(57)【特許請求の範囲】
【請求項１】
集積チップであって、
半導体基板と、
前記半導体基板上に設置されるとともに、上表面および下表面間で垂直方向に延伸する一つ以上のトレンチを含むテストライン文字構造と、
前記テストライン文字構造に隣接する位置で、前記半導体基板上に設置され、ウェハプローバから電気テスト信号を受信する導電テストラインと、
前記テストライン文字構造から離れる位置で、前記半導体基板中に設置され、前記半導体基板を垂直方向に覆い、前記半導体基板中に位置するソース領域とおよびドレイン領域との間で横方向に設置される高誘電金属ゲート構造を有する高誘電ゲートトランジスタ、を備え、
前記テストライン文字構造は、英字又は数字の少なくとも一方の文字形状に形成されたテストライン文字を含み、
前記一つ以上のトレンチは、前記テストライン文字構造中に設置されて、前記テストライン文字構造の前記上表面中に開口を形成し、
前記高誘電金属ゲート構造は、高誘電率誘電層および前記高誘電率誘電層上の金属ゲート電極を有することを特徴とする集積チップ。
【請求項２】
集積チップであって、
半導体基板と、
前記半導体基板上に設置されるとともに、上表面および下表面間で垂直方向に延伸する一つ以上のトレンチを含むテストライン文字構造と、を備え、
前記テストライン文字構造は、英字又は数字の少なくとも一方の文字形状に形成されたテストライン文字を含み、
前記一つ以上のトレンチは、前記テストライン文字構造中に設置されて、前記テストライン文字構造の前記上表面中に開口を形成し、
前記テストライン文字構造は、
前記半導体基板上に設置される第一ポリシリコン層と、
前記半導体基板上に設置され、前記第一ポリシリコン層から横方向にオフセットする第二ポリシリコン層と、
前記第一ポリシリコン層および前記第二ポリシリコン層との間で横方向に設置され、前記第二ポリシリコン層および前記半導体基板との間で垂直方向に設置される三層電荷トラッピング誘電層、
を有することを特徴とする集積チップ。
【請求項３】
前記一つ以上のトレンチは、前記テストライン文字構造中に、隣接する開口を形成することを特徴とする請求項１又は２に記載の集積チップ。
【請求項４】
前記隣接する開口中に設置されるとともに、前記テストライン文字構造の高さとほぼ同じである高さの一つ以上のダミー構造を備え、
前記一つ以上のダミー構造は、前記テストライン文字構造と同じ材料で形成され、
前記一つ以上のダミー構造は、前記テストライン文字構造中で、前記隣接する開口の側壁から横方向に分離されることを特徴とする請求項３に記載の集積チップ。
【請求項５】
前記一つ以上のトレンチを、前記第二ポリシリコン層および前記三層電荷トラッピング誘電層から横方向に分離する位置で、前記半導体基板上に設置されるハードマスク層と、
前記テストライン文字構造から分離する位置に設置され、ゲート誘電層により垂直方向に前記半導体基板から分離され、且つ、追加の三層電荷トラッピング誘電層により、制御ゲート電極から横方向に分離される選択ゲート電極と有するスプリットゲートフラッシュメモリセルと、
を備え、
前記第一ポリシリコン層および前記選択ゲート電極は同じ材料で形成され、前記第二ポリシリコン層および前記制御ゲート電極は同じ材料で形成され、
前記選択ゲート電極、前記制御ゲート電極、前記第一ポリシリコン層および前記第二ポリシリコン層の各上表面が揃っている
ことを特徴とする請求項２に記載の集積チップ。
【請求項６】
半導体基板上に設置されるとともに、上表面および下表面間で垂直方向に延伸する一つ以上のトレンチを有するテストライン文字構造であって、テストライン識別特徴の形状に形成されたテストライン文字を含み、前記一つ以上のトレンチが、前記テストライン文字構造の前記上表面上に形成された開口に配置されているテストライン文字構造と、
前記開口中に設置される一つ以上のダミー構造と、を備え
前記テストライン文字構造は、
前記半導体基板上に設置される第一ポリシリコン層と、
前記半導体基板上に設置されるとともに、前記第一ポリシリコン層から横方向にオフセットされる第二ポリシリコン層と、
前記第一ポリシリコン層および前記第二ポリシリコン層との間で横方向に設置されるとともに、前記第二ポリシリコン層および前記半導体基板との間で垂直方向に設置される三層電荷トラッピング誘電層と、
を有することを特徴とする集積チップ。
【請求項７】
前記第二ポリシリコン層と前記三層電荷トラッピング誘電層から、前記一つ以上のトレンチを横方向に分離する位置で、前記半導体基板上に設置されるハードマスク層、および、
前記テストライン文字構造から分離される位置で、前記半導体基板中に設置され、前記半導体基板を垂直方向に覆うとともに、前記半導体基板中に位置するソース領地とドレイン領域との間で横方向に設置される高誘電金属ゲート構造を有する高誘電ゲートトランジスタ、
を備え、
前記高誘電金属ゲート構造は、高誘電率誘電層およびその上の金属ゲート電極を有することを特徴とする請求項６に記載の集積チップ。
【請求項８】
テストライン文字構造を半導体基板上に形成する工程と、
エッチングプロセスを実行して、前記テストライン文字構造を選択的にエッチングして、前記テストライン文字構造中に垂直方向に延伸する一つ以上のトレンチを形成する工程であって、前記テストライン文字構造はテストライン識別特徴の形状に形成されたテストライン文字を含み、前記一つ以上のトレンチにより前記テストライン文字構造の上表面中に開口を形成する工程と、
前記テストライン文字構造に隣接する位置で、前記半導体基板上に、導電テストラインを形成する工程であって、前記導電テストラインがウェハプローバから電気テスト信号を受信する工程と、
を有することを特徴とする集積チップの形成方法。
【請求項９】
基板上に設置されるテストライン文字構造を備え、
前記テストライン文字構造は、
前記基板上に設置される第一層と、
前記基板上に設置されるとともに、前記第一層から横方向にオフセットされるセグメントを有する第二層であり、前記セグメントは前記基板から離れて向き合う第一表面と第二表面を有し前記第一表面が前記第二表面の上に位置する、第二層と、
前記第一層および前記第二層の間で横方向に設置されるとともに、前記第二層および前記基板との間で垂直方向に設置される三層電荷トラッピング誘電層と、
前記第一層の上表面および下表面間で垂直方向に延伸する一つ以上のトレンチであり、上面からみたときに英字又は数字の少なくとも一方の文字形状となる開口を形成する側壁を有するトレンチと、を備えることを特徴とする集積チップ。
【請求項１０】
前記基板上に設置され、ゲート誘電層により垂直方向に前記基板から分離され、且つ、追加の三層電荷トラッピング誘電層により、制御ゲート電極から横方向に分離される選択ゲート電極と有するスプリットゲートフラッシュメモリセルを備え、
前記第一層および前記選択ゲート電極は同じ材料で形成され、前記第二層および前記制御ゲート電極は同じ材料で形成される
ことを特徴とする請求項９に記載の集積チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲートフラッシュ技術におけるインタディジタルキャパシタに関するものである。
【背景技術】
【０００２】
現在、集積チップは、半導体基板 (たとえば、シリコン基板)上に形成される何百万あるいは何十億の半導体デバイスを有する。半導体基板のパッケージングの前、基板上の半導体デバイスは、機能的欠陥がテストされる。たとえば、ウェハ承諾テスト(ＷＡＴ)は、ウェハプローバが電気信号テストパターンを半導体デバイスに送信する電気テストである。電気信号テストパターンは、半導体デバイスの機能性を確認し、設計仕様に適合しないデバイスを識別する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、スプリットゲートフラッシュ技術におけるインタディジタルキャパシタを提供する。
【課題を解決するための手段】
【０００４】
本発明は、テストライン文字を有する基板、および、形成方法に関連し、テストライン文字は、集積チップ上のテストラインを識別するために用いられる。基板は、高誘電金属ゲートプロセスの汚染を防止する。いくつかの実施態様において、基板は、半導体基板である。テストライン文字構造は、半導体基板上に設置され、且つ、テストライン文字構造の上表面およびテストライン文字構造の下表面間で垂直方向に延伸する一つ以上のトレンチを有し、英字又は数字の少なくとも一方の文字形状に形成されたテストライン文字を含む。一つ以上のトレンチが、テストライン文字構造に設置されて、テストライン構造の上表面中に開口を形成する。
【発明の効果】
【０００５】
高誘電率汚染を軽減する。
【図面の簡単な説明】
【０００６】
【図１Ａ】いくつかの実施態様によるテストライン文字構造中に配置される一つ以上のトレンチを有するテストライン識別特徴を有する集積チップを示す図である。
【図１Ｂ】いくつかの実施態様によるテストライン文字構造中に配置される一つ以上のトレンチを有するテストライン識別特徴を有する集積チップを示す図である。
【図１Ｃ】いくつかの実施態様によるテストライン文字構造中に配置される一つ以上のトレンチを有するテストライン識別特徴を有する集積チップを示す図である。
【図２Ａ】いくつかのその他の実施態様によるテストライン識別特徴中に配置されるダミー構造を有するテストライン文字の上面図である。
【図２Ｂ】いくつかのその他の実施態様によるテストライン識別特徴中に配置されるダミー構造を有するテストライン文字の上面図である。
【図２Ｃ】いくつかのその他の実施態様によるテストライン識別特徴中に配置されるダミー構造を有するテストライン文字の上面図である。
【図３】いくつかの追加の実施態様による埋め込みシステムとテストライン文字を有する集積チップのブロック図である。
【図４】いくつかの追加の実施態様によるテストライン文字構造を有する集積チップの断面図である。
【図５】いくつかの追加の実施態様による一つ以上のテストライン文字を有するテストライン文字領域、埋め込みフラッシュメモリ領域およびロジック領域を有する集積チップの断面図である。
【図６】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図７】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図８】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図９】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１０】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１１】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１２】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１３】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１４】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１５】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１６】いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法を示す断面図である。
【図１７】いくつかの実施態様によるテストライン識別特徴中に配置されるトレンチを有するテストライン文字の形成方法を示すフローチャートである。
【図１８】いくつかの追加の実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字の形成方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下の開示は、多くの異なる実施態様あるいは実施例を提供して、提供される主題の異なる特徴を実行する。以下で、本発明をわかりやすくするために、特定の実施態様のコンポーネンツおよび配置を記述する。 これらはもちろん、単なる例であり、これに限定されない。たとえば、以下の記述中の第二特徴を第二特徴上に形成するというのは、第一特徴および第二特徴を両方用いた実施態様、および、追加の特徴を、第一特徴と第二特徴に用いた、第一特徴および第二特徴を間接的に両方用いた実施態様を含む。このほか、本発明は、各種実施態様において、参照符号および／または文字が繰り返される。この繰り返しは、簡潔、且つ、分かりやすくする目的であり、各種実施態様および／または配置間の関係を決定するものではない。 
【０００８】
さらに、図に示されるように、空間を表す用語、たとえば、 “真下” “下方”“底”“上”“上方”等が用いて記述を簡潔にしており、一素子あるいは特徴ともう一つの素子あるいは特徴との関係を記述している。空間を表す用語は、使用や操作において方位の一例にすぎず、図示される方位に限定されない。装置は、９０度あるいはその他の角度に回転することができ、ここで用いられる方向性の用語は、図面中の方向を説明するために用いられる。
【０００９】
集積チップは、通常、ウェハプローバから電気テスト信号を受信するとともに、電気テスト信号を、集積チップの異なる部分に提供して、その機能性をテストする導電テストラインを有する。たとえば、ウェハプローバのプローブは、物理的に、テストラインと接触して、電気テスト信号を、テストラインに提供する。テストラインは、電気テスト信号を集積チップ上のデバイスに提供する。よって、テストが、中間の製造段階で、装置上で実行される。この工程は、製造プロセスを精確にするとともに、問題を識別し解決する。上述の工程は、さらに、欠陥ウェハを、製造プロセス中で早めに廃棄させて、製造スループットの改善を助ける。
【００１０】
テストライン文字(たとえば、英字又は数字の少なくとも一方の文字  なお以下の説明では、英字又は数字の少なくとも一方の文字を総称して「英数字」と称す)が基板上に設置され、テストラインを識別するために用いられる。埋め込みシステムにおいて、テストライン文字は、正のレリーフのように、外向けに基板から突出し、高誘電金属ゲートプロセスによって高誘電ゲートトランジスタを形成する前に形成される。テストライン文字を、高誘電金属ゲートプロセスから保護するため、保護層がテストライン文字上に形成される。しかし、このようなテストライン文字は、トポグラフィを有し、保護層に、高誘電金属ゲートプロセスから不要な残余が収集するおそれがる。このような残余が後続の処理ツール(たとえば、化学機械研磨ツール)で除去されるとき、残余は処理ツールを汚染するためウェハはが、高誘電率金属ゲートプロセスを用いていないが、処理ツールを用いることでダメージを受ける。
【００１１】
いくつかの実施態様において、本発明は、テストライン文字を有する基板、および、その形成の方法に関し、高誘電金属ゲートプロセスの汚染を防止する。いくつかの実施態様において、基板は、半導体基板である。テストライン文字構造は、半導体基板上に設置され、且つ、テストライン文字構造の上表面およびテストライン文字構造の下表面間で垂直方向（鉄スト文字構造の上表面又は下表面に沿う方向に対して垂直方向）に延伸する一つ以上のトレンチを有する。一つ以上のトレンチがテストライン文字構造中に形成されて、英数字の形状を有するテストライン構造の上構造中に、開口を形成する。正のレリーフ(すなわち、バンプ)ではなく、トレンチにより、テストライン文字を定義して、テストライン文字構造上の保護層のトポグラフィをさらに均一にし、高誘電金属ゲートプロセスによる汚染を回避することができる。
【００１２】
図１Ａは、いくつかの実施態様による、集積チップ１００の断面図である。集積チップ１００は一つ以上のトレンチを有するテストライン識別特徴を備えており、一つ以上のトレンチはテストライン文字構造中に配置される。
【００１３】
集積チップ１００は、半導体基板１０２を有する。テストライン文字構造１０４が、半導体基板１０２上に設置される。テストライン文字構造１０４は、テストライン文字構造１０４の上表面１０４ｕおよびテストライン文字構造１０４の下表面１０４Ｉ間で、条表面１０４に沿う方向に対して垂直方向に延伸する一つ以上のトレンチ１０８を有する。一つ以上のトレンチ１０８は、テストライン文字構造１０４中に開口、および、テストライン識別特徴１０６の形状(たとえば、英数字の形状)を形成する。つまり、一つ以上のトレンチ１０８は、上面図から見たとき(図１Ｂに示される)、テストライン識別特徴１０６が水平面形成されるように、パターン配置される。
【００１４】
いくつかの実施態様において、複数のダミー構造１１０が、一つ以上のトレンチ１０８の側壁１０８間に位置するので、複数のダミー構造１１０は、テストライン識別特徴１０６の外側境界中に設置される。いくつかの実施態様において、ダミー構造１１０は、テストライン文字構造１０４の高さとほぼ等しい高さhを有する。
【００１５】
製造期間中、ダミー構造１１０は、テストライン文字構造１０４上の保護層(集積チップの別の領域で工程を実行するとき、テストライン識別特徴を保護する)に、比較的均等なトポグラフィを形成する。これは、一つ以上のトレンチ１０８の開口が小さいため、保護層の上表面に大きい凹部を形成することを防止できるからである。その後、保護層がエッチングされるとき、テストライン文字構造１０４中に凹部を形成せず、すなわち、高誘電金属ゲートプロセス(たとえば、高誘電率誘電体および／または金属ゲート材)から、残余を捕捉する問題を防止する。これにより、高誘電率汚染を軽減する。
【００１６】
図１Ｂは、いくつかの実施態様によるテストライン識別特徴を有する図１Ａの集積チップの上面図１１２である。
【００１７】
上面図１１２に示されるように、集積チップは、テストライン文字構造１０４中に配置されるテストライン識別特徴１０６を有する。テストライン識別特徴１０６は、テストライン文字構造１０４中で延伸する一つ以上のトレンチ１０８を有し、テストライン識別特徴１０６の形状をもつテストライン文字構造１０４の上表面中に、開口を形成する。テストライン識別特徴１０６は、ウェハプローバにより光学的に識別できるように、対応させたテストラインを含んだ形状を有している。いくつかの実施態様において、テストライン識別特徴１０６は、英数字の形状のテストライン文字を有する。たとえば、テストライン識別特徴１０６は、‘T’、‘L’または‘X.’等の一文字、あるいは、“1”や“2.”等の数字を含む。いくつかの実施態様において、テストライン識別特徴１０６は、ほぼ垂直なセグメントを有する。
【００１８】
複数のダミー構造１１０は、一つ以上のトレンチ１０８の側壁(すなわち、テストライン識別特徴１０６の外側境界中)間の位置で、テストライン識別特徴１０６中に配置される。いくつかの実施態様において、複数のダミー構造１１０は、第二水平方向より長い第一水平方向に沿って延伸する細長い形状を有する。いくつかの実施態様において、複数のダミー構造１１０は、第二水平方向に沿って、均一に分布する。
【００１９】
いくつかの実施態様において、複数のダミー構造１１０が、一つ以上のトレンチ１０８の内部側壁１０８ｓから隔てられる。別の実施態様において、一つ以上の複数のダミー構造１１０は、一つ以上のトレンチ１０８の一つ以上の内部側壁１０８ｓと接触する。いくつかの実施態様において、複数のダミー構造１１０が設置され、よって、一つ以上のトレンチ１０８が、テストライン識別特徴１０６の形状を有するテストライン文字構造１０４中で、隣接する開口を有する。別の実施態様において、複数のダミー構造１１０が設置されて、一つ以上のトレンチ１０８の２つの側壁の間で延伸するので、２つ以上のトレンチが、テストライン識別特徴１０６を形成する。
【００２０】
図１Ｃは、いくつかの実施態様によるテストライン識別特徴を有する図１Ａの集積チップの三次元で表した図である。
【００２１】
図２Ａ〜図２Ｃは、英数字テストライン文字を有し、テストライン識別特徴中に配置されるダミー構造の、いくつかのその他の実施態様の上面図である。ダミー構造が、特定形状と有するものとして説明されているが、ダミー構造は、図２Ａ〜図２Ｃに示される形状に限定されない。ダミー形状は、異なる形状(たとえば、円形、三角形等)を有することができる。
【００２２】
図２Ａは、複数の正方形のダミー構造２０６を有するテストライン文字２０２の上面図２００である。複数の正方形のダミー構造２０６は、テストライン文字構造１０４中に、隣接する開口（a  contiguous  opening）を形成するトレンチ２０４中に配置される。いくつかの実施態様において、複数の正方形のダミー構造２０６は、第一方向２０３、および、第一方向２０３に垂直方向な第二方向２０５に沿って、均一に分布する。
【００２３】
図２Ｂは、複数の細長ダミー構造２１４を有するテストライン文字２１０の上面図２０８である。複数の細長ダミー構造２１４が、テストライン文字構造１０４中で、隣接する開口を形成するトレンチ２１２中に配置される。いくつかの実施態様において、複数の細長ダミー構造２１４は、第一方向２０３より長い第二方向２０５に沿って延伸する。第一方向２０３及び第二方向２０５は半導体基板１０２の上表面に沿う方向である。いくつかの実施態様において、複数の細長ダミー構造２１４は、第一方向２０３に沿って、均一に分布する。
【００２４】
図２Ｃは、複数のダミー構造２２２を有するテストライン文字２１８の上面図２１６である。複数のダミー構造２２２はトレンチ２２０中に配置される。トレンチ２２０は、
テストライン文字構造１０４中で延伸する隣接する開口を形成する。複数のダミー構造２２２は、トレンチ２２０の側壁と接触する。
【００２５】
図３は、いくつかの実施態様による埋め込みシステムとテストライン文字を有する集積チップ３００のブロック図である。
【００２６】
集積チップ３００は、埋め込みフラッシュメモリ領域３０２、ロジック領域３０４および一つ以上のテストライン文字領域３０６ａ、３０６ｂを有する。埋め込みフラッシュメモリ領域３０２は、複数のフラッシュメモリセルを有する。いくつかの実施態様において、埋め込みフラッシュメモリセルは、一つ以上のスプリットゲートフラッシュメモリセルを有する。ロジック領域３０４は、一つ以上のトランジスタデバイスを有する。いくつかの実施態様において、一つ以上のトランジスタデバイスは、高誘電ゲートトランジスタデバイスを有する。
【００２７】
一つ以上のテストライン文字領域３０６ａ、３０６ｂは、テストライン３０８およびテストライン文字構造３１１中に配置される一つ以上のテストライン文字３１０を有する。テストライン３０８は導電材料(たとえば、銅、アルミニウム、タングステン等)を含み、設置されて、ウェハプローバから電気テスト信号(たとえば、電気テスト信号のシーケンス)を受信するとともに、集積チップ３００中で、電気テスト信号を一つ以上のデバイス(たとえば、トランジスタ)に伝達する。いくつかの実施態様において、一つ以上のテストライン文字３１０が、テストライン３０８に隣接するテストライン文字構造３１１中に配置される。いくつかの実施態様において、テストライン文字構造３１１は、半導体基板を覆う任意のその他の導電ワイヤより、関連するテストライン３０８に近接して(すなわち、短距離)配置される。
【００２８】
いくつかの実施態様において、一つ以上のテストライン文字３１０は、テストライン文字のシーケンスを有する。たとえば、テストライン文字のシーケンスは、個別に、テストライン識別特徴の形状を有する複数のトレンチを有する。いくつかの実施態様において、テストライン文字のシーケンスは、隣接するテストライン文字構造３１１(つまり、テストライン文字のシーケンスは、隣接するテストライン文字構造３１１によりお互い隔てられる)中に含まれる英数字を分離する。
【００２９】
一つ以上のテストライン文字３１０が設置されて、対応するテストライン３０８を光学的に識別する。たとえば、第一組のテストライン文字３１０ａ(“TL1”)は第一テストライン３０８ａの隣に設置され、第二組のテストライン文字３１０ｂ(“TL2”)は第二テストライン３０８ｂの隣に設置され、第三組のテストライン文字３１０ｃ(“TL3”)は第三テストライン３０８ｃの隣に設置される。第一組のテストライン文字３１０a(“TL1”)が設置されて、第一テストライン３０８ａを識別し、第二組のテストライン文字３１０ｂ(“TL2”)が設置されて、第二テストライン３０８ｂを識別し、第三組のテストライン文字３１０ｃ(“TL3”)が設置されて、第三テストライン３０８ｃを識別する。いくつかの実施態様において、異なるテストライン３０８が用いられて、集積チップ３００上で異なるテストを実行する。たとえば、一つ以上のテストラインライン３０８ａ−３０８ｃが用いられて、ウェハ承諾テスト(ＷＡＴ)を実行し、その他のテストラインライン３０８ａ−３０８ｃは、監視パッドとして用いられる。
【００３０】
いくつかの実施態様において、テストライン文字領域３０６ａは、半導体ウェハ上のダイ３１２ａと３１２ｂ間のスクライブライン３１４中に設置される。半導体基板３１６のダイシングで、ダイ３１２ａと３１２ｂを単一化する期間中、スクライブライン３１４が除去される。別の実施態様において、テストライン文字領域３０６ｂは、スクライブライン３１４の外側のダイ３１２ｂ中に位置する。このような実施態様において、単一化(つまり、ダイシング)完成後、テストライン文字領域３０６ｂは、ダイ３１２ｂ上に存在する。さらに別の実施態様(図示しない)において、テストライン領域は、集積チップ３００(たとえば、ロジック領域３０４中、埋め込みフラッシュメモリ領域３０２中、等)の任意の領域中で設置される。
【００３１】
図４は、いくつかの追加の実施態様によるテストライン文字構造を有する集積チップ４００を示す図である。
【００３２】
集積チップ４００は、半導体基板１０２上の第一ポリシリコン層４０２および第二ポリシリコン層４０６を有するテストライン文字構造４０１を有する。第一ポリシリコン層４０２は、三層電荷トラッピング誘電層４０４により、横方向（半導体基板１０２の上表面に沿う方向）に、第二ポリシリコン層４０６から分離される。いくつかの実施態様において、三層電荷トラッピング誘電層４０４は、第一酸化物層４０４ａ、第一酸化物層４０４ａと接触する窒化物層４０４ｂおよび窒化物層４０４ｂと接触する第二酸化物層４０４ｃを有するＯＮＯ構造をもつ。別の実施態様において、三層電荷トラッピング誘電層４０４は、第一酸化層を有する酸化物ナノ結晶酸化物(oxide-nano-crystal-oxide、ONCO)構造、第一酸化物層と接触する複数の量子ドット、および、第一酸化物層および複数の量子ドットと接触する第二酸化物層を有する。
【００３３】
いくつかの実施態様において、ハードマスク層４０８は、第二ポリシリコン層４０６の側壁に沿って、および、前記第二ポリシリコン層４０６下方の三層電荷トラッピング誘電層４０４の側壁に沿って、設置される。いくつかの実施態様において、ハードマスク層４０８は、さらに、第二ポリシリコン層４０６の上表面に隣接する。いくつかの実施態様において、ハードマスク層４０８は、窒化ケイ素(SiN)層を有する。
【００３４】
一つ以上のトレンチ４１０が、テストライン文字構造４０１中に配置される。一つ以上のトレンチ４１０は、テストライン文字４１４の形状を有する開口を形成する。一つ以上のトレンチ４１０は、ハードマスク層４０８により、横方向（半導体基板１０２の上表面に沿う方向）に、前記第二ポリシリコン層４０６および三層電荷トラッピング誘電層４０４から分離され、これにより、一つ以上のトレンチ４１０は、ハードマスク層４０８に沿って延伸する側壁を有する。
【００３５】
複数のダミー構造４１２が、テストライン文字４１４中に設置される。いくつかの実施態様において、複数のダミー構造４１２は、第一ポリシリコン層４０２と同じ材料を有する。いくつかの実施態様において、複数のダミー構造４１２、第一ポリシリコン層４０２、電荷トラッピング誘電層４０４および第二ポリシリコン層４０６は、垂直方向（半導体基板１０２の上面に沿う方向に対して垂直方向）に位置合わせされるように実質上平坦な上表面を有する。
【００３６】
図５は、いくつかの追加の実施態様による集積チップ５００の断面図である。集積チップ５００は、埋め込みフラッシュメモリ領域３０２、ロジック領域３０４およびテストライン文字領域３０６(集積チップ４００で記述される)を有する。
【００３７】
埋め込みフラッシュメモリ領域３０２は、一つ以上のスプリットゲートフラッシュメモリセル５０２ａ、５０２ｂを有する。いくつかの実施態様において、埋め込みフラッシュメモリ領域３０２aは、第一スプリットゲートフラッシュメモリセル５０２ａおよび第二スプリットゲートフラッシュメモリセル５０２ｂを含んだ一対のスプリットゲートフラッシュメモリセルを有し、それらは、対称軸に対して互いにミラー画像である。スプリットゲートフラッシュメモリセル５０２ａ、５０２ｂは、それぞれ、半導体基板１０２中に設置される複数のソース／ドレイン領域５１０間で横方向に配置される制御ゲート電極５０４および選択ゲート電極５０８を有する。すなわち、スプリットゲートフラッシュメモリセル５０２ａ、５０２ｂは、横方向（半導体基板１０２の上表面に沿う方向）で、ソース領域とドレイン領域５１０との間に配置される。ゲート誘電層５１２は、半導体基板１０２および制御ゲート電極５０４間に垂直方向に配置される。すなわち、ゲート誘電層５１２は、垂直方向（縦方向：半導体基板１０２の上表面に沿う方向に対して垂直方向）で、半導体基板１０２と制御ゲート電極５０４との間に配置される。制御ゲート電極５０４は、横方向成分および横方向成分から突き出す垂直方向成分を含む‘L’形状を有する追加の三層電荷トラッピング誘電層５０６(たとえば、ＯＮＯ層)により、選択ゲート電極５０８から分離される。追加の三層電荷トラッピング誘電層５０６の横方向成分は、半導体基板１０２から、制御ゲート電極５０４を垂直方向（半導体基板１０２の上表面に沿う方向に対して垂直な方向）に分離する。
【００３８】
側壁スペーサ５１４は、選択ゲート電極５０８と反対の制御ゲート電極５０４の側壁に沿って配列される。側壁スペーサ５１４は、制御ゲート電極５０４の上表面からゲート誘電層５１２に垂直方向に延伸する。いくつかの実施態様において、側壁スペーサ５１４は、第一側壁スペーサおよび第二側壁スペーサを有する。
【００３９】
ロジック領域３０４は、横方向に、埋め込みフラッシュメモリ領域３０２から分離される。いくつかの実施態様において、一つ以上の隔離構造(たとえば、シャロートレンチアイソレーション領域)が、半導体基板１０２中、および、埋め込みフラッシュメモリ領域３０２およびロジック領域３０４間に配置される。ロジック領域３０４は、半導体基板１０２中に位置するソース／ドレイン領域５１６間に横方向に配置されるゲート構造をもつ複数のトランジスタデバイス５１５を有する。ゲート構造は、高誘電率ゲート誘電層５１８およびその上の金属ゲート電極５２０を有する高誘電金属ゲート構造を有する。側壁スペーサ５１９は、ゲート構造の反対側に設置される。
【００４０】
いくつかの実施態様において、複数のトランジスタデバイス５１５は、ＮＭＯＳトランジスタデバイスおよび／またはＰＭＯＳトランジスタデバイスを有する。ＮＭＯＳトランジスタデバイスは、高誘電率ゲート誘電層５１８上に設置されるＮＭＯＳ金属ゲート電極を有する。ＰＭＯＳトランジスタデバイスは、高誘電率ゲート誘電層５１８上に設置されるＰＭＯＳ金属ゲート電極を有する。ＮＭＯＳ金属ゲート電極は、ＰＭＯＳ金属ゲート電極と異なる仕事関数を有する。いくつかの実施態様において、高誘電率ゲート誘電層５１８は、たとえば、酸化ハフ二ウム(HfO)、ハフ二ウムシリコン酸化物(HfSiO)、ハフ二ウムアルミニウム酸化物(HfAlO)あるいは、ハフ二ウムタンタル酸化物(HfTaO)を有する。
【００４１】
シリサイド層５２２は、ソース／ドレイン領域５１０および５１６上に配置される。シリサイド層５２２は、横方向に、ゲート誘電層５１２と隣接する。第一層間絶縁膜(ＩＬＤ)層５２４が、シリサイド層５２２上に配置される。いくつかの実施態様において、コンタクトエッチ停止層(図示しない)は、第一ＩＬＤ層５２４から、シリサイド層５２２を分離する。いくつかの実施態様において、第一ＩＬＤ層５２４は、低誘電率誘電層、超低誘電率誘電層、極限低誘電率誘電層および／または二酸化けい素層を有する。いくつかの実施態様において、第一ＩＬＤ層５２４は、制御ゲート電極５０４、選択ゲート電極５０８、テストライン文字構造４０１およびダミー構造４１２の各上表面を垂直方向にそろえられる（高さをそろえられる）平坦な表面を有する。
【００４２】
第二層間絶縁膜(ＩＬＤ)層５２６は、第一ＩＬＤ層５２４上に位置する。いくつかの実施態様において、第二ＩＬＤ層５２６は、テストライン文字構造および／または関連するテストライン(図示しない)を覆う開口５３０を有する。いくつかの実施態様において、第二ＩＬＤ層５２６は、低誘電率誘電層、超低誘電率誘電層、極限低誘電率誘電層、および／または二酸化けい素層を有する。複数の導電コンタクト５２８は、第二ＩＬＤ層５２６を垂直方向に延伸して、シリサイド層５２２と隣接する導電材料を有する。いくつかの実施態様において、複数の導電コンタクト５２８は、タングステン、銅および／またはアルミニウム等の金属を有する。
【００４３】
図６〜図１６は、いくつかの実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字の形成方法を示す断面図である。
【００４４】
図６の断面図６００に示されるように、ゲート誘電層６０２(たとえば、SiO2)が半導体基板１０２上に形成される。いくつかの実施態様において、ゲート誘電層６０２は、熱工程あるいは蒸着プロセス(たとえば、化学気相蒸着(CVD)、物理気相蒸着(PVD)、原子層堆積(ALD)等の方法により形成される酸化物(たとえば、SiO2)を有する。各種実施態様において、半導体基板１０２は、半導体ウェハあるいはウェハ上の一つ以上のダイなどの任意のタイプの半導体本体(たとえば、シリコン/CMOSバルク、SiGe、SOI等)を有し、任意のタイプの半導体および／またはおよび／またはその上に形成されるエピタキシャル層や相関物である。
【００４５】
選択ゲート層がゲート誘電層６０２上に形成され、第一ハードマスク層６０４が選択ゲート層上に形成される。その後、選択ゲート層が、第一ハードマスク層６０４にしたがってエッチングされて、埋め込みフラッシュメモリ領域３０２中で、埋め込みフラッシュメモリの選択ゲート５０８を形成するとともに、同時に、テストライン文字領域３０６中で、テストライン文字構造４０１の第一ポリシリコン層４０２とダミー構造４１２を形成する。
【００４６】
三層電荷トラッピング誘電層４０４´および５０６´は、それぞれ、テストライン文字構造４０１および選択ゲート電極５０８の側壁に沿って形成される。制御ゲート層が、三層電荷トラッピング誘電層４０４´および５０６´の横方向のセグメントを覆う水平面上に形成される。第二ハードマスク層６０６が制御ゲート層上に形成される。その後、制御ゲート層が、第二ハードマスク層６０６にしたがってエッチングされて、埋め込みフラッシュメモリ領域３０２中で、埋め込みフラッシュメモリ構造の制御ゲート電極５０４を形成するとともに、同時に、テストライン文字領域３０６中に、テストライン文字構造４０１の第二ポリシリコン層４０６を形成する。いくつかの実施態様において、選択ゲート層および制御ゲート層は、蒸着プロセス(たとえば、CVD,PVD,ALD等)により形成されるドープポリシリコンあるいは金属を有する。いくつかの実施態様において、第一ハードマスク層６０４および第二ハードマスク層６０６は、窒化ケイ素(SiN)を有する。
【００４７】
テストライン文字構造４０１は、テストライン識別特徴(たとえば、英数字)等の形状であるテストライン文字構造４０１の上表面中に開口を形成する一つ以上のトレンチ４１０を有する。一つ以上のダミー構造４１２が、一つ以上のトレンチ４１０により形成される開口中に配置される。
【００４８】
いくつかの実施態様において、側壁スペーサ５１４が、埋め込みフラッシュメモリ領域３０２中の選択ゲート電極５０８の側壁に沿って形成され、第二ハードマスク層６０６は、テストライン文字領域３０６中の一つ以上のトレンチ４１０の側壁に沿って形成される。いくつかの実施態様において、側壁スペーサ５１４は窒化物を有する。側壁スペーサ５１４を形成して、半導体基板１０２中にソース／ドレイン領域５１０を形成後、注入プロセスが実行される。ソース／ドレイン領域５１０は、半導体基板１０２より高いドープ濃度を有する。
【００４９】
図７の断面図７００に示されるように、保護層７０２は、テストライン文字領域３０６および埋め込みフラッシュメモリ領域３０２上に形成される。ロジック領域３０４の後続処理期間中、保護層７０２が、テストライン文字領域３０６および埋め込みフラッシュメモリ領域３０２を保護する。いくつかの実施態様において、保護層７０２はポリシリコンを有する。保護層７０２の上表面７０２ｕは、テストライン構造中で、一つ以上のトレンチ上に位置する一つ以上のディボット７０４を有する。しかし、ダミー構造４１２のために、一つ以上のディボット７０４のサイズは小さいので、保護層７０２は、第一ハードマスク層６０４を完全に被覆する。
【００５０】
図８の断面図８００に示されるように、保護層８０２が第一エッチャント８０４(first etchant)に露出される。第一エッチャント８０４が設置されて、保護層８０２をエッチバック（etch back）し、半導体基板１０２上の保護層８０２の厚さを減少させる。各種実施態様において、第一エッチャント８０４は、ドライエッチャント(たとえば、プラズマエッチが用いるテトラフルオロメタン(CF4)、六フッ化硫黄(SF6)、三フッ化窒素(NF3)等)あるいはウェットエッチャント(たとえば、フッ化水素(HF)酸)を有する。
【００５１】
図９の断面図９００に示されるように、保護層９０２が、選択的に、ロジック領域３０４から除去される。いくつかの実施態様において、保護層９０２は、第一マスキング層９０４を、テストライン文字領域３０６と埋め込みフラッシュメモリ領域３０２中の保護層９０２上に形成することにより、ロジック領域３０４上から選択的に除去される。保護層９０２は、その後、第一マスキング層９０４により露出される領域で、第二エッチャント９０６に露出されて、ロジック領域３０４中から、保護層９０２を除去する。いくつかの実施態様において、第一マスキング層９０４は、フォトレジスト層を有する。
【００５２】
図１０の断面図１０００に示されるように、高誘電率誘電層１００２、犠牲ゲート層１００４およびゲートハードマスク層１００６が、半導体基板１０２上に形成される。高誘電率誘電層１００２、犠牲ゲート層１００４およびゲートハードマスク層１００６は、保護層９０２上から、横方向に、保護層９０２に隣接するロジック領域３０４中の位置に延伸する。いくつかの実施態様において、犠牲ゲート層１００４はポリシリコンを有し、ゲートハードマスク層１００６は、蒸着プロセスにより形成される酸化物(たとえば、SiO2)あるいは窒化物(たとえば、SiN)を有する。
【００５３】
図１１の断面図１１００に示されるように、高誘電率ゲート誘電層５１８、犠牲ゲート層（sacrificial gate layer）１１０２およびゲートハードマスク層１１０４がパターン化されて、ロジック領域３０４中で、犠牲ゲートスタック１１０８を定義する。いくつかの実施態様において、ゲートハードマスク層１１０４が、その上のマスキング層１１０６(たとえば、フォトレジスト層)にしたがってパターン化される。高誘電率ゲート誘電層５１８および犠牲ゲート層１１０２は、その後、ゲートハードマスク層１１０４により被覆されない領域中で、第三エッチャント１１１０に露出される。
【００５４】
図１２の断面図１２００に示されるように、保護層(図１１の９０２)が除去される。いくつかの実施態様において、第三マスキング層１２０２が、ロジック領域３０４上に形成されるとともに、保護層が第四エッチャント１２０４に露出される。第四エッチャント１２０４は、埋め込みフラッシュメモリ領域３０２とテストライン文字領域３０６中の保護層を除去する。いくつかの実施態様において、第三マスキング層１２０２はフォトレジストを有する。
【００５５】
図１３の断面図１３００に示されるように、第一ハードマスク層(図６の６０４)、第二ハードマスク層(図６の６０６)およびゲートハードマスク層(図１１の１１０４)が除去される。いくつかの実施態様において、ハードマスク層を、第五エッチャント１３０２に露出することにより、ハードマスク層が除去される。ソース／ドレイン領域６２０は、その後、ロジック領域３０４中に形成される。ソース／ドレイン領域６２０は、ボロン(B)またはリン(P)等のドーパント種を、半導体基板１０２に選択的に注入する注入プロセスにより形成される。ドーパント種は、その後、半導体基板１０２に注入される。
【００５６】
図１４の断面図１４００に示されるように、第一層間絶縁膜(ＩＬＤ)層５２４が半導体基板１０２上に形成される。いくつかの実施態様において、第一ＩＬＤ層５２４は、蒸着プロセス(たとえば、CVD、PVD等)の方法により形成される低誘電率誘電層を有する。その後、平坦化プロセスが実行されて(線１４０２に沿って)、第一ＩＬＤ層５２４の一部を除去するとともに、犠牲ゲート層１１０２の上表面を露出する。
【００５７】
図１５の断面図１５００に示されるように、リプレイスメントゲートプロセスが実行される。リプレイスメントゲートプロセスは、犠牲ゲート層１１０２を除去するとともに、蒸着技術を用いて、高誘電率ゲート誘電層５１８上に、金属ゲート電極５２０を形成する。いくつかの実施態様において、金属ゲート電極５２０はＮＭＯＳ金属ゲート電極を有し、別の実施態様において、金属ゲート電極５２０は、ＮＭＯＳ金属ゲート電極と異なる仕事関数のＰＭＯＳ金属ゲート電極を有する。
【００５８】
図１６の断面図１６００に示されるように、導電コンタクト５２８が、第一ＩＬＤ層５２４を覆う第二層間絶縁膜(ＩＬＤ)層５２６中に形成される。第二ＩＬＤ層５２６を選択的にエッチングして、開口を形成するとともに、その後、導電材料を開口中に蒸着することにより、導電コンタクト５２８が形成される。いくつかの実施態様において、導電材料は、たとえば、タングステン(W)または窒化チタン(TiN)を有する。いくつかの実施態様において、第二ＩＬＤ層５２６がエッチングされて、テストライン文字構造または関連するテストラインを覆う開口５３０を形成する。
【００５９】
図１７は、いくつかの実施態様によるテストライン識別特徴中に配置されるトレンチを有するテストライン文字を形成する方法１７００を示す図である。
【００６０】
以下で開示される方法(たとえば、方法１７００および１８００)において、各工程の順序は、図１７，１８に示す順序限定されない。たとえば、ある工程は、他の工程と異なる順序、あるいは他の工程と同時に実行されてもよい。また、必ずしも全ての工程を実行する必要はなく、各工程は、１回及び／又は複数の段階に分けて実行されてもよい。
【００６１】
ステップ１７０２において、テストライン文字構造が半導体基板上に形成される。
【００６２】
ステップ１７０４において、テストライン文字構造が選択的にエッチングされる。テストライン文字構造の選択的なエッチングは、テストライン構造で垂直方向に延伸し、テストライン識別特徴の形状を有するテストライン文字構造の上表面中で、開口を形成する一つ以上のトレンチを形成する。
【００６３】
ステップ１７０６において、一つ以上のダミー構造が開口中に形成される。いくつかの実施態様において、一つ以上のダミー構造は、同時に、一つ以上のトレンチ(たとえば、同じエッチングプロセスにより)の形成により形成される。
【００６４】
ステップ１７０８において、導電テストラインが、テストライン文字構造に隣接して形成される。いくつかの実施態様において、テストライン識別特徴は、半導体基板を覆う任意のその他の導電ワイヤよりも、導電テストラインに近接して(すなわち、近距離で)配列される。
【００６５】
図１８は、いくつかの追加の実施態様による埋め込みフラッシュメモリを有する集積チップのテストライン文字を形成する方法１８００を示す図である。方法１８００は、図６〜図１６に関連して記述されているが、理解できることは、本方法１８００は、このような構造に限定されず、独立した方法でもよい。
【００６６】
ステップ１８０２において、第一ポリシリコン層が基板上に形成される。第一ポリシリコン層は、電荷トラッピング誘電層により、横方向に、第二ポリシリコン層から分離される。図６は、いくつかの実施態様によるステップ１８０２に対応する断面図６００である。
【００６７】
ステップ１８０４において、第一および第二ポリシリコン層が、一つ以上のハードマスク層に従ってエッチングされ、同時に、テストライン文字構造および埋め込みフラッシュメモリ構造を形成する。テストライン文字構造は、第一ポリシリコン層およびその上の第一ハードマスク層を有するテストライン文字構造に対して垂直方向に延伸する一つ以上のトレンチを有する。一つ以上のトレンチは、テストライン文字構造の上表面中に開口を形成し、テストライン文字構造は、テストライン識別特徴の形状を有し、水平方向に、英数字の形状を有する。図６は、いくつかの実施態様によるステップ１８０４に対応する断面図６００である。
【００６８】
ステップ１８０６において、保護層が、テストライン文字構造、埋め込みフラッシュメモリ構造およびロジック領域上に形成される。図７は、いくつかの実施態様によるステップ１８０６に対応する断面図７００である。
【００６９】
ステップ１８０８において、エッチングバックプロセスが実行されて、基板上の保護層の厚さを減少させる。図８は、いくつかの実施態様によるステップ１８０８に対応する断面図８００である。
【００７０】
ステップ１８１０において、保護層がロジック領域から除去される。図９は、いくつかの実施態様によるステップ１８１０に対応する断面図９００である。
【００７１】
ステップ１８１２において、高誘電率誘電層、犠牲ゲート層およびゲートハードマスク層が、連続して、基板上に形成される。図１０は、いくつかの実施態様によるステップ１８１２に対応する断面図１０００である。
【００７２】
ステップ１８１４において、犠牲ゲート層および高誘電率誘電層がパターン化されて、犠牲ゲートスタックを形成する。図１１は、いくつかの実施態様によるステップ１８１４に対応する断面図１１００である。
【００７３】
ステップ１８１６において、保護層が、テストライン構造および埋め込みフラッシュメモリ構造上から除去される。図１２は、いくつかの実施態様によるステップ１８１６に対応する断面図１２００である。
【００７４】
ステップ１８１８において、一つ以上のハードマスク層が除去される。図１３は、いくつかの実施態様によるステップ１８１８に対応する断面図１３００である。
【００７５】
ステップ１８２０において、第一層間絶縁膜(ＩＬＤ：Inter-level dielectric)層が基板上に蒸着される。第一ＩＬＤ層は、犠牲ゲートスタックおよび埋め込みフラッシュメモリ構造間で、横方向に位置する。図１４は、いくつかの実施態様ステップ１８２０に対応する断面図１４００である。
【００７６】
ステップ１８２２において、平坦化プロセスが実行されて、第一ＩＬＤ層の一部を除去するとともに、犠牲ゲート層の上表面を露出する。図１４は、いくつかの実施態様によるステップ１８２２に対応する断面図１４００である。
【００７７】
ステップ１８２４において、金属ゲート交換プロセスが実行される。金属ゲート交換プロセスは、金属ゲート電極で、犠牲ゲート層を代替する。図１５は、いくつかの実施態様によるステップ１８２４に対応する断面図１５００である。
【００７８】
ステップ１８２６において、コンタクトが第一ＩＬＤ層上に形成される第二層間絶縁膜(ＩＬＤ)層中に形成される。図１６は、いくつかの実施態様によるステップ１８２６に対応する断面図１６００である。
【００７９】
これにより、本発明は、テストライン文字を有する基板とその形成方法を開示し、テストライン文字は、テストライン文字構造中にトレンチを有し、集積チップ上のテストラインを識別するのに用いられる。
【００８０】
いくつかの実施態様において、本発明は集積チップに関連する。集積チップは半導体基板を有する。テストライン文字構造は、半導体基板上に設置され、且つ、テストライン文字構造の上表面およびテストライン文字構造の下表面間に垂直方向に延伸する一つ以上のトレンチを有する。一つ以上のトレンチが、テストライン文字構造中に配列されて、英数字の形状を有するテストライン構造の上表面中に、開口を形成する。
【００８１】
別の実施態様において、本発明は集積チップに関連する。集積チップは、半導体基板上に設置され、且つ、テストライン文字構造の上表面およびテストライン文字構造の下表面間で垂直方向に延伸する一つ以上のトレンチを有するテストライン文字構造を有する。一つ以上のトレンチが配列されて、テストライン識別特徴の形状を有するテストライン文字構造の上表面中に開口を形成する。一つ以上のダミー構造が識別特徴中に設置される。導電テストラインが、テストライン文字構造に隣接する位置で、半導体基板上に配置される。導電テストラインが設置されて、ウェハプローバから、電気テスト信号を受信する。
【００８２】
さらに別の実施態様において、本発明は、集積チップの形成方法に関連する。本方法は、テストライン文字構造を、半導体基板上に形成するステップを有する。本方法は、さらに、エッチングプロセスを実行して、テストライン文字構造を選択的にエッチして、テストライン文字構造中で垂直方向に延伸する一つ以上のトレンチを形成するステップを有し、一つ以上のトレンチは、テストライン識別特徴の形状を有するテストライン文字構造の上表面中に、開口を形成する。本方法は、さらに、テストライン文字構造に隣接する一位置で、半導体基板上に、導電テストラインを形成するステップを有し、導電テストラインが設置されて、ウェハプローバから、電気テスト信号を受信する。
【００８３】
前述は、いくつかの実施態様の特徴を説明し、よって、当業者は本発明の態様をより理解することができる。当業者ならわかるように、本発明を基礎として、別のプロセスおよび構造を設計並びに修正して、上述の実施態様の同じ目的を実行および／または同じ長所を達成することができる。当業者なら理解できるように、このような等価構造は、本発明の精神と範囲を逸脱せず、本発明の精神と範囲を逸脱しない限り、変化、置換あるいは変動することが可能である。
【符号の説明】
【００８４】
ｈ…高度
１００、３００、４００、５００…集積チップ
１０２、３１６…半導体基板
１０４、３１１、４０１…テストライン文字構造
１０４Ｉ…下表面
１０４ｕ、７０２ｕ…上表面
１０６…テストライン識別特徴
１０８、２０４、２１２、２２０、４１２…トレンチ
１０８ｓ…側壁
１１０、２０６、２１４、２２２、４１２…ダミー構造
１１２、２００、２０８、２１６…上視図
１１４…立体図
２０２、２１０、２１８、３１０、３１０ａ、３１０ｂ、３１０ｃ、４１４…テストライン文字
２０３…第一方向
２０５…第二方向
３０２、３０２ａ…フラッシュメモリ領域
３０４…ロジック領域
３０６、３０６ａ、３０６ｂ…テストライン領域
３０８…テストライン
３０８ａ…第一テストライン
３０８ｂ…第二テストライン
３０８ｃ…第三テストライン
３１２ａ、３１２ｂ…ダイ
３１４…スクライブライン
４０２…第一ポリシリコン層
４０４、５０６…三層電荷トラッピング誘電層
４０４ａ…第一酸化物層
４０４ｂ…窒化物層
４０４ｃ…第二酸化物層
４０６…第二ポリシリコン層
４０８…ハードマスク層
５０２ａ…第一スプリットゲートフラッシュメモリセル
５０２ｂ…第二スプリットゲートフラッシュメモリセル
５０４…制御ゲート電極
５０８…選択ゲート電極
５１０、５１６、６２０…ソース/ドレイン領域
５１２、６０２…ゲート誘電層
５１４、５１９…側壁スペーサ
５１…トランジスタデバイス
５１８…高誘電率ゲート誘電層
５２０…金属ゲート
５２２…シリサイド層
５２４…第一ＩＬＤ層
５２６…第二ＩＬＤ層
５２８…導電コンタクト
５３０…開口
６００、７００，８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００…断面図
６０４…第一ハードマスク層
６０６…第二ハードマスク層
７０２、８０２、９０２…保護層
８０４…第一エッチャント
９０４…第一マスキング層
１００２…高誘電率誘電層
１００４、１１０２…犧牲ゲート層
１００６、１１０４…ゲートハードマスク層
１１０６…マスキング層
１１０８…犧牲ゲートスタック
１１１０…第三エッチャント
１２０２…第三マスキング層
１２０４…第四エッチャント
１３０２…第五エッチャント
１４０２…線
１７００、１８００…方法
１７０２、１７０４、１７０６、１７０８、１８０２、１８０４、１８０６、１８０８、１８１０、１８１２、１８１４、１８１６，１８１８、１８２０、１８２２、１８２４、１８２６…ステップ
【図１Ａ】
0006323961.tif 000002
【図１Ｂ】
0006323961.tif 000003
【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
0006323961.tif 000010
【図６】
0006323961.tif 000011
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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