(57)【特許請求の範囲】
【請求項１】
ｎ行ｍ列（ｎ、ｍは自然数）のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のキャパシタとを有し、
複数の前記メモリセルを有する前記メモリセルアレイに対して、前記参照セルは一つ設けられ、
ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルは全て、前記第１のトランジスタのゲートがｉ行目のワード線に電気的に接続され、
前記第２のトランジスタのゲートは、前記ｉ行目のワード線に電気的に接続され、
ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルが有する前記第１のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士は、等間隔で行方向に並んでおり、
前記第２のトランジスタは、ｉ行ｍ列のメモリセルの前記第１のトランジスタに対して、前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士の間隔と同様の間隔をおいて行方向に並ぶ半導体記憶装置。
【請求項２】
ｎ行ｍ列（ｎ、ｍは自然数）のマトリクス状に設けられた複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイと電気的に接続されるリフレッシュタイミング検出回路と、を有し、
前記メモリセルは、第１の酸化物半導体をチャネルとして有する第１のトランジスタと、前記第１のトランジスタのソース又はドレインの一方と電気的に接続される第１のキャパシタとを有し、
前記リフレッシュタイミング検出回路は、参照セルとコンパレータとを有し、
前記参照セルは、第２の酸化物半導体をチャネルとして有する第２のトランジスタと、前記第２のトランジスタのソース又はドレインの一方と電気的に接続される第２のキャパシタとを有し、
複数の前記メモリセルを有する前記メモリセルアレイに対して、前記参照セルは一つ設けられ、
ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルは全て、前記第１のトランジスタのゲートがｉ行目のワード線に電気的に接続され、
前記第２のトランジスタのゲートは、前記ｉ行目のワード線に電気的に接続され、
ｉ行目（１≦ｉ≦ｎ、ｉは自然数）のメモリセルが有する前記第１のトランジスタのソース又はドレインの他方は、それぞれ、複数のビット線の一に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記複数のビット線の一に電気的に接続され、
前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士は、等間隔で行方向に並んでおり、
前記第２のトランジスタは、ｉ行ｍ列のメモリセルの前記第１のトランジスタに対して、前記ｉ行目のメモリセルが有する前記第１のトランジスタ同士の間隔と同様の間隔をおいて行方向に並び、
前記第２のキャパシタの保持容量は、前記第１のキャパシタの保持容量よりも小さいことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体記憶装置およびその駆動方法に
関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、１つのト
ランジスタと１つのキャパシタで１ビット分のデータを記憶することのできる半導体記憶
装置である。ＤＲＡＭは、単位メモリセルあたりの面積が小さく、モジュール化した際の
集積化が容易であり、かつ安価に製造できる利点を有する。
【０００３】
ＤＲＡＭは、必要な電荷が失われる前に充電し直す（リフレッシュする）必要が生じる。
リフレッシュ動作を行うタイミングは、メモリコントローラやメモリコントローラ内蔵マ
イコンのカウンタでタイミングをカウントし、カウントが決められた値になるとリフレッ
シュ動作を行うような構成となっている。
【０００４】
リフレッシュ動作が増えると、その分消費電力が高くなってしまうため、リフレッシュ動
作の頻度を低減する試みがなされている（特許文献１参照。）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０７−２５４２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュ動作をしなけ
ればならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ
状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、記憶容量が
増大し、トランジスタの微細化が進むにつれて顕著になっていった。
【０００７】
そこで、データを保持するために行うリフレッシュ動作の頻度を低減し、消費電力の小さ
い半導体記憶装置を提供することを課題の一とする。
【０００８】
また、小面積かつ低消費電力である半導体記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、酸化物半導体を用いた第１のトランジスタ、および第１のキャパシタ
からなるメモリセルをマトリクス状に有するメモリセルアレイと、ｐチャネル型である第
３のトランジスタ、第２のキャパシタおよび酸化物半導体を用いた第２のトランジスタを
有する参照セル、ならびに抵抗素子およびコンパレータを有する比較回路を有するリフレ
ッシュタイミング検出回路と、を有するメモリモジュールにおいて、第１のトランジスタ
を介して第１のキャパシタに電位が与えられると第２のトランジスタを介して第２のキャ
パシタに電位が与えられ、第２のキャパシタの電位に応じて第３のトランジスタのドレイ
ン電流値が変化し、第３のトランジスタのドレイン電流値が任意の値より大きくなると、
メモリセルアレイおよび参照セルのリフレッシュ動作を行う。
【００１０】
メモリセルは、第１のトランジスタのドレインと第１のキャパシタの一対の電極の一方が
接続され、該第１のキャパシタの一対の電極の他方が接地される。なお、第１のトランジ
スタのソースがビット線と接続され、第１のトランジスタのゲートがワード線と接続され
る。
【００１１】
リフレッシュタイミング検出回路は、第３のトランジスタのゲートが第２のトランジスタ
のドレインおよび第２のキャパシタの一対の電極の一方と接続され、第３のトランジスタ
のソースがハイレベルの電源電位（ＶＤＤ）と接続され、第３のトランジスタのドレイン
が抵抗素子の一対の電極の一方およびコンパレータの一対の電極の一方と接続され、第２
のキャパシタの一対の電極の他方および抵抗素子の一対の電極の他方が接地される。なお
、第２のトランジスタのソースが参照ビット線と接続され、第１のトランジスタのゲート
が参照ワード線と接続される。
【００１２】
まず、メモリセルアレイを構成するメモリセルの一つにデータ１を書き込む場合、ワード
線に高電位（ＶＨ：第１のトランジスタのしきい値電圧（Ｖｔｈ１）にＶＤＤを加えたよ
りも大きな電位）を印加する。次に、ビット線にＶＤＤを印加することで、第１のキャパ
シタにデータ１に対応する電荷が保持される。
【００１３】
このとき、参照セルにもデータ１を書き込む。参照セルにデータ１を書き込むには、参照
ワード線の電位をＶＨとし、参照ビット線の電位をＶＤＤとすればよい。
【００１４】
参照セルにデータ１を書き込むと、第２のキャパシタに保持された電荷によって第３のト
ランジスタのゲートが第３のトランジスタのしきい値電圧（Ｖｔｈ２）より高くなり、第
３のトランジスタはオフ状態となる。そのため、第３のトランジスタのソースをＶＤＤと
してもドレイン電流はほとんど流れない。ところが、第２のキャパシタに保持された電荷
が第２のトランジスタのオフ電流などによって徐々に失われていき、第２のキャパシタの
電位がＶｔｈ２以下になると、第３のトランジスタにドレイン電流が流れる。
【００１５】
ここで、比較回路において抵抗素子の電圧がコンパレータの一対の電極の他方に接続した
参照電位（Ｖｒｅｆ）と比べて高くなったとき、メモリセルアレイおよび参照セルのリフ
レッシュ動作を行う。
【００１６】
なお、第１のトランジスタおよび第２のトランジスタは同様の構成とする。こうすること
で、第１のトランジスタと第２のトランジスタのオフ電流が同等となる。そのため、第１
のキャパシタおよび第２のキャパシタに保持される電荷が失われていく時間も同等となる
。したがって、第２のキャパシタの電位の変化による第３のトランジスタのドレイン電流
値の変化をモニターすることで、メモリセルからデータ１が失われるタイミングを知るこ
とができるため、データ１が失われる前にあらかじめリフレッシュ動作を行うことができ
る。
【００１７】
また、参照ワード線はワード線と共通化できる。参照ワード線をワード線と共通化するこ
とで、配線数を低減でき、またメモリセルの書き込みと同時に参照セルへの書き込みが可
能となる。また、参照ビット線はビット線と共通化できる。参照ビット線をビット線と共
通化することで、メモリモジュールの小面積化が可能となる。
【００１８】
なお、第３のトランジスタを設けず、直接第２のトランジスタと第２のキャパシタとコン
パレータの一対の電極の一方とを接続しても構わない。その場合、第２のキャパシタの電
圧と、コンパレータの一対の電極の他方に接続したＶｒｅｆとの比較を行い、第２のキャ
パシタの電圧がＶｒｅｆ未満となったときにメモリセルアレイおよび参照セルのリフレッ
シュ動作を行う構成とすればよい。
【００１９】
また、第２のキャパシタの保持容量を第１のキャパシタの保持容量よりも小さくしても構
わない。その場合、第１のキャパシタの電荷よりも第２のキャパシタの電荷が先に失われ
るため、第１のキャパシタから電荷が失われる前に確実にリフレッシュ動作を行うことが
できる。
【００２０】
また、リフレッシュタイミング検出回路において、参照セルを複数設けると好ましい。参
照セルが複数設けられる場合、いち早く電荷が失われた参照セルに合わせてリフレッシュ
動作を行えばよい。こうすることで、メモリセルおよび参照セルをそれぞれ構成する第１
のトランジスタおよび第２のトランジスタのオフ電流のばらつきの影響を低減し、データ
１が失われる前に確実にリフレッシュ動作を行うことができる。
【００２１】
第１のトランジスタおよび第２のトランジスタに用いる酸化物半導体は、バンドギャップ
が２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択すればよい。バンドギャップ
を前述の範囲とすることによって、トランジスタのオフ電流を小さくすることができる。
なお、本発明の一態様を、バンドギャップが前述の範囲に入り、かつ半導体特性を示す酸
化物半導体ではない材料に置き換えて適用しても構わない。
【００２２】
また、酸化物半導体は、間接的または直接的にキャリアを生成する不純物（水素、アルカ
リ金属、アルカリ土類金属、希ガス、窒素、リンおよびホウ素など）が極力少なくなるよ
う高純度化されていると好ましい。さらに、酸素欠損を極力低減することが好ましい。酸
化物半導体中の不純物および酸素欠損を低減することによって、酸化物半導体中における
キャリアの生成が低減され、トランジスタのオフ電流を小さくすることができる。
【００２３】
以上のようなオフ電流の小さいトランジスタを第１のトランジスタとして用いると、第１
のキャパシタに蓄積される電荷の保持特性を向上させることができ、リフレッシュ動作の
頻度を低減することが可能となる。
【００２４】
リフレッシュ動作の頻度を低減させる方法として、メモリコントローラやメモリコントロ
ーラ内蔵マイコンのカウンタでタイミングをカウントし、カウントが決められた値になる
とリフレッシュ動作を行うような構成のメモリモジュールとする方法が知られている。し
かしこの場合、カウンタに含まれるレジスタの数が膨大となり、メモリモジュールに占め
るカウンタの面積を増大させてしまう。また、カウンタの動作に起因する消費電流の増大
が起こってしまう。
【００２５】
本発明の一態様を適用することで、カウンタを用いずにリフレッシュ動作のタイミングを
検出することが可能となり、メモリモジュールの面積の増大および消費電流の増大を抑制
できる。
【発明の効果】
【００２６】
データ保持のためのリフレッシュ動作の頻度を低減し、消費電力の小さい半導体記憶装置
を得ることができる。
【００２７】
また、リフレッシュタイミング検出回路として長い期間をカウントするカウンタを設ける
必要がないため、小面積かつ低消費電力であるリフレッシュタイミング検出回路を有する
半導体記憶装置を得ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様である半導体記憶装置の例を示す回路図。
【図２】本発明の一態様である半導体記憶装置の例を示す回路図。
【図３】本発明の一態様である半導体記憶装置の例を示す回路図。
【図４】本発明の一態様である半導体記憶装置を構成するトランジスタの構造の例を示す断面図。
【図５】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図６】本発明の一態様である電子機器の例を示す斜視図。
【図７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図８】本発明の一態様に係る酸化物材料の構造を説明する図。
【図９】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１０】酸化物半導体の成膜温度と欠陥密度の関係を示す図。
【図１１】酸化物半導体を用いた理想的なトランジスタの電界効果移動度を示す図。
【図１２】計算によって得られた電界効果移動度のゲート電圧依存性を説明する図。
【図１３】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１５】計算によって得られたドレイン電流と電界効果移動度のゲート電圧依存性を説明する図。
【図１６】計算に用いたトランジスタの断面構造を説明する図。
【図１７】酸化物半導体膜を用いたトランジスタ特性を示す図。
【図１８】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図１９】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２０】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２１】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２２】半導体装置の上面図および断面図。
【図２３】半導体装置の上面図および断面図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す
符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターン
を同じくし、特に符号を付さない場合がある。
【００３０】
本明細書において、トランジスタのソースとドレインは、一方をドレインと呼ぶとき他方
をソースとする。すなわち、電位の高低によってそれらを区別しない。したがって、ソー
スとされている部分をドレインと読み替えることもできる。
【００３１】
また、電圧は、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示
す場合が多い。よって、電圧を電位と言い換えることが可能である。また、電位ＶＨ、電
位ＶＤＤ、電位ＧＮＤなどのように電位を表記したとしても、厳密に電位ＶＨ、電位ＶＤ
Ｄ、電位ＧＮＤとなっていないことがある。よって、電位ＶＨ、電位ＶＤＤ、電位ＧＮＤ
は、電位ＶＨ近傍、電位ＶＤＤ近傍、電位ＧＮＤ近傍と置き換えることができる。なお、
「接地する」と「ＧＮＤに接続する」は同義である。
【００３２】
本明細書においては「接続する」と表現される場合であっても、現実の回路においては物
理的な接続部分がなく、配線が延在している場合だけのこともある。
【００３３】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
【００３４】
（実施の形態１）
本実施の形態では、本発明の一態様を適用した半導体記憶装置について説明する。
【００３５】
図１は、半導体記憶装置であるメモリモジュール１００の回路図である。
【００３６】
メモリモジュール１００は、マトリクス状に設けられた複数のメモリセル１５０からなる
メモリセルアレイ１８０と、参照セル１５２および比較回路１９０からなるリフレッシュ
タイミング検出回路と、ローデコーダ１１０と、カラムデコーダ１１２と、ビット線１６
０と、ワード線１７０と、を有する。
【００３７】
メモリセル１５０は、酸化物半導体を用いた第１のトランジスタ１４０、および第１のキ
ャパシタ１３０を有する。酸化物半導体を用いることで、第１のトランジスタ１４０のオ
フ電流を小さくすることができる。
【００３８】
本明細書においては、酸化物半導体を用いたトランジスタとそのほかのトランジスタとを
区別するために、図１などで第１のトランジスタ１４０に示す記号を用いる。
【００３９】
参照セル１５２は、ｐチャネル型である第３のトランジスタ１４４、酸化物半導体を用い
た第２のトランジスタ１４２および第２のキャパシタ１３２を有する。ここで、第１のト
ランジスタ１４０および第２のトランジスタ１４２は同様の構成とする。また、第１のト
ランジスタ１４０および第２のトランジスタ１４２は、同一の酸化物半導体膜を利用する
ことができる。また、第２のキャパシタ１３２の容量は、第１のキャパシタ１３０の容量
以下とすると好ましい。
【００４０】
比較回路１９０は、抵抗素子１１８およびコンパレータ１１６を有する。
【００４１】
ローデコーダ１１０は複数のワード線１７０を有し、カラムデコーダ１１２は複数のビッ
ト線１６０を有する。
【００４２】
個々のメモリセル１５０において、第１のトランジスタ１４０のゲートがワード線１７０
と接続され、第１のトランジスタ１４０のソースがビット線１６０と接続され、第１のト
ランジスタ１４０のドレインが第１のキャパシタ１３０の一対の電極の一方と接続され、
第１のキャパシタ１３０の一対の電極の他方がＧＮＤに接続される。
【００４３】
参照セル１５２において、第２のトランジスタ１４２のゲートがワード線１７０と接続さ
れ、第２のトランジスタ１４２のソースがビット線１６０と接続され、第２のトランジス
タ１４２のドレインが第２のキャパシタ１３２の一対の電極の一方および第３のトランジ
スタ１４４のゲートと接続され、第２のキャパシタ１３２の一対の電極の他方がＧＮＤに
接続され、第３のトランジスタ１４４のソースがハイレベルの電源電位（ＶＤＤ）と接続
される。
【００４４】
比較回路１９０において、抵抗素子１１８の一対の電極の一方が第３のトランジスタ１４
４のドレインおよびコンパレータ１１６の一対の電極の一方と接続され、抵抗素子１１８
の一対の電極の他方がＧＮＤと接続され、コンパレータ１１６の一対の電極の他方が参照
電位（Ｖｒｅｆ）と接続される。
【００４５】
以上のようなリフレッシュタイミング検出回路は、レジスタを多数有するカウンタを設け
ていないため、面積を小さくすることができる。
【００４６】
メモリセルアレイ１８０へのデータの書き込み方法について説明する。データの書き込み
はメモリセル１５０ごとに行う。具体的には、任意に選択した行のワード線１７０の電位
をＶＨ（第１のトランジスタ１４０のしきい値電圧（Ｖｔｈ）にＶＤＤを加えたよりも高
い電位）とし、それ以外の行のワード線１７０の電位をＧＮＤ（またはＧＮＤ以下）とす
る。次に、任意に選択した列のビット線１６０をＶＤＤとし、それ以外の列のビット線１
６０を浮遊電位（フロート）とする。こうすることで、選択した列のビット線１６０と接
続する選択した行のメモリセル１５０にある第１のキャパシタ１３０にＶＤＤが充電され
る。次に、選択した行のワード線１７０の電位をＧＮＤ（またはＧＮＤ以下）とすること
で、該当するメモリセル１５０にデータが保持される。メモリセル１５０を変えて、順番
にデータを書き込む。以上がメモリセルアレイ１８０へのデータの書き込み方法の一つで
ある。
【００４７】
最初の行に書き込みを行う際に、参照セル１５２と接続するワード線１７０の電位をＶＨ
、参照セル１５２と接続するビット線１６０の電位をＶＤＤとし、第２のキャパシタ１３
２にＶＤＤを充電する。
【００４８】
なお、本実施の形態では、参照セル１５２と接続するワード線およびビット線はメモリセ
ル１５０に接続するワード線１７０およびビット線１６０と共通化しているが、これに限
定されず、メモリセルアレイ１８０とは別系統である参照ワード線および参照ビット線を
参照セル１５２と接続して用いても構わない。または、ワード線１７０を介して参照セル
１５２と接続するメモリセルをダミーセルとしても構わない。
【００４９】
このようにして書き込まれたデータは、第１のトランジスタ１４０のオフ電流が小さいた
め、長い期間に渡って保持することが可能となる。
【００５０】
また、第１のトランジスタ１４０のオフ電流が小さいため、電源電位の供給を止めても第
１のキャパシタ１３０に電荷を保持することができる。そのため、メモリモジュール１０
０は、消費電力を低減することができる。
【００５１】
しかしながら、原理上は第１のトランジスタ１４０のわずかなオフ電流によっても徐々に
第１のキャパシタ１３０に保持されていた電荷は失われ、メモリセル１５０に書き込まれ
たデータが保持できなくなる。
【００５２】
同時に、参照セル１５２においても、第２のトランジスタ１４２のオフ電流によって第２
のキャパシタ１３２に保持されていた電荷は失われていく。ここで、第２のキャパシタ１
３２に第３のトランジスタ１４４のしきい値電圧（Ｖｔｈ２）より高い電位が保持されて
いるとき、第３のトランジスタ１４４はオフとなる。一方、第２のキャパシタ１３２から
電荷が失われ、第２のキャパシタ１３２の電位がＶｔｈ２以下となったとき、第３のトラ
ンジスタ１４４はオンとなり、ドレイン電流が流れる。
【００５３】
ドレイン電流とは、トランジスタにおいてソースからチャネルを介してドレインに流れる
電流をいう。ドレイン電流は、ｎチャネル型のトランジスタにおいてはゲート電圧がしき
い値電圧以上のときに流れ、ｐチャネル型のトランジスタにおいてはゲート電圧がしきい
値電圧以下のときに流れる。また、ゲート電圧とは、ソースの電位を基準としたゲートの
電位との電位差をいう。
【００５４】
第３のトランジスタ１４４のドレイン電流は抵抗素子１１８を流れ、抵抗素子１１８の抵
抗に応じた電圧（ＶＲ）をコンパレータ１１６の一対の電極の一方に与える。そして、Ｖ
Ｒがコンパレータ１１６の一対の電極の他方に接続されたＶｒｅｆより高いとき、コンパ
レータ１１６はリフレッシュ動作を行う信号を発し、メモリセルアレイ１８０および参照
セル１５２に対しリフレッシュ動作を行う。
【００５５】
このとき、ドレイン電流値は第３のトランジスタ１４４のオン抵抗および抵抗素子１１８
の抵抗の和で決まる。したがって、抵抗素子１１８の抵抗をコンパレータ１１６の動作に
問題が生じない程度に高くしておくことで、抵抗素子１１８の分圧を第３のトランジスタ
１４４のソース−ドレイン間の分圧と比べて高くできるため、第３のトランジスタ１４４
のサイズを小さくすることができる。そのため、メモリモジュール１００の縮小化が可能
となる。
【００５６】
また、参照セル１５２においても、電源電位の供給を止めた状態での電荷の保持が可能で
ある。即ち、メモリモジュール１００は、データの保持途中で電源電位を供給しない期間
があっても、リフレッシュ動作のタイミングがずれることがない。
【００５７】
次に、データの読み出し方法について説明する。データの読み出しはメモリセル１５０ご
とに行う。まずは、任意に選択した列のビット線１６０を所定の電位（定電位）とする。
次に、任意に選択した行のワード線１７０をＶＨとすることで、第１のキャパシタ１３０
に書き込まれたデータに対応する電位を選択したビット線１６０に与える。その後、与え
られた電位をセンスアンプ（図示せず）にて読み出す。なお、データは読み出されると同
時に失われる。しかし、センスアンプの動作により増幅されて再度メモリセル１５０にデ
ータが書き込まれる。メモリセル１５０を変えて、順番にデータを読み出す。以上がメモ
リセルアレイ１８０のデータの読み出し方法である。
【００５８】
次に、第１のトランジスタ１４０および第２のトランジスタ１４２に用いることが可能な
トランジスタの構造の例を図４に示す。
【００５９】
図４（Ａ）はコプラナー型のトランジスタの一例である。
【００６０】
図４（Ａ）に示すトランジスタは、基板２０１上に設けられた下地絶縁膜２０２と、下地
絶縁膜２０２上に設けられた低抵抗領域２０４および高抵抗領域２０６からなる酸化物半
導体膜と、該酸化物半導体膜を覆って設けられたゲート絶縁膜２０８と、ゲート絶縁膜２
０８を介して高抵抗領域２０６と重畳するゲート電極２１０と、ゲート絶縁膜２０８およ
びゲート電極２１０を覆って設けられた層間絶縁膜２１２と、層間絶縁膜２１２上にあり
、層間絶縁膜２１２に設けられた開口部を介して低抵抗領域２０４と接する一対の電極２
１４と、を有する。
【００６１】
酸化物半導体膜は、厚さを１ｎｍ以上４０ｎｍ以下とする。好ましくは、厚さを５ｎｍ以
上１５ｎｍ以下とする。特に、チャネル長が３０ｎｍ以下のトランジスタでは、酸化物半
導体膜の厚さを５ｎｍ程度とすることで、短チャネル効果を抑制でき、安定な電気的特性
を有する。
【００６２】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むこと
が好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトラ
ンジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガ
リウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有
することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好
ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００６３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００６４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
【００６５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【００６６】
酸化物半導体膜としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ
＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ
／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トラン
ジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：
Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００６７】
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用
いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複
数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたは
ＧａおよびＣｏなどを用いてもよい。
【００６８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数
比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるい
は、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ
：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を
用いるとよい。
【００６９】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧、ば
らつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得
るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結
合距離、密度等を適切なものとすることが好ましい。
【００７０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。し
かしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電
界効果移動度を上げることができる。
【００７１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、数式（１）で表される式を満た
すことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００７２】
【数１】
0006375404.tif 000002
【００７３】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよ
い。また、アモルファス中に結晶性を有する領域を含む構造のように完全な非晶質でなく
てもでもよい。
【００７４】
非晶質状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを
用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界
効果移動度を得ることができる。
【００７５】
酸化物半導体膜は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅ
Ｖ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて
、バンドギャップが前述の範囲である半導体特性を示す材料を用いても構わない。
【００７６】
酸化物半導体膜は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて
不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用
いたトランジスタはオフ電流を小さくできる。
【００７７】
酸化物半導体膜中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ未満、好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ以下、さら
に好ましくは５×１０１７ａｔｏｍｓ／ｃｍ以下とする。
【００７８】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場
合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、
酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。
その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化
、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばら
つきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつ
きは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。したがって
、酸化物半導体膜中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ以下、より好ましくは１
×１０１７ａｔｏｍｓ／ｃｍ以下である場合には、上記不純物の濃度を低減することが望
ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ以下、好ましく
は１×１０１６ａｔｏｍｓ／ｃｍ以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ以
下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／
ｃｍ以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ以下とするとよい。同様に、カリウ
ム（Ｋ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ以下、好ましくは１×１０１５
ａｔｏｍｓ／ｃｍ以下とするとよい。
【００７９】
以上に示した酸化物半導体膜を用いることでトランジスタのオフ電流を小さくできる。具
体的には、トランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以
下、または１×１０−２４Ａ以下とすることができる。そのため、データの保持特性に優
れ、消費電力の小さいメモリセルを作製することができる。
【００８０】
酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。
【００８１】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒ
ｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００８２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【００８３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【００８４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【００８５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００８６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００８７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００８８】
また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ
−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていても
よい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部のａｂ面の法線は一定の方向（
例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向
）を向いていてもよい。
【００８９】
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。
【００９０】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板面
に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面
を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認
められる酸化物を挙げることもできる。
【００９１】
ＣＡＡＣ−ＯＳ膜の結晶部について図７乃至図９を用いて詳細に説明する。なお、特に断
りがない限り、図７乃至図９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面と
する。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分を
いう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは
３配位のＯを示す。
【００９２】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配
位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造
を、ここではサブユニットと呼ぶ。図７（Ａ）の構造は、八面体構造をとるが、簡単のた
め平面構造で示している。なお、図７（Ａ）の上半分および下半分にはそれぞれ３個ずつ
４配位のＯがある。図７（Ａ）に示すサブユニットは電荷が０である。
【００９３】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配
位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、い
ずれもａｂ面に存在する。図７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位
のＯがある。また、Ｉｎも５配位をとるため、図７（Ｂ）に示す構造をとりうる。図７（
Ｂ）に示すサブユニットは電荷が０である。
【００９４】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を
示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯが
ある。または、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位の
Ｏがあってもよい。図７（Ｃ）に示すサブユニットは電荷が０である。
【００９５】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造
を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯ
がある。図７（Ｄ）に示すサブユニットは電荷が＋１となる。
【００９６】
図７（Ｅ）に、２個のＺｎを含むサブユニットを示す。図７（Ｅ）の上半分には１個の４
配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示すサブユニットは
電荷が−１となる。
【００９７】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからな
る１周期分を１ユニットと呼ぶ。
【００９８】
ここで、これらの小グループ同士が結合する規則について説明する。図７（Ａ）に示す６
配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３
個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの
上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１
個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に
１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する
。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近
接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は４になる。したがって金属原子の上方向にある４配位のＯ
の数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有
する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎま
たはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、
５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結
合することになる。
【００９９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して
１グループを構成する。
【０１００】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す
。図８（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図８（Ｃ）は、図
８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１０１】
図８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、
例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図８（Ａ）において、Ｉｎ原子の上半分および下半分
にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図
８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯが
あるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあ
るＺｎ原子とを示している。
【０１０２】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順
に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上
半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯ
があるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯ
が３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個
の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分
の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と
結合している構成である。このグループを複数結合して１周期分であるユニットを構成す
る。
【０１０３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
７（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含
むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち
消されるため、層構造の合計の電荷を０とすることができる。
【０１０４】
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、
図８（Ｂ）に示した１周期分を繰り返すユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化
物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚ
ｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）と
する組成式で表すことができる。
【０１０５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化
物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化
物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
【０１０６】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する１グループのモデ
ル図を示す。
【０１０７】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、上から
順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半
分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位
のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１
個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結
合している構成である。このグループを複数結合して１周期分であるユニットを構成する
。
【０１０８】
図９（Ｂ）に３つのグループで構成されるユニットを示す。なお、図９（Ｃ）は、図９（
Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１０９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニット
は、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの
合計の電荷は常に０となる。
【０１１０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、図９（Ａ）に示したグ
ループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニット
も取りうる。
【０１１１】
ＣＡＡＣ−ＯＳ膜は、下地となる膜が平坦であると形成されやすい。具体的には、平均面
粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるように下地となる膜を設け
る。なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適
用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平
均した値」と表現でき、以下の数式（２）で表される式にて定義される。
【０１１２】
【数２】
0006375404.tif 000003
【０１１３】
なお、数式（２）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２
，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、
Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒ
ｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１１４】
酸化物半導体膜は、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）
、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキ
シー法（ＭＢＥ法）などを用いて成膜すればよい。このとき、２５０℃以上４５０℃以下
の温度で加熱処理を行いながら酸化物半導体膜を成膜すると、ＣＡＡＣ−ＯＳ膜が形成さ
れやすい。または、酸化物半導体膜の成膜後に４５０℃以上基板の歪み点未満の温度、好
ましくは６００℃以上７００℃以下の温度で加熱処理を行ってもよい。
【０１１５】
例えば、スパッタリング法で酸化物半導体膜を成膜する場合、酸化物半導体膜を成膜する
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分
子ポンプおよびクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。タ
ーボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。
さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオン
ポンプを組み合わせることが有効となる。
【０１１６】
酸化物半導体膜を成膜する成膜室に存在する吸着物は、吸着しているために成膜室の圧力
に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、排気能力の高
いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、あらかじめ排気してお
くことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい
。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキ
ングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸
着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくす
ることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱すること
で、吸着物の脱離速度をさらに高めることができる。また、ベーキングと同時にダミー成
膜を行うことでも吸着物の脱離速度をさらに高めることができる。ここで、ダミー成膜と
は、ダミー基板に対してスパッタリングによる成膜を行うことで、ダミー基板および成膜
室内壁に膜を堆積させ、成膜室内の不純物および成膜室内壁の吸着物を膜中に閉じこめる
ことをいう。ダミー基板は、放出ガスの少ない材料が好ましく、例えば基板２０１と同様
の材料を用いてもよい。
【０１１７】
また、露点が−９５℃以下、好ましくは露点が−１１０℃以下の成膜ガスを用いると、酸
化物半導体膜中の水素濃度を低減できる。
【０１１８】
このようにして酸化物半導体膜を成膜することで、酸化物半導体膜への水素の混入を抑制
できる。さらには、同様の成膜室を用いて、酸化物半導体膜と接する膜を成膜することで
、酸化物半導体膜に接する膜から酸化物半導体膜へ水素が混入することを抑制できる。こ
の結果、電気特性のばらつきの少ない、信頼性の高いトランジスタを作製することができ
る。
【０１１９】
酸化物半導体膜において、低抵抗領域２０４および高抵抗領域２０６は、ゲート電極２１
０をマスクに用い、ゲート絶縁膜２０８を介して酸化物半導体膜の抵抗を低減する作用の
ある不純物を添加することで設けられる。具体的には、リン、窒素または希ガス（ヘリウ
ム、ネオン、アルゴン、クリプトンまたはキセノンなど）を添加することで、酸化物半導
体膜の抵抗を低減し、低抵抗領域２０４が形成される。同時に、低抵抗領域２０４外の領
域が相対的に高抵抗領域２０６となる。
【０１２０】
基板２０１に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板２０１として用いてもよい。また、シリコン、炭化シリコンまたはゲルマニ
ウムなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合
物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などの半導体
基板を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基
板２０１として用いても構わない。
【０１２１】
また、基板２０１として、可とう性基板を用いてもよい。その場合は、可とう性基板上に
直接的にトランジスタを作製する。なお、可とう性基板上にトランジスタを設ける方法と
しては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可と
う性基板である基板２０１に転置する方法もある。その場合には、非可とう性基板とトラ
ンジスタとの間に剥離層を設けるとよい。
【０１２２】
下地絶縁膜２０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコ
ン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イ
ットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一種
以上を選択して、単層または積層で用いればよい。なお、基板２０１の表面状態が十分清
浄である場合、下地絶縁膜２０２を設けない構造としても構わない。
【０１２３】
ゲート電極２１１は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。
【０１２４】
ゲート絶縁膜２０８は、下地絶縁膜２０２と同様の方法および同様の材料によって形成す
ればよい。
【０１２５】
一対の電極２１４は、ゲート電極２１１と同様の方法および同様の材料によって形成すれ
ばよい。
【０１２６】
層間絶縁膜２１２は、下地絶縁膜２０２と同様の方法および同様の材料によって形成すれ
ばよい。
【０１２７】
下地絶縁膜２０２およびゲート絶縁膜２０８の少なくとも一方は、加熱処理により酸素を
放出する絶縁膜を用いると好ましい。酸化物半導体膜と接する膜に加熱処理により酸素を
放出する絶縁膜を用いることで、酸化物半導体膜および酸化物半導体膜の界面近傍に生じ
る欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１２８】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏ
ｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、放出される酸素が酸素
原子に換算して１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔ
ｏｍｓ／ｃｍ３以上であることをいう。
【０１２９】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【０１３０】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【０１３１】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、以下の数式（
３）で表される式で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検
出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３Ｏ
Ｈがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同
位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても
、自然界における存在比率が極微量であるため考慮しない。
【０１３２】
【数３】
0006375404.tif 000004
【０１３３】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（３）の詳細に関
しては、特開平６−２７５６９７公報を参照することができる。なお、上記絶縁膜の酸素
の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い
、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用
いて測定する。
【０１３４】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
【０１３５】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
【０１３６】
上記構成において、加熱処理により酸素を放出する膜は、酸素が過剰な酸化シリコン（Ｓ
ｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））
とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位
体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定し
た値である。
【０１３７】
下地絶縁膜２０２およびゲート絶縁膜２０８から酸化物半導体膜に酸素が供給されること
で、酸化物半導体膜と下地絶縁膜２０２との界面準位、または酸化物半導体膜とゲート絶
縁膜２０８との界面準位を低減できる。この結果、トランジスタの動作などに起因して、
酸化物半導体膜と下地絶縁膜２０２との界面、または酸化物半導体膜とゲート絶縁膜２０
８との界面にキャリアが捕獲されることを抑制することができ、電気特性の劣化の少ない
トランジスタを得ることができる。
【０１３８】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半
導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、ト
ランジスタのしきい値電圧がマイナス方向にシフトしてしまう。下地絶縁膜２０２および
ゲート絶縁膜２０８から酸化物半導体膜に酸素が十分に供給されることにより、しきい値
電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損を低減すること
ができる。
【０１３９】
図４（Ｂ）は、トレンチ型のトランジスタの一例である。
【０１４０】
図４（Ｂ）に示すトランジスタは、基板２０１上に設けられた溝部を有する下地絶縁膜２
０３と、下地絶縁膜２０３上に設けられた低抵抗領域２０４および下地絶縁膜２０３の溝
部に沿って設けられた高抵抗領域２０７からなる酸化物半導体膜と、該酸化物半導体膜を
覆って設けられたゲート絶縁膜２０９と、ゲート絶縁膜２０９を介して高抵抗領域２０７
と重畳するゲート電極２１１と、ゲート絶縁膜２０９およびゲート電極２１１を覆って設
けられた層間絶縁膜２１３と、層間絶縁膜２１３に設けられた開口部を介して低抵抗領域
２０４と接する一対の電極２１４と、を有する。
【０１４１】
ここで、下地絶縁膜２０３、高抵抗領域２０７、ゲート絶縁膜２０９、ゲート電極２１１
および層間絶縁膜２１３は、それぞれ下地絶縁膜２０２、高抵抗領域２０６、ゲート絶縁
膜２０８、ゲート電極２１０および層間絶縁膜２１２と同様の材料および同様の方法で形
成することができる。
【０１４２】
トレンチ型のトランジスタは、下地絶縁膜２０３に設けられた溝部に沿ってチャネルが形
成されるため、上面から見たトランジスタの見かけ上のチャネル長に対して、実効上のチ
ャネル長を長くすることができる。そのため、コプラナー型のトランジスタと面積が同じ
場合、トレンチ型のトランジスタは短チャネル効果の影響を小さくすることができる。た
だし、トレンチ型のトランジスタは、コプラナー型のトランジスタと比べ構造が複雑にな
り、かつ実効上のチャネル長が長くなることによってオン電流が低減するため、用途によ
って使い分けることが好ましい。
【０１４３】
なお、図示しないが、図４（Ａ）および図４（Ｂ）に示すトランジスタを構成する膜は、
テーパー形状としても構わない。テーパー形状とすることで、各膜の被覆性が向上し、膜
の被覆性が悪いことで生じるリーク電流を低減することができる。
【０１４４】
なお、第３のトランジスタ１４４は、基板２０１で例示した半導体基板などを用いて作製
すればよい。または、第３のトランジスタ１４４は、絶縁表面を有する基板上に設けられ
た非晶質シリコン膜、微結晶シリコン膜、多結晶シリコン膜を用いて作製しても構わない
。
【０１４５】
本実施の形態は、第３のトランジスタ１４４としてｐチャネル型のトランジスタを用いる
例を示しているが、これに限定されない。第３のトランジスタ１４４として、ｎチャネル
型のトランジスタを用いても構わない。その場合、第２のキャパシタ１３２の電位がＶＤ
Ｄのときに第３のトランジスタ１４４がオンとなる。したがって、メモリセルアレイ１８
０にデータが書き込まれ、第２のキャパシタ１３２に保持される電荷が徐々に失われると
第３のトランジスタ１４４のドレイン電流値が小さくなる。そのため、第２のキャパシタ
１３２の電位がＶ２（Ｖｔｈ以上ＶＤＤ未満）以下になったとき、即ちＶＲがＶｒｅｆよ
りも高くなったときにメモリセル１５０および参照セル１５２に対してリフレッシュ動作
を行うことになる。
【０１４６】
また、第３のトランジスタ１４４として、第１のトランジスタ１４０および第２のトラン
ジスタ１４２と同様のトランジスタを用いても構わない。
【０１４７】
以下にトランジスタの電界効果移動度について図１０および図１１を用いて説明する。
【０１４８】
酸化物半導体膜に限らず、実際に測定されるトランジスタの電界効果移動度は、さまざま
な理由によって本来の得られるはずの電界効果移動度よりも低くなる。電界効果移動度を
低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある
。本実施の形態では、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定し
た場合の電界効果移動度を理論的に導き出す。
【０１４９】
トランジスタ本来の電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁（
粒界等）が存在すると仮定すると、測定される電界効果移動度μは以下の数式（４）で表
される。
【０１５０】
【数４】
0006375404.tif 000005
【０１５１】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さが欠陥に由来すると仮定
し、以下の数式（５）で表される。
【０１５２】
【数５】
0006375404.tif 000006
【０１５３】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりの容量
、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体膜
であれば、チャネルの厚さは半導体膜の厚さと同一として差し支えない。
【０１５４】
線形領域におけるドレイン電流Ｉｄは、以下の数式（６）で表される。
【０１５５】
【数６】
0006375404.tif 000007
【０１５６】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍであ
る。また、Ｖｄはドレイン電圧である。
【０１５７】
数式（６）の両辺をＶｇで割り、更に両辺の対数を取ると、以下の数式（７）となる。
【０１５８】
【数７】
0006375404.tif 000008
【０１５９】
数式（７）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ
ｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥
密度Ｎが求められる。即ち、トランジスタのＩｄ―Ｖｇ特性から半導体中の欠陥密度を評
価できる。
【０１６０】
半導体中の欠陥密度は半導体の成膜時の基板温度に依存する。図１０に成膜時の基板温度
と酸化物半導体中の欠陥密度の関係を示す。酸化物半導体膜は、Ｉｎ、ＧａおよびＺｎの
比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子比］のターゲットを用いて成膜した。成膜
時の基板温度が高いものほど酸化物半導体膜中の欠陥密度Ｎが低下することが示される。
【０１６１】
このようにして求めた酸化物半導体膜中の欠陥密度をもとに数式（４）および数式（５）
を用いて計算すると、本来のトランジスタの電界効果移動度μ０は８０ｃｍ２／Ｖｓとな
る。即ち、酸化物半導体膜中および酸化物半導体と接するゲート絶縁膜との界面の欠陥が
ない、酸化物半導体を用いた理想的なトランジスタの電界効果移動度μ０は８０ｃｍ２／
Ｖｓとなる。ところが、欠陥の多い酸化物半導体（Ｎ＝１．５×１０１２／ｃｍ２程度）
では、電界効果移動度μは１０ｃｍ２／Ｖｓ程度である。
【０１６２】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れ
た場所における電界効果移動度μ１は、数式（８）で表される。
【０１６３】
【数８】
0006375404.tif 000009
【０１６４】
ここで、Ｄはゲートによる電界強度、Ｂ、ｌは定数である。Ｂおよびｌは、トランジスタ
の電気的特性の実測より求めることができ、酸化物半導体膜を用いたトランジスタの電気
的特性の実測からは、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱の影響が
生じる深さ）が得られる。Ｄが増加する（即ち、ゲート電圧が高くなる）と数式（８）の
第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０１６５】
内部の欠陥がない、酸化物半導体をチャネルに用いた理想的なトランジスタの電界効果移
動度μ２を計算した結果を図１１に示す。なお、計算にはシノプシス社製デバイスシミュ
レーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンド
ギャップを３．１５ｅＶ、電子親和力を４．６ｅＶ、比誘電率を１５、厚さを３０ｎｍと
した。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．
６ｅＶとした。また、ゲート絶縁膜の厚さは３０ｎｍ、比誘電率を４．１とした。また、
チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖとした。
【０１６６】
図１１で示されるように、ゲート電圧１Ｖから２Ｖの間で電界効果移動度μ２＝５０ｃｍ
２／Ｖｓ以上のピークを有するが、ゲート電圧Ｖｇがさらに高くなると、界面散乱の影響
が大きくなり、電界効果移動度μ２が低下することがわかる。
【０１６７】
また、Ｉｎ−Ｓｎ−Ｚｎ酸化物の場合も以下に述べる。上述のように実際に測定される絶
縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の電界効果移
動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導
体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に
欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。以下は、上述と同様
に電界効果移動度を理論的に導き出す。
【０１６８】
本来の電界効果移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかの
ポテンシャル障壁（粒界等）が存在すると仮定すると、以下の数式（４）で表現できる。
【０１６９】
【数９】
0006375404.tif 000010
【０１７０】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の数式（５）で表される。
【０１７１】
【数１０】
0006375404.tif 000011
【０１７２】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体膜であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、以下の数式（６）となる。
【０１７３】
【数１１】
0006375404.tif 000012
【０１７４】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０１７５】
【数１２】
0006375404.tif 000013
【０１７６】
数式（７）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ
ｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥
密度Ｎが求められる。すなわち、トランジスタのＩｄ−Ｖｇ特性から、欠陥密度を評価で
きる。酸化物半導体膜としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比
率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のものでは欠陥密度Ｎは１×１０１２
／ｃｍ２程度である。
【０１７７】
このようにして求めた欠陥密度等をもとに数式（４）および数式（５）よりμ０＝１２０
ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物半導体膜を用いたトラン
ジスタで測定される電界効果移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部
および半導体とゲート絶縁膜との界面の欠陥が無い酸化物半導体の電界効果移動度μ０は
１２０ｃｍ２／Ｖｓとなると予想できる。
【０１７８】
ただし、半導体膜内部に欠陥がなくても、半導体とゲート絶縁膜との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れ
た場所における電界効果移動度μ１は、以下の式で表される。
【０１７９】
【数１３】
0006375404.tif 000014
【０１８０】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数式（８）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０１８１】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効
果移動度μ２を計算した結果を図１２に示す。なお、計算にはシノプシス社製デバイスシ
ミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバ
ンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８ｅＶ、４．７ｅＶ、１５
、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得
られたものである。
【０１８２】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４
．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チ
ャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１８３】
図１２で示されるように、ゲート電圧約１．２Ｖで電界効果移動度１００ｃｍ２／Ｖｓ以
上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱の影響が大きくなり、
電界効果移動度が低下する。なお、界面散乱の影響を低減するためには、半導体膜表面を
原子レベルで平坦（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）にすることが望まし
い。
【０１８４】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した
場合の特性を計算した結果を図１３乃至図１５に示す。なお、計算に用いたトランジスタ
の断面構造を図１６に示す。図１６に示すトランジスタは酸化物半導体膜にｎ＋の導電型
を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３
０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
【０１８５】
図１６（Ａ）に示すトランジスタは、下地絶縁膜１０１０と、下地絶縁膜１０１０に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成
される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。
ゲート１０５０の幅を３３ｎｍとする。
【０１８６】
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁膜１０４０を有し、また、
ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート
１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７
０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体
領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、
このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０１８７】
図１６（Ｂ）に示すトランジスタは、下地絶縁膜１０１０と、酸化アルミニウムよりなる
埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃ
と、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲ
ート絶縁膜１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７
０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図１６（Ａ）に示すトラン
ジスタと同じである。
【０１８８】
図１６（Ａ）に示すトランジスタと図１６（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図１６（
Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の
半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃで
あるが、図１６（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。す
なわち、図１６（Ｂ）に示す半導体層において、半導体領域１０３０ｂとゲート１０５０
がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅
Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１
０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
【０１８９】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１３は、
図１６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効
果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ド
レイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果
移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９０】
図１３（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１３（Ｂ）は１０ｎ
ｍとしたものであり、図１３（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効
果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が
無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超
えることが示された。
【０１９１】
図１４は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧
Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μ
はドレイン電圧を＋０．１Ｖとして計算したものである。図１４（Ａ）はゲート絶縁膜の
厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（
Ｃ）は５ｎｍとしたものである。
【０１９２】
また、図１５は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲ
ート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動
度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１５（Ａ）はゲート絶縁
膜の厚さを１５ｎｍとしたものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１
５（Ｃ）は５ｎｍとしたものである。
【０１９３】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度
μのピーク値やオン電流には目立った変化が無い。
【０１９４】
なお、電界効果移動度μのピークは、図１３では８０ｃｍ２／Ｖｓ程度であるが、図１４
では６０ｃｍ２／Ｖｓ程度、図１５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆ
が増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフ
セット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩
やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要
とされる１０μＡを超えることが示された。
【０１９５】
本実施の形態に示したように、リフレッシュ動作を行う頻度が低く、またリフレッシュ動
作のタイミングを検出する回路を有する半導体記憶装置を提供することができる。
【０１９６】
本実施の形態に示す半導体記憶装置は、電源電位の供給がなくても長い期間に渡ってデー
タを保持することが可能であり、また、リフレッシュ動作のタイミングを適切に行うこと
ができるため、消費電力を小さくすることができる。
【０１９７】
また、リフレッシュタイミング検出回路として、長い期間をカウントするためのカウンタ
を設ける必要がないため、半導体記憶装置の面積を小さくして、集積度を高めることがで
きる。また、リフレッシュタイミング検出回路に起因する消費電力を低減することができ
る。
【０１９８】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１９９】
（実施の形態２）
本実施の形態では、実施の形態１に示したメモリモジュール１００とは異なる構造のメモ
リモジュール２００について図２を用いて説明する。
【０２００】
メモリモジュール２００は、複数の参照セル１５２を有する参照セル群２８２を有する点
でメモリモジュール１００と異なる。
【０２０１】
また、参照セル１５２を複数有するため、メモリセルアレイ２８０は、メモリセルアレイ
１８０と比べて若干記憶容量が小さくなる。
【０２０２】
参照セル群２８２にある複数の参照セル１５２は、全て同じ列のビット線１６０に接続さ
れていてもよいが、これに限定されない。例えば、異なる参照セル１５２が異なる列のビ
ット線１６０に接続していても構わない。また、参照セル１５２同士が近接していなくて
も構わない。
【０２０３】
参照セル群２８２において、個々の参照セル１５２から、それぞれと接続した比較回路１
９０にドレイン電流が流れ、いずれかの比較回路１９０にてＶＲがＶｒｅｆよりも高くな
ったときに、メモリセルアレイ２８０および参照セル群２８２のリフレッシュ動作を行う
。
【０２０４】
参照セル１５２を複数有する構成とすることで、トランジスタまたはキャパシタの性能の
ばらつきに起因して必要なタイミングでリフレッシュ動作が行われないことを防止し、確
実に適切なタイミングでリフレッシュ動作を行うことができる。
【０２０５】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２０６】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２に示したメモリモジュール１００お
よびメモリモジュール２００とは異なる構造のメモリモジュール３００について図３を用
いて説明する。
【０２０７】
メモリモジュール３００は、参照セル１５２に対応する参照セル３５２に第３のトランジ
スタ１４４が含まれない点でメモリモジュール１００およびメモリモジュール２００と異
なる。
【０２０８】
したがって、コンパレータ１１６において、Ｖｒｅｆと第２のキャパシタ１３２の電位が
比較される。即ち、第２のキャパシタ１３２の電位が徐々に低下し、Ｖｒｅｆ未満となっ
たときにメモリセルアレイ１８０および参照セル３５２に対してリフレッシュ動作を行え
ばよい。
【０２０９】
本実施の形態は、第３のトランジスタ１４４を設けない構成であるため、構造が単純化さ
れて作製が容易となる。
【０２１０】
一方で、リフレッシュ動作のタイミングを精度良く検出するためには、第２のキャパシタ
１３２の容量をある程度以上に大きくする必要がある。第２のキャパシタ１３２の大きさ
と、第３のトランジスタ１４４を設けないことによる構造の単純化とを比較して、作製す
る半導体記憶装置によって適切な形態を選択すればよい。
【０２１１】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２１２】
（実施の形態４）
実施の形態１乃至実施の形態３で示した半導体記憶装置を少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２１３】
図５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図５（Ａ）に示すＣＰＵ
は、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉ
ｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、イ
ンタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６
、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、
書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１
８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる
。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。
もちろん、図５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際
のＣＰＵはその用途によって多種多様な構成を有している。
【０２１４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
【０２１５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２１６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
【０２１７】
図５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、半導体記憶装置が設けられている。
レジスタ１１９６の半導体記憶装置には、実施の形態１乃至実施の形態３に示す半導体記
憶装置を用いることができる。
【０２１８】
図５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有する半導体記憶装置において、位相反転素子によるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が
選択されている場合、レジスタ１１９６内の半導体記憶装置への、電源電圧の供給が行わ
れる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き
換えが行われ、レジスタ１１９６内の半導体記憶装置への電源電圧の供給を停止すること
ができる。
【０２１９】
電源停止に関しては、図５（Ｂ）または図５（Ｃ）に示すように、半導体記憶装置群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図５（Ｂ）および図５（Ｃ）の回路の説明を
行う。
【０２２０】
図５（Ｂ）および図５（Ｃ）では、半導体記憶装置への電源電位の供給を制御するスイッ
チング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例
を示す。
【０２２１】
図５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、半導体記憶装置１１４２を
複数有する半導体記憶装置群１１４３とを有している。具体的に、各半導体記憶装置１１
４２には、実施の形態３に示す半導体記憶装置を用いることができる。半導体記憶装置群
１１４３が有する各半導体記憶装置１１４２には、スイッチング素子１１４１を介して、
ハイレベルの電源電位ＶＤＤが供給されている。さらに、半導体記憶装置群１１４３が有
する各半導体記憶装置１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの
電位が与えられている。
【０２２２】
図５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップ
の大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲ
ートに与えられる信号ＳｉｇＡによりスイッチングが制御される。なお、スイッチング素
子１１４１として、実施の形態１で示した第１のトランジスタ１４０を適用しても構わな
い。
【０２２３】
なお、図５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
【０２２４】
また、図５（Ｃ）には、半導体記憶装置群１１４３が有する各半導体記憶装置１１４２に
、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、
記憶装置の一例を示す。スイッチング素子１１４１により、半導体記憶装置群１１４３が
有する各半導体記憶装置１１４２への、ローレベルの電源電位ＶＳＳの供給を制御するこ
とができる。
【０２２５】
半導体記憶装置群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に
、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した
場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる
。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の
入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を
低減することができる。
【０２２６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌ
ｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２２７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２２８】
（実施の形態５）
【０２２９】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜にチャネル形成領域を有するトランジスタは
、該酸化物半導体膜を成膜する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を成膜した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２３０】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜の成膜後に基板を意図的に加熱することで、
トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのし
きい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０２３１】
例えば、図１７（Ａ）〜（Ｃ）は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜と、厚さ
１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとし
た。チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍとした。
【０２３２】
図１７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを含
む酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度μ
ＦＥは１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ
およびＺｎを含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能と
なる。図１７（Ｂ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導
体膜を形成したときのトランジスタ特性を示すが、電界効果移動度μＦＥは３２．２ｃｍ
２／Ｖｓが得られている。
【０２３３】
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜を成膜した後に熱処理を
することによって、さらに高めることができる。図１７（Ｃ）は、Ｉｎ、ＳｎおよびＺｎ
を含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をした
ときのトランジスタ特性を示す。このとき電界効果移動度μＦＥは３４．５ｃｍ２／Ｖｓ
が得られている。
【０２３４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０２３５】
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物
半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後
の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化
の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２３６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、ＳｎおよびＺｎを含む酸化物半導体
膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、
このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジス
タがノーマリ・オフとなる方向に動き、このような傾向は図１７（Ａ）と図１７（Ｂ）の
対比からも確認することができる。
【０２３７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２３８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
【０２３９】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
【０２４０】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜
に注入する方法を適用しても良い。
【０２４１】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以
上２×１０２０ａｔｏｍｓ／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物
半導体中に含ませることができる。
【０２４２】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１［原子数比］のターゲットを用いて、基板を意図的に加熱せずにスパッタリング
成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）
でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって
結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行う
ことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２４３】
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋ
ｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ
法で測定した。
【０２４４】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
【０２４５】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物膜を１００ｎｍの厚さで成膜
した。
【０２４６】
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００
Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１
のＩｎ−Ｓｎ−Ｚｎ系酸化物のターゲットを用いた。なお、成膜時の基板加熱温度は２０
０℃とした。このようにして作製した試料を試料Ａとした。
【０２４７】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２４８】
図１８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
【０２４９】
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体膜は成膜時に意図的に加熱するこ
と及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができ
る。
【０２５０】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体膜中でドナー不純物となる水素を除去することで高純度化を図ることができ、それに
よってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化され
ることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値
の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２５１】
図１９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０２５２】
具体的には、図１９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらの
オフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであ
ることは明らかである。
【０２５３】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は熱処理によって膜中の水分を除去することが
できるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高い
ため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２５４】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタ
において、基板温度と電気的特性の関係について評価した。
【０２５５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃
、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対
する一対の電極のはみ出しをｄＷと呼ぶ。
【０２５６】
図２０に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２
１（Ａ）に基板温度としきい値電圧の関係を、図２１（Ｂ）に基板温度と電界効果移動度
の関係を示す。
【０２５７】
図２１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
【０２５８】
また、図２１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓで
あった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５９】
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトラン
ジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２
／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上と
し、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ
／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上
のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲において
も、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で
作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度
を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０２６０】
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４の少なくともいずれかを適用した電子
機器の例について説明する。
【０２６１】
図６（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォ
ン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、
携帯型電話機としての機能を有する。本発明の一態様は、電子機器の内部にあるＣＰＵお
よびメモリモジュールに適用することができる。
【０２６２】
図６（Ｂ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイ
クロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、電子機器の
内部にあるメモリモジュールに適用することができる。
【０２６３】
本発明の一態様を用いることで、電子機器の品質を高めることができる。また消費電力を
低減し、信頼性を高めることができる。
【０２６４】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０２６５】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体膜に用いたトランジスタの一
例について、図２２などを用いて説明する。
【０２６６】
図２２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図２２（Ａ）にトランジスタの上面図を示す。また、図２２（
Ｂ）は図２２（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
【０２６７】
図２２（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁
膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０
２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂ
を有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５
０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート
電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なく
とも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導
体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５
１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一
方と接続して設けられた配線５１８と、を有する。
【０２６８】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有
していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
【実施例２】
【０２６９】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体膜に用いたト
ランジスタの他の一例について示す。
【０２７０】
図２３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
２３（Ａ）はトランジスタの上面図である。また、図２３（Ｂ）は図２３（Ａ）の一点鎖
線Ｂ１−Ｂ２に対応する断面図である。
【０２７１】
図２３（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に
設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を
覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一
対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設
けられた保護膜６２０と、を有する。
【０２７２】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いた。
【０２７３】
なお、図２３（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０２７４】
１００    メモリモジュール
１１０    ローデコーダ
１１２    カラムデコーダ
１１６    コンパレータ
１１８    抵抗素子
１３０    第１のキャパシタ
１３２    第２のキャパシタ
１４０    第１のトランジスタ
１４２    第２のトランジスタ
１４４    第３のトランジスタ
１５０    メモリセル
１５２    参照セル
１６０    ビット線
１７０    ワード線
１８０    メモリセルアレイ
１９０    比較回路
２００    メモリモジュール
２０１    基板
２０２    下地絶縁膜
２０３    下地絶縁膜
２０４    低抵抗領域
２０６    高抵抗領域
２０７    高抵抗領域
２０８    ゲート絶縁膜
２０９    ゲート絶縁膜
２１０    ゲート電極
２１１    ゲート電極
２１２    層間絶縁膜
２１３    層間絶縁膜
２１４    電極
２８０    メモリセルアレイ
２８２    参照セル群
３００    メモリモジュール
３５２    参照セル
５００    基板
５０２    下地絶縁膜
５０４    保護絶縁膜
５０６    酸化物半導体膜
５０６ａ    高抵抗領域
５０６ｂ    低抵抗領域
５０８    ゲート絶縁膜
５１０    ゲート電極
５１２    側壁絶縁膜
５１４    電極
５１６    層間絶縁膜
５１８    配線
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
１０１０    下地絶縁膜
１０２０    埋め込み絶縁物
１０３０ａ    半導体領域
１０３０ｂ    半導体領域
１０３０ｃ    半導体領域
１０４０    ゲート絶縁膜
１０５０    ゲート
１０６０ａ    側壁絶縁物
１０６０ｂ    側壁絶縁物
１０７０    絶縁物
１０８０ａ    ソース
１０８０ｂ    ドレイン
１１４１    スイッチング素子
１１４２    半導体記憶装置
１１４３    半導体記憶装置群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
0006375404.tif 000015
【図２】
0006375404.tif 000016
【図３】
0006375404.tif 000017
【図４】
0006375404.tif 000018
【図５】
0006375404.tif 000019
【図６】
0006375404.tif 000020
【図７】
0006375404.tif 000021
【図８】
0006375404.tif 000022
【図９】
0006375404.tif 000023
【図１０】
0006375404.tif 000024
【図１１】
0006375404.tif 000025
【図１２】
0006375404.tif 000026
【図１３】
0006375404.tif 000027
【図１４】
0006375404.tif 000028
【図１５】
0006375404.tif 000029
【図１６】
0006375404.tif 000030
【図１７】
0006375404.tif 000031
【図１８】
0006375404.tif 000032
【図１９】
0006375404.tif 000033
【図２０】
0006375404.tif 000034
【図２１】
0006375404.tif 000035
【図２２】
0006375404.tif 000036
【図２３】
0006375404.tif 000037