(57)【特許請求の範囲】
【請求項１】
送信機であって、
各々が複数のキャパシタを備える複数のスイッチドキャパシタ送信機回路と、ここにおいて、前記複数のキャパシタは、電源端子と基準電圧端子との間でスイッチ可能に結合される、
前記複数のスイッチドキャパシタ送信機回路の複数の出力に結合された複数の入力を有する誘導性電力合成器ネットワークと、ここにおいて、前記誘導性電力合成器ネットワークは、前記送信機の出力において合成電圧を生成するために前記複数のスイッチドキャパシタ送信機回路からの電圧を合成するように構成され、
前記複数のスイッチドキャパシタ送信機回路の各々は、前記複数のキャパシタと、前記誘導性電力合成器ネットワークの前記複数の入力のうちの１つとの間に結合された少なくとも１つのインダクタを更に備え、
前記誘導性電力合成器ネットワークは、分散変圧器を備え、
前記スイッチドキャパシタ送信機回路は差動出力を備え、ここにおいて、各スイッチドキャパシタ送信機回路の第１の出力が、前記分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機回路の第２の出力が、前記分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合される、
を備える送信機。
【請求項２】
デジタルデータ信号は、前記デジタルデータ信号をフィルタに掛けるために、前記複数のスイッチドキャパシタ送信機回路に複数の直列遅延回路を介して連続的に結合される、請求項１に記載の送信機。
【請求項３】
送信機であって
各々が複数のキャパシタを備える複数のスイッチドキャパシタ送信機回路と、ここにおいて、前記複数のキャパシタは、電源端子と基準電圧端子との間でスイッチ可能に結合される、
前記複数のスイッチドキャパシタ送信機回路の複数の出力に結合された複数の入力を有する誘導性電力合成器ネットワークと、ここにおいて、前記誘導性電力合成器ネットワークは、前記送信機の出力において合成電圧を生成するために前記複数のスイッチドキャパシタ送信機回路からの電圧を合成するように構成され、
前記複数のキャパシタのうちの第１の複数のキャパシタは各々、第１のインダクタの第１の端子に結合された第１の端子を備え、前記複数のキャパシタのうちの第２の複数のキャパシタは各々、第２のインダクタの第１の端子に結合された第１の端子を備え、
前記複数のキャパシタの各々のキャパシタは、第１のスイッチを介して特定のスイッチドキャパシタ送信機回路のための前記電源端子に結合され、前記複数のキャパシタの各キャパシタは、第２のスイッチを介して前記特定のスイッチドキャパシタ送信機回路のための前記基準電圧端子に結合される、
前記誘導性電力合成器ネットワークは、分散変圧器を備え、
前記スイッチドキャパシタ送信機回路は差動出力を備え、ここにおいて、各スイッチドキャパシタ送信機回路の第１の出力が、前記分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機回路の第２の出力が、前記分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合される、
送信機。
【請求項４】
前記複数のキャパシタに対応する複数のスイッチング論理回路を更に備える、ここにおいて、前記複数のキャパシタの各キャパシタのための前記第１のスイッチ及び前記第２のスイッチは、前記複数のスイッチング論理回路のうちの特定のスイッチング論理回路によって制御される、請求項３に記載の送信機。
【請求項５】
送信されるべきデジタルデータ信号を受けることと、前記第１及び第２のスイッチをオン及びオフにするために、そして、それに従って、前記デジタルデータ信号を、前記送信機の出力において前記合成電圧を有するアナログ信号へと変換するために前記複数のスイッチング論理回路に結合された複数のスイッチ制御信号を生成することとを行うための少なくとも１つのスイッチドデータエンコーダ回路を更に備える、請求項４に記載の送信機。
【請求項６】
前記スイッチング論理回路は、符号化デジタルデータ信号と、前記符号化デジタルデータ信号の周波数の少なくとも２倍の前記周波数を有するクロック信号とを受け、前記スイッチング論理回路は、各キャパシタに結合された前記第１及び第２のスイッチを制御するためのスイッチ制御信号を生成するために、前記符号化デジタルデータ信号及び前記クロック信号を合成する、請求項４に記載の送信機。
【請求項７】
前記送信機は、ワイヤレス送信機であり、前記送信機の前記出力は、アンテナに結合される、請求項１に記載の送信機。
【請求項８】
異なるスイッチドキャパシタ送信機回路は、異なる電源電圧を有する、請求項１に記載の送信機。
【請求項９】
異なるスイッチドキャパシタ送信機回路は、同じ電源電圧を有する、請求項１に記載の送信機。
【請求項１０】
方法であって、
複数のキャパシタを各々備える複数のスイッチドキャパシタ送信機回路において、送信されるべきデジタルデータ信号を受けることと、ここにおいて、前記複数のキャパシタは、電源端子と基準電圧端子との間でスイッチ可能に結合される、
送信機の出力において合成電圧を生成するために、誘導性電力合成器ネットワーク内の前記複数のスイッチドキャパシタ送信機回路からの電圧を合成することと
を備え、
前記複数のスイッチドキャパシタ送信機回路の各々は、前記複数のキャパシタと、前記誘導性電力合成器ネットワークの複数の入力のうちの１つとの間に結合された少なくとも１つのインダクタを更に備え、
前記誘導性電力合成器ネットワークは、分散変圧器を備え、
前記スイッチドキャパシタ送信機回路は差動出力を備え、ここにおいて、各スイッチドキャパシタ送信機回路の第１の出力が、前記分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機回路の第２の出力が、前記分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合される、
方法。
【請求項１１】
前記デジタルデータ信号をフィルタに掛けるために、複数の直列遅延回路を介して、前記複数のスイッチドキャパシタ送信機回路に前記デジタルデータ信号を連続的に結合することを更に備える、請求項１０に記載の方法。
【請求項１２】
前記送信機は、ワイヤレス送信機であり、前記送信機の前記出力は、アンテナに結合される、請求項１０に記載の方法。
【請求項１３】
送信機であって、
電源端子と基準電圧との間で複数のキャパシタをスイッチ可能に結合するための、複数のスイッチドキャパシタ送信機手段と、
合成電圧を生成するために、前記複数のスイッチドキャパシタ送信機手段からの電圧を合成するための誘導性手段と
を備え、
前記複数のスイッチドキャパシタ送信機手段の各々は、前記複数のキャパシタと、前記誘導性手段の複数の入力のうちの１つとの間に結合された少なくとも１つのインダクタを更に備え、
前記誘導性手段は、分散変圧器を備え、
前記スイッチドキャパシタ送信機手段は差動出力を備え、ここにおいて、各スイッチドキャパシタ送信機手段の第１の出力が、前記分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機手段の第２の出力が、前記分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合され、
前記複数のスイッチドキャパシタ送信機手段は、送信されるべきデジタルデータ信号によって制御され、前記複数のスイッチドキャパシタ送信機手段及び前記誘導性手段は、前記デジタルデータ信号を、前記誘導性手段の出力において前記合成電圧を備えるアナログ信号へと変換する、送信機。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本願は、２０１５年４月７日に出願された米国特許非仮出願第１４／６８０,９８８号への優先権を主張し、その内容は、全ての目的で参照により全体として本明細書に組み込まれる。
【０００２】
[0002]米国特許法第１１９条（ｅ）に準じて、本願は、２０１４年６月２５日に出願された米国特許仮出願第６２／０１７,０６０号及び２０１４年１０月１４日に出願された米国特許仮出願第６２／０６３,８６３号の出願日の利益を得る権利を有し、それを主張し、米国特許仮出願第６２／０１７,０６０号の内容及び米国特許仮出願第６２／０６３,８６３号の内容は、これによって、参照により全体として本明細書に組み込まれる。本願は、２０１５年４月７日に出願された、同時出願の米国特許出願第１４／６８１,００８号（代理人番号００００２６−０１４００３）に関し、その内容は、これによって、参照により全体として本明細書に組み込まれる。
【背景技術】
【０００３】
[0003]本開示は、電子回路及び方法に関し、より具体的には、スイッチドキャパシタ送信機回路及び方法に関する。
【０００４】
[0004]デジタル送信は、電子システム間でのデータ（デジタルビットストリーム又はデジタル化されたアナログ信号）の物理的な伝達を伴う。図１は、２つの電子システム間でデータを送信するための典型的な配置を例示する。電子システム１０１は、デジタルデータ１１２を格納するデジタル処理回路１１０（例えば、ＣＰＵ及びメモリ）を含み得る。電子システム１０１は、送信機（Ｔｘ）１１４を使用してデジタルデータ１１２を別の電子システム１０２に送り得る。送信機１１４は、デジタルデータ１１２を受け、このデジタルデータを、通信媒体１０３を介した送信のためのアナログ信号へと変換する。ワイヤレスアプリケーションでは、アナログ信号は、例えば、無線周波数信号にアップコンバートされ、次に、電波を通してアンテナ間でブロードキャストされ得る。電子システム１０２は、デジタルデータ１１２を受信するための受信機１２４（Ｒｘ）を含む。この例では、電子システム１０１及び１０２は、送信機（Ｔｘ）を使用してデータを送ること及び受信機（Ｒｘ）を使用してデータを受信することの両方ができる。従って、電子システム１０２は、例えば、送信機１２４を使用して電子システム１０１に送られ得るデジタルデータ１２２を格納するデジタル処理回路１２０も含み得る。
【０００５】
[0005]図２は、ワイヤレスチャネルにおいてデータを送信するための例となる先行技術アーキテクチャを例示する。ワイヤレス送信チャネルでは、符号化データを備えるデジタルデータ信号は、デジタル／アナログ変換器（ＤＡＣ）２０１を使用してアナログ信号に変換される。次に、アナログ信号（又は、アナログ「ベースバンド」信号）は、ローパスフィルタ（ＬＰＦ）２０２及びゲイン段（Ａｖ）２０３を使用して処理される。次に、アナログベースバンド信号は、アップコンバータ２０４及び局部発振器（ＬＯ）を使用してキャリア周波数にシフトされる。アップコンバートされた信号は、２０５において再度フィルタに掛けられる。電力増幅器２０６は、通信媒体を介した送信のためにアナログ信号の電力を増加する。
【０００６】
[0006]電力消費は、現代の伝送システムにおいて深刻な問題である。ワイヤレスデバイスのような通信システムの急速な拡大は、デバイスの電力消費要件を厳しくしてきており、送信機は、そのような消費の大きな原因である。典型的なアナログ電力増幅器は、例えば、特に大量の電力を消費する。そのようなアナログ電力増幅器の効率を改善することは、引き続き検討される分野である。
【発明の概要】
【０００７】
[0007]本開示は、スイッチドキャパシタ送信機回路及び方法を含む。一実施形態では、本開示は、誘導性ネットワークの入力に結合された複数のスイッチドキャパシタ送信機回路を含む。誘導性ネットワークは、スイッチドキャパシタ送信機回路からの電圧を合成して、出力上で合成電圧を生成する。別の実施形態では、スイッチドキャパシタ送信機回路内のキャパシタを制御するために、デジタルデータ信号がサーモメータ符号化され、負のサーモ符号化信号がビット順に反転される。
【０００８】
[0008]以下の詳細な説明及び添付の図面は、本開示の性質及び利点のより良い理解を与える。
【図面の簡単な説明】
【０００９】
【図１】[0009]図１は、２つの電子システム間でデータを送信するための典型的な配置を例示する。
【図２】[0010]図２は、データを送信するための典型的なアーキテクチャを例示する。
【図３】[0011]図３は、ある実施形態に係る、スイッチドキャパシタ送信機を例示する。
【図４】[0012]図４は、ある実施形態に係る、例となるスイッチドキャパシタ送信機回路を例示する。
【図５】[0013]図５は、ある実施形態に係る、電力合成ネットワークに結合された複数のスイッチドキャパシタ送信機回路を例示する。
【図６Ａ】[0014]図６Ａは、一実施形態に係る、例となる送信機を例示する。
【図６Ｂ】[0015]図６Ｂは、ある実施形態に係る、例となるプロットを例示する。
【図６Ｃ】図６Ｃは、ある実施形態に係る、例となるプロットを例示する。
【図７】[0016]図７は、一実施形態に係る、同相（Ｉ）信号及び直交（Ｑ）信号を含む例となる電力合成器を例示する。
【図８】[0017]図８は、一実施形態に係る、フィルタを含む例となる送信機を例示する。
【図９】[0018]図９は、別の実施形態に係る、例となる電力合成器を例示する。
【図１０】[0019]図１０は、更に別の実施形態に係る、例となる電力合成器を例示する。
【図１１】[0020]図１１は、別の実施形態に係る、ヒエラルキで構成された例となる電力合成器を例示する。
【図１２】[0021]図１２は、一実施形態に係る、方法を例示する。
【図１３Ａ】[0022]図１３Ａは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。
【図１３Ｂ】図１３Ｂは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。
【図１３Ｃ】図１３Ｃは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。
【図１３Ｄ】図１３Ｄは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。
【図１３Ｅ】図１３Ｅは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。
【図１４Ａ】[0023]図１４Ａは、ある実施形態に係る、サーモメータ符号化を有するスイッチドキャパシタ送信機を示す。
【図１４Ｂ】[0024]図１４Ｂは、別の実施形態に係る、疑似差動符号化を有するスイッチドキャパシタ送信機を示す。
【図１５Ａ】[0025]図１５Ａは、極性ベースバンド振幅波形及びＲＦ出力を示す。
【図１５Ｂ】[0026]図１５Ｂは、デカルト変調のためのベースバンド波形を示す。
【図１５Ｃ】[0027]図１５Ｃは、ベースバンド波形の疑似差動実装形態を示す。
【図１５Ｄ】[0028]図１５Ｄは、デカルト変調波形のための差動ＲＦ出力を示す。
【図１６】[0029]図１６は、４端子２状態スイッチドキャパシタ回路に基づくスイッチドキャパシタ動的電源電流のための電荷ベースモデルを示す。
【図１７】[0030]図１７は、ダイレクトＩＱ ＳＣＣＰＡを有する例となるデジタルＲＦＴｘ経路を示す。
【図１８】[0031]図１８は、直列型変圧器誘導性電力合成器ネットワークを有する例となるマルチタップダイレクトＩＱ ＳＣＣＰＡを示す。
【図１９Ａ】[0032]図１９Ａは、一実施形態に係る、例となるＳＣＰＡスイッチ論理及びドライバを示す。
【図１９Ｂ】[0033]図１９Ｂは、別の実施形態に係る、別の例となるＳＣＰＡスイッチ論理及びドライブを示す。
【図２０】[0034]図２０は、ＦＩＲを有するインパルスドメインのアップコンバータ信号経路を示す。
【図２１】[0035]図２１は、時間ドメインのＴｘ経路を示す。
【図２２】[0036]図２２は、ＳＣＰＡ Ｔｘ経路及び波形の単極性実装形態を示す。
【図２３】[0037]図２３は、反転出力の相対的なビット反転とこれら反転出力とを有するサーモメータ符号化を有するマルチビットＳＣＰＡを示す。
【図２４】[0038]図２４は、従来のＸＮＯＲ反転出力を使用したデカルトＳＣＰＡ波形及び動的電源電流を示す。
【図２５】[0039]図２５は、反転出力間に相対的なビット順序反転を用いて提案されるサーモメータ符号化を使用したデカルトＳＣＰＡ波形及び動的電源電流を示す。
【図２６】[0040]図２６は、極性ＳＣＰＡ振幅符号化波形及び動的電源電流を示す。
【図２７】[0041]図２７は、例となる実施形態についての、変調器線形伝達関数に従ったＰＳＤスペクトルのプロットである。
【発明の詳細な説明】
【００１０】
[0042]本開示は、スイッチドキャパシタ送信機回路及び方法に関する。以下の説明では、説明を目的として、本開示の完全な理解を与えるために多数の例及び特定の詳細が示される。しかしながら、特許請求の範囲に表される本開示が、これらの例となる特徴のうちの幾つか又は全てを、それら単独で又は以下で説明される他の特徴と組み合わせて含み得ること並びに本明細書で説明されるこれらの特徴及び概念の変更例又は等価物を更に含み得ることは当業者には明らかになるであろう。
【００１１】
[0043]本開示の実施形態は、新しい伝送技法を含む。一実施形態では、本開示は、革新的なスイッチドキャパシタ送信機回路及び電力合成器回路を含む。別の実施形態では、本開示は、スイッチドキャパシタ回路をドライブするための革新的なデジタル処理技法を含む。本開示の他の態様は、以下の例を参照して理解され得る。
【００１２】
スイッチドキャパシタ送信機における電力合成
[0044]図３は、ある実施形態に係る、スイッチドキャパシタ送信機を例示する。デジタルデータ信号は、デジタル前処理回路３０１によって受けられ、スイッチドキャパシタ送信機アレイ３５０に供給される。以下でより詳細に説明されるように、前処理することは、例えば、補間又はデルタ／シグマ変調及び／又は他の関数を含み得る。デルタ／シグマ変調は、例えば、臨界周波数帯域における低減されたビット数に関連付けられた量子化ノイズの電力スペクトル密度を低減することで、例えば、デジタルＲＦ波形のバイナリ表現におけるビット数を低減することを可能にし得る。次いで、低減されたビット数は、単位素子（unit element）へのサーモメータ符号化を可能にし得る。幾つかの例となる実施形態では、これは、送信機帯域内信号対歪みレベル及び帯域外スプリアス発射要件を満たすために必要である低レベルの信号対歪みを達成するために必要なデジタル／アナログ変換における線形性を維持するのに必要な素子整合（element matching）を維持するために重要であり得る。図３に示される例では、スイッチドキャパシタ送信機アレイ３５０は、スイッチドデータエンコーダ３５１及び複数のスイッチドキャパシタ送信機回路３０２ａ−ｍを含む。スイッチドキャパシタ送信機回路３０２ａ−ｍは、スイッチドキャパシタ電力増幅器回路（「ＳＣＰＡ」）と呼ばれることがある。以下でより詳細に説明されるように、各ＳＣＰＡは、複数のキャパシタ３１１ａ−ｎ及び１つのインダクタＬｓ３１２を含む。複数のキャパシタは、電源端子Ｖｄｄと、この例では接地（ＧＮＤ）である基準電圧端子との間にスイッチ可能に結合される。
【００１３】
[0045]デジタル前処理回路３０１の出力は、スイッチドデータエンコーダ３５１によって受けられる。以下でより詳細に説明されるように、スイッチドデータエンコーダ３５１は、各キャパシタの端子をＶｄｄ又は接地に選択的に結合するようにＳＣＰＡキャパシタに結合されたスイッチを制御するためのデジタル信号をコード化し得る。より多くのキャパシタがＶｄｄに結合されると、スイッチドキャパシタ送信機アレイ３５０の出力における電圧の振幅が増加し、より少ない数のキャパシタがＶｄｄに接続されると、スイッチドキャパシタ送信機アレイ３５０の出力における電圧の振幅は減少する。複数のＳＣＰＡキャパシタアレイからの電圧は、誘導性電力合成器ネットワーク３２０を使用して合成され得る。誘導性電力合成器ネットワークは、複数のスイッチドキャパシタ送信機回路３０２ａ−ｍの複数の出力に結合された複数の入力を含む。以下でより詳細に説明されるように、各ＳＣＰＡは、キャパシタ端子とＳＣＰＡ出力との間に結合されたインダクタＬｓ３１２を有利に備え得る。本開示の実施形態は、合成電圧出力を生成するために複数のスイッチドキャパシタ送信機回路からの電圧を合成するための誘導性ネットワークにＳＣＰＡインダクタを結合するための様々な有利な構成を含み得る。従って、誘導性電力合成器ネットワーク３２０は、アナログ送信信号を生成するためにＳＣＰＡから電圧を合成し得る。アナログ送信信号は、例えば、アンテナに又はアナログ送信信号を通信媒体に結合するための他のメカニズムに供給され得る。
【００１４】
[0046]図４は、ある実施形態に係る、例となるスイッチドキャパシタ送信機回路（ＳＣＰＡ）を例示する。この例は、差動出力インダクタＬｓｐ４５０及びＬｓｍ４５１を有するＳＣＰＡを例示する。ＳＣＰＡ４００は、各々Ｎ個のキャパシタ（Ｃｓｐ１−ＣｓｐＮ及びＣｓｍ１−ＣｓｍＮ）を有する２つのキャパシタアレイを備える。各キャパシタの一端は、スイッチ４１３のような第１のスイッチ（ＳＨ）を介してＶｄｄに、スイッチ４１２のような第２のスイッチ（ＳＬ）を介して接地に結合される。Ｎ個のキャパシタの各々の第２の端子（アレイの正側にある）は、正の出力インダクタ４５０の第１の端子に結合される。第２の端子インダクタ４５０は、ＳＣＰＡ４００の正の出力（ｏｕｔｐ）を供給する。同様に、第２のＮ個のキャパシタの各々の第２の端子（アレイの負側にある）は、負の出力インダクタ４５１の第１の端子に結合される。第２の端子インダクタ４５０は、ＳＣＰＡ４００の負の出力（ｏｕｐｍ）を供給する。
【００１５】
[0047]ＳＣＰＡ内のキャパシタは、接地とＶｄｄとの間でスイッチされ、それぞれのインダクタに電荷を結合し、これは、出力端子ｏｕｔｐ及びｏｕｔｍ上に電圧を生じさせる。これらキャパシタの制御は、例えば、ｏｕｔｐ及びｏｕｔｍ間の差動電圧を増加又は減少し得る。従って、ＳＣＰＡ内のキャパシタは、複数のスイッチ制御信号を受けてスイッチをオン及びオフにし、それに従って、デジタルデータ信号をアナログ電圧へと変換するスイッチング論理回路４１０ａ−Ｎ及び４２０ａ−Ｎによって制御され得る。この例では、各スイッチング論理回路は、スイッチドデータエンコーダ４０１から出力されるビット線を受ける。例えば、スイッチドデータエンコーダ４０１は、Ｂビット長の信号であり得るデジタルデータ信号Ｘｍを受ける。この信号は、ＳＣＰＡが所望の電圧出力信号を生成するようにスイッチをドライブするために符号化され得る。以下でより詳細に説明される１つの例となる実施形態では、スイッチドデータエンコーダ４０１は、符号化信号を生成するためにサーモ符号化及びビット順序反転を使用し得る。スイッチドデータエンコーダ４０１は、スイッチング論理回路４１０ａ−Ｎ及び４２０ａ−ＮをドライブするためのＮビットのデジタル出力信号「ｄｐ＜１：Ｎ＞」及びＮビットのデジタル出力信号「ｄｍ＜１：Ｎ＞」を生成する。この例では、正の出力（ｏｕｔｐ）について、ｄｐ＜１＞及びｄｍ＜１＞が第１の正側キャパシタＣｓｐ＜１＞のスイッチングを制御し、ｄｐ＜２＞及びｄｍ＜２＞が第２の正側キャパシタＣｓｐ＜２＞のスイッチングを制御し、そして、第Ｎの正側キャパシタＣｓｐ＜Ｎ＞のスイッチングを制御するｄｐ＜Ｎ＞及びｄｍ＜Ｎ＞まで同様である。同様に、負の出力（ｏｕｔｍ）について、ｄｐ＜１＞及びｄｍ＜１＞が第１の負側キャパシタＣｓｍ＜１＞のスイッチングを制御し、ｄｐ＜２＞及びｄｍ＜２＞が第２の負側キャパシタＣｓｍ＜２＞のスイッチングを制御し、そして、第Ｎの負側キャパシタＣｓｍ＜Ｎ＞のスイッチングを制御するｄｐ＜Ｎ＞及びｄｍ＜Ｎ＞まで同様である。クロック信号ＣＬＫはまた、タイミングを制御するために供給され得る。例えば、スイッチング論理回路４１０及び４２０は、キャパシタスイッチングの時間を制御するためにＣＬＫを受け得る。スイッチング論理回路４１０及び４２０は、正の出力（ｏｕｔｐ）及び負の出力（ｏｕｔｍ）が合わさって差動信号となるように、スイッチ４１２、４１３、等を制御し得る。
【００１６】
[0048]図５は、ある実施形態に係る、電力合成ネットワークに結合された複数のスイッチドキャパシタ送信機回路を例示する。この例では、Ｍ個のアナログ出力を生成するために、デジタルデータ信号Ｘ１−ＭがＭ個のＳＣＰＡ５０１−５０３の入力において受けられる。Ｍ個の出力からの電圧は、誘導性電力合成器ネットワーク５１０において合成され得る。この例では、誘導性電力合成器ネットワーク５１０は、複数の相互誘導分を備え、ここでは、入力において電力を合成して合成電圧出力信号を生成するために、相互インダクタンスが使用される。出力における合成電圧は、負荷（ＲＬ）５５０に供給され得る。例えば、一実施形態では、送信機がワイヤレス送信機において回路使用され、送信機ＲＬ５５０の出力は、アンテナ５５１に結合される。
【００１７】
[0049]図６は、一実施形態に係る、例となる送信機を例示する。送信機６５０は、プリプロセッサ６５１においてデジタルデータ信号（ＴｘＤＡＴ）を受ける。この例では、プリプロセッサは、有限インパルス応答（ＦＩＲ）フィルタを含み得るデジタルデカルト変調器を含む。プリプロセッサ６５１は、例えば、Ｂビットのデジタルデータ信号を生成し、クロック信号ＣＬＫを生成し得る。プリプロセッサ６５１の出力は、分散型スイッチドキャパシタ電力増幅器（ＤＳＣＰＡ）６０１の入力上で受けられる。ＤＳＣＰＡ６０１は、アナログ出力信号ＰＡ ｏｕｔを生成し、これは、例えば、アンテナに結合され得る。
【００１８】
[0050]この例では、ＤＳＣＰＡ６０１の詳細な拡大図は、分散変圧器６２０をドライブするＭ個のＳＣＰＡ（Ｍタップ）を例示する。変圧器は、電磁誘導を介して２つ以上の回路間でエネルギを伝達する電気デバイスである。分散変圧器は、複数の相互誘導分を有する誘導性ネットワークである。典型的に、相互誘導分は、第１の対の端子を有する第１の誘導分（例えば、巻線）（一次側と呼ばれることがある）と、第２の対の端子を有する第２の誘導分（例えば、第２の巻線）（二次側と呼ばれることがある）とを含む。変圧器の一次巻線内の可変電流は、二次巻線上に可変磁場を作成する。二次側のこの可変磁場は、二次巻線において可変起電力（ＥＭＦ）又は電圧を誘導する。この例では、複数の一次誘導分の一次入力は、複数のＳＣＰＡの出力に結合され、二次側の誘導分は、出力において合成電圧を生成するために直列で構成される。以下に例示されるように、分散変圧器の多数の異なる構成は、様々な実施形態に従って使用され得る。有利に、インダクタは、ＳＣＰＡに含まれ得る。そのようなインダクタは、例えば、キャパシタからのスイッチング信号をフィルタに掛け得、電力損失を低減し、及び／又は分散変圧器内の誘導分の可能な構成に対して自由度を導入する。
【００１９】
[0051]この例では、ＳＣＰＡ６１０の詳細な拡大図は、スイッチデータエンコーダ６１２と、電源端子Ｖｄｄと基準電圧端子（例えば、接地）との間でキャパシタＣｓｐ＜１：Ｎ＞及びＣｓｍ＜１：Ｎ＞の端子をスイッチ可能に結合するようにスイッチＳＨ及びＳＬを制御する複数のスイッチ論理ドライバ６１１とを示す。実施形態には、異なるＳＣＰＡのＶｄｄが異なるアプリケーションが含まれ得る。この例では、異なるＳＣＰＡは、例えば、異なる電源電圧Ｖｄｄ１…ＶｄｄＭを有し得る。各ＳＣＰＡは、正の出力インダクタＬｓｐ及び負の出力インダクタＬｓｍを含む。本開示の特徴及び利点は、各ＳＣＰＡにおいて出力インダクタを含む。これらの直列インダクタの組み込みは、電力合成器の前に、ＳＣＰＡの高調波スイッチング電力損をブロックすることで、全体効率を改善する。誘導性電力合成器に関する１つの問題として、合成器自体のインダクタンスは、ＰＡ出力負荷への高調波スイッチング電力損をブロックすることができるが、これは依然として、それが一次巻線を介して他のタップの各々に結合することを可能にし、そこでは、それは、そのような他のタップに接続されたＳＣＰＡのソース抵抗において消費される（無駄にされる）。ＳＣＰＡ直列出力インダクタンスの量は、合成器のこのブロッキング効率と結合効率との間のトレードオフである。
【００２０】
[0052]図６は、スイッチドキャパシタ送信機回路の実施形態を示し、ここでは、各スイッチドキャパシタ送信機回路の第１の出力は、分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機回路の第２の出力が、分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合される。例えば、図６では、各ＳＣＰＡの正の出力及び負の出力が、それぞれ、別個の隣接した一次変圧器の端子に結合されるように、ＳＣＰＡのタップが分散変圧器電力合成器６２０に結合される。例えば、ＳＣＰＡタップ１の正の出力ｏｕｔｐは、第１の変圧器Ｔ１の一次端子に結合され得、ＳＣＰＡタップ１の負の出力ｏｕｔｍは、別の変圧器Ｔ２の一次端子に結合され得る。他のＳＣＰＡタップは、ＳＣＰＡタップＭの正の出力が第Ｍの変圧器ＴＭに結合され、ＳＣＰＡタップＭの負の出力が第１の変圧器Ｔ１に結合されるように、同様に構成され得る。
【００２１】
[0053]本開示の特徴及び利点は、ＰＡ出力電圧の振幅を増加するためにＳＣＰＡタップの数を増加させることを含む。複数のタップ（Ｎｔａｐｓ）を組み合わせることで、係数１／Ｎｔａｐｓでの電源電圧の低減と、スイッチングキャパシタンスを低減することに等しい方式での効率の改善を可能にする。以下の例となる式は、極性変調について、出力電力に対する静的効率をデジタルコードｎの関数として例示する。図６Ｂは、１つの例となる実装形態についての、本明細書で説明される技法を使用した効率の改善を例示する。
【００２２】
【数１】
0006334008.tif 000002
【００２３】
【数２】
0006334008.tif 000003
【００２４】
【数３】
0006334008.tif 000004
【００２５】
ここで、Ｎｔａｐｓは、ＳＣＰＡスイッチング素子の数であり、Ｆｓは、スイッチング周波数であり、Ｃｓは、合計のスイッチングキャパシタンスであり、Ｖｄｄは、スイッチング電源レベルであり、ＲＬは、出力負荷抵抗である。
【００２６】
[0054]送信機についての出力電圧は、以下の通りである：
【００２７】
【数４】
0006334008.tif 000005
【００２８】
[0055]図６Ｃは、以下でより詳細に説明される、デカルト変調を使用した例となる実装形態についての同様の有利な結果を例示する。
【００２９】
[0056]図７は、一実施形態に係る、同相（Ｉ）信号及び直交（Ｑ）信号を含む例となる電力合成器を例示する。この例では、第１の複数のスイッチドキャパシタ送信機回路（ＳＣＰＡ）は、デジタルデータ信号の同相（Ｉ）成分を、分散変圧器の入力に結合し、第２の複数のスイッチドキャパシタ送信機回路（ＳＣＰＡ）は、デジタルデータ信号の直交（Ｑ）成分を、分散変圧器の第２の入力に結合する。この例では、ＳＣＰＡ７０１−７０３は、例えば、同相デジタルデータ信号ｉ＿ｄａｔ＜Ｂ：１＞及び同相クロックｉ＿ｃｌｋを受け得る。同様に、ＳＣＰＡ７０４−７０６は、例えば、直交デジタルデータ信号ｑ＿ｄａｔ＜Ｂ：１＞及び直交クロックｑ＿ｃｌｋを受け得る。この例では、同相ＳＣＰＡの数は、直交ＳＣＰＡの数に等しい。ＳＣＰＡの出力電圧は、例えば、出力において、合成されたＩ／Ｑ電圧信号を生成するために、マルチタップ変圧器合成器において合成され得る。
【００３０】
[0057]図８は、一実施形態に係る、有限インパルス応答（ＦＩＲ）フィルタ伝達関数を実装する例となる送信機を例示する。幾つかの実施形態では、事前処理することは、デジタルデータ信号をフィルタに掛けることを含み得る。この例では、デジタルデータ信号ＴｘＤが、デルタ／シグマ変換器によって処理される。次に、デジタルデータ信号は、このデジタルデータ信号をフィルタに掛けるために、複数の直列遅延回路（Ｚ−１）を介して、複数のスイッチドキャパシタ送信機回路に連続的に結合される。遅延回路の各出力は、異なる電源電圧を異なるＳＣＰＡに結合することによって重み付けされ得る。この例では、デルタ／シグマ変換器の出力ＴｘＤａｔａは、電源電圧Ｖｄｄ＊ｈ０を有するデジタル／アナログ変換器８０１に結合される。ＴｘＤａｔａは、遅延回路８１０−８１６を介して、それぞれＳＣＰＡ８０２−８０８の入力に逐次的に結合される。ＳＣＰＡ８０２−８０８は、それぞれ、電源電圧Ｖｄｄ×ｈ０，ｈ１，ｈ２，ｈ３，ｈ２，ｈ１，及びｈ０を受ける。式（２）によれば、ＳＣＰＡの出力電圧は、ＳＣＰＡの電源電圧に比例し、ＳＣＰＡ出力が、合成器を介して同等の残差遅延を加算される場合、送信機は、出力を生成することとなり、ｙ（ｚ）＝ｈ（ｚ）＊ｘ（ｚ）であり、ここで、ｙ（ｚ）は、出力電圧のＺ変換であり、ｘ（ｚ）は、デジタル入力信号のＺ変換であり、ｈ（ｚ）＝Σｎｈｎｚ−ｎは、電源電圧重みｈｎを使用してここで実装されるフィルタ重みである。この実施形態はまた、信号が、電流モードＤＡＣのようなＤＡＣ８０１の代替タイプを通過し、合成器を介してＰＡ出力に伝達される例を示す。これは、ＳＣＰＡの最小実用レベルを下回る送信電力レベルに有益であり得る。
【００３１】
[0058]図９は、別の実施形態に係る、例となる電力合成器を例示する。この例では、分散変圧器は、複数のスイッチドキャパシタ送信機回路の出力に結合された複数の入力を備える。具体的には、電力合成変圧器９５０は、Ｍ個の一次側と、出力に結合されたＭ個の直列構成された二次側とを有するＭ個の変圧器素子を含む。第１のＳＣＰＡ、タップ１、は、Ｖｄｄ１を受け、Ｔ１の一次側の第１及び第２の入力をドライブする第１及び第２の出力を有する。第２のＳＣＰＡ、タップ２、は、Ｖｄｄ２を受け、Ｔ３の一次側の第１及び第２の入力をドライブする第１及び第２の出力を有する。同様に、第ＭのＳＣＰＡ、タップＭ、は、ＶｄｄＭを受け、ＴＭの一次側の第１及び第２の入力をドライブする第１及び第２の出力を有する。幾つかの実施形態では、例えば、電源電圧レベルは同じであり得、他の実施形態では、電源は、異なる値であり得る。
【００３２】
[0059]図１０は、更に別の実施形態に係る、例となる電力合成器を例示する。この例では、複数の分散変圧器は、異なるＳＣＰＡタップからの電圧を合成するために使用され得る。この例では、２つの分散変圧器は、例えば、２Ｍ個のＳＣＰＡによってドライブされる結合線変圧器配置として構成される。第１のＭ個のＳＣＰＡ（タップ１−Ｍ）は、分散変圧器１０５０をドライブし、第２のＭ個のＳＣＰＡ（タップＭ＋１〜２Ｍ）は、分散変圧器１０５１をドライブする。分散変圧器１０５０−１０５１の直列構成された二次側は、例えば、インダクタ１００１及び１００２を介して出力に結合される得、ここでは、アナログ出力電圧を生成するために電圧が合成される。
【００３３】
[0060]図１１は、他の実施形態に係る、ヒエラルキでの例となる電力合成器構成を例示する。この例となる実装形態では、ＳＣＰＡからの電圧を合成するために、複数の変圧器がヒエラルキで構成される。図１１では、ＳＣＰＡの出力は、各変圧器の一次側及び二次側のうちの一方の端子をドライブする。一次側及び二次側のうちのもう一方の端子は、「コーポレート」又は「チャンピオンシップ」ヒエラルキ構造で配置され、ここでは、例えば、最終的な合成出力電圧が取得されるまで、電圧は、１度に２つずつ連続的に合成される。
【００３４】
[0061]図１２は、一実施形態に係る、方法を例示する。１２０１において、デジタルデータ送信は、複数のスイッチドキャパシタ送信機回路において受けられる。１２０２において、スイッチドキャパシタ送信機回路からの電圧は、誘導性電力合成器ネットワークにおいて合成される。例えば、電力合成器ネットワークは、上述したような分散変圧器であり得る。
【００３５】
[0062]図１３Ａ−Ｅは、特定の実施形態に係る、電力合成器の例となる回路レイアウト実装形態を例示する。変圧器実装形態は、合成器レイアウトがＳＣＰＡの能動電気回路に境界線を引くこと又はそれを削ることのうちの何れか行うことを可能にすることで、面積効率及びパッケージング設計改善を可能にし得る。
【００３６】
[0063]図１３Ａでは、複数のスイッチドキャパシタ電力増幅器（ＳＣＰＡ）１３０１−１３０８は、例えば、ＳＣＰＡ１３０１及びＳＣＰＡ１３０８の間に誘導分１３２１のような複数の内部の（又は内側の）誘導分を備える分散変圧器に結合される。ＳＣＰＡ１３０１−１３０８は、例えば、デジタルプロセッサ１３５０からデジタル信号を受け得る。ＳＣＰＡ１３０１−１３０８によって生成される電圧は、例えば、１３２２において出力を生成するために、内部の誘導分に磁気結合される外部の（又は、外側の）誘導分１３２０によって合成される。
【００３７】
[0064]図１３Ｂは、別の例となる分散変圧器を例示する。この例では、デジタルＩ／Ｑ ＲＦ変調器及びデルタ／シグマ変換器１３１０は、示されるように、ＰＡ ｏｕｔにおいて合成出力電圧を生成するために、ＳＣＰＡ１３１１を介して結合され、分散変圧器１３１２において合成されるＩ及びＱ信号を生成する。
【００３８】
[0065]図１３Ｃは、ソレノイドを備える更に別の例を例示する。ＳＣＰＡ１３３０は各々、２つのソレノイド１３３１をドライブし、これらは、次いで、磁気結合された誘導巻線１３３２をドライブして、ＰＡ ｏｕｔにおいて合成出力電圧を生成する。
【００３９】
[0066]図１３Ｄは、パンドパススイッチドキャパシタデジタル／アナログ変換器（ＢＰＳＣＤＡＣ）タップ０−６ １３４１が、個々の電源電圧レベルＶＤＤＨ０−３を有する（複数の）遅延素子１３３５を介して連続的に遅延されたデジタルデータ信号ＤＩＮを受け、故に、（１つの）有限インパルス応答フィルタ伝達関数を共通して実装する別の例を例示する。各ＢＰＳＣＤＡＣ１３４１は、例えば、以下でより詳細に説明されるように、サーモエンコーダ１３４４を含み得る。ＢＰＳＣＤＡＣ１３４１の出力は、ＯＵＴにおいて合成出力電圧を生成するために、出力インダクタ１３４２と、接地に結合された端子及び第２の端子を有する継続的な内部素子との間に結合された外部セグメントを備える磁気結合された素子１３４３に、能動分散変圧器構成において示されるように配置された出力インダクタ１３４２を介して結合される。
【００４０】
[0067]図１３Ｅは、別の例となる電力合成器を例示する。この例となる配置では、単位素子スイッチングキャパシタごとに給電線を有するＳＣＰＡ対１３６０及び１３６１は、内部ループ１３６２をドライブする。（複数の）給電線は、（複数の）給電線と（複数の）内部ループとの間のコンダクタのセグメントと一緒に、各ＳＣＰＡインダクタを共通して実装する。（複数の）ループ１３６２は、接地に結合された一端と、ＯＵＴに結合された第２の端子とを有する（１つの）外部ループに磁気的に結合される。この例では、第１及び第２の外部ループは、ＯＵＴにおいて合成出力電圧を生成するために、コイル１３６５及び１３６６を介してＯＵＴに結合される。
【００４１】
スイッチドキャパシタ送信機におけるデカルト変調
[0068]本開示の幾つかの実施形態の別の態様は、電源端子と基準電圧端子との間でスイッチ可能に結合され、且つ、サーモメータエンコーダによってドライブされる複数のキャパシタを備えるスイッチドキャパシタ送信機回路を備える送信機を含み得る。サーモメータエンコーダ回路は、例えば、デジタルＴＸデカルト変調器からデカルト変調信号を受け、例えば、正のサーモ符号化信号と負のサーモ符号化信号とを生成し得る。デカルト変調信号は、１つのデジタルデータ信号へとデジタルに合成される同相（Ｉ）及び直交（Ｑ）成分、又は、例えば、電力増幅器において合成される別個の同相（Ｉ）及び直交（Ｑ）成分を含み得る。従って、一実施形態では、サーモメータエンコーダは、Ｉ及びＱ成分の両方を含むデジタルデータ信号としてデカルト変調信号を受け得る。別の実施形態では、サーモメータエンコーダは、例えば、同相（Ｏ）信号及び直交位相（Ｑ）信号を受け、正のサーモ符号化Ｉ信号、負のサーモ符号化Ｉ信号、正のサーモ符号化Ｑ信号、及び負のサーモ符号化Ｑ信号を生成し得る。本開示の特徴及び利点は、複数のキャパシタのうちの特定のキャパシタを制御するために結合された正のサーモ符号化信号のビット線と、正の符号化信号のビット線に対して反転ビット順にある、複数のキャパシタのうちの特定のキャパシタを制御するために結合された負のサーモ符号化信号のビット線とを含み得る。ビット順序反転は、例えば、デジタルデカルトアップコンバージョンに対して又はＩ及びＱ電力合成に対して使用され得る。以下で説明される別の実施形態では、デカルト変調信号は、サーモ符号化に先立ち、疑似差動符号化される。
【００４２】
[0069]例えば、図１４Ａは、ある実施形態に係る、サーモメータ符号化を有するスイッチドキャパシタ送信機を示す。この例では、デカルト変調デジタルデータ信号が、サーモメータエンコーダ（「サーモエンコーダ」）１４０１によって受けられる。サーモエンコーダの出力は、線１４９０上の正のサーモ符号化信号（例えば、ｄｐ＜Ｎ＞）と、線１４９１上の負のサーモ符号化信号（例えば、ｄｍ＜Ｎ＞）である。負のサーモ符号化信号は、１４２０においてビット順序反転され、これは、線１４９２上にビット順序反転された信号（例えば、ｄｍＢＯＲ＜Ｎ＞）を生成し得る。線１４９０上の正のサーモ符号化信号及び線１４９２上のビット順序反転された負のサーモ符号化信号は、ＳＣＰＡ１４０９内の特定のキャパシタ１４１１ａ−ｎを制御するためにスイッチ制御回路１４０３に適用され得る。３ビット対８レベルの信号についての例となるサーモメータエンコーダが、表４Ａ（正の出力）及び表４Ｂ（負の出力）において以下に示される。反転された出力間の相対的なビット順序反転を有する例となるサーモメータエンコーダが以下に表５Ｂにおいて例示される。
【００４３】
[0070]図１４Ａは、ＳＣＰＡの例を更に例示する。正のサーモ符号化信号１４９０ｄｐ＜１：Ｎ＞のビット線は、Ｎ個の正のサーモ符号化ビットを備え得、負のサーモ符号化信号１４９１ｄｍ＜１：Ｎ＞のビット線は、Ｎ個の正のサーモ符号化ビットの反転であるＮビットを備え得る。この例では、ビットは、以下のように分散される。正のサーモ符号化信号（例えば、ｄｐ＜１＞又はｄｐ＜Ｎ＞）の第ｎのビットは、複数のキャパシタのうちの第ｎのキャパシタ（例えば、Ｃｓｐ＜Ｎ＞）を制御するために結合され、ここで、ｎは、Ｎ以下である。追加的に、負のサーモ符号化ビットは、負のサーモ符号化信号ｄｍ＜ｎ＞の第ｎのビットが、複数のキャパシタのうちの第Ｎ−（ｎ−１）のキャパシタを制御する（例えば、ｄｍ＜１＞がＣｓｐ＜Ｎ＞を制御し、ｄｍ＜ｍ＞がＣｓｐ＜１＞を制御する）よう結合されるようにビット順序反転される。
【００４４】
[0071]この例では、サーモエンコーダ１４０１の出力は、複数のキャパシタＣｓｐ＜１：Ｎ＞に結合されたスイッチｓＨ及びｓＬを制御するために、Ｎ個のスイッチング論理回路１４０１ａ−Ｎに結合される。スイッチング論理回路１４１０ａ−Ｎは、例えば、正のサーモ符号化信号の特定のビット線と、反転ビット順序である負のサーモ符号化信号ｄｍＢＯＲ＜ｎ＞の特定のビット線とを受け得る。この例では、各キャパシタＣｓｐは、第１の端子及び第２の端子を備え、ここで、第１の端子は、第１のスイッチｓＨを介して電源端子Ｖｄｄに結合され、第１の端子は、第２のスイッチｓＬを介して基準電圧端子、ここでは接地、に結合される。第１のスイッチ及び第２のスイッチは、特定のスイッチング論理回路によって制御される。例えば、スイッチング論理回路１４１０ａは、キャパシタＣｓｐ＜１＞に結合されたスイッチｓＨ及びｓＬを制御する。複数のキャパシタにおける各キャパシタの第２の端子は、ノード１４９９に結合される。この例では、ノード１４９９は、インダクタ１４５０を介してＳＣＰＡ出力「ｏｕｔ」に結合される。
【００４５】
[0072]本開示の実施形態は、送信されている信号の変調を更に含み得る。例えば、各スイッチング論理回路１４１０ａ−Ｎは、正のサーモ符号化信号ｄｐを、正のサーモ符号化信号の周波数の少なくとも２倍の周波数を有するクロック信号ＣＬＫと合成する。従って、デジタルデータ信号は、クロック信号によって変調（又は、アップコンバート）される。同様に、各スイッチング論理回路は、ビット順序反転（ＢＯＲ）された負のサーモ符号化信号ｄｍＢＯＲを、ＢＯＲされた負のサーモ符号化信号の周波数の少なくとも２倍の周波数を有するクロック信号の逆数と合成し得る。以下でより詳細に説明されるように、変調（又は、「チョップ」）された信号は、特定のキャパシタについてのスイッチを制御するために合成され得る（例えば、以下の図１９Ａ−Ｂ及び２３参照）。
【００４６】
[0073]以下でより詳細に説明される幾つかの実施形態では、回路は、例えば、別個の同相（Ｉ）信号と直交（Ｑ）信号とを備えるデカルト変調されたデジタルデータ信号を受けるための入力と、例えば、ＳＣＰＡ内のサーモメータエンコーダ回路に結合された出力とを有するデルタ／シグマ変調器を含み得、ここで、サーモメータエンコーダ回路は、デルタ／シグマ変調された形式で同相（Ｉ）信号及び直交（Ｑ）信号を受ける。特定の実施形態の追加の詳細、態様、及び利点は、以下の例となる実装形態の詳細によって例示される。
【００４７】
[0074]図１４Ｂは、別の実施形態に係る、例となるスイッチドキャパシタ送信機を例示する。この例では、デカルト変調されたデジタルデータ信号は、例えば、サーモメータ符号化に先立ち、疑似差動エンコーダ１４４０を用いて符号化され得る。従って、例となる実施形態は、疑似差動エンコーダ１４４０を更に備え得る。この例では、疑似差動エンコーダ１４４０は、デジタルデータ信号（例えば、ｘ＜１：Ｂ＞）を受け、正の疑似差動（ＰＤ）符号化出力信号（例えば、ｘｐ＜１：（Ｂ−１）＞）及び負の疑似差動（ＰＤ）符号化出力信号（例えば、ｘｍ＜１：（Ｂ−１）＞）を生成する。この例では、疑似差動符号化が、ビット長を１だけ低減することに留意されたい。正のＰＤ符号化信号ｘｐは、第１のサーモメータエンコーダ回路１４４３によって受けられ、これは、正のサーモ符号化出力信号（例えば、ｄｐ＜１：Ｎ＞）を生成する。同様に、負のＰＤ符号化信号ｘｍは、第２のサーモメータエンコーダ回路１４４２によって受けられ、これは、負のサーモ符号化出力信号（例えば、ｄｍ＜１：Ｎ＞）を生成する。正及び負のサーモ符号化出力信号ｄｐ＜１：Ｎ＞及びｄｍ＜１：Ｎ＞は、ＳＣＰＡ１４０９について上述されたのと実質的に同じように機能し得るＳＣＰＡ１４４９内のスイッチングキャパシタ１４４１ａ−ｎを制御するために、スイッチ制御回路の入力に結合され得る。
【００４８】
[0075]図１４Ｂは、ドライブ信号を受けるＳＣＰＡの別の例を更に例示する。この例では、ビット線ｄｐ＜１：Ｎ＞及びｄｍ＜１：Ｎ＞は、図１４Ａで説明されたように、同様のスイッチング論理ブロック１４１０、スイッチ１４１３、及び特定のキャパシタをドライブする。しかしながら、疑似差動エンコーダ１４４０を含むこの例では、ビット順序は、反転されることもされないこともあり得る。従って、疑似差動符号化の後にサーモ符号化が続くことは、ビット順序反転がなくても有利な結果を提供し得、幾つかの実施形態では、疑似差動符号化の後にサーモ符号化が続くことは、オプション的に、幾つかのアプリケーションにおいて改善された性能のためにビット順序反転を含み得る。
【００４９】
例となるスイッチドキャパシタデカルト電力増幅器
[0076]本開示の別の態様の特徴及び利点は、スイッチドキャパシタＰＡ（ＳＣＰＡ）デカルト変調器デジタル／アナログ変換器（ＤＡＣ）を含むデジタル送信機スイッチドキャパシタデカルト電力増幅器（ＳＣＣＰＡ）を含み、これは、最大の全体効率ηを達成し得る。本明細書で開示される特定の例は、キャリア周波数Ｆｃ＝２Ｆｓ＝６ＧＨｚ及びアナログ直交合成を有するマルチタップダイレクトＩ＆Ｑ変調ＳＣＰＡ（通称、ダイレクトＩＱ）へとＦｓ＝３ＧＨｚ直交データのＲＦサンプルデータレートを使用する。しかしながら、例となる実装形態が、以下で説明される技法の利点の単なる例であることは理解されるべきである。
【００５０】
[0077]特定の実施形態は、以下の特徴及び利点を有し得る：（１）タップ数を増加することは、ＳＣＰＡに一意な〜（ΣＶＤＤ）２／Σ（Ｖ２ＤＤ）電力利得により効率向上を達成する。（２）直交合成から効率に対する内在インパクトは存在していない（理想的な受動合成器効率を想定して）。（３）オリジナルの極性ＳＣＰＡに対するＳＣＣＰＡの効率に対する主なインパクトは、デカルト波形の中間コード平均によるスイッチング損失からのものである。しかしながら、これは、疑似差動又はビット順序反転されたサーモメータ符号化（ＢＯＲ）により大部分が緩和されることができる。
【００５１】
[0078]表１に要約されているピーク及び−６ｄＢバックオフにおける正弦波（例えば、静的振幅）についての平均動的ＳＣＰＡ効率は、従来の差動符号化に対するマルチタップ合成及び疑似差動／ＢＯＲの大幅な改善を示す。
【００５２】
【表１】
0006334008.tif 000006
【００５３】
[0079]ビット順序反転されたサーモメータ符号化（ＢＯＲ）を使用して、極性ＳＣＰＡ（位相対振幅追跡誤差）又は疑似差動（コード依存型共通モードによるノイズ及びキャリアフィードスルー）の欠点なしに、極性ＳＣＰＡ性能に近づくことができる。理想的な動的正弦波ＳＣＣＰＡ効率はアーキテクチャ比較に上限を設けるが、全体効率のために、受動合成器、スイッチング論理、ドライバ、及びスイッチ、等による追加の損失を組み込み、最終的に実現可能なＳＣＣＰＡ効率を決定しなければならない。例となる６ＧＨｚの８タップ（Ｉ＆Ｑの各々に４タップ）合成器設計受動効率ηcomb＝0.４７及びスイッチング損失係数βswitch＝０．８５の場合、ピーク及びピーク−６ｄＢの動的正弦波効率は、それぞれ４２．３％及び３０％である。現在、受動合成器は、全体効率に対して重大なインパクトを有する。最後に、１つの例となる実装形態では、Ｔｘ放射要件を満たしつつ、可能な限り深い飽和状態へとドライブされると、これらの損失を含む２０ＭＨｚ｛１００ＲＢ ＱＰＳＫ，ＱＡＭ−１６，ＱＡＭ−６４｝変調波形の全体効率は、１ボルトのＤＣ電源からの｛１７．０ｄＢｍ，１７．９ｄＢｍ，１７．０ｄＢｍ｝の平均電力を達成しつつ、それぞれ｛３３．５％，３５．６％，３３．３％｝である。
【００５４】
[0080]マルチタップ電圧合成を使用した静的ＳＣＰＡ効率向上
[0081]このセクションでは、従来の極性変調ＳＣＰＡの動作を要約することから開始し、それを、効率を向上するマルチタップ合成器バージョンへと拡大する。
【００５５】
[0082]ＳＣＰＡは、例えば、上の図３に示されたように、ＶｄｄとＶｇｎｄとの間でＮ個のキャパシタのサブセットをスイッチすることで振幅成分が生成される極性変調波形を使用し得る。エンコーダ３５１からの振幅コードが変化すると、キャパシタの異なるサブセットがスイッチされる。ピーク振幅において、Ｎ個全てのキャパシタがスイッチされ、ＰＡは、理論上１００％の効率でクラスＤにおいて動作している。しかしながら、より低い振幅では、分流キャパシタを充電するときに電力が失われる。
【００５６】
[0083]出力（スイッチングキャップのトッププレート）に接続されたＳＣＰＡ負荷は、スイッチング周波数の高調波において比較的高いインピーダンスを提示すると想定される。従って、負荷への電流は、瞬間的には変化せず、そのノードにおける電圧は、キャパシタ間の電荷平衡によって決定される。
【００５７】
[0084]極性変調波形のケースでは、キャパシタが、充電され、次にコード間で放電され、これにより、所与の振幅コードη、合計のスイッチングキャパシタンスＣ、及びスイッチングキャパシタンスのＮ個の単位について、スイッチドキャパシタ出力電圧ＶＣｐ（ｎ）、ＳＣＰＡ出力電圧Ｖｏｕｔ（ｎ）、ＳＣＰＡ出力電力Ｐｏｕｔ（ｎ）、動的スイッチング電力ＰＳＣ（ｎ）、及び効率（理想の）ηｉｄｅａｌ（ｎ）を算出するために、テブナン等価回路モデルの使用が可能となる。
【００５８】
[0085]コードｎが静的である場合、出力は、スイッチング周波数と同じであるキャリア周波数ｆｃにおいてフーリエ級数振幅成分２／πを有する固定振幅矩形波である。これらの式は次の通りである：
【００５９】
【数５】
0006334008.tif 000007
【００６０】
【数６】
0006334008.tif 000008
【００６１】
【数７】
0006334008.tif 000009
【００６２】
【数８】
0006334008.tif 000010
【００６３】
【数９】
0006334008.tif 000011
【００６４】
【数１０】
0006334008.tif 000012
【００６５】
[0086]ここで、理想的な電圧合成を有するマルチタップＳＣＰＡを考慮する。コードｎ及びタップ数Ｎ＿ｔａｐに対するＳＣＰＡ出力電力Ｐ＿ｏｕｔ（ｎ）及びスイッチング電力損失Ｐ＿ｓｃ（ｎ）は以下の通りである：
【００６６】
【数１１】
0006334008.tif 000013
【００６７】
【数１２】
0006334008.tif 000014
【００６８】
[0087]これらを使用して、理想的な静的効率（ｎに対する）は以下となることが分かる：
【００６９】
【数１３】
0006334008.tif 000015
【００７０】
[0088]これは、所与のｆｃ、Ｃ、及びＲＬについて、理想的な静的効率のスイッチング損失成分が、図６Ｂに示されたような、且つ、同じピーク出力電圧に正規化される全てのＶＤＤ及び理想的なクラスＢと比較して、より低いピーク振幅コード値ｎにおいて理想的な静的効率における対応する大幅な向上を伴って、タップ数を増やすことで低減されることを示す。
【００７１】
[0089]極性対デカルト変調波形
[0090]式（５）から、分流キャパシタスイッチング損失Ｐｓｃ（ｎ）は、ｎ＝Ｎ／２におけるピークにおいて、コードｎに対して放射状であることが分かる。極性変調波形が典型的に正の振幅成分（０，Ｖｐｅａｋ）を有するのに対して、デカルト変調波形は、振幅だけでなく位相も伝達する各Ｉ及びＱチャネルに対してコードを有さなければならないため、これは重要である。従って、デカルト波形コード化は、（例えば、最大スイッチング損失の値において）平均がＮ／２となる、ｎ∈｛０，１，．．．，Ｎ｝内のピーク−ピーク符号付き波形（−Ｖｐｅａｋ，＋Ｖｐｅａｋ）を含む。
【００７２】
[0091]これらは、以下の図１５Ａ−Ｄの波形で視覚化されることができる。図１５Ａは、極性ベースバンド振幅（０，＋Ｖｐｅａｋ）波形及びＲＦ出力（振幅のみであり、位相は示されない）を示す。図１５Ｂは、デカルト変調（１チャネルだけが示され、Ｉ又はＱの何れかであり得る）についてのベースバンド（−Ｖ＿ｐｅａｋ，＋Ｖ＿ｐｅａｋ）波形を示す。図１５Ｃは、（−Ｖ＿ｐｅａｋ，＋Ｖ＿ｐｅａｋ）ベースバンド波形の疑似差動実装形態を示す。図１５Ｄは、デカルト変調（−Ｖ＿ｐｅａｋ，＋Ｖ＿ｐｅａｋ）波形のための差動ＲＦ出力を示す。
【００７３】
[0092]図１５Ａ−Ｄの波形は、幾つかの有益なインサイトを提供することができる。例えば、ｎ＝Ｎにおいてピーク効率の近くにより多くのコードを有するために、図１５Ｂに示される、デカルト変調のための（−Ｖｐｅａｋ，＋Ｖｐｅａｋ）符号化波形が高度に圧縮される（例えば、飽和状態へと深く押し込まれる）場合であっても、これは、依然として、Ｎ／２においてバイアスオフセットの周りを回るだろう。故に、効率改善は、バイアス損失に埋もれる可能性があり、クラスＡのバイアスに類似した波形効率を本質的に表し得る。
【００７４】
[0093]他方で、図１５Ａに示される極性変調のための（０，Ｖｐｅａｋ）振幅波形は、このバイアスを有さない。従って、特定の実施形態は、疑似差動符号化から利益を享受し得る。疑似差動は、信号の正側及び負側が、完全差動方式では振れない差動信号である。デカルトベースバンド変調波形の疑似差動バージョンが図１５Ｃに示され、これは、Ｎ／２バイアスを除去することの影響を示すが、これは、（−Ｖｐｅａｋ，＋Ｖｐｅａｋ）バージョンと同一である差動出力を生成する。しかしながら、疑似差動符号化は、差動合成における不均衡の量に依存して、問題（Ｒｘ帯域ノイズ及び／又はキャリアフィードスルー）を引き起こし得る（変調）コード依存型の共通モード信号成分をもたらす。
【００７５】
[0094]図１５Ｄに示されるキャリア変調された差動ＲＦ出力デカルト変調波形は、例えば、ベースバンドの（少なくとも）２倍の周波数の（＋１，−１）矩形波でベースバンド波形をチョップ（即ち、変調）することで取得され得る。これは、バイナリ符号化波形のＭＳＢであり得る、ベースバンド波形の符号（Ｎ／２と相対的なそのレベル）が、キャリアの位相を反転することを効率的に示す。これは、例えば、波形が非ゼロ復帰（ＮＲＺ）であり、真の差動又は疑似差動波形で実装されるときにパルス幅誤差に対して敏感であり得ることを意味する。
【００７６】
[0095]デカルト変調波形のための動的電荷ベースＳＣＰＡ回路分析
[0096]式（６）及び（９）の理想的な静的効率モデルは、全てのサイクルでゼロに復帰する極性変調振幅波形、故にロー状態にスイッチされた全てのキャパシタを保つ。しかしながら、前のセクションで示されたように、これは、振幅と位相の両方を伝達するデカルト変調波形にとって一般的なケースではない。様々な波形コード化を比較することが可能となるように、キャパシタのうちの幾つかがローからハイにスイッチし、一方で、幾つかがハイからローにスイッチする回路状態遷移と、幾つかのキャパシタがその遷移中ロー又はハイ状態のままであること、を考慮することが必要である。例えば、バイナリ及び従来のサーモメータ符号化では、大半の遷移は、キャパシタのうちの幾つかがローからハイにスイッチし、残りがハイからローにスイッチする相補的なスイッチングを伴う。従って、このセクションでは、電荷ベース動的電源電流のために４端子２状態ＳＣＰＡ回路モデルを示す図１６に示される４端子２状態スイッチドキャパシタ回路図に基づいてＳＣＰＡ動的電源電流のための電荷ベースモデルを展開する。
【００７７】
[0097]このモデルでは、ＣＬＨは、合計のスイッチングキャパシタンスを表し、そのボトムプレートは、状態ｓ１における低電源ＶＬから状態ｓ２における高電源ＶＨにスイッチする。同様に、ＣＨＬは、状態ｓ１から状態ｓ２への遷移中、ハイからローにスイッチする合計のキャパシタンスを表す。ＣＬＬは、合計の分流キャパシタンスを表し、そのボトムプレートは、前のコード状態遷移中に低電源に既にスイッチしており、そのままであり、ＣＨＨは、高電源に前にスイッチしており、そのままである合計の分流キャパシタンスを同様に表す。
【００７８】
[0098]ＣＬＨキャパシタがローからハイにスイッチすると、ＣＬＨのボトムプレートを介して分流キャパシタを充電するために、高電源から電流が要求されるだろう。しかしながら、キャパシタのトッププレート上の電圧ＶＣＰが増えると（例えば、ＣＨＨ＞ＣＨＬのとき）、電荷は、ＣＨＨのボトムプレートから押し出され得る。故に、遷移中にＣＬＨを通る電荷の一部は、電源から来るものではなく、むしろ、ＣＨＨのボトムプレートから共有される。従来の極性変調ＳＣＰＡでは、全てのキャパシタが全てのサイクルで接地にスイッチするため、これは一度も発生していない。同様に、高電源から低電源にスイッチすると、ＶＣＰ｛Ｓ２｝はＶＣＰ｛Ｓ１｝よりも低くなり、ΔＱＨＨは負となり、これは、ハイからローへの遷移の間、電荷が電源から引き込まれることとなることを意味する。
【００７９】
[0099]以下では、コード遷移の両方の状態について、電荷平衡において電圧からキャパシタの各々上の電荷を算出し、動的電源電流消費を得るために、電源に接続されたキャパシタに対する変化を計算する。
【００８０】
[00100]ＶＬ＝０に設定すると、電荷平衡は以下を必要とする：
【００８１】
【数１４】
0006334008.tif 000016
【００８２】
【数１５】
0006334008.tif 000017
【００８３】
【数１６】
0006334008.tif 000018
【００８４】
【数１７】
0006334008.tif 000019
【００８５】
【数１８】
0006334008.tif 000020
【００８６】
【数１９】
0006334008.tif 000021
【００８７】
【数２０】
0006334008.tif 000022
【００８８】
【数２１】
0006334008.tif 000023
【００８９】
【数２２】
0006334008.tif 000024
【００９０】
【数２３】
0006334008.tif 000025
【００９１】
[00101]式（１２）−（１５）を（１０）に当てはめ、ＶＣＰ｛Ｓ１｝の値を求めると、以下をもたらす：
【００９２】
【数２４】
0006334008.tif 000026
【００９３】
[00102]同様に、状態ｓ２への遷移の後、式（１６）−式（１９）を（１１）へと使用すると、以下となる：
【００９４】
【数２５】
0006334008.tif 000027
【００９５】
[00103]チェックとして、極性変調を有する従来のＳＣＰＡの場合、キャパシタは全てが常に全てのサイクルでローにスイッチされること、そのため、ＣＨＨ＝ＣＨＬ＝０であること、に留意されたい。
【００９６】
【数２６】
0006334008.tif 000028
【００９７】
[00104]ここで、電源からの、接続している（よって、充電している）キャパシタＣＬＨ及びＣＨＨ上での電荷の変化について、以下となる：
【００９８】
【数２７】
0006334008.tif 000029
【００９９】
【数２８】
0006334008.tif 000030
【０１００】
[00105]そして、電源からのネット電荷は、任意の状態ｓ１から状態ｓ２にスイッチするとき、ΔＱＬＨ＋ΔＱＨＨである。
【０１０１】
[00106]ここで、式（２２）から、それぞれハイからローにスイッチする及びローのままであるこれらのキャパシタＣＨＬ及びＣＬＬを低減するハイポジションに留まるキャパシタＣＨＨをより多く有することは、ローからハイにスイッチするキャパシタＣＬＨのための動的電源電流を低減することが分かる。
【０１０２】
[00107]極性変調のケースでは、コードは、１サイクルおきにゼロになり、従って、全てのキャパシタはゼロに復帰し、その間、何れもがハイに接続していない。このように、式（２２）の２ＣＨＬ項は、ＣＬＨ＝０によって常に無効にされる。多くのコード遷移について全てのキャパシタがゼロに復帰する疑似差動デカルト変調波形のための大半のコード遷移についても当てはまる。
【０１０３】
[00108]しかしながら、従来の差動デカルト変調（これは、クロック及びベースバンドデータのシンプルなＸＮＯＲが実装され得る）では、キャリアクロックを用いたベースバンドシンボルのチョップ中、ＣＨＬキャパシタの数は、シンプルに、式（２２）における２ＣＨＬ項のインパクトを高めるＣＬＨの補数であり、故に、電源から過剰電荷を引き込み、極性変調及び疑似差動デカルト変調ケースに対して効率を劣化する。
【０１０４】
[00109]次に、式（２３）は、ネット数のキャパシタがハイからローになるときに電源から電荷をプルすることに対する、ネット数のキャパシタがローからハイになるときに（ローからハイにスイッチするそれらのキャパシタと共有されるように）電荷を電源にプッシュし戻すＣＨＨキャパシタの影響を示す。
【０１０５】
[00110]マルチタップダイレクトＩＱ ＳＣＣＰＡアーキテクチャ
[00111]特定の実施形態は、ダイレクトＩＱ ＳＣＣＰＡアーキテクチャを含み得る。スイッチング論理を含むマルチタップダイレクトＩＱ ＳＣＣＰＡを有するトップレベルのデジタルＲＦ信号経路ブロック図の１つの例となる実装形態が図１６−１９に示される。４端子２状態スイッチドキャパシタ回路図に基づくＳＣＰＡ動的電源電流のための電荷ベースモデルが、図１６に示される。図１７は、ダイレクトＩＱ ＳＣＣＰＡを有する例となるデジタルＲＦ Ｔｘ経路を示す。図１８は、直列変圧器電圧合成器を有する例となるマルチタップダイレクトＩＱ ＳＣＣＰＡを示す。図１９Ａは、一実施形態に係る、例となるＳＣＰＡスイッチ論理及びドライバを示す。この構成では、より低い周波数ｄｐ及びｄｍの入力は、より高い電力を消費するスイッチドライバ段に先立ちより高い周波数ｃｌｋを効率的にゲートオフにし、故に、ビット順序反転又は疑似差動のような効率的な符号化が、効率を改善することに対して最大の影響を有することを可能にする。図１９Ｂは、別の実施形態に係る、例となるＳＣＰＡ論理及びドライバを示す。この構成は、例えば、前の実施形態の幾つかの直列論理ゲート実装形態に必要とされるような全振幅静的論理演算の最大値を超えるより高いキャリア周波数に対して有益であり得る。この構成では、ｃｌｋとｃｌｋｐ，ｃｌｋｍ信号との間のインバータ１９０１及びバッファ１９０２は、静的論理回路であるが、代わりに、共鳴負荷をドライブするシングルエンドから差動への正弦波増幅器を表す。出力スイッチングキャパシタｃｓｐ及びｃｓｍとこれらの差動クロックｃｌｋｐ及びｃｌｋｍとの間には、単一のＰＭＯＳ及びＮＭＯＳトランジスタのみが存在し、その寄生キャパシタンスは、電力効率を最大化するためにインバータ−バッファの共鳴負荷に含まれることができる。図１９Ｂに示されるように、キャパシタＣｓｐ及びＣｓｍは、ｄｐ、ｄｍ、及びｃｌｋの制御下で、ＰＭＯＳスイッチングトランジスタ１９１０−１９１６及びＮＭＯＳスイッチングトランジスタ１９２０−１９２７の動作によって、ＶＤＤと接地との間に結合される。
【０１０６】
[00112]本開示の実施形態は、３つのタイプのＢ／Ｎ符号化を含み得る。第１は、反転出力を有するシンプルなバイナリ加重及び／又はサーモメータ符号化を備える。このケースでは、スイッチング論理は、シンプルなＸＮＯＲ演算に縮小される（reduce to）。第２の符号化実装形態では、入力データは、バイナリ又はサーモメータ符号化の前に、最初に疑似差動に変換される。最後に、実施形態は、サーモメータエンコーダ反転出力間に相対的なビット順序反転（ＢＯＲ）が存在する別の符号化を使用し得、これは、全体的な動的スイッチドキャパシタ効率の大幅な改善につながる。
【０１０７】
[00113]ダイレクトＩ＆Ｑ変調器トップレベル記述
[00114]図１７の例となるダイレクトＩＱ ＳＣＣＰＡは、ｆｃ／Ｌに等しいレートで来る直交ＴｘＢＢベースバンドデータを有し、ここで、ｆｃは、ＳＣＣＰＡのクロック周波数及びキャリア周波数の両方である。この例では、ＴｘＢＢデータは、ｆｃ／Ｌサンプルレートへと既にアップサンプリング及びＣＩＣ補間フィルタリングされている。
【０１０８】
[00115]ＴｘＢＢ Ｉ及びＱデータは、｛ビット幅，量子化レベルの数｝を｛Ｎ＝１６，２１６｝から｛Ｂ＝５，２５｝に低減するために、バンドパスデルタ／シグマ変調器ΔΣＭを用いて処理される。ΔΣＭは、オプションであり得るが、その低減された出力ビット幅は、従来のＸＮＯＲ変調器を有するバイナリ符号化又は従来のサーモメータ符号化と比較して、スイッチングキャパシタ損失を（例えば、約５０％だけ）低減することでＳＳＣＰＡ効率を改善することができるビット順序反転サーモメータ符号化の一例をサポートする。更に、結果として得られるより少ない数の単位素子は、動的較正をより実用的なものとし、これは、ＮＲＺ歪みを低減するために必要とされ得る。ΔΣＭは、ＲＦ共存シナリオのための同時に動作するＲｘ帯域にノイズ伝達関数（ＮＴＦ）ゼロを組み込み得る。バンドパスＩＱ ＳＣＰＡ内で、ベースバンドデータは、ダイレクトキャリア変調中に、Ｌによって更にアップサンプリングされ得る。代替的に、ベースバンドデータは、ダイレクトキャリア変調中にキャリア周波数に更にアップコンバートされ得る。以下で示されるように、アップサンプリング又はアップコンバージョンの何れかは、同じ有効伝達関数に帰着することができる。最後に、Ｉ及びＱチャネルに対する複数のＳＣＰＡは、例えば、上述したように、分散変圧器電圧合成器において合計され得る。
【０１０９】
[00116]理想的な直交合成を含むダイレクトＩ＆Ｑ変調器ＳＣＰＡ効率
[00117]２つのＩ及びＱ ＳＣＰＡ出力が、直交位相関係性を有するため、それらは、電圧というよりもむしろ電力が合計される。従って、効率に損失があると想定することは妥当である。しかしながら、以下に示されるように、これは、デカルトＳＣＰＡのケースには当てはまらない。
【０１１０】
[00118]第１に、単一チャネルＳＣＰＡの理想的なη＿ＳＣＰＡを考慮する。
【０１１１】
【数２９】
0006334008.tif 000031
【０１１２】
[00119]ここで、＜・＞演算子は、時間平均を表す。ここで、各Ｉ及びＱチャネルについて、それらの平均出力電力及びスイッチング電力は、例えば、次の通り、単一ＳＣＰＡの場合、同じであると想定する。
【０１１３】
【数３０】
0006334008.tif 000032
【０１１４】
[00120]次に、直交位相を有する２つのチャネルのケースについて、次の通りである。
【０１１５】
【数３１】
0006334008.tif 000033
【０１１６】
[00121]ダイレクトＩ＆Ｑ変調器の伝達関数
[00122]このセクションでは、例となるダイレクトＩ＆Ｑ変調器の伝達関数を展開し、それにより、理想的なＳＣＣＰＡ効率モデルが導出されることができる。Ｔｘキャリア周波数がベースバンドデータサンプルレートの整数の倍数であるパルスコードシーケンスを使用してＴｘ信号を生成することの基本に目を向ける。これは、以下に続くセクションにおいて特定のバイナリ及びサーモメータ符号化を使用した幾つかの例となるＳＣＰＡ Ｔｘ実装形態の展開を説明するための一般基準としての機能を果たす。デカルトＳＣＰＡ（ＳＣＣＰＡ）の文脈において、実装形態は、Ｉ＆Ｑ直交チャネルのうちの何れか１つについてのものである。
【０１１７】
[00123]Ｌによるアップサンプリング中に生成されるイメージを減衰させるためにＦＩＲベースの線形モデルを統合することから始める。次に、これが、キャリア周波数においてチョップされたシンプルな変調器に機能的と同一であることを示し、これは、従来の実装形態である。変調は、ＦＣ／Ｌの倍数でイメージを生成する。しかしながら、これらのイメージは、変調器内の内在ＦＩＲ演算によってノッチされ、これは、Ｌ＝２を有する以下の例を使用して説明される。
【０１１８】
[00124]差し当たり、ベースバンドデータｘ[n]はマルチビットＤＡＣの単一ビットであり、そのサンプルレートは、キャリア周波数の半分Ｆｂｂ＝ＦＣ／２であると想定する。適切な信号エネルギ処理のために、データは両極性であると想定される。両極性信号は、ゼロの周りを均等に回る信号であり、例えば、ｘｂｂ∈｛１，−１｝である。対象的に、単項の信号（unary signal）は、ゼロからピーク値に振れる信号であり、例えば、ｘｎ∈｛１，０｝である。変調プロセスは、データを２Ｆｃに効率的にアップサンプリングし、これは、Ｆｃ／２→２Ｆｃ拡張器によって表される：
【０１１９】
【数３２】
0006334008.tif 000034
【０１２０】
[00125]これは、この例では、４だけデータをオーバーサンプリングする。これは、望ましくないサンプリングイメージをＦｃ／２の倍数で生成する。従って、出力に先立ち、係数｛＋１，−１，＋１，−１｝／４を有するＦＩＲフィルタを用いて信号を処理することが望まれる。
【０１２１】
【数３３】
0006334008.tif 000035
【０１２２】
[00126]ＦＩＲの長さ及びイメージの数は、オーバーサンプリング比に等しい。
【０１２３】
[00127]ゼロ次ホールド（ＺＯＨ）を有する、離散時間から連続時間への変換器は、図２０に示される信号経路を完結し、これは、信号処理を表すＦＩＲを、その対応するＦＩＲ振幅応答とともに有するインパルスドメインのアップコンバータ信号経路を示す。
【０１２４】
[00128]しかしながら、実際には、ＦＩＲが交流係数（alternating coefficients）を有し、その長さが拡張比Ｌに等しいため、拡張器及びＦＩＲブロックを使用する必要はなく、代わりに、シンプルなＸＮＯＲ変調器を使用して、同一の波形を実装する。従って、それは、時間ドメインＴｘ経路を示す図２１に示される、等価的な時間ドメインＴｘアップコンバータ経路を有し、ここでは、両極性データは、最初に、時間ドメインに変換され、次に、キャリア周波数において両極性クロックを用いて処理される（例えば、チョップされる）。
【０１２５】
[00129]幾つかのデジタル論理ハードウェア実装形態の場合、単極性データ、例えば、ｘｂｂ，ｃｌｋ∈｛１，０｝、を使用する必要がある。図２２は、ＳＣＰＡ Ｔｘ経路及び波形の単極性実装形態を示す。単極性実装形態では、正及び負の振幅演算が別々に実行され、合計される。データが単極性であり、（算術を行うのとは対照的に）信号エネルギのデジタル表現を処理しているため、代数的乗算及び合計は、それぞれＡＮＤゲート及びＯＲゲートと置き換えられ得る。明らかに、全体的な演算は、シンプルに、ＸＮＯＲであり、従来のダイレクトキャリア変調の代表である。しかしながら、この方法で信号経路を例示することは有益である。というのも、以下の例で例示されるように、幾つかの実施形態では、単に相補的であるというだけではなくｘｐ及びｘｍのために独立した入力を有することが望ましいため、演算はもはやシンプルなＸＮＯＲではなくなるが、ブール演算は依然として両極性表現と同一の全体処理を実装し、しかしながら、ＸＮＯＲ実装形態よりも、スイッチングキャパシタ電力損失を最大で約５０％の低減を可能にすることができるためである。
【０１２６】
[00130]全体の伝達関数は、有効サンプルレート２ｆＦｃで除算されたキャリア周波数ＦＣであるキャリアサンプル角振動数θｃにおいて両方とも値が求められるＦＩＲ（変調器）及びＺＯＨ応答を含む。
【０１２７】
【数３４】
0006334008.tif 000036
【０１２８】
[00131]（単一のＩ又はＱチャネルについての）４タップＦＩＲ応答は次の通りである：
【０１２９】
【数３５】
0006334008.tif 000037
【０１３０】
[00132]ＺＯＨ伝達関数は次の通りである：
【０１３１】
【数３６】
0006334008.tif 000038
【０１３２】
[00133]これらは、式（２）と一致する。
【０１３３】
[00134]効率的なＳＣＣＰＡ動作のためのマルチビット波形符号化
[00135]上の単一ビットＴｘ経路は、デカルト変調に使用され得るマルチビットアーキテクチャに拡大され得る。反転出力間に相対的なビット順序反転を有するサーモメータエンコーダが、コード遷移をもたらすために使用され得、その間、何れのキャパシタもローからハイ電源に同時にスイッチしておらず、その他はハイからローにスイッチするため、上で示されたように、過剰電源電流を消費する。また、同じ波形に対するスイッチングの低減全体により追加の効率改善が存在する。最後に、ＳＣＰＡ極性変調タイプスイッチング波形との比較は、（バイナリ符号化で得られるであろうものと同じである）反転出力を有する従来のサーモメータ符号化が（特定の広帯域シーケンシャル波形延について）平均動的電流の略４倍を有する一方で、１つの特定の符号化が極性変調振幅ケースと同様の平均動的電流を達成することを示す。
【０１３４】
[00136]１つの例となる実施形態では、それぞれ、ｘｐ及びｘｍビットのベクトルを得るために、ＢビットからＮビットのサーモメータ符号化の後にインバータが続くことで、ｘｂｂビットベクトルのためにＢ−ビットの解像度があり得る。次に、ｘｐ及びｘｍベクトルは、出力が合計される図２２の単極性ＳＣＰＡ Ｔｘ経路のＮ単位のインスタンスの入力に適用される。結果として得られるＢビットのＳＣＰＡ Ｔｘ経路が図２３に示され、これは、（ａ）反転出力を有するサーモメータ符号化及び（ｂ）反転出力の相対的なビット反転を有するサーモメータ符号化を有するマルチビットＳＣＰＡを示す。
【０１３５】
[00137]単位素子実装形態により、シンプルな合計が、ＳＣＰＡユニット内のｘｐ及びｘｍ入力に関する唯一の代数的演算であること並びにＴｘ経路出力へのマルチビット経路全体を通ることが判明した。従って、ｘｐ及びｘｍベクトルのビット順序は、問題にならない。任意の全単射の１対１マッピングを使用することができる。述べるように、極めて良好に機能するものは、図２３の（ｂ）に示されるように、ｘｐベクトルに対してｘｍベクトルのビット順序をシンプルに反転することである。これが信号の再マッピングであるため、実際の余計な回路が含まれないこともまた良い点である。
【０１３６】
[00138]次に、相対的なビット順序反転がスイッチングの低減に帰着し、より重要なことには、上述したように、ローからハイ及びハイからローへのキャパシタの同時スイッチングを低減することで動的電力を低減することが示され得る。例えば、７ユニットサーモメータ符号化（８レベル）シーケンスを考慮する。ｘｂｂ＝｛０，１，７，６，２，５，４，３，０，．．．｝これは、全ての可能なコードを介してスイッチするため、平均は、最大値の半分である。従って、そのようなシーケンスは、幾分、−６ｄＢバックオフにおける広帯域変調波形の代表である。
【０１３７】
[00139]反転出力を用いる従来のサーモメータ符号化を使用したデカルトＳＣＰＡ
[00140]図２４のスイッチング波形は、従来のＸＮＯＲ反転出力を使用したデカルトＳＣＰＡ波形及び動的電源電流を示す。この例では、ベースバンドシーケンスが、反転出力を有する従来のサーモメータ符号化で符号化される。
【０１３８】
[00141]簡略さのために、ベースバンド信号は、（上述した規定の交流ＦＩＲタップについての２度と比較して）１つのベースバンドシンボルサンプルにつき１度だけチョップされる。チョップすることは、各ベースバンドサイクルの第２の位相上で符号化波形を反転する。図２３の（ａ）から思い出すと、この位相中、反転クロックは、シンプルに、サーモメータエンコーダ出力の反転出力である、その反転入力ｘｍ＜Ｎ：１＞を選択しており、従って、ベースバンドサイクルの第１の位相と比較すると、ユニット出力は、シンプルにトグル（反転）される。
【０１３９】
[00142]大半のコード遷移は、その他がローからハイになる（ＣＬＨ）一方でハイからローになるキャパシタ（ＣＨＬ）に帰着し、これは、式（２２）に従って、電源から過剰電荷ＱＬＨを引き込む。これらの波形とともに、各ポジションにおける合計のキャパシタンスが示される。次に、式（２２）及び（２３）を使用して、各コード遷移について電源からの電荷量。より容易な検査のために電荷算出が整数という結果になるように、ＶＨ＝Ｎ＝７が使用された。
【０１４０】
[00143]反転出力間に相対的なビット反転を有するサーモメータ符号化を使用したデカルトＳＣＰＡ
[00144]図２５は、反転出力間に相対的なビット順序反転を有する提案されているサーモメータ符号化を使用したデカルトＳＣＰＡ波形及び動的電源電流を示す。この例では、チョップされた各ベースバンドコードの第２の位相中、反転クロックは、図２３の（ｂ）から、サーモメータエンコーダのビット順序反転出力を選択している。重要なことには、何れの遷移も、ハイからローにスイッチするキャパシタ（ＣＨＬ）を有さず、他は、ローからハイになり（ＣＬＨ）、故に、式（２２）に従って、電源から過剰電荷の原因を取り除く。中間コードｘｂｂ：｛３｝→｛４｝の周りでトグルするとき、単一ユニットだけがトグルし、これは、このコード化が何故疑似差動符号化及び／又はクラスＢ増幅に類似するのかを例示する。有利に、スイッチングイベントの約半分が従来のケースと比較される。
【０１４１】
[00145]比較のために、図２６は、極性ＳＣＰＡ振幅符号化波形及び動的電源電流を示す。この例は、差動極性変調ＳＣＰＡのシングルエンドの正の出力を介してシグナリングされることとなるものと同じベースバンド振幅シーケンスを有する（当然ながら、極性変調信号は、一般に、振幅においてそのような迅速な変動を有さないだろう）。
【０１４２】
[00146]このケースでは、反転されている代わりに、波形及び全てのユニット出力は、ベースバンドサイクルの第２の位相でローにスイッチし戻る。負の出力の場合、これらの波形は、全く同一であり得るが、第１の位相ではローとなり、次に、第２の位相でハイに選択的にスイッチするだろう。
【０１４３】
[00147]この波形はまた、疑似差動出力のうちの１つと類似し、それは、全てのサイクルでチョップ（反転）され、（極性ケースの場合のように）ベースバンド波形が符号を変化するときを除き略全てのサイクルで全てのコードがゼロにするだろう。
【０１４４】
[00148]ここで、スイッチングアクティビティ及び動的電源電流が、上に示したように、ビット順序反転されたサーモメータ符号化を有する、提案されているデカルト変調ＳＣＰＡに類似することが分かる。
【０１４５】
[00149]ダイレクトＩ＆ＱデカルトＳＣＣＰＡの動的正弦波及び変調効率
[00150]理想的な動的効率対エンコーダの例となる実装形態
[00151]このセクションでは、直交正弦波のための理想的な動的効率を定量化するために、４端子スイッチング回路モデルをデカルト変調ＳＣＰＡに適用することから得られ、（１）通常の差動、（２）疑似差動、及び（３）ビット順序反転されたサーモメータデコーダ出力を用いた差動、を含む３つの符号化の全振幅範囲にわたって掃引された結果を示す。
【０１４６】
[00152]（Ｎ個のサンプルにわたって周期的な）Ｉ及びＱの差動正弦波が、それらの状態ｉ∈｛０，．．．，Ｎ−１｝を介して遷移するため、第ｉのサンプルにおける瞬間出力電力及び供給電力は次の通りである。
【０１４７】
【数３７】
0006334008.tif 000039
【０１４８】
【数３８】
0006334008.tif 000040
【０１４９】
[00153]ここでは、４つのキャパシタスイッチング期間が、以下のように、それらのそれぞれの（ｉ−１）→ｉコード遷移から算出される。
【０１５０】
【数３９】
0006334008.tif 000041
【０１５１】
[00154]ここで、ΔＱＬＨ及びΔＱＨＨは、式（２２）及び（２３）で得られている。次に、理想的な平均動的効率が、以下のように瞬間電力を平均化することで算出される。
【０１５２】
【数４０】
0006334008.tif 000042
【０１５３】
[00155]ここで、＜・＞演算子は、時間平均を表す。このアプローチはまた、例えば、掃引された振幅を有する正弦曲線ではなく実際の変調波形を有するＭａｔｌａｂシミュレーションに使用され得る。
【０１５４】
[00156]図６Ｃに示され、（上の）表１に要約される結果は、ピーク出力電力を正規化するために、図６Ｃ（ａ）−（ｄ）セットにおける電源電圧レベルを有する合成器タップの（ＩとＱの各々についての）数に対してプロットされる。図６Ｃは、（ａ）１タップ，４ボルト、（ｂ）２タップ，２ボルト、（ｃ）４タップ，１ボルト、及び（ｄ）差動ＢＯＲ，１−４タップ，１ボルトの符号化に対するダイレクトＩ＆ＱデカルトＳＣＣＰＡの動的正弦波η＿ｉｄｅａｌを示す。
【０１５５】
[00157]この例では、疑似差動の効率は、ＸＮＯＲ差動よりも性能が優れており、より一層優れた性能は、反転出力間に相対的なビット順序反転を有するサーモメータ符号化の場合である。
【０１５６】
[00158]図６Ｃの（ｄ）では、電源は、３つ全てのタップ乗算器シナリオについて、１ボルトにセットされる。これは、平均電力追跡（ＡＰＴ）を使用してタップをディセーブルにすることでより低い平均電力レベルにおいてより高い効率を維持する方法を例示する。
【０１５７】
[00159]変調効率結果
[00160]このセクションでは、変調波形の場合に予想される全体の効率が、１．０−ＶＤＣ電源を有する例となる４タップＩ及び４タップＱのＳＣＣＰＡについて要約される。
【０１５８】
[00161]特定の実施形態のアプリケーションは、ＱＰＳＫ、１６−ＱＡＭ及び６４−ＱＡＭ変調タイプに対して、１００ＲＢ及び２０ＭＨｘ Ｔｘ ＬＴＥ（登録商標）システム帯域及びＵＮＩＩ−３帯域チャネル４（５．８５ＧＨｚ）においてＬＴＥ−Ｕを含み得る。Ｉ及びＱベースバンド信号は、Ｆｓ＝約５．８５ＧＨｚ／２のＲＦデータサンプルレートに組み込まれ、ＬＴＥ Ｒｘ帯域１３（７５４Ｍｈｚ）、４（２１３２．４ＭＨｚ）、及びＧＰＳ帯域（１５５６．９６ＭＨｚ）の中心にあるノイズ伝達関数（ＮＴＦ）ゼロを有するベースバンドＩ及びＱ ＲＦ ΔΣＭｓを使用して、Ｂ＝５ビットへと量子化され得る。
【０１５９】
[00162]簡潔さのために、５．８３６８ＧＨｚというＲＦ Ｔｘ中央周波数を有するように、最も近いベースバンド−対−ＵＮＩＩ−３−チャネル−４整数再サンプリング比が使用された。
【０１６０】
[00163]ベースバンド振幅は、ΔΣＭｓにおける飽和状態による歪みが、Ｔｘ変調スペクトル電力スペクトル密度（ＰＳＤ）マスク限界を侵害し始める点まで増加される。ＰＳＤスペクトルは、変調器線形伝達関数とともに図２７にプロットされ、これは、ＵＮＩＩ−３帯域チャネル約４のＴｘ変調スペクトル６４−ＱＡＭ ＳＣ−ＦＤＭＡを示す。効率の結果が、以下の表２Ａ及び２Ｂに要約されている。表の上半分は、例えば、合成器受動効率及びスイッチング論理、ドライバ、スイッチによる損失を除いて、理想的な無損失のＳＣＣＰＡであるのに対して、表の下半分は、これらの損失を含む。電源を１．２５ＶＤＣに増加することで、必要に応じて平均電力を約２ｄＢだけ増加させて、事後のＳＣＣＰＡ挿入損を補償することができる。
【０１６１】
【表２Ａ】
0006334008.tif 000043
【０１６２】
【表２Ｂ】
0006334008.tif 000044
【０１６３】
【表３】
0006334008.tif 000045
【０１６４】
【表４Ａ】
0006334008.tif 000046
【０１６５】
【表４Ｂ】
0006334008.tif 000047
【０１６６】
【表５Ａ】
0006334008.tif 000048
【０１６７】
【表５Ｂ】
0006334008.tif 000049
【０１６８】
[00164]上の説明は、特定の実施形態の態様がどのように実装され得るかについての例とともに、本開示の様々な実施形態を例示する。上の例は、唯一の実施形態であるとみなされるべきではなく、以下の特許請求の範囲によって定義される特定の実施形態の柔軟性及び利点を例示するために提示される。上の開示と以下の特許請求の範囲に基づいて、特許請求の範囲で定義される本開示の範囲から逸脱することなく、他の配置、実施形態、実装形態、及び等価物が用いられ得る。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
送信機であって、
各々が複数のキャパシタを備える複数のスイッチドキャパシタ送信機回路と、ここにおいて、前記複数のキャパシタは、電源端子と基準電圧端子との間でスイッチ可能に結合される、
前記複数のスイッチドキャパシタ送信機回路の複数の出力に結合された複数の入力を有する誘導性電力合成器ネットワークと、ここにおいて、前記誘導性電力合成器ネットワークは、前記送信機の出力において合成電圧を生成するために前記複数のスイッチドキャパシタ送信機回路からの電圧を合成するように構成される、
を備える送信機。
［Ｃ２］
前記誘導性電力合成器ネットワークは、分散変圧器を備える、Ｃ１に記載の送信機。
［Ｃ３］
前記スイッチドキャパシタ送信機回路は差動出力を備え、ここにおいて、各スイッチドキャパシタ送信機回路の第１の出力が、前記分散変圧器内の誘導性素子の第１の端子に結合され、各スイッチドキャパシタ送信機回路の第２の出力が、前記分散変圧器内の異なる隣接した誘導性素子の第１の端子に結合される、Ｃ２に記載の送信機。
［Ｃ４］
前記スイッチドキャパシタ送信機回路は、差動出力を備え、前記差動出力は、前記分散変圧器内の複数の変圧器構成要素の差動入力に結合される、Ｃ２に記載の送信機。
［Ｃ５］
第１の複数の前記スイッチドキャパシタ送信機回路は、デジタルデータ信号の同相（Ｉ）成分を、前記分散変圧器の第１の複数の入力に結合し、第２の複数の前記スイッチドキャパシタ送信機回路は、前記デジタルデータ信号の直交（Ｑ）成分を、前記分散変圧器の第２の複数の入力に結合する、Ｃ２に記載の送信機。
［Ｃ６］
デジタルデータ信号は、前記デジタルデータ信号をフィルタに掛けるために、前記複数のスイッチドキャパシタ送信機回路に複数の直列遅延回路を介して連続的に結合される、Ｃ１に記載の送信機。
［Ｃ７］
前記複数のスイッチドキャパシタ送信機回路の各々は、前記複数のキャパシタに結合された少なくとも１つのインダクタを更に備える、Ｃ１に記載の送信機。
［Ｃ８］
前記複数のキャパシタのうちの第１の複数のキャパシタは各々、第１のインダクタの第１の端子に結合された第１の端子を備え、
前記複数のキャパシタのうちの第２の複数のキャパシタは各々、第２のインダクタの第１の端子に結合された第１の端子を備え、
前記複数のキャパシタの各々のキャパシタは、第１のスイッチを介して前記特定のスイッチドキャパシタ送信機回路のための前記電源端子に結合され、前記複数のキャパシタの各キャパシタは、第２のスイッチを介して前記特定のスイッチドキャパシタ送信機回路のための前記基準電圧端子に結合される、
Ｃ１に記載の送信機。
［Ｃ９］
前記複数のキャパシタに対応する複数のスイッチング論理回路を更に備える、ここにおいて、前記複数のキャパシタの各キャパシタのための前記第１のスイッチ及び前記第２のスイッチは、特定のスイッチング論理回路によって制御される、Ｃ８に記載の送信機。
［Ｃ１０］
送信されるべきデジタルデータ信号を受けることと、前記スイッチをオン及びオフにするために、そして、それに従って、前記デジタルデータ信号を、前記誘導性電力合成器ネットワークの出力において出力される前記合成電圧を有するアナログ信号へと変換するために前記複数のスイッチング論理回路に結合された複数のスイッチ制御信号を生成することとを行うための少なくとも１つのスイッチドデータエンコーダ回路を更に備える、Ｃ９に記載の送信機。
［Ｃ１１］
前記スイッチング論理回路は、符号化デジタルデータ信号と、前記符号化デジタルデータ信号の周波数の少なくとも２倍の前記周波数を有するクロック信号とを受け、前記スイッチング論理回路は、各キャパシタに結合された前記スイッチを制御するためのスイッチ制御信号を生成するために、前記符号化デジタルデータ信号及び前記クロック信号を合成する、Ｃ９に記載の送信機。
［Ｃ１２］
前記送信機は、ワイヤレス送信機であり、前記送信機の前記出力は、アンテナに結合される、Ｃ１に記載の送信機。
［Ｃ１３］
異なるスイッチドキャパシタ送信機回路は、異なる電源電圧を有する、Ｃ１に記載の送信機。
［Ｃ１４］
異なるスイッチドキャパシタ送信機回路は、同じ電源電圧を有する、Ｃ１に記載の送信機。
［Ｃ１５］
方法であって、
複数のキャパシタを各々備える複数のスイッチドキャパシタ送信機回路において、送信されるべきデジタルデータ信号を受けることと、ここにおいて、前記複数のキャパシタは、電源端子と基準電圧端子との間でスイッチ可能に結合される、
前記送信機の出力において合成電圧を生成するために、誘導性電力合成器ネットワーク内の前記複数のスイッチドキャパシタ送信機回路からの電圧を合成することと
を備える方法。
［Ｃ１６］
前記誘導性電力合成器ネットワークは、分散変圧器を備える、Ｃ１５に記載の方法。
［Ｃ１７］
前記デジタルデータ信号をフィルタに掛けるために、複数の直列遅延回路を介して、前記複数のスイッチドキャパシタ送信機回路に前記デジタルデータ信号を連続的に結合することを更に備える、Ｃ１５に記載の方法。
［Ｃ１８］
前記スイッチドキャパシタ送信機回路の各々は、前記複数のキャパシタに結合された少なくとも１つのインダクタを更に備える、Ｃ１５に記載の方法。
［Ｃ１９］
前記送信機は、ワイヤレス送信機であり、前記送信機の前記出力は、アンテナに結合される、Ｃ１５に記載の方法。
［Ｃ２０］
送信機であって、
電源端子と基準電圧との間で複数のキャパシタをスイッチ可能に結合するための、複数のスイッチドキャパシタ送信機手段と、
合成電圧を生成するために、前記複数のスイッチドキャパシタ送信機回路からの電圧を合成するための誘導性手段と
を備え、
複数のスイッチドキャパシタ送信機手段は、送信されるべきデジタルデータ信号によって制御され、前記複数のスイッチドキャパシタ送信機手段及び前記誘導性手段は、前記デジタルデータ信号を、前記誘導性手段の出力において前記合成電圧を備えるアナログ信号へと変換する、送信機。
【図１】
0006334008.tif 000050
【図２】
0006334008.tif 000051
【図３】
0006334008.tif 000052
【図４】
0006334008.tif 000053
【図５】
0006334008.tif 000054
【図６Ａ】
0006334008.tif 000055
【図６Ｂ】
0006334008.tif 000056
【図６Ｃ】
0006334008.tif 000057
【図７】
0006334008.tif 000058
【図８】
0006334008.tif 000059
【図９】
0006334008.tif 000060
【図１０】
0006334008.tif 000061
【図１１】
0006334008.tif 000062
【図１２】
0006334008.tif 000063
【図１３Ａ】
0006334008.tif 000064
【図１３Ｂ】
0006334008.tif 000065
【図１３Ｃ】
0006334008.tif 000066
【図１３Ｄ】
0006334008.tif 000067
【図１３Ｅ】
0006334008.tif 000068
【図１４Ａ】
0006334008.tif 000069
【図１４Ｂ】
0006334008.tif 000070
【図１５Ａ】
0006334008.tif 000071
【図１５Ｂ】
0006334008.tif 000072
【図１５Ｃ】
0006334008.tif 000073
【図１５Ｄ】
0006334008.tif 000074
【図１６】
0006334008.tif 000075
【図１７】
0006334008.tif 000076
【図１８】
0006334008.tif 000077
【図１９Ａ】
0006334008.tif 000078
【図１９Ｂ】
0006334008.tif 000079
【図２０】
0006334008.tif 000080
【図２１】
0006334008.tif 000081
【図２２】
0006334008.tif 000082
【図２３】
0006334008.tif 000083
【図２４】
0006334008.tif 000084
【図２５】
0006334008.tif 000085
【図２６】
0006334008.tif 000086
【図２７】
0006334008.tif 000087