(57)【特許請求の範囲】
【請求項１】
第一信号と第二信号との時間差を測定する遅延量測定回路において、
環状に接続された複数の遅延素子と、
この遅延素子に入力される前記第一信号のうちの一つを選択する入力信号選択回路と、
各前記遅延素子に接続されて前記遅延素子の出力をクロック入力とし、このクロック入力が入力される度に計数するカウンタと、が備えられ、
複数の前記遅延素子のうちの一つに入力された前記第一信号が、各前記遅延素子を巡回する度に遅延すると共に前記カウンタに入力され、
前記遅延素子に入力された前記第二信号に基づいて、前記遅延素子の出力が停止すると共に前記カウンタの計数が停止し、
選択された前記第一信号に基づく前記時間差が測定され、前記入力信号選択回路による選択が繰り返される度に測定された複数の前記時間差から測定結果を算出する演算回路が備えられた、
ことを特徴とする遅延量測定回路。
【請求項２】
前記カウンタが接続された前記遅延素子同士の間に、付加遅延素子が接続された、
ことを特徴とする請求項１に記載された遅延量測定回路。
【請求項３】
レベル入力である前記第一信号および／または前記第二信号をパルス入力に変換するパルス変換回路が備えられた、
ことを特徴とする請求項１または請求項２に記載された遅延量測定回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載された遅延量測定回路が複数備えられた遅延量測定回路群と、
それぞれの前記遅延量測定回路の測定結果に基づいて値を校正する統計処理回路と、が備えられた、
ことを特徴とする遅延量測定回路。
【請求項５】
第一信号と第二信号との時間差を測定する遅延量測定方法において、
環状に接続された複数の遅延素子に入力される前記第一信号のうちの一つを選択する手順と、
選択した前記第一信号を複数の前記遅延素子のうちの一つに入力する手順と、
各前記遅延素子を巡回する度に、選択した前記第一信号が遅延すると共に、各前記遅延素子に接続されたカウンタに前記遅延素子の出力がクロック入力として入力される度に、この入力を計数する手順と、
前記遅延素子に前記第二信号を入力し、前記第二信号に基づいて前記遅延素子の出力を停止させると共に前記カウンタの計数を停止させる手順と、
選択した前記第一信号に基づく前記時間差を測定する手順と、
前記第一信号の選択を繰り返す度に測定した複数の前記時間差から測定結果を算出する手順と、を含む、
ことを特徴とする遅延量測定方法。
【請求項６】
前記カウンタが接続された前記遅延素子同士の間に接続された付加遅延素子に応じて前記遅延素子の入力を遅延させる手順を含む、
ことを特徴とする請求項５に記載された遅延量測定方法。
【請求項７】
レベル入力である前記第一信号および／または前記第二信号をパルス入力に変換する手順を含む、
ことを特徴とする請求項５または請求項６に記載された遅延量測定方法。
【請求項８】
請求項５から請求項７のいずれか１項に記載された遅延量測定方法によって得られた複数の測定結果に基づいて値を校正する、
ことを特徴とする遅延量測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号の時間差をデジタル値に変換する遅延量測定回路および遅延量測定方法に関するものである。
【背景技術】
【０００２】
従来、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）といったＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を使った製品では、遅延量を取得しておく必要がある回路などが存在する。例えば、位相同期回路（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）の遅延量測定回路、センサやアナログデジタルコンバータの入力部などである。これらにおいて、遅延量を測定し、取得する手法および回路として、時間デジタイザ（Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）による測定方法、およびその回路が提案され、広く利用されている。
【０００３】
ここで、図１に基づいて、ＴＤＣの構成と動作を説明する。図１は、従来のＴＤＣ１００が示されている。図１に示されているとおり、ＴＤＣ１００は、入力された基準クロック信号（ＣＬＫ）を所定の遅延量τ１だけ遅延させる複数の遅延素子１０１が直列に接続されて構成された遅延ライン１０２と、この遅延ライン１０２で遅延した遅延信号をデータ入力Ｄとし、被測定信号をクロック入力とする複数のディレイフリップフロップ（ＤＦＦ）１０３と、この各ＤＦＦ１０３の出力Ｑから、基準クロック信号と被測定信号との時間差を測定するエンコーダ回路１０４とが備えられている。
【０００４】
このようなＴＤＣ１００は、各遅延素子１０１から出力される遅延信号が遅延量τ１ずつ遅延して次の遅延素子１０１に入力される。そのため、被測定信号が「高（Ｈ）」の状態になることで、例えば、ある遅延素子１０１より前の遅延信号が「高（Ｈ）」の状態であり、それ以降の遅延素子１０１の遅延信号が「低（Ｌ）」の状態となる。そして、それぞれの状態の遅延信号がデータ入力Ｄとして入力された各ＤＦＦ１０３の出力Ｑは、あるＤＦＦ１０３よりも前では「高（Ｈ）」の状態であり、それ以後のＤＦＦでは「低（Ｌ）」状態となる。ＤＦＦ１０３の出力が「高（Ｈ）」から「低（Ｌ）」、または「低（Ｌ）」から「高（Ｈ）」に変化する位置が、エンコーダ回路１０４で検出されることにより、基準クロック信号（ＣＬＫ）と被測定信号との時間差が測定される。
【０００５】
上記したＴＤＣ１００は、その分解能が遅延素子１０１固有の遅延量τ１に起因するため、測定することができる遅延量に限界がある。ここで、さらに分解能を上げるために、遅延量が異なる二つの遅延素子の遅延量の差を利用したものとして、例えば下記特許文献１、非特許文献１および非特許文献２に記載されたバーニア型ＴＤＣがある。
【０００６】
ここで、図２に基づいて、バーニア型ＴＤＣの構成と動作を説明する。図２は、従来のバーニア型ＴＤＣ２００が示されている。図２に示されているとおり、バーニア型ＴＤＣ２００は、入力された基準クロック信号（ＣＬＫ）を所定の遅延量τ１だけ遅延させる複数の遅延素子２０１が直列に接続されて構成された遅延ライン２０３と、入力された被測定信号を所定の遅延量τ２だけ遅延させる複数の遅延素子２０２が直列に接続されて構成された第二遅延ライン２０４が備えられている。バーニア型ＴＤＣ２００のＤＦＦ２０５は、第一遅延ライン２０３で遅延された遅延信号がデータ入力Ｄであり、第二遅延ライン２０４で遅延された遅延被測定信号がクロック入力である。
【０００７】
このようなバーニア型ＴＤＣ２００は、第一遅延ライン２０３において各遅延素子２０１から出力される遅延信号が遅延量τ１ずつ遅延して次の遅延素子２０１に入力され、一方、第二遅延ライン２０４において各遅延素子２０２から出力される遅延被測定信号が遅延量τ２ずつ遅延して次の遅延素子２０２に入力される。例えば、τ１＞τ２であれば、データ入力Ｄに入力された遅延信号が、クロック入力に入力された遅延被測定信号よりも先に「高（Ｈ）」となる状態から、クロック入力に入力された遅延被測定信号が、データ入力Ｄに入力された遅延信号よりも先に「高（Ｈ）」となる状態へと、徐々に変化する。ＤＦＦの出力が変化する位置が、エンコーダ回路２０６で検出されることにより、遅延量が異なる二つの遅延素子２０１，２０２の遅延量の差により、高分解能での測定が可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１３８８４８号公報
【非特許文献】
【０００９】
【非特許文献１】Ｐ.Ｄｕｄｅｋ  ｅｔ  ａＬ．，  “Ａ  ｈｉｇｈ−ｒｅｓｏｌｕｔｉｏｎ  ＣＭＯＳ  ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒ  ｕｔｉｌｉｚｉｎｇ  ａ  Ｖｅｒｎｉｅｒ  ｄｅｌａｙ  ｌｉｎｅ，”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｐｐ．  ２４０−２４７，  Ｆｅｂ．  ２０００
【非特許文献２】Ｊ．  Ｙｕ  ｅｔ  ａＬ．，  “Ａ  １２−Ｂｉｔ  Ｖｅｒｎｉｅｒ  Ｒｉｎｇ  Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ  ｉｎ  ０．１３  μｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ，”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．４５，  Ｎｏ．４，  ＡＰＲＩＬ．  ２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記したＴＤＣ１００およびバーニア型ＴＤＣ２００は、１回の測定が、原則として初段の遅延素子から最後段の遅延素子までの間で完結するため、測定することができる遅延量が限られている。
【００１１】
特に、ＴＤＣ１００は、検出精度が良いとはいえず、また、分解能が遅延素子１０１固有の遅延量に起因するため、測定することができる遅延量に限界がある。一方、バーニア型ＴＤＣ２００は、遅延量が異なる二つの遅延素子２０１，２０２の遅延量の差により分解能を上げる構成であるため、逆に、分解能を下げた大きな遅延量を測定し辛い。遅延素子２０１，２０２を増設することで、測定することができる遅延量を大きくすることができたとしても、回路リソースが増えることで、消費電力が増大し、また回路規模が増大すると共にコンパクトな実装が困難になる。
【００１２】
もとより、ＴＤＣ１００およびバーニア型ＴＤＣ２００は、信号がそれぞれの遅延ライン１０１，２０３，２０４のループ内を周回する毎に、デコーダで値を集計する必要があり、また、バーニア型ＴＤＣ２００は、ＴＤＣ１００と比較して、遅延素子の数が倍である。これらの事情からも、両者とも、消費電力、回路規模と実装の困難性などの課題がある。
【００１３】
本発明は、上記の実情に鑑みて提案されたものである。すなわち、測定することができる遅延量の大小を選択して広範な測定を実現することができ、少ない回路リソースにより、省電力と小回路規模を実現することができる遅延量測定回路および遅延量測定方法の提供を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係る遅延量測定回路は、第一信号と第二信号との時間差を測定する遅延量測定回路において、環状に接続された複数の遅延素子と、各前記遅延素子に接続されて前記遅延素子の出力をクロック入力とし、このクロック入力が入力される度に計数するカウンタと、が備えられ、複数の前記遅延素子のうちの一つに入力された前記第一信号が、各前記遅延素子を巡回する度に遅延すると共に前記カウンタに入力され、前記遅延素子に入力された前記第二信号に基づいて、前記遅延素子の出力が停止すると共に前記カウンタの計数が停止する、ことを特徴としている。
【００１５】
本発明に係る遅延量測定回路は、第一信号と第二信号との時間差を測定する遅延量測定回路において、環状に接続された複数の遅延素子と、各前記遅延素子に接続されて前記遅延素子の出力をクロック入力とし、このクロック入力が入力される度に計数するカウンタと、が備えられ、複数の前記遅延素子のうちの一つに入力された前記第一信号が、各前記遅延素子を巡回する度に遅延すると共に前記カウンタに入力され、前記遅延素子に入力された前記第二信号に基づいて、前記遅延素子の出力が停止すると共に前記カウンタの計数が停止する、ことを特徴としている。
【００１６】
本発明に係る遅延量測定回路は、前記カウンタが接続された前記遅延素子同士の間に、付加遅延素子が接続された、ことを特徴としている。
【００１７】
本発明に係る遅延量測定回路は、レベル入力である前記第一信号および／または前記第二信号をパルス入力に変換するパルス変換回路が備えられた、ことを特徴としている。
【００１８】
本発明に係る遅延量測定回路は、遅延量測定回路が複数備えられた遅延量測定回路群と、それぞれの前記遅延量測定回路の測定結果に基づいて値を校正する統計処理回路と、が備えられた、ことを特徴としている。
【００１９】
本発明に係る遅延量測定方法は、第一信号と第二信号との時間差を測定する遅延量測定方法において、環状に接続された複数の前記遅延素子のうちの一つに前記第一信号を入力する手順と、各前記遅延素子を巡回する度に前記第一信号が遅延すると共に、各前記遅延素子に接続されたカウンタに前記遅延素子の出力がクロック入力として入力される度に、この入力を計数する手順と、前記遅延素子に前記第二信号を入力し、前記第二信号に基づいて前記遅延素子の出力を停止させると共に前記カウンタの計数を停止させる手順と、を含む、ことを特徴としている。
【００２０】
本発明に係る遅延量測定方法は、第一信号と第二信号との時間差を測定する遅延量測定方法において、環状に接続された複数の遅延素子に入力される前記第一信号のうちの一つを選択する手順と、選択した前記第一信号を複数の前記遅延素子のうちの一つに入力する手順と、各前記遅延素子を巡回する度に、選択した前記第一信号が遅延すると共に、各前記遅延素子に接続されたカウンタに前記遅延素子の出力がクロック入力として入力される度に、この入力を計数する手順と、前記遅延素子に前記第二信号を入力し、前記第二信号に基づいて前記遅延素子の出力を停止させると共に前記カウンタの計数を停止させる手順と、選択した前記第一信号に基づく前記時間差を測定する手順と、前記第一信号の選択を繰り返す度に測定した複数の前記時間差から測定結果を算出する手順と、を含む、ことを特徴としている。
【００２１】
本発明に係る遅延量測定方法は、前記カウンタが接続された前記遅延素子同士の間に接続された付加遅延素子に応じて前記遅延素子の入力を遅延させる手順を含む、ことを特徴としている。
【００２２】
本発明に係る遅延量測定方法は、レベル入力である前記第一信号および／または前記第二信号をパルス入力に変換する手順を含む、ことを特徴としている。
【００２３】
本発明に係る遅延量測定方法は、遅延量測定方法によって得られた複数の測定結果に基づいて値を校正する、ことを特徴としている。
【発明の効果】
【００２４】
本発明に係る遅延量測定回路は上記した構成であり、いわゆる非同期式である。すなわち、複数の遅延素子のうちの１つに入力された第一信号が、各遅延素子を巡回する度に遅延すると共に、各遅延素子に接続されたカウンタに、遅延素子の出力がクロック入力として入力され、このクロック入力が入力される度に計数され、この計数がカウンタの上限値に至ってオーバーフローするまで繰り返される。したがって、小さな遅延量から大きな遅延量まで、測定することができる遅延量の大小を選択して広範な測定を実現することができる。
【００２５】
また、従来と比較して、基準クロック信号のための電源回路が不要である点、データ入力Ｄの遅延ラインが不要である点、特にバーニア型ＴＤＣと比較して遅延素子の数が少ない点などを理由に、少ない回路リソースにより小回路規模を実現することができる。
【００２６】
さらに、複数の遅延素子のうちの１つに入力された第一信号が各遅延素子を巡回するため、基準クロック信号と、そのための電源が不要である。したがって、検出精度を良好にすることができ、また、省電力を実現することができる。
【００２７】
本発明に係る遅延量測定回路は、複数の遅延素子に入力される第一信号のうちの一つを選択する入力信号選択回路と、選択された第一信号に基づく時間差が測定され、入力信号選択回路による選択が繰り返される度に測定された複数の時間差から測定結果を算出する演算回路とが備えられている。この構成により、遅延素子に入力される第一信号が選択されることで、同一の第一信号に関し、異なる遅延素子を基点とした複数の時間差が測定され、これらを標本とした統計処理によって測定結果が算出される。したがって、遅延素子の遅延量が、例えば製造ばらつきによって遅延素子毎に僅かに異なる場合であっても、検出精度を良好にすることができる。
【００２８】
本発明に係る遅延量測定回路は、カウンタが接続された遅延素子同士の間に、付加遅延素子が接続されている。この構成により、付加遅延素子の分だけ遅延量が増加する。したがって、測定することができる遅延量を大きくすることができる。
【００２９】
本発明に係る遅延量測定回路は、レベル入力である第一信号および／または第二信号をパルス入力に変換するパルス変換回路が備えられている。この構成により、レベル入力の際のノイズによる誤作動を防ぐことができる。したがって、少ない回路リソースにより、省電力と小回路規模を実現することができる。
【００３０】
本発明に係る遅延量測定回路は、遅延量測定回路が複数備えられた遅延量測定回路群と、それぞれの遅延量測定回路の測定結果に基づいて値を校正する統計処理回路とが備えられている。この構成により、遅延量測定回路を遅延量測定回路群として冗長化させ、各遅延量測定回路の測定結果を標本とした統計処理によって測定結果が算出される。したがって、検出精度をさらに良好にすることができる。
【００３１】
本発明に係る遅延量測定方法は、上記した遅延量測定回路と同様に、測定することができる遅延量の大小を選択して広範な測定を実現することができ、少ない回路リソースにより、省電力と小回路規模を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】従来のＴＤＣの基本構成が示されたブロック図である。
【図２】従来のバーニア型ＴＤＣの基本構成が示されたブロック図である。
【図３】本発明の実施形態に係る遅延量測定回路および遅延量測定方法に入力される第一信号および第二信号のタイミング図である。
【図４】本発明の第一実施形態に係る遅延量測定回路が示されたブロック図である。
【図５】本発明の第二実施形態に係る遅延量測定回路が示されたブロック図である。
【図６】本発明の第三実施形態に係る遅延量測定回路が示されたブロック図である。
【図７】本発明の第四実施形態に係る遅延量測定回路が示されたブロック図である。
【図８】本発明の第一実施形態に係る遅延量測定回路によるシミュレーション波形図である。
【発明を実施するための形態】
【００３３】
以下に、本発明の実施形態に係る遅延量測定回路および遅延量測定方法を、図面に基づいて説明する。図３は、本発明の実施形態に係る遅延量測定回路に入力される第一信号としてのスタート信号、および同じく遅延量測定回路に入力される第二信号としてのストップ信号のタイミング図である。図４は、本発明の第一実施形態に係る遅延量測定回路１０のブロック図である。
【００３４】
本発明の実施形態に係る遅延量測定回路１０では、異なる二つの入力信号（スタート信号とストップ信号）の時間差を遅延量Δとし、この遅延量Δが測定される。すなわち、図３に示されているとおり、遅延量Δは、「低（Ｌ）」から「高（Ｈ）」に変わるスタート信号の立ち上りエッジと、「低（Ｌ）」から「高（Ｈ）」に変わるストップ信号の立ち上りエッジとの時間差である。なお、スタート信号およびストップ信号は、図３に示されたものに限られず、「高（Ｈ）」から「低（Ｌ）」に変わる立下りエッジであってもよい。また、スタート信号およびストップ信号は、パルス信号およびレベル信号のいずれであってもよい。仮に、スタート信号がレベル信号であれば、レベル信号を波形整形してパルス信号とし、波形整形のために要した遅延量と同等の遅延量をストップ信号に加えることで整合をとる。この場合、入力の前段にパルス変換回路（図示省略）が接続される。
【００３５】
図４に示されているとおり、本発明の第一実施形態に係る遅延量測定回路１０は環状のトポロジーであり、環を構成する各素子は、遅延素子である。これらの遅延素子を決まった個数に分割するように、バス幅３ビットのカウンタ１３が配置されている。すなわち、遅延量測定回路１０は、環状に接続された複数の遅延素子と、それぞれの遅延素子に接続されて遅延素子の出力をクロック入力とし、このクロック入力が入力される度に計数するカウンタ１３とが備えられ、それぞれの遅延素子同士の間にカウンタ１３が接続されることでクロックライン１４が形成されている。
【００３６】
遅延素子は、入力された信号を遅延させて出力する固有の遅延量を有する。また、遅延素子は、トリガ用遅延素子１１と、バッファ用遅延素子１２とがある。ここで、トリガ用遅延素子１１は、入力側のうち、一方が、クロックライン１４を介してバッファ用遅延素子１２の出力側が接続され、他方に、パルス信号であるスタート信号が入力される。一方で、バッファ用遅延素子１２は、入力側のうち、一方がクロックライン１４を介してトリガ用遅延素子１１（またはバッファ用遅延素子１２）の出力側が接続され、他方に、パルス信号であるストップ信号が入力される。
【００３７】
トリガ用遅延素子１１は、例えば、ＯＲゲートである。すなわち、入力側のうち、片方が「高（Ｈ）」であれば出力が「高（Ｈ）」になる。一方、バッファ用遅延素子１２は、例えば、ＡＮＤゲートであり、入力側の一方が正論理であり、他方が負論理である。すなわち、一方の入力が「高（Ｈ）」であり、かつ、他方が「低（Ｌ）」であれば、出力が「高（Ｈ）」になるが、他方が「高（Ｈ）」になれば出力は「低（Ｌ）」になる。
【００３８】
カウンタ１３は、例えばＤＦＦカウンタである。すわなち、参照クロック入力にそれぞれのバッファ用遅延素子１２（またはトリガ用遅延素子１１）の出力がクロックライン１４上で接続され、入力Ｄに出力Ｑが接続される。カウンタ１３のカウント値は、整数であれば正負のいずれでもよく、増分は１またはそれ以上であってもよい。バス幅は３ビットであるが、バス幅の増減に関して実装面の煩雑さが無いため、遅延量測定回路の用途に応じて、例えば８ビットなど、任意のバス幅を選択すればよい。
【００３９】
上記したそれぞれの遅延素子１１，１２およびカウンタ１３は、本発明の実施形態に限られず、様々な論理回路（順序回路）によって実現される。また、それぞれの遅延素子１１，１２およびカウンタ１３の個数は任意であり、遅延量測定回路１０の用途に応じて必要な個数を用いるのが望ましい。個数が多い場合、それに応じて実装が煩雑になるため、実際の用途では遅延素子数のトレードオフが必要である。それぞれの遅延素子１１，１２の遅延量と、配線による遅延量との総和が各カウンタ１３によって異なることは許容されるが、総和の隔たりが大きい場合は、遅延量Δの検出精度が低下するため、遅延量測定回路１０の用途に応じて調節することが望ましい。
【００４０】
集積回路に遅延量測定回路１０を実装する場合、遅延量Δの検出精度を落とさずに実装する必要がある。遅延量測定回路１０をＡＳＩＣに実装する場合、遅延素子として同一のバッファセルまたは論理素子を用いてこれらを配置し、各カウンタ１３間を等長に配線する。この点で、スタート信号とクロックライン１４の帰還ループからの入力との論理和素子の遅延量も加味した形で、各カウンタ１３間を等長に配置配線する。さらに、各カウンタ１３間のそれぞれのバッファ用遅延素子１２に入力されるストップ信号は、各カウンタ１３間の遅延量が等価となるように、すべて等長かつ等遅延に配置する。一方、遅延量測定回路１０をＦＰＧＡに実装する場合、遅延素子としてＦＰＧＡ内部のＬＵＴ（Ｌｏｏｋ−Ｕｐ−Ｔａｂｌｅ）やメモリ素子（ブロックＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や分散ＲＡＭ）を使用する。また、ＦＰＧＡの配線では、スイッチブロックを介して配線を確立するため、等長に配線することが難しい。そこで、それぞれの遅延素子１１，１２をＦＰＧＡチップに対して鉛直方向に直線的に配置するのではなく、ＦＰＧＡ内部の素子配置を考慮して、必ずしも鉛直方向に直線的に配置配線する必要はなく、鉛直方向に複数段とする。
【００４１】
次に、第一実施形態に係る遅延量測定回路１０の動作を説明する。
【００４２】
複数の遅延素子のうちの一つであるトリガ用遅延素子１１にパルス信号であるスタート信号（図４「Ｐｕｌｓｅ＿Ｉｎ」）が入力されると、パルス信号がクロックライン１４を伝搬してそれぞれのバッファ用遅延素子１２を巡回する。パルス信号が一周してトリガ用遅延素子１１に入力されると、トリガ用遅延素子１１において論理和（ＯＲ）がとられ、出力されて再びクロックライン１４を周回する。
【００４３】
スタート信号がそれぞれの遅延素子１１，１２を巡回する度に、それぞれの遅延素子１１，１２の遅延量だけ遅延し、カウンタ１３に入力される。遅延した信号である遅延信号（図４「Ｉｎｔｅｒｎａｌ＿Ｐｕｌｓｅ」）が、立ち上りエッジとしてカウンタ１３の参照クロック入力に入力されると、カウンタ１３のカウンタ値が「＋１」増加して計数される。
【００４４】
ストップ信号（図４「Ｓｔｏｐ＿Ｆｌａｇ」）がバッファ用遅延素子１２に入力されると、バッファ用遅延素子１２において論理積（ＡＮＤ）がとられ、バッファ用遅延素子１２の出力が停止し、クロックライン１４を周回していたパルス信号は、次段のバッファ用遅延素子１２に伝搬されなくなる。ストップ信号は、すべてのバッファ用遅延素子１２に同時に入力される。したがって、パルス信号がどのバッファ用遅延素子１２に入力されていても、すべてのバッファ用遅延素子１２の出力が停止する。
【００４５】
バッファ用遅延素子１２の出力が停止すると、カウンタ１３への入力が途絶えるため、カウンタ１３の計数が停止する。すなわち、各カウンタ１３のカウント値を計数することで、スタート信号とストップ信号との遷移時間差を遅延量Δとして測定することができる。遅延量Δが測定された後、カウンタ１３はリセット信号により適宜初期化される。リセット信号は、極性が正負のいずれであってもよく、また、同期リセットまたは非同期リセットのいずれであってもよい。ただし、同期リセットであればクロックが必要となる。
【００４６】
次に、第一実施形態に係る遅延量測定回路１０の効果を説明する。
【００４７】
上記したとおり、第一実施形態に係る遅延量測定回路１０は非同期式であり、環状に接続された複数のバッファ用遅延素子１２および単一のトリガ用遅延素子１１と、それぞれのバッファ用遅延素子１２に接続されてバッファ用遅延素子１２の出力をクロック入力とするカウンタ１３とが備えら、それぞれのバッファ用遅延素子１１同士の間にカウンタ１３が接続されてクロックライン１４が形成されている。この構成により、単一のトリガ用遅延素子１１に入力されたスタート信号が、それぞれのバッファ用遅延素子１２（またはトリガ用遅延素子１１）を巡回する度に遅延すると共に、それぞれのバッファ用遅延素子１２（またはトリガ用遅延素子１１）に接続されたカウンタ１３に、バッファ用遅延素子１２（またはトリガ用遅延素子１１）の出力がクロック入力として入力される。カウンタ１３では、クロック入力が入力される度に計数され、この計数がカウンタ１３の上限値に至ってオーバーフローするまで繰り返される。したがって、小さな遅延量から大きな遅延量まで、測定することができる遅延量Δの大小を選択して広範な測定を実現することができる。
【００４８】
また、従来と比較して、基準クロック信号のための電源回路が不要である点、データ入力Ｄの遅延ラインが不要である点、特にバーニア型ＴＤＣと比較して遅延素子の数が少ない点などを理由に、少ない回路リソースにより小回路規模を実現することができる。
【００４９】
さらに、複数のトリガ用遅延素子１１のうちの１つに入力されたスタート信号が、それぞれのバッファ用遅延素子１２を巡回するため、基準クロック信号と、そのための電源が不要である。したがって、検出精度を良好にすることができ、また、省電力を実現することができる。
【００５０】
さらに、ストップ信号が、同時にそれぞれのバッファ用遅延素子１２に入力されるため、遅延量Δの検出精度を保持することができる。
【００５１】
さらに、入力の前段にパルス変換回路を接続することで、仮にスタート信号がレベル信号である場合であっても、レベル信号を波形整形してパルス信号とし、波形整形のために要した遅延量と同等の遅延量をストップ信号に加えることで整合をとることができる。したがって、レベル入力の際のノイズによる誤作動を防ぐことができ、また、少ない回路リソースにより、省電力と小回路規模を実現することができる。
【００５２】
次に、本発明の第二実施形態に係る遅延量測定回路２０および遅延量測定方法を図面に基づいて説明する。図５は、本発明の第二実施形態に係る遅延量測定回路２０のブロック図である。なお、以下の説明では、第一実施形態と異なる構成のみの説明がなされ、同じ構成は説明が省略されている。
【００５３】
図５に示されているとおり、第二実施形態に係る遅延量測定回路２０は、カウンタ２３が接続されたそれぞれのバッファ用遅延素子２２同士の間（またはバッファ用遅延素子２２とトリガ用遅延素子２１との間）に、複数の付加遅延素子２５が接続されている。それぞれのカウンタ２３間の遅延量が同じとなるように配線配置されるのであれば、付加遅延素子２５は、バッファ用遅延素子２２と同じ仕様、または異なる仕様であってもよく、また、個数や遅延量は任意である。この構成により、付加遅延素子２５の分だけクロックライン２４上の遅延量が増加し、付加遅延素子２５に応じてそれぞれの遅延素子２１，２２への入力が遅延する。したがって、測定することができる遅延量Δを大きくすることができる。
【００５４】
ところで、上記した第一実施形態および第二実施形態に係る遅延量測定回路１０，２０および遅延量測定方法によれば、充分に高い検出精度で遅延量Δを検出することができるが、ＬＳＩ製造時の製造ばらつきにより、個々の半導体素子や配線は、特性がＬＳＩチップ毎に異なる。特に、製造ばらつきにより、個々の半導体素子や配線の遅延量が僅かに異なることで、測定した遅延量Δにばらつきが生じる。そこで、測定結果のばらつきを補償し、さらに高い検出精度を実現することができるのが、第三実施形態に係る遅延量測定回路３０、第四実施形態に係る遅延量測定回路４０およびこれらに基づく遅延量測定方法である。
【００５５】
ここで、本発明の第三実施形態に係る遅延量測定回路３０および遅延量測定方法を図面に基づいて説明する。図６は、本発明の第三実施形態に係る遅延量測定回路３０のブロック図である。なお、以下の説明では、他の実施形態と異なる構成のみの説明がなされ、同じ構成は説明が省略されている。
【００５６】
図６に示されているとおり、本発明の第三実施形態に係る遅延量測定回路３０は、複数のバッファ用遅延素子３２、付加遅延素子３５および複数のトリガ用遅延素子３１が環状に接続され、複数のトリガ用遅延素子３１に入力される入力信号のうちの一つを選択する入力信号選択回路３６と、選択されたトリガ用遅延素子３１に入力されたスタート信号に基づく時間差Δが測定され、入力信号選択回路３６による選択が繰り返される度に測定された複数の時間差Δから、測定結果を算出する演算回路（図示省略）とが備えられている。
【００５７】
第一トリガ用遅延素子３１から第ｎトリガ用遅延素子３１は、それぞれのカウンタ３３よりも前段にそれぞれ接続され、同一のスタート信号が入力される。すなわち、スタート信号は、トリガ用遅延素子３１の個数ｎ個に対応して、第一スタート信号から第ｎスタート信号まである（図６「Ｐｕｌｓｅ＿ＩＮＴ０」「Ｐｕｌｓｅ＿ＩＮＴ２」「Ｐｕｌｓｅ＿ＩＮＴ３」「Ｐｕｌｓｅ＿ＩＮＴｎ」）。入力信号選択回路３６は、例えばＬＵＴやメモリ素子などによって構成され一個または複数個備えられている。
【００５８】
上記のとおり、第三実施形態に係る遅延量測定回路３０は、スタート信号が入力されるセルを一箇所に固定するのではなく、任意の複数のセルに対してスタート信号を入力することができる仕様である。この構成により、トリガ用遅延素子３１に入力されるスタート信号が選択されることで、同一のスタート信号に関し、異なるトリガ用遅延素子３１を基点とした複数の時間差Δが測定され、そして、同一のスタート信号およびストップ信号で複数回の試行を行い、それらの結果であるカウンタ値に対して統計処理を行う。これらを標本とした統計処理によって測定結果を算出することで、測定結果としての多数の標本から最も妥当で精度の高い遅延量Δが導出できる。したがって、それぞれの遅延素子３１，３２，３５の遅延量が、製造ばらつきによって遅延素子毎に僅かに異なる場合であっても、検出精度を良好にすることができる。
【００５９】
また、複数のトリガ用遅延素子３１を用いることで、遅延量測定回路３０全体としての対称性を向上させることができる。その他、ストップ信号を、すべてのバッファ用遅延素子３２に同時に入力するための配置配線が困難である場合などにも有益である。
【００６０】
さらに、入力信号選択回路３６が複数個所に配置されることで冗長化され、さらに検出精度を良好にすることができる。
【００６１】
次に、本発明の第四実施形態に係る遅延量測定回路４０および遅延量測定方法を図面に基づいて説明する。図７は、本発明の第四実施形態に係る遅延量測定回路４０のブロック図である。なお、以下の説明では、他の実施形態と異なる構成のみの説明がなされ、同じ構成は説明が省略されている。
【００６２】
図７に示されているとおり、本発明の第四実施形態に係る遅延量測定回路４０は、複数の遅延量測定回路１０，２０，３０のいずれか、またはこれらのうち任意の組み合わせがアレイ型に配置されて遅延量測定回路群４８が備えられ、それぞれの遅延量測定回路１０，２０，３０の測定結果に基づいて値を校正する統計処理回路４７が備えられている。統計処理回路４７は、例えば、平均や、ヒストグラムによる平滑化などを実現できるものであればよい。
【００６３】
この構成によれば、回路を冗長化させ、それぞれの遅延量測定回路１０，２０，３０の測定結果を標本とした遅延量測定回路群４８全体の結果を統計処理することで検出精度をさらに向上させることができる。また、遅延量測定回路および遅延量測定方法で精度を補償し、補償した値を回路の校正に使用することで校正手法及び校正回路としても使用できる。
【００６４】
次に、本発明の実施例を説明する。
【００６５】
＜実施例＞
図４に示された遅延量測定回路１０によれば、廉価版ＦＰＧＡ（Ｘｉｌｉｎｘ社製Ｓｐａｒｔａｎ６）への実装を想定した実配置配線のシミュレーションから遅延量の検出精度として１ナノ秒が容易に実現できる（図８参照）。さらに、高機能なハイエンドＦＰＧＡやＡＳＩＣに実装する場合は、数十ピコ秒での遅延量の検出も可能である。また、検出精度に限らず、ＦＰＧＡ（Ｘｉｌｉｎｘ社製Ｓｐａｒｔａｎ６）の場合、使用する回路量は、８ステージ、カウンタ・バス幅３ビットのデザイン例でＬＵＴ数：３２、レジスタ数：３６、占有スライス数：２４であり、非常に軽量な実装が可能である。
【００６６】
以上、本発明の実施形態を詳述したが、本発明は上記実施形態に限定されるものではない。本発明は、特許請求の範囲に記載された事項を逸脱することがなければ、種々の設計変更を行うことが可能である。例えば、回路設計技術、詳細な伝搬遅延差を測定する計測技術、半導体の経年劣化を評価する半導体特性評価技術、半導体を使った温度測定技術、個別認証や情報秘匿といったセキュリティ技術などに応用することができる。
【符号の説明】
【００６７】
１０，２０，３０，４０    遅延量測定回路
１１，２１，３１，４１    トリガ用遅延素子（遅延素子）
１２，２２，３２，４２    バッファ用遅延素子（遅延素子）
１３，２３，３３，４３    カウンタ
１４，２４，３４，４４    クロックライン
２５，３５                付加遅延素子
３６                      入力信号選択回路
４７                      統計処理回路
４８                      遅延量測定回路群
１００                    ＴＤＣ
１０１                    遅延素子
１０２                    遅延ライン
１０３                    ＤＦＦ
１０４                    エンコーダ回路
２００                    バーニア型ＴＤＣ
２０１，２０２            遅延素子
２０３                    第一遅延ライン
２０４                    第二遅延ライン
２０５                    ＤＦＦ
２０６                    エンコーダ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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