(57)【特許請求の範囲】
【請求項１】
第１のデータ信号を検知する第１の検出器と、
第２のデータ信号を検知する第２の検出器と、
第１のクロック変換器と、
第２のクロック変換器と、
クロック信号に基づき、前記第１のデータ信号及び前記第２のデータ信号を処理するプロセッサと、
を備え、
前記第１の検出器のデータ信号出力ピンと前記プロセッサの第１のデータ信号入力ピンとは、互いに接続されており、
前記第１の検出器は、差動クロック信号に基づく検出器であり、当該差動クロック信号の正端子及び負端子を少なくとも含み、
前記第１の検出器の差動クロック信号の前記正端子は、前記第１のクロック変換器の第１の入力ピンと互いに接続されており、
前記第１の検出器の差動クロック信号の前記負端子は、前記第１のクロック変換器の第２の入力ピンと互いに接続されており、
前記第１のクロック変換器の出力ピンは、前記プロセッサの第１のクロック入力ピンと互いに接続されており、
前記第１のクロック変換器は、前記第１の検出器により出力され前記第１のクロック変換器の前記第１の入力ピン及び前記第１のクロック変換器の前記第２の入力ピンから入力された差動クロック信号をシングルエンドクロック信号に変換し、かつ、当該シングルエンドクロック信号を前記第１のクロック変換器の前記出力ピンを介して前記プロセッサに出力することに用いられ、
前記第２の検出器のデータ信号出力ピンと前記プロセッサの第２のデータ信号入力ピンとは、互いに接続されており、
前記第２の検出器は、差動クロック信号に基づく検出器であり、当該差動クロック信号の正端子及び負端子を少なくとも含み、
前記第２の検出器の差動クロック信号の前記正端子は、前記第２のクロック変換器の第１の入力ピンと互いに接続されており、
前記第２の検出器の差動クロック信号の前記負端子は、前記第２のクロック変換器の第２の入力ピンと互いに接続されており、
前記第２のクロック変換器の出力ピンは、前記プロセッサの第２のクロック入力ピンと互いに接続されており、
前記第２のクロック変換器は、前記第２の検出器により出力され前記第２のクロック変換器の前記第１の入力ピン及び前記第２のクロック変換器の前記第２の入力ピンから入力された差動クロック信号をシングルエンドクロック信号に変換し、かつ、当該シングルエンドクロック信号を前記第２のクロック変換器の前記出力ピンを介して前記プロセッサに出力することに用いられ、
前記第１の検出器の差動クロック信号の前記正端子から前記第１のクロック変換器の前記第１の入力ピンまでの距離は、前記第１のクロック変換器の前記出力ピンから前記プロセッサの前記第１のクロック入力ピンまでの距離より大きく、
前記第１の検出器の差動クロック信号の前記負端子から前記第１のクロック変換器の前記第２の入力ピンまでの距離は、前記第１のクロック変換器の前記出力ピンから前記プロセッサの前記第１のクロック入力ピンまでの距離より大きく、
前記第２の検出器の差動クロック信号の前記正端子から前記第２のクロック変換器の前記第１の入力ピンまでの距離は、前記第２のクロック変換器の前記出力ピンから前記プロセッサの前記第２のクロック入力ピンまでの距離より大きく、
前記第２の検出器の差動クロック信号の前記負端子から前記第２のクロック変換器の前記第２の入力ピンまでの距離は、前記第２のクロック変換器の前記出力ピンから前記プロセッサの前記第２のクロック入力ピンまでの距離より大きく、
前記第１のクロック変換器は、前記第１のクロック変換器の前記第１の入力ピン及び前記第１のクロック変換器の前記第２の入力ピンから入力された差動クロック信号の２つのクロック信号に対して比較を行う比較器であり、
前記第２のクロック変換器は、前記第２のクロック変換器の前記第１の入力ピン及び前記第２のクロック変換器の前記第２の入力ピンから入力された差動クロック信号の２つのクロック信号に対して比較を行う比較器であり、
前記第１の検出器及び前記第２の検出器のそれぞれの前記正端子、前記負端子、及び前記データ信号出力ピンは、前記第１の検出器の前記データ信号出力ピン、前記第１の検出器の前記正端子、前記第１の検出器の前記負端子、前記第２の検出器の前記正端子、前記第２の検出器の前記負端子、前記第２の検出器の前記データ信号出力ピンの順で並んでおり、
前記プロセッサは、モノリシックＦＰＧＡである、
データ処理装置。
【請求項２】
前記第１の検出器及び前記第２の検出器の少なくとも一方は、低電圧差動信号インタフェースを用いている画像センサを含み、
前記プロセッサは、フィールド・プログラマブル・ゲート・アレイＦＰＧＡにより構成されたプロセッサを含む、
請求項１に記載のデータ処理装置。
【請求項３】
データ実行部と、
前記データ実行部のデータ入力ピン及び前記プロセッサのデータ出力ピンと、
をさらに備え、
前記データ実行部は、前記データ入力ピンから入力された前記プロセッサにより処理されたデータに応答することに用いられる、
請求項１又は２に記載のデータ処理装置。
【請求項４】
第１の検出器と、第２の検出器と、プロセッサと、第１のクロック変換器と、第２のクロック変換器とを備え、
前記第１の検出器は、飛行過程において、関連する第１のデータ信号を検知することに用いられており、
前記第２の検出器は、飛行過程において、関連する第２のデータ信号を検知することに用いられ、
前記プロセッサは、クロック信号に基づき前記第１のデータ信号及び前記第２のデータ信号を処理することに用いられ、
前記第１の検出器のデータ信号出力ピンと前記プロセッサの第１のデータ信号入力ピンとは、互いに接続されており、
前記第１の検出器は、差動クロック信号に基づく検出器であり、当該差動クロック信号の正端子及び負端子を少なくとも含み、
前記第１の検出器の差動クロック信号の前記正端子は、前記第１のクロック変換器の第１の入力ピンと互いに接続されており、
前記第１の検出器の差動クロック信号の前記負端子は、前記第１のクロック変換器の第２の入力ピンと互いに接続されており、
前記第１のクロック変換器の出力ピンは、前記プロセッサの第１のクロック入力ピンと互いに接続されており、
前記第１のクロック変換器は、前記第１の検出器により出力され前記第１のクロック変換器の前記第１の入力ピン及び前記第１のクロック変換器の前記第２の入力ピンから入力された差動クロック信号をシングルエンドクロック信号に変換し、かつ、当該シングルエンドクロック信号を前記第１のクロック変換器の前記出力ピンを介して前記プロセッサに出力することに用いられ、
前記第２の検出器のデータ信号出力ピンと前記プロセッサの第２のデータ信号入力ピンとは、互いに接続されており、
前記第２の検出器は、差動クロック信号に基づく検出器であり、当該差動クロック信号の正端子及び負端子を少なくとも含み、
前記第２の検出器の差動クロック信号の前記正端子は、前記第２のクロック変換器の第１の入力ピンと互いに接続されており、
前記第２の検出器の差動クロック信号の前記負端子は、前記第２のクロック変換器の第２の入力ピンと互いに接続されており、
前記第２のクロック変換器の出力ピンは、前記プロセッサの第２のクロック入力ピンと互いに接続されており、
前記第２のクロック変換器は、前記第２の検出器により出力され前記第２のクロック変換器の前記第１の入力ピン及び前記第２のクロック変換器の前記第２の入力ピンから入力された差動クロック信号をシングルエンドクロック信号に変換し、かつ、当該シングルエンドクロック信号を前記第２のクロック変換器の前記出力ピンを介して前記プロセッサに出力することに用いられ、
前記第１の検出器の差動クロック信号の前記正端子から前記第１のクロック変換器の前記第１の入力ピンまでの距離は、前記第１のクロック変換器の前記出力ピンから前記プロセッサの前記第１のクロック入力ピンまでの距離より大きく、
前記第１の検出器の差動クロック信号の前記負端子から前記第１のクロック変換器の前記第２の入力ピンまでの距離は、前記第１のクロック変換器の前記出力ピンから前記プロセッサの前記第１のクロック入力ピンまでの距離より大きく、
前記第２の検出器の差動クロック信号の前記正端子から前記第２のクロック変換器の前記第１の入力ピンまでの距離は、前記第２のクロック変換器の前記出力ピンから前記プロセッサの前記第２のクロック入力ピンまでの距離より大きく、
前記第２の検出器の差動クロック信号の前記負端子から前記第２のクロック変換器の前記第２の入力ピンまでの距離は、前記第２のクロック変換器の前記出力ピンから前記プロセッサの前記第２のクロック入力ピンまでの距離より大きく、
前記第１のクロック変換器は、前記第１のクロック変換器の前記第１の入力ピン及び前記第１のクロック変換器の前記第２の入力ピンから入力された差動クロック信号の２つのクロック信号に対して比較を行う比較器であり、
前記第２のクロック変換器は、前記第２のクロック変換器の前記第１の入力ピン及び前記第２のクロック変換器の前記第２の入力ピンから入力された差動クロック信号の２つのクロック信号に対して比較を行う比較器であり、
前記第１の検出器及び前記第２の検出器のそれぞれの前記正端子、前記負端子、及び前記データ信号出力ピンは、前記第１の検出器の前記データ信号出力ピン、前記第１の検出器の前記正端子、前記第１の検出器の前記負端子、前記第２の検出器の前記正端子、前記第２の検出器の前記負端子、前記第２の検出器の前記データ信号出力ピンの順で並んでおり、
前記プロセッサは、モノリシックＦＰＧＡである、
航空機。
【請求項５】
前記第１の検出器及び前記第２の検出器の少なくとも一方は、低電圧差動信号インタフェースを用いている画像センサを含み、
前記プロセッサは、フィールド・プログラマブル・ゲート・アレイＦＰＧＡにより構成されたプロセッサを含む、
請求項４に記載の航空機。
【請求項６】
データ実行部と、
前記データ実行部のデータ入力ピン及び前記プロセッサのデータ出力ピンと、
をさらに備え、
前記データ実行部は、前記データ入力ピンから入力された前記プロセッサにより処理されたデータに応答することに用いられる、
請求項４又は５に記載の航空機。
【請求項７】
前記データ実行部は、飛行コントローラであり、または視覚データを伝送するための通信モジュールである、
請求項６に記載の航空機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子技術の分野に関し、特にデータ処理装置及び航空機に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ、フィールドプログラマブル・ゲート・アレイ）はセミカスタムな集積回路であり、ユーザはＦＰＧＡを任意のデジタル集積回路チップになるようにプログラム的に設計することができる。ＦＰＧＡはその柔軟性によりデジタル信号インタフェースの最適な選択となる。
【０００３】
ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ、低電圧差動信号）インタフェースによるデータ伝送方式は、データを高速に伝送でき、雑音が少なく、電力消費が少ないなどの利点があるため、画像センサなどの装置において幅広く用いられている。ＬＶＤＳのクロック出力チャンネルは、２つの関連するピンを含み、このピンが差動クロック信号の正端子と差動クロック信号の負端子である。
【０００４】
ＬＶＤＳがＦＰＧＡと適合してデータ処理を行うとき、１つのＬＶＤＳリンクはＦＰＧＡ上の１つのＰＬＬと１対の専用クロックピンとを必要とする。図１に示された従来の接続方式は、１対のみの専用クロックピンを有するＦＰＧＡにおいて、１つのみの画像センサにアクセス可能である。２つのＬＶＤＳの差動クロック信号がそれぞれ入力された後に、それらに対してＦＰＧＡは融合演算を行い、入力されたデータ信号をサンプリングするためのクロック信号を得て、このクロック信号に基づきデータ信号をサンプリングする。
【０００５】
ＦＰＧＡにおいて、ＰＬＬと専用クロックピンはいずれも逼迫するリソースであるので、現在用いられている二重クロック信号を有するチェーンをＦＰＧＡクロックピンにアクセスする方式は、モノリシックＦＰＧＡがアクセスできる二重クロック信号を有するカメラなどの検出器の数を制限している。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施例は、従来のＦＰＧＡに基づいてアクセスする該当検出器の数を増加することができる、データ処理装置及び航空機を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施例は、データ信号を検知するための検出器と、クロック信号に基づき前記データ信号を処理するためのプロセッサ、及びクロック変換器を含み、
前記検出器のデータ信号出力ピンは前記プロセッサのデータ信号入力ピンと互いに接続されており、
前記検出器は少なくとも２つのクロック出力ピンを含み、前記検出器の各クロック出力ピンが前記クロック変換器の１つの入力ピンと互いに接続されており、
前記クロック変換器の出力ピンは前記プロセッサのクロック入力ピンと互いに接続されており、
前記クロック変換器は、各入力ピンから入力されたクロック信号をシングルエンドクロック信号に変換し、前記シングルエンドクロック信号を前記出力ピンを介して前記プロセッサに出力することに用いられるデータ処理装置を提供する。
【０００８】
また、前記検出器は差動クロック信号に基づく検出器であり、
前記検出器の差動クロック信号の正端子は前記クロック変換器の第１の入力ピンと互いに接続されており、
前記検出器の差動クロック信号の負端子は前記クロック変換器の第２の入力ピンと互いに接続されており、
前記クロック変換器は、具体的に、前記検出器により出力された差動クロック信号をシングルエンドクロック信号に変換し、前記プロセッサに出力することに用いられる。
【０００９】
また、前記検出器の差動クロック信号の正端子から前記クロック変換器の第１の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きく、及び／又は前記検出器の差動クロック信号の負端子から前記クロック変換器の第２の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きい。
【００１０】
また、前記検出器は低電圧差動信号インタフェースを用いている画像センサを含み、前記プロセッサはフィールド・プログラマブル・ゲート・アレイＦＰＧＡにより構成されたプロセッサを含む。
【００１１】
また、前記装置は、データ実行部と、
前記データ実行部のデータ入力ピン及び前記プロセッサのデータ出力ピンと、
をさらに含み、
前記データ実行部は、前記データ入力ピンから入力された前記プロセッサにより処理されたデータに応答することに用いられる。
【００１２】
これに応じて、本発明の実施例は、検出器と、プロセッサと、クロック変換器とを含み、
前記検出器は、飛行過程において、関連するデータ信号を検知することに用いられており、
前記プロセッサは、クロック信号に基づき前記データ信号を処理することに用いられており、
前記検出器のデータ信号出力ピンは前記プロセッサのデータ信号入力ピンと互いに接続されており、
前記検出器は少なくとも２つのクロック出力ピンを含み、前記検出器の各クロック出力ピンが前記クロック変換器の１つの入力ピンと互いに接続されており、
前記クロック変換器の出力ピンは前記プロセッサのクロック入力ピンと互いに接続されており、
前記クロック変換器は、各入力ピンから入力されたクロック信号をシングルエンドクロック信号に変換し、かつ前記シングルエンドクロック信号を前記出力ピンを介して前記プロセッサに出力することに用いられる航空機をさらに提供する。
【００１３】
また、前記検出器は差動クロック信号に基づく検出器であり、
前記検出器の差動クロック信号の正端子は前記クロック変換器の第１の入力ピンと互いに接続されており、
前記検出器の差動クロック信号の負端子は前記クロック変換器の第２の入力ピンと互いに接続されており、
前記クロック変換器は、具体的に、前記検出器により出力された差動クロック信号をシングルエンドクロック信号に変換し、前記プロセッサに出力することに用いられる。
【００１４】
また、前記検出器の差動クロック信号の正端子から前記クロック変換器の第１の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きく、及び／又は前記検出器の差動クロック信号の負端子から前記クロック変換器の第２の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きい。
【００１５】
また、前記検出器は低電圧差動信号インタフェースを用いる画像センサを含み、前記プロセッサはフィールド・プログラマブル・ゲート・アレイＦＰＧＡにより構成されたプロセッサを含む。
【００１６】
また、前記航空機は、データ実行部と、
前記データ実行部のデータ入力ピン及び前記プロセッサのデータ出力ピンと、
をさらに含み、
前記データ実行部は、前記データ入力ピンから入力された前記プロセッサにより処理されたデータに応答することに用いられる。
【００１７】
また、前記データ実行部は、飛行コントローラであり、または視覚データを伝送するための通信モジュールである。
【００１８】
本発明の実施例は、従来のモノリシックＦＰＧＡにより構成されたプロセッサに基づいて、該当モノリシックＦＰＧＡにより構成されたプロセッサを２つのクロック信号を有するさらに多くの検出器にまたは他の複数のクロック信号を有する検出器にアクセスさせ、低コストで検出器のアクセスの量を増加させることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来のカメラとＦＰＧＡにより構成されたプロセッサとの接続を示す図である。
【図２】図２は、本発明の実施例に係るデータ処理装置の構造を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態に係る添付図面を参照しながら、本発明の実施形態に係る技術的解決手段を明確かつ完全に説明する。当然のことながら、ここで説明する実施形態は本発明の実施形態の全てではなく一部にすぎない。当業者が創造的な作業なしに本発明の実施形態に基づいて得る他の全ての実施形態は、本発明の保護範囲に入る。
【００２１】
本発明の実施例に用いられているクロック変換器は、クロック信号がＦＰＧＡにより構成されたプロセッサにアクセスされた前に、必要に応じて２つのクロック信号を直接処理し、１つの信号に変換してＦＰＧＡにより構成されたプロセッサに入力する。例えば、上述のＬＶＤＳに対応する２つの差動クロック信号について、前記クロック変換器は、差動クロック信号の正端子ＬＶＤＳ＿ＣＬＫ＿Ｐ信号と差動クロック信号の負端子ＬＶＤＳ＿ＣＬＫ＿Ｎ信号に対して直接に融合かつ変換を行い、データ信号サンプリングを指示するための１つのクロック信号を取得しかつＦＰＧＡに入力する。
【００２２】
図２は、本発明の実施例に係るデータ処理装置の構造を示す図である。この装置は、撮像処理などの場合に適用でき、具体的には、無人機内に設けられ、航空画像などの収集と処理の機能を実現してもよく、当然のことながら、リモコンカーや、ロボット等の機器内に設けられてもよい。
【００２３】
具体的には、前記装置は、データ信号を検知するための検出器１、クロック信号に基づき前記データ信号を処理するためのプロセッサ２、及びクロック変換器３を含み、ここで、前記検出器１のデータ信号出力ピンは前記プロセッサ２のデータ信号入力ピンと互いに接続されており、前記検出器１の第１のクロック出力ピンは前記クロック変換器３の第１の入力ピンと互いに接続されており、前記検出器１の第２のクロック出力ピンは前記クロック変換器３の第２の入力ピンと互いに接続されており、
前記クロック変換器３の出力ピンと前記プロセッサ２のクロック入力ピンとは互いに接続されており、
前記クロック変換器３は、第１の入力ピンと第２の入力ピンから入力されたクロック信号をシングルエンドクロック信号に変換し、前記シングルエンドクロック信号を前記プロセッサ２に出力することに用いられる。
【００２４】
具体的には、図２に示すように、前記検出器１は具体的にカメラなどの画像センサであり、ＬＶＤＳインタフェースを用いて前記プロセッサ２と互いに接続されている。前記プロセッサ２は、ＦＰＧＡに基づき構成されている。本発明の実施例において、このＦＰＧＡにより構成されたプロセッサ２は、少なくとも１対のクロックインターフェイスを含む。
【００２５】
具体的には、本発明の実施例において、前記検出器１は差動クロック信号に基づく検出器１であり、前記検出器１の差動クロック信号の正端子は前記クロック変換器３の第１の入力ピンと互いに接続されており、前記検出器１の差動クロック信号の負端子は前記クロック変換器３の第２の入力ピンと互いに接続されており、
前記クロック変換器３は、具体的には、前記検出器１により出力された差動クロック信号をシングルエンドクロック信号に変換し、前記プロセッサ２に出力することに用いられる。前記図２において、ＬＶＤＳ＿ｄａｔａ＿Ｐ／Ｎは検出器１のデータ出力インタフェースであり、検出器１が画像などの生データ信号を収集した後、データ信号をＬＶＤＳ＿ｄａｔａ＿Ｐ／Ｎ出力ピンを介して前記プロセッサ２に出力する。ＬＶＤＳ＿ＣＬＫ＿Ｐ差動クロック信号の正端子インタフェースと、ＬＶＤＳ＿ＣＬＫ＿Ｎ差動クロック信号の負端子インタフェースとはそれぞれ、１つの差動クロック信号をクロック変換器３に伝送する。
【００２６】
クロック変換器３は、具体的には、差動信号からシングルエンド信号に変換する変換器であってもよい。この変換器は、２つの信号を融合した後、１つのクロック信号を得て、前記プロセッサ２の１つのクロックピンにアクセスさせる。前記プロセッサ２は直接、クロック変換器３により変換された１つのクロック信号に基づき、ＬＶＤＳ＿ｄａｔａ＿Ｐ／Ｎピンから受信したデータ信号に対してサンプリングして、相応するディジタル画像信号のようなディジタル信号を得る。具体的には、このクロック変換器３は比較器であってもよい。この比較器は、入力された２つのクロック信号に対して比較を行い、比較結果が０より大きいとき、レベル値が１である信号を出力し、０以下であるとき、レベル値が０である信号を出力する。
【００２７】
当然のことながら、ＦＰＧＡにより構成された前記プロセッサ２は、生データを得るデジタルデータを処理するサンプリングなどの処理を実現するとともに、必要に応じて画面の画素補償のような他の機能も配置可能である。ここでは詳細な説明は省略する。
【００２８】
さらに、前記検出器１の差動クロック信号の正端子から前記クロック変換器３の第１の入力ピンまでの距離は、前記クロック変換器３の出力ピンから前記プロセッサ２の入力ピンまでの距離より大きく、及び／又は前記検出器１の差動クロック信号の負端子から前記クロック変換器３の第２の入力ピンまでの距離は、前記クロック変換器３の出力ピンから前記プロセッサ２の入力ピンまでの距離より大きい。
【００２９】
ＬＶＤＳの２つの差動クロック信号の振幅が比較的小さいことによって、生じた干渉も比較的小さいため、検出器１からクロック変換器３までの信号伝送ケーブルの長さを、クロック変換器３から前記プロセッサ２までの信号伝送ケーブルの長さより大きくすることができ、これによって信号干渉を低減する。
【００３０】
さらに、本発明の実施例に係る前記装置は、データ実行部と、前記データ実行部のデータ入力ピン及び前記プロセッサ２のデータ出力ピンとをさらに含む。前記データ実行部は、前記データ入力ピンから入力された前記プロセッサ２により処理されたデータに応答することに用いられる。
【００３１】
このデータ実行部は、具体的には、コントローラや、ディスプレイや、通信モジュールなどである。前記プロセッサ２は所望のデジタル信号を得た後、コントローラに送信することによって、コントローラにこのデジタル信号に基づき相応する制御処理をさせる。例えば、飛行制御において、コントローラはカメラにより検知された障害物によって、障害物を回避して飛行するように制御する。または、前記プロセッサ２は所望のデジタル信号を得た後、ディスプレイに送信し、ディスプレイによりデジタル信号に対応する画像を直接解析かつ表示する。または、前記プロセッサ２は所望のデジタル信号を得た後、通信モジュールに送信し、通信モジュールにより対応するユーザ端末に送信する。
【００３２】
本発明の実施例は、モノリシックＦＰＧＡにより構成されたプロセッサ２のサイズ、重量、及びコストを増加させず、モノリシックＦＰＧＡにより構成されたプロセッサ２をより多くのＬＶＤＳのような２つのクロック信号または他の複数のクロック信号を有する検出器１にアクセスさせ、低コストで検出器１のアクセスの量を増加させることができる。
【００３３】
本発明の実施例は、固定翼航空機や、回転翼航空機などを含む航空機をさらに提供する。具体的には、前記航空機は、検出器と、プロセッサと、クロック変換器を含み、
前記検出器は、飛行過程において、関連するデータ信号を検知することに用いられており、
前記プロセッサは、クロック信号に基づき前記データ信号を処理することに用いられており、
前記検出器のデータ信号出力ピンは前記プロセッサのデータ信号入力ピンと互いに接続されており、
前記検出器は少なくとも２つのクロック出力ピンを含み、前記検出器の各クロック出力ピンが前記クロック変換器の１つの入力ピンと互いに接続されており、
前記クロック変換器の出力ピンは前記プロセッサのクロック入力ピンと互いに接続されており、
前記クロック変換器は、各入力ピンから入力されたクロック信号をシングルエンドクロック信号に変換し、かつ前記シングルエンドクロック信号を前記出力ピンを介して前記プロセッサに出力することに用いられる。
【００３４】
さらに、前記検出器は差動クロック信号に基づく検出器であり、
前記検出器の差動クロック信号の正端子は前記クロック変換器の第１の入力ピンと互いに接続されており、
前記検出器の差動クロック信号の負端子は前記クロック変換器の第２の入力ピンと互いに接続されており、
前記クロック変換器は、具体的に、前記検出器により出力された差動クロック信号をシングルエンドクロック信号に変換し、前記プロセッサに出力することに用いられる。
【００３５】
さらに、前記検出器の差動クロック信号の正端子から前記クロック変換器の第１の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きく、及び／又は前記検出器の差動クロック信号の負端子から前記クロック変換器の第２の入力ピンまでの距離は、前記クロック変換器の出力ピンから前記プロセッサの入力ピンまでの距離より大きい。
【００３６】
さらに、前記検出器は、低電圧差動信号インタフェースを用いる画像センサを含み；前記プロセッサは、フィールド・プログラマブル・ゲート・アレイＦＰＧＡにより構成されたプロセッサを含む。
【００３７】
さらに、前記航空機は、データ実行部と、
前記データ実行部のデータ入力ピン及び前記プロセッサのデータ出力ピンと、
をさらに含んでもよく、
前記データ実行部は、前記データ入力ピンから入力された前記プロセッサにより処理されたデータに応答することに用いられる。
【００３８】
さらに、前記データ実行部は、飛行コントローラであり、または視覚データを伝送するための通信モジュールである。
【００３９】
航空機における各組立体の具体的な実現は、図２に示すような対応するデータ処理装置の実施例に関連する構造の説明を参照することができる。
【００４０】
本発明の実施例は、モノリシックＦＰＧＡにより構成されたプロセッサのサイズ、重量、及びコストを増加させず、モノリシックＦＰＧＡにより構成されたプロセッサをより多くのＬＶＤＳのような２つのクロック信号または他の複数のクロック信号を有する検出器にアクセスさせ、低コストで検出器のアクセスの量を増加させるとともに、低コストで航空機の機能を拡張することができる。
【００４１】
以上の説明は本発明に係る実施形態にすぎず、本発明の保護範囲を限定しようとするものではない。本発明の明細書及び添付図面によって作成したすべての同等構造又は同等フロー変更を、直接又は間接的に他の関連する技術分野に実施することは、いずれも同じ理由により本発明の特許保護範囲内に含まれる。
【図１】
0006289633.tif 000002
【図２】
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