(57)【特許請求の範囲】
【請求項１】
直流入力電圧を所望の直流出力電圧に変換して出力するＤＣ−ＤＣコンバータにおいて、
前記直流入力電圧に接続されクロック信号に同期して動作するハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子を駆動するために前記直流入力電圧以上に昇圧された第１駆動信号を供給する第１ドライバと、
前記第１駆動信号を生成するためにブートストラップキャパシタを有するブートストラップ回路と、
前記直流入力電圧と接地電位との間に前記ハイサイドスイッチング素子と直列に接続され前記ハイサイドスイッチング素子がオフのときにオンするローサイドスイッチング素子と、
前記ローサイドスイッチング素子を駆動し前記第１駆動信号と相補的な第２駆動信号が印加される第２ドライバと、
前記第１ドライバ及び前記第２ドライバを駆動するドライブロジック回路を備え、
前記ドライブロジック回路は、前記第２ドライバに対して前記第２駆動信号及び前記クロック信号とほぼ等価な第３駆動信号のいずれか一方を選択して印加することにより同期整流方式及び非同期整流方式のいずれか一方を選択する選択手段を備えていることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記クロック信号は矩形波を構成する第１パルス幅ｗ１と第２パルス幅ｗ２を有し、前記ローサイドスイッチング素子がオンされるオンデューティ比Ｄｏ（＝ｗ１／（ｗ１＋ｗ２））は０．０２〜０．３０であることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記選択手段が前記第２駆動信号を選択したとき、前記ＤＣ−ＤＣコンバータは前記同期整流方式で動作することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記選択手段が前記第３駆動信号を選択したとき、前記ローサイドスイッチング素子と並列に整流ダイオードが結合された前記非同期整流方式で動作することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記ハイサイドスイッチング素子、前記ローサイドスイッチング素子、前記第１ドライバ、前記第２ドライバ、前記ドライブロジック回路は複数の外部端子を備えた半導体集積回路装置に内蔵されており、前記ドライブロジック回路の前記選択手段には前記外部端子の１つが配設されており、前記選択手段に設けた前記外部端子に前記同期整流方式及び前記非同期整流方式のいずれか一方を選択する選択信号が印加されることを特徴とする請求項３または請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記ＤＣ−ＤＣコンバータはさらに、前記直流出力電圧を分圧し帰還電圧を生成する帰還電圧生成手段と、
前記帰還電圧と基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと、
前記クロック信号に同期した三角波電圧を生成するスロープ電圧生成回路と、
前記誤差電圧と前記三角波電圧とを比較してパルス幅が変調されたパルス幅変調信号を生成するＰＷＭコンパレータとを備え、前記ＰＷＭコンパレータから出力された前記パルス幅変調信号は前記選択手段の一方の入力端に、さらに前記選択手段の他方の入力端には前記クロック信号が入力され、前記選択手段の出力端から前記第２駆動信号及び前記第３駆動信号の一方が選択されて前記第２ドライバに供給されることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記選択手段は、前記パルス幅変調信号及び前記クロック信号を論理積演算する回路手段と、前記論理積演算した信号と前記クロック信号とのいずれか一方を出力するスイッチを備え、前記スイッチの出力側から前記選択手段に配設された前記外部端子に印加された前記選択信号に基づき前記第２駆動信号及び前記第３駆動信号のいずれか一方を前記第２ドライバに印加することを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記ＤＣ−ＤＣコンバータはさらに過電流保護回路を備え、前記過電流保護回路は前記ハイサイドスイッチング素子に流れる電流が所定の基準値を超えた時、前記ドライブロジック回路を介して、前記ハイサイドスイッチング素子をオフさせることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣ−ＤＣコンバータに係り、特にブートストラップ回路を備えるとともに、同期整流方式又は非同期整流方式（ダイオード整流方式ともいうが、本書では非同期整流方式と呼称する）のいずれか一方を選択するものに係る。
【背景技術】
【０００２】
ハイサイドスイッチング素子にＮチャンネルＭＯＳＦＥＴ［Metal Oxide Semiconductor Field Effect Transistor］を使用するＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチング素子を十分にオンさせるために、そのゲートに印加する駆動電圧をドレインに印加される入力電圧以上に昇圧するブートストラップ回路が採用されている。前記ブートストラップ回路はローサイドスイッチング素子としてＮチャンネルＭＯＳＦＥＴを使う、いわゆる同期整流方式であってもＮチャンネルＭＯＳＦＥＴを使わずに、整流ダイオードを使う、いわゆる非同期整流方式のいずれにも用いられる。なお、ハイサイドスイッチング素子にＰチャンネルＭＯＳＦＥＴを用いる場合にはブートストラップ回路は不要である。しかしこの場合にはトランジスタの特性上、ＰチャンネルＭＯＳＦＥＴのサイズはＮチャンネルＭＯＳＦＥＴに比べてたとえば２〜３倍の大きさにしなければならないという不具合が生じる。このため、ブートストラップ回路を用いＮチャンネルＭＯＳＦＥＴでハイサイドスイッチング素子を構成するＤＣ−ＤＣコンバータは少なくない。
【０００３】
ＤＣ−ＤＣコンバータは降圧型、昇圧型にかかわらず、たとえば同期整流方式と非同期整流方式に分けることができる。同期整流方式は、ハイサイドスイッチング素子とローサイドスイッチング素子のオン／オフを相補的に制御する方式である。ローサイドスイッチング素子にハイサイドスイッチング素子と同導電型のＮチャンネルＭＯＳＦＥＴを用い、非同期整流方式はローサイドスイッチング素子を用いずに、その代替としてたとえばショットキーバリアダイオードを採用するものである。通常、ハイサイドスイッチング素子とローサイドスイッチング素子は同一の半導体チップに集積（ＩＣ）化されることが多い。このため同期整流方式では消費電力が増大してしまう。一方、非同期整流方式ではショットキーバリアダイオードはＩＣの外付けとして設けられるので半導体チップの消費電力には影響を及ぼさない。ショットキーバリアダイオードの順方向電圧は０．２Ｖ〜０．５Ｖであり、通常のＰＮ接合のダイオードの順方向電圧の０．７Ｖに比べて小さいのでＤＣ−ＤＣコンバータ全体の消費電力を低減させる観点から有利である。
【０００４】
特許文献１は出力電圧が高い場合においても、ブートストラップキャパシタの初期充電を完了でき、且つ高速に起動できるＤＣ−ＤＣコンバータを提供する、としている。特許文献１の更なる説明については後述する。
【０００５】
特許文献２はＤＣ−ＤＣコンバータにおいて、同期／非同期の切替を負荷状態に応じた最適なタイミングで行うと、している。
【０００６】
図５は、特許文献１に記載された一従来例の降圧型ＤＣ−ＤＣコンバータの回路ブロック図を示す。従来例はハイサイドスイッチング素子５１を駆動するブートストラップ回路、ハイサイドスイッチング素子５１と直列接続されたスイッチ６０と、スイッチ６０に並列接続された還流ダイオード５３と、ハイサイドスイッチング素子５１をオン／オフするドライバ６３と、ドライバ６３の制御回路６１と、スイッチ６０をオン／オフする発振器６７と、を有する。
【０００７】
発振器６７は制御回路６１の入力であるrun/stopバー信号がインバータ６６を介して供給されているため、run/stopバー信号がハイレベルのときに停止（発振器６７の出力はローレベル）し、ローレベルのときに動作（発振器６７はパルスを出力）する。
発振器６７の出力信号がハイレベルのとき、スイッチ６０がオンになり、レギュレータ５５からブートストラップダイオード５６、抵抗５７、ブートストラップキャパシタ５２、スイッチ６０という経路でブートストラップキャパシタ５２に充電電流が流れる。このときに出力ＯＵＴからはインダクタ５８、スイッチ６０という経路で出力キャパシタ５９に放電電流が流れる。発振器６７の出力信号がローレベルのとき、スイッチ６０がオフになり、インダクタＬ５８を経由して流れる電流はハイサイドスイッチング素子５１のボディーダイオード（図示せず）と、入力ＩＮへと流れながら減少し、ハイサイドスイッチング素子５１の低電位側の端子電圧Ｖｓｗがローレベルになる。
【０００８】
発振器６７の出力信号が再びハイレベルになるとスイッチ６０は再びオンし、ブートストラップキャパシタ５２の充電が行われる。こうした一連の動作を繰り返すことにより、出力電圧Ｖｏｕｔが十分に低下しない場合でも端子電圧Ｖｓｗの上昇を抑制することによりブートストラップキャパシタ５２を十分に充電することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２００５５４号公報
【特許文献２】特開２０１１−７８２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし図５に示された特許文献１のＤＣ−ＤＣコンバータの構成では、余分の発振器６７が必要となるので、半導体チップの面積が比較的増大するという問題が生じる。また、特許文献１はＤＣ−ＤＣコンバータを起動するにあたり、一時的にブートストラップキャパシタの充電を行い、確実且つ高速に起動させることを目的とするものであって、ＤＣ−ＤＣコンバータの定常状態でのブートストラップキャパシタの充電については何ら示唆していない。さらに加えて特許文献１は同期整流方式及び非同期整流方式の両者に適用できることは示唆するも両者間で方式を切り替えることについては何ら示唆していない。
【００１１】
また、特許文献２は、同期整流方式もしくは非同期整流方式に切り替えることは可能であるが、両者を切り替えるためにハイサイドスイッチング素子のオフ期間の絶対値を検出するオフ期間検出手段と、オフ期間の絶対値に基づいて同期整流と非同期整流の切替を行う制御切替手段を用意しなければならず回路構成がやや複雑になるという問題点が存在する。さらに、ハイサイドスイッチング素子のオフ期間の絶対値を検出しているため、動作周波数が変わる場合も想定するとオフ期間検出手段と制御切替手段はさらに複雑になってしまい、さらなる回路の増大を招く。加えて、非同期整流に切り替えられた場合にはローサイドスイッチング素子側に内蔵され比較的順方向電圧が大きなボディイダイオードを使用することになり消費電力の低減化は実現できないことになる。
【００１２】
本発明は、上記の問題点に鑑み、装置の大型化やコストアップを抑えつつ、シンプルな構造で同期整流方式か非同期整流方式かを簡便に選択可能ならしめ、且つ確実，高速に起動できるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るＤＣ−ＤＣコンバータは、直流入力電圧を所望の直流出力電圧に変換して出力するＤＣ−ＤＣコンバータにおいて、直流入力電圧に接続されクロック信号に同期して動作するハイサイドスイッチング素子と、ハイサイドスイッチング素子を駆動するために直流入力電圧以上に昇圧された第１駆動信号が供給される第１ドライバと、第１駆動信号を生成するためにブートストラップキャパシタを有するブートストラップ回路と、
直流入力電圧と接地電位との間にハイサイドスイッチング素子と直列に接続されハイサイドスイッチング素子がオフのときにオンするローサイドスイッチング素子と、
ローサイドスイッチング素子を駆動し第１駆動信号と相補的な第２駆動信号が供給される第２ドライバと、
第１ドライバ及び第２ドライバを駆動するドライブロジック回路とを備え、
ドライブロジック回路は、第２ドライバに対して第２駆動信号及びクロック信号とほぼ等価な第３駆動信号のいずれか一方を選択して供給する選択手段を備える。
【００１４】
また本発明に係るＤＣ−ＤＣコンバータは、クロック信号は矩形波を構成する第１パルス幅ｗ１と第２パルス幅ｗ２を有し、ローサイドスイッチング素子がオンされるオンデューティ比Ｄｏ（＝ｗ１／（ｗ１＋ｗ２））は０．０２〜０．３０である。
【発明の効果】
【００１５】
本発明のブートストラップ回路を備えたＤＣ−ＤＣコンバータは、シンプルな構造で同期整流方式及び非同期整流方式のいずれか一方を容易に選択可能ならしめ、且つ、非同期整流方式であってもブートストラップ回路を作動させることができるので所望の昇圧動作を維持することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るＤＣ−ＤＣコンバータの一構成例を示す図
【図２】ドライブロジック回路１０６の一構成例を示す図
【図３】図１に示す一構成例のＤＣ−ＤＣコンバータを非同期整流方式で使用したときの回路動作を説明する図
【図４】駆動制御シーケンスの一例を示すタイミングチャート
【図５】従来のブートストラップ回路を備える降圧型ＤＣ−ＤＣコンバータの一般的構成を示す図
【発明を実施するための形態】
【００１７】
図１は本発明に係るＤＣ−ＤＣコンバータを示す回路図である。本構成例のＤＣ−ＤＣコンバータは、半導体集積回路装置１００と、これに外付けされるディスクリート素子として、キャパシタ２０１、ブートストラップキャパシタ２０２、インダクタ２０３、整流ダイオード２０４、及び平滑キャパシタ２０５、を有する。
【００１８】
なお、図１示の回路構成は同期整流方式及び非同期清流方式の２つに適用されるが、同期整流方式では整流ダイオード２０４は不用である。しかし、使用上、両者間で切り替えが頻繁に生じる場合には整流ダイオード２０４を実装できるスペースを、あらかじめ、たとえばプリント基板上に用意しておくことが好ましい。
【００１９】
半導体集積回路装置１００は、トランジスタ１０１、トランジスタ１０２、第１ドライバ１０３、第２ドライバ１０４、ブートストラップダイオード１０５、ドライブロジック回路１０６、過電流保護回路１０７、スロープ電圧生成回路１０８、ＰＷＭ[ Pulse Width Modulation ]  コンパレータ１０９、エラーアンプ１１０、基準電圧生成回路１１１、分圧抵抗１１２，１１３、位相補償抵抗１１４、位相補償キャパシタ１１５を集積化した電源ＩＣである。また、半導体集積回路装置１００は、装置外部との電気的な接続を確立する手段として、外部端子Ｔ１１〜Ｔ１７を有している。
【００２０】
半導体集積回路装置１００の外部において、外部端子Ｔ１１（電源端子）は、入力電圧端子ＶＩＮとキャパシタ２０１の第１端にそれぞれ接続されている。キャパシタ２０１の第２端は接地端子ＧＮＤ（外部端子Ｔ１４）に接続されている。キャパシタ２０１は入力電圧端子ＶＩＮに印加される直流入力電圧Ｖｃｃに含まれるリップル成分やノイズ成分を抑圧するために用意されている。外部端子Ｔ１２（ブート端子）は、ブートストラップダイオード１０５のカソードとブートストラップキャパシタ２０２の第１端に接続されている。外部端子Ｔ１３（スイッチ端子）は、インダクタ２０３の第１端、ブートストラップキャパシタ２０２の第２端、及び整流ダイオード２０４のカソードにそれぞれ接続されている。インダクタ２０３の第２端は出力端子ＶＯＵＴとして平滑キャパシタ２０５の第１端と外部端子Ｔ１６にそれぞれ接続されている。整流ダイオード２０４のアノードは、接地電位（外部端子Ｔ１４）に接続されている。外部端子Ｔ１５（選択端子）は、同期整流方式と非同期整流方式のいずれか一方を選択するための選択信号が入力される入力端子である。外部端子Ｔ１５には同期整流方式及び非同期整流方式のいずれか一方を選択するための選択信号ＳＥＬが印加される。外部端子Ｔ１６（帰還端子）は分圧抵抗１１２の一端に接続され直流出力電圧Ｖｏｕｔをエラーアンプ１１０に帰還するために用意されている。外部端子Ｔ１７（クロック端子）は、クロック信号ＣＬＫを半導体集積回路装置１００の外部から受け入れる端子であるが、クロック信号ＣＬＫを半導体集積回路装置１００の内部で生成する場合には不要となる。
【００２１】
トランジスタ１０１は、外部端子Ｔ１１、すなわち直流入力電圧Ｖｉｎが接続されたハイサイドスイッチング素子である。ハイサイドスイッチング素子は高電位側に配置され、オン／オフを断続的に繰り返してインダクタ２０３に電流を供給する働きを有する。トランジスタ１０１のドレインは、直流入力電圧Ｖｉｎが接続されている。ハイサイドトランジスタ１０１のソースは、外部端子Ｔ１３に接続されている。トランジスタ１０１のゲートは、第１ドライバ１０３の出力端に接続されている。トランジスタ１０１にはボディーダイオード１０１ｄが接続されることになる。ボディーダイオード１０１ｄはトランジスタ１０１が半導体集積回路装置１００に作り込まれたときに、寄生的に形成されるいわゆる寄生ダイオードである。ボディーダイオード１０１ｄのカソードはトランジスタ１０１のドレイン側すなわち外部端子Ｔ１１側に接続される。ボディーダイオード１０１ｄのアノードはトランジスタ１０１のソース側すなわち外部端子Ｔ１３側に接続される。
【００２２】
トランジスタ１０２は、低電位側である外部端子Ｔ１４すなわち接地電位ＧＮＤ側に配置され、同期整流方式が選択されたときにはトランジスタ１０１と相補的にオン／オフを繰り返してインダクタ２０３に電流を供給する働きを有する。すなわち、トランジスタ１０２はＤＣ−ＤＣコンバータにおいて同期整流用として働く。なお、本書での「相補的」とはトランジスタ１０２及びトランジスタ１０１のオン／オフが正反対であることを指す。すなわち、たとえばトランジスタ１０１がオンのときにはトランジスタ１０２はオフであり、トランジスタ１０１がオフのときにはトランジスタ１０２はオンであること指している。しかし、この種のＤＣ−ＤＣコンバータでは、両者トランジスタが同時にオンして貫通電流が流れ、両者トランジスタが劣化または破壊しないように両者トランジスタを同時にオフとするいわゆるデッドタイムが設けられることが少なくない。本書ではこうしたデッドタイムも「相補的」の概念に含まれると解すべきである。なお、非同期整流方式ではトランジスタ１０１とトランジスタ１０２とは相補的には動作させる必要はないが、本発明の１つの特徴として、トランジスタ１０１がオフの期間の一部の期間にトランジスタ１０２をオンさせ、ブートストラップキャパシタ２０２を充電させている。トランジスタ１０２は、第２ドライバ１０４から印加されるゲート信号に応じてスイッチングされる。トランジスタ１０２のドレインは、外部端子Ｔ１３に接続されている。第２ドライバ１０４からトランジスタ１０２のゲートに印加される信号は第２駆動信号ＬＤＲＶ（ＳＹＮ）または、第３駆動信号ＬＤＲＶ（ＡＳＹ）のいずれか一方とほぼ等価である。第２駆動信号ＬＤＲＶ（ＳＹＮ）、第３駆動信号ＬＤＲＶ（ＡＳＹ）については第１駆動信号ＨＤＲＶと共に後述する。トランジスタ１０２のソースは、外部端子Ｔ１４すなわち接地端子ＧＮＤに接続されている。トランジスタ１０２のゲートは、第２ドライバ１０４の出力端に接続されている。トランジスタ１０２にはボディーダイオード１０２ｄが接続されることになる。ボディーダイオード１０２ｄはトランジスタ１０２が半導体集積回路装置１００に作り込まれたときに、寄生的に形成されるいわゆる寄生ダイオードである。ボディーダイオード１０２ｄのカソードはトランジスタ１０２のドレイン側すなわち外部端子Ｔ１３側に接続される。ボディーダイオード１０２ｄのアノードはトランジスタ１０２のソース側すなわち接地端子ＧＮＤである外部端子Ｔ１４側に接続される。
【００２３】
第１ドライバ１０３の第１電源端（高電位端）は、外部端子Ｔ１２に接続されている。第１ドライバ１０３の第２電源端（低電位端）は、外部端子Ｔ１３に接続されている。第１ドライバ１０３の入力端は、ドライブロジック回路１０６に接続されている。第１ドライバ１０３の出力端は、先述したように、トランジスタ１０１のゲートに接続されている。
【００２４】
第２ドライバ１０４の入力端は、ドライブロジック回路１０６に接続されている。第２ドライバ１０４の出力端は、先述したように、トランジスタ１０２のゲートに接続されている。
【００２５】
ドライブロジック回路１０６は、ＰＷＭコンパレータ１０９から出力されるパルス幅変調信号ＰＷＭ、クロック信号ＣＬＫ及び選択信号ＳＥＬに基づき、第１ドライバ１０３及び第２ドライバ１０４のオン／オフを制御する。なお、ドライブロジック回路１０６の回路構成及び動作については、後述する。
【００２６】
ＰＷＭコンパレータ１０９は、エラーアンプ１１０から出力されるエラー電圧ＶＥＲＲと、スロープ電圧生成回路１０８から出力されるスロープ（三角波）電圧ＳＬＯＰＥとを比較して、パルス変調信号ＰＷＭを生成する。
【００２７】
エラーアンプ１１０は、外部端子Ｔ１６から入力される帰還電圧ＶＦＢ、すなわち、分圧抵抗１１２,１１３の共通接続ノードから引き出される直流出力電圧Ｖｏｕｔの分圧電圧と、基準電圧生成回路１１１から出力される基準電圧ＶＲＥＦとの差分を増幅してエラー電圧ＶＥＲＲを生成する。
【００２８】
エラーアンプ１１０の出力側すなわちＰＷＭコンパレータの入力側には位相補償キャパシタ１１４及び位相補償抵抗１１５が接続されている。これらの位相補償素子を、ＤＣ−ＤＣコンバータに採用することは公知であり、ＤＣ−ＤＣコンバータにおける位相遅れ１８０度に対する差分すなわち位相余裕を高めるために行われる。たとえばＤＣ−ＤＣコンバータのループゲインが０ｄｂ（ゲイン１倍）のときの位相がたとえば１２０度であるとすると、位相余裕は、１８０度−１２０度＝６０度として表すことができる。この位相余裕はたとえば４５度以上あれば十分であるとも言われている。また、位相遅れ１８０度のときのゲイン０ｄｂに対するループゲイン差を「ゲイン余裕」と称する。たとえば、位相遅れ１８０度のときのループゲインが−２０ｄｂであるときにはゲイン余裕は２０ｄｂとなる。
【００２９】
半導体集積回路装置１００は、スロープ電圧生成回路１０８、ＰＷＭコンパレータ１０９、エラーアンプ１１０、基準電圧生成回路１１１、及び分圧抵抗１１２，１１３を有し、これらの回路の組み合わせによって、負帰還回路が形成されている。このような負帰還回路によって、直流出力電圧Ｖｏｕｔが何らかの原因で所定値よりも増加、減少した場合にはそれを減少、増加させて所定値に戻すように制御する。
【００３０】
過電流保護回路１０７は、半導体集積回路装置１００に過電流が流れたとき、具体的にはトランジスタ１０１に過電流が流れたときにトランジスタ１０１の動作をシャットダウンさせるものである。トランジスタ１０１に流れる電流は、外部端子Ｔ１３に生じる電圧を検出することで把握できる。トランジスタ１０１のオン抵抗は、あらかじめ把握しておくことができる。たとえばオン抵抗Ｒｏｎは０．２Ω程度であるとし、トランジスタ１０１に５Ａ（アンペア）という過電流が流れたと仮定すると、トランジスタ１０１のドレイン・ソース間では０．２Ω×５Ａ＝１Ｖの電圧降下が発生する。すなわち、外部端子Ｔ１２とＴ１３との間に１Ｖの電圧降下が生じることになる。こうした電圧降下をたとえばコンパレータで検知すればトランジスタ１０１にたとえば５Ａ以上の過電流が流れた場合には過電流保護回路１０７でこうした状態を検知し、ドライブロジック回路１０６、第１ドライバ１０３を介してトランジスタ１０１の動作をシャットダウンさせる。
【００３１】
次に上記構成からなるＤＣ−ＤＣコンバータの基本的な回路動作について説明する。
【００３２】
まず、同期整流方式が選択されたときの動作について説明する。同期整流方式又は非同期整流方式の選択は、図１において外部端子Ｔ１５に印加される選択信号のレベルで決定される。たとえば外部端子Ｔ１５がローレベルに設定されたときには、同期整流方式が選択される。同期整流方式では、第１ドライバ１０３及び第２ドライバ１０４はそれぞれトランジスタ１０１及びトランジスタ１０２を相補的にオン／オフさせ制御信号を出力する。
【００３３】
トランジスタ１０１がオフであり、トランジスタ１０２がオンのときには入力電源ＶＬの印加端から、ブートストラップダイオード１０５，ブートストラップキャパシタ２０２、トランジスタ１０２を介してブートストラップキャパシタ２０２を充電する充電電流が接地端子ＧＮＤ（外部端子Ｔ１４）に向かって流れる。その結果、ブートストラップキャパシタ２０２の一端すなわち外部端子Ｔ１２の電位Ｖ１２は、（Ｖｌ−Ｖｄ）（Ｖｌは入力電源ＶＬの電圧値、Ｖｄはブートストラップダイオード１０５の順方向電圧）まで上昇し、外部端子Ｔ１１に印加される入力電源Ｖ１１の電位より高く設定される。これによって、第１ドライバ１０３から出力される駆動電圧はトランジスタ１０１を十二分に駆動できるまで持ち上げられる。
【００３４】
次に、第２ドライバ１０４によってトランジスタ１０２がオンからオフになると、前もって持ち上げられた第１ドライバ１０３のブート電圧Ｖｂｏｏｔでトランジスタ１０１がオンとなる。このときには、ブートストラップキャパシタ２０２の充電電圧分（Ｖｌ−Ｖｄ）が入力電圧ＶＩＮに加算されたブート電圧Ｖｂｏｏｔ（＝Ｖin＋Ｖｌ−Ｖｄ）という電圧で第１ドライバ１０３が駆動され、トランジスタ１０１をスイッチング制御する。
【００３５】
上記の動作が繰り返されることで、不図示の負荷は出力端子ＶＯＵＴに結合され、該負荷には平滑キャパシタ２０５により平滑された直流出力電圧Ｖｏｕｔが供給される。
【００３６】
次に非同期整流方式が選択されたときの動作について説明する。非同期整流方式の選択は、同期整流方式と同じであるが図１において外部端子Ｔ１５に印加するレベルの大きさで決定される。たとえば外部端子Ｔ１５がハイレベルに設定されたときに、非同期整流方式が選択される。非同期整流方式では、第２ドライバ１０４及びトランジスタ１０２は、それぞれ第１ドライバ１０３及びトランジスタ１０１との相補的な動作の実行は解除され、ローサイドスイッチング素子としてのトランジスタ１０２はクロック信号ＣＬＫとほぼ等価な第３駆動信号ＬＤＲＶ（ＡＳＹ）でオン／オフを繰り返す。
【００３７】
外部端子Ｔ１５が非同期整流方式を選択した場合には、トランジスタ１０１がオンでありトランジスタ１０２がオフである動作期間１と，トランジスタ１０２がオンであり、トランジスタ１０１がオフである動作期間２と，トランジスタ１０１及び１０２が同時にオフとなる動作期間３の３つの動作期間が存在する。動作期間３は一般的にデッドタイムと称される。なお、これら３つの動作期間は同期整流方式の場合も同じである。
【００３８】
非同期整流方式では本来トランジスタ１０２は採用せずにこれの代替として整流ダイオード２０４を採用するものである。動作期間２すなわちトランジスタ１０１がオフである期間は、整流ダイオード２０４を介してインダクタ２０３に電流が供給される。
【００３９】
先述のとおり、非同期整流方式では本来トランジスタ１０２は不要であり、その代替として整流ダイオード２０４を採用するものであるから動作期間２すなわちトランジスタ１０１がオフのときに、トランジスタ１０２の動作状態を論ずるのは論外のはずである。しかし、本発明の１つの特徴としてトランジスタ１０２を整流ダイオード２０４と並行して短い期間ではあるがオンさせるというものである。このときのトランジスタ１０２はブートストラップ回路の充電経路を形成し、第１ドライバ１０３を介してトランジスタ１０１のオン／オフを確実なものとする。
【００４０】
動作期間３すなわちトランジスタ１０１及びトランジスタ１０２が同時にオフのとき、すなわちデッドタイム期間は、入力電源ＶＬの印加端から、ブートストラップダイオード１０５、ブートストラップキャパシタ２０２、インダクタ２０３、及び平滑キャパシタ２０５を経由した充電経路が形成され、トランジスタ１０２を介した充電経路は短い時間ではあるが遮断される。
【００４１】
図２は、ドライブロジック回路１０６の一構成例を示す図である。ドライブロジック回路１０６は上記選択手段の他に図示しないデッドタイム生成回路や、過電流保護回路１０７と第１ドライバ１０３とのインターフェース回路や、過電流保護回路１０７と第２ドライバ１０４とのインターフェース回路などが内蔵されている。デッドタイム生成回路は、トランジスタ１０１とトランジスタ１０２とが同時にオンしないように第１駆動信号ＨＤＲＶ、第２駆動信号ＬＤＲＶ（ＳＹＮ）、第３駆動信号ＬＤＲＶ（ＡＳＮ）が同時にローレベルとなる時間設定を行う回路である。
【００４２】
インバータ１４は、クロック信号ＣＬＫを論理反転して、論理積回路１２に出力する。
【００４３】
論理積回路１２は、パルス幅変調信号ＰＷＭとインバータ１４の出力信号とで理論積演算を行いその論理積演算結果を、第１ドライバ１０３を駆動する第１駆動信号ＨＤＲＶとして出力する。第１駆動信号ＨＤＲＶは第１ドライバ１０３を介してトランジスタ１０１を駆動する。第１駆動信号ＨＤＲＶは、外部端子Ｔ１５に印加される選択信号ＳＥＬのレベルに関わらず、すなわち、同期整流方式であっても非同期整流方式であっても常時、パルス幅が変調されたいわゆるＰＷＭ信号である。
【００４４】
インバータ１６は、論理積回路１２から出力される第１駆動信号ＨＤＲＶの極性を反転して、スイッチ１８に第２駆動信号ＬＤＲＶ(ＳＹＣ)として出力する。スイッチ１８は、よく知られた、たとえば二者択一の簡便なもので足り、ＭＯＳＦＥＴやバイポーラトランジスタで構成することができる。
【００４５】
スイッチ１８は、選択信号ＳＥＬがたとえば、ローレベルの時、即ち同期整流方式を選択した時、インバータ１６の出力信号を第２駆動信号ＬＤＲＶ（ＳＹＮ）として出力する。一方、外部選択信号ＳＥＬがたとえばハイレベルの時、即ち非同期整流方式を選択した時、クロック信号ＣＬＫとほぼ等価な第３駆動信号ＬＤＲＶ（ＡＳＹ）を出力する。なお、スイッチ１８は二者択一の簡便なもので足りるが、たとえば三者択一とし、もう１つの選択肢としてたとえば、常時ローレベルやハイレベルである信号を第２ドライバに印加するようにして、同期整流用として働くトランジスタ１０２の動作を完全に遮断するようにしてもよい。こうするならば、本来の非同期整流方式の降圧型ＤＣ−ＤＣコンバータや非同期整流方式の昇圧型ＤＣ−ＤＣコンバータにも適用することが可能となる。
【００４６】
図３は本発明に係るＤＣ−ＤＣコンバータを非同期整流方式で使用するときのブートストラップ回路の回路動作を説明するために用意した回路図である。半導体集積回路装置１００には本来、図１に示したような各回路部や各素子が内蔵されているが、説明の便宜上省略している。図１と同じ箇所には同じ符号を付与し、説明を省略する。
【００４７】
図３に示した半導体集積回路装置１００は、非同期整流方式では、外部端子Ｔ１３に整流ダイオード２０４が接続される。本来、非同期整流方式ではトランジスタ１０２は不用であるが、本発明ではトランジスタ１０２を積極的に活用する。非同期整流方式ではトランジスタ１０２のゲートにクロック信号ＣＬＫとほぼ等価な第３駆動信号ＬＤＲＶ（ＡＳＹ）が供給される。第３駆動信号ＬＤＲＶ（ＡＳＹ）は、クロック信号ＣＬＫと同様に、第１パルス幅ｗ１と第２パルス幅ｗ２を有し、第１パルス幅ｗ１の期間、トランジスタ１０２はオンし、第２パルス幅期間ｗ２の期間ではオフする。本書では第１パルス幅ｗ１と第２パルス幅ｗ２との割合をオンデューティ比Ｄｏ（＝ｗ１／（ｗ１＋ｗ２））と称する。オンデューティ比Ｄｏは、０．０２〜０．３０の範囲が好ましい。なぜならば、非同期整流方式では、トランジスタ１０１と相補的に動作させる必要はなく、トランジスタ１０１がオフの期間に、入力電源ＶＬからブートストラップダイオード１０５を介してブートストラップキャパシタ２０２を充電するに足りる充電経路が形成できれば十分であるからである。オンデューティ比Ｄｏが０．０２を下回ると、ブートストラップキャパシタ２０２を十分に充電できなくなり、所望の昇圧効果が得られないという不具合が生じる。一方、オンデューティ比Ｄｏが０．３０を超えると、ブートストラップの充電作用は十分となるが、トランジスタ１０２での電力消費が増加し、非同期整流方式を採用するとメリットが低下する。
【００４８】
ブートストラップ回路の充電経路ｉＢは、入力電源ＶＬ−外部端子Ｔ１２−ブートストラップキャパシタ２０２−外部端子Ｔ１３−トランジスタ１０２−外部端子Ｔ１４（ＧＮＤ）となる。
【００４９】
先述のとおり、トランジスタ１０２をオンさせるオンデューティ比Ｄｏは、Ｄｏ＝０．０２〜０．３０が好ましい。オンデューティ比Ｄｏの設定については、クロック信号ＣＬＫの周波数の大きさも勘案して決めるとよい。なぜならばクロック信号ＣＬＫの周波数が高くなると、当然のことながら第１パルス幅ｗ１、第２パルス幅ｗ２のパルス幅は短くなるからである。たとえば、クロック信号ＣＬＫの周波数が１ＭＨｚとし、オンデューティ比Ｄｏを仮に０．１とすると、第１パルス幅ｗ１＝０．１μＳ、第２パルス幅ｗ２＝０．９μＳとなる。クロック信号ＣＬＫを仮に３ＭＨｚで使用すると、第１パルス幅ｗ１＝０．０３３μＳ、第２パルス幅ｗ２＝０．２９７μＳとなる。したがって、クロック信号ＣＬＫが３ＭＨｚで使用するとなると、クロック信号ＣＬＫが１ＭＨｚに比べて第１パルス幅ｗ１は１／３となり、ブートストラップキャパシタ２０２を充電する充電時間は１／３となり、外部端子Ｔ１２に十分な電圧が得られないという不具合が生じることも考えられる。そうした場合にはブートストラップキャパシタ２０２の容量値、トランジスタ１０２のスイッチング特性やオン抵抗値も考慮して第１パルス幅ｗ１の大きさを設定するとよい。
【００５０】
また、クロック信号ＣＬＫを２００ｋＨｚで使用すると、第１パルス幅ｗ１＝０．５μＳ、第２パルス幅ｗ２＝４．５μＳとなる。したがって、クロック信号ＣＬＫが２００ｋＨｚの場合には第１パルス幅ｗ１はクロック信号ＣＬＫが３ＭＨｚの時と比べると１５倍の長さとなる。一般的にブートストラップキャパシタ２０２の充電時間は長くなると昇圧効果は高まる。したがって、クロック信号ＣＬＫが３ＭＨｚの時には、オンデューティ比Ｄｏ＝ｗ１／（ｗ１＋ｗ２）＝０．３０に設定し、クロック信号ＣＬＫが２００ｋＨｚのオンデューティ比Ｄｏ＝ｗ１／（ｗ１＋ｗ２）＝０．０２に設定すると、ほぼ同じ充電時間が得られることになる。
【００５１】
図４は、起動時における駆動方式制御シーケンスの一例を示すタイミングチャートである。図４（ａ）はクロック信号ＣＬＫを示す。クロック信号ＣＬＫの周波数はたとえば２００ｋＨｚから３ＭＨｚの範囲とすることができる。クロック信号ＣＬＫは第１パルス幅ｗ１、第２パルス幅ｗ２で構成される。本書では第１パルス幅ｗ１と第２パルス幅ｗ２と割合は先述のとおり、オンデューティ比Ｄｏ（＝ｗ１／（ｗ１＋ｗ２））として定義される。オンデューティＤｏは０．０２〜０．３０の範囲である。クロック信号ＣＬＫはスロープ電圧生成回路１０８でスロープ電圧ＳＬＯＰＥを生成する基準信号となり、また、本発明において非同期整流方式を採用したときに、トランジスタ１０２を駆動する第３駆動信号として用いられる。
【００５２】
図４（ｂ）は、スロープ電圧生成回路１０８で生成されるスロープ電圧ＳＬＯＰＥ及びエラーアンプ１１０から出力されるエラー電圧ＶＥＲＲを示す。スロープ電圧ＳＬＯＰＥは、クロック信号ＣＬＫに同期させて、キャパシタをたとえば定電流で充放電させることによって生成する。スロープ電圧ＳＬＯＰＥはＰＷＭコンパレータ１０９でパルス幅を変調するいわゆるＰＷＭ信号を出力させるための基準信号となる。エラー電圧ＶＥＲＲはコンパレータ１１０から出力される。エラー電圧ＶＥＲＲは基準電圧生成回路１１１で生成された基準電圧ＶＲＥＦと帰還電圧ＶＦＢとの比較結果信号である。
【００５３】
図４（ｃ）はＰＷＭコンパレータ１０９から出力されるパルス幅変調信号ＰＷＭである。パルス幅変調信号ＰＷＭは図４（ｂ）に示したスロープ電圧ＳＬＯＰＥとエラー電圧ＶＥＲＲで比較された結果の信号である。
【００５４】
図４（ｄ）は図４（ａ）に示したクロック信号ＣＬＫの極性が反転された信号ＣＬＫ＿＿ＲＥである。信号ＣＬＫ＿ＲＥは図２示の論理積回路１２の他方の入力端子に印加される。
【００５５】
図４（ｅ）は、ドライブロジック回路１０６から出力され、第１ドライバ１０３を介してトランジスタ１０１を駆動する第１駆動信号ＨＤＲＶを示す。第１駆動信号ＨＤＲＶは図４示（ｃ）のパルス幅変調信号ＰＷＭと図４（ｄ）示のクロック信号ＣＬＫ＿ＲＥとが論理積演算されて得られる信号である。なお、第１駆動信号ＨＤＲＶは図２示の論理積回路１２から出力される。第１駆動信号ＨＤＲＶは、ＤＣ−ＤＣコンバータが同期整流方式であっても非同期整流方式であっても、言い換えれば、外部端子Ｔ１５がローレベルであってもハイレベルであっても常時同じである。
【００５６】
図４（ｆ）は、同期整流方式が選択された時、すなわち、外部端子Ｔ１５がローレベルに設定された時にドライブロジック回路１０６から出力され、第２ドライバ１０４を介してトランジスタ１０２を駆動する第２駆動信号ＬＤＲＶ（ＳＹＮ）を示す。第２駆動信号ＬＤＲＶ（ＳＹＮ）は、図４（ｅ）示の第１駆動信号ＨＤＲＶとは極性が反転されたいわゆる、相補的な関係に置かれている。第２駆動信号ＬＤＲＶ（ＳＹＮ）が第１駆動信号ＨＤＲＶと相補的な関係にあるので、トランジスタ１０２がオンの時にはトランジスタ１０１はオフとなる。また、トランジスタ１０２がオフの時にはトランジスタ１０１はオンとなり、両者トランジスタによってインダクタ２０３に電流が安定的に供給される。なお、両者トランジスタは同時にオフとなるいわゆるデッドタイムが設けられていることは先述のとおりである。
【００５７】
図４（ｇ）は、非同期整流方式が選択された時、すなわち、外部端子Ｔ１５がハイレベルに設定された時にドライブロジック回路１０６から出力され、第２ドライバ１０４を介してトランジスタ１０２を駆動する第３駆動信号ＬＤＲＶ（ＡＳＹ）を示す。第３駆動信号（ＡＳＹ）は、図４（ａ）示のクロック信号ＣＬＫとほぼ等価である。図４（ｅ）示の第１駆動信号ＨＤＲＶがハイレベルＨｉの時には常時ローレベルであり、第１駆動信号ＨＤＲＶがローレベルＬｏの一部の期間ハイレベルＨｉになるように信号の極性とタイミングが設定されている。これによって、非同期整流方式ではあるが、トランジスタ１０２は、クロック信号ＣＬＫとほぼ等価な期間オンし、図３に示した充電経路ｉＢが形成される。なお、図４（ｇ）示には第３駆動信号ＬＤＲＶ（ＡＳＹ）がハイレベルＨｉからローレベルＬｏに遷移すると、図４示（ｅ）の第１駆動信号ＨＤＲＶが直ちにローレベルＬｏからハイレベルＨｉに遷移する状態を示したが、実際にはデッドタイムが設定されている。
【００５８】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で様々の変更を加えることが可能である。即ち、上記実施形態は、全ての点で例示であって、制限的なものでないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明のＤＣ−ＤＣコンバータはシンプルな構造で同期整流方式か非同期整流方式のいずれか一方を比較的容易に選択可能ならしめ、且つ確実，高速に起動できるのでその産業上の利用可能性は極めて高い。
【符号の説明】
【００６０】
１００  半導体集積回路装置
１０１  トランジスタ(ハイサイドスイッチング素子)
１０２  トランジスタ(ローサイドスイッチング素子)
１０３  第１ドライバ
１０４  第２ドライバ
１０５  ブートストラップダイオード
１０６  ドライブロジック回路
１０７  過電流保護回路
１０８  スロープ電圧生成回路
１０９  ＰＷＭコンパレータ
１１０  エラーアンプ
１１１  基準電圧生成回路
１１２、１１３  分圧抵抗
１１４  位相補償用抵抗
１１５  位相補償用キャパシタ
２０１  キャパシタ
２０２  ブートストラップキャパシタ
２０３  インダクタ
２０４  整流ダイオード
２０５  平滑キャパシタ
１２  論理積回路
１４、１６  インバータ
１８  スイッチ
Ｔ１１〜Ｔ１７  外部端子
ＶＩＮ  入力電圧端子
Ｖｉｎ  直流入力電圧
ＶＯＵＴ  出力電圧
Ｖｏｕｔ  直流出力電圧
【図１】
0006382002.tif 000002
【図２】
0006382002.tif 000003
【図３】
0006382002.tif 000004
【図４】
0006382002.tif 000005
【図５】
0006382002.tif 000006