(57)【特許請求の範囲】
【請求項１】
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が入力される高圧入力起動端子と、
前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を監視する高圧入力監視回路と、
前記高圧入力起動端子と接地点との間に接続された放電手段と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
を備え、前記放電手段は前記高圧入力起動端子と接地点との間に前記スイッチ手段と直列形態に接続され、前記高圧入力監視回路が、前記高圧入力起動端子の電圧が所定の電圧値を下回らない時間が所定時間継続したことを検出した場合に、前記スイッチ手段および前記放電手段がオンされるように構成されていることを特徴とする電源制御用半導体装置。
【請求項２】
前記高圧入力起動端子の電圧を監視し、前記スイッチ手段を制御する起動回路を備え、
前記スイッチ手段は、前記高圧入力監視回路の出力と前記起動回路の出力の論理和に応じてオン、オフ制御されるように構成されていることを特徴とする請求項１に記載の電源制御用半導体装置。
【請求項３】
前記高圧入力監視回路は、
前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を分圧する分圧回路と、
前記分圧回路により分圧された電圧のピーク電圧を保持するピークホールド回路と、
前記分圧回路により分圧された電圧と前記ピークホールド回路に保持されている電圧を比例縮小した電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に基づいて、前記分圧回路により分圧された電圧が前記比例縮小した電圧を下回らない時間を計時するタイマ回路と、
を備え、前記タイマ回路が予め定められた所定の時間を計時した場合に前記放電手段または前記スイッチ手段および前記放電手段がオンされるように構成されていることを特徴とする請求項１または２に記載の電源制御用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源制御用半導体装置に関し、特に電圧変換用トランスを備えた絶縁型直流電源装置を構成する制御用半導体装置に利用して有効な技術に関する。
【背景技術】
【０００２】
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換するＤＣ−ＤＣコンバータなどで構成された絶縁型ＡＣ−ＤＣコンバータがある。
絶縁型のＡＣ−ＤＣコンバータにおいては、一般に、ノーマルモードノイズを減衰するためＡＣ端子間にＸコンデンサが接続されているとともに、コンセントからプラグを引き抜した際にＸコンデンサに残留する電荷を速やかに放電するため、Ｘコンデンサと並列に放電用の抵抗が接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１７０２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、Ｘコンデンサと並列に放電用の抵抗を接続した構成のＡＣ−ＤＣコンバータにあっては、ＡＣ電源接続中常に電力を消費するので、無負荷時やスタンバイ時の待機電力消費を増加させる原因となる。
なお、待機時における消費電力を低減するため、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができるようにした発明が提案されている（例えば特許文献１参照）。
上記特許文献１に記載されている発明は、プラグの引き抜きを検知する回路（フィルタ）を設けるとともに、放電手段（スイッチ）としてサイリスタを使用し、それぞれディスクリートの電子部品を使用して放電回路を構成している。そのため、放電回路を構成する部品点数が増加するという課題がある。
【０００５】
本発明は上記のような課題に着目してなされたもので、その目的とするところは、絶縁型直流電源装置を構成する制御用半導体装置において、外付け素子や部品を増加させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる技術を提供することにある。
本発明の他の目的は、外部端子数を増やすことなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電する放電回路を内蔵した電源制御用半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため本発明は、
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の交流電圧またはダイオード・ブリッジで整流された後の電圧が入力される高圧入力起動端子と、
前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を監視する高圧入力監視回路と、
前記高圧入力起動端子と接地点との間に接続された放電手段と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
を備え、前記放電手段は前記高圧入力起動端子と接地点との間に前記スイッチ手段と直列形態に接続され、前記高圧入力監視回路が、前記高圧入力起動端子の電圧が所定の電圧値を下回らない時間が所定時間継続したことを検出した場合に、前記スイッチ手段および前記放電手段がオンされるように構成した。
【０００７】
上記した構成によれば、外付けの素子や部品を増加させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。また、放電手段および該放電手段を動作させる信号を生成する回路を、スイッチング制御用の半導体装置のチップ上に形成するとともに高圧の端子に接続しているので、外付けの放電用スイッチをオン、オフさせる制御する信号を出力するための新たな外部端子が不要であり、外部端子数を増やすことなく、従って大幅にチップサイズを増大させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。
【０００８】
また、上記構成によれば、スイッチ手段を介した電圧が放電手段に印加されるため、スイッチ手段を介さない場合に比べて放電手段を耐圧の低い素子で構成することができ、それによってチップサイズの大幅な増大を抑制することができる。
ようにする。
【０００９】
また、望ましくは、前記高圧入力起動端子の電圧を監視し、前記スイッチ手段を制御する起動回路を備え、
前記スイッチ手段は、前記高圧入力監視回路の出力と前記起動回路の出力の論理和に応じてオン、オフ制御されるように構成する。
これにより、高圧と低圧の電源端子間に設けられているスイッチ手段（電源供給用スイッチ）をオン、オフ制御する仕組み（回路）を利用して、放電用スイッチをオン、オフさせる制御信号によって電源供給用スイッチをオン、オフさせることができ、回路規模ひいてはチップサイズが大幅に増大するのを回避することができる。
【００１０】
さらに、望ましくは、  前記高圧入力監視回路は、
前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を分圧する分圧回路と、
前記分圧回路により分圧された電圧のピーク電圧を保持するピークホールド回路と、
前記分圧回路により分圧された電圧と前記ピークホールド回路に保持されている電圧を比例縮小した電圧とを比較する電圧比較回路と、
前記電圧比較回路の出力に基づいて、前記分圧回路により分圧された電圧が前記比例縮小した電圧を下回らない時間を計時するタイマ回路と、
を備え、前記タイマ回路が予め定められた所定の時間を計時した場合に前記放電手段または前記スイッチ手段および前記放電手段がオンされるように構成する。
これにより、公知の回路技術を組み合わせて容易に放電手段を動作させる信号を生成する回路を構成することができ、電源仕様に変更があった場合に短期間に仕様変更に対応可能な回路を設計することが可能となる。
【発明の効果】
【００１１】
本発明によれば、電圧変換用のトランスを備え一次側巻線に流れる電流をオン、オフして出力を制御する絶縁型直流電源装置を構成する制御用半導体装置において、外付け素子や部品を増加させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。また、本発明によれば、外部端子数を増やすことなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電する放電回路を内蔵した電源制御用半導体装置を提供することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【図２】図１のＡＣ−ＤＣコンバータにおけるトランスの一次側スイッチング電源制御回路（電源制御用ＩＣ）の構成例を示すブロック図である。
【図３】実施例の電源制御用ＩＣにおける各部の電圧の変化の様子を示す波形図である。
【図４】実施例の電源制御用ＩＣにおけるスイッチング周波数とフィードバック電圧ＶFBの関係を示す特性図である。
【図５】実施例の電源制御用ＩＣにおける放電回路の構成例を示す回路構成図である。
【図６】図５の放電回路による放電時の動作タイミングを示すタイミングチャートである。
【図７】図５の放電回路のより具体的な回路構成例を示す回路構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明を適用した絶縁型直流電源装置としてのＡＣ−ＤＣコンバータの一実施形態を示す回路構成図である。
【００１４】
この実施形態のＡＣ−ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のラインフィルタ１１と、交流電圧（ＡＣ）を整流するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１と、このトランスＴ１の一次側巻線Ｎｐと直列に接続されたＮチャネルＭＯＳＦＥＴからなるスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動する電源制御回路１３を有する。この実施形態では、電源制御回路１３は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、電源制御用ＩＣと称する）として形成されている。
【００１５】
上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間歇的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。
【００１６】
さらに、トランスＴ１の二次側には、一次側のスイッチング動作で生じたスイッチングリップル・ノイズ等を遮断するためのフィルタを構成するコイルＬ３およびコンデンサＣ３が設けられているとともに、出力電圧Ｖoutを検出するための検出回路１４と、該検出回路１４に接続され検出電圧に応じた信号を電源制御用ＩＣ１３へ伝達するフォトカプラの発光側素子としてのフォトダイオード１５ａが設けられている。そして、一次側には、上記電源制御用ＩＣ１３のフィードバック端子ＦＢと接地点との間に接続され上記検出回路１４からの信号を受信する受光側素子としてのフォトトランジスタ１５ｂが設けられている。
【００１７】
また、この実施形態のＡＣ−ＤＣコンバータの一次側には、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記電源制御用ＩＣ１３の電源電圧端子ＶＤＤに印加されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、電源投入時（プラグがコンセントに差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。
【００１８】
さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に電流検出用の抵抗Ｒｓが接続されているとともに、スイッチングトランジスタＳＷと電流検出用抵抗ＲｓとのノードＮ１と電源制御用ＩＣ１３の電流検出端子ＣＳとの間に抵抗Ｒ２が接続されている。さらに、電源制御用ＩＣ１３の電流検出端子ＣＳと接地点との間にはコンデンサＣ４が接続され、抵抗Ｒ２とコンデンサＣ４によりローパスフィルタが構成されるようになっている。
【００１９】
次に、図２を用いて、上記電源制御用ＩＣ１３の具体的な構成例について説明する。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
【００２０】
また、電源制御用ＩＣ１３は、電流検出端子ＣＳに入力されている電圧Ｖcsを増幅するアンプ３５と、該アンプ３５により増幅された電位Ｖcs’と過電流状態の監視のための比較電圧（スレッシホールド電圧）Ｖocpとを比較する電圧比較回路としてのコンパレータ３６ａと、フィードバック端子ＦＢの電圧ＶFBに基づいて図３（Ａ）に示すような所定の波形の電圧RAMPを生成する波形生成回路３７と、前記アンプ３５により増幅された図３（Ｂ）に示すような波形の電位Ｖcs’と波形生成回路３７により生成された波形RAMPとを比較するコンパレータ３６ｂと、コンパレータ３６ａと３６ｂの出力の論理和をとるＯＲゲートＧ１を備える。本実施例の電源制御用ＩＣ１３においては、図３（Ａ）の電圧RAMPは、FB電圧からある一定の傾きをもって電圧が低下するように生成される。
【００２１】
上記ＯＲゲートＧ１の出力ＲＳ（図３(C)参照）がＯＲゲートＧ２を介して上記フリップフロップ３３のリセット端子に入力されることで、スイッチングトランジスタＳＷをオフさせるタイミングを与えるように構成されている。なお、フィードバック端子ＦＢと内部電源電圧端子と間にはプルアップ抵抗もしくは定電流源が設けられており、フォトトランジスタ１５ｂに流れる電流は該抵抗によって電圧に変換される。また、波形生成回路３７を設けているのは、サブハーモニック発振対策のためであり、電圧ＶFBを直接あるいはレベルシフトしてコンパレータ３６ｂへ入力するように構成しても良い。さらに、フィードバック端子ＦＢや電流検出端子ＣＳに有意な電圧ＶFB，Ｖcsが発生していない電源投入時に、一次側巻線に過大な電流が流れないように徐々に一次側電流を増加させるようにフリップフロップ３３をリセットさせる信号を生成するソフトスタート回路を設けても良い。
【００２２】
また、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じて前記発振回路３１の発振周波数すなわちスイッチング周波数を、図４に示すような特性に従って変化させる周波数制御回路３８を備える。図４における周波数ｆ１は例えば２２ｋＨｚのような値に、またｆ２は例えば６６ｋＨｚ〜１００ｋＨｚのような範囲の任意の値に設定される。周波数制御回路３８は、ボルテージフォロワのようなバッファと、フィードバック端子ＦＢの電圧が例えば１．８Ｖ以下のときは１．８Ｖに、また２．１Ｖ以上のときは２．１Ｖにそれぞれクランプするクランプ回路とで構成することができる。図示しないが、発振回路３１は、周波数制御回路３８からの電圧に応じた電流を流す電流源を備え、該電流源が流す電流の大きさによって発振周波数が変化するオシレータによって構成することができる。
【００２３】
また、本実施例の電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％〜９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路３９が設けられており、デューティ制限回路３９から出力される最大デューティリセット信号を、ＯＲゲートＧ２を介して上記フリップフロップ３３に供給してパルスが最大デューティに達した場合にはその時点でリセットさせることでスイッチングトランジスタＳＷを直ちにオフさせるように構成されている。
【００２４】
さらに、本実施例の電源制御用ＩＣ１３には、高圧入力起動端子ＨＶに接続され該端子の電圧が入力されると、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続されているスイッチＳ０（図５参照）をオンさせてＩＣを起動させるための起動回路（スタート回路）５０と、高圧入力起動端子ＨＶの電圧を監視してＡＣ電源のプラグがコンセントから抜けているか否か検出し、抜けていると判断した場合にはＸコンデンサＣｘを放電させるための放電回路４０とが設けられている。プラグが抜けているか否かは、例えばある一定時間（例えば30ｍ秒）内にＡＣ入力電圧が所定の値（例えばピーク値の３０％）を下回ることがなかったことを検出することで判断することができる。
【００２５】
図５には、図２の電源制御用ＩＣにおける放電回路４０の構成例が示されている。
図５に示すように、放電回路４０は、高圧入力起動端子ＨＶと接地点との間に直列に接続された抵抗Ｒ３，Ｒ４からなる分圧回路４１と、該分圧回路４１によって分圧された電圧のピーク値を保持するピークホールド回路４２と、抵抗Ｒ３，Ｒ４の接続ノードＮ２の電位Ｖn2とピークホールド回路４２に保持されている電圧Ｖｐを比例縮小した電圧Ｖthとを比較してＶn2がＶthを下回ったか否か判定する電圧比較回路４３と、Ｖn2がＶthを下回らない時間を計時するタイマ回路４４と、高圧入力起動端子ＨＶと接地点との間に、スイッチＳ０と直列形態となるように接続された抵抗ＲｄおよびスイッチＳｄとからなる放電手段４５とを備えて構成されている。
【００２６】
ここで、スイッチＳ０は、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続され、起動回路５０によって制御されるスイッチであり、例えば高耐圧のＭＯＳトランジスタにより構成される。スイッチＳ０は、高圧入力起動端子ＨＶに交流電圧が入力された直後にオンされ、ＶＤＤ端子が所定値（例えば２１Ｖ）以上の電圧になるとオフされ、内部回路が動作を開始する。すると、その後は補助巻線からの電圧が電源電圧端子ＶＤＤに供給されるようになり、スイッチＳ０がオフされたまま内部回路は電源電圧端子ＶＤＤからの電圧で動作する。
抵抗Ｒ３，Ｒ４は、高圧入力起動端子ＨＶの電圧を、放電回路４０を構成する素子の耐圧以下の電圧（例えば６Ｖ）に落とし込むように抵抗値の比が設定される。
【００２７】
上記電圧比較回路４３は、接続ノードＮ２の電位Ｖn2のピーク値の３０％の値と接続ノードＮ２の電位Ｖn2とを比較して、下回ることがなかったか否かを検出する。タイマ回路４４は、Ｖn2がＶｐを下回らない時間を計時して計時時間が例えば３０ｍ秒を越えたと判定すると、スイッチＳ０および放電用スイッチＳｄをオンさせる信号を出力する。抵抗Ｒｄは、例えば放電速度が４７Ｖ／秒となるように電流を制限する抵抗値に設定される。タイマ回路４４は、Ｖn2がＶｐを下回わる度にリセットされ、３０ｍ秒の計時を開始するように構成されている。
【００２８】
図６には、図５に示す放電回路４０による動作タイミングが示されている。図６において、（Ａ）の実線は高圧入力起動端子ＨＶの電圧ＶHVの波形を示すもので、破線はピーク値の３０％の値を表わしている。また、図６（Ｂ）は電圧比較回路４３の出力ＣＰ、図６（Ｃ）はタイマ回路４４の出力ＴＭＲを表わしている。
図６に示すように、正常な期間Ｔ１中においては、高圧入力起動端子ＨＶの電圧波形の周期に対応した周期でパルスＣＰが出力される。タイミングｔ２でプラグが外れた場合には、電圧比較回路４３からパルスＣＰが出力されなくなる。そして、最後のパルスの出力時点ｔ１から３０ｍ秒経過した時点ｔ３で、タイマ回路４４の出力ＴＭＲがハイレベルに変化して放電用スイッチＳｄがオンされてＸコンデンサの放電が行なわれ、高圧入力起動端子ＨＶの電圧ＶHVが速やかに立ち下がるようになる。
【００２９】
このように、図５に示す放電回路４０を設けた電源制御用ＩＣにおいては、図６から分かるように、ＡＣ入力が遮断された場合にＸコンデンサの残留電荷を速やかに放電させることができるとともに、通常動作状態では起動回路５０によって電源供給用のスイッチＳ０がオフされるため、放電用抵抗Ｒｄによる電力損失をなくすことができる。なお、分圧回路４１においては常時電力損失が生じるが、放電用抵抗Ｒｄは放電速度を規定するのに必要な抵抗値とされるのに対し、分圧回路４１を構成する抵抗Ｒ３，Ｒ４は放電用抵抗Ｒｄに比べて充分に高い抵抗値に設定できるので、放電回路４０全体としての電力損失は従来に比べて低減することができる。
【００３０】
図７には、本実施形態の電源制御用ＩＣ１３を構成する図５の放電回路４０の具体的な回路構成例が示されている。
図７に示すように、放電回路４０は分圧回路４１とピークホールド回路４２と電圧比較回路４３とタイマ回路４４と放電手段４５とから構成されており、このうちピークホールド回路４２は、接続ノードＮ２にアノード端子が接続されたダイオードＤ４と、該ダイオードＤ４のカソード端子と接地点との間に接続された容量素子Ｃ４と、ダイオードＤ４と容量素子Ｃ４との接続ノードＮ３に入力端子が接続されたボルテージフォロワからなるバッファＢＦＦ４とにより構成されている。
【００３１】
電圧比較回路４３は、上記ＢＦＦ４の出力端子と接地点との間に直列に接続された分圧用の抵抗Ｒ５，Ｒ６と、該抵抗Ｒ５，Ｒ６によって分圧された電圧（接続ノードＮ３の電位Ｖn3）と上記分圧回路４１によって分圧された電圧（接続ノードＮ２の電位Ｖn2）とを比較するコンパレータＣＭＰ１とにより構成されている。抵抗Ｒ５，Ｒ６の抵抗値の比が２：１となるように設定されることにより、容量素子Ｃ４に保持されているピーク電圧の１／３の大きさの電圧が接続ノードＮ３に現れる。これにより、コンパレータＣＭＰ１は、接続ノードＮ２の電位Ｖn2がそのピーク値のおよそ３０％の値を下回ったか否かを検出することができる。
【００３２】
タイマ回路４４は、発振回路３１からのクロック信号φｃにより計数動作するダウンカウンタＣＮＴにより構成されており、３０ｍ秒に相当するクロック数を計数すると出力がハイレベルに変化するように構成されている。また、上記コンパレータＣＭＰ１の出力がダウンカウンタＣＮＴのリセット端子に入力されており、ダウンカウンタＣＮＴは、コンパレータＣＭＰ１の出力パルスが入力される毎に３０ｍ秒の計時動作をリスタートする。
通常は、３０ｍ秒を経過する前にコンパレータＣＭＰ１からのパルスＣＰが入力されるため、出力が変化することはないが、プラグが抜かれてコンパレータＣＭＰ１からのリセットパルスＣＰが入力されなくなると、３０ｍ秒を計時した時点でダウンカウンタＣＮＴの出力がハイレベルに変化し、その出力によって放電用のスイッチＳｄがオンされる。
【００３３】
さらに、本実施例では、放電用のスイッチＳｄが中耐圧のエンハンスメント型ＭＯＳトランジスタで構成されるのに対し、電源供給用のスイッチＳ０は高耐圧のデプレッション型のＭＯＳトランジスタにより構成される。また、それに応じて、電源供給用のスイッチＳ０の制御端子としてのゲート端子には、図７に示すように、Ｓ０のドレイン端子と接地点との間に直列に接続された抵抗Ｒ７，Ｒ８およびエンハンスメント型のＭＯＳトランジスタＱ１と、該Ｑ１と並列に設けられたクランプ用のツェナーダイオードＤ３とからなるスイッチ制御回路５２が接続されており、Ｑ１をオンさせることで、デプレッション型のＭＯＳトランジスタであるスイッチＳ０のゲート端子に、ソース電圧に対して負の電圧を印加して、チャンネルを非導通状態（ドレイン電流が流れない状態）にさせることができるように構成されている。また、Ｑ１がオフされるとＳ０がオン状態になる。
【００３４】
そして、上記ＭＯＳトランジスタＱ１のゲート端子には、スタート制御回路５３からの信号ＳＴと上記放電回路４０のタイマ回路４４からの信号ＴＭＲとの論理和をとるＮＯＲゲートＧ３の出力信号が印加されており、放電用のスイッチＳｄをオンさせる際にＱ１をオフさせて、電源供給用スイッチＳ０としてのＭＯＳトランジスタをオンさせるように構成されている。スタート制御回路５３は、電圧コンパレータを内蔵しており、電源電圧端子ＶＤＤの電圧が例えば６．５Ｖ以下であるとスイッチＳ０をオンさせ、ＶＤＤの電圧が例えば２１Ｖ以上になるとスイッチＳ０をオフさせるように動作する。本明細書では、スイッチ制御回路５２とスタート制御回路５３を合わせたものが起動回路５０に相当する。
【００３５】
なお、図７に破線で示すように、ダウンカウンタＣＮＴのリセット端子の前段にＯＲゲートＧ４等のロジック回路を設け、コンパレータＣＭＰ１の出力とダウンカウンタＣＮＴの出力との論理和をとった信号をダウンカウンタＣＮＴのリセット端子に入力して、ダウンカウンタＣＮＴの出力が一旦ハイレベルに変化したら、ダウンカウンタＣＮＴが計時動作を停止するように構成しても良い。
また、放電用の抵抗Ｒｄは、定電流回路に置き換えても良い。また、放電用の抵抗Ｒｄもしくは定電流回路と放電用スイッチＳｄの接続の順序は逆であっても良い。
【００３６】
さらに、上記実施例では、放電用の抵抗Ｒｄと放電用スイッチＳｄを、高圧入力起動端子ＨＶと接地点との間に、電源供給用のスイッチＳ０と直列をなすように設けているが、放電用の抵抗Ｒｄと放電用スイッチＳｄは、原理的には高圧入力起動端子ＨＶと接地点との間に設けるようにしても良い。ただし、そのような接続を行うと、放電用スイッチＳｄを構成するＭＯＳトランジスタとして高耐圧のものを使用する必要があるが、上記実施例のように電源用のスイッチＳ０と直列をなすように設けることで、耐圧の低いＭＯＳトランジスタで構成することができ、チップサイズを低減することができる。
【００３７】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、トランスの一次側巻線に間歇的に電流を流すスイッチングトランジスタＳＷを、電源制御用ＩＣ１３とは別個の素子としているが、このスイッチングトランジスタＳＷを電源制御用ＩＣ１３に取り込んで、１つの半導体集積回路として構成してもよい。
さらに、前記実施形態では、本発明をフライバック方式のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型や疑似共振型のＡＣ−ＤＣコンバータさらには一次側で取得した情報のみで二次側の出力電圧の制御を行ういわゆる Primary Side Regulation (以下ＰＳＲ)方式のＡＣ−ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。
【符号の説明】
【００３８】
１１  ラインフィルタ
１２  ダイオード・ブリッジ回路（整流回路）
１３  電源制御回路（電源制御用ＩＣ）
１４  二次側検出回路（検出用ＩＣ）
１５ａ  フォトカプラの発光側ダイオード
１５ｂ  フォトカプラの受光側トランジスタ
３１  発振回路
３２  クロック生成回路
３４  ドライバ（駆動回路）
３５  アンプ（非反転増幅回路）
３６ａ  過電流検出用コンパレータ（過電流検出回路）
３６ｂ  電圧／電流制御用コンパレータ（電圧／電流制御回路）
３７  波形生成回路
３８  周波数制御回路
３９  デューティ制限回路
４０  放電回路
４１  分圧回路
４２  ピークホールド回路（高圧入力監視回路）
４３  電圧比較回路（高圧入力監視回路）
４４  タイマ回路（高圧入力監視回路）
４５  放電手段
５０  起動回路
ＨＶ  高圧入力起動端子
ＶＤＤ  電源電圧端子（電源端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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