(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ドリフト領域の主面上に、前記ソース領域及び前記ウェル領域にゲート絶縁膜を介して接するゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域及び前記ソース領域に電気的に接続されたソース電極と、
前記半導体基板の他方の主面に形成されたドレイン電極
とを備え、
前記ソース領域が前記ゲート絶縁膜を介して前記ゲート電極と接する面積が、前記ウェル領域が前記ゲート絶縁膜を介して前記ゲート電極と接する面積よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主面に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ドリフト領域の主面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝の少なくとも側部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ウェル領域及び前記ソース領域に電気的に接続されたソース電極と、
前記半導体基板の他方の主面に形成されたドレイン電極
とを備え、
前記ゲート電極の一部が、前記ドリフト領域の主面から突出し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記ソース領域と接する部位に形成された半導体領域と、前記半導体領域とは異なる部位に形成された他の領域とを有し、
前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域に接し、
且つ前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接する
ことを特徴とする半導体装置。
【請求項３】
前記ゲート電極の少なくとも一部が半導体領域で構成され、前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域と接することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体領域は、前記ゲート絶縁膜を介して前記ソース領域に接し、
且つ前記半導体領域は、前記層間絶縁膜を介して前記ソース電極に接する
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体領域には、前記ゲート電極とソース電極間の電位差で空乏層が形成されること特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域がＮ型半導体で形成され、
前記半導体領域の不純物濃度が前記Ｎ型半導体より低い
ことを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域が半導体と金属の合金で形成され、
前記半導体領域がＮ型半導体で形成される
ことを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極の前記半導体領域とは異なる部位に形成された他の領域が金属で形成され、
前記半導体領域がＮ型半導体で形成される
ことを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート電極及び前記ソース電極間の電位差で前記半導体領域に形成される空乏層幅が、前記ウェル領域に形成される空乏層幅よりも大きいことを特徴とする請求項６〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体領域の前記ゲート絶縁膜又は前記層間絶縁膜との界面に反転層が形成される時の前記ゲート電極及び前記ソース電極間の電位差が、前記ウェル領域の前記ゲート絶縁膜との界面に反転層が形成される時の前記ゲート電極及び前記ソース電極間の電位差より低いことを特徴とする請求項６〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体領域の側壁の全領域と、前記ゲート電極とに接する内部絶縁膜をさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項１３】
半導体基板の主面に第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第２導電型のウェル領域を形成する工程と、
前記ウェル領域内に第１導電型のソース領域を形成する工程と、
前記ウェル領域の上面及び前記ソース領域の上面に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上面に半導体領域を形成する工程と、
前記半導体領域、前記第１のゲート絶縁膜、前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝を形成する工程と、
前記溝の側壁に第２のゲート絶縁膜を形成する工程と、
前記半導体領域の上面及び前記第２のゲート絶縁膜の側壁にゲート電極を形成する工程と、
前記ゲート電極を被覆する層間絶縁膜を形成する工程と、
前記ウェル領域及び前記ソース領域にオーミック接続されたソース電極を形成する工程と、
前記半導体基板の他方の主面にドレイン電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第２のゲート絶縁膜を形成する工程は、前記ウェル領域の側壁及び前記ソース領域の側壁に前記第２のゲート絶縁膜を形成すると同時に、前記半導体領域の端部に内部絶縁膜を形成することを含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ及びＩＧＢＴを含む絶縁ゲート型半導体装置の容量をダイナミックに調節する容量調節回路に関する発明が知られている（特許文献１参照）。特許文献１では、大きな電圧変化率及び電流変化率に伴う誤動作を防止するために、ゲート電極の上面に絶縁層を介してエミッタ電極を設けることで、ゲート電極とエミッタ電極の間にキャパシタ（Ｃｇｅ）を形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−０１４５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の容量調節回路では、パワートランジスタの外側、即ち回路側にキャパシタを追加しているため、配線の寄生抵抗と寄生インダクタンスが生じる。これによって、配線遅延が生じ、実際のキャパシタの機能を十分発揮できない。
【０００５】
本発明は、上記課題に鑑みて成されたものであり、その目的は、ドレイン及びソース間の電圧変化が急峻であっても誤動作を起こしにくい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、ドリフト領域の主面上にゲート絶縁膜を介してゲート電極が形成されており、ソース領域がゲート絶縁膜を介してゲート電極と接する面積が、ウェル領域がゲート絶縁膜を介してゲート電極と接する面積よりも大きいことを特徴とする。
【０００７】
本発明の他の一態様に係る半導体装置は、ドリフト領域の主面からソース領域及びウェル領域を貫通してドリフト領域に至る深さの溝の少なくとも側部に、ゲート絶縁膜を介して埋め込まれたゲート電極を備え、ゲート電極の一部がドリフト領域の主面から突出し、ゲート電極は、ゲート絶縁膜を介してソース領域と接する部位に形成された半導体領域と、半導体領域とは異なる部位に形成された他の領域とを有し、半導体領域は、ゲート絶縁膜を介してソース領域に接し、且つ半導体領域は、層間絶縁膜を介してソース電極に接することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ドレイン及びソース間の電圧変化が急峻であっても誤動作を起こしにくい半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図２Ａ】図２Ａは、第１の実施形態に係る半導体装置の製造方法の一例における工程断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ａに続く工程断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｂに続く工程断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｃに続く工程断面図である。
【図２Ｅ】図２Ｅは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｄに続く工程断面図である。
【図２Ｆ】図２Ｆは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｅに続く工程断面図である。
【図２Ｇ】図２Ｇは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｆに続く工程断面図である。
【図２Ｈ】図２Ｈは、第１の実施形態に係る半導体装置の製造方法の一例における図２Ｇに続く工程断面図である。
【図３】図３は、第１の実施形態の変形例に係る半導体装置の構成の一例を示す断面図である。
【図４】図４は、第２の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図５Ａ】図５Ａは、第２の実施形態に係る半導体装置の製造方法の一例における工程断面図である。
【図５Ｂ】図５Ｂは、第２の実施形態に係る半導体装置の製造方法の一例における図５Ａに続く工程断面図である。
【図５Ｃ】図５Ｃは、第２の実施形態に係る半導体装置の製造方法の一例における図５Ｂに続く工程断面図である。
【図５Ｄ】図５Ｄは、第２の実施形態に係る半導体装置の製造方法の一例における図５Ｃに続く工程断面図である。
【図６】図６は、第２の実施形態の変形例に係る半導体装置の構成の一例を示す断面図である。
【図７】図７は、第３の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図８】図８は、第３の実施形態に係る半導体装置の製造方法の一例における工程断面図である。
【図９】図９は、第３の実施形態の変形例に係る半導体装置の構成の一例を示す断面図である。
【図１０】図１は、第４の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図１１Ａ】図１１Ａは、第４の実施形態に係る半導体装置の製造方法の一例における工程断面図である。
【図１１Ｂ】図１１Ｂは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ａに続く工程断面図である。
【図１１Ｃ】図１１Ｃは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｂに続く工程断面図である。
【図１１Ｄ】図１１Ｄは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｃに続く工程断面図である。
【図１１Ｅ】図１１Ｅは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｄに続く工程断面図である。
【図１１Ｆ】図１１Ｆは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｅに続く工程断面図である。
【図１１Ｇ】図１１Ｇは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｆに続く工程断面図である。
【図１１Ｈ】図１１Ｈは、第４の実施形態に係る半導体装置の製造方法の一例における図１１Ｇに続く工程断面図である。
【発明を実施するための形態】
【００１０】
図面を参照して、実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。また、実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下の説明では第１導電型がＮ型、第２導電型がＰ型の場合を説明するが、逆の構成であってもよく、その場合には印加電圧の極性も逆転する。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置は、図１に示すように、第１導電型（Ｎ＋型）の半導体基板１と、半導体基板１の表面上に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ドリフト領域２内のウェル領域３上に形成された第１導電型（Ｎ＋型）のソース領域４と、ドリフト領域２、ウェル領域３及びソース領域４にゲート絶縁膜７を介して接する（対向する）ように形成されたゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、層間絶縁膜９上に形成されたソース電極１３と、半導体基板１の裏面に形成されたドレイン電極１２とを備える。
【００１２】
半導体基板１としては、例えばＮ型不純物が高濃度で添加された炭化珪素（ＳｉＣ）基板が使用可能である。ドリフト領域２は、例えば半導体基板１よりも低い不純物濃度でＮ型不純物が添加された炭化珪素からなる領域である。ウェル領域３は、Ｐ型不純物が添加された炭化珪素からなる領域である。ソース領域４は、ドリフト領域２よりも高い不純物濃度でＮ型不純物が添加された炭化珪素からなる領域である。
【００１３】
ドリフト領域２には、その主面２ａ側からソース領域４及びウェル領域３を貫通し、ドリフト領域２に至るように溝５が形成されている。ゲート絶縁膜７は、ドリフト領域２、ウェル領域３及びソース領域４に接するように溝５の側面及び底部に形成されている。
【００１４】
ゲート電極８の一部（埋め込みゲート部）は、ゲート絶縁膜７を介して溝５の側面及び底面に形成されている。なお、ゲート電極８の一部（埋め込みゲート部）は、ゲート絶縁膜７を介して溝５の側面に少なくとも形成されていればよい。ゲート電極８の一部（埋め込みゲート部）は、ゲート絶縁膜７を介してソース領域４の側面及びウェル領域３の側面と接する。
【００１５】
ゲート電極８の他の一部（突出ゲート部）は、溝５の外側に突出して、ドリフト領域２の主面２ａに沿って延在する。ゲート電極８の他の一部（突出ゲート部）は、ゲート絶縁膜７を介してソース領域４の上面に接する。ゲート電極８の他の一部（突出ゲート部）は、層間絶縁膜９を介してソース電極１３に接する。なお、ソース領域４の上面及び側面のゲート絶縁膜７を介してゲート電極８と接する面積が、ウェル領域３の側面のゲート絶縁膜７を介してゲート電極８と接する面積よりも大きい。
【００１６】
ソース電極１３は、ソース領域４及びウェル領域３と電気的に低抵抗でオーミック接続されている。ソース領域４とウェル領域３はソース電極１３を介して同電位をとる。ドレイン電極１２は、半導体基板１と電気的に低抵抗でオーミック接続されている。
【００１７】
次に、図１に示す半導体装置のスイッチング動作について説明する。ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、トランジスタとして機能する。即ち、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以上にすると、ゲート電極８側面のＰ型ウェル領域３のチャネル部にＮ型の反転層が形成される。Ｎ型の反転層を通じてドリフト領域２とソース領域４との間は導通状態、即ちオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。
【００１８】
一方、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以下にすると反転層が消滅する。これにより、ドリフト領域２とソース領域４との間は遮断状態、即ちオフ状態となり、ドレイン電極１２からソース電極１３へ電流は流れない。オン状態からオフ状態へ遷移するとき、ドレイン電極１２とソース電極１３との間には高い電圧が瞬間的に印加される。これによって、ドリフト領域２に空乏層が形成される。
【００１９】
例えば、トランジスタのドレイン電極１２とソース電極１３との間（以下、「ドレイン／ソース間」とも称する）に電圧Ｖｄｓが瞬間的に印加される場合、ドレイン／ソース間に瞬間電流ｉが流れる。その時に、ドレイン電極１２とゲート電極８との間（以下、「ドレイン／ゲート間」とも称する）及びゲート電極８とソース電極１３との間（以下、「ゲート／ソース間」とも称する）に電圧が生じる。ドレイン／ゲート間の電圧をＶｇｄ、ゲート／ソース間の電圧をＶｇｓ、ゲート／ソース間の容量をＣｇｓ、ゲート／ドレイン間の容量をＣｇｄ、電荷量をＱとすると、以下の式（１）が成り立つ。
【００２０】
【数１】
0006421476.tif 000002
【００２１】
上記式（１）を変形すると以下の式（２）が得られる。
【００２２】
【数２】
0006421476.tif 000003
【００２３】
上記式（２）を、Ｖｄｓ、Ｖｇｄ及びＶｇｓの関係式に適用すると、以下の式（３）が得られる。
【００２４】
【数３】
0006421476.tif 000004
【００２５】
上記式（３）を変形すると、以下の式（４）が得られる。
【００２６】
【数４】
0006421476.tif 000005
【００２７】
図１に示す半導体装置では、ゲート／ドレイン間の容量Ｃｇｄは、ゲート絶縁膜７とドリフト領域２内の空乏層を挟持するゲート電極８とドリフト領域２との間で形成される。
【００２８】
一方、ゲート／ソース間の容量Ｃｇｓは、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３の和となる。このうち、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３は、ゲート電極８の幅を調整することにより適宜調整可能となる。
【００２９】
ここで、炭化珪素（ＳｉＣ）材料の絶縁破壊電界は珪素（Ｓｉ）の約１０倍であるため、ＳｉＣパワートランジスタのドリフト層はＳｉのパワートランジスタより薄く形成することができる。このため、トランジスタのゲート／ドレイン間の容量Ｃｇｄは大きくなる。これにより、トランジスタのゲート／ソース間の容量Ｃｇｓとゲート／ドレイン間の容量Ｃｇｄとの比Ｃｇｓ／Ｃｇｄが小さくなり、このため、Ｖｇｓは大きくなる。Ｖｇｓが閾値電圧を超えると、トランジスタが誤動作する。
【００３０】
これに対して、本発明の第１の実施形態によれば、溝５の少なくとも側面にゲート電極８の一部が形成され、ゲート電極８の溝５から突出した他の一部がドリフト領域２の主面２ａ上に形成されている。このため、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１に加えて、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３が形成される。したがって、ゲート／ソース間の容量Ｃｇｓを増やすことができる。よって、比Ｃｇｓ／Ｃｇｄを大きくでき、トランジスタの誤動作を防止することができる。
【００３１】
また、ゲート電極８の幅を調整することにより、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３を調整することができるので、ゲート／ソース間の容量Ｃｇｓの大きさを容易に制御することができる。これによって、パワートランジスタのスイッチング損失、回路部品数を増加せず、ゲート／ソース間の容量Ｃｇｓを増やすことができ、トランジスタのゲート／ソース間の瞬間電圧がトランジスタの閾値電圧を超えないように比Ｃｇｓ／Ｃｇｄを容易に設計することができる。
【００３２】
更に、図１で示す半導体装置のゲート／ソース間の容量Ｃｇｓを構成するゲート電極８及びソース電極１３はそのままキャパシタの両電極となる。このため、キャパシタを回路の外付けとする場合と比べて、外付け部の配線の寄生抵抗と寄生インダクタンスは存在しないので、ドレイン／ソース間の電圧変化がより急速な場合にも適応できる。
【００３３】
次に、図２Ａ〜図２Ｈを用いて、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明する。
【００３４】
まず、ドリフト領域形成工程において、図２Ａに示すように、Ｎ＋型炭化珪素からなる半導体基板１上にＮ−型炭化珪素からなるエピタキシャル層を成長させ、ドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。半導体基板１は数十から数百μｍ程度の厚みを持つ。ドリフト領域２は、例えば不純物濃度が１×１０１４〜１×１０１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００３５】
次のソース領域及びウェル領域形成工程において、図２Ｂに示すように、ドリフト領域２にイオン注入によってＰ型ウェル領域３及びＮ＋型ソース領域４を形成する。具体的には、イオン注入領域をパターニングするために、ドリフト領域上にシリコン酸化膜等のマスク材を形成してもよい。堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、一般的なフォトリソグラフィー法等を用いて、マスク材上にレジストをパターニングする。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。
【００３６】
次に、マスク材をマスクにして、Ｐ型及びＮ型不純物をイオン注入し、Ｐ型ウェル領域３及びＮ＋型ソース領域４を形成する。Ｐ型不純物としては、アルミニウムやボロンを用いることができる。またＮ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。
【００３７】
次の溝形成工程において、図２Ｃに示すように、ドリフト領域２に溝５を形成する。具体的には、まずＮ＋型ソース領域４上にマスク材１４を形成する。マスク材１４としては図２Ｂの工程と同様に、パターニングされた絶縁膜を使用することができる。次に、ドライエッチング法等により、マスク材１４をマスクにして溝５を形成する。溝５の深さとしてはＰ型ウェル領域３の深さより深くする必要がある。溝形成後、マスク材１４を除去する。例えばマスク材１４がシリコン酸化膜の場合はフッ酸によるウェットエッチングが好適である。
【００３８】
次のゲート絶縁膜形成工程において、図２Ｄに示すように、熱酸化法又は堆積法等によりゲート絶縁膜７を形成する。例えば、熱酸化の場合、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜７を形成後、Ｐ型ウェル領域３とゲート絶縁膜７との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。また、ゲート絶縁膜７の厚さは数十ｎｍが好ましい。
【００３９】
次のゲート電極形成工程において、図２Ｅに示すように、ゲート電極８を形成する。ゲート電極８となる材料はポリシリコンが一般的で、ここではポリシリコンを用いて説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さは溝５の幅の１／２より大きい値にすると、溝５をポリシリコンで埋められる。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンが形成され、ゲート電極８が導電性を持つ。
【００４０】
次のゲート電極エッチング工程において、図２Ｆに示すように、マスク材を用いた選択エッチング等により、ゲート電極８のポリシリコンのエッチングを行う。マスク材はレジスタが好適である。例えば、このエッチング処理により、ウェル領域３の表面を露出させる。これにより、後で形成するソース電極１３がソース領域４の側壁でコンタクトが取れるようになる。
【００４１】
次の層間絶縁膜形成工程において、図２Ｇに示すように、層間絶縁膜９を形成する。例えば、ポリシリコンの熱酸化で層間絶縁膜９を形成してもよい。酸素雰囲気中で、９００℃程度の温度で酸化を行う。この温度で酸化するとポリシリコンの熱酸化と同時に、炭化珪素はほとんど酸化されないか、酸化されたとしてもほんのわずか酸化される。炭化珪素表面の酸化膜を除去するために、熱酸化後フッ酸で数秒の洗浄を行う。
【００４２】
次の電極形成工程において、図２Ｈに示すように、ソース電極１３及びドレイン電極１２を形成する。具体的には、Ｐ型ウェル領域３及びＮ＋型ソース領域４に電気的に低抵抗でオーミック接続するようにソース電極１３を形成する。ソース電極１３としてはニッケルシリサイドが好適に用いられるが。コバルトシリサイド、チタンシリサイド等の金属でもよい。堆積方法としては蒸着法、スパッタ法又は化学気相成長（ＣＶＤ）法等を用いることができる。更にソース電極１３上にチタンやアルミニウムを積層した積層構造としてもよい。
【００４３】
次に、Ｎ＋型炭化珪素からなる半導体基板１の裏面に同様にニッケルを堆積する。次に１０００℃程度のアニールを施しＳｉＣとニッケルを合金化させニッケルシリサイドを形成し、ソース電極１３及びドレイン電極１２を形成する。以上の工程を経て、図１に示した半導体装置が完成する。
【００４４】
（第１の実施形態の変形例）
第１の実施形態では、溝５を有する構造（溝構造）のトランジスタについて説明したが、第１の実施形態の変形例としてプレーナー構造のトランジスタを説明する。
【００４５】
第１の実施形態の変形例に係る半導体装置は、図３に示すように、第１導電型（Ｎ＋型）の半導体基板１と、半導体基板１の表面上に形成された第１導電型（Ｎ型）のドリフト領域２と、ドリフト領域２内に形成された第２導電型（Ｐ型）のウェル領域３と、ドリフト領域２内のウェル領域３上に形成された第１導電型（Ｎ＋型）のソース領域４と、ドリフト領域２の主面２ａ上に形成され、ウェル領域３及びソース領域４にゲート絶縁膜７を介して接する（対向する）ゲート電極８と、ゲート電極８を被覆する層間絶縁膜９と、ウェル領域３及びソース領域４に電気的に接続されたソース電極１３と、半導体基板１の裏面に形成されたドレイン電極１２とを備える。
【００４６】
第１の実施形態の変形例に係る半導体装置においても、ゲート／ソース間の容量Ｃｇｓは、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３の和となる。
【００４７】
第１の実施形態の変形例に係る半導体装置では、ゲート電極８がドリフト領域２の主面２ａ上に形成されており、ゲート絶縁膜７を介してドリフト領域２、ウェル領域３及びソース領域４と接している。ソース領域４の上面のゲート絶縁膜７を介してゲート電極８と接する面積は、ウェル領域３の上面のゲート絶縁膜７を介してゲート電極８と接する面積よりも大きい。
【００４８】
第１の実施形態の変形例に係る半導体装置のその他の構成は、第１の実施形態に係る半導体装置の構成と実質的に同様であるので、説明を省略する。第１の実施形態の変形例に係る半導体装置の動作は、図１に示した溝構造のトランジスタと同様であるので説明を省略する。なお、プレーナー構造のトランジスタのチャネルは基板の表面に形成されるため、トランジスタのサイズは溝構造よりも大きくなる。
【００４９】
本発明の第１の実施形態の変形例によれば、ソース領域４の上面のゲート絶縁膜７を介してゲート電極８と接する面積が、ウェル領域３の上面のゲート絶縁膜７を介してゲート電極８と接する面積よりも大きいことにより、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１だけの場合よりも、トランジスタのゲート／ソース間の容量Ｃｇｓを約２倍以上増大させることができる。
【００５０】
また、ゲート電極８の幅を調整することにより、ゲート電極８とソース領域４とが対向する面積を適宜調整することができる。これによって、パワートランジスタのスイッチング損失、回路部品数を増加せず、ゲート／ソース間の容量Ｃｇｓを増やすことができ、トランジスタのゲート／ソース間の瞬間電圧がトランジスタの閾値電圧を超えないように比Ｃｇｓ／Ｃｇｄを容易に設計することができる。
【００５１】
第１の実施形態の変形例に係る半導体装置の製造方法は、溝形成工程が無いことを除いて、第１の実施形態に係る半導体装置の製造方法と同様であるので、説明を省略する。
【００５２】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、図４に示すように、ゲート電極８に半導体領域６が形成されている点が、第１の実施形態と相違する。半導体領域６は、ゲート絶縁膜７を介してソース領域４と接する。ゲート電極８は、例えば、不純物濃度１×１０１９ｃｍ−３以上の高不純物濃度のＮ型ポリシリコンからなる。半導体領域６はＮ型でもよく、Ｐ型でもよい。半導体領域６の不純物濃度は、ゲート電極８の不純物濃度より低い。
【００５３】
第２の実施形態に係る半導体装置の動作方法については、第１の実施形態と異なる箇所を説明する。第２の実施形態に係る半導体装置では、ゲート電極８に半導体領域６を設けているので、半導体領域６と、ゲート絶縁膜７と、ソース領域４とによりＭＯＳキャパシタが構成される。ＭＯＳキャパシタは、ゲート電極８とソース領域４の間に並列接続されている。即ち、半導体領域６はＭＯＳキャパシタのボディに相当し、ゲート絶縁膜７はＭＯＳキャパシタの絶縁膜に相当し、ソース領域４はＭＯＳキャパシタのゲートに相当する。またゲート電極８は、半導体領域６より高い不純物濃度で形成される場合は、ＭＯＳキャパシタのボディ電極とみなせる。
【００５４】
例えば、トランジスタのソース電極１３を基準電圧として、ゲート電極８に負のバイアスを印加する場合は、ＭＯＳキャパシタにおいて、半導体領域６とゲート絶縁膜７との界面に蓄積層が形成され、ＭＯＳキャパシタの容量はゲート絶縁膜７の容量となる。ゲート絶縁膜７は一般的数１０ｎｍの厚さであるため、この状態では大きな容量がゲート／ソース間に並列されることになる。したがって、ソース／ドレイン間に急に高電圧が印加されてもトランジスタの誤動作が起こりにくい。
【００５５】
一方、ソース電極１３を基準電圧として、ゲート電極８に正のバイアスを印加する場合、半導体領域６とゲート絶縁膜７との界面、及びウェル領域３とゲート絶縁膜７との界面から空乏層がそれぞれ広がり、ＭＯＳキャパシタの容量は空乏層の容量とゲート絶縁膜７の容量が直列接続され、全体のゲート／ソース間の容量Ｃｇｓが小さくなる。したがって、トランジスタがオンするまでにかかる時間は短くなり、スイッチング損失を低減することができる。
【００５６】
また、ゲート電極８に正電圧を印加した場合、半導体領域６に形成する空乏層幅はウェル領域３に形成する空乏層幅より大きいと、ＭＯＳキャパシタの容量を、ゲート絶縁膜７を挟持するウェル領域３とゲート電極８との間で形成される容量Ｃ１より小さくできる。これによって、ゲート／ソース間の容量Ｃｇｓは、ゲート絶縁膜７を挟持するウェル領域３とゲート電極８との間で形成される容量Ｃ１がメインとなる。これによって、更にスイッチング損失を低減することができる。
【００５７】
更に、ゲート電極８電圧はソース電極１３の電圧に対して、閾値電圧を超えるとウェル領域３とゲート絶縁膜７の界面に反転層が形成され、トランジスタがオンとなる。このため、ゲート電極８の電圧が閾値電圧を超える前にＭＯＳキャパシタの容量が最小容量になることがスイッチング損失の低減効果が大きい。ＭＯＳキャパシタの容量はゲート絶縁膜７と半導体領域６の界面に反転層が形成後最小となるため、反転層の形成電圧はトランジスタの閾値電圧より低くすることで、スイッチング損失の低減効果が大きくできる。
【００５８】
第２の実施形態に係る半導体装置のその他の構成は、第１の実施形態に係る半導体装置の構成と実質的に同様であるので、説明を省略する。
【００５９】
本発明の第２の実施形態によれば、第１の実施形態と同様に、溝５の少なくとも側面にゲート電極８の一部が形成され、ゲート電極８の溝５から突出した他の一部がドリフト領域２の主面２ａ上に形成されているので、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１に加えて、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３が形成される。このため、ゲート／ソース間の容量Ｃｇｓを増やすことができる。
【００６０】
また、ゲート電極８の少なくとも一部に半導体領域６が形成されることにより、半導体領域６に空乏層を形成したり、蓄積層を形成したりすることができるので、ゲート／ソース間の容量Ｃｇｓを適宜調整可能となる。
【００６１】
また、ゲート電極８に形成された半導体領域６が、ゲート絶縁膜７を介してソース領域４と接することにより、ソース領域４、ゲート絶縁膜７及び半導体領域６でＭＯＳキャパシタを構成するため、トランジスタのゲート／ソース間の容量Ｃｇｓは、トランジスタが有する従来のゲート／ソース間の容量とＭＯＳキャパシタの容量の和となる。
【００６２】
また、ソース領域４に対してゲート電極８が負バイアスの場合で且つトランジスタのオフ状態の時と、ソース領域４に対してゲート電極８が正バイアスの場合で且つトランジスタがオン状態の時では、ＭＯＳキャパシタの容量が変化する。したがって、必要に応じて、ＭＯＳキャパシタの容量を設計することで、トランジスタがオフ状態の時にゲート／ソース間の容量Ｃｇｓを大きく、トランジスタがオン状態の時にゲート／ソース間の容量Ｃｇｓを小さくすることができる。したがって、誤動作を改善できる上、トランジスタのスイッチング動作時の損失を低減することができる。
【００６３】
また、半導体領域６はゲート／ソース間の電位差により空乏層の伸縮が可能であり、ゲート／ソース間の容量Ｃｇｓを制御可能となる。トランジスタがオフ状態の時にゲート／ソース間の容量Ｃｇｓが大きく、トランジスタがオン状態の時にゲート／ソース間の容量Ｃｇｓを小さく制御すれば、誤動作を改善できる上、トランジスタのスイッチング動作時の損失を低減することができる。
【００６４】
また、ゲート電極８をＮ型半導体で形成し、半導体領域６の不純物濃度をゲート電極８より低くすることで、ゲート電極８がソース領域４に対して負バイアスの場合は半導体領域６とゲート絶縁膜７との界面に蓄積層が形成され、ＭＯＳキャパシタの容量はゲート絶縁膜７の容量となる。この時のゲート／ソース間の容量Ｃｇｓが最大となる。また、ゲート電極８がソース領域４に対して正バイアスの場合は、半導体領域６とゲート絶縁膜７との界面に空乏層が形成され、ＭＯＳキャパシタの容量はゲート絶縁膜７の容量と空乏層の容量の直列接続となり、負バイアス時よりも容量が小さくなる。したがって、トランジスタがオフ状態の時に容量を大きく、トランジスタがオン状態の時には容量を小さくできる。したがって、誤動作を改善できる上、トランジスタのスイッチング動作時の損失を低減することができる。
【００６５】
また、ゲート電極８が半導体と金属の合金で形成され、且つ半導体領域６がＮ型の不純物で形成されていてもよい。この場合、ゲート電極８をＮ型半導体で形成し、半導体領域６の不純物濃度をゲート電極８より低くした場合と同様の効果を奏するうえ、更にはゲート電極８の抵抗をより小さくすることができ、スイッチング損を低減することができる。
【００６６】
また、ゲート電極８が金属で形成され、且つ半導体領域６がＮ型半導体材料であってもよい。この場合は、ゲート電極８がＮ型半導体で形成し、半導体領域６の不純物濃度をゲート電極８より低くした場合と同様の効果を奏するうえ、更にはゲート電極８の抵抗をより小さくでき、スイッチング損失をより低減することができる。
【００６７】
また、ゲート電極８とソース領域４にバイアスを印加する場合、例えば正バイアスの印加の場合はＭＯＳキャパシタの半導体領域６に空乏層が発生する。また、ウェル領域３にも空乏層が発生する。ゲート／ソース間の容量Ｃｇｓは、ＭＯＳキャパシタの容量とウェル領域３とゲート電極８で形成する容量の和になる。ＭＯＳキャパシタの空乏層がウェル領域３の空乏層より広い場合、ＭＯＳキャパシタの容量をウェル領域３とゲート電極８で形成する容量より小さくできる。これによって、トランジスタがオン状態の時のゲート／ソース間の容量Ｃｇｓを更に低減することができ、トランジスタのスイッチング動作時の損失を低減することができる。
【００６８】
また、半導体領域６のゲート絶縁膜７又は層間絶縁膜９との界面に反転層が形成される時のゲート電極８及びソース電極１３間の電位差が、ウェル領域３のゲート絶縁膜７との界面に反転層が形成される時のゲート電極８及びソース電極１３間の電位差より低いことが好ましい。ＭＯＳキャパシタの閾値電圧をトランジスタの閾値電圧より低くすることにより、ＭＯＳキャパシタは閾値電圧で最小の容量を示す。またトランジスタの方は閾値電圧でオンする。トランジスタがオンする前にＭＯＳキャパシタが最小の容量に達するので、トランジスタのスイッチング損失を低減することができる。
【００６９】
次に、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明する。第２の実施形態に係る半導体装置の製造方法については、ドリフト領域形成工程、ソース領域及びウェル領域形成工程、溝形成工程、ゲート絶縁膜形成工程は第１の実施形態と同様であるので重複した説明を省略する。
【００７０】
ゲート絶縁膜形成工程後のゲート電極形成工程において、図５Ａに示すように、ゲート電極８と半導体領域６を形成する。ここでは半導体領域６はポリシリコンで形成されることを例に説明する。ゲート絶縁膜形成工程の後に、半導体領域６となる材料であるポリシリコンを減圧ＣＶＤ法で堆積する。ポリシリコンの堆積厚さは溝５の幅の１／２より大きい値にする。こうなると溝５をポリシリコンで埋められる。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンが形成される。また、ＢＣｌ３中でアニールするとＰ型のポリシリコンが形成される。アニール時の導入ガスの量によって、不純物濃度を制御でき、導電性を持たせることができる。
【００７１】
次に、半導体領域６の表面にレジストマスク材１４を堆積し、フォトリソグラフィー法を用いて図５Ｂに示すようにパターニングする。次に、Ｎ型となる不純物を注入する。ここでは不純物が広く拡散しないように、拡散長の短い不純物元素が好ましい。一例としてＮ型はヒ素（Ａｓ）が好適である。図５Ｃに示すように、不純物が注入される領域はゲート電極８となる。
【００７２】
イオン注入後、マスク材１４を除去し、図５Ｄに示すように、再度ポリシリコンを減圧ＣＶＤ法で堆積する。堆積中はＰＨ３ガスを同時に導入することで、Ｎ型のポリシリコンを形成できる。以降の工程は、第１の実施形態のゲート電極エッチング工程、層間絶縁膜形成工程、電極形成工程と同様であるので重複した説明を省略する。
【００７３】
本発明の第２の実施形態に係る半導体装置の製造方法によれば、図４に示した半導体装置を実現可能となる。
【００７４】
なお、本発明の第２の実施形態では、ゲート電極８がＮ型ポリシリコンである場合を説明した。逆に、ゲート電極８がＰ型ポリシリコンの場合には、ゲート電極８に正電圧を印加した場合、半導体領域６とゲート絶縁膜７とソース領域４で構成されるＭＯＳキャパシタ容量はＮ型ポリシリコンと比べて、ゲート電極８が負バイアスの場合はゲート絶縁膜７と半導体領域６の界面に空乏層が形成され、容量が小さくなる。ゲート電圧が正バイアスの場合は半導体領域６とゲート絶縁膜７の界面に蓄積層が形成され、ＭＯＳキャパシタ容量が大きくなる。したがって、トランジスタの誤動作低減効果、とスイッチング損失低減効果は得られない。
【００７５】
（第２の実施形態の変形例）
本発明の第２の実施形態では、溝５を有する構造を説明したが、図６に示すように、溝を有さないプレーナー型のトランジスタであってもよい。即ち、本発明の第２の実施形態の変形例に係る半導体装置は、第１の実施形態に係る半導体装置の構成に、半導体領域６を追加したものである。図６に示した半導体装置の構造であっても、第１の実施形態の変形例及び第２の実施形態と同様の効果を有する。
【００７６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、図７に示すように、ゲート電極８に半導体領域６が形成されている点が、第１の実施形態と異なる。半導体領域６は、層間絶縁膜９を介してソース電極１３と接する。ゲート電極８は、不純物濃度１×１０１９ｃｍ−３以上での高濃度のＮ型ポリシリコンで構成される。半導体領域６はＮ型でもよいし、Ｐ型でもよい。半導体領域６の不純物濃度はゲート電極８の不純物濃度より低い。
【００７７】
本発明の第３の実施形態に係る半導体装置は、第２の実施形態と同様に動作し、同様の効果が得られる。違うところは半導体領域６が層間絶縁膜９を介してソース電極１３に接し、ＭＯＳキャパシタを形成している。この構造ではＭＯＳキャパシタの面積は第２の実施形態と比べて溝５の幅分より大きくできる。ＭＯＳキャパシタの容量は面積に依存しているため、即ちゲート／ソース間の容量が更に大きくできる効果がある。また、ゲート電極形成工程において、第２の実施形態と比べて、不純物注入が必要なく、容易に製造ができる効果もある。
【００７８】
本発明の第３の実施形態によれば、第１及び第２の実施形態と同様に、溝５の少なくとも側面にゲート電極８の一部が形成され、ゲート電極８の溝５から突出した他の一部がドリフト領域２の主面２ａ上に形成されているので、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１に加えて、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３が形成される。このため、ゲート／ソース間の容量Ｃｇｓを増やすことができる。
【００７９】
また、ゲート電極８の少なくとも一部に半導体領域６が形成されることにより、半導体領域６に空乏層を形成したり、蓄積層を形成したりすることができるので、ゲート／ソース間の容量Ｃｇｓを適宜調整可能となる。
【００８０】
また、ゲート電極８の半導体領域６は、層間絶縁膜９を介してソース電極１３と接するため、ソース電極１３、層間絶縁膜９及び半導体領域６によりＭＯＳキャパシタが構成される。即ち、ソース電極１３はＭＯＳキャパシタのゲートで、層間絶縁膜９はＭＯＳキャパシタの絶縁膜で、半導体領域６はＭＯＳキャパシタのボディを構成している。このＭＯＳキャパシタはゲート電極８とソース領域４に並列されている。またゲート電極８はＭＯＳキャパシタのボディ電極となる。これによって、トランジスタのゲート／ソース間の容量Ｃｇｓは、トランジスタが有する従来のゲート／ソース間の容量とＭＯＳキャパシタの容量との和となる。
【００８１】
この構成において、ゲート電極８がソース領域４に対して負バイアスの場合はトランジスタのオフ状態の時と正バイアスでトランジスタがオン状態の時ではＭＯＳキャパシタの容量が変わる。したがって、ＭＯＳキャパシタの容量を設計することで、トランジスタがオフ状態の時にゲート／ソース間の容量Ｃｇｓを大きくし、トランジスタがオン状態の時にはゲート／ソース間の容量Ｃｇｓを小さくすることができる。したがって、誤動作を改善できる上、トランジスタのスイッチング動作時の損失を低減することができる。
【００８２】
また、本発明の第３の実施形態に係る半導体装置は、図７に示すようにトランジスタが溝構造の場合、第２の実施形態と比較して、ＭＯＳキャパシタの面積はトレンチの幅分ほど大きくできる。また、トランジスタがプレーナーの場合は、第２の実施形態の変形例と比較して、ＭＯＳキャパシタの面積は、チャネル長部分の面積とゲート電極８とドリフト領域２の接続面積分ほど大きくなる。これによって、第２の実施形態又はその変形例と比較してゲート／ソース間の容量Ｃｇｓを増大させることができる。したがって、トランジスタの誤動作を防止することができる。
【００８３】
次に、本発明の第３の実施形態に係る半導体装置の製造方法は、ゲート電極形成工程以外は第１の実施形態と同様であるので、重複する説明を省略する。
【００８４】
ゲート電極形成工程においては、図８に示すように、ゲート電極８と半導体領域６を形成する。ゲート電極８となる材料はポリシリコンが一般的で、ここではポリシリコンを用いて説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さは溝５の幅の１／２より大きい値にすると、溝５をポリシリコンで埋められる。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンが形成され、ゲート電極８に導電性を持たせる。その後同じ減圧ＣＶＤ法を用いて再度ポリシリコンを堆積することで、半導体領域６が形成される。堆積中はＰＨ３ガスを導入することで、Ｎ型のポリシリコンを堆積される。不純物濃度は、ＰＨ３ガスの導入量で制御可能である。以降の工程は第１の実施形態と同様であるので省略する。
【００８５】
（第３の実施形態の変形例）
本発明の第３の実施形態の変形例に係る半導体装置は、図９に示すように、半導体領域６ａが層間絶縁膜９を介してソース電極１３と接しており、且つ、半導体領域６ｂがゲート絶縁膜７を介してソース領域４とも接する点が、第３の実施形態と異なる。
【００８６】
本発明の第３の実施形態の変形例に係る半導体装置の他の構成は、本発明の第３の実施形態に係る半導体装置と同様であるので、説明を省略する。また、本発明の第３の実施形態の変形例に係る半導体装置の動作方法は、本発明の第３の実施形態に係る半導体装置の動作方法と同様であるので、説明を省略する。
【００８７】
本発明の第３の実施形態の変形例に係る半導体装置によれば、ゲート電極８の半導体領域６がゲート絶縁膜７を介してソース領域４と接していることにより、半導体領域６、ゲート絶縁膜７及びソース領域４でＭＯＳキャパシタが構成される。更に、ゲート電極８の半導体領域６も、層間絶縁膜９を介してソース電極１３と接することにより、半導体領域６、層間絶縁膜９及びソース電極１３でＭＯＳキャパシタが構成される。したがって、第２の実施形態又は第３の実施形態と比較して、ゲート／ソース間の容量Ｃｇｓをより増大させることができ、トランジスタの誤動作の改善効果が更に大きくなる。
【００８８】
本発明の第３の実施形態の変形例に係る半導体装置の製造方法については、第２の実施形態と同様のゲート電極形成工程の後、第３の実施形態と同様のゲート電極形成工程を実施すればよい。
【００８９】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置は、図１０に示すように、半導体領域６の内側の側壁が、内部絶縁膜１０を介してゲート電極８の側壁に接する点が、第２の実施形態と異なる。内部絶縁膜１０としては、例えばシリコン酸化膜が使用可能である。
【００９０】
本発明の第４の実施形態に係る半導体装置のその他の構成は、第２の実施形態に係る半導体装置の構成と同様であるので、説明を省略する。また、本発明の第４の実施形態に係る半導体装置の動作方法も、第２の実施形態に係る半導体装置の動作方法と同様であるので、説明を省略する。
【００９１】
本発明の第４の実施形態によれば、第１〜第３の実施形態と同様に、溝５の少なくとも側面にゲート電極８の一部が形成され、ゲート電極８の溝５から突出した他の一部がドリフト領域２の主面２ａ上に形成されているので、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３との間で形成される容量Ｃ１に加えて、ゲート絶縁膜７を挟持するゲート電極８とソース領域４との間で形成される容量Ｃ２、及び層間絶縁膜９を挟持するゲート電極８とソース電極１３との間で形成される容量Ｃ３が形成される。このため、ゲート／ソース間の容量Ｃｇｓを増やすことができる。
【００９２】
また、ゲート電極８の少なくとも一部に半導体領域６が形成されることにより、半導体領域６に空乏層を形成したり、蓄積層を形成したりすることができるので、ゲート／ソース間の容量Ｃｇｓを適宜調整可能となる。
【００９３】
また、ゲート電極８に形成された半導体領域６が、ゲート絶縁膜７を介してソース領域４と接することにより、ソース領域４、ゲート絶縁膜７及び半導体領域６でＭＯＳキャパシタを構成するため、トランジスタのゲート／ソース間の容量Ｃｇｓは、トランジスタが有する従来のゲート／ソース間の容量とＭＯＳキャパシタの容量の和となる。
【００９４】
また、半導体領域６の端部に内部絶縁膜１０を有する場合でも、第２の実施形態と同様の効果を奏することができるとともに、後述するように製造工程を簡易化することができる。
【００９５】
次に、本発明の第４の実施形態に係る半導体装置の製造方法の一例を説明する。ドリフト領域形成工程、ソース領域及びウェル領域形成工程は、第１の実施形態と同様であるので説明を省略する。
【００９６】
ウェル領域形成工程後の溝形成工程において、図１１Ａに示すように、ドリフト領域２に溝５を形成する。具体的には、Ｎ＋型ソース領域４上にマスク材１４を形成する。ゲート絶縁膜７となるシリコン酸化膜（第１のゲート絶縁膜）を熱酸化法で形成する。次に、半導体領域６となるポリシリコンを堆積し、図１１Ｂに示すように、ポリシリコンの表面にマスク材１４を形成する。次に、図１１Ｃに示すように、ドライエッチング法等により、Ｐ型ウェル領域３の深さより深い溝５を形成する。溝５を形成後、マスク材１４を除去する。例えばマスク材１４がレジストの場合は硫酸過水によるウェットエッチングが好適である。
【００９７】
次のゲート絶縁膜形成工程において、図１１Ｄに示すように、熱酸化法等により、ゲート絶縁膜（第２のゲート絶縁膜）７と内部絶縁膜１０を同時に形成する。熱酸化法の酸化温度は、ポリシリコンと炭化珪素が両方酸化される温度が好適であり、例えば１１００℃以上が好ましい。
【００９８】
次のゲート電極形成工程において、第１の実施形態と同様に、図１１Ｅに示すように、ゲート電極８を形成する。次のゲート電極エッチング工程において、図１１Ｆに示すように、ドライエッチング等により、内部絶縁膜１０の上面のゲート電極８を一旦除去する。除去量は半導体領域６表面の内部絶縁膜１０を露出させるまでが好ましい。
【００９９】
次に、図１１Ｇに示すように、ドライエッチング等により、半導体領域６表面の内部絶縁膜１０を除去する。除去量は半導体領域６の表面を露出させるまでが好ましい。内部絶縁膜１０を除去後、図１１Ｈに示すように、再度ゲート電極８を第１の実施形態の方法で堆積する。それ以降のゲート電極エッチング工程、層間絶縁膜形成工程、電極形成工程は、第１の実施形態と同様であるので省略する。
【０１００】
本発明の第４の実施形態に係る半導体装置の製造方法によれば、ウェル領域３及びソース領域４とともに半導体領域６を貫通するように溝５が形成される。また、熱酸化法により、内部絶縁膜１０はゲート絶縁膜７と同時に形成することができる。したがって、第２の実施形態に係る半導体装置の製造方法と比べて、製造工程を簡易化することができる。
【０１０１】
（その他の実施の形態）
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０２】
例えば、半導体基板１として炭化珪素基板を用いた場合を説明したが、バンドギャップが広いその他の半導体材料からなる半導体基板を用いてもよい。バンドギャップが広いその他の半導体材料としては、窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化ガリウムアルミニウム（ＡｌＧａＮ）系材料が挙げられる。
【０１０３】
ゲート電極８としてはＮ型ポリシリコンを例示したが、Ｐ型ポリシリコンでもよく、他の半導体材料でもよい。ゲート電極８としては、金属と半導体の合金、金属材料等の他の導電性のある材料であってもよい。ゲート電極８として、例えば、Ｐ型ポリ炭化珪素、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等でもよい。
【０１０４】
ゲート絶縁膜７としてシリコン酸化膜を例示したが、シリコン窒化膜でもよい。または、シリコン酸化膜とシリコン窒化膜の積層構造でもよい。シリコン窒化膜を等方性エッチングする場合には、１６０℃の熱燐酸による洗浄でエッチングができる。
【符号の説明】
【０１０５】
１  半導体基板
２  ドリフト領域
３  ウェル領域
４  ソース領域
５  溝
６  半導体領域
７  ゲート絶縁膜
８  ゲート電極
９  層間絶縁膜
１０  内部絶縁膜
１２  ドレイン電極
１３  ソース電極
１４  マスク材
【図１】
0006421476.tif 000006
【図２Ａ】
0006421476.tif 000007
【図２Ｂ】
0006421476.tif 000008
【図２Ｃ】
0006421476.tif 000009
【図２Ｄ】
0006421476.tif 000010
【図２Ｅ】
0006421476.tif 000011
【図２Ｆ】
0006421476.tif 000012
【図２Ｇ】
0006421476.tif 000013
【図２Ｈ】
0006421476.tif 000014
【図３】
0006421476.tif 000015
【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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