(57)【特許請求の範囲】
【請求項１】
経路の開閉を行うスイッチ部をそれぞれ備える複数の通信線と、
前記複数の通信線それぞれに接続される複数の接続先から１の接続先を指定するアドレス情報を前記複数の通信線に送信し、該アドレス情報により指定される接続先とシリアル通信を行う通信部と、
前記複数の通信線それぞれの前記スイッチ部を制御する通信制御部と、
前記複数の通信線がそれぞれ備える前記スイッチ部を制御信号に指示されるタイミングで同時に開状態に制御するスイッチ制御部と、
前記複数の通信線それぞれに対して、前記スイッチ部と前記通信部との間に第１の電圧を供給する第１の電圧供給部と、
前記複数の通信線それぞれに対して、前記スイッチ部と前記複数の接続先のうち該スイッチ部に対応する接続先との間に第２の電圧を供給し、前記タイミングに対して所定時間遅延させて前記第２の電圧の供給を遮断する第２の電圧供給部と
を有し、
前記アドレス情報で指定される接続先に対応する通信線が備えるスイッチ部が閉状態になり、前記アドレス情報で指定されていない接続先に対応する通信線が備えるスイッチ部のうち少なくとも１つが開状態になる
ことを特徴とする通信装置。
【請求項２】
前記スイッチ部は、アナログスイッチを用いて構成される
ことを特徴とする請求項１に記載の通信装置。
【請求項３】
前記第２の電圧供給部は、
キャパシタを用いて前記第２の電圧の供給の遮断を前記所定時間遅延させる
ことを特徴とする請求項１に記載の通信装置。
【請求項４】
通信部が、経路の開閉を行うスイッチ部をそれぞれ備える複数の通信線それぞれに接続される複数の接続先から１の接続先を指定するアドレス情報を前記複数の通信線に送信し、該アドレス情報により指定される接続先とシリアル通信を行う通信ステップと、
通信制御部が、前記複数の通信線それぞれの前記スイッチ部を制御する通信制御ステップと、
スイッチ制御部が、前記複数の通信線がそれぞれ備える前記スイッチ部を制御信号に指示されるタイミングで同時に開状態に制御するスイッチ制御ステップと、
第１の電圧供給部が、前記複数の通信線それぞれに対して、前記スイッチ部と前記通信部との間に第１の電圧を供給する第１の電圧供給ステップと、
第２の電圧供給部が、前記複数の通信線それぞれに対して、前記スイッチ部と前記複数の接続先のうち該スイッチ部に対応する接続先との間に第２の電圧を供給し、前記タイミングに対して所定時間遅延させて前記第２の電圧の供給を遮断する第２の電圧供給ステップと
を有し、
前記アドレス情報で指定される接続先に対応する通信線が備えるスイッチ部が閉状態になり、前記アドレス情報で指定されていない接続先に対応する通信線が備えるスイッチ部のうち少なくとも１つが開状態になる
ことを特徴とする通信方法。
【請求項５】
画像データに応じて複数色のトナーによる画像を媒体上に形成する画像形成部と、
前記複数色のトナーそれぞれを前記画像形成部に供給し、それぞれメモリを備える複数のトナーモジュールを装着する装着部と、
請求項１乃至請求項３の何れか１項に記載の通信装置と
を有し、
前記通信装置は、
前記複数の通信線それぞれが前記複数のトナーモジュールそれぞれが備えるメモリに接続される
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置、通信方法および画像形成装置に関する。
【背景技術】
【０００２】
従来から、画像形成装置などにおいて、制御ユニットがＥＥＰＲＯＭ(Electrically  Erasable  Programmable  Read-Only  Memory)といったメモリにアクセスする際に、Ｉ2Ｃ(Inter-Integrated  Circuit)を用いたシリアル通信を行う場合がある。Ｉ2Ｃを用いた通信では、ＳＤＡ(Serial  Data  Line)およびＳＣＬ(Serial  Clock  Line)の２本の接続線しか必要とせず、パラレル通信などに比べ、より少ない配線およびピン数での実装が可能である。
【０００３】
特許文献１には、複数のＩ2Ｃ装置をデイジーチェーン接続し、デイジーチェーン上にスイッチを設けてＩ2Ｃ装置を切り離し可能とした構成が開示されている。
【０００４】
また、制御ユニットが搭載される基板から離れて配置される、制御ユニットの制御対象となるモジュールなどにスレーブとしてメモリを搭載し、制御ユニット（マスタ）からメモリにアクセスするために、制御ユニットとモジュールとの間でＩ2Ｃを用いて通信を行うことが一般的に行われている。この場合、制御ユニットのアクセス対象のメモリの容量が比較的小さく、また、シリアル通信が可能であることから、制御ユニットとメモリが搭載されるモジュールとの接続を、複数のワイヤを束ねたハーネス（ワイヤハーネス）を用いて接続することが一般的に行われている。
【０００５】
例えば、画像形成装置の例において、Ｃ(Cyan)、Ｍ(Magenta)、Ｙ(Yellow)、Ｋ(Black)各色のトナーを供給するトナーカートリッジは、一般的には、カートリッジの状態や識別情報が書き込まれるメモリを含むモジュールを備える。制御ユニットがこのモジュールとの通信をＩ2Ｃを用いて行う場合、制御ユニットと各モジュールとが、ＳＤＡおよびＳＣＬの２本のワイヤでそれぞれ接続される。このとき、ＳＤＡおよびＳＣＬを、制御ユニットから各モジュールに対して並列に接続すると、各トナーカートリッジのメンテナンス性などが向上し、好ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年では、プロダクションプリンティングシステムの普及により、画像形成装置の大型化が進んでいる。そのため、例えば上述した制御ユニットとモジュールとの間の距離が数ｍに及ぶことがある。この場合、制御ユニットとモジュールとを接続するワイヤの長さが長大になり、ワイヤの浮遊容量の影響を無視できなくなる。
【０００７】
ここで、上述したように、制御ユニットからＣ、Ｍ、Ｙ、Ｋ各色のトナーカートリッジが有する各モジュールにアクセスするために、ＳＤＡおよびＳＣＬを各モジュールに対して並列に接続した場合について考える。この場合、ＳＤＡおよびＳＣＬそれぞれは、制御ユニットを共通として各モジュールに接続されるスター配線となり、その浮遊容量は、制御ユニットから各モジュールまでの接続距離を合計した長さに応じてより大きな容量となる。例えば、制御ユニットから各モジュールまでの距離をそれぞれ２ｍとした場合、ＳＤＡおよびＳＣＬそれぞれの浮遊容量は、２ｍ×４の長さのワイヤの浮遊容量に相当することになる。そのため、この浮遊容量の影響でＳＤＡおよびＳＣＬにおける通信の立ち上がり、立ち下がりが鈍って通信特性が劣化してしまい、Ｉ2Ｃの通信規格を満たさなくなるおそれがある。
【０００８】
また、上述した特許文献１の技術によれば、デイジーチェーン上のスイッチにより、制御ユニット（Ｉ2Ｃバス・ユニット）から当該スイッチ以遠の接続を切断するため、ワイヤの浮遊容量は抑制できる。しかしながら、この場合、当該スイッチ以遠のＩ2Ｃ装置が使用不可となってしまう。
【０００９】
本発明は、上記に鑑みてなされたものであって、シリアル通信においてマスタとスレーブとの間の距離が離れている場合の通信特性を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明は、経路の開閉を行うスイッチ部をそれぞれ備える複数の通信線と、複数の通信線それぞれに接続される複数の接続先から１の接続先を指定するアドレス情報を複数の通信線に送信し、アドレス情報により指定される接続先とシリアル通信を行う通信部と、複数の通信線それぞれのスイッチ部を制御する通信制御部と、複数の通信線がそれぞれ備えるスイッチ部を制御信号に指示されるタイミングで同時に開状態に制御するスイッチ制御部と、複数の通信線それぞれに対して、スイッチ部と通信部との間に第１の電圧を供給する第１の電圧供給部と、複数の通信線それぞれに対して、スイッチ部と複数の接続先のうちスイッチ部に対応する接続先との間に第２の電圧を供給し、タイミングに対して所定時間遅延させて第２の電圧の供給を遮断する第２の電圧供給部とを有し、アドレス情報で指定される接続先に対応する通信線が備えるスイッチ部が閉状態になり、アドレス情報で指定されていない接続先に対応する通信線が備えるスイッチ部のうち少なくとも１つが開状態になることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、シリアル通信においてマスタとスレーブとの間の距離が離れている場合の通信特性を向上できるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態に適用可能な画像形成装置の一例の外観を概略的に示す図である。
【図２】図２は、実施形態に係る画像形成装置における、制御ユニットから各トナーカートリッジが備える各モジュールが有するメモリにアクセスするための一例の構成を示すブロック図である。
【図３】図３は、トナーＩＤ基板の一例の構成を概略的に示すブロック図である。
【図４】図４は、Ｉ2Ｃバス上でのビット転送の方法を示す図である。
【図５】図５は、スタート条件（スタートコンディション）およびストップ条件（ストップコンディション）を示す図である。
【図６】図６は、Ｉ2Ｃバス上でのデータ転送を示す図である。
【図７】図７は、Ｉ2Ｃバスによるデータ転送のフォーマットを示す図である。
【図８】図８は、既存の通信方法について説明するための図である。
【図９】図９は、既存の通信方法における各通信線での波形の例を示す図である。
【図１０】図１０は、実施形態に係る制御ユニットの一例の構成を示す図である。
【図１１】図１１は、実施形態に適用可能なアナログスイッチによるスイッチ回路の一例を示す回路図である。
【図１２】図１２は、イネーブル信号Enable(Y)のみを値「０」とした場合の信号の波形の例を示す図である。
【図１３】図１３は、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化した場合の各通信線信号の変化の例を示す図である。
【図１４】図１４は、実施形態の変形例に係る制御ユニットの一例の構成を示す図である。
【図１５】図１５は、実施形態の変形例による、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化した場合の各通信線信号の変化の例を示す図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、通信装置、通信方法および画像形成装置の実施形態を詳細に説明する。
【００１４】
（実施形態に適用可能な構成）
図１は、実施形態に適用可能な画像形成装置１の一例の外観を概略的に示す。図１（ａ）は、画像形成装置１を側面から見た図、図１（ｂ）は、画像形成装置１を上面から見た図である。画像形成装置１は、画像形成動作を制御する本体部２と、本体部２に供給する用紙を大量収容する大容量給紙部３と、印刷された用紙に対してソート、穴あけ、綴じ込みなどを施すフィニッシャ４と、印刷やソートなどがなされた用紙を排紙する排紙部５とを主に備える。
【００１５】
また、本体部２は、上部に自動原稿供給装置６を有し、自動原稿供給装置６にセットされた原稿はスキャナ部（図示しない）によりスキャンされる。また、本体部２の上部には、ユーザに対して種々の情報を提示し、また、ユーザからの操作入力を受け付けるためのインターフェースが配置される操作部９が設けられている。また、本体部２の前面中央には、本体部２の内部に格納されたトナーなどをカバーするドア７が備えられている。なお、ドア７が開扉された場合、ユーザによる操作時の安全性確保のため、駆動系などが停止される。
【００１６】
画像形成装置１は、例えばＹ(Yellow)、Ｍ(Magenta)、Ｃ(cyan)、Ｋ(Black)、Ｓ(Special)各色のトナーを供給するトナーカートリッジが着脱可能に設けられる。なお、Ｓ色とは、例えばＹ、Ｍ、Ｃ、Ｋ各色を用いた表現が困難な色である。各トナーカートリッジは、例えばドア７を開扉することで、本体部２からの取り外しや、本体部２に対する装着を行うことができる。
【００１７】
なお、図１の例では、画像形成装置１は、突起物を除く全長が約３０００ｍｍ、高さが約１２００ｍｍ、幅（奥行き）が約９００ｍｍと、比較的大型に構成される。また、本体部２は、全長が約１５００ｍｍ、高さおよび幅がそれぞれ約１２００ｍｍおよび９００ｍｍとされている。
【００１８】
画像形成装置１は、例えば大容量給紙部３から供給される用紙に対して、外部のコンピュータなどから供給された画像データに従いＹ、Ｍ、Ｃ、Ｋ、Ｓ各色のトナーによる画像を形成する。一例として、帯電器により一様に帯電された感光体ドラムに対し、レーザビームを照射して露光を行い画像データに従った静電潜像を形成し、この静電潜像に対してトナーカートリッジから供給されたトナーを付着させる。感光体ドラムから用紙に対してトナーを転写し、定着器によりトナーを用紙に定着させることで、用紙に画像データに従った画像が形成される。画像が形成された用紙は、必要に応じてフィニッシャ４で所定の処理を施され、排紙部５に排紙される。なお、画像形成装置１は、本体部２の下部に設けられる給紙部８に収容された媒体に対して画像形成を行うこともできる。
【００１９】
各トナーカートリッジが備えるモジュールは、メモリおよびメモリに対するデータの読み書きを行うためのドライバをそれぞれ有する。各モジュールは、メモリにトナーの識別情報や、トナー残量などの情報が書き込まれる。例えば、本体部２に設けられる制御ユニット（図示しない）は、各モジュールが有するドライバと通信を行い、メモリから情報を読み出して各モジュールの管理を行う。また、制御ユニットは、各モジュールのメモリから読み出した情報を操作部９の画面に表示させることもできる。
【００２０】
図２は、実施形態に係る画像形成装置１における、制御ユニットから各トナーカートリッジが備える各モジュールが有するメモリにアクセスするための一例の構成を示す。図２において、制御ユニット１０は、本体部２内に設けられ、ＣＰＵ(Central  Processing  Unit)１１を有し、Ｙ、Ｍ、Ｃ、Ｋ、Ｓ各色のトナーカートリッジ２０Ｙ、２０Ｍ、２０Ｃ、２０Ｋおよび２０Ｓと、通信線３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋおよび３０Ｓを介してそれぞれ接続される。制御ユニット１０において、ＣＰＵ１１は、例えば上位の制御部からの命令４０に従い、トナーカートリッジ２０Ｙ〜２０Ｓそれぞれと、各通信線３０Ｙ〜３０Ｓを介して通信を行う。
【００２１】
通信線３０Ｙ、３０Ｍ、３０Ｃ、３０Ｋおよび３０Ｓは、例えば１つのハーネスに束ねられて本体部２内を引き回される。図１の例では、本体部２のサイズが略１５００ｍｍ×９００ｍｍ×１２００ｍｍとされており、制御ユニット１０と各トナーカートリッジ２０Ｙ〜２０Ｓとの間の配線長は、本体部２内での他の部品の配置などを考慮した引き回しにより、２０００ｍｍ程度にもなることがある。
【００２２】
各トナーカートリッジ２０Ｙ〜２０Ｓは、メモリおよびメモリ制御を行うドライバが搭載されるトナーＩＤ基板を備える。図３は、トナーカートリッジ２０Ｙが備えるトナーＩＤ基板２００Ｙの一例の構成を概略的に示す。なお、他のトナーカートリッジ２０Ｍ、２０Ｃ、２０Ｋおよび２０Ｓが備えるトナーＩＤ基板は、このトナーＩＤ基板２００Ｙと同一の構成で実現可能であるので、ここでは、トナーＩＤ基板２００Ｙを例にとって説明を行う。
【００２３】
図３において、トナーＩＤ基板２００Ｙは、ドライバ２０１Ｙとメモリ２０２Ｙとを含む。メモリ２０２Ｙは、例えばＥＥＰＲＯＭ(Electrically  Erasable  Programmable  Read-Only  Memory)であって、書き込まれたデータを不揮発に記憶することができる。ドライバ２０１Ｙは、制御ユニット１０から送信される信号に応じて、メモリ２０２Ｙに対するデータの読み書きを制御する。
【００２４】
ここで、制御ユニット１０とドライバ２０１Ｙ（トナーＩＤ基板２００Ｙ）との間の通信をＩ2Ｃを用いて行う場合、制御ユニット１０およびドライバ２０１Ｙは、データを伝送するＳＤＡ(Serial  Data  Line)と、クロックを伝送するＳＣＬ(Serial  Clock  Line)の２本の通信線３１Ｙおよび３２Ｙにより接続される。すなわち、図２に示した通信線３０Ｙは、これら２本の通信線３１Ｙおよび３２Ｙを含む。
【００２５】
トナーカートリッジ２０Ｍ、２０Ｃ、２０Ｋおよび２０Ｓについても同様に、各通信線３０Ｍ、３０Ｃ、３０Ｋおよび３０Ｓは、それぞれＳＤＡおよびＳＣＬの２本の通信線を含む。
【００２６】
ここで、Ｉ2Ｃバスによる通信方法について、概略的に説明する。Ｉ2Ｃバスは、データをシリアル伝送するＳＤＡと、クロックをシリアル伝送するＳＣＬとの２本のバスラインを用いて通信を行う。バスに接続される各デバイスは、それぞれ少なくともバス内で固有のアドレスを持ち、このアドレスを用いて各デバイスを指定することができる。また、Ｉ2Ｃバスで接続される各デバイス間には、マスタおよびスレーブという単純な関係が常に成立する。
【００２７】
さらに、Ｉ2Ｃバスは、バスの静電容量が４００ｐＦ以下であれば、１つのバス上に複数のデバイスを接続可能である。これは、Ｉ2Ｃバスの静電容量の上限値が４００ｐＦであって、静電容量が４００ｐＦを超える場合は、正常な通信が保証されないことを意味する。
【００２８】
図４は、Ｉ2Ｃバス上でのビット転送の方法を示す。ＳＣＬのクロック信号がハイ(High)状態の間には、ＳＤＡの状態は一定でなければならない。ＳＤＡがハイ状態とロー(Low)状態との間で状態を変更できるのは、ＳＣＬのクロック信号がロー状態の場合に限られる。
【００２９】
図５は、スタート条件（スタートコンディション）およびストップ条件（ストップコンディション）を示す。ＳＣＬがハイ状態のときにＳＤＡがハイ状態からロー状態に変化することを、スタートコンディションと呼び、バスがビジー状態となる。一方、ＳＣＬがハイ状態のときにＳＤＡがロー状態からハイ状態に変化することを、ストップコンディションと呼ぶ。ストップコンディション後暫くは、バスがフリー状態となる。ストップコンディションの代わりにスタートコンディションが反復して生成された場合、バスのビジー状態が保持される。スタートコンディションおよびストップコンディションは、常にマスタにより生成される。
【００３０】
図６は、Ｉ2Ｃバス上でのデータ転送を示す。Ｉ2Ｃバスでは、ＳＤＡに対して、１バイト（８ビット）単位でデータが出力される。８ビットのデータの後には１ビットのアクノリッジビットが出力される。各ビットは、ＳＣＬのクロック毎に出力される。１回の転送で伝送可能なバイト数には制限がない。また、１バイトのデータは、最上位ビット（ＭＳＢ）から順に伝送される。
【００３１】
図７は、Ｉ2Ｃバスによるデータ転送のフォーマットを示す。スタートコンディションの直後に転送される８ビットのデータは、７ビットのアドレス情報と、１ビットのデータ方向ビットとを含む。アドレス情報は、転送先のスレーブのアドレスを示す。アドレス情報は、ストップコンディションが出力されるまで、または、反復スタートコンディションの出力後次のアドレス情報が転送されるまでの間、有効となる。
【００３２】
Ｉ2Ｃバスにスレーブとして接続されるデバイスは、例えば不揮発性メモリなどに予めアドレス情報が記憶される。スレーブデバイスは、例えば、Ｉ2Ｃを介して送信された信号から検出されたアドレス情報が、自身に記憶されるアドレス情報と一致する場合に、当該信号に含まれるデータを受信する。
【００３３】
データ方向ビットは、値が「０」であれば送信（データ書き込み）を示し、値が「１」であればデータ要求（読み出し）を示す。
【００３４】
これらアドレス情報およびデータ方向ビットが転送された後に、転送データが８ビット単位で転送される。
【００３５】
なお、上述の例では、ＣＰＵ１１がマスタ、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓ（ドライバ２０１Ｙ、２０１Ｍ、２０１Ｃ、２０１Ｋおよび２０１Ｓ）がスレーブとなる。
【００３６】
（既存の通信方法）
次に、実施形態に係る通信方法について説明する。先ず、図８を用いて、既存の通信方法について説明する。なお、図８において、上述した図２および図３と共通する部分には同一の符号を付して、詳細な説明を省略する。
【００３７】
図８において、ＣＰＵ１１からＳＤＡおよびＳＣＬによる通信線が導出される。図８の例では、ＣＰＵ１１とトナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓとは、ＣＰＵ１１側を共通としたスター配線により接続されている。すなわち、各通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓは、一端を共有し、この共有された一端がＣＰＵ１１から導出されるＳＤＡによる通信線に接続される。同様に、各通信線３１Ｙ、３１Ｍ、３１Ｃ、３１Ｋおよび３１Ｓは、一端を共有し、この共有された一端がＣＰＵ１１から導出されるＳＣＬによる通信線に接続される。
【００３８】
このように、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００ＳをＣＰＵ１１に対して並列に接続することで、ハーネスの挟み込みなどにより各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓの何れかで通信不良が発生したような場合でも、通信不良箇所の特定が容易となり、メンテナンス性が向上する。
【００３９】
なお、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓは、制御ユニット１０から離れた位置に設けられるものとする。例えば、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓと、制御ユニット１０との間の距離は、約２０００ｍｍであるとする。
【００４０】
なお、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓは、各メモリ２０２Ｙ、２０２Ｍ、２０２Ｃ、２０２Ｋおよび２０２Ｓに、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００ＳのＩ2Ｃバス上のアドレスを示すアドレス情報がそれぞれ記憶されている。例えばトナーＩＤ基板２００Ｙにおいて、ドライバ２０１Ｙは、ＳＤＡによる通信線３２Ｙから送信されたアドレス情報を受信した場合に、受信したアドレス情報とメモリ２０２Ｙに記憶されるアドレス情報とを比較して、自分に対するアクセスであるか否かを判定する。
【００４１】
また、Ｉ2Ｃバスの通信では、一般的に、オープン出力とする必要がある。そのため、図８の例では、ＣＰＵ１１から導出されたＳＤＡおよびＳＣＬによる通信線は、ＣＰＵ１１と、トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓへの分岐点との間で、それぞれプルアップ抵抗５０および５１を介して＋５Ｖの電源電圧と接続されている。
【００４２】
ＣＰＵ１１は、例えばトナーＩＤ基板２００Ｙと通信を行いたい場合、スタートコンディションの後に、トナーＩＤ基板２００Ｙのアドレス情報をシリアルデータとして設定してＳＤＡによる通信線に対して送信し、上述した図７のフォーマットに従い、アドレス情報に続けてデータを送信する。送信されたアドレス情報およびデータは、通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓを介してトナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓそれぞれに転送される。
【００４３】
各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓのうちアドレス情報により指定されるトナーＩＤ基板２００Ｙは、アドレス情報に続けて送信されるデータを受信する。一方、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓのうちアドレス情報により指定されていないトナーＩＤ２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓは、アドレス情報に続けて送信されるデータを、例えば無視する。
【００４４】
ここで、図８の例では、例えばＳＤＡによる通信線は、通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓの５本の通信線が並列接続される構成となっている。したがって、ＣＰＵ１１から見た、ＳＤＡによる通信線に係る静電容量は、この５本の通信線の静電容量を合計した容量となる。一方、上述したように、Ｉ2Ｃバスに接続可能な静電容量には上限があるので、各通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓや、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓの静電容量の仕様によっては、Ｉ2Ｃバスに規定される静電容量の上限を超えてしまう可能性がある。
【００４５】
なお、実際には、ＳＤＡによる通信線に係る静電容量は、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓによる静電容量をさらに含むものとなる。
【００４６】
図９は、図８の例の場合の各通信線３１Ｙ、３１Ｍ、３１Ｃ、３１Ｋおよび３１Ｓ、ならびに、３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓにおける波形の例を示す。なお、図９において、信号ＳＤＡ(Ｙ)、ＳＤＡ(Ｍ)、ＳＤＡ(Ｃ)、ＳＤＡ(Ｋ)およびＳＤＡ(Ｓ)は、それぞれ通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓにおける信号に対応し、信号ＳＣＬ(Ｙ)、ＳＣＬ(Ｍ)、ＳＣＬ(Ｃ)、ＳＣＬ(Ｋ)およびＳＣＬ(Ｓ)は、それぞれ通信線３１Ｙ、３１Ｍ、３１Ｃ、３１Ｋおよび３１Ｓにおける信号に対応する。
【００４７】
ＣＰＵ１１から導出される例えばＳＤＡによる通信線は、各通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓに並列に接続されている。したがって、ＣＰＵ１１から、ＳＤＡによる通信線に対して送信された信号は、各通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓにそれぞれ転送される。これは、ＳＣＬによる通信線についても同様である。
【００４８】
ここで、上述したように、制御ユニット１０と各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓとを接続するハーネスが長く、ＳＤＡおよびＳＣＬによる通信線の静電容量が、それぞれＩ2Ｃバスに規定される静電容量の上限を超えてしまっている場合について考える。
【００４９】
この場合、通信線の時定数により、信号の立ち上がりおよび立ち下がりの時間（図中に時間ｔ0として示す）が、Ｉ2Ｃバスに規定される時間に対して長くなってしまうことになる。すなわち、ＳＤＡおよびＳＣＬによる通信線により送信される信号の波形が、規定の波形に対して鈍ってしまう。これにより、通信確定している時間、すなわち、信号がフラットな時間が規定より短くなるため、通信特性が劣化し、正常な通信が行えなくなるおそれがある。これは、より高速な通信を行おうとする場合に顕著となる。
【００５０】
この通信特性の劣化への対策として、プルアップ抵抗定数を小さくしてプルアップ抵抗に流れる電流を多くすることで、立ち上がり時間を高速化する方法が考えられる。しかしながら、プルアップ抵抗を小さくするほど、信号のロー状態のレベルがオフセットしてしまう。また、Ｉ2Ｃバスでは、信号のロー状態のレベルも規定されており、プルアップ抵抗をある程度以下の値にすることは、困難である。
【００５１】
（実施形態に係る通信方法）
次に、実施形態に係る通信方法について説明する。制御ユニット１０から各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓへのアクセスは、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓについて排他的に行われる。そこで、実施形態では、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓのうち、制御ユニット１０がアクセスするトナーＩＤ基板に接続される通信線を接続状態とし、他のトナーＩＤ基板に接続される通信線を遮断状態とする。実施形態では、これにより、制御ユニット１０と各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓとを接続するハーネスが長い場合の、信号の鈍りをより小さく抑えることを可能とする。
【００５２】
図１０は、実施形態に係る制御ユニット１０の一例の構成を示す。なお、図１０において、上述した図８と共通する部分には同一の符号を付して、詳細な説明を省略する。
【００５３】
図１０において、通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓそれぞれの経路上に、スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがそれぞれ設けられる。各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓは、それぞれ２のスイッチ回路７１Ｙおよび７２Ｙ、７１Ｍおよび７２Ｍ、７１Ｃおよび７２Ｃ、７１Ｋおよび７２Ｋ、ならびに、７１Ｓおよび７２Ｓを含む。
【００５４】
より詳細には、スイッチ部７０Ｙにおいて、スイッチ回路７１Ｙは、通信線３１Ｙの経路上に設けられ、スイッチ回路７２Ｙは、通信線３２Ｙの経路上に設けられる。以下同様に、スイッチ部７０Ｍにおいて、スイッチ回路７１Ｍおよび７２Ｍは、それぞれ通信線３１Ｍおよび３２Ｍの経路上に設けられ、スイッチ部７０Ｃにおいて、スイッチ回路７１Ｃおよび７２Ｃは、それぞれ通信線３１Ｃおよび３２Ｃの経路上に設けられる。また、スイッチ部７０Ｋにおいて、スイッチ回路７１Ｋおよび７２Ｋは、それぞれ通信線３１Ｋおよび３２Ｋの経路上に設けられ、スイッチ部７０Ｓにおいて、スイッチ回路７１Ｓおよび７２Ｓは、それぞれ通信線３１Ｓおよび３２Ｓの経路上に設けられる。
【００５５】
スイッチ部７０Ｙにおいて、スイッチ回路７１Ｙおよび７２Ｙは、制御端子７３Ｙの状態により、共通に制御される。制御端子７３Ｙは、値「１」および「０」の何れかの状態を取り、図１０の例では、スイッチ回路７１Ｙおよび７２Ｙは、制御端子７３Ｙが値「１」の状態でそれぞれオン状態（閉状態）となり、制御端子７３Ｙが値「０」の状態でそれぞれオフ状態（開状態）となる。
【００５６】
これは、他のスイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓにおいても同様である。すなわち、スイッチ部７０Ｍにおいて、スイッチ回路７１Ｍおよび７２Ｍは、制御端子７３Ｍの状態により、共通に制御される。スイッチ部７０Ｃにおいて、スイッチ回路７１Ｃおよび７２Ｃは、制御端子７３Ｃの状態により、共通に制御される。スイッチ部７０Ｋにおいて、スイッチ回路７１Ｋおよび７２Ｋは、制御端子７３Ｋの状態により、共通に制御される。また、スイッチ部７０Ｓにおいて、スイッチ回路７１Ｓおよび７２Ｓは、制御端子７３Ｓの状態により、共通に制御される。
【００５７】
なお、以下では、特に記載のない限り、例えば「スイッチ回路７１Ｙおよび７２Ｙがオン状態またはオフ状態になる」ことを、「スイッチ部７０がオン状態またはオフ状態になる」のように記述する。これは、他のスイッチ回路７１Ｍおよび７２Ｍ、７１Ｃおよび７２Ｃ、７１Ｋおよび７２Ｋ、ならびに、７１Ｓおよび７２Ｓについても同様とする。
【００５８】
実施形態では、各スイッチ回路７１Ｙおよび７２Ｙ、７１Ｍおよび７２Ｍ、７１Ｃおよび７２Ｃ、７１Ｋおよび７２Ｋ、ならびに、７１Ｓおよび７２Ｓとしてアナログスイッチを用いる。アナログスイッチは、オン状態において双方向の導通が可能であって、一端の状態を他端に伝達する。換言すれば、アナログスイッチは、オン状態において、両端の電位が等しくなる。
【００５９】
図１１は、実施形態に適用可能なアナログスイッチによるスイッチ回路７１Ｙの一例の回路を示す。図１１の例では、スイッチ回路７１Ｙは、ＰチャンネルのＭＯＳＦＥＴ(Metal-Oxide-Semiconductor  Field-Effect  Transistor)による素子７１０と、ＮチャンネルのＭＯＳＦＥＴによる素子７１１とが並列に接続されて構成される。制御端子７３Ｙは、素子７１１のゲートに接続されると共に、インバータ７１２を介して素子７１０のゲートに接続される。制御端子７３Ｙが値「１」の状態になると、素子７１０および７１１のソースおよびドレイン間が双方向に導通状態となる。また、制御端子７３Ｙが値「０」の状態になると、素子７１０および７１１のソースおよびドレイン間が遮断状態となる。
【００６０】
なお、他のスイッチ回路７２Ｙ、７１Ｍおよび７２Ｍ、７１Ｃおよび７２Ｃ、７１Ｋおよび７２Ｋ、ならびに、７１Ｓおよび７２Ｓは、スイッチ回路７１Ｙと同一の構成で実現可能であるので、ここでの説明を省略する。
【００６１】
なお、スイッチ回路７１Ｙは、図１１に示す素子７１０および７１１を並列接続する構成によるものに限定されない。すなわち、スイッチ回路７１Ｙは、オン状態において双方向の導通が可能であって、一端の状態を他端に伝達することが可能であれば、他の回路構成でもよい。また、スイッチ回路７１Ｙは、リレーなど機械的に接点を開閉するものでもよい。
【００６２】
図１０の説明に戻り、制御ユニット１０の外部から供給されるユニット電源ＯＦＦ信号がスイッチ素子６２のゲートに入力される。スイッチ素子６２は、ゲートが値「０」（例えば＋５Ｖ）でソースおよびドレイン間がオン状態となり、ゲートが値「１」（例えば０Ｖ）でソースおよびドレイン間がオフ状態となる。スイッチ素子６２は、ソースに＋５Ｖの電源電圧が接続され、ドレインに、プルアップ抵抗群５２に含まれる各プルアップ抵抗の一端が共通して接続される。各プルアップ抵抗の他端は、それぞれ通信線３１Ｙ、３２Ｙ、３１Ｍ、３２Ｍ、３１Ｃ、３２Ｃ、３１Ｋ、３２Ｋ、３１Ｓおよび３２Ｓに接続される。
【００６３】
なお、ユニット電源ＯＦＦ信号は、例えばドア７が開扉された場合などに、ユーザによる操作時の安全性確保のため、駆動系などを停止させるための信号である。例えば、ユニット電源ＯＦＦ信号は、画像形成装置１の通常の稼働時には値「０」とされ、ドア７の開扉時など所定の条件下で値「１」とされる。
【００６４】
ＣＰＵ１１は、それぞれ値「１」（例えば＋５Ｖ）および「０」（例えば０Ｖ）の何れかに値を取るイネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)を出力する。イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)は、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓによる通信の有効および無効を設定するための信号である。各イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)は、スイッチ制御回路６０に入力される。
【００６５】
スイッチ制御回路６０は、２つの入力端のそれぞれが反転入力とされたＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓを含む。各イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)は、ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの一方の反転入力端に入力される。ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの他方の反転入力端には、ユニット電源ＯＦＦ信号が共通に入力される。
【００６６】
例えばＡＮＤ回路６１Ｙは、イネーブル信号Enable(Y)が値「０」、且つ、ユニット電源ＯＦＦ信号が値「０」で、値「１」を出力し、イネーブル信号Enable(Y)の値とユニット電源ＯＦＦ信号の値との他の組み合わせでは、値「０」を出力する。ＡＮＤ回路６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓについても、同様である。
【００６７】
したがって、各ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓは、ユニット電源ＯＦＦ信号が値「０」の場合に、それぞれ各イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)が値「０」で値「１」を出力し、値「１」で値「０」を出力する。また、各ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓは、ユニット電源ＯＦＦ信号が値「１」の場合に、各イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)の値に関わらず、値「０」を出力する。
【００６８】
各ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの出力端は、スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓの制御端子７３Ｙ、７３Ｍ、７３Ｃ、７３Ｋおよび７３Ｓにそれぞれ接続される。ユニット電源ＯＦＦ信号が値「０」である場合、各ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓのうち、入力されるイネーブル信号Enableの値が「０」であるＡＮＤ回路の出力が値「１」とされる。これにより、スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓのうち、当該ＡＮＤ回路の出力が接続されるスイッチ部がオン状態となり、その他のスイッチ部がオフ状態となる。
【００６９】
ここで、ＣＰＵ１１に、外部からの命令４０により、トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓのうち何れかを選択してアクセスするよう指示されたものとする。この場合、ＣＰＵ１１は、指示されるアクセス先を示すアドレス情報を、Ｉ2Ｃバスの仕様に従いＳＤＡによる通信線に対して送信する。また、ＣＰＵ１１は、このアドレス情報の送信に応じて、当該アドレス情報が示すアクセス先に対応するイネーブル信号Enableの値を「０」とする。
【００７０】
一例として、外部からの命令４０がトナーＩＤ基板２００Ｙに対するアクセス要求であるものとする。ＣＰＵ１１は、この命令４０に従い、トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００ＳのうちトナーＩＤ基板２００Ｙを選択する。ＣＰＵ１１は、選択したトナーＩＤ基板２００Ｙのアドレス情報を示す信号を、Ｉ2Ｃバスの仕様に従い生成し、生成したアドレス情報を示す信号をＳＤＡによる通信線から送信する。
【００７１】
また、ＣＰＵ１１は、イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)のうち、選択したトナーＩＤ基板２００Ｙに対応するイネーブル信号Enable(Y)を値「０」とし、それ以外のイネーブル信号Enable(M)、Enable(C)、Enable(K)およびEnable(S)を値「１」とする。上述したように、ユニット電源ＯＦＦ信号は値「０」とされているので、イネーブル信号Enable(Y)が入力されるＡＮＤ回路６１Ｙの出力は、値「１」となる。また、それ以外のイネーブル信号Enable(M)、Enable(C)、Enable(K)およびEnable(S)が入力されるＡＮＤ回路６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの出力は、値「０」となる。
【００７２】
これらＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの各出力に応じて、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓのオンオフ状態が制御される。トナーＩＤ基板２００Ｙが選択されたこの例では、制御端子７３Ｙが値「１」とされ、スイッチ部７０Ｙがオン状態とされる。一方、制御端子７３Ｍ、７３Ｃ、７３Ｋおよび７３Ｓは、それぞれ値「０」とされ、スイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓは、それぞれオフ状態とされる。
【００７３】
したがって、ＣＰＵ１１から導出されるＳＣＬおよびＳＤＡによる各通信線には、通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓのうち、通信線３１Ｙおよび３２Ｙのみが接続されることになる。そのため、ＣＰＵ１１から見た例えばＳＤＡによる通信線に係る静電容量は、通信線３２Ｙの１本分の静電容量となる。
【００７４】
上述した既存の通信方法による図８の例では、ＣＰＵ１１から見たＳＤＡによる通信線の静電容量は、通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓの５本分の静電容量となっている。このように、実施形態に係る通信方法では、ＣＰＵ１１から見たＳＤＡによる通信線の静電容量を既存の通信方法に対して大幅に削減することができる。
【００７５】
図１２は、各イネーブル信号Enable(Y)、Enable(M)、Enable(C)、Enable(K)およびEnable(S)のうち、イネーブル信号Enable(Y)のみを値「０」とした場合の、ＳＤＡおよびＳＣＬによる通信線で伝送される信号の波形の例を示す。なお、図１２において、信号ＳＤＡ(Ｙ)、ＳＤＡ(Ｍ)、ＳＤＡ(Ｃ)、ＳＤＡ(Ｋ)およびＳＤＡ(Ｓ)は、それぞれ通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓにおける信号に対応し、信号ＳＣＬ(Ｙ)、ＳＣＬ(Ｍ)、ＳＣＬ(Ｃ)、ＳＣＬ(Ｋ)およびＳＣＬ(Ｓ)は、それぞれ通信線３１Ｙ、３１Ｍ、３１Ｃ、３１Ｋおよび３１Ｓにおける信号に対応する。
【００７６】
イネーブル信号Enable(Y)が値「０」となることで、スイッチ部７０Ｙがオン状態とされる。これにより、信号ＳＤＡ(Ｙ)およびＳＣＬ(Ｙ)に実線で示されるように、通信線３１Ｙおよび３２Ｙに、ＣＰＵ１１から導出されるＳＤＡおよびＳＣＬによる通信線の信号波形が現れる。
【００７７】
ここで、図１２の信号ＳＤＡ(Ｙ)およびＳＣＬ(Ｙ)の波形に対し、図９で示される、上述の既存の通信方法による信号ＳＤＡ(Ｙ)およびＳＣＬ(Ｙ)の波形を破線により重ねて示す。例えば図１２中の部分Ａに注目すると、実線で示す実施形態に係る波形は、破線で示す既存の通信方法による波形と比べて、立ち上がりおよび立ち下がりがより急峻となっていることが分かる。
【００７８】
このように、アドレス情報に応じて選択される通信線のみをオン状態とし、他の通信線をオフ状態とすることで、通信線の静電容量を削減することができる。これにより、通信線を並列接続する場合であっても、通信線の静電容量をＩ2Ｃバスに規定される値以内に収めることが可能となり、良好な通信特性を得ることができる。
【００７９】
なお、図１２において、他の信号ＳＤＡ(Ｍ)およびＳＣＬ(Ｍ)、信号ＳＤＡ(Ｃ)およびＳＣＬ(Ｃ)、信号ＳＤＡ(Ｋ)およびＳＣＬ(Ｋ)、ならびに、信号ＳＤＡ(Ｓ)およびＳＣＬ(Ｓ)は、それぞれ対応するイネーブル信号Enable(M)、Enable(C)、Enable(K)およびEnable(S)が値「１」とされ各スイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態とされていても、ハイ状態となっている。これは、ユニット電源ＯＦＦ信号が値「０」とされスイッチ素子６２がオン状態となっていることで、＋５Ｖの電源電圧により、各通信線３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓがプルアップされているためである。
【００８０】
また、上述では、各スイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓは、ＣＰＵ１１から出力される各イネーブル信号Enable(M)、Enable(C)、Enable(K)およびEnable(S)により、それぞれ閉状態および開状態が制御されている。そして、これにより、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓの接続および遮断状態を制御しているように説明したが、これはこの例に限定されない。例えば、ＣＰＵ１１は、各イネーブル信号Enable(M)、Enable(C)、Enable(K)およびEnable(S)として各スイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓを開状態および閉状態のうち一方の状態に制御する信号のみを出力し、各スイッチ部７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓの他方の状態は、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓに対する各プルアップ電圧の電圧レベルにより自動動作させる構成が考えられる。
【００８１】
さらに、上述では、アドレス情報に応じて選択される通信線のみをオン状態とし、他の通信線をオフ状態としているが、これはこの例に限定されない。すなわち、ＣＰＵ１１から見た通信線の静電容量がＩ2Ｃバスに規定の容量以下になっていればよい。一例として、ＳＤＡによる通信線３２Ｙ、３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓを例に取ると、アドレス情報に応じて例えば通信線３２Ｙが選択された場合に、それ以外の各通信線３２Ｍ、３２Ｃ、３２Ｋおよび３２Ｓのうち、ＣＰＵ１１から見た静電容量が当該規定の容量以下になる１以上の通信線をオフ状態とする制御が考えられる。
【００８２】
（実施形態の変形例）
次に、実施形態の変形例について説明する。実施形態の変形例は、ユニット電源ＯＦＦ信号に応じた動作に関するものである。上述したように、ユニット電源ＯＦＦ信号は、各ＡＮＤ回路６１Ｙ、６１Ｍ、６１Ｃ、６１Ｋおよび６１Ｓの反転入力端に共通して入力される。そのため、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化すると、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態となる。
【００８３】
また、ユニット電源ＯＦＦ信号は、スイッチ素子６２にも入力され、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓに対するプルアップ電圧の供給も制御する。すなわち、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化すると、これら各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓに対するプルアップ電圧の供給が停止される。
【００８４】
図１３を用いて、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化した場合の各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓの信号の変化の例を示す。
【００８５】
なお、図１３および後述する図１５において、信号ＳＤＡ(Ｙ),ｂ11、ＳＣＬ(Ｙ),ｂ21、ＳＤＡ(Ｍ),ｂ12、ＳＣＬ(Ｍ),ｂ22、ＳＤＡ(Ｃ),ｂ13、ＳＣＬ(Ｃ),ｂ23、ＳＤＡ(Ｋ),ｂ14、ＳＣＬ(Ｋ),ｂ24、ＳＤＡ(Ｓ),ｂ15、および、ＳＣＬ(Ｓ),ｂ25は、それぞれ図１０における位置ｂ11、ｂ21、ｂ12、ｂ22、ｂ13、ｂ23、ｂ14、ｂ24、ｂ15およびｂ25における信号の例を示す。
【００８６】
また、図１３および後述する図１５において、信号ＳＤＡ(Ｙ),ａ11、ＳＣＬ(Ｙ),ａ21、ＳＤＡ(Ｍ),ａ12、ＳＣＬ(Ｍ),ａ22、ＳＤＡ(Ｃ),ａ13、ＳＣＬ(Ｃ),ａ23、ＳＤＡ(Ｋ),ａ14、ＳＣＬ(Ｋ),ａ24、ＳＤＡ(Ｓ),ａ15、および、ＳＣＬ(Ｓ),ａ25は、それぞれ図１０における位置ａ11、ａ21、ａ12、ａ22、ａ13、ａ23、ａ14、ａ24、ａ15およびａ25における信号を、ＣＰＵ１１側から見た例を示す。さらに、図１３および後述する図１５において、信号（＋５ＶＤｌｙ）は、スイッチ素子６２のドレインすなわちプルアップ抵抗群５２の、スイッチ素子６２側に向けた直前の電圧を示す。
【００８７】
ユニット電源ＯＦＦ信号が値「０」から値「１」に変化すると、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがそれぞれオフ状態となり、また、プルアップ抵抗群５２からのプルアップ電圧の供給も停止される。そのため、位置ｂ11〜ｂ25の信号は立ち下がり、ロー状態となる。一方、ＣＰＵ１１から導出されるＳＣＬおよびＳＤＡによる各通信線は、それぞれプルアップ抵抗５０および５１により＋５Ｖのプルアップ電圧が与えられているため、ハイ状態を維持する。
【００８８】
このとき、制御ユニット１０などにおける遅延の影響により、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態になる前に、プルアップ抵抗群５２からのプルアップ電圧の供給が停止してしまうことが起こり得る。
【００８９】
制御ユニット１０における遅延は、例えばアナログスイッチによる各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓ内での遅延や、制御ユニット１０の基板上における伝送経路の遅延が考えられる。さらには、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓの接続先のトナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓにおける遅延などの影響も考えられる。
【００９０】
各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態になる前に、プルアップ抵抗群５２からのプルアップ電圧の供給が停止してしまった場合、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓがロー状態になる（図１３の部分Ｂ参照）。このロー状態が各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００Ｓに検知され、各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００ＳからＣＰＵ１１に伝達されてしまう。
【００９１】
また、この伝達の後に各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態になる。そのため、例えば数ｍｓｅｃといった短時間のロー状態の後、プルアップ抵抗５０および５１により、＋５Ｖのプルアップ電圧がＣＰＵ１１から導出されるＳＤＡおよびＳＣＬによる各通信線に供給され、これら各通信線がハイ状態となる。したがって、図１３の部分Ｃに示されるように、短時間ではあるが、ロー状態の「ひげ波形」が発生することになる。
【００９２】
ところで、Ｉ2Ｃの規格によれば、通信構成として、Ｉ2Ｃバスに複数のマスタを接続することが許可されている。また、Ｉ2Ｃバスにおける通信開始は、マスタ側からのみ、行われるように定められているため、同一のＩ2Ｃバスに複数のマスタが接続されている場合は、通信の開始が競合してしまう場合がある。通信開始の競合が発生した場合、先に通信を開始した方が通信の優先権を持つことを許可される。逆に、例えば同一のＩ2Ｃバスに接続される第１のマスタおよび第２のマスタのうち、第１のマスタが第２のマスタよりも通信の開始が早い場合には、第２のマスタは、第１のマスタが通信を行っていると認識し、通信動作を実施しなくなる。この通信開始は、上述したスタートコンディション動作により示される。
【００９３】
ここで、ＣＰＵ１１が、図１３の部分Ｃに示すような「ひげ波形」をスタートコンディション動作と認識してしまう可能性がある。この場合、ＣＰＵ１１は、他のマスタが通信を開始しようとしていると認識してしまい、通信を控えてしまうというアービトレーション状態が発生してしまう。
【００９４】
そこで、実施形態の変形例では、ユニット電源ＯＦＦ信号の値「０」から値「１」への変化に対して遅延を持たせて、プルアップ抵抗群５２へのプルアップ電圧の供給を停止させる。
【００９５】
図１４は、実施形態の変形例に係る制御ユニット１０の一例の構成を示す。なお、図１４において、上述の図１０と共通する部分には同一の符号を付して、詳細な説明を省略する。
【００９６】
図１４に示される制御ユニット１０は、図１０の制御ユニット１０の構成に対して、ユニット電源ＯＦＦ信号のスイッチ制御回路６０への分岐点と、スイッチ素子６２のドレインとの間に遅延回路８１（図１４では「Ｄ」と記載）が挿入されている。遅延回路８１は、ユニット電源ＯＦＦ信号を遅延させてスイッチ素子６２のゲートに入力させるもので、例えばキャパシタを利用して構成することができる。これに限らず、遅延回路８１を、スイッチ機能付きバッファを用いて構成してもよい。
【００９７】
この遅延回路８１により、ユニット電源ＯＦＦ信号が「０」から「１」に変化した場合に、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態となったタイミングから所定時間遅延させて、プルアップ抵抗群５２からのプルアップ電圧の供給を停止させることができる。
【００９８】
図１５は、実施形態の変形例による、ユニット電源ＯＦＦ信号が値「０」から値「１」に変化した場合の各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓの信号の変化の例を示す。なお、図１５において、信号（＋５ＶＤｌｙ）は、図１３の信号（＋５ＶＤｌｙ）と対応し、図１４の例では、信号（＋５ＶＤｌｙ）は、位置ｃ10における波形となる。
【００９９】
ユニット電源ＯＦＦ信号が値「０」から値「１」に変化したタイミングから、遅延回路８１により時間Ｄｔだけ遅延されて、信号（＋５ＶＤｌｙ）がロー状態となる。この信号（＋５ＶＤｌｙ）がロー状態になったタイミングでプルアップ抵抗群５２によるプルアップ電圧の供給が停止され、位置ｂ11〜ｂ25の信号が立ち下がり（図１５の部分Ｅ参照）、ロー状態となる。
【０１００】
一方、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓは、ユニット電源ＯＦＦ信号が「０」から「１」に変化したタイミングでオフ状態とされている。すなわち、プルアップ抵抗群５２によるプルアップ電圧の供給は、各スイッチ部７０Ｙ、７０Ｍ、７０Ｃ、７０Ｋおよび７０Ｓがオフ状態となってから時間Ｄｔ後に、停止されることになる。この時間Ｄｔを、上述した「ひげ波形」の発生時間より所定以上長く設定することで、各通信線３１Ｙおよび３２Ｙ、３１Ｍおよび３２Ｍ、３１Ｃおよび３２Ｃ、３１Ｋおよび３２Ｋ、ならびに、３１Ｓおよび３２Ｓのロー状態が各トナーＩＤ基板２００Ｙ、２００Ｍ、２００Ｃ、２００Ｋおよび２００ＳからＣＰＵ１１に伝達されることが無く、「ひげ波形」が発生しない（図１５の部分Ｆ参照）。
【０１０１】
したがって、実施形態の変形例によれば、ＣＰＵ１１が他のマスタのスタートコンディションと誤認識することも無く、ＣＰＵ１１がアービトレーション状態となる不具合の発生も抑えられる。
【０１０２】
なお、上述の実施形態および変形例は、本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形による実施が可能である。
【符号の説明】
【０１０３】
１  画像形成装置
２  本体部
７  ドア
１０  制御ユニット
１１  ＣＰＵ
２０Ｙ，２０Ｍ，２０Ｃ，２０Ｋ，２０Ｓ  トナーカートリッジ
３０Ｙ，３０Ｍ，３０Ｃ，３０Ｋ，３０Ｓ，３１Ｙ，３１Ｍ，３１Ｃ，３１Ｋ，３１Ｓ，３２Ｙ，３２Ｍ，３２Ｃ，３２Ｋ，３２Ｓ  通信線
５０，５１  プルアップ抵抗
５２  プルアップ抵抗群
６０  スイッチ制御回路
６１Ｙ，６１Ｍ，６１Ｃ，６１Ｋ，６１Ｓ  ＡＮＤ回路
６２  スイッチ素子
７０Ｙ，７０Ｍ，７０Ｃ，７０Ｋ，７０Ｓ  スイッチ部
７１Ｙ，７１Ｍ，７１Ｃ，７１Ｋ，７１Ｓ，７２Ｙ，７２Ｍ，７２Ｃ，７２Ｋ，７２Ｓ  スイッチ回路
７３Ｙ，７３Ｍ，７３Ｃ，７３Ｋ，７３Ｓ  制御端子
８１  遅延回路
２００Ｙ，２００Ｍ，２００Ｃ，２００Ｋ，２００Ｓ  トナーＩＤ基板
【先行技術文献】
【特許文献】
【０１０４】
【特許文献１】特許第３７８２９９４号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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