(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域をＩＧＢＴ領域（１ａ）とすると共にダイオード素子として動作する領域をダイオード領域（１ｂ）として、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されており、
前記ＩＧＢＴ領域と前記ダイオード領域とは、前記コレクタ層と前記カソード層との境界によって区画され、
前記コレクタ層と前記カソード層とが前記半導体基板の一面の一方向に沿って延設され、該一方向に対して直交する方向に交互に繰り返し形成されており、
前記ダイオード領域および前記ＩＧＢＴ領域のうちの前記ダイオード領域との境界側の部分には、前記ドリフト層に発生する過剰キャリアを再結合させて消滅させるダメージ層（２４）が形成され、
前記コレクタ層を第１コレクタ層として、前記半導体基板のうちの前記第１コレクタ層および前記カソード層が形成された側の面であって、前記半導体基板のうちの前記第１コレクタ層と前記カソード層との間に、前記第１コレクタ層よりも第２導電型不純物濃度が高くされた第２コレクタ層（２１ａ）が備えられている半導体装置。
【請求項２】
前記第２コレクタ層の第２導電型不純物濃度が前記第１コレクタ層の２倍以上とされている請求項１に記載の半導体装置。
【請求項３】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成され、前記ドリフト層よりも第１導電型不純物濃度が高くされたフィールドストップ層（２０）と、前記フィールドストップ層を挟んで前記ドリフト層と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）とを有する半導体基板（１０）を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域をＩＧＢＴ領域（１ａ）とすると共にダイオード素子として動作する領域をダイオード領域（１ｂ）として、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されており、
前記ＩＧＢＴ領域と前記ダイオード領域とは、前記コレクタ層と前記カソード層との境界によって区画され、
前記ダイオード領域および前記ＩＧＢＴ領域のうちの前記ダイオード領域との境界側の部分には、前記ドリフト層に発生する過剰キャリアを再結合させて消滅させるダメージ層（２４）が形成され、
前記フィールドストップ層に、前記コレクタ層と前記カソード層との間と対応する位置において、当該位置よりも前記ＩＧＢＴ領域の内側および前記ダイオード領域の内側の位置と比較して第１導電型不純物濃度が低くされた低濃度フィールドストップ層（２０ａ）が備えられ、前記コレクタ層と前記カソード層との間の境界位置と対応する位置には前記低濃度フィールドストップ層のみが備えられている半導体装置。
【請求項４】
第１導電型のドリフト層（１１）と、
前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を備え、
前記半導体基板のうちのＩＧＢＴ素子として動作する領域をＩＧＢＴ領域（１ａ）とすると共にダイオード素子として動作する領域をダイオード領域（１ｂ）として、前記ＩＧＢＴ領域と前記ダイオード領域とが交互に繰り返し形成されており、
前記ＩＧＢＴ領域と前記ダイオード領域とは、前記コレクタ層と前記カソード層との境界によって区画され、
前記ダイオード領域および前記ＩＧＢＴ領域のうちの前記ダイオード領域との境界側の部分には、前記ドリフト層に発生する過剰キャリアを再結合させて消滅させるダメージ層（２４）が形成され、
前記半導体基板のうち前記コレクタ層および前記カソード層が形成された側の面に、前記コレクタ層と前記カソード層との間において、該コレクタ層および前記カソード層よりも深い溝部（３０）が形成されていると共に、該溝部内に配置された絶縁層（３１）が備えられ、前記コレクタ層と前記カソード層の間にのみ前記溝部内に配置された前記絶縁層が備えられている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diode）という）が形成されたダイオード領域とを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴと共にＦＷＤを１チップに備えたＲＣ−ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBT）の略称）構造を有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
この半導体装置では、Ｎ-型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するようにトレンチゲート構造が形成されている。また、半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されており、ベース層のうちのコレクタ層上に位置する部分にはＮ型のエミッタ領域が形成されている。また、ドリフト層のうちコレクタ層とエミッタ層との境界位置には、Ｎ型のフィールドストップ（以下、ＦＳ（Field Stop）という）層が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
【０００４】
このような構成において、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がダイオード領域とされている。つまり、上記半導体装置は、コレクタ層とカソード層との境界がＩＧＢＴ領域とダイオード領域との境界とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＩＧＢＴ領域とＦＷＤ領域を１チップに備える構造では、ＩＧＢＴのスイッチング損失を考慮してＰ型のコレクタ層が比較的低濃度とされる。このため、ＦＷＤのリカバリ動作時に、ＩＧＢＴ領域に形成された低濃度なコレクタ層から十分にホールが注入されず、リカバリ波形が振動し、サージ電圧が増加し易くなる。
【０００７】
これに対して、コレクタ層の不純物濃度を高くすれば、ホール注入量が増え、リカバリ波形の振動を抑制できると共に、サージ電圧を抑制することができるが、ＩＧＢＴのスイッチング損失を増加させることになる。すなわち、リカバリ時におけるサージ電圧の抑制とＩＧＢＴのスイッチング損失の低減はトレードオフの関係にあり、両立を図ることは困難であった。特に、近年のトレンチゲート構造の間隔を狭めた微細セル構造では、ホールの蓄積効果が高いため、ホールが半導体基板内に溜まり易く、スイッチング損失を損なわないように、裏面側のコレクタ層の不純物濃度を下げる必要がある。これにより、ＦＷＤのリカバリ波形の振動がより顕著になっている。
【０００８】
本発明は上記点に鑑みて、リカバリ時におけるサージ電圧の抑制とＩＧＢＴのスイッチング損失の低減の両立を図ることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）と、を有する半導体基板（１０）を備え、半導体基板のうちのＩＧＢＴ素子として動作する領域をＩＧＢＴ領域（１ａ）とすると共にダイオード素子として動作する領域をダイオード領域（１ｂ）として、ＩＧＢＴ領域とダイオード領域とが交互に繰り返し形成されており、ＩＧＢＴ領域とダイオード領域とは、コレクタ層とカソード層との境界によって区画され、コレクタ層とカソード層とが半導体基板の一面の一方向
に沿って延設され、該一方向に対して直交する方向に交互に繰り返し形成されており、ダイオード領域およびＩＧＢＴ領域のうちのダイオード領域との境界側の部分には、ドリフト層に発生する過剰キャリアを再結合させて消滅させるダメージ層（２４）が形成され、前記コレクタ層を第１コレクタ層として、半導体基板のうちの第１コレクタ層およびカソード層が形成された側の面であって、半導体基板のうちの第１コレクタ層とカソード層との間に、第１コレクタ層よりも第２導電型不純物濃度が高くされた第２コレクタ層（２１ａ）が備えられている。
【００１０】
このように、第１コレクタ層よりも第２導電型不純物濃度が高くされた第２コレクタ層を備えている。これにより、リカバリ波形の振動、つまり振動電圧を抑制することが可能となり、サージ電圧を抑制することが可能となる。そして、コレクタの一部のみしか第２コレクタ層にしていないことから、スイッチング損失についても抑制できる。
【００１１】
請求項３に記載の発明では、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ドリフト層のうちのベース層側と反対側に形成され、ドリフト層よりも第１導電型不純物濃度が高くされたＦＳ層（２０）と、ＦＳ層を挟んでドリフト層と反対側に形成された第２導電型のコレクタ層（２１）および第１導電型のカソード層（２２）とを有する半導体基板（１０）を備え、半導体基板のうちのＩＧＢＴ素子として動作する領域をＩＧＢＴ領域（１ａ）とすると共にダイオード素子として動作する領域をダイオード領域（１ｂ）として、ＩＧＢＴ領域とダイオード領域とが交互に繰り返し形成されており、ＩＧＢＴ領域とダイオード領域とは、コレクタ層とカソード層との境界によって区画され、ダイオード領域およびＩＧＢＴ領域のうちのダイオード領域との境界側の部分には、ドリフト層に発生する過剰キャリアを再結合させて消滅させるダメージ層（２４）が形成され、ＦＳ層に、コレクタ層とカソード層との間と対応する位置において、当該位置よりもＩＧＢＴ領域の内側およびダイオード領域の内側の位置と比較して第１導電型不純物濃度が低くされた低濃度ＦＳ層（２０ａ）が備えられ、コレクタ層とカソード層との間の境界位置と対応する位置には低濃度フィールドストップ層のみが備えられている。
【００１２】
このように、低濃度ＦＳ層を備えた構造とする場合、ＰＮ接合の不純物濃度のバランスを制御して、第２導電型不純物の方が多くなる状態にできる。したがって、サージ電圧を抑制しつつ、スイッチング損失を抑制することが可能となる。
【００１３】
請求項４に記載の発明では、半導体基板のうちコレクタ層およびカソード層が形成された側の面に、コレクタ層とカソード層との間において、該コレクタ層およびカソード層よりも深い溝部（３０）が形成されていると共に、該溝部内に配置された絶縁層（３１）が備えられ、コレクタ層とカソード層の間にのみ溝部内に配置された絶縁層が備えられている。
【００１４】
このように、ＩＧＢＴ領域とダイオード領域との間に絶縁層を備えた構造では、リカバリ電流が比較的低濃度のドリフト層内を流れ、絶縁層の幅分での電位降下量が大きくなる。このため、コレクタ層およびドリフト層によって構成されるＰＮ接合におけるＰＮバイアスでのキャリア注入量が増加する。したがって、サージ電圧を抑制しつつ、スイッチング損失を抑制することが可能となる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態における半導体装置の平面模式図である。
【図２】図１中のII−II線に沿った断面図である。
【図３（ａ）】リカバリ動作時におけるゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒの波形を示した図である。
【図３（ｂ）】図３（ａ）中の一点鎖線で囲んだ部分の拡大図である。
【図４（ａ）】比較例としてシミュレーションに用いた従来の半導体装置の断面図である。
【図４（ｂ）】シミュレーションに用いた高濃度コレクタ層をダイオード領域内に配置したときの半導体装置の断面図である。
【図４（ｃ）】シミュレーションに用いた高濃度コレクタ層をＩＧＢＴ領域内に配置したときの半導体装置の断面図である。
【図５】高濃度コレクタ層の形成位置と振動電圧Ｖａｋ−ｐｐおよびダイオード順方向電圧Ｖｆの関係を示した図である。
【図６】濃度比と振動電圧Ｖａｋ−ｐｐの関係を示した図である。
【図７】本発明の第２実施形態にかかる半導体装置の断面図である。
【図８】リカバリ動作時におけるゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒの波形を示した図である。
【図９】本発明の第３実施形態にかかる半導体装置の断面図である。
【図１０】リカバリ動作時におけるゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒの波形を示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴとＦＷＤとが１つの基板に備えられたＲＣ−ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。具体的には、本実施形態にかかる半導体装置は、以下のように構成されている。
【００１９】
図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。
【００２０】
セル領域１は、図１および図２に示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびダイオード素子が形成されたダイオード領域１ｂが交互に形成された構成とされている。
【００２１】
具体的には、これらＩＧＢＴ領域１ａおよびダイオード領域１ｂは、共に、図２に示すように、ドリフト層１１として機能するＮ-型の半導体基板１０に形成されることで１チップとされている。ＩＧＢＴ領域１ａおよびダイオード領域１ｂは、半導体基板１０の一面１０ａの一方向（図１中紙面上下方向）に沿って延設され、延設方向と直交する方向に交互に形成されている。
【００２２】
ドリフト層１１の上、つまり半導体基板１０の一面１０ａ側には、Ｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１３が形成され、このトレンチ１３によってベース層１２が複数個に分離されている。
【００２３】
なお、本実施形態では、複数のトレンチ１３は、半導体基板１０の一面１０ａの面方向のうちの一方向（つまり、図２中紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。
【００２４】
ベース層１２は、ＩＧＢＴ領域１ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層１２、すなわちＩＧＢＴ領域１ａのベース層１２には、Ｎ+型のエミッタ領域１４と、エミッタ領域１４に挟まれるようにＰ+型のボディ領域１５とが形成されている。
【００２５】
エミッタ領域１４は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１３の側面に接するように形成されている。一方、ボディ領域１５は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１４と同様に、ベース層１２内において終端するように形成されている。
【００２６】
より詳しくは、エミッタ領域１４は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端した構造とされている。また、ボディ領域１５は、２つのエミッタ領域１４に挟まれつつトレンチ１３の長手方向に、つまりエミッタ領域１４に沿って棒状に延設されている。なお、本実施形態のボディ領域１５は、半導体基板１０の一面１０ａを基準としてエミッタ領域１４よりも深く形成されている。
【００２７】
また、各トレンチ１３内は、各トレンチ１３の内壁表面を覆うように形成されたゲート絶縁膜１６と、このゲート絶縁膜１６の上に形成されたポリシリコン等により構成されるゲート電極１７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２８】
半導体基板１０の一面１０ａ側において、ベース層１２の上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１４の一部およびボディ領域１５を露出させるコンタクトホール１８ａが形成され、ダイオード領域１ｂにおいて、ベース層１２を露出させるコンタクトホール１８ｂが形成されている。
【００２９】
層間絶縁膜１８上には上部電極１９が形成されている。この上部電極１９は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１８ａを介してエミッタ領域１４およびボディ領域１５と電気的に接続されている。また、上部電極１９は、ダイオード領域１ｂにおいて、コンタクトホール１８ｂを介してベース層１２と電気的に接続されている。つまり、上部電極１９は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ダイオード領域１ｂにおいてアノード電極として機能するものである。
【００３０】
また、ドリフト層１１のうちのベース層１２側と反対側、つまり半導体基板１０の他面１０ｂ側には、Ｎ型不純物濃度がドリフト層１１よりも高くされたＦＳ層２０が形成されている。このＦＳ層２０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。例えば、ＦＳ層２０は、Ｎ型不純物濃度が１×１０15〜１×１０16ｃｍ-3とされている。
【００３１】
そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側に、第１コレクタ層に相当するＰ型のコレクタ層２１が形成され、ダイオード領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にＮ型のカソード層２２が形成されている。つまり、ＩＧＢＴ領域１ａとダイオード領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。例えば、コレクタ層２１は、Ｐ型不純物濃度が１×１０17〜１×１０18ｃｍ-3とされ、コレクタ層２１とカソード層２２の配列方向における幅が〜１５００μｍとされている。また、カソード層２２は、Ｎ型不純物濃度が１×１０19ｃｍ-3とされ、コレクタ層２１とカソード層２２の配列方向における幅が〜５００μｍとされている。概ね、コレクタ層２１およびカソード層２２の形成周期は、５００μｍ〜２ｍｍとされている。
【００３２】
さらに、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間において、コレクタ層２１よりも不純物濃度が高くされた第２コレクタ層に相当する高濃度コレクタ層２１ａが形成されている。具体的には、図１中に破線で示したように、高濃度コレクタ層２１ａは、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界位置において、トレンチゲート構造の長手方向に沿って形成されている。本実施形態では高濃度コレクタ層２１ａの長手方向の両先端位置が外周領域２に至るように形成してある。
【００３３】
高濃度コレクタ層２１ａは、コレクタ層２１と共にＩＧＢＴにおけるコレクタを構成するものであるが、コレクタ層２１よりも不純物濃度が高くされることによって、ＦＷＤのリカバリ動作時に多くのホールを注入できるようになっている。例えば、高濃度コレクタ層２１ａは、Ｐ型不純物濃度がコレクタ層２１の２倍以上とされており、好ましくは１桁以上高くされ、本実施形態では１×１０18〜１×１０19ｃｍ-3とされている。また、高濃度コレクタ層２１ａは、コレクタ層２１とカソード層２２の配列方向における幅が〜１００μｍとされており、カソード層２２の同方向の幅の１０％以上とされている。
【００３４】
なお、本実施形態では、半導体基板１０の他面１０ｂは、コレクタ層２１と高濃度コレクタ層２１ａとによるコレクタおよびカソード層２２によって構成されている。また、本実施形態では、コレクタ層２１は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されているベース層１２と反対側に形成されている。そして、カソード層２２は、ＦＳ層２０を挟んでエミッタ領域１４およびボディ領域１５が形成されていないベース層１２と反対側に形成されている。また、高濃度コレクタ層２１ａは、コレクタ層２１とカソード層２２の間に配置されている。
【００３５】
つまり、本実施形態では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界は、エミッタ領域１４およびボディ領域１５が形成されているベース層１２と、エミッタ領域１４およびボディ領域１５が形成されていないベース層１２との境界とされている。そして、その境界位置に、高濃度コレクタ層２１ａが配置されている。
【００３６】
また、上記のように、半導体基板１０には、一面１０ａ側にベース層１２が形成され、他面１０ｂ側にコレクタ層２１およびカソード層２２が形成されている。このため、半導体基板１０は、コレクタ層２１およびカソード層２２、ＦＳ層２０、ドリフト層１１、ベース層１２が順に積層されたものによって構成されていても良い。
【００３７】
コレクタ層２１や高濃度コレクタ層２１ａおよびカソード層２２上（半導体基板１０の他面１０ｂ）には下部電極２３が形成されている。この下部電極２３は、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ダイオード領域１ｂにおいてはカソード電極として機能するものである。
【００３８】
そして、上記のように構成されていることにより、ＩＧＢＴ領域１ａにおいては、ベース層１２をベース、エミッタ領域１４をエミッタ、コレクタ層２１および高濃度コレクタ層２１ａをコレクタとするＩＧＢＴ素子が構成される。また、ダイオード領域１ｂにおいては、ベース層１２をアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたダイオード素子が構成される。
【００３９】
また、半導体基板１０の一面１０ａ側および他面１０ｂ側には、ダメージ領域２４が形成されている。具体的には、一面１０ａ側のダメージ領域２４は、ダイオード領域１ｂに形成されていると共に、当該ダイオード領域１ｂからＩＧＢＴ領域１ａに渡って形成されている。つまり、ダメージ領域２４は、ダイオード領域１ｂおよびＩＧＢＴ領域１ａのうちのダイオード領域１ｂとの境界側の部分に形成されている。また、他面１０ｂ側のダメージ領域２４は、ダイオード領域１ｂとＩＧＢＴ領域１ａの全域にわたって形成されている。
【００４０】
このようなダメージ領域２４を備えることにより、ＩＧＢＴ領域１ａにおけるドリフト層１１のホール（つまり過剰キャリア）がＩＧＢＴ領域１ａに形成されたダメージ領域２４と再結合して消滅する。このため、ＩＧＢＴ領域１ａからダイオード領域１ｂにホールが注入されることを抑制できる。
【００４１】
ここで、上記のように構成された高濃度コレクタ層２１ａの機能などについて説明する。
【００４２】
従来のように、高濃度コレクタ層２１ａが無い構造においては、上記した通り、ＦＷＤのリカバリ波形が振動し、サージ電圧が増加し易くなる。具体的には、リカバリ動作時におけるゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒは、図３（ａ）および図３（ｂ）のような波形となる。これらの図から、アノード−カソード間電圧Ｖａｋが振動していることが判る。ＦＷＤのリカバリ動作時に、他面１０ｂ側のキャリアが枯渇すると寄生キャパシタと外部回路の寄生インダクタが要因となってアノード−カソード間電圧Ｖａｋの振動が発生するのである。
【００４３】
したがって、他面１０ｂ側にコレクタ層２１に加えて高濃度コレクタ層２１ａを形成し、コレクタ層２１を低不純物濃度とすることでスイッチング損失を損なわないようにしつつ、リカバリ時に高濃度コレクタ層２１ａを通じてホール注入が行われるようにする。このような構造とすることで、ＦＷＤのリカバリ動作時に他面１０ｂ側のキャリアが枯渇することが抑制され、アノード−カソード間電圧Ｖａｋの振動を抑制することが可能になる。このような効果は、他面１０ｂ側に部分的にコレクタ層２１よりも不純物濃度が高くされた高濃度コレクタ層２１ａを形成することにより得られる。そして、特に、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間、つまりコレクタ層２１とカソード層２２との間に高濃度コレクタ層２１ａを配置することで、よりその効果が得られることが確認された。
【００４４】
具体的には、高濃度コレクタ層２１ａの形成位置を変化させて、ダイオード順方向電圧Ｖｆとアノード−カソード間電圧Ｖａｋの極大値と極小値の差で表される振動電圧Ｖａｋ−ｐｐを求めた。図５は、その結果を示した図である。本図において、高濃度コレクタ層２１ａの形成位置は、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界位置を０として、ＩＧＢＴ領域１ａ側への移動をマイナス、ダイオード領域１ｂ側への移動をプラスで表してある。また、参考として、図４（ａ）に示す構造ａ、つまり高濃度コレクタ層２１ａを備えない従来構造でのダイオード順方向電圧Ｖｆと振動電圧Ｖａｋ−ｐｐを図中に破線矢印で示してある。
【００４５】
なお、図５中に示した構造ｂ〜ｄは、高濃度コレクタ層２１ａの形成位置をずらしたときに該当する状態を示している。構造ｂは、図２に示す本実施形態の構造、つまり高濃度コレクタ層２１ａをＩＧＢＴ領域１ａとダイオード領域１ｂの間に配置した構造である。構造ｃは、図４（ｂ）に示すように、高濃度コレクタ層２１ａをダイオード領域１ｂの中央位置に配置した構造である。構造ｄは、図４（ｃ）に示すように、高濃度コレクタ層２１ａをＩＧＢＴ領域１ｂの中央位置に配置した構造である。ここでは、高濃度コレクタ層２１ａの幅をダイオード領域１ｂの半分の幅に設定してシミュレーションを行っている。また、不純物濃度については、ＦＳ層２０を１×１０15〜１×１０16ｃｍ-3、コレクタ層２１を１×１０17〜１×１０18ｃｍ-3、カソード層２２を１×１０19ｃｍ-3に設定した。高濃度コレクタ層２１ａについては、コレクタ層２１よりも１桁高い不純物濃度に設定した。
【００４６】
図５中に示された振動電圧Ｖａｋ−ｐｐを見てみると、従来構造である構造ａと比較して、構造ｄの場合はあまり変わらなかったが、構造ｂ、ｃの場合には大幅に低下していた。特に、構造ｂについては、振動電圧Ｖａｋ−ｐｐを４０Ｖ程度まで低下させることができた。
【００４７】
一方、図５中に示されたダイオード順方向電圧Ｖｆを見てみると、従来構造である構造ａと比較して構造ｄの場合はあまり変わらなかったが、構造ｂ、ｃの場合には増加していた。具体的には、ダイオード順方向電圧Ｖｆが構造ａ、ｄの場合に２．５Ｖ程度であったのに対して、構造ｂの場合には２．８Ｖ程度、構造ｃの場合には３．１Ｖ程度であった。構造ｂ、ｃの両方とも、構造ａ、ｄよりもダイオード順方向電圧Ｖｆが増加していたものの、高濃度コレクタ層２１ａを広範囲に形成するのではなく部分的にしか形成していないため、ダイオード順方向電圧Ｖｆの増加量は比較的小さかった。特に、構造ｂについては、構造ｃよりもダイオード順方向電圧Ｖｆの増加量が小さかった。
【００４８】
以上説明したように、高濃度コレクタ層２１ａを備えることにより、ダイオード順方向電圧Ｖｆを増加させることなく、リカバリ波形の振動、つまり振動電圧Ｖａｋ−ｐｐを抑制することが可能となり、サージ電圧を抑制することが可能となる。そして、コレクタの一部のみしか高濃度コレクタ層２１ａにしていないことから、スイッチング損失についても抑制できる。特に、高濃度コレクタ層２１ａの形成位置を選択すること、すなわちＩＧＢＴ領域１ａとダイオード領域１ｂの間に配置することで、サージ電圧を更に抑制することが可能となる。
【００４９】
また、本実施形態では、高濃度コレクタ層２１ａのＰ型不純物濃度をコレクタ層２１の２倍以上に設定している。これにより、より振動電圧Ｖａｋ−ｐｐを小さくすることが可能になる。これについて、本実施形態の構造において、高濃度コレクタ層２１ａとコレクタ層２１の不純物濃度の比を変えて振動電圧Ｖａｋ−ｐｐを調べた。その結果を図６に示す。
【００５０】
図６に示すように、濃度比が高くなるほど振動電圧Ｖａｋ−ｐｐが低下し、２倍以上になるとほぼ振動電圧Ｖａｋ−ｐｐが一定となった。したがって、本実施形態のように、濃度比が２倍以上になるように高濃度コレクタ層２１ａのＰ型不純物濃度を設定することで、振動電圧Ｖａｋ−ｐｐを効果的に低減することが可能となる。これにより、よりサージ電圧を抑制することが可能となる。
【００５１】
なお、本実施形態の半導体装置については、基本的には従来と同様の製造方法によって製造可能である。ただし、高濃度コレクタ層２１ａについては、コレクタ層２１を形成する際に用いるマスクとは異なるマスクを用いたイオン注入などによって形成することが必要になる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板１０の他面１０ｂの構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５３】
図７に示すように、本実施形態では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間においてコレクタ層２１を備えているが、第１実施形態のような高濃度コレクタ層２１ａについては備えていない。その代わりに、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間、つまりコレクタ層２１とカソード層２２との境界位置と対応する位置において、ＦＳ層２０の不純物濃度を他の領域よりも低くした低濃度ＦＳ層２０ａを備えた構造としている。例えば、ＦＳ層２０のうち低濃度ＦＳ層２０ａ以外の部分のＮ型不純物濃度が１×１０15〜１×１０16ｃｍ-3とされているのに対して、低濃度ＦＳ層２０ａのＮ型不純物濃度がその半分の０．５×１０15〜０．５×１０16ｃｍ-3とされている。
【００５４】
このように、低濃度ＦＳ層２０ａを備えた構造とする場合、ＰＮ接合の不純物濃度のバランスを制御して、Ｐ型不純物からのホール注入が多くなる状態にできる。したがって、第１実施形態と同様に、サージ電圧を抑制しつつ、スイッチング損失を抑制することが可能となる。
【００５５】
具体的に、本実施形態の構造について、リカバリ動作時におけるコレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒを調べた結果、図８のような波形となる。この図より、サージ電圧の原因となるアノード−カソード間電圧Ｖａｋの振動が図３（ａ）に示した従来の構造の場合よりも小さくなっている。このことからも、上記効果が得られることが判る。
【００５６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して半導体基板１０の他面１０ｂの構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５７】
図９に示すように、本実施形態では、ＩＧＢＴ領域１ａとダイオード領域１ｂとの境界位置において、コレクタ層２１およびカソード層２２よりも深く、好ましくはＦＳ層２０よりも深い溝部３０を形成し、溝部３０内に絶縁層３１を配置している。ＩＧＢＴ領域１ａとダイオード領域１ｂの配列方向における溝部３０の幅、つまり絶縁層３１の幅は例えば５μｍとされ、溝部３０の深さ、つまり絶縁層３１の厚みは例えば２．５μｍとされている。
【００５８】
このように、ＩＧＢＴ領域１ａとダイオード領域１ｂとの間に絶縁層３１を備えた構造では、リカバリ電流が比較的低濃度のドリフト層１１内を流れ、絶縁層３１の幅分での電位降下量（図９参照）が大きくなる。このため、コレクタ層２１とＦＳ層２０およびドリフト層１１によって構成されるＰＮ接合におけるＰＮバイアスでのホール注入量が増加する。したがって、第１実施形態と同様に、サージ電圧を抑制しつつ、スイッチング損失を抑制することが可能となる。
【００５９】
具体的に、本実施形態の構造について、リカバリ動作時におけるコレクタ電流Ｉｃ、コレクタ電圧Ｖｃ、アノード−カソード間電圧Ｖａｋ、リカバリー電流Ｉｒを調べた結果、図１０のような波形となる。この図より、サージ電圧の原因となるアノード−カソード間電圧Ｖａｋの振動が図３（ａ）に示した従来の構造の場合よりも小さくなっている。このことからも、上記効果が得られることが判る。
【００６０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００６１】
例えば、ＩＧＢＴ領域１ｂにおいて、各トレンチゲート構造の間のすべてにチャネルが形成される構造としたが、例えば所定間隔毎にエミッタ領域１４を形成しないことでチャネルを形成しない間引き構造としても良い。また、間引き構造としてチャネルを形成していない部分において、ベース層１２にホールバリア層（ＨＳ：ホールストッパー層）を形成しても良い。
【００６２】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴに対しても本発明を適用することができる。
【符号の説明】
【００６３】
１ａ    ＩＧＢＴ領域
１ｂ    ダイオード領域
１０    半導体基板
１１    ドリフト層
１２    ベース層
２０    ＦＳ層
２０ａ  低濃度ＦＳ層
２１    コレクタ層
２１ａ  高濃度コレクタ層
２２    カソード層
【図１】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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