(57)【特許請求の範囲】
【請求項１】
受信データ信号から、受信クロックを再生するクロック再生回路と、
前記受信クロックの変化エッジに応じて、受信データ信号を取り込み、判定データとして出力するデータ取り込み回路と、
前記受信クロックの直前の２周期で、前記データ取り込み回路が取り込んで出力した前記判定データの値の異同を判定し、前記判定データの値が同じ場合は、前記受信クロックの変化エッジの位相を変化し、前記判定データの値が異なる場合は、前記受信クロックの変化エッジの位相を維持する、位相調整回路と、を備えることを特徴とする信号再生回路。
【請求項２】
前記位相調整回路は、前記判定データが前記受信クロックの直前の２周期で同じ値であった場合に、前記受信クロックの変化エッジを遅らせる請求項１に記載の信号再生回路。
【請求項３】
前記位相調整回路は、
前記データ取り込み回路が出力する前記判定データを、前記受信クロックの１周期分遅延する遅延回路と、
前記データ取り込み回路が出力する前記判定データと、前記遅延回路の出力する１周期分遅延した前記判定データが一致するか否か判定するＥＸＯＲ回路と、
前記ＥＸＯＲ回路の出力に応じて、前記受信クロックの変化エッジの位相を変化させる可変遅延回路と、を有する請求項２に記載の信号再生回路。
【請求項４】
前記データ取り込み回路の出力を、前記受信クロックの逆相のクロックに応じて取り込むリタイミング回路を備える請求項１から３のいずれか１項に記載の信号再生回路。
【請求項５】
受信データ信号から、受信クロックを再生し、
前記受信クロックの変化エッジに応じて、前記受信データ信号を取り込んで、判定データとして出力し、
前記受信クロックの直前の２周期で取り込んで出力した前記判定データの値の異同を判定し、
前記判定データの値が同じ場合は、前記受信クロックの変化エッジの位相を変化させ、前記判定データの値が異なる場合は、前記受信クロックの変化エッジの位相を維持する、ことを特徴とする信号再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号再生回路および信号再生方法に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。データ信号の送受信を行う通信システムでは、信号再生回路のデータ取り込み回路（比較回路）が、送信されたデータ信号を、受信クロックに応じて取り込むことで信号再生を行う。受信クロックは、受信データ信号からＣＤＲ(Clock and Data Recovery)回路により再生したクロックを使用する。
【０００３】
上記のように、信号再生回路では、データ取り込み回路（比較回路）が、ＣＤＲ回路により再生した受信クロックに応じて、受信データ信号を取り込むことで信号再生を行う。受信クロックに応じて取り込むことで、位相方向のゆれ（Ｊｉｔｔｅｒ）が除去されるので、この動作をリタイム：Ｒｅｔｉｍｅするとも称する。リタイムでは、受信データ信号の変化エンジの中央、すなわち変化エッジに対して１８０度ずれた位相で立上る受信クロックによるサンプリング（取り込み）を行い、受信データが“０”であるか“１”であるかを確定する。
【０００４】
高データレートになると、言い換えれば、１ＵＩに対する信号の変化時間（スルーレート）の比率が大きくなると、信号再生回路で生成した受信データ信号は、１クロック単位（１ＵＩ）内で最大振幅まで変化しないうちに次の遷移が始まる場合が生じる。例えば、受信データ信号のデータ値（符号）が“０１…０１”を繰り返す場合、受信データ信号は、小さな振幅で変化を繰り返す。そのため、小さな振幅から遷移を開始し、中間レベルを経由して逆の小さな振幅に変化した後、再び遷移を開始する。これに対して、受信データ信号のデータ値が“０…０１…１”のように遷移する場合、受信データ信号は、最大振幅の一方から遷移を開始し、中間レベルを経由して他方の最大振幅まで変化する。
【０００５】
このように、前のデータ値に応じて遷移を開始するレベルが異なり、遷移を開始するレベルが異なると、それに応じて中間レベルを通過するまでの時間が異なる。さらに、前のデータ値によっては、１ＵＩの１８０度の位相において、受信データ信号がデータ値に応じた状態に十分に達しない場合が生じる。このように、高データレートの信号再生回路では、受信データ信号の取り込みに最適なタイミングが、前のデータ値に応じて変化する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−０４１８１８号公報
【特許文献２】特開２００７−１４２７４８号公報
【特許文献３】特開２００９−１７１１９０号公報
【非特許文献】
【０００７】
【非特許文献１】"Clock/Data Recovery PLL using Half-Frequency Clock", M. Rau, T. Oberst, R. Lares, A. Rothermel, R. Schweer, and N. Menoux IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 7, JULY 1997
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記の信号再生回路においては、受信するデータにかかわらず、受信データ信号の変化エッジから１８０度ずれた位相で立上る受信クロックによりリタイムしていた。ＣＤＲ回路は、ＰＬＬ回路において受信データ信号の変化エッジとの位相差をなくすように制御して受信クロックを再生しており、受信クロックの周期ごとに位相を調整することはできない。そのため、受信データ信号の取り込みに最適なタイミングとＣＤＲ回路により再生した受信クロックのタイミングが一致せず、受信エラーが発生する場合があった。
【０００９】
以下に説明する実施形態では、ＣＤＲ回路により再生した受信クロックが、受信データ信号の取り込みに適したタイミングになる信号再生回路が開示される。
【課題を解決するための手段】
【００１０】
第１の態様の信号再生回路は、クロック再生回路と、データ取り込み回路と、位相調整回路と、を有する。クロック再生回路は、受信データ信号から、受信クロックを再生する。データ取り込み回路は、受信クロックの変化エッジに応じて、受信データ信号を取り込み、判定データとして出力する。位相調整回路は、受信クロックの直前の２周期以上で、データ取り込み回路が取り込んで出力した判定データの値に応じて、受信クロックの変化エッジの位相を調整する。
【００１１】
第２の態様の信号再生方法によれば、受信データ信号から受信クロックを再生し、受信クロックの変化エッジに応じて、受信データ信号を取り込んで、判定データとして出力する。さらに、受信クロックの直前の２周期以上で、データ取り込み回路が取り込んで出力した判定データの値の異同を判定し、判定結果に応じて、受信クロックの変化エッジの位相を調整する。
【発明の効果】
【００１２】
実施形態信号再生回路および信号再生方法は、直前の２周期以上の判定（受信）データに応じて、受信クロックの変化エッジと受信データ信号の位相を適切に調整するので、エラー発生を低減できる。
【図面の簡単な説明】
【００１３】
【図１】図１は、通信システムの構成例を示す図である。
【図２】図２は、信号波形図である。
【図３】図３は、信号再生回路における信号波形図である。
【図４】図４は、第１実施形態の通信システムの構成例を示す図である。
【図５】図５は、可変遅延回路の回路構成および動作タイムチャートを示す図である。
【図６】図６は、同符号のデータ値が連続した後データ値が遷移して受信データ信号の変化が遅れた場合の、第１実施形態の信号再生回路における動作を示すタイムチャートである。
【図７】図７は、同符号のデータ値が連続した後データ値が遷移して受信データ信号の変化が早まる場合の、信号再生回路における動作を示すタイムチャートである。
【図８】図８は、第２実施形態の通信システムの信号再生回路の構成を示す図である。
【図９】図９は、第２実施形態の信号再生回路の動作を示すタイムチャートである。
【図１０】図１０は、第３実施形態の信号再生回路の位相調整回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
実施形態を説明する前に、一般的な通信システムおよび信号再生回路について説明する。
【００１５】
図１は、通信システムの構成例を示す図である。
通信システムは、送信回路１０と、信号再生回路２０と、送信回路１０から出力された信号を信号再生回路２０に伝送する伝送線路１５と、を有する。通信システムは、装置間の通信、装置内の基板間の通信、基板内のデバイス間の通信、デバイス内のブロック間の通信など、いずれの通信を行うものでもよい。通信システムは、光通信システムでもよい。伝送線路１５は、上記の通信システムの形態に応じて、光ケーブル、伝送ケーブル、基板上の配線、デバイス内の配線などの形態をとり得る。送信回路１０の構成についての説明は省略する。
【００１６】
信号再生回路２０は、増幅回路２１と、クロックデータ再生（ＣＤＲ）回路２２と、取り込み回路（Ｄ−ＦＦ）２６と、を有する。増幅回路２４は、伝送線路１５からの信号を増幅し、後段の処理に適した安定した受信データ信号Ｄinを出力する。
【００１７】
ＣＤＲ(Clock Data Recovery)回路２２は、位相検出器(Phase detector)２３と、ループフィルタ(Loop Filter)２４と、電圧制御発振器(VCO:Voltage Control Oscillator)２５と、を有する。ＣＤＲ回路２２は、受信データ信号Ｄinの変化から、受信データ信号に含まれるクロック、すなわち送信クロックを再生し、再生クロックClockとして出力すると共に、再生クロックに対して１８０度位相がずれた受信クロックＣＫoutを出力する。ＣＤＲ回路２２の構成および動作は広く知られているので、説明は省略する。
【００１８】
取り込み回路２６は、比較回路であり、Ｄ型フリップフロップ（Ｄ−ＦＦ）で実現できる。取り込み回路２６は、受信クロックＣＫoutの立上りのタイミングで、受信データ信号Ｄinのサンプリング（取り込み）を行い、すなわちリタイムを行い、受信データ信号が“０”であるか“１”であるかを確定する。取り込み回路２６は、確定した値を出力（判定）データＤoutとして出力する。
【００１９】
図２は、受信データ信号Ｄinの信号波形の例を示す図であり、（Ａ）が信号波形全体を示し、（Ｂ）が中間レベル（ここでは０Ｖ）付近の拡大図を示す。
【００２０】
図２は、いわゆるアイパターンと呼ばれる信号波形図である。図２の（Ａ）において、ＵＩは、再生されたクロックClockの１周期を示し、ＣＤＲ回路２２は、受信データ信号Ｄinのゼロクロス部分の位相を検出して、ゼロクロス部分がＵＩの０度（または３６０度）になるようにクロックClockを再生する。
【００２１】
図２の（Ａ）に示すように、受信データ信号Ｄinは、前の周期の振幅に応じてゼロクロスする位相にずれが生じる。図２の（Ｂ）に示すように、ゼロクロスするタイミングは、直前の２周期のデータ値が“０１”で“０”に遷移する場合および“１０”で“１”に遷移する場合と、“００”で“１”に遷移する場合および“１１”で“０”に遷移する場合とで異なる。具体的には、“００”から“１”および“１１”から“０”に遷移する同じ符号が連続した後異なる値に遷移する場合のゼロクロスするタイミングは、“０１”から“０”および“１０”から“１”に変化する異なる値が連続した後異なる値に変化する場合より遅くなる。
【００２２】
そのため、図２の（Ａ）に示すように、“００”から“１”に遷移しさらに“０”に遷移する場合、および“１１”から“０”に遷移しさらに“１”に遷移する場合、隣接するゼロクロスの時間差は、１ＵＩより小さい“ＵＩ’”となる。これは、受信データ信号の符号間干渉により、アイパターン開口が、時間軸方向に狭くなったこと、すなわち劣化したことを意味する。
【００２３】
図３は、信号再生回路における信号波形図である。
図３において、実線はＣＤＲ回路２２により再生された受信クロックＣＫoutを示す。点線はデータが“０１…０１”の時の受信データ信号を、破線はデータが“０１０１１１１１００００”の時の受信データ信号、一点鎖線はデータが“０１０１００００１１１１”の時の受信データ信号を示す。
【００２４】
受信クロックＣＫoutが立下る時に、受信データ信号がゼロクロスし、ＣＫoutが立上る時に受信データ信号が安定していることが望ましい。二点鎖線の円で囲む部分に示されるように、データが“０１…０１”の時の受信データ信号は、ＣＫoutの立下り時にゼロクロスし、ＣＫoutの立上り時に負の安定した値になっている。しかし、データが“０１０１１１１１００００”の時および“０１０１００００１１１１”の時の受信データ信号は、ＣＫoutの立下り時にはゼロクロスしておらず、ゼロクロスするタイミングは、ＣＫoutの立上りに近づいている。そのため、ＣＫoutの立上りのタイミングでは、受信データ信号は、“０”または“１”に変化する途中であり、安定していない。そのため、このタイミングでデータを取り込むとエラーが発生する場合が生じる。
【００２５】
上記のように、データ値が、同符号が連続した状態から遷移する場合、受信データ信号の変化が時間的に遅れる。このため、時間方向の余裕がなくなり、伝送品質が劣化、すなわちエラーレートが高くなる。
【００２６】
以下に説明する実施形態の信号再生回路では、受信クロックの変化エッジが、受信データ信号の変化に応じて適切に調整され、エラー発生を低減する。
【００２７】
図４は、第１実施形態の通信システムの構成例を示す図である。
第１実施形態の通信システムは、送信回路１０と、信号再生回路２０と、伝送線路１５と、を有する。信号再生回路２０は、増幅回路２１と、クロックデータ再生（ＣＤＲ）回路２２と、取り込み回路２６と、位相調整回路３０と、を有する。第１実施形態の通信システムおよび信号再生回路は、位相調整回路３０が付加されていることが図１の通信システムおよび信号再生回路と異なり、他は同じである。以下、位相調整回路３０について説明する。
【００２８】
位相調整回路３０は、遅延回路（τ）３１と、ＥＸＯＲ回路３２と、エッジ可変遅延回路３３と、を有する。遅延回路（τ）３１は、取り込み回路２６が出力する受信（判定）データＤoutを、受信クロックの１周期（１ＵＩ）分遅延する。ＥＸＯＲ回路３２は、取り込み回路２６が出力する受信データＤoutと、遅延回路３１の出力する１周期分遅延した受信データＤout’が一致するか否か判定する。可変遅延回路３３は、ＥＸＯＲ回路３２の出力に応じて、受信クロックＣＫoutの変化エッジの位相を変化させる。具体的には、可変遅延回路３３は、ＥＸＯＲ回路３２の出力が０の場合には、ＣＫoutの変化エッジの位相を遅らせ、ＥＸＯＲ回路３２の出力が１の場合には、ＣＫoutの変化エッジの位相を維持する。
【００２９】
取り込み回路２６は、位相調整回路３０（可変遅延回路３３）から出力される変化エッジの位相が調整されたＣＫoutに応じて、受信データ信号Ｄinを取り込む。
【００３０】
図５は、可変遅延回路３３の回路構成および動作タイムチャートを示す図である。
図５の（Ａ）に示すように、可変遅延回路３３は、閾値調整回路４１と、差動増幅回路（リミティングアンプ）４２と、を有する。閾値調整回路４１は、ＥＸＯＲ３２の出力に応じて、出力する閾値信号Ｖｔｈのレベルを変化させる。閾値調整回路４１は、例えば、２つの異なる閾値レベルを発生する２つの電位発生回路と、ＥＸＯＲ３２の出力に応じて２つの電位発生回路の出力を選択する選択回路により実現される。差動増幅回路４２は、受信クロックＣＫoutと閾値調整回路４１の出力するＶｔｈとの差を増幅してＣＫout’を出力する。
【００３１】
図５の（Ｂ）に示すように、ＣＫoutは、図示のように変化し、Ｖｔｈが中心レベル(center)の場合には、ＣＫout’は図の下側の破線のように変化する。ＥＸＯＲ３２の出力が０で、Ｖｔｈが中心レベルより高くなると、ＣＫout’は、細くなり、デューティが小さいパルスに変化する。すなわち、ＣＫout’の立上りエッジは、Ｖｔｈが中心レベルの時より遅くなる。一方、ＥＸＯＲ３２の出力が１で、Ｖｔｈが中心レベルより低くなると、ＣＫout’は、太くなり、デューティが大きいパルスに変化する。すなわち、ＣＫout’の立上りエッジは、Ｖｔｈが中心レベルの時より早くなる。以上のようにして、可変遅延回路３３は、受信クロックＣＫoutの立上りエッジの位相を変化させる。なお、第１実施形態では、閾値調整回路４１は、ＥＸＯＲ３２の出力が“１”の時には中心レベル(center)のＶｔｈを出力し、ＥＸＯＲ３２の出力が“１”の時には中心レベル(center)より高いＶｔｈを出力するものとする。
【００３２】
図６は、同符号のデータ値が連続した後データ値が遷移して受信データ信号の変化が遅れた場合の、第１実施形態の信号再生回路における動作を示すタイムチャートである。図６では、受信データ信号Ｄinを２値化して示している。
【００３３】
図６では、受信データ信号Ｄinは、“１０１１０１００１００１”のように変化している。ＣＫout’は、一部を除いて、受信データ信号Ｄinの１周期（ＵＩ）の中心位相（１８０度）で立上り、ＤoutおよびＤout’は図示のように変化する。したがって、ＥＸＯＲの出力は、４周期目から５周期目、８周期目から９周期目、１１周期目から１２周期目に“０”になり、他の期間は“１”である。可変遅延回路３３は、ＥＸＯＲの出力が“０”の時に、ＣＫoutを遅延している。これにより、Ｐ、ＱおよびＲで示すＣＫout’は、受信データ信号Ｄinが“１１”または“００”の後、次のＤinを取り込む時には、立上りエッジが遅れ、次のＤinが一方の値を示す期間の中間付近、すなわちもっとも安定したタイミングで立上っている。これにより、エラーの発生を低減できる。
【００３４】
第１実施形態では、同符号のデータ値が連続した後データ値が遷移すると、受信データ信号の変化が遅れた。しかし、通信システムによっては、逆に同符号のデータ値が連続した後データ値が遷移すると、受信データ信号の変化が早まる場合もあり得る。
【００３５】
図７は、同符号のデータ値が連続した後データ値が遷移して受信データ信号の変化が早まる場合の、信号再生回路における動作を示すタイムチャートである。図７でも、受信データ信号Ｄinを２値化して示している。
【００３６】
図７でも、受信データ信号Ｄinは、“１０１１０１００１００１”のように変化しており、ＥＸＯＲの出力は、４周期目から５周期目、８周期目から９周期目、１１周期目から１２周期目に“０”になり、他の期間は“１”である。可変遅延回路３３は、ＥＸＯＲの出力が“０”の時に、ＣＫoutを早めている。これにより、Ｘ、ＹおよびＺで示すＣＫout’は、受信データ信号Ｄinが“１１”または“００”の後、次のＤinを取り込む時には、立上りエッジが早くなり、次のＤinが一方の値を示す期間の中間付近、すなわちもっとも安定したタイミングで立上っている。これにより、エラーの発生を低減できる。ＣＫoutの立上りエッジを早めるのは、閾値調整回路４１が中心レベル(center)より低いレベルを出力することにより実現される。
【００３７】
図８は、第２実施形態の通信システムの信号再生回路の構成を示す図である。
第２実施形態の信号再生回路は、第１実施形態の信号再生回路と、リタイム回路５１を追加したことが異なり、他は同じである。
【００３８】
リタイム回路５１は、取り込み回路２６と同様に、比較回路であり、Ｄ型フリップフロップ（Ｄ−ＦＦ）で実現できる。リタイム回路５１は、取り込み回路２６の出力する受信データＤoutを、ＣＤＲ回路の出力するクロックClockのタイミングでサンプリング（取り込み）し、ＤＲoutとして出力する。クロックClockは一定周期の信号であり、ＤＲoutは、一定周期のクロックに応じて変化する信号である。クロックClockは、受信クロックＣＫoutに対して１８０度位相のずれた信号である。
【００３９】
図９は、第２実施形態の信号再生回路の動作を示すタイムチャートである。
図９に示すように、 “００”または“１１”の後に遷移すると、ＣＫout’の変化エッジを遅延させるため、受信データＤoutの変化エッジも遅延が生じ、ジッタが発生する。Clockは、ＣＫout’に対して１８０度位相がずれており、Ｄoutに対しても１８０度位相がずれている。そのため、Clockが立上る時、Ｄoutは安定しており、リタイム回路５１は、Ｄoutを安定して取り込み、ＤＲoutとして出力する。Clockは、ジッタのないほぼ一定周期のクロック信号であり、ＤＲoutもジッタのない信号となる。
【００４０】
第１及び第２実施形態では、直前の２周期（２ビット）が同符号である時に、受信クロックＣＫoutを遅延し、直前の３周期（３ビット）以上が同符号である時にも受信クロックＣＫoutの遅延量は一定であった。しかし、データレートがより高速になると、遷移前の受信データ信号の振幅は、直前の２周期（２ビット）が同符号である時と、直前の３周期（３ビット）以上が同符号である時で、異なる場合が生じる。このような場合、同符号が連続する直前の周期数（ビット数）が大きくなるほど受信クロックＣＫoutの遅延量を大きくすることが望ましい。次に説明する第３実施形態の信号再生回路では、同符号が連続する直前の周期数（ビット数）に応じて受信クロックＣＫoutの遅延量を変化させる。
【００４１】
図１０は、第３実施形態の信号再生回路の位相調整回路の構成を示す図である。
第３実施形態の信号再生回路は、第１実施形態の信号再生回路と、位相調整回路のみが異なり、他は同じである。
【００４２】
第３実施形態の位相調整回路は、ｎ−１個の遅延回路６１Ａ〜６１ｎ−１と、閾値レベル生成回路６２と、差動増幅回路６３と、を有する。遅延回路６１Ａ〜６１ｎ−１は、受信データＤoutを順次再生クロックClockの１周期（１ＵＩ）分ずつ遅延する。したがって、遅延回路６１ｎ−１の出力は、受信データＤoutのｎ周期分前のデータである。ｎは３以上の整数で、通信システムの特性に応じて適宜設定される。
【００４３】
閾値レベル生成回路６２は、受信データＤoutおよびそれを１周期ずつｎ周期まで順次遅延したデータ信号から、直前の周期までに同符号が何周期連続しているか判定し、連続している周期数に応じた閾値レベルを生成する。言い換えれば、閾値レベル生成回路６２は、第１実施形態のＥＸＯＲ３２と閾値調整回路４１の機能を合わせて行う。
【００４４】
例えば、直前の周期のＤoutとその１つ前の周期のＤout（遅延回路６１Ａの出力）が異なれば、直前の２周期では同符号でないので、閾値レベル生成回路６２は第１（基準）レベル閾値を生成する。直前の２周期が同符号であるが、２周期前のＤout（遅延回路６１Ａの出力）と３周期前のＤout（遅延回路６１Ｂの出力）が異なれば、閾値レベル生成回路６２は、第１レベル閾値より高い第２レベル閾値を生成する。直前の３周期が同符号であるが、４周期前のＤout（遅延回路６１Ｃの出力）が異なれば、閾値レベル生成回路６２は、第２レベル閾値より高い第３レベル閾値を生成する。以下、直前のｎ周期までについて、同様に同符号であるか判定し、同符号が連続している周期数（ビット数）に応じて、閾値レベルを順次高くする。
【００４５】
差動増幅回路６３は、図５の差動増幅回路４２を同じように実現される。
【００４６】
以上の実施形態に関し、更に以下の付記を開示する。
［付記１］
受信データ信号から、受信クロックを再生するクロック再生回路と、
前記受信クロックの変化エッジに応じて、受信データ信号を取り込み、判定データとして出力するデータ取り込み回路と、
前記受信クロックの直前の２周期以上で、前記データ取り込み回路が取り込んで出力した前記判定データの値に応じて、前記受信クロックの変化エッジの位相を調整する位相調整回路と、を備えることを特徴とする信号再生回路。
［付記２］
前記位相調整回路は、前記判定データが前記受信クロックの直前の２周期で同じ値であった場合に、前記受信クロックの変化エッジを遅らせる付記１に記載の信号再生回路。
［付記３］
前記位相調整回路は、前記判定データが前記受信クロックの直前の３周期以上で同じ値であった場合に、前記受信クロックの変化エッジを更に遅らせる付記２に記載の信号再生回路。
［付記４］
前記位相調整回路は、前記判定データが前記受信クロックの直前の２周期で異なる値であった場合に、前記受信クロックの変化エッジを維持する付記１に記載の信号再生回路。
［付記５］
前記位相調整回路は、
前記データ取り込み回路が出力する前記判定データを、前記受信クロックの１周期分遅延する遅延回路と、
前記データ取り込み回路が出力する前記判定データと、前記遅延回路の出力する１周期分遅延した前記判定データが一致するか否か判定するＥＸＯＲ回路と、
前記ＥＸＯＲ回路の出力に応じて、前記受信クロックの変化エッジの位相を変化させる可変遅延回路と、を有する付記２または４に記載の信号再生回路。
［付記６］
前記可変遅延回路は、デューティ可変回路を含む付記５に記載の信号再生回路。
［付記７］
前記デューティ可変回路は、
前記ＥＸＯＲ回路の出力に応じて出力レベルを変化させる閾値調整回路と、
前記受信クロックを前記閾値調整回路の出力と比較して差を増幅する差動増幅回路と、を有する付記６に記載の信号再生回路。
［付記８］
前記データ取り込み回路の出力を、前記受信クロックと逆相のクロックに応じて取り込むリタイミング回路を備える付記１から７のいずれか１項に記載の信号再生回路。
［付記９］
受信データ信号から、受信クロックを再生し、
前記受信クロックの変化エッジに応じて、前記受信データ信号を取り込んで、判定データとして出力し、
前記受信クロックの直前の２周期以上で、前記データ取り込み回路が取り込んで出力した前記判定データの値の異同を判定し、
判定結果に応じて、前記受信クロックの変化エッジの位相を調整することを特徴とする信号再生方法。
【００４７】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００４８】
１０    送信回路
１５    伝送線路
２０    信号再生回路
２１    増幅回路
２２    ＣＤＲ回路
２６    取り込み回路
３０    位相調整回路
【図１】
0006421515.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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