(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ部および還流用ダイオード部を備えた半導体装置であって、
前記絶縁ゲート型バイポーラトランジスタ部は、
前記半導体基板のおもて面側に設けられた第２導電型のベース層と、
前記ベース層内に選択的に設けられた第１導電型のエミッタ領域と、
前記半導体基板のおもて面側に設けられた第１ゲート絶縁膜および第１ゲート電極からなる第１絶縁ゲート部と、
前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極と、
前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域と、
前記コレクタ領域に電気的に接続するコレクタ電極と、を備え、
前記還流用ダイオード部は、
前記半導体基板のおもて面側に設けられ、前記エミッタ電極に電気的に接続する第２導電型のアノード層と、
前記アノード層を貫通して前記ドリフト層に達する第１トレンチ、前記第１トレンチの内壁に沿って設けられた第２ゲート絶縁膜、および、前記第１トレンチの内部に前記第２ゲート絶縁膜を介して設けられた第２ゲート電極からなる第２絶縁ゲート部と、
前記半導体基板の裏面側に選択的に設けられ、前記コレクタ電極に電気的に接続する第１導電型のカソード領域と、を備え、
前記絶縁ゲート型バイポーラトランジスタ部と前記還流用ダイオード部とが並ぶ第１方向における前記カソード領域の幅は、前記第１方向における前記アノード層の幅よりも狭く、
前記絶縁ゲート型バイポーラトランジスタ部の表面積は、前記還流用ダイオード部の表面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１方向における前記アノード層の幅と、前記第１方向における前記カソード領域の幅との差分は、５０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１方向に直交する第２方向における前記カソード領域の幅は、前記第２方向における前記アノード層の幅よりも狭いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１絶縁ゲート部は、
前記ベース層および前記エミッタ領域を貫通して前記ドリフト層に達する第２トレンチと、
前記第２トレンチの内壁に沿って設けられた前記第１ゲート絶縁膜と、
前記第２トレンチの内部に前記第１ゲート絶縁膜を介して設けられた前記第１ゲート電極と、
を備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記還流用ダイオード部は、前記第１方向において、隣り合う前記絶縁ゲート型バイポーラトランジスタ部との間に挟まれていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第１方向における前記アノード層の幅と前記第１方向における前記カソード領域の幅との差分は、前記アノード層の幅の１／２以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記半導体基板の主面に平行な面において、前記カソード領域の表面積は前記アノード層の表面積の５０％以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記絶縁ゲート型バイポーラトランジスタ部および前記還流用ダイオード部は、
前記ドリフト層の内部において、前記半導体基板のおもて面から前記第１絶縁ゲート部および前記第２絶縁ゲート部よりも深い位置に、前記第１絶縁ゲート部および前記第２絶縁ゲート部に対向して設けられた、もっともキャリアライフタイムの短い第１短ライフタイム領域と、
前記ドリフト層の内部において、前記半導体基板の裏面から前記コレクタ領域および前記カソード領域よりも深い位置に、前記コレクタ領域および前記カソード領域に接して設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層の内部に設けられた、もっともキャリアライフタイムの短い第２短ライフタイム領域と、を備えることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や還流用ダイオード（ＦＷＤ）等の６００Ｖ、１２００Ｖ、１７００Ｖ耐圧クラスの電力用半導体装置の特性改善が進められている。電力用半導体装置は、省電力性および高効率性をもたらすインバータ等の電力変換装置に使用されており、モータ制御に不可欠である。このような用途で用いられる電力用半導体装置は、低損失（省電力）化、高速高効率化、および地球環境に優しい各種特性が市場から急速に要求されている。
【０００３】
このような要求を満たす電力用半導体装置を作製（製造）する方法として、低コストでかつ低オン電圧など電気的損失の低いＩＧＢＴを製造する方法が提案されている。具体的には、まず、ウエハプロセス中のウエハ割れを防止するために、通常採用される厚いウエハでウエハプロセスを開始する。そして、ウエハプロセスのできるだけ後半で、所望の特性を得られる程度に可能な限り薄くなるようにウエハ裏面を研削する。その後、ウエハの研削された裏面から所望の不純物濃度で不純物をイオン注入して活性化しｐ+コレクタ領域を形成する。
【０００４】
近年、このようにウエハの厚さを薄くすることにより、低コストで、電気的損失の低い半導体装置を製造する方法が、特に電力用半導体装置を開発・製造する主流の方法となりつつある。さらに、低損失なＩＧＢＴの製造方法として、ウエハの研削された裏面から不純物をイオン注入することにより、ｎ-ドリフト層のコレクタ側に、オフ時にｐベース層とｎ-ドリフト層との間のｐｎ接合から伸びる空乏層がｐ+コレクタ領域に達しないように抑制するｎフィールドストップ（ＦＳ）層を形成する方法が不可欠となっている。
【０００５】
また、電力変換装置全体の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続された還流ダイオード（ＦＷＤ）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）の開発も進んでいる。従来のＲＣ−ＩＧＢＴの構成について、ＦＳ層を備えたＩＧＢＴ（ＦＳ−ＩＧＢＴ）と当該ＦＳ−ＩＧＢＴに逆並列に接続されたＦＷＤとを同一半導体チップに内蔵して一体化した場合を例に説明する。図１６は、従来のフィールドストップ構造のＲＣ−ＩＧＢＴの構成を示す断面図である。
【０００６】
図１６に示すように、従来のＲＣ−ＩＧＢＴでは、ＩＧＢＴ部１２１において、ｎ-半導体基板のおもて面側に、ｐベース層１０２、トレンチ１０３、ゲート酸化膜１０４、ゲート電極１０５、ｎ+エミッタ領域１０６およびｐ+コンタクト領域１０７からなるトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造１２０が設けられている。エミッタ電極１０８は、ｎ+エミッタ領域１０６およびｐ+コンタクト領域１０７に接する。符号１０９は、層間絶縁膜である。
【０００７】
ｐベース層１０２、トレンチ１０３、エミッタ電極１０８および層間絶縁膜１０９は、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって設けられている。ＦＷＤ部１２２において、ｐベース層１０２は、ＦＷＤのｐアノード層を兼ねる。エミッタ電極１０８は、アノード電極を兼ねる。ｎ-ドリフト層１０１の内部には、ＩＧＢＴ部１２１からＦＷＤ部１２２にわたって、ｎ-半導体基板の裏面側にｎフィールドストップ（ＦＳ）層１１０が設けられている。
【０００８】
ｎ-半導体基板の裏面側には、ＩＧＢＴ部１２１にｐ+コレクタ領域１１１が設けられ、ＦＷＤ部１２２にｎ+カソード領域１１２が設けられている。ｐ+コレクタ領域１１１は、ｎ-ドリフト層１０１を挟んで、トレンチ１０３間に挟まれた複数のｐベース層１０２のうちｎ+エミッタ領域１０６を有する部分（以下、ＩＧＢＴエミッタ部とする）１３１と対向する。ｎ+カソード領域１１２は、ｎ-半導体基板の裏面に水平な方向に、ｐ+コレクタ領域１１１と並んで（並列に）設けられている。
【０００９】
また、ｎ+カソード領域１１２は、ｎ-ドリフト層１０１を挟んで、トレンチ１０３間に挟まれた複数のｐベース層１０２のうちｎ+エミッタ領域１０６を有していないアノードとして機能する部分（以下、ＦＷＤアノード部とする）１３２と対向する。コレクタ電極１１３は、カソード電極を兼ねており、ｐ+コレクタ領域１１１およびｎ+カソード領域１１２に接する。ｎ+カソード領域１１２とＦＷＤアノード部１３２とは同程度の表面積とするのが一般的である。
【００１０】
別のＲＣ−ＩＧＢＴとして、ＩＧＢＴセル毎に、ウエル状のＰベース層を形成し、その直下の裏面側部分にコレクタＰ+層及びカソードＮ+層を形成する装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１は、半導体チップのおもて面に、通常のＩＧＢＴと同様のパターンでＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造のみを配置し、半導体チップの裏面に、ＦＷＤ部のｎ+カソード領域とＩＧＢＴ部のｐ+コレクタ領域とを並列に配置したコレクタショート型となっている。
【００１１】
また、別のＲＣ−ＩＧＢＴとして、ダイオード部にＭＯＳゲート構造を設けずに、ｐｉｎ（ｐ−ｉｎｔｒｉｎｓｉｃ−ｎ）構造やＭＰＳ（Ｍｅｒｇｅｄ  ｐ−ｉ−ｎ／Ｓｃｈｏｔｔｋｙ）構造のダイオードを構成し、ダイオード専用の領域とした装置が提案されている（例えば、下記特許文献２参照。）。
【００１２】
また、別のＲＣ−ＩＧＢＴとして、ＩＧＢＴ部とＦＷＤ部とが同一半導体チップに形成され、ＦＷＤ部において、カソード領域のＩＧＢＴ部側の端部がアノード層のＩＧＢＴ部側の端部から１００μｍ以上、ＩＧＢＴ部から遠ざかる方向に離れている装置が提案されている（例えば、下記特許文献３（第００９４段落、第１６図）参照。）。また、別のＲＣ−ＩＧＢＴとして、ＩＧＢＴ部のＭＯＳゲート構造をトレンチゲート構造とした装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１０１５１４号公報
【特許文献２】特開２００８−１９２７３７号公報
【特許文献３】特開２００７−２２７９８２号公報
【特許文献４】特開２０１２−０４３８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、発明者らが鋭意研究を重ねた結果、上述したＩＧＢＴとＦＷＤとを同一半導体基板に一体化したＲＣ−ＩＧＢＴでは、次の問題が生じることが判明した。図１５は、従来のＲＣ−ＩＧＢＴの順方向電圧降下特性を示す特性図である。従来のＲＣ−ＩＧＢＴでは、逆バイアス（エミッタ電極１０８に電圧を印加）時、ＦＷＤ部１２２のＦＷＤが動作する。一方、順バイアス（コレクタ電極１１３に電圧を印加）時に、ゲート電極１０５に例えばしきい値電圧１５Ｖを印加することで、ＩＧＢＴ部１２１のＩＧＢＴがオン状態（ゲート電圧Ｖｇ＝１５Ｖ）となる。
【００１５】
ＩＧＢＴがオフ状態（ゲート電圧Ｖｇ＝０）のときにＦＷＤが動作する場合、ｎ+カソード領域１１２からｎ-ドリフト層１０１に注入された電子は、ｐアノード層（ＦＷＤアノード部１３２）に流入する（図１６の符号１４１で示す矢印）。一方、ＩＧＢＴがオン状態のときにＦＷＤが動作した場合、ＩＧＢＴ部１２１とＦＷＤ部１２２とが併設されていることにより、ＩＧＢＴ部１２１のｐベース層１０２に形成されたｎ型反転層（ｎチャネル）によって、ＦＷＤのｎ+カソード領域１１２とＩＧＢＴのｎ+エミッタ領域１０６とが短絡された状態となる。すなわち、ＩＧＢＴ部１２１のｎ+エミッタ領域１０６も広い意味でのアノードとして機能する。
【００１６】
その結果、ｎ+カソード領域１１２からｎ-ドリフト層１０１に注入された電子は、ＩＧＢＴのｎ型反転層（ｎチャネル、不図示）を経由してｎ+エミッタ領域１０６を通過し、エミッタ電極１０８へと抜けてしまう（図１６の符号１４２で示す矢印）。ｐベース層１０２に隣接するｎ型反転層とｎ+エミッタ領域１０６（電子の経路）は、ともにキャリア（電子）密度が高い（１×１０17／ｃｍ3以上）ために、この電子の経路部分の電圧降下は、ｐアノード層の電位がｐアノード層とｎ-ドリフト層１０１との間のｐｎ接合（以下、ｐｎ接合Ａとする）のビルトイン電圧（〜０．７Ｖ）以上になり難い。これにより、図１５に示すように、電子の移動による電圧降下がｐｎ接合Ａのビルトイン電圧を超えるまで、ＦＷＤの順方向電圧降下Ｖｆが大きくなり、電圧−電流曲線（Ｉ−Ｖカーブ）にスナップ（飛び）が発生する。このような問題は、上記特許文献１のようにＦＷＤ部１２２をダイオード専用の領域とした場合においても同様に生じる。ＦＷＤの順方向電圧降下Ｖｆが大きくなった場合、例えばＲＣ−ＩＧＢＴを備えたインバータで発生する電気的損失が大きくなるという問題がある。
【００１７】
この発明は、上述した従来技術による問題点を解消するため、オン電圧を維持した状態で、順方向電圧降下を小さくするとともに、逆回復時の波形振動を抑制し、かつソフトリカバリー特性を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型のドリフト層を有する半導体基板に、絶縁ゲート型バイポーラトランジスタ部および還流用ダイオード部を備えた半導体装置であって、次の特徴を有する。前記絶縁ゲート型バイポーラトランジスタ部は、前記半導体基板のおもて面側に設けられた第２導電型のベース層と、前記ベース層内に選択的に設けられた第１導電型のエミッタ領域と、前記半導体基板のおもて面側に設けられた第１ゲート絶縁膜および第１ゲート電極からなる第１絶縁ゲート部と、前記ベース層と前記エミッタ領域との両方に電気的に接続するエミッタ電極と、前記半導体基板の裏面側に選択的に設けられた第２導電型のコレクタ領域と、前記コレクタ領域に電気的に接続するコレクタ電極と、を備える。前記還流用ダイオード部は、前記半導体基板のおもて面側に設けられ、前記エミッタ電極に電気的に接続する第２導電型のアノード層と、前記アノード層を貫通して前記ドリフト層に達する第１トレンチ、前記第１トレンチの内壁に沿って設けられた第２ゲート絶縁膜、および、前記第１トレンチの内部に前記第２ゲート絶縁膜を介して設けられた第２ゲート電極からなる第２絶縁ゲート部と、前記半導体基板の裏面側に選択的に設けられ、前記コレクタ電極に電気的に接続する第１導電型のカソード領域と、を備える。前記絶縁ゲート型バイポーラトランジスタ部と前記還流用ダイオード部とが並ぶ第１方向における前記カソード領域の幅は、前記第１方向における前記アノード層の幅よりも狭い。前記絶縁ゲート型バイポーラトランジスタ部の表面積は、前記還流用ダイオード部の表面積よりも大きい。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記第１方向における前記アノード層の幅と、前記第１方向における前記カソード領域の幅との差分は、５０μｍ以上であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第１方向に直交する第２方向における前記カソード領域の幅は、前記第２方向における前記アノード層の幅よりも狭いことを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁ゲート部は、前記ベース層および前記エミッタ領域を貫通して前記ドリフト層に達する第２トレンチと、前記第２トレンチの内壁に沿って設けられた前記第１ゲート絶縁膜と、前記第２トレンチの内部に前記第１ゲート絶縁膜を介して設けられた前記第１ゲート電極と、を備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記還流用ダイオード部は、前記第１方向において、隣り合う前記絶縁ゲート型バイポーラトランジスタ部との間に挟まれていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第１方向における前記アノード層の幅と前記第１方向における前記カソード領域の幅との差分は、前記アノード層の幅の１／２以下であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の主面に平行な面において、前記カソード領域の表面積は前記アノード層の表面積の５０％以下であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型バイポーラトランジスタ部および前記還流用ダイオード部は、もっともキャリアライフタイムの短い第１，２短ライフタイム領域と、第１導電型のフィールドストップ層と、を備える。前記第１短ライフタイム領域は、前記ドリフト層の内部において、前記半導体基板のおもて面から前記第１絶縁ゲート部および前記第２絶縁ゲート部よりも深い位置に、前記第１絶縁ゲート部および前記第２絶縁ゲート部に対向して設けられている。前記フィールドストップ層は、前記ドリフト層の内部において、前記半導体基板の裏面から前記コレクタ領域および前記カソード領域よりも深い位置に、前記コレクタ領域および前記カソード領域に接して設けられている。前記第２短ライフタイム領域は、前記フィールドストップ層の内部に設けられていることを特徴とする。
【００２２】
上述した発明によれば、ｎ+カソード領域の短手方向幅をＦＷＤアノード部の短手方向幅よりも狭くすることで、以下の効果を奏する。ゲートがオン状態のとき、ｎ+カソード領域からｎ-ドリフト層へ注入された電子は、ＦＷＤ部のｐアノード層とｎ-ドリフト層とのｐｎ接合に沿ってｎ-ドリフト層を通過しなければ、ゲート側面に形成されたｎ型反転層（ｎチャネル）に達することはできない。ｎ-ドリフト層は例えば１０Ωｃｍ以上の高抵抗領域なので、電子が移動する経路における電圧降下を、ｐｎ接合間のビルトイン電圧以上の電位差とすることができる。これにより、ｐアノード層から正孔を容易に注入させることができ、Ｉ−Ｖカーブのスナップ（飛び）の発生を抑えることができる。すなわち、ＩＧＢＴにゲート電圧が印加されることによりＦＷＤの順方向電圧降下特性に悪影響が及ぶことを抑制するという効果を奏する。
【００２３】
また、上述した発明によれば、ＦＷＤアノード部の短手方向幅をｎ+カソード領域の短手方向幅よりも広くすることで、ｐ+コレクタ領域の短手方向幅をＩＧＢＴエミッタ部（エミッタ領域を有するベース層）の短手方向幅よりも広くすることができる。これにより、ＩＧＢＴの素子能力を維持することができる。したがって、ＦＷＤの順方向電圧降下を小さくするとともに、ＩＧＢＴのオン電圧の上昇を抑制することができる。
【００２４】
また、上述した発明によれば、ｎ+カソード領域の短手方向幅をＦＷＤアノード部の短手方向幅よりも狭くすることで、ｐ+コレクタ領域の、ｎ-ドリフト層を挟んでＦＷＤアノード部に対向する部分からｎ-ドリフト層へのホール注入が促進される。これにより、ｎ-ドリフト層のｎ+カソード領域側のキャリア濃度が高くなるため、ＦＷＤの順方向電圧降下を小さくすることができ、ＦＷＤがオンされやすくなる。また、実施の形態によれば、ＦＷＤ部（還流用ダイオード部）にトレンチゲート（第２絶縁ゲート部）を設けることで、ＦＷＤがオンされやすくなるとともに、耐圧低下を抑制することができる。
【発明の効果】
【００２５】
本発明にかかる半導体装置によれば、オン電圧を維持した状態で、順方向電圧降下を小さくするとともに、逆回復時の波形振動を抑制し、かつソフトリカバリー特性を有する半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】実施の形態にかかる半導体装置の構成を示す平面図である。
【図２】図１の切断線Ａ−Ａ’における断面構造を示す断面図である。
【図３】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態にかかる半導体装置の順方向電圧降下特性を示す特性図である。
【図１２】実施の形態にかかる半導体装置の逆回復波形を示す特性図である。
【図１３】ＦＷＤ部におけるトレンチゲートの有無による電流−電圧特性を示す特性図である。
【図１４】実施の形態にかかる半導体装置のＦＷＤ部におけるトレンチゲートの有無による順方向電圧降下特性を示す特性図である。
【図１５】従来のＲＣ−ＩＧＢＴの順方向電圧降下特性を示す特性図である。
【図１６】従来のフィールドストップ構造のＲＣ−ＩＧＢＴの構成を示す断面図である。
【図１７】実施の形態にかかるフィールドストップ構造のＲＣ−ＩＧＢＴにおける電子の流れる経路を示す説明図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
（実施の形態）
実施の形態にかかる半導体装置の構成について説明する。図１は、実施の形態にかかる半導体装置の構成を示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図１，２に示すように、実施の形態にかかる半導体装置は、ｎ-ドリフト層１となる同一のｎ-半導体基板（半導体チップ）上に、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が設けられたＩＧＢＴ部２１と、還流用ダイオード（ＦＷＤ）が設けられたＦＷＤ部２２と、を備える。
【００２９】
具体的には、実施の形態にかかる半導体装置は、ＦＷＤ部２２のＦＷＤがＩＧＢＴ部２１のＩＧＢＴに逆並列に接続された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。ＩＧＢＴ部２１のＩＧＢＴは、例えばトレンチゲート型ＩＧＢＴであり、ｎ-半導体基板のおもて面には、ＩＧＢＴ部２１からＦＷＤ部２２にわたって複数のトレンチゲート（絶縁ゲート部）が設けられている。複数のトレンチゲートは、トレンチ３が並ぶ方向（以下、トレンチ短手方向とする、第１方向）と直交する方向（図１では紙面奥行き方向、以下、トレンチ長手方向とする、第２方向）に延びるストライプ状の平面レイアウトを有する。
【００３０】
ＩＧＢＴ部２１およびＦＷＤ部２２は、トレンチ短手方向に併設されている。具体的には、ＦＷＤ部２２は、トレンチ短手方向に隣り合う２つのＩＧＢＴ部２１の間に挟まれている。ｎ-半導体基板の中央部には、ＩＧＢＴ部２１からＦＷＤ部２２にわたって、オン状態のときに電流が流れる活性領域（不図示）が設けられている。活性領域の周囲には、ｎ-ドリフト層１の基板おもて側の電界を緩和し耐圧を保持する耐圧構造領域（不図示）が設けられている。耐圧構造領域は、例えば、ガードリングなどのｐ+領域や、フィールドプレートなどの金属膜からなる。
【００３１】
図１には、ｎ-半導体基板のおもて面側から見たＩＧＢＴエミッタ部３１、ＦＷＤアノード部３２、ｐ+コレクタ領域１１およびｎ+カソード領域１２の平面レイアウトが示されている。ＩＧＢＴエミッタ部３１およびＦＷＤアノード部３２については後述する。図２には、ＦＷＤ部２２に隣り合う一方のＩＧＢＴ部２１のＦＷＤ部２２側半分と、ＦＷＤ部２２のＩＧＢＴ部２１側半分とを含む部分（枠３０で囲む部分）を切断線Ａ−Ａ’で切断した断面構造が示されている。以下に、活性領域におけるＩＧＢＴおよびＦＷＤの素子構造について詳細に説明する。
【００３２】
ＩＧＢＴ部２１において、ｎ-半導体基板のおもて面側には、トレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造２０が設けられている。ＭＯＳゲート構造２０は、ｐベース層２、トレンチ３、ゲート酸化膜４、ゲート電極５、ｎ+エミッタ領域６およびｐ+コンタクト領域７で構成される。ｐベース層２は、ｎ-半導体基板のおもて面の表面層に設けられている。トレンチ３は、ｐベース層２を貫通し、ｎ-ドリフト層１に達する。また、トレンチ３は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって所定の間隔で設けられている。
【００３３】
トレンチ３の内部には、トレンチ３の側壁および底面に沿ってゲート酸化膜４が設けられている。また、トレンチ３の内部には、ゲート酸化膜４の内側に例えばポリシリコンからなるゲート電極５が設けられている。ｎ+エミッタ領域６およびｐ+コンタクト領域７は、ｐベース層２の内部に選択的に設けられている。ｎ+エミッタ領域６は、トレンチ３の側壁に接し、ゲート酸化膜４を介してゲート電極５と対向する。エミッタ電極８は、ｎ+エミッタ領域６およびｐ+コンタクト領域７に接し、層間絶縁膜９によってゲート電極５と電気的に絶縁されている。
【００３４】
上述したｐベース層２、トレンチ３、エミッタ電極８および層間絶縁膜９は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられている。また、ｎ+エミッタ領域６およびｐ+コンタクト領域７は、ＩＧＢＴ部２１のＦＷＤ部２２側の部分およびＦＷＤ部２２には設けられていない。隣り合うトレンチ３の間に挟まれたｐベース層２のうち、ｎ+エミッタ領域６を有するｐベース層２は、エミッタとして機能する。以下、エミッタとして機能する複数のｐベース層２を有する領域を、ＩＧＢＴエミッタ部３１とする。
【００３５】
また、隣り合うトレンチ３の間に挟まれたｐベース層２のうち、ｎ+エミッタ領域６を有していないｐベース層２は、アノードとして機能する。以下、アノードとして機能する複数のｐベース層２を有する領域を、ＦＷＤアノード部３２とする。すなわち、ＦＷＤアノード部３２には、ＩＧＢＴエミッタ部３１と同様にｐベース層２と、トレンチ３、ゲート酸化膜４およびゲート電極５からなるトレンチゲートと、エミッタ電極８とが設けられており、ｎ+エミッタ領域６およびｐ+コンタクト領域７は設けられていない。ＦＷＤアノード部３２において、エミッタ電極８は、アノード電極を兼ねる。ＦＷＤアノード部３２にトレンチゲートを形成する理由は後述する。
【００３６】
ｎ-ドリフト層１の内部には、ｎ-半導体基板の裏面側に、ｎフィールドストップ（ＦＳ）層１０が設けられている。ｎＦＳ層１０は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって設けられている。また、ｎＦＳ層１０は、ｎ-半導体基板の裏面側に設けられたｐ+コレクタ領域１１およびｎ+カソード領域１２と接する。ｎＦＳ層１０は、オフ時にｎ-ドリフト層１とｐベース層２との間のｐｎ接合から伸びる空乏層がｐ+コレクタ領域１１に達しないように抑制する機能を有する。
【００３７】
また、ｎ-ドリフト層１の内部には、ｎ-半導体基板のおもて面側に、ライフタイムキラーとして添加された例えばヘリウム（Ｈｅ+）により結晶欠陥が形成されてなる、他の領域よりもキャリアのライフタイムの短い領域（以下、短ライフタイム領域とする）１ａが設けられている。ｎＦＳ層１０の内部にも、短ライフタイム領域１０ａが設けられている。短ライフタイム領域１ａ，１０ａ（ハッチングで示す部分）は、ＩＧＢＴ部２１からＦＷＤ部２２にわたって所定の厚さで設けられている。
【００３８】
ｎ-半導体基板の裏面側には、ＩＧＢＴ部２１にｐ+コレクタ領域１１が設けられ、ＦＷＤ部２２にｎ+カソード領域１２が設けられている。ｐ+コレクタ領域１１およびｎ+カソード領域１２は、トレンチ短手方向に並列されている。ｐ+コレクタ領域１１は、ｎ-ドリフト層１を挟んで、ＩＧＢＴエミッタ部３１と、ＦＷＤアノード部３２のＩＧＢＴエミッタ部３１側の部分とに対向する。ｎ+カソード領域１２は、ｎ-ドリフト層１を挟んで、ＦＷＤアノード部３２に対向する。コレクタ電極１３は、カソード電極を兼ねており、ｐ+コレクタ領域１１およびｎ+カソード領域１２に接する。
【００３９】
ｎ+カソード領域１２のＩＧＢＴ部２１側の端部は、ＦＷＤアノード部３２のＩＧＢＴ部２１側の端部よりもＩＧＢＴエミッタ部３１から遠ざかる方向に離れている。すなわち、ｎ+カソード領域１２のトレンチ短手方向の幅（以下、短手方向幅とする）Ｌ12は、ＦＷＤアノード部３２の短手方向幅Ｌ32よりも狭い。また、ｎ+カソード領域１２の短手方向幅Ｌ12がＦＷＤアノード部３２の短手方向幅Ｌ32よりも狭い分だけ、ｐ+コレクタ領域１１のトレンチ短手方向の幅Ｌ11は、ＩＧＢＴエミッタ部３１の短手方向幅Ｌ31よりも広くなっている。
【００４０】
ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12との差分ΔＬ1（＝Ｌ32−Ｌ12）は、５０μｍ以上であるのが好ましい（Ｌ32−Ｌ12≧５０μｍ）。ｎ+カソード領域１２の短手方向幅Ｌ12は、例えば１００μｍ以上であってもよい。ＦＷＤアノード部３２の短手方向幅Ｌ32は、例えば１５０μｍ以上であってもよい。具体的には、ＦＷＤ部２２のトレンチ短手方向の両側にそれぞれＩＧＢＴ部２１が配置されているため、ｎ+カソード領域１２のトレンチ短手方向の両端部は、それぞれ対向するＩＧＢＴ部２１のＩＧＢＴエミッタ部３１から遠ざかる方向に離れている。
【００４１】
したがって、ｎ+カソード領域１２のトレンチ短手方向の両端部から、それぞれ対向するＩＧＢＴ部２１のＩＧＢＴエミッタ部３１までの第１水平距離の総計が上記差分ΔＬ1となる。例えば、ｎ+カソード領域１２のトレンチ短手方向の一方の端部側の第１水平距離ΔＬ1aと、ｎ+カソード領域１２のトレンチ短手方向の他方の端部側の第１水平距離ΔＬ1bと、がほぼ等しくてもよい（ΔＬ1a＝ΔＬ1b＝ΔＬ1／２）。第１水平距離ΔＬ1a，ΔＬ1bは、ＦＷＤ動作時のゲート電圧依存性を最大限抑制可能な距離とするのが好ましい。具体的には、第１水平距離は、ＦＷＤ部２２に隣り合う一方のＩＧＢＴ部２１側および他方の端部側ともに例えば２５μｍ以上とするのが好ましい。水平距離とは、ｎ-半導体基板の主面に平行な方向の距離である。
【００４２】
また、ｎ+カソード領域１２のトレンチ長手方向の端部は、ＦＷＤアノード部３２のトレンチ長手方向の端部よりもＦＷＤ部２２の内側に位置する。すなわち、ｎ+カソード領域１２のトレンチ長手方向の端部は、ｎ-半導体基板の側面よりも中央部側に位置する。ｎ+カソード領域１２のトレンチ長手方向の端部から、ＦＷＤアノード部３２のトレンチ長手方向の端部までの第２水平距離ΔＬ2は、耐圧構造領域を構成するガードリングなどのｐ+領域がＦＷＤ動作時に機能しないような距離であるのがよい。また、ｎ+カソード領域１２は、上記第１，２水平距離ΔＬ1a，ΔＬ1b，ΔＬ2を満たし、かつ、ＦＷＤアノード部３２の表面積の５０％以下の表面積とするのが好ましい。表面積とは、ｎ-半導体基板の主面に平行な面の表面積である。
【００４３】
次に、実施の形態にかかる半導体装置の製造方法について、耐圧（定格電圧）が１２００Ｖクラスで、定格電流が４００ＡであるＲＣ−ＩＧＢＴを製造する場合を例に説明する。図３〜１０は、実施の形態にかかる半導体装置の製造途中の状態を示す断面図である。まず、図３に示すように、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で作製された、厚さｔが６５０μｍで、直径６インチのシリコン基板（以下、Ｓｉ基板とする）４１を用意する。Ｓｉ基板４１の比抵抗は、耐圧が１２００Ｖクラスである場合に４０Ωｃｍ〜８０Ωｃｍ程度であるため、例えば５５Ωｃｍとしてもよい。
【００４４】
次に、一般的な方法により、ｎ-ドリフト層１となるＳｉ基板４１のおもて面に、トレンチゲート型のＭＯＳゲート構造２０（ｐベース層２、トレンチ３、ゲート酸化膜４、ゲート電極５、ｎ+エミッタ領域６、ｐ+コンタクト領域７および層間絶縁膜９）を形成する。このとき、ＦＷＤアノード部３２には、ｎ+エミッタ領域６およびｐ+コンタクト領域７を形成しない。次に、Ｓｉ基板４１のおもて面をレジスト４２で保護する。次に、図４に示すように、Ｓｉ基板４１の裏面を研削し、Ｓｉ基板４１の厚さｔを例えば１２５μｍまで薄くする。次に、Ｓｉ基板４１の裏面をエッチングして、Ｓｉ基板４１裏面の研削歪層（不図示）を除去する。
【００４５】
次に、図５に示すように、Ｓｉ基板４１の研削された裏面全面に、例えば、加速エネルギー１００ｋｅＶ、ドーズ量３×１０14／ｃｍ2で例えばセレン（Ｓｅ）などのｎ型不純物を第１イオン注入５１する。第１イオン注入５１で注入する不純物を拡散係数が比較的大きいセレンとすることで、ｎＦＳ層１０を深い拡散層とすることができ、ＲＣ−ＩＧＢＴの良品率を向上させることができる。次に、図６に示すように、Ｓｉ基板４１の研削された裏面全面に、例えば、加速エネルギー４０ｋｅＶ、ドーズ量８×１０13／ｃｍ2で例えばボロン（Ｂ）などのｐ型不純物を第２イオン注入５２する。第２イオン注入５２は、ｐ+コレクタ領域１１を形成するためのイオン注入である。
【００４６】
次に、図７に示すように、Ｓｉ基板４１の裏面に、レジスト４３を例えば２μｍの厚さで塗布する。次に、例えば両面アライナーを用いてｎ+カソード領域１２のパターンをレジスト４３に投影した後、フォトリソグラフィによりレジスト４３をパターニングし、ｎ+カソード領域１２の形成領域に対応する部分を露出させる。このとき、上記第１，２水平距離ΔＬ1a，ΔＬ1b，ΔＬ2を満たすように、レジスト４３をパターニングする。次に、レジスト４３をマスクとして、Ｓｉ基板４１の裏面に、例えば、加速エネルギー１１０ｋｅＶ、ドーズ量２×１０15／ｃｍ2で例えばリン（Ｐ）などのｎ型不純物を第３イオン注入５３する。第３イオン注入５３は、ｎ+カソード領域１２を形成するためのイオン注入である。
【００４７】
次に、図８に示すように、Ｓｉ基板４１のおもて面のレジスト４２と、Ｓｉ基板４１の裏面のレジスト４３とを剥離する。次に、例えば９５０℃の温度で３０分程度のアニール処理を行い、第１〜３イオン注入５１〜５３で注入した不純物を活性化させる。これにより、Ｓｉ基板４１の裏面側に、ｎＦＳ層１０、ｐ+コレクタ領域１１およびｎ+カソード領域１２が形成される。次に、Ｓｉ基板４１のおもて面に例えばアルミニウムシリコン（Ａｌ−Ｓｉ）膜を５μｍの厚さで堆積し、フォトリソグラフィによりアルミニウムシリコン膜をパターニングしてエミッタ電極８を形成する。
【００４８】
次に、図９に示すように、Ｓｉ基板４１の裏面から当該裏面全面に所定の飛程でヘリウムなどを第１ヘリウム照射５４し、ｎ-ドリフト層１の内部の、Ｓｉ基板４１のおもて面側に欠陥層（図２の短ライフタイム領域１ａ）を形成する。第１ヘリウム照射５４の加速エネルギーは、例えば２３ＭｅＶであってもよい。第１ヘリウム照射５４のドーズ量は、例えば１×１０13／ｃｍ2程度であってもよい。図９において、ｎ-ドリフト層１内の×は、第１ヘリウム照射５４により形成された結晶欠陥をあらわしている（図１０においても同様）。
【００４９】
次に、図１０に示すように、Ｓｉ基板４１の裏面から当該裏面全面に所定の飛程でヘリウムなどを第２ヘリウム照射５５し、ｎＦＳ層１０の内部に欠陥層（図２の短ライフタイム領域１０ａ）を形成する。第２ヘリウム照射５５の加速エネルギーは、第１ヘリウム照射５４の加速エネルギーよりも小さい。図１０において、ｎＦＳ層１０内の×は、第２ヘリウム照射５５により形成された結晶欠陥をあらわしている。第２ヘリウム照射５５のドーズ量は、例えば１×１０13／ｃｍ2程度であってもよい。
【００５０】
第１，２ヘリウム照射５４，５５の照射順序は、上述した順序に限らず種々変更可能であり、例えば、第２ヘリウム照射５５後に第１ヘリウム照射５４を行ってもよい。また、第１，２ヘリウム照射５４，５５の照射回数は種々変更可能である。例えば、第１，２ヘリウム照射５４，５５をそれぞれ１回ずつ行ってもよいし、２回以上ずつ行ってもよい。また、第１，２ヘリウム照射５４，５５をそれぞれ複数回ずつ行う場合、第１，２ヘリウム照射５４，５５を交互に行ってもよい。
【００５１】
次に、例えば３７０℃の温度で１時間のアニール処理を行い、第１，２ヘリウム照射５４，５５によりｎ-ドリフト層１およびｎＦＳ層１０の内部に生じた結晶欠陥の欠陥密度を低減させる。その後、Ｓｉ基板４１の裏面に例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をそれぞれ例えば１μｍ、０．０７μｍ、１μｍおよび０．３μｍの厚さで順に堆積し、ＩＧＢＴ部２１およびＦＷＤ部２２に共通のコレクタ電極１３を形成する。これにより、図１，２に示すＦＳ構造のＲＣ−ＩＧＢＴが完成する。
【００５２】
（順方向電圧降下特性について）
次に、実施の形態にかかる半導体装置の順方向電圧降下特性について検証した。図１１は、実施の形態にかかる半導体装置の順方向電圧降下特性を示す特性図である。上述した実施の形態にかかる半導体装置の製造方法にしたがい、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12との差分ΔＬ1が異なる複数のＲＣ−ＩＧＢＴを作製した。具体的には、ｎ+カソード領域１２の短手方向幅Ｌ12を１００μｍとし、ＦＷＤアノード部３２の短手方向幅Ｌ32を種々変更した。
【００５３】
そして、各試料において、それぞれ、ＩＧＢＴにゲート電圧が印加されているときのＦＷＤの順方向電圧降下と、ＩＧＢＴにゲート電圧が印加されていないときのＦＷＤの順方向電圧降下とを測定し、各順方向電圧降下の差分（以下、単に順方向電圧降下差分とする）ΔＶｆを算出した。その結果を図１１に示す。なお、「ゲート電圧が印加されているとき」とは、ゲートがオン状態のときを示す。すなわち、ゲート電圧がＭＯＳゲートの閾値（Ｖｔｈ）よりも高くなり、ｐベース層２のＭＯＳゲート側面に、ｎ型反転層（ｎチャネル）が形成されるときのことである。図１１において、ΔＬ1＝０とは、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12とが等しい場合（すなわち図１６に示す従来例）である。ΔＬ1＜０とは、ｎ+カソード領域１２の短手方向幅Ｌ12がＦＷＤアノード部３２の短手方向幅Ｌ32よりも広い場合である。
【００５４】
図１１に示す結果より、ｎ+カソード領域１２の短手方向幅Ｌ12をＦＷＤアノード部３２の短手方向幅Ｌ32よりも狭くすることで（ΔＬ1＞０）、ＦＷＤの順方向電圧降下差分ΔＶｆをほぼゼロに近づけることができることが確認された。すなわち、ＩＧＢＴが導通して反転層が形成されていたとしても、ＦＷＤの動作にほぼ悪影響が及ばないことが確認された。好ましくは、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12との差分ΔＬ1を５０μｍ以上とすることで、ＩＧＢＴがオン状態であっても、ＦＷＤの順方向電圧降下の増加を０．０５Ｖ以下に低減することができることが確認された。
【００５５】
なお、差分ΔＬ1をＦＷＤアノード部３２の長さＬ32よりも短くして、ＦＷＤ部３２を動作させる必要がある。特に、差分ΔＬ1をＬ32／２よりも長くした場合、ｎ+カソード領域１２が狭くなることによりｎ+カソード領域１２近傍に電子電流が集中し、電流密度が増加する。このため、ＦＷＤの順方向電圧降下Ｖｆが増加に転ずる。よって、差分ΔＬ1はＦＷＤアノード部３２の長さＬ32／２よりも短いことが好ましい。
【００５６】
その理由は、次のとおりである。図１７は、実施の形態にかかるフィールドストップ構造のＲＣ−ＩＧＢＴにおける電子の流れる経路を示す説明図である。図１７では、短ライフタイム領域１ａ，１０ａは図示省略する。ＦＷＤアノード部３２の短手方向幅Ｌ32をｎ+カソード領域１２の短手方向幅Ｌ12よりも広くすることで、ＩＧＢＴがオン状態のときは、ｎ+カソード領域１２から注入された電子は、ｐアノード層とｎ-ドリフト層１とのｐｎ接合（ｐｎ接合Ａ）に沿って高抵抗のｎ-ドリフト層１を経由する。そして、ＩＧＢＴのｎ型反転層（ｎチャネル、不図示）に流入し、ｎ+エミッタ領域６を経由してエミッタ電極８へと抜ける（図１７の符号６１で示す矢印）。すなわち、差分ΔＬ1に相当する領域のｐｎ接合Ａに沿って、電子がｎ-ドリフト層１を流れなければならない。電子の経路は高抵抗のｎ-ドリフト層１であるため、その抵抗（図１７の符号６２で示す抵抗記号）は十分大きい。したがって、電圧降下によりｐｎ接合Ａ間に十分な電位差が生じ、ｐアノード層の電位がビルトイン電圧（〜０．７Ｖ）以上になりやすいからである。
【００５７】
（逆回復特性について）
次に、実施の形態にかかる半導体装置の逆回復特性について検証した。図１２は、実施の形態にかかる半導体装置の逆回復波形を示す特性図である。上述した実施の形態にかかる半導体装置の製造方法にしたがってＲＣ−ＩＧＢＴ（実施例）を作製し、このＲＣ−ＩＧＢＴの逆回復波形を測定した。その結果を図１２に示す。また、図１２には、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12とが等しいＲＣ−ＩＧＢＴ（すなわち図１６に示す従来例）の逆回復波形も示す。
【００５８】
図１２に示す結果より、実施例は、逆回復電流Ｉｆのピークおよび発振による電圧跳ね上がりＶａｋのピークともに従来例よりも小さくすることができることが確認された。この理由は、次のとおりである。実施例では、ｎ-ドリフト層１を挟んで、ｐ+コレクタ領域１１とＦＷＤアノード部３２とが部分的に対向する。この対向領域の中で、ｐ+コレクタ領域１１に隣接するｎ-ドリフト層１の近傍に蓄積された電子は、ｐ+コレクタ領域１１とｎ-ドリフト層１とのｐｎ接合（詳細にはｐ+コレクタ領域１１とｎＦＳ層１０とのｐｎ接合、以下、ｐｎ接合Ｂとする）に沿ってｎ+カソード領域１２に向かう。この電子が移動する経路に沿っての電圧降下が発生するので、差分ΔＬ1がある程度長ければ、この電圧降下がｐｎ接合Ｂのビルトイン電圧を超え易くなる。すなわち、逆回復時において、差分ΔＬ1を設けたことにより、ＦＷＤ部２２においてｐ+コレクタ領域１１からｎ-ドリフト層１へのホールの注入が促進される。これにより、ｎ-ドリフト層１のｎ+カソード領域１２側のキャリアの枯渇を防止することができる。
【００５９】
（ＦＷＤ部のトレンチゲートについて）
次に、ＦＷＤ部２２のトレンチゲートの有無と、素子耐圧との関係について検証した。図１３は、ＦＷＤ部におけるトレンチゲートの有無による電流−電圧特性を示す特性図である。ＦＷＤ部２２にトレンチゲートを設けた場合（トレンチゲートあり）と、ＦＷＤ部にトレンチゲートを設けない場合（トレンチゲートなし）とについて、素子耐圧を測定した結果を図１３に示す。ここで、「トレンチゲートあり」は上記実施例であり、「トレンチゲートなし」はＦＷＤ部におけるトレンチゲートを設けない以外は実施例と同様である（図１４においても同様）。
【００６０】
図１３に示す結果より、「トレンチゲートあり」は「トレンチゲートなし」よりも耐圧（破壊に至るコレクタ・エミッタ間電圧Ｖｃｅ）が高く、ＦＷＤ部２２にトレンチゲート（トレンチ３、ゲート酸化膜４およびゲート電極５）を設けることにより、耐圧の低下を抑制することができることが確認された。
【００６１】
次に、ＦＷＤ部２２のトレンチゲートの有無と、ＦＷＤの順方向電圧降下特性との関係について検証した。図１４は、実施の形態にかかる半導体装置のＦＷＤ部におけるトレンチゲートの有無による順方向電圧降下特性を示す特性図である。ＦＷＤ部２２にトレンチゲートを設けた場合（トレンチゲートあり）と、ＦＷＤ部にトレンチゲートを設けない場合（トレンチゲートなし）とについて、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12との差分ΔＬ1対するＦＷＤの順方向電圧降下を測定した。その結果を図１４に示す。
【００６２】
図１４に示す結果より、「トレンチゲートあり」は、ＦＷＤアノード部３２の短手方向幅Ｌ32とｎ+カソード領域１２の短手方向幅Ｌ12との差分ΔＬ1によらず、ＦＷＤの順方向電圧降下Ｖｆを小さくすることができることが確認された。これにより、ＦＷＤ部２２にトレンチゲート（トレンチ３、ゲート酸化膜４およびゲート電極５）を設けることにより、ＦＷＤの順方向電圧降下Ｖｆが小さくなり、ＦＷＤがオンしやすいことが確認された。
【００６３】
以上、説明したように、実施の形態によれば、ｎ+カソード領域の短手方向幅をＦＷＤアノード部の短手方向幅よりも狭くすることで、ｎ+カソード領域からｎ-ドリフト層へ注入された電子がｐアノード層とｎ-ドリフト層とのｐｎ接合に蓄積されやすくなり、ｐアノード層とｎ-ドリフト層とのｐｎ接合間にビルトイン電圧以上の電位差を生じさせることができる。これにより、ＩＧＢＴにゲート電圧が印加されることによりＦＷＤの順方向電圧降下特性に悪影響が及ぶことを抑制することができ、従来よりもＦＷＤの順方向電圧降下を小さくすることができる。
【００６４】
また、実施の形態によれば、ＦＷＤアノード部の短手方向幅をｎ+カソード領域の短手方向幅よりも広くすることで、ｐ+コレクタ領域の短手方向幅をＩＧＢＴエミッタ部の短手方向幅よりも広くすることができる。これにより、ＩＧＢＴの素子能力を維持することができる。したがって、ＦＷＤの順方向電圧降下を小さくするとともに、ＩＧＢＴのオン電圧の上昇を抑制することができる。
【００６５】
また、実施の形態によれば、ｎ+カソード領域の短手方向幅をＦＷＤアノード部の短手方向幅よりも狭くすることで、ｐ+コレクタ領域の、ｎ-ドリフト層を挟んでＦＷＤアノード部に対向する部分からｎ-ドリフト層へのホール注入が促進される。これにより、ｎ-ドリフト層のｎ+カソード領域側のキャリア濃度が高くなるため、ＦＷＤの順方向電圧降下を小さくすることができ、ＦＷＤがオンされやすくなる。したがって、ＦＷＤの逆回復時におけるソフトリカバリー化（逆回復電流Ｉｆのピークの低減）と波形振動の抑制（電圧跳ね上がりＶａｋのピークの低減）とを実現することができる。また、実施の形態によれば、ＦＷＤ部にトレンチゲートを設けることで、ＦＷＤがオンされやすくなるとともに、耐圧低下を抑制することができる。
【００６６】
以上において本発明では、薄いウエハを用いた高耐圧のＦＳ構造のＲＣ−ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ＩＧＢＴ部のＭＯＳゲート構造をトレンチゲート型としているが、トレンチゲート型に代えてプレーナゲート型としてもよい。また、ＭＯＳゲート構造のｐベース層の一部がＦＷＤのｐアノード層を兼ねる構成としているが、ｎ-半導体基板のおもて面の表面層に、ＭＯＳゲート構造のｐベース層とＦＷＤのｐアノード層とをそれぞれ選択的に設けた構成としてもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置に使用されるパワー半導体装置に有用である。
【符号の説明】
【００６８】
１  ｎ-ドリフト層
１ａ，１０ａ  短ライフタイム領域
２  ｐベース層
３  トレンチ
４  ゲート酸化膜
５  ゲート電極
６  ｎ+エミッタ領域
７  ｐ+コンタクト領域
８  エミッタ電極
９  層間絶縁膜
１０  ｎＦＳ層
１１  ｐ+コレクタ領域
１２  ｎ+カソード領域
１３  コレクタ電極
２０  ＭＯＳゲート構造
２１  ＩＧＢＴ部
２２  ＦＷＤ部
３１  ＩＧＢＴエミッタ部
３２  ＦＷＤアノード部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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