(57)【特許請求の範囲】
【請求項１】
第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、
第１導電型の第１半導体層を堆積する第１堆積工程と、前記第１半導体層に第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第１半導体層の表面層に第１の第１導電型不純物領域と第２導電型不純物領域とを交互に繰り返し配置する第１導入工程と、を繰り返し行う第１形成工程と、
熱処理により、前記第１の第１導電型不純物領域および前記第２導電型不純物領域を拡散させることによって前記並列ｐｎ層を形成する熱処理工程と、
を含み、
前記第１形成工程では、さらに、最上段の前記第１半導体層の、隣り合う前記第２導電型不純物領域の間に挟まれる部分に第１導電型不純物を選択的に導入して、最上段の前記第１半導体層の前記第２導電型不純物領域側部の第１導電型不純物濃度を高くする第２導入工程を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２導入工程では、最上段の前記第１半導体層の、隣り合う前記第２導電型不純物領域の間に挟まれる部分に、前記第１半導体層よりも不純物濃度が高く、かつ前記熱処理による前記第２導電型不純物領域の、前記第１の第１導電型不純物領域側への拡散を抑制可能な第１導電型不純物濃度を有する第２の第１導電型不純物領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
少なくとも最上段の前記第１半導体層に対して行う前記第１導入工程では、前記第１の第１導電型不純物領域と前記第２導電型不純物領域とを離して配置することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１導入工程では、
イオン注入により前記第１半導体層に前記第２導電型不純物を選択的に導入し、
最上段の前記第１半導体層に前記第２導電型不純物領域を形成する際に、前記第２導電型不純物領域の深さが前記第１半導体層の深さの１／１０以上１／２以下となるように前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記第１半導体層の不純物濃度は、５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第１堆積工程では、前記第１導電型半導体領域よりも不純物濃度が高く、かつ５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下の不純物濃度を有する第１導電型の第３半導体層の上に前記第１半導体層を堆積し、
前記熱処理工程の後、
前記第３半導体層を、前記第１半導体層側に対して反対側から研削する薄化工程と、
前記第３半導体層の研削後の面側から前記第３半導体層に不純物を導入し、前記第３半導体層よりも不純物濃度が高い第１導電型または第２導電型の第４半導体層を形成する第３形成工程と、を行うことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記第４半導体層の不純物濃度は、１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１堆積工程では、前記第１導電型半導体領域よりも不純物濃度が高く、かつ１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下の不純物濃度を有する第１導電型の第４半導体層の上に、前記第１半導体層を堆積し、
前記熱処理工程の後、前記第４半導体層を、前記第１半導体層側に対して反対側から研削する薄化工程を行うことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第１形成工程後、
前記第１半導体層の表面に第１導電型の第２半導体層を堆積する第２堆積工程と、
前記第２半導体層に金属−酸化膜−半導体からなる絶縁ゲート構造を形成する素子構造形成工程と、をさらに含み、
前記熱処理工程は、前記素子構造形成工程に含まれる各工程のうち、チャネルが形成される半導体領域を拡散させる拡散工程と同時に行うことを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記第１形成工程では、
前記第１堆積工程の前に、
第５半導体層を堆積する第３堆積工程と、前記第５半導体層に前記第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第５半導体層の表面層に前記第１の第１導電型不純物領域と第２導電型不純物領域とを交互に繰り返し配置する第３導入工程と、を繰り返し行い、
前記第３導入工程の後に、前記第１堆積工程と前記第１導入工程との繰り返しを少なくとも１回行い、最上段に前記第１半導体層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１導入工程では、
イオン注入により前記第１半導体層に前記第２導電型不純物を選択的に導入し、
繰り返して行われる前記第１導入工程の最初の工程における、前記第２導電型不純物の導入は、繰り返して行われる前記第１導入工程の２回目以降の工程における、前記第２導電型不純物の導入より、イオン注入のドーズ量が少ないことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に平行な方向（以下、横方向とする）に交互に繰り返し配置した並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造を備えた半導体装置（以下、超接合半導体装置とする）が公知である。超接合構造は、ベース領域とドリフト層との間のｐｎ接合付近にかかる電界を緩和し、ドリフト抵抗を大幅に低減させる機能を有する。近年、この超接合半導体装置は、ドリフト層が厚いことでオン抵抗（オン電圧）に占めるドリフト抵抗の比率が高い高中耐圧クラスから普及し低耐圧クラスにも及んでいる。次に、従来の超接合半導体装置の構造について、トレンチゲート型超接合半導体装置を例に説明する。
【０００３】
図１８は、従来の超接合半導体装置の構造を示す断面図である。図１８に示す超接合半導体装置は、ｎ+型（またはｐ+型）の半導体基板１０１のおもて面上に並列ｐｎ層１０５を備える。ｎ+型の半導体基板１０１は例えばｎ+型ドレイン層となり、図１８の超接合半導体装置としてＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が構成される。ｐ+型の半導体基板１０１は例えばｐ+型コレクタ層となり、図１８の超接合半導体装置としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）が構成される。
【０００４】
並列ｐｎ層１０５は、ｎ型領域１０３とｐ型領域１０４とが横方向に交互に繰り返し配置されてなる。この並列ｐｎ層１０５は、半導体基板１０１上に積層した複数段のエピタキシャル層の内部に設けられている。また、並列ｐｎ層１０５は、半導体基板１０１および複数段のエピタキシャル層からなるエピタキシャル基板（半導体チップ）のおもて面側から基板深さ方向（以下、縦方向とする）に複数段のエピタキシャル層にわたって、半導体基板１０１に達しない深さで設けられている。並列ｐｎ層１０５の上（エピタキシャル基板のおもて面側）には、一般的なトレンチゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備えた単位セル（素子の機能単位）が設けられている。
【０００５】
ＭＯＳゲート構造は、トレンチ１０６、ゲート絶縁膜１０７、ゲート電極１０８、ｐ型ベース領域１０９およびｎ+型ソース領域（またはｎ+型エミッタ領域）１１０からなる。ｐ型ベース領域１０９は、耐圧低下を防止するために、並列ｐｎ層１０５のｐ型領域１０４に縦方向に対向するように配置され、かつｐ型領域１０４に接する。ソース電極（またはエミッタ電極）となるおもて面電極１１２は、ｐ型ベース領域１０９およびｎ+型ソース領域（またはｎ+型エミッタ領域）１１０に接し、層間絶縁膜１１１によってゲート電極１０８と電気的に絶縁されている。半導体基板１０１の裏面には、ドレイン電極（またはコレクタ電極）となる裏面電極１１３が設けられている。
【０００６】
次に、従来の超接合半導体装置の製造方法について説明する。図１９〜２４は、従来の超接合半導体装置の製造途中の状態を示す断面図である。まず、図１９に示すように、ｎ+型（またはｐ+型）の半導体基板（半導体ウエハ）１０１のおもて面に、並列ｐｎ層１０５となるｎ型にドープされた１段目のエピタキシャル層１２０ａを成長させる。次に、エピタキシャル層１２０ａの全面にリン（Ｐ）などのｎ型不純物をイオン注入１２１し、並列ｐｎ層１０５のｎ型領域１０３となるｎ型不純物領域１２２を形成する。
【０００７】
次に、図２０に示すように、フォトリソグラフィおよびエッチングにより、エピタキシャル層１２０ａの表面に、並列ｐｎ層１０５のｐ型領域１０４の形成領域に対応する部分が開口したレジストマスク１２３を形成する。次に、このレジストマスク１２３をマスクとしてボロンなどのｐ型不純物のイオン注入１２４を行い、ｎ型不純物領域１２２の、並列ｐｎ層１０５のｐ型領域１０４の形成領域に対応する部分をｐ型不純物領域１２５に反転させる。
【０００８】
次に、図２１に示すように、レジストマスク１２３を除去した後、一般的な方法によりエピタキシャルウエハ（半導体基板１０１上にエピタキシャル層を積層してなる基板）を洗浄する（以下、ウエハ洗浄とする）。次に、１段目のエピタキシャル層１２０ａ上に、並列ｐｎ層１０５となるｎ型にドープされた２段目のエピタキシャル層１２０ｂを成長させる。次に、第１熱処理により１段目のエピタキシャル層１２０ａ中の不純物を拡散させる。これによって、１段目のエピタキシャル層１２０ａの内部に、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４を形成する。
【０００９】
次に、図２２に示すように、２段目のエピタキシャル層１２０ｂの表面層に、１段目のエピタキシャル層１２０ａと同様に、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４となるｎ型不純物領域１２６およびｐ型不純物領域１２７を形成する。次に、図２３に示すように、ウエハ洗浄後、２段目のエピタキシャル層１２０ｂ上に、並列ｐｎ層１０５となるｎ型にドープされた３段目のエピタキシャル層１２０ｃを成長させる。次に、第２熱処理により２段目のエピタキシャル層１２０ｂ中の不純物を拡散させる。これによって、２段目のエピタキシャル層１２０ｂの内部に並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４が形成される。また、２段目のエピタキシャル層１２０ｂの内部のｎ型領域１０３およびｐ型領域１０４は、それぞれ縦方向に対向するように配置された、下段のエピタキシャル層１２０ａの内部のｎ型領域１０３およびｐ型領域１０４につながる。
【００１０】
次に、図２４に示すように、３段目のエピタキシャル層１２０ｃに、１，２段目のエピタキシャル層１２０ａ，１２０ｂと同様に、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４となるｎ型不純物領域（不図示）およびｐ型不純物領域（不図示）を形成する。次に、ウエハ洗浄後、３段目のエピタキシャル層１２０ｃ上に、ＭＯＳゲート構造を構成するｎ型にドープされた４段目のエピタキシャル層１２０ｄを成長させる。次に、第３熱処理により３段目のエピタキシャル層１２０ｃ中の不純物を拡散させる。これによって、３段目のエピタキシャル層１２０ｃの内部に、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４が形成される。また、３段目のエピタキシャル層１２０ｃの内部のｎ型領域１０３およびｐ型領域１０４は、それぞれ縦方向に対向するように配置された、下段のエピタキシャル層１２０ｂの内部のｎ型領域１０３およびｐ型領域１０４につながる。
【００１１】
ここまでの工程により、３段のエピタキシャル層１２０ａ〜１２０ｃにわたって縦方向に所定の深さで並列ｐｎ層１０５が形成される。次に、４段目のエピタキシャル層１２０ｄ（エピタキシャルウエハのおもて面側）に、単位セルのＭＯＳゲート構造およびおもて面電極１１２などを形成する。このとき、ＭＯＳゲート構造を構成するｐ型ベース領域１０９を拡散させるための第４熱処理により、ｐ型ベース領域１０９と、ｐ型ベース領域１０９に縦方向に対向する並列ｐｎ層１０５のｐ型領域１０４とをつなげる。次に、半導体基板１０１の裏面（エピタキシャルウエハの裏面）に裏面電極１１３を形成する。その後、エピタキシャルウエハをチップ状にダイシング（切断）することで、図１８に示すトレンチゲート型超接合半導体装置が完成する。
【００１２】
高中耐圧クラスの超接合半導体装置では、ドリフト抵抗の低減効果が大きく、また並列ｐｎ層を構成するｎ型領域およびｐ型領域ともに不純物濃度が高く、その幅（繰り返しピッチ）も広い。このため、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）抵抗成分の増加が少なく、チャネル抵抗成分（電流容量）への悪影響も少ない。一方、低耐圧クラスの超接合半導体装置では、並列ｐｎ層の微細化と高濃度化とが必須であるとともに、元々、高中耐圧クラスに比べてドリフト抵抗成分が低い。このため、ドリフト抵抗成分を低減させた場合、オン抵抗に占めるチャネル抵抗成分やＪＦＥＴ抵抗成分の比率が高くなる。したがって、チャネル抵抗成分およびＪＦＥＴ抵抗成分を低減可能なトレンチゲート型超接合半導体装置が求められている。トレンチゲート型超接合半導体装置では、トレンチ１０６内にＭＯＳゲート（ゲート絶縁膜１０７およびゲート電極１０８）を埋め込むことで微細化を図るとともにチャネル抵抗成分を低減させることができる。かつ、トレンチ１０６の深さをｐ型ベース領域１０９よりも深くすることで、ＪＦＥＴ抵抗成分を低減させることができる。このため、トレンチゲート型超接合半導体装置とすることにより大幅な低オン抵抗化を図ることができる。
【００１３】
しかしながら、低耐圧クラスの超接合半導体装置では、トレンチゲート構造を適用したとしてもオン抵抗を低減させることができない。その理由は、次の通りである。超接合半導体装置では、並列ｐｎ層１０５のｎ型領域１０３とｐ型領域１０４との間のｐｎ接合からの空乏層の広がりにより電界を緩和することができる。このため、ｎ型領域１０３の不純物濃度を高めてドリフト抵抗を低減させることができるが、並列ｐｎ層１０５を概ねチャージバランスとするためにｐ型領域１０４の不純物濃度も高められている。また、上述したように、耐圧低下を防止するために、ｐ型ベース領域１０９と、並列ｐｎ層１０５のｐ型領域１０４とを接触させている。このため、ｐ型ベース領域１０９（ｐ型ウエル領域）を拡散させるための熱処理時、またはその後の熱履歴により、不純物濃度の高い並列ｐｎ層１０５のｐ型領域１０４は、ｐ型ベース領域１０９との接合部において横方向に拡散し、ｎ型領域１０３側に張り出してしまう（符号１１４で示す部分）。これによって、並列ｐｎ層１０５のｎ型領域１０３の、ｐ型ベース領域１０９との接合部付近の幅が狭くなり、チャネル（オン時にｐ型ベース領域１０９に形成される反転層）から裏面電極１１３へ向かって流れる電流の通路が狭くなる。このため、従来トレンチゲート型半導体装置ではほぼ存在しなかったＪＦＥＴ効果によるオン抵抗の増加分（ＪＦＥＴ抵抗成分）が生じるからである。
【００１４】
従来、並列ｐｎ層のｐ型領域の横方向拡散を抑制する方法として、エピタキシャル成長温度や水素アニール温度を低温化させる方法（例えば、下記特許文献１（第００２９段落）参照。）、ｐ型ウエル領域の形成後に基板に加わる熱履歴を低減させる方法などが提案されている。下記特許文献１には、高中耐圧クラス向けにプレーナゲート型超接合半導体装置を作製する方法が開示されており、並列ｐｎ層のチャージバランスが崩れて耐圧低下や不良の原因となる不純物の外方拡散（アウトディフュージョン）を防止するために、並列ｐｎ層となるエピタキシャル層をノンドープで成長させ、かつ前処理やエピタキシャル成長、水素アニールの温度を低温化している。
【００１５】
また、超接合半導体装置の別の製造方法として、多段エピタキシャル成長を用いて超接合構造を形成したトレンチゲート型ＭＯＳＦＥＴを作製するにあたって、低抵抗のｎ型のサブストレート上にｎ-型高抵抗層をエピタキシャル成長させる工程と、フォトレジストのマスクパターンを形成してボロン（Ｂ）をｎ-型高抵抗層に選択的にイオン注入し、さらにフォトレジストのマスクパターンを形成してリン（Ｐ）をｎ-型高抵抗層に選択的にイオン注入する工程と、を繰り返してドリフト層を所定の厚さにした後、熱処理により不純物を拡散させて並列ｐｎ層を形成する方法が提案されている（例えば、下記特許文献２（第００３２〜００３５段落、第４，１４図）参照。）。
【００１６】
また、超接合半導体装置の別の製造方法として、次の方法が提案されている。厚さ６２５μｍの高濃度のｎ+型シリコン（Ｓｉ）基板上にバッファとなる低濃度のｎ-型エピタキシャル層を形成し、その上にノンドープのエピタキシャル層を形成して全面にリンのイオン注入を行った後、選択的にボロンのイオン注入を行う。このノンドープのエピタキシャル層の形成と、リンおよびボロンのイオン注入とを繰り返し行い、その後、熱処理によりエピタキシャル層中の不純物を拡散させることで、並列ｐｎ層を形成する。そして、並列ｐｎ層上にＭＯＳゲート構造を形成した後に、ｎ+型シリコン基板の裏面側を研削（バックグラインド）し、研削後の基板裏面に電極を形成する（例えば、下記特許文献３（第００１６，００２１段落、第１図）参照。）。
【００１７】
また、ｐ型領域とｎ型領域とを横方向に並ぶように形成する方法として、同一基板上にＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ：還流ダイオード）を内蔵したＩＧＢＴを作製するにあたって、ｎ型シリコン基板上にｎ-型ドリフト層をエピタキシャル成長させ、ｎ-型ドリフト層上にＭＯＳゲート構造を形成し、ｎ型シリコン基板を裏面側から研磨していき所定の厚さにした後、ｎ型シリコン基板の研削後の裏面から選択的にイオン注入して、ＩＧＢＴの形成領域に対応する部分にｐ+型領域を形成し、ＦＷＤの形成領域に対応する部分に、ＩＧＢＴのｐ+型領域と横方向に並ぶｎ+型領域を形成する方法が提案されている（例えば、下記特許文献４（第００３２〜００３７段落）参照。）。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１１−１９２８２４号公報
【特許文献２】特開２０００−４０８２２号公報
【特許文献３】特開２０１１−２４３８６５号公報
【特許文献４】特開２００８−２８３１１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述したエピタキシャル成長温度や水素アニール温度を低温化させる方法や、ｐ型ウエル領域の形成後に半導体装置に加わる熱履歴を低減させる方法では、半導体装置を作製するにあたって熱履歴の抑制効果に限界がある。すなわち、超接合半導体装置の低耐圧化にともない、並列ｐｎ層の微細化やトレンチゲート構造の適用によってチャネル抵抗成分を低減させたとしても、トレンチゲート構造を適用したことで、熱履歴による並列ｐｎ層のｐ型領域の横方向拡散によりＪＦＥＴ抵抗成分が増加し、オン抵抗を低減させることができない虞がある。このような問題は、上述したｎチャネル型に限らず、ｎ型とｐ型とを反転させたｐチャネル型であっても同様に生じる。
【００２０】
この発明は、上述した従来技術による問題点を解消するため、並列ｐｎ層の微細化を図るとともに、オン抵抗を低減させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体領域と第２導電型半導体領域とを交互に繰り返し配置した並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型の第１半導体層を堆積する第１堆積工程と、前記第１半導体層に第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第１半導体層の表面層に第１の第１導電型不純物領域と第２導電型不純物領域とを交互に繰り返し配置する第１導入工程と、を繰り返し行う第１形成工程を行う。次に、熱処理により、前記第１の第１導電型不純物領域および前記第２導電型不純物領域を拡散させることによって前記並列ｐｎ層を形成する熱処理工程を行う。そして、前記第１形成工程では、さらに、最上段の前記第１半導体層の、隣り合う前記第２導電型不純物領域の間に挟まれる部分に第１導電型不純物を選択的に導入して、最上段の前記第１半導体層の前記第２導電型不純物領域側部の第１導電型不純物濃度を高くする第２導入工程を行う。
【００２２】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２導入工程では、最上段の前記第１半導体層の、隣り合う前記第２導電型不純物領域の間に挟まれる部分に、前記第１半導体層よりも不純物濃度が高く、かつ前記熱処理による前記第２導電型不純物領域の、前記第１の第１導電型不純物領域側への拡散を抑制可能な第１導電型不純物濃度を有する第２の第１導電型不純物領域を形成することを特徴とする。
【００２３】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、少なくとも最上段の前記第１半導体層に対して行う前記第１導入工程では、前記第１の第１導電型不純物領域と前記第２導電型不純物領域とを離して配置することを特徴とする。
【００２４】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導入工程では、イオン注入により前記第１半導体層に前記第２導電型不純物を選択的に導入し、最上段の前記第１半導体層に前記第２導電型不純物領域を形成する際に、前記第２導電型不純物領域の深さが前記第１半導体層の深さの１／１０以上１／２以下となるように前記イオン注入のドーズ量および加速エネルギーを設定することを特徴とする。
【００２５】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体層の不純物濃度は、５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下であることを特徴とする。
【００２６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１堆積工程では、前記第１導電型半導体領域よりも不純物濃度が高く、かつ５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下の不純物濃度を有する第１導電型の第３半導体層の上に、前記第１半導体層を堆積する。そして、前記熱処理工程の後、さらに、前記第３半導体層を、前記第１半導体層側に対して反対側から研削する薄化工程を行う。次に、前記第３半導体層の研削後の面側から前記第３半導体層に不純物を導入し、前記第３半導体層よりも不純物濃度が高い第１導電型または第２導電型の第４半導体層を形成する第３形成工程と、を行うことを特徴とする。
【００２７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４半導体層の不純物濃度は、１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下であることを特徴とする。
【００２８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１堆積工程では、前記第１導電型半導体領域よりも不純物濃度が高く、かつ１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下の不純物濃度を有する第１導電型の第４半導体層の上に、前記第１半導体層を堆積する。そして、前記熱処理工程の後、前記第４半導体層を、前記第１半導体層側に対して反対側から研削する薄化工程を行うことを特徴とする。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程後、さらに、前記第１半導体層の表面に第１導電型の第２半導体層を堆積する第２堆積工程を行う。次に、前記第２半導体層に金属−酸化膜−半導体からなる絶縁ゲート構造を形成する素子構造形成工程を行う。そして、前記熱処理工程は、前記素子構造形成工程に含まれる各工程のうち、チャネルが形成される半導体領域を拡散させる拡散工程と同時に行うことを特徴とする。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１形成工程では、前記第１堆積工程の前に、第５半導体層を堆積する第３堆積工程と、前記第５半導体層に前記第１導電型不純物および第２導電型不純物をそれぞれ選択的に導入して、前記第５半導体層の表面層に前記第１の第１導電型不純物領域と第２導電型不純物領域とを交互に繰り返し配置する第３導入工程と、を繰り返し行う。そして、前記第３導入工程の後に、前記第１堆積工程と前記第１導入工程との繰り返しを少なくとも１回行い、最上段に前記第１半導体層を形成することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１導入工程では、イオン注入により前記第１半導体層に前記第２導電型不純物を選択的に導入し、繰り返して行われる前記第１導入工程の最初の工程における、前記第２導電型不純物の導入は、繰り返して行われる前記第１導入工程の２回目以降の工程における、前記第２導電型不純物の導入より、イオン注入のドーズ量が少ないことを特徴とする。
【００３１】
上述した発明によれば、並列ｐｎ層となる最上段の第１導電型の第１半導体層に形成された第２導電型不純物領域の横方向拡散を抑制することができる。このため、素子構造との接合部（第１半導体層と第２半導体層との接合部）において、並列ｐｎ層の第２導電型半導体領域が並列ｐｎ層の第１導電型半導体領域側へ張り出すことを抑制することができる。これによって、並列ｐｎ層の第１導電型半導体領域の幅が狭くなることを防止することができる。
【発明の効果】
【００３２】
本発明にかかる半導体装置の製造方法によれば、並列ｐｎ層の微細化を図るとともに、オン抵抗を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１にかかる半導体装置の構造の一例を示す断面図である。
【図２】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図と拡大図である。
【図７】実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す平面図である。
【図８】実施の形態１にかかる超接合半導体装置の並列ｐｎ層の不純物濃度および厚さを示す図表である。
【図９】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態３にかかる半導体装置の構造の一例を示す断面図である。
【図１２】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態４にかかる半導体装置の構造の一例を示す断面図である。
【図１４】実施の形態５にかかる半導体装置の構造の一例を示す断面図である。
【図１５】実施例１にかかる半導体装置のｎ型バッファ層の不純物濃度とアバランシェ電圧およびオン抵抗との関係を示す特性図である。
【図１６】実施例２にかかる半導体装置の並列ｐｎ層の不純物濃度とオン抵抗およびゲート入力電荷量との関係を示す特性図である。
【図１７】実施例２にかかる半導体装置の並列ｐｎ層の不純物濃度とアバランシェ電圧およびＲｏｎＡ／Ｑｇ特性との関係を示す特性図である。
【図１８】従来の超接合半導体装置の構造を示す断面図である。
【図１９】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【図２０】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【図２１】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【図２２】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【図２３】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【図２４】従来の超接合半導体装置の製造途中の状態を示す断面図である。
【発明を実施するための形態】
【００３４】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３５】
（実施の形態１）
まず、実施の形態１にかかる半導体装置の製造方法により作製（製造）される半導体装置の一例としてトレンチゲート型超接合半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造の一例を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ドリフト層を、不純物濃度を高めたｎ型領域（第１導電型半導体領域）３とｐ型領域（第２導電型半導体領域）４とを基板主面に平行な方向（横方向）に交互に繰り返し配置した並列ｐｎ層５とした超接合半導体装置である。ｎ+型（またはｐ+型）の半導体基板（第４半導体層）１と並列ｐｎ層５との間には、ｎ型バッファ層（第３半導体層）２が設けられている。ｎ+型の半導体基板１は例えばｎ+型ドレイン層となり、図１の超接合半導体装置として例えばＭＯＳＦＥＴが構成される。ｐ+型の半導体基板１は例えばｐ+型コレクタ層となり、図１の超接合半導体装置として例えばＩＧＢＴが構成される。
【００３６】
半導体基板１のおもて面上には複数段のエピタキシャル層が積層され、半導体基板１および複数段のエピタキシャル層によりエピタキシャル基板（半導体チップ）が構成されている。半導体基板１のおもて面上に積層された複数段のエピタキシャル層のうち、最下段のエピタキシャル層（半導体基板１に接するエピタキシャル層）はｎ型バッファ層２である。半導体基板１の不純物濃度は、ｎ型バッファ層２の不純物濃度よりも高く、かつ例えば１×１０15／ｃｍ3以上１×１０18／ｃｍ3以下程度であることがよい。ｎ型バッファ層２の不純物濃度は、並列ｐｎ層５のｎ型領域３の不純物濃度以上であり、かつ例えば５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下程度であることがよい。その理由は、次の通りである。ｎ型バッファ層２の不純物濃度が５×１０15／ｃｍ3未満である場合、オン抵抗が０．９ｍΩ・ｓｑ以上となり、実用性に欠けるからである。また、ｎ型バッファ層２の不純物濃度が１×１０17／ｃｍ3よりも大きい場合、ｐ型領域４との接合濃度差が大きく空乏層が伸びず耐圧が低下するからである。
【００３７】
並列ｐｎ層５は、ｎ型バッファ層２上に積層された複数段のエピタキシャル層（第１半導体層）で構成される。具体的には、並列ｐｎ層５は、ｎ型領域３とｐ型領域４とが横方向に交互に繰り返し配置されてなる。並列ｐｎ層５のｎ型領域３は、複数段のエピタキシャル層の内部に、基板深さ方向（縦方向）に複数段のエピタキシャル層にわたって設けられ、ｎ型バッファ層２に接する。並列ｐｎ層５のｐ型領域４は、複数段のエピタキシャル層の内部に、基板深さ方向（縦方向）に複数段のエピタキシャル層にわたって設けられ、ｎ型バッファ層２に接する。並列ｐｎ層５を構成するエピタキシャル層の積層数は、例えば６段以下であることがよい。その理由は、次の通りである。段数を増やせばその分、エピタキシャル層を積層する度に不純物濃度や厚さにばらつきが生じ、さらに位置合わせの際にズレなどが生じるため、プロセスばらつきが大きくなる。そこで、６段以下とすることでプロセスばらつきを２０％以下に抑えられるからである。また、プロセスばらつきを抑えるため高加速インプラなどを用いて１段あたりのエピタキシャル層の厚さを厚くし段数を減らすことが有効である。
【００３８】
並列ｐｎ層５のｐ型領域４の幅（並列ｐｎ層５のｎ型領域３とｐ型領域４とが並ぶ方向の幅、以下、単に幅とする）は、後述するｐ型ベース領域９の幅（すなわち隣り合うトレンチ６間の距離（メサ幅））よりも狭い。並列ｐｎ層５のｐ型領域４の横方向の不純物濃度分布は、ｐ型領域４の中央部で最も高く、ｐ型領域４の中央部からｎ型領域３側へ向かうにしたがって低くなっている。並列ｐｎ層５の上（エピタキシャル基板のおもて面側）には、一般的なトレンチゲート型のＭＯＳゲート構造を備えた単位セル（素子の機能単位）が設けられている。すなわち、半導体基板１上に積層された複数段のエピタキシャル層のうち、最上段のエピタキシャル層に、ＭＯＳゲート構造が設けられている。
【００３９】
ＭＯＳゲート構造は、トレンチ６、ゲート絶縁膜７、ゲート電極８、ｐ型ベース領域９およびｎ+型ソース領域（またはｎ+型エミッタ領域）１０からなる。ｐ型ベース領域９は、耐圧低下を防止するために、並列ｐｎ層５のｐ型領域４に縦方向に対向するように配置され、かつｐ型領域４に接する。ソース電極（またはエミッタ電極）となるおもて面電極１２は、ｐ型ベース領域９およびｎ+型ソース領域（またはｎ+型エミッタ領域）１０に接し、層間絶縁膜１１によってゲート電極８と電気的に絶縁されている。半導体基板１の裏面には、ドレイン電極（またはコレクタ電極）となる裏面電極１３が設けられている。図１には１つの単位セルを図示するが、オン状態のときに電流が流れる（電流駆動を担う）活性領域に複数の単位セルが配置されていてもよい。
【００４０】
次に、実施の形態１にかかる半導体装置の製造方法について、３段のエピタキシャル層からなる並列ｐｎ層５を形成する場合を例に説明する。図２〜６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図７は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す平面図である。まず、図２に示すように、出発基板（出発ウエハ）としてｎ+型（またはｐ+型）の半導体基板（半導体ウエハ）１を用意する。次に、半導体基板１のおもて面に、ｎ型バッファ層２となるｎ型エピタキシャル層を成長させる（形成（堆積）する）。出発基板として、半導体基板１上に予めｎ型バッファ層２となるｎ型エピタキシャル層が積層（形成）されたエピタキシャル基板を用意してもよい。
【００４１】
次に、ｎ型バッファ層２の上に、並列ｐｎ層５となるｎ-型にドープされた１段目のエピタキシャル層（第１半導体層）２０ａを成長させる。次に、フォトリソグラフィおよびエッチングにより、１段目のエピタキシャル層２０ａの表面に、並列ｐｎ層５のｐ型領域４の形成領域に対応する部分が開口したレジストマスク３１を形成する。次に、このレジストマスク３１をマスクとして例えばボロン（Ｂ）などのｐ型不純物をイオン注入３２し、１段目のエピタキシャル層２０ａの表面層に並列ｐｎ層５のｐ型領域４となるｐ型不純物領域（第２導電型不純物領域）２１ａを選択的に形成する。そして、レジストマスク３１を除去する。
【００４２】
次に、図３に示すように、フォトリソグラフィおよびエッチングにより、１段目のエピタキシャル層２０ａの表面に、並列ｐｎ層５のｎ型領域３の形成領域に対応する部分が開口したレジストマスク３３を形成する。次に、このレジストマスク３３をマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入３４し、１段目のエピタキシャル層２０ａの表面層に並列ｐｎ層５のｎ型領域３となるｎ型不純物領域（第１の第１導電型不純物領域）２２ａを選択的に形成する。ｐ型不純物領域２１ａおよびｎ型不純物領域２２ａを形成するための各イオン注入３２，３４は順番を入れ替えてもよい。そして、レジストマスク３３を除去する。
【００４３】
上述したｐ型不純物領域２１ａを形成するためのイオン注入３２に用いるレジストマスク３１の開口部の幅は、並列ｐｎ層５のｐ型領域４の幅よりも狭い。すなわち、イオン注入３２，３４の後、１段目のエピタキシャル層２０ａの表面層には、ｎ型不純物領域２２ａとｐ型不純物領域２１ａとが交互に繰り返し、かつ互いに離して形成される。これにより、ｐ型不純物領域２１ａの横方向拡散幅（ｐ型不純物領域２１ａが横方向に広がる距離）が従来と同じであっても、ｐ型領域４の、ｎ型領域３側への張り出し量を少なくすることができる。これにより、熱拡散によりｎ型領域３の幅が狭くなったり、ｎ型領域３が消失することを防止することができる。
【００４４】
後述する工程において積層される並列ｐｎ層５となる他（２，３段目）のエピタキシャル層に並列ｐｎ層５のｐ型領域４となるｐ型不純物領域を形成するためのイオン注入に用いるレジストマスクについても同様に、開口部の幅を並列ｐｎ層５のｐ型領域４の幅よりも狭くする。その理由は、１段目のエピタキシャル層２０ａにｐ型不純物領域２１ａを形成するためのイオン注入３２に用いるレジストマスク３１と同様である。また、並列ｐｎ層５となる複数段のエピタキシャル層のうちの最上段（３段目）のエピタキシャル層に並列ｐｎ層５のｐ型領域４となるｐ型不純物領域を形成するためのイオン注入に用いるレジストマスクについてのみ、開口部の幅を並列ｐｎ層５のｐ型領域４の幅よりも狭くしてもよい。
【００４５】
次に、図４に示すように、一般的な方法によりエピタキシャルウエハを洗浄（以下、ウエハ洗浄とする）した後、１段目のエピタキシャル層２０ａ上に、並列ｐｎ層５となるｎ-型にドープされた２段目のエピタキシャル層２０ｂを成長させる。次に、１段目のエピタキシャル層２０ａと同様に、２段目のエピタキシャル層（第１半導体層）２０ｂの表面層に、並列ｐｎ層５のｎ型領域３およびｐ型領域４となるｎ型不純物領域（第１の第１導電型不純物領域）２２ｂおよびｐ型不純物領域（第２導電型不純物領域）２１ｂをそれぞれ選択的に形成する。このとき、ｎ型不純物領域２２ｂおよびｐ型不純物領域２１ｂは、それぞれ１段目のエピタキシャル層２０ａのｎ型不純物領域２２ａおよびｐ型不純物領域２１ａに縦方向に対向するように配置する。
【００４６】
次に、図５に示すように、ウエハ洗浄後、２段目のエピタキシャル層２０ｂ上に、並列ｐｎ層５となるｎ-型にドープされた３段目のエピタキシャル層（第１半導体層）２０ｃを成長させる。３段目のエピタキシャル層２０ｃは、並列ｐｎ層５となる複数段のエピタキシャル層の最上層である。すなわち、３段のエピタキシャル層２０ａ〜２０ｃの総厚は、並列ｐｎ層５の所定の厚さとなる。次に、２段目のエピタキシャル層２０ｂと同様に、下層のｎ型不純物領域２２ｂおよびｐ型不純物領域２１ｂに縦方向に対向するように、３段目のエピタキシャル層２０ｃの表面層に、並列ｐｎ層５のｎ型領域３およびｐ型領域４となるｎ型不純物領域（第１の第１導電型不純物領域）２２ｃおよびｐ型不純物領域（第２導電型不純物領域）２１ｃをそれぞれ選択的に形成する。
【００４７】
このとき、３段目のエピタキシャル層２０ｃに形成されるｐ型不純物領域２１ｃの、エピタキシャル層２０ｃの表面からの深さは、エピタキシャル層２０ｃの厚さの１／１０以上１／２以下とすることがよい。これにより、後の熱履歴によりｐ型領域４とｐ型ベース領域９とがつながり拡散しすぎることでｐ型領域４の幅が広がることを防止することができる。また、２００Ｖ以下の低耐圧クラスである場合、ｐ型不純物領域２１ｃの、エピタキシャル層２０ｃの表面からの深さは、エピタキシャル層２０ｃの厚さの１／５以上１／３以下であることが望ましい。その理由は、並列ｐｎ層５のｐ型領域４となるｐ型不純物領域の横方向拡散をさらに抑制することができるからである。ｐ型不純物領域２１ｃの、エピタキシャル層２０ｃの表面からの深さを上記範囲内とするには、例えば３段目のエピタキシャル層２０ｃにｐ型不純物領域２１ｃを形成するためのイオン注入のドーズ量および加速エネルギーを種々調整すればよい。具体的には、３段目のエピタキシャル層２０ｃにｐ型不純物領域２１ｃを形成するためのイオン注入のドーズ量および加速エネルギーは、例えばそれぞれ２×１０13／ｃｍ2および１００ｋｅＶであってもよい。
【００４８】
次に、フォトリソグラフィおよびエッチングにより、３段目のエピタキシャル層２０ｃの表面に、ｐ型不純物領域２１ｃの周囲の任意の箇所（例えばｎ型不純物領域２２ｃとｐ型不純物領域２１ｃとの間のｐ型不純物領域２１ｃ寄りの箇所）を露出するレジストマスク３５を形成する。次に、レジストマスク３５をマスクとして例えばリンなどのｎ型不純物をイオン注入３６し、３段目のエピタキシャル層２０ｃの表面層にｎ-型不純物領域（以下、ｎ-型カウンター領域（第２の第１導電型不純物領域）とする）２３を選択的に形成する。ｎ-型カウンター領域２３の不純物濃度は、３段目のエピタキシャル層２０ｃの不純物濃度よりも若干高く、かつｎ型不純物領域２２ｃの不純物濃度よりも低い。具体的には、ｎ-型カウンター領域２３の不純物濃度および厚さは、例えば、それぞれ２．００×１０16／ｃｍ3および１．０μｍであってもよい。
【００４９】
ｎ-型カウンター領域２３は、隣り合うｐ型不純物領域２１ｃ間に挟まれた部分に配置されていればよく、ｎ型不純物領域２２ｃやｐ型不純物領域２１ｃに接していてもよいし、ｎ型不純物領域２２ｃやｐ型不純物領域２１ｃと離して配置してもよい。また、図５には、ｎ-型カウンター領域２３の形成領域に対応する部分を開口したレジストマスク３５を図示しているが、レジストマスク３５の開口部にｎ型不純物領域２２ｃ（またはレジストマスク３５の形成領域に対応する部分）が露出していても構わない。ｎ型不純物領域２２ｃ、ｐ型不純物領域２１ｃおよびｎ-型カウンター領域２３を形成するためのイオン注入の順番は種々入れ替え可能である。
【００５０】
例えば、並列ｐｎ層５のｎ型領域３およびｐ型領域４が並ぶ第１方向（図７の図面左右方向）と直交する第２方向（図７の図面上下方向）に延びるストライプ状の平面レイアウトで並列ｐｎ層５が配置されている場合の、ｎ-型カウンター領域２３の平面配置の一例を図７に示す。図７には、３段目のエピタキシャル層２０ｃに形成されたｎ型不純物領域２２ｃを図示省略する。ｎ-型カウンター領域２３は、３段目のエピタキシャル層２０ｃの、隣り合うｐ型不純物領域２１ｃ間に挟まれた部分全面に、ｐ型不純物領域２１ｃに接するように配置されてもよい（図７（ａ））。また、ｎ-型カウンター領域２３は、隣り合うｐ型不純物領域２１ｃ間に挟まれた部分の中央部にｐ型不純物領域２１ｃと離して、かつ第２方向に延びる直線状の平面レイアウトで配置されていてもよい（図７（ｂ））。また、ｎ-型カウンター領域２３は、隣り合うｐ型不純物領域２１ｃ間に挟まれた部分にｐ型不純物領域２１ｃに接して、かつｐ型不純物領域２１ｃの、第２方向に平行な側面に沿う直線状の平面レイアウトで配置されていてもよい（図７（ｃ））。
【００５１】
次に、図６（ａ）に示すように、ウエハ洗浄後、３段目のエピタキシャル層２０ｃ上に、ＭＯＳゲートを構成するｎ型にドープされた４段目のエピタキシャル層２０ｄを成長させる。これにより、半導体基板１、ｎ型バッファ層２および４段のエピタキシャル層２０ａ〜２０ｄの総厚（エピタキシャルウエハの厚さ）は、製品完成時のチップ厚さに占めるエピタキシャル厚さとなる。次に、４段目のエピタキシャル層２０ｄ（エピタキシャルウエハのおもて面側）に、単位セルのＭＯＳゲート構造およびおもて面電極１２などを形成する。このとき、ＭＯＳゲート構造を構成するｐ型ベース領域９を拡散させるための熱処理（以下、拡散処理とする）において、１段目〜３段目のエピタキシャル層２０ａ〜２０ｃ内のｎ型不純物領域２２ａ〜２２ｃおよびｐ型不純物領域２１ａ〜２１ｃを拡散させる。
【００５２】
図６（ｂ）には、拡散処理後の図６（ａ）に示すＸ部の拡大図を示す。この拡散処理において、縦方向に対向するｎ型不純物領域２２ａ〜２２ｃ同士がつながり、かつ縦方向に対向するｐ型不純物領域２１ａ〜２１ｃ同士がつながる。これによって、１段目から３段目のエピタキシャル層２０ａ〜２０ｃにわたって、ｎ型不純物領域２２ａ〜２２ｃ同士がつながってなるｎ型領域３と、ｐ型不純物領域２１ａ〜２１ｃ同士がつながってなるｐ型領域４とが形成される。１段目のエピタキシャル層２０ａ内のｎ型不純物領域２２ａおよびｐ型不純物領域２１ａは、縦方向に１段目のエピタキシャル層２０ａを貫通してｎ型バッファ層２に達する。すなわち、３段のエピタキシャル層２０ａ〜２０ｃにわたって縦方向に、３段のエピタキシャル層２０ａ〜２０ｃの総厚さと同じ深さで並列ｐｎ層５が形成される。このように、ｐ型ベース領域９と並列ｐｎ層５とを一括して拡散させることにより、エピタキシャル層２０ａ〜２０ｃに熱負荷がかかることを抑制することができるため、並列ｐｎ層５となるｎ型不純物領域２２ａ〜２２ｃおよびｐ型不純物領域２１ａ〜２１ｃの横方向拡散が抑制される。
【００５３】
また、この拡散処理においては、耐圧低下を防止するために、ｐ型ベース領域９と、ｐ型ベース領域９に縦方向に対向する並列ｐｎ層５のｐ型領域４とをつなげる。このとき、またはその後の熱履歴によって、ｐ型不純物領域２１ａ〜２１ｃがｎ型不純物領域２２ａ〜２２ｃ側へ張り出すことを抑制することができる。その理由は、次の通りである。３段目のエピタキシャル層２０ｃの、ｎ-型カウンター領域２３が形成された部分の不純物濃度は、３段目のエピタキシャル層２０ｃの不純物濃度よりも若干高くなっている。このため、ｐ型不純物領域２１ａ〜２１ｃが横方向に拡がった部分においてｐ型不純物濃度がｎ-型カウンター領域２３に打ち消されて低下し、ｐ型不純物領域２１ｃの横方向拡散が抑制されるからである。これにより、ｐ型ベース領域９との接合部において、ｐ型不純物領域２１ｃの、ｎ型不純物領域２２ｃ側への張り出しが抑制される。また、エピタキシャル層２０ａ〜２０ｃがｎ-型にドープされていることも、ｐ型不純物領域２１ａ〜２１ｃの横方向拡散を抑制する効果を有する。
【００５４】
ｐ型ベース領域９の深さは、例えば１．２μｍ以上１．４μｍ以下程度であってもよい。ｐ型ベース領域９の不純物濃度は、例えば２×１０17／ｃｍ3程度であってもよい。トレンチ６の深さは、例えば１．６μｍ程度であってもよい。トレンチ６の幅は、０．６μｍ以上０．８μｍ以下程度であってもよい。トレンチ６の幅によっては、その後のゲート絶縁膜７を形成するための酸化工程においてｎ型不純物がパイルアップにより再分布し、トレンチ６付近においてエピタキシャル層２０ｄのｎ型不純物濃度が高くなるが、ゲート絶縁膜７の厚さが薄いため、並列ｐｎ層５のｐ型領域４となるｐ型不純物領域の横方向拡散を抑制する効果へはほぼ悪影響しない。次に、半導体基板１の裏面（エピタキシャルウエハの裏面）に裏面電極１３を形成する。その後、エピタキシャルウエハをチップ状にダイシング（切断）することで、図１に示すトレンチゲート型超接合半導体装置が完成する。
【００５５】
上述した実施の形態１にかかる半導体装置の製造方法において、並列ｐｎ層５を形成するために積層する３段のｎ型のエピタキシャル層２０ａ〜２０ｃの不純物濃度は、例えば並列ｐｎ層５のｎ型領域３の不純物濃度の１割程度であることがよい。具体的には、２００Ｖ以下程度の低耐圧クラスとするには、並列ｐｎ層５を形成するために積層する３段のｎ-型のエピタキシャル層２０ａ〜２０ｃの不純物濃度は、例えば５×１０15／ｃｍ3以上１×１０17／ｃｍ3以下の範囲内とすることがよい。その理由は、次の通りである。エピタキシャル層２０ａ〜２０ｃの不純物濃度が５×１０15／ｃｍ3未満である場合、オン抵抗が０．９ｍΩ・ｓｑ以上となり、実用性に欠けるからである。一方、オン抵抗は、エピタキシャル層２０ａ〜２０ｃの不純物濃度を高くするほど低下させることができる。また、２００Ｖ以下程度の低耐圧クラスとする場合、アバランシェ電圧ＢＶｄｓｓは、エピタキシャル層２０ａ〜２０ｃの不純物濃度１×１０16／ｃｍ3付近で最大となり、エピタキシャル層２０ａ〜２０ｃの不純物濃度が高くなるほど低下する。このため、アバランシェ電圧ＢＶｄｓｓが最大となる１×１０16／ｃｍ3付近を基準として、アバランシェ電圧ＢＶｄｓｓとオン抵抗ＲｏｎＡとをともに最適な値にするには、エピタキシャル層２０ａ〜２０ｃの不純物濃度を上記範囲内とすることが好ましいからである。
【００５６】
また、特に限定しないが、例えば実施の形態１にかかる超接合半導体装置が例えば１００Ｖ程度の低耐圧クラスである場合には、ｎ型バッファ層２の不純物濃度および厚さや、３段のエピタキシャル層２０ａ〜２０ｃにそれぞれ形成される並列ｐｎ層５の不純物濃度および厚さはそれぞれ次の値をとる。図８は、実施の形態１にかかる超接合半導体装置の並列ｐｎ層の不純物濃度および厚さを示す図表である。ｎ型バッファ層２の不純物濃度および厚さは、それぞれ５．２×１０16／ｃｍ3および１．８μｍである。１段目のエピタキシャル層２０ａ（図８にはＳＪ１と記載）に形成された並列ｐｎ層５のｎ型領域３の不純物濃度、ｐ型領域４の不純物濃度および厚さは、それぞれ４．９０×１０16／ｃｍ3、４．６０×１０16／ｃｍ3および１．８μｍである。２段目のエピタキシャル層２０ｂ（図８にはＳＪ２と記載）に形成された並列ｐｎ層５のｎ型領域３の不純物濃度、ｐ型領域４の不純物濃度および厚さは、それぞれ６．００×１０16／ｃｍ3、５．６０×１０16／ｃｍ3および１．６μｍである。３段目のエピタキシャル層２０ｃ（図８にはＳＪ３と記載）に形成された並列ｐｎ層５のｎ型領域３の不純物濃度、ｐ型領域４の不純物濃度および厚さは、それぞれ６．００×１０16／ｃｍ3、５．５０×１０16／ｃｍ3および２．０μｍである。
【００５７】
また、上述した実施の形態１にかかる半導体装置の製造方法においては、並列ｐｎ層５となる１段目から３段目までのすべてのエピタキシャル層２０ａ〜２０ｃをｎ-型にドープした場合を例に説明しているが、少なくとも、ＭＯＳゲート構造を構成する４段目のエピタキシャル層２０ｄの下層にあたる３段目のエピタキシャル層２０ｃ（並列ｐｎ層５となる複数段のエピタキシャル層の最上層）がｎ-型にドープされていればよい。その理由は、少なくとも、ｐ型ベース領域９との接合部において、不純物濃度の高いｐ型領域４が横方向に拡散することを抑制することができるからである。
【００５８】
以上、説明したように、実施の形態１によれば、並列ｐｎ層となる最上段のｎ-型エピタキシャル層に形成された並列ｐｎ層のｐ型領域となるｐ型不純物領域付近にイオン注入によってｎ-型不純物領域を形成し、当該ｐ型不純物領域付近におけるｎ-型エピタキシャル層のｎ型不純物濃度を高くすることで、ＭＯＳゲート構造を構成するｐ型ベース領域との接合部において、並列ｐｎ層となる最上段のｎ-型エピタキシャル層に形成されたｐ型不純物領域の横方向拡散を抑制することができる。このため、並列ｐｎ層のｐ型領域が並列ｐｎ層のｎ型領域側へ張り出すことを抑制することができる。これによって、並列ｐｎ層のｎ型領域の、ｐ型ベース領域との接合部付近の幅が狭くならないため、チャネル（オン時にｐ型ベース領域に形成される反転層）から裏面電極へ向かって流れる電流の通路が狭くならない。したがって、ＪＦＥＴ効果によるオン抵抗の増加分（ＪＦＥＴ抵抗成分）がほぼ発生しない。これにより、トレンチゲート型を採用することで微細化を図るとともに、チャネル抵抗成分およびＪＦＥＴ抵抗成分を低減させ、かつオン抵抗が増加することを防止することができる。また、実施の形態１によれば、並列ｐｎ層のｎ型領域の、ｐ型ベース領域との接合部付近の幅が狭くならないため、並列ｐｎ層のチャージバランスが崩れることを防止することができる。これによって、アバランシェ電圧が低下することを防止することができる。
【００５９】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図９，１０は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、出発基板（出発ウエハ）として、ｎ型バッファ層２と同程度の不純物濃度を有するｎ型の半導体基板（すなわちエピタキシャル層を積層していない半導体基板）４２を用いる点である。
【００６０】
具体的には、まず、図９に示すように、出発基板として、ｎ型バッファ層２と同程度の不純物濃度を有するｎ型の半導体基板４２を用意する。次に、半導体基板４２のおもて面に、実施の形態１と同様に、並列ｐｎ層５を形成した後、単位セルのＭＯＳゲート構造およびおもて面電極１２などを形成する。すなわち、実施の形態１と同様に、並列ｐｎ層５となる１段目のエピタキシャル層（並列ｐｎ層５となる複数段のエピタキシャル層の最下層）の形成から、４段目のエピタキシャル層（並列ｐｎ層５となる複数段のエピタキシャル層の最上層の上層）に単位セルのＭＯＳゲート構造およびおもて面電極１２などを形成するまでの工程を順に行う。
【００６１】
次に、図１０に示すように、半導体基板４２を裏面側から研削していき、所定厚さ（例えばｎ型バッファ層２およびｎ+型ドレイン層（またはｐ+型コレクタ層）の総厚さ）の位置まで研削する。次に、半導体基板４２の研削後の裏面全面にｎ型不純物（またはｐ型不純物）をイオン注入し、ｎ+型ドレイン層（またはｐ+型コレクタ層）となるｎ型不純物領域（またはｐ型不純物領域）４１を形成する。次に、熱処理によりｎ型不純物領域（またはｐ型不純物領域）４１を拡散させてｎ+型ドレイン層（またはｐ+型コレクタ層）を形成する。その後、裏面電極１３の形成およびウエハのダイシングを順に行うことで、図１に示すトレンチゲート型超接合半導体装置が完成する。
【００６２】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、高価なエピタキシャルウエハを用いることなく、安価なＣＺウエハ（チョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法によって作成されたシリコンウェハ）やＦＺウエハ（浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によって作成されたシリコンウェハ）を用いて超接合半導体装置を作製することができる。
【００６３】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１１は、実施の形態３にかかる半導体装置の構造の一例を示す断面図である。図１２は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なる点は、出発基板（出発ウエハ）として、ｎ+型ドレイン層（またはｐ+型コレクタ層）と同程度の不純物濃度を有するｎ+型（またはｐ+型）の半導体基板５１を用いて、半導体基板５１のおもて面上に並列ｐｎ層５を設けた点である。すなわち、図１１に示すように、ｎ型バッファ層が設けられておらず、並列ｐｎ層５のｎ型領域３およびｐ型領域４はともに半導体基板５１に接する。
【００６４】
具体的には、まず、図１２に示すように、出発基板として、ｎ+型ドレイン層（またはｐ+型コレクタ層）と同程度の不純物濃度を有するｎ+型（またはｐ+型）の半導体基板５１を用意する。次に、半導体基板５１のおもて面に、実施の形態２と同様に、並列ｐｎ層５となる１段目のエピタキシャル層の形成から、４段目のエピタキシャル層に単位セルのＭＯＳゲート構造およびおもて面電極１２などを形成するまでの工程を順に行う。すなわち、実施の形態３におけるここまでの工程は、実施の形態１にかかる半導体装置の製造方法において、ｎ型バッファ層を形成する工程を省略すればよい。次に、半導体基板５１を裏面側から研削していき、所定厚さ（例えばｎ+型ドレイン層（またはｐ+型コレクタ層）の厚さ）の位置５１ａまで研削する。その後、裏面電極１３の形成およびウエハのダイシングを順に行うことで、図１１に示すトレンチゲート型超接合半導体装置が完成する。
【００６５】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
【００６６】
（実施の形態４）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１３は、実施の形態４にかかる半導体装置の構造の一例を示す断面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、並列ｐｎ層６５のｐ型領域６４がｎ型バッファ層２に達しない深さで設けられている点である。すなわち、並列ｐｎ層６５のすべてのｎ型領域６３は、ｎ型バッファ層２側でつながっている。
【００６７】
実施の形態４にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、例えば、並列ｐｎ層６５となる１段目のエピタキシャル層にｐ型領域６４となるｐ型不純物領域を形成するためのイオン注入の条件を調整すればよい（例えばイオン注入のドーズ量を実施の形態１よりも少なくするなど）。実施の形態５にかかる半導体装置の製造方法の、並列ｐｎ層６５となる１段目のエピタキシャル層にｐ型領域６４となるｐ型不純物領域を形成する方法以外の構成は、実施の形態１と同様である。
【００６８】
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
【００６９】
（実施の形態５）
次に、実施の形態５にかかる半導体装置の製造方法について説明する。図１４は、実施の形態５にかかる半導体装置の構造の一例を示す断面図である。実施の形態５にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、並列ｐｎ層６５のｐ型領域６４がｎ型バッファ層２に達しない深さで設けられている点である（）。すなわち、実施の形態５は、実施の形態３に実施の形態４を適用したものである。
【００７０】
実施の形態５にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法において、例えば、並列ｐｎ層６５となる１段目のエピタキシャル層にｐ型領域６４となるｐ型不純物領域を形成するためのイオン注入の条件を調整すればよい。実施の形態５にかかる半導体装置の製造方法の、並列ｐｎ層６５となる１段目のエピタキシャル層にｐ型領域６４となるｐ型不純物領域を形成する方法以外の構成は、実施の形態３と同様である。
【００７１】
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。
【００７２】
（実施例１）
次に、ｎ型バッファ層２の不純物濃度について検証した。図１５は、実施例１にかかる半導体装置のｎ型バッファ層の不純物濃度とアバランシェ電圧ＢＶｄｓｓおよびオン抵抗との関係を示す特性図である。図１５には、横軸に並列ｐｎ層５のｎ型領域３の不純物濃度に対するｐ型領域４の不純物濃度の割合（＝ｎ型不純物濃度／ｐ型不純物濃度。図１５にはＳＪ全体ｐ／ｎと記載）を示し、縦軸にアバランシェ電圧ＢＶｄｓｓおよびオン抵抗ＲｏｎＡを示す。まず、実施の形態１にかかる半導体装置の製造方法にしたがい、ｎ型バッファ層２の不純物濃度が異なる３つの試料を作製した（以下、実施例１とする）。実施例１は、１００Ｖの低耐圧クラスとした（実施例２においても同様）。ｎ型バッファ層２の厚さを１．８μｍとした。各実施例１におけるｎ型バッファ層２の不純物濃度を、それぞれ、２．０×１０15／ｃｍ3、５．０×１０15／ｃｍ3および１．０×１０16／ｃｍ3とした。実施例１の、ｎ型バッファ層２以外の条件は、実施の形態１にかかる半導体装置の製造方法に例示した１００Ｖ程度の低耐圧クラスの場合の上記諸条件としている。
【００７３】
これら各実施例１について、それぞれアバランシェ電圧ＢＶｄｓｓを測定した結果（図１５には「Ｂｕｆｆｅｒ  Ｅｐｉ濃度」と示す）およびオン抵抗を測定した結果（図１５には「ＲｏｎＡ  Ｂｕｆｆｅｒ  Ｅｐｉ濃度」と示す）を図１５に示す。図１５に示す結果より、並列ｐｎ層５のｎ型領域３の不純物濃度に対するｐ型領域４の不純物濃度の割合（ＳＪ全体ｐ／ｎ）にほぼ依存せず、ｎ型バッファ層２の不純物濃度を低くするほど、アバランシェ電圧ＢＶｄｓｓを高くすることができるが、オン抵抗ＲｏｎＡも高くなることが確認された。このため、アバランシェ電圧ＢＶｄｓｓとオン抵抗ＲｏｎＡとがともに最適となるように、ｎ型バッファ層２の不純物濃度を設定することが好ましい。また、ｎ型バッファ層２の不純物濃度は、オン抵抗ＲｏｎＡを０．９ｍΩ・ｓｑ未満とすることができる５×１０15／ｃｍ3以上であることが好ましいことがわかる。
【００７４】
（実施例２）
次に、並列ｐｎ層５となるｎ-型にドープされた複数段のエピタキシャル層２０ａ〜２０ｃの不純物濃度について検証した。図１６は、実施例２にかかる半導体装置の並列ｐｎ層の不純物濃度とオン抵抗およびゲート入力電荷量との関係を示す特性図である。図１７は、実施例２にかかる半導体装置の並列ｐｎ層の不純物濃度とアバランシェ電圧ＢＶｄｓｓおよびＲｏｎＡ・Ｑｇ特性との関係を示す特性図である。図１６には、並列ｐｎ層５となるエピタキシャル層２０ａ〜２０ｃの不純物濃度と、オン抵抗ＲｏｎＡおよびゲート入力電荷量Ｑｇとの関係を示す。図１７には、並列ｐｎ層５となるエピタキシャル層２０ａ〜２０ｃの不純物濃度と、アバランシェ電圧ＢＶｄｓｓおよびＲｏｎＡ・Ｑｇ特性との関係を示す。ＲｏｎＡ・Ｑｇ特性とは、オン抵抗ＲｏｎＡとゲート入力電荷量Ｑｇとの積であり、オン抵抗ＲｏｎＡとスイッチング特性とを含む性能指数である。実施例２の、エピタキシャル層２０ａ〜２０ｃの不純物濃度以外の条件は、実施の形態１にかかる半導体装置の製造方法に例示した１００Ｖ程度の低耐圧クラスの場合の上記諸条件としている。
【００７５】
図１６に示す結果より、エピタキシャル層２０ａ〜２０ｃの不純物濃度を高くするほど、オン抵抗ＲｏｎＡを低減させることができることが確認された。また、図１７に示す結果より、エピタキシャル層２０ａ〜２０ｃの不純物濃度を高くするほど、ＲｏｎＡ・Ｑｇ特性を向上させることができることが確認された。一方、図１７に示す結果より、アバランシェ電圧ＢＶｄｓｓは、エピタキシャル層２０ａ〜２０ｃの不純物濃度１×１０16／ｃｍ3付近で最大となり、エピタキシャル層２０ａ〜２０ｃの不純物濃度が高くなるほど低下することが確認された。このため、アバランシェ電圧ＢＶｄｓｓが最大となる１×１０16／ｃｍ3付近を基準として、アバランシェ電圧ＢＶｄｓｓとオン抵抗ＲｏｎＡとがともに最適となるように、エピタキシャル層２０ａ〜２０ｃの不純物濃度を設定することが好ましいことがわかる。
【００７６】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。具体的には、例えば、１００Ｖより低い耐圧クラスとする場合にはエピタキシャル層の不純物濃度を高くしたり、１００Ｖより高い耐圧クラスとする場合にはエピタキシャル層の不純物濃度を低くしたり、エピタキシャル層の段数を変えるなどすればよい。また、上述した各実施の形態では、ドリフト層を並列ｐｎ層とした超接合構造を例に説明しているが、これに限らず、横方向に互いに接するようにｎ型領域とｐ型領域とを配置した構造を備えた半導体装置（例えばＲＣ−ＩＧＢＴなど）にも適用可能である。また、上述した各実施の形態では、並列ｐｎ層となる複数のエピタキシャル層のうちの最上段のエピタキシャル層にｎ-型カウンター領域を形成する場合を例に説明しているが、並列ｐｎ層となる複数のエピタキシャル層の最上段以外のエピタキシャル層にも、最上段のエピタキシャル層と同様にｎ-型カウンター領域を形成してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。すなわち、ｐチャネル型超接合半導体装置である場合には、ｎ型ベース領域との接合部における並列ｐｎ層のｎ型領域の横方向拡散を抑制することができる。ｐチャネル型超接合半導体装置である場合、ｐ型バッファ層の不純物濃度および厚さはそれぞれ４．３×１０16／ｃｍ3および１．８μｍであってもよい。
【産業上の利用可能性】
【００７７】
以上のように、本発明にかかる半導体装置の製造方法は、例えば２００Ｖ以下程度の低耐圧クラスの超接合半導体装置に有用である。
【符号の説明】
【００７８】
１，４２，５１  半導体基板
２  ｎ型バッファ層
３，６３  ｎ型領域
４，６４  ｐ型領域
５，６５  並列ｐｎ層
６  トレンチ
７  ゲート絶縁膜
８  ゲート電極
９  ｐ型ベース領域
１１    層間絶縁膜
１２    おもて面電極
１３    裏面電極
２０ａ，２０ｂ，２０ｃ，２０ｄ  エピタキシャル層
２１ａ，２１ｂ，２１ｃ  ｐ型不純物領域
２２ａ，２２ｂ，２２ｃ  ｎ型不純物領域
２３    ｎ-型カウンター領域
３１，３３，３５  レジストマスク
３２，３４，３６  イオン注入
【図１】
0006375743.tif 000002
【図２】
0006375743.tif 000003
【図３】
0006375743.tif 000004
【図４】
0006375743.tif 000005
【図５】
0006375743.tif 000006
【図６】
0006375743.tif 000007
【図７】
0006375743.tif 000008
【図８】
0006375743.tif 000009
【図９】
0006375743.tif 000010
【図１０】
0006375743.tif 000011
【図１１】
0006375743.tif 000012
【図１２】
0006375743.tif 000013
【図１３】
0006375743.tif 000014
【図１４】
0006375743.tif 000015
【図１５】
0006375743.tif 000016
【図１６】
0006375743.tif 000017
【図１７】
0006375743.tif 000018
【図１８】
0006375743.tif 000019
【図１９】
0006375743.tif 000020
【図２０】
0006375743.tif 000021
【図２１】
0006375743.tif 000022
【図２２】
0006375743.tif 000023
【図２３】
0006375743.tif 000024
【図２４】
0006375743.tif 000025