(57)【特許請求の範囲】
【請求項１】
グラウンド層、電源層及び信号層が積層され、各層間が穴であるＶＩＡにより電気的に接続されている多層プリント配線板におけるＥＭＩ対策用コンデンサの実装方法において、
前記ＥＭＩ対策用コンデンサから前記グラウンド層、電源層に引き出される引き出しパターンの複数のパターンレイアウトのうち、引き出しパターンのインダクタンスＬが小さいパターンレイアウトを選択して実装し、
前記インダクタンスＬは、前記引き出しパターンの長さにおける前記ＶＩＡ間の距離と前記ＥＭＩ対策用コンデンサから前記電源層までの距離とから決定され、
引き出しパターンのレイアウト毎にシミュレーションによりモデル化し、前記ＥＭＩ対策用コンデンサが実装されるスペース、制約条件に基づいて最適なパターンレイアウトを選択することを特徴とするＥＭＩ対策用コンデンサの実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層プリント配線板におけるＥＭＩ対策用コンデンサの実装方法（プリント基板のノイズ抑制技術）に関する。
【背景技術】
【０００２】
デジタルカメラ等の電子機器では、多数の電子部品がプリント配線板に取り付けられている。
このため、プリント配線板では限られたスペースで多くの電子部品に対する配線パターンを配置できるように、グラウンド層、電源層及び信号層を積層した多層構造となっている。
しかしながら、多層構造とした場合、ＥＭＩ（Electro Magnetic Interference:電磁波干渉）という現象が生じやすく、特にＩＣ（集積回路）の安定動作が得られなくなるという問題があった。
この問題を解消すべく、バイパスコンデンサをＩＣの電源端子付近や電源プレーンに配置することが知られている。
特許文献１に記載されているように、電源層の各電源プレーンとグラウンド層とを繋ぐバイパスコンデンサを搭載し、各電源プレーン間をＡＣ的に電気接続させてその面積を拡大することにより、電子部品のオフ→オン時の急激な変化によるプレーン共振を抑制することができる。
【０００３】
特許文献２には、プリント基板上の電源ピンまたはグランドピンに対応するデカップリングコンデンサ（バイパスコンデンサ）の容量値、及びその配置が最適であるか否かを検証するためのチェックシステムが開示されている。
このチェックシステムでは、高速ＩＣに接続されたデカップリングコンデンサの最適な配置位置、最適な容量値を、計算式を用いて算出するようになっている。
仮設計されている現在のデカップリングコンデンサの配置位置、及び容量値が上記算出結果と大きく異なる場合には、デカップリングコンデンサの配置位置、及び容量値が最適になるように指示するシステムである。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この種の多層プリント配線板の設計においては、共振解析を実施してバイパスコンデンサの配置を決定している。
共振対策用の追加バイパスコンデンサの数はコストの観点から少ない方が良く、少なければ共振対策完了までのシミュレーションの回数も減って解析工数の削減（共振対策作業の能率向上）にも寄与することとなる。
本発明者の実験によれば、コンデンサから引き出されるパターンや、層間を電気的に接続するためのメッキ穴であるＶＩＡのインダクタンスＬの値が、共振対策におけるバイパスコンデンサの追加実装に影響していることが明らかになった。
しかしながら、今までのバイパスコンデンサの実装に関しては、コンデンサから引き出されるパターンやＶＩＡのインダクタンスＬの値は考慮されていなかった。
電源シミュレーションやプレーン共振シミュレーションにおいても上記Ｌ値は、一定値（固定値）を用いており、実際のＬ値よりも大きく、対策で追加するコンデンサ数が必要以上に増えてしまうという問題があった。
【０００５】
本発明は、このような現状に鑑みてなされたもので、共振対策で追加するバイパスコンデンサの数を低減でき、コスト低下、共振対策作業の能率向上に寄与できるＥＭＩ対策用コンデンサの実装方法の提供を、その主な目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、グラウンド層、電源層及び信号層が積層され、各層間が穴であるＶＩＡにより電気的に接続されている多層プリント配線板におけるＥＭＩ対策用コンデンサの実装方法において、前記ＥＭＩ対策用コンデンサから前記グラウンド層、電源層に引き出される引き出しパターンの複数のパターンレイアウトのうち、引き出しパターンのインダクタンスＬが小さいパターンレイアウトを選択して実装し、前記インダクタンスＬは、前記引き出しパターンの長さにおける前記ＶＩＡ間の距離と前記ＥＭＩ対策用コンデンサから前記電源層までの距離とから決定され、引き出しパターンのレイアウト毎にシミュレーションによりモデル化し、前記ＥＭＩ対策用コンデンサが実装されるスペース、制約条件に基づいて最適なパターンレイアウトを選択することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、共振対策で追加するバイパスコンデンサの数を低減でき、コスト低下、共振対策作業の能率向上に寄与できる。
【図面の簡単な説明】
【０００８】
【図１】平行平板共振の現象を説明するための図である。
【図２】ＥＭＩ対策用コンデンサによる共振対策構成を示す図である。
【図３】ＥＭＩ対策用コンデンサの配置におけるＬ値が小さい場合の有利性を説明するための図である。
【図４】コンデンサの追加と共振周波数との関係を示す図である。
【図５】引き出しパターンのＬ値が小さい場合と大きい場合のコンデンサ追加に係る差を示す図である。
【図６】引き出しパターンとＶＩＡのＬ値について説明するための図である。
【図７】コンデンサ配置における引き出しパターンのレイアウトの差によるＬ値の違いを示す図である。
【図８】引き出しパターンの形状を示す図で、（ａ）はＢＥＳＴ形状を示す図、（ｂ）はＮＯＲＭＡＬ形状を示す図である。
【図９】電源層までの距離を説明するための多層プリント配線板の断面図である。
【図１０】ＮＯＲＭＡＬ形状におけるＬ値とＶＩＡ間距離との関係を示す特性図である。
【図１１】ＮＯＲＭＡＬ形状におけるＬ値のシミュレーション結果と直線近似式を示す図である。
【図１２】引き出しパターンの構成要素をパラメータとした図である。
【図１３】ＶＩＡの数と引き出しパターンの種類を示す図である。
【図１４】引き出し角、穴径、電源長、ＧＮＤ長、電源幅、ＧＮＤ幅の関係を示す図である。
【図１５】各引き出しパターンにおける構成要素のＬ値への寄与度を示す図である。
【図１６】各引き出しパターンにおける構成要素のＬ値への寄与度を示す図である。
【図１７】プレーンの条件を示す図である。
【図１８】各プレーンにおける引き出しパターンを示す図である。
【図１９】プレーン形状の違いによる共振モードによる影響等を説明する図である。
【図２０】電源プレーンとＧＮＤプレーン間の距離等による影響を説明する図である。
【図２１】コンデンサから電源層までの距離による影響を説明する図である。
【図２２】引き出しパターンのＬ値の大小によるプレーン共振対策コンデンサ数の差を示す図である。
【図２３】本発明のシミュレーションの精度を確認するための特性図である。
【図２４】実測の条件で含まれる誤差を説明するための図である。
【図２５】本発明のシミュレーションにおいて実測での誤差を無くすことができることを説明するための図である。
【図２６】通常のパターンレイアウト（ＮＯＲＭＡＬ）のＬ値と、近似直線式を示す図である。
【図２７】追加コンデンサ削減効果を確認するための実験における対象基板と基板の層構成を示す図である。
【図２８】対策前のプレーンの電圧強度マップ図である。
【図２９】対策前のプレーンにおける最大電圧を示すグラフである。
【図３０】従来手法における対策後のプレーンの電圧強度マップ図である。
【図３１】本発明のナレッジ手法による対策後のプレーンの電圧強度マップ図である。
【図３２】対策後のプレーンの最大電圧周波数特性を示す図で、（ａ）は従来手法における図、（ｂ）は本発明のナレッジ手法による図である。
【図３３】本発明に係るシミュレーション装置を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態を図を参照して説明する。
まず、図１乃至図６に基づいて、プレーン共振対策でバイパスコンデンサ（以下、単に「コンデンサ」ともいう）を追加するときのインダクタンスＬの値（以下、単に「Ｌ値」ともいう）の影響について説明する。
図１に示すように、ＧＮＤ（グラウンド）プレーン２と電源プレーン４とが誘電体を挟んで平行な位置にある場合、平行平板共振を起こし、定在波が発生する。
このため、図２に示すように、電界（電圧）強度の強い位置にコンデンサ６を追加し、インピーダンスを下げて共振対策をすることになる。
コンデンサをプリント配線基板（以下、単に「基板」ともいう）に配置すると、コンデンサの持つ容量とＥＳＬ（等価直列インダクタンス）とに加え、引き出しパターン８のＬ値が含まれる。
図２において符号１０は、基板の層間を電気的に接続するメッキ穴としてのＶＩＡを示す。電源プレーンとＧＮＤプレーンの位置順位は上記に限定されない。
【００１０】
図３に示すように、基板（プレーン）の容量がＣ’のときに、容量Ｃ、ＥＳＬと引き出しのインダクタンスＬのコンデンサを実装した場合、Ｌ値が小さいと共振がより高い周波数になる。
すなわち、共振を１ＧＨｚ以上にするためのコンデンサ数が少なくて済む。
図４に示すように、共振１ＧＨｚ以下の場合には更にコンデンサの追加が必要であるが、Ｌ値が小さいと共振１ＧＨｚ以上となってコンデンサの追加は不要となる。
【００１１】
この原理を図５に基づいて詳細に説明する。
引き出しパターンのＬが小さい場合、プレーンサイズに合った定在波が発生する。
電界（電圧）が高い位置（両端）にコンデンサを追加すると、電源インピーダンスが低下して電界が低下する。これにより定在波の周期が変わり、共振周波数が高くなる。
プレーン共振対策では、共振周波数が１ＧＨｚ以上となるまでコンデンサを追加する。
電界（電圧）が高い位置（中央）にコンデンサを追加すると、共振周波数が１ＧＨｚ以上となり、プレーン共振対策が完了する。
【００１２】
引き出しパターンのＬが大きい場合も、プレーンサイズに合った定在波が発生する。
この場合、電界（電圧）が高い位置（両端）にコンデンサを追加すると、Ｌが大きい分、電界が下がらず定在波の周期が延びる。
すなわち、Ｌが小さいときに比べて共振周波数が低くなる。
電界（電圧）が高い位置（中央）にコンデンサを追加しても、共振周波数が高周波へ移動し難い。このため、共振周波数を１ＧＨｚ以上にするためのコンデンサ数が増すことになる。
【００１３】
図６に基づいて、引き出しパターンとＶＩＡのＬ値について説明する。
図６（ａ）に示すように、導体の持つＬ値は、導体部分の長さｌに比例してインダクタンスが増加するため、短くするとインダクタンスＬが減少する。
自由空間における長さｌ［ｍｍ］、半径ｒ［ｍｍ］の円形断面を持つリード線のＬは下記の式で求められる。
【００１４】
【数１】
0006421467.tif 000002
【００１５】
図６（ｂ）に示すように、自由空間における厚さ［ｍｍ］、パターン幅Ｗ［ｍｍ］、長さｌ［ｍｍ］の銅箔パターンのＬは下記の式で求められる。
【００１６】
【数２】
0006421467.tif 000003
【００１７】
図６（ｃ）に示すように、２つのスルーホールが逆方向の電流を運ぶ場合、互いに近くに置くと、２つの間の相互インダクタンスが大きくなる。
逆方向の電流経路では、互いの磁束を打ち消し合うため、インダクタンスＬが減少する。
【００１８】
図７乃至図９に基づいて、引き出しパターンのレイアウト例とＬ値との関係について説明する。
図７は、Ｌ値が小さくなる引き出しパターンレイアウト（ＢＥＳＴ）と、通常の引き出しパターンレイアウト（ＮＯＲＭＡＬ）のＬ値を３Ｄ  ＥＭＣシミュレーションを用いて算出した結果を示している。
図８に示すように、ＢＥＳＴ形状における引き出しパターン長Ｐは０．３ｍｍ、ＶＩＡ間距離Ｓは１．０ｍｍ、ＶＩＡ径は０．３ｍｍである。
ＶＩＡ間距離Ｓは、穴中心間の距離である。
図７に示すように、ＮＯＲＭＡＬ形状では、引き出しパターン長Ｐを、０．３ｍｍ、０．９ｍｍ、１．５ｍｍと振り、ＶＩＡ間距離Ｓを、２．５ｍｍ、３．７ｍｍ、４．９ｍｍと振っている。
【００１９】
図９に示すように、電源層までの距離ｔは、基板１２の部品配置面１２ａから、ＧＮＤプレーン２又は電源プレーン４のいずれか遠い面までの距離である。
本シミュレーションで確認した範囲は、電源プレーンとＧＮＤプレーンの層間距離ｍを０．１ｍｍに固定したものである。
図７に示すように、インダクタンスＬが０．８ｎＨ以下について見てみると、ＢＥＳＴ形状では６マス存在するのに対し、ＮＯＲＭＡＬ形状では１マス（０．６９）しか存在しない。
【００２０】
図１０及び図１１に、ＮＯＲＭＡＬ形状におけるＬ値と、近似直線式を示す。
図１０に示すように、電源層までの距離毎に分類したときのＬ値は、ＶＩＡ間距離に線形近似の特性となっている。
近似直線式は、図１１に示すようなものとなる。
【００２１】
引き出しパターンのＬ値に寄与する要因の検証を行った。
具体的には、引き出しパターンレイアウトのどの構成要素がＬ値に影響するかを検証し、Ｌ値が小さくなる引き出しパターンレイアウトを求めた。
図１２に示すように、引き出しパターンの構成要素をパラメータとし、Ｌ１８直交表（図１５）に割付けた。
図１３はＶＩＡの数と配置形状を示し、図１４は引き出し角、ＶＩＡの穴径、電源長、ＧＮＤ長、電源幅、ＧＮＤ幅を示している。
【００２２】
Ｌ値の測定結果を図１５に示す。ネットワークアナライザで反射特性を測定してインピーダンス変換し、共振周波数からＬ値を求めている。
図１６は、引き出しパターンの構成要素のＬ値への寄与度についての要因効果を示す図である。
図１６から明らかなように、ＶＩＡの数は多い方が良いが、ＶＩＡの配置が直線の場合（ＮＯＲＭＡＬ）では効果が少ない。
ＶＩＡ間距離は近い方が良い。
引き出しパターン長は短い方が良い。
ＶＩＡの穴径大、引き出しパターン幅の広い方が導体面積が広がってＬ値は小さくなる効果があると考えられるが、直交表の交互作用（他因子の影響）で効果が見えないので、他因子に比べ効果が小さい。
【００２３】
次に、引き出しパターンのＬ値によるプレーン共振対策のコンデンサ数の差について説明する。
引き出しパターンのＬ値が小さい／大きい条件でプレーン共振対策を行った場合に、Ｌ値が小さい方が対策コンデンサ数が減少するかどうかを検証した。
上記Ｌ１８直交表（図１５）の中で、Ｌ値に差がある２条件（No.１、No.３）で比較した。
共振対策に必要なコンデンサ数は、プレーンの大きさ、プレーンの間隔で異なるため、プレーンの条件を図１７のＬ４直交表に割付けた。
No.１、No.３における引き出しパターンを図１８に示す。
【００２４】
図１９に示すように、共振モード（共振の方向）による影響、プレーンのインピーダンスの影響を検証するために、プレーン形状をパラメータとした。
プレーン形状が広い矩形状の場合、多方向に共振が分布するため、インピーダンスは低くなる。
プレーン形状が狭い矩形状（帯状）の場合、１ＧＨｚ以下では１方向の共振となり、インピーダンスは高くなる。
ＤＥＭＩＴＡＳ（プレーン共振解析シミュレーション装置）でプレーン共振解析を実施した基板から抽出した結果、四角い形状では共振方向が多方向となり、プレーンのインピーダンスは低くなった（図１７におけるプレーン１）。
細長い形状では、共振方向が１方向となり、プレーンのインピーダンスは高くなった（図１７におけるプレーン２）。
【００２５】
図２０に示すように、電源／ＧＮＤプレーン間距離によるプレーンのインピーダンスの影響、電源／ＧＮＤプレーン間距離の差によるＶＩＡの相互インダクタンスの影響を検証するために、ＧＮＤ層はＬ２固定とし、電源層をＬ３（近い）、Ｌ５（遠い）とした。
図２１に示すように、コンデンサから電源／ＧＮＤプレーンまでの距離によるＶＩＡのインダクタンスの影響を検証するために、部品配置面をＬ１とＬ６とした。
ここでのＬはレイヤーを意味する。
【００２６】
図２２に、引き出しパターンのＬ値の大小によるプレーン共振対策コンデンサ数の差を示す。
直交表のいずれの組合せでも、Ｌ値の小さい引出しパターンの方がプレーン共振対策に必要なコンデンサ数が少ない。
Ｌ値の小さい引出しパターンにすることでコンデンサ数を削減でき、部品コストダウンとなる。
プレーン共振解析シミュレーション装置による解析ときに、追加コンデンサ数が少なくなることで対策完了までのシミュレーション回数が減り、工数削減となる。
すなわち、共振対策作業の能率向上に寄与できる。
【００２７】
次に引き出しパターン部分のＬ値のシミュレーションについて説明する。
上記ＤＥＭＩＴＡＳのプレーン共振対策で使用されるコンデンサモデルに必要なＬは、プレーン間の特性であるが、基板の実測から得られるＬ値は測定ＶＩＡまでを含んでしまう。
このため、測定位置までの不要なＬを除くために、３Ｄ  ＥＭＣシミュレーションを用いて引出しパターンのＬ値を求める。
【００２８】
シミュレーションでＬ値の算出が可能であるかの精度を確認した。実測で使用した１８種類の引出しパターン基板からＬ値の異なる５条件をモデルとして比較した。
その結果を図２３に示す。ＳＩＭ（シミュレーション）による近似直線は、実測（ｙ＝ｘ）の理想直線上にのっている。
相関係数ｒも０．９９５と十分精度がとれており、シミュレーションでＬ値の算出が可能であることが明らかである。その理由を以下に説明する。
図２４に示すように、実測では表面層に引き出さないと測定できない。測定位置まで引き出している分、Ｌ値が大きくなる。
【００２９】
これに対し、シミュレーションででは、図２５に示すように、測定位置を基板内に配置することで実測での誤差分を無くしてＬ値を算出することができる。
Ｌ値は、引き出しパターンの長さにおけるＶＩＡ間の距離とコンデンサから電源層までの距離とから決定される。
【００３０】
図２６に、通常のパターンレイアウト（ＮＯＲＭＡＬ）のＬ値と、近似直線式を示す。
電源層までの距離毎に分類したときのＬ値は、ＶＩＡ間距離に線形近似の特性となっている。
シミュレーションから算出したＬ値と、近似式から算出したＬ値との相関係数は、ほぼ１となっている。
【００３１】
次に、追加コンデンサ数の削減効果について説明する。
ＤＥＭＩＴＡＳ（プレーン共振解析シミュレーション装置）のプレーン共振対策のコンデンサ配置に、本発明のナレッジ手法（レイアウトに応じたＬ値を用いる手法）を用いて試行した。
従来手法（Ｌ値を２ｎＨに固定）と追加コンデンサ数を比較し、追加コンデンサ削減効果を確認した。
【００３２】
対象基板、基板の層構成は図２７に示す通りである。基板はグラウンド層、電源層及び信号層が積層されたもので、Ｌ（Layer）１と４は信号層を、Ｌ２はグラウンド層を、Ｌ３は電源層を示している。
図２８は対策前のプレーンを示す図である。プレーン種類：５Ｖ、プレーン位置：Ｌ３（レイヤー３）で、初期実装コンデンサ位置は７箇所である。
図２９は、対策前のプレーンにおける最大電圧（励振源電圧に対するプレーン上での最大値）を示すグラフである。
【００３３】
図３０は従来手法における対策後のプレーンの電圧強度マップ図、図３１は本発明のナレッジ手法による対策後のプレーンの電圧強度マップ図である。
図３２は対策後のプレーンの最大電圧周波数特性を示す図で、（ａ）は従来手法における図、（ｂ）は本発明のナレッジ手法による図である。
図３０と図３１から、本発明のナレッジ手法によれば、従来手法に対して８個の追加コンデンサを削減できる。
すなわち、３５％のコンデンサ削減効果を確認することができた。
【００３４】
図３３に、本発明に係る多層プリント配線板におけるＥＭＩ対策用コンデンサの実装を支援するシミュレーション装置を示す。
シミュレーション装置２０は、ディスプレイ２２と、制御手段２４とを有している。
基板の設計データが入力されると、制御手段２４は、ＥＭＩ対策用コンデンサからグラウンド層、電源層に引き出される引き出しパターンの複数のパターンレイアウトについてインダクタンスＬを求める。
制御手段２４は、入力された設計データから、ＥＭＩ対策用コンデンサが実装されるスペース、制約条件を抽出し、これらの制約下で適正となるインダクタンスＬの小さいパターンレイアウトを選択し、その結果をディスプレイ２２に表示する。
換言すると、制御手段２４は、引き出しパターンのレイアウト毎にシミュレーションによりモデル化し、コンデンサが実装されるスペース、制約条件に基づいて最適なパターンレイアウトを選択する。
【００３５】
予め求められた各インダクタンスＬをデータテーブル（例えば図１５）として保持し、ＥＭＩ対策用コンデンサが実装されるスペース、制約条件の設定に基づいてインダクタンスＬの小さいパターンレイアウトを選択するようにしてもよい。
【００３６】
以上、本発明の好ましい実施の形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、上述の説明で特に限定しない限り、特許請求の範囲に記載された本発明の趣旨の範囲内において、種々の変形・変更が可能である。
本発明の実施の形態に記載された効果は、本発明から生じる最も好適な効果を例示したに過ぎず、本発明による効果は、本発明の実施の形態に記載されたものに限定されるものではない。
【符号の説明】
【００３７】
２  グラウンド層
４  電源層
６  ＥＭＩ対策用コンデンサとしてのバイパスコンデンサ
１０  ＶＩＡ
１２  多層プリント配線板
Ｐ  引き出しパターンの長さ
Ｓ  ＶＩＡ間の距離
【先行技術文献】
【特許文献】
【００３８】
【特許文献１】特開２００７−２５８３１０号公報
【特許文献２】特開２００２−１６３３７号公報
【図１】
0006421467.tif 000004
【図２】
0006421467.tif 000005
【図３】
0006421467.tif 000006
【図４】
0006421467.tif 000007
【図５】
0006421467.tif 000008
【図６】
0006421467.tif 000009
【図７】
0006421467.tif 000010
【図８】
0006421467.tif 000011
【図９】
0006421467.tif 000012
【図１０】
0006421467.tif 000013
【図１１】
0006421467.tif 000014
【図１２】
0006421467.tif 000015
【図１３】
0006421467.tif 000016
【図１４】
0006421467.tif 000017
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0006421467.tif 000031
【図２９】
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【図３０】
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【図３１】
0006421467.tif 000034
【図３２】
0006421467.tif 000035
【図３３】
0006421467.tif 000036