(57)【特許請求の範囲】
【請求項１】
入力信号に対して正常動作し、正常な出力信号を出力する第１正規回路と、
前記第１正規回路からの出力信号が入力され、前記第１正規回路からの出力信号に対して正常動作し、正常な出力信号を出力する第２正規回路と、
前記第１正規回路からの出力信号が分岐入力され、後続する回路の動作に対して悪影響を与える出力信号を出力する偽装回路と、
インバータ回路を含み、前記第２正規回路からの出力信号と前記偽装回路からの出力信号とが入力され、前記第２正規回路の出力信号はそのまま出力し、前記偽装回路の出力信号は前記インバータ回路を介して出力する伝達決定回路と、
前記伝達決定回路からの出力信号が入力され、前記第２正規回路からの出力信号に対して正常動作し、正常な出力信号を出力する第３正規回路とを備える偽造防止回路。
【請求項２】
前記インバータ回路は、
ＰチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、及び、ＮチャンネルＭＯＳトランジスタによって構成され、
前記ＰチャンネルＭＯＳトランジスタ、及び、前記ＮチャンネルＭＯＳトランジスタのチャンネル領域へのイオン注入ドーズ量を調整することにより、ドレイン電流が流れ始めるゲート電圧の閾値を調整することが可能である、請求項１に記載の偽造防止回路。
【請求項３】
前記ＰチャンネルＭＯＳトランジスタ、及び、前記ＮチャンネルＭＯＳトランジスタを、前記ドレイン電流が流れ始めるゲート電圧の閾値を調整することにより、入力信号によらず常時ＯＦＦ、または、常時ＯＮとすることが可能な、請求項２に記載の偽造防止回路。
【請求項４】
前記偽装回路からの出力は、前記ＰチャンネルＭＯＳトランジスタ及び前記ＮチャンネルＭＯＳトランジスタから成るインバータ回路を介して、前記第３正規回路へ出力する、請求項３に記載の偽造防止回路。
【請求項５】
前記ＰチャンネルＭＯＳトランジスタ、または、前記ＮチャンネルＭＯＳトランジスタのいずれか一方を、前記チャンネル領域へのイオン注入ドーズ量の調整により入力信号によらず常時ＯＦＦとし、
前記ＰチャンネルＭＯＳトランジスタ、または、前記ＮチャンネルＭＯＳトランジスタのいずれか他方を、前記チャンネル領域へのイオン注入ドーズ量の調整により入力信号によらず常時ＯＮとする、請求項４に記載の偽造防止回路。
【請求項６】
前記第２正規回路からの出力は、ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタから成る第１インバータ回路を介して、前記第３正規回路へ出力し、
前記偽装回路からの出力は、ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタから成る第２インバータ回路を介して、前記第３正規回路へ出力し、
前記第２インバータ回路は、ＰチャンネルＭＯＳトランジスタを前記チャンネル領域へのイオン注入ドーズ量の調整により入力信号によらず常時ＯＦＦとし、ＮチャンネルＭＯＳトランジスタを前記チャンネル領域へのイオン注入ドーズ量の調整により入力信号によらず常時ＯＮとする、請求項３に記載の偽造防止回路。
【請求項７】
前記インバータ回路をトランスファゲート回路に置き換える、請求項４に記載の偽造防止回路。
【請求項８】
前記第２正規回路からの入力に前記トランスファゲート回路を挿入する、請求項７に記載の偽造防止回路。
【請求項９】
前記偽装回路が、前記第１正規回路の出力を入力とする２ＮＡＮＤ回路、シフトレジスタ回路、加算回路、または、乗算回路である、請求項１乃至８のいずれか１項に記載の偽造防止回路。
【請求項１０】
前記伝達決定回路を、さらに、前記第１正規回路と前記第２正規回路及び前記偽装回路との間に挿入する、請求項１乃至９のいずれか１項に記載の偽造防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、偽造防止回路に関する。
【背景技術】
【０００２】
他社が開発、製造したＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を偽造し、違法に販売する行為が、行われる場合がある。近年、リバースエンジニアリングが発達し、対象のＬＳＩを入手しさえすれば、偽造業者や関連する悪用業者は、物理的な分解、解析により、ＬＳＩの構造だけでなく回路まで再現し、製造することが可能になっている。このような、物理的な分解、解析行為を阻止することは難しく、分解、解析をされても、いかに再現できないものを製造するかが重要である。
【０００３】
特許文献１は、集積回路に含まれる機能のコピーを防止するためのコピー防止技術について開示している。このコピー防止技術は、トランジスタの製造工程におけるイオン注入方法を変更して、ダミー部品を作成し、ＮＡＮＤ回路などのロジック・セルの中に、ダミー部品を混在させて、間欠的に論理エラーを発生させ、コピー者による、エラーの原因追究を難しくさせる。
【０００４】
特許文献２は、集積回路のリバースエンジニアリングを混乱させるために、集積回路に偽装セルを混在させる技術を開示している。偽装セルは、トランジスタの製造工程でドーパント不純物のイオンを注入することにより、異なる形式の論理回路を実質的に同じ寸法と幾何学的配置で形成する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０２−２０１９３５号公報
【特許文献２】特開平０９−０９２７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１は、間欠エラーの発生はダミー部品を含むＮＡＮＤ回路などの論理回路の構成に基づくが、物理的なエラーの発生源は、ダミー部品のトランジスタ単体の製造条件の変更のみに依存する。従って、トランジスタ単体の偽装効果が小さければ、回路全体での偽装効果も小さくなる。
【０００７】
特許文献２は、トランジスタの製造条件により偽装セルを作成するが、特許文献１と同様に、物理的なエラーの発生源は、ダミー部品のトランジスタ単体の製造条件の変更のみに依存する。
【０００８】
このように、上記の特許文献の技術では、物理的なエラーの発生源は、ダミー部品のトランジスタ単体の製造条件の変更のみに依存する。従って、トランジスタ単体の偽装効果が小さければ、回路全体での偽装効果も小さくなる、という問題がある。
【０００９】
このため、本発明の目的は、上述した課題である、物理的なエラーの発生源は、ダミー部品のトランジスタ単体の製造条件の変更のみに依存し、トランジスタ単体の偽装効果が小さければ、回路全体での偽装効果も小さくなる、という問題を解決することにある。
【課題を解決するための手段】
【００１０】
本発明の偽造防止回路は、第１正規回路から第２正規回路を介して第３正規回路に信号を出力する偽造防止回路であって、前記第１正規回路の出力を分岐して入力し、前記第３正規回路に出力する、偽装回路と、前記第２正規回路の出力は、前記第３正規回路へ正常に出力し、前記偽装回路の出力は、ＰチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、及び、ＮチャンネルＭＯＳトランジスタから構成されるインバータ回路を介して前記第３正規回路へ出力する、伝達決定回路と、を備え、前記ＰチャンネルＭＯＳトランジスタ、及び、前記ＮチャンネルＭＯＳトランジスタのチャンネル領域へのイオン注入ドーズ量を調整可能である。
【発明の効果】
【００１１】
本発明によれば、偽造業者が製造したＬＳＩは、正常回路に対して、偽装回路がもたらす悪影響を加えることになり、正常動作を為し得なくなる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、偽造防止回路の構成の一例を示すブロック図である。
【図２】図２は、伝達決定回路の構成の一例を示す図である。
【図３】図３は、ＭＯＳトランジスタの構成、及び、動作を説明する図である。
【図４】図４は、第二の実施形態に係る、偽造防止回路の構成の一例を示す図である。
【図５】図５は、第三の実施形態に係る、偽造防止回路の構成の一例を示す図である。
【図６】図６は、第四の実施形態に係る、偽造防止回路の構成の一例を示す図である。
【図７】図７は、第五の実施形態に係る、偽造防止回路の構成の一例を示す図である。
【図８】図８は、第六の実施形態に係る、偽造防止回路の構成の一例を示すブロック図である。
【図９】図９は、第七の実施形態に係る、偽造防止回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１３】
＜第一の実施形態＞
本発明の第一の実施の形態について、図面を参照して詳細に説明する。
【００１４】
図１は、偽造防止回路１０の構成の一例を示すブロック図である。
【００１５】
偽造防止回路１０は、ＬＳＩ等を構成する正規回路の中で、任意の箇所に任意の数だけ偽装回路２１と伝達決定回路２２を配置する。
【００１６】
図１では、一例として、第１正規回路１１、第２正規回路１２、及び、第３正規回路１３が直列に接続して、期待する正常動作が行われる回路（以下、正常回路）について説明する。
【００１７】
そして、図１の偽造防止回路１０では、上記の正常回路に、偽装回路２１及び伝達決定回路２２を、各々、１つずつ追加する。
【００１８】
偽装回路２１は、第１正規回路１１の出力信号を分岐して入力信号とする。
【００１９】
なお、偽装回路２１の回路は、正常回路の正常動作へ悪影響を与える内容であれば、どんな回路でも良く、限定されるものではない。例えば、偽装回路２１は、簡単なものでは、正規回路の任意の出力信号を入力信号とする２ＮＡＮＤ回路、シフトレジスタ回路、加算回路、または、乗算回路などであり、通常の論理回路設計者にとって、その構築は非常に容易である。偽装回路２１は、これらの他、上記の回路を任意に組み合わせたり、実際に正規回路の一部を切り出し複写して構築することも可能である。
【００２０】
伝達決定回路２２は、第２正規回路１２の出力信号（第２正規回路１２からの入力信号）３１と偽装回路２１の出力信号（偽装回路２１からの入力信号）３２とを入力信号とし、伝達決定処理を行い、第３正規回路１３への出力信号３３と第３正規回路１３への出力信号３４を送出する。
【００２１】
図２は、伝達決定回路２２の構成の一例を示す図である。
【００２２】
伝達決定回路２２は、第２正規回路１２からの入力信号３１については、そのまま第３正規回路１３への出力信号３３として送出する。
【００２３】
一方、伝達決定回路２２は、偽装回路２１からの入力信号３２については、ＰチャンネルＭＯＳトランジスタ（ＴＲ）であるＰ−ＴＲ１０１とＮチャンネルＭＯＳトランジスタ（ＴＲ）であるＮ−ＴＲ１０２から成るインバータ回路を介して第３正規回路１３へ送出する出力信号３４とする。
【００２４】
正規の製造業者は、図２に示す伝達決定回路２２内のＰ−ＴＲ１０１とＮ−ＴＲ１０２について、製造条件の調整により入力信号（ゲート信号）によらず常時ＯＦＦとさせる（製造条件の調整については図３で後述する）。この場合、インバータ回路の出力は、常に「Ｈｉｇｈ」（高い）インピーダンスの状態となる。
【００２５】
図３は、ＭＯＳトランジスタの構成、及び、動作を説明する図である。
【００２６】
図３を用いて、ＭＯＳトランジスタを常時ＯＦＦさせる方法を説明する。
【００２７】
なお、図３は、ＮチャンネルＭＯＳトランジスタについて説明するが、ＰチャンネルＭＯＳトランジスタであっても注入材料によるＰ型かＮ型の違いがあるだけで構成や動作の考え方は同様であるため、説明は省略する。
【００２８】
ＮチャンネルＭＯＳトランジスタ（以下、トランジスタとも記載）は、シリコン基板上に構成されたＰウェルまたはＰサブストレート内に、Ｎ型のソースとドレイン領域を配置し、それらにまたがる形でゲート酸化膜を挟んでゲート電極部を配置することで構成される。
【００２９】
ゲートに電圧が印加されゲート−ソース間電圧ＶＧＳが閾値以上になると、ドレイン−ソース間のチャンネル領域を介して、ドレイン電流ＩＤが流れる。
【００３０】
なお、正規の使用においては、トランジスタは、ゲートに加える信号（ゲート信号）を「１」と「０」とで変化させることでＩＤを流したり流さなかったりする。つまり、正規の使用において、トランジスタは、ゲート信号に従ってＯＮ／ＯＦＦ動作することになる。
【００３１】
さらに、下の動作図に示すように、チャンネル領域へのイオン注入ドーズ量を調整することで、ＩＤが流れ始めるＶＧＳの閾値を調整することが可能である。これにより、実際に、対象のＬＳＩで使われるＶＧＳを印加する範囲（ゲート信号「０」と「１」の電位の範囲）では、トランジスタは、常にＯＮさせることも、常にＯＦＦさせることも可能である。
【００３２】
以上から、正規の製造業者が製造するＬＳＩの偽造防止回路１０は、偽装回路２１からの信号３２を第３正規回路１３へは送出せず、第２正規回路１２からの信号３１のみを第３正規回路１３へ送出する。
【００３３】
これに対して、偽造業者は、前述したＰ−ＴＲ１０１とＮ−ＴＲ１０２に加えた製造条件の調整まで分析、把握することは困難である。このため、偽造業者は、正規のトランジスタと同様な製造条件でトランジスタを製造してしまうため、そのトランジスタは入力信号に従い動作をすることになる。すなわち、したがって、偽造業者が製造したＬＳＩの伝達決定回路２２は、第２正規回路１２からの入力信号３１だけでなく、偽装回路２１からの入力信号３２をも第３正規回路１３へ送出することになる。
【００３４】
本実施形態に係る偽造防止回路１０は、以下に記載するような効果を奏する。
【００３５】
偽造業者が製造したＬＳＩは、正常回路に対して、偽装回路２１がもたらす悪影響を加えることになり、正常動作を為し得なくなる。
【００３６】
その理由は、以下に依る。すなわち、第１正規回路１１から第２正規回路１２を介して第３正規回路１３に信号を出力する偽造防止回路１０において、第１正規回路１１の出力を分岐して入力し、第３正規回路１３に出力する、偽装回路３１と、第２正規回路１２の出力は、第３正規回路１３へ正常に出力し、偽装回路２１の出力は、ＰチャンネルＭＯＳトランジスタ、及び、ＮチャンネルＭＯＳトランジスタから構成されるインバータ回路を介して第３正規回路１３へ出力する、伝達決定回路２２と、を備え、ＰチャンネルＭＯＳトランジスタ、及び、ＮチャンネルＭＯＳトランジスタのチャンネル領域へのイオン注入ドーズ量を調整可能であるからである。
＜第二の実施形態＞
次に、本発明の第二の実施の形態について図面を参照して詳細に説明する。
【００３７】
図４は、第二の実施形態に係る、偽造防止回路２０の構成の一例を示す図である。
【００３８】
なお、本実施形態の偽造防止回路２０において、伝達決定回路４２を除く他の構成要素は、図１に示す偽造防止回路１０と同一であるものとする。
【００３９】
図４の伝達決定回路４２は、図２と同様に、第２正規回路１２からの入力信号３１については、そのまま第３正規回路１３への出力信号３３として送出する。一方、伝達決定回路４２は、偽装回路２１からの入力信号３２については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１０３とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１０４から成るインバータ回路を介して、第３正規回路１３へ送出する出力信号３４とする。
【００４０】
本実施形態の伝達決定回路４２においては、正規の製造業者は、Ｐ−ＴＲ１０３を前述した製造条件の調整により入力信号によらず常時ＯＦＦとさせる。一方、正規の製造業者は、Ｎ−ＴＲ１０４を同じく製造条件の調整により入力信号によらず常時ＯＮとさせる。この場合、インバータ回路の出力は、常に「０」レベルとなる。
【００４１】
第一の実施形態では、インバータ回路の出力３４は常に「Ｈｉｇｈ」インピーダンスの状態となり、第３正規回路１３の入力端子までの距離や性能によっては「Ｈｉｇｈ」インピーダンス入力が適さない場合も考えられる。このような場合、本実施形態のように、出力３４は、「０」レベルに確定させることが有効となる。
【００４２】
なお、上記とは逆に、Ｐ−ＴＲ１０３を入力信号によらず常時ＯＮとさせ、Ｎ−ＴＲ１０４を入力信号によらず常時ＯＦＦとさせ、インバータ回路の出力は常に「１」レベルとなる方法も同様に有効である。
【００４３】
本実施形態に係る偽造防止回路２０は、以下に記載するような効果を奏する。
【００４４】
伝達決定回路４２の第３正規回路１３への出力３４は、常に「０」レベルにすることができる。
【００４５】
その理由は、Ｐ−ＴＲ１０３を製造条件の調整により入力信号によらず常時ＯＦＦとさせ、Ｎ−ＴＲ１０４を製造条件の調整により入力信号によらず常時ＯＮとさせるからである。
＜第三の実施形態＞
次に、本発明の第三の実施の形態について図面を参照して詳細に説明する。
【００４６】
図５は、第三の実施形態に係る、偽造防止回路３０の構成の一例を示す図である。
【００４７】
なお、本実施形態の偽造防止回路３０において、伝達決定回路５２を除く他の構成要素は、図１に示す体偽造防止回路１０と同一であるものとする。
【００４８】
図５の伝達決定回路５２は、第２正規回路１２からの入力信号３１については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１０５とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１０６から成るインバータ回路（第１インバータ回路）を介して第３正規回路１３へ送出する出力信号３３とする。
【００４９】
また、伝達決定回路５２は、偽装回路２１からの入力信号３２については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１０７とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１０８から成るインバータ回路（第２インバータ回路）を介して第３正規回路１３へ送出する出力信号３４とする。
【００５０】
本実施形態の伝達決定回路５２においては、正規の製造業者は、Ｐ−ＴＲ１０５とＮ−ＴＲ１０６を他の正規のトランジスタと同様な製造条件によりゲート信号に従い正しく動作させる。この場合、インバータ回路の出力３３は、正しい動作として入力信号３１の反転値を出力する。
【００５１】
一方、正規の製造業者は、Ｐ−ＴＲ１０７を前述した製造条件の調整により入力信号によらず常時ＯＦＦとさせ、Ｎ−ＴＲ１０８を同じく製造条件の調整により入力信号によらず常時ＯＮとさせる。この場合、インバータ回路の出力３４は、常に「０」レベルとなる。
【００５２】
第一の実施形態および第二の実施形態では、伝達決定回路２２および伝達決定回路４２において、偽装回路２１からの入力信号３２にのみインバータ回路を挿入するため、偽造業者によっては回路構成に違和感を持ち、この部分の分析に注力することが考えられる。しかし、本実施形態の伝達決定回路５２は、第２正規回路１２からの入力信号３１にも同じようにインバータ回路を挿入することで、回路構成に違和感を持たせない効果が生まれる。
【００５３】
本実施形態に係る偽造防止回路３０は、以下に記載するような効果を奏する。
【００５４】
偽造業者が伝達決定回路５２の回路構成に違和感を持たないようにすることができる。
【００５５】
その理由は、伝達決定回路５２において、第２正規回路１２からの入力信号３１にも同じようにインバータ回路を挿入するからである。
＜第四の実施形態＞
次に、本発明の第四の実施の形態について図面を参照して詳細に説明する。
【００５６】
図６は、第四の実施形態に係る、偽造防止回路４０の構成の一例を示す図である。
【００５７】
なお、本実施形態の偽造防止回路４０において、伝達決定回路６２を除く他の構成要素は、図１に示す偽造防止回路１０と同一であるものとする。
【００５８】
図６の伝達決定回路６２は、第２正規回路１２からの入力信号３１については、そのまま第３正規回路１３への出力信号３３として送出する。一方、伝達決定回路６２は、偽装回路２１からの入力信号３２については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１０９とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１１０から成るトランスファゲート回路を介して第３正規回路１３へ送出する出力信号３４とする。
【００５９】
本実施形態の伝達決定回路６２においては、正規の製造業者は、Ｐ−ＴＲ１０９とＮ−ＴＲ１１０について、前述した製造条件の調整によりトランスファゲート制御信号４１によらず常時ＯＦＦとさせる。この場合、トランスファゲート回路の出力３４は、常に「Ｈｉｇｈ」（高い）インピーダンスの状態となる。
【００６０】
なお、トランスファゲート回路は、上記のトランスファゲート制御信号４１の制御により、トランスファゲートに信号を通過させるように動作する回路であるが、詳細な動作の説明は省略する。
【００６１】
本実施形態は、第一の実施形態に対してインバータ回路をトランスファゲート回路に置き換えた形であるが、動作や効果は同等と言ってよい。
【００６２】
本実施形態に係る偽造防止回路４０は、以下に記載するような効果を奏する。
【００６３】
伝達決定回路６２の第３正規回路１３への出力が、常に「Ｈｉｇｈ」（高い）インピーダンスになる。
【００６４】
その理由は、以下に依る。すなわち、偽装回路２１からの入力信号３２は、Ｐ−ＴＲ１０９とＮ−ＴＲ１１０から成るトランスファゲート回路を介して第３正規回路１３へ送出する出力信号３４とするからである。
＜第五の実施形態＞
次に、本発明の第五の実施の形態について図面を参照して詳細に説明する。
【００６５】
図７は、第五の実施形態に係る、偽造防止回路５０の構成の一例を示す図である。
【００６６】
なお、本実施形態の偽造防止回路５０において、伝達決定回路７２を除く他の構成要素は、図１に示す偽造防止回路１０と同一であるものとする。
【００６７】
図７の伝達決定回路７２は、第２正規回路１２からの入力信号３１については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１１１とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１１２から成るトランスファゲート回路を介して第３正規回路１３へ送出する出力信号３３とする。
【００６８】
一方、伝達決定回路７２は、偽装回路２１からの入力信号３２については、ＰチャンネルＭＯＳトランジスタであるＰ−ＴＲ１１３とＮチャンネルＭＯＳトランジスタであるＮ−ＴＲ１１４から成るトランスファゲート回路を介して第３正規回路１３へ送出する出力信号３４とする。
【００６９】
正規の製造業者は、Ｐ−ＴＲ１１１とＮ−ＴＲ１１２を他の正規のトランジスタと同様な製造条件によりトランスファゲート制御信号４１に従い正しく動作させる。この場合、トランスファゲート回路の出力３３は、正しい動作として入力信号３１の値を出力する。
【００７０】
一方、正規の製造業者は、Ｐ−ＴＲ１１３とＮ−ＴＲ１１４について、前述した製造条件の調整によりトランスファゲート制御信号４１によらず常時ＯＦＦとさせる。この場合、トランスファゲート回路の出力３４は、常にＨｉｇｈインピーダンスの状態となる。
【００７１】
なお、第四の実施形態では、伝達決定回路６２において、偽装回路２１からの入力信号３２にのみトランスファゲート回路を挿入するため、偽造業者によっては、回路構成に違和感を持ち、この部分の分析に注力することが考えられる。しかし、本実施形態の伝達決定回路７２は、第２正規回路１２からの信号３１にも同じようにトランスファゲート回路を挿入することで、回路構成に違和感を持たせない効果が生まれる。
【００７２】
また、本実施形態の偽造防止回路５０は、本来、正規回路の中にトランスファゲート回路が存在している場合に、その制御信号を共有する形で、偽装回路２１および伝達決定回路７２を加えた構成である、としてもよい。
【００７３】
本実施形態に係る偽造防止回路５０は、以下に記載するような効果を奏する。
【００７４】
偽造業者がトランスファゲート回路を含む回路構成に違和感を持たないようにすることができる。
【００７５】
その理由は、第２正規回路１２からの入力信号３１にもトランスファゲート回路を挿入するからである。
＜第六の実施形態＞
次に、本発明の第六の実施の形態について図面を参照して詳細に説明する。
【００７６】
図８は、第六の実施形態に係る、偽造防止回路８０の構成の一例を示すブロック図である。
【００７７】
第六の実施形態は、第一の実施形態から第五の実施形態までに説明したような伝達決定回路である第２伝達決定回路２３を、第１正規回路１１と第２正規回路１２及び偽装回路２１との間にも挿入し、偽装回路２１の前後で信号の伝達を調整するようにする。なお、その他の動作は、第一の実施形態から第五の実施形態と同様である。
【００７８】
本実施形態の偽造防止回路８０は、偽造業者が分析困難となる製造条件の調整ポイントを増やすことができる。
【００７９】
本実施形態に係る偽造防止回路８０は、以下に記載するような効果を奏する。
【００８０】
偽造業者が分析困難となる製造条件の調整ポイントを増やすことができる。
【００８１】
その理由は、第２伝達決定回路２３を、第１正規回路１１と第２正規回路１２及び偽装回路２１との間に挿入するからである。
＜第七の実施形態＞
次に、本発明の第七の実施の形態について図面を参照して詳細に説明する。
【００８２】
図９は、第七の実施形態に係る、偽造防止回路９０の構成の一例を示すブロック図である。
【００８３】
偽造防止回路９０は、伝達決定回路２２の出力信号３４に、信号の変化を検出、保持するラッチ回路３５を設け、その信号をＬＳＩ外部に取り出せる構成とする。
【００８４】
なお、伝達決定回路２２は、第一の実施形態から第六の実施形態における、伝達決定回路４２、伝達決定回路５２、伝達決定回路６２、または、伝達決定回路７２に置き換えても良い。
【００８５】
また、ラッチ回路３５は、第六の実施形態において、第２伝達決定回路２３の出力信号を検出するため、偽装回路２１内の任意の信号線上に設けてもよい。
【００８６】
正規の製造業者が製造するＬＳＩにおいては、これらの出力は、いずれかの状態で固定されるため、ラッチ回路３５の出力は変化しない。一方、偽造業者が製造するＬＳＩは、何らかの信号変化を起こすため、ラッチ回路３５の出力信号３６も変化し、ＬＳＩ外部で検出が可能となる。
【００８７】
本来、偽造業者が製造するＬＳＩは正常動作しないことで偽造品である可能性をすぐに検出できる。しかし、偽装回路２１の作り方や偽装回路２１の数によっては、それが偽造品である可能性が判然としない場合に、ラッチ回路３５の出力信号３６が有効手段になることが考えられる。
【００８８】
このように、偽造防止回路９０は、製造者が偽造防止回路９０の動作を確認する場合や、偽造者が製造した偽造防止回路９０を入手して、その動作を確認する場合に用いることができる。
【００８９】
本実施形態に係る偽造防止回路９０は、以下に記載するような効果を奏する。
【００９０】
伝達決定回路２２の出力の何らかの信号変化を検出することができる。
【００９１】
その理由は、伝達決定回路２２の出力信号３４に、信号の変化を検出、保持するラッチ回路３５を設け、その信号をＬＳＩ外部に取り出すからである。
【００９２】
以上、図面を参照して本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００９３】
１０    偽造防止回路
１０１    Ｐ−ＴＲ
１０２    Ｎ−ＴＲ
１０３    Ｐ−ＴＲ
１０４    Ｎ−ＴＲ
１０５    Ｐ−ＴＲ
１０６    Ｎ−ＴＲ
１０７    Ｐ−ＴＲ
１０８    Ｎ−ＴＲ
１０９    Ｐ−ＴＲ
１１    第１正規回路
１１０    Ｎ−ＴＲ
１１１    Ｐ−ＴＲ
１１２    Ｎ−ＴＲ
１１３    Ｐ−ＴＲ
１１４    Ｎ−ＴＲ
１２    第２正規回路
１３    第３正規回路
２０    偽造防止回路
２１    偽装回路
２２    伝達決定回路
２３    第２伝達決定回路
３０    偽造防止回路
３１    第２正規回路１２の出力信号
３２    偽装回路２１の出力信号
３３    第３正規回路１３への出力信号
３４    第３正規回路１３への出力信号
３５    ラッチ回路
３６    ラッチ回路３５の出力信号
４０    偽造防止回路
４１    トランスファゲート制御信号
４２    伝達決定回路
５０    偽造防止回路
５２    伝達決定回路
６２    伝達決定回路
７２    伝達決定回路
８０    偽造防止回路
９０    偽造防止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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