(57)【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域と接する領域を有する第１の絶縁膜と、
前記第１の絶縁膜と接する領域を有し、前記第１の絶縁膜を介して前記半導体領域と重なる電荷蓄積層と、
前記電荷蓄積層と接する領域を有する第２の絶縁膜と、
前記第２の絶縁膜に接する領域を有するコントロールゲートと、を有し、
前記コントロールゲートは、仕事関数が５．４電子ボルト以上６．５電子ボルト以下のｎ型半導体を有し、
前記ｎ型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有することを特徴とする半導体メモリ装置。
【請求項２】
半導体領域と、
前記半導体領域と接する領域を有する第１の絶縁膜と、
前記第１の絶縁膜と接する領域を有し、前記第１の絶縁膜を介して前記半導体領域と重なる電荷蓄積層と、
前記電荷蓄積層と接する領域を有する第２の絶縁膜と、
前記第２の絶縁膜と接する領域を有する第１のコントロールゲートと、
前記第２の絶縁膜と接する領域を有する第２のコントロールゲートと、を有し、
前記第２のコントロールゲートは、前記第１のコントロールゲートの上方に位置し、
前記第１のコントロールゲートは、仕事関数が５．４電子ボルト以上６．５電子ボルト以下の第１のｎ型半導体を有し、
前記第２のコントロールゲートは、仕事関数が５．４電子ボルト以上６．５電子ボルト以下の第２のｎ型半導体を有し、
前記第１のｎ型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有し、
前記第２のｎ型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積型メモリ装置を含む半導体メモリ装置あるいは半導体装置、およびそ
れらに関する作製方法、駆動方法等に関する。
【背景技術】
【０００２】
電荷蓄積層に電荷を蓄積することによってデータを記憶する半導体メモリ装置（以下、電
荷蓄積型メモリ装置という）は、近年、多くの電子機器、家電製品等に使用されている。
電荷蓄積型メモリ装置は高集積され、それに伴って、ビット単価も低下している。
【０００３】
従来、電荷蓄積層には珪素が用いられることが多かったが、近年では、窒化珪素を用いる
メモリ装置も製品化されている（例えば、特許文献１参照）。窒化珪素を電荷蓄積層に用
いる構造のメモリ装置を、ＭＯＮＯＳ型メモリ装置、あるいはＳＯＮＯＳ型メモリ装置と
いう。
【０００４】
図１（Ａ）に従来のＭＯＮＯＳ型メモリ装置の構造を示す。ＭＯＮＯＳ型メモリ装置は、
ＭＩＳＦＥＴの一種であり、半導体領域１０１上に、ソース１０２ａとドレイン１０２ｂ
を有する。また、チャネルの形成される領域とゲート（コントロールゲート１０４）の間
に窒化珪素の電荷蓄積層１０３を有する。通常、半導体領域１０１やコントロールゲート
１０４には、珪素が用いられる。
【０００５】
さらに、チャネルの形成される領域と電荷蓄積層１０３の間にはトンネル絶縁膜１０５を
、また、電荷蓄積層１０３とコントロールゲート１０４の間にはブロッキング絶縁膜１０
６を有する。ブロッキング絶縁膜１０６は、後述する理由により、トンネル絶縁膜１０５
より厚くすることが求められる。
【０００６】
ＭＯＮＯＳ型メモリ装置では、電荷蓄積層が帯電しているかどうかでＭＩＳＦＥＴのしき
い値が変化することを利用してデータを読み出す。電荷蓄積層に電荷を注入し、あるいは
、電荷蓄積層から電荷を引抜く際には、コントロールゲート１０４と半導体領域１０１（
あるいはソース１０２ａやドレイン１０２ｂ）の間に高い電圧をかけることで、トンネル
効果によりトンネル絶縁膜１０５を電荷が通過できるようにする。
【０００７】
ＭＯＮＯＳ型メモリ装置の電荷蓄積層に用いられる窒化珪素は絶縁体であるため、集積化
の際に、メモリ素子ごとに電荷蓄積層を分断する必要がない。このため、例えば、図１（
Ｂ）のように１つの電荷蓄積層１０３の上に複数のコントロールゲート１０４＿１乃至１
０４＿３を形成し、さらに、半導体領域１０１に、コントロールゲート１０４＿１乃至１
０４＿３をマスクとして不純物領域１０２＿１乃至１０２＿４を形成し、複数のメモリセ
ル（図１（Ｂ）では３つ）が直列に接続したメモリ装置（ＮＡＮＤ型メモリ装置）を形成
することもできる。
【０００８】
さらに、上記の特徴は特にメモリセルを３次元的に形成する場合に有効であり、例えば、
図２（Ａ）に示すように、薄板状で孔を有する複数のコントロールゲート１１４＿１乃至
１１４＿３を積層して、孔に複数の柱状シリコンの半導体領域１１１＿１乃至１１１＿３
を埋め込んだ構造のＭＯＮＯＳ型メモリ装置が提案されている（特許文献２参照）。
【０００９】
図２（Ａ）の点線で囲まれた部分（コントロールゲート１１４＿１と半導体領域１１１＿
３の交点）を拡大した様子を図２（Ｂ）に示す。ここで、柱状の半導体領域１１１＿３を
取り巻くようにトンネル絶縁膜１１５、電荷蓄積層１１３、ブロッキング絶縁膜１１６が
、いずれもコントロールゲート１１４＿１の孔の中に設けられる。
【００１０】
ＭＯＮＯＳ型メモリ素子ではトンネル絶縁膜１０５の厚さを３ｎｍ以下としても、十分な
記憶保持特性を示す。もし、電気的な作用で電荷を蓄積するのであれば、トンネル絶縁膜
１０５をそのように薄くすると電荷はただちに失われてしまう。そのため、窒化珪素が電
荷を蓄積する作用は、電気的なものというよりは化学的なものであると推測される。ただ
し、この点に関して詳細な研究は十分にはおこなわれていない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第７０５３４４８号明細書
【特許文献２】米国特許第７９３６００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来のＭＯＮＯＳ型メモリ装置の動作原理をバンド図を使って説明する。図３（Ａ）乃至
図３（Ｄ）は半導体領域１０１、コントロールゲート１０４に珪素を、トンネル絶縁膜１
０５、ブロッキング絶縁膜１０６に酸化珪素を、電荷蓄積層１０３に窒化珪素を用いた場
合のバンド図である。図中、ＥＣ、ＥＶはそれぞれ伝導帯下端、価電子帯上端を示す。
【００１３】
図３（Ａ）は半導体領域１０１とコントロールゲート１０４間の電圧が０のときを示す。
窒化珪素は、バンドギャップの深い部分にトラップ準位を有する。トラップ準位では電子
がトラップされる。特に化学量論比組成（Ｓｉ３Ｎ４）より珪素の比率が大きい窒化珪素
（Ｓｉ３Ｎ４−ｘ（０＜ｘ＜１））では、微視的には、珪素に窒素が高濃度にドーピング
された状態となっている部分がある。このような部分では珪素の価電子帯上端よりもかな
り深い位置にアクセプター準位を形成し、これがトラップ準位となる。
【００１４】
トンネル絶縁膜１０５の厚さは３ｎｍ程度であるので、半導体領域１０１から電荷蓄積層
１０３への移動はトンネル効果により容易に起こりえるが、上述のトラップ準位は半導体
領域１０１中の電子のエネルギーレベルよりも深い場所にあるので、半導体領域１０１の
伝導帯から移動するには、エネルギー保存則が満たせない。したがって、通常は、半導体
領域１０１から電荷蓄積層１０３のトラップ準位への移動はおこなえない。
【００１５】
このような電荷蓄積層１０３へ半導体領域１０１から電子を注入するには、コントロール
ゲート１０４の電位を高くして、電荷蓄積層１０３の電位が、半導体領域１０１の電位よ
り２Ｖ以上高くなるようにする（図３（Ｂ）参照）。
【００１６】
トンネル絶縁膜１０５の厚さを３ｎｍ、電荷蓄積層１０３の酸化珪素換算の厚さ（ＥＯＴ
）を１ｎｍ、ブロッキング絶縁膜１０６の厚さを６ｎｍとすると、コントロールゲート１
０４と半導体領域１０１の間の電圧を６．７Ｖ以上とすればよい。なお、コントロールゲ
ート１０４の電位が高いほどより短時間で電子が注入できる。
【００１７】
なお、通常のメモリ装置ではマトリクス駆動をおこなうため、電荷蓄積層１０３の電位が
、半導体領域１０１の電位より４Ｖ以上高くなるようにすると、電荷を注入するメモリセ
ルではないメモリセルに電子が注入されてしまう、いわゆるクロストークが生じるので、
過大な電圧がかからないようにする必要がある。
【００１８】
この状態では、半導体領域１０１（珪素）の伝導帯が、電荷蓄積層１０３（窒化珪素）の
伝導帯と重なるため、トンネル効果により半導体領域１０１の伝導帯から電荷蓄積層１０
３の伝導帯に電子が移動する。
【００１９】
なお、この電子の移動は電荷蓄積層１０３の電位が高いほど大きくなるが、そもそもトン
ネル絶縁膜１０５が十分に薄いため、いわゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル
効果（Ｆ−Ｎトンネル効果）が起こるような高電圧でなくても、十分に電子を移動させる
ことができる。
【００２０】
そのため、トンネル絶縁膜１０５やブロッキング絶縁膜１０６内の最大の電界が、電荷蓄
積層に珪素を用いたメモリ装置（フローティングゲート型メモリ装置）よりも小さく、ト
ンネル絶縁膜１０５やブロッキング絶縁膜１０６の劣化を抑制できるという特徴がある。
【００２１】
電荷蓄積層１０３の伝導帯に移動した電子は、一部は電荷蓄積層１０３のよりエネルギー
の低い準位（すなわち、上記のトラップ準位）に遷移し、電荷蓄積層１０３に電子が注入
される。
【００２２】
一方で、電荷蓄積層１０３の伝導帯からブロッキング絶縁膜１０６を透過してコントロー
ルゲート１０４へ流出する電子も相当ある。これは、電荷蓄積層１０３（窒化珪素）の伝
導帯とブロッキング絶縁膜１０６（酸化珪素）の伝導帯の間のバリヤが１電子ボルト程度
であることと、上記のような電圧のために、実質的なバリヤの厚さが３ｎｍ未満であり、
Ｆ−Ｎトンネル効果が発生するためである。
【００２３】
さて、電荷蓄積層１０３に注入された電子は、上記のトラップ準位に安定に存在する。こ
れは、トラップ準位から伝導帯までは４電子ボルト以上もあるため熱的にその水準まで励
起できず、また、半導体領域１０１では、トラップ準位と同じエネルギーレベルは価電子
帯であり、電子が充満しているので、トンネル効果で半導体領域１０１へ移動することも
できないためである（図３（Ｃ）参照）。
【００２４】
次に、電荷蓄積層１０３にある電子を半導体領域１０１に引き抜く場合を考える。その場
合には、コントロールゲート１０４の電位を下げて、電荷蓄積層１０３の電位を半導体領
域１０１よりも２Ｖ以上低くする必要がある（図３（Ｄ）参照）。
【００２５】
この状態では、半導体領域１０１（珪素）の伝導帯が、電荷蓄積層１０３（窒化珪素）の
トラップ準位と重なるため、トンネル効果により電荷蓄積層１０３のトラップ準位から半
導体領域１０１の伝導帯に電子が移動する。
【００２６】
このとき、コントロールゲート１０４から電荷蓄積層１０３への電子の注入を阻止する必
要がある。そのためには、ブロッキング絶縁膜１０６を厚くすることで、コントロールゲ
ート１０４と電荷蓄積層１０３の間のトンネル効果を低減させる方法が採用される。
【００２７】
しかしながら、このようにブロッキング絶縁膜１０６を厚くすることはメモリセルの微細
化や低電圧化の障害となる。例えば、隣接するメモリセルとの干渉を避けるためには、ブ
ロッキング絶縁膜１０６は薄いほうが好ましい。また、ブロッキング絶縁膜１０６が薄い
方がコントロールゲート１０４に印加する電圧を低くできる。例えば、ブロッキング絶縁
膜１０６の厚さが半分の３ｎｍであれば、コントロールゲート１０４と半導体領域１０１
間の電圧は厚さが６ｎｍの場合の７０％とできる。
【００２８】
このような現状を鑑みて、本発明では、より集積度の高い電荷蓄積型メモリ装置を提供す
ることを課題とする。また、本発明では、新規の半導体装置（特に、トランジスタ）を提
供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆
動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、ト
ランジスタの作製方法）を提供することを課題とする。
【００２９】
また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、ト
ランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低
減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題
とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（
特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の
少なくとも１つを解決する。
【課題を解決するための手段】
【００３０】
本発明の一態様は、ブロッキング絶縁膜とそれに接するコントロールゲートを有し、コン
トロールゲートとして、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事
関数が５．４電子ボルト以上６．５電子ボルト以下、好ましくは５．５電子ボルト超６．
３電子ボルト未満の高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）
を用いることを特徴とする電荷蓄積型メモリ装置である。なお、コントロールゲートは、
高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。
【００３１】
上記の電荷蓄積型メモリ装置において、高仕事関数化合物半導体のキャリア濃度は１×１
０１９ｃｍ−３以上であることが好ましい。また、高仕事関数化合物半導体は、５原子％
以上５０原子％以下の濃度の窒素を有するとよい。また、高仕事関数化合物半導体は、５
原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃
度のインジウムを有することが望ましい。
【００３２】
また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、
好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の
原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素
を０．０１原子％乃至１０原子％含有していてもよい。
【００３３】
また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶も
しくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶
構造を有してもよい。ただし、多結晶体は表面の凹凸が大きくなるため、それを避けるた
めには非晶質の高仕事関数化合物半導体を用いてもよい。
【００３４】
上述の高仕事関数化合物半導体の電子親和力は５．４電子ボルト以上６．５電子ボルト以
下である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には
真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、
特にドーピング処理を施さずとも、１×１０１９ｃｍ−３以上、好ましくは１×１０２０
ｃｍ−３以上の電子濃度を有するｎ型の半導体となる（詳しくは、Ｗ．  Ｗａｌｕｋｉｅ
ｗｉｃｚ，  ”Ｉｎｔｒｉｎｓｉｃ  ｌｉｍｉｔａｔｉｏｎｓ  ｔｏ  ｔｈｅ  ｄｏｐｉ
ｎｇ  ｏｆ  ｗｉｄｅ−ｇａｐ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，  Ｐｈｙｓｉｃａ  
Ｂ  ３０２−３０３，  ｐ１２３−１３４  （２００１）．参照）。
【００３５】
上述の高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウム
がある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、そ
の電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが
知られている。
【００３６】
他の例として化学式Ｚｎ３Ｎ２として知られる窒化亜鉛がある。窒化亜鉛の物性値につい
ての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立
方晶型構造であることが知られている。
【００３７】
このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、
イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法
、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）法やＡＬＤ（ａｔｏｍ
ｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。特に膜の均一性や被
堆積層へのダメージを考慮するとＣＶＤ法が好ましい。
【００３８】
例えば、窒化ガリウムインジウム（Ｉｎ１−ａＧａａＮ）をＭＯＣＶＤ法で作製するので
あれば、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）とトリメチルガリ
ウム（（ＣＨ３）３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすれ
ばよい。
【００３９】
また、このような高仕事関数化合物半導体の薄膜を、１０ｎｍ以下の厚さに形成する場合
には、上記の原料ガス等を用いて、原子層を１層ずつ堆積するＡＬＤ法が効果的である。
【００４０】
ブロッキング絶縁膜としては、酸化珪素、酸化ジルコニウム、酸化ハフニウム、酸化イッ
トリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム
、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いればよい。
【００４１】
ブロッキング絶縁膜は、その電子親和力は２電子ボルト以上であり、高仕事関数化合物半
導体とその電子親和力との差が１．８電子ボルト以上であり、また、その差が、その電子
親和力の２倍以下、好ましくは１倍以下であるものを用いてもよい。
【００４２】
例えば、電荷蓄積層に用いる高仕事関数化合物半導体の仕事関数が５．６電子ボルトであ
る場合には、用いるブロッキング絶縁膜の電子親和力は、１．９電子ボルト以上、好まし
くは２．８電子ボルト以上としてもよい。
【００４３】
また、ブロッキング絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が
１０以上で、酸化珪素換算の厚さ（ＥＯＴ）は０．１ｎｍ乃至２０ｎｍ、好ましくは０．
２ｎｍ乃至４ｎｍであるものを用いてもよい。
【００４４】
例えば、ブロッキング絶縁膜とコントロールゲートの組み合わせとして、それぞれ、酸化
ハフニウム（電子親和力２．５電子ボルト、バンドギャップ６電子ボルト）と窒化インジ
ウムを用いることができる。酸化ハフニウムの電子親和力は２電子ボルト以上であり、窒
化インジウムの仕事関数と酸化ハフニウムの電子親和力の差は３．１電子ボルトで、それ
は酸化ハフニウムの電子親和力の１．２４倍である。
【００４５】
また、他の組み合わせとして、例えば、酸化タンタル（電子親和力３．２電子ボルト、バ
ンドギャップ４．４電子ボルト）と窒化インジウムを用いることができる。酸化タンタル
の電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化タンタルの電
子親和力の差は２．４電子ボルトで、それは酸化タンタルの電子親和力の０．７５倍であ
る。
【００４６】
本発明の一態様は、図１あるいは図２に示される電荷蓄積型メモリ装置に適用できること
は言うまでもなく、その他（既知でないものを含む）の電荷蓄積型メモリ装置にも適用で
きる。
【発明の効果】
【００４７】
本発明の一態様は、図１に示すＭＯＮＯＳ型メモリ装置と同じ構成物を用いて構成できる
ので、以下、図１を用いてその構成について説明する。本発明の一態様では、コントロー
ルゲート１０４に仕事関数が大きな高仕事関数化合物半導体を用いることで、電荷蓄積層
１０３とコントロールゲート１０４の間のトンネル効果による電荷の移動を、従来のＭＯ
ＮＯＳ型メモリ装置よりも低減できる。
【００４８】
図４を用いて、本発明の一態様である、窒化インジウムをコントロールゲート１０４に用
いた電荷蓄積型メモリ装置の動作を説明する。窒化インジウムは上述のように、電子親和
力５．６電子ボルト、バンドギャップ０．７電子ボルト以下とされるので、これをコント
ロールゲート１０４に用いた場合のバンド図は図３とは異なる。なお、ここでは、ブロッ
キング絶縁膜１０６の厚さをトンネル絶縁膜１０５と同じとする。
【００４９】
図４（Ａ）は半導体領域１０１（珪素）とコントロールゲート１０４（窒化インジウム）
の間の電圧が０のときを示す。電荷蓄積層１０３（窒化珪素）には、図３と同様に、深い
位置にトラップ準位がある。なお、半導体領域１０１（珪素）とコントロールゲート１０
４（窒化インジウム）のフェルミ準位の関係から、図に示すようにバンドが傾く。この傾
きは、厚さ７ｎｍ（トンネル絶縁膜１０５：３ｎｍ、電荷蓄積層１０３：１ｎｍ（ＥＯＴ
）、ブロッキング絶縁膜１０６：３ｎｍ）あたり１．６電子ボルトであり、電界に換算す
ると、２．２ＭＶ／ｃｍとなる。この電界を内蔵電界（ｂｕｉｌｔ−ｉｎ  ｅｌｅｃｔｒ
ｉｃ  ｆｉｅｌｄ）という。
【００５０】
電荷蓄積層１０３に電子を注入するには、従来のＭＯＮＯＳ型メモリ装置と同様に、コン
トロールゲート１０４の電位を半導体領域１０１よりも高くして、電荷蓄積層１０３の電
位が半導体領域１０１の電位より２Ｖ以上高くなるようにする。その結果、トンネル効果
により、半導体領域１０１から電荷蓄積層１０３の伝導帯に電子が移動し、その一部がト
ラップ準位に遷移する（図４（Ｂ）参照）。この場合、コントロールゲート１０４の電位
を半導体領域１０１よりも７Ｖ以上高くすればよいので、従来のＭＯＮＯＳ型メモリ装置
よりも必要な電圧が低減できる。
【００５１】
このとき、ブロッキング絶縁膜１０６の全部あるいは一部はバリヤとして機能するが、上
記の内蔵電界の作用により、従来のＭＯＮＯＳ型メモリ装置に比べてバリヤの傾きが緩や
かになる。例えば、コントロールゲート１０４の電位が半導体領域１０１より５．６Ｖ高
い（電荷蓄積層１０３の電位が半導体領域１０１より２．４Ｖ高い）とすると、この電位
の差により、ブロッキング絶縁膜１０６の電界は８ＭＶ／ｃｍとなるべきであるが、上記
の内蔵電界によって一部が相殺され、結果、５．８ＭＶ／ｃｍとなる。
【００５２】
その結果、図３（Ｂ）と図４（Ｂ）を比較するとわかるように、図４（Ｂ）の方がバリヤ
の幅が広くなる。すなわち、バリヤの幅は、図４（Ｂ）では、ブロッキング絶縁膜１０６
の厚さ（３ｎｍ）であるのに対し、図３（Ｂ）では、ブロッキング絶縁膜１０６の厚さの
１／３（２ｎｍ）である。そのため、本発明の一態様である電荷蓄積型メモリ装置では、
ブロッキング絶縁膜１０６を透過してコントロールゲート１０４に移動する電子はより少
なくなり、図４（Ｂ）に示される状態では、図３（Ｂ）に示される状態の１／１００未満
となる。
【００５３】
なお、図４に示す電荷蓄積型メモリ装置ではブロッキング絶縁膜１０６がトンネル絶縁膜
１０５と同程度に薄いため、電荷蓄積層１０３のトラップ準位からコントロールゲート１
０４の伝導帯へのトンネル電流が多いことが懸念される。
【００５４】
しかし、半導体領域１０１と電荷蓄積層１０３の間のトンネル絶縁膜１０５によるバリヤ
の高さが２電子ボルト程度であるのに対し、電荷蓄積層１０３のトラップ準位とコントロ
ールゲート１０４の間のブロッキング絶縁膜１０６によるバリヤの高さが４電子ボルト程
度であるため、後者のトンネル確率は前者の１万分の１以下となり、実質的には問題とな
らない。
【００５５】
電荷蓄積層１０３に注入された電子は、上記のトラップ準位に安定に存在する。これは従
来のＭＯＮＯＳ型メモリ装置と同様である（図４（Ｃ）参照）。
【００５６】
次に、電荷蓄積層１０３にある電子を半導体領域１０１に引き抜く場合を考える。その場
合には、コントロールゲート１０４の電位を下げて、電荷蓄積層１０３の電位が半導体領
域１０１よりも２Ｖ以上低くする必要がある（図４（Ｄ）参照）。これも従来のＭＯＮＯ
Ｓ型メモリ装置と同様である。ただし、ブロッキング絶縁膜１０６が図３のものより薄い
ので、必要な電圧もより小さくなる。
【００５７】
このとき、コントロールゲート１０４と電荷蓄積層１０３の間のブロッキング絶縁膜１０
６によるバリヤの高さ（図中にＥと表示）は４．７電子ボルトである。ちなみに、従来の
ＭＯＮＯＳ型メモリ装置では、３．２電子ボルトである。このため、ブロッキング絶縁膜
１０６の厚さが３ｎｍであっても、従来のＭＯＮＯＳ型メモリ装置（ブロッキング絶縁膜
１０６の厚さが６ｎｍ）の１０倍以上抵抗が大きい。
【００５８】
さらに、より電子の引き出しを短時間でおこなうために、コントロールゲート１０４の電
位をより低くしてもよく、ブロッキング絶縁膜１０６の電界が１６ＭＶ／ｃｍまでは十分
に電流を阻止することができる。従来のＭＯＮＯＳ型メモリ装置では、電界が１１ＭＶ／
ｃｍを超えると、急激にコントロールゲート１０４からの電子の注入が増加するため、電
荷蓄積層１０３から電子を引抜くのに長時間を有する。
【００５９】
なお、上記の例では、ブロッキング絶縁膜１０６を従来のＭＯＮＯＳ型メモリ装置の半分
の厚さとしたが、従来のＭＯＮＯＳ型メモリ装置と同じ厚さとすれば、さらに大きな効果
が得られることは言うまでもない。ブロッキング絶縁膜１０６が厚いと集積度を高める点
では不利であるが、例えば、電荷蓄積層１０３への電子の注入の際に、コントロールゲー
ト１０４へ流出する電子をより少なくできる。
【００６０】
また、上記に示した効果は本発明の一態様による一例であり、コントロールゲート１０４
の仕事関数（電子親和力）、電荷蓄積層１０３の厚さや材質、半導体領域１０１の材質、
トンネル絶縁膜１０５の厚さや材質、ブロッキング絶縁膜１０６の厚さや材質等が異なれ
ば、また、異なった数値が得られることは明らかである。また、本発明の他の態様では別
な効果が得られることがある。
【００６１】
なお、多くのブロッキング絶縁膜は酸化物であるため、高仕事関数化合物半導体を構成す
る金属元素以外の元素に占める酸素の比率が２０原子％乃至９０原子％であると、ブロッ
キング絶縁膜との密着性が良好である。また、界面で酸化還元反応がおこりにくく、化学
的に安定である。
【００６２】
特に高仕事関数化合物半導体を構成する金属元素のうちインジウム原子と酸素の結合力は
、ブロッキング絶縁膜で用いられる珪素やその他の金属（例えば、ストロンチウム、チタ
ン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イ
ットリウム、ランタン）の原子と酸素の結合力と同等か弱いため、ｈｉｇｈ−ｋ材料から
酸素を引き抜くことがなく、ｈｉｇｈ−ｋ材料を安定化する上で効果的である。
【図面の簡単な説明】
【００６３】
【図１】電荷蓄積型メモリ装置の例を説明する図である。
【図２】電荷蓄積型メモリ装置の例を説明する図である。
【図３】従来のＭＯＮＯＳ型メモリ装置のバンド図と動作を説明する図である。
【図４】本発明の一態様の電荷蓄積型メモリ装置のバンド図と動作を説明する図である。
【図５】本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。
【図６】本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。
【図７】本発明の一態様の電荷蓄積型メモリ装置の作製方法の例を説明する図である。
【図８】本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。
【発明を実施するための形態】
【００６４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
【００６５】
（実施の形態１）
図５（Ａ）に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。ここでは、トラン
ジスタのチャネル方向の断面模式図を示す。トランジスタはｐ型の単結晶珪素の半導体領
域１０１上に電荷蓄積層１０３と半導体領域１０１との間に適切な厚さのトンネル絶縁膜
１０５を有する。
【００６６】
なお、半導体領域１０１は珪素以外にもゲルマニウム、砒化ガリウム、アンチモン化ガリ
ウム等の電子親和力が３．５電子ボルト乃至４．５電子ボルトで、バンドギャップが２電
子ボルト以下の半導体材料を用いることができる。
【００６７】
電荷蓄積層１０３の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが
、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。なお、電荷蓄積層１０３はコントロー
ルゲート１０４と概略同形状としてもよい。
【００６８】
電荷蓄積層１０３は厚い方がより多くの電荷を蓄積できるが、一方で、コントロールゲー
ト１０４と半導体領域１０１の間にかける電圧をより大きくする必要がある。したがって
、厚さ（ＥＯＴ）は０．１ｎｍ乃至５ｎｍとするとよい。なお、トンネル絶縁膜１０５の
厚さは１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとするとよい。
【００６９】
半導体領域１０１には、ソース１０２ａ、ドレイン１０２ｂを形成する。その際には、図
５（Ａ）に示すように、ソース１０２ａおよびドレイン１０２ｂは公知のＶＬＳＩ技術で
使用される、いわゆるエクステンション領域と同様な形状に形成すると短チャネル効果を
防止する上で効果的である。なお、短チャネル効果を防止するには、半導体領域１０１の
不純物濃度も適切な値とするとよい。
【００７０】
電荷蓄積層１０３上には、適切な厚さのブロッキング絶縁膜１０６を介して、コントロー
ルゲート１０４を設ける。ブロッキング絶縁膜１０６の物理的な厚さは１ｎｍ乃至２０ｎ
ｍ、好ましくは２ｎｍ乃至４ｎｍとできる。また、ブロッキング絶縁膜１０６の酸化珪素
換算の厚さは０．１ｎｍ乃至２０ｎｍ、好ましくは０．２ｎｍ乃至４ｎｍとできる。
【００７１】
ブロッキング絶縁膜１０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化
ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウ
ム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム
等を単独で、あるいは他の材料と組み合わせて用いてもよい。
【００７２】
また、ブロッキング絶縁膜１０６は積層してもよい。例えば、厚さ１ｎｍの酸化珪素と厚
さ７．５ｎｍの酸化ハフニウム（比誘電率を３０とする）を積層した場合、この積層体の
ＥＯＴは２ｎｍである。例えば、厚さ３ｎｍの酸化珪素でトンネル絶縁膜１０５を、また
、厚さ（ＥＯＴ）１ｎｍの窒化珪素で電荷蓄積層１０３を構成すると、コントロールゲー
ト１０４と半導体領域１０１の間の電圧の１／３が、ブロッキング絶縁膜１０６にかかり
、さらにそのうちの半分がブロッキング絶縁膜１０６内の厚さ１ｎｍの酸化珪素にかかる
。
【００７３】
したがって、データの書き込みや消去のためにコントロールゲート１０４と半導体領域１
０１との間の電圧を６Ｖとする場合には、ブロッキング絶縁膜１０６には２Ｖの電圧がか
かる。このうち、１Ｖの電圧（１０ＭＶ／ｃｍ強の電界）が厚さ１ｎｍの酸化珪素にかか
り、厚さ７．５ｎｍの酸化ハフニウムにも、１Ｖの電圧（１．４ＭＶ／ｃｍ強の電界）が
かかる。このように酸化ハフニウム中の電界は十分に低いため、Ｆ−Ｎトンネル効果が発
生することはなく、また、酸化ハフニウムが絶縁破壊等を引き起こす確率は低い。一方、
酸化珪素中の電界も十分に耐えうる値である。
【００７４】
なお、このとき、トンネル絶縁膜１０５にかかる電圧は３Ｖ、電荷蓄積層１０３にかかる
電圧は１Ｖである。
【００７５】
また、コントロールゲート１０４は、コントロールゲートの第１導電層１０４ａと、コン
トロールゲートの第２導電層１０４ｂを有する。ここで、コントロールゲートの第１導電
層１０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。
【００７６】
コントロールゲートの第２導電層１０４ｂには、特に高仕事関数化合物半導体を用いる必
要はなく、目的に応じたものを使用すればよい。例えば、アルミニウム、銅等の導電性の
高いものを用いるとよい。
【００７７】
なお、図５（Ｂ）に示すように電荷蓄積層１０３の直下の部分にｎ型領域１０７を形成す
ることにより、しきい値を調整してもよい。この場合、電荷蓄積層１０３に電子が蓄積さ
れていると、ｎ型領域１０７が空乏化して、ソース１０２ａ、ドレイン１０２ｂ間の抵抗
が上昇する。
【００７８】
なお、短チャネル効果を防止するために図５（Ｃ）に示すように、ソース１０２ａ、ドレ
イン１０２ｂの周囲に、ハロー領域１０８ａ、１０８ｂ（半導体領域１０１よりもｐ型不
純物の濃度の高いｐ型領域）を設けてもよい。ハロー領域１０８ａ、１０８ｂを形成する
場合には、チャネル近傍のソース１０２ａ、ドレイン１０２ｂの深さを比較的厚くしても
よい。例えば、図５（Ｃ）に示す深さｄ１をチャネル長の２倍以下としてもよい。
【００７９】
もちろん、図５（Ａ）に示す構造のトランジスタにおいてもハロー領域１０８ａ、１０８
ｂを形成してもよい（図８（Ａ）参照）。なお、このようにハロー領域１０８ａ、１０８
ｂで、ソース１０２ａ、ドレイン１０２ｂを囲む場合には、半導体領域１０１の不純物濃
度は極めて低くしてもよく、また、その導電型はｎ型でもｐ型でもよい。
【００８０】
半導体領域１０１はチャネルの形成される領域を含むが、その部分の不純物濃度を低くす
ることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、
チャネル長２０ｎｍ以下で十分にしきい値のばらつきを実用上、問題とならない程度にま
で低減するには、チャネルの形成される部分の不純物濃度は１×１０１５ｃｍ−３以下、
好ましくは、１×１０１３ｃｍ−３以下とするとよい。
【００８１】
また、ソース１０２ａ、ドレイン１０２ｂの深さｄ３が、チャネル長の０．７５倍以下、
好ましくは０．５倍以下の場合には、図８（Ｂ）に示すように、ソース１０２ａ、ドレイ
ン１０２ｂの下部にのみハロー領域１０８ａおよび１０８ｂ（あるいはそれに相当する不
純物領域）を設けてもよい。
【００８２】
この場合には、図８（Ａ）のように、チャネルの形成される部分に濃度の高いｐ型の不純
物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。
図８（Ｂ）に示す技術思想を図５（Ａ）のトランジスタに適用すれば、図８（Ｃ）に示す
ようなハロー領域１０８ａおよび１０８ｂを有するトランジスタが得られる。
【００８３】
特に図８（Ｂ）および図８（Ｃ）のように、ハロー領域１０８ａおよび１０８ｂがチャネ
ル領域の外側に形成されるということは、イオン注入法によりハロー領域１０８ａおよび
１０８ｂを形成する際に、イオンがチャネル領域上のトンネル絶縁膜１０５を通過するこ
ともないので、トンネル絶縁膜１０５にトラップ準位等が形成されることがなく、トラン
ジスタの信頼性を高める上で好ましい。
【００８４】
（実施の形態２）
図６（Ａ）に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。なお、一部の記載
については実施の形態１を参酌できる。ここでは、トランジスタのチャネル方向の断面模
式図を示す。トランジスタはｎ型の単結晶珪素の半導体領域２０１上に電荷蓄積層２０３
と、半導体領域２０１と電荷蓄積層２０３との間に適切な厚さのトンネル絶縁膜２０５を
有する。
【００８５】
電荷蓄積層２０３の幅は、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。なお、電荷蓄
積層１０３はコントロールゲート２０４と概略同形状としてもよい。電荷蓄積層２０３の
厚さ（ＥＯＴ）は０．１ｎｍ乃至５ｎｍとするとよい。さらに、トンネル絶縁膜２０５の
厚さは１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとするとよい。
【００８６】
半導体領域２０１には、ｐ型の不純物をドープしてソース２０２ａ、ドレイン２０２ｂを
形成する。電荷蓄積層２０３上には、適切な厚さのブロッキング絶縁膜２０６を介して、
コントロールゲート２０４を設ける。ブロッキング絶縁膜２０６の物理的な厚さは１ｎｍ
乃至２０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとできる。また、ブロッキング絶縁膜２０６
の酸化珪素換算の厚さは０．１ｎｍ乃至２０ｎｍ、好ましくは０．２ｎｍ乃至４ｎｍとで
きる。
【００８７】
なお、ブロッキング絶縁膜２０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム
、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアル
ミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミ
ニウム等を単独で、あるいは他の材料と組み合わせて用いてもよい。詳細は実施の形態１
を参照すればよい。
【００８８】
コントロールゲート２０４は、コントロールゲートの第１導電層２０４ａと、コントロー
ルゲートの第２導電層２０４ｂを有する。ここで、コントロールゲートの第１導電層２０
４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。なお、コント
ロールゲートの第２導電層２０４ｂについては実施の形態１を参照すればよい。
【００８９】
ソース２０２ａ、ドレイン２０２ｂとの間のパンチスルー電流を防止するためには、図６
（Ｂ）に示すようにソース２０２ａ、ドレイン２０２ｂの底面及び側面に接する領域の一
部にｎ型不純物をドーピングしてｎ型領域２０８を形成してもよい。なお、このような方
法を採用すれば、半導体領域２０１（および、ｎ型領域２０８で半導体領域２０１から分
離される弱いｎ型領域２０７）の不純物濃度は可能な限り低くできるので、しきい値ばら
つきを低減する上で好適である。
【００９０】
また、図６（Ｃ）に示すように、電荷蓄積層２０３とソース２０２ａ、ドレイン２０２ｂ
との間に幅ｄ２のオフセット領域を形成してもよい。
【００９１】
（実施の形態３）
図６（Ｂ）と図６（Ｃ）の特徴を併せ持つ電荷蓄積型メモリ装置の作製方法の例について
図７を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので
詳細はそれらを参照できる。
【００９２】
まず、ｎ型高抵抗単結晶珪素（不純物濃度は１×１０１３ｃｍ−３乃至１×１０１７ｃｍ
−３）の半導体領域２０１の深さ１０ｎｍ乃至２００ｎｍの部分にｎ型不純物をドーピン
グしてｎ型領域２０８を形成する。ｎ型不純物元素としては砒素のように深さを精密に制
御できるものを用い、不純物濃度としては１×１０１８ｃｍ−３乃至１×１０２０ｃｍ−
３とすればよい。この結果、基板表面付近の浅い部分に弱いｎ型領域２０７（半導体領域
２０１と同じ不純物濃度を有する）が分離される。
【００９３】
あるいは、ｎ型領域２０８の表面に、弱いｎ型領域２０７をエピタキシャル成長させても
よい。その場合には、弱いｎ型領域２０７の厚さは５ｎｍ乃至５０ｎｍ（好ましくは５ｎ
ｍ乃至２０ｎｍ）、不純物濃度は、１×１０１１ｃｍ−３乃至１×１０１７ｃｍ−３とす
ればよく、また、弱いｎ型領域２０７の不純物濃度は半導体領域２０１と異なってもよい
。
【００９４】
そして、弱いｎ型領域２０７上に絶縁膜２０５ａを形成する。絶縁膜２０５ａとしては、
例えば、熱酸化によって得られる厚さ１ｎｍ乃至４ｎｍの酸窒化珪素膜を用いればよい。
さらに、厚さ１ｎｍ乃至４ｎｍの窒化珪素膜２０３ａを形成する。
【００９５】
さらに、窒化珪素膜２０３ａの上に絶縁膜２０６ａを適切な厚さだけ形成する。絶縁膜と
しては、酸化珪素、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタ
ン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒
化アルミニウム、窒化ガリウムアルミニウム等を用いることができる（図７（Ａ）参照）
。
【００９６】
その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化インジ
ウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎａＧａｂＺｎｃＯｄＮｅ、（０
≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０＜ｄ≦１、０＜ｅ≦１））等の仕事関数の高い酸
窒化物膜（以下、高仕事関数酸窒化物膜という）を絶縁膜上に成膜する。
【００９７】
例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以
上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジ
ウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度
が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化イン
ジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。
【００９８】
また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃
とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃
の非酸化性雰囲気で熱処理してもよい。
【００９９】
なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用しても
よい。特に、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。
【０１００】
高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では
、仕事関数の影響が後に形成するブロッキング絶縁膜２０６に及ばず、また、厚さが１０
０ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくな
い。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、
界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持
するには、別にドナーをドーピングすればよい。
【０１０１】
酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ４で表されるものは、Ｙ
ｂＦｅ２Ｏ４構造と呼ばれる結晶構造を取ることが知られている。
【０１０２】
しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相とな
り、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ２Ｏ４構造に比べると
ウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
【０１０３】
電子状態に関しては、例えば、バンドギャップはＹｂＦｅ２Ｏ４構造のものが３．２電子
ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電
子親和力も、前者が４．３電子ボルト程度のものが、後者では５．４電子ボルト以上とな
る。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈す
ることとなる。なお、水素はドナーとして機能するため、水素を添加することによっても
キャリア濃度を高めることもできる。
【０１０４】
なお、高仕事関数酸窒化物膜は、窒素や亜鉛、インジウム以外に酸素を窒素の２乃至５倍
含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。ま
た、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状
況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸
窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこ
なえる。
【０１０５】
なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸
化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三
元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ
−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−
Ｓｎ−Ｇａ−Ｚｎ−Ｏなどをターゲットに用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−
Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物と
いう意味である。
【０１０６】
その後、導電性の高い金属膜（や金属化合物膜）を適切な厚さだけ形成する。金属膜とし
てはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金
を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。
【０１０７】
そして、窒化珪素膜２０３ａ、絶縁膜２０６ａ、高仕事関数酸窒化物膜、金属膜（や金属
化合物膜）をエッチングして、ワード線方向に延在するコントロールゲート２０４、ブロ
ッキング絶縁膜２０６、電荷蓄積層２０３を形成する。さらに、側壁２０９ａおよび２０
９ｂを形成する。この際、絶縁膜２０５ａをエッチングすることで、トンネル絶縁膜２０
５を形成する（図７（Ｂ）参照）。
【０１０８】
なお、コントロールゲート２０４はコントロールゲートの第１導電層２０４ａとコントロ
ールゲートの第２導電層２０４ｂの積層構造であり、また、電荷蓄積層２０３、ブロッキ
ング絶縁膜２０６、コントロールゲートの第１導電層２０４ａ、コントロールゲートの第
２導電層２０４ｂは、その工程の特徴から概略同形状となる。
【０１０９】
さらに、イオン注入法によりホウ素イオンを注入してソース２０２ａ、ドレイン２０２ｂ
を形成する。この際、ソース２０２ａ、ドレイン２０２ｂの底面は、ｎ型領域２０８の底
面より浅くなるように形成するとよい（図７（Ｃ）参照）。イオン注入に用いるイオン種
は、ボラン等のホウ素を含む化合物でもよい。
【０１１０】
以上の工程により、トランジスタの主要な構造が形成される。その後は公知の半導体作製
技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。
本実施の形態では半導体領域２０１として、単結晶珪素を用いる例を示した。この場合、
半導体領域２０１はバルクの単結晶珪素基板でもよいし、絶縁膜上に単結晶珪素層が形成
された、いわゆるＳＯＩ基板でもよい。
【符号の説明】
【０１１１】
１０１    半導体領域
１０２    不純物領域
１０２ａ    ソース
１０２ｂ    ドレイン
１０３    電荷蓄積層
１０４    コントロールゲート
１０４ａ    コントロールゲートの第１導電層
１０４ｂ    コントロールゲートの第２導電層
１０５    トンネル絶縁膜
１０６    ブロッキング絶縁膜
１０７    ｎ型領域
１０８ａ    ハロー領域
１０８ｂ    ハロー領域
１１１    半導体領域
１１３    電荷蓄積層
１１４    コントロールゲート
１１５    トンネル絶縁膜
１１６    ブロッキング絶縁膜
２０１    半導体領域
２０２ａ    ソース
２０２ｂ    ドレイン
２０３    電荷蓄積層
２０３ａ    窒化珪素膜
２０４    コントロールゲート
２０４ａ    コントロールゲートの第１導電層
２０４ｂ    コントロールゲートの第２導電層
２０５    トンネル絶縁膜
２０５ａ    絶縁膜
２０６    ブロッキング絶縁膜
２０６ａ    絶縁膜
２０７    弱いｎ型領域
２０８    ｎ型領域
２０９ａ    側壁
２０９ｂ    側壁
【図１】
0006411556.tif 000002
【図２】
0006411556.tif 000003
【図３】
0006411556.tif 000004
【図４】
0006411556.tif 000005
【図５】
0006411556.tif 000006
【図６】
0006411556.tif 000007
【図７】
0006411556.tif 000008
【図８】
0006411556.tif 000009