(57)【特許請求の範囲】
【請求項１】
接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、
前記第２連結部材上に配置され、前記第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
前記パッシベーション層上に配置され、前記開口部の少なくとも一部を満たすアンダーバンプ金属層と、を含み、
前記パッシベーション層の表面に形成された導体層の層数が、前記露出した再配線層及び前記開口部の壁面上に形成された導体層の層数より多く、
前記アンダーバンプ金属層は、前記パッシベーション層の表面に形成された第１導体層と、前記露出した再配線層、前記開口部の壁面、及び前記第１導体層上に形成された第２導体層と、前記第２導体層上に形成された第３導体層と、を含み、
前記第２導体層は前記第１導体層及び前記第３導体層より厚さが薄い、ファン−アウト半導体パッケージ。
【請求項２】
前記第１導体層は電解銅を含み、前記第２導体層は無電解銅を含み、前記第３導体層は電解銅を含む、請求項１に記載のファン−アウト半導体パッケージ。
【請求項３】
前記パッシベーション層は無機フィラー及び絶縁樹脂を含む、請求項１または請求項２に記載のファン−アウト半導体パッケージ。
【請求項４】
前記パッシベーション層の絶縁樹脂に含まれた化学反応基の少なくとも一つは、前記第１導体層の金属物質と自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）される、請求項１から請求項３のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項５】
前記アンダーバンプ金属層上に配置され、前記半導体チップの接続パッドと電気的に連結された接続端子をさらに含み、
前記接続端子は少なくとも一つがファン−アウト領域に配置されている、請求項１から請求項４のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項６】
貫通孔を有する第１連結部材をさらに含み、
前記半導体チップは、前記第１連結部材の貫通孔に配置され、
前記封止材は、前記貫通孔の少なくとも一部を満たし、
前記第１連結部材は、前記半導体チップの接続パッドと電気的に接続された再配線層を含む、
請求項１から請求項５のいずれか一項に記載のファン−アウト半導体パッケージ。
【請求項７】
前記第１連結部材は、第１絶縁層と、前記第２連結部材と接して前記第１絶縁層に埋め込まれた第１再配線層と、前記第１絶縁層の前記第１再配線層が埋め込まれた側とは反対側に配置された第２再配線層と、を含み、
前記第１及び第２再配線層は前記接続パッドと電気的に連結されている、請求項６に記載のファン−アウト半導体パッケージ。
【請求項８】
前記第１連結部材は、前記第１絶縁層上に配置され、前記第２再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、をさらに含み、
前記第３再配線層は前記接続パッドと電気的に連結されている、請求項７に記載のファン−アウト半導体パッケージ。
【請求項９】
前記第２連結部材の再配線層と前記第１再配線層との間の距離が、前記第２連結部材の再配線層と前記接続パッドとの間の距離より大きい、請求項７に記載のファン−アウト半導体パッケージ。
【請求項１０】
前記第１再配線層は前記第２連結部材の再配線層より厚さが厚い、請求項７に記載のファン−アウト半導体パッケージ。
【請求項１１】
前記第１再配線層の下面は前記接続パッドの下面より上側に位置する、請求項７に記載のファン−アウト半導体パッケージ。
【請求項１２】
前記第２再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項８に記載のファン−アウト半導体パッケージ。
【請求項１３】
前記第１連結部材は、第１絶縁層と、前記第１絶縁層の両面に配置された第１再配線層及び第２再配線層と、前記第１絶縁層上に配置されて前記第１再配線層を覆う第２絶縁層と、前記第２絶縁層上に配置された第３再配線層と、を含み、
前記第１〜第３再配線層は前記接続パッドと電気的に連結されている、請求項６に記載のファン−アウト半導体パッケージ。
【請求項１４】
前記第１連結部材は、前記第１絶縁層上に配置されて前記第２再配線層を覆う第３絶縁層と、前記第３絶縁層上に配置された第４再配線層と、をさらに含み、
前記第４再配線層は前記接続パッドと電気的に連結されている、請求項１３に記載のファン−アウト半導体パッケージ。
【請求項１５】
前記第１絶縁層は前記第２絶縁層より厚さが厚い、請求項１３または請求項１４に記載のファン−アウト半導体パッケージ。
【請求項１６】
前記第３再配線層は前記第２連結部材の再配線層より厚さが厚い、請求項１３から請求項１５の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１７】
前記第１再配線層は前記半導体チップの活性面と非活性面との間に位置する、請求項１３から請求項１６の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１８】
前記第３再配線層の下面は前記接続パッドの下面より下側に位置する、請求項１３から請求項１７の何れか一項に記載のファン−アウト半導体パッケージ。
【請求項１９】
接続パッドが配置された活性面及び前記活性面の反対側に配置された非活性面を有する半導体チップと、
前記半導体チップの非活性面の少なくとも一部を封止する封止材と、
前記半導体チップの活性面上に配置され、前記半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、
前記第２連結部材上に配置され、前記第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、
前記パッシベーション層上に配置され、前記開口部の少なくとも一部を満たすアンダーバンプ金属層と、を含み、
前記パッシベーション層の表面に形成された導体層の層数が、前記露出した再配線層及び前記開口部の壁面上に形成された導体層の層数より多く、
前記アンダーバンプ金属層は、前記パッシベーション層の表面に形成された第１導体層と、前記露出した再配線層、前記開口部の壁面、及び前記第１導体層上に形成された第２導体層と、前記第２導体層上に形成された第３導体層と、を含み、
前記パッシベーション層の絶縁樹脂に含まれた化学反応基の少なくとも一つは、前記第１導体層の金属物質と自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）される、ファン−アウト半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ、例えば、接続端子を半導体チップが配置されている領域外にも拡張することができるファン−アウト半導体パッケージに関する。
【背景技術】
【０００２】
近年、半導体チップに関する技術開発の主要な傾向の一つは、部品のサイズを縮小することである。そこで、パッケージ分野においても、小型の半導体チップなどの需要の急増に伴い、サイズが小型でありながらも、多数のピンを実現することが要求されている。
【０００３】
これに応えるべく提案されたパッケージ技術の一つがファン−アウトパッケージである。ファン−アウトパッケージは、接続端子を半導体チップが配置されている領域外にも再配線し、サイズが小型でありながらも、多数のピンを実現可能とする。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の様々な目的の一つは、アンダーバンプ金属層の十分な密着力を確保することができるファン−アウト半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
本発明により提案する様々な解決手段の一つは、パッシベーション層の表面に導体層が付着された積層体を用いてアンダーバンプ金属層を形成することである。
【０００６】
例えば、ファン−アウト半導体パッケージは、貫通孔を有する第１連結部材と、第１連結部材の貫通孔に配置され、接続パッドが配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップと、第１連結部材及び半導体チップの非活性面の少なくとも一部を封止する封止材と、第１連結部材及び半導体チップの活性面上に配置され、半導体チップの接続パッドと電気的に連結された再配線層を含む第２連結部材と、第２連結部材上に配置され、第２連結部材の再配線層の少なくとも一部を露出させる開口部を有するパッシベーション層と、パッシベーション層上に配置され、開口部の少なくとも一部を満たすアンダーバンプ金属層と、を含み、第１連結部材は、半導体チップの接続パッドと電気的に連結された再配線層を含み、アンダーバンプ金属層を構成する層のうち、パッシベーション層の表面に形成された導体層の層数と、露出した再配線層及び開口部の壁面上に形成された導体層の層数と、が異なることができる。
【発明の効果】
【０００７】
本発明の様々な効果の一効果として、アンダーバンプ金属層の十分な密着力を確保することができるファン−アウト半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】電子機器システムの例を概略的に示すブロック図である。
【図２】電子機器の一例を概略的に示した斜視図である。
【図３】ファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【図４】ファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【図５】ファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図６】ファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図７】ファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【図８】ファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【図９】ファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【図１０】図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'切断平面図である。
【図１１】図９のファン−アウト半導体パッケージの概略的なＡ領域の拡大図である。
【図１２ａ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｂ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｃ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｄ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｅ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｆ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１２ｇ】図９のファン−アウト半導体パッケージの概略的な一製造例である。
【図１３】図１２ａ〜図１２ｇで用いられる積層体の概略的な一製造例である。
【図１４】パッシベーション層と金属層の自己組立を概略的に示す。
【図１５】通常のパッシベーション層の硬化状態を概略的に示す。
【図１６】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【図１７】ファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【発明を実施するための形態】
【０００９】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
【００１０】
電子機器
図１は電子機器システムの例を概略的に示すブロック図である。
【００１１】
図面を参照すると、電子機器１０００はメインボード１０１０を収容する。メインボード１０１０には、チップ関連部品１０２０、ネットワーク関連部品１０３０、及びその他の部品１０４０などが物理的及び／または電気的に連結されている。これらは、後述する他の部品とも結合されて、様々な信号ライン１０９０を形成する。
【００１２】
チップ関連部品１０２０としては、揮発性メモリー（例えば、ＤＲＡＭ）、不揮発性メモリー（例えば、ＲＯＭ）、フラッシュメモリーなどのメモリーチップ；セントラルプロセッサ（例えば、ＣＰＵ）、グラフィックプロセッサ（例えば、ＧＰＵ）、デジタル信号プロセッサ、暗号化プロセッサ、マイクロプロセッサ、マイクロコントローラなどのアプリケーションプロセッサチップ；アナログ−デジタルコンバータ、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ＩＣ）などのロジックチップなどが含まれるが、これらに限定されるものではなく、これら以外にも、その他の形態のチップ関連部品が含まれ得ることはいうまでもない。また、これら部品１０２０が互いに組み合わされてもよいことはいうまでもない。
【００１３】
ネットワーク関連部品１０３０としては、Ｗｉ−Ｆｉ（ＩＥＥＥ  ８０２．１１ファミリなど）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６ファミリなど）、ＩＥＥＥ  ８０２．２０、ＬＴＥ（ｌｏｎｇ  ｔｅｒｍ  ｅｖｏｌｕｔｉｏｎ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＳ、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）（Ｂｌｕｅｔｏｏｔｈ（登録商標））、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルが含まれるが、これらに限定されるものではなく、これら以外にも、その他の多数の無線または有線標準やプロトコルのうち任意のものが含まれ得る。また、ネットワーク関連部品１０３０が、チップ関連部品１０２０とともに互いに組み合わされてもよいことはいうまでもない。
【００１４】
その他の部品１０４０としては、高周波インダクタ、フェライトインダクタ、パワーインダクタ、フェライトビーズ、ＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏ−Ｆｉｒｉｎｇ  Ｃｅｒａｍｉｃｓ）、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルター、ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃｏｎｄｅｎｓｅｒ）などが含まれるが、これらに限定されるものではなく、これら以外にも、その他の様々な用途のために用いられる受動部品などが含まれ得る。また、その他の部品１０４０が、チップ関連部品１０２０及び／またはネットワーク関連部品１０３０とともに互いに組み合わされてもよいことはいうまでもない。
【００１５】
電子機器１０００の種類に応じて、電子機器１０００は、メインボード１０１０に物理的及び／または電気的に連結されているか連結されていない他の部品を含むことができる。他の部品としては、例えば、カメラ１０５０、アンテナ１０６０、ディスプレイ１０７０、電池１０８０、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器（不図示）、羅針盤（不図示）、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカー（不図示）、大容量記憶装置（例えば、ハードディスクドライブ）（不図示）、ＣＤ（ｃｏｍｐａｃｔ  ｄｉｓｋ）（不図示）、及びＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｋ）（不図示）などが挙げられる。但し、これらに限定されるものではなく、これら以外にも、電子機器１０００の種類に応じて様々な用途のために用いられるその他の部品などが含まれ得ることはいうまでもない。
【００１６】
電子機器１０００は、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、携帯情報端末（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｃａｍｅｒａ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ  ｓｔｉｌｌ  ｃａｍｅｒａ）、ネットワークシステム（ｎｅｔｗｏｒｋ  ｓｙｓｔｅｍ）、コンピューター（ｃｏｍｐｕｔｅｒ）、モニター（ｍｏｎｉｔｏｒ）、タブレット（ｔａｂｌｅｔ）、ラップトップ（ｌａｐｔｏｐ）、ネットブック（ｎｅｔｂｏｏｋ）、テレビジョン（ｔｅｌｅｖｉｓｉｏｎ）、ビデオゲーム（ｖｉｄｅｏ  ｇａｍｅ）、スマートウォッチ（ｓｍａｒｔ  ｗａｔｃｈ）、オートモーティブ（Ａｕｔｏｍｏｔｉｖｅ）などであることができる。但し、これらに限定されるものではなく、これら以外にも、データを処理する任意の他の電子機器であってもよいことはいうまでもない。
【００１７】
図２は電子機器の一例を概略的に示した斜視図である。
【００１８】
図面を参照すると、半導体パッケージは、上述のような種々の電子機器において様々な用途に適用される。例えば、スマートフォン１１００の本体１１０１の内部にはメインボード１１１０が収容されており、メインボード１１１０には種々の部品１１２０が物理的及び／または電気的に連結されている。また、カメラ１１３０のように、メインボード１１１０に物理的及び／または電気的に連結されているか連結されていない他の部品が本体１１０１内に収容されている。部品１１２０の一部はチップ関連部品であることができ、半導体パッケージ１００は、例えば、そのうちアプリケーションプロセッサであることができるが、これに限定されるものではない。電子機器が必ずしもスマートフォン１１００に限定されるものではなく、上述のように、他の電子機器であってもよいことはいうまでもない。
【００１９】
半導体パッケージ
一般に、半導体チップには、数多くの微細電気回路が集積されているが、それ自体が半導体完成品としての役割を果たすことはできず、外部からの物理的衝撃または化学的浸蝕により損傷する可能性がある。したがって、半導体チップ自体をそのまま用いるのではなく、半導体チップをパッケージングして、パッケージ状態で電子機器などに用いている。
【００２０】
半導体パッケージングが必要な理由は、電気的連結という観点から、半導体チップと電子機器のメインボードの回路幅が異なるためである。具体的に、半導体チップは、接続パッドのサイズ及び接続パッド間の間隔が非常に微細であるのに対し、電子機器に用いられるメインボードは、部品実装パッドのサイズ及び部品実装パッド間の間隔が半導体チップのスケールより著しく大きい。したがって、半導体チップをこのようなメインボード上にそのまま取り付けることは困難であり、相互間の回路幅の差を緩和することができるパッケージング技術が要求される。
【００２１】
このようなパッケージング技術により製造される半導体パッケージは、構造及び用途によって、ファン−イン半導体パッケージ（Ｆａｎ−ｉｎ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とファン−アウト半導体パッケージ（Ｆａｎ−ｏｕｔ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）とに区分されることができる。
【００２２】
以下では、図面を参照して、ファン−イン半導体パッケージとファン−アウト半導体パッケージについてより詳細に説明する。
【００２３】
（ファン−イン半導体パッケージ）
図３はファン−イン半導体パッケージのパッケージング前後を概略的に示した断面図である。
【００２４】
図４はファン−イン半導体パッケージのパッケージング過程を概略的に示した断面図である。
【００２５】
図面を参照すると、半導体チップ２２２０は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などを含む本体２２２１と、本体２２２１の一面上に形成された、アルミニウム（Ａｌ）などの導電性物質を含む接続パッド２２２２と、本体２２２１の一面上に形成され、接続パッド２２２２の少なくとも一部を覆う酸化膜または窒化膜などのパッシベーション膜２２２３と、を含む、例えば、ベア（Ｂａｒｅ）状態の集積回路（ＩＣ）であることができる。この際、接続パッド２２２２が非常に小さいため、集積回路（ＩＣ）は、電子機器のメインボードなどは勿論、中間レベルの印刷回路基板（ＰＣＢ）にも実装されにくい。
【００２６】
そのため、接続パッド２２２２を再配線するために、半導体チップ２２２０上に半導体チップ２２２０のサイズに応じて連結部材２２４０を形成する。連結部材２２４０は、半導体チップ２２２０上に感光性絶縁樹脂（ＰＩＤ）などの絶縁物質で絶縁層２２４１を形成し、接続パッド２２２２をオープンさせるビアホール２２４３ｈを形成した後、配線パターン２２４２及びビア２２４３を形成することで形成することができる。その後、連結部材２２４０を保護するパッシベーション層２２５０を形成し、開口部２２５１を形成した後、アンダーバンプ金属層２２６０などを形成する。すなわち、一連の過程を経て、例えば、半導体チップ２２２０、連結部材２２４０、パッシベーション層２２５０、及びアンダーバンプ金属層２２６０を含むファン−イン半導体パッケージ２２００が製造される。
【００２７】
このように、ファン−イン半導体パッケージは、半導体チップの接続パッド、例えば、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子の全てを素子の内側に配置したパッケージ形態である。ファン−イン半導体パッケージは、電気的特性に優れており、安価で生産することができる。したがって、スマートフォンに内蔵される多くの素子がファン−イン半導体パッケージの形態で製作されており、具体的には、小型で、且つ速い信号伝達を実現するように開発が行われている。
【００２８】
しかしながら、ファン−イン半導体パッケージは、Ｉ／Ｏ端子の全てを半導体チップの内側に配置しなければならないため、空間的な制約が多い。したがって、このような構造は、多数のＩ／Ｏ端子を有する半導体チップや、サイズが小さい半導体チップに適用するには困難な点がある。また、このような欠点により、電子機器のメインボードにファン−イン半導体パッケージを直接実装して用いることができない。これは、再配線工程により半導体チップのＩ／Ｏ端子のサイズ及び間隔を拡大したとしても、電子機器のメインボードに直接実装可能な程度のサイズ及び間隔を有するわけではないためである。
【００２９】
図５はファン−イン半導体パッケージがインターポーザ基板上に実装され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３０】
図６はファン−イン半導体パッケージがインターポーザ基板内に内蔵され、最終的に電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３１】
図面を参照すると、ファン−イン半導体パッケージ２２００は、半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がインターポーザ基板２３０１によりさらに再配線され、最終的には、インターポーザ基板２３０１上にファン−イン半導体パッケージ２２００が実装された状態で電子機器のメインボード２５００に実装することができる。この際、半田ボール２２７０などはアンダーフィル樹脂２２８０などにより固定されることができ、外側はモールディング材２２９０などで覆われることができる。または、ファン−イン半導体パッケージ２２００は、別のインターポーザ基板２３０２内に内蔵（Ｅｍｂｅｄｄｅｄ）されてもよく、内蔵された状態で、インターポーザ基板２３０２により半導体チップ２２２０の接続パッド２２２２、すなわち、Ｉ／Ｏ端子がさらに再配線され、最終的に電子機器のメインボード２５００に半導体パッケージ２２００を実装することができる。
【００３２】
このように、ファン−イン半導体パッケージは、電子機器のメインボードに直接実装されて用いられることが困難であるため、別のインターポーザ基板上に実装された後、さらにパッケージング工程を経て電子機器のメインボードに実装されるか、またはインターポーザ基板内に内蔵された状態で電子機器のメインボードに実装されて用いられている。
【００３３】
（ファン−アウト半導体パッケージ）
図７はファン−アウト半導体パッケージの概略的な形態を示した断面図である。
【００３４】
図面を参照すると、ファン−アウト半導体パッケージ２１００は、例えば、半導体チップ２１２０の外側が封止材２１３０により保護されており、半導体チップ２１２０の接続パッド２１２２が連結部材２１４０により半導体チップ２１２０の外側まで再配線される。この際、連結部材２１４０上にはパッシベーション層２１５０をさらに形成することができ、パッシベーション層２１５０の開口部にはアンダーバンプ金属層２１６０をさらに形成することができる。アンダーバンプ金属層２１６０上には半田ボール２１７０をさらに形成することができる。半導体チップ２１２０は、本体２１２１、接続パッド２１２２、パッシベーション膜（不図示）などを含む集積回路（ＩＣ）であることができる。連結部材２１４０は、絶縁層２１４１と、絶縁層２１４１上に形成された再配線層２１４２と、接続パッド２１２２と再配線層２１４２などを電気的に連結するビア２１４３と、を含むことができる。
【００３５】
このように、ファン−アウト半導体パッケージは、半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置した形態である。上述のように、ファン−イン半導体パッケージは、半導体チップのＩ／Ｏ端子の全てを半導体チップの内側に配置させなければならず、そのため、素子のサイズが小さくなると、ボールのサイズ及びピッチを減少させなければならないため、標準化されたボールレイアウトを用いることができない。これに対し、ファン−アウト半導体パッケージは、このように半導体チップ上に形成された連結部材により、半導体チップの外側までＩ／Ｏ端子を再配線して配置させた形態であるため、半導体チップのサイズが小さくなっても標準化されたボールレイアウトをそのまま用いることができる。したがって、後述のように、電子機器のメインボードに別のインターポーザ基板がなくても半導体パッケージを実装することができる。
【００３６】
図８はファン−アウト半導体パッケージが電子機器のメインボードに実装された場合を概略的に示した断面図である。
【００３７】
図面を参照すると、ファン−アウト半導体パッケージ２１００は半田ボール２１７０などを介して電子機器のメインボード２５００に実装することができる。すなわち、上述のように、ファン−アウト半導体パッケージ２１００は、半導体チップ２１２０上に半導体チップ２１２０のサイズを超えるファン−アウト領域まで接続パッド２１２２を再配線できる連結部材２１４０を形成するため、標準化されたボールレイアウトをそのまま用いることができる。その結果、半導体パッケージは、別のインターポーザ基板などがなくても電子機器のメインボード２５００に実装することができる。
【００３８】
このように、ファン−アウト半導体パッケージは、別のインターポーザ基板がなくても電子機器のメインボードに実装することができるため、インターポーザ基板を用いるファン−イン半導体パッケージに比べて薄い厚さを実現することができて、小型化及び薄型化が可能である。また、熱特性及び電気的特性に優れるため、モバイル製品に特に好適である。また、印刷回路基板（ＰＣＢ）を用いる一般的なＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）タイプに比べて、よりコンパクトに実現することができ、反り返り現象の発生による問題を解決することができる。
【００３９】
一方、ファン−アウト半導体パッケージは、このように半導体チップを電子機器のメインボードなどに実装するための、そして外部からの衝撃から半導体チップを保護するためのパッケージ技術を意味するものであり、これとはスケール、用途などが異なって、ファン−イン半導体パッケージが内蔵されるインターポーザ基板などの印刷回路基板（ＰＣＢ）とは異なる概念である。
【００４０】
以下では、アンダーバンプ金属層の十分な密着力を確保することができるファン−アウト半導体パッケージについて図面を参照して説明する。
【００４１】
図９はファン−アウト半導体パッケージの一例を概略的に示した断面図である。
【００４２】
図１０は図９のファン−アウト半導体パッケージの概略的なＩ−Ｉ'切断平面図である。
【００４３】
図１１は図９のファン−アウト半導体パッケージの概略的なＡ領域の拡大図である。
【００４４】
図面を参照すると、一例によるファン−アウト半導体パッケージ１００Ａは、貫通孔１１０Ｈを有する第１連結部材１１０と、第１連結部材１１０の貫通孔１１０Ｈに配置され、接続パッド１２２が配置された活性面及び活性面の反対側に配置された非活性面を有する半導体チップ１２０と、第１連結部材１１０及び半導体チップ１２０の非活性面の少なくとも一部を封止する封止材１３０と、第１連結部材１１０及び半導体チップ１２０の活性面上に配置され、接続パッド１２２と電気的に連結された再配線層１４２ａ、１４２ｂを含む第２連結部材１４０と、第２連結部材１４０上に配置され、第２連結部材１４０の再配線層１４２ｂの少なくとも一部を露出させる開口部２０２Ｈを有するパッシベーション層２０２と、パッシベーション層２０２上に配置され、開口部２０２Ｈの少なくとも一部を満たすアンダーバンプ金属層１６０と、アンダーバンプ金属層１６０上に配置され、接続パッド１２２と電気的に連結された接続端子１７０と、を含む。アンダーバンプ金属層１６０は、パッシベーション層２０２の表面に形成された第１導体層３０３と、露出した第２連結部材１４０の再配線層１４２ｂ、開口部２０２Ｈの壁面、及び第１導体層３０３上に形成された第２導体層１６１と、第２導体層１６１上に形成された第３導体層１６２と、を含む。すなわち、アンダーバンプ金属層１６０は、パッシベーション層２０２の表面に形成された導体層３０３、１６１、１６２の層数と、第２連結部材１４０の露出した再配線層１４２ｂ及び開口部２０２Ｈの壁面上に形成された導体層１６１、１６２の層数とが異なる。パッシベーション層２０２の表面に形成された導体層３０３、１６１、１６２の層数が、第２連結部材１４０の露出した再配線層１４２ｂ及び開口部２０２Ｈの壁面上に形成された導体層１６１、１６２の層数より多い。
【００４５】
この際、一例によるファン−アウト半導体パッケージ１００Ａのように、パッシベーション層２０２の表面に形成されて開口部２０２Ｈの縁の周囲を囲む第１導体層３０３が配置される場合、第１導体層３０３を下地シード層として用いてアンダーバンプ金属層１６０を形成することができ、この際、パッシベーション層２０２と第１導体層３０３は後述のように自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）などにより十分な密着力を有するため、第１導体層３０３をシード層として用いて形成されたアンダーバンプ金属層１６０も十分な密着力が確保可能である。
【００４６】
一方、一例によるファン−アウト半導体パッケージ１００Ａは、パッシベーション層２０２の表面に第１導体層３０３が付着された積層体を用いて最外層回路、例えば、アンダーバンプ金属層１６０などを形成することができる。この際、パターニング前の第１導体層３０３は、一種の保護層の役割を担うことができるため、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ  Ｅｆｆｅｃｔｓ）、例えば、最外層の表面におけるムラの発生、高い表面粗さによる微細回路実現の困難さなどを改善することができる。また、接続端子１７０、例えば、半田ボールを形成する時に工程が有利である。また、後述のように、積層体はパッケージの製造過程で最外層の両面に適用されることもでき、これにより、製造過程で発生し得る反り（Ｗａｒｐａｇｅ）の問題などを改善することができる。
【００４７】
以下、一例によるファン−アウト半導体パッケージ１００Ａに含まれるそれぞれの構成についてより詳細に説明する。
【００４８】
第１連結部材１１０は、半導体チップ１２０の接続パッド１２２を再配線させる再配線層１１２ａ、１１２ｂを含むことで、第２連結部材１４０の層数を減少させることができる。必要に応じて、具体的な材料に応じてパッケージ１００Ａの剛性を維持させることができ、封止材１３０の厚さの均一性を確保するなどの役割を担うことができる。場合に応じて、第１連結部材１１０により、一例によるファン−アウト半導体パッケージ１００Ａがパッケージオンパッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）の一部として用いられることができる。第１連結部材１１０は貫通孔１１０Ｈを有する。貫通孔１１０Ｈ内には、半導体チップ１２０が第１連結部材１１０と所定距離離隔されるように配置される。半導体チップ１２０の側面の周囲は第１連結部材１１０により囲まれることができる。但し、これは一例に過ぎず、他の形態に多様に変形されることができ、その形態に応じて他の機能を担うことができる。
【００４９】
第１連結部材１１０は、第２連結部材１４０と接する絶縁層１１１と、第２連結部材１４０と接して絶縁層１１１に埋め込まれた第１再配線層１１２ａと、絶縁層１１１の第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、を含む。第１連結部材１１０は、絶縁層１１１を貫通して第１及び第２再配線層１１２ａ、１１２ｂを電気的に連結するビア１１３を含む。第１及び第２再配線層１１２ａ、１１２ｂは接続パッド１２２と電気的に連結される。第１再配線層１１２ａを絶縁層１１１内に埋め込む場合、第１再配線層１１２ａの厚さによって発生する段差が最小化されることで、第２連結部材１４０の絶縁距離が一定になる。すなわち、第２連結部材１４０の再配線層１４２ａから絶縁層１１１の下面までの距離と、第２連結部材１４０の再配線層１４２ａから接続パッド１２２までの距離との差は、第１再配線層１１２ａの厚さより小さい。したがって、第２連結部材１４０の高密度配線設計が容易であるという利点がある。
【００５０】
絶縁層１１１の材料は特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、エポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれら樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂、例えば、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）、ＦＲ−４、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ）などが用いられることができる。必要に応じて、感光性絶縁（Ｐｈｏｔｏ  Ｉｍａｇｅａｂｌｅ  Ｄｉｅｌｅｃｔｒｉｃ：ＰＩＤ）樹脂を用いてもよい。
【００５１】
再配線層１１２ａ、１１２ｂは、半導体チップ１２０の接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１１２ａ、１１２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含むことができる。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。制限されない一例として、再配線層１１２ａ、１１２ｂの両方がグランドパターンを含むことができ、この場合、第２連結部材１４０の再配線層１４２ａ、１４２ｂにグランドパターンを最小化して形成することができるため、配線の設計自由度が向上することができる。
【００５２】
再配線層１１２ａ、１１２ｂのうち、封止材１３０に形成された開口部１３１を介して露出した一部の再配線層１１２ｂには、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
【００５３】
ビア１１３は、互いに異なる層に形成された再配線層１１２ａ、１１２ｂを電気的に連結させ、その結果、第１連結部材１１０内に電気的経路を形成する。ビア１１３の形成物質としても導電性物質を用いることができる。ビア１１３は、図１０に示したように、導電性物質で完全に充填されていてもよく、または導電性物質がビアホールの壁面に沿って形成されたものであってもよい。また、テーパ状だけでなく、円筒状など公知の全ての形状が適用されることができる。一方、後述の工程から分かるように、ビア１１３のための孔を形成する時に、第１再配線層１１２ａの一部のパッドがストッパー（ｓｔｏｐｐｅｒ）の役割を担うことができるため、ビア１１３は、上面の幅が下面の幅より大きいテーパ状を有することが工程上有利である。この場合、ビア１１３は第２再配線層１１２ｂの一部と一体化されることができる。
【００５４】
半導体チップ１２０は、数百〜数百万個以上の素子が一つのチップ内に集積化されている集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）であることができる。集積回路は、例えば、セントラルプロセッサー（例えば、ＣＰＵ）、グラフィックプロセッサー（例えば、ＧＰＵ）、デジタル信号プロセッサー、暗号化プロセッサー、マイクロプロセッサー、マイクロコントローラーなどのアプリケーションプロセッサーチップであることができるが、これに限定されるものではない。半導体チップ１２０は、活性ウェハーをベースとして形成することができ、この場合、本体１２１をなす母材としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）などが用いられることができる。本体１２１には様々な回路が形成されていることができる。接続パッド１２２は、半導体チップ１２０を他の構成要素と電気的に連結させるためのものであって、その形成物質としては、アルミニウム（Ａｌ）などの導電性物質を特に制限せずに用いることができる。本体１２１上には接続パッド１２２を露出させるパッシベーション膜１２３を形成することができる。パッシベーション膜１２３は、酸化膜または窒化膜などであってもよく、または酸化膜と窒化膜の二重層であってもよい。パッシベーション膜１２３により、接続パッド１２２の下面は封止材１３０の下面と段差を有することができ、その結果、封止材１３０が接続パッド１２２の下面へブリードすることをある程度防止することができる。その他の必要な位置に、絶縁膜（不図示）などをさらに配置してもよい。
【００５５】
半導体チップ１２０の非活性面は、第１連結部材１１０の第２再配線層１１２ｂの上面より下方に配置することができる。例えば、半導体チップ１２０の非活性面は、第１連結部材１１０の絶縁層１１１の上面より下方に配置することができる。半導体チップ１２０の非活性面と第１連結部材１１０の第２再配線層１１２ｂの上面との高さの差は２μｍ以上、例えば、５μｍ以上であることができる。この場合、半導体チップ１２０の非活性面の角で発生するクラックを効果的に防止することができる。また、封止材１３０を適用する場合における、半導体チップ１２０の非活性面上の絶縁距離のばらつきを最小化することができる。
【００５６】
封止材１３０は第１連結部材１１０及び／または半導体チップ１２０を保護することができる。封止形態は特に制限されず、第１連結部材１１０及び／または半導体チップ１２０の少なくとも一部を囲む形態であればよい。例えば、封止材１３０は第１連結部材１１０及び半導体チップ１２０の非活性面を覆うことができ、貫通孔１１０Ｈの壁面と半導体チップ１２０の側面との間の空間を満たすことができる。また、封止材１３０は、半導体チップ１２０のパッシベーション膜１２３と第２連結部材１４０との間の空間の少なくとも一部を満たすこともできる。一方、封止材１３０が貫通孔１１０Ｈを満たすことで、具体的な物質に応じて、接着剤の役割を担うとともに、バックリングを減少させることができる。
【００５７】
封止材１３０の具体的な物質としては特に限定されず、例えば、絶縁物質が用いられることができる。この際、絶縁物質としては、同様にエポキシ樹脂などの熱硬化性樹脂、ポリイミドなどの熱可塑性樹脂、またはこれらに無機フィラーなどの補強材が含まれた樹脂、例えば、ＡＢＦ、ＦＲ−４、ＢＴ、ＰＩＤ樹脂などが用いられることができる。また、ＥＭＣなどの公知のモールディング物質を用いてもよいことはいうまでもない。必要に応じて、熱硬化性樹脂や熱可塑性樹脂が無機フィラーとともにガラス繊維（Ｇｌａｓｓ  Ｃｌｏｔｈ、Ｇｌａｓｓ  Ｆａｂｒｉｃ）などの芯材に含浸された樹脂を用いてもよい。
【００５８】
封止材１３０は、複数の物質からなる複数の層で構成されることができる。例えば、貫通孔１１０Ｈ内の空間を第１封止材で満たし、その後、第１連結部材１１０及び半導体チップ１２０を第２封止材で覆うことができる。または、第１封止材を用いて貫通孔１１０Ｈ内の空間を満たすとともに、所定の厚さで第１連結部材１１０及び半導体チップ１２０を覆って、その後、第１封止材上を第２封止材を用いて所定の厚さでさらに覆う形態で用いてもよい。この他にも、様々な形態に応用されることができる。
【００５９】
封止材１３０には、電磁波遮断のために、必要に応じて導電性粒子が含まれることができる。導電性粒子としては、電磁波遮断が可能なものであればいかなるものでも用いることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｄ）、チタン（Ｔｉ）、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、特にこれに限定されるものではない。
【００６０】
第２連結部材１４０は半導体チップ１２０の接続パッド１２２を再配線するための構成である。第２連結部材１４０により、様々な機能を有する数十〜数百個の接続パッド１２２が再配線されることができ、後述する接続端子１７０を介して、その機能に応じて外部に物理的及び／または電気的に連結されることができる。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂと、絶縁層１４１ａ、１４１ｂ上に配置された再配線層１４２ａ、１４２ｂと、絶縁層１４１ａ、１４１ｂを貫通して再配線層１４２ａ、１４２ｂを連結するビア１４３ａ、１４３ｂと、を含む。一例によるファン−アウト半導体パッケージ１００Ａでは第２連結部材１４０が複数の再配線層１４２ａ、１４２ｂで構成されているが、単一層で構成されてもよい。また、その他の数の層数を有してもよいことはいうまでもない。
【００６１】
絶縁層１４１ａ、１４１ｂの物質としては絶縁物質を用いることができる。この際、絶縁物質としては、上述のような絶縁物質の他にも、ＰＩＤ樹脂などの感光性絶縁物質を用いることもできる。この場合、絶縁層１４１ａ、１４１ｂをより薄く形成することができ、ビア１４３ａ、１４３ｂのファインピッチをより容易に達成することができる。絶縁層１４１ａ、１４１ｂの物質は互いに同一であってもよく、必要に応じては互いに異なってもよい。絶縁層１４１ａ、１４１ｂは、工程によって一体化され、その境界が不明確であってもよい。
【００６２】
再配線層１４２ａ、１４２ｂは、実質的に接続パッド１２２を再配線する役割を担うものであって、形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。再配線層１４２ａ、１４２ｂは、該当層の設計デザインに応じて様々な機能を担うことができる。例えば、グランド（ＧｒｏｕＮＤ：ＧＮＤ）パターン、パワー（ＰｏＷｅＲ：ＰＷＲ）パターン、信号（Ｓｉｇｎａｌ：Ｓ）パターンなどを含む。ここで、信号（Ｓ）パターンは、グランド（ＧＮＤ）パターン、パワー（ＰＷＲ）パターンなどを除いた各種信号、例えば、データ信号などを含む。また、ビアパッド、接続端子パッドなどを含む。
【００６３】
再配線層１４２ａ、１４２ｂのうち一部の露出した再配線層１４２ｂには、必要に応じて表面処理層（不図示）をさらに形成することができる。表面処理層（不図示）は、当該技術分野において公知のものであれば特に限定されるものではなく、例えば、電解金めっき、無電解金めっき、ＯＳＰまたは無電解スズめっき、無電解銀めっき、無電解ニッケルめっき／置換金めっき、ＤＩＧめっき、ＨＡＳＬなどにより形成することができる。
【００６４】
ビア１４３ａ、１４３ｂは、互いに異なる層に形成された再配線層１４２ａ、１４２ｂ、接続パッド１２２などを電気的に連結させ、その結果、パッケージ１００Ａ内に電気的経路を形成する。ビア１４３ａ、１４３ｂの形成物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を用いることができる。ビア１４３ａ、１４３ｂは、導電性物質で完全に充填されていてもよく、または導電性物質がビアの壁に沿って形成されたものであってもよい。また、その形状としては、テーパ状、円筒状など当該技術分野において公知の全ての形状が適用されることができる。
【００６５】
第１連結部材１１０の再配線層１１２ａ、１１２ｂの厚さは、第２連結部材１４０の再配線層１４２ａ、１４２ｂの厚さより厚くすることができる。第１連結部材１１０は、半導体チップ１２０以上の厚さを有することができるため、第１連結部材１１０に形成される再配線層１１２ａ、１１２ｂも、そのスケールに応じてより大きいサイズに形成することができる。これに対し、第２連結部材１４０の薄型化のために、第２連結部材１４０の再配線層１４２ａ、１４２ｂは第１連結部材１１０の再配線層１１２ａ、１１２ｂに比べて相対的に小さく形成することができる。
【００６６】
パッシベーション層２０２は、第２連結部材１４０を外部からの物理的損傷や化学的損傷などから保護するための構成である。パッシベーション層２０２は、第２連結部材１４０の再配線層１４２ａ、１４２ｂの一部の再配線層１４２ｂの少なくとも一部を露出させる開口部２０２Ｈを有することができる。開口部２０２Ｈは再配線層１４２ｂの一面を完全にまたは一部のみを露出させることができる。場合に応じて、側面も露出させることができる。
【００６７】
パッシベーション層２０２の物質としては、特に限定されず、例えば、感光性絶縁物質を用いることができる。または、半田レジストを用いてもよい。または、芯材は含まないが、フィラーは含む絶縁樹脂、例えば、無機フィラー及びエポキシ樹脂を含むＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）などを用いることができる。パッシベーション層２０２の表面粗さは通常の場合より低くすることができる。このように表面粗さが低い場合、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ  Ｅｆｆｅｃｔｓ）、例えば、表面におけるムラの発生、微細回路実現の困難さなどを改善することができる。
【００６８】
アンダーバンプ金属層１６０は、接続端子１７０の接続信頼性を向上させ、ボードレベル（ｂｏａｒｄ  ｌｅｖｅｌ）信頼性を改善するための付加的な構成である。アンダーバンプ金属層１６０は、パッシベーション層２０２の表面に形成された第１導体層３０３と、開口部２０２Ｈを介して露出した再配線層１４２ｂ、開口部２０２Ｈの壁面、及び第１導体層３０３上に形成された第２導体層１６１と、第２導体層１６１上に形成された第３導体層１６２と、を含む。
【００６９】
第１導体層３０３は、パッシベーション層２０２と後述のように自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）を形成することができ、これにより、十分な密着力を有することができる。第１導体層３０３は、アンダーバンプ金属層１６０を形成するための下地シード層として用いられる。したがって、アンダーバンプ金属層１６０も十分な密着力を有することができる。第１導体層３０３は、パターニングの前にパッケージの最外層の保護層の役割を担うことができる。これにより、回路の形成過程で発生し得る様々な副作用（Ｓｉｄｅ  Ｅｆｆｅｃｔｓ）、例えば、最外層の表面におけるムラの発生、微細回路実現の困難などを改善することができる。第１導体層３０３は公知の導電性物質を含み、好ましくは銅（Ｃｕ）を含むことができ、例えば、電解銅を含むことができる。
【００７０】
第２導体層１６１はシード層の役割を担うことができ、第３導体層１６２は実質的なアンダーバンプ金属層１６０の役割を担うことができる。第２及び第３導体層１６１、１６２は公知の導電性物質を含み、好ましくは、それぞれ無電解銅及び電解銅を含むことができる。第２導体層１６１はシード層の役割を担うものであるため、厚さが非常に薄い。すなわち、第１導体層３０３及び第３導体層１６２より厚さが薄い。厚さは、第３導体層１６２、第１導体層３０３、及び第２導体層１６１の順に厚くすることができる。すなわち、第３導体層１６２の厚さを最も厚く、第２導体層１６１の厚さを最も薄くすることができるが、必ずしもこれに限定されるものではない。
【００７１】
接続端子１７０は、ファン−アウト半導体パッケージ１００Ａを外部と物理的及び／または電気的に連結させるための付加的な構成である。例えば、ファン−アウト半導体パッケージ１００Ａは、接続端子１７０を介して電子機器のメインボードに実装することができる。接続端子１７０は、導電性物質、例えば、半田（ｓｏｌｄｅｒ）などで形成することができるが、これは一例に過ぎず、材質が特にこれに限定されるものではない。接続端子１７０は、ランド（ｌａｎｄ）、ボール（ｂａｌｌ）、ピン（ｐｉｎ）などであることができる。接続端子１７０は多重層または単一層からなることができる。多重層からなる場合には、銅ピラー（ｐｉｌｌａｒ）及び半田を含むことができ、単一層からなる場合には、スズ−銀半田や銅を含むことができるが、これも一例に過ぎず、これに限定されるものではない。接続端子１７０の数、間隔、配置形態などは特に限定されず、通常の技術者であれば、設計事項に応じて十分に変形可能である。例えば、接続端子１７０の数は、半導体チップ１２０の接続パッド１２２の数に応じて数十〜数千個であることができ、それ以上またはそれ以下の数を有してもよい。
【００７２】
接続端子１７０の少なくとも一つはファン−アウト（ｆａｎ−ｏｕｔ）領域に配置される。ファン−アウト領域とは、半導体チップ１２０が配置されている領域を外れた領域を意味する。すなわち、一例による半導体パッケージ１００Ａはファン−アウトパッケージである。ファン−アウト（ｆａｎ−ｏｕｔ）パッケージは、ファン−イン（ｆａｎ−ｉｎ）パッケージに比べて優れた信頼性を有し、多数のＩ／Ｏ端子が実現可能であって、３Ｄ接続（３Ｄ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）が容易である。また、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージ、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージなどに比べて、別の基板なしに電子機器に実装可能であるため、厚さが薄くなるように製造することができ、価格競争力に優れる。
【００７３】
図面に示していないが、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈの内壁に金属層をさらに配置することができる。すなわち、半導体チップ１２０の側面の周囲が金属層により囲まれることもできる。金属層により、半導体チップ１２０から発生する熱をパッケージ１００Ａの上部及び／または下部に効果的に放出することができ、効果的な電磁波遮蔽が可能である。また、必要に応じて、第１連結部材１１０の貫通孔１１０Ｈ内に複数の半導体チップが配置されてもよく、第１連結部材１１０の貫通孔１１０Ｈが複数個設けられ、それぞれの貫通孔内に半導体チップが配置されてもよい。また、半導体チップの他に、別の受動部品、例えば、コンデンサー、インダクタなどがともに貫通孔１１０Ｈ内に封止されることができる。また、パッシベーション層２０２上に表面実装部品が実装されてもよい。
【００７４】
図１２ａ〜図１２ｇは図９のファン−アウト半導体パッケージの概略的な一製造例である。
【００７５】
図１２ａを参照すると、先ず、デタッチフィルム４０１を準備する。デタッチフィルム４０１の一面または両面には金属膜４０２、４０３を形成することができる。金属膜４０２、４０３の間の接合面には、後続の分離工程で容易に分離されるように表面処理が施されていることができる。または、金属膜４０２、４０３の間に離型層（Ｒｅｌｅａｓｅ  ｌａｙｅｒ）を備えることで、後続工程での分離を容易にすることもできる。デタッチフィルム４０１は公知の絶縁基板であることができ、その材質はいかなるものであってもよい。金属膜４０２、４０３は通常の銅箔（Ｃｕ  ｆｏｉｌ）であることができるが、これに限定されるものではなく、他の導電性物質からなる薄い薄膜であってもよい。次に、ドライフィルム４０４を用いて第１再配線層１１２ａの形成のためのパターニングを行う。これは、公知のフォトリソグラフィ工法を用いて形成することができる。ドライフィルム４０４は、感光性材料からなる公知のドライフィルムであることができる。次に、ドライフィルム４０４のパターニングされた空間を導電性物質で満たすことで第１再配線層１１２ａを形成する。めっき工程を用いることができ、この際、金属膜４０３はシード層の役割を担うことができる。めっき工程としては電解めっきまたは無電解めっきなどを用いることができる。その方法としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）、アディティブ（Ａｄｄｉｔｉｖｅ）、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）などを用いることができるが、これに限定されるものではない。次に、ドライフィルム４０４を除去する。この際、公知の方法、例えば、エッチング工程などを用いることができる。
【００７６】
図１２ｂを参照すると、金属膜４０３上に再配線層１１２ａの少なくとも一部を埋め込む絶縁層１１１を形成する。その後、絶縁層１１１を貫通するビア１１３を形成する。また、絶縁層１１１上に第２再配線層１１２ｂを形成する。絶縁層１１１は、その前駆体を公知のラミネート方法によりラミネートしてから硬化する方法、または公知の塗布方法により前駆体物質を塗布してから硬化する方法などによって形成することができる。ビア１１３及び第２再配線層１１２ｂは、フォトリソグラフィ、機械的ドリル、及び／またはレーザードリルなどを用いてビアホールを形成した後、ドライフィルムなどでパターニングし、めっき工程などによりビアホール及びパターニングされた空間を満たす方法によって形成することができる。次に、デタッチフィルム４０１を剥離する。この際、剥離は金属膜４０２、４０３が分離されることを指すことができる。分離にはブレードを用いることができるが、これに限定されず、公知の全ての方法を用いることができる。一方、一連の過程は、デタッチフィルム４０１を剥離する前に、貫通孔の形成前の第１連結部材１１０を形成すると説明したが、これに限定されるものではなく、デタッチフィルム４０１を先に剥離してから第１連結部材１１０を形成してもよいことはいうまでもない。すなわち、その順序が必ずしも上述の順序に限定されるものではない。
【００７７】
図１２ｃを参照すると、残っている金属膜４０３を公知のエッチング方法などにより除去する。この際、第１再配線層１１２ａが絶縁層１１１の内側方向に入り込むように再配線層１１２ａの一部を除去することができる。また、第１連結部材１１０に貫通孔１１０Ｈを形成する。貫通孔１１０Ｈは機械的ドリル及び／またはレーザードリルで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うこともできる。機械的ドリル及び／またはレーザードリルを用いて形成した場合は、過マンガン酸塩法などのデスミア処理を行うことで、貫通孔１１０Ｈ内の樹脂スミアを除去することができる。次に、第１連結部材１１０の一側に粘着フィルム４０５を付着する。この際、再配線層１１２ａが入り込んでいる場合には、その一面が粘着フィルム４０５の一面と段差を有することもできる。粘着フィルム４０５としては、絶縁層１１１を固定できるものであればいかなるものでも使用可能であって、制限されない一例として、公知のテープなどを用いることができる。公知のテープの例としては、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどが挙げられる。また、絶縁層１１１の貫通孔１１０Ｈ内に半導体チップ１２０を配置する。例えば、貫通孔１１０Ｈ内の粘着フィルム４０５上に半導体チップ１２０を付着する方法によりこれを配置する。半導体チップ１２０は、接続パッド１２２が粘着フィルム４０５に付着されるようにフェイス−ダウン（ｆａｃｅ−ｄｏｗｎ）形態で配置する。必要に応じて、接続パッド１２２の一面が粘着フィルム４０５の上面を基準として段差を有するように、すなわち、粘着フィルム４０５の付着後にも接続パッド１２２が半導体チップ１２０の内側方向に入り込むように付着することができる。
【００７８】
図１２ｄを参照すると、封止材１３０を用いて第１連結部材１１０及び半導体チップ１２０の少なくとも一部を封止する。封止材１３０は、第１連結部材１１０及び半導体チップ１２０の非活性面を覆って、貫通孔１１０Ｈ内の空間を満たす。封止材１３０は、公知の方法により形成することができ、例えば、封止材１３０を形成するための樹脂を未硬化状態でラミネートした後、硬化することで形成することができる。または、粘着フィルム４０５上に第１連結部材及び半導体チップ１２０の少なくとも一部を封止できるように、封止材１３０を形成するための樹脂を未硬化状態で塗布した後、硬化することで形成することもできる。硬化により半導体チップ１２０が固定される。ラミネート方法としては、例えば、高温で所定時間加圧した後、減圧し、室温まで冷やすホットプレス工程を行った後、コールドプレス工程で冷やして作業ツールを分離する方法などを用いることができる。塗布方法としては、例えば、スキージでインクを塗布するスクリーン印刷法、インクを霧化して塗布する方式のスプレー印刷法などを用いることができる。場合に応じて、硬化後の封止材１３０の一面は、第１再配線層１１２ａの一面及び接続パッド１２２の一面との関係において段差を有することもできる。次に、粘着フィルム４０５を剥離する。剥離方法は特に制限されず、公知の方法により行うことができる。例えば、粘着フィルム４０５として、熱処理により付着力が弱くなる熱処理硬化性接着テープ、紫外線の照射により付着力が弱くなる紫外線硬化性接着テープなどを用いた場合には、粘着フィルム４０５を熱処理して付着力を弱くしてから行ってもよく、粘着フィルム４０５に紫外線を照射して付着力を弱くしてから行ってもよい。次に、粘着フィルム４０５を除去した第１連結部材１１０及び半導体チップ１２０の活性面上に第２連結部材１４０を形成する。第２連結部材１４０は、絶縁層１４１ａ、１４１ｂを順に形成し、この際、それぞれの絶縁層１４１ａ、１４１ｂを形成した後、該当層にそれぞれ再配線層１４２ａ、１４２ｂ及びビア１４３ａ、１４３ｂを上述のめっき工程などにより形成することで形成することができる。
【００７９】
図１２ｅを参照すると、第２連結部材１４０上に、パッシベーション層２０２、第１導体層３０３、離型層３０２、及びキャリアフィルム３０１が順に積層された積層体を、パッシベーション層２０２が第２連結部材１４０と連結されるように付着する。また、封止材１３０上に、パッシベーション層２０２、第１導体層３０３、離型層３０２、及びキャリアフィルム３０１が順に積層された積層体を、パッシベーション層２０２が封止材１３０と連結されるように付着する。一方、このように積層体の状態で第１導体層３０３がパッシベーション層２０２の表面に付着された場合、後述のように自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）が可能であるため、優れた密着力を有することができる。次に、第２連結部材１４０の一側に付着された積層体及び封止材１３０上に付着された積層体からキャリアフィルム３０１を除去する。キャリアフィルム３０１の除去は公知の方法により行うことができ、特に制限されない。
【００８０】
図１２ｆを参照すると、第２連結部材１４０上に付着された積層体において、積層体のパッシベーション層２０２、第１導体層３０３、及び離型層３０２を貫通し、第２連結部材１４０の再配線層１４２ｂの少なくとも一部を露出させる開口部２０２Ｈを形成する。開口部２０２Ｈは機械的ドリル及び／またはレーザードリルなどで形成することができる。但し、これに限定されるものではなく、研磨用粒子を用いるサンドブラスト法、プラズマを用いるドライエッチング法などにより行うこともできる。次に、第２連結部材１４０上に付着された積層体及び封止材１３０上に付着された積層体から離型層３０２を除去する。離型層３０２はデスミア処理により除去することができる。この際、第２連結部材１４０上に付着された積層体及び封止材１３０上に付着された積層体において、第１導体層３０３は、デスミア溶液によって両側のパッシベーション層２０２の表面が損傷することを防止することができる。次に、開口部２０２Ｈを介して露出した再配線層１４２ｂ、開口部２０２Ｈの壁面、及び第１導体層３０３を覆う第２導体層１６１を形成する。第２導体層１６１は、このように優れた密着力を有する第１導体層３０３を下地シード層として用いて形成されるため、より優れた密着力を有することができる。第２導体層１６１は、公知のめっき工程、例えば、スパッタリングなどの無電解めっきにより形成することができる。一方、第２連結部材１４０上に第２導体層１６１を形成する時に、封止材１３０上にも第１導体層３０３を覆う第２導体層（不図示）を形成することができる。
【００８１】
図１２ｇを参照すると、第２連結部材１４０上において、第２導体層１６１上に第３導体層１６２を形成する。また、第１導体層３０３及び第２導体層１６１をパターニングする。このような過程は、公知の方法、例えば、電解めっきを用いるサブトラクティブ、アディティブ、ＳＡＰ（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ  Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ）などにより行うことができる。その結果、アンダーバンプ金属層１６０が形成される。一方、図面には示していないが、第２連結部材１４０上に第３導体層１６２を形成する時に、封止材１３０上にも第３導体層（不図示）を形成することができ、封止材１３０上に形成された第１導体層３０３、第２導体層１６１、及び第３導体層（不図示）は公知のエッチング方法などにより除去することができる。また、封止材１３０上に付着されたパッシベーション層２０２を貫通し、第１連結部材１１０の他側に形成された再配線層１１２ｂの少なくとも一部を露出させる開口部１３１を形成する。開口部１３１は、マーキング（Ｍａｒｋｉｎｇ）などとして用いられることができ、場合に応じて、接続端子、表面実装部品などを形成するための空間として活用されることもできる。封止材１３０上にこのようにパッシベーション層２０２が付着されている場合、開口部１３１をより容易に形成することができる。また、このようにパッケージを基準として両側にパッシベーション層２０２が略対称形態に付着された場合、工程過程で発生する反りを制御することができる。封止材１３０上に付着されたパッシベーション層２０２は、図面に示したように除去してもよいが、必要に応じて、付着された状態で用いられてもよい。次に、アンダーバンプ金属層１６０上に、公知の方法により接続端子１７０を形成する。接続端子１７０の形成方法は特に限定されず、その構造や形態に応じて技術分野において公知の方法により形成することができる。接続端子１７０はリフロー（ｒｅｆｌｏｗ）により固定することができ、固定力を強化するために、接続端子１７０の一部はパッシベーション層２０２に埋め込まれ、残りの部分は外部に露出するようにすることで、信頼度を向上させることができる。
【００８２】
一方、一連の過程は、大量生産が容易であるように、大型サイズのデタッチフィルム４０１を準備し、上述の過程を経て複数のファン−アウト半導体パッケージ１００Ａを製造した後、ソーイング（Ｓｅｗｉｎｇ）により個別的なファン−アウト半導体パッケージ１００Ａにシンギュレーションすることができる。この場合、生産性に優れるという利点がある。
【００８３】
図１３は図１２ａ〜図１２ｇで用いられる積層体の概略的な一製造例である。
【００８４】
図面を参照すると、積層体を準備する段階は、離型フィルム２０１、及び離型フィルム２０１上に付着されたパッシベーション層２０２を含む第１積層フィルム２００を準備する段階と、キャリアフィルム３０１、及びキャリアフィルム３０１上に離型層３０２を介して付着された第１導体層３０３を含む第２積層フィルム３００を準備する段階と、第１導体層３０３がパッシベーション層２０２の表面に付着されるように第１積層フィルム２００と第２積層フィルム３００とを付着する段階と、を含む。第１及び第２積層フィルム２００、３００の付着は、公知のローラー５０１、５０２を用いて行うことができるが、これに限定されるものではない。
【００８５】
離型フィルム２０１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムであることができ、パッシベーション層２０２は、上述のようにフィラー及び樹脂を含む、例えば、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｄ−ｕｐ  Ｆｉｌｍ）であることができるが、これに限定されるものではない。キャリアフィルム３０１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムであることができるが、これに限定されるものではない。離型層３０２は、例えば、アルカリ可溶性樹脂層（Ａｌｋａｌｉｎｅ−ｓｏｌｕｂｌｅ  ｒｅｓｉｎ  ｌａｙｅｒ）であることができるが、これに限定されるものではない。第１導体層３０３は、例えば、電解銅膜であることができるが、これに限定されるものではない。
【００８６】
図１４はパッシベーション層と金属層の自己組立を概略的に示す。
【００８７】
図面を参照すると、パッシベーション層２０２は第１導体層３０３が表面に付着された状態で硬化されることができる。この際、パッシベーション層２０２が硬化される時に、パッシベーション層２０２を構成する絶縁樹脂に含まれた化学反応基２０２Ｐの少なくとも一つが、パッシベーション層２０２の表面に付着された第１導体層３０３の金属物質３０３Ｐと自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）されることができる。これにより、優れた密着力を有することができる。より具体的に、パッシベーション層２０２の絶縁樹脂に含まれた化学反応基２０２Ｐが、硬化過程で第１導体層３０３が付着された表面側でリッチとなり、これらは第１導体層３０３の金属物質３０３Ｐと配位結合及び／または共有結合を形成することになる。したがって、このような結合による自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）により、優れた密着力を有することになる。化学反応基２０２Ｐは、配位化合物、例えば、ロングテールを有する芳香族化合物であることができるが、これに限定されるものではない。
【００８８】
図１５は通常のパッシベーション層の硬化状態を概略的に示す。
【００８９】
図面を参照すると、パッシベーション層２０２'が単純に離型フィルム２０１'に付着された状態で硬化される場合には、パッシベーション層２０２'の樹脂に含まれた化学反応基２０２'Ｐがランダムに配列されるため、上述のような自己組立（Ｓｅｌｆ−Ａｓｓｅｍｂｌｙ）による優れた密着力を実現することができない。
【００９０】
図１６はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【００９１】
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｂは、第１連結部材１１０が、第２連結部材１４０と接する第１絶縁層１１１ａと、第２連結部材１４０と接して第１絶縁層１１１ａに埋め込まれた第１再配線層１１２ａと、第１絶縁層１１１ａの第１再配線層１１２ａが埋め込まれた側とは反対側に配置された第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、を含む。第１〜第３再配線層１１２ａ、１１２ｂ、１１２ｃは接続パッド１２２と電気的に連結される。一方、図面には示していないが、第１及び第２再配線層１１２ａ、１１２ｂと第２及び第３再配線層１１２ｂ、１１２ｃはそれぞれ第１及び第２絶縁層１１１ａ、１１１ｂを貫通する第１及び第２ビアを介して電気的に連結されることができる。
【００９２】
第１再配線層１１２ａが埋め込まれているため、上述のように、第２連結部材１４０の絶縁層１４１ａの絶縁距離が実質的に一定であることができる。第１連結部材１１０が多数の再配線層１１２ａ、１１２ｂ、１１２ｃを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。第１再配線層１１２ａが第１絶縁層の内部に入り込むことで、第１絶縁層１１１ａの下面と第１再配線層１１２ａの下面が段差を有する。その結果、封止材１３０を形成する時に封止材１３０の形成物質がブリードして第１再配線層１１２ａを汚染させることを防止することができる。
【００９３】
第１連結部材１１０の第１再配線層１１２ａの下面は、半導体チップ１２０の接続パッド１２２の下面より上側に配置することができる。また、第２連結部材１４０の再配線層１４２ａと第１連結部材１１０の再配線層１１２ａとの間の距離は、第２連結部材１４０の再配線層１４２ａと半導体チップ１２０の接続パッド１２２との間の距離より大きくすることができる。これは、第１再配線層１１２ａが絶縁層１１１の内部に入り込むことができるためである。第１連結部材１１０の第２再配線層１１２ｂは半導体チップ１２０の活性面と非活性面との間に配置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができる。したがって、第１連結部材１１０の内部に形成された第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間のレベルに配置することができる。
【００９４】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃの厚さは、第２連結部材１４０の再配線層１４２ａ、１４２ｂの厚さより厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃも、そのスケールに応じて大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２ａ、１４２ｂは、薄型化のために相対的に小さいサイズに形成することができる。
【００９５】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【００９６】
図１７はファン−アウト半導体パッケージの他の一例を概略的に示した断面図である。
【００９７】
図面を参照すると、他の一例によるファン−アウト半導体パッケージ１００Ｃは、第１連結部材１１０が、第１絶縁層１１１ａと、第１絶縁層１１１ａの両面に配置された第１再配線層１１２ａ及び第２再配線層１１２ｂと、第１絶縁層１１１ａ上に配置され、第１再配線層１１２ａを覆う第２絶縁層１１１ｂと、第２絶縁層１１１ｂ上に配置された第３再配線層１１２ｃと、第１絶縁層１１１ａ上に配置され、第２再配線層１１２ｂを覆う第３絶縁層１１１ｃと、第３絶縁層１１１ｃ上に配置された第４再配線層１１２ｄと、を含む。第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは接続パッド１２２と電気的に連結される。第１連結部材１１０がさらに多数の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄを含むことで、第２連結部材１４０をさらに簡素化することができる。したがって、第２連結部材１４０の形成過程で発生する不良による収率低下を改善することができる。一方、図面には示していないが、第１〜第４再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄは、第１〜第３絶縁層１１１ａ、１１１ｂ、１１１ｃを貫通する第１〜第３ビアを介して電気的に連結されることができる。
【００９８】
第１絶縁層１１１ａは第２絶縁層１１１ｂ及び第３絶縁層１１１ｃより厚さを厚くすることができる。第１絶縁層１１１ａは、基本的に剛性を維持するために相対的に厚いことができ、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、より多数の再配線層１１２ｃ、１１２ｄを形成するために導入したものであることができる。第１絶縁層１１１ａは、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃと異なる絶縁物質を含むことができる。例えば、第１絶縁層１１１ａは、芯材、無機フィラー、及び絶縁樹脂を含む、例えば、プリプレグであり、第２絶縁層１１１ｂ及び第３絶縁層１１１ｃは、無機フィラー及び絶縁樹脂を含むＡＢＦまたは感光性絶縁フィルムであることができるが、これに限定されるものではない。
【００９９】
第１連結部材１１０の第３再配線層１１２ｃの下面は、半導体チップ１２０の接続パッド１２２の下面より下側に配置することができる。また、第２連結部材１４０の再配線層１４２ａと第１連結部材１１０の第３再配線層１１２ｃとの間の距離は、第２連結部材１４０の再配線層１４２ａと半導体チップ１２０の接続パッド１２２との間の距離より小さくすることができる。これは、第３再配線層１１２ｃが第２絶縁層１１１ｂ上に突出した形態で配置することができるので、その結果、第２連結部材１４０と接することができるためである。第１連結部材１１０の第１再配線層１１２ａ及び第２再配線層１１２ｂは、半導体チップ１２０の活性面と非活性面との間に配置することができる。第１連結部材１１０は半導体チップ１２０の厚さに対応する厚さに形成することができ、これにより、第１連結部材１１０の内部に形成された第１再配線層１１２ａ及び第２再配線層１１２ｂを、半導体チップ１２０の活性面と非活性面との間のレベルに配置することができる。
【０１００】
第１連結部材１１０の再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの厚さは、第２連結部材１４０の再配線層１４２ａ、１４２ｂの厚さよりも厚くすることができる。第１連結部材１１０は半導体チップ１２０以上の厚さを有することができるため、再配線層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄもより大きいサイズに形成することができる。これに対し、第２連結部材１４０の再配線層１４２ａ、１４２ｂは、薄型化のために相対的に小さいサイズに形成することができる。
【０１０１】
その他の構成や製造方法については、一例によるファン−アウト半導体パッケージ１００Ａについての説明と実質的に同一であるため、詳細な説明は省略する。
【０１０２】
本発明で用いられた「一例」または「変更例」という表現は、互いに同一の実施例を意味せず、それぞれ互いに異なる固有の特徴を強調して説明するために提供されるものである。しかし、上記提示された一例または変更例は、他の一例または変更例の特徴と結合して実現されることを排除しない。例えば、特定の一例で説明された事項が他の一例で説明されていなくても、他の一例でその事項と反対であるか矛盾する説明がない限り、他の一例に関連する説明であると理解されることができる。
【０１０３】
本発明において「連結される」というのは、直接的に連結された場合だけでなく、間接的に連結された場合を含む概念である。また、「電気的に連結される」というのは、物理的に連結された場合と、連結されていない場合をともに含む概念である。なお、第１、第２等の表現は、一つの構成要素と他の構成要素を区分するために用いられるもので、該当する構成要素の順序及び／または重要度等を限定しない。場合によっては、本発明の範囲を外れずに、第１構成要素は第２構成要素と命名されることもでき、類似して第２構成要素は第１構成要素と命名されることもできる。
【０１０４】
本発明において、「上部、下部、上側、下側、上面、下面」等は、添付の図面に基づいて判断する。例えば、第１接続部材は、再配線層よりも上部に位置する。但し、特許請求の範囲がこれに限定されるものではない。また、垂直方向とは上述した上部及び下部の方向を意味し、水平方向とはこれと垂直な方向を意味する。このとき、垂直断面とは垂直方向の平面で切断した場合を意味するもので、図面に示した断面図をその例として挙げることができる。また、水平断面とは水平方向の平面で切断した場合を意味するもので、図面で示す平面図をその例として挙げることができる。
【０１０５】
本発明で用いられた用語は、一例を説明するために説明されたものであり、本発明を限定しようとする意図ではない。このとき、単数の表現は文脈上明確に異なる意味でない限り、複数を含む。
【符号の説明】
【０１０６】
１０００  電子機器
１０１０  メインボード
１０２０  チップ関連部品
１０３０  ネットワーク関連部品
１０４０  その他の部品
１０５０  カメラ
１０６０  アンテナ
１０７０  ディスプレイ
１０８０  電池
１０９０  信号ライン
１１００  スマートフォン
１１０１  本体
１１１０  メインボード
１１２０  部品
１１３０  カメラ
２２００  ファン−イン半導体パッケージ
２２２０  半導体チップ
２２２１  本体
２２２２  接続パッド
２２２３  パッシベーション膜
２２４０  連結部材
２２４１  絶縁層
２２４２  配線パターン
２２４３  ビア
２２５０  パッシベーション層
２２６０  アンダーバンプ金属層
２２７０  半田ボール
２２８０  アンダーフィル樹脂
２２９０  モールディング材
２５００  メインボード
２３０１  インターポーザ基板
２３０２  インターポーザ基板
２１００  ファン−アウト半導体パッケージ
２１２０  半導体チップ
２１２１  本体
２１２２  接続パッド
２１４０  連結部材
２１４１  絶縁層
２１４２  再配線層
２１４３  ビア
２１５０  パッシベーション層
２１６０  アンダーバンプ金属層
２１７０  半田ボール
１００  半導体パッケージ
１００Ａ、１００Ｂ、１００Ｃ  ファン−アウト半導体パッケージ
１１０  第１連結部材
１１１、１１１ａ、１１１ｂ、１１１ｃ  絶縁層
１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ  再配線層
１１３  ビア
１２０  半導体チップ
１２１  本体
１２２  接続パッド
１２３  パッシベーション膜
１３０  封止材
１３１  開口部
１４０  第２連結部材
１４１ａ、１４１ｂ絶縁層
１４２ａ、１４２ｂ  再配線層
１４３ａ、１４３ｂ  ビア
２０１  離型フィルム
２０２  パッシベーション層
３０１  キャリアフィルム
３０２  離型層
３０３  導体層
２００、３００  積層フィルム
２０２Ｈ  開口部
１６１、１６２  導体層
１６０  アンダーバンプ金属層
１７０  接続端子
【図１】
0006443893.tif 000002
【図２】
0006443893.tif 000003
【図３】
0006443893.tif 000004
【図４】
0006443893.tif 000005
【図５】
0006443893.tif 000006
【図６】
0006443893.tif 000007
【図７】
0006443893.tif 000008
【図８】
0006443893.tif 000009
【図９】
0006443893.tif 000010
【図１０】
0006443893.tif 000011
【図１１】
0006443893.tif 000012
【図１２ａ】
0006443893.tif 000013
【図１２ｂ】
0006443893.tif 000014
【図１２ｃ】
0006443893.tif 000015
【図１２ｄ】
0006443893.tif 000016
【図１２ｅ】
0006443893.tif 000017
【図１２ｆ】
0006443893.tif 000018
【図１２ｇ】
0006443893.tif 000019
【図１３】
0006443893.tif 000020
【図１４】
0006443893.tif 000021
【図１５】
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【図１６】
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【図１７】
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