(57)【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１の半導体層を具備する半導体基板において、
当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第１の主電極と、前記第１の半導体層に接続された第２の主電極との間に流れる電流が制御されるセル領域と、
平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、
が設けられた半導体装置であって、
前記外周領域において、
各前記外周領域溝の底部を囲み前記第２の導電型をもつ埋め込み半導体層が前記第１の半導体層中において各前記外周領域溝毎に設けられ、
各前記埋め込み半導体層の、対応する各前記外周領域溝の底部からの最大深さが、前記セル領域から離間するに従って浅くされたことを特徴とする半導体装置。
【請求項２】
前記外周領域溝の延伸方向と垂直な断面視において、
前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記断面視における各前記埋め込み半導体層の径が、前記セル領域から離間するに従って小さくされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記外周領域溝の中には、前記第１の主電極、前記第２の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
前記埋め込み半導体層は、前記第１の主電極、前記第２の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
【請求項６】
複数の前記外周領域溝の深さは同等とされたことを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【請求項７】
前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする請求項１から請求項７までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図５は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）の構成の一例を示す断面図である。この半導体装置１００においては、平面視において、オン時に動作電流が流されるセル領域Ｘと、動作電流はながれないがオフ時の耐圧を確保するためにセル領域Ｘの外側においてセル領域Ｘを取り囲むように設けられる外周領域Ｙとの２つの領域が設けられる。図５において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。
【０００４】
セル領域Ｘにおいては、半導体基板８０中に、ＭＯＳＦＥＴとして動作する構造が形成されている。まず、半導体基板８０の表面側には、ｐ−層８３を貫通する溝（セル領域溝：トレンチ）８４が形成されている。溝８４は、図５における紙面と垂直方向に延伸して平行に複数（図示された範囲では２つ）形成されている。各々の溝８４の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８４を埋め込むように形成されている。ゲート電極８７は、通常は高濃度にドーピングされた多結晶シリコンで形成される。
【０００５】
また、半導体基板８０の表面側においては、溝８４の両側に、ソース領域となるｎ＋層８５が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０（第２の主電極）が形成されている。一方、半導体基板８０の表面側においては層間絶縁層８８が溝８４を覆うように形成されているため、ソース電極８９は、ｎ＋層８５とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図５に示された範囲外の表面側において、例えば溝８４の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続され、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８４毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８４の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８５の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８４毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００６】
外周領域Ｙは、セル領域Ｘにおいて形成されたＭＯＳＦＥＴのオフ時においてソース電極８９とドレイン電極９０間の耐圧を高めるために設けられる。このオフ時には、ｐ−層８３、溝（セル領域溝）８４とｎ−層８２との間に空乏層が形成され、この空乏層の幅が局所的に狭くなり電界強度が高まった箇所で絶縁破壊が起こる。このような局所的な電界強度の高い領域は、素子の端部において特に発生しやすいため、外周領域Ｙは、セル領域Ｘを囲むように設けられ、外周において、こうした領域が発生しないように設けられる。ただし、外周領域Ｙもセル領域Ｘも同時に製造されるために、外周領域Ｙの基本構造もセル領域Ｘと類似するように構成される。
【０００７】
図５における外周領域Ｙの構造は、特許文献１に記載のものと同様である。この外周領域Ｙにおいては、セル領域Ｘと同様に、溝（外周領域溝）９４及びその内面に酸化膜９６が形成される。セル領域Ｘにおける溝（セル領域溝）８４、外周領域Ｙにおける溝（外周領域溝）９４は同時に形成されるため、その深さは同等である。その内部の酸化膜８６、９６についても同様であり、その厚さは同等である。
【０００８】
ただし、セル領域Ｘではこの内部にゲート電極８７が形成されたのに対し、ここでは、代わりに浮遊電位とされた（他の電極と接続されない）フローティング電極（溝内電極）９７が設けられる。フローティング電極９７は、ゲート電極８７と同様の材料で同様に構成されるため、ゲート電極８７と同じ工程で同時に形成することができる。フローティング電極９７には外部から電位は与えられないが、その内部の電位は自動的に均一となるために、外周領域Ｙにおけるオフ時の半導体基板８０内の電位分布には大きな影響を及ぼす。
【０００９】
また、特許文献１に記載されるように、外周部Ｙにおける溝９４の底部周囲には、フローティングｐ型層（埋め込み半導体層）９８が形成されている。フローティングｐ型層９８は、その上側のｐ−層８３とは接続されず他の電極とも接続されないため、フローティング電極９７と同様に浮遊電位とされる。フローティングｐ型層９８が設けられない場合には、オフ時において、空乏層は溝９４の直下に形成されるのに対し、フローティングｐ型層９８が設けられる場合には、フローティングｐ型層９８の周囲に形成される。その結果、特許文献１の図１５に示されるように、外周領域Ｙにおける溝９４間で端部で局所的に電界が集中することが抑制され、オフ時における高い耐圧が得られる。フローティングｐ型層９８は、例えば、溝９４の形成後に溝９４の底部に局所的にイオン注入を行い、その後に熱処理工程によって熱拡散を行うことによって形成することができる。このため、フローティングｐ型層９８は、図５に示された断面においては、溝９４の底部付近を中心とする略円形の形状となり、溝９４に沿って形成される。
【００１０】
なお、図５においては、外周領域Ｙにおける溝９４、フローティングｐ型層９８等は３組設けられているが、実際にはこの数は適宜設定される。また、セル領域Ｘにおいては、溝８４はそれぞれ直線状に並行に形成されているのに対し、外周領域Ｙにおいては、溝９４、フローティングｐ型層９８等は、セル領域Ｘを囲むように環状に形成される。
【００１１】
また、図５はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、図５におけるｎ＋層８１をコレクタ層となるｐ＋層とし、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすればよい。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２０１１−５１２６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上記の外周領域Ｙをセル領域Ｘの外側に設けることによって、上記のように耐圧を高くすることができるものの、外周領域Ｙの最外部の溝９４の外側においては、溝９４、フローティングｐ型層９８等が存在しないため、この部分で空乏層は急峻に湾曲した形状となった。この場合、この湾曲した箇所で電界集中が発生しやすくなり、耐圧の低下の原因となった。
【００１４】
すなわち、高い耐圧をもつパワー半導体装置を得ることは困難であった。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記半導体基板の表面側に形成された第１の主電極と、前記第１の半導体層に接続された第２の主電極との間に流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝である外周領域溝が複数設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記外周領域において、各前記外周領域溝の底部を囲み前記第２の導電型をもつ埋め込み半導体層が前記第１の半導体層中において各前記外周領域溝毎に設けられ、各前記埋め込み半導体層の、対応する各前記外周領域溝の底部からの最大深さが、前記セル領域から離間するに従って浅くされたことを特徴とする。
本発明の半導体装置は、前記外周領域溝の延伸方向と垂直な断面視において、前記埋め込み半導体層は、対応する前記外周領域溝の底部の一点を中心とする円形状とされたことを特徴とする。
本発明の半導体装置は、前記断面視における各前記埋め込み半導体層の径が、前記セル領域から離間するに従って小さくされたことを特徴とする。
本発明の半導体装置において、前記外周領域溝の中には、前記第１の主電極、前記第２の主電極、及び前記ゲート電極のいずれとも直接接続されない溝内電極が設けられたことを特徴とする。
本発明の半導体装置において、前記埋め込み半導体層は、前記第１の主電極、前記第２の主電極、及び前記ゲート電極のいずれとも直接接続されないことを特徴とする。
本発明の半導体装置において、複数の前記外周領域溝の深さは同等とされたことを特徴とする。
本発明の半導体装置は、前記セル領域溝と複数の前記外周領域溝の深さが同等とされたことを特徴とする。
本発明の半導体装置は、前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００１７】
本発明は以上のように構成されているので、高い耐圧をもつパワー半導体装置を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】従来のトレンチゲート型の半導体装置のオフ時に形成される空乏層の形状を示す図である。
【図３】本発明の実施の形態に係る半導体装置のオフ時に形成される空乏層の形状を示す図である。
【図４】本発明の実施の形態に係る半導体装置の変形例の断面図である。
【図５】従来のトレンチゲート型の半導体装置の一例の断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
【００２０】
図１は、この半導体装置１０の構造を図５に対応させて示す断面図である。この半導体装置１０の平面視における領域も、実際に電流のスイッチング動作を行うセル領域Ｘと、スイッチング動作を行わず半導体装置１０の耐圧を向上させるために設けられ、セル領域Ｘを囲むように外側に隣接して設けられた外周領域Ｙに大別される。半導体基板２０において、ドレイン層となるｎ＋層２１の上に、ドリフト層となるｎ−層（第１の半導体層）２２、ｐ−層（第２の半導体層）２３が順次形成されることも同様である。また、セル領域Ｘにおいては溝２４が、外周領域Ｙにおいては溝３４が、それぞれ複数同様に形成されており、その内部には酸化膜２６、３６が同様に形成されている。セル領域Ｘにおいては、図示の範囲外（図１における左側）においても同様に溝２４等が形成されているものとする。一方、外周領域Ｙにおいては、溝３４は図示された３つのみが形成され、図１における一番右の溝３４が最外周に位置するものとする。
【００２１】
また、セル領域Ｘにおいて、図１における溝２４の両側にはソース領域となるｎ＋層２５が形成され、溝２４の内部にはゲート電極２７が形成されている。半導体基板２０の上面には、層間絶縁層２８によってゲート電極２７と絶縁されてソース電極（第１の主電極）２９が形成されている。半導体基板２０の下面側には、ｎ＋層２１と接するドレイン電極（第２の主電極）３０が形成されている。この構成は、前記の半導体装置１００のセル領域Ｘにおけるものと同様である。
【００２２】
また、外周領域Ｙにおいて、溝３４内に浮遊電位とされるフローティング電極（溝内電極）３７が形成されること、溝３４の底部周囲に、断面形状が略円形とされ浮遊電位とされたフローティングｐ型層（埋め込み半導体層）３８が形成されることも同様である。このため、フローティング電極３７、フローティングｐ型層３８によって、セル領域Ｘから外周領域Ｙにかけて、オフ時における局所的な電界集中が発生することが抑制される。なお、ここで、浮遊電位であるとは、パワーＭＯＳＦＥＴにおいて使用されるソース電極（第１の主電極）２９、ドレイン電極（第２の主電極）３０、ゲート電極２７のいずれとも直接接していないことを意味する。
【００２３】
ただし、図１の構成においては、フローティングｐ型層３８の大きさ（直径）が、図１における右側に向かうに従い、小さくなる。すなわち、図１において最もセル領域Ｘに近いフローティングｐ型層３８１が最も大きく、その右側のフローティングｐ型層３８２、フローティングｐ型層３８３は、徐々に小さくされている。この構成によって、この半導体装置１０におけるオフ時のソース電極２９、ドレイン電極３０間の耐圧を高めることができる。以下に、この点について説明する。
【００２４】
図２は、図５に示された従来の半導体装置１００におけるｎ−層８２側の空乏層端部Ｄの形状を模式的に示す図である。前記の通り、空乏層は、セル領域Ｘではｐ−層８３、溝８４とｎ−層８２との界面に沿って形成され、その中での電界の向きは、主に図２における上下方向となる。この空乏層は、外周領域Ｙにおいても、隣接する溝９４、フローティングｐ型層９８にかけて連結して形成され、セル領域Ｘ、外周領域Ｙにおいて連続的に広がる。
【００２５】
しかしながら、図２に示されるように、最も外側（右側）の溝９４、フローティングｐ型層９８の更に外側においては、空乏層はｐ−層８３とｎ−層８２の界面に沿って形成されるため、空乏層は急峻に上側に向かって湾曲する形状となる。この場合、大きく湾曲した箇所で、電界集中が発生しやすくなる。すなわち、従来の半導体装置１００においては、最も外側に位置する溝９４、フローティングｐ型層９８がある箇所で電界集中が発生しやすい。
【００２６】
これに対して、図３は、図１の半導体装置１０におけるｎ−層２２側の空乏層端部Ｄの形状を同様に示す図である。この場合には、フローティングｐ型層３８は、セル領域Ｘから離れるに従って小さくされている。このため、空乏層端部Ｄは、セル領域Ｘから離れるに従って上側に位置し、最も外側（右側）の溝３４、フローティングｐ型層３８３がある箇所における空乏層の湾曲が小さくなる。このため、この箇所における電界集中が発生することが抑制され、従来の半導体装置１００よりも更に耐圧を高めることができる。
【００２７】
例えば、図５の構造において、外側（図５における右側）に向かうに従って溝９４の深さを浅くすることにより、同様の効果を得ることもできる。しかしながら、前記の通り、図１の構成においてはセル領域Ｘにおける溝２４と外周領域Ｙにおける溝３４は同時に形成することができるのに対し、この場合に溝９４の深さを外側で浅くするためには、各溝９４を個別に形成することが必要となる。その後、深さの異なる各溝９４を埋め込むように各フローティング電極を形成することが必要となるため、製造工程が極めて複雑となり、低コストでこれを製造することが困難となる。
【００２８】
これに対して、前記の通り、フローティングｐ型層３８は、例えば溝３４を一様な深さで形成した後にその底部にアクセプタ種をイオン注入し、その後で熱処理工程によってこのアクセプタ種を拡散させることによって形成することができる。この場合、フローティングｐ型層３８は、図１中において、溝３４の底部の一箇所（１点）を中心とした略円形状となる。この際、溝３４の底部にイオン注入される領域の幅を、図１における左側の溝３４で広く、右側の溝３４で狭くするようにすれば、その後の熱処理工程によって、図１に示されるように、円形状の径の異なるフローティングｐ型層３８１〜３８３を同時に形成することができる。なお、図１、３で図示されたようにフローティングｐ型層の断面形状が円形状でない場合でも、その最大深さがセル領域Ｘから離れるに従って浅くなれば、同様の効果を奏する。
【００２９】
また、上記の例では、外周領域Ｙにおける溝３４内に浮遊電位とされた溝内電極（フローティング電極）３７が、その下部に浮遊電位とされた埋め込み半導体層（フローティングｐ型層）３８（３８１〜３８３）が設けられた。しかしながら、上記と同様に電界集中を抑制できる限りにおいて、溝内電極や埋め込み半導体層を例えばソース電位とすることもできる。この場合、セル領域Ｘにおいてゲート電極２７が溝２４の端部でゲート配線と接続されたのと同様に、外周領域Ｙにおける溝３４の端部又はその１箇所で溝内電極や埋め込み半導体層をソース電極と接続すればよい。
【００３０】
同様の構造の外周領域Ｙを、図１の構造以外の半導体装置においても設けることができる。図４は、図１の半導体装置１０の変形例となる半導体装置４０の構造を示す断面図である。この半導体装置４０のセル領域Ｘにおける溝２４内の構造は、特開２０１３−０６９８５２号公報に記載されたものと同様である。この構造においては、帰還容量Ｃｒｓｓとなるゲート電極２７・ドレイン電極３０間の容量を低減することができるために、この半導体装置４０を高速動作させることができる。図４の構造においては、ゲート電極２７は、溝２４の左右両側においてのみ薄く左右で分離され、かつ溝２４の上側においてのみ形成されている。溝２４内において、左右のゲート電極２７の間には、トレンチソース電極（シールド電極）４１が埋め込まれて設けられている。トレンチソース電極４１は、ゲート電極２７と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極２７と同様の形成方法によって別工程によって溝２４内に形成される。トレンチソース電極４１は、図示の範囲外でソース電極２９と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極４１は、この部分の電位をソース電位に維持するシールド電極として機能する。
【００３１】
一方、この構造においては、ソース電極２９と接続されたトレンチソース電極４１とその両側のゲート電極２７との間でゲート電極２７・ソース電極２９間の容量が発生する。しかしながら、トレンチソース電極４１の図中における幅は、上側では下側よりも狭くされ、ゲート電極２７と溝２４の側壁との間における酸化膜２６（図４における左側のゲート電極２７の左側の酸化膜２６、右側のゲート電極２７の右側の酸化膜２６）と比べて、トレンチソース電極４１とその両側のゲート電極２７との間の酸化膜２６を充分厚くすることができる。こうした構造は、特開２０１３−０６９８５２号公報に記載されるように、電極として機能するように高濃度にドープされた多結晶シリコンで構成されたトレンチソース電極４１の熱酸化の際の酸化速度が、溝２４の内面を構成するｐ−層２３、ｎ−層２２の酸化速度よりも大きいことを利用して、容易に製造することができる。このため、ゲート電極２７・ソース電極２９間の容量も小さく保つことができる。
【００３２】
この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝２４の側面におけるｐ−層２３上（側面）の酸化膜２６は薄くされるため、良好な特性のパワーＭＯＳＦＥＴを得ることができる。
【００３３】
こうしたシールド電極を用いた半導体装置４０においても、外周領域Ｙにおける溝３４に関わる構造を、前記の半導体装置１０と同様とすることができる。これによって、オフ時におけるソース電極２９・ドレイン電極３０間の耐圧を向上させることができる。すなわち、この半導体装置４０は、高速動作が可能であり、高い耐圧をもつ。この場合においては、溝２４内におけるトレンチソース電極４１とゲート電極２７とは別工程で形成され、フローティング電極３７は、トレンチソース電極４１又はゲート電極２７と同時に形成することができる。フローティングｐ型層３８１の形成方法は前記の半導体装置１０と同様である。
【００３４】
なお、上記の構成は、ｎチャネル型のパワーＭＯＳＦＥＴであったが、導電型（ｐ型、ｎ型）を全てにおいて逆転させ、ｐチャネル型の素子を同様に得ることができる。すなわち、上記のｎ−層２２を第１の導電型をもつ第１の半導体層とし、上記のｐ−層２３を、第１の導電型と逆の第２の導電型をもつ第２の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のＩＧＢＴに適用できることも明らかである。また、上記の例では外周領域溝が３つ、セル領域溝が２つとされたが、これらの数によらず、２つ以上の外周領域溝が用いられれば、上記の構成が有効である。
【００３５】
また、上記の例では、各セル領域溝、各外周領域溝の深さが全て同等とされたが、これらの深さが均一である必要はない。例えば、セル領域溝の径や深さを複数種類に設定する場合もあり、これに応じて外周領域溝の径や深さも設定すれば、同時にセル領域Ｘ、外周領域Ｙを形成することができる。
【符号の説明】
【００３６】
１０、４０、１００  半導体装置（パワーＭＯＳＦＥＴ）
２０、８０  半導体基板
２１、２５、８１、８５  ｎ＋層
２２、８２  ｎ−層（第１の半導体層）
２３、８３  ｐ−層（第２の半導体層）
２４、８４  溝（セル領域溝）
２６、３６、８６、９６  酸化膜
２７、８７  ゲート電極
２８、８８  層間絶縁層
２９、８９  ソース電極（第１の主電極）
３０、９０  ドレイン電極（第２の主電極）
３４、９４  溝（外周領域溝）
３７、９７  フローティング電極（溝内電極）
３８、９８、３８１、３８２、３８３  フローティングｐ型層（埋め込み半導体層）
４１  トレンチソース電極（シールド電極）
Ｘ  セル領域
Ｙ  外周領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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