(57)【特許請求の範囲】
【請求項１】
複数のパッド（７１、７２）と、
ゲート電極（５７）を有するスイッチング素子（１１ａ〜１６ａ）と、を備える半導体チップにおいて、
前記複数のパッドは、
前記ゲート電極と電気的に接続され、前記スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、
前記スイッチング素子のオン時に、前記第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、
前記第１制御パッドおよび前記第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されていることを特徴とする半導体チップ。
【請求項２】
ゲート電極（５７）を有するスイッチング素子（１１ａ、１３ａ、１５ａ）が形成され、表面に第１主パッド（５９）が形成されていると共に複数の制御パッド（７１、７２）が隣り合って形成され、裏面に第２主パッド（６３）が形成されており、上アームを構成する第１半導体チップ（２１ａ）と、
ゲート電極（５７）を有するスイッチング素子（１２ａ、１４ａ、１６ａ）が形成されていると共に前記第１半導体チップと共通の構成とされ、前記第１半導体チップと隣り合って配置されており、下アームを構成する第２半導体チップ（２１ｂ）と、
前記第１半導体チップの第２主パッドと電気的に接続される正極端子（２２）と、
前記第２半導体チップの第１主パッドと電気的に接続される負極端子（２４）と、
前記第１半導体チップの第１主パッドおよび前記第２半導体チップの第２主パッドと電気的に接続されることにより、前記上アームおよび前記下アームの中間電位とされた出力端子（２３）と、
前記複数の制御パッドと接続される複数の制御端子（２５ａ、２５ｂ、２６ａ、２６ｂ）と、を備え、
前記第１半導体チップおよび前記第２半導体チップの表面に対する法線方向から視たとき、前記正極端子、前記負極端子、前記出力端子は、前記第１半導体チップおよび第２半導体チップに対して同方向に延設されていると共に、前記正極端子と前記出力端子との間に前記負極端子が配置され、
前記複数の制御パッドは、前記ゲート電極と電気的に接続され、前記スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、
前記スイッチング素子のオン時に、前記第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、
前記第１制御パッドおよび前記第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されており、
前記制御端子は、前記第１制御パッドと接続される第１制御端子と、前記第２制御パッドと接続される第２制御端子と、を有し、
前記第１制御端子および第２制御端子は、前記制御電流が前記第２制御端子から前記第１制御端子に向かって流れるように、前記第１半導体チップおよび前記第２半導体チップにおける前記第１制御パッドおよび前記第２制御パッドとそれぞれ電気的に接続されていることを特徴とする半導体モジュール。
【請求項３】
前記第１半導体チップと接続される前記第１制御端子および前記第２制御端子の配列と、前記第２半導体チップと接続される前記第１制御端子および前記第２制御端子の配列とが反対とされていることを特徴とする請求項２に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御端子と接続される複数のパッドを有する半導体チップおよびそれを用いた半導体モジュールに関するものである。
【背景技術】
【０００２】
従来より、例えば、特許文献１には、インバータを構成する半導体モジュールとして、いわゆる２ｉｎ１構造の半導体モジュールが提案されている。すなわち、この半導体モジュールでは、上アームを構成するスイッチング素子を有する半導体チップと、下アームを構成するスイッチング素子を有する半導体チップとを備え、各半導体チップのスイッチング素子が直列に接続されている。なお、この半導体モジュールでは、各半導体チップの構成が共通とされており、それぞれＩＧＢＴ素子が形成されている。
【０００３】
そして、ＩＧＢＴ素子が形成された半導体チップのエミッタ側にそれぞれ上側ヒートシンクが配置されると共にコレクタ側にそれぞれ下側ヒートシンクが配置されており、上アーム側の上側ヒートシンクと下アーム側の下側ヒートシンクとが接続されることにより、上アームのスイッチング素子と下アームのスイッチング素子とが電気的に接続されている。また、上アーム側の下側ヒートシンクは第１主端子（正極端子）と接続され、下アーム側の下側ヒートシンクは第２主端子（出力端子）と接続され、下アーム側の上側ヒートシンクは、第３主端子（負極端子）と接続されている。なお、上側ヒートシンク上から視たとき、第１〜第３主端子は半導体チップに対して同方向に延設されており、第１主端子と第３主端子との間隔が広くなると寄生インダクタンスが大きくなるため、第１主端子と第２主端子との間に第３主端子が配置される。
【０００４】
また、各半導体チップは、各半導体チップに形成されたＩＧＢＴ素子を制御するための制御パッドとして、ゲートパッドおよびケルビンエミッタパッドを有している。そして、各制御パッドは、ゲート端子およびケルビンエミッタ端子と電気的に接続されている。
【０００５】
このような半導体モジュールでは、上アームおよび下アームのスイッチング素子のオン、オフが交互に切り替えられることにより、第１主端子から第２主端子への主電流と、第２主端子から第３主端子への主電流とが切り替えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１４９６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のような半導体モジュール（半導体チップ）では、ゲートパッドに所定の電圧が印加されてＩＧＢＴ素子がオン状態となる際、各主端子の間を流れる主電流に基づいて磁束が誘起される。そして、誘起された磁束を妨げるように、ゲート端子とケルビンエミッタ端子との間に制御電流（誘導電流）が発生するため、ゲートパッドに印加される電圧が変動する。
【０００８】
また、上記半導体モジュールでは、第１主端子と第２主端子との間に第３主端子が配置されているため、第１主端子から第２主端子へ主電流が流れる方向と、第２主端子から第３主端子へ主電流が流れる方向とが逆となる。つまり、上アームの半導体チップと、下アームの半導体チップとに発生する制御電流は逆向きとなる。
【０００９】
そして、上記半導体モジュールでは、上アームの半導体チップと下アームの半導体チップとが同じ構成とされているため、一方の半導体チップでは、制御電流がケルビンエミッタ端子からゲート端子側に流れ、他方の半導体チップでは、制御電流がゲート端子からケルビンエミッタ端子側に流れる。この場合、制御電流がゲート端子側からケルビンエミッタ端子側に流れると、ゲートパッドに印加される電圧がＩＧＢＴ素子をオンさせる側に増加することになり、誤作動の原因となってしまう。
【００１０】
本発明は上記点に鑑みて、スイッチング素子が誤作動することを抑制できる半導体チップおよびそれを用いた半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、複数のパッド（７１、７２）と、ゲート電極（５７）を有するスイッチング素子（１１ａ〜１６ａ）と、を備える半導体チップにおいて、複数のパッドは、ゲート電極と電気的に接続され、スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、スイッチング素子のオン時に、第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、第１制御パッドおよび第２制御パッドは、いずれか一方の制御パッドが他方の制御パッドに挟まれて配置されていることを特徴としている。
【００１２】
これによれば、第１制御パッドおよび第２制御パッドに制御端子を接続する際、第１制御パッドおよび第２制御パッドに接続される制御端子の配列を適宜変更できる。つまり、制御電流が第２制御パッドから第１制御パッドに流れるように、制御端子を第１制御パッドおよび第２制御パッドに接続できる。したがって、制御電流によってスイッチング素子が誤作動することを抑制できる。
【００１３】
また、請求項２に記載の発明では、ゲート電極（５７）を有するスイッチング素子（１１ａ、１３ａ、１５ａ）が形成され、表面に第１主パッド（５９）が形成されていると共に複数の制御パッド（７１、７２）が隣り合って形成され、裏面に第２主パッド（６３）が形成されており、上アームを構成する第１半導体チップ（２１ａ）と、ゲート電極（５７）を有するスイッチング素子（１２ａ、１４ａ、１６ａ）が形成されていると共に第１半導体チップと共通の構成とされ、第１半導体チップと隣り合って配置されており、下アームを構成する第２半導体チップ（２１ｂ）と、第１半導体チップの第２主パッドと電気的に接続される正極端子（２２）と、第２半導体チップの第１主パッドと電気的に接続される負極端子（２４）と、第１半導体チップの第１主パッドおよび第２半導体チップの第２主パッドと電気的に接続されることにより、上アームおよび下アームの中間電位とされた出力端子（２３）と、複数の制御パッドと接続される複数の制御端子（２５ａ、２５ｂ、２６ａ、２６ｂ）と、を備え、以下の点を特徴としている。
【００１４】
すなわち、第１半導体チップおよび第２半導体チップの表面に対する法線方向から視たとき、正極端子、負極端子、出力端子は、第１半導体チップおよび第２半導体チップに対して同方向に延設されていると共に、正極端子と出力端子との間に負極端子が配置され、複数の制御パッドは、ゲート電極と電気的に接続され、スイッチング素子のオン、オフを制御する電圧が印加される第１制御パッド（７１）と、スイッチング素子のオン時に、第１制御パッドとの間に制御電流を流す電流経路を構成する第２制御パッド（７２）と、を有し、第１制御パッドおよび第２制御パッドは、いずれか一方のパッドが他方のパッドに挟まれて配置されており、制御端子は、第１制御パッドと接続される第１制御端子と、第２制御パッドと接続される第２制御端子と、を有し、第１制御端子および第２制御端子は、制御電流が第２制御端子から第１制御端子に向かって流れるように、第１半導体チップおよび第２半導体チップにおける第１制御パッドおよび第２制御パッドとそれぞれ電気的に接続されていることを特徴としている。
【００１５】
これによれば、第１半導体チップおよび第２半導体チップにおいて、第１制御端子および第２制御端子は、それぞれ制御電流が第２制御端子から第１制御端子に向かって流れるように、第１制御パッドおよび第２制御パッドと電気的に接続されている。このため、第１半導体チップおよび第２半導体チップにおいて、制御電流によって第１制御パッドの電位がスイッチング素子をオンさせる側に増加することを抑制でき、スイッチング素子が誤作動することを抑制できる。
【００１６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態における半導体モジュールを適用して構成されるインバータの回路図である。
【図２】半導体モジュールの平面模式図である。
【図３】図２中のIII−III断面に相当する断面図である。
【図４】半導体チップの平面図である。
【図５】図４中のV−V断面に相当する断面図である。
【図６Ａ】上アームにおける制御電流の流れ方向を示す図である。
【図６Ｂ】下アームにおける制御電流の流れ方向を示す図である。
【図７】本発明の第２実施形態における半導体チップの平面図である。
【図８】本発明の第３実施形態における半導体モジュールの平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１９】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明を三相モータ駆動用のインバータを構成する半導体モジュールに適用した例について説明する。
【００２０】
まず、インバータの回路構成について説明する。インバータは、直流電源に基づいて負荷である三相モータ４を交流駆動するためのものであり、昇圧回路を含む電源部１と、インバータ出力回路２と、電源部１とインバータ出力回路２との間に並列的に配置されたコンデンサ３とを有している。なお、コンデンサ３は、平滑用コンデンサであり、電源部（昇圧回路）１のノイズの影響を抑制して一定の電源電圧を形成するために備えられている。
【００２１】
インバータ出力回路２は、直列接続した上下アーム１１〜１６が三相分並列接続された構成とされ、上アーム１１、１３、１５と下アーム１２、１４、１６との中間電位を三相モータ４のＵ相、Ｖ相、Ｗ相の各相に順番に入れ替えながら印加するものである。上下アーム１１〜１６は、それぞれ、ＩＧＢＴ素子１１ａ〜１６ａおよびＦＷＤ（フリーホイールダイオード）素子１１ｂ〜１６ｂを備えており、各相の上下アーム１１〜１６のＩＧＢＴ素子１１ａ〜１６ａがオン、オフ制御されることで、三相モータ４に対して周期の異なる三相の交流電流を供給する。
【００２２】
本実施形態では、インバータ出力回路２におけるＵ相、Ｖ相、Ｗ相の各層の上下アーム１１〜１６を構成する一対の半導体チップ（ＩＧＢＴ素子１１ａ〜１６ａおよびＦＷＤ素子１１ｂ〜１６ｂ）を１つにパッケージ化した２ｉｎ１構造の半導体モジュール５に本発明を適用し、上記インバータ出力回路２を３つの半導体モジュール５を用いて構成している。
【００２３】
次に、本実施形態の半導体モジュール５の構成について図２および図３を参照しつつ説明する。なお、以下では、上記インバータ出力回路２のＵ相を構成する半導体モジュール５を例に挙げて説明するが、Ｖ相、Ｗ相を構成する半導体モジュール５についても同様の構成とされている。
【００２４】
半導体モジュール５は、図２および図３に示されるように、２つの半導体チップ２１ａ、２１ｂ、主端子２２〜２４、制御端子２５ａ、２５ｂ〜２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等がモールド樹脂３２にて一体化された構造とされている。なお、図２では、モールド樹脂３２内の構成を理解し易くするためにモールド樹脂３２を破線で示している。
【００２５】
半導体チップ２１ａは、上アーム１１を構成する素子が形成されたものであり、半導体チップ２１ｂは下アーム１２を構成する素子が形成されたものである。以下に、本実施形態の半導体チップ２１ａの具体的な構成について図４および図５を参照しつつ説明する。なお、半導体チップ２１ｂの構成は半導体チップ２１ａの構成と共通であるため、具体的な説明は省略する。
【００２６】
半導体チップ２１ａは、図４に示されるように、平面矩形状とされており、セル領域４１と、セル領域４１を囲む周辺領域４２とを備えている。
【００２７】
セル領域４１は、本実施形態では、ＩＧＢＴ素子１１ａが形成されたＩＧＢＴ領域４１ａおよびＦＷＤ素子１１ｂが形成されたＦＷＤ領域４１ｂを有している。つまり、本実施形態では、ＩＧＢＴ素子１１ａおよびＦＷＤ素子１１ｂが同じチップ内に形成されている。なお、ＩＧＢＴ領域４１ａおよびＦＷＤ領域４１ｂは、本実施形態では、半導体基板５０の一面５０ａの一方向（図４中紙面上下方向）に沿って延設されていると共に、延設方向と直交する方向に交互に形成されている。
【００２８】
セル領域４１は、図５に示されるように、ドリフト層５１として機能するＮ−型の共通の半導体基板５０を有しており、ドリフト層５１上（半導体基板５０の一面５０ａ側）には、Ｐ型のベース層５２が形成されている。そして、ベース層５２を貫通してドリフト層５１に達するように複数のトレンチ５３が形成され、このトレンチ５３によってベース層５２が複数個に分離されている。
【００２９】
本実施形態では、複数のトレンチ５３は、ＩＧＢＴ領域４１ａおよびＦＷＤ領域４１ｂにそれぞれ形成されており、半導体基板５０の一面５０ａの面方向のうちの一方向（図５中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ５３は、先端部が引き回されることで環状構造とされていてもよい。また、半導体基板５０の一面５０ａは、ベース層５２のうちのドリフト層５１と反対側の一面にて構成されている。
【００３０】
ベース層５２は、ＩＧＢＴ領域４１ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層５２（ＩＧＢＴ領域４１ａのベース層５２）には、Ｎ＋型のエミッタ領域５４と、エミッタ領域５４に挟まれるようにＰ＋型のボディ領域５５とが形成されている。
【００３１】
エミッタ領域５４は、ドリフト層５１よりも高不純物濃度で構成され、ベース層５２内において終端し、かつ、トレンチ５３の側面に接するように形成されている。一方、ボディ領域５５は、ベース層５２よりも高不純物濃度で構成され、エミッタ領域５４と同様に、ベース層５２内において終端するように形成されている。
【００３２】
より詳しくは、エミッタ領域５４は、トレンチ５３間の領域において、トレンチ５３の長手方向に沿ってトレンチ５３の側面に接するように棒状に延設され、トレンチ５３の先端よりも内側で終端する構造とされている。また、ボディ領域５５は、２つのエミッタ領域５４に挟まれてトレンチ５３の長手方向（つまりエミッタ領域５４）に沿って棒状に延設されている。なお、本実施形態のボディ領域５５は、半導体基板５０の一面５０ａを基準としてエミッタ領域５４よりも深く形成されている。
【００３３】
また、各トレンチ５３内は、各トレンチ５３の壁面を覆うように形成されたゲート絶縁膜５６と、このゲート絶縁膜５６の上に形成されたポリシリコン等により構成されるゲート電極５７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００３４】
ベース層５２（半導体基板５０の一面５０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜５８が形成されている。そして、層間絶縁膜５８には、ＩＧＢＴ領域４１ａにおいて、エミッタ領域５４の一部およびボディ領域５５を露出させるコンタクトホール５８ａが形成されている。また、ＦＷＤ領域４１ｂにおいて、ベース層５２を露出させるコンタクトホール５８ｂが形成されている。
【００３５】
層間絶縁膜５８上には上部電極５９が形成されている。この上部電極５９は、ＩＧＢＴ領域４１ａでは、コンタクトホール５８ａを介してエミッタ領域５４およびボディ領域５５と電気的に接続され、ＦＷＤ領域４１ｂでは、コンタクトホール５８ｂを介してベース層５２と電気的に接続されている。つまり、上部電極５９は、ＩＧＢＴ領域４１ａにおいてエミッタ電極として機能し、ＦＷＤ領域４１ｂにおいてアノード電極として機能する。なお、本実施形態では、上部電極５９が本発明の第１主パッドに相当している。
【００３６】
また、ドリフト層５１のうちのベース層５２側と反対側（半導体基板５０の他面５０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）６０が形成されている。このＦＳ層６０は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板５０の他面５０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００３７】
そして、ＩＧＢＴ領域４１ａでは、ＦＳ層６０を挟んでドリフト層５１と反対側にＰ型のコレクタ層６１が形成され、ＦＷＤ領域４１ｂでは、ＦＳ層６０を挟んでドリフト層５１と反対側にＮ型のカソード層６２が形成されている。つまり、ＩＧＢＴ領域４１ａとＦＷＤ領域４１ｂとは、半導体基板５０の他面５０ｂ側に形成される層がコレクタ層６１であるかカソード層６２であるかによって区画されている。すなわち、本実施形態では、半導体基板５０は、コレクタ層６１上の部分がＩＧＢＴ素子１１ａを構成するＩＧＢＴ領域４１ａとされ、カソード層６２上の部分がＦＷＤ素子１１ｂを構成するＦＷＤ領域４１ｂとされている。
【００３８】
コレクタ層６１およびカソード層６２上（半導体基板５０の他面５０ｂ）には下部電極６３が形成されている。この下部電極６３は、ＩＧＢＴ領域４１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域４１ｂにおいてはカソード電極として機能する。なお、本実施形態では、下部電極６３が本発明の第２主パッドに相当している。
【００３９】
そして、上記のように構成されていることにより、ＦＷＤ領域４１ｂにおいては、ベース層５２をアノードとし、ドリフト層５１、ＦＳ層６０、カソード層６２をカソードとしてＰＮ接合されたＦＷＤ素子１１ｂが構成されている。
【００４０】
周辺領域４２は、特に図示しないが、耐圧向上を図ることができるように、半導体基板５０の表層部に、セル領域４１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
【００４１】
また、周辺領域４２には、図４に示されるように、ゲートパッド７１、第１、第２ケルビンエミッタパッド７２ａ、７２ｂ、電流センスパッド７３、温度センスパッド７４、７５が形成されている。なお、本実施形態では、ゲートパッド７１が本発明の第１制御パッドに相当し、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが本発明の第２制御パッドに相当している。
【００４２】
ゲートパッド７１は、図示しないゲート配線を介してゲート電極５７と電気的に接続された外部接続用のパッドである。第１、第２ケルビンエミッタパッド７２ａ、７２ｂは、図示しないケルビンエミッタ配線を介してエミッタ領域５４に電気的に接続された外部接続用のパッドである。電流センスパッド７３は、エミッタ領域５４に電気的に接続された外部接続用のパッドである。温度センスパッド７４、７５は、半導体基板５０上に形成される温度検出素子（図示略）と電気的に接続された外部接続用のパッドである。
【００４３】
そして、これら各パッド７１〜７５は、半導体チップ２１ａの外形を形作る一辺（図４中では紙面下側の一辺）に沿って隣接して並べて配置されている。本実施形態では、図４中紙面左側から順に、温度センスパッド７４、７５、第１ケルビンエミッタパッド７２ａ、ゲートパッド７１、電流センスパッド７３、第２ケルビンエミッタパッド７２ｂの順に配置されている。つまり、ゲートパッド７１を挟むように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが配置されている。
【００４４】
以上が本実施形態における半導体チップ２１ａの構成である。なお、上記のように、半導体チップ２１ｂの構成も同様である。
【００４５】
そして、図２および図３に示されるように、上記半導体チップ２１ａ、２１ｂは、それぞれ下側ヒートシンク３０ａ、３０ｂにはんだ３２等を介して搭載されている。また、半導体チップ２１ａ、２１ｂ上には、はんだ３３等を介して金属ブロック３４が搭載され、金属ブロック３４上にはんだ３５等を介して上側ヒートシンク３１ａ、３１ｂが搭載されている。これにより、半導体チップ２１ａ、２１ｂは、下部電極６３がそれぞれ下側ヒートシンク３０ａ、３０ｂと接続され、上部電極５９がそれぞれ上側ヒートシンク３１ａ、３１ｂと接続されている。
【００４６】
主端子２２〜２４は、それぞれ平板状とされており、正極端子２２、出力端子２３、負極端子２４を有している。正極端子２２は、インバータにおける電源供給ライン６（図１参照）に接続される端子を構成するものである。そして、上アーム１１側の下側ヒートシンク３０ａと一体的に接続されることにより、半導体チップ２１ａにおける裏面側、つまり、半導体チップ２１ａにおける下部電極６３と電気的に接続される。
【００４７】
出力端子２３は、上アーム１１と下アーム１２との間において、三相モータ４に接続される端子を構成するものである。そして、下アーム１２側の下側ヒートシンク３０ｂと一体的に接続されることにより、半導体チップ２１ｂにおける裏面側、つまり、半導体チップ２１ｂにおける下部電極６３と電気的に接続されている。
【００４８】
負極端子２４は、インバータにおけるグランドライン７（図１参照）に接続される端子を構成するものである。そして、下アーム１２の上側ヒートシンク３１ｂと一体的に接続されることにより、半導体チップ２１ｂにおける表面側、つまり、半導体チップ２１ｂにおける上部電極５９と電気的に接続されている。
【００４９】
そして、上側ヒートシンク３１ａと下側ヒートシンク３０ｂとは、中間部材３６によって接続されている。これにより、出力端子２３は、上アーム１１と、下アーム１２との間の中間電位となる。
【００５０】
また、本実施形態では、上記正極端子２２、出力端子２３、負極端子２４は、半導体チップ２１ａ、２１ｂの平面方向に対する法線方向（半導体基板５０の一面５０ａに対する法線方向）から視たとき、半導体チップ２１ａ、２１ｂに対して同方向に突出するように延設されている。そして、正極端子２２と出力端子２３との間に負極端子２４が位置するように配置されている。つまり、正極端子２２と負極端子２４とを近接して配置している。これにより、電源供給ライン６とグランドライン７との間の寄生容量が増加することを抑制している。
【００５１】
制御端子２５ａ、２５ｂ〜２９ａ、２９ｂは、それぞれ平板状とされており、ゲート端子２５ａ、２５ｂ、ケルビンエミッタ端子２６ａ、２６ｂ、電流センス端子２７ａ、２７ｂ、温度センス端子２８ａ、２８ｂ、２９ａ、２９ｂを有している。そして、各制御端子２５ａ、２５ｂ〜２９ａ、２９ｂは、半導体チップ２１ａ、２１ｂを挟んで主端子２２〜２４と反対側に配置されている。
【００５２】
ゲート端子２５ａ、２５ｂは、ゲート電極５７（ゲートパッド７１）に所定に電圧を印加する端子を構成するものであり、半導体チップ２１ａ、２１ｂに形成されたゲートパッド７１とボンディングワイヤ３７ａを介してそれぞれ電気的に接続されている。なお、本実施形態では、ゲート端子２５ａ、２５ｂが本発明の第１制御端子に相当している。
【００５３】
ケルビンエミッタ端子２６ａ、２６ｂは、ゲート端子２５ａ、２５ｂに流れる制御電流の帰還回路として機能する端子を構成するものである。すなわち、ケルビンエミッタ端子２６ａ、２６ｂは、ゲート端子２５ａ、２５ｂに電圧が印加された際に制御電流を流す電流経路をゲート端子２５ａ、２５ｂと共に構成する端子である。
【００５４】
本実施形態では、上アーム１１側では、ケルビンエミッタ端子２６ａはボンディングワイヤ３７ｂを介して第２ケルビンエミッタパッド７２ｂと接続されている。一方、下アーム１２側では、ケルビンエミッタ端子２６ｂはボンディングワイヤ３７ｂを介して第１ケルビンエミッタパッド７２ａと接続されている。つまり、上アーム１１と下アーム１２のケルビンエミッタ端子２６ａ、２６ｂは、各半導体チップ２１ａ、２１ｂのゲートパッド７１を基準とすると、互いに反対に位置するケルビンエミッタパッド７２ａ、７２ｂと接続されている。言い換えると、半導体チップ２１ａと接続されるゲート端子２５ａおよびケルビンエミッタ端子２６ａの配列と、半導体チップ２１ｂと接続されるゲート端子２５ｂおよびケルビンエミッタ端子２６ｂの配列とが反対とされている。このように、ケルビンエミッタ端子２６ａ、２６ｂを第１、第２ケルビンエミッタパッド７２ａ、７２ｂと接続する理由については後述する。なお、本実施形態では、ケルビンエミッタ端子２６ａ、２６ｂが本発明の第２制御端子に相当している。
【００５５】
電流センス端子２７ａ、２７ｂは、各半導体チップ２１ａ、２１ｂに流れる主電流の一部を取り出して測定するための端子を構成するものであり、電流センスパッド７３とボンディングワイヤ３７ｃを介して電気的に接続されている。温度センス端子２８ａ、２９ａ、２８ｂ、２９ｂは、温度センスパッド７４、７５と接続される端子を構成するものであり、温度センスパッド７４、７５とボンディングワイヤ３７ｄ、３７ｅを介して適宜電気的に接続されている。
【００５６】
そして、半導体チップ２１ａ、２１ｂ、主端子２２〜２４、制御端子２５ａ、２５ｂ〜２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等がモールド樹脂３２に封止されて一体化されている。具体的には、半導体チップ２１ａ、２１ｂ、主端子２２〜２４、制御端子２５ａ、２５ｂ〜２９ａ、２９ｂ、下側ヒートシンク３０ａ、３０ｂ、上側ヒートシンク３１ａ、３１ｂ等は、下側ヒートシンク３０ａ、３０ｂおよび上側ヒートシンク３１ａ、３１ｂのうちの半導体チップ２１ａ、２１ｂ側と反対側が露出すると共に、主端子２２〜２４および制御端子２５ａ、２５ｂ〜２９ａ、２９ｂの一部が露出するように、モールド樹脂３２に封止されて一体化されている。これにより、下側ヒートシンク３０ａ、３０ｂおよび上側ヒートシンク３１ａ、３１ｂにおけるモールド樹脂３２から露出する部分において、半導体チップ２１ａ、２１ｂに発生した熱が放出され、主端子２２〜２４および制御端子２５ａ、２５ｂ〜２９ａ、２９ｂのうちのモールド樹脂３２から露出する部分において外部回路との接続が図られる。
【００５７】
以上説明したようにして、本実施形態における２ｉｎ１構造の半導体モジュール５が構成されている。次に、上記半導体モジュール５の作動について、図６Ａおよび図６Ｂを参照しつつ説明する。
【００５８】
このような半導体モジュール５は、上アーム１１を構成する半導体チップ２１ａのゲートパッド７１と、下アーム１２を構成する半導体チップ２１ｂのゲートパッド７１とに、交互に各半導体チップ２１ａ、２１ｂに形成されたＩＧＢＴ素子１１ａをオン状態にするための電圧が印加される。
【００５９】
この際、上アーム１１を構成する半導体チップ２１ａのゲートパッド７１にＩＧＢＴ素子１１ａをオン状態にするための電圧が印加されると、図６Ａに示されるように、正極端子２２から出力端子２３に主電流Ｉｃ１が流れる。そして、この主電流Ｉｃ１が流れることにより、右ねじの法則に基づき、制御端子２５ａ〜２９ａを半導体チップ２１ａの表面側から裏面側（図６Ａ中紙面奥行き方向）に通過する主磁束Ｂｏが発生する。
【００６０】
そして、この主磁束Ｂｏが発生することにより、半導体チップ２１ａの裏面側から表面側（図６Ａ中紙面手前方向）に通過する制御磁束Ｂｇが発生する。このため、制御磁束Ｂｇに基づいた制御電流Ｉｃ２がケルビンエミッタ端子２６ａからゲート端子２５ａに向かって流れる。つまり、制御電流Ｉｃ２により、半導体チップ２１ａのゲートパッド７１（ゲート端子２５ａ）の電位がＩＧＢＴ素子１１ａをオンさせる側から減少する。このため、半導体チップ２１ａのゲートパッド７１の電位が上昇してＩＧＢＴ素子１１ａが誤作動することを抑制できる。
【００６１】
一方、下アーム１２を構成する半導体チップ２１ｂのゲートパッド７１にＩＧＢＴ素子１２ａをオン状態にするための電圧が印加されると、図６Ｂに示されるように、出力端子２３から負極端子２４に主電流Ｉｃ１が流れる。そして、この主電流Ｉｃ１が流れることにより、右ねじの法則に基づき、制御端子２５ｂ〜２９ｂを半導体チップ２１ｂの裏面側から表面側（図６Ｂ中紙面手前方向）に通過する主磁束Ｂｏが発生する。
【００６２】
そして、この主磁束Ｂｏが発生することにより、半導体チップ２１ｂの表面側から裏面側（図６Ｂ中紙面奥行き方向）に通過する制御磁束Ｂｇが発生する。このため、制御磁束Ｂｇに基づいた制御電流Ｉｃ２がケルビンエミッタ端子２６ｂからゲート端子２５ｂに向かって流れる。つまり、制御電流Ｉｃ２により、半導体チップ２１ｂのゲートパッド７１（ゲート端子２５ｂ）の電位がＩＧＢＴ素子１２ａをオンさせる側から減少する。このため、半導体チップ２１ｂのゲートパッド７１の電位が上昇してＩＧＢＴ素子１２ａが誤作動することを抑制できる。
【００６３】
すなわち、本実施形態では、ケルビンエミッタ端子２６ａ、２６ｂは、それぞれ制御電流Ｉｃ２がケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに向かって流れるように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂのいずれか一方と接続されているともいえる。
【００６４】
以上説明したように、本実施形態では、半導体チップ２１ａ、２１ｂには、ゲートパッド７１を挟むように、第１、第２ケルビンエミッタパッド７２ａ、７２ｂが備えられている。このため、ケルビンエミッタ端子２６ａ、２６ｂを第１、第２ケルビンエミッタパッド７２ａ、７２ｂのいずれか一方と接続するようにできる。すなわち、上記のように半導体モジュール５を構成した場合、上アーム１１および下アーム１２で発生する制御電流Ｉｃ２をそれぞれケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに流れるように、ケルビンエミッタ端子２６ａ、２６ｂを上アーム１１と下アーム１２とで異なるケルビンエミッタパッド７２ａ、７２ｂと接続できる。したがって、上アーム１１および下アーム１２において、制御電流Ｉｃ２によってゲート端子２５ａ、２５ｂ（ゲートパッド７１）の電位がＩＧＢＴ素子１１ａ、１２ａをオンさせる側に増加することを抑制でき、ＩＧＢＴ素子１１ａ、１２ａが誤作動することを抑制できる。
【００６５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、半導体チップ２１ａ、２１ｂにケルビンエミッタパッド７２を１つ備えると共に当該ケルビンエミッタパッド７２を挟むように２つのゲートパッド７１を備えるものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６６】
本実施形態では、図７に示されるように、半導体チップ２１ａは、ケルビンエミッタパッド７２が１つのみ備えられている。そして、当該ケルビンエミッタパッド７２を挟むように、第１、第２ゲートパッド７１ａ、７１ｂが備えられている。なお、半導体チップ２１ｂの構成は、半導体チップ２１ａの構成と同様である。
【００６７】
このような半導体チップ２１ａ、２１ｂとしても、上記第１実施形態の半導体モジュール５を構成する際、ゲート端子２５ａ、２５ｂを第１、第２ゲートパッド７１ａ、７１ｂのいずれか一方と適宜接続することにより、制御電流Ｉｃ２がケルビンエミッタ端子２６ａ、２６ｂからゲート端子２５ａ、２５ｂに向かって流れるようにできる。したがって、上記第１実施形態と同様の効果を得ることができる。
【００６８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、ＩＧＢＴ素子１１ａ、１２ａとＦＷＤ素子１１ｂ、１２ｂとを異なるチップに形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６９】
本実施形態では、図８に示されるように、上アーム１１側では、ＩＧＢＴ素子１１ａが半導体チップ２１ａ１に形成され、ＦＷＤ素子１１ｂが半導体チップ２１ａ２に形成されている。つまり、ＩＧＢＴ素子１１ａとＦＷＤ素子１１ｂとが異なる半導体チップに形成されている。
【００７０】
同様に、下アーム１２側では、ＩＧＢＴ素子１２ａが半導体チップ２１ｂ１に形成され、ＦＷＤ素子１２ｂが半導体チップ２１ｂ２に形成されている。なお、半導体チップ２１ａ１、２１ｂ１には、それぞれ上記第１実施形態と同様に、ゲートパッド７１、第１、第２ケルビンエミッタパッド７２ａ、７２ｂ、電流センスパッド７３、温度センスパッド７４、７５が形成されている。
【００７１】
このように、ＩＧＢＴ素子１１ａ、１２ａとＦＷＤ素子１１ｂ、１２ｂとを別チップに形成した半導体モジュール５としても、第１実施形態と同様の効果を得ることができる。
【００７２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７３】
例えば、上記各実施形態では、各相の上下アーム１１〜１６を構成する一対の半導体チップ２１ａ、２１ｂが１つにモジュール化された２ｉｎ１構造の半導体モジュール５を説明した。しかしながら、半導体モジュール５の構成はこれに限定されるものではなく、例えば、各相の全ての上下アーム１１〜１６を構成する半導体チップ２１ａ、２１ｂがモールド樹脂３２にて一体化された６ｉｎ１構造の半導体モジュール５としてもよいし、２相分のブリッジ回路を構成する半導体チップ２１ａ、２１ｂがモールド樹脂３２にて一体化された４ｉｎ１構造の半導体モジュール５としてもよい。
【００７４】
また、上記各実施形態では、ＩＧＢＴ素子１１ａ〜１６ａが形成された半導体チップ２１ａ、２１ｂを例に挙げて説明したが、例えば、コレクタ層６１を有しないＭＯＳ素子が形成された半導体チップ２１ａ、２１ｂとしてもよい。
【００７５】
さらに、上記第１、第３実施形態では、第１、第２ケルビンエミッタパッド７２ａ、７２ｂの間にゲートパッド７１および電流センスパッド７３が備えられているが、第１、第２ケルビンエミッタパッド７２ａ、７２ｂの間にゲートパッド７１が備えられているのであれば、電流センスパッド７３、第１、第２温度センスパッド７４、７５の配置箇所は適宜変更可能である。同様に、上記第２実施形態において、第１、第２ゲートパッド７１ａ、７１ｂの間にケルビンエミッタパッド７２が備えられるのであれば、電流センスパッド７３、第１、第２温度センスパッド７４、７５の配置箇所は適宜変更可能である。
【００７６】
また、上記第１、第２実施形態において、ＦＷＤ素子１１ｂ〜１６ｂを備えない構成としてもよい。
【符号の説明】
【００７７】
１１ａ〜１６ａ  スイッチング素子
５７            ゲート電極
７１            ゲートパッド（第１制御パッド）
７２            ケルビンエミッタパッド（第２制御パッド）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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