(57)【特許請求の範囲】
【請求項１】
メモリと、
前記メモリに結合されたプロセッサと、
を備え、前記プロセッサは、
少なくとも１つのサブコンポーネント密度及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取り、
冗長形態及び前記少なくとも１つのサブコンポーネントに基づくダイ構成を含む設計特性を受け取り、
前記包括的なプロセスパラメータ及び前記設計特性に基づき、１つ又は複数の歩留まり値を計算し、
前記１つ又は複数の歩留まり値は、前記ダイの冗長コア領域に１つ又は複数の予備コアを含むが冗長メモリを含まない前記ダイ構成に基づいており、
前記ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、前記１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値であり、前記プロセッサは、
第１割合の冗長メモリを用いて構成されている各冗長コアに基づき前記第１歩留まり値を決定し、
予備コアとして構成された前記Ｎ個の冗長コアのうち１つ又は複数のコアに基づき前記第２歩留まり値を決定し、各冗長コアは、前記第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成され、
前記第１歩留まり値を前記第２歩留まり値と比較して、前記第１歩留まり値及び前記第２歩留まり値が予め定義された許容範囲内であるか否かを決定し、
前記プロセッサはさらに、ダイ面積の削減率を、前記第１割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる前記ダイ面積と、前記第２割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる前記ダイ面積との間の差に基づき、決定する、
システム。
【請求項２】
コンピュータに、
少なくとも１つのサブコンポーネント密度及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取る手順と、
冗長形態及び前記少なくとも１つのサブコンポーネントに基づくダイ構成を含む設計特性を受け取る手順と、
前記包括的なプロセスパラメータ及び前記設計特性に基づき、１つ又は複数の歩留まり値を計算する手順とを実行させ、
前記１つ又は複数の歩留まり値は、前記ダイの冗長コア領域に少なくとも１つの予備コアを含むが冗長メモリを含まないダイ構成に基づいているプログラムであって、
前記ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、前記１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値であり、
前記プログラムは前記コンピュータに、
第１割合の冗長メモリを用いて構成されている各冗長コアに基づき前記第１歩留まり値を決定する手順と、
予備コアとして構成された前記Ｎ個の冗長コアのうち少なくとも１つのコアに基づき、前記第２歩留まり値を決定する手順であって、各冗長は、前記第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成されたコアである、決定する手順と、
前記第１歩留まり値を前記第２歩留まり値と比較して、前記第１歩留まり値及び前記第２歩留まり値が予め定義された許容範囲内であるか否かを決定する手順とを実行させ、
前記プログラムは前記コンピュータに、ダイ面積の削減率を、前記第１割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる前記ダイ面積と、前記第２割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる前記ダイ面積との間の差に基づき、さらに決定する手順を実行させる、
プログラム。
【請求項３】
前記プログラムは前記コンピュータに、前記第１歩留まり値及び前記第２歩留まり値を含む二次元の歩留まり比較をさらに生成する手順を実行させる、
請求項２に記載のプログラム。
【請求項４】
請求項２または３に記載のプログラムを格納する、
コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体デバイスの設計に関し、より具体的には、ロジックコアブロック及びメモリ冗長を協調最適化することによって面積削減を実現する技術、並びにその結果として生じる構造に関する。
【背景技術】
【０００２】
内蔵スタティックランダムアクセスメモリ（ＳＲＡＭ）が、マイクロプロセッサなどの半導体デバイスではキャッシュメモリとして、特定用途向け集積回路（ＩＣ）では汎用メモリとして、一般に利用される。これらのデバイスは、外部メモリデバイスを利用するのとは対照的に、内蔵メモリアレイを有することで著しい性能強化を得ているが、ダイ面積などを犠牲にしている。例えば、典型的なダイは、多くの内蔵ＳＲＡＭアレイを用いて構成され得る。これら及び他の種類のメモリアレイが、行及び列に構成された数百万個のアドレス指定可能な記憶セル（ビット）を含むことは珍しくない。各アレイにおけるビットの数は、欠陥ビットの可能性、従って、製造後に使用不能になるダイの可能性を増加させる。この理由により、製造指針によれば、許容可能な歩留まりを維持すべく、各メモリアレイに冗長性が組み込まれなければならない。冗長性は主に、欠陥のある行及び列を置き換えるための、ある程度の数の予備行及び予備列を有する各アレイによって達成される。この種類の冗長性は、ランダムアクセスメモリ（ＲＡＭ）冗長又は冗長メモリと一般に呼ばれている。メモリ冗長は、予備に相当するアレイ寸法を増加させる傾向があり、そのことが、ダイに内蔵された多数の、又は非常に小さい、又は細分化されたメモリアレイがある場合、特に問題となる。場合によっては、非常に小さい、及び／又は、細分化されたアレイがある場合などでは、予備を収めるのに必要とされる、そして更には歩留まりを維持するのに必要とされる総面積は、利用できるダイ面積を超過し得る。このアレイ寸法の増加は、今度は、欠陥の確率を高める。このように、許容可能な歩留まりを維持することによって製造コストを低く抑えながら、ダイの性能要件を満たすよう適切な量の内蔵メモリを提供することに関連して、多数のトレードオフが存在する。
【図面の簡単な説明】
【０００３】
【図１】本開示の一実施形態に従って構成された例示の半導体ダイを示す。
【図２】本開示の一実施形態に従って予備コア形態を決定し検証すべく、包括的なプロセスパラメータ及び設計特性に基づいてダイの歩留まりを計算する方法を示す。
【図３ａ】本開示の一実施形態に従って予備コア形態を決定する１つの例示の使用事例を示す。
【図３ｂ】本開示の一実施形態に従って予備コア形態を決定する１つの例示の使用事例を示す。
【図３ｃ】本開示の一実施形態に従って予備コア形態を決定する１つの例示の使用事例を示す。
【図３ｄ】本開示の一実施形態に従って予備コア形態を決定する１つの例示の使用事例を示す。
【図３ｅ】本開示の一実施形態に従って予備コア形態を決定する１つの例示の使用事例を示す。
【図４】本開示で提供される技術及び態様に従って、様々なダイ冗長形態に基づき、歩留まりを決定するルーチンを実行するよう構成されたコンピューティングシステムを図示する。
【発明を実施するための形態】
【０００４】
予備コアレイアウトを決定することによって内蔵メモリアレイの寸法削減を実現する技術が開示される。より具体的には、一実施形態に従って、包括的なプロセスパラメータを含む入力パラメータが設計特性と組み合わされ、ダイの様々な可能性のある冗長形態に対応する複数の歩留まり値を計算する。これらの実施形態では、結果として得られる歩留まりが比較され、どの冗長形態が特定の歩留まりを維持するのに適しているかを決定し得る。場合によっては、一実施形態に従って、１つ又は複数の予備コア（その中に冗長メモリはない）を用いて構成されたダイが、コアに従来のメモリ冗長を有するダイの歩留まりと同等、又はそれを超える歩留まりをもたらすと判断され得る。これらの場合では、ダイレイアウトの冗長コアからメモリ冗長を削除することが可能であり得る。メモリ冗長を削除することで、各内蔵メモリアレイは、非冗長記憶ビットを収めるのに特定のコアに必要な総面積のみを占有する。その結果として、これらの最小化されたメモリアレイは、他の関連サブコンポーネント（ロジック、ヒューズなど）も最小化され得るので、副次的な面積節減をもたらす。そのような寸法削減の結果として得られる利益は、製造中のダイ当たりの欠陥率の減少、従って、歩留まりの増加を含み得る。技術は、集積回路構造にさらに実装され得る。例えば、別の実施形態は、内蔵メモリを有する半導体デバイスを提供する。デバイスは冗長コアのアレイを含み、各コアは実質的に同一構成のメモリアレイ及びロジック構造を含み、各冗長コアの複数のメモリアレイのうち少なくとも１つは、行冗長及び列冗長のうち少なくとも１つなしで実装される。多数の変形例及び置換例が、本開示に照らしてさらに明らかになる。
【０００５】
（全体概要）
【０００６】
現行の製造指針によれば、ダイの各内蔵メモリアレイは、歩留まりを維持すべく、冗長目的のある程度の数の予備行及び予備列を用いて構成されなくてはならない。この冗長への取り組みは、ダイが数千、又は数万の小さい内蔵メモリアレイを含む場合、かなりの面積を用いる。例えば、製造業者が、５つ又は６つの予備行がアレイに加えられなければならないという設計ルールを採用し、アレイ内の１００万ビット（１Ｍｂ）の記憶領域ごとにその設計ルールを要求することで許容可能な歩留まりを維持することを検討してみる。さらに、（現行の製造指針に従って）製造業者は、１Ｍｂより小さいメモリアレイもある程度の冗長を含むことを必要とするというルールも採用することを検討してみる。理解されるように、多数の小さいメモリアレイ（１Ｍｂ未満）を用いて製造されたダイは、これらの細分化されたダイのために不相応な冗長をもたらし得る。結果として、複数のメモリアレイのそれぞれに予備を加えるのに必要とされる総面積は、非常に大きくなる可能性があり、利用できるダイ面積を超え得る。用途によっては、さらに歩留まりを増加させるべく、さらなる冗長がコア冗長の方式で加えられてよい。この取り組みでは、ダイレイアウトは、メモリアレイ、ロジック、及びレジスタファイルなどを含む実質的に同一構成を持つ２つ又はそれより多くのコアを含む。予備コアを有することで、ロジック構造の欠陥など、メモリアレイの外側で欠陥が発生した場合、予備コアが代わりに用いられ得るので、欠陥がダイを使用不能にさせることはないことが保証される。従って、１つ又は複数の予備コアを含むことで、歩留まりをさらに増加させ得る。しかしながら、メモリ冗長を有することで、追加のコア冗長があってもなくても、冗長が含まれていなかったときよりも大きいダイになる。大きいダイは、小さいダイよりも当然より多くの欠陥を有し、従って、歩留まりに悪影響を及ぼす。このため、十分な冗長を含めることで歩留まりを維持しながら、縮小し続けるダイの性能要件を満たすのに十分なメモリを有するという要求のバランスを保つための課題が増加している。
【０００７】
従って、本開示の一実施形態に従って、メモリの行冗長及び列冗長の必要性を低下させる又は除去する予備コア形態を決定することによって、半導体デバイス（マイクロプロセッサ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ＩＣなど）内の複数の内蔵アレイの寸法削減を実現する技術が提供される。いくつかの実施形態では、特定の歩留まりを実現するための冗長形態を選択する決定的手法を含むルーチンが開示される。この手法は、許容可能な歩留まりがメモリ冗長を含むことに依存すると主張する現行の製造指針からの逸脱と認識されなければならない。一実施形態では、包括的なプロセスパラメータ及び設計特性パラメータを含む入力パラメータが受け取られてよい。包括的なプロセスパラメータは、本明細書で用いられるとき、冗長形態に関連した各サブコンポーネント（メモリアレイ、ヒューズ、ロジック構造など）の複数の欠陥密度を意味する。冗長形態は、例えば、冗長を含まない、行冗長のみを含む、列冗長のみを含む、並びに、行冗長及び列冗長の両方を含む場合がある。このため、一実施形態に従って、可能性のある各冗長形態に対応するサブコンポーネントのｃｍ２当たりの欠陥確率を表す欠陥密度が受け取られてよい。設計特性は、本明細書で用いられるとき、ダイの冗長領域及び非冗長領域の構成を意味する。いくつかの実施形態では、各領域の構成は、特定のサブコンポーネントにより占有されるそれぞれの割合を含む。一実施形態では、ダイは、１つ又は複数のコアを用いて入力／出力作業を実行するのに用いられるメモリ及びロジックを含む基本的な領域、又は「シェル」領域を含む。そのような配置は、各ダイが１つの基本的な領域を含むので、非冗長とみなされる。一方、冗長領域は、一実施形態に従って、複数の冗長コア及び可能性として１つ又は複数の予備コアを含む領域である。いくつかの実施形態では、構成（設計特性）及び冗長の点で異なる設計シナリオが入力され、対応する歩留まりを計算するのに用いられる。これらの実施形態では、各設計シナリオは、各コアが実質的に同一構成（例えば、内蔵アレイ、ロジック構造、レジスタファイルなど）を含むという仮定で運用される。このように、各コアが同一に構成される場合、単一コアの構成でも、冗長領域内に実装され得るＮ個のコア全体の欠陥率を決定するのに十分であり得る。従って、構成及び冗長パラメータを変えることで、１つ又は複数の予備コア（コア内に冗長メモリはない）を含む設計シナリオが入力され、期待される歩留まりを生成し得る。次にその歩留まりは、従来のメモリ冗長をコアに実装する設計シナリオから生じる歩留まりと比較され得る。場合によっては、比較は、これらの歩留まりを視覚的に示す二次元の歩留まり表を生成することを含み得る。本開示の利益を有する者によって理解されるように、本明細書で開示されるいくつかの実施形態は、１つ又は複数の予備コアを含む設計シナリオが、歩留まりを維持する又は改善するのに適しているので、状況によっては、従来の行冗長及び列冗長、又はいわゆるメモリ冗長が完全に削除される（例えば、行冗長及び列冗長の両方を削減又は削除）、又は部分的に削除（例えば、列冗長を削減又は削除）されることを実証する。
【０００８】
理解されるように、「実質的に同一構成」という言い回しは、冗長コアに関連して本明細書で用いられるとき、特定のコアがもたらすことができない事象においてその機能の冗長を提供するような特定の機能を意味する。そのような冗長は、冗長コア構造の明確な、そうでなければ正確な同一性なしで提供され得ることがさらに理解される。むしろ、歩留まりを向上させる目的のために、特定の機能が冗長と関連している限り、構造はある程度まで変化してよい。構造における任意の変化は、非意図的（例えば、意図しないプロセスばらつきによる）であってよく、又は意図的（例えば、レイアウト要件による）であってもよい。また本明細書で用いられるとき、歩留まりは、半導体材料である１枚のウェハから、フォトリソグラフィなどの製造プロセスによって作り出され得る動作するダイの総数を意味する。本明細書で提供される技術は、ＳＲＡＭ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、リードオンリメモリ（ＲＯＭ）、レジスタファイル、並びに、行冗長及び列冗長を用いない、又はコア冗長と併せてより少ない行冗長及び列冗長を用いて構成され得る他の種類のメモリなど、様々な種類の内蔵メモリアレイと互換性があることが理解されるべきである。もちろん、これらのメモリアレイは次に、マイクロプロセッサ、フィールドプログラマブルゲートアレイ、通信チップ（例えば、無線通信用）、ＩＣなどの半導体デバイスに組み込まれてよい。さらに理解されるように、技術は、例えば、ソフトウェアアプリケーション、あるいは１つ又は複数のプロセッサにより実行可能なモジュールとして実装され、効率的なウェハレイアウトを計算するよう構成され得る。
【０００９】
（例示の歩留まり決定技術）
【００１０】
冗長形態に基づきダイの歩留まりを決定するために、本明細書に提供される技術及び態様が、様々な方法で実装され、実行されてよい。例えば、いくつかの実施形態は、実行可能コードにコンパイル／解釈され得るソースコード（Ｃ＋＋、Ｃ＃、Ｐｙｔｈｏｎ、Ｐｅｒｌなど）のルーチンとして実装されてよい。場合によっては、実行可能コードは、スタンドアロン型のアプリケーションにおいて消費される、又は市販の半導体アーキテクチャ設計アプリケーションで実行されるダイ設計を支援する「プラグイン」ツールとして消費される。他の場合では、本明細書で開示されるルーチンは、Ｍｉｃｒｏｓｏｆｔ（登録商標）のＥｘｃｅｌ（登録商標）などのスプレッドシートアプリケーションに実装され、複数の入力パラメータ（包括的なプロセスパラメータ、設計特性など）を含む複数のデータセットに対して実行され得るセルベースのアルゴリズムを含む。任意のそのような場合において、ルーチンは、コンピュータアプリケーション内に実装され、例えば、図４のコンピューティングシステム４００により実行されてよい。一実施形態では、実行されるコンピュータアプリケーションは、包括的なプロセスパラメータ及び設計特性を受け取って操作し、本明細書に様々に提供される歩留まり決定ルーチンを実行すべく、ユーザ入力を受け取るよう構成された１つ又は複数のカスタムユーザインタフェース（ＵＩ）スクリーンを含む。例えば、カスタムＵＩスクリーンは、複数の入力パラメータをフォーマット済みの表に受け取り、結果として得られる歩留まりシナリオを、視覚化された表及び／又はグラフに表示するよう構成されたＥｘｃｅｌ（登録商標）スプレッドシートを含み得る。
【００１１】
本明細書に提供されるルーチン、計算、及び実施例に関する以下の説明は、１つの例示のダイの構成を視覚化することで、より容易に理解され得る。図１は、一実施形態に従って、１つのそのような例示のダイを図示する。示されるように、ダイは、シェル（基本的）領域、及び複数の冗長コアブロックのアレイ（コア）を含む。この例示の形態において、各コアは、同一構成のメモリアレイ及びロジック構造を含む。本開示に照らして理解されるように、一実施形態に従って、各冗長コアの複数のメモリアレイ（あるいは、いくつか又は全てのメモリアレイ）のうち少なくとも１つが、冗長なしで（例えば、行冗長なし、列冗長なし、又は行冗長及び列冗長の両方なし）実装され得る。各コアは、例えば、完全なマイクロプロセッサ、又は他の機能回路、又はそのような機能回路の一部を含み得ることが理解されるべきである。さらに、図１に図示されるダイは明瞭さのために簡略化されており、多数の他の形態、構成物、及び半導体デバイスに通常含まれるサブコンポーネント（例えば、ＲＦ、ヒューズ、アンチヒューズ、トランジスタ、抵抗、キャパシタ、導電配線など）を含み得ることが理解されるべきである。図２の方法２００及び図１に示されたダイは、複数のコアからなる１つのアレイという状況で図示され説明されるが、本明細書に様々に提供されるものと類似の原理及び技術が、例えば、複数のコアからなる複数のアレイを用いて構成されるダイを含む他のダイ形態と併せて用いられてよい。場合によっては、複数のコアからなる各アレイは、その中に同一のコアを含み得るが、各コアアレイ内に異なるコア構成も含み得る。
【００１２】
図２は、一実施形態に従って、予備コア形態を決定し検証すべく、包括的なプロセスパラメータ及び設計特性に基づき、ダイの歩留まりを計算する方法を示す。後述される複数の実施形態は、ロジック構造、メモリアレイ（ＲＡＭ）、及びレジスタファイル（ＲＦ）などのサブコンポーネントの特定例を含むが、提供される技術はそのように限定されるものではない。例えば、定量化可能な欠陥密度を有する任意のサブコンポーネントは、本明細書に開示される様々な計算に含まれ、組み込まれ得る。方法２００は、包括的なプロセスパラメータを受け取り、設計特性を受け取り、基準歩留まりを計算し、予備コア歩留まりを計算し、二次元の歩留まり比較を生成するという動作を備える。方法２００は動作２０２で開始する。
【００１３】
動作２０４では、包括的なプロセスパラメータが、例えば、ユーザインタフェースの編集可能領域を介して、ユーザ入力から受け取られ、次の歩留まり計算のために格納される。他の場合では、包括的なプロセスパラメータが、データベース又はフラットファイルから検索して取り出され得る。さらに他の場合では、包括的なプロセスパラメータが、市販の半導体アーキテクチャ設計アプリケーションのアプリケーションプログラミングインタフェース（ＡＰＩ）へのコールによって受け取られ得る。一実施形態では、包括的なプロセスパラメータは、それぞれのサブコンポーネント（ロジック構造、ＲＡＭアレイ、ＲＦなど）に対応する欠陥密度を含む。欠陥密度は、メモリ冗長形態に関連して生じる（例えば、ｃｍ２当たりの）修復不能な欠陥の平均確率を表す。メモリ冗長形態は、例えば、冗長がない、行冗長のみがある、列冗長のみがある、並びに、行冗長及び列冗長の両方がある、を含み得る。行冗長及び／又は列冗長の方式で、何らかの方式の冗長を有することは、それぞれの対応する欠陥密度を低下させることが留意されるべきである。しかしながら、いくつかの構造は、これらのメモリ冗長（ロジック構造、ヒューズなど）を利用せず、包括的なプロセスパラメータ内で単一の欠陥密度により表わされる。これは、後述される歩留まり計算に特に関連しないが、概してこれらの構造の欠陥密度はさらなる懸念を正当化するものではない。それは、これらの欠陥密度が他の構造（ＲＡＭアレイ、ＲＦなど）と比較すると比較的低いからである。
【００１４】
動作２０６では、設計特性が、例えば、ユーザインタフェースの編集可能領域を介して、ユーザ入力から受け取られ、次の歩留まり計算のために格納される。他の場合では、設計特性は、データベース又はフラットファイルから検索して取り出され得る。さらに他の場合では、設計特性を既存のダイ設計からインポートすべく、設計特性は、市販の半導体アーキテクチャ設計アプリケーションのアプリケーションプログラミングインタフェース（ＡＰＩ）へのコールによって受け取られ得る。これらの場合では、図１に図示される例示のダイなどのダイは、前もってプレハブ設計を経て、設計アプリケーションでモデル化されていた場合がある。一実施形態では、設計特性は、上述された様々な冗長形態に関して、非冗長シェル領域の構成及び単一コア領域の構成を規定する。より具体的には、構成は、シェル領域及び単一コア領域のそれぞれについての総面積（例えば、ｃｍ２単位で）、並びに、その中のサブコンポーネント構成に対応する割合を含み得る。例えば、単一コア領域の場合、それぞれの種類のサブコンポーネント（例えば、ＲＡＭ、ＲＦなど）が単一コア領域において占有するコア総面積は、割合で表わされ得る。理解されるように、メモリアレイが占有する総面積は、最初のアレイ寸法と冗長メモリを収める面積（もしあれば）との合計である。したがって、ある程度のメモリ冗長を用いた設計は、当然ながらより大きいメモリアレイをもたらし、このように冗長を収める単一コア領域の合計寸法を増加させ得る。後述されるように、一実施形態に従って、冗長なＮ個のコアのアレイ全体の構成を計算するのに、それぞれのコアが同一に構成されるので、単一コアのみが必要であってよい。
【００１５】
動作２０８では、従来のメモリ冗長を用いたダイの基準歩留まりが、受け取った包括的なプロセスパラメータ及び受け取った設計特性に基づき計算される。基準歩留まりを決定すべく、一実施形態に従って、加重欠陥確率が、シェル領域及び単一コア領域の各サブコンポーネントに対して、その中の構成に基づき最初に計算される。この実施形態では、各サブコンポーネントについての加重欠陥確率は、次のように計算され得る。
ｒ＝Ａｒｅｇｉｏｎ×ｃｓｕｂ×ｄｓｕｂ          数式（１）
（ｒ）は、サブコンポーネントの加重欠陥確率であり、（Ａｒｅｇｉｏｎ）は、設計特性により規定される領域の総面積であり、（ｃｓｕｂ）は、設計特性により規定される、サブコンポーネントが占有する領域の割合であり、（ｄｓｕｂ）は包括的なプロセスパラメータに規定されるサブコンポーネントの欠陥密度である。このように、シェル領域及び単一コア領域のそれぞれについての歩留まりが、ポアソン分布関数を用いて計算され得る。
Ｙ＝ｅ（−ｒ）            数式（２）
（Ｙ）は歩留まりであり、ｅ（−ｒ）は、各サブコンポーネントの加重欠陥確率を指数とする乗算を表わす。このように、多数の冗長コア及び予備コアを含む形態について、結果として得られる歩留まりを決定すべく、単一コア領域についての数式（２）の結果を利用する二項分布関数が利用され得る。
Ｙ＝ｎＣｒ×ｐ（ｎ−ｒ）×（１−ｐ）ｒ          数式（３）
（Ｙ）は歩留まりであり、（ｎ）は冗長コアの数であり、（ｒ）は予備コアの数であり、（ｐ）は、数式（２）で計算された単一コア領域の歩留まりであり、（ｎＣｒ）は次のように定義される組み合わせの項目である。
ｎＣｒ=ｎ！／（（ｒ！）×（ｎ−ｒ）！）            数式（４）
従って、一実施形態では、基準歩留まり値は、構成、メモリ冗長、及び予備コアを含む調整済みの設計特性に基づき決定され得る。さらに以下に論じられるように、この基準歩留まり値は、従来のレイアウト（例えば、メモリ冗長を含むコア）の歩留まり予想を表す。本開示は、ポアソン分布関数及び二項分布関数などの確率関数の使用を含むが、本開示はそのように限定されるものではないことが理解されるべきである。特に、欠陥依存性又は逐次的依存性の場合には、経験的関数などの他の確率関数が利用されてよい。
【００１６】
動作２１０では、１つ又は複数の予備コア歩留まりが、動作２０４において受け取られた包括的なプロセスパラメータ、及び可能性のある予備コア形態を規定する様々な設計特性（これは、コア内の冗長メモリを除外／最小化する）に基づき計算される。一実施形態では、設計特性は、例えば、１つ又は複数の予備コアを用いたレイアウトの歩留まりを計算すべく、単一コア領域の構成値を規定するユーザ入力を介して受け取られてよい。このように、一実施形態に従って、様々な予備コア形態はいくらかのメモリ冗長を可能性として有するシェル領域を含むが、単一コア領域はメモリ冗長がほとんどない。代わりに、様々な数の予備コアが上述された数式（２）〜数式（４）に組み込まれ、動作２０８で計算された基準歩留まりに対する比較及び検証のために歩留まりを生成する。
【００１７】
動作２１２では、二次元の歩留まり比較が、動作２０８で計算された基準歩留まり値、及び動作２１０で計算された予備コア形態の歩留まり値に基づき生成される。一実施形態では、ユーザが相対的な歩留まりを比較できるようにすべく、二次元の歩留まりは、例えば、表又はグラフとして視覚化され得る。場合によっては、予備コア形態の歩留まり値は、基準歩留まりから容認される許容範囲内（１％、２％、５％など）である。本開示の利益を有する者によって理解されるように、そのような歩留まり結果は、歩留まりに大きな影響を及ぼすことなく、メモリ冗長が予備コア冗長によって削除され得ることを実証している。さらに、メモリ冗長の削除は内蔵アレイの寸法を減少させ、その結果として、面積節減がコアの数によって増加するので、より小さいダイを可能にし得ることが理解されるべきである。一実施形態では、ダイ面積の削減率が、計算された面積節減から導出され得る。例えば、ダイ面積の削減率は、冗長コアにメモリ冗長を含むダイを製造するのに必要な総面積から、冗長コアにメモリ冗長を入れないダイを製造するのに必要な総面積を引くことで計算され得る。いくつかの実施形態では、さらにダイ面積の削減率は、二次元の歩留まり比較に含めるためのさらなる歩留まり値を決定するのに用いられてよく、この二次元の歩留まり比較は、冗長コア内のメモリ冗長を最小化することによって得られた面積削減に相当する、ダイの「真の」歩留まりを反映し得る。このように、いくつかの実施形態では、ウェハ当たりのダイの数が、ダイがメモリ冗長を収める大きさに作られていた場合より多くなるので、そのような寸法削減の二次効果が歩留まりの非線形増加として理解され得る。このように、一実施形態に従って、予備コア形態を用いて設計されたダイの歩留まりは、従来のメモリ冗長を用いて製造された類似のダイの歩留まりを大幅に超えることで、最終的にコストを低下させ得る。
【００１８】
（例示の使用シナリオ）
【００１９】
図２の方法２００、並びに様々な技術及び実施形態は、例としてさらに理解され得る。図２にさらに関連した図３ａ〜図３ｅは、１つのそのような例を図示する。図３ａを参照すると、包括的なプロセスパラメータ表の１つの例が、メモリ冗長形態に対応するサブコンポーネントの欠陥密度とともに図示される。図２の動作２０４において論じられたように、包括的なプロセスパラメータは、ユーザ入力によって受け取られた、又はおそらくデータベースから検索して取り出された場合がある。示されるように、平均欠陥密度は、サブコンポーネントの複雑さの関数である。例えば、ロジック構造は比較的簡単であり、メモリアレイなどのより複雑なサブコンポーネントと比較すると、欠陥の可能性は低い。
【００２０】
図３ｂを参照すると、設計特性表が、シェル領域及び単一コア領域の構成とともに図示されている。図２の動作２０６において論じられたように、設計特性は、例えば、ユーザ入力、データベース検索、又はＡＰＩアクセスを介して受け取られてよい。示されるように、設計特性表は２つの構成カテゴリ、即ち、シェル領域の構成及び単一コア領域の構成に分類される。さらに各領域は、ロジック、ＲＡＭ、及びＲＦなどのサブコンポーネントに区分けされ、対応する構成割合が破線で輪郭を描かれている。これらの構成割合は、例えば、本明細書に開示されるいくつかの実施形態による種々の構成に基づき、歩留まりを評価すべく、ユーザ入力によって修正されてよい。示されるように、シェル領域は０．９ｃｍ２の面積と規定され、領域の２８％がＲＡＭアレイであり、５％がＲＦである。例示のシェル領域は、「裸ではない（ｎｅｖｅｒ  ｂａｒｅ）」１００％の冗長形態に設定され、これは、シェル領域に構成された複数のメモリアレイのそれぞれ及びどのビットも予備を有することを意味することが留意されるべきである。同様に、単一コア領域は、行冗長及び列冗長が１００％の形態に設定され、０．００２ｃｍ２の面積と規定され、面積の２６％がＲＡＭアレイであり、８％がＲＦである。上述されたように、各コアが同一構成を用いて同一に構成されているので、単一コア領域の構成でも、Ｎ個の冗長コアの歩留まりを決定するのに十分であり得る。
【００２１】
図３ｃは、図３ａの包括的なプロセスパラメータ表及び図３ｂの設計特性表に入力された値に基づく、例示の基準歩留まり結果を図示する。示されるように、各サブコンポーネントの加重欠陥確率（又は欠陥平均）が、数式（１）を用いて計算された。数式（２）、及びサブコンポーネントごとの欠陥平均を用いて、シェル領域及び単一コア領域のそれぞれの非冗長歩留まり値が計算された。非冗長歩留まりは、規定された冗長コアの数（例えば、「インスタンス生成数」という列見出しの下に示されているように５００）を考慮に入れない歩留まりを意味することが理解されるべきである。数式（３）の二項分布関数、及び数式（４）に定義された組み合わせの項目を用いて、様々な数の予備コア（０〜４）を有する５００個の冗長コアに基づき、歩留まりが計算された。示されるように、冗長コア領域（例えば、５００個の冗長コアを含む領域）の歩留まり結果が、３つの列に表示されている。最初の一番左の列は、０個の予備コアの基準形態（０．８４）から始まり、4個の予備コア（３．１５Ｅ−０５）までの増分結果を表わしている。この特定の例では、増分変化（又は、歩留まりの利益）は、最初の予備コアが加えられた後に大幅に減少する。中央列は、増分変化に基づく、冗長コア領域の対応する歩留まりを示す。一番右の列は、予備の数に対する、シェル領域とコア領域とを合わせた状態（例えばダイ全体）に基づく全体（合計）歩留まりを例示している。示されるように、約０．７２の基準歩留まりが生じ、これは言い換えると２８％の損失、つまり、作り出された１００個のダイ毎に２８個が欠陥になると予期される。単一予備コアによって、歩留まりが０．１４５９５９だけ付加的に増加して０．８４４になる、又はわずか１６．４％の損失になる。この歩留まり差は大きく、従来のメモリ冗長に加えて予備コアを含めることの利益を強調している。最初の予備コア以降は、その後加えられた各予備コアによる歩留まりの増分変化は小さくなる。
【００２２】
図３ｄは予備コア形態の歩留まり結果を図示し、これは図３ｃのものと類似しているが、単一コア領域にメモリ冗長がない構成を含む設計特性に基づいている。例えば、図３ｂの設計特性表に類似した表が、ユーザ入力からの入力を受け取り、例えば、複数の予備コアのみを利用する形態の歩留まりを決定するのに利用されてよい。具体的には、単一コア領域の場合、「行冗長及び列冗長」の値は０％に設定され得て、代わりに、「行冗長も列冗長もない」の値は１００％に設定され得る。シェル領域に関する値は、１００％の行冗長及び列冗長を含む形態を有する図３ｂに表示している値と同一であり得ることが留意されるべきである。示されるように、サブコンポーネントごとの加重欠陥平均は、同一のままである（図３ａの包括的なプロセスパラメータは変更されていない）。図２の動作２１０において論じられたように、数式（１）〜数式（４）は、結果として得られる歩留まりを計算するのに利用されてよい。結果として得られる非冗長歩留まりは、図３ｂの基準歩留まり結果のものと実質的に類似である。但し、単一コア領域は、冗長メモリなしの形態であることにより、わずかに歩留まりが悪い。冗長コア領域の歩留まりによって示されるように、５００個のコアの全歩留まりは、その中に予備コアもメモリ冗長もない状態で０．６６、又は３４％の損失である。しかしながら、たった１つの予備コアを含めることで、結果として得られる合計歩留まりによって示されるように、０．８３１の歩留まりがもたらされる、又はわずか１７．９％の損失になる。
【００２３】
ここで図３ｅを参照すると、コア領域、及びコア領域とシェル領域とを合わせた状態における、様々な冗長形態の歩留まり結果を図示する二次元比較が図示されている。この例では、基準形態及び予備コア形態から結果として得られる歩留まりは、図２の動作２０８及び２１０により計算されるように、それぞれ２つの表に表示されている。上側の表は、単に単一コア領域に関する歩留まりを図示し、下側の表は、シェル領域と冗長コア領域とを合わせた合計に関する歩留まりを図示している。これらの表のそれぞれは４区分に分類され、これらの区分は、予備コアなし且つメモリ冗長なし、予備コアなし且つ１００％のメモリ冗長、単一予備コア且つメモリ冗長なし、及び、単一予備コア且つ１００％のメモリ冗長という冗長形態に基づく歩留まりに対応している。現行の製造指針は、メモリ冗長を持たないことで、低く容認できない歩留まりが生じることを示唆するであろう。非直感的に、二次元の歩留まり比較に示されるように、単一予備コアを用いた冗長形態で、その中にメモリ冗長がなくても、全歩留まりは、コアに１００％のメモリ冗長を含む冗長形態の基準歩留まりから１％以内になる。示されるように、図３ｅの二次元比較は、予備コアが許容可能な歩留まりを維持するのに十分である場合、メモリ冗長が面積を不必要に占有していることを強調している。しかしながら、この意外にもわずかな歩留まり差は、メモリ冗長削除の一定の二次利益を反映してはいない。例えば、本明細書に様々に提供されたルーチンにより、予備コア形態の検証に基づきメモリ冗長が削除され得るという理由で、各冗長コアが各内蔵メモリアレイに予備行及び／又は予備列を含まないので、ダイが、最終的により小さくなり得ることが理解されるべきである。上述されたように、面積節減は、ダイ面積削減の割合に変換され得る。例えば、各冗長コアに１００％のメモリ冗長を有するダイが、１．９０２ｃｍ２（シェル面積＋総冗長コア面積）に等しい合計ダイ面積を必要とすることを検討してみる。そのようなメモリ冗長がないダイの同等の総面積は、ダイを製造するのに必要な総冗長コア面積が５０％減少するので、例えば、１．５０１ｃｍ２になり得る。このため、この例の場合では、１１％という全体のダイ面積削減により、図３ｅの二次元の歩留まりに示される０．８３１より大きい歩留まりがもたらされるであろう。従って、より多くのダイが１枚のウェハから作り出され得るので、全体のダイ面積削減は、歩留まりにおいて非線形増加をもたらす。図３ｅには示されていないが、各冗長コアの面積削減によって実現される、この「真」の歩留まりは、相対的結果の解釈に役立つべく、他の歩留まり結果とともに二次元比較に表示されてよい。このように、ある程度の従来のメモリ冗長を利用する形態を含む他の可能性のあるダイ冗長形態と比較すべく、予備コア形態を有するダイの歩留まりが計算されてユーザに提示され得ることを、本明細書に提供される様々な技術が実証していることが理解されるべきである。場合によっては、メモリ冗長を増加させる、又は減少させることを、二者択一の製造ルールに基づくのではなく、代わりに、本明細書に様々に提供される技術及び態様に基づく決定に基づいて、ユーザが決定し得る。
【００２４】
（例示のシステム）
【００２５】
図４は、本開示において提供される技術及び態様に従って、様々なダイ冗長形態に基づき歩留まりを決定するルーチンを実行するよう構成されたコンピューティングシステムを図示する。図に示すように、コンピューティングシステム４００はマザーボード４０２を収容する。マザーボード４０２は、限定されないが、プロセッサ４０４と、少なくとも１つの通信チップ４０６とを含む多数のコンポーネントを含んでよく、多数のコンポーネントのそれぞれは、マザーボード４０２に物理的且つ電気的に結合され得る、又はそうでなければその中に統合され得る。理解されるように、マザーボード４０２は、例えば、メインボード、メインボードに搭載されたドーターボード、又はシステム４００のボードのみなど、任意のプリント回路ボードであってよい。その用途に応じて、コンピューティングシステム４００は、１つ又は複数の他のコンポーネントを含んでよく、これらの他のコンポーネントは、マザーボード４０２に物理的且つ電気的に結合されていてもよく、又はそうでなくてもよい。これらの他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含んでよい。コンピューティングシステム４００に含まれるコンポーネントの何れも、本明細書に開示される技術を用いて形成された１つ又は複数の集積回路構造又はデバイスを含んでよい。いくつかの実施形態では、複数の機能が、１つ又は複数のチップに統合され得る（例えば、通信チップ４０６は、プロセッサ４０４の一部であり得る、又はそうでなければプロセッサ４０４に統合され得ることに留意されたい）。
【００２６】
通信チップ４０６は、コンピューティングシステム４００との間でデータの転送を行う無線通信を可能にする。「無線」という用語及びその派生語は、非固体媒体を介して、変調された電磁放射を用いることによってデータを通信し得る、回路、デバイス、システム、方法、技術、通信チャネルなどを説明するのに用いられ得る。この用語は、関連デバイスが電線を何ら含まないことを示唆するものではないが、いくつかの実施形態では、関連デバイスが電線を含まない場合がある。通信チップ４０６は、限定されないが、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生、並びに、３Ｇ、４Ｇ、５Ｇ、及びそれ以降として明示される任意の他の無線プロトコルを含む、多数の無線規格又はプロトコルの何れかを実装してよい。コンピューティングシステム４００は、複数の通信チップ４０６を含んでよい。例えば、第１通信チップ４０６が、Ｗｉ−Ｆｉ（登録商標）及びＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信専用であってよく、第２通信チップ４０６が、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯなどのより長距離の無線通信専用であってよい。
【００２７】
様々な実装において、コンピューティングデバイス４００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤ、デジタルビデオレコーダ、又は、本明細書に様々に説明されるように、データを処理する、又は１つ又は複数のルーチンを実行する任意の他の電子デバイスであってよい。
【００２８】
（さらなる例示の実施形態）
【００２９】
以下の例はさらなる実施形態に関するものであり、これらから、多数の置換例及び形態が明らかになる。
【００３０】
例１は、メモリと、メモリに結合されたプロセッサとを備えるシステムである。プロセッサは、少なくとも１つのサブコンポーネント及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取り、冗長形態に基づくダイ構成及び少なくとも１つのサブコンポーネントを含む設計特性を受け取り、包括的なプロセスパラメータ及び設計特性に基づき、１つ又は複数の歩留まり値を計算するよう構成される。
【００３１】
例２は、例１の主題を含み、１つ又は複数の歩留まり値は、ダイの冗長コア領域に１つ又は複数の予備コアを含むが冗長メモリを含まないダイ構成に基づいている。
【００３２】
例３は、例１又は例２の主題を含み、ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値である。プロセッサは、第１割合の冗長メモリを用いて構成されている各冗長コアに基づき第１歩留まり値を決定し、予備コアとして構成されたＮ個の冗長コアのうち１つ又は複数のコアに基づき第２歩留まり値を決定する。各冗長コアは、第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成され、第１歩留まり値を第２歩留まり値と比較して、第１歩留まり値及び第２歩留まり値が予め定義された許容範囲内であるか否かを決定するよう構成される。
【００３３】
例４は、例３の主題を含み、プロセッサは、第１割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積と、第２割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積との間の差に基づき、ダイ面積の削減率を決定するようさらに構成される。
【００３４】
例５は、例３又は例４の主題を含み、第１歩留まり値及び第２歩留まり値は、二項分布関数の出力に基づいている。二項分布関数は、計算された単一冗長コアの歩留まりに基づき、Ｎ個の冗長コアの歩留まりを決定するよう構成される。
【００３５】
例６は、例５の主題を含み、計算された単一冗長コアの歩留まりは、ポアソン分布関数の出力に基づいている。
【００３６】
例７は、例３から例６の何れかの主題を含み、予め定義された許容範囲は、１％と５％との間の範囲である。
【００３７】
例８は、例３から例７の何れかの主題を含み、プロセッサは、第１歩留まり値及び第２歩留まり値を含む二次元の歩留まり比較を生成するようさらに構成される。
【００３８】
例９は、例８の主題を含み、二次元の歩留まり比較は、表及びグラフのうち少なくとも１つである。
【００３９】
例１０は、例８又は例９の主題を含み、二次元の歩留まり比較は、ダイ面積の削減率に基づく第３歩留まりを含む。
【００４０】
例１１は、例１から例１０の何れかの主題を含み、少なくとも１つのサブコンポーネントは、メモリアレイ、ヒューズ、ロジック構造、及びレジスタファイルのうち少なくとも１つである。
【００４１】
例１２は、例１から例１１の何れかの主題を含み、少なくとも１つのサブコンポーネントの包括的なプロセスパラメータに含まれる欠陥密度は、複数の冗長形態に対応する。
【００４２】
例１３は、例１２の主題を含み、複数の冗長形態は、冗長形態なし、行冗長形態、列冗長形態、並びに行冗長形態及び列冗長形態、のうち少なくとも１つを含む。
【００４３】
例１４は、例１から例１３の何れかの主題を含み、包括的なプロセスパラメータ及び設計特性は、ユーザ入力、データベース、及びアプリケーションプログラミングインタフェースのうち少なくとも１つから受け取られる。
【００４４】
例１５は、例１から例１４の何れかのシステムを有するモバイルコンピューティングデバイスを含む。
【００４５】
例１６は、ダイの可能性のある歩留まりを決定する方法を含む。方法は、包括的なプロセスパラメータを受け取る段階であって、包括的なプロセスパラメータは、少なくとも１つのサブコンポーネント及び対応する欠陥密度を含む、受け取る段階と、設計特性を受け取る段階であって、設計特性は、冗長形態に基づくダイ構成及び少なくとも１つのサブコンポーネントを含む、受け取る段階と、包括的なプロセスパラメータ及び設計特性に基づき、１つ又は複数の歩留まり値を計算する段階とを備える。
【００４６】
例１７は、例１６の主題を含み、１つ又は複数の歩留まり値は、ダイの冗長コア領域に少なくとも１つの予備コアを含むが冗長メモリを含まないダイ構成に基づいている。
【００４７】
例１８は、例１６又は例１７の主題を含み、ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値である。１つ又は複数の歩留まり値を計算する段階は、第１割合の冗長メモリを用いて構成されている各冗長コアに基づき第１歩留まり値を決定する段階と、予備コアとして構成されたＮ個の冗長コアのうち少なくとも１つのコアに基づき第２歩留まり値を決定する段階であって、各冗長コアは、第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成されている、決定する段階と、第１歩留まり値を第２歩留まり値と比較して、第１歩留まり値及び第２歩留まり値が予め定義された許容範囲内であるか否かを決定する段階とをさらに備える。
【００４８】
例１９は、例１８の主題を含み、方法は、第１割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積と、第２割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積との間の差に基づき、ダイ面積の削減率を決定する段階をさらに備える。
【００４９】
例２０は、例１８又は例１９の主題を含み、第１歩留まり値及び第２歩留まり値は、二項分布関数の出力に基づいている。二項分布関数は、計算された単一冗長コアの歩留まりに基づき、Ｎ個の冗長コアの歩留まりを決定するよう構成される。
【００５０】
例２１は、例２０の主題を含み、単一冗長コアの歩留まりは、ポアソン分布関数の出力に基づいている。
【００５１】
例２２は、例１８から例２１の何れかの主題を含み、予め定義された許容範囲は、１％と５％との間の範囲である。
【００５２】
例２３は、例１８から例２２の何れかの主題を含み、方法は、第１歩留まり値及び第２歩留まり値を含む二次元の歩留まり比較を生成する段階をさらに備える。
【００５３】
例２４は、例２３の主題を含み、二次元の歩留まり比較は、表及びグラフのうち少なくとも１つとして視覚化される。
【００５４】
例２５は、例２３又は例２４の主題を含み、二次元の歩留まり比較は、ダイ面積の削減率に基づく第３歩留まりを含む。
【００５５】
例２６は、例１６から例２５の何れかの主題を含み、少なくとも１つのサブコンポーネントは、メモリアレイ、ヒューズ、ロジック構造、及びレジスタファイルのうち少なくとも１つである。
【００５６】
例２７は、例１６から例２６の何れかの主題を含み、少なくとも１つのサブコンポーネントの包括的なプロセスパラメータに含まれる欠陥密度は、複数の冗長形態に対応する。
【００５７】
例２８は、例２７の主題を含み、複数の冗長形態は、冗長形態なし、行冗長形態、列冗長形態、並びに行冗長形態及び列冗長形態、のうち少なくとも１つを含む。
【００５８】
例２９は、例１６から例２８の何れかの主題を含み、包括的なプロセスパラメータ及び設計特性は、ユーザインタフェースを介したユーザ入力、データベース、及びアプリケーションプログラミングインタフェースのうち少なくとも１つから受け取られる。
【００５９】
例３０は、非一時的にエンコードされた複数の命令をその上に備えるコンピュータプログラム製品を含み、複数の命令は、実行された場合、プロセッサに、少なくとも１つのサブコンポーネント及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取らせ、冗長形態に基づくダイ構成及び少なくとも１つのサブコンポーネントを含む設計特性を受け取らせ、包括的なプロセスパラメータ及び設計特性に基づき、１つ又は複数の歩留まり値を計算させる。
【００６０】
例３１は、例３０の主題を含み、１つ又は複数の歩留まり値は、ダイの冗長コア領域に少なくとも１つの予備コアを含むが冗長メモリを含まないダイ構成に基づいている。
【００６１】
例３２は、例３０又は例３１の主題を含み、ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値である。複数の命令は、プロセッサに、第１割合の冗長メモリを用いて構成されている各冗長コアに基づき第１歩留まり値を決定させ、予備コアとして構成されたＮ個の冗長コアのうち少なくとも１つのコアに基づき第２歩留まり値を決定させ、各冗長コアは、第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成され、第１歩留まり値を第２歩留まり値と比較して、第１歩留まり値及び第２歩留まり値が予め定義された許容範囲内であるか否かを決定させる。
【００６２】
例３３は、例３２の主題を含み、複数の命令はさらに、プロセッサに、第１割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積と、第２割合の冗長メモリを含む構成を有するダイを製造するのに必要な面積との間の差に基づき、ダイ面積の削減率を決定させる。
【００６３】
例３４は、例３２又は例３３の主題を含み、第１歩留まり値及び第２歩留まり値は、二項分布関数の出力に基づいている。二項分布関数は、計算された単一冗長コアの歩留まりに基づき、Ｎ個の冗長コアの歩留まりを決定するよう構成される。
【００６４】
例３５は、例３４の主題を含み、単一冗長コアの歩留まりは、ポアソン分布関数の出力に基づいている。
【００６５】
例３６は、例３２から例３５の何れかの主題を含み、予め定義された許容範囲は、１％と５％との間の範囲である。
【００６６】
例３７は、例３２から例３６の何れかの主題を含み、複数の命令はさらに、プロセッサに、第１歩留まり値及び第２歩留まり値を含む二次元の歩留まり比較を生成させる。
【００６７】
例３８は、例３７の主題を含み、二次元の歩留まり比較は、表及びグラフのうち少なくとも１つである。
【００６８】
例３９は、例３７又は例３８の主題を含み、二次元の歩留まり比較は、ダイ面積の削減率に基づく第３歩留まりを含む。
【００６９】
例４０は、例３０から例３９の何れかの主題を含み、少なくとも１つのサブコンポーネントは、メモリアレイ、ヒューズ、ロジック構造、及びレジスタファイルのうち少なくとも１つである。
【００７０】
例４１は、例３０から例４０の何れかの主題を含み、少なくとも１つのサブコンポーネントの包括的なプロセスパラメータに含まれる欠陥密度は、複数の冗長形態に対応する。
【００７１】
例４２は、例４１の主題を含み、複数の冗長形態は、冗長形態なし、行冗長形態、列冗長形態、並びに行冗長形態及び列冗長形態、のうち少なくとも１つを含む。
【００７２】
例４３は、例３０から例４２の何れかの主題を含み、包括的なプロセスパラメータ及び設計特性は、ユーザ入力、データベース、及びアプリケーションプログラミングインタフェースのうち少なくとも１つから受け取られる。
【００７３】
例４４は、例３０から例４３の何れかのコンピュータプログラムを有する市販の半導体アーキテクチャ設計アプリケーションと互換性のあるプラグインツールを含む。
【００７４】
例４５は、内蔵メモリを有する半導体デバイスを含み、デバイスは、複数の冗長コアのアレイを備え、各コアは実質的に同一構成のメモリアレイ及びロジック構造を含み、各冗長コアの複数のメモリアレイのうち少なくとも１つは、行冗長及び列冗長のうち少なくとも１つなしで実装される。
【００７５】
例４６は、例４５の主題を含み、各冗長コアの複数のメモリアレイのそれぞれは、行冗長及び列冗長のうち少なくとも１つなしで実装される。
【００７６】
例４７は、例４５の主題を含み、各冗長コアの複数のメモリアレイのうち複数のそれぞれは、行冗長及び列冗長のうち少なくとも１つなしで実装される。
【００７７】
例４８は、例４５から例４７の何れかの主題を含み、行冗長及び列冗長のうち少なくとも１つなしで実装される複数のメモリアレイのそれぞれは、列冗長なしで実装される。
【００７８】
例４９は、例４５から例４８の何れかの主題を含み、行冗長及び列冗長のうち少なくとも１つなしで実装される複数のメモリアレイのそれぞれは、行冗長なしで実装される。
【００７９】
例５０は、例４５から例４９の何れかの主題を含み、各冗長コアはマイクロプロセッサを含む。
【００８０】
例５１は、例４５から例５０の何れかの主題を含み、各冗長コアはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む。
【００８１】
例５２は、例４５から例５１の何れかの主題を含み、各冗長コアは機能回路の一部を含む。
【００８２】
例５３は、例４５から例５２の何れかの主題を含み、デバイスはマイクロプロセッサである。
【００８３】
例５４は、例４５から例５２の何れかの主題を含み、デバイスはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。
【００８４】
例５５は、例４５から例５２の何れかの主題を含み、デバイスは無線通信チップである。
【００８５】
例５６は、例４５から例５５の何れかの主題を含み、複数のメモリアレイはランダムアクセスメモリ（ＲＡＭ）を含む。
【００８６】
例５７は、例４５から例５６の何れかの主題を含み、複数のメモリアレイは、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）のうち少なくとも１つを含む。
【００８７】
例５８は、例４５から例５７の何れかの主題を含み、複数のメモリアレイはレジスタファイルを含む。
【００８８】
例５９は、例４５から例５８の何れかの半導体デバイスを有するモバイルコンピューティングデバイスを含む。モバイルコンピューティングデバイスは、例えば、ラップトップ、又はスマートフォン、又はタブレットであってよい。
［項目１］
メモリと、
上記メモリに結合されたプロセッサと、
を備え、上記プロセッサは、
少なくとも１つのサブコンポーネント及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取り、
冗長形態に基づくダイ構成及び上記少なくとも１つのサブコンポーネントを含む設計特性を受け取り、
上記包括的なプロセスパラメータ及び上記設計特性に基づき、１つ又は複数の歩留まり値を計算するよう構成され、
上記１つ又は複数の歩留まり値は、上記ダイの冗長コア領域に１つ又は複数の予備コアを含むが冗長メモリを含まない上記ダイ構成に基づいている、
システム。
［項目２］
上記ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、上記１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値であり、上記プロセッサは、
第１割合の冗長メモリを用いて構成されている各冗長コアに基づき上記第１歩留まり値を決定し、
予備コアとして構成された上記Ｎ個の冗長コアのうち１つ又は複数のコアに基づき上記第２歩留まり値を決定し、各冗長コアは、上記第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成され、
上記第１歩留まり値を上記第２歩留まり値と比較して、上記第１歩留まり値及び上記第２歩留まり値が予め定義された許容範囲内であるか否かを決定するよう構成され、
上記プロセッサは、ダイ面積の削減率を、上記第１割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる上記ダイ面積と、上記第２割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる上記ダイ面積との間の差に基づき、決定するようさらに構成される、
請求項１に記載のシステム。
［項目３］
非一時的にエンコードされた複数の命令をその上に備えるコンピュータプログラム製品であって、上記複数の命令は、実行された場合、プロセッサに、
少なくとも１つのサブコンポーネント及び対応する欠陥密度を含む包括的なプロセスパラメータを受け取らせ、
冗長形態に基づくダイ構成及び上記少なくとも１つのサブコンポーネントを含む設計特性を受け取らせ、
上記包括的なプロセスパラメータ及び上記設計特性に基づき、１つ又は複数の歩留まり値を計算させ
上記１つ又は複数の歩留まり値は、上記ダイの冗長コア領域に少なくとも１つの予備コアを含むが冗長メモリを含まないダイ構成に基づいている、
コンピュータプログラム。
［項目４］
上記ダイ構成は、Ｎ個の冗長コアを有する冗長コア領域を規定し、上記１つ又は複数の歩留まり値は、第１歩留まり値及び第２歩留まり値を含む複数の歩留まり値であり、
上記複数の命令は上記プロセッサに、
第１割合の冗長メモリを用いて構成されている各冗長コアに基づき上記第１歩留まり値を決定させ、
予備コアとして構成された上記Ｎ個の冗長コアのうち少なくとも１つのコアに基づき、上記第２歩留まり値を決定させ、各冗長は、上記第１割合の冗長メモリより小さい第２割合の冗長メモリを用いて構成されたコアであり、
上記第１歩留まり値を上記第２歩留まり値と比較して、上記第１歩留まり値及び上記第２歩留まり値が予め定義された許容範囲内であるか否かを決定させ、
上記複数の命令は上記プロセッサに、ダイ面積の削減率を、上記第１割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる上記ダイ面積と、上記第２割合の冗長メモリを含む構成を有するダイを製造するのに必要とされる上記ダイ面積との間の差に基づき、さらに決定させる、
請求項３に記載のコンピュータプログラム。
［項目５］
上記複数の命令は上記プロセッサに、上記第１歩留まり値及び上記第２歩留まり値を含む二次元の歩留まり比較をさらに生成させる、
請求項４に記載のコンピュータプログラム。
［項目６］
内蔵メモリを有する半導体デバイスであって、
複数の冗長コアのアレイを備え、各コアは実質的に同一構成の複数のメモリアレイ及び複数のロジック構造を含み、各冗長コアの上記複数のメモリアレイのうち少なくとも１つは、行冗長及び列冗長のうち少なくとも１つなしで実装される、
半導体デバイス。
［項目７］
各冗長コアの上記複数のメモリアレイのそれぞれは、行冗長及び列冗長のうち少なくとも１つなしで実装される、
請求項６に記載の半導体デバイス。
［項目８］
各冗長コアの複数の上記複数のメモリアレイのそれぞれは、行冗長及び列冗長のうち少なくとも１つなしで実装される、
請求項６に記載の半導体デバイス。
［項目９］
行冗長及び列冗長のうち少なくとも１つなしで実装される上記複数のメモリアレイのそれぞれは、列冗長なしで実装される、
請求項６に記載の半導体デバイス。
［項目１０］
行冗長及び列冗長のうち少なくとも１つなしで実装される上記複数のメモリアレイのそれぞれは、行冗長なしで実装される、
請求項６に記載の半導体デバイス。
［項目１１］
各冗長コアはマイクロプロセッサを含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１２］
各冗長コアはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１３］
各冗長コアは機能回路の一部を含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１４］
上記半導体デバイスはマイクロプロセッサである、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１５］
上記半導体デバイスはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１６］
上記半導体デバイスは無線通信チップである、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１７］
上記複数のメモリアレイはランダムアクセスメモリ（ＲＡＭ）を含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１８］
上記複数のメモリアレイは、スタティックランダムアクセスメモリ（ＳＲＡＭ）及びダイナミックランダムアクセスメモリ（ＤＲＡＭ）のうち少なくとも１つを含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目１９］
上記複数のメモリアレイは複数のレジスタファイルを含む、
請求項６から１０の何れか一項に記載の半導体デバイス。
［項目２０］
請求項６から１０の何れか一項に記載の半導体デバイスを備える、
モバイルコンピューティングデバイス。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４】
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