(57)【特許請求の範囲】
【請求項１】
炭化珪素基板を準備する工程と、
前記炭化珪素基板上に第１の電極を形成する工程と、
前記第１の電極にレーザ照射することにより前記炭化珪素基板と前記第１の電極とをオーミック接合させる工程と、
前記第１の電極上に第２の電極を形成する工程と、を備え、
前記オーミック接合させる工程では、前記第２の電極の表面の算術平均粗さが０．２μｍ以下となるように、前記第１の電極の表面にレーザ照射する、炭化珪素半導体装置の製造方法。
【請求項２】
前記第１の電極は、ニッケルを含む、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第２の電極は、金を含む、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第２の電極は、複数の層を含み、
前記複数の層は、チタンを含む第１の層と、ニッケルを含む第２の層と、金を含む第３の層とを含む、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１の電極を形成する工程の前に、前記炭化珪素基板の前記第１の電極が形成されるべき主面を研削する工程と、
研削された後の前記主面をエッチングしてダメージ層を除去する工程と、をさらに備え、
前記オーミック接合させる工程では、１．５Ｊ／ｃｍ2以上２．４Ｊ／ｃｍ2以下のレーザ照射強度で前記第１の電極の表面にレーザ照射する、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１の電極は、シリコンを含む、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体装置の製造方法において、ＳｉＣ基板と電極層とをレーザアニールによってオーミック接合させる方法が知られている〔たとえば特開２０１２−９９５９８号公報（特許文献１）を参照。〕。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、ＳｉＣ基板上にニッケル（Ｎｉ）原子とシリコン（Ｓｉ）原子とを有する材料層を形成し、さらに材料層をレーザ光でアニールすることによってＳｉＣ基板とオーミック接合した電極層（「オーミック電極」ともいう。）を形成する方法が開示されている。特許文献１によれば、レーザアニールは、ランプアニールに比してアニール時間が短いことから、ＳｉＣ基板中の炭素（Ｃ）原子が電極層の最表面にまで拡散して最表面に偏析することを抑制でき、それによりこの上に形成される実装用の金属電極（「パッド電極」ともいう。）を剥がれ難くできるとされている。
【０００５】
特許文献１にも開示されているように、オーミック電極上にはパッド電極が形成される。このときパッド電極の表面が荒れていると、はんだの濡れ性が低下して、ダイボンディングの際にボイドを発生させることとなる。従来、ランプアニールによってオーミック接合を行った半導体装置では、パッド電極の表面荒れが問題になることは少なかった。しかし現在、レーザアニールによってオーミック接合を行った半導体装置では、パッド電極の表面荒れが顕在化し、ボイドによる実装不良が歩留まりを低下させている。ここでパッド電極に研磨加工等を施すことによって、その表面粗さを小さくすること自体は可能である。しかしながら、その場合には工数およびコストの増加を余儀なくされる。
【０００６】
それゆえ、表面粗さが小さくなるようにパッド電極を形成して、ダイボンディング時のボイドの発生を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る炭化珪素半導体装置の製造方法は、炭化珪素基板を準備する工程と、該炭化珪素基板上に第１の電極を形成する工程と、該第１の電極にレーザ照射することにより該炭化珪素基板と該第１の電極とをオーミック接合させる工程と、該第１の電極上に第２の電極を形成する工程と、を備える。当該オーミック接合させる工程では、第２の電極の表面の算術平均粗さが０．２μｍ以下となるように、第１の電極の表面にレーザ照射する。
【発明の効果】
【０００８】
上記によれば、ダイボンディング時のボイドの発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一態様に係る製造方法の概略を示すフローチャートである。
【図２】本発明の一態様に係る準備工程を図解する模式的な部分断面図である。
【図３】本発明の一態様に係る第１の電極形成工程を図解する模式的な部分断面図である。
【図４】本発明の一態様に係るレーザアニール工程を図解する模式的な部分断面図である。
【図５】本発明の一態様に係る第２の電極形成工程を図解する模式的な部分断面図である。
【図６】本発明の一態様に係る炭化珪素半導体装置の構成の一例を示す模式的な断面図である。
【図７】ダイボンディング時のボイドの発生状況の一例を示す図である。
【図８】ダイボンディング時のボイドの発生状況の他の例を示す図である。
【図９】第２の電極の表面の算術平均粗さ（Ｒａ）とダイボンディング時のボイド率との関係の一例を示すグラフである。
【図１０】第２の電極の表面の最大高さ（Ｒｚ）とダイボンディング時のボイド率との関係の一例を示すグラフである。
【図１１】レーザアニール工程でのレーザ照射強度と第２の電極の表面の算術平均粗さ（Ｒａ）との関係の一例を示すグラフである。
【図１２】参考例に係る炭化珪素半導体装置におけるオーミック電極およびパッド電極の断面の一例を示すＨＡＡＤＦ−ＳＴＥＭ像である。
【図１３】本発明の一態様に係る炭化珪素半導体装置における第１の電極および第２の電極の断面の一例を示すＨＡＡＤＦ−ＳＴＥＭ像である。
【発明を実施するための形態】
【００１０】
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書における「算術平均粗さ」は、「ＪＩＳ  Ｂ  ０６０１：２００１」に規定される算術平均粗さ（Ｒａ）を示すものとする。
【００１１】
本発明の一態様に係る炭化珪素半導体装置の製造方法は、
〔１〕炭化珪素基板１００を準備する工程（Ｓ１０１）と、炭化珪素基板１００上に第１の電極１１０を形成する工程（Ｓ１０４）と、第１の電極１１０にレーザ照射することにより炭化珪素基板１００と第１の電極１１０とをオーミック接合させる工程（Ｓ１０５）と、第１の電極１１０上に第２の電極１２０を形成する工程（Ｓ１０６）と、を備える。オーミック接合させる工程（Ｓ１０５）では、第２の電極１２０の表面Ｓ２の算術平均粗さが０．２μｍ以下となるように、第１の電極１１０の表面Ｓ１にレーザ照射する。
【００１２】
本発明者が上記課題を解決するために鋭意研究を行ったところ、第１の電極１１０（オーミック電極）をＳｉＣ基板１００とオーミック接合させる際のレーザアニール条件を調整することにより、第１の電極１１０上に形成される第２の電極１２０（パッド電極）の表面粗さを制御することができるという、新規な知見が見出された。ゆえに上記の製造方法では、第２の電極１２０の表面Ｓ２の算術平均粗さが０．２μｍ以下となるように、第１の電極１１０の表面Ｓ１にレーザ照射して、ＳｉＣ基板１００と第１の電極１１０とをオーミック接合させている。
【００１３】
レーザアニール条件によって第２の電極１２０の表面粗さを制御することができる機序の詳細は、現時点では明らかではない。それというのも、レーザアニール後の第１の電極１１０の表面Ｓ１（すなわち第２の電極１２０が形成されるべき表面）の凹凸は、第２の電極１２０の表面Ｓ２の凹凸と比較すると非常に小さいものであり、両者は必ずしも対応していないことから、単純にレーザアニール条件によって第１の電極１１０の表面Ｓ１の凹凸を制御しているとはいえないからである。
【００１４】
図１２は、参考例に係る炭化珪素半導体装置におけるオーミック電極１１０Ａおよびパッド電極１２０Ａの断面の一例を示すＨＡＡＤＦ−ＳＴＥＭ（Ｈｉｇｈ  Ａｎｇｌｅ  Ａｎｎｕｌａｒ  Ｄａｒｋ  Ｆｉｅｌｄ−Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像である。この参考例では、２．７Ｊ／ｃｍ2のレーザ照射強度でオーミック電極１１０Ａの表面Ｓ１Ａにレーザ照射が行われている。図１２から分かるように、オーミック電極１１０Ａの表面Ｓ１Ａは略平坦であるにもかかわらず、その上に形成されたパッド電極１２０Ａの表面Ｓ２Ａには大きな凹凸が形成されており、両者の形状は対応していない。
【００１５】
本発明者は、こうした現象が発生する理由を次のように予想している。装置仕様にもよるが、ランプアニールでは、概ね数ｍｍ四方の範囲に均等に熱が加えられる。これに対してオーミック接合に用いられるレーザアニールは通常パルス状であり、レーザのスポット径（概ね数十μｍ〜数百μｍ）の内部で照射されたエネルギーにバラツキが生じる。よってレーザアニールを経た電極表面では、微小間隔で周期的な照射ムラが生じているものと考えられる。この照射ムラによって第１の電極１１０の表面Ｓ１には、物理的な形状の変化（凹凸）にまでは至らずとも、周期的な物性変化あるいは組成変化が生じているものと予想される。こうした周期的な物性変化等を持つ下地の上に、たとえばスパッタリング等で第２の電極１２０となるべき金属を堆積させると、面内方向において、その成長に局所的なバラツキが生じ、その結果、第２の電極１２０の表面荒れが生じるものと考えられる。
【００１６】
図１３は、本発明の一態様に係る製造方法によって得られた炭化珪素半導体装置における第１の電極１１０および第２の電極１２０の断面を示すＨＡＡＤＦ−ＳＴＥＭ像である。この例では、１．９Ｊ／ｃｍ2のレーザ照射強度で第１の電極１１０の表面Ｓ１にレーザ照射が行われている。図１３において第１の電極１１０の表面Ｓ１の形状は、前述したオーミック電極１１０Ａの表面Ｓ１Ａ（図１２を参照）の形状と大差はない。しかし、この上に形成された第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）は０．２μｍ以下であり、パッド電極１２０Ａの表面Ｓ２Ａ（図１２参照）とは顕著に異なっている。すなわち、この例では第２の電極１２０の表面Ｓ２の算術平均粗さが０．２μｍ以下となるように、第１の電極１１０の表面Ｓ１にレーザ照射がなされているのである。後述するように、第２の電極１２０の表面Ｓ２の算術平均粗さが０．２μｍ以下であれば、ダイボンディング時にボイドの発生を低減することができる。
【００１７】
〔２〕第１の電極１１０は、ニッケル（Ｎｉ）を含むことが好ましい。第１の電極１１０がＮｉを含むことにより、電気抵抗を低減することができるからである。
【００１８】
〔３〕第２の電極１２０は、金（Ａｕ）を含むことが好ましい。第２の電極１２０がＡｕを含むことにより、電気抵抗を低減することができるからである。
【００１９】
〔４〕第２の電極１２０は、複数の層を含み、該複数の層は、チタンを含む第１の層１２１と、ニッケルを含む第２の層１２２と、金を含む第３の層１２３とを含むことが好ましい。第２の電極１２０にこうした積層構造を採用することにより、電気抵抗をいっそう低減することができるからである。
【００２０】
〔５〕上記〔１〕の製造方法は、第１の電極１１０を形成する工程（Ｓ１０４）の前に、炭化珪素基板１００の第１の電極１１０が形成されるべき主面Ｐ２を研削する工程（Ｓ１０２）と、研削された後の主面Ｐ２をエッチングしてダメージ層を除去する工程（Ｓ１０３）と、をさらに備え、オーミック接合させる工程（Ｓ１０５）では、１．５Ｊ／ｃｍ2以上２．４Ｊ／ｃｍ2以下のレーザ照射強度で第１の電極１１０の表面Ｓ１にレーザ照射することが好ましい。
【００２１】
こうした前処理を経た後の主面Ｐ２上に第１の電極１１０を形成し、さらに１．５Ｊ／ｃｍ2以上２．４Ｊ／ｃｍ2以下のレーザ照射強度でレーザアニールを行うことにより、ＳｉＣ基板１００と第１の電極１１０とを確実にオーミック接合させつつ、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）を小さいものとし、ダイボンディング時のボイドの発生をより確実に抑制することができる。
【００２２】
ここで本明細書における「レーザ照射強度」とは、レーザ出力がピーク値の１／ｅ倍（「ｅ」はネイピア数を示す。）の値となるまでの範囲をレーザの照射範囲と定義し、その照射範囲の中にレーザのエネルギーが１００％含まれるものと仮定した際のエネルギー密度を示すものとする。
【００２３】
〔６〕第１の電極１１０は、シリコン（Ｓｉ）を含むことが好ましい。第１の電極１１０がＳｉを含むことにより、ＳｉＣ基板１００からのＣの拡散を抑制することができるからである。またＳｉＣ基板１００からＳｉの供給を受けずに、ＳｉＣ基板１００とオーミック接合する電極を形成することもできる。
【００２４】
[本発明の実施形態の詳細]
以下、本発明の一実施形態（以下「本実施形態」とも記す。）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
【００２５】
図１は本実施形態の製造方法の概略を示すフローチャートである。図１を参照して当該製造方法は、準備工程（Ｓ１０１）と、研削工程（Ｓ１０２）と、ダメージ層除去工程（Ｓ１０３）と、第１の電極形成工程（Ｓ１０４）と、レーザアニール工程（Ｓ１０５）と、第２の電極形成工程（Ｓ１０６）と、を備える。以下、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例にとって本実施形態を説明する。
【００２６】
〔炭化珪素半導体装置〕
先ず本実施形態によって製造される炭化珪素（ＳｉＣ）半導体装置について説明する。図６は、ＳｉＣ半導体装置１０１の構成の一例を示す模式的な断面図である。ＳｉＣ半導体装置１０１はプレーナ構造を有する縦型ＭＯＳＦＥＴである。ＳｉＣ半導体装置１０１は、第１の主面Ｐ１と第１の主面Ｐ１の反対側に位置する第２の主面Ｐ２とを有するＳｉＣ基板１００を備えている。ＳｉＣ基板１００は、ＳｉＣ層１１とエピタキシャル層１２とを含む。ＳｉＣ層１１およびエピタキシャル層１２は、たとえばｎ型の導電型を有する。
【００２７】
エピタキシャル層１２は、ＳｉＣ層１１上にエピタキシャル成長させられた半導体層であり、各種不純物領域（ボディ領域１３、ｎ＋領域１４、コンタクト領域１８）を有している。エピタキシャル層１２上にはゲート絶縁膜１５、ゲート電極１７、ソース電極１６および表面側パッド電極１９が形成されている。
【００２８】
第２の主面Ｐ２（裏面）には、第２の主面Ｐ２とオーミック接合させられた第１の電極１１０（オーミック電極）と、第１の電極１１０上に形成された第２の電極１２０（パッド電極）とが形成されている。ＳｉＣ半導体装置１０１において第１の電極１１０および第２の電極１２０は、ドレイン電極として機能している。以下、第１の電極１１０と第２の電極１２０の形成方法を中心に本実施形態を説明する。
【００２９】
〔準備工程（Ｓ１０１）〕
図２は、準備工程（Ｓ１０１）を図解する模式的な部分断面図である。図２では、前述した図６と上下方向が逆転している。準備工程（Ｓ１０１）では、ＳｉＣ基板１００が準備される。前述したようにＳｉＣ基板１００は、第２の主面Ｐ２を含んでいる。ここで第２の主面Ｐ２は、後に第１の電極１１０が形成されるべき主面である。この工程では、第１の主面Ｐ１側において前述した各種不純物領域、電極等の形成が行われてもよい。
【００３０】
〔研削工程（Ｓ１０２）〕
研削工程（Ｓ１０２）では、第２の主面Ｐ２が研削される。ＳｉＣ基板１００を第２の主面Ｐ２側から研削して薄くすることにより、ＳｉＣ基板の厚さに由来する抵抗成分を削減できるとともに、第１の電極１１０をより均一に形成できるようになる。研削には、一般的な研削装置（グラインダ）を使用することができる。
【００３１】
〔ダメージ層除去工程（Ｓ１０３）〕
第２の主面Ｐ２をグラインダ等で機械的に研削すると、第２の主面Ｐ２から一定の深さに亘って結晶構造が変質したダメージ層（「加工変質層」ともいう。）が生成される。このダメージ層はＳｉＣ（母材）と物性が異なり、母材よりも第１の電極１１０とオーミック接合し難い層である。そのため本実施形態では、こうしたダメージ層をエッチングによって除去する。ダメージ層は、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチングによって除去され得る。
【００３２】
〔第１の電極形成工程（Ｓ１０４）〕
図３は、第１の電極形成工程（Ｓ１０４）を図解する模式的な部分断面図である。第１の電極形成工程（Ｓ１０４）では、オーミック電極である第１の電極１１０が形成される。第１の電極１１０は、第２の主面Ｐ２上に形成される。第１の電極１１０は、たとえばスパッタリング法あるいは真空蒸着法等により形成され得る。第１の電極１１０の厚さは、たとえば５０〜１５０ｎｍ程度である。
【００３３】
第１の電極１１０を構成する元素としては、たとえばＮｉ、チタン（Ｔｉ）、タングステン（Ｗ）およびモリブデン（Ｍｏ）等を例示することができる。第１の電極１１０は、これらのうちＮｉを含むことが好ましい。これにより電気抵抗を低減することができるからである。第１の電極１１０は、単一の元素から構成されていてもよいし、複数の元素から構成されていてもよい。たとえば第１の電極１１０は、ＮｉおよびＳｉから構成されていてもよい。第１の電極１１０がＳｉを含むことにより、ＳｉＣ基板１００からのＣの拡散が抑制され、電気抵抗をいっそう低減することができる。第１の電極１１０において、ＮｉおよびＳｉは混合物の状態でもよいし、ニッケルシリサイド（ＮｉＳｉ）のような金属間化合物を形成していてもよい。
【００３４】
第１の電極１１０がＮｉおよびＳｉを含む場合、Ｎｉの原子数は、ＮｉおよびＳｉの原子数の総数のうち７０％以上を占めることが特に好ましい。こうした組成の第１の電極１１０では、特に低い電気抵抗が実現できるからである。またこのときＮｉの原子数が占める割合は９０％以下が望ましい。ＳｉＣ基板１００からのＣの拡散を確実に抑制するためである。こうした原子数濃度は、たとえば、エネルギー分散型Ｘ線分析法（ＥＤＸ：Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  ｓｐｅｃｔｒｏｍｅｔｒｙ）、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等によって測定することができる。なお第１の電極１１０は、形成時に不可避的に混入する不純物を含んでいても構わない。
【００３５】
〔レーザアニール工程（Ｓ１０５）〕
図４は、レーザアニール工程（Ｓ１０５）を図解する模式的な部分断面図である。レーザアニール工程（Ｓ１０５）では、レーザＬによってＳｉＣ基板１００と第１の電極１１０とがオーミック接合させられる。アニール雰囲気は、不活性ガス（たとえばアルゴン）雰囲気が望ましい。
【００３６】
本実施形態では、このときのレーザ照射強度が、次工程（Ｓ１０６）で第１の電極１１０上に形成される第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）が０．２μｍ以下となる条件に調整され、それによりダイボンディング時のボイドの発生が抑制される。以下、具体的な実験結果を挙げて説明する。
【００３７】
１．第２の電極の表面粗さとボイド率との関係
先ず第２の電極１２０の表面粗さとダイボンディング時のボイド率との関係について説明する。ここで「ボイド率」とは、ＳｉＣ半導体装置１０１と支持体（図示せず）との実装部（はんだ）をＸ線顕微鏡で撮像し、得られた透過像を二値化処理して得られた画像において、実装部の面積のうちボイド（空洞）の占める面積の割合（百分率）を示すものとする。
【００３８】
図７および図８は、実装部のＸ線顕微鏡による撮像例である。これらの画像の範囲は２２０μｍ×２８０μｍである。これらの撮像例では、レーザアニール時のレーザのスキャン周期が５０〜６０μｍに設定されている。よってこれらの撮像例では、３〜４周期分のスキャンに亘る範囲で撮像されているといえる。図７および図８中、実装部内にボイド２の存在を確認することができる。ここで図７におけるボイド率は約７％であり、図８におけるボイド率は約２％である。本発明者の検討によれば、かかるボイド率が５％を超えると実用に耐えないことが分かっている。よってボイド率は５％以下に制御される必要がある。
【００３９】
１−Ａ．第２の電極の表面の算術平均粗さ（Ｒａ）とボイド率との関係
図９は、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）とボイド率との関係を示すグラフである。図９中、縦軸は実装部のボイド率を示し、横軸は第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）を示している。図９中、菱形の凡例はボイド率が５％以下（良品）であることを示し、三角形の凡例はボイド率が５％を超える（不良品）であることを示している。
【００４０】
図９より、算術平均粗さ（Ｒａ）とボイド率との間には強い相関が確認できる。すなわち図９中、算術平均粗さ（Ｒａ）が大きくなるにつれてボイド率は上昇していき、算術平均粗さ（Ｒａ）が０．２μｍを超えると、ボイド率は一段と上昇して５％を超えている。よってこの結果から、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）は、０．２μｍ以下に制御すべきであるといえる。図９より、ボイド率をさらに低減することを考慮すると、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）は０．１５μｍ以下が好ましく、０．１μｍ以下がより好ましいといえる。
【００４１】
１−Ｂ．第２の電極の表面の最大高さ（Ｒｚ）とボイド率との関係
図１０は、第２の電極１２０の表面Ｓ２の最大高さ（Ｒｚ）とボイド率との関係を示すグラフである。ここで「最大高さ（Ｒｚ）」は、「ＪＩＳ  Ｂ  ０６０１：２００１」に規定される最大高さ（Ｒｚ）を示している。図１０中、縦軸は実装部のボイド率を示し、横軸は第２の電極１２０の表面Ｓ２の最大高さ（Ｒｚ）を示している。図１０中、菱形の凡例はボイド率が５％以下（良品）であることを示し、三角形の凡例はボイド率が５％を超える（不良品）であることを示している。
【００４２】
図１０より、最大高さ（Ｒｚ）が４μｍ以上となる領域では、ボイド率が５％以下であるものと、５％を超えるものとが共存している。よって第２の電極１２０の表面Ｓ２の最大高さ（Ｒｚ）とボイド率との相関はさほど強くないといえる。これは、最大高さ（Ｒｚ）が測定範囲内の最大山高さと最大谷深さとの差のみを示す局所的な値であるのに対して、ボイド率は実装部全体での平均的な値であるとの相違によるものと考えられる。
【００４３】
２．レーザ照射強度と第２の電極の表面の算術平均粗さ（Ｒａ）との関係
次にレーザアニール工程（Ｓ１０５）でのレーザ照射強度と、その後に第１の電極１１０上に形成された第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）との関係について説明する。図１１は、レーザ照射強度と第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）との関係を示すグラフである。図１１中、縦軸は第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）を示し、横軸はレーザ照射強度を示している。図１１中、菱形の凡例はボイド率が５％以下（良品）であることを示し、三角形の凡例はボイド率が５％を超える（不良品）であることを示している。
【００４４】
図１１中、レーザ照射強度が０（ゼロ）である点は、ランプアニールによってオーミック接合が行われた場合の第２の電極１２０の算術平均粗さ（Ｒａ）を示している。図１１からオーミック接合にレーザアニールを用いると、ランプアニールを用いる場合に比べて算術平均粗さ（Ｒａ）が大きくなっていることが分かる。さらにレーザ照射強度を上げることによって、算術平均粗さ（Ｒａ）は徐々に大きくなり、レーザ照射強度が２．２Ｊ／ｃｍ2を超える付近から一段と大きくなり、レーザ照射強度が２．５Ｊ／ｃｍ2に達すると、算術平均粗さ（Ｒａ）は０．２μｍを超えてしまっている。この結果から、レーザ照射強度を制御することによって第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）を制御できることが分かる。
【００４５】
前述のように、ボイド率を５％以下に抑えるためには、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）は０．２μｍ以下に制御されるべきである。図１１に示すように今回の結果において、算術平均粗さ（Ｒａ）を０．２μｍ以下に制御できるレーザ照射強度は２．４Ｊ／ｃｍ2まであった。よって第１の電極１１０の組成にもよるが、レーザ照射強度は２．４Ｊ／ｃｍ2以下が好ましいといえる。また算術平均粗さ（Ｒａ）を更に低減することを考慮すると、レーザ照射強度は２．２Ｊ／ｃｍ2以下がより好ましく、２．０Ｊ／ｃｍ2以下が特に好ましい。
【００４６】
一方、第１の電極１１０の組成にもよるが、十分なオーミック接合を形成することを考慮すると、レーザ照射強度は１．５Ｊ／ｃｍ2以上が望ましい。すなわちレーザ照射強度は、１．５Ｊ／ｃｍ2以上２．４Ｊ／ｃｍ2以下が好ましく、１．５Ｊ／ｃｍ2以上２．２Ｊ／ｃｍ2以下がより好ましく、１．５Ｊ／ｃｍ2以上２．０Ｊ／ｃｍ2以下が特に好ましいといえる。
【００４７】
ここでレーザの波長は、ＳｉＣのバンドギャップに対応する波長（たとえば３８６ｎｍ以下）とすることが望ましい。これによりＳｉＣ基板１００の表面においてレーザが吸収されやすくなり、エネルギー効率が向上するからである。こうした波長を有するレーザとしては、たとえばＹＡＧレーザあるいはＹＶＯ4レーザの第３高調波である波長３５５ｎｍのレーザを用いることができる。またレーザのパルス幅は、たとえば１０ｎｓ以上１０μｓ以下であり、好ましくは５０ｎｓ以上１μｓ以下である。これにより実用的なパルス幅を用いつつ、短い時間でアニールを実施することができるからである。
【００４８】
〔第２の電極形成工程（Ｓ１０６）〕
図５は、第２の電極形成工程（Ｓ１０６）を図解する模式的な部分断面図である。第２の電極形成工程（Ｓ１０６）では、第２の電極１２０が形成される。第２の電極１２０は、レーザアニール工程（Ｓ１０５）を経た第１の電極１１０上に形成される。第２の電極１２０は、たとえばスパッタリング法、真空蒸着法等により形成され得る。第２の電極１２０の厚さは、たとえば３００〜９００ｎｍ程度である。
【００４９】
第２の電極１２０を構成する元素としては、たとえばＴｉ、Ｎｉ、白金（Ｐｔ）、Ａｕ等を例示することができる。第２の電極１２０は、これらのうちＴｉ、ＮｉおよびＡｕを含むことが好ましい。これにより電気抵抗を低減することができるからである。
【００５０】
第２の電極１２０は、単一の元素から構成されていてもよいし、複数の元素から構成されていてもよい。さらに図５を参照して第２の電極１２０は、複数の層を含むものであってもよい。図５中、第２の電極１２０は、Ｔｉを含む第１の層１２１と、Ｎｉを含む第２の層１２２と、Ａｕを含む第３の層１２３とを含んでいる。こうした積層構造を採用することにより、電気抵抗がいっそう低くなる傾向にあるからである。各層の厚さは特に制限されないが、たとえば１００〜３００ｎｍ程度である。なお第２の電極１２０は、形成時に不可避的に混入する不純物を含んでいても構わない。
【００５１】
以上のようにして、プレーナ構造を有する縦型ＭＯＳＦＥＴであるＳｉＣ半導体装置１０１が製造される。前述のようにＳｉＣ半導体装置１０１において、第２の電極１２０の表面Ｓ２の算術平均粗さ（Ｒａ）は０．２μｍ以下に制御されていることから、ＳｉＣ半導体装置１０１をダイボンディングする際には、ボイド率を５％以下にすることができる。
【００５２】
今回ＭＯＳＦＥＴを例示しながら本実施形態を説明したが、本実施形態はこれに限定されず、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）等の炭化珪素半導体装置に広く適用され得る。また炭化珪素半導体装置はプレーナ構造のみならず、トレンチ構造を有するものであっても構わない。
【００５３】
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５４】
２  ボイド
１１  炭化珪素層（ＳｉＣ層）
１２  エピタキシャル層
１３  ボディ領域
１４  ｎ＋領域
１５  ゲート絶縁膜
１６  ソース電極
１７  ゲート電極
１８  コンタクト領域
１９  表面側パッド電極
１００  炭化珪素基板（ＳｉＣ基板）
１０１  炭化珪素半導体装置（ＳｉＣ半導体装置）
１１０  第１の電極
１１０Ａ  オーミック電極
１２０  第２の電極
１２０Ａ  パッド電極
１２１  第１の層
１２２  第２の層
１２３  第３の層
Ｌ  レーザ
Ｐ１  第１の主面
Ｐ２  第２の主面
Ｓ１，Ｓ１Ａ，Ｓ２，Ｓ２Ａ  表面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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