(57)【特許請求の範囲】
【請求項１】
一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御する記録処理制御装置であって、
前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視部を備え、
前記監視部は、
前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、
記録処理制御装置。
【請求項２】
前記監視部は、
前記判定閾値に応じた基準電圧と前記第２電圧とを入力し、前記第２電圧が前記基準電圧を下回った場合に、前記クロック信号が伝送される信号線の電圧を固定する
請求項１に記載の記録処理制御装置。
【請求項３】
前記基準電圧を供給する基準電圧用電源を更に備え、
前記基準電圧用電源は、
前記記録装置に設けられた電源系統において、前記メモリ部に前記第２電圧を供給する電源に対し、並列に設けられている
請求項２に記載の記録処理制御装置。
【請求項４】
一の電源から供給される第１電圧で動作する制御部と、
前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、
前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視部と、
を備え、
前記監視部は、
前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、
記録装置。
【請求項５】
一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御する記録処理制御方法であって、
前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断するステップを有し、
前記遮断するステップでは、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、
記録処理制御方法。
【請求項６】
一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御するコンピュータを、
前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視手段として機能させ、
前記監視手段は、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録処理制御装置、記録装置、記録処理制御方法及びプログラムに関する。
【背景技術】
【０００２】
電子機器におけるデータ通信としては、Ｉ２Ｃ（Inter-Integrated Circuit）バス通信等に代表されるシリアル通信が用いられている。このようなシリアル通信では、マスター側のデバイス（マイコン、ＣＰＵ等）が、スレーブ側のデバイス（メモリ等の周辺デバイス）に対しクロック信号及びデータ信号を出力（送信）する。
【０００３】
電子機器においてデータの記録処理を行う場合、通常、マスター側のデバイスであるＣＰＵ等が、スレーブ側のデバイスであるメモリに向けてデータ信号等を出力する。ここで、上記ＣＰＵ等が所定のデータ信号を出力中に、突如、何らかの要因で電源電圧が供給されなくなる（電源ＯＦＦとなる）と、ＣＰＵの動作保証電圧以下において記録処理がなされる場合がある。したがって、データの誤書き込みが発生することが想定される（特許文献１参照）。
そこで、特許文献１に記載された書き込み制御回路は、ＣＰＵ等が誤動作を起こす可能性が生じる電圧より高い電圧から、リセット信号を発生し、メモリへの書き込みを禁止する。従って、マイコンが誤った書き込み制御信号を発生しても、メモリへの誤書き込みが生じるのを効果的に防止することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−０９９４６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年、マイコン、ＣＰＵ等の省電力化が進み、動作電圧が低下している傾向にある。そうすると、マイコン、ＣＰＵ等に規定される動作電圧と、メモリ等の周辺デバイスに規定される動作電圧と、が互いに異なる場合がある。そのため、電子機器においては、１．８Ｖや３．３Ｖ等、異なる電圧を出力可能な複数の電源（定電圧回路）が用意されている。
【０００６】
上述のように、複数の電源が用意されている電子機器においては、当該複数の電源のうち、何れか一方のみが故障する場合が想定される。そうすると、単一の電源のオンオフ時における誤書き込みを防止する方法では対応できない場合がある。
また、複数の電源ごとに電源電圧の監視機能（リセット信号を出力する機能部）を設けた場合、回路構成が煩雑となる。
【０００７】
本発明は上記課題に鑑みてなされたものであって、その目的は、簡素な構成で、かつ、メモリへの誤書き込みを効果的に防止することが可能な記録処理制御装置、記録装置、記録処理制御方法及びプログラムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御する記録処理制御装置であって、前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視部を備え、前記監視部は、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、記録処理制御装置である。
【０００９】
また、本発明の一態様は、一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視部と、を備え、前記監視部は、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する、記録装置である。
【００１０】
また、本発明の一態様は、一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御する記録処理制御方法であって、前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断するステップを有し、前記遮断するステップでは、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断する記録処理制御方法である。
【００１１】
また、本発明の一態様は、一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御するコンピュータを、前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視手段として機能させ、前記監視手段は、前記制御部と前記メモリ部との間に設けられたレベルシフタを経た前記クロック信号を遮断するプログラムである。
【発明の効果】
【００１２】
上述の記録処理制御装置、記録装置、記録処理制御方法及びプログラムによれば、簡素な構成で、かつ、メモリへの誤書き込みを効果的に防止することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る記録処理制御装置の基本構成を示す図である。
【図２】第１の実施形態に係る記録装置の具体的な機能構成を示す図である。
【図３】第１の実施形態に係る記録装置の電力系統の構成を示す図である。
【図４】第１の実施形態に係る記録処理制御装置の動作を説明する図である。
【発明を実施するための形態】
【００１４】
＜第１の実施形態＞
以下、第１の実施形態に係る記録処理制御装置について、図１〜図４を参照しながら詳細に説明する。
【００１５】
（基本構成）
図１は、第１の実施形態に係る記録処理制御装置の基本構成を示す図である。
記録処理制御装置２は、一の電源から供給される第１電圧で動作する制御部と、前記一の電源とは異なる電源から供給される第２電圧で動作し前記制御部が出力するクロック信号とデータ信号とに基づいて記録処理を行うメモリ部と、を備える記録装置における前記記録処理を制御する記録処理制御装置である。
図１に示すように、記録処理制御装置２は、前記メモリ部に供給される前記第２電圧を監視して、当該第２電圧が予め規定された判定閾値を下回った場合に、前記制御部から前記メモリ部に出力される前記クロック信号を遮断する監視部２０を備えている。
【００１６】
（具体的な機能構成）
図２は、第１の実施形態に係る記録装置の具体的な機能構成を示す図である。
図２に示すように、記録装置１は、マイコン１０（制御部）と、メモリデバイス１１（メモリ部）と、レベルシフタ１２と、記録処理制御装置２と、を備えている。
【００１７】
マイコン１０は、制御部の一態様であって、記録装置１全体の動作を司る演算処理装置である。本実施形態において、マイコン１０は、後述する複数の電源（図３）から供給される種々のレベルの電圧に基づいて動作する。特に、マイコン１０は、メモリデバイス１１に対する記録処理については、図１に示すＶＤＤ端子を通じて、一の電源（後述する１．８Ｖ系第１電源Ｓ６（図３））から供給される第１電圧（１．８Ｖ）に基づいて動作する。
マイコン１０は、メモリデバイス１１に対する記録処理を行うにあたり、Ｉ２Ｃバス通信方式に基づくクロック信号ＣＬＫとデータ信号ＤＡＴとを同時に出力する。ここで、クロック信号ＣＬＫとは、メモリデバイス１１がデータ信号ＤＡＴを読み取るタイミングを示す基準となる信号である。また、データ信号ＤＡＴとは、実際に書き込み（記録）を行う対象となるデータを示す信号である。
マイコン１０は、クロック信号ＣＬＫを第１クロック信号線α１に出力するとともに、データ信号ＤＡＴを第１データ信号線α２に出力する。ここで、マイコン１０は、記録処理については第１電圧（１．８Ｖ）を電源電圧としているので、マイコン１０が出力するクロック信号ＣＬＫ、データ信号ＤＡＴの電圧レベルは、いずれも第１電圧（１．８Ｖ）となる。
なお、第１クロック信号線α１及び第１データ信号線α２は、１．８Ｖ系第１電源Ｓ６（図３）から供給される第１電圧（１．８Ｖ）でプルアップされている。
【００１８】
メモリデバイス１１は、メモリ部の一態様であって、マイコン１０からのクロック信号ＣＬＫとデータ信号ＤＡＴとの入力に基づいて、データ信号ＤＡＴに示されるデータを書き込む記録処理を行う。本実施形態において、メモリデバイス１１は、ＶＤＤ端子を通じて、上記一の電源とは異なる電源（後述する３．３Ｖ系第３電源Ｓ１０（図３））から供給される第２電圧（３．３Ｖ）に基づいて動作する。
メモリデバイス１１は、第１電圧（１．８Ｖ）とは異なる第２電圧（３．３Ｖ）を電源電圧としているので、クロック信号ＣＬＫ及びデータ信号ＤＡＴの電圧レベルを、第２電圧（３．３Ｖ）として受け付ける必要がある。そこで、メモリデバイス１１は、後述するレベルシフタ１２、第２クロック信号線β１及びＳＣＬ端子を通じて、電圧レベルが第２電圧（３．３Ｖ）とされたクロック信号ＣＬＫの入力を受け付ける。また、メモリデバイス１１は、レベルシフタ１２、第２データ信号線β２及びＳＤＡ端子を通じて、電圧レベルが第２電圧（３．３Ｖ）とされたデータ信号ＤＡＴの入力を受け付ける。
なお、第２クロック信号線β１及び第２データ信号線β２は、３．３Ｖ系第３電源Ｓ１０（図３）から供給される第２電圧（３．３Ｖ）でプルアップされている。
また、本実施形態に係るメモリデバイス１１は、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等に代表される不揮発性メモリである。
【００１９】
レベルシフタ１２は、マイコン１０から第１電圧（１．８Ｖ）で出力される各種信号（クロック信号ＣＬＫ、データ信号ＤＡＴ）の電圧レベルを、第２電圧（３．３Ｖ）に変換して出力する。
具体的には、レベルシフタ１２は、ＶＣＣＡ端子から第１電圧（１．８Ｖ）を、ＶＣＣＢ端子から第２電圧（３．３Ｖ）を入力し、これら第１電圧及び第２電圧に基づいて動作する。
レベルシフタ１２は、第１クロック信号線α１及びＡ１端子を介して、電圧レベルが第１電圧（１．８Ｖ）のクロック信号ＣＬＫの入力を受け付ける。レベルシフタ１２は、Ａ１端子から入力されたクロック信号ＣＬＫの電圧レベルを第１電圧（１．８Ｖ）から第２電圧（３．３Ｖ）に変換するとともに、電圧レベルが第２電圧（３．３Ｖ）とされたクロック信号ＣＬＫをＢ１端子から出力する。Ｂ１端子から出力されたクロック信号ＣＬＫは、第２クロック信号線β１を介してメモリデバイス１１に伝送される。
同様に、レベルシフタ１２は、第１データ信号線α２及びＡ２端子を介して、電圧レベルが第１電圧（１．８Ｖ）のデータ信号ＤＡＴの入力を受け付ける。レベルシフタ１２は、Ａ２端子から入力されたデータ信号ＤＡＴの電圧レベルを第１電圧（１．８Ｖ）から第２電圧（３．３Ｖ）に変換するとともに、電圧レベルが第２電圧（３．３Ｖ）とされたデータ信号ＤＡＴをＢ２端子から出力する。Ｂ２端子から出力されたデータ信号ＤＡＴは、第２データ信号線β２を介してメモリデバイス１１に伝送される。
【００２０】
以上の構成によれば、マイコン１０は、通常のＩ２Ｃバス通信方式におけるマスター側のデバイスに相当する。また、メモリデバイス１１は、通常のＩ２Ｃバス通信方式におけるスレーブ側のデバイスに相当する。
【００２１】
図２に示すように、記録処理制御装置２は、監視部２０を有してなる。
監視部２０は、スレーブ側（メモリデバイス１１、第２クロック信号線β１及び第２データ信号線β２）に供給される第２電圧（３．３Ｖ）を監視する。そして、監視部２０は、当該第２電圧（３．３Ｖ）が予め規定された判定閾値を下回った場合に、マスター側（マイコン１０、第１クロック信号線α１及び第１データ信号線α２）からスレーブ側に向けて出力されるクロック信号ＣＬＫを遮断する。
【００２２】
具体的には、監視部２０は、コンパレータ２０ａを有している。
コンパレータ２０ａは、入力された２つの電圧を比較し、どちらが大きいかで出力が切り替わる単一の電子部品（素子）である。
第１の実施形態に係るコンパレータ２０ａは、上記判定閾値に応じた基準電圧（２．５Ｖ）と、スレーブ側に供給される第２電圧（３．３Ｖ）とを入力し、当該第２電圧（３．３Ｖ）が基準電圧（２．５Ｖ）を下回った場合に“Ｌｏレベル”（０Ｖ）を出力する。これにより、クロック信号ＣＬＫが伝送される信号線（第２クロック信号線β１）の電圧が“Ｌｏレベル”に固定される。
なお、第１の実施形態に係るコンパレータ２０ａは、第２電圧（３．３Ｖ）が基準電圧（２．５Ｖ）以上の場合は、オープン状態（開放された状態）を維持する。
【００２３】
なお、図２に示すように、コンパレータ２０ａに供給される基準電圧（２．５Ｖ）は、５Ｖの電源電圧が２つの直列抵抗素子を通じて分圧されてなる。ここで、５Ｖの電源電圧は、後述する５Ｖ系電源Ｓ３（図３）から供給される。
【００２４】
（電力系統）
図３は、第１の実施形態に係る記録装置の電力系統の構成を示す図である。
図３に示すように、第１の実施形態に係る記録装置１は、電力系統Ｓを備えている。
電力系統Ｓは、外部から記録装置１に供給される主電力に基づいて２４Ｖの電圧を生成して出力する２４Ｖ系電源Ｓ１と、２４Ｖ系電源Ｓ１から出力される２４Ｖの電圧に基づいて１２Ｖの電圧を生成して出力する１２Ｖ系電源Ｓ２と、を有する。
【００２５】
また、図３に示すように、第１の実施形態に係る記録装置１は、１２Ｖ系電源Ｓ２から出力される１２Ｖの電圧に基づいて５Ｖの電圧を生成して出力する５Ｖ系電源Ｓ３を備えている。
５Ｖ系電源Ｓ３は、監視部２０（コンパレータ２０ａ）に向けて基準電圧（２．５Ｖ）を供給する「基準電圧用電源」として機能する。即ち、監視部２０（コンパレータ２０ａ）に供給される５Ｖの電源電圧は、この５Ｖ系電源Ｓ３から供給される。
【００２６】
更に、記録装置１は、５Ｖ系電源Ｓ３から出力される５Ｖの電圧に基づいて１．１Ｖ、１．３Ｖ、１．８Ｖ及び３．３Ｖの各電圧を生成して出力する１．１Ｖ系電源Ｓ４、１．３Ｖ系電源Ｓ５、１．８Ｖ系第１電源Ｓ６、１．８Ｖ系第２電源Ｓ７、３．３Ｖ系第１電源Ｓ８及び３．３Ｖ系第２電源Ｓ９を有する。
このうち、１．８Ｖ系第１電源Ｓ６は、マスター側（マイコン１０、第１クロック信号線α１及び第１データ信号線α２）に第１電圧（１．８Ｖ）を供給する「マスター側電源」として機能する。ここで、上述した通り、マイコン１０は、１．８Ｖ系第1電源Ｓ６から供給される第1電圧（１．８Ｖ）を用いてメモリデバイス１１に対する記録処理を行う。即ち、マスター側に供給される１．８Ｖの電源電圧は、この１．８Ｖ系第１電源Ｓ６から供給される。
なお、その他の電源（１．１Ｖ系電源Ｓ４、１．３Ｖ系電源Ｓ５、１．８Ｖ系第２電源Ｓ７、３．３Ｖ系第１電源Ｓ８及び３．３Ｖ系第２電源Ｓ９）も、マイコン１０に向けて電力を供給する。上記その他の電源の各々が出力する電圧は、マイコン１０の、各電圧に対応する種々の処理（メモリデバイス１１に対する記録処理以外の処理）に用いられる。
【００２７】
また、記録装置１は、５Ｖ系電源Ｓ３と同じく、１２Ｖ系電源Ｓ２から出力される１２Ｖの電圧に基づいて３．３Ｖの電圧を生成して出力する３．３Ｖ系第３電源Ｓ１０を備えている。
３．３Ｖ系第３電源Ｓ１０は、スレーブ側（メモリデバイス１１、第２クロック信号線β１及び第２データ信号線β２）に第２電圧（３．３Ｖ）を供給する「スレーブ側電源」として機能する。即ち、スレーブ側に供給される３．３Ｖの電源電圧は、３．３Ｖ系第３電源Ｓ１０から供給される。更に、３．３Ｖ系第３電源Ｓ１０が出力する第２電圧（３．３Ｖ）は、監視部２０（コンパレータ２０ａ）にも入力され、当該監視部２０において監視の対象とされる。
このように、５Ｖ系電源Ｓ３は、記録装置１に設けられた電源系統Ｓにおいて、メモリデバイス１１に第２電圧（３．３Ｖ）を供給する３．３Ｖ系第３電源Ｓ１０（スレーブ側電源）に対し、並列に設けられている。換言すると、「基準電圧用電源」と「スレーブ側電源」とは、互いに共通とする電力の供給元（１２Ｖ系電源Ｓ２）から分岐するように設けられている。
【００２８】
（記録処理制御装置の動作）
図４は、第１の実施形態に係る記録処理制御装置の動作を説明する図である。
図４には、マスター側電源（１．８Ｖ系第１電源Ｓ６（図３））が出力する第１電圧、スレーブ側電源（３．３Ｖ系第３電源Ｓ１０（図３））が出力する第２電圧、第２クロック信号線β１を伝搬するクロック信号、及び、メモリデバイス１１内の電源電圧、各々の経時的変化を示すタイミングチャートが図示されている。
【００２９】
図４に示す例において、まず記録装置１は、記録処理を正常に実施しているものとする。具体的には、１．８Ｖ系第１電源Ｓ６及び３．３Ｖ系第３電源Ｓ１０は、それぞれ、１．８Ｖ及び３．３Ｖの電圧を出力している。また、マイコン１０は、メモリデバイス１１に対する記録処理として、当該メモリデバイス１１に向けてクロック信号ＣＬＫ及びデータ信号ＤＡＴ（図４には図示せず）を出力している最中にある。
ここで、ある時刻ｔ１において、３．３Ｖ系第３電源Ｓ１０にのみ何らかの異常が発生し、当該３．３Ｖ系第３電源Ｓ１０から３．３Ｖの電圧（第２電圧）が出力されなくなった場合を考える。
【００３０】
この場合、３．３Ｖ系第３電源Ｓ１０は、図４に示すように、異常が発生した時刻ｔ１から所定の時間をかけて徐々に低下する。この低下に伴い、メモリデバイス１１内の動作電圧も徐々に低下する。
そして、時刻ｔ１から所定時間経過後の時刻ｔ２において、３．３Ｖ系第３電源Ｓ１０が出力する第２電圧が基準電圧（２．５Ｖ）を下回る。そうすると、監視部２０（コンパレータ２０ａ）は、時刻ｔ２において“Ｌｏレベル”（０Ｖ）を出力する。これにより、クロック信号ＣＬＫが伝送される信号線（第２クロック信号線β１）の電圧が“Ｌｏレベル”に固定される。
【００３１】
第２クロック信号線β１の電圧が“Ｌｏレベル”に固定されるため、クロック信号は、時刻ｔ２において遮断される（図４参照）。ここで、Ｉ２Ｃバス通信方式に基づく通信処理においては、スレーブ側のデバイスにクロック信号ＣＬＫが供給されなくなると、当該スレーブ側のデバイスは、データ信号ＤＡＴからデータ（情報）を読み取ることができなくなる。したがって、メモリデバイス１１は、クロック信号ＣＬＫの入力を受け付けなくなる時刻ｔ２以降で、データの書き込み処理を行わなくなる。
【００３２】
その後、３．３Ｖ系第３電源Ｓ３の出力する電圧が更に低下し、時刻ｔ２から所定時間経過後の時刻ｔ３において、メモリデバイス１１の正常動作が保障される保障電圧である２．０Ｖを下回ったとする。そうすると、メモリデバイス１１内の動作電圧が、保障電圧（２．０Ｖ）を下回る。このため、メモリデバイス１１は、時刻ｔ３以降、データの書き込み処理等が正常に行われない不安定動作期間に入る。この不安定動作期間は、メモリデバイス１１内の動作電圧が“０Ｖ”となる時刻ｔ４まで続く。
【００３３】
しかしながら、第１の実施形態に係る記録装置１によれば、図４に示す通り、メモリデバイス１１が不安定動作期間に入る前の段階（時刻ｔ２）で、当該メモリデバイスに入力されるべきクロック信号が監視部２０（コンパレータ２０ａ）によって遮断されている。つまり、基準電圧（２．５Ｖ）がメモリデバイス１１の保障電圧（２．０Ｖ）よりも高い値に規定されている。したがって、メモリデバイス１１は、不安定動作期間（時刻ｔ３〜時刻ｔ４）においてデータの記録処理を実施することはなくなり、そのため、記録処理において誤書き込みが発生することはない。
【００３４】
（作用効果）
以上のとおり、第１の実施形態に係る記録装置１は、メモリデバイス１１に供給される第２電圧を監視して、当該第２電圧が予め規定された判定閾値（基準電圧）を下回った場合に、マイコン１０からメモリデバイス１１に出力されるクロック信号ＣＬＫを遮断する監視部２０を備えている。
このようにすることで、スレーブ側電源に異常が発生し第２電圧が低下した場合であっても、当該第２電圧がメモリデバイス１１の保障電圧を下回る前の段階で、クロック信号が遮断されるのでデータの誤書き込みを防止することができる。また、メモリデバイス１１における記録処理に必須となるクロック信号ＣＬＫを遮断するのみで記録処理を行わないようにするので、必要最小限の構成とすることができる。
以上より、第１の実施形態に係る記録装置１によれば、簡素な構成で、かつ、メモリへの誤書き込みを効果的に防止することができる。
【００３５】
また、第１の実施形態に係る記録装置１によれば、監視部２０は、マイコン１０とメモリデバイス１１との間に設けられたレベルシフタ１２を経たクロック信号ＣＬＫを遮断する。
このようにすることで、設計者は、監視部２０を設けるにあたり、メモリデバイス１１に対応するスレーブ側の回路構成のみを変更するのみでよくなる。即ち、マスター側の回路構成を従来通りとすることができるので、設計や製造に要する時間、コストを低減することができる。
【００３６】
また、第１の実施形態に係る記録装置１によれば、監視部２０は、判定閾値に応じた基準電圧（２．５Ｖ）と、メモリデバイス１１に供給される第２電圧とを入力し、当該第２電圧が基準電圧を下回った場合に、クロック信号ＣＬＫが伝送される信号線（第２クロック信号線β１）の電圧を固定する。
このようにすることで、２つの異なる電圧（基準電圧、第２電圧）の大小関係に応じて異なる動作を行う単一の素子（コンパレータ２０ａ）を設けるのみで実現可能となるので、全体の構成を、一層簡素なものとすることができる。
【００３７】
また、第１の実施形態に係る記録装置１は、基準電圧を供給する基準電圧用電源（５Ｖ系電源Ｓ３）を更に備えるとともに、当該基準電圧用電源は、記録装置１に設けられた電源系統Ｓにおいて、メモリデバイス１１に第２電圧を供給するスレーブ側電源（３．３Ｖ系第３電源Ｓ１０）に対し、並列に設けられている。
このような構成とすることで、スレーブ側電源で発生した異常が、基準電圧用電源にまで影響を与えることを防止することができる。即ち、スレーブ側電源において異常が生じた場合に、基準電圧用電源が出力する基準電圧（２．５Ｖ）までが変動し、コンパレータ２０ａにおいて、第２電圧が当該基準電圧を下回ったか否かを正しく判定できなくなることを防止することができる。
【００３８】
なお、上記においては、メモリデバイス１１等に第２電圧（３．３Ｖ）を供給するスレーブ側電源（３．３Ｖ系第３電源Ｓ１０）のみに異常が発生した場合を説明したが、一方、マイコン１０に第１電圧（１．８Ｖ）を供給するマスター側電源（１．８Ｖ系第１電源Ｓ６）のみに異常が発生する場合も想定される。しかし、この場合は、以下の理由によりデータの誤書き込みは発生しない。
即ち、Ｉ２Ｃバス通信方式による通信処理中においては、通常、マスター側のデバイスは、所定の通信間隔ごとにスレーブ側のデバイスからの返答信号（ＡＣＫ信号）を受け付けながら通信処理を遂行する態様とされている。ここで、マスター側電源（１．８Ｖ系第１電源Ｓ６）に異常が発生した場合、マイコン１０の動作電圧が保障電圧を下回ってその動作が不安定となる。不安定動作状態にあるマイコン１０は、メモリデバイス１１からＡＣＫ信号を受け付けたとしても、当該ＡＣＫ信号を正しく識別できない。つまり、マイコン１０は、不安定動作中においてはＡＣＫ信号を受け付けることができなくなり、Ｉ２Ｃバス通信方式に基づく通信処理（クロック信号ＣＬＫ及びデータ信号ＤＡＴの出力）を停止する。したがって、マスター側電源のみに異常が発生した場合は、データの誤書き込みは発生しない。
【００３９】
＜第１の実施形態の変形例＞
以上、第１の実施形態に係る記録装置１及び記録処理制御装置２について詳細に説明したが、記録装置１の具体的な態様は、上述のものに限定されることはなく、要旨を逸脱しない範囲内において種々の設計変更等を加えることは可能である。
【００４０】
例えば、第１の実施形態に係る記録処理制御装置２は、コンパレータ２０ａを有するものとして説明したが、他の実施形態においてはこの態様に限定されない。
例えば、他の実施形態に係る記録処理制御装置２は、第２電圧をＡ／Ｄ変換器等を介してサンプリングし、当該サンプリング結果が予め記録された基準電圧（２．５Ｖ）を下回ったか否かを判定する電圧比較用ＩＣ（マイコン１０自身を含む）を有する態様であってもよい。
【００４１】
また、第１の実施形態に係る記録処理制御装置２は、コンパレータ２０ａの出力線が第２クロック信号線β１に結線され、レベルシフタ１２を経たクロック信号ＣＬＫを遮断するものとしているが、他の実施形態においてはこの態様に限定されない。
例えば、他の実施形態に係る記録処理制御装置２は、コンパレータ２０ａの出力線が第１クロック信号線α１に結線され、マイコン１０からレベルシフタ１２に向けて出力されるクロック信号ＣＬＫを遮断する態様としてもよい。
【００４２】
また、第１の実施形態に係る記録装置１によれば、マスター側のデバイスであるマイコン１０は、スレーブ側のデバイスであるメモリデバイス１１に対し、Ｉ２Ｃバス通信方式に基づく通信処理を経て記録処理を行うものとして説明したが、他の実施形態においてはこの態様に限定されない。
例えば、他の実施形態に係る記録装置１は、マイコン１０からメモリデバイス１１に対しクロック信号ＣＬＫを出力するＩ２Ｃバス通信方式以外の通信方式に基づいて記録処理を行う態様であってもよい。
【００４３】
なお、上述の各実施形態においては、記録処理制御装置２の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各種処理を行うものとしている。ここで、上述した記録処理制御装置２の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって上記各種処理が行われる。また、コンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
また、記録処理制御装置２は、各種機能構成が単一の装置筐体に収められる態様に限定されず、記録処理制御装置２が有する各種機能構成が、ネットワークで接続される複数の装置に渡って具備される態様であってもよい。
【００４４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものとする。
【符号の説明】
【００４５】
１  記録装置
１０  マイコン（制御部）
１１  メモリデバイス（メモリ部）
１２  レベルシフタ
２  記録処理制御装置
２０  監視部
２０ａ  コンパレータ
α１  第１クロック信号線
β１  第２クロック信号線
α２  第１データ信号線
β２  第２データ信号線
Ｓ  電源系統
Ｓ１  ２４Ｖ系電源
Ｓ２  １２Ｖ系電源
Ｓ３  ５Ｖ系電源
Ｓ４  １．１Ｖ系電源
Ｓ５  １．３Ｖ系電源
Ｓ６  １．８Ｖ系第１電源
Ｓ７  １．８Ｖ系第２電源
Ｓ８  ３．３Ｖ系第１電源
Ｓ９  ３．３Ｖ系第２電源
Ｓ１０  ３．３Ｖ系第３電源
【図１】
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【図２】
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【図３】
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【図４】
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