(57)【特許請求の範囲】
【請求項１】
第１ドレイン端子と第１ソース端子と第１ゲート端子とを有するノーマリオフ型半導体の第１スイッチと、
第２ドレイン端子と第２ソース端子と第２ゲート端子とを有し、前記第２ソース端子と前記第１ドレイン端子とが接続されることにより前記第１スイッチとカスコード接続されるノーマリオン型半導体の第２スイッチと、
前記第２ソース端子と前記第１ゲート端子との間に設けられ、前記第２ソース端子と前記第１ソース端子との間の電圧である第２ソース端子電圧が正側に設定された第１設定電圧以上になった場合に、前記第２ソース端子電圧が前記第１設定電圧未満となるように前記第１スイッチを線形領域で動作させ、前記第２ソース端子を基準とする前記第２ゲート端子の第２ゲート端子電圧を負側に設定された第２設定電圧よりも更に負側にバイアスさせないように制限する第２ゲート端子電圧制限部と、
を備え、
前記第２ゲート端子電圧制限部は、第３ドレイン端子と第３ソース端子と第３ゲート端子とを有する第３スイッチと、第１ダイオードと、第１ツェナダイオードとを有し、
前記第３スイッチは、前記第２ソース端子と前記第１ゲート端子とを、短絡又は開放するよう接続され、
前記第１ダイオードのアノード端子は、前記第２ソース端子に直接又は間接的に接続され、前記第１ダイオードのカソード端子は、前記第３ゲート端子に直接又は間接的に接続され、
前記第１ツェナダイオードのアノード端子は、前記第３ゲート端子に直接又は間接的に接続され、前記第１ツェナダイオードのカソード端子は、前記第２ソース端子に直接又は間接的に接続されていることを特徴とするカスコード素子。
【請求項２】
前記第２スイッチは、高電子移動度トランジスタであることを特徴とする請求項１に記載のカスコード素子。
【請求項３】
前記高電子移動度トランジスタは、窒化ガリウム又は炭化ケイ素をチャネルに用いたものであることであることを特徴とする請求項２に記載のカスコード素子。
【請求項４】
前記高電子移動度トランジスタは、酸化物半導体をチャネルに用いたものであることであることを特徴とする請求項２に記載のカスコード素子。
【請求項５】
前記酸化物半導体は、酸化スズ、酸化亜鉛、酸化インジウム又はこれらを複合した複合酸化物半導体であることを特徴とする請求項４に記載のカスコード素子。
【請求項６】
前記第２ゲート端子電圧制限部は、前記第１スイッチと共通の半導体基板上に形成されることを特徴とする請求項１乃至５のいずれか１に記載のカスコード素子。
【請求項７】
前記第２スイッチは、前記半導体基板上に形成されることを特徴とする請求項６に記載のカスコード素子。
【請求項８】
前記第２設定電圧は、前記第２スイッチの前記第２ゲート端子と前記第２ソース端子との間の絶対最大定格電圧である第２ゲート端子絶対最大定格電圧よりも低い値となるように設定されることを特徴とする請求項１乃至７のいずれか１に記載のカスコード素子。
【請求項９】
前記第２ゲート端子電圧制限部は、前記第２ソース端子と前記第１ゲート端子との間の電圧を、前記第２ゲート端子絶対最大定格電圧から、前記第１スイッチがターンオンする第１スイッチ閾値電圧を、減算して得られる減算値よりも低い値になるように制限することを特徴とする請求項８に記載のカスコード素子。
【請求項１０】
前記第１ダイオード及び前記第１ツェナダイオードは、前記第３ドレイン端子と前記第３ゲート端子との間に、１以上のｎ型領域と１以上のｐ型領域とが接合して形成されることを特徴とする請求項１乃至９のいずれか１に記載のカスコード素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カスコード素子に関する。
【背景技術】
【０００２】
ノーマリオン型半導体スイッチをスイッチング回路に使用する場合、ノーマリオフ型半導体スイッチとノーマリオン型半導体スイッチとを、カスコード接続したノーマリオフ型の複合半導体素子（以下、カスコード素子とする。）として構成することが多い（特許文献１参照）。
【０００３】
ここで、図面を参照しながら、従来のカスコード素子を用いたスイッチング回路の構成および動作について説明する。図８は、従来のカスコード素子９を用いたスイッチング回路２の構成を示す回路図である。図９は、スイッチング回路２ の各部の動作波形図である。
【０００４】
図８に示すように、カスコード素子９は、第１ドレイン端子Ｄ１と第１ソース端子Ｓ１と第１ゲート端子Ｇ１とを有するノーマリオフ型半導体の第１スイッチＱ１と、第２ドレイン端子Ｄ２と第２ソース端子Ｓ２と第２ゲート端子Ｇ２とを有し、前記第２ソース端子Ｓ２と前記第１ドレイン端子Ｄ１とがカスコード接続されるノーマリオン型半導体の第２スイッチＱ２と、を備えている。
【０００５】
スイッチング回路２ は、直流電源３、抵抗４、カスコード素子９、抵抗５及び制御回路１００を備えている。直流電源３、抵抗４、カスコード素子９及び抵抗５は、直列接続され構成されている。また、制御回路１００は、第１スイッチＱ１の第１ゲート端子Ｇ１と第１ソース端子Ｓ１との間に、スイッチング駆動信号を供給する。カスコード素子９は、このスイッチング駆動信号により、スイッチング制御がなされる。
【０００６】
スイッチング回路２ においては、第１スイッチＱ１の第１ゲート端子Ｇ１と第１ソース端子Ｓ１の間の第１ゲート端子電圧ＶＧＳ（Ｑ１）がＨｉｇｈレベルの期間（図９中の時刻ｔ１〜ｔ２の期間）に、第２スイッチＱ２の第２ゲート端子Ｇ２と第２ソース端子Ｓ２の間の第２ゲート端子電圧ＶＧＳ（Ｑ２）が約０［Ｖ］となり、カスコード素子９がオンとなる。これにより、カスコード素子９のスイッチング電流Ｉ（Ｃ）が図９中の時刻ｔ１〜ｔ２の期間中流れる。
【０００７】
また、第１スイッチＱ１の第１ゲート端子電圧ＶＧＳ（Ｑ１）がＬｏｗレベルの期間（図９中の時刻ｔ２〜ｔ４の期間）は、第２スイッチＱ２の第２ゲート端子電圧ＶＧＳ（Ｑ２）が負電圧にバイアスされ、カスコード素子９がオフし、カスコード素子９のスイッチング電流Ｉ（Ｃ）が流れなくなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−１０４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のカスコード素子９においては、第１スイッチＱ１の第１ドレイン端子Ｄ１と第２スイッチＱ２の第２ソース端子Ｓ２との接続点１１の電位が制御されていない。
【００１０】
そのため、図９に示すように、従来のカスコード素子９においては、カスコード素子９がオン状態からオフ状態に遷移した直後のタイミング（図９の時刻ｔ２の直後）で、接続点１１の電位が上昇し、第２ゲート端子電圧ＶＧＳ（Ｑ２）の変動が大きくなり、カスコード素子９のスイッチング制御が不安定になる虞があった。
【００１１】
カスコード素子９がオン状態からオフ状態に遷移した直後のタイミングにおける接続点１１の電位上昇は、第１スイッチＱ１及び第２スイッチＱ２の寄生容量に依存する。そのため、第１スイッチＱ１及び第２スイッチＱ２の寄生容量の特性によっては、第２ゲート端子電圧ＶＧＳ（Ｑ２）が、その絶対最大定格電圧を超えてしまい、カスコード素子９を安全に動作させることができなくなるといった虞があった。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、安定的かつ安全に動作させることが可能なカスコード素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を解決するために、以下の事項を提案している。
【００１４】
第１ドレイン端子と第１ソース端子と第１ゲート端子とを有するノーマリオフ型半導体の第１スイッチと、
第２ドレイン端子と第２ソース端子と第２ゲート端子とを有し、第２ソース端子と第１ドレイン端子とが接続されることにより第１スイッチとカスコード接続されるノーマリオン型半導体の第２スイッチと、
第２ソース端子と第１ゲート端子との間に設けられ、第２ソース端子と第１ソース端子との間の電圧である第２ソース端子電圧が正側に設定された第１設定電圧以上になった場合に、第２ソース端子電圧が第１設定電圧未満となるように第１スイッチを線形領域で動作させ、第２ソース端子を基準とする第２ゲート端子の第２ゲート端子電圧を負側に設定された第２設定電圧よりも更に負側にバイアスさせないように制限する第２ゲート端子電圧制限部と、
を備えたことを特徴とするカスコード素子を提案している。
【００１５】
第２スイッチは、高電子移動度トランジスタであることを特徴とするカスコード素子を提案している。
【００１６】
高電子移動度トランジスタは、窒化ガリウム又は炭化ケイ素をチャネルに用いたものであることであることを特徴とするカスコード素子を提案している。
【００１７】
高電子移動度トランジスタは、酸化物半導体をチャネルに用いたものであることであることを特徴とするカスコード素子を提案している。
【００１８】
酸化物半導体は、酸化スズ、酸化亜鉛、酸化インジウム又はこれらを複合した複合酸化物半導体であることを特徴とするカスコード素子を提案している。
【００１９】
第２ゲート端子電圧制限部は、第１スイッチと共通の所定の半導体基板上に形成されることを特徴とするカスコード素子を提案している。
【００２０】
第２スイッチは、第１スイッチと共通の所定の半導体基板上に形成されることを特徴とするカスコード素子を提案している。
【００２１】
第２設定電圧は、第２スイッチの第２ゲート端子と第２ソース端子との間の絶対最大定格電圧である第２ゲート端子絶対最大定格電圧よりも低い値となるように設定されることを特徴とするカスコード素子を提案している。
【００２２】
第２ゲート端子電圧制限部は、第２ソース端子と第１ゲート端子との間の電圧を、第２ゲート端子絶対最大定格電圧から、第１スイッチがターンオンする第１スイッチ閾値電圧を、減算して得られる減算値よりも低い値になるように制限することを特徴とするカスコード素子を提案している。
【００２３】
第２ゲート端子電圧制限部は、第３ドレイン端子と第３ソース端子と第３ゲート端子とを有する第３スイッチと、第１ダイオードと、第１ツェナダイオードとを有し、
第３スイッチは、第２ソース端子と第１ゲート端子とを、短絡又は開放 するよう接続され、
第１ダイオードのアノード端子は、第２ソース端子に直接又は間接的に接続され、第１ダイオードのカソード端子は、第３ゲート端子に直接又は間接的に接続され、
第１ツェナダイオードのアノード端子は、第３ゲート端子に直接又は間接的に接続され、第１ツェナダイオードのカソード端子は、第２ソース端子に直接又は間接的に接続されていることを特徴とするカスコード素子を提案している。
【００２４】
第２ゲート端子電圧制限部は、第２ダイオードと第２ツェナダイオードとを有し、
第２ダイオードのアノード端子は、第２ソース端子に直接又は間接的に接続され、第２ダイオードのカソード端子は、第１ゲート端子に直接又は間接的に接続され、
第２ツェナダイオードのアノード端子は、第１ゲート端子に直接又は間接的に接続され、第２ツェナダイオードのカソード端子は、第２ソース端子に直接又は間接的に接続されていることを特徴とするカスコード素子を提案している。
【００２５】
第１ダイオード及び第１ツェナダイオードは、第３ドレイン端子と第３ゲート端子との間に、１以上のｎ型領域と１以上のｐ型領域とが接合して形成されることを特徴とするカスコード素子を提案している。
【００２６】
第２ダイオード及び第２ツェナダイオードは、第１ドレイン端子と第１ゲート端子との間に、１以上のｎ型領域と１以上のｐ型領域とが接合して形成されることを特徴とするカスコード素子を提案している。
【発明の効果】
【００２７】
第２ゲート端子電圧制限部は、第２ソース端子と第１ゲート端子との間に設けられ、第２ソース端子と第１ソース端子との間の電圧である第２ソース端子電圧が正側に設定された第１設定電圧以上になった場合に、第２ソース端子電圧が第１設定電圧未満となるように第１スイッチを線形領域で動作させ、第２ソース端子を基準とする第２ゲート端子の第２ゲート端子電圧を負側に設定された第２設定電圧よりも更に負側にバイアスさせないように制限する。これにより、カスコード素子がオン状態からオフ状態に遷移した直後のタイミングで、第２ゲート端子電圧の変動が大きくなることが防止され、カスコード素子のスイッチング制御が安定的となる。
【００２８】
また、第２スイッチゲート端子電圧ＶＧＳ（Ｑ２）が、その絶対最大定格電圧を超えてしまい、カスコード素子を安全に動作させることができなくなるといった虞がなく、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００２９】
第２スイッチは、高電子移動度トランジスタであるため、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３０】
高電子移動度トランジスタは、窒化ガリウム又は炭化ケイ素をチャネルに用いたものであるため、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３１】
高電子移動度トランジスタは、酸化物半導体をチャネルに用いたものであることである、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３２】
酸化物半導体は、酸化スズ、酸化亜鉛、酸化インジウム又はこれらを複合した複合酸化物半導体であるため、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３３】
第２ゲート端子電圧制限部は、第１スイッチと共通の所定の半導体基板上に形成されるため、カスコード素子を小型化できる。特に、配線の寄生インダクタのインダクタンスや寄生コンデンサの容量を最小限に抑えることができるため、ノイズ耐量も向上できる。
【００３４】
第２スイッチは、第１スイッチと共通の所定の半導体基板上に形成されるため、カスコード素子を小型化できる。特に、配線の寄生インダクタのインダクタンスや寄生コンデンサの容量を最小限に抑えることができるため、ノイズ耐量も向上できる。
【００３５】
第２設定電圧は、第２スイッチの第２ゲート端子と第２ソース端子との間の絶対最大定格電圧である第２ゲート端子絶対最大定格電圧よりも低い値となるように設定される。そのため、更に安全動作が可能なカスコード素子を提供することができる。
【００３６】
第２ゲート端子電圧制限部は、第２ソース端子と第１ゲート端子との間の電圧を、第２ゲート端子絶対最大定格電圧から、第１スイッチがターンオンする第１スイッチ閾値電圧を、減算して得られる減算値よりも低い値になるように制限する。そのため、更に安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３７】
第２ゲート端子電圧制限部は、第３ドレイン端子と第３ソース端子と第３ゲート端子とを有する第３スイッチと、第１ダイオードと、第１ツェナダイオードとを有し、
第３スイッチは、第２ソース端子と第１ゲート端子とを、短絡又は開放 するよう接続され、
第１ダイオードのアノード端子は、第２ソース端子に直接又は間接的に接続され、第１ダイオードのカソード端子は、第３ゲート端子に直接又は間接的に接続され、
第１ツェナダイオードのアノード端子は、第３ゲート端子に直接又は間接的に接続され、第１ツェナダイオードのカソード端子は、第２ソース端子に直接又は間接的に接続されている。そのため、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３８】
第２ゲート端子電圧制限部は、第２ダイオードと第２ツェナダイオードとを有し、
第２ダイオードのアノード端子は、第２ソース端子に直接又は間接的に接続され、第２ダイオードのカソード端子は、第１ゲート端子に直接又は間接的に接続され、
第２ツェナダイオードのアノード端子は、第１ゲート端子に直接又は間接的に接続され、第２ツェナダイオードのカソード端子は、第２ソース端子に直接又は間接的に接続されている。そのため、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００３９】
第１ダイオード及び第１ツェナダイオードは、第３ドレイン端子と第３ゲート端子との間に、１以上のｎ型領域と１以上のｐ型領域とが接合して形成される。そのため、更に簡素な構成で、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【００４０】
第２ダイオード及び第２ツェナダイオードは、第１ドレイン端子と第１ゲート端子との間に、１以上のｎ型領域と１以上のｐ型領域とが接合して形成される。そのため、更に簡素な構成で、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係るカスコード素子１０を用いたスイッチング回路１の構成を示す回路図である。
【図２】図１に示したカスコード素子１０の第１の構成例を示す回路図である。
【図３】図２に示した第２ゲート端子電圧制限部２０を、半導体基板上に形成する場合の半導体基板の断面図である。
【図４】図１に示したカスコード素子１０の第２の構成例を示す回路図である。
【図５】図４に示したスイッチＱ１及び第２ゲート端子電圧制限部２０を、半導体基板上に形成する場合の半導体基板上面図である。
【図６】図５に示したＡ−Ａ面の断面図である。
【図７】図１のスイッチング回路１の各部の動作波形図である。
【図８】従来のカスコード素子９を用いたスイッチング回路２ の構成を示す回路図である。
【図９】図８のスイッチング回路２ の各部の動作波形図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せをする様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００４３】
図１は、本発明の実施形態に係るカスコード素子１０を用いたスイッチング回路１の構成を示す回路図である。図２は、図１に示したカスコード素子１０の第１の構成例を示す回路図である。図３は、図２に示した第２ゲート端子電圧制限部２０を、半導体基板上に形成する場合の半導体基板の断面図である。
【００４４】
スイッチング回路１は、直流電源３、抵抗４、抵抗５、カスコード素子１０及び制御回路１００を備えている。直流電源３、抵抗４、カスコード素子１０及び抵抗５は、直列接続されスイッチング回路１を構成している。
【００４５】
カスコード素子１０は、ノーマリオフ型半導体の第１スイッチＱ１と、ノーマリオン型半導体の第２スイッチＱ２と、第２ゲート端子電圧制限部２０と、を備えている。
【００４６】
第１スイッチＱ１は、第１ドレイン端子Ｄ１と第１ソース端子Ｓ１と第１ゲート端子Ｇ１とを有する。第２スイッチＱ２は、第２ドレイン端子Ｄ２と第２ソース端子Ｓ２と第２ゲート端子Ｇ２とを有する。
【００４７】
前記第２ソース端子Ｓ２と前記第１ドレイン端子Ｄ１とは、接続点１１で接続され、第１スイッチＱ１と第２スイッチＱ２とは、カスコード接続されている。
【００４８】
第２ゲート端子電圧制限部２０は、第２ソース端子Ｓ２と第１ゲート端子Ｇ１との間に設けられている。第２ゲート端子電圧制限部２０は、第２ソース端子Ｓ２と第１ソース端子Ｓ１との間の電圧である第２ソース端子電圧Ｖ（Ｃ）が第１設定電圧Ｖ１以上になった場合に、第２ソース端子電圧Ｖ（Ｃ）が第１設定電圧Ｖ１未満となるように第１スイッチＱ１を線形領域で動作させる。
【００４９】
また、第２ゲート端子電圧制限部２０は、第２ソース端子Ｓ２を基準とする第２ゲート端子Ｇ２の第２ゲート端子電圧を第２設定電圧Ｖ２よりも更に負側にバイアスさせないように制限する。
【００５０】
第１スイッチＱ１は、例えば、ＭＯＳＦＥＴを用いる。また、第２スイッチＱ２には、例えば、窒化ガリウム又は炭化ケイ素をチャネルに用いた高電子移動度トランジスタを用いる。
【００５１】
このような素子を用いることで、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子１０を構成することができる。
【００５２】
また、第２スイッチＱ２は、例えば、酸化スズ、酸化亜鉛、酸化インジウム又はこれらを複合した複合酸化物半導体をチャネルに用いた高電子移動度トランジスタを用いても良い。
【００５３】
このような素子を用いた場合も、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができるカスコード素子１０を構成することができる。
【００５４】
第２ゲート端子電圧制限部２０は、第１スイッチＱ１と共通の半導体基板上に形成すると、カスコード素子１０を小型化できる。この場合、特に、配線の寄生インダクタのインダクタンスや寄生コンデンサの容量を最小限に抑えることができるため、ノイズ耐量も向上できる。
【００５５】
更に、第２スイッチＱ２も、第１スイッチＱ１と同様に共通の半導体基板上に形成すると、更に、カスコード素子１０を小型化できる。このように形成すると、特に、配線の寄生インダクタのインダクタンスや寄生コンデンサの容量を最小限に抑えることができるため、ノイズ耐量も向上できる。
【００５６】
また、第２設定電圧Ｖ２は、第２スイッチＱ２の第２ゲート端子Ｇ２と第２ソース端子Ｓ２との間の絶対最大定格電圧である第２ゲート端子絶対最大定格電圧よりも低い値となるように設定すると、更に安全動作が可能なカスコード素子１０を提供することができる。
【００５７】
例えば、第２設定電圧Ｖ２は、第２ゲート端子絶対最大定格電圧が３０［Ｖ］である場合は、３０［Ｖ］よりも低い２０［Ｖ］となるように設定すると、更に安全動作が可能となる。この場合、第２ゲート端子電圧制限部２０は、例えば、第２ソース端子Ｓ２と第１ゲート端子Ｇ１との間の電圧を、第２ゲート端子絶対最大定格電圧（例えば、３０［Ｖ］）から、第１スイッチＱ１がターンオンする第１スイッチ閾値電圧（例えば、３［Ｖ］）を、減算して得られる減算値（例えば、２７Ｖ（＝３０［Ｖ］−３［Ｖ］））よりも低い値（例えば、２０［Ｖ］）になるように制限するよう構成する。このような構成にすると、更に安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【００５８】
第２ゲート端子電圧制限部２０は、例えば、図２に示す第１の構成例のように、第３スイッチＱ３と、第１ダイオード２１と、第１ツェナダイオード２２とで構成する。これにより、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【００５９】
第１の構成例では、第３スイッチＱ３は、第３ドレイン端子Ｄ３と第３ソース端子Ｓ３と第３ゲート端子Ｇ３とを有するＭＯＳＦＥＴを用いる。第３スイッチＱ３は、第２ソース端子Ｓ２と第１ゲート端子Ｇ１とを、短絡又は開放するよう接続する。なお、第３スイッチＱ３による、第２ソース端子Ｓ２と第１ゲート端子Ｇ１との短絡させる動作においては、第２ソース端子電圧Ｖ（Ｃ）が第１設定電圧Ｖ１以上になった場合に、第２ソース端子電圧Ｖ（Ｃ）が第１設定電圧Ｖ１未満となるように第１スイッチＱ１を線形領域で動作させるようになっている。
【００６０】
この場合、第１ダイオード２１のアノード端子は、抵抗２３を介して第２ソース端子Ｓ２に接続し、第１ダイオード２１のカソード端子は、第１ダイオード２１及び抵抗２３を介して第３ゲート端子Ｇ３に接続する。
【００６１】
第１ツェナダイオード２２のアノード端子は、第３ゲート端子Ｇ３に直接又は間接的に接続し、第１ツェナダイオード２２のカソード端子は、第２ソース端子Ｓ２に直接又は間接的に接続する。
【００６２】
なお、第１ダイオード２１、第１ツェナダイオード２２、及び、抵抗２３の接続順については問わない。例えば、第１ツェナダイオード２２のカソード端子を第２ソース端子Ｓ２に接続し、第１ツェナダイオード２２のアノード端子を第１ダイオード２１のアノード端子に接続し、第１ダイオード２１のカソード端子を、抵抗２３を介して第３ゲート端子Ｇ３に接続してもよい。
【００６３】
図２に示した第２ゲート端子電圧制限部２０は、例えば、図３に示すような所定の半導体基板上に形成することができる。
【００６４】
図３では、第１ダイオード２１及び第１ツェナダイオード２２が、第３ドレイン端子Ｄ３と第３ゲート端子Ｇ３との間に、１以上のｎ型領域と１以上のｐ型領域とを接合して形成された例を示している。
【００６５】
図３に示す半導体基板６０は、Ｎチャンネル型のＭＯＳＦＥＴ構造を形成している。ＭＯＳＦＥＴ構造は図２に示す第２ゲート端子電圧制限部２０の第３スイッチＱ３が相当する。
【００６６】
半導体基板６０では、第３ドレイン端子Ｄ３と接続された銀（Ａｇ）材層の上に、チタン（Ｔｉ）材層、ニッケル（Ｎｉ）材層の順に形成されたドレイン電極３０を有し、このドレイン電極３０の上に、シリコン半導体ｎ＋層３１が形成され、シリコン半導体ｎ＋層３１の上には、シリコン半導体ｎ−層３２が形成されている。
【００６７】
また、シリコン半導体ｎ−層３２の上層部にはシリコン半導体ｐ層３３、３４ａ、３４ｂが形成されている。シリコン半導体ｎ−層３２の上層において、シリコン半導体ｐ層３４ａ、３４ｂが形成されていない部分には、シリコン半導体ｎ＋層３５、３６ａ、３６ｂが形成されている。なお、ｐ層は、例えばボロン（Ｂ）、ｎ層はリン（Ｐ）をイオン注入によって形成することができる。
【００６８】
シリコン半導体ｐ層３３の上には、二酸化ケイ素（ＳｉＯ２）材の絶縁層３７が形成されている。絶縁層３７の上には、ポリシリコン（Ｐｏｌｙ−Ｓｉ）材のシリコン半導体ｎ＋層４０、シリコン半導体ｐ層４１、シリコン半導体ｎ＋層４２、シリコン半導体ｐ層４３、シリコン半導体ｎ＋層４４、シリコン半導体ｎ−層４５、シリコン半導体ｎ＋層４６が互いに接するように順次水平に形成されている。
【００６９】
シリコン半導体ｎ＋層４６のシリコン半導体ｎ−層４５と接していない側には、リンドープトシリケートガラス（ＰＳＧ）材の絶縁層４７が形成されている。絶縁層４７は、シリコン半導体ｎ＋層４６の上にも一部が被さるように形成されている。シリコン半導体ｎ＋層４０上の一部には、アルミニウム材のゲート電極４８が形成されている。
【００７０】
ゲート電極４８は、第３ゲート端子Ｇ３に接続されている。シリコン半導体ｎ＋層４０上のゲート電極４８が形成されていない部分、シリコン半導体ｐ層４１、シリコン半導体ｎ＋層４２、シリコン半導体ｐ層４３、シリコン半導体ｎ＋層４４、シリコン半導体ｎ−層４５、シリコン半導体ｎ＋層４６の一部、の上には、リンドープトシリケートガラス材の絶縁層４９が形成されている。
【００７１】
シリコン半導体ｎ＋層３５の上の一部には、絶縁層４７が形成されている。また、シリコン半導体ｎ＋層３５の上の絶縁層４７が形成されていない部分には、アルミニウム材のドレイン電極５０とリンドープトシリケートガラス材の絶縁層５１が形成されている。
【００７２】
ドレイン電極５０は、絶縁層４７を覆うように形成され、また、シリコン半導体ｎ＋層４６上の絶縁層４７および絶縁層４９が形成されていない部分の上に形成されている。なお、ドレイン電極５０とドレイン電極３０とは、シリコン半導体ｎ＋層３１、シリコン半導体ｎ−層３２およびシリコン半導体ｎ＋層３５を介して電気的に接続されている。
【００７３】
シリコン半導体ｐ層３４ａの上には、二酸化ケイ素材の絶縁層５１、リンドープトシリケートガラス材の絶縁層５２、アルミニウム材のソース電極５３、二酸化ケイ素材の絶縁層５５が形成されている。
【００７４】
絶縁層５２は、絶縁層５１の上を覆うように形成されている。シリコン半導体ｎ＋層３６ａの側面及び下面は、シリコン半導体ｐ層３４ａと接しており、シリコン半導体ｎ＋層３６ａの上には、ソース電極５３、リンドープトシリケートガラス材の絶縁層５４、絶縁層５５が形成されている。
【００７５】
絶縁層５５の上には、ポリシリコン材のシリコン半導体ｎ＋層５６が形成されている。絶縁層５５の側面、シリコン半導体ｎ＋層５６の側面、シリコン半導体ｎ＋層５６の上面は、絶縁層５４で覆われている。
【００７６】
シリコン半導体ｎ＋層３６ｂの側面及び下面は、シリコン半導体ｐ層３４ｂと接しており、シリコン半導体ｎ＋層３６ｂの上には、ソース電極５３、絶縁層５４、絶縁層５５が形成されている。ソース電極５３は、第３ソース端子Ｓ３に接続されている。
【００７７】
図３に示した半導体基板６０においては、シリコン半導体ｎ＋層４０、シリコン半導体ｐ層４１、シリコン半導体ｎ＋層４２、シリコン半導体ｐ層４３、シリコン半導体ｎ＋層４４、シリコン半導体ｎ−層４５、シリコン半導体ｎ＋層４６が、ゲート電極４８とトレイン電極５０との間に、水平方向に直列接続された構造となっている。このように、水平方向に直列接続された構造部分が、図２に示す第１ダイオード２１及び第１ツェナダイオード２２として形成されている。
【００７８】
なお、シリコン半導体ｎ＋層４０、シリコン半導体ｐ層４１、シリコン半導体ｎ＋層４２、シリコン半導体ｐ層４３、シリコン半導体ｎ＋層４４、シリコン半導体ｎ−層４５、シリコン半導体ｎ＋層４６が水平方向に直列接続された構造において、シリコン半導体ｎ−層４５のインピーダンスが主として図２に示す抵抗２３に相当することとなる。
【００７９】
なお、第１ツェナダイオード２２のツェナ電圧は、図３中の絶縁層３７上に形成された１以上のｎ型領域と１以上のｐ型領域の水平方向の長さ設定によって、最適化することができる。また、抵抗２３の抵抗値は、図３中の絶縁層３７上に形成されたシリコン半導体ｎ−層４５の濃度と長さに依存するため、上記濃度と長さの調整によって最適化することができる。なお、本構造は、ｎ型とｐ型を逆に形成しても作成可能である。
【００８０】
図３に示した半導体基板６０には、第２ゲート端子電圧制限部２０の他、第１スイッチＱ１及び／又は第２スイッチＱ２も形成すると、簡素な構成で安定的かつ安全に動作が可能なカスコード素子１０を、更に、小型化できノイズ耐量の向上も図ることができる。
【００８１】
また、第２ゲート端子電圧制限部２０は、例えば、図４に示す第２の構成例のように、第２ダイオード２４と、第２ツェナダイオード２５とで構成してもよい。これによっても、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【００８２】
この場合、第２ダイオード２４のアノード端子は、第２ソース端子Ｇ２に接続し、第２ダイオード２４のカソード端子は、第１ゲート端子Ｇ１に接続する。
【００８３】
第２ツェナダイオード２５のアノード端子は、第１ゲート端子Ｇ１に接続し、第２ツェナダイオード２５のカソード端子は、第２ソース端子Ｓ２に接続する。
【００８４】
なお、第２ダイオード２４、及び、第２ツェナダイオード２５の接続順については問わない。例えば、第２ダイオード２４と第２ツェナダイオード２５とを、逆に接続してもよい。また、前記実施例のように抵抗を設けてもよい。
【００８５】
図４に示した第２ゲート端子電圧制限部２０は、例えば、図５及び図６に示すように、第１スイッチＱ１と共通の半導体基板１６０上に形成することができる。また、この半導体基板１６０上に、第２スイッチＱ２を形成してもよい。
【００８６】
図５及び図６では、第２ダイオード２４及び第２ツェナダイオード２５は、第１ドレイン端子Ｄ１と第１ゲート端子Ｇ１との間に、１以上のｎ型領域と１以上のｐ型領域とを接合して形成された例を示している。
【００８７】
図５及び図６に示す半導体基板１６０は、Ｎチャンネル型のＭＯＳＦＥＴ構造を形成している。ＭＯＳＦＥＴ構造は図４に示す第２ゲート端子電圧制限部２０の第１スイッチＱ１が相当する。
【００８８】
半導体基板１６０では、第１ドレイン端子Ｄ１と接続された銀材層の上に、チタン材層、ニッケル材層の順に形成されたドレイン電極１３０を有し、このドレイン電極１３０の上に、シリコン半導体ｎ＋層１３１が形成され、シリコン半導体ｎ＋層１３１の上には、シリコン半導体ｎ−層１３２が形成されている。
【００８９】
また、シリコン半導体ｎ−層１３２の上層部には、シリコン半導体ｐ層１３３、１３４ａ、１３４ｂが形成されている。シリコン半導体ｎ−層１３２の上層において、シリコン半導体ｐ層１３４ａ、１３４ｂが形成されていない部分には、シリコン半導体ｎ＋層１３５、１３６ａ、１３６ｂが形成されている。なお、ｐ層は、例えばボロン（Ｂ）、ｎ層はリン（Ｐ）をイオン注入によって形成することができる。
【００９０】
シリコン半導体ｐ層１３３の上には、二酸化ケイ素（ＳｉＯ２）材の絶縁層１３７が形成されている。絶縁層１３７の上には、ポリシリコン（Ｐｏｌｙ−Ｓｉ）材のシリコン半導体ｎ＋層１４０、シリコン半導体ｐ層１４１ａ、シリコン半導体ｎ＋層１４１ｂ、シリコン半導体ｐ層１４２ａ、シリコン半導体ｎ＋層１４２ｂ、シリコン半導体ｐ層１４３ａ、シリコン半導体ｎ＋層１４３ｂ、シリコン半導体ｐ層１４４ａ、シリコン半導体ｎ＋層１４６からなる交互ｐ型ｎ型半導体層がシリコン半導体ｎ＋層１４６まで順次水平に形成されている。
【００９１】
シリコン半導体ｎ＋層１４６のシリコン半導体ｐ層１４４ａと接していない側には、リンドープトシリケートガラス材の絶縁層１４７が形成されている。絶縁層１４７は、シリコン半導体ｎ＋層１４６の上にも一部が被さるように形成されている。シリコン半導体ｎ＋層１４０上の一部には、アルミニウム材のゲート電極１４８が形成されている。
【００９２】
ゲート電極１４８は、第１ゲート端子Ｇ１に接続されている。シリコン半導体ｎ＋層１４０上のゲート電極１４８が形成されていない部分、シリコン半導体ｐ層１４１ａ、シリコン半導体ｎ＋層１４１ｂ、シリコン半導体ｐ層１４２ａ、シリコン半導体ｎ＋層１４２ｂ、シリコン半導体ｐ層１４３ａ、シリコン半導体ｎ＋層１４３ｂ、シリコン半導体ｐ層１４４ａ、シリコン半導体ｎ＋層１４６の一部、の上には、リンドープトシリケートガラス材の絶縁層１４９が形成されている。
【００９３】
シリコン半導体ｎ＋層１３５の上の一部には、絶縁層１４７が形成されている。また、シリコン半導体ｎ＋層１３５の上の絶縁層１４７が形成されていない部分には、アルミニウム材のドレイン電極１５０とリンドープトシリケートガラス材の絶縁層１５２が形成されている。
【００９４】
ドレイン電極１５０は、絶縁層１４７を覆うように形成され、また、シリコン半導体ｎ＋層１４６上の絶縁層１４７および絶縁層１４９が形成されていない部分の上に形成されている。なお、ドレイン電極１５０とドレイン電極１３０とは、シリコン半導体ｎ＋層１３１、シリコン半導体ｎ−層１３２およびシリコン半導体ｎ＋層１３５を介して電気的に接続されている。
【００９５】
シリコン半導体ｐ層１３４ａの上には、二酸化ケイ素材の絶縁層１５１、リンドープトシリケートガラス材の絶縁層１５２、アルミニウム材のソース電極１５３、二酸化ケイ素材の絶縁層１５５が形成されている。
【００９６】
絶縁層１５２は、絶縁層１５１の上を覆うように形成されている。シリコン半導体ｎ＋層１３６ａの側面及び下面は、シリコン半導体ｐ層１３４ａと接しており、シリコン半導体ｎ＋層１３６ａの上には、ソース電極１５３、絶縁層１５４、絶縁層１５５が形成されている。
【００９７】
絶縁層１５５の上には、ポリシリコン材のシリコン半導体ｎ＋層１５６が形成されている。絶縁層１５５の側面、シリコン半導体ｎ＋層１５６の側面、シリコン半導体ｎ＋層１５６の上面は、絶縁層１５４で覆われている。
【００９８】
シリコン半導体ｎ＋層１３６ｂの側面及び下面は、シリコン半導体ｐ層１３４ｂと接しており、シリコン半導体ｎ＋層１３６ｂの上には、ソース電極１５３、絶縁層１５４、絶縁層１５５が形成されている。ソース電極１５３は、第１ソース端子Ｓ１に接続されている。
【００９９】
図５及び図６に示した半導体基板１６０においては、シリコン半導体ｎ＋層１４０、シリコン半導体ｐ層１４１ａ、シリコン半導体ｎ＋層１４１ｂ、シリコン半導体ｐ層１４２ａ、シリコン半導体ｎ＋層１４２ｂ、シリコン半導体ｐ層１４３ａ、シリコン半導体ｎ＋層１４３ｂ、シリコン半導体ｐ層１４４ａ、シリコン半導体ｎ＋層１４６が、ゲート電極１４８とトレイン電極１５０との間に、水平方向に直列接続された構造となっている。このように、水平方向に直列接続された構造部分が、図４に示す第２ダイオード２４及び第２ツェナダイオード２５として形成されている。
【０１００】
なお、シリコン半導体ｎ＋層１４０、シリコン半導体ｐ層１４１、シリコン半導体ｎ＋層１４２、シリコン半導体ｐ層１４３、シリコン半導体ｎ＋層１４４、シリコン半導体ｎ−層１４５、シリコン半導体ｎ＋層１４６が水平方向に直列接続された構造において、各層の不純物濃度や寸法に応じたインピーダンスが存在する。
【０１０１】
なお、第２ツェナダイオード２５のツェナ電圧は、図５中の絶縁層１３７上に形成された１以上のｎ型領域と１以上のｐ型領域の水平方向の長さ設定によって、最適化することができる。
【０１０２】
また、シリコン半導体ｎ＋層１４０、シリコン半導体ｐ層１４１ａ、シリコン半導体ｎ＋層１４１ｂ、シリコン半導体ｐ層１４２ａ、シリコン半導体ｎ＋層１４２ｂ、シリコン半導体ｐ層１４３ａ、シリコン半導体ｎ＋層１４３ｂ、シリコン半導体ｐ層１４４ａ、シリコン半導体ｎ＋層１４６が水平方向に直列接続された構造におけるインピーダンスは、図５中の絶縁層１３７上に形成された１以上のｎ型領域と１以上のｐ型領域の濃度に依存するため、上記濃度の調整によって最適化することができる。なお、本構造は、ｎ型とｐ型を逆に形成しても作成可能である。
【０１０３】
図５及び図６に示した半導体基板１６０は、第２スイッチＱ２も含めて形成してもよい。このように形成すると、特に、配線の寄生インダクタのインダクタンスや寄生コンデンサの容量を最小限に抑えることができるため、ノイズ耐量も向上できる。
【０１０４】
制御回路１００は、第１スイッチＱ１の第１ゲート端子Ｇ１と第１ソース端子Ｓ１との間に、スイッチング駆動信号を供給する。カスコード素子１０は、このスイッチング駆動信号により、スイッチング制御がなされる。
【０１０５】
制御回路１００は、駆動部１１１と、発振部１１２と、駆動制御部１１３と、を有している。駆動部１１１は、端子１０５及び端子１５を介してスイッチＱ１の第１ゲート端子Ｇ１に接続されており、スイッチＱ１のスイッチングを駆動する。また、駆動部１１１は、駆動制御部１１３に接続されており、駆動制御部１１３により制御される。
【０１０６】
発振部１１２は、駆動制御部１１３に接続されており、スイッチＱ１のスイッチング周波数及びデューティを決定する発振信号 を生成して駆動制御部１１３に出力する。駆動制御部１１３は、発振部１１２が出力する発振信号に基づいて、駆動部１１１を制御しスイッチＱ１を駆動させる。
【０１０７】
また、駆動制御部１１３は、端子１０２及び端子１２を介して第１スイッチＱ１の第１ソース端子Ｓ１に接続されており、カスコード素子１０に流れるスイッチング電流ＩＤ（Ｃ）が過電流になった場合等に駆動部１１１を制御してスイッチング電流Ｉ（Ｃ）の過度な増加を抑制する。
【０１０８】
なお、第１スイッチＱ１、第２スイッチＱ２及び第２ゲート端子電圧制限部２０は、それぞれ別個の樹脂パッケージに封止されて形成してもよい。そのように形成すると、スイッチング回路１の設計が容易であり、かつ、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１０９】
続いて、図７を参照しながら、本実施の形態に係るカスコード素子１０の動作及び効果について説明する。図７は、図１のスイッチング回路１の各部の動作波形図である。
【０１１０】
スイッチング回路１においては、第１スイッチＱ１の第１ゲート端子Ｇ１と第１ソース端子Ｓ１の間の第１ゲート端子電圧ＶＧＳ（Ｑ１）がＨｉｇｈレベルの期間（図７中の時刻ｔ１〜ｔ２の期間）に、第２スイッチＱ２の第２ゲート端子Ｇ２と第２ソース端子Ｓ２の間の第２ゲート端子電圧ＶＧＳ（Ｑ２）が約０［Ｖ］となり、カスコード素子１０がオンとなる。これにより、カスコード素子１０のスイッチング電流Ｉ（Ｃ）が図７中の時刻ｔ１〜ｔ２の期間中流れる。
【０１１１】
また、第１スイッチＱ１の第１ゲート端子電圧ＶＧＳ（Ｑ１）がＬｏｗレベルの期間（図７中の時刻ｔ２〜ｔ４の期間）は、第２スイッチＱ２の第２ゲート端子電圧ＶＧＳ（Ｑ２）が負電圧にバイアスされる。また、図７中の時刻ｔ３〜ｔ４の期間カスコード素子１０がオフし、カスコード素子１０のスイッチング電流Ｉ（Ｃ）が流れなくなる。
【０１１２】
ここで、本実施の形態に係るカスコード素子１０を用いたスイッチング回路１においては、図７の時刻ｔ２〜ｔ３の期間 では、第２ゲート端子電圧制限部２０は、第２ソース端子Ｓ２と第１ソース端子Ｓ１との間の電圧である第２ソース端子電圧（図７中のＶ（Ｃ））が第１設定電圧Ｖ１以上になった場合に、第２ソース端子電圧（図７中のＶ（Ｃ））が第１設定電圧Ｖ１未満となるように第１スイッチＱ１を線形領域で動作させ、第２ソース端子Ｓ２を基準とする第２ゲート端子Ｇ２の第２ゲート端子電圧（図７中のＶＧＳ（Ｑ２））を第２設定電圧Ｖ２よりも更に負側にバイアスさせないように制限する。
【０１１３】
第１の構成例の場合も第２の構成例の場合も、図７の時刻ｔ２〜ｔ３の期間 では、第２ソース端子電圧（図７中のＶ（Ｃ））が第１設定電圧Ｖ１以上になった場合に、第２ソース端子電圧（図７中のＶ（Ｃ））が第１設定電圧Ｖ１未満となるように第１スイッチＱ１を線形領域で動作させ、そして、第２ゲート端子電圧（図７中のＶＧＳ（Ｑ２））を第２設定電圧Ｖ２よりも更に負側にバイアスさせないように制限する。
【０１１４】
これにより、本実施の形態に係るカスコード素子１０では、カスコード素子１０がオン状態からオフ状態に遷移した直後のタイミングで、第２ゲート端子電圧（図７中のＶＧＳ（Ｑ２））の変動が大きくなることが防止され、カスコード素１０子のスイッチング制御が安定的となる。
【０１１５】
また、本実施の形態に係るカスコード素子１０によれば、第２スイッチゲート端子電圧ＶＧＳ（Ｑ２）が、その絶対最大定格電圧を超えてしまい、カスコード素子１０を安全に動作させることができなくなるといった虞がなく、安定的かつ安全に動作させることができるカスコード素子を提供することができる。
【０１１６】
ここで、第２スイッチＱ２は、高電子移動度トランジスタであると、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができる。
【０１１７】
また、高電子移動度トランジスタは、窒化ガリウム又は炭化ケイ素をチャネルに用いたものであるため、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができる。
【０１１８】
高電子移動度トランジスタは、酸化物半導体をチャネルに用いたものであると、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができる。
【０１１９】
なお、酸化物半導体は、酸化スズ、酸化亜鉛、酸化インジウム又はこれらを複合した複合酸化物半導体とした場合も、高速スイッチング、低オン抵抗、高耐圧および高温動作といった特徴を有すると共に、安定的かつ安全に動作させることができる。
【０１２０】
第２ゲート端子電圧制限部２０は、第１スイッチＱ１と共通の半導体基板１６０上に形成すると、カスコード素子１０を小型化できノイズ耐量も向上できる。
【０１２１】
第２スイッチＱ２は、第１スイッチＱ１と共通の半導体基板１６０上に形成すると、カスコード素子１０を小型化できノイズ耐量も向上できる。
【０１２２】
図７中の第２設定電圧Ｖ２は、第２スイッチＱ２の第２ゲート端子Ｇ２と第２ソース端子Ｓ２との間の絶対最大定格電圧である第２ゲート端子絶対最大定格電圧よりも低い値となるように設定すれば、更に安全動作が可能となる。
【０１２３】
例えば、第２設定電圧Ｖ２は、第２ゲート端子絶対最大定格電圧が３０［Ｖ］である場合は、第２ゲート端子絶対最大定格電圧の３０［Ｖ］よりも低い２０［Ｖ］となるように設定すると、更に安全動作が可能となる。
【０１２４】
この場合、第２ゲート端子電圧制限部２０は、例えば、第２ソース端子Ｓ２と第１ゲート端子Ｇ１との間の電圧を、第２ゲート端子絶対最大定格電圧（例えば、３０［Ｖ］）から、第１スイッチＱ１がターンオンする第１スイッチ閾値電圧（例えば、３［Ｖ］）を、減算して得られる減算値（例えば、２７Ｖ（＝３０［Ｖ］−３［Ｖ］））よりも低い値（例えば、２０［Ｖ］）になるように制限するよう構成する。このような構成にすると、更に安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１２５】
第２ゲート端子電圧制限部２０は、図２の第１の構成例のように接続すると、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１２６】
また、第２ゲート端子電圧制限部２０は、図４の第２の構成例のように接続しても、簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１２７】
なお、図３に示すように、図２の第１ダイオード２１及び第１ツェナダイオード２２は、第３ドレイン端子Ｄ３と第３ゲート端子Ｇ３との間に、１以上のｎ型領域と１以上のｐ型領域とが接合するように形成すると、更に簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１２８】
また、図６に示すように、第２ゲート端子電圧制限部２０は、第１スイッチＱ１と共通の半導体基板１６０上に形成し、第２ダイオード２４及び第２ツェナダイオード２５は、第１ドレイン端子Ｄ１と第１ゲート端子Ｇ１との間に、１以上のｎ型領域と１以上のｐ型領域とが接合するように形成すると、更に簡素な構成で、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１２９】
なお、第１スイッチＱ１、第２スイッチＱ２及び第２ゲート端子電圧制限部２０は、それぞれ別個の樹脂パッケージに封止されて形成してもよい。そのように形成すると、スイッチング回路１の設計が容易であり、かつ、安定的かつ安全に動作させることができるカスコード素子１０を提供することができる。
【０１３０】
以上、本発明の実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能であり、上記の実施の形態には限定せずに、発明の範囲内であれば、適宜変更可能である。
【符号の説明】
【０１３１】
１：スイッチング回路
３：直流電源
４、５：抵抗
１０：カスコード素子
１１：接続点
２０：第２ゲート端子電圧制限部
２１：第１ダイオード
２２：第１ツェナダイオード
２４：第２ダイオード
２５：第２ツェナダイオード
３０：ドレイン電極
４８：ゲート電極
５３：ソース電極
６０：半導体基板
１３０：ドレイン電極
１４８：ゲート電極
１５３：ソース電極
１６０：半導体基板
１００：制御回路
１２、１４、１５、１０２、１０５：端子
１１１：駆動部
１１２：発振部
１１３：駆動制御部
Ｑ１：第１スイッチ
Ｑ２：第２スイッチ
Ｑ３：第３スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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