(57)【特許請求の範囲】
【請求項１】
第１領域と前記第１領域を囲む第２領域とを有する半導体層と、
前記第１領域の前記半導体層中に形成された第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーと、
前記第１領域の前記半導体層の上方に形成された半導体素子と、
前記第２領域の前記半導体層中に形成された前記第１導電型の第３ピラーおよび前記第２導電型の第４ピラーと、
を有し、
前記第１ピラーと前記第２ピラーは交互に配置され、
前記第３ピラーは、前記第１領域をスパイラル状に囲むように配置され、
前記第４ピラーは、前記スパイラル状の第３ピラーの間に配置され、前記第１領域をスパイラル状に囲むように配置され、
前記第１ピラーは、前記半導体層中に形成された第１溝中に配置され、
前記第３ピラーは、前記半導体層中に形成された第２溝中に配置され、
前記スパイラル状の第３ピラーの第１周は角部を有し、角部を構成する第１側面および第２側面は、（１００）面または（１１０）面と対応し、
前記第３ピラーおよび前記第４ピラーは、平面視において矩形状の前記第１領域を、矩形状に少なくもとも２周以上スパイラル状に囲み、
第１周目は、前記矩形状の前記第１領域の各辺に沿って配置され、
第２周目は、前記第１周目の各辺に沿って配置され、
前記第１周目の第１辺と前記第２周目の第１辺との間隔は、前記第１周目の第２辺と前記第２周目の第２辺との間隔と異なる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１周目の第１辺と前記第２周目の第１辺との間隔は、前記第１周目の第２辺と前記第２周目の第２辺との間隔より小さい、半導体装置。
【請求項３】
（ａ）第１導電型の半導体層の第１領域に複数の第１溝を形成し、前記半導体層の前記第１領域を囲む第２領域に前記第１領域をスパイラル状に囲む第２溝を形成する工程、
（ｂ）前記第１溝および第２溝中に、前記第１導電型と逆導電型の第２導電型の半導体を埋め込むことにより、
（ｂ１）前記第１溝中に第１ピラーを形成するとともに、前記第１ピラー間の前記半導体層よりなる第２ピラーを形成し、
（ｂ２）前記第２溝中に第３ピラーを形成するとともに、前記スパイラル状の第３ピラーの間の前記半導体層よりなる第４ピラーを形成する工程、
を有し、
前記（ａ）工程は、第１側面と第２側面とで構成される角部を有する前記第２溝を形成する工程であり、
前記（ｂ２）工程は、結晶成長により、前記半導体を前記第２溝に埋め込む工程であり、
前記第１側面および前記第２側面は、（１００）面または（１１０）面と対応し、
前記第２溝は、平面視において矩形状の前記第１領域を、矩形状に少なくもとも３周以上スパイラル状に囲み、
第１周目は、前記矩形状の前記第１領域の各辺に沿って配置され、
第２周目は、前記第１周目の各辺に沿って配置され、
第３周目は、前記第２周目の各辺に沿って配置される、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１溝は、前記第１溝の深さ／幅であるアスペクト比が１２以上であり、
前記第２溝は、前記第２溝の深さ／幅であるアスペクト比が１２以上である、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｂ）工程の後、
（ｃ）前記第１領域に、半導体素子を形成する工程を有し、
前記（ｃ）工程は、
（ｃ１）前記第２ピラー上にゲート絶縁膜を介してゲート電極を形成する工程、
（ｃ２）前記第２ピラーの隣の前記第１ピラーに前記第１導電型の半導体領域を形成する工程、
（ｃ３）前記半導体領域の上部にソース領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項６】
第１領域と前記第１領域を囲む第２領域とを有する半導体層と、
前記第１領域の前記半導体層中に形成された第１導電型の複数の第１ピラーおよび前記第１導電型と逆導電型の第２導電型の複数の第２ピラーと、
前記第１領域の前記半導体層の上方に形成された半導体素子と、
前記第２領域の前記半導体層中に形成された前記第１導電型の第３ピラーおよび前記第２導電型の第４ピラーと、
を有し、
前記第１ピラーと前記第２ピラーは交互に配置され、
前記第３ピラーは、前記第１領域をスパイラル状に囲むように配置され、
前記第４ピラーは、前記スパイラル状の第３ピラーの間に配置され、前記第１領域をスパイラル状に囲むように配置され、
前記第１ピラーは、前記半導体層中に形成された第１溝中に配置され、
前記第３ピラーは、前記半導体層中に形成された第２溝中に配置され、
前記スパイラル状の第３ピラーの第１周は角部を有し、角部を構成する第１側面および第２側面は、（１００）面または（１１０）面と対応し、
前記第３ピラーおよび前記第４ピラーは、平面視において矩形状の前記第１領域を、矩形状に少なくもとも２周以上スパイラル状に囲み、
第１周目は、前記矩形状の前記第１領域の各辺に沿って配置され、
第２周目は、前記第１周目の各辺に沿って配置され、
前記第１周目の第１辺と前記第２周目の第１辺との間隔は、前記第１周目の第２辺と前記第２周目の第２辺との間隔と異なる、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１周目の第１辺と前記第２周目の第１辺との間隔は、前記第１周目の第２辺と前記第２周目の第２辺との間隔より小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、パワー半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持しつつオン抵抗を抑制するために、スーパージャンクション構造の採用が検討されている。
【０００３】
例えば、特許文献１には、セル領域および周辺領域に、スーパージャンクション構造を採用した半導体装置が開示されている。そして、上記周辺領域は、スパイラル領域を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／０２００４９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴの性能を向上させるために、その構造や製造方法に関し、更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体装置は、半導体素子が形成されているセル領域を、角部を有するスパイラル状のピラーで囲む。
【０００９】
本願において開示される一実施の形態に示される半導体装置の製造方法は、半導体素子が形成されているセル領域を囲む周辺領域の第１導電型の半導体層に、第１領域をスパイラル状に囲む溝であって、角部を構成する第１側面と第２側面とを有する溝を形成し、この溝を第２導電型の半導体で埋め込む工程を有する。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体装置（半導体チップ）の構成を模式的に示す平面図である。
【図２】実施の形態１の半導体装置の構成を示す断面図である。
【図３】実施の形態１の半導体装置のｐ型カラム領域の構成を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す平面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す平面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１８】（Ａ）および（Ｂ）は、比較例１および比較例２の半導体装置の構成を示す平面図である。
【図１９】比較例３の半導体装置の構成を示す平面図である。
【図２０】（Ａ）および（Ｂ）は、比較例３の半導体装置の構成を示す平面図である。
【図２１】実施の形態１の半導体装置および比較例の耐圧と濃度の関係を示すグラフである。
【図２２】周辺領域における中間領域からの距離と耐圧との関係を模式的に示すグラフである。
【図２３】実施の形態２の応用例１の半導体装置の構成を示す平面図である。
【図２４】（Ａ）および（Ｂ）は、実施の形態２の応用例２の半導体装置の構成を説明するための平面図である。
【図２５】実施の形態２の応用例３の半導体装置の構成を示す平面図である。
【図２６】（Ａ）は、実施の形態２の応用例４の半導体装置の構成を説明するための平面図であり、（Ｂ）は、実施の形態２の応用例４の半導体装置の耐圧と濃度の関係を示すグラフである。
【図２７】実施の形態２の応用例５の半導体装置の構成を説明するための平面図である。
【図２８】実施の形態２の応用例６の半導体装置の構成を説明するための平面図である。
【図２９】実施の形態２の応用例６の半導体装置の構成を説明するための平面図である。
【図３０】（Ａ）および（Ｂ）は、実施の形態２の応用例６の半導体装置の構成を説明するための断面図である。
【図３１】実施の形態２の応用例６の半導体装置の構成を説明するための断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
［構造説明］
図１は、本実施の形態の半導体装置（半導体チップ）の構成を模式的に示す平面図である。図２は、本実施の形態の半導体装置の構成を示す断面図である。図２に示す断面は、例えば、図１のＡ−Ａ部と対応する。本実施の形態の半導体装置（半導体素子）は、縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ばれることもある。図３は、本実施の形態の半導体装置のｐ型カラム領域の構成を示す平面図である。
【００１９】
図１に示すように、本実施の形態の半導体装置（半導体チップ）の上面からの平面視における形状は、矩形状である。そして、本実施の形態の半導体装置は、セル領域ＣＲと、中間領域ＴＲと、周辺領域（ターミネーション部、終端部ともいう）ＰＥＲとを有している。セル領域ＣＲは、略矩形の半導体装置の中央部に配置され、中間領域ＴＲは、セル領域ＣＲの外側を囲むように配置され、周辺領域ＰＥＲは、中間領域ＴＲを囲むように配置されている。以下、図２を参照しながら、各領域における半導体装置の構成を説明する。
【００２０】
（１）セル領域ＣＲの構造
図２に示すように、セル領域ＣＲには、パワーＭＯＳＦＥＴが形成されている。このパワーＭＯＳＦＥＴは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳの主表面に形成されている。エピタキシャル層ＥＰＳは、複数のｐ型カラム領域（ｐ型ピラー、ピラーともいう）ＰＣ１と複数のｎ型カラム領域（ｎ型ピラー、ピラーともいう）ＮＣ１とから成る。ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とはＸ方向に交互に配置されている。このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造を、スーパージャンクション（Superjunction）構造と言う。図３に示すように、ｐ型カラム領域ＰＣ１の上面からの平面視における形状は、ライン状（Ｙ方向に長辺を有する矩形状）である。
【００２１】
例えば、ここでは、ｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）、奥行き（Ｙ方向の寸法）および深さ（Ｚ方向の寸法）と、ｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）、奥行き（Ｙ方向の寸法）および深さ（Ｚ方向の寸法）とがそれぞれ同じになるように設計されている。
【００２２】
ｎ型カラム領域ＮＣ１は、例えば柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域ＮＣ１のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。ｎ型カラム領域ＮＣ１は、２つのｐ型カラム領域ＰＣ１で挟まれている。複数のｎ型カラム領域ＮＣ１は、それぞれｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２３】
ｐ型カラム領域ＰＣ１は、例えば柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。ｐ型カラム領域ＰＣ１のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。ｐ型カラム領域ＰＣ１は、２つのｎ型カラム領域ＮＣ１で挟まれている。複数のｐ型カラム領域ＰＣ１は、それぞれｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）だけ離間して配置されている。
【００２４】
このようなｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）の主表面にパワーＭＯＳＦＥＴが形成されている。
【００２５】
パワーＭＯＳＦＥＴは、ｎ型カラム領域ＮＣ１上にゲート絶縁膜ＧＯＸを介して配置されたゲート電極ＧＥを有する。ゲート絶縁膜ＧＯＸとしては、例えば、酸化シリコン膜を用いることができる。また、ゲート絶縁膜ＧＯＸとしては、酸化シリコン膜以外に、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜などを用いてもよい。また、ゲート電極ＧＥとしては、例えば、多結晶シリコン膜を用いることができる。
【００２６】
ゲート電極ＧＥの両側のｐ型カラム領域ＰＣ１の上部にはチャネル領域ＣＨが配置されている。このチャネル領域ＣＨに内包されるようにソース領域ＳＲが配置されている。チャネル領域ＣＨは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成され、ソース領域ＳＲは、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。前述したように、ｎ型カラム領域ＮＣ１と半導体基板１Ｓによって、パワーＭＯＳＦＥＴのドレイン領域が構成されている。
【００２７】
パワーＭＯＳＦＥＴのゲート電極ＧＥに電位が印加された場合には、チャネル領域ＣＨに形成された反転層を介して、ソース領域ＳＲからドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ）に、キャリア（電子）が流れる。言い換えれば、チャネル領域ＣＨに形成された反転層を介して、ドレイン領域（ｎ型カラム領域ＮＣ１、半導体基板１Ｓ）からソース領域ＳＲに、電流が流れる。
【００２８】
Ｙ方向に延在するゲート電極ＧＥ、その下方のｎ型カラム領域ＮＣ１、およびその両側のソース領域ＳＲを単位セルとし、これらが繰り返し配置されている。複数の単位セルが、並列に接続され、１つのパワーＭＯＳＦＥＴが形成されている。
【００２９】
また、ソース領域ＳＲの中央部分には、エピタキシャル層ＥＰＳの上面からチャネル領域ＣＨに達するボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、例えばボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。このボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高くなっている。
【００３０】
ゲート電極ＧＥの上面および両側の側壁は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬとしては、例えば、酸化シリコン膜を用いることができる。ボディコンタクト領域ＢＣおよびその両側のソース領域ＳＲ上の層間絶縁膜ＩＬは除去されコンタクトホールが形成されている。このコンタクトホールおよび層間絶縁膜ＩＬ上には、ソース電極ＳＥが配置されている。ソース電極ＳＥとしては、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００３１】
これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続されるとともに、ボディコンタクト領域ＢＣを介してチャネル領域ＣＨとも電気的に接続されることになる。このボディコンタクト領域ＢＣは、ソース電極ＳＥとのオーミック接触を確保する機能を有し、このボディコンタクト領域ＢＣが存在することにより、ソース領域ＳＲとチャネル領域ＣＨとは同電位で電気的に接続されることになる。
【００３２】
したがって、ソース領域ＳＲをエミッタ領域とし、チャネル領域ＣＨをベース領域とし、かつｎ型カラム領域ＮＣ１をコレクタ領域とする寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域ＳＲとチャネル領域ＣＨとが同電位で電気的に接続されているということは、寄生ｎｐｎバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生ｎｐｎバイポーラトランジスタのオン動作を抑制することができる。
【００３３】
ソース電極ＳＥ上には、ソース電極ＳＥを部分的に覆うように、表面保護膜ＰＡＳが配置されている。表面保護膜ＰＡＳとしては、例えば、酸化シリコン膜を用いることができる。ソース電極ＳＥの一部領域は、表面保護膜ＰＡＳから露出している。また、半導体基板１Ｓの裏面（エピタキシャル層ＥＰＳが形成された主面と反対側の面）には、金属膜からなるドレイン電極ＤＥが配置されている。
【００３４】
（２）中間領域ＴＲの構造
図２に示すように、中間領域ＴＲには、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲおよびソース引き出し電極ＳＰＥが形成されている。
【００３５】
ゲート引き出し部ＧＰＵおよびゲート引き出し電極ＧＰＥは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。ソース引き出し領域ＳＰＲは、エピタキシャル層ＥＰＳの上部に配置されている。
【００３６】
この中間領域ＴＲにおいても、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置されている。別の言い方をすれば、図３に示すように、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とが交互に配置された矩形領域のうち、中央部のセル領域ＣＲの外周領域が中間領域ＴＲとなる。このため、中間領域ＴＲのＹ方向に延在する辺（図３の左右の辺）に沿っては、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とが交互に配置されている。また、中間領域ＴＲのＸ方向に延在する辺（図３の上下の辺）に沿っては、セル領域ＣＲから延在するライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１のそれぞれの端部が交互に配置されることとなる。
【００３７】
このように、中間領域ＴＲにおけるｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）は、セル領域ＣＲにおけるｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１とが周期的に配置された構造体（エピタキシャル層ＥＰＳ）と同様の構成である。
【００３８】
ゲート引き出し部ＧＰＵは、エピタキシャル層ＥＰＳにゲート絶縁膜ＧＯＸを介して配置されている。このゲート引き出し部ＧＰＵの下方にも、チャネル領域ＣＨが配置されている。そして、このゲート引き出し部ＧＰＵの上面および両側の側壁を覆うように層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬの一部にゲート引き出し部ＧＰＵの上面の一部を露出する開口部が形成されている。また、ゲート引き出し部ＧＰＵとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。
【００３９】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ゲート引き出し電極ＧＰＥが配置されている。ゲート引き出し電極ＧＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４０】
ここで、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されており、ゲート引き出し電極ＧＰＥに印加されたゲート電圧は、ゲート引き出し部ＧＰＵを介して、複数のゲート電極ＧＥのそれぞれに印加される。
【００４１】
エピタキシャル層ＥＰＳの上部には、セル領域ＣＲから延在するチャネル領域ＣＨが形成されている。このチャネル領域ＣＨに内包されるようにソース引き出し領域ＳＰＲが配置されている。ソース引き出し領域ＳＰＲは、ソース領域ＳＲと同様に、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域から構成されている。
【００４２】
上記チャネル領域ＣＨ上を覆うように、エピタキシャル層ＥＰＳの上面上に層間絶縁膜ＩＬが配置されており、この層間絶縁膜ＩＬには、ソース引き出し領域ＳＰＲを露出するように開口部が形成されている。
【００４３】
そして、開口部内を含む層間絶縁膜ＩＬ上に、ソース引き出し電極ＳＰＥが配置されている。ソース引き出し電極ＳＰＥとしては、ソース電極ＳＥと同様に、例えば、チタンタングステン膜からなるバリア導体膜とその上部のアルミニウム膜からなる主導体膜との積層膜を用いることができる。
【００４４】
中間領域ＴＲにおいても、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを部分的に覆うように、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されており、ゲート引き出し電極ＧＰＥの一部領域およびソース引き出し電極ＳＰＥの一部領域は、表面保護膜ＰＡＳから露出している。
【００４５】
（３）周辺領域ＰＥＲの構造
図２に示すように、周辺領域ＰＥＲには、フィールドプレート電極（電極、ダミー電極とも言う）ＦＦＰが形成されている。
【００４６】
フィールドプレート電極ＦＦＰは、半導体基板１Ｓ上のエピタキシャル層ＥＰＳ上に配置されている。
【００４７】
この周辺領域ＰＥＲにおいても、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とが周期的に配置されている。但し、周辺領域ＰＥＲにおいては、スパイラル状のｐ型カラム領域ＰＣ３と、スパイラル状のｎ型カラム領域ＮＣ３とが配置されている。スパイラル状は、一筆書き状である。
【００４８】
即ち、図３に示すように、ｐ型カラム領域ＰＣ３は、中間領域ＴＲを区画する矩形状の領域の角部（起点、始点）Ｃａから中間領域ＴＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。さらに、この第２周のｐ型カラムと連続して、第２周のｐ型カラムを囲むように、第３周のｐ型カラムが配置されている。このように第ｎ−１周のｐ型カラムを囲むように、第ｎ周のｐ型カラムが配置され、中間領域ＴＲが、ｎ周のスパイラル状のｐ型カラムで囲まれることとなる。図３においては、第１周から第９周のｐ型カラムが示されている（ｎ＝９）。
【００４９】
第ｎ−１周のカラムと第ｎ周のｐ型カラムとの間隔は、一定であり、例えば、ｐ型カラム領域ＰＣ３間の間隔は、ｎ型カラム領域ＮＣ３の幅（Ｘ方向の寸法）と対応する。ｐ型カラム領域ＰＣ３のうち、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間が、ｎ型カラム領域ＮＣ３となる。よって、ｎ型カラム領域ＮＣ３も、角部Ｃａと第２周のｐ型カラムとの間の点Ｃｂを起点として、第１周のｐ型カラムを囲むように、第１周のｐ型カラムに沿って、第１周のｎ型カラムが配置され、この第１周のｎ型カラムと連続して、第２周のｐ型カラムを囲むように、第２周のｐ型カラムに沿って、第２周のｎ型カラムが配置されている。さらに、この第２周のｎ型カラムと連続して、第３周のｐ型カラムを囲むように、第３周のｐ型カラムに沿って、第３周のｎ型カラムが配置されている。このように第ｎ周のｐ型カラムを囲むように、第ｎ周のｐ型カラムに沿って第ｎ周のｎ型カラムが配置される。図３においては、第１周から第８周のｎ型カラムが示されている（ｎ＝８）。
【００５０】
例えば、ここでは、ｐ型カラム領域ＰＣ３の幅および深さ（Ｚ方向の寸法）と、ｎ型カラム領域ＮＣ３の幅および深さ（Ｚ方向の寸法）とは、同じになるように設計されている。また、ｐ型カラム領域ＰＣ３の幅および深さ（Ｚ方向の寸法）と、ｎ型カラム領域ＮＣ３の幅および深さ（Ｚ方向の寸法）とは、ｐ型カラム領域ＰＣ１の幅（Ｘ方向の寸法）および深さ（Ｚ方向の寸法）と、ｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）および深さ（Ｚ方向の寸法）と、それぞれ同じになるように設計されている。
【００５１】
ｎ型カラム領域ＮＣ３は、スパイラル状の柱形状をしており、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が導入された半導体領域（エピタキシャル層）から構成されている。ｎ型カラム領域ＮＣ３のｎ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。
【００５２】
ｐ型カラム領域ＰＣ３は、スパイラル状の柱形状をしており、ボロン（Ｂ）などのｐ型不純物が導入された半導体領域から構成されている。ｐ型カラム領域ＰＣ１のｐ型不純物濃度は、例えば３．０×１０１５／ｃｍ３である。
【００５３】
このように、中間領域ＴＲを、スパイラル状のｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とで囲んだ構造体（エピタキシャル層ＥＰＳ）としても、Ｘ方向およびＹ方向においてｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とが交互に周期的に配置されることとなる。
【００５４】
このような、周辺領域ＰＥＲを、スパイラル状のｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とで囲んだ構造体（エピタキシャル層ＥＰＳ）上に、フィールドプレート電極ＦＦＰが形成されている（図２）。フィールドプレート電極ＦＦＰとしては、ゲート電極ＧＥと同様に、例えば、多結晶シリコン膜を用いることができる。フィールドプレート電極ＦＦＰ上は、層間絶縁膜ＩＬにより覆われている。層間絶縁膜ＩＬ上には、酸化シリコン膜からなる表面保護膜ＰＡＳが配置されている。このように、フィールドプレート電極ＦＦＰを設けることにより、電界集中を緩和し、耐圧を向上させることができる。
【００５５】
フィールドプレート電極ＦＦＰは、例えば、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３の境界の上方に配置され、ｐ型カラム領域ＰＣ１とｎ型カラム領域ＮＣ１と同様に、スパイラル状に配置される（図２８参照）。
【００５６】
上述したようなｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００５７】
例えば、スーパージャンクション構造を採用せず、ｎ型のエピタキシャル層の主表面にパワーＭＯＳＦＥＴを配置した場合は、エピタキシャル層の不純物濃度を低くし、エピタキシャル層に形成される空乏層を延ばすことにより、耐圧を確保する必要がある。
【００５８】
したがって、高耐圧を実現するためには、低不純物濃度のエピタキシャル層の厚さを厚くする必要がある。一方、低不純物濃度のエピタキシャル層を厚くすると、パワーＭＯＳＦＥＴのオン抵抗が高くなる。つまり、パワーＭＯＳＦＥＴにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にある。
【００５９】
これに対し、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、パワーＭＯＳＦＥＴを配置した場合には、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）との境界領域、即ち、縦方向（Ｚ方向）に延びるｐｎ接合から、横方向に空乏層が延びる。このため、スーパージャンクション構造のパワーＭＯＳＦＥＴでは、オン抵抗の低減のため、電流通路となるｎ型カラム領域ＮＣ１の不純物濃度を高くしても、縦方向（Ｚ方向）に延びるｐｎ接合から横方向に空乏層が広がるため、耐圧を確保することができる。
【００６０】
このように、ｐ型カラム領域（ＰＣ１）とｎ型カラム領域（ＮＣ１）とが周期的に配置された構造を採用することにより、高耐圧を確保しながら、オン抵抗を低減することができる。
【００６１】
また、セル領域ＣＲだけでなく、中間領域ＴＲおよび周辺領域ＰＥＲにおいても、ｐ型カラム領域（ＰＣ１、ＰＣ３）とｎ型カラム領域（ＮＣ１、ＮＣ３）とを周期的に配置することで、セル領域ＣＲを囲むように空乏層が広がるため、さらに、耐圧を向上させることができる。
【００６２】
そして、本実施の形態においては、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３をスパイラル状に配置したので、追って詳細に説明するように、電界集中を緩和し、耐圧を向上させることができる。
【００６３】
なお、セル領域ＣＲ、中間領域ＴＲおよび周辺領域ＰＥＲに形成される部材は上記のものに限られず、他の部材を配置してもよい。例えば、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３の他、ガードリングなどを設けてもよい。
【００６４】
［製法説明］
次いで、図４〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、本実施の形態の半導体装置の構成をより明確にする。図４〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置は、いわゆる「トレンチフィル法」と呼ばれる方法を用いて製造される。本実施の形態の半導体装置において、セル領域ＣＲおよび中間領域ＴＲのｐｎ接合の耐圧は、例えば、６００Ｖ〜６５０Ｖ程度、周辺領域ＰＥＲのｐｎ接合の耐圧は、７００Ｖ〜７５０Ｖ程度である。
【００６５】
まず、図４に示すように、主面（表面、上面）上にｎ型半導体層からなるエピタキシャル層ＥＰＩを形成した半導体基板１Ｓを用意する。例えば半導体基板１Ｓは、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。また、エピタキシャル層ＥＰＩのｎ型不純物濃度は、例えば３．４×１０１５／ｃｍ３程度であり、エピタキシャル層ＥＰＩの厚さは、例えば４０μｍ〜５０μｍ程度である。
【００６６】
次いで、図５に示すように、エピタキシャル層ＥＰＩ上にフォトレジスト膜ＰＲを形成し、露光、現像する。これにより、エピタキシャル層ＥＰＩ上のｎ型カラム領域（ＮＣ１、ＮＣ３）の形成領域にフォトレジスト膜ＰＲが形成される。即ち、セル領域ＣＲおよび中間領域ＴＲには、ライン状のフォトレジスト膜ＰＲが形成され、周辺領域ＰＥＲには、スパイラル状のフォトレジスト膜ＰＲが形成される。別の言い方をすれば、ｐ型カラム領域（ＰＣ１、ＰＣ３）の形成領域のエピタキシャル層ＥＰＩが露出する。即ち、セル領域ＣＲおよび中間領域ＴＲにおいて、ライン状のエピタキシャル層ＥＰＩの露出部が形成され、周辺領域ＰＥＲには、スパイラル状のエピタキシャル層ＥＰＩの露出部が形成される。なお、セル領域ＣＲ（中間領域ＴＲを含む）と周辺領域ＰＥＲの露光（レチクルの転写）は、一度に行ってもよいが、領域毎に個別に行ってもよい。
【００６７】
次いで、フォトレジスト膜ＰＲをマスクとしてエピタキシャル層ＥＰＩをエッチングする。これにより、ｐ型カラム領域（ＰＣ１、ＰＣ３）の形成領域のエピタキシャル層ＥＰＩが除去され、溝（トレンチともいう、ＤＴ１、ＤＴ３）が形成される。次いで、図６に示すように、フォトレジスト膜ＰＲをアッシングなどにより除去する。このように、露光、現像により所望の形状に加工したフォトレジスト膜、または、ハードマスク膜などをマスクとして、エッチングを行うことにより、下層の膜を所望の形状に加工することをパターニングという。
【００６８】
ここで、図６および図７に示すように、セル領域ＣＲおよび中間領域ＴＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ１と、周辺領域ＰＥＲのエピタキシャル層ＥＰＩに形成された溝をＤＴ３とする。溝ＤＴ１は、ライン状であり、溝ＤＴ３は、スパイラル状である（図７）。
【００６９】
例えば、溝ＤＴ１の幅（Ｘ方向の寸法）および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。そして、溝ＤＴ１間に残存するエピタキシャル層ＥＰＩが、ライン状のｎ型カラム領域ＮＣ１となる。例えば、ｎ型カラム領域ＮＣ１の幅（Ｘ方向の寸法）および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。
【００７０】
また、溝ＤＴ３の幅および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。そして、溝ＤＴ３間に残存するエピタキシャル層ＥＰＩが、スパイラル状のｎ型カラム領域ＮＣ３となる。例えば、ｎ型カラム領域ＮＣ３の幅および深さ（Ｚ方向の寸法）は、それぞれ、２〜５μｍ、４０〜６０μｍ程度である。
【００７１】
次いで、図８に示すように、埋め込みエピタキシャル成長法により、溝ＤＴ１、ＤＴ３の内部およびエピタキシャル層ＥＰＩ上に、ｐ型のエピタキシャル層ＥＰを形成する。即ち、溝ＤＴ１、ＤＴ３の底面、側壁（側面）からエピタキシャル層ＥＰを成長させ、溝ＤＴ１、ＤＴ３の内部を埋め込む。この際、溝間に位置するエピタキシャル層ＥＰＩ上や、溝ＤＴ１、ＤＴ３が埋め込まれた後の上部にもエピタキシャル層ＥＰが成長する。ここで、溝ＤＴ３は、スパイラル状であるため、Ｘ方向に延在する側面とＹ方向に延在する側面との双方からエピタキシャル層ＥＰが成長するが、溝ＤＴ３は、角部を有するスパイラル状であるため、精度良くエピタキシャル層ＥＰを埋め込むことができる。詳細は、後述する（図１９、図２０参照）。
【００７２】
次いで、図９に示すように、溝ＤＴ１、ＤＴ３上部のエピタキシャル層ＥＰを、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて除去することにより、溝ＤＴ１、ＤＴ３の内部にエピタキシャル層ＥＰを埋め込む。これにより、ライン状のｐ型カラム領域ＰＣ１と、スパイラル状のｐ型カラム領域ＰＣ３が形成される。また、別の言い方をすれば、複数のｐ型カラム領域ＰＣ１、ｐ型カラム領域ＰＣ３、複数のｎ型カラム領域ＮＣ１およびｎ型カラム領域ＮＣ３とから成るエピタキシャル層ＥＰＳが形成される。
【００７３】
以上の工程により、セル領域ＣＲおよび中間領域ＴＲにおいては、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とがＸ方向に交互に周期的に配置された構造体が形成され、周辺領域ＰＥＲにおいては、中間領域ＴＲを囲むスパイラル状のｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３よりなる構造体が形成される（図１０）。
【００７４】
次いで、エピタキシャル層ＥＰＳの主表面に、パワーＭＯＳＦＥＴ、ゲート引き出し部ＧＰＵ、ゲート引き出し電極ＧＰＥ、ソース引き出し領域ＳＰＲ、ソース引き出し電極ＳＰＥおよびフィールドプレート電極ＦＦＰなどを形成する。
【００７５】
例えば、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、チャネル領域ＣＨの形成領域に開口部を有するマスク膜を形成する。次いで、このマスク膜をマスクとして、不純物イオンを注入することにより、チャネル領域ＣＨを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、チャネル領域ＣＨとなるｐ型半導体領域を形成することができる。
【００７６】
次いで、上記マスク膜を除去し、エピタキシャル層ＥＰＳ上にゲート絶縁膜ＧＯＸを形成し、さらに、このゲート絶縁膜ＧＯＸ上に導体膜ＰＦ１を形成する。例えば、エピタキシャル層ＥＰＳの表面を熱酸化することにより、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を形成する。次いで、酸化シリコン膜上に、ＣＶＤ法などを用いて、多結晶シリコン膜を堆積する。ゲート絶縁膜ＧＯＸとしては、上記酸化シリコン膜に変えて、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。また、ＣＶＤ法などによりゲート絶縁膜ＧＯＸを形成してもよい。
【００７７】
次いで、図１２に示すように、ｎ型カラム領域ＮＣ１上に、ゲート電極ＧＥを形成する。また、中間領域ＴＲに、ゲート引き出し部ＧＰＵを形成する。また、スパイラル状のｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３とのｐｎ接合上に、フィールドプレート電極ＦＦＰを形成する。例えば、導体膜ＰＦ１上に、ゲート電極ＧＥの形成領域、ゲート引き出し部ＧＰＵの形成領域およびフィールドプレート電極ＦＦＰの形成領域を覆うフォトレジスト膜を形成し、このフォトレジスト膜をマスクとして、導体膜ＰＦ１をエッチングする。これにより、ゲート電極ＧＥおよびフィールドプレート電極ＦＦＰを形成することができる。例えば、図１３に示すように、ゲート電極ＧＥは、ｎ型カラム領域ＮＣ１と同様にライン状に形成され、ゲート引き出し部ＧＰＵは、複数のゲート電極ＧＥと電気的に接続されるように形成される。また、フィールドプレート電極ＦＦＰは、スパイラル状に形成される。
【００７８】
次いで、図１４に示すように、ソース領域ＳＲおよびソース引き出し領域ＳＰＲを形成する。例えば、周辺領域ＰＥＲおよび中間領域ＴＲのソース引き出し領域ＳＰＲの形成領域以外の領域をフォトレジスト膜で覆い、このフォトレジスト膜およびセル領域ＣＲのゲート電極ＧＥをマスクとして、ｎ型不純物イオンを注入する。例えば、不純物イオンとして、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物イオンを注入する。これにより、セル領域ＣＲのゲート電極ＧＥ間にソース領域ＳＲとなるｎ型半導体領域を形成することができる。また、中間領域ＴＲにソース引き出し領域ＳＰＲとなるｎ型半導体領域を形成することができる。セル領域ＣＲに形成された複数のソース領域ＳＲは、中間領域ＴＲに形成されたソース引き出し領域ＳＰＲと電気的に接続されている。
【００７９】
次いで、ゲート電極ＧＥ、ゲート引き出し部ＧＰＵおよびフィールドプレート電極ＦＦＰを覆う層間絶縁膜ＩＬを形成する。例えば、ゲート電極ＧＥ等の上に、ＣＶＤ法により、酸化シリコン膜を堆積する。次いで、層間絶縁膜ＩＬ上に、ボディコンタクト領域ＢＣの形成領域、ゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲ上に開口部を有するフォトレジスト膜を形成する。次いで、このフォトレジスト膜をマスクとして、セル領域ＣＲの隣り合うゲート電極ＧＥ間に位置するソース領域ＳＲ上の層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。この際、開口部の底部がエピタキシャル層ＥＰＳの表面より低くなるようにオーバーエッチングを行う。これにより、開口部の底部の側壁からソース領域ＳＲが露出する。また、中間領域ＴＲのゲート引き出し部ＧＰＵ上およびソース引き出し領域ＳＰＲの層間絶縁膜ＩＬをエッチングすることにより、開口部を形成する。
【００８０】
次いで、中間領域ＴＲおよび周辺領域ＰＥＲを覆うフォトレジスト膜を形成し、このフォトレジスト膜および層間絶縁膜ＩＬをマスクとして不純物イオンを注入することによりボディコンタクト領域ＢＣを形成する。例えば、不純物イオンとして、ボロン（Ｂ）などのｐ型不純物イオンを注入する。これにより、ボディコンタクト領域ＢＣとなるｐ型半導体領域を形成することができる。ボディコンタクト領域ＢＣは、ソース領域ＳＲの中央部に位置し、その底部はチャネル領域ＣＨに達している。そして、ボディコンタクト領域ＢＣの不純物濃度は、チャネル領域ＣＨの不純物濃度よりも高い。
【００８１】
次いで、図１５に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。例えば、ボディコンタクト領域ＢＣ、ゲート引き出し部ＧＰＵおよびソース引き出し領域ＳＰＲ上を含む層間絶縁膜ＩＬ上に金属膜を形成する。例えば、チタンタングステン膜とその上部のアルミニウム膜との積層膜をスパッタリング法などにより形成する。次いで、金属膜をパターニングすることにより、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを形成する。セル領域ＣＲのソース電極ＳＥは、ソース領域ＳＲとボディコンタクト領域ＢＣとに電気的に接続される。中間領域ＴＲのゲート引き出し電極ＧＰＥは、ゲート引き出し部ＧＰＵと電気的に接続される。また、中間領域ＴＲのソース引き出し電極ＳＰＥは、ソース引き出し領域ＳＰＲと電気的に接続される。
【００８２】
次いで、図１６および図１７に示すように、ソース電極ＳＥ、ゲート引き出し電極ＧＰＥおよびソース引き出し電極ＳＰＥを覆うように表面保護膜ＰＡＳを形成する。そして、表面保護膜ＰＡＳをパターニングすることにより、ソース電極ＳＥの一部領域と、ゲート引き出し電極ＧＰＥの一部領域と、ソース引き出し電極ＳＰＥの一部領域とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。
【００８３】
次いで、半導体基板１Ｓの主面と反対側の裏面から半導体基板１Ｓを研削して、半導体基板１Ｓを薄膜化した後、半導体基板１Ｓの裏面に、ドレイン電極ＤＥを形成する（図１７参照）。例えば、半導体基板１Ｓの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜よりなるドレイン電極ＤＥを形成することができる。
【００８４】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００８５】
本実施の形態のように、トレンチフィル法を用いて、ｐ型カラム領域（ＰＣ１、ＰＣ３）およびｎ型カラム領域（ＮＣ１、ＮＣ３）を形成した場合には、ｐ型カラム領域（ＰＣ１、ＰＣ３）とｎ型カラム領域（ＮＣ１、ＮＣ３）の間隔を狭くすることができ、オン抵抗を低減し、耐圧を確保することができる。
【００８６】
即ち、オン抵抗を低減するためには、電流通路であるｎ型カラム領域のｎ型不純物濃度を高くすることが望ましい。しかしながら、ｎ型カラム領域のｎ型不純物濃度を高くすると、ｎ型カラム領域への空乏層の延びが小さくなる。このため、ｎ型カラム領域全体を空乏化させるためには、ｎ型カラム領域の幅を狭くする必要がある。トレンチフィル法によれば、ｐ型カラム領域（ＰＣ１、ＰＣ３）およびｎ型カラム領域（ＮＣ１、ＮＣ３）の微細化に容易に対応することができる。特に、アスペクト比が１２以上の微細な溝が繰り返し形成されるような場合でも、精度良く、溝を埋め込むことができ、ｎ型またはｐ型のカラム領域を形成することができる。アスペクト比とは、溝の深さ／幅である。
【００８７】
一方、ｎ型またはｐ型のカラム領域を形成する方法として、マルチエピタキシャル法がある。この方法では、エピタキシャル成長法によるｎ型層の形成と、イオン注入法によるｐ型層の形成を繰り返し、多層のｎ型層よりなるｎ型カラム領域と、多層のｐ型層よりなるｐ型カラム領域を形成する。この場合、イオン注入した不純物イオンが横方向に拡散するため、ｐ型カラム領域とｎ型カラム領域との間隔を狭く均一にすることは困難である。特に、ｐ型カラム領域のアスペクト比が大きい場合には、深い位置での横方向の拡散が大きくなるため、ｐ型カラム領域とｎ型カラム領域との間隔を狭く均一にすることはますます困難となる。
【００８８】
このように、「トレンチフィル法」によれば、「マルチエピタキシャル法」と比較し、ｐ型カラム領域とｎ型カラム領域との間隔をより狭くする（例えば、ｐ型のカラム領域のアスペクト比を１２以上とする）ことができる。これにより、オン抵抗を低減し、耐圧を向上させることができる。また、「トレンチフィル法」によれば、「マルチエピタキシャル法」よりスループットの点でも有利である。
【００８９】
以上、構造説明および製法説明を通じて詳細に説明した本実施の形態の半導体装置によれば、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３をスパイラル状に配置したので、電界集中を緩和し、耐圧を向上させることができる。
【００９０】
図１８（Ａ）および（Ｂ）は、比較例１および比較例２の半導体装置の構成を示す平面図である。
【００９１】
図１８（Ａ）に示す比較例１では、周辺領域ＰＥＲにおいて、ｐ型カラム領域ＰＣ３およびｎ型カラム領域（ＮＣ３）が、Ｘ方向に延在するライン状またはＹ方向に延在するライン状に配置されている。ｐ型カラム領域ＰＣ３間がｎ型カラム領域（ＮＣ３）となる。
【００９２】
このようなｐ型カラム領域ＰＣ３のレイアウトによれば、Ｘ方向に延在するライン状のｐ型カラム領域ＰＣ３とＹ方向に延在するライン状のｐ型カラム領域ＰＣ３との近接箇所（コーナー部、繋ぎ目）が生じる。このような、箇所には電界が集中し易く、ホットスポットとなりやすいことが確認されている。これは、上記箇所においては、ｐｎ接合から、横方向に延びる空乏層が不均一となり易いためと考えられる。特に、設計の段階での不整合や、製造ばらつきによる寸法変動が生じた場合、ｐ型カラム領域ＰＣ３間がより広くなり、耐圧マージンの低下を引き起こす可能性がある。
【００９３】
図１８（Ｂ）に示す比較例２では、周辺領域ＰＥＲにおいて、中間領域ＴＲを囲むｐ型カラム領域ＰＣ３が多重に形成されている。ｐ型カラム領域ＰＣ３間がｎ型カラム領域（ＮＣ３）となる。このようなｐ型カラム領域ＰＣ３のレイアウトによれば、ｐ型カラム領域ＰＣ３の近接箇所（コーナー部、繋ぎ目）を接続した形状となるため、ホットスポットによる耐圧マージンの低下を回避することができる。しかしながら、中間領域ＴＲを個別のｐ型カラム領域ＰＣ３で囲み、各周のｐ型カラムが閉じている（ｎ型カラムも同様）ため、各周のカラムの電位差が大きくなる傾向にあり（図２２参照）、局所的に高電位が印加された場合には、例えば、設計値より低い値でブレークダウンが生じるなど、耐圧マージンが低下する恐れがある。
【００９４】
また、図１９に示すように、中間領域ＴＲを囲むｐ型カラム領域ＰＣ３において、その角部をラウンド化して配置することも可能である。図１９および図２０は、比較例３の半導体装置の構成を示す平面図である。
【００９５】
図１９に示すように、ｐ型カラム領域ＰＣ３の角部をラウンド化した場合、ラウンド化した箇所において、エピタキシャル層ＥＰの埋め込み不良が生じ易くなる。即ち、溝ＤＴ３は、Ｘ方向に延在する側面と、Ｙ方向に延在する側面とを有する。図２０に示すように、この側面は、（１００）面または（１１０）面である。例えば、図２０（Ａ）に示すように、（１００）面が露出した側面で構成される角部をラウンド化した場合、ラウンド化した箇所においては、（１１０）面が露出する。また、図２０（Ｂ）に示すように、（１１０）面が露出した側面で構成される角部をラウンド化した場合、ラウンド化した箇所においては、（１００）面が露出する。このように、異なる面方位を有する側面からエピタキシャル成長法（結晶成長法）によりエピタキシャル層ＥＰを成長させた場合、面方位により成長速度が異なる。このため、ラウンド化した箇所において、成長速度が小さくなる場合には、埋め込み不良が生じ、逆に、成長速度が大きくなる場合には、成長面と溝ＤＴ３の側壁との接合部において、転位などの欠陥が生じる。
【００９６】
これに対し、本実施の形態においては、溝ＤＴ３を、角部を有するスパイラル状とし（図７参照）、Ｘ方向に延在する側面と、Ｙ方向に延在する側面とを、例えば（１００）面または（１１０）面で構成したので、エピタキシャル層ＥＰの埋め込み特性を向上させることができる。言い換えれば、Ｘ方向に延在する側面および、Ｙ方向に延在する側面は、（１００）面または（１１０）面と対応するため、エピタキシャル層ＥＰの埋め込み特性を向上させることができる。
【００９７】
ここで、（１００）面または（１１０）面と対応する側面とは、（１００）面または（１１０）面となるよう描かれたレチクルのパターンを用いて形成された側面をいう。この場合、レチクルのパターンに対応して、Ｘ方向に延在する側面およびＹ方向に延在する側面は、（１００）面または（１１０）面となる。但し、現実には、エッチングずれなどに起因し、エッチング後の溝ＤＴ３の側面は、略（１００）面または略（１１０）面で構成され得る。言い換えれば、（１００）面または（１１０）面以外の面を含む場合もある。本実施の形態は、このような、（１００）面または（１１０）面以外の面を含む場合を除外するものではない。
【００９８】
図２１は、本実施の形態の半導体装置および比較例の耐圧と濃度の関係を示すグラフである。横軸は、ｐ型カラム領域の濃度（Ｐｅｐｉ濃度）を示し、縦軸は、耐圧（ＢＶＤＳＳ、ｐｎ接合の耐圧）を示す。３．４Ｅ＋１５は、３．４×１０１５を示す。
【００９９】
図２１に示すグラフのうち、（ａ）は、比較例１の半導体装置（図１８（Ａ）参照）、（ｂ）は、本実施の形態の半導体装置（図２、図３参照）、（ｃ）は、比較例２の半導体装置（図１８（Ｂ）参照）、（ｄ）は、本実施の形態の半導体装置であって、フィールドプレート電極を形成していない半導体装置の場合を示す。
【０１００】
（ａ）〜（ｄ）のグラフについて、耐圧のピーク（最高値）は、グラフ（ａ）では、６６０Ｖ、グラフ（ｂ）では、６８０Ｖ、グラフ（ｃ）では、６７０Ｖ程度であった。このように、本実施の形態においては、比較例１、２の場合より、耐圧が向上していることが確認できた。特に、低濃度側での耐圧が向上している。
【０１０１】
また、グラフ（ｂ）は、グラフ（ａ）やグラフ（ｃ）と比較し、ピーク近傍の曲率が小さい。即ち、耐圧の低下度合いが小さい。これは、ｐ型カラム領域の濃度が製造ばらつきなどにより変化した場合においても、広い濃度領域で高耐圧を維持できることを示している。例えば、グラフ（ａ）では、耐圧６００Ｖに対し、０．６×１０１５ｃｍ−３程度の濃度マージンしか有さないのに対し、グラフ（ｂ）では、０．９×１０１５ｃｍ−３程度の濃度マージンを有する。
【０１０２】
また、グラフ（ｂ）とグラフ（ｃ）の比較から、ｐ型カラム領域について、“複数の環状構造”とするより、“スパイラル構造”とする方が、より特性が良好であることがわかる。即ち、グラフ（ｂ）は、グラフ（ｃ）と比較しても、耐圧のピーク（最高値）が向上し、また、ピーク近傍の曲率が小さくなっている。
【０１０３】
これは、ｐ型カラム領域ＰＣ３（ｎ型カラム領域ＮＣ３）をスパイラル状に配置とすることで、ｐ型カラム領域ＰＣ３（ｎ型カラム領域ＮＣ３）の連続性が維持されるため、外周部に向かって段階的に電界が緩和され、より耐圧が向上したものと考察される。図２２は、周辺領域ＰＥＲにおける中間領域ＴＲ側からの距離Ｄと、耐圧ＢＶｄsとの関係を模式的に示すグラフである。ｐ型カラム領域ＰＣ３をスパイラル状に配置した本実施の形態の場合には、実線で示すように直線的なグラフになると考察されるのに対し、複数の環状のｐ型カラム領域を配置した比較例２の場合には、環状のｐ型カラム領域毎に電位差が生じ、破線で示すような階段状のグラフになると考察される。このように、スパイラル状にｐ型カラム領域ＰＣ３を配置することで、外周部に向かって段階的に電界が緩和され、より耐圧が向上する。
【０１０４】
また、ｐ型カラム領域について、“複数の環状構造”とするより、“スパイラル構造”とする方が、エピタキシャル層ＥＰの埋め込み時の内部応力を緩和することができる。例えば、“複数の環状構造”の溝をエピタキシャル層ＥＰにより埋め込む場合、角部において成長層がぶつかり、層中の応力が高くなる恐れがある。これに対し、“スパイラル構造”の溝をエピタキシャル層ＥＰにより埋め込む場合は、溝が連続的に繋がっているため、言い換えれば、溝が閉塞していないため、層中の応力が緩和される。よって、“複数の環状構造”とするより、“スパイラル構造”とする方が、エピタキシャル層ＥＰの埋め込み特性を向上させることができる。
【０１０５】
また、グラフ（ｂ）とグラフ（ｄ）の比較から、フィールドプレート電極を有していない場合には、耐圧が低下することがわかる。前述したように、フィールドプレート電極は、電界緩和の役割を果たすものであるため、電界緩和により、耐圧が向上することがわかる。また、濃度マージンが向上することがわかる。この点からも、上記考察の正当性が支持される。なお、グラフ（ｄ）以外の、グラフ（ａ）〜（ｃ）については、いずれもフィールドプレート電極を有している場合のデータである。
【０１０６】
このように、本実施の形態においては、周辺領域ＰＥＲのｐ型カラム領域とｎ型カラム領域をスパイラル状に配置したので、電界集中を緩和し、耐圧を向上させることができる。また、濃度マージンを向上させることができる。
【０１０７】
（実施の形態２）
本実施の形態においては、様々な応用例について説明する。なお、実施の形態１等と同様の部位には同一または関連する符号を付し、その繰り返しの説明は省略する。
【０１０８】
（応用例１）
実施の形態１（図３）においては、セル領域ＣＲおよび中間領域ＴＲに、ライン状のｐ型カラム領域ＰＣ１を配置し、周辺領域ＰＥＲに、スパイラル状のｐ型カラム領域ＰＣ３を配置したが、中間領域ＴＲのｐ型カラム領域をスパイラル状としてもよい。
【０１０９】
図２３は、本実施の形態の応用例１の半導体装置の構成を示す平面図である。中間領域ＴＲのｐ型カラム領域およびｎ型カラム領域の構成以外は、実施の形態１と同様である。
【０１１０】
図２３に示すように、本応用例においては、セル領域ＣＲに、ライン状のｐ型カラム領域ＰＣ１とライン状のｎ型カラム領域ＮＣ１とが交互に配置されている。そして、中間領域ＴＲおよび周辺領域ＰＥＲにおいては、スパイラル状のｐ型カラム領域ＰＣ３と、スパイラル状のｎ型カラム領域ＮＣ３とが配置されている。
【０１１１】
具体的には、図２３に示すように、中間領域ＴＲにおいて、セル領域ＣＲを区画する矩形状の領域の角部からセル領域ＣＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。このように、図２３においては、中間領域ＴＲに、第１周および第２周のｐ型カラムが配置されている。
【０１１２】
そして、周辺領域ＰＥＲにおいては、上記第２周のｐ型カラムと連続して、第２周のｐ型カラムを囲むように、第３周のｐ型カラムが配置され、この第３周目のｐ型カラムと連続して、第３周のｐ型カラムを囲むように、第４周のｐ型カラムが配置されている。このように、図２３においては、周辺領域ＰＥＲに、第３周から第１１周のｐ型カラムが配置されている。なお、ｐ型カラム領域ＰＣ３間がｎ型カラム領域（ＮＣ３）となる。
【０１１３】
また、本応用例の半導体装置は、溝（ＤＴ３）を形成する際に用いるレチクルのパターンを、上記ｐ型カラム領域ＰＣ１およびｐ型カラム領域ＰＣ３の形状と対応するように変更し、実施の形態１と同様の工程で形成することができる。
【０１１４】
このように、中間領域ＴＲに、スパイラル状のｐ型カラム領域ＰＣ３（ｎ型カラム領域ＮＣ３）を配置しても、実施の形態１と同様の効果を奏することができる。
【０１１５】
（応用例２）
実施の形態１（図３）においては、中間領域ＴＲを区画する矩形状の領域の角部（Ｃａ）を起点として、ここから中間領域ＴＲを囲むように、第１周目のｐ型カラムを配置したが、起点を変更してもよい。本応用例において、スパイラル状のｐ型カラム領域ＰＣ３の起点Ｓ以外は、実施の形態１と同様である。
【０１１６】
図２４は、本実施の形態の応用例２の半導体装置の構成を説明するための平面図である。図２４（Ａ）では、実施の形態１と同様に、角部を起点としている。具体的には、セル領域ＣＲを区画する矩形状の領域の角部を起点Ｓとして、ここからセル領域ＣＲを囲むように、第１周目のｐ型カラムを配置している。なお、中間領域ＴＲは、セル領域ＣＲの一部としてもよいし、また、周辺領域ＰＥＲの一部としてもよいため、ここではその表示を省略してある（図２５〜図２９についても同じ）。
【０１１７】
これに対し、図２４（Ｂ）では、角部を起点とせず、起点Ｓを、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２４（Ｂ）中の上の辺）の途中の位置と対応するように配置している。別の言い方をすれば、起点Ｓを、セル領域ＣＲの最外部のｐ型カラム領域ＰＣ１の途中の位置と対応するように配置している。
【０１１８】
このように、セル領域ＣＲの角部から起点Ｓをずらす（遠ざける）ことにより、ホットスポットが生じる箇所や破壊箇所を、より影響の少ない箇所に誘導することができる。
【０１１９】
角部においては、直線部と比較して、ｐｎ接合から横方向に延びる空乏層が不均一となり易い。このため、直線部より角部の方が、耐圧が低いと考えられる。また、角部においては、現実にホットスポットや破壊が生じた場合に、致命的な不良となり易いと考えられる。
【０１２０】
このため、スパイラル状のｐ型カラム領域ＰＣ３の起点Ｓをセル領域ＣＲの角部からずらす（遠ざける）ことにより、想定外の過電圧が印加されたような場合でも、降伏時の破壊箇所をより安定的な箇所に誘導することができ、致命的な不良の発生を低減することができる。もちろん、本応用例においても、実施の形態１と同様の効果を奏することができる。
【０１２１】
なお、本応用例の半導体装置は、溝（ＤＴ３）を形成する際に用いるレチクルのパターンを、上記ｐ型カラム領域ＰＣ３の形状と対応するように変更し、実施の形態１と同様の工程で形成することができる。
【０１２２】
また、本実施の形態においては、矩形状のセル領域ＣＲのＹ方向に延在する第１辺（図２４（Ｂ）中の上の辺）の途中の位置を起点Ｓとしたが、第２辺以降の辺の途中の位置を起点としてもよい。
【０１２３】
（応用例３）
応用例２（図２４）においては、ｐ型カラム領域ＰＣ３の起点Ｓをセル領域ＣＲの角部からずらしたが、起点Ｓをずらすことにより形成された領域に、ダミーｐ型カラム領域ＤＣを形成してもよい。本応用例において、ダミーｐ型カラム領域ＤＣ以外は、応用例２と同様である。
【０１２４】
図２５は、本実施の形態の応用例３の半導体装置の構成を示す平面図である。図２５に示すように、本応用例においても、応用例２の場合と同様に、周辺領域において、セル領域ＣＲを区画する矩形状の領域の角部からずれた位置を起点Ｓとして、セル領域ＣＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。この場合、第１周目のｐ型カラムの第１辺は、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２５中の上の辺）の途中からＹ方向に延在する。また、第１周目のｐ型カラムの第２辺は、矩形状のセル領域ＣＲのＸ方向に延在する辺（図２５中の右の辺）に沿って延在する。また、第１周目のｐ型カラムの第３辺は、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２５中の下の辺）に沿って延在する。また、第１周目のｐ型カラムの第４辺は、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２５中の左の辺）に沿って延在する。よって、第１周目のｐ型カラムの第１辺は、第３辺より短い。
【０１２５】
そして、本応用例においては、矩形状のセル領域ＣＲの角部から、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２４（Ａ）中の上の辺）の途中に位置するｐ型カラム領域ＰＣ３の起点Ｓまでの間に、ダミーｐ型カラム領域ＤＣが設けられている。
【０１２６】
このように、ダミーｐ型カラム領域ＤＣを設けることで、ダミーｐ型カラム領域ＤＣによって形成されるｐｎ接合からも横方向に空乏層が延びる。これにより、ダミーｐ型カラム領域ＤＣの近傍における耐圧を向上させることができる。もちろん、本応用例においても、実施の形態１と同様の効果を奏することができる。
【０１２７】
なお、本応用例の半導体装置は、溝（ＤＴ３）を形成する際に用いるレチクルのパターンを、上記ｐ型カラム領域ＰＣ３の形状と対応するように変更し、実施の形態１と同様の工程で形成することができる。
【０１２８】
（応用例４）
実施の形態１（図３）においては、周辺領域ＰＥＲのｐ型カラム領域ＰＣ３をスパイラル状とし、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間隔を均一としたが、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間を変更してもよい。本応用例において、ｐ型カラム領域ＰＣ３の第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間隔以外は、実施の形態１と同様である。
【０１２９】
図２６（Ａ）は、本実施の形態の応用例４の半導体装置の構成を説明するための平面図である。図２６（Ｂ）は、本実施の形態の応用例４の半導体装置の耐圧と濃度の関係を示すグラフである。横軸は、ｐ型カラム領域の濃度（Ｐｅｐｉ濃度）を示し、縦軸は、耐圧（ＢＶＤＳＳ、ｐｎ接合の耐圧）を示す。
【０１３０】
図２６（Ａ）に示すｐ型カラム領域ＰＣ３はスパイラル状であるが、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間隔（ａ、ｅ、ｉ）が異なっている。ここでは、ａ＜ｅ＜ｉの関係にある。
【０１３１】
具体的には、ｐ型カラム領域ＰＣ３は、セル領域ＣＲを区画する矩形状の領域の角部（起点）からセル領域ＣＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。そして、第１周のｐ型カラムと第２周のｐ型カラムとの間隔は、ａであり、均一となっている。なお、図２６（Ａ）において、ａ＝ｂ＝ｃ＝ｄの関係がある。
【０１３２】
さらに、上記第２周のｐ型カラムと連続して、第２周のｐ型カラムを囲むように、第３周のｐ型カラムが配置されている。そして、第２周のｐ型カラムと第３周のｐ型カラムとの間隔は、ｅであり、均一となっている。なお、図２６（Ａ）において、ｅ＝ｆ＝ｇ＝ｈの関係がある。
【０１３３】
さらに、上記第３周のｐ型カラムと連続して、第３周のｐ型カラムを囲むように、第４周のｐ型カラムが配置されている。そして、第３周のｐ型カラムと第４周のｐ型カラムとの間隔は、ｉであり、均一となっている。なお、図２６（Ａ）において、ｉ＝ｊ＝ｋ＝ｌの関係がある。
【０１３４】
このように第１周〜第ｎ周までのｐ型カラムについて、カラムの周回毎にカラム間の間隔が大きくなるように配置してもよい。
【０１３５】
このように、第１周〜第ｎ周までのｐ型カラム間隔（ピッチ）を可変化することで、周辺領域ＰＥＲの位置毎に耐圧をバランスよく調整することができる。また、セル領域ＣＲと周辺領域ＰＥＲの耐圧をバランスよく調整することができる。例えば、セル領域ＣＲの内部や、セル領域ＣＲに近い周辺領域ＰＥＲの内側においては、ｐ型カラム間を小さくし、セル領域ＣＲから離れるにしたがってｐ型カラム間を大きくすることで、耐圧をバランスよく調整することができる。
【０１３６】
なお、本応用例では、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間隔（ａ、ｅ、ｉ）について、ａ＜ｅ＜ｉの場合について説明したが、例えば、ａ＝ｅ＜ｉとしたり、ａ＞ｅ＞ｉとしたりしてもよい。
【０１３７】
また、もちろん、本応用例においても、実施の形態１と同様の効果を奏することができる。
【０１３８】
また、本応用例の半導体装置は、溝（ＤＴ３）を形成する際に用いるレチクルのパターンを、上記ｐ型カラム領域の形状と対応するように変更し、実施の形態１と同様の工程で形成することができる。
【０１３９】
図２６（Ｂ）に示すように、第ｎ−１周のｐ型カラムと第ｎ周のｐ型カラムとの間隔を変えることで、周辺領域ＰＥＲの耐圧をバランスよく調整することができる。グラフ（ａ）は、セル領域の耐圧バランスを示す。ｐ型カラム領域とｎ型カラム領域の幅の比（Ｐ／Ｎ）は、５／６である。グラフ（ｂ）は、周辺領域の耐圧バランスを示す。ｐ型カラム領域とｎ型カラム領域の幅の比（Ｐ／Ｎ）は、５／６である。グラフ（ｃ）は、周辺領域の耐圧バランスを示す。ｐ型カラム領域とｎ型カラム領域の幅の比（Ｐ／Ｎ）は、５／６、５．９、５．８、５．７である。
【０１４０】
（応用例５）
応用例４（図２６（Ａ））においては、第１周〜第ｎ周までのｐ型カラムについて、カラムの周回毎にカラム間の間隔を変更したが、各周のｐ型カラムの角部を起点として間隔を変更してもよい。
【０１４１】
図２７は、本実施の形態の応用例５の半導体装置の構成を説明するための平面図である。図２７に示すｐ型カラム領域ＰＣ３はスパイラル状であり、周辺領域において、セル領域ＣＲを区画する矩形状の領域の角部を起点として、セル領域ＣＲを囲むように、第１周目のｐ型カラムが配置され、この第１周目のｐ型カラムと連続して、第１周のｐ型カラムを囲むように、第２周のｐ型カラムが配置されている。そして、第１周目のｐ型カラムの第１辺は、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２７中の上の辺）に沿ってＹ方向に延在し、第２辺は、矩形状のセル領域ＣＲのＸ方向に延在する辺（図２７中の右の辺）に沿って延在する。また、第３辺は、矩形状のセル領域ＣＲのＹ方向に延在する辺（図２７中の下の辺）に沿って延在し、第４辺は、矩形状のセル領域ＣＲのＸ方向に延在する辺（図２７中の左の辺）に沿って延在する。そして、第２周目のｐ型カラムの第１辺は、第１周目のｐ型カラムの第１辺に沿ってＹ方向に延在している。第２周目のｐ型カラムの第１辺と第１周目のｐ型カラムの第１辺との間隔は、ａである。また、第２周目のｐ型カラムの第２辺は、第１周目のｐ型カラムの第２辺に沿ってＸ方向に延在している。第２周目のｐ型カラムの第２辺と第１周目のｐ型カラムの第２辺との間隔は、ｂであり、ｂ＞ａの関係にある。また、第２周目のｐ型カラムの第３辺は、第１周目のｐ型カラムの第３辺に沿ってＹ方向に延在している。第２周目のｐ型カラムの第３辺と第１周目のｐ型カラムの第３辺との間隔は、ｃであり、ｃ＞ｂ＞ａの関係にある。また、第２周目のｐ型カラムの第４辺は、第１周目のｐ型カラムの第４辺に沿ってＸ方向に延在している。第２周目のｐ型カラムの第４辺と第１周目のｐ型カラムの第４辺との間隔は、ｄであり、ｄ＞ｃ＞ｂ＞ａの関係にある。
【０１４２】
このように、各周のｐ型カラムの角部を起点として各周のｐ型カラムの対応する辺の間隔を変更してもよい。このようにｐ型カラム間隔（ピッチ）を可変化することで、周辺領域ＰＥＲの位置毎に耐圧をバランスよく調整することができる。また、セル領域ＣＲと周辺領域ＰＥＲの耐圧をバランスよく調整することができる。
【０１４３】
なお、本応用例では、ｐ型カラム間隔（ピッチ、ａ〜ｈ）について、順次間隔が大きくなっていく例（ａ＜ｂ＜ｃ＜ｄ＜ｅ＜ｆ＜ｇ＜ｈ）について説明したが、例えば、ａ＝ｂ＜ｃ＝ｄ＜ｅ＝ｆ＜ｇ＝ｈとしたり、ａ＞ｂ＞ｃ＞ｄ＞ｅ＞ｆ＞ｇ＞ｈとしたりしてもよい。
【０１４４】
また、もちろん、本応用例においても、実施の形態１と同様の効果を奏することができる。
【０１４５】
また、本応用例の半導体装置は、溝（ＤＴ３）を形成する際に用いるレチクルのパターンを、上記ｐ型カラム領域の形状と対応するように変更し、実施の形態１と同様の工程で形成することができる。
【０１４６】
（応用例６）
本応用例においては、フィールドプレート電極ＦＦＰの形状について説明する。図２８〜図３１は、本実施の形態の応用例６の半導体装置の構成を説明するための平面図または断面図である。実施の形態１においては、フィールドプレート電極ＦＦＰを、ｐ型カラム領域ＰＣ３とｎ型カラム領域ＮＣ３の境界の上方に配置した。即ち、図２８に示すように、フィールドプレート電極ＦＦＰを、ｐ型カラム領域ＰＣ３のセル領域ＣＲ側と逆側の端部の上方に配置した。この場合、フィールドプレート電極ＦＦＰは、ｐ型カラム領域ＰＣ３と同様に、スパイラル状に配置される。
【０１４７】
これに対し、図２９においては、フィールドプレート電極ＦＦＰを、ｐ型カラム領域ＰＣ３のセル領域ＣＲ側と逆側の端部に沿って配置しているが、フィールドプレート電極ＦＦＰを、各周のｐ型カラムの角部（起点）において周回毎に接続し、環状としている。このように、フィールドプレート電極ＦＦＰを多重に形成してもよい。
【０１４８】
また、実施の形態１においては、図３０（Ａ）に示すように、フィールドプレート電極ＦＦＰを、ｐ型カラム領域ＰＣ３のセル領域ＣＲ側と逆側の端部の上方に配置した（図２も参照）。
【０１４９】
これに対し、図３０（Ｂ）に示すように、フィールドプレート電極ＦＦＰを、ｐ型カラム領域ＰＣ３のセル領域ＣＲ側の端部の上方に配置してもよい。
【０１５０】
また、図３１に示すように、フィールドプレート電極ＦＦＰの配置位置を、各周のｐ型カラム毎に変えてもよい。例えば、フィールドプレート電極ＦＦＰを、第ｍ周目のｐ型カラムのセル領域ＣＲ側と逆側の端部の上方に位置するように配置し、第ｍ+２周目のｐ型カラムのセル領域ＣＲ側の端部との上方に位置するように配置してもよい。また、各周のｐ型カラム上に必ずしも配置する必要はなく、例えば、１つ置きに、フィールドプレート電極ＦＦＰを配置してもよい。
【０１５１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５２】
例えば、応用例１〜５の構成を適宜組み合わせて、実施の形態１に適用してもよい。例えば、ダミーｐ型カラム領域ＤＣを設ける応用例３の構成と、各周毎にｐ型カラムの間隔を変更する応用例４の構成を組み合わせて、実施の形態１に適用してもよい。
【符号の説明】
【０１５３】
１Ｓ  半導体基板
ＢＣ  ボディコンタクト領域
Ｃａ  角部
Ｃｂ  点
ＣＨ  チャネル領域
ＣＲ  セル領域
ＤＣ  ダミーｐ型カラム領域
ＤＥ  ドレイン電極
ＤＴ１  溝
ＤＴ３  溝
ＥＰ  エピタキシャル層
ＥＰＩ  エピタキシャル層
ＥＰＳ  エピタキシャル層
ＦＦＰ  フィールドプレート電極
ＧＥ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＧＰＥ  ゲート引き出し電極
ＧＰＵ  ゲート引き出し部
ＩＬ  層間絶縁膜
ＮＣ１  ｎ型カラム領域
ＮＣ３  ｎ型カラム領域
ＰＡＳ  表面保護膜
ＰＣ１  ｐ型カラム領域
ＰＣ３  ｐ型カラム領域
ＰＥＲ  周辺領域
ＰＦ１  導体膜
ＰＲ  フォトレジスト膜
Ｓ  起点
ＳＥ  ソース電極
ＳＰＥ  ソース引き出し電極
ＳＰＲ  ソース引き出し領域
ＳＲ  ソース領域
ＴＲ  中間領域
【図１】
0006375176.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006375176.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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