(57)【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に設けられた凸部と、
前記凸部の両側に設けられたブロック層と、
を有し、
前記凸部は、
前記半導体基板上に形成されたｐ型の化合物半導体層と、
前記ｐ型の化合物半導体層上に形成された活性層と、
前記活性層上に形成されたｎ型の化合物半導体層と、
を有し、
前記ブロック層は、
前記凸部の側面および前記半導体基板上に形成されたｐ型の化合物半導体よりなるｐ型ブロック層と、
前記ｐ型ブロック層上に形成された第１抵抗層と、
前記第１抵抗層上に形成されたｎ型の化合物半導体よりなるｎ型ブロック層と、
を有し、
前記第１抵抗層は、前記ｐ型ブロック層より抵抗が大きく、
前記ｎ型の化合物半導体層は、前記活性層の側面を覆う、半導体レーザ。
【請求項２】
請求項１記載の半導体レーザにおいて、
前記第１抵抗層は、Ｆｅ（鉄）が導入された化合物半導体である、半導体レーザ。
【請求項３】
請求項１記載の半導体レーザにおいて、
前記ｎ型ブロック層上に形成された第２抵抗層を有する、半導体レーザ。
【請求項４】
請求項３記載の半導体レーザにおいて、
前記第２抵抗層は、Ｆｅ（鉄）が導入された化合物半導体である、半導体レーザ。
【請求項５】
請求項１記載の半導体レーザにおいて、
前記ｐ型ブロック層の膜厚は、０．２μｍ以下である、半導体レーザ。
【請求項６】
請求項１記載の半導体レーザにおいて、
前記ｐ型ブロック層の膜厚は、０．１μｍ以下である、半導体レーザ。
【請求項７】
請求項１記載の半導体レーザにおいて、
前記ｐ型の化合物半導体層および前記ｐ型ブロック層は、ｐ型不純物を含有するＩｎＰであり、
前記ｎ型の化合物半導体層および前記ｎ型ブロック層は、ｎ型不純物を含有するＩｎＰであり、
前記第１抵抗層は、Ｆｅ（鉄）が導入されたＩｎＰである、半導体レーザ。
【請求項８】
請求項１記載の半導体レーザにおいて、
前記凸部および前記ブロック層上に形成されたｎ型の化合物半導体よりなる層を有し、
前記層の上方には、第１電極が形成され、
前記半導体基板の裏面には、第２電極が形成されている、半導体レーザ。
【請求項９】
（ａ）ｐ型の半導体基板上に、ｐ型の化合物半導体層、活性層およびｎ型の化合物半導体層が下から順に積層された凸部を形成する工程、
（ｂ）前記凸部の両側の前記半導体基板上にブロック層を形成する工程、
を有し、
前記（ａ）工程は、
（ａ１）前記半導体基板上に、第１領域に開口部を有するマスクを形成する工程、
（ａ２）前記開口部から露出した前記半導体基板上に前記ｐ型の化合物半導体層、前記活性層および前記ｎ型の化合物半導体層を下から順に形成する工程、
（ａ３）前記マスクを除去する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記凸部の側面および前記半導体基板上にｐ型の化合物半導体よりなるｐ型ブロック層を形成する工程、
（ｂ２）前記ｐ型ブロック層上に、前記ｐ型ブロック層より抵抗が大きい第１抵抗層を形成する工程、
（ｂ３）前記第１抵抗層上に、ｎ型の化合物半導体よりなるｎ型ブロック層を形成する工程、
を有し、
前記（ａ２）工程は、前記ｎ型の化合物半導体層を、前記活性層の側面を覆うように形成する工程である、半導体レーザの製造方法。
【請求項１０】
請求項９記載の半導体レーザの製造方法において、
前記（ａ２）工程は、
前記開口部から露出した前記半導体基板上に前記ｐ型の化合物半導体層および前記活性層を下から順に形成した後、前記活性層の上面および側面上に前記ｎ型の化合物半導体層を形成する工程である、半導体レーザの製造方法。
【請求項１１】
請求項９記載の半導体レーザの製造方法において、
前記ｐ型の化合物半導体層および前記ｐ型ブロック層は、ｐ型不純物を含有するＩｎＰであり、
前記ｎ型の化合物半導体層および前記ｎ型ブロック層は、ｎ型不純物を含有するＩｎＰであり、
前記第１抵抗層は、Ｆｅ（鉄）が導入されたＩｎＰである、半導体レーザの製造方法。
【請求項１２】
請求項１０記載の半導体レーザの製造方法において、
前記（ｂ）工程の後、
（ｃ）前記ｎ型ブロック層上に、前記ｐ型ブロック層より抵抗が大きい第２抵抗層を形成する工程、
（ｄ）前記凸部および前記ブロック層上にｎ型の化合物半導体よりなる層を形成する工程、
（ｅ）前記層の上方に第１電極を形成し、前記半導体基板の裏面に第２電極を形成する工程、
を有する、半導体レーザの製造方法。
【請求項１３】
請求項１２記載の半導体レーザの製造方法において、
前記ｐ型の化合物半導体層および前記ｐ型ブロック層は、ｐ型不純物を含有するＩｎＰであり、
前記ｎ型の化合物半導体層および前記ｎ型ブロック層は、ｎ型不純物を含有するＩｎＰであり、
前記第１抵抗層および前記第２抵抗層は、Ｆｅ（鉄）が導入されたＩｎＰであり、
前記ｐ型ブロック層の膜厚は、０．１μｍ以下である、半導体レーザの製造方法。
【請求項１４】
請求項９記載の半導体レーザの製造方法において、
前記ブロック層は、前記半導体基板上に選択的に成長された半導体層よりなる、半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザおよび半導体レーザの製造方法に関し、例えば、メサ型の半導体レーザに好適に利用できるものである。
【背景技術】
【０００２】
光ファイバー通信技術に適用される半導体レーザの開発が進められている。
【０００３】
例えば、特許文献１（特開２００８−５３６４９号公報）には、埋め込み型半導体レーザのリーク電流を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５３６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、光ファイバー通信技術に適用される半導体レーザの研究開発に従事しており、その性能の向上について、鋭意検討している。その過程において、半導体レーザの性能を向上させるために、その構造や製造方法に関し、更なる改善の余地があることが判明した。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本願において開示される一実施の形態に示される半導体レーザは、半導体基板上に設けられたメサ型の半導体部と、このメサ型の半導体部の両側に設けられたブロック層とを有する。そして、このブロック層は、メサ型の半導体部の側面および半導体基板上に形成されたｐ型の化合物半導体よりなるｐ型ブロック層と、ｐ型ブロック層上に形成され、ｐ型ブロック層より抵抗が大きい第１抵抗層と、第１抵抗層上に形成されたｎ型の化合物半導体よりなるｎ型ブロック層と、を有する。
【０００９】
本願において開示される一実施の形態に示される半導体レーザの製造方法は、ｐ型の半導体基板上に、ｐ型の化合物半導体層、活性層およびｎ型の化合物半導体層が下から順に形成されたメサ型の半導体部を形成する工程を有する。そして、この後、メサ型の半導体部の両側の半導体基板上にブロック層を形成する。このブロック層の形成工程は、メサ型の半導体部の側面および半導体基板上にｐ型ブロック層を形成する工程と、この上にｐ型ブロック層より抵抗が大きい抵抗層を形成する工程と、この上にｎ型ブロック層を形成する工程と、を有する。
【発明の効果】
【００１０】
本願において開示される以下に示す代表的な実施の形態に示される半導体レーザによれば、半導体レーザの特性を向上させることができる。
【００１１】
本願において開示される以下に示す代表的な実施の形態に示される半導体レーザの製造方法によれば、特性の良好な半導体レーザを製造することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１の半導体レーザの構成を示す断面図である。
【図２】実施の形態１の半導体レーザの製造工程を示す断面図である。
【図３】実施の形態１の半導体レーザの製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】実施の形態１の半導体レーザの製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体レーザの製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体レーザの製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】比較例の半導体レーザの構成を示す断面図である。
【図８】比較例の半導体レーザの漏れ電流の経路を示す断面図である。
【図９】比較例の半導体レーザの漏れ電流の経路を示す断面図である。
【図１０】実施の形態１の半導体レーザの漏れ電流の経路を示す断面図である。
【図１１】実施の形態１の半導体レーザのメサ型の半導体部とブロック層との境界部近傍の拡大模式図である。
【図１２】ｐ型ブロック層の膜厚と半導体レーザの閾値との関係を示す図である。
【図１３】実施の形態２の半導体レーザの構成を示す断面図である。
【図１４】実施の形態２の半導体レーザの製造工程を示す断面図である。
【図１５】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１７】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】実施の形態２の半導体レーザの製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態２の半導体レーザの製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】半導体レーザを用いた光トランシーバシステムを示すブロック図である。
【図２３】インターフェースボードシステムを示すブロック図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１７】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００１８】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体レーザ（半導体装置）について詳細に説明する。図１は、本実施の形態の半導体レーザの構成を示す断面図である。
【００１９】
［構造説明］
図１に示すように、本実施の形態の半導体レーザは、基板としてｐ型基板（ｐ型の半導体基板）ＰＳを用い、その上にメサ型の半導体部（リッジストライプ部、凸部ともいう）Ｍを有する。具体的には、メサ型の半導体部Ｍは、ｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤよりなり、これらの層が下から順に配置されている。このように、本実施の形態の半導体レーザは、活性層ＭＱＷが上層および下層に配置された逆導電型の半導体層により挟まれた構造を有している。メサ型の半導体部は、紙面に交差する方向に、ライン状に加工されている。メサ型の半導体部Ｍは、化合物半導体よりなる。化合物半導体は、２種類以上の元素からなる半導体であり、例えば、ＩＩＩ族元素とＶ族元素を用いた半導体（ＩＩＩ−Ｖ族半導体）がある。
【００２０】
そして、このメサ型の半導体部の側面（側壁）は、ブロック層ＢＬで覆われている。このブロック層ＢＬは、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に配置されている。ブロック層ＢＬは、ｐ型ブロック層ＰＢＬ、高抵抗層ＨＲ１、ｎ型ブロック層ＮＢＬおよび高抵抗層ＨＲ２が下から順に配置されている。ｐ型ブロック層ＰＢＬおよびｎ型ブロック層ＮＢＬは、化合物半導体、例えば、ＩＩＩ−Ｖ族半導体よりなる。高抵抗層ＨＲ１および高抵抗層ＨＲ２は、ｐ型ブロック層ＰＢＬより抵抗の高い層であり、例えば、ＩＩＩ−Ｖ族半導体などの化合物半導体にＦｅ（鉄）などの不純物を導入した層よりなる。
【００２１】
また、メサ型の半導体部Ｍおよびその両側のブロック層ＢＬの上には、ｎ型クラッド保護層ＮＣＬＤＣおよびｎ型コンタクト層ＮＣＮＴを介してｎ側電極ＮＥＬが配置され、ｐ型基板ＰＳの裏面には、ｐ側電極ＰＥＬが配置されている。また、ｎ側電極ＮＥＬは、絶縁層ＩＬ中の開口部を介して、ｎ型コンタクト層ＮＣＮＴと接触している。別の言い方をすれば、ｎ側電極ＮＥＬは、絶縁層ＩＬ中の開口部を介して、ｎ型コンタクト層ＮＣＮＴと接続されている。また、ｐ型基板ＰＳの裏面は、ｐ側電極ＰＥＬと接続されている。このｎ型クラッド保護層ＮＣＬＤＣ、ｎ型コンタクト層ＮＣＮＴおよびｐ型基板ＰＳは、化合物半導体、例えば、ＩＩＩ−Ｖ族半導体よりなる。
【００２２】
ここで、本実施の形態の半導体レーザにおいては、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けたので、半導体レーザの低容量化を図ることができる。また、閾値を低下させることができる。また、半導体レーザの歩留まりを向上させることができる。ブロック層ＢＬ中のｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとのｐｎ接合に起因する容量を低減することができる。これにより、高速変調特性が向上する。
【００２３】
次いで、半導体レーザの動作について簡単に説明する。
【００２４】
まず、ｐ側電極ＰＥＬに正電圧を印加し、ｎ側電極ＮＥＬに負電圧を印加する。これにより、ｐ側電極ＰＥＬからｎ側電極ＮＥＬに向かって順方向電流が流れ、ｐ側電極ＰＥＬから活性層ＭＱＷに正孔が注入される。一方、ｎ側電極ＮＥＬから活性層ＭＱＷに電子が注入される。
【００２５】
活性層ＭＱＷでは、注入された正孔と電子によって反転分布が形成され、電子が伝導帯から価電子帯に誘導放出によって遷移することにより、位相の揃った光が発生する。そして、活性層ＭＱＷで発生した光は、活性層ＭＱＷよりも屈折率の低い周囲の半導体層（ｐ型クラッド層ＰＣＬＤおよびｎ型クラッド層ＮＣＬＤ）により、活性層ＭＱＷ内に閉じ込められる。さらに、活性層ＭＱＷ内に閉じ込められている光は、半導体レーザに形成されている劈開面（レーザ端面）からなる共振器を往復することにより、さらなる誘導放出によって増幅される。その後、活性層ＭＱＷ内でレーザ光が発振して、レーザ光が射出される。このとき、メサ型の半導体部Ｍの活性層ＭＱＷからレーザ光が射出される。
【００２６】
以下に、本実施の形態の半導体レーザの構成を詳細に説明する。
【００２７】
ｐ型基板ＰＳとしては、例えば、ｐ型不純物が導入されたインジウム燐（ＩｎＰ、リン化インジウム）からなる基板（ｐ型ＩｎＰ基板）を用いる。ｐ型不純物としては、例えば、マグネシウム（Ｍｇ）を用いる。
【００２８】
ｐ型クラッド層ＰＣＬＤとしては、例えば、ｐ型不純物が導入されたインジウム燐層（ｐ型ＩｎＰ層）を用いる。
【００２９】
活性層ＭＱＷとしては、例えば、アルミニウム・ガリウム・インジウム・砒素層（ＡｌＧａＩｎＡｓ層）を用いる。具体的には、活性層ＭＱＷとして、アルミニウム・ガリウム・インジウム・砒素系の多重量子井戸構造の活性層を用いる。即ち、ＡｌＧａＩｎＡｓ層からなる量子井戸層と、ＡｌＧａＩｎＡｓ層からなる障壁層とを交互に積層した積層体を、活性層ＭＱＷとして用いる。そして、量子井戸層を構成するＡｌＧａＩｎＡｓ層のインジウム組成と、障壁層を構成するＡｌＧａＩｎＡｓ層のインジウム組成とは異なっている。所望のレーザ特性に応じて、これらの層のインジウム組成比と層厚を調整する。
【００３０】
ｎ型クラッド層ＮＣＬＤとしては、例えば、ｎ型不純物が導入されたインジウム燐層（ｐ型ＩｎＰ層）を用いる。
【００３１】
ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとしては、例えば、ｐ型不純物が導入されたインジウム燐層（ｐ型ＩｎＰ層）を用いる。
【００３２】
ブロック層ＢＬを構成する高抵抗層ＨＲ１としては、例えば、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を用いる。
【００３３】
ブロック層ＢＬを構成するｎ型ブロック層ＮＢＬとしては、例えば、ｎ型不純物が導入されたインジウム燐層（ｎ型ＩｎＰ層）を用いる。
【００３４】
ブロック層ＢＬを構成する高抵抗層ＨＲ２としては、例えば、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を用いる。
【００３５】
ｎ型クラッド保護層ＮＣＬＤＣとしては、例えば、ｎ型不純物が導入されたインジウム燐層（ｎ型ＩｎＰ層）を用いる。
【００３６】
ｎ型コンタクト層ＮＣＮＴとしては、ｎ型不純物が導入されたインジウム燐層（ｎ型ＩｎＰ層）を用いる。
【００３７】
ここで、活性層ＭＱＷは、ｎ型クラッド層ＮＣＬＤよりバンドギャップが小さい。また、活性層ＭＱＷは、ｐ型クラッド層ＰＣＬＤよりバンドギャップが小さい。より具体的には、活性層ＭＱＷの上には、ｎ型の半導体の積層部が設けられ、活性層ＭＱＷは、ｎ型の半導体の積層部を構成する各層よりバンドギャップが小さい。また、活性層ＭＱＷの下には、ｐ型の半導体の積層部が設けられ、活性層ＭＱＷは、ｐ型の半導体の積層部を構成する各層よりバンドギャップが小さい。また、ｎ型の半導体の積層部およびｐ型の半導体の積層部は、活性層ＭＱＷよりも屈折率が低い。
【００３８】
そして、ブロック層ＢＬは、半導体および高抵抗層よりなり、活性層ＭＱＷ、ｎ型クラッド層ＮＣＬＤおよびｐ型クラッド層ＰＣＬＤのいずれよりもバンドギャップが大きい。
【００３９】
ｎ型クラッド保護層ＮＣＬＤＣ上の絶縁層ＩＬとしては、例えば、酸化シリコン膜を用いる。
【００４０】
ｐ側電極ＰＥＬとしては、例えば、パラジウム（Ｐｄ）とプラチナ（Ｐｔ）との積層膜を用いる。また、ｎ側電極ＮＥＬとしては、例えば、チタン（Ｔｉ）と金（Ａｕ）との積層膜を用いる。
【００４１】
［製法説明］
次いで、図２〜図６を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図２〜図６は、本実施の形態の半導体レーザの製造工程を示す断面図である。
【００４２】
図２に示すように、ｐ型基板ＰＳとして、例えばｐ型不純物が導入されたインジウム燐からなる基板を準備し、その上に、ｐ型クラッド層ＰＣＬＤとして、ｐ型ＩｎＰ層を、例えば、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy、有機金属気相成長）法を用いて成長させる。例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。キャリアガスには、水素、または窒素、または水素と窒素の混合ガスを用いる。原料ガスには、ｐ型クラッド層ＰＣＬＤの構成元素を含むガスを用いる。例えば、ｐ型ＩｎＰ層の成膜の際には、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、ｐ型不純物の原料として、ジメチルジンク（ＤＭＺｎ）を用いる。
【００４３】
次いで、ｐ型クラッド層ＰＣＬＤ上に、活性層ＭＱＷとして、ＡｌＧａＩｎＡｓ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。例えば、原料ガスを切り替え、活性層ＭＱＷ（インジウム組成の異なるＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層を交互に積層した多重量子井戸構造体）を結晶成長させる。活性層ＭＱＷ（ＡｌＧａＩｎＡｓ層）の成膜の際には、Ａｌ、Ｇａ、Ｉｎ、Ａｓ原料として、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧａ）、トリメチルインジウム（ＴＭＩｎ）、アルシン（ＡｓＨ３）をそれぞれ用いる。Ｉｎ原料であるトリメチルインジウム（ＴＭＩｎ）の流量を切り替えることにより、インジウム組成の異なるＡｌＧａＩｎＡｓ井戸層とＡｌＧａＩｎＡｓ障壁層を交互に積層することができる。
【００４４】
次いで、活性層ＭＱＷ上に、ｎ型クラッド層ＮＣＬＤとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。例えば、原料ガスを切り替え、ｎ型クラッド層ＮＣＬＤを結晶成長させる。キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。ｎ型ＩｎＰ層の成膜の際には、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。
【００４５】
次いで、図３および図４に示すように、ｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤの積層部をパターニングすることにより、メサ型の半導体部Ｍを形成する。
【００４６】
例えば、図３に示すように、ｎ型クラッド層ＮＣＬＤ上に、ハードマスクＨＭ１を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、ｎ型クラッド層ＮＣＬＤ上に、酸化シリコン（ＳｉＯ２）膜を形成する。次いで、ハードマスクＨＭ１（酸化シリコン膜）上に、フォトレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を用いてメサ型の半導体部Ｍを残存させる領域にのみフォトレジスト膜を残存させる。次いで、フォトレジスト膜をマスクとして、ハードマスクＨＭ１（酸化シリコン膜）をエッチングする。次いで、フォトレジスト膜をアッシングなどにより除去する。
【００４７】
次いで、図４に示すように、ハードマスクＨＭ１（酸化シリコン膜）をマスクとして、ｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤの積層部をエッチングする。なお、ｐ型基板ＰＳの表面から一定の深さまでエッチングしてもよい。
【００４８】
これにより、メサ型の半導体部Ｍを形成することができる。また、メサ型の半導体部Ｍの両側には、ｐ型基板ＰＳが露出する。別の言い方をすれば、メサ型の半導体部Ｍの両側には、溝が形成され、この溝の底部からはｐ型基板ＰＳが露出している。
【００４９】
次いで、図５に示すように、メサ型の半導体部Ｍの両側のｐ型基板ＰＳ上に、ブロック層ＢＬを形成する。
【００５０】
まず、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬを形成する。例えば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬとして、ｐ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて、０．１μｍ程度の膜厚で成長させる。例えば、ｐ型クラッド層ＰＣＬＤを構成するｐ型ＩｎＰ層の場合と同様に、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、ｐ型不純物の原料として、ジメチルジンク（ＤＭＺｎ）を用いる。
【００５１】
次いで、ｐ型ブロック層ＰＢＬ上に、高抵抗層ＨＲ１を形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬを介して高抵抗層ＨＲ１を形成する。例えば、ｐ型ブロック層ＰＢＬ上に、高抵抗層ＨＲ１として、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を、例えば、ＭＯＶＰＥ法を用いて、０．３μｍ程度の膜厚で成長させる。例えば、原料ガスを切り替え、高抵抗層ＨＲ１を結晶成長させる。ＦｅドープＩｎＰ層の成膜の際には、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、Ｆｅの原料として、フェロセン（Ｃｐ２Ｆｅ）を用いる。
【００５２】
次いで、高抵抗層ＨＲ１上に、ｎ型ブロック層ＮＢＬを形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬおよび高抵抗層ＨＲ１を介してｎ型ブロック層ＮＢＬを形成する。例えば、高抵抗層ＨＲ１上に、ｎ型ブロック層ＮＢＬとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。例えば、原料ガスを切り替え、ｎ型ブロック層ＮＢＬを結晶成長させる。ｎ型ＩｎＰ層の成膜の際には、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。
【００５３】
次いで、ｎ型ブロック層ＮＢＬ上に、高抵抗層ＨＲ２を形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬ、高抵抗層ＨＲ１およびｎ型ブロック層ＮＢＬを介して高抵抗層ＨＲ２を形成する。例えば、ｎ型ブロック層ＮＢＬ上に、高抵抗層ＨＲ２として、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を、例えば、ＭＯＶＰＥ法を用いて、０．５μｍ程度の膜厚で成長させる。例えば、原料ガスを切り替え、高抵抗層ＨＲ２を結晶成長させる。ＦｅドープＩｎＰ層の成膜の際には、Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、Ｆｅの原料として、フェロセン（Ｃｐ２Ｆｅ）を用いる。
【００５４】
これにより、メサ型の半導体部Ｍの両側のｐ型基板ＰＳ上に、ブロック層ＢＬを形成することができる。別の言い方をすれば、メサ型の半導体部Ｍの側面およびその両側に露出したｐ型基板ＰＳを覆うブロック層ＢＬを形成することができる。なお、ブロック層ＢＬを構成する各層は、ハードマスクＨＭ１上には成長しない。
【００５５】
次いで、図６に示すように、メサ型の半導体部Ｍおよびその両側のブロック層ＢＬ上に、ｎ型クラッド保護層ＮＣＬＤＣを形成し、さらに、その上にｎ型コンタクト層ＮＣＮＴを形成する。
【００５６】
まず、メサ型の半導体部Ｍ上のハードマスクＨＭ１をエッチングにより除去する。これにより、ｎ型クラッド層ＮＣＬＤが露出する。このｎ型クラッド層ＮＣＬＤの両側には、高抵抗層ＨＲ２が露出している。
【００５７】
このｎ型クラッド層ＮＣＬＤおよび高抵抗層ＨＲ２上に、ｎ型クラッド保護層ＮＣＬＤＣを形成する。例えば、ｎ型クラッド層ＮＣＬＤおよび高抵抗層ＨＲ２上に、ｎ型クラッド保護層ＮＣＬＤＣとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。例えば、ｎ型クラッド層ＮＣＬＤを構成するｎ型ＩｎＰ層の場合と同様に、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。Ｉｎ、Ｐ原料として、トリメチルインジウム（ＴＭＩｎ）、フォスフィン（ＰＨ３）をそれぞれ用い、ｎ型不純物の原料として、ジシラン（Ｓｉ２Ｈ６）を用いる。
【００５８】
このように、基板としてｐ型基板ＰＳを用いることで、メサ型の半導体部Ｍ上を覆うクラッド保護層ＮＣＬＤＣとして、ｎ型の半導体層を用いることができ、ｎ型基板を用い、メサ型の半導体部Ｍ上を覆うクラッド保護層として、ｐ型の半導体層を用いる場合と比較し、素子抵抗を低減することができる。
【００５９】
次いで、ｎ型クラッド保護層ＮＣＬＤＣ上に、ｎ型コンタクト層ＮＣＮＴを形成する。例えば、ｎ型クラッド保護層ＮＣＬＤＣ上に、ｎ型コンタクト層ＮＣＮＴとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。例えば、原料ガスのうち、ｎ型不純物の原料ガスの流量を変え、ｎ型クラッド保護層ＮＣＬＤＣよりｎ型不純物濃度の高いｎ型ＩｎＰ層をｎ型コンタクト層ＮＣＮＴとして成長させる。
【００６０】
次いで、図１に示すように、ｎ型コンタクト層ＮＣＮＴ上に、絶縁層ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、メサ型の半導体部Ｍの上方の絶縁層ＩＬを除去する。例えば、メサ型の半導体部Ｍの形成領域に開口部を有するフォトレジスト膜（図示せず）をマスクとして、絶縁層ＩＬをエッチングする。次いで、フォトレジスト膜をアッシングなどにより除去する。
【００６１】
次いで、絶縁層ＩＬおよびこの絶縁層ＩＬの開口部から露出したｎ型コンタクト層ＮＣＮＴ上に、ｎ側電極ＮＥＬを形成する。例えば、絶縁層ＩＬおよびこの絶縁層ＩＬの開口部上に、例えば、チタン（Ｔｉ）膜および金（Ａｕ）膜を、蒸着法などにより順次形成する。次いで、加熱処理を施すことによりこれらの金属を合金化することにより、ｎ側電極ＮＥＬを形成する。
【００６２】
次いで、ｐ型基板ＰＳの裏面側を上面とし、ｐ型基板ＰＳの裏面を研磨することにより、ｐ型基板ＰＳを薄膜化する。次いで、ｐ型基板ＰＳの裏面に、例えば、パラジウム（Ｐｄ）膜およびプラチナ（Ｐｔ）膜を、蒸着法などにより順次形成する。次いで、必要に応じて、パラジウム（Ｐｄ）膜およびプラチナ（Ｐｔ）膜の積層膜をパターニングした後、加熱処理を施すことによりこれらの金属を合金化する。これにより、ｐ側電極ＰＥＬが形成される。
【００６３】
この後、複数のチップ領域を有するウエハ状態のｐ型基板ＰＳをチップ領域ごとに切り出す。まず、チップ領域間を劈開する。即ち、あるチップ領域とその隣のチップ領域との間を例えば第１方向に劈開する。これにより、前述した劈開面が形成される。さらに、ｐ型基板ＰＳを第１方向と交差する第２方向に沿って切断することにより、チップ片が切り出される。
【００６４】
以上の工程により、本実施の形態の半導体レーザを形成することができる。
【００６５】
本実施の形態の半導体レーザにおいては、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けたので、閾値を低下させることができる。また、半導体レーザの歩留まりを向上させることができる。ブロック層ＢＬ中のｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとのｐｎ接合に起因する容量を低減することができる。これにより、高速変調特性が向上する。
【００６６】
図７は、比較例の半導体レーザの構成を示す断面図である。図７においては、ブロック層ＢＬは、ｐ型ブロック層ＰＢＬ、ｎ型ブロック層ＮＢＬおよび高抵抗層ＨＲ２が下から順に配置された構成となっている。なお、図１に示す半導体レーザと同一の機能を有する部材には同一の符号を付し、その説明を省略する。
【００６７】
図８および図９は、比較例の半導体レーザの漏れ電流の経路を示す断面図である。図８に示すように、比較例の半導体レーザにおいて、ｐ型ブロック層ＰＢＬの膜厚が大きい場合、ｐ側電極ＰＥＬ側から活性層ＭＱＷの側面に沿って正孔が流れ（矢印部参照）、ｎ型クラッド層ＮＣＬＤまたはｎ型クラッド保護層ＮＣＬＤＣ中の電子と結合し、消滅してしまう。言い換えれば、漏れ電流が生じる。また、図９に示すように、比較例の半導体レーザにおいて、ｐ型ブロック層ＰＢＬの膜厚を小さくした場合、活性層ＭＱＷ上のｎ型クラッド層ＮＣＬＤとｎ型ブロック層ＮＢＬとが接触し、また、これらの間が小さくなる。このような場合、ｎ電極ＮＥＬ側からｎ型ブロック層ＮＢＬに電子が流れ（矢印部参照）、ｐ型ブロック層ＰＢＬ中の正孔と結合し、消滅してしまう。言い換えれば、漏れ電流が生じる。
【００６８】
図１０は、本実施の形態の半導体レーザの漏れ電流の経路を示す断面図である。図１１は、本実施の形態の半導体レーザのメサ型の半導体部とブロック層との境界部近傍の拡大模式図である。メサ型の半導体部Ｍの側面（脇）において、活性層ＭＱＷ上のｎ型クラッド層ＮＣＬＤとｎ型ブロック層ＮＢＬとの間には、ｐ型ブロック層ＰＢＬと高抵抗層ＨＲ１とが配置されている。ｐ型ブロック層ＰＢＬの上端部の膜厚はＴ１である（図１１参照）。
【００６９】
図１０および図１１に示すように、上記比較例に対し、本実施の形態の半導体レーザにおいては、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けたので、ｐ型ブロック層ＰＢＬの膜厚を抑え、漏れ電流（正孔の流れ）を低減することができる。また、ｎ型クラッド層ＮＣＬＤとｎ型ブロック層ＮＢＬとの距離を確保することができ、漏れ電流（電子の流れ）を防止することができる。このように、上記漏れ電流を抑制し、半導体レーザの閾値を低下させることができる。また、半導体レーザの特性を向上させ、製造歩留まりを向上させることができる。
【００７０】
さらに、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けることにより、半導体レーザの低容量化を図ることができる。これにより、高速変調特性を向上させることができる。
【００７１】
図１２は、ｐ型ブロック層の膜厚と半導体レーザの閾値との関係を示す図である。横軸は、ｐ型ブロック層の膜厚（ｐ型ＩｎＰ層の厚さ、μｍ）を示し、縦軸は、半導体レーザの閾値（ｍＡ）を示す。素子長２００μｍ、両端面が劈開状態の半導体レーザを用い、電流−光出力特性を測定し、閾値を算出した。
【００７２】
ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの膜厚が０μｍの場合、即ち、ｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬとｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤとが接触している場合、漏れ電流は最大となり、閾値が急激に上昇する。これは、ｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤからｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬを通じて流れる電子により、漏れ電流が大きくなり、閾値が急激に増大したためである。特に、電子の移動度は、正孔の移動度よりも大きいために、漏れ電流は大きくなる（前述の図９参照）。
【００７３】
一方、ｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬとｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤとの間に、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬを挿入すると、閾値は低下する。
しかしながら、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬを厚くしすぎると閾値が上昇してしまう。これは、メサ型の半導体部Ｍの側面のｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬを介して流れる漏れ電流が増大したためである（前述の図８参照）。
【００７４】
このように、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの膜厚が、０．２μｍを超えると閾値が増大することから、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの膜厚は、０．２μｍ以下、より好ましくは、０．１μｍ以下であることが好ましい。ここでのｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの膜厚は、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの上端部の膜厚を意味する（図１１のＴ１参照）。即ち、ｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤと接しているｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬの膜厚を意味する。
【００７５】
一方、ｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬとｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤとの間に高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１を設けることで、これらの間の距離を大きくでき、これらの間の漏れ電流を抑制することができる。高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１の膜厚は、ｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬとｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤとの間を電気的に分離できる膜厚であることが好ましく、例えば、０．３μｍ以上とすることが好ましい。高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１の膜厚を０．３μｍ以上とした場合、その成膜ばらつきが、基板面内において、３０％程度あったとしても、０．３±０．０９μｍの膜厚を確保することができ、ｎ型ブロック層（ｎ型ＩｎＰ層）ＮＢＬとｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤとの間を十分に分離することができる。高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１は、ｐ型ブロック層（ｐ型ＩｎＰ層）ＰＢＬより正孔が流れにくく、メサ型の半導体部Ｍの側面の高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１を介して流れる漏れ電流は抑制される。
【００７６】
また、上記「製法説明」の欄で説明した工程にしたがって半導体レーザを作成し、その評価を行った。２インチの基板を用い、基板（ウエハ）をバー状に切り出した後、片方の端面に３０％のコーティングを、もう一方の端面に９５％のコーティングを施した。この後、チップ片を切り出した。基板の外周部５ｍｍを除いた内部のチップ片を抜き取り評価した。閾値としては、７ｍＡ以下のチップ片を良品として評価した。本実施の形態の場合は、９８％の良品率が得られた。一方、高抵抗層（ＦｅドープＩｎＰ層）ＨＲ１を挿入しない比較例の半導体レーザを同様に評価した。比較例の半導体レーザの場合は、一部のチップ片で閾値が増大しており、良品率は６０％程度であった。
【００７７】
このように、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けた本実施の形態の半導体レーザの閾値の低下、歩留まりの向上を確認することができた。
【００７８】
（実施の形態２）
実施の形態１においては、ｐ型基板ＰＳの全面に、ｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤを成長させ、これらの積層部をパターニングすることにより、メサ型の半導体部Ｍを形成したが、ｐ型基板ＰＳ上の一部の領域にｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤを選択的に成長させることによりメサ型の半導体部Ｍを形成してもよい。
【００７９】
以下、図面を参照しながら本実施の形態の半導体レーザ（半導体装置）について詳細に説明する。図１３は、本実施の形態の半導体レーザの構成を示す断面図である。なお、実施の形態１の場合とほぼ同様の箇所には同一の符号を付し、その詳細な説明を省略する。
【００８０】
［構造説明］
図１３に示すように、本実施の形態の半導体レーザは、基板としてｐ型基板ＰＳを用い、その上にメサ型の半導体部（リッジストライプ部、凸部ともいう）Ｍを有する。具体的には、メサ型の半導体部Ｍは、ｐ型クラッド層ＰＣＬＤ、活性層ＭＱＷおよびｎ型クラッド層ＮＣＬＤよりなり、これらの層が下から順に配置されている。そして、ｎ型クラッド層ＮＣＬＤは、ｐ型クラッド層ＰＣＬＤおよび活性層ＭＱＷの側面を覆うように配置されている。このように、本実施の形態の半導体レーザは、活性層ＭＱＷが上層および下層に配置された逆導電型の半導体層により挟まれた構造を有している。メサ型の半導体部は、紙面に交差する方向に、ライン状に加工されている。
【００８１】
そして、このメサ型の半導体部の側面は、ブロック層ＢＬで覆われている。言い換えれば、ｐ型クラッド層ＰＣＬＤおよび活性層ＭＱＷの側面は、ｎ型クラッド層ＮＣＬＤを介して、ブロック層ＢＬで覆われている。このブロック層ＢＬは、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に配置されている。ブロック層ＢＬは、ｐ型ブロック層ＰＢＬ、高抵抗層ＨＲ１、ｎ型ブロック層ＮＢＬおよび高抵抗層ＨＲ２よりなり、これらの層が下から順に配置されている。
【００８２】
また、メサ型の半導体部Ｍおよびその両側のブロック層ＢＬの上には、ｎ型クラッド保護層ＮＣＬＤＣおよびｎ型コンタクト層ＮＣＮＴを介してｎ側電極ＮＥＬが配置され、ｐ型基板ＰＳの裏面には、ｐ側電極ＰＥＬが配置されている。また、ｎ側電極ＮＥＬは、絶縁層ＩＬ中の開口部を介して、ｎ型コンタクト層ＮＣＮＴと接触している。
【００８３】
ここで、本実施の形態の半導体レーザにおいても、実施の形態１の場合とほぼ同様に、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けたので、半導体レーザの低容量化を図ることができる。また、閾値を低下させることができる。また、半導体レーザの歩留まりを向上させることができる。ブロック層ＢＬ中のｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとのｐｎ接合に起因する容量を低減することができる。これにより、高速変調特性が向上する。
【００８４】
なお、本実施の形態の半導体レーザの各構成部位の材料としては、実施の形態１とほぼ同様の材料を用いることができるため、その説明を省略する。
【００８５】
また、半導体レーザの動作については、実施の形態１の場合とほぼ同様であるため、その説明を省略する。
【００８６】
［製法説明］
次いで、図１４〜図２１を参照しながら、本実施の形態の半導体レーザの製造方法を説明するとともに、当該半導体レーザの構成をより明確にする。図１４〜図２１は、本実施の形態の半導体レーザの製造工程を示す断面図である。
【００８７】
図１４に示すように、ｐ型基板ＰＳとして、例えばｐ型不純物が導入されたインジウム燐からなる基板を準備し、ｐ型基板ＰＳ上に、ハードマスク（誘電体マスク）ＨＭ２を形成する。例えば、ＣＶＤ法などを用いて、ｐ型基板ＰＳ上上に、酸化シリコン（ＳｉＯ２）膜を形成する。次いで、ハードマスクＨＭ２（酸化シリコン膜）上に、フォトレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を用いてメサ型の半導体部Ｍを残存させる領域に開口を有するフォトレジスト膜を形成する。次いで、フォトレジスト膜をマスクとして、ハードマスクＨＭ２（酸化シリコン膜）をエッチングすることにより、開口部ＯＡを有するハードマスクＨＭ２を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。開口部ＯＡは、紙面に交差する方向に、ライン状に設けられている。
【００８８】
次いで、図１５に示すように、開口部ＯＡから露出したｐ型基板ＰＳ上に、メサ型の半導体部Ｍを形成する。ハードマスクＨＭ２が形成されたｐ型基板ＰＳ上に、ｐ型クラッド層ＰＣＬＤとして、ｐ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。この場合、開口部ＯＡから露出したｐ型基板ＰＳ上に、ｐ型クラッド層（ｐ型ＩｎＰ層）ＰＣＬＤが選択的に成長する。例えば、ｐ型ＩｎＰ層の成膜の際には、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００８９】
次いで、ｐ型クラッド層ＰＣＬＤ上に、活性層ＭＱＷとして、ＡｌＧａＩｎＡｓ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。この場合、ｐ型クラッド層（ｐ型ＩｎＰ層）ＰＣＬＤ上に、活性層ＭＱＷが選択的に成長する。例えば、ＡｌＧａＩｎＡｓ層の成膜の際には、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００９０】
次いで、活性層ＭＱＷ上に、ｎ型クラッド層ＮＣＬＤとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。この際、ｐ型クラッド層（ｐ型ＩｎＰ層）ＰＣＬＤおよび活性層（ＡｌＧａＩｎＡｓ層）ＭＱＷの積層部の側面上にも、ｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤを成長させる。別の言い方をすれば、活性層（ＡｌＧａＩｎＡｓ層）ＭＱＷの上面および側面上に、ｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤを成長させる。これにより、活性層ＭＱＷとして、Ａｌを含有する層を用いたとしても、Ａｌの酸化を防止することができる。
【００９１】
このようにして、ｐ型クラッド層（ｐ型ＩｎＰ層）ＰＣＬＤ、活性層（ＡｌＧａＩｎＡｓ層）ＭＱＷおよびｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤよりなるメサ型の半導体部Ｍを形成することができる。これらの層の積層部において、ｎ型クラッド層（ｎ型ＩｎＰ層）ＮＣＬＤは、少なくとも活性層（ＡｌＧａＩｎＡｓ層）ＭＱＷの側面を覆うように形成することが好ましい。
【００９２】
次いで、図１６〜図１８に示すように、メサ型の半導体部Ｍの上部に、ハードマスクＨＭ３を形成する。
【００９３】
まず、図１６に示すように、メサ型の半導体部Ｍ上を含むｐ型基板ＰＳ上に、例えば、ＣＶＤ法などを用いて、ハードマスクＨＭ３として酸化シリコン（ＳｉＯ２）膜を形成する。次いで、図１７に示すように、ハードマスクＨＭ３（酸化シリコン膜）上に、フォトレジスト膜ＰＲを塗布した後、フォトリソグラフィ技術を用いてメサ型の半導体部Ｍを含む領域にフォトレジスト膜ＰＲを残存させる。メサ型の半導体部Ｍの上面および側面を、ハードマスクＨＭ３を介して覆うようにフォトレジスト膜ＰＲを形成する。フォトレジスト膜ＰＲの幅は、例えば、５μｍ程度である。次いで、このフォトレジスト膜ＰＲをマスクとして、ハードマスクＨＭ３をエッチングする。エッチング液としては、例えば、バッファードフッ酸を用いることができる。この際、エッチング時間を調整することにより、メサ型の半導体部Ｍと接するハードマスクＨＭ３をエッチングし、メサ型の半導体部Ｍの上面上にのみハードマスクＨＭ３を残存させる（図１８）。この後、フォトレジスト膜ＰＲを除去する。これにより、図１９に示すように、メサ型の半導体部Ｍの上面がハードマスクＨＭ３で覆われる。
【００９４】
次いで、図２０に示すように、メサ型の半導体部Ｍの両側のｐ型基板ＰＳ上に、ブロック層ＢＬを形成する。
【００９５】
まず、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬを形成する。例えば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬとして、ｐ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて、０．１μｍ程度の膜厚で成長させる。この場合、例えば、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００９６】
次いで、ｐ型ブロック層ＰＢＬ上に、高抵抗層ＨＲ１を形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬを介して高抵抗層ＨＲ１を形成する。例えば、ｐ型ブロック層ＰＢＬ上に、高抵抗層ＨＲ１として、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を、例えば、ＭＯＶＰＥ法を用いて、０．３μｍ程度の膜厚で成長させる。この場合、例えば、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００９７】
次いで、高抵抗層ＨＲ１上に、ｎ型ブロック層ＮＢＬを形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬおよび高抵抗層ＨＲ１を介してｎ型ブロック層ＮＢＬを形成する。例えば、高抵抗層ＨＲ１上に、ｎ型ブロック層ＮＢＬとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。この場合、例えば、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００９８】
次いで、ｎ型ブロック層ＮＢＬ上に、高抵抗層ＨＲ２を形成する。別の言い方をすれば、メサ型の半導体部Ｍの側面およびｐ型基板ＰＳ上に、ｐ型ブロック層ＰＢＬ、高抵抗層ＨＲ１およびｎ型ブロック層ＮＢＬを介して高抵抗層ＨＲ２を形成する。例えば、ｎ型ブロック層ＮＢＬ上に、高抵抗層ＨＲ２として、Ｆｅ（鉄）が導入されたインジウム燐層（ＦｅドープＩｎＰ層）を、例えば、ＭＯＶＰＥ法を用いて、０．５μｍ程度の膜厚で成長させる。この場合、例えば、実施の形態１の場合とほぼ同様の原料を用いることができる。
【００９９】
これにより、メサ型の半導体部Ｍの両側のｐ型基板ＰＳ上に、ブロック層ＢＬを形成することができる。別の言い方をすれば、メサ型の半導体部Ｍの側面およびその両側に露出したｐ型基板ＰＳを覆うブロック層ＢＬを形成することができる。なお、ブロック層ＢＬを構成する各層は、ハードマスクＨＭ３上には成長しない。
【０１００】
次いで、図２１に示すように、メサ型の半導体部Ｍおよびその両側のブロック層ＢＬ上に、ｎ型クラッド保護層ＮＣＬＤＣを形成し、さらに、その上にｎ型コンタクト層ＮＣＮＴを形成する。
【０１０１】
まず、メサ型の半導体部Ｍ上のハードマスクＨＭ３をエッチングにより除去する。これにより、ｎ型クラッド層ＮＣＬＤが露出する。このｎ型クラッド層ＮＣＬＤの両側には、高抵抗層ＨＲ２が露出している。
【０１０２】
このｎ型クラッド層ＮＣＬＤおよび高抵抗層ＨＲ２上に、ｎ型クラッド保護層ＮＣＬＤＣを形成する。例えば、ｎ型クラッド層ＮＣＬＤおよび高抵抗層ＨＲ２上に、ｎ型クラッド保護層ＮＣＬＤＣとして、ｎ型ＩｎＰ層を、例えば、ＭＯＶＰＥ法を用いて成長させる。この場合、例えば、実施の形態１の場合とほぼ同様の原料を用いることができる。
【０１０３】
このように、基板としてｐ型基板ＰＳを用いることで、メサ型の半導体部Ｍ上を覆うクラッド保護層として、ｎ型の半導体層を用いることができ、ｎ型基板を用い、メサ型の半導体部Ｍ上を覆うクラッド保護層として、ｐ型の半導体層を用いる場合と比較し、素子抵抗を低減することができる。
【０１０４】
次いで、ｎ型クラッド保護層ＮＣＬＤＣ上に、ｎ型コンタクト層ＮＣＮＴを形成する。例えば、ｎ型クラッド保護層ＮＣＬＤＣ上に、ｎ型コンタクト層ＮＣＮＴとして、ｎ型ＩｎＰ層を、例えば、実施の形態１の場合とほぼ同様にして成長させる。
【０１０５】
次いで、図１３に示すように、ｎ型コンタクト層ＮＣＮＴ上に、絶縁層ＩＬとして、例えば、酸化シリコン膜をＣＶＤ法などを用いて形成する。次いで、メサ型の半導体部Ｍの上方の絶縁層ＩＬを除去する。例えば、メサ型の半導体部Ｍの形成領域に開口部を有するフォトレジスト膜（図示せず）をマスクとして、絶縁層ＩＬをエッチングする。次いで、フォトレジスト膜をアッシングなどにより除去する。
【０１０６】
次いで、絶縁層ＩＬおよびこの絶縁層ＩＬの開口部から露出したｎ型コンタクト層ＮＣＮＴ上に、実施の形態１の場合とほぼ同様にして、ｎ側電極ＮＥＬを形成する。
【０１０７】
次いで、ｐ型基板ＰＳの裏面側を上面とし、ｐ型基板ＰＳの裏面を研磨することにより、ｐ型基板ＰＳを薄膜化し、ｐ型基板ＰＳの裏面に、実施の形態１の場合とほぼ同様にして、ｐ側電極ＰＥＬを形成する。
【０１０８】
この後、複数のチップ領域を有するｐ型基板ＰＳを実施の形態１の場合とほぼ同様にチップ領域ごとに切り出す。
【０１０９】
以上の工程により、本実施の形態の半導体レーザを形成することができる。
【０１１０】
このように、本実施の形態の半導体レーザにおいても、実施の形態１の場合とほぼ同様に、ブロック層ＢＬを構成するｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとの間に高抵抗層ＨＲ１を設けたので、閾値を低下させることができる。また、半導体レーザの歩留まりを向上させることができる。ブロック層ＢＬ中のｐ型ブロック層ＰＢＬとｎ型ブロック層ＮＢＬとのｐｎ接合に起因する容量を低減することができる。これにより、高速変調特性が向上する。
【０１１１】
さらに、本実施の形態の半導体レーザによれば、ｎ型クラッド層ＮＣＬＤを、ｐ型クラッド層ＰＣＬＤおよび活性層ＭＱＷの側面を覆うように配置したので、活性層ＭＱＷ上で電子の流れが狭窄できる。これにより、活性層ＭＱＷの側面を通じた漏れ電流を低減することができ、閾値を低下させることができる。
【０１１２】
（実施の形態３）
上記実施の形態１および２において説明した半導体レーザの適用箇所に制限はないが、上記実施の形態１および２において説明した半導体レーザは、例えば、以下に示すシステムに組み込むことができる。
【０１１３】
図２２は、半導体レーザを用いた光トランシーバシステムを示すブロック図である。この光トランシーバシステム１は、電気−光変換回路２と、光−電気変換回路３と、受信検出回路４と、タイマ回路５と、アラーム回路６と、アラーム復帰回路７と、電源遮断回路８とを有する。
【０１１４】
電気−光変換回路２は、データ端末装置（ＤＴＥ）９からの受信電気信号ＴＸＤを光強度変調し、光信号Ｓを出力する。データ端末装置（ＤＴＥ）９は、データ通信の末端装置であり、データの発生点および終着点として機能し、通信プロトコルを使用しデータ通信を制御するものである。
【０１１５】
光−電気変換回路３は、光信号Ｓを受信し増幅・復調して、受信電気信号ＲＸＤをデータ端末装置（ＤＴＥ）９に対して出力する。
【０１１６】
受信検出回路４は、受信電気信号ＲＸＤを監視して受信信号が存在する期間アクティブになる受信中信号ＲＸ−ＢＵＳＹを生成する。
【０１１７】
タイマ回路５は、受信中信号ＲＸ−ＢＵＳＹのアクティブエッジでスタートし、インアクティブエッジでリセットされるとともに、インアクティブエッジを検出する前にあらかじめ定めた規定値に到達した場合にタイムアウト信号Ｔ−ＯＵＴを発生する。
【０１１８】
アラーム回路６は、タイムアウト発生によりデータ端末装置（ＤＴＥ）９にアラーム信号ＡＬＡＲＭを通知し、電源遮断信号Ｐ−ＯＦＦを発生する。
【０１１９】
アラーム復帰回路７は、電源遮断信号Ｐ−ＯＦＦアクティブを検出した場合、乱数を発生し、まったくランダムな待時間経過後、アラーム復帰信号を発生し、アラーム回路６のアラーム状態を解除させる。
【０１２０】
電源遮断回路８は、電源遮断信号Ｐ−ＯＦＦアクティブによって電気−光変換回路２への供給電源線を物理的に切り離す。
【０１２１】
例えば、図２２に示す光トランシーバシステム１の電気−光変換回路２に、半導体レーザを用いることができる。電気−光変換回路２は、前述したように、受信電気信号ＴＸＤを光信号Ｓに変換し、出力する。このような電気−光変換回路２は、光信号Ｓの送信部であり、ＴＯＳＡ（Transmitter Optical SubAssembly）とも呼ばれる。このような電気−光変換回路２の内部に、受信電気信号ＴＸＤを光信号Ｓに変換する素子として、半導体レーザを組み込むことができ、例えば、上記実施の形態１または２に示す半導体レーザを組み込むことで、電気−光変換回路２の特性を向上させ、ひいては光トランシーバシステム１の性能を向上させることができる。
【０１２２】
図２３は、インターフェースボードシステムを示すブロック図である。図２２に示すインターフェースボードシステムは、図２３に示すインターフェースボードシステムに組み込むことができる。
【０１２３】
インターフェースボードシステムは、複数のスロット（図示せず）と、複数の信号処理回路ＰＨＹと、イーサスイッチＳＷとを有する。このスロット内には、挿抜自在に光トランシーバシステムＰＴＳが設けられる。
【０１２４】
光トランシーバシステムＰＴＳにおいて、外部装置から受信した通信信号Ｌ２は、光トランシーバシステムＰＴＳ内で電気信号に変換され、信号処理回路ＰＨＹを通ってイーサスイッチＳＷで受信される。
【０１２５】
このイーサスイッチＳＷは、受信した電気信号を信号処理回路ＰＨＹを介して光トランシーバシステムＰＴＳに転送する。その後、光トランシーバシステムＰＴＳで受信した電気信号は、光トランシーバシステムＰＴＳ内で光信号に変換されて通信信号Ｌ１となり、これが送信されて外部装置で受信される。
【０１２６】
このようなインターフェースボードシステムの内部に、上記実施の形態１または２に示す半導体レーザを組み込むことにより、高性能のインターフェースボードシステムを提供することができる。具体的には、例えば、１００Ｇイーサネット（登録商標）用に用いられる２５Ｇｂ／ｓの直接変調型分布帰還型半導体レーザ（Distributed Feedback Laser Diode; DFB-LD）として、上記実施の形態１または２に示す半導体レーザを組み込むことができる。
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２８】
１  光トランシーバシステム
２  電気−光変換回路
３  光−電気変換回路
４  受信検出回路
５  タイマ回路
６  アラーム回路
７  アラーム復帰回路
８  電源遮断回路
ＡＬＡＲＭ  アラーム信号
ＢＬ  ブロック層
ＤＴＥ９  データ端末装置
ＨＭ１  ハードマスク
ＨＭ２  ハードマスク
ＨＭ３  ハードマスク
ＨＲ１  高抵抗層
ＨＲ２  高抵抗層
ＩＬ  絶縁層
Ｌ１  通信信号
Ｌ２  通信信号
Ｍ  メサ型の半導体部
ＭＱＷ  活性層
ＮＢＬ  ｎ型ブロック層
ＮＣＬＤ  ｎ型クラッド層
ＮＣＬＤＣ  ｎ型クラッド保護層
ＮＣＮＴ  ｎ型コンタクト層
ＮＥＬ  ｎ側電極
ＯＡ  開口部
ＰＢＬ  ｐ型ブロック層
ＰＣＬＤ  ｐ型クラッド層
ＰＥＬ  ｐ側電極
ＰＨＹ  信号処理回路
Ｐ−ＯＦＦ  電源遮断信号
ＰＲ  フォトレジスト膜
ＰＳ  ｐ型基板
ＰＴＳ  光トランシーバシステム
ＲＸＤ  受信電気信号
Ｓ  光信号
ＳＷ  イーサスイッチ
Ｔ１  膜厚
Ｔ−ＯＵＴ  タイムアウト信号
ＴＸＤ  受信電気信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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