(57)【特許請求の範囲】
【請求項１】
主面上に第１〜第３配線パターンが形成された基板と、
前記基板に搭載される縦型の複数の第１トランジスタチップと、
前記基板に搭載される縦型の複数の第２トランジスタチップと、
を備え、
前記第１トランジスタチップは、
第１及び第２主電極パッドと、
前記第１及び第２主電極パッド間の導通を制御する制御電圧が供給される第１制御電極パッドと、
を有し、
前記第１主電極パッドと前記第１制御電極パッドとは前記第１トランジスタチップの表面に形成されており、
前記第２主電極パッドは前記第１トランジスタチップの裏面に形成されており、
前記第２トランジスタチップは、
第３及び第４主電極パッドと、
前記第３及び第４主電極パッド間の導通を制御する制御電圧が供給される第２制御電極パッドと、
を有し、
前記第３主電極パッドと前記第２制御電極パッドとは前記第２トランジスタチップの表面に形成されており、
前記第４主電極パッドは前記第２トランジスタチップの裏面に形成されており、
前記第１トランジスタチップは、前記第１トランジスタチップの前記裏面が前記基板の前記主面に対向するように、前記第１配線パターンに搭載されることにより、前記第２主電極パッドが前記第１配線パターンに接続されており、
前記第１制御電極パッドは、前記第２配線パターンに電気的に接続されており、
前記第２トランジスタチップは、前記第２トランジスタチップの前記表面が前記基板の前記主面に対向するように、前記第１配線パターン上に搭載されることにより、前記第３主電極パッドが前記第１配線パターンに接続されており、
前記第２トランジスタチップの前記第２制御電極パッドは、前記第３配線パターンに電気的に接続されており、
複数の前記第１トランジスタチップの前記第１主電極パッドは、導線で接続されており、
複数の前記第２トランジスタチップの前記第４主電極パッドは、導線で接続されており、
各前記第１トランジスタチップの前記第１制御電極パッドは、第１抵抗部を介して前記第２配線パターンに接続されており、
前記第１抵抗部は、
複数の前記第１トランジスタチップのそれぞれに対応しており前記第１制御電極パッドと接続される複数の第１抵抗素子と、
複数の前記第１抵抗素子を連結する連結部と、
を有し、
前記第１抵抗素子と、前記第１制御電極パッドとが物理的に接続されており、
前記第１抵抗素子と、前記第２配線パターンとが物理的に接続されており、
複数の前記第１トランジスタチップは、前記第１配線パターン上において所定方向に配置されており、
各前記第１トランジスタチップの前記第１制御電極パッドは前記所定方向に延在している、
半導体モジュール。
【請求項２】
各前記第１トランジスタチップ及び各前記第２トランジスタチップは、ワイドバンドギャップ半導体を含む、
請求項１に記載の半導体モジュール。
【請求項３】
前記第１トランジスタチップは、
前記第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、前記第１制御電極パッドに電気的に接続される制御電極を含む縦型のトランジスタ構造を有しており前記第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と、
前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
を有し、
前記第１制御電極パッドの少なくとも一部は、前記外周部に設けられている、
請求項１又は２に記載の半導体モジュール。
【請求項４】
複数の前記第２トランジスタチップの前記第２制御電極パッドは、前記第３配線パターンに搭載されることにより、前記第３配線パターンに接続されている、
請求項１〜３の何れか一項に記載の半導体モジュール。
【請求項５】
前記第３配線パターンは、
複数の前記第２トランジスタチップのそれぞれに対応しており互いに絶縁されたチップ対応領域と、
各前記チップ対応領域と絶縁されている外部接続領域と、
を有し、
複数の前記第２トランジスタチップの前記第２制御電極パッドは、対応する前記チップ対応領域に搭載されることにより、前記チップ対応領域に接続され、
複数の前記チップ対応領域は、第２抵抗部を介して前記外部接続領域に接続されており、
前記第２抵抗部は、
複数の前記チップ対応領域に対応しており前記チップ対応領域と接続される複数の第２抵抗素子と、
複数の前記第２抵抗素子を連結する第２連結部と、
を有する、
請求項１〜４の何れか一項に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュールに関する。
【背景技術】
【０００２】
半導体モジュールとして、インバータなどの電力変換装置が知られている（特許文献１参照）。電力変換装置に利用される半導体モジュールでは、インバータにおける上アーム用スイッチとしてのトランジスタチップと、下アーム用スイッチとしてのトランジスタチップとが、基板上に直列接続されて搭載されている。トランジスタチップとしては、表面にゲート電極パッド（制御電極パッド）及びソース電極パッド（第１主電極パッド）を有し、裏面にドレイン電極パッド（第２主電極パッド）を有する縦型トランジスタチップがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１７１８７０号公報
【特許文献２】特許第４９９３８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
インバータなどの電力変換装置に利用される半導体モジュールにおいて、直列接続する２つの縦型トランジスタチップを基板上に搭載する場合、通常、２つの縦型トランジスタのドレイン電極パッドを基板と対向させてトランジスタチップを基板に搭載する。この場合、２つの縦型トランジスタチップを直列接続するために、下アームの縦型トランジスタチップのドレイン電極パッドと、上アームの縦型トランジスタチップのソース電極パッドとをワイヤといった導線で接続しなければならない。すなわち、２つの縦型トランジスタの直列接続において、ワイヤといった導線が介在する。
【０００５】
一方、上アームのトランジスタチップに供給されるゲート電圧は、例えば、上アームのトランジスタチップのソース電極パッドの電位を基準にして設定される。しかしながら、上記のように、下アームの縦型トランジスタチップのドレイン電極パッドと、上アームの縦型トランジスタチップのソース電極パッドとをワイヤといった導線によって接続すると、その導線のインダクタンス成分によってソース電位に変動が生じ、結果として、半導体モジュールを駆動した際、ゲート電圧（電位）に変動が生じる。このようなソース電位及びそれに伴うゲート電圧の変動は、半導体モジュールを駆動する周波数が高くなるほど顕著になる。そのため、変動を生じさせないように半導体モジュールを駆動しようとすると、半導体モジュールの動作速度が制限される場合がある。
【０００６】
ここでは、主に、トランジスタチップとして、ゲート電極パッド（制御電極パッド）及びソース電極パッド（第１主電極パッド）を有し、裏面にドレイン電極パッド（第２主電極パッド）を有する縦型ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）について説明したが、他の縦型トランジスタについても同様の問題が生じ得る。
【０００７】
そこで、本発明は、より高い周波数で駆動可能な半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面に係る半導体モジュールは、主面上に第１〜第３配線パターンが形成された基板と、基板に搭載される縦型の第１トランジスタチップと、基板に搭載される縦型の第２トランジスタチップと、を備える。第１トランジスタチップは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される第１制御電極パッドと、を有する。第１主電極パッドと第１制御電極パッドとは第１トランジスタチップの表面に形成されており、第２主電極パッドは前記第１トランジスタチップの裏面に形成されている。第２トランジスタチップは、第３及び第４主電極パッドと、第３及び第４主電極パッド間の導通を制御する制御電圧が供給される第２制御電極パッドと、を有する。第３主電極パッドと第２制御電極パッドとは第２トランジスタチップの表面に形成されており、第４主電極パッドは第２トランジスタチップの裏面に形成されている。第１トランジスタチップは、第１トランジスタチップの裏面が基板の主面に対向するように、第１配線パターンに搭載されることにより、第２主電極が第１配線パターンに接続されている。第１制御電極パッドは、第２配線パターンに電気的に接続されている。第２トランジスタチップは、第２トランジスタチップの表面が基板の主面に対向するように、第１配線パターン上に搭載されることにより、第３主電極パッドが第１配線パターンに接続されている。第２トランジスタチップの第２制御電極パッドは、第３配線パターンに電気的に接続されている。
【発明の効果】
【０００９】
本発明によれば、より高い周波数で動作可能な半導体モジュールを提供し得る。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態に係る半導体モジュールの模式的な平面図である。
【図２】図２は、図１のＩＩ−ＩＩ線に沿った断面の模式図である。
【図３】図１に示した半導体モジュールが有する第１及び第２トランジスタを説明するための模式的な平面図である。
【図４】図４（ａ）は、図３のＩＶａ―ＩＶａ線に沿った断面の模式図であり、図４（ｂ）は、図３のＩＶｂ―ＩＶｂ線に沿った断面の模式図であり、図４（ｃ）は、図３のＩＶｃ―ＩＶｃ線に沿った断面の模式図である。
【図５】図５（ａ）は、図１に示した半導体モジュールの製造方法の一工程を示す模式図であり、図５（ｂ）は、図５（ａ）に続く工程を示す模式図であり、図５（ｃ）は、図５（ｂ）に続く工程を示す模式図であり、図５（ｄ）は、図５（ｃ）に続く工程を示す模式図であり、図５（ｅ）は、図５（ｄ）に続く工程を示す模式図であり、図５（ｆ）は、図５（ｅ）に続く工程を示す模式図である。
【図６】図６（ａ）は、図１に示した半導体モジュールの製造方法において、図５（ｆ）に続く工程を示す模式図であり、図６（ｂ）は、図６（ａ）に続く工程を示す模式図であり、図６（ｃ）は、図６（ｂ）に続く工程を示す模式図であり、図６（ｄ）は、図６（ｃ）に続く工程を示す模式図であり、図６（ｅ）は、図６（ｄ）に続く工程を示す模式図である。
【図７】図７は、図１に示した半導体モジュールの等価回路を示す模式図である。
【図８】図８は、図１に示した半導体モジュールと比較するための半導体モジュールの模式的な平面図である。
【図９】図９は、第２実施形態に係る半導体モジュールの模式的な平面図である。
【図１０】図１０は、図９のＸ−Ｘ線に沿った断面の模式図である。
【図１１】図１１は、図９に示した半導体モジュールが有する第１及び第２トランジスタを説明するための模式的な平面図である。
【図１２】図１２は、図９に示した半導体モジュールが有する第１及び第２抵抗部を説明するための模式的な斜視図である。
【図１３】図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面の模式図である。
【図１４】図１４（ａ）は、図１２に示した抵抗部の製造方法の一工程を示す模式図であり、図１４（ｂ）は、図１４（ａ）に続く工程を示す模式図であり、図１４（ｃ）は、図１４（ｂ）に続く工程を示す模式図である。
【図１５】図１５は、図９に示した半導体モジュールと比較するための半導体モジュールの模式的な平面図である。
【図１６】図１６は、第３実施形態に係る半導体モジュールの模式的な平面図である。
【図１７】図１７は、第４実施形態に係る半導体モジュールの模式的な斜視図である。
【図１８】図１８は、図１７に示した半導体モジュールの模式的な分解斜視図である。
【図１９】図１９は、更に他の実施形態に係る半導体モジュールの模式的な平面図である。
【図２０】図２０は、更に他の実施形態に係る半導体モジュールの模式的な平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
【００１２】
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。
【００１３】
（１）一形態に係る半導体モジュールは、主面上に第１〜第３配線パターンが形成された基板と、基板に搭載される縦型の第１トランジスタチップと、基板に搭載される縦型の第２トランジスタチップと、を備える。第１トランジスタチップは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される第１制御電極パッドと、を有する。第１主電極パッドと第１制御電極パッドとは第１トランジスタチップの表面に形成されており、第２主電極パッドは前記第１トランジスタチップの裏面に形成されている。第２トランジスタチップは、第３及び第４主電極パッドと、第３及び第４主電極パッド間の導通を制御する制御電圧が供給される第２制御電極パッドと、を有する。第３主電極パッドと第２制御電極パッドとは第２トランジスタチップの表面に形成されており、第４主電極パッドは第２トランジスタチップの裏面に形成されている。第１トランジスタチップは、第１トランジスタチップの裏面が基板の主面に対向するように、第１配線パターンに搭載されることにより、第２主電極が第１配線パターンに接続されている。第１制御電極パッドは、第２配線パターンに電気的に接続されている。第２トランジスタチップは、第２トランジスタチップの表面が基板の主面に対向するように、第１配線パターン上に搭載されることにより、第３主電極パッドが第１配線パターンに接続されている。第２トランジスタチップの第２制御電極パッドは、第３配線パターンに電気的に接続されている。
【００１４】
上記半導体モジュールでは、第１トランジスタチップは、その裏面が基板に対向するように基板に搭載され、第２主電極パッドが第１配線パターンに接続されている。そして、第１トランジスタチップの第１制御電極パッドは、第２配線パターンに電気的に接続されている。また、第２トランジスタチップは、その表面が基板に対向するように基板に搭載され、第３主電極パッドが第１配線パターンに接続されている。そして、第２トランジスタチップの第２制御電極パッドは、第３配線パターンに電気的に接続されている。
【００１５】
このように、第１トランジスタチップの第２主電極パッドと、第２トランジスタチップ第１主電極パッドとは共に第１配線パターン上に搭載されているので、第１及び第２トランジスタチップは、第１配線パターンを介して直列接続されている。よって、例えば、第２及び第３配線パターンを介して第１及び第２トランジスタチップの第１及び第２制御電極パッドそれぞれに制御電圧を供給し、第１トランジスタチップの第１主電極パッドに負電圧を供給し、且つ、第２トランジスタチップの第４主電極パッドに正電圧を供給すれば、第２トランジスタチップを上アームとし、第１トランジスタチップを下アームとしたインバータ回路を実現できる。
【００１６】
半導体モジュールをインバータとして使用する場合、上アームに対応する第２トランジスタチップの第２制御電極パッドに供給する制御電圧は、第２トランジスタチップの第１主電極パッドの電位を基準に決定することができる。上記構成では、第１及び第２トランジスタチップは、第１配線パターンを介して直列接続されている。そのため、例えば、第１及び第２トランジスタチップの直列接続用の導線が不要である。よって、導線のインダクタンス成分に起因する第２トランジスタチップの第３主電極パッドの電位変動が抑制されている。その結果、第２トランジスタチップの第２制御電極パッドに供給される制御電圧の変動も抑制される。
【００１７】
導線のインダクタンス成分の影響は、半導体モジュールを駆動する制御電圧の周波数が高くなるにつれて大きくなるが、半導体モジュールでは、導線のインダクタンス成分に起因する第２トランジスタチップの第３主電極パッドの電位変動が抑制されていることから、より高い周波数で半導体モジュールを駆動可能である。
【００１８】
（２）一形態において、半導体モジュールは、複数の第１トランジスタチップを有し、複数の第２トランジスタチップを有し、各第１トランジスタチップ及び各第２トランジスタチップは、ワイドバンドギャップ半導体を含んでおり、複数の第１トランジスタチップの第１主電極パッドは、導線で接続されており、複数の第２トランジスタチップの第４主電極パッドは、導線で接続されていてもよい。
【００１９】
複数の第１トランジスタチップの各々は前述したように基板に搭載されており、複数の第１トランジスタチップの第１主電極パッドは導線で接続されている。これにより、複数の第１トランジスタチップは電気的に並列接続されている。同様に、複数の第２トランジスタチップの各々は前述したように基板に搭載されており、複数の第２トランジスタチップの第４主電極パッドは導線で接続されている。これにより、複数の第２トランジスタチップは電気的に並列接続されている。ワイドバンドギャップ半導体を利用したトランジスタチップは、シリコンを利用したトランジスタチップより小型になる傾向にある。上記のように、複数の第１トランジスタチップを並列接続し、複数の第２トランジスタチップを並列接続することによって、半導体モジュールにより大きな電流を流しやすい。
【００２０】
（３）一形態において、各第１トランジスタチップの第１制御電極パッドは、第１抵抗部を介して第２配線パターンに接続されており、第１抵抗部は、複数の第１トランジスタチップのそれぞれに対応しており前記第１制御電極パッドと接続される複数の第１抵抗素子と、複数の第１抵抗素子を連結する連結部と、を有してもよい。
【００２１】
上記構成では、各第１トランジスタチップの第１制御電極パッドは、第１抵抗部を介して第２配線パターンに接続されている。そのため、第１制御電極パッドには、第１抵抗部における対応する第１抵抗素子を介して制御電圧が供給されることから、制御電圧の変動が第１抵抗素子によって抑制される。第１抵抗部は、複数の第１抵抗素子が連結部で一体化されている。そのため、複数の第１トランジスタチップを、対応する第１抵抗素子を介して第２配線パターンに接続する際、第１トランジスタチップの第１制御電極パッドと対応する第１抵抗素子との接続が容易であり、結果として、第１抵抗素子と第１制御電極パッドとの接続時においてそれらの位置ズレを防止できる。
【００２２】
（４）一形態において、上記第１抵抗素子と、第１制御電極パッドとが物理的に接続されており、上記第１抵抗素子と、第２配線パターンとが物理的に接続されていてもよい。
【００２３】
この場合、第１トランジスタチップの第１制御電極パッドと第２配線パターンとを第１抵抗素子を介して接続する際に導線が不要であることから、そのような導線に起因するインダクタンス成分が生じない。その結果、第１制御電極パッドに供給される制御電圧の変動が生じにくく、半導体モジュールを高い周波数で駆動可能である。
【００２４】
（５）一形態において、各第１トランジスタチップの第１制御電極パッドは、対応する第１抵抗素子を介して第２配線パターンに接続されており、第１抵抗素子と、第１制御電極パッドとが物理的に接続されており、第１抵抗素子と、第２配線パターンとが物理的に接続されていてもよい。
【００２５】
この場合、第１抵抗素子を設けることで、第１制御電極パッドに供給される制御電圧の変動を抑制できる。更に、第１抵抗素子は、第１制御電極パッド及び第２配線パターンに物理的に接続されていることから、第１抵抗素子が、第１制御電極パッド及び第２配線パターンに、導線などを介さずに、直接的に接続されている。そのため、第１トランジスタチップの第１制御電極パッドと第２配線パターンとを第１抵抗素子を介して接続する際、導線に起因するインダクタンス成分が生じない。その結果、第１制御電極パッドに供給される制御電圧の変動が抑制され、半導体モジュールを高い周波数で駆動可能である。
【００２６】
（６）一形態において、複数の第１トランジスタチップは、第１配線パターン上において所定方向に配置されており、各第１トランジスタチップの第１制御電極パッドは所定方向に延在していてもよい。
【００２７】
この場合、複数の第１トランジスタチップが、所定方向に配置されていることから、各第１トランジスタチップの第１制御電極パッドを、対応する第１抵抗素子を介して第２配線パターンに接続する際、複数の第１抵抗素子も、第１トランジスタチップに対して所定方向に配置される。そして、第１トランジスタチップの第１制御電極パッドが所定方向に延在していることから、第１制御電極パッドに、対応する第１抵抗素子を接続する際、第１制御電極パッドに対する第１抵抗素子の位置ズレが低減される。
【００２８】
（７）第１制御電極パッドが所定方向に延在している上記形態において、第１トランジスタチップは、第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、第１制御電極パッドに電気的に接続される制御電極を含む縦型のトランジスタ構造を有しており第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部と、を有し、第１制御電極パッドの少なくとも一部は、外周部に設けられていてもよい。
【００２９】
この場合、第１トランジスタチップは、第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と共に、セル部を取り囲んでいる外周部とを有する。外周部は、セル部を電気的に保護する領域であり、トランジスタ動作に実質的に寄与しない領域である。そして、第１制御電極パッドの少なくとも一部は、外周部に設けられている。そのため、第１制御電極パッドを所定方向に延在させていても、セル部の領域をより多く確保することができる。
【００３０】
（８）一形態において、複数の第２トランジスタチップの第２制御電極パッドは、第３配線パターンに搭載されることにより、第３配線パターンに接続されていてもよい。
【００３１】
この構成では、第２制御電極パッドが第３配線パターンに搭載されることによって、第２制御電極パッドが第３配線パターンに接続されている。そのため、第２制御電極パッドと第３配線パターンとの接続用の導線が不要である。よって、第２制御電極パッドに第３配線パターンを介して制御電圧を供給する際、導線のインダクタンス成分による制御電圧の変動が生じにくい。その結果、半導体モジュールをより速く駆動可能である。
【００３２】
（９）一形態において、第３配線パターンは、複数の第２トランジスタチップのそれぞれに対応しており互いに絶縁されたチップ対応領域と、各チップ対応領域と絶縁されている外部接続領域と、を有し、複数の第２トランジスタチップの第２制御電極パッドは、対応するチップ対応領域に搭載されることにより、チップ対応領域に接続され、複数のチップ対応領域は、第２抵抗部を介して外部接続領域に接続されており、第２抵抗部は、複数のチップ対応領域に対応しておりチップ対応領域と接続される複数の第２抵抗素子と、複数の第２抵抗素子を連結する第２連結部と、を有する。
【００３３】
この場合、チップ対応領域に、第２トランジスタチップの第２制御電極パッドが搭載され、チップ対応領域と第２制御電極パッドが接続される。そのため、チップ対応領域と第２制御電極パッドを接続するための導線が不要である。そして、チップ対応領域と外部接続領域とが第２抵抗部を介して接続されている。そのため、外部接続領域に例えば端子を接続し、その端子から制御電圧を供給すれば、第２抵抗部が有する第２抵抗素子を介して第２制御電極パッドに制御電圧が供給される。これにより、第２制御電極パッドに供給される制御電圧の変動が生じにくい。また、第２抵抗部は、複数の第２抵抗素子が第２連結部で一体化されている。そのため、複数のチップ対応領域を、対応する第２抵抗素子を介して外部接続領域に接続する際、複数のチップ対応領域及び外部接続領域と第２抵抗素子との接続が容易である。
【００３４】
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体モジュールの具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
【００３５】
＜１＞第１実施形態
第１実施形態に係る半導体モジュール１０Ａは、図１及び図２に示したように、複数の第１トランジスタチップ１２Ａ（図１では、３個）と、複数の第２トランジスタチップ１２Ｂ（図１では、３個）と、配線基板１４と、を備える。半導体モジュール１０Ａは、電力変換装置としての単相インバータである。
【００３６】
複数の第１トランジスタチップ１２Ａは、電気的に並列接続されており、電力変換装置において下アームとしての第１半導体スイッチ部を構成している。複数の第２トランジスタチップ１２Ｂは、電気的に並列接続されており、上アームとしての第２半導体スイッチ部を構成している。第１及び第２半導体スイッチ部は直列接続されている。
【００３７】
＜１．１＞第１及び第２トランジスタチップ１２Ａ，１２Ｂ
図３、図４（ａ）、図４（ｂ）及び図４（ｃ）を利用して、第１及び第２トランジスタチップ１２Ａ，１２Ｂについて説明する。第１及び第２トランジスタチップ１２Ａ，１２Ｂの構成は同じである。そのため、第１及び第２トランジスタチップ１２Ａ，１２Ｂをトランジスタチップ１２と称して、第１及び第２トランジスタチップ１２Ａ，１２Ｂの構成を説明する。
【００３８】
説明のために、図３、図４（ａ）、図４（ｂ）及び図４（ｃ）に示したように、トランジスタチップ１２の厚さ方向（後述する半導体基板４２の表面の法線方向）に略直交する２つの方向をｘ軸方向及びｙ軸方向と称す。
【００３９】
トランジスタチップ１２は、図３に示したように、表面１２ａにゲート電極パッド（第１制御電極パッド）１６及びソース電極パッド（第１主電極パッド）１８が形成されており、図４（ａ）〜図４（ｃ）に示したように、裏面１２ｂにドレイン電極パッド（第２主電極パッド）２０が形成されている縦型のＭＯＳＦＥＴ (Metal-Oxide-Semiconductor Field-Effect Transistor)である。ゲート電極パッド１６は、ソース電極パッド１８とドレイン電極パッド２０との間に導通状態を制御する信号（ゲート信号）としてのゲート電圧（制御電圧）が供給される電極パッドである。トランジスタチップ１２の半導体材料の例は、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体の例はＳｉＣ及びＧａＮを含む。
【００４０】
図３に示したように、トランジスタチップ１２の平面視形状（トランジスタチップ１２の厚さ方向から見た形状）の例は略四角形状である。略四角形状の例は、正方形及び長方形を含む。トランジスタチップ１２の平面視形状が略正方形である場合において、トランジスタチップ１２は、セル部２２と、セル部２２を取り囲んでいる外周部２４とを有する。図３において、セル部２２は、一点鎖線で囲まれる領域であり、外周部２４は、一点鎖線で囲まれる領域の外側の部分である。
【００４１】
セル部２２の平面視形状は、トランジスタチップ１２の平面視形状と同様の形状であり得る。第１実施形態では、セル部２２の平面視形状は略正方形として説明する。セル部２２の一辺の長さの例は２０μｍ以下である。
【００４２】
セル部２２は、図４（ａ）に示したように、複数の各単位セル２６が並列配置されて構成されている。隣接する単位セル２６は物理的に連続して並列配置されている。この形態では、セル部２２はチャネル領域に主電流が流れる活性部である。
【００４３】
一実施形態において、セル部２２は、平面視形状が四角形状の複数の単位セル２６がアレイ状に並列接続されて構成され得る。一実施形態において、単位セル２６は、一方向に延在したストライプ形状を有し得る。この場合には、セル部２２は、各単位セル２６が単位セル２６の延在方向に直交する方向に複数の単位セル２６が並列接続された構成とし得る。
【００４４】
単位セル２６は、ゲート電極（制御電極）２８、ソース電極（第１主電極）３０及びドレイン電極（第２主電極）３２を含む縦型のトランジスタ構造、具体的には、ＭＯＳＦＥＴ構造を有しており、ゲート電極２８を基準にして区画されている。トランジスタチップ１２では、複数の単位セル２６間において、ソース電極３０及びドレイン電極３２が共有されている。
【００４５】
具体的には、トランジスタチップ１２の表面１２ａ側及び裏面１２ｂ側にそれぞれ設けられたソース電極３０及びドレイン電極３２の一部が各単位セル２６におけるソース電極及びドレイン電極として機能する。複数の単位セル２６において共通のドレイン電極３２がドレイン電極パッド２０に対応する。
【００４６】
ただし、単位セル２６毎に、ソース電極３０及びドレイン電極３２がそれぞれ設けられてもよい。この場合、ソース電極パッド１８は、単位セル２６毎のソース電極３０に電気的に接続されていればよい。同様に、ドレイン電極パッド２０は、単位セル２６毎のドレイン電極３２に電気的に接続されていればよい。
【００４７】
セル部２２には、セル部２２の外縁部（図３において一点鎖線で示した縁部）に沿って設けられている。すなわち、ゲート電極配線（制御電極配線）３４は、環状に配置されている。
【００４８】
ゲート電極配線３４は、各単位セル２６のゲート電極２８に電気的に接続されており、ゲートランナーとも称される。ゲート電極配線３４の一部には、パッド用電極３６が設けられている。
【００４９】
トランジスタチップ１２の表面１２ａには、ソース電極３０及びゲート電極配線３４を覆う保護膜としてのパッシベーション膜３８が形成されている。トランジスタチップ１２では、パッド用電極３６及びソース電極３０上のパッシベーション膜３８にゲート用開口部４０Ｇ及びソース用開口部４０Ｓがそれぞれ形成されている。
【００５０】
図３、図４（ａ）及び図４（ｃ）に示したように、ゲート用開口部４０Ｇによって露出したパッド用電極３６の部分がゲート電極パッド１６である。同様に、ソース用開口部４０Ｓによって露出したソース電極３０の部分がソース電極パッド１８である。
【００５１】
図４（ａ）〜図４（ｃ）を利用して、トランジスタチップ１２の構成について更に詳細に説明する。まず、セル部２２及び外周部２４に共通の構成について説明する。以下の説明において、半導体の導電型、及び、材料などは説明のための一例である。
【００５２】
トランジスタチップ１２は、ｎ型（第１導電型）の半導体基板４２を有する。半導体基板４２の材料の例はワイドバンドギャップ半導体である。半導体基板４２の厚さの例は４００μｍである。
【００５３】
半導体基板４２の裏面には、ドレイン電極３２が設けられている。ドレイン電極３２の例はＮｉ膜といった金属膜である。半導体基板４２の表面上には、下地半導体層としてｎ型のドリフト層４４が設けられている。ドリフト層４４の材料の例は半導体基板４２の材料と同じとし得る。ドリフト層４４内のｎ型ドーパントの濃度の例は約５×１０１６ｃｍ−３である。ドリフト層４４の厚さの例は約１０μｍである。
【００５４】
次に、半導体基板４２上のセル部２２及び外周部２４それぞれの構成について説明する。まず、セル部２２について、図４（ａ）を主に利用してソース電極３０の下側の構成を中心にして説明する。セル部２２の外縁部近傍の構成については後述する。
【００５５】
ドリフト層４４の表層部には、ｐボディ領域としての複数の第１ｐ型（第２導電型）半導体領域４６が互いに離間して形成されている。第１ｐ型半導体領域４６の材料は半導体基板４２の材料と同じとし得る。第１ｐ型半導体領域４６のｐ型ドーパントの濃度の例は約５×１０１７ｃｍ−３である。第１ｐ型半導体領域４６の厚さ（又は深さ）の例は約１．０μｍである。
【００５６】
単位セル２６の平面視形状が角状である場合には、第１ｐ型半導体領域４６は、ドリフト層４４の表層部に島状に形成され得る。単位セル２６が一方向に延在している場合には、第１ｐ型半導体領域４６も一方向に延在し得る。
【００５７】
第１ｐ型半導体領域４６には、２つのｎ型のソース領域４８が離間して形成されている。ソース領域４８内のｎ型のドーパントの濃度の例は約１×１０１９ｃｍ−３である。ソース領域４８の厚み（又は深さ）の例は約０．３μｍである。
【００５８】
ドリフト層４４の表面において隣接する第１ｐ型半導体領域４６，４６の間の領域上には、ゲート絶縁膜５０及びゲート電極２８が積層されている。ゲート絶縁膜５０及びゲート電極２８は、第１ｐ型半導体領域４６内のソース領域４８と共にＭＯＳ構造を形成するように隣接する第１ｐ型半導体領域４６，４６の間の領域上に配置されている。
【００５９】
第１実施形態では、ゲート絶縁膜５０及びゲート電極２８は、単位セル２６毎に設けられ得る。ゲート絶縁膜５０の例はシリコン酸化膜である。ゲート絶縁膜５０の厚さの例は約５０μｍである。ゲート電極２８の例はＡｌ膜といった金属膜である。
【００６０】
ゲート絶縁膜５０及びゲート電極２８からなる隆起部は、第１層間絶縁膜５２によって被覆されている。第１層間絶縁膜５２の例はシリコン酸化膜である。
【００６１】
第１層間絶縁膜５２上には、ソース電極３０が設けられている。ソース電極３０の例はニッケル膜といった金属膜である。ソース電極３０の厚さの例は約０．１μｍである。ソース領域４８とソース電極３０とが電気的に接触するように第１層間絶縁膜５２には、コンタクトホールといった第１コンタクト領域５２ａが形成されている。
【００６２】
上記構成では、単位セル２６は、縦型ＭＯＳＦＥＴ構造であって二重拡散型ＭＯＳＦＥＴ構造を有する。
【００６３】
具体的には、単位セル２６は、ゲート電極２８を基準としてみた場合、半導体基板４２と、半導体基板４２の裏面に設けられたドレイン電極３２を有する。そして、単位セル２６は、半導体基板４２の表面上に設けられたドリフト層４４、ドリフト層４４の表層部に形成されており互いに離間した第１ｐ型半導体領域４６、各第１ｐ型半導体領域４６内に形成されたソース領域４８、ソース領域４８とＭＯＳ構造を形成するゲート絶縁膜５０及びゲート電極２８、並びに、ソース領域４８と電気的に接続されゲート電極２８と絶縁されたソース電極３０とを含む。
【００６４】
次に、図４（ｂ）及び図４（ｃ）を主に利用して、ゲート電極配線３４が形成されるセル部２２の外縁部近傍の構成について説明する。
【００６５】
セル部２２の外縁部に沿ってｐボディ領域としての第１ｐ型半導体領域４６がドリフト層４４の表層部に形成されている。以下、説明の便宜のため、セル部２２の外縁部に沿って形成される第１ｐ型半導体領域４６を第２ｐ型半導体領域５４とも称す。
【００６６】
一実施形態において、第２ｐ型半導体領域５４は、トランジスタチップ１２の耐圧特性を得るために、セル部２２から外周部２４側に向けてセル部２２から外側に張り出している。第２ｐ型半導体領域５４のセル部２２中心側の端部には、単位セル２６の一部を構成するソース領域４８と、ソース領域４８とが互いに離間して形成されている。
【００６７】
第２ｐ型半導体領域５４上には第２層間絶縁膜５６によって被覆された絶縁膜５８が設けられている。絶縁膜５８及び第２層間絶縁膜５６の材料及び厚さは、それぞれゲート絶縁膜５０及び第１層間絶縁膜５２の場合と同じとし得る。第２層間絶縁膜５６のセル部２２の中心側の端部上には、ソース電極３０の一部が被さっている。
【００６８】
第２層間絶縁膜５６には、第２ｐ型半導体領域５４内のソース領域４８とソース電極３０とを電気的に接続するために、第２層間絶縁膜５６を貫通する第２コンタクト領域５６ａが形成されている。
【００６９】
第２層間絶縁膜５６内には、セル部２２の外縁部に沿って設けられた導電性のゲート配線部材６０が埋設されている。ゲート配線部材６０の厚さ及び材料は、ゲート電極２８の場合と同様とし得る。ゲート配線部材６０は、各ゲート電極２８と電気的に接続されている。
【００７０】
ゲート配線部材６０の延びている方向、すなわち、セル部２２の外縁部に沿って第２層間絶縁膜５６上にゲート電極配線３４が設けられている。第２層間絶縁膜５６には、ゲート電極配線３４上に第２層間絶縁膜５６を貫通する第３コンタクト領域５６ｂが形成されている。
【００７１】
第３コンタクト領域５６ｂを介してゲート電極配線３４は、ゲート配線部材６０と電気的に接続される。その結果、ゲート電極配線３４は、各単位セル２６のゲート電極２８と電気的に接続される。ゲート電極配線３４の例はソース電極３０の例と同じとし得る。
【００７２】
ゲート電極配線３４の一部、例えば、図３に示したように、略四角形状に配設されたゲート電極配線３４のうちｙ軸方向に延在している領域の一部には、図４（ｃ）に示したように、パッド用電極３６が設けられている。ゲート電極配線３４の一部を幅広に形成することによってパッド用電極３６を形成し得る。図４（ｃ）では、パッド用電極３６は、ゲート電極配線３４の一部をセル部２２側に広げている。
【００７３】
図４（ｂ）及び図４（ｃ）を更に利用して、外周部２４の構成について説明する。外周部２４では、ドリフト層４４上に、絶縁膜５８及び第２層間絶縁膜５６が順に積層されている。ここでは、外周部２４は、絶縁膜５８及び第２層間絶縁膜５６を含んでいるとしたが、外周部２４は、ドリフト層４４を備えていればよい。
【００７４】
セル部２２と共通のドリフト層４４を備えることで、逆バイアス時の空乏層がより広がりやすく、耐圧特性を得ることができる。この場合、外周部２４は、耐圧特性を確保するための外周耐圧部として機能する。
【００７５】
外周部２４には、前述したように、セル部２２側から第２ｐ型半導体領域５４が張り出され得る。このように張り出された第２ｐ型半導体領域５４によって逆バイアス時の空乏層が更に均等に広がり易い。そのため、トランジスタチップ１２における耐圧特性をより確保可能である。また、耐圧特性を更に確保するために、外周部２４が有するドリフト層４４には、トレンチ状の第３ｐ型半導体領域６２が設けられてもよい。第３ｐ型半導体領域６２のｐ型ドーパントの濃度及び厚さは、第１ｐ型半導体領域４６の場合と同様とし得る。
【００７６】
図４（ａ）〜図４（ｃ）に示したように、半導体基板４２の表面に形成された上記積層構造体の表面は、パッシベーション膜３８で覆われている。そして、パッド用電極３６上のパッシベーション膜３８にゲート用開口部４０Ｇが形成されている。ゲート用開口部４０Ｇによってパッド用電極３６の露出した部分がゲート電極パッド１６である。
【００７７】
ソース電極３０上のパッシベーション膜３８にもソース用開口部４０Ｓが形成されている。ソース用開口部４０Ｓによって、ソース電極３０の露出した部分がソース電極パッド１８である。パッシベーション膜３８の例はＳｉＮ膜である。パッシベーション膜３８の厚さの例は、１０μｍである。
【００７８】
次に、トランジスタチップ１２の製造方法の一例を、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）を利用して説明する。図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）では、図４（ｃ）に示した構成近傍の製造工程が示されている。
【００７９】
図５（ａ）に示したように、ｎ型のＳｉＣ基板からなる半導体基板４２の表面上にドリフト層４４を形成した後、ドリフト層４４の表層部に第１及び第２ｐ型半導体領域４６，５４及びソース領域４８をそれぞれ形成する。第３ｐ型半導体領域６２を形成する場合には、第２ｐ型半導体領域４６等と一緒に第３ｐ型半導体領域６２を形成する。以下では、第３ｐ型半導体領域６２を備えた形態を説明する。
【００８０】
具体的には、半導体基板４２の表面上に、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、エキタキシャル成長層としてのドリフト層４４を形成する。
【００８１】
ドリフト層４４の所定位置にＲＩＥ（Reactive Ion Etching）（反応性イオンエッチング）などにより、第１〜第３ｐ型半導体領域４６，５４，６２となる凹部を形成する。その後、各凹部の底面及び側面の上に、in-situドープを伴うＣＶＤエピタキシャル成長法によって第１〜第３ｐ型半導体領域４６，５４，６２をエピタキシャル成長させる。この場合、第１〜第３ｐ型半導体領域４６，５４，６２は埋込選択成長領域である。
【００８２】
第１及び第２ｐ型半導体領域４６，５４に、注入マスクを用いたイオン注入を実施することによって、複数のソース領域４８を形成する。
【００８３】
次いで、図５（ｂ）に示したように、ドリフト層４４上に、例えばＣＶＤ法を用いて絶縁膜としてのシリコン酸化膜６４を成膜する。その後、蒸着法又はスパッタ法などによって、半導体基板４２の裏面上にＮｉ膜からなるドレイン電極３２を形成する。
【００８４】
その後、図５（ｃ）に示したように、シリコン酸化膜６４をパターニングすることによって、ゲート絶縁膜５０及び絶縁膜５８をそれぞれ形成する。続いて、図６（ｄ）に示したように、半導体基板４２上に、例えばＣＶＤ法などによってＡｌ膜６６を形成する。
【００８５】
そのＡｌ膜６６をパターニングすることによって、図６（ｅ）に示したように、ゲート電極２８及びゲート配線部材６０を形成する。
【００８６】
その後、図５（ｆ）に示したように、半導体基板４２上に更に、例えばＣＶＤ法を用いて第２シリコン酸化膜６８を成膜することによって、ゲート電極２８及びゲート配線部材６０を埋設する。第２シリコン酸化膜６８は、セル部２２において、第１層間絶縁膜５２であり、外周部２４において、第２層間絶縁膜５６である。
【００８７】
続いて、図６（ａ）に示したように、ソース領域４８とソース電極３０との電気的接触及びゲート配線部材６０とゲート電極配線３４との電気的接触を確保するために、第２シリコン酸化膜６８に第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂを形成する。第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂは、エッチングなどを利用して形成され得る。
【００８８】
図６（ｂ）に示したように、第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂが形成された第２シリコン酸化膜６８（第１層間絶縁膜５２及び第２層間絶縁膜５６）を有する半導体基板４２上に、例えばＣＶＤ法によってＮｉ膜６９を成膜する。そのＮｉ膜６９をパターニングすることによって、図６（ｃ）に示したように、ソース電極３０及びゲート電極配線３４を形成する。この際、ゲート電極パッド１６の形成位置におけるゲート電極配線３４を幅広に形成しておくことで、パッド用電極３６を形成する。図６（ｃ）では、パッド用電極３６が形成されているゲート電極配線３４を示している。
【００８９】
ここで、半導体基板４２を、熱処理することによって、ソース電極３０及びドレイン電極３２を構成するニッケル（Ｎｉ）と、ソース領域４８及び半導体基板４２を構成するＳｉＣとの接触をショットキー接触からオーミック接触に変化させる。
【００９０】
図６（ｄ）に示したように、ソース電極３０が形成された半導体基板４２上にＳｉＮ膜７０を例えばＣＶＤ法などにより形成する。このＳｉＮ膜７０がパッシベーション膜３８である。
【００９１】
このパッシベーション膜３８に、ゲート用開口部４０Ｇ及びソース用開口部４０Ｓを形成することによって、ゲート電極パッド１６及びソース電極パッド１８を形成する。
【００９２】
ここでは、半導体基板４２、ゲート電極２８、ソース電極３０及びドレイン電極３２などの材料及び各膜の形成方法などを一部例示しながら説明したが、トランジスタチップ１２を構成する各構成要素の材料及び各膜の形成方法などは例示したものに限定されない。
【００９３】
＜１．２＞  配線基板１４
図１及び図２を利用して、配線基板１４について説明する。配線基板１４は、絶縁基板７２を有しており、絶縁基板７２の表面（主面）７２ａ上には、第１配線パターン７４、第２配線パターン７６、第３配線パターン７８、第４配線パターン８０、第５配線パターン８２及び第６配線パターン８４が形成されている。第１〜第６配線パターン７４〜８４は、回路パターンを構成している。第１〜第６配線パターン７４〜８４の材料の例は、銅である。
【００９４】
絶縁基板７２の平面視形状（厚さ方向からみた形状）の例は、図１に例示するように、矩形又は正方形といった四角形状である。絶縁基板７２の材料の例は、ＡｌＮ、ＳｉＮ及びＡｌ２Ｏ３を含む。
【００９５】
第１配線パターン７４は、第１チップ搭載領域７４Ａと、第１外部接続領域７４Ｂと、第２外部接続領域７４Ｃとを有する。
【００９６】
第１チップ搭載領域７４Ａは、複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂが搭載される領域である。
【００９７】
第１外部接続領域７４Ｂは、半導体モジュール１０Ａからの出力電圧を外部出力するための出力端子が接続される領域である。第１外部接続領域７４Ｂは、第１チップ搭載領域７４Ａと物理的に一体化している。一実施形態において、第１外部接続領域７４Ｂは、第１チップ搭載領域７４Ａから連続的に張り出している。第１外部接続領域７４Ｂは、絶縁基板７２の縁部７２ｂ近傍側に配置されていてもよい。
【００９８】
第２外部接続領域７４Ｃは、第２トランジスタチップ１２Ｂを制御するゲート信号としてのゲート電圧の基準となるソース電位を外部出力するためのソース端子が接続される領域である。第２外部接続領域７４Ｃは、第１チップ搭載領域７４Ａと物理的に一体化している。一実施形態において、第２外部接続領域７４Ｃは、第１チップ搭載領域７４Ａにおいて第１外部接続領域７４Ｂと反対側から外側に連続的に張り出している。第２外部接続領域７４Ｃは、絶縁基板７２の縁部７２ｃ近傍側に配置されていてもよい。
【００９９】
第２配線パターン７６は、第１トランジスタチップ１２Ａに供給されるゲート電圧を入力するためのゲート端子が接続される領域である。第２配線パターン７６は、絶縁基板７２の表面７２ａにおいて所定方向Ａに延在している。所定方向Ａは、図１に示したように、縁部７２ｂ又は縁部７２ｃに直交する方向（図１において短手方向）であり、他の図面においても同様である。
【０１００】
第３配線パターン７８は、第２トランジスタチップ１２Ｂに供給されるゲート信号としてのゲート電圧を入力するためのゲート端子が接続される領域である。第２配線パターン７６と同様に所定方向Ａに延在している。
【０１０１】
第４配線パターン８０は、負電圧を第１トランジスタチップ１２Ａに供給するための端子が接続される領域である。第４配線パターン８０は、第１外部接続領域７４Ｂと共に、縁部７２ｂ近傍に配置されていてもよい。
【０１０２】
第５配線パターン８２は、正電圧を第２トランジスタチップ１２Ｂに供給するための端子が接続される領域である。第５配線パターン８２は、第１外部接続領域７４Ｂ及び第３配線パターン７８と共に、縁部７２ｂ近傍に配置されていてもよい。
【０１０３】
第６配線パターン８４は、第１トランジスタチップ１２Ａを制御するゲート電圧の基準となるソース電位を外部出力するためのソース端子が接続される第３外部出力領域である。第６配線パターン８４は、縁部７２ｂ側において、第１配線パターン７４及び第２配線パターン７６の近傍に配置されてもよい。
【０１０４】
＜１．３＞半導体モジュール１０Ａの具体的な構成
次に、図１及び図２を利用して、半導体モジュール１０Ａの具体的な構成について説明する。
【０１０５】
図１に示したように、複数の第１トランジスタチップ１２Ａは、第１配線パターン７４上において、所定方向Ａに離散的に配置されている。複数の第１トランジスタチップ１２Ａは、ドレイン電極パッド（第２主電極パッド）２０が第２配線パターン７６側に位置するように、第１配線パターン７４の第１チップ搭載領域７４Ａ上に配置されている。
【０１０６】
図２に示したように、複数の第１トランジスタチップ１２Ａのそれぞれは、第１トランジスタチップ１２Ａの裏面１２ｂが絶縁基板７２の表面７２ａに対向するように、第１配線パターン７４に搭載されることにより、ドレイン電極パッド２０が第１配線パターン７４に接続されている。
【０１０７】
具体的には、ドレイン電極パッド２０が第１チップ搭載領域７４Ａに、ハンダといった導電性接着剤を介して接合され、第１トランジスタチップ１２Ａは、第１チップ搭載領域７４Ａに搭載されている。これにより、ドレイン電極パッド２０と、第１配線パターン７４とが電気的に接続される。
【０１０８】
ドレイン電極パッド２０が第１配線パターン７４に面していることから、第１トランジスタチップ１２Ａのゲート電極パッド（第１制御電極パッド）１６及びソース電極パッド（第１主電極パッド）１８は、配線基板１４と反対側に位置する。
【０１０９】
図１に示したように、ゲート電極パッド１６は、第１ワイヤ（導線）Ｗ１を介して第２配線パターン７６に接続されている。
【０１１０】
隣接する第１トランジスタチップ１２Ａのソース電極パッド１８は第２ワイヤ（導線）Ｗ２を介して接続されている。一実施形態において、第２ワイヤＷ２による配線では、大電流を流せるように、例えば、より太い第２ワイヤＷ２を使用したり、複数の第２ワイヤＷ２を使用してもよい。複数の第２ワイヤＷ２を使用する場合、例えば、少なくとも一本の第２ワイヤＷ２に、より太い第２ワイヤＷ２を使用してもよい。
【０１１１】
更に、複数の第１トランジスタチップ１２Ａのソース電極パッド１８は、第４及び第６配線パターン８０，８４に第３ワイヤ（導線）Ｗ３及び第４ワイヤ（導線）Ｗ４を介して接続されている。例えば、所定方向Ａに沿って配置された第１トランジスタチップ１２Ａのうち、第４配線パターン８０に最も近い第１トランジスタチップ１２Ａのソース電極パッド１８と、第４配線パターン８０とが第３ワイヤＷ３によって接続されており、第６配線パターン８４に最も近い第１トランジスタチップ１２Ａのソース電極パッド１８と、第６配線パターン８４とが第４ワイヤＷ４によって接続されている。
【０１１２】
一実施形態において、ソース電極パッド１８と第３配線パターン７８との接続では、大電流を流せるように、例えば、より太い第３ワイヤＷ３を使用したり、複数の第３ワイヤＷ３を使用してもよい。複数の第３ワイヤＷ３を使用する場合、例えば、少なくとも一本の第３ワイヤＷ３に、より太い第３ワイヤＷ３を使用してもよい。
【０１１３】
ソース電極パッド１８と第６配線パターン８４との接続においても同様である。すなわち、より太い第４ワイヤＷ４を使用したり、複数の第４ワイヤＷ４を使用してもよい。複数の第４ワイヤＷ４を使用する場合、例えば、少なくとも一本の第４ワイヤＷ４に、より太い第４ワイヤＷ４を使用してもよい。
【０１１４】
図２に示したように、複数の第２トランジスタチップ１２Ｂのそれぞれは、第２トランジスタチップ１２Ｂの表面１２ａが絶縁基板７２の表面７２ａに対向するように、第１及び第３配線パターン７４，７８上に搭載されることにより、ソース電極パッド（第３主電極パッド）１８及びゲート電極パッド（第２制御電極パッド）１６が第１及び第３配線パターン７４，７８にそれぞれ接続されている。
【０１１５】
具体的には、ソース電極パッド１８及びゲート電極パッド１６がそれぞれ第１及び第３配線パターン７４，７８に、ハンダといった導電性接着剤を介して接合されることによって、第２トランジスタチップ１２Ｂは、第１及び第３配線パターン７４，７８に搭載されている。これにより、ソース電極パッド１８及びゲート電極パッド１６それぞれが第１及び第３配線パターン７４，７８に電気的に接続される。
【０１１６】
ソース電極パッド１８が第１配線パターン７４に面していることから、第２トランジスタチップ１２Ｂのドレイン電極パッド（第４主電極パッド）２０は、配線基板１４と反対側に位置する。ドレイン電極パッド２０は第５配線パターン８２に第５ワイヤ（導線）Ｗ５を介して接続されている。
【０１１７】
隣接する第２トランジスタチップ１２Ｂのドレイン電極パッド２０は第６ワイヤ（導線）Ｗ６を介して接続されている。ドレイン電極パッド２０同士を接続する。一実施形態において、隣接する第２トランジスタチップ１２Ｂのドレイン電極パッド２０の接続では、大電流を流せるように、例えば、より太い第６ワイヤＷ６を使用したり、複数の第６ワイヤＷ６を使用してもよい。複数の第６ワイヤＷ６を使用する場合、例えば、少なくとも一本の第６ワイヤＷ６に、より太い第６ワイヤＷ６を使用してもよい。
【０１１８】
半導体モジュール１０Ａは、例えば、次のようにして製造される。複数の第１トランジスタチップ１２Ａのドレイン電極パッド２０をハンダといった導電性接着剤で第１チップ搭載領域７４Ａに接合する。そして、前述した第１〜第４ワイヤＷ１〜Ｗ４による配線を施す。また、各第２トランジスタチップ１２Ｂについては、それらのゲート電極パッド１６及びソース電極パッド１８にハンダメッキを施した後、配線基板１４上の所定位置に配置し、リフローによって配線基板１４に接合する。その後、前述した第５及び第６ワイヤＷ５，Ｗ６による接続を施す。これにより、半導体モジュール１０Ａが得られる。
【０１１９】
第１〜第６ワイヤＷ１〜Ｗ６による接続は、例えば、ワイヤボンディングによってなされ得る。また、第１〜第６ワイヤＷ１〜Ｗ６による接続は、複数の第１トランジスタチップ１２Ａ，１２Ｂを配線基板１４に接合した後に一括して行ってもよい。
【０１２０】
＜１．４＞半導体モジュール１０Ａの作用効果
半導体モジュール１０Ａでは、各第１トランジスタチップ１２Ａのドレイン電極パッド２０は第１チップ搭載領域７４Ａに接続され、ゲート電極パッド１６は第１ワイヤＷ１を介して第２配線パターン７６に接続され、ソース電極パッド１８は、第２ワイヤＷ２を介して接続されている。従って、複数の第１トランジスタチップ１２Ａは、電気的に並列接続されている。
【０１２１】
同様に、各第２トランジスタチップ１２Ｂのソース電極パッド１８は第１チップ搭載領域７４Ａに接続され、ゲート電極パッド１６は第３配線パターン７８に接続され、ドレイン電極パッド２０は、第６ワイヤＷ６を介して接続されている。従って、複数の第２トランジスタチップ１２Ｂは、電気的に並列接続されている。
【０１２２】
更に、第１トランジスタチップ１２Ａのドレイン電極パッド２０と、第２トランジスタチップ１２Ｂのソース電極パッド１８とは、第１チップ搭載領域７４Ａを介して電気的に接続されている。よって、第１トランジスタチップ１２Ａと、第２トランジスタチップ１２Ｂとは電気的に直列接続されている。
【０１２３】
従って、半導体モジュール１０Ａの構成によって、図７に示したように、半導体モジュール１０Ａの等価回路としてのインバータ回路８６が実現されている。そのため、半導体モジュール１０Ａは、インバータである電力変換装置として動作し得る。
【０１２４】
半導体モジュール１０Ａでは、並列接続された複数の第１のトランジスタチップ１２Ａが、インバータ回路８６において、下アームの第１半導体スイッチ部８８Ａを構成しており、並列接続された複数の第２トランジスタチップ１２Ｂが、インバータ回路８６において、上アームの第２半導体スイッチ部８８Ｂを構成している。そして、第１及び第２半導体スイッチ部８８Ａ，８８Ｂが直列接続されている。
【０１２５】
図８では、第１外部接続領域７４Ｂ、第４配線パターン８０及び第５配線パターン８２それぞれを、出力端子（Ｏ端子）８６ａ、負電圧入力端子（Ｎ端子）８６ｂ及び正電圧入力端子（Ｐ端子）８６ｃとして模式的に図示している。また、第２配線パターン７６、第６配線パターン８４、第２外部接続領域７４Ｃ及び第３配線パターン７８それぞれを、第１ゲート端子８６ｄ、第１ソース端子８６ｅ、第２ソース端子８６ｆ及び第３ゲート端子８６ｇとして模式的に図示している。
【０１２６】
半導体モジュール１０Ａの作用効果について、図８に示した半導体モジュール９０と比較しながら更に説明する。
【０１２７】
図８に示した半導体モジュール９０は、複数の第１トランジスタチップ１２Ａと、複数の第２トランジスタチップ１２Ｂと、配線基板９２とを備える。
【０１２８】
配線基板９２は、絶縁基板７２を有しており、絶縁基板７２の表面７２ａ上には、第１配線パターン９４、第２配線パターン７６、第３配線パターン７８、第４配線パターン８０、第５配線パターン９６、第６配線パターン８４、及び第７配線パターン９８が形成されている。
【０１２９】
第１配線パターン９４は、第１チップ搭載領域７４Ａ及び第１外部接続領域７４Ｂを有する。第１配線パターン９４は、第２外部接続領域７４Ｃを有しない点で、第１配線パターン７４と相違する。第７配線パターン９８は、第１配線パターン７４における第２外部接続領域７４Ｃと同様の機能を有する領域である。
【０１３０】
第５配線パターン９６は、複数の第２トランジスタチップ１２Ｂが搭載される第２チップ搭載領域９６Ａと、配線基板１４における第５配線パターン８２に対応する外部出力領域９６Ｂとを有する。外部出力領域９６Ｂと、第２チップ搭載領域９６Ａとは一体的に連結されている。
【０１３１】
半導体モジュール９０では、複数の第１トランジスタチップ１２Ａは、半導体モジュール１０Ａと同様にして、第１配線パターン７４上に搭載されている。
【０１３２】
複数の第２トランジスタチップ１２Ｂは、第５配線パターン９６の第２チップ搭載領域９６Ａに、ドレイン電極パッド２０が配線基板９２と対向するように、搭載されている。これにより、第２トランジスタチップ１２Ｂのドレイン電極パッド２０と、第２チップ搭載領域９６Ａが接続されている。
【０１３３】
第２トランジスタチップ１２Ｂにおけるゲート電極パッド１６及びソース電極パッド１８は、それぞれ第７ワイヤＷ７及び第８ワイヤＷ８を介して第３配線パターン７８及び第１チップ搭載領域７４Ａに接続されている。更に、隣接する第２トランジスタチップ１２Ｂのソース電極パッド１８は、第９ワイヤＷ９を介して接続されている。更に、第２トランジスタチップ１２Ｂと第７配線パターン９８は第１０ワイヤＷ１０を介して接続されている。
【０１３４】
図８に例示したように、第１及び第２トランジスタチップ１２Ａ，１２Ｂが共に、裏面１２ｂが配線基板９２に搭載されていると、第１及び第２トランジスタチップ１２Ａ，１２Ｂを直列接続するために、第８ワイヤＷ８が必要である。また、第２トランジスタチップ１２Ｂと第７配線パターン９８との接続のために、第１０ワイヤＷ１０が必要である。
【０１３５】
インバータとしての半導体モジュール９０では、上アーム側の第２トランジスタチップ１２Ｂに入力されるゲート電圧は、第７配線パターン９８から出力される第２トランジスタチップ１２Ｂのソース電極パッド１８のソース電位を基準に設定される。
【０１３６】
通常、ワイヤは、インダクタンス成分を有している。そのため、上述したように第８及び第１０ワイヤＷ８及びＷ１０が半導体モジュール９０において存在すると、第８及び第１０ワイヤＷ８及びＷ１０（特に、第８ワイヤＷ８）のインダクタンス成分により発生する電圧が、インバータにおける上アーム側のソース端子電位に変動を与える。
【０１３７】
また、第２トランジスタチップ１２Ｂにおけるゲート電極パッド１６に関連した配線用のワイヤの本数が多い場合にも、ゲート電極パッド１６に供給されるゲート電圧（ゲート電位）が変動し易い。
【０１３８】
その結果、並列接続された複数の第２トランジスタチップ１２Ｂからなる上アーム側の半導体スイッチ部に誤点弧が生じ易く、半導体モジュール９０をより高い周波数（例えば、４０ｋＨｚ〜１００ｋＨｚ）で駆動する際、不要な電圧振動が発生する。そのため、半導体モジュール９０を、高い周波数で駆動することができない。
【０１３９】
更に、半導体モジュール９０の構成では、第１チップ搭載領域７４Ａとは別に、第２トランジスタチップ１２Ｂを搭載する第２チップ搭載領域９６Ａを絶縁基板７２の表面７２ａ上に形成する必要がある。その結果、半導体モジュール９０が大型化する傾向にある。
【０１４０】
これに対して、半導体モジュール１０Ａでは、第１トランジスタチップ１２Ａの裏面１２ｂを配線基板１４に対向させて、第１トランジスタチップ１２Ａのドレイン電極パッド２０を第１チップ搭載領域７４Ａに接続している。
【０１４１】
また、第２トランジスタチップ１２Ｂの表面１２ａを配線基板１４に対向させて、第２トランジスタチップ１２Ｂのソース電極パッド１８を第１チップ搭載領域７４Ａに接続している。
【０１４２】
そのため、例えば、第２トランジスタチップ１２Ｂのソース電極パッド１８と、第１トランジスタチップ１２Ａのドレイン電極パッド２０とを接続するためのワイヤが不要である。すなわち、第１及び第２トランジスタチップ１２Ａ，１２Ｂの電気的な直列接続用のワイヤ（（図８の第８ワイヤＷ８）が不要である。更に、半導体モジュール９０において必要であった第９ワイヤＷ９も不要である。
【０１４３】
その結果、半導体モジュール１０Ａでは、ワイヤに起因するインダクタンス成分が、半導体モジュール９０の場合より低減されている。これにより、半導体モジュール１０Ａでは、第２半導体スイッチ部８８Ｂのソース端子電位の変動が抑制される。よって、第１チップ搭載領域７４Ａに接続している第２半導体スイッチ部８８Ｂに誤点弧が生じにくい。そのため、半導体モジュール１０Ａを、より高い周波数（例えば、４０ｋＨ〜１００ｋＨ）で駆動可能である。
【０１４４】
更に、半導体モジュール１０Ａでは、第２トランジスタチップ１２Ｂのゲート電極パッド１６を、第３配線パターン７８に搭載すると共に接続している。そのため、ゲート電極パッド１６と第３配線パターン７８との接続用のワイヤも不要である。
【０１４５】
よって、第３配線パターン７８に供給されるゲート電圧（制御電圧）に対して、図８に例示した第１０ワイヤＷ１０のインダクタンス成分が生じない。そのため、第２トランジスタチップ１２Ｂにおいて、ゲート電極パッド１６に供給される制御電圧の変動が更に抑制される。その結果、第１チップ搭載領域７４Ａに接続している第２半導体スイッチ部８８Ｂに誤点弧がより一層生じにくい。この点でも、半導体モジュール１０Ａを、より高い周波数で駆動可能である。
【０１４６】
また、第１トランジスタチップ１２Ａと第２トランジスタチップ１２Ｂとを共通の第１チップ搭載領域７４Ａに搭載しているので、第２トランジスタチップ１２Ｂの搭載に要するスペースを縮小できる。その結果、半導体モジュール１０Ａの小型化を図ることが可能である。
【０１４７】
第１及び第２トランジスタチップ１２Ａ，１２Ｂとして、ワイドバンドギャップ半導体を利用したＭＯＳＦＥＴを使用しているため、半導体モジュール１０Ａは、耐圧特性に優れ、高速動作が可能である。
【０１４８】
現状、ワイドバンドギャップ半導体を利用した半導体素子の大きさは、従来のＳｉを利用した半導体素子より小さい傾向にある。しかしながら、複数の第１トランジスタチップ１２Ａを並列接続して、第１半導体スイッチ部８８Ａを構成し、複数の第２トランジスタチップ１２Ｂを並列接続して、第２半導体スイッチ部８８Ｂを構成しているので、大電流を流すことが可能である。
【０１４９】
このように、図７に示した第１半導体スイッチ部８８Ａ及び第２半導体スイッチ部８８Ｂをそれぞれ複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂで構成している場合、半導体モジュール９０のように、第１及び第２トランジスタチップ１２Ａ，１２Ｂを共に裏面１２ｂ側を配線基板に対向させると、前述したような不要なワイヤ数が増加する。
【０１５０】
また、半導体モジュール１０Ａにおいて大電流を流すために、例えば、第２、第３及び第４ワイヤＷ２，Ｗ３，Ｗ４を太くしたり、使用するワイヤ本数を増やすと、ワイヤに起因するインダクタンス成分が増加する。
【０１５１】
これに対して、半導体モジュール１０Ａでは、半導体モジュール９０よりワイヤ数を低減できる。そのため、半導体モジュール１０Ａの構成は、第１及び第２トランジスタチップ１２Ａ，１２Ｂの半導体材料としてワイドバンドギャップ半導体を有する形態において、特に有効である。すなわち、ワイドバンドギャップ半導体を利用した半導体モジュール１０Ａでは、電位変動が抑制された高速動作を実現しながら、大電流を流すことが可能である。
【０１５２】
更に、半導体モジュール１０Ａでは、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ａを効率的に製造できる。
【０１５３】
＜２＞第２実施形態
次に、第２実施形態に係る半導体モジュール１０Ｂについて説明する。半導体モジュール１０Ｂは、図９及び図１０に示したように、複数の第１トランジスタチップ１００Ａ（図９では、３個）と、複数の第２トランジスタチップ１００Ｂ（図９では、３個）と、第１抵抗部１０２Ａと、第２抵抗部１０２Ｂと、配線基板１０４と、を備える。半導体モジュール１０Ｂは、半導体モジュール１０Ａと同様に、電力変換装置としての単相インバータである。
【０１５４】
複数の第１トランジスタチップ１００Ａは、電気的に並列接続されており、電力変換装置において下アームとしての第１半導体スイッチ部を構成している。複数の第２トランジスタチップ１００Ｂは、電気的に並列接続されており、上アームとしての第２半導体スイッチ部を構成している。第１及び第２半導体スイッチ部は直列接続されている。
【０１５５】
＜２．１＞第１及び第２トランジスタチップ１００Ａ，１００Ｂ
図１１を利用して、第１及び第２トランジスタチップ１００Ａ，１００Ｂについて説明する。第１及び第２トランジスタチップ１００Ａ，１００Ｂの構成は同じである。そのため、第１及び第２トランジスタチップ１００Ａ，１００Ｂをトランジスタチップ１００と称して、第１及び第２トランジスタチップ１００Ａ，１００Ｂの構成を説明する。第１の実施形態の場合と同様に、説明の便宜のため、図１１に示したように設定したｘ軸及びｙ軸を利用する場合もある。
【０１５６】
トランジスタチップ１００の構成は、ゲート電極パッド１６の代わりに、図１１に示したように、ゲート電極パッド１０６が表面に形成されている点で、トランジスタチップ１２の構成と主に相違する。以下、説明の便宜のため、トランジスタチップ１２の表面１２ａ及び裏面１２ｂに対応するトランジスタチップ１００の表面及び裏面を表面１００ａ及び裏面１００ｂと称す。
【０１５７】
トランジスタチップ１００は、表面１００ａにゲート電極パッド１０６及びソース電極パッド１８が形成されており、裏面１００ｂにドレイン電極パッド２０が形成されている縦型のＭＯＳＦＥＴ (Metal-Oxide-Semiconductor Field-Effect Transistor)である。
【０１５８】
トランジスタチップ１００の半導体材料の例は、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体の例はＳｉＣ及びＧａＮを含む。トランジスタチップ１００は、トランジスタチップ１２と同様のセル部２２及び外周部２４を有する。
【０１５９】
図１１に示したように、ゲート電極パッド１０６は、一方向（図１１では、ｙ軸方向）に延在している抵抗接続領域１０６Ａを有する。一実施形態において、抵抗接続領域１０６Ａは、その少なくとも一部が外周部２４に設けられていてもよい。例えば、図１１に例示したように、抵抗接続領域１０６Ａは、セル部２２の外縁部から外周部２４側に張り出していていてもよい。
【０１６０】
一実施形態において、ゲート電極パッド１０６は、抵抗接続領域１０６Ａの延在方向における一部から凸状に張り出したプローブ接続領域１０６Ｂを有してもよい。プローブ接続領域１０６Ｂは、トランジスタチップ１００を検査するための検査プローブが接続される領域である。
【０１６１】
プローブ接続領域１０６Ｂは、例えば、図１１に示したように、セル部２２の外縁部からセル部２２の内側に向けて張り出していてもよい。
【０１６２】
トランジスタチップ１００は、トランジスタチップ１２の製造方法において、パッド用電極３６を、ゲート電極パッド１０６の形状に合わせて形成すると共に、パッシベーション膜３８に、ゲート電極パッド１０６の形状に合わせたゲート用開口部４０Ｇを形成する点以外は、トランジスタチップ１２の製造方法と同様にして製造され得る。
【０１６３】
＜２．２＞第１及び第２抵抗部１０２Ａ，１０２Ｂ
次に、第１及び第２抵抗部１０２Ａ，１０２Ｂについて説明する。第１抵抗部１０２Ａは、図９に示したように、複数の第１トランジスタチップ１００Ａに対応した複数の第１抵抗素子１０８Ａと、それらを連結する絶縁性の連結部としての第１樹脂部１１０Ａとを有する。同様に、第２抵抗部１０２Ｂは、図９に示したように、複数の第２トランジスタチップ１００Ｂに対応した複数の第２抵抗素子１０８Ｂと、それらを連結する絶縁性の連結部としての第２樹脂部１１０Ｂとを有する。
【０１６４】
図１２〜図１４を参照して、第１及び第２抵抗部１０２Ａ，１０２Ｂの構成について詳細に説明する。第１及び第２抵抗部１０２Ａ，１０２Ｂの構成は、実質的に同じであるため、第１及び第２抵抗部１０２Ａ，１０２Ｂを抵抗部１０２と称して第１及び第２抵抗部１０２Ａ，１０２Ｂについて説明する。同様に、第１及び第２抵抗素子１０８Ａ，１０８Ｂ並びに第１及び第２樹脂部１１０Ａ，１１０Ｂをそれぞれ抵抗素子１０８及び樹脂部１１０と称する。
【０１６５】
抵抗部１０２は、図１２に示したように、複数の抵抗素子１０８を有し、複数の抵抗素子１０８は、連結部としての樹脂部１１０によって連結され一体化されている。抵抗素子１０８は、一方向に離散的に並列配置されていることから、抵抗部１０２は、一方向に延在している。
【０１６６】
抵抗素子１０８は、半導体モジュール１０Ｂにおいて、半導体モジュール１０Ｂの高速動作でのゲート電圧の変動防止のためのゲート抵抗として機能する。抵抗素子１０８の抵抗値は、同じでもよいが、半導体モジュール１０Ｂにおけるゲート電圧の入力側に配置される抵抗素子１０８の抵抗値を大きくしてもよい。
【０１６７】
抵抗素子１０８は、図１３に示したように、抵抗体１１２の両端が導電膜１１４で被覆されて構成される本体部１１６を有し、各導電膜１１４にそれぞれ板状の導電部材であるリード（端子）１１８が接続されている。本体部１１６とリード１１８とは、例えば、ハンダなどの導電性接着剤を利用して接続される。
【０１６８】
本体部１１６は、樹脂部１１０に埋設されており、各リード１１８の自由端（本体部１１６の接続部と反対側の端）は、樹脂部１１０から外部に突出している。リード１１８のうち樹脂部１１０から突出した部分は屈曲されている。
【０１６９】
図１３では、説明の便宜のため、２つのリード１１８の長さは同じであるが、抵抗部１０２を接続する対象への接続形態に応じて、リード１１８の長さは調整されている。
【０１７０】
抵抗部１０２は、例えば、次のようにして製造される。図１４（ａ）に示したように、導電性を有するリードフレーム１１９と、複数の本体部１１６（図１４（ａ）では３個）とを準備する。
【０１７１】
リードフレーム１１９は、板状のフレーム１２０と、フレーム１２０のうち対向する縁部から内側に延びた複数の一対のリード１２２（図１４（ａ）では、３組の一対のリード１２２を例示している）とを有する。各一対のリード１２２は板状の導電部材である。各リード１２２の延在方向の長さは、その延在方向におけるフレーム１２０の長さ（幅）より短く、一対のリード１２２のそれぞれの自由端１２２ａは離れている。
【０１７２】
そして、一対のリード１２２，１２２の自由端１２２ａを本体部１１６で連結するように、ハンダといった導電性接着部材を、一対のリード１２２，１２２に本体部１１６を搭載する。
【０１７３】
続いて、図１４（ｂ）に示したように、複数の本体部１１６を、樹脂でモールドし、本体部１１６を連結する樹脂部１１０を形成する。その後、図１４（ｃ）に示したように、一対のリード１２２，１２２をフレーム１２０から切り離し、樹脂部１１０から突出しているリード１２２を折り曲げる。
【０１７４】
フレーム１２０から切り離され、本体部１１６に接続されている一対のリード１２２，１２２が抵抗素子１０８のリード１１８である。そのため、リード１２２をフレーム１２０から切り離す際、樹脂部１１０から突出しているリード１２２の長さは、抵抗部１０２を接続する対象への接続形態に応じた長さに調整しておく。
【０１７５】
上記工程により、本体部１１６と、本体部１１６に連結されたリード１１８とからなる抵抗素子１０８が樹脂部１１０で連結されてなる抵抗部１０２が製造され得る。なお、ここでは、抵抗素子１０８を連結する連結部として樹脂部１１０を例示したが、複数の抵抗素子１０８が互いに絶縁されて連結可能な連結部であればよい。
【０１７６】
＜２．３＞配線基板１０４
図９及び図１０を利用して、配線基板１０４について説明する。配線基板１０４は、絶縁基板７２を有しており、絶縁基板７２の表面７２ａ上には、第１配線パターン７４、第２配線パターン７６、第３配線パターン１２４、第４配線パターン８０、第５配線パターン８２及び第６配線パターン８４が形成されている。
【０１７７】
配線基板１０４は、第３配線パターン７８の代わりに第３配線パターン１２４が表面７２ａに形成されている点で、図１に示した配線基板１４の構成と相違する。この相違点を中心にして配線基板１０４について説明する。
【０１７８】
第３配線パターン１２４は、複数のパッド接続領域１２４Ａと、ゲート端子接続領域１２４Ｂとを有する。
【０１７９】
複数のパッド接続領域１２４Ａは、第２トランジスタチップ１００Ｂに対応して設けられたチップ対応領域であり、互いに絶縁されている。パッド接続領域１２４Ａは、対応する第２トランジスタチップ１００Ｂのゲート電極パッド１０６が接続される。
【０１８０】
ゲート端子接続領域１２４Ｂは、第２トランジスタチップ１００Ｂのゲート電極パッド１０６にゲート電圧を入力するためのゲート端子が接続される外部接続領域である。ゲート端子接続領域１２４Ｂは、所定方向Ａに延在しており、複数のパッド接続領域１２４Ａと絶縁されている。
【０１８１】
（２．４）半導体モジュール１０Ｂの具体的な構成
次に、半導体モジュール１０Ｂにおける第１及び第２トランジスタチップ１００Ａ，１００Ｂの具体的な構成について説明する。
【０１８２】
図９に示したように、複数の第１トランジスタチップ１００Ａは、複数の第１トランジスタチップ１２Ａが第１チップ搭載領域７４Ａに搭載されている場合と同様にして、第１配線パターン７４のパッド接続領域１２４Ａに搭載されている。半導体モジュール１０Ｂでは、図９に示したように、各第１トランジスタチップ１００Ａを、抵抗接続領域１０６Ａの延在方向と所定方向Ａに向くように配置する。
【０１８３】
第２実施形態においても、第１実施形態の場合と同様に、第１トランジスタチップ１００Ａのゲート電極パッド（第１制御電極パッド）１０６及びソース電極パッド（第１主電極パッド９１８は、配線基板１０４と反対側に位置する。
【０１８４】
ゲート電極パッド１０６は、第１抵抗部１０２Ａを介して第２配線パターン７６に接続されている。具体的には、図１０に示したように、第１抵抗部１０２Ａが有する各第１抵抗素子１０８Ａの一方のリード１１８と、対応する第１トランジスタチップ１００Ａのゲート電極パッド１０６の抵抗接続領域１０６Ａとが、ハンダといった導電性接着剤により物理的に接続されている。また、各第１抵抗素子１０８Ａの他方のリード１１８が、第２配線パターン７６にハンダといった導電性接着剤により物理的に接続されている。
【０１８５】
第１トランジスタチップ１００Ａのゲート電極パッド１０６は、配線基板１０４と反対側に位置するため、ゲート電極パッド１０６の位置は、絶縁基板７２の表面７２ａより実質的に第１トランジスタチップ１２Ａの厚さだけ表面７２ａの位置より高い。
【０１８６】
そのため、各第１抵抗素子１０８Ａの一対のリード１１８のうちゲート電極パッド１０６に接続されるリード１１８は、第２配線パターン７６に接続されるリード１１８より、短い。
【０１８７】
図９に示したように、隣接する第１トランジスタチップ１００Ａのソース電極パッド１８同士が第２ワイヤＷ２により接続されている点、及び、ソース電極パッド１８と、第４及び第６配線パターン８０，８４とが第３ワイヤＷ３及び第４ワイヤＷ４で接続されている点は、第１実施形態と同様である。
【０１８８】
図１０に示したように、複数の第２トランジスタチップ１００Ｂのそれぞれは、第２トランジスタチップ１００Ｂの表面１２ａが配線基板１０４の表面７２ａに対向するように、第１配線パターン７４及びパッド接続領域１２４Ａ上に搭載されることにより、ソース電極パッド（第３主電極パッド）１８及びゲート電極パッド（第２主電極パッド）１０６が第１配線パターン７４及びパッド接続領域１２４Ａにそれぞれ接続されている。
【０１８９】
具体的には、ソース電極パッド１８及びゲート電極パッド１０６は、それぞれ第１配線パターン７４及びパッド接続領域１２４Ａに、ハンダといった導電性接着剤を介して接合されることで、第２トランジスタチップ１００Ｂは、第１配線パターン７４及びパッド接続領域１２４Ａに搭載されている。これにより、ソース電極パッド１８及びゲート電極パッド１０６それぞれが第１配線パターン７４及びパッド接続領域１２４Ａに電気的に接続される。
【０１９０】
ソース電極パッド１８が第１配線パターン７４に面するように、第２トランジスタチップ１００Ｂが配線基板１０４に搭載されていることから、第２トランジスタチップ１００Ｂのドレイン電極パッド（第２主電極パッド）２０は、配線基板１０４と反対側に位置する。第２トランジスタチップ１００Ｂのドレイン電極パッド２０が第５配線パターン８２に第５ワイヤＷ５を介して接続されている点は第１実施形態と同様である。
【０１９１】
パッド接続領域１２４Ａは、第２抵抗部１０２Ｂを介して、ゲート端子接続領域１２４Ｂに接続されている。具体的には、図１０に示したように、第２抵抗部１０２Ｂが有する各第２抵抗素子１０８Ｂの一方のリード１１８を、対応するパッド接続領域１２４Ａに、ハンダといった導電性接着剤により物理的に接続すると共に、各第２抵抗素子１０８Ｂの他方のリード１１８を、ゲート端子接続領域１２４Ｂにハンダといった導電性接着剤により物理的に接続する。
【０１９２】
第２抵抗部１０２Ｂは、パッド接続領域１２４Ａと、ゲート端子接続領域１２４Ｂとを接続するため、各第２抵抗素子１０８Ｂの一対のリード１１８の長さは同じ長さとし得る。
【０１９３】
半導体モジュール１０Ｂは、例えば、次のようにして製造される。各第１トランジスタチップ１００Ａのゲート電極パッド１０６及びソース電極パッド１８をハンダメッキする。同様に、各第２トランジスタチップ１００Ｂのドレイン電極パッド２０をハンダメッキする。同様に、第１及び第２抵抗部１０２Ａ，１０２Ｂが有する各リード１１８をハンダメッキする。
【０１９４】
その後、複数の第１及び第２トランジスタチップ１００Ａ，１００Ｂ並びに第１及び第２抵抗部１０２Ａ，１０２Ｂを、図９に示したように配置する。そして、リフローによって一括してそれらを接合する。
【０１９５】
続いて、第３ワイヤＷ３、第４ワイヤＷ４、第５ワイヤＷ５及び第６ワイヤＷ６を用いた配線を適宜実施する。この配線は、例えば、ワイヤボンディングによって為され得る。
【０１９６】
＜２．５＞半導体モジュール１０Ｂの作用効果
半導体モジュール１０Ｂでは、各第１トランジスタチップ１００Ａのドレイン電極パッド（第２主電極パッド）２０は第１チップ搭載領域７４Ａに接続され、ゲート電極パッド１０６は第１抵抗素子１０８Ａを介して第２配線パターン７６に接続され、ソース電極パッド１８は、第２ワイヤＷ２を介して接続されている。従って、複数の第１トランジスタチップ１２Ａは、電気的に並列接続されている。
【０１９７】
同様に、各第２トランジスタチップ１００Ｂのソース電極パッド１８は第１チップ搭載領域７４Ａに接続され、ゲート電極パッド１０６はパッド接続領域１２４Ａ及び第２抵抗素子１０８Ｂを介してゲート端子接続領域１２４Ｂに接続され、ドレイン電極パッド２０は、第６ワイヤＷ６を介して接続されている。従って、複数の第２トランジスタチップ１２Ｂは、電気的に並列接続されている。
【０１９８】
更に、第１トランジスタチップ１００Ａのドレイン電極パッド２０と、第２トランジスタチップ１００Ｂのソース電極パッド１８とは、第１チップ搭載領域７４Ａを介して電気的に接続されている。よって、第１トランジスタチップ１００Ａと、第２トランジスタチップ１００Ｂとは電気的に接続されている。
【０１９９】
従って、半導体モジュール１０Ｂは、半導体モジュール１０Ａと同様に、インバータである電力変換装置として動作し得る。
【０２００】
そして、半導体モジュール１０Ｂでは、モジュール内に第１抵抗部１０２Ａ及び第２抵抗部１０２Ｂを有する。
【０２０１】
第１抵抗部１０２Ａの各第１抵抗素子１０８Ａは、対応する第１トランジスタチップ１００Ａに対してゲート抵抗として機能する。そのため、半導体モジュール１０Ｂでは、第１トランジスタチップ１００Ａへゲート電圧（制御電圧）の変動を第１抵抗素子１０８Ａで抑制可能である。
【０２０２】
同様に、第２抵抗部１０２Ｂの各第２抵抗素子１０８Ｂは、対応する第２トランジスタチップ１００Ｂに対してゲート抵抗として機能する。そのため、半導体モジュール１０Ｂでは、第２トランジスタチップ１００Ｂへゲート電圧（制御電圧）の変動を第２抵抗素子１０８Ｂで抑制可能である。
【０２０３】
半導体モジュール１０Ｂの作用効果について、図１５に示した半導体モジュール１２６の場合と比較して、更に説明する。
【０２０４】
図１５に示した半導体モジュール１２６は、配線基板１２８と、第１実施形態で説明した複数の第１トランジスタチップ１２Ａ及び複数の第２トランジスタチップ１２Ｂと、を備える。
【０２０５】
配線基板１２８は、絶縁基板７２を有する。絶縁基板７２の表面７２ａ上には、配線基板９２の場合と同様の、第１配線パターン９４、第２配線パターン７６、第３配線パターン７８、第４配線パターン８０、第５配線パターン９６、第６配線パターン８４、及び第７配線パターン９８が形成されている。
【０２０６】
更に、表面７２ａには、抵抗接続用の第８配線パターン１３０及び第９配線パターン１３２が形成されている。
【０２０７】
第８配線パターン１３０は、複数の第１トランジスタチップ１２Ａのそれぞれに対応している抵抗接続領域１３０Ａを有する。各抵抗接続領域１３０Ａは、複数の第１トランジスタチップ１２Ａに対応したゲート抵抗１３４Ａが接続される領域である。複数の抵抗接続領域１３０Ａは、互いに絶縁されており、第１配線パターン９４の第１チップ搭載領域７４Ａと第２配線パターン７６の間において、所定方向Ａに離散的に配置されている。
【０２０８】
第９配線パターン１３２は、複数の第２トランジスタチップ１２Ｂのそれぞれに対応している抵抗接続領域１３２Ａを有する。各抵抗接続領域１３２Ａは、複数の第２トランジスタチップ１２Ｂに対応したゲート抵抗１３４Ｂが接続される領域である。複数の抵抗接続領域１３２Ａは、互いに絶縁されており、第５配線パターン９６の第２チップ搭載領域９６Ａと第３配線パターン７８の間において、所定方向Ａに離散的に配置されている。
【０２０９】
半導体モジュール１２６では、複数の第１トランジスタチップ１２Ａは、半導体モジュール９０の場合と同様にして、第１配線パターン７４上に搭載されている。同様に、複数の第２トランジスタチップ１２Ｂは、半導体モジュール９０の場合と同様にして、第２チップ搭載領域９６Ａに搭載されている。
【０２１０】
半導体モジュール１２６において、第１トランジスタチップ１２Ａのゲート電極パッド１６は、第１１ワイヤＷ１１を介して、対応する抵抗接続領域１３０Ａに接続されている。各抵抗接続領域１０６Ａは、ゲート抵抗１３４Ａを介して、第２配線パターン７６に接続されている。
【０２１１】
半導体モジュール９０は、第２トランジスタチップ１２Ｂのドレイン電極パッド２０が配線基板９２と対向するように、配線基板１２８に搭載されているので、第２トランジスタチップ１２Ｂにおいても、配線基板１２８と反対側にゲート電極パッド１６及びソース電極パッド１８が位置する。
【０２１２】
第２トランジスタチップ１２Ｂにおけるソース電極パッド１８は、第８ワイヤＷ８及び第１０ワイヤＷ１０を介して第１チップ搭載領域７４Ａ及び第７配線パターン９８に接続されている。更に、隣接する第２トランジスタチップ１２Ｂのソース電極パッド１８は、第９ワイヤＷ９を介して接続されている。
【０２１３】
更に、第２トランジスタチップ１２Ｂにおけるゲート電極パッド１０６は、第１２ワイヤＷ１２を介して、対応する抵抗接続領域１３２Ａに接続されている。各抵抗接続領域１３２Ａは、ゲート抵抗１３４Ｂを介して、第３配線パターン７８に接続されている。
【０２１４】
半導体モジュール１２６では、半導体モジュール９０の場合と同様に、第１及び第２トランジスタチップ１２Ａ、１２Ｂが何れも裏面１２ｂが配線基板１２８に対向するように、配線基板１２８に搭載されている。そのため、半導体モジュール９０の場合と同様の問題点を有する。
【０２１５】
更に、半導体モジュール１２６では、抵抗接続領域１３０Ａ，１３２Ａと、対応する第１及び第２トランジスタチップ１２Ａ，１２Ｂのゲート電極パッド１６とが第１１ワイヤＷ１１及び第１２ワイヤＷ１２を介して接続されている。そのため、ゲート電極パッド１６に関連したワイヤの本数が、半導体モジュール９０より更に増加している。よって、ワイヤのインダクタンス成分によるゲート電位の変動が生じ易い。これは、半導体モジュール１２６を高速動作させる場合、すなわち、高周波数で動作させる場合により顕著である。
【０２１６】
半導体モジュール１２６では、半導体モジュール９０の構成に対して抵抗接続領域１３０Ａ，１３２Ａを表面７２ａ上に更に形成しなければならない。そのため、半導体モジュール１２６は、半導体モジュール９０よりも大型化し易い。
【０２１７】
これに対して、半導体モジュール１０Ｂでは、半導体モジュール１０Ａと同様に、第１及び第２トランジスタチップ１００Ａ，１００Ｂがそれぞれ表裏反転した状態で、配線基板１０４に搭載されている。そのため、第１トランジスタチップ１００Ａのドレイン電極パッド２０と、第２トランジスタチップ１００Ｂのソース電極パッド１８とを第１チップ搭載領域７４Ａを介して接続できている。
【０２１８】
従って、半導体モジュール１０Ｂは、半導体モジュール１０Ａと少なくとも同様の作用効果を有する。すなわち、半導体モジュール１０Ｂにおいて、ワイヤによるインダクタンス成分に起因する上アーム側のソース電位変動を抑制できる。そのため、高い周波数で駆動可能である。更に、第１及び第２トランジスタチップ１００Ａ，１００Ｂの半導体材料はワイドバンドギャップ半導体であることから、第１及び第２トランジスタチップ１００Ａ，１００Ｂは耐圧特性に優れ、高周波数による動作が可能である。そのため、半導体モジュール１０Ｂは、高速動作を実現しながら、大電流を流すことが可能である。
【０２１９】
半導体モジュール１０Ｂでは、第１抵抗部１０２Ａが、直接、第１トランジスタチップ１００Ａと第２配線パターン７６とに接続されている。そのため、半導体モジュール１２６のように、第８配線パターン１３０が不要であると共に、第８配線パターン１３０と第１トランジスタチップ１００Ａとを接続する第１１ワイヤＷ１１も不要である。
【０２２０】
よって、第１抵抗部１０２Ａを備えた構成において、第１トランジスタチップ１００Ａ側（下アーム側）におけるワイヤ数の低減が図られている。そのため、ワイヤのインダクタンス成分の影響を低減できる。これによって、第１トランジスタチップ１００Ａ側の高周波数におけるゲート電位の変動が抑制される。その結果、半導体モジュール１０Ｂの高速動作が更に可能である。更に、第８配線パターン１３０が不要であることから、半導体モジュール１０Ｂの小型化も図れる。
【０２２１】
半導体モジュール１０Ｂでは、第２トランジスタチップ１００Ｂのゲート電極パッド１０６が、パッド接続領域１２４Ａにハンダなどによって直接接続されている。そのため、ゲート電極パッド１０６とパッド接続領域１２４Ａとを接続する第１２ワイヤＷ１２も不要である。
【０２２２】
よって、第２抵抗部１０２Ｂを備えた構成において、第２トランジスタチップ１００Ｂ側（上アーム側）におけるワイヤ数の低減が図られている。第２トランジスタチップ１００Ｂ側のワイヤ数の低減により、ワイヤのインダクタンス成分の影響を低減できる。これによって、半導体モジュール１０Ｂにおいて、高周波数におけるゲート電位の変動が抑制される。その結果、半導体モジュール１０Ｂの高速動作が更に可能である。
【０２２３】
半導体モジュール１０Ｂにおいても、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ｂを効率的に製造できる。
【０２２４】
第１抵抗部１０２Ａでは、複数の第１抵抗素子１０８Ａが第１樹脂部１１０Ａで連結されて一体化されている。そのため、第１抵抗部１０２Ａは、３本以上のリード１１８を有する。これによって、第１抵抗部１０２Ａは、個別の第１抵抗素子１０８Ａ（又は半導体モジュール１２６におけるゲート抵抗１３４Ａ）自体より物理的に自立し易い。そのため、第１抵抗部１０２Ａの抵抗接続領域１０６Ａへの接続が容易である。よって、各第１抵抗素子１０８Ａと抵抗接続領域１０６Ａとを接続する際の位置ズレが生じにくい。
【０２２５】
同様に、第２抵抗部１０２Ｂでは、複数の第２抵抗素子１０８Ｂが第２樹脂部１１０Ｂで連結されて一体化されている。そのため、第２抵抗部１０２Ｂは、個別の第２抵抗素子１０８Ｂ自体より物理的に自立し易い。これにより、個別の第２抵抗素子１０８Ｂを介してパッド接続領域１２４Ａと、ゲート端子接続領域１２４Ｂとを接続する場合より、第２抵抗部１０２Ｂを使用した方が、第２抵抗部１０２Ｂのパッド接続領域１２４Ａ等への実装が容易である。
【０２２６】
また、第２抵抗部１０２Ｂは自立し易く、第２抵抗部１０２Ｂのパッド接続領域１２４Ａ等への実装が容易であることから、第１抵抗部１０２Ａの場合と同様に、第２抵抗部１０２Ｂの各第２抵抗素子１０８Ｂと、パッド接続領域１２４Ａとの接続時の位置ズレが生じにくい。そのため、各パッド接続領域１２４Ａの面積を低減できる。その結果、半導体モジュール１０Ｂの小型化に更に資する。
【０２２７】
更に、第１トランジスタチップ１００Ａのゲート電極パッド１０６は、複数の第１トランジスタチップ１００Ａの並列方向に沿って延びている抵抗接続領域１０６Ａを有する。そのため、リード１１８を接続するための接続領域をより多く確保できている。よって、第１抵抗部１０２Ａの各抵抗素子１０８と、第１トランジスタチップ１００Ａとの位置ズレを更に低減できる。
【０２２８】
配線基板１０４に搭載された第１トランジスタチップ１００Ａにおいて、抵抗接続領域１０６Ａは、所定方向Ａに延在している。そのため、ゲート電極パッド１０６と、第１抵抗部１０２Ａとの接続時における第１抵抗部１０２Ａの位置ズレを更に低減できる。
【０２２９】
一実施形態において、抵抗接続領域１０６Ａは、その一部が少なくとも外周部２４に設けられている。例えば、図１１に示したように、抵抗接続領域１０６Ａは、セル部２２から外周部２４に向けて外側に張り出している。外周部２４は、耐圧性確保のために設けられており、実質的にトランジスタ動作に寄与しない領域である。抵抗接続領域１０６Ａの少なくとも一部が外周部２４に設けられていることで、抵抗接続領域１０６Ａを形成してもトランジスタ機能に実質的に機能するセル部２２の領域を確保可能である。
【０２３０】
一実施形態では、ゲート電極パッド１０６は、プローブ接続領域１０６Ｂを有する。通常、トランジスタチップのゲート電極パッドには、トランジスタチップが正常に動作するか否かの検査のために、検査用プローブが当接され、ストレスが付加される。
【０２３１】
抵抗接続領域１０６Ａとは別にゲート電極パッド１０６がプローブ接続領域１０６Ｂを有する形態では、検査用プローブが当接される領域と、抵抗が接続される領域とを区別することができる。そのため、検査時において抵抗接続領域１０６Ａに余分なストレスが付加されることがなく、抵抗接続領域１０６Ａを抵抗接続のために最適な状態で使用し得る。
【０２３２】
＜３＞第３実施形態
第３実施形態に係る半導体モジュール１０Ｃについて説明する。図１６に示したように、半導体モジュール１０Ｃは、第１トランジスタチップ１００Ａ及び第２トランジスタチップ１００Ｂの代わりに、第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂを備える点と、第１抵抗部１０２Ａ及び第２抵抗部１０２Ｂの代わりに、第１抵抗部１３６Ａ及び第２抵抗部１３６Ｂを備える点とで、半導体モジュール１０Ｂの構成と主に相違する。この相違点を中心にして、半導体モジュール１０Ｃについて説明する。
【０２３３】
第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂは、第１実施形態の半導体モジュール１０Ａにおける第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂと同様であるため、説明を省略する。
【０２３４】
第１抵抗部１３６Ａ及び第２抵抗部１３６Ｂは、それぞれ物理的に一体化されていない複数の第１抵抗素子１３８Ａ及び第２抵抗素子１３８Ｂを有する。
【０２３５】
第１及び第２抵抗素子１３８Ａ，１３８Ｂのそれぞれは、図１２に示した抵抗部１０２における複数の抵抗素子１０８の本体部１１６を個別に樹脂部１１０で埋設したものに対応する。第１及び第２抵抗素子１３８Ａ，１３８Ｂは、図１４（ａ）〜図１４（ｃ）に示した抵抗部１０２の製造方法において、図１４（ａ）に示したように、リードフレーム１１９に本体部１１６を搭載した後、本体部１１６毎にモールド成形することによって、製造され得る。
【０２３６】
ただし、第１及び第２抵抗素子１３８Ａ，１３８Ｂは、通常、ゲート抵抗として使用されている抵抗素子を使用してもよい。
【０２３７】
半導体モジュール１０Ｃでは、複数の第１トランジスタチップ１２Ａのゲート電極パッド１６のそれぞれは、対応する第１抵抗素子１３８Ａを介して、第２配線パターン７６に接続されている。同様に、複数のパッド接続領域１２４Ａのそれぞれは、対応する第２抵抗素子１３８Ｂを介して、ゲート端子接続領域１２４Ｂに接続されている。
【０２３８】
半導体モジュール１０Ｃでは、半導体モジュール１０Ａと同様に、第１及び第２トランジスタチップ１２Ａ、１２Ｂがそれぞれ表裏反転して、配線基板１０４に搭載されている。そのため、第１トランジスタチップ１２Ａのドレイン電極パッド２０と、第２トランジスタチップ１２Ｂのソース電極パッド１８とをパッド接続領域１２４Ａを介して接続できている。従って、半導体モジュール１０Ｃは、半導体モジュール１０Ａと少なくとも同様の作用効果を有する。
【０２３９】
また、半導体モジュール１０Ｃでは、第１トランジスタチップ１２Ａのゲート電極パッド１６と、第２配線パターン７６とが第１抵抗素子１３８Ａを介して接続されている。そして、第１抵抗素子１３８Ａと、ゲート電極パッド１６とが直接接続され、第１抵抗素子１３８Ａと第２配線パターン７６が直接接続されている。
【０２４０】
そのため、例えば、図１５に例示したような、抵抗接続領域１３０Ａを設ける必要がないので、第１１ワイヤＷ１１が不要である。よって、第２実施形態の場合と同様に、第１トランジスタチップ１２Ａ側におけるワイヤ数の低減により、ワイヤのインダクタンス成分の影響を低減できる。その結果、半導体モジュール１０Ｃにおいて、高周波数におけるゲート電位の変動が抑制される。これにより、半導体モジュール１０Ｃの高速動作が更に可能である。更に、抵抗接続領域１３０Ａが不要であることから、半導体モジュール１０Ｃの小型化も図れる。
【０２４１】
半導体モジュール１０Ｃでは、第２トランジスタチップ１２Ｂのゲート電極パッド１６が、パッド接続領域１２４Ａにハンダなどによって直接接続されている。そのため、ゲート電極パッド１６とパッド接続領域１２４Ａとを接続する第１２ワイヤＷ１２も不要である。
【０２４２】
よって、第２トランジスタチップ１２Ｂ側のワイヤ数の低減により、ワイヤのインダクタンス成分の影響を低減できる。その結果、半導体モジュール１０Ｃにおいて、高周波数におけるゲート電位の変動が抑制される。その結果、半導体モジュール１０Ｃの高速動作が更に可能である。
【０２４３】
＜４＞第４実施形態
第４の実施形態に係る半導体モジュール１０Ｄについて説明する。半導体モジュール１０Ｄは、図１７及び図１８に示したように、第１の実施形態に係る半導体モジュール１０Ａと、半導体モジュール１０Ａを収容する筐体１４０と、外部接続用の６本のバスバー１４２を備えてもよい。６本のバスバー１４２を区別して説明する場合、６本のバスバー１４２をそれぞれバスバー１４２Ｏ，１４２Ｎ，１４２Ｐ，１４２Ｇ１，１４２Ｓ１，１４２Ｓ２，１４２Ｇ２と称す。
【０２４４】
筐体１４０は、図１８に示したように、複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂなどが搭載された配線基板１４が載置される底板１４４と、配線基板１４を覆うカバー部１４６とを有する。底板１４４の材料の例は、銅といった金属である。この場合、底板１４４は放熱板としも機能する。
【０２４５】
カバー部１４６は、天板１４８と、天板１４８の外縁部から底板１４４側に立設された側壁１４９とを有し、有底筒状を呈する。天板１４８には、各バスバー１４２を挿通するための挿通孔１４８ａが形成されている。
【０２４６】
バスバー１４２Ｏは、第１配線パターン７４の第１外部接続領域７４Ｂに電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｏの一端は、第１外部接続領域７４Ｂにハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｏは、出力端子として機能する。
【０２４７】
バスバー１４２Ｎは、第４配線パターン８０に電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｎの一端は、第４配線パターン８０に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｎは、負電圧入力端子として機能する。
【０２４８】
バスバー１４２Ｐは、第５配線パターン８２に電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｐの一端は、第５配線パターン８２に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｐは、正電圧入力端子として機能する。
【０２４９】
バスバー１４２Ｇ１は、第２配線パターン７６に電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｇ１の一端は、第２配線パターン７６に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｇ１は、第１トランジスタチップ１２Ａへのゲート電圧の入力端子（第１ゲート端子）として機能する。
【０２５０】
バスバー１４２Ｓ１は、第６配線パターン８４に電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｓ１の一端は、第６配線パターン８４に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｓ１は、第１トランジスタチップ１２Ａに対するソース端子（第１ソース端子）として機能する。
【０２５１】
バスバー１４２Ｓ２は、第１配線パターン７４の第２外部接続領域７４Ｃに電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｓ２の一端は、第２外部接続領域７４Ｃに、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｓ２は、第２トランジスタチップ１２Ｂに対するソース端子（第２ソース端子）として機能する。
【０２５２】
バスバー１４２Ｇ２は、第３配線パターン７８に電気的に接続されている。例えば、図１８に示したように、バスバー１４２Ｇ２の一端は、第３配線パターン７８」に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１４２Ｇ２は、第１トランジスタチップ１２Ａへのゲート電圧の入力端子（第２ゲート端子）として機能する。
【０２５３】
各バスバー１４２において、筐体１４０外部に引き出されている領域には、外部機器との接続端子が締結され得るように、例えば、ボルトといった締結具が挿通される挿通孔１４２ａが形成されている。
【０２５４】
図１７では、バスバー１４２は、天板１４８の表面の法線方向に延在しているが、バスバー１４２が外部接続される場合、バスバー１４２は天板１４８側に屈曲されてもよい。バスバー１４２を外部接続する場合、挿通孔１４４ａを利用して、外部機器からの接続端子等がボルト及びナットにより固定される。そのため、天板１４８には、バスバー１４２を折り曲げた際に、ボルト頭又はナットが収容される収容孔１４８ｂが形成されていてもよい。
【０２５５】
半導体モジュール１０Ｄは、半導体モジュール１０Ａを筐体１４０に収容したものである。そのため、半導体モジュール１０Ｄは、半導体モジュール１０Ａと同様の作用効果を有する。一例として、半導体モジュール１０Ａを筐体１４０に収容した形態を説明したが、半導体モジュール１０Ａの代わりに半導体モジュール１０Ｂ，１０Ｃを収容してもよい。
【０２５６】
また、筐体１４０として底板１４４及びカバー部１４６を有する形態を例示したが、筐体は半導体モジュール１０Ａ、半導体モジュール１０Ｂ又は半導体モジュール１０Ｃを収容可能であると共に、バスバー１４２が筐体１４０外に導出され得る構成であればよい。
【０２５７】
以上、本発明に係る種々の実施形態について説明したが、本発明は、これまで説明した種々の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【０２５８】
通常、ＭＯＳＦＥＴとしての第１及び第２トランジスタチップ１００Ａ，１００Ｂは、その構成上、チップ内部に寄生ダイオードを有し、それが還流ダイオードとして機能し得る。そのため、第１〜第３実施形態に係る半導体モジュールとして、第１及び第２トランジスタチップとは別に還流ダイオードを搭載していない形態を例示した。
【０２５９】
しかしながら、例えば、半導体モジュールは、第１及び第２トランジスタチップとは別に還流ダイオードチップを有してもよい。図１９を利用して、還流ダイオードを有する場合の半導体モジュールの構成の例を説明する。
【０２６０】
図１９に示した半導体モジュール１０Ｅは、還流ダイオードとしての第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを有し、半導体モジュール１０Ｅの構成は、第２実施形態に係る半導体モジュール１０Ｂが第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを有する形態に対応する。第１及び第２ダイオードチップ１５０Ａ，１５０Ｂの構成は同じであり、表面にアノード電極１５２を有し、裏面にカソード電極１５４を有する縦型のダイオードである。
【０２６１】
第１ダイオードチップ１５０Ａは、第１ダイオードチップ１５０Ａのカソード電極１５４が第１チップ搭載領域７４Ａに対向するように、第１チップ搭載領域７４Ａに搭載されることによって、第１ダイオードチップ１５０Ａのカソード電極１５４が第１チップ搭載領域７４Ａに接続される。
【０２６２】
そして、隣接する第１ダイオードチップ１５０Ａのアノード電極１５２は、第１３ワイヤＷ１３で接続され、複数の第１ダイオードチップ１５０Ａのアノード電極１５２は、第１４ワイヤＷ１４で第４配線パターン８０に接続されている。
【０２６３】
一方、第２ダイオードチップ１５０Ｂは、第２ダイオードチップ１５０Ｂのアノード電極１５２が第１チップ搭載領域７４Ａに搭載されることによって、第２ダイオードチップ１５０Ｂのアノード電極１５２が第１チップ搭載領域７４Ａに接続される。
【０２６４】
そして、隣接する第２ダイオードチップ１５０Ｂのカソード電極１５４は、第１５ワイヤＷ１５で接続され、複数の第２ダイオードチップ１５０Ｂのカソード電極１５４は、第１６ワイヤＷ１６で第５配線パターン８２に接続されている。
【０２６５】
このように第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを配線基板１０４上に搭載することにより、第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを第１及び第２トランジスタチップ１００Ａ，１００Ｂに接続するためのワイヤといった導線を減らすことが可能である。その結果、導線によるインダクタンス成分を低減でき、半導体モジュール１０Ｂの高速性を確保することが可能である。
【０２６６】
第２実施形態に係る半導体モジュール１０Ｂが第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを有する形態を例示したが、他の実施形態に係る半導体モジュールが、同様に、還流ダイオードとしての第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを有してもよい。
【０２６７】
また、図２０に示した半導体モジュール１０Ｆのように、第２実施形態に係る半導体モジュール１０Ｂにおいて、第１及び第２トランジスタチップ１００Ａ，１００Ｂの代わりに、第１及び第２トランジスタチップ１２Ａ，１２Ｂを用いてもよい。
【０２６８】
第１及び第２トランジスタチップの構成は、図１、図４及び図１１に例示したような構成に限定されず、第１トランジスタチップは、一対の主電極パッドと、制御電極パッドとを有し、一対の主電極パッドの一方の主電極パッド（第１主電極パッド）と制御電極パッド（第１制御電極パッド）とが表面に設けられており、他方の主電極パッド（第２主電極パッド）が裏面に設けられていればよい。同様に、第２トランジスタチップは、一対の主電極パッドと、制御電極パッドとを有し、一対の主電極パッドの一方の主電極パッド（第３主電極パッド）と制御電極パッド（第２制御電極パッド）とが表面に設けられており、他方の主電極パッド（第４主電極パッド）が裏面に設けられていればよい。
【０２６９】
第１及び第２トランジスタチップとして、ＭＯＳＦＥＴを例示したが、第１及び第２トランジスタチップは、例えば、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ: Insulated Gate Bipolor Transistor）でもよい。この場合、図１９に示したように、第１及び第２ダイオードチップ１５０Ａ，１５０Ｂを有する形態が有効である。
【０２７０】
第１トランジスタチップがＩＧＢＴである場合、表面にエミッタ電極パッド（第１主電極パッド）及びゲート電極パッド（第１制御電極パッド）が形成されており、裏面にコレクタ電極パッド（第２主電極パッド）が形成されていればよい。同様に、第２トランジスタチップがＩＧＢＴである場合、表面にエミッタ電極パッド（第３主電極パッド）及びゲート電極パッド（第２制御電極パッド）が形成されており、裏面にコレクタ電極パッド（第４主電極パッド）が形成されていればよい。
【０２７１】
第１〜第４実施形態では、単相のインバータとしての半導体モジュールを例示した。しかしながら、半導体モジュールとしては、単相のインバータに限定されない。例えば、３相のインバータでもよい。この場合、第１〜第３実施形態で例示した絶縁基板７２の表面７２ａ上の構成を一つのユニットとして、表面７４ａ上に３つのユニットを形成し、３相インバータに対応した配線を導線によって施せばよい。なお、第１外部接続領域７４Ｂは、共通としてもよい。
【０２７２】
また、例えば、第２実施形態において、複数の第１抵抗素子が連結部で連結された第１抵抗部は、例えば、リードを介さずに、面状に第１トランジスタチップなどに接続されてもよい。同様に、複数の第２抵抗素子が連結部で連結された第２抵抗部は、例えば、リードを介さずに、面状にパッド接続領域などに接続されてもよい。
【０２７３】
これまでの説明では、半導体モジュールにおける配線に使用する導線としてワイヤを例示したが、導線は、例えば、リボンでもよい。更に、半導体モジュールは、少なくとも一つの第１トランジスタチップと、少なくとも一つの第２トランジスタチップとを備えていればよい。
【０２７４】
第１〜第４実施形態及びこれまで説明した変形例は、本発明の趣旨を逸脱しない範囲で組み合わせられてもよい。例えば、第２実施形態の半導体モジュール１０Ｂにおいて、第２トランジスタチップ１００Ｂの代わりに、第１実施形態で説明した第２トランジスタチップ１２Ｂを使用してもよい。
【符号の説明】
【０２７５】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ、１０Ｆ…半導体モジュール、１２Ａ…第１トランジスタチップ、１２Ｂ…第２トランジスタチップ、１２ａ…表面（第１及び第２トランジスタチップの表面）、１２ｂ…裏面（第１及び第２トランジスタチップの表面）、１６…ゲート電極パッド（第１及び第２制御電極パッド）、１８…ソース電極パッド（第１及び第３主電極パッド）、２０…ドレイン電極パッド（第２及び第４主電極パッド）、２２…セル部、２４…外周部、２８…ゲート電極（制御電極）、３０…ソース電極（第１主電極）、３２…ドレイン電極（第２主電極）、３４…ゲート電極配線（制御電極配線）、７２…絶縁基板（基板）、７２ａ…表面（主面）、７４…第１配線パターン、７６…第２配線パターン、７８…第３配線パターン、００Ａ…第１トランジスタチップ、１００Ｂ…第２トランジスタチップ、１００ａ…表面（第１及び第２トランジスタチップの表面）、１００ｂ…裏面（第１及び第２トランジスタチップの裏面）、１０２Ａ…第１抵抗部、１０２Ｂ…第２抵抗部、１０６…ゲート電極パッド（第１及び第２制御電極パッド）、１０８Ａ…第１抵抗素子、１０８Ｂ…第２抵抗素子、１１０Ａ…第１樹脂部（第１連結部）、１１０Ｂ…第２樹脂部（第２連結部）、１３８Ａ…第１抵抗素子、１３８Ｂ…第２抵抗素子、Ｗ２，Ｗ６…導線。
【図１】
0006361447.tif 000002
【図２】
0006361447.tif 000003
【図３】
0006361447.tif 000004
【図４】
0006361447.tif 000005
【図５】
0006361447.tif 000006
【図６】
0006361447.tif 000007
【図７】
0006361447.tif 000008
【図８】
0006361447.tif 000009
【図９】
0006361447.tif 000010
【図１０】
0006361447.tif 000011
【図１１】
0006361447.tif 000012
【図１２】
0006361447.tif 000013
【図１３】
0006361447.tif 000014
【図１４】
0006361447.tif 000015
【図１５】
0006361447.tif 000016
【図１６】
0006361447.tif 000017
【図１７】
0006361447.tif 000018
【図１８】
0006361447.tif 000019
【図１９】
0006361447.tif 000020
【図２０】
0006361447.tif 000021