(57)【特許請求の範囲】
【請求項１】
非プレーナトランジスタを製造する方法であって、
活性領域を形成する段階と、
前記活性領域の上方に、フィン型の第１トランジスタおよびフィン型の第２トランジスタとを形成する段階と、
前記第１トランジスタのフィン型チャネルと、前記第２トランジスタのフィン型チャネルとを含むフィン型チャネル部を形成する段階と、
前記フィン型チャネル部の第１側面、第２側面、および上面とを覆う酸化触媒層を設ける段階と、
前記酸化触媒層に隣接した前記フィン型チャネル部を酸化して、前記酸化触媒層および前記活性領域に囲まれた酸化物分離ゾーンを形成する段階と、を備え、
前記酸化物分離ゾーンは、前記第１トランジスタおよび前記第２トランジスタを電気的に絶縁する、方法。
【請求項２】
前記フィン型チャネル部は、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられた第１の領域と、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられていない第２の領域とを有する、請求項１に記載の方法。
【請求項３】
前記フィン型チャネル部を酸化させた後に前記酸化触媒層を除去する段階をさらに含む、請求項１または２に記載の方法。
【請求項４】
前記フィン型チャネル部を形成する段階は、シリコン含有のフィン型チャネル部を形成する段階を含む、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記フィン型チャネル部上に前記酸化触媒層を設ける段階は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムを含む群から選択される材料を設けてパターニングする段階を含む、請求項１から３のいずれか一項に記載の方法。
【請求項６】
前記フィン型チャネル部を形成する段階は、シリコン半導体により前記フィン型チャネル部を形成する段階を含み、前記フィン型チャネル部上に前記酸化触媒層を設ける段階は、前記シリコン半導体上に酸化アルミニウムを設けてパターニングする段階を含む、請求項１から３のいずれか一項に記載の方法。
【請求項７】
前記フィン型チャネル部を酸化させる段階は、約４００℃から６５０℃の間の温度においておよび大気圧未満の圧力において水素、酸素、亜酸化窒素、および蒸気のうちの少なくとも１つの気体混合物に半導体本体を曝露する段階を含む、請求項６に記載の方法。
【請求項８】
前記フィン型チャネル部上に少なくとも１つのトランジスタゲートを形成する段階をさらに含む、請求項１から３のいずれか一項に記載の方法。
【請求項９】
前記第１トランジスタの前記フィン型チャネルおよび前記第２トランジスタの前記フィン型チャネルのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートを形成する段階をさらに含む、請求項１から３のいずれか一項に記載の方法。
【請求項１０】
活性領域と、
前記活性領域の上方に設けられたフィン型の第１トランジスタおよびフィン型の第２トランジスタと、
前記第１トランジスタのフィン型チャネルと、前記第２トランジスタのフィン型チャネルとを含むフィン型チャネル部であって、第１側面、第２側面、および上面を有するフィン型チャネル部と、
前記第１側面、前記第２側面、および前記上面を覆う酸化触媒層と、を備え、
前記フィン型チャネル部は、前記酸化触媒層および前記活性領域に囲まれた酸化物分離ゾーンを有し、
前記酸化物分離ゾーンは、前記第１トランジスタと前記第２トランジスタとを電気的に絶縁する、非プレーナトランジスタ。
【請求項１１】
前記フィン型チャネル部は、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられた第１の領域と、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられていない第２の領域とを有する、請求項１０に記載の非プレーナトランジスタ。
【請求項１２】
前記フィン型チャネル部はシリコン含有材料を備える、請求項１０または１１に記載の非プレーナトランジスタ。
【請求項１３】
前記酸化物分離ゾーンは二酸化ケイ素を備える、請求項１２に記載の非プレーナトランジスタ。
【請求項１４】
前記酸化触媒層は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムを含む群から選択される材料を備える、請求項１０から１３のいずれか一項に記載の非プレーナトランジスタ。
【請求項１５】
前記第１トランジスタの前記フィン型チャネルおよび前記第２トランジスタの前記フィン型チャネルのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートをさらに備える、請求項１０から１３のいずれか一項に記載の非プレーナトランジスタ。
【請求項１６】
ボードと、
前記ボードに取り付けられたマイクロ電子デバイスとを備え、
前記マイクロ電子デバイスは、
活性領域と、
前記活性領域の上方に設けられたフィン型の第１トランジスタおよびフィン型の第２トランジスタと、
前記第１トランジスタのフィン型チャネルと、前記第２トランジスタのフィン型チャネルとを含むフィン型チャネル部であって、第１側面、第２側面、および上面を含むフィン型チャネル部と、
前記第１側面、前記第２側面、および前記上面とを覆う酸化触媒層と、を含む非プレーナトランジスタを有し、
前記フィン型チャネル部は、前記酸化触媒層および前記活性領域に囲まれた酸化物分離ゾーンを含み、
前記酸化物分離ゾーンは、前記第１トランジスタと前記第２トランジスタとを電気的に絶縁する、電子システム。
【請求項１７】
前記フィン型チャネル部は、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられた第１の領域と、前記酸化触媒層が前記第１側面、前記第２側面、および前記上面を覆って設けられていない第２の領域とを有する、請求項１６に記載の電子システム。
【請求項１８】
前記フィン型チャネル部はシリコン含有材料を備える、請求項１６または１７に記載の電子システム。
【請求項１９】
前記酸化物分離ゾーンは二酸化ケイ素を備える、請求項１８に記載の電子システム。
【請求項２０】
前記酸化触媒層は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムからなる群から選択される材料を備える、請求項１６から１９のいずれか一項に記載の電子システム。
【請求項２１】
前記第１トランジスタの前記フィン型チャネルおよび前記第２トランジスタの前記フィン型チャネルのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートをさらに備える、請求項１６から１９のいずれか一項に記載の電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の実施形態は、一般にマイクロ電子デバイスの分野に関し、より詳細には、非プレーナマイクロ電子トランジスタ間の分離構造を形成することに関する。
【背景技術】
【０００２】
集積回路構成要素の性能を高めること、コストを低くすること、小型化を進めること、および集積回路のパッケージング密度を大きくすることは、マイクロ電子デバイスの作製についてのマイクロ電子産業の目下の目的である。これらの目的を達成するために、マイクロ電子デバイス内のトランジスタはスケールダウン、すなわちより小さくならなければならない。したがって、マイクロ電子産業は、トライゲートトランジスタ、ＦｉｎＦＥＴ、ｏｍｅｇａ−ＦＥＴ、およびダブルゲートトランジスタを含む、非プレーナトランジスタなど、ユニークな構造を開発した。これらの非プレーナトランジスタ構造の発展は、今度は、それらの設計および／またはそれらの作製プロセスの改善とともにそれらの効率を改善する推進力を生み出した。
【０００３】
本開示の主題は、本明細書の結論部分において特に指摘され、明確に特許請求される。本開示の上記および他の特徴は、以下の説明および添付の特許請求の範囲から、添付の図面とともに読まれればより十分に明らかになろう。添付の図面は、本開示によるいくつかの実施形態を示すものにすぎず、したがって、それの範囲を限定すると見なされるべきではないことを理解されたい。本開示の利点がより容易に把握され得るように、本開示について、添付の図面を使用することによってさらなる特異性および詳細とともに説明する。
【図面の簡単な説明】
【０００４】
【図１】当技術分野で知られている、非プレーナトランジスタの斜視図である。
【図２】当技術分野で知られている、分離ギャップを有する非プレーナトランジスタの斜視図である。
【図３】本明細書の一実施形態による、選択的接触酸化によって形成された分離ゾーンを有する非プレーナトランジスタの斜視図である。
【図４】本明細書の一実施形態による、半導体本体における分離ゾーンの形成の斜視図である。
【図５】本明細書の一実施形態による、半導体本体における分離ゾーンの形成の側面断面図である。
【図６】本明細書の一実施形態による、半導体本体において分離ゾーンの形成の側面断面図である。
【図７】本明細書の一実施形態による、半導体本体において分離ゾーンの形成の側面断面図である。
【図８】本明細書の一実施形態による、半導体本体において分離ゾーンを作製するプロセスのフローチャートである。
【図９】本明細書の一実装形態によるコンピューティングデバイスを示す。
【発明を実施するための形態】
【０００５】
以下の詳細な説明では、特許請求する主題が実施され得る特定の実施形態を例として示す添付の図面への参照が行われる。当業者が主題を実施することが可能になるように、これらの実施形態について十分詳細に説明する。様々な実施形態は、異なっていても、必ずしも相互排他的であるとは限らないことを理解されたい。例えば、一実施形態に関して、本明細書で説明する特定の特徴、構造、または特性は、特許請求する主題の趣旨および範囲から逸脱することなく他の実施形態内で実装され得る。「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」または「ある実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」への本明細書内の言及は、その実施形態に関して説明する特定の特徴、構造、または特性が、本明細書内に包含される少なくとも１つの実装形態中に含まれることを意味する。したがって、「一実施形態」または「ある実施形態では」という句の使用は必ずしも同じ実施形態を指すとは限らない。さらに、各開示する実施形態内の個々の要素の位置または配置は、特許請求する主題の趣旨および範囲から逸脱することなく変更され得ることを理解されたい。以下の詳細な説明は、したがって、限定的な意味に取られるべきではなく、主題の範囲は、添付の特許請求の範囲の権利がそれに付与された均等物の全範囲とともに、適切に解釈された、添付の特許請求の範囲によってのみ定義される。図面において、同じ数字はいくつかの図全体にわたって同じまたは同様の要素または機能を指し、それらの図中に示されたその要素は必ずしも互いに一定の縮尺であるとは限らず、むしろ個々の要素は、要素を本明細書の文脈においてより容易に理解するために拡大または縮小されていることがある。
【０００６】
本明細書で使用する「を覆う（ｏｖｅｒ）」「に（ｔｏ）」、「間の（ｂｅｔｗｅｅｎ）」および「上の（ｏｎ）」という用語は、１つの層の他の層に対する相対的位置を指し得る。別の層「を覆う」かまたはその「上の」、あるいは別の層「に」接合された１つの層は、他の層と直接接触していることがあるか、あるいは１つまたは複数の介在層を有し得る。層「間の」１つの層は、それらの層と直接接触していることがあるか、あるいは１つまたは複数の介在層を有し得る。
【０００７】
本明細書の実施形態は非プレーナトランジスタデバイスの作製に関係する。少なくとも一実施形態では、本主題は、半導体本体上の触媒の形成と、それに続く酸化プロセスとによって、非プレーナトランジスタの半導体本体において酸化物分離構造を形成することに関係する。
【０００８】
トライゲートトランジスタ、ＦｉｎＦＥＴ、ｏｍｅｇａ−ＦＥＴ、およびダブルゲートトランジスタなど、非プレーナトランジスタの作製では、極めて小さい（例えば、約３０ｎｍ未満の）ゲート長で完全空乏が可能なトランジスタを形成するために非プレーナ半導体本体が使用され得る。例えばトライゲートトランジスタでは、半導体本体は概してフィン形を有し、その上面および２つの対向する側壁がバルク半導体基板またはシリコンオンインシュレータ基板上に形成される。半導体本体の上面および側壁上にゲート誘電体が形成され得、半導体本体の上面上のゲート誘電体にわたっておよび半導体本体の側壁上のゲート誘電体に隣接してゲート電極が形成され得る。このようにして、ゲート誘電体およびゲート電極は半導体本体の３つの表面に隣接するので、３つの別個のチャネルおよびゲートが形成される。３つの別個のチャネルが形成されているので、トランジスタがオンにされたとき、半導体本体は十分に空乏化され得る。
【０００９】
図１は、基板上に形成された、半導体本体上に形成されたいくつかのゲートを含むいくつかのトランジスタの斜視図である。本開示の一実施形態では、基板１０２は、シャロートレンチ分離（ＳＴＩ）領域などの離間された分離領域１０４のペアを有する、単結晶シリコンなどのシリコン含有材料であり得、それらの分離領域１０４のペアはそれらの間に基板活性領域１０６を画成する。しかしながら、基板１０２は必ずしもシリコン単結晶基板である必要はなく、ゲルマニウム、ヒ化ガリウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、アンチモン化ガリウムなど、他のタイプの基板であり得、それらのいずれもシリコンと組み合わされ得る。分離領域１０４は、基板１０２においてトレンチを形成し、それらのトレンチを酸化ケイ素（ＳｉＯ２）などの電気絶縁性材料で埋めることによって形成され得る。
【００１０】
トライゲートトランジスタとして示されている各トランジスタ１００は、基板活性領域１０６に隣接して形成された半導体本体１１２を含む。半導体本体１１２は、上面１１４と、側壁１１６および対向する側壁１１８の、横方向に対向する側壁のペアとを有するフィン形構造であり得る。半導体本体１１２は、単結晶または単一結晶シリコンなど、シリコン含有材料であり得る。本開示の一実施形態では、半導体本体１１２は基板１０２と同じ半導体材料から形成され得る。本開示の別の実施形態では、半導体本体１１２は、基板１０２を形成するために使用される材料とは異なる半導体材料から形成され得る。本開示のさらに別の実施形態では、半導体本体１１２は、半導体本体１１２がその中でひずみを誘起させるように、バルク半導体基板１０２とは異なる格子定数またはサイズを有する単一の結晶性半導体から形成され得る。
【００１１】
図１にさらに示されているように、半導体本体１１２にわたって少なくとも１つのゲート１２２が形成され得る。ゲート１２２は、半導体本体１１２の上面１１４上にまたはそれに隣接して、および横方向に対向する側壁１１６、１１８のペア上にまたはそれらに隣接してゲート誘電体層１２４を形成し、ゲート誘電体層１２４上にまたはそれに隣接してゲート電極１２６を形成することによって作製され得る。
【００１２】
ゲート誘電体層１２４は、限定はしないが、二酸化ケイ素（ＳｉＯ２）、酸窒化ケイ素（ＳｉＯｘＮｙ）、窒化ケイ素（Ｓｉ３Ｎ４）、ならびに酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および鉛亜鉛ニオブ酸塩などの高ｋ誘電体材料を含む、任意のよく知られているゲート誘電体材料から形成され得る。ゲート誘電体層１２４は、当業者には理解されるように、化学気相堆積（「ＣＶＤ」）、物理気相堆積（「ＰＶＤ」）、原子層堆積（「ＡＬＤ」）など、ゲート電極材料を堆積させ、次いで、よく知られているフォトリソグラフィおよびエッチング技法を用いてゲート電極材料をパターニングすることなどによって、よく知られている技法によって形成され得る。
【００１３】
図１に示されているように、ゲート電極１２６は、ゲート誘電体層１２４上にまたはそれに隣接して形成され得る。ゲート電極１２６は任意の好適なゲート電極材料から形成され得る。本開示の一実施形態では、ゲート電極１２６は、限定はしないが、ポリシリコン、タングステン、ルテニウム、パラジウム、白金、コバルト、ニッケル、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、炭化チタン、炭化ジルコニウム、炭化タンタル、炭化ハフニウム、炭化アルミニウム、他の金属炭化物、金属窒化物、および金属酸化物を含む材料から形成され得る。ゲート電極１２６は、当業者には理解されるように、ゲート電極材料をブランケット堆積させ、次いで、よく知られているフォトリソグラフィおよびエッチング技法を用いてゲート電極材料をパターニングすることなどによって、よく知られている技法によって形成され得る。
【００１４】
トランジスタの「幅」は、側壁１１６における半導体本体１１２の高さ（図示せず）＋上面１１４における半導体本体１１２の幅（図示せず）＋対向する側壁１１８における半導体本体１１２の高さ（図示せず）に等しい。本開示の実装形態では、半導体本体１１２は、ゲート１２２に実質的に鉛直な方向に延びている。
【００１５】
ソース領域およびドレイン領域（図示せず）は、半導体本体１１２においてゲート電極１２６の両側に形成され得ることを理解されたい。ソースおよびドレイン領域は、Ｎ型またはＰ型導電性など、同じ導電性から形成され得る。ソースおよびドレイン領域は、均一なドーピング濃度を有し得るか、あるいは先端領域（例えば、ソース／ドレイン拡張）など、異なる濃度またはドーピングプロファイルのサブ領域を含み得る。本開示の実施形態のいくつかの実装形態では、ソースおよびドレイン領域は実質的に同じドーピング濃度およびプロファイルを有し得るが、他の実装形態では、それらは異なり得る。
【００１６】
トランジスタ１００の作製では、図２に示されているように、比較的長い半導体本体１１２および／または本体が形成され得、次いで、ゲート１２２の形成の前または後のいずれかにおいてギャップ１３０を形成するためにそれの部分が除去され得る。１つまたは複数のギャップ１３０の形成は、半導体本体の１つの部分１１２１を別の部分１１２２から電気的に絶縁することによって半導体本体の所望の長さを形成する。所望の長さは、半導体本体１１２の特定の部分に沿って形成されるべきゲート１２２の数によって決定される。しかしながら、ドライエッチングなど、ギャップ１３０を形成するためのプロセスは、限定はしないが、当業者には理解されるように、著しい可変性、エッチ偏り、およびフィンの基部における不完全なエッチングを含む問題を有する。当業者には理解されるように、エッチ偏りは、所望の限界寸法よりも大きい幅を有するギャップ１３０を生じ得、不完全なエッチングは不十分な電気的絶縁を生じ得る。さらに、ひずまされた半導体本体１１２が有利であるトランジスタデバイスでは、ギャップ１３０は自由表面エッジを形成し、ギャップ１３０に近接した半導体本体１１２上でひずみの緩和を生じ得る。この緩和は、減少関数として、ギャップ１３０から離れて半導体本体の全長に沿って延長し、それにより、性能が隣のトランジスタとは異なるようになる。
【００１７】
図３に示されているように、本開示の一実施形態では、半導体本体１１２において酸化物分離ゾーン１４０が形成され得、それにより、酸化物分離ゾーン１４０によって互いに実質的に電気的に絶縁された、半導体本体の第１の部分１１２１と、半導体本体の第２の部分１１２２との形成がもたらされる。酸化物分離ゾーン１４０は、半導体本体１１２の一部分を選択的に誘電体酸化物に変換することによって形成され得る。
【００１８】
一実施形態では、図４および図５に示されているように、半導体本体１１２上に酸化触媒層１４２がパターニングされ得る。図５に示されているように、酸化触媒層１４２は、当技術分野で知られている任意の技法によって、半導体本体の上面１１４と、半導体本体の側壁１１６および１１８との上に共形に堆積され得る。酸化触媒層１４２は、下にある半導体本体１１２の酸化のための触媒として作用することが可能な任意の適切な材料であり得る。一実施形態では、酸化触媒層１４２は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、酸化ジルコニウム、同様の金属またはそれらの関連する酸化物であり得る。特定の実施形態では、半導体本体１１２はシリコン含有材料であり得、酸化触媒層１４２は酸化アルミニウムであり得る。一実施形態では、酸化触媒層１４２は原子層堆積プロセスによって堆積され得、このプロセスは、酸化触媒層１４２の厚さのばらつきを最小限に抑えるのに役立ち得る。酸化触媒層１４２は、限定はしないが、フォトリソグラフィおよびエッチング技法を含む、当技術分野で知られている任意の技法によって半導体本体１１２上にパターニングされ得る。
【００１９】
図６に示されているように、半導体本体１１２（図５参照）は、酸化触媒層１４２の下にあるかまたはそれに隣接する半導体本体１１２（図５参照）を酸化物分離ゾーン１４０に変換する酸化プロセスにかけられ得る。一実施形態では、酸化プロセスは、例えば乾燥酸化、湿式酸化、高速熱アニールなどの大気酸化の典型的な酸化技法として、またはプラズマ酸化などの準大気技法として実施され得る。酸化触媒層１４２の存在により、半導体本体１１２は、酸化触媒層１４２と接触していない半導体本体１１２の部分よりも約１０倍速い速度で酸化物に変換するようになり得る。これは、酸化触媒層１４２によって覆われた領域によって画成される酸化をより深くし得る。さらに、深い酸化は酸化触媒層１４２の接触領域のみにおいて生じるので、酸化物分離ゾーン１４０の所望の限界寸法が維持され得る。
【００２０】
特定の実施形態では、酸化触媒層１４２は、シリコンを備える半導体本体１１２の一部分上に原子層堆積によって堆積された酸化アルミニウムであり得る。半導体本体１１２および酸化触媒層１４２は、（必要とされる酸化物の厚さによって決定される）所定の持続時間の間、約４００℃から６５０℃の間の温度（より詳細には、約６３０℃）において、水素ガスおよび／または酸素ガスの低圧気体混合物に曝露され得る。
【００２１】
図７に示されているように、酸化物分離ゾーン１４０の形成の後に、場合によっては酸化触媒層１４２（図６参照）が除去され得る。酸化物分離ゾーン１４０は、ゲート１２２（図３参照）の形成より前にまたはその後に形成され得ることを理解されたい。さらに、明瞭にするために単一の半導体本体１１２が示されているが、基板１０２（図１参照）上で互いに実質的に平行に延長している複数の半導体本体１１２があり得ることを理解されたい。
【００２２】
図８は、本明細書の一実施形態による、非プレーナトランジスタを作製するプロセス２００のフローチャートである。ブロック２０２に記載されているように、半導体本体が形成され得る。ブロック２０４に記載されているように、半導体本体上に酸化触媒層がパターニングされ得る。ブロック２０６に記載されているように、酸化触媒層の下にまたはそれに隣接して半導体本体内に酸化物分離ゾーンを形成するために半導体本体が酸化され得る。
【００２３】
図９は、本明細書の一実装形態によるコンピューティングデバイス３００を示す。コンピューティングデバイス３００はボード３０２を収容する。ボード３０２は、限定はしないが、プロセッサ３０４および少なくとも１つの通信チップ３０６Ａ、３０６Ｂを含む、いくつかの構成要素を含み得る。プロセッサ３０４は、ボード３０２に物理的および電気的に結合される。いくつかの実装形態では、少なくとも１つの通信チップ３０６Ａ、３０６Ｂも、ボード３０２に物理的および電気的に結合される。さらなる実装形態では、通信チップ３０６Ａ、３０６Ｂはプロセッサ３０４の一部である。
【００２４】
コンピューティングデバイス３００は、その用途に応じて、ボード３０２に物理的および電気的に結合されることも結合されないこともある、他の構成要素を含み得る。これらの他の構成要素は、限定はしないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカー、カメラ、および（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などの）大容量ストレージデバイスを含む。
【００２５】
通信チップ３０６Ａ、３０６Ｂは、コンピューティングデバイス３００間でデータの転送のためのワイヤレス通信を可能にする。「ワイヤレス」という用語およびそれの派生形は、非固体媒体を通して変調された電磁放射の使用によってデータを通信し得る、回路、デバイス、システム、方法、技法、通信チャネルなどについて説明するために使用され得る。この用語は、関連するデバイスがどんなワイヤも含まないことを暗示するものではないが、いくつかの実施形態では、それらは含まないことがあろう。通信チップ３０６は、限定はしないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降として示される任意の他のワイヤレスプロトコルを含む、いくつかのワイヤレス規格またはプロトコルのいずれかを実装し得る。コンピューティングデバイス３００は複数の通信チップ３０６Ａ、３０６Ｂを含み得る。例えば、第１の通信チップ３０６Ａは、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離のワイヤレス通信に専用であり得、第２の通信チップ３０６Ｂは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなど、より長距離のワイヤレス通信に専用であり得る。
【００２６】
コンピューティングデバイス３００のプロセッサ３０４は、上記で説明した方法で作製された非プレーナトランジスタを含み得る。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データをレジスタおよび／またはメモリに記憶され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。さらに、通信チップ３０６Ａ、３０６Ｂは、上記で説明した方法で作製された非プレーナトランジスタを含み得る。
【００２７】
様々な実装形態では、コンピューティングデバイス３００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、モバイルフォン、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテインメントコントロールユニット、デジタルカメラ、ポータブル音楽プレーヤ、またはデジタルビデオレコーダであり得る。さらなる実装形態では、コンピューティングデバイス３００は、データを処理する任意の他の電子デバイスであり得る。
【００２８】
本明細書の主題は、図１〜図９に示されている特定の適用例に必ずしも限定されるとは限らないことを理解されたい。本主題は、当業者には理解されるように、他のマイクロ電子デバイスおよびアセンブリ適用例、ならびに任意の適切なトランジスタ適用例に適用され得る。
【００２９】
以下の例はさらなる実施形態に関係し、実施例１は、非プレーナトランジスタを形成する方法であって、半導体本体を形成することと、半導体本体上に酸化触媒層をパターニングすることと、酸化触媒層に隣接して半導体本体内に酸化物分離ゾーンを形成するために半導体本体を酸化させることとを含む方法である。
【００３０】
実施例２では、実施例１の主題は、半導体本体を酸化させた後に酸化触媒層を除去することを含むことを、場合によっては含むことができる。
【００３１】
実施例３では、実施例１から実施例２のいずれかの主題は、半導体本体を形成することが、フィン形構造を形成することを含むことを、場合によっては含むことができる。
【００３２】
実施例４では、実施例１から実施例３のいずれかの主題は、半導体本体を形成することが、シリコン含有半導体本体を形成することを含むことを、場合によっては含むことができる。
【００３３】
実施例５では、実施例１から実施例４のいずれかの主題は、半導体本体上に酸化触媒層をパターニングすることが、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムからなる群から選択される材料をパターニングすることを含むことを、場合によっては含むことができる。
【００３４】
実施例６では、実施例１から実施例５のいずれかの主題は、半導体本体を形成することが、シリコン半導体本体を形成することを含み、半導体本体上に酸化触媒層をパターニングすることが、シリコン半導体本体上に酸化アルミニウムをパターニングすることを含むことを、場合によっては含むことができる。
【００３５】
実施例７では、実施例１から実施例６のいずれかの主題は、半導体本体を酸化させることが、約４００℃から６５０℃の間の温度において、および大気圧未満の圧力において水素、酸素、亜酸化窒素、および蒸気のうちの少なくとも１つを含む気体混合物に半導体本体を曝露することを含むことを、場合によっては含むことができる。
【００３６】
実施例８では、実施例１から実施例７のいずれかの主題は、半導体本体上に少なくとも１つのトランジスタゲートを形成することを、場合によっては含むことができる。
【００３７】
実施例９では、実施例１から実施例８のいずれかの主題は、酸化物分離ゾーンを形成するために、および半導体本体から半導体本体の第１の部分と半導体本体の第２の部分とを形成するために半導体本体を酸化させることを、場合によっては含むことができ、酸化物分離ゾーンは、半導体本体の第１の部分と半導体本体の第２の部分とを実質的に電気的に分離する。
【００３８】
実施例１０では、実施例１から実施例９のいずれかの主題は、半導体本体の第１の部分と半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートを形成することを、場合によっては含むことができる。
【００３９】
以下の実施例はさらなる実施形態に関係し、実施例１１は、第１の部分と第２の部分とを含む半導体本体と、半導体本体の酸化された部分を備える酸化物分離ゾーンとを備える非プレーナトランジスタであり、酸化物分離ゾーンは、半導体本体の第１の部分と半導体本体の第２の部分とを実質的に電気的に絶縁する。
【００４０】
実施例１２では、実施例１１の主題は、半導体本体がシリコン含有材料を備えることを、場合によっては含むことができる。
【００４１】
実施例１３では、実施例１１から実施例１２のいずれかの主題は、酸化物分離ゾーンが二酸化ケイ素を備えることを、場合によっては含むことができる。
【００４２】
実施例１４では、実施例１１から実施例１３のいずれかの主題は、酸化物分離ゾーンに隣接してパターニングされた酸化触媒層を、場合によっては含むことができる。
【００４３】
実施例１５では、実施例１１から実施例１４のいずれかの主題は、酸化触媒層が、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムからなる群から選択される材料を備えることを、場合によっては含むことができる。
【００４４】
実施例１６では、実施例１１から実施例１５のいずれかの主題は、場合によっては、半導体本体の第１の部分と半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートを含むことができる。
【００４５】
以下の実施例はさらなる実施形態に関係し、実施例１７は、ボードと、ボードに取り付けられたマイクロ電子デバイスとを備える電子システムであり、マイクロ電子デバイスは、第１の部分と第２の部分とを含む半導体本体と、半導体本体の酸化された部分を備える酸化物分離ゾーンとを備える非プレーナトランジスタを含み、酸化物分離ゾーンは、半導体本体の第１の部分と半導体本体の第２の部分とを実質的に電気的に絶縁する。
【００４６】
実施例１８では、実施例１７の主題は、半導体本体がシリコン含有材料を備えることを、場合によっては含むことができる。
【００４７】
実施例１９では、実施例１７から実施例１８のいずれかの主題は、酸化物分離ゾーンが二酸化ケイ素を備えることを、場合によっては含むことができる。
【００４８】
実施例２０では、実施例１７から実施例１９のいずれかの主題は、場合によっては、酸化物分離ゾーンに隣接してパターニングされた酸化触媒層を含むことができる。
【００４９】
実施例２１では、実施例１７から実施例２０のいずれかの主題は、酸化触媒層が、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムからなる群から選択される材料を備えることを、場合によっては含むことができる。
【００５０】
実施例２２では、実施例１７から実施例２１のいずれかの主題は、場合によっては、半導体本体の第１の部分と半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートを含むことができる。
【００５１】
このように本明細書の実施形態について詳細に説明したが、添付の特許請求の範囲によって定義される本明細書は、それの趣旨または範囲から逸脱することなくそれの多くの明らかな変形形態が可能であるので、上記の説明に記載された特定の詳細によって限定されるものではないことを理解されたい。
［項目１］
非プレーナトランジスタを形成する方法であって、
半導体本体を形成することと、
前記半導体本体上に酸化触媒の層をパターニングすることと、
前記酸化触媒に隣接して前記半導体本体内に酸化物分離ゾーンを形成するために前記半導体本体を酸化させることとを含む方法。
［項目２］
前記半導体本体を酸化させた後に前記酸化触媒の層を除去することをさらに含む、項目１に記載の方法。
［項目３］
前記半導体本体を形成することは、フィン形構造を形成することを含む、項目１に記載の方法。
［項目４］
前記半導体本体を形成することは、シリコン含有半導体本体を形成することを含む、項目１から３のいずれか一項に記載の方法。
［項目５］
前記半導体本体上に酸化触媒の層をパターニングすることは、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムを含む群から選択される材料をパターニングすることを含む、項目１から３のいずれか一項に記載の方法。
［項目６］
前記半導体本体を形成することは、シリコン半導体本体を形成することを含み、前記半導体本体上に前記酸化触媒の層をパターニングすることは、前記シリコン半導体本体上に酸化アルミニウムをパターニングすることを含む、項目１から３のいずれか一項に記載の方法。
［項目７］
前記半導体本体を酸化させることは、約４００℃から６５０℃の間の温度においておよび大気圧未満の圧力において水素、酸素、亜酸化窒素、および蒸気のうちの少なくとも１つの気体混合物に半導体本体を曝露することを含む、項目６に記載の方法。
［項目８］
前記半導体本体上に少なくとも１つのトランジスタゲートを形成することをさらに含む、項目１から３のいずれか一項に記載の方法。
［項目９］
酸化物分離ゾーンを形成するために前記半導体本体を酸化させることは、半導体本体の第１の部分と半導体本体の第２の部分とを形成し、前記酸化物分離ゾーンは、前記半導体本体の第１の部分と前記半導体本体の第２の部分とを実質的に電気的に分離する、項目１から３のいずれか一項に記載の方法。
［項目１０］
前記半導体本体の第１の部分と前記半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートを形成することをさらに含む、項目９に記載の方法。
［項目１１］
第１の部分と第２の部分とを含む半導体本体と、
前記半導体本体の酸化された部分を備える酸化物分離ゾーンであって、前記半導体本体の第１の部分と前記半導体本体の第２の部分とを実質的に電気的に絶縁する、酸化物分離ゾーンとを備える、非プレーナトランジスタ。
［項目１２］
前記半導体本体はシリコン含有材料を備える、項目１１に記載の非プレーナトランジスタ。
［項目１３］
前記酸化物分離ゾーンは二酸化ケイ素を備える、項目１２に記載の非プレーナトランジスタ。
［項目１４］
前記酸化物分離ゾーンに隣接してパターニングされた酸化触媒の層をさらに備える、項目１１から１３のいずれか一項に記載の非プレーナトランジスタ。
［項目１５］
前記酸化触媒の層は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムを含む群から選択される材料を備える、項目１４に記載の非プレーナトランジスタ。
［項目１６］
前記半導体本体の第１の部分と前記半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートをさらに備える、項目１１から１３のいずれか一項に記載の非プレーナトランジスタ。
［項目１７］
ボードと、
前記ボードに取り付けられたマイクロ電子デバイスであって、前記マイクロ電子デバイスが、第１の部分と第２の部分とを含む半導体本体と、前記半導体本体の酸化された部分を備える酸化物分離ゾーンとを備える少なくとも１つの非プレーナトランジスタを含み、前記酸化物分離ゾーンが、前記半導体本体の第１の部分と前記半導体本体の第２の部分とを実質的に電気的に絶縁する、マイクロ電子デバイスとを備える、電子システム。
［項目１８］
前記半導体本体はシリコン含有材料を備える、項目１７に記載の電子システム。
［項目１９］
前記酸化物分離ゾーンは二酸化ケイ素を備える、項目１８に記載の電子システム。
［項目２０］
前記酸化物分離ゾーンに隣接してパターニングされた酸化触媒の層をさらに備える、項目１７から１９のいずれか一項に記載の電子システム。
［項目２１］
前記酸化触媒の層は、アルミニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、酸化チタン、および酸化ジルコニウムからなる群から選択される材料を備える、項目２０に記載の電子システム。
［項目２２］
前記半導体本体の第１の部分と前記半導体本体の第２の部分とのうちの少なくとも１つの上に少なくとも１つのトランジスタゲートをさらに備える、項目１７から１９のいずれか一項に記載の電子システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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