(57)【特許請求の範囲】
【請求項１】
イメージングシステムにおいて使用するための受信チップであって、
複数の受信ダイと、
前記複数の受信ダイの上部に位置するダイ配線層と、
前記ダイ配線層の上部に位置する１／４波長誘電体層と、
前記１／４波長誘電体層の上に位置する複数のアンテナと、
を含み、
前記受信ダイの各々は、１つ以上の受信回路を含み、
前記複数のアンテナの各々は、前記受信回路にそれぞれ対応し、
前記複数のアンテナは、前記１／４波長誘電体層及び前記ダイ配線層を通って、各ビアによって、前記１つ以上の受信回路に接続され、前記ダイ配線層の最上層と前記複数のアンテナとの間の距離が前記１／４波長誘電体層の厚さによって決められる、
受信チップ。
【請求項２】
前記ダイ配線層は、誘電体層によってそれぞれ分離された、グラウンド層、配線層及び電源層を有する複数の導電層を含む、請求項１に記載の受信チップ。
【請求項３】
前記受信ダイは、シリコン又はシリコンゲルマニウムを含み、
前記１つ以上の受信回路は、それぞれ、低ノイズアンプ、チョッパー、整流器、ローパスフィルタ、帯域幅制限、ゲイン、そしてサンプル及びホールドステージを含む、請求項１に記載の受信チップ。
【請求項４】
前記受信回路は、前記複数の受信ダイの上の前記１つ以上の受信回路の各信号出力を複数のスイッチを介して送るように構成されたアドレッシング論理を更に含む、請求項３に記載の受信チップ。
【請求項５】
前記アドレッシング論理は、前記１つ以上の受信回路の前記各信号出力を前記複数のスイッチを介して送るように構成された、少なくとも１つの行シフトレジスタと少なくとも１つの列シフトレジスタとを含む、請求項４に記載の受信チップ。
【請求項６】
前記アドレッシング論理は、前記受信回路の前記各信号出力を前記複数のスイッチを介して送るように構成された、少なくとも１つの行カウンタと少なくとも１つの列カウンタとを含む、請求項４に記載の受信チップ。
【請求項７】
前記アドレッシング論理は、前記複数の受信ダイの間における前記１つ以上の受信回路の信号入力又は信号出力をカスケード接続するように構成される、請求項４に記載の受信チップ。
【請求項８】
前記受信ダイは、ヒ化ガリウム又はリン化インジウムを含み、
前記１つ以上の受信回路は、それぞれ、低ノイズアンプ、チョッパー、整流器及びローパスフィルタを含む、請求項１に記載の受信チップ。
【請求項９】
複数の支援回路を更に含み、
前記支援回路の各々は、前記受信回路とそれぞれ関連し、
前記複数の支援回路は、前記受信チップ内に位置し、かつ前記ダイ配線層に接続されたベースバンド論理ダイの上に位置し、
前記ベースバンド論理ダイは、シリコン又はシリコンゲルマニウムを含み、
前記支援回路の各々は、帯域幅制限、ゲイン、そしてサンプル及びホールドステージを含む、請求項８に記載の受信チップ。
【請求項１０】
前記支援回路は、前記複数の受信ダイの上の前記１つ以上の受信回路の前記各信号出力を複数のスイッチを介して送るように構成されたアドレッシング論理を更に含む、請求項９に記載の受信チップ。
【請求項１１】
前記アドレッシング論理は、前記１つ以上の受信回路の前記各信号出力を前記複数のスイッチを介して送るように構成された、少なくとも１つの行シフトレジスタと少なくとも１つの列シフトレジスタとを含む、請求項１０に記載の受信チップ。
【請求項１２】
前記アドレッシング論理は、前記受信回路の前記各信号出力を前記複数のスイッチを介して送るように構成された、少なくとも１つの行カウンタと少なくとも１つの列カウンタとを含む、請求項１０に記載の受信チップ。
【請求項１３】
前記アドレッシング論理は、前記複数の受信ダイの間にある前記１つ以上の受信回路の信号入力又は信号出力をカスケード接続するように構成される、請求項１０に記載の受信チップ。
【請求項１４】
複数の整合構造物を更に含み、
前記複数の整合構造物の各々は、前記１つ以上の受信回路及び前記複数のアンテナのうちの１つにそれぞれ対応し、
前記整合構造物の各々は、前記整合構造物の前記複数のアンテナの各々と前記受信回路の低ノイズアンプとの間の異なるインピーダンスを相殺するように構成される、請求項１に記載の受信チップ。
【請求項１５】
前記１／４波長誘電体層は、前記１／４波長誘電体層を含む材料の誘電率に基づいて前記イメージングシステムの周波数に対して１／４波長厚さに対応する厚さを有する、請求項１に記載の受信チップ。
【請求項１６】
前記１／４波長誘電体層は、フォトレジスト、ポリイミド、フッ化物樹脂及びポリスチレンのうちの１つを含む、請求項１５に記載の受信チップ。
【請求項１７】
前記複数のアンテナは、３０ギガヘルツ（ＧＨｚ）から１テラヘルツ（ＴＨｚ）にわたる対象となる周波数帯域におけるエネルギーを感知し、
前記１／４波長誘電体層の厚さは、前記対象となる周波数帯の中心波長に対応する、請求項１に記載の受信チップ。
【請求項１８】
前記受信チップは、サーマルプレートの上に実装される、請求項１に記載の受信チップ。
【請求項１９】
イメージングシステムにおいて使用するための受信チップであって、
複数の受信ダイと、
複数のベースバンド論理ダイと、
前記複数の受信ダイ及び前記複数のベースバンド論理ダイの上部に位置し、かつ前記複数の受信ダイ及び前記複数のベースバンド論理ダイに接続されたダイ配線層と、
を含み、
前記受信ダイの各々は、１つ以上の受信回路を含み、
前記複数のベースバンド論理ダイは、それぞれ、１つ以上の支援回路を含み、
前記支援回路の各々は、前記受信回路とそれぞれ関連し、
前記ダイ配線層は、誘電体層によってそれぞれ分離された、グラウンド層、配線層及び電源層を有する複数の導電層を含み、
前記複数のベースバンド論理ダイは、シリコン又はシリコンゲルマニウムを含み、
前記複数の受信ダイは、ヒ化ガリウム又はリン化インジウムを含む、
受信チップ。
【請求項２０】
前記ダイ配線層の上部に位置する１／４波長誘電体層と、
前記１／４波長誘電体層の上に位置する複数のアンテナと、
を更に含み、
前記複数のアンテナの各々は、前記受信回路にそれぞれ対応し、
前記複数のアンテナは、前記１／４波長誘電体層及び前記ダイ配線層を通って、各ビアによって、前記１つ以上の受信回路に接続され、前記ダイ配線層の最上層と前記複数のアンテナとの間の距離が、前記１／４波長誘電体層の厚さによって決められる、請求項１９に記載の受信チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概ねイメージングシステムに関し、特にマルチチップパッケージングを用いて実施したイメージングシステムに関する。
【背景技術】
【０００２】
ミリ波（ＭＭＷ：Ｍｉｌｌｉｍｅｔｅｒ  Ｗａｖｅ）イメージングシステムは、本明細書ではイメージングシステムと呼ばれ、例えば空港及び航空機の安全性及びオールウェザービジョンを含む航空、医療及びプラズマ診断、複合材料中のボイド（ｖｏｉｄ）及び層間剥離に対する非破壊試験、農業及び環境条件のリモートセンシング、そして多種多様な防衛、安全保障及び法的処置を目的としたものなど、多くの用途に使用される。イメージングシステムは、画素の配列を用いるイメージングシステムによって見られる対象物の画像を生成する。イメージングシステムはそれぞれ、各アンテナを含み、画素はセンサ光学（ｓｅｎｓｏｒ  ｏｐｔｉｃｓ）及びさまざまな画像処理と併せて使用され、画像を作る。このようなイメージングシステムは、イメージングシステムが使用される特定の用途に応じて、多種多様な条件及び位置のもと、インストールされる必要がある。イメージングシステムに関するサイズ及び／又は移植性の問題は、一部の用途に作用する可能性がある。
【０００３】
イメージングシステムの各アンテナは、半導体受信ダイに含まれる１つ以上の受信回路と共に、各受信回路と関連する。従来型のダイレベルパッケージングアセンブリは、イメージングシステムを作るさまざまなコンポーネントのためのパッケージング技術として用いられ得る。ダイレベルアセンブリのパッケージングにおいて、受信ダイは基板に接着実装及び共晶実装される。受信ダイの間にあり、受信ダイから基板へと配置される電気配線は、ワイヤボンディングによって形成される。このようなダイレベルアセンブリのパッケージングは、より高い画素数配列に対して実施されるとき、必要な受信ダイの数が急速に増えるため、さまざまな制限を有する。従って、たとえ比較的小さな６４×６４のピクセルアレイでさえも、アレイを相互接続するために、最大４，０９６の個別の受信ダイと、１６，３８４を超えるワイヤボンドを配置する必要がある。ワイヤボンドは、アレイサイズが大きくなるにつれ、受信ダイと比べると比較的大きなスペースを必要とする。例えば、約１．５ミリメータ（ｍｍ）のスペースがワイヤボンドアクセスのためにダイ間に必要となるので、６４×６４のピクセルアレイの場合、ワイヤボンドはアレイサイズを約９６ｍｍ増加させる。これはアレイ領域の約７５％を占める。これにより、今度はアレイと共に使用するために必要なセンサ光学（ｓｅｎｓｏｒ  ｏｐｔｉｃｓ）のサイズも増加することとなり、全体のイメージングシステムは比較的大きくなってしまう。更に、各ワイヤボンドは、イメージングシステムのアレイの信頼性に影響を及ぼす可能性がある潜在的な欠点を有する。個々のアンテナを各受信ダイに実装することは、比較的複雑な工程でもある。
【発明の概要】
【０００４】
一実施形態において、イメージングシステムにおいて使用するための受信チップは、複数の受信ダイと、複数の受信ダイの上部に位置するダイ配線層と、ダイ配線層の上部に位置する１／４波長誘電体層と、そして１／４波長誘電体層の上に位置する複数のアンテナとを含む。受信ダイの各々は、１つ以上の受信回路を含む。複数のアンテナの各々は、受信回路にそれぞれ対応する。複数のアンテナは、１／４波長誘電体層及びダイ配線層を通って、各ビアによって、１つ以上の受信回路に接続され、従って、ダイ配線層の最上層と複数のアンテナとの間の距離は、１／４波長誘電体層の厚さによって決められる。
【０００５】
他の実施形態において、イメージングシステムにおいて使用するための受信チップは、複数の受信ダイと、複数のベースバンド論理ダイと、そして複数の受信ダイ及びベースバンド論理ダイの上部に位置し、かつ複数の受信ダイ及びベースバンド論理ダイに接続されたダイ配線層とを含む。受信ダイの各々は、１つ以上の受信回路を含む。複数のベースバンド論理ダイは、それぞれ、１つ以上の支援回路を含み、支援回路の各々は、受信回路とそれぞれ関連する。ダイ配線層は、誘電体層によってそれぞれ分離された、グラウンド層、配線層及び電源層を有する複数の導電層を含む。複数のベースバンド論理ダイは、シリコン又はシリコンゲルマニウムを含み、複数の受信ダイは、ヒ化ガリウム又はリン化インジウムを含む。
【図面の簡単な説明】
【０００６】
本開示をより完全に理解するために、添付の図面及び発明を実施するための形態と併せて以下の簡単な説明を参照する。同様の部分に対し、同様の参照番号を用いる。
【図１】イメージングシステム用マルチチップパッケージングのためのシステム及び方法を用いる受信チップの形成方法の例示的な実施形態のフローチャートである。
【図２】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図３】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図４】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図５】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図６】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図７】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図８】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図９】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図１０】図１の方法の工程の例示的な実施形態を示す断面概略ブロック図である。
【図１１Ａ】受信回路の例示的な実施形態の概略図である。
【図１１Ｂ】受信回路の例示的な実施形態の概略図である。
【図１２】受信回路のためのスイッチング及びアドレッシング回路の例示的な実施形態の概略図である。
【図１３】相互接続された受信回路のスイッチング及びアドレッシング回路の例示的な実施形態の概略図である。
【図１４】イメージングシステム用の異機種パッケージの例示的な実施形態の概略図である。
【図１５Ａ】イメージングシステム用マルチチップパッケージングの例示的な実施形態の概略図である。
【図１５Ｂ】イメージングシステム用マルチチップパッケージングの例示的な実施形態の概略図である。
【発明を実施するための形態】
【０００７】
以下で詳細に議論される例示的な実施形態を用いて、イメージングシステム用マルチチップパッケージングのためのシステム及び方法の実施形態を提供する。イメージングシステムは個別の機能的ビルディングブロック又は受信チップから組み立てられる。各受信チップは画素の配列を含み、比較的小型の回路を有する比較的大型のイメージングデバイスの形成を可能にする。受信チップ内には、半導体製造技術を用いて形成された半導体マスインターコネクト技術が、個々の画素を保持する受信ダイの間の配線を形成するために用いられ、ワイヤボンディングによって形成される受信ダイ配線と比べると、受信ダイの間に必要なスペースの量を減らすことができる。従って、ピクセルアレイの全体的なサイズは縮小され、イメージングシステムにおけるピクセルアレイと併せて使用される必要があるセンサ光学（ｓｅｎｓｏｒ  ｏｐｔｉｃｓ）のサイズも縮小される。更に、これらの受信チップは任意の所望のサイズを有するアレイに一緒に接続され、画素のより大きな配列を有するイメージングシステムの構成可能な形成を可能にする。これにより、イメージングシステムが用いられる特定の用途に調整されるイメージングアレイの形成が可能となる。半導体配線がワイヤボンディングよりもより信頼できるので、信頼性も高まる。イメージングアレイも形成され、そのサイズはウエハサイズ及び歩留まり制限に起因する単一の受信ダイ製造を除く。半導体処理技術は、アンテナ及びアンテナ整合構造物を形成するためにも用いられ、画素製造の複雑さを減らす。受信チップと併せて用いる単一の処理及びアドレッシング回路も提供される。
【０００８】
図１は、イメージングシステム用のマルチチップパッケージングのためのシステム及び方法と共に使用する受信チップを形成する方法１００の一実施形態を示す。図１では、図２から図１０に関する議論が行われる。まず、ブロック１０１において、複数のダイがキャリアプレートに対してフェイスダウン実装して配置される。ダイは、シリコン、シリコンゲルマニウム、ヒ化ガリウム又はリン化インジウムを含むがこれらに限らない、任意の適切な半導体材料を有する受信ダイを備える。受信ダイは、それぞれ、任意の適切な数の受信回路（又は受信回路の部分）を含む。各受信回路は画素に対応する。受信ダイがシリコン又はシリコンゲルマニウムを含む、一実施形態において、各ダイは関連したスイッチング及びアドレッシング回路を含む、１つ以上の完全な受信回路を有する受信ダイを備える。受信ダイがヒ化ガリウム又はリン化インジウムを含む一実施形態において、受信ダイ上の１つ以上の受信回路は、それぞれ追加的な各支援回路を必要とする。支援回路は、別のベースバンド論理ダイ上に配置することができる。支援回路は、スイッチング及びアドレッシング回路も含むことができる。このような実施形態において、複数のダイは受信ダイとベースバンド論理ダイの混合物を含むことができる。受信ダイ上に位置する受信回路のさまざまな実施形態、そして一部の実施形態におけるベースバンド論理ダイのさまざまな実施形態は、図１１Ａ及び図１１Ｂを参照して以下に更に詳しく説明する。ダイは、接着テープを用いてキャリアプレートに実装され得る。キャリアプレートは、コバール（登録商標）又は他の適切な材料を含むがこれらに限らない任意の適切な平坦なキャリアプレート材でよい。テープは熱を加えることで硬化するテープを含み、硬化によりテープは非接着性となるか、あるいは接着性の一部を失ったものになる。適切なテープの実施例は、リバアルファ（登録商標）であり、これは日東電工（登録商標）によって供給される。ブロック１０１の適用が図２に図示される。図２では、接着テープ２０３を介してキャリアプレート２０１に実装されたダイ２０２を含むデバイス２００の一実施形態の断面を示す。ダイ２０２は、キャリアプレート２０１の上面上にフェイスダウン実装され、ダイ２０２は接着テープ２０３によってキャリアプレート２０１に接着される。ダイ２０２は一部の実施形態における複数の受信ダイ、あるいは他の実施形態における受信ダイとベースバンド論理ダイの混合物を含むことができる。ダイ２０２は、例示目的のためだけに示される。受信チップに対応する任意の適切な数のダイ２０２が、キャリアプレート２０１上に実装される。また、図１の方法１００によってダイ２０２と同時に、追加的な受信チップに対応する任意の適切な数の追加的なダイ（図示しない）もキャリアプレート２０１に実装され、追加的な受信チップを形成するために使用され得る。処理後、追加的な受信チップはダイシングによって分離され得る。これについては、図１のブロック１０７に関して以下で議論する。
【０００９】
図１の方法１００に戻り、ブロック１０２において、封止材がキャリアプレート上の実装されたダイの上方で塗布される。封止材は、比較的良好なフロー特性を有する、任意の適切な成形コンパウンド又はエポキシに適した熱膨張、及び／又は成形コンパウンド又はエポキシに合うプロセスでよく、封止材が一部の実施形態におけるシリコンと同様の熱特性を有するように選択され得る。適切な封止材の実施例には、ＫＭＣ−２１１ＡＡ−２という成形コンパウンドがあり、これは信越（登録商標）によって供給される。図３は、ダイ２０２の上方に封止材３０１を塗布した後の、図２のデバイス２００の断面である。次に、工程は図１のブロック１０３へと進む。ブロック１０３では、テープが非接着性となるように、あるいは接着性が減少するように硬化され、ダイはキャリアプレートから解放される。テープを硬化することは、熱を加えることを含み、テープの硬化に必要な熱量は、使用されるテープの種類に次第である。図４は、ダイ２０２及び封止材３０１を残し、接着テープ２０３を硬化し、キャリアプレート２０１及び接着テープ２０３を除去した後の図３のデバイス３００を示す。図４のデバイス４００は、図３のデバイス３００を回転させたもので、従って、ダイ２０２及びそれらの関連した金属製配線パッドの表面が図１の方法１００に従った更なる処理のために露出される。
【００１０】
再び図１に戻ると、方法１００のブロック１０４において、配線層はダイ上方に形成され、半導体処理技術を用いてダイを電気的に接続する。一部の実施形態において、３つの配線層である、電源層、信号ルーティング及びグラウンド層が順次、ブロック１０４において形成され得る。まず、受信誘電体の層が露出されたダイ表面に塗布される。受信誘電体の層は任意の適切な受信誘電体材料を含み、スピンコーティング、スプレーコーティング又はさまざまな実施形態における任意の他の適切なプロセスによって塗布され得る。受信誘電体は続いてエッチングされ、下層のダイにビアを開け、銅などの導電性の金属がエッチングされた受信誘電体の上方に堆積され、第１配線層を形成する。この第１配線層は電源層を含むことができる。図５は、ダイ２０２の露出した面に受信誘電体５０１を塗布し、受信誘電体５０１をエッチングし、そして導電性の金属を堆積して第１配線層５０２を形成した後の、図４のデバイス４００を示す。第１配線層５０２は、ダイ２０２と電気的に接続する。第１配線層は任意の適切な構成を有することができる。図５の第１配線層５０２は、例示目的のためだけに図示される。続いて、第１配線層の形成後、第２配線層が受信誘電体及び第１配線層上に形成される。追加的な受信誘電体材料は、まず受信誘電体及び第１配線層の上方に塗布される。この追加的な受信誘電体材料もスピンコーティング、スプレーコーティング又はさまざまな実施形態における任意の他の適切なプロセスによって塗布され得る。続いて、受信誘電体はエッチングされて下層のダイ２０２及び第１配線層５０２（必要であれば）にビアを開ける。そして追加的な導電性の金属がエッチングされた受信誘電体の上方に堆積され、第２配線層を形成する。第２配線層はダイ２０２と電気的に接続する。第２配線層は信号ルーティングを含むことができる。
【００１１】
図６は、第１配線層５０２の上方に追加的な受信誘電体５０１を塗布し、受信誘電体５０１をエッチングし、そして導電性の金属を堆積して第２配線層６０１を形成した後の図５のデバイス５００を示す。第２配線層は任意の適切な構成を有することができ、図６の第２配線層６０１は、例示目的のためだけに示される。続いて、第２配線層６０１の形成後、第３配線層は第１及び第２配線層の上方に形成される。追加的な受信誘電体材料は、まず第１及び第２配線層の上方に塗布される。この追加的な受信誘電体材料は、スピンコーティング、スプレーコーティング又はさまざまな実施形態における任意の他の適切なプロセスによって塗布され得る。続いて、受信誘電体はエッチングされて、下層ダイと第１配線層５０２及び第２配線層６０１（必要であれば）にビアを開ける。そして、追加的な導電性材料がエッチングされた受信誘電体の上方に堆積され、第３配線層を形成する。第３配線層は、グラウンド層を含むことができる。図７は、追加的な受信誘電体５０１を塗布し、受信誘電体５０１をエッチングし、そして導電性の金属を堆積して第３配線層７０１を形成した後の図６のデバイス６００を示す。第３配線層７０１は、任意の適切な構成を有することができ、図７の第３配線層７０１は、例示目的のためだけに用いられる。受信誘電体５０１、第１配線層５０２、第２配線層６０１及び第３配線層７０１は、一緒にダイ配線層７０２を形成する。ダイ配線層７０２は受信チップ中のダイ２０２の間におけるワイヤボンディングの必要性を低減し、これにより、完全なイメージングシステムにおける全イメージングアレイのサイズを縮小することができる。一方で、グラウンド層及び電源層は、低インピーダンスのグラウンド及び電力配分をダイ２０２に提供する。ダイ配線層７０２を形成する、第１配線層５０２、第２配線層６０１及び第３配線層７０１の３つの配線層は、例示目的のためだけに示される。さまざまな実施形態は、任意の適切な数及び構成の配線層を有するダイ配線層を含むことができる。チップレベルにおける接続（例えば、クロック、電力及びグラウンド入力や信号出力など）のために用いられる金属接触子（図示しない）は、最上層の配線層（例えば、第３配線層７０１）にも形成され得る。
【００１２】
ブロック１０４におけるダイ配線層の形成後、図１の方法１００の工程は、ブロック１０５へと進む。ブロック１０５では、１／４波長誘電体層がダイ配線層の上方に形成される。１／４波長誘電体層の厚さは、１／４波長誘電体層がイメージングシステムの周波数に対して、１／４波長の厚みを有するように、選択される。イメージングシステムは、１／４波長誘電体層を作る誘電体材料の誘電率に基づいて作られている。従って、１／４波長誘電体層の厚さは、イメージングシステム及び１／４波長誘電体層の材料の周波数に基づいて選択される。例えば、イメージングシステムが約３０ギガヘルツ（ＧＨｚ）から１テラヘルツ（ＴＨｚ）にわたる周波数帯におけるエネルギーを感知する実施形態において、１／４波長誘電体層の厚さは、周波数帯の中心波長に対応するように選択される。一部の実施形態において、１／４波長誘電体層は、カプトン（登録商標）などのポリイミドテープ、ＳＵ−８などのフォトレジスト、レクソライト（登録商標）などのポリスチレン、あるいはポリテトラフルオロエチレン（ＰＴＦＥ）などのフッ化物樹脂を含むことができる。また、１／４波長誘電体層は、約４００マイクロメータ（μｍ）の厚さを有することができる。画素アンテナは１／４波長誘電体層（図１のブロック１０６に関して以下で検討される）の上部に形成される。１／４波長誘電体層の厚さの選択は、ダイ配線層におけるアンテナとグラウンド層（つまり、最上層の配線層）との間の距離の比較的精密な制御を可能にする。図８は、１／４波長誘電体層８０１をダイ配線層７０２の上方に塗布した後の図７のデバイス７００を示す。
【００１３】
再び図１に戻ると、続いて、工程はブロック１０６へと進む。ブロック１０６では、ビアが１／４波長誘電体層及びダイ配線層を通ってダイに対して形成され、ダイにおける各受信回路に対応するそれぞれのアンテナ（そして、一部の実施形態における整合構造物）が１／４波長誘電体層の表面上に形成される。アンテナは、ビアによって受信ダイ上の受信回路に電気的に接続される。上記で議論したように、１／４波長誘電体層の厚さの選択は、アンテナとグラウンド層（つまり、最上層の配線層）との間の距離を決定する。そしてアンテナとグラウンド層との間の距離が比較的短いと、イメージングシステムにおける信号の損失が低減する。各アンテナの表面上の整合構造物（図示しない）に加えて、チップレベルにおける接続（例えば、クロック、電力及びグラウンド入力や信号出力など）のために使用される金属接触子（図示しない）もブロック１０６で形成されて、アンテナと、アンテナと併せて信号処理に用いられるアンプ（図１１Ａから図１１Ｂに関して以下で更に詳細に議論する）との間の異なるインピーダンスを相殺する。ビアは、１／４波長誘電体層及び受信誘電体のエッチングによって形成され得る。その後、銅などの導電性の金属の堆積が続く。アンテナは銅などの導電性の金属の堆積によって形成されてもよい。図１０は、アンテナ９０１などの、ダイ２０２に対応するアンテナ及びビア９０２などのビアを形成した後の図９のデバイス９００を示す。ビア９０２は、ダイ２０２に直接的に接触することができるか、あるいはダイ配線層７０２における配線層のいずれかを介してダイ２０２に間接的に接触することができる。アンテナ９０１などの各アンテナは、ダイ２０２の受信ダイ内に含まれた個々の受信回路に対応し、１／４波長誘電体層８０１の上部に位置する。ビア及びアンテナは、任意の適切な構成を有することができ、図９において、アンテナ９０１及びビア９０２は例示目的のためだけに示される。
【００１４】
図１に戻ると、ブロック１０７において、封止材が薄化され、封止されたダイはダイのグループにダイシングされて受信チップを形成し、そして複数の受信チップがサーマルプレートに実装されてイメージングアレイを形成する。図１０では、封止材３０１を薄化し、任意の隣接するチップ（図示しない）から受信チップ１００１を分離するようにダイシングし、サーマルプレート１００２に実装した後の受信チップ１００１を示す。受信チップ１００１は、ダイ２０２、ダイ配線層７０２、１／４波長誘電体層８０１、アンテナ９０１及びビア９０２を含む。サーマルプレート１００２は、例えばアルミニウム又は銅などの、受信チップ１００１から熱を分散するのに適した任意の材料を含むことができる。受信チップ１００１は、必要に応じて、受信チップ１００１上の金属接触子を介し、サーマルプレート１００２にも実装された他の受信チップに接続して、所望のサイズのイメージングアレイを形成する。サーマルプレート１００２などのサーマルプレートは、サーマルプレート１００２に実装された受信チップ１００１などの任意の適切な数の受信チップを有することができる。受信チップは、複数の封止されたダイ２０２を含み、一部の実施形態では、ダイ２０２は複数のシリコン又はシリコンゲルマニウムの受信ダイを含むことができ、他の実施形態ではリン化インジウム又はヒ化ガリウムの受信ダイとシリコン又はシリコンゲルマニウムのベースバンド論理ダイとの混合物を含むことができる。最後に、図１の方法１００はブロック１０８へと進む。ブロック１０８では、システム接続及び任意の必要なシステム接続に対するチップがサーマルプレート上の受信チップと併せて形成され、所望のサイズを有するイメージングアレイを形成する。任意の数の受信回路は、受信チップ１００１に含まれ、そして受信チップ１００１などの任意の数の受信チップが一緒に接続されて、イメージングアレイを形成することができる。
【００１５】
図１１Ａ及び図１１Ｂは、受信回路のさまざまな実施形態の概略図を示す。図１１Ａは、受信ダイがヒ化ガリウム又はリン化インジウムを含み、ダイ２０２が受信ダイとベースバンド論理ダイの混合物を含む実施形態に対応する。このような実施形態において、受信ダイ及びベースバンド論理ダイを含むダイ２０２は、共に接続及び封止されて図１０の受信チップ１００１などの受信チップを形成する。図１１Ｂは、ダイ２０２がシリコン又はシリコンゲルマニウムを含み、各ダイ２０２が受信ダイを含む実施形態に対応する。図１１Ａに戻って、システム１１００Ａにおいて、受信回路１１０１Ａは各アンテナ１１０２を含む。アンテナ１１０２は、図９及び図１０に図示したようなアンテナ９０１に対応し、受信チップ１００１に位置する単一の受信回路と関連する。アンテナ１１０２の信号出力は、低ノイズアンプ（ＬＮＡ：Ｌｏｗ−Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１１０３、チョッパー１１０４、ＬＮＡ１１０５、整流器１１０６及びローパスフィルタ１１０７を含む信号処理要素に送り込まれる。チョッパー１１０４は、一部の実施形態において、ディッキーチョッパー（ｄｉｃｋｉｅ  ｃｈｏｐｐｅｒ）を含むことができる。一部の実施形態において、アンテナ１１０２は整合構造物（図示しない）をアンテナ表面上に含むこともでき、アンテナ１１０２とＬＮＡ１１０３及び１１０５との間の異なるインピーダンスを相殺する。支援回路１１１１は、受信回路１１０１Ａにおいてローパスフィルタ１１０７の出力を受信し、帯域幅制限（Ｂ／Ｌ：Ｂａｎｄｗｉｄｔｈ  Ｌｉｍｉｔｉｎｇ）１１０８、ゲイン１１０９、サンプル／ホールド（Ｓ／Ｈ：Ｓａｍｐｌｅ／Ｈｏｌｄ）１１１０を含む。受信チップ中の各受信回路１１０１Ｂは、各支援回路１１１１を有する。図１１Ａに対応する受信チップの一実施形態において、支援回路１１１１はベースバンド論理ダイ上に位置し、受信チップ１００１に一体化されるベースバンド論理ダイを含む。このような実施形態において、ダイ２０２の受信ダイは、任意の適切な数の受信回路１１０１Ａを含み、関連したベースバンド論理ダイは、任意の適切な数の関連した支援回路１１１１を含むことができる。受信ダイ上の受信回路１１０１Ａの数は、一部の実施形態におけるベースバンド論理ダイの支援回路１１１１の数とは異なる。さまざまな実施形態において、同じ受信ダイ上の受信回路１１０１Ａは、異なるベースバンド論理ダイ上に位置する各支援回路１１１１と関連し得るか、かつ／あるいは、同じベースバンド論理ダイ上に位置する支援回路１１１１は、異なる受信ダイに位置する各受信回路１１０１Ａと関連し得る。支援回路１１１１にも含まれるスイッチング及びアドレッシング回路１１１２は、Ｓ／Ｈ１１１０の出力を受信する。スイッチング及びアドレッシング回路１１１２は、受信チップ中の他の支援回路内のスイッチング及びアドレッシング回路と併せて、ポストアンプ１１１３及びアナログ−デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１１１４を含む下流の信号処理回路に、受信チップ中の複数の受信／支援回路の信号出力を提供する。ＡＤＣ１１１４は、信号出力１１１５において低圧差動信号（���ＶＤＳ：Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌ）を出力する。スイッチング及びアドレッシング回路１１１２については、以下で図１２から図１４に関連して更に詳細に議論する。
【００１６】
図１１Ｂのシステム１１００Ｂにおいて、受信ダイはシリコン又はシリコンゲルマニウムを含み、ベースバンド論理ダイは必要ない。図１１Ｂにおいて、図１１Ａに図示されるような支援回路１１１１に含まれた要素と、スイッチング及びアドレッシング回路１１１２とは、受信ダイ上で受信回路１１０１Ｂと一体化し、全てのダイ２０２は受信ダイを含む。受信回路１１０１Ｂは、各アンテナ１１０２を含む。アンテナ１１０２は図９及び図１０に図示されるようなアンテナ９０１と対応し、受信チップ１００１に位置する単一の受信回路と関連する。アンテナ１１０２の信号出力は、ＬＮＡ１１０３、チョッパー１１０４、ＬＮＡ１１０５、整流器１１０６、ローパスフィルタ１１０７、Ｂ／Ｌ１１０８、ゲイン１１０９及びＳ／Ｈ１１１０を含む信号処理要素を通って送り込まれる。チョッパー１１０４は一部の実施形態におけるディッキーチョッパーを含むことができる。一部の実施形態において、アンテナ１１０２は整合構造物（図示しない）をアンテナ表面上にも含み、アンテナ１１０２とＬＮＡ１１０３及び１１０５との間の異なるインピーダンスを相殺する。図１１Ｂに対応する実施形態において、ダイ２０２は任意の適切な数の受信回路１１０１Ｂを含むことができる。スイッチング及びアドレッシング回路１１１２は、受信回路１１０１Ｂにも含まれ、Ｓ／Ｈ１１１０の出力を受信する。スイッチング及びアドレッシング回路１１１２は、受信チップ中の他の受信回路におけるスイッチング及びアドレッシング回路と併せて、ポストアンプ１１１３及びアナログ−デジタル変換器（ＡＤＣ）１１１４を含む下流の信号処理回路に、複数の受信回路の信号出力を提供する。ＡＤＣ１１１４は、信号出力１１１５において、低圧差動信号（ＬＶＤＳ）を出力する。スイッチング及びアドレッシング回路１１１２及び関連した信号処理回路については、図１２及び図１３に関して以下で更に詳細に議論する。
【００１７】
図１２は受信回路のためのスイッチング及びアドレッシング回路を含む画素ユニット１２００を示し、スイッチング及びアドレッシング回路は、図１１Ａ及び図１１Ｂのスイッチング及びアドレッシング回路１１１２を含むことができる。受信回路１２０１は、図１１Ａ及び図１１Ｂに示された信号処理要素である１１０２から１１１０を含むことができる。受信回路１２０１の信号出力（つまり、図１１Ａ及び図１１Ｂに図示したＳ／Ｈ１１１０の出力）は、スイッチ１２０４を介して出力１２０６へと供給される。一部の実施形態において、受信チップの単一列内に含まれる全要素の出力１２０６は、配線層のうちの１つに形成された列バスを通って共に結ばれ得る。受信チップの上部及び底部において、列バスは、スイッチ１２０５の入力と接続され、各列のスイッチ１２０５の出力は、配線層のうちの１つに形成された行バスに接続される。スイッチ１２０４は行シフトレジスタ（ＲＳＲ：Ｒｏｗ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）１２０２によって開閉され、スイッチ１２０５は列シフトレジスタ（ＣＳＲ：Ｃｏｌｕｍｎ  Ｓｈｉｆｔ  Ｒｅｇｉｓｔｅｒ）１２０３によって開閉される。ＲＳＲ１２０２及びＣＳＲ１２０３は、例示目的のためだけに図示される。グレーコードカウンタなどの他のアドレッシングスキームは、さまざまな実施形態で使用され得る。ＲＳＲ１２０２は、ピクセルアレイの同じ行における隣接する受信回路と関連した他のＲＳＲとカスケード接続し、ＣＳＲ１２０３はピクセルアレイの同じ列における隣接する受信回路と関連した他のＣＳＲとカスケード接続する。受信回路出力は、異なる受信ダイ及び一部の実施形態における異なる受信チップにわたってカスケード接続され得る。ＲＳＲ及びＣＳＲは、図１２の画素ユニット１２００に図示される一方、一部の実施形態において、行カウンタ及び列カウンタが用いられ得る。
【００１８】
ピクセルアレイにおけるＲＳＲとＣＳＲとの間の配線が図１３に示される。図１３では、画素ユニット１３０１Ａから１３０１Ｄを含む、例示的な２×２のピクセルアレイ１３００の概略ブロック図が示される。画素ユニット１３０１Ａから１３０１Ｄのそれぞれは、図１２の画素ユニット１２００に関して示された要素を含む。各画素ユニット１３０１Ａから１３０１Ｄは、ＲＳＲ、ＣＳＲ、スイッチ及び受信回路をそれぞれ含む。ピクセルアレイ１３００はＲＳＲを制御する行クロック入力１３０２、ＣＳＲを制御する列クロック入力１３０３、ポストアンプ１１１３の信号入力に接続された信号出力１３０４を有する。ピクセルアレイ１３００の最終行における画素ユニット１３０１Ｃ及び１３０１Ｄ内のＣＳＲ及び関連したスイッチのみが、列クロック入力１３０３及び信号出力１３０４と接続される。これらＣＳＲは現在の列を選択する。ＣＳＲと関連した画素ユニット１３０１Ａ及び１３０１Ｂは、ピクセルアレイ１３００における他の要素と接続せず、省略してよい。画素ユニット１３０１Ａから１３０１ＤにおけるＲＳＲ及び関連したスイッチのそれぞれは、行クロック入力１３０２及び信号出力１３０４に接続される。さまざまなスイッチが行クロック入力１３０２及び列クロック入力１３０３によって制御されるようにオン及びオフされ、画素ユニット１３０１Ａから１３０１Ｄにおいて各受信回路から信号出力１３０４に信号出力を順に提供する。これによって、画素ユニット１３０１Ａから１３０１Ｄにおけるさまざまな受信回路の信号出力の行及び列によって、個々のアドレッシングが可能になる。図１２及び図１３で議論されるようなスイッチと、ＲＳＲ及びＣＳＲとを含む、スイッチング及びアドレッシング論理は、実施形態における受信チップを有する受信ダイにおける受信回路内に含まれる。これら実施形態では、受信ダイはシリコン又はシリコンゲルマニウムを含む。あるいは、スイッチング及びアドレッシング論理は、実施形態における受信ダイを有する受信チップに一体化される別のベースバンド論理ダイにおける支援回路に含まれる。これら実施形態では、受信ダイはヒ化ガリウム又はリン化インジウムを含む。ＲＳＲ及びＣＳＲが図１３のピクセルアレイ１３００中に示される一方で、一部の実施形態では、行カウンタ及び列カウンタが使用され得る。
【００１９】
図１４は、図１１Ａに関して議論された受信チップの実施形態に対応するイメージングアレイの例示的な異機種環境の実施（ｈｅｔｅｒｏｇｅｎｅｏｕｓ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）を図示する。図１１Ａでは、受信ダイはヒ化ガリウム又はリン化インジウムを含む。受信ダイ１４０１及び１４０２と、ベースバンド論理ダイ１４０５はプレート１４００に実装される。プレート１４００は、図１０に関して説明されたようなサーマルプレート１００２などのプレートに対応する。任意の適切な数の追加的な受信ダイ及びベースバンド論理ダイ（図示しない）は、プレート１４００上にも実装され、受信ダイ１４０１及び１４０２とベースバンド論理ダイ１４０５に接続され、図１０の受信チップ１００１などの受信チップを形成する。ベースバンド論理ダイ１４０５は、さまざまな実施形態におけるシリコン又はシリコンゲルマニウムを含むことができる。受信ダイ１４０１及び１４０３上の受信回路１４０２Ａから１４０２Ｄ及び受信回路１４０４Ａから１４０４Ｄのそれぞれは、単一のアンテナを含み、図１１Ａに関して説明された信号処理要素である１１０２から１１０７を更に含む。ベースバンド論理ダイ１４０５は、図１１Ａ及び図１１Ｂのスイッチング及びアドレッシング回路１１１２などのスイッチング及びアドレッシング回路を含み、図１２及び図１３に関して説明されたような、ＲＳＲ論理１４０６Ａ及び１４０６ＢとＣＳＲ論理１４０７Ａとを含む。処理回路１４０８は受信回路１４０２Ａから１４０２Ｄ及び受信回路１４０４Ａから１４０４Ｄのそれぞれのための支援回路を含む。支援回路は図１１Ａに図示したように支援回路１１１１の信号処理要素である１１０８から１１１０を含むことができる。受信回路１４０２Ａから１４０２Ｄ及び受信回路１４０４Ａから１４０４Ｄの出力は、ＲＳＲ論理１４０６Ａ及び１４０６Ｂによって列バスに送られ、ＣＳＲ論理１４０７Ａによって行バスに送られる。ＣＳＲ論理４０７Ａは、受信回路１４０２Ａ、１４０２Ｃ、１４０４Ａ及び１４０４Ｃを含む第１の列と、受信回路１４０２Ｂ、１４０２Ｄ、１４０４Ｂ及び１４０４Ｄを含む第２の列との間を選択する。一方、ＲＳＲ論理１４０６Ａは、第１の列において受信回路１４０２Ａ、１４０２Ｃ、１４０４Ａ及び１４０４Ｃを進み、ＲＳＲ論理１４０６Ｂは、第２の列において受信回路１４０２Ｂ、１４０２Ｄ、１４０４Ｂ及び１４０４Ｄを通って進む。従って、各受信回路の出力は、信号出力１４０９に順に提供され、信号出力１４０９は図１１Ａに図示されたポストアンプ１１１３に接続され得る。ＲＳＲ及びＣＳＲが図１４に図示される一方で、一部の実施形態において、行カウンタ及び列カウンタが用いられ得る。
【００２０】
図１５Ａ及び図１５Ｂは、イメージングアレイシステムのための例示的なマルチパッケージングシステムを示す。図１５Ａは、受信チップ１５０２を含むイメージングアレイ１５００Ａを示す。イメージングアレイ１５００Ａは、一部の実施形態において、バイアス領域１５０１及びポストアンプ／ＡＤＣ論理領域１５０３と共に、１６列×６４行のピクセルアレイを含む。例示的な受信チップ１５０２のおよそのサイズは、一部の実施形態において、約１２８ｍｍ×約３２ｍｍでよい。受信チップ１５０２は、図１の方法１００によって形成された受信チップを含み、図１１Ａ又は図１１Ｂに関して説明されたような、受信回路を有する受信ダイも（そして、一部の実施形態では、ベース論理ダイも）含む。バイアス領域１５０１により、イメージングアレイ１５００Ａと他のイメージングアレイとの間の接続のためのスペースが、図１５Ｂに図示されたような、より大きなイメージングアレイシステム１５００Ｂを形成することができる。図１５Ｂにおけるイメージングアレイ１５０４Ａから１５０４Ｄは、それぞれ、図１５Ａのイメージングアレイ１５００Ａに示されたような、各受信チップ１５０２、バイアス領域１５０１及びポストアンプ／ＡＤＣ論理領域１５０３を含む。イメージングアレイ１５０４Ａから１５０４Ｄは、受信チップ１５０２における各受信回路からの信号出力に基づいて合成画像を出力する画像処理フィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）１５０５に接続される。図１３に関して上記で議論された行及び列クロックなどの、タイミング（つまり、クロック）信号が、画像処理ＦＰＧＡ１５０５から、イメージングアレイ１５０４Ａから１５０４Ｄに提供される。
【００２１】
本開示を好ましい実施形態を参照して説明してきたが、本開示の範囲から逸脱することなく、さまざまな変更が可能であり、均等物はその要素と置き換えることができるということが当業者によって理解される。更に、多くの修正は本開示の本質的な範囲から逸脱することなく、特定の状況又は材料を本開示の教示に採用するように行われ得る。従って、開示は本開示を実施するに際して最良の態様として開示された特定の実施形態に限定されないが、添付の特許請求の範囲内の全ての実施形態を含むということが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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