(57)【特許請求の範囲】
【請求項１】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連する２M−１個の並列の段と、前記２M−１個の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介して前記ＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各々は、前記電流を生成し、抵抗回路網を備え、前記（Ｎ−Ｍ）個の段の各々は、差動データに応じて前記段の関連する抵抗回路網に、前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義される前記スケーリングされた電流を加えるように動作可能であり、前記（Ｎ−Ｍ）個の段は、前記（Ｎ−Ｍ）個の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記１対の電流加算ノードに結合され、前記電流加算ノードの各々のインピーダンスおよび前記電流加算ノードの間の電圧の差を差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、
前記１対の電流加算ノードに結合され、前記（Ｎ−Ｍ）個の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路とを備える、Ｎビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項２】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網は、前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合され、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、請求項１に記載のＮビットＤＡＣ。
【請求項３】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、基準電圧を受け取る、請求項２に記載のＮビットＤＡＣ。
【請求項４】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１に記載のＮビットＤＡＣ。
【請求項５】
前記インピーダンス減衰器は、
前記電流加算ノードのうちの第１の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第１の出力端子に結合されたドレイン端子と、前記増幅器の第１の出力端子に結合されたゲート端子とを有する、第１のＰＭＯＳトランジスタと、
前記電流加算ノードのうちの第２の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第２の出力端子に結合されたドレイン端子と、前記増幅器の第２の出力端子に結合されたゲート端子とを有する、第２のＰＭＯＳトランジスタと、をさらに備える、請求項１に記載のＮビットＤＡＣ。
【請求項６】
前記ＤＡＣの前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々は、前記電流を生成するカスコード電流源を備える、請求項１に記載のＮビットＤＡＣ。
【請求項７】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々の前記スイッチは、トランジスタスイッチであり、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段のすべての段で、同様のサイズを有する、請求項１に記載のＮビットＤＡＣ。
【請求項８】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１に記載のＮビットＤＡＣ。
【請求項９】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記ＤＡＣの前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んでいない、請求項８に記載のＮビットＤＡＣ。
【請求項１０】
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは、前記電流加算ノードの前記電圧を追跡し、前記追跡された電圧を前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つの前記抵抗回路網に供給するように適合された電圧追跡回路を備える、請求項１に記載のＮビットＤＡＣ。
【請求項１１】
前記電圧追跡回路は、
前記電流加算ノードのうちの第１の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第１の抵抗要素に結合された第２の入力端子と、第１の増幅器の第２の入力端子に結合された出力端子とを有する第１の増幅器と、
前記電流加算ノードのうちの第２の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第２の抵抗要素に結合された第２の入力端子と、第２の増幅器の第２の入力端子に結合された出力端子とを有する第２の増幅器と、を備える、請求項１０に記載のＮビットＤＡＣ。
【請求項１２】
前記２M−１個の段のうちの少なくとも１つは、
前記２M−１個の段のうちの前記少なくとも１つに配置された前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に配置された第１の抵抗要素と、
前記２M−１個の段のうちの前記少なくとも１つに配置された前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に配置された第２の抵抗要素と、を備える、請求項７に記載のＮビットＤＡＣ。
【請求項１３】
前記（Ｎ−Ｍ）個の段の第１のサブセットの各々は、
前記段に関連する前記抵抗回路網の第１の抵抗要素の端子の間に並列に結合された第１の容量要素と、
前記段に関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合された第２の容量要素と、を備える請求項１に記載のＮビットＤＡＣ。
【請求項１４】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の前記第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項１３に記載のＮビットＤＡＣ。
【請求項１５】
デジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣの最上位ビットに関連する第１の複数の並列の段と、前記第１の複数の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介して前記ＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
前記ＤＡＣの最下位ビットに関連する第２の複数の段と、前記第２の複数の段の各々は、前記電流を生成し、抵抗回路網を備え、前記第２の複数の段の各々は、差動データに応じて前記段の関連する抵抗回路網に前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義されるスケーリングされた電流を加えるように動作可能であり、前記第２の複数の段は、前記第２の複数の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記１対の電流加算ノードに結合され、前記電流加算ノードの各々のインピーダンスと、前記電流加算ノードの間の電圧の差とを差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、
前記１対の電流加算ノードに結合され、前記ＤＡＣの最下位ビットに関連する第２の複数の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路とを備える、デジタルアナログコンバータ（ＤＡＣ）。
【請求項１６】
Ｎビットのデジタル信号をアナログ信号に変換する方法であって、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成することと、
前記２M−１個の段の各々で電流を生成することと、
差動データに応じて、前記２M−１個の段の各々で生成された前記電流を第１の１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成することと、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成することと、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成することと、
差動データに応じて、前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を、第２の１対のスイッチを介して前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングすることと、
前記スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
前記１対の電流加算ノードの間で、前記（Ｎ−Ｍ）個の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すこととを備える、方法。
【請求項１７】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合すること、ここにおいて、ｉは、ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、請求項１６に記載の方法。
【請求項１８】
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給することをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１６に記載の方法。
【請求項２０】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々でカスコード電流源を形成することと、
前記段で形成された前記カスコード電流源を用いて前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々で前記電流を生成することと、をさらに備える、請求項１６に記載の方法。
【請求項２１】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々の前記スイッチは、トランジスタスイッチであり、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段のすべての段で、同様のサイズを有する、請求項１６に記載の方法。
【請求項２２】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項１６に記載の方法。
【請求項２３】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、第１のサブセットを含んでいない、請求項１７に記載の方法。
【請求項２４】
前記電流加算ノードの前記電圧を追跡することと、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に前記追跡された電圧を供給することと、をさらに備える、請求項１６に記載の方法。
【請求項２５】
前記２M−１個の段のうちの少なくとも１つの前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素を結合することと、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合することと、をさらに備える、請求項２１に記載の方法。
【請求項２６】
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合することと、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合することと、をさらに備える、請求項１６に記載の方法。
【請求項２７】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項２６に記載の方法。
【請求項２８】
デジタル信号をアナログ信号に変換する方法であって、
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成することと、
前記第１の複数の並列の段の各々で電流を生成することと、
差動データに応じて、前記第１の複数の並列の段の各々で生成された前記電流を第１の１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの最下位ビットに関連する第２の複数の段を形成することと、
前記第２の複数の段の各々で前記電流を生成することと、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成することと、
差動データに応じて、前記第１の複数の抵抗回路網の関連する段で生成された前記電流を、第２の１対のスイッチを介して前記第１の複数の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じて前記第１の複数の抵抗回路網の各々によって受け取られる前記電流をスケーリングすることと、
前記スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
前記１対の電流加算ノードに結合され、前記デジタルデータの最下位ビットに関連する第２の複数の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路とを備える、方法。
【請求項２９】
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成するための手段と、
前記２M−１個の段の各々で電流を生成するための手段と、
前記２M−１個の段の各々で生成された前記電流を１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成するための手段と、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成するための手段と、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成するための手段と、
前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
前記スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つための手段と、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つための手段と、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
前記１対の電流加算ノードに結合され、前記（Ｎ−Ｍ）個の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すための手段とを備える、Ｎビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３０】
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合するための手段、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３１】
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給するための手段をさらに備える、請求項３０に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３２】
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３３】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々でカスコード電流源を形成するための手段と、
前記段で形成された前記カスコード電流源を用いて前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々で前記電流を生成するための手段と、をさらに備える、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３４】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々のスイッチは、トランジスタスイッチであり、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記（Ｎ−Ｍ）個の段の前記トランジスタスイッチのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段のすべての段で、同様のサイズを有する、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３５】
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３６】
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んではいない、請求項３０に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３７】
前記電流加算ノードの前記電圧を追跡するための手段と、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に前記追跡された電圧を供給するための手段と、をさらに備える、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３８】
前記２M−１個の段のうちの少なくとも１つの前記トランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素を結合するための手段と、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合するための手段と、をさらに備える、請求項３４に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項３９】
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合するための手段と、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合するための手段と、をさらに備える、請求項２９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４０】
前記２M−１個の並列の段及び前記（Ｎ−Ｍ）個の段の各々のスイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、請求項３９に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
【請求項４１】
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成するための手段と、
前記第１の複数の並列の段の各々で電流を生成するための手段と、
前記第１の複数の並列の段の各々で生成された前記電流を１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する第２の複数の段を形成するための手段と、
前記第２の複数の段の各々で前記電流を生成するための手段と、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成するための手段と、
前記第１の複数の抵抗回路網の関連する段で生成された前記電流を前記第１の複数の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
前記スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つための手段と、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つための手段と、前記電流加算ノードに加えられる前記電流の差が、アナログ信号の値を定義する、
前記１対の電流加算ノードに結合され、前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する第２の複数の段に関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路とを備える、デジタルアナログコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
合衆国法典第３５編（米国特許法）第１１９条の下での優先権の主張
[0001]  本出願は、２０１３年３月８日に出願した米国特許出願第１３／７９１，５３６号の利益を主張するものであり、この特許出願は、その全体が参照により本明細書に組み込まれている。
【０００２】
[0002]  本開示は、電子回路に関し、より詳細には、デジタルアナログコンバータに関する。
【背景技術】
【０００３】
[0003]  デジタルアナログコンバータ（ＤＡＣ：digital-to-analog converter）は、デジタル信号をアナログ信号に変換する電子回路である。いくつかのパラメータが、任意の所与のアプリケーションへのＤＡＣの適性を決定するために使用される。これらのパラメータの中には、ＤＡＣがデジタルアナログ変換を実行する速度、ＤＡＣの解像度（resolution）、およびＤＡＣによって生じる雑音がある。
【０００４】
[0004]  セルラ電話などのワイヤレス通信デバイスは、高速で高解像度のＤＡＣを用いて、通信デバイスに配置されたアナログ回路によるさらなる処理のためにデジタル信号をアナログ信号に変換することが多い。そのようなＤＡＣで生じるグリッチ（glitch）は、ノイズフロア（noise floor）を高くし、そのノイズフロアが、ひいては、ワイヤレス通信デバイスによって送信される信号と干渉する可能性がある。グリッチノイズ（glitch noise）の主な原因の１つは、ＤＡＣのデジタル入力で遷移（transition）が起こるときにＤＡＣのさまざまな段（stage）の間に存在する遅延の差である。
【０００５】
[0005]  低雑音、低電力、広帯域、高解像度のＤＡＣが、ロングタームエボリューション（ＬＴＥ）規格などの先進的なワイヤレス規格のためにますます重要になっている。無線周波数（ＲＦ）の応用において、送信機のＤＡＣによって生じる高周波数のグリッチノイズは、受信機のチャネルに入り、感度を落とす可能性がある帯域外雑音である。低電力、高解像度、広帯域のＤＡＣでグリッチノイズを制御することが、課題として残っている。
【発明の概要】
【０００６】
[0006]  本発明の実施形態によるデジタルアナログコンバータ（ＤＡＣ）は、同じ量の電流を生じ、同様にサイズを決められたトランジスタスイッチを有する入力段（input stage）を含む。したがって、トランジスタスイッチを流れる電流、およびグリッチノイズは、ＤＡＣのすべての入力段（input stage）に関して同じである。ＤＡＣの最下位ビット（least significant bits）に対応する入力段は、抵抗回路網（resistive network）を含む。それぞれのそのような段の抵抗回路網は、その抵抗回路網が受け取る電流を、ＤＡＣ内の段のビット位置の２進重み（binary weight）に応じてスケーリングする。
【０００７】
[0007]  本発明の一実施形態によるＮビットＤＡＣは、一部に、ＤＡＣのＭ個の最上位ビット（most significant bits）に関連する２M−１個の並列の段と、ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段と、インピーダンス減衰器（impedance attenuator）とを含む。２M−１個の段の各々は、１対のスイッチを含み、同じ電流を生成し、その段のスイッチの対を介してＤＡＣの１対の電流加算ノード（current summing node）にこの電流を加えるように適合される。（Ｎ−Ｍ）個の段の各々は、抵抗回路網を含み、２M−１個の段で生成される電流と同じ電流を生成する。（Ｎ−Ｍ）個の段の各々は、ＭＳＢの段のスイッチと同じサイズを有する１対のスイッチをさらに含み、差動データ（differential data）に応じて、その段で生成された電流を段に関連する抵抗回路網に加えるように適合される。それぞれの抵抗回路網は、その抵抗回路網が受け取る電流を、その抵抗回路網の関連する段の２進重みに応じてスケーリングするように動作可能である。（Ｎ−Ｍ）個の段は、それらの段のスケーリングされた電流を１対の電流加算ノードに加える。インピーダンス減衰器は、一部に、電流加算ノードに結合され、電流加算ノードの各々のインピーダンスと、電流加算ノードの間の電圧の差とを、差動増幅器の利得によって定義される範囲内に保つように適合された差動増幅器を含む。
【０００８】
[0008]  一実施形態において、ビット位置が１つのＤＡＣのビットだけ異なる入力段に関連する抵抗回路網が、互いに結合される。一実施形態において、それぞれの抵抗回路網は、基準電圧を受け取る。さらに別の実施形態において、それぞれの抵抗回路網は、Ｒ−２Ｒ回路網である。
【０００９】
[0009]  一実施形態において、インピーダンス減衰器は、一部に、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとをさらに含む。第１のＰＭＯＳトランジスタは、第１の電流加算ノードに結合されたソース端子と、ＤＡＣの第１の出力端子に結合されたドレイン端子と、増幅器の第１の出力端子に結合されたゲート端子とを有する。第２のＰＭＯＳトランジスタは、第２の電流加算ノードに結合されたソース端子と、ＤＡＣの第２の出力端子に結合されたドレイン端子と、増幅器の第２の出力端子に結合されたゲート端子とを有する。
【００１０】
[0010]  一実施形態において、ＤＡＣのＮ個の段の各々は、その段のトランジスタスイッチを通過する同じ電流を生成するカスコード電流源（cascode current source）を含む。一実施形態においては、Ｎ個の段の各々のトランジスタスイッチのうちの１つが、ＤＡＣによって受け取られる真データビット（true data bit）を表すビットに応答する。Ｎ個の段の各々の他のトランジスタスイッチが、ＤＡＣによって受け取られるビットの補数（complement）を表すビットに応答する。
【００１１】
[0011]  一実施形態において、（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する抵抗回路網は、Ｒ−２Ｒ回路網である。別の実施形態において、（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する抵抗回路網は、ＤＡＣの電流加算ノードに結合される。第２のサブセットは、第１のサブセットを含まない。
【００１２】
[0012]  一実施形態において、（Ｎ−Ｍ）個の段のうちの少なくとも１つは、電流加算ノードの電圧を追跡し、追跡された電圧をその段の抵抗回路網に供給するように適合された電圧追跡回路（voltage tracking circuit）をさらに含む。一実施形態において、電圧追跡回路は、第１の増幅器と第２の増幅器とを含む。第１の増幅器は、第１の電流加算ノードに結合された第１の入力端子と、その段の抵抗回路網に配置された第１の抵抗要素に結合された第２の入力端子と、第１の増幅器の第２の入力端子に結合された出力端子とを有する。第２の増幅器は、第２の電流加算ノードに結合された第１の入力端子と、その段の抵抗回路網に配置された第２の抵抗要素に結合された第２の入力端子と、第２の増幅器の第２の入力端子に結合された出力端子とを有する。
【００１３】
[0013]  一実施形態において、ＤＡＣの（Ｎ−Ｍ）個の段のうちの少なくとも１つは、その段の抵抗回路網に電圧を供給する基準電圧と、電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路（distortion cancellation circuit）をさらに含む。一実施形態において、ＤＡＣの２M−１個の段のうちの少なくとも１つは、第１の抵抗要素と第２の抵抗要素とをさらに含む。第１の抵抗要素は、その段のトランジスタスイッチのうちの１つと第１の電流加算ノードとの間に配置される。第２の抵抗要素は、その段のトランジスタスイッチのうちの別の１つと第２の電流加算ノードとの間に配置される。
【００１４】
[0014]  一実施形態において、（Ｎ−Ｍ）個の段の各々は、第１の容量要素（capacitive element）と第２の容量要素とをさらに含む。それぞれのそのような段の第１の容量要素が、その段の抵抗回路網に配置された第１の抵抗要素の端子の間に平行に結合される。それぞれのそのような段の第２の容量要素が、その段の抵抗回路網に配置された第２の抵抗要素の端子の間に平行に結合される。そのような実施形態において、それぞれのそのような段の第１の容量要素および第２の容量要素は、ＤＡＣに配置されたＭＯＳトランジスタスイッチのドレイン−基板静電容量（drain-to-substrate capacitance）の実質的に２倍の静電容量を有する。
【００１５】
[0015]  本発明の一実施形態による、Ｎビットのデジタル信号をアナログ信号に変換するための方法は、一部に、デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成することと、２M−１個の段の各々で同じ電流を生成することと、それぞれのそのような段に配置された１対のスイッチを介して２M−１個の段からの電流を第１の電流加算ノードと第２の電流加算ノードとに加えることとを含む。方法は、デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成することと、２M−１個の段の各々で生成された電流と同じである電流を（Ｎ−Ｍ）個の段の各々で生成することとさらに含む。方法は、（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成することと、（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された電流を、１対のスイッチを介して（Ｎ−Ｍ）個の抵抗回路網の各々に加えることと、抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる電流をスケーリングすることと、スケーリングされた電流を１対の電流加算ノードに加えることとをさらに含む。方法は、電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、電流加算ノードの間の電圧の差を利得の値によって定義される範囲内に保つこととをさらに含む。電流加算ノードに加えられる電流の差は、アナログ信号の値を定義する。
【００１６】
[0016]  本開示の態様が、例として示される。添付の図面において、同様の参照番号は、同様の要素を示す。
【図面の簡単な説明】
【００１７】
【図１】[0017]  本発明のさまざまな態様が具現化され得るワイヤレス通信デバイスのブロック図。
【図２】[0018]  本発明の１つの例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリング（current steering）ＤＡＣの簡略化されたブロック図。
【図３】[0019]  本発明の１つの例示的な実施形態による、図２に示されたＤＡＣのインピーダンス減衰器の簡略化されたブロック図。
【図４】[0020]  本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリングＤＡＣの簡略化されたブロック図。
【図５】[0021]  本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリングＤＡＣの簡略化されたブロック図。
【図６】[0022]  本発明の別の例示的な実施形態による電流ステアリングＤＡＣのセグメントの簡略化されたブロック図。
【図７】[0023]  本発明の別の例示的なものによる電流ステアリングＤＡＣのセグメントの簡略化されたブロック図。
【図８】[0024]  本発明の別の例示的な実施形態による電流ステアリングＤＡＣのセグメントの簡略化されたブロック図。
【図９】[0025]  本発明の別の例示的な実施形態による電流ステアリングＤＡＣのセグメントの簡略化されたブロック図。
【図１０】[0026]  本発明の別の例示的な実施形態による電流ステアリングＤＡＣのセグメントの簡略化されたブロック図。
【図１１】[0027]  本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリングＤＡＣの簡略化されたブロック図。
【図１２】[0028]  本発明の一実施形態による、デジタル信号をアナログ信号に変換するための方法の流れ図。
【発明を実施するための形態】
【００１８】
[0029]  いくつかの例示的な実施形態が、以降、本明細書の一部を形成する添付の図面に関連して説明される。本開示の１つまたは複数の態様が実装され得る特定の実施形態が以下で説明されるが、本開示の範囲を逸脱することなく他の実施形態が使用される可能性があり、さまざまな修正がなされる可能性がある。
【００１９】
[0030]  本発明の実施形態によるデジタルアナログコンバータ（ＤＡＣ）は、同じ量の電流を生じ、同様にサイズを決められたトランジスタスイッチを有する入力段を含む。トランジスタスイッチを流れる電流は、したがって、ＤＡＣのすべての入力段に関して同じである。ＤＡＣの最下位ビットに対応する入力段は、抵抗回路網を含む。それぞれのそのような段の抵抗回路網は、その抵抗回路網が受け取る電流を、ＤＡＣ内の段のビット位置の２進重みに応じてスケーリングする。
【００２０】
[0031]  図１は、本発明の一実施形態による、ワイヤレス通信システムで使用されるワイヤレス通信デバイス１５０（以降、代替的に、デバイスと呼ばれる）のブロック図である。デバイス１５０は、セルラ電話、携帯情報端末（ＰＤＡ）、モデム、ハンドヘルドデバイス、ラップトップコンピュータなどであり得る。
【００２１】
[0032]  デバイス１５０は、任意の所与の時間にダウンリンク（ＤＬ）および／またはアップリンク（ＵＬ）で１つまたは複数の基地局と通信し得る。ダウンリンク（または順方向リンク）は、基地局からデバイスへの通信リンクを指す。アップリンク（または逆方向リンク）は、デバイスから基地局への通信リンクを指す。
【００２２】
[0033]  ワイヤレス通信システムは、利用可能なシステムリソース（たとえば、帯域幅と送信電力と）を共有することによって複数のユーザとの通信をサポートすることができる多元接続システムであり得る。そのようなシステムの例は、符号分割多元接続（ＣＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、空間分割多元接続（ＳＤＭＡ）システムを含む。
【００２３】
[0034]  ワイヤレス通信デバイス１５０は、ロングタームエボリューション（ＬＴＥ）システムなどのワイヤレス通信システムで使用される可能性がある。ワイヤレス通信システム１５０は、高データレートまたは帯域幅で連続して動作させられ、したがって、ワイヤレス通信システム１５０で使用されるＤＡＣのために大きくされた帯域幅を必要とする可能性がある。大きくされた帯域幅は、広い範囲の周波数とデジタルプリディストーション動作とを扱うことができるシステムオンチップで実装された広帯域のＤＡＣを必要とする可能性がある。プリディストーション動作は、そのようなワイヤレスシステムにおける低コストの非線形電力増幅器の使用を可能にし得る。
【００２４】
[0035]  デバイス１５０は、一部に、変調器１０４と、ＤＡＣ１００と、フィルタ１０８と、増幅器１１０とを含むものとして示されており、これらは、集合的に送信チャネルを形成する。変調器１０４は、到着するデジタル信号ＩＮ２を変調し、それに応じて、変調された信号ＭＯＤ＿ＯＵＴ４をＤＡＣ１００に供給するように適合される。以下でさらに説明されるように、ＤＡＣ１００は、組み込み負荷（インピーダンス）減衰器を有する。ＤＡＣ１００によって供給される変換された信号ＤＡＣ＿ＯＵＴ６は、フィルタ１０８によって受け取られ、フィルタリングされる。フィルタ１０８の出力信号ＦＩＬ＿ＯＵＴ８は、それに応じて信号ＡＭＰ１＿ＯＵＴ１０を生成する増幅器１１０によって受け取られ、増幅される。増幅器１１０によって生成された信号ＡＭＰ１＿ＯＵＴは、アンテナ１１４によって送信される前に信号ＡＭＰ２＿ＯＵＴを生成するために電力増幅器１１２を用いてさらに増幅される可能性がある。
【００２５】
[0036]  低電力ワイヤレスまたはコンシューマデバイスは、より少ない電流で動作するＤＡＣを必要とする可能性がある。そのような応用においては、信号対雑音歪み比（ＳＮＤＲ：signal-to-noise distortion ratio）と、スプリアスフリーダイナミックレンジ（ＳＦＤＲ：spurious free dynamic range）と、全高調波歪み（ＴＨＤ：total harmonic distortion）とを含む動的線形性性能基準が、重要なシステムパラメータである。
【００２６】
[0037]  図２は、本発明の１つの例示的な実施形態による、低グリッチノイズを有するように適合された１４ビット電流ステアリングＤＡＣ１００のブロック図である。ＤＡＣ１００は、図１に示されたデバイス１５０で使用され得る。ＤＡＣ１００は１４ビットの解像度を有するものとして示されているが、本発明による低グリッチノイズのＤＡＣは、１４ビットより高いまたはより低い解像度を有していてもよいことが理解される。ＤＡＣ１００は、ＤＡＣの６つの最上位ビット（ＭＳＢ：most significant bits）を形成するために並列に接続される６３個の同様の入力段１１０j−−ｊは１から６３まで変化する整数である−−を含む（簡単にするために、段１１０のうちの１つのみが示されている）。ＤＡＣ１００は、ＤＡＣの８つの最下位ビット（ＬＳＢ：least significant bits）を形成する８つの段１２０i−−ｉは１から８まで変化する整数である−−も含む。６３個の入力段１１０jは、代替的および集合的に入力段１１０と呼ばれる。同様に、８つの入力段１２０iは、代替的および集合的に入力段１２０と呼ばれる。簡単にするために、入力段１２０iのうちの３つだけが示されている。
【００２７】
[0038]  また、ＤＡＣ１００は、以下で詳細に説明される出力段１９０を含むものとして示されている。また、ＤＡＣ１００は、１４ビットの入力信号Ｄin［１３：０]を受け取り、さまざまな入力段１１０、１２０のトランジスタ１４０、１４５に印可されるさまざまな真ビット（true bit）Ｄと相補ビット（complement bit）ＤＢとを復号するデコーダ１６０を含むものとして示されている。
【００２８】
[0039]  それぞれの入力段１２０iは、カスコード電流源を一緒に形成する１対のトランジスタ１３０と１３５とを含むものとして示されている。また、それぞれの入力段１２０iは、入力段に関連し、入力段によって受け取られる１対の差動データＤとＤＢとに応答する１対のトランジスタスイッチ１４０と１４５とを含むものとして示されている。それぞれの入力段１１０jも、カスコード電流源を一緒に形成する１対のトランジスタ１３０と１３５とを含むものとして示されている。また、それぞれの入力段１１０jは、入力段に関連し、入力段によって受け取られる１対の差動データＤとＤＢとに応答する１対のトランジスタスイッチ１４０と１４５とを含むものとして示されている。入力段１２０iと１１０jとに配置されるトランジスタ１３０は、実質的に同じサイズを有する。同様に、入力段１２０iと１１０jとに配置されるトランジスタ１３５は、実質的に同じサイズを有する。したがって、段１２０iと１１０jとで生成される電流Ｉ0は、同じ大きさを有する。
【００２９】
[0040]  また、ＤＡＣ１００は、８つのＬＳＢの段１２０のうちの異なる１つにそれぞれが関連する８つの抵抗回路網１５５iを含むものとして示されている。それぞれの抵抗回路網１５５iは、入力段１２０iに関連付けられ、抵抗回路網がその関連する入力段から受け取る電流をスケーリングするように適合される。各入力段に関連する抵抗回路網は、その入力段に配置されたトランジスタスイッチ１４０、１４５のドレイン端子から見られるとき、Ｒ−２Ｒ回路網を形成する。たとえば、段１２０2は、Ｒ−２Ｒ抵抗回路網１５５2を含むものとして示されている。同様に、段１２０8は、Ｒ−２Ｒ抵抗回路網１５５8を含むものとして示されている。
【００３０】
[0041]  図２から分かるように、それぞれの抵抗回路網１５５iは、４つの抵抗器、すなわち、抵抗器１５２iと、１５４iと、１５６iと、１５８iとを含むものとして示されている。各入力段１２０iの抵抗器１５２iおよび１５６iは、その入力段に配置されたトランジスタスイッチ１４０iのドレイン端子に結合された共通端子を有する。同様に、各入力段１２０iの抵抗器１５４iおよび１５８iは、その入力段に配置されたトランジスタスイッチ１４５iのドレイン端子に結合された共通端子を有する。抵抗器１５２iと１５４iとの第２の端子は、基準電圧Ｖrefを受け取る。ｋが１から７までの範囲の整数であるそれぞれの段１２０kに関して、抵抗器１５６kの第２の端子は、トランジスタスイッチ１４０k+1、すなわち、真入力データ（true input data）Ｄk+1を受け取り、入力段１２０kのビット位置よりも１つ上のビット位置を有する入力段１２０k+1に配置されたトランジスタスイッチのドレイン端子に結合される。同様に、抵抗器１５８kの第２の端子は、トランジスタスイッチ１４５k+1、すなわち、相補入力データ（complementary input data）ＤＢk+1を受け取り、入力段１２０k+1に配置されたトランジスタスイッチのドレイン端子に結合される。
【００３１】
[0042]  たとえば、入力段１２０2に関連する抵抗回路網１５５2は、抵抗器１５２2と、１５４2と、１５６2と、１５８2とを含むものとして示されている。抵抗器１５２2および１５６2は、入力段１２０2に配置されたトランジスタスイッチ１４０2のドレイン端子に結合された共通端子を有する。同様に、入力段１２０2の抵抗器１５４2および１５８2は、入力段１２０2に配置されたトランジスタスイッチ１４５2のドレイン端子に結合された共通端子を有する。抵抗器１５２2と１５４2との第２の端子は、基準電圧Ｖrefを受け取る。抵抗器１５６2の第２の端子は、トランジスタスイッチ１４０3のドレイン端子に結合される。同様に、抵抗器１５８2の第２の端子は、トランジスタスイッチ１４５3のドレイン端子に結合される。
【００３２】
[0043]  最後のＬＳＢの段に関連する抵抗回路網１５５8の抵抗器１５２8および１５６8は、入力段１２０8に配置されたトランジスタスイッチ１４０8のドレイン端子に結合された共通端子を有する。同様に、各入力段１２０8の抵抗器１５４8および１５８8は、入力段１２０8に配置されたトランジスタスイッチ１４５8のドレイン端子に結合された共通端子を有する。抵抗器１５２8および１５４8の第２の端子は、基準電圧Ｖrefを受け取る。抵抗器１５６8の第２の端子は、出力段１９０の加算ノードＢに結合される。同様に、抵抗器１５８8の第２の端子は、出力段１９０の加算ノードＢ’に結合される。
【００３３】
[0044]  抵抗器１５６iと１５８iとの各々は、抵抗Ｒを有する。抵抗器１５２1と１５４1もまた、Ｒの抵抗を有する。残り７個の段の抵抗器１５２iと１５４iとの各々は、２Ｒの抵抗を有する。したがって、各入力段１２０iに関連する抵抗回路網１５５iは、その入力段に配置されたトランジスタスイッチ１４０iと１４５iとのドレイン端子から見られるとき、Ｒ−２Ｒ回路網を形成する。
【００３４】
[0045]  各抵抗回路網１５５iの抵抗は、各抵抗回路網を流れる電流が抵抗回路網の関連する入力段１２０iの２進重みに比例するように選択される。したがって、各入力段のカスコードトランジスタ１３０と１３５とを流れる電流がＩ0であると仮定される場合、たとえば−−７番目の最上位ビットに関連する−−段１２０8の抵抗回路網１５５8に配置されたレジスタ１５６8と１５８8とを通って加算ノードＢ、Ｂ’に流れる電流は、（１／２）＊Ｉ0である。同様に、−−最下位ビットに関連する−−段１２０1の抵抗回路網１５５1を通って加算ノードＢ、Ｂ’に流れる電流は、（１／２５６）＊Ｉ0である。抵抗回路網１５０iを流れる電流は、出力段１９０に入力信号を与える電流加算ノードＢ、Ｂ’に加えられる。ＤＡＣ１００の例示的な実施形態において、抵抗回路網はＲ−２Ｒ回路網として示されているが、２進重みを用いて電流をスケーリングするように適合された任意の他の抵抗回路網が使用され得ることが理解される。
【００３５】
[0046]  本発明の一態様による出力段１９０は、インピーダンス減衰器１９０を含む。代替的に、出力段１９０は、本明細書において、インピーダンス減衰器１９０と呼ばれる。インピーダンス減衰器１９０の出力ノードＯ、Ｏ’の間の差動電圧は、ＤＡＣ１００の出力電圧を表す。抵抗器１７４、１７６は、キャパシタ１７８および電圧源１７２と一緒に、出力負荷１７０を表す。電流源１６２、１６４は、ノードＢ、Ｂ’に電流Ｉoffsetをそれぞれ与え、電流シンク１６６および１６８は、ノードＯ、Ｏ’から電流Ｉoffsetをそれぞれ引き出す。電流源１６２、１６４と、電流シンク１６６、１６８とは、減衰器１９０に配置されたトランジスタを、動作の活性領域（active region）でバイアスをかけられるように保つように適合される。
【００３６】
[0047]  ＤＡＣのすべての入力段１１０、１２０のトランジスタスイッチ１４０と１４５とを流れる電流が実質的に同じであり、それらの入力段１１０、１２０の関連する抵抗回路網によってのみ−−トランジスタスイッチを通過した後に−−スケーリングされるため、さらには、すべての段のスイッチ１４０および１４５が同じサイズを有するため、ＤＡＣ１００のＭＳＢの段とＬＳＢの段との間のグリッチエネルギー（glitch energy）が整合（match）させられる。したがって、ＤＡＣ１００は、従来のＤＡＣよりもずっと低いグリッチノイズを有する。抵抗回路網は、２進重みを用いて、スイッチを通過する電流を正確に分ける。例示的な１４ビットＤＡＣ１０６の８ビットの精度の抵抗器の整合は、比較的容易に達成可能である。
【００３７】
[0048]  各入力段１２０kによって見られるＲ−２Ｒ回路網のために、各入力段１２０iのトランジスタ１４０iを流れる電流の半分が、電圧Ｖrefに供給され、一方、この電流の残り半分は、トランジスタ１４０(i+1)のドレイン端子に供給される。同様に、各入力段１２０iのトランジスタ１４５iを流れる電流の半分が、電圧Ｖrefに供給され、一方、この電流の残り半分は、トランジスタ１４５(i+1)のドレイン端子に供給される。したがって、各抵抗回路網１５５iを流れる電流は、抵抗回路網１５５(i+1)を流れる電流の半分である。したがって、各入力段１２０iの抵抗回路網を流れる電流は、ＤＡＣの抵抗回路網の関連する入力段１２０iの２進重みに比例する。
【００３８】
[0049]  有利なことに、インピーダンス減衰器１９０は、出力負荷１７０が持ち得るインピーダンスの範囲を広げる。インピーダンス減衰器１９０は、プロセスと、電圧と、温度との変化による出力負荷のインピーダンスの変化を考慮するようにさらに適合される。結果として、ＤＡＣ１００のすべての入力段が同じ量の電流を生成し、同様のスイッチのサイズを有するので、ＤＡＣ１００は、従来のＤＡＣよりも、プロセス、電圧、および温度にわたって、ずっと小さな帯域外雑音の変化（out-of-band noise variation）を有する。さらに、本発明によるインピーダンス減衰器１９０は、ＤＡＣ１００のＳＦＤＲおよびＳＮＤＲが所望の値の範囲内であることを保証するために抵抗器１５２iと、１５４iと、１５６iと、１５８iとの抵抗を選択する際のより大きな柔軟性を提供する。換言すると、本発明によるインピーダンス減衰器は、抵抗回路網の抵抗を負荷抵抗から切り離す。
【００３９】
[0050]  図３は、負荷１７０に結合されたインピーダンス減衰器１９０の簡略化されたブロック図である。インピーダンス減衰器１９０は、１組の差動入力と１組の差動出力とを有する増幅器１８０と、トランジスタ１８２、１８４とを含むものとして示されている。インピーダンス減衰器は、米国特許第８，１６９，３５３号で説明されている。電流源１６２、１６４は、ノードＢ、Ｂ’に電流Ｉoffsetをそれぞれ与え、電流シンク１６６および１６８は、ノードＯ、Ｏ’から電流Ｉoffsetをそれぞれ引き出す。電流源１６２、１６４と、電流シンク１６６、１６８とは、トランジスタ１８２、１８４を動作の活性領域に保つように適合される。
【００４０】
[0051]  減衰器１９０は、ノードＢ、Ｂ’の間の電圧差を増幅器１８０のＤＣ利得によって定義される比較的狭い範囲内に保つように適合される。たとえば、増幅器１８０が６０ｄＢのＤＣ利得を有し、出力ノードＯ、Ｏ’の間の電圧差が１Ｖである場合、ノードＢ、Ｂ’の間の電圧差は、以下でさらに説明されるように、ほぼ１ｍｖに保たれる。
【００４１】
[0052]  たとえば、ＤＡＣ１００が、ＤＡＣの入力の変化に応じてノードＢにより大きな電流をステアリングすると仮定する。これは、ノードＢの電圧を高める。増幅器１８０の入力端子が比較的高いインピーダンスを有するので、ノードＢに注入されるさらなる電流が、トランジスタ１８２に流され、それによって、出力ノードＯの電圧を高める。増幅器１８０は、ＰＭＯＳトランジスタ１８２のソース電圧を比較的一定に保つようにＰＭＯＳトランジスタ１８２のゲート電圧を下げるように適合される。トランジスタ１８２のソース電圧を比較的一定に保つことによって、ノードＢ、Ｂ’の間の電圧差が、増幅器１８０のＤＣ利得によって定義される非常に狭い範囲内に保たれる。ノードＯ、Ｏ’のインピーダンスに対するノードＢ、Ｂ’のインピーダンスの比も、増幅器１８０の利得によって定義される。図３のインピーダンス減衰器１９０は完全な差動増幅器（fully differential amplifier）１８０を含むものとして示されているが、他の実施形態においては、インピーダンス減衰器１９０は、米国特許第８，１６９，３５３号に示されるように、その代わりに１対のシングルエンド増幅器を含む可能性があることが理解される。
【００４２】
[0053]  図４は、本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリングＤＡＣ２００の簡略化されたブロック図である。ＤＡＣ２００は、一部に、ＤＡＣ２００の６つのＭＳＢを形成するために並列に接続される６３個の同様の段１１０j（段１１０のうちの１つのみが示されている）を含むものとして示された１４ビットＤＡＣである。ＤＡＣ２００は、ＤＡＣ２００の４つの中間ビット（ＭＩＤ）を形成する４つの段２１０1、２２０2、２２０3、２２０4（代替的および集合的に段２１０と呼ばれる）も含む。ＤＡＣ２００は、ＤＡＣの４つのＬＳＢを形成する４つの段１２０1、１２０2、１２０3、１２０4（代替的および集合的に段１２０または１２０iと呼ばれる）も含む。示されていないが、ＤＡＣ２００は、図２に示されたデコーダと同様のデコーダも含むことが理解される。ＤＡＣ２００は、インピーダンス減衰器１９０も含む。ＤＡＣ２００は１４ビットＤＡＣであるものとして示されているが、本発明による低グリッチノイズのＤＡＣは、１４ビットよりも高いまたは低い解像度を有する可能性があることが理解される。
【００４３】
[0054]  入力段１２０i、１１０j、および２１０m（ｍは１から４まで変化する整数である）に配置されるトランジスタ１３０は、実質的に同じサイズを有する。同様に、入力段１２０iと１１０jと２１０mとに配置されるトランジスタ１３５は、実質的に同じサイズを有する。したがって、すべての段１２０iと、１１０jと、２１０mとで生成される電流Ｉ0は、同じ大きさを有する。
【００４４】
[0055]  ＤＡＣ２００の入力段１２０iは、上述のＤＡＣ１００の入力段１２０i（図２参照）と同様である。ＤＡＣ２００の各ＭＩＤの段２１０mは、その段に割り当てられた２進重みに応じて、抵抗回路網がその関連する段に配置されたスイッチから受け取る電流をスケーリングする抵抗回路網２１５mを含む。たとえば、段２１０4は、抵抗回路網２１５4がその関連するスイッチ１４０4と１４５4とから受け取る電流を（１／２ｘＩ0）にスケーリングし、この電流をＤＡＣ２００の加算ノードＢ、Ｂ’に加える抵抗回路網２１５4を含むものとして示されている。入力段２１０mに関連する各抵抗回路網の抵抗は、それぞれのそのような抵抗回路網を流れる電流がＤＡＣの抵抗回路網の関連する入力段の２進重みに比例するように選択される。
【００４５】
[0056]  各抵抗回路網２１５mは、４つの抵抗器を含むものとして示されている。抵抗回路網２１５mの抵抗器２２２mおよび２２６mは、入力段２１０mに配置されたトランジスタスイッチ１４０mのドレイン端子に結合された共通端子を有する。同様に、各入力段２１５mの抵抗器２２４8および２２８8は、入力段２１０mに配置されたトランジスタスイッチ１４５mのドレイン端子に結合された共通端子を有する。抵抗器２２２mと２２４mとの第２の端子は、基準電圧Ｖrefを受け取る。抵抗器２２６mの第２の端子は、インピーダンス減衰器１９０の加算ノードＢに結合される。同様に、抵抗器２２８mの第２の端子は、出力インピーダンス減衰器１９０の加算ノードＢ’に結合される。
【００４６】
[0057]  抵抗回路網２１５4の４つの抵抗器２２２4と、２２４4と、２２６4と、２２８4との各々は、２Ｒの抵抗を有する。したがって、入力段２１０4のトランジスタ１４０、１４５を通過する電流Ｉoの半分が、電圧Ｖrefに流れるようにされる一方、この電流の残り半分は、加算ノードＢ、Ｂ’に流れるようにされる。抵抗回路網２１５3の抵抗器２２２3、２２４3は、２Ｒの抵抗を有するものとして示されており、抵抗回路網２１５3の抵抗器２２６3と２２８3とは、６Ｒの抵抗を有するものとして示されている。したがって、入力段２１０3のトランジスタ１４０3、１４５3を流れる電流Ｉoの３／４（すなわち、６／（６＋２））が、電圧Ｖrefを流れるようにされ、入力段２１０3のトランジスタ１４０3、１４５3を流れる電流Ｉoの１／４（すなわち、２／（６＋２））は、加算ノードＢ、Ｂ’に流れるようにされる。抵抗回路網２１５2の抵抗器２２２2、２２４2は、２Ｒの抵抗を有するものとして示されており、抵抗回路網２１５2の抵抗器２２６2と２２８2とは、１４Ｒの抵抗を有するものとして示されている。したがって、入力段２１０2のトランジスタ１４０2、１４５2を流れる電流Ｉoの７／８（すなわち、１４／（１４＋２））が、電圧Ｖrefを流れるようにされ、入力段２１０2のトランジスタ１４０1、１４５2を流れる電流Ｉoの１／８（すなわち、２／（１４＋２））は、加算ノードＢ、Ｂ’に流れるようにされる。抵抗回路網２１５1の抵抗器２２２1、２２４1は、２Ｒの抵抗を有するものとして示されており、抵抗回路網２１５1の抵抗器２２６1と２２８1とは、１５Ｒの抵抗を有するものとして示されている。しかし、図４から分かるように、入力段２１０1の抵抗器２２２1と２２４1とは、ＬＳＢの段１２０4の抵抗回路網１５５4にやはり接続される。したがって、抵抗器２２２1、２２６1の共通端子とＶｒeｆとの間の実効抵抗は、Ｒである。同様に、抵抗器２２４1、２２８1の共通端子とＶｒeｆとの間の実効抵抗は、Ｒである。したがって、入力段２１０1のトランジスタ１４０1、１４５1を流れる電流Ｉoの１／１６（すなわち、１５／（１５＋１））が、電圧Ｖrefを流れるようにされ、入力段２１０1のトランジスタ１４０1、１４５1を流れる電流Ｉoの１／１６（すなわち、１／（１５＋１））は、加算ノードＢ、Ｂ’に流れるようにされる。換言すると、Ｒ−２Ｒ回路網ではないにもかかわらず、段２２２4と、２２４4と、２２６4と、２２８4との各々に関連する抵抗回路網は、ＤＡＣのその段の２進重みに比例して加算ノードＢ、Ｂ’に電流を提供する。
【００４７】
[0058]  それぞれのＬＳＢの段１２０iは、抵抗回路網を通過する電流を抵抗回路網の関連する入力段に割り当てられた２進重みに応じてスケーリングする抵抗回路網を含む。それぞれの抵抗回路網によってスケーリングされた電流が、ビット位置が１ビット分だけ高い直前の段の抵抗回路網に加えられる。たとえば、図４に示されるように、鎖状に、抵抗回路網１５５4によってスケーリングされた電流が、ＭＩＤの段２１０1に関連する抵抗回路網２１５1に加えられ、抵抗回路網１５５3によってスケーリングされた電流が、抵抗回路網１５５4に加えられ、抵抗回路網１５５2によってスケーリングされた電流が、抵抗回路網１５５3に加えられ、抵抗回路網１５５1によってスケーリングされた電流が、抵抗回路網１５５2に加えられる。
【００４８】
[0059]  図５は、本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された電流ステアリング１４ビットＤＡＣ３００の簡略化されたブロック図である。示されていないが、ＤＡＣ３００は、図２に示されたデコーダと同様のデコーダも含むことが理解される。また、ＤＡＣ３００は１４ビットよりも高いまたは低い解像度を有する可能性があることが、理解される
[0060]  ＤＡＣ３００は、ＤＡＣの６つのＭＳＢを形成するために並列に接続される６３個の同様の段１１０を含むものとして示されている。ＤＡＣ３００は、図２のＤＡＣ１００と同様にしてＤＡＣの８つのＬＳＢを形成する８つの段１２０iをさらに含む。ＤＡＣ３００は、基準電圧Ｖｒeｆの必要性をなくし、差動ＤＡＣである。図５に示されるように、抵抗回路網１５５iの各々の抵抗器１５２iと１５４iとが、電圧源Ｖref（図２参照）に結合される代わりに互いに結合される。抵抗器１５２i、１５４iの各々は、２Ｒの抵抗を有するものとして示されている。抵抗器１５２i、１５４iの各々は、Ｒの抵抗を有するものとして示されている。
【００４９】
[0061]  図５から分かるように、たとえば、抵抗回路網１５５8の抵抗器１５６8と１５８8とを流れる電流は、それぞれ、［（１／４＋（１／２）＊ｂ）＊Ｉo]と［（１／４＋（１／２）＊（１−ｂ））＊Ｉo]とに等しいものとして示されており、ここで、ｂは、１４ビットＤＡＣ３００のビット８の２進値である。やはり図５から分かるように、段１２０8以外、他の段１２０iの各々で生じる電流は、図２のＤＡＣ１００に関連してやはり説明されたように、段の関連する抵抗回路網によってスケーリングされ、直前の段の抵抗回路網に加えられ、その直前の段のビット位置は、その抵抗回路網が電流を受け取る段のビット位置よりも１高い。たとえば、段１２０1の抵抗回路網１５５1によってスケーリングされた電流は、段１２０2の抵抗回路網１５５2に加えられる。
【００５０】
[0062]  ＤＡＣ１００、２００、または３００のいずれかのインピーダンス減衰器１９０に配置された増幅器が制限された利得帯域幅積（gain-bandwidth product）を有するので、ノードＢ、Ｂ’の電圧は、ＤＡＣの出力電流が変わるときに変わる可能性がある。図３を参照すると、ＰＭＯＳトランジスタ１８２、１８４のゲート−ソース間容量が比較的大きいので、インピーダンス減衰器の出力ノード、すなわち、トランジスタ１８２、１８４のゲート端子の非線形の電流の変化が、インピーダンス減衰器Ｂ、Ｂ’の入力ノードに結合され、それによって、ノードＢ、Ｂ’の電流を非線形に変化させる可能性がある。そして、そのような非線形の電流が、抵抗回路網を通じて電圧源Ｖrefに流れ込む可能性がある。抵抗回路網の抵抗ＲはＤＡＣトランジスタの寄生容量のインピーダンスよりも小さい可能性があるので、そのような電流の流れは、ＤＡＣのＳＦＤＲを低下させる可能性がある。抵抗Ｒが小さいほど、低下は顕著になる。
【００５１】
[0063]  本発明の一実施形態によるインピーダンス減衰器の入力ノードからの／への非線形の電流の流れが原因であるＳＦＤＲの低下を最小化するために、抵抗器の電圧が追跡される。図６は、本発明の一実施形態によるＤＡＣ４００のセグメントの簡略化されたブロック図である。ＤＡＣ４００は、たとえば、図２に示されたＤＡＣ１００のセグメントであり得る。ＤＡＣのＭＳＢの段１１０1のうちの１つとＬＳＢの段１２０8のうちの１つとだけが図６に示されているが、ＤＡＣ４００は多くのさらなる入力段を有することが理解される。入力段１２０8の抵抗回路網は、１対の増幅器２３０1と２３０2とを含むように適合される。示されるように、増幅器２３０1の負入力端子は、増幅器の出力端子と、抵抗器１５２8の端子のうちの１つとに結合される。増幅器２３０1の正入力端子は、ノードＢに結合される。同様に、示されるように、増幅器２３０2の負入力端子は、増幅器の出力端子と、抵抗器１５４8の端子のうちの１つとに結合される。増幅器２３０2の正入力端子は、ノードＢ’に結合される。２つの増幅器の各々の２つの入力端子の間の仮想接地（virtual ground）の存在により、増幅器２３０1の出力電圧は、ノードＢの電圧を追跡し、増幅器２３０2の出力電圧は、ノードＢ’の電圧を追跡し、それによって、ＳＦＤＲの低下を最小化する。言い換えれば、ノードＢの電圧の変化が抵抗器１５２8の端子に反映され、ノードＢ’の電圧の変化が抵抗器１５４8の端子に反映されるので、そのような電圧の変化は、抵抗器を通じたノードＢとＢ’とからＶｒeｆへの、またはその逆の電流の流れを引き起こさない−−したがって、ＳＦＤＲの低下を抑制する。図６に示されていないが、ＤＡＣ３００の他の段１２０iの各々は同じ追跡回路を共有することが理解される。
【００５２】
[0064]  図７は、本発明の一実施形態によるＤＡＣ５００のセグメントの簡略化されたブロック図である。ＤＡＣ５００は、たとえば、図２に示されたＤＡＣ１００のセグメントであり得る。ＤＡＣのＭＳＢの段１１０1のうちの１つとＬＳＢの段１２０8のうちの１つとだけが図７に示されているが、ＤＡＣ５００は多くのさらなる入力段を有することが理解される。ＤＡＣ５００は、抵抗器２４０、２５０と、トランジスタ２４２、２５２と、増幅器２４４、２５４と、キャパシタ２４４、１５６とを含む歪みキャンセル回路２６０をそのＤＡＣ５００内に配置する。
【００５３】
[0065]  歪みキャンセル回路２６０は、以下でさらに説明されるように、電源電圧ＶrefとノードＢ、Ｂ’との間の電流の流れに抗し、打ち消すように適合される。ノードＢの（つまり、増幅器２４４の正端子の）電圧Ｖpのあらゆる低下は、増幅器２４４の入力端子の間の仮想接地の存在のために、増幅器２４４の負端子（ＰＭＯＳ２４２のソース端子）の電圧を下げ、それによって、トランジスタ２４２を通じた電流の流れの増加を引き起こす。キャパシタ２４６を介してノードＢ’にＡＣ結合されるこの電流の増加は、ノードＢ’に流れ込み、それによって、抵抗器１５２8と１５８8とを通じたＶrefからノードＢへの差動電流（differential current）の流れを打ち消す。同様に、ノードＢの電圧Ｖpのあらゆる増加は、増幅器２４４の負端子の電圧を高め、それによって、トランジスタ２４２を通じた電流の流れの減少を引き起こす。キャパシタ２４６を介してノードＢ’にＡＣ結合されるこの電流の減少は、ノードＢ’から流れ、それによって、抵抗器１５２8と１５８8とを通じたＶrefからノードＢへの差動電流の流れを打ち消す。また、トランジスタ２４２のソース端子の電圧のあらゆる増加／減少は、抵抗器２４０を介したＶrefへの／からの電流の流れを引き起こす。同様に、トランジスタ２５２のソース端子の電圧のあらゆる増加／減少は、抵抗器２５０を介したＶrefへの／からの電流の流れを引き起こす。
【００５４】
[0066]  図８は、本発明の一実施形態によるＤＡＣ６００のセグメントの簡略化されたブロック図である。ＤＡＣ６００は、たとえば、図２に示されたＤＡＣ１００のセグメントであり得る。ＤＡＣのＭＳＢの段１１０1のうちの１つとＬＳＢの段１２０8のうちの１つとだけが図８に示されているが、ＤＡＣ６００は多くのさらなる入力段を有することが理解される。ＤＡＣ６００は、トランジスタ２６０、２６２、２６４、２６６、２７０、２７２、２７４、２７６と、抵抗器２６８、２７８と、電流源２８２、２８４、２８６、および２８８とを含む歪みキャンセル回路２８０をそのＤＡＣ６００内に配置する。
【００５５】
[0067]  トランジスタ２６６と２７６とのゲートでノードＢ、Ｂ’から電圧ＶpとＶmとをそれぞれ受け取るそれらのトランジスタ２６６および２７６は、歪みキャンセル回路２８０への入力段を形成する。トランジスタ２６６と２７６とを通じた電流が電流源２８２と２８６とによってそれぞれ設定されるので、電圧Ｖpが高まり、電圧Ｖmが変わらない場合、トランジスタ２６６のゲート−ソース電圧をほぼ一定に保つために、ノードＡのトランジスタ２６６のソース電圧も高くなる。ノードＡ’の電圧は、変わらない。したがって、電流が、ノードＡからノードＡ’に流れる。ノードＡからノードＡ’に流れる電流は、トランジスタ２６２によって生じる。このさらなる電流に対応するために、トランジスタ２６２のゲート電圧が下げられ、ひいては、トランジスタ２６０を通じた電流の流れの同様の増加をもたらす。トランジスタ２６２とカレントミラーを形成するトランジスタ２６０を通じた増加した電流は、電圧Ｖpをさらにもっと高める。しかし、ノードＢのインピーダンスがインピーダンス減衰器によって比較的低い値に保たれるので、電圧Ｖpは、ほんのわずかしか上昇しない。たとえば、Ｖｐ＝１．０００２、Ｖｍ＝９９９．８ｍＶ、負荷インピーダンスが１ｋオームであり、インピーダンス減衰器が負荷のインピーダンスを１オームだけ減衰させると仮定する。これは、注入される電流を約４００ｎＡにし、したがって、電圧Ｖｐを２００ｎＶ（４００ｎＡ／２＊１オーム）だけ高める。したがって、ループ利得は、１（unity）よりもずっと小さい。したがって、歪みキャンセル回路２８０は、正帰還回路を用いて動作する。ノードＢ、Ｂ’の比較的小さな入力インピーダンスは、安定性を与え、発振を防ぐために、この帰還ループの利得が１よりも小さいことを保証する。
【００５６】
[0068]  また、ノードＡからノードＡ’への電流の流れは、トランジスタ２７２を通じた電流を減少させる。トランジスタ２７０および２７２がやはりカレントミラーを形成するので、トランジスタ２７２を通じた電流の減少は、トランジスタ２７０を通じた電流の同様の低下を引き起こし、それによって、電圧Ｖmの低下をもたらす。しかし、上述のように、ノードＢ’が比較的低いインピーダンスを有するので、電圧Ｖmの低下は比較的小さい。
【００５７】
[0069]  トランジスタ２６４は、ソースフォロワ増幅器として構成される。したがって、トランジスタ２６４のゲート電圧の変化が、トランジスタ２６４のソースの対応する電圧の変化に反映される。電流源２８４は、トランジスタ２６４を通じて流れるように適合される。トランジスタ２７４も、ソースフォロワ増幅器として構成される。したがって、トランジスタ２７４のゲート電圧の変化が、トランジスタ２７４のソースの対応する電圧の変化に反映される。電流源２８８は、トランジスタ２７４を通じて流れるように適合される。キャンセル回路２８０は、よく知られており、ＩＥＥＥ、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅｓ、１１９３、ｓｅｓｓｉｏｎ  ７、Ａｎａｌｏｇ  Ｔｅｃｈｎｉｑｕｅｓ、ｐａｐｅｒ  ＴＡ  ７．２、１１２〜１１４ページに示されている。歪みキャンセル回路が図８を参照して説明されているが、同様の一定の電圧−電流変換を実行する任意の他の歪みキャンセル回路が使用され得ることが理解される。
【００５８】
[0070]  知られているように、グリッチノイズおよびしたがってグリッチエネルギーは、ＤＡＣの動作の周波数が上がるにつれて大きくなる。たとえば、図２を参照すると、動作の周波数が上がるにつれて、グリッチエネルギーの一部は、トランジスタ１４０、１４５のドレイン−基板寄生キャパシタ（drain-to-substrate parasitic capacitor）または配線の寄生容量（parasitic capacitance）を介して接地に流れる。接地に流れるグリッチエネルギーは、概して、ＬＳＢよりもＭＳＢに関して少ない。ＤＡＣの異なる入力段から接地に流れるグリッチエネルギーの不均衡は、グリッチノイズをさらに増加させる可能性がある不均衡を生み出す可能性がある。
【００５９】
[0071]  図９は、本発明の一実施形態によるＤＡＣ７００のセグメントの簡略化されたブロック図である。ＤＡＣ７００は、たとえば、図２に示されたＤＡＣ１００のセグメントであり得る。ＤＡＣ７００のＭＳＢの段１１０1のうちの１つとＬＳＢの段１２０8のうちの１つとだけが図９に示されているが、ＤＡＣ７００は多くのさらなる入力段を有することが理解される。図９は、入力段１２０8のトランジスタ１４０、１４５のドレイン端子と接地との間に存在する寄生容量２９０、２９２と、入力段１１０1のトランジスタ１４０、１４５のドレイン端子と接地との間に存在する寄生容量２９４、２９６とも示す。
【００６０】
[0072]  入力段１２０8、１１０1から接地に流れるグリッチエネルギーの不均衡によって引き起こされるグリッチノイズを最小化するために、本発明の一実施形態によれば、抵抗器１１２、１１４が、ＤＡＣ７００のＭＳＢの段１１０1のトランジスタ１４０、１４５のドレイン端子と加算ノードＢ、Ｂ’との間に配置される。抵抗器１１２と１１４との各々は、Ｒの抵抗を有する。抵抗器１１２、１１４は、入力段１２０8のトランジスタ１４０、１４５のドレイン端子に見られるＲＣ値を入力段１１０8のトランジスタ１４０、１４５のドレイン端子によって見られるＲＣ値とそれぞれ整合させる。このＲＣの整合は、接地へのグリッチエネルギーの再配分の不均衡を抑制し、したがって、入力段１１０1からのグリッチノイズを入力段１２０8からのグリッチノイズと整合させる。ＤＡＣ７００の並列の段１１０の各々が抵抗器１１２、１１４を含む可能性があることが、理解される。
【００６１】
[0073]  図１０は、本発明の一実施形態によるＤＡＣ８００のセグメントの簡略化されたブロック図である。ＤＡＣ８００は、たとえば、図２に示されたＤＡＣ１００のセグメントであり得る。ＤＡＣ８００のＬＳＢの段１２０1と１２０2とのうちの３つだけが図１０に示されているが、ＤＡＣ８００は多くのさらなる入力段を有することが理解される。図１０は、入力段１２０1のトランジスタ１４０1、１４５1に関連する寄生容量３０２1、３０４1と、入力段１２０2のトランジスタ１４０2、１４５2に関連する寄生容量３０２2、３０４2と、入力段１２０8のトランジスタ１４０8、１４５8に関連する寄生容量３０２8、３０４8とも示す。異なる入力段の間でグリッチノイズを整合させるために、ＤＡＣ８００の各入力段は、その段の抵抗器１５６iと１５８iとの間に並列に配置された１対のキャパシタ３０６i、３０８iを含むように適合される。たとえば、示されているように、キャパシタ３０６1、３０８1が、入力段１２０1の抵抗器１５６1と１５８1との間に並列に配置される。同様に、キャパシタ３０６8、３０８8が、入力段１２０8の抵抗器１５６8と１５８8との間に並列に配置される。各段のキャパシタ３０６i、３０８iは、その段の寄生容量３０２i、３０４iを介した接地へのグリッチエネルギーの損失に対抗し、打ち消すようにグリッチエネルギーをフィードフォワード（feedforward）するように適合される。一実施形態において、キャパシタ３０６i、３０８iの各々は、キャパシタ３０２i、３０４iの寄生容量の２倍の静電容量を有するように選択される。
【００６２】
[0074]  図１１は、本発明の別の例示的な実施形態による、低グリッチノイズを有するように適合された１４ビット電流ステアリングＤＡＣ９００のブロック図である。ＤＡＣ９００は、図１に示されたデバイス１５０で使用され得る。ＤＡＣ９００は１４ビットの解像度を有するものとして示されているが、本発明による低グリッチノイズのＤＡＣは、１４ビットより高いまたはより低い解像度を有してもよいことが理解される。ＤＡＣ９００は、ＤＡＣの６つの最上位ビット（ＭＳＢ）を形成するために並列に接続される６３個の同様の入力段９１０j−−ｊは１から６３まで変化する整数である−−を含む（簡単にするために、段９１０のうちの１つのみが示されている）。ＤＡＣ９００は、ＤＡＣの８つの最下位ビット（ＬＳＢ）を形成する８つの段９２０i−−ｉは１から８まで変化する整数である−−も含む。６３個の入力段９１０jは、代替的および集合的に入力段９１０と呼ばれる。同様に、８つの入力段９２０iは、代替的および集合的に入力段９２０と呼ばれる。簡単にするために、入力段９２０iのうちの３つだけが示されている。
【００６３】
[0075]  また、ＤＡＣ９００は、以下で詳細に説明されるインピーダンス減衰器１９０を含むものとして示されている。また、ＤＡＣ９００は、１４ビットの入力信号Ｄin［１３：０]  を受け取り、さまざまな入力段９１０、９２０のスイッチ９４０、９４５に印可されるさまざまな真ビットＤと相補ビットＤＢとを復号するデコーダ１６０を含むものとして示されている。
【００６４】
[0076]  各入力段９２０ｉは、１対の電流源９３０、９３５を含むものとして示されている。また、それぞれの入力段９２０iは、入力段に関連し、入力段によって受け取られる１対の差動データＤおよびＤＢと、電流源９３０、９３５によって供給される電流とに応答する１対のスイッチ９４０および９４５を含むものとして示されている。段９２０iと９１０jとの電流源９３０、９３５によって生成される電流Ｉ0は、実質的に同じ大きさを有する。
【００６５】
[0077]  また、ＤＡＣ９００は、８つのＬＳＢの段９２０のうちの異なる１つにそれぞれが関連する８つの抵抗回路網９５５iを含むものとして示されている。それぞれの抵抗回路網９５５iは、入力段９２０iに関連付けられ、抵抗回路網がその関連する入力段から受け取る電流をスケーリングするように適合される。一実施形態において、各入力段に関連する抵抗回路網は、その入力段に配置されたスイッチ９４０、９４５から見られるとき、Ｒ−２Ｒ回路網を形成する。
【００６６】
[0078]  図１１から分かるように、ｋが１から７までの範囲の整数である各段９２０kに関連する抵抗回路網は、入力段９２０kのビット位置よりも１つ上のビット位置を有する入力段９２０k+1の抵抗回路網に結合される。たとえば、入力段９２０2に関連する抵抗回路網９５５2は、入力段９２０3に関連する抵抗回路網９５５3に結合されるものとして示されている。抵抗回路網９５５8は、インピーダンス減衰器１９０の加算ノードＢ、Ｂ’に結合される。
【００６７】
[0079]  したがって、各抵抗回路網を流れる電流は、抵抗回路網の関連する入力段９２０iの２進重みに比例する。したがって、各入力段の電流源９３０と９３５とを流れる電流がＩ0であると仮定される場合、たとえば−−７番目の最上位ビットに関連する−−段９２０8の抵抗回路網９５５8を通って加算ノードＢ、Ｂ’に流れる電流は、（１／２）＊Ｉ0である。同様に、−−最下位ビットに関連する−−段９２０1の抵抗回路網９５５1を通って加算ノードＢ、Ｂ’に流れる電流は、（１／２５６）＊Ｉ0である。抵抗回路網９５５iを流れる電流は、減衰器１９０に入力信号を与える電流加算ノードＢ、Ｂ’に加えられる。２進重みを用いて電流をスケーリングするように適合された任意の抵抗回路網が使用され得ることが、理解される。
【００６８】
[0080]  ＤＡＣのすべての入力段９１０、９２０のスイッチ９４０と９４５とを流れる電流が実質的に同じであり、それらの入力段９１０、９２０の関連する抵抗回路網によってのみ（トランジスタスイッチを通過した後に）スケーリングされるので、ＤＡＣ９００のＭＳＢの段とＬＳＢの段との間のグリッチエネルギーが整合させられる。したがって、ＤＡＣ９００は、従来のＤＡＣよりもずっと低いグリッチノイズを有する。抵抗回路網は、２進重みを用いて、スイッチを通過する電流を正確に分ける。例示的な１４ビットＤＡＣ９００の８ビットの精度の抵抗器の整合は、比較的容易に達成可能である。
【００６９】
[0081]  有利なことに、インピーダンス減衰器１９０は、出力負荷１７０が持ち得るインピーダンスの範囲を広げる。インピーダンス減衰器１９０は、プロセス、電圧、および温度の変化による出力負荷のインピーダンスの変化を考慮するようにさらに適合される。結果として、ＤＡＣ９００のすべての入力段が同じ量の電流を生成し、同様のスイッチのサイズを有するので、ＤＡＣ９００は、従来のＤＡＣよりもずっと小さな、プロセス、電圧、および温度にわたる、帯域外雑音の変化を有する。
【００７０】
[0082]  図１２は、本発明の一実施形態による、Ｎビットのデジタル信号をアナログ信号に変換するための方法の流れ図１０００である。この変換を実現するために、デジタルデータのＭ個の最上位ビットに関連する（２Ｍ−１）個の並列の段が形成される（１００２）。（２Ｍ−１）個の段の各々において、電流が生成され（１００４）、１対の差動データに応答する１対のスイッチを介して１対の電流加算ノードに出力される（１００６）。さらに、方法によれば、デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段も、形成される（１００８）。また、（２Ｍ−１）個の並列の段で生成される電流と同じレベルを有する電流が、（Ｎ−Ｍ）個の段の各々で生成される（１０１０）。さらに形成される（１０１２）のは、（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網である。（Ｎ−Ｍ）個の段の各々で生成された電流は、異なるデータの異なるビットに応じて、１対のスイッチを介してその段に関連する抵抗回路網に加えられる（１０１４）。それぞれの抵抗回路網によって受け取られる電流が、抵抗回路網の関連する段の２進重みに従ってスケーリングされ（１０１６）、電流加算ノードに加えられる（１０１８）。電流加算ノードの各々のインピーダンスが、利得の値によって定義される範囲内に保たれる（１０２０）。さらに、電流加算ノードの間の電圧の差も、利得の値によって定義される範囲内に保たれる（１０２２）。電流加算ノードに加えられる電流の差が、変換されるアナログ信号の値を定義する。
【００７１】
[0083]  本発明の上述の実施形態は、例示的であり、限定的でない。本発明の実施形態は、ＤＡＣの解像度によって限定されない。本発明の実施形態は、入力段のスイッチと電流加算ノードとの間に配置され得る抵抗回路網の構成、Ｒ−２Ｒまたはそれ以外によって限定されない。本発明の実施形態は、ＤＡＣが配置され得るデバイスの種類、ワイヤレスまたはそれ以外によって限定されない。他の追加、削減、または修正は、本開示に鑑みて明らかであり、添付の特許請求の範囲内に入るように意図される。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
Ｎビットデジタルアナログコンバータ（ＤＡＣ）であって、
前記ＤＡＣのＭ個の最上位ビットに関連する２M−１個の並列の段と、前記２M−１個の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介してＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
前記ＤＡＣの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段と、前記（Ｎ−Ｍ）個の段の各々は、前記電流を生成し、抵抗回路網を備え、前記（Ｎ−Ｍ）個の段の各々は、差動データに応じて前記段の関連する抵抗回路網に、前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義されるスケーリングされた電流を加えるように動作可能であり、前記（Ｎ−Ｍ）個の段は、前記（Ｎ−Ｍ）個の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記１対の加算ノードに結合され、前記電流加算ノードの各々のインピーダンスおよび前記複数の電流加算ノードの間の電圧の差を差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、
を備える、Ｎビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ２］
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網は、前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合され、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ３］
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、基準電圧を受け取る、Ｃ２に記載のＮビットＤＡＣ。
［Ｃ４］
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網であるＣ１に記載のＮビットＤＡＣ。
［Ｃ５］
前記インピーダンス減衰器は、
前記電流加算ノードのうちの第１の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第１の出力端子に結合されたドレイン端子と、前記増幅器の第１の出力端子に結合されたゲート端子とを有する、第１のＰＭＯＳトランジスタと、
前記電流加算ノードのうちの第２の電流加算ノードに結合されたソース端子と、前記ＤＡＣの第２の出力端子に結合されたドレイン端子と、前記増幅器の第２の出力端子に結合されたゲート端子とを有する、第２のＰＭＯＳトランジスタとをさらに備える、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ６］
前記ＤＡＣのＮ個の段の各々は、前記電流を生成するカスコード電流源を備える、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ７］
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣに受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、Ｎ個すべての段で、同様のサイズを有する、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ８］
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ９］
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記ＤＡＣの前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んでいない、Ｃ８に記載のＮビットＤＡＣ。
［Ｃ１０］
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは、前記電流加算ノードの電圧を追跡し、追跡された電圧を前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つの前記抵抗回路網に供給するように適合された電圧追跡回路を備える、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ１１］
前記電圧追跡回路は、
前記電流加算ノードのうちの第１の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第１の抵抗要素に結合された第２の端子と、第１の増幅器の第２の入力端子に結合された出力端子とを有する第１の増幅器と、
前記電流加算ノードのうちの第２の電流加算ノードに結合された第１の入力端子と、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網に配置された第２の抵抗要素に結合された第２の端子と、第２の増幅器の第２の入力端子に結合された出力端子とを有する第２の増幅器と、
を備える、Ｃ１０に記載のＮビットＤＡＣ。
［Ｃ１２］
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つは、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すように適合された歪みキャンセル回路を備える、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ１３］
前記２M−１個の段のうちの少なくとも１つは、
前記２M−１個の段のうちの前記少なくとも１つに配置されたトランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に配置された第１の抵抗要素と、
前記２M−１個の段のうちの前記少なくとも１つに配置された前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に配置された第２の抵抗要素と、
を備える、Ｃ１に記載のＮビットＤＡＣ。
［Ｃ１４］
前記（Ｎ−Ｍ）個の段の第１のサブセットの各々は、
前記段に関連する前記抵抗回路網の第１の抵抗要素の端子の間に並列に結合された第１の容量要素と、
前記段に関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合された第２の容量要素と、
を備えるＣ１に記載のＮビットＤＡＣ。
［Ｃ１５］
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の前記第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、Ｃ１４に記載のＮビットＤＡＣ。
［Ｃ１６］
デジタルアナログコンバータ（ＤＡＣ）であって、
ＤＡＣの最上位ビットに関連する第１の複数の並列の段と、前記第１の複数の段の各々は、電流を生成し、差動データに応じて１対のスイッチを介してＤＡＣの１対の電流加算ノードに前記電流を加えるように適合される、
ＤＡＣの最下位ビットに関連する第２の複数の段と、前記第２の複数の段の各々は、前記電流を生成し、抵抗回路網を備え、前記第２の複数の段の各々は、差動データに応じて前記段の関連する抵抗回路網に前記段で生成された前記電流を加えるように適合された１対のスイッチをさらに備え、それぞれの抵抗回路網は、前記抵抗回路網が受け取る前記電流をスケーリングし、前記抵抗回路網の関連する段の２進重みによって定義されるスケーリングされた電流を加えるように動作可能であり、前記第２の複数の段は、前記第２の複数の段のスケーリングされた電流を前記１対の電流加算ノードに加える、
前記１対の加算ノードに結合され、前記電流加算ノードの各々のインピーダンスと、前記電流加算ノードの間の電圧の差とを差動増幅器の利得によって定義される範囲内に保つように適合された前記差動増幅器を備えるインピーダンス減衰器と、
を備える、デジタルアナログコンバータ（ＤＡＣ）。
［Ｃ１７］
Ｎビットのデジタル信号をアナログ信号に変換する方法であって、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成することと、
前記２M−１個の段の各々で電流を生成することと、
差動データに応じて、前記２M−１個の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成することと、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成することと、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成することと、
差動データに応じて、前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を、１対のスイッチを介して前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングし、スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、を備える、方法。
［Ｃ１８］
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合すること、ここにおいて、ｉは、ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給することをさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ１７に記載の方法。
［Ｃ２１］
Ｎ個の段の各々でカスコード電流源を形成することと、
前記段で形成された前記カスコード電流源を用いて前記Ｎ個の段の各々で前記電流を生成することと、
をさらに備える、Ｃ１７に記載の方法。
［Ｃ２２］
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、Ｎ個すべての段で、同様のサイズを有する、Ｃ１７に記載の方法。
［Ｃ２３］
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ１７に記載の方法。
［Ｃ２４］
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、第１のサブセットを含んでいない、Ｃ１８に記載の方法。
［Ｃ２５］
前記電流加算ノードの電圧を追跡することと、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に追跡された電圧を供給することと、
をさらに備える、Ｃ１７に記載の方法。
［Ｃ２６］
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すこと
をさらに備える、Ｃ１７に記載の方法。
［Ｃ２７］
前記２M−１個の段のうちの少なくとも１つのトランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素結合することと、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合することと、
をさらに備える、Ｃ１７に記載の方法。
［Ｃ２８］
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合することと、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合することと、
をさらに備える、Ｃ１７に記載の方法。
［Ｃ２９］
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、Ｃ２８に記載の方法。
［Ｃ３０］
デジタル信号をアナログ信号に変換する方法であって、
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成することと、
前記第１の複数の並列の段の各々で電流を生成することと、
差動データに応じて、前記第１の複数の並列の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの最下位ビットに関連する第２の複数の段を形成することと、
前記第２の複数の段の各々で前記電流を生成することと、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成することと、
差動データに応じて、前記第１の複数の抵抗回路網の関連する段で生成された前記電流を、１対のスイッチを介して前記第１の複数の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じて前記第１の複数の抵抗回路網の各々によって受け取られる前記電流をスケーリングし、スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
を備える、方法。
［Ｃ３１］
プロセッサによって実行されるときに前記プロセッサに、
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成することと、
前記２M−１個の段の各々で電流を生成することと、
差動データに応じて、前記２M−１個の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成することと、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成することと、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成することと、
差動データに応じて、前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を、１対のスイッチを介して前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングし、スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
を行わせる命令を備える、非一時的コンピュータ可読記憶媒体。
［Ｃ３２］
前記命令は、さらに、前記プロセッサに、
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合すること、ここにおいて、ｉは、ＤＡＣ内の前記段のビット位置を表す整数である、を行わせる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３３］
前記命令は、さらに、前記プロセッサに、
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給させる、Ｃ３２に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３４］
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３５］
前記命令は、さらに、前記プロセッサに、
Ｎ個の段の各々でカスコード電流源を形成することと、
前記段で形成された前記カスコード電流源を用いて前記Ｎ個の段の各々で前記電流を生成することとを行わせる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３６］
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、Ｎ個すべての段で、同様のサイズを有する、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３７］
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３８］
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、第１のサブセットを含んでいない、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ３９］
前記命令は、さらに、前記プロセッサに、
前記電流加算ノードの電圧を追跡することと、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に追跡された電圧を供給することとを行わせる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４０］
前記命令は、さらに、前記プロセッサに、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消させる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４１］
前記命令は、さらに、前記プロセッサに、
前記２M−１個の段のうちの少なくとも１つのトランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素を結合することと、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合することと、
を行わせる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４２］
前記命令は、さらに、前記プロセッサに、
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合することと、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合することと、
を行わせる、Ｃ３１に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４３］
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、Ｃ４２に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４４］
前記２M−１個の段のうちの少なくとも１つの前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、Ｃ４３に記載の非一時的コンピュータ可読記憶媒体。
［Ｃ４５］
プロセッサによって実行されるときに前記プロセッサに、
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成することと、
前記第１の複数の並列の段の各々で電流を生成することと、
差動データに応じて、前記第１の複数の並列の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えることと、
前記デジタルデータの最下位ビットに関連する第２の複数の段を形成することと、
前記第２の複数の段の各々で前記電流を生成することと、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成することと、
差動データに応じて、前記第１の複数の抵抗回路網の関連する段で生成された前記電流を、１対のスイッチを介して前記第１の複数の抵抗回路網の各々に加えることと、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングし、スケーリングされた電流を前記１対の電流加算ノードに加えることと、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つことと、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つことと、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
を行わせる命令を備える、非一時的コンピュータ可読記憶媒体。
［Ｃ４６］
デジタルデータのＭ個の最上位ビットに関連する２M−１個の並列の段を形成するための手段と、
前記２M−１個の段の各々で電流を生成するための手段と、
差動データに応じて、前記２M−１個の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する（Ｎ−Ｍ）個の段を形成するための手段と、
前記（Ｎ−Ｍ）個の段の各々で前記電流を生成するための手段と、
前記（Ｎ−Ｍ）個の段の異なる１つにそれぞれが関連する（Ｎ−Ｍ）個の抵抗回路網を形成するための手段と、
差動データに応じて、前記（Ｎ−Ｍ）個の抵抗回路網の各々の関連する段で生成された前記電流を、１対のスイッチを介して前記（Ｎ−Ｍ）個の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つための手段と、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つための手段と、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
を備えるＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ４７］
前記（Ｎ−Ｍ）個の段の段ｉに関連する前記抵抗回路網を前記（Ｎ−Ｍ）個の段の段（ｉ＋１）の前記抵抗回路網に結合するための手段、ここにおいて、ｉは、前記ＤＡＣ内の前記段のビット位置を表す整数である、をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ４８］
前記（Ｎ−Ｍ）個の段の各々に基準電圧を供給するための手段をさらに備える、Ｃ４７に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ４９］
前記（Ｎ−Ｍ）個の段の各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網であるＣ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５０］
Ｎ個の段の各々でカスコード電流源を形成するための手段と、
前記段で形成された前記カスコード電流源を用いて前記Ｎ個の段の各々で前記電流を生成するための手段と、
をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５１］
Ｎ個の段の各々の前記スイッチは、トランジスタスイッチであり、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる真データビットを表すビットに応答し、前記トランジスタのうちの１つは、前記ＤＡＣによって受け取られる前記ビットの補数を表すビットに応答し、ここにおいて、前記トランジスタスイッチは、Ｎ個すべての段で、同様のサイズを有する、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５２］
前記（Ｎ−Ｍ）個の段の第１のサブセットのみの各々に関連する前記抵抗回路網は、Ｒ−２Ｒ回路網である、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５３］
前記（Ｎ−Ｍ）個の段の第２のサブセットの各々に関連する前記抵抗回路網は、前記電流加算ノードに結合され、前記第２のサブセットは、前記第１のサブセットを含んではいない、Ｃ４７に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５４］
前記電流加算ノードの電圧を追跡するための手段と、
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つの前記抵抗回路網に追跡された電圧を供給するための手段と、
をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５５］
前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する前記抵抗回路網に電圧を供給する基準電圧と、前記電流加算ノードとの間の電流の流れを打ち消すための手段をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５６］
前記２M−１個の段のうちの少なくとも１つのトランジスタスイッチのうちの第１のトランジスタスイッチと、前記電流加算ノードのうちの第１の電流加算ノードとの間に第１の抵抗要素結合するための手段と、
前記２M−１個の段のうちの前記少なくとも１つの前記トランジスタスイッチのうちの第２のトランジスタスイッチと、前記電流加算ノードのうちの第２の電流加算ノードとの間に第２の抵抗要素を結合するための手段と、
をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５７］
第１の容量要素を、前記（Ｎ−Ｍ）個の段のうちの少なくとも１つに関連する抵抗回路網の第１の抵抗要素の端子の間に並列に結合するための手段と、
第２の容量要素を、前記（Ｎ−Ｍ）個の段のうちの前記少なくとも１つに関連する前記抵抗回路網の第２の抵抗要素の端子の間に並列に結合するための手段と、
をさらに備える、Ｃ４６に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５８］
Ｎ個の段の各々の前記スイッチは、ＭＯＳトランジスタを備え、前記（Ｎ−Ｍ）個の段の第１のサブセットの各々の前記第１の容量要素および前記第２の容量要素は、前記ＭＯＳトランジスタのうちの１つのドレイン−基板静電容量の実質的に２倍の静電容量を有する、Ｃ５７に記載のＮビットデジタルアナログコンバータ（ＤＡＣ）。
［Ｃ５９］
デジタルデータの最上位ビットに関連する第１の複数の並列の段を形成するための手段と、
前記第１の複数の並列の段の各々で電流を生成するための手段と、
差動データに応じて、前記第１の複数の並列の段の各々で生成された前記電流を１対のスイッチを介して１対の電流加算ノードに加えるための手段と、
前記デジタルデータの（Ｎ−Ｍ）個の最下位ビットに関連する第２の複数の段を形成するための手段と、
前記第２の複数段の各々で前記電流を生成するための手段と、
前記第２の複数の段の異なる１つにそれぞれが関連する第１の複数の抵抗回路網を形成するための手段と、
差動データに応じて、前記第１の複数の抵抗回路網の関連する段で生成された前記電流を、１対のスイッチを介して前記第１の複数の抵抗回路網の各々に加えるための手段と、
前記抵抗回路網の関連する段の２進重みに応じてそれぞれの抵抗回路網によって受け取られる前記電流をスケーリングするための手段と、
スケーリングされた電流を前記１対の電流加算ノードに加えるための手段と、
前記電流加算ノードの各々のインピーダンスを利得の値によって定義される範囲内に保つための手段と、
前記電流加算ノードの間の電圧の差を前記利得の値によって定義される範囲内に保つための手段と、前記電流加算ノードに加えられる前記電流の差が、前記アナログ信号の値を定義する、
を備える、デジタルアナログコンバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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