(57)【特許請求の範囲】
【請求項１】
スイッチングコンバータに使用される制御回路であって、
前記スイッチングコンバータは、少なくとも、スイッチングトランジスタおよび前記スイッチングトランジスタと接続されたコイルを含み、
前記制御回路は、
前記スイッチングトランジスタのオン期間に前記コイルに流れる電流が所定のしきい値電流に達すると、ピーク電流検出信号をアサートする電流比較回路と、
前記スイッチングコンバータの出力電圧が所定の目標値に近づくように値が調節されるフィードバック電圧を受けるフィードバック端子と、
前記ピーク電流検出信号のアサートに応答してオフレベルに遷移するパルス信号を生成するロジック部と、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するドライバと、
を備え、
前記電流比較回路は、
前記スイッチングトランジスタおよび前記コイルに流れる電流に応じた検出電圧を、前記しきい値電流を規定する前記しきい値電圧と比較し、比較信号を生成する第１コンパレータと、
前記比較信号を遅延させて前記ピーク電流検出信号を生成する可変遅延回路であって、前記スイッチングトランジスタがターンオンしてから前記比較信号が遷移するまでの時間に応じてその遅延量が変化する可変遅延回路と、
を備え、
前記電流比較回路は、前記第１コンパレータとして、前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が前記フィードバック電圧より高くなるとその出力である前記比較信号をアサートするエラーコンパレータを含むことを特徴とする制御回路。
【請求項２】
前記可変遅延回路は、
前記スイッチングトランジスタがターンオンしてから前記比較信号が遷移するまでの経過時間を測定する時間測定手段と、
前記比較信号が遷移してから、前記時間測定手段により測定された前記経過時間に比例した遅延時間が経過すると、前記ピーク電流検出信号をアサートする遅延手段と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記可変遅延回路は、
キャパシタと、
前記スイッチングトランジスタのターンオンを契機として前記キャパシタを充電し、前記比較信号の遷移を契機として前記キャパシタを放電する充放電回路と、
前記キャパシタの放電過程において、前記キャパシタの電圧が所定レベルとなると、前記ピーク電流検出信号をアサートする第２コンパレータと、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項４】
前記充放電回路は、
第１所定量の電流を前記キャパシタに供給する第１電流源と、
オン、オフ状態が切りかえ可能であり、オン状態において前記第１所定量より大きな第２所定量の電流を前記キャパシタから引き抜く第２電流源と、
前記比較信号の遷移を契機として第２電流源をオンし、前記スイッチングトランジスタのターンオンを契機として前記第２電流源をオフするコントローラと、
を含むことを特徴とする請求項３に記載の制御回路。
【請求項５】
前記充放電回路は、前記スイッチングトランジスタのオフの期間、前記キャパシタの電圧を所定の初期電圧にリセットする初期化回路をさらに含み、
前記第２コンパレータは、前記キャパシタの電圧を前記初期電圧と比較することを特徴とする請求項３または４に記載の制御回路。
【請求項６】
前記可変遅延回路は、前記スイッチングトランジスタのターンオンを契機としてカウントアップ・カウントダウンの一方を開始し、前記比較信号の遷移を契機として前記カウントアップ・カウントダウンの他方を開始するカウンタを含み、前記カウンタのカウント値が所定値となると、前記ピーク電流検出信号をアサートすることを特徴とする請求項１に記載の制御回路。
【請求項７】
前記電流比較回路は、過電流検出のために設けられ、
前記制御回路は、前記ピーク電流検出信号がアサートされると、所定の過電流保護処理を行うことを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
【請求項９】
少なくとも、コイルと、前記コイルと接続されたスイッチングトランジスタと、前記スイッチングトランジスタがオンの期間に前記コイルに流れる電流に応じた検出電圧を生成する電流検出回路と、を含む出力回路と、
請求項１から８のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチングコンバータ。
【請求項１０】
前記電流検出回路は、前記スイッチングトランジスタおよび前記コイルと直列に設けられた検出抵抗を含み、前記検出抵抗の電圧降下に応じた前記検出電圧を生成することを特徴とする請求項９に記載のスイッチングコンバータ。
【請求項１１】
交流電圧を整流する整流回路と、
前記整流回路の出力電圧を平滑化する平滑キャパシタと、
前記平滑キャパシタの電圧を入力電圧として受けるスイッチングコンバータと、
を備え、
前記スイッチングコンバータは、
少なくとも、コイルと、前記コイルと接続されたスイッチングトランジスタと、前記スイッチングトランジスタがオンの期間に前記コイルに流れる電流に応じた検出電圧を生成する電流検出回路と、を含む出力回路と、
請求項１から８のいずれかに記載の制御回路と、
を備えることを特徴とするＡＣ／ＤＣコンバータ。
【請求項１２】
負荷と、
前記負荷に直流電圧を供給する請求項１１に記載のＡＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【請求項１３】
請求項１１に記載のＡＣ／ＤＣコンバータを備えることを特徴とする電源アダプタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングコンバータに関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やタブレットＰＣをはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。
【０００３】
図１は、本発明者が検討したＡＣ／ＤＣコンバータ４００ｒのブロック図である。ＡＣ／ＤＣコンバータ４００ｒは主として整流回路４０２、平滑キャパシタ４０４およびＤＣ／ＤＣコンバータ（スイッチングコンバータ)１００ｒを備える。
【０００４】
整流回路４０２は、商用交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。整流回路４０２の出力電圧は、平滑キャパシタ４０４によって平滑化され、直流電圧ＶＤＣに変換される。
【０００５】
直流電圧ＶＤＣは、後段の絶縁型のＤＣ／ＤＣコンバータ１００ｒの入力ライン１０４に供給される。ＤＣ／ＤＣコンバータ１００ｒは、直流電圧ＶＤＣを降圧して、目標値に安定化された出力電圧ＶＯＵＴを生成し、出力ライン１０６に接続される負荷（不図示）に供給する。
【０００６】
ＤＣ／ＤＣコンバータ１００ｒは、出力回路１０２および制御回路２００ｒを備える。出力回路１０２は、スイッチングトランジスタＭ１、検出抵抗ＲＣＳ、トランスＴ１、整流ダイオードＤ１、出力キャパシタＣ１、フィードバック回路１０８を含む。フィードバック回路１０８は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成し、制御回路２００ｒのフィードバック端子（ＦＢ端子）に供給する。
【０００７】
スイッチングトランジスタＭ１および検出抵抗ＲＣＳは、トランスＴ１の１次コイルＬＰと接続される。整流ダイオードＤ１および出力キャパシタＣ１は、トランスＴ１の２次コイルＬＳと接続される。
【０００８】
制御回路２００ｒの出力端子ＯＵＴは、スイッチングトランジスタＭ１のゲートに接続される。制御回路２００ｒは、出力電圧ＶＯＵＴが所定の目標値に近づくようにデューティ比が調節されるパルス信号ＳＯＵＴを生成し、スイッチングトランジスタＭ１をスイッチングする。
【０００９】
制御回路２００ｒは、スイッチングトランジスタＭ１のオン期間において、１次コイルＬＰおよびスイッチングトランジスタＭ１に流れる電流（コイル電流ＩＰという）を検出可能に構成される。具体的には、制御回路２００ｒの電流検出（ＣＳ）端子は、検出抵抗ＲＣＳと接続されており、ＣＳ端子には、コイル電流ＩＰに比例した検出電圧ＶＣＳが入力される。電流比較回路３００ｒは、検出電圧ＶＣＳを所定のしきい値電圧ＶＴＨと比較することにより、コイル電流ＩＰをしきい値電流ＩＴＨ（＝ＶＴＨ／ＲＣＳ）と比較する。以上がＡＣ／ＤＣコンバータ４００ｒの構成である。
【００１０】
図２は、ＤＣ／ＤＣコンバータ１００ｒの動作波形図である。パルス信号ＳＯＵＴがハイレベルのとき、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、コイル電流ＩＰが時間とともに増加し、それにしたがって検出電圧ＶＣＳも増大する。パルス信号ＳＯＵＴがローレベルとなると、スイッチングトランジスタＭ１がオフする。スイッチングトランジスタＭ１のオフ期間、２次コイルＬＳに電流ＩＳが流れ、出力キャパシタＣ１に供給される。スイッチングトランジスタＭ１のスイッチングを繰り返すことにより、出力電圧ＶＯＵＴが所望のレベルに安定化される。
【００１１】
スイッチングトランジスタＭ１のオン期間におけるコイル電流ＩＰに着目する。スイッチングトランジスタＭ１のオン期間において、１次コイルＬＰの両端間には直流電圧ＶＤＣが印加され、以下の式が成り立つ。
ＶＤＣ＝＝ＬＰ・ｄＩＰ／ｄｔ    …（１）
ＶＣＳ＝ＲＣＳ×ＩＰ    …（２）
これを変形すると、式（３）を得る。
ＶＣＳ＝ＲＣＳ／ＬＰ×∫ＶＤＣｄｔ＝（ＲＣＳ／ＬＰ×ＶＤＣ）×ｔ      …（３）
（ＲＣＳ／ＬＰ×ＶＤＣ）は、検出電圧ＶＣＳの傾き［Ｖ／ｓ］であり、以下、αと記す。つまりスイッチングトランジスタＭ１のオン期間における検出電圧ＶＣＳの傾きαは、直流電圧ＶＤＣおよび１次コイルＬＰのインダクタンスに依存する。
【００１２】
図３（ａ）は、電流比較回路３００ｒの動作波形図であり、図３（ｂ）は、実効しきい値電圧を示す図である。電流比較回路３００ｒのコンパレータは応答遅延τＤを有しており、その出力信号ＳＣＭＰは、ＶＣＳ＝ＶＴＨとなってから、遅延時間τＤ経過後に遷移する。コンパレータの出力信号ＳＣＭＰが変化したときの検出電圧ＶＣＳを、実効しきい値電圧ＶＴＨ＿ＥＦＦと呼ぶ。図３（ａ）に示されるように、実効しきい値電圧ＶＴＨ＿ＥＦＦは検出電圧ＶＣＳの傾きαが大きいほど、その理想値ＶＴＨよりも高くなり、式（４）で与えられる。
ＶＴＨ＿ＥＦＦ＝ＶＴＨ＋α×τＤ      …（４）
【００１３】
したがって、コンパレータの出力ＳＣＭＰを過電流保護などに利用した場合、直流電圧ＶＤＣの変動やコイルＬ１のばらつきにより、傾きαが変化し、それにともなって実効しきい値電圧ひいては、しきい値電流ＩＴＨが変動し、あるいはばらつくことになる。
【００１４】
特許文献１には、入力電圧ＶＩＮの変動にともなうしきい値電流ＩＴＨの変動を抑制するための技術が開示される。具体的には、スイッチングトランジスタＭ１のターンオンをスタートとして時間とともに増大するしきい値電圧ＶＴＨ（ｔ）を生成し、このしきい値電圧ＶＴＨ（ｔ）を検出電圧ＶＣＳと比較する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００３−１８９６１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図４は、従来技術における電流検出の様子を示す波形図である。検出電圧ＶＣＳの傾きは入力電圧ＶＩＮに依存しており、図４には、入力電圧ＶＩＮが大きい場合（i）と小さい場合（ii）の動作波形が示される。時刻ｔ＝０にスイッチングトランジスタＭ１がターンオンする。しきい値電圧ＶＴＨ（ｔ）は、ｔ＝０にスイッチングトランジスタＭ１がターンオンすると、右肩上がりで増大する。したがってしきい値電圧ＶＴＨ（ｔ）は、オン期間ＴＯＮに遷移してからの経過時間が長くなるほど高くなる。
【００１７】
検出電圧ＶＣＳがしきい値電圧ＶＴＨ（ｔ）と交差してから、コンパレータの応答遅延τＤ経過後の時刻における検出電圧ＶＣＳの値が、実効しきい値電圧ＶＴＨ＿ＥＦＦとなる。
【００１８】
コンパレータの応答遅延τＤの間に、検出電圧ＶＣＳがしきい値電圧ＶＴＨ（ｔ）を超える電圧幅（オーバーシュート量）は、検出電圧ＶＣＳの傾きが大きいほど大きくなる。オン期間ＴＯＮの経過時間が長くなるにしたがい、しきい値電圧ＶＴＨ（ｔ）のレベルを増加させる。これにより、オーバーシュート量ΔＶをキャンセルすることができ、実効しきい値電圧ＶＴＨ＿ＥＦＦの変動やばらつきを抑制できる。
【００１９】
本発明者は、時間的に変化するしきい値電圧ＶＴＨを利用した従来の電流検出について検討したところ、以下の課題を認識するに至った。（ii）に示すように、入力電圧ＶＩＮが低下すると、検出電圧ＶＣＳとしきい値電圧ＶＴＨ（ｔ）の傾きが近接してくる。２つの電圧ＶＣＳ，ＶＴＨ（ｔ）の傾きが近づくと、それらの電圧レベルが近接したときに、ノイズやコンパレータ自身のオフセットの影響により、正確な電圧比較が困難となる。具体的には、２つの電圧ＶＣＳ、ＶＴＨが交差していないのにコンパレータの出力が変化したり、２つの電圧ＶＣＳ、ＶＴＨが交差したにもかかわらずコンパレータの出力が変化しないなどの問題が生じ、あるいはチャタリングが発生しうる。
【００２０】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、入力電圧ＶＩＮの変動にともなう実効しきい値電圧の変動やばらつきを抑制し、かつ入力電圧ＶＩＮが低く、したがって検出電圧ＶＣＳの傾きが小さい場合であっても、正確な電圧比較が可能なスイッチングコンバータの制御回路の提供にある。
【課題を解決するための手段】
【００２１】
本発明のある態様は、スイッチングコンバータに使用される制御回路に関する。スイッチングコンバータは、少なくとも、スイッチングトランジスタおよびスイッチングトランジスタと接続されたコイルを含む。制御回路は、スイッチングトランジスタのオン期間にコイルに流れる電流が所定のしきい値電流に達すると、ピーク電流検出信号をアサートする電流比較回路を備える。電流比較回路は、コイルに流れる電流に応じた検出電圧をしきい値電流を規定するしきい値電圧と比較し、比較信号を生成する第１コンパレータと、比較信号を遅延させてピーク電流検出信号を生成する可変遅延回路であって、スイッチングトランジスタがターンオンしてから比較信号が遷移するまでの時間に応じてその遅延量が変化する可変遅延回路と、を備える。
【００２２】
この態様では、検出電圧ＶＣＳがしきい値電圧ＶＴＨに達してから、ピーク電流検出信号が遷移（アサート）するまでの遅延τＴＯＴＡＬは、第１コンパレータに固有の固定遅延τＤと、可変遅延回路により与えられる可変遅延τＶＡＲの合計となる。検出電圧ＶＣＳの傾きをα（Ｖ／ｓ）とすると、ピーク電流検出信号がアサートされる時刻における検出電圧ＶＣＳ、つまり実効しきい値電圧ＶＴＨ＿ＥＦＦは、式（１）で与えられる。
ＶＴＨ＿ＥＦＦ＝ＶＴＨ＋（τＤ＋τＶＡＲ）×α      …（１）
ここで検出電圧ＶＣＳの傾きαは、スイッチングトランジスタがターンオンしてから比較信号が遷移するまでの経過時間（検出時間ＴＤＥＴという）に反比例する。この態様によれば、検出時間ＴＤＥＴが長いほど、言い換えれば傾きαが小さいほど、可変遅延τＶＡＲを長くすることにより、式（１）の右辺第２項（τＤ＋τＶＡＲ）×αのばらつきを抑制でき、入力電圧ＶＩＮの変動に起因する実効しきい値電圧ＶＴＨ＿ＥＦＦの変動を抑制できる。さらに第１コンパレータは、時間的に変化する検出電圧と、時間的に実質的に不変であるしきい値電圧を比較するため、入力電圧ＶＩＮの低い場合であっても正確な電圧比較が可能となる。
【００２３】
可変遅延回路は、スイッチングトランジスタがターンオンしてから比較信号が遷移するまでの経過時間を測定する時間測定手段と、比較信号が遷移してから、時間測定手段により測定された経過時間（検出時間）に比例した可変遅延時間が経過すると、ピーク電流検出信号をアサートする遅延手段と、を含んでもよい。
【００２４】
可変遅延回路は、キャパシタと、スイッチングトランジスタのターンオンを契機としてキャパシタを充電し、比較信号の遷移を契機としてキャパシタを放電する充放電回路と、キャパシタの放電過程において、キャパシタの電圧が所定レベルとなると、ピーク電流検出信号をアサートする第２コンパレータと、を含んでもよい。
この場合、充電電流と放電電流の比率に応じて、検出時間と可変遅延時間の比率を調節できる。
【００２５】
充放電回路は、第１所定量の電流をキャパシタに供給（ソース）する第１電流源と、オン、オフ状態が切りかえ可能であり、オン状態において第１所定量より大きな第２所定量の電流をキャパシタから引き抜く（シンク）第２電流源と、比較信号の遷移を契機として第２電流源をオンし、スイッチングトランジスタのターンオンを契機として第２電流源をオフするコントローラと、を含んでもよい。
この場合、第２電流源がオフのとき、キャパシタを第１所定量の充電電流で充電でき、第２電流源がオンのとき、キャパシタを第２所定量と第１所定量の差分に相当する放電電流で放電できる。つまり２つの電流源が生成する第１所定量と第２所定量に応じて、検出時間と可変遅延時間の比率を調節できる。
【００２６】
充放電回路は、スイッチングトランジスタのオフの期間、キャパシタの電圧を所定の初期電圧にリセットする初期化回路をさらに含んでもよい。第２コンパレータは、キャパシタの電圧を初期電圧と比較してもよい。
【００２７】
可変遅延回路は、スイッチングトランジスタのターンオンを契機としてカウントアップ・カウントダウンの一方を開始し、比較信号の遷移を契機としてカウントアップ・カウントダウンの他方を開始するカウンタを含み、カウンタのカウント値が所定値となると、ピーク電流検出信号をアサートしてもよい。
このように可変遅延回路はデジタルカウンタを用いても構成できる。
【００２８】
制御回路は、スイッチングコンバータの出力電圧が所定の目標値に近づくように値が調節されるフィードバック電圧を受けるフィードバック端子と、ピーク電流検出信号のアサートに応答してオフレベルに遷移するパルス信号を生成するロジック部と、パルス信号に応じてスイッチングトランジスタを駆動するドライバと、をさらに備えてもよい。電流比較回路は、第１コンパレータとして、検出電圧をフィードバック電圧と比較し、検出電圧がフィードバック電圧より高くなるとその出力である比較信号をアサートするエラーコンパレータを含んでもよい。
【００２９】
このように電流比較回路は、ピーク電流モードのフィードバック制御に好適に利用でき、コイル電流のピーク値の変動を抑制できる。
【００３０】
電流比較回路は、第１コンパレータとして、検出電圧を過電流検出用のしきい値電圧と比較し、検出電圧がしきい値電圧より高くなるとその出力である比較信号をアサートする過電流保護コンパレータを含んでもよい。
このように電流比較回路は、過電流保護に好適に利用でき、コイル電流のピーク値の変動を抑制できる。
【００３１】
電流比較回路は、過電流検出のために設けられてもよい。制御回路は、ピーク電流検出信号がアサートされると、所定の過電流保護処理を行ってもよい。
このように電流比較回路は、過電流保護に好適に利用でき、コイル電流のピーク値の変動を抑制できる。
【００３２】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路をひとつのＩＣ（Integrated Circuit）チップに集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００３３】
本発明の別の態様は、スイッチングコンバータに関する。スイッチングコンバータは、出力回路と、上述のいずれかの制御回路と、を備えてもよい。出力回路は、少なくとも、コイルと、コイルと接続されたスイッチングトランジスタと、スイッチングトランジスタがオンの期間にコイルに流れる電流に応じた検出電圧を生成する電流検出回路と、を含んでもよい。
【００３４】
電流検出回路は、スイッチングトランジスタおよびコイルと直列に設けられた検出抵抗を含み、検出抵抗の電圧降下に応じた検出電圧を生成してもよい。
【００３５】
本発明の別の態様は、ＡＣ／ＤＣコンバータに関する。ＡＣ／ＤＣコンバータは、交流電圧を整流する整流回路と、整流回路の出力電圧を平滑化する平滑キャパシタと、平滑キャパシタの電圧を入力電圧として受ける上述のいずれかのスイッチングコンバータと、を備える。
【００３６】
本発明の別の態様は電子機器に関する。電子機器は、負荷と、負荷に直流電圧を供給する上述のＡＣ／ＤＣコンバータと、を備えてもよい。
【００３７】
本発明の別の態様は電源アダプタに関する。電源アダプタは、上述のＡＣ／ＤＣコンバータを備えてもよい。
【００３８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３９】
本発明のある態様によれば、実効しきい値電圧の変動やばらつきを抑制できる。
【図面の簡単な説明】
【００４０】
【図１】本発明者が検討したＡＣ／ＤＣコンバータのブロック図である。
【図２】ＤＣ／ＤＣコンバータの動作波形図である。
【図３】図３（ａ）は、電流比較回路の動作波形図であり、図３（ｂ）は、実効しきい値電圧を示す図である。
【図４】従来技術における電流検出の様子を示す波形図である。
【図５】実施の形態に係る制御回路を備えたＡＣ／ＤＣコンバータの回路図である。
【図６】図５の制御回路の動作波形図である。
【図７】図７（ａ）〜（ｃ）は、可変遅延回路の構成例を示すブロック図である。
【図８】制御回路の具体例を示す回路図である。
【図９】図８の制御回路の動作波形図である。
【図１０】可変遅延回路の構成例の回路図である。
【図１１】図１０の可変遅延回路の動作波形図である。
【図１２】ＡＣ／ＤＣコンバータを備えるＡＣアダプタを示す図である。
【図１３】図１３（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータを備える電子機器を示す図である。
【発明を実施するための形態】
【００４１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００４２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００４３】
図５は、実施の形態に係る制御回路２００を備えたＡＣ／ＤＣコンバータ４００の回路図である。ＡＣ／ＤＣコンバータ４００は、交流電圧ＶＡＣを直流電圧ＶＯＵＴに変換する。ＡＣ／ＤＣコンバータ４００の基本構成は、図１のＡＣ／ＤＣコンバータ４００ｒと同様であるため、以下、相違点のみを重点的に説明する。
【００４４】
ＡＣ／ＤＣコンバータ４００は、整流回路４０２、平滑キャパシタ４０４、ＤＣ／ＤＣコンバータ１００を備える。整流回路４０２、平滑キャパシタ４０４については、図１を参照して説明した通りである。
【００４５】
ＤＣ／ＤＣコンバータ１００は、出力回路１０２および制御回路２００を備える。本実施の形態において出力回路１０２は、フライバックコンバータのトポロジーを有する。出力回路１０２は、トランスＴ１、整流ダイオードＤ１、出力キャパシタＣ１、フィードバック回路１０８、電流検出回路１２０を備える。
【００４６】
フィードバック回路１０８は、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成する。たとえばフィードバック回路１０８は、シャントレギュレータ１１０およびフォトカプラ１１２を含む。シャントレギュレータ１１０は、直流電圧ＶＯＵＴを分圧した電圧と所定の目標値ＶＲＥＦの誤差を増幅することにより、誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１を生成する。
【００４７】
フォトカプラ１１２は、その１次側の発光素子がフィードバック信号Ｓ１によって制御され、フォトカプラ１１２の２次側の受光素子に生ずる信号が、フィードバック電圧ＶＦＢとして制御回路２００のＦＢ端子に入力される。
【００４８】
なお、トランスＴ１の１次側と２次側の絶縁が要求されない場合、フォトカプラ１１２を用いずに、シャントレギュレータ１１０とＦＢ端子を配線で接続してもよい。さらに、シャントレギュレータ１１０の機能、つまり誤差増幅器を、制御回路２００に内蔵してもよい。
【００４９】
電流検出回路１２０は、スイッチングトランジスタＭ１のオン期間において、トランスＴ１の１次コイルＬＰに流れる電流に応じた検出電圧ＶＣＳを生成する。たとえば電流検出回路１２０は、１次コイルＬＰおよびスイッチングトランジスタＭ１と直列に設けられた検出抵抗ＲＣＳを含み、検出抵抗ＲＣＳの電圧降下に応じた検出電圧ＶＣＳを生成する。
【００５０】
制御回路２００は、電流比較回路２１０、ロジック部２０６、ドライバ２０８、を備え、ひとつの半導体基板に一体集積化される。ロジック部２０６は、スイッチングトランジスタＭ１のオン、オフを指示するパルス信号ＳＰＷＭを生成するパルス変調器である。ロジック部２０６は、少なくともＦＢ端子に入力されるフィードバック電圧ＶＦＢにもとづいて、パルス信号ＳＰＷＭのデューティ比を、ＤＣ／ＤＣコンバータ１００の出力電圧ＶＯＵＴがその目標レベルに近づくように調節する。ロジック部２０６の構成および変調方式は特に限定されず、公知技術を用いればよい。ドライバ２０８は、パルス信号ＳＰＷＭに応じたゲートパルス信号ＳＯＵＴを生成し、スイッチングトランジスタＭ１をスイッチングする。
【００５１】
電流比較回路２１０は、スイッチングトランジスタＭ１のオン期間中に１次コイルＬＰに流れるコイル電流ＩＰを、しきい値電流ＩＴＨと比較するために設けられ、コイル電流ＩＰがしきい値電流ＩＴＨに達すると、ピーク電流検出信号Ｓ１１をアサート（たとえばハイレベル）する。
【００５２】
電流比較回路２１０は、ピーク電流モードの変調器（ロジック部２０６）とともに使用され、コイル電流ＩＰが所定のピーク値ＩＰＥＡＫに到達したことを検出するために利用してもよ。あるいは電流比較回路２１０は、過電流保護を目的として、コイル電流ＩＰを過電流保護用のしきい値電流ＩＯＣＰと比較するために利用してもよい。電流比較回路２１０の用途については後述する。
【００５３】
電流比較回路２１０は、第１コンパレータ２１２および可変遅延回路２１４を含む。第１コンパレータ２１２は、コイルＬＰに流れる電流ＩＰに応じた検出電圧ＶＣＳを、しきい値電流ＩＴＨを規定するしきい値電圧ＶＴＨと比較し、比較信号Ｓ１２を生成する。比較信号Ｓ１２は、ＶＣＳ＞ＶＴＨとなるとアサート（ハイレベル）される。第１コンパレータ２１２は、その入力ＶＣＳ、ＶＴＨが交差してから、その出力Ｓ１２が変化するまでに、ある一定の応答遅延（τＤ）を有する。
【００５４】
可変遅延回路２１４は、比較信号Ｓ１２を遅延させて、ピーク電流検出信号Ｓ１１を生成する。可変遅延回路２１４の遅延量（以下、可変遅延τＶＡＲと記す）は、スイッチングトランジスタＭ１がターンオンしてから比較信号Ｓ１２が遷移（アサート）するまでの時間（検出時間ＴＤＥＴという）に応じて変化する。
【００５５】
以上が制御回路２００の構成である。続いてその動作を説明する。
図６は、図５の制御回路２００の動作波形図である。図６には、入力電圧ＶＩＮが時間とともに低下したときの様子が模式的に示される。
検出電圧ＶＣＳがしきい値電圧ＶＴＨとクロスしてから、ピーク電流検出信号Ｓ１１が遷移（アサート）するまでの遅延τＴＯＴＡＬは、第１コンパレータ２１２に固有の固定遅延τＤと、可変遅延回路２１４により与えられる可変遅延τＶＡＲの合計となる。検出電圧ＶＣＳの傾きをα（Ｖ／ｓ）とすると、ピーク電流検出信号Ｓ１１がアサートされる時刻における検出電圧ＶＣＳ、つまり実効しきい値電圧ＶＴＨ＿ＥＦＦは、式（１）で与えられる。
ＶＴＨ＿ＥＦＦ＝ＶＴＨ＋（τＤ＋τＶＡＲ）×α      …（１）
【００５６】
ここで検出電圧ＶＣＳの傾きαは、スイッチングトランジスタＭ１がターンオンしてから比較信号Ｓ１２が遷移するまでの経過時間（検出時間ＴＤＥＴという）に反比例する。
上述のように、可変遅延時間τＶＡＲは、検出時間ＴＤＥＴが長いほど、言い換えれば傾きαが小さいほど長くなるように調節される。その結果、入力電圧ＶＩＮが低下した際に、式（１）の右辺第２項（τＤ＋τＶＡＲ）×αにおいて、τＶＡＲの増加と、αの減少が相殺し合い、式（１）の実効しきい値電圧ＶＴＨ＿ＥＦＦの変動を抑制することができる。実効しきい値電圧ＶＴＨ＿ＥＦＦの変動が抑制されることにより、コイル電流ＩＰと比較されるしきい値電流ＩＴＨの実効値ＩＴＨ＿ＥＦＦの変動が抑制される。つまり電流比較回路２１０を過電流保護に用いた場合には、過電流保護のためのしきい値電流を一定に保つことができる。あるいは電流比較回路２１０をピーク電流モードのフィードバック制御に用いた場合には、スイッチングサイクルごとのコイル電流ＩＰのピーク値を、フィードバック電圧ＶＦＢに応じた量に保つことができ、出力電圧ＶＯＵＴの精度を高めることができる。
【００５７】
さらに制御回路２００においては、しきい値電圧ＶＴＨは、時間的には実質的に不変（一定）とみなすことができる。したがって第１コンパレータ２１２は、時間的に変化する検出電圧ＶＣＳと、実質的に一定電圧のしきい値電圧ＶＴＨを比較するため、入力電圧ＶＩＮが低く、したがって検出電圧ＶＣＳの傾きが小さい場合であっても、正確な電圧比較が可能となる。
【００５８】
本発明は、図５のブロック図として把握されるさまざまな回路に及ぶが、以下ではその例を説明する。
【００５９】
図７（ａ）〜（ｃ）は、可変遅延回路２１４の構成例を示すブロック図である。図７（ａ）に示すように、可変遅延回路２１４は、時間測定手段２１６および遅延手段２１８として把握される機能ブロックを備える。時間測定手段２１６は、スイッチングトランジスタＭ１がターンオンしてから、比較信号Ｓ１２が遷移するまでの経過時間（検出時間）ＴＤＥＴを測定する。スイッチングトランジスタＭ１のターンオンは、パルス信号ＳＰＷＭにもとづいて検出してもよいし、パルス信号ＳＰＷＭを生成する際に使用される元となる信号（後述のセットパルス）を使用してもよい。
【００６０】
遅延手段２１８には、時間測定手段２１６で測定された検出時間ＴＤＥＴを示す情報が与えられる。この情報は、電圧、デジタルデータ、電流、電荷量でありえる。遅延手段２１８は、比較信号Ｓ１２が遷移してから、検出時間ＴＤＥＴに比例した遅延時間τＶＡＲが経過すると、ピーク電流検出信号Ｓ１１をアサートする。
【００６１】
たとえば時間測定手段２１６および遅延手段２１８は、アナログ回路あるいはデジタル回路のタイマーで構成できる。すなわち時間測定手段２１６のタイマーは、スイッチングトランジスタＭ１のターンオンを契機としてスタートし、比較信号Ｓ１２の遷移を契機としてストップし、検出時間ＴＤＥＴが測定される。遅延手段２１８であるタイマーは、比較信号Ｓ１２の遷移を契機としてスタートし、検出時間ＴＤＥＴに応じた遅延時間τＶＡＲの経過後にピーク電流検出信号Ｓ１１をアサートする。時間測定手段２１６と遅延手段２１８は、単一のタイマーを時分割で共有してもよい。
【００６２】
図７（ｂ）を参照して、時間測定手段２１６と遅延手段２１８をデジタルタイマーで構成する場合について説明する。デジタルタイマーには、所定の周波数を有するクロックが入力される。時間測定手段２１６に対応するデジタルタイマーは、スイッチングトランジスタＭ１のターンオンによりカウント開始し、比較信号Ｓ１２の遷移でカウントを停止する。このときのカウント値が検出時間ＴＤＥＴを示す。
【００６３】
遅延手段２１８は、比較信号Ｓ１２の遷移とともにカウント動作を開始し、そのカウント値が時間測定手段２１６で測定されたカウント値（検出時間ＴＤＥＴ）分だけ変化すると、ピーク電流検出信号Ｓ１１をアサートする。
【００６４】
時間測定手段２１６と遅延手段２１８を単一のデジタルタイマーで構成する場合、スイッチングトランジスタＭ１のターンオンを契機としてカウントアップ（もしくはカウントダウン）を開始し、比較信号Ｓ１２の遷移を契機としてカウントダウン（カウントアップ）を開始すればよい。そして、デジタルカウンタのカウント値が所定値となると、ピーク電流検出信号Ｓ１１をアサートすればよい。
【００６５】
図７（ｃ）を参照して、時間測定手段２１６と遅延手段２１８で、単一のアナログタイマーを共有する構成を説明する。アナログタイマーは主としてキャパシタＣ１１と、キャパシタＣ１１を充電・放電する充放電回路２２０、キャパシタＣ１１の電圧ＶＣ１１をしきい値電圧ＶＴＨと比較する電圧コンパレータ（第２コンパレータ）２２２の組み合わせで構成される。
【００６６】
キャパシタＣ１１の一端の電位は固定される。充放電回路２２０は、スイッチングトランジスタＭ１のターンオンを契機としてキャパシタＣ１１を充電電流ＩＣＨＧで充電する。これにより、キャパシタＣ１１の電圧ＶＣ１１は、ある初期電圧から増大し、増大幅ΔＶは、検出時間ＴＤＥＴに比例する。
ΔＶ＝ＴＤＥＴ×ＩＣＨＧ／Ｃ１１
【００６７】
充放電回路２２０は、比較信号Ｓ１２の遷移を契機として放電電流ＩＤＩＳでキャパシタＣ１１の放電を開始する。これにより、キャパシタＣ１１の電圧ＶＣ１１は元の初期電圧に向かって低下し始める。第２コンパレータ２２２は、キャパシタＣ１１の放電過程において、キャパシタＣ１１の電圧ＶＣ１１が所定レベル（たとえば初期電圧）ＶＴＨまで低下すると、ピーク電流検出信号Ｓ１１をアサート（図７（ｃ）ではローレベル）する。
【００６８】
当業者によれば、可変遅延回路２１４が図７（ａ）〜（ｃ）に記載のものに限られず、それらに変形例が存在すること、変形例も本発明の範囲に含まれることが理解される。
【００６９】
図８は、制御回路２００の具体例を示す回路図である。図７の制御回路２００は、ピーク電流モードのコントローラであり、ロジック部２０６、ドライバ２０８、電流比較回路２１０、オシレータ２０９を備える。オシレータ２０９は、所定の周波数を有するセットパルスＳ１３を生成する。セットパルスＳ１３の周波数は、スイッチングトランジスタＭ１のスイッチング周波数に対応する。ロジック部２０６は、セットパルスＳ１３がアサート（たとえばハイレベル）されるたびに、パルス信号ＳＰＷＭをオンレベル（ローレベル）に遷移させる。
【００７０】
またロジック部２０６は、電流比較回路２１０が生成するピーク電流検出信号Ｓ１１のアサート（図８ではローレベル）に応答して、パルス信号ＳＰＷＭをオフレベル（ハイレベル）に遷移させる。
【００７１】
この実施の形態では、電流比較回路２１０は、ピーク電流モードのフィードバック制御のための電流比較と、過電流保護のための電流比較に用いられる。
【００７２】
電流比較回路２１０は、第１コンパレータ２１２としてエラーコンパレータ２０２を含む。エラーコンパレータ２０２は、検出電圧ＶＣＳ’をフィードバック電圧ＶＦＢと比較し、検出電圧ＶＣＳ’がフィードバック電圧ＶＦＢより高くなるとその出力である比較信号Ｓ１２ａをアサート（たとえばハイレベル）する。オシレータ２０９は、セットパルスＳ１３に加えて、セットパルスＳ１３と同期したスロープ電圧ＶＳＬＯＰＥを生成する。フィードバックループの安定化のため、検出電圧ＶＣＳにはスロープ電圧ＶＳＬＯＰＥが重畳される（スロープ補償）。
【００７３】
さらに電流比較回路２１０は、第１コンパレータ２１２として過電流保護コンパレータ２０４を含む。過電流保護コンパレータ２０４は、検出電圧ＶＣＳを過電流検出用のしきい値電圧ＶＯＣＰと比較し、検出電圧ＶＣＳがしきい値電圧ＶＯＣＰより高くなるとその出力である比較信号Ｓ１２ｂをアサートする。
【００７４】
第１論理ゲート２２４は、エラーコンパレータ２０２と過電流保護コンパレータ２０４それぞれの比較信号Ｓ１２ａ、Ｓ１２ｂを論理演算し、少なくとも一方がアサートされると、その出力Ｓ１２をアサートする。比較信号Ｓ１２ａ、Ｓ１２ｂのアサートがハイレベルに割り当てられる場合、第１論理ゲート２２４はＯＲゲートで構成してもよい。
【００７５】
可変遅延回路２１４は、第１論理ゲート２２４の出力である比較信号Ｓ１２に可変遅延τＶＡＲを与え、比較信号Ｓ１２が遷移（アサート）されてから可変遅延τＶＡＲ経過後に、その出力をアサートする（ローレベル）。
【００７６】
ロジック部２０６は、ＲＳフリップフロップ２３０および第２論理ゲート２３２を含む。ＲＳフリップフロップ２３０は、そのセット端子にセットパルスＳ１３を受け、そのリセット端子に比較信号Ｓ１２を受ける。第２論理ゲート２３２は、ＲＳフリップフロップ２３０の出力Ｓ１４とピーク電流検出信号Ｓ１１を論理演算する。ピーク電流検出信号Ｓ１１のアサートがローレベルに割り当てられ、信号Ｓ１４のオンレベルがハイレベルであるとき、第２論理ゲート２３２はＯＲゲートで構成してもよい。
【００７７】
続いて図８の制御回路２００の動作を説明する。図９は、図８の制御回路２００の動作波形図である。図９には、エラーコンパレータ２０２によるフィードバック制御の様子が示される。セットパルスＳ１３がアサートされるたびに（ｔ０）、ＲＳフリップフロップ２３０がセットされ、その出力Ｓ１４がオンレベルとなり、スイッチングトランジスタＭ１がターンオンする。そして１次コイルＬＰおよびスイッチングトランジスタＭ１に流れる電流ＩＰが時間とともに増大し、検出電圧ＶＣＳがしきい値電圧ＶＦＢを超えると（ｔ１）、比較信号Ｓ１２が遅延τＤ後にアサートされ（ｔ２）、ＲＳフリップフロップ２３０がリセットされる。このとき可変遅延回路２１４の出力はネゲート（ハイレベル）であるから、第２論理ゲート２３２の出力であるパルス信号ＳＰＷＭはハイレベルを維持する。
【００７８】
比較信号Ｓ１２がアサートされてから可変遅延τＶＡＲ経過後にピーク電流検出信号Ｓ１１がアサート（ローレベル）されると（ｔ３）、パルス信号ＳＰＷＭはオフレベル（ローレベル）に遷移し、スイッチングトランジスタＭ１がターンオフする。セットパルスＳ１３が次にアサートされると、パルス信号ＳＰＷＭがオンレベルに遷移し、スイッチングトランジスタＭ１が再度ターンオンする。
【００７９】
以上が制御回路２００の動作である。このように電流比較回路２１０において、エラーコンパレータ２０２の出力を可変遅延回路２１４により遅延させることで、ピーク電流モードのフィードバック制御に好適に利用でき、コイル電流ＩＰのピーク値の変動を抑制できる。
【００８０】
過電流保護の動作は、図９において、ＶＦＢをＶＴＨ、Ｓ１２ａをＳ１２ｂと読み替えればよい。電流比較回路２１０において、過電流保護コンパレータ２０４の出力を可変遅延回路２１４により遅延させることで、過電流保護のためのしきい値電流ＩＴＨの変動を抑制できる。図８の制御回路２００では、過電流保護コンパレータ２０４の出力Ｓ１２ｂのアサートを契機として、パルスごとにスイッチングトランジスタＭ１をターンオフさせることにより、回路を保護できる。なお過電流保護処理は、パルスごとのスイッチングトランジスタＭ１のターンオフには限定されず、タイマーラッチによる保護など別の形式を採用してもよい。
【００８１】
図１０は、可変遅延回路２１４の構成例の回路図である。この可変遅延回路２１４は、図７（ｃ）の可変遅延回路２１４を具体化したものと把握される。可変遅延回路２１４は、キャパシタＣ１１、第１電流源２４２、第２電流源２４４、第２コンパレータ２４６、コントローラ２４０、初期化回路２５０を含む。
【００８２】
コントローラ２４０は、比較信号Ｓ１２およびパルス信号ＳＰＷＭに応じて、充放電回路２２０の充電状態、放電状態を切りかえる。第１電流源２４２は、第１所定量の電流Ｉｃ１をキャパシタＣ１１に供給する。第２電流源２４４は、オン、オフ状態が切りかえ可能であり、オン状態において第１所定量ＩＣ１より大きな第２所定量の電流ＩＣ２をキャパシタＣ１１から引き抜く。第２電流源２４４のオン、オフは、第２スイッチＳＷ２のオン、オフに対応づけられる。コントローラ２４０は、比較信号Ｓ１２の遷移を契機として第２電流源２４４をオンし、スイッチングトランジスタＭ１のターンオンを契機として第２電流源２４４をオフする。ここで、スイッチングトランジスタＭ１のターンオンは、可変遅延回路２１４の出力であるピーク電流検出信号Ｓ１１のアサートにより引き起こされる。そこでコントローラ２４０は、ピーク電流検出信号Ｓ１１のアサートを契機として第２電流源２４４をオフする。
【００８３】
コントローラ２４０は、比較信号Ｓ１２によりセットされ、ピーク電流検出信号Ｓ１１のアサートによりリセットされるフリップフロップで構成してもよい。第２スイッチＳＷ２は、コントローラ２４０の出力Ｑにより制御される。
【００８４】
充放電回路２２０は、（i）第２スイッチＳＷ２がオフのとき、キャパシタＣ１１を充電電流ＩＣＨＧ（＝ＩＣ１）で充電し、（ii）第２スイッチＳＷ２がオンのとき、キャパシタＣ１１を第２電流ＩＣ２と第１電流ＩＣ１の差分の放電電流ＩＤＩＳ（＝ＩＣ２−ＩＣ１）で放電する。
【００８５】
初期化回路２５０は、スイッチングトランジスタＭ１のオフの期間、キャパシタＣ１１の電圧ＶＣ１１を所定の初期電圧ＶＩＮＩＴにリセットする。電圧源２５２は初期電圧ＶＩＮＩＴを生成する。第１スイッチＳＷ１は、キャパシタＣ１１と電圧源２５２の間に設けられる。インバータ２５４は、パルス信号ＳＰＷＭを反転することにより、スイッチングトランジスタＭ１のオフの期間、第１スイッチＳＷ１をオンする。
【００８６】
第２コンパレータ２４６は、キャパシタＣ１１の放電過程において、キャパシタＣ１１の電圧ＶＣ１１を初期電圧ＶＩＮＩＴと比較する。キャパシタ電圧ＶＣ１１が初期電圧ＶＩＮＩＴまで低下すると、ピーク電流検出信号Ｓ１１はローレベル（アサート）される。
【００８７】
図１１は、図１０の可変遅延回路２１４の動作波形図である。パルス信号ＳＰＷＭがローレベルであり、スイッチングトランジスタＭ１がオフの間、キャパシタ電圧ＶＣ１１は初期電圧ＶＩＮＩＴに固定される。パルス信号ＳＰＷＭがハイレベルとなると（ｔ０）、充放電回路２２０が充電状態となり、キャパシタＣ１１が第１電流ＩＣ１で充電され、電圧ＶＣ１１が一定の傾きで増大する。比較信号Ｓ１２が遷移すると（ｔ１）、第２スイッチＳＷ２がオンとなり、充放電回路２２０は放電状態となる。これによりキャパシタ電圧ＶＣ１１は時間とともに一定の傾きで低下する。電圧ＶＣ１１が初期電圧ＶＩＮＩＴまで低下すると、ピーク電流検出信号Ｓ１１がアサート（ローレベル）される。
【００８８】
検出期間ＴＤＥＴにおけるキャパシタ電圧ＶＣ１１の増大幅ΔＶは、以下の式で与えられる。
ΔＶ＝ＴＤＥＴ×ＩＣ１／Ｃ１１
放電期間ｔ１〜ｔ２の長さに相当する可変遅延τＶＡＲは、以下の式で与えられる。
τＶＡＲ＝ΔＶ／（ＩＣ２−ＩＣ１）×Ｃ１１＝ＴＤＥＴ×ＩＣ１／（ＩＣ２−ＩＣ１）
このように、図１０の可変遅延回路２１４によれば、検出時間ＴＤＥＴに比例した可変遅延τＶＡＲを生成することができる。
【００８９】
（変形例）
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９０】
（第１の変形例）
図５では、電流検出回路１２０によるコイル電流ＩＰの検出を、スイッチングトランジスタＭ１のソースと接地の間に設けられた検出抵抗ＲＣＳにより行なったが本発明はそれに限定されない。たとえばスイッチングトランジスタＭ１のソースを接地し、検出抵抗ＲＣＳを、接地と整流回路４０２の負極の間に挿入してもよい。この場合、検出電圧ＶＣＳは、負電圧ＶＣＳ＝−ＲＣＳ×ＩＰとなるため、制御回路２００に検出電圧ＶＣＳを反転するアンプを追加し、アンプの出力を電流比較回路２１０に入力すればよい。
【００９１】
あるいは、電流検出用の抵抗として、スイッチングトランジスタＭ１のオン抵抗を利用し、スイッチングトランジスタＭ１のドレイン電圧を検出電圧ＶＣＳとして利用してもよい。あるいは、トランスＴ１に補助巻線を追加し、補助巻線に流れる電流を検出するようにしてもよい。あるいは、スイッチングトランジスタＭ１とゲート、ソースが共通となるように電流検出用のトランジスタを追加してカレントミラー回路を形成し、コイル電流ＩＰに比例した電流を取り出すようにしてもよい。そのほか、電流検出回路１２０は公知の技術を用いてもよい。
【００９２】
（第２の変形例）
ロジック部２０６の変調方式、構成にはさまざまな変形例が存在する。たとえば図８のロジック部２０６において、ピーク電流検出信号Ｓ１１のアサートをハイレベルに割り当て、第２論理ゲート２３２を省略し、ＲＳフリップフロップ２３０のリセット端子にピーク電流検出信号Ｓ１１を入力してもよい。
【００９３】
あるいはロジック部２０６は、平均電流モードの変調器であってもよいし、電圧モードの変調器であってもよく、その構成も特に限定されない。
【００９４】
（第３の変形例）
実施の形態では、電流比較回路３００を、ピーク電流モードのフィードバック制御や過電流保護に利用する場合を説明したが本発明はそれには限定されず、コイル電流ＩＰにもとづくさまざまな信号処理に利用可能である。
【００９５】
（第４の変形例）
実施の形態では、フライバック式のＤＣ／ＤＣコンバータ１００の制御回路について説明したが、スイッチングコンバータの形式は特に限定されない。たとえばＤＣ／ＤＣコンバータ１００は、フォワード式であってもよいし、バックコンバータやブーストコンバータであってもよい。出力回路１０２のトポロジーは、スイッチングコンバータの形式に応じて変更すればよい。
【００９６】
（第５の変形例）
図１０の可変遅延回路２１４では、可変遅延τＶＡＲを検出時間ＴＤＥＴに比例させたが本発明はそれには限定されず、それらの対応関係は、実効しきい値電圧ＶＴＨ＿ＥＦＦの変動がより小さくなるように最適化してもよい。
【００９７】
（用途）
最後に、ＡＣ／ＤＣコンバータ４００の用途を説明する。ＡＣ／ＤＣコンバータ４００は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。
【００９８】
図１２は、ＡＣ／ＤＣコンバータを備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータは、筐体８０４内に実装される。ＡＣ／ＤＣコンバータにより生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
【００９９】
図１３（ａ）、（ｂ）は、ＡＣ／ＤＣコンバータを備える電子機器９００を示す図である。図１３（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧ＶＡＣを受ける。ＡＣ／ＤＣコンバータは、筐体８０４内に実装される。ＡＣ／ＤＣコンバータにより生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
【０１００】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１０１】
４００…ＡＣ／ＤＣコンバータ、４０２…整流回路、４０４…平滑キャパシタ、１００…ＤＣ／ＤＣコンバータ、１０２…出力回路、１０４…入力ライン、１０６…出力ライン、１０８…フィードバック回路、１１０…シャントレギュレータ、１１２…フォトカプラ、１２０…電流検出回路、２００…制御回路、２０２…エラーコンパレータ、２０４…過電流保護コンパレータ、２０６…ロジック部、２０８…ドライバ、２０９…オシレータ、２１０…電流比較回路、２１２…第１コンパレータ、２１４…可変遅延回路、２１６…時間測定手段、２１８…遅延手段、２２０…充放電回路、２２２…第２コンパレータ、２２４…論理ゲート、２３０…ＲＳフリップフロップ、２３２…第２論理ゲート、２４０…コントローラ、Ｃ１１…キャパシタ、２４２…第１電流源、２４４…第２電流源、２４６…第２コンパレータ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、２５０…初期化回路、２５２…電圧源、２５４…インバータ、Ｓ１１…ピーク電流検出信号、Ｓ１２…比較信号、Ｓ１３…セットパルス、Ｍ１…スイッチングトランジスタ、ＲＣＳ…検出抵抗、Ｔ１…トランス、ＬＰ…１次コイル、ＬＳ…２次コイル、Ｃ１…出力キャパシタ、Ｄ１…整流ダイオード、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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