(57)【特許請求の範囲】
【請求項１】
制御端子、第１端子、及び第２端子を有し、前記制御端子に印加される電圧に応じて、前記第１端子と前記第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子（５０）と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第２端子との電位差を縮小させるべく、前記制御端子を前記第２端子と同電位となる接続先に接続するドライバ回路（２０）と、
前記ドライバ回路が前記制御端子を前記第２端子と同電位となる接続先に接続する経路に挿入された、キャパシタ（３１）とインピーダンス素子（３２）との並列回路（３０）と、を備え、
前記スイッチング素子は、導通状態において前記制御端子に電荷が蓄積される制御端子容量を有するものであり、
前記キャパシタの静電容量Ｃ１は、前記スイッチング素子の制御端子容量Ｃｇｓ、前記制御端子容量が充電されて、前記スイッチング素子が導通状態となっているときの制御端子電圧Ｖｇｇ、前記スイッチング素子が導通状態となるオン閾値電圧Ｖｔｈに対して、下記の数式１の関係を満たすことを特徴とするスイッチング素子駆動装置。
【数１】
0006361610.tif 000018
【請求項２】
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値Ｒ１は、前記キャパシタの静電容量Ｃ１、前記スイッチング素子の制御端子容量Ｃｇｓ、前記スイッチング素子を非導通状態にする時間Ｔｏｆｆに対して、下記の数式２の関係を満たすことを特徴とする請求項１に記載のスイッチング素子駆動装置。
【数２】
0006361610.tif 000019
【請求項３】
制御端子、第１端子、及び第２端子を有し、前記制御端子に印加される電圧に応じて、前記第１端子と前記第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子（５０）と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第２端子との電位差を縮小させるべく、前記制御端子を前記第２端子と同電位となる接続先に接続するドライバ回路（２０）と、
前記ドライバ回路が前記制御端子を前記第２端子と同電位となる接続先に接続する経路に挿入された、キャパシタ（３１）とインピーダンス素子（３２）との並列回路（３０）と、を備え、
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値Ｒ１は、前記キャパシタの静電容量Ｃ１、前記スイッチング素子の制御端子容量Ｃｇｓ、前記スイッチング素子を非導通状態にする時間ｔｏｆｆに対して、下記の数式２の関係を満たすことを特徴とするスイッチング素子駆動装置。
【数２】
0006361610.tif 000020
【請求項４】
制御端子、第１端子、及び第２端子を有し、前記制御端子に印加される電圧に応じて、前記第１端子と前記第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子（５０）と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第２端子との電位差を縮小させるべく、前記制御端子を前記第２端子と同電位となる接続先に接続するドライバ回路（２０）と、
前記ドライバ回路が前記制御端子を前記第２端子と同電位となる接続先に接続する経路に挿入された、キャパシタ（３１）とインピーダンス素子（３２）との並列回路（３０）と、を備え、
前記キャパシタと並列に接続され、前記キャパシタの充電により前記スイッチング素子の前記制御端子に印加される電圧が、前記スイッチング素子のオン閾値電圧以上となることを防止する電圧上昇防止素子（８０、８１）を備えることを特徴とするスイッチング素子駆動装置。
【請求項５】
前記電圧上昇防止素子は、前記スイッチング素子のオン閾値電圧よりも低い耐圧を持つツェナーダイオード（８０）と、前記スイッチング素子のオン閾値電圧よりも低いオン電圧閾値を持つ別のスイッチング素子（８１）とのいずれかであることを特徴とする請求項４に記載のスイッチング素子駆動装置。
【請求項６】
前記ドライバ回路に接続される主電源（１０）と、
前記主電源に対して、前記ドライバ回路に並列に接続され、前記ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ（１３）と、
前記主電源に対して、前記入力キャパシタおよび前記ドライバ回路と直列に接続され、前記入力キャパシタおよび前記ドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子（１２）と、を備え、
前記ドライバ回路は、前記スイッチング素子を非導通状態から導通状態にする場合に、前記入力インピーダンス素子を介して、前記主電源を前記制御端子に接続することを特徴とする請求項１乃至５のいずれかに記載のスイッチング素子駆動装置。
【請求項７】
前記ドライバ回路は、前記並列回路を介して、前記制御端子を前記第２端子に接続することを特徴とする請求項１乃至６のいずれかに記載のスイッチング素子駆動装置。
【請求項８】
制御端子、第１端子、及び第２端子を有し、前記制御端子に印加される電圧に応じて、前記第１端子と前記第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子（５０）と、
前記スイッチング素子の前記制御端子に印加する電圧を制御するものであって、前記スイッチング素子を導通状態から非導通状態にする場合に、前記制御端子と前記第２端子との電位差を縮小させるべく、前記制御端子を前記第２端子と同電位となる接続先に接続するドライバ回路（２０）と、
前記ドライバ回路が前記制御端子を前記第２端子と同電位となる接続先に接続する経路に挿入された、キャパシタ（３１）とインピーダンス素子（３２）との並列回路（３０）と、を備え、
前記ドライバ回路に接続される主電源（１０）と、
前記主電源に対して、前記ドライバ回路に並列に接続され、前記ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ（１３）と、
前記主電源に対して、前記入力キャパシタおよび前記ドライバ回路と直列に接続され、前記入力キャパシタおよび前記ドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子（１２）と、を備え、
前記ドライバ回路は、前記スイッチング素子を非導通状態から導通状態にする場合に、前記入力インピーダンス素子を介して、前記主電源を前記制御端子に接続することを特徴とするスイッチング素子駆動装置。
【請求項９】
前記スイッチング素子は、導通状態において前記制御端子に電荷が蓄積される制御端子容量を有するものであり、
前記入力キャパシタの静電容量Ｃ２は、前記スイッチング素子の制御端子容量Ｃｇｓ、前記入力キャパシタが十分充電された状態における前記ドライバ回路と前記インピーダンス素子との間の中間電位Ｖｄｒ、および、前記スイッチング素子のオン閾値電圧Ｖｔｈに対して、下記の数式３の関係を満たすことを特徴とする請求項８に記載のスイッチング素子駆動装置。
【数３】
0006361610.tif 000021
【請求項１０】
前記インピーダンス素子は抵抗器であり、前記抵抗器の抵抗値Ｒ２［Ω］は、前記入力キャパシタの静電容量Ｃ２［Ｆ］、前記スイッチング素子をオンオフ駆動するためのデューティ信号のキャリア周波数ｆ［Ｈｚ］、デューティ比Ｄ、およびネイピア数ｅに対して、下記の数式４の関係を満たすことを特徴とする請求項９に記載のスイッチング素子駆動装置。
【数４】
0006361610.tif 000022
【請求項１１】
前記インピーダンス素子はコイルであり、前記コイルの自己インダクタンスＬ［Ｈ］は、前記入力キャパシタの静電容量Ｃ２［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、下記の数式５の関係を満たすことを特徴とする請求項９に記載のスイッチング素子駆動装置。
【数５】
0006361610.tif 000023
【請求項１２】
前記主電源に対して、前記インピーダンス素子及び前記入力キャパシタと並列に接続され、前記インピーダンス素子との間に配線以外の素子を介することなく配置された別の入力キャパシタ（１１）を有することを特徴とする請求項８乃至１１のいずれか１項に記載のスイッチング素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を駆動するためのスイッチング素子駆動装置に関する。
【背景技術】
【０００２】
スイッチング素子を駆動する場合、スイッチング損失の低減を図るためには、スイッチングを高速に行うことが有効である。しかしながら、スイッチングを高速化すると、ＥＭＩ（電磁妨害）ノイズやサージなどの問題が生じる。具体的には、スイッチング素子の出力電流にリンギングが発生してしまう。
【０００３】
この問題に対処するため、例えば、特許文献１では、スイッチング素子をターンオフする際にゲート容量を放電するための電流を流す電流源回路と、この電流源回路によりゲート容量を放電する電流値を、スイッチング素子の主端子の両端電圧の上昇に応じて徐々に低下させる電流調整回路とが設けられたゲート駆動回路が提案されている。
【０００４】
また、特許文献２では、スイッチング素子のターンオフ直後のゲート電荷の放電経路を２系統とし、この２系統の放電経路によるゲート電荷の急速放電によりドレイン電圧が低下すると、一方の放電経路を閉じて、他方の１つの放電経路だけで緩慢に放電を行う駆動回路が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６７５９３号公報
【特許文献２】特開２００１−４５７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び特許文献２で提案された駆動回路は、ともに、スイッチング素子のターンオフ直後のスイッチング初期は、比較的大きな電流値でゲート容量の放電を行うことによりスイッチングを高速化している。さらに、ゲート容量の放電が進んだスイッチング後半は、電流値を絞ることによりスイッチング速度を下げて、サージの発生を抑制している。従って、これらの駆動回路により、スイッチング損失の低減と、サージの発生の抑制とが両立できるようになる。
【０００７】
しかしながら、特許文献１におけるゲート駆動回路は、ゲート容量を放電する電流値を調節するために、電流源回路と電流調整回路とが必要になり、回路の大型化やコストアップを招いてしまうという問題がある。また、特許文献２の駆動回路でも、一方の放電経路の開閉のために、２つのＭＯＳＦＥＴとモノステーブルマルチバイブレータ回路とを設けており、特許文献１のゲート駆動回路と同様に、回路の大型化やコストアップを招いてしまうという問題がある。
【０００８】
本発明は、上述した点に鑑みてなされたものであり、スイッチングの高速化と出力電流のリンギング抑制を両立可能でありながら、より簡素な構成を持つスイッチング素子駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明によるスイッチング素子駆動装置は、
制御端子、第１端子、及び第２端子を有し、制御端子に印加される電圧に応じて、第１端子と前記第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子（５０）と、
スイッチング素子の制御端子に印加する電圧を制御するものであって、スイッチング素子を導通状態から非導通状態にする場合に、制御端子と第２端子との電位差を縮小させるべく、制御端子を第２端子と同電位となる接続先に接続するドライバ回路（２０）と、
ドライバ回路が制御端子を第２端子と同電位となる接続先に接続する経路に挿入された、キャパシタ（３１）とインピーダンス素子（３２）との並列回路（３０）と、を備え、
スイッチング素子は、導通状態において制御端子に電荷が蓄積される制御端子容量を有するものであり、
キャパシタの静電容量Ｃ１は、スイッチング素子の制御端子容量Ｃｇｓ、制御端子容量が充電されて、スイッチング素子が導通状態となっているときの制御端子電圧Ｖｇｇ、スイッチング素子が導通状態となるオン閾値電圧Ｖｔｈに対して、下記の数式２の関係を満たすことを特徴とする。
【数２】
0006361610.tif 000002
【００１０】
ドライバ回路（２０）は、スイッチング素子（５０）を導通状態から非導通状態にする場合、すなわち、スイッチング素子をターンオフする場合、スイッチング素子の制御端子を第２端子と同電位となる接続先に接続する。この接続直後は、キャパシタ（３１）が充電されていないので、制御端子には、第２端子とほぼ同電位の電圧が印加され、スイッチング素子は高速にターンオフのためのスイッチングを開始する。しかし、キャパシタ（３１）の充電に伴って、制御端子と第２端子との間の電位差が増大すると、それに応じて、スイッチング速度が遅くなる。その結果、上述したような簡単な構成にて、スイッチング初期にスイッチング速度を高速化してスイッチング損失の低減を図りつつ、スイッチングが進むにつれてスイッチング速度を低下させることで、リンギングの発生をも抑制することが可能になる。なお、キャパシタに充電された電荷は、時間の経過とともに、インピーダンス素子（３２）を介して放電される。
【００１１】
上述した構成に加えて、スイッチング素子のターンオン時におけるスイッチングの高速化と出力電流のリンギング抑制との両立を図るために、以下に説明する構成を採用しても良い。すなわち、ドライバ回路に接続される主電源（１０）と、主電源に対して、ドライバ回路に並列に接続され、ドライバ回路との間に配線以外の素子を介することなく配置された入力キャパシタ（１３）と、主電源に対して、入力キャパシタおよびドライバ回路と直列に接続され、入力キャパシタおよびドライバ回路との間に配線以外の素子を介することなく配置された入力インピーダンス素子（１２）と、を備え、ドライバ回路は、スイッチング素子を非導通状態から導通状態にする場合に、入力インピーダンス素子を介して、主電源を制御端子に接続するように構成しても良い。
【００１２】
スイッチング素子（５０）がオフの状態のとき、入力キャパシタ（１３）は、主電源（１０）によって充電される。このため、ドライバ回路（２０）がスイッチング素子をターンオンするための動作を開始した直後、すなわち、主電源を制御端子に接続した直後、入力キャパシタにより、スイッチング素子の制御端子に、主電源とほぼ同等の電圧が印加される。このため、スイッチング素子は即座にターンオンのためのスイッチングを開始し、スイッチング速度を高速化することができる。
【００１３】
ここで、入力キャパシタに蓄積された電荷は、スイッチング素子の制御端子に注入されることにより減少する。入力キャパシタの蓄積電荷が減少すると、主電源により補填される。しかし、入力キャパシタと主電源との間には、所定のインピーダンスを有する入力インピーダンス素子（１２）が配置されている。このため、主電源から入力キャパシタへの電荷の移動に遅延が生じる。その結果、ドライバ回路と入力インピーダンス素子との間の中間電位は、ドライバ回路がスイッチング素子をターンオンするための動作を開始すると同時に減少し始める。換言すれば、スイッチング素子の制御端子に印加される電圧が減少し始める。このように、入力キャパシタ及び入力インビーダンス素子は、ドライバ回路がスイッチング素子をターンオンするための動作を開始すると同時に、ドライバ回路のドライブ能力を低下させるように作用する。したがって、出力電流のリンギングを抑制することができる。
【００１４】
上記括弧内の参照番号は、本発明の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本発明の範囲を制限することを意図したものではない。
【００１５】
また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明及び添付図面から明らかになる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係るスイッチング素子駆動装置の構成を示す回路図である。
【図２】スイッチング素子をターンオフさせる際の、ドレイン電圧及びドレイン電流の変化の様子を示す波形図である。
【図３】第２実施形態に係るスイッチング素子駆動装置の構成を示す回路図である。
【図４】スイッチング素子をターンオンさせる際の、ドレイン電流およびドライブ電圧の変化の様子を示す波形図である。
【図５】第１実施形態の変形例の構成を示す回路図である。
【図６】第１実施形態の変形例の構成を示す回路図である。
【図７】第１実施形態の変形例の構成を示す回路図である。
【図８】第１実施形態の変形例の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面を参照しつつ説明する。
【００１８】
（第１実施形態）
図１は、第１実施形態に係るスイッチング素子駆動装置の構成を示す図である。なお、本実施形態に係るスイッチング素子駆動装置が駆動対象とするスイッチング素子は、制御端子、第１端子、及び第２端子を有し、制御端子に印加される電圧に応じて、第１端子と第２端子との間が導通状態、もしくは非導通状態となるスイッチング素子である。具体的には、スイッチング素子として、シリコン（Ｓｉ）やシリコンカーバイド（ＳｉＣ）を半導体材料とするＭＯＳＦＥＴ、もしくはＩＧＢＴなどのパワー素子の他、化合物半導体材料（例えば、ＧａＮ、ＧａＡｓなど）やダイヤモンドを用いたトランジスタ（例えば、ＭＥＳＦＥＴ、ヘテロ接合ＦＥＴ、ＨＥＭＴなど）であっても良い。
【００１９】
このようなスイッチング素子は、制御端子（例えば、ＭＯＳＦＥＴのゲート）に電荷が蓄積される制御端子容量（例えば、ゲート容量）を有する。この制御端子容量が充電されて、制御端子への印加電圧がオン閾値電圧以上になると、スイッチング素子の第１端子と第２端子（例えば、ＭＯＳＦＥＴのドレインとソース）との間が導通状態となる。逆に、制御端子容量が放電されて、制御端子への印加電圧がオン閾値電圧を下回ると、スイッチング素子の第１端子と第２端子との間が非導通状態となる。なお、以下の実施形態では、スイッチング素子としてＭＯＳＦＥＴを採用した例について説明する。
【００２０】
図１に示すように、スイッチング素子としてのＭＯＳＦＥＴ５０には、負荷６０が直列に接続されている。本実施形態に係るスイッチング素子駆動装置は、例えば、ＭＯＳＦＥＴ５０をＰＷＭ制御することにより、ＭＯＳＦＥＴ５０を流れる電流量、すなわち、負荷６０を流れる電流量を制御する。
【００２１】
本実施形態に係るスイッチング素子駆動装置は、図１に示すように、主な構成として、主電源１０、ドライバ回路２０、並列回路３０、及び制御回路４０を有している。
【００２２】
主電源１０は、ドライバ回路２０に電圧を供給する。ドライバ回路２０は、主電源１０から供給される電圧を用いて、ＭＯＳＦＥＴ５０のゲートに電圧を印加して、ＭＯＳＦＥＴ５０をオンさせる。主電源１０には、キャパシタ１１が並列に接続されている。このキャパシタ１１は、主電源１０からドライバ回路２０に供給される電圧を安定化させるためのものである。
【００２３】
ドライバ回路２０は、オン側スイッチ２１とオフ側スイッチ２２とを有し、これらのオン側スイッチ２１とオフ側スイッチ２２とは直列に接続されている。そして、オン側スイッチ２１の一端が主電源１０に接続され、オン側スイッチ２１の他端とオフ側スイッチ２２の一端とを接続する接続線、すなわち両スイッチ２１、２２の中点が、ＭＯＳＦＥＴ５０のゲートに接続され、オフ側スイッチ２２の他端が並列回路３０に接続されている。なお、本実施形態におけるオン側スイッチ２１およびオフ側スイッチ２２はともにＭＯＳトランジスタにより構成されている。
【００２４】
ＭＯＳＦＥＴ５０をオンさせる場合、ドライバ回路２０は、オン側スイッチ２１をオンし、オフ側スイッチ２２をオフする。これにより、主電源１０から供給される電圧が、オン側スイッチ２１を介して、ＭＯＳＦＥＴ５０のゲートに印加され、ＭＯＳＦＥＴ５０がオンされる。一方、ＭＯＳＦＥＴ５０をオフさせる場合には、ドライバ回路２０は、オン側スイッチ２１をオフし、オフ側スイッチ２２をオンする。これにより、ＭＯＳＦＥＴ５０のゲートは、オフ側スイッチ２２、及び後述する並列回路３０を介してソースに接続される。その結果、ＭＯＳＦＥＴ５０のゲート−ソース間の電位差が縮小することで、ＭＯＳＦＥＴ５０はオフする。
【００２５】
並列回路３０は、キャパシタ３１とインピーダンス素子としての抵抗３２を有する。この並列回路３０の一端は、上述したように、オフ側スイッチ２２の他端に接続され、並列回路３０の他端は、ＭＯＳＦＥＴ５０のソースに接続されている。このため、オフ側スイッチ２２がオンすると、オフ側スイッチ２２及び並列回路３０を介してＭＯＳＦＥＴ５０のゲートがソースに接続される。並列回路３０のキャパシタ３１は、オフ側スイッチ２２がオンされると、ＭＯＳＦＥＴ５０のゲート容量から放電される電流によって充電されて、ＭＯＳＦＥＴ５０のゲート−ソース間電位差を調整する。抵抗３２は、ＭＯＳＦＥＴ５０のゲート容量及びキャパシタ３１に充電されている電荷を、時間の経過とともに放電するために設けられている。
【００２６】
制御回路４０は、例えば、外部から与えられる目標デューティ比に従って、ＭＯＳＦＥＴ５０がオン、オフされるように、ドライバ回路２０のオン側スイッチ２１及びオフ側スイッチ２２に制御信号を出力する。
【００２７】
次に、図１および図２を参照して、本実施形態に係るスイッチング素子駆動装置の作用効果について説明する。なお、図２は、ＭＯＳＦＥＴ５０がオンしている状態からオフ状態に移行する際の、すなわち、ＭＯＳＦＥＴ５０がターンオフする際のドレイン電圧及びドレイン電流の変化を示す波形図である。
【００２８】
ＭＯＳＦＥＴ５０がオンしている状態では、ドライバ回路２０のオン側スイッチ２１がオンし、オフ側スイッチ２２がオフされている。この状態から、ＭＯＳＦＥＴ５０をオフさせようとするとき、オン側スイッチ２１がオフに切り換えられ、オフ側スイッチ２２がオンに切り換えられる。その結果、主電源１０からの電源供給は遮断され、かつ、ＭＯＳＦＥＴ５０のゲートが、オフ側スイッチ２２及び並列回路３０を介して、ＭＯＳＦＥＴ５０のソースに接続される。図２では、このオン側スイッチ２１及びオフ側スイッチ２２のオン、オフ状態の切り換えが行われたタイミングを、時刻ｔとして示している。
【００２９】
ＭＯＳＦＥＴ５０がオンされている間に、すなわち、オフ側スイッチ２２がオフされている間に、キャパシタ３１の電荷は抵抗３２を介して放電されており、キャパシタ３１は未充電状態となっている。そのため、オフ側スイッチ２２がオンされたとき、瞬間的に、ＭＯＳＦＥＴ５０のゲートには、キャパシタ３１を通じて、ソース電位とほぼ同電位の電圧が印加され、ＭＯＳＦＥＴ５０は高速にターンオフのためのスイッチングを開始する。
【００３０】
しかし、ＭＯＳＦＥＴ５０がオンしている間に、ＭＯＳＦＥＴ５０のゲート容量には電荷が充電された状態となっている。このため、オン側スイッチ２１がオフに切り換えられ、かつオフ側スイッチ２２がオンに切り換えられると、ゲート容量から電荷の放電が開始される。この放電電荷によってキャパシタ３１が充電される。このキャパシタ３１の充電の進行に伴い、ＭＯＳＦＥＴ５０のゲートとソース間の電位差が増大していく。このため、ゲート−ソース間の電位差の増大に応じて、ＭＯＳＦＥＴ５０のターンオフのスイッチング速度を遅くすることができる。それにより、ＭＯＳＦＥＴ５０がオフ状態に移行したときのドレイン電圧及びドレイン電流の変動（リンギング）を小さくすることができる。
【００３１】
図２には、本実施形態のスイッチング素子駆動回路により、ＭＯＳＦＥＴ５０をターンオフさせるときのドレイン電圧及びドレイン電流の変化の様子を実線により示している。また、第１の比較例として、本実施形態のスイッチング素子駆動回路の構成から並列回路３０を取り除いた場合の、ドレイン電圧及びドレイン電流の変化の様子を一転鎖線により示している。さらに、第２の比較例として、本実施形態のスイッチング素子駆動回路の構成から並列回路３０を取り除き、かつ、ドライバ回路２０とＭＯＳＦＥＴ５０のゲートとの間に抵抗を設けた場合の、ドレイン電圧及びドレイン電流の変化の様子を２点鎖線により示している。
【００３２】
第１の比較例では、オフ側スイッチ２２をオンした直後から、ＭＯＳＦＥＴ５０のゲートが直接ソースに接続されるので、ターンオフのためのスイッチングが直ぐに開始される。すなわち、図２に一点鎖線で示すように、ドレイン電圧の上昇、及びドレイン電流の減少が極短時間の内に開始される。しかし、第１の比較例では、並列回路３０を設けていないので、ドレイン電圧の上昇、及びドレイン電流の減少が急激となり、その結果、ＭＯＳＦＥＴ５０がオフ状態に移行したときのドレイン電圧及びドレイン電流の変動（リンギング）も大きくなってしまう。
【００３３】
このリンギングを防止するため、第２の比較例のように、ドライバ回路２０とＭＯＳＦＥＴ５０のゲートとの間に抵抗を挿入した場合、ゲート容量からの放電を緩やかに行わせることができるようになる。その結果、図２に二点鎖線で示すように、ＭＯＳＦＥＴ５０がオフ状態に移行したときのドレイン電圧及びドレイン電流のリンギングを抑えることができる。
【００３４】
ただし、第２の比較例では、オフ側スイッチ２２をオンした直後から、ゲート容量からの放電を抑えてしまうため、ドレイン電圧及びドレイン電流が変化し始めるまでの時間が長くなってしまう。すなわち、ＭＯＳＦＥＴをターンオフさせるためのスイッチング速度が低下してしまう。
【００３５】
これらの第１及び第２の比較例に対して、本実施形態のスイッチング素子駆動装置によれば、上述したように、オフ側スイッチ２２をオンした直後のターンオフのためのスイッチング初期に、スイッチング速度を高めることができる。つまり、図２に示されるように、本実施形態のスイッチング素子駆動装置によれば、第１の比較例とほぼ同じ時期に、ドレイン電圧及びドレイン電流が変化し始めており、第１の比較例と同等のスイッチング速度が得られる。
【００３６】
さらに、本実施形態のスイッチング素子駆動装置では、ＭＯＳＦＥＴ５０のゲート容量からの放電により、キャパシタ３１が充電され、その結果、ゲート−ソース間の電位差が増大していく。この電位差の増大は、ＭＯＳＦＥＴ５０のスイッチング速度を低下させる方向に作用する。このため、図２に示されるように、ドレイン電圧及びドレイン電流の変化は、第１の比較例よりも穏やかになる。その結果、ＭＯＳＦＥＴ５０がオフ状態に移行したときのドレイン電圧及びドレイン電流のリンギングの大きさを第２の比較例と同等の大きさに低減することができる。
【００３７】
このように、本実施形態に係るスイッチング素子駆動装置によれば、非常に簡単な構成にて、スイッチング損失の低減と、リンギングの発生の抑制とを両立することが可能になる。なお、キャパシタ３１に充電された電荷は、時間の経過とともに、抵抗３２を介して放電される。
【００３８】
ここで、並列回路３０のキャパシタ３１の容量Ｃ１に関する好ましい範囲、及び抵抗３２の抵抗値Ｒ１に関する好ましい範囲について説明する。
【００３９】
並列回路３０のキャパシタ３１は、上述したように、ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓからの放電によって充電され、その充電によりゲート−ソース間の電位差を調整するものである。このキャパシタ３１の充電により、ゲート電位が、ＭＯＳＦＥＴ５０のオン閾値電圧Ｖｔｈを超えてしまうと、ＭＯＳＦＥＴ５０のターンオフ動作が円滑に進まなくなってしまう。そのため、キャパシタ３１の容量Ｃ１は、以下の数式１に示す関係を満たすことが好ましい。なお、ＭＯＳＦＥＴ５０がオンしているときのゲート電圧をＶｇｇとする。
【数１】
0006361610.tif 000003
【００４０】
この数式１を変形すると、以下の数式２に示す容量Ｃ１の範囲が得られる。
【数２】
0006361610.tif 000004
【００４１】
次に、抵抗３２の抵抗値Ｒ１について説明する。ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓ及びキャパシタ３１に充電された電荷は、抵抗３２を介して放電される。この放電は、次に、ＭＯＳＦＥＴ５０がオンされるときまでに、実質的に完了している必要がある。そのため、ドライバ回路２０により、オン側スイッチ２１がオフ、オフ側スイッチ２２がオンとなってから、オン側スイッチ２１がオン、オフ側スイッチ２２がオフされるまでの期間を、ＭＯＳＦＥＴ５０をオフしておくオフ時間Ｔｏｆｆとしたとき、抵抗３２の抵抗値Ｒ１は、少なくとも、下記の数式３の条件を満たすことが好ましい。
【数３】
0006361610.tif 000005
【００４２】
ただし、数式３の条件を満たすだけでは、オフ時間Ｔｏｆｆで、ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓ及びキャパシタ３１からの放電が完全に完了しない可能性もある。そのため、ゲート容量Ｃｇｓ及びキャパシタ３１の容量Ｃ１と抵抗３２の抵抗値Ｒ１との時定数は、オフ時間Ｔｏｆｆの１／４よりも短いことが好ましい。さらに、オフ時間Ｔｏｆｆの１／１０よりも短ければ、より確実に、オフ時間Ｔｏｆｆ内に、ゲート容量Ｃｇｓ及びキャパシタ３１の容量Ｃ１からの放電を完了させることができる。
【００４３】
（第２実施形態）
次に、図３及び図４を参照して、第２実施形態に係るスイッチング素子駆動装置について説明する。
【００４４】
上述した第１実施形態に係るスイッチング素子駆動装置は、スイッチング素子がターンオフされるときに、スイッチング速度の高速化と、リンギングの低減とを図るものであった。それに対して、第２実施形態によるスイッチング素子駆動装置は、さらに、スイッチング素子がターンオンされるときに、スイッチング速度の高速化と、リンギングの低減とを図ることが可能なものである。
【００４５】
そのため、本実施形態に係るスイッチング素子駆動装置は、図３に示すように、第１実施形態の構成に加えて、入力インピーダンス素子１２と、入力キャパシタ１３とを設けている。なお、その他の構成は、第１実施形態のスイッチング素子駆動装置と同様である。
【００４６】
入力キャパシタ１３は、主電源１０に対してドライバ回路２０と並列に接続されている。この入力キャパシタ１３は、配線を除く素子を介することなくドライバ回路２０に接続されている。
【００４７】
入力インピーダンス素子１２は、例えば抵抗器であり、主電源１０と入力キャパシタ１３との間であって主電源１０に対して入力キャパシタ１３と直列に接続されている。言い換えれば、インピーダンス素子１２に対して、入力キャパシタ１３とドライバ回路２０は並列の関係にある。インピーダンス素子１２は、主電源１０における正極側に接続されている。なお、キャパシタ１１は、主電源１０に対してインピーダンス素子１２と並列接続の関係にあり、キャパシタ１１とインピーダンス素子１２との間は配線を除く素子を介していない。
【００４８】
本実施形態では、入力キャパシタ１３が十分に充電された状態における高電位側の電位をＶｄｒと表す。Ｖｄｒは、主電源１０の両端の電圧に対して、インピーダンス素子１２による電圧降下分を差し引いた電位となる。
【００４９】
次に、図３および図４を参照して、本実施形態に係るスイッチング素子駆動装置の作用効果について説明する。なお、図４は、ＭＯＳＦＥＴ５０がオフしている状態からオン状態に移行する際の、すなわち、ＭＯＳＦＥＴ５０がターンオンする際の、ドライバ回路２０によって供給されるドライブ電圧及びドレイン電流の変化を示す波形図である。
【００５０】
ＭＯＳＦＥＴ５０がオフしている状態では、ドライバ回路２０のオン側スイッチ２１がオフし、オフ側スイッチ２２がオンされている。この状態から、ＭＯＳＦＥＴ５０をオンさせようとするとき、オン側スイッチ２１がオンに切り換えられ、オフ側スイッチ２２がオフに切り換えられる。その結果、ＭＯＳＦＥＴ５０のゲートに、主電源１０側からの電源供給が開始される。図４では、このオン側スイッチ２１及びオフ側スイッチ２２のオン、オフ状態の切り換えが行われたタイミングを、時刻ｔ１として示している。
【００５１】
ＭＯＳＦＥＴ５０がオフ状態のとき、入力キャパシタ１３は、主電源１０によって充電される。このため、ドライバ回路２０がＭＯＳＦＥＴ５０をターンオンするために、オン側スイッチ２１をオンすると、ＭＯＳＦＥＴ５０のゲートに、主電源１０とほぼ同等の入力キャパシタ１３の高電位側電圧Ｖｄｒが印加される。このため、ＭＯＳＦＥＴ５０は素早くターンオンのためのスイッチングを開始し、スイッチング速度を高速化することができる。
【００５２】
ここで、入力キャパシタ１３に蓄積された電荷は、ＭＯＳＦＥＴ５０のゲートに注入されることにより減少する。入力キャパシタ１３の蓄積電荷が減少すると、主電源１０もしくはキャパシタ１１により補填される。しかし、入力キャパシタ１３と主電源１０もしくはキャパシタ１１との間には、所定のインピーダンスを有する入力インピーダンス素子１２が配置されている。このため、主電源１０もしくはキャパシタ１１から入力キャパシタ１３への電荷の移動に遅延が生じ、入力キャパシタ１３の放電速度は、補填速度を上回る。その結果、ドライバ回路２０と入力インピーダンス素子１２との間の中間電位である、入力キャパシタ１３の高電位側電圧Ｖｄｒは、図４に示すように、ドライバ回路２０がＭＯＳＦＥＴ５０のターンオン動作の開始時点（時刻ｔ１）から減少し始める。換言すれば、ドライバ回路２０から供給され、ＭＯＳＦＥＴ５０のゲートに印加されるドライブ電圧が減少し始める。そして、時刻ｔ２において、入力キャパシタ１３の放電速度が補填速度を下回るようになると、入力キャパシタ１３に電荷が蓄積され始めるため、それ以後、ドライブ電圧が上昇していく。
【００５３】
このように、入力キャパシタ１３及び入力インピーダンス素子１２は、ドライバ回路２０がＭＯＳＦＥＴ５０をターンオンするための動作を開始すると同時に、ドライバ回路２０のドライブ能力を低下させるように作用する。したがって、ＭＯＳＦＥＴ５０の出力電流のリンギングを効果的に抑制することができる。
【００５４】
図４には、本実施形態のスイッチング素子駆動回路により、ＭＯＳＦＥＴ５０をターンオンさせるときのドライブ電圧及びドレイン電流の変化の様子を実線により示している。また、比較例として、本実施形態のスイッチング素子駆動回路の構成から、入力インピーダンス素子１２及び入力キャパシタ１３を取り除いた場合の、ドライブ電圧及びドレイン電流の変化の様子を一転鎖線により示している。
【００５５】
比較例のように、入力インピーダンス素子１２及び入力キャパシタ１３が設けられていない構成では、ドライブ電圧は、図２の一点鎖線に示すように、主電源１０により規定される一定の電圧となる。このような構成では、ＭＯＳＦＥＴ５０のゲートに、主電源１０に規定される電圧が常に印加されるため、ドレイン電流の増加が急峻となり、大きなリンギングが発生してしまう。
【００５６】
それに対して、本実施形態の構成によれば、入力インピーダンス素子１２及び入力キャパシタ１３の作用により、時刻ｔ１直後からドライブ電圧を低下させることができるので、ドライバ回路２０のドライブ能力を一時的に低減させることができ、ｄｉ／ｄｔを抑制することができる。したがって、図２の実線に示すように、ドレイン電流のリンギングを抑制することができる。
【００５７】
加えて、時刻ｔ１において、ＭＯＳＦＥＴ５０のゲートに、ドライブ電圧の最大値を印加することができるので、ドレイン電流の立ち上がり、すなわちｄｉ／ｄｔを、従来の構成とほぼ同等にすることができる。換言すれば、高速スイッチングを実現することができる。
【００５８】
次に、入力キャパシタ１３の容量Ｃ２について定量的に説明する。ＭＯＳＦＥＴ５０のゲート容量をＣｇｓとし、時刻ｔ１以降のドライブ電圧をＶ（ｔ）とした場合、時刻ｔ１の前後で、電荷の総量は変化しないから、以下の数式４が成り立つ。
【数４】
0006361610.tif 000006
【００５９】
Ｖ（ｔ）はＭＯＳＦＥＴ５０のオン閾値電圧Ｖｔｈよりも常に大きくなくてはならないから、数式４をＶ（ｔ）について解いて、Ｖ（ｔ）＞Ｖｔｈとの条件を適用すると、数式５が成り立つ。
【数５】
0006361610.tif 000007
【００６０】
一方、Ｖ（ｔ）がＶｄｒに対して僅かでも低下すればドライブ能力の低減が見込めるが、例えば、Ｖ（ｔ）がＶｄｒの９０％より小さくなるようにするには、数式４をＶ（ｔ）について解いてＶ（ｔ）＜０．９Ｖｄｒを適用すればよく、数式６が成り立つ。
【数６】
0006361610.tif 000008
【００６１】
以上より、入力キャパシタ１３の容量Ｃ２は、ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓ、および、入力キャパシタ１３が十分充電された状態におけるドライバ回路２０とインピーダンス素子１２との間の中間電位Ｖｄｒに対して、数式７の関係を満たすようにすれば、上記した作用効果を奏することができる。
【数７】
0006361610.tif 000009
【００６２】
ここで、ドライブ電圧Ｖ（ｔ）＞Ｖｔｈを満たしても、Ｖ（ｔ）がＶｔｈ近傍の値をとる場合には、ドレイン電流の立ち上がり、すなわちｄｉ／ｄｔが小さくなりすぎてスイッチング損失が悪化する可能性がる。また、Ｖ（ｔ）のＶｄｒに対する低下率も、９０％よりもさらに小さい５０％程度とすると、さらなるリンギング抑制効果が期待できる。そのため、静電容量Ｃ２は数式８を満たすことがより好ましい。
【数８】
0006361610.tif 000010
【００６３】
ここで、Ｖ０は１＜Ｖ０＜２０を満たす定数である。なお、静電容量Ｃ２がＣ２＜３Ｃｇｓを満たすようにすれば、さらなるリンギング抑制効果を期待できる。
【００６４】
次に、入力インピーダンス素子１２のインピーダンスについて定量的に説明する。なお、本実施形態では、入力インピーダンス素子１２が抵抗値Ｒ２の抵抗器である場合について説明する。以下の説明では、静電容量の単位はＦ、抵抗値の単位はΩ、周波数の単位はＨｚである。
【００６５】
まず、抵抗値Ｒ２の下限について検討する。上記した作用効果を発揮するためには、ドレイン電流の立ち上がりの過渡期において、ドライバ回路２０のドライブ能力を抑制する必要がある。ドライブ能力の低下は入力キャパシタ１３の電荷が容量Ｃ２に規定される電荷量に達していないことによって実現できる。換言すれば、ドレイン電流の立ち上がり開始から完了までの時間であるスイッチング時間に対して、入力キャパシタ１３の充電時間が長くなければならない。
【００６６】
入力キャパシタ１３の充電時間は、充電時定数（＝Ｃ２Ｒ２）のｅ倍程度である。ここで、ｅはネイピア数である。よって、スイッチング時間の最小値が１０ｎｓであると仮定すれば、ｅＣ２Ｒ２＞１０×１０−９であり、これを整理すると数式９が成り立つ。
【数９】
0006361610.tif 000011
【００６７】
次いで、抵抗値Ｒ２の上限について検討する。ＭＯＳＦＥＴ５０は所定の周波数で周期的にオンオフするが、これはドライバ回路２０におけるオン側スイッチ２１のオンオフと同期している。ドライブ電圧、すなわち、入力キャパシタ１３の高電位側電圧Ｖｄｒは、オン側スイッチ２１がオフした後、再びオンするまでに、その最大値まで復帰していなければならない。
【００６８】
オン側スイッチ２１がオフした後、再びオンするまでの時間は、ＭＯＳＦＥＴ５０の駆動周波数であるキャリア周波数ｆとデューティ比Ｄとを用いて（１−Ｄ）／ｆと表すことができるから、入力キャパシタ１３の充電時間（＝ｅＣ２Ｒ２）との関係は数式１０のようになる。
【数１０】
0006361610.tif 000012
【００６９】
以上より、入力インピーダンス素子１２の抵抗値Ｒ２［Ω］は、入力キャパシタ１３の容量Ｃ2［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、数式１１の関係を満たすように設定することが好ましい。
【数１１】
0006361610.tif 000013
【００７０】
ただし、上記の例では、スイッチング時間の最小値を１０ｎｓと仮定したが、スイッチング時間が１０ｎｓよりも長いＭＯＳＦＥＴ５０に対しては、十分な充電時間を確保できない場合がある。
【００７１】
また、抵抗値Ｒ２の上限について、抵抗値Ｒ２が数式１０を満たすことが好適であることを示したが、これは、オン側スイッチ２１がオフした後、再びオンするまでの時間（１−Ｄ）／ｆに対して、入力キャパシタ１３の充電時間（＝ｅＣ２Ｒ２）が小さいことを示すものである。しかしながら、（１−Ｄ）／ｆ≒ｅＣ２Ｒ２の条件では、充電後の入力キャパシタ１３の高電位側電圧Ｖｄｒが安定しない虞がある。
【００７２】
よって、例えば、スイッチング時間が１０μｓよりも長いＭＯＳＦＥＴ５０に対しても有効であり、且つ、入力キャパシタ１３の高電位側電圧Ｖｄｒを十分に安定させるために、数式１２を満たすことが好ましい。
【数１２】
0006361610.tif 000014
【００７３】
なお、入力インピーダンス素子１２は、抵抗器のほか、例えば自己インダクタンスＬのコイルなどを採用してもよい。以下に、入力インピーダンス素子１２としてコイルを採用した例について説明する。以下の説明では、静電容量の単位はＦ、自己インダクタンスの単位はＨ、周波数の単位はＨｚである。また、ｅはネイピア数であり、πは円周率である。
【００７４】
まず、自己インダクタンスＬの下限について検討する。この場合、上記した第２実施形態に対して、入力キャパシタ１３の充電時定数Ｃ２Ｒ２を、２π（Ｃ２Ｌ）１／２に置換すればよい。すなわち、自己インダクタンスＬは、数式１３を満たすことが好ましい。
【数１３】
0006361610.tif 000015
【００７５】
次いで、自己インダクタンスＬの上限について検討する。上限についても、上記した第２実施形態に対して、入力キャパシタ１３の充電時定数Ｃ２Ｒ２を、２π（Ｃ２Ｌ）１／２に置換すればよい。すなわち、自己インダクタンスＬは、数式１４を満たすことが好ましい。
【数１４】
0006361610.tif 000016
【００７６】
以上より、インピーダンス素子１２の自己インダクタンスＬ［Ｈ］は、入力キャパシタ１３の容量Ｃ２［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、数式１５の関係を満たすように設定することが好ましい。
【数１５】
0006361610.tif 000017
【００７７】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００７８】
例えば、上記した第１実施形態において、ＭＯＳＦＥＴ５０をターンオフする場合に、ドライバ回路２０は、ＭＯＳＦＥＴ５０のゲートを並列回路３０を介してＭＯＳＦＥＴ５０のソースに接続した。しかしながら、ソースとほぼ同電位となる接続先であれば良く、接続先はソースそのものである必要はない。
【００７９】
例えば、図５に示すように、ＭＯＳＦＥＴ５０のソースに、負荷電流を検出するためのシャント抵抗７０を接続した場合、ドライバ回路２０は、ＭＯＳＦＥＴ５０をターンオフする際、ＭＯＳＦＥＴ５０ゲートを、並列回路３０を介して、シャント抵抗７０の下流側に接続するようにしても良い。また、図６に示すように、負荷電流検出のために、負荷電流に応じた大きさの磁束を発生するコイル７１を用いた場合に、そのコイル７１の下流側に接続するようにしても良い。
【００８０】
また、上記した第１実施形態では、数式２に示す範囲でキャパシタ３１の容量Ｃ１を設定することにより、ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓ、からの放電によりキャパシタ３１が充電されても、ゲート電位が、ＭＯＳＦＥＴ５０のオン閾値電圧Ｖｔｈを超えないようにした。
【００８１】
しかしながら、キャパシタ３１の容量Ｃ１の設定によらず、例えば、図７に示すように、ＭＯＳＦＥＴ５０のオン閾値電圧よりも低いツェナー電圧を有するツェナーダイオード８０をキャパシタ３１に対して並列に接続するようにしても良い。この構成によっても、ＭＯＳＦＥＴ５０のゲート容量Ｃｇｓからの放電により、キャパシタ３１の電位が上昇しても、ＭＯＳＦＥＴ５０のオン閾値電圧Ｖｔｈを超えないようにすることができる。
【００８２】
あるいは、ツェナーダイオード８０に代えて、図８に示すように、ＭＯＳＦＥＴ５０よりも低いオン閾値電圧を持つ、別のＭＯＳＦＥＴ８１をキャパシタ３１に並列に接続し、そのキャパシタ３１の高電位側の電圧をゲートに接続しても良い。この場合も、キャパシタ３１の充電により電位が上昇しても、その電位の上限をＭＯＳＦＥＴ８１のオン閾値電圧以下に抑えることができる。
【００８３】
また、この場合、ＭＯＳＦＥＴ８１が、キャパシタ３１が果たすべき作用を担い得る程度の大きさのゲート容量を備える場合、キャパシタ３１を省略することも可能である。
【００８４】
また、上記した第２実施形態において、キャパシタ１１を有する構成について示したが、このキャパシタ１１が配置されていない構成であっても上記の作用効果を奏することができる。ただし、キャパシタ１１は、主電源１０の電圧を安定化させるものであるから、キャパシタ１１を有していることが好ましい。
【００８５】
また、上記した第１及び第２実施形態において、ドライバ回路２０を、ＭＯＳトランジスタ２つで構成する例について示したが、ドライバ回路２０は、他のスイッチによって構成することも可能である。
【符号の説明】
【００８６】
１０…主電源
１２…入力インピーダンス素子
１３…入力キャパシタ
２０…ドライバ回路
３０…並列回路
４０…制御回路
５０…スイッチング素子
６０…負荷 
【図１】
0006361610.tif 000024
【図２】
0006361610.tif 000025
【図３】
0006361610.tif 000026
【図４】
0006361610.tif 000027
【図５】
0006361610.tif 000028
【図６】
0006361610.tif 000029
【図７】
0006361610.tif 000030
【図８】
0006361610.tif 000031