(57)【特許請求の範囲】
【請求項１】
スプリットゲートフラッシュメモリセルを有する集積回路であって、 
チャネル領域により互いに分離される第一および第二ソース／ドレイン領域を有し、前記チャネル領域が、前記第一ソース／ドレイン領域に隣接する第一部分および前記第二ソース／ドレイン領域に隣接する第二部分を有する半導体基板と、 
前記チャネル領域の前記第一部分上で隔てられ、且つ、選択ゲート誘電体により、前記チャネル領域の前記第一部分と分離される選択ゲートと、
前記チャネル領域の前記第二部分上で隔てられ、且つ、電荷トラップ誘電体構造により、前記チャネル領域の前記第二部分と分離されるメモリゲートと、
前記電荷トラップ誘電体構造により構築されるレッジ上に設置され、且つ、前記メモリゲートの側壁に沿って上向けに延伸する誘電体メモリゲート側壁スペーサと、
前記第二ソース／ドレイン領域に最も近い前記電荷トラップ誘電体構造の側壁凹部中に設置され、且つ、前記チャネル領域の前記第二部分の真上に位置する窒素フリー酸化物スペーサあるいは窒素フリースペーサを有することを特徴とする集積回路。
【請求項２】
前記電荷トラップ誘電体構造は、前記メモリゲートの内側壁に沿って上向けに延伸して、前記選択ゲートおよびメモリゲートの隣接する側壁を互いに分離し、且つ、前記側壁凹部の終端部に向けて前記メモリゲートの外側壁を越えて横方向に延伸して、前記レッジを構築することを特徴とする請求項１に記載の集積回路。
【請求項３】
前記窒素フリー酸化物スペーサあるいは前記窒素フリースペーサは、前記誘電体メモリゲート側壁スペーサの外側壁に沿って上方に延伸し、且つ、上表面を有し、
前記窒素フリー酸化物スペーサあるいは前記窒素フリースペーサはテーパ状で、前記第二ソース／ドレイン側に位置する高さは、前記誘電体メモリゲート側壁スペーサ側に位置する高さより低く、
前記窒素フリー酸化物スペーサあるいは窒素フリースペーサが設置される前記側壁凹部は、前記誘電体メモリゲート側壁スペーサ下方に延伸することを特徴とする請求項１に記載の集積回路。
【請求項４】
前記誘電体メモリゲート側壁スペーサは、前記レッジ上に設置される第一内側側壁スペーサ、および、前記レッジ上に設置され、且つ、前記第一内側側壁スペーサと接触する第二外側壁スペーサを有することを特徴とする請求項１に記載の集積回路。
【請求項５】
前記電荷トラップ誘電体構造は、第一誘電体層と第二誘電体層との間に挟まれる窒化物層、又は、第一誘電体層と第二誘電体層との間に挟まれる球状のシリコンドット層を有することを特徴とする請求項１に記載の集積回路。
【請求項６】
第１誘電体層の最も外側の端部、窒化物層の最も外側の端部、及び、第２誘電体層の最も外側の端部は、前記選択ゲートの外側壁に沿って延伸するラインで、第１最短距離、第２最短距離、及び第３最短距離を有し、
前記第２最短距離は、前記第１最短距離及び前記第３最短距離より短いことを特徴とする請求項１に記載の集積回路。
【請求項７】
前記第二ソース／ドレイン領域に隣接する前記窒素フリー酸化物スペーサの外側壁に沿って設置される窒化物スペーサを有することを特徴とする請求項１に記載の集積回路。
【請求項８】
一対のスプリットゲートフラッシュメモリセルを有する集積回路であって、 
コモンソース／ドレイン領域と、第一および第二独立ソース／ドレイン領域とを有し、前記第一および第二独立ソース／ドレイン領域が第一および第二チャネル領域により前記コモンソース／ドレイン領域とそれぞれ分離される半導体基板と、
前記第一および第二チャネル領域上でそれぞれ隔てられ、且つ、第一および第二選択ゲート誘電体により前記第一および第二チャネル領域とそれぞれ分離される第一および第二選択ゲートと、
前記第一および第二チャネル領域上でそれぞれ隔てられ、電荷トラップ誘電体構造により前記半導体基板と分離される第一および第二メモリゲートであり、前記電荷トラップ誘電体構造が、前記第一および第二選択ゲートの外壁に沿って上方に延伸して、前記選択ゲートの前記外壁と前記メモリゲート内壁を分離する、第一および第二メモリゲートと、
前記電荷トラップ誘電体構造により構築されるレッジ上に設置され、且つ、前記第一又は前記第二メモリの外側壁に沿って上向けに延伸する誘電体メモリゲート側壁スペーサと、
前記第一あるいは第二独立ソース／ドレイン領域に最も近い、前記電荷トラップ誘電体構造の側壁凹部中に設置され、窒素フリー酸化物スペーサあるいは窒素フリースペーサ、
を有することを特徴とする集積回路。
【請求項９】
前記電荷トラップ誘電体構造は、前記第一あるいは第二メモリゲートの外側壁から横方向で前記側壁凹部の終端部に向けて延伸して、前記レッジを構築し、
前記窒素フリー酸化物スペーサあるいは前記窒素フリースペーサは、前記誘電体メモリゲート側壁スペーサの外側壁に沿って上方に延伸するとともに、連続して下方に延伸し、前記半導体基板の上表面と接触することを特徴とする請求項８に記載の集積回路。
【請求項１０】
前記窒素フリー酸化物スペーサあるいは前記窒素フリースペーサの外側壁に沿って設置されるとともに、前記第一あるいは第二独立ソース／ドレイン領域に近接して設置される窒化物スペーサを有することを特徴とする請求項８に記載の集積回路。
【請求項１１】
スプリットゲートメモリデバイスの形成方法であって、
一対の選択ゲートを、半導体基板に形成する工程と、
電荷トラップ層を、前記半導体基板上、且つ、前記選択ゲートの外壁に沿って形成する工程と、
メモリゲートを前記電荷トラップ層上に形成する工程であり、前記メモリゲートは前記一対の選択ゲートの前記外壁に隣接するとともに、前記電荷トラップ層により、前記一対の選択ゲートの前記外壁と分離される工程と、
誘電体メモリゲートスペーサを、前記メモリゲートの外壁に沿って形成する工程と、
前記メモリゲートおよび前記誘電体メモリゲートスペーサにより被覆されない前記電荷トラップ層の一部を除去するとともに、前記メモリゲートスペーサの外壁下方で、前記電荷トラップ層中に側壁凹部を残す工程と、
前記誘電体メモリゲートスペーサの外壁に沿って延伸し、且つ、前記電荷トラップ層中で、前記側壁凹部中に延伸する窒素フリー酸化物スペーサあるいは窒素フリースペーサを形成する工程と、
を有することを特徴とする方法。
【請求項１２】
窒化物スペーサを、前記窒素フリー酸化物スペーサの外壁あるいは前記窒素フリースペーサの外壁に沿って形成する工程を有し、
前記窒素フリー酸化物スペーサの前記外壁あるいは前記窒素フリースペーサの前記外壁に沿って形成される前記窒化物スペーサが、前記半導体基板の論理領域上で、ゲート電極の側壁に沿って形成される側壁スペーサと同時に形成され、
前記論理領域は、前記スプリットゲートメモリデバイスが形成される前記半導体基板のメモリ領域と異なることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記窒素フリー酸化物スペーサあるいは窒素フリースペーサの外壁に沿って、窒化物スペーサを形成する工程を有し、
前記窒化物スペーサが形成された後、前記窒化物スペーサの辺縁と自己整合するソース／ドレイン領域を形成することを特徴とする請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みフラッシュメモリの窒素フリースペーサあるいは酸化物スペーサに関するものである。
【背景技術】
【０００２】
フラッシュメモリは、電気的に消去および快速な再プログラム化が可能な電子非揮発性コンピュータストレージ媒体である。現在、幅広く各種電子装置と設備中に用いられている。一般的なフラッシュメモリセルは、スタックゲートメモリセルおよびスプリットゲートメモリセルがある。スタックゲートメモリセルと比較して、スプリットゲートメモリセルは、高い注入効率、短チャネル効果に対する感受性の低さおよび過度な消去に対するよい耐性を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、埋め込みフラッシュメモリの窒素フリースペーサあるいは酸化物スペーサを提供する。
【課題を解決するための手段】
【０００４】
本発明は、スプリットゲートフラッシュメモリセルを有する集積回路に関する。いくつかの実施態様において、集積回路は、チャネル領域により互いに分離される第一および第二ソース／ドレイン領域を有する半導体基板を有する。チャネル領域は、第一ソース／ドレイン領域に隣接する第一部分および第二ソース／ドレイン領域に隣接する第二部分を有する。選択ゲートは、チャネル領域の第一部分上で隔てられ、且つ、選択ゲート誘電体により、チャネル領域の第一部分と分離される。メモリゲートは、チャネル領域の第二部分で隔てられ、且つ、電荷トラップ誘電体構造により、チャネル領域の第二部分と分離される。電荷トラップ誘電体構造は、メモリゲートの側壁に沿って上方に延伸して、選択ゲートおよびメモリゲートの隣接する側壁を互いに分離させる。酸化物スペーサまたは窒素フリースペーサが、第二ソース／ドレイン領域に最も近い電荷トラップ誘電体構造の側壁凹部中に設置される。
【０００５】
また本発明は、一対のスプリットゲートフラッシュメモリセルを有する集積回路に関連する。いくつかの実施態様において、集積回路は、コモンソース／ドレイン領域およびそれぞれ、第一および第二チャネル領域により、コモンソース／ドレイン領域から分離される第一および第二独立ソース／ドレイン領域を有する半導体基板を有する。第一および第二選択ゲートが、それぞれ、第一および第二チャネル領域上で隔てられ、且つ、それぞれ、第一および第二選択ゲート誘電体により、第一および第二チャネル領域と分離される。第一および第二メモリゲートが、それぞれ、第一および第二チャネル領域上で隔てられ、且つ、電荷トラップ誘電体構造により、半導体基板と分離される。電荷トラップ誘電体構造は、第一および第二選択ゲートの外壁に沿って上向けに延伸して、メモリゲートの内壁から、選択ゲートの外壁を分離する。酸化物スペーサあるいは窒素フリースペーサが、第一あるいは第二独立ソース／ドレイン領域に最も近い電荷トラップ誘電体構造の側壁凹部中に設置される。
【０００６】
本発明は、いくつかの実施態様において、スプリットゲートメモリデバイスの形成方法に関連する。この方法において、一対の選択ゲートが半導体基板上に形成される。電荷トラップ層が、半導体基板上で、且つ、選択ゲートの外壁に沿って形成される。メモリゲートが、電荷トラップ層上に形成される。メモリゲートは、一対の選択ゲートの外壁に隣接し、且つ、電荷トラップ層により、一対の選択ゲートの外壁から分離される。メモリゲートスペーサが、メモリゲートの外壁に沿って形成される。メモリゲートおよびメモリゲートスペーサにより被覆されない電荷トラップ層の一部が除去されて、メモリゲートスペーサの外壁下方の電荷トラップ層中に沿置く壁凹部を残す。その後、酸化物スペーサあるいは窒素フリースペーサが、メモリゲートスペーサの外壁に沿って形成される。酸化物スペーサあるいは窒素フリースペーサが、電荷トラップ層中の側壁凹部中に延伸する。
【発明の効果】
【０００７】
本発明により、不必要な電荷の捕獲を制限するとともに、且つ、フラッシュメモリセルの長時間の優良なパフォーマンスを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明のいくつかの実施態様による一対のスプリットゲートフラッシュメモリセルの断面図である。
【図２】いくつかの実施態様によるスプリットゲートメモリセルの形成方法の工程図である。
【図３】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図４】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図５】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図６】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図７】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図８】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図９】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１０】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１１】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１２】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１３】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１４】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１５】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１６】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１７】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１８】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【図１９】いくつかの実施態様によるスプリットゲートフラッシュメモリセルの形成方法の各種製造段階の断面図である。
【発明を実施するための形態】
【０００９】
以下の開示は、多くの異なる実施態様を提供して、各種実施例に応じた異なる特徴を有する。本発明の説明を分かりやすくするために、素子およびその配置の特定の例を挙げている。もちろん、これらは単なる例であり、本発明はこれに限定されない。たとえば、以下で記述される第一特徴を第二特徴上に形成するというのは、第一および第二特徴が直接つながる実施態様、および、追加特徴が第一および第二特徴に加わり、第一および第二特徴が直接つながらない実施態様を含む。このほか、本発明は、各種範例で、参照符号および／または表示を繰り返す。この繰り返しは、本開示を簡潔、且つ、分かりやすくするためのものであり、各種実施態様および／または構造間の関係であると解釈されるべきではない。  
【００１０】
さらに、空間相関用語、たとえば、 “下” “下方” “下部” “上方” “上”等は、一素子あるいは特徴ともう一つの素子特徴との関係を図面中で分かりやすくするために用いられる。装置は異なる方位に回転し(９０度かその他の方位に回転する)、ここで使用される空間相関形容詞も、同じように解釈される。
【００１１】
現代の集積回路(ICs)は、通常、単一基板やダイ上に設置される論理装置および組み込みメモリを有する。このようなＩＣ中に含まれる一種の組み込みメモリは、スプリットゲートフラッシュメモリである。スプリットゲートメモリセルは、半導体基板中に設置され、且つ、チャネル領域により互いに分離されるソース領域およびドレイン領域を有する。選択ゲート (ＳＧ)は、ドレインに最も近いチャネル領域の第一部分上に設置され、且つ、ＳＧ誘導体により、チャネル領域と分離される。メモリゲート (ＭＧ)は、ＳＧの側壁に隣接し、且つ、ソースに最も近いチャネル領域の第二部分上に設置されるとともに、電荷トラップ誘電体層により、チャネル領域と分離される。ダイ上に論理装置を形成する期間中、挿入物として形成される窒化物スペーサは、電荷トラップ誘電体層の側壁に沿って、且つ、ソースに最も近いチャネル領域上に形成される。
【００１２】
操作期間中、ＳＧが起動されて、電流が、チャネル領域を流れる(たとえば、負の電荷電子流を、ソースおよびドレイン領域間で流動させる)。ＳＧが起動されるとき、大きい正の電圧がＭＧに加えられ、これにより、チャネル領域からＭＧに電子を引き込む。これらの電子のいくつかは、電荷トラップ層に埋め込まれ、これにより、メモリセルのスレショルド電圧 (Ｖｔ)を変化させる。生成されたＶｔは、セルに保存されるデータ状態に対応する。たとえば、所定量以上の電荷が電荷トラップ層で留まる場合 (たとえば、Ｖｔの大きさが所定のＶｔより大きい場合)、セルは、第一データ状態を保存するということである(たとえば、論理 “0”)。所定の量以下の電荷が電荷トラップ層で留まる場合 (たとえば、Ｖｔの大きさは所定のＶｔ以下である場合)、セルは、第二データ状態を保存するということである(たとえば、論理 “1”)。適当なバイアス条件をセルに与えることにより、電子が電荷トラップ層上に設置されて(あるいは、電荷トラップから除去されて)、セルのデータ状態に対応するように設定される。この方法で、データがメモリセルに書き込まれ、メモリセルから読み取ることができる。
【００１３】
電荷トラップ誘電体の側壁に沿って設置され、且つ、チャネル領域上にある窒化物スペーサは、電荷蓄積と除去異常を生じる。セルが、さらに多くの読み書き操作を実行するとき、これらの異常が、さらに顕著になる傾向がある。たとえば、チャネル領域上に窒化物スペーサが存在するせいで、特に、セルが老化し、且つ、さらに多くの読み書き操作が実行されたとき、窒化物スペーサは、不必要に電荷を捕らえ、且つ、期待値からセルのＶｔをシフトする傾向がある。  
【００１４】
本発明は、スプリットゲートフラッシュメモリセルに関し、窒素フリースペーサあるいは酸化物スペーサの任意のひとつは、電荷トラップの影響を受けず、ソースに最も近い電荷トラップ層の側壁凹部中に挿入される。よって、この挿入されたスペーサは、チャネル領域の外辺縁部分上で、直接、電荷トラップ層の側壁凹部に沿って延伸するとともに、ＭＧ側壁 (あるいは、ＭＧスペーサ側壁に沿って)に沿って、上向けに延伸することができる。これにより、望まれない電荷トラップの発生を制限する。いくつかの実施態様において、窒化物スペーサがまだスプリットゲートフラッシュメモリに存在する場合、挿入されたスペーサは、効果的に、窒化物側壁スペーサを外側に“押す” ので、窒化物スペーサは、チャネル領域上で存在しないことになる。この方法において、窒素フリースペーサあるいは酸化物スペーサは、不必要な電荷の捕獲を制限するとともに、且つ、フラッシュメモリセルの長時間の優良なパフォーマンスを提供する。
【００１５】
図１は、いくつかの実施態様による半導体基板１０８上に設置される一対のスプリットゲートメモリセルを有する集積回路１００の断面図である。一対のスプリットゲートメモリセルは、別々のデータ状態を保存するとともに、対称軸１０３にとって、通常は互いのミラー構造である第一メモリセル１０２ａおよび第二メモリセル１０２ｂを有する。一般に、集積回路１００は、数百、数千、数百万、数十億などのこのようなメモリセルメモリセルを有するが、簡潔、且つ、分かりやすくするため、単一ペアとして描写される。  
【００１６】
第一および第二メモリセル１０２ａおよび１０２ｂは、それぞれ、第一および第二独立ソース領域１０４ａ、１０４ｂおよび第一および第二メモリセル間で共有されるコモンドレイン領域１０６を有する。理解できることは、領域１０６は“コモンドレイン領域”と称し、領域１０４ａ、１０４ｂは“独立ソース領域”と称するが、ある操作モードおよび／あるいはその他の実施例において、これらの領域の機能は反転して、“コモンドレイン１０６”はコモンソース領域となり、且つ、“独立ソース領域１０４ａ、１０４ｂ” は独立ドレイン領域となる。よって、このような状況において、 “ソース”および“ドレイン”という用語は互換性があり、且つ、一般に、 “ソース／ドレイン”領域と称される。
【００１７】
第一および第二メモリセル１０２ａおよび１０２ｂは、さらに、それぞれ、第一および第二選択ゲート１１０ａおよび１１０ｂ、および、第一および第二メモリゲート１１２ａおよび１１２ｂを有する。第一選択ゲート１１０ａおよび第一メモリゲート１１２ａが、第一独立ソース領域１０４ａおよびコモンドレイン領域１０６を分離する第一チャネル領域１１４ａ上に設置される。第二選択ゲート１１０ｂおよび第二メモリゲート１１２ｂが、第二独立ソース領域１０４ｂおよびコモンドレイン領域１０６を分離する第二チャネル領域１１４ｂ上に設置される。第一選択ゲート１１０ａおよび第一メモリゲート１１２ａのそれぞれの側壁は独立ソース領域１０４ａにより近い方が外側壁または外壁と定義され、コモンドレイン領域１０６により近い方が内側壁または内壁と定義される。第二選択ゲート１１０ｂおよび第二メモリゲート１１２ｂのそれぞれの側壁は、独立ソース領域１０４ｂにより近い方が外側壁または外壁と定義され、コモンドレイン領域１０６により近い方が外側壁または内壁と定義される。  
【００１８】
選択ゲート誘電体１１６ａ、１１６ｂは、たとえば、二酸化ケイ素あるいは高誘電率材料で形成され、第一および第二選択ゲート１１０ａおよび１１０ｂ下に設置されるとともに、第一および第二選択ゲートを、半導体基板１０８から分離する。電荷トラップ誘電体構造１１８ａ、１１８ｂは、第一および第二メモリゲート１１２ａおよび１１２ｂを、半導体基板１０８から分離する。よって、第一および第二メモリゲート１１２ａおよび１１２ｂは、電荷トラップ誘電体構造１１８ａ、１１８ｂの上表面に対応するレッジ上に設置される。電荷トラップ誘電体構造１１８ａ、１１８ｂは、さらに、互いに隣接する、第一選択ゲート１１０ａの側壁（外側壁または外壁）と第一メモリゲート１１２ａの側壁（内側壁または内壁）との間、および、互いに隣接する、第二選択ゲート１１０ｂの側壁（外側壁または外壁）と第二メモリゲート１１２ｂの側壁（内側壁または内壁）との間で、垂直に上方に（側壁に沿って）延伸して、それらの間を分離している。いくつかの実施態様において、電荷トラップ誘電体構造１１８ａ、１１８ｂは、それぞれ、第一および第二メモリゲート１１２ａおよび１１２ｂの内側壁からそれらの外側壁を越えて横方向に延伸して、前記レッジを構築する。 
【００１９】
いくつかの実施態様において、電荷トラップ誘電体構造１１８ａ、１１８ｂは、２つの誘電体層１１７、１２１ (たとえば、酸化物層)間に挟まれる電荷トラップ層１１９ (たとえば、窒化物層あるいはランダムに配列された球状シリコンドットの層)を有する。第一および第二メモリセル１０２ａおよび１０２ｂの操作期間中、誘電体層１１７、１２１が構造化されて、電荷トラップ層１１９に出入りする電子トンネルを促進する。これにより、電荷トラップ層１１９は、離散方式でスプリットゲートフラッシュメモリセル１０２ａ、１０２ｂのスレショルド電圧を変化させる、捕獲された電子を保持できる。離散方式は、スプリットゲートフラッシュメモリセル１０２ａ、１０２ｂ中に保存される異なるデータ状態に対応する。
【００２０】
メモリゲート側壁スペーサ１２０ａ、１２０ｂが、電荷トラップ誘電体構造１１８ａ、１１８ｂの上表面により形成されるレッジの外辺縁に設置される。いくつかの実施態様において、メモリゲート側壁スペーサ１２０ａ、１２０ｂは、第一内部メモリゲートスペーサ１２２および第二外部メモリゲートスペーサ１２４を有する。第一メモリゲートスペーサ１２２が、第一および第二メモリゲート１１２ａおよび１１２ｂのレッジ上に設置されるとともに、第一および第二メモリゲート１１２ａおよび１１２ｂの外壁に沿って延伸する。  第二メモリゲートスペーサ１２４が、電荷トラップ誘電体構造１１８ａ、１１８ｂ上に設置されるとともに、第一メモリゲートスペーサ１２２の外壁に沿って延伸する。  
【００２１】
窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂが、電荷トラップ誘電体構造１１８ａ、１１８ｂの側壁凹部中に形成されるとともに、チャネル領域１１４ａ、１１４ｂの外辺縁上で、第二メモリゲートスペーサ１２４の、独立ソース領域１０４ａ、１０４ｂに最も近い外側壁に沿って上向けに延伸する。電荷トラップ誘電体構造１１８ａ、１１８ｂの側壁は、第一および第二独立ソース領域１０４ａ、１０４ｂ側に位置する側壁と、コモンドレイン領域１０６側に位置する側壁を含んでいる。電荷トラップ誘電体構造１１８ａ、１１８ｂの側壁凹部は、第一および第二独立ソース領域１０４ａ、１０４ｂ側に位置する側壁を電荷トラップ誘電体構造１１８ａ、１１８ｂの内部に向かって凹んだ部分である。独立ソース領域１０４ａ、１０４ｂに最も近いチャネル領域１１４ａ、１１４ｂは、チャネル領域１１４ａ、１１４ｂのうち、独立ソース領域１０４ａ、１０４ｂに最も近い部分を示しており、図１の例では、第一および第二独立ソース領域１０４ａ、１０４ｂ側に位置する、独立ソース領域１０４ａ、１０４ｂの外縁部分である。すなわち、電荷トラップ誘電体構造１１８ａ、１１８ｂの側壁凹部は、チャネル領域１１４ａ、１１４ｂのうち、独立ソース領域１０４ａ、１０４ｂに最も近い部分である、独立ソース領域１０４ａ、１０４ｂの外縁部分に形成されている。
窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂは、選択ゲート１１０ａ、１１０ｂ (１２８ａ、１２８ｂを参照)の内壁に沿って設置され、且つ、ＳＧ誘電体１１６ａ、１１６ｂ中の側壁凹部中に延伸する。窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂは、それぞれ、テーパ状で、メモリゲート側壁スペーサ１２０ａ、１２０ｂで、第一高さを有する上表面を有し、且つ、第一および第二独立ソース領域１０４ａ、１０４ｂに近い箇所に、第一高さより減少した第二高さを有する。つまり、第二ソース／ドレイン側に位置する、窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂの高さ（第二高さ）は、メモリゲート側壁スペーサ１２０ａ、１２０ｂ側に位置する、窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂの高さ（第一高さ）より低い。
【００２２】
窒化ケイ素 (たとえば、Si3N4)あるいは酸窒化けい素 (SiOxNy)で形成される窒化物側壁スペーサ１３０ａ、１３０ｂが、窒素フリーあるいは酸化物スペーサ１２６ａ、１２６ｂの外壁に沿って延伸する。層間誘電体 (ＩＬＤ)１３２、たとえば、二酸化ケイ素あるいは低誘電率材料が構造上に設置され、コンタクト１３４が、ＩＬＤ層１３２により下方に延伸して、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６の上方領域で、シリサイド層１３６と接触させる。
【００２３】
酸化物スペーサ層あるいは窒素フリースペーサ１２６ａ、１２６ｂを、チャネル領域１１４ａ、１１４ｂの辺縁部分に設置することにより、スペーサ１２６ａ、１２６ｂが、窒化物側壁スペーサ１３０ａ、１３０ｂを外側に“押し” 、窒化物側壁スペーサ１３０ａ、１３０ｂにより生じる望まれない電荷トラップを制限する。よって、メモリセル１０２ａ、１０２ｂの寿命中のＶｔ劣化が制限される。 
【００２４】
図２を参照し、いくつかの実施態様による集積回路の製造方法２００のフローチャートを説明する。 
【００２５】
ステップ２０２において、一対の選択ゲートを、半導体基板上に形成する。
【００２６】
ステップ２０４において、電荷トラップ層を、一対の選択ゲート上と半導体基板上に形成する。その後、メモリゲート層を、電荷トラップ層上に形成する。
【００２７】
ステップ２０６において、第一メモリゲートスペーサ層を、共形で（conformally）、メモリゲート層上に形成する。
【００２８】
ステップ２０８において、第一メモリゲートスペーサ層およびメモリゲート層をエッチバック（etch back）し、メモリゲート前駆体 (precursors)および第一メモリゲートスペーサを構築する。メモリゲート前駆体を、一対の選択ゲートの外壁に沿って、且つ、選択ゲートの隣接する側壁間に形成する。第一メモリゲートスペーサをメモリゲート前駆体中のレッジに沿って設置する。レッジは、メモリゲート前駆体の外壁に位置する。
【００２９】
ステップ２１０において、メモリゲート前駆体を凹ませて、電荷トラップ層の側壁を露出するとともに、一対の選択ゲートの外壁に沿ってメモリゲートを形成する。
【００３０】
ステップ２１２において、第二メモリゲートスペーサを、第一メモリゲートスペーサの側壁と電荷トラップ層の露出した側壁に沿って形成する。
【００３１】
ステップ２１４において、残りのメモリゲート材料を、隣接する選択ゲートの隣接する側壁間から除去する。
【００３２】
ステップ２１６において、メモリゲートおよびメモリゲートスペーサにより被覆されない電荷トラップ層の一部を除去する。
【００３３】
ステップ２１８において、酸化物スペーサあるいは窒素フリースペーサを、第二メモリゲートスペーサの側壁、および、電荷トラップ層の外壁に沿って形成する。酸化物あるいは窒素フリースペーサを、第二メモリゲートスペーサ下方に延伸する。
【００３４】
ステップ２２０において、窒化物側壁スペーサを、選択ゲートの内壁および酸化物あるいは窒素フリースペーサの外壁に沿って形成する。
【００３５】
ステップ２２２において、イオン注入操作を実行し、ソース／ドレイン領域を形成する。たとえば、ニッケルシリサイド等のシリサイド層を、ソース／ドレイン領域上に形成する。
【００３６】
ステップ２２４において、ＩＬＤ層を、構造上に形成する。その後、構造を平坦化し、ＩＬＤ層を通過するコンタクトを形成し、オーム的に（ohmically）ソース／ドレイン領域に接続する。
【００３７】
上記により本実施形態に係る製造方法２００を説明したが、一連のステップあるいは事象の説明順序は、上記の順序に制限されない。たとえば、いくつかのステップは、異なる順序で実行されてもよく、また同時に実行されてもよい。全ての描写される工程が、全ての工程を行うことを、一つ以上の態様や実施例で制限されることなく、上記ステップは別々の工程で行われてもよく、段階的に実行されてもよい。
【００３８】
図３〜図１９は、いくつかの実施態様による一対のスプリットゲートメモリセルの形成方法の断面図である。図３〜図１９は、方法２００に関連して記述されているが、図３〜図１９で開示される構造はこのような方法に限定されない。 
【００３９】
図３は、いくつかの実施態様によるステップ２０２に対応する断面図３００である。  
【００４０】
断面図３００に示されるように、半導体基板１０８が提供される。選択ゲート誘電体層１１６’が半導体基板１０８上に形成され、選択ゲート層が選択ゲート誘電体層１１６’上に形成される。その後、選択ゲート (ＳＧ)ハードマスク３０２ａ、３０２ｂが選択ゲート層上に形成されるとともに、一対の選択ゲート１１０ａ、１１０ｂを形成するために、ＳＧハードマスクによりエッチを実行する。いくつかの実施態様において、リソグラフィ工程によって、ＳＧハードマスク３０２ａ、３０２ｂが形成され、フォトレジスト液層が選択ゲート層に塗布され、リソグラフィにより、フォトレジストが選択的に光に露出される。露出後のレジストは、その後、現像されて、ＳＧハードマスク３０２ａ、３０２ｂを構成するかあるいは、窒化物層あるいは別の層をパターン化して、ＳＧハードマスク３０２ａ、３０２ｂを構成する。
【００４１】
半導体基板１０８は、ｎ型かｐ型で、且つ、たとえば、シリコンウェハ、たとえば、Si バルクウェハあるいはシリコンオンインシュレーター (ＳＯＩ)ウェハである。ＳＯＩウェハである場合、ＳＯＩ基板は、高品質シリコンのアクティブ層を有し、且つ、アクティブ層は、埋め込み酸化層により、ハンドルウェハと分離される。選択ゲート誘電体層１１６’は、酸化物、たとえば、二酸化ケイ素あるいは高誘電率材料である。選択ゲート１１０ａ、１１０ｂは、導電材料、たとえば、ドープポリシリコンで形成される。いくつかの実施態様において、ＳＧハードマスク３０２ａ、３０２ｂは、通常、窒素を含み、且つ、窒化ケイ素である。
【００４２】
図４は、いくつかの実施態様によるステップ２０４に対応する断面図４００である。  
【００４３】
断面図４００に示されるように、電荷トラップ層１１８’が、ＳＧハードマスク３０２ａ、３０２ｂの側壁、選択ゲート１１０ａ、１１０ｂの側壁、及びＳＧ誘電体層１１６’の側壁に沿って、ＳＧハードマスク３０２ａ、３０２ｂの上表面上に形成される。その後、メモリゲート (ＭＧ)層１１２’が、電荷トラップ層１１８’の上表面および側壁上に形成される。 
【００４４】
いくつかの実施態様において、プラズマ増強化学蒸着 (ＰＥＣＶＤ)により、電荷トラップ層１１８’が形成される。いくつかの実施態様において、電荷トラップ層１１８’は、二個の二酸化けい素層間に挟まれる電荷トラップ窒化ケイ素層を有して、通常、ＯＮＯ層と称される三層スタックを形成する。その他の実施態様において、電荷トラップ層１１８’は、シリコンリッチ窒化膜あるいはシリコンナノ粒子ドット層あるいは、これに限定されないが、各種化学量論におけるシリコン、酸素および窒素を含む任意の膜を有する。いくつかの実施態様において、ＭＧ層１１２’は、たとえば、ドープポリシリコンあるいか金属である。ＭＧ層１１２’は、蒸着技術、たとえば、化学気相蒸着 (ＣＶＤ)あるいは物理気相蒸着 (ＰＶＤ)により形成される。
【００４５】
図５は、いくつかの実施態様によるステップ２０６に対応する断面図５００である。
【００４６】
断面図５００に示されるように、第一メモリゲートスペーサ層１２２’が、メモリゲート層１１２’の上表面および側壁上に形成される。第一メモリゲートスペーサ層１２２’は、たとえば、 窒化ケイ素で形成されるコンフォーマル層である。いくつかの実施態様において、第一メモリゲートスペーサ層１２２’が、プラズマ増強化学蒸着 (ＰＥＣＶＤ)、化学気相蒸着 (ＣＶＤ)あるいは物理気相蒸着 (ＰＶＤ)により形成される。 
【００４７】
図６は、いくつかの実施態様によるステップ２０８に対応する断面図６００である。
【００４８】
断面図６００に示されるように、第一ＭＧスペーサ１２２が、直接、メモリゲート前駆体１１２ａ、１１２ｂ’の側壁に沿って形成される。いくつかの実施態様において、異方性エッチング（第一エッチング）６０２を実行することにより、第一メモリゲートスペーサ層１２２’およびメモリゲート層１１２’をエッチバックして、第一ＭＧスペーサ１２２およびメモリゲート前駆体１１２ａ、１１２ｂ’を形成する。 
【００４９】
図７は、いくつかの実施態様によるステップ２１０に対応する断面図７００である。  
【００５０】
断面図７００に示されるように、第二エッチング７０２が実行されて、メモリゲート前駆体１１２ａ、１１２ｂ’を凹ませ、メモリゲート１１２ａ、１１２ｂを形成する。第二エッチチング７０２の期間中、第一メモリゲートスペーサ１２２は、メモリゲート１１２ａ、１１２ｂの上方の角部を保護する。いくつかの実施態様において、ドライエッチャント (たとえば、ＲＩＥエッチ、プラズマエッチ等)あるいはウェットエッチャント (たとえば、フッ化水素酸)を用いて、第二エッチング７０２が実行される。第二エッチング７０２は、メモリゲート前駆体を凹ませて、選択ゲート１１０ａ、１１０ｂとほぼ同じ高度にする。第二エッチング７０２に用いられるエッチャントは、電荷トラップ層１１８’に対し高い選択性を有するので、電荷トラップ層１１８’にダメージを与えない。
【００５１】
図８は、いくつかの実施態様によるステップ２１２に対応する断面図８００である。  
【００５２】
断面図８００に示されるように、第二ＭＧスペーサ１２４が、直接、第一メモリゲートスペーサ１２２の外壁上に形成されるとともに、電荷トラップ層１１８’上に位置する。第二ＭＧスペーサ１２４が、第一ＭＧスペーサ１２２の外壁に沿って延伸する。いくつかの実施態様において、窒化物層を構造全体上に蒸着し、異方性エッチングを実行して、第二ＭＧスペーサ１２４を形成する。いくつかの実施態様において、第二ＭＧスペーサ１２４は、窒化ケイ素を有する。ＭＧスペーサの材料は、メモリゲート１１２ａ、１１２ｂ上と電荷トラップ誘電体層１１８’の露出側壁に存在してもよい。
【００５３】
図９および図１０は、いくつかの実施態様によるステップ２１４に対応する断面図９００および１０００である。  
【００５４】
断面図９００ (図９)に示されるように、マスク９０４が、構造上でパターン化され、且つ、マスク９０４が適用な位置にあり、第三エッチング９０２が実行されて、隣接する選択ゲート１１０ａと選択ゲート１１０ｂとの間から、残りのＭＧ材料を除去する。 これにより図１０の構造が得られる。各種実施態様において、第三エッチング９０２に用いられるエッチャントは、ドライエッチャント (たとえば、ＲＩＥエッチ、プラズマエッチ等)あるいはウェットエッチャント (たとえば、フッ化水素酸)である。 
【００５５】
図１０および図１１は、いくつかの実施態様によるステップ２１６に対応する断面図１０００、１１００である。  
【００５６】
断面図１０００(図１０)に示されるように、マスク９０４はすでに除去され、その後、第四エッチング１００２が実行されて、電荷トラップ層１１８’の露出部分 (すなわち、メモリゲート１１２ａ、１１２ｂおよび第一および第二ＭＧスペーサ１２２、１２４により被覆されない電荷トラップ層１１８’の一部)を除去する。いくつかの実施態様において、第四エッチング１００２が、ドライエッチャント (たとえば、ＲＩＥエッチ、プラズマエッチ等)あるいはウェットエッチャント (たとえば、フッ化水素酸)を用いて実行され、これにより、図１１の構造になる。   
【００５７】
図１１から分かるように、第四エッチング１００２は、電荷トラップ誘電体層１１８’の一部を除去して、半導体基板１０８の上表面を露出する。第四エッチング１００２は、さらに、電荷トラップ誘電体構造１１８ａ、１１８ｂ中に、外側壁凹部１１０２を形成する。これらの外側壁凹部１１０２は、円弧形の断面輪郭あるいは凹面の断面輪郭を有する。いくつかの実施態様において、第四エッチング１００２は、さらに、ＳＧ誘電体１１６ａ、１１６ｂ中に、内側壁凹部１１０４を形成する。これらの側壁凹部切り取りの下方構造における切り取り量は、変化が大きい。たとえば、いくつかの実施態様において、外側壁凹部１１０２は、第一ＭＧスペーサ１２２の真下を終端となし、内側に凹ませた表面を有するが、その他の実施態様において、外側壁凹部１１０２は、第二ＭＧスペーサ１２４真下を終端として内側に凹ませた表面を有する。凹ませた部分の終端部分が、凹んだ表面のうち、選択ゲート誘電体１１６の最も内側に位置する。
【００５８】
図１２は、いくつかの実施態様によるステップ２１８に対応する断面図１２００である。   
【００５９】
図１２に示されるように、酸化物スペーサ層あるいは窒素フリースペーサ層１２６’が、構造上に形成される。酸化物スペーサ層あるいは窒素フリースペーサ層１２６’は、内側と外側壁凹部１１０２、１１０４を全てあるいは部分的に充填するコンフォーマル層である。いくつかの実施態様において、酸化物スペーサ層は、二酸化ケイ素で形成され、且つ、化学気相蒸着 (ＣＶＤ)、プラズマ気相蒸着 (ＰＶＤ)、スピンオン技術あるいはその他の適当な技術により形成される。窒素フリースペーサ層は、窒素が存在しない誘電体層 である。
【００６０】
図１３は、いくつかの実施態様によるステップ２１８に対応する断面図１３００である。   
【００６１】
図１３に示されるように、第五エッチング１３０２が実行されて、第二ＭＧスペーサ１２４の外壁に沿って、酸化物スペーサあるいは窒素フリースペーサ１２６ａ、１２６ｂを形成する。第五エッチングは、さらに、酸化物スペーサあるいは窒素フリースペーサ１２８ａ、１２８ｂを、選択ゲート１１０ａ、１１０ｂの内壁上に残してもよい。いくつかの実施態様において、第五エッチ１３０２は、異方性エッチング、たとえば、高垂直性プラズマエッチである。
【００６２】
図１４は、いくつかの実施態様によるステップ２２０に対応する断面図１４００である。   
【００６３】
断面図１４００に示されるように、窒化物スペーサ材料１３０’が構造上に形成される。いくつかの実施態様において、側壁スペーサ材料１３０’は窒化ケイ素である。いくつかの実施態様において、窒化物スペーサ材料１３０’は、半導体基板１０８の論理領域上で、ゲート電極の側壁に沿って形成される側壁スペーサと同時に形成される。論理領域は、スプリットゲートメモリデバイスが形成されるメモリ領域から分離される。
【００６４】
図１５は、いくつかの実施態様によるステップ２２０に対応する断面図１５００である。   
【００６５】
断面図１５００に示されるように、窒化物スペーサ材料１３０’がエッチングされて、酸化物スペーサ層あるいは窒素フリースペーサ層１２６の外壁に沿って延伸する窒化物側壁スペーサ１３０ａ、１３０ｂを形成する。酸化物スペーサあるいは窒素フリースペーサ１２６ａ、１２６ｂを、ソース／ドレイン領域間のチャネル領域に設置することにより、スペーサ１２６ａ、１２６ｂにより窒化物側壁スペーサ１３０ａ、１３０ｂを外側に向かって押す。 これにより、最終装置中の望まれない電荷トラップの発生を制限する。 
【００６６】
図１６は、いくつかの実施態様によるステップ２２２に対応する断面図１６００である。  
【００６７】
断面図１６００に示されるように、イオン注入１６０２が実行されて、半導体基板１０８中に、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６を形成する。シリサイド層１３６が、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６上に形成されて、独立ソース領域とコモンドレイン領域へのオーム接続を促進する。このほか、イオン注入以外に、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６が、高濃度層を構造上に形成し、ドーパントを高濃度層から基板に外向けに拡散させることにより形成されてもよい。いくつかの実施態様において、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６は、窒化物スペーサ１３０ａ、１３０ｂあるいは窒素フリーあるいは酸化物スペーサ１２６、１２８のエッジに自己整列（self-aligned）している。
【００６８】
図１７は、いくつかの実施態様によるステップ２２４に対応する断面図１７００である。 
【００６９】
断面図１７００に示されるように、中間誘電体 (ＩＬＤ)層１３２、たとえば、低誘電率材料が形成されて、シリサイド層１３６上の空間を充填するとともに、ワークピースを被覆する。さらに、図１７と図１８に示されるように、平坦化プロセスが図１７の構造に実行されて、ＣＭＰ平面１７０２に到達する。
【００７０】
図１８は、いくつかの実施態様によるステップ２２４に対応する断面図１８００である。
【００７１】
図１８に示されるように、平坦化プロセスが実行されて、選択ゲート１１０ａ、１１０ｂ、メモリゲート１１２ａ、１１２ｂ、 電荷トラップ誘電体構造１１８ａ、１１８ｂ、第一メモリゲートスペーサ１２２、および第二メモリゲートスペーサ１２４を形成する。これらの構造は、水平面１７０２に沿って平坦化される上表面を有する。図１７を参照すると、平坦化が実行される前の水平面１７０２を説明する。注意すべきことは、半導体基板１０８上表面上の水平面１７０２の空間は、実施に基づいて大きく変化する。たとえば、いくつかのその他の実施態様において、平坦化が終了した水平面１７０２は描写より高く、一部あるいはすべてのＳＧハードマスク３０２ａ、３０２ｂを最終製造構造の適当な位置に残す。しかし、その他の実施態様において、水平面１７０２は描写より低く、さらに大きい部分の描写構造を除去する。たとえば、スペーサ１２６ａ、１２６ｂの上部分をできる限り除去して、平坦な上表面を有するスペーサ１２６ａ、１２６ｂを残す。
【００７２】
図１９は、いくつかの実施態様によるステップ２２４に対応する断面図１９００である。
【００７３】
断面図１９００に示されるように、コンタクト１３４が、ＩＬＤ層１３２を経て、独立ソース領域１０４ａ、１０４ｂおよびコモンドレイン領域１０６に延伸して形成される。いくつかの実施態様において、コンタクト１３４は、金属、たとえば、銅、金あるいはタングステンを有する。いくつかの実施態様において、コンタクト１３４が、パターン化エッチを実行することにより形成されて、ＩＬＤ層１３２中に開口を形成し、その後、金属により開口を充填する。
【００７４】
上記のとおり、本発明は、スプリットゲートフラッシュメモリセルを有する集積回路に関する。いくつかの実施態様において、集積回路は、チャネル領域により互いに分離される第一および第二ソース／ドレイン領域を有する半導体基板を有する。チャネル領域は、第一ソース／ドレイン領域に隣接する第一部分および第二ソース／ドレイン領域に隣接する第二部分を有する。選択ゲートは、チャネル領域の第一部分上で隔てられ、且つ、選択ゲート誘電体により、チャネル領域の第一部分と分離される。メモリゲートは、チャネル領域の第二部分で隔てられ、且つ、電荷トラップ誘電体構造により、チャネル領域の第二部分と分離される。電荷トラップ誘電体構造は、メモリゲートの側壁に沿って上方に延伸して、選択ゲートおよびメモリゲートの隣接する側壁を互いに分離させる。酸化物スペーサまたは窒素フリースペーサが、第二ソース／ドレイン領域に最も近い電荷トラップ誘電体構造の側壁凹部中に設置される。
【００７５】
その他の実施態様において、本発明は、一対のスプリットゲートフラッシュメモリセルを有する集積回路に関連する。集積回路は、コモンソース／ドレイン領域およびそれぞれ、第一および第二チャネル領域により、コモンソース／ドレイン領域から分離される第一および第二独立ソース／ドレイン領域を有する半導体基板を有する。第一および第二選択ゲートが、それぞれ、第一および第二チャネル領域上で隔てられ、且つ、それぞれ、第一および第二選択ゲート誘電体により、第一および第二チャネル領域と分離される。第一および第二メモリゲートが、それぞれ、第一および第二チャネル領域上で隔てられ、且つ、電荷トラップ誘電体構造により、半導体基板と分離される。電荷トラップ誘電体構造は、第一および第二選択ゲートの外壁に沿って上向けに延伸して、メモリゲートの内壁から、選択ゲートの外壁を分離する。酸化物スペーサあるいは窒素フリースペーサが、第一あるいは第二独立ソース／ドレイン領域に最も近い電荷トラップ誘電体構造の側壁凹部中に設置される。
【００７６】
さらに別の実施態様において、本発明は、スプリットゲートメモリデバイスの形成方法に関連する。この方法において、一対の選択ゲートが半導体基板上に形成される。電荷トラップ層が、半導体基板上で、且つ、選択ゲートの外壁に沿って形成される。メモリゲートが、電荷トラップ層上に形成される。メモリゲートは、一対の選択ゲートの外壁に隣接し、且つ、電荷トラップ層により、一対の選択ゲートの外壁から分離される。メモリゲートスペーサが、メモリゲートの外壁に沿って形成される。メモリゲートおよびメモリゲートスペーサにより被覆されない電荷トラップ層の一部が除去されて、メモリゲートスペーサの外壁下方の電荷トラップ層中に沿置く壁凹部を残す。その後、酸化物スペーサあるいは窒素フリースペーサが、メモリゲートスペーサの外壁に沿って形成される。酸化物スペーサあるいは窒素フリースペーサが、電荷トラップ層中の側壁凹部中に延伸する。
【００７７】
理解できることは、本明細書の開示内容と以下の請求項において、 “第一”、“第二”、“第三”等の用語は一般的な標識用であり、描写を簡潔にして、図中あるいは一連の図式中の異なる素子を区分する。それ自身において、これらの用語は、任意の時間順序あるいはこれらの素子の構造上の隣接関係を表すものではなく、且つ、異なる描写の実施態様および/あるいは描写されない実施態様中の対応する素子を説明するものではない。たとえば、図１と関連して記述される “第一誘電体層”は、第二図面と関連して記述される“第一誘電体層”に対応する必要はなく (たとえば、図２の“第二 誘電体層”に対応する)、且つ、記述されない実施態様における“第一誘電体層”に対応する必要はない。 
【００７８】
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当適宜各種の変形等を加えてもよい。
【符号の説明】
【００７９】
１００…集積回路
１０２ａ…第一メモリセル
１０２ｂ…第二メモリセル
１０３…対称軸
１０４ａ…第一独立ソース領域
１０４ｂ…第二独立ソース領域
１０６…コモンドレイン領域
１０８…半導体基板
１１０ａ…第一選択ゲート
１１０ｂ…第二選択ゲート
１１２’ …メモリゲート層
１１２ａ’、１１２ｂ’…メモリゲート前駆物
１１２ａ…第一メモリゲート
１１２ｂ…第二メモリゲート
１１４ａ…第一チャネル領域
１１４ｂ…第二チャネル領域
１１６’…選択ゲート誘電体
１１６ａ、１１６ｂ…選択ゲート誘電体
１１７、１２１…誘電体層
１１８’…電荷トラップ層
１１８ａ、１１８ｂ…電荷トラップ誘電体構造
１１９…電荷トラップ層
１２０ａ、１２０ｂ…メモリゲート側壁スペーサ
１２２’…第一メモリゲートスペーサ
１２２…第一内部メモリゲートスペーサ
１２４…第二外部メモリゲートスペーサ
１２６’…窒素フリーあるいは酸化物スペーサ層
１２６ａ、１２６ｂ、１２８ａ、１２８ｂ…窒素フリーあるいは酸化物スペーサ
１３０’…窒化物スペーサ材料
１３０ａ、１３０ｂ…窒化物側壁スペーサ
１３２…層間誘電体
１３４…コンタクト
１３６…シリサイド層
２００…フローチャート
２０２~２２４…動作
３０２ａ、３０２ｂ…選択ゲートハードマスク
６０２…異方性エッチング
７０２…第二エッチング
９０２…第三エッチング
９０４…マスク
１００２…第四エッチング
１３０２…第五エッチング
１１０２…外側壁凹部
１１０４…内側壁凹部
３００、４００、５００、６００、７００、８００、９００、１０００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００…断面図
１６０２…イオン注入
１７０２…ＣＭＰ平面
【図１】
0006388625.tif 000002
【図２】
0006388625.tif 000003
【図３】
0006388625.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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