(57)【特許請求の範囲】
【請求項１】
Ｎ型半導体基板と、
前記Ｎ型半導体基板の表面に形成されたＰ＋型アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層の周縁部に形成されたＰ＋型周縁アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層と前記Ｐ＋型周縁アノード層の間に形成され、前記Ｐ＋型アノード層より不純物濃度が低く抵抗が高いＰ−型高抵抗層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層を囲むように形成され、互いに離間した複数のリング状のＰ＋型層を有するＦＬＲ（Field Limiting Ring）領域と、
前記Ｐ＋型アノード層に接続されたアノード電極と、
前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層と前記アノード電極との間に形成された絶縁膜とを備え、
前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層、及び前記ＦＬＲ領域の前記Ｐ＋型層は深さが同じであり、
チップコーナー部分において前記Ｐ＋型周縁アノード層はドット状であることを特徴とする電力半導体装置。
【請求項２】
Ｎ型半導体基板と、
前記Ｎ型半導体基板の表面に形成されたＰ＋型アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層の周縁部に形成されたＰ＋型周縁アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層と前記Ｐ＋型周縁アノード層の間に形成され、前記Ｐ＋型アノード層より不純物濃度が低く抵抗が高いＰ−型高抵抗層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層を囲むように形成され、互いに離間した複数のリング状のＰ＋型層を有するＦＬＲ（Field Limiting Ring）領域と、
前記Ｐ＋型アノード層に接続されたアノード電極と、
前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層と前記アノード電極との間に形成された絶縁膜とを備え、
前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層、及び前記ＦＬＲ領域の前記Ｐ＋型層は深さが同じであり、
チップ全外周において前記Ｐ＋型周縁アノード層はドット状であることを特徴とする電力半導体装置。
【請求項３】
Ｎ型半導体基板と、
前記Ｎ型半導体基板の表面に形成されたＰ＋型アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層の周縁部に形成されたＰ＋型周縁アノード層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層と前記Ｐ＋型周縁アノード層の間に形成され、前記Ｐ＋型アノード層より不純物濃度が低く抵抗が高いＰ−型高抵抗層と、
前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層を囲むように形成され、互いに離間した複数のリング状のＰ＋型層を有するＦＬＲ（Field Limiting Ring）領域と、
前記Ｐ＋型アノード層に接続されたアノード電極と、
前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層と前記アノード電極との間に形成された絶縁膜とを備え、
前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層、及び前記ＦＬＲ領域の前記Ｐ＋型層は深さが同じであり、
チップコーナー部分以外の直線部分における前記Ｐ＋型アノード層と前記アノード電極の接続部から前記Ｐ＋型アノード層の外端部までの距離を第１の距離とし、
チップコーナー部分における前記Ｐ＋型アノード層と前記アノード電極の接続部から前記Ｐ＋型アノード層の外端部までの距離を第２の距離として、
前記第２の距離は前記第１の距離と比べて長いことを特徴とする電力半導体装置。
【請求項４】
前記第２の距離はチップコーナー部分における前記Ｐ＋型アノード層の曲率半径よりも小さいことを特徴とする請求項３に記載の電力半導体装置。
【請求項５】
前記Ｐ＋型周縁アノード層と前記Ｐ−型高抵抗層が複数組、横並びに配置され、
前記Ｐ−型高抵抗層の幅ａと前記Ｐ＋型周縁アノード層の幅ｂとの関係が４ａ＜ｂであることを特徴とする請求項１〜４の何れか１項に記載の電力半導体装置。
【請求項６】
前記Ｐ＋型周縁アノード層と前記Ｐ−型高抵抗層が複数組、横並びに配置され、
前記Ｐ−型高抵抗層の幅ａと前記Ｐ＋型アノード層の深さｃとの関係がａ＜ｃであることを特徴とする請求項１〜４の何れか１項に記載の電力半導体装置。
【請求項７】
前記Ｐ＋型周縁アノード層と前記Ｐ−型高抵抗層の各拡散層の組数が７個以下であることを特徴とする請求項５又は６に記載の電力半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ｐｎ接合ダイオードなどの電力半導体装置に関する。
【背景技術】
【０００２】
高耐圧ダイオードがＯＮ状態からＯＦＦ状態へと高速に変化する過程におけるリカバリ状態の時（リカバリー動作時）、ダイオード内に溜まったキャリアが一気にＰ＋型アノード層から排出される。Ｐ＋型アノード層部分のキャリアはＰ＋型アノード層からアノード電極に直接排出することができる。しかし、ＦＬＲ（Field Limiting Ring）領域の直下のキャリアはＦＬＲ領域から排出されないため、Ｐ＋型アノード層から排出される。その際、ＦＬＲ領域の直下のキャリアはＰ＋型アノード層の端部に集中するため、Ｐ＋型アノード層の端部（外周部）の電界が高くなり破壊に至る場合があった。
【０００３】
そこで、現行の高耐圧ダイオードでは、Ｐ＋型アノード層の端部からＦＬＲ領域に局所ライフタイムコントロールを実施することにより、高リカバリ破壊耐量を実現している。なお、従来は、ＦＬＲ領域のＰ＋型層をＰ＋型アノード層よりも深く形成する（例えば、特許文献１参照）ため、両者を異なるプロセスで形成しなければならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１０６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高耐圧ｐｎ接合ダイオードなどの電力半導体装置では、耐圧保持のため、ＦＬＲ領域が大きい。耐圧クラスが大きくなるにつれて、チップ有効エリア（アノード部分）に対し、ＦＬＲ領域の比率が大きくなり、ＦＬＲ領域の直下のキャリアの処理も考慮しなければならなくなる。従来の局所ライフタイムコントロールでは高リカバリ破壊耐量を確保できるが、製造上、逆回復安全動作領域（RRSOA）のばらつきが大きくなってしまう。このため、電力半導体装置のリカバリ耐量の選別が必要となり、コスト高と特性面でのばらつきが大きくなるという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的はコストと特性ばらつきを抑えつつ高リカバリ破壊耐量を確保することができる電力半導体装置を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る電力半導体装置は、Ｎ型半導体基板と、前記Ｎ型半導体基板の表面に形成されたＰ＋型アノード層と、前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層の周縁部に形成されたＰ＋型周縁アノード層と、前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層と前記Ｐ＋型周縁アノード層の間に形成され、前記Ｐ＋型アノード層より不純物濃度が低く抵抗が高いＰ−型高抵抗層と、前記Ｎ型半導体基板の表面において前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層を囲むように形成され、互いに離間した複数のリング状のＰ＋型層を有するＦＬＲ（Field Limiting Ring）領域と、前記Ｐ＋型アノード層に接続されたアノード電極と、前記Ｐ＋型周縁アノード層及び前記Ｐ−型高抵抗層と前記アノード電極との間に形成された絶縁膜とを備え、前記Ｐ＋型アノード層、前記Ｐ＋型周縁アノード層、及び前記ＦＬＲ領域の前記Ｐ＋型層は深さが同じであり、チップコーナー部分において前記Ｐ＋型周縁アノード層はドット状であることを特徴とする。
【発明の効果】
【０００８】
本発明では、ＦＬＲ領域に局所ライフライムコントロールを行わないため、コストと特性ばらつきを抑えることができる。また、Ｐ−型高抵抗層とＰ＋型周縁アノード層を形成することにより、Ｐ−型高抵抗層がアノード電極とＦＬＲ領域の間に存在する。従って、定常ＯＮ状態に蓄積されたＦＬＲ領域の直下のキャリアが、ＯＦＦ状態となる過程でのリカバリ動作時にＰ＋型周縁アノード層の外端部へ流れ込むのが抑制される。このため、リカバリ動作時におけるＰ＋型周縁アノード層の外端部の発熱が低下し、破壊耐量が向上する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】図１のチップコーナー部分を拡大した図である。
【図４】比較例に係る電力半導体装置を示す平面図である。
【図５】図４のＩ−ＩＩに沿った断面図である。
【図６】本発明の実施の形態２に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。
【図７】図６のＩ−ＩＩに沿った断面図である。
【図８】図７におけるアノード層の周縁部構造を拡大した図である。
【図９】本発明の実施の形態５に係る電力半導体装置である高耐圧ｐｎ接合ダイオードのチップコーナー部分を拡大した図である。
【図１０】本発明の実施の形態６に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。
【図１１】図１０のＩ−ＩＩに沿った断面図である。
【図１２】図１０のチップコーナー部分を拡大した図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る電力半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。図２は図１のＩ−ＩＩに沿った断面図である。図３は図１のチップコーナー部分を拡大した図である。
【００１２】
Ｎ型半導体基板１の表面の中央部分にＰ＋型アノード層２ａが形成されている。Ｎ型半導体基板１の表面においてＰ＋型アノード層２ａの周縁部（外端部）に、アノード層の周縁部構造として、Ｐ−型高抵抗層５とＰ＋型周縁アノード層２ｂが形成されている。Ｐ−型高抵抗層５はＰ＋型アノード層２ａとＰ＋型周縁アノード層２ｂの間に形成されている。Ｐ＋型周縁アノード層２ｂはＰ＋型アノード層２ａと同じ不純物濃度であるのに対し、Ｐ−型高抵抗層５はＰ＋型アノード層２ａより不純物濃度を低くすることで抵抗値を高くしている。Ｎ型半導体基板１の表面においてＰ＋型アノード層２ａ及びその周縁部構造（Ｐ＋型周縁アノード層２ｂとＰ−型高抵抗層５）を囲むように、互いに離間した複数のリング状のＰ＋型層４を有するＦＬＲ（Field Limiting Ring）領域３が形成されている。Ｐ＋型アノード層２ａ、Ｐ＋型周縁アノード層２ｂ、及びＦＬＲ領域３のＰ＋型層４は深さが同じである。
【００１３】
アノード電極６がアノード層上に形成され、Ｐ＋型アノード層２ａに接続されている。また、酸化膜などの絶縁膜７がアノード層周縁部であるＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂの直上においてアノード電極６との間に形成されている。これによって、Ｐ＋型周縁アノード層２ｂにあるキャリアはアノード電極６に直接排出されることはなく、Ｐ−型高抵抗層５とＰ＋型アノード層２ａを必ず経由することになる。Ｎ型半導体基板１の裏面にＮ＋型層８が形成されている。Ｎ＋型層８にカソード電極９が接続されている。アノード電極６はＡｌなどからなり、カソード電極９はＡｕなどからなる。
【００１４】
続いて、本実施の形態の効果を比較例と比較して説明する。図４は、比較例に係る電力半導体装置を示す平面図である。図５は図４のＩ−ＩＩに沿った断面図である。比較例では、アノード層の周縁構造であるＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂが無く、ＦＬＲ領域３に局所ライフライムコントロール（図中の×部分）を行っている。比較例では局所ライフタイムコントロールを行うため、コスト高と特性面でのばらつきが大きくなってしまう。一方、本実施の形態ではＦＬＲ領域３に局所ライフライムコントロールを行わないため、コストと特性ばらつきを抑えることができる。
【００１５】
また、高耐圧ダイオードではより高い耐圧を持たせようとするためにはＦＬＲ領域３を大きくとる必要があり、リカバリ動作時にＦＬＲ領域３の直下にたまったキャリアがアノード端部に集中する。そこで、本実施の形態ではＰ＋型アノード層２ａの周縁部にＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂを形成することにより、定常ＯＮ状態に蓄積されたＦＬＲ領域３の直下のキャリアが、ＯＦＦ状態となる過程でのリカバリ動作時にＰ＋型周縁アノード層２ｂの外端部へ流れ込むのが、Ｐ−型高抵抗層５がアノード電極６との間に存在することで抑制されるため、リカバリ動作時におけるＰ＋型周縁アノード層２ｂの外端部の発熱が低下し、破壊耐量が向上する。
【００１６】
また、Ｐ＋型アノード層２ａ、Ｐ＋型周縁アノード層２ｂ、及びＦＬＲ領域３のＰ＋型層４はそれぞれの不純物濃度と深さが同じであるため、同じプロセスで同時に形成することができる。また、Ｐ−型高抵抗層５に関しては不純物注入時におけるＰ＋型アノード層２ａとＰ＋型周縁アノード層２ｂとの間隔、即ちマスクの幅を調整することにより、濃度を調整することができる。
【００１７】
実施の形態２．
図６は、本発明の実施の形態２に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。図７は図６のＩ−ＩＩに沿った断面図である。図８は、図７におけるアノード層の周縁部構造を拡大した図である。
【００１８】
実施の形態１ではアノード層の周縁部構造が言わば１組のＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂからなるが、実施の形態２ではこれらＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂが複数組（ｎ組）、横並びに配置されている。Ｐ−型高抵抗層５とＰ＋型周縁アノード層２ｂとからなる複数の拡散層はＰ＋型アノード層２ａの全外周に同心円状に配置される。
【００１９】
Ｐ−型高抵抗層５の幅ａと、Ｐ＋型周縁アノード層２ｂの幅ｂとの関係が４ａ＜ｂである。これにより、リカバリ破壊耐量の向上に寄与するＰ−型高抵抗層５が形成できる。なお、幅ａと幅ｂについては図８に示すような条件に基づいて導き出されるものとする。そのため、同図においては実際の断面には見られない不純物注入時におけるマスク５０を破線で描いている。詳細には、幅ａはＰ−型高抵抗層５を形成するため、Ｎ型半導体基板１に不純物注入を行う際に用いるマスク（レジストや酸化膜）の幅に対応し、幅ｂは同マスクが複数ある場合の隣接するマスク同士の間隔、即ち開口幅に対応する。
【００２０】
実施の形態３．
実施の形態３では、Ｐ−型高抵抗層５の幅ａと、Ｐ＋型アノード層２ａの深さｃとの関係がａ＜ｃである（実施の形態２における寸法関係は不問）。これにより、Ｐ＋型アノード層２ａとＰ＋型周縁アノード層２ｂとの間、あるいは複数のＰ＋型周縁アノード層２ｂそれぞれの間にＰ−型高抵抗層５が確実に形成されることになるので、電界集中が緩和できる。
【００２１】
実施の形態４．
本実施の形態４では、実施の形態２においてＰ−型高抵抗層５とＰ＋型周縁アノード層２ｂの各拡散層の組数ｎが７個以下とするものである（ｎ≦７）。これにより、リカバリ破壊耐量を最大にする理想的なＰ−型高抵抗層５が形成できる。
【００２２】
実施の形態５．
図９は、本発明の実施の形態５に係る電力半導体装置である高耐圧ｐｎ接合ダイオードのチップコーナー部分を拡大した図である。チップコーナー部分においてＰ＋型周縁アノード層２ｂをドット状に配置する。これにより、直線部分より電界が高くなるチップコーナー部分における抵抗がチップコーナー部分以外の領域より高くなるため、リカバリ破壊耐量を更に向上できる。
【００２３】
また、チップコーナー部分のみでなくチップ全外周においてＰ＋型周縁アノード層２ｂをドット状にしてもよい。これにより、直線部分を含むチップ全外周において抵抗が高くなるため、リカバリ破壊耐量を更に向上できる。
【００２４】
実施の形態６．
図１０は、本発明の実施の形態６に係る電力半導体装置である高耐圧ｐｎ接合ダイオードを示す平面図である。図１１は図１０のＩ−ＩＩに沿った断面図である。図１２は図１０のチップコーナー部分を拡大した図である。ここではＰ＋型アノード層２ａの構造は実施の形態２と同様であるが、他の構造でもよい。
【００２５】
ここで、チップコーナー部分以外の直線部分におけるＰ＋型アノード層２ａとアノード電極６の接続部からＰ＋型アノード層２ａの外端部までの距離を第１の距離ｄ１とする（図２参照）。チップコーナー部分におけるＰ＋型アノード層２ａとアノード電極６の接続部からＰ＋型アノード層２ａの外端部までの距離を第２の距離ｄ２とする（図１１参照）。
【００２６】
本実施の形態では第２の距離ｄ２を第１の距離ｄ１と比べて長くしている。これにより、チップコーナー部分の発熱集中が抑制され、リカバリ破壊耐量が向上する。ただし、第２の距離ｄ２はチップコーナー部分におけるＰ＋型アノード層２ａの曲率半径Ｒよりも小さい（ｄ２＜Ｒ）ことが望ましい。
【００２７】
なお、上記の実施の形態１〜６では高耐圧ｐｎ接合ダイオードの場合について説明したが、これに限らずＩＧＢＴ、ＭＯＳＦＥＴなどの他の電力半導体装置にも本発明を適用することができる。
【００２８】
また、Ｎ型半導体基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００２９】
１  Ｎ型半導体基板、２ａ  Ｐ＋型アノード層、２ｂ  Ｐ＋型周縁アノード層、３  ＦＬＲ領域、４  Ｐ＋型層、５  Ｐ−型高抵抗層、６  アノード電極、７  絶縁膜
【図１】
0006314905.tif 000002
【図２】
0006314905.tif 000003
【図３】
0006314905.tif 000004
【図４】
0006314905.tif 000005
【図５】
0006314905.tif 000006
【図６】
0006314905.tif 000007
【図７】
0006314905.tif 000008
【図８】
0006314905.tif 000009
【図９】
0006314905.tif 000010
【図１０】
0006314905.tif 000011
【図１１】
0006314905.tif 000012
【図１２】
0006314905.tif 000013