(57)【特許請求の範囲】
【請求項１】
デジタル制御回路から排他利用の複数の制御対象へのデジタル制御信号を処理して、前記複数の制御対象に各々出力する複数の制御回路を有し、
各々の前記制御回路は、前記デジタル制御信号をＬレベルからＨレベルに駆動する際のスルーレートと前記デジタル制御信号をＨレベルからＬレベルに駆動する際のスルーレートに差のある駆動回路を備え、
各々の前記制御回路は、更に、前記駆動回路からの出力をヒステリシス特性によりデジタル信号に変換して、前記制御対象に出力する波形再生回路を備える
ことを特徴とする制御回路。
【請求項２】
デジタル制御回路から排他利用の複数の制御対象へのデジタル制御信号を処理して、前記複数の制御対象に各々出力する複数の制御回路を有し、
各々の前記制御回路は、前記デジタル制御信号をＬレベルからＨレベルに駆動する際のスルーレートと前記デジタル制御信号をＨレベルからＬレベルに駆動する際のスルーレートに差のある駆動回路を備え、
各々の前記制御回路は、更に、前記駆動回路からの出力と参照信号との差を増幅して、前記制御対象に出力する増幅器を備える
ことを特徴とする制御回路。
【請求項３】
請求項１又は請求項２に記載の制御回路において、
前記駆動回路は、ＬレベルからＨレベルに駆動する際のスルーレート又はＨレベルからＬレベルに駆動する際のスルーレートの少なくとも一方を調整する調整回路を有する
ことを特徴とする制御回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載の制御回路において、
前記駆動回路は、電源とグラウンドとの間にカスケード接続された複数のトランジスタからなり、少なくとも１つの前記トランジスタへ前記デジタル制御回路からの前記デジタル制御信号を入力する非対称スルーレート回路である
ことを特徴とする制御回路。
【請求項５】
請求項４に記載の制御回路において、
前記デジタル制御信号を入力する前記トランジスタとは異なる少なくとも１つの前記トランジスタへ、外部から調整可能な定電圧を入力する
ことを特徴とする制御回路。
【請求項６】
請求項４又は請求項５に記載の制御回路において、
前記駆動回路は、カスケード接続された前記トランジスタの間に挿入された抵抗又は可変抵抗を備える
ことを特徴とする制御回路。
【請求項７】
請求項１から請求項６のいずれか１つに記載の制御回路において、
前記駆動回路は、前記デジタル制御回路により当該駆動回路のスルーレートを制御される
ことを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路で以て、電気入力の装置もしくは回路を制御する、制御回路に関する。
【背景技術】
【０００２】
複数の制御対象が同時にオン又はオフとなってはいけない用途が存在する。この利用方法を以後、排他利用と呼ぶことにする。排他利用のための従来の制御手法の一例を図１５に示す。デジタル回路６１には、クロックが入力されているとする。制御対象６３1〜６３Nを制御する際には、デジタル回路６１から、そのデータ端子にＨレベルもしくはＬレベルを設定する。出力命令が送信され、クロックが遷移した際に、制御対象６３1〜６３Nへの出力値の修正動作が行われる。
【０００３】
しかし、デジタル回路６１から制御対象６３1〜６３Nまでの距離は厳密に同じではなく、又、負荷も制御対象６３1〜６３Nによって異なる。即ち、信号の遅延時間などは、制御対象６３1〜６３Nによって異なる。そのため、複数の制御対象６３1〜６３Nを制御する際に、それらの全ての制御端子が同時に同じ値を取ることを避けることは難しい。
【０００４】
そこで、排他利用として利用する、複数の制御対象６３1〜６３Nを制御する場合であって、同時にＨレベルが入力されてはならない場合には、一度、制御対象６３1〜６３Nの全ての制御端子をＬレベルとする必要が有る。そのために、デジタル回路６１に加え、順序回路６２を用いている。
【０００５】
この順序回路６２では、デジタル回路６１のデータ端子の設定がされると（ステップＳ１）、出力命令とクロックの入力を受け、そのデータ端子の設定値を出力する前に、一度、順序回路６２の全端子の出力をＬレベルとする（ステップＳ２）。その後、クロックの入力を受け、順序回路６２の出力をデジタル回路６１のデータ端子と同じ設定にすることにより（ステップＳ３）、デジタル回路６１から指定された出力を制御対象６３1〜６３Nに入力している。これらのステップＳ１〜Ｓ３は、クロックの入力を受けて、順次繰り返されている。
【０００６】
以上の動作のタイミングチャートを図１６に示す。図１６では、データ端子の設定後、出力命令とクロックの入力を受けたとき、一旦、出力先がＬレベルとなっており（上記ステップＳ２）、次のクロックの入力を受け、出力命令入力時のデータ端子Ｂを出力先と選択して、出力している。このような出力を同時に変更する動作を実現するため、非特許文献１に記載があるような、ラッチ付きの出力回路を用いることができる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Fairchild Semiconductor, "MM74HC595 8-Bit Shift Register with Output Latches," June. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来技術では、指定されたレベルを出力する前に、全ての端子のレベルを初期化することにより、制御対象への入力が同時にＨレベルとなることを防ぐことができる。例えば、集積回路分野では、アナログスイッチにより、出力するアナログ信号を切り替える要求が存在する。そして、複数のスイッチが同時に導通することで、精度の悪化や、電流許容量を超える電流が流れるといった問題があるため、同時にスイッチが導通するのを避ける必要がある。この問題は、上記従来技術により解決できる。
【０００９】
しかしながら、上記従来技術はデジタル回路による状態機械の実現を必要とするため、クロック信号を自由に利用できる場合にしか適用できない。特に、組み込み機器の制御用インタフェースにおいては、クロックは制御元であるマスター側から送信される。そのため、前述の手法を実現するためには、マスターとしての実装が必要となる。しかしながら、コストや消費電力の観点から、スレーブとしての実装が求められる場合が多数存在する。この場合、クロックは外部の制御元であるマスター側に依存していることから、利用できるクロック数は限定されている。その結果、状態機械の遷移を十分に行うことができず、前述の手法を適用することは困難である。
【００１０】
本発明は上記課題に鑑みなされたもので、全出力端子を初期化することなく、又、追加のクロックを用いることもなく、同時にＨレベル又はＬレベルとなることを避けることができる制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決する第１の発明に係る制御回路は、
デジタル制御回路から排他利用の複数の制御対象へのデジタル制御信号を処理して、前記複数の制御対象に各々出力する複数の制御回路を有し、
各々の前記制御回路は、前記デジタル制御信号をＬレベルからＨレベルに駆動する際のスルーレートと前記デジタル制御信号をＨレベルからＬレベルに駆動する際のスルーレートに差のある駆動回路を備え、
各々の前記制御回路は、更に、前記駆動回路からの出力をヒステリシス特性によりデジタル信号に変換して、前記制御対象に出力する波形再生回路を備える
ことを特徴とする。
【００１４】
上記課題を解決する第２の発明に係る制御回路は、
デジタル制御回路から排他利用の複数の制御対象へのデジタル制御信号を処理して、前記複数の制御対象に各々出力する複数の制御回路を有し、
各々の前記制御回路は、前記デジタル制御信号をＬレベルからＨレベルに駆動する際のスルーレートと前記デジタル制御信号をＨレベルからＬレベルに駆動する際のスルーレートに差のある駆動回路を備え、
各々の前記制御回路は、更に、前記駆動回路からの出力と参照信号との差を増幅して、前記制御対象に出力する増幅器を備える
ことを特徴とする。
【００１５】
上記課題を解決する第３の発明に係る制御回路は、
上記第１又は第２の発明に記載の制御回路において、
前記駆動回路は、ＬレベルからＨレベルに駆動する際のスルーレート又はＨレベルからＬレベルに駆動する際のスルーレートの少なくとも一方を調整する調整回路を有する
ことを特徴とする。
上記課題を解決する第４の発明に係る制御回路は、
上記第１〜第３のいずれか１つの発明に記載の制御回路において、
前記駆動回路は、電源とグラウンドとの間にカスケード接続された複数のトランジスタからなり、少なくとも１つの前記トランジスタへ前記デジタル制御回路からの前記デジタル制御信号を入力する非対称スルーレート回路である
ことを特徴とする。
【００１６】
上記課題を解決する第５の発明に係る制御回路は、
上記第４の発明に記載の制御回路において、
前記デジタル制御信号を入力する前記トランジスタとは異なる少なくとも１つの前記トランジスタへ、外部から調整可能な定電圧を入力する
ことを特徴とする。
【００１７】
上記課題を解決する第６の発明に係る制御回路は、
上記第４又は第５の発明に記載の制御回路において、
前記駆動回路は、カスケード接続された前記トランジスタの間に挿入された抵抗又は可変抵抗を備える
ことを特徴とする。
【００１８】
上記課題を解決する第７の発明に係る制御回路は、
上記第１〜第６のいずれか１つの発明に記載の制御回路において、
前記駆動回路は、前記デジタル制御回路により当該駆動回路のスルーレートを制御される
ことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、デジタル制御信号の遷移時間（スルーレート）に差を設けたので、全出力端子を初期化することなく、又、追加のクロックを用いることもなく、同時にＨレベル又はＬレベルとなることを避ける制御回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る制御回路の実施形態の一例を示すブロック図である。
【図２】本発明に係る制御回路の実施形態の他の一例を示すブロック図である。
【図３】本発明に係る制御回路の実施形態の更なる他の一例を示すブロック図である。
【図４】図１及び図２に示した制御回路のシミュレーション結果を示すグラフである。
【図５】（ａ）は、本発明に係る制御回路を適用した実施例１の構成を示すブロック図であり、（ｂ）は、（ａ）中の波形再生回路を示すブロック図である。
【図６】本発明に係る制御回路を適用した実施例２の構成を示すブロック図である。
【図７】図６に示した構成の変形例を示すブロック図である。
【図８】本発明に係る制御回路を適用した実施例３の構成を示すブロック図である。
【図９】図８に示した構成の変形例を示すブロック図である。
【図１０】図８に示した構成の他の変形例を示すブロック図である。
【図１１】本発明に係る制御回路を適用した実施例４の構成を示すブロック図である。
【図１２】（ａ）〜（ｃ）は、本発明に係る制御回路に用いる非対称スルーレート回路の変形例を示すブロック図である。
【図１３】（ａ）〜（ｃ）は、本発明に係る制御回路に用いる非対称スルーレート回路の他の変形例を示すブロック図である。
【図１４】（ａ）〜（ｃ）は、本発明に係る制御回路に用いる非対称スルーレート回路の更なる変形例を示すブロック図である。
【図１５】従来の典型的な制御回路を説明するブロック図と状態遷移図である。
【図１６】図１５に示した制御回路におけるタイミングチャートである。
【発明を実施するための形態】
【００２１】
本発明に係る制御回路は、デジタル制御信号の立ち上がりと立ち下がりにおけるスルーレートが異なる駆動回路を用いている。例えば、制御対象がＨレベルの入力によりオンとなる場合には、このような駆動回路において、ＬレベルからＨレベルへの遷移時間をＨレベルからＬレベルへの遷移時間に比べ、長くする。これにより、Ｌレベルが出力されている端子をＨレベルに遷移する前に、Ｈレベルが出力されている端子をＬレベルとすることができる。この結果、一度全ての端子をＬレベルとする必要は無くなり、使用可能クロック数が限定される環境下においても、端子の同時Ｈレベル出力を避けることができる。
【００２２】
図１は、本発明に係る制御回路の実施形態の一例を示すブロック図である。本発明は、複数の制御対象１３1〜１３Nを制御する制御回路１０Ａ1〜１０ＡNを対象とする。従来の制御回路においては、入力されたデジタル制御信号は、直接又はバッファを介して、制御対象に入力されていた。一方、本発明では、デジタル制御回路１１の出力ポートと制御対象１３1〜１３Nとの間に、制御回路１０Ａ1〜１０ＡNを設けており、例えば、制御回路１０Ａ1には、デジタル制御信号の立ち上がり（ＬレベルからＨレベル）と立ち下がり（ＨレベルからＬレベル）で違うスルーレートを持つ、非対称スルーレート回路１２を設けている。
【００２３】
このような制御回路１０Ａ1〜１０ＡNにより、目標とする電圧に到達する遷移時間を、ＬレベルからＨレベルに遷移する立ち上がりとＨレベルからＬレベルに遷移する立ち下がりの間で異なる値に設定することができる。この結果、例えば、ＨレベルからＬレベルへの遷移が全て生じてから、ＬレベルからＨレベルの遷移が全て生じるようにできる。即ち、端子のレベルがＨレベルになる前に、他の全ての端子がＬレベルとなっているようにできる。
【００２４】
制御対象によっては、中間値の信号が許されない場合もある。その場合には、非対称スルーレート回路１２の出力側に、例えば、図２に示す制御回路１０Ｂ1〜１０ＢNのように、ヒステリシスを用いた波形再生回路１４を接続したり、図３に示す制御回路１０Ｃ1〜１０ＣNのように、参照信号Ｖthとの差を増幅する増幅器である、高ゲインの差動アンプ回路１５を接続したりすれば良い。波形再生回路１４では、非対称スルーレート回路１２からの出力をヒステリシス特性によりデジタル信号に変換して、制御対象１３1〜１３Nに出力しており、又、差動アンプ回路１５では、非対称スルーレート回路１２からの出力と参照信号Ｖthとの差を増幅して、制御対象に１３1〜１３N出力しており、このようにすることで、中間値となっている時間を従来手法における遷移時間程度に抑えることも可能である。
【００２５】
又、制御対象１３1〜１３Nを付け替えた場合には、遷移時間の変更が必要となる。本発明では、後述するように、スルーレートを可変とすることで、制御対象１３1〜１３Nに応じた遷移時間の設定が可能となる。
【００２６】
このように、本発明では、デジタル制御信号の遷移時間に差を設けることにより、追加のクロックを用いることなく、同時にＨレベルもしくはＬレベルとなることを避ける制御回路を提供できる。
【００２７】
ここで、二つの制御対象を制御する回路に対し、図１に示した本発明の制御回路を用いた場合のシミュレーション結果を図４に示す。従来では、一般的な立ち上がり時間と立ち下がり時間が数百ｐｓ以下である（図４中のデジタル回路出力１及び２参照）のに対し、本発明では、立ち上がり時間のみを２０ｎｓ以上に設定できる（図４中の非対称スルーレート出力１及び２参照）。このように、非対称スルーレート出力１がＨレベルに到達する前に、非対称スルーレート出力２がＬレベルとなっている。
【００２８】
又、図２に示した本発明の制御回路を用いた場合のシミュレーション結果を、同じく、図４中に示す。図２に示すヒステリシスを用いた波形再生回路１４を用いることで、遷移時間をおよそ１００ｐｓ以下に短縮した上で、Ｌレベルの無効信号の出力遅延時間を１ｎｓ以下にする一方、Ｈレベルの出力遅延時間を１０ｎｓ以上に設定することができる（図４中の波形再生回路出力１及び２参照）。これにより、追加のクロックを必要とせずに、同時にＨレベルもしくはＬレベルが出力するのを避けることができる。
【００２９】
以上の説明では、制御対象がＨレベルの入力によりオンとなる場合を前提としているので、上述したように、ＬレベルからＨレベルに遷移する際のスルーレートを遅くしたが、本発明の適用範囲はこれに限定されない。即ち、制御対象がＬレベルの入力によりオンとなる場合には、ＨレベルからＬレベルに遷移する際のスルーレートを遅くしても良い。これは、以下に説明する実施例１〜４やその他の実施例でも同様である。
【００３０】
次に、図５〜図１１に示す、本発明に係る制御回路を適用した実施例に基づいて、本発明を詳細に説明する。なお、以下に示す実施例では、使用するトランジスタの一例として、ＦＥＴ（Field Effect Transistor）を例示しているが、ＦＥＴに代えて、バイポーラ・トランジスタでも良い。その場合、ゲート、ドレイン、ソースは、各々、ベース、コレクタ、エミッタと読み替えれば良い。
【００３１】
［実施例１］
図５（ａ）は、本発明に係る制御回路を適用した本実施例の構成を示すブロック図であり、図５（ｂ）は、図５（ａ）中の波形再生回路を示すブロック図である。
【００３２】
集積回路においては、面積などの制約から、複数の制御回路２０1〜２０Nから出力する複数のアナログ信号（Ｖ1、Ｖ2等）をセレクタで切り替えて、同一のパッドＰから出力する必要が生じる。その場合、図５（ａ）に示すように、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１を組み合わせたアナログスイッチＳＷ１が広く用いられる。アナログスイッチＳＷ１は、ソース同士、ドレイン同士を並列に接続したＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１からなり、ＮＭＯＳトランジスタＮＭ１のゲートに高電圧、ＰＭＯＳトランジスタＰＭ１のゲートに低電圧をかけることで導通する。そこで、インバータＩＶ１を用いて、反転した論理信号を扱う信号パスが必要となる。
【００３３】
デジタル制御回路１１から出力された信号と、インバータＩＶ１で反転した論理信号をアナログスイッチＳＷ１に入力するが、デジタル制御回路１１からアナログスイッチＳＷ１までの距離や負荷は厳密に同じではなく、ばらつきを持つ。そのため、アナログスイッチＳＷ１が導通・遮断するタイミングがばらつくことになる。回路の構成によっては、複数のスイッチＳＷ１、ＳＷ２等が同時に導通することにより、精度の悪化などの悪影響が生じる。
【００３４】
そこで、図５（ａ）に示すように、ＰＭＯＳトランジスタＰＭ２による電流源とＮＭＯＳトランジスタＮＭ２による電流源とを持つ、非対称スルーレート回路２１ａ、２１ｂとヒステリシス特性による波形再生回路２２ａ、２２ｂを用いるようにしている。アナログスイッチＳＷ１の同時導通を防ぐために、ＮＭＯＳトランジスタＮＭ１のゲートを低電圧に駆動する際の速度を、ＮＭＯＳトランジスタＮＭ１のゲートを高電圧に駆動する際の速度に比べ、遅くし、導通のタイミングを遮断に比べ遅らせることで、上記問題を解決できる。
【００３５】
ここで、非対称スルーレート回路２１ａ、２１ｂ及び波形再生回路２２ａ、２２ｂの構成を説明する。まず、非対称スルーレート回路２１ａは、電源とグラウンドとの間にカスケード接続されたＰＭＯＳトランジスタＰＭ２、ＰＭ３及びＮＭＯＳトランジスタＮＭ３を有し、又、非対称スルーレート回路２１ｂは、電源とグラウンドとの間にカスケード接続されたＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ２、ＮＭ４を有している。
【００３６】
非対称スルーレート回路２１ａでは、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３のゲート同士が接続され、このゲートが入力側となって、インバータＩＶ１を介して、デジタル制御回路１１と接続されており、ＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ３のドレイン同士が接続され、このドレインが出力側となって、波形再生回路２２ａに接続されている。
【００３７】
そして、ＮＭＯＳトランジスタＮＭ３のソースがグラウンドに接続され、ＰＭＯＳトランジスタＰＭ３のソースがＰＭＯＳトランジスタＰＭ２のドレインに接続され、ＰＭＯＳトランジスタＰＭ２のソースが電源に接続され、ＰＭＯＳトランジスタＰＭ２のゲートには定電圧が印加されている。このＰＭＯＳトランジスタＰＭ２が電流源動作を行う調整回路として機能しており、定電圧を調整することにより、立ち上がりのスルーレートの調整が可能である。
【００３８】
非対称スルーレート回路２１ｂでは、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ４のゲート同士が接続され、このゲートが入力側となって、直接、デジタル制御回路１１と接続されており、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ４のドレイン同士が接続され、このドレインが出力側となって、波形再生回路２２ｂに接続されている。
【００３９】
そして、ＰＭＯＳトランジスタＰＭ４のソースが電源に接続され、ＮＭＯＳトランジスタＮＭ４のソースがＮＭＯＳトランジスタＮＭ２のドレインに接続され、ＮＭＯＳトランジスタＮＭ２のソースがグラウンドに接続され、ＮＭＯＳトランジスタＮＭ２のゲートには定電圧が印加されている。このＮＭＯＳトランジスタＮＭ２が電流源動作を行う調整回路として機能しており、定電圧を調整することにより、立ち下がりのスルーレートの調整が可能である。
【００４０】
又、波形再生回路２２ａ、２２ｂは、同じ回路構成を有し、各々、ＰＭＯＳトランジスタＰＭ５、ＰＭ６、ＰＭ７、ＮＭＯＳトランジスタＮＭ５、ＮＭ６、ＮＭ７及びインバータＩＶ２を有している。
【００４１】
波形再生回路２２ａ、２２ｂでは、ＰＭＯＳトランジスタＰＭ５、ＰＭ６及びＮＭＯＳトランジスタＮＭ５、ＮＭ６のゲート同士が接続され、このゲートが、非対称スルーレート回路２１ａ、２１ｂと接続されており、ＰＭＯＳトランジスタＰＭ５のソースが電源に接続され、ＰＭＯＳトランジスタＰＭ５のドレインとＰＭＯＳトランジスタＰＭ６のソースが接続され、ＰＭＯＳトランジスタＰＭ６のドレインとＮＭＯＳトランジスタＮＭ５のドレインが接続され、ＮＭＯＳトランジスタＮＭ５のソースとＮＭＯＳトランジスタＮＭ６のドレインが接続され、ＮＭＯＳトランジスタＮＭ６のソースはグラウンドに接続されている。
【００４２】
又、ＰＭＯＳトランジスタＰＭ５のドレイン及びＰＭＯＳトランジスタＰＭ６のソースがＰＭＯＳトランジスタＰＭ７のソースに接続され、ＰＭＯＳトランジスタＰＭ７のドレインがグラウンドに接続されており、ＮＭＯＳトランジスタＮＭ５のソース及びＮＭＯＳトランジスタＮＭ６のドレインがＮＭＯＳトランジスタＮＭ７のソースに接続され、ＮＭＯＳトランジスタＮＭ７のドレインが電源に接続されている。そして、ＰＭＯＳトランジスタＰＭ７及びＮＭＯＳトランジスタＮＭ７のゲート同士が接続されると共に、ＰＭＯＳトランジスタＰＭ６及びＮＭＯＳトランジスタＮＭ５のドレインとも接続されて、更に、インバータＩＶ２の入力側に接続されている。インバータＩＶ２の出力側がアナログスイッチＳＷ１に接続されている。
【００４３】
なお、アナログスイッチＳＷ１は中間値の場合であっても導通するため、中間値を許容しないために、ここでは、ヒステリシス特性による波形再生回路２２ａ、２２ｂを用いているが、中間値が許容できる制御対象においては、ヒステリシス特性による波形再生回路２２ａ、２２ｂは無くても良い。又、ヒステリシス特性を持つ回路を用いる代わりに、図３に示すような、参照信号との差を増幅する増幅器である、差動アンプ回路を用いても良い。加えて、図５（ａ）中に示す電流源（ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２）を、抵抗もしくは可変抵抗に置き換えて、スルーレートの制御を行っても良い。
【００４４】
［実施例２］
図６は、本発明に係る制御回路を適用した本実施例の構成を示すブロック図であり、図７は、図６に示した構成の変形例を示すブロック図である。
【００４５】
デジタル制御型ＶＧＡ（ＶＧＡ：可変利得アンプ）３３においては、デジタル制御回路１１により、ゲインの調整を行う。用途によっては、出力振幅を一定値以上とするために、ゲインを一定値以上にすることが要求される。しかしながら、デジタル制御回路１１からＶＧＡ３３の各制御端子Ｔ1〜ＴNへの距離にはバラつきがあることから、厳密に同時の端子単位での制御の実現は困難である。
【００４６】
図６に示すＶＧＡ３３においては、Ｈレベルの入力で、ゲインが増加する構成であることに留意すると、一定値以上の出力が要求されているなら、ＶＧＡ３３の制御端子Ｔ1〜ＴNへの入力電圧Ｖctrl1〜ＶctrlNは、ＬレベルからＨレベルへの遷移が、ＨレベルからＬレベルへの遷移より早く入力されるべきである。そこで、論理信号を逆にした実施例１の非対称スルーレート回路２１ａと同様に、ＶＧＡ３３の制御端子Ｔ1〜ＴNをＬレベルに設定する時間を、Ｈレベルに設定する時間に比べ、長く設定する。これにより、ＶＧＡ３３のゲインが必要以上に低くなることを避けることができる。
【００４７】
具体的には、本実施例では、図６に示すように、デジタル制御回路１１の出力ポートと制御対象のＶＧＡ３３との間に、立ち上がりと立ち下がりで違うスルーレートを持つ、非対称スルーレート回路３１を有する制御回路３０Ａ1〜３０ＡNを設けている。
【００４８】
ここで、非対称スルーレート回路３１は、電源とグラウンドとの間にカスケード接続されたＰＭＯＳトランジスタＰＭ１１とＮＭＯＳトランジスタＮＭ１１及び抵抗Ｒ１１を有している。非対称スルーレート回路３１では、ＰＭＯＳトランジスタＰＭ１１及びＮＭＯＳトランジスタＮＭ１１のゲート同士が接続され、このゲートが入力側となって、デジタル制御回路１１と接続されており、ＰＭＯＳトランジスタＰＭ１１のドレインとＮＭＯＳトランジスタＮＭ１１のドレインが抵抗Ｒ１１を介して接続され、ＰＭＯＳトランジスタＰＭ１１のドレインが出力側となって、ＶＧＡ３３に接続されている。
【００４９】
そして、ＰＭＯＳトランジスタＰＭ１１のソースが電源に接続され、ＮＭＯＳトランジスタＮＭ１１のソースがグラウンドに接続されている。ここでは、抵抗Ｒ１１が調整回路を構成しており、適切な抵抗値を設定することにより、スルーレートの調整が可能である。
【００５０】
又、ＶＧＡ３３は、ＮＭＯＳトランジスタＮＭ１２、ＮＭ１３1〜ＮＭ１３N及び抵抗Ｒ１２、Ｒ１３、Ｒ１４1〜Ｒ１４Nを有している。ＶＧＡ３３では、ＮＭＯＳトランジスタＮＭ１２のドレインは、抵抗Ｒ１２を介して、電源に接続され、ＮＭＯＳトランジスタＮＭ１２のソースは、抵抗Ｒ１３を介して、グラウンドに接続され、ＮＭＯＳトランジスタＮＭ１２のゲートには、入力電圧Ｖinが入力される入力端子ＩＮが接続され、ＮＭＯＳトランジスタＮＭ１２のドレインには、出力電圧Ｖoutが出力される出力端子ＯＵＴが接続されている。
【００５１】
そして、ＶＧＡ３３では、制御端子Ｔ1が、ＮＭＯＳトランジスタＮＭ１３1のゲートと接続され、ＮＭＯＳトランジスタＮＭ１３1のドレインが、抵抗Ｒ１４1を介して、ＮＭＯＳトランジスタＮＭ１２のソースに接続され、ＮＭＯＳトランジスタＮＭ１３1のソースがグラウンドに接続されている。同様に、制御端子Ｔ2が、ＮＭＯＳトランジスタＮＭ１３2のゲートと接続され、ＮＭＯＳトランジスタＮＭ１３2のドレインが、抵抗Ｒ１４2を介して、ＮＭＯＳトランジスタＮＭ１２のソースに接続され、ＮＭＯＳトランジスタＮＭ１３2のソースがグラウンドに接続されており、・・・、制御端子ＴNが、ＮＭＯＳトランジスタＮＭ１３Nのゲートと接続され、ＮＭＯＳトランジスタＮＭ１３Nのドレインが、抵抗Ｒ１４Nを介して、ＮＭＯＳトランジスタＮＭ１２のソースに接続され、ＮＭＯＳトランジスタＮＭ１３Nのソースがグラウンドに接続されている。
【００５２】
なお、図６では、制御回路３０Ａ1〜３０ＡNが、非対称スルーレート回路３１を有する構成であるが、実施例１と同様に、中間値を許容しないために、図７に示すように、制御回路３０Ｂ1〜３０ＢNが、非対称スルーレート回路３１とヒステリシス特性による波形再生回路３２とを有する構成として、ＶＧＡ３２に信号を出力する前に、ヒステリシス特性による波形再生回路３２を入れても良い。なお、図７において、図６に示した構成と同等の構成には、同じ符号を付し、ここでは、重複する説明は省略する。
【００５３】
又、ヒステリシス特性を持つ波形再生回路３２を用いる代わりに、図３に示すような、参照信号との差を増幅する増幅器である、差動アンプ回路を用いても良い。
【００５４】
［実施例３］
図８は、本発明に係る制御回路を適用した本実施例の構成を示すブロック図であり、図９は、図８に示した構成の変形例を示すブロック図であり、図１０は、図８に示した構成の他の変形例を示すブロック図である。
【００５５】
図８に示すように、コネクタなどの接続点ＣＮ1〜ＣＮN-1を経由し、複数の制御対象４３1,1〜４３N-1,1を制御する用途がある。そのような用途の一部では、システムの柔軟性を確保するために、複数の制御対象４３1,1〜４３N-1,1を他の制御対象４３1,2〜４３1,M、・・・、４３N-1,2〜４３N-1,Mと交換可能とする場合がある。なお、ここでは、制御対象４３Nを交換不可としている。このような場合であっても、前述した課題は存在する。例えば、ヒーターとクーラーなどのユニットは消費電力等の観点から同時にオンすべきでない。
【００５６】
このような場合、制御回路４０Ａ1〜４０ＡNの設計段階で、スルーレートの最悪値（最大値）を見込んで、後述するＰＭＯＳトランジスタＰＭ２２による電流源を設計して、スルーレートを所望の値に設定すれば良い。
【００５７】
具体的には、本実施例では、図８に示すように、デジタル制御回路１１の出力ポートと制御対象４３1,1〜４３N-1,1、４３Nとの間に、立ち上がりと立ち下がりで違うスルーレートを持つ、非対称スルーレート回路４１と、ヒステリシス特性による波形再生回路４２とを有する制御回路４０Ａ1〜４０ＡNを設けている。
【００５８】
ここで、非対称スルーレート回路４１は、電源とグラウンドとの間にカスケード接続されたＰＭＯＳトランジスタＰＭ２１、ＰＭ２２及びＮＭＯＳトランジスタＮＭ２１を有している。非対称スルーレート回路４１では、ＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１のゲート同士が接続され、このゲートが入力側となって、デジタル制御回路１１と接続されており、ＰＭＯＳトランジスタＰＭ２１及びＮＭＯＳトランジスタＮＭ２１のドレイン同士が接続され、このドレインが出力側となって、波形再生回路４２に接続されている。
【００５９】
そして、ＮＭＯＳトランジスタＮＭ２１のソースがグラウンドに接続され、ＰＭＯＳトランジスタＰＭ２１のソースがＰＭＯＳトランジスタＰＭ２２のドレインに接続され、ＰＭＯＳトランジスタＰＭ２２のソースが電源に接続され、ＰＭＯＳトランジスタＰＭ２２のゲートには定電圧が印加されている。このＰＭＯＳトランジスタＰＭ２２が電流源動作を行う調整回路として機能しており、定電圧を調整することにより、立ち上がりのスルーレートの調整が可能である。
【００６０】
なお、波形再生回路４２については、実施例１の図５（ｂ）に示したヒステリシス特性を持つ波形再生回路２２ａ、２２ｂと同じ構成で良いし、この波形再生回路４２を用いる代わりに、図３に示すような、参照信号との差を増幅する増幅器である、差動アンプ回路を用いても良い。
【００６１】
一方で、性能を最大化するためには、制御対象４３1,1〜４３1,M、・・・、４３N-1,1〜４３N-1,Mの組み合わせに応じた、動作の最適化が必要である。
【００６２】
このような場合、図９に示す構成の制御回路４０Ｂ1〜４０ＢNを適用可能である。ここでは、電流源として動作する、図８で示した１つのＰＭＯＳトランジスタＰＭ２２の代わりに、複数並列に並べたＰＭＯＳトランジスタＰＭ２２1〜ＰＭ２２Mを用いており、これらのドレインをＰＭＯＳトランジスタＰＭ２１のソースに接続している。なお、図９において、図８に示した構成と同等の構成には、同じ符号を付しており、ここでは、重複する説明は省略する。
【００６３】
図９では、制御対象４３1,1〜４３N-1,1を、接続点ＣＮ1〜ＣＮN-1を経由して、接続するだけではなく、制御対象４３1,1〜４３N-1,1とデジタル制御回路１１との間を通信路ＣＬ1〜ＣＬN-1で接続している。通信路ＣＬ1〜ＣＬN-1での通信により、接続対象４３1,1〜４３1,M、・・・、４３N-1,1〜４３N-1,Mを確認した上で、スルーレートを適切に制御することができる。勿論、組み合わせや制御対象４３1,1〜４３1,M、・・・、４３N-1,1〜４３N-1,Mが既知の場合や、別の手段にて組み合わせを知っている場合には、通信路ＣＬ1〜ＣＬN-1を設けず、デジタル制御回路１１から直接スルーレートを制御しても良い。
【００６４】
スルーレートの調整のためには、複数並列に並べたＰＭＯＳトランジスタＰＭ２２1〜ＰＭ２２Mの有効・無効を、デジタル制御回路１１からの定電圧の印加により、切り替えることで、スルーレートのデジタル制御が実現でき、スルーレートを所望の値に調整可能である。これにより、有効無効切り替えにかかる時間を任意に設定できる。
【００６５】
又、図９においては、立ち下がりの遷移の時間を一定としたが、図１０に示す構成の制御回路４０Ｃ1〜４０ＣNを用いることにより、立ち上がりと立ち下がりの両方を制御できるようにしても良い。図１０では、電流源として動作する、複数並列に並べたＮＭＯＳトランジスタＮＭ２２1〜ＰＭ２２Mを用いており、これらのドレインをＮＭＯＳトランジスタＮＭ２１のソースに接続している。なお、図１０においても、図８、図９に示した構成と同等の構成には、同じ符号を付しており、ここでも、重複する説明は省略する。
【００６６】
立ち下がりのスルーレートの調整の場合も、複数並列に並べたＮＭＯＳトランジスタＮＭ２２1〜ＮＭ２２Mの有効・無効を、デジタル制御回路１１からの定電圧の印加により、切り替えることで、スルーレートのデジタル制御が実現でき、スルーレートを所望の値に調整可能である。これにより、有効無効切り替えにかかる時間を任意に設定できる。
【００６７】
なお、制御対象４３1,1〜４３1,M、・・・、４３N-1,1〜４３N-1,Mの取り換えは、物理的に取り換えを行っても良いし、電気の経路変更により取り換えと同等の機能を実現しても良い。即ち、接続点ＣＮ1〜ＣＮN-1やＣＭ1〜ＣＭN-1をコネクタとして、物理的に取り外し、取り付けのできる構造としても良いし、機械的もしくは電気的スイッチで実現しても良い。又、上述した電流源（ＰＭＯＳトランジスタＰＭ２２1〜ＰＭ２２MやＮＭＯＳトランジスタＮＭ２２1〜ＮＭ２２M）を用いることにより、有効に切り替える時間だけでなく、無効に切り替える時間も任意に設定できる。
【００６８】
スルーレートの変更方法として、図９と図１０では、複数のトランジスタ（ＰＭＯＳトランジスタＰＭ２２1〜ＰＭ２２MやＮＭＯＳトランジスタＮＭ２２1〜ＮＭ２２M）を用いて、デジタルによる電流源の制御を行っているが、１つのトランジスタをＤＡＣ（Digital to Analog Converter）により制御しても良い。又、スルーレートの制御のために、図８において、回路内のＰＭＯＳトランジスタＰＭ２２を、抵抗や可変抵抗で実現しても良い。
【００６９】
［実施例４］
図１１は、本発明に係る制御回路を適用した本実施例の構成を示すブロック図である。
【００７０】
用途によっては、制御対象５３1〜５３N同士に依存性があり、命令の順序に指定があることがある。例えば、制御対象５３1を無効化する前に、制御対象５３Nを無効化する必要がある、という要求である。
【００７１】
ここでは、Ｌレベルを入力したとき、制御対象５３1〜５３Nが無効となる（逆に、Ｈレベルを入力したときは、制御対象５３1〜５３Nが有効となる）場合を前提として、以下の説明を行う。なお、以下の説明において、Ｈレベルを入力したとき、制御対象５３1〜５３Nが無効となる場合については、ＨレベルとＬレベルの入れ替えにより成立する。
【００７２】
上述した要求がある場合、図１１に示す構成の制御回路５０1〜５０Nを適用可能である。制御回路５０1〜５０Nの各々において、信号遷移時のスルーレートを、立ち上がりと立ち下がりとで独立に設定するだけでなく、各制御対象５３1〜５３Nに対応する制御回路５０1〜５０Nの駆動回路（非対称スルーレート回路５１）間のスルーレートを変化させている。
【００７３】
例えば、上述したように、「制御対象５３1にＬレベルを入力する（制御対象５３1を無効化する）前に、制御対象５３NにＬレベルを入力する（御対象５３Nを無効化する）」という要求を実現するためには、「制御対象５３1に対応する駆動回路のスルーレートを、制御対象５３Nに対応する駆動回路のスルーレートより遅く設定」することにより実現できる。
【００７４】
更に具体的には、図１１中のタイミングチャートに示すように、デジタル制御回路１１から制御対象５３1への出力と制御対象５３Nへの出力について、同じタイミングでＬレベルを入力（無効化）しても、上述したように、制御対象５３1に対応する駆動回路のスルーレートを、制御対象５３Nに対応する駆動回路のスルーレートより遅く設定したので、制御対象５３1にＬレベルを入力する（制御対象５３1を無効化する）前に、制御対象５３NにＬレベルを入力する（御対象５３Nを無効化する）ことができている。
【００７５】
同様に、起動順序に指定がある場合も、スルーレートの設定が可能である。スルーレートは独立に設定できるため、無効化の順序と有効化の順序は独立に設定できる。
【００７６】
ここで、非対称スルーレート回路５１は、電源とグラウンドとの間にカスケード接続されたＰＭＯＳトランジスタＰＭ３１、ＰＭ３２及びＮＭＯＳトランジスタＮＭ３１、ＮＭ３２を有している。非対称スルーレート回路５１では、ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３１のゲート同士が接続され、このゲートが入力側となって、デジタル制御回路１１と接続されており、ＰＭＯＳトランジスタＰＭ３１及びＮＭＯＳトランジスタＮＭ３１のドレイン同士が接続され、このドレインが出力側となって、波形再生回路５２に接続されている。
【００７７】
そして、ＰＭＯＳトランジスタＰＭ３１のソースがＰＭＯＳトランジスタＰＭ３２のドレインに接続され、ＰＭＯＳトランジスタＰＭ３２のソースが電源に接続され、ＰＭＯＳトランジスタＰＭ３２のゲートには定電圧が印加されると共に、ＮＭＯＳトランジスタＮＭ３１のソースがＮＭＯＳトランジスタＮＭ３２のドレインに接続され、ＮＭＯＳトランジスタＮＭ３２のソースがグラウンドに接続され、ＮＭＯＳトランジスタＮＭ３２のゲートにも定電圧が印加されている。ＰＭＯＳトランジスタＰＭ３２及びＮＭＯＳトランジスタＮＭ３２が電流源動作を行う調整回路として機能しており、定電圧を調整することにより、立ち上がり及び立ち下がりのスルーレートの調整が可能である。
【００７８】
又、波形再生回路５２については、実施例１の図５（ｂ）に示したヒステリシス特性を持つ波形再生回路２２ａ、２２ｂと同じ構成で良いし、この波形再生回路５２を用いる代わりに、図３に示すような、参照信号との差を増幅する増幅器である、差動アンプ回路を用いても良い。
【００７９】
なお、本実施例においては、実施例３の図９、図１０に示したように、デジタル制御電流源（ＰＭＯＳトランジスタＰＭ２２1〜ＰＭ２２MやＮＭＯＳトランジスタＮＭ２２1〜ＮＭ２２M）と通信路（通信路ＣＬ1〜ＣＬN-1）を用いて、スルーレートを設定できるようにしても良いし、設計の際に固定したスルーレートを設定するようにしても良い。
【００８０】
［その他の実施例］
非対称スルーレート回路は、上述した構成に限らず、図１２〜図１４に示すように、電源とグラウンドとの間にＰＭＯＳトランジスタをｉ段（ｉは１以上の整数）、ＮＭＯＳトランジスタをｊ段（ｊは１以上の整数）カスケード接続した構成でも良いし、抵抗又は可変抵抗をトランジスタ間に接続した構成としても良い。又、上述したように、トランジスタもＦＥＴに限らず、バイポーラでも良い。
【００８１】
例えば、図１２（ａ）に示す非対称スルーレート回路は、電源とグラウンドとの間にカスケード接続されたＮＭＯＳトランジスタＮＭ４１及びＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＰＭ４３を有している。
【００８２】
この非対称スルーレート回路では、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のゲート同士が接続され、このゲートが入力側となっており、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のドレイン同士が接続され、このドレインが出力側となっている。
【００８３】
そして、ＰＭＯＳトランジスタＰＭ４１のソースがＰＭＯＳトランジスタＰＭ４２のドレインに接続され、ＰＭＯＳトランジスタＰＭ４２のソースがＰＭＯＳトランジスタＰＭ４３のドレインに接続され、ＮＭＯＳトランジスタＮＭ４１のソースがグラウンドに接続されている。ＰＭＯＳトランジスタＰＭ４３のソースは電源に接続され、ＰＭＯＳトランジスタＰＭ４２、ＰＭ４３のゲートには定電圧ＦＶ１、ＦＶ２が印加され、ここでは、ＰＭＯＳトランジスタＰＭ４２及びＰＭ４３が電流源動作を行う調整回路の役目を果たしている。
【００８４】
又、図１２（ｂ）に示す非対称スルーレート回路は、図１２（ａ）と同じく、電源とグラウンドとの間にカスケード接続されたＮＭＯＳトランジスタＮＭ４１及びＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＰＭ４３を有しているが、図１２（ａ）とは、接続が異なる構成である。
【００８５】
具体的には、この非対称スルーレート回路では、ＰＭＯＳトランジスタＰＭ４１、ＰＭ４２及びＮＭＯＳトランジスタＮＭ４１のゲート同士が接続され、このゲートが入力側となっており、ＰＭＯＳトランジスタＰＭ４１のソースがＰＭＯＳトランジスタＰＭ４２のドレインに接続され、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のドレイン同士が接続され、このドレインが出力側となっている。
【００８６】
そして、ＰＭＯＳトランジスタＰＭ４２のソースがＰＭＯＳトランジスタＰＭ４３のドレインに接続され、ＮＭＯＳトランジスタＮＭ４１のソースがグラウンドに接続されている。ＰＭＯＳトランジスタＰＭ４３のソースは電源に接続され、ＰＭＯＳトランジスタＰＭ４３のゲートには定電圧ＦＶ１が印加され、ここでは、ＰＭＯＳトランジスタＰＭ４３が電流源動作を行う調整回路の役目を果たしている。
【００８７】
又、図１２（ｃ）に示す非対称スルーレート回路も、図１２（ａ）、（ｂ）と同じく、電源とグラウンドとの間にカスケード接続されたＮＭＯＳトランジスタＮＭ４１及びＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＰＭ４３を有しているが、図１２（ａ）、（ｂ）とは、接続が異なる構成である。
【００８８】
具体的には、この非対称スルーレート回路では、ＰＭＯＳトランジスタＰＭ４１、ＰＭ４３及びＮＭＯＳトランジスタＮＭ４１のゲート同士が接続され、このゲートが入力側となっており、ＰＭＯＳトランジスタＰＭ４１のソースがＰＭＯＳトランジスタＰＭ４２のドレインに接続され、ＰＭＯＳトランジスタＰＭ４２のソースがＰＭＯＳトランジスタＰＭ４３のドレインに接続され、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のドレイン同士が接続され、このドレインが出力側となっている。
【００８９】
そして、ＰＭＯＳトランジスタＰＭ４３のソースは電源に接続され、ＮＭＯＳトランジスタＮＭ４１のソースがグラウンドに接続されている。又、ＰＭＯＳトランジスタＰＭ４２のゲートには定電圧ＦＶ１が印加され、ここでは、ＰＭＯＳトランジスタＰＭ４２が抵抗動作を行う調整回路の役目を果たしている。
【００９０】
加えて、図１２（ａ）、（ｂ）、（ｃ）に示した非対称スルーレート回路において、図１３（ａ）、（ｂ）、（ｃ）に示すように、カスケード接続したトランジスタ間に抵抗（又は、可変抵抗）を挿入した構成でも良い。
【００９１】
具体的には、図１３（ａ）、（ｂ）、（ｃ）では、ＰＭＯＳトランジスタＰＭ４１のドレインとＮＭＯＳトランジスタＮＭ４１のドレインとの間に抵抗Ｒ４１が接続され、ＰＭＯＳトランジスタＰＭ４１のソースとＰＭＯＳトランジスタＰＭ４２のドレインとの間に抵抗Ｒ４２が接続され、ＰＭＯＳトランジスタＰＭ４２のソースとＰＭＯＳトランジスタＰＭ４３のドレインとの間に抵抗Ｒ４３が接続されており、その他の構成は、図１２（ａ）、（ｂ）、（ｃ）に示した非対称スルーレート回路と同じである。
【００９２】
更に、図１３（ａ）に示した非対称スルーレート回路をベースにして、図１４（ａ）、（ｂ）、（ｃ）に示すような構成でも良い。
【００９３】
例えば、図１４（ａ）に示す非対称スルーレート回路は、図１３（ａ）に示した非対称スルーレート回路をベースに、更にカスケード接続したＮＭＯＳトランジスタＮＭ４２、ＮＭ４３及び抵抗Ｒ４４、Ｒ４５、Ｒ４６、Ｒ４７、Ｒ４８を有している。
【００９４】
具体的には、ＮＭＯＳトランジスタＮＭ４２のドレインは、ＮＭＯＳトランジスタＮＭ４１のソースに接続され、ＮＭＯＳトランジスタＮＭ４２のソースは、ＮＭＯＳトランジスタＮＭ４３のドレインに接続され、ＮＭＯＳトランジスタＮＭ４３のソースがグラウンドに接続されている。
【００９５】
そして、ＰＭＯＳトランジスタＰＭ４３のソースと電源の間に抵抗Ｒ４４が接続され、ＰＭＯＳトランジスタＰＭ４１のドレインとＮＭＯＳトランジスタＮＭ４１のドレインとの間に、抵抗Ｒ４１と直列にＲ４５が接続され、ＮＭＯＳトランジスタＮＭ４１のソースとＮＭＯＳトランジスタＮＭ４２のドレインとの間に抵抗Ｒ４６が接続され、ＮＭＯＳトランジスタＮＭ４２のソースとＮＭＯＳトランジスタＮＭ４３のドレインとの間に抵抗Ｒ４７が接続され、ＮＭＯＳトランジスタＮＭ４３のソースとグラウンドの間に抵抗Ｒ４８が接続されている。又、ＮＭＯＳトランジスタＮＭ４２のゲートには定電圧ＦＶ３が印加され、ＮＭＯＳトランジスタＮＭ４３のゲートにも定電圧ＦＶ４が印加され、ここでは、ＮＭＯＳトランジスタＮＭ４２、ＮＭ４３も電流源動作を行う調整回路の役目を果たしている。
【００９６】
又、図１４（ｂ）に示す非対称スルーレート回路は、図１３（ａ）に示した非対称スルーレート回路をベースに、更にカスケード接続したＮＭＯＳトランジスタＮＭ４２及び抵抗Ｒ４４、Ｒ４５、Ｒ４６を有している。
【００９７】
具体的には、ＮＭＯＳトランジスタＮＭ４２のドレインは、ＮＭＯＳトランジスタＮＭ４１のソースに接続され、ＮＭＯＳトランジスタＮＭ４２のソースがグラウンドに接続されている。
【００９８】
そして、ＰＭＯＳトランジスタＰＭ４３のソースと電源の間に抵抗Ｒ４４が接続され、ＰＭＯＳトランジスタＰＭ４１のドレインとＮＭＯＳトランジスタＮＭ４１のドレインとの間に、抵抗Ｒ４１と直列にＲ４５が接続され、ＮＭＯＳトランジスタＮＭ４１のソースとＮＭＯＳトランジスタＮＭ４２のドレインとの間に抵抗Ｒ４６が接続されている。又、ＮＭＯＳトランジスタＮＭ４２のゲートには定電圧ＦＶ３が印加され、ここでは、ＮＭＯＳトランジスタＮＭ４２も電流源動作を行う調整回路の役目を果たしている。
【００９９】
又、図１４（ｃ）に示す非対称スルーレート回路は、図１３（ａ）に示した非対称スルーレート回路をベースに、更にカスケード接続したＮＭＯＳトランジスタＮＭ４２及び抵抗Ｒ４６、Ｒ４７を有している
【０１００】
具体的には、ＮＭＯＳトランジスタＮＭ４２のドレインは、ＮＭＯＳトランジスタＮＭ４１のソースに接続され、ＮＭＯＳトランジスタＮＭ４２のソースがグラウンドに接続され、ＮＭＯＳトランジスタＮＭ４２のゲートが、ＰＭＯＳトランジスタＰＭ４１及びＮＭＯＳトランジスタＮＭ４１のゲートと接続されて、このゲートが入力側となっている。
【０１０１】
そして、ＮＭＯＳトランジスタＮＭ４１のソースとＮＭＯＳトランジスタＮＭ４２のドレインとの間に抵抗Ｒ４６が接続され、ＮＭＯＳトランジスタＮＭ４２のソースとグラウンドの間に抵抗Ｒ４７が接続されている。
【０１０２】
以上の図１２〜図１４にも示すように、本発明における非対称スルーレート回路は、電源とグラウンドとの間にカスケード接続された複数のトランジスタからなり、少なくとも２つのトランジスタへデジタル制御回路１１からのデジタル制御信号を入力するようにしている。なお、非対称スルーレート回路からの出力を０Ｖ〜電源電圧の振り幅にしないのであれば、少なくとも１つのトランジスタへデジタル制御回路１１からのデジタル制御信号を入力してもよい。
【０１０３】
又、本発明における非対称スルーレート回路は、スルーレートを調整する調整回路を有しており、その調整回路は、デジタル制御回路１１からのデジタル制御信号を入力するトランジスタとは異なる少なくとも１つのトランジスタからなり、当該トランジスタへ外部より調整可能な定電圧（例えば、図１２〜図１４中のＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４等）を入力している。
【０１０４】
例えば、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）及び図１４（ａ）、（ｂ）、（ｃ）に示すＰＭＯＳトランジスタＰＭ４２、ＰＭ４３やＮＭＯＳトランジスタＮＭ４２、ＮＭ４３では、入力する定電圧を調整することにより、電流源動作により、出力する電流値が変化するので、スルーレートの調整が可能となっている。又、図１２（ｃ）や図１３（ｃ）に示すＰＭＯＳトランジスタＰＭ４２でも、入力する定電圧を調整することにより、抵抗動作により、電流量が制限されるので、スルーレートの調整が可能となっている。
【０１０５】
更に、図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）に示す抵抗Ｒ４１〜Ｒ４８も調整回路を構成しており、適切な抵抗値を設定することにより、電流量が制限されるので、スルーレートの調整が可能となっている。
【産業上の利用可能性】
【０１０６】
本発明は、電気入力の装置又は回路を制御する制御回路に好適なものである。
【符号の説明】
【０１０７】
１０Ａ1〜１０ＡN、１０Ｂ1〜１０ＢN、１０Ｃ1〜１０ＣN  制御回路
１２  非対称スルーレート回路
１４  波形再生回路
１５  作動アンプ回路
２０1〜２０N  制御回路
２１ａ、２１ｂ  非対称スルーレート回路
２２ａ、２２ｂ  波形再生回路
３０Ａ1〜３０ＡN、３０Ｂ1〜３０ＢN  制御回路
３１  非対称スルーレート回路
３２  波形再生回路
４０Ａ1〜４０ＡN、４０Ｂ1〜４０ＢN、４０Ｃ1〜４０ＣN  制御回路
４１  非対称スルーレート回路
４２  波形再生回路
５０1〜５０N  制御回路
５１  非対称スルーレート回路
５２  波形再生回路
【図１】
0006434298.tif 000002
【図２】
0006434298.tif 000003
【図３】
0006434298.tif 000004
【図４】
0006434298.tif 000005
【図５】
0006434298.tif 000006
【図６】
0006434298.tif 000007
【図７】
0006434298.tif 000008
【図８】
0006434298.tif 000009
【図９】
0006434298.tif 000010
【図１０】
0006434298.tif 000011
【図１１】
0006434298.tif 000012
【図１２】
0006434298.tif 000013
【図１３】
0006434298.tif 000014
【図１４】
0006434298.tif 000015
【図１５】
0006434298.tif 000016
【図１６】
0006434298.tif 000017