(57)【特許請求の範囲】
【請求項１】
昇順に、底部ソース／ドレイン領域と、第一の絶縁材料と、導電性ゲートと、第二の絶縁材料と、上部ソース／ドレイン領域とを含む垂直方向に方向づけられた積層であって、前記積層は垂直方向の側壁を有し、前記垂直方向の側壁は、前記底部ソース／ドレイン領域に沿った底部と、前記導電性ゲートに沿った中間部分と、前記上部ソース／ドレイン領域に沿った上部と、を有する、垂直方向に方向づけられた積層と、
前記垂直方向の側壁の前記中間部分の全体に沿った第三の絶縁材料と、
前記第三の絶縁材料に沿い、前記第三の絶縁材料によって前記導電性ゲートから離隔されたチャネル領域材料であって、前記垂直方向の側壁の前記底部の少なくとも一部に直接接触し、前記垂直方向の側壁の前記上部の少なくとも一部に直接接触する、チャネル領域材料と、
を含み、
前記チャネル領域材料は、約３Åより大きく、約１０Å以下の範囲内の厚さを有する、
垂直方向電界効果トランジスタ構造。
【請求項２】
前記チャネル領域材料は結晶半導体材料を含む、
請求項１に記載の構造。
【請求項３】
前記チャネル領域材料は、遷移金属カルコゲナイドを含む、
請求項１に記載の構造。
【請求項４】
前記垂直方向の側壁は、第一の垂直方向の側壁であり、前記積層は、前記第一の垂直方向の側壁と対向する関係にある第二の垂直方向の側壁を有し、前記構造は、前記チャネル領域材料および第三の絶縁材料も、前記第二の垂直方向の側壁に沿うように、前記積層の中心を通る垂直平面に沿って鏡面対称性を有する、
請求項１に記載の構造。
【請求項５】
前記垂直方向の側壁は第一の垂直方向の側壁であって、前記積層は、前記第一の垂直方向の側壁と対向する関係にある第二の垂直方向の側壁を有し、前記構造は、前記積層の中心を通る垂直平面に沿って鏡面対称性を有しない、
請求項１に記載の構造。
【請求項６】
前記チャネル領域材料は、前記垂直方向の側壁の前記上部および底部のうちの一方またはその双方に部分的にのみ沿って延びる、
請求項１に記載の構造。
【請求項７】
昇順で、デジット線材料と、第一のソース／ドレイン材料と、第一の絶縁材料と、ゲート材料と、第二の絶縁材料と、第二のソース／ドレイン材料と、を含む積層を形成することと、
前記第一の絶縁材料、ゲート材料、第二の絶縁材料および第二のソース／ドレイン材料をピラーにパターン化することと、
前記ピラーの側壁に沿ってゲート誘電体材料を形成することであって、前記ゲート誘電
体材料は、前記ゲート材料に沿い、前記第二のソース／ドレイン材料に沿っていない、ことと、
前記第一のソース／ドレイン材料を通過するエッチング中にマスクとして前記ピラーを使用することであって、前記エッチングは、前記第一のソース／ドレイン材料を前記ピラーの下の台座に形成する、ことと、
前記ピラーおよび台座の側壁に沿ってチャネル領域材料を形成することと、前記ピラーと台座の間の前記デジット線材料の領域にわたって間隙を残すことであって、前記チャネル領域材料は、１モノレイヤーから７モノレイヤーの厚さを有する、ことと、
前記間隙を第三の絶縁材料で充填することと、前記第二のソース／ドレイン材料、チャネル領域材料および第三の絶縁材料にわたって上面を平坦化することと、
を含む、
トランジスタを形成する方法。
【請求項８】
前記ピラー内のゲート材料は、ワード線方向に沿って延び、前記ワード線方向に沿って前記チャネル領域材料をパターン化することをさらに含む、
請求項７に記載の方法。
【請求項９】
前記チャネル領域材料は遷移金属カルコゲナイドを含む、
請求項７に記載の方法。
【請求項１０】
二つのソース／ドレイン領域とその間のチャネル領域であって、前記チャネル領域は、１モノレイヤーから７モノレイヤーの厚さを有し、前記ソース／ドレイン領域間の物理的長さを有する遷移金属カルコゲナイド材料を含む、二つのソース／ドレイン領域およびチャネル領域と、
前記物理的長さに対する前記チャネル領域の中間部分に動作可能なように近接する中間ゲートと、
前記中間ゲートが近接する前記チャネル領域の前記部分とは異なる前記チャネル領域の其々の部分に動作可能なように近接する一対のゲートであって、前記中間ゲートの対向する側面側で前記中間ゲートから離隔され、電気的に絶縁された、一対のゲートと、
ａ）前記チャネル領域と、ｂ）前記中間ゲートおよび前記一対のゲートとの間のゲート誘電体と、
を含む、
電界効果トランジスタ構造。
【請求項１１】
垂直方向電界効果トランジスタを個々に含む複数のメモリセルを含むメモリアレイであって、
前記トランジスタは、
高さ方向に外部のソース／ドレイン領域と、高さ方向に内部のソース／ドレイン領域と、前記外部および内部のソース／ドレイン領域の高さ方向の間のチャネル領域であって、１モノレイヤーから７モノレイヤーの横方向の厚さを有し、前記ソース／ドレイン領域の高さ方向の間の物理的長さを有する遷移金属カルコゲナイド材料を含む、チャネル領域と、
前記チャネル領域の高さ方向の中間部分に横方向に近接する中間ゲートと、
前記チャネル領域の高さ方向の外部部分に横方向に近接する前記中間ゲートの上の外部ゲートであって、前記中間ゲートから高さ方向に離隔され、電気的に絶縁される外部ゲートと、
前記チャネル領域の高さ方向の内部部分に横方向に近接する前記中間ゲートの下の内部ゲートであって、前記中間ゲートから高さ方向に離隔され、電気的に絶縁される内部ゲートと、
ａ）前記チャネル領域と、ｂ）前記中間ゲート、前記外部ゲートおよび前記内部ゲート
との横方向の間のゲート誘電体と、
を含み、
ａ）前記外部ゲートが前記アレイ内で互いに電気的に結合されるか、ｂ）前記内部ゲートが前記アレイ内で互いに電気的に結合されるかのうちの少なくとも一つが成立する、
メモリアレイ。
【請求項１２】
二つのソース／ドレイン領域とその間のチャネル領域であって、前記チャネル領域は、１モノレイヤーから７モノレイヤーの厚さを有し、前記ソース／ドレイン領域間の物理的長さを有する遷移金属ジカルコゲナイド材料を含む、二つのソース／ドレイン領域およびチャネル領域と、
前記物理的長さに対する前記チャネル領域の中間部分に動作可能なように近接する中間ゲートと、
前記中間ゲートが近接する前記チャネル領域の前記部分とは異なる前記チャネル領域の其々の部分に動作可能なように近接する一対のゲートであって、前記中間ゲートの対向する側面側で前記中間ゲートから離隔され、電気的に絶縁された、一対のゲートと、
ａ）前記チャネル領域と、ｂ）前記中間ゲートおよび前記一対のゲートとの間のゲート誘電体と、
を含む、
電界効果トランジスタ構造。
【請求項１３】
前記電界効果トランジスタは垂直方向に方向づけられる、
請求項１２に記載の構造。
【請求項１４】
前記電界効果トランジスタは、水平方向に方向づけられる、
請求項１２に記載の構造。
【請求項１５】
垂直方向電界効果トランジスタを個々に含む複数のメモリセルを含むメモリアレイであって、
前記トランジスタは、
高さ方向に外部のソース／ドレイン領域と、高さ方向に内部のソース／ドレイン領域と、前記外部および内部のソース／ドレイン領域の高さ方向の間のチャネル領域であって、１モノレイヤーから７モノレイヤーの横方向の厚さを有し、前記ソース／ドレイン領域の高さ方向の間の物理的長さを有する遷移金属ジカルコゲナイド材料を含む、チャネル領域と、
前記チャネル領域の高さ方向の中間部分に横方向に近接する中間ゲートと、
前記チャネル領域の高さ方向の外部部分に横方向に近接する前記中間ゲートの上の外部ゲートであって、前記中間ゲートから高さ方向に離隔され、電気的に絶縁される外部ゲートと、
前記チャネル領域の高さ方向の内部部分に横方向に近接する前記中間ゲートの下方にある内部ゲートであって、前記内部ゲートは、前記中間ゲートから高さ方向に離隔され、電気的に絶縁される、内部ゲートと、
ａ）前記チャネル領域と、ｂ）前記中間ゲート、前記外部ゲートおよび前記内部ゲートとの横方向の間のゲート誘電体と、
を含み、
ａ）前記外部ゲートが前記アレイ内で互いに電気的に結合されるか、ｂ）前記内部ゲートが前記アレイ内で互いに電気的に結合されるかのうちの少なくとも一つが成立する、
メモリアレイ。
【請求項１６】
前記外部ゲートは、前記アレイ内で互いに電気的に結合される、
請求項１５に記載のメモリアレイ。
【請求項１７】
前記内部ゲートは、前記アレイ内で互いに電気的に結合される、
請求項１５に記載のメモリアレイ。
【請求項１８】
前記外部ゲートは、前記アレイ内で互いに電気的に結合され、前記内部ゲートは、前記アレイ内で互いに、かつ前記外部ゲートに電気的に結合される、
請求項１５に記載のメモリアレイ。
【請求項１９】
前記高さ方向の外部および内部ソース／ドレイン領域は、１モノレイヤーから７モノレイヤーの横方向の壁の厚さを有する遷移金属ジカルコゲナイド材料を含む、
請求項１５に記載のメモリアレイ。
【請求項２０】
前記複数の垂直方向トランジスタは、互いに水平方向に離隔され、水平方向に直接隣接する前記トランジスタの間の誘電材料内に裏面バイアスゲートをさらに含み、前記裏面バイアスゲートは、前記高さ方向に外部のゲート、高さ方向に内部のゲートおよび中間ゲートに沿って高さ方向に延びる、
請求項１５に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連する特許データ］
本出願は、２０１４年１月１０日に出願された米国特許出願整理番号１４／１５２，６６４の一部継続出願である。
【０００２】
本明細書に開示された実施形態は、電界効果トランジスタ構造に関し、複数の電界効果トランジスタを有するメモリアレイに関する。
【背景技術】
【０００３】
メモリは集積回路の一種であり、データを格納するためにコンピュータシステムで用いられる。メモリは、個々のメモリセルの一つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、センス線またはデータ／センス線とも称され得る）およびアクセス線（ワード線とも称され得る）に書き込まれるか、または、デジット線およびアクセス線から読み出されてもよい。デジット線は、アレイの列に沿ってメモリセルを導電的に相互接続してもよく、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続してもよい。各メモリセルは、デジット線およびアクセス線の組み合わせを通じて一意的にアドレス指定されてもよい。
【０００４】
メモリセルは、揮発性または不揮発性であってもよい。不揮発性メモリセルは、コンピュータの電源がオフのときを含む多くの場合、長期間データを格納することができる。揮発性メモリは、データを消失するため、多くの場合に毎秒複数回、リフレッシュ／再書き込みを必要とする。それとは関係なく、メモリセルは、少なくとも二つの異なる選択可能な状態においてメモリを保持または格納するように構成される。２進法においては、状態は、“０”または“１”のいずれかと考えられる。他の進法においては、少なくとも幾つかの個々のメモリセルは、二つ以上のレベルまたは状態の情報を格納するように構成されてもよい。
【０００５】
電界効果トランジスタは、メモリセルで用いられ得る電子部品の一種である。これらのトランジスタは、その間に半導電性チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートは、チャネル領域に隣接し、薄いゲート誘電体によってそこから分離される。ゲートに適切な電圧を印加することによって、チャネル領域を通ってソース／ドレイン領域のうちの一方から他方へ電流が流れることが可能となる。電圧がゲートから除去されると、電流は、チャネル領域を通って流れることをほぼ妨げられる。電界効果トランジスタは、例えば、ゲート構造の一部として可逆的にプログラマブルな電荷蓄積領域などの追加構造を含んでもよい。理想的には、チャネル領域の長さは、できる限り短くなるように製造され、“オン”状態でトランジスタの動作速度を最大化し、回路密度を最大化する。しかしながら、長いチャネルのデバイスに対するものより短いチャネルのデバイスに対しての方がソース／ドレイン領域間の漏洩電流（Ｉｏｆｆ）がより高いため、短い物理チャネル長は、“オフ”状態で良好ではない。集積レベルが高くなるにつれてフットプリントがますます小さくなる可能性がある、垂直方向に配向された電界効果トランジスタを開発することも望まれている。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態による電界効果トランジスタを含む基板断片の概略断面図である。
【図２】本発明の一実施形態による電界効果トランジスタを含む基板断片の概略断面図である。
【図３】本発明の一実施形態による電界効果トランジスタを含む基板断片の概略断面図である。
【図４】本発明の一実施形態による電界効果トランジスタを含む基板断片の概略断面図である。
【図５】図４における直線５−５に沿って描かれた断面図である。
【図６】図４における直線６−６に沿って描かれた断面図である。
【図７】図４における直線７−７に沿って描かれた断面図である。
【図８】本発明の一実施形態によるメモリアレイの一部を含む基板断片の概略断面図である。
【図９】図８における直線９−９に沿って描かれた断面図である。
【図１０】図８における直線１０−１０に沿って描かれた断面図である。
【図１１】本発明の一実施形態によるメモリアレイの一部を含む基板断片の概略断面図である。
【図１２】図１１における直線１２−１２に沿って描かれた断面図である。
【図１３】図１１における直線１３−１３に沿って描かれた断面図である。
【図１４】図１１における直線１４−１４に沿って描かれた断面図である。
【図１５】本発明の一実施形態によるメモリアレイの一部を含む基板断片の概略断面図である。
【図１６】さらなる例示的実施形態による垂直方向トランジスタ構造の概略断面図である。
【図１７】さらなる例示的実施形態による垂直方向トランジスタ構造の概略断面図である。
【図１８】さらなる例示的実施形態による垂直方向トランジスタ構造の概略断面図である。
【図１９】さらなる例示的実施形態による垂直方向トランジスタ構造の概略断面図である。
【図２０】さらなる例示的実施形態による垂直方向トランジスタ構造の概略断面図である。
【図２１】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２２】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２３】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２４】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２５】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２６】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２７】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２８】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図２９】例示的実施形態のトランジスタを含む集積回路を製造するうえで用いられ得る例示的実施形態のプロセスの段階の概略断面図である。
【図３０】集積回路の複数レベルの積層配置の例示的実施形態の概略断面図である。
【発明を実施するための形態】
【０００７】
本発明の一実施形態による例示的な電界効果トランジスタ構造は、最初に図１を参照して記述される。例示的な基板断片１０は、電界効果トランジスタ構造１４をその上に含んで形成される種々の材料を有する誘電材料（即ち、絶縁材料）１２を含む。例示的誘電材料１２は、ドープされた二酸化シリコン、ドープされていない二酸化シリコンおよび窒化シリコンである。他の部分的または全体的に製造された集積回路の部品は、材料１２の一部として形成されてもよいし、または、材料１２の高さ方向の内部に存在してもよい。基板断片１０は、半導体基板を含んでもよい。本文書の文脈においては、“半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）”または“半導電性基板（ｓｅｍｉｃｏｎｄｕｃｔｉｖｅ  ｓｕｂｓｔｒａｔｅ）”という語は、半導電性ウェーハ（単独または他の材料をその上に含むアセンブリのいずれか）および半導電性材料層（単独または他の材料をその上に含むアセンブリのいずれか）などのバルク半導電性材料を含むが、そのいずれにも限定はされない半導電性材料を含む任意の構造を意味するものとして定義される。“基板（ｓｕｂｓｔｒａｔｅ）”という語は、上述された半導電性基板を含むがそれには限定されない任意の支持構造のことを称する。幾つかの実施形態においては、材料１２は、“基板（ｓｕｂｓｔｒａｔｅ）”または“ベース（ｂａｓｅ）”の一例として使用されてもよい。
【０００８】
本明細書に記述された材料および／または構造はいずれも、均質または不均質であってもよく、それに関わらず、このような材料に覆われる任意の材料にわたって連続的、または不連続であってもよい。本明細書で用いられる“異なる組成（ｄｉｆｆｅｒｅｎｔ  ｃｏｍｐｏｓｉｔｉｏｎ）”には、例えば二つの記述された材料が均質ではない場合、互いに直接接触し得る当該材料の該当部分が、化学的および／または物理的に異なることのみが必要とされる。二つの記述された材料が互いに対して直接接触しない場合には、“異なる組成（ｄｉｆｆｅｒｅｎｔ  ｃｏｍｐｏｓｉｔｉｏｎ）”には、二つの記述された材料が均質ではない場合、互いに最も近接している当該材料の該当部分が、化学的および／または物理的に異なることのみが必要とされる。本文書においては、記述された材料または構造が互いに対して少なくともいくらか物理的に接触しているときには、材料または構造は、別の材料または構造に“直接接触して（ｄｉｒｅｃｔｌｙ  ａｇａｉｎｓｔ）”いる。対照的に、“直接（ｄｉｒｅｃｔｌｙ）”が先行していない“上方（ｏｖｅｒ）”、“上（ｏｎ）”、および“接触して（ａｇａｉｎｓｔ）”は、“直接接触している（ｄｉｒｅｃｔｌｙ  ａｇａｉｎｓｔ）”と、（複数の）材料または（複数の）構造が介在することにより、記述された材料または構造が互いに物理的に接触していない構造と、を包含する。さらに、そうでないと言及されない限り、各材料は、任意の適切な既存または未開発の技術を用いて形成されてもよく、原子層堆積、化学蒸着、物理蒸着、エピタキシャル成長、拡散ドーピングおよびイオン注入がその技術の例である。
【０００９】
トランジスタ構造１４は、二つのソース／ドレイン領域１６、１８と、その間のチャネル領域２０とを含む。チャネル領域２０は、１モノレイヤーから７モノレイヤーの厚さを有するチャネル材料２２（チャネル領域材料とも称され得る）を含み、ソース／ドレイン領域１６および１８の間に物理的長さ（例えば、角括弧付けの区域２０として図示される長さ）を有する。本文書においては、“厚さ（ｔｈｉｃｋｎｅｓｓ）”は、異なる組成の直接隣接する材料の最も近接する表面から垂直に所与の材料を通る平均直線距離として定義される。チャネル材料２２は、任意の適切な組成または組成の組み合わせを含んでもよい。幾つかの実施形態においては、チャネル材料２２は、遷移金属カルコゲナイドを含むか、実質的に遷移金属カルコゲナイドから構成されるか、遷移金属カルコゲナイドから構成されてもよく、したがって、遷移金属カルコゲナイド材料とも称され得る。遷移金属カルコゲナイドは、例えば、遷移金属ジカルコゲナイド（例えば、ＭｏＳ２、ＷＳ２、ＩｎＳ２、ＩｎＳｅ２、ＭｏＳｅ２、ＷＳｅ２など）および／または遷移金属トリカルコゲナイド（例えば、ＭｏＳ３、ＷＳ３、ＩｎＳ３、ＩｎＳｅ３、ＭｏＳｅ３、ＷＳｅ３など）を含むか、実質的にそれらから構成されるか、それらから構成されてもよい。一実施形態においては、遷移金属カルコゲナイド材料２２は、４モノレイヤーと同程度の厚さであり、一実施形態においては、２モノレイヤーと同程度の厚さである。
【００１０】
一実施形態においては、図示されるように、ソース／ドレイン領域１６および１８も、１モノレイヤーから７モノレイヤーの厚さを有する遷移金属カルコゲナイド材料２２（例えば、材料２２の伸長部分１９）を含む。ソース／ドレイン領域１６および１８は、カルコゲナイド材料２２に直接接触する導電性（即ち電気的）材料３０を含むものとして図示される。導電性材料３０は、導電性を有するようにドープされた半導電性材料、一つ以上の金属元素、金属元素の合金および導電性金属化合物のうちいずれか一つ以上であってもよい。導電性材料３０は、遷移金属カルコゲナイド材料２２が材料１２と３０との間にない場合、誘電材料１２に代替的に延びてもよい。さらに、カルコゲナイド材料２２が材料１２と３０との間にあるとき、其々のソース／ドレイン領域は、材料３０に直接接触する構成材料２２と考えられてもよく、材料３０は、本来、必ずしもトランジスタ構造１４の二つのソース／ドレイン領域の一部として考えられるのではなく、材料２２に対する導電性接点として考えられる。
【００１１】
一実施形態においては、チャネル領域２０は、導電性を増強する不純物を欠き、一実施形態においては、検出可能な導電性を増強する不純物を欠く。本文書においては、“導電性を増強する不純物を欠く（ｄｅｖｏｉｄ  ｏｆ  ｃｏｎｄｕｃｔｉｖｉｔｙ  ｅｎｈａｎｃｉｎｇ  ｉｍｐｕｒｉｔｙ）”とは、わずか１×１０１４原子／ｃｍ３を意味する。一実施形態においては、ソース／ドレイン領域１６および１８は、導電性を増強する不純物を欠き、一実施形態においては、検出可能な導電性を増強する不純物を欠く。遷移金属カルコゲナイド材料２２が其々のソース／ドレイン領域の少なくとも一部を含む一実施形態においては、このような材料２２は、導電性を増強する不純物を欠き、一実施形態においては、検出可能な導電性を増強する不純物を欠く。
【００１２】
トランジスタ構造１４は、チャネル領域２０の物理的長さに対するその中間部分２６に動作可能なように近接した中間ゲート２４を含む。一実施形態においては、図示されるように、中間部分２６は、チャネル領域２０に対して中心に配置される。中間ゲート２４は、対向する側面２８および２９を有するものとして考えられてもよい。ゲート３２および３３の一対は、其々チャネル領域２０の異なる部分３４および３５に動作可能なように近接し、部分３４および３５は、各々部分２６とは異なる。図示された例においては、ゲート３２は、側面２８側で中間ゲート２４から離隔され、電気的に絶縁され、ゲート３３は、側面２９側で中間ゲート２４から離隔され、電気的に絶縁される。このような電気的絶縁は、直接隣接する導電性部品３０、３２、２４、３３および３０の間に横方向にある誘電材料３６によって生じるものとして図示される。例示的な誘電材料３６は、材料１２に対する材料と同一である。導電性材料の構造３０、３２、２４および３３の間の誘電材料３６の例示的な横方向の厚さは、約１ナノメートルから１５ナノメートルである。さらに、ゲート誘電体３８は、チャネル領域２０と、中間ゲート２４、ゲート３２およびゲート３３の各々との間にある。ゲート誘電体３８の例示的な厚さは、約１ナノメートルから３０ナノメートルである。
【００１３】
一実施形態においては、ゲート３２および３３は、ともに電気的に結合され、例えば、相互接続線３９を介して概略的に図示される。一実施形態においては、中間ゲート２４は、ゲート３２および３３のうちの少なくとも一つとは異なる仕事関数を有する。ゲート３２および３３は、互いに同一の仕事関数を有してもよいか、または互いに異なる仕事関数を有してもよい。本文書の文脈においては、同一の仕事関数とは、０からわずか０．１ｅＶの仕事関数における相違を意味し、異なる仕事関数とは、少なくとも０．２ｅＶの仕事関数における相違を意味する。一実施形態においては、中間ゲート２４、ゲート３２およびゲート３３は同一の仕事関数を有する。一実施形態においては、ゲート３２および３３は同一の組成である。一実施形態においては、中間ゲート２４、ゲート３２およびゲート３３は、全て同一の組成である。一実施形態においては、中間ゲート２４、ゲート３２およびゲート３３は、導電性を有するようにドープされたｎ型の半導電性材料を含む。このような一実施形態においては、中間ゲート２４の仕事関数は、ゲート３２および３３の仕事関数よりも（即ち、少なくとも０．２ｅＶ）大きい。一実施形態においては、中間ゲート２４およびゲート３２および３３は、導電性を有するようにドープされたｐ型の半導電性材料を含む。このような一実施形態においては、中間ゲート２４の仕事関数は、ゲート３２および３３の仕事関数よりも（即ち、少なくとも０．２ｅＶ）小さい。ゲート２４、３２および３３の材料に対する幾つかの例として、ｎ＋ドープされたポリシリコンおよびｐ＋ドープされたポリシリコン（即ち、少なくとも１×１０２０原子／ｃｍ３に各々ドープされる）は、其々、約４．０ｅＶと５．１ｅＶの仕事関数を有する。ＴｉＮは、約４．６５ｅＶの仕事関数を有し、ＷおよびＷＮは、約４．３ｅＶから４．６ｅＶの間の範囲の仕事関数を有する。
【００１４】
図２は、本発明の別の一実施形態による基板断片１０ａについて形成された電界効果トランジスタ構造１４ａを図示する。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ａ”によって示される。ゲート３２、２４および３３は、其々、対向する側面４０、４１を含むものと考えられてもよく、中間ゲート２４のこれらの側面は、中間ゲートの対向する側面２８および２９とは異なる。チャネル領域２０ａは、中間ゲート２４およびゲートの対３２、３３の対向する側面４０および４１の各々の上に、１モノレイヤーから７モノレイヤーの厚さを有する遷移金属カルコゲナイド材料２２を含む。ゲート誘電体３８は、遷移金属カルコゲナイド材料２２と中間ゲート２４およびゲートの対３２、３３の対向する側面４０、４１の各々との間にある。一実施形態においては、図示されるように、ソース／ドレイン領域１６ａおよび１８ａは、遷移金属カルコゲナイド材料２２の二つの離隔された部分１９を個々に含む。導電性材料３０は、双方のソース／ドレイン領域１６ａ、１８ａ内の部分１９の間にあって、部分１９を電気的に結合する。また、材料３０は、おそらくはその組成に依存して、ソース／ドレイン領域１６ａ、１８ａの一部として考えられてもよいか、またはカルコゲナイド材料２２の部分１９と考えられるソース／ドレイン領域間の導電性相互接続として考えられてもよい。図１を参照して上述された構造に類似する別の一構造として、材料３０と材料１２（図示せず）との間、かつ材料３０と材料３６（図示せず）との間には、遷移金属カルコゲナイド材料２２がなくてもよい。
【００１５】
本発明の実施形態による電界効果トランジスタ構造は、任意の所望の方向づけを有してもよい。図１および図２は、水平方向に方向づけられるものとして構造１４および１４ａを図示する。別の実施形態においては、電界効果トランジスタ構造は、垂直方向に方向づけられてもよいし、または垂直もしくは水平方向以外に方向づけられてもよい。本文書においては、垂直方向とは、水平方向とほぼ直交する方向であって、水平方向とは、ほぼ、基板が製造中に処理される主表面に沿った方向のことを称する。さらに、本明細書で用いられる、垂直方向および水平方向とは、三次元空間における基板の方向づけとは関係なく、互いに対してほぼ垂直な方向である。さらに、高さ方向、上方および下方は、垂直方向についてのものである。さらに、本文書の文脈においては、垂直方向に方向づけられたトラジスタは、垂直方向にチャネル領域を通る主要な電流の流れによって特徴づけられる。さらに、本文書の文脈においては、水平方向に方向づけられたトランジスタは、水平方向にチャネルを通る主要な電流の流れによって特徴づけられる。
【００１６】
一例として、垂直方向に方向づけられた電界効果トランジスタ構造１４ｂは、図３において基板１０ｂに関して示される。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ｂ”または異なる参照番号で示される。図３の構造は、図２の構造に類似するが、図１に類似する構造または他の構造が用いられてもよい。図３は、垂直方向に方向づけられた電界効果トランジスタ構造１４ｂを図示し、ゲート３３は、中間ゲート２４の材料の上方に離隔され、中間ゲート２４の材料から電気的に絶縁された外部ゲート材料を含む。ゲート３２は、中間ゲート２４の材料の下方に離隔され、中間ゲート２４の材料から電気的に絶縁された内部ゲート材料を含む。ソース／ドレイン領域１８ａは、高さ方向に外部のソース／ドレイン領域と考えられてもよく、ソース／ドレイン領域１６ａは、高さ方向に内部のソース／ドレイン領域と考えられてもよい。外部ソース／ドレイン領域１８ａおよび内部ソース／ドレイン領域１６ａは、其々横方向に外部の側壁４４を含むものと考えられてもよい。一実施形態においては、導電性接点４５は、外部ソース／ドレイン領域１８ａの遷移金属カルコゲナイド材料２２の横方向の外部側壁４４に直接接触する。一実施形態においては、導電性接点４６は、内部ソース／ドレイン領域１６ａの遷移金属カルコゲナイド材料２２の横方向の外部側壁４４に直接接触する。導電性接点４５および４６は、各ソース／ドレイン領域の遷移金属カルコゲナイド材料２２の横方向の外部側壁のうちの一つにのみ接触するものとして其々図示される。代替的または追加的に、導電性接点は、一方または双方のソース／ドレイン領域について、遷移金属カルコゲナイド材料２２の他の横方向の外部側壁に直接接触してもよい（図示されない）。
【００１７】
続いて、別の一実施形態の垂直方向の電界効果トランジスタ構造１４ｃが、図４−図７を参照して記述され、基板１０ｃを図示する。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ｃ”または異なる参照番号で示される。垂直方向トランジスタ構造１４ｃは、絶縁コア４８（即ち、電気的絶縁）を含む。絶縁コア４８の材料は、誘電体であってもよく、例えば、材料１２および３６の組成について上述された材料のいずれかを含む。絶縁コア４８の材料は、半導電性または導電性であってもよく、例えば、接地もしくはある他の電位に保持することで、例えば、垂直方向トランジスタ構造１４ｃの上方および／または下方の回路部品（図示せず）に対して電気的絶縁機能を提供してもよい。
【００１８】
遷移金属カルコゲナイド材料２２ｃは、絶縁コア４８を包囲し、１モノレイヤーから７モノレイヤーの横方向の壁の厚さを有する。ゲート誘電体３８ｃは、遷移金属カルコゲナイド材料２２ｃを包囲する。一実施形態においては、絶縁コア４８、遷移金属カルコゲナイド材料２２ｃおよびゲート誘電体３８ｃは、水平方向の断面において円形である其々の外周を各々有する。
【００１９】
導電性中間ゲート２４ｃは、遷移金属カルコゲナイド材料２２ｃの高さ方向の中間部分においてゲート誘電体３８ｃを包囲する。導電性外部ゲート材料３３ｃは、遷移金属カルコゲナイド材料２２ｃの高さ方向の外部部分３５ｃにおいてゲート誘電体３８ｃを包囲する。外部ゲート材料３３ｃは、例えば、誘電体３６ｃによって、中間ゲート材料２４ｃから高さ方向に離隔され、電気的に絶縁される。導電性内部ゲート材料３２ｃは、遷移金属カルコゲナイド材料２２ｃの高さ方向の内部部分３４ｃにおいてゲート誘電体３８ｃを包囲する。内部ゲート材料３２ｃは、例えば、誘電対３６ｃによって、中間ゲート材料２４ｃから高さ方向に離隔され、電気的に絶縁される。断面図は、簡略化のために、内部ゲート材料３２ｃについて図示されない。このような断面は、図６の断面と同一に見えるが、参照番号３２ｃが参照番号３３ｃに代わって置き換えられる。
【００２０】
高さ方向に外部のソース／ドレイン領域１８ｃは、絶縁コア４８を包囲し、外部ゲート材料３３ｃの高さ方向の外部に離隔され、外部ゲート材料３３ｃから電気的に絶縁される。高さ方向に内部のソース／ドレイン領域１６ｃは、絶縁コア４８を包囲し、内部ゲート材料３２ｃの高さ方向の内部に離隔され、内部ゲート材料３２ｃから電気的に絶縁される。一実施形態においては、図示されるように、外部および内部ソース／ドレイン領域１８ｃおよび１６ｃは、１モノレイヤーから７モノレイヤーの横方向の壁の厚さを有する遷移金属カルコゲナイド材料２２ｃを其々含む。一実施形態においては、導電性接点は、外部ソース／ドレイン領域１８ｃおよび内部ソース／ドレイン領域１６ｃのうちの少なくとも一つの横方向の外部側壁に直接接触し、例示的な導電性接点４５ｃおよび４６ｃが図示される。断面図は、簡略化のために内部ソース／ドレイン領域１６ｃについては図示されない。このような断面は、図７の断面に対して同一に見えるが、参照番号１８ｃおよび４５ｃに代わって、其々参照番号１６ｃおよび４６ｃが置き換えられる。図１−図３の実施形態を参照して上述された任意の他の属性またはさらなる属性は、図４−図７を参照して記述された実施形態について適用されてもよい。
【００２１】
上述されたようなトランジスタは、任意の既存または未開発の集積回路の一部として使用されてもよい。さらに、一例として、複数の上述された電界効果トランジスタは、メモリアレイなどのアレイ内に組み込まれてもよい。本明細書でのアレイに関する構造の記述について、サブアレイ（即ち、アレイ全体のうちの一部）も、アレイとして考えられてもよい。一実施形態においては、本発明によるメモリアレイは、垂直方向電界効果トランジスタを個々に含む複数のメモリセルを含む。個々のトランジスタは、高さ方向に外部のソース／ドレイン領域と、高さ方向に内部のソース／ドレイン領域と、外部および内部ソース／ドレイン領域の高さ方向の間のチャネル領域と、を含む。チャネル領域は、１モノレイヤーから７モノレイヤーの横方向の厚さを有する遷移金属カルコゲナイド材料を含み、ソース／ドレイン領域の高さ方向の間の物理的長さを有する。一実施形態においては、高さ方向に外部および内部のソース／ドレイン領域は、１モノレイヤーから７モノレイヤーの横方向の壁の厚さを有する遷移金属カルコゲナイド材料を含む。それとは関係なく、中間ゲートは、チャネル領域の高さ方向の中間部分に横方向に近接する。外部ゲートは、チャネル領域の高さ方向の外部部分に横方向に近接する中間ゲートの上方にある。外部ゲートは、中間ゲートから高さ方向に離隔され、中間ゲートから電気的に絶縁される。内部ゲートは、チャネル領域の高さ方向の内部部分に横方向に近接する中間ゲートの下方にある。内部ゲートは、中間ゲートから高さ方向に離隔され、電気的に絶縁される。ゲート誘電体は、ａ）チャネル領域とｂ）中間ゲート、外部ゲートおよび内部ゲートとの横方向の間にある。理想的には、トランジスタ構造は、メモリアレイにわたって同一であるが、必ずしもそうである必要はない。例示としてのみ、図３のトランジスタ構造１４ｂおよび図４−図７のトランジスタ構造１４ｃは、本発明によるメモリおよび／またはトランジスタアレイで使用可能な垂直方向電界効果トランジスタ構造の単なる二つの例に過ぎない。
【００２２】
それとは関係なく、ａ）外部ゲートがアレイ内で互いに電気的に結合されるか、ｂ）内部ゲートがアレイ内で互いに電気的に結合されるか、のうちの少なくとも一つが成立する。一実施形態においては、外部ゲートは、アレイ内で互いに電気的に結合され、内部ゲートはアレイ内で互いに電気的に結合される。一実施形態においては、内部ゲートの全ては、アレイ内の外部ゲートの全てと電気的に結合される。図１−図７の実施形態を参照して上述された別の属性または追加の属性が使用されてもよい。
【００２３】
本発明の一実施形態によるこのような例示的メモリアレイ６０の一部は、図８−図１０において基板１０ｄを参照して図示され、図４−図７の構造と類似した複数の電界効果トランジスタ構造を含む。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ｄ”または異なる参照番号で示される。例示的アレイ６０は、適切な誘電材料６４によって互いから分離された行または列６２における複数のトランジスタ１４ｄにわたって相互接続された（即ち、電気的に結合された）中間ゲート２４ｄを有する。ａ）外部ゲート３３ｄがアレイ内で互いに電気的に結合されるか、ｂ）内部ゲート３２ｄは、アレイ内で互いに電気的に結合されるかのうちの少なくとも一つが成立する。外部ゲート３３ｄは、例えば板状の、アレイ６０にわたって電気的に結合されるものとして図示される。内部ゲート３２ｄは、例えば板状の、アレイ６０にわたって電気的に結合されるものとして図示される。ゲート３３ｄおよび３２ｄは互いに電気的に結合されてもよい。誘電材料３６ｄおよび６４は、種々の部品を絶縁するものとして図示される。図１−図７の実施形態を参照して上述された他の属性または追加的属性が用いられてもよい。中間ゲート２４は、行または列におけるアレイ内で相互接続されてもよく、アクセス線として機能する。ビット線（図示せず）は、他の行または列における複数の外部ソース／ドレイン１８ｄまたは複数の内部ソース／ドレイン１８ｅのうちの一つと相互接続してもよく、データ／センス線として機能する。電荷蓄積デバイス（図示せず）（例えば、キャパシタ）は、複数の外部ソース／ドレイン１８ｄまたは複数の内部ソース／ドレイン１８ｅのうちの他方に電気的に結合されてもよい。
【００２４】
別の一実施形態のメモリアレイ６０ｅは、図１１−図１４において基板１０ｅを参照して図示され、図３の構造と類似の複数の電界効果トランジスタ構造を含む。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ｅ”または異なる参照番号で示される。例示的アレイ６０ｅは、誘電材料６４ｅによって互いから分離された複数のトランジスタ１４ｅ間に、行または列６２ｅの状態で相互接続された中間ゲート２４ｅを有する。ａ）外部ゲート３３ｅは、アレイ内で互いに電気的に結合されるか、ｂ）内部ゲート３２ｅは、アレイ内で互いに電気的に結合されるかのうちの少なくとも一つが成立する。外部ゲート３３ｅは、相互接続線３９（図１３）を介して互いに対して電気的に結合されるものとして概略的に図示され、このような外部ゲート３３ｅは全て、アレイにわたって互いに電気的に結合されてもよい。内部ゲート３２ｅは、同様に結合されてもよく、ゲート３３ｅおよび３２ｅは、アレイにわたって互いに電気的に結合されてもよい。誘電材料６４ｅは、種々の部品を絶縁する。図１−図１０の実施形態を参照して上述された別の属性または追加の属性が用いられてもよい。
【００２５】
別の一実施形態のメモリアレイ６０ｆが、図１５において基板１０ｆを参照して図示され、記述され、図３の構造に類似の垂直方向電界効果トランジスタ構造を組み込み、それによって、図１１−図１４のアレイ６０ｅに類似する。上述された実施形態と同様の参照番号が適切な場合に用いられ、幾つかの構造的差異は、添え字“ｆ”または異なる参照番号で示される。トランジスタ構造１４ｆは、互いから水平方向に離隔され、アレイ６０ｆは、水平方向に直接隣接するトランジスタ構造１４ｆの間の誘電材料６４ｆ内の裏面バイアスゲート７５を含む。裏面バイアスゲート７５は、図示されるように、高さ方向に外部のゲート、高さ方向に内部のゲートおよび中間ゲート３３ｅ、３２ｅおよび２４ｅに沿って、高さ方向に延びてもよい。個々の裏面バイアスゲート７５は、図１２および図１３に材料２４ｅおよび３３ｅが図示されるように、材料２４ｅと３３ｅの線の間で、平行な線において縦方向にも延びてもよい。一実施形態においては、アレイ内の全ての裏面バイアスゲート７５は、互いに電気的に結合される。図１−図１４の実施形態を参照して上述された別の属性または追加の属性が用いられてもよい。
【００２６】
さらなる回路（図示せず）は、アレイ内のメモリセルにアクセスする（例えば、そこから読み出すおよび／またはそこに書き込む）ために、当業者によって提供することができる。このような回路は、より大きいメモリアレイを複数の個別のサブアレイへと形成することを含んでもよい。本段落から本文書の最後まで用いられる“サブアレイ（ｓｕｂ−ａｒｒａｙ）”は、連続的領域内にあって、他のサブアレイからは独立してアクティブ化することができる総メモリアレイセルのサブセットとして定義され、他のサブアレイはその中に他の総メモリアレイセルを有する。サブアレイは、独立して、並行して、または互いに関連して製造し、動作させることができる。それとは関係なく、本発明の実施形態によるトランジスタおよびメモリアレイは、如何なる方法で動作してもよい。理想的には、本発明によるトランジスタの有効なチャネル長は、静電的に定義され、動的に変化してもよい。トランジスタおよび／またはメモリアレイに関する一例として、所与のサブアレイの全てにわたって、ゲート３３ｄ／３３ｅ／３３ｆは、互いに対して、かつ、其々アレイ６０、６０ｅ、６０ｆ内のゲート３２ｄ／３２ｅ／３２ｆに対して、電気的に結合されてもよい。サブアレイに対する“非アクティブ（ｉｎａｃｔｉｖｅ）”“スタンバイ（ｓｔａｎｄｂｙ）”または“オフ（ｏｆｆ）”状態においては、このようなゲートはバイアスされてもよく、そこに直接隣接する半導電性遷移金属カルコゲナイド材料２２は、キャリアを欠き、それによって、個々のトランジスタの有効チャネル長をより長くさせる（例えば、より漏洩電流を少なくする）。本開示の文脈においては、“キャリアを欠く（ｄｅｐｌｅｔｅｄ  ｏｆ  ｃａｒｒｉｅｒｓ）”とは、１×１０１５キャリア／ｃｍ３以下（例えば、電子または正孔のいずれか）を意味する。中間ゲート２４ｄ／２４ｅ／２４ｆは、非アクティブ、スタンバイまたはオフ状態において、０ボルトまたは僅かに負で提供されてもよい。全ての“非アクティブな（ｉｎａｃｔｉｖｅ）”サブアレイは、例えば、それらのゲートをそのようにバイアスさせてもよい。このような構造および動作は、非アクティブ、スタンバイまたはオフ状態における電力消費を低減する場合がある。
【００２７】
ある期間中、サブアレイ内のメモリセルに対して読み出しおよび／または書き込みが生じるであろう“アクティブな（ａｃｔｉｖｅ）”サブアレイに関し、ゲート３２、３３は、そこに直接隣接する遷移金属カルコゲナイド材料における高いキャリア密度を誘発するようにバイアスされてもよく、それによって、個々のトランジスタの有効チャネル長をより短くする。本文書の文脈においては、“高いキャリア密度（ｈｉｇｈ  ｃａｒｒｉｅｒ  ｄｅｎｓｉｔｙ）”とは、少なくとも１×１０１８キャリア／ｃｍ３を意味する。アクティブなサブアレイ内の中間ゲート２４ｄ／２４ｅ／２４ｆは、“オン”状態（例えば、０以外の電圧値）において通常動作し、より短い有効なトランジスタのチャネルに電流を流してもよく、“オフ”状態（例えば、０の電圧値）において通常動作し、このような電流の流れを（漏洩以外は）妨げてもよい。無論、別の動作方式が用いられてもよい。
【００２８】
幾つかの実施形態においては、“オン”状態のトランジスタにおいて導電性層の厚さとほぼ同一の厚さのチャネル材料を有する垂直方向電界効果トランジスタを製造する利点が存在することが認められる。具体的には、従来のトランジスタデバイスは、チャネル領域にわたって、比較的厚い半導体材料を頻繁に使用し、半導体材料の大部分が過剰である。ゲートに隣接するチャネル材料の一部のみが“オン”状態において実際に電流を伝達する。過剰なチャネル材料は、無駄な空間と考えられてもよく、デバイスのスケーラビリティを低減させる。対照的に、本明細書に記述される実施形態において使用される薄いチャネル材料２２は、過剰な材料を含有することなく、“オン”状態において所望の電流導通のために十分な厚さに形成されてもよい。幾つかの実施形態においては、チャネル材料は、約３Åから約１０Åの厚さに形成されてもよく、および／または１モノレイヤーから７モノレイヤーの厚さに形成されてもよい。
【００２９】
図１６−図２０は、垂直方向トランジスタ構造１０ｇ−１０ｋの例示的実施形態を図示する。
【００３０】
図１６を参照すると、トランジスタ構造は、昇順に、底部ソース／ドレイン領域１６、第一の絶縁材料６７、（導電性ゲート２５内で使用される）ゲート材料２４、第二の絶縁材料６８および上部ソース／ドレイン領域１８を含む、垂直方向に方向づけられた積層６６を含む。絶縁材料６７および６８は、互いに同一の組成を含んでもよいし、または異なる組成を含んでもよい。幾つかの実施形態においては、絶縁材料３６に関して上述された組成と同一の組成を含んでもよい。
【００３１】
積層６６は、絶縁材料１２に対応するベースによって支持される。図示された実施形態においては、積層は、間隙によってベースから離隔され、積層とベースとの間に一つ以上の中間材料が存在しうることを示す。
【００３２】
積層は、互いに対向する関係にある垂直方向の側壁７０および７２を有する。垂直方向の側壁は、底部ソース／ドレイン領域１６に沿った底部７３と、導電性ゲート２５に沿った中間部分７５と、上部ソース／ドレイン領域１８に沿った上部７７とを有する。
【００３３】
ゲート誘電体３８（絶縁材料とも称され得、幾つかの実施形態においては、第一および第二の絶縁材料６７および６８と区別するために、第三の絶縁材料と称され得る）は、垂直方向の側壁７０／７２の中間部分７５の全体に沿っている。ゲート誘電体３８は、図１８−図２０に図示されるように、絶縁領域６７および６８の一方またはその双方と垂直方向に重なってもよい。
【００３４】
チャネル領域材料２２は、ゲート誘電体３８に沿っており、ゲート誘電体３８によって導電性ゲート２５から離隔される。チャネル領域材料は、側壁７０／７２の底部７３の少なくとも一部に直接接触し、側壁７０／７２の上部７７の少なくとも一部にも直接接触する。本明細書に記述された垂直方向トランジスタ構造の利点は、構造がより小さい寸法に縮小されるとしても、ソース／ドレイン領域１６および１８の大きい表面が、チャネル領域材料２２に直接結合され得ることであり得る。具体的には、チャネル領域２２は、ソース／ドレイン領域の側壁に垂直方向に重なり、このような側壁に直接接触する。したがって、本明細書で記述されたデバイス（例えば、図１６―図２０に図示されたトランジスタデバイス）が、図示された断面の幅に沿って圧縮されることによって縮小しても、チャネル領域２２とソース／ドレイン領域との間の電気的結合は影響を受けない。なぜなら、チャネル領域とソース／ドレイン領域との間の垂直方向に重なる面積が同一のままの可能性があるためである。チャネル材料は、例えば、遷移金属カルコゲナイド、結晶半導体材料（例えば、単結晶シリコン、多結晶シリコンなど）、または実質的に２次元の配向に（即ち、長さと幅とを有するが非常に小さい厚さを有する配向に）形成され得る任意の材料を含む、任意の適切な材料であってもよい。
【００３５】
ソース／ドレイン領域とチャネル領域材料２２との重複量は、異なる実施形態では変化し得るが、チャネル領域材料のうちの少なくとも幾らかは、ソース／ドレイン領域の各々と垂直方向に重なり、ソース／ドレイン領域の各々と直接接触する。例えば、図１８は、チャネル領域材料２２がソース／ドレイン領域１６および１８と垂直方向に部分的にのみ重なる一実施形態を図示する。
【００３６】
チャネル領域材料２２は、上述された組成のうちの任意の組成を含んでもよく（例えば、硫化モリブデン、セレン化モリブデン、硫化タングステン、セレン化タングステン、硫化インジウムおよびセレン化インジウムから構成される群から選択された一つ以上の材料を含む遷移金属カルコゲナイドを含むか、実質的にそれらから構成されるか、またはそれらから構成されてもよく）、約３Åより大きく、約１０Å以下の範囲内の厚さを有し得る、および／または、１モノレイヤーから７モノレイヤーの厚さを有し得る。
【００３７】
図１６の構造は、側壁７０および７２の双方に沿って形成されたチャネル材料２２を有し、したがって、垂直平面７８について鏡面対称性を有する。他の実施形態においては、チャネル材料は、側壁７０／７２のうちの一つにのみ沿って形成されてもよい。例えば、図１７は、チャネル材料２２および誘電体３８が側壁７２に沿って形成されるが側壁７０に沿っては形成されない一実施形態を図示する。図１７の構造は、垂直平面７８について鏡面対称性を有さない。幾つかの実施形態においては、図１７の構造は、より小さい寸法に縮小され得る、および／または、図１６の構造よりも製造するうえでより単純であり得るという点で、好ましい場合がある。他の実施形態においては、図１６の対称な実施形態は、ゲートおよびソース／ドレイン領域のチャネル領域に対する良好な電気的結合を有する、および／または製造するうえでより単純であるという点で、好ましい場合がある。
【００３８】
図１６−図２０によって例示されたトランジスタ構造は、任意の適切な処理で形成されてもよい。例示的な処理は、図２１−図２９を参照して記述される。
【００３９】
図２１を参照すると、構造８０は、ベース１２と、ベース１２にわたる積層８２とを含むように図示される。積層は、デジット線材料８４、ソース／ドレイン材料８５、絶縁材料６７、導電性ゲート材料２４、絶縁材料６８およびソース／ドレイン材料８７を含む。ソース／ドレイン材料８５および８７は、互いに同一の組成であってもよいし、または、互いに異なってもよく、其々、ソース／ドレイン領域１６および１８に最終的にパターン化される。ソース／ドレイン材料は、例えば、導電性を有するようにドープされた半導体材料（例えば、導電性を有するようにドープされたシリコンおよび／またはゲルマニウム）および／または金属を含んでもよい。
【００４０】
図２２を参照すると、絶縁材料６７、ゲート材料２４、絶縁材料６８およびソース／ドレイン材料８７は、ピラー９０にパターン化され、ピラー９０は、間隙９２によって互いから離隔される。このようなパターン化は、任意の適切な処理で達成されてもよい。例えば、マスク（図示せず）は、積層８２にわたって形成され、ピラーの位置を画定してもよく、その後、エッチングが実施されて、間隙９２を形成してもよい。マスクは、その後、除去されて、図２２の図示された構造を残してもよい。パターン化は、材料８７をソース／ドレイン領域１８に形成する（少なくとも図２２の図示された断面に沿って形成される。ソース／ドレイン領域は、図示されていない他の処理で図示された断面に直交する方向に沿って（即ち、図示された図面に対するページの内外で）互いに電気的に絶縁されてもよい。）。
【００４１】
図２３を参照すると、ゲート誘電体３８は、ピラー９０にわたって、ピラー９０の間に延在するように形成される。
【００４２】
図２４を参照すると、ゲート誘電体材料３８は、ソース／ドレイン材料８７の側壁に沿ってゲート誘電体３８を除去するように異方性エッチングされ、ゲート材料２４の側壁に沿ってゲート誘電体材料を残す。
【００４３】
図２５を参照すると、ピラー９０は、ソース／ドレイン材料８５を通過するエッチング中にマスクとして使用される。これによって、材料８５をピラーの下の台座６０へとパターン化する。台座は、（図示されるように）材料６７、２４、６８および８７の側壁とほぼ垂直に同一の広がりを有する側壁を有してもよく、（図示されていない他の実施形態において）他の側壁に対してはめ込まれてもよく、または（図示されない他の実施形態において）他の側壁の横方向に外部に延びてもよい。パターン化は、材料８５をソース／ドレイン領域１６へと形成する（図２５の図示された断面に少なくとも沿って形成される。ソース／ドレイン領域は、図示されていない他の処理で、図示された断面に直交する方向に沿って（即ち、図示された図面に対するページの内外で）互いに電気的に絶縁されてもよい）。
【００４４】
図２６を参照すると、チャネル領域材料２２は、ピラー９０にわたって、ピラー９０の間に形成される。絶縁材料３６は、チャネル領域材料にわたって形成される。
【００４５】
図２７を参照すると、材料２２および３６は、適切な処理（例えば、化学機械研磨または他の平坦化）によって、材料８７の上面から除去され、材料２２および３６は、適切な処理（例えば、ピラーの側壁に沿って、ピラー９０および材料２２、３６の領域をマスクで保護しながらエッチングが実施される）によって間隙９２内のデジット線８４の領域から除去される。図２７の構造は、ピラー９０の側壁に沿って形成されたチャネル領域材料２２を有し、ピラー間のデジット線の領域の上に残る間隙９２を有する。チャネル材料２２はまた、ワード線方向に沿ってパターン化されてもよく（図２７の断面図に対してページの内外で）、個々のトランジスタに関連付けられたチャネル材料は、このようなワード線方向に沿って隣接するトランジスタに関連付けられたチャネル材料から絶縁される。
【００４６】
図２８を参照すると、追加の絶縁材料３６は、間隙９２内に形成され、間隙を充填する。平坦化表面９１は、材料８７、２２および３６にわたって形成される。追加の絶縁材料３６は、幾つかの実施形態においては、第一および第二の絶縁材料６７および６８から区別するために、第三の絶縁材料と称されてもよい。
【００４７】
幾つかの実施形態においては、材料２２および３６は、約７５０℃以下での処理によって形成されてもよい（“約７５０℃以下（ａｔ  ｏｒ  ｂｅｌｏｗ  ａｂｏｕｔ  ７５０℃）”という語は、材料２２および３６の堆積中に、約７５０℃を超える温度には、構造８０の何れの部品も晒されないことを意味する）。このような処理は、有害な熱的条件が回避され得るという点で有利であり得る。
【００４８】
図２８の構造は、複数のトランジスタ１００ａ−ｃを含む。このようなトランジスタは、アレイ内に形成された多数のトランジスタの代表であり得る。デジット線８４は、アレイの列に沿って延びる多数のデジット線の代表であり得、ゲート材料２４は、アレイの行に沿って延びる（図２８の断面に対してページの内外に延びる）ワード線に組み込まれてもよい。
【００４９】
図２９を参照すると、トランジスタのソース／ドレイン領域１６は、回路１０１ａ−ｃに接続されるように図示される。幾つかの実施形態においては、トランジスタは、メモリアレイ内で使用され、回路１０１ａ−ｃは、電荷蓄積デバイス（例えば、キャパシタ）またはメモリセル（例えば、相変化メモリセル、導電性ブリッジＲＡＭセル、他の種類のＲＲＡＭセル、磁気ＲＡＭセルなど）に対応する。
【００５０】
図２９の構造の利点は、このようにすることで、三次元アーキテクチャを形成するために容易に積層され得るということである。例えば、図２９の構造は、集積回路のレベル（または層）１１０に対応するものとして図示される。図３０は、集積回路アーキテクチャにおいて複数のレベル１１０ａ−ｃが互いの上に積層され得ることを図示する。レベルは、互いから離隔され、レベル１１０ａ−ｃ間で他の回路（他のレベルまたは層を含む）が存在し得ることを概略的に図示する。
【００５１】
“誘電性（ｄｉｅｌｅｃｔｒｉｃ）”および“電気的に絶縁性（ｅｌｅｃｔｒｉｃａｌｌｙ  ｉｎｓｕｌａｔｉｖｅ）”という語の双方は、電気的絶縁特性を有する材料を記述するために使用されてもよい。これらの用語は、本開示において同義語と考えられる。幾つかの例における“誘電性（ｄｉｅｌｅｃｔｒｉｃ）”という語と他の例における“電気的に絶縁性（ｅｌｅｃｔｒｉｃａｌｌｙ  ｉｎｓｕｌａｔｉｖｅ）”という語の使用は、本開示内では言語的な多様性を提供し、以下に続く請求項内の先行詞を簡略化するためのものであって、任意の化学的または電気的有意差を示すために用いられるものではない。
【００５２】
図面における種々の実施形態の特定の方向づけは、例示の目的のためだけのものであって、実施形態は、幾つかの用途においては、図示された方向に対して回転されてもよい。本明細書で提供された記述とそれに続く請求項は、その構造が図面の特定の方向にあるか否か、または、その構造がこの方向に対して回転されているか否かに関わらず、種々のフィーチャ間の記述された関係を有する任意の構造に関連する。
【００５３】
添付の図面の断面図は、断面平面内のフィーチャのみを図示し、図面を簡略化するために断面平面の後ろにある材料は図示しない。
【００５４】
［結論］
幾つかの実施形態においては、電界効果トランジスタ構造は、二つのソース／ドレイン領域と、その間のチャネル領域とを含む。チャネル領域は、１モノレイヤーから７モノレイヤーの厚さを有し、ソース／ドレイン領域の間の物理的長さを有する遷移金属ジカルコゲナイド材料を含む。中間ゲートは、物理的長さに対するチャネル領域の中間部分に動作可能なように近接する。一対のゲートは、中間ゲートが近接するチャネル領域の中間部分とは異なるチャネル領域の其々の部分に動作可能なように近接する。一対のゲートは、中間ゲートの対向する側面側で中間ゲートから離隔され、電気的に絶縁される。ゲート誘電体は、ａ）チャネル領域と、ｂ）中間ゲートおよび一対のゲートと、の間にある。
【００５５】
幾つかの実施形態においては、垂直方向電界効果トランジスタ構造は、絶縁コアを含む。遷移金属ジカルコゲナイド材料は、絶縁コアを包囲し、１モノレイヤーから７モノレイヤーの横方向の壁の厚さを有する。ゲート誘電体は、遷移金属ジカルコゲナイド材料を包囲する。導電性中間ゲート材料は、遷移金属ジカルコゲナイド材料の高さ方向の中間部分においてゲート誘電体を包囲する。導電性外部ゲート材料は、遷移金属ジカルコゲナイド材料の高さ方向の外部部分において、ゲート誘電体を包囲する。外部ゲート材料は、中間ゲート材料から高さ方向に離隔され、電気的に絶縁される。導電性内部ゲート材料は、遷移金属ジカルコゲナイド材料の高さ方向の内部部分においてゲート誘電体を包囲する。内部ゲート材料は、中間ゲート材料から高さ方向に離隔され、電気的に絶縁される。高さ方向に外部のソース／ドレイン領域は、絶縁コアを包囲し、外部ゲート材料の高さ方向に外部に離隔され、外部ゲート材料から電気的に絶縁される。高さ方向に内部のソース／ドレイン領域は、絶縁コアを包囲し、内部ゲート材料の高さ方向に内部に離隔され、内部ゲート材料から電気的に絶縁される。
【００５６】
幾つかの実施形態においては、垂直方向電界効果トランジスタ構造は、導電性中間ゲート材料を含む。導電性外部ゲート材料は、中間ゲート材料の上方に離隔され、中間ゲート材料から電気的に絶縁される。導電性内部ゲート材料は、中間ゲート材料の下方に離隔され、中間ゲート材料から電気的に絶縁される。ゲート誘電体は、中間ゲート材料、外部ゲート材料および内部ゲート材料の横方向に対向する外部側面の上にある。一対の横方向に対向するチャネルは、ゲート誘電体の横方向に対向する外部側面の上にあり、中間ゲート材料、外部ゲート材料および内部ゲート材料の横方向に対向する外部側面の上にある。対のチャネルは、１モノレイヤーから７モノレイヤーの横方向の厚さを有する遷移金属ジカルコゲナイド材料を其々含む。高さ方向に内部のソース／ドレイン領域は、内部ゲート材料の対向する外部側面の横方向の上にあるチャネルの該当部分と電気的に結合され、その高さ方向の内部にある。高さ方向に外部のソース／ドレイン領域は、外部ゲート材料の対向する外部側面の横方向の上にあるチャネルの該当部分と電気的に結合され、その高さ方向の外部にある。
【００５７】
幾つかの実施形態においては、メモリアレイは、複数のメモリセルを含み、メモリセルは、垂直方向電界効果トランジスタを個々に含む。トランジスタは、高さ方向に外部のソース／ドレイン領域と、高さ方向に内部のソース／ドレイン領域と、外部および内部ソース／ドレイン領域の高さ方向の間にあるチャネル領域と、を含む。チャネル領域は、１モノレイヤーから７モノレイヤーの横方向の厚さを有し、ソース／ドレイン領域の高さ方向の間に物理的長さを有する遷移金属ジカルコゲナイド材料を含む。中間ゲートは、チャネル領域の高さ方向の中間部分に横方向に近接する。外部ゲートは、チャネル領域の高さ方向の外部部分に横方向に近接する中間ゲートの上方にある。外部ゲートは、中間ゲートから高さ方向に離隔され、電気的に絶縁される。内部ゲートは、チャネル領域の高さ方向の内部部分に横方向に近接する中間ゲートの下方にある。内部ゲートは、中間ゲートから高さ方向に離隔され、電気的に絶縁される。ゲート誘電体は、ａ）チャネル領域とｂ）中間ゲート、外部ゲートおよび内部ゲートとの横方向の間にある。ａ）外部ゲートは、アレイ内で互いに電気的に結合されるか、ｂ）内部ゲートは、アレイ内で互いに電気的に結合されるかのうちの少なくとも一つが成立する。
【００５８】
幾つかの実施形態においては、垂直方向電界効果トランジスタ構造は、昇順に、底部ソース／ドレイン領域、第一の絶縁材料、導電性ゲート、第二の絶縁材料および上部ソース／ドレイン領域を含む垂直方向に方向づけられた積層を含む。積層は、垂直方向の側壁を有する。垂直方向の側壁は、底部ソース／ドレイン領域に沿った底部と、導電性ゲートに沿った中間部分と、上部ソース／ドレイン領域に沿った上部とを有する。第三の絶縁材料は、垂直方向の側壁の中間部分の全体に沿っている。チャネル領域材料は、第三の絶縁材料に沿ったものであり、第三の絶縁材料によって導電性ゲートから離隔される。チャネル領域材料は、垂直方向の側壁の底部の少なくとも一部に直接接触し、垂直方向の側壁の上部の少なくとも一部に直接接触する。チャネル領域材料は、約３Åより大きく約１０Å以下の範囲内の厚さを有する。
【００５９】
幾つかの実施形態においては、垂直方向電界効果トランジスタ構造は、底部ソース／ドレイン領域と、底部ソース／ドレイン領域の直接上にある導電性ゲートと、導電性ゲートの直接上にある上部ソース／ドレイン領域とを含む。絶縁材料は、導電性ゲートの側壁に沿っている。チャネル領域材料は、絶縁材料に沿い、絶縁材料によって導電性ゲートから離隔される。チャネル領域材料は、底部ソース／ドレイン領域の側壁に少なくとも部分的に沿い、上部ソース／ドレイン領域の側壁に少なくとも部分的に沿って延びる。チャネル領域材料は、１モノレイヤーから７モノレイヤーの厚さを有する。
【００６０】
幾つかの実施形態においては、トランジスタを形成する方法は、昇順に、デジット線材料、第一のソース／ドレイン領域材料、第一の絶縁材料、ゲート材料、第二の絶縁材料および第二のソース／ドレイン材料を含む積層を形成することを含む。第一の絶縁材料、ゲート材料、第二の絶縁材料および第二のソース／ドレイン材料は、ピラーにパターン化される。ゲート誘電体材料は、ピラーの側壁に沿って形成される。ゲート誘電体材料は、ゲート材料に沿い、第二のソース／ドレイン材料に沿っていない。ピラーは、ドレイン領域材料を通過するエッチング中にマスクとして用いられる。エッチングは、ドレイン領域材料をピラーの下の台座に形成する。チャネル領域材料は、ピラーと台座の側壁に沿って形成される。ピラーと台座との間のデジット線材料の領域の上に間隙が残される。チャネル領域材料は、１モノレイヤーから７モノレイヤーの厚さを有する。間隙は、第三の絶縁材料で充填される。第二のソース／ドレイン材料、チャネル領域材料および第三の絶縁材料にわたる上面は、平坦化される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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