(57)【特許請求の範囲】
【請求項１】
３次元（３Ｄ）メモリブロックであって、
静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、ここで、前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される、
前記３ＤＩＣの第２の階層に配設された少なくとも１つの読取アクセスポートと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートの各読取アクセスポートは、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
前記少なくとも１つの読取アクセスポートを前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
を備え、前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される、３Ｄメモリブロック。
【請求項２】
前記３ＤＩＣの前記第１の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項１に記載の３Ｄメモリブロック。
【請求項３】
前記３ＤＩＣの前記第２の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項１に記載の３Ｄメモリブロック。
【請求項４】
前記３ＤＩＣの前記第１の階層に配設されたプロセッサコア書込ロジックと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートに書込要求を提供するように構成される、
前記３ＤＩＣの前記第２の階層に配設されたプロセッサコア読取ロジックと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、請求項１に記載の３Ｄメモリブロック。
【請求項５】
前記３ＤＩＣの前記第１の階層に配設された、第１の電圧が供給される第１の電圧レールと、ここで、前記第１の電圧レールは、前記メモリセルに前記第１の電圧を供給するように構成される、
前記第１の電圧レールに供給される前記第１の電圧よりも低い第２の電圧が供給される第２の電圧レールと、ここで、前記第２の電圧レールは、前記３ＤＩＣの前記第２の階層に配設され、前記少なくとも１つの読取アクセスポートに前記第２の電圧を供給するように構成される、
を更に備える、請求項１に記載の３Ｄメモリブロック。
【請求項６】
半導体ダイに統合される、請求項１に記載の３Ｄメモリブロック。
【請求項７】
前記３Ｄメモリブロックが統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、無線機、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスを更に備える、請求項１に記載の３Ｄメモリブロック。
【請求項８】
前記３Ｄメモリブロックは、集積回路内のレジスタを備える、請求項１に記載の３Ｄメモリブロック。
【請求項９】
前記３Ｄメモリブロックは、集積回路内のキャッシュメモリを備える、請求項１に記載の３Ｄメモリブロック。
【請求項１０】
３次元（３Ｄ）メモリブロックであって、
静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、ここで、前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される、
前記３ＤＩＣの第２の階層に配設された少なくとも１つの読み取るための手段と、ここで、前記少なくとも１つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読み取るための手段の各読み取るための手段は、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
前記少なくとも１つの読み取るための手段を前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
を備え、前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される、３Ｄメモリブロック。
【請求項１１】
前記３ＤＩＣの前記第１の階層に配設された、少なくとも１つの書き込むための手段を更に備え、前記少なくとも１つの書き込むための手段は、前記メモリセルへの書込アクセスを提供するように構成される、請求項１０に記載の３Ｄメモリブロック。
【請求項１２】
３次元（３Ｄ）メモリブロックを形成する方法であって、
３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層を形成することと、
メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを、前記３ＤＩＣの前記第１の階層内に形成することと、
前記３ＤＩＣの第２の階層を形成することと、
前記３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートを形成することは、
前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタを形成することと、
前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタを形成することと
を備える、
前記少なくとも１つのモノリシック階層間ビア（ＭＩＶ）を用いて前記少なくとも１つの読取アクセスポートを前記メモリセルに結合することと
を備え、前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成することを含む、方法。
【請求項１３】
前記３ＤＩＣの前記第１の階層内に少なくとも１つの書込アクセスポートを形成することを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項１２に記載の方法。
【請求項１４】
レジスタとして動作するように前記メモリセルを構成すること
更に備える、請求項１２に記載の方法。
【請求項１５】
前記３ＤＩＣの前記第２の階層内に少なくとも１つの書込アクセスポートを形成すること更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項１２に記載の方法。
【請求項１６】
前記３ＤＩＣの前記第１の階層内にプロセッサコア書込ロジックを形成することと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートへの書込要求を提供するように構成される、
前記３ＤＩＣの前記第２の階層内にプロセッサコア読取ロジックを形成することと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、請求項１２に記載の方法。
【請求項１７】
前記３ＤＩＣの前記第１の階層内に第１の電圧レールを形成することと、ここで、前記第１の電圧レールは、前記メモリセルに第１の電圧を供給するように構成される、
前記３ＤＩＣの前記第２の階層内に第２の電圧レールを形成することと、ここで、前記第２の電圧レールは、前記少なくとも１つの読取アクセスポートに第２の電圧を供給するように構成される
を更に備える、請求項１２に記載の方法。
【発明の詳細な説明】
【優先権主張出願】
【０００１】
[0001]  本願は、参照により全体が本明細書に組み込まれる、２０１３年３月１５日に出願された「THREE-DIMENSIONAL (3D) MEMORY CELL SEPARATION AMONG 3D INTEGRATED CIRCUIT (IC) TIERS, AND RELATED 3D INTEGRATED CIRCUITS (3DICS), 3DIC PROCESSOR CORES, AND METHODS」と題する米国特許仮出願第６１／８００，２２０号への優先権を主張する。
【０００２】
[0002]  本願はまた、参照により全体が本明細書に組み込まれる、２０１３年７月１１日に出願された「THREE-DIMENSIONAL (3D) MEMORY CELL SEPARATION AMONG 3D INTEGRATED CIRCUIT (IC) TIERS, AND RELATED 3D INTEGRATED CIRCUITS (3DICS), 3DIC PROCESSOR CORES, AND METHODS」と題する米国特許出願第１３／９３９，２７４号への優先権を主張する。
【技術分野】
【０００３】
[0003]  本開示の技術は一般に、３次元（３Ｄ）集積回路（３ＤＩＣ）と、中央処理装置（ＣＰＵ）コア及び他のデジタルプロセッサコアを含むプロセッサコアに対するそれらの使用に関する。
【背景技術】
【０００４】
[0004]  プロセッサベースのアーキテクチャでは、データ記憶のためにメモリ構造が使用される。メモリ構造の一例はレジスタである。レジスタは、中央処理装置（ＣＰＵ）又は他のデジタルプロセッサのような処理ユニットの一部として利用可能な少容量の記憶装置である。レジスタは、ＡＬＵ（arithmetic and logic unit）による命令実行の一部として、一時的なデータの記憶に対して使用される。レジスタは、主要メモリよりも高速なアクセス時間を有する。キャッシュメモリのようなメモリからのデータは、算術演算及び操作を行うために使用される命令の実施によってレジスタへロードされる。レジスタに記憶されている操作されるデータは、同じ命令又は後続の命令の何れかによって主要メモリに記憶し戻されることが多い。
【０００５】
[0005]  レジスタファイルは、処理ユニット内のプロセスレジスタのアレイである。レジスタファイルは、それが通常プロセッサベースのシステムにおける最も忙しい記憶ユニットであるため、プロセッサ動作において重要な役割を果たす。現代の集積回路ベースのレジスタファイルは、通常、複数のポートを有する高速な静的ランダムアクセスメモリ（ＳＲＡＭ）を経由して実現される。ＳＲＡＭベースのレジスタファイルは、従来のマルチポートＳＲＡＭが同じポートを通じて読取及び書込アクセスを共有するのに対して、より速い読取及び書込アクセスを提供するために専用の読取及び書込ポートを有する。
【０００６】
[0006]  レジスタファイルは、それらの性能に影響を及ぼし得る幾つかの特徴を有する。例えば、より大きなレジスタファイルを提供することは、集積回路（ＩＣ）において大きいフットプリントエリアを必要とする。より大きいフットプリントエリアは、レジスタファイルアクセス待ち時間を増加させ得る。より大きいフットプリントエリアはまた、周辺のロジック領域を増加させ、レジスタファイルの周りに配置された他の構成要素のためのリタイミングアークを生成し得る。複数の電源電圧レールは、不十分な静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）による記憶ビットにおける不用意な反転を回避するのに十分な電圧を供給するために使用され得る。ＳＲＡＭ読取アクセスポートのために電源電圧を別個に供給し低下させることが可能となるように、複数の動力供給レールがレジスタファイルの内部に設けられる場合、ＩＣにおける追加のエリアがレジスタファイルに必要となるだろう。これらの問題の多くは、多くの従来のコンピュータで使用されるようなマルチコア処理ユニットで悪化する。
【発明の概要】
【０００７】
[0007]  本明細書で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層（tier）間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度（device packing density）と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。
【０００８】
[0008]  この観点から、一実施形態では、３Ｄメモリブロックが開示される。３Ｄメモリブロックは、３ＤＩＣの第１の階層に配設されたメモリセルを備える。３Ｄメモリブロックはまた、３ＤＩＣの第２の階層に配設された少なくとも１つの読取アクセスポートを備え、この少なくとも１つの読取アクセスポートは、メモリセルへの読取アクセスを提供するように構成される。３Ｄメモリブロックはまた、少なくとも１つの読取アクセスポートをメモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）を備える。
【０００９】
[0009]  別の実施形態では、３Ｄメモリブロックが開示される。３Ｄメモリブロックは、３ＤＩＣの第１の階層に配設されたメモリセルを備える。３Ｄメモリブロックはまた、３ＤＩＣの第２の階層に配設された少なくとも１つの読み取るための手段を備え、この少なくとも１つの読み取るための手段は、メモリセルへの読取アクセスを提供するように構成される。３Ｄメモリブロックはまた、少なくとも１つの読み取るための手段をメモリセルに結合する少なくとも１つのＭＩＶを備える。
【００１０】
[0010]  別の実施形態では、３Ｄメモリブロックを形成するための方法が開示される。方法は、３ＤＩＣの第１の階層を形成することを含む。方法はまた、３ＤＩＣの第１の階層内にメモリセルを形成することを含む。方法はまた、３ＤＩＣの第２の階層を形成することを含む。方法はまた、３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成することを含み、この少なくとも１つの読取アクセスポートは、メモリセルへの読取アクセスを提供するように構成される。方法はまた、少なくとも１つのＭＩＶを用いて、少なくとも１つの読取アクセスポートをメモリセルに結合することを含む。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、例示的な従来のレジスタファイルのブロック図である。
【図１Ｂ】図１Ｂは、複数の読取及び書込ポートを有する例示的な従来のレジスタファイルのブロック図である。
【図２】図２は、例示的な従来の４ビットレジスタの簡略図である。
【図３Ａ】図３Ａは、単一のコアを有する例示的な集積回路（ＩＣ）の簡略化されたブロック図である。
【図３Ｂ】図３Ｂは、複数のコアを有する例示的なＩＣの簡略化されたブロック図である。
【図４】図４は、３ＤＩＣの複数の階層にわたり分散したレジスタを有する例示的なモノリシック３次元（３Ｄ）ＩＣ（３ＤＩＣ）の簡略化されたブロック図である。
【図５】図５は、３ＤＩＣの複数の階層にわたり分散したレジスタを有する例示的な３ＤＩＣの断面図である。
【図６】図６は、図４又は図５のレジスタを含むことができる例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１２】
[0019]  以降、図面を参照して、本開示の幾つかの例示的な実施形態が説明される。「例示的」という用語は、本明細書では、「実例、事例、又は例示として機能する」を意味するために使用される。「例示的な」として本明細書で説明される任意の実施形態は、必ずしも、他の実施形態よりも好ましい又はそれよりも有利であると解釈されるべきではない。
【００１３】
[0020]  発明を実施するための形態で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層の間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに提供され得る。メモリセル内の静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。
【００１４】
[0021]  モノリシック３ＤＩＣは、高密度かつ低電力設計のためのロジックシステムを再編成するために追加の自由度を提供する。レジスタファイルは、ほぼ間違いなく最も使用頻度が高い記憶ユニットであり、論理動作ユニットを接続する決定的な役割を果たす。本開示は、ビット又はビットバー（ｂｉｔｂ）のいずれかの信号が、３ＤＩＣの少なくとも２つの階層においてトランジスタに接続されている、レジスタファイルコアセル設計を提供する。この設計では、セル電圧、読取アクセス電源、及び書込アクセス電源は、Ｒ／Ｗマージン及び電力消費を改善するために結合解除される。レジスタファイルのフットプリンも大幅に減らされ得る。本開示はレジスタファイルとの使用によく適しているが、本開示は、キャッシュメモリ又はランダムアクセスメモリ（ＲＡＭ）のような他のメモリデバイスに対して、特に静的ＲＡＭ（ＳＲＡＭ）に対しても適用可能である。そのようなメモリタイプは、本明細書では総称して、「メモリブロック」と呼ばれる。
【００１５】
[0022]  ３ＤＩＣにおけるマルチ階層レジスタのうちの特定のものに取り掛かる前に、レジスタの素子について、及び、レジスタがどのように処理システムに収まるのかについての概要が、図１Ａ−３Ｂを参照して提供される。本開示のマルチ階層レジスタの詳解は、図４への参照から開始する。
【００１６】
[0023]  この観点から、図１Ａは、第１のインバータ１２及び第２のインバータ１４を有する例示的なＳＲＡＭビットセル１０Ａの回路図である。ワード線（ＷＬ）１６は、両方のインバータ１２、１４と結合する。具体的には、ＷＬ１６は、第１の通過ゲート（ＰＧ）トランジスタ１８（ＰＧ１）のゲートを通して第１のインバータ１２と結合し、第２のＰＧトランジスタ２０（ＰＧ２）のゲートを通して第２のインバータ１４と結合する。ビット線２２は、第２のＰＧトランジスタ２０のドレインと結合する。ビット線バー２４は、第１のＰＧトランジスタ１８のソースと結合する。
【００１７】
[0024]  図１Ａを続けて参照すると、第１のインバータ１２は、第１のプルアップ（ＰＵ）トランジスタ２６（ＰＵ１）及び第１のプルダウン（ＰＤ）トランジスタ２８（ＰＤ１）を含む。第２のインバータ１４は、第２のＰＵトランジスタ３０（ＰＵ２）及び第２のＰＵトランジスタ３２（ＰＤ２）を含む。電圧源ＶＤＤ３４は、第１のＰＵトランジスタ２６及び第２のＰＵトランジスタ３０と結合する。ＰＤトランジスタ２８、３２は接地３６に結合される。
【００１８】
[0025]  図１ＡのＳＲＡＭビットセル１０Ａが多くのアプリケーションで使用されるが、ＳＲＡＭビットセル１０Ａの１つの共通するバリエーションは、複数のＲ／Ｗポートを有するビットセルである。この観点から、図１Ｂは、複数のＲ／Ｗポートを有するＳＲＡＭビットセル１０Ｂを例示する。第１のビット線バー２４Ａは、第１の第１のＰＧトランジスタ１８Ａのソースと結合し、第２のビット線バー２４Ｂは、第２の第１のＰＧトランジスタ１８Ｂのソースと結合する。第１のＰＧトランジスタ１８Ａ、１８Ｂのドレインは、第１のインバータ１２に結合された共通ノードを共有する。同様に、第１のビット線２２Ａは、第１の第２のＰＧトランジスタ２０Ａのソースと結合し、第２のビット線２２Ｂは、第２の第２のＰＧトランジスタ２０Ｂのソースと結合する。第２のＰＧトランジスタ２０Ａ、２０Ｂのドレインは、第２のインバータ１４に結合された共通ノードを共有する。複数の書込線１６Ａ、１６Ｂは、ＰＧトランジスタ１８Ａ、１８Ｂ、２０Ａ、２０Ｂに結合され得る。追加的に、第１の読取トランジスタ３８は、第１のインバータ１２に結合され得、第２の読取トランジスタ４０は、第２のインバータ１４に結合され得る。２つのビット線及び２つのビット線バー入力だけが示されるが、適切なＰＧトランジスタと共により多くが存在しうることは認識されるべきである。
【００１９】
[0026]  ＳＲＡＭビットセルは、本質において、レジスタファイルの根本的なビルディングブロックであり、そのため、ＳＲＡＭビットセル１０Ａ、１０Ｂは、図２に例示されるシフトレジスタ４２のようなレジスタへと組み立てられ得る。シフトレジスタ４２は、４つのＳＲＡＭビットセル１０（１）−１０（４）を含む４ビットシフトレジスタである。クロック信号４４は、望まれる場合に各ビットセルに供給され得る。データは、初期に、データ入力線（data in line）４６上に供給される。出力４８（１）−４８（４）が、それぞれのビットセル１０（１）−１０（４）に提供される。４ビットシフトレジスタ４２が例示されるが、より多くの数のビットセルがより大きいレジスタへと組み立てられ得ることは認識されるべきである。シフトレジスタが具体的に例示されているが、様々な構成のレジスタが考えられ、本明細書で「レジスタファイル」という用語が使用される場合、それらはすべてその用語の範囲内である。
【００２０】
[0027]  レジスタは、アクセスが速いメモリブロックを提供するコンピューティングデバイスにおいて有用な機能を果たし、レジスタは、ハードドライブのようなゆっくりとしたメモリにアクセスすることを不要にする。レジスタは、ＡＬＵ（arithmetic logic unit）に関連付けられ得る。更に、効率上処理コアによる読み取り専用であり得るキャッシュメモリとは異なり、レジスタは読取及び書込みの両方であり得、これは、ＡＬＵが、操作されているデータを記憶することを可能にする。それらの多用により、レジスタは、図３Ａ及び３Ｂで更に例示されるように、ＡＬＵと同じ集積回路内に配置されることが多い。
【００２１】
[0028]  この観点から、図３Ａは、ＡＬＵ５２を使用する処理コアを有する例示的なＩＣ５０Ａを例示する。ＡＬＵ５２は、レジスタ５４だけでなく、レベル１（Ｌ１）キャッシュ５６及びレベル２（Ｌ２）キャッシュ５８に関連付けられ、それらと通信し得る。例示的な実施形態では、ＡＬＵ５２は、レジスタ５４を通してＬ１キャッシュ５６と通信する。代替的な実施形態では、ＡＬＵ５２は、レジスタ５４を通過することなく直接Ｌ１キャッシュ５６と通信し得る。ＩＣ５０Ａは、ＲＡＭ６０のような外部メモリデバイスと通信し得る。例示的な実施形態では、ＩＣ５０Ａは、単一のコア及び単一ＡＬＵ５２を有し、よって、レジスタ５４は、単一のＡＬＵ５２だけに寄与する。しかしながら、幾つかのＩＣは、単一のコア及び複数のＡＬＵ（示されない）を有し得る。そのような実施形態では、レジスタは、よく理解されるように、様々なＡＬＵに結合され得る。更に、コンピューティング業界は、１つ又は複数のＡＬＵを各々有するマルチコアプロセッサにますます依存している。
【００２２】
[0029]  この観点から、図３Ｂは、第１のコア６６内の第１のＡＬＵ６２及び第２のコア６８内の第２のＡＬＵ６４を使用するマルチコアプロセッサを備える例示的なＩＣ５０Ｂを例示する。上述したように、コア６６、６８は、複数のＡＬＵ（示されない）を有し得る。ＡＬＵ６２、６４は、共有使用を容易にするために１つ又は複数のマルチポートＳＲＡＭビットセル１０Ｂを有し得る共有レジスタ７０を協力して使用し得る。ＡＬＵ６２、６４が、特定のＡＬＵ６２、６４に関連付けられたタイミングクリティカル回路のために機能する専用レジスタ（示されない）も有し得ることは認識されるべきである。ＡＬＵ６２、６４は、より良く理解されているように、Ｌ１キャッシュ７２及びＬ２キャッシュ７４を更に使用し得る。上述したように、例示的な実施形態では、ＡＬＵ６２、６４は、レジスタ７０を通してＬ１キャッシュ７２と通信し得る。ＩＣ５０Ｂは、ＲＡＭ７６のような外部メモリと更に通信し得る。図１Ａ−３Ｂの詳解はレジスタ内のＳＲＡＭビットセルの使用に焦点を当てているが、Ｌ１又はＬ２キャッシュ若しくは外部ＲＡＭのような他のメモリブロックもまたＳＲＡＭビットセルから形成され得ることは認識されるべきである。
【００２３】
[0030]  ＳＲＡＭビットセルのこの一般的使用に反して、ＩＣを小型化する現在の取り組みが、ＩＣ５０Ａ、５０ＢのようなＩＣ内の空間使用に対するかつてないほど増加している需要を伴うことは認識されるべきである。追加的に、マルチスレッドプロセッサにおけるメモリ需要が増加するにつれ、ＳＲＡＭベースのレジスタファイルのサイズも増大する。レジスタが大きくなるほど、レジスタファイルアクセス中に生じる待ち時間が増える。更に、ビットセルの数が増加するにつれ、周辺のロジック領域は増大し、レジスタファイルの周りに配置された他の構成要素のためのリタイミングアーク（retiming arcs）を生成し得る。小型化という懸念に加えて、ビットセルのためのＶＤＤを減らしうる、電力消費についての懸念も増している。ＶＤＤが小さくなりすぎると、ＳＮＭ及びＲＷＮＭは阻害要因となり、読取及び書込動作の電源を分離することによって最適化されることができる。次に、電圧源ごとに導電路をルーティングすることが低電力システムにとっての更なる欠点となり、レジスタファイルの内側に複数の動力供給レールを有することは更なるエリアペナルティをもたらす。容易に理解されるように、これらの問題は相乗的に回路設計者に対して互いに問題を生じさせることになる。
【００２４】
[0031]  本開示は、３ＤＩＣの複数の階層にわたり分散したレジスタファイルの異なる素子を有するレジスタファイルコアセル設計を提供することによって、当該技術の現状の欠点を改善する。３ＤＩＣの階層にわたりレジスタファイルを分割することによって、様々な電力レール及びアクセス線のためのラウティングが簡略化され、レジスタのフットプリント全体が低減され得る。フットプリントの低減は待ち時間を低減させ、リタイミングアークの可能性を下げる。
【００２５】
[0032]  この観点から、図４は、第１の階層８２及び第２の階層８４を有する３ＤＩＣ８０を例示し、レジスタファイル８６が第１の階層８２及び第２の階層８４にわたり分散している。図４の例示された実施形態では、読取アクセス関連段８８（読取アクセスを提供するように構成された読取アクセスポート及びプロセッサコア読取ロジックを含む）及び読取トランジスタ９０が第１の階層８２内に配置され、書込アクセス関連段９２（書込アクセスを提供するように構成された書込アクセスポート及びプロセッサコア書込ロジックを含む）及びＳＲＡＭセル９４のインバータが第２の階層内に配置され、それによって、レジスタファイル８６のメモリセル部を第２の階層８４内に配置する。読取トランジスタ９０は、ＳＲＡＭセル９４のインバータと通信する。例示的な実施形態では、読取トランジスタ９０は、１つ又は複数のモノリシック階層間ビア（ＭＩＶ）９６を有するＳＲＡＭセル９４に結合される。３ＤＩＣ８０の複数の階層８２、８４にわたりレジスタファイル８６を分割することによって、２次元レジスタファイルと比較してレジスタファイル８６のフットプリント全体が低減される。更に、読取トランジスタ９０をＳＲＡＭセル９４から分離することによって、電圧レール及び複数のアクセスポートをルーティングすることに関するルーティング問題は緩和される。故に、例示されるように、第１の電力アイランド９５Ａが、第１の階層８２上に設けられ、読取トランジスタ９０及び読取アクセス関連段８８内の適切な素子にＶＤＤ＿ＲＥＡＤを供給する。同様に、第２の電力アイランド９５Ｂが、第２の階層８４上に設けられ、ＳＲＡＭセル９４及び書込アクセス関連段９２内の適切な素子にＶＤＤ＿ＷＲＩＴＥを供給する。分離した電圧レールを含むことは、メモリビットの不注意な反転が回避されるようにＳＮＭの軽減を助ける。典型的なＳＲＡＭセル９４は略０．１〜０．０９平方ミクロンであることに留意されたい。典型的なシリコン貫通ビア（ＴＳＶ）は、直径が約５ミクロン、即ち、ＳＲＡＭセル９４よりもかなり大きい。ＭＩＶ９６はＴＳＶよりもかなり小さく、略０．０５ミクロンであり、よって、ＴＳＶに代わってＭＩＶ９６を使用することで、複数の階層８２、８４にわたりレジスタファイル８６を分割することのフットプリント節約を維持する。本明細書で使用される場合、読み取るための手段は、読取アクセスポート及び等価物を指定するのに使用される。同様に、本明細書で使用される場合、書き込むための手段は、書込アクセスポート及び等価物を指定するのに使用される。
【００２６】
[0033]  ＭＩＶの概念は、２０１３年のＩＥＥＥ/ＡＣＭ Asia South Pacific Design Automation Conferenceの会報の第６８１−６８６頁にある、Shreedpad Panthら著の「High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology」と題する論文で発表されており、これは、参照により本明細書に組み込まれる。
【００２７】
[0034]  図４は第２の階層８４上の書込アクセス関連段９２を例示するが、別の例示的な実施形態では、書込アクセス関連段９２は、第１の階層８２上にあり得る。書込アクセス関連段９２が第１の階層８２上にある場合、ＭＩＶ９６は、書込アクセス関連段９２をＳＲＡＭセル９４に結合するために使用され得る。
【００２８】
[0035]  図５は、ＭＩＶ９８に結合された第１の階層８２及び第２の階層８４を有する３ＤＩＣ８０の断面図を例示する。素子１００は、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであり得る１つ又は複数のトランジスタを含む第１の階層８２内に配置される。素子１０２は、同じ様にＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであり得る１つ又は複数のトランジスタを含む第２の階層８４内に配置される。素子１００は、ビア（vias）１０８によって結合された１つ又は複数のメタル層１０４、１０６を含み得る。素子１０２は、ビア１１４によって結合された１つ又は複数のメタル層１１０、１１２を含み得る。メタル層１０４、１０６、１１０、１１２は水平のインターコネクトを提供し、３ＤＩＣ内の導電性ルーティング経路（conductive routing paths）を容易にする。従来のインターコネクトビアとほぼ同じサイズである小型ＭＩＶサイズは、読取及び書込ポートを異なる階層へ分離することを可能にしかつ経済的に実行可能にすることによって非常に高い密度の階層間接続を作り出す。
【００２９】
[0036]  マルチ階層レジスタファイル８６は、特に、マルチコアプロセッサに適している。即ち、マルチ階層レジスタファイル８６は、図３Ｂにおいて概略的に示されるマルチコアＩＣ５０Ｂのようなマルチコアプロセッサのコア間で共有され得、これらコアが３ＤＩＣ８０内の異なる階層上に配置されることを可能にする。配置におけるそのような柔軟性は、導電路をルーティングし、待ち時間を低減し、およびそうでなければマルチコアプロセッサの性能を向上するときに設計者を支援する。
【００３０】
[0037]  本明細書で開示される実施形態に係る３ＤＩＣ内のレジスタファイルは、任意のプロセッサベースのデバイス内に設けられるか、又はそれに統合され得る。例には、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、無線機、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤが含まれるがそれらに限定されるわけではない。
【００３１】
[0038]  この観点から、図６は、図４および５で例示された３ＤＩＣ内のレジスタファイルを採用することができるプロセッサベースのシステム１２０の例を例示する。この例では、プロセッサベースのシステム１２０は、１つ又は複数のプロセッサ１２４を各々含む１つ又は複数の中央処理装置（ＣＰＵ）１２２を含む。ＣＰＵ（１つ又は複数）１２２は、レジスタ５４を含み得る、及び／又は、マスタデバイスであり得る。ＣＰＵ（１つ又は複数）１２２は、一時的に記憶されたデータへの高速アクセスのためにプロセッサ（１つ又は複数）１２４に結合されたキャッシュメモリ１２６を有し得る。ＣＰＵ（１つ又は複数）１２２は、システムバス１３０に結合され、プロセッサベースのシステム１２０に含まれるスレーブデバイスとマスタデバイスとを連結することができる。周知であるように、ＣＰＵ（１つ又は複数）１２２は、システムバス１３０を通して、アドレス、制御、及びデータ情報を交換することによってこれらの他のデバイスと通信する。例えば、ＣＰＵ（１つ又は複数）１２２は、スレーブデバイスの例としてメモリコントローラ１３２にバストランザクション要求を通信することができる。図６では例示されていないが、複数のシステムバス１３０が提供される可能性もあり、各システムバス１３０は、異なる構造（fabric）を構成する。
【００３２】
[0039]  他のマスタデバイス及びスレーブデバイスが、システムバス１３０に接続されることができる。図６で例示されているように、これらのデバイスは、例として、メモリコントローラ１３２、１つ又は複数の入力デバイス１３４、１つ又は複数の出力デバイス１３６、１つ又は複数のネットワークインタフェースデバイス１３８、及び１つ又は複数のディスプレイコントローラ１４０を含むことができる。入力デバイス（１つ又は複数）１３４は、入力キー、スイッチ、音声プロセッサ等を含むがそれらに限定されるわけではない任意のタイプの入力デバイスを含むことができる。出力デバイス（１つ又は複数）１３６は、オーディオ、ビデオ、他の視覚インジケータ、等を含むがそれらに限定されるわけではない任意のタイプの出力デバイスを含むことができる。ネットワークインタフェースデバイス（１つ又は複数）１３８は、ネットワーク１４２への並びにネットワーク７０からのデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク１４２は、有線又はワイヤレスネットワーク、プライベート又はパブリックネットワーク、ローカルエリアネットワーク（ＬＡＮ）、ワイドローカルエリアネットワーク（ＷＬＡＮ）、及びインターネットを含むがそれらに限定されるわけではない任意のタイプのネットワークであり得る。ネットワークインタフェースデバイス（１つ又は複数）１３８は、望まれる任意のタイプの通信プロトコルをサポートするように構成され得る。メモリコントローラ１３２は、１つ又は複数のメモリユニット１４４（０−Ｎ）を含み得る。
【００３３】
[0040]  ＣＰＵ（１つ又は複数）１２２はまた、１つ又は複数のディスプレイ１４６に送られる情報を制御するために、システムバス１３０を通してディスプレイコントローラ（１つ又は複数）１４０にアクセスするように構成され得る。ディスプレイコントローラ（１つ又は複数）１４０は、１つ又は複数のビデオプロセッサ１４８を介して表示されるべき情報をディスプレイ（１つ又は複数）１４６に送り、それは、表示されるべき情報を、ディスプレイ（１つ又は複数）１４６に適したフォーマットへと処理する。ディスプレイ（１つ又は複数）１４６は、ブラウン管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、等を含むがそれらに限定されるわけではない任意のタイプのディスプレイを含み得る。
【００３４】
[0041]  当業者は、本明細書で開示された実施形態と関連して説明された実例となる様々な論理ブロック、モジュール、回路、及びアルゴリズムが、電子ハードウェアとして、メモリ又は別のコンピュータ可読媒体に記憶され、かつプロセッサ又は他の処理デバイスによって実行される命令として、或いはその両方の組み合わせとして実現され得ることを更に認識するだろう。本明細書で説明されたアービタ（arbiter）、マスタデバイス、及びスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、ＩＣ、又はＩＣチップで採用され得る。本明細書で開示されたメモリは、任意のタイプ及びサイズのメモリであり得、望まれる任意のタイプの情報を記憶するように構成され得る。この互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路、及びステップは概してそれらの機能性の観点から上で説明されている。そのような機能性がどのように実現されるかは、特定の用途、設計選択、及び／又はシステム全体に課された設計制限に依存する。当業者は、特定の用途ごとに様々な方法で、上述された機能性を実現することができるが、このような実現の決定は本開示の範囲からの逸脱の原因になるとして解釈されるべきではない。
【００３５】
[0042]  本明細書で開示された実施形態に関連して説明された実例となる様々な論理ブロック、モジュール、及び回路は、プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェア構成要素、或いは本明細書に説明された機能を行うように設計されたこれらの任意の組み合わせで、実現されうるか又は行われ得る。プロセッサはマイクロプロセッサであり得るが、代替的に、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ、又はその他のそのような構成との組み合わせとして実現され得る。
【００３６】
[0043]  本明細書で開示された実施形態は、ハードウェアに記憶され、かつ、例えば、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、或いは当該技術分野において周知であるコンピュータ可読媒体のその他の形態に存在し得る命令及びハードウェアで実現され得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化され得る。プロセッサ及び記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣは、リモート局に存在し得る。代替的に、プロセッサ及び記憶媒体は、リモート局、基地局、又はサーバにディスクリート構成要素として存在し得る。
【００３７】
[0044]  本明細書の例示的な実施形態のいずれかで説明された動作ステップは、実例及び詳解を提供するために説明されていることにも留意されたい。説明された動作は、例示されたシーケンス以外の多くの異なるシーケンスで行われ得る。更に、単一の動作ステップで説明された動作は実際、多くの異なるステップで行われ得る。追加的に、例示的な実施形態で詳解された１つ又は複数の動作ステップが組み合され得る。当業者に容易に明らかになるように、フローチャート図で例示される動作ステップが多くの異なる修正に影響を受け得ることは理解されるべきである。当業者はまた、情報及び信号が、様々な異なる技術及び技法のいずれかを使用して表され得ることを理解するだろう。例えば、上記説明の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場又は磁性粒子、光場又は光粒子、或いはこれらの任意の組み合わせによって表され得る。
【００３８】
[0045]  本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。したがって、本開示は本明細書で説明された実例及び設計に限定されることを意図しておらず、本明細書に開示された原理及び新規な特徴と合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
３次元（３Ｄ）メモリブロックであって、
３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設されたメモリセルと、
前記３ＤＩＣの第２の階層に配設された少なくとも１つの読取アクセスポートと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成される、
前記少なくとも１つの読取アクセスポートを前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
を備える３Ｄメモリブロック。
［Ｃ２］
静的ランダムアクセスメモリ（SRAM）ブロックから構成されたＣ１に記載の３Ｄメモリブロック。
［Ｃ３］
前記３ＤＩＣの前記第１の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ４］
前記３ＤＩＣの前記第２の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ５］
前記３ＤＩＣの前記第１の階層に配設されたプロセッサコア書込ロジックと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートに書込要求を提供するように構成される、
前記３ＤＩＣの前記第２の階層に配設されたプロセッサコア読取ロジックと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ６］
前記３ＤＩＣの前記第１の階層に配設された、第１の電圧が供給される第１の電圧レールと、ここで、前記第１の電圧レールは、前記メモリセルに前記第１の電圧を供給するように構成される、
前記第１の電圧レールに供給される前記第１の電圧よりも低い第２の電圧が供給される第２の電圧レールと、ここで、前記第２の電圧レールは、前記３ＤＩＣの前記第２の階層に配設され、前記少なくとも１つの読取アクセスポートに前記第２の電圧を供給するように構成される、
を更に備える、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ７］
半導体ダイに統合される、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ８］
前記３Ｄメモリブロックが統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、無線機、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスを更に備える、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ９］
前記３Ｄメモリブロックは、集積回路内のレジスタを備える、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ１０］
前記３Ｄメモリブロックは、集積回路内のキャッシュメモリを備える、Ｃ１に記載の３Ｄメモリブロック。
［Ｃ１１］
３次元（３Ｄ）メモリブロックであって、
３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設されたメモリセルと、
前記３ＤＩＣの第２の階層に配設された、少なくとも１つの読み取るための手段と、ここで、前記少なくとも１つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成される、
前記少なくとも１つの読み取るための手段を前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
を備える３Ｄメモリブロック。
［Ｃ１２］
前記３ＤＩＣの前記第１の階層に配設された、少なくとも１つの書き込むための手段を更に備え、前記少なくとも１つの書き込むための手段は、前記メモリセルへの書込アクセスを提供するように構成される、Ｃ１１に記載の３Ｄメモリブロック。
［Ｃ１３］
３次元（３Ｄ）メモリブロックを形成する方法であって、
３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層を形成することと、
前記３ＤＩＣの前記第１の階層内にメモリセルを形成することと、
前記３ＤＩＣの第２の階層を形成することと、
前記３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成される、
前記少なくとも１つの階層間ビア（ＭＩＶ）を用いて前記少なくとも１つの読取アクセスポートを前記メモリセルに結合することと
を備える方法。
［Ｃ１４］
前記３ＤＩＣの前記第１の階層上に少なくとも１つの書込アクセスポートを形成することを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、Ｃ１３に記載の方法。
［Ｃ１５］
レジスタとして動作するように前記メモリセルを構成すること
更に備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記メモリセルを有するＳＲＡＭブロックを形成すること更に備える、Ｃ１３に記載の方法。
［Ｃ１７］
前記３ＤＩＣの前記第２の階層内に少なくとも１つの書込アクセスポートを形成すること更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、Ｃ１３に記載の方法。
［Ｃ１８］
前記３ＤＩＣの前記第１の階層内にプロセッサコア書込ロジックを形成することと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートへの書込要求を提供するように構成される、
前記３ＤＩＣの前記第２の階層内にプロセッサコア読取ロジックを形成することと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
を更に備える、Ｃ１３に記載の方法。
［Ｃ１９］
前記３ＤＩＣの前記第１の階層内に第１の電圧レールを形成することと、ここで、前記第１の電圧レールは、前記メモリセルに第１の電圧を供給するように構成される、
前記３ＤＩＣの前記第２の階層内に、前記少なくとも１つの読取アクセスポートに第２の電圧を供給するように構成された第２の電圧レールを形成することと
を更に備える、Ｃ１３に記載の方法。
【図１Ａ】
0006309608.tif 000002
【図１Ｂ】
0006309608.tif 000003
【図２】
0006309608.tif 000004
【図３Ａ】
0006309608.tif 000005
【図３Ｂ】
0006309608.tif 000006
【図４】
0006309608.tif 000007
【図５】
0006309608.tif 000008
【図６】
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