(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリアレイと、
読出し対象のメモリセルを流れる電流と参照電流とを比較することによって、前記読出し対象のメモリセルに保持されたデータを読み出すセンスアンプと、
前記参照電流を生成する参照電流生成回路を備え、
前記参照電流生成回路は、
トリミング可能な第１のベース電流を生成する第１のベース電流生成回路と、
前記第１のベース電流と逆方向に流れるトリミング可能な第２のベース電流を生成する第２のベース電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも温度依存性が大きい温度補償電流を生成する温度補償電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも電源電圧依存性が大きい電圧補償電流を生成する電圧補償電流生成回路とを含み、
前記参照電流は、前記第１のベース電流、前記第２のベース電流、前記温度補償電流、および前記電圧補償電流を含み、
前記参照電流生成回路は、さらに、
バンドギャップリファレンス回路によって生成された参照電圧を第１の入力端子に受ける差動増幅器と、
第１の主電極に第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第１のＰ型トランジスタと、
前記第１のＰ型トランジスタの第２の主電極と接地電圧を与える接地ノードとの間に接続され、前記差動増幅器の第２の入力端子に与える第１の分圧電圧を生成する分圧回路とを含み、
前記第１および第２のベース電流生成回路は、前記差動増幅器の出力電圧に基づいて前記第１および第２のベース電流をそれぞれ生成し、
前記温度補償電流生成回路および前記電圧補償電流生成回路は、前記分圧回路によって生成された分圧電圧に基づいて、前記温度補償電流および前記電圧補償電流をそれぞれ生成する、半導体装置。
【請求項２】
前記第１のベース電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第１のベース電流を生成し、
前記第２のベース電流生成回路は、複数の第１のＮ型トランジスタによって構成されたカレントミラー回路と、前記第２のＰ型トランジスタの第２の主電極から流出する電流の経路を切り替えて前記カレントミラー回路に導くスイッチ回路とを含み、前記第２のベース電流生成回路は、前記カレントミラー回路によってミラー比に応じてコピーされた電流に基づいて前記第２のベース電流を生成する、請求項１に記載の半導体装置。
【請求項３】
前記第１のベース電流生成回路は、前記第２のＰ型トランジスタを複数含み、
前記参照電流生成回路は、複数の前記第２のＰ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第１および第２のベース電流をトリミングする、請求項２に記載の半導体装置。
【請求項４】
前記第１のベース電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第１のベース電流を生成し、
前記第２のベース電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第３のＰ型トランジスタを含み、前記第３のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第２のベース電流を生成する、請求項１に記載の半導体装置。
【請求項５】
前記第１のベース電流生成回路は、前記第２のＰ型トランジスタを複数含み、複数の前記第２のＰ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第１のベース電流をトリミングし、
前記第２のベース電流生成回路は、前記第３のＰ型トランジスタを複数含み、複数の前記第３のＰ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第２のベース電流をトリミングする、請求項４に記載の半導体装置。
【請求項６】
前記温度補償電流生成回路は、第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第２の分圧電圧を受ける第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタの第２の主電極に流入する電流に基づいて前記温度補償電流を生成し、
前記第２の分圧電圧は、前記第２のＮ型トランジスタの零温度係数点とは異なる値に設定される、請求項１に記載の半導体装置。
【請求項７】
前記電圧補償電流生成回路は、第１の主電極に前記第１の電源電圧より低い第２の電源電圧を受け、制御電極に前記分圧回路によって生成された第３の分圧電圧を受ける第４のＰ型トランジスタを含み、前記第４のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記電圧補償電流を生成し、
前記第３の分圧電圧から前記第２の電源電圧を減じた電圧は、前記第４のＰ型トランジスタの零温度係数点に一致するように設定される、請求項１に記載の半導体装置。
【請求項８】
前記第２の電源電圧は、データ読出し時に読出し対象のメモリセルで用いられる、請求項７に記載の半導体装置。
【請求項９】
前記電圧補償電流生成回路は、
第１の主電極に前記接地電圧を受け、制御電極に前記第１の電源電圧より低い第２の電源電圧を受ける第３のＮ型トランジスタと、
第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第４の分圧電圧を受ける第４のＮ型トランジスタとを含み、
前記電圧補償電流生成回路は、前記第３のＮ型トランジスタの第２の主電極に流入する電流から前記第４のＮ型トランジスタの第２の主電極に流入する電流を減じた電流に基づいて前記電圧補償電流を生成し、
前記第２の電源電圧は、データ読出し時に読出し対象のメモリセルで用いられ、
前記第４の分圧電圧は、前記第２の電源電圧の設計値に等しくなるように設定される、請求項１に記載の半導体装置。
【請求項１０】
複数のメモリセルを含むメモリアレイと、
読出し対象のメモリセルを流れる電流と参照電流とを比較することによって、前記読出し対象のメモリセルに保持されたデータを読み出すセンスアンプと、
前記参照電流を生成する参照電流生成回路を備え、
前記参照電流生成回路は、
トリミング可能な第１のベース電流を生成する第１のベース電流生成回路と、
前記第１のベース電流と逆方向に流れるトリミング可能な第２のベース電流を生成する第２のベース電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも温度依存性が大きい温度補償電流を生成する温度補償電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも電源電圧依存性が大きい電圧補償電流を生成する電圧補償電流生成回路とを含み、
前記参照電流は、前記第１のベース電流、前記第２のベース電流、前記温度補償電流、および前記電圧補償電流を含み、
前記参照電流生成回路は、さらに、
バンドギャップリファレンス回路によって生成された参照電圧を第１の入力端子に受ける差動増幅器と、
第１の主電極に第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第１のＰ型トランジスタと、
前記第１のＰ型トランジスタの第２の主電極と接地電圧を与える接地ノードとの間に接続され、前記差動増幅器の第２の入力端子に与える第１の分圧電圧を生成する分圧回路とを含み、
前記第１のベース電流生成回路は、前記差動増幅器の出力電圧に基づいて前記第１のベース電流を生成し、
前記第２のベース電流生成回路、前記温度補償電流生成回路、および前記電圧補償電流生成回路は、前記分圧回路によって生成された分圧電圧に基づいて、前記第２のベース電流、前記温度補償電流、および前記電圧補償電流をそれぞれ生成する、半導体装置。
【請求項１１】
前記第１のベース電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第１のベース電流を生成し、
前記第２のベース電流生成回路は、第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第２の分圧電圧を受ける第１のＮ型トランジスタを含み、前記第１のＮ型トランジスタの第２の主電極に流入する電流に基づいて前記第２のベース電流を生成し、
前記第２の分圧電圧は、前記第１のＮ型トランジスタの零温度係数点に一致するように設定される、請求項１０に記載の半導体装置。
【請求項１２】
前記第１のベース電流生成回路は、前記第２のＰ型トランジスタを複数含み、複数の前記第２のＰ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第１のベース電流をトリミングし、
前記第２のベース電流生成回路は、前記第１のＮ型トランジスタを複数含み、複数の前記第１のＮ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第２のベース電流をトリミングする、請求項１１に記載の半導体装置。
【請求項１３】
複数のメモリセルを含むメモリアレイと、
読出し対象のメモリセルを流れる電流と参照電流とを比較することによって、前記読出し対象のメモリセルに保持されたデータを読み出すセンスアンプと、
前記参照電流を生成する参照電流生成回路を備え、
前記参照電流生成回路は、
トリミング可能な第１のベース電流を生成する第１のベース電流生成回路と、
前記第１のベース電流と逆方向に流れるトリミング可能な第２のベース電流を生成する第２のベース電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも温度依存性が大きい温度補償電流を生成する温度補償電流生成回路と、
前記第１のベース電流と同方向に流れ、前記第１および第２のベース電流よりも電源電圧依存性が大きい電圧補償電流を生成する電圧補償電流生成回路とを含み、
前記参照電流は、前記第１のベース電流、前記第２のベース電流、前記温度補償電流、および前記電圧補償電流を含み、
前記参照電流生成回路は、さらに、
バンドギャップリファレンス回路によって生成された参照電圧を第１の入力端子に受ける差動増幅器と、
第１の主電極に第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第１のＰ型トランジスタと、
前記第１のＰ型トランジスタの第２の主電極と接地電圧を与える接地ノードとの間に接続され、前記差動増幅器の第２の入力端子に与える第１の分圧電圧を生成する分圧回路とを含み、
前記第１および第２のベース電流生成回路、前記温度補償電流生成回路、ならびに前記電圧補償電流生成回路は、前記分圧回路によって生成された分圧電圧に基づいて、前記第１および第２のベース電流、前記温度補償電流、ならびに前記電圧補償電流をそれぞれ生成する、半導体装置。
【請求項１４】
前記第１のベース電流生成回路は、
第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第２の分圧電圧を受ける第１のＮ型トランジスタと、
第１の主電極に前記第１の電源電圧を受け、前記第１のＮ型トランジスタと直列に接続された第２のＰ型トランジスタと、
前記第２のＰ型トランジスタとカレントミラーを構成する第３のＰ型トランジスタとを含み、
前記第１のベース電流生成回路は、前記第３のＰ型トランジスタのドレインから流出する電流に基づいて前記第１のベース電流を生成し、
前記第２のベース電流生成回路は、第１の主電極に前記接地電圧を受け、制御電極に前記第２の分圧電圧を受ける第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタの第２の主電極に流入する電流に基づいて前記第２のベース電流を生成し、
前記第２の分圧電圧は、前記第１および第２のＮ型トランジスタの零温度係数点に一致するように設定される、請求項１３に記載の半導体装置。
【請求項１５】
前記第１のベース電流生成回路は、前記第３のＰ型トランジスタを複数含み、複数の前記第３のＰ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第１のベース電流をトリミングし、
前記第２のベース電流生成回路は、前記第２のＮ型トランジスタを複数含み、複数の前記第２のＮ型トランジスタにそれぞれ直列に接続されたスイッチトランジスタの各々をオンまたはオフに切替えることによって、前記第２のベース電流をトリミングする、請求項１４に記載の半導体装置。
【請求項１６】
参照電流を生成する参照電流生成回路を備え、
前記参照電流は、第１の電流、前記第１の電流と逆方向の第２の電流、前記第１の電流と同方向の第３の電流、および前記第１の電流と同方向の第４の電流を含み、
前記参照電流生成回路は、
バンドギャップリファレンス回路によって生成された参照電圧を第１の入力端子に受ける差動増幅器と、
第１の主電極に第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第１のＰ型トランジスタと、
前記第１のＰ型トランジスタの第２の主電極と接地電圧を与える接地ノードとの間に接続され、前記差動増幅器の第２の入力端子に与える第１の分圧電圧を生成する分圧回路と、
前記第１〜第４の電流を生成する第１〜第４の電流生成回路とを含み、
前記第１の電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第１の電流を生成し、
前記第２の電流生成回路は、複数の第１のＮ型トランジスタによって構成されたカレントミラー回路と、前記第２のＰ型トランジスタの第２の主電極から流出する電流の経路を切り替えて前記カレントミラー回路に導くスイッチ回路とを含み、前記第２の電流生成回路は、前記カレントミラー回路によってミラー比に応じてコピーされた電流に基づいて前記第２の電流を生成し、
前記第３の電流生成回路は、第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第２の分圧電圧を受ける第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタの第２の主電極に流入する電流に基づいて前記第３の電流を生成し、
前記第２の分圧電圧は、前記第２のＮ型トランジスタの零温度係数点とは異なる値に設定され、
前記第４の電流生成回路は、第１の主電極に前記第１の電源電圧と異なる第２の電源電圧を受け、制御電極に前記分圧回路によって生成された第３の分圧電圧を受ける第３のＰ型トランジスタを含み、前記第３のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第４の電流を生成し、
前記第３の分圧電圧から前記第２の電源電圧を減じた電圧は、前記第３のＰ型トランジスタの零温度係数点に一致するように設定される、半導体装置。
【請求項１７】
参照電流を生成する参照電流生成回路を備え、
前記参照電流は、第１の電流、前記第１の電流と逆方向の第２の電流、前記第１の電流と同方向の第３の電流、および前記第１の電流と同方向の第４の電流を含み、
前記参照電流生成回路は、
バンドギャップリファレンス回路によって生成された参照電圧を第１の入力端子に受ける差動増幅器と、
第１の主電極に第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第１のＰ型トランジスタと、
前記第１のＰ型トランジスタの第２の主電極と接地電圧を与える接地ノードとの間に接続され、前記差動増幅器の第２の入力端子に与える第１の分圧電圧を生成する分圧回路と、
前記第１〜第４の電流を生成する第１〜第４の電流生成回路とを含み、
前記第１の電流生成回路は、第１の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第２のＰ型トランジスタを含み、前記第２のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第１の電流を生成し、
前記第２の電流生成回路は、第２の主電極に前記第１の電源電圧を受け、制御電極に前記差動増幅器の出力電圧を受ける第３のＰ型トランジスタを含み、前記第３のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第２の電流を生成し、
前記第３の電流生成回路は、第１の主電極に前記接地電圧を受け、制御電極に前記分圧回路によって生成された第２の分圧電圧を受ける第２のＮ型トランジスタを含み、前記第２のＮ型トランジスタの第２の主電極に流入する電流に基づいて前記第３の電流を生成し、
前記第２の分圧電圧は、前記第２のＮ型トランジスタの零温度係数点とは異なる値に設定され、
前記第４の電流生成回路は、第１の主電極に前記第１の電源電圧と異なる第２の電源電圧を受け、制御電極に前記分圧回路によって生成された第３の分圧電圧を受ける第４のＰ型トランジスタを含み、前記第４のＰ型トランジスタの第２の主電極から流出する電流に基づいて前記第４の電流を生成し、
前記第３の分圧電圧から前記第２の電源電圧を減じた電圧は、前記第４のＰ型トランジスタの零温度係数点に一致するように設定される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、半導体装置に関し、たとえば、不揮発性メモリを備えた半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read-Only  Memory）およびフラッシュメモリなどの不揮発性メモリでは、読出し対象のメモリセルを流れる電流と参照電流とを比較することによって、読出し対象のメモリセルのデータ（“１”または“０”）が読み出される。
【０００３】
一般に、メモリセルを流れる電流（以下、「メモリセル電流」と称する）の大きさは、温度、電源電圧、および製造プロセスなどによって変化する。このため、データ読出しの際の読出しマージンを確保するために、参照電流にもメモリセル電流と同様の温度依存性および電源電圧依存性を持たせる必要がある。
【０００４】
以下、上記に関連した先行技術文献を紹介する。特開２０００−１１６７１号公報（特許文献１）は、内部電圧の温度依存性をメモリセルしきい電圧の温度依存性と同じ傾向を持たせることにより、読み出し電圧マージンを確保できる半導体記憶装置を開示する。特開２０１４−２６６８０号公報（特許文献２）は、コントロールゲート電圧のＩＲドロップに起因した読出し電流のばらつきを抑制するために用いられる電流補償回路を開示する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１１６７１号公報
【特許文献２】特開２０１４−２６６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実際の回路では、温度および電源電圧にほとんど依存しないベース電流に、温度依存性を有する温度補償電流と電源電圧依存性を有する電圧補償電流とを加算することによって参照電流が生成される。ベース電流の大きさは、製造プロセスに起因したばらつきの影響を抑制するためにトリミング可能になっている。
【０００７】
しかしながら、製造プロセスのばらつきによっては回路特性が設計値から想定以上にずれるために、十分な読出しマージンを確保できないという問題が生じる。たとえば、上記の参照電流の生成において、温度補償電流または電圧補償電流が想定以上に増加した場合には、ベース電流を０にトリミングしたとしても、参照電流の大きさを適正範囲に収めることができない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施形態による半導体装置が備える参照電流生成回路は、第１および第２のベース電流、温度補償電流、ならびに電圧補償電流を含む参照電流を生成する。第１のベース電流は、温度補償電流および電源補償電流と同方向の電流であり、第２のベース電流は、温度補償電流および電源補償電流と逆方向の電流である。第１および第２のベース電流はトリミング可能である。
【発明の効果】
【００１０】
上記の実施形態によれば、参照電流のトリミング可能な範囲を従来よりも拡張することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による半導体装置の構成を示すブロック図である。
【図２】メモリセルの構成および動作を説明するための図である（スプリット・ゲート型の場合）。
【図３】メモリセルの構成および動作を説明するための図である（スタックド・ゲート型の場合）。
【図４】メモリセルのセルデータについて説明するための図である。
【図５】図１のフラッシュメモリモジュール６の構成の一例を示すブロック図である。
【図６】図５の読出し回路２３のより詳細な構成例を示す回路図である。
【図７】参照電流Ｉｒｅｆ０を温度および電源電圧によらず一定の値に設定した場合の読出しマージンについて説明するための図である。
【図８】参照電流Ｉｒｅｆ０を温度および電源電圧に応じて変化させた場合の読出しマージンについて説明するための図である。
【図９】比較例による参照電流のトリミング法およびその問題点について説明するための図である。
【図１０】第１の実施形態の半導体装置における参照電流生成回路の概略的な構成を示すブロック図である。
【図１１】図１０の参照電流生成回路によって生成される参照電流のトリミングについて説明するための図である。
【図１２】図１０の正電流生成回路６０および負電流生成回路７０の構成例を示す回路図である。
【図１３】図１２の正電流調整部６６のより詳細な構成を示す回路図である。
【図１４】ＭＯＳトランジスタの電流電圧特性の温度依存性を示す図である。
【図１５】温度補償電流生成回路の構成例を示す回路図である。
【図１６】電圧補償電流生成回路の構成例を示す回路図である。
【図１７】電圧補償電流生成回路の変形例を示す回路図である。
【図１８】第１の実施形態の場合において、参照電流とトリミングコードとの関係を模式的に示す図である。
【図１９】第２の実施の形態による半導体装置において、正電流生成回路と負電流生成回路の構成を示す回路図である。
【図２０】第３の実施の形態による半導体装置において、正電流生成回路と負電流生成回路の構成を示す回路図である。
【図２１】第３の実施形態の場合において、参照電流とトリミングコードとの関係を模式的に示す図である。
【発明を実施するための形態】
【００１２】
以下、各実施形態について図面を参照して詳しく説明する。図面において同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。
【００１３】
＜第１の実施形態＞
［半導体装置の全体構成］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、半導体装置の一例としてフラッシュメモリ１６を内蔵したマイクロコンピュータ（ＭＣＵ）１の構成を示す。フラッシュメモリ１６のみが単一のシリコン基板上に搭載された半導体装置にも、この実施形態に記載した参照電流生成回路５０を適用することができる。
【００１４】
図１を参照して、マイクロコンピュータ１は、たとえばＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。
【００１５】
図１に示すように、マイクロコンピュータ１は、中央処理装置（ＣＰＵ：Central  Processing  Unit）２と、ランダムアクセスメモリ（ＲＡＭ）５と、フラッシュメモリモジュール（ＦＭＤＬ）６とを備える。中央処理装置２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ５は、中央処理装置２のワーク領域などに利用される。フラッシュメモリモジュール６は、データおよびプログラムを格納する不揮発性メモリモジュールとして設けられる。
【００１６】
マイクロコンピュータ１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３と、バスインタフェース回路（ＢＩＦ）４と、フラッシュシーケンサ（ＦＳＱＣ）７と、外部入出力ポート（ＰＲＴ）８，９と、タイマ（ＴＭＲ）１０と、クロックパルスジェネレータ（ＣＰＧ）１１と、高速バス（ＨＢＵＳ）１２と、周辺バス（ＰＢＵＳ）１３とを備える。
【００１７】
バスインタフェース回路４は、高速バス１２と周辺バス１３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ７は、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ１１は、マイクロコンピュータ１を制御するための内部クロックＣＬＫを生成する。
【００１８】
マイクロコンピュータ１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）１２と周辺バス（ＰＢＵＳ）１３とが設けられている。高速バス１２および周辺バス１３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス１２および周辺バス１３という２本のバスを設けることによって、共通のバスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。
【００１９】
高速バス１２には、中央処理装置２、ダイレクトメモリアクセスコントローラ３、バスインタフェース回路４、ランダムアクセスメモリ５、およびフラッシュメモリモジュール６が接続される。周辺バス１３には、フラッシュシーケンサ７、外部入出力ポート８，９、タイマ１０、およびクロックパルスジェネレータ１１が接続される。
【００２０】
マイクロコンピュータ１は、さらに、発振子が接続されるかまたは外部クロックが供給されるクロック端子ＸＴＡＬ／ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢＹと、リセットを指示する外部リセット端子ＲＥＳと、外部電源端子Ｖｃｃと、外部接地端子Ｖｓｓとを備える。
【００２１】
図１では、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリ１６を構成する。
【００２２】
フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）１５を介して高速バス（ＨＢＵＳ）１２に接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バス１２から高速アクセスポート１５を介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化（消去）のアクセスを行うときは、バスインタフェース回路４を介して周辺バス（ＰＢＵＳ）１３経由でフラッシュシーケンサ７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。
【００２３】
［メモリセルの構成および動作］
図２および図３は、メモリセルの構成および動作を説明するための図である。図２は、スプリット・ゲート型フラッシュメモリ素子の場合を示し、図３は、スタックド・ゲート型フラッシュメモリセルの場合を示す。
【００２４】
図２（Ａ）を参照して、スプリット・ゲート型フラッシュメモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧとを含む。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（ＳｉＮ）が配置される。コントロールゲートＣＧはワード線ＷＬに接続され、メモリゲートＭＧはメモリゲート選択線ＭＧＬに接続される。コントロールゲートＣＧ側のドレイン領域（またはソース領域）はビット線ＢＬに接続され、メモリゲートＭＧ側のソース領域（またはドレイン領域）はソース線ＳＬに接続される。
【００２５】
図２（Ｂ）には、スプリット・ゲート型フラッシュメモリ素子の読出し（リード）時および書込み（プログラム）／消去時におけるビット線ＢＬ、コントロールゲートＣＧ、メモリゲートＭＧ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。
【００２６】
具体的に、データ消去対象のメモリセルの閾値電圧Ｖｔｈを下げるには、たとえば、ＢＬ＝Ｈｉ−Ｚ（ハイ・インピーダンス）、ＣＧ＝０．０Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖに設定される。これによって、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧとの間の高電界によって発生した電子と正孔のうち正孔が、ウェル領域（ＷＥＬＬ）から電荷トラップ領域（ＳｉＮ）に注入される。この処理はメモリゲートを共有する複数のメモリセルを単位として実行される。
【００２７】
データ書込み対象のメモリセルの閾値電圧Ｖｔｈを上げるには、たとえば、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖに設定される。この場合、ソース線ＳＬからビット線に書込み電流が流れることによって、コントロールゲートとメモリゲートとの境界部分でホットエレクトロンが発生し、発生したホットエレクトロンが電荷トラップ領域（ＳｉＮ）に注入される。電子の注入はビット線電流を流すか否かによって決まるので、この処理はビット単位で制御される。
【００２８】
読出し時には、たとえば、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖに設定される。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルの抵抗は小さくなり（オン状態）、閾値電圧Ｖｔｈが高ければメモリセルの抵抗は大きくなる（オフ状態）。
【００２９】
図３（Ａ）に示されたスタックド・ゲート型フラッシュメモリ素子は、ソース領域とドレイン領域との間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートＦＧとコントロールゲートＣＧがスタックされることによって構成される。コントロールゲートＣＧはワード線ＷＬに接続される。ドレイン領域はビット線ＢＬに接続され、ソース領域はソース線ＳＬに接続される。
【００３０】
図３（Ｂ）および（Ｃ）には、スタックド・ゲート型フラッシュメモリ素子の読出しおよび書込み／消去時におけるビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬ、およびウェル領域（ＷＥＬＬ）の電圧設定の例が示されている。図３（Ｂ）は、ホットキャリア書込み方式によって閾値電圧Ｖｔｈを上げ、ウェル領域ＷＥＬＬへの電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。図３（Ｃ）はＦＮトンネル書込み方式によって閾値電圧Ｖｔｈを上げ、ソース線ＳＬへの電子の放出によって閾値電圧Ｖｔｈを下げる場合の電圧設定例が示されている。
【００３１】
図４は、メモリセルのセルデータについて説明するための図である。この実施形態のフラッシュメモリモジュールでは、１ビットの情報の記憶を１個の不揮発性メモリセルを用いて行う。すなわち、メモリアレイ内の書換え可能な不揮発性メモリセルＭＣの各々に１ビットのデータが格納される。図４（Ａ）に示すように、セルデータ“１”は、メモリセルＭＣの閾値電圧Ｖｔｈが基準となるリードレベルよりも低い状態（低閾値電圧状態）である。図４（Ｂ）に示すように、セルデータ“０”は、メモリセルＭＣの閾値電圧がリードレベルよりも高い状態（高閾値電圧状態）である。したがって、セルデータ“１”の場合のセル電流は、セルデータ“０”の場合のセル電流よりも大きい。セルデータの読出しの際には、セル電流と参照電流とを比較することによってセルデータの読出しが行われる。このデータ読出し方式を参照電流リード方式と称する。
【００３２】
［フラッシュメモリモジュールの構成例］
図５は、図１のフラッシュメモリモジュール６の構成の一例を示すブロック図である。図５を参照して、フラッシュメモリモジュール６は、メモリアレイ２０と、列デコーダ２１と、列選択回路２２と、読出し回路２３と、書込み回路２４と、行デコーダ２５と、昇圧回路２６と、制御回路２７とを含む。フラッシュメモリモジュール６は、さらに、図５には図示しない高速アクセスポート（ＨＡＣＳＰ）１５および低速アクセスポート（ＬＡＳＣＰ）１４を含む（図１を参照）。
【００３３】
メモリアレイ２０は、行列状に配列された複数のメモリセルＭＣを含む。図５では、各メモリセルは図２のスプリット・ゲート型で構成されるものとしている。ワード線ＷＬおよびメモリゲート選択線ＭＧＬは、メモリアレイ２０の行方向（Ｘ方向）に延在し、行単位に設けられている。ビット線ＢＬは、メモリアレイ２０の列方向（Ｙ方向）に延在し、列単位に設けられている。ソース線ＳＬは、メモリアレイの複数行で共通に接続される。
【００３４】
図５の例とは異なるが、各メモリセルＭＣは、図３のスタックド・ゲート型で構成されていてもよい。この場合、図５のメモリゲート選択線ＭＧＬは設けられない。
【００３５】
列デコーダ２１は、高速アクセスポート１５または低速アクセスポート１４を介して入力された列アドレス信号をデコードする。列選択回路２２は、列アドレス信号のデコード結果に基づいて、メモリアレイ２０内の読出しおよび書込みの対象となる列を選択する。具体的に、列選択回路２２は、データ読出し時には読出し対象列のビット線を読出し回路２３と接続し、データ書込み時には書込み対象列のビット線を書込み回路２４と接続する。
【００３６】
読出し回路２３は、列選択回路２２によって選択された列の読出し対象のメモリセルＭＣを流れるセル電流と参照電流とを比較することによって、読出し対象のメモリセルＭＣに記憶されたデータを読出す。読出されたデータは、高速アクセスポート（ＨＡＣＳＰ）を介して、図１で説明したＣＰＵ２およびＤＭＡＣ３等に出力される。
【００３７】
書込み回路２４は、列選択回路２２によって選択された選択列のビット線に、書込みデータに従って書込み電流（プログラム電流）を流す。書込みデータは、低速アクセスポート（ＬＡＣＳＰ）１４を介して書込み回路２４に入力される。
【００３８】
行デコーダ２５は、高速アクセスポート１５または低速アクセスポート１４を介して入力された行アドレス信号をデコードする。行デコーダ２５は、行アドレス信号のデコード結果に基づいて、メモリアレイ２０内の読出し、書込み、および消去の対象となる行を選択する。具体的には、行デコーダ２５は、複数のワード線ドライバ３１、複数のメモリゲート線ドライバ３２、および複数のソース線ドライバ３３を含む。行デコーダ２５は、これらのドライバ３１，３２，３３によって、選択行のワード線ＷＬ、メモリゲート選択線ＭＧＬ、およびソース線ＳＬに、読出し、書込み、および消去の各動作モードに応じた電圧を印加する。データ読出し時には、ソース線ＳＬは接地ノードＶｓｓに接続される。
【００３９】
昇圧回路２６は、書込みおよび消去時に使用する正または負の高電圧を生成し、行デコーダ２５に供給する。
【００４０】
制御回路２７は、図１で説明したＣＰＵ２等から高速アクセスポート（ＨＡＣＳＰ）１５に供給されたタイミング信号ならびにフラッシュシーケンサ（ＦＳＱＣ）７から低速アクセスポート１４に供給されたコマンド等に従って、フラッシュメモリ１６の内部動作のタイミングを規定する内部制御信号を生成する。制御回路２７は、さらに、後述する参照電流生成回路５０のトリミングデータ等を出力するためのレジスタを含む。レジスタの値は、ＣＰＵ２等によって書込まれる。フラッシュメモリ１６の制御部は、フラッシュシーケンサ（ＦＳＱＣ）７と制御回路２７とによって構成される。
【００４１】
［読出し回路の構成および動作］
図６は、図５の読出し回路２３のより詳細な構成例を示す回路図である。図６では、図５のメモリアレイ２０、列デコーダ２１、列選択回路２２、および行デコーダ２５も併せて示している。
【００４２】
図６を参照して、読出し回路２３は、センスアンプ４０と、ＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタ４６と、参照電流生成回路５０と、ＮＭＯＳ（N-channel  MOS）トランジスタ４２，４９とを含む。
【００４３】
センスアンプ４０は、第１の入力ノード４３Ａ、第２の入力ノード４３Ｂ、および出力ノード４４を備える。センスアンプ４０は、第１の入力ノード４３Ａに接続された第１の出力信号線４５Ａに流れる電流と、第２の入力ノード４３Ｂに接続された第２の出力信号線４５Ｂに流れる電流との差を増幅することによって、両電流値の比較結果を出力ノード４４から出力する。センスアンプ４０の出力信号は、高速アクセスポート（ＨＡＣＳＰ）１５に設けられた出力バッファ２８に伝達される。出力バッファ２８は、高速バスＨＢＵＳのうちのデータバスＨＢＵＳ−Ｄに接続されている。出力バッファ２８は、この高速データバスＨＢＵＳ−Ｄを介してセンスアンプ４０の出力を図１のＣＰＵ２またはＤＭＡＣ３などに出力する。
【００４４】
列選択回路２２は、複数のスイッチ用のＰＭＯＳトランジスタを含む（図６では、代表的に、１個のＰＭＯＳトランジスタ４６が示されている）。各ＰＭＯＳトランジスタは、列デコーダ２１のデコード結果に従ってオンまたはオフに切り替わる。これにより、データ読出し時には、読出し対象のメモリセルＭＣが出力信号線４５Ａに接続される。このとき、読出し電流Ｉｒｄが、センスアンプ４０の入力ノード４３Ａから、出力信号線４５Ａ、列選択回路２２（ＰＭＯＳトランジスタ４６）、対応するビット線ＢＬ、読出し対象のメモリセルＭＣを順に通過して対応のソース線ＳＬまで流れる。
【００４５】
参照電流生成回路５０は、参照電流を生成してＮＭＯＳトランジスタ４９のソースに供給する。参照電流生成回路５０は、第１の実施形態の半導体装置の特徴的な部分であり、その詳細については、図９〜図１７で説明する。
【００４６】
ＮＭＯＳトランジスタ４９のドレインは、参照電流生成回路５０の出力ノード５１に接続され、そのソースは接地電圧Ｖｓｓを与える接地ノード（以下、「接地ノードＶｓｓ」のように簡略化して記載する）に接続される。
【００４７】
ＮＭＯＳトランジスタ４２は、ＮＭＯＳトランジスタ４９とともにカレントミラーを構成する。具体的に図６の場合、ＮＭＯＳトランジスタ４２のソースは接地ノードＶｓｓに接続され、ＮＭＯＳトランジスタ４２のゲートは、ＮＭＯＳトランジスタ４９のソースおよびドレインに接続される。これによって、参照電流生成回路５０の出力ノード５１から出力された参照電流Ｉｒｅｆ０は、カレントミラーのミラー比に応じた大きさでＮＭＯＳトランジスタ４２にコピーされる。図６の場合にはミラー比を１としているので、ＮＭＯＳトランジスタ４９に流れる参照電流Ｉｒｅｆ０に等しい電流がＮＭＯＳトランジスタ４２にも流れる。
【００４８】
ＮＭＯＳトランジスタ４２のドレインは、スイッチとして用いられているＰＭＯＳトランジスタ４１を介して第２の出力信号線４５Ｂと接続される。したがって、データ読出し時には、参照電流Ｉｒｅｆ０は、センスアンプ４０の入力ノード４３Ｂから、出力信号線４５Ｂ、オン状態のＰＭＯＳトランジスタ４１、および定電流源用のＮＭＯＳトランジスタ４２を順に通って接地ノードＶｓｓまで流れる。
【００４９】
上記では、参照電流生成回路５０が、参照電流Ｉｒｅｆ０を出力ノード５１から出力する電流ソース（Current  Source）として構成されているとして説明した。逆に、参照電流生成回路５０を、参照電流Ｉｒｅｆ０を出力ノード５１から吸収する電流シンク（Current  Sink）として構成することもできる。この場合、図６のＮＭＯＳトランジスタ４２，４９は不要であり、参照電流生成回路５０は、ＰＭＯＳトランジスタ４１のドレインと接地ノードＶｓｓとの間に接続される。
【００５０】
・  ［参照電流リード方式の読出しマージンについて］
次に、参照電流リード方式の場合のデータ読出し時における動作マージン（読出しマージン）について説明する。
【００５１】
図７は、参照電流Ｉｒｅｆ０を温度および電源電圧によらず一定の値に設定した場合の読出しマージンについて説明するための図である。図７を参照して、メモリセルデータが“０”の場合の読出し電流（すなわち、メモリセルを流れるセル電流）をＩｒｄ０とし、メモリセルデータが“１”の場合の読出電流をＩｒｄ１とする。参照電流Ｉｒｅｆ０がセルデータ“０”の場合の読出し電流Ｉｒｄ０とセルデータ“１”の場合の読出し電流Ｉｒｄ１との間にあるとき、データ読出しを正常に行うことができる。参照電流Ｉｒｅｆ０が読出し電流Ｉｒｄ０，Ｉｒｄ１の中央の場合に、読出しマージンが最も適切な値になる。この場合、セルデータ“０”とセルデータ“１”のデータの読み分けを確実に行うことができる。
【００５２】
ところが、図７に示すように、データ読出し時にメモリセルＭＣを流れる読出し電流Ｉｒｄ０，Ｉｒｄ１は、温度および電源電圧に応じて変動する。このため、参照電流Ｉｒｅｆ０を温度および電源電圧によらず一定にした場合には、読出しマージンが小さくなったり、過多になったりする。
【００５３】
図８は、参照電流Ｉｒｅｆ０を温度および電源電圧に応じて変化させた場合の読出しマージンについて説明するための図である。図８に示すように、メモリセルを流れるドレイン電流の温度依存性および電源電圧依存性に合わせて（すなわち、読出し電流Ｉｒｄ０，Ｉｒｄ１の温度依存性および電源電電圧依存性と同じ依存性を有するように）参照電流Ｉｒｅｆ０の大きさを変化させることによって、読出しマージンを一定に保つことができる。
【００５４】
［参照電流を生成する際の問題点について］
図９は、比較例による参照電流のトリミング法およびその問題点について説明するための図である。図９（Ａ）を参照して、まず、本実施形態の比較例として、温度依存性を有する温度補償電流Ｉｒｅｆ３および電圧依存性を有する電圧補償電流Ｉｒｅｆ４を、温度および電源電圧に依存しないベース電流Ｉｒｅｆ１に加算することによって参照電流Ｉｒｅｆ０を構成した場合について説明する（すなわち、Ｉｒｅｆ０＝Ｉｒｅｆ１＋Ｉｒｅｆ３＋Ｉｒｅｆ４）。
【００５５】
この場合、温度依存性を高めるためには（すなわち、温度の変化に対する参照電流の変化量を大きくするには）、参照電流に含まれる温度補償電流Ｉｒｅｆ３の割合を大きくする。電源電圧依存性を高めるためには（すなわち、電源電圧の変化に対する参照電流の変化量を大きくするには）、参照電流に含まれる電圧補償電流Ｉｒｅｆ４の割合を大きくする。さらに、ベース電流Ｉｒｅｆ１は、トリミング可能となっており、製造プロセスによるばらつきの影響を考慮して設けられている。たとえば、図９（Ａ）の場合には、読出し用参照電流Ｉｒｅｆ０が所望の大きさ（たとえば、１０μＡ）となるように、ベース電流Ｉｒｅｆ１の大きさが調整される。
【００５６】
しかしながら、図９（Ｂ）に示すように、製造プロセスのばらつきによって温度補償電流Ｉｒｅｆ３および電圧補償電流Ｉｒｅｆ４の少なくとも一方が想定以上に増加した場合に問題が生じる。この場合、ベース電流Ｉｒｅｆ１の大きさを０にトリミングしても、読出し用参照電流Ｉｒｅｆ０を所望の大きさ（たとえば、１０μＡ）にすることができない場合がある。
【００５７】
たとえば、読出し用参照電流の所望の設定値を１０μＡとし、温度補償電流の実測値が３μＡであり、電圧補償電流の実測値が３μＡであったとする。この場合、ベース電流を４μＡに調整することによって、読出し用参照電流を所望の値にすることができる。一方、プロセスばらつきにより、温度補償電流と電圧補償電流が２倍になったとする。この場合、温度補償電流と電圧補償電流とはそれぞれ６μＡとなり所望の読出し電流量１０μＡを超えてしまう。この場合、ベース電流を０μＡまで減らしても総電流１２μＡとなるのでトリミング不可能となってしまう。
【００５８】
本実施形態の場合の参照電流生成回路５０は、このような問題に対する解決手段を提供するものである。以下、図面を参照して具体的に説明する。
【００５９】
［参照電流生成回路の概略的な構成および効果］
図１０は、第１の実施形態の半導体装置における参照電流生成回路の概略的な構成を示すブロック図である。図１０を参照して、参照電流生成回路５０は、ベース電流生成回路５５と、温度補償電流生成回路８０と、電圧補償電流生成回路９０とを含む。
【００６０】
ベース電流生成回路５５は、トリミング可能な正電流Ｉｒｅｆ１（「第１のベース電流」とも称する）を生成する正電流生成回路６０と、トリミング可能な負電流Ｉｒｅｆ２（「第２のベース電流」とも称する）を生成する負電流生成回路７０とを含む。ここで、図１０の場合、正電流とは参照電流生成回路５０の出力ノード５１から流出する方向の電流であり、負電流とは、出力ノード５１に流入する電流の方向である。すなわち、正電流Ｉｒｅｆ１と負電流Ｉｒｅｆ２とは互いに逆方向の電流である。正電流Ｉｒｅｆ１および負電流Ｉｒｅｆ２は、温度依存性および電圧依存性をほとんど持たないように生成される。
【００６１】
温度補償電流生成回路８０は、正電流Ｉｒｅｆ１と同方向の（すなわち、出力ノード５１から流出する方向の）温度補償電流Ｉｒｅｆ３を生成する。温度補償電流Ｉｒｅｆ３は、メモリセルを流れるドレイン電流とほぼ同じ温度依存性を有するが、電源電圧依存性をほとんど有さないように生成されている。したがって、温度補償電流Ｉｒｅｆ３は、正電流Ｉｒｅｆ１および負電流Ｉｒｅｆ２よりも温度依存性が大きい。
【００６２】
電圧補償電流生成回路９０は、正電流Ｉｒｅｆ１と同方向の（すなわち、出力ノード５１から流出する方向の）電圧補償電流Ｉｒｅｆ４を生成する。電圧補償電流Ｉｒｅｆ４は、メモリセルを流れるドレイン電流とほぼ同じ電源電圧依存性を有するが、温度依存性をほとんど有さないように生成されている。したがって、電圧補償電流Ｉｒｅｆ４は、正電流Ｉｒｅｆ１および負電流Ｉｒｅｆ２よりも電源電圧依存性が大きい。
【００６３】
参照電流生成回路５０は、上記の正電流Ｉｒｅｆ１、負電流Ｉｒｅｆ２、温度補償電流Ｉｒｅｆ３、および電圧補償電流Ｉｒｅｆ４を合成することによって参照電流Ｉｒｅｆ０を生成し、生成した参照電流Ｉｒｅｆ０を出力ノード５１から出力する。すなわち、参照電流Ｉｒｅｆ０は、
Ｉｒｅｆ０＝Ｉｒｅｆ１−Ｉｒｅｆ２＋Ｉｒｅｆ３＋Ｉｒｅｆ４      …(1)
によって与えられる。生成された参照電流Ｉｒｅｆ０がＮＭＯＳトランジスタ４９を流れることによって、図６で説明したように、ＮＭＯＳトランジスタ４９とともにカレントミラーを構成するＮＭＯＳトランジスタ４２に参照電流Ｉｒｅｆ０が流れる。
【００６４】
図１０において、ＮＭＯＳトランジスタ４９は、必要な電流量に応じて複数個並列に設けられる。図１０の記号＜７：０＞は、第０番目から第７番目までの８個の同サイズのＮＭＯＳトランジスタ４９が並列に接続されていることを示している。
【００６５】
第１の実施形態では図１０に示すように参照電流生成回路を電流ソースとして構成している。すなわち、正電流生成回路、温度補償電流生成回路、および電圧補償電流生成回路は、電流ソースとして構成され、負電流生成回路は電流シンクとして構成される。この図１０の例とは逆に、参照電流生成回路を電流シンクとして構成することもできる。この場合、正電流生成回路、温度補償電流生成回路、および電圧補償電流生成回路は、電流シンクとして構成され、負電流生成回路は電流ソースとして構成される。
【００６６】
次に、図１０に示す構成の参照電流生成回路の効果、特に負電流生成回路７０を設けた効果について説明する。図１１は、図１０の参照電流生成回路によって生成される参照電流のトリミングについて説明するための図である。
【００６７】
図９（Ａ）と比較して、図１１（Ａ）に示す本実施形態の場合には、正電流Ｉｒｅｆ１、温度補償電流Ｉｒｅｆ３、および電圧補償電流Ｉｒｅｆ４の和が、所望の値（たとえば、１０μＡ）を超えている場合に、負電流Ｉｒｅｆ２の大きさを調整することによって、参照電流Ｉｒｅｆ０を所望の値に調整することができる。さらに、温度補償電流Ｉｒｅｆ３および電圧補償電流Ｉｒｅｆ４の少なくとも一方が増加した結果、正電流Ｉｒｅｆ１だけでは所望の値にトリミング不可能な場合（図９（Ｂ）を参照）においても、図１１（Ｂ）に示すように負電流Ｉｒｅｆ２の絶対値を増加させることによってトリミング可能である。たとえば、読出し用参照電流Ｉｒｅｆ０の目標値を１０μＡとした場合に、温度補償電流Ｉｒｅｆ３の実測値が６μＡであり、電圧補償電流Ｉｒｅｆ４の実測値が６μＡであったとする。この場合、正電流Ｉｒｅｆ１を０μＡとし、負電流Ｉｒｅｆ２を−２μＡとすることによって、参照電流Ｉｒｅｆ０を目標値の１０μＡに調整することができる。
【００６８】
このように、図１０の参照電流生成回路５０によれば、負電流生成回路７０を設けることによって、トリミング可能な参照電流の範囲を拡張することができる。以下、図１０の各電流生成回路６０，７０，８０，９０の具体的な構成例について説明する。
【００６９】
［正電流生成回路の構成例］
図１２は、図１０の正電流生成回路６０および負電流生成回路７０の構成例を示す回路図である。図１２を参照して、正電流生成回路６０は、参照電源部５６と、ＮＭＯＳトランジスタＮＭ１と、ＰＭＯＳトランジスタＰＭ２と、正電流調整部６６とを含む。参照電源部５６は、温度および電源電圧にほとんど依存しない参照電流Ｉｃｐおよび参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生成する。正電流調整部６６は、参照電圧Ｖｒｅｆ１に基づいて、トリミングされた正電流Ｉｒｅｆ１を生成する。なお、この明細書では、便宜的に、参照電源部５６を正電流生成回路６０に含めているが、参照電源部５６は正電流生成回路６０とは独立の構成要素とすることもできる。
【００７０】
具体的に、参照電源部５６は、ＢＧＲ（Band  Gap  Reference）回路６１と、差動増幅器６２と、ＰＭＯＳトランジスタＰＭ１と、分圧回路６３と、マルチプレクサ６５Ａ，６５Ｂ，６５Ｃとを含む。以下、各構成要素について順に説明する。
【００７１】
ＢＧＲ回路６１は、電源電圧および温度にほとんど依存しない参照電圧Ｖｒｅｆ０を生成するものであり、公知の回路構成を利用することができる。生成される参照電圧Ｖｒｅｆ０の大きさは、約１．２Ｖである。ＢＧＲ回路６１から出力された参照電圧Ｖｒｅｆ０は、差動増幅器６２の反転入力端子（−端子）に入力される。
【００７２】
ＰＭＯＳトランジスタＰＭ１のソースは、電源電圧Ｖｃｃを与える電源ノード（以下、「電源ノードＶｃｃ」と簡略化して記載する）に接続される。ＰＭＯＳトランジスタＰＭ１のゲートには、差動増幅器６２の出力電圧が入力される。ＰＭＯＳトランジスタＰＭ１のドレインと接地ノードＶｓｓとの間には分圧回路６３が接続される。
【００７３】
分圧回路６３は、ＰＭＯＳトランジスタＰＭ１のドレインと接地ノードＶｓｓとの間に直列に接続された複数の抵抗素子を含む。ＰＭＯＳトランジスタＰＭ１を流れる電流Ｉｃｐを温度および電源電圧にほとんど依存しないようにするために、各抵抗素子の抵抗値は温度にほとんど依存しないものが望ましく、たとえば、ポリシリコンを用いて形成される。分圧回路６３の分圧ノード６４の電圧は、差動増幅器６２の非反転入力端子（＋端子）に入力される。
【００７４】
マルチプレクサ６５Ａ，６５Ｂ，６５Ｃは、選択信号ＳＬ１，ＳＬ２，ＳＬ３にそれぞれ従って、分圧回路６３を構成する複数の抵抗素子の接続ノードの電圧（すなわち、分圧回路６３によって生成された分圧電圧）を選択する。第１のマルチプレクサ６５Ａによって選択された分圧電圧（参照電圧Ｖｒｅｆ１）は、ＮＭＯＳトランジスタＮＭ１のゲートおよび負電流生成回路７０に供給される。第２のマルチプレクサ６５Ｂによって選択された分圧電圧（参照電圧Ｖｒｅｆ２）は、温度補償電流生成回路８０に供給される。第３のマルチプレクサ６５Ｃによって選択された分圧電圧（参照電圧Ｖｒｅｆ３）は、電圧補償電流生成回路９０に供給される。
【００７５】
選択信号ＳＬ１，ＳＬ２，ＳＬ３の値は、たとえば半導体装置の製造時に、所望の参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３の値となるように実験などによって決定される。決定した選択信号ＳＬ１，ＳＬ２，ＳＬ３の値は、たとえば、メモリモジュール６のシステム領域に格納される。半導体装置の起動時にＣＰＵによって図５の制御回路２７内のレジスタに書込まれる。選択信号ＳＬ１，ＳＬ２，ＳＬ３はこのレジスタから出力される。
【００７６】
次に、参照電源部５６の動作について説明する。差動増幅器６２は、分圧回路６３の分圧ノード６４の電圧と参照電圧Ｖｒｅｆ０との電圧差が小さくなるように、ＰＭＯＳトランジスタＰＭ１を流れる電流を調整するように働く。この結果、分圧回路６３の分圧ノード６４の電圧は、ＢＧＲ回路６１から出力され参照電圧Ｖｒｅｆ０に略等しくなる。これによって、マルチプレクサ６５Ａ，６５Ｂ，６５Ｃによってそれぞれ選択された分圧電圧（参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３）は、電源電圧および温度に依存しない一定の値になる。さらに、分圧回路６３を構成する各抵抗素子は、温度にほとんど依存しない抵抗値を有するように構成されているので、ＰＭＯＳトランジスタＰＭ１を通って分圧回路６３に流れる電流Ｉｃｐは、電源電圧および温度に依存しない一定の値になる。
【００７７】
このように、参照電源部５６は、温度および電源電圧にほとんど依存しない、参照電流Ｉｃｐおよび参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３を生成する（参照電流Ｉｃｐは、図１２の回路では用いられないが、後述する第１の実施形態の変形例、ならびに第２および第３の実施形態で用いられる）。
【００７８】
参照電源部５６の分圧回路６３で生成された分圧電圧（Ｖｒｅｆ１）は、ＮＭＯＳトランジスタＮＭ１のゲートに入力される。参照電圧Ｖｒｅｆ１は、ＮＭＯＳトランジスタＮＭ１を流れる電流Ｉｃｐ２が温度依存性をほとんど示さないように設定される。具体的な参照電圧Ｖｒｅｆ１の設定方法については、図１４を参照して後述する。さらに、参照電圧Ｖｒｅｆ１は、ＢＧＲ回路６１の出力電圧Ｖｒｅｆ０の分圧電圧であるので、温度および電源電圧にほとんど依存しない。したがって、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間電圧も温度および電源電圧によらず一定の値に保たれる。以上により、ＮＭＯＳトランジスタＮＭ１を流れる電流Ｉｃｐ２は、温度および電源電圧にほとんど依存しない一定の値になる。
【００７９】
ＰＭＯＳトランジスタＰＭ２のソースは、電源ノードＶｃｃに接続され、そのドレインは、ＮＭＯＳトランジスタＮＭ１のドレインに接続される。したがって、ＰＭＯＳトランジスタＰＭ２にも電流Ｉｃｐ２が流れる。さらに、ＰＭＯＳトランジスタＰＭ２のゲートおよびドレインが、後述するＰＭＯＳトランジスタＰＭ３のゲートと接続されることによって、ＰＭＯＳトランジスタＰＭ２，ＰＭ３はカレントミラーを構成する。
【００８０】
次に、正電流調整部６６の構成について説明する。正電流調整部６６は、複数のＰＭＯＳトランジスタＰＭ３と、これらのＰＭＯＳトランジスタＰＭ３にそれぞれ対応する複数のＰＭＯＳトランジスタＰＭ４とを含む。
【００８１】
各ＰＭＯＳトランジスタＰＭ３のソースはＰＭＯＳトランジスタＰＭ２と共通の電源ノードＶｃｃに接続される。各ＰＭＯＳトランジスタＰＭ３のゲートは、ＰＭＯＳトランジスタＰＭ２のゲートおよびドレインと接続される。これによって、各ＰＭＯＳトランジスタＰＭ３はＰＭＯＳトランジスタＰＭ２とカレントミラー回路を構成するので、ミラー比を１とすれば、各ＰＭＯＳトランジスタＰＭ３のドレインからは、参照電流Ｉｃｐ２が出力される。
【００８２】
各ＰＭＯＳトランジスタＰＭ４のソースは、対応するＰＭＯＳトランジスタＰＭ３のドレインと接続される。各ＰＭＯＳトランジスタＰＭ４のドレインは共通のノード（図１３のノード６７）に接続される。各ＰＭＯＳトランジスタＰＭ４のゲートには、ｎ＋１ビットの切替え信号ＳＷＰのうち対応するビットの信号が入力される。切替え信号ＳＷＰに従って各ＰＭＯＳトランジスタＰＭ４がオンまたはオフに切替わることによって、生成する正電流Ｉｒｅｆ１の大きさを調整することができる。具体的に、正電流Ｉｒｅｆ１の値は、参照電流Ｉｃｐ２の値に、オン状態のＰＭＯＳトランジスタＰＭ４の数を乗算した値に等しい。
【００８３】
図１３は、図１２の正電流調整部６６のより詳細な構成を示す回路図である。図１３を参照して、正電流調整部６６を構成する各ＰＭＯＳトランジスタＰＭ３，ＰＭ４は、ｎ＋１ビットの切替え信号ＳＷＰのいずれかのビットに対応する。
【００８４】
具体的に、最下位ビット（第０ビット目）に対応して１個のＰＭＯＳトランジスタＰＭ３＿０と、１個のＰＭＯＳトランジスタＰＭ４＿０とが設けられる。最上位ビット（第ｎビット目）に対応して２n個のＰＭＯＳトランジスタＰＭ３＿ｎと、２n個のＰＭＯＳトランジスタＰＭ４＿ｎとが設けられる。一般に、第ｉビット目（ｉ＝０〜ｎ）に対応して２i個のＰＭＯＳトランジスタＰＭ３＿ｉと、２i個のＰＭＯＳトランジスタＰＭ４＿ｉとが設けられる。したがって、正電流調整部６６は、合計で２n+1−１個のＰＭＯＳトランジスタＰＭ３と、２n+1−１個のＮＭＯＳトランジスタＰＭ４とを含む。図１２の記号［ｎ：０］は、上記のように、ｎ＋１ビットの切替え信号に対応する個数のＰＭＯＳトランジスタＰＭ３，ＰＭ４が設けられていることを表している。
【００８５】
切替え信号ＳＷＰの第ｉビット目（ｉ＝０〜ｎ）が“０”（この明細書では、ローレベル（Ｌレベル）に対応する）の場合、対応する２i個のＰＭＯＳトランジスタＰＭ４＿ｉが全てオンになる。したがって、対応する２i個のＰＭＯＳトランジスタＰＭ３＿ｉを流れる電流は正電流Ｉｒｅｆ１として用いられる。逆に、切替え信号ＳＷＰの第ｉビット目（ｉ＝０〜ｎ）が“１”の場合（この明細書ではハイレベル（Ｈレベル）に対応するとする）、対応する２i個のＰＭＯＳトランジスタＰＭ４＿ｉが全てオフになる。したがって、対応する２i個のＰＭＯＳトランジスタＰＭ３＿ｉは正電流Ｉｒｅｆ１の生成に用いられない。
【００８６】
このように切替え信号ＳＷＰの各ビットの値に従って、各ＰＭＯＳトランジスタＰＭ４がオンまたはオフに切り替わることによって、正電流調整部６６は、最大で（２n+1−１）×Ｉｃｐ２までの正電流Ｉｒｅｆ１をＩｃｐ２刻みで生成することができる。
【００８７】
切替え信号ＳＷＰの値は、たとえば、半導体装置の製造時に最適な正電流Ｉｒｅｆ１の大きさとなるように実験などによって決定される。決定した切替え信号ＳＷＰの値は、たとえば、メモリモジュール６のシステム領域に格納される。半導体装置の起動時にＣＰＵによって図５の制御回路２７内のレジスタに書込まれる。切替え信号ＳＷＰはこのレジスタから出力される。
【００８８】
［正電流生成回路の変形例］
図１２を参照して、正電流生成回路６０の変形例について説明する。正電流生成回路６０において、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ２を設けずに、差動増幅器６２の出力を直接各ＰＭＯＳトランジスタＰＭ３のゲートに接続することができる。この場合、各ＰＭＯＳトランジスタＰＭ３のソースはＰＭＯＳトランジスタＰＭ１と共通の電源ノードＶｃｃに接続され、各ＰＭＯＳトランジスタＰＭ３のゲートには、差動増幅器６２の出力電圧が与えられるので、各ＰＭＯＳトランジスタＰＭ３のドレインからは、ＰＭＯＳトランジスタＰＭ１と同じく参照電流Ｉｃｐが出力される。したがって、正電流Ｉｒｅｆ１の値は、参照電流Ｉｃｐの値に、オン状態のＰＭＯＳトランジスタＰＭ４の数を乗算した値に等しい。すなわち、正電流調整部６６は、切替え信号ＳＷＰの各ビットの値に従って、各ＰＭＯＳトランジスタＰＭ４がオンまたはオフに切り替わることによって、最大で（２n+1−１）×Ｉｃｐまでの正電流Ｉｒｅｆ１をＩｃｐ刻みで生成することができる。
【００８９】
［負電流生成回路の構成例］
図１２を参照して、負電流生成回路７０は、参照電圧Ｖｒｅｆ１に基づいてトリミングされた負電流Ｉｒｅｆ２を生成する負電流調整部７１と、ＮＭＯＳトランジスタＮＭ４と、ＮＯＲゲート７２とを含む。
【００９０】
負電流調整部７１は、上述した正電流調整部６６と同様の構成である。ただし、負電流調整部７１では、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタが用いられる。具体的に、負電流調整部７１は、２m+1−１個のＮＭＯＳトランジスタＮＭ２と、これらのＮＭＯＳトランジスタにそれぞれ対応する２m+1−１個のＮＭＯＳトランジスタＮＭ３とを含む。
【００９１】
各ＮＭＯＳトランジスタＮＭ２のソースは接地ノードＶｓｓに接続される。各ＮＭＯＳトランジスタＮＭ２のゲートには、分圧回路６３で生成された分圧電圧（参照電圧Ｖｒｅｆ１）が与えられる。参照電圧Ｖｒｅｆ１は、ＮＭＯＳトランジスタＮＭ２を流れる電流Ｉｃｎが温度依存性をほとんど示さないように設定される。具体的な参照電圧Ｖｒｅｆ１の設定方法については、図１４を参照して後述する。さらに、参照電圧Ｖｒｅｆ１は、ＢＧＲ回路６１の出力電圧Ｖｒｅｆ０の分圧電圧であるので、温度および電源電圧にほとんど依存しない。したがって、ＮＭＯＳトランジスタＮＭ２のゲート・ソース間電圧は温度および電源電圧によらず一定の値に保たれる。以上により、ＮＭＯＳトランジスタＮＭ２を流れる電流Ｉｃｎは、温度および電源電圧にほとんど依存しない一定の値になる。
【００９２】
各ＮＭＯＳトランジスタＮＭ３のソースは、対応するＮＭＯＳトランジスタＮＭ２のドレインと接続される。各ＮＭＯＳトランジスタＮＭ３のドレインは共通のノード（出力ノード５１）に接続される。各ＮＭＯＳトランジスタＮＭ３のゲートには、ｍ＋１ビットの切替え信号ＳＷＮ１のうち対応するビットの信号が入力される。切替え信号ＳＷＮ１に従って各ＮＭＯＳトランジスタＮＭ３がオンまたはオフに切替わることによって、生成する負電流Ｉｒｅｆ２の大きさを調整することができる。具体的に、負電流Ｉｒｅｆ２の値は、１個のＮＭＯＳトランジスタＮＭ２を流れるＩｃｎの値に、オン状態のＮＭＯＳトランジスタＮＭ３の数を乗算した値に等しい。すなわち、負電流調整部７１は、最大で（２ｍ+1−１）×Ｉｃｎまでの負電流Ｉｒｅｆ２をＩｃｎ刻みで生成することができる。
【００９３】
ＮＭＯＳトランジスタＮＭ４は、各ＮＭＯＳトランジスタＮＭ２に対して共通に設けられ、ＮＭＯＳトランジスタＮＭ２のゲートと接地ノードＶｓｓとの間に接続される。ＮＯＲゲート７２は、切替え信号ＳＷＮ１の全ビットの値のＮＯＲ演算結果をＮＭＯＳトランジスタＮＭ４のゲートに出力する。したがって、切替え信号ＳＷＮ１の全ビットが“０”のとき、すなわち、負電流Ｉｒｅｆ２が０に設定された場合に、ＮＭＯＳトランジスタＮＭ４はオン状態になる。この結果、各ＮＭＯＳトランジスタＮＭ２のゲート電圧が接地電圧Ｖｓｓに固定されるため、ＭＯＳトランジスタＮＭ２には電流が流れない。
【００９４】
図１４は、ＭＯＳトランジスタの電流電圧特性の温度依存性を示す図である。図１４において横軸はゲート・ソース間電圧Ｖｇｓを示し、縦軸はドレイン電流Ｉｄを示す。図１４の右側（ゲート・ソース間電圧Ｖｇｓが正の領域）はＮＭＯＳトランジスタの特性を示し、図１４の左側（ゲート・ソース間電圧Ｖｇｓが負の領域）はＰＭＯＳトランジスタの特性を示す。温度Ｔ１は温度Ｔ２よりも高温である。
【００９５】
図１４に示すように、ゲート・ソース間電圧Ｖｇｓの絶対値がある閾値よりも小さい場合に、ドレイン電流Ｉｄは温度に対して正の依存性を示し、逆に、ゲート・ソース間電圧Ｖｇｓが閾値よりも大きい場合に、ドレイン電流Ｉｄは温度に対して負の依存性を示す。上記の閾値の場合、すなわち、ドレイン電流の温度係数が零となる点を、零温度係数点（Zero  Temperature  Coefficient  Point）と呼ぶ。図１２の参照電圧Ｖｒｅｆ１は、ＮＭＯＳトランジスタＮＭ１，ＮＭ２の零温度係数点でのゲート・ソース間電圧Ｖｇｓに等しくなるように設定される。これによって、図１２のＮＭＯＳトランジスタＮＭ１および各ＮＭＯＳトランジスタＮＭ２を流れる電流Ｉｃｎの温度依存性をほとんどなくすことができる。
【００９６】
［温度補正電流生成回路の構成例］
図１５は、温度補償電流生成回路の構成例を示す回路図である。図１５を参照して、温度補償電流生成回路８０は、定電流源としてのＮＭＯＳトランジスタＮＭ５と、カレントミラー回路を構成するＰＭＯＳトランジスタＰＭ５，ＰＭ６とを含む。
【００９７】
ＮＭＯＳトランジスタＮＭ５のソースは接地ノードＶｓｓに接続される。ＮＭＯＳトランジスタＮＭ５のゲートには、図１２の分圧回路６３で生成された分圧電圧（参照電圧Ｖｒｅｆ２）が入力される。参照電圧Ｖｒｅｆ２は、ＮＭＯＳトランジスタＮＭ５を流れる電流がデータ読出し時にメモリセルを流れる読出し電流と同じ温度依存性を有するように設定される。具体的には、図１３に示すように参照電圧Ｖｒｅｆ２は、ドレイン電流Ｉｄが正の温度依存性を有する領域でのゲート・ソース間電圧Ｖｇｓに設定される。一方、参照電圧Ｖｒｅｆ３は電源電圧によらずに一定の値を示すので、ＮＭＯＳトランジスタＮＭ５のゲート・ソース間電圧は電源電圧に依存しない。したがって、ＮＭＯＳトランジスタＮＭ５を流れる電流は電源電圧にはほとんど依存しない。
【００９８】
ＰＭＯＳトランジスタＰＭ５のソースは電源ノードＶｃｃに接続され、ＰＭＯＳトランジスタのドレインはＮＭＯＳトランジスタＮＭ５のドレインに接続される。ＰＭＯＳトラジスタＰＭ６のソースは電源ノードＶｃｃに接続され、ＰＭＯＳトランジスタＰＭ６のゲートは、ＰＭＯＳトランジスタＰＭ５のゲートおよびドレインに接続される。ＰＭＯＳトランジスタＰＭ５，ＰＭ６は生成すべき温度補償電流Ｉｒｅｆ３の電流量に応じて複数個（図１５の場合、個数：ｎ１）並列に設けられる。
【００９９】
以上によって、ＰＭＯＳトランジスタＰＭ５，ＰＭ６はカレントミラーを構成し、ＮＭＯＳトランジスタＮＭ５を流れる電流がミラー比に応じてコピーされ、温度補償電流Ｉｒｅｆ３としてＰＭＯＳトランジスタＰＭ６のドレインから出力される。
【０１００】
［電圧補償電流生成回路の構成例］
図１６は、電圧補償電流生成回路の構成例を示す回路図である。図１６を参照して、電圧補償電流生成回路９０は、ソースに電源電圧Ｖｄｄ２（電源電圧Ｖｃｃとは異なる）を受け、ゲートに参照電圧Ｖｒｅｆ３を受けるＰＭＯＳトランジスタＰＭ７を含む。ＰＭＯＳトランジスタＰＭ７は生成する電圧補償電流Ｉｒｅｆ４の大きさに応じて複数個（図１６の場合、個数：ｎ２）並列に設けられる。複数のＰＭＯＳトランジスタＰＭ７のドレイン側の共通のノードから電圧補償電流Ｉｒｅｆ４が出力される。
【０１０１】
上記の電源電圧Ｖｄｄ２は、図６に示すようにデータ読出し時に、ワード線ドライバ３１からワード線ＷＬを介して読出し対象のメモリセルＭＣのコントロールゲートに供給される電圧である。したがって、ＰＭＯＳトランジスタＰＭ７を流れるドレイン電流（すなわち、電圧補償電流Ｉｒｅｆ４）は、データ読出し時にメモリセルＭＣを流れる読出し電流と同じ電源電圧依存性を有する。
【０１０２】
一方、上記の参照電圧Ｖｒｅｆ３は、ＰＭＯＳトランジスタＰＭ７を流れるドレイン電流が温度依存性を有さないように、すなわち、ＰＭＯＳトランジスタＰＭ７のゲート・ソース間電圧がＰＭＯＳトランジスタＰＭ７の零温度係数点となるように設定される。具体的には、図１３に示すように、参照電圧Ｖｒｅｆ３から電源電圧Ｖｄｄ２を減じた値が、ＰＭＯＳトランジスタＰＭ７の零温度係数点でのゲート・ソース間電圧に等しくなるように設定される。
【０１０３】
［電圧補償電流生成回路の変形例］
図１７は、電圧補償電流生成回路の変形例を示す回路図である。図１７を参照して、電圧補償電流生成回路９０Ａは、定電流源としてのＮＭＯＳトランジスタＮＭ８と、カレントミラー回路を構成するＰＭＯＳトランジスタＰＭ８，ＰＭ９と、定電流源としてのＮＭＯＳトランジスタＮＭ９とを含む。ＰＭＯＳトランジスタＰＭ８およびＮＭＯＳトランジスタＮＭ８は、電源ノードＶｃｃと接地ノードＶｓｓとの間にこの並び順で直列に接続される。ＰＭＯＳトランジスタＰＭ９およびＮＭＯＳトランジスタＮＭ９は、電源ノードＶｃｃと接地ノードＶｓｓとの間にこの並び順で直列に接続される。ＰＭＯＳトランジスタＰＭ９およびＮＭＯＳトランジスタＮＭ９の接続ノード９１は、参照電流生成回路５０の出力ノード５１と接続される。
【０１０４】
ＮＭＯＳトランジスタＮＭ８のゲートには、電源電圧Ｖｄｄ２が印加される。電源電圧Ｖｄｄ２は、データ読出し時に、ワード線ドライバ３１からワード線ＷＬを介して読出し対象のメモリセルＭＣのコントロールゲートに供給される電圧である（図２に示すように、たとえば、１．５Ｖ）。したがって、ＮＭＯＳトランジスタＮＭ８を流れるドレイン電流Ｉ８は、データ読出し時にメモリセルＭＣを流れる読出し電流と同じ電源電圧依存性を有する。ただし、このドレイン電流Ｉ８は、温度依存性も有する。生成されたドレイン電流Ｉ８は、ＰＭＯＳトランジスタＰＭ９のドレイン電流としてコピーされる。
【０１０５】
ＮＭＯＳトランジスタＮＭ９は、上記のドレイン電流Ｉ８の温度依存性を打ち消すために設けられている。具体的に、ＮＭＯＳトランジスタＮＭ９のゲートには、図１２に示す分圧回路６３によって生成された分圧電圧（参照電圧Ｖｒｅｆ４）が与えられる（ただし、図１２には参照電圧Ｖｒｅｆ４を取り出すマルチプレクサは図示していない）。この参照電圧Ｖｒｅｆ４は、電源電圧Ｖｄｄ２の設計値（たとえば、１．５Ｖ）に等しくなるように設定されている。参照電圧Ｖｒｅｆ４は電源電圧に依存しないため、ＮＭＯＳトランジスタＮＭ９を流れるドレイン電流Ｉ９も、電源電圧に依存しない。一方、ドレイン電流Ｉ９は、ＮＭＯＳトランジスタＮＭ８を流れるドレイン電流Ｉ８とほぼ同じ温度依存性を有する。
【０１０６】
最終的に、接続ノード９１から出力される電圧補償電流Ｉｒｅｆ４は、ドレイン電流Ｉ８からドレイン電流Ｉ９を差し引いた値に等しい。この結果、電圧補償電流Ｉｒｅｆ４は、読出し対象のメモリセルを流れる読出し電流とほぼ同じ電源電圧依存性を有するが、温度依存性はほとんど有さないものとなる。
【０１０７】
［第１の実施形態の効果］
以下、第１の実施形態の効果について説明する。図１８は、第１の実施形態の場合において、参照電流とトリミングコードとの関係を模式的に示す図である。トリミングコードとは、図１２の切替え信号ＳＷＰの値を意味している。
【０１０８】
図１８を参照して、実線のグラフは、負電流が無い場合の参照電流とトリミングコードとの関係を示す。トリミングコードに応じて参照電流の大きさを変化させることができるが、実際の参照電流の大きさは製造プロセスのばらつきの影響を受けて最大値ＩＵ１から最小値ＩＬ１まで変化する。参照電流の大きさが最大値ＩＵ１となった場合には、トリミングコードを変化させても、参照電流の大きさをトリミング目標値Ｉｔｒに調整することができない。
【０１０９】
一方、破線のグラフは、負電流がある場合の参照電流とトリミングコードとの関係を示す。この場合も、実際の参照電流の大きさは製造プロセスのばらつきの影響を受けて最大値ＩＵ２から最小値ＩＬ２まで変化する。負電流を利用することによって、参照電流の大きさが最大値ＩＵ２となった場合でも、トリミングコードを変化させることによって、参照電流の大きさをトリミング目標値Ｉｔｒに調整することができる。
【０１１０】
このように、第１の実施形態による半導体装置の参照電流生成回路によれば、トリミング可能な参照電流の範囲を拡大することができる。
【０１１１】
＜第２の実施形態＞
第１の実施形態では、定電流源としてのＮＭＯＳトランジスタを用いて参照電圧Ｖｒｅｆ１に基づいて負電流Ｉｒｅｆ２を生成していたが、第２の実施形態では、定電流源としてのＰＭＯＳトランジスタを用いて参照電流Ｉｃｐに基づいて負電流Ｉｒｅｆ２を生成する。以下、図面を参照して正電流生成回路および負電流生成回路について具体的に説明する。温度補償電流生成回路および電圧補償電流生成回路については、第１の実施形態の場合と同じであるので説明を繰り返さない。
【０１１２】
［正電流生成回路、負電流生成回路の構成］
図１９は、第２の実施の形態による半導体装置において、正電流生成回路と負電流生成回路の構成を示す回路図である。正電流生成回路６０は、図１２で説明した正電流生成回路６０と同様の構成であり、参照電源部５６と正電流調整部６６とを含む。ただし、図１２のマルチプレクサ６５Ａ、ＰＭＯＳトランジスタＰＭ２、およびＮＭＯＳトランジスタＮＭ１は、設けられていない。
【０１１３】
負電流生成回路７０Ａは、負電流調整部７６と、カレントミラー回路７７と、ＡＮＤゲート７９とを含む。負電流調整部７６は、正電流調整部６６と類似の構成であり、参照電流Ｉｃｐに基づいてトリミングされた負電流Ｉｒｅｆ２を生成する。ただし、負電流Ｉｒｅｆ２の方向を正電流Ｉｒｅｆ１の方向と逆方向にするために、生成された負電流Ｉｒｅｆ２は、ＮＭＯＳトランジスタＮＭ６，ＮＭ７によって構成されたカレントミラー回路７７によってコピーされる。
【０１１４】
具体的に、負電流調整部７６は、２m+1−１個のＰＭＯＳトランジスタＰＭ１０と、これらのＰＭＯＳトランジスタにそれぞれ対応する２m+1−１個のＰＭＯＳトランジスタＰＭ１１とを含む。各ＰＭＯＳトランジスタＰＭ１０のソースは電源ノードＶｃｃに接続される。各ＰＭＯＳトランジスタＰＭ１０のゲートには、差動増幅器６２の出力電圧が印加される。したがって、各ＰＭＯＳトランジスタＰＭ１０には、電源電圧および温度によらない一定のドレイン電流Ｉｃｐが流れる。
【０１１５】
各ＰＭＯＳトランジスタＰＭ１１のソースは、対応するＰＭＯＳトランジスタＰＭ１０のドレインと接続される。各ＰＭＯＳトランジスタＰＭ１１のドレインは共通のノードに接続される。各ＰＭＯＳトランジスタＰＭ１１のゲートには、ｍ＋１ビットの切替え信号ＳＷＮ２のうち対応するビットの信号が入力される。切替え信号ＳＷＮ２に従って各ＰＭＯＳトランジスタＰＭ１１がオンまたはオフに切替わることによって、生成する負電流Ｉｒｅｆ２の大きさを調整することができる。具体的に、負電流Ｉｒｅｆ２の値は、１個のＰＭＯＳトランジスタＰＭ１０を流れるＩｃｐの値に、オン状態のＰＭＯＳトランジスタＰＭ１１の数を乗算した値に等しい。すなわち、負電流調整部７６は、最大で（２ｍ+1−１）×Ｉｃｐまでの負電流Ｉｒｅｆ２をＩｃｐ刻みで生成することができる。
【０１１６】
カレントミラー回路７７は、ＮＭＯＳトランジスタＮＭ６，ＮＭ７，ＮＭ８を含む。ＮＭＯＳトランジスタＮＭ６のドレインは負電流調整部７６を構成する各ＰＭＯＳトランジスタＰＭ１１のドレインと接続される。ＮＭＯＳトランジスタＮＭ６のソースは接地ノードＶｓｓに接続される。ＮＭＯＳトランジスタＮＭ７のドレインは参照電流生成回路５０の出力ノード５１と接続され、ＮＭＯＳトランジスタＮＭ７のソースは接地ノードＶｓｓに接続される。ＮＭＯＳトランジスタＮＭ７のゲートは、ＮＭＯＳトランジスタＮＭ６のゲートおよびドレインと接続される。
【０１１７】
以上の構成によって、ＮＭＯＳトランジスタＮＭ６，ＮＭ７はカレントミラーを構成し、コピーされた負電流Ｉｒｅｆ２がＮＭＯＳトランジスタＮＭ７を流れる。この負電流Ｉｒｅｆ２は、出力ノード５１から参照電流生成回路５０の内部に流入する方向であるので、出力ノード５１から参照電流生成回路５０の外部に流出する方向である正電流Ｉｒｅｆ１とは逆方向になる。
【０１１８】
ＮＭＯＳトランジスタＮＭ８のドレインはＮＭＯＳトランジスタＮＭ６，ＮＭ７のゲートに接続され、ＮＭＯＳトランジスタＮＭ８のソースは接地ノードＶｓｓに接続される。
ＡＮＤゲート７９は、切替え信号ＳＷＮ２の全ビットの値のＡＮＤ演算結果をＮＭＯＳトランジスタＮＭ８のゲートに出力する。したがって、切替え信号ＳＷＮ２の全ビットが“１”のとき、すなわち、負電流Ｉｒｅｆ２を０に設定する場合には、ＮＭＯＳトランジスタＮＭ８はオン状態になる。この結果、各ＮＭＯＳトランジスタＮＭ６およびＮＭ７のゲート電圧が接地電圧Ｖｓｓに固定されるため、カレントミラー回路７７に電流が流れないようになる。
【０１１９】
［第２の実施形態の効果］
上記の第２の実施形態によっても第１の実施形態とほぼ同じ効果を奏する。すなわち、負電流Ｉｒｅｆ２を参照電流Ｉｒｅｆ０に含ませることによって、トリミング可能な参照電流Ｉｒｅｆ０の範囲を拡大することができる。
【０１２０】
＜第３の実施形態＞
第３の実施形態の場合、負電流生成回路７０Ｂには、第１および第２の実施形態で説明したような負電流調整部７１，７６は設けられない。これに代えて、負電流生成回路７０Ｂは、正電流生成回路６０で生成された正電流Ｉｒｅｆ１の経路を変更することによって、負電流Ｉｒｅｆ２を生成する。以下、図面を参照して正電流生成回路および負電流生成回路について具体的に説明する。温度補償電流生成回路および電圧補償電流生成回路については、第１の実施形態の場合と同じであるので説明を繰り返さない。
【０１２１】
［正電流生成回路、負電流生成回路の構成］
図２０は、第３の実施の形態による半導体装置において、正電流生成回路と負電流生成回路の構成を示す回路図である。図２０を参照して、正電流生成回路６０は、参照電源部５６と正電流調整部６６とを含み、図１２および図１９で説明した正電流生成回路６０と同様の構成であるので説明を繰り返さない。負電流生成回路７０Ｂは、スイッチ回路７８と、カレントミラー回路７７とを含む。
【０１２２】
具体的に、スイッチ回路７８は、ＰＭＯＳトランジスタＰＭ１２，ＰＭ１３とインバータ７３とを含む。ＰＭＯＳトランジスタＰＭ１２，ＰＭ１３のソースは、正電流調整部６６の各ＰＭＯＳトランジスタＰＭ４のドレインが共通に接続されたノード７４と接続される。ＰＭＯＳトランジスタＰＭ１２のゲートには切替え信号ＳＷＮ３が入力される。ＰＭＯＳトランジスタＰＭ１３のゲートには、切替え信号ＳＷＮ３の論理レベルをインバータ７３によって反転した信号が入力される。
【０１２３】
以上のスイッチ回路の構成によって、切替え信号ＳＷＮ３がＨレベル（図２０では“１”とする）の場合には、ＰＭＯＳトランジスタＰＭ１３がオン状態となり、ＰＭＯＳトランジスタＰＭ１２がオフ状態となる。この結果、ＰＭＯＳトランジスタＰＭ１３に正電流Ｉｒｅｆ１が流れる。一方、切替え信号ＳＷＮ３がＬレベル（“０”）の場合には、ＰＭＯＳトランジスタＰＭ１３がオフ状態となり、ＰＭＯＳトランジスタＰＭ１２がオン状態となる。この結果、ＰＭＯＳトランジスタＰＭ１２に正電流Ｉｒｅｆ１が流れる。
【０１２４】
カレントミラー回路７７の構成は、図１９で説明したものと同じである。ただし、図２０の場合、ＮＭＯＳトランジスタＮＭ６のドレインはＰＭＯＳトランジスタＰＭ１２のドレインと接続され、ＮＭＯＳトランジスタＮＭ７のドレインはＰＭＯＳトランジスタＰＭ１３のドレインと接続される。ＰＭＯＳトランジスタＰＭ１３およびＮＭＯＳトランジスタＮＭ７の接続ノード７５は、参照電流生成回路５０の出力ノード５１と接続される。ＮＭＯＳトランジスタＮＭ８のゲートには、切替え信号ＳＷＮ３が入力される。したがって、切替え信号ＳＷＮ３が“１”（Ｈレベル）の場合に、カレントミラーを構成するＮＭＯＳトランジスタＮＭ６，ＮＭ７はオフとなる。
【０１２５】
上記の負電流生成回路７０Ｂの構成によれば、切替え信号ＳＷＮ３が“１”（Ｈレベル）の場合に、正電流調整部６６で生成された正電流Ｉｒｅｆ１は、ＰＭＯＳトランジスタＰＭ１３を通過して出力ノード５１から参照電流生成回路５０の外部に出力される。この場合、カレントミラー回路７７には電流が流れない。一方、切替え信号ＳＷＮ３が“０”（Ｌレベル）の場合には、正電流調整部６６で生成された正電流Ｉｒｅｆ１は、ＰＭＯＳトランジスタＰＭ１２を通過することによって、カレントミラー回路７７に導かれる。そして、正電流Ｉｒｅｆ１は、カレントミラー回路７７によってコピーされることによって負電流Ｉｒｅｆ２としてＮＭＯＳトランジスタＮＭ７を流れる。この負電流Ｉｒｅｆ２は、出力ノード５１から参照電流生成回路５０の内部に流入する方向の電流であるので、正電流Ｉｒｅｆ１とは逆方向の電流である。
【０１２６】
このように、第３の実施形態の場合には、切替え信号ＳＷＮ３に従って、正電流Ｉｒｅｆ１が生成される場合と、負電流Ｉｒｅｆ２が生成される場合とに完全に切替えられる。
【０１２７】
［第３の実施形態の効果］
以下、第３の実施形態の効果について説明する。図２１は、第３の実施形態の場合において、参照電流とトリミングコードとの関係を模式的に示す図である。トリミングコードとは、図２０の切替え信号ＳＷＰの値を意味している。
【０１２８】
図２１を参照して、実線のグラフは、正電流のみが用いられる場合の参照電流とトリミングコードとの関係を示す。トリミングコードに応じて参照電流の大きさを変化させることができるが、実際の参照電流の大きさは製造プロセスのばらつきの影響を受けて最大値ＩＵ１から最小値ＩＬ１まで変化する。図２１の例では、参照電流の大きさが最大値ＩＵ１となった場合に、トリミングコードを変化させても、参照電流の大きさをトリミング目標値Ｉｔｒに調整することができない。
【０１２９】
一方、破線のグラフは、ベース電流を正電流から負電流に切替えた場合における参照電流とトリミングコードとの関係を示す。この場合も、実際の参照電流の大きさは製造プロセスのばらつきの影響を受けて最大値ＩＵ２から最小値ＩＬ２まで変化する。特に特徴的な点は、図２１に示すようにトリミングコードと参照電流との関係が負電流に切替える前と比べて対称的な関係になっている点である。このため、トリミング可能な範囲を第１および第２の実施形態の場合に比べてさらに拡大することができる。
【０１３０】
さらに、第３の実施形態の場合には、負電流生成回路７０Ｂに、第１および第２の実施形態では設けられていた負電流調整部７１，７６が設けられていない。このため、第３の実施形態の場合には、第１および第２の実施形態の場合に比べて、参照電流生成回路の面積を小さくすることができる。
【０１３１】
＜変形例＞
上記の第１〜第３の実施形態では、ＭＯＳトランジスタを用いた回路例について説明したが、トランジスタの種類はこれに限定されない。たとえば、バイポーラトランジスタであってもよいし、他の種類のＦＥＴ（Field  Effect  Transistor）であってもよい。この明細書では、ＮＰＮ型のバイポーラ素子およびＮチャネルのＦＥＴの場合をＮ型トランジスタと総称し、ＰＮＰ型のバイポーラ素子およびＰチャネルＦＥＴの場合をＰ型トランジスタと総称する。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１３３】
１  マイクロコンピュータ、６  フラッシュメモリモジュール、７  フラッシュシーケンサ、１６  フラッシュメモリ、２０  メモリアレイ、２７  制御回路、３１  ワード線ドライバ、３２  メモリゲート線ドライバ、３３  ソース線ドライバ、４０  センスアンプ、５０  参照電流生成回路、５１  出力ノード、５５  ベース電流生成回路、５６  参照電源部、６０  正電流生成回路、６１  ＢＧＲ回路、６２  差動増幅器、６３  分圧回路、６６  正電流調整部、７０，７０Ａ，７０Ｂ  負電流生成回路、７１，７６  負電流調整部、７７  カレントミラー回路、７８  スイッチ回路、８０  温度補償電流生成回路、９０，９０Ａ  電圧補償電流生成回路、Ｉｒｅｆ０  読出し用参照電流、Ｉｒｅｆ１  正電流（第１のベース電流）、Ｉｒｅｆ２  負電流（第２のベース電流）、Ｉｒｅｆ３  温度補償電流、Ｉｒｅｆ４  電圧補償電流、ＭＣ  メモリセル、ＳＷＮ１，ＳＷＮ２，ＳＷＮ３，ＳＷＰ  切替え信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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