(57)【特許請求の範囲】
【請求項１】
カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、
第Ｎ段ＧＯＡユニットは、プルアップ制御部と、プルアップ部と、第１プルダウン部と、プルダウンホールディング回路部と、トランスファー部と、を含み、
該プルアップ制御部は、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１ＧＯＡユニットの出力端に電気的に接続するソース電極と、第１ノードに電気的に接続するドレイン電極と、を含む第１トランジスタを具え、
該プルアップ部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極と、を含む第２トランジスタを具え、
該プルダウンホールディング回路部は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位と、に電気的に接続し、
該プルダウンホールディング回路部は、高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、を含み、
該第３トランジスタは、ゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続し、
該第４トランジスタは、ゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、
該第５トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのゲート電極に電気的に接続し、
該第７トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのソース電極に電気的に接続し、
該第８トランジスタは、ゲート電極が該第６トランジスタのドレイン電極に電気的に接続し、ソース電極が該第７トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、
該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第７トランジスタのドレイン電極に電気的に接続し、
該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続し、
該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極は出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタと、該第７トランジスタが順方向に高電位を提供して該第１２トランジスタと該第１３トランジスタの開放の制御に用いられ、
該第８トランジスタが作動時間において第２ノードをプルダウンするために用いられ、
直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させ、
該第１プルダウン部は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンし、
該第１プルダウン部は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極と、を含む第１４トランジスタを具え、
該トランスファー部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、駆動出力端に電気的に接続するドレイン電極と、を含む第１５トランジスタを具え、
該第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位である
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項２】
請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記プルダウンホールディング回路部が、第９トランジスタは、第６トランジスタのドレイン電極に電気的に接続するゲート電極と、第１０トランジスタのゲート電極に電気的に接続するソース電極と、第３直流定電圧低電位に電気的に接続するドレイン電極とを含む第９トランジスタと、ゲート電極とソース電極とのいずれもが直流定電圧高電位に電気的に接続し、ドレイン電極が第１０トランジスタのゲート電極に電気的に接続する第１１トランジスタと、含み、かつ第１０トランジスタのゲート電極と第２ノードとが切れて離れている
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項３】
請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記第４トランジスタと、該第７トランジスタと、該第８トランジスタとが直列で接続する
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項４】
請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記ＧＯＡユニットがさらにブースト部を含み、該ブースト部が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いる
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項５】
請求項４に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記ブースト部が、一端が該第１ノードに電気的に接続し、他端が該出力端に電気的に接続する第１コンデンサを含む
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項６】
請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタが第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンする
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項７】
請求項４に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記第１ノードの出力する信号の波形が、該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比の変化に基づいて変化する
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項８】
請求項７に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記第１ノードの出力する信号の波形が凸字形状を呈する
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項９】
請求項１に記載の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路において、
前記ＧＯＡユニットの第１段の接続関係において、該第１トランジスタのゲート電極とソース電極とが、いずれも回路の起動信号端に電気的に接続する
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【請求項１０】
カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、
第Ｎ段ＧＯＡユニットは、プルアップ制御部と、プルアップ部と、第１プルダウン部と、プルダウンホールディング回路部と、トランスファー部と、を含み、
該プルアップ制御部は、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１ＧＯＡユニットの出力端に電気的に接続するソース電極と、第１ノードに電気的に接続するドレイン電極と、を含む第１トランジスタを具え、
該プルアップ部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極とを含む第２トランジスタを具え、
該プルダウンホールディング回路部は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位と、に電気的に接続し、
該プルダウンホールディング回路部は高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタと、を含み、
該第３トランジスタはゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続し、
該第４トランジスタはゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続し、
該第５トランジスタは、ゲート電極が第１ノードに電気的に接続しソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し、
該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が、第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのゲート電極に電気的に接続し、
該第７トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのソース電極に電気的に接続し、
該第８トランジスタは、ゲート電極が該第６トランジスタのドレイン電極に電気的に接続し、ソース電極が該第７トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続し、
該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第７トランジスタのドレイン電極に電気的に接続し、
該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続し、
該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極は出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続し。
該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタと、該第７トランジスタが順方向に電位を提供して該第１２トランジスタと該第１３トランジスタの開放の制御に用いられ、
該第８トランジスタが作動時間において第２ノードをプルダウンするために用いられ、
直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させ、
該第１プルダウン部は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンし、
該第１プルダウン部は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極とを含む第１４トランジスタを具え、
該トランスファー部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、駆動出力端に電気的に接続するドレイン電極とを含む第１５トランジスタを具え、
第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位であって、
該ＧＯＡユニットがさらにブースト部を含み、該ブースト部が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いられ、
該ブースト部が、一端が該第１ノードに電気的に接続し、他端が該出力端に電気的に接続する第１コンデンサを含み、
第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタが第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンし、
該第１ノードの出力する信号の波形が凸字形状を呈する
ことを特徴とする低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表示技術に関し、特に低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路に関する。
【背景技術】
【０００２】
ＧＯＡ（Ｇａｔｅ  Ｄｒｉｖｅ  Ａｒｒａｙ）は、薄膜トランジスタ（Ｔｈｉｎ  ｆｉｌｍ  ｔａｎｓｉｓｔｏｒ、ＴＦＴ）液晶ディスプレーのアレイ（Ａｒｒａｙ）製造工程を利用してゲート電極ドライバーを薄膜トランジスタのアレイ基板上に作成し、プログレッシブスキャンを達成する技術である。
【０００３】
ＧＯＡ回路は、主にプルアップ回路（Ｐｕｌｌ−ｕｐ  ｐａｒｔ）と、プルアップコントロール回路（Ｐｕｌｌ−ｕｐ  ｃｏｎｔｒｏｌ  ｐａｒｔ）と、トランスファー回路（Ｔｒａｎｓｆｅｒ  Ｐａｒｔ）と、プルダウン回路（Ｐｕｌｌ−ｄｏｗｎ  ｐａｒｔ）と、プルダウンホールディング回路（Ｐｕｌｌ−ｄｏｗｎ  Ｈｏｌｄｉｎｇ  ｐａｒｔ）と、及び電位を上げるためのブースト回路（Ｂｏｏｓｔ  ｐａｒｔ）とによって構成される。
【０００４】
プルアップ回路は入力するクロック信号を（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力して液晶ディスプレーの駆動信号とする。プルアップ制御回路はプルアップ回路の開放を制御するものであって、一般には前段のＧＯＡ回路の転送する信号の作用によるものである。プルダウン回路は走査信号を出力した後、走査信号（即ち、薄膜トランジスタのゲート電極の電位）を急速にプルダウンして低電位とする。プルダウンホールディング回路は、走査信号とプルアップ信号とのオフ状態を保持する（即ち設定された負電位）ものであって、ブースト回路はＱ点の二次ブーストを行い、プルアップ回路の正常な出力を確保する。
レイアウトする場合、プリント基板のパッケージ完成品上のそれぞれのディスクリート部品は回路図上の素子一つ一つと対応している。係るディスクリート部品は技術用語でＤＥＣＡＬと称する。したがって、ＰＣＢ基板をレイアウトする前に、予めＤＥＣＡＬを確立して、正常に導入、使用されるようにしなければならない。
【０００５】
低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ、ＬＴＰＳ）半導体薄膜トランジスタの発展にともない、ＬＴＰＳ−ＴＦＴ液晶表示装置もますます注目を浴びるようになってきた。ＬＴＰＳ−ＴＦＴ液晶表示装置は高い解像度を具え、反応速度が速く、高開口率を有するなどの長所を具える。低温ポリシリコンはアモルファスシリコン（ａ−Ｓｉ）に比して比較的配列に順序がある。低温ポリシリコン半導体自身は極めて高い電子移動度を有し、アモルファスシリコン半導体に比して１００倍以上になる。よって、ＧＯＡ技術に採用することで、ゲート電極ドライバーを薄膜トランジスタアレイ基板に形成する上で、システム整合の目標を達成することができ、スペースの節約、駆動ＩＣのコスト節減を得ることができる。然しながら、従来の技術の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路に対する開発は比較的少なく、特に低温ポリシリコン半導体薄膜トランジスタ自体がもたらす多くの問題については、これらを克服する必要がある。例えば、従来のアモルファス半導体薄膜トランジスタは電気学的特性から言えば閾値電圧が一般に０Ｖより大きく、しかもサブスレッショルド領域の電圧は電流の振幅に相対して比較的大きくなる。但し、低温ポリシリコン半導体薄膜トランジスタの閾値電圧値は比較的低い（一般には約０Ｖ）。しかもサブスレッショルド領域の振幅は比較的小さく、ＧＯＡ回路がオフ状態にある場合、多くの素子の操作と閾値電圧とが接近し、甚だしくは閾値電圧より高くなる。係る状況は回路のＴＦＴの漏電と作動電流のドリフトを招き、ＬＴＰＳ  ＧＯＡ回路の設計の難度を高くすることになり、アモルファスシリコン半導体に適用される多くのスキャンドライバーを低温シリコン半導体のスキャンドライバー回路に軽々しく応用することができなくなる。一部の機能性の問題が存在し、係る状況下ではＬＴＰＳ  ＧＯＡが直接作動できなくなる。よって回路の設計には低温ポリシリコン半導体薄膜トランジスタ自体の特性がＧＯＡ回路に対する影響を考慮しなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、低温ポリシリコン半導体薄膜トランジスタ自体の特性のＧＯＡ駆動回路への影響を解決するものであって、特に漏電問題のもたらすＧＯＡ回路の機能性の不良を改善し、目下のポリシリコン半導体薄膜トランジスタにおけるプルダウンホールディング回路部がオフ状態時に、第２ノードの電位が比較的高い電位にならないという問題を解決する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上述する課題を解決するために、この発明の提供する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部と、プルアップ部と、第１プルダウン部と、プルダウンホールディング回路部と、トランスファー部とを含む。
【０００８】
該プルアップ制御部は該第Ｎ段ＧＯＡユニットの前段第Ｎ−１段ＧＯＡユニットの駆動出力端に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１ＧＯＡユニットの出力端に電気的に接続するソース電極と、第１ノードに電気的に接続するドレイン電極とを含む第１トランジスタを具える。
【０００９】
該プルアップ部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、出力端に電気的に接続するドレイン電極とを含む第２トランジスタを具える。
【００１０】
該プルダウンホールディング回路部は、第１ノードと、出力端と、直流定電圧高電位と、第１、第２、第３直流定電圧低電位とに電気的に接続する。
【００１１】
該プルダウンホールディング回路部は高低電位逆算設計を採用し、かつ第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタと、第１０トランジスタと、第１２トランジスタと、第１３トランジスタとを含む。
【００１２】
該第３トランジスタはゲート電極とソース電極とがいずれも直流定電圧高電位に電気的に接続し、ドレイン電極が該第５トランジスタのソース電極に電気的に接続する。
【００１３】
該第４トランジスタはゲート電極が該第３トランジスタのドレイン電極に電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が第２ノードに電気的に接続する。
【００１４】
該第５トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第３トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続する。
【００１５】
該第６トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのゲート電極に電気的に接続する。
【００１６】
該第７トランジスタは、ゲート電極が第１ノードに電気的に接続し、ソース電極が第２ノードに電気的に接続し、ドレイン電極が該第８トランジスタのソース電極に電気的に接続する。
【００１７】
該第８トランジスタは、ゲート電極が該第６トランジスタのドレイン電極に電気的に接続し、ソース電極が該第７トランジスタのドレイン電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位に電気的に接続する。
【００１８】
該第１０トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が直流定電圧高電位に電気的に接続し、ドレイン電極が該第７トランジスタのドレイン電極に電気的に接続する。
【００１９】
該第１２トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極が第１ノードに電気的に接続し、ドレイン電極が第２直流定電圧低電位に電気的に接続する。
【００２０】
該第１３トランジスタは、ゲート電極が第２ノードに電気的に接続し、ソース電極は出力端に電気的に接続し、ドレイン電極が第１直流定電圧低電位に電気的に接続する。
【００２１】
該第３トランジスタと、該第４トランジスタと、該第５トランジスタと、該第６トランジスタと、該第７トランジスタが順方向に高電位を提供して該第１２トランジスタと該第１３トランジスタの開放の制御に用いられ、該第８トランジスタが作動時間において第２ノードをプルダウンするために用いられ、直流定電圧高電位を利用して非作動時間において第２ノードに適宜な高電位を提供して第１ノードと出力端とに低電位を維持させる。
【００２２】
該第１プルダウン部は該第１ノードと、第２クロック駆動信号と、第２直流定電圧低電位とに電気的に接続し、かつ該第１プルダウン部は該第２クロック駆動信号に基づいて該第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンする。
【００２３】
該第１プルダウン部は、第２クロック駆動信号に電気的に接続するゲート電極と、第１ノードに電気的に接続するソース電極と、第２直流定電圧低電位に電気的に接続するドレイン電極とを含む第１４トランジスタを具える。
【００２４】
該トランスファー部は、第１ノードに電気的に接続するゲート電極と、第１クロック駆動信号に電気的に接続するソース電極と、駆動出力端に電気的に接続するドレイン電極とを含む第１５トランジスタを具える。
【００２５】
該第３直流定電圧低電位と、該第２直流定電圧低電位と、該第１直流定電圧低電位との関係が該第３直流定電圧低電位＜該第２直流定電圧低電位＜該第１直流定電圧低電位である。
【００２６】
該プルダウンホールディング回路部が、第９トランジスタは、第６トランジスタのドレイン電極に電気的に接続するゲート電極と、第１０トランジスタのゲート電極に電気的に接続するソース電極と、第３直流定電圧低電位に電気的に接続するドレイン電極とを含む第９トランジスタと、ゲート電極とソース電極とのいずれもが直流定電圧高電位に電気的に接続し、ドレイン電極が第１０トランジスタのゲート電極に電気的に接続する第１１トランジスタと、含み、かつ第１０トランジスタのゲート電極と第２ノードとが切れて離れている。
【００２７】
該第４トランジスタと、該第７トランジスタと、該第８トランジスタとが直列で接続する。
【００２８】
該低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡユニットがさらにブースト部を含み、該ブースト部が該第１ノードと該出力端との間に電気的に接続して該第１ノードの電位をブーストするために用いられる。
【００２９】
該ブースト部が、一端が該第１ノードに電気的に接続し、他端が該出力端に電気的に接続する第１コンデンサを含む。
【００３０】
該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比が、いずれも５０／５０より小さく、該第２クロック駆動信号の高電位時において該第１４トランジスタが第１ノードの電位を該第２直流定電圧低電位に至るまでプルダウンする。
【００３１】
該第１ノードの出力する信号の波形が、該第１クロック駆動信号と該第２クロック駆動信号の波形のデューティー比の変化に基づいて変化する
【００３２】
該第１ノードの出力する信号の波形が凸字形状を呈する。
【００３３】
該ＧＯＡユニットの第１段の接続関係において、該第１トランジスタのゲート電極とソース電極とが、いずれも回路の起動信号端に電気的に接続する。
【発明の効果】
【００３４】
この発明の提供する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路はプルダウンホールディング回路部に高低電位逆算設計を採用し、かつ順に低くなる第１、第２、第３直流定電圧低電位、及び直流定電圧高電位を設けることによって、低温ポリシリコン半導体薄膜トランジスタ自身の特性のＧＯＡ駆動回路に対する影響、特に漏電問題のもたらすＧＯＡ機能不良を解決し、同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部が非作動時において第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードと出力端の低電位を効率よく維持する。
【図面の簡単な説明】
【００３５】
【図１】この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第１の実施の形態の回路図である。
【図２】この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第１の実施の形態の第１段の接続関係を示した回路図である。
【図３】この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第２の実施の形態の回路図である。
【図４】この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第１種の波形の設置とキーポイントノードの出力波形図である。
【図５】この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第２の波形の設置とキーポイントノードの出力波形図である。
【発明を実施するための形態】
【００３６】
この発明で採用する技術方式とその効果をさらに一歩進んで説明するために、優先的な実施例を挙げ図面を参照にして以下に詳述する。
【実施例１】
【００３７】
図１、２に、この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の回路図を開示する。図１に開示する低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、カスケード接続する複数のＧＯＡユニットを具え、Ｎを正の整数とし、第Ｎ段ＧＯＡユニットはプルアップ制御部１００と、プルアップ部２００と、第１プルダウン部４００と、プルダウンホールディング回路部５００と、トランスファー部６００とを含み、さらにブースト部３００を含む。
【００３８】
プルアップ制御部１００は、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−１）に電気的に接続するゲート電極と、該第Ｎ段ＧＯＡユニットの前段第Ｎ−１ＧＯＡユニットの出力端Ｇ（Ｎ−１）に電気的に接続するソース電極と、第１ノードＱ（Ｎ）に電気的に接続するドレイン電極とを含む第１トランジスタＴ１を具える。
【００３９】
プルアップ部２００は、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第１クロック駆動信号ＣＫＮに電気的に接続するソース電極と、出力端Ｇ（Ｎ）に電気的に接続するドレイン電極とを含む第２トランジスタＴ２を具える。
【００４０】
ブースト部３００は、一端が第１ノードＱ（Ｎ）に電気的に接続し、他端が出力端Ｇ（Ｎ）に電気的に接続する第１コンデンサＣｂを含む。
【００４１】
プルダウンホールディング回路部５００は、第１ノードＱ（Ｎ）と、出力端Ｇ（Ｎ）と、直流定電圧高電位Ｈと、第１、第２、第３直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とに電気的に接続する。具体的に述べると、プルダウンホールディング回路部５００は、ゲート電極とソース電極とのいずれもが直流定電圧高電位Ｈに電気的に接続し、ドレイン電極が第５トランジスタＴ５のソース電極に電気的に接続する第３トランジスタＴ３と、第３トランジスタＴ３のドレイン電極に電気的に接続するゲート電極と、直流定電圧高電位Ｈに電気的に接続するソース電極と、第２ノードＰ（Ｎ）に電気的に接続するドレイン電極と、を含む第４トランジスタＴ４と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第３トランジスタＴ３のドレイン電極に電気的に接続するソース電極と、第１直流定電圧低電位ＶＳＳ１に電気的に接続するドレイン電極とを含む第５トランジスタＴ５と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第２ノードＰ（Ｎ）に電気的に接続するソース電極と、第８トランジスタＴ８のゲート電極に電気的に接続するドレイン電極とを含む第６トランジスタＴ６と、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第２ノードＰ（Ｎ）に電気的に接続するソース電極と、第８トランジスタＴ８のソース電極に電気的に接続するドレイン電極と、を含む第７トランジスタＴ７と、第６トランジスタＴ６のドレイン電極に電気的に接続するゲート電極と、第７トランジスタＴ７のドレイン電極に電気的に接続するソース電極と、第３直流定電圧低電位ＶＳＳ３に電気的に接続するドレイン電極とを含む第８トランジスタＴ８と、第２ノードＱ（Ｎ）に電気的に接続するゲート電極と、直流定電圧高電位Ｈに電気的に接続するソース電極と、第７トランジスタＴ７のドレイン電極に電気的に接続するドレイン電極とを含む第１０トランジスタＴ１０と、第２ノードＰ（Ｎ）に電気的に接続するゲート電極と、第１ノードＱ（Ｎ）に電気的に接続するソース電極と、第２直流定電圧低電位ＶＳＳ２に電気的に接続するドレイン電極とを含む第１２トランジスタＴ１２と、第２ノードＰ（Ｎ）に電気的に接続するゲート電極と、出力端Ｇ（Ｎ）に電気的に接続するソース電極と、第１直流定電圧低電位ＶＳＳ１に電気的に接続するドレイン電極とを含む第１３トランジスタＴ１３と、を含む。
【００４２】
第１プルダウン部４００は、第２クロック駆動信号ＸＣＫＮに電気的に接続するゲート電極と、第１ノードＱ（Ｎ）に電気的に接続するソース電極と、第２直流定電圧低電位ＶＳＳ２に電気的に接続するドレイン電極とを含む第１４トランジスタＴ１４を具える。
【００４３】
トランスファー部６００は、第１ノードＱ（Ｎ）に電気的に接続するゲート電極と、第１クロック駆動信号ＣＫＮに電気的に接続するソース電極と、駆動出力端ＳＴ（Ｎ）に電気的に接続するドレイン電極とを含む第１５トランジスタＴ１５を含む。
【００４４】
図２に開示するように、ＧＯＡ回路の第１カスケード接続関係において、第１トランジスタＴ１のゲート電極とソース電極とは、いずれも回路の起動信号端ＳＴＶに電気的に接続する。
【００４５】
ここで特筆すべきは、この発明の低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、直流定電圧高電位Ｈと、及び３つの直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とを設け、かつ３つの該直流定電圧低電位は順に低くなる点である。即ち、第３直流定電圧低電位ＶＳＳ３＜第２直流定電圧低電位ＶＳＳ２＜第１直流定電圧低電位ＶＳＳ１となり、この３つの直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３は、異なる電位の調整の便宜を図るために、一般には分けて独立して制御する。
【００４６】
プルダウンホールディング回路部５００は、高低電位逆算設計を採用する。第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７は順方向に高電位を提供し、第１２トランジスタＴ１２と第１３トランジスタＴ１３の開放の制御に用いる。第８トランジスタＴ８は作動時間において第２ノードＰ（Ｎ）を第３直流電圧低電位ＶＳＳ３に至るまでプルダウンするために用いる。非作動時間においては直流定電圧高電位Ｈを利用して第２ノードＰ（Ｎ）に適宜な高電位を提供して第１ノードＱ（Ｎ）と出力端Ｇ（Ｎ）とに低電位を維持させることで両者のリップル（Ｒｉｐｐｌｅ）電圧を消去する。第４トランジスタＴ４、第７トランジスタＴ７、第８トランジスタＴ８は直列することで漏電を防ぐことができる。
【００４７】
具体的に述べると、プルダウンホールディング回路部５００の第３トランジスタＴ３、第４トランジスタＴ４は直流定電圧高電位Ｈによる制御を受けてオン状態になり、非作動時において、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７がオフになり、第４トランジスタＴ４が第２ノードＰ（Ｎ）に直流定電圧高電位Ｈを提供して第２ノードＰ（Ｎ）が高電位になった場合、第１２トランジスタＴ１２、第１３トランジスタＴ１３は、いずれもオンとなり、第１２トランジスタＴ１２を介して第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンし、第１３トランジスタＴ１３を介して出力端Ｇ（Ｎ）の電位を第１直流定電圧低電位ＶＳＳ１に至るまでプルダウンする。作動時において、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７のゲート電極は第１ノードＱ（Ｎ）から伝送される高電位であって、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７はいずれもオンとなり、第５トランジスタＴ５を介して第４トランジスタＴ４のゲート電極の電位を第１直流定電圧低電位ＶＳＳ１に至るまでプルダウンし、第４トランジスタＴ４がオフになり、第２ノードＰ（Ｎ）に直流定電圧高電位Ｈを提供することはない。同時に、第６トランジスタＴ６が第２ノードＰ（Ｎ）から伝送される直流低電圧高電位Ｈを受けて、かつこの直流定電圧高電位Ｈを第８トランジスタＴ８のゲート電極に伝送する。この場合、第７トランジスタＴ７と第８トランジスタＴ８とはいずれもオンとなり、第７トランジスタＴ７と第８トランジスタＴ８とを介して第２ノードＰ（Ｎ）の電位をさらに低い第３直流低電圧低電位ＶＳＳ３に至るまでプルダウンする。
【００４８】
プルダウンホールディング回路部５００は、直流定電圧高電位Ｈと、３つの直流定電圧低電位ＶＳＳ１、ＶＳＳ２、ＶＳＳ３とをマッチさせることで、低温ポリシリコン半導体薄膜トランジスタ自身の閾値が低く、サブスレッショルド領域の振幅が比較的小さいといった特性がＧＯＡ駆動回路に与える影響、特に漏電問題がもたらすＧＯＡ回路の機能不良を解決することができる。同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部の非作動時に第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードＱ（Ｎ）と出力端Ｇ（Ｎ）の低電位を効率よく維持することができる。
【００４９】
ブースト部３００は、作動時において第１ノードＱ（Ｎ）の電位をブーストするために用いる。
【００５０】
第１プルダウン部４００は、非作動時において第２クロック駆動信号ＸＣＫＮに基づいて第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンするために用いる。
【００５１】
ＧＯＡ回路は前後段伝送信号として駆動出力端ＳＴ（Ｎ）の駆動出力信号を採用し、第Ｎ段ＧＯＡユニットの前段第Ｎ−１段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ−１）と第Ｎ段ＧＯＡユニットの駆動出力端ＳＴ（Ｎ）とを以て前、後段への伝送を実行することで、第１ノードＱ（Ｎ）の漏電を防ぐことができる。しかも、単独のトランスファー部６００を追加することで出力端Ｇ（Ｎ）の抵抗容量の遅延を減衰させることができる。
【実施例２】
【００５２】
図３は、この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路の第２の実施の形態の回路図である。図３に開示するように、第２の実施の形態は、以下の点において第１の実施の形態と異なる。プルダウンホールディング部５００が第９トランジスタＴ９と第１１トランジスタＴ１１とをさらに含み、第９トランジスタＴ９は、ゲート電極が第６トランジスタＴ６のドレイン電極に電気的に接続し、ソース電極が第１０トランジスタＴ１０のゲート電極に電気的に接続し、ドレイン電極が第３直流定電圧低電位ＶＳＳ３に電気的に接続する。第１１トランジスタＴ１は、ゲート電極とソース電極とのいずれもが直流定電圧高電位Ｈに電気的に接続し、ドレイン電極が第１０トランジスタＴ１０のゲート電極に電気的に接続する。第１０トランジスタＴ１０のゲート電極と第２ノードＰ（Ｎ）とは切れて離れている。その他は第１の実施の形態と同様であるので、ここでは詳述しない。
【００５３】
図４、５は、それぞれ２種類のこの発明による低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路の波形設置とキーポイントノードの出力波形図である。第１ノードＱ（Ｎ）の信号出力波形は、第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比の変化によって変化する。図４に開示する第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比は、図５に開示する第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比と異なる。図４、図５におけるＣＫ１Ｎ、ＣＫ２Ｎは、それぞれ第１本目、第２本目の第１クロック駆動信号ＣＫＮとして表示し、ＸＣＫ１Ｎ、ＸＣＫ２Ｎは、それぞれ第１本目、第２本目の第２クロック駆動信号ＸＣＫＮとして表示する。第１クロック駆動信号ＣＫＮと第２クロック駆動信号ＸＣＫＮの波形のデューティー比は、いずれも５０／５０より小さい。図１を合わせ参照すると、第２クロック駆動信号ＸＣＫＮの高電位時において第１４トランジスタＴ１４は第１ノードＱ（Ｎ）の電位を第２直流定電圧低電位ＶＳＳ２に至るまでプルダウンする。第１ノードＱ（Ｎ）の信号出力波形は凸字形状を呈し、出力端Ｇ（Ｎ）は正常に出力する。
【００５４】
以上をまとめると、この発明による低温ポリシリコン半導体薄膜トランジスタに基づくＧＯＡ回路は、プルダウンホールディング回路部に高低電位逆算設計を採用し、かつ順に低くなる第１、第２、第３直流定電圧低電位、及び直流定電圧高電位を設けることによって、低温ポリシリコン半導体薄膜トランジスタ自身の特性のＧＯＡ駆動回路に対する影響、特に漏電問題のもたらすＧＯＡ機能不良を解決し、同時に従来の低温ポリシリコン半導体薄膜トランジスタのＧＯＡ回路におけるプルダウンホールディング回路部が非作動時において第２ノードの電位が比較的高い電位にならないという問題を解決し、第１ノードと出力端の低電位を効率よく維持する。
【００５５】
以上述べたことについて、当業者の技術者がこの発明の技術プランと技術思想に基づいて各種の修正、変更を加えることは可能である。但し、これら修正、変更はいずれもこの発明の特許請求の範囲に含まれるものとする。
【符号の説明】
【００５６】
１００            プルアップ制御部
２００            プルアップ部
３００            ブースト部
４００            第１プルダウン部
５００            プルダウンホールディング回路部
６００            トランスファー回路
Ｃｂ              第１コンデンサ
ＣＫＮ            第１クロック駆動信号
Ｇ（Ｎ）          出力端
Ｈ                直流定電圧高電位
ＳＴ（Ｎ−１）    駆動出力端    
Ｔ１              第１トランジスタ
Ｔ２            第２トランジスタ
Ｔ３            第３トランジスタ
Ｔ４            第４トランジスタ
Ｔ５            第５トランジスタ
Ｔ６            第６トランジスタ
Ｔ７            第７トランジスタ
Ｔ８            第８トランジスタ
Ｔ９            第９トランジスタ
Ｔ１０          第１０トランジスタ
Ｔ１１          第１１トランジスタ
Ｔ１２          第１２トランジスタ
Ｔ１３          第１３トランジスタ
Ｐ（Ｎ）        第２ノード
Ｑ（Ｎ）        第１ノード
ＶＳＳ１        第１直流定電圧低電位
ＶＳＳ２        第２直流定電圧低電位
ＶＳＳ３        第３直流定電圧低電位
ＸＣＫＮ        第２クロック駆動信号
【図１】
0006434142.tif 000002
【図２】
0006434142.tif 000003
【図３】
0006434142.tif 000004
【図４】
0006434142.tif 000005
【図５】
0006434142.tif 000006