(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表層部に形成された第２導電型の第１主電極領域と、
前記半導体基板上に設けられた絶縁膜と、
前記第１主電極領域に接続され、外部から電圧が印加される第１主電極配線と、
一端側が前記第１主電極配線に接続され、前記絶縁膜上において平面パターンとして前記第１主電極領域を取り囲むようにして渦巻状に周回し、前記一端側がカソードとなる直列接続された複数のダイオードと、
前記複数のダイオードの他端側に一端側が接続された抵抗分圧部と、
前記抵抗分圧部の他端側に接続された第１抵抗接続配線と、
前記第１抵抗接続配線が接続された接続部と前記複数のダイオードの直列回路との間で前記抵抗分圧部に接続された第２抵抗接続配線と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表層部に形成された第２導電型の第１主電極領域と、
前記半導体基板上に設けられた絶縁膜と、
前記第１主電極領域に接続され、外部から電圧が印加される第１主電極配線と、
一端側が前記第１主電極配線に接続され、前記絶縁膜上において平面パターンとして前記第１主電極領域を取り囲むようにして渦巻状に周回する薄膜抵抗体と、
前記薄膜抵抗体の他端側に接続された第１抵抗接続配線と、
前記薄膜抵抗体の内部に設けられ、前記一端側から前記周回する方向に沿って第１導電型の第１領域と第２導電型の第２領域とが交互に連続するように直列接続された複数のダイオードと、
前記薄膜抵抗体の内部に設けられ、前記複数のダイオードの直列回路の端部から前記他端側に亘って形成された抵抗分圧部と、
前記第１抵抗接続配線が接続された接続部と前記複数のダイオードの直列回路との間で前記抵抗分圧部に接続された第２抵抗接続配線と、
を備えることを特徴とする半導体装置。
【請求項３】
前記抵抗分圧部には、第１導電型又は第２導電型の第３領域が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記抵抗分圧部には、抵抗分圧回路を構成する第１抵抗素子及び第２抵抗素子が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板の表層部に前記第１主電極領域と接して形成された第２導電型のドリフト領域と、
前記ドリフト領域に接して前記ドリフト領域の周りの前記半導体基板の表層部に形成された第２導電型の第２主電極領域と、
を更に備え、
前記薄膜抵抗体は、前記ドリフト領域上及び前記第１主電極領域上に配置されていることを特徴とする請求項２乃至請求項４のうち何れか１項に記載の半導体装置。
【請求項６】
コンパレータと、基準電源とを備え、
前記コンパレータの非反転入力端子と前記第２抵抗接続配線とが接続され、前記コンパレータの反転入力端子と前記基準電源の高電位側とが接続されことを特徴とする請求項１乃至５のうち何れか１項に記載の半導体装置。
【請求項７】
前記一端側をカソードとする前記直列接続された複数のダイオードの降伏電圧値と前記基準電源高電位側の電圧値は、前記降伏電圧値の方が前記基準電源の高電位の電圧値より低い値であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電界効果トランジスタ上に絶縁膜を介して形成した薄膜抵抗体を有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置としてのスイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧接合型電界効果トランジスタ（ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、スイッチングＭＯＳＦＥＴのオン時間が長くなり発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
【０００５】
ブラウンアウト機能を実現する手段として、外付け抵抗分圧方式かＩＣチップ内蔵方式に大別できる。ＩＣチップ内蔵方式では高耐圧分圧抵抗が高耐圧デバイス（起動素子）の耐圧構造を利用して構成される。
ＩＣチップに内蔵する場合は既にある高耐圧デバイスとしての起動素子の耐圧構造を利用して、構造の一部に螺旋状の抵抗体を組み込む。最高電位である起動素子中心に配置されるドレイン端子から外周に沿って徐々に電位が下がるように螺旋状に抵抗体が配置されて、ドレイン領域を取り囲むように配置されるソース、ゲート領域まで抵抗体が形成される。このため、起動素子に一体化させることで新たに高耐圧構造を設けることなく高耐圧な抵抗素子を内蔵することが可能となる（例えば特許文献１参照）。
【０００６】
ところで、入力電圧検出手段として抵抗分圧回路を採用した場合は、入力電圧が印加されている間は常に抵抗分圧回路に消費電流が発生する。これは抵抗分圧回路を半導体集積回路に内蔵するしないに関わらず生じる課題であり、通常は抵抗分圧回路全体の抵抗値を高めることで消費電力を押さえることができる。
しかしながら、この抵抗分圧回路を集積回路に内蔵させる場合において、抵抗値を高くするには次の２点の問題が生じる。
【０００７】
第１は、抵抗体長さを確保するために起動端子の面積が大型化する。第２は、単位長当たりの抵抗値を高めるために、不純物ドープ量をより稀薄化することによる抵抗値バラツキが増大することである。第２の問題を解決する１つの手段としてはトリミングなどの調整回路を付加することであるが、回路構成が複雑化する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、低消費電力化を図ることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の一態様に係る半導体装置は、第１導電型の半導体基板の表層部に形成された第２導電型の第１主電極領域と、半導体基板上に設けられた絶縁膜と、第１主電極領域に接続され、外部から電圧が印加される第１主電極配線と、一端側が第１主電極配線に接続され、絶縁膜上において平面パターンとして第１主電極領域を取り囲むようにして渦巻状に周回し、一端側から周回する方向に沿って第１導電型の第１領域と第２導電型の第２領域とが交互に連続するように直列接続された複数のダイオードとを備えることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、半導体装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置を備えたスイッチング電源装置の構成を示す回路図である。
【図２】図１に示す半導体装置の起動回路の構成を示す回路図である。
【図３】本発明の第１の実施形態に係る半導体装置の要部平面図である。
【図４】図３の一部を拡大して示す要部拡大平面図である。
【図５】図３のIIａ−IIａ線に沿った断面構造を示す断面図である。
【図６】図３のIIｂ−IIｂ線に沿った断面構造を示す断面図である。
【図７】図３のIIｃ−IIｃ線に沿った断面構造を示す断面図である。
【図８】図３に示す薄膜抵抗体の周回方向に沿った断面構造を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体装置と従来の半導体装置との特性比較図である。
【図１０】本発明の第２の実施形態に係る半導体装置の概略構成を示す要部断面図である。
【図１１】本発明の第３の実施形態に係る半導体装置の概略構成を示す要部平面図である。
【図１２】図１１のIIIａ−IIIａ線に沿った断面構造を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態に係る半導体装置を説明する。
本明細書において、「主電極領域」とは、電界効果トランジスタ（ＦＥＴ）においてソース領域又はドレイン領域の何れか一方となる低比抵抗の半導体領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味するので「半導体装置」に依拠した名称となる。より具体的には、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方となる半導体領域」は「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＦＥＴ、ＳＩＴにおいては第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域、ＩＧＢＴにおいては第１主電極領域とはならないエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味する。以下の第１乃至第３の実施形態では、高耐圧能動素子としてＪＦＥＴ、ＭＯＳＦＥＴを例示的に説明するが、接合型や絶縁ゲート型の電界効果トランジスタに限定されないことは勿論である。
【００１４】
以下の第１乃至第３の実施形態の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
【００１５】
なお、以下の第１乃至第３の実施形態の説明及び添付図面において、同様の構成には同一符号を付し、重複する説明を省略する。また、第１乃至第６の実施形態で説明される添付図面は、見易く又は理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１乃至第５の実施形態の記載に限定されるものではない。
【００１６】
（第１の実施形態）
図１に示すように、スイッチング電源装置６００は、本発明の第１の実施形態に係る半導体装置（制御ＩＣ）３１を備えている。第１の実施形態に係る半導体装置３１は、例えば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。第１の実施の形態では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００１７】
ＡＣ入力は、ＡＣ入力端子対（ポート）１を介して整流器２に供給される。整流器２は、ＡＣ入力端子対１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、制御ＩＣ３１のＶＨ端子３２が接続されている。
【００１８】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、半導体装置３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
【００１９】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００２０】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子対（ポート）１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００２１】
また、整流ダイオード９のアノード端子とＤＣ出力端子対１２の一方の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００２２】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、半導体装置３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００２３】
図１に示すように、第１の実施形態に係る半導体装置３１は、起動回路４１、低電圧停止（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）回路４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調（ＰＷＭ）４８、ラッチ回路４９および基準電源５０を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびＢＯコンパレータ４４の非反転入力端子に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００２４】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が半導体装置３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されており、ＶＣＣ端子３５の電圧に基づいて、半導体装置３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、半導体装置３１は、レギュレータ４３から出力される基準電圧により駆動される。
【００２５】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００２６】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００２７】
また、ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、後述するように、起動回路４１内の抵抗で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００２８】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００２９】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。
【００３０】
次に、起動回路４１について説明する。図２に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、オン／オフ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
【００３１】
また、起動回路４１は、起動素子６５ａ、起動後段回路６５ｂ及び抵抗分圧回路６５ｃを備えている。起動素子６５ａは、能動素子として例えば２つの高耐圧の接合型電界効果トランジスタ（高耐圧ＪＦＥＴ８１，８２）を備えている。抵抗７３，７４からなる直列抵抗回路は、薄膜抵抗体２０１のダイオード部２０２（図３参照）を介してＶＨ端子６１に接続されている。起動後段回路６５ｂは、第１のＰＭＯＳトランジスタ６７，及び第２のＰＭＯＳトランジスタ６９、第１のＮＭＯＳトランジスタ６８及び第２のＮＭＯＳトランジスタ７１、負荷７０、及び抵抗７２を備えている。抵抗分圧回路６５ｃは、後で詳細に説明するが、薄膜抵抗体２０１の抵抗分圧部２０３（図３参照）に直列に形成された２つの抵抗７３，７４を備えている。ＢＯ端子６２は、直列に接続された抵抗７３，７４の中間ノードに接続されている。
【００３２】
また、ＢＯ端子６２は、ＢＯコンパレータ４４の非反転入力端子に接続されている。つまり、ＶＨ端子６１への入力電圧を抵抗７３，７４により抵抗分圧した電圧が、ＢＯコンパレータ４４の非反転入力端子に入力される。抵抗７３，７４の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、半導体装置内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
【００３３】
第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２は、ノーマリオン型の接合型電界効果トランジスタであり、それらのゲート端子は、接地されている。また、これら第１及び第２のＪＦＥＴ８１，８２のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
【００３４】
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
【００３５】
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、オン/オフ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。
【００３６】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
【００３７】
第１のＮＭＯＳトランジスタ６８は、オン/オフ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
【００３８】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
なお、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２が１つのＪＦＥＴから構成される場合もある。例えば、第１のＪＦＥＴ８１のみで構成するものである場合は、第２のＪＦＥＴ８２が不要となり、第２のＪＦＥＴ８２のソースに接続されて、抵抗６６と接続される配線は、第１のＪＦＥＴ８１のソースに接続すればよい。
【００３９】
次に、第１の実施形態に係る半導体装置３１の第１及び第２のＪＦＥＴ８１，８２と薄膜抵抗体２０１について、図３乃至図８を用いて説明する。なお、図３では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびフィールド絶縁膜等を省略して示す。
第１のＪＦＥＴ８１及び第２のＪＦＥＴ８２の各々は、図３乃至図６に示すように、第１導電型（ｎ型）の半導体基板１００の表層部に形成されている。
第１及び第２のＪＦＥＴ８１，８２の各々は、第２導電型（ｎ型）の第１主電極領域（ドレイン領域）１０１と、第２導電型（ｎ型）のドリフト領域１０２と、第１導電型（ｐ型）のベース領域（ゲート領域）１０３と、第２導電型（ｎ型）の第２主電極領域（ソース領域）１０４と、ゲート電極２５０とを有している。
【００４０】
第１主電極領域１０１は、半導体基板１の主面側の表層部に形成されている。ドリフト領域１０２は、第１主電極領域１０１と接しながら第１主電極領域１０１を取り囲むようにして半導体基板１の主面側の表層部に形成されている。ベース領域１０３は、半導体基板１の主面側の表層部であってドリフト領域１０２の外側に、ドリフト領域１０２と接するようにして選択的に形成されている。第２主電極領域１０４は、半導体基板１の主面側の表層部であってドリフト領域１０２の外側に、ドリフト領域１０２と接触し、ベース領域１０３の間に入り込むようにして複数個形成されている。ゲート電極２５０は、半導体基板１の主面上に第１主電極領域１０１を取り囲むようにして環状に形成されている。第１電極領域は、半導体基板１の主面に選択的に形成されたフィールド絶縁膜１０９上からドリフト領域１０２上及びベース領域１０３上に亘って設けられている。
【００４１】
ドリフト領域１０２は、第１及び第２主電極領域１０１，１０４よりも低濃度で形成され、ＪＦＥＴ８１，８２の耐圧領域、すなわち耐圧構造部を構成している。
第２主電極領域（ソース領域）１０４は例えば４箇所あり、そのうちの３か所がＪＦＥＴ８１の第２主電極領域１０４であり、残りの１箇所がＪＦＥＴ８２の第２主電極領域１０４である。ゲート電極２５０は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ベース領域１０４は、チャネルが形成されるチャネル形成領域である。
【００４２】
薄膜抵抗体２０１は、第１及び第２のＪＦＥＴ８１，８２の耐圧領域（ドリフト領域１０２）上及び第１主電極領域１０１上にフィールド絶縁膜１０９を介して配置されている。薄膜抵抗体２０１は、一端側が第１主電極配線３０１と接続され、フィールド絶縁膜１０９上において第１主電極領域１０１を取り囲むようにして渦巻状に周回している。フィールド絶縁膜１０９は、選択酸化法で選択的に形成され、二酸化シリコン膜で形成されている。
【００４３】
半導体基板１の主面上には、薄膜抵抗体２０１及びゲート電極２５０を覆うようにして例えば二酸化シリコン膜からなる第１層間絶縁膜２１０が設けられている。第１層間絶縁膜１０９上には、第１の金属配線層に形成された第１主電極配線３０１、基板電位供給配線３０２、ベース電極配線３０３、第２主電極配線３０４等が設けられている。また、図６及び図７に示すように、第１及び第２抵抗接続配線３０５，３０６も設けられている。
【００４４】
図５乃至図７に示すように、第１層間絶縁膜２１０上には、第１主電極配線３０１、基板電位供給配線３０２、ベース電極配線３０３、第２主電極配線３０４、第１及び第２抵抗接続配線３０５，３０６等を覆うようにして例えば二酸化シリコン膜からなる第２層間絶縁膜３５０が設けられている。第２層間絶縁膜３５０上には、第２の金属配線層に形成された配線４００、配線４０１、配線４０２、配線４２０等が設けられている。
【００４５】
第１主電極配線３０１は、第１層間絶縁膜２１０を貫通する第１主電極コンタクト部３１０を介して第１主電極領域（ドレイン領域）１０１と電気的にかつ金属学的に接続されている。また、第１主電極配線３０１は、第１層間絶縁膜１０９を貫通する抵抗コンタクト部３１２を介して薄膜抵抗体２０１の一端側（内側の終端部）と電気的にかつ金属学的に接続されている。配線４００は、第２層間絶縁膜３５０を貫通するコンタクト部４１０を介して第１主電極配線３０１と電気的にかつ機械的に接続されている。第１主電極領域１０１は、第１のＪＦＥＴ８１および第２のＪＦＥＴ８２に共通の第１主電極領域であり、配線４００は起動回路４１のＶＨ端子６１に接続される。すなわち、第１主電極領域１０１、第１主電極配線３０１及び薄膜抵抗体２０１の一端側には、外部からＶＨ端子６１を介して電圧が印加される。
【００４６】
図６に示すように、ベース電極配線３０３は、第１層間絶縁膜２１０を貫通するベースコンタクト部３１３及びゲート電極コンタクト部３１５を介してベース領域１０３及びゲート電極２５０と電気的にかつ金属学的に接続されている。配線４０１は、第２層間絶縁膜３５０を貫通するコンタクト部４１１を介してベース電極配線３０３と電気的にかつ金属学的に接続されている。配線４０１は常に接地され、グランド電位が印加される。
【００４７】
図５に示すように、第２主電極配線３０４は、第１層間絶縁膜２１０を貫通する第２主電極コンタクト部３１４を介して例えば３個の第２主電極領域１０４と電気的にかつ金属学的に接続されている。配線４０２は、第２層間絶縁膜３５０を貫通するコンタクト部４１２を介して第２主電極配線３０４と電気的にかつ金属学的に接続されている。
第２主電極配線３０４が接続された３個の第２主電極領域１０４は、第１のＪＦＥＴ８１の第２主電極領域１０４となる。図示していないが、他の第２主電極配線３０４は、第１層間絶縁膜１０９を貫通する第２主電極コンタクト部を介して１個の第２主電極領域と電気的にかつ金属学的に接続されている。この他の第２主電極配線３０４が接続された１個の第２主電極領域１０４は、第２のＪＦＥＴ８２の第２主電極領域１０４となる。
【００４８】
薄膜抵抗体２０１は、例えば単結晶シリコン膜で形成されている。薄膜抵抗体２０１は、図３、図４及び図８に示すように、その内部に、一端側から周回する方向に沿って第１導電型（ｐ型）の第１領域２０２ｎと第２導電型（ｎ型）の第２領域２０２ｐとが交互に連続するように直列接続された複数のダイオード２０２と、この複数のダイオード２０２の直列回路の端部から他端側に亘って形成された抵抗分圧部２０３とを有している。本発明では、図２に示すように、複数のダイオード２０２は、第１主電極配線３０１側をカソードとするダイオードを複数直列接続することが特徴である。このため、複数のダイオード２０２のうち1つのダイオードのアノードとこのダイオードと接続される低電位側のダイオードのカソードとは、ｐｎ接合で接続されなくとも金属配線により接続されてもよい。抵抗分圧部２０３には、第１導電型又は第２導電型の不純物拡散領域２０３ｎ、第１の実施形態では、第１導電型（ｎ型）の不純物拡散領域２０３ｎが設けられている。不純物拡散領域２０３ｎ、第１領域２０２ｎ及び第２領域２０２ｐは、薄膜抵抗体２０１の上面からその深さ方向に向かってその底部に到達する深さで形成されている。
【００４９】
薄膜抵抗体２０１の製造は、まず、例えば多結晶シリコンからなる薄膜半導体層をＣＶＤ法で堆積する。次に、この薄膜半導体層の全面に例えば不純物イオンとしてリンイオン（Ｐ）又はヒ素イオン（Ａｓ）をイオン注入する。次に、この薄膜半導体層において、抵抗分圧部２０３を除いて複数段ダイオード形成領域に不純物イオンとして例えばボロン（Ｂ）を選択的にイオン注入し、その後、不純物を活性化する熱処理を施して抵抗分圧部２０３にｎ型の不純物拡散領域２０３ｎを形成すると共に、複数段ダイオード形成領域にｎ型の第１領域２０２ｎとｐ型の第２領域２０２ｐとが交互に連続するように直列接続された複数のダイオード２０２を形成する。そして、この後、薄膜半導体層をフォトリソグラフィ技術及びドライエッチング技術を用いてエッチングすることにより、複数のダイオード２０２の直列回路及び抵抗分圧部２０３を有する渦巻状の薄膜抵抗体２０１を形成することができる。通常、抵抗分圧部２０３は複数のダイオード２０２よりも低不純物濃度であるので、一旦、薄膜半導体層全体を抵抗分圧部２０３として形成し、その後、複数段ダイオード形成領域に不純物イオンを重ね打ちすることができる。そのため、薄膜半導体層において抵抗分圧部形成領域と複数段ダイオード形成領域とを区別する必要が無く、複数段ダイオード２０２と抵抗分圧部２０３とを容易に一体形成できる。抵抗分圧部２０３において抵抗の両端に印加される電圧は複数段ダイオード２０２の一段当たりの降伏電圧と段数との積により決定される。
【００５０】
図７に示すように、第１抵抗接続配線３２０は、第１層間絶縁膜２１０を貫通する抵抗コンタクト部３２１を介して薄膜抵抗体２０１の他端側、すなわち外側の終端に電気的にかつ金属学的に接続されている。配線４２０は、第２層間絶縁膜３５０を貫通するコンタクト部４２１を介して第１抵抗接続配線３２０と電気的にかつ金属学的に接続されている。
【００５１】
図６に示すように、第２抵抗接続配線３３０は、第１層間絶縁膜２１０を貫通する第２抵抗コンタクト部３３１を介して、第１抵抗接続配線３２０の抵抗コンタクト部３２１と複数のダイオード２０２の直列回路との抵抗分圧部２０３に電気的にかつ金属学的に接続されている。
薄膜抵抗体２０１の他端側（外側の終端）は、層間絶縁膜２１０に設けられた抵抗コンタクト部３２１を介して第１抵抗接続配線３２０に電気的に接続されている。薄膜抵抗体２０１の抵抗分圧部２０３の中間部は、層間絶縁膜２１０に設けられた抵抗コンタクト部３３１を介して第２抵抗接続配線３３０に電気的に接続されている。薄膜抵抗体２０１の一端側（内側の終端）は、層間絶縁膜２１０に設けられた第１主電極コンタクト部３１０を介して第１主電極配線３０１に電気的に接続されている。
【００５２】
第１抵抗接続配線３２０は、常に接地される。第２抵抗接続配線３３０は、ＢＯ端子６２に接続される。従って、薄膜抵抗体２０１において、複数のダイオード２０２の直列回路の終端から第２抵抗接続配線３３０の抵抗コンタクト部３３１までが、ＶＨ端子６１に接続される側の抵抗７３に相当し、第２抵抗接続配線３３０の抵抗コンタクト部３３１から第１抵抗接続配線３２０の抵抗コンタクト部３２１までが、接地される側の抵抗７４に相当する。すなわち、抵抗分圧部２０３には、分圧回路６５ｃを構成する第１の抵抗７３及び第２の抵抗７４が形成されている。
【００５３】
第１の実施形態では、抵抗７３と抵抗７４を起動素子６５ａの上に配置したが、抵抗７３のみを起動素子６５ａの上に形成し、抵抗７４を起動素子６５ａの上以外の領域に形成することもできる。ＶＨ端子６１に５００Ｖの電圧が印加される場合、抵抗７３はＶＨ端子６１に直接接続されるため５００Ｖの耐圧を有する必要があるが、抵抗７４は５Ｖ程度電圧が印加される程度である。よって、抵抗７４は、半導体基板上に数百Å程度の厚さの層間絶縁膜を形成した上に形成することができ、一般的な薄膜抵抗を形成するプロセスにより形成することができる。
【００５４】
上述した構成の起動素子６５では、高耐圧化のための構造をベース領域１０３とドリフト領域１０２の接合が担当し、大電流のための構造を第２主電極領域（ソース領域）１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。第１主電極領域（ドレイン領域）１０１に電圧が印加されるとドレイン電流が放射状に流れる。第２主電極領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０２が空乏層によりカットオフされ、ドレイン電流が遮断される。この第１の実施形態では、ドレイン−ソース間は、主にベース領域（ゲート領域）１０３とドリフト領域１０２の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
【００５５】
図９は、本発明の第１の実施形態に係る半導体装置３１と従来の半導体装置との特性比較図である。第１の実施形態に係る半導体装置３１では、薄膜抵抗体２０１を複数段のダイオード２０２と抵抗分圧部２０３とをポリシリコン層で構成した場合の起動素子の特性例を示している。従来の半導体装置では、抵抗分圧回路一体型起動素子の特性例を示している。
【００５６】
図９から明らかなように、第１の実施形態に係る半導体装置３１では、従来の半導体装置と比較して、消費電流の低減化が図られている。これは、従来の半導体装置と比較して電流の立ち上がりの電圧を降伏電圧分高くすることができるためである。これにより、通常消費電流を低減することができる。この結果、本発明の第１の実施形態に係る半導体装置３１によれば、低消費電力化を図ることができる。なお、複数のダイオード２０２の降伏電圧と検出閾値電圧は、複数のダイオード２０２の降伏電圧が検出閾値電圧よりも低い値となるように設定することが望ましい。
【００５７】
また、第１の実施形態に係る半導体装置３１では、起動素子６５ａの面積を広くして薄膜抵抗体２０１の巻き数を増やさなくても、薄膜抵抗体２０１の両端に印加される電圧が低くなるので、小型化を図りつつ低消費電力化を図ることができる。
また、本発明の第１の実施形態に係る半導体装置３１では、不純物ドープ量を希薄化して薄膜抵抗体のシート抵抗値自体を大きくしなくても、薄膜抵抗体２０１の両端に印加される電圧が低くなるので、抵抗値のバラツキを抑制しつつ低消費電力化を図ることができる。
【００５８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、起動素子６５を構成する２個の高耐圧電界効果トランジスタを、接合型のトランジスタ（第１の実施形態のＪＦＥＴ８１，８２）に代えて、ｎチャネル導電型の絶縁ゲート型のトランジスタ（ｎ型ＭＯＳＦＥＴ）により構成したものである。以下、図１０を参照しながら、第２の実施形態に係る半導体装置が第１の実施形態に係る半導体装置と異なる点について説明する。
【００５９】
図１０に示すように、ｎ型ＭＯＳＦＥＴ−Ｑｎは、第１導電型（ｎ型）の半導体基板５００の表層部に形成されている。
ｎ型ＭＯＳＦＥＴ−Ｑｎは、第２導電型（ｎ型）の第１主電極領域（ドレイン領域）５０１と、第２導電型（ｎ型）のドリフト領域５０２と、第１導電型（ｐ型）のベース領域（チャネル形成領域）５０３と、第２導電型（ｎ型）の第２主電極領域（ソース領域）５０４と、ゲート絶縁膜５０５と、ゲート電極５５０とを有している。
【００６０】
ドリフト領域５０２は、半導体基板５００の主面側の表層部に形成されている。第１主電極領域５０１は、半導体基板１の主面側の表層部であってドリフト領域５０２の内部に形成されている。ベース領域１０３は、半導体基板１の主面側の表層部であってドリフト領域５０２の外側に、ドリフト領域５０２と接するようにして選択的に形成されている。第２主電極領域１０４は、半導体基板１の主面側の表層部であってベース領域５０３の内部にドリフト領域５０２から離間して形成されている。ゲート絶縁膜５０５は、半導体基板５０１の主面において、ドリフト領域５０２及びベース領域５０３に亘って形成されている。ゲート電極５５０は、フィールド絶縁膜１０９上からゲート絶縁膜５０５上に亘って形成されている。
【００６１】
第１主電極配線５１１は、第１層間絶縁膜２１０を貫通する第１主電極コンタクト部５１２及び抵抗コンタクト部５１３を介して第１主電極領域５０１及び薄膜抵抗体２０１の一端側と電気的にかつ金属学的に接続されている。
第２主電極配線５２１は、第１層間絶縁膜２１０を貫通する第２主電極コンタクト部５２２を介して第２主電極領域５０４及びベース領域５０３と電気的にかつ金属学的に接続されている。
【００６２】
薄膜抵抗体２０１は、ｎ型ＭＯＳＦＥＴ−Ｑｎの耐圧領域（ドリフト領域５０２）上にフィールド絶縁膜１０９を介して配置されている。薄膜抵抗体２０１は、上述した第１の実施形態と同様の構成になっている。
このように構成された第２の実施形態に係る半導体装置３１Ａにおいても、第１の実施形態の半導体装置と同様の効果が得られる。
【００６３】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置３０Ｂについて、図１１及び図１２を用いて説明する。上述したＪＦＥＴ８１，８２の代わりに別の構成のＪＦＥＴ６１０を用いることもできる。ＪＦＥＴ６１０，６１１はベース領域（ゲート領域）７０５と第１導電型（ｐ型）の半導体基板７０１から伸びる空乏層は縦方向に伸びてピンチオフする。
【００６４】
図１１では、便宜上電極については、ソース電極のみを点線で記載している。図１１では第１の第２主電極配線（ソース電極配線）７１１と第２の第２主電極配線（ソース電極配線）７１２の２つが形成されており、第１のソース電極配線７１１側がＪＦＥＴ６１０であり図２のＪＦＥＴ８１に対応し、第２のソース電極配線７１２側がＪＦＥＴ６１１であり図２のＪＦＥＴ８２に対応する。このＪＦＥＴ６１０，６１１は、図１２に示すように、半導体基板７０１の表層部に配置される第２の導電型（ｎ型）のドリフト領域７０２となるｎウェル領域と、ｎウェル領域の表層部に配置される第２導電型（ｎ型）の第１主電極領域（ドレイン領域）７０３となるｎ領域、ドレイン領域７０３の周りにドリフト領域７０２から離れて配置される第２導電型（ｎ型）のソース領域７０４となるｎ領域、ドレイン領域７０３とソース領域７０４との間に配置される第１導電型（ｐ型）のベース領域７０５となるｐ領域とを備える。また、ベース領域７０５は、ドレイン領域７０３と離れて配置される。また、ドリフト領域７０２上にフィールド絶縁膜１０８が配置され、フィールド絶縁膜１０８上の層間絶縁膜２１０内には薄膜抵抗体２０１が配置される。ドレイン領域７０３とソース領域７０４は半導体基板７０１とドリフト領域７０２のｐｎ接合から離れて形成されているが、接して形成されても構わない。また、ソース領域７０４は平面形状が環状の１つの領域で形成されているが、円周方向に複数の領域に分かれて形成しても良い。
【００６５】
このＪＦＥＴ６１０，６１１では、半導体基板７０１からドリフト領域７０２へ伸びる空乏層７０６ａとベース領域７０５から半導体基板７０１方向に向かってドリフト領域７０２に伸びる空乏層７０６ｂをピンチオフさせて（つなげて）、電流を制御する構成となっている。この場合も回路構成は第１の実施形態と同じである。図中の符号のＳはソース、Ｇはゲート、Ｄはドレインを示す。
【００６６】
このように、本発明の第３の実施形態に係る半導体装置３０Ｂは薄膜抵抗体２０１を備えているため、本発明の第３実施形態に係る半導体装置３０Ｂにおいても、第１の実施形態に係る半導体装置３１と同様の効果を奏することができる。
以上、本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００６７】
例えば、上記実施の形態では、薄膜抵抗体２０１として、ダイオード２０２と抵抗分圧部２０３とをトランジスタの上に形成するものについて説明したが、トランジスタの上にダイオード２０２を配置し、抵抗分圧部２０３はトランジスタ以外の半導体基板上に配置してもよい。この場合、抵抗分圧部２０３の抵抗は、半導体基板上に絶縁膜を介して形成した多結晶シリコンにより構成してもよい。または、半導体基板の表面層に形成した拡散層により構成してもよい。
【００６８】
また、例えば、本発明は、ＩＧＢＴを有する半導体装置に適用することができる。
【符号の説明】
【００６９】
３１，３１Ａ，３１Ｂ…半導体装置
１００…ｐ型の半導体基板
１０１…ｎ型の第１主電極領域（ドレイン領域）
１０２…ｎ型のドリフト領域
１０３…ｐ型のベース領域
１０４…ｎ型の第２主電極領域（ソース領域）
１０９…フィールド絶縁膜
２０１…薄膜抵抗体
２０２…ダイオード、２０２ｐ…ｐ型の第１領域、２０２ｎ…ｎ型の第２領域域、
２０３…抵抗分圧部、２０３ｎ…ｎ型の不純物拡散領域
２１０…層間絶縁膜
３０１…主電極配線
３０２…基板電位供給線
３０３…ベース電極配線
３０４…主電極配線
３０５，３０６…抵抗接続配線
３１０…主電極コンタクト部
３１２…抵抗コンタクト部
３１３…ベースコンタクト部
３１４…主電極コンタクト部
３１５…ゲート電極コンタクト部
３２０…抵抗接続配線
３２１…抵抗コンタクト部
３３０…抵抗接続配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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