(57)【特許請求の範囲】
【請求項１】
送受信機（１）において２点変調を用いる周波数シンセサイザ（１０）を校正する方法であって、前記周波数シンセサイザ（１０）は、
低周波またはローパス位相ロックループであって、基準発振器からの基準信号（Ｒｅｆ）をシグマデルタ変調器（９）からの変調信号と比較するための少なくとも１つの位相比較器（２）と、前記比較器（２）の出力に接続されたチャージポンプ（３）と、前記チャージポンプ（３）の出力に接続されたループフィルタ（４）と、前記ループフィルタ（４）からの出力信号を受け取るとともに高周波信号（ＯＵＴ）を生成する電圧制御発振器ＶＣＯ（６）と、前記シグマデルタ変調器（９）に接続されているとともに前記高周波信号（ＯＵＴ）を受け取るプログラマブル分周器（８）と、を含む位相ロックループと、
デジタル・アナログ変換器ＤＡＣ（７）を有する高周波アクセス部であって、前記デジタル・アナログ変換器は、前記位相ロックループの前記電圧制御発振器ＶＣＯ（６）に対して、直接、または前記ループフィルタ（４）からの出力信号と前記デジタル・アナログ変換器（７）からの出力信号との加算を実行する加算器（５）を介して、接続されている、高周波アクセス部と、を備え、
当該校正方法は、
前記位相ロックループが閉じている校正モードの第１のフェーズ（Ｐ１）において、前記送受信機（１）の校正ユニット（２７）によって生成される励起信号（Ｓｄ）を、前記シグマデルタ変調器（９）に供給するステップであって、前記デジタル・アナログ変換器（７）を非アクティブにするとともに、前記ループフィルタ（４）からの出力信号を前記校正ユニット（２７）に伝送することにより、前記校正ユニット（２７）において、前記ループフィルタ（４）の出力から伝送された入力信号をデジタル変換し、前記励起信号（Ｓｄ）と、少なくとも前記ループフィルタ（４）からの出力信号との間の位相シフトを相殺する、ステップと、
前記位相ロックループが閉じている前記校正モードの第２のフェーズ（Ｐ２）において、前記励起信号（Ｓｄ）を、前記シグマデルタ変調器（９）およびアクティブにされた前記デジタル・アナログ変換器（７）に供給するステップであって、前記校正ユニット（２７）において、前記励起信号（Ｓｄ）に対して、前記ループフィルタ（４）からの出力信号の符号または極性をチェックして、二分法アルゴリズムを用いて利得を調整することにより、前記デジタル・アナログ変換器（７）の利得を校正する、ステップと、を含むことを特徴とする校正方法。
【請求項２】
前記第１のフェーズ（Ｐ１）における前記ループフィルタ（４）からの信号の位相シフトの調整は、前記校正ユニット（２７）において、コンスタレーションの同相軸または直交軸のいずれかに、好ましくはＩ軸（コサイン軸）に戻されることを特徴とする、請求項１に記載の校正方法。
【請求項３】
前記第１のフェーズ（Ｐ１）において前記ループフィルタ（４）からのデジタル化された信号をＩ軸（コサイン軸）に戻すために、前記校正ユニット（２７）のコア（２８）において、特に前記ループフィルタ（４）から受け取ったデジタル化信号に基づいて、射影を実行することを特徴とする、請求項２に記載の校正方法。
【請求項４】
前記校正ユニット（２７）のコア（２８）において、位相シフトを調整するために、コサイン軸への射影を実行することによって、観測される励起信号の信号対ノイズ比を増加させつつ、前記シンセサイザ（１０）の前記シグマデルタ変調器で発生するノイズをフィルタリングすることを特徴とする、請求項２に記載の校正方法。
【請求項５】
前記校正ユニット（２７）は、前記励起信号（Ｓｄ）に対する前記ループフィルタ信号の位相シフトを相殺するために、前記ループフィルタ（４）からのデジタル化された信号のゼロクロスを特定するためのサブルーチンを含むことを特徴とする、請求項１に記載の校正方法。
【請求項６】
前記校正モードでは、前記ループフィルタ（４）からの出力信号は、前記校正ユニット（２７）に伝送されるために、前記送受信機（１）のＩＦフィルタ（２５）と、その後に続く前記送受信機のＶＧＡ増幅器（２６）を通過し、前記ＩＦフィルタ（２５）および前記ＶＧＡ増幅器（２６）は、前記送受信機（１）のデータ受信モードでの通常動作において使用されるものである、請求項１に記載の校正方法において、
前記第１のフェーズ（Ｐ１）では、前記ループフィルタ（４）からの信号に基づく前記ＶＧＡ増幅器（２６）からの出力信号を、前記励起信号に対する位相シフトを相殺するための前記校正ユニット（２７）においてデジタル変換することを特徴とする、請求項１に記載の校正方法。
【請求項７】
前記送受信機（１）は、到来ＲＦ信号の周波数を変換するためのミキサ（２３）と前記ＩＦフィルタ（２５）との間に配置された第１のマルチプレクサ（２４）を有し、前記第１のマルチプレクサ（２４）は、前記校正ユニット（２７）からの第１の選択信号（Ｓｅｌ１）によって制御されつつ、前記ループフィルタ（４）からの信号および前記ミキサ（２３）からの少なくとも１つの変換された信号を入力に受け取り、さらに、前記校正ユニット（２７）と前記周波数シンセサイザ（１０）との間に配置された第２のマルチプレクサ（２９）を有し、前記第２のマルチプレクサ（２９）は、前記校正ユニット（２７）からの第２の選択信号（Ｓｅｌ２）によって制御されつつ、前記校正ユニット（２７）からの前記励起信号（Ｓｄ）およびデータ変調信号（データ）を入力に受け取る、請求項６に記載の校正方法において、
前記校正モードでは、前記第１と第２のマルチプレクサ（２４，２９）は、前記第１と第２の選択信号（Ｓｅｌ１，Ｓｅｌ２）によって制御されることで、前記第１のマルチプレクサ（２４）を介して前記ループフィルタ（４）を前記ＩＦフィルタ（２５）に接続するとともに、前記第２のマルチプレクサ（２９）を介して前記励起信号（Ｓｄ）を前記周波数シンセサイザ（１０）に供給することと、
前記第２のフェーズ（Ｐ２）で前記デジタル・アナログ変換器（７）の利得が校正された後に、前記第１のマルチプレクサ（２４）を介して前記ミキサ（２３）の出力を前記ＩＦフィルタ（２５）に接続するとともに、前記第２のマルチプレクサ（２９）を介して前記データ変調信号（データ）を前記周波数シンセサイザ（１０）に伝送することによって、通常動作モードを選択すること、を特徴とする、請求項６に記載の校正方法。
【請求項８】
請求項１〜７のいずれかに記載の校正方法を実施するのに適した、２点変調を用いる周波数シンセサイザ（１０）を備えた、ＲＦ信号送受信機（１）であって、当該送受信機（１）は、校正モードにおいて前記周波数シンセサイザ（１０）に伝送される励起信号（Ｓｄ）の位相シフトを調整するとともに、デジタル・アナログ変換器（７）の利得を二分法アルゴリズムによって校正するための、少なくとも１つの校正ユニット（２７）を備え、前記周波数シンセサイザ（１０）は、
低周波またはローパス位相ロックループであって、基準発振器からの基準信号（Ｒｅｆ）をシグマデルタ変調器（９）からの変調信号と比較するための少なくとも１つの位相比較器（２）と、前記比較器（２）の出力に接続されたチャージポンプ（３）と、前記チャージポンプ（３）の出力に接続されたループフィルタ（４）と、前記ループフィルタ（４）からの出力信号を受け取るとともに高周波信号（ＯＵＴ）を生成する電圧制御発振器ＶＣＯ（６）と、前記シグマデルタ変調器（９）に接続されているとともに前記高周波信号（ＯＵＴ）を受け取るプログラマブル分周器（８）と、を含む位相ロックループと、
前記デジタル・アナログ変換器ＤＡＣ（７）を有する高周波アクセス部であって、前記デジタル・アナログ変換器は、前記位相ロックループの前記電圧制御発振器ＶＣＯ（６）に対して、直接、または前記ループフィルタ（４）からの出力信号と前記デジタル・アナログ変換器（７）からの出力信号との加算を実行する加算器（５）を介して、接続されている、高周波アクセス部と、を有する、送受信機。
【請求項９】
当該送受信機は、前記ループフィルタ（４）からの信号を前記校正ユニット（２７）に伝送するために、前記ループフィルタ（４）からの出力信号を受け取るためのＩＦフィルタ（２５）と、その後に続くＶＧＡ増幅器（２６）と、を備え、前記ＩＦフィルタ（２５）および前記ＶＧＡ増幅器（２６）は、当該送受信機（１）のデータ受信モードでの通常動作において使用されるものである、ことを特徴とする、請求項８に記載の送受信機（１）。
【請求項１０】
当該送受信機（１）は、アンテナ（２０）で受信されて低ノイズ増幅器（２１）で増幅された到来ＲＦ信号の周波数を変換するためのミキサ（２３）と前記ＩＦフィルタ（２５）との間に配置された第１のマルチプレクサ（２４）を備え、前記第１のマルチプレクサ（２４）は、前記校正ユニット（２７）からの第１の選択信号（Ｓｅｌ１）によって制御されつつ、前記ループフィルタ（４）からの信号および前記ミキサ（２３）からの少なくとも１つの変換された信号を入力に受け取り、さらに、前記校正ユニット（２７）と前記周波数シンセサイザ（１０）との間に配置された第２のマルチプレクサ（２９）を備え、前記第２のマルチプレクサ（２９）は、前記校正ユニット（２７）からの第２の選択信号（Ｓｅｌ２）によって制御されつつ、前記校正ユニット（２７）からの前記励起信号（Ｓｄ）およびデータ変調信号（データ）を入力に受け取る、ことと、
当該送受信機（１）は、前記第１と第２の選択信号（Ｓｅｌ１，Ｓｅｌ２）によって前記第１と第２のマルチプレクサ（２４，２９）を制御することによりデータ送受信モードに、または前記周波数シンセサイザ（１０）を前記校正ユニット（２７）に接続することにより校正モードに、構成可能であること、を特徴とする、請求項９に記載の送受信機（１）。
【請求項１１】
当該送受信機は、受信モードまたは送信モードから校正モードに絶えず切り替わるように構成可能であることを特徴とする、請求項９に記載の送受信機（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＦＳＫ  ＲＦ信号送受信機において、２点変調を用いる周波数シンセサイザを校正する方法に関するものである。
【０００２】
本発明は、さらに、その校正方法を実施するための、２点変調を用いる周波数シンセサイザを備えたＲＦ信号送受信機に関する。
【背景技術】
【０００３】
例えば近距離内での、データまたはコマンドの送受信のために、従来の送受信機は、ＦＳＫ（周波数偏移キーイング）変調を用いている。例えば２．４ＧＨｚ程度の、高いＲＦキャリア周波数の場合には、中間周波数として、特に２００ｋＨｚ以上の、比較的高い帯域幅が選択される。変調信号における変調周波数偏移は、その帯域幅に応じて調整することができる。そのような場合、局部発振器によって提供される基準周波数を用いることが可能であり、それは、それほど精密ではなくてもよく、従って安価であり得る。一方、熱雑音電力が考慮されなければならず、これは、選択された帯域幅に比例する。従って、広帯域の送受信システムは、一般に優れた感度を有しない。
【０００４】
特許文献１は、データ伝送用の２点周波数変調のための周波数シンセサイザについて開示している。この周波数シンセサイザは、低周波位相ロックループ（ＰＬＬ）における可変分周器を制御することによるデータ変調用のシグマデルタ変調器と、高周波変調用のデジタル・アナログ変換器（ＤＡＣ）と、を用いる。このＤＡＣは、デジタル制御ユニットによって調整される可変利得を有し、データの周波数変調のためにデジタル制御信号によって制御される。このデジタル制御信号は、低周波ＰＬＬの変調を、ＤＡＣによって提供される変調と組み合わせるために、シグマデルタ変調器にも伝送される。
【０００５】
このシンセサイザでは、低周波ＰＬＬにおける変調に対して、ＤＡＣを通過した変調信号の相対遅延が変化する。しかしながら、例えば、低周波ＰＬＬによって、およびＤＡＣ変換器によって変調されたデータの、スペクトルの振幅レベルを調整することに関して、この文献では何も開示されていない。従って、データ伝送の状態遷移頻度によっては、望ましくない干渉が生じることがある。また、ＤＡＣ利得を調整することは比較的複雑であり、これが欠点となる。
【０００６】
特許文献２は、データ伝送用の、２点ＦＳＫ変調を用いた周波数シンセサイザのための自己校正方法について開示している。周波数シンセサイザは、電圧制御発振器が配置される第１の低周波位相ロックループ（ＰＬＬ）と、その電圧制御発振器に接続されたデジタル・アナログ変換器を含む高周波アクセス部と、を備える。第１のＰＬＬは、さらに、基準発振器と、基準発振器に接続された位相比較器と、第１のローパスループフィルタと、このシンセサイザからの高周波出力信号に基づく分周信号を位相比較器に供給するように変調器によって制御されるマルチモード分周カウンタと、を含む。電圧制御発振器は、第１の入力において、第１のループフィルタからの第１の制御電圧信号によって、第２の入力において、高周波データを変調するための第２の制御電圧信号によって、制御される。
【０００７】
特許文献２の周波数シンセサイザのための自己校正方法では、ＤＡＣの利得を調整するための、二分法アルゴリズムが記載されている。ＤＡＣ利得を調整するための論理回路を制御する別の比較器において、連続的な電圧比較が実施される。ＤＡＣ利得を校正するためのすべての動作は、第１の低周波ＰＬＬにおける開ループモードで実行される。閉ループ動作中には、電圧ドリフトが生じる。これにより、校正後の閉ループモードでの動作中に、電圧制御発振器の前にフィルタリングされる信号には、電圧差および位相シフトが発生する。また、このシンセサイザの校正は、長い時間を要し、これが欠点となる。
【０００８】
さらに、２点変調を用いた周波数シンセサイザで、２点変調器を校正するための動作を、ループフィルタまたはＤＡＣの出力パワーを最小化することによって実行するものも知られている。校正モードでは、ＤＡＣ利得を制御する最小平均二乗（ＬＭＳ）アルゴリズムによって、ループフィルタの出力電圧も最小化することができる。これは複雑な回路構成を必要とし、これが欠点となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】欧州特許出願公開第０９６１４１２号明細書
【特許文献２】欧州特許第２１７３０２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、本発明の目的は、２点変調を用いた周波数シンセサイザを校正する方法を提供することであり、これは、実装が容易であって、閉ループでの校正を高速で実行することが可能であり、これにより、上記の従来技術の欠点を克服している。
【課題を解決するための手段】
【００１１】
この目的のため、本発明は、独立請求項１に記載の特徴を有する、２点変調を用いた周波数シンセサイザを校正する方法に関するものである。
【００１２】
校正方法の具体的なステップを、従属請求項２〜７で規定している。
【００１３】
この校正方法の１つの利点は、校正方法のステップを実行するときに、シンセサイザの位相ロックループ（ＰＬＬ）は閉状態にあるということにある。これにより、上記の従来技術で開ループ校正において観測される電圧ドリフトは、回避される。
【００１４】
効果的に、必要なのは、２段階の校正フェーズのみである。第１のフェーズでは、励起信号を校正ユニットに供給した後に、シンセサイザのアナログ部において、位相シフトを調整する。第１のフェーズで位相シフトされた信号は、コンスタレーションの同相軸または直交軸のいずれかに、好ましくはＩ軸（コサイン軸）に、戻される。従って、第１のフェーズには、Ｉ軸への射影が含まれる。校正ユニットにおいて位相シフトが論理的に０に戻されたら、第２のフェーズで、二分法アルゴリズムによって、デジタル・アナログ変換器（ＤＡＣ）の利得を調整する。第１のフェーズにおける位相シフトの補正の後に続いて、第２のフェーズでは、ループフィルタ出力信号の極性のみをチェックすることができる。校正ユニットにおけるこの極性チェックによって、ＤＡＣ利得が高すぎるか低すぎるか判断して、それを容易に調整することが可能となる。
【００１５】
効果的に、校正ユニットにおいて入力信号のゼロクロスを制御することにより位相シフトが補正されると、これによって、ＤＡＣ利得の校正のために動作電力を最小化する必要はもはやなくなる。この２段階の校正フェーズによって、ＰＬＬにおけるアクティブノイズ抑制が得られる。
【００１６】
効果的に、２点変調を用いる周波数シンセサイザを備えた送受信機における既存の構成部品が、その周波数シンセサイザの校正のために用いられる。これによって、集積回路構造におけるスペースが節約されるとともに、それらの校正動作のときの回路の全体的な電力消費が削減される。校正された周波数シンセサイザを用いて、Ｂｌｕｅｔｏｏｔｈ（登録商標）通信を実現することが可能である。また、送受信機の動作中に、特にデータ変調中に、シンセサイザを校正することも想定することができる。
【００１７】
本目的のため、本発明は、さらに、この校正方法を実施するための、独立請求項８に記載の特徴を有する、２点変調を用いる周波数シンセサイザを備えたＲＦ信号送受信機に関する。
【００１８】
ＲＦ信号送受信機の具体的な実施形態を、従属請求項９〜１１で規定している。
【００１９】
ＦＳＫ  ＲＦ信号送受信機において２点変調を用いる周波数シンセサイザを校正する方法の、目的、効果、および特徴は、図面を用いた以下の説明において、より明らかになるであろう。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明による校正方法によって校正される、２点変調を用いた周波数シンセサイザを備える送受信機の簡略図を示している。
【図２】図２は、本発明による校正方法の第２のフェーズにおいてＤＡＣ利得を調整するためにループフィルタ出力信号を用いるシンセサイザの部分図である。
【発明を実施するための形態】
【００２１】
以下の説明では、特にＦＳＫ  ＲＦ信号送受信機において校正方法を実施するための、２点変調を用いる周波数シンセサイザの構成要素のうち、本技術分野における当業者に周知のものは、いずれも簡単にのみ記載する。２点ＦＳＫ変調を用いる周波数シンセサイザを備えた送受信機について、主に記載している。
【００２２】
図１は、２点ＦＳＫ変調を用いる周波数シンセサイザ１０を備えたＦＳＫ  ＲＦ信号送受信機１の全体図を示している。通常動作モードでは、送受信機１は、２．４ＧＨｚ程度のキャリア周波数のＦＳＫまたはＧＦＳＫ  ＲＦ信号用の少なくとも１つの送受信アンテナ２０を含む。送受信機１は、さらに、周波数シンセサイザ１０によって出力されてアンテナ２０によって送信される変調信号ＯＵＴのための出力に増幅器（ＰＡ）２２と、アンテナ２０からの信号を受け取る低ノイズ受信増幅器（ＬＮＡ）２１と、を備える。受信増幅器２１で増幅およびフィルタリングされた信号は、少なくとも１つのミキサ２３において、局部発振器（図示せず）によって供給される発振信号ＯＳＣを用いて周波数変換される。ミキサ２３からの出力信号は、単純な中間信号または直交中間信号であって、これらはベースバンド信号であり得る。これらの中間信号を、ローパスフィルタまたはベースバンドフィルタであるＩＦフィルタ２５でフィルタリングする。フィルタリングされた信号を可変利得増幅器（ＶＧＡ）２６で増幅し、それらを通常通りに、到来データ信号を復調するための処理ユニット（図示せず）に供給する。
【００２３】
一般に、フィルタリングおよび増幅された中間信号は、処理ユニットにおいてデジタル変換され、すなわち、基準発振器からのクロック信号によってサンプリングおよびクロッキングされるということに留意すべきである。この基準発振器は、２６ＭＨｚで動作する水晶振動子とすることができ、その後に一連の２分周器が続く。例えば、４つの２分周器を直列に設けることができる（図示せず）。変換後に、さらに、処理ユニットにおいて、サンプルに基づき、コンスタレーションの同相Ｉ軸または直交Ｑ軸のいずれかへの射影を実行することも可能である。この射影は、１つの周波数ビンに対応し、すなわち、半離散フーリエ変換（ＤＦＴ）の１つの周波数に対応する。基準発振器（図示せず）は、周波数シンセサイザ１０のための基準信号Ｒｅｆを供給する。
【００２４】
周波数シンセサイザ１０は、２点ＦＳＫまたはＧＦＳＫ周波数変調を用いたシンセサイザとすることができる。周波数シンセサイザ１０は、主に、低周波またはローパス位相ロックループと、位相ロックループの電圧制御発振器（ＶＣＯ）６に接続された高周波アクセス部と、を備える。高周波アクセス部は、デジタル・アナログ変換器（ＤＡＣ）７を含む。
【００２５】
このような周波数シンセサイザ１０は、位相ロックループに、位相比較器２を含む。この比較器２は、この周波数シンセサイザの一部をなし得る基準発振器（図示せず）からの基準信号Ｒｅｆと、シグマデルタ変調器９からの変調信号と、を受け取る。比較器によって出力されるハイ／ロー比較信号が、チャージポンプ３に供給され、そしてこれは、ローパスフィルタ４であるループフィルタに信号を供給する。図１に示すように、ループフィルタ４からの出力信号を、加算器５において、ＤＡＣ変換器７からの出力信号に加算し、これにより、この場合はバラクタを１つのみ有するＶＣＯ  ６を制御する。一方、加算器５を用いることなく、互いに独立な２つの専用バラクタを並列に有するＶＣＯ  ６を想定することもできる。
【００２６】
ＶＣＯ  ６は、高周波信号ＯＵＴを生成することが可能である。また、高周波信号ＯＵＴは、位相ロックループを閉じるようにシグマデルタ変調器９と双方向接続されているプログラマブル分周器８にも通過する。通常動作では、この周波数シンセサイザによる２点ＦＳＫ変調のため、そして高周波ＦＳＫ変調信号ＯＵＴを供給するために、処理ユニットによってデータ信号データがＤＡＣ  ７およびシグマデルタ変調器９に供給される。信号ＯＵＴのキャリア周波数は、１．２ＧＨｚまたは２．４ＧＨｚに近いものとすることができる。１．２ＧＨｚの周波数の場合は、送受信機１のアンテナによる２．４ＧＨｚのキャリア周波数でのＦＳＫ変調信号の伝送のために、周波数逓倍を実行することもできる。
【００２７】
送受信機１は、さらに、処理ユニット（図示せず）の一部をなし得る校正ユニット２７を備える。周波数シンセサイザ１０のループフィルタ４の出力とＩＦフィルタ２５との間に、第１のマルチプレクサ（ＭＵＸ１）２４が配置される。第１のマルチプレクサ２４は、さらにミキサ２３の出力にも接続されている。周波数シンセサイザを校正する方法の際にループフィルタ４の出力をＩＦフィルタ２５に接続するために、または送受信機１の通常動作モードにおいてミキサ２３の出力をＩＦフィルタ２５に接続するために、校正ユニットによって第１の選択信号Ｓｅｌ１が供給される。さらに、第２のマルチプレクサ（ＭＵＸ２）２９が設けられて、校正方法の際に校正ユニットからＤＡＣ  ７およびシグマデルタ変調器９に励起信号Ｓｄを供給するために、校正ユニット２７からの第２の選択信号Ｓｅｌ２によって制御される。通常動作モードでは、例えばシンセサイザが校正された後に、データ信号データが第２のマルチプレクサ２９を介してＤＡＣ  ７およびシグマデルタ変調器９に供給される。
【００２８】
周波数シンセサイザ１０を校正する方法について、図１および２を参照して以下で説明する。この校正方法は、主に２段階の校正フェーズＰ１とＰ２からなる。校正ユニット２７は、ループフィルタ４の出力をＩＦフィルタ２５に接続するため、ならびに校正ユニット２７をＤＡＣ変換器７およびシグマデルタ変調器９に接続するために、第１と第２の選択信号Ｓｅｌ１およびＳｅｌ２を、２つのマルチプレクサ２４および２９に伝送する。校正ユニットは、周波数シンセサイザを校正するために、主にＤＡＣ  ７を校正するために、励起信号Ｓｄを供給する。励起信号Ｓｄは、例えば２００Ｈｚ程度の、低周波数とすることができるが、しかし、一般に約１００ｋＨｚであるループフィルタ４のカットオフ周波数未満とすることができる。
【００２９】
また、ループフィルタ４は、第１のフェーズＰ１を実行するためにループフィルタ出力信号をデジタル変換する校正ユニット２７の入力に直接接続することもできるということに留意すべきである。そのような場合、校正モードに切り替えるために第１のマルチプレクサ２４は、もはや必要なくなる。
【００３０】
第１の校正フェーズＰ１において、校正ユニットで生成されて主にシグマデルタ変調器９に伝送される励起信号Ｓｄと、ＩＦフィルタ２５およびＶＧＡ増幅器２６を通過して校正ユニット２７で受け取られるループフィルタ４からの出力信号との間で、位相シフトを調整する。この第１のフェーズでは、校正ユニットは、ＤＡＣ  ７に対して、これを非アクティブにするために、ゼロ利得を供給する。
【００３１】
フェーズＰ１において位相シフトを調整するために、コンスタレーションの同相軸または直交軸のいずれかへの射影を実行するためのコアユニット２８が、校正ユニット２７に組み込まれている。また、この射影は、処理ユニットにおいてサンプルに基づいて実行することもできる。この射影は、１つの周波数ビンに対応し、すなわち、半ＤＦＴの１つの周波数に対応する。この場合、ＶＧＡ増幅器２６からの出力信号を、校正ユニットの入力においてサンプリングする。このコアユニット２８は、さらに、規定の時間長のサンプリング時間窓を用いることによりコアによって、入力信号のローパスデジタルフィルタリングを実行することも可能である。これにより、シンセサイザ１０のシグマデルタ変調器で発生するノイズまたは他のストレイノイズも、効率的にフィルタリングされる。
【００３２】
この第１のフェーズＰ１で位相シフトされた信号は、コンスタレーションの同相軸または直交軸のいずれかに、好ましくはＩ軸（コサイン軸）に、戻される。従って、第１のフェーズＰ１には、半ＤＦＴに対応するＩ軸への射影が含まれる。この場合、校正ユニット２７への入力信号のゼロクロスを、励起信号Ｓｄと比較するために、校正ユニットのサブルーチンによってチェックする。これにより、フェーズＰ１の終わりに、可変遅延または位相シフトオフセットを補正する。
【００３３】
なお、送受信機１のＩＦフィルタ２５およびＶＧＡ増幅器２６を、周波数シンセサイザ１０の校正に用いるので、これら２つの要素は、位相ロックループの他の要素よりも大きな遅延または位相シフトを生じるということに留意すべきである。従って、位相シフト調整は、第１のフェーズＰ１で校正ユニット２７において、デジタル的に実施されなければならない。
【００３４】
また、この射影が、校正ユニット２７においてデジタル化された信号で実行されると、観測された励起信号の信号対ノイズ比（ＳＮＲ）においても利得が観測されるということにも留意すべきである。これによっても、Ｑ成分に存在するノイズが、この第１のフェーズの終わりに恒久的に除去されることによって、優れた校正が可能となる。この第１のフェーズＰ１の結果として、位相合わせが最適なＳＮＲで実現される。また、第１のフェーズＰ１ではＤＡＣ  ７が動作していないので、この場合のループフィルタ４の出力における外乱は最大である。従って、第１のフェーズＰ１は、後述のように第２のフェーズＰ２で用いられるリジェクションを最適化するためにも用いられる。
【００３５】
特に校正ユニット２７で生成された励起信号は既知であるので、この信号を、例えば擬似ランダム信号によって変調し、それを等価な変調ベクトル（相関）に射影することが可能である。これによっても、シグマデルタ変調器９で発生したノイズに対するリジェクションは増加する。
【００３６】
第２の校正フェーズＰ２において、ループフィルタ４から出力される信号の符号または極性をチェックすることにより、ＤＡＣ  ７の利得は容易に調整される。この場合、ＤＡＣ  ７を校正するために電力を最小化することは、もはや必要なくなる。正符号または正極性は、校正ユニット２７でのチェックによってループフィルタ４の出力信号は励起信号Ｓｄと同相のものと規定されることを示している。負符号または負極性は、校正ユニット２７でのチェックによってループフィルタ４の出力信号は励起信号Ｓｄに対して１８０°位相シフトされたものと規定されることを示している。
【００３７】
この場合、校正ユニット２７において、二分法アルゴリズムによる調整を実現することが可能である。これは、単にループフィルタ４の出力信号の極性をチェックすることによって、ＤＡＣ利得を調整可能であることを意味する。図２のグラフで示すように、極性が負と規定される場合、これはＤＡＣ  ７の利得が高すぎることを意味するのに対し、極性が正の場合、これはＤＡＣ  ７の利得が低すぎることを意味する。ＤＡＣ  ７の利得の最終的なデジタル値が校正ユニットによって供給されると、この校正方法は終了する。デジタル利得値は７ビットで規定することができる。２段階のフェーズＰ１およびＰ２で周波数シンセサイザを校正する本方法によって、０．４〜５ｍｓの第２のフェーズＰ２で、ＤＡＣ  ７の利得を調整することが可能である。
【００３８】
この校正方法の終了時に、単にマルチプレクサ２４、２９への選択信号Ｓｅｌ１、Ｓｅｌ２を変更することにより、通常動作モードへの切り替えは容易である。校正された周波数シンセサイザを用いて、Ｂｌｕｅｔｏｏｔｈ通信を実現することが可能である。
【００３９】
当然のことながら、既存の送受信機の構成部品の多くを用いて、シンセサイザは校正されるので、集積回路で必要となるスペースの大きな損失はない。さらに、この校正方法は、送受信機において動作中にシンセサイザを校正するためにいつでも開始することが可能であり、このとき、校正は閉ループモードで実施される。この校正は、送信されるデータの変調中であっても絶えず実施することができる。この周波数シンセサイザは、例えば０．１８μｍＣＭＯＳ技術で製造することができる。
【００４０】
以上の説明から、当業者であれば、請求項で規定される本発明の範囲から逸脱することなく、送受信機において２点変調を用いる周波数シンセサイザを校正する方法のいくつかの変形例を考案することができる。同校正方法を用いて、ＰＳＫまたはＢＰＳＫまたはＱＰＳＫ変調を用いるシンセサイザを校正することが考案される可能性がある。送受信機の動作中の任意の時点で、またはプログラムされた時間周期で、変調データ信号の受信モードまたは送信モードから校正モードに切り替えることを想定することが可能である。
【符号の説明】
【００４１】
１      送受信機
２      位相比較器
３      チャージポンプ
４      ループフィルタ
５      加算器
６      電圧制御発振器（ＶＣＯ）
７      デジタル・アナログ変換器（ＤＡＣ）
８      プログラマブル分周器
９      シグマデルタ変調器
１０    周波数シンセサイザ
２０    アンテナ
２１    受信増幅器
２２    増幅器
２３    ミキサ
２４    第１のマルチプレクサ
２５    ＩＦフィルタ
２６    可変利得増幅器（ＶＧＡ）
２７    校正ユニット
２８    コアユニット
２９    第２のマルチプレクサ
ＯＳＣ  発振信号
ＯＵＴ  高周波信号
Ｐ１    校正モードの第１のフェーズ
Ｐ２    校正モードの第２のフェーズ
Ｒｅｆ  基準信号
Ｓｄ    励起信号
Ｓｅｌ１  第１の選択信号
Ｓｅｌ２  第２の選択信号
【図１】
0006267767.tif 000002
【図２】
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