(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
基板の上方に、Ｃｕを主成分とする金属層を形成する金属層形成工程と、
前記金属層の表面上に、３６０℃以下の成膜温度で、ＳｉおよびＮからなる第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層の上に、３６０℃よりも高い成膜温度で、ＳｉおよびＮからなる第２絶縁層を形成する第２絶縁層形成工程と、
前記基板の上方に、前記薄膜トランジスタのチャネル層となる酸化物半導体層を形成するチャネル層形成工程とを含み、
前記第１絶縁層形成工程では、前記第１絶縁層の膜厚が、前記第１絶縁層の膜厚と前記第２絶縁層の膜厚とを加算した膜厚の１０％以下となるように、前記第１絶縁層を形成する
薄膜トランジスタ基板の製造方法。
【請求項２】
前記第２絶縁層形成工程では、３７０℃以上の成膜温度で前記第２絶縁層を形成する
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記第１絶縁層形成工程では、２５０℃以上の成膜温度で前記第１絶縁層を形成する
請求項１または２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記第２絶縁層の水素含有率は、前記第１絶縁層の水素含有率よりも低い
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記金属層は、前記薄膜トランジスタのゲート電極である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶を利用した液晶表示装置または有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子または駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
近年、表示装置用のＴＦＴとして、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴである。
【０００４】
ＴＡＯＳを用いた薄膜トランジスタがマトリクス状に形成されたＴＦＴ基板において、チャネル層の特性を向上させるためには、当該チャネル層、ゲート電極、ソース電極、ドレイン電極および配線の周辺に形成される絶縁層の水素含有量を低減させる必要がある。
【０００５】
特許文献１には、上記電極および配線と絶縁層との密着性を確保しつつ良好なＴＦＴ特性を得るべく、ソース電極またはドレイン電極に接する下側領域のＳｉＯ２層の水素含有率が、当該下側領域の上方に位置する上部領域のＳｉＯ２層の水素含有率よりも大きい半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１３／１７９８３７号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
表示装置に用いられるＴＦＴ基板において、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能を確保するには、絶縁層の水素含有率の低減とともに絶縁層の耐圧向上が必要であるが、これまでは水素含有率を低減しつつ必要な耐圧を確保することが難しいという課題がある。
【０００８】
本開示は、所望のＴＦＴ性能を確保できる薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、薄膜トランジスタ基板の製造方法の一態様は、薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に、Ｃｕを主成分とする金属層を形成する金属層形成工程と、前記金属層の表面上に、３６０℃以下の成膜温度で、ＳｉおよびＮからなる第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層の上に、３６０℃よりも高い成膜温度で、ＳｉおよびＮからなる第２絶縁層を形成する第２絶縁層形成工程と、前記基板の上方に、前記薄膜トランジスタのチャネル層となる酸化物半導体層を形成するチャネル層形成工程とを含むことを特徴とする。
【発明の効果】
【００１０】
本開示によれば、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能が確保された薄膜トランジスタ基板を実現できる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタ基板の断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】ＳｉＮ層の成膜温度と水素濃度およびエッジ欠陥個数との関係を表すグラフである。
【図７Ａ】Ｃｕ金属膜の成膜温度を変えた場合の、Ｃｕ金属膜の結合エネルギー波形を表すグラフである。
【図７Ｂ】Ｃｕ２ＯおよびＣｕＯの結合エネルギー波形を比較した図である。
【図８】ＳｉＮ膜の吸収スペクトルを表すグラフである。
【図９Ａ】３６０℃の成膜温度で成膜された第２ＳｉＮ層を有する薄膜トランジスタの閾値電圧バラツキを表すグラフである。
【図９Ｂ】３９０℃の成膜温度で成膜された第２ＳｉＮ層を有する薄膜トランジスタの閾値電圧バラツキを表すグラフである。
【図１０】第１ＳｉＮ層の膜厚比率と閾値電圧ばらつきとの関係を表すグラフである。
【発明を実施するための形態】
【００１２】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来の半導体装置（ＴＦＴ基板）に関し、以下の問題が生じることを見出した。
【００１３】
大面積および高精細ディスプレイ用のＴＦＴ基板の場合、ＴＦＴのゲート電極との密着性、緻密度および応力などの関係から、ゲート電極に密着する絶縁層としてＳｉおよびＮからなるＳｉＮ（シリコン窒化）層が用いられる。この場合、チャネル層を形成する酸化物半導体の特性改善のためには、ＳｉＮ層内の水素残存量を極力少なくする必要がある。また、ＳｉＮ層の絶縁耐圧を向上させる必要がある。ＳｉＮ層内の水素残存量の低減およびＳｉＮ層の絶縁耐圧の向上の観点から、ＳｉＮ層の成膜温度は、できるだけ高く設定する必要がある。
【００１４】
一方、大面積および高精細ディスプレイ用のＴＦＴ基板には、電極および配線の低抵抗化が必要であるため、各電極や配線にはＣｕを主成分とした金属層が用いられる。このとき、このＣｕ金属層の上に、高温でＳｉＮ層を成膜すると、膜応力による基板の反りおよび温度分布などにより、Ｃｕ金属層の端部異常（逆テーパ形状および欠損など）が発生し易くなる。この端部異常により、ＳｉＮ層に亀裂が入り、層間ショートや絶縁耐圧の低下が発生し易くなり、ＴＦＴの歩留まりが大きく悪化する。
【００１５】
これに対して、ＣＶＤ法によるＳｉＮ層の形成時にＳｉＨ４／Ｎ２Ｏ流量比を変えることでＳｉＮ層の水素含有率を調整する方法、または、Ｃｕ金属層に拡散防止層を形成することで層間ショートを抑制する方法などが考えられる。しかしながら、これまでは、上記方法によりＳｉＮ層の十分な絶縁耐圧が確保されず、また、Ｃｕ金属層の端部異常の発生を完全に抑制することができていない。
【００１６】
そこで、本開示に係る薄膜トランジスタ基板の製造方法は、薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に、Ｃｕを主成分とする金属層を形成する金属層形成工程と、前記金属層の表面上に、３６０℃以下の成膜温度で、ＳｉおよびＮからなる第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層の上に、３６０℃よりも高い成膜温度で、ＳｉおよびＮからなる第２絶縁層を形成する第２絶縁層形成工程と、前記基板の上方に、前記薄膜トランジスタのチャネル層となる酸化物半導体層を形成するチャネル層形成工程とを含む。
【００１７】
これにより、第１ＳｉＮ層を金属層の表面に形成することで金属層の端部異常が抑制されるので層間ショートを低減でき、また、チャネル層の特性に影響を及ぼす第２ＳｉＮ層の水素含有率を低減できる。よって、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能を有する薄膜トランジスタ基板を実現できる。
【００１８】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１９】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
【００２０】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００２１】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００２２】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２および透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００２３】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００２４】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００２５】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００２６】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００２７】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２８】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２９】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００３０】
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００３１】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホールおよび中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００３２】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００３３】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００３４】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄおよびキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００３５】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端および薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０およびソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００３６】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２および３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００３７】
［２．薄膜トランジスタ基板の構成］
次に、本実施の形態に係る薄膜トランジスタ基板１００の構成について、図４を用いて説明する。図４は、本実施の形態に係る薄膜トランジスタ基板１００の断面図である。
【００３８】
薄膜トランジスタ基板１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、絶縁層１５０と、ソース電極１６０ｓおよびドレイン電極１６０ｄと、保護層１７０とを備える。ゲート電極１２０、ゲート絶縁層１３０、酸化物半導体層１４０、絶縁層１５０、ならびに、ソース電極１６０ｓおよびドレイン電極１６０ｄは、薄膜トランジスタを形成する。図４に示すように、薄膜トランジスタ基板１００には、チャネル保護型でボトムゲート型のＴＦＴを備えており、また、トップコンタクト構造が採用されている。
【００３９】
以下、本実施の形態に係る薄膜トランジスタ基板１００の各構成要素について詳述する。
【００４０】
基板１１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラスまたは高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
【００４１】
なお、基板１１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１１０は、リジッド基板ではなく、フレキシブルガラス基板またはフレキシブル樹脂基板等のシート状またはフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層または積層で構成された基板を用いることができる。なお、基板１１０の表面にアンダーコート層を形成してもよい。
【００４２】
ゲート電極１２０は、基板１１０の上方に所定形状で形成された、Ｃｕを主成分とする金属層であり、具体的には、ＣｕまたはＣｕ合金等からなる導電膜の単層構造または多層構造を有している。ゲート電極１２０は、例えば、Ｍｏからなる第１層１２１とＣｕからなる第２層１２２との積層構造を有している。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。薄膜トランジスタ基板１００を、大面積および高精細ディスプレイ用のＴＦＴ基板に適用する場合、各電極および配線の低抵抗化が重要となる。この観点から、ゲート電極１２０の材料として、低抵抗材料であるＣｕを用いている。
【００４３】
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に配置される。本実施の形態において、ゲート絶縁層１３０は、ゲート電極１２０の上方に位置するように配置される。例えば、ゲート絶縁層１３０は、ゲート電極１２０が形成された基板１１０上の全面にゲート電極１２０を覆うように成膜される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００４４】
ゲート絶縁層１３０は、第１ＳｉＮ層１３１と、第２ＳｉＮ層１３２と、シリコン酸化物層１３３とを備える。
【００４５】
第１ＳｉＮ層１３１は、ゲート電極１２０の表面上に形成され、電気絶縁性を有しＳｉおよびＮからなるシリコン窒化物材料で構成された第１絶縁層である。第１ＳｉＮ層１３１の膜厚は、例えば、２０ｎｍである。
【００４６】
第２ＳｉＮ層１３２は、第１ＳｉＮ層１３１の上に形成され、電気絶縁性を有しＳｉおよびＮからなるシリコン窒化物材料から構成された第２絶縁層である。第２ＳｉＮ層１３２の膜厚は、例えば、３２０ｎｍである。
【００４７】
シリコン酸化物層１３３は、第２ＳｉＮ層１３２の上に形成され、電気絶縁性を有するシリコン酸化物材料から構成された第３絶縁層である。シリコン酸化物層１３３の膜厚は、例えば、１０ｎｍである。
【００４８】
なお、ゲート絶縁層全体をシリコン酸化物のみで形成せずに、シリコン窒化物を使用する理由は、以下の通りである。
【００４９】
一般に、シリコン酸化膜は、シリコン窒化膜よりも膜内の水素量（すなわち、水素含有量）を低減することができる。これにより、ゲート絶縁層としてシリコン酸化膜を用いれば酸化物半導体層１４０が取り込む水素量を低減することができ、酸化物半導体層１４０の低抵抗化を抑制することが可能となる。しかしながら、シリコン酸化膜の応力を成膜条件によって制御することは困難であるため、薄膜トランジスタのゲート絶縁層として適応できる程度に緻密なシリコン酸化膜を形成する場合には、シリコン酸化膜の圧縮応力が大きくなることを避けられない。これより、シリコン酸化膜だけでゲート絶縁層全体を形成すると、圧縮応力が大きく、かつ、膜厚も大きいゲート絶縁層が形成されることとなり、基板１１０が反ってしまう。
【００５０】
上記観点から、本実施の形態に係る薄膜トランジスタ基板１００では、シリコン酸化膜よりも緻密な膜質を有し応力の制御が可能なシリコン窒化膜をゲート絶縁層として使用している。ただし、酸化物半導体層１４０と近接する領域において、第２ＳｉＮ層１３２よりも十分薄いシリコン酸化膜で構成されたシリコン酸化物層１３３を配置していることにより、基板１１０の反りが発生しない範囲で酸化物半導体層１４０が取り込む水素量をより低減することが可能となる。
【００５１】
ここで、第２ＳｉＮ層１３２の水素含有率は、第１ＳｉＮ層１３１の水素含有率よりも低い。この関係を実現するため、本実施の形態に係る薄膜トランジスタ基板１００では、第１ＳｉＮ層１３１の成膜温度は、第２ＳｉＮ層１３２の成膜温度より低い。
【００５２】
上述したように、酸化物半導体層１４０の特性改善のためには、ゲート絶縁層内の水素残存量を極力少なくする必要がある。また、ゲート絶縁層の層間絶縁膜としての絶縁耐圧を向上させる必要がある。シリコン窒化膜は、所定の温度領域において、成膜温度が高いほど水素含有率が低く、また、絶縁耐圧が高い。この観点から、シリコン窒化膜の成膜温度は、できるだけ高く設定することが好ましい。
【００５３】
一方、ゲート電極１２０の材料にはＣｕが用いられている。Ｃｕからなるゲート電極１２０の上へのＳｉＮ層の成膜温度が高いほど、膜応力による基板の反りおよび温度分布などにより、電極の端部に異常（逆テーパ形状および欠損など）が発生し易くなる。この端部異常により、ＳｉＮ層に亀裂が入り、ゲート絶縁層１３０の層間ショートや絶縁耐圧の低下が発生し易くなり、ＴＦＴの歩留まりが悪化する。
【００５４】
上記観点から、ゲート電極１２０に近接する第１ＳｉＮ層１３１については、電極の端部異常を回避すべく、第２ＳｉＮ層１３２の成膜温度より低い温度にて成膜している。一方、第２ＳｉＮ層１３２については、水素含有率を低減し絶縁耐圧を確保すべく、第１ＳｉＮ層１３１の成膜温度より高い温度にて成膜している。
【００５５】
なお、第１ＳｉＮ層１３１の膜厚は、第１ＳｉＮ層１３１の膜厚と第２ＳｉＮ層の膜厚とを加算した膜厚の１０％以下であることが好ましい。良好なＴＦＴ特性を確保するためには、酸化物半導体層１４０への水素の拡散を極力抑制することが望ましい。一方、ゲート電極１２０の端部異常を抑制するには、ゲート電極１２０の最表面を第１ＳｉＮ層１３１で覆えばよい。よって、第１ＳｉＮ層１３１に対する第２ＳｉＮ層の膜厚比を高くすることにより、ゲート絶縁層１３０における層間ショートを低減しつつ酸化物半導体層１４０への水素の拡散を抑制できる。よって、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能を有する薄膜トランジスタ基板を実現できる。
【００５６】
酸化物半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００５７】
酸化物半導体層１４０の材料としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料である。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００５８】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００５９】
酸化物半導体層１４０は、薄膜トランジスタ基板１００が有する薄膜トランジスタのチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面および高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックまたはフィルムなどのフレキシブル基板上に容易に形成することができる。
【００６０】
絶縁層１５０は、酸化物半導体層１４０上に配置される。具体的には、絶縁層１５０は、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に成膜される。絶縁層１５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００６１】
本実施の形態において、絶縁層１５０は、酸化物半導体層１４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層１５０は、酸化物半導体層１４０の上方に形成するソース電極１６０ｓおよびドレイン電極１６０ｄをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。
【００６２】
絶縁層１５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００６３】
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層１５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層１４０の性能劣化を抑制できる。さらに、絶縁層１５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層１５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜およびシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００６４】
なお、絶縁層１５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
【００６５】
また、絶縁層１５０には、当該絶縁層１５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層１５０の開口部を介して、酸化物半導体層１４０とソース電極１６０ｓおよびドレイン電極１６０ｄとが接続されている。
【００６６】
ソース電極１６０ｓおよびドレイン電極１６０ｄは、絶縁層１５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層１４０と接続されるように所定形状で形成される。具体的には、ソース電極１６０ｓおよびドレイン電極１６０ｄは、絶縁層１５０上においては基板１１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層１５０に形成された開口部を介して酸化物半導体層１４０に接続されている。絶縁層１５０上におけるソース電極１６０ｓおよびドレイン電極１６０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【００６７】
ソース電極１６０ｓおよびドレイン電極１６０ｄは、導電性材料またはその合金等からなる導電膜の単層構造または多層構造の電極である。ソース電極１６０ｓおよびドレイン電極１６０ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタンまたはクロム等が用いられる。一例として、ソース電極１６０ｓおよびドレイン電極１６０ｄは、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。
【００６８】
保護層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄ上に配置される絶縁膜である。具体的には、保護層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うように絶縁層１５０上に成膜される。保護層１７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００６９】
保護層１７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００７０】
［３．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００の製造方法について、図５Ａおよび図５Ｂを用いて説明する。図５Ａおよび図５Ｂは、本実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【００７１】
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する（金属層形成工程）。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィおよびエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００７２】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏからなる第１層１２１と２００ｎｍのＣｕからなる第２層１２２とをスパッタリングによって順に成膜する。そして、フォトリソグラフィでレジストパターンを形成し、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温でのウェットエッチングによって第１層１２１および第２層１２２を加工することにより、ゲート電極１２０を形成する。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてもよい。また、基板１１０は、例えば、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
【００７３】
次に、図５Ａの（ｂ）に示すように、３６０℃以下の成膜温度で、ゲート電極１２０の表面に第１ＳｉＮ層１３１を形成する（第１絶縁層形成工程）。本実施の形態では、ゲート電極１２０を覆うように、基板１１０上の全面に第１ＳｉＮ層１３１を成膜する。この場合、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シランガス（ＳｉＨ４）、窒素（Ｎ２）およびアンモニア（ＮＨ３）を導入ガスに用いて、３６０℃以下の処理温度で第１ＳｉＮ層１３１を成膜する。本工程におけるＣＶＤ成膜の条件としては、例えば、成膜温度を２９０℃、処理圧力を１００−１５０Ｐａ、Ｎ２流量を６００００−７００００ｓｃｃｍ、ＮＨ３流量を２００００−３００００ｓｃｃｍ、ＳｉＨ４流量を２０００−３０００ｓｃｃｍ、投入パワーを６ｋＷ、成膜時間を１５−１７秒とした。これにより、膜厚が２０ｎｍである第１ＳｉＮ層１３１が形成される。
【００７４】
なお、基板１１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上に第１ＳｉＮ層１３１を成膜する。
【００７５】
次に、図５Ａの（ｃ）に示すように、３６０℃よりも高い成膜温度で、第１ＳｉＮ層１３１の上に第２ＳｉＮ層１３２を形成する（第２絶縁層形成工程）。本実施の形態では、第１ＳｉＮ層１３１を覆うように、第１ＳｉＮ層１３１上の全面に第２ＳｉＮ層１３２を成膜する。この場合、第１絶縁層形成工程と同様に、プラズマＣＶＤ法により、シランガス（ＳｉＨ４）、窒素（Ｎ２）およびアンモニア（ＮＨ３）を導入ガスに用いて、３６０℃よりも高い処理温度で第２ＳｉＮ層１３２を成膜する。本工程におけるＣＶＤ成膜の条件としては、例えば、成膜温度を３９５℃、処理圧力を１００−１５０Ｐａ、Ｎ２流量を６００００−７００００ｓｃｃｍ、ＮＨ３流量を２００００−３００００ｓｃｃｍ、ＳｉＨ４流量を２０００−３０００ｓｃｃｍ、投入パワーを６ｋＷ、成膜時間を２７０−２８０秒とした。これにより、膜厚が３２０ｎｍの第２ＳｉＮ層１３２が形成される。
【００７６】
以下、上記工程にて形成される第１ＳｉＮ層１３１および第２ＳｉＮ層１３２の特性について、図６〜図１０を用いて説明する。
【００７７】
図６は、ＳｉＮ層の成膜温度と水素濃度およびエッジ欠陥個数との関係を表すグラフである。同図において、横軸はプラズマＣＶＤ法によりＳｉＮ層を形成するときの成膜温度（℃）であり、縦軸の左側はＳｉＮ層の水素濃度（／ｃｍ３）であり、縦軸の右側はゲート電極１２０とＳｉＮ層とを積層した場合のゲート電極１２０における欠陥頻度を表すエッジ欠陥個数（個）である。なお、縦軸の右側に示されたエッジ欠陥個数は、ＴＦＴ基板上に形成された１００画素分のＴＦＴのうち、ゲート電極１２０の端部異常に起因してゲート電極が他の電極と短絡したＴＦＴの個数を表している。
【００７８】
図６に示すように、ゲート電極１２０のエッジ欠陥個数は、成膜温度が３６０℃より大きくなると急激に発生している。この現象について、図７Ａおよび図７Ｂを用いて説明する。
【００７９】
図７Ａは、Ｃｕ金属膜の処理温度を変えた場合の、Ｃｕ金属膜の結合エネルギー波形を表すグラフである。具体的には、同図には、処理温度を変化させたＣｕ金属膜の表面におけるＸＰＳ測定波形が示されている。また、図７Ｂは、Ｃｕ２ＯおよびＣｕＯの結合エネルギー波形を比較した図である。
【００８０】
図７Ｂに示すように、Ｃｕ２ＯおよびＣｕＯのＸＰＳ測定波形は、所定の結合エネルギー範囲（９４５ｅＶ−９４０ｅＶ）において、顕著な差異が観測される。つまり、上記所定の結合エネルギー範囲における波形を比較することにより、Ｃｕ金属膜の表面酸化状態が解る。具体的には、Ｃｕ金属膜の表面において、Ｃｕ２Ｏ（Ｃｕ＋）よりもＣｕＯ（Ｃｕ２＋）が多くなるにつれて酸化が進行していると判断できる。この観点で、図７Ａにおける結合エネルギー波形を比較すると、処理温度が３６０℃以下のＣｕ金属膜では、Ｃｕ２Ｏ（Ｃｕ＋）の割合が高く、処理温度が３９５℃のＣｕ金属膜では、ＣｕＯ（Ｃｕ２＋）の割合が急激に高くなることがわかる。
【００８１】
上記のように、処理温度が３６０℃を超えるとＣｕ金属膜表面での酸化が進行することから、Ｃｕを主成分とするゲート電極１２０においても、上層の第１ＳｉＮ層１３１の成膜温度が３６０℃を超えると、ゲート電極１２０の表面においてＣｕの酸化が進行するものと推定される。ゲート電極１２０の表面においてＣｕの酸化が進行すると、特にゲート電極１２０の端部において、Ｃｕ膜の再構成が促進され、エッジ欠陥となる突起部や欠損部が形成されると考えられる。
【００８２】
図６、図７Ａおよび図７Ｂに基づいた上記結果から、第１ＳｉＮ層１３１の成膜温度Ｔ１は３６０℃以下であることが必要である。
【００８３】
なお、第１ＳｉＮ層１３１の成膜温度Ｔ１は２５０℃以上であることが好ましい。第１ＳｉＮ層１３１の成膜によりゲート電極１２０および基板１１０が受ける応力は、第１ＳｉＮ層１３１の成膜温度Ｔ１が低いほど小さい。その反面、第１ＳｉＮ層１３１の成膜温度Ｔ１が低くなるほどゲート電極１２０と第１ＳｉＮ層１３１との結合エネルギーが小さくなり、成膜温度が２５０℃よりも低くなると、密着強度が著しく低下し、第１ＳｉＮ層１３１の膜剥がれが発生する。これにより、第１ＳｉＮ層１３１の形成工程では、２５０℃以上かつ３６０℃以下の成膜温度Ｔ１で第１ＳｉＮ層を形成することが好ましい。
【００８４】
一方、図６に示すように、ＳｉＮ層の水素濃度は、成膜温度が高くなるにつれ低下する。この現象について、図６および図８を用いて説明する。
【００８５】
図８は、ＳｉＮ膜の吸収スペクトルを表すグラフである。なお、図６に示されたＳｉＮ膜の水素濃度は、図８に示すＦＴ−ＩＲ（フーリエ変換赤外分光光度計）により取得されたＳｉＮ膜の吸光度スペクトルにより算出している。具体的には、ＳｉＮ膜のＳｉＨ分子の伸縮振動に由来する吸収帯（２２００−２１００ｃｍ−１）に現れるピーク波形の面積を求めることで、ＳｉＮ膜の水素濃度を算出することが可能である。
【００８６】
酸化物半導体層１４０の特性改善のためには、ゲート絶縁層内の水素残存量を極力少なくする必要がある。また、ゲート絶縁層の層間絶縁膜としての絶縁耐圧を向上させる必要がある。図６に示すようにＳｉＮ層は、所定の温度領域において、成膜温度が高いほど水素含有率が低く、また、絶縁耐圧が高い。この観点から、ＳｉＮ層の成膜温度は、できるだけ高く設定することが好ましい。
【００８７】
ここで、第２ＳｉＮ層１３２の成膜温度Ｔ２を３６０℃より高くすることにより、第２ＳｉＮ層１３２の水素含有率は、第１ＳｉＮ層１３１の水素含有率よりも低くできる。
【００８８】
さらには、第２ＳｉＮ層１３２の成膜温度Ｔ２は３７０℃以上であることが好ましい。大面積および高精細ディスプレイ用のＴＦＴ基板では、薄膜トランジスタの特性ばらつきを抑制することが必要となる。特に、薄膜トランジスタの閾値電圧Ｖｔｈのばらつき範囲であるΔＶｔｈを所定値以下とすることが要求される。このΔＶｔｈを所定値以下とするため、第２ＳｉＮ層１３２の水素濃度は、２．０×１０２１／ｃｍ３以下であることが好ましい。図６のグラフから、水素濃度が２．０×１０２１／ｃｍ３以下となる成膜温度Ｔ２としては、３７０℃以上であることが要求される。
【００８９】
図９Ａは、３６０℃の成膜温度で成膜された第２ＳｉＮ層を有する薄膜トランジスタの閾値電圧バラツキを表すグラフであり、図９Ｂは、３９０℃の成膜温度で成膜された第２ＳｉＮ層を有する薄膜トランジスタの閾値電圧バラツキを表すグラフである。図９Ａおよび図９Ｂを比較すると、第２ＳｉＮ層１３２が３９０℃の成膜温度で成膜された場合の薄膜トランジスタのほうが、閾値電圧値のバラツキが小さいことがわかる。
【００９０】
以上のように、第２ＳｉＮ層１３２を形成する工程では、３７０℃以上の成膜温度で第２ＳｉＮ層１３２を形成することが好ましい。これにより、薄膜トランジスタの閾値電圧のばらつきが抑制され、所望の性能を確保できる。
【００９１】
なお、第１ＳｉＮ層１３１の膜厚は、第１ＳｉＮ層１３１の膜厚と第２ＳｉＮ層の膜厚とを加算した膜厚の１０％以下であることが好ましい。
【００９２】
図１０は、第１ＳｉＮ層の膜厚比率と閾値電圧ばらつきとの関係を表すグラフである。図１０の横軸は、第１ＳｉＮ層１３１の膜厚と第２ＳｉＮ層１３２の膜厚とを加算した膜厚に対する第１ＳｉＮ層１３１の膜厚比率（％）である。また、縦軸は正バイアス温度ストレス（ＰＢＴＳ）試験後の薄膜トランジスタの閾値電圧のばらつきを示すΔＶｔｈ変化量（Ｖ）である。
【００９３】
なお、図１０に示す第１ＳｉＮ層１３１の膜厚比率では、第１ＳｉＮ層１３１と第２ＳｉＮ層１３２との合計膜厚を３４０ｎｍと固定し、また、シリコン酸化物層１３３の膜厚を１０ｎｍと固定し、第１ＳｉＮ層１３１と第２ＳｉＮ層１３２との膜厚比率を変化させている。また、ＰＢＴＦ試験のストレス条件は、温度が９０度、ゲート−ソース間電圧が＋２０Ｖ、ドレイン−ソース間電圧が０Ｖ、時間が２０００秒である。また、ＰＢＴＳ試験の測定条件は、ドレイン−ソース間電圧が５Ｖ、ゲート−ソース間電圧の範囲が−１０Ｖ〜＋１０Ｖ、ステップが０．１Ｖである。なお、ＰＢＴＳ試験の対象となるＴＦＴ基板のチャネル幅およびチャネル長は、ともに１２μｍである。また、基板の左下端の座標（Ｘ，Ｙ）を（０，０）で表したときに、測定位置は、Ｘ座標が１４００ｍｍ〜２４００ｍｍの範囲で、かつ、Ｙ座標が９６０ｍｍである。
【００９４】
図１０に示すように、第１ＳｉＮ層１３１の膜厚比率が１０％以下の範囲では、ΔＶｔｈ変化量（Ｖ）は、０．５Ｖ以下となっているが、第１ＳｉＮ層１３１の膜厚比率が１０％を超えると、当該膜厚比率の増加とともにΔＶｔｈ変化量（Ｖ）が増加する。
【００９５】
良好なＴＦＴ特性を確保するためには、酸化物半導体層１４０への水素の拡散を極力抑制することが望ましい。一方、ゲート電極１２０の端部異常を抑制するには、ゲート電極１２０の最表面を第１ＳｉＮ層１３１で覆えばよい。よって、水素含有率が高い第１ＳｉＮ層１３１に対して、水素含有率が低い第２ＳｉＮ層の膜厚比を高くすることにより、ゲート絶縁層１３０の水素含有率を低減できる。よって、ゲート絶縁層１３０における層間ショートを低減しつつ酸化物半導体層１４０への水素の拡散を抑制できる。よって、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能を有する薄膜トランジスタ基板を実現できる。
【００９６】
図５Ａに戻り、本実施の形態に係る薄膜トランジスタ基板１００の製造方法について、説明する。
【００９７】
次に、図５Ａの（ｄ）に示すように、第２ＳｉＮ層１３２上にシリコン酸化物層１３３を形成する（第３絶縁層形成工程）。この場合、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シランガス（ＳｉＨ４）、アルゴン（Ａｒ）および窒素（Ｎ２）を導入ガスに用いて、シリコン酸化物層１３３を成膜する。本工程におけるＣＶＤ成膜の条件としては、例えば、Ａｒ流量を８００００−９００００ｓｃｃｍ、Ｎ２流量を４００００−５００００ｓｃｃｍ、ＳｉＨ４流量を１０００−２０００ｓｃｃｍ、投入パワーを６ｋＷ、成膜時間を４０秒とした。これにより、膜厚が１０ｎｍのシリコン酸化物層１３３が形成される。
【００９８】
なお、上述した第１〜第３絶縁層形成工程は、連続して行われる。つまり、プラズマＣＶＤ装置を用いて第１ＳｉＮ層１３１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、第２ＳｉＮ層１３２およびシリコン酸化物層１３３の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【００９９】
次に、図５Ａの（ｅ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィおよびエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。
【０１００】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【０１０１】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）および界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【０１０２】
次に、図５Ａの（ｆ）に示すように、酸化物半導体層１４０上に絶縁層１５０を形成する。本実施の形態では、酸化物半導体層１４０を覆うようにしてゲート絶縁層１３０上の全面に絶縁層１５０を成膜する。
【０１０３】
絶縁層１５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）および亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜する。
【０１０４】
次に、図５Ｂの（ａ）に示すように、酸化物半導体層１４０の領域の一部を露出させるように、絶縁層１５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法およびエッチング法によって絶縁層１５０の一部をエッチング除去することによって、ソースコンタクト領域およびドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
【０１０５】
例えば、絶縁層１５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）および酸素ガス（Ｏ２）を用いることができる。
【０１０６】
次に、図５Ｂの（ｂ）および（ｃ）に示すように、酸化物半導体層１４０の上記領域に接続されるソース電極１６０ｓおよびドレイン電極１６０ｄを形成する。例えば、絶縁層１５０に形成したコンタクトホールを埋めるようにして、絶縁層１５０上に所定形状のソース電極１６０ｓおよびドレイン電極１６０ｄを形成する。
【０１０７】
本実施の形態では、ソース電極１６０ｓおよびドレイン電極１６０ｄとして、ＭｏＷ膜の単層構造の電極を形成する。この場合、まず、図５Ｂの（ｂ）に示すように、絶縁層１５０のコンタクトホールを埋めるようにして絶縁層１５０上に、ＭｏＷ膜１６０をスパッタリング法によって成膜する。その後、図５Ｂの（ｃ）に示すように、フォトリソグラフィ法およびウェットエッチング法によって、ＭｏＷ膜をパターニングする。これにより、所定形状のソース電極１６０ｓおよびドレイン電極１６０ｄを形成することができる。
【０１０８】
なお、ＭｏＷ膜のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）および有機酸を混合した薬液を用いることができる。
【０１０９】
最後に、図５Ｂの（ｄ）に示すように、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に保護層１７０を形成する。本実施の形態では、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うようにして絶縁層１５０上の全面に保護層１７０を成膜する。
【０１１０】
保護層１７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）および亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【０１１１】
以上のようにして、図４に示す構成の薄膜トランジスタ基板１００を製造することができる。
【０１１２】
［４．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板１００の製造方法は、基板１１０の上方に、Ｃｕを主成分とするゲート電極１２０を形成する金属層形成工程と、ゲート電極１２０の表面上に、３６０℃以下の成膜温度Ｔ１で、ＳｉおよびＮからなる第１ＳｉＮ層１３１を形成する第１絶縁層形成工程と、第１ＳｉＮ層の上に、３６０℃よりも高い成膜温度Ｔ２で、ＳｉおよびＮからなる第２ＳｉＮ層１３２を形成する第２絶縁層形成工程と、基板１１０の上方に、ＴＦＴのチャネル層となる酸化物半導体層１４０を形成するチャネル層形成工程とを含む。
【０１１３】
本実施の形態に係る薄膜トランジスタ基板１００では、シリコン酸化膜よりも緻密な膜質を有し応力の制御が可能なシリコン窒化膜をゲート絶縁層として使用している。酸化物半導体層１４０の特性改善のためには、ゲート絶縁層１３０内の水素残存量を極力少なくする必要がある。また、ゲート絶縁層１３０の層間絶縁膜としての絶縁耐圧を向上させる必要がある。シリコン窒化膜は、所定の温度領域において、成膜温度が高いほど水素含有率が低く、また、絶縁耐圧が高い。この観点から、シリコン窒化膜の成膜温度は、できるだけ高く設定することが好ましい。
【０１１４】
一方、ゲート電極１２０の材料にはＣｕが用いられている。Ｃｕからなるゲート電極１２０の上へのＳｉＮ層の成膜温度が高いほど、膜応力による基板の反りおよび温度分布などにより、電極の端部に異常（逆テーパ形状および欠損など）が発生し易くなる。この端部異常により、ＳｉＮ層に亀裂が入り、ゲート絶縁層１３０の層間ショートや絶縁耐圧の低下が発生し易くなり、ＴＦＴの歩留まりが悪化する。
【０１１５】
上記観点から、ゲート電極１２０に近接する第１ＳｉＮ層１３１については、電極の端部異常を回避すべく、第２ＳｉＮ層１３２の成膜温度より低い温度にて成膜する。一方、第２ＳｉＮ層１３２については、水素含有率を低減し絶縁耐圧を確保すべく、第１ＳｉＮ層１３１の成膜温度より高い温度にて成膜する。
【０１１６】
これにより、酸化物半導体層１４０に影響するゲート絶縁層１３０の水素含有率を低減できるとともにゲート絶縁層１３０の耐圧を向上できるので、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能が確保された薄膜トランジスタ基板を実現できる。
【０１１７】
また、例えば、第２絶縁層形成工程では、３７０℃以上の成膜温度Ｔ２で第２ＳｉＮ層１３２を形成してもよい。
【０１１８】
大面積および高精細ディスプレイ用のＴＦＴ基板では、薄膜トランジスタの特性ばらつきを抑制することが必要となる。特に、薄膜トランジスタの閾値電圧Ｖｔｈのばらつきを小さくすることが要求される。このため、第２ＳｉＮ層１３２の水素濃度は、２．０×１０２１／ｃｍ３以下であることが好ましく、この水素濃度条件を満たす成膜温度としては、３７０℃以上であることが要求される。これにより、薄膜トランジスタの閾値電圧のばらつきが抑制され、所望の性能を確保できる。
【０１１９】
また、例えば、第１絶縁層形成工程では、２５０℃以上の成膜温度Ｔ１で第１ＳｉＮ層１３１を形成してもよい。
【０１２０】
第１ＳｉＮ層１３１の成膜温度が低くなるほどゲート電極１２０と第１ＳｉＮ層１３１との結合エネルギーが小さくなる。これに対し、本構成によれば、ゲート電極１２０と第１ＳｉＮ層１３１との密着強度が確保されるので、第１ＳｉＮ層１３１の膜剥がれを防止できる。
【０１２１】
また、例えば、第１絶縁層形成工程では、第１ＳｉＮ層１３１の膜厚が、第１ＳｉＮ層１３１の膜厚と第２ＳｉＮ層１３２の膜厚とを加算した膜厚の１０％以下となるように、第１ＳｉＮ層を形成してもよい。
【０１２２】
良好なＴＦＴ特性を確保するためには、酸化物半導体層１４０への水素の拡散を極力抑制することが望ましい。一方、ゲート電極１２０の端部異常を抑制するには、ゲート電極１２０の最表面を第１ＳｉＮ層１３１で覆えばよい。よって、第１ＳｉＮ層１３１に対する第２ＳｉＮ層の膜厚比を高くすることにより、ゲート絶縁層１３０における層間ショートを低減しつつ酸化物半導体層１４０への水素の拡散を抑制できる。よって、ＴＦＴ特性のばらつきや寿命などに関する所望のＴＦＴ性能を有する薄膜トランジスタ基板を実現できる。
【０１２３】
また、例えば、第２ＳｉＮ層の水素含有率は、第１ＳｉＮ層の水素含有率よりも低い。
【０１２４】
これにより、ゲート電極１２０表面の端部異常を抑制しつつ、酸化物半導体層１４０に近接する領域の水素含有率を低減することが可能となる。
【０１２５】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１２６】
そこで、以下では、他の実施の形態を例示する。
【０１２７】
例えば、上記の実施の形態では、Ｃｕを主成分とする金属層がゲート電極１２０である態様を例示したが、これに限られない。上記金属層は、例えば、ソース電極１６０ｓまたはドレイン電極１６０ｄであってもよく、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に形成される保護層１７０が、ＳｉおよびＮからなる第１絶縁層および第２絶縁層の積層構造を有していてもよい。また、上記金属層は、薄膜トランジスタ基板の上に形成されるその他の配線であってもよい。これらの場合には、各電極または配線の表面における端部異常を抑制しつつ、酸化物半導体層１４０に近接する領域の水素含有率を低減することが可能となる。
【０１２８】
また、上記の実施の形態では、薄膜トランジスタがボトムゲート型である例について示したが、トップゲート型でもよい。トップゲート型の構成においても、Ｃｕを主成分とする金属層を、ゲート電極、ソース電極、ドレイン電極、およびその他の配線の少なくともいずれかに適用することが可能である。
【０１２９】
また、上記の実施の形態では、第１ＳｉＮ層１３１および第２ＳｉＮ層１３２の成膜方式として、プラズマＣＶＤ法を例示したが、これに限られない。第１ＳｉＮ層１３１および第２ＳｉＮ層１３２の成膜方式としては、例えば、スパッタ法なども適用が可能である。第１ＳｉＮ層１３１および第２ＳｉＮ層１３２の成膜工程では、水素含有率に最も影響するパラメータは成膜温度であり、当該成膜温度はシリコン窒化物材料に起因するパラメータである。つまり、第１ＳｉＮ層１３１および第２ＳｉＮ層１３２の成膜方式は、特定の成膜方式には限定されない。
【０１３０】
また、上記の実施の形態では、酸化性処理としてＮ２Ｏプラズマ処理を例に上げて説明したが、これに限らない。Ｎ２Ｏの代わりに酸素ガス（Ｏ２）を用いた酸素プラズマ処理でもよい。これにより、例えば、シリコン酸化膜の成膜ガスとして、シランガスと酸素ガスとを用いる場合は、酸素ガスを用いた酸素プラズマ処理を行うことで、成膜とプラズマ処理とを同一チャンバー内で連続的に実施することができる。したがって、装置の簡略化および低コスト化などの生産上の利便性を高めることができる。
【０１３１】
また、プラズマ処理ではなく、酸化性のガスを用いたガス処理、あるいは、所定の温度で加熱を行う加熱処理（アニール処理）を酸化性処理として実施してもよい。また、酸化性処理のパラメータと薄膜トランジスタの閾値Ｖｔｈとの関係は、線形関係以外の関係であってもよい。
【０１３２】
また、例えば、上記の実施の形態では、絶縁層１５０と保護層１７０とが、ともにシリコン酸化膜から構成される例について示したが、これに限らない。例えば、絶縁層１５０および保護層１７０は、例えば、酸化アルミニウム膜などの酸化膜から構成されてもよい。
【０１３３】
また、例えば、上記の実施の形態では、絶縁層１５０が１層構造である例について示したが、これに限らない。絶縁層１５０は、２層以上の酸化膜を含んでもよい。
【０１３４】
また、例えば、上記の実施の形態では、薄膜トランジスタ基板１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ基板１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１３５】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面および高精細の表示装置に適している。
【０１３６】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
【０１３７】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１３８】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはの均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１３９】
本開示に係る薄膜トランジスタ基板の製造方法は、酸化物半導体を用いた薄膜トランジスタ基板の製造方法、および、薄膜トランジスタ基板を用いた有機ＥＬ表示装置などの表示装置の製造方法に利用することができる。
【符号の説明】
【０１４０】
１０    有機ＥＬ表示装置
２０、１００    薄膜トランジスタ基板（ＴＦＴ基板）
２１    バンク
３０    画素
３０Ｂ、３０Ｇ、３０Ｒ    サブ画素
３１    画素回路
３２、３３    薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ    ドレイン電極
３２ｇ、３３ｇ、１２０    ゲート電極
３２ｓ、３３ｓ、１６０ｓ    ソース電極
３４    キャパシタ
４０    有機ＥＬ素子
４１    陽極
４２    ＥＬ層
４３    陰極
５０    ゲート配線
６０    ソース配線
７０    電源配線
１１０    基板
１２１    第１層
１２２    第２層
１３０    ゲート絶縁層
１３１    第１ＳｉＮ層
１３２    第２ＳｉＮ層
１３３    シリコン酸化物層
１４０    酸化物半導体層
１５０    絶縁層
１６０    ＭｏＷ膜
１７０    保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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