(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上の導電膜と、
を有し、
前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成され、前記ビアホール内がろう材で充填されていることを特徴とする半導体装置。
【請求項２】
前記導電膜に電気的に接続された前記表面上の第１の配線層と、
前記導電膜に電気的に接続された前記裏面上の第２の配線層と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板と前記導電膜との間の複数箇所に前記孔が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導電膜の平面視で前記ビアホールから離間した部分に前記孔に連通する開口部が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
基板の表面上に導電膜を形成する工程と、
前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成する工程と、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成し、前記ビアホール内をろう材で充填する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記導電膜に電気的に接続される第１の配線層を前記表面上に形成する工程と、
前記導電膜に電気的に接続される第２の配線層を前記裏面上に形成する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記孔を形成する工程は、前記導電膜を形成する工程の前に、犠牲層を前記表面上に形成する工程を有し、
前記導電膜は、前記犠牲層の一部が前記表面上方の空間に露出するように形成し、
前記ビアホールは、前記犠牲層の一部が前記ビアホール内の空間に露出するように形成し、
前記孔を形成する工程は、前記導電膜及び前記ビアホールの形成後に、前記犠牲層を除去する工程を有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、モノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）が開発されている。ＭＭＩＣは、トランジスタが作製された基板上にインピーダンス整合に用いられる抵抗器、容量及び配線等が設けられた回路であり、ＭＭＩＣによれば、回路面積の大幅な削減、増幅器の小型化、製造工数の削減及び製造コストの削減等が可能となる。
【０００３】
ＭＭＩＣの基板にビアホールが形成され、このビアホールを通じて、表面に形成された配線層と裏面に形成された配線層とが互いに接続されることがある。このようなＭＭＩＣは、ろう材が設けられた実装基板に実装されて用いられる。また、ビアホールを備えたＭＭＩＣの製造方法の従来の一例では、基板にビアホールを形成し、ビアホールを塞ぐビアパッドを形成している。しかしながら、この方法で製造されたＭＭＩＣには、実装基板への実装後に所望の特性を得ることが困難であるという問題点がある。これは、実装の際に、ビアパッドが剥離したり、ろう材がビアホール内に十分に充填されなかったりするためである。
【０００４】
このような問題点を解決するためにビアパッドに開口部を形成する従来の技術も知られている。しかしながら、ビアパッドに開口部を形成すると、実装の際に、ビアパッドを通じてろう材がビアパッドの表面まで濡れ広がることがある。ろう材がビアパッドの表面まで濡れ広がると排熱性及び抵抗値が変化してしまう。また、濡れ広がりの程度を制御することは非常に困難である。更に、開口部の形成に伴って高周波動作時のビア配線層のインダクタが大きくなる。ビアホールがトランジスタのソースの接地に用いられる場合、インダクタの上昇は、最大利得、最大発振周波数等の低下につながる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２７４１７９号公報
【特許文献２】特開２０１１−８２５３１号公報
【特許文献３】特開平３−２１８６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、実装に伴う特性の変動を抑制することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
半導体装置の一態様には、基板と、前記基板の表面上の導電膜と、が含まれる。前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成され、前記ビアホール内がろう材で充填されている。
【０００８】
半導体装置の製造方法の一態様では、基板の表面上に導電膜を形成し、前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成し、前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成し、前記ビアホール内をろう材で充填する。
【発明の効果】
【０００９】
上記の半導体装置等によれば、適切な導電膜及び孔が形成されるため、実装に伴う特性の変動を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】第１の実施形態に係る半導体装置の実装後の状態を示す図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図５Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を工程順に示す図である。
【図６】第２の実施形態に係る半導体装置の構成を示す図である。
【図７Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図８Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図８Ｂ】図８Ａに引き続き、半導体装置の製造方法を工程順に示す図である。
【図９】第２の実施形態に係る半導体装置の効果の一例を示す図である。
【図１０】第３の実施形態に係る半導体装置の構成を示す図である。
【図１１Ａ】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１Ｂ】図１１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１２】第３の実施形態に係る半導体装置の製造方法を工程順に示す図である。
【図１３】シミュレーションの対象とした構造を示す断面図である。
【図１４】シミュレーションの結果を示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１２】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＭＭＩＣの一例である。図１は、第１の実施形態に係る半導体装置の構成を示す図である。図１（ａ）は第１の実施形態の要素の一部のレイアウトを示し、図１（ｂ）は図１（ａ）中のＩ−Ｉ線に沿った断面を示し、図１（ｃ）は図１（ａ）中のＩＩ−ＩＩ線に沿った断面を示す。
【００１３】
第１の実施形態に係る半導体装置１００には、図１に示すように、基板１０１並びに基板１０１の表面上のビアパッド１０３及び配線層１０４が含まれる。例えば、配線層１０４はビアパッド１０３の一部に乗り上げるように形成されている。基板１０１に、基板１０１の表面から裏面まで貫通するビアホール１１１が形成されている。ビアホール１１１はビアパッド１０３により塞がれている。つまり、ビアホール１１１の表面側の輪郭がビアパッド１０３の輪郭の内側にある。基板１０１とビアパッド１０３との間に、ビアホール１１１内の空間と基板１０１の表面上方の空間とを繋ぐ孔１２０が形成されている。孔１２０の一端がビアホール１１１に達し、孔１２０の他端がビアパッド１０３の縁に達している。つまり、エアブリッジ構造が設けられている。また、ビアパッド１０３の裏面に、孔１２０に繋がる段差１１７が形成されている。基板１０１の裏面上及びビアホール１１１の側面上にシード層１１２が形成され、シード層１１２上に配線層１１５が形成されている。シード層１１２及び配線層１１５がビアパッド１０３の裏面に接している。つまり、配線層１０４と配線層１１５とが電気的に接続されている。
【００１４】
基板１０１は、例えばＧａＡｓ基板、Ｓｉ基板等の半導体基板である。ビアパッド１０３、配線層１０４及び配線層１１５の材料には、例えばＡｕ等の金属が用いられる。シード層１１２は、例えばＴｉ膜及びその上のＡｕ膜を含む。孔１２０の高さは、例えば１μｍ程度〜１０μｍ程度である。例えば、基板１０１の表面に形成されたトランジスタのソースに配線層１０４が接続され、配線層１１５が接地される。ビアパッド１０３は導電膜の一例であり、配線層１０４は第１の配線層の一例であり、配線層１１５は第２の配線層の一例である。
【００１５】
この半導体装置１００は、例えば、実装基板に実装される。実装の際には、ろう材が設けられた実装基板を準備し、実装基板を加熱してろう材を溶融させ、溶融したろう材がビアホール１１１内に収まるように半導体装置１００を実装基板上に載置する。そして、冷却によりろう材を凝固させる。例えば、ろう材の量はビアホール１１１の容量よりも多めにしておく。
【００１６】
図２は、上記のような実装後の半導体装置１００の状態を示す図である。図２（ａ）は、図１（ａ）と同様に、要素の一部のレイアウトを示し、図２（ｂ）は図２（ａ）中のＩ−Ｉ線に沿った断面を示し、図２（ｃ）は図２（ａ）中のＩＩ−ＩＩ線に沿った断面を示す。上記のような実装では、図２に示すように、ＡｕＳｎ合金等のろう材５０２がビアホール１１１を満たす共に、孔１２０内にも入り込む。このとき、ビアホール１１１内の空間に存在していた空気は孔１２０を通じて基板１０１の表面上方の空間に抜ける。従って、実装に伴うビアパッド１０３の剥離は生じず、ビアホール１１１内の空間がろう材５０２により十分に満たされる。このため、所望の伝導性及び伝熱性を得ることができる。
【００１７】
孔１２０が、ビアホール１１１の上方ではなく、基板１０１とビアパッド１０３との間に形成されているため、ビアホール１１１内に収まりきれないろう材５０２が孔１２０内に入り込んでも、ビアパッド１０３の表面には達しない。孔１２０内のろう材５０２は、配線層１１５と配線層１０４との間を流れる電流にほとんど影響を及ぼさない。このため、載置されてからの保持時間及びろう材５０２の量等のばらつきにより、孔１２０内に入り込むろう材５０２の量にばらつきが生じたとしても、そのことは問題とならない。また、ビアパッド１０３のビアホール１１１直上の部分に孔が形成されていないため、このような孔の存在に伴うインダクタの上昇は生じない。
【００１８】
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図４Ａ乃至図４Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５Ａ乃至図５Ｂは、第１の実施形態に係る半導体装置の製造方法を工程順に示す図である。図３Ａ乃至図３Ｃは、図１（ａ）中のＩ−Ｉ線に沿った断面を示し、図４Ａ乃至図４Ｃは、図１（ａ）中のＩＩ−ＩＩ線に沿った断面を示し、図５Ａ乃至図５Ｂは、図１（ａ）と同様に、要素の一部のレイアウトを示す。
【００１９】
先ず、図３Ａ（ａ）、図４Ａ（ａ）及び図５Ａ（ａ）に示すように、基板１０１上に犠牲層１０２を形成する。犠牲層１０２としては、例えば有機樹脂膜を形成する。犠牲層１０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層１０２は、孔１２０を形成する予定の領域及びこの両端に繋がる領域に形成する。
【００２０】
次いで、図３Ａ（ｂ）、図４Ａ（ｂ）及び図５Ａ（ｂ）に示すように、ビアパッド１０３を、犠牲層１０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド１０３は犠牲層１０２のビアホール１１１とは反対側の端部がビアパッド１０３の外側に露出するように形成される。ビアパッド１０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド１０３は、例えば蒸着及びエッチングにより形成することができる。
【００２１】
その後、図３Ａ（ｃ）、図４Ａ（ｃ）及び図５Ａ（ｃ）に示すように、基板１０１上にビアパッド１０３と接する配線層１０４を形成する。配線層１０４は、例えばビアパッド１０３の一部に乗り上げるように形成する。配線層１０４は、例えば蒸着及びエッチングにより形成することができる。
【００２２】
続いて、図３Ａ（ｄ）、図４Ａ（ｄ）及び図５Ａ（ｄ）に示すように、基板１０１にビアホール１１１を、ビアホール１１１から犠牲層１０２の一部及びビアパッド１０３の一部が露出するように形成する。ビアホール１１１は、例えば裏面からのドライエッチングにより形成することができる。
【００２３】
次いで、図３Ｂ（ｅ）及び図４Ｂ（ｅ）に示すように、基板１０１の裏面上、ビアホール１１１の側面上、並びに犠牲層１０２及びビアパッド１０３のビアホール１１１から露出した面上に、シード層１１２を形成する。シード層１１２は、例えばスパッタリング法により形成することができる。シード層１１２の形成では、Ｔｉ膜を形成し、その上にＡｕ膜を形成する。
【００２４】
その後、図３Ｂ（ｆ）及び図４Ｂ（ｆ）に示すように、シード層１１２上にネガ型フォトレジスト層１１３を形成する。
【００２５】
続いて、図３Ｂ（ｇ）、図４Ｂ（ｇ）及び図５Ｂ（ｅ）に示すように、ネガ型フォトレジスト層１１３上にマスク１１４を形成する。マスク１１４は、例えば、平面視で、シード層１１２のビアホール１１１の側面上の部分よりも内側に形成する。
【００２６】
次いで、ネガ型フォトレジスト層１１３の露光を行い、マスク１１４を除去し、ネガ型フォトレジスト層１１３の現像を行う。この結果、図３Ｂ（ｈ）及び図４Ｂ（ｈ）に示すように、ネガ型フォトレジスト層１１３のマスク１１４により覆われていた部分が除去され、マスク１１４により覆われていなかった部分が残存する。
【００２７】
その後、ネガ型フォトレジスト層１１３をマスクとしてシード層１１２のイオンミリングを行うことにより、図３Ｃ（ｉ）及び図４Ｃ（ｉ）に示すように、シード層１１２の、犠牲層１０２及びビアパッド１０３のビアホール１１１側の面上の部分に開口部１１６を形成する。開口部１１６から、犠牲層１０２の一部及びビアパッド１０３の一部が露出する。
【００２８】
続いて、図３Ｃ（ｊ）及び図４Ｃ（ｊ）に示すように、シード層１１２上、及びビアパッド１０３の開口部１１６から露出している面上に配線層１１５を形成する。配線層１１５は、例えば電解めっき法により形成することができる。このとき、犠牲層１０２の開口部１１６から露出している面上に配線層１１５は形成されない。
【００２９】
次いで、図３Ｃ（ｋ）、図４Ｃ（ｋ）及び図５Ｂ（ｆ）に示すように、ビアパッド１０３の縁及びビアホール１１１を通じて犠牲層１０２を除去することにより、孔１２０を形成する。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＭＭＩＣの一例である。図６は、第２の実施形態に係る半導体装置の構成を示す図である。図６（ａ）は第２の実施形態の要素の一部のレイアウトを示し、図６（ｂ）は図６（ａ）中のＩ−Ｉ線に沿った断面を示す。
【００３１】
第２の実施形態に係る半導体装置２００には、図６に示すように、基板１０１並びに基板１０１の表面上のビアパッド２０３及び配線層１０４が含まれる。例えば、配線層１０４はビアパッド２０３の一部に乗り上げるように形成されている。基板１０１に、基板１０１の表面から裏面まで貫通するビアホール１１１が形成されている。ビアホール１１１はビアパッド２０３により塞がれている。つまり、ビアホール１１１の表面側の輪郭がビアパッド２０３の輪郭の内側にある。ビアパッド２０３には、平面視でビアホール１１１から離間した開口部２０５が形成されている。基板１０１とビアパッド２０３との間に、ビアホール１１１内の空間と基板１０１の表面上方の空間とを繋ぐ孔２２０が形成されている。孔２２０の一端がビアホール１１１に達し、孔２２０の他端が開口部２０５に達している。つまり、エアブリッジ構造が設けられている。また、ビアパッド２０３の裏面に、孔２２０に繋がる段差１１７が形成されている。基板１０１の裏面上及びビアホール１１１の側面上にシード層１１２が形成され、シード層１１２上に配線層１１５が形成されている。シード層１１２及び配線層１１５がビアパッド２０３の裏面に接している。つまり、配線層１０４と配線層１１５とが電気的に接続されている。
【００３２】
ビアパッド２０３の材料には、例えばＡｕ等の金属が用いられる。孔２２０の高さは、例えば１μｍ程度〜１０μｍ程度である。例えば、基板１０１の表面に形成されたトランジスタのソースに配線層１０４が接続され、配線層１１５が接地される。ビアパッド２０３は導電膜の一例であり、配線層１０４は第１の配線層の一例であり、配線層１１５は第２の配線層の一例である。
【００３３】
この半導体装置２００によっても、第１の実施形態に係る半導体装置１００と同様の効果が得られる。また、詳細は後述するが、孔２２０の一端をビアパッド２０３の縁まで到達させる必要がないため、ビアホール１１１からビアパッド２０３の縁までの距離が大きい場合でも、孔２２０を形成しやすいという効果も得られる。
【００３４】
次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図７Ａ乃至図７Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図８Ａ乃至図８Ｂは、第２の実施形態に係る半導体装置の製造方法を工程順に示す図である。図７Ａ乃至図７Ｂは、図６（ａ）中のＩ−Ｉ線に沿った断面を示し、図８Ａ乃至図８Ｂは、図６（ａ）と同様に、要素の一部のレイアウトを示す。
【００３５】
先ず、図７Ａ（ａ）及び図８Ａ（ａ）に示すように、基板１０１上に犠牲層２０２を形成する。犠牲層２０２としては、例えば有機樹脂膜を形成する。犠牲層２０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層２０２は、孔２２０を形成する予定の領域及びこの両端に繋がる領域に形成する。
【００３６】
次いで、図７Ａ（ｂ）及び図８Ａ（ｂ）に示すように、開口部２０５を備えたビアパッド２０３を、犠牲層２０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド２０３は犠牲層２０２のビアホール１１１とは反対側の端部が開口部２０５から露出するように形成される。ビアパッド２０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド２０３は、例えば蒸着及びエッチングにより形成することができる。
【００３７】
その後、図７Ａ（ｃ）及び図８Ａ（ｃ）に示すように、基板１０１上にビアパッド２０３と接する配線層１０４を形成する。配線層１０４は、例えばビアパッド２０３の一部に乗り上げるように形成する。配線層１０４は、例えば蒸着及びエッチングにより形成することができる。
【００３８】
続いて、図７Ａ（ｄ）及び図８Ａ（ｄ）に示すように、基板１０１にビアホール１１１を、ビアホール１１１から犠牲層２０２の一部及びビアパッド２０３の一部が露出するように形成する。ビアホール１１１は、例えば裏面からのドライエッチングにより形成することができる。
【００３９】
次いで、図７Ｂ（ｅ）及び図８Ｂ（ｅ）に示すように、第１の実施形態と同様にして、シード層１１２の形成からマスク１１４の形成までの処理を行う。その後、図７Ｂ（ｆ）に示すように、第１の実施形態と同様にして、ネガ型フォトレジスト層１１３の露光及び現像並びにシード層１１２のイオンミリングを行う。続いて、図７Ｂ（ｇ）に示すように、第１の実施形態と同様にして、配線層１１５を形成する。このとき、犠牲層２０２の開口部１１６から露出している面上に配線層１１５は形成されない。
【００４０】
次いで、図７Ｂ（ｈ）及び図８Ｂ（ｆ）に示すように、開口部２０５及びビアホール１１１を通じて犠牲層２０２を除去することにより、孔２２０を形成する。
【００４１】
第１の実施形態では、犠牲層１０２がビアホール１１１の他にビアパッド１０３の縁を通じて除去されるのに対し、第２の実施形態では、犠牲層２０２がビアホール１１１の他に開口部２０５を通じて除去される。従って、コプレーナマイクロストリップに用いられる場合のように、ビアホール１１１からビアパッド２０３の縁までの距離が大きい場合でも、所望の長さの孔２２０が得られる位置に開口部２０５を形成すれば、犠牲層２０２を必要以上に長く形成する必要がない。このため、犠牲層２０２を容易に除去することが可能であり、孔２２０を容易に形成することができる。例えば、図９に示すように、ビアパッド４０３の中心にビアホール４１１がある半導体装置を製造するとする。また、ビアホール４１１とビアパッド４０３の縁とを繋ぐ孔４２０、及びビアホール４１１とビアパッド４０３の縁よりも内側の開口部４０５とを繋ぐ孔４２１を形成するとする。また、孔４２１の長さが孔４２０の長さの１／２であり、孔４２１の長さはろう材のビアパッド４０３の表面への濡れ広がりを抑制するのに十分であるとする。この場合、孔４２１を形成するために除去する犠牲層の量は、孔４２０を形成するために除去する犠牲層の量の１／２ですむ。
【００４２】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態はＭＭＩＣの一例である。第３の実施形態はＭＭＩＣの一例である。図１０は、第３の実施形態に係る半導体装置の構成を示す図である。図１０（ａ）は第３の実施形態の要素の一部のレイアウトを示し、図１０（ｂ）は図１０（ａ）中のＩ−Ｉ線に沿った断面図である。
【００４３】
第３の実施形態に係る半導体装置３００では、図１０に示すように、孔１２０に段差３１７が繋がっている。第１の実施形態では、複数の段差１１７が、平面視でビアホール１１１の内側において互いに繋がっているのに対し、第３の実施形態では、複数の段差３１７が繋がらずに、互いから離間している。他の構成は第１の実施形態と同様である。
【００４４】
この半導体装置３００によっても、第１の実施形態に係る半導体装置１００と同様の効果が得られる。
【００４５】
次に、第３の実施形態に係る半導体装置を製造する方法について説明する。図１１Ａ乃至図１１Ｂは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１２は、第３の実施形態に係る半導体装置の製造方法を工程順に示す図である。図１１Ａ乃至図１１Ｂは、図１０（ａ）中のＩ−Ｉ線に沿った断面を示し、図１２は、図１０（ａ）と同様に、要素の一部のレイアウトを示す。
【００４６】
先ず、図１１Ａ（ａ）及び図１２（ａ）に示すように、基板１０１上の複数箇所に犠牲層３０２を互いに離間するようにして形成する。犠牲層３０２としては、例えば有機樹脂膜を形成する。犠牲層３０２の幅は数μｍ〜数１０μｍとし、高さは１μｍ程度〜１０μｍ程度とする。犠牲層３０２は、孔１２０を形成する予定の領域及びこのビアホール１１１側の端に繋がる領域に形成する。
【００４７】
次いで、図１１Ａ（ｂ）及び図１２（ｂ）に示すように、ビアパッド１０３を、犠牲層１０２の一部を覆うように基板１０１上に形成する。例えば、ビアパッド１０３は犠牲層１０２のビアホール１１１とは反対側の端部がビアパッド１０３の縁と重なり合うように形成される。ビアパッド１０３は、ビアホール１１１の基板１０１の表面側の輪郭を内包するように形成する。ビアパッド１０３は、例えば蒸着及びエッチングにより形成することができる。
【００４８】
その後、図１１Ａ（ｃ）及び図１２（ｃ）に示すように、第１の実施形態と同様にして、配線層１０４の形成からビアホール１１１の形成までの処理を行う。続いて、図１１Ａ（ｄ）に示すように、第１の実施形態と同様にして、シード層１１２の形成からマスク１１４の形成までの処理を行う。次いで、図１１Ｂ（ｅ）に示すように、第１の実施形態と同様にして、ネガ型フォトレジスト層１１３の露光及び現像を行う。
【００４９】
その後、第１の実施形態と同様にして、シード層１１２のイオンミリングを行うことにより、図１１Ｂ（ｆ）に示すように、シード層１１２の、犠牲層３０２及びビアパッド１０３のビアホール１１１側の面上の部分に開口部１１６を形成する。開口部１１６から、犠牲層３０２の一部及びビアパッド１０３の一部が露出する。
【００５０】
続いて、図１１Ｂ（ｇ）に示すように、シード層１１２上、及びビアパッド１０３の開口部１１６から露出している面上に配線層１１５を形成する。配線層１１５は、例えば電解めっき法により形成することができる。このとき、犠牲層３０２の開口部１１６から露出している面上に配線層１１５は形成されない。
【００５１】
次いで、図１１Ｂ（ｈ）及び図１２（ｄ）に示すように、ビアパッド１０３の縁及びビアホール１１１を通じて犠牲層３０２を除去することにより、孔１２０を形成する。
【００５２】
第２の実施形態において、第３の実施形態のように、互いに繋がらず、互いから独立するように複数の犠牲層を形成してもよい。
【００５３】
第１〜第３の実施形態では、孔１２０又は孔２２０が複数箇所に設けられているが、孔１２０又は孔２２０が一箇所のみに設けられていてもよい。
【００５４】
次に、本願発明者が行ったシミュレーションについて説明する。このシミュレーションでは、図１３に示す２種類の構造について、ビアホールにおけるＳ２１の位相回転（度）及び配線層１０４にソースが接続されたトランジスタの最大利得（ｄＢ）を求めた。図１３（ａ）に示す実施例は第１の実施形態に相当し、図１３（ｂ）の構造はビアパッドが設けられていない参考例である。図１４（ａ）に示すように、実施例のＳ２１の位相回転は比較例のそれよりも小さかった。このことは、実施例によればインダクタンスを低減することができることを示している。また、図１４（ｂ）に示すように、実施例の最大利得は比較例のそれよりも大きかった。特に６０ＧＨｚでは、約３ｄＢの差が生じ、実施例の最大利得が比較例のそれの２倍程度であった。このことは、実施例によれば広帯域動作を実現することができることを示している。
【００５５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５６】
（付記１）
基板と、
前記基板の表面上の導電膜と、
を有し、
前記基板には、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールが形成されており、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔が形成されていることを特徴とする半導体装置。
【００５７】
（付記２）
前記導電膜に電気的に接続された前記表面上の第１の配線層と、
前記導電膜に電気的に接続された前記裏面上の第２の配線層と、
を有することを特徴とする付記１に記載の半導体装置。
【００５８】
（付記３）
前記第１の配線層は前記表面に設けられたトランジスタのソースに接続されることを特徴とする付記２に記載の半導体装置。
【００５９】
（付記４）
前記第２の配線層が接地されることを特徴とする付記２又は３に記載の半導体装置。
【００６０】
（付記５）
前記基板と前記導電膜との間の複数箇所に前記孔が形成されていることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００６１】
（付記６）
前記導電膜の平面視で前記ビアホールから離間した部分に前記孔に連通する開口部が形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【００６２】
（付記７）
基板の表面上に導電膜を形成する工程と、
前記基板に、前記表面から裏面まで貫通し、前記導電膜により塞がれたビアホールを形成する工程と、
前記基板と前記導電膜との間に、前記ビアホール内の空間と前記表面上方の空間とを繋ぐ孔を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６３】
（付記８）
前記導電膜に電気的に接続される第１の配線層を前記表面上に形成する工程と、
前記導電膜に電気的に接続される第２の配線層を前記裏面上に形成する工程と、
を有することを特徴とする付記７に記載の半導体装置の製造方法。
【００６４】
（付記９）
前記孔を形成する工程は、前記導電膜を形成する工程の前に、犠牲層を前記表面上に形成する工程を有し、
前記導電膜は、前記犠牲層の一部が前記表面上方の空間に露出するように形成し、
前記ビアホールは、前記犠牲層の一部が前記ビアホール内の空間に露出するように形成し、
前記孔を形成する工程は、前記導電膜及び前記ビアホールの形成後に、前記犠牲層を除去する工程を有することを特徴とする付記７又は８に記載の半導体装置の製造方法。
【符号の説明】
【００６５】
１００、２００、３００：半導体装置
１０１：基板
１０２、２０２、３０２：犠牲層
１０３、２０３：ビアパッド
１０４、１１５：配線層
１２０、２２０：孔
２０５：開口部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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