(57)【特許請求の範囲】
【請求項１】
第１ワード線と電気的に接続された第１のメモリセルと、
前記第１のメモリセル上方に配置され、第２ワード線と電気的に接続された第２のメモリセルと、
前記第２のメモリセル上方に配置され、第３ワード線と電気的に接続された第３のメモリセルと、
前記第３のメモリセル上方に配置され、第４ワード線と電気的に接続された第４のメモリセルと、
前記第１，第２，第３，第４ワード線に第１，第２，第３電圧を供給するドライバと、
を具備し、
書き込み動作時に、前記第１，第２ワード線の電圧が第１電圧に達したら、前記第１ワード線に前記第１電圧より高い第２電圧を供給し、前記第２ワード線に前記第１電圧より高く前記第２電圧より低い第３電圧を供給し、
前記第３，第４ワード線の電圧が第４電圧に達したら、前記第３ワード線に前記第２電圧を供給し、前記第４ワード線に前記第３電圧を供給し、
前記第４電圧は前記第１電圧より低い不揮発性半導体記憶装置。
【請求項２】
前記第１ワード線に前記第２電圧を供給することによって前記第２ワード線に生じる第１のオーバーシュートによる変動電圧は、前記第３ワード線に前記第２電圧を供給することによって前記第４ワード線に生じる第２のオーバーシュートによる変動電圧より大きい請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のオーバーシュートが収束する時間は、前記第２のオーバーシュートが収束する時間と同一である請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第３，第４ワード線の時定数は、前記第１，第２ワード線の時定数より大きい請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１，第２ワード線の容量は、前記第３，第４ワード線の容量より大きい請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み時間及び読み出し時間を短縮可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置は、第１ワード線と電気的に接続された第１のメモリセルと、前記第１のメモリセル上方に配置され、第２ワード線と電気的に接続された第２のメモリセルと、前記第２のメモリセル上方に配置され、第３ワード線と電気的に接続された第３のメモリセルと、前記第３のメモリセル上方に配置され、第４ワード線と電気的に接続された第４のメモリセルと、前記第１，第２，第３，第４ワード線に第１，第２，第３電圧を供給するドライバとを具備する。書き込み動作時に、前記第１，第２ワード線の電圧が第１電圧に達したら、前記第１ワード線に前記第１電圧より高い第２電圧を供給し、前記第２ワード線に前記第１電圧より高く前記第２電圧より低い第３電圧を供給し、前記第３，第４ワード線の電圧が第４電圧に達したら、前記第３ワード線に前記第２電圧を供給し、前記第４ワード線に前記第３電圧を供給し、前記第４電圧は前記第１電圧より低い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の全体構成を示す図である。
【図２】前記不揮発性半導体記憶装置におけるドライバの回路図である。
【図３】前記不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図４】前記不揮発性半導体記憶装置におけるメモリセルの特性を示す概念図である。
【図５】前記不揮発性半導体記憶装置における書き込み動作を示すタイミングチャートである。
【図６】前記書き込み動作における第１例の上層ワード線の電圧波形を示すタイミングチャートである。
【図７】前記書き込み動作における第１例の下層ワード線の電圧波形を示すタイミングチャートである。
【図８】前記書き込み動作における第２例の上層ワード線の電圧波形を示すタイミングチャートである。
【図９】前記書き込み動作における第２例の下層ワード線の電圧波形を示すタイミングチャートである。
【図１０】前記書き込み動作における第３例の上層ワード線の電圧波形を示すタイミングチャートである。
【図１１】前記書き込み動作における第３例の下層ワード線の電圧波形を示すタイミングチャートである。
【図１２】第１の実施形態に係る不揮発性半導体記憶装置における読み出し動作を示すタイミングチャートである。
【図１３】前記読み出し動作における上層ワード線の電圧波形を示すタイミングチャートである。
【図１４】前記読み出し動作における下層ワード線の電圧波形を示すタイミングチャートである。
【図１５】第２の実施形態に係る不揮発性半導体記憶装置における書き込み動作を示すタイミングチャートである。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置における読み出し動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態の不揮発性半導体記憶装置について説明する。ここでは、不揮発性半導体記憶装置としてＮＡＮＤフラッシュメモリを例に挙げる。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
【０００８】
［第１の実施形態］
１．全体構成
図１を用いて、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。メモリシステムは、不揮発性半導体記憶装置１、不揮発性半導体記憶装置１を制御するメモリコントローラ２、及びホスト３を備える。
【０００９】
図１に示すように、第１の実施形態の不揮発性半導体記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２−１、ドライバ１２−２、センスアンプ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、及び内部電圧発生回路１８を備える。
【００１０】
１．１  メモリセルアレイ１１
メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備える。このメモリストリングＭＳには、ビット線ＢＬ、ワード線ＷＬ、及びソース線CELSRCが電気的に接続される。後述するが、メモリストリングＭＳは、直列接続された複数のメモリセルＭＣを備え、メモリセルＭＣの制御ゲートＣＧに、上述したワード線ＷＬが接続される。
【００１１】
ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、メモリセルアレイ１１が有するプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。
【００１２】
１．２  ロウデコーダ１２−１・ドライバ１２−２
まず、ロウデコーダ１２−１（以下、ブロックデコーダ１２−１と呼ぶことがある）について説明をする。
【００１３】
ロウデコーダ１２−１は、アドレス・コマンドレジスタ１７から入力されたプレーンアドレス及びブロックアドレス等をデコードし、このデコード結果に応じてプレーンＰ及びプレーンＰ内のブロックＢＬＫを選択する。すなわち、ロウデコーダ１２−１は、プレーンアドレス及びブロックアドレスにて指定されたブロックＢＬＫを活性化する。次いで、ロウデコーダ１２−１は、ドライバ１２−２が生成した電圧を選択ブロックＢＬＫ内のワード線ＷＬに供給する。
【００１４】
次に、図２を用いてドライバ１２−２について説明する。
【００１５】
図２に示すように、ドライバ１２−２は、電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、電圧ＶＰＡＳＳ、電圧ＶＩＳＯ、及び電圧ＶＲＥＡＤを所定のワード線ＷＬに転送するＭＯＳトランジスタを含む。制御回路１５が信号Ｇ_ＰＧＭの電圧レベルを“Ｈ”にすると、ドライバ１２−２は、ロウデコーダ１２−１を介して選択ワード線ＷＬに電圧ＶＰＧＭを供給する。同様に、制御回路１５が信号Ｇ_ＣＧＲＶ、及び信号Ｇ_ＵＳＥＬの電圧レベルをそれぞれ“Ｈ”にすると、ドライバ１２−２は、ロウデコーダ１２−１を介してワード線ＷＬに電圧ＶＣＧＲＶ、電圧ＶＰＡＳＳ、電圧ＶＩＳＯ、及び電圧ＶＲＥＡＤをそれぞれ供給する。
【００１６】
１．３  制御回路１５
制御回路１５は、不揮発性半導体記憶装置１全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンドＣＭＤ、及びアドレスＡＤＤに基づいて、データの読み出し動作及び書き込み動作における動作シーケンスを実行する。
【００１７】
制御回路１５は、動作シーケンスを実行するために、不揮発性半導体記憶装置１内に含まれる各回路ブロックを制御する。例えば、制御回路１５は、内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、ロウデコーダ１２−１、及びセンスアンプ１３を介して、所定の電圧をワード線ＷＬやビット線ＢＬに出力するためのタイミングを制御する。
【００１８】
１．４  センスアンプ１３
センスアンプ１３はメモリセルＭＣからデータを読み出す、またデータをメモリセルＭＣへ書き込む機能を有する。例えば、不揮発性半導体記憶装置１がメモリコントローラ２から書き込み動作あるいは読み出し動作を指示するコマンドＣＭＤ、及びアドレスＡＤＤを受信すると、センスアンプ１３は制御回路１５からの指示に従ったタイミングで、選択されたページのメモリセルＭＣからデータを読み出す、あるいはメモリセルＭＣにデータを書き込む。
【００１９】
１．５  カラムデコーダ１４
図１に戻って周辺回路について説明する。カラムデコーダ１４は、アドレス・コマンドレジスタ１７から出力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。
【００２０】
１．６  入出力回路１６
入出力回路１６は、コマンドＣＭＤ、アドレスＡＤＤ、及びデータをメモリコントローラ２から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給する。また、入出力回路１６は、データをセンスアンプ１３から受け取って、メモリコントローラ２へ出力する。さらに、メモリコントローラ２からデータを受け取ってセンスアンプ１３にセットする。
【００２１】
１．７  アドレス・コマンドレジスタ１７
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンドＣＭＤ、及びアドレスＡＤＤを一旦保持し、次いでコマンドＣＭＤを制御回路１５へ、アドレスＡＤＤをロウデコーダ１２−１及びカラムデコーダ１４へ供給する。
【００２２】
１．８  内部電圧発生回路１８
内部電圧発生回路１８は、制御回路１５の制御に基づいて、読み出し動作及び書き込み動作において所定の電圧を発生する。
【００２３】
書き込み動作では、内部電圧発生回路１８は電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯを発生する。ドライバ１２−２は、選択ワード線ＷＬに電圧ＶＰＧＭを、そして非選択ワード線ＷＬに電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯのいずれか電圧を供給する。
【００２４】
なお、電圧ＶＰＧＭは、後述するメモリセルＭＣが備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移する程度の大きさの電圧である。また、電圧ＶＰＡＳＳは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、データ書き込みが行われないように最適化された電圧である。さらに、電圧ＶＩＳＯは、メモリストリングＭＳ内のチャネルをブーストさせるために、メモリストリングＭＳ内に連続するチャネルを電気的に切り離す電圧である。
【００２５】
読み出し動作では、内部電圧発生回路１８は電圧ＶＣＧＲＶ及び電圧ＶＲＥＡＤを発生する。ドライバ１２−２は、電圧ＶＣＧＲＶを選択ワード線ＷＬに供給し、また電圧ＶＲＡＥＤを非選択ワード線ＷＬに供給する。なお、電圧ＶＲＥＡＤは、保持データに拘わらずメモリセルＭＣをオンさせる電圧である。
【００２６】
２．プレーンＰの断面構造
図３は、本実施形態におけるメモリセルアレイ１１の一部領域の断面図である。  
図３に示すように、メモリストリングＭＳ０〜ＭＳ７の各々（以下、メモリストリングＭＳと記す）は、ＣＰＷＥＬＬ上に下から順に形成された選択トランジスタＳＴ２、図示せぬダミーメモリセルＭＣＤＳ０及びＭＣＤＳ１、メモリセルＭＣ０〜ＭＣ７、図示せぬダミーメモリセルＭＣＤＤ０及びＭＣＤＤ１、並びに選択トランジスタＳＴ１、ＣＰＷＥＬＬの法線方向に向かって形成された半導体層ＳＣ、及びソース線ＳＬを備える。
【００２７】
本実施形態の不揮発性半導体記憶装置は、隣り合ったメモリストリングＭＳ間で信号線ＳＧＤ同士、及び信号線ＳＧＳ同士が隣接する。更に、メモリストリングＭＳ３とメモリストリングＭＳ４との間に、法線方向に向かってソース線ＳＬが形成される。このソース線ＳＬは紙面奥に向かって、例えば壁状に形成されても良いし、半導体層ＳＣと同様に支柱形状であってもよい。
【００２８】
こうした三次元積層型のメモリセルＭＣでは、半導体層ＳＣの下層部分の直径が上層部分の直径に比べて小さくなる。これは、半導体層ＳＣがテーパー状に形成されるからである。
【００２９】
例えば、図４に示すように、上層（例えば、メモリセルＭＣ７）の半導体層ＳＣの直径をＲ１、下層（例えば、メモリセルＭＣ０）の半導体層ＳＣの直径をＲ２とした場合、直径Ｒ２は直径Ｒ１より小さい（Ｒ２＜Ｒ１）となる。
【００３０】
このため、ワード線ＷＬの抵抗値Ｒは、上層から下層に向かって“高”から“低”へと遷移する。一方、ワード線ＷＬの容量Ｃについては、上層から下層に向かって“小”から“大”へと遷移する。ここで、ワード線ＷＬの時定数ＲＣを求めると、時定数ＲＣは上層から下層に向かって“大”から“小”へと遷移する傾向がある。以降、上層のワード線の時定数をＲＣｔ、下層のワード線の時定数をＲＣｂとする。
【００３１】
例えば、下層とはメモリセルＭＣ０〜ＭＣ３（またはワード線ＷＬ０〜ＷＬ３）のいずれか１つを指し、上層とはメモリセルＭＣ４〜ＭＣ７（またはワード線ＷＬ４〜ＷＬ７）のいずれか１つを指すものとする。
【００３２】
３．書き込み動作
図５−図１１を用いて、第１の実施形態の書き込み動作として第１例−第３例を説明する。
【００３３】
図５に示すように時刻ｔ０において、ドライバ１２−２は、選択メモリストリングＭＳのセレクトゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、選択トランジスタＳＴ１をオンさせる電圧であり、ＶＳＧ＞ＶＳＧＤである。
【００３４】
時刻ｔ１において、センスアンプ１３は、プログラムベリファイにパスしていないビット線ＢＬに対しては０Ｖを印加し、既にパスしたビット線ＢＬ及び非選択のビット線ＢＬに対しては電圧ＶＤＤを印加する。選択トランジスタＳＴ１は、これらの電圧をドレインからソースへ転送する。また、ソース線ドライバ（図示しない）は、ソース線CELSRCに電圧ＶＳＲＣを供給する。
【００３５】
続いて、時刻ｔ２において、ドライバ１２−２は、セレクトゲート線ＳＧＤの電位を０Ｖに低下させた後、電圧ＶＳＧＤを供給する。これにより、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬ（つまり、ＶＤＤが印加されているビット線）に対応する選択トランジスタＳＴ１はカットオフされる。以上に続く動作として第１例−第３例を述べる。なお、図５には第１例の上層のメモリセルに対する書き込み動作を示す。
【００３６】
３．１  第１例
３．１．１  上層のメモリセル
図６に示すように時刻ｔ３において、ドライバ１２−２は、選択メモリストリングＭＳの上層の選択ワード線及び非選択ワード線に初期充電電圧ＶＰＡＳＳ１を供給する。電圧ＶＰＡＳＳ１は、非選択ワード線に電圧ＶＰＡＳＳを印加する前に初期充電電圧として印加する電圧であり、電圧ＶＰＡＳＳより低い電圧である。
【００３７】
続いて、時刻ｔ４において、ドライバ１２−２は、選択ワード線に電圧ＶＰＧＭを供給し、非選択ワード線に電圧ＶＰＡＳＳを供給する。すると、非選択ワード線の電圧は、選択ワード線の電圧ＶＰＧＭとのカップリングによりオーバーシュートする。
【００３８】
上層のワード線の容量は下層のワード線の容量よりも小さいので、上層のワード線電圧がオーバーシュートにより変動する電圧は、後述する下層のワード線電圧がオーバーシュートにより変動する電圧に比べて小さい。一方、上層のワード線の時定数ＲＣｔは下層のワード線の時定数ＲＣｂよりも大きいので、上層のワード線電圧のオーバーシュートが安定化するまでの時間は下層のワード線電圧のオーバーシュートが安定化するまでの時間に比べて長い。
【００３９】
そこで、制御回路１５は、初期充電電圧ＶＰＡＳＳ１を、後述する電圧ＶＰＡＳＳ２より低く設定することで、上層のワード線電圧のオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間Ｘ１が、下層のワード線電圧ＶＰＡＳＳが安定するまでの時間Ｘ１と同じになるようにする。
【００４０】
３．１．２  下層のメモリセル
図７に示すように時刻ｔ３において、ドライバ１２−２は、選択メモリストリングＭＳの下層の選択ワード線及び非選択ワード線に初期充電電圧ＶＰＡＳＳ２を供給する。電圧ＶＰＡＳＳ２は、非選択ワード線に電圧ＶＰＡＳＳを印加する前に初期充電電圧として印加する電圧であり、電圧ＶＰＡＳＳ１より高く、電圧ＶＰＡＳＳより低い電圧である（ＶＰＡＳＳ１＜ＶＰＡＳＳ２＜ＶＰＡＳＳ）。
【００４１】
続いて、時刻ｔ４において、ドライバ１２−２は、選択ワード線に電圧ＶＰＧＭを供給し、非選択ワード線に電圧ＶＰＡＳＳを供給する。非選択ワード線の電圧は、選択ワード線の電圧ＶＰＧＭとのカップリングによりオーバーシュートする。
【００４２】
下層のワード線電圧がオーバーシュートにより変動する電圧は、上層のワード線電圧がオーバーシュートにより変動する電圧に比べて大きく、下層のワード線電圧のオーバーシュートが安定化するまでの時間は上層のワード線電圧のオーバーシュートが安定化するまでの時間に比べて短い。
【００４３】
そこで、制御回路１５は、初期充電電圧ＶＰＡＳＳ２を電圧ＶＰＡＳＳ１より高く設定することで、下層のワード線電圧のオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間が上層側の時間Ｘ１と同じになるようにする。
【００４４】
その後、選択ワード線が電圧ＶＰＧＭに上昇され、非選択ワード線が電圧ＶＰＡＳＳに上昇されることで、プログラム動作が実行される（時刻ｔ５）。
【００４５】
他方で、既にベリファイにパスしたビット線ＢＬ及び非選択のビット線ＢＬに対応するメモリストリングＭＳでは、選択トランジスタＳＴ１がカットオフ状態であるので、チャネルは電気的にフローティングとなる。その結果、チャネルの電位がワード線とのカップリングにより上昇し、プログラムが禁止される。以上が書き込み動作である。
【００４６】
３．２  第２例
３．２．１  上層のメモリセル
図８に示すように、上層の選択ワード線及び非選択ワード線への電圧ＶＰＧＭ及び初期充電電圧ＶＰＡＳＳ１の印加は前記第１例と同様である。制御回路１５は、初期充電電圧を電圧ＶＰＡＳＳ１に設定することで、上層のワード線電圧のオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間が時間Ｘ１となるようにする。
【００４７】
３．２．２  下層のメモリセル
図９に示すように時刻ｔ３において、ドライバ１２−２は、選択メモリストリングＭＳの下層の選択ワード線及び非選択ワード線に、上層と同じ電圧ＶＰＡＳＳ１を供給する（時刻ｔ３）。制御回路１５は、初期充電電圧ＶＰＡＳＳ１を上層側と同じに設定することで、下層のワード線電圧のオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間が時間Ｘ２となるようにする。
【００４８】
続いて、時刻ｔ４において、ドライバ１２−２は、選択ワード線に電圧ＶＰＧＭを供給し、非選択ワード線に電圧ＶＰＡＳＳを供給する。すると、非選択ワード線の電圧は、選択ワード線の電圧ＶＰＧＭとのカップリングによりオーバーシュートする。
【００４９】
前述したように、下層のワード線電圧がオーバーシュートにより変動する電圧は上層側に比べて大きく、一方、下層のワード線電圧のオーバーシュートが収束するまでの時間は上層側に比べて短い。このため、下層のワード線電圧のオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間Ｘ２（時刻ｔ４−ｔ４ａ）は上層側より短い。
【００５０】
その後、選択ワード線が電圧ＶＰＧＭに上昇され、非選択ワード線が電圧ＶＰＡＳＳに上昇されることで、プログラム動作が実行される（時刻ｔ４ａ）。
【００５１】
３．３  第３例
第３例は、前述した第１例と第２例とを組み合わせたものである。第１例では上層と下層で初期充電電圧を変更し、第２例では上層と下層で電圧ＶＡＳＳが安定するまでの時間を変更した。第３例では、図１０及び図１１に示すように、上層と下層でワード線に印加する初期充電電圧と電圧ＶＰＡＳＳが安定するまでの時間を共に変更する。その他の構成及び動作は第１例及び第２例と同様である。このように、第１例と第２例とを組み合わせてもよい。
【００５２】
４．  読み出し動作
図１２、図１３、及び図１４を用いて、読み出し動作について説明する。  
図１２に示すように、時刻ｔ０においてドライバ１２−２は、選択メモリストリングＭＳのセレクトゲート線ＳＧＤ及びＳＧＳに電圧ＶSGを転送する。
【００５３】
４．１  上層のメモリセル
続いて、時刻ｔ１においてドライバ１２−２は、図１２及び図１３に示すように、選択メモリストリングＭＳの上層の非選択ワード線ＷＬに電圧ＶＲＥＡＤ（例えば、７Ｖ）を供給する。ドライバ１２−２は、また選択ワード線ＷＬに電圧ＶＣＧＲＶを供給する。すると、選択ワード線ＷＬの電圧は、非選択ワード線の電圧ＶＲＥＡＤとのカップリングによりオーバーシュートする。なお、図１２には上層のメモリセルに対する読み出し動作を示す。
【００５４】
上層のワード線電圧がオーバーシュートにより変動する電圧は、後述する下層側に比べて小さい。一方、上層のワード線電圧のオーバーシュートが安定化するまでの時間Ｒ１は下層側に比べて長い。
【００５５】
４．２  下層のメモリセル
一方、時刻ｔ１においてドライバ１２−２は、図１４に示すように、選択メモリストリングＭＳの下層の非選択ワード線ＷＬに電圧ＶＲＥＡＤ（例えば、７Ｖ）を供給し、また選択ワード線ＷＬに電圧ＶＣＧＲＶを供給する。すると、選択ワード線ＷＬの電圧は、非選択ワード線の電圧ＶＲＥＡＤとのカップリングによりオーバーシュートする。
【００５６】
下層のワード線電圧がオーバーシュートにより変動する電圧は、上層側に比べて大きい。一方、下層のワード線電圧のオーバーシュートが安定化するまでの時間Ｒ２は上層側の時間Ｒ１より短い。
【００５７】
次に、時刻ｔ２において、センスアンプ１３はビット線ＢＬを電圧ＶＢＬ（例えば、２Ｖ）にプリチャージする。この際、ソース線ドライバ（図示しない）は、セルソース線ＣＥＬＳＲＣに電圧ＶＳＲＣ（例えば、０〜０．３Ｖ）を印加する。そして、センスアンプ１３は、例えばビット線ＢＬに流れるセル電流をセンスし、上層及び下層のメモリセルのデータを読み出す。その後、時刻ｔ４において、選択ワード線、非選択ワード線、及びビット線が０Ｖにディスチャージされる。
【００５８】
５．  本実施形態の効果
第１の実施形態に係る不揮発性半導体記憶装置によれば、書き込み時間及び読み出し時間を短縮することができる。
【００５９】
以下に、本効果について詳細に説明する。
【００６０】
本実施形態の書き込み動作では、メモリセルが三次元構造の上層または下層のいずれに配置されているかに応じて、上層の非選択ワード線に印加する初期充電電圧ＶＰＡＳＳ１と、下層の非選択ワード線に印加する初期充電電圧ＶＰＡＳＳ２を変更する。また、メモリセルが上層または下層のいずれかに応じて、非選択ワード線電圧ＶＰＡＳＳに発生するオーバーシュートが収束し、電圧ＶＰＡＳＳが安定するまでの時間を変更する。
【００６１】
第１例の書き込み動作では、上層と下層の非選択ワード線の電圧ＶＰＡＳＳに電圧ＶＰＧＭとのカップリングによるオーバーシュートが発生した場合でも、上層と下層の非選択ワード線の電圧ＶＰＡＳＳが安定するまでの時間Ｘ１が一定になるように、初期充電電圧ＶＰＡＳＳ１、ＶＰＡＳＳ２を設定している。これにより、非選択ワード線を電圧ＶＰＡＳＳに立ち上げるまでの時間を速めることができ、書き込み動作を高速化できる。
【００６２】
第２例の書き込み動作では、同様に、上層と下層の非選択ワード線の電圧ＶＰＡＳＳにオーバーシュートが発生した場合でも、下層の非選択ワード線電圧ＶＰＡＳＳが安定するまでの時間Ｘ２を上層側の時間Ｘ１より短くなるように、初期充電電圧をＶＰＡＳＳ１に一定にしている。これにより、下層のメモリセルの書き込み開始時間を上層のメモリセルの書き込み開始時間より速くできる。この結果、下層のメモリセルへの書き込み動作を高速化できる。
【００６３】
第３例は、前述した第１例と第２例とを組み合わせたものであり、第１及び第２例と同様に書き込み動作を高速化できる。
【００６４】
また、本実施形態の読み出し動作では、メモリセルが下層または上層のいずれに位置するかに応じて、選択ワード線のオーバーシュートが収束し、電圧ＶＣＧＲＶが安定するまでの待ち時間を変更する。すなわち、下層の選択ワード線の電圧ＶＣＧＲＶが安定するまでの待ち時間Ｒ２を、上層側の待ち時間Ｒ１よりも短く設定する。これにより、下層のメモリセルの読み出しを高速化でき、読み出し時間を短縮することができる。
【００６５】
なおここでは、メモリセル（またはワード線）の位置が上層であるか下層であるかにより、初期充電電圧ＶＰＡＳＳ１，ＶＰＡＳＳ２、または電圧ＶＰＡＳＳ，ＶＣＧＲＶが安定するまでの待ち時間Ｘ１，Ｘ２，Ｒ１，Ｒ２の少なくともいずれかを変更した。しかし、これに限るわけではなく、メモリセルの積層方向を複数層毎あるいは層毎に分けて、それら複数層毎あるいは層毎に、初期充電電圧または待ち時間を変更するようにしてもよい。
【００６６】
［第２の実施形態］
第２の実施形態では、書き込み動作及び読み出し動作において、セルソース線電圧とワード線電圧を略同時に上昇させる。セルソース線電圧の上昇により、ワード線電圧はセルソース線電圧とのカップリングによって上昇し、ワード線の電圧を速く上昇させることができる。以下に、第２の実施形態の書き込み動作及び読み出し動作において、前述した第１の実施形態と異なる部分を説明する。その他の構成及び動作は第１の実施形態と同様である。
【００６７】
１．  書き込み動作
図１５に示すように、時刻ｔ１１において、ドライバ１２−２は選択ワード線ＷＬ及び非選択ワード線ＷＬに電圧ＶＰＡＳＳを供給する。この電圧ＶＰＡＳＳの供給とほぼ同時に、時刻ｔ１１においてセルソース線CELSRCに電圧ＶＳＲＣを供給する。すると、選択ワード線及び非選択ワード線の電圧は、セルソース線CELSRCの電圧ＶＳＲＣとのカップリングによって上昇する。これにより、選択ワード線及び非選択ワード線の電圧ＶＰＡＳＳへの立ち上がりが速くなり、電圧ＶＰＡＳＳまで達する時間Ｙ１（時刻ｔ１１−ｔ１２）が短縮される。
【００６８】
その後、ドライバ１２−２は選択ワード線に電圧ＶＰＧＭを供給し、選択ワード線を電圧ＶＰＡＳＳから電圧ＶＰＧＭまで昇圧する。また、非選択ワード線は電圧ＶＰＡＳＳのまま維持される。以上により、選択ワード線に接続されたメモリセルＭＣに書き込みが実行される。
【００６９】
なお、上述した書き込み動作では、セルソース線CELSRCへの電圧ＶＳＲＣの供給は、ワード線への電圧ＶＰＡＳＳの供給開始と同時に行ったが、同時に限るわけではない。電圧ＶＳＲＣの供給は、ワード線への電圧ＶＰＡＳＳの供給開始からワード線が電圧ＶＰＡＳＳに達するまでの間に行えばよい。これにより、ワード線の電圧ＶＰＡＳＳへの立ち上げをアシストすることができる。
【００７０】
２．  読み出し動作
図１６に示すように、時刻ｔ２１において、ドライバ１２−２は非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給する。この電圧ＶＲＥＡＤの供給とほぼ同時に、時刻ｔ２１においてセルソース線CELSRCに電圧ＶＳＲＣを供給する。すると、非選択ワード線の電圧は、セルソース線CELSRCの電圧ＶＳＲＣとのカップリングによって上昇する。すなわち、非選択ワード線の電圧上昇が、セルソース線CELSRCの電圧ＶＳＲＣの上昇によってアシストされる。これにより、非選択ワード線の電圧ＶＲＥＡＤへの立ち上がりが速くなり、電圧ＶＲＥＡＤまで達する時間Ｚ２（時刻ｔ２１−ｔ２２）が短縮される。
【００７１】
また、ドライバ１２−２は選択ワード線に電圧ＶＣＧＲＶ（図示せず）を供給する。以上により、選択ワード線に接続されたメモリセルＭＣから読み出しが実行される。
【００７２】
なお、書き込み動作と同様に、上述した読み出し動作では、セルソース線CELSRCへの電圧ＶＳＲＣの印加は、非選択ワード線への電圧ＶＲＥＡＤの供給開始とほぼ同時に行ったが、前述した書き込み動作と同様に、電圧ＶＳＲＣの供給は、ワード線への電圧ＶＲＥＡＤの供給開始からワード線が電圧ＶＲＥＡＤに達するまでの間に行えばよい。これにより、非選択ワード線の電圧ＶＲＥＡＤへの立ち上げをアシストすることができる。
【００７３】
３．本実施形態の効果
第２の実施形態に係る不揮発性半導体記憶装置によれば、書き込み時間及び読み出し時間を短縮することができる。
【００７４】
前記効果の理解を容易にするために比較例を挙げて説明する。なお、比較例において同一の構成については同一の符号を用いる。  
例えば、書き込み動作において、先にセルソース線CELSRCの電圧ＶＳＲＣを上昇させ、その後、選択ワード線及び非選択ワード線を電圧ＶＰＡＳＳに上昇させる場合がある（比較例１）。この比較例１では、ワード線電圧がセルソース線電圧ＶＳＲＣとのカップリングで上昇するため、ワード線電圧が収束するのを待つ必要があった。
【００７５】
また、例えば、書き込み動作において、先に選択ワード線及び非選択ワード線を電圧ＶＰＡＳＳに上昇させ、その後、セルソース線CELSRCの電圧ＶＳＲＣを上昇させる場合がある（比較例２）。この比較例２では、非選択ワード線の電圧ＶＰＡＳＳがセルソース線電圧ＶＳＲＣとのカップリングで上昇するため、非選択ワード線電圧が電圧ＶＰＡＳＳに収束するのを待つ必要があった。
【００７６】
これに対して、第２の実施形態の書き込み動作によれば、選択ワード線電圧及び非選択ワード線電圧の上昇とほぼ同時に、セルソース線CELSRCの電圧ＶＳＲＣを上昇させる。セルソース線電圧ＶＳＲＣの上昇は、選択ワード線及び非選択ワード線の電圧ＶＰＡＳＳへの上昇をアシストするように働く。これにより、選択ワード線及び非選択ワード線が電圧ＶPASSに達するまでの時間を短縮でき、書き込み時間を短縮することができる。
【００７７】
また、例えば、読み出し動作において、先にセルソース線CELSRCの電圧ＶＳＲＣを上昇させ、その後、非選択ワード線を電圧ＶＲＥＡＤに上昇させる場合がある（比較例３）。この比較例３では、非選択ワード線の電圧がセルソース線電圧ＶＳＲＣとのカップリングで上昇するため、収束するのを待つ必要があった。
【００７８】
また、例えば、読み出し動作において、先に非選択ワード線を電圧ＶＲＥＡＤに上昇させ、その後、セルソース線CELSRCの電圧ＶＳＲＣを上昇させる場合がある（比較例４）。この比較例４では、非選択ワード線の電圧ＶＲＥＡＤがセルソース線電圧ＶＳＲＣとのカップリングで上昇するため、非選択ワード線電圧が電圧ＶＲＥＡＤに収束するのを待つ必要があった。
【００７９】
これに対して、第２の実施形態の読み出し動作によれば、非選択ワード線電圧の上昇とほぼ同時に、セルソース線CELSRCの電圧ＶＳＲＣを上昇させる。セルソース線電圧ＶＳＲＣの上昇は、非選択ワード線の電圧ＶＲＥＡＤへの上昇をアシストするように働く。これにより、非選択ワード線が電圧ＶＲＥＡＤに達するまでの時間を短縮でき、読み出し時間を短縮することができる。
【００８０】
なお、メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００８１】
なお、各実施形態において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。
【００８２】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。
【００８３】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。
【００８４】
読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した１５．０Ｖ〜２３．０Ｖの他に下記電圧であってもよい。
【００８５】
具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。
【００８６】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【００８７】
プログラム動作をＩＳＰＰ方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【００８８】
また、非選択のワード線に印加される電圧としては、上述した７．０Ｖ〜１０．０Ｖの他に下記電圧であってもよい。
【００８９】
具体的には、非選択のワード線に印加される電圧として例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。
【００９０】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【００９１】
書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。
【００９２】
消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。この材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【００９３】
また、メモリセル間にはエアギャップを形成することができる。
【００９４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９５】
１…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２−１…ロウデコーダ、１２−２…ドライバ、１３…センスアンプ、１４…カラムデコーダ、１５…制御回路、１６…入出力回路、１７…アドレス・コマンドレジスタ、１８…内部電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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