(57)【特許請求の範囲】
【請求項１】
基板中に設置されるイメージセンシング素子と、
前記基板を通して延伸する接合パット領域であって、第一金属相互接続ワイヤが前記基板の正面に沿って位置する誘電構造中に設置され、前記基板の背面から前記第一金属相互接続ワイヤに延伸する接合パッド領域と、
前記接合パッド領域中に設置され、前記第一金属相互接続ワイヤと接触する導電接合パッドと、
前記導電接合パッド上に設置される導電バンプと、
前記接合パッド領域の側壁と、前記導電接合パッド及び前記導電バンプの側壁との間に形成され、前記導電接合パッドに延伸する突起を有する誘電体充填層と、
前記誘電構造中に設置されるビアサポート構造であって、前記第一金属相互接続ワイヤによって前記導電接合パッドから分離される１つ以上のビアを有するビアサポート構造と、
前記接合パッド領域から横方向にオフセットされる位置で、前記誘電構造中に設置される１つ以上の追加ビアとを備え、
前記１つ以上のビアのサイズは、前記１つ以上の追加ビアより大きいことを特徴とする集積チップ。
【請求項２】
前記１つ以上のビア、および、前記１つ以上の追加ビアは、前記基板に面する下表面を有し、
前記１つ以上のビアの前記下表面と前記１つ以上の追加ビアの前記下表面はほぼ共平面であることを特徴とする請求項１に記載の集積チップ。
【請求項３】
前記１つ以上のビアは第一サイズの幅を有し、前記幅より小さい第二サイズの空間により分離されていることを特徴とする請求項１又は２に記載の集積チップ。
【請求項４】
前記１つ以上のビアは、第一方向で延伸する長さ、および、前記第一方向に垂直な第二方向で延伸する幅を有し、
前記長さは、前記幅より長いことを特徴とする請求項１又は２に記載の集積チップ。
【請求項５】
基板と、
前記基板を通して延伸する接合パッド領域中に設置される接合パッドであって、第一金属相互接続ワイヤが前記基板の正面に沿って位置する誘電構造中に設置され、前記接合パッド領域が前記基板の背面から前記第一金属相互接続ワイヤに延伸する接合パットと、
前記接合パッド上に設置される導電バンプと、
前記接合パッド領域の側壁と、前記接合パッド及び前記導電バンプの側壁との間に形成され、前記導電接合パッドに延伸する突起を有する誘電体充填層と、
１つ以上のビアを有するビアサポート構造であって、前記１つ以上のビアは、前記第一金属相互接続ワイヤによって、前記基板から分離される位置で前記誘電構造中に設置され、約４０%以上の金属パターン密度を有するビアサポート構造とを備えることを特徴とする集積チップ。
【請求項６】
前記１つ以上のビアは、それぞれ幅を有し、前記幅より小さい空間により分離されていることを特徴とする請求項５に記載の集積チップ。
【請求項７】
前記基板に面する下表面を有する１つ以上の追加ビアを備え、
前記１つ以上の追加ビアの下表面は、前記基板に面する前記１つ以上のビアの下表面と実質的に共平面であり、
前記１つ以上の追加ビアは、前記１つ以上のビアより小さいことを特徴とする請求項６に記載の集積チップ。
【請求項８】
基板の正面に沿って、１つ以上のトランジスタを形成する工程と、
第一金属相互接続ワイヤを、前記基板の前記正面に沿って位置する第一層間誘電体(以下、ＩＬＤと称す)層中に形成する工程と、
前記第一金属相互接続ワイヤの下方に設置される１つ以上のビアを有するビアサポート構造を、前記第一ＩＬＤ層により前記基板から分離される第二ＩＬＤ層中に形成する工程と、
１つ以上の追加ビアを前記第二ＩＬＤ層中に形成する工程であって、前記１つ以上のビアは前記１つ以上の追加ビアより大きいサイズを有する工程と、
前記基板の厚さを減少させる工程と、
接合パッド領域を前記ビアサポート構造上に形成する工程であって、前記接合パッド領域が前記基板を通して前記第一金属相互接続ワイヤに延伸する工程と、
接合パッドを前記接合パッド領域中に形成する工程と、
前記接合パッド上に導電バンプを形成する工程と、
前記接合パッド領域の側壁と、前記接合パッド及び前記導電バンプの側壁との間に、前記接合パッドに延伸する突起を有する誘電体充填層を形成する工程と、
を有することを特徴とする集積チップの形成方法。
【請求項９】
前記１つ以上のビア、および、前記１つ以上の追加ビアは、前記基板に面する下表面を有し、
前記１つ以上のビアの前記下表面と前記１つ以上の追加ビアの前記下表面はほぼ共平面であることを特徴とする請求項８に記載の集積チップの形成方法。
【請求項１０】
前記１つ以上のビアは、それぞれ、第一サイズの幅を有し、且つ、前記幅より小さい第二サイズの空間により分離されることを特徴とする請求項８又は９に記載の集積チップの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２０１５年１２月２９日に出願された米国特許仮出願番号６２/２７２１３８から優先権を主張し、米国特許仮出願は引用によって本願に援用される。
【背景技術】
【０００２】
イメージセンサーを有する集積回路(ＩＣ)は、幅広く、現在の電子デバイス、たとえば、カメラや携帯電話に用いられている。近年、相補型金属酸化膜半導体 (ＣＭＯＳ)イメージセンサーが広く採用されはじめ、電荷結合素子 (ＣＣＤ)イメージセンサーを大きく代替している。ＣＣＤイメージセンサーと比較して、ＣＭＯＳイメージセンサーは、低電力消耗、小尺寸、快速データ処理、データの直接出力、および、低製造コストであるという長所がある。ＣＭＯＳイメージセンサーの種類は、表面照射(ＦＳＩ)イメージセンサー、および、裏面照射型 (ＢＳＩ)イメージセンサーがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、ＢＳＩ接合能力改善のためのパッド領域下のサポート構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明のいくつかの実施態様は、接合パッド下方にビアサポート構造を有する集積チップに関連する。集積チップは、基板中に設置されるイメージセンシング素子を有する。接合パッド領域は、基板を通して、誘電構造中に設置される第一金属相互接続ワイヤに達し、接合パッド領域は、イメージセンシング素子から横方向にオフセットし、且つ、誘電構造は基板の正面に沿う。接合パッドは接合パッド領域中に設置されるとともに、第一金属相互接続ワイヤと接触する。ビアサポート構造は誘電構造中に設置され、且つ、第一金属相互接続ワイヤにより接合パッドから分離される１つ以上のビアを有する。１つ以上の追加ビアは、接合パッド領域から横方向にオフセットする位置で、誘電構造中に設置される。ビアのサイズは、追加ビアより大きい。
【発明の効果】
【０００５】
本発明により、接合圧力による集積チップダメージを減少させることができる。
【図面の簡単な説明】
【０００６】
【図１】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの断面図である。
【図２】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する裏面照射型 (ＢＳＩ)イメージセンサーチップの断面図である。
【図３】いくつかの追加の実施態様による接合パッド下方に設置されるビアサポート構造を有するＢＳＩイメージセンサーチップの断面図である。
【図４】いくつかの実施態様による対面設置で接続されるティアを有する三次元集積チップ (３ＤＩＣ)構造中に設置されるＢＳＩイメージセンサーの断面図である。
【図５Ａ】各種実施態様による接合パッド下方に設置されるビアサポート構造の上面図である。
【図５Ｂ】各種実施態様による接合パッド下方に設置されるビアサポート構造の上面図である。
【図５Ｃ】各種実施態様による接合パッド下方に設置されるビアサポート構造の上面図である。
【図６】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図７】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図８】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図９】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１０】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１１】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１２】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１３】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１４】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１５】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法に対応する断面図である。
【図１６】いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法のフローチャートである。
【発明を実施するための形態】
【０００７】
本発明の態様は、添付図と併せて、以下の詳細な説明により理解できる。注意すべきことは、産業における標準的技法に関し、各種特徴は縮尺どおりに描かれていない。実際、各種特徴の尺寸は、明瞭な討論のために、任意に拡大、または、縮小する。
【０００８】
以下の開示は、多くの異なる実施態様、例を提供し、提供される主題の異なる特徴を実行する。コンポーネンツと配置の特定の例が以下で記述されて、本発明を簡潔にする。これらは、単なる例であって、本発明を限定するものではない。たとえば、第一特徴を第二特徴上に形成するという記述は、第一、および、第二特徴が直接接触する実施例、および、追加特徴が、第一、および、第二特徴間に形成されて、第一、および、第二特徴は直接接触しない実施例を含む。このほか、本発明は、各種例で、参照番号、および／または、符号を繰り返し使用する。これは、説明を簡潔、且つ、明確にするものであって、開示される各種実施態様、および／または、配置間の関係を表すものではない。 
【０００９】
さらに、空間的相対語、たとえば、“下方” “下” “底” “上方” “上” 等は、図中のある一素子ともうひとつの素子の相対関係を簡潔に説明する。空間的相対語は、異なる方向で使用される装置に延伸でき、図示される方向に限定されない。装置は、別の角度で回転し(９０度、または、その他の角度)、空間的相対記述も同様に解釈される。
【００１０】
集積チップは、通常、基板の正面に沿って設置される複数の金属相互接続層を有する。複数の金属相互接続層は、基板中に設置されるデバイス(たとえば、トランジスタ)と電気的に接続されるように設置される。裏面照射型ＣＭＯＳイメージセンサー (ＢＳＩ-ＣＩＳ)は、基板の背面に近接して、基板中に設置されるイメージセンシング素子を有するので、イメージセンシング素子は、基板の背面に沿って光線を受信することができる。入射光が複数の金属相互接続層を横切らずに、基板の背面に沿った光線を受信できるため、これにより、イメージセンシング素子の光学効率を増加させる。  
【００１１】
ＢＳＩ-ＣＩＳは、基板の背面に沿って光線を受信するように設置されるので、ＢＳＩ-ＣＩＳを有する基板は、通常、正面が下向けのパッケージ構造中に位置し、基板の背面を露出する。基板の背面が露出するので、接合パッドは、通常、基板の背面に沿って設置されるとともに、低誘電材（Low k）中の小さい相互接続ワイヤに接続される。低誘電材（Low k）は柔らかく、且つ、隣接する誘電層との接着力が弱い。集積チップコンポーネンツのサイズが減少するにつれて、小さい相互接続ワイヤとそれを包囲する低誘電材（Low k）のそれぞれのサイズ及びそれぞれの強度が減少するため、集積チップは、はんだバンプが接合パッド上に形成されるとき発生する接合圧力から、ダメージを受けやすくなる。ＢＳＩ-ＣＩＳ中に用いられる基板は、通常、薄化されて、イメージセンシングデバイスの光学効率を増加させるので、この問題は、ＢＳＩ-ＣＩＳで更に悪化する。接合パッドや接合パッド下の層を、たとえば、反り、曲げ、亀裂、および/または、剥離させる欠陥のため、接合圧力は、ＩＣ歩留まりを低下させる。
【００１２】
本発明は、接合パッド下方にビアサポート構造を有する集積チップ、および、その形成方法に関する。集積チップは、基板中に設置されるイメージセンシング素子を有する。接合パッド領域は、基板中を通って、イメージセンシング素子から横方向にオフセットされた位置で、第一金属相互接続ワイヤに延伸する。第一金属相互接続ワイヤは、基板の正面に沿って位置する誘電構造中に設置されている。導電接合パッドが、接合パッド領域中に設置されるとともに第一金属相互接続ワイヤと接触する。ビアサポート構造は誘電構造中に設置され、ビアサポート構造は、第一金属相互接続ワイヤにより導電接合パッドから分離された１つ以上（以下において、「１つ以上」は「少なくとも１つ」を意味している）のビアを有する。１つ以上の追加ビアは、接合パッド領域から横方向にオフセットされた位置で、誘電構造中に設置される。１つ以上のビアのサイズは、追加ビアより大きい。大きいサイズのビアは、接合パッド領域下方の金属パターン密度を増加させ、大きい金属領域に接合力を分布させる。これにより、接合圧力による集積チップダメージを減少させる。
【００１３】
図１は、いくつかの実施態様による導電接合パッド下方に設置されるビアサポート構造を有する集積チップ１００の断面図である。
【００１４】
集積チップ１００は、基板１０２(たとえば、シリコン基板)の第一側１０２ａに沿って設置されるバックエンド (ＢＥＯＬ：Back End Of the Line)メタライゼーションスタック１０４を有する。ＢＥＯＬメタライゼーションスタック１０４は、誘電構造１０６中に設置される複数の相互接続層を有する。複数の相互接続層は、相互接続ワイヤ１０８ａ-１０８ｃとビア１１０ａ-１１０ｃで交互になっている。相互接続ワイヤ１０８ａ-１０８ｃは、側面結合(すなわち、基板１０２の上表面に平行な接続)となるよう構成され、ビア１１０ａ-１１０ｃは、隣接する相互接続ワイヤ１０８ａ-１０８ｃ間を接続する垂直接続となるよう構成されている。 
【００１５】
接合パッド領域１１４(すなわち、接合パッド開口)は、基板１０２を通して(through)、基板１０２の第二側１０２ｂから第一相互接続ワイヤ１０８ａに達する。いくつかの実施態様において、第一相互接続ワイヤ１０８ａは、基板１０２に最も接近する相互接続ワイヤである。その他の実施態様において、第一相互接続ワイヤ１０８ａは、１つ以上の追加相互接続ワイヤ (図示しない)により基板１０２から分離される。導電接合パッド１１６が接合パッド領域１１４中に設置される。導電接合パッド１１６は、第一相互接続ワイヤ１０８ａと電気的に接触されている。いくつかの実施態様において、接合パッド領域１１４の１つ以上の内側表面は、誘電層１１８で囲まれている。誘電層１１８は、導電接合パッド１１６と基板１０２間の電気的遮蔽を提供する。
【００１６】
ビアサポート構造１１２は、第一相互接続ワイヤ１０８ａと下方の第二相互接続ワイヤ１０８ｂの間、且つ、接合パッド領域１１４下方の位置に設置される。ビアサポート構造１１２は、第二相互接続ワイヤ１０８ｂの下方に設置される複数の下部ビア１１０ｂ上に延伸する。導電接合パッド１１６上での接合プロセスの力Ｆにより、接合圧力が生成されるが、ビアサポート構造１１２は、１つ以上のビア１１０ａを含みつつビアサポート構造１１２は、当該接合圧力により生じるダメージを軽減させるパターン密度を有するように構成されている。いくつかの実施態様において、ビアサポート構造１１２のパターン密度は、約１９%以上である。いくつかの実施態様において、パターン密度は、約４０%以上である。 
【００１７】
いくつかの実施態様において、ビアサポート構造１１２中の隣接領域中のビアサイズよりも大きいサイズのビア１１０ａを用いることにより、ビアサポート構造１１２の所望のパターン密度が達成される。たとえば、いくつかの実施態様において、ビアサポート構造１１２中の１つ以上のビア１１０ａは、ビアサポート構造１１２の外側の同じＩＬＤ層中のその他のビア１１０ｃ(すなわち、同じビア設計層上のビア)より大きいサイズ(たとえば、上表面面積、体積等)を有する。いくつかの実施態様において、ビアサポート構造１１２中の１つ以上のビア１１０ａは、ビアサポート構造１１２の横方向（第一相互接続ワイヤ１０８ｂの延伸方向）に外側のその他のビア１１０ｃのサイズの約１３０%より大きいサイズを有する。いくつかの実施態様において、ビアサポート構造１１２中の１つ以上のビア１１０ａは、ビアサポート構造１１２の横方向に外側のその他のビア１１０ｃのサイズの１００% 〜 ２００%のサイズを有する。いくつかの追加の実施態様において、ビアサポート構造１１２中の１つ以上のビア１１０ａは、ビアサポート構造１１２の横方向に外側のビア１１０ｃのサイズの１２０%〜１４０%のサイズを有する。
【００１８】
ビアサポート構造１１２中の相対して大きいサイズの１つ以上のビア１１０ａは、第一相互接続ワイヤ１０８ａ下方のパターン密度(たとえば、第一相互接続ワイヤ１０８ａ下方の金属領域対誘電領域の比率を増加させる)を増加させる。ビアサポート構造１１２のパターン密度の増加により、接合プロセスの力Ｆを、大きい金属表面積上に分散させ、これにより、金属が受ける単位面積当たり力を減少させる。つまり、ビアサポート構造１１２の相対して大きい金属パターン密度は、接合プロセス(たとえば、ワイヤボンドプロセス、あるいは、フリップチッププロセス)から、ＢＥＯＬメタライゼーションスタック１０４への力の転移を改善し、これにより、相互接続層上の望まれない接合圧力を制限する。相互接続層上における接合圧力の減少は、集積チップ１００へのダメージを減少させ(たとえば、ワイヤ引きテストやボールせん断テスト期間中、導電接合パッド１１６が下部ビアサポート構造１１２から剥がされるのを防止する)、導電接合パッド１１６と下部層間の接合を改善する。
【００１９】
図２は、いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する裏面照射型 (ＢＳＩ)イメージセンサーチップ２００の断面図である。
【００２０】
ＢＳＩイメージセンサーチップ２００は、基板２０２の正面２０２ｆに沿って設置されるＢＥＯＬメタライゼーションスタック２０４を有する。基板２０２は、任意のタイプの半導体本体(たとえば、シリコン、SiGe、SOI等)、たとえば、半導体ウェハ、および/または、１つ以上のダイオンウェハ、関連する任意のその他のタイプの半導体、および/または、エピタキシャル層である。いくつかの実施態様において、基板２０２は、一般の半導体ウェハ(たとえば、約７００umより小さい厚さ)より薄い厚さtを有する。たとえば、いくつかの実施態様において、厚さtは、約１um〜約１０umの範囲である。
【００２１】
ＢＥＯＬメタライゼーションスタック２０４は、１つ以上のスタック層間誘電体(ＩＬＤ)層を有する誘電構造２０６を有する。金属ワイヤと金属ビアの交互の層が誘電構造２０６中に設置される。基板２０２からの距離が増加するにつれて、金属ワイヤと金属ビアの交互の層が増加する。たとえば、いくつかの実施態様において、ＢＥＯＬメタライゼーションスタック２０４は、導電コンタクト２０８、複数の第一金属相互接続ワイヤ２１０а-２１０ｃ、複数の第一金属ビア２１２ａ-２１２ｃ、追加金属ビア２１２ｃより大きい複数の第二金属ビア２１６ａ２１６ｂ、および、複数の第一金属相互接続ワイヤ２１０а-２１０ｃより大きい複数の第二金属相互接続ワイヤ２１８を有する。いくつかの実施態様において、第一金属相互接続ワイヤ２１０ａは、金属相互接続ワイヤ２１０ｂ、２１０ｃより小さい。いくつかの実施態様において、金属相互接続ワイヤと金属ビアの交互の層は、別々のＩＬＤ層中に位置する。いくつかの実施態様において、金属相互接続ワイヤと金属ビアの隣接層は、共用のＩＬＤ層中に位置する。
【００２２】
各種実施態様において、１つ以上のスタックＩＬＤ層は、酸化物、超低誘電材（Low k）、および/または、低誘電材（Low k）(たとえば、SiCO)を有する。いくつかの実施態様において、導電コンタクトは、第一材料(たとえば、PEOX)を含む第一ＩＬＤ層中に設置され、第一金属相互接続ワイヤ２１０ａは、第一材料(たとえば、超低誘電材（Low k）)と異なる第二材料を含む第二ＩＬＤ層中に設置される。各種実施態様において、導電コンタクト２０８、金属相互接続ワイヤ２１０ａ−２１０ｃ、２１８、および、金属ビア２１２ａ−２１２ｃ、２１６ａ、２１６ｂは、金属、たとえば、銅、アルミニウム、タングステン、あるいは、その他の導電材、たとえば、導電ポリマー、あるいは、ナノチューブを含む。いくつかの実施態様において、導電コンタクト２０８、金属相互接続ワイヤ２１０ａ−２１０ｃ、２１８、および、金属ビア２１２ａ−２１２ｃ、２１６ａ、２１６ｂは、拡散バリア層(図示しない)により誘電構造２０６から分離される。
【００２３】
接合パッド領域１１４は、ＢＥＯＬメタライゼーションスタック２０４中で、基板２０２から第一金属相互接続ワイヤ２１０ａに延伸する。導電接合パッド１１６が接合パッド領域１１４中に設置される。導電接合パッド１１６は、第一金属相互接続ワイヤ２１０ａに電気的に結合される。導電バンプ２２０は、導電接合パッド１１６上に設置される。各種実施態様において、導電バンプ２２０は、たとえば、ニッケル、あるいは、亜鉛を含む。いくつかの実施態様において、第一金属相互接続ワイヤ２１０ａは、導電接合パッド１１６下方に開口がない固体金属層を有する。その他の実施態様において、第一金属相互接続ワイヤ２１０ａは、導電接合パッド１１６下方に１つ以上の開口を有する溝付き金属層を有する。
【００２４】
１つ以上のビアサポート構造２１４ａ、２１４ｂは、第一金属相互接続ワイヤ２１０ａにより、導電接合パッド１１６から分離される。いくつかの実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂは、第一金属相互接続ワイヤ２１０ａと第二金属相互接続ワイヤ２１０ｂ間に設置される第一ビアサポート構造２１４ａ、および、第二金属相互接続ワイヤ２１０ｂと第三金属相互接続ワイヤ２１０ｃ間に設置される第二ビアサポート構造２１４ｂを有する。いくつかの実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂは、所定幅より小さい大きさを有する“薄い”金属相互接続ワイヤ２１０ａ−２１０ｃ間に設置され、所定幅より大きいサイズの“厚い” 金属相互接続ワイヤ間に設置されない。１つ以上のビアサポート構造２１４ａ、２１４ｂは互いに垂直にスタックされる。いくつかの実施態様において、第一ビアサポート構造２１４ａは、第一パターンで配置される１つ以上の金属ビア２１２ａを有し、第二ビアサポート構造２１４ｂは、第二パターンで配置される１つ以上のビア２１２ｂを有する。いくつかの実施態様において、第一パターンは、第二パターンとほぼ同じである。その他の実施態様において、第一パターンは、第二パターンと異なる。
【００２５】
ビアサポート構造２１４ａ、２１４ｂ中の１つ以上のビア２１２ａ、２１２ｂが設置されて、ビアサポート構造２１４ａ、２１４ｂに、約１９%以上の金属パターン密度を与える。金属パターン密度は、構造支柱を上方の導電接合パッド１１６に提供する。いくつかの実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂは、３６%以上の金属パターン密度を有する。いくつかの追加の実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂは、40%以上の金属パターン密度を有する。いくつかの実施態様において、ビアサポート構造２１４ａ、２１４ｂは、設計規則により許可される最小空間とピッチで設置されるビアサポート構造２１４ａ、２１４ｂの外側の追加金属ビア２１２ｃのアレイより大きい金属パターン密度を有する。
【００２６】
いくつかの実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂ中の１つ以上のビア２１２ａ、２１２ｂは、ビアサポート構造２１４ａ、２１４ｂの横方向に外側の追加金属ビア２１２ｃと異なるサイズ、および/または、形状を有する。ビアサポート構造２１４ａ、２１４ｂ中のビア２１２ａ、２１２ｂと異なるサイズ、および /または、形状が設定されて、ビアサポート構造２１４ａ、２１４ｂに金属パターン密度を与える。いくつかの実施態様において、ビアサポート構造２１４ａ、２１４ｂ中のビア２１２ａ、２１２ｂは、追加金属ビア２１２ｃに対応して細長い形状を有する。いくつかの実施態様において、ビアサポート構造２１４ａ、２１４ｂは、第一幅ｗ１を有するビア２１２ａ、２１２ｂを有し、追加金属ビア２１２ｃは、第一幅ｗ１より小さい第二幅ｗ２を有する。いくつかの実施態様において、ビアサポート構造２１４ａ、２１４ｂ中のビア２１２ａ、２１２ｂは、第一空間ｓ１により分離される。いくつかの実施態様において、第一幅ｗ１は、第一空間ｓ１より大きい(たとえば、第一幅ｗ１は第一空間ｓ１の二倍である)。その他の実施態様において、第一幅ｗ１は、第一空間ｓ１より小さい。
【００２７】
いくつかの実施態様において、１つ以上のビアサポート構造２１４ａ、２１４ｂ中の１つ以上のビア２１２ａ、２１２ｂ、および、１つ以上の追加金属ビア２１２ｃは、基板に面する面を有し、当該面はほぼ共平面(たとえば、化学機械研磨ツールの許容範囲内の共平面)である。いくつかの実施態様において、複数の第二金属ビア２１６ａ、２１６ｂは、１つ以上のビアサポート構造２１４ａ、２１４ｂにより基板２０２から分離されるビアアレイを有する。ビアアレイ中の複数の第二金属ビア２１６ａは、ビアアレイの横方向に外側のビア２１６ｂと同じサイズを有するので、複数の第二金属ビア２１６ａ、２１６ｂは、ほぼ同じサイズを有する。
【００２８】
イメージセンシング素子２２２は、接合パッド領域１１４から横方向にオフセットされた位置で、基板２０２中に設置される。イメージセンシング素子２２２が設置されて、入射放射線から電荷キャリア(たとえば、電子正孔対)を生成する。いくつかの実施態様において、イメージセンシング素子２２２はフォトダイオードを含む。
【００２９】
いくつかの実施態様において、１つ以上のパッシベーション層２２４が、基板２０２の背面２０２ｂ上に形成される。カラーフィルター２２６が、１つ以上のパッシベーション層２２４上に設置される。カラーフィルター２２６が設置されて、特定波長の放射光を透過させる。いくつかの実施態様において、カラーフィルター２２６は格子構造２２８により囲まれる。いくつかの実施態様において、格子構造２２８は、誘電材２２８ａ(たとえば、窒化ケイ素)と上方の金属２２８ｂを有するスタック構造を含む。中心格子構造２２８は、下部イメージセンシング素子２２２上に位置する開口を定義するフレームワークを形成する。マイクロレンズ２３０がカラーフィルター２２６上に設置される。マイクロレンズ２３０は、カラーフィルター２２６に位置合わせされている。いくつかの実施態様において、マイクロレンズ２３０は、カラーフィルター２２６に隣接する実質的に平坦な下表面、および、弧状の上表面を有し、入射放射線を、下部イメージセンシング素子２２２中心に集光して、イメージセンシング素子２２２の効率を向上させる。
【００３０】
図３は、いくつかの追加の実施態様による接合パッド下方に設置されるビアサポート構造を有するＢＳＩイメージセンサーチップ３００の断面図である。
【００３１】
ＢＳＩイメージセンサーチップ３００は、基板３０２の正面３０２ｆに沿って設置されるＢＥＯＬメタライゼーションスタック２０４中で、基板３０２の背面３０２ｂから第一金属相互接続ワイヤ２１０ａに延伸する接合パッド領域３０３を有する。第一パッシベーション層３０４は、接合パッド領域３０３の側壁と下表面に沿っている。接合パッド３０６が接合パッド領域３０３中に設置される。接合パッド３０６は導電材 (たとえば、アルミニウムなどの金属)を有し、且つ、接合パッド領域３０３により露出される上表面を有する。いくつかの実施態様において、誘電体充填層３１２が、接合パッド３０６上の接合パッド領域３０３中に設置される。誘電体充填層３１２は、酸化物(たとえば、酸化ケイ素)を含む。導電バンプ３０７は、さらに、接合パッド３０６上に設置される。 
【００３２】
いくつかの実施態様において、接合パッド３０６は突起３１０を有する。突起３１０は、接合パッド３０６の下表面から第一金属相互接続ワイヤ２１０ａと電気的に接続する位置に向かって、外方で垂直に延伸する。いくつかの実施態様において、突起３１０は、基板３０２の正面３０２ｆに沿って設置される誘電体分離層３１４により延伸する。誘電体分離層３１４は、接合パッド３０６と基板２０２の隣接領域間の隔離を改善する。いくつかの実施態様において、突起３１０は、さらに、導電コンタクトを囲む第一ＩＬＤ層２０６ａにより延伸する。いくつかの実施態様において、パッド凹部３０８が、接合パッド３０６の上表面中に設置される。
【００３３】
ＢＳＩ-ＣＩＳの画素領域３１９は、接合パッド領域３０３から横方向にオフセットする位置で、基板３０２中に設置される。いくつかの実施態様において、画素領域３１９は、画素領域３１９の反対側に設置される１つ以上の隔離構造３２６(たとえば、シャロートレンチアイソレーション領域)により、隣接する画素領域(図示しない)から隔離される。１つ以上の隔離構造３２６は、基板３０２の正面３０２ｆのトレンチ中に設置される誘電材を含む。
【００３４】
画素領域３１９は、入射放射線から電荷キャリア(すなわち、電子正孔対)を生成するフォトダイオード３２０を有する。いくつかの実施態様において、フォトダイオード３２０は、第一ドーピング型(たとえば、ｎ型ドーピング)の第一領域３２０ａ、および、第一ドーピング型と異なる第二ドーピング型(たとえば、ｐ型ドーピング)の第二領域３２０ｂを有する。いくつかの実施態様において、フォトダイオード３２０は、約5e15atoms/cm3以上のドーピング濃度の領域を有する。いくつかの実施態様において、基板３０２は第二ドーピング型を有する。
【００３５】
トランスファートランジスタゲート３２２を含むトランスファートランジスタ３２１が、基板３０２の正面３０２ｆに沿って設置される。トランスファートランジスタゲート３２２は、ゲート誘電層により基板３０２から分離されるゲート電極を有する。いくつかの実施態様において、側壁スペーサ(図示しない)が、ゲート誘電層とゲート電極の反対側に設置される。トランスファートランジスタゲート３２２が、フォトダイオード３２０とソース／ドレイン領域３２４(すなわち、浮遊拡散ノード)との間に横方向に設置されるとともに、フォトダイオード３２０からソース／ドレイン領域３２４に、電荷キャリアの流れを制御する。ソース／ドレイン領域３２４は、さらに、リセットトランジスタとソースフォロワートランジスタ (図示しない)に結合される。リセットトランジスタは、露出期間中、フォトダイオード３２０をリセットするように構成されている。ソース／ドレイン領域３２４中の電荷レベルが十分に高い場合、ソースフォロワートランジスタが起動するとともに、アドレッシングに用いられるロー選択トランジスタの操作にしたがって、電荷が選択的に出力される。
【００３６】
第二パッシベーション層３１６が基板３０２の背面３０２ｂに設置され、誘電材料層３１８が第二パッシベーション層３１６上に設置される。いくつかの実施態様において、第二パッシベーション層３１６は反射防止膜(ARC)を含む。その他の実施態様において、第二パッシベーション層３１６は、有機ポリマー、あるいは、金属酸化物を含む。いくつかの実施態様において、誘電材料層３１８は、酸化物、あるいは、高誘電層（High‐k）、たとえば、酸化ハフ二ウム(HfO)、ケイ酸ハフ二ウム(HfSiO)、ハフ二ウムアルミニウム酸化物 (HfAlO)、あるいは、ハフ二ウムタンタル酸化物 (HfTaO)を含む。
【００３７】
図４は、いくつかの実施態様によるＢＳＩ-ＣＩＳを含む三次元集積チップ(３ＤＩＣ)４００の断面図である。
【００３８】
３ＤＩＣ４００は、第一ティア４１６と第二ティア４０２を有する。第一ティア４１６は、図３に示されるように、ＢＳＩ-ＣＩＳを有する基板３０２を含む。第二ティア４０２は、第二基板４０４、および、第二基板４０４の正面に沿って設置される誘電構造４１０を有する。１つ以上の半導体デバイス４０６が第二基板４０４中に設置される。各種実施態様において、１つ以上の半導体デバイス４０６は、たとえば、トランジスタデバイス、および/または、パッシブデバイスを有する。複数の金属相互接続層４０８が、誘電構造４１０中に設置される。
【００３９】
第二ティア４０２は、対面設置で、第一ティア４１６に結合され、誘電構造２０６と４１０は、基板３０２と第二基板４０４の間に設置される。いくつかの実施態様において、誘電構造２０６と誘電構造４１０は、接合構造４１２の方法により互いに接続される。いくつかのこのような実施態様において、層内相互接続構造４１４が設置されて、第二ティア４０２と第一ティア４１６を結合する。層内相互接続構造４１４は、複数の金属相互接続層４０８のひとつから、接合構造４１２を経て、誘電構造２０６中の金属相互接続ワイヤに延伸する。その他の実施態様において、誘電構造２０６と４１０は、直接、互いに隣接する。
【００４０】
図４では、対面設置である３ＤＩＣが示されているが、本発明は、このような３ＤＩＣ設置に制限されない。その他の実施態様において、３ＤＩＣは、たとえば、背中合わせで設置される。 
【００４１】
図５Ａ〜図５Ｃは、各種実施態様による第一金属相互接続ワイヤ下方に設置されたビアサポート構造の上面図である。
【００４２】
図５Ａは、いくつかの実施態様による第一相互接続ワイヤ１０８ａ下方に設置される複数のビア５０８を含むビアサポート構造５０６の上面図５００である。複数のビア５０８は、ほぼ周期的なパターン(すなわち、製造プロセスの許容範囲で周期的であるパターン内)で、ビアサポート構造５０６中に設置される。複数のビア５０８は、幅ｗ１にほぼ等しい長さｌ１を有し、複数のビア５０８は、第一方向５０２と第二方向５０４に沿って、空間ｓ１により互いに分離される。いくつかの実施態様において、複数のビア５０８の幅ｗ１は、複数のビア５０８の隣接ビア間の空間ｓ１より大きい。その他の実施態様において、複数のビア５０８の幅ｗ１は、複数のビア５０８の隣接ビア間の空間ｓ１より小さい。複数のビア５０８は方形として説明されているが、その他の実施態様において、複数のビア５０８は、円形、長方形、楕円形、あるいは、その他の形状でもよい。
【００４３】
いくつかの実施態様において、幅ｗ１と空間ｓ１の比率は、約 ０.７５〜約２の範囲(たとえば、０.７５<ｗ１/ｓ１<２)である。いくつかの実施態様において、ビアサポート構造５０６中の複数のビア５０８は、約１９%以上である金属パターン密度を有する。いくつかの追加の実施態様において、ビアサポート構造５０６中の複数のビア５０８は、３７%以上の金属パターン密度を有する。いくつかの実施態様において、５０%より大きい金属パターン密度は、接合パッドの接合能力を低下させる可能性があるので、ビアサポート構造５０６中の複数のビア５０８は、５０%より小さい金属パターン密度を有する。
【００４４】
図５Ｂは、いくつかの他の実施例による第一相互接続ワイヤ１０８ａ下方に設置される複数のビア５１４を有するビアサポート構造５１２の上面図５１０である。複数のビア５１４は、細長い形状を有し、細長い形状は、第一方向５０２に沿って延伸する幅ｗ２、および、第二方向５０４に沿って延伸する長さl2を有する。いくつかの実施態様において、複数のビア５１４は、幅ｗ２より二倍より大きい長さ l2を有する。たとえば、複数のビア５１４は、幅ｗ２の３倍より大きい長さ l2を有する。複数のビア５１４は、空間ｓ２により第一方向５０２で、もう一つと分離される。いくつかの実施態様において、空間ｓ２は、幅ｗ２以下である。その他の実施態様において、空間ｓ２は、幅ｗ２より大きい。いくつかの実施態様において、ビアサポート構造５１２中の複数のビア５１４は、約１９%以上の金属パターン密度を有する。いくつかの追加の実施態様において、複数のビア５１４は、約３７%より大きい金属パターン密度を有する。いくつかの追加の実施態様において、ビアサポート構造５１２中の複数のビア５１４は、約５０%より大きい金属パターン密度を有する。
【００４５】
図５Ｃは、いくつかの他の実施例による第一相互接続ワイヤ１０８ａ下方に設置されるビア５２０を有するビアサポート構造５１８の上面図５１６である。ビア５２０は、第一方向５０２と第二方向５０４で、連続して延伸するとともに、ビア５２０から延伸する１つ以上の開口５２２を囲む。いくつかの実施態様において、ビア５２０は、１つ以上の開口５２２に隣接する外側壁と側壁間で延伸する幅ｗ３を有する。いくつかの実施態様において、ビア５２０は、約１９%以上の金属パターン密度を有する。いくつかの追加の実施態様において、ビア５２０は、約３７%より大きい金属パターン密度を有する。いくつかの実施態様において、ビア５２０は、約５０%より大きい金属パターン密度を有する。
【００４６】
図６〜図１５は、いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法の断面図である。図６〜図１５中では、説明をわかりやすくするため、前の実施態様中と同じ参照番号を用いている。 
【００４７】
図６の断面図６００に示されるように、イメージセンシング素子が基板６０２の画素領域３１９中に形成される。いくつかの実施態様において、イメージセンシング素子はフォトダイオード３２０を含む。このような実施態様において、フォトダイオード３２０は、１つ以上のドーパント種６０４を、基板６０２を選択的に注入して、ドープ領域３２０ａ、３２０ｂを基板６０２中に形成することにより構成される。たとえば、いくつかの実施態様において、第一注入プロセスが、基板６０２の正面６０２ｆに沿って設置される第一マスキング層６０６(たとえば、フォトレジスト)にしたがって実行されて、第一ドーピング型の第一領域３２０ａを形成する。また、後続の第二注入プロセスが、第二マスキング層(図示しない)にしたがって実行されて、第一ドーピング型と異なる第二ドーピング型の第二領域３２０ｂを形成する。
【００４８】
いくつかの実施態様において、１つ以上の隔離構造３２６(たとえば、シャロートレンチアイソレーション領域)が、画素領域３１９の反対側で、基板６０２の正面６０２ｆ中に形成される。１つ以上の隔離構造３２６は、基板６０２の正面６０２ｆを選択的にエッチングして、シャロートレンチを形成し、その後、誘電材(たとえば、酸化物)をシャロートレンチ中に形成することにより形成される。いくつかの実施態様において、１つ以上の隔離構造３２６がフォトダイオード３２０の形成の前に形成される。
【００４９】
図７の断面図７００に示されるように、ソース／ドレイン領域３２４が基板６０２の正面６０２ｆ中に形成される。ソース／ドレイン領域３２４は、基板６０２の正面６０２ｆに沿って設置される第一マスキング層７０４(たとえば、フォトレジスト)にしたがって、基板６０２に、第一ドーピング型のドーパント種７０２を選択的に注入することにより形成される。
【００５０】
図８の断面図８００に示されるように、トランスファートランジスタ３２１のトランスファートランジスタゲート３２２が、フォトダイオード３２０とソース／ドレイン領域３２４間の基板６０２の正面６０２ｆに沿って形成される。トランスファートランジスタゲート３２２は、ゲート誘電膜とゲート電極膜を基板６０２に蒸着することにより形成される。ゲート誘電膜とゲート電極膜が続けてパターン化されて、ゲート誘電層とゲート電極を形成する。
【００５１】
図９の断面図９００に示されるように、第一金属相互接続ワイヤ２１０ａが基板６０２の正面６０２ｆ上に形成される。第一金属相互接続ワイヤ２１０ａは、複数の導電コンタクトを囲む第一ＩＬＤ層９０２上の第二ＩＬＤ層９０４中に形成される。いくつかの実施態様において、ダマシンプロセスを用いて、第二ＩＬＤ層９０４を形成し、その後、エッチングして金属トレンチを形成し、金属トレンチに導電材を充填して、第一金属相互接続ワイヤ２１０ａを形成することによって、第一金属相互接続ワイヤ２１０ａが形成される。いくつかの実施態様において、第二ＩＬＤ層９０４が、物理気相蒸着(たとえば、ＰＶＤ、ＣＶＤ等)により蒸着され、導電材は、蒸着プロセス、および/または、めっきプロセス (たとえば、電気メッキ、化学めっき等)を用いて形成される。各種実施態様において、導電材は、たとえば、タングステン、銅、あるいは、アルミニウム銅合金を有する。
【００５２】
図１０の断面図１０００に示されるように、１つ以上の金属ビア２１２ａを含むビアサポート構造２１４ａが、第一金属相互接続ワイヤ２１０ａ上のＩＬＤ層１００２中に形成される。１つ以上の追加金属ビア２１２ｃは、さらに、ビアサポート構造２１４ａから横方向にオフセットする位置で、ＩＬＤ層１００２中に形成される。ビアサポート構造２１４ａは、１９%以上のパターン密度を有する。いくつかの実施態様において、ビアサポート構造２１４ａは、第一空間ｓ１によりお互いに分離される第一幅ｗ１を有する複数の金属ビアを備えている。いくつかの実施態様において、第一幅ｗ１は、第一空間ｓ１より大きい。いくつかの実施態様において、１つ以上の金属ビア２１２ａは、１つ以上の追加金属ビア２１２ｃよりも大きいサイズを有する(たとえば、上表面面積、体積等)。
【００５３】
１つ以上の追加金属相互接続層は、ビアサポート構造２１４ａ上のＩＬＤ層中に形成され、誘電構造２０６に複数の金属相互接続層を含ませる。いくつかの実施態様において、１つ以上の追加金属相互接続層は第二ビアサポート構造２１４ｂを有する。いくつかの実施態様において、１つ以上の金属ビア２１２ａ、および、１つ以上の追加金属ビア２１２ｃが同時に形成される。いくつかの実施態様において、１つ以上の金属ビア２１２ａ、１つ以上の追加金属ビア２１２ｃ、および、１つ以上の追加金属相互接続層は、ダマシンプロセス(たとえば、シングルダマシンプロセス、あるいは、デュアルダマシンプロセス)により形成される。
【００５４】
図１１の断面図１１００に示されるように、基板６０２は薄化されて、基板３０２を形成する。基板６０２の薄化は、基板６０２の厚さを、第一厚さ ｔ１から第二厚さｔ２に減少させる。いくつかの実施態様において、第二厚さｔ２は、約1um 〜約10umの範囲である。厚さの減少は、基板３０２の背面３０２ｂからフォトダイオード３２０への放射の伝達を改善する。各種実施態様において、基板６０２は、基板６０２の背面６０２ｂをエッチングする、あるいは、機械的研磨により薄化される。
【００５５】
いくつかの実施態様において、薄化の前に、誘電構造２０６が、第二基板４０４に接合される。第二基板４０４は、１つ以上の半導体デバイス４０６と複数の金属相互接続層４０８を含む誘電構造４１０を有するＣＭＯＳ基板を含む。その他の実施態様において、第二基板４０４は、ハンドル基板(図示しない)である。いくつかの実施態様において、第二基板４０４は、接合層の方式により、誘電構造２０６に接合される。いくつかの実施態様において、接合層は、中間接合酸化層(図示しない)を有する。いくつかの実施態様において、接合プロセスは、融合接合プロセスを含む。
【００５６】
図１２の断面図１２００に示されるように、基板３０２の背面が選択的にエッチングされて、基板３０２から延伸する接合パッド領域３０３(すなわち、接合パッド開口)を形成する。いくつかの実施態様において、エッチングプロセスは、多段階のエッチングプロセスを有する。いくつかの実施態様において、基板３０２の背面３０２ｂは、マスキング層１２０４にしたがって、エッチャント１２０２に選択的に露出される。各種実施態様において、エッチャント１２０２は、ドライエッチャント(たとえば、ＲＩＥ)、および/または、ウェットエッチャント(たとえば、Tetramethylammonium hydroxide (TMAH)、水酸化カリウム (KOH)等)を含む。いくつかの実施態様において、第一パッシベーション層３０４は、接合パッド領域３０３中に形成される。第一パッシベーション層３０４は、気相蒸着プロセス(たとえば、PVD, CVD, PE-CVD等)により蒸着される誘電層を有する。
【００５７】
いくつかの実施態様において、第二パッシベーション層３１６、および、誘電材料層３１８は、接合パッド領域３０３の形成前に、基板３０２の背面３０２ｂ上に形成される。いくつかの実施態様において、第二パッシベーション層３１６は、反射防止膜(ＡＲＣ)層を有する。誘電材料層３１８が第二パッシベーション層３１６上に形成される。いくつかの実施態様において、誘電材料層３１８は、酸化物を含む。いくつかの実施態様において、第二パッシベーション層３１６、および、誘電材料層３１８は、気相蒸着プロセス(たとえば、ＣＶＤ、ＰＶＤ、ＰＥ-ＣＶＤ等)により蒸着される。
【００５８】
図１３の断面図１３００に示されるように、接合パッド３０６は、第一パッシベーション層３０４を覆う一位置で、接合パッド領域３０３中に形成される。接合パッド３０６は、第一金属相互接続ワイヤ２１０ａと電気的に接触する一位置に延伸する。いくつかの実施態様において、誘電体充填層３１２は、接合パッド３０６上の接合パッド領域３０３中に形成される。誘電体充填層３１２は、接合パッド３０６の一部を被覆する酸化物 (たとえば、酸化ケイ素)を有する。導電バンプ３０７は、後の接合プロセス (たとえば、ワイヤ接合プロセス、フリップチップ接合プロセスなど)期間中で、接合パッド３０６上に形成される。
【００５９】
図１４の断面図１４００に示されるように、格子構造２２８が誘電材料層３１８上に形成される。いくつかの実施態様において、格子構造２２８は、誘電体２２８ａ(たとえば、二酸化ケイ素(SiO2))を誘電材料層３１８の上表面に、および、金属２２８ｂを誘電体２２８ａに形成することにより形成される。誘電体２２８ａは、蒸着プロセスを用いて形成される。金属２２８ｂが、蒸着プロセス、および/または、めっきプロセス(たとえば、電気メッキ、化学めっきなど)を用いて形成される。各種実施態様において、金属２２８ｂは、たとえば、タングステン、銅、アルミニウム銅を含む。誘電体２２８ａと金属２２８ｂは、その後、エッチングされて、格子構造２２８中の開口１４０２を定義する。
【００６０】
格子構造２２８の形成後、カラーフィルター２２６が形成されて、開口１４０２を充填する。いくつかの実施態様において、カラーフィルター２２６は、カラーフィルター層を形成し、カラーフィルター層をパターン化することにより形成される。カラーフィルター層が形成されて、開口１４０２の露出領域を充填する。カラーフィルター層は、特定範囲の波長の放射(たとえば、光線)を透過させるとともに、特定範囲外の波長の光線を遮断することができる材料である。パターン化は、カラーフィルター層上のパターンでフォトレジスト層を形成し、フォトレジスト層のパターンにしたがって、エッチャントをカラーフィルター層に加えるとともに、パターン化されたフォトレジスト層を除去することにより実行される。いくつかの実施態様において、カラーフィルター層は形成された後、平坦化される。
【００６１】
図１５の断面図１５００に示されるように、マイクロレンズ２３０がカラーフィルター２２６上に形成される。いくつかの実施態様において、マイクロレンズ２３０が、マイクロレンズ材料をカラーフィルター２２６に蒸着することにより(たとえば、スピンオン方法、あるいは、蒸着プロセスにより)形成される。弧状の上表面を有するマイクロレンズテンプレート(図示しない)は、マイクロレンズ材料上に形成される。いくつかの実施態様において、マイクロレンズテンプレートは、フォトレジスト材料を含み、その露出方式は、分布した露光ドーズ (たとえば、負のフォトレジストを例とすると、曲面の底部の露光量が多く、曲面頂部の露光量が少ない)を用い、その後、現像と焼成（ベイク）を行って、円形の形状を形成する。その後、マイクロレンズテンプレートにしたがって、マイクロレンズ材料を選択的にエッチングすることにより、マイクロレンズ２３０が形成される。 
【００６２】
図１６は、いくつかの実施態様による接合パッド下方に設置されるビアサポート構造を有する集積チップの形成方法１６００のフローチャートである。
【００６３】
開示される方法１６００は、一連の工程や事象として、説明、および、記述され、理解できることは、このような工程や事象は、このような構造に限定されないことである。たとえば、いくつかの工程は、説明される、および／または、記述されるものとは別に、その他の工程や事象と異なる順序、および／または、同時に発生する。このほか、説明される全ての工程が、記述される１つ以上の態様や実施例を実施するの必要であるわけではない。さらに、記述される１つ以上の工程は、１つ以上の分離した工程、および／または、段階で実行される。
【００６４】
工程１６０２において、イメージセンシング素子が基板中に形成される。いくつかの実施態様において、イメージセンシング素子は、基板の正面中で、１つ以上の注入プロセスを実行することにより形成されるフォトダイオードを有する。図６は、いくつかの実施態様による工程１６０２に対応する断面図６００である。
【００６５】
工程１６０４において、１つ以上のトランジスタが、基板の正面に沿って形成される。いくつかの実施態様において、１つ以上のトランジスタは、ＣＭＯＳイメージセンサーの１つ以上のトランスファートランジスタ、リセットトランジスタ、および/または、ソースフォロワートランジスタを有する。図７と図８は、いくつかの実施態様による工程１６０４に対応する断面図７００と８００である。
【００６６】
工程１６０６において、第一金属相互接続ワイヤは、基板の正面に沿って位置する層間誘電体(ＩＬＤ)層中に形成される。図９は、いくつかの実施態様による工程１６０６に対応する断面図９００である。
【００６７】
工程１６０８において、第一金属相互接続ワイヤ上に設置される１つ以上のビアを含むビアサポート構造は、第一金属相互接続ワイヤを覆うＩＬＤ層中に形成される。図１０は、いくつかの実施態様による工程１６０８に対応する断面図１０００である。
【００６８】
工程１６１０において、いくつかの実施態様は、１つ以上の追加ビアを、ビアサポート構造から横方向にオフセットされる位置に形成する。１つ以上の追加ビアは、ビアサポート構造中の１つ以上のビアより小さい。いくつかの実施態様において、ビアサポート構造中の１つ以上のビア、および、１つ以上の追加ビアが同時に形成される。図１０は、いくつかの実施態様による工程１６１０に対応する断面図１０００である。
【００６９】
工程１６１２において、１つ以上の追加金属相互接続層がビアサポート構造上に形成される。図１０は、いくつかの実施態様による工程１６１２に対応する断面図１０００である。 
【００７０】
工程１６１４において、いくつかの実施態様は、基板を第二基板に接合する。いくつかの実施態様において、第一基板は、１つ以上の介在するＩＬＤ層の方法により、間接的に、第二基板に接合される。図１１は、いくつかの実施態様による工程１６１４に対応する断面図１１００である。
【００７１】
工程１６１６において、基板の厚さが減少する。図１１は、いくつかの実施態様による工程１６１６に対応する断面図１１００である。
【００７２】
工程１６１８において、いくつかの実施態様は、パッシベーション層と誘電材層を、基板の背面上に形成する。図１２は、工程１６１８に対応するいくつかの実施態様を説明する図である。
【００７３】
工程１６２０において、接合パッド領域が形成される。接合パッド領域は、基板を経て、基板の背面から第一金属相互接続ワイヤに延伸する。図１２は、いくつかの実施態様による工程１６２０に対応する断面図１２００である。
【００７４】
工程１６２２において、接合パッドが接合パッド領域中に形成される。図１３は、いくつかの実施態様による工程１６２２に対応する断面図１３００である。
【００７５】
工程１６２４において、カラーフィルターが、誘電材層上に形成される。図１４は、いくつかの実施態様による工程１６２４に対応する断面図１４００である。
【００７６】
工程１６２６において、マイクロレンズがカラーフィルター上に形成される。図１５は、いくつかの実施態様による工程１６２６に対応する断面図１５００である。
【００７７】
よって、本発明は、接合パッド下方にビアサポート構造を有する集積チップ、および、その形成方法に関するものである。 
【００７８】
いくつかの実施態様において、本発明は集積チップに関連する。集積チップは、基板中に設置されるイメージセンシング素子を有する。接合パッド領域は、基板を経て、基板の背面から、基板の正面に沿って位置する誘電構造中に設置される第一金属相互接続ワイヤに延伸する。導電接合パッドは接合パッド領域中に設置されるとともに、第一金属相互接続ワイヤと接触する。ビアサポート構造は誘電構造中に設置されるとともに、第一金属相互接続ワイヤにより導電接合パッドから分離される１つ以上のビアを有する。１つ以上の追加ビアが、接合パッド領域から横方向にオフセットされる位置で、誘電構造中に設置される。ビアのサイズは、追加ビアより大きい。
【００７９】
その他の実施態様において、本発明は集積チップに関連する。集積チップが、接合パッド領域中に設置される接合パッドを有する。接合パッド領域は、基板の背面から、基板の正面に沿って位置する誘電構造中に設置される第一金属相互接続ワイヤに延伸する。１つ以上のビアを含むビアサポート構造は、第一金属相互接続ワイヤにより基板から分離される一位置で、誘電構造中に設置される。ビアサポート構造は、約４０%以上の金属パターン密度を有する。 
【００８０】
さらに別の実施態様において、本発明は、集積チップの形成方法に関する。方法は、基板の正面に沿って、１つ以上のトランジスタを形成する工程を有する。方法は、さらに、第一金属相互接続ワイヤを、基板の正面に沿って位置する第一層間誘電体 (ＩＬＤ)層中に形成する工程を有する。方法は、さらに、第一金属相互接続ワイヤ下方に設置される１つ以上のビアを含むビアサポート構造を、第一ＩＬＤ層により基板から分離される第二ＩＬＤ層中に形成する。方法は、さらに、１つ以上の追加ビアを第二ＩＬＤ層中に形成する工程を有し、１つ以上のビアは、１つ以上の追加ビアより大きいサイズを有する。方法は、さらに、基板の厚さを減少させる工程、および、接合パッド領域をビアサポート構造上に形成する方法を有し、接合パッド領域は、基板から、第一金属相互接続ワイヤに延伸する。方法は、さらに、接合パッドを接合パッド領域中に形成する工程を有する。 
【００８１】
本発明では好ましい実施形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の思想を脱しない範囲内で各種の変形を加えることができる。
【符号の説明】
【００８２】
Ｆ…接合力
ｌ１、ｌ２…長さ
ｓ１…第一空間
ｓ２…第二空間
ｔ…厚さ
ｔ１…第一厚さ
ｔ２…第二厚さ
ｗ１…第一幅
ｗ２…第二幅
ｗ３…第三幅
１００…集積チップ
１０２、２０２、３０２、６０２…基板
１０２ａ…第一面
１０２ｂ…第二面
１０４、２０４…ＢＥＯＬメタライゼーションスタック
１０６、２０６、４１０…誘電構造
１０８ａ…第一相互接続ワイヤ
１０８ｂ…第二相互接続ワイヤ
１０８ｃ…第三相互接続ワイヤ
１１０ａ、１１０ｂ、１１０ｃ、５０８、５１４、５２０…ビア
１１２、５０６、５１２、５１８…ビアサポート構造
１１４、３０３…接合パッド領域
１１６…導電接合パッド
１１８…誘電層
２００、３００…ＢＳＩイメージセンサーチップ
２０２ｆ、３０２ｆ、６０２ｆ…正面
２０６ａ、９０２…第一ＩＬＤ層
２０８…導電コンタクト
２１０ａ、２１０ｂ、２１０ｃ…第一金属相互接続ワイヤ
２１２ａ、２１２ｂ、２１２ｃ…第一金属ビア
２１４ａ…第一ビアサポート構造
２１４ｂ…第二ビアサポート構造
２１６ａ２１６ｂ…第二金属ビア
２１８…第二金属相互接続ワイヤ
２２０、３０７…導電バンプ
２２２…イメージセンシング素子
２２４…パッシベーション層
２２６…カラーフィルター
２２８…格子構造
２２８ａ、３１８…誘電材料層
２２８ｂ…金属
２３０…マイクロレンズ
３０２ｂ、６０２ｂ…背面
３０４…第一パッシベーション層
３０６…接合パッド
３０８…パッド凹部
３１０…突起
３１２…誘電体充填層
３１４…誘電体分離層
３１６…第二パッシベーション層
３１９…画素領域
３２０…フォトダイオード
３２０ａ…第一領域
３２０ｂ…第二領域
３２１…トランスファートランジスタ
３２２…トランスファートランジスタゲート
３２４…ソース／ドレイン領域
３２６…隔離構造
４００…３ＤＩＣ
４０２…第二層
４０４…第二基板
４０６…半導体デバイス
４０８…金属相互接続層
４１２…接合構造
４１４…層内相互接続構造
４１６…第一層
５０２…第一方向
５０４…第二方向
５２２、１４０２…開口
６０４、７０２…ドーパント種
６０６、７０４…第一マスキング層
９０４…第二ＩＬＤ層
１００２…ＩＬＤ層
１２０２…エッチャント
１２０４…マスキング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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