(57)【特許請求の範囲】
【請求項１】
メモリに対しアドレスを指定するためのアドレス指定信号を出力するアドレス指定部と、
前記アドレス指定信号に同期する第１ラッチ信号を出力するラッチ信号出力部と、
前記メモリから前記指定されたアドレスに対応するデータ信号の入力を受け付けるデータ入力部と、
前記第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた第２ラッチ信号の入力を受け付けるラッチ信号入力部と、
前記第２ラッチ信号に指定されるタイミングに基づいて前記データ信号で示されるデータを読み取るデータ読取部と、
を備えるメモリ検査用制御装置と、
前記第１ラッチ信号の入力を受け付けて、当該第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた前記第２ラッチ信号を出力する遅延発生部と、
を備え、
前記遅延発生部は、
一つ以上のバッファが設けられた遅延用伝送配線であり、
前記遅延用伝送配線は、
前記アドレス指定信号の伝送配線上、及び、前記データ信号の伝送配線上に設けられたバッファの総数と同じ数のバッファが設けられている
メモリ検査システム。
【請求項２】
前記アドレス指定信号の伝送配線上、及び、前記データ信号の伝送配線上に設けられたバッファを構成するトランジスタの構造と、前記遅延用伝送配線上に設けられたバッファを構成するトランジスタの構造と、が一致する
ことを特徴とする請求項１に記載のメモリ検査システム。
【請求項３】
前記遅延用伝送配線は、
更に、前記メモリが接続されたコネクタを介して引き回されている
ことを特徴とする請求項１または請求項２に記載のメモリ検査システム。
【請求項４】
メモリに対しアドレスを指定するためのアドレス指定信号を出力するステップと、
前記アドレス指定信号に同期する第１ラッチ信号を出力するステップと、
前記メモリから前記指定されたアドレスに対応するデータ信号の入力を受け付けるステップと、
前記第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた第２ラッチ信号の入力を受け付けるステップと、
前記第２ラッチ信号に指定されるタイミングに基づいて前記データ信号で示されるデータを読み取るステップと、
遅延発生部が、前記第１ラッチ信号の入力を受け付けて、当該第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた前記第２ラッチ信号を出力するステップと、
を有し、
前記遅延発生部は、
一つ以上のバッファが設けられた遅延用伝送配線であり、
前記遅延用伝送配線は、
前記アドレス指定信号の伝送配線上、及び、前記データ信号の伝送配線上に設けられたバッファの総数と同じ数のバッファが設けられている
メモリ検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ検査システム及びメモリ検査方法に関する。
【背景技術】
【０００２】
製造されたメモリデバイスの動作を検証する目的で、メモリ用エージングシステムを用いた動作検証が一般的に実施されている（例えば、特許文献１）。メモリ用エージングシステムは、接続された検査対象であるメモリデバイスに対し、データの書込み、読出し等を繰り返し行い、正常に読み書きが行われているか否かを検証するいわゆるテスタである。メモリ用エージングデバイスには所定の制御装置が搭載されており、当該制御装置が、予め組み込まれた動作検証用のプログラムに従って動作することで、動作検証がなされる。
なお、メモリデバイスが高温環境（或いは低温環境）におかれた場合であっても正常に動作するか否かを検証するために、メモリ用エージングシステムを高温環境下、低温環境下で動作させる場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−０１４８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリ用エージングシステムを用いて高温、低温等の特殊な環境下でテストを実施した場合、メモリ用エージングシステムそのものが特殊な環境下に置かれたことによる特性変動が生じ、検査対象とするメモリデバイスの動作検証を正しく行うことができない場合があった。
【０００５】
この発明の目的は、上記課題に鑑みてなされたものであって、種々の環境下に置かれた場合であっても、検査対象とするメモリを精度よく検査可能なメモリ検査システム及びメモリ検査方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、メモリに対しアドレスを指定するためのアドレス指定信号を出力するアドレス指定部と、前記アドレス指定信号に同期する第１ラッチ信号を出力するラッチ信号出力部と、前記メモリから前記指定されたアドレスに対応するデータ信号の入力を受け付けるデータ入力部と、前記第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた第２ラッチ信号の入力を受け付けるラッチ信号入力部と、前記第２ラッチ信号に指定されるタイミングに基づいて前記データ信号で示されるデータを読み取るデータ読取部と、を備えるメモリ検査用制御装置である。
【０００７】
また、本発明の一態様は、上述のメモリ検査用制御装置と、前記第１ラッチ信号の入力を受け付けて、当該第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた前記第２ラッチ信号を出力する遅延発生部と、を備えるメモリ検査システムである。
【０００８】
また、本発明の一態様は、メモリに対しアドレスを指定するためのアドレス指定信号を出力するステップと、前記アドレス指定信号に同期する第１ラッチ信号を出力するステップと、前記メモリから前記指定されたアドレスに対応するデータ信号の入力を受け付けるステップと、前記第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた第２ラッチ信号の入力を受け付けるステップと、前記第２ラッチ信号に指定されるタイミングに基づいて前記データ信号で示されるデータを読み取るステップと、を有するメモリ検査方法である。
【０００９】
また、本発明の一態様は、メモリ検査システムのコンピュータを、メモリに対しアドレスを指定するためのアドレス指定信号を出力するアドレス指定手段、前記アドレス指定信号に同期する第１ラッチ信号を出力するラッチ信号出力手段、前記メモリから前記指定されたアドレスに対応するデータ信号の入力を受け付けるデータ入力手段、前記第１ラッチ信号を、前記アドレス指定信号に対する前記データ信号の遅延時間に応じた時間だけ遅延させた第２ラッチ信号の入力を受け付けるラッチ信号入力手段、前記第２ラッチ信号に指定されるタイミングに基づいて前記データ信号で示されるデータを読み取るデータ読取手段、として機能させるプログラムである。
【発明の効果】
【００１０】
上述のメモリ検査システム及びメモリ検査方法によれば、種々の環境下に置かれた場合であっても、検査対象とするメモリを精度よく検査できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るメモリ検査用制御装置の機能構成を示す図である。
【図２】第１の実施形態に係るメモリ検査システムの機能構成を示す図である。
【図３】第１の実施形態に係るメモリ検査システムの機能を説明する第１の図である。
【図４】第１の実施形態に係るメモリ検査システムの機能を説明する第２の図である。
【図５】第２の実施形態に係るメモリ検査システムの機能構成を示す図である。
【発明を実施するための形態】
【００１２】
＜第１の実施形態＞
以下、第１の実施形態について、図面を参照しながら詳細に説明する。
図１は、第１の実施形態に係るメモリ検査用制御装置の機能構成を示す図である。
図１に示すメモリ検査用制御装置１０は、アドレス指定部１０１と、ラッチ信号出力部１０２と、データ入力部１０３と、ラッチ信号入力部１０４と、データ読取部１０５と、を備えている。
アドレス指定部１０１は、検査対象であるメモリに対し、アドレスを指定するためのアドレス指定信号Ｌ１を出力する。ここで、「アドレス」とは、メモリに記憶されたデータの格納場所を特定する情報である。
ラッチ信号出力部１０２は、アドレス指定信号Ｓａに同期する第１ラッチ信号Ｌ１を出力する。ここで、「同期する」とは、二値（Ｈｉｇｈ、Ｌｏｗ）の値をとる論理信号において、基準となる所定のクロック信号が刻む周期と一致するように、ＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへと値が遷移することをいう。
データ入力部１０３は、検査対象であるメモリから、アドレス指定信号Ｓａによって指定されたアドレスに対応するデータ信号Ｓｄの入力を受け付ける。
ラッチ信号入力部１０４は、ラッチ信号出力部１０２から出力された第１ラッチ信号Ｌ１を、アドレス指定部１０１が出力したアドレス指定信号Ｓａに対する、データ入力部１０３に入力されたデータ信号Ｓｄの遅延時間に応じた時間だけ遅延させた第２ラッチ信号Ｌ２の入力を受け付ける。ここで、「遅延時間」とは、アドレス指定信号Ｓａにおける値の遷移のタイミングと、データ信号Ｓｄにおける値の遷移のタイミングとの時間的なずれの度合いを示す情報である。
データ読取部１０５は、第２ラッチ信号Ｌ２に指定されるタイミングに基づいて、入力されたデータ信号Ｓｄで示されるデータを読み取る。
【００１３】
図２は、第１の実施形態に係るメモリ検査システムの機能構成を示す図である。
図２に示すように、メモリ検査システム１は、上述したメモリ検査用制御装置１０と、コネクタ１１と、遅延発生部２０と、バッファ２０１、２０２、２０３、２０４と、を備えている。
メモリ検査用制御装置１０は、メモリ検査システム１のテストボード上に搭載された論理回路であって、例えば、ＣＰＬＤ（Complex Programmable Logic Device）等によって実現される。ＣＰＬＤであるメモリ検査用制御装置１０は、検査対象となるメモリ３に対する動作検証用の動作プログラムが予め記憶されている。メモリ検査用制御装置１０は、当該プログラムに従って検査対象であるメモリ３に読み書きを繰り返し実施することで、メモリ３の動作の健全性、信頼性を検証する。
【００１４】
コネクタ１１は、検査対象とするメモリ３を接続可能とするインターフェイスである。
遅延発生部２０は、メモリ検査用制御装置１０（ラッチ信号出力部１０２）が出力した第１ラッチ信号Ｌ１の入力を受け付けて、当該第１ラッチ信号Ｌ１を、所定時間だけ遅延させた第２ラッチ信号Ｌ２を出力する。ここで、遅延発生部２０が遅延させる時間は、アドレス指定部１０１が出力したアドレス指定信号Ｓａに対する、データ入力部１０３に入力されるデータ信号Ｓｄの遅延時間に対応する。遅延発生部２０の具体的な構成については後述する。
なお、遅延発生部２０が出力した第２ラッチ信号Ｌ２は、メモリ検査用制御装置１０（ラッチ信号入力部１０４）に入力される。
【００１５】
検査対象であるメモリ３は、メモリ検査用制御装置１０から出力されたアドレス指定信号Ｓａの入力を受け付けると、当該アドレス指定信号Ｓａが示すアドレスに指定される箇所に格納されたデータを読み出す。そして、メモリ３は、読み出したデータを示すデータ信号Ｓｄを出力する。データ信号Ｓｄは、メモリ検査用制御装置１０に入力（返送）され、健全性の判定に用いられる。
アドレス指定用伝送配線Ｐａは、メモリ検査用制御装置１０から検査対象であるメモリ３に向けてアドレス指定信号Ｓａを伝送する配線である。また、データ用伝送配線Ｐｄは、メモリ３からメモリ検査用制御装置１０に向けてデータ信号Ｓｄを伝送する配線である。アドレス指定用伝送配線Ｐａ、データ用伝送配線Ｐｄは、それぞれ、複数の配線が束となって構成されるアドレスバス、データバスをなしている（図２には図示せず）。
【００１６】
バッファ２０１〜２０４は、論理信号の中継の役割をなす論理回路であって、例えば、トランジスタを組み合わせてなるインバータで構成される。一般に、論理信号は、伝送配線を伝送する間に、電圧降下により信号強度（電圧）が減衰する。したがって、伝送配線に一つ又は複数のバッファ（インバータ）を直列に接続することで、当該伝送配線を伝送する論理信号の信号強度が増幅され、正しい論理値をもって伝送される。
図２に示すように、バッファ２０１、２０２は、アドレス指定用伝送配線Ｐａ上において直列に設けられている。また、バッファ２０３、２０４は、データ用伝送配線Ｐｄ上において直列に設けられている。
ここで、バッファ２０１〜２０４は、いずれも複数のインバータの束で構成されており、上記アドレスバス、データバスを構成する配線の各々に対応するように接続されている。例えば、バッファ２０１〜２０４は、３２ｂｉｔのアドレスバス、データバスに対応可能なように３２個のインバータの束で構成される。本実施形態において、これら複数のインバータは、全て同一の構造を有するトランジスタで形成される。トランジスタの「構造」とは、トランジスタの製造プロセス、設計サイズ等により規定される特徴である。即ち、バッファ２０１〜２０４の各々を構成するトランジスタは、少なくともその束に属する範囲内で、同一の製造プロセス、同一の設計サイズで製造されている。
【００１７】
次に、遅延発生部２０の具体的な構成について詳細に説明する。
図２に示すように、遅延発生部２０は、遅延用伝送配線Ｐｎによって構成される。遅延用伝送配線Ｐｎは、ラッチ信号出力部１０２が出力した第１ラッチ信号Ｌ１を伝送し、ラッチ信号入力部１０４まで伝送する配線である。本実施形態においては、第１ラッチ信号Ｌ１が当該遅延用伝送配線Ｐｎを伝送して得られる信号が、上述の第２ラッチ信号Ｌ２である。
図２に示すように、遅延用伝送配線Ｐｎは、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられた全てのバッファ２０１〜２０４を直列に接続するように形成されている。具体的には、遅延用伝送配線Ｐｎは、アドレス指定用伝送配線Ｐａに沿って、メモリ検査用制御装置１０のラッチ信号出力部１０２とバッファ２０１とを接続するように引き回される。また、遅延用伝送配線Ｐｎは、バッファ２０１とバッファ２０２、及び、バッファ２０２とバッファ２０３を順に接続するように引き回される。同様に、遅延用伝送配線Ｐｎは、データ用伝送配線Ｐｄに沿って、バッファ２０３とバッファ２０４、及び、バッファ２０４とメモリ検査用制御装置１０のラッチ信号入力部１０４とを接続するように引き回される。
ここで、遅延用伝送配線Ｐｎは、バッファ２０１〜２０４の各々を構成する３２個（３２ｂｉｔ）のインバータのうち、アドレス指定信号Ｓａ又はデータ信号Ｓｄの伝送に使用されていない少なくとも１個（１ｂｉｔ）のインバータを介して引き回される。
【００１８】
図３、図４は、それぞれ、第１の実施形態に係るメモリ検査システムの機能を説明する第１の図、第２の図である。
次に、図３、図４を参照しながら、第１の実施形態に係るメモリ検査システム１の機能について詳細に説明する。
図３は、第１の実施形態に係るメモリ検査システム１の対比例に係るメモリ検査システムの機能を示す図である。図３は、対比例に係るメモリ検査システムが搭載するメモリ検査用制御装置が出力するアドレス指定信号Ｓａ、当該メモリ検査用制御装置に入力されるデータ信号Ｓｄ、及び、当該メモリ検査用制御装置の内部で生成される第１ラッチ信号Ｌ１のタイミングチャートを示している。
当該対比例に係るメモリ検査用制御装置は、第１ラッチ信号Ｌ１に指定されるタイミングに基づいて、入力されたデータ信号Ｓｄで示されるデータを読み取る。
【００１９】
図３上段を参照しながら、常温時において、対比例に係るメモリ検査用制御装置がアドレス指定信号Ｓａを出力した場合の動作を説明する。この場合、当該アドレス指定信号Ｓａの入力を受け付けたメモリ３は、上記メモリ検査用制御装置に向けて、当該アドレス指定信号Ｓａに対応するデータ信号Ｓｄを出力する。なお、常温時においては、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間は微小であり、ここでは、実質的に遅延が生じていないものとして説明する。
【００２０】
図３上段に示すように、アドレス指定信号Ｓａと第１ラッチ信号Ｌ１とは、互いに同期するように出力される。そうすると、常温時においては、データ信号Ｓｄは、アドレス指定信号Ｓａに対し遅延が生じることなく入力されることから、このデータ信号Ｓｄも、当該第１ラッチ信号Ｌ１と実質的に同期する。
ここで、対比例に係るメモリ検査用制御装置は、第１ラッチ信号Ｌ１に指定されるタイミング、即ち、第１ラッチ信号Ｌ１がＬｏｗからＨｉｇｈに遷移する時刻Ｔ１、Ｔ２、Ｔ３及びＴ４において、データ信号Ｓｄから読み取るべきデータを抽出する。具体的には、図３上段に記載したデータ信号Ｓｄの白丸に示す部分の論理値（Ｈｉｇｈ＝１、Ｌｏｗ＝０）が読み取られる。図３上段に示す例によれば、時刻Ｔ１〜Ｔ４において読み取られた読取データは、“０１０１”となる。このように、常温時においては、第１ラッチ信号Ｌ１とデータ信号Ｓｄとが実質的に同期して遷移するため、メモリ３に記憶されていたデータを正常に読み取ることができる。
【００２１】
一方、図３下段を参照しながら、高温時において、上記メモリ検査用制御装置がアドレス指定信号Ｓａを出力した場合を説明する。この場合も、アドレス指定信号Ｓａの入力を受け付けたメモリ３は、当該メモリ検査用制御装置に向けて、当該アドレス指定信号Ｓａに対応するデータ信号Ｓｄを出力する。ただし、高温時においては、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間が増大する。ここでは、所定の遅延時間ｔｄ（図３下段参照）が生じるものとして説明する。
【００２２】
遅延時間ｔｄは、主にバッファ２０１、２０２、２０３、２０４の応答特性が劣化したことに起因して生じる。即ち、一般的なトランジスタは、高温になるほど抵抗値が増すため、インバータ素子として入力信号をつけ付けたタイミングから出力信号が出力されるまでの遅延時間が増加する。
バッファ２０１、２０２における応答特性の劣化により、アドレス用伝送配線Ｐａを伝送するアドレス指定信号Ｓａの伝達に要する時間が増大する。また、バッファ２０３、２０４における応答特性の劣化により、データ用伝送配線Ｐｄを伝送するデータ信号Ｓｄの伝達に要する時間が増大する。このように、アドレス指定信号Ｓａ及びデータ信号Ｓｄが伝送する配線上に接続された各バッファにおける応答の遅延の積み重ねにより、最終的に、データ信号Ｓｄは、アドレス指定信号Ｓａに対し遅延時間ｔｄだけ遅延して入力される。
【００２３】
図３下段に示すように、高温時においても、アドレス指定信号Ｓａは、第１ラッチ信号Ｌ１と同期するように出力される。しかしながら、データ信号Ｓｄは、アドレス指定信号Ｓａに対し遅延時間ｔｄの遅延が生じて入力されることから、このデータ信号Ｓｄは、当該第１ラッチ信号Ｌ１から遅延時間ｔｄだけずれたタイミングで遷移する。
ここで、対比例に係るメモリ検査用制御装置は、常温時と同様に、第１ラッチ信号Ｌ１に指定されるタイミングＴ１、Ｔ２、Ｔ３及びＴ４において、データ信号Ｓｄから読み取るべきデータを抽出する。具体的には、図３下段に記載したデータ信号Ｓｄの白丸に示す部分の論理値が読み取られる。図３下段に示す例によれば、時刻Ｔ１〜Ｔ４において読み取られた読取データは、“００１０”となる。このように、高温時においては、第１ラッチ信号Ｌ１に対し、データ信号Ｓｄが遅延時間ｔｄだけずれて遷移するため、メモリ３に記憶されていたデータを正常に読み取ることができない。そうすると、高温時において、本来、メモリ３自身は正常に動作しているにもかかわらず、メモリ検査システムの特性変動に起因して生じた読取エラーにより、正常なメモリ３が不良品であると判定されてしまう。
【００２４】
図４は、第１の実施形態に係るメモリ検査システム１の機能を示す図である。図４は、メモリ検査システム１が搭載するメモリ検査用制御装置１０が出力するアドレス指定信号Ｓａ、メモリ検査用制御装置１０に入力されるデータ信号Ｓｄ、メモリ検査用制御装置１０の内部で生成されて出力される第１ラッチ信号Ｌ１、及び、第１ラッチ信号Ｌ１が遅延発生部２０（遅延用伝送配線Ｐｎ）を経ることで得られる第２ラッチ信号Ｌ２のタイミングチャートを示している。
第１の実施形態に係るメモリ検査用制御装置１０（データ読取部１０５）は、第２ラッチ信号Ｌ２に指定されるタイミングに基づいて、入力されたデータ信号Ｓｄで示されるデータを読み取る。
【００２５】
図４上段を参照しながら、常温時において、第１の実施形態に係るメモリ検査用制御装置１０（アドレス指定部１０１）がアドレス指定信号Ｓａを出力した場合の動作を説明する。この場合、アドレス指定信号Ｓａの入力を受け付けたメモリ３は、メモリ検査用制御装置１０に向けて、当該アドレス指定信号Ｓａに対応するデータ信号Ｓｄを出力する。なお、常温時においては、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間は微小であり、ここでは、実質的に遅延が生じていないものとして説明する。
また、本実施形態においては、上述のとおり、ラッチ信号出力部１０２が、内部で生成した第１ラッチ信号Ｌ１を出力する。出力された第１ラッチ信号Ｌ１は、遅延用伝送配線Ｐｎを伝送し、第２ラッチ信号Ｌ２としてラッチ信号入力部１０４に入力される。しかし、常温時においては、第１ラッチ信号Ｌ１に対する第２ラッチ信号Ｌ２の遅延時間も微小であるため、実質的に遅延が生じていないものとして説明する。
【００２６】
図４上段に示すように、アドレス指定信号Ｓａと第１ラッチ信号Ｌ１とは、互いに同期するように出力される。そうすると、常温時においては、データ信号Ｓｄは、アドレス指定信号Ｓａに対し遅延が生じることなく入力され、かつ、第２ラッチ信号Ｌ２は、第１ラッチ信号に対し遅延が生じることなく入力される。したがって、データ信号Ｓｄと第２ラッチ信号Ｌ２とは、実質的に互いに同期する。
ここで、メモリ検査用制御装置１０は、第２ラッチ信号Ｌ２に指定されるタイミング、即ち、第２ラッチ信号Ｌ２がＬｏｗからＨｉｇｈへ遷移する時刻Ｔ１、Ｔ２、Ｔ３及びＴ４において、データ信号Ｓｄから読み取るべきデータを抽出する。具体的には、図４上段に記載したデータ信号Ｓｄの白丸に示す部分の論理値（Ｈｉｇｈ＝１、Ｌｏｗ＝０）が読み取られる。図４上段に示す例によれば、時刻Ｔ１〜Ｔ４において読み取られた読取データは、“０１０１”となる。このように、常温時においては、第２ラッチ信号Ｌ２とデータ信号Ｓｄとが実質的に同期して遷移するため、メモリ３に記憶されていたデータを正常に読み取ることができる。
【００２７】
一方、図４下段を参照しながら、高温時において、第１の実施形態に係るメモリ検査用制御装置１０（アドレス指定部１０１）がアドレス指定信号Ｓａを出力した場合を説明する。この場合も、アドレス指定信号Ｓａの入力を受け付けたメモリ３は、メモリ検査用制御装置１０に向けて、当該アドレス指定信号Ｓａに対応するデータ信号Ｓｄを出力する。ただし、高温時においては、主にバッファ２０１〜２０４の応答特性の劣化に起因して、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間が増大する。ここでは、所定の遅延時間ｔｄ（図４下段参照）が生じるものとして説明する。
【００２８】
本実施形態においては、図２に示したように、遅延用伝送配線Ｐｎは、アドレス指定用伝送配線Ｐａ及びデータ用伝送配線Ｐｄ上に設けられたバッファ２０１〜２０４を直列に接続するように引き回される。したがって、第１ラッチ信号Ｌ１が遅延用伝送配線Ｐｎを伝送して出力された第２ラッチ信号Ｌ２は、バッファ２０１〜２０４における応答特性の劣化により、当該第１ラッチ信号Ｌ１に対し所定の遅延時間だけ遅延する。
【００２９】
ここで、本実施形態に係るメモリ検査システム１において、遅延用伝送配線Ｐｎは、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられたバッファ２０１〜２０４の総数と同じ数のバッファが設けられている。また、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に接続されたインバータを構成するトランジスタの構造と、遅延用伝送配線Ｐｎ上に接続されたインバータを構成するトランジスタの構造と、が一致するように構成されている。このようにすることで、バッファ２０１〜２０４を構成する全てのトランジスタの温度特性が同等となるため、アドレス指定用伝送配線Ｐａ及びデータ用伝送配線Ｐｄ上に配されたバッファに生じる応答特性の劣化の度合いと、遅延用伝送配線Ｐｎ上に配されたバッファの応答特性の劣化の度合いと、が一致する。したがって、第２ラッチ信号Ｌ２の第１ラッチ信号Ｌ１に対する遅延時間は、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間ｔｄと同等となる（図４下段参照）。
【００３０】
図４下段に示すように、高温時においても、アドレス指定信号Ｓａは、第１ラッチ信号Ｌ１と同期するように出力される。しかしながら、データ信号Ｓｄは、アドレス指定信号Ｓａに対し遅延時間ｔｄの遅延が生じて入力されることから、このデータ信号Ｓｄは、当該第１ラッチ信号Ｌ１から遅延時間ｔｄだけずれたタイミングでＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへと遷移する。また、第２ラッチ信号Ｌ２も、第１ラッチ信号Ｌ１に対し遅延時間ｔｄの遅延が生じて入力されることから、この第２ラッチ信号Ｌ２は、当該第１ラッチ信号Ｌ１から遅延時間ｔｄだけずれたタイミングでＨｉｇｈからＬｏｗ、ＬｏｗからＨｉｇｈへと遷移する（図４下段参照）。その結果、データ信号Ｓｄに対する第２ラッチ信号Ｌ２の遅延は、相対的にゼロとなる。
【００３１】
第１の実施形態に係るメモリ検査用制御装置１０のデータ読取部１０５は、第２ラッチ信号Ｌ２に指定されるタイミング、即ち、遅延が生じた第２ラッチ信号Ｌ２がＬｏｗからＨｉｇｈへ遷移する時刻Ｔ１’、Ｔ２’、Ｔ３’及びＴ４’において、データ信号Ｓｄから読み取るべきデータを抽出する。ここで、タイミングＴ１’、Ｔ２’、Ｔ３’、Ｔ４’は、それぞれ、第１ラッチ信号Ｌ１に指定されるタイミングＴ１、Ｔ２、Ｔ３、Ｔ４に対して遅延時間ｔｄだけ遅延したタイミングとなる。
具体的には、図４下段に記載したデータ信号Ｓｄの白丸に示す部分の論理値が読み取られる。図４下段に示す例によれば、時刻Ｔ１’〜Ｔ４’において読み取られた読取データは、“０１０１”となる。このように、第１の実施形態に係るメモリ検査システム１は、高温時において、第１ラッチ信号Ｌ１に対し遅延時間ｔｄだけ遅延して遷移するデータ信号Ｓｄを、当該第１ラッチ信号Ｌ１に対し同等の遅延時間ｔｄだけ遅延した第２ラッチ信号Ｌ２に基づいて読み取るため、メモリ３に記憶されていたデータを正常に読み取ることができる。
【００３２】
以上、第１の実施形態に係るメモリ検査システム１は、検査に用いる信号（アドレス指定信号Ｓａ、データ信号Ｓｄ）と同程度の遅延を意図的に生じさせたラッチ信号（第２ラッチ信号Ｌ２）に基づいてデータの読み取りを行うので、環境温度に起因して生じる特性変動が相殺され、メモリに記憶されたデータを正しく読み取ることができる。したがって、第１の実施形態に係るメモリ検査システム１によれば、種々の環境下に置かれた場合であっても、検査対象とするメモリを精度よく検査できる。
【００３３】
また、本実施形態に係るメモリ検査システム１において、遅延用伝送配線Ｐｎには、アドレス指定信号Ｓａの伝送配線（アドレス指定用伝送配線Ｐａ）上、及び、データ信号Ｓｄの伝送配線（データ用伝送配線Ｐｄ）上に設けられたバッファの総数と同じ数のバッファが設けられている。これにより、第１ラッチ信号Ｌ１に対する第２ラッチ信号Ｌ２の遅延時間を、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間に近づけることができる。したがって、一層精度よくメモリを検査できる。
【００３４】
また、本実施形態に係るメモリ検査システム１は、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられたバッファを構成するトランジスタの構造と、遅延用伝送配線Ｐｎ上に設けられたバッファを構成するトランジスタの構造と、が一致するように構成される。これにより、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられたバッファと、延用伝送配線Ｐｎ上に設けられたバッファと、の応答特性の温度依存性が同等となる。したがって、第１ラッチ信号Ｌ１に対する第２ラッチ信号Ｌ２の遅延時間を、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間に一層近づけることができる。
【００３５】
また、第１の実施形態において、遅延用伝送配線Ｐｎは、設計上可能な範囲で、アドレス指定用伝送配線Ｓａ及びデータ用伝送配線Ｐｄに沿うように配される。このようにすることで、アドレス指定用伝送配線Ｓａ及びデータ用伝送配線Ｐｄに生じる温度分布と、遅延用伝送配線Ｐｎに生じる温度分布と、を近似させることができるので、第１ラッチ信号Ｌ１に対する第２ラッチ信号Ｌ２の遅延時間を、アドレス指定信号Ｓａに対するデータ信号Ｓｄの遅延時間に一層近づけることができる。
【００３６】
以上、第１の実施形態に係るメモリ検査システム１について詳細に説明したが、本実施形態に係るメモリ検査システム１の具体的な態様は、上述のものに限定されることはなく、要旨を逸脱しない範囲内において種々の設計変更等を加えることは可能である。
【００３７】
例えば、他の実施形態に係るメモリ検査システム１において、遅延用伝送配線Ｐｎに設けられるバッファの数は、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられたバッファの総数と、必ずしも同じ数である必要はない。
また、他の実施形態に係るメモリ検査システム１において、アドレス指定用伝送配線Ｐａ上、及び、データ用伝送配線Ｐｄ上に設けられたバッファを構成するトランジスタの構造と、遅延用伝送配線Ｐｎ上に設けられたバッファを構成するトランジスタの構造とは、必ずしも一致するように構成されなくともよい。
即ち、遅延用伝送配線Ｐｎ上に配されるバッファの数、及び、当該バッファを構成するトランジスタの構造は、第１ラッチ信号を所望の遅延時間だけ遅延させるという目的が達成可能な範囲で変更可能である。例えば、遅延用伝送配線Ｐｎは、一つのバッファのみを有する態様であってもよい。この場合であっても、遅延用伝送配線Ｐｎは、当該一つのバッファに基づいて、第１ラッチ信号を所定の遅延時間だけ遅延させることができる。
【００３８】
また、上述の各実施形態において、遅延発生部２０は、少なくとも一つ以上のバッファを有する遅延用伝送配線Ｐｎで構成されるものとして説明したが、他の実施形態においてはこの態様に限定されない。例えば、他の実施形態に係る遅延発生部２０は、遅延発生用の論理回路（遅延用論理回路）で構成される態様であってもよい。ここで、遅延用論理回路は、入力された論理信号（第１ラッチ信号Ｌ１）を、予め規定された所定の時間だけ遅延させて出力する機能を有する。
【００３９】
＜第２の実施形態＞
以下、第２の実施形態について、図面を参照しながら詳細に説明する。
図５は、第２の実施形態に係るメモリ検査システムの機能構成を示す図である。なお、第１の実施形態と同一の機能構成については、同一の符号を付してその説明を省略する。
図５に示すように、第２の実施形態に係るメモリ検査システム１の遅延発生部２０は、遅延用伝送配線Ｐｎと、メモリ内配線Ｐｍと、を有してなる。ここで、メモリ内配線Ｐｍは、検査対象であるメモリ３内に形成された信号配線であって、コネクタ１１を介して遅延用伝送配線Ｐｎと電気的に接続される。
【００４０】
具体的には、本実施形態に係る遅延用伝送配線Ｐｎは、アドレス指定用伝送配線Ｐａに沿って、メモリ検査用制御装置１０のラッチ信号出力部１０２とバッファ２０１、及び、バッファ２０１とバッファ２０２とを順次接続するように引き回される。また、遅延用伝送配線Ｐｎは、バッファ２０２とコネクタ１１の接続点Ｘ１を接続するように引き回される。これにより、遅延用伝送配線Ｐｎは、接続点Ｘ１を介してメモリ内配線Ｐｍと電気的に接続される。
【００４１】
メモリ用配線Ｐｍは、メモリ３内部において、コネクタ１１の接続点Ｘ１と、コネクタ１１の他の接続点Ｘ２とを電気的に接続するように配されている（図５参照）。メモリ用配線Ｐｍは、接続点Ｘ２を介して、他方側の遅延用伝送配線Ｐｎに接続される。当該他方側の遅延用伝送配線Ｐｎは、データ用伝送配線Ｐｄに沿って、接続点Ｘ２とバッファ２０３、バッファ２０３とバッファ２０４、バッファ２０４とラッチ信号入力部１０４とを接続するように引き回される。
ラッチ信号出力部１０２が出力した第１ラッチ信号Ｌ１は、上述のように配された遅延用伝送配線Ｐｎ及びメモリ内配線Ｐｍを経由して、第２ラッチ信号Ｌ２としてラッチ信号入力部１０４に入力される。
【００４２】
ここで、アドレス指定信号Ｓａは、メモリ検査システム１からコネクタ１１を経由してメモリ３に入力される。同様に、データ信号Ｓｄは、メモリ３からコネクタ１１を経由してメモリ検査システム１に入力される。したがって、コネクタ１１の電気的特性が所定の温度依存性を有する場合、コネクタ１１の電気的特性の変動に起因して遅延が生じ得る。
【００４３】
しかし、第２の実施形態に係るメモリ検査システム１によれば、遅延用伝送配線Ｐｎは、検査対象であるメモリ３が接続されたコネクタ１１、及び、当該メモリ３内に形成されたメモリ内配線Ｐｍを介して引き回されている。このようにすることで、第１ラッチ信号Ｌ１に対する第２ラッチ信号Ｌ２の遅延時間に、コネクタ１１の電気特性の影響を加味することができる。したがって、コネクタ１１の電気特性の影響が加味された第２ラッチ信号に基づいて、データの読み取りを実施することで、コネクタ１１で生じ得る電気特性の変動による影響を相殺することができ、メモリ３のデータを一層精度よく読み取ることができる。
【００４４】
以上、第２の実施形態に係るメモリ検査システム１によれば、ラッチ信号を遅延させるための伝送配線の構成を、アドレス指定信号Ｓａ及びデータ信号Ｓｄが伝送する伝送配線の構成に一層近づけることができるので、検査対象とするメモリを更に精度よく検査できる。
【００４５】
また、上述の各実施形態においては、メモリ検査用制御装置１０の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各手順を行うものとしている。ここで、上述したメモリ検査用制御装置１０の各処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって上記各種処理が行われる。ここで、コンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
また、メモリ検査用制御装置１０の各機能構成が、ネットワークで接続される複数の装置に渡って具備される態様であってもよい。
【００４６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものとする。
【符号の説明】
【００４７】
１  メモリ検査システム
１０  メモリ検査用制御装置
１０１  アドレス指定部
１０２  ラッチ信号出力部
１０３  データ入力部
１０４  ラッチ信号入力部
１０５  データ読取部
１１  コネクタ
２０  遅延発生部
２０１、２０２、２０３、２０４  バッファ
３  メモリ
【図１】
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【図２】
0006388332.tif 000003
【図３】
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【図４】
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【図５】
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