(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリアレイと、
前記メモリアレイで実施される複数のメモリアクセス動作を指定する単一のコマンドを受信し、
前記指定された複数のメモリアクセス動作を前記メモリアレイで実施させる、
ように構成されたメモリコントローラと、
を含み、
前記単一のコマンドで指定される前記複数のメモリアクセス動作の夫々は、プログラム動作又は読み出し動作を含み、
前記実施させることは、前記メモリアレイの複数のワード線をある初期値の電圧からプリチャージ電圧にプリチャージさせ、前記複数のワード線のうちある一つのワード線に対し第一のメモリアクセス動作を実行させ、前記複数のワード線のうちある一つのワード線に対し第二のメモリアクセス動作を実行させ、及び前記複数のワード線を前記初期値の電圧にディスチャージさせることである、
装置。
【請求項２】
複数のメモリセルを含むメモリアレイと、
前記メモリアレイで実施される複数のメモリアクセス動作を指定する単一のコマンドを受信し、
前記指定された複数のメモリアクセス動作を前記メモリアレイで実施させる、
ように構成されたメモリコントローラであって、前記単一のコマンドで指定された前記複数のメモリアクセス動作の各々は、プログラム動作または読み出し動作のうちの一つを含む、ように構成されたメモリコントローラと、
を含み、
前記メモリコントローラは、
前記メモリアレイの複数のワード線を、初期電圧からプレチャージ電圧にプレチャージさせることと、
第一のメモリアクセス動作が実施されるように、前記複数のワード線のうちの一つに接続された第一のＰＣＭセルに、第一のメモリアクセスパルスを印加させることと、
第二のメモリアクセス動作が実施されるように、前記複数のワード線のうちの一つに接続された第二のＰＣＭセルに、第二のメモリアクセスパルスを印加させることと、
前記初期電圧に前記複数のワード線をディスチャージさせることと、
によって前記指定された複数のメモリアクセス動作を引き起こすようにさらに構成される、
装置。
【請求項３】
前記第一のＰＣＭセルおよび前記第二のＰＣＭセルは、前記メモリアレイの同一のワード線に接続され、前記メモリアレイの異なる列に接続される、
請求項２に記載の装置。
【請求項４】
前記メモリコントローラは、前記第一および第二のメモリアクセスパルスの間で、前記複数のワード線をディスチャージさせることなく、前記第一のメモリアクセスパルスを印加させ、前記第二のメモリアクセスパルスを印加させるようにさらに構成される、
請求項２に記載の装置。
【請求項５】
前記第一のメモリアクセスパルスは、ＳＥＴパルスまたはＲＥＳＥＴパルスのうちの一つを含み、前記第二のメモリアクセスパルスは、ＳＥＴパルスまたはＲＥＳＥＴパルスのうち、前記第一のメモリアクセスパルスと同一のものを含む、
請求項２に記載の装置。
【請求項６】
前記第一のメモリアクセスパルスは、ＳＥＴパルスまたはＲＥＳＥＴパルスのうちの一つを含み、前記第二のメモリアクセスパルスは、前記ＳＥＴパルスまたはＲＥＳＥＴパルスのうち、前記第一のメモリアクセスパルスとは異なるものを含む、
請求項２に記載の装置。
【請求項７】
前記メモリコントローラは、
前記第一のＰＣＭセルに前記第一のメモリアクセスパルスを印加させた後、前記第一のＰＣＭセルに第一のプログラムベリフィケーションパルスを印加させ、
前記第二のＰＣＭセルに前記第二のメモリアクセスパルスを印加させた後、前記第二のＰＣＭセルに第二のプログラムベリフィケーションパルスを印加させる、
ようにさらに構成される、
請求項５に記載の装置。
【請求項８】
メモリアクセスパルスを引き起こすことと、その後、ベリフィケーションパルスを引き起こすことは、ワード線電圧を実質的に一定に維持することを含む、
請求項７に記載の装置。
【請求項９】
前記メモリコントローラは、
前記第一のＰＣＭセルに前記第一および第二のメモリアクセスパルスを印加させた後、前記其々の第一および第二のＰＣＭセルに、第一および第二のプログラムベリフィケーションパルスを印加させる、
ようにさらに構成される、
請求項５に記載の装置。
【請求項１０】
前記第一および第二のメモリアクセスパルスのうちの一方が、ＳＥＴパルスまたはＲＥＳＥＴパルスのうちの一つを含み、前記第一および第二のメモリアクセスパルスのうちの他方が、読み出しパルスを含む、
請求項２に記載の装置。
【請求項１１】
複数のメモリセルを含むメモリアレイにアクセスする電子的に実装された方法であって、
前記方法は、
前記メモリアレイで実施されるべき複数のメモリアクセス動作を指定する単一のコマン
ドを受信することと、
前記指定された複数のメモリアクセス動作を前記メモリアレイで実施することと、
を含み、
前記単一のコマンドの前記指定された複数のメモリアクセス動作の各々は、プログラム動作または読み出し動作のうちの一つを含み、
前記指定された複数のメモリアクセス動作を実行することは、
前記メモリアレイの複数のワード線をある初期値の電圧からプリチャージ電圧にプリチャージし、
第一のメモリアクセスパルスを前記複数のワード線の一つに接続された第一のメモリセルに供給し、
第二のメモリアクセスパルスを前記複数のワード線の一つに接続された第二のメモリセルに供給し、
前記複数のワード線の電圧を前記初期値の電圧にディスチャージする、
方法。
【請求項１２】
複数の相変化メモリ（ＰＣＭ）セルを含むメモリアレイにアクセスする方法であって、
前記方法は、
前記メモリアレイで実施されるべき複数のメモリアクセス動作を指定する単一のコマンドを受信することと、
前記指定された複数のメモリアクセス動作を前記メモリアレイで実施することと、
を含み、
前記単一のコマンドの前記指定された複数のメモリアクセス動作の各々は、プログラム動作または読み出し動作のうちの一つを含み、
前記指定された複数のメモリアクセス動作を実施することは、
初期電圧からプレチャージ電圧に、前記メモリアレイの複数のワード線をプレチャージすることと、
前記複数のワード線のうちの一つに接続された第一のＰＣＭセルに、第一のメモリアクセスパルスを印加することと、
前記複数のワード線のうちの一つに接続された第二のＰＣＭセルに、第二のメモリアクセスパルスを印加することと、
前記初期電圧に前記複数のワード線をディスチャージすることと、
を含む、
複数の相変化メモリ（ＰＣＭ）を含むメモリアレイのアクセス方法。
【請求項１３】
前記第一のＰＣＭセルおよび前記第二のＰＣＭセルは、前記メモリアレイの同一のワード線に接続され、前記メモリアレイの異なる列に接続される、
請求項１２に記載の方法。
【請求項１４】
前記第一および第二のメモリアクセスパルスの間で、前記複数のワード線のうちの残りのものをディスチャージすることなく、前記第一および第二のメモリアクセスパルスが印加される、
請求項１２に記載の方法。
【請求項１５】
第一および第二のメモリアクセスパルスは、ＳＥＴパルスまたはＲＥＳＥＴパルスのうちの同一のものを各々含む、
請求項１４に記載の方法。
【請求項１６】
前記指定された複数のメモリアクセス動作を実施することは、
前記第一のＰＣＭセルに前記第一のメモリアクセスパルスを印加した後、前記第一のＰＣＭセルに第一のプログラムベリフィケーションパルスを印加することと、
前記第二のＰＣＭセルに前記第二のメモリアクセスパルスを印加した後、前記第二のＰＣＭセルに第二のプログラムベリフィケーションパルスを印加することと、
をさらに含む、
請求項１５に記載の方法。
【請求項１７】
前記メモリアレイは、フラッシュメモリセルの複数のページを含み、前記フラッシュメモリセルの各ページは、共通のワード線に接続された複数のフラッシュメモリセルを含み、
前記単一のコマンドは、第一のメモリアクセス動作と、前記第一のメモリアクセス動作とは異なる第二のメモリアクセス動作とを指定し、
前記指定された複数のメモリアクセス動作を実施することは、
フラッシュメモリセルのページの一部に、前記第一のメモリアクセス動作を実施することと、
フラッシュメモリセルのページの一部に、前記第二のメモリアクセス動作を実施することと、を含む、
請求項１１に記載の方法。
【請求項１８】
前記単一のコマンドは、前記第一または第二のメモリアクセス動作のうちの一つと同一の種類の第三のメモリアクセス動作を指定し、
前記指定された複数のメモリアクセス動作を実施することは、前記ページの一部に前記第三のメモリアクセス動作を実施することをさらに含み、前記第三のメモリアクセス動作と同一の前記第一および第二のメモリアクセス動作のうちの前記一つが実施される、
請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して、メモリデバイスおよびメモリデバイスを動作させる方法に関し、より詳細には、単一のコマンドを受信して、その単一のコマンドに応じて、書き込みまたは読み出し動作などの複数のアクセス動作をメモリアレイで実施させるように適応されたコントローラを有するメモリデバイスと、そのメモリデバイスを使用する方法に関する。
【背景技術】
【０００２】
多くの不揮発性メモリ技術においては、メモリデバイスは、メモリアレイで実施される読み出し動作、書き込み動作または消去動作などのメモリアクセス動作を指定するコマンドを受信するように構成されたコントローラを有する。コントローラは、コマンドによって指定されるメモリアクセス動作を、メモリアレイで実施させるようにさらに構成することが出来る。アクセス動作を実施することに関連する全ての時間および総エネルギーは、アクセス動作自体を実施することに直接関連する時間とエネルギーを含むだけではなく、アクセス動作を実施する前またはその後に実施され得る、或るオーバーヘッド動作をも含むことが理解されるだろう。幾つかのオーバーヘッド動作は、メモリアクセス動作をコントローラが引き起こすたびに実施され、全ての時間および総エネルギーを著しく増加させ、電池寿命を短縮することがある。したがって、メモリアクセス動作を実施することに関連する全ての時間および総エネルギーを減少させる必要がある。
【図面の簡単な説明】
【０００３】
本発明の主題は、本明細書の結論部分で具体的に指摘され、明確に請求される。しかしながら、機構および／または動作方法の双方に関して、その目的、特徴および／または利点と共に、添付の図面とともに読解されると、以下の詳細な記述を参照することによって本発明の主題は、最良に理解することが出来る。
【図１】一実施形態によるメモリデバイスの概略的な回路ブロック図である。
【図２Ａ】コントローラによって受信される複数のコマンドによって指定される複数のメモリアクセス動作を図示するアクセスタイミング図である。
【図２Ｂ】一実施形態によるコントローラによって受信される単一のコマンドによって指定される複数のメモリアクセス動作を図示するアクセスタイミング図である。
【図３】一実施形態による相変化メモリセルを含むメモリデバイスの概略的な回路図である。
【図４Ａ】一実施形態によるコントローラによって受信される単一のコマンドによって指定される複数のメモリアクセス動作を図示するアクセスタイミング図である。
【図４Ｂ】一実施形態によるコントローラによって受信される単一のコマンドによって指定される複数のメモリアクセス動作を実施する方法を図示するフローチャートである。
【図５】一実施形態によるＮＡＮＤメモリアレイを含むメモリデバイスの概略的なブロック図である。
【図６Ａ】コントローラによって受信される複数のコマンドによって指定される複数のメモリアクセス動作を図示するアクセスタイミング図である。
【図６Ｂ】一実施形態によるコントローラによって受信される単一のコマンドによって指定される複数のメモリアクセス動作を図示するアクセスタイミング図である。
【発明を実施するための形態】
【０００４】
幾つかの不揮発性メモリ技術において、メモリデバイスは、メモリアレイで実施される読み出し動作、書き込み動作、または消去動作などのメモリアクセス動作を指定するコマンドを受信するように構成されたコントローラを有する。コントローラは、コマンドによって指定されるメモリアクセス動作をメモリアレイで実施させるように、さらに構成することが出来る。アクセス動作を実施することに関連する時間および／またはエネルギーは、例えば、プログラミングパルスまたは読み出しパルスなどのアクセスパルスをメモリセルに印加することによる、実際のアクセス動作を実施することに含まれる時間およびエネルギーを含むだけでなく、あるオーバーヘッド動作を実施することに含まれる時間およびエネルギーをも含む。オーバーヘッド動作は、例えば、アクセスパルスを印加する前に、ある行および／もしくは列をプレチャージすることと、および／またはアクセスパルスを印加した後に、ある行および／もしくは列をディスチャージすることと、を含むことが出来る。幾つかの技術においては、プレチャージおよびディスチャージなどの、これらのオーバーヘッド動作は、コントローラによってメモリアクセス動作が実施させられるたびに実施され、メモリデバイスの全体の時間および／またはエネルギー効率を劣化させることがある。例えば、相変化メモリセルなどのメモリセルの状態を変化させるのにかかる時間は、数ナノ秒から数マイクロ秒であり得るが、プログラミングパルスを印加する前に、ある行および列をプレチャージするのにかかる合計時間は、顕著なオーバーヘッド時間および／またはエネルギーを追加することがある。追加される時間および／またはエネルギーは、例えば、アクセスパルスの印加の前にプレチャージされ得る列および行の抵抗とキャパシタンスに依存することがある。オーバーヘッド機能の所定の集合に対して複数のアクセス動作を実施することによって、総アクセス時間およびエネルギーは、有利に減少させることが出来る。
【０００５】
以下、メモリアレイ内に複数のメモリセルを含むメモリデバイスが開示される。メモリデバイスは、メモリアレイで実施される複数のメモリアクセス動作を指定する単一のコマンドを受信するように構成されたメモリコントローラを含み、単一のコマンドの指定された複数のメモリアクセス動作の各々は、書き込み動作、消去動作、または読み出し動作のうちの一つを含む。メモリコントローラは、単一のコマンドに応じて、指定された複数のメモリアクセス動作をメモリアレイで実施させるようにさらに構成される。動作においては、メモリデバイスは、指定されたアクセス動作の各々に対して、あるオーバーヘッド機能を繰り返さずに、指定されたアクセス動作の各々を実施することに関連する時間および／またはエネルギーを減少させることが出来る。
【０００６】
図１は、幾つかの実施形態によるメモリデバイス２の回路ブロック図を概略的に図示する。メモリデバイス２は、複数の列２０と複数の行２２とを含むメモリアレイ１０を含む。メモリアレイ１０は、列２０と行２２との間の各交点で、複数のメモリセル１４を含む。幾つかの実装においては、列２０は、また、ビット線またはデジット線と呼ばれることもあり、行２２は、また、ワード線と呼ばれることもある。メモリセル１４のうちの少なくとも幾つかは、例えば、とりわけ、電圧、電流または電界を含む任意の適切な電気信号の適用によってアクセスすることが出来る。メモリセル１４の各々は、メモリセル１４に結合された行２２および列２０によって画定されるアドレスを有することが出来る。
【０００７】
メモリデバイス２は、幾つかの実施形態により、列２０に電気的に接続された列デコーダ４４と、行２２に電気的に接続された行デコーダ４０とをさらに含む。動作においては、アクセスされるメモリセル１４の物理アドレスは、メモリセルアドレスによって指定されてもよく、メモリセルアドレスは、メモリアクセスコマンド内に含まれてもよい。メモリセルアドレスは、対象メモリセルにアクセスするために、アクティブ化された列および行に対応する列アドレスおよび／または行アドレスを含むことが出来る。メモリセルアドレスを受信すると、列デコーダ４４は、列アドレスをデコードし、アクティブ化された列を選択するように構成され、行デコーダ４０は、行アドレスをデコードし、アクティブ化される行を選択するように同様に構成される。
【０００８】
メモリデバイス２は、ワード線ドライバとすることが出来、行２２に電気的に接続された行ドライバ３２と、列２０に電気的に接続されたセンス増幅器３６と、をさらに含む。アクセス動作中、コマンド内のアドレスによって指定された行２２のうちの一つと、列２０のうちの一つ以上とがアクティブ化される。
【０００９】
依然図１を参照すると、幾つかの実施形態において、メモリアレイ１０は、書き込み、消去および読み出しを含む、メモリアレイ１０での様々なアクセス動作を制御するように構成されたメモリコントローラ５０に更に接続される。動作においては、メモリコントローラ５０は、メモリアレイ１０内の一つ以上のメモリセル１４にアクセスするために、プロセッサからの信号を受信するように構成される。コントローラ５０は、今度は、列デコーダ４４および行デコーダ４０を通じて、メモリアレイ１０に制御信号を送信するように構成される。幾つかの実施形態においては、メモリコントローラ５０は、ソリッドステート集積回路内のメモリデバイス２の一部として一体化される。他の実施形態においては、メモリコントローラ５０は、ホストデバイスの一部とすることが出来る。
【００１０】
メモリアレイ１０は、不揮発性メモリ（ＮＶＭ）セル１４を含む。幾つかの実施形態においては、ＮＶＭセル１４は、互いに電気的に結合されるか、または接続されたストレージ素子とセレクタ素子とを含む。幾つかの実施形態においては、ＮＶＭセル１４は、ストレージ素子に電気的に結合されたセレクタ素子を含んでもよい。本明細書で用いられるように、ストレージ素子とは、長期間、例えば、１年を超えて、リフレッシュまたは再書き込みすることなく、物理的状態を維持することが出来るＮＶＭセル１４の素子を指す。本明細書で用いられるように、セレクタ素子とは、ある状況下、例えば、電圧が閾値電圧を超えるとき、セレクタ素子に接続されたストレージ素子にアクセスを許可できるＮＶＭセル１４の素子を指す。
【００１１】
ストレージ素子の例は、他の種類のストレージ素子の中でも、とりわけ、デュアルゲートトランジスタの浮遊ゲート、相変化ストレージ素子、抵抗変化ランダムアクセスメモリ（ＲＲＡＭ）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）および／またはスピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）を含む。セレクタ素子の例は、他の二端子セレクタデバイスの中でも、とりわけダイオード、オボニック閾値スイッチ（ＯＴＳ）、トンネル接合または電子性混合伝導体（ＭＩＥＣ）などの二端子セレクタデバイスを含む。あるいは、セレクタノードは、他のスイッチング素子の中でも、とりわけ電界効果トランジスタ（ＦＥＴ）またはバイポーラ接合トランジスタ（ＢＪＴ）などの三端子デバイスを含んでもよい。
【００１２】
依然図１を参照すると、列２０と行２２とに電気的に結合されたＮＶＭセル１４は、アクセス動作によってアクセスされてもよい。本明細書で用いられるように、アクセス動作は、書き込みアクセス動作、消去アクセス動作または読み出しアクセス動作を指すことがある。
【００１３】
幾つかの実施形態においては、ＮＶＭセル１４は、フラッシュメモリセルを含む。これらの実施形態においては、書き込みアクセス動作は、例えば、チャネル領域からメモリフラッシュセルの浮遊ゲートに電子のトンネル効果を起こすことによって、フラッシュメモリセルの閾値電圧を増加させることを含んでもよい。一方、消去アクセス動作は、例えば、メモリフラッシュセルの浮遊ゲートからチャネル領域に電子のトンネル効果を起こすことによって、フラッシュメモリセルの閾値電圧を減少させることを含んでもよい。読み出しアクセス動作は、読み出し電圧でフラッシュトランジスタのドライブ電流を検出することと、フラッシュメモリセルが書き込まれたか、または消去されたか否かを判定することとを含んでもよい。
【００１４】
幾つかの実施形態においては、ＮＶＭセル１４は、相変化メモリ（ＰＣＭ）セルを含む。本明細書で用いられるように、ＰＣＭセルは、ストレージ素子が含む材料の一つ以上の相によって、様々な電気抵抗を表示することが出来るストレージ素子を含むＮＶＭセルを指す。これらの実施形態においては、書き込みアクセス動作は、ＰＣＭセルに対しては、ＲＥＳＥＴ動作とも呼ばれ得るが、比較的低い抵抗状態（ＬＲＳ）から比較的高い抵抗状態（ＨＲＳ）にメモリセルの抵抗状態を変化させることが出来る。ＲＥＳＥＴ動作は、例えば、カルコゲナイド材料を含むストレージ素子の少なくとも一部を融解するのに十分なＲＥＳＥＴ電流を適用して、クエンチングすることによって達成することが出来、メモリ素子の少なくとも一部が非結晶性層でクエンチングとなり、その結果、ＨＲＳとなるようにする。さらに、消去動作は、ＰＣＭセルに対してはＳＥＴ動作とも呼ばれ得るが、ＨＲＳからＬＲＳにメモリセルの抵抗状態を変化させる。ＳＥＴ動作は、例えば、カルコゲナイド材料を含むメモリ素子の少なくとも一部を結晶化するのに十分なＳＥＴ電流を適用することによって達成することが出来、高い抵抗状態と比較するとメモリ素子のうちのより大きな部分が、結晶性に成るようにする。
【００１５】
図２Ａは、メモリコントローラによって受信される複数のコマンドによって指定される複数のメモリアクセス動作を実施するためのコマンドプロトコルを図示するアクセスタイミング図９０である。図２Ａのコマンドプロトコルは、図１に記述されたメモリデバイス２と類似のメモリデバイスで実装することが出来、メモリコントローラは、複数のコマンドを受信するように構成することが出来、複数のコマンドのうちの各々は、メモリアレイ上で開始されるべきメモリアクセス動作を指定し、指定されたメモリアクセス動作の各々は、書き込み動作または読み出し動作のうちの一つを含む。
【００１６】
依然図２Ａを参照すると、アクセスタイミング図９０は、第一、第二および第三のコマンド（ＣＭＤ１）１００ａ、（ＣＭＤ２）１００ｂおよび（ＣＭＤ３）１００ｃを示すＢＵＳタイムライン９０ａを図示する。明瞭かつ簡潔に図示するため、第一から第三のコマンド１００ａ−１００ｃと対応する動作が図示されるが、如何なる数のコマンドおよびそれに対応する動作も類似の方法で図示することが出来ることが理解されるだろう。アクセスタイミング図９０は、また、第一、第二および第三のアイドル（ＩＤＬＥ）１０２ａ、１０２ｂおよび１０２ｃの後の、第一、第二および第三のメモリアクセス動作（ＯＰ１）１０６ａ、（ＯＰ２）１０６ｂ、（ＯＰ３）１０６ｃを図示するディスクリプタライン９０ｂも図示する。第一から第三のメモリアクセス動作１０６ａ−１０６ｃは、第一から第三のコマンド１００ａ−１００ｃによってトリガーされる。ディスクリプタライン９０ｂは、其々、第一、第二および第三のメモリアクセス動作１０６ａ、１０６ｂおよび１０６ｃの前に、メモリアレイでそれぞれ実施されるべき第一、第二および第三のアクセス前動作１０４ａ、１０４ｂおよび１０４ｃをさらに図示する。ディスクリプタライン９０ｂは、第一、第二および第三のメモリアクセス動作１０６ａ、１０６ｂおよび１０６ｃの後に、メモリアレイで其々実施されるべき第一、第二および第三のアクセス後動作１０８ａ、１０８ｂおよび１０８ｃをさらに図示する。
【００１７】
幾つかの実施形態においては、第一、第二および第三のアクセス前動作１０４ａ、１０４ｂおよび１０４ｃは、例えば、初期電圧からプレチャージ電圧まで、行デコーダに接続された複数の行で実施されるプレチャージ動作を含むことが出来る。プレチャージ動作の後、第一から第三のメモリセルで実施される第一から第三のアクセス動作１０６ａ―１０６ｃが続く。第一から第三のアクセス動作のうちの各々は、アクセスされるべきメモリセルの対応する複数の行のうちの其々の行に、第一から第三のアクセスパルスを印加することを含む。さらに、幾つかの実施形態においては、第一、第二および第三のアクセス後動作１０８ａ、１０８ｂおよび１０８ｃは、例えば、プレチャージ電圧から初期電圧にまで、行デコーダに接続された複数の行で実施されるディスチャージ動作を含むことが出来る。
【００１８】
このように、図２Ａに図示されるように、３つのコマンド（ＣＭＤ１）１００ａ、（ＣＭＤ２）１００ｂおよび（ＣＭＤ３）１００ｃに応じて実施される３つのメモリアクセス動作（ＯＰ１）１０６ａ、（ＯＰ２）１０６ｂ、（ＯＰ３）１０６ｃの各々に対して、其々個別のアクセス前動作（例えば、プレチャージ動作）１０４ａ、１０４ｂおよび１０４ｃと、其々個別のアクセス後動作（例えば、ディスチャージ動作）１０８ａ、１０８ｂおよび１０８ｃが実施される。
【００１９】
図２Ｂは、幾つかの実施形態によるメモリコントローラによって受信される単一のコマンドによって指定される複数のアクセス動作を実施するためのコマンドプロトコルを図示するアクセスタイミング図１１０である。図２Ｂのコマンドプロトコルは、図１に記述されたメモリデバイスと類似のメモリデバイスで実装することが出来、そのメモリデバイスは、複数のワード線とメモリコントローラとを有するメモリアレイを含み、メモリコントローラは、メモリアレイで実施される複数のメモリアクセス動作を指定する単一のコマンドを受信するように構成される。コマンドプロトコルは、メモリデバイスでさらに実装することが出来、メモリコントローラは、単一のコマンドに応じて連続的に、指定された複数のメモリアクセス動作を開始するようにさらに構成され、単一のコマンドの指定された複数のメモリアクセス動作の各々は、書き込み動作または読み出し動作のうちの一つを含む。
【００２０】
図２Ｂを依然参照すると、アクセスタイミング図１１０は、単一のコマンド（ＣＭＤ）１２０を示すＢＵＳタイムライン１１０ａを図示する。アクセスタイミング図１１０は、また、単一のコマンドによってトリガーされ、メモリアレイで実施される複数のアクセス動作を記述するディスクリプタライン１１０ｂを図示する。ディスクリプタライン１１０ｂは、アイドル（ＩＤＬＥ）１１２の後、アクセス前動作１１４をトリガーする単一のコマンド（ＣＭＤ）１２０を図示する。幾つかの実施形態においては、アクセス前動作１１４は、初期電圧からプレチャージ電圧まで、行デコーダに接続された複数の行を同時にプレチャージすることを含む。アクセス前動作１１４の後は、複数のメモリアクセス動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび（ＯＰ３）１１６ｃが続く。明瞭かつ簡潔に図示するため、第一から第三の動作１１６ａ−１１６ｃが図示されているが、開示された原理および利点は、如何なる数の動作に対しても適用することが出来ることが理解されるだろう。幾つかの実施形態においては、複数のメモリアクセス動作を実施することは、第一のアクセス動作（ＯＰ１）１１６ａで複数の行のうちの第一の行に接続された第一のメモリセルにアクセスすることと、第二のアクセス動作（ＯＰ２）１１６ｂで、複数の行のうちの第二の行に接続された第二のメモリセルをアクセスすることと、第三のアクセス動作（ＯＰ３）１１６ｃで、複数の行のうちの第三の行に接続された第三のメモリセルにアクセスすることと、を含む。アクセス動作のうちの各々は、例えば、其々のメモリセルに接続された行にアクセスパルスを印加することによって実施することが出来る。幾つかの実施形態においては、複数のメモリアクセス動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび（ＯＰ３）１１６ｃの後は、アクセス後動作１１８が続く。幾つかの実施形態においては、アクセス後動作１１８は、単一のディスチャージ動作でプレチャージ電圧から初期電圧まで、行デコーダに接続された複数の行を同時にディスチャージすることを含む。
【００２１】
このように、図２Ｂに図示された実施形態においては、図２Ａとは対照的に、単一のコマンド（ＣＭＤ）１２０に応じて実施される３つの動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび（ＯＰ３）１１６ｃの全てに対して、アクセス前動作１１４、例えば、一度のプレチャージ動作と、一度のアクセス後動作１１８、例えば一度のディスチャージ動作が実施される。
【００２２】
幾つかの実施形態においては、３つの動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび１１６ｃ（ＯＰ３）は、様々な行に接続されたメモリセルで実施されてもよい。他の実施形態においては、３つの動作のうちの如何なる二つ以上が、共有された行に接続された二つ以上のメモリセルで実施されてもよい。
【００２３】
幾つかの実施形態においては、３つの動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび（ＯＰ３）１１６ｃは、同一の動作（即ち、書き込み、消去および読み出しのうちの一つ）を含んでもよい。他の実施形態においては、３つの動作（ＯＰ１）１１６ａ、（ＯＰ２）１１６ｂおよび（ＯＰ３）１１６ｃは、組み合わせられてもよいし、異なる動作を含んでもよい。
【００２４】
図３および図４Ａ−図４Ｂにおいては、幾つかの実施形態によって、単一のコマンドによって指定される複数のアクセス動作を引き起こすように構成されたコントローラを有するメモリデバイスと、そのメモリデバイスを使用する方法が、相変化メモリの文脈で開示される。しかしながら、本明細書で開示される実施形態は、他の種類のメモリ技術にほぼ適用することが出来ることが理解されるだろう。
【００２５】
図３は、一実施形態によるメモリ動作を組み合わせるように構成された相変化メモリ（ＰＣＭ）デバイス１３０の概略的な回路図である。図１のメモリデバイス２と同様に、ＰＣＭデバイス１３０は、幾つかの実施形態により、列２０に電気的に接続された列デコーダ４４と、行２２に電気的に接続された行デコーダ４０とを含む。これも図１と同様に、相変化メモリデバイス１３０は、行２２に電気的に接続された行ドライバ３２と、列２０に電気的に接続されたセンス増幅器３６とをさらに含む。メモリデバイスは、相変化メモリ（ＰＣＭ）アレイ１２２における一つ以上のメモリセルにアクセスするように、プロセッサからの信号を受信するように構成されたメモリコントローラ５０に電気的に接続することが出来る。コントローラ５０は、今度は、列デコーダ４４と行デコーダ４０とに、列制御信号と行制御信号とを送信するように構成される。
【００２６】
図３を依然参照すると、ＰＣＭデバイス１３０は、“クロスポイント”タイプのアレイであって、センス増幅器３６に接続された列２０と、行ドライバ３２に接続された行２２とによって形成された交点に配置された、複数の相変化メモリ（ＰＣＭ）セル１２８を含むＰＣＭアレイ１２２を含む。幾つかの実施形態においては、ＰＣＭセル１２８の各々は、列と行とに一意的にバイアスをかけることによって、個々にアクセスすることが出来、その列と行との交点は、ＰＣＭセル１２８の各々を画定する。本明細書で用いられるように、アクセスされるＰＣＭセル１２８は、選択された列２０−ｎと選択された行２２−ｍとによって形成される交点に配置された対象（Ｔ）セルと呼ばれることがある。Ｔセルは、Ｔセルにアクセス信号を印加することによってアクセスされてもよく、アクセス信号は、書き込みアクセス信号、消去アクセス信号または読み出しアクセス信号を含むことが出来る。アクセス信号は、他の信号の中でもとりわけ、電圧信号または電流信号とすることが出来る。
【００２７】
一般的に、“クロスポイント”タイプのＰＣＭアレイにおいては、残りのセルをインヒビットしながら、一つ以上のＴセルにアクセスすることが出来る。これは、例えば、Ｔセルに印加されるアクセス信号とは実質的に異なるインヒビット信号を残りのセルに適用することによって達成することが出来る。一般的に、例えば、選択された行（この例においては、２２−ｍ）に選択された行電圧ＶＲＯＷ  ＳＥＬを印加しながら、選択された列電圧ＶＣＯＬ  ＳＥＬを、選択された列（この例においては、２０−ｎ）に印加することが出来る。同時に、インヒビットされた列電圧ＶＣＯＬ  ＩＮＨＩＢＩＴを、残りの列に適用することが出来、インヒビットされた行電圧ＶＲＯＷ  ＩＮＨＩＢＩＴを、残りの行に適用することが出来る。この構成において、ＶＣＯＬ  ＳＥＬとＶＲＯＷ  ＳＥＬとの間のバイアスがＶＡＣＣＥＳＳを超えると、対象セルＴにアクセスすることが出来る。さらに、ほぼ差分（ＶＣＯＬ  ＳＥＬ−ＶＲＯＷ  ＩＮＨＩＢＩＴ）の大きさのバイアスが、選択された列２０−ｎ（以降、“Ａ”セルと呼ばれる）に沿ってインヒビットされたセルに適用される。さらに、ほぼ差分（ＶＲＯＷ  ＳＥＬ−ＶＣＯＬ  ＩＮＨＩＢＩＴ）の大きさのバイアスが、選択された行２２−ｍ（以降、“Ｂ”セルと呼ばれる）に沿ってインヒビットされたセルに適用される。さらに、ほぼ差分（ＶＣＯＬ  ＩＮＨＩＢＩＴ−ＶＲＯＷ  ＩＮＨＩＢＩＴ）の大きさのバイアスは、インヒビットされた行と、インヒビットされた列における残りのインヒビットされたセル（以降、“Ｃ”セルと呼ばれる）に適用される。
【００２８】
図３の図示された実施形態においては、各ＰＣＭセル１２８は、カルコゲナイドストレージ素子１２４を含む。幾つかの実施形態においては、各ＰＣＭセル１２８は、ヒータと、Ｇｅ−Ｓｅ−Ｔｅ（ＧＳＴ）合金系に基づいた合金などの、カルコゲナイド材料で形成されたストレージ素子１２４と、を含むことが出来る。さらに、各ＰＣＭセル１２８は、セレクタ１２６を含み、セレクタ１２６は、図３に図示された実施形態においては、バイポーラ接合トランジスタ（ＢＪＴ）を含む。図３においては、図示されたセレクタ１２６はＰＮＰ  ＢＪＴである。しかしながら、別の実施形態においては、セレクタは、ＮＰＮ  ＢＪＴまたはダイオードを含むことが出来る。図３においては、ＰＣＭセル１２８のストレージ素子１２４は、列２０（例えば、ビット線）に沿って接続される。さらに、ＰＮＰ  ＢＪＴ１２６のベース接点は、行２２（例えば、ワード線）に沿って接続される。
【００２９】
図４Ａは、幾つかの実施形態により、メモリコントローラによって受信される単一のコマンドによって指定される複数のアクセス動作を実施するためのコマンドプロトコルを図示するアクセスタイミング図１４０である。図４Ａのコマンドプロトコルは、図３に記述されたのと類似のＰＣＭメモリデバイスで実装することが出来、そのＰＣＭメモリデバイスは、メモリアレイと、複数のメモリアクセス動作を指定する単一のコマンドを受信するように構成されたメモリコントローラとを含む。アクセスタイミング図１４０は、ＬＲＳからＨＲＳにＰＣＭセルの抵抗を変化させるＲＥＳＥＴ動作を指すことが出来る複数のプログラム動作を図示しているが、本明細書に記述された方法は、そのように限定されることはなく、ＨＲＳからＬＲＳにＰＣＭセルの抵抗を変化させるＳＥＴ動作を指すことが出来る複数の読み出し動作および／または消去動作を実施するうえで同様に実装することが出来ることが理解されるだろう。
【００３０】
依然図４Ａを参照すると、アクセスタイミング図１４０は、メモリアレイで実施されるべき複数のメモリアクセス動作を指定する単一のコマンド（ＣＭＤ）１３２を示すＢＵＳタイムライン１４０ａを図示する。アクセスタイミング図１４０は、単一のコマンド（ＣＭＤ）１３２によってトリガーされる複数のメモリアクセス動作を記述するディスクリプタライン１４０ｂをさらに図示する。ディスクリプタライン１３０ｂは、アイドル（ＩＤＬＥ）１３４の後に、初期電圧からプレチャージ電圧まで、複数の行を同時にプレチャージするための一度のプレチャージ動作１３６を図示する。プレチャージ動作１３６は、例えば、図３に記述されたインヒビットされた列電圧ＶＲＯＷ  ＩＮＨＩＢＩＴを複数の行に印加することを含むことが出来る。一度のプレチャージ動作１３６の後は、（複数の）アクセスパルス（例えば、（複数の）プログラムパルス１３８ａ−１３８ｆ）の印加によって、ＰＣＭアレイの複数のメモリセルで実施されるべき複数のアクセス動作があり、各アクセス動作の後、ベリファイ動作（１４０ａ−１４０ｆ）が続く。明瞭かつ簡潔に図示するため、図４Ａの実施形態は、６度のアクセス（例えば、プログラム）動作と、関連するベリファイ動作とを図示する。しかしながら、その原則と利点は、あらゆる適切な数のアクセス動作および関連するベリファイ動作に適用することが出来る。図示された実施形態においては、複数のアクセス動作は、第一から第六のアクセス（例えば、プログラム）動作１３８ａ−１３８ｆを含み、これらは、第一から第六の行に接続された第一から第六のメモリセルで実施され、第一から第六のアクセス動作１３８ａ−１３８ｆの各々の後は、第一から第六のメモリセルで実施される其々第一から第六のベリファイ動作１４０ａ−１４０ｆが続く。ディスクリプタライン１４０ｂは、一度のディスチャージ動作１４２における第六のベリファイ動作１４０ｆの後で、プレチャージ電圧から初期電圧に複数の行を同時にディスチャージすることをさらに図示する。ディスチャージ動作１４２は、例えば、複数の行から、図３に記述されたインヒビットされた列電圧ＶＲＯＷ  ＩＮＨＩＢＩＴをディスチャージすることを含むことが出来る。要約すると、図４Ａに図示された実施形態においては、単一のコマンド１３２に応じてメモリアレイで実施される複数のアクセス動作１３８ａ―１３８ｆに対して、一度だけのプレチャージ動作１３６と一度のディスチャージ動作１４２が実施される。したがって、プレチャージ動作とディスチャージ動作とが各アクセス動作に対して実施されるコマンドプロトコルと比較すると、複数のアクセス動作を実施するうえで、時間および／またはエネルギーの節約を実現することが出来る。
【００３１】
図４Ｂは、一実施形態によるコントローラによって受信される単一のコマンドによって指定される複数のプログラムアクセス動作を実施する方法１５０を図示するフローチャートである。具体的には、方法１５０は、ＰＣＭアレイ１２２を含む図３のＰＣＭデバイス１３０を含むのと類似の相変化メモリデバイスで実装することが出来る。しかしながら、この方法は、フラッシュメモリアレイなどの他の種類のアレイを含む他のメモリデバイスで実装することが出来ることが理解されるだろう。さらに、方法１５０は、複数のプログラム動作を実施することを図示しているが、この方法は、複数の読み出し動作および／または消去動作を実施するうえで同様に実装することが出来る。
【００３２】
単一のコマンドに応じて複数のプログラムアクセス動作を実施する方法１５０は、メモリコントローラを用いて、ＰＣＭアレイで実施される複数のプログラムアクセス動作を指定する単一のコマンドを受信すること（１５２）を含む。単一のコマンドを受信することによって、方法は、単一のアクセスコマンドに応じて、メモリアレイで実施される指定された複数のメモリアクセス動作を引き起こすかまたは開始することを含む。図４Ｂのフローチャートにおいては、幾つかの参照記号は、別の参照記号が後に続く“ダッシュ”を有する。その例は、１５８−１または１５８−ｍである。ダッシュが後に続く記号は、単一のコマンドの一つ以上のプログラムアクセス動作に対するインスタンス番号を示す。例えば、１５８−１は、第一のインスタンス（単一のコマンドの第一のプログラミング動作）を示し、１５８−ｍは、ｍ番目のインスタンス（単一のコマンドのｍ番目のプログラミング動作）を示す。ｍの値は、２以上である。
【００３３】
図３に戻ると、スタンバイモードの間、ＰＣＭアレイ１２２は、スタンバイバイアススキームを有するように構成することが出来、例えば、約１．２Ｖとすることが出来るスタンバイ選択解除電圧ＶＨＸに、行（例えば、ワード線）２２がプレチャージされ、一方、列２０は、“ソフト駆動される（ｓｏｆｔ−ｄｒｉｖｅｎ）”か、またはＶＨＸと接地との間の中間電圧で浮遊する。このバイアススキームの下では、セルは選択されず、ＰＣＭセル１２８のＰＮＰ  ＢＪＴ１２６は、逆バイアスをかけられて、アレイの漏出が減少するようにする。
【００３４】
その後、図４Ｂを依然参照すると、単一のコマンドを受信すること（１５２）によって、方法１５０は、初期電圧からプレチャージ電圧に、複数の行２２をプレチャージすること（１５４）をさらに含む。例えば、図３に戻ると、行２２は、例えば、約１．２Ｖとすることが出来るスタンバイ選択解除電圧ＶＨＸから、例えば、約５Ｖとすることが出来るプログラム選択解除電圧ＶＨＸ  ＰＲＯＧにプレチャージすることが出来る。さらに、列２０は、“ソフト駆動”されるか、またはＶＨＸ  ＰＲＯＧと接地との間の中間電圧で浮遊する。この状況下で、セルは選択されず、ＰＣＭセル１３０のＰＮＰ  ＢＪＴ１２６は、逆バイアスをかけられ、アレイ電流の漏出が減少するようにする。
【００３５】
図４Ｂを依然参照すると、複数のワード線をプレチャージすること（１５４）の後、方法１５０は、単一のコマンドによって指定される第一のプログラムアクセス動作を実施すること（１５８−１）をさらに含み、それは、選択された行に接続された第一の選択されたＰＣＭセルに（複数の）第一のプログラムパルスを印加すること（１５８ａ−１）を含むことが出来る。例えば、再度図３を参照すると、プログラムされる対象（Ｔ）ＰＣＭセルは、選択された行２２−ｍに、選択された行プログラム電圧ＶＲＯＷ  ＳＥＬ  ＰＲＯＧを印加することによって選択することが出来、選択された列２０−ｎにＶＣＯＬ  ＳＥＬ  ＰＲＯＧ、約５Ｖにバイアスをかける間、選択された行プログラム電圧は、ほぼゼロボルトとすることが出来る。さらに、残りの選択されていない行２２−（ｍ＋１）および２２−（ｍ−１）は、選択解除電圧ＶＨＸ  ＰＲＯＧで維持することが出来、ＶＨＸ  ＰＲＯＧは約５Ｖとすることが出来、残りの選択されていない列２０−（ｎ−１）および２０−（ｎ＋１）は、“ソフト駆動”されるか、またはＶＨＸ  ＰＲＯＧと接地との間の中間電圧で浮遊されたままで維持することが出来る。このようなプログラムバイアススキームの下で、Ｔ  ＰＣＭセルのＰＮＰ  ＢＪＴ１２６は、順バイアスをかけられ、十分なプログラム電流ＩＰＲＯＧが、Ｔ  ＰＣＭセルを通って流れ、低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に対象（Ｔ）ＰＣＭセルを切り替えるようにする。さらに、プログラムバイアススキームの下で、選択された列２０−ｎに沿った選択されていない“Ａ”セルのＰＮＰ  ＢＪＴ１２６は、ゼロボルト近傍にバイアスされ、オフのままとすることが出来る。さらに、選択された行２２−ｍに沿った選択されていない“Ｂ”セルのＰＮＰ  ＢＪＴ１２６は、ＰＮＰ  ＢＪＴ１２６の閾値電圧未満にバイアスされて、これもまたオフのままである。さらに、選択されていない行２２−（ｍ−１）および２２−（ｍ＋１）に沿った、及び、選択されていない列２０−（ｎ−１）および２０−（ｎ＋１）に沿った選択されていない“Ｃ”セルのＰＮＰ  ＢＪＴ１２６は、逆バイアスをかけられ、アレイ漏出が減少するようにする。
【００３６】
依然、図４Ｂを参照すると、第一の選択されたＰＣＭセルに（複数の）第一のプログラムパルスを印加すること（１５８ａ−１）の後、方法１５０は、選択された行に接続された第一の選択されたＰＣＭセルの抵抗が、所望の抵抗レベルに上昇したか否かを判定するために、第一のプログラムパルスを受信した第一の選択されたＰＣＭセルに第一のプログラムベリフィケーション（ｖｅｒｉｆｉｃａｔｉｏｎ）パルスを印加すること（１５８ｂ−１）をさらに含む。幾つかの実施形態においては、行の残りの電圧を実質的に変化しないように維持する間、第一のベリフィケーションパルスを、第一の選択されたＰＣＭセルの第一の選択された行に印加することが出来る。例えば、図３に戻ると、例えば、約０ボルトにとすることが出来る、選択された行ベリファイ電圧パルスＶＲＯＷ  ＳＥＬ  ＶＥＲＩＦＹを選択された行２２−ｍに印加し、例えば、約１．２Ｖとすることが出来る、選択された列ベリファイ電圧ＶＣＯＬ  ＳＥＬ  ＶＥＲＩＦＹを選択された列２０−ｎに印加することによって、対象（Ｔ）ＰＣＭセルの状態をベリファイすることが出来る。残りの選択されていない行２２−（ｍ＋１）および２２−（ｍ−１）は、例えば、約５Ｖとすることが出来るプログラム選択解除電圧ＶＨＸ  ＰＲＯＧにプレチャージされたままとすることが出来、列２０は、“ソフト駆動”またはＶＨＸ  ＰＲＯＧと接地との間の中間電圧で浮遊する。このようなベリフィケーションバイアススキームの下で、Ｔ  ＰＣＭセルのＰＮＰ  ＢＪＴ１２６は、順バイアスをかけられ、Ｔ  ＰＣＭセルを通って流れるベリフィケーション電流ＩＶＥＲＩＦＹがセンス増幅器３６によって検知することが出来るようにする。さらに、ベリフィケーションバイアススキームの下で、選択された列２０−ｎに沿って選択されていない“Ａ”セルのＰＮＰ  ＢＪＴ１２６は、逆バイアスをかけられ、オフのままとすることが出来る。さらに、選択された行２２−ｍに沿った選択されていない“Ｂ”セルのＰＮＰ  ＢＪＴ１２６は、ＰＮＰ  ＢＪＴ１２６の閾値電圧未満にバイアスをかけることが出来、オフのままとなる。さらに、選択されていない行２２−（ｍ−１）および２２−（ｍ＋１）に沿い、選択されていない列２０−（ｎ−１）および２０−（ｎ＋１）に沿った選択されていない“Ｃ”セルのＰＮＰ  ＢＪＴ１２６は、逆バイアスをかけられ、そのアレイ漏出が減少するようにする。
【００３７】
図４Ｂを依然参照すると、方法１５０は、選択された列に接続されたセンス増幅器を用いて、選択されたメモリセルを通じて、選択された行（例えば、ワード線）と選択された列（例えば、ビット線）との間で検出された電流を検知することに基づいて、第一の選択されたＰＣＭセルが所望の抵抗レベルにプログラムされたか否かの第一のベリフィケーションを行うこと（１５８ｃ−１）をさらに含む。第一の選択されたＰＣＭセルが所望の抵抗レベルにプログラムされていなかったことを判定すると、第一のプログラムアクセス動作を実施すること（１５８−１）は、第一の選択されたＰＣＭセルが所望の抵抗レベルにプログラムされるまで、一つ以上の追加のプログラムパルスを印加すること（１５８ａ−２から１５８ａ−ｎ）と、追加の其々のプログラムベリフィケーション動作を適用すること（１５８ｂ−２から１５８ｂ−ｎ）と、追加の其々のベリフィケーションを行うこと（１５８ｃ−２から１５８ｃ−ｎ）と、をさらに含む。
【００３８】
方法１５０は、単一のコマンドによって指定される一つ以上の追加のプログラムアクセス動作が単一のコマンドに対応する複数のワード線のうちの第二のワード線に接続された第二のＰＣＭセルで実施されているままであるか否かを判定すること（１６２−１）をさらに含む。
【００３９】
単一のコマンドによって指定される一つ以上の追加のプログラムアクセス動作が実施されているままであると判定すること（１６２−１）によって、方法１５０は、第一の選択されたＰＣＭセルに対して上述されたのと同様に、適切な数のプログラムパルスを印加すること（１５８ａ−１から１５８ａ−ｎ）を含み得る、単一のコマンドによって指定される追加のプログラムアクセス動作を実施すること（１５８−２から１５８−ｍ）と、其々のプログラムベリフィケーション動作を適用すること（１５８ｂ−１から１５８ｂ−ｎ）と、所望の抵抗レベルに追加で選択されたＰＣＭセルがプログラムされたか否かの其々のベリフィケーションを行うこと（１５８ｃ−１から１５８ｃ−ｎ）と、をさらに含む。単一のコマンドで指定される追加の適切な数のプログラム動作を各々実施すること（１５８−２から１５８−ｍ）の後、各々の後に、単一のコマンドによって指定されるように、少なくとも一つの追加のメモリアクセス動作が実施されているままであるか否かを判定すること（１６２−２から１６２−ｍ）が続く。
【００４０】
第一のプログラムアクセス動作を実施すること（１５８−１）とは対照的に、その後の追加のプログラムアクセス動作を実施すること（１５８−２から１５８−ｍ）は、複数の行をプレチャージすること（１５４）を先に行う必要がないことが理解されるだろう。なぜなら、複数の行は、単一のコマンドによって指定されるプログラムアクセス動作１５８−１から１５８−ｍが実施されるまで、ディスチャージされないからである。
【００４１】
このように、単一のコマンドに応じて、複数のプログラムアクセス動作を実施すること（１５８−１から１５８−ｍ）と、単一のコマンドによって指定される追加のメモリアクセス動作が実施されたままではないことを判定すること（１６２−ｍ）の後、方法１５０は、例えば、約５Ｖとすることが出来るプログラム選択解除電圧ＶＨＸ  ＰＲＯＧから複数の行をディスチャージすること（１６４）に進み、例えば、約１．２Ｖとすることが出来るスタンバイ選択解除電圧ＶＨＸに戻る。さらに、列２０は、“ソフト駆動される”か、または、スタンバイ選択解除電圧ＶＨＸと接地との間の中間電圧で浮遊する。
【００４２】
複数の行をディスチャージすること（１６４）の後、方法１５０は、単一のコマンドによって指定される複数のプログラムアクセス動作を完了し（１６６）、スタンバイモードにアレイを戻すが、セルは選択されず、ＰＣＭセル１３０のＰＮＰ  ＢＪＴ１２６は逆バイアスをかけられ、アレイ漏出が減少するようにする。このように、方法１５０を用いることによって、複数の行は、各プログラムアクセス動作のために、複数の行をプレチャージしてディスチャージすることの代わりに、複数のプログラムアクセス動作を実施する前と後に一度だけ、有利にプレチャージおよびディスチャージすることが出来、それによって、行のプレチャージおよびディスチャージに関連する時間とエネルギーを軽減する。
【００４３】
図４Ａおよび図４Ｂに記述された実施形態においては、メモリコントローラは、複数のメモリアクセス（例えば、プログラム）動作のために、ＰＣＭセルにメモリアクセス（例えば、プログラム）パルスを印加させた後、ＰＣＭセルにプログラムベリフィケーションパルスを印加させるように構成される。しかしながら、他の実施形態（図示せず）においては、メモリコントローラは、第一のＰＣＭセルに複数のメモリアクセス（例えば、プログラム）パルスを印加させた後、其々の複数のＰＣＭセルに複数のプログラムベリフィケーションパルスを印加させるように構成することが出来る。
【００４４】
図５は、少なくとも一つのメモリデバイスアレイ２１６とコントローラ２１２とを含むマネージドメモリデバイス２００の概略的なブロック図であり、コントローラ２１２は、別の実施形態により、ホストデバイス２１０から受信された単一のコマンドに応じて、少なくとも一つのメモリデバイスアレイ２１６で複数のアクセス動作を実施させるように構成される。マネージドメモリデバイス２００の少なくとも一つのメモリデバイスアレイ２１６は、メモリアレイに加えて、他の補助回路の中でもとりわけ、内蔵コントローラ、行デコーダおよび列デコーダを含むことが出来る。メモリデバイスアレイ２１６は、例えば、図１に上述されたのと同様に、構成することが出来る。
【００４５】
一実施形態においては、図５のマネージドメモリデバイス２００は、内蔵マルチメディアカード（ｅＭＭＣ）デバイスを含み、少なくとも一つのメモリデバイスアレイ２１６は、ＮＡＮＤフラッシュアレイを含み、コントローラ２１２は、単一のパッケージされたダイ中のマネージドメモリデバイス２００内に含まれる。一実施形態においては、ｅＭＭＣデバイスを含むマネージドメモリデバイス２００は、外部シリアルインターフェイスを有することが出来る。外部シリアルインターフェイスは、例えば、４００Ｍバイト／秒の帯域幅まで有することが出来る。
【００４６】
一般的に、ＮＡＮＤフラッシュメモリアレイにおいては、書き込み動作または読み出し動作は、“ページ”レベルで実施される。ページは、単一のワード線に接続された複数のメモリセルを含むことが出来る。ページ内のメモリセルの数およびページのサイズは、非常に広範囲で変化することが出来る。
【００４７】
図６Ａは、従来のＮＡＮＤフラッシュメモリデバイスなどのメモリデバイスで複数のコマンドに応じて、複数のアクセス動作を実施するためのコマンドプロトコルを図示するアクセスタイミング図２２０である。図６Ａのコマンドプロトコルは、従来のＮＡＮＤフラッシュメモリデバイスで実装することが出来、ＮＡＮＤフラッシュメモリデバイスは、メモリアレイを含み、メモリアレイは、複数のコマンドを受信して引き起こすように構成されたメモリコントローラに接続されてもよく、複数のコマンドのうちの各々は、メモリコントローラによって開始される一つのメモリアクセス動作を指定する。メモリコントローラは、複数のコマンドのうちの各々に応じて、指定された一つのメモリアクセス動作を開始するようにさらに構成することができ、指定されたメモリアクセス動作のうちの各々は、書き込み動作または読み出し動作のうちの一つを含む。
【００４８】
依然図６Ａを参照すると、アクセスタイミング図２２０は、第一のプログラム動作２３０ａを指定する第一のプログラムコマンド２２２ａと、第一のプログラムコマンド２２２ａの後の第一の状態２２４ａと、第一の状態２２４ａの直後の第一の読み出し動作２３２を指定する第一の読み出しコマンド２２６ａと、第一の読み出しコマンド２２６ａの後の第二の状態２２４ｂと、第二の状態２２４ｂの直後の第二のプログラム動作２３０ｂを指定する第二のプログラムコマンド２２２ｂと、第三の状態２２４ｃと、を示すメモリデバイスＢＵＳタイムライン２２０ａを図示する。第一のプログラムコマンド２２２ａ、第一の読み出しプログラム２２６ａ、第二のプログラムコマンド２２２ｂの各々は、ページサイズを超えない其々の単一のアクセス動作を指定することが出来る。例示として、１６Ｋバイトのページサイズに対して、第一のプログラムコマンド２２２ａ、第一の読み出しコマンド２２６ａおよび第二のプログラムコマンド２２２ｂのうちの各々は、４Ｋバイトのメモリに対してアクセスすることを各々指定することが出来る。
【００４９】
アクセスタイミング図２２０は、また、複数のコマンドによってトリガーされ、ＮＡＮＤフラッシュメモリアレイで実施される複数のアクセス動作を記述するディスクリプションライン２２０ｂを図示する。ディスクリプションライン２２０ｂは、第一のプログラムコマンド２２２ａによってトリガーされるＮＡＮＤフラッシュアレイの第一のページにおける第一のプログラム動作２３０ａを図示する。その後、ディスクリプションライン２２０ｂは、第一の読み出しコマンド２２６ａによってトリガーされるＮＡＮＤフラッシュアレイで実施される第一の読み出し動作２３２を図示する。第一の読み出し動作２３２は、第一のページ、または第一のページとは異なる第二のページで実施することが出来る。その後、ディスクリプションライン２２０ｂは、第二のプログラムコマンド２２２ｂによってトリガーされ、ＮＡＮＤフラッシュアレイで実施される第二のプログラム動作２３０ｂを図示する。第二のプログラム動作２３０ｂは、第一のページ、第一のページとは異なる第二のページ、または第一および第二のページとは異なる第三のページで実施することが出来る。例示として、１６Ｋバイトのページサイズに対して、第一のプログラム動作２３０ａ、第一の読み出し動作２３２および第二のプログラム動作２３０ｂのうちの各々は、複数のアクセスコマンドのうちの其々一つに応じて、４Ｋバイトのメモリに各々アクセスすることが出来る。
【００５０】
図６Ｂは、幾つかの実施形態により、ＮＡＮＤフラッシュメモリアレイとコントローラとを含むメモリデバイスで単一のコマンドに応じて、複数のアクセス動作を実施するためのコマンドプロトコルを図示するアクセスタイミング図２４０である。図６Ｂのコマンドプロトコルは、図５で上述されたマネージドメモリデバイス２００と類似のメモリデバイスで実装することが出来、マネージドメモリデバイスは、メモリアレイと、単一コマンドを受信し、メモリアレイで実施される複数のメモリアクセス動作を開始するように構成されたメモリコントローラ２１２とを有するメモリデバイス２１６を含む。メモリコントローラは、単一のコマンドに応じて、指定された複数のメモリアクセス動作を開始するようにさらに構成され、指定されたメモリアクセス動作の各々は、書き込み動作または読み出し動作のうちの一つを含む。
【００５１】
依然図６Ｂを参照すると、アクセスタイミング図２４０は、単一のコマンド２４２と、単一のコマンド２４２の後の単一の累積した状態２４４を示すマネージドメモリＢＵＳタイムライン２４０ａを図示する。従来のメモリデバイスに対応し得る、図６ＡにおけるメモリＢＵＳタイムライン２２０ａとは異なり、図６ＡにおけるマネージドメモリＢＵＳタイムライン２４０ａは、図５のマネージドメモリデバイス２１６と類似のマネージドメモリデバイスに対応し、それは、上述されたように、メモリアレイに加えて、他の補助回路の中でもとりわけ、内蔵コントローラ、行デコーダ、列デコーダを含むことが出来る。単一のコマンド２４２は、例えば、複数のプログラムアクセス動作２５０と複数の読み出しアクセス動作２５２とを指定することが出来る。
【００５２】
アクセスタイミング図２４０は、また、単一のコマンド２４２によってトリガーされ、ＮＡＮＤフラッシュメモリアレイで実施される複数のアクセス動作を記述する、ディスクリプションライン２４０ｂを図示する。ディスクリプションライン２４０ｂは、単一のコマンド２４２によってトリガーされ、ＮＡＮＤフラッシュアレイで実施される複数のプログラムアクセス動作２５０と、複数の読み出しアクセス動作２５２とを図示する。単一のコマンド２４２がマネージドメモリに送信されるが、アクセス動作自体は、ＮＡＮＤフラッシュアレイで実施されることが理解されるだろう。図６Ａと同様に、単一のコマンド内で指定される各アクセス動作は、ページサイズを超えることがない。例示として、１６Ｋバイトのページサイズに対して、単一のコマンド２４２は、４Ｋバイトをプログラムするための、第一および第二のプログラムアクセス動作を含む複数のプログラムアクセス動作２５０と、４Ｋバイトを読み出すための読み出し動作を含む複数の読み出しアクセス動作２５２とを指定することが出来る。単一のコマンドに応じて、コントローラは、８Ｋバイトのプログラム動作として、第一および第二のプログラムアクセス動作を組み合わせ、単一のページで実施させ、指定されたページで読み出しアクセス動作を実施させることが出来る。このように、図６Ａと比較すると、単一のコマンド内のメモリアレイで実施される複数の動作を指定することによって、例えば、複数の状態を提供する追加のオーバーヘッドと、単一のページに書き込む度に、ワード線をプレチャージすることと、を回避することが出来る。
【００５３】
上述されたように、単一のコマンドを用いて複数のメモリ動作を実施する方法は、様々な状況で実装することが出来る。以下、単一のコマンドの例示的構造が、実施形態により記述される。
【００５４】
表１は、実施形態による単一のコマンドの動作パラメータリストに含まれ得る情報の例を記述する。動作パラメータリストは、パラメータリストヘッダと複数の動作ディスクリプタ（最初から最後まで）とを含む。パラメータリストヘッダは、単一のコマンド内で指定される全ての動作に共通の情報を含む。さらに、動作ディスクリプタは、各動作の詳細を含む。
【表１】
0006434535.tif 000002
【００５５】
表２は、実施形態によるパラメータリストヘッダ内に含まれ得る情報の例を記述する。パラメータリストヘッダは、パラメータリスト長、動作の種類、動作回数、ベースアドレスおよびフラグを含むことが出来る。パラメータリスト長フィールドは、動作パラメータリストの長さを指定する。動作の種類フィールドは、メモリデバイスによってメモリアレイで実施される動作の種類（即ち、プログラム、消去、読み出し）を同定する。動作回数フィールドは、パラメータリストヘッダの後に続く動作ディスクリプタの数を指定する。動作ディスクリプタの数は、メモリアレイで実施されるべき複数の動作の数に対応する。ベースアドレスイールドは、複数の動作ディスクリプタの各々で指定される動作のベースアドレスを含む。
【００５６】
フラグフィールドは、数種類の情報を含むことが出来る。例えば、フラグフィールドは、動作ディスクリプタで指定される複数の動作の実行の具体的な順序を指定することが出来る。具体的には、フラグフィールドは、複数の動作が動作ディスクリプタ内に記載された順序で実施されるべきこと、またはその代わりに動作ディスクリプタ内で記載された順序とは異なる順序で実施されるべきことを指定することが出来る。フラグフィールドに含まれ得る他の種類の情報は、（例えば、共通の、または動作による）状態フォーマット、コマンドオプションなどを含む。
【表２】
0006434535.tif 000003
【００５７】
表３は、実施形態による動作ディスクリプタに含まれ得る情報の例を記述する。動作ディスクリプタは、データディスクリプタ長、動作の種類、動作タグ、アドレス、データ長および／または複数のデータ（０番目から（ｎ−１）番目）を含むことが出来る。ディスクリプタ長フィールドは、動作ディスクリプタの長さを指定する。動作の種類フィールドは、メモリデバイスによってメモリアレイで実施される動作の種類（例えば、読み出し、プログラム、消去など）を指定する。動作の種類フィールドは、例えば、類似の情報がパラメータリストヘッダまたは他で提供される場合など、幾つかの実装では省略することが出来る。動作タグフィールドは、各特定の動作ディスクリプタを同定する。存在するときには、動作パラメータリスト内の各動作ディスクリプタは、一意的な値を有する。アドレスフィールドは、動作の開始アドレスを含む。データ長フィールドは、動作に含まれるデータバイトの量を指定する。例えば、ゼロの値を有するデータ長は、デバイスに何のデータも転送されないことを指定し、それはエラーと考えられない。長さフィールドは、例えば、動作が、データ転送を起動しない場合など、幾つかの実装では省略することが出来る。動作ディスクリプタの最後の部分は、ホストからメモリデバイスに転送され得る複数のデータ（０番目から（ｎ−１）番目）を含む。データフィールドは、幾つかの実装においては、例えば、長さフィールドがゼロに設定される、または動作の種類において指定される動作の種類が、デバイスにデータを転送することを含まない場合に省略することが出来る。
【表３】
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【００５８】
表４は、メモリアレイで実施される動作が実施形態により、デバイスからホストにデータを転送するための要求を含む場合の、データディスクリプタに含まれ得る情報の例を記述する。データディスクリプタは、データディスクリプタ長、動作の種類、データ長、および／または複数のデータ（０番目から（ｎ−１）番目）を含んでもよい。データディスクリプタ長フィールドは、データディスクリプタの長さを指定する。動作の種類フィールドは、要求で受信された値に対応することが出来る。動作タグフィールドは、転送されるべきデータが関連する動作パラメータリスト内の特定の動作ディスクリプタを同定する。データ長フィールドは、データディスクリプタに含まれるデータの量を（例えば、バイトで）指定する。
【００５９】
表４を依然参照すると、幾つかの実施形態においては、メモリデバイスは、単一のパケット内で動作パラメータリストに関連付けられたデータを転送するように構成され、各動作ディスクリプタに関連するデータが、動作パラメータリスト内に記載された順序で順次加えられる。他の実施形態においては、メモリデバイスは、動作パラメータリスト内に記述された構造と類似の構造でデータをラップするように構成される。他の実施形態においては、メモリデバイスは、複数のパケット内の動作パラメータリストに関連付けられたデータを転送するように構成される。
【表４】
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【００６０】
表３に戻ると、幾つかの実施形態においては、動作ディスクリプタが、ホストからデバイスへのデータ転送を含む動作を指定する場合、動作ディスクリプタは、転送されるべきデータに対応するデータ長を指定することが出来る。その後、データは、表４に上述されたのと類似のデータディスクリプタ構造で、コマンドの後の個別の段階で転送されてもよい。
【００６１】
表５は、実施形態による、状態ディスクリプタに含まれ得る情報の例を記述する。状態ディスクリプタは、状態ディスクリプタ長、動作の種類、動作タグおよび状態を含んでもよい。状態ディスクリプタ長フィールドは、状態データディスクリプタの長さを指定する。動作の種類フィールドは、動作パラメータリスト内の要求で受信された値に対応することが出来る値を有する。動作タグフィールドは、データが関連する動作ディスクリプタを同定する。
【００６２】
メモリデバイスは、動作パラメータリストで指定される動作の累積した状態を提供してもよい。動作パラメータリストで指定される動作が成功して完了する場合には、状態は “成功”を示す。あるいは、デバイスは、各動作を同定するために、動作タグを用いて、動作パラメータリストで指定される各動作に対する状態を提供してもよい。
【表５】
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【００６３】
本発明は、ある実施形態に関連して記述されてきたが、本明細書で説明された特徴と利点の全てを提供するわけではない実施形態を含む、当業者に対して明らかな他の実施形態もまた、本発明の範囲内にある。さらに、上述された様々な実施形態は、さらなる実施形態を提供するために組み合わせることが出来る。さらに、一実施形態の文脈で図示されたある特徴は、同様に他の実施形態に組み入れることが出来る。したがって、本発明の範囲は、添付の請求項を参照することによってのみ定義される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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