(57)【特許請求の範囲】
【請求項１】
半導体装置を製造する方法であって、
半導体基板（１００）と、第１の表面（１００ａ）と、第２の表面（１００ｃ）とを有する半導体ウェハ（１０）を形成するステップであって、前記第１の表面および前記第２の表面が前記基板の対向する側に配置されている、ステップと、
前記半導体ウェハを前記第１の表面（１００ａ）において処理するステップであって、
前記第１の表面の近傍に前記基板内に配置される少なくとも１つのドーピング領域を形成するステップと、
少なくとも１層の誘電体層（１１１）を形成し、少なくとも１つの配線（１１０）を形成するステップであって、前記少なくとも１層の誘電体層が前記第１の表面上に配置され、かつ前記少なくとも１つの配線が前記少なくとも１層の誘電体層に埋め込まれる、ステップと、
を含む、ステップと、
キャリアウェハ（１２０）を形成し、前記半導体ウェハの前記第１の表面が前記キャリアウェハに面するように、前記キャリアウェハ（１２０）を前記半導体ウェハ（１０）に接合するステップと、
前記半導体ウェハを前記第２の表面（１００ｃ）において処理するステップであって、
前記基板の前記第２の表面から材料を除去することによって、前記半導体ウェハを薄化するステップ（１４１）と、
前記薄化された第２の表面から延びる少なくとも１つの深溝（１４６ａ，１４６ｂ）を前記基板に形成し、前記少なくとも１つの深溝を絶縁性材料（１３２）によって満たして、前記少なくとも１つのドーピング領域と、前記少なくとも１つのドーピング領域以外のドーピング領域（１０３）を含む別の半導体装置（２００）との間の障壁、を形成するステップと、
前記薄化された第２の表面（１００ｂ）から前記配線まで延びる少なくとも１つのビアホール（１４８，１４９）を前記基板に形成するステップと、
前記配線に結合されており、前記少なくとも１つのビアホールを通じて前記半導体ウェハの前記薄化された第２の表面まで延びる導電性経路、を形成するステップと、
を含む、ステップと、
を含む、方法。
【請求項２】
導電性経路を形成する前記ステップが、
前記少なくとも１つのビアホールを導電性材料（１３４）または金属充填材によって満たすステップ、または、
前記少なくとも１つのビアホールの中を延びて前記配線に電気的に接触するボンディングワイヤを形成するステップ、および、
前記配線から、前記半導体ウェハの前記薄化された第２の表面に配置される要素（１３８）への電気的接触、を確立するステップと、
を含む、
請求項１に記載の方法。
【請求項３】
前記半導体ウェハを前記キャリアウェハに接合する前記ステップの前に、前記第１の表面（１００ａ）から延びる少なくとも１つの浅溝を前記基板に形成するステップと、
前記少なくとも１つの浅溝を絶縁性材料（１０１ａ，１０１ｂ，１０１ｃ）によって満たすステップと、
をさらに含み、
前記少なくとも１つの深溝を形成する前記ステップが、前記薄化された第２の表面（１００ｂ）から、前記少なくとも１つの浅溝の中に充填された前記絶縁性材料まで延びるように、前記少なくとも１つの深溝を形成するステップ、を含む、
請求項１または２に記載の方法。
【請求項４】
前記半導体ウェハの前記第１の表面（１００ａ）に配置されるソースドーピング領域と、ドレインドーピング領域と、ドリフト領域（１０４）と、ボディ領域と、ゲート電極（１０７）と、を有する横方向拡散ＭＯＳトランジスタ、を形成するステップであって、前記少なくとも１つのドーピング領域が、前記ソースドーピング領域および前記ドレインドーピング領域のうちの一方である、ステップと、
前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に、前記ボディ領域に接触するドーピング領域（１３１）を形成するステップと、
前記半導体ウェハの前記薄化された第２の表面に、前記ドーピング領域に接触する金属コンタクト（１３５）を形成するステップと、
をさらに含む、請求項１から請求項３のいずれかに記載の方法。
【請求項５】
前記半導体ウェハの前記薄化された第２の表面に、フィールドプレート（６５０）を形成するステップであって、
前記半導体ウェハの前記薄化された第２の表面に誘電体層（６４４）を形成するステップと、
前記誘電体層の上に導電性層（６５０）を形成するステップと、
を含む、ステップと、
前記導電性層（６５０）を前記ソースドーピング領域または外部電位に電気的に接続するステップと、
をさらに含む、請求項４に記載の方法。
【請求項６】
前記キャリアウェハを前記半導体ウェハに接合する前記ステップの前に、前記半導体ウェハの前記第１の表面を通じてシンカードーピング領域配列を形成するステップであって、前記シンカードーピング領域配列が、異なる深さを有する複数のドーピング領域（６５６ａ，６５６ｂ，６５６ｃ；６６０ａ，６６０ｂ，６６０ｃ）を備えている、ステップと、
前記シンカードーピング領域配列の前記複数のドーピング領域のうちの少なくとも１つ（６６０ｃ，６５６ｃ）との接触を形成するためのメタライゼーション（６６２，６５８）を、前記半導体ウェハの前記薄化された第２の表面（６００ｂ）から形成するステップと、
をさらに含む、請求項１から請求項５のいずれかに記載の方法。
【請求項７】
ソースドーピング領域（７０５）と、ドレインドーピング領域（７３１）と、ボディ領域（７０４）と、ドリフト領域（７０２）と、ゲート電極（７０６）と、を有する縦型二重拡散ＭＯＳトランジスタもしくは縦型トレンチＭＯＳトランジスタまたはその両方を形成するステップであって、
前記ソースドーピング領域と、前記ボディ領域と、前記ゲート電極とが、前記半導体ウェハの前記第１の表面に形成され、
前記ドリフト領域（７０２）と同じドーパント極性を有する前記ドレインドーピング領域（７３１）が、前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に形成される、
ステップと、
前記半導体ウェハの前記薄化された第２の表面に金属層（７３５）を形成してドレインコンタクトを確立するステップと、
をさらに含む、請求項１から請求項６のいずれかに記載の方法。
【請求項８】
エミッタドーピング領域（８０５）と、コレクタドーピング領域（８３１）と、ベースドーピング領域（８０４）と、ドリフト領域（８０２）と、ゲート電極（８０６）と、を有する縦型絶縁ゲートバイポーラトランジスタ、を形成するステップであって、
前記エミッタドーピング領域と、前記ベースドーピング領域と、前記ゲート電極が、前記半導体ウェハの前記第１の表面に形成され、
前記ドリフト領域（８０２）とは逆のドーパント極性を有する前記コレクタドーピング領域（８３１）が、前記半導体ウェハの前記薄化された第２の表面に形成される、
ステップと、
前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に金属層（８３５）を形成してコレクタコンタクトを確立するステップと、
をさらに含む、請求項１から請求項７のいずれかに記載の方法。
【請求項９】
エミッタドーピング領域（９０３）と、コレクタドーピング領域（９０２）と、ベースドーピング領域（９０４）と、を有する縦型ＮＰＮバイポーラトランジスタまたは縦型ＰＮＰバイポーラトランジスタ、を形成するステップであって、
前記エミッタドーピング領域および前記ベースドーピング領域が、前記半導体ウェハの前記第１の表面に形成され、
前記コレクタドーピング領域（９０２）が、前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に形成される、
ステップと、
前記半導体ウェハの前記薄化された第２の表面に金属層（９３５）を形成してコレクタコンタクトを確立するステップと、
をさらに含む、請求項１から請求項８のいずれかに記載の方法。
【請求項１０】
ドリフト領域を確立する互いに隣接して交互に配置される複数のｎ型ドープ領域（６０８）およびｐ型ドープ領域（６０９）を有するスーパージャンクション横方向拡散ＭＯＳトランジスタ、を形成するステップであって、
前記複数のｎ型ドープ領域およびｐ型ドープ領域が、前記半導体ウェハの前記第１の表面に形成される、
ステップ、
をさらに含み、
前記半導体ウェハを薄化する前記ステップが、前記複数のｎ型ドープ領域およびｐ型ドープ領域が前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に達する程度まで、前記半導体ウェハの前記第２の表面から材料を除去するステップ、を含む、
請求項１から請求項９のいずれかに記載の方法。
【請求項１１】
半導体製品であって、
半導体基板（１００）と、第１の表面（１００ａ）および第２の表面（１００ｂ）とを有する半導体ウェハ（１０）であって、前記第１の表面および前記第２の表面が前記基板の対向する側に配置されている、前記半導体ウェハ（１０）と、
前記半導体ウェハ（１０）に接合されているキャリアウェハ（１２０）であって、前記半導体ウェハの前記第１の表面が前記キャリアウェハに面している、前記キャリアウェハ（１２０）と、
前記第１の表面の近傍に前記半導体基板内に配置されている少なくとも１つのドーピング領域と、
前記第１の表面の上に配置されている少なくとも１層の誘電体層（１１１）と、
前記誘電体層に埋め込まれている少なくとも１つの配線（１１０）と、
前記半導体ウェハの前記第２の表面から、前記半導体ウェハの前記第１の表面の上に配置されている前記誘電体層まで延びている、または、絶縁性材料（１０１ａ，１０１ｂ）によって満たされている前記第１の表面から前記基板内に延びる少なくとも１つの浅溝、の底面まで延びている、少なくとも１つの深溝（１４６ａ，１４６ｂ）であって、前記少なくとも１つのドーピング領域と、前記基板内に配置されている別のドーピング領域との間の障壁を形成している、前記少なくとも１つの深溝（１４６ａ，１４６ｂ）と、
前記第２の表面から前記少なくとも１つの配線まで延びている、前記基板内に形成されている少なくとも１つのビアホール（１４９）と、
前記配線に結合されており、前記ビアホールを通じて前記半導体ウェハの前記第２の表面まで延びている導電性経路（１３４）と、
を備えている、半導体製品。
【請求項１２】
前記半導体ウェハ（１０）が、２〜２５マイクロメートルの範囲内の厚さ（Ｂ）を有する、請求項１１に記載の半導体製品。
【請求項１３】
前記少なくとも１つの深溝（１４６ａ，１４６ｂ）が、前記少なくとも１つのドーピング領域を連続的に囲んでいる、請求項１１に記載の半導体製品。
【請求項１４】
ドレイン領域と、ソース領域と、ゲート電極とをそれぞれが有するｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、を備えているＣＭＯＳ回路（２００）と、
ドレイン領域と、ソース領域と、ゲート電極とを有するＬＤＭＯＳトランジスタ（２０１）と、
をさらに備えており、
前記ＣＭＯＳ回路が、前記ＬＤＭＯＳトランジスタに動作可能に接続されており前記ＬＤＭＯＳトランジスタのスイッチ状態を制御する、
請求項１１に記載の半導体製品。
【請求項１５】
前記少なくとも１つの深溝および前記少なくとも１つの浅溝が、前記ＬＤＭＯＳトランジスタを連続的に囲んでおり、前記ＬＤＭＯＳトランジスタを前記ＣＭＯＳ回路から分離している、請求項１４に記載の半導体製品。
【請求項１６】
前記半導体ウェハが、
それぞれの一部分が少なくとも１つのドーピング領域を備えている、縦型パワー半導体装置、横方向拡散ＭＯＳトランジスタ、縦型二重拡散ＭＯＳトランジスタ、縦型トレンチＭＯＳトランジスタ、横型絶縁ゲートバイポーラトランジスタ、縦型絶縁ゲートバイポーラトランジスタ、縦型バイポーラトランジスタ、接合ゲート型電界効果トランジスタ、スーパージャンクションＬＤＭＯＳトランジスタ、およびサイリスタ、のうちの１つまたは複数を備えている少なくとも１つのパワー半導体装置、
を含み、
前記少なくとも１つのパワー半導体装置によって生成される電気信号が、前記半導体ウェハの前記第２の表面において取り出し可能であり前記第２の表面から出力または分配される、
請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項１７】
前記半導体ウェハの前記第１の表面（１００ａ）に配置されているソースドーピング領域、ドレインドーピング領域、ドリフト領域（１０４）、ボディ領域、およびゲート電極（１０７）であって、前記少なくとも１つのドーピング領域が、前記ソースドーピング領域および前記ドレインドーピング領域のうちの一方である、前記ソースドーピング領域、前記ドレインドーピング領域、前記ドリフト領域（１０４）、前記ボディ領域、および前記ゲート電極（１０７）と、
前記半導体ウェハの前記第２の表面（１００ｂ）における、前記ボディ領域に接触するドーピング領域（１３１）と、
前記半導体ウェハの前記第２の表面における、前記ドーピング領域に接触する金属コンタクト（１３５）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項１８】
前記半導体ウェハの前記第２の表面の上の誘電体層（６４４）と、
前記誘電体層（６４４）の上に配置されているフィールドプレート（６５０）であって、前記ソースドーピング領域または外部電位に電気的に結合されている、前記フィールドプレート（６５０）と、
をさらに備えている、請求項１７に記載の半導体製品。
【請求項１９】
前記半導体ウェハ内に配置されているシンカードーピング領域配列であって、異なる深さを有する複数のドーピング領域（６５６ａ，６５６ｂ，６５６ｃ；６６０ａ，６６０ｂ，６６０ｃ）を備えている、前記シンカードーピング領域配列と、
前記シンカードーピング領域配列の前記複数のドーピング領域のうちの少なくとも１つ（６６０ｃ，６５６ｃ）に接触するための、前記半導体ウェハの前記第２の表面（６００ｂ）におけるメタライゼーション（６６２，６５８）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項２０】
ソースドーピング領域（７０５）と、ドレインドーピング領域（７３１）と、ボディ領域（７０４）と、ドリフト領域（７０２）と、ゲート電極（７０６）と、を有する縦型二重拡散ＭＯＳトランジスタおよび／または縦型トレンチＭＯＳトランジスタであって、
前記ソースドーピング領域と、前記ボディ領域と、前記ゲート電極とが、前記半導体ウェハの前記第１の表面に配置されており、
前記ドリフト領域（７０２）と同じドーパント極性を有する前記ドレインドーピング領域（７３１）が、前記半導体ウェハの前記第２の表面（１００ｂ）に配置されている、
前記縦型二重拡散ＭＯＳトランジスタおよび／または縦型トレンチＭＯＳトランジスタと、
前記半導体ウェハの前記第２の表面に配置されている、ドレインコンタクトを確立する金属層（７３５）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項２１】
エミッタドーピング領域（８０５）と、コレクタドーピング領域（８３１）と、ベースドーピング領域（８０４）と、ドリフト領域（８０２）と、ゲート電極（８０６）と、を有する縦型絶縁ゲートバイポーラトランジスタであって、
前記エミッタドーピング領域と、前記ベースドーピング領域と、前記ゲート電極が、前記半導体ウェハの前記第１の表面に配置されており、
前記ドリフト領域（８０２）とは逆のドーパント極性を有する前記コレクタドーピング領域（８３１）が、前記半導体ウェハの前記薄化された第２の表面に配置されている、
前記縦型絶縁ゲートバイポーラトランジスタと、
前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に配置されている、コレクタコンタクトを確立する金属層（８３５）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項２２】
エミッタドーピング領域（９０３）と、コレクタドーピング領域（９０２）と、ベースドーピング領域（９０４）と、を有する縦型ＮＰＮバイポーラトランジスタまたは縦型ＰＮＰバイポーラトランジスタであって、
前記エミッタドーピング領域および前記ベースドーピング領域が、前記半導体ウェハの前記第１の表面に配置されており、
前記コレクタドーピング領域（９０２）が、前記半導体ウェハの前記薄化された第２の表面（１００ｂ）に配置されている、
前記縦型ＮＰＮバイポーラトランジスタまたは前記縦型ＰＮＰバイポーラトランジスタと、
前記半導体ウェハの前記薄化された第２の表面に配置されている、コレクタコンタクトを確立する金属層（９３５）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【請求項２３】
ドリフト領域を確立する互いに隣接して交互に配置されている複数のｎ型ドープ領域（６０８）およびｐ型ドープ領域（６０９）を有するスーパージャンクション横方向拡散ＭＯＳトランジスタであって、
前記複数のｎ型ドープ領域およびｐ型ドープ領域が、前記半導体ウェハの前記第１の表面に配置されており、前記半導体ウェハの前記第２の表面（１００ｂ）に達している、
前記スーパージャンクション横方向拡散ＭＯＳトランジスタと、
前記半導体ウェハの前記第２の表面に配置されている分離領域（６５５）と、
をさらに備えている、請求項１１から請求項１５のいずれかに記載の半導体製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を製造する方法であって、半導体ウェハを第１の表面から処理し、さらに、半導体ウェハが接合されるキャリアウェハを使用して半導体ウェハをその第２の表面から処理する、方法、に関する。さらに、本発明は、本方法に従って製造することのできる半導体製品に関する。
【背景技術】
【０００２】
高電圧用途やパワー用途向けに設計されるバイポーラトランジスタやＭＯＳトランジスタを含む半導体装置は、半導体ウェハを使用して製造される。従来の製造工程によると、ドーピング領域および分離領域すべてが半導体ウェハの一方の面から処理される。高電圧ＭＯＳトランジスタの代表例は、図１に示した横方向拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）であり、その構造について以下に簡潔に説明する。
【０００３】
半導体ウェハ９に配置された半導体基板９０が設けられており、半導体基板９０は、ＬＤＭＯＳトランジスタ８１のチャネルを形成しているウェルドーピング領域８６と、ドリフト領域を形成しているドーピング領域８５とを含む。半導体基板９０上のゲート酸化膜の上にゲート電極８８が配置されている。ドーピング領域７８はＬＤＭＯＳトランジスタのソースを形成し、ドーピング領域７９はＬＤＭＯＳトランジスタのドレインを形成している。半導体基板９０の表面９０ａにプリメタル誘電体層（premetal dielectric layer）および金属間誘電体層（intermetal dielectric layer）を確立するために１層または複数層の誘電体層９１が設けられている。誘電体層９１には、１層または複数層の金属配線８９が埋め込まれている。これらの配線は、ドーピング領域およびゲート電極に接触しており、ソースドーピング領域およびドレインドーピング領域に、またはソースドーピング領域およびドレインドーピング領域から、信号もしくは電流またはその両方を伝え、制御信号をゲート電極に伝える。例えば、ドレイン電極は配線層部分８８５に接続されている。ゲート電極は配線層部分８８８に接続されている。両方の配線層からの信号は、ウェハ９の表面９０ａの近傍において取り出すことができる。パッド９６は、誘電体９１の上面における金属接続部を提供しており、したがって、信号、高電圧出力、またはドレイン電流をデバイスの外側から取り出すことができ、したがってデバイスを外部回路に接続することができる。パッシベーション９２は、デバイスの上面を、パッド領域を除いて覆っている。
【０００４】
深溝分離部（ディープトレンチアイソレーション）９９など、ＬＤＭＯＳトランジスタを囲んでいる分離領域は、トランジスタを、ウェハに集積化されている他のデバイスおよび構造要素から分離している。ウェハには、ｐチャネルトランジスタおよびｎチャネルトランジスタを備えている他のパワーデバイスやＣＭＯＳ回路８０を含めることができる。ＣＭＯＳ回路は、ウェルドーピング領域８３と、ソース／ドレインドーピング領域８４と、ゲート酸化膜８７を含むゲート電極と、を含むことができる。ＣＭＯＳトランジスタは、浅溝８２によって分離することができる。ＣＭＯＳ回路は配線層８９に接続されており、ＬＤＭＯＳデバイスの動作を制御するために使用することのできる信号を受信および出力する。
【０００５】
このような高電圧ＬＤＭＯＳトランジスタは、ソース電極における約０Ｖ（ボルト）、ドレイン電極における約４０Ｖ〜１００Ｖで動作させることができ、したがって、高耐圧に設計されているトランジスタにおいて、動作時に基板内深くまで達する大きな空乏領域が発生することがある。このような空乏領域は、トランジスタの性能を低下させうる寄生容量および漏れ電流の問題の原因となることがある。
【０００６】
従来の製造工程では、埋め込まれた絶縁領域９８（埋め込まれた酸化膜など）を含むシリコンオンインシュレータ（ＳＯＩ）基板を採用し、このような絶縁領域９８は、ウェハの活性領域を、埋め込まれた酸化膜の下のウェハの別の部分から分離する。トランジスタの活性領域の基板の厚さは、ＳＯＩ基板の上に制限される。しかしながら、シリコンオンインシュレータ基板の使用は、製造工程が複雑であり、コストの点で高価である。さらには、埋め込まれた酸化膜層の熱伝導率が低いため、動作時に高電圧トランジスタから熱を取り除くことが難しい。縦型高電圧トランジスタを従来の方法に従ってＳＯＩ基板を使用して製造することは難しく、なぜなら下方の電極へのアクセスが複雑なためであり、また、縦型高電圧トランジスタを横型トランジスタと集積化することは難しい。
【０００７】
したがって、高電圧デバイスもしくはパワーデバイスまたはその両方を製造する工程であって、さほど複雑ではなく、パラメータが予測可能であるデバイスが製造され、かつ低コストである工程、を提供することが望まれている。
【発明の概要】
【課題を解決するための手段】
【０００８】
本開示の一態様によると、半導体装置を製造する方法は、請求項１の特徴を備えている。
【０００９】
本開示の別の態様によると、半導体製品は、請求項１２の特徴を備えている。
【００１０】
開示する方法によると、半導体ウェハの表側面における構造要素をすでに含み、かつ配線層および誘電体層がウェハ上にすでに配置されている半導体ウェハを、キャリアウェアにマウントし、次いで、後面または裏面における後ろ側または裏側から薄化できるように上下反転させる。これにより、たとえトランジスタを高電圧で動作させるときにも過度に大きい寄生容量が回避される比較的薄い基板を形成することができる。さらには、薄い基板では、トランジスタの特性をさらに改善するため、ドーピング領域を形成するなどの処理を裏面から行うことができる。さらに、ウェハの裏面に別の配線層を形成することができ、これにより、基板に接触することができ、また、ウェハの裏面からアクセス可能な要素にウェハの表側面からアクセスするための電気経路をスルーシリコンビア（ＴＳＶ）によって提供することができる。裏面の金属コンタクトおよびスルーシリコンビア（ＴＳＶ）によって、回路の配線のさらなる柔軟性が達成される。
【００１１】
上記の全般的な説明および以下の詳細の説明は、いずれも実施形態を提示しており、本開示の特質および特徴を理解するための概要または枠組みを提供することを目的としている。添付の図面は、開示する実施形態を深く理解できるようにする目的で含められている。図面は、さまざまな実施形態を図解しており、説明と合わせて、開示する発想の原理および動作を説明する役割を果たす。異なる図における類似する要素、同一の要素、または対応する要素は、同じ参照数字によって表してある。
【図面の簡単な説明】
【００１２】
【図１】従来のＬＤＭＯＳトランジスタを示している。
【図２Ａ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｂ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｃ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｄ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｅ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｆ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｇ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｈ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｉ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図２Ｊ】一実施形態による、ＬＤＭＯＳトランジスタを製造するための工程ステップを示している。
【図３】ウェハに１つまたは複数のトランジスタを製造する方法の処理フローを描いた図を示している。
【図４Ａ】１つまたは複数のトランジスタを製造する方法のさらに詳細な処理フローを描いた図を示している。
【図４Ｂ】１つまたは複数のトランジスタを製造する方法のさらに詳細な処理フローを描いた図を示している。
【図５】シンカードーピング（sinker doping）および裏面の接続部を使用する実施形態によるＬＤＭＯＳトランジスタを示している。
【図６】フィールドプレートを使用する実施形態によるＬＤＭＯＳトランジスタを示している。
【図７】一実施形態によるスーパージャンクション横方向拡散ＭＯＳトランジスタを示している。
【図８】一実施形態による縦型二重拡散ＭＯＳトランジスタを示している。
【図９】一実施形態による縦型絶縁ゲートバイポーラトランジスタを示している。
【図１０】一実施形態による縦型バイポーラトランジスタを示している。
【発明を実施するための形態】
【００１３】
図２Ａ〜図２Ｊに示した実施形態によると、ＬＤＭＯＳトランジスタのあらかじめ作製された部分を含む第１のウェハすなわち半導体ウェハを、ＬＤＭＯＳトランジスタ部分を含む半導体ウェハの表側面が第２のウェハすなわちキャリアウェハに面するように、キャリアウェハに接合する。次いで、半導体ウェハとキャリアウェハのウェハ複合体を、半導体ウェハの裏面から処理する。具体的には、第１のウェハが相当に薄くなるように、その後面または裏面において第１のウェハから半導体材料を除去する。次いで、トランジスタデバイスを完成させるためのいくつかの工程ステップを裏面から実行し、これらの工程ステップには、ドーピングするステップ、注入するステップ、溝をエッチングするステップ、分離層を堆積させ溝を満たしてトランジスタを分離するステップ、スルービアをエッチングするステップ、ウェハの裏面の活性領域との接触および表側面における配線層との接触を確立するための金属層などの導電性層を堆積させるステップ、が含まれる。
【００１４】
詳細には、図２Ａは、例えばｐ型シリコンの半導体基板１００を含む第１のウェハ１０を示しており、半導体基板１００は、ＬＤＭＯＳトランジスタ２０１のあらかじめ作製された部分を含む。ｎ型シリコンウェハを使用することもできる。シリコン基板上に成長させるエピタキシャル層１００も可能である。エピタキシャル層は、ｎ型シリコン、ｐ型シリコン、またはアンドープシリコンのいずれかとすることができる。基板１００の中の図示したドーピング領域１０４，１０５および浅溝分離部（シャロートレンチアイソレーション）（ＳＴＩ）１０１は、図１に関連して説明したように、第１のウェハに表側面１００ａからアクセスする段階で作製したものである。さらに、第１のウェハ１０は、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを備えたＣＭＯＳ回路２００も含む。第１のウェハの表側面１００ａに誘電体層１１１が配置されており、誘電体層１１１の上側は、上面１１２ａを形成するパッシベーション層１１２によって覆われている。誘電体層１１１に配線１１０が埋め込まれている。領域２０１には、１つまたは複数の大電力デバイスもしくは高電圧デバイスまたはその両方（ＬＤＭＯＳトランジスタなど）が含まれているのに対して、領域２００には、１つまたは複数の低電圧トランジスタ（ＣＭＯＳ回路など）が含まれている。
【００１５】
第１のウェハ１０の平坦化された上面１１２ａを、１４０によって示した接合工程によってキャリアウェハに結合する。誘電体層１１１の上面には接合パッドを形成しない。誘電体層１１１の表面における第１のウェハ１０とキャリアウェハ１２０との間の結合は、ウェハ１０とウェハ１２０との間の永久的な接合を達成する目的で当業者が利用することのできる一般的に公知の工程ステップに従って行う。キャリアウェハ１２０は、半導体ウェハとすることもできるが、ドーピング領域を含めるデバイスウェハよりもずっと安価である。
【００１６】
接合工程の一例を以下に説明する。パッシベーション層１１２は、いくつかの層の複合体とすることができる。パッシベーション層１１２の最後の上層は、ＰＥＣＶＤによって堆積させることのできるシリコン窒化物もしくはシリコン酸窒化物またはその両方とすることができる。次いで、パッシベーション層１１２の上面に接合酸化膜を堆積させることができる。接合酸化膜（図２Ａには示していない）は、シリコン窒化物またはシリコン酸窒化物の上面に、ＰＥＣＶＤによってＴＥＯＳ二酸化ケイ素として堆積させることができる。次いで、化学機械研磨（ＣＭＰ）を実行して接合酸化膜の表面を平坦化し、その十分な平坦性を確保することができる。ＰＥＣＶＤによってＴＥＯＳを堆積させてから化学機械研磨（ＣＭＰ）を実行する連続ステップは、必要な平坦度が達成されるように行うことができる。次いで、接合酸化膜の表面を、不活性ガスを用いたプラズマによって活性化させる。次いで、適切な機械的な力または圧力を加えて、デバイスウェハ１０の上面にキャリアウェハ１２０を接合する。接合を強化するために低温ベークを実行する。ベーキング工程は、４５０℃未満、好ましくは４００℃未満とすることができる。この接合は、理論的には、デバイスウェハ１０の上面における接合酸化膜の二酸化ケイ素の上面と、キャリアウェハ１２０のシリコン表面との間のファンデルワールス力によるものと考えられる。これに代えて、例えば、ベンゾシクロブテン（ＢＣＢ）などの高分子接着剤または他の接着剤を用いる接着接合を使用して、デバイスウェハとキャリアウェハとの間の高い信頼性の接合を達成することもできる。
【００１７】
第１のウェハすなわちデバイスウェハ１０をキャリアウェハ１２０にマウントした後、図２Ｂに示したように、第１のウェハ１０をその裏面から処理する。元の裏面１００ｃから材料が除去されて第１のウェハ１０の厚さが元の厚さＡから所望の厚さＢまで相当に減少するように、元の裏面１００ｃを処理する。例えば、第１のウェハ１０の裏面１００ｃを、矢印１４１によって示したように研削する。ウェハ１０を薄化するステップは、湿式エッチングや乾式エッチングのような化学エッチングまたは化学機械研磨などの除去工程を含むことができる。薄化工程には、第１のウェハ１０から相当な量の基板材料を除去することのできる任意の工程を使用することができる。例えば、裏面の材料の大部分を機械研削によって除去した後に化学機械研磨工程を行い、さらにエッチバックして、薄化工程の後の所望のウェハ厚さＢにおける平坦化された表面１００ｂを得ることができる。裏面１００ｂは、深溝エッチング、ビアエッチング、ドーピング、ドーパント注入、金属および誘電体の堆積などのさらなる工程ステップが可能であるような状態を有する必要がある。
【００１８】
一方法においては、シリコン材料の大部分をバックグラインディング（backgrinding）によって除去する。残りの厚さを測定する。次の化学機械研磨（ＣＭＰ）工程において、バックグラインディング後の厚さの測定値と、デバイスウェハ１０の最終的なシリコン厚さの目標値とに従って、研磨量を調整する。この方法では、最終的なシリコン厚さの良好なウェハ−ウェハ制御（wafer-to-wafer control）を、シリコン厚さのウェハ内の許容可能な均一性とともに達成することができる。
【００１９】
別の方法においては、エピタキシャル層と、エピタキシャル層を上に成長させる基板とで、異なるドーパント濃度を使用することができる。シリコン材料の大部分をバックグラインディングによって除去する。次いで、湿式エッチバックを実行し、この場合、基板とエピタキシャル層とでドーパント濃度が異なることと、エッチング工程の選択性のため、エッチングがエピタキシャル層において選択的に停止する。次いで、化学機械研磨（ＣＭＰ）工程をさらに実行することができる。この方法では、良好なウェハ−ウェハ制御を、ウェハ内の良好な均一性とともに達成することができる。最終的なシリコン厚さは、エピタキシャルシリコンの厚さと同じかまたは実質的に同じである。
【００２０】
元の第１のウェハ１０の厚さＡは、７００μｍ（マイクロメートル）程度または少なくとも５００μｍ以上であるが、図２Ｂに示したように薄化工程１４１の後に確立される厚さＢは、２μｍ〜５０μｍの範囲内である。厚さＢは、ウェハ１０の裏面から薄化した後の、ウェハ１０のシリコン材料の上面１００ａと、後面または裏面１００ｂとの間である。この厚さは、好ましくは２μｍ〜２５μｍの範囲内である。最も好ましくは、この厚さは３μｍ〜２０μｍの範囲内である。高電圧ＭＯＳトランジスタの活性領域は、トランジスタの機能が保証され、かつ、ウェハの厚さが薄化されて減少することによって基板の寄生容量が制限されるような深さを有することができる。
【００２１】
キャリアウェハの取扱いと薄化工程の実行は、半導体ウェハ工程および電子回路の製造の技術分野において一般に公知であり理解されている処理である。これらの工程を実行するための製造装置は市販されており、したがって説明した工程は、妥当なコストを必要とするのみであり、適切に実施して、予測可能かつ高い信頼性の結果を達成することができる。したがって、裏面の薄化を使用する工程の製造コストは、図１に関連して説明したように複雑な埋め込まれた分離構造を形成するステップを含む、従来のＳＯＩ基板を使用する場合の製造コストよりも小さい。さらには、薄化されたデバイスウェハ１０には、後から説明するように、より高い熱放散性、より低い寄生容量、より大きい電流などの、従来のＳＯＩウェハでは達成できない、または容易には達成できないいくつかの利点がある。
【００２２】
図２Ｃ〜図２Ｊに関連して説明するように、このＬＤＭＯＳトランジスタは、それ自体標準的な工程を使用して製造されるが、これらの工程はウェハの後面または裏面から実行される。図２Ｃに示したように、ドーピングまたは注入１４３の領域を定義するため、薄化されたウェハの裏面１００ｂにレジストマスク１４２を形成する。図２Ｃには、ＬＤＭＯＳトランジスタ２０１のボディコンタクトに対応する、ウェハの裏面でのマスクを使用しての注入工程を示してある。注入１４３の後、レジストマスクを除去する。
【００２３】
図示したＬＤＭＯＳトランジスタまたはウェハ内の別の高電圧トランジスタに関連する複数の異なる目的に対して、ウェハの裏面において異なるマスクを使用しての注入を何回か行うことができる。トランジスタの特性を高めるため、別のドーピング領域（例えば埋め込まれたドーピング領域など）を基板に注入することができる。
【００２４】
ウェハの裏面に実行するマスキングステップにおいて、ウェハの表側面における構造要素（ドーピング領域１０５，１０４や配線層１１０の要素など）に対してフォトマスク１４２を正しく位置合わせするため、ウェハ上の位置合わせマークが必要であり、この位置合わせマークは、ウェハの裏面から見えるように表側面の工程によってあらかじめ形成しておく。当業者には、このような位置合わせマークを形成するためのいくつかの方法が明らかであろう。薄化された半導体ウェハ１０においては、表側面１００ａから形成することがほぼ不可能であるドーピング領域を、薄化されたウェハ１０の裏面１００ｂから都合よく形成することができる。
【００２５】
ドーパントを注入し（１４３）、レジストマスク１４２を除去した後、ドーピングを平滑化し、注入１４３によって発生した欠陥を修復するため、図２Ｄに示したようにドーピング領域１３１をアニーリングする。アニーリングは、製造するＬＤＭＯＳデバイスおよびウェハ内の別のデバイス（ＣＭＯＳ回路など）の利用可能なサーマルバジェットを維持するため、１４４によって示したように、薄化された裏面１００ｂのレーザ処理によって行うことができる。すべての注入を行った後、レーザ熱アニール（ＬＴＡ）１４４を実行して、裏面においてシリコン基板内に導入されたドーパントを活性化させることができる。レーザ熱アニールの間、ウェハは極めて短い熱パルスにさらされ、したがって熱は、パルス時間、エネルギ量、および波長によって決まる限られた深さまでのみ、シリコン内に侵入する。このようにすることで、表側面のメタライゼーション（例えばアルミニウム（Ａｌ）をベースとする）を破壊することなく、さらにはデバイスのサーマルバジェットに影響を及ぼすことなく、ウェハの裏面においてドーパントを活性化させることができる。レーザ熱アニール（ＬＴＡ）によって発生する熱衝撃の深さは、レーザ熱アニールの上記の特性のため制限され、したがってウェハの表側面におけるドーピング領域は悪影響を受けない。最新のレーザ熱アニール機器を使用して約２μｍの深さまでドーパントを活性化することができる。
【００２６】
一実施形態においては、レーザ熱アニールは、ウェハの裏面を横切って移動するフィールド（ｆｉｅｌｄ）を備えていることができ、フィールドが１つの位置にとどまっている間にいくつかのレーザパルスを印加することができる。例えば、フィールドは、例えば２０ｍｍ×２０ｍｍ（ミリメートル）の大きさの長方形または正方形を有することができ、パルスの持続時間は例えば２００ｎｓ〜３００ｎｓ（ナノ秒）とすることができる。
【００２７】
図２Ｅに示したように、基板１００に深溝を形成するための領域を定義するため、ウェハ１０の裏面１００ｂに別のマスク１４５を堆積させてパターニングする。マスク１４５は、深掘り反応性イオンエッチング（ＲＩＥ）工程に耐えるレジストマスクまたはハードマスクとすることができる。ハードマスクの場合、レジストマスクを使用してハードマスクを定義することができ、そのハードマスクを使用して深溝エッチングを行う。ハードマスクは二酸化ケイ素とすることができる。深溝１４６ａ，１４６ｂのエッチングは、例えば、基板１００内へのＲＩＥドライ反応性イオンエッチング工程によって行い、ウェハの表側面１００ａからそれぞれ形成されたすでに存在する浅溝分離部１０１ａ，１０１ｂにおいて停止する。
【００２８】
図２Ｅに示したように、深溝分離部のマスク１４５は、表側面に浅溝分離部１０１ａ，１０１ｂが存在する位置にのみ深溝分離部が形成されるようにすることができる。このようにすることで、浅溝分離部１０１ａ，１０１ｂを満たす二酸化ケイ素の底面において、深溝エッチングが選択的に停止する。深溝分離部をプリメタル誘電体１１１まで延ばすことも可能である。表側面における別の構造要素の浅溝分離部を基準として裏面においてマスクを位置決めするためには、位置合わせマークが必要である。
【００２９】
次に、図２Ｆに示したように、深溝１４６ａ，１４６ｂを誘電体材料１３２によって満たすため、ウェハの裏面に誘電体層を堆積させる。この絶縁材は、二酸化ケイ素をベースとする誘電体とすることができる。この絶縁材は、Ａｌベースのメタライゼーション１１０を破壊しないようにする目的で、４００℃以下の温度で処理可能であるべきである。溝１４６ａ，１４６ｂを酸化物材料１３２によって満たす目的には、オゾン／ＴＥＯＳを用いる準常圧ＣＶＤ堆積法を使用することができる。また、高密度プラズマ（ＨＤＰ）ＣＶＤによって二酸化ケイ素を堆積させる方法を使用することもできる。別の代替方法として、スピンオンガラス（ＳＯＧ）やベンゾシクロブテン（ＢＣＢ）などのスピンオン誘電体材料をウェハの裏面にスピンオンプロセスによって塗布することも可能である。溝１４６ａ，１４６ｂを誘電体材料によって満たすためのそれ以外のオプションも、当業者には公知であろう。深溝の横方向のサイズは、ＬＤＭＯＳトランジスタの定格電圧と、二酸化ケイ素ベースの誘電体材料の破壊電圧および漏れ電流によって決めることができる。結果として、深溝分離部１３２および浅溝分離部１０１ａ，１０１ｂによって、ＬＤＭＯＳトランジスタの活性領域１０４，１０５が、半導体ウェハ１０の中の他の要素から分離される。深溝１４６ａ，１４６ｂに形成される深溝分離部は、ＬＤＭＯＳトランジスタの周囲の障壁を形成し、ドーピング領域などＬＤＭＯＳトランジスタの構造要素を、別のドーピング領域を備えたＣＭＯＳ回路などウェハにおける別の構造要素から分離する。
【００３０】
深溝を満たすときにシリコン表面に堆積させる二酸化ケイ素の水平部分は、裏面に残すことができる。必要な場合、二酸化ケイ素の厚さを低減することができ、このステップは例えばＣＭＰ（化学機械研磨）によって達成することができる。
【００３１】
次に図２Ｇを参照し、ウェハの表側面の上、誘電体層１１１の中に配置されている金属配線１１０との接続を確立するため、ビアホールをエッチングする。ビアホールは、薄化されたウェハを貫通してウェハの表側面から裏面に達しており、したがってこのようなビアホールはスルーシリコンビア（ＴＳＶ）とも称される。スルーシリコンビアによって、ウェハ１０の表側面から裏面への電気接続が可能となり、したがってウェハの表側面から裏面に電気信号、電流、または電圧を伝えることができ、伝えられた電気信号、電流、または電圧を裏面においてさらに処理することができる。これらの信号、電流、または電圧を、ダイからその裏面において出力する、または別のスルーシリコンビアを通じて再び表側面に伝えることができる。
【００３２】
図２Ｇに示したように、スルーシリコンビアの領域を定義するためレジストマスク１４７をウェハの裏面に形成する。レジストマスクは、図２Ｇに示したようにビアをエッチングするためのマスクとして直接使用する、またはレジストマスクを使用してハードマスクを定義し、ビアをエッチングするためのマスクとしてそのハードマスクを使用する。スルーシリコンビアのエッチング工程は、少なくとも２つのステップを含むことができる。最初のステップはシリコンのエッチングであり、このエッチングは、エッチング工程がプリメタル誘電体１１１に達したときに基板１００の表側面１００ａにおいて選択的に停止させることができる。２番目のステップではプリメタル誘電体１１１をエッチングし、したがってこの第２のステップは、表側面のメタライゼーションに使用されている金属配線１１０ａの底面において選択的に停止する。金属配線１１０ａは、シリコン表面１００ａに最も近い最下層としてＴｉ／ＴｉＮ障壁を備えていることができる。このＴｉ／ＴｉＮ障壁層の上にＡｌ層を配置することができる。Ｔｉ／ＴｉＮ障壁層は、Ｔｉの層と、その上に配置されるＴｉＮの層とを備えていることができる。スルーシリコンビアのエッチング工程は、配線層１１０ａのＴｉ／ＴｉＮ障壁層において停止するように制御される。スルーシリコンビアの側壁が顕著な先細り形状ではなくほぼ垂直であるように高い縦横比（例えば約１５：１のオーダー）のビアが達成されるように、エッチングの化学物質は、ＳＦ６、Ｏ２、ＨＢｒを含むことができる。
【００３３】
スルーシリコンビアは、最も下の相互接続層すなわち第１の金属層（ウェハの表側面１００ａに最も近い金属層１１０ａ）との接触を確立することができる。また、スルーシリコンビアを、より高い金属層の底面まで延ばし、その相互接続層との接触を形成することも可能である。
【００３４】
図２Ｅおよび図２Ｇにおいて、深溝のための深溝エッチングステップと、スルーシリコンビアのための深溝エッチングステップは、異なるエッチングマスク、すなわち深溝分離部のためのエッチングマスクとスルーシリコンビアのための別のエッチングマスクを使用して実行される。また、深溝分離部の溝と、スルーシリコンビアのビアの両方を同時に定義する、組合せ型のエッチングステップを実行することも可能である。特に、薄化後のシリコンの厚さが依然として大きい場合、後者の方法が好ましいことがある。その場合、エッチングステップは、誘電体（浅溝の誘電体（１０１ａ，１０１ｂなど）とシリコン１００との間の境界と、プリメタル誘電体／金属間誘電体１１１の誘電体とシリコン１００との間の境界）において停止する。この場合、スルーシリコンビアについては、金属層１１０ａに達するまでエッチングが継続するように、プリメタル誘電体／金属間誘電体１１１に開口部を形成するための追加のマスクが必要である。再び図２Ｇを参照し、最も下の金属配線層まで達する２つのスルーシリコンビア１４８，１４９をエッチングする。スルーシリコンビア１４８はＣＭＯＳ回路２００の横に配置し、スルーシリコンビア１４９はＬＤＭＯＳトランジスタ２０１の横に配置する。
【００３５】
次に図２Ｈを参照し、スルーシリコンビアの側壁に誘電体絶縁ライナ１３３を堆積させた後、導電性充填材１３４を堆積させて金属スタッド（metal stud）を確立する。スルーシリコンビアの側壁の形状に沿って誘電体ライナを堆積させる目的には、オゾン／ＴＥＯＳを用いる準常圧ＣＶＤを使用することができる。当業者に公知である別の方法も可能である。誘電体ライナは、ビアとシリコンが電気的に接続されることを防止する。導電性材料によって満たす前に、スルーシリコンビアの底面において誘電体ライナ１３３を除去しなければならない。導電性充填材１３４は、アルミニウム、タングステン、または銅などの金属層とすることができる。金属の選択は、スルーシリコンビアの横方向のサイズおよび縦横比によって決めることができる。通常では、金属層を堆積させる前に障壁層（例えばＴｉ／ＴｉＮ）を堆積させる。金属で満たした後、堆積させた導電性材料の水平部分を、使用した材料に応じてエッチバックまたは化学機械研磨（ＣＭＰ）によって裏面から除去する。結果として、ウェハ１０の薄化された裏面１００ｂにおいて、スルーシリコンビアの金属領域１３４にアクセス可能である。本デバイスの動作時、ウェハの表側面で生成された信号、電流、または電圧をデバイスの裏面において取り出すことができ、このことは、薄化されたウェハ１０によって可能であり、上述したようにキャリアウェハに結合するときにデバイスウェハを薄化するステップを使用しない従来の製造工程では、達成するステップが複雑である、または達成することが不可能である。
【００３６】
具体的には、導電性充填材１３４は、ビア１４９の中の露出させた配線層１１０の表面１１０ａに接触している。したがって、ウェハ１０の表側面の誘電体層１１１に埋め込まれている配線層１１０と、ウェハ１０の裏面との間の電気的接触が、ビア１４９を通じて確立される。金属表面１１０ａの一部がＬＤＭＯＳトランジスタ２０１のドレインに接続されている場合、ドレインからの電流を、ウェハの裏面の導電性充填材１３４において取り出すことができ、本デバイスの外部からアクセスする、または裏面から、同じウェハ１０に作製されている別のパワーＭＯＳトランジスタやバイポーラトランジスタなどの別のデバイス（図には示していない）あるいはＣＭＯＳ回路２００に送ることができる。したがって、ＬＤＭＯＳトランジスタのドレイン接続部がウェハの後面または裏面に導かれ、したがって裏面からアクセス可能な要素にドレイン接続部を接続することができる。
【００３７】
次に図２Ｉを参照し、この図は裏面における処理の実施形態を示している。誘電体層（例えば二酸化ケイ素層１３９）を堆積させ、スルーシリコンビア内に配置されている金属充填材１３４が位置する領域（そこに金属コンタクトを形成する）に開口部を形成する。ウェハの裏面、二酸化ケイ素層１３９の上に金属を堆積させて構造化する。ＬＤＭＯＳトランジスタのボディコンタクトに対応するオーミック金属コンタクト１３５を裏面に形成する。二酸化ケイ素層の上に金属配線１３６も形成する。金属配線１３６は、ウェハの裏面に配置される要素を互いに接続する役割を果たすことができる。金属配線１３６は、分離層１３９の上に配置される別の金属領域を接続する役割を果たすことができる。本デバイスの外部に電流または電圧を供給することができるように、ボンディングパッド１３８を形成する。ボンディングパッドおよび裏面の配線を形成する、ウェハの裏面に配置される金属層の厚さは、比較的大きな電流を伝えることができるように十分に厚い。ウェハの表側面と比較して、ウェハの裏面の金属層を厚くすることができる、もしくは、ウェハの裏面のパッドまたは配線の断面を大きくすることができる、またはその両方の理由で、ウェハの表側面と比較してウェハの裏面ではより大きな電流を伝えることができる。さらには、裏面のコンタクトとボンディングパッドとの間の接続を形成することができ、また、特定の高電圧トランジスタのデバイス特性を最適化するために使用されるフィールドプレートを定義することができる（図示していない）。ＬＤＭＯＳデバイスの動作は、ＣＭＯＳ回路によって制御することができる。ＣＭＯＳ回路は、ＬＤＭＯＳデバイスに動作可能に接続することができ、ＬＤＭＯＳデバイスのスイッチ状態を制御し、実行されるパワー機能に応じてＬＤＭＯＳデバイスのオン／オフを切り替える。例えば、ＬＤＭＯＳトランジスタのスイッチ状態を制御する目的で、ＣＭＯＳ回路をＬＤＭＯＳトランジスタのゲート電極に接続することができる。この接続は、ウェハの表側面において配線層１１０を通じて確立することができる。また、ＬＤＭＯＳトランジスタのドレイン信号に応えてＬＤＭＯＳトランジスタのスイッチ状態を制御する目的で、ＣＭＯＳ回路をＬＤＭＯＳトランジスタのドレイン信号に接続することもできる。この場合、例えば、ウェハの裏面において取り出すことのできるドレイン信号を表側面のＣＭＯＳ回路に伝えるスルーシリコンビアを使用することによって、ドレインをＣＭＯＳ回路に接続する必要がある。
【００３８】
次に図２Ｊを参照し、ボンディングパッドのための開口部を有するパッシベーション１３７を、ウェハの裏面に堆積させる。裏面のボンディングパッドが利用可能であることで、完成したウェハを別のデバイスウェハにマウントして３次元集積化を実施することを考慮することができる。
【００３９】
図２Ｊに示した、ＬＤＭＯＳデバイスおよびＣＭＯＳデバイスを含むパワーチップのレイアウトは、ウェハの裏面から形成されている深溝分離部（１３２ａ，１３２ｂなど）を備えており、これらの深溝分離部は、単一の高電圧トランジスタを互いに効果的に分離し、さらに、標準のＣＭＯＳデバイスとしての低電圧トランジスタやパッシブデバイスを有するチップ領域から効果的に分離するために使用されている。一実施形態においては、深溝１３２ａ，１３２ｂと協働する浅溝１０１ａ，１０１ｂを含んで、深溝１３２ａ，１３２ｂが、高電圧トランジスタそれぞれのためのエッジターミネーション（edge termination）を形成するために高電圧トランジスタを完全に囲んでいる。図２Ｊには、深溝分離部および浅溝分離部の断面のみを示してあるが、当業者には、このような溝がＬＤＭＯＳトランジスタを囲む連続的な途切れのない環状分離部を形成していることが理解されるであろう。連続的な環状分離部は、ウェハの裏面から見て正方形または長方形の形状を有することができる。この環状分離部の外側に、ＣＭＯＳ回路などの論理・制御回路を実施することができる。ＣＭＯＳ回路は、例えば、ＬＤＭＯＳトランジスタのスイッチ状態を制御する、制御回路の一部とすることができる。このＣＭＯＳ回路は、ＣＭＯＳ回路を形成する比較的多数の電子回路素子（ＮＭＯＳロジックトランジスタおよびＰＭＯＳロジックトランジスタなど）を表しており、図２Ｊにはそのうちの一部のトランジスタのみを示してある。ＬＤＭＯＳなどの横型高電圧トランジスタの場合、周囲を囲む深溝分離部によって、漏れ電流および寄生容量の低減を支援することができる。深溝分離部を使用することで、低電圧トランジスタおよび高電圧トランジスタをより高密度でパッケージングすることができ、これにより、消費されるシリコン領域が減少する。ボンディングパッド（１３８など）がウェハの裏面に存在するため、ウェハの表側面の金属パッドをウェハの裏面のボンディングパッドに接続するためのスルーシリコンビアが必要である。スルーシリコンビアのサイズによっては、ウェハの表側面の金属パッドと裏面のボンディングパッドとの間の接触を、複数のビアを使用して確立することができる。
【００４０】
スルーシリコンビアを使用して、縦型高電圧トランジスタをパワーＩＣに集積化することができる。スルーシリコンビアを使用することで、縦型高電圧トランジスタの端子すべてをウェハの裏面に配置することができる。また、特定の横型高電圧トランジスタまたは縦型高電圧トランジスタにスルーシリコンビアを使用することもできる。例えば、スルーシリコンビアによって、ウェハの裏面のフィールドプレートを表側面の相互接続線に接続することができる。
【００４１】
スルーシリコンビアを金属スタッド１３４などの導電性材料によって満たす代わりとして、ボンディングパッド１３８を対応するボンディングワイヤ（図示していない）に置き換えることによって、配線層１１０からビア１４８の中を通りウェハの外側までの接続を形成することができる。この場合、配線層１１０との電気接触を形成するためにワイヤをビアの底面に接合することができるように、ビア１４８の幅が十分に大きい必要がある。ボンディングワイヤはスルーシリコンビアの底面（配線層１１０とすることができる）に接合され、スルーシリコンビアの中を通ってウェハの外部の端子まで延びる。
【００４２】
図３を参照し、この図は、ウェハに１つまたは複数のトランジスタを製造する方法の処理フローを描いた図を示している。半導体ウェハなど、ドープされた半導体基板を形成する（ステップ４０１）。この半導体ウェハをその表側面から処理し（ステップ４０２）、この処理には、１つまたは複数のドーピング領域（より高いドーパント濃度またはより低いドーパント濃度のドーピング領域を含むことができる）またはドーピングウェル（doping well）を形成するステップが含まれる。さらに、表側面における処理は、ゲート酸化膜およびゲート電極を形成するステップを含むことができる。ゲート電極およびゲート酸化膜は、基板内の溝の中、または基板の表面上に位置させることができる。さらに、表側面における処理は、基板の表側面に１層または複数層の誘電体層を堆積させるステップを含む。１層または複数層の誘電体層には１層または複数層の金属層が埋め込まれ、これらの金属層は、複数のデバイスのうちの１つの中でのドーピング領域とゲート電極の間の配線または相互接続と、１つのデバイスと別のデバイスとの間の配線または相互接続を提供する。
【００４３】
表側面から処理した後、ウェハをキャリアウェハに結合または接合する（ステップ４０３）。半導体ウェハの表側面、具体的には、配線が埋め込まれている誘電体層の表面を、適切な接合工程によってキャリアウェハの表面に接合する。
【００４４】
次いで、半導体ウェハを裏面から薄化し（ステップ４０４）、このステップには、半導体ウェハの裏面から基板材料を除去するステップが含まれる。
【００４５】
半導体ウェハの表側面が、接合されたキャリアウェハによって覆われている状態で、裏面からの処理によって、トランジスタを作製しトランジスタを相互接続して電気回路を形成するステップを完了させる（ステップ４０５）。裏面における処理には、表側面からすでにあらかじめ処理されたデバイスを完成させるためのいくつかのステップと、ウェハの表側面と裏面の間、およびウェハ内の１つまたは複数のデバイスの間を相互接続するステップとが含まれる。
【００４６】
図４Ａおよび図４Ｂは、裏面における処理（ステップ４０５）の処理フローのステップおよびオプションをさらに詳しく描いた図を示している。複数回の注入を、対応するフォトマスクを使用して実行した後、レーザ熱アニールを行う（ステップ５０１）。注入はいくつかの目的を有することができ、すなわち、裏面において高電圧トランジスタの端子に接触するためのコンタクトの注入、ウェハの表側面からの注入がもはや技術的に実行不可能であるときに深いドーピング領域を形成する注入、縦型ＩＧＢＴの場合のコレクタの注入などである。レーザ熱アニールは、ウェハの表側面に熱を照射することなく、導入されたドーパントの活性化を促進する。
【００４７】
裏面から深溝分離部を形成し（ステップ５０２）、この深溝分離部は、ウェハの裏面からウェハの表側面の方向にシリコンの中を縦方向に延び、したがって高電圧トランジスタをダイの標準のＣＭＯＳ領域から効果的に分離することができる。高電圧トランジスタを囲む環状の深溝分離部を形成することができる。深溝は、ウェハの表側面に形成された浅溝分離部の底面を終端とすることができ、これが好ましい方法である。また、深溝を、ウェハの表側面に配置されているプリメタル誘電体まで延ばすこともできる。深溝は、標準のエッチング技術を使用してエッチングすることができる。充填は、オゾン／ＴＥＯＳを用いる準常圧ＣＶＤ、高密度プラズマ（ＨＤＰ）ＣＶＤによる二酸化ケイ素の堆積、スピンオン誘電体（例：ベンゾシクロブテン）または類似する材料を使用して、達成することができる。
【００４８】
表側面の相互接続層に形成される金属板との接触が確立され、ウェハの表側面からの電気信号が、ボンディングパッドが形成されるウェハの裏面において取り出し可能となるように、スルーシリコンビアを形成する（ステップ５０３）。スルーシリコンビアのエッチングは２つのステップ、すなわち、シリコン基板を貫通させるシリコンエッチングと、プリメタル誘電体の中に延びて最終的に金属板の底面で停止する酸化物エッチングを含むことができる。シリコン部分のエッチングは、分離部のための深溝のエッチングと組み合わせることができる。誘電体ライナを堆積させて底面においてライナを除去した後、ビアを金属で満たす。ビアのサイズおよび縦横比に応じて、導電性材料としてアルミニウム、タングステン、または銅を使用することができる。
【００４９】
ウェハの裏面に二酸化ケイ素などの誘電体層を堆積させることによって、高電圧トランジスタの分離性を改善し、漏れ電流を低減し、寄生容量を大幅に回避することができる（ステップ５０４）。ＬＤＭＯＳトランジスタにおいて、より高い破壊電圧を得ることができる。二酸化ケイ素の厚さはデバイスに依存する。さらに、裏面の酸化膜は、ウェハの裏面の相互接続線を、デバイスのシリコンから分離する。必要な場合、熱を放散させることができるように、二酸化ケイ素層に窓をエッチングすることができる。
【００５０】
ウェハの裏面において、横型高電圧トランジスタの選択された端子との接触を形成することにより、より大きい電流密度を扱うことが可能となる。裏面における大きくて厚い金属線によって、高電流のための低抵抗経路を提供することができる。このようにすることで、効率的なヒートシンクも実現する。縦型高電圧トランジスタを集積化できるように、裏面の下側電極または埋め込まれた電極との接触を可能にする裏面コンタクトを形成する（ステップ５０５）。
【００５１】
裏面における処理では、特定の高電圧トランジスタの電気特性を最適化する方策を実施することができる。ドリフト領域の下方に形成されるフィールドプレートは、ＬＤＭＯＳトランジスタのオン抵抗と破壊電圧との間のトレードオフを改善することができる（ステップ５０６）。
【００５２】
ウェハの裏面に多層メタライゼーションを実施することができる。アルミニウムまたは銅から構成される大きくて厚い金属線を使用することで、低い抵抗で大きな電流を伝えることができる。このメタライゼーション方式において使用する誘電体は、ＰＥＣＶＤによる二酸化ケイ素またはスピンオン誘電体（例：ベンゾシクロブテン）とすることができる。このメタライゼーションステップには、ボンディングパッドを形成するステップが含まれる（ステップ５０７）。
【００５３】
ボンディングパッドのための開口部を有する標準的な最終層のパッシベーションを、ウェハの裏面に堆積させることができる（ステップ５０８）。
【００５４】
裏面を研削して薄化するステップを用いる上述した工程を使用して、同じウェハ内にいくつかの個別の高電圧デバイスもしくはパワーデバイスまたはその両方を、実質的に同じ製造工程ステップを使用して含めることが可能である。デバイスに関連付けられるドーピング領域への裏面における接続部によって、ドーピング領域を互いに接続することができる。さらに、裏面のドーピング領域を、ウェハの表側面の要素（ウェハの表側面の誘電体内の配線層など）に接続することも可能であり、この場合、１つまたは複数の金属接触部を、薄化されたウェハを貫通するスルーシリコンビア内に形成する。
【００５５】
図２Ｊに示した工程状態に続いて、個々の集積回路が形成されるように、ウェハに作製したＬＤＭＯＳデバイスをダイシングまたはソーイングによって分離することができる。キャリアウェハも同時にダイシングし、デバイスウェハのダイに結合されたままにする。いくつかの高電圧デバイスおよび／またはパワーデバイスを同じチップに集積化して互いに接続することができるため、高電圧デバイスおよび／またはパワーデバイスをいくつか含むパワー・システムオンチップ（power on chip system）を達成することができる。
【００５６】
本工程では、上述した処理に従って、横型二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）、縦型二重拡散ＭＯＳトランジスタ（ＶＤＭＯＳ）、縦型トレンチＭＯＳトランジスタ、横型絶縁ゲートバイポーラトランジスタ、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、縦型バイポーラトランジスタ、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）、スーパージャンクションＬＤＭＯＳトランジスタ、およびサイリスタを製造することができ、上述した処理は、表側面からドーピング領域を形成するステップと、デバイスウェハをキャリアウェハに接合するステップと、ウェハの裏面を薄化するステップと、を含む。上記のトランジスタのうちの１つまたは複数、あるいは上記のトランジスタのうちの１つまたは複数の組合せを、半導体ウェハ内に配置してモノリシックに集積化する。トランジスタは動作時に信号を生成し、このような電気信号が半導体ウェハの第２の表面において取り出し可能となり出力される、または第２の表面から分配される。電気信号をデバイスから出力して外部回路に供給することができる。電気信号は、ウェハの薄化された裏面に存在するデバイスの電極において取り出すことができる、または、スルーシリコンビアを通じてウェハの表側面から裏面に伝えられる。
【００５７】
具体的には、ＬＤＭＯＳトランジスタなどのＭＯＳトランジスタを、ＮＰＮバイポーラトランジスタまたはＰＮＰバイポーラトランジスタと一緒に、すなわちこれらと並行して、多くの同じ工程ステップを並列に使用することで経済的に製造することができ、したがってパワー・システムオンチップをモノリシックに実施することができる。開示した工程では、良好な特性を有する高電圧デバイスが妥当なコストで達成される一方で、動作原理の異なるデバイスを製造することができ、これにより電子システムの設計における柔軟性が向上する。
【００５８】
図５〜図１０は、上述した工程によって製造することのできるトランジスタのいくつかの例を示している。このようなトランジスタのうち同じタイプの１つまたは複数のトランジスタ、あるいは異なるタイプのトランジスタの組合せを、１つのダイに組み合わせることができる。図５〜図１０に示したトランジスタのうちの任意の１つを、ウェハの裏面を薄化するステップを含む上述した製造工程に従って製造することができ、上述した構造要素および素子と組み合わせることができる。例えば、図５〜図１０のトランジスタを、深溝（１３２によって示した深溝など）によって囲むことができ、また、深溝１３２と協働する浅溝１０１ａ，１０１ｂによって囲むことができる。このような深溝および浅溝は、図５〜図１０のトランジスタを連続的に囲んで環状の分離部を形成することができる。さらには、図５〜図１０のトランジスタに関連して１４９などのビアホールを使用することで、ウェハの表側面に配置されている要素をウェハの裏面に配置されている要素に接続することができる。しかしながら、図５〜図１０に示したトランジスタのいずれも、深溝、浅溝、ビアホールなしで製造して使用することができる。
【００５９】
図５は、上述した方法に従って製造される実施形態によるＬＤＭＯＳトランジスタを示しており、この方法は、ウェハをキャリアウェハ（図５には示していない）に接合するステップと、ウェハを薄化して裏面を形成するステップを含む。このＬＤＭＯＳトランジスタは、ウェハの裏面にソースコンタクトおよびドレインコンタクトを有する。このＬＤＭＯＳトランジスタは、ソースドーピング領域６０３と、浅溝分離部６０１の下のｎドリフトドーピング領域６０８と、ドレインドーピング領域６０５とを備えている。ポリシリコンゲート電極６０６がゲート酸化膜６０７の上に配置されている。ゲート電極６０７の下にＰウェル６０４が配置されており、ＬＤＭＯＳトランジスタのチャネルを形成している。ＬＤＭＯＳトランジスタのドーピング領域は、ｐ型エピタキシャル基板６００の表側面６００ａから形成される。基板６００の裏面６００ｂは、上述した方法に従って薄化されている。基板の裏面６００ｂは、裏面酸化膜６４４によって覆われている。
【００６０】
ソースコンタクトおよびドレインコンタクトを基板の裏面に配置する目的で、基板の表側面６００ａから基板内にシンカードーピング（sinker doping）を注入し、シンカードーピングは、ドーピング領域と、裏面から形成される、金属で満たされた溝とに接触する。詳細には、ドレイン領域６０５の中およびその近傍に、ｎシンカードーピング領域の配列６５６ａ，６５６ｂ，６５６ｃを基板の表側面６００ａから形成する。第１のｎシンカードーピング領域６５６ａは、ドレイン領域６０５内の比較的小さい第１の深さに注入する。第２のｎシンカードーピング領域６５６ｂは、第１のドーピング領域６５６ａよりも低い深さに形成する。最も下の第３のドーピング領域６５６ｃは、ウェハの表側面からＬＤＭＯＳトランジスタのドレイン領域の中に、第１および第２のｎシンカードーピング領域の深さよりも大きい深さに形成する。異なる深さは、ｎシンカードーピング工程におけるイオンの異なる注入エネルギによって制御することができる。ソース領域６０３への裏面コンタクトを形成するステップにも、類似する工程を適用することができ、この場合、基板内の深さの異なる３つのｎシンカードーピング領域６６０ａ，６６０ｂ，６６０ｃのｎシンカードーピング領域配列を、ウェハの表側面６００ａから形成する。
【００６１】
次いで、上述したようにウェハをキャリアウェハに接合し（図５に図示していない）、したがってウェハの裏面を薄化することができ、以降の工程ステップを、ウェハの薄化された裏面から実行することができる。ｎシンカードーピングが存在する位置において、裏面の酸化膜６４４に溝を形成する。溝は、オプションとして基板６００の中まで延ばすことができる。図示したように傾いたｎ＋注入領域（tilted n+ implantation）６５７を、裏面から基板６００の中に形成する。ｎ＋注入領域６５７は、傾いていなくてもよい。さらに、ソースシンカードーピング領域との接触を確立するための別の溝を、裏面から裏面酸化膜６４４に、オプションとして基板６００の中まで延びるように、形成する。ｎシンカードーピング領域配列６６０ａ，６６０ｂ，６６０ｃとの接触を確立するためのｎ＋ドーピング領域６６１を形成する。次いで、裏面にメタライゼーションを堆積させ、このメタライゼーションは、裏面酸化膜６４４に形成された溝を満たす。裏面のメタライゼーションをパターニングして、ドレインコンタクト６５８およびソースコンタクト６６２を形成することができる。シンカードーピング領域配列６６０ａ，６６０ｂ，６６０ｃへの裏面コンタクトを、ボディコンタクトの機能を有するｐ＋ドーピング領域６６３と組み合わせることができる。この場合、金属コンタクト６６２は、ｎ＋裏面ドーピング６６１およびｐ＋ボディドーピング６６３の両方に接触する。
【００６２】
ｎシンカードーピング領域および裏面コンタクトは、通常ではソース用およびドレイン用に並行して同時に形成する。ソース用の１つの裏面コンタクトのみ、またはドレイン用の１つの裏面コンタクトのみを形成することも可能である。図５に従って裏面コンタクトを形成することによって、大型のＬＤＭＯＳデバイスの場合にシリコン面積あたりより高い電流を扱う能力が高まる。ドレイン裏面コンタクトの金属板６５８やソース裏面コンタクトの金属板６６２などの大きな金属板は、ＬＤＭＯＳパワーデバイスのソースもしくはドレインまたはその両方の十分な電流を伝えることができ、また、大きな電流によって発生する熱の放散を支援する。
【００６３】
次に図６を参照し、この図は、上述した方法に従って製造されるＬＤＭＯＳトランジスタを示しており、ウェハの裏面のフィールドプレート６５０が描かれている。基板を裏面から薄化するとき、ウェハの表側面をキャリアウェハ（図６には示していない）に結合する。具体的には、基板６００をその裏面から薄化した後、裏面酸化膜６４４によって覆う。この裏面酸化膜６４４を、ＬＤＭＯＳのドーピング領域６０４，６０８の下方に配置されるフィールドプレートとして機能する金属板６５０によって覆う。フィールドプレートは、上述したように作製されるスルーシリコンビア（６５１ａによって示した）によってソースに接続することができ、すなわち、フィールドプレート６５０をスルーシリコンビアを通じてウェハの表側面に接続することができ、ウェハの表側面ではソースドーピング領域６０２，６０３に配線層６１０を通じてアクセスすることができる。これに代えて、フィールドプレート６５０に対して、その外部接続部６５１において外部電圧または外部電位を印加することができる。フィールドプレートの電界によって、オフ状態におけるｎドリフト領域６０８の空乏化を支援することができ、これによりｎドリフト領域のドーパント濃度を高めることができる。これに加えて、電界によって、オン状態におけるｎドリフト領域の導電率を高めることができる。結果として、与えられた破壊電圧に対して、より低いオン抵抗Ｒｄｓｏｎを達成することができる。図６はｎ型ＬＤＭＯＳトランジスタを示しているが、対応する方法において逆のドーピング極性を使用して、ｐ型ＬＤＭＯＳトランジスタを形成することができる。
【００６４】
図７は、上述した方法に従って製造されるスーパージャンクションＬＤＭＯＳトランジスタを示している。一般的には、ＬＤＭＯＳトランジスタのドリフト領域にｎピラーとｐピラーを交互に配置することによって、オン抵抗Ｒｄｓｏｎと破壊電圧との間の良好なトレードオフを達成することができる。ドリフト領域は、ソースドーピング領域６０３とドレインドーピング領域６０５との間に配置する。ｎピラーおよびｐピラーの相互の横方向の空乏化（mutual lateral depletion）によって、与えられた破壊電圧に対してｎピラーにおいてより高いドーパント濃度を使用することができ、これにより最終的により低いＲｄｓｏｎが得られる。
【００６５】
従来のスーパージャンクションＬＤＭＯＳトランジスタでは、いわゆる基板によって促進される空乏化（ＳＡＤ：substrate-assisted depletion）が発生し、ｐ基板によってｎピラーの垂直方向の空乏化が加わることによって、高い破壊電圧を達成するのに重要である電荷バランスが崩れる。従来のスーパージャンクションＬＤＭＯＳトランジスタでは、垂直方向の電界がドレインの向きに増大する。
【００６６】
この実施形態によるスーパージャンクションＬＤＭＯＳトランジスタは、上述した方法に従って製造され、この方法は、ウェハをキャリアウェハ（図７には示していない）に接合するステップと、図７に示したように、薄化された裏面がｎピラーおよびｐピラーの底面に達して接触するように、ウェハを薄化して基板の裏面１００ｂを形成するするステップと、を含む。次いで、基板の薄化された裏面１００ｂに二酸化ケイ素６５５を堆積させる。この方策により、基板によって促進される空乏化（ＳＡＤ）が回避され、なぜなら、ＬＤＭＯＳトランジスタのＰウェル６０４と、ドリフト領域のｎピラー６０８およびｐピラー６０９の下に、シリコン基板が実質的に存在しないためである。図７は、スーパージャンクションｎ型ＬＤＭＯＳトランジスタを示しているが、対応する方法において逆のドーピング極性を使用して、スーパージャンクションｐ型ＬＤＭＯＳトランジスタを形成することができる。
【００６７】
図８は、上述した方法に従って製造される縦型ＤＭＯＳトランジスタを示しており、この方法は、ウェハをキャリアウェハ（図８には示していない）に接合するステップと、ウェハを薄化して裏面１００ｂを形成するステップとを含む。この縦型ＤＭＯＳトランジスタは、基板内に配置されているｎドリフト領域７０２を備えている。Ｐボディドーピング領域７０４は、ｎ＋ソースドーピング領域７０５を含む。Ｐボディドーピング領域７０４の間にＪＦＥＴドーピング領域７０３を形成することができる。一方のｎ＋ソースドーピング領域７０５からもう一方のｎ＋ソースドーピング領域７０５まで延在するゲート酸化膜７０７の上に、ポリシリコンゲート電極７０６を配置する。ｎ＋ソースドーピング領域７０５に接続されているｐボディドーピング領域７０４の中に、ｐ＋ボディコンタクト７０４ａを配置する。ウェハの表側面から浅溝分離部７０１を形成する。次いで、ウェハの表側面をキャリアウェハ（図示していない）に結合し、したがってウェハの裏面を表面１００ｂまで薄化することができる。薄化された裏面から、浅溝分離部７０１の底面まで達する深溝分離部７３２を形成する。溝分離部７０１，７３２は、縦型ＤＭＯＳトランジスタを囲んでおり、同じダイに集積化されている別の要素または回路から縦型ＤＭＯＳトランジスタを分離する。本発明によって、ｎ＋ドレインコンタクトの注入７３１をウェハの裏面から実行することが可能になる。ｎ＋ドレインコンタクト７３１を注入した後、レーザ熱アニール（ＬＴＡ）を行うことができる。ウェハの裏面、縦型ＤＭＯＳトランジスタの領域内のｎ＋ドレインコンタクト７３１の上に、オーミック金属コンタクト７３５を形成する。この裏面ドレインコンタクト７３５は、ウェハの裏面における別の要素に金属線によって電気的に接続する、または、ウェハの表側面における要素にスルーシリコンビア（その形成方法は上述した）によって電気的に接続することができる。
【００６８】
類似する方法において縦型トレンチＭＯＳトランジスタを形成することができ、この場合、ゲート酸化膜およびゲート電極を、ウェハの表側面から基板の中に延びる溝に形成する。
【００６９】
図９は、縦型絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示しており、このトランジスタは、図８の縦型ＤＭＯＳトランジスタに類似する構造を有し、さらに、薄化後の表面１００ｂに隣接して形成されているｐ＋コレクタ領域８３１を備えている。このｐ＋コレクタ８３１を形成する前に、薄化された裏面１００ｂからｎドリフト領域８０２の中にｎ＋バッファ層８３３を形成することができる。ｎ＋バッファ層８３３はオプションである。コレクタ注入領域８３１は、裏面金属接続部８３５に接続される。電極８４２は、エミッタドーピング領域８０５に接続されている縦型ＩＧＢＴのエミッタ電極であり、この場合、ｐドーピング領域８０４がベース電極である。
【００７０】
ウェハの裏面からｐ＋コレクタ領域８３１を注入した後、レーザ熱アニールを行う。多くの場合、ｐ＋コレクタ８３１とｎドリフト領域８０２との間に埋め込まれるｎ＋バッファ層８３３を使用する。ｎ＋バッファ層８３３の注入は、薄化されたウェハの裏面から実行する。ＩＧＢＴ領域内のウェハの裏面にオーミック金属コンタクト８３５を形成する。ＩＧＢＴのこのコレクタプレート８３５は、ウェハの表側面にスルーシリコンビアによって電気的に接続する、または、ウェハの裏面における別の要素に金属線によって電気的に接続することができる。ウェハの裏面から形成される深溝分離部８３２と、ウェハの表側面から形成される浅溝分離部８０１は、縦型ＩＧＢＴを囲み、縦型ＩＧＢＴの領域を、同じ半導体ダイに形成される別の構造要素から分離する。
【００７１】
図１０は、上述した方法に従って製造される縦型バイポーラトランジスタを示しており、この方法は、ウェハをキャリアウェハ（図１０には示していない）に接合するステップと、ウェハを薄化して裏面を形成するステップとを含む。縦型ＮＰＮバイポーラトランジスタを図示してあるが、対応する方法において逆のドーピング極性を使用して、縦型ＰＮＰバイポーラトランジスタを形成することができる。図１０に示した縦型バイポーラトランジスタは、ウェハの表側面から形成されるベースドーピング領域９０４を備えている。このベース９０４は、ｐ＋ベースコンタクト注入領域９０４ａと、ｎ＋エミッタコンタクト注入領域９０３ａを含むｎエミッタ注入領域９０３とを含み、いずれの注入領域もウェハの表側面から処理する。ベース領域９０４とウェハの裏面との間にｎコレクタ９０２を形成する。デバイスウェハをキャリアウェハ（図示していない）に接合し、ウェハの裏面を薄化後の裏面１００ｂまで薄化した後、薄化されたウェハの裏面に隣接してｎ＋コレクタ注入領域９３４を形成する。このｎ＋コレクタコンタクトの注入をウェハの裏面から実行した後、レーザ熱アニールを行う。薄化されたウェハの裏面、ＮＰＮバイポーラトランジスタの領域内に、オーミック金属コンタクト９３５を形成する。トランジスタのこのコレクタプレート９３５は、ウェハの表側面における構造要素にスルーシリコンビアによって電気的に接続する、または、ウェハの裏面に存在する要素に金属線によって電気的に接続することができる。
【００７２】
薄化されたウェハの裏面から形成される深溝分離部９３２と、ウェハの表側面から形成される浅溝分離部９０１は、縦型ＮＰＮバイポーラトランジスタを囲む。
【００７３】
類似する方法において、縦型サイリスタを製造することができる。縦型サイリスタはＮＰＮＰ構造を有し、カソードおよびゲートがウェハの表側面に位置する。縦型サイリスタのアノードは、薄化されたウェハの裏面に形成することができ、Ｐ＋注入の後にレーザ熱アニールを行い、その表面上にオーミック金属コンタクトを形成する。
【００７４】
裏面における処理を使用して、接合ゲート型電界効果トランジスタ（ＪＦＥＴ）を製造することもできる。このデバイスでは、チャネルを流れる電流を、チャネル領域とは逆の極性を有するドーピング領域に接触している２つのゲートの動作の組合せによって変調する。ＪＦＥＴの第２のゲートは、裏面における処理によって、薄化されたウェハの裏面に形成することができる。いずれのゲートもオーミック金属コンタクトである。ｎチャネルＪＦＥＴの場合、ゲートはそれぞれＰドーピング領域に接触している。ウェハの裏面のゲートのためのＰドーピング領域は、薄化された裏面において注入およびレーザ熱アニールを行うことによって形成することができる。このデバイスにおいて必要であるように、ウェハの裏面のゲートを、スルーシリコンビアを使用して表側面のゲートに電気的に短絡させることができる。ｐチャネルＪＦＥＴは、対応する方法において逆のドーピング極性を使用して形成することができる。
【００７５】
半導体製品を製造する方法は、半導体ウェハを表側面から処理するステップであって、表側面の近傍にウェハの基板内に配置される構造要素を形成するステップと、ウェハの表側面の上に配置される誘電体層に埋め込まれる少なくとも１つの配線を形成するステップと、を含む。半導体ウェハをその表側面においてキャリアウェハにマウントし、したがってウェハの裏面から材料を除去して半導体ウェハを薄化することができる。半導体ウェハの裏面における処理は、ウェハの裏面から注入領域を形成するステップと、構造要素をウェハ内の別の構造要素から分離するための深溝を形成するステップと、ウェハの表側面における要素との接触を確立するためのスルーシリコンビアを形成するステップと、ボディコンタクトを形成するステップと、を含む。同じウェハ内にいくつかのデバイスを製造することができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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