(57)【特許請求の範囲】
【請求項１】
第１電源端子（ＶＤＤ）と第２電源端子（ＶＳＳ）とを接続する、プルアップ抵抗（ＰＲ）とトリガデバイス（ＴＤ）の直列接続部と、
入力側が前記直列接続部に結合されたオペアンプを含み、前記第１電源端子（ＶＤＤ）と前記第２電源端子（ＶＳＳ）との間に接続され、前記直列接続部において検出した放電電圧（Ｖｅｓｄ）に従って補償電圧（Ｖｃｏｍｐ）を出力（ＯＵＴ）に生成するように前記直列接続部にさらに接続された結合デバイス（ＣＤ）と、
前記第１電源端子（ＶＤＤ）と前記第２電源端子（ＶＳＳ）との間に接続され、前記結合デバイス（ＣＤ）の出力（ＯＵＴ）に接続され、前記補償電圧（Ｖｃｏｍｐ）に応じて動作する、静電放電事象からの電流を放電するための放電デバイス（ＤＤ）と、を備え、
前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）のクランプ電圧（Ｖｃｌａｍｐ）を低下させて、静電放電事象からの電流を放電することを可能とする静電放電保護回路。
【請求項２】
請求項１に記載の静電放電保護回路において、前記オペアンプは、前記補償電圧（Ｖｃｏｍｐ）の値を定義するための放電電圧（Ｖｅｓｄ）を示す電圧を出力するように構成されている、静電放電保護回路。
【請求項３】
請求項１に記載の静電放電保護回路において、前記オペアンプは、第１入力（ＩＮ１）が前記プルアップ抵抗（ＰＲ）と前記トリガデバイス（ＴＤ）との間の回路ノードＮ１に結合され、第２入力（ＩＮ２）が前記第１電源端子（ＶＤＤ）又は前記第２電源端子（ＶＳＳ）に結合されている、静電放電保護回路。
【請求項４】
請求項１に記載の静電放電保護回路において、前記オペアンプは、コンパレータとして接続され、前記補償電圧（Ｖｃｏｍｐ）を生成するように構成された駆動回路にさらに接続されている、静電放電保護回路。
【請求項５】
請求項１に記載の静電放電保護回路において、前記結合デバイス（ＣＤ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）に比例し、前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガ電圧（Ｖｔｒｉｇｇ）に等しくなるように、前記補償電圧（Ｖｃｏｍｐ）を生成するように構成されている、静電放電保護回路。
【請求項６】
請求項１に記載の静電放電保護回路において、前記結合デバイス（ＣＤ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）と前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）との差が、前記結合デバイス（ＣＤ）の精度によってのみ制限される最小まで低減されるように、前記補償電圧（Ｖｃｏｍｐ）を生成するように構成されている、静電放電保護回路。
【請求項７】
第１電源端子（ＶＤＤ）と第２電源端子（ＶＳＳ）とを接続する、プルアップ抵抗（ＰＲ）とトリガデバイス（ＴＤ）の直列接続部と、
前記直列接続部に結合されたコンバータ回路を含み、前記第１電源端子（ＶＤＤ）と前記第２電源端子（ＶＳＳ）との間に接続され、前記直列接続部において検出した放電電圧（Ｖｅｓｄ）に従って、入力電圧としての検出電圧から補償電圧（Ｖｃｏｍｐ）を出力（ＯＵＴ）に生成するように前記直列接続部にさらに接続された結合デバイス（ＣＤ）と、
前記第１電源端子（ＶＤＤ）と前記第２電源端子（ＶＳＳ）との間に接続され、前記結合デバイス（ＣＤ）の出力（ＯＵＴ）に接続され、前記補償電圧（Ｖｃｏｍｐ）に応じて動作する、静電放電事象からの電流を放電するための放電デバイス（ＤＤ）と、を備え、
前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）のクランプ電圧（Ｖｃｌａｍｐ）を、低下させて、静電放電事象からの電流を放電することを可能とする静電放電保護回路。
【請求項８】
請求項７に記載の静電放電保護回路において、前記コンバータ回路は、前記検出電圧の値を反転することによって前記補償電圧（Ｖｃｏｍｐ）を生成するように構成された電圧変換器を含む、静電放電保護回路。
【請求項９】
請求項７に記載の静電放電保護回路において、前記結合デバイス（ＣＤ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）に比例し、前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガ電圧（Ｖｔｒｉｇｇ）に等しくなるように、前記補償電圧（Ｖｃｏｍｐ）を生成するように構成されている、静電放電保護回路。
【請求項１０】
請求項１に記載の静電放電保護回路において、前記トリガデバイス（ＴＤ）は、前記プルアップ抵抗（ＰＲ）及び前記第２電源端子（ＶＳＳ）に接続されたダイオード又はツェナーダイオードを含む、静電放電保護回路。
【請求項１１】
請求項７に記載の静電放電保護回路において、前記結合デバイス（ＣＤ）は、前記放電電圧（Ｖｅｓｄ）をミラーリングし、ミラーリングされた前記放電電圧（Ｖｅｓｄ）に基づいて前記補償電圧（Ｖｃｏｍｐ）を生成するカレントミラーを含む、静電放電保護回路。
【請求項１２】
請求項１又は７に記載の静電放電保護回路において、前記放電デバイス（ＤＤ）は、ＰＭＯＳトランジスタであるトランジスタを含む、静電放電保護回路。
【請求項１３】
請求項７に記載の静電放電保護回路において、前記放電デバイス（ＤＤ）は、ＰＭＯＳトランジスタであるトランジスタを含み、前記トランジスタは、ダイオード接続されたトランジスタであり、その制御側を介して前記結合デバイス（ＣＤ）の出力（ＯＵＴ）にさらに接続され、その入力側を介して前記第１電源端子（ＶＤＤ）及び前記第２電源端子（ＶＳＳ）に接続されている、静電放電保護回路。
【請求項１４】
保護される電源端子（ＶＤＤ、ＶＳＳ）の間に直列に接続されたトリガデバイス（ＴＤ）及びプルアップ抵抗（ＰＲ）の前記トリガデバイス（ＴＤ）又は前記プルアップ抵抗（ＰＲ）における検出電圧の低下によって検出した放電電圧（Ｖｅｓｄ）によって静電放電事象を検出し、
入力側が前記直列接続部に結合されたオペアンプを用いて、前記検出電圧に従って補償電圧（Ｖｃｏｍｐ）を生成し、
前記補償電圧（Ｖｃｏｍｐ）に応じて動作する放電デバイス（ＤＤ）を使用して、検出された前記静電放電事象からの電流を放電し、
前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）のクランプ電圧（Ｖｃｌａｍｐ）を低下させて、静電放電事象からの電流を放電することを可能とする静電放電保護方法。
【請求項１５】
請求項１４に記載の静電放電保護方法において、前記オペアンプは、前記プルアップ抵抗（ＰＲ）と前記トリガデバイス（ＴＤ）との間の回路ノードＮ１に結合され、前記電源端子（ＶＤＤ、ＶＳＳ）の１つに結合されている、静電放電保護方法。
【請求項１６】
請求項１４に記載の静電放電保護方法において、前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）に比例し、前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガ電圧（Ｖｔｒｉｇｇ）に等しくなるように生成される、静電放電保護方法。
【請求項１７】
請求項１４に記載の静電放電保護方法において、前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）より低い値になるように、かつ前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）と前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）との差が最小まで低減されるように生成される、静電放電保護方法。
【請求項１８】
請求項１４に記載の静電放電保護方法において、前記補償電圧（Ｖｃｏｍｐ）は、前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）から前記検出電圧を減算することによって生成される、静電放電保護方法。
【請求項１９】
請求項１４に記載の静電放電保護方法において、前記補償電圧（Ｖｃｏｍｐ）は、ＰＭＯＳトランジスタのゲートであるトランジスタの制御側をバイアスすることに使用される、静電放電保護方法。
【請求項２０】
保護される電源端子（ＶＤＤ、ＶＳＳ）の間に直列に接続されたトリガデバイス（ＴＤ）及びプルアップ抵抗（ＰＲ）の前記トリガデバイス（ＴＤ）又は前記プルアップ抵抗（ＰＲ）における検出電圧の低下によって検出した放電電圧（Ｖｅｓｄ）によって静電放電事象を検出し、
前記直列接続部に結合されたコンバータ回路を用いて、前記検出電圧に従って補償電圧（Ｖｃｏｍｐ）を生成し、
前記補償電圧（Ｖｃｏｍｐ）に応じて動作する放電デバイス（ＤＤ）を使用して、検出された前記静電放電事象からの電流を放電し、
前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）のクランプ電圧（Ｖｃｌａｍｐ）を低下させて、静電放電事象からの電流を放電することを可能とする静電放電保護方法。
【請求項２１】
請求項２０に記載の静電放電保護方法において、前記補償電圧（Ｖｃｏｍｐ）は、前記放電デバイス（ＤＤ）の前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガデバイス（ＴＤ）のトリガ電圧（Ｖｔｒｉｇｇ）に比例し、前記クランプ電圧（Ｖｃｌａｍｐ）の値が前記トリガ電圧（Ｖｔｒｉｇｇ）に等しくなるように生成される、静電放電保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電保護回路及び静電放電保護方法に関する。
【背景技術】
【０００２】
相補型ＭＯＳ（ＣＭＯＳ）技術は、急速にサブマイクロメートル体制に発展し、より小さな面積にますます多くの機能ユニットを有する集積回路の構築を可能にする。より薄いゲート酸化物等、半導体構造を薄型化する微細化技術の進歩に伴い、集積回路は、例えば酸化物の耐圧が低いために、静電放電（ＥＳＤ）による破壊が生じやすくなっている。ＥＳＤ保護素子は、ＣＭＯＳの進化に遅れを取らないようにしなければならず、半導体の接合耐圧に近いレベルの保護をもたらすトリガ電圧を備えることが要求される。この目的を達成するのは容易ではない。
【０００３】
トリガ電圧を接合耐圧より低い値に設定して漏れ電流を抑えるために、積層されたダイオードが提案されている。積層されたダイオードは、高い漏れ電流を有し、能動的保護は、雑音環境における誤トリガに悩まされる。しかし動作電圧が１．８Ｖより低いＥＳＤ保護回路は、静電放電保護をトリガするために接合ブレークダウンを使うことができない。アクティブクランプ又は積層されたダイオードがＥＳＤ電圧をクランプするために代用される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ダイオードトリガされるＥＳＤ保護は、トリガデバイス、放電デバイス、及び漏れ電流を抑えるプルオフ回路で構成される。しばしば放電デバイスの内部抵抗は、かなり高く、クランプ電圧の増加をもたらし、そのクランプ電圧の増加は、ＥＳＤ電流と内部抵抗の積に比例する。しかし放電デバイスのサイズの増大は、領域消費及びコスト増をもたらす。
【０００５】
本発明の目的は、前述した課題の解決であり、より少ない領域消費で、かつ低コストで製造可能な静電放電保護回路及び静電放電保護方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の目的は、独立請求項の主題によって解決される。さらなる実施態様は、従属請求項の手段である。
【０００７】
本発明の一態様によれば、静電放電保護回路は、プルアップ抵抗とトリガデバイスとの直列接続部を備える。この直列接続部は、第１電源端子と第２電源端子を接続する。結合デバイスは、第１電源端子と第２電源端子との間に接続される。さらに結合デバイスは、直列接続部に接続される。放電デバイスは、第１電源端子と第２電源端子との間に接続され、さらに結合デバイスの出力に接続される。
【０００８】
静電放電保護回路は、動作中、第１電源端子及び第２電源端子を介して集積回路又は能動回路に接続される。通常動作時、すなわち能動回路の電源電圧が許容範囲内である時は、トリガデバイスは、全く又はほとんど電流を通過させない。静電放電事象が発生したときには、放電電流のパルスは、静電放電保護回路へ誘導され、かなり高いレベルに達し得る。放電保護回路のデバイスの電子パラメータによって決定され、特にトリガデバイスによって決定される一定レベルに、この放電電流が達し、又はそれを越えると、トリガデバイスが開いて電流が通過し得る。これは放電電圧の蓄積及びプルアップ抵抗における電圧降下をもたらす。放電電圧は、プルアップ抵抗あるいはトリガデバイスによって検出される。このような方法で測定された検出電圧は、放電電圧の基準となる。
【０００９】
検出電圧に応じて、結合デバイスは、その出力に補償電圧を生成する。放電デバイスは、静電放電事象からの電流を放電するように設計される。つまり放電デバイスは、補償電圧に応じて動作する。静電放電保護回路は、トリガデバイスに対する放電電圧の過電圧を相殺する。このトリガデバイスに対する放電電圧の過電圧は、トリガデバイスのブレークダウン電圧、すなわちトリガデバイスが電気的に導通するようになる最低電圧によって定義される。
【００１０】
補償電圧は、ある意味、補償電圧に応じて動作する放電デバイスのプリバイアスのときに
用いられる。補償電圧を調整することによって、結果として生ずるクランプ電圧、すなわち放電デバイスで生ずる電圧降下は、トリガデバイスに等しいレベルで、静電放電保護条件に適合するように減少され得る。ＥＳＤクランプ電圧より低い電圧は、比較的小さな内部抵抗を有する設計デバイス（保護されるデバイス）の使用を可能にする。結果として総クランプ電圧が減少され得るので、放電保護回路は、小領域及び低コストで生産され得る。総クランプ電圧は、ＥＳＤ又は放電電流の正常な放電を静電放電保護回路にもたらす最小電圧を意味する。さらに静電放電保護回路は、関連する構造に対するより短いスナップバックの間隔を有する。標準的なＥＳＤ条件下の能動回路においてもよりストレスが少ない。
【００１１】
放電デバイスは、そのデバイスに補償電圧が印加されていないときに全く又はほとんど電流が流れないように、補償電圧に応じて動作するのが好ましい。そして補償電圧が一定レベルに達したときに、放電デバイスは、静電放電事象に起因して誘導される放電電流が十分に流れ、そのデバイスを介して放電されるように開く。
【００１２】
あるいは放電又はＥＳＤ電圧は、トリガデバイスの電圧を用いても測定され得る。
【００１３】
本発明の幾つかの実装において、結合デバイスは、その入力側が直列接続部に結合されたオペアンプを備える。
【００１４】
このオペアンプは、プルアップ抵抗あるいはトリガデバイスにおける検出電圧の電圧降下を測定するように設計される。例えばオペアンプは、第１電源端子と、プルアップ抵抗とトリガデバイスとの接続点との間の２つの入力に接続され得る。あるいはオペアンプ入力の１つは、第１電源端子に代えて第２電源端子に接続され得る。いずれの場合もオペアンプは、静電放電事象からの放電電圧による電圧、すなわち検出電圧を検出する。オペアンプは、補償電圧の値を規定するのに用いられる放電電圧を示す電圧を出力する。
【００１５】
本発明の他の態様によれば、オペアンプは、コンパレータとして接続され、さらに駆動回路に接続される。
【００１６】
コンパレータは、コンパレータの入力に接続され得る参照電圧と検出電圧を比較する。この比較に応じてコンパレータは、一定レベルの電圧を出力する。この電圧は、駆動回路へ入力され、所定条件を満たすレベルに調整され得る。これらの条件は、その結果として、トリガ電圧と比較して高すぎるクランプ電圧を補償することを補償電圧が可能にするように、トリガデバイスの既知のトリガ電圧に対して規定され得る。例えば補償電圧は、その結果としてクランプ電圧がトリガ電圧に等しくなるように、より低いレベルに設定され得る。
【００１７】
本発明の他の実装において結合デバイスは、前述した直列接続部に結合されるコンバータ回路を備える。コンバータ回路は、測定された放電電圧、すなわち検出電圧を補償電圧に直接変換する。このようにコンバータ回路は、入力電圧としての検出電圧から補償電圧を生成するように設計される。変換係数は、クランプ電圧をトリガ電圧と等しいか、それよりも低い電圧に、補償電圧が設定することを確実にするように調整され得る。その変換は、基本的に補償電圧がクランプ電圧から減算されるように、値を反転することを含み得る。
【００１８】
本発明の他の実装においてコンバータ回路は、検出電圧の値を反転することによって補償電圧を生成するように設けられた電圧変換器を備える。検出電圧を反転することによって、補償電圧は、より低いクランプ電圧又はトリガ電圧に等しいクランプ電圧をもたらすより低いレベルに設定される。
【００１９】
オペアンプを備える結合デバイスを伴う本発明の実装、及びコンバータ回路を備える結合デバイスを伴う本発明の実装は、全て前に述べたコンセプトに基づく。すなわちトリガデバイス又はプルアップ抵抗における電圧降下を検出することによって静電放電事象を検出し、補償電圧に応じて放電デバイスを介して放電電流を放電する。そのときに補償電圧は、オペアンプ又はコンバータ回路をそれぞれ利用しながら生成される。
【００２０】
本発明の他の態様によれば、結合デバイスは、放電デバイスのクランプ電圧の値がトリガ電圧の値に比例するように、補償電圧を生成するように設計される。特に補償電圧は、放電デバイスのクランプ電圧の値がトリガ電圧と等しくなるように生成される。
【００２１】
これらのケースにおいて補償電圧は、放電デバイスの内部抵抗に起因する電圧降下を補償し、総クランプ電圧は、例えばトリガデバイスの半導体素子のブレークダウン電圧等のトリガ電圧に制限される。これはブレークダウン電圧がより低く内部抵抗がより小さいデバイスの使用を可能にする。
【００２２】
本発明の他の態様によれば、トリガデバイスは、プルアップ抵抗に接続され、第２電源端子に接続されるダイオード、アバランシェダイオード又はツェナーダイオードである。ダイオード、アバランシェダイオード又はツェナーダイオードは、一定方向、すなわち順方向にのみ電流が流れることを可能にする。
【００２３】
本明細書で説明した方法でダイオード構造を実装することによって、静電放電保護回路に接続される集積又は能動回路の通常動作条件の間は、全く０又は少しの電流だけが流れる。静電放電事象が発生している場合のみ、ダイオードのブレークダウン電圧を越えるように、保護回路へ誘導される十分な放電電流が流れる。この場合、放電電圧がプルアップ抵抗を通じて低下し、補償電圧の生成を引き起こし、最終的には放電デバイスを介する誘導電流の放電を引き起こす。
【００２４】
ダイオード、アバランシェダイオード又はツェナーダイオードのプルアップ抵抗への接続は、そのアノード又はカソードのそれぞれに行われ得る。カソードを第１電源端子に接続することは、通常動作中にトリガデバイスが定電圧になり、誤トリガが回避され得るという付加的利点を有する。
【００２５】
本発明の他の態様によれば、結合デバイスは、カレントミラーを備える。カレントミラーは、放電電圧をミラーリングし、ミラーリングされるトリガ電圧に基づいて補償電圧を生成するように設計される。
【００２６】
本発明の他の態様によれば、放電デバイスは、トランジスタ、特にＰＭＯＳトランジスタを備える。この場合、補償電圧は、トランジスタの制御側又はゲートのプリバイアスに用いられる。
【００２７】
本発明の他の態様によれば、トランジスタは、ダイオード接続されたトランジスタであり、その制御側を介して結合デバイスの出力に接続され、その入力側を介して第１電源端子及び第２電源端子に接続される。ＰＭＯＳトランジスタである場合、制御側は、補償電圧によって低いレベルにプリバイアスされるトランジスタのゲートである。
【００２８】
本発明の他の態様によれば、静電放電保護方法は、検出電圧を測定することによって静電放電事象を検出することを含む。補償電圧は、トリガデバイスのトリガ電圧に応じて生成される。検出された静電放電事象から誘導される放電電流は、補償電圧に応じて動作する放電デバイスを用いて放電される。
【００２９】
検出電圧に応じて結合デバイスは、補償電圧を生成する。放電電圧を測定することは、プルアップ抵抗を用いることによって、又はトリガデバイスを介して行われ得る。放電デバイスは、静電放電事象からの電流を放電するように設計される。放電デバイスは、補償電圧に応じて動作する。静電放電保護回路は、ＥＳＤ保護のブレークダウン電圧、すなわちトリガデバイスが電気的に導通した状態になる最小電圧を定義するトリガデバイスに対する過電圧を補償する。
【００３０】
補償電圧は、ある意味で、補償電圧に応じて動作する放電デバイスのプリバイアスとして使用される。補償電圧を調整することによって、その結果としてクランプ電圧、すなわち放電デバイスを通じて生ずる電圧降下は、トリガデバイスの電圧に等しいレベルで、静電放電保護条件に適合するように低減され得る。結果として、総クランプ電圧が低減され、放電保護回路が小領域及び低コストで生産され得る。総クランプ電圧は、ＥＳＤ又は放電電流の正常な放電を静電放電保護回路にもたらす最小電圧を意味する。さらに静電放電保護回路は、関連する構造に対するより短いスナップバックの間隔を有する。標準的なＥＳＤ条件下の能動回路においてもよりストレスが少ない。
【００３１】
本発明の他の態様によれば、補償電圧は、放電デバイスのクランプ電圧よりも低い値になるように生成される。より低いクランプ電圧は、比較的小さな内部抵抗を有するデバイスの使用を可能にする。
【００３２】
本発明の他の態様によれば、補償電圧は、放電デバイスのクランプ電圧の値がトリガ電圧に比例するように生成される。特に補償電圧は、クランプ電圧の値がトリガ電圧の値と等しくなるように生成される。このようにＥＳＤクランプ電圧は、さらにトリガデバイスのトリガ電圧、すなわちブレークダウン電圧へ低下するまで低減され得る。
【００３３】
本発明の他の態様によれば、補償電圧は、トリガ電圧から検出電圧を減算することによって生成される。
【００３４】
本発明の他の態様によれば、補償電圧は、トランジスタ、特にＰＭＯＳトランジスタの制御側をバイアスすることに使用される。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る静電放電保護回路の例示的な実施形態を図示したものである。
【図２】図１の例示的な実施形態の電流曲線に亘る特性電圧を図示したものである。
【図３】本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。
【図４】本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。
【発明を実施するための形態】
【００３６】
次に本発明の例示的な実施形態が図示された図面に基づいて、上記提示した本発明の原理を詳細に説明する。
【００３７】
図１は、本発明に係る静電放電保護回路の例示的な実施形態を図示したものである。静電放電保護回路は、プルアップ抵抗ＰＲ、トリガデバイスＴＤ、結合デバイスＣＤ及び放電デバイスＰＭＯＳを備える。
【００３８】
プルアップ抵抗ＰＲは、トリガダイオード又はツェナートリガダイオードであるトリガデバイスＴＤに直列に接続されている。ダイオード又はツェナーダイオードは、そのカソードを介してプルアップ抵抗ＰＲに接続され、そのアノードを介して第２電源端子ＶＳＳに接続されている。プルアップ抵抗ＰＲとトリガデバイスＴＤとの直列接続部は、第１電源端子ＶＤＤと第２電源端子ＶＳＳとを接続する。第１電源端子ＶＤＤ及び第２電源端子ＶＳＳは、好ましくは、さらに集積回路に接続され得る電力線である。
【００３９】
結合デバイスＣＤは、同様に、第１電源端子ＶＤＤと第２電源端子ＶＳＳとの間に接続され、さらにプルアップ抵抗ＰＲとトリガデバイスＴＤとの間の回路ノードＮ１を介して直列接続部に接続されている。当該実施形態において結合デバイスＣＤは、コンパレータ及び駆動回路を備える。コンパレータは、回路ノードＮ１に接続される第１入力ＩＮ１、及び第１電源端子ＶＤＤに接続される第２入力ＩＮ２を有する。結合デバイスＣＤは、同様に、電力供給のために第１電源端子ＶＤＤと第２電源端子ＶＳＳとの間に接続されている。放電デバイスＰＭＯＳは、第１電源端子ＶＤＤと第２電源端子ＶＳＳとの間、及び結合デバイスＣＤの出力ＯＵＴに接続されている。放電デバイスＰＭＯＳは、トランジスタ、特にＰＭＯＳトランジスタであるのが好ましい。
【００４０】
動作中の回路は、第１電源端子ＶＤＤ及び第２電源端子ＶＳＳを介して集積回路に接続される。通常の動作条件下では、ダイオード、アバランシェダイオード又はツェナーダイオードが逆方向に接続されているため、トリガデバイスＴＤを介して全く又は少ない量の電流しか流れない。しかし静電放電事象が発生した場合には、静電放電保護回路内に静電電流が誘導され、トリガデバイスＴＤのブレークダウン電圧に達し、プルアップ抵抗ＰＲを通じて特性電圧の低下が検出され得る。この電圧降下、すなわち検出電圧は、コンパレータを介して、すなわち第１入力ＩＮ１及び第２入力ＩＮ２を介して検出される。
【００４１】
プルアップ抵抗ＰＲで検出された電圧降下に応じて、結合デバイスＣＤは、出力ＯＵＴに補償電圧Ｖｃｏｍｐを生成する。出力ＯＵＴは、放電デバイスＰＭＯＳの制御側に接続されている。好ましい態様の放電デバイスＰＭＯＳは、トランジスタ又はＰＭＯＳトランジスタとして実現され、制御側はトランジスタゲートに相当する。それ故、トランジスタ又はＰＭＯＳトランジスタは、ゲートのプリバイアスを調整する補償電圧Ｖｃｏｍｐに応じて動作する。補償電圧Ｖｃｏｍｐは、放電デバイスＰＭＯＳのクランプ電圧Ｖｃｌａｍｐを定義し、静電放電事象から誘導されるＥＳＤ電流の放電を可能にする。
【００４２】
静電放電保護回路は、トリガデバイスＴＤのブレークダウン電圧を越える過電圧が発生したときに、すなわちプルアップ抵抗ＰＲを通じた電圧降下によって検出されたときに、放電デバイスＰＭＯＳの制御側、すなわちトランジスタのゲートをプリバイアスすることによって、そのトリガデバイスＴＤのブレークダウン電圧を越える過電圧を低い電圧へ低下させて補償する。その結果として、クランプ電圧Ｖｃｌａｍｐは、図２に基づいて後述するように、トリガ電圧Ｖｔｒｉｇｇに等しい電圧に設定され得る。これはＥＳＤ／ＥＯＳ条件下において、トリガ素子に等しいレベルにクランプ電圧Ｖｃｌａｍｐを低減するという結果をもたらす。より低いクランプ電圧Ｖｃｌａｍｐは、より内部抵抗Ｒｏｎが小さい改良された放電及び設計デバイスの使用を可能にする。例えば、これは関連する構造に対するより短いスナップバックの間隔、及びＥＳＤ／ＥＯＳ／ＬＵ条件下における能動回路のより少ないストレスという結果をもたらす。
【００４３】
図２は、図１の例示的な実施形態の電流曲線に亘る特性電圧を図示したものである。図２は、放電電流Ｉｅｓｄの作用としてＥＳＤ電圧Ｖｅｓｄを表しており、すなわち誘導電流Ｉｅｓｄは、ＥＳＤデバイスにおいて放電電圧Ｖｅｓｄの低下を生じさせる。幾つかの特性グラフが図示されている。符号Ｖｏｐが付された線は、保護される能動回路の最大電源電圧に相当する。符号Ｖｃｌａｍｐ’が付された曲線は、補償電圧が印加されない統合的な解決策におけるクランプ電圧を表している。波線グラフのＶｃｏｍｐは、トランジスタゲートのバイアスを通じて、コンパレータ及び駆動回路によって出力ＯＵＴを介して供給される補償電圧を表している。Ｖｃｌａｍｐのグラフは、低駆動ゲート電圧である補償されたＥＳＤクランプ回路の反応を示したものであり、補償されたＥＳＤクランプ電圧を表している。利益は、矢印によって示された電圧差である。高い電流において、より低いクランプ電圧になっており、さもなければ能動デバイスが最大電源電圧Ｖｏｐより高い電圧にさらされることになるだろう。
【００４４】
上記のように当該実施形態は、プルアップ抵抗における検出電圧の測定にコンパレータを用いるとともに、放電デバイスＰＭＯＳのゲートのバイアスに駆動回路を用いて、ＥＳＤクランプ電圧Ｖｃｌａｍｐがより低くなるようにする。コンパレータ及び駆動回路は、クランプ電圧Ｖｃｌａｍｐがトリガ電圧Ｖｔｒｉｇｇに等しくなるように設定され得る。これは、補償電圧Ｖｃｏｍｐによりクランプ電圧Ｖｃｌａｍｐを調整することによって達成される。このようにクランプ電圧Ｖｃｌａｍｐは、最大電源電圧Ｖｏｐに対して、ラッチアップフリー動作を確実にするように設定され得る。
【００４５】
ＥＳＤデザインウインドウは、下限値としての最大電源電圧Ｖｏｐ、及び保護される能動デバイスの最小ブレークダウン電圧Ｖｂｄによって与えられる。放電デバイスの内部抵抗を低く維持するために多数の大きなＦＥＴを実装する必要はなく、又は高ブレークダウン電圧の能動デバイスを要求する必要はない。静電放電保護回路は、トリガ電圧Ｖｔｒｉｇｇとクランプ電圧Ｖｃｌａｍｐとの間の超過分をコンパレータ回路の精度によって制限される最小限だけ削減する。
【００４６】
図３は、本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。直列接続部は、符号Ｒ１が付されたプルアップ抵抗ＰＲと、当該実施例ではツェナーダイオードであるトリガデバイスＴＤとを備える。前述したようにダイオード又はアバランシェダイオードも同様に用いられ得る。直列接続部は、さらにＮＭＯＳタイプの第１トランジスタＭ１に接続され、第２電源端子ＶＳＳにダイオード接続されている。プルアップ抵抗ＰＲ、Ｒ１は、直列接続部を第１電源端子ＶＤＤに接続する。
【００４７】
第１トランジスタＭ１は、カレントミラーの一部を形成する。カレントミラーは、さらに第２トランジスタＭ２を備え、第２トランジスタＭ２も同様に、ダイオード接続されたＮＭＯＳトランジスタである。第１トランジスタＭ１及び第２トランジスタＭ２は、それぞれのゲート接続及びトリガデバイスＴＤへの接続を介してカレントミラーを形成する。第１トランジスタＭ１と第２トランジスタＭ２との間において、第３抵抗Ｒ３は、カレントミラーを第２電源端子ＶＳＳに接続する。この第３抵抗Ｒ３は、プルダウン抵抗である。
【００４８】
さらに第２トランジスタＭ２は、第１電源端子ＶＤＤと第２電源端子ＶＳＳとを接続する第２抵抗Ｒ２に直列に接続されている。第２抵抗Ｒ２と第２トランジスタＭ２との間に放電デバイスＤＤが接続されている。当該実施形態において放電デバイスＤＤは、ダイオード接続されたＰＭＯＳトランジスタである。放電デバイスＤＤのソース及びドレインは、第１電源端子ＶＤＤ及び第２電源端子ＶＳＳに接続されている。
【００４９】
さらにプルアップ抵抗ＰＲ、Ｒ１及び第２抵抗Ｒ２は、抵抗Ｒ１と抵抗Ｒ２の抵抗値が２・Ｒ１＝Ｒ２となるように設定されているのが好ましい。それによって抵抗Ｒ２を流れる電流は、プルアップ抵抗ＰＲ、Ｒ１に流れる電流の２倍になる。
【００５０】
このような作用の下、トリガデバイスＴＤの順方向に電流が流れることを許容する程に充分に強い静電放電事象が発生したときには、対応する放電電圧Ｖｅｓｄがプルアップ抵抗ＰＲ、Ｒ１を通じて増加する。抵抗Ｒ１は、漏れ電流を低減する。補償電圧Ｖｃｏｍｐは、値が調整され、ミラーリングされる第１トランジスタＭ１に流れる電流によって第２トランジスタＭ２及び抵抗Ｒ２へ伝えられ、抵抗Ｒ３で低下する。それによって補償電圧ＶｃｏｍｐがＰＭＯＳトランジスタのゲートに作用する。その結果、放電デバイスＤＤのクランプ電圧Ｖｃｌａｍｐは、トリガ電圧Ｖｔｒｉｇｇに近づくか又は等しい電圧へ低下する。したがって回路の全体的なクランプ電圧は、トリガデバイスＴＤのトリガ電圧Ｖｔｒｉｇｇ、すなわちダイオードのブレークダウン電圧によって決定される。
【００５１】
図４は、本発明に係る静電放電保護回路の他の例示的な実施形態を図示したものである。当該実施形態は、図３の実施形態に基づくものであり、さらなる改良を構成するものである。当該実施形態は、誤トリガの可能性を低減させるために抵抗Ｒ１が設けられていない。より具体的には、トリガデバイスＴＤ、すなわちダイオードのカソードが第１電源端子ＶＤＤへ直接接続されている。それによってダイオードのカソードは、抵抗Ｒ１に電圧降下が生じていない通常動作中、定電位になる。プルアップ抵抗ＰＲの役割は、第１トランジスタＭ１の抵抗によって代替される。
【符号の説明】
【００５２】
ＣＤ  結合デバイス
ＤＤ  放電デバイス
Ｉｅｓｄ  放電電流
ＩＮ１  第１入力
ＩＮ２  第２入力
Ｍ１  第１トランジスタ
Ｍ２  第２トランジスタ
Ｎ１  回路ノード
ＰＲ  プルアップ抵抗
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
ＯＵＴ  出力
ＴＤ  トリガデバイス
Ｖｃｌａｍｐ  クランプ電圧
Ｖｃｌａｍｐ’  非補償のクランプ電圧
Ｖｃｏｍｐ  補償電圧
ＶＤＤ  電源電圧
Ｖｅｓｄ  放電電圧
Ｖｏｐ  動作電圧
ＶＳＳ  電源電圧
Ｖｔｒｉｇｇ  トリガ電圧
【図１】
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【図２】
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【図３】
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【図４】
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