(57)【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板に設けられたデータラインおよび走査ラインと、
を備え、
前記データラインと前記走査ラインとで複数の画素領域を囲み、前記画素領域内に、薄膜トランジスタ、共通電極および共通電極ラインを備え、前記薄膜トランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、活性層とを含み、前記ゲート電極が前記活性層の上方に設けられ、前記ソース電極と前記ドレイン電極が前記活性層の対向する両側にそれぞれ設けられるアレイ基板であって、
前記データラインと前記共通電極ラインは同一層内で前記ベース基板上に設けられ、且つ前記活性層の下方に配置され、前記データラインと前記共通電極ラインは間隔をあけて形成され、前記共通電極上に接続領域が設けられ、前記接続領域は正投影方向において少なくとも一部が共通電極ラインと重なり、前記共通電極と共通電極ラインは接続領域および共通電極ライン間の第１ビアホールを介して電気的に接続されることを特徴とするアレイ基板。
【請求項２】
前記データラインと前記共通電極は同一の導電材料で製造されることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記活性層は低温ポリシリコン材料にて製造され、前記ソース電極と前記ドレイン電極はイオン注入方式により前記活性層の対向する両側に形成され、前記共通電極ラインが前記ドレイン電極の下方に形成されることを特徴とする請求項１に記載のアレイ基板。
【請求項４】
前記アレイ基板はさらにバッファ層を含み、
前記バッファ層が前記活性層の下方および前記ベース基板の上方に設けられ、前記データラインと前記共通電極ラインが前記バッファ層で覆われることを特徴とする請求項３に記載のアレイ基板。
【請求項５】
前記アレイ基板はゲート絶縁層をさらに含み、
前記ゲート絶縁層が前記活性層の上方および前記ゲート電極の下方に位置することを特徴とする請求項４に記載のアレイ基板。
【請求項６】
前記アレイ基板は前記ゲート電極の上方に設けられた中間誘電層をさらに含むことを特徴とする請求項５に記載のアレイ基板。
【請求項７】
前記バッファ層、前記ゲート絶縁層及び前記中間誘電層が前記データラインに対応する位置に第２ビアホールを有し、前記ゲート絶縁層と前記中間誘電層が前記ソース電極に対応する位置に第３ビアホールを有し、前記データラインと前記ソース電極は第２ビアホールおよび第３ビアホールを介して電気的に接続されることを特徴とする請求項６に記載のアレイ基板。
【請求項８】
前記アレイ基板は、前記中間誘電層の上方に設けられた画素電極および、前記画素電極と前記共通電極ラインとの間に設けられたパッシベーション層をさらに含み、前記画素電極および前記共通電極が正投影方向において少なくとも部分的に重なり、
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置し、前記ゲート絶縁層及び前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状若しくはスリット状であり、接続領域と共通電極ラインとの間の第１ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する、または、前記共通電極がパッシベーション層の下方に位置し、前記画素電極はパッシベーション層の上方に位置し、前記ゲート絶縁層及び前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記パッシベーション層が前記ドレイン電極に対応する位置に第５ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して第５ビアホールに電気的に接続され、前記共通電極は板状若しくはスリット状であり、前記画素電極はスリット状であり、前記接続領域と共通電極との間の第１ビアホールがバッファ層、ゲート絶縁層及び中間誘電層を貫通することを特徴とする請求項７に記載のアレイ基板。
【請求項９】
遮光性金属層をさらに含み、前記遮光性金属層が前記データライン及び共通電極ラインと同一層内で前記ベース基板上に設けられ、前記遮光性金属層が前記活性層の下方に設けられ、且つ正投影方向において少なくとも前記活性層と部分的に重なることを特徴とする請求項６に記載のアレイ基板。
【請求項１０】
前記遮光性金属層が前記ソース電極及び前記ドレイン電極の対応する領域間に設けられ、且つ正投影方向において前記ゲート電極と少なくとも部分的に重なることを特徴とする請求項９に記載のアレイ基板。
【請求項１１】
前記活性層には低ドープドレイン電極がさらに設けられ、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に設けられ、且つ前記ゲート電極に対応する領域の両側に分布することを特徴とする請求項１に記載のアレイ基板。
【請求項１２】
請求項１〜１１のいずれか一項に記載のアレイ基板を含むディスプレイ装置。
【請求項１３】
アレイ基板の製造方法であって、
データライン、走査ライン、共通電極及び共通電極ラインを形成するステップと、
薄膜トランジスタを形成するステップと、
を含み、
前記薄膜トランジスタを形成するステップには、ゲート電極、ソース電極、ドレイン電極及び活性層を形成するステップが含まれ、前記共通電極、共通電極ライン及び薄膜トランジスタがいずれも前記走査ラインと前記データラインとで囲まれた複数の画素領域内に形成され、
前記データラインは前記共通電極ラインと同一層内でベース基板上に形成され、且つ前記活性層の下方、前記共通電極上に接続領域が同一層内に形成され、前記接続領域が正投影方向において少なくとも共通電極ラインと部分的に重なり、前記共通電極及び共通電極ラインが接続領域と共通電極ラインとの間に形成された第１ビアホールを介して電気的に接続されることを特徴とするアレイ基板の製造方法。
【請求項１４】
請求項１３に記載のアレイ基板の製造方法であって、
前記ベース基板上に、パターニングプロセスを通じて前記データライン及び共通電極ラインを含むパターンが同時形成され、前記データライン及び前記共通電極ラインを、間隔をあけて設置するステップと、
バッファ層および活性層を含むパターンを形成し、前記バッファ層は前記共通電極ライン及び前記データラインを覆い、前記活性層が含まれるパターンを前記バッファ層上に形成するステップと、
ゲート絶縁層及び前記ゲート電極を含むパターンを形成するステップと、
イオン注入方式にて、前記活性層の対向する両側に形成される前記ソース電極及び前記ドレイン電極のパターンを形成するステップと、を具体的に含むことを特徴とするアレイ基板の製造方法。
【請求項１５】
請求項１４に記載のアレイ基板の製造方法であって、
共通電極、接続領域及び画素電極を形成する次のステップ、即ち、
中間誘電層、第１ビアホール、第２ビアホール、第３ビアホールおよび第４ビアホールを含むパターンを形成し、前記第１ビアホールが前記接続領域と前記共通電極ラインとの間に形成され、前記バッファ層、ゲート絶縁層及び中間誘電層を貫通し、前記第２ビアホールが前記データラインに対応する位置に形成されて前記バッファ層、ゲート絶縁層及び中間誘電層を貫通し、前記第３ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層及び中間誘電層を貫通し、前記第４ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層及び中間誘電層を貫通するステップと、
前記共通電極及び接続領域を含むパターンを形成し、前記第１ビアホール、第２ビアホール、第３ビアホールおよび第４ビアホールに前記共通電極を形成するための導電材料が同時に充填され、前記データラインと前記ソース電極が前記第２ビアホール及び前記第３ビアホールを介して電気的に接続されるステップと、
パッシベーション層を形成し、前記パッシベーション層に第５ビアホールを含むパターンを形成し、前記第５ビアホールは前記ドレイン電極に対応する位置に形成され、且つ前記第５ビアホール及び前記第４ビアホールの位置が互いに対応するステップと、をさらに含み、
画素電極を含むパターンを形成し、前記第５ビアホールに前記画素電極を形成するための導電材料が充填され、前記画素電極及び前記ドレイン電極が前記第４ビアホール及び前記第５ビアホールを介して電気的に接続されることを特徴とする製造方法。
【請求項１６】
請求項１４に記載のアレイ基板の製造方法であって、
共通電極、接続領域及び画素電極を形成する次のステップ、即ち、
中間誘電層と、第２ビアホールと、第３ビアホールと、第４ビアホールとを含むパターンにおいて、前記第２ビアホールが前記データラインに対応する位置に形成されて前記バッファ層、前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第３ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第４ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層及び前記中間誘電層を貫通するステップと、
前記画素電極を含むパターンを形成し、前記第２ビアホール、第３ビアホールおよび第４ビアホールに同時に前記画素電極を形成するための導電材料が充填され、前記データラインと前記ソース電極が前記第２ビアホールおよび第３ビアホールを介して電気的に接続され、前記画素電極及び前記ドレイン電極が前記第４ビアホールを介して電気的に接続されるステップと、
パッシベーション層、共通電極及び接続領域を含むパターンを形成し、前記パッシベーション層が前記画素電極を覆い、共通電極と接続領域を含む前記パターンが前記パッシベーション層の上方に形成され、前記接続領域と前記共通電極ラインとの間の第１ビアホールが形成され、前記第１ビアホールが前記バッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通するステップと、をさらに含むことを特徴とする製造方法。
【請求項１７】
請求項１４〜１６のいずれか一項に記載のアレイ基板の製造方法であって、
前記ソース電極及び前記ドレイン電極を形成する前記ステップは、イオン注入方式にて前記活性層に低ドープドレイン電極が形成され、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に形成され、且つ前記ゲート電極に対応する領域の両側に分布することを特徴とするアレイ基板の製造方法。
【請求項１８】
請求項１４〜１６のいずれか一項に記載のアレイ基板の製造方法であって、
前記データライン及び共通電極ラインを含むパターンを形成する前記ステップは、ベース基板上に遮光性金属層が形成され、前記遮光性金属層、前記データラインおよび共通電極ラインが同一層内に形成され、前記遮光性金属層が前記活性層の下方に形成され、且つ正投影方向において少なくとも前記活性層と部分的に重なることを特徴とするアレイ基板の製造方法。
【請求項１９】
前記データライン及び共通電極ラインを含むパターンを形成するステップで形成された前記遮光性金属層は少なくとも１枚であり、ゲート絶縁層と前記ゲート電極を含むパターンに形成された前記ゲート電極は少なくとも１つであり、前記遮光性金属層は前記ゲート電極の位置は互いに対応して形成されることを特徴とする請求項１８に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイの技術分野に関し、特に、アレイ基板及びその製造方法とディスプレイ装置に関するものである。
【背景技術】
【０００２】
アモルファスシリコンはそれ自体に存在する欠陥によるオン電流が低く、遷移率が低く、安定性が悪いなどという問題により、多くの分野において制限されている。アモルファスシリコン自体の欠陥を補い、関連分野における応用を広げるために、低温ポリシリコン（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ−Ｓｌｉｌｉｃｏｍ，ＬＴＰＳ）技術が生まれた。
【０００３】
薄膜トランジスタディスプレイ技術（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ，ＴＦＴ−ＬＣＤ）の発展に伴って、低温ポリシリコンのディスプレイ技術を基にした技術が主流となってきている。図１に示すように、従来技術における低温ポリシリコン薄膜トランジスタアレイ基板は、ベース基板１０１と、バッファ層１０２と、活性領域１０３と、ゲート電極１０６と、ソース電極１０５と、ドレイン電極１０４と、データライン１０７と、透明共通電極１０８と、画素電極１０９と、ゲート絶縁層１１１と、中間誘電層１１２と、平坦化層１１３と、パッシベーション層１１４とを含む。
【０００４】
画素技術の開発という要求に応じて、蓄積容量の増加は一つの注目点になっている。従来技術では、蓄積容量を増加させるという目的を達成するために、図２に示すように、アレイ基板に共通電極２０１が配置され、前記共通電極２０１とゲート電極１０６は同じ層に配置され、さらにその上部の画素電極１０９とで蓄積容量が形成される。
【０００５】
図２に示すような低温ポリシリコン薄膜トランジスタアレイ基板の製造方法の流れは、具体的に以下のステップを含む。
【０００６】
ステップ１、ベース基板１０１上にバッファ層１０２が形成されるステップ（図３を参照）。
【０００７】
ステップ２、バッファ層１０２の製造が完了したベース基板にパターニングプロセスを通じて活性領域１０３が形成されるステップ（図３を参照）。
【０００８】
ステップ３、活性領域１０３の製造が完了したベース基板上にシリカまたは窒化シリコン層を堆積することにより、ゲート絶縁層１１１が形成されるステップ（図４を参照）。
【０００９】
ステップ４、ゲート絶縁層１１１の製造が完了したベース基板上に、パターニングプロセスを通じてゲート電極１０６と共通電極２０１が形成されるステップ（図４を参照）。
【００１０】
ステップ５、イオン注入方式にて高濃度ｎ型不純物イオンを活性層１０３の両側にドーピングし、活性層１０３の対向する側にソース電極１０５とドレイン電極１０４がそれぞれ形成されるステップ（図４を参照）。
【００１１】
ステップ６、ステップ５を完了したベース基板上にシリカまたは窒化シリコン層を堆積することにより、中間誘電層１１２が形成され、さらにパターニングプロセスを通じて前記ゲート絶縁層１１１と中間誘電層１１２を貫通するビアホールＶ１が形成されるステップ（図５を参照）。
【００１２】
ステップ７、中間誘電層１１２の製造が完了したベース基板上にデータライン１０７が形成され、且つ前記ソース電極１０５は前記ビアホールＶ１を介してデータライン１０７と電気的に接続されるステップ（図６を参照）。
【００１３】
ステップ８、データライン１０７、ソース電極１０５とドレイン電極１０４の製造が完了したベース基板上に平坦化層１１３が形成され、さらにパターニングプロセスを通じて該平坦化層１１３を貫通するビアホールＶ２が形成されるステップ（図７を参照）。
【００１４】
ステップ９、平坦化層１１３の製造が完了したベース基板上に、マグネトロンスパッタリング法により一層の透明導電性膜が堆積されて、そして、パターニングプロセスを通じて透明共通電極１０８が形成されるステップ（図８を参照）。
【００１５】
ステップ１０、透明共通電極１０８の製造が完了したベース基板上にパッシベーション層１１４が形成され、さらにパターニングプロセスを通じて該パッシベーション層１１４を貫通するビアホールＶ３が形成されるステップ（図９を参照）。
【００１６】
ステップ１１、絶縁層１１４の製造が完了したベース基板上に、マグネトロンスパッタリング法により一層のインジウム−スズ酸化物（ＩＴＯ）透明導電性膜が堆積され、その後パターニングプロセスを通じて画素電極１０９が形成されることにより、前記画素電極１０９は、ビアホールＶ１、Ｖ２、Ｖ３を介してドレイン電極１０４と電気的に接続されるステップ（図１０を参照）。
【００１７】
上述した、従来技術における低温ポリシリコン薄膜トランジスタアレイ基板の製造方法についての具体的な記述から分かるように、該アレイ基板において、前記共通電極２０１およびゲート電極１０６は一度の露光プロセスにより形成されるが、該製造過程においては少なくとも八度の露光エッチング等のパターニングプロセスが必要となる。そのため、該アレイ基板の製造過程では、プロセスが複雑で、製造の手順が多く、コストが高く、製造に時間がかかるといった問題が依然として存在する。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の実施形態ではアレイ基板及びその製造方法とディスプレイパネルを提供し、それにより、従来技術におけるプロセスが複雑で、コストが高く、製造に時間がかかるといった問題を解決するとともに、蓄積容量の増加という目的を達成する。
【課題を解決するための手段】
【００１９】
本発明の実施形態によるアレイ基板は、ベース基板と、前記ベース基板に設けられたデータラインおよび走査ラインとを含み、前記データラインと前記走査ラインとで複数の画素領域を囲み、前記画素領域内に、薄膜トランジスタ、共通電極および共通電極ラインを備え、前記薄膜トランジスタは、ゲート電極と、ソース電極と、ドレイン電極と活性層とを含み、前記ゲート電極が前記活性層の上方に設けられ、前記ソース電極とドレイン電極は前記活性層の対向する両側に設けられ、そのうち、前記データラインと前記共通電極ラインは同一層内で前記ベース基板上に設けられて前記活性層の下方に配置され、前記データラインと前記共通電極ラインは間隔をあけて形成され、前記共通電極上に接続領域が設けられ、前記接続領域は正投影方向において少なくとも一部が共通電極ラインと重なり、前記共通電極と共通電極ラインは接続領域および共通電極ライン間の第１ビアホールを介して電気的に接続され、前記アレイ基板において、前記共通電極およびその上方の画素電極で蓄積容量が形成され、蓄積容量の増加という目的を達成する。また、前記共通電極ラインはデータラインと同一層内に設けられていることから、露光プロセスが一度実施されるだけで前記共通電極ラインとデータラインが形成される。ゆえに、製造の手順を減らし、製造プロセスを簡潔にするとともに、製造コストを削減し、製造時間を短縮するという目的を達成する。
【００２０】
例えば、前記データラインと前記共通電極は同一の導電材料で製造されることで、一度のプロセスで、前記データラインと前記共通電極ラインが得られるとともに、製造コストを削減することができる。
【００２１】
例えば、導電性チャネルがソース電極とドレイン電極との間に形成され、ドレイン電極の下方に前記共通電極ラインが形成しやすいよう、前記活性層は低温ポリシリコン材料にて製造され、前記ソース電極と前記ドレイン電極はイオン注入方式にて、前記活性層の対向する両側に形成される。
【００２２】
例えば、前記アレイ基板はさらにバッファ層を含み、前記バッファ層が前記活性層の下方および前記ベース基板の上方に設けられ、前記データラインと前記共通電極ラインが前記バッファ層で覆われ、前記バッファ層は、後続プロセス中の基板に含まれる不純物拡散による薄膜トランジスタの活性層への進入を防げ、薄膜トランジスタのスレッシュ電圧とリーク電流等の特性による影響を防ぎ、薄膜トランジスタの質が向上する。
【００２３】
例えば、前記活性層と前記ゲート電極とを離間するため、前記アレイ基板は、ゲート絶縁層をさらに含み、前記ゲート絶縁層が前記活性層の上方および前記ゲート電極の下方に位置する。
【００２４】
例えば、前記ゲート電極と該中間誘電層上のその他の電極を離間するため、前記アレイ基板は前記ゲート電極の上方に設けた中間誘電層をさらに含む。
【００２５】
例えば、前記バッファ層、前記ゲート絶縁層及び前記中間誘電層が前記データラインに対応する位置に第２ビアホールを有し、前記ゲート絶縁層と前記中間誘電層が前記ソース電極に対応する位置に第３ビアホールを有し、前記データラインと前記ソース電極は第２ビアホールおよび第３ビアホールを介して電気的に接続される。
【００２６】
例えば、前記アレイ基板は、前記中間誘電層の上方に設けた画素電極および、前記画素電極と前記共通電極ラインとの間に設けたパッシベーション層をさらに含み、前記画素電極および前記共通電極が正投影方向において少なくとも部分的に重なり、
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置し、前記ゲート絶縁層、及び前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状若しくはスリット状であり、接続領域および共通電極ラインとの間の第１ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する、または、前記共通電極がパッシベーション層の下方に位置し、前記画素電極はパッシベーション層の上方に位置し、前記ゲート絶縁層、及び前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記パッシベーション層が前記ドレイン電極に対応する位置に第５ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して第５ビアホールに電気的に接続され、前記共通電極は板状若しくはスリット状であり、前記画素電極はスリット状であり、前記接続領域と共通電極との間の第１ビアホールがパッシベーション層、ゲート絶縁層及び中間誘電層を貫通する。
【００２７】
例えば、前記アレイ基板は遮光性金属層をさらに含み、前記遮光性金属層が前記データライン及び共通電極ラインと同一層内で前記ベース基板上に設けられ、前記遮光性金属層が前記活性層の下方に設けられ、且つ正投影方向において少なくとも前記活性層と部分的に重なる。
【００２８】
前記遮光性金属層が前記ソース電極及び前記ドレイン電極の対応する領域間に設けられ、且つ正投影方向において前記ゲート電極と少なくとも部分的に重なり、前記ドレイン電極と前記ソース電極との間の領域の一部の光を遮光することで、薄膜トランジスタのリーク電流を減少させる。
【００２９】
例えば、前記活性層には低ドープドレイン電極も設けられており、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に設けられ、且つ前記ゲート電極に対応する領域の両側に分布する。前記低ドープドレイン電極は、薄膜トランジスタのリーク電流を低減するという役割を同時に奏する。
【００３０】
本発明の実施形態では、前記のアレイ基板を含むディスプレイパネルを提供する。
【００３１】
本発明の実施形態はアレイ基板の製造方法を提供し、前記方法は、データライン、走査ライン、共通電極及び共通電極ラインを形成するステップと、薄膜トランジスタを形成するステップとを、含み、前記薄膜トランジスタを形成するステップには、ゲート電極、ソース電極、ドレイン電極及び活性層を形成するステップが含まれ、前記共通電極、共通電極ライン及び薄膜トランジスタがいずれも前記走査ラインと前記データラインとで囲まれた複数の画素領域内に形成され、前記データラインは前記共通電極ラインと同一層内でベース基板上に形成され、且つ前記活性層の下方、前記共通電極上に接続領域が同一層内で形成され、前記接続領域が正投影方向において少なくとも共通電極ラインと部分的に重なり、前記共通電極と共通電極ラインが接続領域と共通電極ラインとの間に形成された第１ビアホールを介して電気的に接続される。
【００３２】
例えば、前記製造方法は、具体的に、
ベース基板上に、パターニングプロセスを通じて前記データラインと、共通電極ラインとを含むパターンが同時形成され、前記データライン、前記遮光性金属層及び前記共通電極ラインを間隔をあけて形成するステップと、
バッファ層および活性層を含むパターンを形成し、前記バッファ層は前記共通電極ラインと前記データラインを覆い、前記活性層を含むパターンは前記バッファ層上に形成されるステップと、
ゲート絶縁層および前記ゲート電極を含むパターンを形成するステップと、
イオン注入方式にて、前記活性層の対向する両側に形成される前記ソース電極及び前記ドレイン電極を形成するパターンを形成するステップと、を含む。
【００３３】
例えば、前記製造方法は、共通電極、接続領域及び画素電極を形成するための次のステップがさらに含まれる。
【００３４】
中間誘電層および第１ビアホール、第２ビアホール、第３ビアホールおよび第４ビアホールを含むパターンを形成し、前記第１ビアホールが前記接続領域と前記共通電極ラインとの間に形成され、前記バッファ層、ゲート絶縁層、及び中間誘電層を貫通し、前記第２ビアホールが前記データラインに対応する位置に形成されて前記バッファ層と、ゲート絶縁層、及び中間誘電層を貫通し、前記第３ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層と中間誘電層を貫通し、前記第４ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層と中間誘電層を貫通するステップと、
前記共通電極と接続領域を含むパターンを形成し、前記第１ビアホール、第２ビアホール、第３ビアホールおよび第４ビアホールに前記共通電極を形成するための導電材料が同時に充填され、前記データラインと前記ソース電極が前記第２ビアホールと前記第３ビアホールを介して電気的に接続されるステップと、
前記パッシベーション層を形成し、前記パッシベーション層に第５ビアホールを含むパターンを形成し、前記第５ビアホールは前記ドレイン電極に対応する位置に形成され、且つ前記第５ビアホール及び前記第４ビアホールの位置が互いに対応するステップと、
画素電極を含むパターンを形成し、前記第５ビアホールに前記画素電極を形成するための導電材料が充填され、前記画素電極と前記ドレイン電極が前記第４ビアホール及び前記第５ビアホールを介して電気的に接続されるステップ。
【００３５】
上述した共通電極、接続領域及び画素電極を形成する方法は、前記共通電極が前記画素電極の下方に位置するアレイ基板に適しているが、前記共通電極が前記画素電極の上方に位置するアレイ基板では、前記製造方法は共通電極、接続領域と画素電極を形成するための次のステップがさらに含まれる。
【００３６】
中間誘電層と、第２ビアホールと、第３ビアホールと、第４ビアホールとを含むパターンを形成し、前記第２ビアホールが前記データラインに対応する位置に形成されて前記バッファ層、前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第３ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層と前記中間誘電層を貫通し、前記第４ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層と前記中間誘電層を貫通するステップと、
前記画素電極を含むパターンを形成し、前記第２ビアホール、第３ビアホールおよび第４ビアホールに同時に前記画素電極を形成するための導電材料が充填され、前記データラインと前記ソース電極が前記第２ビアホールおよび第３ビアホールを介して電気的に接続され、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して電気的に接続されるステップと、
前記パッシベーション層と共通電極と接続領域とを含むパターンを形成し、前記パッシベーション層が前記画素電極を完全に覆い、共通電極と接続領域を含む前記パターンが前記パッシベーション層の上方に形成され、前記接続領域と前記共通電極ラインとの間の第１ビアホールが形成され、前記第１ビアホールが前記パッシベーション層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通するステップ。
【００３７】
例えば、上述したソース電極と前記ドレイン電極を形成するステップは、イオン注入方式にて前記活性層に低ドープドレイン電極が形成され、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に形成され、且つ前記ゲート電極に対応する領域の両側に分布し、前記低ドープドレイン電極では、薄膜トランジスタのリーク電流を低減するという役割を同時に奏するステップと、をさらに含む。
【００３８】
例えば、上述した前記データライン及び共通電極ラインを含むパターンを形成するステップはさらに、ベース基板上に遮光性金属層が形成され、前記遮光性金属層、前記データラインおよび共通電極ラインは同一層内で形成され、前記遮光性金属層が前記活性層の下方に形成され、且つ正投影方向において少なくとも前記活性層と部分的に重なるステップと、を含む。
【００３９】
例えば、上述した前記データラインと共通電極ラインを含むパターンを形成するステップで形成された前記遮光性金属層は少なくとも１枚であり、ゲート絶縁層と前記ゲート電極を含むパターンに形成された前記ゲート電極は少なくとも１つであり、前記遮光性金属層と前記ゲート電極の位置は互いに対応して形成され、薄膜トランジスタのリーク電流を減少させる。
【図面の簡単な説明】
【００４０】
【図１】従来技術におけるアレイ基板の断面構造の概略図である。
【図２】従来技術における別のアレイ基板の断面構造の概略図である。
【図３】図２に示されるアレイ基板の製造方法のフローチャートである。
【図４】図２に示されるアレイ基板の製造方法のフローチャートである。
【図５】図２に示されるアレイ基板の製造方法のフローチャートである。
【図６】図２に示されるアレイ基板の製造方法のフローチャートである。
【図７】図２に示されるアレイ基板の製造方法のフローチャートである。
【図８】図２に示されるアレイ基板の製造方法のフローチャートである。
【図９】図２に示されるアレイ基板の製造方法のフローチャートである。
【図１０】図２に示されるアレイ基板の製造方法のフローチャートである。
【図１１】本発明の実施形態に係るアレイ基板の平面構造の概略図である。
【図１２】図１１におけるＡ−Ａ１方向に沿ったアレイ基板の断面構造の概略図である。
【図１３】本発明の実施形態に係る別のアレイ基板の断面構造の概略図である。
【図１４】本発明の実施形態に係るアレイ基板の製造方法のフローチャートである。
【図１５】本発明の実施形態に係るアレイ基板の製造方法のフローチャートである。
【図１６】本発明の実施形態に係るアレイ基板の製造方法のフローチャートである。
【図１７】本発明の実施形態に係るアレイ基板の製造方法のフローチャートである。
【図１８】本発明の実施形態に係るアレイ基板の製造方法のフローチャートである。
【図１９】中間誘電層の製造が完了した第２の実施形態に係るアレイ基板の断面構造の概略図である。
【図２０】画素電極の製造が完了した第２の実施形態に係るアレイ基板の断面構造の概略図である。
【発明を実施するための形態】
【００４１】
本発明の実施形態では、従来技術における製造プロセスが複雑で、コストが高く、製造に時間がかかるといった問題を解決するとともに、蓄積容量の増加という目的を達成するアレイ基板及びその製造方法とディスプレイ装置を提供する。
【００４２】
以下では、本発明の実施形態における図面を組み合わせて、本発明の実施形態における技術案について、明確且つ完全に説明する。明らかに、ここに記載する実施形態は本発明の実施形態の一部に過ぎず、全ての実施形態ではない。本発明の実施形態に照らして、当業者が創造力を働かせないという前提のもとで得られるその他の実施形態の全ては全て本発明の保護範囲内に属する。
【００４３】
本発明に係るアレイ基板は、ベース基板と、前記ベース基板に設けられたデータラインと走査ラインとを含み、前記データラインと前記走査ラインとで複数の画素領域を囲み、前記画素領域内に、薄膜トランジスタ、共通電極および共通電極ラインを備え、前記薄膜トランジスタは、ゲート電極、ソース電極と、ドレイン電極と、活性層とを含み、前記ゲート電極が前記活性層の上方に設けられ、前記ソース電極と前記ドレイン電極は前記活性層の対向する両側にそれぞれ設けられ、前記データラインと前記共通電極ラインは同一層内で前記ベース基板上に設けられて前記活性層の下方に配置され、前記データラインと前記共通電極ラインは間隔をあけて形成され、前記共通電極上に接続領域が設けられ、前記接続領域は正投影方向において少なくとも一部が共通電極ラインと重なり、前記共通電極および共通電極ラインは接続領域および共通電極ライン間の第１ビアホールを介して電気的に接続される。
【００４４】
ここで、同一層内に設けられたデータラインと共通電極ラインは同一の導電材料を採用できる。
【００４５】
ここで、前記活性層は低温ポリシリコン材料を採用し、前記ソース電極と前記ドレイン電極はイオン注入方式にて前記活性層の対向する両側に形成され、前記共通電極ラインがドレイン電極の下方に形成される。
【００４６】
さらに、前記アレイ基板はバッファ層をさらに含み、前記バッファ層が前記活性層の下方および前記ベース基板の上方に設けられ、前記データラインと前記共通電極ラインが前記バッファ層で覆われる。明らかに、バッファ層の設置位置はこれに限定されず、例えば、基板の上方且つデータラインと共通電極ラインの下方に設けることも可能である。
【００４７】
さらに、前記アレイ基板はさらに前記活性層の上方及び前記ゲート電極の下方に設けられたゲート絶縁層を含む。
【００４８】
さらに、前記アレイ基板はさらに前記ゲート電極の上方に設けられた中間誘電層を含む。
【００４９】
ここで、前記バッファ層、前記ゲート絶縁層及び前記中間誘電層が前記データラインに対応する位置に第２ビアホールを有し、前記ゲート絶縁層と前記中間誘電層が前記ソース電極に対応する位置に第３ビアホールを有し、前記データラインと前記ソース電極は第２ビアホールおよび第３ビアホールを介して電気的に接続される。
【００５０】
さらに、前記アレイ基板はさらに、前記中間誘電層の上方に設けられた画素電極および、前記画素電極と前記共通電極ラインとの間に設けられたパッシベーション層を含み、前記画素電極および前記共通電極が正投影方向において少なくとも部分的に重なり、
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置する場合、前記ゲート絶縁層、前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状またはスリット状であり、共通電極接続領域および共通電極ラインの間の第１ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する。
【００５１】
前記共通電極がパッシベーション層の下方に位置し、前記画素電極はパッシベーション層の上方に位置する場合、前記ゲート絶縁層、及び前記中間誘電層が前記ドレイン電極に対応する位置に第４ビアホールを有し、前記パッシベーション層が前記ドレイン電極に対応する位置に第５ビアホールを有し、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して第５ビアホールに電気的に接続され、前記共通電極は板状またはスリット状であり、前記画素電極はスリット状であり、前記共通電極接続領域と共通電極との間の第１ビアホールがバッファ層、ゲート絶縁層及び中間誘電層を貫通する。
【００５２】
さらに、前記アレイ基板は遮光性金属層をさらに含み、前記遮光性金属層が前記データライン及び共通電極ラインと同一層内で前記ベース基板上に設けられ、前記遮光性金属層が前記活性層の下方に設けられ、且つ正投影方向において少なくとも前記活性層と部分的に重なる。
【００５３】
加えて、前記遮光性金属層が前記ソース電極及び前記ドレイン電極の対応する領域間に設けられ、且つ正投影方向において前記ゲート電極と少なくとも部分的に重なる。
【００５４】
さらに、前記活性層には低ドープドレイン電極も設けられており、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に設けられ、且つ前記ゲート電極に対応する領域の両側に分布する。
【００５５】
本発明の実施形態はアレイ基板を提供し、図１１と図１２を参照すれば分かるように、図１１は本発明の実施形態に係るアレイ基板の平面構造の概略図であり、図１２は図１１に示されるアレイ基板の平面構造の概略図であり、図１１と図１２を組み合わせれば分かるように、前記アレイ基板は、ベース基板１０１と、共通電極ライン２０１と、データライン１０７と、バッファ層１０２と、活性層１０３と、ドレイン電極１０４と、ソース電極１０５と、ゲート電極１０６と、共通電極１０８と、画素電極１０９と、データライン１０７に交差して形成される走査ライン１１０と、活性層１０３とゲート電極１０６との間に位置するゲート絶縁層１１１と、ゲート電極１０６と共通電極１０８との間に位置する中間誘電層１１２と、共通電極１０８と画素電極１０９との間に位置するパッシベーション層１１４と、共通電極上に形成された接続領域１１５と、を含む。
【００５６】
具体的に、前記共通電極ライン２０１はデータライン１０７と同一層内で設けられ、前記ベース基板１０１とバッファ層１０２との間に位置し、且つ前記共通電極ライン２０１とデータライン１０７の材料は異なり、前記共通電極ライン２０１とデータライン１０７は一度のパターニングプロセスで形成できる。
【００５７】
前記バッファ層１０２は共通電極ライン２０１とデータライン１０７の上方に位置し、活性層１０３の下方に位置し、且つ前記バッファ層１０２はその下方に位置する前記データライン１０７と前記共通電極ライン２０１を覆う。
【００５８】
本実施形態では、前記バッファ層１０２は、後続プロセス中の基板に含まれる不純物が薄膜トランジスタの活性層１０３へ拡散進入することを妨げ、薄膜トランジスタのスレッシュ電圧とリーク電流等の特性への影響を防ぐ。また、前記活性層１０３は低温ポリシリコン材料を採用し、低温ポリシリコンは通常、エキシマレーザー焼きなましという方法によって形成されるため、該バッファ層１０２を設けることで後続の、活性層１０３の製造過程においてエキシマレーザー焼きなましによる不純物拡散を防ぎ、低温ポリシリコンにより形成される薄膜トランジスタの質が向上する。
【００５９】
前記活性層１０３はバッファ層１０２の上方、前記ゲート絶縁層１１１の下方に位置し、前記活性層１０３は低温ポリシリコン材料を採用する。
【００６０】
前記ドレイン電極１０４とソース電極１０５は前記活性層１０３の対向する両側にそれぞれ位置し、前記ドレイン電極１０４と前記ソース電極１０５はイオン注入方式にて形成される。
【００６１】
前記ゲート電極１０６は走査ライン１１０と同一層内に形成され、ゲート絶縁層１１１と中間誘電層１１２との間に位置する。また、前記ゲート電極１０６の製造材料は走査ライン１１０の製造材料と同一であり、両者は一度のパターニングプロセスにて形成される。
【００６２】
前記共通電極１０８は中間誘電層１１２の上方、パッシベーション層１１４の下方に位置し、前記共通電極１０８の製造材料はインジウム−スズ酸化物等の透明導電材料であってもよく、且つ前記共通電極１０８は板状またはスリット状である。
【００６３】
前記接続領域１１５は前記共通電極１０８と同一層に設けられ、同一の透明導電材料を採用し、且つ正投影方向において少なくとも一部が共通電極ライン２０１と重なる。
【００６４】
前記画素電極１０９はパッシベーション層１１４の上方に位置し、その製造材料はインジウム−スズ酸化物等の透明導電材料であってもよく、且つ前記画素電極１０９の形状はスリット状である。前記画素電極１０９と前記共通電極１０８は正投影方向において部分的に重なっている。
【００６５】
前記アレイ基板は、第１ビアホール４０１と、第２ビアホール４０２と、第３ビアホール４０３と、第４ビアホール４０４と、第５ビアホール４０５と、をさらに含む。
【００６６】
具体的には、共通電極ライン２０１を共通電極１０８と電気的に接続して、共通電極１０８に共通電圧信号を提供するように、前記第１ビアホール４０１は、前記中間誘電層１１２、ゲート絶縁層１１１及びバッファ層１０２を順次貫通する。
【００６７】
前記第２ビアホール４０２は前記バッファ層１０２、前記ゲート絶縁層１１１、前記中間誘電層１１２の前記データライン１０７に対応する位置に設けられる。
【００６８】
前記ソース電極１０５と前記データライン１０７が前記第２ビアホールと前記第３ビアホール４０３を介して電気的に接続するように、前記第３ビアホール４０３は前記ゲート絶縁層１１１と前記中間誘電層１１２の前記ソース電極１０５に対応する位置に設けられる。
【００６９】
前記第４ビアホール４０４は、前記ゲート絶縁層１１１、前記中間誘電層１１２の前記ドレイン電極１０４に対応する位置に設けられる。
【００７０】
前記ドレイン電極１０４と前記画素電極１０９が、第４ビアホール４０４と前記第５ビアホール４０５を介して電気的に接続されるように、前記第５ビアホール４０５は前記パッシベーション層１１４の前記ドレイン電極１０４と対応する位置に設けられる。
【００７１】
前記第１ビアホール４０１、第２ビアホール４０２、第３ビアホール４０３と第４ビアホール４０４に共通電極１０８を製造するための透明導電材料が充填され、前記第５ビアホール４０５に画素電極１０９を製造するための透明導電材料が充填されている。
【００７２】
本実施形態では、前記アレイ基板は遮光性金属層１１６をさらに含み、前記遮光性金属層１１６と前記データライン１０７と共通電極ライン２０１は前記ベース基板１０１の上方で同一層内に設けられ、前記遮光性金属層１１６は前記活性層１０３の下方に設けられ、且つ正投影方向において少なくとも前記活性層１０３と部分的に重なっている。さらに、前記遮光性金属層１１６は前記ソース電極１０５と前記ドレイン電極１０４の対応する領域間に設けられ、且つ正投影方向において少なくとも前記ゲート電極１０６と部分的に重なっている。活性層１０３に照射された一部の光を遮断し、さらに活性層１０３のリーク電流を低減させるように、前記遮光性金属層１１６は活性層１０３のチャネル領域を遮断し、もちろん、遮光性金属層１１６は活性層１０３と完全に重なっても良いので、遮光性金属層は活性層１０３を完全に遮断し、これにより、活性層１０３に照射されたすべての光が遮断され活性層のリーク電流をさらに低減させることができる。
【００７３】
ここで、遮光性金属層１１６、共通電極ライン２０１及びデータライン１０７は同一の導電材料を採用し、同一層に設けられた遮光性金属層１１６、共通電極ライン２０１及びデータライン１０７は一度のパターニングプロセスにより同時に形成され、該導電材料は遮光性の導電材料であるため、遮光性金属層１１６は活性層１０３に照射された一部の光を遮断する役割を果たすことができ、これによって、薄膜トランジスタのリーク電流を低減することができる。
【００７４】
本実施形態に係るアレイ基板では、活性層１０３に設けられた低ドープドレイン電極１１７をさらに含み、前記低ドープドレイン電極１１７は前記ドレイン電極１０４とソース電極１０５との間に位置し、ゲート電極１０６と対向する領域の両側に分布し、本実施形態において、低ドープドレイン電極１１７は同時に薄膜トランジスタのリーク電流を低減するという役割を果たすことができる。
【００７５】
ここで、前記ゲート電極１０６は少なくとも１枚であり、遮光性金属層１１６は少なくとも１枚である。本実施形態では、２つのゲート電極１０６が設けられおり、ゲート電極を２つ設け、薄膜トランジスタのリーク電流を低減する役割を果たすことができ、遮光性金属層１１６は２枚である。
【００７６】
上記の説明において、中間誘電層１１２と共通電極１０８との間に平坦化層をさらに設けてもよく、前記平坦化層は中間誘電層１１２を平坦に保つことができる。もちろん、前記中間誘電層１１２および共通電極１０８との間に平坦化層を設けなくてもよく、本実施形態のように、アレイ基板の厚みは比較的に薄くなる。
【００７７】
本発明の第２の実施形態はさらに別のアレイ基板を提供し、その断面構造は図１３に示す通りである。図１３から分かるように、該アレイ基板と図１２に示されるアレイ基板の構造は基本的に同一であり、両者の相違点は、第一に、図１２に示されるアレイ基板では、画素電極１０９はパッシベーション層１１４の上方に位置し、共通電極１０８はパッシベーション層１１４の下方に位置するのに対して、図１３に示されるアレイ基板では、画素電極１０９はパッシベーション層１１４の下方に位置し、共通電極１０８はパッシベーション層１１４の上方に位置することと、第二に、図１３に示されるアレイ基板には第５ビアホールを設ける必要がないことと、第三に、図１２に示されるアレイ基板では、共通電極と共通電極ラインを接続するための第１ビアホールが、中間誘電層１１２、ゲート絶縁層１１１とバッファ層１０２を順次貫通するのに対して、図１３に示されるアレイ基板では、共通電極と共通電極ラインを接続するための第１ビアホール４０１が、パッシベーション層１１４、中間誘電層１１２、ゲート絶縁層１１１及びバッファ層１０２を順次貫通し、本発明の第２の実施形態によって提供されるアレイ基板の構造はより単純であり、製造の手順をより簡易化し、製造時間を短縮し、製造コストを低減させている。
【００７８】
本発明の第３の実施形態に係るアレイ基板の製造方法であり、該方法は、データライン、走査ラインと共通電極と共通電極ラインを形成するステップと、薄膜トランジスタを形成するステップとを、含み、前記薄膜トランジスタを形成するステップには、ゲート電極、ソース電極、ドレイン電極及び活性層を形成するステップが含まれ、前記共通電極、共通電極ライン及び薄膜トランジスタがいずれも前記走査ラインと前記データラインとで囲まれた複数の画素領域内に形成され、前記データラインは前記共通電極ラインと同一層内でベース基板上に形成され、且つ前記活性層の下方、前記共通電極上に接続領域が同一層内で形成され、前記接続領域が正投影方向において少なくとも共通電極ラインと部分的に重なり、前記共通電極と共通電極ラインが接続領域と共通電極ラインとの間に形成された第１ビアホールを介して電気的に接続される。
【００７９】
実際の製造工程において、前記アレイ基板の製造方法は、以下のステップを具体的に含む。
【００８０】
ステップ１、前記ベース基板上に、パターニングプロセスを通じて前記データライン及び共通電極ラインを含むパターンが同時形成され、前記データラインと前記共通電極ラインは間隔をあけて形成される。
【００８１】
ステップ２、ステップ１完了後のベース基板上にバッファ層と活性層を含むパターンを形成し、前記活性層は前記共通電極ラインと前記データラインを覆い、活性層を含む前記パターンが前記バッファ層上に形成される。
【００８２】
ステップ３、ステップ２完了後の基板上にゲート絶縁層と前記ゲート電極を含むパターンが形成される。
【００８３】
ステップ４で、ステップ３完了後のベース基板上に前記ソース電極と前記ドレイン電極を形成し、前記ソース電極と前記ドレイン電極はイオン注入方式にて、前記活性層の対向する両側に形成される。
【００８４】
ステップ５、ステップ４完了後のベース基板上に中間誘電層、第１ビアホール、第２ビアホール、第３ビアホール、及び第４ビアホールを含むパターンを形成し、前記第１ビアホールは前記接続領域と前記共通電極ラインとの間に設けられ、前記バッファ層、ゲート絶縁層、及び中間誘電層を貫通し、前記第２ビアホールは前記データラインに対応する位置に形成されて前記バッファ層、ゲート絶縁層、及び中間誘電層を貫通し、前記第３ビアホールは前記ソース電極に対応する位置に形成されて前記ゲート絶縁層と中間誘電層を貫通し、前記第４ビアホールは前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層と中間誘電層を貫通する。
【００８５】
ステップ６、ステップ５完了後のベース基板上に前記共通電極と接続領域を含むパターンを形成し、前記第１ビアホール、第２ビアホール、第３ビアホール及び第４ビアホールに前記共通電極を形成するための導電材料が同時に充填され、前記接続領域と前記共通電極ラインが第１ビアホール、前記データラインおよび前記ソース電極を介して前記第２ビアホールと前記第３ビアホールと電気的に接続される。
【００８６】
ステップ７、ステップ６完了後のベース基板上に前記パッシベーション層および前記パッシベーション層に形成された第５ビアホールを含むパターンを形成し、前記第５ビアホールは前記ドレイン電極に対応する位置に形成され、且つ前記第５ビアホールの位置と前記４ビアホールの位置に対応している。
【００８７】
ステップ８、ステップ７完了後のベース基板上に画素電極を含むパターンを形成し、前記第５ビアホールに前記画素電極を形成するための導電材料が充填され、前記画素電極と前記ドレイン電極は第４ビアホールと前記第５ビアホールを介して電気的に接続される。
【００８８】
上述したステップ５からステップ８に記載の方法は、前記共通電極が前記画素電極の下方に位置するアレイ基板への使用に適している。一方、前記共通電極が前記画素電極の上方に位置するアレイ基板では、前記製造方法はさらに、共通電極、接続領域と画素電極を形成するステップを含む。
【００８９】
ステップ５、ステップ４完了後のベース基板上に中間誘電層、第１ビアホール、第２ビアホール、第３ビアホール、第４ビアホールを含むパターンを形成し、前記第２ビアホールは前記データラインに対応する位置に形成されて前記バッファ層、前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第３ビアホールは前記ソース電極に対応する位置に形成されて前記ゲート絶縁層と前記中間誘電層を貫通し、前記第４ビアホールは前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層と前記中間誘電層を貫通する。
【００９０】
ステップ６、ステップ５完了後のベース基板上に前記画素電極を含むパターンを形成し、前記第２ビアホール、第３ビアホール及び第４ビアホールに前記画素電極を形成するための導電材料が同時に充填され、前記データラインと前記ソース電極が第２ビアホールおよび前記第３ビアホールを介して電気的に接続され、前記画素電極と前記ドレイン電極が前記第４ビアホールを介して電気的に接続されている。
【００９１】
ステップ７、ステップ６完了後のベース基板上に前記パッシベーション層と共通電極と接続領域を含むパターンを形成し、前記パッシベーション層は前記画素電極を完全に覆い、共通電極と接続領域を含む前記パターンが前記パッシベーション層の上方に形成され、また、前記接続領域と前記共通電極ラインとの間の第１ビアホールを形成し、前記第１ビアホールは前記バッファ層、ゲート絶縁層、中間誘電層およびパッシベーション層を貫通する。
【００９２】
ここで、前記ステップ４はさらに、イオン注入方式にて前記活性層に低ドープドレイン電極を形成し、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に形成され、且つ前記ゲート電極の対応する領域の両側に分布する段階を含む。前記低ドープドレイン電極は同時に薄膜トランジスタのリーク電流を減少させるという役割を果たす。
【００９３】
さらに、前記ステップ１はさらに、ベース基板上に遮光性金属層を形成し、前記遮光性金属層と前記データラインが共通電極と同一層内で形成され、前記遮光性金属層が前記活性層の下方に形成され、且つ正投影方向上において少なくとも前記活性層と部分的に重なっている段階を含む。
【００９４】
例えば、前記ステップ１で形成した前記遮光性金属層は少なくとも１枚であり、前記ステップ３で形成した前記ゲート電極は少なくとも１つであり、前記遮光性金属層と前記ゲート電極は互いに対応して形成され、薄膜トランジスタのリーク電流を減少させる。
【００９５】
以下では、図を組み合わせて本発明の第３の実施形態によって提供されるアレイ基板の製造方法について、本発明の第１の実施形態によって提供されるアレイ基板の構造を例を挙げて詳細に説明する。前記アレイ基板の製造方法は具体的に以下のステップを含む。
【００９６】
ステップ１、図１４を参照すると、ベース基板１０１に一層の金属薄膜を堆積し、一度のパターニングプロセスによりデータライン１０７、遮光性金属層１１６及び共通電極ライン２０１を含むパターンを形成し、前記データライン１０７、遮光性金属層１１６及び共通電極ライン２０１は間隔をあけて設けられる。
【００９７】
本発明では、パターニングプロセスは、フォトリソグラフィプロセスのみを含んでもよく、或いは、フォトリソグラフィプロセスおよびエッチングステップを含むと同時に、印刷、インクジェットなどその他の所定パターンを形成するためのプロセスを含んでも良い。フォトリソグラフィプロセスは、成膜、露光、現象等の過程においてフォトレジスト、マスクプレート、露光機でパターンを形成するというプロセスを指す。本発明により形成された構造に基づき相応のパターニングプロセスを選択できる。
【００９８】
本実施形態において、前記パターニングプロセスは以下の段階を含む。まず、前記ベース基板１０１上に一層のデータライン１０７、遮光性金属層１１６及び共通電極ライン２０１を形成するための金属薄膜を形成する（例えば、スパッタリングまたは塗布など）。そして、金属薄膜上に一層のフォトレジストを塗布する。次に、データライン１０７、遮光性金属層１１６及び共通電極ライン２０１を含むパターンが設けられたマスクプレートでフォトレジストに対し露光処理を行う。最後に、現象、エッチングされた後に、データライン１０７、遮光性金属層１１６及び共通電極ライン２０１を含むパターンを形成する。本実施形態のアレイ基板の製造方法では、パターニングプロセスを通じて形成された膜層の製造技術はこれと同じであるので、それに関する説明については省略する。
【００９９】
ステップ２、ステップ１で完成するベース基板上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリカとシリコン窒化物層を堆積してバッファ層１０２を形成する。前記バッファ層１０２はデータライン１０７、遮光性金属層１１６及び共通電極ライン２０１を覆う（図１５を参照）。
【０１００】
ステップ３、ステップ２で完成するベース基板上にプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはその他の類似の方法により、バッファ層１０２の上方にアモルファスシリコン膜を形成した後、レーザー焼きなましプロセスまたは固相結晶プロセスなどのプロセスによりアモルファスシリコンを結晶化させ、アモルファスシリコン膜を形成し、二度目のパターニングプロセスで低温ポリシリコン活性層１０３を含むパターンを形成する。前記活性層１０３のパターンが前記バッファ層１０２上に形成され、且つ前記活性層１０３のパターンは正投影方向において前記共通電極ライン２０１と重なる（図１５を参照）。
【０１０１】
ステップ４、ステップ３で完成するベース基板上にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）層を堆積してゲート絶縁層１１１を形成する。前記活性層１０３の上方およびゲート電極１０６の下方に前記ゲート絶縁層１１１が設けられている（図１６を参照）。
【０１０２】
ステップ５、ステップ４で完成するベース基板上にモリブテン（Ｍｏ）、アルミニウム（Ａｌ）またはクロム（Ｃｒ）など金属層を堆積した後、三度目のパターニングプロセスでゲート電極１０６と走査ラインを形成する（図１６を参照）。
【０１０３】
ステップ６、ステップ５で完成するベース基板上に、イオン注入方式を採用して活性層の対向する両側に対し高ドーピングしてドレイン電極１０４とソース電極１０５を形成し、ソース電極１０５とドレイン電極１０４との間の一部の活性層に対し低ドープし、低ドープドレイン電極１１７を形成する。前記低ドープドレイン電極１１７はドレイン電極１０４とソース電極１０５との間に形成され、ゲート電極１０６の対向する両側に分布する（図１６を参照）。
【０１０４】
ステップ７、ステップ６で完成するベース基板上にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）層を堆積して中間誘電層１１２を形成する。さらに、四度目のパターニングプロセスにより、第１ビアホール４０１、第２ビアホール４０２、第３ビアホール４０３、及び第４ビアホール４０４を形成する（図１７を参照）。
【０１０５】
ここでは、前記第１ビアホール４０１は前記接続領域１１５と前記共通電極ライン２０１との間に形成されて前記バッファ層１０２、ゲート絶縁層１１１、及び中間誘電層１１２を貫通し、前記第２ビアホール４０２は、前記バッファ層１０２、前記ゲート絶縁層１１１及び前記中間誘電層１１２の前記データライン１０７に対応する位置に設けられ、前記ソース電極１０５と前記データライン１０７は前記第２ビアホール４０２と前記第３ビアホール４０３を介して電気的に接続させるように、前記第３ビアホール４０３が前記ゲート絶縁層１１１、前記中間誘電層１１２および前記ソース電極１０５に対応する位置に設けられている。前記第４ビアホール４０４は前記ゲート絶縁層１１１と前記中間誘電層１１２の前記ドレイン電極１０４に対応する位置に設けられる。
【０１０６】
ステップ８、ステップ７で完成するベース基板上にマグネトロンスパッタリング法により中間誘電層１１２に一層のインジウム−スズ酸化物（ＩＴＯ）透明導電性膜を堆積し、五度目のパターニングプロセスにより共通電極１０８と接続領域１１５を形成する。前記第１ビアホール４０１、第２ビアホール４０２、第３ビアホール４０３、及び第４ビアホール４０４に前記共通電極１０８を形成するための導電材料が同時に充填され、前記接続領域１１５は前記第１ビアホール４０１を介して前記共通電極ライン２０１と電気的に接続され、前記データライン１０７と前記ソース電極１０５は前記第２ビアホール４０２と前記第３ビアホール４０３を介して電気的に接続される（図１７を参照）。
【０１０７】
ステップ９、ステップ８で完成するベース基板上にパッシベーション層１１４を形成し、六度目のパターニングプロセスにより第５ビアホール４０５を形成し、前記第５ビアホールは前記パッシベーション層１１４を貫通してドレイン電極１０４に対応し、画素電極と前記ドレイン電極１０４は前記第４ビアホール４０４と前記第５ビアホール４０５を電気的に接続させるために用いられる（図１８を参照）。
【０１０８】
ステップ１０、ステップ９で完成するベース基板上にマグネトロンスパッタリング法により一層のインジウム−スズ酸化物（ＩＴＯ）透明導電性膜を堆積し、七度目のパターニングプロセス、つまりフォトレジストを塗布して露光して現象された後、再度ウェットエッチングを行い剥離した後、画素電極１０９を含むパターンを形成する。前記画素電極１０９を形成するための導電材料が前記第５ビアホール４０５に充填され、前記画素電極１０９は第４ビアホール４０４と第５ビアホール４０５を介してドレイン電極１０４と電気的に接続される（図１２を参照）。
【０１０９】
上記ステップにより、本発明の第１の実施形態によって提供される、図１２のような構造のアレイ基板を形成する。
【０１１０】
本発明の第２の実施形態によって提供されるアレイ基板に関して、その製造方法は具体的に以下のステップを含む。
【０１１１】
ステップ１、ベース基板１０１に一層の金属薄膜を堆積し、一度のパターニングプロセスによりデータライン１０７、遮光性金属層１１６及び共通電極ライン２０１を含むパターンを形成し、前記データライン１０７、遮光性金属層１１６及び共通電極ライン２０１は間隔をあけて設けられる（図１４を参照）。
【０１１２】
ステップ２、ステップ１で完成するベース基板上にバッファ層１０２を形成し、前記バッファ層１０２はデータライン１０７、遮光性金属層１１６及び共通電極ライン２０１を覆う（図１５を参照）。
【０１１３】
ステップ３、ステップ２で完成するベース基板上に、二度目のパターニングプロセスにより低温ポリシリコン活性層１０３を含むパターンを形成し、前記バッファ層１０２に前記活性層１０３のパターンが形成され、前記活性層１０３のパターンは正投影方向において前記共通電極２０１と重なる（図１５を参照）。
【０１１４】
ステップ４、ステップ３で完成するベース基板上にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）層を堆積してゲート絶縁層１１１を形成し、前記活性層１０３の上方および前記ゲート電極の下方に前記ゲート絶縁層１１１が設けられる（図１６を参照）。
【０１１５】
ステップ５、ステップ４で完成するベース基板上にモリブテン（Ｍｏ）、アルミニウム（Ａｌ）またはクロム（Ｃｒ）など金属層を堆積した後、三度目のパターニングプロセスでゲート電極１０６と走査ラインを形成する（図１６を参照）。
【０１１６】
ステップ６、ステップ５で完成するベース基板上に、イオン注入方式を採用して活性層の対向する両側に対し高ドーピングしてドレイン電極１０４とソース電極１０５を形成し、ソース電極１０５とドレイン電極１０４との間の一部の活性層に対し低ドープし、低ドープドレイン電極１１７を形成する。前記低ドープドレイン電極１１７はドレイン電極１０４とソース電極１０５との間に形成され、且つゲート電極１０６の対応する両側に分布する（図１６を参照）。
【０１１７】
ステップ７、ステップ６で完成するベース基板上にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）層を堆積して中間誘電層１１２を形成する。さらに、四度目のパターニングプロセスにより、第２ビアホール４０２、第３ビアホール４０３、及び第４ビアホール４０４を形成する（図１９を参照）。
【０１１８】
ここでは、前記第２ビアホール４０２が前記バッファ層１０２、前記ゲート絶縁層１１１及び前記中間誘電層１１２の前記データライン１０７に対応する位置に設けられ、前記ソース電極１０５と前記データライン１０７が前記第２ビアホール４０２と前記第３ビアホール４０３を介して電気的に接続されるように、前記第３ビアホール４０３は、前記ゲート絶縁層１１１と前記中間誘電層１１２の前記ソース電極１０５に対応する位置に設けられる。前記ゲート絶縁層１１１と前記中間誘電層の前記ドレイン電極１０４に対応する位置に前記第４ビアホールが設けられている。
【０１１９】
ステップ８、ステップ７で完成するベース基板上にマグネトロンスパッタリング法により中間誘電層１１２に一層のインジウム−スズ酸化物（ＩＴＯ）透明導電性膜を堆積し、五度目のパターニングプロセスにより画素電極１０９が形成され、第２ビアホール４０２、第３ビアホール４０３、及び第４ビアホール４０４に前記画素電極の透明導電材料が同時に充填され、前記画素電極１０９は前記第４ビアホール４０４とを介して前記ドレイン電極１０４と電気的に接続される（図２０を参照）。
【０１２０】
ステップ９、ステップ８で完成するベース基板上にパッシベーション層１１４を形成し、共通電極の接続領域１１５を共通電極ライン２０１に接続させるように、六度目のパターニングプロセスにより第１ビアホール４０１を形成し、前記第１ビアホール４０１は前記パッシベーション層１１４、中間誘電層１１２、ゲート絶縁層１１１及びバッファ層１０２を貫通する（図１３を参照）。
【０１２１】
ステップ１０、ステップ９で完成するベース基板上にマグネトロンスパッタリング法により一層のインジウム−スズ酸化物（ＩＴＯ）透明導電性膜を堆積し、七度目のパターニングプロセス、つまりフォトレジストを塗布して露光して現象された後、さらにウェットエッチングを行い剥離した後に、共通電極１０８と接続領域１１５を含むパターンが形成され、前記共通電極１０８を製造するための透明導電材料が前記第１ビアホール４０に充填され、共通電極１０８と共通電極ライン２０１は前記第１ビアホール４０１を介して電気的に接続される（図１３を参照）。
【０１２２】
上記ステップにより、本発明の第２の実施形態によって提供される、図１３のような構造のアレイ基板を形成する。上記各ステップは上述の順序に沿って行なわれるが、必要に応じて順序を変更しても良く、その他の順序に沿って行なってもよい。
【０１２３】
上記のように、本発明実施形態によって提供されるアレイ基板において、バッファ層とベース基板の間に共通電極ラインを設けることで、前記共通電極ラインとその上方に位置する画素電極が共同で保持容量を形成して、保持容量を増大させるという目的を達成している。また、前記共通電極ラインとデータラインは遮光性金属層と同一層内に設けられているので、前記共通電極ライン、データライン及び遮光性金属層は、露光プロセスを一度実施するだけで形成できる。これにより、製造の手順を減らし、プロセスを簡潔化するとともに、製造コストを削減し、製造時間を短縮するという目的を達成する。
【０１２４】
当業者は本発明に対して、本発明の精神と範囲を逸脱しない限り、各種の変更と変形を加えることができる。本発明のこのような変更及び変形は、本発明の請求項及び同等技術の範囲内に属し、本発明にはこれらの変更と変形もその範囲に含むものとする。
【符号の説明】
【０１２５】
１０１  ベース基板
１０２  バッファ層
１０３  活性層
１０４  ドレイン電極
１０５  ソース電極
１０６  ゲート電極
１０７  データライン
１０８  共通電極
１０９  画素電極
１１０  走査ライン
１１１  ゲート絶縁層
１１２  中間誘電層
１１３  平坦化層
１１４  パッシベーション層
１１５  接続領域
１１６  遮光性金属層
１１７  低ドープドレイン電極
２０１  共通電極
４０１  第１ビアホール
４０２  第２ビアホール
４０３  第３ビアホール
４０４  第４ビアホール
４０５  第５ビアホール
Ｖ１、Ｖ２、Ｖ３  ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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