(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
半導体本体、および
前記半導体本体の表面におけるパッシベーション構造体を含み、
前記パッシベーション構造体は、
前記半導体本体の前記表面における１つ以上の無水素窒化ケイ素層、
前記半導体本体とは反対側の前記１つ以上の無水素窒化ケイ素層の表面上の１以上の酸化物層を有する水素障壁層、および
前記１つ以上の無水素窒化ケイ素層の反対側の前記水素障壁層の表面における付加的な窒化ケイ素層
を含む半導体装置。
【請求項２】
前記半導体装置は、ＭＥＳＦＥＴである請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、ＨＥＭＴである請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、さらに
前記半導体本体におけるソース領域、
前記半導体本体におけるドレイン領域、
前記ソース領域に近接した前記半導体本体の表面におけるソースコンタクト、
前記ドレイン領域に近接した前記半導体本体の表面におけるドレインコンタクト、および
前記ソース領域と前記ドレイン領域との間の前記半導体本体の表面におけるゲートコンタクト、を含み
前記パッシベーション構造体は、少なくとも前記ソースコンタクトと前記ゲートコンタクトとの間、および前記ドレインコンタクトと前記ゲートコンタクトとの間における前記半導体本体の表面の上に存在する請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、ＭＯＳＦＥＴである請求項１記載の半導体装置。
【請求項６】
前記半導体は、さらに、
前記半導体本体におけるソース領域、
前記半導体本体におけるドレイン領域、
前記ソース領域に近接した前記半導体本体の表面の上におけるソースコンタクト、
前記ドレイン領域に近接した前記半導体本体の表面の上におけるドレインコンタクト、
前記ソースコンタクトと前記ドレインコンタクトとの間の前記半導体本体の表面の上における絶縁層、および
前記前記ソースコンタクトと前記半導体本体の反対側の前記ドレインコンタクトとの間の前記絶縁層の表面の上におけるゲートコンタクト、を含み
前記パッシベーション構造体は、少なくとも前記ソースコンタクトと前記ゲートコンタクトとの間、および前記ドレインコンタクトと前記ゲートコンタクトとの間における前記半導体本体の反対側の絶縁層の表面の上に存在する請求項５に記載の半導体装置。
【請求項７】
前記半導体は、さらに、 
前記半導体本体におけるソース領域、
前記半導体本体におけるドレイン領域、  
前記ソース領域に近接した前記半導体本体の表面の上におけるソースコンタクト、および
前記ドレイン領域に近接した前記半導体本体の表面の上におけるドレインコンタクト、を含み
前記パッシベーション構造体は、
前記ソース領域と前記ドレイン領域との間における半導体本体の表面の上にあり、ゲート接触部に対する開口部を持った第１の無水素窒化ケイ素層、
前記半導体本体の反対側の第１の無水素窒化ケイ素層の表面の上、および前記ゲート接触部の開口部内の前記半導体本体の表面の上における絶縁層、
前記第１の無水素窒化ケイ素層と前記半導体本体の反対側の絶縁層の表面の上における１つ以上の第２の無水素窒化ケイ素層、
前記絶縁層の反対側の前記１つ以上の第２の無水素窒化ケイ素層の表面の上の水素障壁層、および
前記１つ以上の無水素窒化ケイ素層の反対側の前記水素障壁層の表面の上の前記付加的窒化ケイ素層、を含み
さらに、前記半導体装置はさらに、前記絶縁層と前記１つ以上の第２の無水素窒化ケイ素層との間の前記絶縁層の表面の上で、前記ゲートコンタクトの開口部を覆う前記ゲートコンタクトを含む請求項５に記載の半導体装置。
【請求項８】
半導体装置のパッシベーション構造体を作成する方法であって、
前記半導体装置の半導体本体の表面の上に１つ以上の無水素窒化ケイ素層を提供する工程、
前記半導体本体の反対側の前記１つ以上の無水素窒化ケイ素層の表面の上に１以上の酸化物層を有する水素障壁層を提供する工程、および、
前記１つ以上の無水素窒化ケイ素層と反対側の前記水素障壁層の表面の上に付加的な窒化ケイ素層を提供する工程
を含む方法。
【請求項９】
前記１つ以上の酸化物層は、原子層堆積法により堆積される、請求項８に記載の方法。
【請求項１０】
前記１つ以上の酸化物層の少なくとも２つの酸化物層は、異なる組成をもつ、請求項８に記載の方法。
【請求項１１】
前記付加的な窒化ケイ素層の提供は、プラズマ化学蒸着法による前記付加的な窒化ケイ素層を堆積する工程を含む請求項８に記載の方法。
【請求項１２】
前記１つ以上の無水素窒化ケイ素層の提供は、前記１つ以上の無水素窒化ケイ素層のスパッタリングの工程を含む請求項８に記載の方法。
【請求項１３】
前記半導体装置は、ＭＥＳＦＥＴである請求項８に記載の方法。
【請求項１４】
前記半導体装置は、ＨＥＭＴである請求項８に記載の方法。
【請求項１５】
前記半導体装置は、ＭＯＳＦＥＴである請求項８に記載の方法
【請求項１６】
半導体装置のパッシベーション構造体を作成する方法であって、
前記半導体装置の半導体本体の表面の上に１つ以上のスパッタされた窒化ケイ素層を提供する工程、
前記半導体本体の反対側の前記１つ以上のスパッタされた窒化ケイ素層の表面の上に１以上の酸化物層を有する水素障壁層を提供する工程、および、
前記１つ以上のスパッタされた窒化ケイ素層の反対側の前記水素障壁層の表面の上に付加的な窒化ケイ素層を提供する工程
を含む方法。
【請求項１７】
前記水素障壁層は、異なる酸化物層の配列の繰り返しを含む、請求項１に記載の半導体装置。
【請求項１８】
前記水素障壁層は、異なる酸化物層の配列の繰り返しを含む、請求項８に記載の方法。
【請求項１９】
前記水素障壁層は、異なる酸化物層の配列の繰り返しを含む、請求項１６に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
[開示の分野]
本開示は、半導体装置のパッシベーションに関する。
[背景]
化学蒸着（ＣＶＤ）窒化ケイ素（ＳｉＮ）は、一般的に例えば金属半導体電界効果トランジスタ（ＭＥＳＦＥＴｓ）、高電子移動度トランジスタ（ＨＥＭＴｓ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）などの先進半導体装置を不動態化するのに用いられる。ＣＶＤＳｉＮは比較的低い誘電率と良好な封止化特性を持ち、容易に堆積する。以下に論ずるように、発明者らはＣＶＤＳｉＮパッシベーション構造体における水素の存在は装置の特性に悪影響を及ぼすことを見出した。従って、ＳｉＮパッシベーション構造体に対しては、該ＳｉＮパッシベーション構造体中の水素の影響を取り除くかまたは実質的に低下させる必要がある。
[概要]
半導体装置のための窒化ケイ素（ＳｉＮ）不動態構造体およびその作成方法の実施形態を開示する。半導体装置としては、例えば金属半導体電界効果トランジスタ（ＭＥＳＦＥＴｓ）、高電子移動度トランジスタ（ＨＥＭＴｓ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）などが挙げられる。一般に半導体装置は、半導体本体と該半導体本体の表面を覆うＳｉＮパッシベーション構造体を含む。一実施形態では、前記ＳｉＮパッシベーション構造体は、半導体本体の表面の上に、好ましくは表面の直接上に設けられた１つ以上の無水素ＳｉＮ層と、半導体本体の反対側の１つ以上の無水素ＳｉＮ層の表面の上に、好ましくは表面の直接上に設けられた水素障壁層と、さらに１つ以上の無水素ＳｉＮ層の反対側の水素障壁層の表面の上に、好ましくは表面の直接上に設けられた化学蒸着（ＣＶＤ）ＳｉＮ層を含む。ＣＶＤＳｉＮ層はプラズマＣＶＤ（ＰＥＣＶＤ）ＳｉＮ層であることが好ましい。水素障壁層は同一または異なる成分を含む１つ以上の酸化物層を含むことが好ましい。また好ましくは、前記水素障壁層は原子層堆積法（ＡＬＤ）によって形成された同一または異なる組成物の化学量論的単一層を１つ以上含む。
【０００２】
一実施形態では、１つ以上の無水素ＳｉＮ層は、前記半導体本体の表面の上、好ましくは表面の直接上に設けられた第１の無水素ＳｉＮ層と、前記半導体本体の反対側の第１の無水素ＳｉＮ層の表面の上に、好ましくは表面の直接上に設けられた第２の無水素ＳｉＮ層を含む。一実施形態では、前記第１の無水素ＳｉＮ層の屈折率は、１．８４から１．９５の範囲に含まれ、好ましい実施形態では、１．８６にほぼ等しい(例えば、１．８６±１０％、１．８６±５％、または１．８６±１％)値を示し、第２の無水素ＳｉＮ層の屈折率は、１．９５から２．０３の範囲に含まれ、好ましい実施形態では、２．０２にほぼ等しい(例えば、２．０２±１０％、２．０２±５％、または２．０２±１％)値を示す。一実施形態において、第１および第２の無水素ＳｉＮ層はスパッタ堆積法によるＳｉＮ層である。
【０００３】
当業者は本開示の範囲を理解し、さらに以下の好ましい実施形態の詳細な説明と添付する図面を読み取ることでさらなる局面について理解するであろう。
本開示の原理を説明する詳細な記述ともに、本明細書に組み込まれその一部を形成する添付の図面は、本開示の幾つかの局面を例示している。
【図面の簡単な説明】
【０００４】
【図１】図１は、本開示の一実施形態による半導体装置、特に窒化ケイ素（ＳｉＮ）を組み込んだ金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を示す。
【図２】図２は、本開示の一実施形態による図１のパッシベーション構造体の詳細を示す。
【図３】図３は、本開示の一実施形態によるＳｉＮパッシベーション構造体を含む高電子移動度トランジスタ（ＨＥＭＴ）を示す。
【図４】図４は、本開示の一実施形態によるＳｉＮパッシベーション構造体を含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示す。
【図５】図５は、本開示の別の一実施形態によるＳｉＮパッシベーション構造体を含むＭＯＳＦＥＴを示す。
【発明を実施するための形態】
【０００５】
[詳細な説明]
以下に示す実施形態は、当業者が、該実施形態を実施しかつ最良の実施ができるような必要情報を提供するものである。添付する図面に照らして以下の詳細な説明を読み取ることで、当業者は本開示の概念を理解し、特に問題を生じることなく本開示の概念の適用について認識するであろう。このような概念と適用は、本開示の範囲および付属する特許請求の範囲内であることを理解すべきである。
【０００６】
本明細書で種々の要素を記載するのに、第１、第２などの用語を用いることがあるが、これらの要素は、これらの用語によって限定されないことを理解されたい。これらの用語は単に１つの要素を他の要素と区別するために用いられる。例えば、本開示の範囲から逸脱することなしに、第１の要素を第２の要素と称することができ、また同様に第２の要素を第１の要素と称することもできる。また本明細書で用いられる「および／または」なる用語は、関連する項目の１つ以上のあらゆる組合わせを含む。
【０００７】
層、領域、または基板などの要素が、別の要素の「上」にあるかまたは「上方」に延在すると称される場合、別の要素の直接上にあるかまたは直接上方に延在するか、あるいは介在する要素が存在すると理解すべきである。対照的に、要素が別の要素の「直接上」にあるかまたは「直接上方」に延在すると称される場合には、介在要素は存在しない。また要素が他の要素に「接続される」または「結合される」と称される場合には、別の要素に直接接続されるかまたは結合されるか、あるいは介在する要素が存在すると理解すべきである。対照的に、要素が別の要素に「直接接続される」または「直接接合される」と称される場合には、介在要素は存在しない。
【０００８】
「下に」または「上に」または「上方に」または「下方に」または「水平に」または「垂直に」など相対語は、本明細書では図中に示される１つの要素、層、または領域と別の要素、層、または領域との関係を説明するために用いられる。これらの用語および上記は、図中に描写された配向に加えて装置の異なる配向を包含するものであることを理解されたい。
【０００９】
本明細書で用いられる専門用語は、特定の実施形態のみを説明する目的のためであり、本開示を限定するものではない。本明細書で用いられるように、単数形の「１つの（ａ）」、「１つの（ａｎ）」および「その（ｔｈｅ）」は、文脈で明らかに異なる記載がない限り、複数の形態も含む。本明細書で用いられる場合、用語「含む（ｃｏｍｐｒｉｓｅｓ）」「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、述べられた特徴、整数値、ステップ(工程)、操作、要素、および／または構成物の存在を特定するために使用されるが、１つ以上の別の特徴、整数値、ステップ(工程)、操作、要素、構成物および／またはこれらの集まりを排除するものではないことをさらに理解されたい。
【００１０】
別段の規定がない限り、本明細書で用いられる全ての用語(技術的および科学的用語を含む)は、本開示が属する技術分野の当業者により通常的に理解されるものと同様の意味を持つ。本明細書で用いられる用語は、本明細書の文脈および関連技術における意味と一致する意味を持つものとして解釈され、本明細書で明白に定義されない限り、観念化したりまたは過度に形式的な意味に解釈すべきでないことをさらに理解されたい。
【００１１】
化学蒸着（ＣＶＤ）窒化ケイ素（ＳｉＮ）は、通常、例えば金属半導体電界効果トランジスタ（ＭＥＳＦＥＴｓ）、高電子移動度トランジスタ（ＨＥＭＴｓ）、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）のような先進半導体装置を不動態化するのに用いられる。ＣＶＤＳｉＮは、比較的低い誘電率と良好な封止特性を持ち、かつ堆積しやすい。しかし発明者らは、ＣＶＤＳｉＮパッシベーションについて、ＣＶＤＳｉＮはＣＶＤ処理過程において先駆物質としてのアンモニアおよびシランの使用に起因する相当量の水素が含まれるという問題点を見出した。この水素は、緩やかにＳｉＮに結合し、高温で容易に移動でき、装置の性能に損傷を起こす。具体的には、水素は移動可能になると可動電荷を示し、異なる装置部位に再トラップされ、それにより装置の特性を変化させてしまう。従って、ＳｉＮパッシベーション構造では、ＳｉＮパッシベーション構造における水素の影響を排除するか実質的に低下させることが必要である。
【００１２】
ＳｉＮパッシベーション構造体において水素の影響を排除するかまたは実質的に低下させる半導体装置のためのＳｉＮパッシベーション構造体およびその製造法についての実施形態を開示する。これについて、図１は、半導体装置、特に本開示の１つの実施形態によるＳｉＮパッシベーション構造体１２を組み込んだ金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）１０を示す。特に、ＳｉＮパッシベーション構造体１２は、ＭＥＳＦＥＴ１０に用いられるものとは限らない。むしろＳｉＮパッシベーション構造体１２は、他の適切な半導体装置のパッシベーションのために用いることができる。ＳｉＮパッシベーション構造体１２を用いることができる他の幾つかの半導体装置の例を以下に示す。しかしながら、これらの追加的な例は単なる例示であって、ＳｉＮパッシベーション構造体１２を用いることができる半導体装置の網羅的な例示であると解釈すべきではない。
【００１３】
図１に示すように、ＭＥＳＦＥＴ１０は、基板１４および該基板１４の表面の上にある半導体本体１６を含む。基板１４は、シリコンカーバイトにより形成されることが好ましいが、必ずしもこれに限定されるものではない。基板１４は他の材料、例えば、サファイア、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガイウム（ＮｉＧａ）、ケイ素（Ｓｉ）、砒化ガリウム（ＧａＡｓ）、酸化亜鉛（ＺｎＯ）およびリン化インジウム（ＩｎＰ）によっても形成することができる。半導体本体１６は、例えば１種以上の第ＩＩＩ族窒化物のような広帯域材料１種以上のエピタキシャル層を１つ以上含むことが好ましい。例えば半導体本体１６は、１層以上のＧａＮまたはＡｌＧａＮから形成される。しかしながら、他の第ＩＩＩ族窒化物材料でも用いることができる。
【００１４】
半導体本体１６には、ソース領域１８およびドレイン領域２０が、例えば、必要とされるドーピング濃度を達成するために半導体本体１６の表面に適切なイオンを注入することにより形成される。ソースコンタクト２２は、ソース領域１８に近接した半導体本体１６の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。同様にドレインコンタクト２４は、ドレイン領域２０に近接した半導体本体１６の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。ソースコンタクト２２およびドレインコンタクト２４は、ソース領域１８およびドレイン領域２０のそれぞれに低抵抗オーム接触部を提供することが好ましい。ゲートコンタクト２６は、ソース領域１８とドレイン領域２０との間の半導体本体１６の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。ソース領域１８とドレイン領域２０との間の半導体本体１６内の領域は、ＭＥＳＦＥＴ１０のチャネル領域である。
【００１５】
ＳｉＮパッシベーション構造体１２は、ソースコンタクト２２とゲートコンタクト２８との間、およびドレインコンタクト２４とゲートコンタクト２６との間の半導体本体１６の表面の上に形成される。この実施形態では、ＳｉＮパッシベーション構造体１２は、ゲートコンタクト２６を覆うように延在する。以下に論ずるようにＳｉＮパッシベーション構造体１２は、ＭＥＳＦＥＴ１０の性能について、ＳｉＮパッシベーション構造１２中の水素の影響を排除するかまたは少なくとも緩和する。
【００１６】
さらに具体的には、図２は、本開示の一実施形態による図１のＳｉＮパッシベーション構造体１２をより詳細に示す。図示するように、ＳｉＮパッシベーション構造体１２は、基板１４の反対側の半導体本体１６の表面の上に、好ましくは表面の直接上に、無水素ＳｉＮ層２８を有する。この実施形態では、無水素ＳｉＮ層２８は、開口部が形成されるようにエッチングを施し、開口部内でゲートコンタクト２６が半導体本体１６に接触するようにする。別の一実施形態では、無水素ＳｉＮ層２８の代わりに、ＳｉＮパッシベーション構造体１２は、低水素、高品質ＳｉＮまたは二酸化ケイ素（ＳｉＯ２）を含む。ＳｉＮパッシベーション構造体１２はまた、無水素ＳｉＮ層２８の表面の上および半導体本体１６の反対側のゲートコンタクト２６の表面の上に、好ましくはこれらの表面の直接上に無水素ＳｉＮ層３０を有する。無水素ＳｉＮ層２８および３０は共に第１のパッシベーションサブ構造を形成し、その構造はＳｉＮパッシベーションに何らかの利益 (例えば、寄生容量の低下、装置のトラッピングの低減)を提供し、さらにその結果生じるパッシベーション層の位置をチャンネル領域から遠ざける。
【００１７】
さらにＳｉＮパッシベーション構造体１２は、無水素ＳｉＮ層２８の反対側の無水素ＳｉＮ層３０の表面の上に、好ましくは表面の直接上に水素障壁層３２を含む。水素障壁層３２は、同じ組成か異なる組成の１つ以上の酸化物層を含むことが好ましい。１つの特定の実施形態では、水素障壁層３２は、ＳｉＯ２、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタニウム（ＩＩＩ）（ＴｉＯ）、酸化ハフニウム（ＨｆＯ）などの１種またはそれ以上を含む。明らかに、水素障壁層３２は、繰り返し連続する１種以上の酸化物層（例えば、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＯ２、Ａｌ２Ｏ３など）を含む。水素障壁層３２は、原子層堆積法（ＡＬＤ）によって形成された、同一または異なる組成の１種以上の化学量論的単一層であることが好ましい。
【００１８】
最後に、ＳｉＮパッシベーション構造体１２は、無水素ＳｉＮ３０の反対側の水素障壁層３２の表面の上に、好ましくは表面の直接上に化学蒸着（ＣＶＤ）ＳｉＮ層３４を含む。ＣＶＤＳｉＮ層３４は、前駆体としてアンモニアおよびシランを用いたプラズマ化学蒸着法（ＰＥＣＶＤ）により形成することが好ましい。結果として、ＣＶＤＳｉＮ層３４は相当量の水素を含む。水素障壁層３２は、無水素ＳｉＮ層２８および３０の水素障壁特性と相俟って、半導体本体１６の表面に向かう水素の移動を妨げるか、または少なくとも実質的に低下させる。その結果、ＣＶＤＳｉＮのパッシベーションを使用した場合の装置の特徴および提供された性能おいて、水素の影響は排除されるか実質的に低減される。注目すべきは、別の一実施形態では、ＣＶＤＳｉＮ層３４は、ＡＬＤを介して形成されたＳｉＮ層で置き換えられ、幾つかの実施形態では、ＡＬＤ工程は、ＣＶＤＳｉＮ層と比べて、ＳｉＮ層で水素を低下させるかまたは実質的に排除する前駆体を用いることができる。
【００１９】
特に、ここで用いられる「無水素」層とは、水素を持たないか、実質的に水素量が無い層である。１例としてスパッタリングは無水素ＳｉＮ層形成するために使用される１つの技術である。従って、１つの特定の実施形態では、無水素ＳｉＮ層２８および３０は、スパッタ堆積ＳｉＮ層（即ち、スパッタリング技術を用いて形成されたＳｉＮ層）である。対照的に、ＰＥＣＶＤＳｉＮ層は、相当量の水素（例えば、約１５％から２２％の水素）を含む前駆体として、アンモニアおよびシランを用いて形成され、そのため無水素ではない。具体的に言えば、ＳｉＮのスパッタ層は、ＰＥＣＶＤＳｉＮ層に比べて実質的に水素を含有しないが、その理由は、化学プロセスであるＰＥＣＶＤとは異なり、スパッタリングＳｉＮは、物理的反応プロセスであり、圧力と偏向の下で窒素ガス流の存在下で目標とするケイ素原子がたたかれる。従って、スパッタされたＳｉＮについては、成長したチャンバの壁、またはウエハを前記成長したチャンバー内に装着した後の該ウエハの表面から組み入れられたＳｉＮのみに水素が存在する。
【００２０】
当業者によって理解されるように、ＳｉＮにおけるケイ素と窒素の比率は、ＳｉＮの屈折率によって決定することができる。言い換えれば、屈折率はＳｉＮフィルム（薄膜組成）の指標となる。１つの実施形態において、無水素ＳｉＮ層２８の屈折率は、吸収６３２ナノメータ（ｎｍ）において１．８４から１９５を含む範囲であり、より好ましくは、ほぼ１．８６に等しく（例えば、１．８６±１０％、１．８６±５％または１．８６±＋１％）、また無水素ＳｉＮ層３０の屈折率は、吸収６３２ｎｍにおいて１．９５から２．０３を含む範囲であり、より好ましくは、ほぼ２．０３に等しい（例えば、２．０２±＋１０％、２．０２±５％または２．０２±１％）。
【００２１】
一実施形態では、無水素ＳｉＮ層２８の厚さは２５０から６００オングストロームまでの両端を含む範囲であり、無水素ＳｉＮ層３０の厚さは１２００から３０００オングストロームまでの両端を含む範囲であり、水素障壁層３２の厚さは２５０オングストロームから１２００オングストロームまでの両端を含む範囲であり、またＣＤＶＳｉＮ層３４の厚さは５００オングストロームよりも大きい。しかしながら、これらの厚さは単なる例示にすぎないことに注意されたい。特定の実施によっては異なる厚さを用いることができる。
【００２２】
上記のように、ＳｉＮパッシベーション構造体１２の適用範囲は、ＭＥＳＦＥＴ１０に限定されない。例えばＳｉＮパッシベーション構造体１２は、図３に示されたように、高電子移動度トランジスタ（ＨＥＭＴ）３６についても用いることができる。この実施例では、ＨＥＭＴ３６は、基板３８上で第ＩＩＩ族窒化物材料システムで形成される。特に、ＨＥＭＴ３６は、ＧａＮ／ＡｌＧａＮ材料システムで形成され、また基板３８はＳｉＣで形成される。基板３８は、ＳｉＣの４Ｈポリ型で形成された半絶縁基板である。任意のＳｉＣポリ型は３Ｃ、６Ｈおよび１５Ｒポリ型を含む。用語「半絶縁」は、絶対的というよりも寧ろ比較的という意味で使用される。基板３８の代替材料としては、サファイア、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、Ｓｉ、ＧａＡｓ、ＺｎＯおよびＩｎＰが含まれる。基板３８の厚さは、ほぼ３００μｍ乃至５００μｍである。
【００２３】
チャンネル層４０は、基板３８の表面の上に形成される。特に、当業者によって評価されるであろうが、基板３８とチャンネル層４０との間に適切な結晶構造遷移が提供されるように、通常該基板３８とチャンネル層４０の間に核生成層が形成される。チャンネル層４０には１種以上のエピタキシャル層が形成される。この実施例では、チャンネル層４０はＧａＮである。しかしながら、チャンネル層４０には、より一般的には，ＧａＮ、ＡｌｘＧａ1-xＮ（０≦Ｘ＜１）、窒化インジウムガリウム（ＩｎＧａＮ）窒化アルミニウムインジウムガリウム（ＡｌｌｎＧａＮ）など）のような第ＩＩＩ群窒化物を含むことができる。チャンネル層４０は、ドープされないか、少なくとも意図なくドープされるかであり、かつ約２０オングストロームよりも大きな厚さに成長することができる。ある実施形態では、チャンネル層４０は、ＧａＮ，ＡｌＧａＮなどの異なる第ＩＩＩ族窒化物の超格子または交互層のような多重層構造を採ることができる。
【００２４】
障壁層４２はチャンネル層４０上に形成される。障壁層４２は、下層のチャンネル層４０のバンドギャップよりも大きいバンドギャップを有することができる。さらに障壁層４２は、チャンネル層４０よりも電子親和性が低くてもよい。例示した実施形態では、障壁層４２は、ＡｌＧａＮであるが、しかしながら、障壁層４２はＡｌＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮまたはこれらを種々組合わせた層を含むことができる。障壁層４２は、ほぼ２０オングストロームから４００オングストロームの間の厚さであるが、しかしながら、内部でクラックや重要な欠陥を生じないような厚さにすべきである。障壁層４２は、ドープされないか、少なくとも意図なくドープされるか、またはｎ型ドーパントで約１ｘ１０１９ｃｍ３よりも小さい濃度でドープされることができる。特に、チャンネル層４０および障壁層４２は共に、ＨＥＭＴ３６の半導体本体を形成する。
【００２５】
ソース領域４４およびドレイン領域４６は、例えば、所望の深さとドーピング濃度が得られるように、障壁層４２の表面に適切なイオンを注入することにより形成される。ソース領域４４およびドレイン領域４６は、チャンネル層４０と障壁層４２との間の界面直下に延在し、二次元電子ガス（２−ＤＥＧ）平面が作業中に形成され、そこで電子伝導度が調整される。ソースコンタクト４８は、ソース領域４４に近接した障壁層４２の表面の上に、好ましくは表面の直接上に１種以上の金属層によって形成される。同様に、ドレインコンタクト５０は、ドレイン領域４６に近接した障壁層４２の表面の上に、好ましくは表面の直接上に１種以上の金属層によって形成される。ソースコンタクト４８およびドレインコンタクト５０は、ソース領域４４とドレイン領域４６のそれぞれに低抵抗オーム接触部を提供することが好ましい。ゲートコンタクト５２は、ソース領域４４とドレイン領域４６との間の障壁層４２の表面の上に、好ましくは表面の直接上に１種以上の金属層によって形成される。
【００２６】
ＳｉＮパッシベーション構造体１２は、半導体本体の表面の上、具体的にはソースコンタクト４８とゲートコンタクト５２との間およびドレインコンタクト５０とゲートコンタクト５２との間の障壁層４２の表面の上に形成される。この実施形態では、ＳｉＮパッシベーション構造体１２は、ゲートコンタクト５２上に延在する。上記のように、ＳｉＮパッシベーション構造体１２は、無水素ＳｉＮ層２８および３０、水素障壁層３２、およびＣＶＤＳｉＮ層３４を含む。さらに、水素障壁層３２、および無水素ＳｉＮ層２８と３０の水素障壁特性は、ＣＶＤＳｉＮ層３４で水素の影響を排除するか少なくとも緩和する。その結果、ＨＥＭＴ３６の性能は、従来法によるＣＶＤＳｉＮパッシベーションによる同様のＨＥＭＴの性能に比べて、実質的に改善される。
【００２７】
別の実施例では、図４に示すように、ＳｉＮパッシベーション構造体１２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５４についても用いることができる。この実施例では、ＭＯＳＦＥＴ５４は、基板５６、および基板５６の表面の上に形成された半導体本体５８を含む。基板５６は、ＳｉＣにより形成されることが好ましいが、これに限定されない。基板５６は、例えば、サファイア、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、Ｓｉ、ＧａＡｓ、ＺｎＯおよびＩｎＰなどの他の材料で形成することもできる。半導体本体５８は、例えば１種以上の第ＩＩＩ族窒化物のような１種以上の広帯域材料のエピタキシャル層を１層以上含むことが好ましい。例えば、半導体本体５８は、１層以上のＧａＮまたはＡｌＧａＮから形成することができる。しかしながら、他の第ＩＩＩ族窒化物を使用することもできる。
【００２８】
ソース領域６０とドレイン領域６２とは、所望のドーピング濃度を得られるように、例えば半導体本体５８の表面に適切なイオンを注入することにより、半導体本体５８中に形成される。ソースコンタクト６４は、ソース領域６０に近接した半導体本体５８の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。同様に、ドレインコンタクト６６は、ドレイン領域６２に近接した半導体本体５８の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。ソースコンタクト６４およびドレインコンタクト６６は、ソース領域６０およびドレイン領域６２のそれぞれに低抵抗オーム接触部を提供することが好ましい。
【００２９】
この実施形態では、絶縁層６８は、ソースコンタクト６４とドレインコンタクト６６との間の半導体本体５８の表面の上に、好ましくは表面の直接上に形成される。絶縁層６８は、例えば、１種以上の酸化物（例えばＳｉＯ２）層である。ゲートコンタクト７０は、ソース領域６０とドレイン領域６２との間の無水素ＳｉＮ層２８における開口部を介して絶縁体の表面の上に、好ましくは表面の直接上に１種以上の金属層によって形成される。ソース領域６０とドレイン領域６２との間の半導体本体５８内の領域は、ＭＯＳＦＥＴ５４のチャンネル領域である。
【００３０】
ＳｉＮパッシベーション構造体１２は、半導体本体５８の表面、より具体的にはソースコンタクト６４とゲートコンタクト７０との間およびドレインコンタクト６６とゲートコンタクト７０との間における半導体本体５６の反対側の絶縁層６８の表面に形成される。この実施形態では、前記ＳｉＮパッシベーション構造体１２は、ゲートコンタクト７０を覆うように延在する。上記のように、ＳｉＮパッシベーション構造体１２は、無水素ＳｉＮ層２８と３０、水素障壁層３２およびＣＶＤＳｉＮ層３４を含む。さらに、水素障壁層３２、および無水素ＳｉＮ層２８と３０の水素障壁特性は、ＣＶＤＳｉＮ層３４における水素の影響を排除するか少なくとも緩和する。その結果、ＭＯＳＦＥＴ５４の性能は、従来法によるＣＶＤＳｉＮパッシベーションによる同様のＭＯＳＦＥＴの性能に比べて、実質的に改善される。
【００３１】
図５は、ＳｉＮパッシベーション構造体１２を含むＭＯＳＦＥＴ７２の別の実施例を示す。この実施例では、ＭＯＳＦＥＴ７２は、基板７４、および基板７４の表面に形成された半導体本体７６を含む。基板７４は、ＳｉＣにより形成されることが好ましいが、これに限定されない。基板７４は、例えば、サファイア、ＡｌＮ、ＡｌＧａＮ、ＧａＮ、Ｓｉ、ＧａＡｓ、ＺｎＯおよびＩｎＰなどの他の材料で形成することもできる。半導体本体７６は、例えば１種以上の第ＩＩＩ族窒化物のような１種以上の広帯域材料のエピタキシャル層を１種以上含むことが好ましい。例えば、半導体本体７６は、１層以上のＧａＮまたはＡｌＧａＮから形成することができる。しかし他の第ＩＩＩ族窒化物の使用することもできる。
【００３２】
ソース領域７８とドレイン領域８０とは、例えば、所望のドーピング濃度を得られるように、例えば半導体本体７６の表面に適切なイオンを注入することにより、半導体本体７６中に形成される。ソースコンタクト８２は、ソース領域７８に近接した半導体本体７６の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。同様に、ドレインコンタクト８４は、ドレイン領域８０に近接した半導体本体８０の表面の上に、好ましくは表面の直接上に１種以上の金属層により形成される。ソースコンタクト８２およびドレインコンタクト８４は、ソース領域７８とドレイン領域８０のそれぞれに低抵抗オーム接触部を提供することが好ましい。
【００３３】
この実施形態では、絶縁体８６、またはＭＯＳＦＥＴ７２用のゲート絶縁体は、ＳｉＮパッシベーション構造体１２中に形成される。より具体的には、無水素ＳｉＮ層２８は、半導体本体７６の表面に形成される。ＭＯＳＦＥＴ７２のゲートコンタクト８８のための無水素ＳｉＮ層２８の開口部は、ソース領域７８とドレイン領域８０との間に形成される。次に、絶縁層８６は、無水素ＳｉＮ層２８の表面と、該無水素ＳｉＮ層２８中の開口部内の半導体本体７６の表面に形成される。さらに、ゲートコンタクト８８は、無水素ＳｉＮ層２８における開口部上の絶縁層８６の表面の上に、好ましくは表面の直接上に形成されるので、それによりＭＯＳＦＥＴ７２に絶縁体ゲートコンタクトを提供する。絶縁層８６は、例えば１種以上の酸化物(例えば、ＳｉＯ２)層である。ゲートコンタクト８８は、１つ以上の金属層により形成される。ソース領域７６とドレイン領域８０との間の半導体本体７６内の領域は、ＭＯＳＦＥＴ７２のチャンネル領域である。
【００３４】
無水素ＳｉＮ層２８と絶縁層８６に加えて、ＳｉＮパッシベーション構造体１２は、無水素ＳｉＮ層３０（この実施形態では、無水素ＳＩＮ層２８の反対側の絶縁層８６の表面の上に、好ましくは表面の直接上に形成されている)、水素障壁層３２および前記ＣＶＤＳｉＮ層３４含む。さらに、水素障壁層３２、および無水素ＳｉＮ層２８と３０の水素障壁特性は、ＣＶＤＳｉＮ層３４における水素の影響を排除するか少なくとも緩和する。その結果、ＭＯＳＦＥＴ７２の性能は、従来法によるＣＶＤＳｉＮパッシベーションによる同様のＭＯＳＦＥＴの性能に比べて、実質的に改善される。
【００３５】
当業者らは、本開示の好ましい実施形態の改良および修正を認識するであろう。このような改良や修正は、本明細書に記載された概念の範囲および以下に示される特許請求の範囲において検討される。
【図１】
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【図２】
0006305411.tif 000003
【図３】
0006305411.tif 000004
【図４】
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【図５】
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