(57)【特許請求の範囲】
【請求項１】
センサアレイ（１９１０）の画素内の関心領域ＲＯＩを決定するための回路系であって、ＲＯＩは、第２の読出回路系（１９５０）によってセンサアレイから読出されるべき１個以上の画素を含み、ＲＯＩを決定するための回路系は、
前記画素の最上位ビットのみを得るために、アナログ−デジタル変換のために割り当てられた時間を制限することによって、第２の読出回路系（１９５０）よりも速く、センサアレイ（１９１０）から画素を読出すための第１の読出回路系（１９２０）と、
第１の読出回路系によって読出された画素に従って、センサアレイの画素内のＲＯＩの位置を決定するための処理部（１９３０）とを含む、回路系。
【請求項２】
処理部（１９３０）は、
第１の読出回路系（１９２０）によって取得された画素値のうち、ＲＯＩに属する画素を、予め規定された条件に基づいて検出することにより、ＲＯＩを決定し、
決定されたＲＯＩを第２の読出回路系に提供するように構成されている、請求項１に記載の回路系。
【請求項３】
処理部（１９３０）は、値が予め規定されたしきい値を越える画素を、ＲＯＩに属する画素として検出するための比較器を含む、請求項２に記載の回路系。
【請求項４】
ＲＯＩの決定は、センサアレイによって取り込まれた各フレームについて行なわれる、請求項１から請求項３のいずれか１項に記載の回路系。
【請求項５】
第１の読出回路系（１９２０）は、電流モードで作動する、請求項１から請求項４のいずれか１項に記載の回路系。
【請求項６】
容量性メモリ（ＦＤ）に格納された信号に基づく画素電流（Ｉｐｉｘ）を処理部（２２３０）に提供するためのＰＭＯＳタイプのドライバトランジスタ（２４６０）を含む、請求項５に記載の回路系。
【請求項７】
処理部（１９３０）は、電流比較器（２５１０）を含み、
第１の読出回路系（１９２０）は、
センサアレイの画素の２行を並行して読出すように構成され、および／または
それぞれの２行の画素からの電流の合計を、前記合計をしきい値電流（ＩＴＨ）と比較するように適合された比較器（２５１０）に提供する、１行ごとのドライバトランジスタにより、各列において実現される、請求項５または請求項６に記載の回路系。
【請求項８】
センサアレイ（１００）の関心領域ＲＯＩを読出すためのセンサアレイ回路系であって、前記センサアレイ回路系は、
請求項１から請求項７のいずれか１項に記載の関心領域を決定するための回路系と、
センサアレイ（１００）の画素内の決定されたＲＯＩを構成するための回路系であって、ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含み、前記回路系は、ある画素がセンサアレイ（１００）の関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段（７３０）と、関心領域を決定するための回路系の処理部（１９３０）から提供された入力に従って、ＲＯＩ表示を前記画素のＲＯＩストレージ手段（７３０）に書込むための制御手段（８３０）とを含む、回路系と、
読出回路系とを含み、前記読出回路系は、センサによって検出された信号を画素（１０６）ごとに格納するための信号ストレージ手段（ＦＤ）と、読出されるべき少なくとも１個の画素を選択するための選択回路とを含み、選択回路は、画素が関心領域に属することを示すＲＯＩ表示を有する前記画素のみを読出すことを選択するように構成されており、前記読出回路系はさらに、選択された画素の信号ストレージ手段を読出すための読出回路（９１０）を含む、センサアレイ回路系。
【請求項９】
シフトレジスタ（２２１０）を含み、前記シフトレジスタは、
画素ライン内の前記画素に先行する次の画素のＲＯＩストレージ手段から信号を受信するための第１の入力（Ｉｎ１）を含み、画素ラインは画素の行または列であり、前記シフトレジスタはさらに、
請求項１から請求項７のいずれか１項に記載の回路系の処理部によって提供された信号を受信するための第２の入力（Ｉｎ２）と、
第１の入力または第２の入力がアクティブであるかどうかを制御するソース選択信号（ＳＥＬ＿ＲＥＧ）を受信するための制御入力と、
制御入力が第１の入力を選択した場合には、受信された信号を、画素ライン内の前記画素に続く別の画素のＲＯＩストレージにシフトするための、および、第２の入力が選択された場合には、第２の入力で受信された信号を格納するための、出力（ｏｕｔ）とを含み、
前記選択回路は、シフトレジスタから出力された信号に従って、読出されるべき画素を選択するように構成されている、請求項８に記載のセンサアレイ回路系。
【請求項１０】
シフトレジスタはさらに、
読出中にある画素がスキップされるべきであることを、予め規定された値によって示す、前記画素についてのバイパス表示を格納するためのバイパスストレージ手段と、
バイパス表示に対応するバイパス信号を受信するための入力とを含み、
シフトレジスタは、予め規定された値を有するバイパス信号を受信すると、その選択された入力からその出力に信号を転送するように構成されている、請求項９に記載のセンサアレイ回路系。
【請求項１１】
センサアレイ（１００）の画素内の関心領域ＲＯＩを決定するための方法であって、ＲＯＩは、第２の読出ステップにおいてセンサアレイから読出されるべき１個以上の画素を含み、前記方法は、１個の画素について行なわれる以下のステップを含み、以下のステップは、
前記画素の最上位ビットのみを得るために、アナログ−デジタル変換のために割り当てられた時間を制限することによって、第２の読出ステップよりも速い、センサアレイ（１９１０）からの画素の第１の読出ステップと、
第１の読出ステップによって読出された画素がＲＯＩに属するか否かを、読出された画素値に基づいて決定するための処理ステップとを含む、方法。
【請求項１２】
センサアレイ（１００）の画素内の関心領域ＲＯＩから画素を読出すための方法であって、ＲＯＩは１個以上の画素を含み、前記方法は、
画素の第１の読出ステップとそれらの処理ステップとを含む、センサアレイにおけるすべての画素について、請求項１１に従う方法に従ってＲＯＩを決定するステップと、
決定されたＲＯＩを識別する情報を格納するステップと、
格納された情報に基づいて、格納された情報によって識別されたＲＯＩに属する画素のみを読出すための第２の読出ステップとを含む、方法。
【請求項１３】
第１の読出ステップと、処理ステップと、格納するステップとは、１つの画素ラインについて少なくとも部分的に並行して行なわれ、画素ラインは画素の行または列である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像センサからデータを読出すことに関する。特に、この発明は、画像センサからの画像エリアの読出しに関する。
【背景技術】
【０００２】
発明の背景
カメラおよび携帯電話機などの多くの一般向け家電製品用途、ならびに、レーザ三角測量、ビデオ監視、モニタリングなどの専門家向け電化製品用途は、相補型金属酸化物半導体（complimentary metal oxide semi-conductor：ＣＭＯＳ）画像センサを採用している。さまざまな用途は、空間および時間分解能に対する異なる要件を提示する。一般に、センサ分解能が増加するにつれて、所望のフレームレートでのセンサの動作は、より高速のデータ読出レートを伴う。
【０００３】
図１は、典型的なＣＭＯＳ画像センサを示す。ＣＭＯＳ画像センサは、画素と呼ばれるＮ×Ｍ個（Ｎは列の数、Ｍは行の数）の素子の行列を含む画素エリア１００を含む。各画素は、入射光エネルギーを電荷の形で蓄積するための感光性領域と、画素動作を制御するために、および典型的には列の底部に配置されたメモリ素子に画素からの情報をダウンロードするために採用されたいくつかのトランジスタとを含む。感光性領域は、たとえばフォトダイオードであってもよい。
【０００４】
図１のＣＭＯＳ画像センサはさらに、水平制御ライン１０２を使用してセンサエリアにおける画素への制御信号を駆動するための行選択回路１０１を含む。制御信号は、すべての画素に同時に印加されてもよく、または、エリアの単一の行におけるすべての画素に印加されてもよい。したがって、信号はそれぞれ、グローバル制御信号であっても、またはローカル制御信号であってもよい。ローカル制御信号は１つの画素行に印加され、次に、同じ制御信号が別の（たとえば次の）画素行印加される、というようになっている。さらに、ローカル制御信号によって複数の行が選択される解決策が可能である。たとえば、現代の高速ＣＭＯＳ画像センサは通常、「グローバルシャッター」動作を用いて作動する。この動作モードでは、画像感知はすべての画素で同時に行なわれる。したがって、行選択回路１０１は、画像感知を起動する一連の制御信号を、すべての画素行に同時に印加する。昔は、および速度がそれほど要求されない用途の場合、エリアからの画素のダウンロードは、１行ずつ順次、または１ブロックずつ順次行なわれ、ここで、ブロックは複数の行を含む。
【０００５】
さらに、ＣＭＯＳ画像センサは典型的には、読出チャネル（読出回路）１０５を含む。読出チャネルは、各センサ行の画素に含まれる情報を、データ列ライン１０３を介して順次（１行ずつ）受信し、読まれたデータを処理する。現代のＣＭＯＳ画像センサは典型的には、読出チャネルによって行なわれる処理に、画素情報の増幅およびデジタル化という動作も含む。処理後、画素情報は、センサから出力ポートを介して送信される。
【０００６】
上述の説明に従って、画素エリアのダウンロードは、行選択回路によって１行ずつ駆動されて行なわれる。より精巧なセンサでは、行選択回路は、第１の行とは異なる行で開始可能であってもよく、および／または、いくつかの行をスキップしてもよい。これは、不要の行のダウンロードによって時間を浪費することなく、複数の関心領域（region of interest：ＲＯＩ）をいくつかの行から分離して別々に定義し、ダウンロードすることを可能にする。にもかかわらず、制御信号は水平に（行方向に）伝搬されるため、１つまたは複数の全体行（完全行）からなる水平の関心領域をダウンロードすることしかできない。
【０００７】
図２は、２つの関心領域を含む画像センサと、空の行をスキップ可能な効果的な読出プロセスとの例を示す。特に、図２は、第１の関心領域２０１と第２の関心領域２０２とを有する画素エリア２００を示す。見てわかるように、第１の関心領域２０１および第２の関心領域２０２は双方とも、複数の全体行によって形成されている。これは、すべての画素２１２がダウンロードされる必要がある情報を担持している第２の関心領域については、適切である。しかしながら、第１の関心領域２０１の場合、画素２１１のみがダウンロードされる必要がある情報を含んでいる。したがって、第１の関心領域２０１の残りの画素は、それらが関連情報を何ら担持していないために必要ないものであっても、ダウンロードされる。これを、２つの関心領域２０１および２０２に基づいた画素エリア２００の１行ずつのダウンロードプロセスを示す図２の底部に示す。まず、関心領域２０２に対応する３行がダウンロードされる。次に、第１の関心領域２０１に対応する１３行がここで成型される。したがって、時間Ｔｒｏｗが、１行をダウンロードするために必要な時間であると仮定すると、２つの関心領域２０１および２０２についての総ダウンロード時間は、３×Ｔｒｏｗ＋１３×Ｔｒｏｗ＝１６×Ｔｒｏｗとなるであろう。
【０００８】
実際、この例では、画素エリア２００は４６行を含むため、それらのうちの１６行のみをダウンロードすることは、用途をかなり加速する。しかしながら、読出速度が極めて重要で、かつ関心領域が矩形形状を有していない用途が存在する。そのような場合、このアプローチででも、多くの不必要な画素がダウンロードされる。
【０００９】
また、ＲＯＩが画像により変化し、同時に非常に速い速度を必要とする、多くの用途が存在する。この非常に速い速度は、センサから情報を読出すために必要とされる時間によっていつも制限されている。
【００１０】
このタイプの用途についての典型的な一例は、レーザ三角測量である。レーザ三角測量用途を図３に示す。レーザ三角測量は、カメラの前に位置するかまたはカメラの前で移動している物体に対して投影された、反射された構造化レーザ光をモニタリングすることを含む。
【００１１】
通常、構造化レーザ光は、単一の線として形作られる。レーザ三角測量は、物体および／または物体の構造までの距離を求めるために使用される。たとえば、レーザ三角測量は、物体の３次元走査のために使用されてもよい。図３は、物体３１１が走査装置３１５のレーザ源３１２によって照らされるレーザ三角測量３１０の概略的な原理を示す。レーザはビーム３１３を生成し、それは物体３１１から反射され、反射されたビーム３１４がセンサ３１６によって検出される。
【００１２】
３次元の物体３２０のレーザ走査も、図３の底部に示す。走査の起こり得る結果を、画像３３０および３４０にそれぞれ示す。例示的な反射画像３３０および３４０からわかるように、画像は、画素エリアに沿って分布する形状の反射レーザ線に対応する細い白線を除き、ほとんど空である。たとえば、画像３３０および３４０では、レーザ線をダウンロードするために必要な最小矩形の関心領域は、画素エリア全体とほぼ同じ高さの垂直サイズを有するものの、関連情報（線）を有する画素の割合は非常に少ない。
【００１３】
上述の例では、画像３３０は、画素アレイに沿って分布する形状の反射レーザ線に対応する細い白線（明るい線）を除き、ほとんど空である（暗い）。このような画像では、レーザ線をダウンロードするために必要な最小矩形のＲＯＩは、画素アレイ全体とほぼ同じ高さであるものの、関連情報を有する画素（反射線の画素）の割合は非常に少ない。
【発明の概要】
【課題を解決するための手段】
【００１４】
発明の概要
レーザ三角測量のいくつかの用途は、画素アレイにおけるその位置が、取り込まれた全画像において前もって知られている、或るプロファイルを検出することと、その形状および寸法が或る仕様を満たすことを確認することとからなる。そのような用途は、たとえば、ケーブル検査、もしくは、他のあらゆる種類の変形または劣化検出であってもよい。この場合、非矩形のＲＯＩの静的で演繹的な規定が、莫大な利益をもたらし得る。
【００１５】
一方、任意の形状を有する物体の３Ｄ再構成を目的とする他の用途が存在する。よって、ＲＯＩについての事前知識がない。また、それはフレームにより変化し得るため、それを各画像についてリアルタイムで計算することが必要とされる。
【００１６】
この発明の根底にある問題は、特にいくつかの用途では、画素エリア全体のうちのかなり小さい部分のみがダウンロードされる必要があり、また、この部分は必ずしも行全体を覆う矩形形状ではない、という観察に基づいている。さらに、関係データを含む部分は、経時変化する場合がある。
【００１７】
したがって、この発明の目的は、より効率的なやり方で画素エリアから画素を読出すことを可能にし、特に、関連情報を含む画素のより速いダウンロードを可能にするであろうアプローチを提供することである。この発明の別の目的は、関連情報を含む領域の自動検出を提供することである。
【００１８】
この発明は、ＣＭＯＳセンサに組込まれると、センサが、取得したすべての画像について適切なＲＯＩを計算し、そのＲＯＩを使用してそのような画像を読出すことを可能にし、このため、読出されるべきデータの量を最小限に抑え、それによりフレームレートを増加させる、アーキテクチャを提供する。
【００１９】
これは、独立請求項の主題によって達成される。
この発明の利点および実施形態は、従属請求項に従う。
【００２０】
この発明の特有のアプローチは、そのジオメトリが画素エリアにわたってランダムに規定され得る関心領域に含まれる画素のみを選択的にダウンロードできるようにすることにより、特に関心領域を自動的に決定することにより、画素エリアからの画像のダウンロードを加速することである。
【００２１】
この発明の一局面によれば、センサアレイの画素内の関心領域ＲＯＩを決定するための回路系が提供される。ＲＯＩを決定するための回路系は、第２の読出回路系よりも速く、センサアレイから画素を読出すための第１の読出回路系と、第１の読出回路系によって読出された画素に基づいてＲＯＩを決定するための処理部とを含む。
【００２２】
ＲＯＩとは、第２の読出回路系によってセンサアレイから読出されるべき１個以上の画素を含む、センサアレイ内のエリアである。
【００２３】
処理部は好ましくは、第１の読出回路系によって取得された画素値のうち、ＲＯＩに属する画素を、予め規定された条件に基づいて検出することにより、ＲＯＩを決定し、決定されたＲＯＩを第２の読出回路系に提供するように構成されている。一例として、レーザ三角測量用途などのために、処理部は、値が予め規定されたしきい値を越える画素を、ＲＯＩに属する画素として検出するための比較器を含んでいてもよい。ＲＯＩの決定は、センサアレイによって取り込まれた各フレームについて行なわれてもよい。
【００２４】
第１の読出回路系が電流モードで作動する場合、それは有益であり得る。たとえば、回路系はその場合、容量性メモリに格納された信号に基づく画素電流を処理部に提供するためのＰＭＯＳタイプのドライバトランジスタを含んでいてもよい。
【００２５】
ＲＯＩを決定するための回路系は電流比較器を含んでいてもよく、読出しは、センサアレイの画素の２行について並行して行なわれてもよい。この発明はこの構成に限定されず、一般に、読出しは、複数の行について並行して行なわれてもよい。
【００２６】
読出回路系は、それぞれの２行（または、より多くの行）の画素からの電流の合計を、その合計をしきい値電流と比較するように適合された比較器に提供する、１行ごとのドライバトランジスタにより、各列において提供されてもよい。
【００２７】
この発明の別の局面によれば、センサアレイの画素内の関心領域ＲＯＩを構成するための回路系であって、ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含み、前記回路系は、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、上に規定されたようにＲＯＩを決定するための回路系の処理部から提供された入力に従って、ＲＯＩ表示を前記画素のＲＯＩストレージ手段に書込むための制御手段とを含む、回路系が提供される。
【００２８】
この発明の別の局面によれば、センサアレイから、１個以上の画素を含む関心領域ＲＯＩを読出すための読出回路系であって、前記読出回路系は、センサによって検出された信号を画素ごとに格納するための信号ストレージ手段と、上述のようにＲＯＩを決定するための回路系から提供された入力に従って、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、読出されるべき少なくとも１個の画素を選択するための選択回路とを含み、選択回路は、画素が関心領域に属することを示すＲＯＩ表示を有する前記画素のみを読出すように構成されており、前記読出回路系はさらに、選択された画素の信号ストレージ手段を読出すための第２の読出回路を含む、回路系が提供される。
【００２９】
この発明のさらに別の局面によれば、センサアレイ（１００）の関心領域ＲＯＩを読出すためのセンサアレイ回路系が提供され、センサアレイ回路系は、関心領域を決定するための回路系と、決定されたＲＯＩを構成するための回路系と、構成されたＲＯＩから画素を読出すための回路系とを含む。
【００３０】
有利には、センサアレイ回路系はシフトレジスタを含み、シフトレジスタは、画素ライン内の前記画素に先行する別の画素のＲＯＩストレージ手段から信号を受信するための第１の入力と、ＲＯＩを決定するための回路系の処理ブロックによって提供された信号を受信するための第２の入力と、第１の入力または第２の入力がアクティブであるかどうかを制御するソース選択信号を受信するための制御入力と、制御入力が第１の入力を選択した場合には、受信された信号を、画素ライン内の前記画素に続く別の画素のＲＯＩストレージにシフトするための、および、第２の入力が選択された場合には、第２の入力で受信された信号を格納するための、出力とを含み、選択回路は、シフトレジスタから出力された信号に従って、読出されるべき画素を選択するように構成されている。
【００３１】
選択回路はまた、シフトレジスタから出力された信号に従って、読出されるべき画素のみを選択するように構成されてもよい。
【００３２】
たとえば、シフトレジスタはさらに、読出中にある画素がスキップされるべきであることを、予め規定された値によって示す、前記画素についてのバイパス表示を格納するためのバイパスストレージ手段と、バイパス表示に対応するバイパス信号を受信するための入力とを含み、シフトレジスタは、予め規定された値を有するバイパス信号を受信すると、その選択された入力からその出力に信号を転送するように構成されている。
【００３３】
この発明の別の局面によれば、センサアレイの画素内の関心領域ＲＯＩを決定するための方法であって、ＲＯＩは、第２の読出ステップにおいてセンサアレイから読出されるべき１個以上の画素を含み、前記方法は、１個の画素について行なわれる以下のステップを含み、以下のステップは、第２の読出ステップよりも速い、センサアレイからの画素の第１の読出ステップと、第１の読出ステップによって読出された画素がＲＯＩに属するか否かを、読出された画素値に基づいて決定するための処理ステップとを含む、方法が提供される。
【００３４】
この発明の別の局面によれば、センサアレイの画素内の関心領域ＲＯＩから画素を読出すための方法であって、ＲＯＩは１個以上の画素を含み、前記方法は、画素の第１の読出ステップとそれらの処理ステップとを含む、センサアレイにおけるすべての画素について上述のようにＲＯＩを決定するステップと、決定されたＲＯＩを識別する情報を格納するステップと、格納された情報に基づいて、格納された情報によって識別されたＲＯＩに属する画素のみを読出すための第２の読出ステップとを含む、方法が提供される。
【００３５】
第１の読出ステップと、処理ステップと、格納するステップとは、１つの画素ラインについて少なくとも部分的に並行して行なわれる。
【００３６】
この発明の上述のならびに他の目的および特徴は、添付図面とともに与えられた以下の説明および好ましい実施形態から、より明らかとなるであろう。
【図面の簡単な説明】
【００３７】
【図１】ＣＭＯＳ画像センサについてのブロック図である。
【図２】２つの関心領域を含む画像センサと、空の行をスキップする読出プロセスとの例を示す概略図である。
【図３】レーザ三角測量センサと、反射画像の対応例とを示す概略図である。
【図４】この発明に従ったプロセスと比較した、先行技術のセンサ読出プロセスを示す概略図である。
【図５】５トランジスタ画素アーキテクチャの一例を示す回路図である。
【図６】センサアレイ全体についての１行ずつの読出しおよび露出の時間図を示す概略図である。
【図７】この発明の一実施形態に従って修正された図５の５トランジスタ画素アーキテクチャを示す回路図である。
【図８】各列について関心領域を連続的にプログラミングするステップを示す概略図である。
【図９】関心領域についての読出プロセスのステップを示す概略図である。
【図１０】この発明の一実施形態に従った露出および読出しと比較した、先行技術の露出および１行ずつの読出しの時間図を示す概略図である。
【図１１】この発明の別の実施形態に従った、修正された画素アーキテクチャの一例を示す回路図である。
【図１２】関心領域が複数の場合の、伝搬を用いる選択を示す概略図である。
【図１３】この発明の別の実施形態に従って修正された図５の５トランジスタ画素アーキテクチャを示す回路図である。
【図１４】この発明のさらに別の実施形態に従って修正された図５の５トランジスタ画素アーキテクチャを示す回路図である。
【図１５】ＲＯＩサイズが列ごとに調節可能である例示的な一実施形態についての、ＲＯＩプログラミングのステップを示す概略図である。
【図１６】ＲＯＩサイズが列ごとに調節可能である例示的な一実施形態についての、ＲＯＩから読出すステップを示す概略図である。
【図１７】センサエリア内の関心領域の構成を示すフロー図である。
【図１８】センサエリア内の関心領域の読出しを示すフロー図である。
【図１９】自動ＲＯＩ検出機能が設けられた例示的なＣＭＯＳセンサのブロック図である。
【図２０】レーザ三角測量用途用のセンサによって取り込まれた画像の一例である。
【図２１】デジタル列並行読出チャネルの一例のブロック図である。
【図２２】自動ＲＯＩ決定を可能にする、修正された５Ｔ画素アーキテクチャを示す回路図である。
【図２３】周知の読出アプローチにおける、およびこの発明の一実施形態に従った、センサ読出時間を概略的に示す時間図である。
【図２４】例示的な高速読出チャネルの回路図である。
【図２５】３Ｄレーザ三角測量用途にとって特に好適な、複数行処理を用いる高速読出チャネルの一例の回路図である。
【図２６】１つのセンサアレイ列内のパイプライン化されたＲＯＩ決定を示す概略図である。
【図２７】ＲＯＩ決定および格納に関連する動作をパイプライン化する可能性を示す時間図である。
【図２８】単純化された画素選択を用いる画素アーキテクチャの別の例を示す回路図である。
【図２９】列ごとに複数のＲＯＩをサポートする画素アーキテクチャの一例を示す回路図である。
【図３０】図２９のアーキテクチャについてのＲＯＩ構成および読出しのステップを示す概略図である。
【図３１】この発明の一実施形態に従ったＲＯＩ決定を示すフロー図である。
【発明を実施するための形態】
【００３８】
発明の詳細な説明
この発明は、そのジオメトリがエリアにわたってランダムに規定され得る関心領域に含まれる画素のみを選択的にダウンロードすることを可能にする、ＣＭＯＳ画像センサからの画素の読出しを可能にする。このアプローチは、所望の画素のみをダウンロードし、このため読出手順を加速することによって、より高い効率という利点を有する。これは、関心領域が、画素エリアの複数の全体行である矩形形状を有さなければならなかった先行技術とは対照的である。
【００３９】
これを達成するために、この発明は、ＲＯＩプログラミング回路系およびＲＯＩ読出回路系、ＲＯＩプログラミングおよびＲＯＩ読出しのための対応する方法、ならびに、ＲＯＩプログラミングおよびＲＯＩ読出しを使用する機器を提供する。
【００４０】
特に、センサアレイ内の関心領域ＲＯＩを構成するための回路系は、ＲＯＩ表示を格納するためのＲＯＩストレージ手段７３０と、ＲＯＩ表示を画素のＲＯＩストレージ手段に書込むための制御手段８３０とを含む。したがって、ＲＯＩ画素と非ＲＯＩ画素との区別を構成することが可能である。
【００４１】
ＲＯＩという用語は、センサアレイから読出されるべき１個以上の画素を含むエリアを指す。センサアレイによって取り込まれた画像全体のうちの一部のみが関連している、すなわち情報または新情報を含んでいる用途にとって、ＲＯＩを規定することは有利である。特に、この発明は、速度を制限する要因が、画像センサから画素データをダウンロードするために必要とされる時間である、レーザ三角測量に基づく３次元（３Ｄ）撮像などの用途に特に関連している。先行技術で存在するような矩形の関心領域に対する制限は、それが莫大な量の無用の画素をダウンロードすることを暗示するため、極めて非効率的になる。対照的に、この発明は、任意の形状を有する１つまたは複数の関心領域を規定すること、および、これらの画素のみをダウンロードすることを可能にして、エリア全体および電力消費を最適化しつつ、センサ速度を最大化することを可能にする。
【００４２】
ＲＯＩ表示は、ある画素がセンサアレイの関心領域に属するか否かを指定する。この表示は、センサアレイの読出手順で使用されてもよい。
【００４３】
したがって、センサアレイから関心領域を読出すための読出回路系は、画素センサによって検出された信号を画素ごとに格納するための信号ストレージと、加えて、ＲＯＩ表示を格納するための上述のようなＲＯＩストレージ手段とを含む。読出回路系はさらに、読出されるべき少なくとも１個の画素を選択するための選択回路（行選択回路）を含み、選択回路は、画素が関心領域に属することを示すＲＯＩ表示を有する前記画素のみを読出すように構成されている。読出回路系は最後に、選択された画素の信号ストレージを読出すための、すなわち、感知された画素の値を読むための読出回路を含む。
【００４４】
なお、行と列とは交換されてもよい。たとえば、選択は列ベースで行なわれてもよく、読出は行ベースで行なわれてもよい。
【００４５】
この発明に基づくと、各々が１つまたはいくつかの画素を含む１つまたは複数の関心領域を、画素の各列について規定することが可能である。関心領域の位置は、任意のやり方で列により変化してもよい。これを達成するために、この発明の一実施形態によれば、画素設計、関心領域をプログラミングするプロセス、および関心領域を読出すためのプロセスが、以下に説明されるように提供される。しかしながら、この発明のいくつかの実施形態は、関心領域の完全なスケーラビリティを必ずしも使用しない、ということに留意されたい。たとえば、この発明の一実施形態によれば、列ごとのＲＯＩのサイズが、画像の全列について等しい。以下に示すように、そのような構成は依然として、三角測量などのいくつかの用途にとって十分なスケーラビリティを提供しており、また、完全なフレキシビリティよりも実現がより簡単である。
【００４６】
先行技術およびこの発明に従った、画素エリアからの画素の読出しの比較を、図４に示す。
【００４７】
図４は、４６×４６個の画素というサイズを有する画素エリア４００Ａの一例を示す。画素エリアは、関連情報４１０（「情報を有する画素」）を含む。先行技術によれば、関連情報４１０は画素エリア全体にわたって垂直に広がっているため、関心領域４２０は、センサアレイの画素エリア４００Ａ全体によって形成される。ダウンロードされた画素４００Ｂによって示すように、ダウンロードプロセスは１行ずつ行なわれ、４６行すべてが順次ダウンロードされることになっている。これは、ダウンロードのための総時間４６×Ｔｒｏｗに対応する。ここで、Ｔｒｏｗは、単一のライン（行）をダウンロードする（読出す）ことにより費やされた時間間隔を表わす。この例からわかるように、先行技術に従って作動すると、関連する画素４１０の数は３×４４であり、それは１３２個の画素に等しい。しかしながら、先行技術の関心領域のスケーラビリティは画素エリアの行全体に制限されているため、この特定の例では、すべての行をダウンロードしなければならない。具体的には、１３２個の関連する画素に加えて、さらに４６×４６−１３２＝１９８４個の画素を無駄にダウンロードしなければならない。
【００４８】
図４の右側部分は、この発明の一実施形態に従った関心領域の画素のダウンロードを示す。特に、画素エリア４００Ｃは、画素エリア４００Ａと同じ、４６×４６個の画素というサイズを有する。関連情報を含む所望の画素も、以前の例における画素４１０に対応しており、図面では、３本の対角線に対応する３ヶ所に斜線および影をつけることによって区別されている。ダウンロード手順を加速するために、および無用の画素をすべてダウンロードすることを避けるために、各列ｉ＝１、２、…、４６は、対応するそれぞれの関心領域ＲＯＩ＃ｉ＝ＲＯＩ＃１、ＲＯＩ＃２、…ＲＯＩ＃４４を規定しており、それらのうちの最初の３つを参照番号４３１、４３２および４３３によって標示する。この例での列ＲＯＩ４３１、４３２、４３３は各々、３個の画素を含む。したがって、関心領域の個々の部分を規定し、それらを順次ダウンロードすることが可能である。特に、第１の部分は、列内におけるその位置にかかわらず、列の各々における第１の選択された画素によって形成される。このため、第１の部分は、ＲＯＩの画素４１０の３本の対角線のうちの第１の対角線によって、すなわち、列の各々においてＲＯＩに属する第１の画素によって形成される。
【００４９】
このように、画素エリア４００Ｃの下に見られるような関心領域を読むための時間、エリアにおけるすべての選択された画素のダウンロードの時間は、３×Ｔｒｏｗ未満まで減少し、それは、１３２個の画素をダウンロードするために必要な時間に等しい。これは、先行技術と比較した、センサの最大フレームレートの改善度が、４６：３＝１５．３よりも大きいことを表わす。したがって、この特定の例では、１５．３倍加速することが可能である。なお、この「改善度」は、センサの行の数に比例して増大する。たとえば、機械映像用途では、行カウントが約１０００であるセンサを使用することが非常に典型的である。３個の画素分の厚さを有する対角線といった同様の関心領域が仮定される場合、１０２４行を有する画素エリアについての改善度は、先行技術の速度のほぼ１０２４：３＝３４１．３倍となるであろう。
【００５０】
なお、列内における「第１の」または「第２の」画素といった用語は、センサアレイの上部から１番目または２番目の画素を指しており、典型的には、センサアレイの上部は、ダウンロード（読出し）の開始によって定められる。しかしながら、上述のように、列と行との構造は交換されてもよく、その場合、ある行における第１のＲＯＩ画素は、典型的には左側である読出しの開始から１番目のＲＯＩ画素となるであろう。しかしながら、アレイの底部または右側から読出しを開始するセンサ制御も想像できることを述べておく。また、上部、底部、左、右という用語は相対的である。しかしながら、通常それらは、取り込まれるべき像の位置に対するセンサアレイを指す。
【００５１】
この発明の上述の実施形態に従った読出制御が第１の画素行についての読出信号を発すると、第１の画素行は、各列ｉについての関心領域ＲＯＩ＃ｉにおける第１の画素を含み、第２の画素行は、各列ｉについての関心領域ＲＯＩ＃ｉにおける第２の画素を含む、というようになっている。このプロセスは、すべての列の関心領域ＲＯＩ＃ｉにおける最後の画素が読出されるまで、同様に続く。読出しの結果を、図４の右側底部に示す。それは、各々４４個の画素を有する３本の線からなる。
【００５２】
関心領域のみを読むことによってこの改善を達成するために、この発明の一実施形態によれば、修正された画素構造が提供される。特に、図５は、先行技術で通常採用されるような、５つのトランジスタ（５Ｔ）とピンドフォトダイオードとに基づく画素アーキテクチャの簡略化された概略回路図を示す。画素回路５００は、ピンドフォトダイオード（pinned photodiode：ＰＰＤ）と、５つの金属酸化膜半導体（metal oxide semi-conductor：ＭＯＳ）トランジスタと、浮動拡散（floating diffusion：ＦＤ）ノードとを含む。画素は、制御信号ＡＢ、ＴＲＦ、ＲＳＴおよびＳＥＬによって駆動される。たとえば、信号ＴＲＦは転送パルスを、信号ＲＳＴはリセットパルスを、パルスＳＥＬは選択パルスを画素に供給する。
【００５３】
画素は、この例ではピンドフォトダイオードであるフォトセンサＰＰＤなどのそれぞれの画素受光素子に光が達するのに応答して、センサアレイによって取り込まれた画像の１個の画素を表わす電荷を生成して収集する。露出、すなわち画像取得時間（感知時間）の間、ピンドフォトダイオードに当たる光が吸収されて自由電子を生成し、それらはピンドフォトダイオードで収集される。
【００５４】
露出時間の終了間際に、ピンドフォトダイオードにおける光生成電子は浮動拡散ノードＦＤに転送され、浮動拡散キャパシタ端で電圧に変換される。適切な画素を選択し、選択された画素に、特に浮動ノードＦＤに格納された電荷を「ダウンロード」するために、画素に格納された電荷が、信号ＳＥＬによって供給された（行）選択トランジスタを使用することによって読出されてもよい。
【００５５】
浮動ノードＦＤを予め充電し、フォトセンサＰＰＤを枯渇させるために、トランジスタは導電状態に置かれる。積分期間中にフォトセンサＰＰＤが電荷を蓄積できるようにするために、信号ＴＲＦを用いて、対応するトランジスタが非導電状態に置かれる。積分期間中、或る画素における強い光が隣接する画素に達することにより生じる電荷の過剰を回避するために、信号ＡＢが対応するトランジスタに印加される。積分がいったん終了すると、ＦＤに格納された信号は１行ずつ読出される。１行を読出した後で、そのような行の画素はリセットされ、リセット信号ＲＳＴも読出され、元の信号から減じられる。これは、リセットノイズのシステマティック部分の除去を可能にする。上述のプロセスは、画像のすべての行について繰り返される。
【００５６】
したがって、画素信号に対応する電圧は、画素が読出されるまで、浮動拡散ノード（たとえば、キャパシタ）に格納されたままとなる。読出すプロセスでは、浮動拡散ノードにおける電圧が、画素内ソースフォロワを介して、および、データ列ラインと読出チャネル１０５の一部である電流源ＩＣＳとに画素を接続する選択スイッチＳＥＬを用いた選択の制御下で、ダウンロードされる。画素を動作させるための上述の制御信号ＡＢ、ＴＲＦ、ＲＳＴおよびＳＥＬは、行選択回路１０１によって生成される。
【００５７】
図６は、図５を参照して上に例示されたように画素を使用して行なわれ得る、露出および１行ずつの読出しの一例を示す時間図を示す。特に、図６は、センサエリアのすべての画素において画像取得が同時に行なわれるグローバルシャッターセンサを仮定している。これは、「露出時間」と標示され、並行して行なわれる４６行である行＃ｉ（ｉ＝１、２、…、４６）によって示される。しかしながら、画素を読出すプロセスは依然として、それぞれの行におけるすべての画素についてＳＥＬ制御信号（選択信号）を起動することにより、１行ごとに行なわれる。このプロセスは、センサにおいてプログラミングされた関心領域に含まれるすべての行について繰り返される。したがって、図６からわかるように、「センサ読出（ｒ／ｏ）時間」は４６×Ｔｒｏｗである。
【００５８】
読出時間を短くするために、上述のように、ストレージ手段が、画素が関心領域に属するかどうかという情報を格納するために、画素ごとに提供される。そして、ＲＯＩストレージをプログラミングするための回路系および方法、ならびに、ＲＯＩを読出すための回路系および方法が提供される。
【００５９】
図７は、この発明の一実施形態に従った画素回路の一例を示す。図５を参照して上述された画素５００に加えて、図７の回路は、選択信号ＳＥＬの印加の修正された制御を含む。
【００６０】
図５を参照して説明した例では、行選択回路によって生成された選択信号は、ある行における画素がすべて並行して読まれるように、それらの全画素についての行選択トランジスタに直接印加される。すなわち、拡散ノードを閉じる、そこに格納された電圧は、各列ライン（ＯＵＴ）の底部の（一方端の）電流源ＩＣＳを使用して、読出チャネルが並列にダウンロードされる。図７の例は基本的に同様に作動するが、加えて、行選択トランジスタＳＷへの選択信号の印加が、追加の論理モジュール７１０によって制御される。このモジュールは、選択信号が、画素対１ビットメモリレジスタに格納されたフラグによって識別される関心領域に属する画素にのみ印加されるように設計されている。メモリは、各画素について個々に設定される。したがって、あらゆるランダムな形状を有する任意の関心領域を規定し、そのような関心領域に含まれる画素のみをダウンロードすることが可能である。
【００６１】
詳細には、図７の例示的な制御モジュール７１０は、１ビットメモリ７３０と、シフトレジスタ７２０と、ＡＮＤゲート７４０とを含む。
【００６２】
ＡＮＤゲート７４０は、選択信号ＳＥＬと、シフトレジスタ７２０からの出力信号とを、入力として有する。シフトレジスタ７２０からの出力信号は、画素が関心領域に属するか否かを示す。したがって、選択トランジスタＴｓｅｌは、選択信号がアクティブである場合、および画素が関心領域に属する場合にのみ、オンに切替えられる。これは、関心領域に属する画素のみの読出しを可能にする。
【００６３】
シフトレジスタ７２０は、列における前の画素から信号を受信するための入力（Ｉｎ１）と、１ビットメモリ７３０からの入力（Ｉｎ２）とを有する。シフトレジスタ７２０はさらに、クロック信号ＣＬＫ＿Ｓ用の入力と、クロック信号ＣＬＫ＿Ｒ用の入力とを有する。クロック信号ＣＬＫ＿Ｓは、次の画素へのＲＯＩ表示値のシフトを制御する（シフトについてのタイミングを提供する）。クロック信号ＣＬＫ＿Ｒは、入力Ｉｎ２における１ビットメモリの内容のサンプリングを制御する（サンプリングについてのタイミングを提供する）。これは、アレイのすべての画素についてグローバルに行なわれる。また、シフトレジスタ７２０は、画素がＲＯＩに属する場合には第１の値を出力し、画素がＲＯＩに属さない場合には第１の値とは異なる第２の値を出力する、出力（ｏｕｔ）を含む。第１の値は論理「１」、第２の値は論理「０」であってもよく、またはその逆であってもよい。出力された信号は、上述のようにＡＮＤゲート７４０に入力されてもよい。加えて、それは、列における次の画素に出力されてもよい。
【００６４】
１ビットメモリ７３０は、書込データライン８４０からの信号を１ビットメモリ７３０に書込むための、書込データラインからの入力を有する。また、１ビットメモリ７３０は、メモリへの書込みを制御する（書込みについてのタイミングを提供する）ＲＯＩ＿ｗｒｉｔｅ信号を入力するための入力を有する。１ビットメモリ７３０はさらに、格納された値をシフトレジスタに出力するための（シフトレジスタによって読出すための）、シフトレジスタに接続された出力を有する。
【００６５】
以下に、図７を参照して説明した画素回路の動作を説明する。
なお、画素アーキテクチャを使用した、またはこの発明に従って規定された画像センサにおける画像取得は、先行技術と同様に作動してもよい。さらに、この発明は、たとえばピンドフォトダイオードもしくはＮ／ＰまたはＰ／Ｎタイプを有する画素といったトポロジにかかわらず、ならびに、３トランジスタ（３Ｔ）、４トランジスタ（４Ｔ）、および５トランジスタ（５Ｔ）などといったトランジスタの数にかかわらず、あらゆるＣＭＯＳ画素に適用可能である。画素アーキテクチャに関し、この発明によれば、その残りのアーキテクチャに関係なく、選択制御手段が画素に追加される。
【００６６】
画像センサを読出すための動作は、２つのステップ、すなわち、
・関心領域の構成（プログラミング）と、
・関心領域読出しとを含む。
【００６７】
関心領域の規定の第１のステップは、関心領域のプログラミング、または関心領域の設定（規定）とも呼ばれてもよい。
【００６８】
図７を見てわかるように、この実施形態におけるＲＯＩストレージ手段は、画素ごとに提供され、制御手段からＲＯＩ書込信号（ＲＯＩ＿ｗｒｉｔｅ）を受信するための入力とＲＯＩ構成信号を受信するための入力（Ｉｎ）とを有する、１ビットメモリ７３０である。制御手段７１０は、ＲＯＩ書込信号（ＲＯＩ＿ｗｒｉｔｅ）を生成するための選択回路８２０と、ＲＯＩ構成信号を生成するためのＲＯＩプログラミング回路８３０とを含む。ＲＯＩストレージ手段７３０は、ＲＯＩ書込信号（ＲＯＩ＿ｗｒｉｔｅ）を受信すると、ＲＯＩ構成信号値を格納する。このように関心領域は「プログラミングされる」。
【００６９】
この発明の一実施形態に従った関心領域プログラミングの段階的な一例を、図８に示す。この例では、関心領域は、各列について読出されるべき第１の画素の１ビットメモリ７３０に論理値「１」を書込むことによってプログラミングされる。したがって、画像センサの各列について別々に特定された関心領域における第１の画素の１ビットメモリ７３０に、論理値「１」が書込まれる。次に、画像センサの各対応列における画素の残りについて、１ビットメモリ７３０は論理値「０」に設定される。
【００７０】
この説明では、関心領域に含まれる画素は、それらを画像アレイの残りの画素と区別するために、「関心領域画素」または「ＲＯＩ画素」と表記される。同様に、センサ列について、最初に読出され、通常（ＲＯＩ内で）最も小さい行インデックスを有するセンサ行に属するＲＯＩ画素を識別するために、「第１の関心領域画素」または「第１のＲＯＩ画素」という用語が採用されるであろう。
【００７１】
関心領域のセットアップ（プログラミング）は、初期センサ構成段階で有利に行なわれてもよく、関心領域の規定を更新する必要があるたびに、たとえばモニタリングされる物体またはその場所を変更した後に繰り返されてもよい。
【００７２】
ＲＯＩプログラミングは好ましくは１行ずつ順次行なわれ、少なくとも１個のＲＯＩ画素を含む画像エリアにおける第１の行で始まり、少なくとも１個のＲＯＩ画素を含む画像エリアの最後の行で終わる。
【００７３】
図８の部分（ａ）は、センサエリアにおける画素の１ビットメモリが空である（もしくは、もはや有効でない、または再プログラミングされるように指示されたいくつかの値を含む）、ＲＯＩプログラミングの前の初期状態を示す。この例では、センサアレイは、関心領域が３個の画素分の幅の対角線である、１０×１０個の画素アレイである。
【００７４】
画素エリア８１０は、画像センサの画素を表わす。対角線における影付きの画素は、関連情報を含み、このため関心領域を形成する、画像センサの画素を表わす。行選択回路８２０は行を選択し、それらの画素にそれが書込まれることになっている。ＲＯＩプログラミング回路８３０は、データラインベクトルを画素エリア列に書込むように構成されている。特に、ＲＯＩプログラミング回路８３０は、論理値をそれぞれの画素の１ビットメモリ７３０に書込むように構成されている。
【００７５】
図８の部分（ｂ）は、ＲＯＩプログラミングの第１のステップを示す。したがって、ＲＯＩ書込回路８３０を、ＲＯＩの第１の画像センサ行である行＃１におけるＲＯＩ画素を含む列と接続する、センサアレイの列方向のラインである「ｗｒｉｔｅ＿ｄａｔａ＿ｌｉｎｅ」に、論理値「１」が書込まれる。なお、「行＃１」という用語は、関心領域の少なくとも１個の画素を含む第１の行を表わす。行＃１に先行する他の行については、すなわち、関心領域に属さない、画像センサの始めの行については、初期書込シーケンスは単に、これらの行におけるすべての画素のメモリ素子に論理値「０」を書込むように機能する。デフォルトにより、すべてのメモリ素子が、グローバル初期化手順といった別の異なる手順を使用することによって論理値「０」に初期化された場合、そのような書込みは必要ないであろう。しかしながら、いかなる場合も、第１の初期化ステップを行なうことが好ましい。次に、「書込データライン」のすべてのビットに「０」を書込み、すべての行についてＲＯＩ＿ｗｒｉｔｅ信号を同時に起動することにより、初期化が行なわれる。一般に、「行＃ｉ」（ｉは１からＮまでの整数、Ｎは関心領域に含まれる行の数）という用語は、単数または複数の関心領域内のｉ番目の行を表わす。各列の行＃１の画素に書込まれた論理値「１」とは別に、右側にあるデータラインの列ラインの残りは、図８の例における関心領域の第１の行に対応する論理値「０」に設定される。書込み用のシーケンスは、図８の部分（ｂ）における右側にあるデータラインの横に示すデータラインベクトル８４０によって示される。
【００７６】
図８の部分（ｃ）は、ＲＯＩプログラミングの第２のステップを示す。行選択回路８２０は、行＃１における画素のために、信号「ＲＯＩ＿ｗｒｉｔｅ」８４１という信号を起動する。この信号は、ＲＯＩが書込まれることになっている１ビットメモリの画素へのラインを選択する。したがって、行＃１における画素のそれぞれの１ビットメモリ７３０は、それらの対応する書込データライン８４０にある論理値を格納する。この場合、行＃１のＲＯＩ画素については「１」、行＃１の残りの画素については「０」である、そのような論理値は、行＃１の各列について、１ビットメモリ７３０の１ビットメモリブロック（ｏｕｔ）端子の出力で設定され、新しいＲＯＩ書込（プログラミング）サイクルが行なわれるまで設定されたままとなる。これは、図８の部分（ｃ）において、その行におけるＲＯＩの形状に対応する論理値を有する、画像アレイセンサ１ビットメモリフィールドの第１のライン行＃１によって示される。
【００７７】
図８の部分（ｄ）は、関心領域プログラミングの第３のステップを示す。したがって、列ラインである「書込データライン」８４０における論理値は、行＃２（ＲＯＩに属する第１の画素を含む、画像センサ内の第２の行）における第１のＲＯＩ画素を含む列が論理値「１」を有し、行＃２の残りの列が論理値「０」を有するように更新される。
【００７８】
図８の部分（ｅ）は、行選択回路８２０が、第２の行である行＃２のために信号「ＲＯＩ＿ｗｒｉｔｅ」８４２を起動する、ＲＯＩプログラミングの第４のステップを示す。したがって、第２の行における画素のすべての１ビットメモリブロックは、書込データライン８４０からのそれらのそれぞれの値を、それらのそれぞれの１ビットメモリ７３０にラッチする。
【００７９】
次に、行＃１および行＃２について説明された上述のステップが、第１のＲＯＩ画素を含む最後の画素行が書込まれるまで、１行ずつ順次繰り返される。この最終段階を、図８の部分（ｆ）に示す。これは、行選択回路８２０が、信号「ＲＯＩ＿ｗｒｉｔｅ」８４３によって、最後の行である行＃１０への書込みを起動するステップ２０に対応する。したがって、書込データライン８４０からの値が、第１のＲＯＩ画素を含む最後の行に、特に、最後の行を形成する画素の１ビットメモリに書込まれる。この時点で、ＲＯＩプログラミングプロセスは終了する。図８の部分（ｆ）における、結果として生じるプログラミングされたアレイ８１０を見てわかるように、この例におけるＲＯＩは、各列において、関心領域に属する画素を含む第１の行を特定することによって規定される。この特定は、対応する画素の１ビットメモリを論理値「１」に設定し、残りの列画素を（それらがＲＯＩに属していても）「０」に設定することにより、行なわれる。
【００８０】
要約すると、この発明によれば、センサアレイ８１０の画素内の関心領域ＲＯＩを構成するための方法が提供される。上述のように、ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含む。この方法は、ＲＯＩ書込信号を生成し、生成されたＲＯＩ書込信号を画素に提供するステップと、ＲＯＩ書込信号を受信すると、ある画素がセンサアレイの関心領域の第１のＲＯＩ画素であるか否かというＲＯＩ表示を、画素のＲＯＩストレージ手段７３０に書込むステップとを含む。
【００８１】
なお、この実施形態によれば、図８の部分（ｆ）の、結果として生じるプログラミングされたＲＯＩは、それぞれのセンサアレイ画素のＲＯＩストレージの内容を示す。特に、各列において、ＲＯＩに属する第１の画素は、その画素がＲＯＩに属するという表示を格納するＲＯＩストレージを有する。この場合、ＲＯＩに属するものの、ＲＯＩに属する列において１番目ではない画素を含む、他のすべてのセンサアレイ画素は、「０」に設定される。
【００８２】
以下に、画像センサからの関心領域画素の例示的な読出しを説明する。読出プロセスを、図９に段階的に示す。ＲＯＩプログラミングが完了すると、すべてのセンサ列の第１のＲＯＩ画素は、それらのそれぞれの１ビットメモリ素子に格納された論理値「１」を有し、一方、画素の残りのメモリは、論理値「０」を有するはずである。ＲＯＩのこの規定で、センサ読出プロセスが始まり、それに従って、関心領域に属する画素のみが読出される。初期状態を、図９の部分（ａ）に示す。それは、図８の部分（ｆ）に示す状態に対応しているが、画像アレイにおけるいくつかの画素の残りの１ビットメモリ７３０におけるゼロが示されていない。行選択回路９２０は、行選択信号ＳＥＬを含む読出信号（ｒ／ｏ信号）を生成する。読出回路９１０は、関心領域の位置で、画像センサにおける画素の値を読出す。
【００８３】
図９の部分（ｂ）は、関心領域から画像アレイの画素値を読出す第１のステップを示す。１ビットメモリブロックの出力（７３０の「ｏｕｔ」）でのデータが、シフトレジスタ７２０の入力「Ｉｎ２」によってサンプリングされる。これは、それぞれの画素のシフトレジスタブロック７２０のＩｎ２入力を制御するグローバル信号ＣＬＫ＿Ｒにパルスを印加した後で、アレイにおけるすべての画素について並行して行なわれる。図９の部分（ｂ）からわかるように、すべての行が行選択回路９２０によって選択される。これに応じて、論理値「１」で印付けられた画素アレイ９００の対角線上の画素の値に対応する関心領域の第１の行である行＃１が、読出される。
【００８４】
図９の部分（ｃ）に示す第２のステップでは、関心領域の第１のラインである行＃１が読まれ、行選択回路９２０は、画素を読出すために使用される通常の信号を起動するが、読出プロセスが１行ずつ行なわれる先行技術とは異なり、この場合、それらはアレイ全体に印加される。図７に示す画素ごとの論理により、ＦＤノードに格納された画素電圧のダウンロードを起動するＳＥＬ制御信号は、図８のステップ２０に対応するＲＯＩプログラミングプロセスの終わりにそれらの１ビットメモリに論理値「１」を格納した第１の関心領域画素にのみ達する。このプロセスは、第１のＲＯＩ画素の、それらの行数に関するダウンロードをトリガする。
【００８５】
次のステップとして、ＣＬＫ＿Ｓパルスが、すべての画素のシフトレジスタ７２０に並行して印加される。これは、第１の関心領域画素の素子７３０の１ビットメモリに格納された論理「１」の、第１の行の下の行における画素の１ビット素子へのシフトを生成する。また、これに代えて、シフトは、第１のＲＯＩ画素の上の行における画素へと行なわれてもよい。これを、図９の部分（ｃ）に示す。これら２つのステップは、第２の行である行＃２が読出回路９１０によって読まれる図９の部分（ｄ）と、シフトレジスタが値を関心領域の次の行にシフトする図９の部分（ｅ）とに示すように繰り返される。図９の部分（ｆ）は、関心領域ＲＯＩ＃１、ＲＯＩ＃２、ＲＯＩ＃３の３つのライン（行）がすべて読まれ、読出プロセスが終了する最終段階を示す。
【００８６】
図１０は、先行技術に従った、およびこの発明の上述の実施形態に従った、関心領域を読出すために必要な時間を比較する。特に、図１０は、センサ露出およびＲＯＩ読出しの時間図を比較する。従来技術では、読出しは１行ずつ局所的に行なわれるが、この発明では、読出制御信号も、露出信号と同様にグローバルであってもよい。ＣＬＫ＿Ｓ信号の助けにより、画素は選択的にダウンロードされる。図１０の下部を見てわかるように、関心領域についての読出時間は、３行のダウンロードに対応する。図１０の上部に示す先行技術に対する残り時間は、時間節約１０１０を表わす。
【００８７】
したがって、この発明の上述の実施形態に従った、センサアレイから関心領域を読出すための読出回路系は、センサによって（上述の例ではＰＰＤによって）検出された信号を画素ごとに格納するための信号ストレージ手段（上述の例ではＦＤノードに対応）を含む。それはさらに、ある画素がセンサアレイの列の第１の画素かどうかというＲＯＩ表示を格納するためのＲＯＩストレージ手段を含む。さらに、選択回路は、読出されるべき少なくとも１個の画素を選択するように機能し、選択回路は、関心領域に属する画素のみを読出すように構成されており、読出回路は、選択された画素の信号ストレージ手段を読出すように機能する。
【００８８】
なお、上述の例ではＲＯＩが各列からの少なくとも１個の画素を含むが、これは必ずしもあてはまるとは限らない。ＲＯＩは任意の形状を有していてもよく、いくつかの列は必ずしもＲＯＩに属する必要はない。これを達成するために、ＲＯＩに属さないと判断された列は、読出しおよび／またはＲＯＩプログラミングプロセスについてオフに切替えられ（除外され）てもよい。なお、この例におけるＲＯＩストレージ手段は、関心領域に属するセンサアレイのそれぞれの列内で１番目の画素のみについて、論理「１」を格納する。図８および図９の例は、各列で３個の画素と同じ幅を有するＲＯＩを示す。特に三角測量などの用途については、すべての列で同じ幅を有するＲＯＩが一般的である。これは、各列における第１のＲＯＩ画素のＲＯＩストレージメモリを読出すこと、および次に、像全体にとって共通であり、シフトレジスタが各列における画素の必要数を読出すことを確実にするカウンタを採用することのみを必要とする、ＲＯＩプログラミングおよび読出回路の特に有利な実現化例を可能にする。
【００８９】
また、これに代えて、この発明の別の実施形態によれば、カウンタは列ごとに提供されてもよい。これは、ＲＯＩ形状の任意の構成を可能にする。
【００９０】
さらに、これに代えて、ＲＯＩストレージ手段は、ＲＯＩに属する画素のうち、第１の画素だけでなくすべての画素について、論理「１」を格納してもよい。そのような場合、図７に示すようなアーキテクチャは、シフトレジスタを必要としないであろう。また、そのアーキテクチャは、選択トランジスタを制御するＲＯＩストレージ手段により、図５のアーキテクチャとは基本的に異なるであろう。しかしながら、そのような実現化例は、読出しのかなり高度の複雑性および動作の減速をもたらすであろう、ということに留意されたい。したがって、列における第１のＲＯＩ画素の格納、および（列ごとまたは画像ごとの）カウンタの提供は、好ましい解決策である。
【００９１】
図１５は、（列ごとの画素数での）ＲＯＩサイズが列により変化し得る、上述の実施形態に従ったプログラミングされたＲＯＩを示す。そのような場合、ＲＯＩプログラミングは、図８を参照して上述したようなＲＯＩプログラミングに非常に類似したやり方で作動する。なぜなら、それぞれの列ごとの第１のＲＯＩ画素は同じままであるためである。しかしながら、画素が関心領域における列内の第１の画素かどうかについての情報をＲＯＩストレージ手段７３０、１１３０、１３４０、１４４０に格納することに加えて、列ごとのカウント値も適切な値に設定される。図１５の例では、そのような値は、第１、第９および第１０の列については値０（または、カウントの開始に依存して１）、第２および第６〜第８の列については値１（または２）、第３〜第５の列については値２（または３）であろう。これは、列ごとにカウンタを１つ含むＲＯＩサイズ回路１６１０に入力された「１２３３３２２２１１」という値によって示される。なお、この例では、ＲＯＩサイズ回路は別に描かれているが、実際の実現化例では、それはＲＯＩプログラミング回路および／またはＲＯＩ読出回路の一部であってもよい。
【００９２】
これに応じて、図１６は、図１５の例に従ってプログラミングされたような可変サイズのＲＯＩの読出しを概略的に示す。この読出プロセスも、図９を参照して説明したような読出プロセスと類似している。しかしながら、読出速度は、ＲＯＩの列中のＲＯＩの最大垂直サイズによって制限される。したがって、最大サイズ列ＲＯＩのすべての行において情報画素を含んでいない他の列の部分に、ダミー画素が挿入される（読出しは行なわれないが、時間は費やされる）。図１６は、読出しの第５のステップを示す。特に、すべての行が選択され、そして、すべての列が実際に３つのＲＯＩ行をすべて含むとは限らない場合でさえ、ＲＯＩを読出すのに３×Ｔｒｏｗかかる。図１６を見てわかるように、各列のＲＯＩにおける第１の画素はすでに読出され、読出回路の最も幅広い底部ラインに対応している。ＲＯＩ値は、各列のＲＯＩにおける第２の画素にシフトされたが、これは、列のＲＯＩに２行以上存在することをカウンタが示す列でのみ行なわれる。次に、第２のＲＯＩ行が読まれ、読出回路における２番目に幅広い行（下から２番目）に対応している。次に、第２のＲＯＩ行画素のＲＯＩ値が、（カウンタに基づいて決定された）３個の画素分の幅を有するＲＯＩを有する列についてシフトされ、３個の画素のみを含むＲＯＩの最後の行が読まれた。
【００９３】
シフトレジスタは、画素ライン内の前記画素に先行する別の画素のＲＯＩストレージ手段から信号を受信するための入力Ｉｎ１と、ＲＯＩストレージ手段から信号を受信するための入力Ｉｎ２と、受信された信号を、画素ライン内の前記画素に続く別の画素のＲＯＩストレージと、選択回路とに渡すための出力「ｏｕｔ」とを有利に含む。選択回路は、シフトレジスタから入力された信号に従って画素を選択するように構成されている。
【００９４】
要約すると、この発明は、任意の形状の関心領域から画素を選択的にダウンロードすることを可能にする、修正された画素アーキテクチャと、関心領域をプログラミングするためのプロセスと、すべての関心領域を読むための手順とを提供する。なお、修正された画素アーキテクチャは、グローバルシャッター画素（５Ｔ画素）にとってだけでなく、他のあらゆる画素タイプにとっても好適である。たとえば、露出および読出しが双方とも１行ずつ順次行なわれるローリングシャッターセンサについては、この発明は利点をあまり提供しない。しかしながら、関心領域は通常、グローバルシャッター高速センサでのみ採用されている。この発明は、３次元映像システムで使用されるレーザ三角測量センサにとって特に好適である。しかしながら、それは、他のあらゆる用途にも適用可能である。
【００９５】
この発明は、列ごとに単一の（連続する）関心領域を読出すことに限定されない。列ごとに複数の関心領域が規定されてもよい。
【００９６】
これを達成するために、図１１は画素アーキテクチャの一例を示し、図１２は、その左上部分に、対応する関心領域プログラミングの結果を示し、その右側部分に、２つの関心領域からの画素の読出しを示す。
【００９７】
図１１の画素アーキテクチャは、シフトレジスタ１１２０が「バイパス」と表記された第２の入力を含む点で、図７に示す画素アーキテクチャとは異なっている。２つの関心領域間に配置され、それらのいずれにも属していない、各列における画素についてのＲＯＩプログラミング中、この「バイパス」入力は論理値「１」に設定される。シフトレジスタ１１２０がバイパスによって構成されている場合、その入力Ｉｎ１で受信されたあらゆる値は、その出力「ｏｕｔ」に直ちに転送される。このように、関心領域読出中に、バイパスモードにあるシフトレジスタ１１２０が論理値「１」を受信すると、それはその値を次のシフトレジスタ（列における次の画素のシフトレジスタ）に自動的に渡し、このプロセスは、それが列におけるバイパスモードではない次のシフトレジスタに達するまで続く。この時点で、関心領域読出しは、通常のやり方で続く。
【００９８】
これを図１２に示す。「Ｂ」で印付けられた画素は、バイパスされた画素である。このアーキテクチャにおける信号「バイパス」は、バイパスデータライン１１１０によって運ばれる。この信号は、現在の画素をバイパスすべきか否かを合図するために論理値「１」または「０」を担持するパルスからなっていてもよい。図の右下部分を見てわかるように、このように、単一の列に関心領域がより多く存在する場合でさえ、読出しは、これらの関心領域についてのみ行なわれる。
【００９９】
なお、バイパスをサポートし、ひいては像の列ごとに複数のＲＯＩをサポートするために、現在の画素について、その現在の画素がバイパス画素か否かを示すバイパス表示を格納するためのストレージが存在するべきである。そのようなバイパスストレージは、ＲＯＩストレージと同様に、画素をバイパスすべきか否かを格納するための１ビットメモリであってもよい。図１１に示すアーキテクチャは、そのようなバイパスビットがシフトレジスタ自体の内部のバイパスストレージに格納される、ということを仮定している。
【０１００】
しかしながら、この発明はそのような実施形態に限定されず、別個のストレージ手段が提供されてもよい。
【０１０１】
また、これに代えて、ＲＯＩストレージ手段は、「０」および「１」とは別に、バイパス画素を示す「Ｂ」の値も区別可能であってもよい。これはたとえば、ＲＯＩストレージ手段に、画素ごとに１ビットより高い容量、たとえば画素ごとに２ビットの容量を提供することによって実現され得る。
【０１０２】
要約すると、バイパス機能を実現するために、回路系のシフトレジスタは、バイパス信号を受信するための入力を含み、シフトレジスタは、予め規定された値を有するバイパス信号を受信すると、前の画素のＲＯＩストレージ手段からの信号を出力に転送するように構成されている。
【０１０３】
ＲＯＩ表示に関し、それは好ましくは１ビットの長さであり、関心領域に属するセンサアレイの列における第１の画素については第１の値を取り、前記列における他のすべての画素については第１の値とは異なる値を取る。しかしながら、この発明はこれに限定されず、表示は、たとえばバイパスを合図するためのより多くのビットを含んでいてもよい。
【０１０４】
ＲＯＩプログラミングおよび読出回路系は、さらなる機器の一部であってもよい。たとえば、複数の画素を含むセンサアレイ行列に接続可能である上述のような読出回路系を含み、さらに、センサアレイ行列内に関心領域ＲＯＩを構成するための上述のような回路系を含む、機器が提供されてもよい。そのような機器は、センサアレイ行列の画素をＲＯＩを構成するための回路系に接続する書込データラインと、センサアレイ行列の画素を選択回路に接続する選択ラインと、センサアレイ行列の画素を読出回路系に接続する信号データラインとをさらに含む、画像センサであってもよい。
【０１０５】
上述のような画像センサは、三角測量用機器の一部であってもよい。次に、そのような三角測量用機器は、加えて、物体３２０を照射するための光源３１２と、照射された物体３２０から反射された光を感知するための画像センサ３１６とを含む。なお、ここでの「光」という用語は必ずしも可視光ではなく、一般的な電磁感知波であってもよい。
【０１０６】
また、読出回路は、別個の集積回路として実現されてもよい。ＲＯＩプログラミング回路の一部も、別個の集積回路として実現されてもよい。しかしながら、ＲＯＩプログラミング回路系および読出回路系はまた、共通の集積回路で実現されてもよい。さらに、共通のセンサチップが、読出しおよびプログラミング回路系を、ならびに、信号ラインと選択ラインとプログラミングラインとを含むセンサも実現してもよい。
【０１０７】
図９を参照して上述したように、センサアレイ１００から関心領域を読出すための方法は、読出されるべき少なくとも１個の画素を選択することを有利に含み、選択回路は、画素ごとに格納され、前記画素がセンサアレイ１００の関心領域に属するか否かを示すＲＯＩ表示の予め規定された値を有する画素のみを選択するように構成されており、この方法はさらに、選択された画素から信号を読出すことを有利に含む。
【０１０８】
特に、読出方法は、各列から、関心領域に属する第１の画素を第１に読出すことと、読出された画素のＲＯＩ表示値を、それらのそれぞれの列において読出された画素に続くそれぞれの画素にシフトして、関心領域を再規定することと、読出された各画素について、それらのそれぞれの列において読出された画素に先行するそれぞれの画素のＲＯＩ表示値を格納することと、各列から、再規定された関心領域に属する第１の画素を第２に読出すこととを含んでいてもよい。言い換えれば、シフト、格納、および読出しは、列における関心領域のさらなる行の各々について繰り返されてもよい。
【０１０９】
さらに、有利には、読出方法はさらに、バイパス信号を検出することと、予め規定された値を有するバイパス信号を検出すると、前の画素のＲＯＩストレージ手段からの信号を出力に転送することとを含んでいてもよい。
【０１１０】
特に、センサアレイを読出すための方法は、予め規定された露出時間の期間、センサアレイのすべての画素で同時に感知することと、センサアレイ列の各々において関心領域に属するｉ番目の画素をそれぞれ含む関心領域の部分を順次読出すこととを含んでいてもよい。ここで、ｉは１〜Ｋまでの整数であり、Ｋは関心領域に属する列における画素数を表わす整数である（図９のＲＯＩについては、Ｋ＝３）。
【０１１１】
なお、図１１に示した画素関連回路系も、この発明について限定的ではない例示的な回路系に過ぎない。上述のように、この発明は、例示された５Ｔアーキテクチャだけでなく、画素のあらゆるアーキテクチャに適用可能である。したがって、ＲＯＩ構成および読出しを可能にするために、中心的な要素は、ＲＯＩに属する列における第１の画素の表示を格納するためのＲＯＩストレージ手段と、列ごとまたは像ごとのＲＯＩの垂直サイズを示すカウントとを提供することである。しかしながら、アーキテクチャはそれ自体、変わり得る。
【０１１２】
たとえば、図１１を参照して説明した例示的な回路系は、画素を１行ずつ読出すのに好適である。しかしながら、読出チャネルに接続された行がいくつか存在する実現化例では、それは好適ではない。
【０１１３】
図１３は、複数のＲＯＩについての図１１の回路系の修正を含む、別の例示的な画素関連回路系を示す。
【０１１４】
一般に、図１３の回路系は、図１１の回路系と同様に作動する。修正は、以下を含む。シフトレジスタは、バイパス画素の状態を格納するための１ビットを含む。次に、そのようなビットの出力は否定され、画素に存在する論理ＡＮＤゲートの第３の入力として接続される。これにより、バイパスされた画素は、あるバイパスされた画素についてＳＥＬ信号が設定された場合でさえ、出力ラインに接続されなくなる。これに応じて、図１３のシフトレジスタ１３２０は、図１１のシフトレジスタ１１２０に加えて、「ｂｙｐａｓｓ＿ｏｕｔ」というバイパス出力を含み、それから出力された信号はさらに否定ゲート１３５０に入力され、その出力はＡＮＤゲート１３４０の入力に提供される。否定ゲート１３５０は、その入力信号の否定されたバージョンを出力する。ＡＮＤゲート１３４０は３つの入力を有しており、３つの信号の論理「ａｎｄ」動作の結果を出力する。したがって、選択トランジスタＴｓｅｌは、選択信号がアクティブであり、かつ、画素がＲＯＩに属し、画素がバイパスされないことをシフトレジスタ出力が示す場合にのみ、開かれる（オンに切替えられる）。
【０１１５】
しかしながら、画素関連回路系の他の（より単純でもある）アーキテクチャが可能であることに留意されたい。たとえば、画素のＡＮＤゲート７４０は取除かれてもよく、シフトレジスタ７２０の出力（ｏｕｔ）が選択トランジスタＴｓｅｌに直接接続されてもよい。これを図１４に示す。
【０１１６】
図１４における回路系は、図７を参照して上述した概念と同様に作動する。画素を読出す場合のみＡＮＤゲート７４０が使用されるため、ＲＯＩのプログラミングは同じである。しかしながら、１ビットメモリの内容をシフトレジスタ１４２０に転送するためにＣＬＫ＿Ｒ信号が起動されると、読出プロセスが始まる。なぜなら、シフトレジスタ１４２０の出力（ＲＯＩの第１の画素については、論理「１」）が、各ＲＯＩの第１の画素の選択トランジスタを起動するためである。次に、図７、図１１および図１３に示す他のアーキテクチャと同様に、ＣＬＫ＿Ｓ信号をパルス化することにより、各列の第１の画素が下の画素（同じ列における次の画素）に送られて、列ラインからの第１の画素の切り離し、および次の画素の接続をもたらす。当業者には明らかであるように、信号ＣＬＫ＿Ｓ（シフトクロック信号）は、各列における現在のＲＯＩ行の画素のＲＯＩ値が次の画素にシフトされることになっている場合には、ある値を有し、他の場合には、別の値を有する。ＣＬＫ＿Ｒ信号（読出クロック信号）は、同様の態様で作動する。このため、図１４のアーキテクチャによれば、シフトレジスタ１４２０のみが、選択、すなわち選択トランジスタＴｓｅｌの起動を制御する。
【０１１７】
図１４のアーキテクチャを使用することにより、他の上述のアーキテクチャによって達成されるのと同じそれぞれの結果が得られるが、画素ごとに１つの論理ゲートが省かれて、より単純でより安価な実現を可能にする。
【０１１８】
この効果は、各ＲＯＩの第１の画素（その１ビットメモリ）のみが論理「１」を含む場合に可能である。なぜなら、他の場合、出力ラインでいくつかの行が短絡されるためである。
【０１１９】
関心領域（ＲＯＩ）をプログラミングする方法を、図１７のフロー図に示す。特に第１のステップとして、センサエリアにおける各画素についてのＲＯＩストレージ手段が、第２の値（論理「０」など）に初期化される（１７１０）。第２の値は、ある画素がＲＯＩに属することを示す（または、いくつかの実施形態では、ある画素が、列などの画素ライン内のＲＯＩに属する第１の画素であることを示す）第１の値（論理「１」など）とは異なっている。次に、センサエリアにおける行の各々について（行がもうなくなるまで）、書込データラインに、行における画素のＲＯＩストレージに書込むべき値が充填される（１７２０）。その後、書込データラインの値は、行における画素のそれぞれのＲＯＩストレージに書込まれる（１７３０）。
【０１２０】
同様に、図１８は、ＲＯＩのみが読まれる読出手順を示す。特に、（センサエリア全体ではなく）関心領域の各行について、ＲＯＩの行が読まれる（１８１０）。これは、各列においてＲＯＩに属する第１の画素を読出すことによって行なわれる。次に、カウント値に従って、ＲＯＩがシフトされ（１８２０）、各列内のＲＯＩに属する第２の画素が読出され、ＲＯＩ全体が読出されるまで順次続く。
【０１２１】
この発明の一局面によれば、センサアレイの画素内の関心領域ＲＯＩを構成するための回路系であって、ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含む、回路系が提供される。回路系は、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、ＲＯＩ表示を画素のＲＯＩストレージ手段に書込むための制御手段とを含む。
【０１２２】
この発明の有利な一実施形態によれば、ＲＯＩストレージ手段は、画素ごとに提供され、制御手段からＲＯＩ書込信号を受信するための入力とＲＯＩ構成信号を受信するための入力とを有する、１ビットメモリである。
【０１２３】
制御手段は好ましくは、ＲＯＩ書込信号を生成するための選択回路と、ＲＯＩ構成信号を生成するためのＲＯＩプログラミング回路とを含み、ＲＯＩストレージ手段は、ＲＯＩ書込信号を受信すると、ＲＯＩ構成信号値を格納するように構成され、ＲＯＩストレージ手段は、画素が画素ライン内のＲＯＩに属する第１の画素である場合には、第１の値を格納し、その他の場合には、第１の値とは異なる第２の値を格納するように構成されている。
【０１２４】
この発明の別の局面によれば、センサアレイから、１個以上の画素（１０６）を含む関心領域ＲＯＩを読出すための読出回路系が提供される。読出回路系は、センサによって検出された信号を画素ごとに格納するための信号ストレージ手段と、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、読出されるべき少なくとも１個の画素を選択するための選択回路とを含み、選択回路は、画素が関心領域に属することを示すＲＯＩ表示を有する前記画素のみを選択するように構成されており、読出回路系はさらに、選択された画素の信号ストレージ手段を読出すための読出回路を含む。
【０１２５】
この発明の有利な一実施形態によれば、読出回路系はシフトレジスタを含み、シフトレジスタは、画素ライン内の前記画素に先行する別の画素のＲＯＩストレージ手段から信号を受信するための入力と、ＲＯＩストレージ手段から信号を受信するための入力と、受信された信号を、画素ライン内の前記画素に続く別の画素のＲＯＩストレージと、選択回路とにシフトするための出力とを含み、選択回路は、シフトレジスタから入力された信号に従って画素を選択するように構成されており、ＲＯＩストレージ手段は、画素が画素ライン内のＲＯＩに属する第１の画素である場合には、第１の値を格納し、その他の場合には、第１の値とは異なる第２の値を格納するように構成されている。シフトレジスタは、予め定められた回数、シフトを行なうように構成されている。
【０１２６】
好ましくは、回路系はさらに、読出中にある画素がスキップされるべきであることを、予め規定された値によって示す、前記画素についてのバイパス表示を格納するためのバイパスストレージ手段を含み、シフトレジスタは、バイパス表示に対応するバイパス信号を受信するための入力を含み、シフトレジスタは、予め規定された値を有するバイパス信号を受信すると、前の画素のＲＯＩストレージ手段からの信号を出力に転送するように構成されている。
【０１２７】
有利には、ＲＯＩ表示は１ビットの長さであり、ＲＯＩ表示は、関心領域に属するセンサアレイの列における第１の画素については第１の値を取り、前記列における他のすべての画素については第１の値とは異なる値を取る。回路系は、ＲＯＩに属する前記列における画素数のインジケータを格納するためのカウンタストレージを含む。
【０１２８】
たとえば、回路系のカウンタストレージは、センサエリアの各列について別々に、またはすべての列について共通して、ＲＯＩに属する列における画素数のインジケータを格納するように適合されている。
【０１２９】
この発明の一局面によれば、複数の画素を含むセンサアレイ行列に接続可能である上述のような読出回路系と、センサアレイ行列内に関心領域ＲＯＩを構成するための上述のような回路系と、センサアレイ行列の画素をＲＯＩを構成するための回路系に接続する書込データラインと、センサアレイ行列の画素を選択回路に接続する選択ラインと、センサアレイ行列の画素を読出回路系に接続する信号データラインとを含む、画像感知のための機器が提供される。
【０１３０】
また、この発明の一実施形態によれば、レーザビームによって物体を照射するための光源と、照射された物体から反射された光を感知するための、請求項８に記載の機器とを含む、三角測量用機器が提供される。
【０１３１】
この発明の有利な一実現化例は、上述の回路系の実施形態のいずれかを実現する集積回路を提供する。
【０１３２】
この発明の別の局面によれば、センサアレイの画素内の関心領域ＲＯＩを構成するための方法が提供され、ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含む。この方法は、１個の画素について行なわれる以下のステップを含み、以下のステップは、ＲＯＩ書込信号を生成し、生成されたＲＯＩ書込信号を画素に提供するステップと、ＲＯＩ書込信号を受信すると、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を、画素のＲＯＩストレージ手段に書込むステップとを含む。
【０１３３】
この発明の別の局面によれば、センサアレイから、１個以上の画素を含む関心領域ＲＯＩを読出すための方法であって、読出されるべき少なくとも１個の画素を選択するために、選択回路が、画素ごとに格納され、前記画素がセンサアレイの関心領域に属することを示すＲＯＩ表示の予め規定された値を有する画素のみを選択するように構成されるステップと、選択された画素から信号を読出すステップとを含む、方法が提供される。
【０１３４】
好ましくは、この方法は、各列から、関心領域に属する第１の画素を第１に読出すことと、読出された画素のＲＯＩ表示値を、それらのそれぞれの列において読出された画素に続くそれぞれの画素にシフトして、関心領域を拡張することとを含み、シフトは予め定められた回数行なわれ、この方法はさらに、読出された各画素について、それらのそれぞれの列において読出された画素に先行するそれぞれの画素のＲＯＩ表示値を格納することと、各列から、再規定された関心領域に属する第１の画素を第２に読出すこととを含む。
【０１３５】
有利には、この方法はさらに、ある画素についてバイパス信号を判断して、読出中に前記画素がスキップされるべきであることを、予め規定された値によって特定することと、予め規定された値を有するバイパス信号を検出すると、前の画素のＲＯＩストレージ手段からの信号を出力に転送することとを含む。
【０１３６】
この発明の一実施形態によれば、この方法は、予め規定された露出時間の期間、センサアレイのすべての画素で同時に感知することと、センサアレイ列の各々において関心領域に属するｉ番目の画素をそれぞれ含む関心領域の部分を順次読出すこととを含み、ｉは１〜Ｎまでの整数であり、Ｎは関心領域に属する列における画素数を表わす整数である。
【０１３７】
上述のように、関心情報が画像全体に分散せず、関心領域に集中している、多くの撮像および映像用途がある。上述の実施形態によれば、カメラは、画像全体でなくＲＯＩのみをダウンロードすることから利益を得ることができ、それは、フレームレートの増加を可能にする。したがって、より効率的な画像センサの読出し、ならびにＲＯＩの迅速な計算およびダウンロードを可能にする方法は、高速映像および撮像用途にとって特に興味深い。なぜなら、それらは、より高速で、ひいてはより高価な画像センサを使用することなく、フレームレートを増加させることを可能にするためである。ランダムな（任意の）ジオメトリを有するＲＯＩを選択し、ダウンロードするためのアプローチを、上に紹介した。
【０１３８】
このアプローチは、通常の矩形形状のＲＯＩのダウンロードと比較して、或るフレームレートを達成するために必要とされるリソースの点で、いくつかの用途にとってかなりの利益を提供できる。
【０１３９】
図面を参照して説明した上述の例では、ＲＯＩは、各列からの少なくとも１個の画素を含む。すなわち、ＲＯＩは読出される（および、全ＲＯＩ行ごとにプログラミングされる）。しかしながら、これはこの発明を限定するものではない。したがって、ＲＯＩは任意の形状を有し得る。いくつかの列は、必ずしもＲＯＩに属する必要はない。ＲＯＩをプログラミングする場合、ＲＯＩに属さない読出チャネル（列）は非活性化されてもよい。これは、さまざまなやり方で、たとえば、ＲＯＩに属する最初の（および／または最後の）列を示す情報を格納することによって実行可能である。ＲＯＩを読出す場合、アクティブな列のみが読出される。以下に、この発明の一実施形態として、ＲＯＩを決定する（計算する）ためのアプローチを提示する。特に、画像のどの部分が関心情報を含むか判断し、このＲＯＩのみが読出されるようにセンサを迅速に再プログラミングするためのアプローチを提示する。したがって、この発明の以下の実施形態は、センサによって取得された画像の処理に基づいて、ＲＯＩのサイズおよび座標を待ち時間なしで計算すること、および、ＲＯＩを決定する或る特性を得ることを可能にする、ＣＭＯＳ画像センサのためのアーキテクチャを提供する。
【０１４０】
画像センサの通常の読出しは、上述されてきた。画像センサは最初、画像を取り込み、それは、読出チャネルによって読出されるまで画素内に格納されたままとなる。画素アレイは、読出回路系により（完全にまたは部分的に）読出される。通常、読出プロセスの一環として、読出チャネルはまた、画像をデジタル化する。画素アレイから画像をダウンロードし、それをデジタル化するために読出チャネルが必要とする時間の量を、Ｔｆｒａｍｅという用語で表わすことにする。読出し後、画像はデジタルメモリに格納され、プロセッサは、予め規定されたアルゴリズムに従って、或る期間Ｔｐｒｏｃの間、画像を処理する。メモリは、画像センサチップの内部またはその外部に配置可能である。プロセッサも、外部にまたはチップ上に配置可能である。
【０１４１】
処理の結果は、画像における関心情報の識別データを提供し、この識別データ（情報）を用いて、ＲＯＩのサイズおよび座標が計算される。ＲＯＩのサイズおよび座標は、プログラミングされたＲＯＩが、読出されるべき次のフレームに適用されるように、行選択回路をプログラミングするために使用される。行選択回路においてＲＯＩ規定を再プログラミングするために必要とされる時間を、Ｔｒｅ−ｐｒｏｇと表記する。
【０１４２】
現代の高速センサでは、フレームレートＦＲｍａｘは、フレームを読出すために必要とされる時間の逆数として求められる。すなわち、以下の式となる。
【０１４３】
【数１】
0006369911.tif 000002
【０１４４】
このため、ＲＯＩを再計算し更新するためにシステムが必要とする時間ＴＲＯＩ＿ｕｐｄａｔｅは、以下の式によって与えられる。
【０１４５】
【数２】
0006369911.tif 000003
【０１４６】
新しい各フレームでＲＯＩが更新される場合、処理時間によって最大フレームレートを減少させる必要がある。したがって、以下の式となる。
【０１４７】
【数３】
0006369911.tif 000004
【０１４８】
また、これに代えて、時刻ｔにおいて取り込まれた画像を処理することによって計算されたＲＯＩは、時刻ｔ＋Ｎ×Ｔｆｒａｍｅにおいて取り込まれるべき画像についてのみ更新可能であり、ここで、Ｎ≧Ｔｐｒｏｃｅｓｓｉｎｇ／Ｔｆｒａｍｅである。
【０１４９】
この発明のこの実施形態は、時刻ｔにおいて取り込まれたフレームの情報を読出すために適用されるＲＯＩが、同じフレームにおける情報を処理することによって計算されるように、ＲＯＩ規定を再計算し更新するために必要とされる時間を減少させることができるアプローチを提供する。これは、待ち時間が全くないことが達成できることを意味する。これは、ＲＯＩの特性が画像により大幅に変化し得る、レーザ三角測量に基づく３Ｄ撮像といった用途にとって不可欠である。また、ＲＯＩの位置は、各列について独立して計算され、通常の矩形のＲＯＩとは対照的に、任意の形状を有するＲＯＩを提供する。
【０１５０】
特に、発明のこの実施形態によれば、センサアレイの画素内の関心領域ＲＯＩを決定するための回路系が提供される。ＲＯＩは、第２の読出回路系によってセンサアレイから読出されるべき１個以上の画素を含む。また、ＲＯＩを決定するための回路系は、第２の読出回路系よりも速く、センサアレイから画素を読出すために適合された第１の読出回路系と、第１の読出回路系によって読出された画素に基づいてＲＯＩを決定するための処理部とを含む。
【０１５１】
図１９は、この発明の実施形態を実現し得るＣＭＯＳセンサの単純化されたアーキテクチャを示す。特に、図１９は、列の数がＮｃｏｌで行の数がＮｒｏｗである、すなわち、Ｎｒｏｗ×Ｎｃｏｌ個のセンサ画素を有する画素アレイ１９１０を示す。第１の、高速読出チャネル１９２０（読出回路）は、画素アレイ１９２０の画素に接続され、画素の感知された値を読出すよう機能する。また、処理アレイ１９３０は、読出チャネル１９２０によってダウンロードされた画素の値を受信するための入力を有し、現在のＲＯＩを決定する。処理アレイはさらに、決定されたＲＯＩを画素アレイに出力するための出力を有する。第２の、精密読出チャネル１９５０は、第１の読出チャネル１９２０よりも高い精度で、画素アレイ１９１０から計算されたＲＯＩに含まれる画素を読出すための入力を有する。
【０１５２】
有利には、第１の読出ステップが、高速読出チャネル１９２０を使用して、高速かつ低精度で画素アレイ１９１０全体を読出すことによって行なわれる。高速読出しの精度は通常のデータ読出しよりも低いが、それは、画像処理プロセッサの（たとえばオンチップ）アレイ１９３０を用いて画像データを処理することにより、画像におけるＲＯＩの位置を計算するには十分である。次に、ＲＯＩの位置は画素アレイ１９１０にフィードバックされ（１９４０）、次に精密でより遅い読出チャネル１９５０を使用して十分な精度で読出されるべき画素に印を付ける。第１の高速読出チャネル１９２０による初期の高速読出は、非破壊的な態様で行なわれる。
【０１５３】
図２０は、図３Ａの画像３３０と同様の、３Ｄレーザ三角測量用途によって取り込まれた画像の一例を示す。上述のように、いくつかのアプローチでは、矩形のＲＯＩのみが許容される。したがって、図２０に示す画像を読むには、レーザ線に属する画素を得るために、画像のほぼ全体を読出す必要があるであろう。このプロセスにはＮｒｏｗ×Ｔｒｏｗ秒かかる。ここで、Ｎｒｏｗは、情報を含む行の数、Ｔｒｏｗは、画素の１行全体を読出すために必要とされる時間である。しかしながら、関心情報は、列に沿った最大値の前後の数個の画素行Ｎｒｏｗ＿ＲＯＩの間隔で圧縮される。
【０１５４】
この発明の実施形態によれば、関連情報を含む画素（すなわち、ＲＯＩの画素）の各列についての行の数は、以下の式１で与えられた時間で計算可能である。
（式１）
【０１５５】
【数４】
0006369911.tif 000005
【０１５６】
式中、Ｔｆａｓｔ＿ｒｏは、第１の読出回路によってＲＯＩを決定するために、画素の高速読出に費やされた期間であり、ＴｐｒｏｃおよびＴｒｅ−ｐｒｏｇは、ＲＯＩを決定するために、およびセンサアレイ１９１０を再プログラミングするためにそれぞれ費やされた、上に規定された期間である。
【０１５７】
このため、先行技術と比較した、この発明のこの実施形態によって提供される改善度Ｋは、以下のように推定され得る。
（式２）
【０１５８】
【数５】
0006369911.tif 000006
【０１５９】
（式３）
【０１６０】
【数６】
0006369911.tif 000007
【０１６１】
３Ｄレーザ三角測量用途における上述のパラメータについての適正値は、以下のとおりである。
【０１６２】
【数７】
0006369911.tif 000008
【０１６３】
これらの例示的な値は、Ｋ≒２５というかなり高い改善度をもたらす。なお、これらのパラメータ値は単なる例示であり、また、当業者には明らかであるように、用途の要件、センサアレイのサイズなどに従って、他の値が選択され、適用されてもよい。改善度は、先行技術と比較してこの発明を使用することによって達成可能である（第２の）精密読出チャネルを使用したフレームレートの増加を規定する。
【０１６４】
図２１は、読出チャネル（回路系）の構造の一例を示す。列ごとに１つのアナログ−デジタル変換器（Analogue-to-Digital Converter：ＡＤＣ）を有するセンサにおいて、画素データは、２つのアナログメモリ（メモリ行＃１およびメモリ行＃２）に交互に格納され、それらは各々、キャパシタの行で構成されている。各メモリラインには、画素ごとに２つのキャパシタがあり、一方は、画素リセット値Ｎ’を格納するためのものであり、他方は、ノイズＮを有する信号Ｓのためのもので、値Ｓ＋Ｎをもたらす。メモリセットがいったん充填されると、そのキャパシタらは相関二重サンプリング（correlated double-sampling：ＣＤＳ）回路の層に接続され、一方、次の画素行が第２のメモリ行にダウンロードされる。ＣＤＳは、Ｓ＋ＮとＮ’との間の相関エラーを取消す。その後、信号はプログラマブル利得増幅器（Programmable Gain Amplifier：ＰＧＡ）に渡され、そこでそれは増幅されてから、ＡＤＣでデジタル信号に変換される。センサから画像フローを送信するために、デジタル化されたデータはシリアル化されてインターフェイスブロックに出力される。この、または同様の読出アーキテクチャは、第１または第２の読出回路系のいずれについても使用されてもよい。しかしながら、読出回路系は、他のあらゆる構造も有していてもよく、ＣＤＳによって提供されるノイズ補償なしで作動してもよいということに留意されたい。この発明は、読出回路の特定の構造によって限定されない。
【０１６５】
ＲＯＩを決定し、ＲＯＩをプログラミングするための画素のより高速の読出しと、より遅くより精密なＲＯＩ読出しとを可能にするために、例示的な５Ｔ（図５参照）画素アーキテクチャは、図２２に示すように修正可能である。
【０１６６】
修正された画素アーキテクチャは、元の５Ｔアーキテクチャに加え、各列に配置された（第１の）高速読出チャネル１９２０および処理ブロック２２３０によって生成（制御）された（ＳＥＬ＿ＰＩＸとして表記された）選択信号の修正された制御に基づいている。上述のように、画素選択信号ＳＥＬ＿ＰＩＸは典型的には行選択回路によって生成され、ある行におけるすべての画素について選択トランジスタに直接印加され、それによりその行を選択する。なお、センサアレイはまた、行の代わりに列を選択するように構築されてもよい。
【０１６７】
選択トランジスタを開くことによる、ある行におけるすべての画素の選択は、その行におけるすべての画素が、この実施形態における（第２の）精密読出チャネル２２４０を使用して、並行してダウンロードされることを確実にする。この発明のこの実施形態では、選択トランジスタＴｓｅｌの起動は、図２２に示す論理モジュール２２５０によって制御される。前記モジュールは、ＳＥＬ＿ＰＩＸが、画素ごとの１ビットシフトレジスタ２２１０に格納されたインジケータ（フラグなど）によって識別されたＲＯＩに属する画素のみに印加されるように設計されている。そのような回路系の例を、上に示してきた。この実施形態では、制御手段の一部である、図１４および７３０における１ビットメモリ１４３０、７３０が、シフトレジスタ２２１０の機能ブロック内に含まれる、ということが仮定される。このメモリ手段は各画素について個々に設定されるため、ランダムな、すなわち任意の形状のＲＯＩを規定し、前記予め定められたＲＯＩに含まれる画素のみをダウンロードすることが可能である。制御ブロック２２５０の残りの機能性および入力／出力は、図７、図１１、図１３および図１４を参照して説明した実施形態からの制御手段７１０およびその要素の機能性および入力／出力に対応可能である。
【０１６８】
なお、この実施形態は、前述の実施形態のいずれかに示す制御手段を含む画素アーキテクチャに依存し得る。 しかしながら、これはこの発明を限定するものではない。一般に、この実施形態は、任意の形式でのＲＯＩの識別の格納、およびＲＯＩからの画素のみの読出しをサポートする、あらゆる種類のアーキテクチャで作動し得る。たとえば、この実施形態は、図２を参照して説明した矩形のＲＯＩといった、それほど柔軟でないＲＯＩ規定アプローチででも作動し得る。
【０１６９】
この発明のこの実施形態では、取得された画像全体を処理することにより、関心領域は自動的に規定される。できるだけ最短時間でこの処理を実現するために、この発明は、通常のアプローチよりもはるかに速く画像全体を読出すことを可能にし、非破壊的な読出しを使用する、（第１の）高速読出チャネル２２２０を提供する。前記より速い読出しは、その低下した精度がＲＯＩを決定するには十分であるものの、さらなる処理のために画素値を読出すにはおそらく不十分である、高速読出チャネル２２２０を使用することによって達成される。
【０１７０】
この発明における高速読出チャネルに代えて、より速い読出しは、たとえば、積分時間を短くし、および／または、画素からのアナログ画素データをアナログメモリにダウンロードするために割り当てられた時間を減少させ、ダウンロードプロセスを完了前に停止し、および／または、ＡＤＣのカウント時間を減少させ、言い換えれば、Ａ／Ｄ変換に割り当てられた時間を、画素データの最上位ビットのみを得るために必要な時間に限定し、および／または、いくつかの画素行を並行してダウンロードする複数の読出チャネルを使用することにより、達成されてもよい。
【０１７１】
さらに、列ごとに提供され得る処理ブロック２２３０は、高速読出チャネル２２２０によって提供された信号を処理し、どの画素が１つまたはいくつかの条件を満たすか検出するように構成され、ＲＯＩの一部になるようにそれらに印を付ける。処理ブロック２２３０はまた、画素内シフトレジスタブロック２２１０の内容を更新するように構成されている。
【０１７２】
要約すると、ＲＯＩを決定するための回路系は有利には、第１の読出回路系によって取得された画素値のうち、ＲＯＩに属する画素を、予め規定された条件に基づいて検出することにより、ＲＯＩを決定し、決定されたＲＯＩを第２の読出回路系に提供するように構成された、処理部を有する。
【０１７３】
また、処理部は、値が予め規定されたしきい値を越える画素を、ＲＯＩに属する画素として検出するための比較器を含んでいてもよい。
【０１７４】
ＲＯＩの決定は有利には、センサアレイによって取り込まれた各フレームについて行なわれる。しかしながら、一般には、この発明はそれに限定されず、いくつかの用途については、すべてのフレームのうちの部分集合についてのみ、たとえば予め定められた、または予め規定された期間（フレームの数）で規則的にＲＯＩを決定することが、有利であり得る。この代替案は、複雑性を減少させ、ひいては、ＲＯＩを決定するために必要な時間も減少させるのに有利であり得る。
【０１７５】
また、適応的ＲＯＩプログラミングを使用するために、画素内シフトレジスタ２２１０は、関連情報を含む列ごとに異なるＲＯＩを読出すことを可能にする。上述のＲＯＩプログラミング実施形態に示すように、プログラマブルＲＯＩ規定は、異なる列について異なるＲＯＩを可能にする柔軟な態様で、または、サイズは等しいものの異なる列内での位置は等しくないＲＯＩを提供することによって、提供されてもよい。シフトレジスタブロック２２１０は２つの入力を有し、第１の入力（Ｉｎ１）は、現在の行の上の（または下の）隣接行における画素のシフトレジスタの出力を受信するためのものである。第２の入力（Ｉｎ２）は、列の底部の図２２に示す処理ブロック２２３０からデータを受信するよう機能する。処理ブロック２２３０は、以下により詳細に説明されるように、ＲＯＩ識別を決定（更新）してシフトレジスタブロック２２１０に提供するように構成されている。
【０１７６】
ソース選択信号ＳＥＬ＿ＲＥＧ用の別の信号入力は、シフトレジスタの出力に配置されたデータのソースを選択する。たとえば、ソース選択信号の値であるＳＥＬ＿ＲＥＧ＝０は、現在の画素と同じ列における先行する画素のシフトレジスタからの入力Ｉｎ１を使用するように画素を構成してもよく、一方、ＳＥＬ＿ＩＮＰＵＴ＝１は、処理ブロック２２３０からの信号を使用するように画素を構成してもよい。クロック信号ＣＬＫ＿Ｓは、新しいデータの取り込みを制御する。特に、クロック信号ＣＬＫ＿Ｓの立ち上がりエッジ中、データは、（ソース選択信号の値に従って）選択された入力Ｉｎ１またはＩｎ２から取得される。立ち下がりエッジで、取得されたデータは、シフトレジスタの出力「ｏｕｔ」に提供（設定）される。ある行におけるすべての画素について、データの取得および書込みが同時に行なわれるように、ソース選択信号ＳＥＬ＿ＲＥＧは、その行におけるすべての画素に分布される。シフトレジスタのこのアーキテクチャは、高速読出チャネル（読出回路系）２２３０によって適応的に決定されたＲＯＩに属する画素のみからの読出しを確実にする。
【０１７７】
要約すると、センサアレイの画素内の関心領域を構成するための回路系が提供される。ＲＯＩは、センサアレイから読出されるべき１個以上の画素を含む。回路系は、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、上述のような例および実施形態のいずれかに従った回路系の処理部から提供された入力に従って、ＲＯＩ表示をその画素のＲＯＩストレージ手段に書込むための制御手段とを含む。
【０１７８】
また、センサアレイから関心領域の画素を読出すための読出回路系が提供される。読出回路系は、センサによって検出された信号を画素ごとに格納するための信号ストレージ手段と、上述の実施形態および例のいずれかに従った回路系から提供された入力に従って、ある画素がセンサアレイの関心領域に属することを示すＲＯＩ表示を格納するためのＲＯＩストレージ手段と、読出されるべき少なくとも１個の画素を選択するための選択回路とを含み、選択回路は、画素が関心領域に属することを示すＲＯＩ表示を有する前記画素のみを読出すように構成されており、読出回路系はさらに、選択された画素の信号ストレージ手段を読出すための第２の読出回路を含む。
【０１７９】
さらに、センサアレイの関心領域を読出すためのセンサアレイ回路系が提供される。センサアレイ回路系は、上述の例および実施形態のいずれかに従った関心領域を決定するための回路系と、上述のような決定されたＲＯＩを構成するための回路系と、上述のような構成されたＲＯＩから画素を読出すための回路系とを含む。
【０１８０】
センサアレイ回路系は有利には、シフトレジスタをさらに含み、シフトレジスタは、画素ライン内の前記画素に先行する別の画素のＲＯＩストレージ手段から信号を受信するための第１の入力（Ｉｎ１）と、上述の例および実施形態のいずれかに従った回路系の処理ブロックによって提供された信号を受信するための第２の入力（Ｉｎ２）と、第１の入力または第２の入力がアクティブであるかどうかを制御するソース選択信号（ＳＥＬ＿ＲＥＧ）を受信するための制御入力と、制御入力が第１の入力を選択した場合には、受信された信号を、画素ライン内の前記画素に続く別の画素のＲＯＩストレージにシフトするための、および、第２の入力が選択された場合には、第２の入力で受信された信号を格納するための、出力（ｏｕｔ）とを含む。
【０１８１】
選択回路は好ましくは、シフトレジスタから出力された信号に従って、読出されるべき画素を選択するように構成されている。
【０１８２】
選択回路は、シフトレジスタから出力された信号に従って、読出されるべき画素のみを選択するように構成されてもよい。ＲＯＩ決定回路系を、決定されたＲＯＩに属する画素のみを読出すように構成された第２の読出回路系と組合せることは、用途には無関係の情報を廃棄することを可能にし、それにより、読出されるべきデータの量を減少させ、フレームレートの実質的増加をもたらす。時間節約を、図２３に概略的に示す。図２３の上部は、通常の画像センサ回路系によるセンサアレイの露出および読出し（ｒ／ｏ）に必要とされる時間を、水平方向に示す。図の垂直方向は、センサアレイの特定の行を表わす。図２３の上部は、図１０の時間図に対応している。図２３の下部は、上述のようなＲＯＩ決定および読出回路系の採用から生じる時間図を示す。特に、センサ読出時間は、ＲＯＩを決定するためのセンサアレイからの高速読出し用の第１の部分と、ＲＯＩ画素のみを読出すための第２の部分という、２つの部分を含む。第１の部分は、行１〜Ｎｒｏｗｓにおけるすべての画素の行方向高速読出し（ｆｒ／ｏ）を含み、Ｎｒｏｗｓは、センサアレイの行の数である。図からわかるように、行ごとの第１の高速読出しは、上部に示すようなある行の通常読出しよりも短い。センサ読出しの第２の部分は、ＲＯＩの行を読出すことのみを含み、Ｎｒｏｗ＿ＲＯＩ（ＲＯＩにおける行の数）行のみを読出すことをもたらす。また、図に示すように、ＲＯＩ画素の第２の読出し（ｒ／ｏ）は高速読出しよりも遅く、図２３の上部にも示すような通常の読出期間に対応している。第１の部分は高速読出しを含み、第２の部分は関連画素（ＲＯＩ画素）の読出しのみを含むため、読出しおよびＲＯＩ適応プロセス全体は、センサアレイの完全な読出しよりも短い。これを、図２３に、「自動ＲＯＩ機能による改善」と表記された期間によって示す。
【０１８３】
先行技術における読出チャネルの速度は、デジタル読出チャネル２２４０の内部で、画素ＦＤノードからの画素に格納された情報を、画素列の底部に配置可能な（アナログ）メモリにダウンロードするために必要とされる時間における究極の限界を規定する。前記画素ダウンロード時間は、画素の内部のソースフォロワー・バッファトランジスタ２２６０の駆動能力、および列出力ラインの同等のキャパシタンス２２９０によって定められる。画素ダウンロードを固定するために駆動能力を増加させることは、より大きいソースフォロワー・バッファを必要とし、それは画素サイズを増加させ、画素感度を減少させる。双方の欠点を補償するには、画素サイズを増加させるべきであり、それは、所与の画素サイズのための達成可能な最大読出速度との間に明確なトレードオフを設定する。
【０１８４】
読出速度と画素サイズとを切り離すために、この発明の一実施形態によれば、浮動拡散ノードＦＤに格納された、光学的に生成された電荷の読出しは、従来の読出チャネルで典型的に使用される電圧モード読出しとは対照的に、電流モードで動作する高速読出チャネルを使用することによって行なわれる。一方、電圧モード読出回路系は依然として、精密読出チャネル２２４０のために有利に使用されてもよい。
【０１８５】
電流モードでは、電圧モードと同様に、容量性ストレージＦＤに格納された信号は読出され、列の底部のアナログメモリに格納される。しかしながら、電圧モードでは、ＦＤノードからの信号をアナログメモリにダウンロードする速度は、画素の内部のソースフォロワー・バッファトランジスタの駆動能力に依存する一方、電流モードでは、画素の内部ではなく列の底部にあるブロックの駆動能力に依存する。したがって、それは、画素サイズに影響を与えたり、またはセンサ消費電力全体に顕著に影響を与えたりすることなく、はるかにより強くされ得る。
【０１８６】
電流モードで画素を読むことは、伝統的な電圧モードでの読出と比較して、いくつかの利点を有する。まず、上述のように、画素ＦＤノードからのデータをアナログ（容量性）メモリにダウンロードする速度は、画素におけるドライバによってではなく、列の底部にあり、列におけるすべての画素に共通の読出回路によって制御される。これは、画素における駆動能力を増加させることなく、速度を増加させること、ひいては、画素サイズを保持（維持）することを可能にする。
【０１８７】
要約すると、有利には、ＲＯＩを決定するための回路の第１の読出回路系は、電流モードで作動する。
【０１８８】
第２に、１つの列におけるいくつかの画素が（それらをすべて一緒に選択することによって）同時に読出される場合、結果として生じる電流は、選択された全画素からの電流の合計である。対照的に、選択された全画素の読出しから結果として生じる電圧は、通常の精密な電圧モード読出チャネルで起こるように、特定の選択された画素からの出力電圧の平均に対応している。電流モードと電圧モードとのこの違いは、電流モードまたは高速読出チャネルを適用する場合に、いくつかの利点を提供する。
【０１８９】
３Ｄレーザ三角測量のような用途では、各列におけるＲＯＩの位置は、列内でのより高い強度を有する画素を含む位置として検出され得る。したがって、画素のグループでの画像の読出しを、それらの出力電流を追加することによって行なうことは、一方では、画素ごとの読出しと比較して、読出されるべき行の総数の減少をもたらし、他方では、信号対雑音比の改善をもたらし、このため、背景に対するＲＯＩの認識を単純化する。
【０１９０】
また、より多くの電流は、より速い速度を意味する。このため、画素をグループで読出すことは、１行ずつでの読出しと比較して、読出しの速度を増加させること、ひいてはフレームレートを増加させることも可能にする。
【０１９１】
電流モード回路系は好ましくは、容量性メモリＦＤに格納された信号に基づく画素電流Ｉｐｉｘを処理部に提供するためのＰＭＯＳタイプのドライバトランジスタを含む。
【０１９２】
図２４は、この発明のこの実施形態で採用され得る高速読出チャネルのアーキテクチャの一例を示す。電流モード読出しは、飽和領域ではなくオーミック領域でトランジスタ２２６０にバイアスをかけることによって達成される。
【０１９３】
トランジスタがＮＭＯＳトランジスタであった図２２と比較して、図２４では、画素におけるドライバトランジスタ２４６０は、ＰＭＯＳタイプトランジスタに変更されている。これは便利である。なぜなら、さもなければ、（３Ｄレーザ三角測量の画像において大部分を形成する（図２０参照））暗い画素が、明るい画素の情報を隠すであろうかなり高い出力電流を生成すると思われるためである。したがって、ＲＯＩ検出を加速するために複数の行を同時にダウンロードすることを困難にするであろう、より低い電流が生成されるであろう。加えて、多くの画素がかなりの電流を列に注入する場合、電力消費が増加するかもしれず、それは、センサ完全性を損なったり、および／または、理想的でない挙動をいくつかひき起こすかもしれない。しかしながら、ＰＭＯＳトランジスタが上述の利点を提供する場合でさえ、この発明はこの実現化例によって限定されるものではなく、ＮＭＯＳトランジスタも採用され得る、ということに留意されたい。
【０１９４】
電流モードの高速読出チャネルの画素ドライバにおいてＰＭＯＳタイプトランジスタを使用することにより、明るい画素は、より高い電流を出力するようになる。この状態では、画素ドライバトランジスタは、明るい画素と暗い画素とをより良好に区別することによってＲＯＩを決定するのに役立つ微小電流を、暗い画素が注入するように、動作可能である。
【０１９５】
このモードでは、ドライバトランジスタ２４６０によって提供される電流Ｉｐｉｘは、以下の式によって与えられる。
（式４）
【０１９６】
【数８】
0006369911.tif 000009
【０１９７】
式中、ＶＳＧはソースノードとゲートノードとの間のソース〜ゲート間電圧、ＶＴはトランジスタしきい値電圧、ＶＳＤはソース〜ドレイン間電圧、ＶＳはソース電圧、ＶＦＤは浮動拡散ノードＦＤに格納された電圧（信号）、βｏｈｍｉｃは印加されたオーミックバイアスである。よって、ドレイン電圧（ＶＤ）およびソース電圧（ＶＳ）が双方とも一定の場合、ある画素によって送出された電流は、ＶＦＤと線形関係を有するゲート電圧（ＶＧ）によって求められる。
【０１９８】
ドライバトランジスタ２４６０のソースにおける電圧を一定に保つために、電流コンベヤ２４１０が提供される。ここでの電流コンベヤは、２つの入力を有する回路構成要素であり、それは、その入力のうちの一方に存在する同じ電流Ｉｐｉｘを送出しつつ、双方の入力間の電圧差を事実上ゼロと等しくなるよう保つ。
【０１９９】
次に、図２４の回路について、式４は以下のようになる。
【０２００】
【数９】
0006369911.tif 000010
【０２０１】
式中、ΔＶＦＤは、光生成電荷すなわち取得された信号の結果としての電圧の増分であり、以下のように表わすことができる。
【０２０２】
【数１０】
0006369911.tif 000011
【０２０３】
式中、ＶＦＤ０は、リセット後にＦＤノードに格納された電圧を表わし、それは、露出前のＦＤノードにおける初期電圧である。
【０２０４】
ＩＯＦＦは、画素信号から独立した電流のオフセットであり、ｇは利得である。
式４との比較により、ｇは以下の式に対応する。
（式５）
【０２０５】
【数１１】
0006369911.tif 000012
【０２０６】
式中、Ｖｄｄ＿ｓｆは、ドライバトランジスタ２４６０のソース電圧であり、Ｖｒｅｆは、電流コンベヤ２４１０の第２の入力での基準電圧である。
【０２０７】
したがって、ＩＯＦＦは以下のようになる。
（式６）
【０２０８】
【数１２】
0006369911.tif 000013
【０２０９】
前述のように、いくつかの行が同時に選択された場合、電流モードの高速読出チャネルは、読出速度をさらに増加させるための態様を提供する。並行して読出されるべき行の量は、用途に依存する。３Ｄレーザ三角測量という特定の場合、この数は、典型的なレーザ幅である４未満であろう。複数の行を同時に選択して読出すこの手法では、行が対で短絡される場合（常に２行が並行して読出される場合）、改善度Ｋは５０まで上昇するであろう。
【０２１０】
処理ブロック２４３０は、図２２の処理部２２３０に対応する（またはその一部である）。それは、ＲＯＩ画素を見つけ出すのに役立つ。ＲＯＩ画素の検出は、たとえば、取り込まれた画像が基本的に、より明るい画素に対応するレーザ線を有する暗い画像であるレーザ三角測量用途の場合、明るい画素を検出することによって行なわれてもよい。しかしながら、他の用途は、別の検出機構を、ひいては他の種類の処理部も必要とする場合がある。このため、処理ブロックの特定のアーキテクチャは、本質的に用途に依存するため、ここでは広範に取扱わない。しかしながら、ＲＯＩ検出機構は、さまざまなリアルタイム画像およびビデオ処理用途からの先行技術において周知である。
【０２１１】
３Ｄレーザ三角測量用途という特定の場合、関連情報（レーザ線）は非常に明るい画素のピーク（低レベル信号）によって表わされ、一方、背景はほとんど黒（高レベル信号）であることが多い。よって、ＲＯＩ画素を見つけ出すための処理ブロックとして、多くの場合、単純な電流比較器で十分であり得る。加えて、電流比較器はまた、ノイズ減少および速度改善のためにいくつかの行を短絡させるという利益を有する。また、電流比較器がその入力間の電圧差を固定すると仮定すると、電流コンベヤは必要ない。その結果、図２５に示すように、単純な回路が、高速読出チャネル２２２０および処理ブロック２２３０双方の役割を担うことが可能である。
【０２１２】
有利には、ＲＯＩを決定するための回路系は、電流比較器を含む。電流比較器は、処理部内に実現されてもよい。しかしながら、この発明はそのような配置に限定されない。なお、高速読出チャネルおよび処理部の機能的ブロック同士は、読出し自体の最中にＲＯＩを検出する１つのブロックへと物理的に併合されてもよい。
【０２１３】
第１の読出回路系は好ましくは、センサアレイの画素の２行を並行して読出すように構成されている。
【０２１４】
これに代えて、またはこれに加えて、第１の読出回路系は、それぞれの２行の画素からの電流の合計を、その合計をしきい値電流ＩＴＨと比較するように適合された比較器２５１０に提供する、１行ごとのドライバトランジスタにより、各列において実現されてもよい。
【０２１５】
図２５は、ＲＯＩを決定する目的で、単一の列の２行を一度に処理するために、すなわち画素の２行を同時に読み出すために、処理部と組合わされた第１の読出チャネルの一例に関する図を示す。特に、２つの容量性メモリＦＤが、同じ列の２個の画素のためにそれぞれ提供される。これらのメモリは、それぞれのドライバトランジスタ２５７０ａおよび２２５７０ｂによって読出され、それぞれの読出電流ＩｐｉｘａおよびＩｐｉｘｂをもたらし、それらは合計されて合計電流２Ｉｐｉｘをもたらし、それは比較器２５１０に入力され、比較器２５１０の他方の入力は、２個の画素がＲＯＩに属するか否かを判断するしきい値電流ＩＴＨである。比較器の出力は次に、上述のように、シフトレジスタの第２の入力Ｉｎ２に直接接続されてもよい。
【０２１６】
３Ｄレーザ三角測量用途という特定の場合、比較器２５１０によって提供される結果として、行における低精度のレーザ場所を送出することが可能である。この結果の精度は、画素数の観点からみて、おそらく低い。にもかかわらず、比較器２５１０が画像全体を処理すると仮定すると、相対精度は、適正な画素数について先行技術で得られたものに匹敵する。この低精度の結果は、高速で得ることができる。なぜなら、この場合、ＲＯＩの読出しは必要ないためである。
【０２１７】
修正された画素および／または読出チャネルアーキテクチャを用いた、センサにおける画像取得は、先行技術と同様に作動する。実際、この発明および特にＲＯＩ決定は、トポロジ（ピンドフォトダイオードまたは従来のフォトダイオード）およびトランジスタの数にかかわらず、あらゆるＣＭＯＳ画素に適用可能である。
【０２１８】
画像読出段階中、動作は、上述の説明に従って変わる。以下に、上述の画素アーキテクチャの動作の一例を説明する。
【０２１９】
フォトダイオードＰＰＤは通常通り動作され、ＰＰＤによって集積された電荷は、ここでは浮動拡散ノードＦＤによって実現されている容量性（アナログ）メモリに転送される。制御回路全体は、図２２に見られるような信号Ｆ／ｎＲを起動することによって、センサアレイを高速読出モードとなるように構成する。この構成は一方では、オーミックモードでドライバトランジスタ２２６０にバイアスをかけることによって、センサ制御回路系が高速読出モードで画素動作をプログラミングするようにする。他方では、高速読出チャネル２２２０はそれにより、列ライン２２０２に接続される。
【０２２０】
ソース選択信号ＳＥＬ＿ＲＥＧにより、シフトレジスタ全体は論理値１に設定され、画素選択信号ＳＥＬ＿ＰＩＸに、センサの列への行の接続を制御させる。センサの全体制御は次に、すべての行が高速読出チャネル２２２０に順次接続されるように、画素選択信号ＳＥＬ＿ＰＩＸを扱う。次に、各列ラインは、選択された画素によって取得された信号に比例して電流を送出する。処理ブロック２２３０は、各列についてどの行が、ある画素がＲＯＩに属するかを区別するために規定された１つまたは複数の条件に整合するかを検出するために、高速読出チャネル２２２０によって送出された信号を処理する。
【０２２１】
処理部２２３０の出力ＯＵＴはデジタル信号であり、それは、画素アレイにフィードバックされる。また、それは、ソース選択信号ＳＥＬ＿ＲＥＧによって与えられた位置でシフトレジスタ２２１０の入力Ｉｎ２に論理値１を書込むことにより、電流モーメントで列に接続された画素がＲＯＩの一部であることを示す。ソース選択信号ＳＥＬ＿ＲＥＧは、ＳＥＬ＿ＰＩＸと同様にタイミングを取られる。しかしながら、これに代えて、ＲＯＩが実際の画素の前または後にいくつかの画素を含むことができるように、ソース選択信号ＳＥＬ＿ＲＥＧと画素選択信号ＳＥＬ＿ＰＩＸとの間のプログラマブルなオフセットが可能である。このプロセスは、画像におけるすべての列について並行して行なわれる。
【０２２２】
全体制御は次に、信号Ｆ／ｎＲをリセットすることによって、センサをＲＯＩ読出モードとなるように構成する。加えて、ドライバトランジスタ２２６０は、先行技術と同様にソースフォロワのように作動するように、飽和領域でバイアスをかけられる。ＲＯＩ読出し中、シフトレジスタ２２１０において入力Ｉｎ２ではなく入力Ｉｎ１がアクティブとなるように、ソース選択信号ＳＥＬ＿ＲＥＧ信号は起動されない。
【０２２３】
高速読出モードで決定されたＲＯＩは次に、精密読出チャネル２２４０を介したＲＯＩ読出モードで読出される。
【０２２４】
図２６および図２７は、露出時間が、シフトレジスタ２２１０の処理および更新を含む（第１の）高速読出しと、（第２の）ＲＯＩ読出しとの双方と重複し得る、この発明の一実施形態を示す。したがって、全体的な画像センサ速度を増加させるために、シフトレジスタ２２１０の高速読出し、処理および更新は、パイプライン化された態様で遂行される。
【０２２５】
特に、図２６は、画素行１〜Ｎｒｏｗｓを含む画素の単一の列ｊに関する動作を示す。現在のステップで、第５の行＃５における画素が、高速読出回路系によって読出される。これは、画素選択信号ＳＥＬ＿ＰＩＸによって画素行を選択するにより、行なわれる。並行して、第３の行＃３の画素のＲＯＩストレージが、適切な値（たとえば、画素が列における第１のＲＯＩ画素である場合には、論理１、または、画素がＲＯＩにおける第１の画素ではない場合には、論理０）をそこに書込むことによって更新される。このため、図２６は、ＲＯＩの決定と、シフトレジスタストレージへのＲＯＩのプログラミングとの間の時間シフトを示す。これは、これらの２つの動作をパイプライン化された態様で行なうことを可能にする。また、精密読出回路によるＲＯＩ読出しも、パイプライン化されてもよい。ＲＯＩ書込み（プログラミング）動作が終了すると、ＲＯＩ読出しを行なうことができる。
【０２２６】
図２７は、パイプライン化された処理を時間図で示す。図２７は、水平方向によって示された時間の間、光電素子ＰＰＤ上にあるアナログ集積電荷を示す。電荷が集積されるとすぐに、それはアナログメモリＦＤに転送される。ＰＰＤからＦＤへの電荷の転送は、転送信号ＴＲＦによって制御される列ｊのすべての行について行なわれる。転送後、列ｊにおけるすべての行について、高速読出手順が行なわれてもよい。いくつかの行が依然として高速読出回路系によって読まれる（Ｆ＿ｒｏ）一方、すでに読出された行は、ＲＯＩを決定するために処理部によって処理されてもよく（Ｐｒｏｃ）、すでに処理された行は、センサアレイシフトレジスタにプログラミングされてもよい（ＲＯＩｗｒ）。見てわかるように、上述の３つの動作、すなわち高速読出し、処理、およびＲＯＩ書込みは、パイプライン化されて、すなわち部分的に並行して行なわれてもよい。つまり、これらのステップは並行して同じ列に適用されるが、特定のステップによって処理された行に対してシフトされる。次に、ＦＤをリセットすることなく、精密読出し（ＲＯＩ＿ｒｏ）が行なわれる。そのようなパイプライン化は、自動ＲＯＩ動作をさらに加速し得る。
【０２２７】
要約すると、ＲＯＩプログラミング回路およびＲＯＩ読出回路を提供することに加えて、この発明は、自動ＲＯＩ機能を実現するための修正されたＣＭＯＳセンサアーキテクチャを提供し、それによりセンサは、センサから実画像を実際に読出す前に、列ごとまたは画像ごとにＲＯＩを自動的に計算する。修正された画素アーキテクチャは、電流モードの高速読出しと、電圧モードの精密なＲＯＩストレージ読出しとの双方を実現できる。高速読出チャネルによって送出された電流からＲＯＩ位置を自動的に得るために処理回路系を列ごとに含めることは、効率的な自動ＲＯＩ更新を可能にする。これは、レーザ三角測量センサの用途にとって特に好適である。しかしながら、それはそれにより限定されず、本願は一般に、あらゆる種類の感知（撮像）用途に適用可能である。レーザ三角測量用途は、比較器を含む三角測量センサ用のレーザピークの低精度の計算、および複数の行の並行する読出しのための上述のアーキテクチャといった、単純化され効率的ないくつかの実現化例を可能にする。
【０２２８】
なお、ＲＯＩ決定の実現化例は、図２２の例示的なアーキテクチャに限定されない。たとえば、図２２に示す画素アーキテクチャの最適化を、図２８に示す。したがって、画素の内部でいくつかの論理を省くことが可能である。
【０２２９】
図２８は、図２２の画素アーキテクチャと比較すると、画素選択を制御する、すなわち、選択トランジスタＴｓｅｌの起動を制御するＡＮＤゲートを省くことを可能にする、修正されたアーキテクチャを示す。この画素の動作の原理は、図１４を参照して上述された実施形態に関連する図２２の元の概念と同様である。ＲＯＩのプログラミングは上述のものと同じであるが、（図２８によれば）１ビットメモリの内容をシフトレジスタに転送するためにクロック信号ＣＬＫが起動されると、読出プロセスが始まる。なぜなら、シフトレジスタの出力（ＲＯＩの第１の画素については、論理１）が、各ＲＯＩの第１の画素の選択トランジスタを同時に起動するためである。
【０２３０】
次に、元のアーキテクチャと同様に、クロック信号ＣＬＫ（図１４におけるＣＬＫ＿Ｒに対応）をパルス化して、各列の第１の画素が次の下の画素に送られ、それにより、列ラインから第１の画素を切り離し、後者を接続する。この方法を使用して、（すべての画素において）１つの論理ゲートを省きながら、同じ結果が達成される。この場合、ＡＮＤゲートが画素アーキテクチャから除外されると、各ＲＯＩの第１の画素のみが論理１を含み得る。なぜなら、さもなければ、出力ラインでいくつかの行が短絡されるためである。したがって、ＡＮＤゲートのない減少したアーキテクチャは、列における第１の画素のＲＯＩメモリ手段が論理値１に設定されることにより、および、下の画素もＲＯＩに属する限り、値をシフトすることにより、ＲＯＩ表示が格納されるアーキテクチャにとってのみ好適である。
【０２３１】
この発明のこの実施形態は、以下のように作動する。フォトダイオードＰＰＤは通常通り動作され、露出時間が終了すると、その中に集積された電荷がＦＤノード（アナログメモリ）に転送される。全体制御は、信号Ｆ／ｎＲを起動することによって、センサを高速読出しモードに設定する。これにより、センサ制御回路系は、画素動作を高速モードでプログラミングするようになり、オーミックモードで上述の例のようにドライバトランジスタにバイアスをかけ、また、高速読出チャネルを列ラインに接続するようになる。
【０２３２】
（すべての画素の）全シフトレジスタ２８１０は、初期化するために論理０に設定される。次に、センサアレイ全体においてＳＥＬ＿ＲＥＧ信号を選択しているソースはすべて、論理０に設定され、完全なパルス（立ち上がりおよび立ち下がり）が、シフトレジスタの入力でクロック「ＣＬＫ」信号に印加される。このプロセス後、すべての選択トランジスタＴｓｅｌはイナクティブになり、どのドライバトランジスタ２８６０も列出力ライン２８０２に接続されなくなるであろう。ソース選択信号ＳＥＬ＿ＲＥＧは次に、Ｉｎ１入力からデータを得るように、シフトレジスタモジュール２８１０を構成するであろう。これは、すべての画素に、列ごとの完全なシフトレジスタとして、シフトレジスタモジュール２８１０を構成する。
【０２３３】
シフトレジスタ２８１０に論理１をプログラミングするために、第１の行の入力Ｉｎ１は「１」に固定され、第１の行におけるシフトレジスタのＣＬＫ入力にパルスが印加される。これはＴｓｅｌトランジスタを起動し、第１の行のドライバトランジスタ２８６０を列ライン２８０２に接続する。第１の論理１がいったんシフトレジスタ２８１０に注入されると、第１のフレームのフレーム読出し中に他の論理１がシフトレジスタ２８１０に導入されることを回避するために、第１の行のＩｎ１入力は「０」に変更される。
【０２３４】
高速読出チャネル２８２０は、画素の第１の行に対応するデータを読み、処理ブロック２８３０は、そのような第１の画素行からのデータを処理する。次に、第１の行のソース選択信号ＳＥＬ＿ＲＥＧが、シフトレジスタが入力列２８０４からデータを取り込むことをを可能にするように切替えられる。そのような行についてのＣＬＫ信号が立ち上がるまで、これらのデータは取り込まれず、ＣＬＫ信号が立ち下がるまで、シフトレジスタの出力に設定されない。高速モードで行を読出すことが新たに必要とされるたび（Ｔ＿ｒｏｗ＿ｆａｓｔ）、プロセスは他の次の行について繰り返される。次に、行は出力に接続され、そのデータが高速読出回路２８２０によって読出される。この後、すべての行は、入力列２８０４からデータを読むように再構成され、そのクロック（ＣＬＫ）は静的なままとなり、シフトレジスタモジュールへの新しいデータの取り込みを回避する。
【０２３５】
処理ブロック２８３０は読出情報を処理し、ある行における１個の画素が、ＲＯＩの一部として考えられるべき注目すべきものか否かについて決定する。このブロックがＲＯＩの開始を検出した場合、それは、列入力２８０４において、検出された開始画素のＲＯＩストレージを論理１に設定する。同時に、ユーザによって規定されたような上述の多くの行が起動され、そのような行についてのみ、対応するクロック信号ＣＬＫを立ち上げる。前述の事項は、ＲＯＩ開始を印付けるポインタをシフトレジスタブロックに書込みことをもたらすが、このデータは、ＣＬＫクロック信号のエッジが立ち下がるまで、これらのそれぞれの画素を出力に接続しない。このプロセスは、最後の行が高速読出モードで読出されるまで、１行ずつ続く。高速読出段階が終了するとすぐに、すべての行におけるすべてＣＬＫ信号が立ち下がり、対応する画素が列２４０２に接続される。これが、高速読出段階の終わりである。
【０２３６】
高速読出段階が終了すると、センサアレイの全体制御は、センサをＲＯＩ読出モード（精密読出モード）となるように構成する。加えて、ドライバトランジスタ２８６０は、それがソースフォロワのように作動するように、その飽和領域でバイアスをかけられる。ＲＯＩ読出し段階中、ソース選択信号ＳＥＬ＿ＲＥＧは起動されない。 上述のように決定（計算）されたＲＯＩからの画素は、精密読出チャネル２８４０を介して読出される。通常動作については、ソース選択信号ＳＥＬ＿ＲＥＧは、アレイ全体における第１の入力Ｉｎ１を選択するように設定される。この設定は、シフトレジスタモジュール２８１０を、単一列サイズシフトレジスタとして構成する。同時に、ＲＯＩに属するとして選択されたものとは異なる他の画素の起動を回避するために、第１の列についてのシフトレジスタ２８１０の第１の入力Ｉｎ１は「０」に設定される。
【０２３７】
ＲＯＩの行の精密な読出しのための時間であるＴｒｏｗごとに、アレイ全体についてのクロック信号ＣＬＫはパルス化され（立ち上がりおよび立ち下がり）、それは、行におけるそれぞれの列に接続されなければならない画素のポインタを、１つ下の行に動かす。このプロセスは、高速読出モードで検出された画素におけるＲＯＩの高さと等しい回数、繰り返される。
【０２３８】
この発明のこの実施形態の別の延長は、列ごとに複数のＲＯＩを規定し、読出すことを可能にする。そのような場合、図２２のシフトレジスタ２２１０は、図２９に示すように、「ｂｙｐａｓｓ＿ｉｎ」と呼ばれる第２の入力と、「ｂｙｐａｓｓ＿ｏｕｔ」と呼ばれる１つの新しい出力とを有するであろう。（図１１および図１３を参照してすでに説明したような）ＲＯＩ間に配置された、各列における画素についてのＲＯＩプログラミング中、ｂｙｐａｓｓ＿ｉｎ入力は論理「１」に設定されて、シフトレジスタ２９１０を、その入力「Ｉｎ１」で受信したあらゆる値がその出力「ｏｕｔ」に直ちに転送されるように、バイパスで構成する。
【０２３９】
このように、バイパスモードにあるシフトレジスタ２９１０が、ＲＯＩ読出し中に論理「１」を受信すると、それは次のシフトレジスタに自動的に進み、このプロセスは、バイパスモードにはない、列における次の行のシフトレジスタに、それが達するまで続く。この時点で、ＲＯＩ読出は通常、上述のように続く。最後に、ＳＥＬ信号が論理「１」に設定された場合でさえ、バイパスされた画素が出力ラインに決して接続しないように、「ｂｙｐａｓｓ＿ｉｎ」という値が「ｂｙｐａｓｓ＿ｏｕｔ」にマッピングされ、否定され、画素に存在する論理ＡＮＤゲートの第３の入力として接続される。
【０２４０】
要約すると、センサアレイ回路系は有利には、読出中にある画素がスキップされるべきであることを、予め規定された値によって示す、前記画素についてのバイパス表示を格納するためのバイパスストレージ手段と、バイパス表示に対応するバイパス信号を受信するための入力とを含む、シフトレジスタを含み、シフトレジスタは、予め規定された値を有するバイパス信号を受信すると、その選択された入力からその出力に信号を転送するように構成されている。
【０２４１】
この発明の別の実施形態によれば、センサアレイの画素内の関心領域ＲＯＩを決定するための方法であって、ＲＯＩは、第２の読出ステップにおいてセンサアレイから読出されるべき１個以上の画素を含み、前記方法は、１個の画素について行なわれる以下のステップを含み、以下のステップは、第２の読出ステップよりも速い、センサアレイからの画素の第１の読出ステップと、第１の読出ステップによって読出された画素がＲＯＩに属するか否かを、読出された画素値に基づいて決定するための処理ステップとを含む、方法が提供される。
【０２４２】
図３０は、第２のＲＯＩの別のサイズについて、図１２に示す処理ステップと同様の、列ごとに複数のＲＯＩをサポートする実施形態のためのいくつかの処理ステップを示す。特に、図３０の左上部分は、ＲＯＩ決定およびプログラミングの後の状況を示す。特に、２つのＲＯＩがある。ＲＯＩストレージは、各列における第１の画素と、列ごとまたは画像ごとの第１のＲＯＩのカウント（画素でのサイズ）とを格納する。第１および第２のＲＯＩ間の画素は「Ｂ」で印付けられ、つまり、それらは、それぞれの列を読出す際にバイパスされることになっている。第２の関心領域は次に、バイパスされるべきであるとして印付けられていない第１の位置に位置する。
【０２４３】
図３０の右上部分は、センサアレイのそれぞれの列を読む際にバイパスされるべきであるとして印付けられた画素のバイパスを示す。読出す際、バイパス後の各列における第１のバイパスされない画素は、第２のＲＯＩに属する画素として認識され、したがって、３つのＲＯＩ行を含む第１のＲＯＩを読出した後に、シフトレジスタはこの画素に、画素がＲＯＩに属することを示す値「１」をコピーする。
【０２４４】
図３０の底部は、読出された第２の行の第１の行を示す。なお、このＲＯＩがより少ない列を有する場合でさえ、それらを読出すことは、１行全体を読出すのと同じ時間がかかる。第２のＲＯＩは、読出しの際、単一のＲＯＩ行からなる。
【０２４５】
したがって、センサアレイの画素内の関心領域ＲＯＩから画素を読出すための方法であって、ＲＯＩは１個以上の画素を含み、前記方法は、画素の第１の読出ステップとそれらの処理ステップとを含む、センサアレイにおけるすべての画素について請求項１３に従ってＲＯＩを決定するステップと、決定されたＲＯＩを識別する情報を格納するステップと、格納された情報に基づいて、格納された情報によって識別されたＲＯＩに属する画素のみを読出すための第２の読出ステップとを含む、方法が提供される。
【０２４６】
第１の読出ステップと、処理ステップと、格納するステップとは、１つの画素ラインについて少なくとも部分的に並行して行なわれてもよい。図３１は、この発明の一実施形態に従ったＲＯＩ決定のフロー図を示す。したがって各行について、アナログストレージＦＤに集積された近似画素値を得るために、高速読出し３１２０が行なわれる。読出された値は、それらがＲＯＩに属するか否かを決定するために処理され（３１２０）、結果が格納される（３１３０）。上述のように、フローチャートは、すべてのステップ３１１０〜３１３０によって各行を完全に処理する必要はない。それは、３つのステップによっていくつかの行を並行して処理してもよい。
【０２４７】
なお、ＲＯＩ決定アプローチは、次のＲＯＩ書込およびＲＯＩ読出アプローチに関係なく使用されてもよい。また、ＲＯＩプログラミングおよび読出しは、特定のＲＯＩ決定アプローチとは独立して作動してもよい。ＲＯＩはさらに、上述したものとは別のやり方で予め規定され、または決定されてもよい。また、決定は各フレームについて行なわれてもよいが、それは各フレームについて行なわれる必要はなく、これは主として、用途の要件によって与えられる。たとえば、ＲＯＩ更新は、Ｍ個のフレームごとに行なわれてもよく、ここでＭは、１から一連のフレームにおけるフレーム数までの整数である。図面を参照して説明した例は、行が選択され、列が１行ずつ読出されるアーキテクチャを指す。しかしながら、これは交換されてもよい。上述の説明の数カ所で使用された画素の「ライン」という用語は、行および列のいずれかを指す。
【０２４８】
この発明の別の実施形態は、ハードウェアおよびソフトウェアを使用する上述のさまざまな実施形態の実現に関する。この発明のさまざまな実施形態は、コンピューティング装置（プロセッサ）を使用して実現され、または実行されてもよい、ということが認識される。コンピューティング装置またはプロセッサは、たとえば、汎用プロセッサ、デジタル信号プロセッサ、特定用途向け集積回路、フィールド・プログラマブル・ゲートアレイ、または別のプログラマブル・ロジックデバイスであってもよい。この発明のさまざまな形はまた、これらの装置の組合せによって実行され、または具体化されてもよい。
【０２４９】
要約すると、この発明は、センサアレイ画素を読出すことに関する。特に、この発明は、センサアレイから関心領域のみが読出され得るようにするアプローチを提供し、このため、かなりの時間節約をもたらす。
【０２５０】
これを達成するために、この発明の一実施形態によれば、センサアレイについての関心領域を構成するための回路系と、関心領域に属する画素を読出すための読出回路系とが提供される。加えて、関心領域をプログラミングするための、および関心領域を読出すための対応する方法が提供される。関心領域をプログラミングし、および／または読出すための回路系は、ある画素が関心領域（ＲＯＩ）に属するかどうかという表示を格納するための、画素ごとに提供されるストレージ素子を含む。これらは、プログラミング回路系によって、および、読出の際にＲＯＩの画素のみを読出すためにＲＯＩを使用して、構成される。
【０２５１】
この発明の別の実施形態によれば、センサアレイからのＲＯＩの自動決定およびＲＯＩの読出しのための回路系が提供される。回路系は、センサアレイの画素を読出すための精密読出回路系よりも精度は低いものの高速である、高速読出回路系を含む。高速読出回路系は、低レベルの精度で画素を読出し、高速読出画素の処理によってＲＯＩを決定し、ＲＯＩは次にＲＯＩ識別を格納するためのＲＯＩプログラミング回路に提供され、それにより精密読出回路に提供され、それは次に、ＲＯＩに属すると決定された画素のみを読出す。精密読出回路は、高速読出回路よりも遅い。
【図１】
0006369911.tif 000014
【図２】
0006369911.tif 000015
【図３】
0006369911.tif 000016
【図４】
0006369911.tif 000017
【図５】
0006369911.tif 000018
【図６】
0006369911.tif 000019
【図７】
0006369911.tif 000020
【図８】
0006369911.tif 000021
【図９】
0006369911.tif 000022
【図１０】
0006369911.tif 000023
【図１１】
0006369911.tif 000024
【図１２】
0006369911.tif 000025
【図１３】
0006369911.tif 000026
【図１４】
0006369911.tif 000027
【図１５】
0006369911.tif 000028
【図１６】
0006369911.tif 000029
【図１７】
0006369911.tif 000030
【図１８】
0006369911.tif 000031
【図１９】
0006369911.tif 000032
【図２０】
0006369911.tif 000033
【図２１】
0006369911.tif 000034
【図２２】
0006369911.tif 000035
【図２３】
0006369911.tif 000036
【図２４】
0006369911.tif 000037
【図２５】
0006369911.tif 000038
【図２６】
0006369911.tif 000039
【図２７】
0006369911.tif 000040
【図２８】
0006369911.tif 000041
【図２９】
0006369911.tif 000042
【図３０】
0006369911.tif 000043
【図３１】
0006369911.tif 000044