(57)【特許請求の範囲】
【請求項１】
シフトレジスタ回路であり、
そのうち、前記シフトレジスタ回路は、Ｍ段シフトレジスタサブ回路からなり、
第Ｎ段シフトレジスタサブ回路は、順番に電気的に接続された第Ｎ段制御信号入力端子と、クロック信号出力制御回路と、バッファと、第Ｎ段信号出力端子と、を備え、
前記第Ｎ段制御信号入力端子は、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信するのに用いられ、
前記クロック信号出力制御回路は、第１トランジスタと第２トランジスタからなり、
前記第１トランジスタは、第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、を備え、
前記第２トランジスタは、第２ゲート電極と、第２ソース電極と、第２ドレイン電極と、を備え、
前記第１ゲート電極は、第１クロック信号を受信し、
前記第１ソース電極は、前記第Ｎ段制御信号入力端子に接続されることによって、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信し、
前記第１ドレイン電極は、ノードを介して前記第２ゲート電極に電気的に接続され、
前記第１トランジスタは、第１クロック信号の制御下で第Ｎ−１段シフトレジスタサブ回路の出力信号を前記ノードに送信し、
前記第２ドレイン電極は、第２クロック信号を受信し、
前記第２トランジスタは、前記第Ｎ−１段シフトレジスタサブ回路の出力信号の制御下で第２クロック信号を前記第２ソース電極に送信し、
前記クロック信号出力制御回路の出力端子である前記第２ソース電極は、前記バッファに電気的に接続され、
前記バッファは、前記第２ソース電極が出力した信号を所定の時間バッファリングすることによって第Ｎ段シフトレジスタサブ回路の出力信号を取得するとともに、前記第Ｎ段信号出力端子から出力するのに用いられ、
そのうち、前記第１クロック信号と前記第２クロック信号は、どちらも矩形波信号であり、
前記第１クロック信号の高レベルと前記第２クロック信号の高レベルは重複せず、
前記第１クロック信号のデューティ比は１より小さく、
前記第２クロック信号のデューティ比は１より小さく、
さらに、
各段シフトレジスタサブ回路は、さらに第３トランジスタを備え、
前記第３トランジスタは、第３ゲート電極と、第３ソース電極と、第３ドレイン電極を備え、
そのうち、前記第３ゲート電極は、前記第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第３ソース電極は、前記第２ドレイン電極に電気的に接続され、
前記第３ドレイン電極は、前記第２ソース電極に電気的に接続され、
ＭとＮは自然数であり、さらにＭはＮより大きい或いはＮと等しい
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに第Ｎ＋１段シフトレジスタサブ回路を備え、
前記第Ｎ＋１段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、前記第１クロック信号を受信する
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項１に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに、第Ｎ＋１段シフトレジスタサブ回路と、第Ｎ＋２段シフトレジスタサブ回路と、を備え、
前記第Ｎ＋１段シフトレジスタサブ回路及び前記第Ｎ＋２段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第３クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第３クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第１クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
そのうち、前記第３クロック信号は矩形波であり、
前記第３クロック信号の高レベルと前記第１クロック信号の高レベルは重複せず、
前記第３クロック信号の高レベルと前記第２クロック信号の高レベルは重複せず、
さらに、前記第３クロック信号のデューティ比は１より小さい
ことを特徴とするシフトレジスタ回路。
【請求項４】
請求項１に記載のシフトレジスタ回路において、
前記シフトレジスタ回路は、さらに第Ｎ＋１段シフトレジスタサブ回路と、第Ｎ＋２段シフトレジスタサブ回路と、第Ｎ＋３段シフトレジスタサブ回路と、を備え、
前記第Ｎ＋１段シフトレジスタサブ回路、前記第Ｎ＋２段シフトレジスタサブ回路及び第Ｎ＋３段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第３クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第３クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第４クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第４クロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第１クロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋３段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
そのうち、前記第３クロック信号及び前記第４クロック信号は矩形波信号であり、
前記第３クロック信号の高レベルと前記第４クロック信号の高レベルは重複せず、
前記第３クロック信号の高レベル及び前記第４クロック信号の高レベルと、前記第１クロック信号の高レベル及び前記第２クロック信号の高レベルは重複せず、
さらに、前記第３クロック信号のデューティ比は１より小さく、
前記第４クロック信号のデューティ比は１より小さい
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項４に記載のシフトレジスタ回路において、
前記第１クロック信号のデューティ比、前記第２クロック信号のデューティ比、前記第３クロック信号のデューティ比、および、前記第４クロック信号のデューティ比、は１／３である
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項１に記載のシフトレジスタ回路において、
Ｎが１である時、第１段制御信号入力端子は、シフトレジスタ起動信号を受信し、
そのうち、前記シフトレジスタ起動信号は、第１段シフトレジスタサブ回路の第１トランジスタの起動を制御するのに用いられ、
そのうち、前記シフトレジスタ起動信号は、持続時間が第１所定時間の高レベル信号である
ことを特徴とするシフトレジスタ回路。
【請求項７】
請求項１に記載のシフトレジスタ回路において、
前記バッファは、順番に直列接続された第１インバータと第２インバータとを備え、
前記第１インバータの入力端子は、前記第２ソース電極に接続され、
前記第２インバータの出力端子は、前記第Ｎ段信号出力端子に接続される
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項７に記載のシフトレジスタ回路において、
前記シフトレジスタ回路のバッファは、さらに第３インバータを備え、
前記第３インバータの入力端子は、前記第１インバータと前記第２インバータの間のノードに電気的に接続され、
前記第３インバータの出力端子は、段間中継ノードに電気的に接続され、
前記第３インバータの出力端子から出力された信号は、前記段間中継ノードによって次の段のシフトレジスタサブ回路に送信される
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項８に記載のシフトレジスタ回路において、
前記第１インバータは、第１メイントランジスタ（Ｔ５１）と、第２メイントランジスタ（Ｔ５２）と、第３メイントランジスタ（Ｔ５３）と、第４メイントランジスタ（Ｔ５４）と、第１サブトランジスタ（Ｔ６１）と、第２サブトランジスタ（Ｔ６２）と、第３サブトランジスタ（Ｔ６３）と、第４サブトランジスタ（Ｔ６４）と、を備え、
前記第１メイントランジスタ（Ｔ５１）、前記第２メイントランジスタ（Ｔ５２）、前記第３メイントランジスタ（Ｔ５３）、前記第４メイントランジスタ（Ｔ５４）、前記第１サブトランジスタ（Ｔ６１）、前記第２サブトランジスタ（Ｔ６２）、前記第３サブトランジスタ（Ｔ６３）、および、前記第４サブトランジスタ（Ｔ６４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ５１）のゲート電極とソース電極は、どちらも高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ５１）のドレイン電極は、前記第２メイントランジスタ（Ｔ５２）のゲート電極に接続され、
前記第２メイントランジスタ（Ｔ５２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ５２）のドレイン電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ５３）のゲート電極は、前記第１インバータの入力端子に接続され、
前記第３メイントランジスタ（Ｔ５３）のソース電極は、前記第１メイントランジスタ（Ｔ５１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ５３）のドレイン電極は、前記第４メイントランジスタ（Ｔ５４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のソース電極は、前記第１インバータの出力端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ６１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ６１）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のドレイン電極は、前記第４メイントランジスタ（Ｔ５４）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のソース電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のドレイン電極は、低レベル信号端子（ＶＳＳ）に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のソース電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項９に記載のシフトレジスタ回路において、
前記第２インバータは、第１メイントランジスタ（Ｔ７１）と、第２メイントランジスタ（Ｔ７２）と、第３メイントランジスタ（Ｔ７３）と、第４メイントランジスタ（Ｔ７４）と、第１サブトランジスタ（Ｔ８１）と、第２サブトランジスタ（Ｔ８２）と、第３サブトランジスタ（Ｔ８３）と、第４サブトランジスタ（Ｔ８４）と、を備え、
第１メイントランジスタ（Ｔ７１）、第２メイントランジスタ（Ｔ７２）、第３メイントランジスタ（Ｔ７３）、第４メイントランジスタ（Ｔ７４）、第１サブトランジスタ（Ｔ８１）、第２サブトランジスタ（Ｔ８２）、第３サブトランジスタ（Ｔ８３）、および、第４サブトランジスタ（Ｔ８４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ７１）のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ７１）のドレイン電極は、前記第２メイントランジスタ（Ｔ７２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のドレイン電極は、前記第２インバータの出力端子１３２（Ｎ）に接続され、
前記第３メイントランジスタ（Ｔ７３）のゲート電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ７３）のソース電極は、前記第１メイントランジスタ（Ｔ７１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ７３）のドレイン電極は、前記第４メイントランジスタ（Ｔ７４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のソース電極は、前記第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ８１）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のソース電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のソース電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１０に記載のシフトレジスタ回路において、
前記第３インバータは、第１メイントランジスタ（Ｔ３１）と、第２メイントランジスタ（Ｔ３２）と、第３メイントランジスタ（Ｔ３３）と、第４メイントランジスタ（Ｔ３４）と、第１サブトランジスタ（Ｔ４１）と、第２サブトランジスタ（Ｔ４２）と、第３サブトランジスタ（Ｔ４３）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第１メイントランジスタ（Ｔ３１）、第２メイントランジスタ（Ｔ３２）、第３メイントランジスタ（Ｔ３３）、第４メイントランジスタ（Ｔ３４）、第１サブトランジスタ（Ｔ４１）、第２サブトランジスタ（Ｔ４２）、第３サブトランジスタ（Ｔ４３）、および、第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ３１）のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ３１）のドレイン電極は、前記第２メイントランジスタ（Ｔ３２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、前記段間中継ノードに接続され、
前記第３メイントランジスタ（Ｔ３３）のゲート電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ３３）のソース電極は、前記第１メイントランジスタ（Ｔ３１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ３３）のドレイン電極は、前記第４メイントランジスタ（Ｔ３４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ４１）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のソース電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のソース電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項８に記載のシフトレジスタ回路において、
前記第１インバータには、第２メイントランジスタ（Ｔ５２）と、第４メイントランジスタ（Ｔ５４）と、第１サブトランジスタ（Ｔ６１）と、第２サブトランジスタ（Ｔ６２）と、第３サブトランジスタ（Ｔ６３）と、第４サブトランジスタ（Ｔ６４）と、が備えられ、
前記第２メイントランジスタ（Ｔ５２）、前記第４メイントランジスタ（Ｔ５４）、前記第１サブトランジスタ（Ｔ６１）、前記第２サブトランジスタ（Ｔ６２）、前記第３サブトランジスタ（Ｔ６３）、および、前記第４サブトランジスタ（Ｔ６４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ５２）のゲート電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ５２）のソース電極は、高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第２メイントランジスタ（Ｔ５２）のドレイン電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のソース電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ６１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ６１）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第２サブトランジスタ（Ｔ６２）のドレイン電極は、前記第４サブトランジスタ（Ｔ６４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のソース電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のドレイン電極は、低レベル信号端子（ＶＳＳ１）に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のソース電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ１）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２に記載のシフトレジスタ回路において、
前記第２インバータは、第２メイントランジスタ（Ｔ７２）と、第４メイントランジスタ（Ｔ７４）と、第１サブトランジスタ（Ｔ８１）と、第２サブトランジスタ（Ｔ８２）と、第３サブトランジスタ（Ｔ８３）と、第４サブトランジスタ（Ｔ８４）と、を備え、
前記第２メイントランジスタ（Ｔ７２）、前記第４メイントランジスタ（Ｔ７４）、前記第１サブトランジスタ（Ｔ８１）、前記第２サブトランジスタ（Ｔ８２）、前記第３サブトランジスタ（Ｔ８３）、および、前記第４サブトランジスタ（Ｔ８４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ７２）のゲート電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のソース電極は、高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のドレイン電極は、第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタのソース電極は、前記第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のソース電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のドレイン電極は、低レベル信号端子（ＶＳＳ１）に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のソース電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ１）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１３に記載のシフトレジスタ回路において、
前記第３インバータは、第２メイントランジスタ（Ｔ３２）と、第４メイントランジスタ（Ｔ３４）と、第１サブトランジスタ（Ｔ４１）と、第２サブトランジスタ（Ｔ４２）と、第３サブトランジスタ（Ｔ４３）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第２メイントランジスタ（Ｔ３２）、前記第４メイントランジスタ（Ｔ３４）、前記第１サブトランジスタ（Ｔ４１）、前記第２サブトランジスタ（Ｔ４２）、前記第３サブトランジスタ（Ｔ４３）、および、前記第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ３２）のゲート電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレイン電極は、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のソース電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のソース電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１３に記載のシフトレジスタ回路において、
前記第３インバータは、第２メイントランジスタ（Ｔ３２）と、第４メイントランジスタ（Ｔ３４）と、第２サブトランジスタ（Ｔ４２）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第２メイントランジスタ（Ｔ３２）、前記第４メイントランジスタ（Ｔ３４）、前記第２サブトランジスタ（Ｔ４２）、および、前記第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ３２）のゲート電極は、前記第２インバータにおける前記第２メイントランジスタ（Ｔ７２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のゲート電極は、前記第２メイントランジスタ（Ｔ３２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレインは、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことを特徴とするシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０１５年３月３１日に提出した申請番号２０１５１０１４７９８２．１・発明名称「シフトレジスタ回路」の先願優先権を要求し、前記先願の内容は引用の方法で本文中に合併される。
【０００２】
本発明は、表示の技術分野に関し、特に、シフトレジスタ回路に関する。
【背景技術】
【０００３】
アレイ基板上（Ｇａｔｅ  Ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ、  ＧＯＡ）に設けられるゲート駆動装置は、液晶表示技術における高レベルの設計である。ＧＯＡの基本概念は、液晶表示パネルのゲート駆動装置（Ｇａｔｅ  Ｄｒｉｖｅｒ）をガラス基板に集積することによって、液晶表示パネルの走査駆動を行うことである。ゲート駆動装置を設計する時、シフトレジスタ回路がよく利用され、従来のシフトレジスタ回路の設計では、一般的にＣＯＭＳデバイスを採用することによって、シフトレジスタ回路の消費電力を減らし、前記シフトレジスタ回路の安定性を向上させている。しかしながら、単体トランジスタ（例えばＮ型トランジスタ）については言えば、単体トランジスタ用に設計されたシフトレジスタ回路はまだない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、単体トランジスタ用に設計されたシフトレジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のシフトレジスタ回路は、
シフトレジスタ回路であり、
そのうち、前記シフトレジスタ回路は、Ｍ段シフトレジスタサブ回路からなり、
第Ｎ段シフトレジスタサブ回路は、順番に電気的に接続された第Ｎ段制御信号入力端子と、クロック信号出力制御回路と、バッファと、第Ｎ段信号出力端子と、を備え、
前記第Ｎ段制御信号入力端子は、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信するのに用いられ、
前記クロック信号出力制御回路は、第１トランジスタと第２トランジスタからなり、
前記第１トランジスタは、第１ゲート電極と、第１ソース電極と、第１ドレイン電極と、を備え、
前記第２トランジスタは、第２ゲート電極と、第２ソース電極と、第２ドレイン電極と、を備え、
前記第１ゲート電極は、第１クロック信号を受信し、
前記第１ソース電極は、前記第Ｎ段制御信号入力端子に接続されることによって、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信し、
前記第１ドレイン電極は、ノードを介して前記第２ゲート電極に電気的に接続され、
前記第１トランジスタは、第１クロック信号の制御下で第Ｎ−１段シフトレジスタサブ回路の出力信号を前記ノードに送信し、
前記第２ドレイン電極は、第２クロック信号を受信し、
前記第２トランジスタは、前記第Ｎ−１段シフトレジスタサブ回路の出力信号の制御下で第２クロック信号を前記第２ソース電極に送信し、
前記クロック信号出力制御回路の出力端子である前記第２ソース電極は、前記バッファに電気的に接続され、
前記バッファは、前記第２ソース電極が出力した信号を所定の時間バッファリングすることによって第Ｎ段シフトレジスタサブ回路の出力信号を取得するとともに、前記第Ｎ段信号出力端子から出力するのに用いられ、
そのうち、前記第１クロック信号と前記第２クロック信号は、どちらも矩形波信号であり、
前記第１クロック信号の高レベルと前記第２クロック信号の高レベルは重複せず、
前記第１クロック信号のデューティ比は１より小さく、
前記第２クロック信号のデューティ比は１より小さく、
さらに、
各段シフトレジスタサブ回路は、さらに第３トランジスタを備え、
前記第３トランジスタは、第３ゲート電極と、第３ソース電極と、第３ドレイン電極を備え、
そのうち、前記第３ゲート電極は、前記第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第３ソース電極は、前記第２ドレイン電極に電気的に接続され、
前記第３ドレイン電極は、前記第２ソース電極に電気的に接続され、
ＭとＮは自然数であり、さらにＭはＮより大きい或いはＮと等しい
ことを特徴とする。
【０００６】
本発明では、
前記シフトレジスタ回路は、さらに第Ｎ＋１段シフトレジスタサブ回路を備え、
前記第Ｎ＋１段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、前記第１クロック信号を受信する
ことが好ましい。
【０００７】
本発明では、
前記シフトレジスタ回路は、さらに、第Ｎ＋１段シフトレジスタサブ回路と、第Ｎ＋２段シフトレジスタサブ回路と、を備え、
前記第Ｎ＋１段シフトレジスタサブ回路及び前記第Ｎ＋２段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第３クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第３クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第１クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
そのうち、前記第３クロック信号は矩形波であり、
前記第３クロック信号の高レベルと前記第１クロック信号の高レベルは重複せず、
前記第３クロック信号の高レベルと前記第２クロック信号の高レベルは重複せず、
さらに、前記第３クロック信号のデューティ比は１より小さい
ことが好ましい。
【０００８】
本発明では、
前記シフトレジスタ回路は、さらに第Ｎ＋１段シフトレジスタサブ回路と、第Ｎ＋２段シフトレジスタサブ回路と、第Ｎ＋３段シフトレジスタサブ回路と、を備え、
前記第Ｎ＋１段シフトレジスタサブ回路、前記第Ｎ＋２段シフトレジスタサブ回路及び第Ｎ＋３段シフトレジスタサブ回路は、前記第Ｎ段シフトレジスタサブ回路と同じ構成要素を備え、
前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、前記第２クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第３クロック信号を受信し、
前記第Ｎ＋１段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第３クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第４クロック信号を受信し、
前記第Ｎ＋２段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、第Ｎ＋１段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極は、第４クロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第２トランジスタの第２ドレイン電極は、第１クロック信号を受信し、
前記第Ｎ＋３段シフトレジスタサブ回路における第３トランジスタの第３ゲート電極は、前記第Ｎ＋３段シフトレジスタサブ回路における第１トランジスタの第１ゲート電極と同じクロック信号を受信し、
そのうち、前記第３クロック信号及び前記第４クロック信号は矩形波信号であり、
前記第３クロック信号の高レベルと前記第４クロック信号の高レベルは重複せず、
前記第３クロック信号の高レベル及び前記第４クロック信号の高レベルと、前記第１クロック信号の高レベル及び前記第２クロック信号の高レベルは重複せず、
さらに、前記第３クロック信号のデューティ比は１より小さく、
前記第４クロック信号のデューティ比は１より小さい
ことが好ましい。
【０００９】
本発明では、
前記第１クロック信号のデューティ比、前記第２クロック信号のデューティ比、前記第３クロック信号のデューティ比、および、前記第４クロック信号のデューティ比、は１／３である
ことが好ましい。
【００１０】
本発明では、
Ｎが１である時、第１段制御信号入力端子は、シフトレジスタ起動信号を受信し、
そのうち、前記シフトレジスタ起動信号は、第１段シフトレジスタサブ回路の第１トランジスタの起動を制御するのに用いられ、
そのうち、前記シフトレジスタ起動信号は、持続時間が第１所定時間の高レベル信号である
ことが好ましい。
【００１１】
本発明では、
前記バッファは、順番に直列接続された第１インバータと第２インバータとを備え、
前記第１インバータの入力端子は、前記第２ソース電極に接続され、
前記第２インバータの出力端子は、前記第Ｎ段信号出力端子に接続される
ことが好ましい。
【００１２】
本発明では、
前記シフトレジスタ回路のバッファは、さらに第３インバータを備え、
前記第３インバータの入力端子は、前記第１インバータと前記第２インバータの間のノードに電気的に接続され、
前記第３インバータの出力端子は、段間中継ノードに電気的に接続され、
前記第３インバータの出力端子から出力された信号は、前記段間中継ノードによって次の段のシフトレジスタサブ回路に送信される
ことが好ましい。
【００１３】
本発明では、
前記第１インバータは、第１メイントランジスタ（Ｔ５１）と、第２メイントランジスタ（Ｔ５２）と、第３メイントランジスタ（Ｔ５３）と、第４メイントランジスタ（Ｔ５４）と、第１サブトランジスタ（Ｔ６１）と、第２サブトランジスタ（Ｔ６２）と、第３サブトランジスタ（Ｔ６３）と、第４サブトランジスタ（Ｔ６４）と、を備え、
前記第１メイントランジスタ（Ｔ５１）、前記第２メイントランジスタ（Ｔ５２）、前記第３メイントランジスタ（Ｔ５３）、前記第４メイントランジスタ（Ｔ５４）、前記第１サブトランジスタ（Ｔ６１）、前記第２サブトランジスタ（Ｔ６２）、前記第３サブトランジスタ（Ｔ６３）、および、前記第４サブトランジスタ（Ｔ６４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ５１）のゲート電極とソース電極は、どちらも高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ５１）のドレイン電極は、前記第２メイントランジスタ（Ｔ５２）のゲート電極に接続され、
前記第２メイントランジスタ（Ｔ５２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ５２）のドレイン電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ５３）のゲート電極は、前記第１インバータの入力端子に接続され、
前記第３メイントランジスタ（Ｔ５３）のソース電極は、前記第１メイントランジスタ（Ｔ５１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ５３）のドレイン電極は、前記第４メイントランジスタ（Ｔ５４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のソース電極は、前記第１インバータの出力端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ６１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ６１）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のドレイン電極は、前記第４メイントランジスタ（Ｔ５４）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のソース電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のドレイン電極は、低レベル信号端子（ＶＳＳ）に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のソース電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続される
ことが好ましい。
【００１４】
本発明では、
前記第２インバータは、第１メイントランジスタ（Ｔ７１）と、第２メイントランジスタ（Ｔ７２）と、第３メイントランジスタ（Ｔ７３）と、第４メイントランジスタ（Ｔ７４）と、第１サブトランジスタ（Ｔ８１）と、第２サブトランジスタ（Ｔ８２）と、第３サブトランジスタ（Ｔ８３）と、第４サブトランジスタ（Ｔ８４）と、を備え、
第１メイントランジスタ（Ｔ７１）、第２メイントランジスタ（Ｔ７２）、第３メイントランジスタ（Ｔ７３）、第４メイントランジスタ（Ｔ７４）、第１サブトランジスタ（Ｔ８１）、第２サブトランジスタ（Ｔ８２）、第３サブトランジスタ（Ｔ８３）、および、第４サブトランジスタ（Ｔ８４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ７１）のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ７１）のドレイン電極は、前記第２メイントランジスタ（Ｔ７２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のドレイン電極は、前記第２インバータの出力端子１３２（Ｎ）に接続され、
前記第３メイントランジスタ（Ｔ７３）のゲート電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ７３）のソース電極は、前記第１メイントランジスタ（Ｔ７１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ７３）のドレイン電極は、前記第４メイントランジスタ（Ｔ７４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のソース電極は、前記第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ８１）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のソース電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のソース電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ）に電気的に接続される
ことが好ましい。
【００１５】
本発明では、
前記第３インバータは、第１メイントランジスタ（Ｔ３１）と、第２メイントランジスタ（Ｔ３２）と、第３メイントランジスタ（Ｔ３３）と、第４メイントランジスタ（Ｔ３４）と、第１サブトランジスタ（Ｔ４１）と、第２サブトランジスタ（Ｔ４２）と、第３サブトランジスタ（Ｔ４３）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第１メイントランジスタ（Ｔ３１）、第２メイントランジスタ（Ｔ３２）、第３メイントランジスタ（Ｔ３３）、第４メイントランジスタ（Ｔ３４）、第１サブトランジスタ（Ｔ４１）、第２サブトランジスタ（Ｔ４２）、第３サブトランジスタ（Ｔ４３）、および、第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第１メイントランジスタ（Ｔ３１）のゲート電極とソース電極は、どちらも前記高レベル信号端子に接続され、高レベル信号を受信するのに用いられ、
前記第１メイントランジスタ（Ｔ３１）のドレイン電極は、前記第２メイントランジスタ（Ｔ３２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、前記段間中継ノードに接続され、
前記第３メイントランジスタ（Ｔ３３）のゲート電極は、前記第１インバータの出力端子に接続され、
前記第３メイントランジスタ（Ｔ３３）のソース電極は、前記第１メイントランジスタ（Ｔ３１）のドレイン電極に電気的に接続され、
前記第３メイントランジスタ（Ｔ３３）のドレイン電極は、前記第４メイントランジスタ（Ｔ３４）のドレイン電極に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ４１）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のソース電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のソース電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことが好ましい。
【００１６】
本発明では、
前記第１インバータには、第２メイントランジスタ（Ｔ５２）と、第４メイントランジスタ（Ｔ５４）と、第１サブトランジスタ（Ｔ６１）と、第２サブトランジスタ（Ｔ６２）と、第３サブトランジスタ（Ｔ６３）と、第４サブトランジスタ（Ｔ６４）と、が備えられ、
前記第２メイントランジスタ（Ｔ５２）、前記第４メイントランジスタ（Ｔ５４）、前記第１サブトランジスタ（Ｔ６１）、前記第２サブトランジスタ（Ｔ６２）、前記第３サブトランジスタ（Ｔ６３）、および、前記第４サブトランジスタ（Ｔ６４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ５２）のゲート電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ５２）のソース電極は、高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第２メイントランジスタ（Ｔ５２）のドレイン電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のソース電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ５４）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ６１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第１サブトランジスタ（Ｔ６１）のドレイン電極は、前記第２サブトランジスタ（Ｔ６２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ６２）のソース電極は、前記高レベル信号端子に電気的に接続され、高レベル信号を受信するのに用いられ、
前記第２サブトランジスタ（Ｔ６２）のドレイン電極は、前記第４サブトランジスタ（Ｔ６４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のソース電極は、前記第１サブトランジスタ（Ｔ６１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ６３）のドレイン電極は、低レベル信号端子（ＶＳＳ１）に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のゲート電極は、前記第１インバータの入力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のソース電極は、前記第２サブトランジスタ（Ｔ６２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ６４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ１）に電気的に接続される
ことが好ましい。
【００１７】
本発明では、
前記第２インバータは、第２メイントランジスタ（Ｔ７２）と、第４メイントランジスタ（Ｔ７４）と、第１サブトランジスタ（Ｔ８１）と、第２サブトランジスタ（Ｔ８２）と、第３サブトランジスタ（Ｔ８３）と、第４サブトランジスタ（Ｔ８４）と、を備え、
前記第２メイントランジスタ（Ｔ７２）、前記第４メイントランジスタ（Ｔ７４）、前記第１サブトランジスタ（Ｔ８１）、前記第２サブトランジスタ（Ｔ８２）、前記第３サブトランジスタ（Ｔ８３）、および、前記第４サブトランジスタ（Ｔ８４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ７２）のゲート電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のソース電極は、高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ７２）のドレイン電極は、第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタのソース電極は、前記第２インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ７４）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ８１）のドレイン電極は、前記第２サブトランジスタ（Ｔ８２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ８２）のドレイン電極は、前記第４サブトランジスタ（Ｔ８４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のソース電極は、前記第１サブトランジスタ（Ｔ８１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ８３）のドレイン電極は、低レベル信号端子（ＶＳＳ１）に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のソース電極は、前記第２サブトランジスタ（Ｔ８２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ８４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ１）に電気的に接続される
ことが好ましい。
【００１８】
本発明では、
前記第３インバータは、第２メイントランジスタ（Ｔ３２）と、第４メイントランジスタ（Ｔ３４）と、第１サブトランジスタ（Ｔ４１）と、第２サブトランジスタ（Ｔ４２）と、第３サブトランジスタ（Ｔ４３）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第２メイントランジスタ（Ｔ３２）、前記第４メイントランジスタ（Ｔ３４）、前記第１サブトランジスタ（Ｔ４１）、前記第２サブトランジスタ（Ｔ４２）、前記第３サブトランジスタ（Ｔ４３）、および、前記第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ３２）のゲート電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のゲート電極とソース電極は、前記高レベル信号端子に電気的に接続され、
前記第１サブトランジスタ（Ｔ４１）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレイン電極は、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のソース電極は、前記第１サブトランジスタ（Ｔ４１）のドレイン電極に電気的に接続され、
前記第３サブトランジスタ（Ｔ４３）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のソース電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、前記低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことが好ましい。
【００１９】
本発明では、
前記第３インバータは、第２メイントランジスタ（Ｔ３２）と、第４メイントランジスタ（Ｔ３４）と、第２サブトランジスタ（Ｔ４２）と、第４サブトランジスタ（Ｔ４４）と、を備え、
前記第２メイントランジスタ（Ｔ３２）、前記第４メイントランジスタ（Ｔ３４）、前記第２サブトランジスタ（Ｔ４２）、および、前記第４サブトランジスタ（Ｔ４４）は、それぞれ、ゲート電極と、ソース電極と、ドレイン電極と、を備え、
前記第２メイントランジスタ（Ｔ３２）のゲート電極は、前記第２インバータにおける前記第２メイントランジスタ（Ｔ７２）のゲート電極に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２メイントランジスタ（Ｔ３２）のドレイン電極は、段間中継ノードに電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のゲート電極は、第１インバータの出力端子に電気的に接続され、
前記第４メイントランジスタ（Ｔ３４）のソース電極は、前記段間中継ノードに接続され、
前記第４メイントランジスタ（Ｔ３４）のドレイン電極は、前記第２サブトランジスタ（Ｔ４２）のドレイン電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のゲート電極は、前記第２メイントランジスタ（Ｔ３２）のゲート電極に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のソース電極は、前記高レベル信号端子に電気的に接続され、
前記第２サブトランジスタ（Ｔ４２）のドレインは、前記第４サブトランジスタ（Ｔ４４）のソース電極に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のゲート電極は、前記第１インバータの出力端子に電気的に接続され、
前記第４サブトランジスタ（Ｔ４４）のドレイン電極は、低レベル信号端子（ＶＳＳ２）に電気的に接続される
ことが好ましい。
【図面の簡単な説明】
【００２０】
本発明の実施例または従来技術における技術案をさらに分かりやすく説明するため、以下に実施例または従来技術の説明において必要とされる図について簡単に紹介する。見て分かる通り、以下に描写する図は、本発明の実施例の一部に過ぎず、本領域の一般の技術者にとって、創造力を働かせなくても、これらの図に基づいてその他の図を取得できるものとする。
【図１】本発明の好ましい実施例１におけるシフトレジスタ回路の構造を示した図である。
【図２】本発明の好ましい実施例１におけるシフトレジスタ回路においてＮ＝１の時のシフトレジスタサブ回路の構造を示した図である。
【図３】本発明の好ましい実施例１における各信号のシーケンス図である。
【図４】本発明の好ましい実施例２におけるシフトレジスタ回路の構造を示した図である。
【図５】本発明の好ましい実施例２におけるシフトレジスタ回路においてＮ＝１の時のシフトレジスタサブ回路の構造を示した図である。
【図６】本発明の好ましい実施例３におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
【図７】本発明の好ましい実施例４におけるシフトレジスタ回路の構造を示した図である。
【図８】本発明の好ましい実施例４における各信号のシーケンス図である。
【図９】本発明の好ましい実施例５におけるシフトレジスタ回路の構造を示した図である。
【図１０】本発明の好ましい実施例５における各信号のシーケンス図である。
【図１１】本発明の好ましい実施例６におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の構造を示した図である。
【図１２】本発明の好ましい実施例６におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
【図１３】本発明の好ましい実施例７におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
【図１４】本発明の好ましい実施例８におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
【発明を実施するための形態】
【００２１】
以下に本発明の実施例の図と組み合わせて、本発明の実施例における技術案をさらに分かりやすく、すべて説明する。明らかな点として、本発明が以下に描写する実施例は、本発明の一部の実施例に過ぎず、すべての実施例ではない。本発明の実施例に基づいて、本領域の一般の技術者が創造力を働かせずに取得したすべてのその他の実施例は、すべて本発明の保護範囲内に含まれるものとする。
【００２２】
図１を参照する。図１は、本発明の好ましい実施例１におけるシフトレジスタ回路の構造を示した図である。
前記シフトレジスタ回路１は、Ｍ段シフトレジスタサブ回路からなり、前記シフトレジスタサブ回路の構造は同じである。すなわち、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は、同じである。ここでは、第Ｎ段シフトレジスタサブ回路１０と第Ｎ＋１段シフトレジスタサブ回路２０を例として、前記シフトレジスタ回路１について説明する。前記第Ｎ段シフトレジスタサブ回路１０は、第Ｎ段制御信号入力端子Ｇ（Ｎ−１）と、クロック信号出力制御回路１１０と、バッファ１２０と、第Ｎ段信号出力端子Ｇ（Ｎ）を備える。前記第Ｎ段制御信号入力端子Ｇ（Ｎ−１）は、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信するのに用いられる。前記クロック信号出力制御回路１１０は、第１トランジスタＴ１と第２トランジスタＴ２を備え、前記第１トランジスタＴ１は、第１ゲート電極Ｇ１と、第１ソース電極Ｓ１と、第１ドレイン電極Ｄ１を備え、前記第２トランジスタＴ２は、第２ゲート電極Ｇ２と、第２ソース電極Ｓ２と、第２ドレイン電極Ｄ２を備える。
前記第１ゲート電極Ｇ１は、第１クロック信号ＣＫ１を受信し、前記第１ソース電極Ｓ１は、第Ｎ段制御信号入力端子に接続されることによって、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信し、前記第１ドレイン電極Ｄ１は、ノードＱ（Ｎ）によって前記第２ゲート電極Ｇ２に電気的に接続される。前記第１トランジスタＴ１は、前記第１クロック信号ＣＫ１の制御下において第Ｎ−１段シフトレジスタサブ回路の出力信号を前記ノードＱ（Ｎ）に送信する。前記第２ドレイン電極Ｄ２は、第２クロック信号ＣＫ２を受信し、前記第２トランジスタＴ２は、前記第Ｎ−１段シフトレジスタサブ回路の出力信号の制御下において前記第２クロック信号ＣＫ２を第２ソース電極Ｓ２に送信する。前記クロック信号出力制御回路１１の出力端子である前記第２ソース電極Ｓ２は、前記バッファ１２０に電気的に接続される。前記バッファ１２０は、前記第２ソース電極Ｓ２が出力する信号を所定の時間バッファリングすることによって、第Ｎ段シフトレジスタサブ回路の出力信号を取得するとともに、前記第Ｎ段信号出力端子Ｇ（Ｎ）から出力するのに用いられる。そのうち、前記第１クロック信号ＣＫ１と前記第２クロック信号ＣＫ２は、どちらも矩形波信号であり、前記第１クロック信号ＣＫ１の高レベルと前記第２クロック信号ＣＫ２の高レベルは重複しない。そのうち、ＭとＮは自然数であり、Ｍは、Ｎより大きい或いはＮと等しい。
【００２３】
前記バッファ１２０は、順番に直列接続された第１インバータ１２と第２インバータ１３を備え、前記第１インバータ１２の入力端子は、前記第２ソース電極Ｓ２に接続されることによって、前記クロック信号出力制御回路１１０が出力する信号を受信する。前記第１インバータ１２は、前記クロック信号出力制御回路１１０から出力される信号を反転するのに用いられ、前記第２インバータ１３は、前記第１インバータ１２から出力される信号を反転するのに用いられる。よって、前記第２インバータ１３の出力端子から出力される信号と前記クロック信号出力制御回路１１０から出力される信号の波形は、同じである。
ただ、前記第１インバータ１２と前記第２インバータ１３を通過した後、前記第２インバータ１３から出力される信号は、前記クロック信号出力制御回路１１０から出力される信号よりも時間的に前記所定時間を延ばす。前記第２インバータ１３の出力端子は、前記第Ｎ段信号出力端子Ｇ（Ｎ）に接続されることによって、取得される第Ｎ段シフトレジスタサブ回路の出力信号を前記第Ｎ段信号出力端子Ｇ（Ｎ）から出力する。前記第１インバータ１２と前記第２インバータ１３の２つのインバータは、前記バッファ１２０を構成することで、前記クロック信号出力制御回路１１０のクロック信号のフィードバックが前記第Ｎ段シフトレジスタサブ回路の出力端子が出力する信号に影響を与えるのを防ぐことができる。
【００２４】
前記シフトレジスタ回路１は、さらに第Ｎ＋１段シフトレジスタサブ回路２０を備え、前記第Ｎ＋１段シフトレジスタサブ回路２０は、第Ｎ段シフトレジスタサブ回路１０と同じ構成要素を備える。異なる点として、前記第Ｎ＋１段シフトレジスタサブ回路２０における第１トランジスタＴ１の第１ゲート電極は、第２クロック信号ＣＫ２を受信し、前記第Ｎ＋１段シフトレジスタサブ回路２０における第２トランジスタＴ２の第２ドレイン電極は、前記第１クロック信号ＣＫ１を受信する。
【００２５】
図２を参照する。図２は、本発明の好ましい実施例１におけるシフトレジスタ回路においてＮ＝１の時のシフトレジスタサブ回路の構造を示した図である。
すなわち、Ｎ＝１の時、本発明における第１段シフトレジスタサブ回路の構造を示した図は、図２の通りである。
図２と図１における第Ｎ段シフトレジスタサブ回路１０を比較して分かる通り、前記第１段シフトレジスタサブ回路の構造と図１に示す第Ｎ段シフトレジスタサブ回路１０の構造は同じである。異なる点として、前記第１段シフトレジスタサブ回路における第１段制御信号入力端子（ここでは前記第１段シフトレジスタサブ回路における第１トランジスタＴ１のソース電極）は、シフトレジスタ起動信号ＳＴＶを受信する。そのうち、前記シフトレジスタ起動信号ＳＴＶは、前記第１段シフトレジスタサブ回路の第１トランジスタＴ１の起動を制御するのに用いられる。そのうち、前記シフトレジスタ起動信号ＳＴＶは持続時間が第１所定時間の高レベル信号である。すなわち、前記シフトレジスタ起動信号ＳＴＶは、初めは低レベル信号であり、続いて、持続時間が第１所定時間の高レベル信号になり、その後、低レベル信号になる。
【００２６】
図３を参照する。図３は、本発明の好ましい実施例１における各信号のシーケンス図である。
そのうち、前記シフトレジスタ起動信号はＳＴＶであり、第１クロック信号はＣＫ１であり、第２クロック信号はＣＫ２であり、第１段シフトレジスタサブ回路のノードはＱ１であり、第２段シフトレジスタサブ回路のノードはＱ２であり、第１段シフトレジスタサブ回路の出力信号はＧ１であり、第２段シフトレジスタサブ回路の出力信号はＧ２であり、第３段シフトレジスタサブ回路の出力信号はＧ３であり、第４段シフトレジスタサブ回路の出力信号はＧ４である。図３に示す各信号の第１波形図から分かる通り、前記シフトレジスタ起動信号ＳＴＶは、持続時間が第１所定時間の高レベル信号である。前記高レベル信号は、第１所定時間持続し、その後、前記シフトレジスタ起動信号ＳＴＶは、低レベルになる。前記第１クロック信号ＣＫ１は矩形波信号であり、第２クロック信号ＣＫ２も矩形波信号である。前記シフトレジスタ起動信号ＳＴＶの高レベル開始時間は、前記第１クロック信号ＣＫ１の高レベル開始時間より早く、前記シフトレジスタ起動信号ＳＴＶの高レベル終了時間と前記第１クロック信号ＣＫ１の終了時間は、同じである。前記第２クロック信号ＣＫ２と前記第１クロック信号ＣＫ１の高レベルは重複せず、前記第１クロック信号ＣＫ１のデューティ比は１より小さく、前記第２クロック信号ＣＫ２のデューティ比も１より小さい。
本実施例において、前記第１クロック信号ＣＫ１のデューティ比は４０／６０であり、前記第２クロック信号ＣＫ２のデューティ比も４０／６０である。本実施例の前記第１クロック信号ＣＫ１の波形及び前記第２クロック信号ＣＫ２の波形は、前記ノードＱ（Ｎ）の波形によって"凸"字型を呈する。図３では、Ｎ＝１とＮ＝２の時のノードＱ（Ｎ）の波形図のみを示したが、図３から分かる通り、Ｑ（２）における波形は、Ｑ（１）における波形に比べて遅い。前記第１段シフトレジスタサブ回路の出力信号Ｇ１は持続時間であり、第２所定時間の高レベル信号である。実施例において、前記第２所定時間は、前記第２クロック信号ＣＫ２の１周期内の高レベルの持続時間に等しい。前記第１段シフトレジスタサブ回路の出力信号Ｇ１と、前記第２段シフトレジスタサブ回路の出力信号Ｇ２と、前記第３段シフトレジスタサブ回路の出力信号Ｇ３と、第４段シフトレジスタサブ回路の出力信号Ｇ４の波形は、基本的に同じであるが、前記第２段シフトレジスタサブ回路の出力信号Ｇ２は、前記第１段シフトレジスタサブ回路の出力信号Ｇ１に比べて一定時間遅れる。
説明しやすくするため、前記第２段シフトレジスタサブ回路の出力信号Ｇ２における前記第１段シフトレジスタサブ回路の出力信号Ｇ１に比べて遅い一定時間を、第１所定遅延時間と呼ぶものとする。前記第３段シフトレジスタサブ回路の出力信号Ｇ３は、前記第２段シフトレジスタサブ回路の出力信号Ｇ２に比べて前記第１所定遅延時間遅く、前記第４段シフトレジスタサブ回路の出力信号Ｇ４は、前記第３段シフトレジスタサブ回路の出力信号Ｇ３に比べて前記第１所定遅延時間遅い。すなわち、前記第Ｎ＋１段シフトレジスタサブ回路の出力信号は、前記第Ｎ段シフトレジスタサブ回路の出力信号に比べて前記第１所定遅延時間遅い。実施例において、前記所定遅延時間は、前記シフトレジスタサブ回路の高レベルの持続時間の第２所定時間に等しい。
【００２７】
図４と図５を合わせて参照する。
図４は、本発明の好ましい実施例２におけるシフトレジスタ回路の構造を示した図であり、図５は、本発明の好ましい実施例２のシフトレジスタ回路においてＮ＝１の時のシフトレジスタサブ回路の構造を示した図である。本実施例におけるシフトレジスタ回路の構造と、実施例１におけるシフトレジスタ回路の構造は、基本的に同じである。異なる点として、本実施例において、前記シフトレジスタ回路におけるシフトレジスタサブ回路は、さらに第３トランジスタＴ３を備え、前記第３トランジスタＴ３はさらに第３ゲート電極Ｇ３と、第３ソース電極Ｓ３と、第３ドレイン電極Ｄ３を備える。そのうち、前記第３ゲート電極Ｇ３は、前記第１クロック信号ＣＫ１を受信し、前記第３ソース電極Ｓ３は、前記第２ドレイン電極Ｄ２に電気的に接続され、前記第３ドレイン電極Ｄ３は、前記第２ソース電極Ｓ２に電気的に接続される。
図５に示すＮ＝１の時のシフトレジスタサブ回路の構造と、図４に示す第Ｎ段シフトレジスタサブ回路の構造は同じであるため、ここでは贅言しない。前記第３トランジスタＴ３が、前記シフトレジスタサブ回路の出力端子（ここではＰ（Ｎ））の電荷を迅速に消去できることによって、出力される波形を前記第２クロック信号ＣＫ２の低レベルにまで下げることができる。本実施例において、各信号のシーケンス図と、本発明の好ましい実施例１における各信号のシーケンス図は同じであるため、ここでは贅言しない。
【００２８】
図６を参照する。図６は、本発明の好ましい実施例３におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
本実施例において、前記第１インバータ１２と前記第２インバータ１３の構造は同じである。
前記第１インバータ１２は、第１メイントランジスタＴ５１と、第２メイントランジスタＴ５２と、第３メイントランジスタＴ５３と、第４メイントランジスタＴ５４と、第１サブトランジスタＴ６１と、第２サブトランジスタＴ６２と、第３サブトランジスタＴ６３と、第４サブトランジスタＴ６４を備える。前記第１メイントランジスタＴ５１と、前記第２メイントランジスタＴ５２と、前記第３メイントランジスタＴ５３と、前記第４メイントランジスタＴ５４と、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第１メイントランジスタＴ５１のゲート電極Ｇとソース電極Ｓは、どちらも高レベル信号端子ＶＤＤに接続され、高レベル信号を受信するのに用いられ、前記第１メイントランジスタＴ５１のドレイン電極Ｄは、前記第２メイントランジスタＴ５２のゲート電極に接続される。前記第２メイントランジスタＴ５２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ５２のドレイン電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に接続される。前記第３メイントランジスタＴ５３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に接続され、前記第３メイントランジスタＴ５３のソース電極は、前記第１メイントランジスタＴ５１のドレイン電極に電気的に接続され、前記第３メイントランジスタＴ５３のドレイン電極は、前記第４メイントランジスタＴ５４のドレイン電極に電気的に接続される。前記第４メイントランジスタＴ５４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ５４のソース電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続される。前記第１サブトランジスタＴ６１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ６１のドレイン電極は、前記第２サブトランジスタＴ６２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ６２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ６２のドレイン電極は、前記第４メイントランジスタＴ５４のドレイン電極に電気的に接続される。前記第３サブトランジスタＴ６３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ６３のソース電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ６３のドレイン電極は、低レベル信号端子ＶＳＳに電気的に接続される。前記第４サブトランジスタＴ６４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ６４のソース電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ６４のドレイン電極は、前記低レベル信号端子ＶＳＳに電気的に接続される。そのうち、前記第１メイントランジスタＴ５１と、前記第２メイントランジスタＴ５２と、前記第３メイントランジスタＴ５３と、前記第４メイントランジスタＴ５４は、前記第１インバータ１２のメインインバータ部を構成し、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、第１インバータ１２のサブインバータ部を構成する。
【００２９】
前記第２インバータ１３は、第１メイントランジスタＴ７１と、第２メイントランジスタＴ７２と、第３メイントランジスタＴ７３と、第４メイントランジスタＴ７４と、第１サブトランジスタＴ８１と、第２サブトランジスタＴ８２と、第３サブトランジスタＴ８３と、第４サブトランジスタＴ８４を備える。前記第１メイントランジスタＴ７１と、前記第２メイントランジスタＴ７２と、前記第３メイントランジスタＴ７３と、前記第４メイントランジスタＴ７４と、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第１メイントランジスタＴ７１のゲート電極とソース電極は、どちらも高レベル信号端子ＶＤＤに接続され、高レベル信号を受信するのに用いられ、前記第１メイントランジスタＴ７１のドレイン電極は、前記第２メイントランジスタＴ７２のゲート電極に電気的に接続される。前記第２メイントランジスタＴ７２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ７２のドレイン電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に接続される。前記第３メイントランジスタＴ７３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に接続され、前記第３メイントランジスタＴ７３のソース電極は、前記第１メイントランジスタＴ７１のドレイン電極に電気的に接続され、前記第３メイントランジスタＴ７３のドレイン電極は、前記第４メイントランジスタＴ７４のドレイン電極に電気的に接続される。前記第４メイントランジスタＴ７４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のソース電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第１サブトランジスタＴ８１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ８１のドレイン電極は、前記第２サブトランジスタＴ８２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ８２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ８２のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第３サブトランジスタＴ８３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ８３のソース電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ８３のドレイン電極は、低レベル信号端子ＶＳＳに電気的に接続される。前記第４サブトランジスタＴ８４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ８４のソース電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ８４のドレイン電極は、前記低レベル信号端子ＶＳＳに電気的に接続される。そのうち、前記第１メイントランジスタＴ７１と、前記第２メイントランジスタＴ７２と、前記第３メイントランジスタＴ７３と、前記第４メイントランジスタＴ７４は、前記第２インバータ１３のメインインバータ部を構成し、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、第２インバータ１３のサブインバータ部を構成する。
【００３０】
図７と図８を合わせて参照する。図７は、本発明の好ましい実施例４のシフトレジスタ回路の構造を示した図である。
図８は、本発明の好ましい実施例４の各信号のシーケンス図である。
本実施例において、前記シフトレジスタ回路１は、Ｍ段シフトレジスタサブ回路を備え、そのうち、Ｍは３の倍数であり、前記シフトレジスタサブ回路の構造は同じである。すなわち、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は同じである。ここでは、前記シフトレジスタ回路が備える第Ｎ段シフトレジスタサブ回路１０と、第Ｎ＋１段シフトレジスタサブ回路２０と、第Ｎ＋２段シフトレジスタサブ回路３０を例として、前記シフトレジスタ回路について説明する。ここでの前記第Ｎ段シフトレジスタ１０と図４に示す本発明の好ましい実施例２のシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の構造は同じであるため、ここでは贅言しない。本実施例において、前記第Ｎ＋１段シフトレジスタサブ回路２０及び前記第Ｎ＋２段シフトレジスタサブ回路３０と、本実施例における第Ｎ段シフトレジスタサブ回路１０の構造は同じである。異なる点として、前記第Ｎ＋１段シフトレジスタサブ回路２０及び前記第Ｎ＋２段シフトレジスタサブ回路３０における各トランジスタが負荷するクロック信号と、前記第Ｎ段シフトレジスタサブ回路１０における各トランジスタが負荷するクロック信号が異なる。本実施例において、前記第Ｎ段シフトレジスタサブ回路１０における、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、第１クロック信号ＣＫ１であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第２クロック信号ＣＫ２であり、前記第３トランジスタＴ３のゲート電極が負荷するクロック信号は、第３クロック信号ＣＫ３である。前記第Ｎ＋１段シフトレジスタサブ回路２０において、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、前記第２クロック信号ＣＫ２であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第３クロック信号ＣＫ３であり、前記第３トランジスタＴ３のゲート電極が負荷するクロック信号は、第２クロック信号ＣＫ２である。そのうち、前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３は、どれも矩形波信号であり、前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３のデューティ比は、どれも１より小さい。前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３の高レベル信号は、各々重複せず、前記第２クロック信号ＣＫ２の高レベル信号は、前記第１クロック信号ＣＫ１の高レベル信号に比べて遅い。前記第２クロック信号ＣＫ２の高レベル信号開始時間と、前記第１クロック信号ＣＫ１の高レベル信号終了時間は同じである。前記第３クロック信号ＣＫ３の高レベル信号は、前記第２クロック信号ＣＫ２の高レベル信号に比べて遅い。前記第３クロック信号ＣＫ３の高レベル信号開始時間と前記第２クロック信号ＣＫ２の高レベル信号終了時間は同じである。
【００３１】
図９と図１０を合わせて参照する。
図９は、本発明の好ましい実施例５におけるシフトレジスタ回路の構造を示した図であり、図１０は、本発明の好ましい実施例５の各信号のシーケンス図である。本実施例において、前記シフトレジスタ回路は、Ｍ段シフトレジスタサブ回路を備える。そのうち、Ｍは４の倍数であり、前記シフトレジスタサブ回路の構造は同じである。つまり、前記シフトレジスタサブ回路が備える構成要素は同じであり、前記シフトレジスタサブ回路における構成要素間の接続関係は同じである。ここでは、前記シフトレジスタサブ回路における第Ｎ段シフトレジスタサブ回路１０と、第Ｎ＋１段シフトレジスタサブ回路２０と、第Ｎ＋２段シフトレジスタサブ回路３０と、第Ｎ＋３段シフトレジスタサブ回路４０を例として、前記シフトレジスタ回路について説明する。本実施例において、前記第Ｎ段シフトレジスタ１０は、図４に示す本発明の好ましい実施例２におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の構造と同じであるため、ここでは贅言しない。本実施例において、前記第Ｎ＋１段シフトレジスタサブ回路２０と、前記第Ｎ＋２段シフトレジスタサブ回路３０と、前記第Ｎ＋３段シフトレジスタサブ回路４０と、本実施例における前記第Ｎ段シフトレジスタサブ回路１０の構造は、同じである。異なる点として、前記第Ｎ＋１段シフトレジスタサブ回路２０、前記第Ｎ＋２段シフトレジスタサブ回路３０、前記第Ｎ＋３段シフトレジスタサブ回路４０と、前記第Ｎ段シフトレジスタサブ回路１０における各トランジスタが負荷するクロック信号が異なる。本実施例において、前記第Ｎ段シフトレジスタサブ回路１０における、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、第１クロック信号ＣＫ１であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第２クロック信号ＣＫ２であり、前記第３トランジスタＴ３のゲート電極が負荷するクロック信号は、第３クロック信号ＣＫ１である。前記第Ｎ＋１段シフトレジスタサブ回路２０において、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、第２クロック信号ＣＫ２であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第３クロック信号ＣＫ３であり、前記第３トランジスタＴ３のゲート電極が負荷するクロック信号は、第２クロック信号ＣＫ２である。前記第Ｎ＋２段シフトレジスタサブ回路３０において、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、第３クロック信号ＣＫ３であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第４クロック信号ＣＫ４であり、前記第３トランジスタＴ３のゲート電極が負荷するクロック信号は、第３クロック信号ＣＫ３である。前記第Ｎ＋３段シフトレジスタサブ回路４０において、前記第１トランジスタＴ１のゲート電極が負荷するクロック信号は、第４クロック信号ＣＫ４であり、前記第２トランジスタＴ２のドレイン電極が負荷するクロック信号は、第１クロック信号ＣＫ１であり、前記第３クロック信号Ｔ３のゲート電極が負荷するクロック信号は、第４クロック信号ＣＫ４である。そのうち、前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３と、前記第４クロック信号ＣＫ４は、どれも矩形波信号である。前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３と、前記第４クロック信号ＣＫ４のデューティ比は、どれも１より小さい。前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３と、前記第４クロック信号ＣＫ４の高レベルは、各々重複せず、前記第２クロック信号ＣＫ２の高レベルは、前記第１クロック信号ＣＫ１の高レベルに比べて遅い。前記第２クロック信号ＣＫ２の開始時間と前記第１クロック信号ＣＫ１の終了時間は同じであり、前記第３クロック信号ＣＫ３の高レベルは、前記第２クロック信号ＣＫ２の高レベル信号に比べて遅い。前記第３クロック信号ＣＫ３の高レベル信号開始時間と前記第２クロック信号ＣＫ２の高レベル信号終了時間は同じであり、前記第４クロック信号ＣＫ４の高レベルは、前記第３クロック信号ＣＫ３の高レベルに比べて遅い。さらに、前記第４クロック信号ＣＫ４の高レベル信号開始時間と前記第３クロック信号ＣＫ３の高レベル信号終了時間は同じである。前記第１クロック信号ＣＫ１と、前記第２クロック信号ＣＫ２と、前記第３クロック信号ＣＫ３と、前記第４クロック信号ＣＫ４のデューティ比は、どれも１／３であることが好ましい。
【００３２】
図１１を参照する。図１１は、本発明の好ましい実施例６におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の構造を示した図である。
本実施例において、前記第Ｎ段シフトレジスタサブ回路は、第Ｎ段制御信号入力端子Ｇ（Ｎ−１）と、クロック信号出力制御回路１１０と、バッファ１２０と、第Ｎ段信号出力端子Ｇ（Ｎ）を備える。前記第Ｎ段制御信号入力端子Ｇ（Ｎ−１）は、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信するのに用いられる。前記クロック信号出力制御回路１１０は、第１トランジスタＴ１と、第２トランジスタＴ２と、第３トランジスタＴ３を備える。前記第１トランジスタＴ１は、第１ゲート電極Ｇ１と、第１ソース電極Ｓ１と、第１ドレイン電極Ｄ１を備え、前記第２トランジスタＴ２は、第２ゲート電極Ｇ２と、第２ソース電極Ｓ２と、第２ドレイン電極Ｄ２を備え、前記第３トランジスタＴ３は、第３ゲート電極Ｇ３と、第３ソース電極Ｓ３と、第３ドレイン電極Ｄ３を備える。前記第１トランジスタＴ１のゲート電極は、第Ｎクロック信号ＣＫ（Ｎ）を受信し、前記第１ソース電極Ｓ１は、Ｎ段制御信号出力端子Ｇ（Ｎ−１）に接続されることによって、第Ｎ−１段シフトレジスタサブ回路の出力信号を受信し、前記第１ドレイン電極Ｄ１は、ノードＱ（Ｎ）によって前記第２ゲート電極Ｇ２に電気的に接続される。前記第１トランジスタＴ１は、前記第Ｎクロック信号ＣＫ（Ｎ）の制御下で第Ｎ−１段シフトレジスタサブ回路の出力信号を前記ノードＱ（Ｎ）に送信する。前記第２ドレイン電極Ｄ２は、第Ｎ＋１クロック信号ＣＫ（Ｎ＋１）を受信し、前記第２トランジスタＴ２は、前記第Ｎ−１段シフトレジスタサブ回路の出力信号の制御下で前記第Ｎ＋１クロック信号ＣＫ（Ｎ＋１）を第２ソース電極Ｓ２に送信する。前記クロック信号出力制御回路１１の出力端子である前記第２ソース電極Ｓ２は、前記バッファ１２０に電気的に接続される。前記バッファ１２０は、前記第２ソース電極Ｓ２が出力する信号を所定の時間バッファリングすることによって第Ｎ段シフトレジスタサブ回路の出力信号を取得するとともに、第Ｎ段信号出力端子Ｇ（Ｎ）が出力するのに用いられる。そのうち、前記第Ｎクロック信号ＣＫ（Ｎ）と前記第Ｎ＋１クロック信号ＣＫ（Ｎ＋１）は、どちらも矩形波信号であり、前記第Ｎクロック信号ＣＫ１の高レベルと前記第Ｎ＋１クロック信号ＣＫ（Ｎ＋１）の高レベルは、重複しない。
【００３３】
前記バッファ１２０は、順番に直列接続された第１インバータ１２と第２インバータ１３を備える。前記第１インバータ１２の入力端子は、前記第２ソース電極Ｓ２に接続されることによって、前記クロック信号出力制御回路１１０が出力する信号を受信する。前記第１インバータ１２は、前記クロック制御出力回路１１０から出力される信号を反転するのに用いられ、前記第２インバータ１３は、前記第１インバータ１２から出力される信号を反転するのに用いられる。よって、前記第２インバータ１３の出力端子から出力される信号と前記クロック信号出力制御回路１１０から出力される信号の波形は、同じである。
ただ、前記第１インバータ１２と前記第２インバータ１３を通過した後、前記第２インバータ１３から出力される信号は、前記クロック信号出力制御回路１１０から出力される信号よりも時間的に前記所定時間を延ばす。前記第２インバータ１３の出力端子は、前記第Ｎ段信号出力端子Ｇ（Ｎ）に接続されることによって、取得される第Ｎ段シフトレジスタサブ回路の出力信号を前記第Ｎ段信号出力端子Ｇ（Ｎ）から出力する。前記第１インバータ１２と前記第２インバータ１３の２つのインバータは、前記バッファ１２０を構成することで、前記クロック信号出力制御回路１１０のクロック信号のフィードバックが前記第Ｎ段シフトレジスタサブ回路の出力端子が出力する信号に影響を与えるのを防ぐことができる。
【００３４】
本実施例において、前記バッファ１２０は、さらに第３インバータ１４を備え、前記第３インバータ１４の入力端子は、前記第１インバータ１２と前記第２インバータ１３の間のノードに電気的に接続され、前記第３インバータ１４の出力端子は、段間中継ノードＳＴ（Ｎ）に電気的に接続され、前記第３インバータ１４の出力端子から出力される信号は、前記段間中継ノードＳＴ（Ｎ）を通して次の段のシフトレジスタサブ回路に送信される。これにより、前記第Ｎ段信号出力端子Ｇ（Ｎ）の負荷を減らすことができる。
【００３５】
図１２は、本発明の好ましい実施例６におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
本実施例において、前記クロック信号出力制御回路１１０と図１１に示すクロック信号出力制御回路１１０は同じであるため、ここでは贅言しない。前記第１インバータ１２と、前記第２インバータ１３と、前記第３インバータ１４の構造は、同じである。前記第１インバータ１２と、前記第２インバータ１３と、前記第３インバータ１４について、以下で詳しく説明する。
【００３６】
前記第１インバータ１２は、第１メイントランジスタＴ５１と、第２メイントランジスタＴ５２と、第３メイントランジスタＴ５３と、第４メイントランジスタＴ５４と、第１サブトランジスタＴ６１と、第２サブトランジスタＴ６２と、第３サブトランジスタＴ６３と、第４サブトランジスタＴ６４を備える。前記第１メイントランジスタＴ５１と、前記第２メイントランジスタＴ５２と、前記第３メイントランジスタＴ５３と、前記第４メイントランジスタＴ５４と、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第１メイントランジスタＴ５１のゲート電極Ｇとソース電極Ｓは、どちらも高レベル信号端子ＶＤＤに接続され、高レベル信号を受信するのに用いられ、前記第１メイントランジスタＴ５１のドレイン電極Ｄは、前記第２メイントランジスタＴ５２のゲート電極に接続される。前記第２メイントランジスタＴ５２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ５２のドレイン電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に接続される。前記第３メイントランジスタＴ５３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に接続され、前記第３メイントランジスタＴ５３のソース電極は、前記第１メイントランジスタＴ５１のドレイン電極に電気的に接続され、前記第３メイントランジスタＴ５３のドレイン電極は、前記第４メイントランジスタＴ５４のドレイン電極に電気的に接続される。前記第４メイントランジスタＴ５４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ５４のソース電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続される。前記第１サブトランジスタＴ６１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ６１のドレイン電極は、前記第２サブトランジスタＴ６２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ６２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ６２のドレイン電極は、前記第４メイントランジスタＴ５４のドレイン電極に電気的に接続される。前記第３サブトランジスタＴ６３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ６３のソース電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ６３のドレイン電極は、低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ６４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ６４のソース電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ６４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。そのうち、前記第１メイントランジスタＴ５１と、前記第２メイントランジスタＴ５２と、前記第３メイントランジスタＴ５３と、前記第４メイントランジスタＴ５４は、前記第１インバータ１２のメインインバータ部を構成し、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、第１インバータ１２のサブインバータ部を構成する。
【００３７】
前記第２インバータ１３は、第１メイントランジスタＴ７１と、第２メイントランジスタＴ７２と、第３メイントランジスタＴ７３と、第４メイントランジスタＴ７４と、第１サブトランジスタＴ８１と、第２サブトランジスタＴ８２と、第３サブトランジスタＴ８３と、第４サブトランジスタＴ８４を備える。前記第１メイントランジスタＴ７１と、前記第２メイントランジスタＴ７２と、前記第３メイントランジスタＴ７３と、前記第４メイントランジスタＴ７４と、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第１メイントランジスタＴ７１のゲート電極とソース電極は、どちらも高レベル信号端子ＶＤＤに接続され、高レベル信号を受信するのに用いられ、前記第１メイントランジスタＴ７１のドレイン電極は、前記第２メイントランジスタＴ７２のゲート電極に電気的に接続される。前記第２メイントランジスタＴ７２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ７２のドレイン電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に接続される。前記第３メイントランジスタＴ７３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に接続され、前記第３メイントランジスタＴ７３のソース電極は、前記第１メイントランジスタＴ７１のドレイン電極に電気的に接続され、前記第３メイントランジスタＴ７３のドレイン電極は、前記第４メイントランジスタＴ７４のドレイン電極に電気的に接続される。前記第４メイントランジスタＴ７４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のソース電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第１サブトランジスタＴ８１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ８１のドレイン電極は、前記第２サブトランジスタＴ８２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ８２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ８２のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第３サブトランジスタＴ８３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ８３のソース電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ８３のドレイン電極は、低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ８４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ８４のソース電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ８４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。そのうち、前記第１メイントランジスタＴ７１と、前記第２メイントランジスタＴ７２と、前記第３メイントランジスタＴ７３と、前記第４メイントランジスタＴ７４は、前記第２インバータ１２のメインインバータ部を構成し、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、第２インバータ１３のサブインバータ部を構成する。
【００３８】
前記第３インバータ１４は、第１メイントランジスタＴ３１と、第２メイントランジスタＴ３２と、第３メイントランジスタＴ３３と、第４メイントランジスタＴ３４と、第１サブトランジスタＴ４１と、第２サブトランジスタＴ４２と、第３サブトランジスタＴ４３と、第４サブトランジスタＴ４４を備える。前記第１メイントランジスタＴ３１と、前記第２メイントランジスタＴ３２と、前記第３メイントランジスタＴ３３と、前記第４メイントランジスタＴ３４と、前記第１サブトランジスタＴ４１と、前記第２サブトランジスタＴ４２と、前記第３サブトランジスタＴ４３と、前記第４サブトランジスタＴ４４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第１メイントランジスタＴ３１のゲート電極とソース電極は、どちらも高レベル信号端子ＶＤＤに接続され、高レベル信号を受信するのに用いられ、前記第１メイントランジスタＴ３１のドレイン電極は、前記第２メイントランジスタＴ３２のゲート電極に電気的に接続される。前記第２メイントランジスタＴ３２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ３２のドレイン電極は、前記段間中継ノードＳＴ（Ｎ）に接続される。前記第３メイントランジスタＴ３３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に接続され、前記第３メイントランジスタＴ３３のソース電極は、前記第１メイントランジスタＴ３１のドレイン電極に電気的に接続され、前記第３メイントランジスタＴ３３のドレイン電極は、前記第４メイントランジスタＴ３４のドレイン電極に電気的に接続される。前記第４メイントランジスタＴ３４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のソース電極は、前記段間中継ノードＳＴ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続される。前記第１サブトランジスタＴ４１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ４１のドレイン電極は、前記第２サブトランジスタＴ４２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ４２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ４２のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続される。前記第３サブトランジスタＴ４３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ４３のソース電極は、前記第１サブトランジスタＴ４１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ４３のドレイン電極は、低レベル信号端子ＶＳＳ２に電気的に接続される。前記第４サブトランジスタＴ４４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ４４のソース電極は、前記第２サブトランジスタＴ４２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ４４のドレイン電極は、前記低レベル信号端子ＶＳＳ２に電気的に接続される。そのうち、前記第１メイントランジスタＴ３１と、前記第２メイントランジスタＴ３２と、前記第３メイントランジスタＴ３３と、前記第４メイントランジスタＴ３４は、前記第３インバータ１４のメインインバータ部を構成し、前記第１サブトランジスタＴ４１と、前記第２サブトランジスタＴ４２と、前記第３サブトランジスタＴ４３と、前記第４サブトランジスタＴ４４は、第３インバータ１４のサブインバータ部を構成する。実施例において、前記低レベル信号端子ＶＳＳ１と前記低レベル信号端子ＶＳＳ２は、同じ電位の低レベル信号を負荷する。
【００３９】
図１３は、本発明の好ましい実施例７におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。本実施例において、前記クロック制御出力制御回路１１０と図１１に示すクロック信号出力制御回路１１０は同じであるため、ここでは贅言しない。本実施例において、前記第１インバータ１２と、前記第２インバータ１３と、前記第３インバータ１４の構造は、同じである。前記第１インバータ１２と、前記第２インバータ１３と、前記第３インバータ１４について、以下で詳しく説明する。
【００４０】
図１２に示す好ましい実施例６のシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造図と比較して、本実施例の第Ｎ段シフトレジスタサブ回路の具体的な回路構造におけるクロック信号出力制御回路１１０と図１２に示す好ましい実施例６におけるクロック信号出力制御回路１１０の構造は同じであるため、ここでは贅言しない。前記第１インバータ１２と、前記第２インバータ１３と、前記第３インバータ１４は、同じ構成要素を備える。本実施例における第１インバータ１２には、第２メイントランジスタＴ５２と、第４メイントランジスタＴ５４と、第１サブトランジスタＴ６１と、第２サブトランジスタＴ６２と、第３サブトランジスタＴ６３と、第４サブトランジスタＴ６４のみが備えられる。前記第２メイントランジスタＴ５２と、前記第４メイントランジスタＴ５４と、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ５２のゲート電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第２メイントランジスタＴ５２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第２メイントランジスタＴ５２のドレイン電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ５４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４トランジスタＴ５４のソース電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ５４のドレイン電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続される。前記第１サブトランジスタＴ６１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ６１のドレイン電極は、前記第２サブトランジスタＴ６２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ６２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第２サブトランジスタＴ６２のドレイン電極は、前記第４サブトランジスタＴ６４のソース電極に電気的に接続される。前記第３サブトランジスタＴ６３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ６３のソース電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ６３のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ６４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ６４のソース電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ６４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。
【００４１】
前記第２インバータ１３は、第２メイントランジスタＴ７２と、第４メイントランジスタＴ７４と、第１サブトランジスタＴ８１と、第２サブトランジスタＴ８２と、第３サブトランジスタＴ８３と、第４サブトランジスタＴ８４のみを備える。前記第２メイントランジスタＴ７２と、前記第４メイントランジスタＴ７４と、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ７２のゲート電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第２メイントランジスタＴ７２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ７２のドレイン電極は、第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ７４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のソース電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のドレイン電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続される。前記第１サブトランジスタＴ８１のゲート電極とソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第１サブトランジスタＴ８１のドレイン電極は、前記第２サブトランジスタＴ８２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ８２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ８２のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第３サブトランジスタＴ８３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ８３のソース電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ８３のドレイン電極は、低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ８４のゲート電極は、第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ８４のソース電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ８４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。
【００４２】
前記第３インバータ１４は、第２メイントランジスタＴ３２と、第４メイントランジスタＴ３４と、第１サブトランジスタＴ４１と、第２サブトランジスタＴ４２と、第３サブトランジスタＴ４３と、第４サブトランジスタＴ４４のみを備える。前記第２メイントランジスタＴ３２と、前記第４メイントランジスタＴ３４と、前記第１サブトランジスタＴ４１と、前記第２サブトランジスタＴ４２と、前記第３サブトランジスタＴ４３と、前記第４サブトランジスタＴ４４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ３２のゲート電極は、前記第１サブトランジスタＴ４１のドレイン電極に電気的に接続され、前記第２メイントランジスタＴ３２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ３２のドレイン電極は、段間中継ノードＳＴ（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ３４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のソース電極は、前記段間中継ノードＳＴ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のドレイン電極は、前記第２サブトランジスタＴ４２のドレイン電極に電気的に接続される。前記第１サブトランジスタＴ４１のゲート電極とソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第１サブトランジスタＴ４１のドレイン電極は、前記第２サブトランジスタＴ４２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ４２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ４２のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続される。前記第３サブトランジスタＴ４３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ４３のソース電極は、前記第１サブトランジスタＴ４１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ４３のドレイン電極は、低レベル信号端子ＶＳＳ２に電気的に接続される。前記第４サブトランジスタＴ４４のゲート電極は、第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ４４のソース電極は、前記第２サブトランジスタＴ４２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ４４のドレイン電極は、前記低レベル信号端子ＶＳＳ２に電気的に接続される。
【００４３】
図１４を参照する。図１４は、本発明の好ましい実施例８におけるシフトレジスタ回路の第Ｎ段シフトレジスタサブ回路の具体的な回路構造を示した図である。
本実施例の第Ｎ段シフトレジスタサブ回路の具体的な回路構造におけるクロック信号出力制御回路１１０と図１２に示す好ましい実施例６におけるクロック信号出力制御回路１１０の構造は同じであるため、ここでは贅言しない。前記第１インバータ１２と前記第２インバータ１３は、同じ構成要素を備える。前記第３インバータ１４が備える構成要素と前記第１インバータ１２及び前記第２インバータ１３が備える構成要素は異なる。本実施例における第１インバータ１２には、第２メイントランジスタＴ５２と、第４メイントランジスタＴ５４と、第１サブトランジスタＴ６１と、第２サブトランジスタＴ６２と、第３サブトランジスタＴ６３と、第４サブトランジスタＴ６４のみが備えられる。前記第２メイントランジスタＴ５２と、前記第４メイントランジスタＴ５４と、前記第１サブトランジスタＴ６１と、前記第２サブトランジスタＴ６２と、前記第３サブトランジスタＴ６３と、前記第４サブトランジスタＴ６４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ５２のゲート電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第２メイントランジスタＴ５２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第２メイントランジスタＴ５２のドレイン電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ５４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４トランジスタＴ５４のソース電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ５４のドレイン電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続される。前記第１サブトランジスタＴ６１のゲート電極とソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第１サブトランジスタＴ６１のドレイン電極は、前記第２サブトランジスタＴ６２のゲート電極に電気的に接続される。前記第２サブトランジスタＴ６２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、高レベル信号を受信するのに用いられ、前記第２サブトランジスタＴ６２のドレイン電極は、前記第４サブトランジスタＴ６４のソース電極に電気的に接続される。前記第３サブトランジスタＴ６３のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ６３のソース電極は、前記第１サブトランジスタＴ６１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ６３のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ６４のゲート電極は、前記第１インバータ１２の入力端子Ｐ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ６４のソース電極は、前記第２サブトランジスタＴ６２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ６４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。
【００４４】
前記第２インバータ１３は、第２メイントランジスタＴ７２と、第４メイントランジスタＴ７４と、第１サブトランジスタＴ８１と、第２サブトランジスタＴ８２と、第３サブトランジスタＴ８３と、第４サブトランジスタＴ８４のみを備える。前記第２メイントランジスタＴ７２と、前記第４メイントランジスタＴ７４と、前記第１サブトランジスタＴ８１と、前記第２サブトランジスタＴ８２と、前記第３サブトランジスタＴ８３と、前記第４サブトランジスタＴ８４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ７２のゲート電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第２メイントランジスタＴ７２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ７２のドレイン電極は、第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ７４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のソース電極は、前記第２インバータ１３の出力端子１３２（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ７４のドレイン電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続される。前記第１サブトランジスタＴ８１のゲート電極とソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第１サブトランジスタＴ８１のドレイン電極は、前記第２サブトランジスタＴ８２のゲート電極に電気的に接続され、前記第２サブトランジスタＴ８２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ８２のドレイン電極は、前記第４サブトランジスタＴ８４のソース電極に電気的に接続される。前記第３サブトランジスタＴ８３のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第３サブトランジスタＴ８３のソース電極は、前記第１サブトランジスタＴ８１のドレイン電極に電気的に接続され、前記第３サブトランジスタＴ８３のドレイン電極は、低レベル信号端子ＶＳＳ１に電気的に接続される。前記第４サブトランジスタＴ８４のゲート電極は、第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ８４のソース電極は、前記第２サブトランジスタＴ８２のドレイン電極に電気的に接続され、前記第４サブトランジスタＴ８４のドレイン電極は、前記低レベル信号端子ＶＳＳ１に電気的に接続される。
【００４５】
前記第３インバータ１４は、第２メイントランジスタＴ３２と、第４メイントランジスタＴ３４と、第２サブトランジスタＴ４２と、第４サブトランジスタＴ４４を備える。
前記第２メイントランジスタＴ３２と、前記第４メイントランジスタＴ３４と、前記第２サブトランジスタＴ４２と、前記第４サブトランジスタＴ４４は、それぞれゲート電極と、ソース電極と、ドレイン電極を備える。前記第２メイントランジスタＴ３２のゲート電極は、前記第２インバータ１３における前記第２メイントランジスタＴ７２のゲート電極に電気的に接続され、前記第２メイントランジスタＴ３２のソース電極は、高レベル信号端子ＶＤＤに電気的に接続され、前記第２メイントランジスタＴ３２のドレイン電極は、段間中継ノードＳＴ（Ｎ）に電気的に接続される。前記第４メイントランジスタＴ３４のゲート電極は、第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のソース電極電は、前記段間中継ノードＳＴ（Ｎ）に電気的に接続され、前記第４メイントランジスタＴ３４のドレイン電極は、前記第２サブトランジスタＴ４２のドレイン電極に電気的に接続される。前記第２サブトランジスタＴ４２のゲート電極は、前記第２サブトランジスタＴ３２のゲート電極に電気的に接続され、前記第２サブトランジスタＴ４２のソース電極は、前記高レベル信号端子ＶＤＤに電気的に接続され、前記第２サブトランジスタＴ４２のドレイン電極は、前記第４サブトランジスタＴ４４のソース電極に電気的に接続される。前記第４サブトランジスタＴ４４のゲート電極は、前記第１インバータ１２の出力端子Ｋ（Ｎ）に電気的に接続され、前記第４サブトランジスタＴ４４のドレイン電極は、前記低レベル信号端子ＶＳＳ２に電気的に接続されることによって、低レベル信号を受信する。
【００４６】
上述に開示した内容は、本発明の比較的好ましい実施例に過ぎず、当然のことながら、これによって本発明の請求範囲を制限することはできず、本領域の一般の技術者は上述の実施例のすべてのまたは一部の工程を理解し実行できるものとする。さらに本発明の請求範囲に基づいて加えられた同等の変化も、本発明の請求範囲内に属するものとする。
【符号の説明】
【００４７】
Ｔ５１、Ｔ７１、Ｔ３１  第１メイントランジスタ
Ｔ５２、Ｔ７２、Ｔ３２  第２メイントランジスタ
Ｔ５３、Ｔ７３、Ｔ３３  第３メイントランジスタ
Ｔ５４、Ｔ７４、Ｔ３４  第４メイントランジスタ
Ｔ６１、Ｔ８１、Ｔ４１  第１サブトランジスタ
Ｔ６２、Ｔ８２、Ｔ４２  第２サブトランジスタ
Ｔ６３、Ｔ８３、Ｔ４３  第３サブトランジスタ
Ｔ６４、Ｔ８４、Ｔ４４  第４サブトランジスタ
１  シフトレジスタ回路
１０  第Ｎ段シフトレジスタサブ回路
２０  第Ｎ＋１段シフトレジスタサブ回路
３０  第Ｎ＋２段シフトレジスタサブ回路
４０  第Ｎ＋３段シフトレジスタサブ回路
１１０  クロック信号出力制御回路
１２０  バッファ
Ｇ（Ｎ−１）  第Ｎ段制御信号入力端子
Ｇ（Ｎ）  第Ｎ段信号出力端子
Ｔ１  第１トランジスタ
Ｔ２  第２トランジスタ
Ｔ３  第３トランジスタ
Ｇ１  第１ゲート電極
Ｇ２  第２ゲート電極
Ｇ３  第３ゲート電極
Ｓ１  第１ソース電極
Ｓ２  第２ソース電極
Ｓ３  第３ソース電極
Ｄ１  第１ドレイン電極
Ｄ２  第２ドレイン電極
Ｄ３  第３ドレイン電極
ＣＫ１  第１クロック信号
ＣＫ２  第２クロック信号
ＣＫ３  第３クロック信号
ＣＫ４  第４クロック信号
ＣＫ（Ｎ）  第Ｎクロック信号
ＣＫ（Ｎ＋１）  第Ｎ＋１クロック信号
Ｑ（Ｎ）  ノード
１２  第１インバータ
１３  第２インバータ
１４  第３インバータ
ＳＴＶ  シフトレジスタ起動信号
Ｐ（Ｎ）入力端子
Ｋ（Ｎ）、１３２（Ｎ）  出力端子
ＶＤＤ  高レベル信号端子
ＶＳＳ、ＶＳＳ１、ＶＳＳ２  低レベル信号端子
ＳＴ（Ｎ）  段間中継ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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