(57)【特許請求の範囲】
【請求項１】
シリコンからなる半導体基板と、
前記半導体基板上に形成された第１導電型の第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層中に形成され、前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記第２窒化物半導体層中に、平面視において前記第１半導体領域と離れて形成された、前記第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域とで挟まれた部分の前記第２窒化物半導体層上に形成され、絶縁体または窒化物半導体からなる第１膜部と、
前記第１膜部上に形成されたゲート電極と、
前記第１半導体領域と電気的に接続されたソース電極と、
前記第２半導体領域と電気的に接続されたドレイン電極と、
を有し、
前記第１半導体領域および前記第２半導体領域の各々は、前記第１窒化物半導体層と接触しており、
前記第１半導体領域と前記第１膜部とで挟まれた部分の前記第２窒化物半導体層上に形成された第１窒化物半導体領域と、
前記第２半導体領域と前記第１膜部とで挟まれた部分の前記第２窒化物半導体層上に形成された第２窒化物半導体領域と、
を有し、
前記第１窒化物半導体領域のバンドギャップ、および、前記第２窒化物半導体領域のバンドギャップのいずれも、前記第２窒化物半導体層のバンドギャップよりも大きく、
前記第１膜部は、前記第１窒化物半導体領域と前記第２窒化物半導体領域とで挟まれた部分の前記第２窒化物半導体層上に形成された第３窒化物半導体領域からなり、
前記第１窒化物半導体領域、前記第３窒化物半導体領域および前記第２窒化物半導体領域は、一体的に形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１膜部は、前記第３窒化物半導体領域と、前記第３窒化物半導体領域上に形成された第１絶縁膜と、からなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１絶縁膜のバンドギャップは、前記第３窒化物半導体領域のバンドギャップよりも大きい、半導体装置。
【請求項４】
シリコンからなる半導体基板と、
前記半導体基板上に形成された第１導電型の第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層中に形成され、前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記第２窒化物半導体層中に、平面視において前記第１半導体領域と離れて形成された、前記第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域とで挟まれた部分の前記第２窒化物半導体層上に形成され、絶縁体または窒化物半導体からなる第１膜部と、
前記第１膜部上に形成されたゲート電極と、
前記第１半導体領域と電気的に接続されたソース電極と、
前記第２半導体領域と電気的に接続されたドレイン電極と、
を有し、
前記第１半導体領域および前記第２半導体領域の各々は、前記第１窒化物半導体層と接触しており、
前記第１半導体領域と前記第１膜部とで挟まれた部分の前記第２窒化物半導体層上に形成された第１窒化物半導体領域と、
前記第２半導体領域と前記第１膜部とで挟まれた部分の前記第２窒化物半導体層上に形成された第２窒化物半導体領域と、
を有し、
前記第１窒化物半導体領域のバンドギャップ、および、前記第２窒化物半導体領域のバンドギャップのいずれも、前記第２窒化物半導体層のバンドギャップよりも大きく、
前記第１膜部は、前記第１窒化物半導体領域と前記第２窒化物半導体領域とで挟まれた部分の前記第２窒化物半導体層上に形成された第２絶縁膜からなり、
前記半導体基板上に形成され、自発分極を有する第３窒化物半導体層を有し、
前記第１窒化物半導体層は、前記第３窒化物半導体層上に形成され、
前記第２窒化物半導体層は、自発分極を有し、
前記第３窒化物半導体層の自発分極量は、前記第２窒化物半導体層の自発分極量よりも大きく、
前記第３窒化物半導体層に、前記第１導電型の不純物が導入されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）などの窒化物半導体は、シリコン（Ｓｉ）およびガリウムヒ素（ＧａＡｓ）に比べ、バンドギャップが大きく、電子移動度が大きいため、高電圧用、高電力用、または高周波用のトランジスタへの応用が期待されている。したがって、窒化ガリウムなどの窒化物半導体を用いた電力制御用の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）、すなわちパワーデバイスの開発が進められている。
【０００３】
このような電界効果トランジスタを備えた半導体装置においては、電界効果トランジスタに過大な電圧が印加された場合に、電界効果トランジスタが破壊されないように、電界効果トランジスタを保護する保護ダイオードが備えられることが望ましい。
【０００４】
特開２０１３−１６６２７号公報（特許文献１）には、シリコン基板と、シリコン基板に形成したｎ型不純物の拡散層からなるｎｐｎバイポーラトランジスタが形成された半導体基板と、半導体基板の上に形成された窒化物半導体からなるヘテロ接合トランジスタとを備えた半導体装置に関する技術が記載されている。
【０００５】
また、特開２００９−９９９３号公報（特許文献２）には、ＨＦＥＴ（Heterojunction Field Effect Transistor）をシリコンｐｉｎダイオード上に形成してそのＨＦＥＴとシリコンｐｉｎダイオードとを集積化した半導体装置に関する技術が記載されている。
【０００６】
また、特開２００２−９２５３号公報（特許文献３）には、ガリウムヒ素（ＧａＡｓ）からなる同一基板上に、ヘテロ接合型電界効果トランジスタと、保護ダイオードとを形成した半導体装置に関する技術が記載されている。
【０００７】
また、特開２００８−１２４４２１号公報（特許文献４）には、半導体基板に形成された横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３−１６６２７号公報
【特許文献２】特開２００９−９９９３号公報
【特許文献３】特開２００２−９２５３号公報
【特許文献４】特開２００８−１２４４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、製造コストの低いシリコンからなる基板上の窒化物半導体層に形成された電界効果トランジスタを備えた半導体装置において、半導体装置の面積を増加させずに、高いアバランシェ降伏電圧を有する保護ダイオードを電界効果トランジスタと混載することは、困難である。このような場合、窒化物半導体からなる電界効果トランジスタが高電圧用のものであっても、その電界効果トランジスタを備えた半導体装置を使用する電圧の範囲を高く設定することができず、半導体装置の性能が低下する。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、シリコンからなる基板と、基板上に形成された第１導電型の窒化物半導体からなる半導体層と、半導体層上に形成された窒化物半導体からなるチャネル層を含む電界効果トランジスタと、を有する。また、半導体装置は、チャネル層中に形成された第２導電型のソース領域と、チャネル層中に、平面視においてソース領域と離れて形成された、第２導電型のドレイン領域と、を有する。ソース領域およびドレイン領域の各々は、半導体層と接触している。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の第１変形例の半導体装置の要部断面図である。
【図３】実施の形態１の第２変形例の半導体装置の要部断面図である。
【図４】実施の形態１の半導体装置の等価回路図である。
【図５】実施の形態１の半導体装置の保護ダイオードの電流電圧特性を模式的に示すグラフである。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態２の半導体装置の要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態３の半導体装置の要部断面図である。
【図２０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態４の半導体装置の要部断面図である。
【図２２】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態４の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００２０】
（実施の形態１）
＜半導体装置の構造＞
実施の形態１の半導体装置は、電界効果トランジスタを有する半導体装置であり、電界効果トランジスタとして高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）を有する半導体装置である。
【００２１】
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の第１変形例の半導体装置の要部断面図である。図３は、実施の形態１の第２変形例の半導体装置の要部断面図である。
【００２２】
図１に示すように、本実施の形態１の半導体装置は、基板ＳＵＢと、基板ＳＵＢに形成された電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１と、を備えている。
【００２３】
トランジスタＴＲ１は、基板ＳＵＢ上に形成された窒化物半導体層からなるバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成されたｐ型の窒化物半導体層からなる半導体層ＳＬ１と、を有する。また、トランジスタＴＲ１は、半導体層ＳＬ１上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなる電子供給層ＥＳと、を有する。
【００２４】
トランジスタＴＲ１は、電子供給層ＥＳ中およびチャネル層ＣＨ中に形成された窒化物半導体層からなる半導体領域としてのソース領域ＳＲ１を有する。また、トランジスタＴＲ１は、電子供給層ＥＳ中およびチャネル層ＣＨ中に、平面視においてソース領域ＳＲ１と離れて形成された窒化物半導体層からなる半導体領域としてのドレイン領域ＤＲ１を有する。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳの上面から電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１に達しており、半導体層ＳＬ１と接触している。
【００２５】
なお、本願明細書では、「平面視において」とは、基板ＳＵＢの上面に垂直な方向から見た場合を意味する。
【００２６】
また、トランジスタＴＲ１は、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分の電子供給層ＥＳ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、を有する。
【００２７】
本実施の形態１では、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとソース領域ＳＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ１を含む。また、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ２を含む。一方、電子供給層ＥＳは、平面視において、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ３を含む。窒化物半導体領域ＳＣ１、窒化物半導体領域ＳＣ３および窒化物半導体領域ＳＣ２は、一体的に形成されている。また、窒化物半導体領域ＳＣ３と、ゲート絶縁膜ＧＩと、により膜部ＦＰ１が形成されている。
【００２８】
このとき、膜部ＦＰ１は、窒化物半導体からなる膜部ＦＰ１１としての窒化物半導体領域ＳＣ３と、絶縁体からなる膜部ＦＰ１２としてのゲート絶縁膜ＧＩと、からなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されていることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ１を介して形成されていることになる。
【００２９】
また、トランジスタＴＲ１は、ソース領域ＳＲ１と電気的に接続されたソース電極ＳＥと、ドレイン領域ＤＲ１と電気的に接続されたドレイン電極ＤＥと、を有する。
【００３０】
基板ＳＵＢは、好適には、シリコン（Ｓｉ）からなる半導体基板、すなわち単結晶シリコン基板である。これにより、基板ＳＵＢとして大面積の単結晶基板を用いつつ、基板ＳＵＢ上に窒化物半導体層をエピタキシャル成長させることができ、半導体装置の製造コストを低減することができる。ただし、基板ＳＵＢとしては、シリコン（Ｓｉ）からなる半導体基板の他、基板ＳＵＢ上に形成される窒化物半導体層が、所望の特性を得るために必要な結晶性を有する各種の基板を用いることもできる。したがって、基板ＳＵＢとして、例えばサファイア基板、炭化シリコン（ＳｉＣ）基板または窒化ガリウム（ＧａＮ）基板などを用いることもできる。また、基板ＳＵＢが単結晶シリコン基板であるとき、好適には、面方位が（１１１）である。
【００３１】
基板ＳＵＢ上には、バッファ層ＢＵＦが形成されている。バッファ層ＢＵＦは、基板ＳＵＢとチャネル層ＣＨとの格子定数差を緩和するために形成されている。バッファ層ＢＵＦは、半導体層ＳＬ１が基板ＳＵＢ上にエピタキシャル成長する際に、基板ＳＵＢ上で半導体層ＳＬ１の核が形成される層、すなわち核形成層である。あるいは、基板ＳＵＢに含まれるシリコン（Ｓｉ）の格子定数と、半導体層ＳＬ１に含まれる例えば窒化ガリウム（ＧａＮ）の格子定数との間の差を、緩和する緩和層である。バッファ層ＢＵＦとして、例えば窒化アルミニウム（ＡｌＮ）と窒化ガリウム（ＧａＮ）とからなる超格子構造を有する窒化物半導体層からなるバッファ層を用いることができる。
【００３２】
シリコン（Ｓｉ）からなる基板ＳＵＢ上に、直接窒化ガリウム（ＧａＮ）からなる半導体層ＳＬ１を形成した場合には、半導体層ＳＬ１に多くのクラックが発生し、良好なエピタキシャル成長層が得られず、ＨＥＭＴの作製が難しくなるおそれがある。このため、基板ＳＵＢと半導体層ＳＬ１との間に、バッファ層ＢＵＦを挿入する。これにより、基板ＳＵＢ上にバッファ層ＢＵＦが容易にエピタキシャル成長し、バッファ層ＢＵＦ上に半導体層ＳＬ１が容易にエピタキシャル成長するので、ＨＥＭＴの作製が容易となる。すなわち、基板ＳＵＢ上にバッファ層ＢＵＦを介して半導体層ＳＬ１が容易にエピタキシャル成長するので、ＨＥＭＴの作製が容易となる。
【００３３】
バッファ層ＢＵＦの材質については、バッファ層ＢＵＦ上に形成される半導体層ＳＬ１、およびチャネル層ＣＨおよび電子供給層ＥＳの各々が、所望の特性を得るために必要な結晶性を有していればよく、特に限定されない。したがって、バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）もしくは窒化アルミニウム（ＡｌＮ）からなる窒化物半導体層、または、これらを積層した積層膜などを用いることができる。あるいは、バッファ層ＢＵＦとして、例えば窒化アルミニウム（ＡｌＮ）と窒化ガリウム（ＧａＮ）とからなる超格子構造を有する窒化物半導体層からなるバッファ層を用いることができる。バッファ層ＢＵＦが、このような超格子構造を有する場合には、バッファ層ＢＵＦの厚さを、例えば２〜３μｍ程度とすることができる。
【００３４】
なお、基板ＳＵＢが例えば窒化ガリウム基板である場合には、バッファ層ＢＵＦを用いなくても、半導体層ＳＬ１、およびチャネル層ＣＨおよび電子供給層ＥＳの各々の結晶性が保たれる。そのため、基板ＳＵＢと半導体層ＳＬ１との間に、バッファ層ＢＵＦが介在しなくてもよい。
【００３５】
バッファ層ＢＵＦ上には、半導体層ＳＬ１が形成されており、半導体層ＳＬ１上には、チャネル層ＣＨが形成されている。半導体層ＳＬ１およびチャネル層ＣＨの各々は、窒化物半導体層からなり、好ましくは、窒化ガリウム（ＧａＮ）からなる。半導体層ＳＬ１の厚さを、例えば１〜３μｍ程度とすることができ、チャネル層ＣＨの厚さを、例えば２０〜２００ｎｍ程度とすることができる。
【００３６】
半導体層ＳＬ１に含まれる窒化ガリウムは、好適には、例えばマグネシウム（Ｍｇ）からなるｐ型不純物が導入され、ｐ型の導電性を示すｐ型の窒化ガリウム（ｐ−ＧａＮ）からなる。言い換えれば、半導体層ＳＬ１の導電型は、ｐ型である。
【００３７】
一方、チャネル層ＣＨに含まれる窒化ガリウムは、好適には、例えばアンドープの窒化ガリウム、すなわち、ｎ型の導電性およびｐ型の導電性のいずれをも示さないイントリンシック状態の窒化ガリウム（ｉ−ＧａＮ）からなる。つまり、チャネル層ＣＨに含まれる窒化ガリウムの導電型は、ｎ型でもなく、ｐ型でもない。あるいは、チャネル層ＣＨに含まれる窒化ガリウムは、ｎ型の半導体でもなく、ｐ型の半導体でもない。また、アンドープの窒化ガリウムには、例えば意図的にドーピングを施さずに成長した窒化ガリウムが含まれる。
【００３８】
ここで、「半導体がｎ型の導電性を示す」、「半導体の導電型がｎ型である」および「ｎ型の半導体である」とは、その半導体における多数キャリアが電子であることを意味する。また、「半導体がｐ型の導電性を示す」、「半導体の導電型がｐ型である」および「ｐ型の半導体である」とは、その半導体における多数キャリアが正孔であることを意味する。
【００３９】
半導体中にキャリアとして電子と正孔との両者が存在する場合は、電子濃度と正孔濃度との差が、実効的なキャリア濃度となる。本願明細書中では、「多数キャリアが電子である」とは、電子濃度が正孔濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１６ｃｍ−３よりも大きい状態を意味するものとする。また、「多数キャリアが正孔である」とは、正孔濃度が電子濃度よりも大きく、かつ、実効的なキャリア濃度が１×１０１６ｃｍ−３よりも大きい状態を意味するものとする。
【００４０】
例えば、半導体層ＳＬ１におけるｐ型の不純物濃度を、１×１０１６ｃｍ−３を超える不純物濃度とすることができる。これにより、半導体層ＳＬ１における実効的なキャリア濃度を、１×１０１６ｃｍ−３よりも大きくすることができる。
【００４１】
一方、イントリンシック状態とは、電子濃度と正孔濃度とがほぼ等しい状態、または、キャリアとしての電子または正孔が発生していない状態を示す。本願明細書中では、イントリンシック状態とは、実効的なキャリア濃度が１×１０１６ｃｍ−３以下の状態を意味するものとする。
【００４２】
チャネル層ＣＨに含まれる窒化ガリウムがイントリンシック状態であることにより、チャネル層ＣＨにおいて不純物に起因した電子移動度の劣化が発生せず、ＨＥＭＴとしての電界効果トランジスタからなるトランジスタＴＲ１を流れる電流を容易に増加させることができる。
【００４３】
なお、半導体層ＳＬ１およびチャネル層ＣＨの各々として、窒化ガリウム（ＧａＮ）の他、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化リン化ガリウム（ＧａＮＰ）または窒化リン化インジウムガリウム（ＩｎＧａＮＰ）などの窒化物半導体層を用いることができる。
【００４４】
なお、半導体層ＳＬ１とバッファ層ＢＵＦとの間に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる別の半導体層が形成されていてもよい。
【００４５】
チャネル層ＣＨ上には、電子供給層ＥＳが形成されている。電子供給層ＥＳは、チャネル層ＣＨを構成する窒化物半導体層とは異なる窒化物半導体層からなり、例えばチャネル層ＣＨのバンドギャップと異なるバンドギャップを有する窒化物半導体層からなる。電子供給層ＥＳの厚さを、例えば１０〜１００ｎｍ程度とすることができる。
【００４６】
好適には、電子供給層ＥＳのバンドギャップは、チャネル層ＣＨのバンドギャップよりも大きい。すなわち、窒化物半導体領域ＳＣ１のバンドギャップ、窒化物半導体領域ＳＣ２のバンドギャップ、および、窒化物半導体領域ＳＣ３のバンドギャップのいずれも、チャネル層ＣＨのバンドギャップよりも大きい。したがって、チャネル層ＣＨとして窒化ガリウム（ＧａＮ）からなる窒化物半導体層を用いるときは、好適には、電子供給層ＥＳとして窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層を用いることができる。また、窒化アルミニウムガリウムの組成を組成式ＡｌｘＧａ（１−ｘ）Ｎにより表す場合、より好適には、ｘは０．１〜０．５である。すなわち、電子供給層ＥＳにおける、アルミニウムとガリウムとの和に対するアルミニウムの組成比は、０．１〜０．５である。
【００４７】
ｘが０．１未満の場合、電子供給層ＥＳのバンドギャップと、チャネル層ＣＨのバンドギャップとの差が小さく、チャネル層ＣＨのうち、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分に発生する２次元電子ガス２ＤＥＧの密度が、小さくなるおそれがある。一方、ｘが０．５を超える場合、電子供給層ＥＳとチャネル層ＣＨとの間の格子不整合が大きくなるおそれがある。
【００４８】
電子供給層ＥＳとして、窒化アルミニウムガリウム（ＡｌＧａＮ）の他、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）または窒化リン化ガリウム（ＧａＮＰ）などの窒化物半導体層を用いることができる。ただし、チャネル層ＣＨに含まれる窒化物半導体層の材料と、電子供給層ＥＳに含まれる窒化物半導体層の材料とを、電子供給層ＥＳに含まれる窒化物半導体層のバンドギャップが、チャネル層ＣＨに含まれる窒化物半導体層の材料のバンドギャップよりも大きくなるように組み合わせることが好ましい。
【００４９】
電子供給層ＥＳは、チャネル層ＣＨ上に直接接触して形成されており、チャネル層ＣＨと電子供給層ＥＳとの間には、界面で伝導帯が不連続に変化するヘテロ接合が形成されている。電子供給層ＥＳは、キャリア発生領域として機能することができる。なお、電子供給層ＥＳには、例えばシリコン（Ｓｉ）などのｎ型不純物が導入されていてもよい。
【００５０】
電子供給層ＥＳ中およびチャネル層ＣＨ中には、窒化物半導体層からなるソース領域ＳＲ１、および、窒化物半導体層からなるドレイン領域ＤＲ１が、平面視において、互いに離れて形成されている。ソース領域ＳＲ１のうち電子供給層ＥＳ中に形成された部分、および、ドレイン領域ＤＲ１のうち電子供給層ＥＳ中に形成された部分は、例えばシリコン（Ｓｉ）からなるｎ型不純物が導入され、ｎ型の導電性を示すｎ型の窒化アルミニウムガリウム（ｎ−ＡｌＧａＮ）からなる。また、ソース領域ＳＲ１のうちチャネル層ＣＨ中に形成された部分、および、ドレイン領域ＤＲ１のうちチャネル層ＣＨ中に形成された部分は、例えばシリコン（Ｓｉ）からなるｎ型不純物が導入され、ｎ型の導電性を示すｎ型の窒化アルミニウムガリウム（ｎ−ＡｌＧａＮ）からなる。言い換えれば、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々の導電型は、ｎ型である。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図１の紙面に略垂直な方向に延在している。
【００５１】
ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１と接触している。これにより、ＨＥＭＴからなる電界トランジスタとしてのトランジスタＴＲ１の下に、ｎ型のソース領域ＳＲ１と、ｐ型の半導体層ＳＬ１と、ｎ型のドレイン領域ＤＲ１とを含むｎｐｎダイオードからなる保護ダイオードＰＤが、設けられる。そのため、半導体装置の面積を増加させることなく、ＨＥＭＴからなる電界トランジスタとしてのトランジスタＴＲ１を保護する保護ダイオードＰＤを、トランジスタＴＲ１と混載することができる。また、シリコン（Ｓｉ）などの製造コストの低い基板上に高い耐圧の半導体素子を形成しつつ、保護ダイオードＰＤを、シリコンのバンドギャップよりも大きいバンドギャップを有する窒化ガリウム（ＧａＮ）などの窒化物半導体中に形成することにより、保護ダイオードの耐圧を向上させることができる。
【００５２】
ｎ型のソース領域ＳＲ１におけるｎ型の不純物濃度を、１×１０１６ｃｍ−３を超える不純物濃度とすることができる。これにより、ｎ型のソース領域ＳＲ１における実効的なキャリア濃度を、１×１０１６ｃｍ−３よりも大きくすることができる。また、ソース電極ＳＥとｎ型のソース領域ＳＲ１とを電気的に低抵抗で接続することができる。
【００５３】
ｎ型のドレイン領域ＤＲ１におけるｎ型の不純物濃度を、１×１０１６ｃｍ−３を超える不純物濃度とすることができる。これにより、ｎ型のドレイン領域ＤＲ１における実効的なキャリア濃度を、１×１０１６ｃｍ−３よりも大きくすることができる。また、ドレイン電極ＤＥとｎ型のドレイン領域ＤＲ１とを電気的に低抵抗で接続することができる。
【００５４】
また、ｎｐｎダイオードのうちｐ型の部分として、エピタキシャル成長されたｐ型窒化ガリウム（ｐ−ＧａＮ）からなる半導体層ＳＬ１を用いるため、ｐ型の不純物濃度を精度よく制御することができる。これにより、ｎｐｎダイオードに含まれる２つのｐｎ接合のうちいずれかに大きな逆バイアス電圧が印加され、そのｐｎ接合においてアバランシェ降伏が発生して大電流が流れる場合における印加電圧、すなわち、アバランシェ降伏電圧を、所望の値に容易に調整することができる。
【００５５】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図１に示すように、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されてもよい。または、図２を用いて実施の形態１の第１変形例として示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されてもよい。図１に示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々が、半導体層ＳＬ１の途中まで達するように形成される場合には、例えばシリコン（Ｓｉ）などのｎ型不純物をイオン注入法により電子供給層ＥＳおよびチャネル層ＣＨに導入する際のイオン注入の条件をそれほど高精度で制御する必要がない。そのため、半導体装置の製造歩留りを向上させることができ、半導体装置の製造コストを低減することができる。
【００５６】
あるいは、図３を用いて実施の形態１の第２変形例として示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳ、チャネル層ＣＨおよび半導体層ＳＬ１を貫通してバッファ層ＢＵＦの途中まで達するように形成されてもよい。このとき、ソース領域ＳＲ１と半導体層ＳＬ１との接触面積を最大にすることができ、ドレイン領域ＤＲ１と半導体層ＳＬ１との接触面積を最大にすることができる。
【００５７】
ソース領域ＳＲ１上には、ソース電極ＳＥが形成されており、ドレイン領域ＤＲ１上には、ドレイン電極ＤＥが形成されている。ソース電極ＳＥおよびドレイン電極ＤＥは、いずれも導電体からなり、例えばチタン（Ｔｉ）膜と、チタン膜上に形成された金（Ａｕ）膜との積層膜などの金属膜からなる。ソース電極ＳＥおよびドレイン電極ＤＥの各々は、図１の紙面に略垂直な方向に延在している。
【００５８】
ソース電極ＳＥは、ソース領域ＳＲ１とオーミック接続されており、ドレイン電極ＤＥは、ドレイン領域ＤＲ１とオーミック接続されている。すなわち、ソース電極ＳＥは、ソース領域ＳＲ１と電気的に接続されており、ドレイン電極ＤＥは、ドレイン領域ＤＲ１と電気的に接続されている。
【００５９】
ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分の電子供給層ＥＳ上には、ソース領域ＳＲ１およびドレイン領域ＤＲ１のいずれからも離れてゲート電極ＧＥが形成されている。ゲート電極ＧＥは、導電体からなり、例えばニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜などの金属膜からなる。ゲート電極ＧＥは、図１の紙面に略垂直な方向に延在している。
【００６０】
図１に示す例では、ゲート電極ＧＥは、電子供給層ＥＳ上に、ゲート絶縁膜ＧＩを介して形成されている。前述したように、電子供給層ＥＳが、窒化物半導体領域ＳＣ１と、窒化物半導体領域ＳＣ２と、窒化物半導体領域ＳＣ３と、を含む場合、ゲート電極ＧＥは、窒化物半導体領域ＳＣ３上に、ゲート絶縁膜ＧＩを介して形成されることになる。これにより、ゲート電極ＧＥが窒化物半導体領域ＳＣ３に直接接触している場合に比べ、トランジスタＴＲ１におけるゲートリーク電流を低減することができる。
【００６１】
好適には、ゲート絶縁膜ＧＩのバンドギャップは、電子供給層ＥＳのバンドギャップよりも大きい。これにより、ゲート電極ＧＥと電子供給層ＥＳとの間においてゲート絶縁膜ＧＩがエネルギー障壁となり、ゲート電極ＧＥとゲート絶縁膜ＧＩとの間のエネルギー障壁を越えてゲート電極ＧＥとゲート絶縁膜ＧＩとの間で電流がさらに流れにくくなるため、トランジスタＴＲ１におけるゲートリーク電流をさらに低減することができる。このようなゲート絶縁膜ＧＩ用の絶縁膜として、例えば酸化アルミニウム（Ａｌ２Ｏ３）または酸化シリコン（ＳｉＯ２）などからなる絶縁膜を用いることができる。
【００６２】
好適には、ゲート電極ＧＥとして、仕事関数が大きい金属膜が用いられる。これにより、ゲート電極ＧＥとチャネル層ＣＨとの間のフラットバンド電圧が大きくなり、トランジスタＴＲ１の閾値電圧を高くすることができる。このようなゲート電極ＧＥ用の金属膜として、タングステン（Ｗ）、窒化チタン（ＴｉＮ）または白金（Ｐｔ）などからなる金属膜を用いることができる。
【００６３】
一方、ゲート電極ＧＥの材料と電子供給層ＥＳとの材料とを調整することにより、ゲート電極ＧＥと電子供給層ＥＳとがショットキー接続される場合には、ゲート電極ＧＥと電子供給層ＥＳとの間にゲート絶縁膜ＧＩが形成されていなくてもよい。このような場合には、ゲート電極ＧＥは、電子供給層ＥＳ上に直接接触するように形成されることになるが、ゲート電極ＧＥと電子供給層ＥＳとの間のショットキー障壁を越えてゲート電極ＧＥと電子供給層ＥＳとの間で電流が流れにくくなるため、トランジスタＴＲ１におけるゲートリーク電流を低減することができる。
【００６４】
なお、図１に示すように、好適には、ゲート電極ＧＥの幅方向、すなわちゲート長方向におけるゲート電極ＧＥとドレイン電極ＤＥとの間隔は、ゲート長方向におけるゲート電極ＧＥとソース電極ＳＥとの間隔よりも大きい。これにより、ゲート長方向におけるゲート電極ＧＥとドレイン電極ＤＥとの間隔が、ゲート長方向におけるゲート電極ＧＥとソース電極ＳＥとの間隔以下である場合に比べ、ソース電極ＳＥよりも高電圧が印加されるドレイン電極ＤＥと、ゲート電極ＧＥとの間の耐圧を、向上させることができる。
【００６５】
図１に示す例では、電子供給層ＥＳ上、ソース領域ＳＲ１上、および、ドレイン領域ＤＲ１上には、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、保護絶縁膜ＰＩＦが形成されている。保護絶縁膜ＰＩＦには、保護絶縁膜ＰＩＦを貫通してソース領域ＳＲ１の上面に達するコンタクトホールＣＮＴ１と、保護絶縁膜ＰＩＦを貫通してドレイン領域ＤＲ１の上面に達するコンタクトホールＣＮＴ２と、が形成されている。そして、コンタクトホールＣＮＴ１の底部に露出したソース領域ＳＲ１上に、コンタクトホールＣＮＴ１を埋め込むように、ソース電極ＳＥが形成され、コンタクトホールＣＮＴ２の底部に露出したドレイン領域ＤＲ１上に、コンタクトホールＣＮＴ２を埋め込むように、ドレイン電極ＤＥが形成されている。
【００６６】
一方、保護絶縁膜ＰＩＦには、保護絶縁膜ＰＩＦを貫通してゲート電極ＧＥの上面に達するコンタクトホールＣＮＴ３が形成されている。そして、コンタクトホールＣＮＴ３の底部に露出したゲート電極ＧＥ上に、コンタクトホールＣＮＴ３を埋め込むように、ゲート電極配線ＧＷが形成されている。
【００６７】
＜ＨＥＭＴとしてのトランジスタの動作＞
次に、本実施の形態１の半導体装置のうちＨＥＭＴとしてのトランジスタの動作について説明する。
【００６８】
図１に示す、ＨＥＭＴとしてのトランジスタＴＲ１においては、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨに、２次元電子ガス２ＤＥＧが形成される。具体的には、チャネル層ＣＨを構成する例えば窒化ガリウム（ＧａＮ）のバンドギャップと、電子供給層ＥＳを構成する例えば窒化アルミニウムガリウム（ＡｌＧａＮ）のバンドギャップとは、相違している。このため、バンドギャップの相違に基づく伝導帯オフセットの影響により、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨに、底のエネルギーがフェルミ準位よりも低いポテンシャル井戸が形成される。その結果、ゲート電極ＧＥの下に位置する部分以外の部分のチャネル層ＣＨのうち、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分には、２次元電子ガス２ＤＥＧが形成され、この２次元電子ガス２ＤＥＧが、ソース領域ＳＲ１とドレイン領域ＤＲ１との間の電子の伝導経路、すなわち伝導パスとして機能する。なお、図１において、２次元電子ガス２ＤＥＧは、破線で模式的に示してある。
【００６９】
一方、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨに形成される２次元電子ガス２ＤＥＧの密度は、ゲート電極ＧＥに印加される電圧によって変化する。したがって、トランジスタＴＲ１は、ＨＥＭＴとして動作する。
【００７０】
なお、ゲート電極ＧＥに電圧を印加していないときに、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨに、２次元電子ガス２ＤＥＧが形成される場合には、トランジスタＴＲ１の閾値電圧が低下し、トランジスタＴＲ１は、ノーマリオン型デバイスとして動作する。
【００７１】
一方、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨにおいて、チャネル層ＣＨの伝導帯のエネルギーが上昇し、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分に形成されるポテンシャル井戸のエネルギーがフェルミ準位よりも高くなる場合がある。このような場合には、ゲート電極ＧＥに電圧を印加していないときに、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨに、２次元電子ガス２ＤＥＧは形成されないようにすることができる。これにより、トランジスタＴＲ１の閾値電圧が上昇し、トランジスタＴＲ１はノーマリオフ型デバイスとして動作する。
【００７２】
＜保護ダイオードの動作＞
次に、本実施の形態１の半導体装置における保護ダイオードの動作について説明する。図４は、実施の形態１の半導体装置の等価回路図である。図５は、実施の形態１の半導体装置の保護ダイオードの電流電圧特性を模式的に示すグラフである。図５の横軸は、ソース電極ＳＥに対するドレイン電極ＤＥの電圧Ｖを示し、図５の縦軸は、ゲート電極ＧＥに印加される電圧が０Ｖのときに、ドレイン電極ＤＥからソース電極ＳＥに流れる電流Ｉを示す。
【００７３】
図４に示すように、本実施の形態１の半導体装置では、ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥを有するトランジスタＴＲ１と、ｎｐｎダイオードからなる保護ダイオードＰＤと、が電気的に並列に接続されている。すなわち、ｎｐｎダイオードからなる保護ダイオードＰＤは、トランジスタＴＲ１のソース電極ＳＥとドレイン電極ＤＥとの間に接続されている。ｎｐｎダイオードからなる保護ダイオードＰＤは、２つのｐｎ接合ダイオードを含む。２つのｐｎ接合ダイオードのうち、ソース電極ＳＥ側に配置されたものを、ｐｎ接合ダイオードＪＤ１と称し、ドレイン電極ＤＥ側に配置されたものを、ｐｎ接合ダイオードＪＤ２と称する。２つのｐｎ接合ダイオードＪＤ１およびＪＤ２は、それぞれのｐ型の半導体を共通としつつ、電気的に直列に接続されている。
【００７４】
２つのｐｎ接合ダイオードＪＤ１およびＪＤ２は、それぞれのｐｎ接合に大きな逆バイアス電圧が印加されたときにアバランシェ降伏が発生して大電流が流れるダイオード、すなわちアバランシェダイオードである。したがって、２つのｐｎ接合ダイオードＪＤ１およびＪＤ２を含むｎｐｎダイオードからなる保護ダイオードＰＤも、アバランシェダイオードである。
【００７５】
ここでは、ドレイン電極ＤＥに、ソース電極ＳＥよりも高電圧が印加される場合を例示して説明する。また、ドレイン電極ＤＥ側に配置されたｐｎ接合ダイオードＪＤ２のアバランシェ降伏電圧を、アバランシェ降伏電圧Ｖｂｄとする。
【００７６】
図５に示すように、電圧Ｖがｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄ以下の場合、電流Ｉは０である。このとき、ｐｎ接合ダイオードＪＤ２には逆バイアスとしての電圧Ｖが印加されるため、ｐｎ接合ダイオードＪＤ２を通って電流Ｉは流れない。すなわち、保護ダイオードＰＤを通って電流Ｉは流れない。
【００７７】
一方、図５に示すように、電圧Ｖがｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄを超えた場合、電圧Ｖの増加に伴って電流Ｉは急激に増加する。このとき、ｐｎ接合ダイオードＪＤ２に逆バイアスとしての過大な電圧Ｖが印加されるため、ｐｎ接合ダイオードＪＤ２でアバランシェ降伏が起こり、ｐｎ接合ダイオードＪＤ２を通って大電流としての電流Ｉが流れる。すなわち、保護ダイオードＰＤを通って大電流としての電流Ｉが流れる。
【００７８】
トランジスタＴＲ１において例えば絶縁破壊などの破壊が発生する電圧を破壊電圧とする。このとき、ｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄが、例えばトランジスタＴＲ１の破壊電圧よりも低く、かつ、トランジスタＴＲ１の通常の動作電圧の上限値よりも１割程度高くなるように、半導体層ＳＬ１におけるｐ型の不純物濃度、および、ドレイン領域ＤＲ１におけるｎ型の不純物濃度を調整する。
【００７９】
これにより、ｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄよりも高い電圧がドレイン電極ＤＥに印加された場合には、ドレイン領域ＤＲ１から保護ダイオードＰＤを通してソース領域ＳＲ１に電流を流すことにより、トランジスタＴＲ１において例えば絶縁破壊などの破壊が発生することを防止することができる。なお、ドレイン電極ＤＥに、通常の動作電圧の範囲内の電圧が印加された場合には、ＨＥＭＴとしてのトランジスタＴＲ１の動作には、影響が及ぼされない。したがって、ｎｐｎダイオードからなる保護ダイオードＰＤは、ＨＥＭＴからなるトランジスタＴＲ１を保護する保護素子として機能する。
【００８０】
同様に、ｐｎ接合ダイオードＪＤ１におけるアバランシェ降伏電圧が、例えばトランジスタＴＲ１の破壊電圧よりも低くなるように、半導体層ＳＬ１におけるｐ型の不純物濃度、および、ソース領域ＳＲ１におけるｎ型の不純物濃度を調整する。これにより、ｐｎ接合ダイオードＪＤ１におけるアバランシェ降伏電圧Ｖｂｄよりも高い電圧がソース電極ＳＥに印加された場合にも、ソース領域ＳＲ１から保護ダイオードＰＤを通してドレイン領域ＤＲ１に電流を流すことにより、トランジスタＴＲ１において例えば絶縁破壊などの破壊が発生することを防止することができる。
【００８１】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図６〜図１２は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００８２】
初めに、図６に示すように、例えば、（１１１）面が露出しているシリコンからなる半導体基板である基板ＳＵＢ上に、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、複数の窒化物半導体層を積層する。
【００８３】
まず、基板ＳＵＢ上に、バッファ層ＢＵＦを形成する。このバッファ層ＢＵＦを形成する工程では、例えば窒化アルミニウム（ＡｌＮ）と窒化ガリウム（ＧａＮ）とからなる超格子構造を有する窒化物半導体層からなるバッファ層ＢＵＦを、エピタキシャル成長により形成する。バッファ層ＢＵＦの厚さを、例えば２〜３μｍ程度とすることができる。
【００８４】
次に、図６に示すように、バッファ層ＢＵＦ上に、例えばｐ型の窒化物半導体層からなる半導体層ＳＬ１を形成する。この半導体層ＳＬ１を形成する工程では、バッファ層ＢＵＦ上に、例えばｐ型の窒化ガリウムからなる半導体層ＳＬ１を、マグネシウム（Ｍｇ）などのｐ型不純物を導入しながら、エピタキシャル成長により形成する。半導体層ＳＬ１の厚さを、例えば１〜３μｍ程度とすることができる。また、例えば、半導体層ＳＬ１におけるｐ型の不純物濃度を、１×１０１６ｃｍ−３を超える不純物濃度とすることができる。
【００８５】
なお、イオン注入法によりｐ型の窒化ガリウムを形成する場合には、ｐ型不純物の活性化率を高めることが困難であり、所望の不純物濃度を得るために、ｐ型不純物を過剰に導入する必要がある。また、活性化率のばらつきも大きく、ｐ型不純物濃度の制御が困難である。しかし、本実施の形態１では、ｐ型の窒化ガリウムからなる半導体層ＳＬ１をエピタキシャル成長により形成するため、ｐ型不純物の活性化率を高くすることができ、所望の不純物濃度を得るために、ｐ型不純物を過剰に導入する必要がなく、ｐ型の不純物濃度を精度よく制御することができる。したがって、保護ダイオードのアバランシェ降伏電圧を所望の値に容易に制御することができる。
【００８６】
ｐ型不純物としてマグネシウム（Ｍｇ）を用いる場合、工場内における他の半導体装置の製造工程においては、マグネシウムが半導体装置を汚染する物質となるおそれがある。しかし、半導体層ＳＬ１をエピタキシャル成長により形成する際に、マグネシウムを導入する場合、半導体層ＳＬ１を形成した後、イオン注入法によりマグネシウムを導入する場合に比べ、例えば、表面にマグネシウムが付着した状態の基板を、複数の製造装置の間で搬送する必要がない。これにより、工場内におけるマグネシウムによる汚染のおそれを低減することができる。
【００８７】
次に、図６に示すように、半導体層ＳＬ１上に、窒化物半導体層であるチャネル層ＣＨを形成する。このチャネル層ＣＨを形成する工程では、半導体層ＳＬ１上に、例えばアンドープの窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを、エピタキシャル成長により形成する。チャネル層ＣＨの厚さを、例えば２０〜２００ｎｍ程度とすることができる。
【００８８】
次に、図６に示すように、チャネル層ＣＨ上に、電子供給層ＥＳを形成する。この電子供給層ＥＳを形成する工程では、チャネル層ＣＨ上に、例えばアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給層ＥＳを、エピタキシャル成長により形成する。電子供給層ＥＳの厚さを、例えば１０〜１００ｎｍ程度とすることができる。また、前述したように、窒化アルミニウムガリウムの組成を組成式ＡｌｘＧａ（１−ｘ）Ｎにより表す場合、好適には、ｘを０．１〜０．５とすることができる。
【００８９】
このようにして、図６に示すように、基板ＳＵＢ上に、バッファ層ＢＵＦ、半導体層ＳＬ１、チャネル層ＣＨおよび電子供給層ＥＳからなる半導体層構造が形成される。この半導体層構造は、例えば［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。また、チャネル層ＣＨのうち、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分に、２次元電子ガス２ＤＥＧ（図１参照）が形成される。
【００９０】
なお、半導体層ＳＬ１とバッファ層ＢＵＦとの間に、例えばアンドープの窒化ガリウム（ＧａＮ）からなる別の半導体層を形成してもよい。
【００９１】
次に、図７および図８に示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。
【００９２】
このソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する工程では、まず、図７に示すように、電子供給層ＥＳ上にフォトレジストを塗布してレジスト膜ＲＦ１を形成した後、パターン露光を行い、現像する。これにより、レジスト膜ＲＦ１を貫通する開口部ＯＰ１およびＯＰ２が形成され、開口部ＯＰ１およびＯＰ２が形成されたレジスト膜ＲＦ１からなるレジストパターンＲＰ１が形成される。開口部ＯＰ１は、レジスト膜ＲＦ１を貫通してソース領域ＳＲ１（図８参照）が形成される部分の電子供給層ＥＳの上面に達する。開口部ＯＰ２は、レジスト膜ＲＦ１を貫通してドレイン領域ＤＲ１（図８参照）が形成される部分の電子供給層ＥＳの上面に達する。
【００９３】
次に、図７に示すように、レジストパターンＲＰ１をマスクとしたイオン注入を行って、レジストパターンＲＰ１の開口部ＯＰ１およびＯＰ２の底部に露出した部分の電子供給層ＥＳに、例えばシリコン（Ｓｉ）などのｎ型不純物ＩＭ１を注入する。このとき、注入されるイオンのエネルギーなどイオン注入の条件を調整することにより、開口部ＯＰ１の底部に露出した部分の電子供給層ＥＳのみならず、平面視において開口部ＯＰ１と重なる部分のチャネル層ＣＨにまで、ｎ型不純物としてのイオンを注入することができる。また、開口部ＯＰ２の底部に露出した部分の電子供給層ＥＳのみならず、平面視において開口部ＯＰ２と重なる部分のチャネル層ＣＨにまで、ｎ型不純物としてのイオンを注入することができる。
【００９４】
次に、レジストパターンＲＰ１、すなわちレジスト膜ＲＦ１を除去し、例えば８５０℃程度の温度で２０分程度の時間の間、熱処理を行って、注入されたｎ型不純物を活性化させる。これにより、図８に示すように、電子供給層ＥＳ中およびチャネル層ＣＨ中に、ｎ型の窒化物半導体層からなるソース領域ＳＲ１、および、ｎ型の窒化物半導体層からなるドレイン領域ＤＲ１が、平面視において、互いに離れて形成される。また、ｎ型のソース領域ＳＲ１と、ｐ型の半導体層ＳＬ１と、ｎ型のドレイン領域ＤＲ１と、によりｎｐｎダイオードからなる保護ダイオードＰＤが形成される。
【００９５】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図８に示すように、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されてもよい。または、図２を用いて実施の形態１の第１変形例として示したように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されてもよい。図８に示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々が、半導体層ＳＬ１の途中まで達するように形成される場合には、例えばシリコン（Ｓｉ）などのｎ型不純物をイオン注入法により電子供給層ＥＳおよびチャネル層ＣＨに導入する際のイオン注入の条件をそれほど高精度で制御する必要がない。そのため、半導体装置の製造歩留りを向上させることができ、半導体装置の製造コストを低減することができる。
【００９６】
あるいは、図３を用いて実施の形態１の第２変形例として示したように、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳ、チャネル層ＣＨおよび半導体層ＳＬ１を貫通してバッファ層ＢＵＦの途中まで達するように形成されてもよい。このとき、ソース領域ＳＲ１と半導体層ＳＬ１との接触面積を最大にすることができ、ドレイン領域ＤＲ１と半導体層ＳＬ１との接触面積を最大にすることができる。
【００９７】
次に、図９および図１０に示すように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。
【００９８】
まず、図９に示すように、電子供給層ＥＳ上、ソース領域ＳＲ１上、および、ドレイン領域ＤＲ１上に、ゲート絶縁膜ＧＩ用の絶縁膜５を形成し、絶縁膜５上に、ゲート電極ＧＥ用の金属膜６を形成する。
【００９９】
次に、金属膜６上にフォトレジストを塗布してレジスト膜（図示は省略）を形成した後、パターン露光を行い、現像することにより、パターニングされたレジスト膜からなるレジストパターン（図示は省略）を形成する。レジスト膜のパターニングは、ゲート電極ＧＥおよびゲート絶縁膜ＧＩが形成される領域以外の領域で、金属膜６が露出されるように行われる。
【０１００】
次に、レジストパターンをマスクとするドライエッチングにより、金属膜６および絶縁膜５をパターニングする。これにより、図１０に示すように、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分の電子供給層ＥＳ上に残された部分の絶縁膜５からなるゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に残された部分の金属膜６からなるゲート電極ＧＥを形成する。このとき、半導体層ＳＬ１と、チャネル層ＣＨと、電子供給層ＥＳと、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、によりトランジスタＴＲ１が形成される。その後、レジスト膜を除去する。
【０１０１】
前述したように、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとソース領域ＳＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ１を含む。また、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ２を含む。一方、電子供給層ＥＳは、平面視において、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ３を含む。また、窒化物半導体領域ＳＣ３と、ゲート絶縁膜ＧＩと、により膜部ＦＰ１が形成される。
【０１０２】
このとき、膜部ＦＰ１は、窒化物半導体からなる膜部ＦＰ１１としての窒化物半導体領域ＳＣ３と、絶縁体からなる膜部ＦＰ１２としてのゲート絶縁膜ＧＩと、からなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ１を介して形成されることになる。
【０１０３】
なお、金属膜６をパターニングする際に、金属膜６と同一のレジストパターンを用いて絶縁膜５をパターニングしてもよいが、金属膜６をパターニングし、レジスト膜を除去した後、別のレジスト膜からなるレジストパターンを形成し、そのレジストパターンを用いて絶縁膜５をパターニングしてもよい。あるいは、ゲート電極ＧＥを形成する際には、絶縁膜５をパターニングせず、後述する図１２に示すように、保護絶縁膜ＰＩＦをパターニングする際に、絶縁膜５をパターニングしてもよい。
【０１０４】
好適には、絶縁膜５のバンドギャップは、電子供給層ＥＳのバンドギャップよりも大きい。これにより、ゲート電極ＧＥと電子供給層ＥＳとの間においてゲート絶縁膜ＧＩがエネルギー障壁となり、ゲート電極ＧＥとゲート絶縁膜ＧＩとの間のエネルギー障壁を越えてゲート電極ＧＥとゲート絶縁膜ＧＩとの間で電流がさらに流れにくくなるため、トランジスタＴＲ１におけるゲートリーク電流をさらに低減することができる。このような絶縁膜５として、例えば酸化アルミニウム（Ａｌ２Ｏ３）または酸化シリコン（ＳｉＯ２）などからなる絶縁膜を用いることができる。
【０１０５】
好適には、金属膜６として、仕事関数が大きい金属膜が用いられる。これにより、金属膜６からなるゲート電極ＧＥが、チャネル層ＣＨとの間のフラットバンド電圧が大きくなり、トランジスタＴＲ１の閾値電圧を高くすることができる。このような金属膜６として、タングステン（Ｗ）、窒化チタン（ＴｉＮ）または白金（Ｐｔ）などからなる金属膜を用いることができる。
【０１０６】
なお、ゲート電極ＧＥの材料と電子供給層ＥＳとの材料とを調整することにより、ゲート電極ＧＥと電子供給層ＥＳとがショットキー接続される場合には、ゲート電極ＧＥと電子供給層ＥＳとの間にゲート絶縁膜ＧＩが形成されなくてもよい。このような場合には、ゲート電極ＧＥは、電子供給層ＥＳ上に直接接触するように形成されることになるが、ゲート電極ＧＥと電子供給層ＥＳとの間のショットキー障壁を越えてゲート電極ＧＥと電子供給層ＥＳとの間で電流が流れにくくなるため、トランジスタＴＲ１におけるゲートリーク電流を低減することができる。
【０１０７】
次に、図１１に示すように、保護絶縁膜ＰＩＦを形成する。この保護絶縁膜ＰＩＦを形成する工程では、電子供給層ＥＳ上、ソース領域ＳＲ１上、および、ドレイン領域ＤＲ１上に、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを覆うように、保護絶縁膜ＰＩＦを形成する。保護絶縁膜ＰＩＦとして、例えば酸化シリコン（ＳｉＯ２）膜、窒化シリコン（ＳｉＮ）膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる絶縁膜を用いることができる。
【０１０８】
次に、図１２に示すように、コンタクトホールＣＮＴ１、ＣＮＴ２およびＣＮＴ３を形成する。まず、保護絶縁膜ＰＩＦ上にレジスト膜（図示は省略）を形成した後、パターン露光を行い、現像することにより、パターニングされたレジスト膜からなるレジストパターン（図示は省略）を形成する。レジスト膜のパターニングは、平面視において、ソース領域ＳＲ１、ドレイン領域ＤＲ１およびゲート電極ＧＥと重なる領域が露出されるように行われる。次に、レジストパターンをマスクとするドライエッチングにより、保護絶縁膜ＰＩＦをパターニングする。これにより、図１２に示すように、保護絶縁膜ＰＩＦを貫通してソース領域ＳＲ１の上面に達するコンタクトホールＣＮＴ１が形成され、保護絶縁膜ＰＩＦを貫通してドレイン領域ＤＲ１の上面に達するコンタクトホールＣＮＴ２が形成される。また、保護絶縁膜ＰＩＦを貫通してゲート電極ＧＥの上面に達するコンタクトホールＣＮＴ３が形成される。その後、レジスト膜を除去する。
【０１０９】
次に、図１に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極配線ＧＷを形成する。このソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極配線ＧＷを形成する工程では、コンタクトホールＣＮＴ１の内部、コンタクトホールＣＮＴ２の内部、コンタクトホールＣＮＴ３の内部、および、保護絶縁膜ＰＩＦ上に、ソース電極ＳＥ用、ドレイン電極ＤＥ用、および、ゲート電極配線ＧＷ用の金属膜を形成する。このとき、金属膜は、コンタクトホールＣＮＴ１の底部に露出した部分のソース領域ＳＲ１上に、コンタクトホールＣＮＴ１を埋め込むように形成され、コンタクトホールＣＮＴ２の底部に露出した部分のドレイン領域ＤＲ１上に、コンタクトホールＣＮＴ２を埋め込むように形成される。また、金属膜は、コンタクトホールＣＮＴ３の底部に露出した部分のゲート電極ＧＥ上に、コンタクトホールＣＮＴ３を埋め込むように形成される。なお、金属膜として、例えばアルミニウム（Ａｌ）膜、または、アルミニウム膜と窒化チタン膜との積層膜など、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々とオーミック接続され、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々と低い電気的に低抵抗で接続される材料からなる金属膜を用いることが望ましい。
【０１１０】
次に、金属膜を例えばフォトリソグラフィおよびエッチングを用いてパターニングすることにより、図１に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極配線ＧＷが形成される。以上のようにして、図１に示すように、トランジスタＴＲ１を製造することができる。
【０１１１】
＜電界効果トランジスタの耐圧について＞
電界効果トランジスタが例えばＨＥＭＴからなる場合、ＨＥＭＴ中にはｐｎ接合が存在しないため、ドレイン電極に高電圧が印加された場合における耐圧を高くすることは、困難である。そのため、電界効果トランジスタとして例えば窒化ガリウム（ＧａＮ）からなるＨＥＭＴを備えた半導体装置において、基板上に、ＨＥＭＴからなる電界効果トランジスタと、保護ダイオードと、を混載する場合がある。
【０１１２】
ここで、図５を用いて説明したように、保護ダイオードＰＤとして、ｐｎ接合に大きな逆バイアス電圧が印加されたときにアバランシェ降伏が発生して大電流が流れるダイオード、すなわちアバランシェダイオードを用いることができる。このとき、アバランシェダイオードのｐｎ接合に大きな逆バイアス電圧が印加され、そのｐｎ接合においてアバランシェ降伏が発生して大電流が流れる場合における印加電圧、すなわち、アバランシェ降伏電圧を高くする。これにより、例えばドレイン電極など、電界効果トランジスタのいずれかの電極に過大な電圧が印加された場合でも、電界効果トランジスタが破壊されないように、電界効果トランジスタを確実に保護することができる。
【０１１３】
上記特許文献１および特許文献２に記載された技術では、シリコン（Ｓｉ）からなる基板上には、ＨＥＭＴからなる電界効果トランジスタが形成され、シリコンからなる基板中には、保護ダイオードとしてのｎｐｎバイポーラトランジスタまたはｐｉｎダイオードが形成される。しかし、例えば窒化ガリウムなどの窒化物半導体のバンドギャップよりも小さなバンドギャップを有するシリコン中に形成されたバイポーラトランジスタおよびダイオードの耐圧を高くすることは、困難である。このような場合、例えば窒化ガリウムからなるＨＥＭＴが高電圧用の電界効果トランジスタであっても、保護ダイオードのアバランシェ降伏電圧が低い。そのため、電界効果トランジスタを高電圧用として用いる場合に、保護ダイオードを、電界効果トランジスタを保護する保護素子として用いることができない。
【０１１４】
上記特許文献１に記載された技術では、シリコン（Ｓｉ）に代え、窒化ガリウム（ＧａＮ）または炭化シリコン（ＳｉＣ）からなる基板上に、ＨＥＭＴからなる電界効果トランジスタが形成され、窒化ガリウムまたは炭化シリコンからなる基板中に、保護ダイオードとしてのｎｐｎバイポーラトランジスタが形成されることもできる。このような場合、保護ダイオードのアバランシェ降伏電圧を高くすることができ、電界効果トランジスタを高電圧用として用いる場合でも、保護ダイオードを、電界効果トランジスタを保護する保護素子として用いることはできる。しかし、窒化ガリウムからなる基板の製造コスト、および、炭化シリコンからなる基板の製造コストのいずれも、シリコンからなる基板の製造コストに比べて高いので、半導体装置の製造コストが高くなる。
【０１１５】
一方、上記特許文献３に記載された技術では、ＨＥＭＴからなる電界効果トランジスタの側方に、保護ダイオードとしての縦型のｐｎｐダイオードが形成される。このような場合、保護ダイオードのアバランシェ降伏電圧を高くすることにより、電界効果トランジスタを高電圧用として用いる場合でも、保護ダイオードを、電界効果トランジスタを保護する保護素子として用いることはできる。しかし、半導体装置の面積が増加するため、半導体装置の製造コストが高くなる。
【０１１６】
このように、製造コストの低いシリコンからなる基板上の窒化物半導体層に形成されたＨＥＭＴからなる電界効果トランジスタを備えた半導体装置において、半導体装置の面積を増加させずに、高いアバランシェ降伏電圧を有する保護ダイオードを電界効果トランジスタと混載することは、困難である。
【０１１７】
また、電界効果トランジスタがＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる場合を考える。このような場合でも、製造コストの低いシリコンからなる基板上の窒化物半導体層に形成された電界効果トランジスタを備えた半導体装置において、半導体装置の面積を増加させずに、高いアバランシェ降伏電圧を有する保護ダイオードを電界効果トランジスタと混載することは、困難である。
【０１１８】
このような場合、窒化物半導体からなる電界効果トランジスタが高電圧用のものであっても、その電界効果トランジスタを備えた半導体装置を使用する電圧の範囲を高く設定することができず、半導体装置の性能が低下する。
【０１１９】
なお、上記特許文献４に記載された技術では、イオン注入法によりｐ型の窒化ガリウム（ＧａＮ）を形成する。しかし、イオン注入法により導入されたｐ型不純物を活性化することは困難である。そのため、所望の不純物濃度を得るために、ｐ型不純物を過剰に導入する必要があり、ｐ型の窒化ガリウムにおける電子移動度が低下するおそれがある。
【０１２０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置は、シリコンからなる基板ＳＵＢと、基板ＳＵＢ上に形成されたｐ型の窒化物半導体層からなる半導体層ＳＬ１と、半導体層ＳＬ１上に形成された窒化物半導体からなるチャネル層ＣＨを含む電界効果トランジスタとしてのトランジスタＴＲ１と、を有する。また、本実施の形態１の半導体装置は、チャネル層ＣＨ中に形成されたｎ型のソース領域ＳＲ１と、チャネル層ＣＨ中に、平面視においてソース領域ＳＲ１と離れて形成された、ｎ型のドレイン領域ＤＲ１と、を有する。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、半導体層ＳＬ１と接触している。
【０１２１】
すなわち、本実施の形態１の半導体装置では、基板ＳＵＢ上に、ソース領域ＳＲ１と、半導体層ＳＬ１と、ドレイン領域ＤＲ１と、からなる保護ダイオードＰＤが形成され、保護ダイオードＰＤ上に、電界効果トランジスタとしてのトランジスタＴＲ１が形成されている。
【０１２２】
これにより、保護ダイオードを、シリコンのバンドギャップよりも大きなバンドギャップを有する窒化ガリウム（ＧａＮ）などの窒化物半導体中に形成することができるので、保護ダイオードのアバランシェ降伏電圧を高くすることができる。そのため、電界効果トランジスタを高電圧用として用いる場合にも、保護ダイオードを、電界効果トランジスタを保護する保護素子として用いることができる。
【０１２３】
また、保護ダイオードを、電界効果トランジスタの下に形成することができる。そのため、半導体装置の面積を増加させることなく、保護ダイオードを電界効果トランジスタと混載することができる。あるいは、電界効果トランジスタが形成された基板とは別の基板に形成された保護ダイオードを、電界効果トランジスタが形成された基板とは別に外付けにより実装する方法に比べ、半導体装置を実装する面積を削減することができ、半導体装置に含まれる部品の数を削減することができる。
【０１２４】
すなわち、本実施の形態１によれば、製造コストの低いシリコンからなる基板上の窒化物半導体層に形成されたＨＥＭＴからなる電界効果トランジスタを備えた半導体装置において、半導体装置の面積を増加させずに、高いアバランシェ降伏電圧を有する保護ダイオードを電界効果トランジスタと混載することができる。このような場合、電界効果トランジスタを備えた半導体装置を使用する電圧の範囲を高く設定することができるので、半導体装置の性能を向上させることができる。
【０１２５】
（実施の形態２）
実施の形態１では、電界効果トランジスタの下に保護ダイオードが設けられた構造を、電界効果トランジスタとして、ゲート電極の下に位置する部分も含めて、ソース電極とドレイン電極とで挟まれた部分のチャネル層の上面全面に電子供給層が形成された通常の積層構造を有するＨＥＭＴが用いられた場合に適用した例について説明した。すなわち、実施の形態１では、ゲート電極ＧＥは、チャネル層ＣＨ上に、電子供給層ＥＳの一部としての窒化物半導体からなる窒化物半導体領域ＳＣ３を含む膜部ＦＰ１を介して形成されていた。
【０１２６】
一方、本発明者らは、電界効果トランジスタの下に保護ダイオードが設けられた構造を、電界効果トランジスタとして、上述の通常の積層構造を有するＨＥＭＴに代え、ゲート電極の下に位置する部分の電子供給層に凹部が形成された、いわゆるリセス構造を有するＨＥＭＴが用いられた場合に適用しても、何ら問題がないことを見出した。したがって、実施の形態２では、電界効果トランジスタの下に保護ダイオードが設けられた構造を、電界効果トランジスタとして、リセス構造を有するＨＥＭＴが用いられた場合に適用した例について説明する。すなわち、実施の形態２の半導体装置では、ゲート電極ＧＥは、チャネル層ＣＨ上に、ゲート絶縁膜ＧＩからなる膜部ＦＰ２を介して形成されている。
【０１２７】
＜半導体装置の構造および半導体装置の動作＞
実施の形態２の半導体装置も、実施の形態１の半導体装置と同様に、電界効果トランジスタとしてＨＥＭＴを有する半導体装置である。したがって、以下では、実施の形態２の半導体装置のうち、実施の形態１と同様の部分についての説明を省略し、主として、実施の形態１と異なる部分について、説明する。
【０１２８】
図１３は、実施の形態２の半導体装置の要部断面図である。図１３に示すように、本実施の形態２の半導体装置は、基板ＳＵＢと、基板ＳＵＢに形成された電界効果トランジスタとしてのＨＥＭＴであるトランジスタＴＲ１と、を備えている。
【０１２９】
トランジスタＴＲ１は、基板ＳＵＢ上に形成された窒化物半導体層からなるバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成されたｐ型の窒化物半導体層からなる半導体層ＳＬ１と、を有する。また、トランジスタＴＲ１は、半導体層ＳＬ１上に形成された窒化物半導体層からなるチャネル層ＣＨと、チャネル層ＣＨ上に形成された窒化物半導体層からなる電子供給層ＥＳと、を有する。
【０１３０】
トランジスタＴＲ１は、電子供給層ＥＳ中およびチャネル層ＣＨ中に形成された窒化物半導体層からなるソース領域ＳＲ１を有する。また、トランジスタＴＲ１は、電子供給層ＥＳ中およびチャネル層ＣＨ中に、平面視においてソース領域ＳＲ１と離れて形成された窒化物半導体層からなるドレイン領域ＤＲ１を有する。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、チャネル層ＣＨの上面からチャネル層ＣＨを貫通して半導体層ＳＬ１に達しており、半導体層ＳＬ１と接触している。ｎ型のソース領域ＳＲ１と、ｐ型の半導体層ＳＬ１と、ｎ型のドレイン領域ＤＲ１と、によりｎｐｎダイオードからなる保護ダイオードＰＤが形成されている。
【０１３１】
本実施の形態２では、実施の形態１と異なり、ソース領域ＳＲ１の上面からソース領域ＳＲ１の途中まで達する開口部ＯＰＳ１が形成され、ドレイン領域ＤＲ１の上面からドレイン領域ＤＲ１の途中まで達する開口部ＯＰＳ２が形成されている。開口部ＯＰＳ１は、コンタクトホールＣＮＴ１と連通し、開口部ＯＰＳ２は、コンタクトホールＣＮＴ２と連通する。したがって、ソース電極ＳＥは、開口部ＯＰＳ１の底部に露出したソース領域ＳＲ１上に、コンタクトホールＣＮＴ１および開口部ＯＰＳ１を埋め込むように、形成されている。また、ドレイン電極ＤＥは、開口部ＯＰＳ２の底部に露出したドレイン領域ＤＲ１上に、コンタクトホールＣＮＴ２および開口部ＯＰＳ２を埋め込むように、形成されている。
【０１３２】
好適には、ソース電極ＳＥが、チャネル層ＣＨのバンドギャップよりも大きいバンドギャップを有する電子供給層ＥＳ中に形成された部分のソース領域ＳＲ１を介さずに、チャネル層ＣＨ中に形成された部分のソース領域ＳＲ１と電気的に直接接続される。これにより、ソース電極ＳＥとソース領域ＳＲ１とを電気的に低抵抗で接続することができる。
【０１３３】
また、好適には、ドレイン電極ＤＥが、チャネル層ＣＨのバンドギャップよりも大きいバンドギャップを有する電子供給層ＥＳ中に形成された部分のドレイン領域ＤＲ１を介さずに、チャネル層ＣＨ中に形成された部分のドレイン領域ＤＲ１と電気的に直接接続される。これにより、ドレイン電極ＤＥとドレイン領域ＤＲ１とを電気的に低抵抗で接続することができる。
【０１３４】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図１３に示すように、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されていてもよい。または、図２を用いて実施の形態１の第１変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されていてもよい。あるいは、図３を用いて実施の形態１の第２変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳ、チャネル層ＣＨおよび半導体層ＳＬ１を貫通してバッファ層ＢＵＦの途中まで達するように形成されていてもよい。
【０１３５】
本実施の形態２では、実施の形態１と異なり、トランジスタＴＲ１は、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分の電子供給層ＥＳを貫通してチャネル層ＣＨの上面に達する開口部ＯＰＳ３を有する。そして、トランジスタＴＲ１は、開口部ＯＰＳ３の底部に露出した部分のチャネル層ＣＨ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、を有する。
【０１３６】
すなわち開口部ＯＰＳ３が形成された領域では、チャネル層ＣＨ上に電子供給層ＥＳが形成されていない。
【０１３７】
本実施の形態２では、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとソース領域ＳＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ１を含む。また、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ２を含む。一方、本実施の形態２では、実施の形態１と異なり、電子供給層ＥＳは、平面視において、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ３（図１参照）を含まない。また、ゲート絶縁膜ＧＩにより膜部ＦＰ２が形成されている。
【０１３８】
このとき、膜部ＦＰ２は、絶縁体からなる膜部ＦＰ２１としてのゲート絶縁膜ＧＩかららなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されていることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ２を介して形成されていることになる。
【０１３９】
好適には、電子供給層ＥＳのバンドギャップは、チャネル層ＣＨのバンドギャップよりも大きい。すなわち、窒化物半導体領域ＳＣ１のバンドギャップ、および、窒化物半導体領域ＳＣ２のバンドギャップのいずれも、チャネル層ＣＨのバンドギャップよりも大きい。
【０１４０】
また、トランジスタＴＲ１は、ソース領域ＳＲ１と電気的に接続されたソース電極ＳＥと、ドレイン領域ＤＲ１と電気的に接続されたドレイン電極ＤＥと、を有する。
【０１４１】
本実施の形態２の半導体装置のうちＨＥＭＴとしてのトランジスタＴＲ１の動作については、実施の形態１の半導体装置のうちＨＥＭＴとしてのトランジスタＴＲ１の動作と同様である。
【０１４２】
一方、本実施の形態２では、ＨＥＭＴとしてのトランジスタＴＲ１は、ゲート電極ＧＥの下に位置する部分の電子供給層ＥＳに開口部ＯＰＳ３が形成された、いわゆるリセス構造を有する。すなわち、本実施の形態２では、平面視において、ゲート電極ＧＥの下に位置する部分の電子供給層ＥＳが除去されており、ゲート電極ＧＥが、チャネル層ＣＨ上にゲート絶縁膜ＧＩを介して形成されている。これにより、本実施の形態２では、平面視において、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨでは、実施の形態１に比べ、２次元電子ガス２ＤＥＧの形成が抑制される。すなわち、本実施の形態２では、実施の形態１に比べ、平面視において、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨとゲート絶縁膜ＧＩとの界面近傍に位置する部分のチャネル層ＣＨに発生する２次元電子ガス２ＤＥＧの密度が減少する。そのため、本実施の形態２では、実施の形態１に比べ、トランジスタＴＲ１の閾値電圧を上昇させやすくなり、トランジスタＴＲ１をノーマリオフ型デバイスとして動作させやすくなる。
【０１４３】
したがって、ＨＥＭＴからなる電界効果トランジスタを備えた半導体装置を、例えばモータやエンジン制御などの高電力用の電気機器で用いる場合において、ゲート電極ＧＥに入力される制御信号が停止した場合でも、半導体装置を含む電気機器を自動的に停止させることができるので、電気機器の安全性をより高めることができる。
【０１４４】
＜保護ダイオードの動作＞
本実施の形態２における保護ダイオードＰＤの動作も、実施の形態１において図４および図５を用いて説明した保護ダイオードＰＤの動作と同様である。すなわち、本実施の形態２においても、実施の形態１と同様に、ｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄよりも高い電圧が印加された場合にも、保護ダイオードＰＤを通して電流を流すことにより、トランジスタＴＲ１が物理的に破壊されることを防止することができる。
【０１４５】
＜半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図１４〜図１８は、実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１４６】
初めに、実施の形態１で図６を用いて説明した工程と同様の工程を行って、例えば、シリコンからなる半導体基板である基板ＳＵＢ上に、複数の窒化物半導体層を積層する。なお、バッファ層ＢＵＦ、半導体層ＳＬ１、チャネル層ＣＨおよび電子供給層ＥＳの各窒化物半導体層を形成する際の、形成方法、材料および厚さは、実施の形態１で図６を用いて説明した工程のうち各窒化物半導体層を形成する際の、形成方法、材料および厚さと同様にすることができる。
【０１４７】
次に、実施の形態１で図７および図８を用いて説明した工程と同様の工程を行って、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。これにより、電子供給層ＥＳ中およびチャネル層ＣＨ中に、ｎ型の窒化物半導体層からなるソース領域ＳＲ１、および、窒化物半導体層からなるドレイン領域ＤＲ１が、平面視において、互いに離れて形成される。また、ｎ型のソース領域ＳＲ１と、ｐ型の半導体層ＳＬ１と、ｎ型のドレイン領域ＤＲ１と、によりｎｐｎダイオードからなる保護ダイオードＰＤが形成される。
【０１４８】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図８を用いて実施の形態１として示した例と同様に、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されてもよい。または、図２を用いて実施の形態１の第１変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されてもよい。あるいは、図３を用いて実施の形態１の第２変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳ、チャネル層ＣＨおよび半導体層ＳＬ１を貫通してバッファ層ＢＵＦの途中まで達するように形成されてもよい。
【０１４９】
次に、図１４に示すように、開口部ＯＰＳ１、ＯＰＳ２およびＯＰＳ３を形成する。まず、ソース領域ＳＲ１上、ドレイン領域ＤＲ１上、および、電子供給層ＥＳ上に、レジスト膜（図示は省略）を形成した後、パターン露光を行い、現像することにより、パターニングされたレジスト膜からなるレジストパターン（図示は省略）を形成する。レジスト膜のパターニングは、平面視において、開口部ＯＰＳ１、ＯＰＳ２およびＯＰＳ３の各々と重なる領域が露出されるように行われる。次に、レジストパターンをマスクとするドライエッチングにより、ソース領域ＳＲ１、ドレイン領域ＤＲ１および電子供給層ＥＳをパターニングする。これにより、図１４に示すように、ソース領域ＳＲ１の上面からソース領域ＳＲ１の途中まで達する開口部ＯＰＳ１が形成され、ドレイン領域ＤＲ１の上面からドレイン領域ＤＲ１の途中まで達する開口部ＯＰＳ２が形成され、電子供給層ＥＳを貫通してチャネル層ＣＨの上面に達する開口部ＯＰＳ３が形成される。その後、レジスト膜を除去する。
【０１５０】
次に、図１５および図１６に示すように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。
【０１５１】
まず、実施の形態１で図９を用いて説明した工程と同様の工程を行って、図１５に示すように、開口部ＯＰＳ１の底部に露出した部分のソース領域ＳＲ１上、および、開口部ＯＰＳ２の底部に露出した部分のドレイン領域ＤＲ１上に、ゲート絶縁膜ＧＩ用の絶縁膜５を形成する。また、開口部ＯＰＳ３の底部に露出した部分のチャネル層ＣＨ上、および、電子供給層ＥＳ上に、ゲート絶縁膜ＧＩ用の絶縁膜５を形成する。そして、絶縁膜５上に、ゲート電極ＧＥ用の金属膜６を形成する。
【０１５２】
次に、実施の形態１で図１０を用いて説明した工程と同様の工程を行って、金属膜６および絶縁膜５をパターニングする。これにより、図１６に示すように、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれ、かつ、開口部ＯＰＳ３の底部に露出した部分のチャネル層ＣＨ上に残された部分の絶縁膜５からなるゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に残された部分の金属膜６からなるゲート電極ＧＥを形成する。このとき、半導体層ＳＬ１と、チャネル層ＣＨと、電子供給層ＥＳと、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、によりトランジスタＴＲ１が形成される。その後、レジスト膜を除去する。
【０１５３】
前述したように、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとソース領域ＳＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ１を含む。また、電子供給層ＥＳは、平面視において、ゲート電極ＧＥとドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ２を含む。一方、電子供給層ＥＳは、平面視において、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨ上に形成された窒化物半導体層からなる窒化物半導体領域ＳＣ３（図１参照）を含まない。また、ゲート絶縁膜ＧＩにより膜部ＦＰ２が形成される。
【０１５４】
このとき、膜部ＦＰ２は、絶縁体からなる膜部ＦＰ２１としてのゲート絶縁膜ＧＩからなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ２を介して形成されることになる。
【０１５５】
次に、実施の形態１で図１１を用いて説明した工程と同様の工程を行って、図１７に示すように、保護絶縁膜ＰＩＦを形成する。
【０１５６】
次に、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、図１８に示すように、コンタクトホールＣＮＴ１、ＣＮＴ２およびＣＮＴ３を形成する。このとき、開口部ＯＰＳ１およびＯＰＳ２の各々の内部の保護絶縁膜ＰＩＦも除去される。
【０１５７】
次に、実施の形態１で図１を用いて説明した工程と同様の工程を行って、図１３に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極配線ＧＷを形成する。以上のようにして、図１３に示すように、トランジスタＴＲ１を製造することができる。
【０１５８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２でも、実施の形態１と同様に、基板ＳＵＢ上に、ソース領域ＳＲ１と、半導体層ＳＬ１と、ドレイン領域ＤＲ１と、からなる保護ダイオードＰＤが形成され、保護ダイオードＰＤ上に、電界効果トランジスタとしてのトランジスタＴＲ１が形成されている。これにより、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様の効果を有する。
【０１５９】
一方、本実施の形態２では、電界効果トランジスタがいわゆるリセス構造のＨＥＭＴからなり、ゲート電極ＧＥが、チャネル層ＣＨ上に、絶縁体からなる膜部ＦＰ２を介して形成されている。これにより、本実施の形態２では、実施の形態１に比べ、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと膜部ＦＰ２との界面近傍に位置する部分のチャネル層ＣＨに発生する２次元電子ガス２ＤＥＧの密度が減少する。そのため、本実施の形態２では、実施の形態１に比べ、トランジスタＴＲ１の閾値電圧を上昇させやすくなり、トランジスタＴＲ１からなる電界効果トランジスタをノーマリオフ型デバイスとして動作させやすくなる。
【０１６０】
（実施の形態３）
実施の形態３の半導体装置は、実施の形態２の半導体装置において、バッファ層ＢＵＦ（図１３参照）と半導体層ＳＬ１（図１３参照）との間に、自発分極を有する窒化物半導体層が形成されたものである。
【０１６１】
＜半導体装置の構造および半導体装置の動作＞
実施の形態３の半導体装置も、実施の形態２の半導体装置と同様に、電界効果トランジスタとしてリセス構造のＨＥＭＴを有する半導体装置である。
【０１６２】
図１９は、実施の形態３の半導体装置の要部断面図である。図１９に示すように、本実施の形態３の半導体装置は、バッファ層ＢＵＦと半導体層ＳＬ１との間に、自発分極を有する窒化物半導体層からなる半導体層ＳＬ２が形成されている点を除き、図１３に示した実施の形態２の半導体装置と同様の構造を有する。
【０１６３】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図１９に示すように、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されていてもよい。または、図２を用いて実施の形態１の第１変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳおよびチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されていてもよい。あるいは、図３を用いて実施の形態１の第２変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、電子供給層ＥＳ、チャネル層ＣＨおよび半導体層ＳＬ１を貫通して、例えば半導体層ＳＬ２またはバッファ層ＢＵＦの途中まで達するように形成されていてもよい。
【０１６４】
本実施の形態３では、実施の形態２と異なり、バッファ層ＢＵＦ上には、半導体層ＳＬ２が形成されており、半導体層ＳＬ１は、半導体層ＳＬ２上に、形成されている。半導体層ＳＬ２の厚さを、例えば１〜２μｍ程度とすることができる。
【０１６５】
好適には、半導体層ＳＬ２の自発分極量は、チャネル層ＣＨの自発分極量よりも大きい。したがって、チャネル層ＣＨとして窒化ガリウム（ＧａＮ）からなる窒化物半導体層を用いるときは、好適には、半導体層ＳＬ２として窒化アルミニウムガリウム（ＡｌＧａＮ）からなる窒化物半導体層を用いることができる。また、窒化アルミニウムガリウムの組成を組成式ＡｌｙＧａ（１−ｙ）Ｎにより表す場合、より好適には、ｙは０．００５〜０．１である。すなわち、半導体層ＳＬ２における、アルミニウムとガリウムとの和に対するアルミニウムの組成比は、０．００５〜０．１である。
【０１６６】
ｙが０．００５未満の場合、半導体層ＳＬ２の自発分極量と、チャネル層ＣＨの自発分極量との差が小さく、半導体層ＳＬ２を形成する効果が得られなくなるおそれがある。一方、ｙが０．１を超える場合、半導体層ＳＬ２と半導体層ＳＬ１との間の格子不整合が大きくなるおそれがある。
【０１６７】
また、半導体層ＳＬ２には、ｐ型不純物が導入されていてもよい。半導体層ＳＬ２にｐ型不純物が導入されている場合、半導体層ＳＬ２を、半導体層ＳＬ２の自発分極により２次元電子ガス２ＤＥＧの形成を抑制するために機能させることができ、かつ、ｎｐｎダイオードからなる保護ダイオードＰＤのｐ型の半導体層ＳＬ１の一部としても機能させることができる。
【０１６８】
本実施の形態３の半導体装置のうちＨＥＭＴとしてのトランジスタＴＲ１の動作については、実施の形態２の半導体装置のうちＨＥＭＴとしてのトランジスタＴＲ１の動作と同様である。
【０１６９】
一方、本実施の形態３では、半導体層ＳＬ２の自発分極の効果により、平面視において、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨでは、実施の形態２に比べ、２次元電子ガス２ＤＥＧの形成が抑制される。すなわち、本実施の形態３では、実施の形態２に比べ、平面視において、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に位置する部分のチャネル層ＣＨで発生する２次元電子ガス２ＤＥＧの密度が減少する。そのため、本実施の形態３では、実施の形態２に比べ、トランジスタＴＲ１の閾値電圧をさらに上昇させやすくなり、トランジスタＴＲ１をさらにノーマリオフ型デバイスとして動作させやすくなる。
【０１７０】
なお、アルミニウムとガリウムとの和に対するアルミニウムの組成比が大きいほど、自発分極量が大きくなるので、閾値電圧を上昇させることができる。また、チャネル層ＣＨの厚さが厚くなると、半導体層ＳＬ２の自発分極による２次元電子ガス２ＤＥＧの密度を減少させる効果が小さくなるため、半導体層ＳＬ１の厚さとチャネル層ＣＨの厚さとの合計が２００ｎｍ以下であることが望ましい。
【０１７１】
＜保護ダイオードの動作＞
本実施の形態３における保護ダイオードＰＤの動作も、実施の形態１において図４および図５を用いて説明した保護ダイオードＰＤの動作と同様である。すなわち、本実施の形態３においても、実施の形態１と同様に、ｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄよりも高い電圧が印加された場合にも、保護ダイオードＰＤを通して電流を流すことにより、トランジスタＴＲ１が物理的に破壊されることを防止することができる。
【０１７２】
＜半導体装置の製造方法＞
次に、本実施の形態３の半導体装置の製造方法について説明する。図２０は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１７３】
初めに、実施の形態１で図６を用いて説明した工程のうち一部の工程と同様の工程を行って、図２０に示すように、例えば、シリコンからなる半導体基板である基板ＳＵＢ上に、複数の窒化物半導体層を積層する。図２０に示す工程では、バッファ層ＢＵＦ、半導体層ＳＬ１、チャネル層ＣＨおよび電子供給層ＥＳに加えて、さらに、半導体層ＳＬ２を形成する。なお、バッファ層ＢＵＦ、半導体層ＳＬ１およびチャネル層ＣＨおよび電子供給層ＥＳの各窒化物半導体層を形成する際の、形成方法、材料および厚さは、実施の形態１で図６を用いて説明した工程のうち各窒化物半導体層を形成する際の、形成方法、材料および厚さと同様にすることができる。
【０１７４】
具体的には、実施の形態１で図６を用いて説明した工程の一部の工程と同様の工程を行って、基板ＳＵＢ上にバッファ層ＢＵＦを形成した後、バッファ層ＢＵＦ上に、自発分極を有する窒化物半導体層からなる半導体層ＳＬ２を形成する。この半導体層ＳＬ２を形成する工程では、バッファ層ＢＵＦ上に、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）からなる半導体層ＳＬ２を、エピタキシャル成長により形成する。半導体層ＳＬ２の厚さを、例えば１〜２μｍ程度とすることができる。また、前述したように、窒化アルミニウムガリウムの組成を組成式ＡｌｙＧａ（１−ｙ）Ｎにより表す場合、好適には、ｙを０．００５〜０．１とすることができる。
【０１７５】
次に、実施の形態１で図６を用いて説明した工程の一部の工程と同様の工程を行って、半導体層ＳＬ２上に半導体層ＳＬ１を形成した後、半導体層ＳＬ１上にチャネル層ＣＨを形成し、チャネル層ＣＨ上に電子供給層ＥＳを形成する。
【０１７６】
その後、実施の形態２で図１４〜図１８を用いて説明した工程と同様の工程を行って、図１９に示すように、トランジスタＴＲ１を製造することができる。
【０１７７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３でも、実施の形態１と同様に、基板ＳＵＢ上に、ソース領域ＳＲ１と、半導体層ＳＬ１と、ドレイン領域ＤＲ１と、からなる保護ダイオードＰＤが形成され、保護ダイオードＰＤ上に、電界効果トランジスタとしてのトランジスタＴＲ１が形成されている。これにより、本実施の形態３の半導体装置は、実施の形態１の半導体装置と同様の効果を有する。
【０１７８】
また、本実施の形態３では、実施の形態２と同様に、電界効果トランジスタがいわゆるリセス構造のＨＥＭＴからなり、ゲート電極ＧＥが、チャネル層ＣＨ上に、絶縁体からなる膜部ＦＰ２を介して形成されている。これにより、本実施の形態３でも、実施の形態２と同様に、実施の形態１に比べ、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと膜部ＦＰ２との界面近傍に位置する部分のチャネル層ＣＨに発生する２次元電子ガス２ＤＥＧの密度が減少する。
【０１７９】
一方、本実施の形態３では、バッファ層ＢＵＦと半導体層ＳＬ１との間に、自発分極を有する窒化物半導体層からなる半導体層ＳＬ２が形成されている。半導体層ＳＬ２の自発分極量は、チャネル層ＣＨの自発分極量よりも大きい。これにより、本実施の形態３では、実施の形態２に比べ、ゲート電極ＧＥの下に位置し、かつ、チャネル層ＣＨと膜部ＦＰ２との界面近傍に位置する部分のチャネル層ＣＨに発生する２次元電子ガス２ＤＥＧの密度が、さらに減少する。そのため、本実施の形態３では、実施の形態２に比べ、トランジスタＴＲ１の閾値電圧をさらに上昇させやすくなり、トランジスタＴＲ１からなる電界効果トランジスタをさらにノーマリオフ型デバイスとして動作させやすくなる。
【０１８０】
（実施の形態４）
実施の形態１では、電界効果トランジスタの下に保護ダイオードが設けられた構造を、電界効果トランジスタとして、チャネル層に２次元電子ガスが形成されるＨＥＭＴが用いられた場合に適用した例について説明した。それに対して、実施の形態４では、電界効果トランジスタの下に保護ダイオードが設けられた構造を、電界効果トランジスタとして、チャネル層にチャネル領域が形成されるＭＩＳＦＥＴが用いられた場合に適用した例について説明する。
【０１８１】
＜半導体装置の構造および半導体装置の動作＞
実施の形態４の半導体装置は、実施の形態１の半導体装置と異なり、電界効果トランジスタとしてＭＩＳＦＥＴを有する半導体装置である。
【０１８２】
図２１は、実施の形態４の半導体装置の要部断面図である。図２１に示すように、本実施の形態４の半導体装置は、基板ＳＵＢと、基板ＳＵＢに形成された電界効果トランジスタとしてのＭＩＳＦＥＴであるトランジスタＴＲ２と、を備えている。
【０１８３】
トランジスタＴＲ２は、基板ＳＵＢ上に形成された窒化物半導体層からなるバッファ層ＢＵＦと、バッファ層ＢＵＦ上に形成されたｐ型の窒化物半導体層からなる半導体層ＳＬ１と、半導体層ＳＬ１上に形成された窒化物半導体層からなるチャネル層ＣＨと、を有する。
【０１８４】
また、トランジスタＴＲ２は、チャネル層ＣＨ中に形成された窒化物半導体層からなるソース領域ＳＲ１と、チャネル層ＣＨ中に、平面視においてソース領域ＳＲ１と離れて形成された窒化物半導体層からなるドレイン領域ＤＲ１と、を有する。ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、チャネル層ＣＨの上面からチャネル層ＣＨを貫通して半導体層ＳＬ１に達しており、半導体層ＳＬ１と接触している。ｎ型のソース領域ＳＲ１と、ｐ型の半導体層ＳＬ１と、ｎ型のドレイン領域ＤＲ１と、によりｎｐｎダイオードからなる保護ダイオードＰＤが形成されている。
【０１８５】
なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、図２１に示すように、チャネル層ＣＨの上面からチャネル層ＣＨを貫通して半導体層ＳＬ１の途中まで達するように形成されていてもよい。または、図２を用いて実施の形態１の第１変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、チャネル層ＣＨの上面からチャネル層ＣＨを貫通して半導体層ＳＬ１の上面に達するように形成されていてもよい。あるいは、図３を用いて実施の形態１の第２変形例として示した例と同様に、ソース領域ＳＲ１およびドレイン領域ＤＲ１の各々は、チャネル層ＣＨの上面からチャネル層ＣＨおよび半導体層ＳＬ１を貫通してバッファ層ＢＵＦの途中まで達するように形成されていてもよい。
【０１８６】
また、トランジスタＴＲ２は、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、を有する。
【０１８７】
本実施の形態４では、ゲート絶縁膜ＧＩにより膜部ＦＰ３が形成されている。このとき、膜部ＦＰ３は、絶縁体からなる膜部ＦＰ３１としてのゲート絶縁膜ＧＩからなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されていることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ３を介して形成されていることになる。
【０１８８】
また、トランジスタＴＲ２は、ソース領域ＳＲ１と電気的に接続されたソース電極ＳＥと、ドレイン領域ＤＲ１と電気的に接続されたドレイン電極ＤＥと、を有する。
【０１８９】
本実施の形態４では、実施の形態１と異なり、トランジスタＴＲ２は、平面視において、ゲート電極ＧＥのソース領域ＳＲ１側の側面ＳＳ１と隣り合う部分のチャネル層ＣＨの上層部に形成されたｎ型の半導体領域ＳＲ２を有する。また、トランジスタＴＲ２は、平面視において、ゲート電極ＧＥのドレイン領域ＤＲ１側の側面ＳＳ２と隣り合う部分のチャネル層ＣＨの上層部に形成されたｎ型の半導体領域ＤＲ２を有する。
【０１９０】
半導体領域ＳＲ２は、ソース領域ＳＲ１と接触し、半導体領域ＤＲ２は、ドレイン領域ＤＲ１と接触している。また、半導体領域ＳＲ２におけるｎ型の不純物濃度は、ソース領域ＳＲ１におけるｎ型の不純物濃度よりも小さく、半導体領域ＤＲ２におけるｎ型の不純物濃度は、ドレイン領域ＤＲ１におけるｎ型の不純物濃度よりも小さい。これにより、ＬＤＤ（Lightly Doped Drain）領域としての半導体領域ＳＲ２と、ソース領域ＳＲ１とからなるＬＤＤ構造が形成されており、ＬＤＤ領域としての半導体領域ＤＲ２と、ドレイン領域ＤＲ１とからなるＬＤＤ構造が形成されている。
【０１９１】
図２１に示す、ＭＩＳＦＥＴとしてのトランジスタＴＲ２においては、ゲート電極ＧＥに閾値電圧を超える電圧が印加されることにより、ゲート電極ＧＥの下に位置する部分のチャネル層ＣＨの上面付近に反転層が形成される。この反転層が、ソース領域ＳＲ１とドレイン領域ＤＲ１との間の電子の伝導経路、すなわち伝導パスとして機能することにより、トランジスタＴＲ２がオン状態になる。
【０１９２】
＜保護ダイオードの動作＞
本実施の形態４における保護ダイオードＰＤの動作も、実施の形態１において図４および図５を用いて説明した保護ダイオードＰＤの動作と同様である。すなわち、本実施の形態４においても、実施の形態１と同様に、ｐｎ接合ダイオードＪＤ２におけるアバランシェ降伏電圧Ｖｂｄよりも高い電圧が印加された場合にも、保護ダイオードＰＤを通して電流を流すことにより、トランジスタＴＲ２が物理的に破壊されることを防止することができる。
【０１９３】
＜半導体装置の製造方法＞
次に、本実施の形態４の半導体装置の製造方法について説明する。図２２〜図２８は、実施の形態４の半導体装置の製造工程中の要部断面図である。
【０１９４】
初めに、実施の形態１で図６を用いて説明した工程のうち一部の工程と同様の工程を行って、図２２に示すように、例えば、シリコンからなる半導体基板である基板ＳＵＢ上に、バッファ層ＢＵＦ、半導体層ＳＬ１およびチャネル層ＣＨを形成する。
【０１９５】
次に、図２３〜図２６に示すように、半導体領域ＳＲ２およびＤＲ２、ならびに、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。
【０１９６】
この半導体領域ＳＲ２およびＤＲ２、ならびに、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する工程では、まず、図２３に示すように、チャネル層ＣＨ上にフォトレジストを塗布してレジスト膜ＲＦ２を形成した後、パターン露光を行い、現像する。これにより、レジスト膜ＲＦ２を貫通する開口部ＯＰ３およびＯＰ４が形成され、開口部ＯＰ３およびＯＰ４が形成されたレジスト膜ＲＦ２からなるレジストパターンＲＰ２が形成される。開口部ＯＰ３は、レジスト膜ＲＦ２を貫通して半導体領域１３（図２４参照）が形成される部分のチャネル層ＣＨの上面に達する。開口部ＯＰ４は、レジスト膜ＲＦ２を貫通して半導体領域１４（図２４参照）が形成される部分のチャネル層ＣＨの上面に達する。
【０１９７】
次に、図２３に示すように、レジストパターンＲＰ２をマスクとしたイオン注入を行って、レジストパターンＲＰ２の開口部ＯＰ３およびＯＰ４の底部に露出した部分のチャネル層ＣＨに、例えばシリコン（Ｓｉ）などのｎ型不純物ＩＭ２を注入した後、レジストパターンＲＰ２、すなわちレジスト膜ＲＦ２を除去する。これにより、図２４に示すように、平面視において、ソース領域ＳＲ１および半導体領域ＳＲ２（図２６参照）と重なる部分のチャネル層ＣＨの上層部に、ｎ型不純物が導入された半導体領域１３が形成される。また、平面視において、ドレイン領域ＤＲ１および半導体領域ＤＲ２（図２６参照）が形成される部分のチャネル層ＣＨの上層部に、ｎ型不純物が導入された半導体領域１４が形成される。
【０１９８】
次に、図２５および図２６に示すように、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。
【０１９９】
このソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する工程では、まず、図２５に示すように、半導体領域１３上、半導体領域１４上、および、チャネル層ＣＨ上に、フォトレジストを塗布してレジスト膜ＲＦ３を形成した後、パターン露光を行い、現像する。これにより、レジスト膜ＲＦ３を貫通する開口部ＯＰ５およびＯＰ６が形成され、開口部ＯＰ５およびＯＰ６が形成されたレジスト膜ＲＦ３からなるレジストパターンＲＰ３が形成される。開口部ＯＰ５は、レジスト膜ＲＦ３を貫通してソース領域ＳＲ１（図２６参照）が形成される部分の半導体領域１３の上面に達する。開口部ＯＰ６は、レジスト膜ＲＦ３を貫通してドレイン領域ＤＲ１（図２６参照）が形成される部分の半導体領域１４の上面に達する。
【０２００】
次に、図２５に示すように、レジストパターンＲＰ３をマスクとしたイオン注入を行って、レジストパターンＲＰ３の開口部ＯＰ５の底部に露出した部分の半導体領域１３、および、レジストパターンＲＰ３の開口部ＯＰ６の底部に露出した部分の半導体領域１４に、例えばシリコン（Ｓｉ）などのｎ型不純物ＩＭ３を注入する。このとき、注入されるイオンのエネルギーなどイオン注入の条件を調整することにより、開口部ＯＰ５の底部に露出した部分の半導体領域１３のみならず、平面視において開口部ＯＰ５と重なる部分のチャネル層ＣＨにまで、ｎ型不純物としてのイオンを注入することができる。また、開口部ＯＰ６の底部に露出した部分の半導体領域１４のみならず、平面視において開口部ＯＰ６と重なる部分のチャネル層ＣＨにまで、ｎ型不純物としてのイオンを注入することができる。
【０２０１】
次に、レジストパターンＲＰ３、すなわちレジスト膜ＲＦ３を除去し、例えば８５０℃程度の温度で２０分程度の時間の間、熱処理を行って、注入されたｎ型不純物を活性化させる。これにより、図２６に示すように、チャネル層ＣＨ中に、窒化物半導体層からなるｎ型のソース領域ＳＲ１が形成され、チャネル層ＣＨ中に、窒化物半導体層からなるｎ型のドレイン領域ＤＲ１が、平面視においてソース領域ＳＲ１と離れて形成される。一方、平面視において、ゲート電極ＧＥのソース領域ＳＲ１側の側面ＳＳ１（後述する図２８参照）と隣り合う部分のチャネル層ＣＨの上層部に、ｎ型の半導体領域ＳＲ２が形成される。また、平面視において、ゲート電極ＧＥのドレイン領域ＤＲ１側の側面ＳＳ２（後述する図２８参照）と隣り合う部分のチャネル層ＣＨの上層部に、ｎ型の半導体領域ＤＲ２が形成される。
【０２０２】
次に、図２７および図２８に示すように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。
【０２０３】
まず、実施の形態１で図９を用いて説明した工程と同様の工程を行って、図２７に示すように、ソース領域ＳＲ１上、ドレイン領域ＤＲ１上、半導体領域ＳＲ２上、半導体領域ＤＲ２上、および、チャネル層ＣＨ上に、ゲート絶縁膜ＧＩ用の絶縁膜５を形成し、絶縁膜５上に、ゲート電極ＧＥ用の金属膜６を形成する。
【０２０４】
次に、実施の形態１で図１０を用いて説明した工程と同様の工程を行って、金属膜６および絶縁膜５をパターニングする。これにより、図２８に示すように、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に残された部分の絶縁膜５からなるゲート絶縁膜ＧＩを形成し、ゲート絶縁膜ＧＩ上に残された部分の金属膜６からなるゲート電極ＧＥを形成する。このとき、半導体層ＳＬ１と、チャネル層ＣＨと、ソース領域ＳＲ１と、ドレイン領域ＤＲ１と、半導体領域ＳＲ２と、半導体領域ＤＲ２と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、によりトランジスタＴＲ２が形成される。
【０２０５】
前述したように、ゲート絶縁膜ＧＩにより膜部ＦＰ３が形成される。このとき、膜部ＦＰ３は、絶縁体からなる膜部ＦＰ３１としてのゲート絶縁膜ＧＩからなり、平面視において、ソース領域ＳＲ１とドレイン領域ＤＲ１とで挟まれた部分のチャネル層ＣＨ上に形成されることになる。また、ゲート電極ＧＥは、チャネル層ＣＨ上に、膜部ＦＰ３を介して形成されることになる。
【０２０６】
次に、実施の形態１で図１１を用いて説明した工程と同様の工程を行って、保護絶縁膜ＰＩＦを形成し、実施の形態１で図１２を用いて説明した工程と同様の工程を行って、コンタクトホールＣＮＴ１、ＣＮＴ２およびＣＮＴ３を形成する。次に、実施の形態１で図１を用いて説明した工程と同様の工程を行って、図２１に示すように、ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極配線ＧＷを形成する。以上のようにして、図２１に示すように、トランジスタＴＲ２を製造することができる。
【０２０７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４でも、実施の形態１と同様に、基板ＳＵＢ上に、ソース領域ＳＲ１と、半導体層ＳＬ１と、ドレイン領域ＤＲ１と、からなる保護ダイオードＰＤが形成され、保護ダイオードＰＤ上に、電界効果トランジスタとしてのトランジスタＴＲ２が形成されている。これにより、本実施の形態４の半導体装置は、実施の形態１の半導体装置と同様の効果を有する。
【０２０８】
一方、本実施の形態４では、電界効果トランジスタがＭＩＳＦＥＴからなり、ゲート電極ＧＥが、チャネル層ＣＨ上に、絶縁体からなる膜部ＦＰ３を介して形成されている。電界効果トランジスタがＭＩＳＦＥＴからなる場合、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）などの窒化物半導体層からなる電子供給層ＥＳを、例えば窒化ガリウム（ＧａＮ）などの窒化物半導体層からなるチャネル層ＣＨ上にエピタキシャル成長させる必要がない。そのため、半導体装置の製造コストを低減することができる。
【０２０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１０】
２ＤＥＧ  ２次元電子ガス
５  絶縁膜
６  金属膜
１３、１４  半導体領域
ＢＵＦ  バッファ層
ＣＨ  チャネル層
ＣＮＴ１〜ＣＮＴ３  コンタクトホール
ＤＥ  ドレイン電極
ＤＲ１  ドレイン領域
ＤＲ２、ＳＲ２  半導体領域
ＥＳ  電子供給層
ＦＰ１、ＦＰ１１、ＦＰ１２、ＦＰ２、ＦＰ２１、ＦＰ３、ＦＰ３１  膜部
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＷ  ゲート電極配線
ＩＭ１〜ＩＭ３  ｎ型不純物
ＪＤ１、ＪＤ２  ｐｎ接合ダイオード
ＯＰ１〜ＯＰ６、ＯＰＳ１〜ＯＰＳ３  開口部
ＰＤ  保護ダイオード
ＰＩＦ  保護絶縁膜
ＲＦ１〜ＲＦ３  レジスト膜
ＲＰ１〜ＲＰ３  レジストパターン
ＳＣ１〜ＳＣ３  窒化物半導体領域
ＳＥ  ソース電極
ＳＬ１、ＳＬ２  半導体層
ＳＲ１  ソース領域
ＳＳ１、ＳＳ２  側面
ＳＵＢ  基板
ＴＲ１、ＴＲ２  トランジスタ
【図１】
0006395502.tif 000002
【図２】
0006395502.tif 000003
【図３】
0006395502.tif 000004
【図４】
0006395502.tif 000005
【図５】
0006395502.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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