(57)【特許請求の範囲】
【請求項１】
シフトレジスタユニットであり、
当該シフトレジスタユニットの入力信号端と第１のクロック信号入力端に接続され、入力信号と第１のクロック信号に応答して入力信号をプルアップノードに提供するための入力モジュールと、
第２のクロック信号入力端に接続され、前記プルアップノードの電圧信号に応答して第２のクロック信号を当該シフトレジスタユニットの第１の出力端子に提供するための第１の出力モジュールと、
第１のクロック信号入力端と第２のクロック信号入力端に接続され、第１のクロック信号に応答して前記第１のクロック信号を第１のプルダウンノードに提供し、第２のクロック信号に応答して前記第２のクロック信号を第２のプルダウンノードに提供し、プルアップノードの電圧信号に応答して、第１の低電圧信号を第１のプルダウンノードと第２のプルダウンノードに提供し、第１のプルダウンノードの電圧信号に応答して、第１の低電圧信号を第２のプルダウンノードに提供し、第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードに提供するためのプルダウン駆動モジュールと、
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第１の低電圧信号をプルアップノードに提供するためのプルダウンモジュールと、
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して、第２の低電圧信号を当該シフトレジスタユニットの第１の出力端子に提供するための第１の出力放電ユニットと、
を具備し、
前記プルアップノードが前記入力モジュールと前記第１の出力モジュールの接続点であり、前記第１のプルダウンノードと第２のプルダウンノードが共に前記プルダウン駆動モジュールと前記プルダウンモジュールの接続点であり、前記第１の低電圧信号が第２の低電圧信号以下であるシフトレジスタユニット。
【請求項２】
前記入力モジュールが、
ゲートとソースが共に当該シフトレジスタユニットの入力信号端に接続され、ドレインが第２の薄膜トランジスタのソースに接続される第１の薄膜トランジスタと、
ゲートが第１のクロック信号に接続され、ドレインがプルアップノードに接続される第２の薄膜トランジスタと、
を具備する請求項１に記載のシフトレジスタユニット。
【請求項３】
前記第１の出力モジュールが、
ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第１の出力端子に接続される第３の薄膜トランジスタと、
プルアップノードと第１の出力端子との間に接続されるコンデンサと、
を具備する請求項１又は２に記載のシフトレジスタユニット。
【請求項４】
前記プルダウン駆動モジュールが、
ゲートとドレインが共に第１のクロック信号入力端に接続され、ソースが第１のプルダウンノードに接続される第４の薄膜トランジスタと、
ゲートとソースが共に第２のクロック信号入力端に接続され、ドレインが第２のプルダウンノードに接続される第５の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ドレインが第１のプルダウンノードに接続され、ソースが第７の薄膜トランジスタのドレインに接続される第６の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ソースが第１の低電圧信号入力端に接続される第７の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ドレインが第２のプルダウンノードに接続され、ソースが第９の薄膜トランジスタのドレインに接続される第８の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ソースが第１の低電圧信号入力端に接続される第９の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１のプルダウンノードに接続され、ソースが第１の低電圧信号入力端に接続される第１０の薄膜トランジスタと、
ゲートが第１のプルダウンノードに接続され、ソースが第２のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１１の薄膜トランジスタと、
を具備する請求項１乃至３のいずれか一項に記載のシフトレジスタユニット。
【請求項５】
前記プルダウンモジュールが、
ゲートが第１のプルダウンノードに接続され、ソースがプルアップノードに接続され、ドレインが第１３の薄膜トランジスタのドレインに接続される第１２の薄膜トランジスタと、
ゲートが第１のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１３の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ソースがプルアップノードに接続され、ドレインが第１５の薄膜トランジスタのソースに接続される第１４の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１５の薄膜トランジスタと、
を具備する請求項１乃至４のいずれか一項に記載のシフトレジスタユニット。
【請求項６】
前記第１の出力放電ユニットが、
ゲートが第１のプルダウンノードに接続され、ドレインが第１の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１６の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１７の薄膜トランジスタと、
を具備する請求項１乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項７】
第２のクロック信号入力端に接続されて、前記プルアップノードの電圧信号に応答して第２のクロック信号を当該シフトレジスタユニットの第２の出力端子に提供し、前段のシフトレジスタユニットにリセット信号を提供するための第２の出力モジュールをさらに具備する請求項１乃至６のいずれか一項に記載のシフトレジスタユニット。
【請求項８】
前記第２の出力モジュールが、ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第２の出力端子に接続される第１８の薄膜トランジスタを具備する請求項７に記載のシフトレジスタユニット。
【請求項９】
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第２の低電圧信号を第２の出力端子に提供するための第２の出力放電モジュールをさらに具備する請求項８に記載のシフトレジスタユニット。
【請求項１０】
前記第２の出力放電モジュールが、
ゲートが第１のプルダウンノードに接続され、ドレインが第２の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１９の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第２の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第２０の薄膜トランジスタと、
を具備する請求項９に記載のシフトレジスタユニット。
【請求項１１】
第２のクロック信号入力端に接続され、前記プルアップノードの電圧信号に応答して第２のクロック信号を第３の出力端子に提供して、後段のシフトレジスタユニットに開始信号を提供するための第３の出力モジュールをさらに具備する請求項７に記載のシフトレジスタユニット。
【請求項１２】
前記第３の出力モジュールが、ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第３の出力端子に接続される第２１の薄膜トランジスタを具備する請求項１１に記載のシフトレジスタユニット。
【請求項１３】
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第３の出力端子に提供するための第３の出力放電モジュールをさらに具備する請求項１２に記載のシフトレジスタユニット。
【請求項１４】
前記第３の出力放電モジュールが、
ゲートが第１のプルダウンノードに接続され、ドレインが第３の出力端子に接続され、ソースが第１の低電圧信号入力端に接続される第２２の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第３の出力端子に接続され、ソースが第１の低電圧信号入力端に接続される第２３の薄膜トランジスタと、
を具備する請求項１３に記載のシフトレジスタユニット。
【請求項１５】
第３の出力端子の電圧信号に応答して第２の出力端子の電圧信号を入力モジュールとプルダウンモジュールとに提供するフィードバックモジュールをさらに具備する請求項１１に記載のシフトレジスタユニット。
【請求項１６】
前記フィードバックモジュールが、ゲートが第３の出力端子に接続され、ドレインが第２の薄膜トランジスタのソースと第１２の薄膜トランジスタのドレイン及び第１４の薄膜トランジスタのドレインに接続され、ソースが第２の出力端子に接続される第２４の薄膜トランジスタを具備する請求項１５に記載のシフトレジスタユニット。
【請求項１７】
ゲート駆動回路であり、
カスケードされた各段のシフトレジスタユニットを具備し、初段のシフトレジスタユニットの入力信号端が当該ゲート駆動回路の開始信号端に接続され、初段のシフトレジスタユニットのリセット信号端が第２段のシフトレジスタユニットのいずれかの出力端子に接続され、末段のシフトレジスタユニットの入力信号端が前段のシフトレジスタユニットのいずれかの出力端子に接続され、末段のシフトレジスタユニットのリセット信号端が開始信号端に接続され、
初段と末段のシフトレジスタユニットの以外には、各段のシフトレジスタユニットの入力信号端が前段のシフトレジスタユニットのいずれかの出力端子に接続され、リセット信号端が後段のシフトレジスタユニットのいずれかの出力端子に接続され、
カスケードされた全てのシフトレジスタユニットは請求項１乃至１６のいずれかに記載のシフトレジスタユニットであるゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示技術分野に関し、特にシフトレジスタユニット及びゲート駆動回路に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）ドライバは主にゲート駆動回路と、データ駆動回路とを含む。ゲート駆動回路は、入力されたクロック信号をシフトレジスタユニットによって変換して液晶表示パネルのゲート線に印加する。ゲート駆動回路はＴＦＴの形成と同じ技術で形成され、ＴＦＴと共に同時にＬＣＤパネルに形成される。ゲート駆動回路は複数段を有するシフトレジスタユニットを含み、各段は対応するゲート線に接続されてゲート駆動信号を出力する。ゲート駆動回路の各段は互いに接続され、開始信号は各段中の初段に入力され、ゲート駆動信号は逐次にゲート線に出力されます。ただ、本段の入力端は前段の出力端に接続され、後段の出力端は本端の制御端に接続される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＬＣＤパネルに上記のゲート駆動回路を設置する。従来のゲート駆動回路の設計において、普通はプルダウンノードを設置することによって非出力の行の出力端子の電位を引き下げる。しかし、プルダウンノードが長期的に直流のハイレベルの動作状態にあると、関連した薄膜トランジスタの閾電圧にドリフトが発生してしまう可能性があり、ノイズ低減の効果に影響する。プルダウンノードの電圧信号が交流信号であると、閾値のドリフトによる影響は低減できるが、プルダウンするとき交流信号にはキャップがあるによって、出力ミスが発生する可能性があり、さらに読み書きミスが発生する。
【課題を解決するための手段】
【０００４】
従来の技術的の問題を解決するために、本発明の一実施例は、閾電圧のドリフトと出力端子にプルダウンする時キャップがあることとによる出力ミスを抑え、シフトレジスタユニットの安定性を高くするシフトレジスタユニットとゲート駆動回路を提供する。
【０００５】
本発明の実施例に係るシフトレジスタユニットであり、
当該シフトレジスタユニットの入力信号端と第１のクロック信号入力端に接続され、入力信号と第１のクロック信号に応答して入力信号をプルアップノードに提供するための入力モジュールと、
第２のクロック信号入力端に接続され、前記プルアップノードの電圧信号に応答して第２のクロック信号を当該シフトレジスタユニットの第１の出力端子に提供するための第１の出力モジュールと、
第１のクロック信号入力端と第２のクロック信号入力端に接続され、第１のクロック信号に応答して前記第１のクロック信号を第１のプルダウンノードに提供し、第２のクロック信号に応答して前記第２のクロック信号を第２のプルダウンノードに提供し、プルアップノードの電圧信号に応答して、第１の低電圧信号を第１のプルダウンノードと第２のプルダウンノードに提供し、第１のプルダウンノードの電圧信号に応答して、第１の低電圧信号を第２のプルダウンノードに提供し、第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードに提供するためのプルダウン駆動モジュールと、
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第１の低電圧信号をプルアップノードに提供するためのプルダウンモジュールと、
第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して、第２の低電圧信号を当該シフトレジスタユニットの第１の出力端子に提供するための第１の出力放電ユニットと、
を具備し、
前記プルアップノードが前記入力モジュールと前記第１の出力モジュールの接続点であり、前記第１のプルダウンノードと第２のプルダウンノードが共に前記プルダウン駆動モジュールと前記プルダウンモジュールの接続点であり、前記第１の低電圧信号が第２の低電圧信号以下であるシフトレジスタユニット。
【０００６】
前記シフトレジスタユニットにおいて、プルダウン駆動モジュールが第１のクロック信号入力端と第２のクロック信号入力端に接続され、第１のクロック信号に応答して前記第１のクロック信号を第１のプルダウンノードに提供し、第２のクロック信号に応答して前記第２のクロック信号を第２のプルダウンノードに提供し、プルアップノードの電圧信号に応答して、第１の低電圧信号を第１のプルダウンノードと第２のプルダウンノードに提供し、第１のプルダウンノードの電圧信号に応答して、第１の低電圧信号を第２のプルダウンノードに提供し、第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードに提供する。ここで、前記第１のプルダウンノードと第２のプルダウンノードが共に前記プルダウン駆動モジュールと前記プルダウンモジュールの接続点である。非出力段階で、前記第１のプルダウンノードと第２のプルダウンノードの電圧信号が全て交流信号であるので、素子自身の閾電圧のドリフトによる出力ミスを効果的に抑え、ノイズ低減の効果を高くすると共に、前記第１のプルダウンノードと第２のプルダウンノードの電圧信号が互いに補完され、非出力段階で第１の出力放電モジュールを常に第１の出力端子に対して放電させ、出力端子に対してプルダウンする時キャップがあることによる出力ミスを克服する。
【０００７】
また、前記入力モジュールが、
ゲートとソースが共に当該シフトレジスタユニットの入力信号端に接続され、ドレインが第２の薄膜トランジスタのソースに接続される第１の薄膜トランジスタと、
ゲートが第１のクロック信号に接続され、ドレインがプルアップノードに接続される第２の薄膜トランジスタと、
を具備することが好ましい。
【０００８】
前記第１の薄膜トランジスタと第２の薄膜トランジスタを介して、入力信号をプルアップノードに提供することで、プルアップノードのレベルを高める。
【０００９】
また、前記第１の出力モジュールが、
ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第１の出力端子に接続される第３の薄膜トランジスタと、
プルアップノードと第１の出力端子との間に接続されるコンデンサと、
を具備することが好ましい。
【００１０】
プルアップノードがハイレベルである場合、第３の薄膜トランジスタがオンされ、第２のクロック信号が前記第３の薄膜トランジスタを介して出力端子に提供される。また、前記コンデンサは、第３の薄膜トランジスタが所定の時間内にオン状態を維持するようにプルアップノードのレベルを保持する。
【００１１】
また、前記プルダウン駆動モジュールが、
ゲートとドレインが共に第１のクロック信号入力端に接続され、ソースが第１のプルダウンノードに接続される第４の薄膜トランジスタと、
ゲートとソースが共に第２のクロック信号入力端に接続され、ドレインが第２のプルダウンノードに接続される第５の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ドレインが第１のプルダウンノードに接続され、ソースが第７の薄膜トランジスタのドレインに接続される第６の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ソースが第１の低電圧信号入力端に接続される第７の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ドレインが第２のプルダウンノードに接続され、ソースが第９の薄膜トランジスタのドレインに接続される第８の薄膜トランジスタと、
ゲートがプルアップノードに接続され、ソースが第１の低電圧信号入力端に接続される第９の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１のプルダウンノードに接続され、ソースが第１の低電圧信号入力端に接続される第１０の薄膜トランジスタと、
ゲートが第１のプルダウンノードに接続され、ソースが第２のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１１の薄膜トランジスタと、
を具備することが好ましい。
【００１２】
前記プルダウン駆動モジュールは第４の薄膜トランジスタを介して第１のプルダウンノードに充電し、第５の薄膜トランジスタを介して第２のプルダウンノードに充電し、第６の薄膜トランジスタ、第７の薄膜トランジスタ及び第１０の薄膜トランジスタを介して第１のプルダウンノードを放電させ、前記第８の薄膜トランジスタ、第９の薄膜トランジスタ及び第１１の薄膜トランジスタを介して第２のプルダウンノードを放電させる。前記非出力段階で第１のプルダウンノードと第２のプルダウンノードの電位全てが交流信号であるので、素子自身の閾電圧のドリフトによる出力ミスを効果的に抑え、ノイズ低減の効果を高めると共に、第１のプルダウンノードの電圧信号と第２のノードの電圧信号が補完され、非出力段階で第１の出力放電モジュールを常に第１の出力端子に対して放電させ、出力端子に対してプルダウンする時キャップがあることによる出力ミスを克服する。
【００１３】
また、前記プルダウンモジュールが、
ゲートが第１のプルダウンノードに接続され、ソースがプルアップノードに接続され、ドレインが第１３の薄膜トランジスタのドレインに接続される第１２の薄膜トランジスタと、
ゲートが第１のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１３の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ソースがプルアップノードに接続され、ドレインが第１５の薄膜トランジスタのソースに接続される第１４の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１の低電圧信号入力端に接続される第１５の薄膜トランジスタと、
を具備することが好ましい。
【００１４】
前記プルダウンモジュールは第１のプルダウンノードの電圧信号と第２のプルダウンノードの電圧信号に応答することで、プルアップノードに引き続いて放電させ、交流信号によるノイズを削除する。
【００１５】
また、前記第１の出力放電モジュールが、
ゲートが第１のプルダウンノードに接続され、ドレインが第１の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１６の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第１の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１７の薄膜トランジスタと、
を具備することが好ましい。
【００１６】
前記第１の出力放電モジュールが第１のプルダウンノードの電圧信号と第２のプルダウンノードの電圧信号に応答して、非出力段階で第１の出力端子に引き続いて放電することで、交流信号によるノイズを削除する。
また、前記シフトレジスタユニットは、第２のクロック信号入力端に接続されて、前記プルアップノードの電圧信号に応答して第２のクロック信号を当該シフトレジスタユニットの第２の出力端子に提供して、前段のシフトレジスタユニットにリセット信号を提供するための第２の出力モジュールをさらに具備することが好ましい。
【００１７】
さらに、前記第２の出力モジュールが、
ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第２の出力端子に接続される第１８の薄膜トランジスタを具備する。
【００１８】
また、前記シフトレジスタユニットは、第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第２の低電圧信号を第２の出力端子に提供するための第２の出力放電モジュールをさらに具備することが好ましい。
【００１９】
前記第２の出力放電モジュールが、
ゲートが第１のプルダウンノードに接続され、ドレインが第２の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第１９の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第２の出力端子に接続され、ソースが第２の低電圧信号入力端に接続される第２０の薄膜トランジスタと、
を具備する。
【００２０】
前記第２の出力放電モジュールは第１のプルダウンノードの電圧信号と第２のプルダウンノードの電圧信号に応答して、非出力段階で、第２の出力端子に引き続いて放電することで、交流信号によるノイズを削除する。
【００２１】
また、前記シフトレジスタユニットは、第２のクロック信号入力端に接続され、前記プルアップノードの電圧信号に応答して第２のクロック信号を第３の出力端子に提供して、後段のシフトレジスタユニットに開始信号を提供するための第３の出力モジュールをさらに具備することが好ましい。
【００２２】
さらに、前記第３の出力モジュールが、
ゲートがプルアップノードに接続され、ドレインが第２のクロック信号入力端に接続され、ソースが第３の出力端子に接続される第２１の薄膜トランジスタと、
を具備する。
【００２３】
また、前記シフトレジスタユニットは、第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第３の出力端子に提供するための第３の出力放電モジュールをさらに具備することが好ましい。
【００２４】
前記第３の出力放電モジュールが、
ゲートが第１のプルダウンノードに接続され、ドレインが第３の出力端子に接続され、ソースが第１の低電圧信号入力端に接続される第２２の薄膜トランジスタと、
ゲートが第２のプルダウンノードに接続され、ドレインが第３の出力端子に接続され、ソースが第１の低電圧信号入力端に接続される第２３の薄膜トランジスタと
を具備する。
【００２５】
前記第３の出力放電モジュールは第１のプルダウンノードの電圧信号と第２のプルダウンノードの電圧信号に応答して、非出力段階で第３の出力端子に引き続いて放電することで、交流信号によるノイズを削除する。
【００２６】
また、前記シフトレジスタユニットは、第３の出力端子の電圧信号に応答して第２の出力端子の電圧信号を入力モジュールとプルダウンモジュールとに提供するフィードバックモジュールをさらに具備することが好ましい。
【００２７】
さらに、前記フィードバックモジュールが、
ゲートが第３の出力端子に接続され、ドレインが第２の薄膜トランジスタのソースと、第１２の薄膜トランジスタのドレインと第１４の薄膜トランジスタのドレインに接続され、ソースが第２の出力端子に接続される第２４の薄膜トランジスタを具備する。
【００２８】
前記フィードバック回路の電圧信号がハイレベルである場合、第２の薄膜トランジスタのソース、第１３の薄膜トランジスタのソース及び第１５の薄膜トランジスタのソースが全てハイレベルであるので、第２の薄膜トランジスタＴ２、第１３の薄膜トランジスタＴ１３及び第１５の薄膜トランジスタＴ１５がオフされると共に、第１の薄膜トランジスタ、第１２の薄膜トランジスタ及び第１４の薄膜トランジスタも完全にオフされて、第１の薄膜トランジスタと第２の薄膜トランジスタに暗電流があることによってプルアップノードを放電させることと、第１２の薄膜トランジスタと第１３の薄膜トランジスタに暗電流があることによってプルアップノードを放電させることと、及び第１４の薄膜トランジスタと第１５の薄膜トランジスタに暗電流があることによってプルアップノードを放電させることとを効果的に防止する。
【００２９】
また、前記第１の低電圧信号が第２の低電圧信号より小さいので、第１のプルダウンノードと第２のプルダウンノードが全てローレベルである場合、第１のプルダウンノートと第２のプルダウンノードの電位が第２の低電圧信号の電位より小さくて、ゲートが第１のプルダウンノード又は第２のプルダウンノードに接続されソースが第２の低電圧信号に接続された薄膜トランジスタがさらに容易にオフされるようにし、暗電流の発生を効果的に防止する。
【００３０】
本発明の実施例に係るゲート駆動回路であり、
カスケードされた各段のシフトレジスタユニットを具備し、初段のシフトレジスタユニットの入力信号端が当該ゲート駆動回路の開始信号端に接続され、初段のシフトレジスタユニットのリセット信号端が第２段のシフトレジスタユニットのいずれかの出力端子に接続され、末段のシフトレジスタユニットの入力信号端が前段のシフトレジスタユニットのいずれかの出力端子に接続され、末段のシフトレジスタユニットのリセット信号端が開始信号端に接続され、
初段と末段のシフトレジスタユニットの以外には、各段のシフトレジスタユニットの入力信号端が前段のシフトレジスタユニットのいずれかの出力端子に接続され、リセット信号端が後段のシフトレジスタユニットのいずれかの出力端子に接続され、
カスケードされた全てのシフトレジスタユニットは請求項１乃至１６のいずれかに記載のシフトレジスタユニットであるゲート駆動回路。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施例に係るシフトレジスタユニットの構造の模式図。
【図２】本発明の第２の実施例に係る他のシフトレジスタユニットの構造の模式図。
【図３】本発明の第３の実施例に係る図１に示すシフトレジスタユニットによって構成されるゲート駆動回路の構造の模式図。
【図４】本発明の第１の実施例に係るシフトレジスタユニットのそれぞれの信号端の信号のシーケンス図。
【図５】本発明の第４の実施例に係る図１に示すシフトレジスタユニットによって構成されるゲート駆動回路の構造の模式図。
【発明を実施するための形態】
【００３２】
本発明の実施例に係るシフトレジスタユニットおよびゲート駆動回路は閾電圧のドリフトと出力端のプルダウンにギャップがあることとによる出力ミスを抑え、シフトレジスタユニットの安定性を増加する。
【００３３】
以下、図面を組み合わせて、本発明の実施例を説明する。
【００３４】
本発明の第１の実施例はシフトレジスタユニットであり、その構造は図１に示すようです。図１から分かるように、前記シフトレジスタユニットは入力モジュール１０１、第１の出力モジュール１０２、プルダウン駆動モジュール１０３、プルダウンモジュール１０４および第１の出力放電モジュール１０５を含む。
【００３５】
入力モジュール１０１は該シフトレジスタユニットの入力信号端と第１のクロック信号入力端とに接続され、入力信号と第１のクロック信号とに応答して、入力信号を前記入力モジュールと前記第１の出力モジュールの接続点であるプルアップノードに提供する。
【００３６】
第１の出力モジュール１０２は第２のクロック信号入力端に接続され、前記プルアップノードの電圧信号に応答して、前記第２のクロック信号を該シフトレジスタユニットの第１の出力端子に提供する。
【００３７】
プルダウン駆動モジュール１０３は第１のクロック信号入力端と第２のクロック信号入力端に接続され、第１のクロック信号に応答して前記第１のクロック信号を第１のプルダウンノードに提供し、前記第２のクロック信号に応答して前記第２のクロック信号を第２のプルダウンノードに提供し、プルアップノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードと第２のプルダウンノードに提供し、第１のプルダウンノードの電圧信号に応答して第１の低電圧信号を第２のプルダウンノードに提供し、第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードに提供し、前記第１のプルダウンノードと第２のプルダウンノードは共に、前記プルダウン駆動モジュールと前記プルダウンモジュールの接続点である。
【００３８】
プルダウンモジュール１０４は第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して、第１の低電圧信号をプルアップノードに提供する。
【００３９】
第１の出力放電モジュール１０５は第１のプルダウンノードと第２のプルダウンノードの電圧信号に応答して、第２の低電圧信号を該シフトレジスタユニットの第１の出力端子に提供する。
【００４０】
本実施例において、第１の低電圧信号は第２の低電圧信号以下であり、第１の低電圧信号と第２の低電圧信号は共に負電圧であり、自身に接続されたノードおよび／或いは出力端子のレベルを引き下げるために用いられる。
【００４１】
以下に、具体的な実施例を組み合わせて、詳しく本発明の動作原理を説明する。本実施例は本発明を例示するためのものであり、本発明を限定するものではないことに留意すべきである。
【００４２】
図１に示すシフトレジスタユニットは入力モジュール１０１と、第１の出力モジュール１０２と、プルダウン駆動モジュール１０３と、プルダウンモジュール１０４と、第１の出力放電モジュール１０５とを含む。
【００４３】
具体的に、入力モジュール１０１は、
ゲートとソースとが共に該シフトレジスタユニットの入力信号端ＩＮＰＵＴに接続され、ドレインが第２の薄膜トランジスタＴ２のソースに接続される第１の薄膜トランジスタＴ１と、
ゲートが第１のクロック信号ＣＫの入力端に接続され、ドレインがプルアップノードＰＵに接続される第２の薄膜トランジスタＴ２と
を含む。
【００４４】
第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２を介して、入力信号をプルアップノードＰＵに提供して、プルアップノードＰＵの電位を高める。
【００４５】
第１の出力モジュール１０２は、
ゲートがプルアップノードＰＵに接続され、ドレインが第２のクロック信号ＣＫＢの入力端に接続され、ソースが第１の出力端子ＯＴ１に接続される第３の薄膜トランジスタＴ３と、
プルアップノードＰＵと第１の出力端子ＯＴ１との間に接続され、プルアップノードＰＵの電位を保持して、第３の薄膜トランジスタＴ３を所定の時間内にＯＮ状態を維持させるコンデンサＣと、
を含む。
【００４６】
プルダウン駆動モジュール１０３は、
ゲートとドレインが共に第１のクロック信号ＣＫの入力端に接続され、ソースが第１のプルダウンノードＰＤ１に接続される第４の薄膜トランジスタＴ４と、
ゲートとソースが共に第２のクロック信号ＣＫＢの入力端に接続され、ドレインが第２のプルダウンノードＰＤ２に接続される第５の薄膜トランジスタＴ５と、
ゲートがプルアップノードＰＵに接続され、ドレインが第１のプルダウンノードＰＤ１に接続され、ソースが第７の薄膜トランジスタＴ７のドレインに接続される第６の薄膜トランジスタＴ６と、
ゲートがプルアップノードＰＵに接続され、ソースが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第７の薄膜トランジスタＴ７と、
ゲートがプルアップノードＰＵに接続され、ドレインが第２のプルダウンノードＰＤ２に接続され、ソースが第９の薄膜トランジスタＴ９のドレインに接続される第８の薄膜トランジスタＴ８と、
ゲートがプルアップノードＰＵに接続され、ソースが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第９の薄膜トランジスタＴ９と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ドレインが第１のプルダウンノードＰＤ１に接続され、ソースが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第１０の薄膜トランジスタＴ１０と、
ゲートが第１のプルダウンノードＰＤ１に接続され、ソースが第２のプルダウンノードＰＤ２に接続され、ドレインが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第１１の薄膜トランジスタＴ１１と、
を含み、
プルダウンユニット１０３は、第４の薄膜トランジスタＴ４を介して第１のプルダウンノードＰＤ１を充電し、第５の薄膜トランジスタＴ５を介して第２のプルダウンノードＰＤ２に対して充電し、前記第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７および第１０の薄膜トランジスタＴ１０を介して第１のプルダウンノードＰＤ１を放電させ、前記第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９および第１１の薄膜トランジスタＴ１１を介して第２のプルダウンノードＰＤ２を放電させる。非出力階段において、第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２の電位が全て交流信号であるため、素子自身の閾電圧のドリフトによる出力ミスを効果的に抑え、ノイズ低減の効果を高め、第１のプルダウンノードＰＤ１の電圧信号と第２のプルダウンノードＰＤ２の電圧信号が補完され、非出力階段において第１の出力放電モジュール１０５を常に第１の出力端子ＯＴ１に対して放電させて、出力端子に対してプルダウンする時キャップがあることによる出力ミスを克服する。
【００４７】
プルダウンモジュール１０４は、
ゲートが第１のプルダウンノードＰＤ１に接続され、ソースがプルアップノードＰＵに接続され、ドレインが第１３の薄膜トランジスタＴ１３のドレインに接続される第１２の薄膜トランジスタＴ１２と、
ゲートが第１のプルダウンノードＰＤ１に接続され、ドレインが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第１３の薄膜トランジスタＴ１３と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ソースがプルアップノードＰＵに接続され、ドレインが第１５の薄膜トランジスタＴ１５のソースに接続される第１４の薄膜トランジスタＴ１４と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ドレインが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第１５の薄膜トランジスタＴ１５と、
を含む。
【００４８】
プルダウンモジュール１０４は第１のプルダウンノードＰＤ１の電圧信号と第２のプルダウンノードＰＤ２の電圧信号に応答することによって、プルアップノードＰＵに対して引き続いて放電して、交流電信号によるノイズを取り除く。
【００４９】
第１の出力放電モジュール１０５は、
ゲートが第１のプルダウンノードＰＤ１に接続され、ドレインが第１の出力端子ＯＴ１に接続され、ソースが第２の低電圧信号Ｖｇｌ＿２の入力端に接続される第１６の薄膜トランジスタＴ１６と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ドレインが第１の出力端子ＯＴ１に接続され、ソースが第２の低電圧信号Ｖｇｌ＿２の入力端に接続される第１７の薄膜トランジスタＴ１７と、
を含む。
【００５０】
第１の出力放電モジュール１０５は第１のプルダウンノードＰＤ１の電圧信号と第２のプルダウンノードＰＤ２の電圧信号とに応答して、非出力階段において第１の出力端子ＯＴ１に対して引き続いて放電し、交流電信号によるノイズを取り除く。
【００５１】
該シフトレジスタユニットにおいて、プルダウン駆動モジュール１０４は第１のクロック信号ＣＫの入力端と第２のクロック信号ＣＫＢの入力端とに接続され、第１のクロック信号ＣＫに応答して前記第１のクロック信号ＣＫを第１のプルダウンノードＰＤ１に提供し、第２のクロック信号ＣＫＢに応答して前記第２のクロック信号ＣＫＢを第２のプルダウンノードＰＤ２に提供し、プルアップノードＰＵの電圧信号に応答して第１の低電圧信号Ｖｇｌ＿１を第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２に提供し、第１のプルダウンノードＰＤ１の電圧信号に応答して第１の低電圧信号Ｖｇｌ＿１を第２のプルダウンノードＰＤ２に提供し、第２のプルダウンノードＰＤ２の電圧信号に応答して第１の低電圧信号Ｖｇｌ＿１を第１のプルダウンノードＰＤ１に提供する。非出力階段において、前記第１のプルダウンノードＰＤ１と第２のノードＰＤ２の電圧信号が全て交流信号であるため、素子自身の閾電圧のドリフトによる出力ミスを効果的に抑える。そして、前記第１のプルダウンノードＰＤ１と第２のノードＰＤ２の電圧信号が補完され、非出力階段において第１の出力放電モジュール１０５を常に第１の出力端子に対して放電させて、出力端子に対してプルダウンするときキャップがあることによる出力ミスを克服する。
【００５２】
該シフトレジスタユニットには、リセット信号入力端ＲＥＳＥＴがさらに設置され、リセット信号入力端ＲＥＳＥＴはそれぞれに第６の薄膜トランジスタＴ６のソースと第８の薄膜トランジスタＴ８のソースに接続される。リセット信号がハイレベルである場合、第６の薄膜トランジスタＴ６と第８の薄膜トランジスタＴ８のソースもハイレベルにあり、第６の薄膜トランジスタＴ６と第８の薄膜トランジスタＴ８とを早速にオフさせて、第６のトランジスタＴ６が暗電流で第１のプルダウンノードＰＤ１を放電させることを防止すると共に、第８の薄膜トランジスタＴ８が暗電流で第２のプルダウンノードＰＤ２を放電させることを防止する。
第１の低電圧信号Ｖｇｌ＿１は第２の低電圧信号Ｖｇｌ＿２より小さくて第１６の薄膜トランジスタＴ１６と第１７の薄膜トランジスタＴ１７がさらに容易にオフされ、第１６の薄膜トランジスタＴ１６と第１７の薄膜トランジスタＴ１７が出力階段で暗電流によって第１の出力端子ＯＴ１に放電することを効果的に防止する。
【００５３】
図２は本発明の第２の実施例に係るシフトレジスタユニットを示す。図２に示すように、シフトレジスタユニットは、入力モジュール１０１、第１の出力モジュール１０２、プルダウン駆動モジュール１０３、プルダウンモジュール１０４、第１の出力放電モジュール１０５を含むだけでなく、第２の出力モジュール１０６、第２の出力放電モジュール１０７、第３の出力モジュール１０８、第３の出力放電モジュール１０９、フィードバックモジュール１１０をさらに含む。
【００５４】
第２の実施例において、第２の出力モジュール１０６は、第２のクロック信号ＣＫＢの入力端に接続され、プルアップノードＰＵの電圧信号に応答して第２のクロック信号ＣＫＢを第２の出力端子ＯＴ２に提供することによって前段のシフトレジスタユニットにリセット信号を提供するために用いられる。
【００５５】
ここで、第２の出力モジュール１０６は、
ゲートがプルアップノードＰＵに接続され、ドレインが第２のクロック信号ＣＫＢの入力端に接続され、ソースが第２の出力端子ＯＴ２に接続される第１８の薄膜トランジスタＴ１８と、
第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２の電圧信号に応答して第２の低電圧信号Ｖｇｌ＿２を第２の出力端子ＯＴ２に提供するための第２の出力放電モジュール１０７と、
を含む。
【００５６】
ここで、第２の出力放電モジュール１０７は、
ゲートが第１のプルダウンノードＰＤ１に接続され、ドレインが第２の出力端子ＯＴ２に接続され、ソースが第２の低電圧信号Ｖｇｌ＿２の入力端に接続される第１９の薄膜トランジスタＴ１９と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ドレインが第２の出力端子ＯＴ２に接続され、ソースが第２の低電圧信号Ｖｇｌ＿２の入力端に接続される第２０の薄膜トランジスタＴ２０と、
を含む。
【００５７】
第２の出力放電モジュール１０７は第１のプルダウンノードＰＤ１の電圧信号と第２のプルダウンノードＰＤ２の電圧信号に応答して、非出力階段で第２の出力端子ＯＴ２に対して引き続いて放電することで、交流信号によるノイズを取り除く。
【００５８】
第３の出力モジュール１０８は第２のクロック信号ＣＫＢの入力端に接続され、プルアップノードＰＵの電圧信号に応答して第２のクロック信号ＣＫＢを第３の出力端子ＯＴ３に提供することで後段のシフトレジスタユニットに開始信号を提供するために用いられる。
【００５９】
ここで、第３の出力モジュール１０８は、ゲートがプルアップノードＰＵに接続され、ドレインが第２のクロック信号ＣＫＢの入力端に接続され、ソースが第３の出力端子ＯＴ３に接続される第２１の薄膜トランジスタＴ２１を含み、
第３の出力放電モジュール１０９は第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２の電圧信号に応答して第１の低電圧信号Ｖｇｌ＿１を第３の出力端子ＯＴ３に提供することで、後段のシフトレジスタユニットに開始信号を提供する。
【００６０】
ここて、第３の出力放電モジュール１０９は、
ゲートが第１のプルダウンノードＰＤ１に接続され、ドレインが第３の出力端子ＯＴ３に接続され、ソースが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第２２の薄膜トランジスタＴ２２と、
ゲートが第２のプルダウンノードＰＤ２に接続され、ドレインが第３の出力端子ＯＴ３に接続され、ソースが第１の低電圧信号Ｖｇｌ＿１の入力端に接続される第２３の薄膜トランジスタＴ２３と
を含む。
【００６１】
第３の出力放電モジュール１０９は第１のプルダウンノードの電圧信号ＰＤ１と第２のプルダウンノードＰＤ２の電圧信号に応答して非出力階段で第３の出力端子ＯＴ３に対して引き続いて放電することで、交流電信号によるノイズを取り除く。
【００６２】
フィードバックモジュール１１０は第３の出力端子ＯＴ３の電圧信号に応答して、第２の出力端子ＯＴ２の電信号を入力モジュール１０１とプルダウンモジュール１０４に提供する。
【００６３】
ここで、フィードバックモジュール１１０は、ゲートが第３の出力端子ＯＴ３に接続され、ドレインが同時に第１の薄膜トランジスタＴ１のドレインと、第１２の薄膜トランジスタＴ１２のドレインと、第１４の薄膜トランジスタＴ１４のドレインとに接続され、ソースが第２の出力端子ＯＴ２に接続される第２４の薄膜トランジスタＴ２４を含む。
【００６４】
第２の出力端子ＯＴ２の出力がハイレベルである場合、第２の薄膜トランジスタＴ２のソースと、第１３の薄膜トランジスタＴ１３のソースと、第１５の薄膜トランジスタＴ１５のソースが共にハイレベルにあるので、第２の薄膜トランジスタＴ２、第１３の薄膜トランジスタＴ１３、第１５の薄膜トランジスタＴ１５がオフされ、その時第１の薄膜トランジスタＴ１、第１２の薄膜トランジスタＴ１２、第１４の薄膜トランジスタＴ１４も完全にオフされることで、第２の薄膜トランジスタＴ２、第１２の薄膜トランジスタＴ１２、第１４の薄膜トランジスタＴ１４において暗電流が発生し暗電流によってプルアップノードＰＵを放電させることを防止する。
【００６５】
コンデンサＣはプルアップノードＰＵと第１の出力端子ＯＴ１との間に設置されてもよく、プルアップノードＰＵと第２の出力端子ＯＴ２との間に設置されてもよく、プルアップノードＰＵと第３の出力端子ＯＴ３との間に設置されてもいいことを留意すべきである。この三つの接続方式に対して、コンデンサＣの作用は同じであり、全てプルアップノードＰＵの電位を保持するために用いられる。
【００６６】
上記薄膜トランジスタにおいて、矢印の一端は該薄膜トランジスタのソースであり、矢印の方向は電流の該薄膜トランジスタにおける流れ方向である。
【００６７】
上記の第２の実施例に係るシフトレジスタユニットにおいて、リセット信号と開始信号とがそれぞれの回路を介して出力されるので、該シフトレジスタにおいて、ある段のシフトレジスタユニットの出力にスミが発生する場合、前段と後段の動作状態に影響しない。
【００６８】
上記のシフトレジスタユニットをカスケード接続してアレイ基板ゲート駆動回路を形成する。本発明の実施例に係るゲート駆動回路はカスケード接続した各段のシフトレジスタユニットを含む、その中で、初段のシフトレジスタユニットの入力信号端が該ゲート駆動回路の開始信号端に接続され、初段のシフトレジスタユニットのリセット信号端が第２段のシフトレジスタユニットのいずれの出力端子に接続され、末段のシフトレジスタユニットの入力信号端が前段のシフトレジスタユニットのいずれの出力端子に接続され、末段のシフトレジスタユニットのリセット信号端が開始信号端に接続され、初段と末段のシフトレジスタユニット以外、各段のシフトレジスタユニットにおいて、入力信号端が前段のシフトレジスタユニットのいずれの出力端子に接続され、リセット信号端が後段のシフトレジスタユニットのいずれの出力端子に接続され、上記のカスケード接続したいずれのシフトレジスタユニットも全てが図１に示すようなシフトレジスタユニットまたは図２に示すようなシフトレジスタユニットである。
【００６９】
具体的に、該アレイ基板ゲート駆動回路はＮ個の段を含み、Ｎはゲート線の数であり、開始信号ＳＴＶは入力信号として初段のシフトレジスタユニットに入力され、ゲート駆動信号は順次にゲート線に出力され、第ｎ段の入力信号は第ｎ−１段の出力信号により提供され、第ｎ段のリセット信号は第ｎ＋１段の出力信号により提供される。ここで、ｎ＜Ｎである。
【００７０】
図３は本発明の第３の実施例に係る、図１に示すシフトレジスタユニットがカスケードされることで形成されたアレイ基板ゲート駆動回路を示す。図４は該シフトレジスタユニットの各信号端のシーケンス図である。以下に、図４を組み合わせて本発明の実施例に係るアレイ基板ゲート駆動回路の第ｎ（ｎ＜Ｎ、Ｎはアレイ基板ゲート回路の段の数である）段のシフトレジスタユニットの動作方法について説明する。
【００７１】
ゲート駆動回路がスキャンする場合、すべてのＴＦＴはハイレベルによってオンされ、ローレベルによってオフされる。また、第１のクロック信号ＣＫと第２のクロック信号ＣＫＢの位相は互いに相反する。
【００７２】
第１の階段Ｓ１で、第１のクロック信号ＣＫがローレベルであり、第２のクロック信号ＣＫＢがハイレベルであり、第ｎ段の入力信号である前段の出力信号ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、第ｎ段のリセット信号である後段の出力信号ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、第１のプルダウンノードＰＤ１がローレベルにあり、第２のプルダウンノードＰＤ２がハイレベルにあり、
第２のプルダウンノードＰＤ２のハイレベルの電圧信号に応答して、第１０の薄膜トランジスタＴ１０、第１４の薄膜トランジスタＴ１４、第１５の薄膜トランジスタＴ１５、第１７の薄膜トランジスタＴ１７がオンされ、第１４の薄膜トランジスタＴ１４と第１５の薄膜トランジスタＴ１５がプルアップノードＰＵに第１の低電圧信号Ｖｇｌ＿１を提供し、第１０の薄膜トランジスタＴ１０が第１のプルダウンノードＰＤ１に第１の低電圧信号Ｖｇｌ＿１を提供し、第１７の薄膜トランジスタＴ１７が第１の出力端子ＯＴ１に第２の低電圧信号Ｖｇｌ＿２を提供する。
【００７３】
従って、この時第１の出力端子ＯＴ１の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００７４】
第２の階段Ｓ２で、第１のクロック信号ＣＫがハイレベルであり、第２のクロック信号ＣＫＢがローレベルであり、ＯＵＴＰＵＴ（ｎ−１）がハイレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、
入力信号ＯＵＴＰＵＴ（ｎ−１）がハイレベルであることによって、第１の薄膜トランジスタＴ１をオンさせ、第１のクロック信号ＣＫがハイレベルであることによって、第２の薄膜トランジスタＴ２をオンさせることで、入力信号が第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２を介してコンデンサＣを充電してプルアップノードＰＵがハイレベルになれる。その時、プルアップノードＰＵの電圧信号に応答して、第３の薄膜トランジスタＴ３がオンされるが、第２のクロック信号ＣＫＢがローレベルであるので、その時の第１の出力信号ＯＴ１の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００７５】
同時に、プルアップノードＰＵの電圧信号に応答して、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９がオンされ、第１のプルダウンノードＰＤ１は第６の薄膜トランジスタＴ６と第７の薄膜トランジスタＴ７を介して引き続いて放電し、第１のプルダウンノードＰＤ１はローレベルを維持し、第２のプルダウンノードＰＤ２は第８の薄膜トランジスタＴ８と第９の薄膜トランジスタＴ９を介して放電して第２のプルダウンノードＰＤ２のレベルを急速に低くする。
【００７６】
第３の階段Ｓ３で、第１のクロック信号ＣＫがローレベルであり、第２のクロック信号ＣＫＢがハイレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、
入力信号ＯＵＴＰＵＴ（ｎ−１）がローレベルであることによって、第１の薄膜トランジスタＴ１をオフさせ、第１のクロック信号ＣＫがローレベルであることによって、第２の薄膜トランジスタＴ２をオフさせるが、コンデンサＣがあるので、プルアップノードＰＵは依然にハイレベルを維持すると共に、第２のクロック信号ＣＫＢがハイレベルであり、コンデンサＣのブートストラッピングによって、プルアップノードＰＵの電位が引き続いて高くなり、第３の薄膜トランジスタＴ３がオン状態を維持する。
【００７７】
同時、プルアップノードＰＵの電圧信号に応答して、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９がオン状態を維持し、第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２がローレベルにある。その時、第１のプルダウンノードＰＤ１のローレベル電圧信号に応答して、第１６の薄膜トランジスタＴ１６と第２のプルダウンノードＰＤ２に応答する第１７の薄膜トランジスタＴ１７とがオフされる。
【００７８】
従って、その時、第１の出力端子ＯＴ１の出力信号ＯＵＴＰＵＴ（ｎ）がハイレベルである。
【００７９】
第４の階段Ｓ４で、第１のクロック信号ＣＫがハイレベルであり、第２のクロック信号ＣＫＢがローレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がハイレベルであり、
ＯＵＴＰＵＴ（ｎ＋１）がハイレベルであることによって、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９を完全にオフさせ、第１のクロック信号ＣＫがハイレベルであることによって、第４の薄膜トランジスタＴ４がオンされて第１のプルダウンノードＰＤ１に第１のクロック信号ＣＫを提供し、第１のプルダウンノードＰＤ１をハイレベルに高め、第１のプルダウンノードＰＤ１のハイレベル電圧信号に応答して、第１１の薄膜トランジスタＴ１１、第１２の薄膜トランジスタＴ１２、第１３の薄膜トランジスタＴ１３、第１６の薄膜トランジスタＴ１６がオンされ、第１２の薄膜トランジスタＴ１２と第１３の薄膜トランジスタＴ１３がプルアップノードＰＵを放電させ、プルアップノードＰＵが急速にローレベルまで下げ、第１１の薄膜トランジスタＴ１１が第２のプルダウンノードＰＤ２に第１の低電圧信号Ｖｇｌ＿１を提供し、第２のプルダウンノードＰＤ２がローレベルを維持し、第１６の薄膜トランジスタＴ１６が第１の出力端子ＯＴ１（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供する。
【００８０】
そのため、その時の第１の出力端子ＯＴ１の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００８１】
第５の段階Ｓ５で、第１のクロック信号ＣＫがローレベルであり、第２のクロック信号ＣＫＢがハイレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルあり、ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、
第２のクロック信号ＣＫＢがハイレベルであることによって、第５の薄膜トランジスタＴ５をオンさせ、プルアップノードＰＵの電圧信号に応答する第８の薄膜トランジスタＴ８と第９の薄膜トランジスタＴ９がオフ状態を維持し、第２のプルダウンノードＰＤ２をハイレベルに高め、第２のプルダウンノードＰＤ２のハイレベル電圧信号に応答して、第１０の薄膜トランジスタＴ１０、第１４の薄膜トランジスタＴ１４、第１５の薄膜トランジスタＴ１５、第１７の薄膜トランジスタＴ１７がオンされる。第１０の薄膜トランジスタＴ１０が第１のプルダウンノードＰＤ１に第１の低電圧信号Ｖｇｌ＿１を提供し、第１のプルダウンノードＰＤ１がローレベルを維持する。第１４の薄膜トランジスタＴ１４と第１５の薄膜トランジスタＴ１５がプルアップノードＰＵを引き続いて放電させて、プルアップノードＰＵがローレベルを維持し、第３の薄膜トランジスタＴ３がオフされると共に第１７の薄膜トランジスタＴ１７が第１の出力端子ＯＴ１（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供する。
【００８２】
そのため、その時の第１の出力端子ＯＴ１の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００８３】
図５が本発明の第４の実施例に係る図１のシフトレジスタユニットがカスケードして形成されたアレイ基板ゲート駆動回路を示す。図５を参考して、該ゲート駆動回路において、第ｎ段のシフトレジスタユニットの第１の出力端子ＯＴ１（ｎ）が該当の行に信号を提供し、第２の出力端子ＯＴ２（ｎ）が第ｎ−１段のシフトレジスタユニットにリセット信号を提供し、第３の出力端子ＯＴ３（ｎ）が第ｎ＋１段のシフトレジスタユニットに開始信号を提供し、第１の出力端子ＯＴ１（ｎ）、第２の出力端子ＯＴ２（ｎ）、第３の出力端子ＯＴ３（ｎ）の出力が同じであり、出力信号全てがＯＵＴＰＵＴ（ｎ）である。
【００８４】
以下に、図４を組み合わせて第４の実施例に係るアレイ基板ゲート駆動回路における第ｎ(ｎ<Ｎ、Ｎがアレイ基板ゲート回路の段の数である。)段のシフトレジスタユニットの動作方法について説明する。
【００８５】
第１の段階Ｓ１で、第１のクロック信号ＣＫがロ-レベルであり、第２のクロック信号ＣＫＢがハイレベルであり、第ｎ段の入力信号である前段の出力信号ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、第ｎ段のリセット信号である後段の出力信号ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、第１のプルダウンノードＰＤ１がローレベルにあり、第２のプルダウンノードＰＤ２がハイレベルにあり、
第２のプルダウンノードＰＤ２のハイレベル電圧信号に応答して、第１０の薄膜トランジスタＴ１０、第１４の薄膜トランジスタＴ１４、第１５の薄膜トランジスタＴ１５、第１７の薄膜トランジスタＴ１７がオンされる。ここで、第１０の薄膜トランジスタＴ１０が第１のプルダウンノードＰＤ１に第１の低電圧信号Ｖｇｌ＿１を提供し、第１４の薄膜トランジスタＴ１４と第１５の薄膜トランジスタＴ１５がプルアップノードＰＵに第１の低電圧信号Ｖｇｌ＿１を提供し、プルアップノードの電圧信号に応答して、第３の薄膜トランジスタＴ３、第１８の薄膜トランジスタＴ１８と第２１の薄膜トランジスタＴ２１がオフされ、第１７の薄膜トランジスタＴ１７が第１の出力端子ＯＴ１（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第２０の薄膜トランジスタＴ２０が第２の出力端子ＯＴ２（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第２３の薄膜トランジスタＴ２３が第３の出力端子ＯＴ３（ｎ）に第１の低電圧信号Ｖｇｌ＿１を提供する。
【００８６】
そのため、そのときの第１の出力端子ＯＴ１（ｎ）、第２の出力端子ＯＴ２（ｎ）、第３の出力端子ＯＴ３（ｎ）の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００８７】
第２の段階Ｓ２で、第１のクロック信号ＣＫがハイレベルであり、第２のクロック信号ＣＫＢがローレベルであり、ＯＵＴＰＵＴ（ｎ−１）がハイレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、
入力信号ＯＵＴＰＵＴ（ｎ−１）がハイレベルであることによって、第１の薄膜トランジスタＴ１をオンさせ、第１のクロック信号ＣＫがハイレベルであることによって、第２の薄膜トランジスタＴ２をオンさせて、入力信号が第１の薄膜トランジスタＴ１と第２の薄膜トランジスタＴ２を介してコンデンサＣを充電してプルアップノードＰＵがローレベルになれる。その時、プルアップノードＰＵの電圧信号に応答して、第３の薄膜トランジスタＴ３、第１８の薄膜トランジスタＴ１８、第２１の薄膜トランジスタＴ２１がオンされるが、第２のクロック信号ＣＫＢがローレベルであるので、その時の第１の出力端子ＯＴ１（ｎ）、第２の出力端子ＯＴ２（ｎ）、第３の出力端子ＯＴ３（ｎ）の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００８８】
同時に、プルアップノードＰＵの電圧信号に応答して、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９がオンされ、第１のプルダウンノードＰＤ１は第６の薄膜トランジスタＴ６と第７の薄膜トランジスタＴ７を介して引き続いて放電し、第１のプルダウンオードＰＤ１はローレベルを維持し、第２のプルダウンノードＰＤ２は第８の薄膜トランジスタＴ８と第９の薄膜トランジスタＴ９を介して引き続いて放電して第２のプルダウンノードＰＤ２の電位を急速に下げる。
【００８９】
第３の階段Ｓ３で、第１のクロック信号ＣＫがローレベルであり、第２のクロック信号ＣＫＢがハイレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がローレベルであり、
入力信号ＯＵＴＰＵＴ（ｎ−１）がローレベルであることによって、第１の薄膜トランジスタＴ１をオフさせ、第１のクロック信号ＣＫがローレベルであることによって、第２の薄膜トランジスタＴ２をオフさせるが、コンデンサＣがあるので、プルアップノードＰＵが依然ハイレベルを維持し、同時に、第２のクロック信号ＣＫＢがハイレベルであり、コンデンサＣのブートストラッピング（Bootstrapping）によって、プルアップノードＰＵの電位が引き続いて高くなり、第３の薄膜トランジスタＴ３、第１８の薄膜トランジスタＴ１８と第２１の薄膜トランジスタＴ２１がオン状態を維持する。
【００９０】
同時に、プルアップノードＰＵの電圧信号に応答して、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８及び第９の薄膜トランジスタＴ９がオンを維持し、第１のプルダウンノードＰＤ１と第２のプルダウンノードＰＤ２がローレベルであり、その時、第１のプルダウンノードＰＤ１の電圧信号に応答して、第１６の薄膜トランジスタＴ１６、第１９の薄膜トランジスタＴ１９及び第２２の薄膜トランジスタＴ２２がオフされ、第２のプルダウンノードＰＤ２の電圧信号に応答する第１７の薄膜トランジスタＴ１７、第２０の薄膜トランジスタＴ２０及び第２３の薄膜トランジスタＴ２３がオフされる。
【００９１】
そのため、その時の第１の出力端子ＯＴ（ｎ）、第２の出力端子ＯＴ（ｎ）及び第３の出力端子ＯＴ（ｎ）の出力信号ＯＵＴＰＵＴ（ｎ）がハイレベルであり、
同時に、第２の出力端子ＯＴ２（ｎ）の電圧信号に応答して、第２４の薄膜トランジスタＴ２４がオンされることによって、第２の薄膜トランジスタＴ２のソース、第１２の薄膜トランジスタＴ１２のドレイン及び第１４の薄膜トランジスタＴ１４のドレインの電位が高くなって、第２の薄膜トランジスタＴ２、第１２の薄膜トランジスタＴ１２及び第１４の薄膜トランジスタＴ１４を完全にオフさせて、暗電流によってプルアップノードを放電させることを防止する。
【００９２】
第４の段階Ｓ４で、第１のクロック信号ＣＫがハイレベルであり、第２のクロック信号ＣＫＢがローレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がハイレベルであり、
ＯＵＴＰＵＴ（ｎ＋１）がハイレベルであることによって、第６の薄膜トランジスタＴ６、第７の薄膜トランジスタＴ７、第８の薄膜トランジスタＴ８、第９の薄膜トランジスタＴ９をオフさせ、第１のクロック信号ＣＫがハイレベルであることによって、第４の薄膜トランジスタＴ４をオンさせて、第１のプルダウンノードＰＤ１に第１のクロック信号ＣＫを提供し、第１のプルダウンノードＰＤ１をハイレベルに高め、第１のプルダウンノードＰＤ１の電圧信号に応答して、第１１の薄膜トランジスタＴ１１、第１２の薄膜トランジスタＴ１２、第１３の薄膜トランジスタＴ１３、第１６の薄膜トランジスタＴ１６、第１９の薄膜トランジスタＴ１９及び第２２の薄膜トランジスタＴ２２がオンされ、第１２の薄膜トランジスタＴ１２と第１３の薄膜トランジスタＴ１３がプルアップノードＰＵを放電させてプルアップノードＰＵが急速にローレベルまで下げ、第１１の薄膜トランジスタＴ１１は第２のプルダウンノードＰＤ２に第１の低電圧信号Ｖｇｌ＿１を提供することによって、第２のプルダウンノードＰＤ２がローレベルを維持し、第１６の薄膜トランジスタＴ１６が第１の出力端子ＯＴ１（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第１９の薄膜トランジスタＴ１９が第２の出力端子ＯＴ２（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第２２の薄膜トランジスタＴ２２が第３の出力端子ＯＴ３（ｎ）に第１の低電圧信号Ｖｇｌ＿１を提供する。
【００９３】
従って、その時の第１の出力端子ＯＴ１（ｎ）、第２の出力端子ＯＴ２（ｎ）及び第３の出力端子ＯＴ３（ｎ）の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００９４】
第５の段階Ｓ５で、第１のクロック信号ＣＫがローレベルであり、第２のクロック信号ＣＫＢがハイレベルであり、ＯＵＴＰＵＴ（ｎ−１）がローレベルであり、ＯＵＴＰＵＴ（ｎ＋１）がハイレベルであり、
第２のクロック信号ＣＫＢがハイレベルであることによって、第５の薄膜トランジスタＴ５をオンさせ、プルアップノードＰＵの電圧信号に応答する第８の薄膜トランジスタＴ８と第９の薄膜トランジスタＴ９がオフ状態を維持し、第２のプルダウンノードＰＤ２の電圧信号がハイレベルに高くなり、第２のプルダウンノードＰＤ２の電圧信号に応答して、第１０の薄膜トランジスタＴ１０、第１４の薄膜トランジスタＴ１４、第１５の薄膜トランジスタＴ１５、第１７の薄膜トランジスタＴ１７、第２０の薄膜トランジスタＴ２０及び第２３の薄膜トランジスタＴ２３がオンされ、第１０の薄膜トランジスタＴ１０が第１のプルダウンノードＰＤ１に第１の低電圧信号Ｖｇｌ＿１を提供して、第１のプルダウンノードＰＤ１がローレベルを維持し、第１４の薄膜トランジスタＴ１４と第１５の薄膜トランジスタＴ１５がプルアップノードＰＵを引き続いて放電させて、プルアップノードＰＵがローレベルを維持し、第３の薄膜トランジスタＴ３、第１８の薄膜トランジスタＴ１８及び第２１の薄膜トランジスタＴ２１がオフさせ、第１７の薄膜トランジスタＴ１７が第１の出力端子ＯＴ１（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第２０の薄膜トランジスタＴ２０が第２の出力端子ＯＴ２（ｎ）に第２の低電圧信号Ｖｇｌ＿２を提供し、第２３の薄膜トランジスタＴ２３が第３の出力端子ＯＴ３（ｎ）に第１の低電圧信号Ｖｇｌ＿１を提供する。
【００９５】
従って、その時の第１の出力端子ＯＴ１（ｎ）、第２の出力端子ＯＴ２（ｎ）及び第３の出力端子ＯＴ３（ｎ）の出力信号ＯＵＴＰＵＴ（ｎ）がローレベルである。
【００９６】
上記によって、本発明の実施例に係るシフトレジスタユニットにおいて、プルダウン駆動モジュールが第１のクロック信号と第２のクロック信号に接続され、第１のクロック信号に応答して第１のクロック信号を第１のプルダウンノードに提供し、第２のクロック信号に応答して第２のクロック信号を第２のプルダウンノードに提供し、プルアップノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードと第２のプルダウンノードに提供し、第１のプルダウンノードの電圧信号に応答して第１の低電圧信号を第２のプルダウンノードに提供し、第２のプルダウンノードの電圧信号に応答して第１の低電圧信号を第１のプルダウンノードに提供する。ここで、第１のプルダウンノードと第２のプルダウンノードと全てがプルダウン駆動モジュールとプルダウンモジュールの接続点である。非出力段階で、第１のプルダウンノードと第２のプルダウンノードの電圧信号が共に交流信号であって、素子自身の閾電圧のドリフトによる出力ミスを抑えると共に、第１のプルダウンノードと第２のプルダウンノードの電圧信号が補完されて、非出力段階で第１の出力放電モジュールが常に第１の出力端子に放電することで、出力端子に対してプルダウンする時キャップがあることによる出力ミスを克服する。
【００９７】
当業者は本発明の精神と範囲を超えることなく本発明にそれぞれ修正と変更を行うことができることは当然である。このように、本発明のこのような修正と変更が本発明の請求の範囲や同等の技術範囲に含まれると、本発明はこのような修正と変更を含む。
【符号の説明】
【００９８】
１０１  入力モジュール
１０２  第１の出力モジュール
１０３  プルダウン駆動モジュール
１０４  プルダウンモジュール
１０５  第１の出力放電モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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