(57)【特許請求の範囲】
【請求項１】
第１の面と第２の面とを有する半導体層と、
前記第１の面側の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、第１導電型の第１の領域と、前記第１の領域を囲む第２導電型の第２の領域と、前記第２の領域を囲む第１導電型の第３の領域を有する半導体膜と、
前記半導体膜上に設けられた第２の層間絶縁膜と、
一部が前記第１の面に接し、一部が前記第２の層間絶縁膜上に設けられ、前記半導体層及び前記第３の領域と電気的に接続され、前記ゲート電極との間に、前記半導体膜の一部を挟んで設けられた第１の電極と、
前記第２の層間絶縁膜上に設けられ、前記ゲート電極及び前記第１の領域と電気的に接続された第２の電極と、
を備え、
前記ゲート電極が第１導電型である場合、前記第１の領域の第１導電型の不純物の濃度が前記ゲート電極の第１導電型の不純物の濃度よりも低く、前記ゲート電極が第２導電型である場合、前記第２の領域の第２導電型の不純物の濃度が前記ゲート電極の第２導電型の不純物の濃度よりも低い半導体装置。
【請求項２】
第１の面と第２の面とを有する半導体層と、
前記第１の面側の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、第１導電型の第１の領域と、前記第１の領域を囲む第２導電型の第２の領域と、前記第２の領域を囲む第１導電型の第３の領域を有する半導体膜と、
前記半導体膜上に設けられた第２の層間絶縁膜と、
一部が前記第１の面に接し、一部が前記第２の層間絶縁膜上に設けられ、前記半導体層及び前記第３の領域と電気的に接続され、前記ゲート電極との間に、前記半導体膜の一部を挟んで設けられた第１の電極と、
前記第２の層間絶縁膜上に設けられ、前記ゲート電極及び前記第１の領域と電気的に接続された第２の電極と、
を備え、
前記ゲート電極の一部が前記第１の面上に設けられ、前記第１の面上の前記ゲート電極の膜厚が、前記半導体膜の膜厚よりも薄い半導体装置。
【請求項３】
前記第２の面に設けられた第３の電極を、更に備える請求項１又は請求項２記載の半導体装置。
【請求項４】
前記ゲート電極の一部が、前記半導体層の間に挟まれる請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
第１の面と第２の面とを有する半導体層と、
前記第１の面側の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられ、第１導電型の第１の領域と、前記第１の領域を囲む第２導電型の第２の領域と、前記第２の領域を囲む第１導電型の第３の領域を有する半導体膜と、
前記半導体膜上に設けられた第２の層間絶縁膜と、
一部が前記第１の面に接し、一部が前記第２の層間絶縁膜上に設けられ、前記半導体層及び前記第３の領域と電気的に接続され、前記ゲート電極との間に、前記半導体膜の一部を挟んで設けられた第１の電極と、
前記第２の層間絶縁膜上に設けられ、前記ゲート電極及び前記第１の領域と電気的に接続された第２の電極と、
を備え、
前記ゲート電極の第１の部分が前記半導体層の間に挟まれ、前記ゲート電極の第２の部分が前記第１の面上に設けられ、前記第１の部分と前記第１の電極との間に前記半導体膜の一部が設けられ、前記第２の部分と前記第２の電極との間に前記半導体膜の別の一部が設けられた半導体装置。
【請求項６】
前記ゲート電極及び前記半導体膜は、多結晶シリコンである請求項１乃至請求項５いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の薄いゲート絶縁膜を静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃａｒｇｅ）から保護し、ＥＳＤ耐量を向上させるために、ゲート電極とソース電極間に保護ダイオードが設けられる。保護ダイオードは、例えば、ｎ型半導体領域とｐ型半導体領域が交互に設けられた多結晶シリコン膜で形成される。保護ダイオードは、例えば、ゲート電極パッドの近傍に設けられる。保護ダイオードを設けるため、ＭＯＳＦＥＴのチップ面積が大きくなるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−９６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、チップ面積の縮小を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、前記第１の面側の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられ、第１導電型の第１の領域と、前記第１の領域を囲む第２導電型の第２の領域と、前記第２の領域を囲む第１導電型の第３の領域を有する半導体膜と、前記半導体膜上に設けられた第２の層間絶縁膜と、一部が前記第１の面に接し、一部が前記第２の層間絶縁膜上に設けられ、前記半導体層及び前記第３の領域と電気的に接続され、前記ゲート電極との間に、前記半導体膜の一部を挟んで設けられた第１の電極と、前記第２の層間絶縁膜上に設けられ、前記ゲート電極及び前記第１の領域と電気的に接続された第２の電極と、を備え、前記ゲート電極が第１導電型である場合、前記第１の領域の第１導電型の不純物の濃度が前記ゲート電極の第１導電型の不純物の濃度よりも低く、前記ゲート電極が第２導電型である場合、前記第２の領域の第２導電型の不純物の濃度が前記ゲート電極の第２導電型の不純物の濃度よりも低い。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の要部の模式断面図。
【図２】実施形態の半導体装置の要部の模式断面図。
【図３】実施形態の半導体装置の要部の模式図。
【図４】比較形態の半導体装置の要部の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【０００９】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１０】
実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、第１の面側の半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極上に設けられた第１の層間絶縁膜と、第１の層間絶縁膜上に設けられ、第１導電型の第１の領域と、第１の領域を囲む第２導電型の第２の領域と、第２の領域を囲む第１導電型の第３の領域を有する半導体膜と、半導体膜上に設けられた第２の層間絶縁膜と、一部が第１の面に接し、一部が第２の層間絶縁膜上に設けられ、半導体層及び第３の領域と電気的に接続され、ゲート電極との間に、半導体膜の一部を挟んで設けられた第１の電極と、第２の層間絶縁膜上に設けられ、ゲート電極及び第１の領域と電気的に接続された第２の電極と、を備える。
【００１１】
図１は、実施形態の半導体装置の要部の模式断面図である。図２は、実施形態の半導体装置の要部の模式断面図である。図２は、図１のＡ−Ａ’に沿った断面図である。図３は、実施形態の半導体装置の要部の模式図である。図３は、実施形態の保護ダイオードの不純物領域のパターンを示す上面図である。
【００１２】
実施形態の半導体装置１００は、トレンチ内にゲート電極を備えるトレンチ型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する、また、ｎチャネル型のＭＯＳＦＥＴの場合を例に説明する。
【００１３】
実施形態のＭＯＳＦＥＴ１００は、シリコン層（半導体層）１０を備える。シリコン層１０は、ｎ＋型のドレイン領域１２、ｎ−型のドリフト領域１４、ｐ型のボディ領域１６、ｎ＋型のソース領域１８、ｐ＋型のボディコンタクト領域２０を備える。
【００１４】
また、ＭＯＳＦＥＴ１００は、ゲート絶縁膜２２、ゲート電極２４、第１の絶縁膜２６、第２の絶縁膜２８、第１の層間絶縁膜３０、半導体膜３２、第２の層間絶縁膜３４、ソース電極パッド（第１の電極）３６、ゲート電極パッド（第２の電極）３８、ドレイン電極（第３の電極）４０、樹脂膜４２、トレンチ５０を備える。
【００１５】
シリコン層１０は、第１の面と第２の面を備える。以下、第１の面を表面、第２の面を裏面とも称する。
【００１６】
ゲート絶縁膜２２は、表面側のシリコン層１０上に設けられる。ゲート絶縁膜２２は、トレンチ５０内に設けられる。ゲート絶縁膜２２は、例えば、シリコン酸化膜である。
【００１７】
ゲート電極２４は、ゲート絶縁膜２２上に設けられる。ゲート電極２４は、トレンチ５０内に設けられる。ゲート電極２４は、シリコン層１０の間に挟まれて設けられる。ゲート電極２４は、ボディ領域１６の間に挟まれて設けられる。
【００１８】
ゲート電極２４の一部は、トレンチ５０から引き出され、第１の面上に設けられる。以後、ゲート電極２４の内、トレンチ５０内に設けられる部分をトレンチゲート電極（第１の部分）２４ａ、トレンチ５０から引き出され第１の面上に設けられる部分を引出ゲート電極（第２の部分）２４ｂとも称する。
【００１９】
引出ゲート電極２４ｂ上にコンタクト領域（図示せず）を設けることで、ゲート電極パッド３８と電気的導通を確保する。引出ゲート電極２４ｂを介してトレンチゲート電極２４ａにゲート電圧が印加される。
【００２０】
ゲート電極２４は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。ｎ型不純物は、例えば、リン（Ｐ）又は砒素（Ａｓ）である。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００２１】
第１の絶縁膜２６は、トレンチゲート電極２４ａ上に設けられる。第１の絶縁膜２６は、例えば、シリコン酸化膜である。第１の絶縁膜２６は、トレンチゲート電極２４ａとソース電極パッド３６とを電気的に分離する。
【００２２】
第２の絶縁膜２８は、シリコン層１０上に設けられる。第２の絶縁膜２８は、例えば、シリコン酸化膜である。
【００２３】
第１の層間絶縁膜３０は、ゲート電極２４、第１の絶縁膜２６、及び、第２の絶縁膜２８上に設けられる。第１の層間絶縁膜３０は、例えば、シリコン酸化膜である。
【００２４】
多結晶シリコン膜（半導体膜）３２は、第１の層間絶縁膜３０上に設けられる。多結晶シリコン膜３２は、保護ダイオードを形成する。
【００２５】
図３に示すように、多結晶シリコン膜３２は、ｎ型領域（第１の領域）３２ａ、ｎ型領域３２ａを囲むｐ型領域（第２の領域）３２ｂ、ｐ型領域３２ｂを囲むｎ型領域３２ｃ、ｎ型領域３２ｃを囲むｐ型領域３２ｄ、ｐ型領域３２ｄを囲むｎ型領域（第３の領域）３２ｅを備える。ｎ型領域とｐ型領域との界面がｐｎ接合を形成し、多段のｐｎダイオードが形成される。
【００２６】
多結晶シリコン膜３２は、例えば、ｎ型不純物を含有する多結晶シリコン膜に選択的にｐ型不純物をイオン注入することで形成される。
【００２７】
図１、図３では、ｎ型領域が３個、ｐ型領域が２個の場合を例示したが、それぞれの領域の個数は、これに限定されるものではない。ｎ型領域がｋ個（ｋは２以上の整数）の場合、ｐ型領域が（ｋ−１）個であれば良い。また、ｎ型とｐ型とを逆にして、ｐ型領域がｋ個（ｋは２以上の整数）、ｎ型領域が（ｋ−１）個であっても良い。
【００２８】
第２の層間絶縁膜３４は、多結晶シリコン膜３２上に設けられる。第２の層間絶縁膜３４は、例えば、シリコン酸化膜である。
【００２９】
ソースパッド電極３６は、一部がシリコン層１０の表面に接する。ソースパッド電極３６は、一部が、第２の層間絶縁膜３４上に設けられる。
【００３０】
ソースパッド電極３６は、ｎ＋型のソース領域１８、及び、ｐ＋型のボディコンタクト領域２０に電気的に接続される。ソースパッド電極３６は、多結晶シリコン膜３２のｎ型領域（第３の領域）３２ｅと電気的に接続される。
【００３１】
ソースパッド電極３６は、金属電極である。ソースパッド電極３６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００３２】
ゲート電極パッド３８は、第２の層間絶縁膜３４上に設けられる。ゲート電極パッド３８は、ゲート電極２４及び多結晶シリコン膜３２のｎ型領域（第１の領域）３２ａに接続される。
【００３３】
ゲート電極パッド３８は、金属電極である。ゲート電極パッド３８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００３４】
ソースパッド電極３６とトレンチゲート電極（第１の部分）２４ａとの間に多結晶シリコン膜３２の一部が挟まれる。また、ゲート電極パッド３８とゲート電極２４の引出ゲート電極（第２の部分）２４ｂとの間に多結晶シリコン膜３２の一部が挟まれる。言い換えれば、多結晶シリコン膜３２は、トレンチ５０の端部に形成された第１の層間絶縁膜３０の段差上に設けられている。
【００３５】
多結晶シリコン膜３２は、トレンチ５０上に設けられている。多結晶シリコン膜３２は、ＭＯＳＦＥＴ１００のセル領域に設けられる。
【００３６】
ドレイン電極４０は、シリコン層１０の裏面に設けられる。ドレイン電極４０は、ｎ＋型のドレイン領域１２に接する。ドレイン電極４０は、金属電極である。ドレイン電極４０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００３７】
樹脂膜４２は、ソースパッド電極３６、ゲート電極パッド３８、及び、第２の層間絶縁膜３４上に設けられる。樹脂膜４２は、ＭＯＳＦＥＴ１００の表面を保護する保護膜である。樹脂膜４２は、例えば、ポリイミドである。
【００３８】
以下、実施形態の半導体装置の作用及び効果について説明する。図４は、比較形態の半導体装置の要部の模式断面図である。  
【００３９】
比較形態の半導体装置９００は、実施形態同様、トレンチ内にゲート電極を備える縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ９００は、多結晶シリコン膜３２が、ゲート電極２４上に設けられない点で、実施形態のＭＯＳＦＥＴ１００と異なる。
【００４０】
比較形態のＭＯＳＦＥＴ９００は、シリコン層（半導体層）１０を備える。シリコン層１０は、ｎ＋型のドレイン領域１２、ｎ−型のドリフト領域１４、ｐ型のボディ領域１６、ｎ＋型のソース領域１８、ｐ＋型のボディコンタクト領域２０を備える。
【００４１】
また、ＭＯＳＦＥＴ９００は、ゲート絶縁膜２２、ゲート電極２４、第１の絶縁膜２６、第２の絶縁膜２８、半導体膜３２、第２の層間絶縁膜３４、ソース電極パッド（第１の電極）３６、ゲート電極パッド（第２の電極）３８、ドレイン電極（第３の電極）４０、樹脂膜４２、トレンチ５０を備える。
【００４２】
ＭＯＳＦＥＴ９００の、多結晶シリコン膜３２は、例えば、ゲート電極２４と同時に形成される。多結晶シリコン膜３２は、ゲート電極パッド３８とソース電極パッド３６間の保護ダイオードを形成する。
【００４３】
ＭＯＳＦＥＴ９００では、多結晶シリコン膜３２は、トレンチゲート電極２４ａ上には設けられない。すなわち、多結晶シリコン膜３２は、ＭＯＳＦＥＴ９００のセル領域外に設けられる。保護ダイオードを形成するために、セル領域外に多結晶シリコン膜３２を設ける必要がありチップ面積が増加する一要因となる。
【００４４】
実施形態のＭＯＳＦＥＴ１００は、トレンチゲート電極２４ａ上に保護ダイオード形成のための多結晶シリコン膜３２が設けられる。トレンチ５０上に多結晶シリコン膜３２の少なくとも一部が設けられる。多結晶シリコン膜３２の少なくとも一部は、ＭＯＳＦＥＴ１００のセル領域内に設けられる。
【００４５】
したがって、保護ダイオードを形成するために要する面積が削減できる。よって、ＭＯＳＦＥＴ１００のチップ面積を縮小することが可能となる。
【００４６】
実施形態において、例えば、ゲート電極２４がｎ型の多結晶シリコンである場合、多結晶シリコン膜３２のｎ型領域３２ａ、３２ｃ、３２ｅのｎ型不純物の濃度が、ゲート電極２４のｎ型不純物の濃度よりも低いことが望ましい。また、例えば、ゲート電極２４がｐ型の多結晶シリコンである場合、多結晶シリコン膜３２のｐ型領域３２ｂ、３２ｄのｐ型不純物の濃度が、ゲート電極２４のｐ型不純物の濃度よりも低いことが望ましい。
【００４７】
多結晶シリコン膜３２の、不純物濃度を低くすることにより、保護ダイオードの耐圧が向上する。
【００４８】
また、引出ゲート電極２４ｂの膜厚（図１中の“ｄ１”）が、多結晶シリコン膜３２の膜厚（図１中の“ｄ２”）よりも薄いことが望ましい。言い換えれば、多結晶シリコン膜３２の膜厚が、引出ゲート電極２４ｂの膜厚よりも厚いことが望ましい。
【００４９】
多結晶シリコン膜３２の膜厚を厚くすることで、保護ダイオードのｐｎ接合の面積が増大し、ＥＳＤ耐量が向上する。或いは、ＥＳＤ耐量を低下させずに、保護ダイオードの平面的な面積を縮小することが可能である。
【００５０】
また、ＭＯＳＦＥＴ１００の表面段差を緩和する観点からは、多結晶シリコン膜３２の膜厚をゲート電極２４よりも薄くすることが望ましい。
【００５１】
ＭＯＳＦＥＴ１００では、多結晶シリコン膜３２をゲート電極２４とは、別のプロセスステップにより形成する。したがって、多結晶シリコン膜３２の不純物濃度や膜厚等の特性を最適化することが容易となる。
【００５２】
以上、実施形態によれば、ＭＯＳＦＥＴ１００のチップ面積を縮小することが可能となる。
【００５３】
実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
【００５４】
また、ｎチャネル型のＭＯＳＦＥＴにかえて、ｐチャネル型のＭＯＳＦＥＴを適用することも可能である。
【００５５】
また、実施形態では、トレンチ型のＭＯＳＦＥＴを例に説明したが、プレーナ型のＭＯＳＦＥＴに本発明を適用することが可能である。また、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用することも可能である。
【００５６】
また、実施形態では、半導体材料としてシリコンを例に説明したが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等、その他の半導体材料を用いることも可能である。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１０      シリコン層（半導体層）
２２      ゲート絶縁膜
２４      ゲート電極
２４ａ    トレンチゲート電極（第１の部分）
２４ｂ    引出ゲート電極（第２の部分）
３０      第１の層間絶縁膜
３２      半導体膜
３２ａ    ｎ型領域（第１の領域）
３２ｂ    ｐ型領域（第２の領域）
３２ｅ    ｎ型領域（第３の領域）
３４      第２の層間絶縁膜
３６      ソース電極パッド（第１の電極）
３８      ゲート電極パッド（第２の電極）
４０      ドレイン電極（第３の電極）
１００    ＭＯＳＦＥＴ（半導体装置）
【図１】
0006441191.tif 000002
【図２】
0006441191.tif 000003
【図３】
0006441191.tif 000004
【図４】
0006441191.tif 000005