(57)【特許請求の範囲】
【請求項１】
上面中央部に半導体素子が搭載される搭載部を有し、
該搭載部の外周部に、電源用の複数の半導体素子接続パッドと、接地用の複数の半導体素子接続パッドと、信号用の複数の半導体素子接続パッドとが前記搭載部の外周辺に沿って並ぶ複数の列を成して混在するセグメント領域が配置されており、
前記複数の列における最内側列と最外側列とが前記接地用の半導体素子接続パッドであり、
前記複数の列における前記最内側列と最外側列との間の列の少なくとも一つが前記電源用の半導体素子接続パッドであり、
前記セグメント領域の下方に、前記電源用の半導体素子接続パッドにビア導体を介して接続された電源用のランドパターンと、前記信号用の半導体素子接続パッドにビア導体を介して接続されて前記搭載部の外側に延在する信号配線パターンと、前記接地用の半導体素子接続パッドがビア導体を介して接続されて前記搭載部の外側まで延在する接地プレーンとを有する第１の下層導体層が配置されており、
前記第１の下層導体層の下方に、前記電源用のランドパターンにビア導体を介して接続された電源プレーンを有する第２の下層導体層が配置されて成る配線基板であって、
前記電源用のランドパターンは、前記各セグメント領域の前記外周辺側を除く外周部に対応した位置に帯状に連なる部分を有し、該部分と前記電源プレーンとが両者の間を垂直に結ぶ複数のビア導体を介して接続されていることを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
従来、半導体素子を搭載するための配線基板は、絶縁層と導体層とを交互に複数積層した多層構造をしている。配線基板の上面中央部には、半導体素子を搭載するための搭載部が形成されている。多層構造の上面と下面には、導体層の一部が露出しており、さらにその上にソルダーレジスト層が被着されている。搭載部には、半導体素子の電極とフリップチップ接続される多数の半導体素子接続パッドが格子状の並びに配列されている。配線基板の下面は、その略全面が外部と接続するための外部接続面となっている。この下面には、外部の電気回路基板と接続するための多数の外部接続パッドが格子状の並びに配列されている。半導体素子接続パッドには、信号用と接地用と電源用とがある。同様に外部接続パッドにも信号用と接地用と電源用とがある。これらの半導体素子接続パッドと外部接続パッドとは、それぞれ対応するもの同士が内部の導体層を介して電気的に接続されている。
【０００３】
搭載部の中央部には、主として電源用と接地用の半導体素子接続パッドが配置される。搭載部の外周部には、信号用と接地用と電源用の半導体素子接続パッドが混在して配置される。搭載部の外周部に配置された信号用と接地用と電源用の半導体素子接続パッドは、それぞれ複数個ずつが所定の位置関係で配置された小グループのパッド群を形成している。ここでは、このパッド群が形成された個々の領域をセグメント領域と呼ぶ。
【０００４】
図２に、配線基板の上面図を示す。セグメント領域Ｂは、配線基板の搭載部Ａの外周部の一角を占めている。このようなセグメント領域Ｂが搭載部Ａの外周部に多数存在する。セグメント領域Ｂにおける信号用と接地用と電源用の半導体素子接続パッドＳ，Ｇ，Ｐの配置の例を示す。なお、Ｓが信号用の半導体素子接続パッド、Ｇが接地用の半導体素子接続パッド、Ｐが電源用の半導体素子接続パッドを表している。この例では、セグメント領域Ｂにおける半導体素子接続パッドＳ，Ｇ，Ｐは、搭載部Ａの外周辺に沿った５つの列Ｌ１〜Ｌ５により構成されている。セグメント領域Ｂにおける最外側列Ｌ１と最内側列Ｌ５には、接地用の半導体素子接続パッドＧが配列されている。真中の列Ｌ３には、電源用の半導体素子接続パッドＰが配列されている。Ｌ１とＬ３との間の列Ｌ２およびＬ３とＬ５との間の列Ｌ４には、その中央部に信号用の半導体素子接続パッドＳが配置され、その両端に接地用または電源用の半導体素子接続パッドＧ，Ｐが配置されている。
【０００５】
これらの半導体素子接続パッドＳ，Ｇ，Ｐは、最上層の導体層の一部をソルダーレジスト層に設けた円形の開口から露出させることにより形成されている。ここで、図３（ａ）〜（ｄ）に、従来の配線基板のセグメント領域Ｂ近傍における最上層の導体層１１およびその下層の導体層１２〜１４を示す。なお、図３（ａ）においては、上層のソルダーレジスト層の開口を破線の円で示す。また図３（ｂ）〜（ｄ）においては、上層の導体層と接続されるビア導体の位置を破線の円で示し、これらの円内の符号Ｇは接地用、符号Ｐは接地用、符号Ｓは信号用のビア導体を表している。
【０００６】
図３（ａ）に示すように、最上層の導体層１１は、信号用の半導体素子接続パッドＳを個々に形成する信号パターン１１ａと、列Ｌ１および列Ｌ２の接地用の半導体素子接続パッドＧを一つに繋ぐとともに搭載部Ａの外側に延在する接地パターン１１ｂと、列Ｌ５および列Ｌ４の接地用の半導体素子接続パッドＧを一つに繋ぐ接地用パターン１１ｃと、列Ｌ３および列Ｌ４の電源用の半導体素子接続パッドＰを一つに繋ぐ電源パターン１１ｄとを有している。
【０００７】
図３（ｂ）に示すように、その下層の導体層１２は、信号用の半導体素子接続パッドＳの下から搭載部Ａの外側に延在する帯状の信号配線パターン１２ａと、信号配線パターン１２ａに隣接して搭載部Ａの外側に延在する接地パターン１２ｂと、上層の接地パターン１１ｃと同様の位置に形成された接地パターン１２ｃと、一部の電源用の半導体素子接続パッドＰの下に、信号配線パターン１２ａにより分断されるように配置された電源用のランドパターン１２ｄとを有している。信号配線パターン１２ａは、上層の信号パターン１１ａにそれぞれ１個ずつのビア導体を介して接続されている。接地パターン１２ｂおよび１２ｃは、上層の接地パターン１１ｂおよび１１ｃにそれぞれ複数個ずつのビア導体を介して接続されている。電源用のランドパターン１２ｄは、上層の電源パターン１１ｄに複数個のビア導体を介して接続されている。
【０００８】
図３（ｃ）に示すように、その下層の導体層１３は、ベタ状の接地プレーン１３ａと、電源用のランドパターン１３ｂとを有している。接地プレーン１３ａは、上層の接地パターン１２ｂ、１２ｃに複数のビア導体を介して接続されている。電源用のランドパターン１３ｂは、上層のランドパターン１２ｄに複数のビア導体を介して接続されている。
【０００９】
図３（ｄ）に示すように、その下層の導体層１４は、電源プレーン１４ａと接地用のランドパターン１４ｂとを有している。電源プレーン１４ａは、複数のビア導体を介して上層のランドパターン１３ｂに接続されている。これにより、電源用の半導体素子接続パッドＰと電源プレーン１４ａとが電源用のランドパターン１２ｄ，１３ｂを介して互いに電気的に接続されることとなる。
【００１０】
しかしながら、このような従来の配線基板においては、セグメント領域Ｂの電源用の半導体素子接続パッドＰを形成する電源パターン１１ｄにビア導体を介して接続される下層の導体層１２の電源用のランドパターン１２ｄは、信号配線パターン１２ａにより分断されており、その面積が小さいものとなる。したがって、電源用のランドパターン１２ｄおよび１３ｂを間に挟んでビア導体を介して互いに接続される電源用の半導体素子接続パッドと電源プレーン１４ａとの間の電流経路のインダクタンスが高いものとなり、その結果、各セグメント領域Ｂにおいて十分な電源供給ができずに、搭載する半導体素子の能力を十分に発揮させることが困難であるという問題点があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０００−３１３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする課題は、セグメント領域における電源供給経路のインダクタンスを低いものとすることにより、搭載する半導体素子の能力を十分に発揮させることができる配線基板を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の配線基板は、
上面中央部に半導体素子が搭載される搭載部を有し、
該搭載部の外周部に、電源用の複数の半導体素子接続パッドと、接地用の複数の半導体素子接続パッドと、信号用の複数の半導体素子接続パッドとが前記搭載部の外周辺に沿って並ぶ複数の列を成して混在するセグメント領域が配置されており、
前記複数の列における最内側列と最外側列とが前記接地用の半導体素子接続パッドであり、
前記複数の列における前記最内側列と最外側列との間の列の少なくとも一つが前記電源用の半導体素子接続パッドであり、
前記セグメント領域の下方に、前記電源用の半導体素子接続パッドにビア導体を介して接続された電源用のランドパターンと、前記信号用の半導体素子接続パッドにビア導体を介して接続されて前記搭載部の外側に延在する信号配線パターンと、前記接地用の半導体素子接続パッドにビア導体を介して接続されて前記搭載部の外側まで延在する接地プレーンとを有する第１の下層導体層が配置されており、
前記第１の下層導体層の下方に、前記電源用のランドパターンにビア導体を介して接続された電源プレーンを有する第２の下層導体層が配置されて成る配線基板であって、
前記電源用のランドパターンは、前記各セグメント領域の前記外周辺側を除く外周部に対応した位置に帯状に連なる部分を有し、該部分と前記電源プレーンとが両者の間を垂直に結ぶ複数のビア導体を介して接続されていることを特徴とするものである。
【発明の効果】
【００１４】
本発明の配線基板によれば、電源用の半導体素子接続パッドにビア導体を介して接続されてセグメント領域の下方に配置された電源用のランドパターンは、セグメント領域における搭載部の外周辺側を除く外周部に対応した位置に帯状に連なる部分を有することから、この部分とその下方に配置された電源プレーンとの間を垂直に結ぶ多数の密接したビア導体により接続することができる。これにより、電源用の半導体素子接続パッドと電源プレーンとの間の電源供給経路のインダクタンスを低いものとすることができる。したがって、搭載する半導体素子にセグメント領域から十分な電源を供給することができる。その結果、搭載する半導体素子の能力を十分に発揮させることができる。
【図面の簡単な説明】
【００１５】
【図１】図１（ａ）〜（ｄ）は、本発明の配線基板を説明するための導体層毎の要部平面図である。
【図２】図２は、配線基板のセグメント領域における半導体素子接続パッドの配置例を示す要部平面図である。
【図３】図３（ａ）〜（ｄ）は、従来の配線基板を説明するための導体層毎の要部平面図である。
【発明を実施するための形態】
【００１６】
次に、本発明の配線基板の実施形態の一例を添付の図に基づき説明する。本例の配線基板は、従来の配線基板と同様に、絶縁層と導体層とを交互に複数積層した多層構造をしている。多層構造の上面と下面には、導体層の一部が露出しており、さらにその上にソルダーレジスト層が被着されている。絶縁層は、ガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させたガラスクロス入りの樹脂系絶縁材料やエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素粉末等の無機絶縁フィラーを分散させたガラスクロス無しの樹脂系絶縁材料から成る。導体層は、銅箔や銅めっきから成る。ソルダーレジスト層は、エポキシ樹脂等の熱硬化性樹脂に無機絶縁フィラーを分散させたガラスクロス無しの樹脂系絶縁材料から成る。
【００１７】
配線基板の上面中央部には、半導体素子を搭載するための搭載部が形成されている。搭載部には、半導体素子の電極とフリップチップ接続される多数の半導体素子接続パッドが格子状の並びに配列されている。半導体素子接続パッドは、最上層の導体層の一部をソルダーレジスト層から部分的に露出させることにより形成されている。配線基板の下面は、その略全面が外部と接続するための外部接続面となっている。この下面には、外部の電気回路基板と接続するための多数の外部接続パッドが格子状の並びに配列されている。外部接続パッドは、最下層の導体層の一部をソルダーレジスト層から部分的に露出させることにより形成されている。半導体素子接続パッドには、信号用と接地用と電源用とがある。同様に外部接続パッドにも信号用と接地用と電源用とがある。これらの半導体素子接続パッドと外部接続パッドとは、それぞれ対応するもの同士が内部の導体層を介して電気的に接続されている。上下の導体層同士は、ビア導体により接続されている。
【００１８】
搭載部の中央部には、主として電源用と接地用の半導体素子接続パッドが配置される。搭載部の外周部には、信号用と接地用と電源用の半導体素子接続パッドが混在して配置される。搭載部の外周部に配置された信号用と接地用と電源用の半導体素子接続パッドは、それぞれ複数個ずつが所定の位置関係で配置された小グループのパッド群を形成している。ここでは、このパッド群が形成された個々の領域をセグメント領域と呼ぶ。
【００１９】
図２に示すように、本例の配線基板のセグメント領域Ｂにおける半導体素子接続パッドは、従来の配線基板と同様に配置されている。具体的には、セグメント領域Ｂにおける半導体素子接続パッドＳ，Ｇ，Ｐは、搭載部Ａの外周辺に沿った５つの列Ｌ１〜Ｌ５により構成されている。セグメント領域Ｂにおける最外側列Ｌ１と最内側列Ｌ５には、接地用の半導体素子接続パッドＧが配列されている。真中の列Ｌ３には、電源用の半導体素子接続パッドＰが配列されている。Ｌ１とＬ３との間の列Ｌ２およびＬ３とＬ５との間の列Ｌ４には、その中央部に信号用の半導体素子接続パッドＳが配置され、その両端に接地用または電源用の半導体素子接続パッドＧ，Ｐが配置されている。
【００２０】
これらの半導体素子接続パッドＳ，Ｇ，Ｐは、最上層の導体層の一部をソルダーレジスト層に設けた円形の開口から露出させることにより形成されている。ここで、図１（ａ）〜（ｄ）に、本例の配線基板のセグメント領域Ｂにおける最上層の導体層１およびその下層の導体層２〜４を示す。なお、図１（ａ）においては、上層のソルダーレジスト層の開口を破線の円で示す。また図１（ｂ）〜（ｄ）においては、上層の導体層と接続されるビア導体の位置を破線の円で示し、これらの円内の符号Ｇは接地用、符号Ｐは接地用、符号Ｓは信号用のビア導体を表している。
【００２１】
図１（ａ）に示すように、最上層の導体層１は、信号用の半導体素子接続パッドＳを個々に形成する信号パターン１ａと、列Ｌ１および列Ｌ２の接地用の半導体素子接続パッドＧを一つに繋ぐとともに搭載部Ａの外側に延在する接地パターン１ｂと、列Ｌ５および列Ｌ４の接地用の半導体素子接続パッドＧを一つに繋ぐ接地用パターン１ｃと、列Ｌ３および列Ｌ４の電源用の半導体素子接続パッドＰを一つに繋ぐ電源パターン１ｄとを有している。
【００２２】
図１（ｂ）に示すように、その下層の導体層２は、信号用の半導体素子接続パッドＳの下から搭載部Ａの外側に延在する帯状の信号配線パターン２ａと、信号配線パターン２Ｓに隣接して搭載部Ａの外側に延在する接地パターン２ｂと、Ｌ５列の一部の接地用の半導体素子接続パッドＧの下方に位置する接地用ランドパターン２ｃと、一部の電源用の半導体素子接続パッドＰの下からセグメント領域Ｂにおける搭載部Ａの外周辺側を除く外周部に対応した位置に信号配線パターン２ａを迂回するように帯状に連なって配置された電源用のランドパターン２ｄを有している。信号配線パターン２ａは、上層の信号パターン１ａにそれぞれ１個ずつのビア導体を介して接続されている。接地パターン２ｂおよび接地用ランドパターン２ｃは、上層の接地パターン１ｂおよび１ｃにそれぞれ複数個ずつのビア導体を介して接続されている。電源用のランドパターン２ｄは、上層の電源パターン１１ｄに複数個のビア導体を介して接続されている。
【００２３】
図１（ｃ）に示すように、その下層の導体層３は、ベタ状の接地プレーン３ａと、多数の電源用のランドパターン３ｂとを有している。電源用のランドパターン３ｂは、上層の電源用のランドパターン２ｄの直下に多数が密接して並んで配置されている。接地プレーン３ａは、上層の接地パターン２ｂ、２ｃに複数のビア導体を介して接続されている。電源用のランドパターン３ｂは、上層の電源用のランドパターン２ｄにそれぞれ１個ずつのビア導体を介して接続されている。
【００２４】
図１（ｄ）に示すように、その下層の導体層４は、電源プレーン４ａと接地用のランドパターン４ｂとを有している。電源プレーン４ａは、複数のビア導体を介して上層のランドパターン３ｂに接続されている。そして、本例の配線基板によれば、電源用の半導体素子接続パッドＰにビア導体を介して接続されてセグメント領域Ｂの下方に配置された電源用のランドパターン２ｄは、セグメント領域Ｂにおける搭載部Ａの外周辺側を除く外周部に対応した位置に帯状に連なる部分を有することから、この部分とその下方に配置された電源プレーン４ａとを両者の間を垂直に結ぶ多数の密接したビア導体を介して接続することができる。これにより、電源用の半導体素子接続パッドＰと電源プレーン４ａとの間の電源供給経路のインダクタンスを低いものとすることができる。したがって、搭載する半導体素子にセグメント領域Ｂから十分な電源を供給することができる。その結果、搭載する半導体素子の能力を十分に発揮させることができる。
【符号の説明】
【００２５】
Ａ・・・搭載部
Ｂ・・・セグメント領域
Ｇ・・・接地用の半導体素子接続パッド
Ｐ・・・電源用の半導体素子接続パッド
Ｓ・・・信号用の半導体素子接続パッド
２・・・第１の下層導体
２ａ・・・信号配線パターン
２ｂ・・・接地プレーン
２ｄ・・・電源用のランドパターン
４・・・第２の下層導体
４ａ・・・電源プレーン
【図１】
0006272173.tif 000002
【図２】
0006272173.tif 000003
【図３】
0006272173.tif 000004