(57)【特許請求の範囲】
【請求項１】
第１の端子（２；１２）と、ゲートトレンチ（３；１３）と、第２の端子（５；１５）と、前記ゲートトレンチ（３；１３）と前記第２の端子（５；１５）との間に垂直方向に配置されたエピタキシャル層（４；１４）とを有するＳｉＣトレンチトランジスタ（１；１０）において、
水平方向に延在する補償層（６；１６）が、前記エピタキシャル層（４；１４）内に設けられており、
前記補償層（６；１６）は、前記エピタキシャル層（４；１４）のドーピングに対して反対の導電型の有効なドーピングがなされており、
前記補償層（６）は、ｐ型ドーピングされた領域（６ｂ）とｎ型ドーピングされた領域（６ａ）との交互のパターンを、前記補償層（６）の相互に交差する二つの水平方向において有しており、
前記交互のパターンは、チェス盤状のパターンである、
ことを特徴とする、ＳｉＣトレンチトランジスタ（１；１０）。
【請求項２】
前記ＳｉＣトレンチトランジスタ（１；１０）はＳｉＣトレンチＭＯＳＦＥＴ（１）であり、前記第１の端子はソース端子（２）であり、前記第２の端子はドレイン構造体（５）であり、前記エピタキシャル層はドリフト領域（４）である、請求項１に記載のＳｉＣトレンチトランジスタ（１；１０）。
【請求項３】
前記補償層（６）の前記ｎ型ドーピングされた領域（６ａ）は、前記ドリフト領域（４）の導電型によってドーピングされた貫通部（６ａ）を形成している、請求項２に記載のＳｉＣトレンチトランジスタ（１；１０）。
【請求項４】
前記ＳｉＣトレンチトランジスタ（１；１０）はＳｉＣトレンチＩＧＢＴ（１０）であり、前記第１の端子はカソード端子（１２）であり、前記第２の端子はアノード端子（１５）であり、前記エピタキシャル層はベース領域（１４）である、請求項１に記載のＳｉＣトレンチトランジスタ（１；１０）。
【請求項５】
前記補償層（１６）は、前記ゲートトレンチ（１３）に対して、前記ドリフト領域（４；１４）の厚さの最大２５％の間隔を有する、請求項２又は３に記載のＳｉＣトレンチトランジスタ（１；１０）。
【請求項６】
ＳｉＣトレンチトランジスタ（１；１０）の製造方法であって、
・前記ＳｉＣトレンチトランジスタ（１；１０）の一方の端子（５；１５）上にエピタキシャル層（４；１４）を設けるステップと、
・前記エピタキシャル層（４；１４）のドーピングに対して反対の導電型の有効なドーピングがなされた、水平方向に延在する補償層（６；１６）を前記エピタキシャル層（４；１４）内に埋め込むステップと、
・前記ＳｉＣトレンチトランジスタ（１；１０）の他方の端子（２；１２）とゲートトレンチ（３；１３）とを、前記補償層（６；１６）の上方に設けるステップとを有しており、
前記補償層（６）は、ｐ型ドーピングされた領域（６ｂ）とｎ型ドーピングされた領域（６ａ）との交互のパターンを、前記補償層（６）の相互に交差する二つの水平方向において有しており、
前記交互のパターンは、チェス盤状のパターンである、
ことを特徴とする、ＳｉＣトレンチトランジスタ（１；１０）の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣトレンチトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来技術
シリコン（Ｓｉ）をベースにしたパワー半導体は、最近では、幾つかの用途において、自身の物理的な限界の領域に達している。シリコンカーバイド（ＳｉＣ）等の化合物半導体材料が救済策となる。
【０００３】
ＳｉＣベースの素子の場合には、シリコンから成る比肩可能な素子と比較して、ゲート酸化物は基本的に、伝導帯において、より少ないバンドオフセットを有している。従って、トンネル電流による劣化が、比較的低いゲート電界強度において既に発生する。ＳｉＣトランジスタの場合、特に、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）の場合には、ゲート酸化物における合理的な電界強度は、３ＭＶ／ｃｍである。このような限界値の遵守は、特に逆方向動作時に重大であり、特にトレンチデバイスにおいては、設計上の措置を必要とする。
【０００４】
現在の科学又は技術の水準は、２０１１年から使用されているＲｏｈｍ社のダブルトレンチＳｉＣデバイスの構想である。この構想では、０．７９ｍＯｈｍ＊ｃｍ２で、６００Ｖの電圧クラスにおけるオン抵抗率Ｒｏｎについての最適値に達する。
【０００５】
ゲート酸化物での電界強度は、例えば、深いｐ型埋込を伴うダブルトレンチを挿入することによって低減される。ここで、この比較的深い位置にあるｐ型領域は、元来のトレンチＭＯＳＦＥＴ構造体をシールドするＪＦＥＴ（接合型電界効果トランジスタ）である。
【０００６】
ゲート酸化物での電界強度を同様に、ｐ型ドーピングされた領域（ｐ型バブル構造）をゲート酸化物の下方に挿入することによって、約４ＭＶ／ｃｍまで低減することができる（Ｊ．Ｔａｎ等著「Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ，ＵＭＯＳＦＥＴｓ  ｉｎ  ４Ｈ−ＳｉＣ（ＩＥＥＥ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＬＥＴＴＥＲＳ，ＶＯＬ．１９，ＮＯ．１２，ＤＥＣＥＭＢＥＲ  １９９８）」）。
【０００７】
選択的に、二つの上述した措置（ダブルトレンチとｐ型バブル構造）を組み合わせることができる（出典  ４：Ｓｈｉｎｓｕｋｅ  Ｈａｒａｄａ等著「Ｄｅｔｅｒｍｉｎａｔｉｏｎ  ｏｆ  ｏｐｔｉｍｕｍ  ｓｔｒｕｃｔｕｒｅ  ｏｆ  ４Ｈ−ＳｉＣ  Ｔｒｅｎｃｈ  ＭＯＳＦＥＴ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２０１２  ２４ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ，ｐｐ.２５３ｆｆ）」）。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ゲート酸化物電界強度を低減するためのこれまで既知の措置は、部分的に、制限されてのみ効果的である、又は、顕著な欠点を有する。この欠点は例えば、必要な面積の増大、電気抵抗及び／又はプロセスの複雑さの増大である。特に、「ダブルトレンチ」構造体は、大きな面積を必要とする。その理由は、必要なトレンチ構造体が、トレンチゲートの隣に配置されているからである。これによって、シート抵抗率Ｒｏｎ＊Ａが増大し、集積密度を高めることによる技術の進歩が制限される。必要な面積の増大の他に、ダブルトレンチのＪＦＥＴ作用によって、電流経路における抵抗も部分的に、格段に増大してしまう。
【課題を解決するための手段】
【０００９】
発明の開示
本発明では、第１の端子と、ゲートトレンチと第２の端子との間に垂直に配置されたエピタキシャル層とを有するＳｉＣトレンチトランジスタが提供される。ここでは、水平に延在する補償層が、エピタキシャル層内に設けられている。この補償層は、エピタキシャル層のドーピングと反対の型の有効なドーピングを有する。この補償層によって、必要な面積を増加させることなく、ゲート電界強度を低減することができる。この付加的な層は、垂直な電界概形内に段を生じさせる。ここで、低い方の電界レベルは、ボディと補償層との間に位置し（ゲート近傍領域）、高い方の電界レベルは補償層の下方に位置する（エピタキシャル層又はドリフト領域）。従って、特にシリコンカーバイド（ＳｉＣ）をベースにした素子の場合には、補償される、ゲート酸化物の伝導帯におけるバンドオフセットは少ない。
【００１０】
本発明の核心は、ゲート電界強度を低減させ、垂直に、ＳｉＣトレンチ構造体に挿入されている半導体構造体である。この垂直な組み込みによって、トレンチ構造体は、格段に高い密度でパッケージされ、ドレインとソースとの間のシート抵抗率Ｒｄｓｏｎ＊Ａがこれに相応して低減する。第２に、ゲート領域における電界強度を、ドーピング及び間隔を相応に選択することによって、調整することができる。エピタキシャル層又はドリフト領域からゲート近傍電界領域を分離することによって、チャネル近傍ドリフト領域において、より高いｎ型ドーピングが使用される。ここで、ドリフト領域の電圧受容能力に対する大きい欠点は生じない。ここでの利点は、チャネル近傍領域における、抵抗損の低減である（電流拡張）。
【００１１】
補償層のドーピングの算術平均は、反対の型のドーピングに相当し得る。これによって、補償層のドーピングの多様な設計が可能になる。その理由は、この算術平均が、特定のドーピング値に相当していればよいからである。従って、不規則なドーピングが可能である。
【００１２】
特別な実施形態では、このトランジスタはＳｉＣトレンチＭＯＳＦＥＴであり、第１の端子はソース端子であり、第２の端子はドレイン構造体であり、エピタキシャル層はドリフト領域である。特に、ＭＯＳＦＥＴの場合には、ゲート電界強度の、本発明による整合又は調整が重要である。
【００１３】
補償層は、ドリフト領域のドーピング型を有する貫通部を有し得る。これらの貫通部によって、ＭＯＳＦＥＴに対する電流通過が可能になる。従って、ＭＯＳＦＥＴの機能方法又は機能性は制限されない。これらの貫通部は円形の輪郭を有していても、角形の輪郭を有していてもよく、且つ、規則的な間隔又はパターンで配置されていても、不規則な間隔又はパターンで配置されていてもよい。
【００１４】
有利には、補償層では、補償層の面方向において、ｐ型ドーピングされた領域とｎ型ドーピングされた領域とが交互に配列されている。このような形態は容易に製造され、良好な電流貫通を可能にする、並びに、補償層のドーピングの容易な計算及び実現を可能にし、特に、ドーピングの算術平均の計算及び実行を可能にする。
【００１５】
選択的に、有利には、補償層は、補償層の二つの面方向において、ｐ型ドーピングされた領域とｎ型ドーピングされた領域の交互のパターンを有している。領域のこのような二次元配置は、上述した一次元の配置と比較して、ドーピング及び電流貫通、ひいてはゲート電界強度の、より微細な調整を可能にする。
【００１６】
トランジスタがＳｉＣトレンチＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であり、第１の端子がカソード端子であり、第２の端子がアノード端子であり、エピタキシャル層がベース領域であってもよい。ここで、補償層は、ゲート酸化物における電界強度の低減を可能にする。これは、ＩＧＢＴのための新たな使用領域を開く。
【００１７】
補償層は、ベース領域のドーピングに対して反対の型の、低い、均一なドーピングがなされていてよい。このドーピングは、容易に実現可能である。
【００１８】
有利には、補償層は、ドリフト領域厚さの最大２５％の間隔を、ゲートトレンチに対して有している。この間隔領域が、ゲート酸化物における最適な電界強度を実現することが判明している。
【００１９】
ＳｉＣトレンチトランジスタを製造する本発明に係る方法は、基本的に、以下のステップを有する。即ち、
・エピタキシャル層をＳｉＣトレンチトランジスタの第２の端子上に設けるステップと、
・エピタキシャル層のドーピングに対して反対の型の有効なドーピングがなされた、水平に延在する補償層をエピタキシャル層内に埋め込むステップと、
・第１の端子とゲートトレンチとを、補償層上に設けるステップと、
である。
【００２０】
補償層を本発明に対応して組み込むことによって、有利には、ゲートトレンチ及び／又はエピタキシャル層における電界の概形を制御することが可能になる。従って、トランジスタを正確に、用途に適合するように調整することができる。
【００２１】
本発明の有利な発展形態は従属請求項に記載されており、且つ、明細書で説明される。
【図面の簡単な説明】
【００２２】
【図１】補償層とこれに属する電界の概形とを有するＳｉＣトレンチＭＯＳＦＥＴの概略的な断面図。
【図２】面方向における、補償層の実施例。
【図３】面方向における、補償層の別の実施例。
【図４】他の面方向における、補償層の別の実施例。
【図５】二つの面方向における、補償層の別の実施例。
【図６】補償層とこれに属する電界の概形とを有するＳｉＣトレンチＩＧＢＴの概略的な断面図。
【発明を実施するための形態】
【００２３】
発明の実施形態
本発明の実施例を図面及び以降の明細書に基づいて、より詳細に説明する。
【００２４】
図１は、ソース端子２とゲートトレンチ３とを有するＳＩＣトレンチトランジスタ１の横断面図を示している。ソース端子２及びゲートトレンチ３の下方には、ドリフト領域４の形態のエピタキシャル層が配置されている。ドリフト領域４の下方には、ドレイン端子又はドレイン構造体５が位置している。
【００２５】
ゲート３とドレイン構造体５との間に配置されているドリフト領域４には、補償層６が設けられている。この補償層は、水平方向に延在している。本願に記載されている方向に関する記述、例えば、「下方」、又は、「水平方向」は、図面の抽象的な表示に関する。トランジスタ１が、図１とは異なって配向されるべき場合、この相対的な用語は相応に定義し直されるべきである。また、この方向関係が、ゲートトレンチ３、詳細には、ゲートトレンチ３の主要延在方向（この主要延在方向はここでは、上から下へと延在する）を基準にして規定されてもよい。従って、補償層６は、ゲートトレンチ３に対して垂直に延在する。
【００２６】
ＳＩＣトレンチトランジスタ１の図１に示された例では、ドリフト領域４はｎ型ドーピングされており、補償層６は、効力を有するようにｐ型ドーピングされている。即ち、ドリフト領域４に対して反対の型即ち導電型でドーピングされている。当然ながら、これらのドーピングを、逆に選択してもよい。この有効なドーピングは、例えば、補償層６におけるドーピングの算術平均として、規定され得る。この場合、補償層６の空間的な延在は、例えばｘ方向及びｙ方向の面において、通常は、トランジスタ１のセル又は領域に制限されている。
【００２７】
トランジスタ１の右隣には、ダイヤグラムで、トランジスタ１の垂直方向の延在にわたった電界強度Ｅの値が記入されている。破線で示された第１の曲線７は、補償層を有していない、既知のＳＩＣトレンチトランジスタに対する電界強度概形を示している。ここでは、電界強度の極大値は、ソース領域とドリフト領域４との間のｐｎ移行部の領域に位置している。これは、高いゲート電界強度を生じさせてしまう。これに対して、第２の曲線８は、図示された本発明に係るＳＩＣトレンチトランジスタ１の電界強度概形を示している。見て取れるように、補償層６は、垂直な電界概形内に段を生じさせる。ここで、電界強度の低い方の電界レベルは、ゲート３と補償層６との間に位置する。また、高い方の電界レベルは、補償層６の下方、正確には、補償層６とドリフト領域４との間のｐｎ移行部の領域に位置している。
【００２８】
補償層６の有効なドーピングのレベルを介して、補償層６の垂直方向の配置を介して、即ち、特に、補償層６とゲートトレンチ３との間の間隔を介して、及び／又は、垂直方向における補償層６の厚さを介して、トランジスタ１の電界強度プロファイルを、個々に、各使用目的に適合するように整合させる、又は、調整することができる。
【００２９】
図２には、補償層６の第１の実現形態が示されている。ここでは、補償層は、交互に並んでいるｎ型ドーピングされた領域６ａとｐ型ドーピングされた領域６ｂとから成る。ｎ型ドーピングされた領域６ａは、ここで、トランジスタ１の電流に対する貫通部を形成する。個々の領域の間隔若しくはその幅又はその長さは、空乏層よりも大きく、ドリフト領域長、即ち、ゲート３とドレイン構造体５との間の間隔よりも短い（理想的には、１／１０よりも小さい）。これによって、０．１〜５μｍの典型的な構造体の大きさが得られる。ドーピングされた領域６ａ及び６ｂは、ストリップ状に、ストリップ状のゲートトレンチ３の方向に延在する。即ち、ここでは紙面内へと延在する。
【００３０】
トランジスタ１の順方向動作時の補償層６の電流伝導性に対しては、次のような拘束条件下で、可能な限り高いドーピングレベルが実現されるように努められる。この拘束条件とは、有効なドーピング又は中間のドーピング、即ち、言い換えれば、ｎ型ドーピング濃度とｐ型ドーピング濃度との間の、体積が重み付けされた差が、製造ばらつきを含んで、垂直方向のこの電界強度の概形に相応して遵守される、というものである。
【００３１】
補償層６のｐｎ移行部の構成を、実質的に自由に行うことができる。即ち、順方向特性又は製造手法に関して最適化することができる。補償層６の周期性、即ち、ｎ型ドーピングされた領域６ａとｐ型ドーピングされた領域６ｂとの交互の配列は、ドリフト領域よりも小さく選択されるべきである、又は、ドリフト領域の大きさに選択されるべきである（典型的には、１〜１０μｍ）。
【００３２】
図３には、補償層６を有するＳｉＣトレンチトランジスタ１が示されている。これは、より高い周期性を有している。即ち、層６は、一つのセル当たり、図２と比較して、より多くのｐｎ移行部を有している。ここに示されたゲートストリップデザインでは、補償層６も、ゲート配向に対して平行に、即ち、補償層６の面方向に対して平行に、ストリップデザインを有している。ここでは、有利には、補償層６のｎ型領域６ａは、チャネル領域の下方に配向されている。
【００３３】
図４には、補償層６を有する、ＳｉＣトレンチトランジスタ１の別の例が示されている。ここでも、補償層６は、補償層６の面方向に沿った、ｐ型ドーピングされた領域６ｂとｎ型ドーピングされた領域６ａとの交互配列から成る。図２及び３とは異なって、ここでは、ドーピングされた領域６ａ及び６ｂは、ストリップ状ゲート３の延在に対して横切る方向又は垂直方向に延在している。ドーピングされた領域６ａ及び６ｂを、他の角度で配置してもよい。
【００３４】
図５には、補償層６を有するＳｉＣトレンチトランジスタが示されている。ここでは、ｐ型ドーピングされた領域６ｂとｎ型ドーピングされた領域６ａとの交互のパターンが、補償層６の、二つの面方向に設けられている。このパターンは、ここでは、二次元の周期的な格子である。これは、特に、二次元のＭＯＳデザイン、例えば六角形のセル構造体に適している。チェス盤状のデザインも可能である。ここでも、有利には、補償層６のｎ型領域６ａが、少なくともゲートトレンチ３の長手方向延在に関しては、チャネル領域の下方に配向されている。
【００３５】
図６には、カソード端子１２とゲートトレンチ１３とを有するＳｉＣトレンチＩＧＢＴ１０が示されている。ゲートトレンチ１３及びカソード端子１２の下方には、エピタキシャル層の形態で、ベース領域１４が配置されている。同様に、ベース領域１４の下方には、アノード端子１５が設けられている。ベース領域１４内には、水平方向に延在する補償層１６が設けられており、これによって、ゲート酸化物における電界強度を低減することができる。上述したように、補償層１６は、ベース領域１４のドーピングに対して反対の型の有効なドーピングを有している。ここでの場合、ベース領域１４はｎ型ドーピングされており、補償層１６はｐ型ドーピングされている。ＩＧＢＴでは、単極の貫通流は不必要なので、補償層１６を、低くドーピングされた均一の層として形成することができる。図６において右側に示された電界強度概形は、図１に示された電界強度概形に相応する。曲線１７は、補償層１６が設けられていない、既知のＩＧＢＴのための電界強度概形を示している。ここで、電界強度の値は、ゲート酸化物の領域において最も高い。曲線１８は、補償層１６によって最適化された電界強度概形を示しており、ここでは、ゲート酸化物の領域において、電界強度が格段に低減されている。
【００３６】
トランジスタ１０は、ベース領域１４の下方に、選択的な、強くｎ型ドーピングされた層１９を含む。この層は、電界を制限する又は遮断する。この層１９とアノード１５との間に、ｐ型ドーピングされた層２０が配置されている。この領域においても、補償層１６は、電界強度の概形を変化させる。従って、電界強度概形は、補償層１６を通って、アノード１５の方向にさらに延在している。
【００３７】
ＳｉＣトレンチトランジスタ１、１０の形態の、上記の素子の技術的な実現又は製造は、二つのエピタキシ・ステップにおいて行われる。ここでは、第２の端子（ドレイン５、アノード１５）上に、エピタキシャル層（ドリフト領域４、ベース領域１４）が被着される第１のエピタキシ・ステップの後、補償層６又は１６が埋め込まれる、又は、パターニングされて、埋め込まれる。次に、第２のエピタキシ・ステップ又はその他のステップにおいて、ゲート領域（ボディ、ソース又はカソード）が製造される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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