(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記エミッタ領域と前記ドリフト層の間に挟まれた前記ベース層の表面に配置された複数のゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置された複数のゲート電極（１５ａ、１５ｂ）と、
前記ドリフト層と接触すると共に前記ベース層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第２導電型のコレクタ層（２０）と、
前記ドリフト層と接触すると共に前記ベース層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のカソード層（２１）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２２）と、を有し、
前記ベース層のうち、前記ゲート絶縁膜を挟んで前記ゲート電極と反対側に位置する部分に前記エミッタ領域と前記ドリフト層との間を繋ぐ反転層を形成し、当該反転層を介して前記第１電極と前記第２電極との間に電流を流す半導体スイッチング素子（２）を備えていると共に、
前記ベース層と前記ドリフト層とによるＰＮ接合を有し、前記第１電極と前記第２電極との間に電流を流すフリーホイールダイオード素子（３）を備えている半導体装置において、
前記複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが異なるゲート端子（Ｇ１、Ｇ２）に接続されることによって独立したゲート駆動電圧が印加されるようになっており、
前記一部のゲート電極および前記残部のゲート電極にゲート駆動電圧が印加された際、前記ベース層のうちの前記一部のゲート電極および前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記エミッタ領域と前記ドリフト層とを繋ぐ反転層が形成される前記ゲート駆動電圧を第１電圧、前記ベース層のうちの前記一部のゲート電極および前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記エミッタ領域と前記ドリフト層とを繋ぐ反転層が形成されない前記ゲート駆動電圧を第２電圧としたとき、
前記半導体基板に流れる電流に基づいて前記半導体スイッチング素子の作動か前記フリーホイールダイオード素子の作動かを判定できない際、
前記一部のゲート電極には前記第１電圧が印加され、前記残部のゲート電極には前記第２電圧が印加されることを特徴とする半導体装置。
【請求項２】
第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部であって、前記ベース層を挟んで前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記エミッタ領域と前記ドリフト層の間に挟まれた前記ベース層の表面に配置された複数のゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置された複数のゲート電極（１５ａ、１５ｂ）と、
前記ドリフト層と接触すると共に前記ベース層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第２導電型のコレクタ層（２０）と、
前記ドリフト層と接触すると共に前記ベース層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のカソード層（２１）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（１９）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（２２）と、を有し、
前記ベース層のうち、前記ゲート絶縁膜を挟んで前記ゲート電極と反対側に位置する部分に前記エミッタ領域と前記ドリフト層との間を繋ぐ反転層を形成し、当該反転層を介して前記第１電極と前記第２電極との間に電流を流す半導体スイッチング素子（２）を備えていると共に、
前記ベース層と前記ドリフト層とによるＰＮ接合を有し、前記第１電極と前記第２電極との間に電流を流すフリーホイールダイオード素子（３）を備えている半導体装置において、
前記複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが異なるゲート端子（Ｇ１、Ｇ２）に接続されることによって独立したゲート駆動電圧が印加されるようになっており、
前記一部のゲート電極を有する絶縁ゲート構造の閾値電圧と前記残部のゲート電極を有する絶縁ゲート構造の閾値電圧とが異なっており、
前記一部のゲート電極および前記残部のゲート電極にゲート駆動電圧が印加された際、前記ベース層のうちの前記一部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記エミッタ領域と前記ドリフト層とを繋ぐ反転層が形成されると共に、前記ベース層のうちの前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記ドリフト層側から前記エミッタ領域に向かう途中位置まで反転層が形成される前記ゲート駆動電圧を第１電圧、前記ベース層のうちの前記一部のゲート電極および前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記エミッタ領域と前記ドリフト層とを繋ぐ反転層が形成されない前記ゲート駆動電圧を第２電圧としたとき、
前記半導体基板に流れる電流に基づいて前記半導体スイッチング素子の作動か前記フリーホイールダイオード素子の作動かを判定できない際、
前記一部のゲート電極には前記第１電圧が印加され、前記残部のゲート電極には、前記第１電圧または前記第２電圧のいずれか一方が印加されることを特徴とする半導体装置。
【請求項３】
前記半導体基板に流れる電流に基づいて前記半導体スイッチング素子の作動か前記フリーホイールダイオード素子の作動かを判定できない際、
前記残部のゲート電極には、前記一部のゲート電極に印加されるゲート駆動電圧が前記第１電圧から第２電圧に切り替わる所定期間前から、前記ベース層に前記反転層が形成される電圧の極性と反対の極性となる電圧が印加されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板に流れる電流に基づいて前記半導体スイッチング素子の作動か前記フリーホイールダイオード素子の作動かを判定できない際、
前記残部のゲート電極には、前記一部のゲート電極に印加されるゲート駆動電圧が前記第１電圧から第２電圧に切り替わった後、前記フリーホイールダイオード素子として作動していた際にリカバリ電流が流れ始める前に前記第１電圧が印加されることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体基板に流れる電流に基づいて前記半導体スイッチング素子の作動であると判定した際、
前記残部のゲート電極には、前記一部のゲート電極に印加されるゲート駆動電圧が前記第１電圧から第２電圧に切り替わる所定期間前から、前記ベース層に前記反転層が形成される電圧の極性と反対の極性となる電圧が印加されることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体基板に流れる電流に基づいて前記フリーホイールダイオード素子の作動であると判定した際、
前記一部のゲート電極および残部のゲート電極の少なくともいずれか一方には、リカバリ電流が流れ始める前に前記第１電圧が印加されることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する半導体スイッチング素子とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、絶縁ゲート構造を有する半導体スイッチング素子とＦＷＤ素子とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表面側にＰ型のベース層が形成され、半導体基板の裏面側にＰ＋型のコレクタ層およびＮ＋型のカソード層が形成されている。そして、ベース層を貫通してドリフト層に達する複数のトレンチが形成され、トレンチ内には、ゲート絶縁膜を介してゲート電極が埋め込まれている。また、ベース層の表層部には、トレンチと接するようにＮ＋型のエミッタ領域が形成されている。さらに、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される第１電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される第２電極が形成されている。以上のようにして、半導体基板に半導体スイッチング素子が形成されている。
【０００４】
また、このような構成とされていることにより、半導体基板には、Ｎ型のドリフト層およびカソード層とＰ型のベース層とによってＰＮ接合を有するＦＷＤ素子が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記半導体装置を複数用いてインバータ装置やコンバータ装置等の電力変換装置を構成することがある。この場合、通常、各半導体装置のゲート電極には、マイコン等で生成されたＰＷＭ信号に基づいたゲート駆動電圧が印加されるが、ＰＷＭ信号の波形をそのまま用いたゲート駆動電圧では導通損失が大きくなる場合がある。
【０００７】
本発明は上記点に鑑みて、導通損失を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１および２に記載の発明では、第１導電型のドリフト層（１１）を構成する半導体基板（１０）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部であって、ベース層を挟んでドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（１６）と、エミッタ領域とドリフト層の間に挟まれたベース層の表面に配置された複数のゲート絶縁膜（１４）と、ゲート絶縁膜上に配置された複数のゲート電極（１５ａ、１５ｂ）と、ドリフト層と接触すると共にベース層から離間して形成され、ドリフト層よりも高不純物濃度とされた第２導電型のコレクタ層（２０）と、ドリフト層と接触すると共にベース層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のカソード層（２１）と、ベース層およびエミッタ領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２２）と、を有し、ベース層のうち、ゲート絶縁膜を挟んでゲート電極と反対側に位置する部分にエミッタ領域とドリフト層との間を繋ぐ反転層を形成し、当該反転層を介して第１電極と第２電極との間に電流を流す半導体スイッチング素子（２）を備えていると共に、ベース層とドリフト層とによるＰＮ接合を有し、第１電極と第２電極との間に電流を流すＦＷＤ素子（３）を備えている半導体装置において、以下の点を特徴としている。
【０００９】
すなわち、請求項１に記載の発明では、複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが異なるゲート端子（Ｇ１、Ｇ２）に接続されることによって独立したゲート駆動電圧が印加されるようになっており、一部のゲート電極および残部のゲート電極にゲート駆動電圧が印加された際、ベース層のうちの一部のゲート電極および残部のゲート電極が配置されるゲート絶縁膜と接する部分にエミッタ領域とドリフト層とを繋ぐ反転層が形成されるゲート駆動電圧を第１電圧、ベース層のうちの一部のゲート電極および残部のゲート電極が配置されるゲート絶縁膜と接する部分にエミッタ領域とドリフト層とを繋ぐ反転層が形成されないゲート駆動電圧を第２電圧としたとき、半導体基板に流れる電流に基づいて半導体スイッチング素子の作動かＦＷＤ素子の作動かを判定できない際、一部のゲート電極には第１電圧が印加され、残部のゲート電極には第２電圧が印加されることを特徴としている。
【００１０】
これによれば、半導体装置の作動が不明である場合、一部のゲート電極に第１電圧が印加されることによって当該一部のゲート電極が配置されるゲート絶縁膜と接する部分に反転層が形成される。また、残部のゲート電極に第２電圧が印加されることによって当該残部のゲート電極が配置されるゲート絶縁膜と接する部分に、エミッタ領域とドリフト層とを繋ぐ反転層が形成されない。このため、半導体装置が半導体スイッチング素子として作動している場合には、一部のゲート電極が配置されるゲート絶縁膜に沿って形成される反転層によって半導体スイッチング素子の導通損失を低減でき、ＦＷＤ素子として作動している場合には残部のゲート電極が配置されるゲート絶縁膜の近傍に反転層が形成されないため、ＦＷＤ素子における導通損失を低減できる。
【００１１】
また、請求項２に記載の発明では、複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが異なるゲート端子（Ｇ１、Ｇ２）に接続されることによって独立したゲート駆動電圧が印加されるようになっており、一部のゲート電極を有する絶縁ゲート構造の閾値電圧と残部のゲート電極を有する絶縁ゲート構造の閾値電圧とが異なっており、一部のゲート電極および残部のゲート電極にゲート駆動電圧が印加された際、ベース層のうちの一部のゲート電極が配置されるゲート絶縁膜と接する部分にエミッタ領域とドリフト層とを繋ぐ反転層が形成されると共に、ベース層のうちの残部のゲート電極が配置されるゲート絶縁膜と接する部分にドリフト層側からエミッタ領域に向かう途中位置まで反転層が形成されるゲート駆動電圧を第１電圧、ベース層のうちの一部のゲート電極および残部のゲート電極が配置されるゲート絶縁膜と接する部分にエミッタ領域とドリフト層とを繋ぐ反転層が形成されないゲート駆動電圧を第２電圧としたとき、半導体基板に流れる電流に基づいて半導体スイッチング素子の作動かＦＷＤ素子の作動かを判定できない際、一部のゲート電極には第１電圧が印加され、残部のゲート電極には、第１電圧または第２電圧のいずれか一方が印加されることを特徴としている。
【００１２】
これによれば、請求項１に記載の発明と同様に、一部のゲート電極に第１電圧が印加されることによって当該一部のゲート電極が配置されるゲート絶縁膜と接する部分に反転層が形成されると共に、残部のゲート電極に第２電圧が印加されることによって当該残部のゲート電極が配置されるゲート絶縁膜と接する部分に反転層が形成されない。このため、半導体装置が半導体スイッチング素子として作動している場合には、一部のゲート電極が配置されるゲート絶縁膜に沿って形成される反転層によって半導体スイッチング素子の導通損失を低減でき、ＦＷＤ素子として作動している場合には残部のゲート電極が配置されるゲート絶縁膜の近傍に反転層が形成されないため、ＦＷＤ素子の導通損失を低減できる。また、残部のゲート電極に第１電圧が印加された場合、当該残部のゲート電極が配置されるゲート絶縁膜近傍には、ドリフト層側からエミッタ領域に向かう途中位置まで反転層が形成される。このため、半導体装置が半導体スイッチング素子として作動している場合には、残部のゲート電極に第２電圧が印加される場合より半導体スイッチング素子の導通損失を低減できる。また、半導体装置がＦＷＤ素子として作動している場合には、残部のゲート電極に当該残部のゲート電極が配置されるゲート絶縁膜に沿ってエミッタ領域とドリフト層とを繋ぐ反転層が形成される電圧が印加される場合と比較して、ＦＷＤ素子の導通損失を低減できる。
【００１３】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置を用いて電力変換装置を構成した際の回路図である。
【図３Ａ】半導体装置がＩＧＢＴ素子として作動している際の第１、第２ゲート電極に印加されるゲート駆動電圧を示すタイミングチャートである。
【図３Ｂ】半導体装置がＦＷＤ素子として作動している際の第１、第２ゲート電極に印加されるゲート駆動電圧を示すタイミングチャートである。
【図３Ｃ】半導体装置の作動が不明である際の第１、第２ゲート電極に印加されるゲート駆動電圧を示すタイミングチャートである。
【図４】本発明の第２実施形態における半導体装置の断面図である。
【図５Ａ】半導体装置がＦＷＤ素子として作動している際の第１、第２ゲート電極に印加されるゲート駆動電圧を示すタイミングチャートである。
【図５Ｂ】半導体装置の作動が不明である際の第１、第２ゲート電極に印加されるゲート駆動電圧を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。まず、図１を参照しつつ本実施形態の半導体装置１の構成について説明する。
【００１７】
本実施形態の半導体装置１は、図１に示されるように、半導体スイッチング素子としてのＩＧＢＴ素子２およびＦＷＤ素子３を有するいわゆる逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を備えるものであり、ＩＧＢＴ素子２およびＦＷＤ素子３は、ドリフト層１１として機能するＮ−型の共通の半導体基板１０に形成されている。
【００１８】
具体的には、ドリフト層１１上（半導体基板１０の一面１０ａ側）にＰ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３ａ、１３ｂが形成され、このトレンチ１３ａ、１３ｂによってベース層１２が複数個に分離されている。
【００１９】
なお、各トレンチ１３ａ、１３ｂは、半導体基板１０の一面１０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。
【００２０】
そして、各トレンチ１３ａ、１３ｂ内は、各トレンチ１３ａ、１３ｂの壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたポリシリコン等により構成されるゲート電極１５ａ、１５ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２１】
ここで、本実施形態では、各トレンチ１３ａ、１３ｂ内に形成されたゲート電極１５ａ、１５ｂは、一部のゲート電極１５ａと残部のゲート電極１５ｂとが異なるゲート端子Ｇ１、Ｇ２に接続されている。つまり、一部のゲート電極１５ａと残部のゲート電極１５ｂとは、互いに異なるゲート駆動電圧が印加されるようになっている。以下では、一部のゲート電極を第１ゲート電極１５ａとすると共に、残部のゲート電極を第２ゲート電極１５ｂとし、第１ゲート電極１５ａが配置されるトレンチを第１トレンチ１３ａとすると共に第２ゲート電極１５ｂが配置されるトレンチを第２トレンチ１３ｂとして説明する。なお、本実施形態では、第１トレンチ１３ａおよび第２トレンチ１３ｂ（第１ゲート電極１５ａおよび第２ゲート電極１５ｂ）は、第１、第２トレンチ１３ａ、１３ｂの延設方向と垂直方向（図１中紙面左右方向）において、第１トレンチ１３ａの間に２つの第２トレンチ１３ｂが配置されるように形成されている。
【００２２】
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１６と、エミッタ領域１６に挟まれるＰ＋型のコンタクト領域１７とが形成されている。
【００２３】
エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、第１、第２トレンチ１３ａ、１３ｂの側面に接するように形成されている。一方、コンタクト領域１７は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
【００２４】
より詳しくは、エミッタ領域１６は、第１、第２トレンチ１３ａ、１３ｂ間の領域において、第１、第２トレンチ１３ａ、１３ｂの長手方向に沿って第１、第２トレンチ１３ａ、１３ｂの側面に接するように棒状に延設され、第１、第２トレンチ１３ａ、１３ｂの先端よりも内側で終端する構造とされている。また、コンタクト領域１７は、２つのエミッタ領域１６に挟まれて第１、第２トレンチ１３ａ、１３ｂの長手方向（つまりエミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
【００２５】
また、図１に示されるように、ベース層１２（半導体基板１０の一面１０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、エミッタ領域１６の一部およびコンタクト領域１７を露出させるコンタクトホール１８ａが形成されている。
【００２６】
層間絶縁膜１８上には第１電極１９が形成されている。そして、この第１電極１９は、コンタクトホール１８ａを介してエミッタ領域１６およびコンタクト領域１７と電気的に接続されている。つまり、第１電極１９は、ＩＧＢＴ素子２におけるエミッタ電極として機能すると共にＦＷＤ素子３におけるアノード素子として機能する。
【００２７】
ドリフト層１１のうちのベース層１２側と反対側（半導体基板１０の他面１０ｂ側）には、Ｐ型のコレクタ層２０およびＮ型のカソード層２１が形成されている。つまり、ＩＧＢＴ素子２とＦＷＤ素子３とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２０であるかカソード層２１であるかによって基本的に区画されている。
【００２８】
コレクタ層２０およびカソード層２１上（半導体基板１０の他面１０ｂ）には第２電極２２が形成されている。この第２電極２２は、ＩＧＢＴ素子２においてはコレクタ電極として機能し、ＦＷＤ素子３においてはカソード電極として機能する。
【００２９】
そして、上記のように構成されていることにより、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、カソード層２１をカソードとしてＰＮ接合を有するＦＷＤ素子３が構成されている。
【００３０】
以上が本実施形成における半導体装置１の基本的な構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ−型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
【００３１】
次に、上記半導体装置１をモータ等の誘導性負荷を駆動するインバータ装置や、インダクタ等を備えて直流電圧を昇圧および降圧するコンバータ装置等の電力変換装置に適用した例について説明する。まず、電力変換装置の構成について説明する。
【００３２】
図２に示されるように、電力変換装置は、高電位側の直流電源線３１と低電位側の直流電源線（グランド）３２とを有している。そして、ハーフブリッジ回路を構成するように、高電位側の直流電源線３１と低電位側の直流電源線３２との間に負荷と接続された出力端子Ｎｔを挟んで半導体装置１Ａ、１Ｂが直列に配置されている。なお、半導体装置１Ａ、１Ｂは、共に上記で説明した図１に示す半導体装置１である。
【００３３】
ここで、半導体装置１Ａは、基本的には上記構成であるが、半導体装置１Ａ内には、上記ＩＧＢＴ素子２ａＭおよびＦＷＤ素子３ａＭを有するメイン素子Ｍａと、上記ＩＧＢＴ素子２ａＳおよびＦＷＤ素子３ａＳを有し、メイン素子Ｍａに流れる電流に比例した微小な電流を流すセンス素子Ｓａとが形成されている。同様に、半導体装置１Ｂは、基本的には上記構成であるが、半導体装置１Ｂ内には、上記ＩＧＢＴ素子２ｂＭおよびＦＷＤ素子３ｂＭを有するメイン素子Ｍｂと、上記ＩＧＢＴ素子２ｂＳおよびＦＷＤ素子３ｂＳを有し、メイン素子Ｍｂに流れる電流に比例した微小な電流を流すセンス素子Ｓｂとが形成されている。そして、半導体装置１Ａ、１Ｂにおける第１、第２ゲート電極１５ａ、１５ｂには、それぞれゲート駆動電圧ＶＧＨ１、ＶＧＨ２、ＶＧＬ１、ＶＧＬ２が印加されるようになっている。
【００３４】
そして、半導体装置１Ａ、１Ｂにおけるメイン素子Ｍａ、Ｍｂおよびセンス素子Ｓａ、Ｓｂと接続される端子Ｓ１、Ｓ２の間には、それぞれセンス抵抗４ａ、４ｂが接続されている。このセンス抵抗４ａ、４ｂは、後述する電流検出部４５ａ、４５ｂと共に電流検出手段を構成するものである。
【００３５】
また、電力変換装置は、マイクロコンピュータ４１を備えている。このマイクロコンピュータ４１は、ハーフブリッジ回路のハイサイド側およびローサイード側のＰＷＭ信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部４２や、図示しない記憶手段、周辺機器等によって構成されている。そして、ＰＷＭ信号ＦＨ、ＦＬは、それぞれフォトカプラ４３ａ、４３ｂを介して駆動ＩＣ４４ａ、４４ｂに入力される。
【００３６】
駆動ＩＣ４４ａは、電流検出部４５ａ、ゲート電圧制御部４６ａ、第１ドライブ回路４７ａ、第２ドライブ回路４８ａを備えており、電源電圧ＶＤＤＡ（例えば、１５Ｖ）が供給されることで作動する構成となっている。同様に、駆動ＩＣ４４ｂは、電流検出部４５ｂ、ゲート電圧制御部４６ｂ、第１ドライブ回路４７ｂ、第２ドライブ回路４８ｂを備えており、電源電圧ＶＤＤＢ（例えば、１５Ｖ）が供給されることで作動する構成となっている。なお、本実施形態では、駆動ＩＣ４４ａ、４４ｂは、それぞれハイサイド側の半導体装置１Ａおよびローサイド側の半導体装置１Ｂに対して別々に備えられている。このため、駆動ＩＣ４４ａ、４４ｂは、各電源電圧ＶＤＤＡ、ＶＤＤＢに応じた耐圧（すなわちゲート駆動電圧に応じた耐圧）とされていればよい。
【００３７】
次に、本実施形態の駆動ＩＣ４４ａ、４４ｂの具体的な構成について説明する。なお、以下では駆動ＩＣ４４ｂについて説明するが、駆動ＩＣ４４ａと駆動ＩＣ４４ｂは同様の構成とされているため、駆動ＩＣ４４ａも同様である。
【００３８】
電流検出部４５ｂは、センス抵抗４ｂに生じるセンス電圧ＶＳＬに基づいて、半導体装置１Ｂに流れる電流の大きさおよび極性を検出し、検出結果をゲート電圧制御部４６ｂに出力する。
【００３９】
ゲート電圧制御部４６ｂは、電流検出部４５ｂから入力される検出結果および後述する閾値電流Ｉｓに基づき、半導体装置１Ｂの状態を判定する。具体的には、ゲート電圧制御部４６ｂは、半導体装置１Ｂが、（ａ）ＩＧＢＴ素子２として作動している、（ｂ）ＦＷＤ素子３として作動している、（ｃ）ＩＧＢＴ素子２およびＦＷＤ素子３のいずれの作動か不明であるのどの状態であるかを判定する。
【００４０】
そして、当該判定結果およびＰＷＭ信号ＦＬに基づき、第１ドライブ回路４７ｂを介して第１ゲート電極１５ａに印加する第１ゲート駆動信号ＶＧＬ１を生成すると共に、第２ドライブ回路４８ｂを介して第２ゲート電極１５ｂに印加する第２ゲート駆動信号ＶＧＬ２を生成する。
【００４１】
なお、具体的には後述するが、ゲート電圧制御部４６ｂは、半導体装置１Ｂの状態に応じて複数のゲート駆動電圧ＶＧＬ１、ＶＧＬ２を生成できるように構成されている。例えば、半導体装置１Ｂの作動が不明であると判定した場合、本実施形態では、４種類の第２ゲート駆動電圧ＶＧＬ２を生成できるように構成されている。また、半導体装置１Ｂの作動が不明であるとは、半導体装置１Ｂに流れる電流が微小であって電流検出部４５ｂで検出された検出結果が電流閾値Ｉｓより小さくなる場合であり、例えば、半導体装置１Ａと半導体装置１Ｂとのスイッチングが切り替えられるときに発生する。
【００４２】
また、駆動ＩＣ４４ｂには、閾値設定回路４９ｂが外付けされている。この閾値設定回路４９ｂは、半導体装置１Ｂのエミッタ電位に等しいフローティング電位（半導体装置１Ｂは低電位側なのでグランド電位）を基準電位として構成されており、電圧ＶＤＤＢを抵抗Ｒ１、Ｒ２で分圧して規定電圧Ｖｍｌを生成する。そして、ゲート電圧制御部４６ｂは、この規定電圧Ｖｍ１を用いて半導体装置１Ｂに流れる電流と比較する際の閾値電流Ｉｓを決定する。
【００４３】
さらに、駆動ＩＣ４４ｂ（ゲート電圧制御部４６ｂ）には、切替信号Ｓｋが入力されるようになっている。本実施形態では、ゲート電圧制御部４６ｂは、上記のように半導体装置１Ｂの状態に応じて複数のゲート駆動電圧ＶＧＬ１、ＶＧＬ２を生成することができるよう構成されており、切替信号Ｓｋによっていずれのゲート駆動電圧を生成するのか（印加するのか）を決定できるようになっている。
【００４４】
以上が本実施形態の基本的な電力変換装置の構成である。なお、上記のように、駆動ＩＣ４４ａの構成は、駆動ＩＣ４４ｂと同様である。
【００４５】
次に、電力変換装置におけるローサイド側の半導体装置１Ｂにおいて、当該半導体装置１Ｂの第１、第２ゲート電極１５ａ、１５ｂに印加される第１、第２ゲート駆動電圧ＶＧＬ１、ＶＧＬ２について図３Ａ〜図３Ｃを参照しつつ説明する。なお、以下では、ゲート電圧制御部４６ｂが、（ａ）半導体装置１ＢがＩＧＢＴ素子２として作動していると判定した場合、（ｂ）半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合、（ｃ）半導体装置１Ｂの作動が不明であると判定した場合について、それぞれ説明する。また、ハイサイド側の半導体装置１Ａに印加される第１、第２ゲート駆動電圧ＶＧＨ１、ＶＧＨ２は、ローサイド側の半導体装置１Ｂに印加される第１、第２ゲート駆動電圧ＶＧＬ１、ＶＧＬ２と基本的には同様である。
【００４６】
（ａ）半導体装置１ＢがＩＧＢＴ素子２として作動していると判定した場合
半導体素装置１ＢがＩＧＢＴ素子２として作動していると判定した場合、図３Ａに示されるように、第１ゲート電極１５ａには時点Ｔ２までハイレベルであり、時点Ｔ２からローレベルとなるゲート駆動電圧ＶＧＬ１が印加される。
【００４７】
なお、ゲート駆動電圧ＶＧＬ１の波形は、ＰＷＭ信号ＦＬと同じ波形である。また、本実施形態において、ハイレベルのゲート駆動電圧とは、ベース層１２のうちの第１、第２トレンチ１３ａ、１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成される電圧のことである。反対に、ローレベルのゲート駆動電圧とは、ベース層１２のうちの第１、第２トレンチ１３ａ、１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されない電圧のことであり、本実施形態では０Ｖとされている。そして、本実施形態では、ハイレベルのゲート駆動電圧が本発明の第１電圧に相当し、ローレベルのゲート駆動電圧が本発明の第２電圧に相当している。
【００４８】
なお、本実施形態では、ローレベルの電圧を０Ｖとして説明するが、ローレベルの電圧はベース層１２のうちの第１、第２トレンチ１３ａ、１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されない電圧であればよい。つまり、第１、第２ゲート電極１５ａ、１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈ未満の電圧であればよい。
【００４９】
また、第２ゲート電極１５ｂには、切替信号Ｓｋに応じて、第２ゲート駆動電圧ＶＧＬ２ａ、ＶＧＬ２ｂのいずれか一方が印加される。具体的には、第２ゲート駆動電圧ＶＧＬ２ａは、第１ゲート駆動電圧ＶＧＬ１ａと同じ波形の信号である。第２ゲート駆動電圧ＶＧＬ２ｂは、時点Ｔ２以前の時点Ｔ１までハイレベルであり、時点Ｔ１から時点Ｔ３まで負電圧となる信号である。
【００５０】
このため、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｂが印加されるようにした場合には、時点Ｔ１までベース層１２のうちの第２トレンチ１３ｂと接する部分に形成されていた反転層が消滅すると共に反転層が形成されていた領域にＰ＋型の蓄積層が形成される。したがって、時点Ｔ１から時点Ｔ２においてドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができ、スイッチング速度を速くすることができる。つまり、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｂが印加されるようにした場合には、スイッチング損失を低減できる。
【００５１】
（ｂ）半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合
半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合、図３Ｂに示されるように、第１、第２ゲート電極１５ａ、１５ｂには、切替信号Ｓｋに応じて、第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ１ｂ、ＶＧＬ２ａ、ＶＧＬ２ｂのいずれか一方が印加される。具体的には、第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａは、ローレベルの信号である。また、第１、第２ゲート駆動電圧ＶＧＬ１ｂ、ＶＧＬ２ｂは、時点Ｔ４までがローレベルであり、時点Ｔ４から時点Ｔ５までハイレベルとなる信号である。なお、時点Ｔ４は、半導体装置１Ｂにリカバリ電流が流れ始める前の時点である。
【００５２】
このため、第１、第２ゲート電極１５ａ、１５ｂに第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ１ｂ、ＶＧＬ２ａ、ＶＧＬ２ｂのいずれかが印加されることにより、ベース層１２に反転層が形成されないため、ＦＷＤ素子３の順方向電圧が高くなることを抑制でき、ＦＷＤ素子３における導通損失を低減できる。
【００５３】
また、第１、第２ゲート電極１５ａ、１５ｂに第１、第２ゲート駆動電圧ＶＧＬ１ｂ、ＶＧＬ２ｂが印加されることにより、ベース層１２に反転層が形成されることによって時点Ｔ４から時点Ｔ５においてＦＷＤ素子３に蓄積されるホールを減少できる。このため、リカバリ電流の低減を図ることができ、リカバリ損失を低減できる。
【００５４】
なお、上記では、第１、第２ゲート電極１５ａ、１５ｂに同じゲート駆動電圧が印加される例を説明したが、例えば、第１ゲート電極１５ａに第１ゲート駆動電圧ＶＧＬ１ａが印加され、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｂが印加されるようにしてもよい。
【００５５】
（ｃ）半導体装置１Ｂの作動が判定できない場合
半導体装置１Ｂに流れる電流が微小であって電流閾値Ｉｓ未満の場合、半導体装置１ＢがＩＧＢＴ素子２として作動しているかＦＷＤ素子３として作動しているかが判定できない。このため、図３Ｃに示されるように、第１ゲート電極１５ａには、時点Ｔ７までハイレベルであり、時点Ｔ７からローレベルとなるゲート駆動電圧ＶＧＬ１が印加される。これにより、半導体装置１ＢがＩＧＢＴ素子２として作動している場合には、第１トレンチ１３ａと接する部分に反転層が形成されるため、ＩＧＢＴ素子２における導通損失（オン電圧）を低減できる。なお、このゲート駆動電圧ＶＧＬ１の波形は、ＰＷＭ信号ＦＬと同じ波形である。
【００５６】
一方、第２ゲート電極１５ｂには、切替信号Ｓｋに応じて、第２ゲート駆動電圧ＶＧＬ２ａ〜ＶＧＬ２ｄのいずれかが入力される。
【００５７】
具体的には、ゲート駆動電圧ＶＧＬ２ａは、ローレベルの信号である。ゲート駆動電圧ＶＧＬ２ｂは、時点Ｔ６までローレベルであり、ゲート駆動信号ＶＧＬ１が時点Ｔ７でローレベルに立ち下がる前の時点Ｔ６から時点Ｔ８までが負電圧となる信号である。ゲート駆動電圧ＶＧＬ２ｃは、時点Ｔ９までローレベルであり、時点Ｔ９から時点Ｔ１０までハイレベルとなる信号である。なお、時点Ｔ９は、半導体装置１ＢがＦＷＤ素子３として作動していた場合にリカバリ電流が流れ始める前の時点である。ゲート駆動電圧ＶＧＬ２ｄは、ゲート駆動電圧ＶＧＬ２ｂおよびゲート駆動電圧ＶＧＬ２ｃを組み合わせたものである。
【００５８】
このため、第２ゲート電極１５ａにゲート駆動電圧ＶＧＬ２ａ〜２ｄが印加されると、半導体装置１ＢがＦＷＤ素子３として作動している場合には、ベース層１２のうちの第２トレンチ１３ｂと接する部分に反転層が形成されないため、ＦＷＤ素子３における導通損失を低減できる。
【００５９】
また、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｂが印加されると、半導体装置１ＢがＩＧＢＴ素子２として作動している場合には、時点Ｔ６から時点Ｔ８においてドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができるため、スイッチング損失を低減できる。
【００６０】
そして、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｃが印加されると、半導体装置１ＢがＦＷＤ素子３として作動している場合には、時点Ｔ９から時点Ｔ１０においてＦＷＤ素子３に蓄積されるホールを減少できる。したがって、リカバリ損失を低減できる。
【００６１】
また、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｄが印加されると、半導体装置１ＢがＦＷＤ素子３として作動している場合には、リカバリ損失を低減でき、半導体装置１ＢがＩＧＢＴ素子２として作動している場合にはスイッチング損失を低減できる。
【００６２】
以上説明したように、本実施形態では、第１ゲート電極１５ａと第２ゲート電極１５ｂとを備え、第１、第２ゲート電極１５ａ、１５ｂに独立したゲート駆動電圧ＶＧＬ１、ＶＧＬ２が印加されるようにしている。
【００６３】
そして、半導体装置１の作動が不明である場合、第１ゲート電極１５ａにハイレベルのゲート駆動電圧ＶＧＬ１を印加し、第２ゲート電極１５ｂにローベルのゲート駆動電圧ＶＧＬ２を印加するようにしている。このため、半導体装置１がＩＧＢＴ素子２として作動している場合には、ハイレベルの信号である第１ゲート駆動電圧ＶＧＬ１が第１ゲート電極１５ａに印加されるによってベース層１２のうちの第１ゲート電極１５ａ近傍に反転層が形成されるため、ＩＧＢＴ素子２における導通損失を低減できる。また、半導体装置１がＦＷＤ素子３として作動している場合には、ローレベルである第２ゲート駆動電圧ＶＧＬ２が第２ゲート電極１５ｂ印加されることによってベース層１２のうちの第２ゲート電極１５ｂ近傍に反転層が形成されないため、ＦＷＤ素子３における導通損失を低減できる。
【００６４】
そして、本実施形態では、半導体装置１の作動が不明な場合、第２ゲート電極１５ｂには、第１ゲート駆動電圧ＶＧＬ１がハイレベルからローレベルに立ち下がる前後において負電圧となるゲート駆動電圧ＶＧＬ２ｂ、ＶＧＬ２ｄも印加できるようになっている（図３Ｃ参照）。このため、当該ゲート駆動電圧ＶＧＬ２ｂ、ＶＧＬ２ｄを印加した場合には、ドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができ、スイッチング損失を低減できる。
【００６５】
また、半導体装置１の作動が不明な場合、第２ゲート電極１５ｂには、半導体装置１がＦＷＤ素子３として作動していた場合にリカバリ電流が流れ始める前の時点からハイレベルとなるゲート駆動信号ＶＧＬ２ｃ、ＶＧＬ２ｄも印加できるようになっている（図３Ｃ参照）。このため、当該ゲート駆動信号ＶＧＬ２ｃ、ＶＧＬ２ｄを印加した場合には、ＦＷＤ素子３に蓄積されるホールを減少でき、リカバリ損失を低減できる。
【００６６】
さらに、半導体装置１がＩＧＢＴ素子２として作動している場合、第２ゲート電極１５ｂには、第１ゲート駆動電圧ＶＧＬ１がハイレベルからローレベルに立ち下がる前後において負電圧となるゲート駆動電圧ＶＧＬ２ｂが印加できるようになっている（図３Ａ参照）。このため、当該ゲート駆動電圧ＶＧＬ２ｂを印加した場合には、スイッチング損失を低減できる。
【００６７】
同様に、半導体装置１がＦＷＤ素子３として作動している場合、第２ゲート電極１５ｂには、リカバリ電流が流れ始める前の時点からハイレベルとなるゲート駆動信号ＶＧＬ２ｂが印加できるようになっている（図３Ｂ参照）。このため、当該ゲート駆動信号ＶＧＬ２ｂを印加した場合には、ＦＷＤ素子３に蓄積されるホールを減少でき、リカバリ損失を低減できる。
【００６８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート絶縁構造の閾値電圧Ｖｔｈを変更するためにエミッタ領域１６の深さを変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６９】
本実施形態では、図４に示されるように、第１トレンチ１３ａと接するエミッタ領域１６の深さは、第２トレンチ１３ｂと接するエミッタ領域１６の深さより深くされている。言い換えると、本実施形態の半導体装置１では、半導体基板１０の厚さ方向に電流が流れるため、ベース層１２のうちの電流の流れ方向に沿ったエミッタ領域１６とドリフト層１１との間の長さは、ゲート絶縁膜１４を挟んで第１ゲート電極１５ａと反対側に位置する部分の方がゲート絶縁膜１４を挟んで第２ゲート電極１５ｂと反対側に位置する部分より短くされている。つまり、第１トレンチ１３ａと接するエミッタ領域１６と、第２トレンチ１３ｂと接するエミッタ領域１６とのピーク濃度の位置が異なるように、各エミッタ領域１６が形成されている。
【００７０】
すなわち、第１ゲート電極１５ａを有するゲート絶縁構造の閾値電圧Ｖｔｈと第２ゲート電極１５ｂを有するゲート絶縁構造の閾値電圧Ｖｔｈとが異なるようにしている。具体的には、第２トレンチ１３ｂと接するエミッタ領域１６は、第１トレンチ１３ａと接するエミッタ領域１６より浅く形成されているため、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くされている。なお、本実施形態における絶縁ゲート構造の閾値電圧Ｖｔｈとは、第１、第２ゲート電極１５ａ、１５ｂにゲート駆動電圧が印加された際、エミッタ領域１６とドリフト層１１とを繋ぐ反転層を形成するために必要な最小電圧のことである。
【００７１】
以上が本実施形態における半導体装置１の構成である。次に、このような半導体装置１を上記図２の電力変換装置に適用した場合におけるローサイド側の半導体装置１Ｂのゲート電極１５ａ、１５ｂに印加される第１、第２ゲート駆動電圧ＶＧＬ１、ＶＧＬ２について図３Ａ、図５Ａ、図５Ｂを参照しつつ説明する。なお、以下では、ゲート電圧制御部４６ｂが、（ａ）半導体装置１ＢがＩＧＢＴ素子２として作動していると判定した場合、（ｂ）半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合、（ｃ）半導体装置１Ｂの作動が不明であると判定した場合について、それぞれ説明する。また、ハイサイド側の半導体装置１Ａに印加される第１、第２ゲート駆動電圧ＶＧＨ１、ＶＧＨ２は、ローサイド側の半導体装置１Ｂに印加される第１、第２ゲート駆動電圧ＶＧＬ１、ＶＧＬ２と基本的には同様である。
【００７２】
（ａ）半導体装置１ＢがＩＧＢＴ素子２として作動していると判定した場合
半導体素装置１ＢがＩＧＢＴ素子２として作動していると判定した場合には、第１、第２ゲート電極１５ａ、１５ｂには、上記図３Ａを用いて説明した第１、第２ゲート駆動電圧ＶＧＬ１、ＶＧＬ２ａ、ＶＧＬ２ｂがそれぞれ印加される。このため、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｂが印加されるようにした場合には、上記と同様に、スイッチング損失を低減できる。
【００７３】
ここで、本実施形態では、上記のように、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くされている。そして、本実施形態において、ハイレベルのゲート駆動電圧とは、第１、第２ゲート電極１５ａ、１５ｂに印加された際、ベース層１２のうちの第１トレンチ１３ａと接する部分にのみエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成され、第２トレンチ１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されない電圧のことである。なお、第２ゲート電極１５ｂにハイレベルのゲート駆動電圧が印加された場合には、ベース層１２のうちの第２トレンチ１３ｂと接する部分に、エミッタ領域１６とドリフト層１１とを繋がない反転層が形成される。詳述すると、ベース層１２における第２トレンチ１３ｂと接する部分のうちのドリフト層１１側の部分からエミッタ領域１６に向かう途中位置までの反転層が形成される。このため、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ａ、ＶＧＬ２ｂが印加されることにより、第２トレンチ１３ｂと接する部分のうちのドリフト層１１側の部分に反転層が形成されるため、第２ゲート電極１５ｂにローレベルのゲート駆動電圧が印加される場合と比較して、当該反転層によってドリフト層１１に蓄積されているホールが抜け出ることを抑制できる。したがって、第２ゲート電極１５ｂにもハイレベルの信号を印加することにより、ＩＧＢＴ素子２における導通損失を低減できる。
【００７４】
（ｂ）半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合
半導体装置１ＢがＦＷＤ素子３として作動していると判定した場合、図５Ａに示されるように、第１、第２ゲート電極１５ａ、１５ｂには、切替信号Ｓｋに応じて、第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａ〜ＶＧＬ１ｄ、ＶＧＬ２ｄのいずれかが印加される。
【００７５】
具体的には、第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａは、時点Ｔ１１までハイレベルであって、時点Ｔ１１からローレベルとなる信号であり、半導体装置１ＢがＩＧＢＴ素子２として作動している際に第１ゲート電極１５ａに印加される第１ゲート駆動電圧ＶＧＬ１と同様の信号である。つまり、図５Ａ中の第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａの波形は、ＰＷＭ信号ＦＬと同じ波形である。
【００７６】
このため、第１、第２ゲート電極１５ａ、１５ｂに第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２が印加される場合には、ベース層１２のうちの第１トレンチ１３ａと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されるが、第２トレンチ１３ｂと接する部分にはエミッタ領域１６とドリフト層１１とを繋ぐ反転層は形成されない。したがって、第１、第２ゲート電極１５ａ、１５ｂにベース層１２のうちの第１トレンチ１３ａと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されるゲート駆動電圧が印加された場合と比較して、ＦＷＤ素子３における導通損失を低減できる。また、この第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａの波形は、ＰＷＭ信号ＦＬと同じ波形であるため、ゲート電圧制御部４６ｂの制御を簡略化できる。
【００７７】
第１、第２ゲート駆動電圧ＶＧＬ１ｂ、ＶＧＬ２ｂは、ローレベルの信号である。
【００７８】
第１、第２ゲート駆動電圧ＶＧＬ１ｃ、ＶＧＬ２ｃは、時点Ｔ１２までがローレベルの信号である。そして、第１ゲート駆動電圧ＶＧＬ１ｃは、時点Ｔ１２から時点Ｔ１３までハイレベルとなる信号であり、第２ゲート駆動電圧ＶＧＬ２ｃは、時点Ｔ１２から時点Ｔ１４までハイレベルとなる信号である。なお、時点Ｔ１２は、半導体装置１Ｂにリカバリ電流が流れ始める前の時点である。また、第１ゲート駆動電圧ＶＧＬ１ｃが時点Ｔ１２からハイレベルとなった後、時点Ｔ１４以前の時点Ｔ１３でローレベルとなるのは、短絡を抑制するためである。
【００７９】
このため、第１、第２ゲート電極１５ａ、１５ｂに第１、第２ゲート駆動電圧ＶＧＬ１ｂ、ＶＧＬ２ｂ、ＶＧＬ１ｃ、ＶＧＬ２ｃが印加されることにより、ベース層１２に反転層が形成されないため、ＦＷＤ素子３の順方向電圧が高くなることを抑制でき、ＦＷＤ素子３の導通損失を低減できる。
【００８０】
また、第１、第２ゲート電極１５ａ、１５ｂに第１、第２ゲート駆動電圧ＶＧＬ１ｃ、ＶＧＬ２ｃが印加されることにより、時点Ｔ１２から時点Ｔ１３においてＦＷＤ素子３に蓄積されるホールを減少できる。さらに、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｃが印加されることにより、時点Ｔ１４までＦＷＤ素子３に蓄積されるホールを減少できる。このため、リカバリ電流の低減を図ることができ、リカバリ損失を低減できる。
【００８１】
なお、図５Ａ中の時点Ｔ１２から時点Ｔ１４の期間は上記図３Ｂの時点Ｔ４から時点Ｔ５の期間より長くされている。これは、第２ゲート電極１５ｂにハイレベルの第２ゲート駆動電圧ＶＧＬ２ｃが印加されても、ベース層１２のうちの第２トレンチ１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されないためである。つまり、本実施形態の半導体装置１Ｂでは、リカバリ電流が流れ始める前から長期間ハイレベルの信号を印加することができ、リカバリ損失をさらに低減できる。
【００８２】
第１、第２ゲート駆動電圧ＶＧＬ１ｄ、ＶＧＬ２ｄは、第１、第２ゲート駆動電圧ＶＧＬ１ａ、ＶＧＬ２ａと第１、第２ゲート駆動電圧ＶＧＬ１ｃ、２ｃとを組み合わせたものである。このため、ＦＷＤ素子３における導通損失を低減しつつ、リカバリ損失も低減できる。
【００８３】
なお、図５Ａでは、第１、第２ゲート駆動電圧ＶＧＬ１ｄ、ＶＧＬ２ｄは、時点Ｔ１１から時点Ｔ１２の期間においてローレベルであるものを示しているが、時点Ｔ１１から時点Ｔ１２の期間においてハイレベルとされていてもよい。また、上記では、第１、第２ゲート電極１５ａ、１５ｂに同じゲート駆動電圧が印加される例を説明したが、例えば、第１ゲート電極１５ａに第１ゲート駆動電圧ＶＧＬ１ａが印加され、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｂが印加されるようにしてもよい。
【００８４】
（ｃ）半導体装置１Ｂの作動が不明であると判定した場合
半導体装置１Ｂに流れる電流が微小であるために半導体装置１Ｂの作動が不明であると判定した場合、図５Ｂに示されるように、第１ゲート電極１５ａには、時点Ｔ１５までハイレベルであり、時点Ｔ１５からローレベルとなるゲート駆動電圧ＶＧＬ１が印加される。これにより、半導体装置１ＢがＩＧＢＴ素子２として作動している場合には、第１トレンチ１３ａと接する部分に反転層が形成されるため、ＩＧＢＴ素子２における導通損失を低減できる。このゲート駆動電圧ＶＧＬ１の波形は、ＰＷＭ信号ＦＬと同じ波形である。
【００８５】
一方、第２ゲート電極１５ｂには、切替信号Ｓｋに応じて、第２ゲート駆動電圧ＶＧＬ２ａ〜ＶＧＬ２ｈのいずれかが入力される。
【００８６】
第２ゲート駆動電圧ＶＧＬ２ａは、第１ゲート駆動電圧ＶＧＬ１ａと同様の信号である。  第２ゲート駆動電圧ＶＧＬ２ｂは、時点Ｔ１４までハイレベルであり、ゲート駆動信号ＶＧＬ１が時点Ｔ１５でローレベルに立ち下がる前の時点Ｔ１４から時点Ｔ１６まで負電圧となる信号である。ゲート駆動電圧ＶＧＬ２ｃは、時点Ｔ１５までハイレベルであり、時点Ｔ１５でローレベルに立ち下がった後、時点Ｔ１７から時点Ｔ１８までハイレベルとなる信号である。なお、時点Ｔ１７は、半導体装置１ＢがＦＷＤ素子３として作動していた場合にリカバリ電流が流れ始める前の時点である。
【００８７】
このため、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ａ〜ＶＧＬ２ｃが印加されるようにした場合には、半導体装置１ＢがＩＧＢＴ素子２として作動していると、ベース層１２のうちの第２トレンチ１３ｂと接する部分にも反転層が形成されるため、ＩＧＢＴ素子２における導通損失を低減できる。また、半導体装置１ＢがＦＷＤ素子３として作動していると、ベース層１２のうちの第２トレンチ１３ｂと接する部分にはエミッタ領域１６とドリフト層１１とを繋がない反転層が形成されるため、第２ゲート電極１５ｂにエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されるゲート駆動電圧を印加した場合と比較して、ＦＷＤ素子３における導通損失を低減できる。
【００８８】
また、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｃが印加されるようにした場合には、半導体装置１ＢがＩＧＢＴ素子２として作動していると時点Ｔ１４から時点Ｔ１６においてドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができるため、スイッチング損失を低減できる。
【００８９】
そして、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｃが印加されるようにした場合には、半導体装置１ＢがＦＷＤ素子３として作動していると時点Ｔ１７から時点Ｔ１８においてＦＷＤ素子３に蓄積されるホールを減少できる。このため、リカバリ電流の低減を図ることができ、リカバリ損失を低減できる。
【００９０】
ゲート駆動電圧ＶＧＬ２ｄは、ゲート駆動電圧ＶＧＬ２ｃおよびゲート駆動電圧ＶＧＬ２ｄを組み合わせたものである。このため、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｄが印加されると、半導体装置１ＢがＦＷＤ素子３として作動している場合には、ＦＷＤ素子３の導通損失およびリカバリ損失を低減でき、半導体装置１ＢがＩＧＢＴ素子２として作動している場合にはスイッチング損失を低減できる。
【００９１】
ゲート駆動電圧ＶＧＬ２ｅは、ローレベルの信号である。ゲート駆動電圧ＶＧＬ２ｆは、時点Ｔ１４までローレベルのゲート駆動信号であり、ゲート駆動信号ＶＧＬ１が時点Ｔ１５でローレベルに立ち下がる前の時点Ｔ１４から時点Ｔ１６まで負電圧となる信号である。ゲート駆動電圧ＶＧＬ２ｇは、時点Ｔ１７までローレベルであり、時点Ｔ１７から時点Ｔ１８までハイレベルとなる信号である。
【００９２】
このため、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｅ〜ＶＧＬ２ｇが印加されるようにした場合には、半導体装置１ＢがＦＷＤ素子３として作動していると、ベース層１２のうちの第２トレンチ１３ｂと接する部分に反転層が形成されないため、ＦＷＤ素子３における導通損失を低減できる。
【００９３】
また、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｆが印加されるようにした場合には、半導体装置１ＢがＩＧＢＴ素子２として作動していると時点Ｔ１４から時点Ｔ１６においてドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができるため、スイッチング損失を低減できる。
【００９４】
そして、第２ゲート電極１５ｂに第２ゲート駆動電圧ＶＧＬ２ｇが印加されるようにした場合には、半導体装置１ＢがＦＷＤ素子３として作動していると時点Ｔ１７から時点Ｔ１８においてＦＷＤ素子３に蓄積されるホールを減少できる。このため、リカバリ電流の低減を図ることができ、リカバリ損失を低減できる。
【００９５】
ゲート駆動電圧ＶＧＬ２ｈは、ゲート駆動電圧ＶＧＬ２ｆおよびゲート駆動電圧ＶＧＬ２ｇを組み合わせたものである。このため、第２ゲート電極１５ｂにゲート駆動電圧ＶＧＬ２ｈが印加されると、半導体装置１ＢがＦＷＤ素子３として作動している場合には、ＦＷＤ素子３の導通損失およびリカバリ損失を低減でき、半導体装置１ＢがＩＧＢＴ素子２として作動している場合にはスイッチング損失を低減できる。
【００９６】
以上説明したように、本実施形態では、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔが第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔより高くなるようにしている。そして、第１、第２ゲート電極１５ａ、１５ｂにハイレベルの電圧が印加された際、ベース層１２のうちの第１トレンチ１３ａと接する部分にエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成され、ベース層１２のうちの第２トレンチ１３ｂと接する部分にドリフト層１１側からエミッタ領域１６に向かう途中位置まで反転層が形成されるようにしている。
【００９７】
このため、半導体装置１の作動が不明な場合、第１、第２ゲート電極１５ａ、１５ｂにハイレベルのゲート駆動電圧ＶＧＬ２ａ〜２ｄを印加すると（図５Ｂ参照）、半導体装置１がＩＧＢＴ素子２として作動している場合には、ＩＧＢＴ素子２における導通損失を低減できる。また、半導体装置１がＦＷＤ素子３として作動している場合には、第２ゲート電極１５ｂにエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されるゲート駆動電圧を印加した場合と比較して、ＦＷＤ素子３の導通損失を低減できる。
【００９８】
また、半導体装置１の作動が不明な場合、第２ゲート電極１５ｂにローレベルのゲート駆動電圧ＶＧＬ２ｅ〜２ｈを印加すると（図５Ｂ参照）、半導体装置１がＦＷＤ素子３として作動している場合には、さらにＦＷＤ素子３における導通損失を低減できる。
【００９９】
さらに、本実施形態においても、半導体装置１の作動が不明な場合、第２ゲート電極１５ｂには、第１ゲート駆動電圧ＶＧＬ１がハイレベルからローレベルに立ち下がる前後において負電圧となるゲート駆動電圧ＶＧＬ２ｂ、ＶＧＬ２ｄ、ＶＧＬ２ｆ、ＶＧＬ２ｈが印加できるようになっている（図５Ｂ参照）。このため、第２ゲート電極１５ｂに当該ゲート駆動電圧ＶＧＬ２ｂ、ＶＧＬ２ｄ、ＶＧＬ２ｆ、ＶＧＬ２ｈが印加されるようにした場合には、ドリフト層１１に蓄積されている正孔の一部を予め蓄積層を介して引き抜くことができ、スイッチング損失を低減できる。
【０１００】
また、半導体装置１の作動が不明な場合、第２ゲート電極１５ｂには、半導体装置１がＦＷＤ素子３として作動していた場合にリカバリ電流が流れ始める前の時点からハイレベルとなるゲート駆動信号ＶＧＬ２ｃ、ＶＧＬ２ｄ、ＶＧＬ２ｇ、ＶＧＬ２ｈが印加できるようになっている（図５Ｂ参照）。このため、第２ゲート電極１５ｂに当該ゲート駆動信号ＶＧＬ２ｃ、ＶＧＬ２ｄ、ＶＧＬ２ｇ、ＶＧＬ２ｈが印加されるようにした場合には、ＦＷＤ素子３に蓄積されるホールを減少でき、リカバリ損失を低減できる。
【０１０１】
そして、本実施形態では、第２ゲート電極１５ｂにハイレベルの信号を印加してもエミッタ領域１６とドリフト層１１とを繋ぐ反転層が形成されないため、ハイレベルの期間を長くすることができる。このため、リカバリ損失をさらに低減できる。
【０１０２】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１０３】
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【０１０４】
また、上記各実施形態では、第１トレンチ１３ａおよび第２トレンチ１３ｂ（第１ゲート電極１５ａおよび第２ゲート電極１５ｂ）は、第１、第２トレンチ１３ａ、１３ｂの延設方向と垂直方向（図１中紙面左右方向）において、第１トレンチ１３ａの間に２つの第２トレンチ１３ｂが配置されるように形成されているものを説明したが、第１、第２ゲート電極１５ａ、１５ｂの配置の仕方は適宜変更可能である。
【０１０５】
そして、上記各実施形態では、半導体基板１０の厚さ方向に電流を流す半導体装置１を例に挙げて説明したが、半導体基板１０の平面方向に電流を流す半導体装置１に本発明を適用することもできる。そして、第１、第２ゲート電極１５ａ、１５ｂは、第１、第２トレンチ１３ａ、１３ｂに配置されておらず、半導体基板１０の一面１０ａ上に配置されるいわゆるプレーナ型の半導体装置１Ｂに本発明を適用することもできる。
【０１０６】
また、上記第２実施形態において、第１ゲート電極１５ａを有するゲート絶縁構造の閾値電圧と第２ゲート電極１５ｂを有するゲート絶縁構造の閾値電圧とを異ならせるための構造は、適宜変更可能である。特に図示しないが、例えば、ベース層１２内において不純物濃度の勾配ができるようにし、ベース層１２のうちの第２トレンチ１３ｂに接する部分の不純物濃度が第１トレンチ１３ａに接する部分の不純物濃度より高くなるようにしてもよい。
【符号の説明】
【０１０７】
１              半導体装置
１０            半導体基板
１１            ドリフト層
１２            ベース層
１４            ゲート絶縁膜
１５ａ、１５ｂ  第１、第２ゲート電極
１６            エミッタ領域
１９            第１電極
２０            コレクタ層
２１            カソード層
２２            第２電極
【図１】
0006350298.tif 000002
【図２】
0006350298.tif 000003
【図３Ａ】
0006350298.tif 000004
【図３Ｂ】
0006350298.tif 000005
【図３Ｃ】
0006350298.tif 000006
【図４】
0006350298.tif 000007
【図５Ａ】
0006350298.tif 000008
【図５Ｂ】
0006350298.tif 000009