(57)【特許請求の範囲】
【請求項１】
発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、
周期Ｔを有するリファレンス信号を所定の遅延時間ずつ順次遅延させることにより所定の遅延時間ずつずれたＭ個のリファレンス信号を生成し、前記Ｍ個のリファレンス信号と前記分周信号との排他的論理和を生成する位相比較器と、
前記排他的論理和を入力として電圧信号を生成するループフィルタと、
前記電圧信号に応じた周波数で発振することにより前記発振信号を生成する電圧制御発振器と、
前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路と
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記位相比較器は、直列に接続されたＭ個の２入力排他的論理和回路を含み、前記排他的論理和回路のうちの第一段目の排他的論理和回路は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか２つの排他的論理和を求め、第一段目以外の排他的論理和回路の各々は、前記Ｍ個のリファレンス信号及び前記分周信号のうちの何れか一つと前段の排他的論理和回路の出力との排他的論理和を求めることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記制御回路は、
前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和を求める排他的論理和回路と、
前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和を求める前記排他的論理和回路の出力を平滑化するローパスフィルタと、
前記ローパスフィルタの出力電圧に応じた電圧を前記可変遅延回路に印可する電圧印加回路と
を含むことを特徴とする請求項１又は２記載のＰＬＬ回路。
【請求項４】
前記制御回路は、前記位相比較器が生成する前記排他的論理和と前記分周信号との間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整することを特徴とする請求項１乃至３いずれか１項記載のＰＬＬ回路。
【請求項５】
前記制御回路は、前記Ｍ個のリファレンス信号の間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整することを特徴とする請求項１乃至３いずれか１項記載のＰＬＬ回路。
【請求項６】
前記制御回路は、前記Ｍ個のリファレンス信号のうちの２つのリファレンス信号間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整することを特徴とする請求項１乃至３いずれか１項記載のＰＬＬ回路。
【請求項７】
周期Ｔを有するリファレンス信号を所定の遅延時間ずつ順次遅延させることにより所定の遅延時間ずつずれたＭ個（Ｍ：２以上の整数）のリファレンス信号を生成し、
電圧制御発振器の発振信号を分周することにより周期がＴ／Ｍである分周信号を生成し、
前記Ｍ個のリファレンス信号と前記分周信号との排他的論理和である位相比較結果を生成し、
前記位相比較結果に応じた周波数で発振するように前記発振信号を生成し、
前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整する
各段階を含むことを特徴とするＰＬＬ回路の制御方法。
【請求項８】
分周率が可変に制御される分周器を含むＰＬＬ回路と、
受信アンテナからの受信信号と前記ＰＬＬ回路の発振信号とを入力として受け取るミキサ回路と、
前記ミキサ回路の出力信号をデジタル信号に変換し信号処理するＡＤ変換回路と
を含み、前記ＰＬＬ回路は、
発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、
周期Ｔを有するリファレンス信号を所定の遅延時間ずつ順次遅延させることにより所定の遅延時間ずつずれたＭ個のリファレンス信号を生成し、前記Ｍ個のリファレンス信号と前記分周信号との排他的論理和を生成する位相比較器と、
前記排他的論理和を入力として電圧信号を生成するループフィルタと、
前記電圧信号に応じた周波数で発振することにより前記発振信号を生成する電圧制御発振器と、
前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路と
を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、ＰＬＬ回路、ＰＬＬ回路の制御方法、及び電子機器に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路で生成される信号の位相雑音特性は、信号の純度を表す指標として用いられる。ＰＬＬ回路の位相雑音は、無線機の性能を左右する特性であるため、ＰＬＬ回路にとって重要な性能指標である。
【０００３】
ＰＬＬ回路は一般に、位相比較器、ループフィルタ、ＶＣＯ（電圧制御発振器）、及び分周器を含む。分周器は、ＶＣＯの出力する発振信号をＮ分の１に分周し、分周信号を生成する。位相比較器は、リファレンス発振器からのリファレンス信号と分周信号との位相を比較し、位相比較結果を示す信号を出力する。ループフィルタは、位相比較結果を示す信号を積分し、積分結果に応じた電圧レベルの電圧信号をＶＣＯに供給する。ＶＣＯは、電圧信号に応じた周波数で発振する。ループフィルタの生成する電圧信号に応じてＶＣＯが発振したときにリファレンス信号と分周信号との周波数差がゼロになると、電圧信号は一定の電圧に収束し、ＰＬＬ回路がロックした状態となる。
【０００４】
図１は、ＰＬＬ回路における典型的な位相雑音特性を示す図である。横軸は周波数を示し、縦軸は位相雑音の電力を示す。ｆ０はＰＬＬ回路の発振周波数である。ＰＬＬの位相雑音は、領域１０の位相雑音、領域１１の位相雑音、及び領域１２の位相雑音に分類することができる。領域１０の位相雑音は、リファレンス発振器の位相雑音が支配的である。領域１１の位相雑音は、位相比較器の位相雑音が支配的である。領域１２の位相雑音は、ＶＣＯの位相雑音が支配的である。ここで各位相雑音は、抵抗の熱雑音や能動素子を流れる電流の揺らぎ等を主な原因として発生する。
【０００５】
上記の位相雑音のうちで、領域１１における位相雑音が、無線機の性能への影響が大きい。この領域１１における位相雑音ＳＰＬＬは理論的に、
SPLL≒SPD/Kd2・N2      ・・・（１）
と表わすことができる。ここで、ＳＰＤは位相比較器の出力雑音、Ｋｄは位相比較器の利得、Ｎは分周器の分周比を表している。このように主に３つの因子が領域１１における位相雑音を決定づけている。上記式（１）から、分周比Ｎを小さくすれば、領域１１の位相雑音を低減できることが分かる。
【０００６】
一般的なＰＬＬ回路では、リファレンス信号と分周信号とは同じ周波数に設定される。それに対して、分周比Ｎを小さくして領域１１の位相雑音を低減するために、位相比較器を並列に複数Ｍ個並べ、分周比Ｎを１／Ｍに低減する技術がある。この技術では、分周比をＮ／Ｍに設定し、位相雑音を１／Ｍ２倍に低減することができる。
【０００７】
しかしながら、位相比較器を複数Ｍ個並べる構成では、回路面積及び消費電力が大きいこと等が問題であった。また複数Ｍ個のリファレンス信号を複数Ｍ個の位相比較のために生成することになるが、複数のリファレンス信号間の精度に応じてＰＬＬ回路のスプリアス特性が劣化する等の問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−３０８２８３号公報
【特許文献２】特開２０１１−１１９９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上を鑑みると、単純な回路により良好な特性で位相雑音を低減するＰＬＬ回路が望まれる。
【課題を解決するための手段】
【００１０】
ＰＬＬ回路は、発振信号を分周して周期がＴ／Ｍ（Ｍ：２以上の整数）である分周信号を生成する分周器と、周期Ｔを有するリファレンス信号を所定の遅延時間ずつ順次遅延させることにより所定の遅延時間ずつずれたＭ個のリファレンス信号を生成し、前記Ｍ個のリファレンス信号と前記分周信号との排他的論理和を生成する位相比較器と、前記排他的論理和を入力として電圧信号を生成するループフィルタと、前記電圧信号に応じた周波数で発振することにより前記発振信号を生成する電圧制御発振器と、前記Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて前記所定の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路とを含むことを特徴とする。
【発明の効果】
【００１１】
少なくとも１つの実施例によれば、ＰＬＬ回路は、単純な回路により良好な特性で位相雑音を低減できる。
【図面の簡単な説明】
【００１２】
【図１】ＰＬＬ回路における典型的な位相雑音特性を示す図である。
【図２】ＰＬＬ回路の実施例の構成の一例を示す図である。
【図３】リファレンス信号間の遅延時間差が理想的な場合における排他的論理和演算の様子を示すタイミンク図である。
【図４】リファレンス信号間の遅延時間差が理想値からずれた場合における排他的論理和演算の様子を示すタイミンク図である。
【図５】リファレンス信号間の遅延時間差が理想値より長い場合における排他的論理和演算の様子を示すタイミンク図である。
【図６】リファレンス信号間の遅延時間差が理想値より短い場合における排他的論理和演算の様子を示すタイミンク図である。
【図７】可変遅延回路の遅延時間と誤差検出回路の出力電圧との関係を示す図である。
【図８】可変遅延回路の構成の一例を示す図である。
【図９】図２に示すＰＬＬ回路の動作制御の手順を示すフローチャートである。
【図１０】ＰＬＬ回路の実施例の構成の別の一例を示す図である。
【図１１】ＰＬＬ回路の実施例の構成の別の一例を示す図である。
【図１２】ＰＬＬ回路の実施例の構成の別の一例を示す図である。
【図１３】送受信器の構成の一例を示す図である。
【図１４】車載用レーダシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図２は、ＰＬＬ回路の実施例の構成の一例を示す図である。図２に示すＰＬＬ回路は、リファレンス発振器２０、位相比較器２１、ループフィルタ２２、ＶＣＯ２３、分周器２４、遅延誤差検出器２５、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８を含む。なお図２及び以降の同様の図において、各ボックスで示される各回路又は機能ブロックと他の回路又は機能ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路又は機能ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１５】
分周器２４は、ＶＣＯ２３の出力する発振信号を分周し、分周信号ｆｄを生成する。位相比較器２１は、リファレンス発振器２０からのリファレンス信号ｆｒｅｆ１と分周信号ｆｒｅｆ１との位相を比較し、位相比較結果を示す信号（例えば位相差を反映した信号）ｏｕｔ４を出力する。ループフィルタ２２は、位相比較結果を示す信号ｏｕｔ４を積分し、積分結果に応じた電圧レベルの電圧信号をＶＣＯ２３に供給する。ＶＣＯ２３は、ループフィルタ２２からの電圧信号に応じた周波数で発振する。ループフィルタ２２の生成する電圧信号に応じてＶＣＯ２３が発振したときにリファレンス信号ｆｒｅｆ１と分周信号ｆｄとの位相差がゼロになると、電圧信号は一定の電圧に収束し、ＰＬＬ回路がロックした状態となる。
【００１６】
より詳しくは、分周器２４は、ＶＣＯ２３の発振信号を分周して周期がＴ／Ｍである分周信号ｆｄを生成する。ここでＭは２以上の整数であり、この例では４である。またＴは、リファレンス発振器２０の発振するリファレンス信号ｆｒｅｆ１の周期である。位相比較器２１は、周期Ｔを有するリファレンス信号ｆｒｅｆ１を所定の遅延時間ずつ順次遅延させることにより所定の遅延時間ずつずれたＭ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４を生成する。位相比較器２１は更に、Ｍ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４と分周信号ｆｄとの排他的論理和を生成し、この排他的論理和を位相比較結果として出力する。前述のように、ループフィルタ２２は、この位相比較結果を入力として電圧信号を生成する。また更に、ＶＣＯ２３は、この電圧信号に応じた周波数で発振することにより発振信号を生成する。
【００１７】
位相比較器２１は、可変遅延回路３１−１乃至３１−３、ＸＯＲ回路３２乃至３５を含む。可変遅延回路３１−１乃至３１−３は、周期Ｔを有する１つのリファレンス信号ｆｒｅｆ１を順次遅延させることにより、所定の遅延時間ずつずれたＭ−１個のリファレンス信号ｆｒｅｆ２乃至ｆｒｅｆ４を生成する。この所定の遅延時間は、理想的にはＴ／２Ｍである。
【００１８】
図２に示されるように、位相比較器２１は、直列に接続されたＭ個（この例では４個）の２入力ＸＯＲ回路を含む。ＸＯＲ回路のうちの第一段目のＸＯＲ回路３２は、Ｍ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４及び分周信号ｆｄのうちの何れか２つの排他的論理和を求めればよい。この例では、リファレンス信号ｆｒｅｆ１と分周信号ｆｄとの排他的論理和を求めている。また第一段目以外のＸＯＲ回路３３乃至３５の各々は、Ｍ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４及び分周信号ｆｄのうちの何れか一つと前段のＸＯＲ回路の出力との排他的論理和を求めればよい。この例では、ＸＯＲ回路３３乃至３５はそれぞれ、リファレンス信号ｆｒｅｆ２乃至ｆｒｅｆ４と前段のＸＯＲ回路の出力との排他的論理和を求めている。
【００１９】
なおＭ＋１個（Ｍ＋１ビット）の入力に対する排他的論理和演算の結果は、入力ビット中の値が１であるビットの数が奇数である時に１となり、偶数であるときに０となる。この排他的論理和演算は、１個のＭ＋１入力ＸＯＲ回路により計算できるし、或いは、Ｍ個の２入力ＸＯＲ回路を縦続接続（直列接続）することにより実現できる。従って、位相比較器２１は、例えばＭ＋１入力ＸＯＲ回路により排他的論理和を計算してよいし、或いは、例えばＭ個の２入力ＸＯＲ回路の縦続接続（直列接続）により排他的論理和を計算してもよい。このときＭ＋１個の入力端子の何れに対し、何れの入力信号を印加するかは、排他的論理和演算の結果に影響を与えない。従って、例えばＸＯＲ回路３２の２入力に対してリファレンス信号ｆｒｅｆ１とｆｒｅｆ２とを与えてもよい。この場合、ＸＯＲ回路３３及び３４の２入力に対してそれぞれリファレンス信号ｆｒｅｆ３及びｆｒｅｆ４と前段のＸＯＲ回路の出力とを与え、更に、ＸＯＲ回路３５の２入力に対してＸＯＲ回路３４の出力と分周信号ｆｄとを与えてもよい。
【００２０】
可変遅延回路３１−１乃至３１−３においては、プロセスばらつき、電源電圧変動、温度変動等の要因により、遅延時間が所望の遅延時間とは異なってしまう場合がある。遅延誤差検出器２５、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８は、Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて可変遅延回路の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路として機能する。図２の構成では、遅延誤差検出器２５は２入力ＸＯＲ回路４１及びローパスフィルタ４２を含む。２入力ＸＯＲ回路４１が、位相比較器２１の生成する排他的論理和（位相比較結果）ｏｕｔ４と分周器２４の生成する分周信号ｆｄとの間の排他的論理和を求める。この排他的論理和回路の出力をローパスフィルタ４２が平滑化する。ＡＤ変換器２６はローパスフィルタ４２の出力アナログ電圧をデジタル値に変換する。信号処理回路２７は、デジタル電圧値を所定の関係に従って別のデジタル電圧値に変換する。ＤＡ変換器２８は、信号処理回路２７の生成するデジタル電圧値をアナログ電圧に変換し、当該アナログ電圧を可変遅延回路３１−１乃至３１−３に印可する。このフィードバック制御に基づいて、前記所定の遅延時間（各可変遅延回路の遅延時間）がＴ／２Ｍに等しくなるよう調整される。
【００２１】
ここで、排他的論理和ｏｕｔ４の計算値は、Ｍ個（４個）のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４と分周信号ｆｄとの合計Ｍ＋１個（５個）の信号間の排他的論理和である。この排他的論理和ｏｕｔ４の計算には、分周信号ｆｄが１つ含まれているので、排他的論理和ｏｕｔ４と分周信号ｆｄとの間の排他的論理和の計算には、分周信号ｆｄが２つ含まれることになる。２つの分周信号ｆｄの排他的論理和は常に０になるので、排他的論理和ｏｕｔ４と分周信号ｆｄとの間の排他的論理和は、Ｍ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和に等しくなる。
【００２２】
Ｍ個のリファレンス信号の排他的論理和を求めるためには、１個のＭ＋１入力ＸＯＲ回路又はＭ個の２入力ＸＯＲ回路が必要になる。図１の構成のように、排他的論理和（位相比較結果）ｏｕｔ４と分周信号ｆｄとの間の排他的論理和を求めるようにすれば、１個の２入力ＸＯＲ回路４１により、Ｍ個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和に等しい値を求めることができる。
【００２３】
図３は、リファレンス信号間の遅延時間差が理想的な場合における排他的論理和演算の様子を示すタイミンク図である。周期がＴ／Ｍ（この例ではＴ／４）である分周信号ｆｄと周期Ｔであるリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４との合計５個の信号間の排他的論理和を演算することにより、位相比較器２１の出力信号ｏｕｔ４が得られる。図３に示されるのは、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４が遅延時間Ｔ／２Ｍ（この例ではＴ／８）ずつずれた理想的な場合である。位相比較結果である出力信号ｏｕｔ４は、分周信号ｆｄの各立ち上がりエッジ及び各立ち下がりエッジに対して、対応するリファレンス信号のエッジとの位相差を表わした信号となっている。即ち、位相差の大きさが、出力信号ｏｕｔ４の各パルスのパルス幅に相当する。
【００２４】
エッジタイミングの差（エッジ間の位相差）が大きくなれば、出力信号ｏｕｔ４の各パルスのパルス幅は長くなり、エッジタイミングの差（エッジ間の位相差）が小さくなれば、出力信号ｏｕｔ４の各パルスのパルス幅は短くなる。従って、図２に示す位相比較器２１の位相比較結果である出力信号ｏｕｔ４をループフィルタ２２により平滑化し、ループフィルタ２２の出力電圧に応じてＶＣＯ２３の発振周波数を制御することにより、ＰＬＬ回路をロックさせることができる。即ち、リファレンス信号ｆｒｅｆ１と分周信号ｆｄとの位相差がゼロになると、ループフィルタ２２の出力電圧信号は一定の電圧に収束し、ＰＬＬ回路がロックした状態となる。
【００２５】
なお図３に示す排他的論理和演算は、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の排他的論理和を演算し、その結果と分周信号ｆｄとの排他的論理和を演算するのに等しい。リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の排他的論理和を演算することにより、分周信号ｆｄの周期（Ｔ／４）と等しい周期を有し且つリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の位相に応じた位相を有する４倍の周波数のリファレンス信号が生成される。そしてこの４倍の周波数のリファレンス信号（周期Ｔ／４）と分周信号ｆｄ（周期Ｔ／４）との排他的論理和演算を求めることにより、位相比較結果を求めている。
【００２６】
上記説明したＰＬＬ回路では、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４と分周信号ｆｄとは、周期が１：１／Ｍとなっている。即ち、リファレンス信号の周期Ｔと分周信号の周期とが同一である通常のＰＬＬ回路の場合と比較して、図２のＰＬＬ回路では、分周信号ｆｄの周期が相対的に短くなっている（周波数が相対的に高くなっている）。即ち、通常のＰＬＬ回路の場合と比較して、図２に示す分周器２４の分周比は小さい。
【００２７】
位相比較器の出力信号には位相比較器が発生する位相雑音が含まれるが、前述の式（１）に示されるように、この位相雑音に起因してＰＬＬ回路の出力発振信号に現れる位相雑音は分周比Ｎの自乗に比例する。従って、分周比Ｎを小さくすることにより、ＰＬＬ回路の出力発振信号に現れる位相雑音を低減することができる。以下に、これをより詳しく説明する。図２に示すＰＬＬ回路では、位相比較器を複数Ｍ個（この例では４個）配置することにより、配置個数分だけ分周器２４の分周比を下げる（１／Ｍ倍にする）ことができる。このようにして下げた後の分周器２４の分周比がＮ０／Ｍであるとする。一般に分周率Ｎの分周器によるフィードバック利得は１／Ｎである。従って、分周比がＮ０／Ｍの場合、フィードバック利得はＭ／Ｎ０となり、分周比を下げる前の利得１／Ｎ０のＭ倍になる。フィードバック利得がＭ倍になると、フィードバック量がＭ倍に増幅されているため、フィードバック後に付加される雑音の寄与分は１／Ｍに抑えられる。即ち、位相比較器雑音のＰＬＬ位相雑音への寄与が１／Ｍ倍となる。
【００２８】
なお、位相比較器が発生する位相雑音は、出力最終段のトランジスタが発生する熱雑音、ショット雑音、及びフリッカ雑音が支配的である。従って、位相比較器が発生する位相雑音は、図２の回路構成のようにＸＯＲ回路が複数段直列に接続されても、一段のＸＯＲ回路を用いる場合と比較して殆ど変化しない。したがって、図２の回路構成による位相雑音低減の効果は非常に大きい。
【００２９】
また図２の回路構成では、位相比較器２１において位相比較結果を求めるために、ＸＯＲ回路によって排他的論理和を演算するだけでよい。従って、従来技術のような複数の位相比較回路を搭載する必要がなく、比較的単純な回路構成により低位相雑音のＰＬＬ回路を実現することができる。
【００３０】
図４は、リファレンス信号間の遅延時間差が理想値からずれた場合における排他的論理和演算の様子を示すタイミンク図である。周期がＴ／Ｍ（この例ではＴ／４）である分周信号ｆｄと周期Ｔであるリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４との合計５個の信号間の排他的論理和を演算することにより、位相比較器２１の出力信号ｏｕｔ４が得られる。
【００３１】
可変遅延回路３１−１乃至３１−３においては、プロセスばらつき、電源電圧変動、温度変動等の要因により、遅延時間が所望の遅延時間とは異なってしまう場合がある。図４において、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の時間差、即ちｆｒｅｆ１とｆｒｅｆ２との時間差、ｆｒｅｆ２とｆｒｅｆ３との時間差、及びｆｒｅｆ３とｆｒｅｆ４との時間差は、Ｔ／２Ｍ（この例ではＴ／８）よりも長い状態となっている。この場合、分周信号ｆｄとリファレンス信号ｆｒｅｆ１との位相差が図３に示す場合と同じであっても、位相比較結果である出力信号ｏｕｔ４のパルス幅は、図３に示されるパルス幅と比較して平均的に広くなる。また、パルス幅が徐々に広がっていく動作が周期的に繰り返されている。
【００３２】
このようにリファレンス信号間の遅延時間差が理想値からずれた場合、位相比較結果である出力信号ｏｕｔ４のパルス幅が本来あるべき幅とは異なってしまう。その結果、ＰＬＬ回路の特性が劣化してしまう。より具体的には、ＰＬＬ回路の出力に、低周波のスプリアス成分が出現し、ＰＬＬ回路のスプリアス特性が悪化してしまう。
【００３３】
以上の点を考慮して、図２に示すＰＬＬ回路では、フィードバック制御により遅延時間を調整する制御回路（遅延誤差検出器２５、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８）を設けている。この制御回路によるフィードバック制御により、Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて、遅延時間をＴ／２Ｍに等しくなるよう調整する。
【００３４】
図５は、リファレンス信号間の遅延時間差が理想値より長い場合における排他的論理和演算の様子を示すタイミンク図である。周期がＴ／Ｍ（この例ではＴ／４）である分周信号ｆｄと周期Ｔであるリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４との合計５個の信号間の排他的論理和を演算することにより、位相比較器２１の出力信号ｏｕｔ４が得られる。図２に示す２入力ＸＯＲ回路４１は、この出力信号ｏｕｔ４と分周信号ｆｄとの排他的論理和を求めることにより、図５の最下段に示すＸＯＲ出力の波形を生成する。このＸＯＲ出力においては、前述のように２個の分周信号ｆｄが互いに打ち消されるので、ＸＯＲ出力は４個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和に等しくなる。
【００３５】
リファレンス信号間の遅延時間差が理想値Ｔ／２Ｍ（この例ではＴ／８）の場合、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和は、周期Ｔ／４及び５０％のデューティー比を有するパルス信号となる。リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４間の遅延時間差が理想値Ｔ／２Ｍ（この例ではＴ／８）より徐々に長くなると、排他的論理和のパルス幅が徐々に長くなっていく。図５に示すＸＯＲ出力は、そのようにパルス幅が長くなった状態を示している。なおリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４間の遅延時間差がある値を超えると、排他的論理和のパルス幅は減少し始める。
【００３６】
図６は、リファレンス信号間の遅延時間差が理想値より短い場合における排他的論理和演算の様子を示すタイミンク図である。位相比較器２１の出力信号ｏｕｔ４と分周信号ｆｄとの排他的論理和が、図６の最下段にＸＯＲ出力として示されている。このＸＯＲ出力は４個のリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和に等しい。
【００３７】
リファレンス信号間の遅延時間差が理想値Ｔ／２Ｍ（この例ではＴ／８）の場合、リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４の間の排他的論理和は、周期Ｔ／４及び５０％のデューティー比を有するパルス信号となる。リファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４間の遅延時間差が理想値Ｔ／２Ｍ（この例ではＴ／８）より徐々に短くなると、排他的論理和のパルス幅が徐々に短くなっていく。図６に示すＸＯＲ出力は、そのようにパルス幅が短くなった状態を示している。なおリファレンス信号ｆｒｅｆ１乃至ｆｒｅｆ４間の遅延時間差がゼロになると、排他的論理和のパルス幅もゼロになる。
【００３８】
図７は、可変遅延回路の遅延時間と誤差検出回路（遅延誤差検出器２５）の出力電圧との関係を示す図である。横軸は可変遅延回路の遅延時間ｖａｒ＿ｄｅｌａｙであり、縦軸は遅延誤差検出器２５の出力電圧Ｉｎｔ＿ＸＯＵＴである。遅延時間ｖａｒ＿ｄｅｌａｙは、理想的な値を１．０として、実際の遅延時間を理想的な値に対する比率として示したものである。出力電圧Ｉｎｔ＿ＸＯＵＴは、２入力ＸＯＲ回路４１のＨＩＧＨ出力の電圧レベルを１．０とし、ＬＯＷ出力の電圧レベルをゼロとした場合におけるローパスフィルタ４２の出力電圧を示したものである。
【００３９】
図７において、特性直線５１は、遅延誤差検出器２５の出力特性を示す。遅延時間ｖａｒ＿ｄｅｌａｙが１．０であるとき、特性直線５１の示す出力電圧値は０．５となる。即ち、遅延時間が理想的な値であるとき、前述のように２入力ＸＯＲ回路４１の出力はデューティー比が５０％のパルス信号となり、そのパルス信号を平滑化して得られるローパスフィルタ４２の出力はＨＩＧＨ電圧とＬＯＷ電圧との中間電圧となる。また例えば、遅延時間ｖａｒ＿ｄｅｌａｙが理想値よりも長く、１．２である場合には、特性直線５１の示す出力電圧値は０．５７程度となる。また例えば、遅延時間ｖａｒ＿ｄｅｌａｙが理想値よりも短く、０．８である場合には、特性直線５１の示す出力電圧値は０．４３程度となる。
【００４０】
このようにして得られた遅延誤差検出器２５の出力電圧に応じて、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８が可変遅延回路３１−１乃至３１−３の遅延量を調整することで、遅延時間を理想的な値Ｔ／２Ｍに近づけることができる。具体的には、遅延誤差検出器２５の出力電圧が０．５よりも高いときには、可変遅延回路３１−１乃至３１−３の遅延量を短くし、遅延誤差検出器２５の出力電圧が０．５よりも低いときには、可変遅延回路３１−１乃至３１−３の遅延量を長くすればよい。
【００４１】
図８は、可変遅延回路の構成の一例を示す図である。図８に示される可変遅延回路が、図２に示す位相比較器２１において用いられてよい。図８に示す可変遅延回路は、インバータ５２及び５３、抵抗素子５４及び５５、並びに容量素子５６及び５７を含む。インバータ５２は、入力信号を論理反転した出力信号をその出力端に生成する。この出力信号の電圧に応じて、抵抗素子５４及び容量素子５６を介して電流が流れ、容量素子５６が充電又は放電される。容量素子５６の充電又は放電動作に伴い、インバータ５３の入力信号電圧が変化してインバータ５３の閾値電圧を超えると、インバータ５３の出力信号電圧が変化する。このインバータ５３の出力信号電圧の変化により、同様にして、容量素子５７が充電又は放電される。抵抗素子の抵抗値Ｒ及び容量素子の容量値Ｃに応じて、容量素子の端子間電圧の変化する速度が決まる。この容量素子の端子間電圧の変化する速度に応じて、遅延回路の入力端から出力端までを信号が伝搬するに要する遅延時間が定まる。
【００４２】
図８に示す遅延回路の構成では、容量素子５６及び５７としては、可変容量素子（バラクタ）を用いている。可変容量素子５６及び５７の制御端子に印加するバラクタ制御電圧を変化させることにより、可変容量素子５６及び５７の容量値を変化させることができる。これにより、所望の遅延時間を実現できる。
【００４３】
図９は、図２に示すＰＬＬ回路の動作制御の手順を示すフローチャートである。図９において、フローチャートに記載された各ステップの実行順序は一例にすぎず、本願の意図する技術範囲が、記載された実行順番に限定されるものではない。例えば、Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、Ａステップの次にＢステップを実行することが可能なだけでなく、Ｂステップの次にＡステップを実行することが、物理的且つ論理的に可能である場合がある。この場合、どちらの順番でステップを実行しても、当該フローチャートの処理に影響する全ての結果が同一であるならば、本願に開示の技術の目的のためには、Ｂステップの次にＡステップが実行されてもよいことは自明である。Ａステップの次にＢステップが実行されるように本願に説明されていたとしても、上記のような自明な場合を本願の意図する技術範囲から除外することを意図するものではなく、そのような自明な場合は、当然に本願の意図する技術範囲内に属する。
【００４４】
ステップＳ１において、補正モードを開始する。即ち、図２に示すＰＬＬ回路において、可変遅延回路３１−１乃至３１−３の遅延時間を調整する補正モードの動作を開始する。具体的には、ＰＬＬ回路の発振信号を他の回路で使用しない状態にするとともに、遅延誤差検出器２５、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８の動作を開始すればよい。
【００４５】
ステップＳ２において、遅延誤差検出器２５の出力電圧をＡＤ変換器２６でＡＤ変換する。得られたデジタル電圧値をＶｔとする。ステップＳ３において、信号処理回路２７が、回路の中心電圧Ｖｃｍ（ＨＩＧＨ電圧とＬＯＷ電圧との中間の電圧）とＶｔとの電圧差ｄｖを算出する。信号処理回路２７が算出した電圧差ｄｖが所定の基準値内であれば、ステップＳ７に進み、補正モードを終了する。この補正モード終了に伴い、ＰＬＬ回路の通常の発振及び位相追従動作を開始し、ＰＬＬ回路の発振信号を他の回路で使用する状態にしてよい。また遅延誤差検出器２５、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８の動作を停止してよい。
【００４６】
信号処理回路２７が算出した電圧差ｄｖが所定の基準値内になければ、ステップＳ５に進む。ステップＳ５において、信号処理回路２７が、可変遅延回路の特性テーブルから電圧差ｄｖに対応するデジタル電圧値を読み出す。これにより、可変遅延回路３１−１乃至３１−３に印可すべき電圧値が算出される。ステップＳ６において、ＤＡ変換器２８が、信号処理回路２７により算出されたデジタル電圧値をアナログ電圧に変換し、当該アナログ電圧を可変遅延回路３１−１乃至３１−３に印可する。
【００４７】
図１０は、ＰＬＬ回路の実施例の構成の別の一例を示す図である。図１０において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００４８】
図１０に示すＰＬＬ回路においては、図２に示すＰＬＬ回路の遅延誤差検出器２５の代わりに遅延誤差検出器２５Ａが設けられている。遅延誤差検出器２５Ａは、４入力ＸＯＲ回路４１Ａ及びローパスフィルタ４２を含む。遅延誤差検出器２５Ａ、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８は、Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて可変遅延回路の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路として機能する。図１０に示す例では、４入力ＸＯＲ回路４１Ａが、Ｍ個（この例では４個）のリファレンス信号の間の排他的論理和を求める。
【００４９】
図１０に示す遅延誤差検出器２５Ａの４入力ＸＯＲ回路４１Ａが実行する論理演算は、図２に示す遅延誤差検出器２５の２入力ＸＯＲ回路４１が実行する論理演算と等価である。従って、図１０に示すＰＬＬ回路は、図２に示すＰＬＬ回路と同様に動作する。
【００５０】
図１１は、ＰＬＬ回路の実施例の構成の別の一例を示す図である。図１１において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５１】
図１１に示すＰＬＬ回路においては、図２に示すＰＬＬ回路の遅延誤差検出器２５の代わりに遅延誤差検出器２５Ｂが設けられている。遅延誤差検出器２５Ｂは、２入力ＸＯＲ回路４１Ｂ及びローパスフィルタ４２を含む。遅延誤差検出器２５Ｂ、ＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８は、Ｍ個のリファレンス信号の少なくとも２つの間の排他的論理和に基づいて可変遅延回路の遅延時間をＴ／２Ｍに等しくなるよう調整する制御回路として機能する。図１０に示す例では、２入力ＸＯＲ回路４１Ｂが、２個のリファレンス信号の間の排他的論理和を求める。
【００５２】
具体的には、２入力ＸＯＲ回路４１Ｂは、理想的には互いにＴ／Ｍ（この例ではＴ／４）の時間だけ互いにずれている２つのリファレンス信号の間の排他的論理和を求めている。理想的にＴ／４の時間だけ互いにずれた２つのリファレンス信号の間の排他的論理和は、周期がＴ／２でデューティー比が５０％のパルス信号となる。２つのリファレンス信号の時間差が理想値よりも長くなると、排他的論理和のパルス信号のパルス幅が長くなり、逆に２つのリファレンス信号の時間差が理想値よりも短くなると、排他的論理和のパルス信号のパルス幅が短くなる。従って、図２に示される遅延誤差検出器２５の場合と同様に、遅延誤差検出器２５Ｂの出力電圧に基づいて可変遅延回路３１−１乃至３１−３の遅延時間をフィードバック制御すれば、可変遅延回路３１−１乃至３１−３に適切な遅延時間を設定することができる。
【００５３】
４つのリファレンス信号の間の排他的論理和を計算する場合に比較して、２つのリファレンス信号の間の排他的論理和を計算する場合には、遅延時間増加に伴い排他的論理和のパルス幅が単調増加するような遅延時間の範囲がより長くなる。従って、図１１に示すＰＬＬ回路では、より広範囲の遅延時間に対して適切に可変遅延回路３１−１乃至３１−３の遅延時間をフィードバック制御して所望の値に収束させることができる。
【００５４】
図１２は、ＰＬＬ回路の実施例の構成の別の一例を示す図である。図１２において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５５】
図１２に示すＰＬＬ回路においては、図２に示すＡＤ変換器２６、信号処理回路２７、及びＤＡ変換器２８の代わりに電圧変換器６０及びスイッチ回路６１が設けられている。ここまでに説明したＰＬＬ回路では、遅延誤差検出器の出力アナログ電圧をデジタル値に変換し、遅延誤差検出器の出力電圧から可変遅延回路への印可電圧への変換をデジタル領域において行っていた。図１２に示すＰＬＬ回路においては、電圧変換器６０が、遅延誤差検出器２５の出力電圧から可変遅延回路３１−１乃至３１−３への印可電圧への変換を、アナログ領域で直接に行っている。スイッチ回路６１は、電圧変換器６０の出力を可変遅延回路３１−１乃至３１−３に印可するか否かを制御するために設けられている。
【００５６】
図１３は、送受信器の構成の一例を示す図である。図１３において、図２と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。
【００５７】
図１３に示す送受信器１００は、ＰＬＬ回路１０１、ＡＤ信号処理回路１０２、ミキサ１０３、アンプ１０４及び１０５を含む。ＰＬＬ回路１０１の分周器２４の分周率は可変であり、入力データＤＩＮの値に応じた分周率に設定される。この構成により、ＰＬＬ回路１０１は、入力データＤＩＮの値に応じた周波数の発振信号を生成する。ＰＬＬ回路１０１が生成した発振信号は、アンプ１０４により増幅され、送信アンテナ１１０から電波送信される。
【００５８】
受信アンテナ１１１により電波受信された受信信号は、アンプ１０５により増幅されてミキサ１０３に入力される。ミキサ１０３は、ＰＬＬ回路１０１が生成する発振信号と受信信号とを掛け算することにより、ビート信号を生成する。生成されたビート信号は、ＡＤ信号処理回路１０２によりデジタル値に変換され、その後適宜信号処理されてから出力データＤＯＵＴとして外部に供給される。
【００５９】
この例では、ＰＬＬ回路１０１として図２に示す構成のＰＬＬ回路を用いている。図２に示すＰＬＬ回路の代わりに、例えば図１０乃至１２の何れかに示す構成のＰＬＬ回路を用いてもよい。
【００６０】
図１４は、車載用レーダシステムの構成の一例を示す図である。図１３に示すレーダシステム２００は、電源回路２０１、通信回路２０２、信号処理回路２０３、送受信器１００、送信アンテナ１１０、及び受信アンテナ１１１を含む。電源回路２０１は、通信回路２０２、信号処理回路２０３、及び送受信器１００に電源電圧を供給する。通信回路２０２は、自動車制御システムと通信を行うための回路である。信号処理回路２０３は、レーダにより物体までの距離及び相対速度を求める計算等を実行するとともに、送受信器１００及び通信回路２０２の動作を制御する。
【００６１】
送受信器１００は、図１３に示される送受信器であってよい。例えばＦＭＣＷ（Frequency Modulation Continuous Wave）レーダ装置においては、三角波周波数変調したミリ波電波を送出し、受信信号と送信信号との周波数差に基づいた計算により、対象物までの距離及び相対速度を求めることができる。送受信器１００からの送信信号が送信アンテナ１１０からミリ波電波として送信され、物体により反射されたミリ波電波が受信アンテナ１１１により受信され、送受信器１００に供給される。送受信器１００により抽出された受信信号のビート信号は信号処理回路２０３に供給され、信号処理回路２０３の信号処理によりビート信号の周波数成分が検出され、物体までの距離および相対速度が求められる。なお図９に示されるフローチャートにおいて、信号処理回路２０３による制御の下で、各ステップの動作が実行されてよい。
【００６２】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００６３】
２０  リファレンス発振器
２１  位相比較器
２２  ループフィルタ
２３  ＶＣＯ
２４  分周器
２５  遅延誤差検出器
２６  ＡＤ変換器
２７  信号処理回路
２８  ＤＡ変換器
３１−１乃至３１−３  可変遅延回路
３２，３３，３４，３５  ＸＯＲ回路
【図１】
0006350120.tif 000002
【図２】
0006350120.tif 000003
【図３】
0006350120.tif 000004
【図４】
0006350120.tif 000005
【図５】
0006350120.tif 000006
【図６】
0006350120.tif 000007
【図７】
0006350120.tif 000008
【図８】
0006350120.tif 000009
【図９】
0006350120.tif 000010
【図１０】
0006350120.tif 000011
【図１１】
0006350120.tif 000012
【図１２】
0006350120.tif 000013
【図１３】
0006350120.tif 000014
【図１４】
0006350120.tif 000015