(57)【特許請求の範囲】
【請求項１】
複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板であって、
前記複数の画素構成領域はそれぞれＴＦＴ部と画素部とを含み、
前記複数の画素構成領域はそれぞれ、
基板上に選択的に設けられるゲート電極と、
前記ゲート電極上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられる半導体チャネル層と、
前記基板上に選択的に設けられる共通電極とを備え、前記共通電極は前記ゲート電極及び前記ゲート絶縁膜とは独立して、前記基板上に直接設けられ、
前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層及び前記共通電極を含む前記基板上を覆う保護絶縁膜と、
前記保護絶縁膜に設けられるドレイン用コンタクトホール及びソース用コンタクトホールを介して前記半導体チャネル層と電気的に接続され、互いに独立に設けられるドレイン電極及びソース電極と、
前記ドレイン電極上から前記画素部に延びて設けられる画素電極とをさらに備え、
前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記ソース電極、前記ドレイン電極及び前記画素電極の一部により前記ＴＦＴ部が構成され、前記共通電極及び前記画素電極の主要部により前記画素部が構成され、
前記ソース電極及びドレイン電極のうち少なくとも一つの電極の下方において、前記少なくとも一つの電極と平面視重複する領域に設けられ、かつ、前記共通電極と隣接して前記基板上に直接設けられる第１の遮光膜を有することを特徴とする、
薄膜トランジスタ基板。
【請求項２】
請求項１記載の薄膜トランジスタ基板であって、
前記第１の遮光膜は、
半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としており、前記ゲート電極とは電気的に分離された状態で前記基板上に設けられる、
薄膜トランジスタ基板。
【請求項３】
請求項２記載の薄膜トランジスタ基板であって、
前記第１の遮光膜は、
前記共通電極と隣接して連続的に形成され、前記ドレイン電極と平面視重複する領域に形成されるドレイン用遮光膜を含む、
薄膜トランジスタ基板。
【請求項４】
請求項２記載の薄膜トランジスタ基板であって、
前記ソース電極は前記画素構成領域外に配置されるソース端子部に向けて形成されるソース電極延長領域をさらに有し、
前記第１の遮光膜は、
前記共通電極と前記ソース電極延長領域とが平面視重複する領域において、前記共通電極に隣接して連続的に形成されるソース用遮光膜を含む、
薄膜トランジスタ基板。
【請求項５】
請求項２記載の薄膜トランジスタ基板であって、
前記共通電極に電気的に接続し、前記画素部において平面視して前記画素電極の中央部で重複する共通配線をさらに備え、
前記共通配線を覆って設けられる共通配線用遮光膜をさらに備える、
薄膜トランジスタ基板。
【請求項６】
請求項２記載の薄膜トランジスタ基板であって、
前記共通電極に電気的に接続し、前記画素部において平面視して画素電極の周辺領域と重複する領域に形成される共通配線をさらに備え、
前記共通配線を覆って設けられる画素周辺共通配線用遮光膜をさらに備える、
薄膜トランジスタ基板。
【請求項７】
請求項２記載の薄膜トランジスタ基板であって、
前記ソース電極は前記画素構成領域外に配置されるソース端子部に向けて設けられるソース電極延長領域をさらに有し、
前記第１の遮光膜は、
前記ソース電極延長領域に平面視重複する領域に、前記ソース電極延長領域に直接接続され、導電性を有するソース専用遮光膜を含む、
薄膜トランジスタ基板。
【請求項８】
請求項１から請求項７のうち、いずれか１項に記載の薄膜トランジスタ基板であって、
平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈することを特徴とする、
薄膜トランジスタ基板。
【請求項９】
請求項１記載の薄膜トランジスタ基板であって、
前記第１の遮光膜は、
酸化物半導体を構成材料とし、その比抵抗が、前記半導体チャネル層の比抵抗より低く、１×１０−３Ω・ｃｍ以下に設定される、
薄膜トランジスタ基板。
【請求項１０】
請求項１記載の薄膜トランジスタ基板の製造方法であって、
(a) 基板上にゲート電極を選択的に形成し、前記ゲート電極上にゲート絶縁膜を形成するステップと、
(b) 前記ゲート電極上に半導体チャネル層を形成し、かつ、前記基板上に選択的に前記共通電極を形成するステップと、
(c) 前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記共通電極を含む前記基板上の全面に保護絶縁膜を形成するステップと、
(d) 前記保護絶縁膜を選択的に貫通してドレイン用コンタクトホール及びソース用コンタクトホールを形成し、前記ドレイン用コンタクトホール及び前記ソース用コンタクトホールを介して、前記半導体チャネル層に電気的に接続する、前記ソース電極及び前記ドレイン電極を互いに独立して形成するステップとを備え、
前記ステップ(b)は、
(b-1) 前記ゲート絶縁膜及び前記ゲート電極を含む前記基板上の全面に酸化物半導体形成層を形成するステップと、
(b-2) 多階調マスクを用いた写真製版工程により、膜厚が互いに異なる第１及び第２の領域とを有するようにパターニングされたレジストを前記酸化物半導体形成層上に形成するステップとを備え、前記第１の領域は前記第２の領域より膜厚が薄く形成され、
(b-3) 前記第１及び第２の領域を有する前記レジストをマスクとして前記酸化物半導体形成層をパターニングするステップと、
(b-4) 前記レジストに対し前記第１の領域を除去して前記第２の領域のみ残存するようにパターニングするステップと、
(b-5) 前記ステップ(b-4)後の前記第２の領域のみを有する前記レジストをマスクとして、表面が露出した前記酸化物半導体形成層に対し還元処理を施し、第１の遮光膜あるいは第２の遮光膜を形成するステップとを備え、前記酸化物半導体形成層の前記第２の領域に対応する領域は、前記ＴＦＴ部において前記半導体チャネル層となり、前記画素部において前記共通電極となる、
薄膜トランジスタ基板の製造方法。
【請求項１１】
請求項１０記載の薄膜トランジスタ基板の製造方法であって、
前記ステップ(b-5)で実行する還元処理は、水素を含むガスを用いたプラズマ処理を含む、
薄膜トランジスタ基板の製造方法。
【請求項１２】
請求項１０記載の薄膜トランジスタ基板の製造方法であって、
前記ステップ(a) は、
(a-1) ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第１のエッチング処理を行うステップと、
(a-2) 前記ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第２のエッチング処理を行うステップとを備え、
ステップ(a) の実行後において、平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈する、
薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶表示装置を構成する薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と略記する場合あり）をスイッチング素子として用いた薄膜トランジスタアクティブマトリクス基板（以下、「ＴＦＴアクティブマトリックス基板」あるいは単に「ＴＦＴ基板」と略記）は、例えば液晶を利用した表示装置である液晶表示装置やＬＥＤ（Light Emitting Diode）を利用した表示装置である発光表示装置等の電気光学装置に利用される。ＴＦＴを有する半導体装置は、低消費電力で薄型という特徴があり、フラットパネルディスプレイへの応用が盛んになされている。【０００３】
液晶表示装置（Liquid Crystal Display；以下「ＬＣＤ」と略記する場合あり）用の電気光学素子には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチング素子として用いるＴＦＴ−ＬＣＤとがある。このうち、ＴＦＴ−ＬＣＤは表示品位の点で単純マトリックス型ＬＣＤより優れており、モバイルコンピューターやノート型パソコン、あるいはテレビジョンなどのディスプレイ製品に広く用いられている。【０００４】
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴアクティブマトリックス基板と、カラーフィルター等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルとを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、さらにそのうちの一方側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。【０００５】
液晶表示装置における液晶の駆動方式としては、ＴＮ（Twisted Nematic）モード、ＶＡ（Vertical Alignment）モードなどの縦電界方式と、ＩＰＳ（登録商標）モード（In Plane Switching モード）、ＦＦＳ（Fringe Field Switching）モードなどの横電界方式とがある。【０００６】
一般に、横電界方式の液晶表示装置は、縦電界方式のものに比べて、広視野角化に有利であり、パソコンや車載用表示機器などのディスプレイ製品では主流になりつつある。【０００７】
ＴＮモードに代表される縦電界方式の液晶表示パネルでは、画像信号に応じた電圧が印加される画素電極がＴＦＴアクティブマトリックス基板に配設され、一定の電位である共通電位に固定される共通電極が対向基板に配設される。従って、液晶層の液晶は、液晶表示パネルの表面に対してほぼ垂直な電界によって駆動される。【０００８】
一方、横電界方式の液晶表示パネルでは、画素電極と共通電極の両方がＴＦＴアクティブマトリックス基板に配設され、液晶層の液晶は、液晶表示パネルの表面に対してほぼ水平な電界によって駆動される。特に、ＦＦＳモードのＴＦＴアクティブマトリックス基板では、画素電極と共通電極とが絶縁膜を介して上下に対向するように配設される。画素電極と共通電極はどちらを下に形成してもよいが、下側に配設される方は平板状に形成され、上側（液晶層に近い側）に配設される方はスリットを有する格子状または櫛歯状に形成される。【０００９】
従来、液晶表示装置用のＴＦＴアクティブマトリックス基板のスイッチング素子には、ＴＦＴの活性層となる半導体チャネル層を形成するための半導体膜にアモルファスシリコン（ａ−Ｓｉ）が用いられてきた。【００１０】
近年では、半導体チャネル層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、高性能なＴＦＴを実現することができる。このため、パネルの高精細化や低消費電力化に有利であり、スマートフォンやモバイルコンピューター等の携帯機器やパソコン等への実用化が進められつつある。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）及び酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられる。【００１１】
これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯや非晶質ＩｎＺｎＯのような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。なお、非晶質ＩＴＯとして、例えば、「酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２）」があり、非晶質ＩｎＺｎＯとして、例えば、「酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ）」がある。【００１２】
しかしながら、このような酸化物半導体材料は、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜のエッチング加工に用いられる酸系溶液に対してもエッチングダメージを受け、特性を劣化させてしまうことがある。また、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。なお、一般的な金属膜として、例えば、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕ及びこれらの合金が考えられる。【００１３】
したがって、例えば特許文献１に示すように、酸化物半導体からなる半導体チャネル層の上にソース電極やドレイン電極を直接配設してＴＦＴを形成する場合は、ソース電極及びドレイン電極の加工に用いる酸系溶液によって半導体チャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。【００１４】
さらには、ソース電極及びドレイン電極となる金属膜を半導体チャネル層となる酸化物半導体膜上に成膜するときに、その界面での酸化還元反応により半導体チャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。【００１５】
この問題を解決するためには、例えば特許文献２に示すように、半導体チャネル層の上層に保護絶縁層を形成したＴＦＴ構造を応用することが考えられる。このＴＦＴ構造では、金属膜をソース電極及びドレイン電極に加工するためのエッチングによって、半導体チャネル層を構成する酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパまたはエッチストッパ（ＥＳ）型ＴＦＴと呼ばれる。【００１６】
また、これらの液晶パネルに酸化物を半導体材料としたＴＦＴを用いる場合、半導体層へのＬＥＤバックライトからの光入射による信頼性の低下が問題となっている。例えば、特許文献３に示すように、ＴＦＴ上に絶縁性膜からなる遮光層を形成することで光漏れを対策する構造が考えられる。更に、特許文献４に示すように薄膜トランジスタの半導体層直下に遮光層を形成し、ＬＥＤ光の侵入を防止する構造が開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７-２８１４０９号公報
【特許文献２】特開昭６２−２３５７８４号公報
【特許文献３】特開２００３−１０７５２５号公報
【特許文献４】特開２０１０−０３９３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ＥＳ型ＴＦＴを備えるＴＦＴアクティブマトリックス基板の製造では、半導体チャネル層を構成する酸化物半導体膜の上に酸化シリコンや窒化シリコンからなる保護絶縁膜を成膜してＥＳ層を形成するために、その製造においては少なくとも写真製版工程を１回追加する必要がある。したがって、生産能力を低下させ、製造コストの増加を招くという問題点があった。【００１９】
さらに、一般的なＥＳ型ＴＦＴでは、ＬＥＤバックライト光が半導体チャネル層として機能する酸化物半導体膜に到達することによる信頼性の低下を抑制できないという問題点があった。その理由は以下の通りある。【００２０】
ＩｎＧａＺｎＯ系の酸化物半導体膜のエネルギーバンドギャップが３．０ｅＶ程度であり、さらにエネルギーバンド内に様々な準位が存在する。それら準位は波長４５０ｎｍ近傍の光によって励起されキャリアである電子−正孔対を生成し、このキャリアが生成されると薄膜トランジスタの特性バラツキや特性変動を引き起こす。液晶表示装置では、白色ＬＥＤがよく用いられ、そのスペクトルは波長４５０ｎｍ付近で強いピークを持つ。【００２１】
この発明は上記問題点を解決するためになされたもので、ＬＥＤ等の入射光が半導体チャネル層を構成する酸化物半導体膜に入射する光強度、光量を抑制する構造の薄膜トランジスタ基板、及び上記薄膜トランジスタ基板を比較的簡単な製造方法で実現する薄膜トランジスタ基板の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２２】
この発明に係る薄膜トランジスタ基板は、複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板であって、前記複数の画素構成領域はそれぞれＴＦＴ部と画素部とを含み、前記複数の画素構成領域はそれぞれ、基板上に選択的に設けられるゲート電極と、前記ゲート電極上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられる半導体チャネル層と、前記基板上に選択的に設けられる共通電極とを備え、前記共通電極は前記ゲート電極及び前記ゲート絶縁膜とは独立して、前記基板上に直接設けられ、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層及び前記共通電極を含む前記基板上を覆う保護絶縁膜と、前記保護絶縁膜に設けられるドレイン用コンタクトホール及びソース用コンタクトホールを介して前記半導体チャネル層と電気的に接続され、互いに独立に設けられるドレイン電極及びソース電極と、前記ドレイン電極上から前記画素部に延びて設けられる画素電極とをさらに備え、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記ソース電極、前記ドレイン電極及び前記画素電極の一部により前記ＴＦＴ部が構成され、前記共通電極及び前記画素電極の主要部により前記画素部が構成され、前記ソース電極及びドレイン電極のうち少なくとも一つの電極の下方において、前記少なくとも一つの電極と平面視重複する領域に設けられ、かつ、前記共通電極と隣接して前記基板上に直接設けられる第１の遮光膜を有することを特徴とする。
【発明の効果】
【００２３】
この発明における薄膜トランジスタ基板は、第１の遮光膜の存在により、基板の裏面側からのＬＥＤ等の入射光がソース電極あるいはドレイン電極で反射して半導体チャネル層に入射する光強度、光量を抑制し、さらに、半導体チャネル層への入射光自体を遮光することができる効果を奏する。【００２４】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００２５】
【図１】この発明の実施の形態１である液晶表示装置を構成する薄膜トランジスタ基板であるＴＦＴ基板の構成を示す平面図である。
【図２】図１におけるＡ−Ａ断面構造を示す断面図である。
【図３】図１におけるＢ−Ｂ断面構造を示す断面図である。
【図４】実施の形態１におけるゲート電極及びゲート絶縁膜のパターニング工程の第１の方法を示す断面図である。
【図５】実施の形態１におけるパターニング工程の第１の方法を示す断面図である。
【図６】実施の形態１におけるパターニング工程の第１の方法を示す断面図である。
【図７】実施の形態１におけるパターニング工程の第１の方法を示す断面図である。
【図８】実施の形態１におけるパターニング工程の第１の方法を示す断面図である。
【図９】グレートーンマスクの構成を示す説明図である。
【図１０】グレートーンマスクの透過率を示すグラフである。
【図１１】ハーフトーンマスクの構成を示す説明図である。
【図１２】実施の形態１におけるゲート電極及びゲート絶縁膜のパターニング工程の第２の方法を示す断面図である。
【図１３】実施の形態１におけるパターニング工程の第２の方法を示す断面図である。
【図１４】実施の形態１におけるパターニング工程の第２の方法を示す断面図である。
【図１５】実施の形態１におけるパターニング工程の第２の方法を示す断面図である。
【図１６】実施の形態１における遮光膜の形成工程を示す断面図である。
【図１７】実施の形態１における遮光膜の形成工程を示す断面図である。
【図１８】実施の形態１における遮光膜の形成工程を示す断面図である。
【図１９】実施の形態１における遮光膜の形成工程を示す断面図である。
【図２０】実施の形態１のＴＦＴ基板の最終工程を示す断面図である。
【図２１】実施の形態１のＴＦＴ基板の最終工程を示す断面図である。
【図２２】実施の形態１のＴＦＴ基板の最終工程を示す断面図である。
【図２３】実施の形態１のＴＦＴ基板の最終工程を示す断面図である。
【図２４】実施の形態１のゲート端子部における遮光膜の形成工程を示す断面図である。
【図２５】実施の形態１のゲート端子部における遮光膜の形成工程を示す断面図である。
【図２６】実施の形態１のゲート端子部における遮光膜の形成工程を示す断面図である。
【図２７】実施の形態１のゲート端子部における遮光膜の形成工程を示す断面図である。
【図２８】遮光膜を形成しないゲート端子部の構成を示す断面図である。
【図２９】実施の形態１におけるゲート端子部の変形例の構成を示す断面図である。
【図３０】この発明の実施の形態２であるＴＦＴ基板の構成を示す平面図である。
【図３１】図３０におけるＣ−Ｃ断面構造を示す断面図である。
【図３２】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３３】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３４】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３５】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３６】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３７】実施の形態２における遮光膜の形成工程を示す断面図である。
【図３８】この発明の実施の形態３であるＴＦＴ基板の構成を示す平面図である。
【図３９】図３８におけるＤ−Ｄ断面構造を示す断面図である。
【図４０】この発明の実施の形態４であるＴＦＴ基板の構成を示す平面図である。
【図４１】図４０におけるＥ−Ｅ断面構造を示す断面図である。
【図４２】この発明の実施の形態４であるＴＦＴ基板の変形例の構成を示す平面図である。
【図４３】図４２におけるＦ−Ｆ断面構造を示す断面図である。
【図４４】本実施の形態の変形製造方法を示す断面図である。
【発明を実施するための形態】
【００２６】
＜実施の形態１＞
図１は、この発明の実施の形態１である液晶表示装置を構成する薄膜トランジスタ基板であるＴＦＴ基板１００の構成を示す平面図であり、図２は、図１におけるＡ−Ａ断面構造を示す断面図である。図２は、ソース電極８、ＴＦＴ部７１、画素部７２における断面構造を示している。なお、図１にはＸＹ直交座標系を示している。
【００２７】
まず、図１及び図２を参照して、実施の形態１のＴＦＴ基板１００、より具体的にはＦＦＳ(Fringe Field Switching)方式のＬＣＤ用のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成を中心に説明する。
【００２８】
図３は図１におけるＢ−Ｂ断面における断面構成を示す断面図であり、ゲート端子部３０の断面構成を示している。なお、以下においてＴＦＴ基板１００は、透過型のＦＦＳ方式の液晶表示装置に用いることを前提として説明する。
【００２９】
図１に示すように、ＴＦＴ基板１００は、Ｘ方向に延在する複数のゲート電極２とＹ方向に延在する複数のソース電極８とが互いに直行して交差するように配設され、両配線の交点近傍にＴＦＴが配設されている。なお、ゲート電極２は走査信号線として機能し、ＴＦＴ部７１及び画素部７２を含む画素構成部外に配置されるゲート端子部３０に延びて形成される。一方、ソース電極８は表示信号線として機能し、画素構成部外に配置されるソース端子部４０にソース電極延長領域８ｘを介して電気的に接続されている。
【００３０】
ＴＦＴのソース電極８がソース用コンタクトホール１１を介し、ＴＦＴのドレイン電極７がドレイン用コンタクトホール１０を介して半導体チャネル層４に電気的に接続されている。半導体チャネル層４は酸化物半導体を構成材料として形成されている。そして、ドレイン電極７からソース電極８に至る半導体チャネル層４の領域がＴＦＴのチャネル領域となる。
【００３１】
図１において、隣接するゲート配線２及び隣接するソース電極８に囲まれた領域が１単位の画素構成領域となる。なお、画素構成領域にはゲート電極２及びソース電極８が含まれる。そして、当該画素構成領域内のＴＦＴの形成領域であるＴＦＴ部７１に隣接して設けられる画素部７２に第１の電極が形成される。
【００３２】
そして、第１の電極の上方には、ほぼ全面に対向するように液晶制御用の第２の電極がスリットを有する構造で設けられる。第１の電極にコモン電圧が印加され、第２の電極に表示電圧が印加される構成においては、第２の電極を画素電極９と呼称し、第１の電極を共通電極５と呼称することになる。以下、本明細書では、第１の電極を共通電極５、第２の電極を画素電極９として説明する。なお、図１に示すように、画素電極９は複数の櫛形状の開口部９ｗを有するスリット電極となる。
【００３３】
ＴＦＴ基板１００は、複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板として構成され、複数の画素構成領域はそれぞれＴＦＴ部７１と画素部７２とを有する。
【００３４】
ＴＦＴ基板１００は、透明性絶縁基板１上に選択的に設けられるゲート電極２と、ゲート電極２上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられる半導体チャネル層４と、透明性絶縁基板１に選択的に設けられる共通電極５とを有している。
【００３５】
さらに、ＴＦＴ基板１００は、ゲート電極２、ゲート絶縁膜３、半導体チャネル層４、及び半導体チャネル層４を含む透明性絶縁基板１上の全面を覆う保護絶縁膜６と、保護絶縁膜６に選択的に設けられるドレイン用コンタクトホール１０及びソース用コンタクトホール１１を介して半導体チャネル層４と電気的に接続され、互いに独立に設けられるドレイン電極７及びソース電極８とを有する。
【００３６】
そして、ＴＦＴ基板１００は、ドレイン電極７上から画素部７２に延びて設けられる成される画素電極９をさらに有し、ゲート電極２、ゲート絶縁膜３、半導体チャネル層４、ソース電極７、ドレイン電極８及び画素電極９の一部によりＴＦＴ部７１が構成され、共通電極５、画素電極９の主要部により画素部７２が構成される。なお、画素電極９の主要部は隣接するゲート電極２とソース電極８との間の領域に形成される複数の開口部９ｗを有する平面視矩形状の領域を意味する。
【００３７】
このように、複数の画素構成領域それぞれにおいて、ゲート電極２、ゲート絶縁膜３、半導体チャネル層４、共通電極５、保護絶縁膜６、ドレイン電極７、ソース電極８及び画素電極９が設けられ、ＴＦＴ部７１及び画素部７２が設けられる。
【００３８】
前述したように、ゲート電極２は上記画素構成領域外のゲート端子部３０に延びて形成され、ソース電極８は画素構成領域外のソース端子部４０に延びて形成される。
【００３９】
そして、実施の形態１のＴＦＴ基板１００は、図１及び図２に示すように、ドレイン電極８の下方において、ドレイン電極７と平面視重複する領域に、共通電極５に隣接して連続的に設けられる第１の遮光膜の一つである遮光膜５０Ａを有することを第１の特徴としている。
【００４０】
さらに、実施の形態１のＴＦＴ基板１００は、図１に示すように、ソース電極８の下方において、ソース電極８と共通電極５とが平面視重複する領域に設けられる第１の遮光膜の他の一つである遮光膜５０Ｂを有することを第２の特徴としている。
【００４１】
このように、実施の形態１のＴＦＴ基板１００は、ソース電極８及びドレイン電極７のうち少なくとも一つの電極の下方において、上記少なくとも一つの電極と平面視重複する領域に設けられる第１の遮光膜として遮光膜５０Ａ及び遮光膜５０Ｂを形成している。そして、遮光膜５０Ａがドレイン用遮光膜ととなり、遮光膜５０Ｂがソース用遮光膜となる。
【００４２】
加えて、実施の形態１のＴＦＴ基板１００は、図３に示すように、ゲート端子部３０において、ゲート電極２の上方に導電性を有する第２の遮光膜である遮光膜５０Ｃが設けられることを第３の特徴としている。この遮光膜５０Ｃは、ゲート電極２に電気的に接続し、かつ、ゲート電極２と平面視重複している。
【００４３】
図４〜図８は実施の形態１のＴＦＴ基板１００の製造方法の一部であるゲート電極２及びゲート絶縁膜３のパターニング工程の第１の方法を示す断面図である。以下、これらの図を参照してＴＦＴ基板１００の製造方法の一部を説明する。
【００４４】
まず、図４に示すように、ガラス等の透明性絶縁基板１を準備する。
【００４５】
そして、透明性絶縁基板１上全面に、アルミニウム（Ａｌ）系合金膜、例えばＡｌ-Ｎｉ-Ｎｄ膜を用いたスパッタリング法により、導電層２Ｌを成膜する。図４で示す例では、厚さ１００ｎｍのＡｌ-Ｎｉ-Ｎｄ膜を成膜して導電層２Ｌを形成した。なお、スパッタリングガスとしてはＡｒガス、Ｋｒガスなどを用いることができる。
【００４６】
実施の形態１では、導電層２ＬにＡｌ-Ｎｉ-Ｎｄ合金を用いているが、配線抵抗がＡｌ-Ｎｉ-Ｎｄ合金と同程度かさらに低くできるのであれば、他の材料を用いても良い。Ａｌ-Ｎｉ-Ｎｄ合金は、主成分がＡｌであるので、導電率が高く、添加されているＮｉによってＩＴＯ等の透明導電膜との電気的接合も可能な材料である。
【００４７】
次に導電層２Ｌ上の全面に、絶縁層３Ｌを成膜する。例えは、化学的気相成膜（ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）を厚さ５０ｎｍから４００ｎｍの厚さで絶縁層３Ｌとして形成する。
【００４８】
実施の形態１では、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に悪影響を及ぼす不純物元素に対するバリア性、すなわち、遮断性が弱いので、ＳｉＯの下層に例えばバリア性に優れる窒化シリコン膜（ＳｉＮ）をさらに設け、酸化シリコン膜と窒化シリコン膜との積層構造で絶縁層３Ｌを形成している。なお、窒化シリコン膜はＣＶＤ法により例えば厚さ５０ｎｍから４００ｎｍの厚さで形成する。
【００４９】
次に、図５に示すように、絶縁層３Ｌにゲート関連レジストであるフォトレジスト２１を塗布形成し、フォトレジスト２１を１回目の写真製版工程によりパターニングする。フォトレジスト２１は、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて絶縁層３Ｌに塗布し、厚さ約１．５μｍとする。
【００５０】
そして、図６に示すように、パターニングされたフォトレジスト２１をエッチングマスクとしてＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜とよりなる絶縁層３Ｌに対するエッチング処理を実行する。このエッチング処理が上記第１の方法における第１のエッチング処理となり、この際、等方性のエッチングにより、サイドエッチング量が比較的大きくなるように調整する。
【００５１】
次に、図７に示すように、リン酸（Phosphoric acid）、酢酸（Acetic acid）、硝酸（Nitric acid）を含むＰＡＮ溶液を用いたウエットエッチング法により、導電層２Ｌに対するエッチング処理を実行してゲート電極２を形成する。このエッチング処理が上記第１の方法における第２のエッチング処理となり、同じフォトレジスト２１をエッチングマスクとして用いている。なお、上述した例では、第２のエッチング処理としてウエットエッチング法を用いたが、ドライエッチング法により加工しても良い。
【００５２】
なお、上述した絶縁層３Ｌ及び導電層２Ｌに対する第１及び第２のエッチング処理において、第１のエッチング処理における絶縁層３Ｌに対するサイドエッチング量が大きくなるように調整される。その結果、平面視してゲート絶縁膜３の形成面積はゲート電極２形成面積より小さくなるように加工され、ゲート電極２の周辺領域上にゲート絶縁膜３が形成されないゲート絶縁膜縮小構造を得ることができる。
【００５３】
次に、図８にように、レジスト剥離液を用いてフォトレジスト２１を剥離除去する。
【００５４】
このように、ゲート電極２及びゲート絶縁膜３のパターニングにおける上記第１の方法では、ゲート関連レジストであるフォトレジスト２１をエッチングマスクとして、ゲート絶縁膜３に対する第１のエッチング処理を行い、同じフォトレジスト２１をエッチングマスクとして、ゲート電極２に対する第２のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
【００５５】
図１に示すように、ゲート電極２は、Ｘ方向に延在する複数の走査信号線であり、ゲート絶縁膜３と保護絶縁膜６を介してＹ方向に延在する表示信号線である複数のソース電極８と直行して交差するように配設され、両配線の交点近傍にＴＦＴ部７１が配設される。
【００５６】
表示信号線であるソース電極８と直行して交差するゲート電極２の走査信号線部分において、平面視してゲート絶縁膜３の形成面積がゲート電極２の形成面積より大きくなるよう加工し、ゲート電極２の配線端部から、ゲート絶縁膜３が庇状に長く残す構造としたゲート絶縁膜拡大構造を想定する。ゲート絶縁膜拡大構造を採用すると、その後に形成される保護絶縁膜６の被覆性を悪化させる結果、ゲート電極２とソース電極８との電極間ショート引き起こす可能性が高くなる。上記可能性を回避すべく、例えば、ゲート絶縁膜３はゲート電極２の幅より1μｍから10μｍ短くなるように調整して上記ゲート絶縁膜縮小構造を採ることが望ましい。
【００５７】
このように、実施の形態１のＴＦＴ基板１００は、上記ゲート絶縁膜縮小構造を採用することにより、ゲート電極２に対する保護絶縁膜６の被覆性が向上するため、上方に設けられ平面視交差するソース電極８との電極間短絡を生じにくくすることができる効果を奏する。
【００５８】
ゲート絶縁膜３及び半導体チャネル層４をパターニングする第２の方法として、露光に用いるフォトマスクとして多階調マスクを用いる方法を用いてもよい。
【００５９】
図９はグレートーンマスク６０Ａの構成を示す説明図である。図１０はグレートーンマスク６０Ａの透過率を示すグラフであり、図１１はハーフトーンマスク６０Ｂの構成を示す説明図である。
【００６０】
以下、図９〜図１１は参照して、多階調マスクについて説明する。多階調マスクとは、露光部分、中間露光部分、及び未露光部分の３つの露光レベルを行うことが可能なマスクであり、透過した光が複数の異なる強度で感光性樹脂であるフォトレジストに照射される露光マスクである。
【００６１】
多階調マスクを用いることにより、一度の露光及び現像工程により、複数、代表的には異なる２種類の膜厚の第１及び第２の領域を有するパターン形状のフォトレジストを形成することが可能である。したがって、多階調マスクを用いることにより、露光マスク（フォトマスク）の枚数を削減することが可能となる。
【００６２】
多階調マスクの代表例としては、図９に示すグレートーンマスク６０Ａ、図１１に示すハーフトーンマスク６０Ｂがある。
【００６３】
図９に示すように、グレートーンマスク６０Ａは、投光性基板６１と投光性基板６１の下面上に形成される遮光部６３及び遮光部６３に隣接配置される回折格子部６４とを含んで構成される。遮光部６３においては、光の透過率が０％である。一方、回折格子部６４はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過率を制御することができる。
【００６４】
なお、回折格子部６４は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。投光性基板６１としては、石英やフィルム等の透光性基板を用いることができる。遮光部６３及び回折格子部６４は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【００６５】
グレートーンマスク６０Ａに露光光を照射した場合、図１０に示すように、遮光部６３が形成される領域Ｔ２においては、光透過率は０％であり、遮光部６３及び回折格子部６４が設けられていない領域Ｔ３では光透過率は１００％である。
【００６６】
また、回折格子部６４が設けられる領域Ｔ１においては、１０〜７０％の範囲で光透過率の調整可能である。回折格子部６４における光の透過率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【００６７】
また、図１１に示すように、ハーフトーンマスク６０Ｂは、透光性基板６２と透光性基板６２の下面上に形成される半透過部６５及び半透過部６５の下面上の中央部に形成される遮光部６６とを含んで構成される。
【００６８】
半透過部６５は、MoSiN、MoSi、MoSiO、MoSiON、CrSiなどを用いることができる。遮光部６６は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。光の透過率の調整は、図１０と同様に半透過部６５の材料により調整可能である。具体的に、遮光部６６が形成される領域Ｔ２では光透過率は０％であり、半透過部６５及び遮光部６６が共に設けられていない領域Ｔ３では光透過率は１００％であり、半透過部６５のみが設けられている領域Ｔ１では光透過率は１０〜７０％となる。
【００６９】
図１２〜図１５はハーフトーンマスク６０Ｂを用いたゲート電極２及びゲート絶縁膜３のパターニング工程の第２の方法を示す断面図である。
【００７０】
図１２に示すように、透明性絶縁基板１上の全面に導電層２Ｌを成膜し、導電層２Ｌ上に絶縁層３Ｌを形成する。この際、絶縁層３Ｌは酸化シリコン膜と窒化シリコン膜との積層構造で形成される。
【００７１】
その後、絶縁層３Ｌ上にフォトレジスト２２を塗布し、多階調マスクとして例えば図１１で示したハーフトーンマスク６０Ｂを用いて、露光量部分的に露光量、すなわち、感光量と現像条件とを調整することにより、他の領域より形成高さが低い段差部分２２ａを選択的に有する構造にフォトレジスト２２をパターニングする。パターニングされたフォトレジスト２２は、第１の領域である領域Ｒ１と第２の領域である領域Ｒ２とを有しており、領域Ｒ１は領域Ｒ２の周辺に形成される領域となる。この際、領域Ｒ１の膜厚が領域Ｒ２の膜厚より薄くなるように形成されて段差部分２２ａが設けられる。
【００７２】
すなわち、ハーフトーンマスク６０Ｂの領域Ｔ１に対応する露光領域がフォトレジスト２２の領域Ｒ１となり、領域Ｔ２に対応する露光領域がフォトレジスト２２の領域Ｒ２となる。このように、ハーフトーンマスク６０Ｂを用いた写真製版工程によりフォトレジスト２２はその周辺領域に段差部分２２ａを有する構造でパターニングされる。
【００７３】
そして、図１３に示すように、パターニングされたフォトレジスト２２をエッチングマスクとしてＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜との積層構造の絶縁層３Ｌに対するエッチング処理を実行する。
【００７４】
次に、リン酸（Phosphoric acid）、酢酸（Acetic acid）、硝酸（Nitric acid）を含む溶液を用いたウエットエッチング法により、導電層２Ｌに対するエッチング処理を実行してゲート電極２を形成する。このように、段差部分２２ａを有するフォトレジスト２２をエッチングマスクとして絶縁層３Ｌ及び導電層２Ｌに対して連続的に行うエッチング処理が上記第２の方法における第１のエッチング処理となる。
【００７５】
次に、図１４及び図１５に示すように、フォトレジスト２２の段差部分２２ａを除去し、段差部分２２ａが除去されたフォトレジスト２２をエッチングマスクとしてゲート絶縁膜３に対しＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法による第２のエッチング処理を実行して、ゲート絶縁膜３の一部を選択的に除去する。その後、レジスト剥離液を用いてフォトレジスト２２を除去する。
【００７６】
その結果、ゲート絶縁膜３は図１２で示す段差部分２２ａの領域Ｒ１分、ゲート電極２より内側になるように加工される。その結果、平面視してゲート絶縁膜３の形成面積はゲート電極２形成面積より小さくなるように加工され、ゲート電極２の周辺領域上にゲート絶縁膜３が形成されないゲート絶縁膜縮小構造を得ることができる。
【００７７】
このように、ゲート電極２及びゲート絶縁膜３のパターニングに関する上記第２の方法では、ゲート関連レジストであるフォトレジスト２２をエッチングマスクとして、図１３に示すように、ゲート電極２及びゲート絶縁膜３に対する第１のエッチング処理を行い、段差部分２２ａが除去された同じフォトレジスト２２をエッチングマスクとして、ゲート絶縁膜３に対する第２のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
【００７８】
すなわち、ゲート電極２及びゲート絶縁膜３のパターニングに関する上記第１及び第２の方法では、ゲート関連レジストであるフォトレジスト２１あるいはフォトレジスト２２をエッチングマスクとして、ゲート絶縁膜３及びゲート電極２の少なくとも一つに対する第１のエッチング処理を行っている。そして、同じフォトレジスト２１あるいはフォトレジスト２２をエッチングマスクとして、ゲート絶縁膜３及びゲート電極２の少なくとも一つの対する第２のエッチング処理を実行して、上記ゲート絶縁膜縮小構造を実現している。
【００７９】
この際、第１のエッチング処理対象は、上記第１の方法ではゲート絶縁膜３となり、上記第２の方法ではゲート絶縁膜３及びゲート電極２となり、第２のエッチング処理対象は、上記第１の方法ではゲート電極２となり、上記第２の方法ではゲート絶縁膜３となる。
【００８０】
図１６〜図１９は実施の形態１のＴＦＴ基板１００の製造方法の一部である遮光膜５０Ａの形成工程を示す断面図である。この工程は、図４〜図８で示した上記第１の方法あるいは図１２〜図１５で示した上記第２の方法に引き続いて実行される。
【００８１】
図１６に示すように、ゲート電極２及びゲート絶縁膜３を含む透明性絶縁基板１上の全面に、酸化物半導体形成層４Ｌを形成する。本実施の形態では、酸化物半導体形成層４Ｌとして、酸化インジウム（Ｉｎ２Ｏ３）に酸化ガリウム（Ｇ２Ｏ３）及び酸化亜鉛（ＺｎＯ）を添加したＩｎＧａＺｎＯ系の酸化物半導体を用いる。
【００８２】
ここでは、例えばＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺｎＯターゲット［Ｉｎ２Ｏ３・（Ｇ２Ｏ３）・（ＺｎＯ）２］を用いたＤＣスパッタリング法により酸化物半導体形成層４Ｌを形成する。このとき、スパッタリングガスとしては、公知のアルゴン（Ａｒ）ガス、クリプトン（Ｋｒ）ガスなどを用いることができる。このようなスパッタリング法を用いて形成されたＩｎＧａＺｎＯ膜は、通常は、酸素の原子組成比が化学量論組成よりも少なくなっており、酸素イオン欠損状態（上記の例ではＯの組成比が４未満）の酸化膜となる。このように、酸化物半導体形成層４Ｌの構成材料となる酸化物半導体として選択的に酸素の含有量となる組成比が異なるようにしても良い。
【００８３】
したがって、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行い、例えば４０ｎｍの厚さでＩｎＧａＺｎＯ系の酸化物半導体形成層４Ｌを形成する。なお、ＩｎＧａＺｎＯ膜は非晶質構造であっても良い。
【００８４】
次に、図１７に示すように、酸化物半導体形成層４Ｌ上に塗布形成したフォトレジスト２３を、写真製版工程による２回目のパターニング処理を実行してパターニングする。レジスト２３は、例えばノボラック系のポジ型の感光性樹脂で構成されるフォトレジスト材を、塗布法を用いて酸化物半導体形成層４Ｌに塗布し、厚さ約１．５μｍとする。
【００８５】
実施の形態１では、ハーフトーンマスク６０Ｂを用いて、露光量部分的に露光量と現像条件を調整することにより、図１７に示すように、図１２〜図１５で示したフォトレジスト２２と同様に、段差部分２３ａを選択的に有するフォトレジスト２３にパターニングされる。
【００８６】
そして、パターニングされたフォトレジスト２３をエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチングを酸化物半導体形成層４Ｌに対して行うことにより、ゲート絶縁膜３上に半導体チャネル層４を形成し、同時に透明性絶縁基板１上に選択的に共通電極５に形成する。シュウ酸を含む溶液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。実施の形態１では、シュウ酸を５ｗｔ％で含む水溶液を用いている。
【００８７】
次に、図１８に示すように、フォトレジスト２３の段差部分２３ａをＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により除去する。その後、表面が露出した共通電極５の一部に対し、段差部分２３ａが除去されたフォトレジスト２３をマスクとして、水素（Ｈ２）、ヘリウム（Ｈｅ）、窒素（Ｎ２）を含むプラズマ処理による還元処理を行い、遮光膜５０Ａを形成する。その結果、遮光膜５０Ａは共通電極５に隣接して連続的に形成される。なお、還元処理と共通電極５内の酸化物を除去する処理を意味する。
【００８８】
なお、図１６〜図１８には図示していないが、図１で示す共通電極５の遮光膜５０Ｂの形成予定領域上にも、遮光膜５０Ａの形成予定領域上に形成された図１７で示すフォトレジスト２３の段差部分２３ａと同様な段差部分を形成することにより、還元処理による遮光膜５０Ａの形成時に遮光膜５０Ｂも併せて形成することができる。
【００８９】
このように、多階調マスクであるハーフトーンマスク６０Ｂを用いた写真製版工程により膜厚が異なる第１及び第２の領域を有するフォトレジスト２３を形成しているため、１つのフォトレジスト２３を用いて、共通電極５と第１の遮光膜である遮光膜５０Ａ及び遮光膜５０Ｂとを形成することができる。その結果、共通電極５と遮光膜５０Ａ及び遮光膜５０Ｂとの形成に要する写真製版工程の実施回数を１回に抑えて製造工程の簡略化を図ることができる。
【００９０】
加えて、還元処理としてプラズマ処理の実行により、第１の遮光膜である遮光膜５０Ａ及び遮光膜５０Ｂそれぞれ比抵抗を低く設定することにより、遮光膜５０Ａ及び遮光膜５０Ｂを電流が流れる際の抵抗損失を改善することができる。
【００９１】
実施の形態１では、ヘリウム及び水素を１対１で混合したガスを用い、４０Ｗで１２０秒間、水素プラズマ処理を行った。その後、図１９に示すように、フォトレジスト２３を剥離除去する。
【００９２】
続いて、ゲート電極２、ゲート絶縁膜３、半導体チャネル層４、共通電極５及び遮光膜５０Ａを含む透明性絶縁基板１全体を２００〜４００℃の大気雰囲気でアニールする。酸素を含んだ状態でのアニール処理により、酸化物半導体膜を構成材料としている半導体チャネル層４及び共通電極５にさらに酸素を供給することができ、酸素イオン欠乏状態の解消がより確実なものとなる。また同時に構造緩和も起こるため、構造欠陥が減少して良質な半導体膜となる。
【００９３】
半導体チャネル層４及び共通電極５の比抵抗は、１×１０２Ω・ｃｍ程度以上、かつ、１×１０５Ω・ｃｍ程度以下の比抵抗であるのに対して、還元処理が行われた遮光膜５０Ａ及び遮光膜５０Ｂは、１×１０−３Ω・ｃｍ程度以下となり、半導体から導体へと性質が変化する。
【００９４】
さらに、還元処理が行われた遮光膜５０Ａ及び遮光膜５０Ｂは、波長５００ｎｍ以下の光吸収率が増加する。特に波長４５０ｎｍ以下の光がＬＥＤライトから半導体チャネル層４に入射すると、価電子帯近傍に存在する欠陥準位から電子・正孔対や酸素空孔準位を励起するため、ゲート電極２が負に印加された状態では正孔がゲート絶縁膜３に注入され薄膜トランジスタの閾値電圧が時間とともに変動することもよく知られている。そのため、欠陥準位の低減とともに光を半導体チャネル層４に入射させないこと、たとえ入射しても光強度を弱めていることが薄膜トランジスタの信頼性向上には重要となる。
【００９５】
このため、還元処理が行われた遮光膜５０Ａ及び遮光膜５０Ｂは、ＴＦＴ特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができる。
【００９６】
このように、実施の形態１のＴＦＴ基板１００は、第１の遮光膜である遮光膜５０Ａ及び遮光膜５０Ｂの存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がドレイン電極７あるいはソース電極８で反射して半導体チャネル層４に入射する光強度、光量を抑制し、さらに、半導体チャネル層４への入射光自体を遮光することができる効果を奏する。
【００９７】
上述したように、遮光膜５０Ａは半導体チャネル層４の構成材料と同じ酸化物半導体を構成材料としており、ゲート電極２とは電気的に分離された状態で透明性絶縁基板１上に設けられる。
【００９８】
したがって、実施の形態１のＴＦＴ基板１００は、第１の遮光膜である遮光膜５０Ａは、酸化物半導体形成層４Ｌを堆積後、半導体チャネル層４の形成時に併せて形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
【００９９】
また、ＴＦＴ基板１００は、ドレイン用遮光膜である遮光膜５０Ａの存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がドレイン電極７で反射して半導体チャネル層４に入射する光強度、光量を抑制することができる。
【０１００】
さらに、ＴＦＴ基板１００において、比較的低い比抵抗で遮光膜５０Ａを形成することができるため、共通電極５に関連する配線抵抗を低くして抵抗損失を改善することができる。
【０１０１】
加えて、実施の形態１のＴＦＴ基板１００は、ソース用遮光膜である遮光膜５０Ｂの存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がソース電極８のソース電極延長領域８ｘで反射して半導体チャネル層４に入射する光強度、光量を抑制することができる。
【０１０２】
さらに、ＴＦＴ基板１００において、比較的低い比抵抗で遮光膜５０Ｂを形成することができるため、ゲート電極２に関連する配線抵抗を低くして抵抗損失を改善することができる。
【０１０３】
図２０〜図２３は実施の形態１のＴＦＴ基板１００の製造方法の一部である最終工程を示す断面図である。
【０１０４】
まず、図２０に示すように、ゲート電極２、ゲート絶縁膜３、半導体チャネル層４、共通電極５及び遮光膜５０Ａを含む透明性絶縁基板１上の全面に、保護絶縁膜６を形成する。例えは、化学的気相成膜（ＣＶＤ）法を用いて、酸化シリコン膜を５０ｎｍから４００ｎｍの厚さにして保護絶縁膜６として形成する。
【０１０５】
実施の形態１では、水分（Ｈ２Ｏ）や水素（Ｈ２）、ナトリウム（Ｎａ）、カリウム（Ｋ）のようなＴＦＴ特性に悪影響を及ぼす不純物元素に対するバリア性、すなわち、遮断性が弱いので、ＳｉＯの上層に例えばバリア性に優れる窒化シリコン膜などを設けた酸化シリコン膜との積層構造とした。すなわち、ＣＶＤ法を用いて５０ｎｍから４００ｎｍの厚さで、酸化シリコン膜上にさらに窒化シリコン膜を形成して保護絶縁膜６を得ている。
【０１０６】
なお、保護絶縁膜６としては、酸化アルミニウム（Ａｌ２Ｏ３）などを用いてもよく、上述したシリコン酸化膜及び窒化シリコン膜との積層構造でもよい。
【０１０７】
次に、図２１に示すように、保護絶縁膜６を選択的に貫通して半導体チャネル層４の表面に到達するドレイン用コンタクトホール１０及びソース用コンタクトホール１１を形成する。
【０１０８】
具体的には、３回目の写真製版工程により図示しないフォトレジストをパターニングし、その後、パターニングされたフォトレジストをエッチングマスクとし、ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により、酸化シリコン膜と窒化シリコン膜との積層構造の保護絶縁膜６に対するエッチング処理を実行する。その結果、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１を得ることができ、その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
【０１０９】
次に、図示しないソース・ドレイン用導電層として、ＤＣマグネトロンスパッタリング法により、それぞれ厚さ１００ｎｍのＭｏＮｂ合金膜とＡｌ-Ｎｉ-Ｎｄ合金膜をこの順に形成する。
【０１１０】
続いて、図２２に示すように、４回目の写真製版工程で図示しないフォトレジストをパターニングし、パターニングしたフォトレジストをマスクとしてソース・ドレイン用導電層に対し、リン酸、酢酸及び硝酸を含む混酸であるＰＡＮ溶液によるウエットエッチング法を用いてエッチング処理を実行して、ドレイン電極７及びソース電極８を選択的に形成する。その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
【０１１１】
その結果、ドレイン用コンタクトホール１０を介して半導体チャネル層４と電気的に接続されるドレイン電極７と、ソース用コンタクトホール１１を介して半導体チャネル層４と電気的に接続されるソース電極８とを保護絶縁膜６上に互いに独立して形成することができる。
【０１１２】
この際、ドレイン電極７は図２３に示すように、遮光膜５０Ａの上方に形成され、かつ、図１に示すように、平面視して遮光膜５０Ａと重複するように形成される。
【０１１３】
なお、半導体チャネル層４は、ＰＡＮ溶液に対して溶解するが、保護絶縁膜６がソース・ドレイン用導電層に対するエッチング処理に際して半導体チャネル層４を保護しているため、半導体チャネル層４が除去されることはない。
【０１１４】
このため、ドレイン電極７及びソース電極８としては、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ及びこれらの合金や積層構造などを用いてもよく、更に加工方法としてドライエッチング法を用いて加工してもよい。
【０１１５】
続いて、透明性絶縁基板１上の全面に画素電極用導電層を形成する。この画素電極用導電層は、例えば、酸化インジウムと酸化スズとを含むＩＴＯターゲットを用いたＤＣスパッタリング法により形成されたａ−ＩＴＯ膜であり、例えば１００ｎｍの厚さに形成される。
【０１１６】
続いて、図２３に示すように、５回目の写真製版工程で図示しないフォトレジストをパターニングし、パターニングしたフォトレジストをエッチングマスクとして、シュウ酸を含む溶液を用いたウエットエッチング処理を画素電極用導電層に対し行うことにより、画素電極９を選択的に形成する。その後、レジスト剥離液を用いてフォトレジストを剥離除去する。
【０１１７】
その結果、ソース電極８上、ドレイン電極７上及び保護絶縁膜６上に選択的に画素電極９を形成され、ＴＦＴ基板１００の構造が完成する。この際、画素電極９には図１に示すようなスリット状の開口部９ｗが設けられる。なお、ソース電極８上に設けられる画素電極９はソース電極８の保護用であり本来の画素電極としては機能しない。
【０１１８】
その後、ＴＦＴ基板１００の構造全体を大気雰囲気中で２３０℃の温度で６０分間の熱処理、すなわち、アニール処理を行う。このアニール処理により、非晶質ＩＴＯは完全に結晶化し、画素電極９の透過率は高くなり、図１に示したＴＦＴ基板１００を最終的に得ることができる。
【０１１９】
実施の形態１では、５回の写真製版工程でＴＦＴ基板１００を完成したが、ドレイン電極７及びソース電極８と画素電極９との上下関係を逆にし、画素電極用導電層とドレイン・ソース用導電層とを連続で積層した後、ハーフトーンマスクを用いて第１及び第２の領域を有するフォトレジスタをパターニングすることにより、４回の写真製版工程によって図２３で示したＴＦＴ基板１００と等価な構造のＴＦＴ基板を作成することもできる。
【０１２０】
実施の形態１の薄膜トランジスタ基板の製造方法は、以下のステップ(a)〜(d) を備える。
【０１２１】
ステップ(a) は、基板（１）上にゲート電極（２）を選択的に形成し、前記ゲート電極上にゲート絶縁膜（３）を形成するステップである。
【０１２２】
ステップ(b) は、前記ゲート電極上に半導体チャネル層（４）を形成し、かつ、前記基板上に選択的に前記共通電極（５）を形成するステップである。
【０１２３】
ステップ(c) は、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記共通電極を含む前記基板上の全面に保護絶縁膜（６）を形成するステップである。
【０１２４】
ステップ(d) は、前記保護絶縁膜を選択的に貫通してドレイン用コンタクトホール（１０）及びソース用コンタクトホール（１１）を形成し、前記ドレイン用コンタクトホール及び前記ソース用コンタクトホールを介して、前記半導体チャネル層に電気的に接続する、前記ソース電極（７）及び前記ドレイン電極（８）を互いに独立して形成するステップである。
【０１２５】
前記ステップ(b) は、以下のステップ(b-1)〜(b-5)を備える。
【０１２６】
ステップ(b-1) は、前記ゲート絶縁膜及び前記ゲート電極を含む前記基板上の全面に酸化物半導体形成層（４Ｌ）を形成するステップである。
【０１２７】
ステップ(b-2)は、多階調マスクを用いた写真製版工程により、膜厚が互いに異なる第１及び第２の領域とを有するようにパターニングされたレジスト（２３）を前記酸化物半導体形成層上に形成するステップであり、前記第１の領域は前記第２の領域より膜厚が薄く形成される。
【０１２８】
ステップ(b-3)は、前記第１及び第２の領域を有する前記レジストをマスクとして前記酸化物半導体形成層をパターニングするステップである。
【０１２９】
ステップ(b-4)は、前記レジストに対し前記第１の領域を除去して前記第２の領域のみ残存するようにパターニングするステップである。
【０１３０】
ステップ(b-5) は、前記ステップ(b-4)後の前記第２の領域のみを有する前記レジストをマスクとして、表面が露出した前記酸化物半導体形成層に対し還元処理を施し、第１の遮光膜を形成するステップであり、前記酸化物半導体形成層の前記第２の領域に対応する領域は、前記ＴＦＴ部において前記半導体チャネル層となり、前記画素部において前記共通電極となる。
【０１３１】
前記ステップ(b-5)で実行する還元処理は、水素を含むガスを用いたプラズマ処理を含んでいる。
【０１３２】
プラズマ処理によって、第１の遮光膜の比抵抗を低く設定することにより、第１の遮光膜を電流が流れる際の抵抗損失を改善することができる。
【０１３３】
ステップ(b) のステップ(b-2)にて多階調マスクを用いた写真製版工程により膜厚が異なる第１及び第２の領域を有するレジストを形成しているため、ステップ(b) は１つのレジストを用いて、共通電極と第１の遮光膜とを形成することができる。その結果、共通電極と第１の遮光膜の形成に要する写真製版工程の実施回数を１回に抑えて製造工程の簡略化を図ることができる。
【０１３４】
更に前記ステップ(a) は、以下のステップ(a-1)及び(a-2)を含んでいる。
【０１３５】
ステップ(a-1) は、ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第１のエッチング処理を行うステップである。
【０１３６】
ステップ(a-2) は、前記ゲート関連レジストをエッチングマスクとして、前記ゲート絶縁膜及び前記ゲート電極のうち少なくとも一つに対する第２のエッチング処理を行うステップである。
【０１３７】
ステップ(a) の実行後において、平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈する。
【０１３８】
同じゲート関連レジストを用いた第１及び第２のエッチング処理により、ゲート絶縁膜縮小構造を得ることにより、ゲート電極に対する保護絶縁膜の被覆性が向上するため、上方に設けられ平面視交差するソース電極との電極間短絡を生じにくくすることができる。
【０１３９】
更に実施の形態１の複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板は、以下の構成を備える。
【０１４０】
第１の遮光膜（５０Ａ，５０Ｂ，５２，５３）は、半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としており、前記ゲート電極とは電気的に分離された状態で前記基板上に設けられる。
【０１４１】
このため、第１の遮光膜は半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としており、半導体チャネル層の形成時に第１の遮光膜を併せて形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
【０１４２】
実施の形態１では、前記共通電極と隣接して連続的に形成され、前記ドレイン電極と平面視重複する領域に形成されるドレイン用遮光膜（５０Ａ）を含んでいる。
【０１４３】
前記ドレイン用遮光膜の存在により、基板の裏面側からのＬＥＤ等の入射光がドレイン電極で反射して半導体チャネル層に入射する光強度、光量を抑制することができる。
【０１４４】
また、前記ソース電極は前記画素構成領域外に配置されるソース端子部（３０）に向けて形成されるソース電極延長領域（８ｘ）をさらに有し、前記第１の遮光膜は、前記共通電極と前記ソース電極延長領域とが平面視重複する領域において、前記共通電極に隣接して連続的に形成されるソース用遮光膜（５０Ｂ）を含んでいる。
【０１４５】
実施の形態１では、ソース用遮光膜の存在により、基板の裏面側からのＬＥＤ等の入射光がソース電極で反射して半導体チャネル層に入射する光強度、光量を抑制することができる。
【０１４６】
また、平面視して前記ゲート絶縁膜の形成面積は前記ゲート電極の形成面積より小さく設定され、前記ゲート電極の周辺領域上に前記ゲート絶縁膜が形成されないゲート絶縁膜縮小構造を呈することを特徴としている。
【０１４７】
上記ゲート絶縁膜縮小構造を採用することにより、ゲート電極に対する保護絶縁膜の被覆性が向上するため、上方に設けられ平面視交差するソース電極との電極間短絡を生じにくくすることができる。
【０１４８】
前記第１の遮光膜は、酸化物半導体を構成材料とし、その比抵抗が、前記半導体チャネル層の比抵抗より低く、１×１０−３Ω・ｃｍ以下に設定されている。
【０１４９】
このため、第１の遮光膜の比抵抗を低く設定することにより、第１の遮光膜を電流が流れる際の抵抗損失を改善することができる。
【０１５０】
図２４〜図２７はゲート端子部３０における遮光膜５０Ｃの形成工程を示す断面図である。
【０１５１】
図２４に示すように、ゲート電極２及びゲート絶縁膜３を含む透明性絶縁基板１の全面に酸化物半導体形成層４Ｌを形成する。この工程は、図１６で示す工程に相当する。なお、ゲート端子部３０においてもゲート電極２の周辺領域上にゲート絶縁膜３が形成されないゲート絶縁膜縮小構造を得ている。すなわち、図４〜図８で示す上記第１の方法、あるいは、図１２〜図１５で示す上記第２の方法を採用してゲート絶縁膜縮小構造を得ている。
【０１５２】
次に、図２５に示すように、ハーフトーンマスク６０Ｂを用いた露光処理によりフォトレジスト２３をパターニングする。その結果、ゲート電極２及びゲート絶縁膜３を覆う領域のみ段差部分２３ａが形成されるように、フォトレジスト２３がパターニングされる。
【０１５３】
そして、図２６に示すように、パターニングされたフォトレジスト２３をエッチングマスクとして、酸化物半導体形成層４Ｌに対してエッチング処理を実行することにより、パターニングされた酸化物半導体形成層４Ｐを得る。その後、段差部分２３ａを除去する。
【０１５４】
図２５及び図２６で示す工程は、図１７で示す工程に相当し、図２６で示す工程は図１７で示す工程から段差部分２３ａがさらに除去された状態を示している。
【０１５５】
そして、図２７に示すように、表面が露出した酸化物半導体形成層４Ｐに対し、還元処理であるプラズマ処理を実行し、遮光膜５０Ｃを形成する。その結果、遮光膜５０Ｃはゲート電極２に電気的に接続し、かつ、ゲート電極２及びゲート絶縁膜３を覆うように形成される。還元処理が行われた遮光膜５０Ｃは、遮光膜５０Ａ及び遮光膜５０Ｂと同様、１×１０−３Ω・ｃｍ以下となり、半導体から導体へと性質が変化する。なお、図２７で示す工程は図１８及び図１９で示す工程に相当する。
【０１５６】
その後、図２０〜図２３で示す工程を経て、保護絶縁膜６にゲート端子コンタクトホール１２を設けた後、ドレイン電極７及び画素電極９を形成することにより、図３で示すゲート端子部３０が完成する。
【０１５７】
このように、ハーフトーンマスク６０Ｂを用いた写真製版工程により膜厚が異なる第１及び第２の領域を有するフォトレジスト２３を形成しているため、１つのフォトレジスト２３を用いて、共通電極５と遮光膜５０Ｃとを形成することができる。その結果、共通電極５と遮光膜５０Ｃとの形成に要する写真製版工程の実施回数を１回に抑えて製造工程の簡略化を図ることができる。
【０１５８】
また、第２の遮光膜である遮光膜５０Ｃも遮光膜５０Ａや遮光膜５０Ｂと同様、半導体チャネル層４の構成材料と同じ酸化物半導体を構成材料としているため、半導体チャネル層４の形成時に併せて遮光膜５０Ｃを形成することができるため、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
【０１５９】
加えて、還元処理としてプラズマ処理によって、第２の遮光膜である遮光膜５０Ｃそれぞれ比抵抗を低く設定することにより、遮光膜５０Ｃを電流が流れる際の抵抗損失を改善することができる。
【０１６０】
図３で示すゲート端子部３０は、ゲート電極２がＴＦＴ部７１及び画素部７２を含む画素構成領域外に延びて形成される領域である。
【０１６１】
同図に示すように、ゲート電極２の上方に導電性を有する第２の遮光膜である遮光膜５０Ｃが設けられ、遮光膜５０Ｃはゲート電極２に電気的に接続し、かつ、図１及び図３に示すように、ゲート電極２と平面視重複するように形成されている。
【０１６２】
このように、実施の形態１のＴＦＴ基板１００は、第２の遮光膜である遮光膜５０Ｃを設けることにより、ゲート端子コンタクトホール１２は遮光膜５０Ｃに到達するように設ければ良い。
【０１６３】
このため、ゲート端子コンタクトホール１２を、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１と同時に形成する場合、ゲート端子コンタクトホール１２の形成によって、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１が過剰エッチング等の悪影響を受けることはない。その結果、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１の仕上がりサイズや断面構造の制御が容易になり、ドレイン電極７及びソース電極８の被覆性を改善することができる。
【０１６４】
以下、この点を詳述する。実施の形態１では、図３に示すように、ゲート端子部３０には、ゲート電極２はゲート電極２と電気的に接続された遮光膜５０Ｃが、ゲート電極２上に、ゲート電極２に電気的に接続して形成されている。
【０１６５】
このため、ゲート端子部３０においては、保護絶縁膜６を貫通して導電性を有する遮光膜５０Ｃに導くことにより、ゲート端子コンタクトホール１２を形成することができる。したがって、ゲート端子コンタクトホール１２は、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１と同じエッチング条件で加工することができる。なぜなら、図２１に示すように、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１も保護絶縁膜６を貫通することにより形成できるからである。
【０１６６】
図２８は遮光膜５０Ｃを形成しないゲート端子部３３０の構成を示す断面図である。同図に示すように、ゲート電極２上にゲート絶縁膜３が形成されゲート絶縁膜３を覆って保護絶縁膜６が形成されている。
【０１６７】
図２８に示すゲート端子部３３０は、ゲート電極２と保護絶縁膜６との間にはさらにゲート絶縁膜３が設けられているため、保護絶縁膜６と半導体チャネル層４との間にゲート絶縁膜３が設けられていないドレイン用コンタクトホール１０及びソース用コンタクトホール１１と同じエッチング条件では加工することはできない。
【０１６８】
したがって、１回の写真製版工程によりパターニング場合、最適エッチング時間より過剰にエッチングする必要があり、その分、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１の仕上がり開口サイズが大きくなり、ドレイン電極７及びソース電極８の電極の被覆性を悪化させる加工形状、すなわち、被覆性を悪化させる断面形状となる等の問題が発生する。しかし、図３で示すゲート端子部３０においては、上記の問題が発生することない。
【０１６９】
さらに、１×１０−３Ω・ｃｍ以下の比較的低い比抵抗の遮光膜５０Ｃを形成することができるため、ゲート電極２に関連する配線抵抗を低くして抵抗損失を改善することができる。
【０１７０】
また、ゲート端子部３０のゲート電極２は遮光膜５０Ｃによって保護されているため、ゲート電極２が直接ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスや酸素（Ｏ２）ガスを用いたドライエッチングに晒されることなく、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ及びこれらの合金などエッチングや酸化されやすい金属を電極材料に用いることができる。したがって、図３に示すように、ゲート端子部３０において、ゲート電極２は遮光膜５０Ｃを介してドレイン電極７及び画素電極９の金属電極と電気的に接続される。なお、ゲート端子部３０に形成されるドレイン電極７及び画素電極９は遮光膜５０Ｃの保護用に設けられており、本来の働きは有さない。
【０１７１】
また、実施の形態１では、ゲート端子部３０について遮光膜５０Ｃを形成する構造を示したが、ソース端子部４０についても同様に図３で示す遮光膜５０Ｃを有する構造で形成することもでき、ゲート端子部３０に遮光膜５０Ｃを形成する場合と同様な効果を奏する。
【０１７２】
図２９はゲート端子部３０の変形例であるゲート端子部３０Ｂの構成を示す断面図である。同図に示すように、ゲート電極２上にゲート絶縁膜３を設けることなく、ゲート電極２を直接覆うように遮光膜５０Ｃを形成している。そして、遮光膜５０Ｃ上にゲート端子コンタクトホール１２を介してドレイン電極７及び画素電極９が堆積されている。
【０１７３】
ゲート絶縁膜３は、例えば、図１２で示す工程において、ゲート絶縁膜３上の全面をフォトレジスト２２の段差部分２２ａとすることにより、図１４及び図１５で示す工程の実行時に全て除去される結果、図２９に示すように、ゲート端子部３０Ｂにおけるゲート電極２上のゲート絶縁膜３が全く形成されない構造を実現することができる。
【０１７４】
このように、遮光膜５０Ｃは、図３に示すようにゲート電極２の端部と接続したり、図２９に示すように、ゲート絶縁膜３の全面をエッチングした構造においてゲート電極２と接続したりすることができる。すなわち、ゲート絶縁膜３のエッチング除去量を変えてゲート電極２と遮光膜５０Ｃとの電気的に接続に関し種々の組合せを実現することができる。
【０１７５】
更に実施の形態１の複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板は、以下の構成を備える。
【０１７６】
実施の形態１では、第２の遮光膜（５０Ｃ）は、半導体チャネル層の構成材料と同じ酸化物半導体を構成材料としているため、半導体チャネル層の形成時に遮光膜を併せて形成することができる分、パターニング用のマスク数低減により、薄膜トランジスタ基板の生産性の向上を図ることができる。
【０１７７】
さらに、比較的低い比抵抗で第２の遮光膜を形成することができるため、ゲート電極に関連する配線抵抗を低くして抵抗損失を改善することができる。
【０１７８】
前記第２の遮光膜は、酸化物半導体を構成材料とし、その比抵抗が、前記半導体チャネル層の比抵抗より低く、１×１０−３Ω・ｃｍ以下に設定される。
【０１７９】
第２の遮光膜の比抵抗を低く設定することにより、第２の遮光膜を電流が流れる際の抵抗損失を改善することができる。
【０１８０】
ＴＦＴ基板１００の完成後において、ＴＦＴ基板１００の表面に、図示しない配向膜及びスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミドなどで構成されている。
【０１８１】
ここで、カラーフィルターは、実際にはＴＦＴ基板１００に対向配置される対向基板に設けられる。ＴＦＴ基板１００と対向基板とは、上記スペーサによって一定の間隙を保って貼り合わされ、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。このようにして貼り合わされたＴＦＴ基板１００及び対向基板の外側の面に、２つの偏光板及びバックライトが配置されてＦＦＳ方式の液晶表示装置を得ることができる。本実施の形態では、透明性絶縁基板１の裏面側にバックライトが配置されることになる。
【０１８２】
このようにして得られた液晶表示装置は、高解像度、高フレームレートかつ、長寿命で、信頼性が高いという特徴がある。
【０１８３】
以上のように、実施の形態１では、ＴＦＴ基板１００の半導体チャネル層４に酸化物半導体膜を用いたエッチングストッパ型ＴＦＴを写真製版工程の回数を増やすことなく、比較的簡単な製造工程により、生産性よく製造することができる。
【０１８４】
さらに、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１を所望の形状に加工でき、電極の被覆性に優れ、ＴＦＴ部７１の膜剥がれやソース電極８及び画素電極９の断線などの歩留まりの低下が抑制される。
【０１８５】
また、還元処理が行われた遮光膜５０Ａ〜５０Ｃは、ＴＦＴ特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、長期信頼性が向上するという効果も奏する。
【０１８６】
以上実施の形態１では、複数の画素構成領域がマトリクス状に配置された薄膜トランジスタ基板であって、前記複数の画素構成領域はそれぞれＴＦＴ部（７１）と画素部（７２）とを含み、前記複数の画素構成領域はそれぞれ、ゲート電極（２）、ゲート絶縁膜（３）、半導体チャネル層（４）、共通電極（５）、保護絶縁膜（６）、ドレイン電極（７）、ソース電極（８）及び画素電極（９）を備える。
【０１８７】
ゲート電極（２）は基板（１）上に選択的に設けられ、ゲート絶縁膜（３）は前記ゲート電極上に設けられ、半導体チャネル層（４）は前記ゲート絶縁膜上に設けられる。
【０１８８】
共通電極（５）は前記基板上に選択的に設けられ、保護絶縁膜（６）は、前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層及び前記共通電極を含む前記基板上を覆う。ドレイン電極（７）及びソース電極（８）は、前記保護絶縁膜に設けられるドレイン用コンタクトホール（１０）及びソース用コンタクトホール（１１）を介して前記半導体チャネル層と電気的に接続され、互いに独立に設けられる。画素電極（９）は、前記ドレイン電極上から前記画素部に延びて設けられる。
【０１８９】
前記ゲート電極、前記ゲート絶縁膜、前記半導体チャネル層、前記ソース電極、前記ドレイン電極及び前記画素電極の一部により前記ＴＦＴ部が構成され、前記共通電極及び前記画素電極の主要部により前記画素部が構成される。
【０１９０】
そして、前記ソース電極及びドレイン電極のうち少なくとも一つの電極の下方において、前記少なくとも一つの電極と平面視重複する領域に設けられる第１の遮光膜（５０Ａ，５０Ｂ，５２，５３）を有することを特徴としている。
【０１９１】
この発明に係る薄膜トランジスタ基板における第１の態様は、第１の遮光膜の存在により、基板の裏面側からのＬＥＤ等の入射光がソース電極あるいはドレイン電極で反射して半導体チャネル層に入射する光強度、光量を抑制し、さらに、半導体チャネル層への入射光自体を遮光することができる効果を奏する。
【０１９２】
そして、前記ゲート電極は前記画素構成領域外に配置されるゲート端子部（３０）に延びて形成され、前記ゲート端子部において、前記ゲート電極の上方に導電性を有する第２の遮光膜（５０Ｃ）が設けられ、前記第２の遮光膜は、前記ゲート電極に電気的に接続し、かつ、前記ゲート電極と平面視重複していることを特徴としている。
【０１９３】
この発明に係る薄膜トランジスタ基板における第２の態様は、ゲート電極の上方に導電性を有する第２の遮光膜が設けられ、この第２の遮光膜は、ゲート電極に電気的に接続し、かつ、ゲート電極と平面視重複している。このため、ゲート電極との電気的に接続を図るべく設けられるゲート端子コンタクトホールは第２の遮光膜に到達するように設ければ良い。
【０１９４】
したがって、第２の態様において、ゲート端子コンタクトホールを、ドレイン用コンタクトホール及びソース用コンタクトホールと同時に形成する場合、ゲート端子コンタクトホールの形成によって、ドレイン用コンタクトホール及びソース用コンタクトホールソースが過剰エッチング等の悪影響を受けることはない。その結果、第２の態様は、ドレイン用コンタクトホール及びソース用コンタクトホールの仕上がりサイズや断面構造の制御が容易になり、ソース電極及びレイン電極の被覆性を改善することができる。
【０１９５】
＜実施の形態２＞
図３０は、この発明の実施の形態２である薄膜トランジスタ基板であるＴＦＴ基板２００の構成を示す平面図であり、図３１は、図３０におけるＣ−Ｃ断面構造を示す断面図である。なお、図３０にはＸＹ直交座標系を示している。
【０１９６】
以下、図３０及び図３１を参照して、この発明の実施の形態２であるＴＦＴ基板２００の構成及び製造方法について説明する。なお、ＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
【０１９７】
図３０におけるＢ−Ｂ線での断面構成は図３で示したＴＦＴ基板１００と同一の構成のため、説明は省略する。
【０１９８】
図３０及び図３１に示すように、ＴＦＴ基板２００においては共通電極５の一部に形成された遮光膜５０Ａに加え、ゲート電極２と同時に共通配線２０を形成し、共通配線２０と電気的に接続される遮光膜５０Ｄをさらに有する点において、実施の形態１のＴＦＴ基板１００とは異なっている。共通配線２０はＸ方向に延在し、各々が走査信号線となる複数のゲート電極２と並行するように配設され、共通電極５と電気的に接続して形成される。
【０１９９】
図３１に示すように、共通配線２０を直接覆って遮光膜５０Ｄが形成され、遮光膜５０Ｄから連続的に共通電極５が設けられる。
【０２００】
図３２〜図３７は実施の形態２のＴＦＴ基板２００の製造方法の一部である遮光膜５０Ｄの形成工程を示す断面図である。
【０２０１】
図３２に示すように、透明性絶縁基板１上に導電層２Ｌ及び絶縁層３Ｌを積層した後、絶縁層３Ｌ上にフォトレジスト２２を塗布し、段差部分２２ａを有する構造にフォトレジスト２２をパターニングする。図３２で示す工程は実施の形態１の図１２で示す工程に相当する。
【０２０２】
そして、パターニングされたフォトレジスト２２をエッチングマスクとして導電層２Ｌ及び絶縁層３Ｌに対する第１のエッチング処理を実行してゲート電極２、ゲート絶縁膜３及び共通配線２０を得る。その後、フォトレジスト２２の段差部分２２ａを除去した後、フォトレジスト２２をエッチングマスクとしてゲート絶縁膜３に対しさらに第２のエッチング処理を実行する。
【０２０３】
その結果、図３３に示すように、ゲート電極２の周辺領域上にゲート絶縁膜３が形成されないゲート絶縁膜縮小構造を得る。同時に、共通配線２０上のゲート絶縁膜３は全て除去される。図３３で示す工程は実施の形態１の図１３〜図１５で示す工程に相当する。
【０２０４】
その後、図３４にように、ゲート電極２及びゲート絶縁膜３を含む透明性絶縁基板１上の全面に、酸化物半導体形成層４Ｌを形成する。図３４で示す工程は実施の形態１の図１６で示す工程に相当する。
【０２０５】
次に、図３５に示すように、パターニングされた、段差部分２３ａを有するフォトレジスト２３を酸化物半導体形成層４Ｌ上に形成する。
【０２０６】
そして、図３６に示すように、パターニングされたフォトレジスト２３をエッチングマスクとして、酸化物半導体形成層４Ｌに対して行うことにより、ゲート絶縁膜３上に半導体チャネル層４を形成し、同時に、透明性絶縁基板１上及び共通電極５上に選択的に共通電極５を形成する。
【０２０７】
さらに、図３６に示すように、フォトレジスト２３の段差部分２３ａを除去し、段差部分２３ａが除去されたフォトレジスト２３をマスクとして、表面が露出した共通電極５の一部にプラズマ処理による還元処理を行う。図３５及び図３６で示す工程は実施の形態１の図１７及び図１８で示す工程に相当する。
【０２０８】
その結果、図３７に示すように、共通電極５に隣接して連続的に遮光膜５０Ａが形成され、同時に、共通配線２０を直接覆って遮光膜５０Ｄが形成される。その後、フォトレジスト２３を除去する。図３７で示す工程が実施の形態１の図１９で示す工程に相当する。
【０２０９】
このように、実施の形態２のＴＦＴ基板２００は、共通電極５に電気的に接続し、画素部７２において平面視して画素電極９の中央部で重複して、画素電極９を横断する共通配線２０と、共通配線２０を直接覆って設けられる共通配線用遮光膜である遮光膜５０Ｄを備えることを特徴としている。共通配線２０はゲート電極２と同じ構成材料である金属で形成されるため、共通電極５に比べ導電率は高く、光透過性は低い。
【０２１０】
実施の形態２のＴＦＴ基板２００は、共通電極５に電気的に接続する共通配線２０を設けることにより、共通電極６に関する配線抵抗を低くすることができるため、速度の速い状態で画素に関する動作を実行しても、応答遅延や表示不良の発生を抑制することができる。
【０２１１】
さらに、実施の形態２のＴＦＴ基板２００は、共通配線用遮光膜である遮光膜５０Ｄの存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がソース電極８あるいはドレイン電極７で反射して半導体チャネル層４に入射する光強度、光量を抑制することができる。
【０２１２】
実施の形態２では、１本のゲート電極２に対応して１本の共通配線２０を配設したが、画素部７２の開口率と配線抵抗の最適値を考慮し、共通配線２０を複数本配置しても良い。
【０２１３】
実施の形態１では、ハーフトーンマスク６０Ｂを用いることにより、５回の写真製版工程でＴＦＴ基板１００を作成したが、実施の形態２でも５回の写真製版工程とすることができる。すなわち、実施の形態２では、ＴＦＴ基板２００の半導体チャネル層４に酸化物半導体膜を用いたエッチングストッパ型ＴＦＴを写真製版工程の回数を大きく増やすことなく、比較的簡単な製造工程によって生産性よく製造することができる。
【０２１４】
また、還元処理が行われた遮光膜５０Ａや遮光膜５０Ｄは、ＴＦＴ特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、長期信頼性が向上するという効果も奏する。
【０２１５】
＜実施の形態３＞
図３８は、この発明の実施の形態３である液晶表示装置を構成する薄膜トランジスタ基板であるＴＦＴ基板３００の構成を示す平面図であり、図３９は、図３８におけるＤ−Ｄ断面構造を示す断面図である。なお、図３８にはＸＹ直交座標系を示している。
【０２１６】
以下、図３８及び図３９を参照して、実施の形態３のＴＦＴ基板３００の構成及び製造方法について説明する。なお、ＴＦＴ基板１００と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
【０２１７】
図３８及び図３９に示すように、共通電極５に電気的に接続し、画素部７２において平面視して画素電極９の周辺領域Ｐ９と重複するように形成される共通配線２０Ｂをさらに備えている。そして、図３９に示すように、共通配線２０Ｂを直接覆って画素周辺共通配線用遮光膜である遮光膜５１が設けられる。すなわち、実施の形態３のＴＦＴ基板１００では遮光膜５０Ａに代えて遮光膜５１を設けている。
【０２１８】
なお、共通配線２０Ｂ及び遮光膜５１は、実施の形態２の図３２〜図３７で示した、共通配線２０及び遮光膜５０Ｄと同様な製造方法で製造できる。
【０２１９】
実施の形態３のＴＦＴ基板３００では画素部７２の画素電極９の周辺領域Ｐ９に沿って画素周辺共通配線用遮光膜である遮光膜５１を設けることにより、半導体チャネル層４に近い領域における遮光膜５１の形成面積を、実施の形態１の遮光膜５０Ａに比べ広く形成することができる。
【０２２０】
その結果、透明性絶縁基板１裏面側からのＬＥＤ等の入射光が半導体チャネル層４に入射する光強度、光量の抑制を実施の形態１以上に発揮することができる。
【０２２１】
実施の形態３では、画素部７２における画素電極９の周辺領域Ｐ９に沿って共通配線２０Ｂ及び遮光膜５１を配設したが、画素部７２の開口率と配線抵抗の最適値を考慮し、画素内に複数配置しても良い。
【０２２２】
＜実施の形態４＞
図４０は、この発明の実施の形態４である液晶表示装置を構成する薄膜トランジスタ基板であるＴＦＴ基板４００の構成を示す平面図であり、図４１は、図４０におけるＥ−Ｅ断面構造を示す断面図である。なお、図４０にはＸＹ直交座標系を示している。
【０２２３】
以下、図４０及び図４１を参照して、実施の形態４であるＴＦＴ基板４００の構成及び製造方法について説明する。なお、実施の形態１のＴＦＴ基板１００や実施の形態２のＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
【０２２４】
図４０及び図４１に示すように、ソース電極８はＴＦＴ部７１及び画素部７２からなる画素構成領域外に配置されたソース端子部４０に向けて、Ｙ方向に沿って設けられるソース電極延長領域８ｘを有している。
【０２２５】
そして、ソース電極８の下方の透明性絶縁基板１上において、ソース電極延長領域８ｘ平面視重複する領域に、ソース電極延長領域８ｘに直接接続されるソース専用遮光膜である遮光膜５２が形成される。この遮光膜５２は導電性を有する。
【０２２６】
このように、実施の形態４のＴＦＴ基板４００は、ソース電極８のソース電極延長領域８ｘの下方において、ソース電極８のソース電極延長領域８ｘと平面視重複する領域に設けられる第１の遮光膜として遮光膜５２を形成している。
【０２２７】
図４０に示すように、１本のソース電極８の各ソース電極延長領域８ｘにおいて、１画素単位で遮光膜５２が２箇所設けられ、各遮光膜５２は４箇所のソース用コンタクトホール１１ｘを介してソース電極８のソース電極延長領域８ｘと電気的に接続される。
【０２２８】
なお、遮光膜５２は、図１６〜図１９で示した実施の形態１の遮光膜５０Ａと同様な製造方法により製造することができる。保護絶縁膜６、ソース電極８及び画素電極９は、図２０〜図２３で示した実施の形態１の保護絶縁膜６、ドレイン電極７及び画素電極９と同様な製造方法により製造することができる。この際、ソース用コンタクトホール１１ｘはソース用コンタクトホール１１と同時に製造することができる。
【０２２９】
このように、実施の形態４では、ソース専用遮光膜である遮光膜５２をソース電極８のソース電極延長領域８ｘに電気的に接続することにより、ソース電極８に関連する配線抵抗を低くして、ソース電極８の寄生容量による信号遅延を軽減することができる。なお、ソース電極８の寄生容量としては、共通電極５と交差する遮光膜５０Ｂの形成領域との間の寄生容量が考えられる。
【０２３０】
さらに、実施の形態４では、ソース専用遮光膜である遮光膜５２の存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がソース電極８のソース電極延長領域８ｘで反射して半導体チャネル層４に入射する光強度、光量を抑制することができる。
【０２３１】
（変形例）
図４２は、この発明の実施の形態４である液晶表示装置の変形例を構成する薄膜トランジスタ基板であるＴＦＴ基板４００Ｂの構成を示す平面図であり、図４３は、図４２におけるＦ−Ｆ断面構造を示す断面図である。なお、図４２にはＸＹ直交座標系を示している。
【０２３２】
以下、図４２及び図４３を参照して、実施の形態４の変形例であるＴＦＴ基板４００Ｂの構成及び製造方法について説明する。なお、実施の形態１のＴＦＴ基板１００や実施の形態２のＴＦＴ基板２００と同一の構成については同一の符号を付し、重複する説明は適宜省略する。
【０２３３】
図４２及び図４３に示すように、ソース電極８の下方の透明性絶縁基板１上において、ソース電極延長領域８ｘ平面視重複する領域に、ソース電極延長領域８ｘに直接接続されるソース専用遮光膜である遮光膜５３が形成される。この遮光膜５３は導電性を有する。
【０２３４】
このように、実施の形態４の変形例であるＴＦＴ基板４００Ｂは、ソース電極８のソース電極延長領域８ｘの下方において、ソース電極８のソース電極延長領域８ｘと平面視重複する領域に設けられる第１の遮光膜として遮光膜５３を形成している。
【０２３５】
遮光膜５３は共通電極５のうちソース用コンタクトホール１１ｘ直下の領域にのみ選択的に形成される。なお、図４３で示す共通電極５は遮光膜５３の形成用に設けられたにすぎず、本来の機能は有さない。
【０２３６】
図４２に示すように、１本のソース電極８の各ソース電極延長領域８ｘにおいて、１画素単位で遮光膜５３が８箇所設けられ、各遮光膜５３は１対１に対応する８箇所のソース用コンタクトホール１１ｘを介してソース電極８のソース電極延長領域８ｘと電気的に接続される。
【０２３７】
なお、遮光膜５３は、図１６〜図１９で示した実施の形態１の遮光膜５０Ａと同様な製造方法により製造することができる。保護絶縁膜６、ソース電極８及び画素電極９は、図２０〜図２３で示した実施の形態１の保護絶縁膜６、ドレイン電極７及び画素電極９と同様な製造方法により製造することができる。この際、ソース用コンタクトホール１１ｘはソース用コンタクトホール１１と同時に製造することができる。
【０２３８】
また、図１６〜図１９で示す工程では共通電極５を形成し、ソース用コンタクトホール１１ｘ形成後に、ソース用コンタクトホール１１ｘ下方の共通電極５に対し還元処理であるプラズマ処理を実行して、遮光膜５３を形成するようにしても良い。
【０２３９】
このように、実施の形態４の変形例では、ソース専用遮光膜である遮光膜５３をソース電極８のソース電極延長領域８ｘに電気的に接続して、ソース電極８に関連する配線抵抗を低くすることにより、ソース電極８の寄生容量による信号遅延を軽減することができる。
【０２４０】
さらに、実施の形態４の変形例では、ソース専用遮光膜である遮光膜５３の存在により、透明性絶縁基板１の裏面側からのＬＥＤ等の入射光がソース電極８のソース電極延長領域８ｘで反射して半導体チャネル層４に入射する光強度、光量を抑制することができる。
【０２４１】
実施の形態４では、容量形成によるソース電極８の信号遅延を低減する目的で電気的に遮光膜５２あるいは遮光膜５３がソース電極８と電気的に接続される構造を示した。
【０２４２】
還元処理が行われた遮光膜５２及び遮光膜５３は、ＴＦＴ特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができ、実施の形態１〜実施の形態３と同様に長期信頼性が向上するという効果も奏する。
【０２４３】
＜その他＞
以上説明した実施の形態１〜実施の形態４においては、共通電極５の一部に還元処理が行われた遮光膜５０Ａ〜５０Ｄ及び遮光膜５１〜５３を形成し、特に波長５００ｎｍ以下の光吸収率が増加させ、半導体チャネル層４に入射される光強度を弱めていることが薄膜トランジスタの信頼性向上には重要となる。
【０２４４】
このため、還元処理が行われた遮光膜５０Ａ〜５０Ｄ及び遮光膜５１〜５３は、ＴＦＴ特性に悪影響を及ぼす波長の光強度を低減する効果を得ることができる。
【０２４５】
図４４は本実施の形態の変形製造方法示す断面図である。同図に示すに、ドレイン用コンタクトホール１０及びソース用コンタクトホール１１を３回目の写真製版工程によりパターニングして、ＣＨＦ３、ＣＦ４、ＳＦ６などのフッ素を含むガスと酸素（Ｏ２）ガスを用いたドライエッチング法により、酸化シリコン膜及び窒化シリコン膜からなる保護絶縁膜６をエッチングする。
【０２４６】
その後、連続して水素（Ｈ２）、ヘリウム（Ｈｅ）、窒素（Ｎ２）を含むプラズマ処理を行い、半導体チャネル層４の一部に遮光膜５４を形成することも可能である。
【０２４７】
この際、実施の形態１〜実施の形態４で示したように、ソース電極８と共通電極５の公差する部分に遮光膜５０Ｂを形成する工程とを組み合わせて、実施の形態２に示したような、共通配線２０の一部に遮光膜５０Ｄを形成し、ソース電極８からの反射されるＬＥＤの光強度を低下させることも可能である。
【０２４８】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０２４９】
すなわち、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【０２５０】
さらに、本願発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。
【０２５１】
例えば、実施の形態１〜実施の形態４それぞれに示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。さらに、上記実施の形態１〜実施の形態４及び変形例に係る構成要件を適宜組み合わせてもよい。
【符号の説明】
【０２５２】
１  透明性絶縁基板、２  ゲート電極、３  ゲート絶縁膜、４  半導体チャネル層、４Ｌ  酸化物半導体形成層、５  共通電極、６  保護絶縁膜、７  ドレイン電極、８  ソース電極、９  画素電極、１０  ドレイン用コンタクトホール、１１  ソース用コンタクトホール、１２  ゲート端子コンタクトホール、２０，２０Ｂ  共通配線、５０Ａ〜５０Ｄ，５１〜５３  遮光膜、１００，２００，３００，４００，４００Ｂ  ＴＦＴ基板。
【要約】
本発明は、ＬＥＤ等の入射光が半導体チャネル層に入射する光強度、光量を抑制する構造の薄膜トランジスタ基板を提供することを目的とする。そして、本発明であるＴＦＴ基板（１００）は、ドレイン電極（８）の下方において、ドレイン電極（７）と平面視重複する領域に、共通電極（５）に隣接して連続的に設けられる遮光膜（５０Ａ）を有する。さらに、ＴＦＴ基板（１００）は、ソース電極（８）の下方において、ソース電極（８）と共通電極（５）とが平面視重複する領域に設けられる遮光膜（５０Ｂ）を有する。加えて、ＴＦＴ基板（１００）は、ゲート端子部（３０）において、ゲート電極（２）の上方に導電性を有する遮光膜（５０Ｃ）を備える。遮光膜（５０Ｃ）は、ゲート電極（２）に電気的に接続し、かつ、ゲート電極（２）と平面視重複している。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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