(57)【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタ（ＪＦＥＴ）であって、
チャネル領域と、
ゲート領域とを備え、
前記ゲート領域が、第１のゲート・サブ領域および第２のゲート・サブ領域を含み、
前記第１のゲート・サブ領域が、前記チャネル領域との間で接合を形成し
前記第２のゲート・サブ領域が、前記第１のゲート・サブ領域との間で接合を形成し、
前記チャネル領域および前記第２のゲート・サブ領域が、第１の導電型の材料を含み、
前記第１のゲート・サブ領域が、前記第１の導電型とは異なる第２の導電型の材料を含み、
前記チャネル領域が結晶材料からなり、
前記ゲート領域が水素化シリコン材料からなる、
ＪＦＥＴ。
【請求項２】
前記第１の導電型がｐ型であり、
前記ゲート領域が、前記チャネルとの間で（ｉ）ｐ／ｎ／ｐ、（ｉｉ）ｐ／ｉ／ｎ／ｐ、（ｉｉｉ）ｐ／ｎ／ｉ／ｐ、または（ｉｖ）ｐ／ｉ／ｎ／ｉ／ｐ接合を形成する、請求項１に記載のＪＦＥＴ。
【請求項３】
前記第１の導電型がｎ型であり、
前記ゲート領域が、前記チャネルとの間で（ｉ）ｎ／ｐ／ｎ、（ｉｉ）ｎ／ｉ／ｐ／ｎ、（ｉｉｉ）ｎ／ｐ／ｉ／ｎ、または（ｉｖ）ｎ／ｉ／ｐ／ｉ／ｎ接合を形成する、請求項１に記載のＪＦＥＴ。
【請求項４】
前記第１のゲート・サブ領域と前記第２のゲート・サブ領域との間に配設された導電層をさらに備える、請求項１に記載のＪＦＥＴ。
【請求項５】
前記チャネルが単結晶または多結晶シリコンからなる、請求項１に記載のＪＦＥＴ。
【請求項６】
前記ゲート領域が、水素化アモルファス・シリコン、水素化結晶シリコン、またはそれらの組合せからなる、請求項１に記載のＪＦＥＴ。
【請求項７】
前記ゲート・サブ領域接合の一方または両方がショットキー接合である、請求項１に記載のＪＦＥＴ。
【請求項８】
前記ショットキー接合のうちの少なくとも１つが、水素化アモルファス・シリコンおよび導電性材料によって形成される、請求項７に記載のＪＦＥＴ。
【請求項９】
前記導電性材料が、金属または透明導電性酸化物である、請求項８に記載のＪＦＥＴ。
【請求項１０】
前記ＪＦＥＴが薄膜トランジスタを備える、請求項１に記載のＪＦＥＴ。
【請求項１１】
誘電体を通じて前記チャネル領域に結合されるバック・ゲートをさらに備える、請求項１に記載のＪＦＥＴ。
【請求項１２】
前記誘電体が埋込み酸化物である、請求項１１に記載のＪＦＥＴ。
【請求項１３】
前記ＪＦＥＴがヘテロ接合ＪＦＥＴ（ＨＪＦＥＴ）である、請求項１に記載のＪＦＥＴ。
【請求項１４】
ゲート、ドレイン、およびソース電極、ならびにチャネル領域をそれぞれ有する接合型電界効果トランジスタ（ＪＦＥＴ）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）からなる相補型回路であって、
前記ＪＦＥＴはゲート領域を含み、
前記ＪＦＥＴの前記ゲート領域が、第１のゲート・サブ領域および第２のゲート・サブ領域を含み、
前記第１のゲート・サブ領域が、前記ＪＦＥＴチャネル領域との間で接合を形成し、
前記第２のゲート・サブ領域が、前記第１のゲート・サブ領域との間で接合を形成し、
前記ＭＯＳＦＥＴおよびＪＦＥＴチャネル領域ならびに前記第２のゲート・サブ領域が、第１の導電型の材料を含み、
前記第１のゲート・サブ領域が、前記第１の導電型とは異なる第２の導電型の材料を含み、
前記ＪＦＥＴの前記ゲート、ドレイン、またはソース電極のうちの少なくとも１つが、それぞれ前記ＭＯＳＦＥＴの前記ゲート、ドレイン、またはソース電極に電気的に接続され、
前記ＪＦＥＴチャネル領域が結晶材料からなり、
前記ＪＦＥＴの前記ゲート領域が水素化シリコン材料からなる、
相補型回路。
【請求項１５】
前記ＪＦＥＴおよび前記ＭＯＳＦＥＴの少なくとも一方が、誘電体を通じて前記ＪＦＥＴまたは前記ＭＯＳＦＥＴのそれぞれのチャネル領域に結合されたバック・ゲートを含む、請求項１４に記載の相補型回路。
【請求項１６】
前記相補型回路が、反転器、相補型パス・トランジスタ、静的ランダム・アクセス・メモリ・セル、ラッチ、または論理ゲート、あるいはそれらの組合せの部分である、請求項１４に記載の相補型回路。
【請求項１７】
接合型電界効果トランジスタ（ＪＦＥＴ）であって、
チャネル領域と、
ゲート領域とを備え、
前記ゲート領域が、前記チャネル領域との間で接合を形成し、
前記ゲート領域が少なくとも１つのショットキー接合を含み、
前記ゲート領域がブロッキング・スタックを含み、
前記チャネル領域が結晶材料からなり、
前記ゲート領域が水素化シリコン材料からなる、
ＪＦＥＴ。
【請求項１８】
前記ＪＦＥＴが相補型回路の部分である、請求項１７に記載のＪＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には接合型電界効果トランジスタ（ＪＦＥＴ）の分野に関し、より詳細には薄膜ＪＦＥＴについての構造に関する。
【背景技術】
【０００２】
水素化アモルファス・シリコン（ａ−Ｓｉ：Ｈ）は、薄膜トランジスタ（ＴＦＴ）、イメージ・センサ、光受容器、および太陽電池の製造の際に広く使用されている。この材料は通常、２００℃近くの温度で、低コスト大面積基板に適したプラズマ強化化学的気相付着（ＰＥＣＶＤ）によって成長する。低コスト大面積処理は、アクティブ・マトリックス・ディスプレイ用のＴＦＴバックプレーンの製造などの大面積電子回路での応用例にとって非常に望ましい。
【０００３】
しかし、高解像度アクティブ・マトリックス有機発光ダイオード・ディスプレイなどの、大きく安定した駆動電流を必要とする応用例により、ａ−Ｓｉ：Ｈ  ＴＦＴの使用に対していくつかの課題が課される。大面積付着技法は通常、非結晶材料を成長させるのに適しているが、これらの材料から構築されるデバイスは、結晶材料から作製されるものと比べて性能が劣る。同時に、単結晶デバイスを処理することは通常、相補型金属酸化物半導体（ＣＭＯＳ）ファウンドリを必要とし、ＣＭＯＳファウンドリは大面積電子回路およびディスプレイにとってコストが高すぎる。
【０００４】
ガラスやプラスチックなどの低コスト基板上への結晶シリコン（ｃ−Ｓｉ）の薄層の転写を可能にする様々な層転写技法の出現と共に、ｃ−ＳｉチャネルおよびＰＥＣＶＤ接触領域を有する薄膜ヘテロ接合型電界効果トランジスタ（ＨＪＦＥＴ）デバイスが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第２０１３０３２８１１０Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
接合型電界効果トランジスタおよび接合型電界効果トランジスタを組み込む相補型回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、チャネル領域およびゲート領域を含む接合型電界効果トランジスタ（ＪＦＥＴ）がある。ゲート領域は、第１のゲート・サブ領域および第２のゲート・サブ領域を含む。第１のゲート・サブ領域はチャネル領域との間で接合を形成する。第２のゲート・サブ領域は、第１のゲート・サブ領域との間で接合を形成する。チャネル領域および第２のゲート・サブ領域は、第１の導電型の材料を含む。第１のゲート・サブ領域は、第１の導電型とは異なる第２の導電型の材料を含む。
【０００８】
本発明の別の態様によれば、ゲート、ドレイン、およびソース電極、ならびにチャネル領域をそれぞれ有する接合型電界効果トランジスタ（ＪＦＥＴ）および金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む相補型回路がある。ＪＦＥＴはゲート領域を含む。ＪＦＥＴのゲート領域は、第１のゲート・サブ領域および第２のゲート・サブ領域を含む。第１のゲート・サブ領域は、ＪＦＥＴチャネル領域との間で接合を形成する。第２のゲート・サブ領域は、第１のゲート・サブ領域との間で接合を形成する。ＭＯＳＦＥＴおよびＪＦＥＴチャネル領域ならびに第２のゲート・サブ領域は、第１の導電型の材料を含む。第１のゲート・サブ領域は、第１の導電型とは異なる第２の導電型の材料を含む。ＪＦＥＴのゲート、ドレイン、またはソース電極のうちの少なくとも１つが、それぞれＭＯＳＦＥＴのゲート、ドレイン、またはソース電極に電気的に接続される。
【０００９】
本発明の別の態様によれば、チャネル領域およびゲート領域を含む接合型電界効果トランジスタ（ＪＦＥＴ）がある。ゲート領域は、チャネル領域との間で接合を形成する。ゲート領域は少なくとも１つのショットキー接合を含む。ゲート領域はブロッキング・スタックを含む。
【図面の簡単な説明】
【００１０】
【図１】本発明による第１の実施形態の半導体構造の断面図である。
【図２】本発明による第２の実施形態の半導体構造の断面図である。
【図３】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第１のグラフである。
【図４】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第２のグラフである。
【図５】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第３のグラフである。
【図６】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第４のグラフである。
【図７】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第５のグラフである。
【図８】本発明の実施形態によって生成され、または本発明の実施形態を理解するのに役立ち、あるいはその両方である情報を示す第６のグラフである。
【図９】本発明による第３の実施形態の半導体構造の断面図である。
【図１０】本発明による第４の実施形態の半導体構造の断面図である。
【図１１】本発明による第５の実施形態の半導体構造の断面図である。
【図１２】本発明による第６の実施形態の半導体構造の断面図である。
【図１３】本発明による第７の実施形態の半導体構造の断面図である。
【図１４】本発明による第８の実施形態の半導体構造の断面図である。
【図１５】本発明による第９の実施形態の半導体構造の断面図である。
【図１６】本発明による第１０の実施形態の半導体構造の断面図である。
【図１７】本発明による第１１の実施形態の半導体構造の断面図である。
【図１８】本発明による第１２の実施形態の半導体構造の断面図である。
【図１９】本発明による第１３の実施形態の半導体構造の断面図である。
【図２０】第１３の実施形態の半導体構造によって生成され、または第１３の実施形態の半導体構造を理解するのに役立ち、あるいはその両方である情報を示すグラフである。
【図２１】本発明による第１４の実施形態の半導体構造の断面図である。
【図２２】第１４の実施形態の半導体構造の電気的概略図である。
【図２３】第１４の実施形態の半導体構造によって生成され、または第１４の実施形態の半導体構造を理解するのに役立ち、あるいはその両方である情報を示すグラフである。
【図２４】本発明による第１５の実施形態の半導体構造の断面図である。
【図２５】本発明による第１６の実施形態の半導体構造の断面図である。
【図２６】第１５の実施形態の半導体構造によって生成され、または第１５の実施形態の半導体構造を理解するのに役立ち、あるいはその両方である情報を示すグラフである。
【図２７】本発明による第１７の実施形態の半導体構造の断面図である。
【発明を実施するための形態】
【００１１】
本発明のいくつかの実施形態は、（ｉ）ｃ−ＳｉチャネルおよびＰＥＣＶＤ接触領域を有する薄膜ヘテロ接合型電界効果トランジスタ（ＨＪＦＥＴ）デバイスが、（ａ）非結晶材料（たとえば、アモルファスＳｉ）のために使用される主流の大面積付着技法を使用して、薄い単結晶基板上で処理することができ、または（ｂ）ａ−Ｓｉ：Ｈ  ＴＦＴよりもかなり高い性能を実現することができ、あるいはその両方であること、（ｉｉ）そのようなＨＪＦＥＴデバイスのｃ−Ｓｉチャネルを、様々な周知の技法を使用して再結晶化多結晶シリコン（ｐｏｌｙ−Ｓｉ）によって形成することもできること、（ｉｉｉ）そのようなＨＪＦＥＴのゲート領域を、真性薄層を有するヘテロ接合太陽電池のエミッタと構造的に類似したａ−Ｓｉ：Ｈから構成することができること、（ｉｖ）ソースおよびドレイン領域を、２００℃付近（２５０℃よりもずっと下）の温度でａ−Ｓｉ：Ｈと同一のＰＥＣＶＤ反応器を使用してｃ−Ｓｉ上でエピタキシャル成長された水素化結晶シリコン（ｃ−Ｓｉ：Ｈ）から構成することができること、または（ｖ）この手法により、そのようなＨＪＦＥＴデバイスの製造のために既存のａ−Ｓｉ：Ｈ付着インフラストラクチャの使用が可能となること、あるいはそれらの組合せを認識する。
【００１２】
本発明のいくつかの実施形態では、ブロッキング構造が接合型電界効果トランジスタ（ＪＦＥＴ）デバイスのゲート・スタックに組み込まれ、ゲート接合に順方向バイアスがかけられるときにゲート電流が実質的に抑制される。その結果、ＭＯＳＦＥＴのような特性を有する常時ＯＦＦ  ＪＦＥＴデバイスが得られる。ＪＦＥＴデバイスは、ゲート、ソース、およびドレイン領域からなり、たとえば、プラズマ強化化学的気相付着（ＰＥＣＶＤ）によって２００℃未満（２５０℃よりずっと下）の温度で薄膜結晶Ｓｉ（ｃ−Ｓｉ）基板上に形成することができる。ＨＪＦＥＴデバイスを、同一のｃ−Ｓｉ基板上に製造されたＭＯＳＦＥＴデバイスと統合し、相補型回路を形成することができる。
【００１３】
本発明のいくつかの実施形態は、現況技術に関して以下の事実、潜在的な問題、または改良のための潜在的なエリア、あるいはそれらの組合せのうちの１つまたは複数を認識する。（ｉ）ＪＦＥＴまたはＨＪＦＥＴはＭＯＳＦＥＴよりも単純な構造を有すること、（ｉｉ）より一般的に使用される金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に勝るＨＪＦＥＴ構造の利点には、ａ−Ｓｉ：Ｈ／ｃ−Ｓｉヘテロ接合の確立された安定性、ならびに低温ゲート誘電体が除去されるために動作電圧が低いことが含まれること、（ｉｉｉ）これらの利点にも拘わらず、ゲート・ヘテロ接合に順方向バイアスがかけられる場合、ＨＪＦＥＴデバイスは、高いゲート漏れの傾向があること、または（ｉｖ）この欠点により、ＨＪＦＥＴデバイスの常時ＯＮトランジスタへの実際の適用が制限されること、あるいはそれらの組合せ。
【００１４】
その結果、本発明のいくつかの実施形態は、以下の特徴、特性、または利点、あるいはそれらの組合せのうちの１つまたは複数を含むことができる。（ｉ）順方向バイアスでゲート電流をブロックするための改良型のゲート・スタックを有するＪＦＥＴ構造またはＨＪＦＥＴ構造あるいはその両方、（ｉｉ）従来型ＪＦＥＴまたは周知のＨＪＦＥＴ構造では不可能な常時ＯＦＦデバイス、（ｉｉｉ）（ｉ）または（ｉｉ）あるいはその両方のデバイスを製造するための、主流の大面積処理と互換性がある同一の付着技法の使用、（ｉｖ）アクティブ・マトリックス有機発光ダイオード（ＡＭＯＬＥＤ）バックプレーンのピクセル回路での使用、または（ｖ）同一の基板上で製造されたＭＯＳＦＥＴデバイスとの間の、（ｉ）または（ｉｉ）あるいはその両方のデバイスの相互接続による相補型回路の形成、あるいはそれらの組合せ。
【００１５】
本発明のいくつかの実施形態は、（ｉ）前述の特徴、特性、または利点、あるいはそれらの組合せが、ＨＪＦＥＴバックプレーンと同一の基板上でＡＭＯＬＥＤバックプレーン・ドライバ／制御回路を統合するために価値があること、（ｉｉ）十分に信頼性の高いＭＯＳＦＥＴデバイスが入手可能であることを条件として、前述の特徴、特性、または利点、あるいはそれらの組合せが、論理やメモリなどの大面積電子回路での他の応用のための相補型回路を実現するために価値があること、（ｉｉｉ）そのような応用についての信頼性要件が、概して、直流（ＤＣ）で（すなわち、１００％デューティ・サイクルで）動作するＡＭＯＬＥＤピクセル内のドライバ・トランジスタについてのものよりも厳しくないこと、（ｉｖ）シリコンオングラス（ＳｉＯＧ）基板上にｐチャネルおよびｎチャネルＭＯＳＦＥＴを有する従来型相補型回路が、ｐ＋およびｎ＋注入ソースおよびドレイン領域の活性化のために最大６００℃のプロセス温度を必要とすること、（ｖ）しきい電圧を調節し、絶縁基板（たとえば、埋込み酸化物（ＢＯＸ）またはガラス）に関連する寄生固定電荷または寄生捕捉電荷、あるいはその両方に対するしきい電圧の感度を低減するためにチャネル注入が望ましいこと、（ｖｉ）（ｉｖ）などでの高い活性化温度により、広範な低コストで軟質の基板の使用が妨げられること、または（ｖｉｉ）対照的に、本発明のいくつかの実施形態で必要なのは１つのタイプの基板ドーピングだけであり、それによって基板準備後のさらなる基板ドーピングの必要がなくなること、あるいはそれらの組合せを認識する。
【００１６】
本発明のいくつかの実施形態は、相補型回路方式を含むことができ、ｎチャネルＨＪＦＥＴとｐチャネルＭＯＳＦＥＴの組合せが、（正孔よりも電子の方がモビリティが高いために）ｐチャネルＨＪＦＥＴよりも高い駆動電流を実現するｎチャネルＨＪＦＥＴ、ならびにｎチャネルＭＯＳＦＥＴよりも初期破壊／キンク現象などのフローティング・ボディ効果に対してずっと感応性が低いｐチャネルＭＯＳＦＥＴを含み、またはＨＪＦＥＴデバイスが、（ＭＯＳＦＥＴ構造に固有の寄生バイポーラ・トランジスタがＨＪＦＥＴ構造内には存在しないので）基板タイプの如何に拘わらずフローティング・ボディ効果の影響を受けないと予想され、あるいはその両方である。
【００１７】
本発明のいくつかの実施形態は、（ｉ）ゲート・ヘテロ接合内にａ−Ｓｉ：Ｈブロッキング・スタックを組み込んで、順方向バイアス条件でゲート漏れを実質的に抑制することにより、常時ＯＦＦ  ＨＪＦＥＴデバイスを作製することができること、または（ｉｉ）そのようなＨＪＦＥＴデバイスを同一のｃ−Ｓｉ基板上のＭＯＳＦＥＴと統合して相補型回路を達成することができること、あるいはその両方を認識する。
【００１８】
図１および２に、本発明の実施形態に関する２つの変形形態であるＨＪＦＥＴ１００ａおよび１００ｂの概略断面図がそれぞれ示されている。これらおよび他の実施形態は、たとえば、２０１３年３月１５日に出願された、Hekmatshoar-Tabari等、"Thin film hybridjunction field effect transistor"、米国特許公開第２０１３０３２８１１０Ａ１号で説明されている一般的プロセスのいずれかによって形成することができる。
【００１９】
ＨＪＦＥＴ１００ａおよび１００ｂはそれぞれ、絶縁基板１０２と、第１の導電型の結晶半導体材料１０４と、ドレイン・スタック１０１と、ソース・スタック１０３と、ゲート・スタック１０５と、第１の導電型のドープト水素化結晶半導体材料１０６ａおよび１０６ｂと、導電性（たとえば、金属）電極接点１０８ａ、１０８ｂ、および１０８ｃと、任意選択の真性水素化非結晶半導体材料１１０ａおよび１１０ｂと、第１の導電型とは逆の第２の導電型のドープト水素化非結晶半導体材料１１２と、第１の導電型のドープト水素化非結晶半導体材料１１４とを含む。ＨＪＦＥＴ１００ａはまた、パシベーション材料層部分１１６をも含む。ＨＪＦＥＴ１００ａと１００ｂのどちらでも、ゲート・スタック１０５の層１１４は（存在するときは、任意選択の真性層１１０ｂと共に）、本明細書ではアドオン層１２０、またはブロッキング・スタックとも呼ばれる。
【００２０】
本明細書では、導電型は、（ｉ）価電子の欠乏を生み出す不純物でドープされた半導体材料内などで「正孔」が多数電荷キャリアとして働くｐ型、または（ｉｉ）自由電子に貢献する不純物でドープされた半導体材料内などの電子が多数電荷キャリアとして働くｎ型のどちらかでよい。ドーパントが使用される場合、材料内のその存在が徐々に変化することができ、または一様でよい。
【００２１】
ＨＪＦＥＴ１００ａおよび１００ｂの様々な構成要素が、図示されるように構成される。これらの特定の実施形態では、ＨＪＦＥＴは様々な薄膜シリコンであり、ゲート・スタックは、２００℃のＰＥＣＶＤプロセスを介して形成されたａ−Ｓｉ：Ｈのゲート・スタックであり、ソースおよびドレイン・スタックは、やはり２００℃のＰＥＣＶＤプロセスを介して形成されたｃ−Ｓｉ：Ｈのソースおよびドレイン・スタックである。絶縁基板１０２は埋込み酸化物（ＢＯＸ）であり、第１の導電型はｎ型であり、結晶半導体材料１０４は、ドーピング濃度ＮＤ＝約５×１０１７原子／ｃｍ３およびチャネル厚ｔＳｉ＝３２ｎｍを有するｎ型ｃ−Ｓｉシリコン・オン・インシュレータ（ＳＯＩ）である。転写されたシリコンまたは多結晶シリコン（ｐｏｌｙ−Ｓｉ）が、半導体基板についての他の実際的な代替である。第２の導電型はｐ型である。エンドツーエンド・デバイス長Ｌ＝４０μｍであり、ゲート１０５の長さは１０μｍである。パシベーション材料層部分１１６は酸化物絶縁体材料製である。ドープト水素化結晶半導体材料１０６ａおよび１０６ｂはｎ＋  ｃ−Ｓｉ：Ｈであり、真性水素化非結晶半導体材料１１０ａおよび１１０ｂはｉ  ａ−Ｓｉ：Ｈであり、ドープト水素化非結晶半導体材料１１２はｐ＋  ａ−Ｓｉ：Ｈであり、ドープト水素化非結晶半導体材料１１４はｎ＋  ａ−Ｓｉ：Ｈである。
【００２２】
本発明のいくつかの実施形態は、図１および２の実施形態と同様であるがアドオン層１２０のない実施形態では、望ましい特性が、低電圧および中程度のサブスレショルド勾配を含む（たとえば、基板１０４のドーピング濃度ＮＤ＝約２×１０１８ｃｍ−３を有するデバイスについて、ピンチオフ電圧ＶＰ＝−０．６Ｖおよびサブスレショルド勾配約７０ｍＶ／ｄｅｃ（ｄｅｃａｄｅ））が、望ましくない特性が、逆方向バイアスをかけたままでなければならず、したがって常時ＯＦＦデバイスが不可能であるゲート接合を含むことを認識する。そのような実施形態では、ピンチオフ電圧を以下の式で近似することができる。
ＶＰ≒Ｖｂｉ−（ｑ×ＮＤ／２×εＳｉ）×ｔＳｉ２
上式で、Ｖｂｉは内蔵電位であり、ｑは電子電荷であり、εＳｉはシリコンの誘電率である。ＶＰは負、または最大Ｖｂｉの正でよいが、ゲート接合には、正の電圧で順方向バイアスがかけられ、したがって大きなゲート電流を回避するためにＶＰを負となるように選ばなければならず、その結果、常時ＯＮデバイスとなる。さらに、デバイスが常時ＯＮであるか、それとも常時ＯＦＦであるかの如何に拘わらず、従来型ＪＦＥＴデバイスで典型的な、大きなゲート漏れは望ましくない。
【００２３】
さらに説明すると、上記の式から、ｃ−ＳｉベースのＨＪＦＥＴデバイスのＶＰはｃ−Ｓｉ基板ドーピング（ＮＤ）および厚さ（ｔＳｉ）に依存することは明らかである。ｎ型ｃ−Ｓｉ基板では、負のＶＰは常時ＯＮデバイスに対応し、ゼロ・ゲート・バイアスおよび負のゲート・バイアスでＯＮのチャネルが、チャネルをピンチオフするのに必要となる。負のゲート・バイアスでは、ゲート・ヘテロ接合に逆方向バイアスがかけられ、したがってゲート電流は小さい。チャネル・ドーピングまたは厚さあるいはその両方を低減した結果、常時ＯＦＦデバイスに対応する正のＶＰが得られる可能性があり、チャネルがゼロ・ゲート・バイアスでピンチオフされ、チャネルをオンにし、またはピンチ解除するために正のゲート電圧が必要となる。しかし、正のゲート電圧は、ゲート・ヘテロ接合に順方向バイアスをかけ、その結果、ゲート電流が大きくなる。
【００２４】
本発明のいくつかの実施形態では、この問題は、ｎ＋  ａ−Ｓｉ：Ｈ／ｉ  ａ−Ｓｉ：Ｈブロッキング・スタックをＨＪＦＥＴゲートに追加することによって対処される。ブロッキング・スタック１２０を有する図１および２の実施形態は、この手法を例示する。ブロッキング・スタック１２０は、ｐ−ｉ−ｎゲート・ヘテロ接合（１１２、１１０ａ、および１０４）と直列にｎ−ｉ−ｐ  ａ−Ｓｉ：Ｈダイオード（１１４、１１０ｂ、および１１２）を形成する。ゲート・ヘテロ接合に順方向バイアスがかけられるとき、ゲート電流は、逆方向バイアスがかけられるｎ−ｉ−ｐ  ａ−Ｓｉ：Ｈダイオードによって制限される。ｎ−ｉ−ｐ  ａ−Ｓｉ：Ｈダイオードの動作原理から予想されるように、ゲート電流は、ブロッキング・スタック内のｉ  ａ−Ｓｉ：Ｈ層の厚さを増大させることによって低減される。この状況が、図３のグラフ２００に示されており、ブロッキング・スタック１２０のない（線２０１）、ｉ層１１０ｂのない（線２０２）、薄い（＜１０ｎｍ）ｉ層１１０ｂを有する（線２０３）、および厚い（約７５ｎｍ）ｉ層１１０ｂを有する（線２０４）、図１のようなＨＪＦＥＴのゲート電流が示されている。
【００２５】
別の例が図４および５のそれぞれグラフ３００ａおよび３００ｂに示されている。ドレイン電流をゲート−ソース電圧の関数として示すことに加えて、これらのグラフは、基板１０４のドーピング濃度がＮＤ＝約２×１０１８ｃｍ−３である、図１のような実施形態についてのゲート電流を示す。図４は、ブロッキング・スタック内に１０ｎｍ  ｉ  ａ−Ｓｉ：Ｈ層１１０ｂを有するデバイスについての性能を示し、一方図５は、ブロッキング・スタック内に１００ｎｍ  ｉ  ａ−Ｓｉ：Ｈ層１１０ｂを有するデバイスについての性能を示す。どちらの場合も、ブロッキング・ゲート・スタック１２０は、正のゲート電圧のゲート電流を実質的にブロックする。より厚いｉ  ａ−Ｓｉ：Ｈ層がより有効であるように示されているが、応用例の要件に応じて不要であることがある。
【００２６】
図６のグラフ４００は、ゲート・ブロッキング・スタック内に厚い（約７５ｎｍ）ｉ層１１０ｂを有する図１のようなＨＪＦＥＴに戻り、その転写特性を示す。約７５ｎｍのｉ  ａ−Ｓｉ：Ｈ層などの厚いｉ  ａ−Ｓｉ：Ｈ層１１０ｂは、ゲート電流を非常に低いレベル（図の例について使用されるパラメータ・アナライザの測定限度付近）に低減するが、デバイス静電特性が不十分ともなる。これは、（ブロッキング・スタックのない約７５ｍＶ／ｄｅｃとは対照的に）サブスレショルド勾配の増大約１００ｍＶ／ｄｅｃ、および図６からわかる（１０−１２付近ではなく）１０−１０Ａ程度の大きなオフ電流から立証される。この結果は、厚いｉ  ａ−Ｓｉ：Ｈ層によるゲート・キャパシタンスの増大に起因する。さらに、ピンチオフ電圧ＶＰは左に（約０．１８Ｖから約−０．３Ｖに）シフトし、厚いｉ  ａ−Ｓｉ：Ｈ層の両端間のゲート電圧降下により、同様に構築された非ブロッキング層デバイスに対して駆動電流が低減される。
【００２７】
対照的に、薄いｉ  ａ−Ｓｉ：Ｈ層（＜１０ｎｍ）は、デバイス特性をわずかに犠牲にするだけで、依然としてゲート電流を（６桁未満に）抑制することができる。この状況が、ブロッキング・スタック１２０内に薄いｉ  ａ−Ｓｉ：Ｈ層１１０ｂを有する図１のようなＨＪＦＥＴの転写特性および出力特性をそれぞれ示す、図７および８のグラフ５００ａおよび５００ｂに示されている。サブスレショルド勾配の増大は、ブロッキング・スタックのないケース（約７５ｍＶ）に勝る約１０ｍＶ／ｄｅｃであり、ＶＰの低減は約６０ｍＶ（約０．１８Ｖから約０．１２Ｖ）であり、ＯＦＦ電流の増大は無視できる。（ブロッキング・スタックを含む）ａ−Ｓｉ：Ｈゲート・スタックの全厚は５０ｎｍ未満である。
【００２８】
本発明のいくつかの実施形態では、（ｉ）アドオン層の目的は、正のバイアスでゲート電流に対抗することであり、（ｉｉ）アドオン層内のｉ  ａ−Ｓｉ：Ｈ層は任意選択であり、省略することができ、または（ｉｉｉ）任意選択の導電層（たとえば、金属）を第２の導電型のゲート・スタック層に挿入し、この層の完全な空乏を回避することができ、あるいはそれらの組合せである。そのような任意選択の導電層を有する実施形態６００が図９に示されている。実施形態６００は、図２の実施形態と同様であるが、ｐ＋  ａ−Ｓｉ：Ｈ層１１２が層１１２ａおよび１１２ｂに分割され、導電性金属層６０２がそれらの間に挿入される。
【００２９】
（ｉ）図１および２のｎ＋  ｃ−Ｓｉ：Ｈ層１０６ａおよび１０６ｂはこれらの層の非限定的な例であり、ソースおよびドレインで、限定はしないがドープト水素化結晶またはドープト水素化非結晶半導体材料を含む任意のオーム接触を使用することができ、（ｉｉ）本明細書で提示される実施形態のうちの多くでｎ型ｃ−Ｓｉ基板が例示のために使用されているが（すなわち、第１の導電型がｎ型である実施形態）、ｐ型実施形態も使用することができることにも留意されたい。
【００３０】
アドオン層１２０を含む他のゲート・スタック変形形態も可能である。これらの代替実施形態のいくつかの追加の例が、図１０〜１８で与えられる。たとえば、図１０のＨＪＦＥＴ７００ａは、非結晶層１１２の代わりの結晶層７１２の代用、およびゲート・スタック１０５内の任意選択の真性層１１０ａの欠如を除いて、図２のＨＪＦＥＴ１００ｂと同様である。この実施形態では、層７１２は、結晶基板層１０４の頂部にエピタキシャル成長された第２の導電型のｐ＋  ｃ−Ｓｉ：Ｈドープト水素化結晶半導体材料である。図１１の実施形態７００ｂは、層７１２が層１１２の代用ではなく、層１１２の下に存在することを除いて同様である。いくつかの実施形態では、成長がエピタキシャルである（すなわち、層は、これが上に成長する層の結晶構造に従う）ので、結晶層は他の結晶層の頂部で成長するだけである。いくつかの実施形態では、成長するゲート・スタック１０５の第１の層だけが結晶であり、ゲート・スタック内の他の層はアモルファスである。ゲート・スタック内の少なくとも１つの層がアモルファスである限り（すなわち、異なるバンド・ギャップを有する隣接する半導体層がある限り）、デバイスはＨＪＦＥＴと見なされる。
【００３１】
図１２の８００ａは、追加の層８１２および８１４を除いて、図２のＨＪＦＥＴ１００ｂと同様である。層８１２は、第２の導電型のドープト水素化非結晶半導体材料層であり、ドープト水素化非結晶半導体材料層１１２よりも狭いバンド・ギャップの半導体材料からなる。層８１４は、第１の導電型のドープト水素化非結晶半導体材料層であり、ドープト水素化非結晶半導体材料層１１４よりも狭いバンド・ギャップの半導体材料からなる。いくつかの実施形態では、２つの追加の層８１２および８１４の一方だけが使用される。
【００３２】
図１３のＨＪＦＥＴ８００ｂでは、ＨＪＦＥＴ１００ｂの層１１２および１１４がそれぞれ、多層スタック１１２ａ〜ｃおよび１１４ａ〜ｃによって置き換えられ、各多層スタックは、ワイド・バンド・ギャップおよびナロー・バンド・ギャップ半導体材料の交互に重なった層を備え、「ワイド」および「ナロー」という用語は、互いに対して相対的なものである。この実施形態および他の実施形態は、各部分で同数のサブレイヤを有するという意味で、ゲート・スタックの非アドオン部分に対して対称的なアドオン層１２０を示すが、これは必ずしもそうである必要はないことに留意されたい。たとえば、いくつかの実施形態では、図２の２つの層１１２および１１４の一方だけが多層スタックである。
【００３３】
図１４〜１８には、それぞれ本発明の一実施形態による、ショットキーＪＦＥＴデバイス９００ａ〜ｅがそれぞれ示されている。ショットキー接合は、たとえば、水素化アモルファス・シリコンと、金属や透明導電性酸化物などの導電性材料とによって形成することができる。一般的なショットキーＪＦＥＴデバイスの内容および製造についてのさらなる詳細は、２０１３年３月１５日に出願された、Hekmatshoar-Tabari等、"Thin film hybridjunction field effect transistor"、米国特許公開第２０１３０３２８１１０Ａ１号で見い出すことができる。
【００３４】
図１４のショットキーＪＦＥＴ９００ａは、ショットキー・ゲート接点９１２と、ブロッキング・スタック１２０のためのｐ−ｉ−ｎブロッキング・スタックとを含む。いくつかの実施形態では、（ｉ）（たとえば、金属、ケイ化物などの金属−半導体合金、または適切にドープされた金属−半導体合金から形成された）ショットキー・ゲート９１２は、ｎ型ＳＯＩチャネル層１０４とのショットキー接触を作るが、ｐ＋  ａ−Ｓｉ：Ｈ層１１２とのオーム接触ために高い仕事関数（たとえば、＞４．５ｅＶ）を有し、または（ｉｉ）頂部導電層１０８ｃは、ｎ＋  ａ−Ｓｉ：Ｈ層１１４とのオーム接触を作るために低い仕事関数（たとえば、＜４．０ｅＶ）を有し、あるいはその両方である。
【００３５】
図１５は、実施形態９００ａと同様であるが、ｐ＋  ａ−Ｓｉ：Ｈ層１１２のない一実施形態であるショットキーＪＦＥＴ９００ｂを示す。ショットキー・デバイス９００ａと同様に、ＪＦＥＴ９００ｂは、ショットキー・ゲート接点９１２およびブロッキング・スタック１２０を有する。ショットキー・ゲート接点９１２（金属、ケイ化物、または他のショットキー接触材料）はこの場合も、ｎ型ＳＯＩチャネル層１０４とのショットキー接触を作るために高い仕事関数（たとえば、＞４．５ｅＶ）を有することができる。この場合はショットキー・ブロッキング・スタックであるブロッキング・スタック１２０のポテンシャル障壁高は、ショットキー・ゲート接点９１２とｎ＋  ａ−Ｓｉ：Ｈ層１１４との間の仕事関数差にほぼ等しい。頂部導電層１０８ｃは、ｎ＋  ａ−Ｓｉ：Ｈ層１１４とのオーム接触を作るために低い仕事関数（たとえば、＜４．０ｅＶ）を有することができる。
【００３６】
図１６には、実施形態９００ｂと同様であるがｎ＋  ａ−Ｓｉ：Ｈ層１１４のない一実施形態であるショットキーＪＦＥＴ９００ｃが示されている。ショットキーＪＦＥＴ９００ｂと同様に、ショットキーＪＦＥＴ９００ｃは、ショットキー・ゲート接点９１２と、ブロッキング・スタック１２０のためのショットキー・ブロッキング・スタックとを含む。ショットキー・ゲート接点９１２（金属、ケイ化物、または他のショットキー接触材料）はこの場合も、ｎ型ＳＯＩチャネル層１０４とのショットキー接触を作るために高い仕事関数（たとえば、＞４．５ｅＶ）を有することができる。頂部導電層１０８ｃ（金属、ケイ化物、または他の導電性材料）は、低い仕事関数（たとえば、＜４．０ｅＶ）を有することができる。ブロッキング・スタック１２０のポテンシャル障壁高は、ショットキー・ゲート接点９１２と導電層１０８ｃとの間の仕事関数差にほぼ等しい。
【００３７】
図１７には、ショットキーＨＪＦＥＴ９００ｄが示されている。ショットキーＨＪＦＥＴ９００ｄは、ヘテロ接合ゲート接点１１０ａおよび１１２と、ブロッキング・スタック１２０のための（真性層１１０ｂおよび導電層１０８ｃからなる）ショットキー・ブロッキング・スタックとを含む。ｎ＋  ａ−Ｓｉ：Ｈ層１１４はない。頂部導電層１０８ｃ（金属、ケイ化物、または他の導電性材料）は、低い仕事関数（たとえば、＜４．０ｅＶ）を有することができる。ブロッキング・スタック１２０のポテンシャル障壁高は、ｐ＋  ａ−Ｓｉ：Ｈ層１１２と導電層１０８ｃとの間の仕事関数差にほぼ等しい。別の実施形態では、（たとえば、図１０のような）底部ｉ  ａ−Ｓｉ：Ｈ層１１０ａの代わりにｐ＋  ｃ−Ｓｉ：Ｈ７１２などの結晶層材料を使用することができ、またはｐ＋  ａ−Ｇｅ：Ｈ（または、異なるバンド・ギャップを有する何らかの他の材料）を（たとえば、図１２のような）ｐ＋  ａ−Ｓｉ：Ｈ層１１２の頂部に追加する（またはｐ＋  ａ−Ｓｉ：Ｈ層１１２内に挿入する）ことができる。
【００３８】
図１８には、ショットキーＨＪＦＥＴ９００ｅが示されている。ショットキーＨＪＦＥＴ９００ｅは、ヘテロ接合ゲート接点１１０ａおよび１１２と、ブロッキング・スタック１２０のためのショットキー・ブロッキング「スタック」とを含む（この場合、「スタック」は１１２／１０８ｃショットキー接合である）。頂部導電層１０８ｃ（金属、ケイ化物、または他の導電性材料）は、低い仕事関数（たとえば、＜４．０ｅＶ、または＜３．５ｅＶ）を有することができ、ｐ＋  ａ−Ｓｉ：Ｈ層１１２とのショットキー接合を形成する。ブロッキング「スタック」１２０のポテンシャル障壁高は、ｐ＋  ａ−Ｓｉ：Ｈ層１１２と導電層１０８ｃとの間の仕事関数差にほぼ等しい。別の実施形態では、（たとえば、図１０のような）底部ｉ  ａ−Ｓｉ：Ｈ層１１０ａの代わりにｐ＋  ｃ−Ｓｉ：Ｈ７１２などの結晶層材料を使用することができ、またはｐ＋  ａ−Ｇｅ：Ｈ（または、異なるバンド・ギャップを有する何らかの他の材料）を（たとえば、図１２のような）ｐ＋  ａ−Ｓｉ：Ｈ層１１２の頂部に追加する（またはｐ＋  ａ−Ｓｉ：Ｈ層１１２内に挿入する）ことができる。
【００３９】
本発明のいくつかの実施形態は、（ｉ）ガラスまたはプラスチック上への層転送による基板準備などのいくつかの当該の応用例では、１つのタイプの基板（ｎまたはｐ）だけが利用可能である、（ｉｉ）ＪＦＥＴおよびＭＯＳＦＥＴが、そのような基板上に反転器などの相補型回路を生み出すことができる、（ｉｉｉ）しかし、常時ＯＮ  ＪＦＥＴでは、ほぼグランド（ＧＮＤ）からほぼ供給電圧（ＶＤＤ）までの出力電圧の全スイングは不可能である、（ｉｖ）本明細書で開示されるＪＦＥＴ構造では、常時ＯＦＦデバイスが可能である、および（ｖ）（ｉｖ）の結果として、全スイングが可能であることを認識する。
【００４０】
図１９は、反転器構造１０００の形態のそのようなデバイスを示す。構造１０００は、埋込み酸化物（ＢＯＸ）１００１の頂部にどちらも形成されたＭＯＳＦＥＴ１０１０およびＪＦＥＴ１０２０を含む。ｎ型基板上に形成される前の例示的実施形態とは異なり、構造１０００はｐ型ＳＯＩｃ−Ｓｉ基板１００２ａおよび１００２ｂ上に形成される。ＳＯＩ１００２ａに加えて、ＭＯＳＦＥＴ１０１０は、ｎ＋ソースおよびドレイン層領域１００３ａおよび１００３ｂと、高比誘電率（高ｋ）ゲート誘電体領域１００４と、電極層領域１００５とを含む。ＳＯＩ１００２ｂに加えて、ＪＦＥＴ１０２０は、ｎ＋ゲート層領域１００３ｃと、この実施形態でアドオン層１２０を共に構成する真性層１００６およびｐ＋ゲート層領域１００７と、電極接点層領域１００５とを含む。ＪＦＥＴ１０２０は、ＶＰ＜０Ｖである常時ＯＦＦデバイスである。この構造は、ブロッキング・スタック１２０をＪＦＥＴのゲート・スタック１０５内に含めることによって実用的にされる。
【００４１】
図２０のグラフ１０５０は、出力電流特性をＭＯＳＦＥＴ１０１０（線１０５２）およびＪＦＥＴ１０２０（線１０５４）についてのゲート電圧の関数として示す。図からわかるように、ＪＦＥＴ１０２０についての０Ｖ未満のＶＰと、ＭＯＳＦＥＴ１０１０についての０Ｖよりも高いしきい電圧（ＶＴＮ）とにより、全スイング動作が可能となる。
【００４２】
図２１は、反転器１１００の形態の相補型回路デバイスの別の図を与える。反転器１１００は、ＢＯＸ１０２の頂部にどちらも形成されたＭＯＳＦＥＴ１１１０およびＨＪＦＥＴ１００ａ（図１参照）を含む。反転器１１００はｎ型デバイスであり、ＭＯＳＦＥＴ１１１０とＨＪＦＥＴ１００ａはどちらもｎ型ｃ−Ｓｉ基板層領域１０４の頂部に製造される。ＨＪＦＥＴ１００ａの構成要素は先に説明した。ｐチャネルＭＯＳＦＥＴ１１１０の構成要素は、２５ｎｍ厚のｐ＋水素化微結晶Ｓｉ（μｃ−Ｓｉ：Ｈ）ソースおよびドレイン層領域１１１２、２５ｎｍ厚の酸化アルミニウム（Ａｌ２Ｏ３）ゲート誘電体１１１４、および電極接点１１１６を含む。１１１２層領域と１１１４層領域はどちらも、２００℃未満の温度で付着される。相補型回路へのＨＪＦＥＴデバイスの応用を実演するために、図示されるようにＭＯＳＦＥＴ１１１０が外部でＨＪＦＥＴ１００ａに接続される。このｐチャネルＭＯＳＦＥＴ実施形態は相補的機能の実現可能性を実演することを意図するものに過ぎず、したがって記載のその構造（たとえば、Ａｌ２Ｏ３ゲート誘電体）も、製造プロセスも必ずしも最適であるわけではない。図２１は、同一のｎ型ｃ−Ｓｉ基板上に製造されたｎチャネルＨＪＦＥＴおよびｐチャネルＭＯＳＦＥＴを接続することによって形成された反転器構造を示す。図２２の概略図１１５０は、ｐ−ＭＯＳＦＥＴ１１１０とｎ−ＨＪＦＥＴ１００ａを組み合わせるこの同一の回路構成要素を示すが、構造が抽象化されている。
【００４３】
図２３のグラフ１１８０には、図２１のＨＪＦＥＴ／ＭＯＳＦＥＴ反転器の出力特性が示されている。１Ｖといった低い供給電圧で相補的機能が観測される。供給電圧を１Ｖから２．５Ｖに増大させることによって、反転器利得が約２０から約４０に増大する。反転器性能は、利用されるｐチャネルＭＯＳＦＥＴを改善することによって改善する可能性が高い。本開示に照らして当業者には容易に明らかとなるであろうが、図１９から２３は相補型回路反転器を示したが、静的ランダム・アクセス・メモリ（ＳＲＡＭ）セル、パス・トランジスタ、ラッチ、論理ゲートなどの他の回路も同様に可能である。
【００４４】
本明細書に記載の実施形態のすべてでは、任意選択で、導電性基板（キャリア基板）上に、または導電性電極と接触する半導体基板上に埋込み絶縁体（ＢＯＸ１０２など）を配設することによってバック・ゲート電極を含めることができる。当技術分野では周知なように、バイアス電圧をＭＯＳＦＥＴのバック・ゲートに印加することにより、チャネル材料（ＳＯＩ１０４など）内部のフェルミ準位が調整され、それに応じてＭＯＳＦＥＴのしきい電圧が調整される。同様に、バック・ゲート電圧をＪＦＥＴに印加することにより、チャネル材料内のフェルミ準位が調整され、それに応じてピンチオフ電圧が調整される。いくつかの実施形態では、同一の基板上に配設される、開示されるＪＦＥＴ／ＭＯＳＦＥＴ反転器または他の相補型回路デバイスが、共通のバック・ゲートを共有することができる。
【００４５】
デバイス１２００ａおよび１２００ｂは、本発明のバック・ゲート実施形態の例である。これらが、図２４および２５にそれぞれ提示される。デバイス１２００ａおよび１２００ｂは、図２４の導電性基板１２０８（金属など）のすぐ上のＢＯＸ１０２によって、および図２５の導電性電極１２０８上の半導体キャリア基板１２０４上のＢＯＸ１０２によって形成されるバック・ゲートの追加を除いて、図１のＨＪＦＥＴデバイス１００ａと同様である。
【００４６】
図２６は、ＨＪＦＥＴ１２００ｂ（すなわち、キャリア基板を有する）の転送特性を示すグラフ１２５０を提示する。ＶＢＧはバック・ゲート電圧であり、ＶＤはドレイン電圧である。最後に、図２７は、図２１の反転器１１００と同様であるが、導電性電極１２０８上のキャリア基板１２０４によって形成されたバック・ゲート電極を有する反転器１２８０を示す（上記で論じたように、キャリア基板はいくつかの実施形態では省略されることがある）。
【００４７】
本発明のいくつかの実施形態では、薄いブロッキング構造がヘテロ接合型電界効果トランジスタ（ＨＪＦＥＴ）デバイスのゲート・スタック内に組み込まれ、ゲート・ヘテロ接合に順方向バイアスがかけられるときにゲート電流が実質的に抑制される。その結果、ＭＯＳＦＥＴのような特性を有する常時ＯＦＦ  ＪＦＥＴデバイスを得ることができる。ＨＪＦＥＴデバイスは、たとえばプラズマ強化化学的気相付着によって２００℃未満の温度で薄膜結晶Ｓｉ基板上に形成することのできる、ゲート、ソース、およびドレイン領域からなる。本発明のいくつかの実施形態では、ＯＮ／ＯＦＦ比は１０６よりも大きくてよく、１Ｖの低さの動作電圧、または約８５ｍＶ／ｄｅｃのサブスレショルド勾配、あるいはその両方を得ることができる。ＨＪＦＥＴデバイスを同一の結晶Ｓｉ基板上に製造されたＭＯＳＦＥＴデバイスと統合し、相補型回路を形成することができる。
【００４８】
本発明のいくつかの実施形態は、（ｉ）ゲートが半導体接合からなるＪＦＥＴデバイス、（ｉｉ）常時ＯＦＦ薄膜シリコン・ヘテロ接合型電界効果トランジスタ（ＨＪＦＥＴ）、（ｉｉｉ）結晶Ｓｉ（ｃ−Ｓｉ）基板上に低温ＰＥＣＶＤ接点を有する常時ＯＦＦ薄膜ＨＪＦＥＴデバイス、（ｉｖ）ブロッキング・スタックをゲートに組み込むことによるＨＪＦＥＴデバイスのゲート電流の抑制、（ｖ）（任意選択ｉ層を有し、または有しない）ｐ／ｎ／ｐまたはｎ／ｐ／ｎ接合からなるゲート領域を有するＪＦＥＴデバイス、または（ｖｉ）上記のＪＦＥＴデバイスのいずれかの、同一のｃ−Ｓｉ基板上に製造されたＭＯＳＦＥＴデバイスとの統合によって形成される相補型回路、あるいはそれらの組合せを含む。
【００４９】
本発明の様々な実施形態の説明が例示のために提示されたが、説明は網羅的なものではなく、または開示される実施形態に限定されないものとする。本発明の範囲および思想から逸脱することなく、多くの変更形態および変形形態が当業者には明らかとなるであろう。たとえば、本明細書で開示されるデバイスの様々な層についての層形成プロセスは、化学的気相付着（ＣＶＤ）、ＰＥＣＶＤ、ホットワイヤ化学的気相付着（ＨＷＣＶＤ）、原子層付着、スパッタリング、めっき、または他の技法、あるいはそれらの組合せを含むことができ、一方、半導体、金属、絶縁体、または合金材料、あるいはそれらの組合せは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、カーボン（Ｃ）、および多くの他の元素を、単独で、または当業者には周知の様々な組合せで含むことができる。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に勝る実際的な応用または技術的改善を最も良く説明するように、あるいは当業者が本明細書で開示される実施形態を理解することが可能となるように選ばれた。
【００５０】
以下の節では、本文書の理解または解釈あるいはその両方のために、いくつかの語または用語についてのいくつかの定義を述べる。
【００５１】
本発明：「本発明」という用語によって説明される主題が、出願時の特許請求の範囲、または特許審査後に最終的に発行することのできる特許請求の範囲のどちらかによって包含されるという絶対的な表示と解釈すべきではなく、「本発明」という用語は、本明細書の開示が潜在的に新しいと考えられるという全般的な印象を読者が得るのを助けるために使用されるが、「本発明」という用語の使用によって示されるこの理解は、一時的で仮のものであり、関連情報が発展し、特許請求の範囲が潜在的に補正されることに伴う特許審査中の変更に左右される。
【００５２】
実施形態：上記の「本発明」の定義を参照されたい。同様の注意が「実施形態」という用語にも当てはまる。
【００５３】
および／または：包含的、すなわち、たとえばＡ、Ｂ、「および／または」Ｃは、ＡまたはＢまたはＣの少なくとも１つが真であり、適用可能であることを意味する。
【００５４】
電気的に接続される：直接的に電気的に接続され、または間接的に電気的に接続され、したがって介在要素が存在することのどちらかを意味し、間接的電気的接続では、介在要素は、インダクタまたは変圧器あるいはその両方を含むことができる。
【００５５】
結晶材料：単結晶、複結晶、または多結晶である任意の材料
【００５６】
非結晶材料：結晶ではない任意の材料であり、アモルファス、ナノ結晶、または微結晶である任意の材料を含む。
【００５７】
真性材料：ドーピング原子がほぼない半導体材料、またはドーパント原子濃度が１０１５原子／ｃｍ３未満である半導体材料
【００５８】
ヘテロ接合：（「ホモ接合」として知られるｃ−Ｓｉ／ｃ−Ｓｉ：Ｈなどの同一のバンド・ギャップを有する２つの半導体間に形成された接合とは対照的に）異なるバンド・ギャップを有する２つの半導体材料、たとえばｃ−Ｓｉ／ａ−Ｓｉ：Ｈ間に形成された任意の接合
【００５９】
ブロッキング・スタック：接合型電界効果トランジスタ（ＪＦＥＴ）デバイスのゲートに関して、ゲート接合に順方向バイアスがかけられるときにゲート電流を実質的に抑制する構造であり、金属または半導体材料あるいはその両方の１つまたは複数の層、またはショットキー接合、あるいはその両方を含むことができる。
【００６０】
相補的：電界効果トランジスタ（ＦＥＴ）に関して、所与のゲート電圧に対して逆に応答する１対のＦＥＴであり、すなわち、対の一方のメンバがオンであるとき、他方はオフであり、逆も同様である。
【図１】
0006395845.tif 000002
【図２】
0006395845.tif 000003
【図３】
0006395845.tif 000004
【図４】
0006395845.tif 000005
【図５】
0006395845.tif 000006
【図６】
0006395845.tif 000007
【図７】
0006395845.tif 000008
【図８】
0006395845.tif 000009
【図９】
0006395845.tif 000010
【図１０】
0006395845.tif 000011
【図１１】
0006395845.tif 000012
【図１２】
0006395845.tif 000013
【図１３】
0006395845.tif 000014
【図１４】
0006395845.tif 000015
【図１５】
0006395845.tif 000016
【図１６】
0006395845.tif 000017
【図１７】
0006395845.tif 000018
【図１８】
0006395845.tif 000019
【図１９】
0006395845.tif 000020
【図２０】
0006395845.tif 000021
【図２１】
0006395845.tif 000022
【図２２】
0006395845.tif 000023
【図２３】
0006395845.tif 000024
【図２４】
0006395845.tif 000025
【図２５】
0006395845.tif 000026
【図２６】
0006395845.tif 000027
【図２７】
0006395845.tif 000028