(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に隣接して設けられる平面視でストライプ状の第２導電型の第２半導体層と、
前記第１半導体層に対して、前記第２半導体層が設けられた側と反対側に設けられ、前記第１半導体層よりも前記第１導電型の不純物の濃度が高い前記第１導電型の第３半導体層と、
前記第２半導体層にオーミック接続する第１電極と、
前記第３半導体層にオーミック接続する第２電極と
を備えたダイオード構成の半導体装置であって、
前記第１半導体層と前記第３半導体層との間であって前記第１半導体層に隣接する位置のアクティブ領域に、前記第３半導体層が含有する前記第１導電型の不純物と同種の不純物を含有し、かつ、前記第１半導体層よりもキャリアのライフタイムが短く、かつ、前記第２半導体層に直交する、複数の平面視でストライプ状の第４半導体層を更に備え、
前記第４半導体層の層に水平方向に隣接する領域のライフタイムが前記第４半導体層のライフタイムより長い
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第４半導体層は、前記第１半導体層に隣接する位置で前記第４半導体層の部分と前記第４半導体層以外の部分とが周期的に繰り返して現れるように配置される
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第４半導体層の平面上の面積は、前記アクティブ領域の面積の５％以上かつ５０％以下である
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３半導体層と前記第４半導体層との間の領域に、前記第３半導体層よりも前記第１導電型の不純物の濃度が低い前記第１導電型の第５半導体層を更に備え、
前記第５半導体層の一部は前記第４半導体層間の領域まで延在して前記第１半導体層と隣接し、
前記第４半導体層におけるキャリアのライフタイムは、前記第５半導体層におけるキャリアのライフタイムよりも短い
ことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第４半導体層は前記第３半導体層から隔離された位置に配置される
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
二次イオン質量分析法で求められる前記第１導電型の不純物の濃度に対する、拡がり抵抗の測定に基づいて求められるキャリア濃度の比である活性化率は、前記第４半導体層における活性化率のほうが、前記第３半導体層における活性化率よりも小さい
ことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第４半導体層は、前記活性化率が１０％以下の領域を有する
ことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第４半導体層が結晶欠陥を含む
ことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記結晶欠陥は、前記第１導電型の不純物のイオン注入により生成されたものである
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３半導体層および前記第４半導体層は、前記第３半導体層を形成するために行われる前記第１導電型の不純物のイオン注入と、前記イオン注入後のレーザ照射とによって形成されたものである
ことを特徴とする半導体装置。
【請求項１１】
請求項８に記載の半導体装置において、
前記第３半導体層を形成するために前記第１導電型の不純物をイオン注入して生じる結晶欠陥の濃度がピークとなる位置が、前記第４半導体層の中に存在する
ことを特徴とする半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記第３半導体層が含有する前記第１導電型の不純物の元素種がリンである
ことを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記アクティブ領域に形成された前記第４半導体層に相当する半導体層がターミネーション領域に更に形成される
ことを特徴とする半導体装置。
【請求項１４】
互いに直列接続された第１半導体スイッチング素子および第２半導体スイッチング素子と、前記第１半導体スイッチング素子および前記第２半導体スイッチング素子にそれぞれ逆並列に接続される第１ダイオードおよび第２ダイオードとを備え、
前記第１ダイオードおよび第２ダイオードが、請求項１乃至１３の何れか一項に記載の半導体装置で構成される
ことを特徴とする電力変換システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびそれを用いた電力変換システムに関し、特にダイオード構成の半導体装置およびそれを用いた電力変換システムに関する。
【背景技術】
【０００２】
従来、整流ダイオードにおいてテイル電流を低減する技術として、プロトン照射・Ｈｅ+照射等の粒子線照射により、カソード電極側のｎ型カソード層内に低ライフタイム領域を形成するものがあった（例えば、特許文献１参照）。
【０００３】
また、従来、ダイオードにおけるテイル電流の減少に伴う電圧波形の発振およびノイズの発生を抑制する技術として、低ライフタイム領域と高ライフタイム領域とを併存させるものがあった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−７４９５９号公報
【特許文献２】特開２０００−３３２２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電力変換装置にＩＧＢＴ（Insulated Gate Bipolar Transistor）又はＭＯＳ（Metal-Oxide-Semiconductor）トランジスタと逆並列に接続されて、フリーホイールダイオードとして用いられるダイオードは、装置の駆動周波数の増加に伴って、スイッチング時のダイオードの損失であるリカバリ損失の低減がより一層要求されている。
【０００６】
リカバリ損失は、リカバリ時にダイオードに流れるテイル電流が大きいほど大きくなるため、リカバリ損失を低減するために、テイル電流を低減する方法が提案されている。
【０００７】
従来、このような方法として、例えば、特許文献１の図３１に断面構造が示された整流ダイオードが提案されている。特許文献１の図３１に示された整流ダイオードは、テイル電流の発生源となっているカソード電極２９０側のｎ型カソード層２８１内のキャリア密度をあらかじめ低く抑えるために、カソード電極２９０側のｎ型カソード層２８１内に低ライフタイム領域２９１をプロトン照射Ｈｅ+照射等の粒子線照射により形成するというものである。
【０００８】
また、特許文献１の図１には、高抵抗のｎ型カソード層１の表面には低抵抗のｐ型アノード２が選択的に拡散形成され、ｎ型カソード層１の裏面には低抵抗のｎ型カソード層３が拡散形成され、ｎ型カソード層１、ｐ型アノード層２およびｎ型カソード層３により構成される整流ダイオードが記載されている。そして、テイル電流を低減するために、ｎ型カソード層３内にはプロトン照射などの粒子線照射により低ライフタイム領域８を形成することが記載されている。
【０００９】
しかし、テイル電流を減小すると、逆回復時のdi/dtが増加し跳ね上り電圧が大きくなり、場合によっては電圧波形が発振しノイズが発生するという問題が生じる。そのため、特許文献２に開示されているように、低ライフタイム領域と高ライフタイム領域に分割した構造が提案されている。
【００１０】
この構造では、キャリアの横方向拡散により、キャリア消滅を促進するとともに、キャリアライフタイムの長い領域を確保しテイル時間が長くなりdi/dtの増加を抑制し跳ね上り電圧を小さくするとともに、電圧波形の発振現象を抑制している。
【００１１】
しかしながら、特許文献２に開示された構成のダイオードでは、低ライフタイム領域が、素子の膜圧方向全層に渡って形成されている。このため、キャリアが消滅しやすくなり、オン電圧の低減が困難になる。
【００１２】
また、Heやプロトンなどの粒子線を、それらの粒子線の阻止能力の高い材料を用いたマスク越しに照射し、低ライフタイム領域パターンを形成している。この工程は、通常の半導体製造プロセスのステッパーやアライナを用いたホトプロセスと異なり、パターンの合わせ精度が悪くなる。
【００１３】
また、阻止能力の高い材料を用いてマスクを作製するが、阻止能力を確保するためには、材料を厚くする必要がある。この材料に穴をあけてパターンを形成するが、穴の寸法精度、すなわち低ライフタイム領域のパターン寸法精度を上げることが困難となる。
【００１４】
これらの、合わせ精度や寸法精度の劣化により、素子特性のバラツキが大きくなるという問題が生じる。
【００１５】
また、阻止能力の高い材料に穴を開ける場合、微細なパターンを形成するのが困難となる。このため、低ライフタイム領域の微細化が制限され、素子特性の調整精度が劣化するという問題も生じる。
【００１６】
さらに、特許文献１、２で開示されたダイオードでは、低ライフタイム領域を形成するために、粒子線を照射する工程が必要になる。プロトン、ヘリウムを照射するには、大掛かりなサイクロトロンの粒子線照射装置を用いなければならない。また、ｎ型カソード層内に低ライフタイム領域を形成するので、ダイオードに逆方向電圧が印加されるとき、ｎ型カソード層において、ＰＮ接合から空乏層が伸びて低ライフタイム領域に達すると、低ライフタイム領域に存在する結晶欠陥によってリーク電流が増加する。そして、結晶欠陥の量が多いと耐圧が低下してしまうという問題も生じる。
【００１７】
本発明は、前記した問題に鑑みて創案されたものであり、オン電圧の低減を容易にし、素子特性のバラツキを低減すると共に素子特性の調整精度を向上できるダイオード構造を提供することを目的とする。さらに、耐圧の低下を伴わず、簡易な方法で製造できるダイオード構造を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、例えば、第１導電型の第１半導体層と、前記第１半導体層に隣接して設けられる平面視でストライプ状の第２導電型の第２半導体層と、前記第１半導体層に対して、前記第２半導体層が設けられた側と反対側に設けられ、前記第１半導体層よりも前記第１導電型の不純物の濃度が高い前記第１導電型の第３半導体層と、前記第２半導体層にオーミック接続する第１電極と、前記第３半導体層にオーミック接続する第２電極とを備えたダイオード構成の半導体装置であって、前記第１半導体層と前記第３半導体層との間であって前記第１半導体層に隣接する位置のアクティブ領域に、前記第３半導体層が含有する前記第１導電型の不純物と同種の不純物を含有し、かつ、前記第１半導体層よりもキャリアのライフタイムが短く、かつ、前記第２半導体層に直交する、複数の平面視でストライプ状の第４半導体層を更に備え、前記第４半導体層の層に水平方向に隣接する領域のライフタイムが前記第４半導体層のライフタイムより長いことを特徴とする。
【００１９】
また、本発明の電力変換システムは、例えば、互いに直列接続された第１半導体スイッチング素子および第２半導体スイッチング素子と、前記第１半導体スイッチング素子および前記第２半導体スイッチング素子にそれぞれ逆並列に接続される第１ダイオードおよび第２ダイオードとを備え、前記第１ダイオードおよび第２ダイオードが、上記の本発明の半導体装置で構成されることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、ダイオード構成の半導体装置およびそれを用いた電力変換システムにおいて、ダイオードの低オン電圧化および低ノイズ化を図ることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態である実施例１に係るダイオードの模式的断面図である。
【図２】本発明の第１の実施形態である実施例１に係るダイオードの製造工程の一部を説明する模式的断面図である。
【図３】本発明の第１の実施形態である実施例１に係るダイオードの製造工程の一部を説明する模式的断面図である。
【図４】本発明の第１の実施形態である実施例１に係るダイオードの製造工程の一部を説明する模式的断面図である。
【図５】本発明の第１の実施形態である実施例１に係るダイオードの製造工程の一部を説明する模式的断面図である。
【図６】本発明の第１の実施形態である実施例１に係るダイオードの別の低ライフタイム領域パターンの模式的断面図である。
【図７】本発明の第１の実施形態である実施例１に係るダイオードの低ライフタイム領域の平面パターンの一例を示す図である。
【図８】本発明の第１の実施形態である実施例１に係るダイオードの低ライフタイム領域の平面パターンの他の例を示す図である。
【図９】本発明の第１の実施形態である実施例１に係るダイオードのＳｉ基板のカソード側の表面から測定したＳＩＭＳ測定及びＳＲ測定の結果を示すグラフ図である。
【図１０】本発明の第２の実施形態である実施例２に係るダイオードの模式的断面図である。
【図１１】本発明の第３の実施形態である実施例３に係るダイオードの模式的断面図である。
【図１２】本発明の第４の実施形態である実施例４に係るダイオードの模式的断面図である。
【図１３】本発明の第５の実施形態である実施例５に係るダイオードの模式的断面図である。
【図１４】本発明の第６の実施形態である実施例６に係るダイオードの模式的断面図である。
【図１５】本発明の第７の実施形態である実施例７に係るダイオードの模式的断面図である。
【図１６】本発明の第８の実施形態である実施例８に係る電力変換システムの構成図である。
【図１７】本発明の効果を検証するために作製した比較例に係るダイオードの模式的断面図である。
【図１８】本発明の実施例１に係るダイオード及び比較例に係るダイオードの小電流リカバリ時の電圧波形及び電流波形を示すグラフ図である。
【発明を実施するための形態】
【００２２】
本発明の半導体装置に係るダイオードは、第１導電型の第１半導体層と、前記第１半導体層に隣接して設けられる第２導電型の第２半導体層と、前記第１半導体層に対して、前記第２半導体層が設けられた側と反対側に設けられ、前記第１半導体層よりも第１導電型の不純物の濃度が高い前記第１導電型の第３半導体層と、前記第２半導体層にオーミック接続する第１電極と、前記第３半導体層にオーミック接続する第２電極とを有し、前記第１半導体層と前記第３半導体層との間であって、第３半導体層が含有する第１導電型の不純物と同種の不純物を含有し、前記第１半導体層よりもキャリアのライフタイム（寿命）が短い第４半導体層がアクティブ領域に複数設けられ、この領域のアノード側に高ライフタイム領域が接続している構成となっている。
【００２３】
なお、第３半導体層の、第４半導体層と隣接する領域に、第１導電型の不純物の濃度が相対的に低い第５半導体層を有する多層構造としてもよい。
【００２４】
本発明の構成では、第１半導体層（ドリフト層）のほぼ全領域のライフタイムが長くなっている。このため、順方向電圧印加時この領域のキャリア量を増加することが容易になり低オン電圧化することができる。
【００２５】
この構成で低キャリアライフタイムの第４半導体層は第１導電型不純物をイオン注入した後、レーザアニールで活性化して形成するが、この際、不純物のドーズ量やレーザ照射量を調整することによりイオン注入による結晶欠陥を残し低ライフタイム領域を形成する。この際、イオン注入前にホトマスクパターンを形成することにより、局所的に低キャリアタイム領域を形成することが可能となる。
【００２６】
ホトマスクパターンは、両面アライナーなどを用いて形成することにより、表面パターンとの位置合わせを高精度で実施することができる。また、ホトマスクを用いるため、パターン寸法精度が高く微細なパターンを形成することが可能である。この結果、製造した素子の特性バラツキを低減できるとともに、製造時の素子特性の調整を精度良く実施することが可能となる。
【００２７】
また、レーザアニールにより第３半導体層（ｎ型カソード層）の結晶欠陥が除去できる。このため逆バイアス印加時のリーク電流を抑制でき耐圧を向上することができる。
【００２８】
さらに、不純物イオン注入により低ライフタイム領域を形成するため、Heやプロトンなどの粒子線照射が不要となり、サイクロトロンなどの大規模な装置の使用によるコスト増加を回避することが可能となる。
【００２９】
本発明の半導体装置は、より具体的には、例えば、第１導電型（例えばｎ型）の第１半導体層（ｎ-ドリフト層）と、前記第１半導体層に隣接して設けられる第２導電型（例えばｐ型）の第２半導体層（アノードｐ層）と、前記第１半導体層に対して、前記第２半導体層が設けられた側と反対側に設けられ、前記第１半導体層よりも前記第１導電型の不純物の濃度が高い前記第１導電型の第３半導体層（カソードｎ層）と、前記第２半導体層にオーミック接続する第１電極（アノード電極）と、前記第３半導体層にオーミック接続する第２電極（カソード電極）とを備えたダイオード構成の半導体装置であって、前記第１半導体層と前記第３半導体層との間であって前記第１半導体層に隣接する位置のアクティブ領域に、前記第３半導体層が含有する前記第１導電型の不純物と同種の不純物を含有し、かつ、前記第１半導体層よりもキャリアのライフタイムが短い複数の第４半導体層（低ライフタイム領域）を更に備えることを特徴とする。
【００３０】
また、本発明の電力変換システムは、例えば、互いに直列接続された第１半導体スイッチング素子および第２半導体スイッチング素子と、前記第１半導体スイッチング素子および前記第２半導体スイッチング素子にそれぞれ逆並列に接続される第１ダイオードおよび第２ダイオードとを備え、前記第１ダイオードおよび第２ダイオードが、上記の本発明の半導体装置で構成されることを特徴とする。
【００３１】
上記の構成において、前記複数の第４半導体層は、前記第１半導体層に隣接する位置で前記第４半導体層の部分と前記第４半導体層以外の部分とが周期的に繰り返して現れるように配置されるのが好適である。
【００３２】
また、上記の構成において、前記複数の第４半導体層の平面上の面積は、前記アクティブ領域の面積の５％以上かつ５０％以下であるのが好適である。
【００３３】
また、上記の構成において、前記第３半導体層と前記第４半導体層との間の領域に、前記第３半導体層よりも前記第１導電型の不純物の濃度が低い前記第１導電型の第５半導体層（カソードバッファｎ層）を更に備えた構成としてもよい。その場合、前記第５半導体層の一部は前記複数の第４半導体層間の領域まで延在して前記第１半導体層と隣接した構成とするのが好適であり、また、前記第４半導体層におけるキャリアのライフタイムは、前記第５半導体層におけるキャリアのライフタイムよりも短いのが好適である。
【００３４】
また、上記の構成において、前記第４半導体層は前記第３半導体層から隔離された位置に配置されるのが好適である。
【００３５】
また、上記の構成において、二次イオン質量分析法で求められる前記第１導電型の不純物の濃度に対する、拡がり抵抗の測定に基づいて求められるキャリア濃度の比である活性化率は、前記第４半導体層における活性化率のほうが、前記第３半導体層における活性化率よりも小さいような構成としてもよい。その場合、前記第４半導体層としては、前記活性化率が１０％以下の領域を有するものが好適である。
【００３６】
また、上記の構成において、前記第４半導体層が結晶欠陥を含むように構成してもよい。その場合、前記結晶欠陥は、前記第１導電型の不純物のイオン注入により生成されたものであるのが好適であり、またその場合、前記第３半導体層および前記第４半導体層は、前記第３半導体層を形成するために行われる前記第１導電型の不純物のイオン注入と、前記イオン注入後のレーザ照射とによって形成されたものであるのが好適である。
【００３７】
また、上記の構成において、前記第３半導体層を形成するために前記第１導電型の不純物をイオン注入して生じる結晶欠陥の濃度がピークとなる位置が、前記第４半導体層の中に存在するように構成してもよい。
【００３８】
また、上記の構成において、前記第３半導体層が含有する前記第１導電型の不純物の元素種がリンであるように構成してもよい。
【００３９】
また、上記の構成において、前記アクティブ領域に形成された前記第４半導体層に相当する半導体層がターミネーション領域に更に形成されるように構成してもよい。
【００４０】
また、本発明の電力変換システムは、例えば、互いに直列接続された第１半導体スイッチング素子および第２半導体スイッチング素子と、前記第１半導体スイッチング素子および前記第２半導体スイッチング素子にそれぞれ逆並列に接続される第１ダイオードおよび第２ダイオードとを備え、前記第１ダイオードおよび第２ダイオードが、上記のいずれかの半導体装置で構成されることを特徴とする。
【００４１】
以上の構成によれば、低オン電圧で低ノイズのダイオードを製造することができる。また、耐圧の低下を伴わず、リカバリ損失を低減でき、低コストな方法で製造できるダイオードを提供することができる。さらに、素子特性のバラツキを抑制するとともに、特性の調整精度を向上することが可能となる。
【００４２】
以下、本発明の実施形態を、各実施例として、図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一又は同様な部分の説明は繰り返さずに適宜省略する。
【００４３】
なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎ型Ｓｉ基板を用いたダイオードをもとに説明するが、これに限定されるものではない。第１導電型をｐ型、第２導電型をｎ型として、ｐ型Ｓｉ基板を用いた場合も、ｎ型Ｓｉ基板を用いた場合と同様に、取り扱うことができる。
【実施例１】
【００４４】
以下、本発明の第１の実施形態である実施例１に係る半導体装置（ダイオード）について、図１〜図９、図１７、および図１８を用いて説明する。
【００４５】
［ダイオードの構成］
まず、図１を参照して、本発明の第１の実施形態である実施例１に係るダイオードの構成について説明する。なお、図１は、第１実施形態に係るダイオード１のアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、ターミネーション領域には、ｐ型ウェルと電極とをリング状に配置したＦＬＲ(Field Limiting Ring)型等の従来のターミネーション構造が用いられる。
【００４６】
図１に示すように、第１実施形態に係るダイオード１は、ｎ-ドリフト層１０１と、アノードｐ層１０２と、アノードｐ-層１０３と、カソードｎ層１０４と、カソードバッファｎ層１０５と、低ライフタイム領域１０６と、アノード電極１０７と、カソード電極１０８と、で構成されている。
【００４７】
なお、以下の説明では製造工程の途中の段階を含めて、半導体層部分の全体をＳｉ基板１００と呼ぶ。
【００４８】
ｎ-ドリフト層（第１半導体層）１０１は、ｎ型Ｓｉからなる半導体層であって、イオン注入や拡散等により変性されない、もとのｎ型Ｓｉ基板のままのｎ型半導体領域からなるｎ型半導体層である。
【００４９】
カソードｎ層（第３半導体層）１０４は、Ｓｉ基板１００の裏面側であるカソード側に設けられ、ｎ-ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である。
【００５０】
カソードバッファｎ層（第５半導体層）１０５は、カソードｎ層１０４のｎ-ドリフト層１０１側に設けられ、カソードｎ層１０４よりも低濃度でｎ-ドリフト層１０１よりも高濃度のｎ型不純物領域からなるｎ型半導体層である。カソードバッファｎ層１０５はなくてもよいが、カソードバッファｎ層１０５を設けることにより、ダイオード１に逆方向電圧が印加されたときに、ＰＮ接合からアノード側への空乏層の伸びが抑制され、耐圧が向上する。
【００５１】
低ライフタイム領域（第４半導体層）１０６は、アクティブ領域のカソードｎ層１０４とｎ-ドリフト層１０１との間に局所的に複数形成され、低ライフタイム領域１０６におけるキャリアのライフタイム（寿命）がｎ-ドリフト層１０１やカソードバッファｎ層１０５におけるキャリアのライフタイムよりも短いｎ型半導体層である。低ライフタイム領域１０６は、ライフタイムの長いｎ-ドリフト層１０１と隣接する位置に設けられており、ｎ型不純物としてカソードバッファｎ層１０５が含有するｎ型不純物と同種の不純物（元素）を含有している。
【００５２】
なお、これらのｎ型半導体層の構造については、後記する［イオン注入とレーザアニールの条件］の説明と共に、更に詳細に説明する。
【００５３】
アノードｐ層（第２半導体層）１０２は、Ｓｉ基板１００の表面側であるアノード側に局所的に設けられ、ｐ型不純物領域からなるｐ型半導体層である。
【００５４】
アノードｐ-層１０３は、Ｓｉ基板１００の表面側であるアノード側であって、アノードｐ層１０２が設けられていない領域に設けられ、アノードｐ層１０２よりも低濃度のｐ型不純物領域からなるｐ型半導体層である。
【００５５】
すなわち、ｐ型半導体層は、Ｓｉ基板１００の表面側において、厚さが薄く低濃度のｐ型不純物領域層であるアノードｐ-層１０３が形成され、局所的に高濃度のｐ型不純物領域からなる厚さの厚いアノードｐ層１０２が設けられたウェル構造を有している。
【００５６】
本実施形態では、アクティブ領域においてアノードｐ層１０２を局所的に配置したウェル構造を有しており、アノード電極１０７からのホール注入量を抑制しリカバリをソフト化するように、すなわち、リカバリ時の電圧の跳ね上がりを低減されるように構成されている。
【００５７】
図１に示した局所的に配置されたアノードｐ層１０２は、アノード側であるＳｉ基板１００の表面から見た平面視で、ドット（円）状、ストライプ状等の形状で形成することができる。例えば、アノードｐ層１０２を、直径１０−１００μｍの円形とし、この円の間の距離を１０-２００μｍにて配置することができる。アノードｐ層１０２の深さは３〜１０μm程度、ｐ型不純物のピーク濃度は１×１０17〜１×１０19ｃｍ-3程度にすることができる。なお、アノードｐ層１０２の不純物濃度や寸法は、ダイオードの耐圧、仕様により適宜設定される。
【００５８】
Ｓｉ基板１００の表面側において、アノードｐ層１０２が設けられた領域以外の領域にはアノードｐ層１０２よりも低濃度のｐ型不純物領域からなるアノードｐ-層１０３が形成されている。アノードｐ-層１０３のｐ型不純物のピーク濃度は１×１０15〜１×１０17ｃｍ-3程度にするのが好ましい。
【００５９】
アノードｐ-層１０３を設けると、アノードｐ-層１０３がない場合と比べ、アノード電極１０７から流れるリーク電流を低減することができる。なお、このリーク電流が許容できる場合は、アノードｐ-層１０３をなくして、ｐ型半導体層として局所的に設けられたアノードｐ層１０２のみで構成するようにしてもよい。その場合は、アノードｐ-層１０３を形成するためのｐ型不純物のイオン注入工程等を省いて工程を簡略化することができる。
【００６０】
アノード電極（第１電極）１０７は、アノードｐ層１０２にオーミック接続された電極である。
【００６１】
カソード電極（第２電極）１０８は、カソードｎ層１０４にオーミック接続された電極である。
【００６２】
［ダイオードの製造方法］
次に、図２〜図５を参照（適宜図１参照）して、第１実施形態に係るダイオード１のアクティブ領域の構造の製造方法の一例について説明する。なお、ターミネーション領域の構造もアクティブ領域の構造と同時に作製するが、ターミネーション領域の構造の製造方法は従来のダイオードと同じであるので説明は簡略化する。
【００６３】
（基板の準備）
まず、ダイオード１を作製するためのＳｉ基板１００として、Ｓｉウエハを準備する。Ｓｉウエハには、耐圧に応じた比抵抗を有するＦＺ（Floating Zone)ウエハを用いることができる。本実施形態では、ＦＺウエハのバルクをｎ-ドリフト層１０１とする。ＦＺウエハの比抵抗は、例えば３．３ｋＶの耐圧をもつダイオードでは２５０Ωｃｍ程度とする。
【００６４】
（アクティブ領域形成工程）
図示しない最初の工程で、Ｓｉ基板１００の表面全体に熱酸化により酸化膜を形成する。次に、アノードｐ-層１０３を設ける領域であるアクティブ領域を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像することで、アクティブ領域の全面が開口したレジストを形成する。なお、このとき、ターミネーション領域において、ｐ型ウェルを形成する領域もレジストを開口する。続いて、レジストの開口部に露出した酸化膜をウェットエッチングで除去し、レジストも除去する。この工程で、Ｓｉ基板１００の表面には、アクティブ領域の全面と、ターミネーション領域のｐ型ウェルを形成する領域とが開口した酸化膜が形成される。
【００６５】
（アノードｐ-層形成工程）
その後、図２に示すように、熱酸化によりＳｉ基板１００の表面にインプラスルー酸化膜１０９を形成し、アクティブ領域形成工程で形成した酸化膜とインプラスルー酸化膜１０９とからなる酸化膜の厚膜部をマスクとして、薄膜部であるインプラスルー酸化膜１０９越しにアノードｐ-層１０３を形成するためのｐ型不純物をイオン注入する。これによって、アクティブ領域には全面にアノードｐ-層１０３のｐ型不純物がイオン注入される。
【００６６】
（アノードｐ層形成工程）
次に、図３に示すように、アノードｐ層１０２を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、Ｓｉ基板１００の表面にレジスト材料を塗布、露光、現像して、アクティブ領域のアノードｐ層１０２を形成する領域に開口を有するレジスト１１０を形成する。なお、このとき、不図示のターミネーション領域において、ｐ型ウェルを形成する領域もレジストを開口する。
【００６７】
その後、レジスト１１０をマスクとして、アノードｐ層１０２を形成するためのｐ型不純物をイオン注入する。このとき同時に、不図示のターミネーション領域のｐ型ウェルを形成する領域にもｐ型不純物のイオン注入が行われる。
【００６８】
次に、レジスト１１０を除去した後、高温アニールと酸化とを行うことで、図４に示すようにイオン注入したｐ型不純物を拡散させてアノードｐ層１０２及びアノードｐ-層１０３を形成すると共に、Ｓｉ基板１００の表面に形成されている酸化膜（不図示）を成長させる。
【００６９】
（アノード電極形成工程）
続いて、コンタクト部を形成するためのフォトリソグラフィ工程を行う。このフォトリソグラフィ工程では、レジスト材料を塗布、露光、現像して、アクティブ領域の全面に開口を有するレジスト（不図示）を形成する。
【００７０】
続いて、レジストの開口部に露出した酸化膜（不図示）をエッチングで除去し、レジストも除去する。その後、アノード電極１０７となる導電性材料からなる膜、例えば、ＡｌＳｉ膜をスパッタ又は蒸着で形成する。
【００７１】
そして、不図示のターミネーション領域のｐ型ウェル上に設けられる電極を形成するためのフォトリソグラフィ工程とエッチング工程を行うことで、ｐ型ウェル上の電極が形成される。このとき、図４に示すように、アクティブ領域の全面に形成されたままのＡｌＳｉ膜がアノード電極１０７となる。
【００７２】
次に、不図示のターミネーション領域に設けられる電極を加工するためのレジストを除去した後、ターミネーション領域に保護膜を形成する。保護膜の形成法としては、例えば、ポリイミドの前駆体材料と感光材料とを含有する溶液を塗布し、ターミネーション領域を露光して前駆体をポリイミド化することで、ターミネーション領域上にポリイミド保護膜を形成することができる。
【００７３】
以上で、アノード側の構造が完成する。
【００７４】
次に、図５に示すように、カソード側の構造を形成する。
【００７５】
（カソードバッファｎ層・カソードｎ層・低ライフタイム領域形成工程）
その後、Ｓｉ基板１００の裏面側からウエハ全面に、カソードバッファｎ層１０５及びカソードｎ層１０４を形成するためのｎ型不純物のイオン注入を順次に行う。さらに、低ライフタイム領域１０６を形成するためにn型不純物をイオン注入する。このとき、低ライフタイム領域１０６を形成するためのｎ型不純物のイオン注入前に、両面アライナーを用いてレジスト１１０を形成する。イオン注入は、カソードバッファｎ層１０５を形成するためのｎ型不純物のイオン注入と比較し、高濃度でかつ同等の打ち込みエネルギーで実施する。ついで、レジストを除去する。
【００７６】
続いて、イオン注入したｎ型不純物を活性化させるためにレーザアニールを行う。活性化にレーザアニールを使うことで、Ｓｉ基板１００のアノード側である表面側に形成した電極及び保護膜（不図示）が耐熱温度以上に加熱されずに、裏面側のｎ型不純物の活性化を行うことができる。このとき、低ライフタイム領域１０６を形成するためにｎ型不純物が注入された領域の内で、レーザアニールによる活性化が十分に行われたカソードｎ層１０４側の領域がカソードバッファｎ層１０５となり、活性化率が低いｎ-ドリフト層１０１側の領域が低ライフタイム領域１０６となる。
【００７７】
レーザアニールは２回に分けて実施することも可能である。まず、カソードバッファｎ層１０５を活性化するためにレーザアニールする。この際、レーザ照射量を大きくしカソードバッファｎ層１０５全層を活性化する。レジストパターン越しに不純物注入しレジスト除去した後、低ライフタイム領域１０６を形成するためにレーザアニールする。この際、レーザ照射量を小さくし低ライフタイム領域１０６を形成する。
【００７８】
低ライフタイム領域１０６は周期的に形成することにより、特性バラツキを抑えることができる。図１に示したようにアノード側のパターン周期に合せることにより特性の安定化を図ることができる。また、別のパターン例として図６に示すパターンも作製することができる。また、アノードp層と同様に、図７の平面図に示すストライプパターンや図８に示すドットパターンも作製可能である。アノードp層がストライプパターンの場合、低ライフタイム領域のストライプを直交させると合せ尤度を拡大することが可能である。以上のように、アノードp層アノードp層パターンと整合をとるように形成することで特性バラツキの低減を図ることができる。
【００７９】
低ライフタイム領域１０６の平面上の面積は、アクティブ領域全体の５％から５０％であることが望ましい。低ライフタイム領域１０６の面積が５％より小さくなると、低損失化が難しくなる。一方、低ライフタイム領域１０６の面積が５０％を越えると電圧波形の発振の抑制が難しくなる。
【００８０】
レーザアニールに用いるレーザは、波長５３２ｎｍのＹＬＦ（Yttrium Lithium Fluoride）レーザの第２高調波、同等の波長を持つ波長５３２ｎｍのＹＡＧ（Yttrium Aluminum Garnet）レーザ、波長５３２ｎｍのＹＶＯ4レーザ等のレーザ等を用いることができる。また、更に波長の短い波長３０８ｎｍのＸｅＣｌエキシマレーザ、波長２４８ｎｍのＫｒＦエキシマレーザを用いることもできる。レーザ照射のエネルギーや波長は、ｎ型不純物を活性化させる深さに応じて適宜選択することができる。
【００８１】
（カソード電極形成工程）
レーザアニール後に、カソード側である裏面にカソード電極１０８を形成する。なお、カソード電極１０８は、金属等の適宜な導電性材料を用いて、アノード電極１０７と同様の方法で形成することができる。
【００８２】
その後、必要に応じて、ウエハ全域についてのキャリアのライフタイムを調整するために、裏面側から電子線照射を行い、更に、電子線照射によるダメージ回復のためにアニール処理を行うようにしてもよい。
【００８３】
また、アノード側のキャリアライフタイムを局所的に短くし、リカバリー時の跳ね上がり電圧を低減するために、アノード側にHeやプロトンを照射しアニール処理しても良い。
【００８４】
（分割工程）
最後にウエハをダイシングなどで分割してダイオード１のチップが完成する。
【００８５】
［イオン注入とレーザアニールの条件］
次に、イオン注入とレーザアニールの条件について説明する。
【００８６】
イオン注入により生成される結晶欠陥の濃度がピークとなる深さは、レーザアニールによりイオン注入されたｎ型不純物が活性化される深さよりも、深い方が望ましい。結晶欠陥の濃度がピークとなる深さの方が深くすることで、結晶欠陥分布の深さ方向のばらつき及びレーザアニールで活性化される深さ方向のばらつきによる、低ライフタイム領域１０６に残存する結晶欠陥の量のばらつきを低減することができる。
【００８７】
ここで、図９を参照（適宜図１参照）して、カソード側であるｎ型半導体層の深さ方向の構造について説明する。図９は、後記する条件で作製した実施例に係るダイオードのい低ライフタイム領域１０６について、Ｓｉ基板１００の裏面、すなわちカソード側の表面からの深さ方向のｎ型不純物の濃度プロファイル（実線）及び活性化されたｎ型不純物の濃度プロファイル（破線）を示したものである。
【００８８】
ｎ型不純物の濃度プロファイルは、ダイオード１のＳｉ基板１００のカソード側の表面からの２次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）によりｎ型不純物元素の濃度を測定することで求めることができる。また、活性化されたｎ型不純物の濃度プロファイルは、拡がり抵抗（ＳＲ：Speading Resistance）の深さ方向の分布を測定し、測定したＳＲ値をキャリア濃度に換算して求めることができる。
【００８９】
また、活性化率は、（ＳＲ測定で求めたキャリア濃度）／（ＳＩＭＳ測定で求めたｎ型不純物濃度）と定義することとする。ここで、キャリア濃度とは、ＳＲ測定で求めた活性化されたｎ型不純物の濃度のことである。
【００９０】
図９に示した濃度プロファイルについて説明する。
【００９１】
Ｓｉ基板１００のカソード側の表面（深さ０μｍ）から０．３μｍ程度の深さまでの領域Ａは、ＳＩＭＳ測定により求めた不純物濃度及びＳＲ測定で求めたキャリア濃度が共に、１×１０19ｃｍ-3以上の高濃度であり、かつ略一定値である。この領域は、カソードｎ層１０４を形成するためにｎ型不純物としてのリンを高濃度でイオン注入した領域であり、レーザアニールでＳｉ基板１００のカソード側の表面付近の結晶が溶融したためにボックス状のプロファイルになっている。この領域Ａがカソードｎ層１０４に相当する。
【００９２】
なお、この領域のキャリア濃度が低いと、導通時にカソード電極１０８からの電子注入が減るので、ダイオード１の順方向電圧が上がってしまう。また、導通時のカソード側のキャリア濃度が低くなるために、リカバリ時に電圧の跳ね上がり・振動が起こりやすくなってしまう。従って、カソードｎ層１０４のキャリア濃度は、より高濃度である方が好ましく、１×１０19ｃｍ-3以上であることが望ましい。
【００９３】
カソードｎ層１０４を示すボックス状のプロファイルの領域Ａにおけるｎ型不純物の活性化率は、レーザの照射エネルギーにもよるが、２０〜１００％程度になる。なお、カソードｎ層１０４は、活性化率が１００％未満であっても、キャリア濃度自体が高濃度であればよい。
【００９４】
なお、Ｓｉ基板１００のカソード側の表面からの深さが０．３μｍ付近のｎ型不純物濃度及びキャリア濃度が急激に減少する領域の活性化率に関しては、現状では十分な精度が得られないため、詳細な検討は省略する。十分な精度が得られないのは、ＳＲ測定における深さ方向の原点に十分な精度が得られないことと、ＰＮ接合付近では空乏層の影響を受けてＳＲ測定の精度が落ちることとによるものである。
【００９５】
Ｓｉ基板１００のカソード側の表面から０．３〜２．７μｍまでの深さの領域（領域Ｂ及び領域Ｃ）は、カソードバッファｎ層１０５を形成するためにｎ型不純物を注入した領域である。この領域の中で、０．３〜１．０μｍまでの深さの領域Ｂは、ＳＩＭＳ測定で求めたｎ型不純物濃度とＳＲ測定で求めたキャリア濃度とが一致しており、活性化率はほぼ１００％である。レーザ照射でＳｉ基板１００のカソード側の表面を加熱した熱が１．０μｍの深さまで十分に伝わり、ｎ型不純物が十分に活性化されたためである。この領域Ｂが電気的に有効なカソードバッファｎ層１０５に相当する。
【００９６】
カソードバッファｎ層１０５を形成するためにｎ型不純物が注入された深さ０．３〜２．７μｍまでの領域の中で、１．０μｍよりも深い部分である領域Ｃは、ＳＩＭＳ測定で求めたｎ型不純物濃度と比べて、ＳＲ測定で求めたキャリア濃度が低く、ｎ型不純物の活性化率が低下している領域である。レーザ照射による熱がこの領域には十分に伝わらず、イオン注入による結晶欠陥が残存して活性化率が低く、活性化率が５％未満となる領域が含まれている。結晶欠陥が残存することで、この領域Ｃがキャリアのライフタイムが短い領域となっており、この領域Ｃが低ライフタイム領域１０６に相当する。この図から、低ライフタイム領域（領域Ｃ）がカソードｎ層（領域Ａ）から離れて位置していることがわかる。この構成では高濃度のｎ層から結晶欠陥が分離しており、耐圧の向上に有効となる。
【００９７】
また、２．７μｍ以上の領域Ｄは、ｎ型不純物のイオン注入がされない領域であり、ｎ-ドリフト層１０１に相当する。
【００９８】
ここで、低ライフタイム領域１０６について定義する。低ライフタイム領域１０６は、前記したように図９に示したプロファイルに基づいて定めることができる。このときに、低ライフタイム領域１０６は、リカバリー損失を低減するために活性化率が１０％以下であることが望ましい。
【００９９】
図９に示した例では、カソードバッファｎ層１０５の形成のためにイオン注入したｎ型不純物のピーク濃度の深さは１．２μｍ程度である。また、結晶欠陥の量のピーク深さは、ｎ型不純物としてリンを７２０ｋｅＶのエネルギーでイオン注入した場合にはｎ型不純物のピーク濃度の深さよりも１０％程度浅くなるので、１．１μｍ程度となる。
【０１００】
活性化率は不純物ドーズ量、イオン注入エネルギー、レーザ照射量、レーザ波長などで制御することが可能である。図１の実施例では、不純物ドーズ量を増加することにより低ライフタイム領域１０６を形成している。
【０１０１】
結晶欠陥の分布を深くするためには、イオン注入するｎ型不純物として、より軽い元素を用いるか、イオン注入のエネルギーを高くする。イオン注入する元素としてプロトン（水素）やヘリウムを用いると、イオン注入の飛程が大きくなり過ぎるため、イオン注入の深さ方向の幅が大きくなり過ぎてしまい、かつ、大掛かりなサイクロトロンの粒子線照射装置を必要としてしまう。また、パターン形成のために、阻止能力の高い材料でマスクを形成する必要があるが、パターン精度の確保や微細化が難しくなるとともに、パターンの合せ精度を劣化する。従って、ＬＳＩ（大規模集積回路）の製造において、ｎ型不純物層を形成するのに用いられるｎ型不純物元素の中で最も軽いリンを用いホトプロセスでパターン形成するのが最も望ましい。
【０１０２】
また、レーザの波長に関しては、図９に示した例では、波長５３２ｎｍのＹＬＦレーザの第２高調波を用いたが、更に波長の短い波長３０８ｎｍのＸｅＣｌエキシマレーザ、波長２４８ｎｍのＫｒＦエキシマレーザを用いることで、更にｎ型不純物が活性化を制御することもできる。
【０１０３】
［比較実験］
次に、図１、図１７、及び図１８を参照して、図１に示した本発明の第１の実施形態である実施例１に係るダイオード１と図１７に示した比較例とを比較するために発明者らが行った実験について説明する。
【０１０４】
（作製条件）
実施例１のダイオード１は、Ｓｉ基板１００としてｎ型Ｓｉウエハを用い、カソードバッファｎ層１０５を形成するためのｎ型不純物としてリンを、エネルギー７２０ｋｅＶ、オフ角０°、ドース２×１０11ｃｍ-2で注入する。また、カソードｎ層１０４のｎ型不純物としてリンを、エネルギー６０ｋｅＶ、オフ角７°、ドース１×１０15ｃｍ-2で注入する。さらに、低ライフタイム領域１０６を形成するため、レジストパターンを形成し、リンをエネルギー７２０ｋｅＶ、オフ角０°、ドース４×１０12ｃｍ-2で注入する。その後、レジスト除去後、注入したｎ型不純物を活性化させるためのレーザアニールとして、波長５３２ｎｍのＹＬＦレーザの第２高調波を１．５Ｊ／ｃｍ2のエネルギーで照射した。
【０１０５】
また、比較例として、図１７に示すダイオード１Ｇを作成した。このダイオードでは低ライフタイム領域１０６をパターニングしていないため、前面にリンをエネルギー７２０ｋｅＶ、オフ角０°、ドース１×１０12ｃｍ-2で注入する。ついで、イオン注入したｎ型不純物を活性化させるためのレーザアニールとして、レーザ照射エネルギーを１．５Ｊ／ｃｍ2と高くしてダイオードを作製した。なお、比較例におけるその他の条件は、実施例１における条件と同じである。
【０１０６】
実施例１では、ダイオードのオン電圧を揃えるために、低ライフタイム領域１０６の面積比率を調整した。その結果、オン電圧が２．７Ｖと揃えることができた。定格動作時のリカバリ損失が、比較例においては１．４３Ｊであるのに対して、実施例においては１．４２Ｊとほぼ同等かそれ以下の値となることがわかった。
【０１０７】
（リカバリ時の電流・電圧波形）
図１８に、実施例１（実線）及び比較例（破線）それぞれのダイオード１及び１Ｇの、室温における小電流（定格電流Ｘ１／10）リカバリ特性の電流波形及び電圧波形を示す。
【０１０８】
この図から、比較例の波形で振動が観測されるのに対して、実施例１の波形では振動が観測されないことがわかる。
【０１０９】
この結果から、本発明のダイオードの低ライフタイム領域１０６をアクティブ領域に複数配置した構成が低ノイズ化に極めて有効であることが確認できた。このダイオードを電力変換システムに適用して、後述する実施例８に係る電力変換システムを構成することで、電力変換システムにおける信頼性の向上、並びにEMI低減を図ることができる。
【実施例２】
【０１１０】
次に、図１０を参照して、本発明の第２の実施形態である実施例２に係るダイオードの構成について説明する。なお、図１０は、第２実施形態に係るダイオード１Ａのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とをリング状に配置したＦＬＲ型等の従来のターミネーション構造が用いられる。
【０１１１】
図１０に示すように、第２実施形態に係るダイオード１Ａは、図１に示した第１実施形態に係るダイオード１に対して、アノードｐ層１０２がウェル構造を有さず、またアノードｐ-層１０３を設けずに、アノード側のアクティブ領域の全面にアノードｐ層（第２半導体層）１０２を形成していることが異なる。他の構成については、第１実施形態と同様であるから説明は省略する。
【０１１２】
本実施形態に係るダイオード１Ａは、アノード電極１０７側のアクティブ領域上の全面にアノードｐ層１０２を形成するため、アノードｐ層１０２を局所的に形成するためのフォトリソグラフィ工程が不要となり、アノードｐ-層１０３を形成するためのイオン注入の工程も省略できるため、製造コストを低減できる。他の工程については、第１実施形態と同様であるから説明は省略する。
【実施例３】
【０１１３】
次に、図１１を参照して、本発明の第３の実施形態である実施例３に係るダイオードの構成について説明する。なお、図１１は、第３実施形態に係るダイオード１Ｂのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とを配置したＦＬＲ型等の従来のターミネーション構造が用いられる。
【０１１４】
図１１に示すように、第２実施形態に係るダイオード１Ｂは、図１に示した第１実施形態に係るダイオード１に対して、低ライフタイム領域１０６がカソードｎ層１０３に接して形成されている構成となっている。
【０１１５】
本実施形態に係るダイオード１Ｂは、実施例１と同様に、カソードバッファｎ層１０５及びカソードｎ層１０４を形成するためのｎ型不純物のイオン注入を順次に実施しレジストパターンを形成した後、低ライフタイム領域１０６を形成するためにn型不純物をイオン注入している。このとき、不純物ドーズ量を、カソードバッファｎ層１０５を形成するためのｎ型不純物のイオン注入と比較し大きくしている。またイオン注入エネルギーも大きくしている。
【０１１６】
ついで、レジストを除去し、レーザアニールすることでカソードバッファｎ層１０５及びカソードｎ層１０４の不純物を活性化すると同時に、低ライフタイム領域１０６を形成した。ここでレーザ照射量を調整することでカソードバッファｎ層１０５の結晶欠陥を減小しつつ低ライフタイム領域１０６をカソードｎ層１０４に接する領域まで形成するようにした。他の工程については、第１実施形態と同様であるから説明は省略する。この構成においても、カソードｎ層１０４中に結晶欠陥を生じないため耐圧を確保することが可能となる。
【実施例４】
【０１１７】
次に、図１２を参照して、本発明の第４の実施形態である実施例４に係るダイオードの構成について説明する。なお、図１２は、第４実施形態に係るダイオード１Ｃのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とをリング状に配置したＦＬＲ型等の従来のターミネーション構造が用いられる。
【０１１８】
図１２に示すように、第２実施形態に係るダイオード１Ｃは、図１に示した第１実施形態に係るダイオード１に対して、低ライフタイム領域１０６がｎ−ドリフト層１０１中に形成されている構成となっている。
【０１１９】
本実施形態に係るダイオード１Ｃは、実施例１と同様に、カソードバッファｎ層１０５及びカソードｎ層１０４を形成するためのｎ型不純物のイオン注入を順次に実施しレジストパターンを形成した後、低ライフタイム領域１０６を形成するためにn型不純物をイオン注入している。このとき、イオンエネルギーを、カソードバッファｎ層１０５を形成するためのｎ型不純物のイオン注入と比較し、イオンエネルギーを大きくし深くまで不純物を注入した。
【０１２０】
ついで、レジストを除去し、レーザアニールすることでカソードバッファｎ層１０５及びカソードｎ層１０４の不純物を活性化すると同時に、低ライフタイム領域１０６を形成した。他の工程については、第１実施形態と同様であるから説明は省略する。
【実施例５】
【０１２１】
次に、図１３を参照して、本発明の第５の実施形態である実施例５に係るダイオードの構成について説明する。なお、図１３は、第５実施形態に係るダイオード１Ｄのアクティブ領域の模式的断面図である。ターミネーション領域については記載を省略しているが、第１実施形態と同様に、ｐ型ウェルと電極とをリング状に配置したＦＬＲ型等の従来のターミネーション構造が用いられる。
【０１２２】
図１３に示すように、第５実施形態に係るダイオード１Ｄは、図１に示した第１実施形態に係るダイオード１に対して、低ライフタイム領域１０６がカソードバッファｎ層１０５中に形成されている構成となっている。低ライフタイム領域のアノード側は、この領域よりキャリアのライフタイムの長いカソードバッファｎ層１０５に接している。
【０１２３】
本実施形態に係るダイオード１Ｄは、まず、カソード側にＰなどのｎ型不純物をイオン注入した後、熱処理で拡散し活性化しカソードバッファｎ層１０５を形成する。その後、実施例１と同様に、アノードｐ-層１０３、アノードｐ層１０２を形成する。ついで、カソードｎ層１０４を形成するためのｎ型不純物のイオン注入し、レジストパターンを形成した後、低ライフタイム領域１０６を形成するためにn型不純物をイオン注入する。
【０１２４】
ついで、レジストを除去し、レーザアニールすることでカソードｎ層１０４の不純物を活性化すると同時に、低ライフタイム領域１０６を形成した。他の工程については、第１実施形態と同様であるから説明は省略する。
【実施例６】
【０１２５】
次に、図１４を参照して、本発明の第６の実施形態である実施例６に係るダイオードの構成について説明する。なお、図１４は、第６実施形態に係るダイオード１Ｅのアクティブ領域及びターミネーション領域の模式的断面図である。ターミネーション領域については、ｐ型ウェル（１１１）とフィールドプレート電極（１１４）とをリング状に配置したＦＬＲ型のターミネーション構造を用いた。ＦＬＲの本数は図示した本数に限定されるものではない。また、ターミネーション構造としてはＦＬＲ以外にＪＴＥ(Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ)などの構造も適用できる。
【０１２６】
図１４に示すように、第６実施形態に係るダイオード１Ｅは、図１２に示した第４実施形態に係るダイオード１Ｃをアクティブ領域に適用し、ターミネーション領域にも低ライフタイム領域１０６を設けた構造となっている。
【０１２７】
ターミネーション領域のｐウェル（１１１）はアクティブ領域のアノードｐ層（１０２）と同時に形成した。また、チャネルストッパ層（１１２）は、この部分を開口したレジストパターン越しにＢなどのｐ型不純物をイオン打込みして形成した。さらに、フィールドプレート電極（１１４）はアノード電極（１０７）と同時に形成した。
【０１２８】
低ライフタイム領域１０６を形成する際、ターミネーション領域のレジストパターンを開口することにより、アクティブと同時にターミネーション領域にも低ライフタイム領域１０６を形成することができる。
【０１２９】
本実施形態に係るダイオード１Ｃは、ターミネーション領域へのキャリア注入を抑制することができる。このため、リカバリー耐量の優れたダイオードを提供することが可能となる。
【実施例７】
【０１３０】
次に、図１５を参照して、本発明の第７の実施形態である実施例７に係るダイオードの構成について説明する。なお、図１５は、第７実施形態に係るダイオード１Ｆのアクティブ領域及びターミネーション領域の模式的断面図である。第６実施形態と同様に、ターミネーション領域については、ｐ型ウェル（１１１）とフィールドプレート電極（１１４）とをリング状に配置したＦＬＲ型のターミネーション構造を用いた。ＦＬＲの本数は図示した本数に限定されるものではない。また、ターミネーション構造としてはＦＬＲ以外にＪＴＥ(Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ)などの構造も適用できる。
【０１３１】
図１５に示すように、第７実施形態に係るダイオード１Ｆは、図１４に示した第６実施形態に係るダイオード１Ｅと比較し、カソードｎ層１０４がアクティブ領域にのみ形成されている構造となっている。
【０１３２】
この構造は、カソードｎ層を形成する際、アクティブ領域を開口したレジストパターン適用しイオン注入することにより形成することができる。ついで、低ライフタイム領域１０６を形成する際、ターミネーション領域のレジストパターンを開口することにより、アクティブと同時にターミネーション領域にも低ライフタイム領域１０６を形成する。
【０１３３】
本実施形態に係るダイオード１Ｆは、ターミネーション領域へのキャリア注入を抑制することができる。このため、リカバリー耐量の優れたダイオードを提供することが可能となる。
【実施例８】
【０１３４】
次に、図１６を参照して、本発明の第８の実施形態である実施例８に係る電力変換システムについて説明する。図１６に示す第８実施形態に係る電力変換システム１０は、本発明によるダイオードを用いた電力変換システムである。
【０１３５】
図１６に示すように、本実施形態に係る電力変換システム１０は、モータ駆動用の３相インバータ回路を備えるものである。半導体スイッチング素子であるＩＧＢＴ２００ａ〜２００ｆには、それぞれ本発明によるダイオード２０１ａ〜２０１ｆが逆並列に接続されている。すなわち、ダイオード２０１ａ〜２０１ｆはフリーホイールダイオードとして動作する。これらのダイオード２０１ａ〜２０１ｆとしては、前記した何れかの実施形態又はその変形例に係るダイオードが用いられる。ＩＧＢＴ（第１半導体スイッチング素子）２００ａ〜２００ｃとＩＧＢＴ（第２半導体スイッチング素子）２００ｄ〜２００ｆとが、それぞれ１個ずつ組み合わされて２個直列に接続され、従って、ＩＧＢＴとダイオードとの逆並列回路が２個直列に接続されて、それぞれ１相分のハーフブリッジ回路が構成されている。
【０１３６】
ハーフブリッジ回路は交流の相数分、本実施形態では３相分備えられている。２個のＩＧＢＴ２００ａとＩＧＢＴ２００ｄとの直列接続点、すなわち２個の逆並列回路の直列接続点より、交流出力が出ており、Ｕ相の交流出力として誘導機や同期機などのモータ２０６と接続されている。他のハーフブリッジ回路も同様に、２個のＩＧＢＴの直列接続点から、それぞれＶ相及びＷ相の交流出力が出ており、モータ２０６と接続されている。
【０１３７】
上アーム側のＩＧＢＴ２００ａ〜２００ｃのコレクタは共通接続され、整流回路２０３の直流高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ〜２００ｆのエミッタは共通接続され、整流回路２０３のアース側と接続されている。整流回路２０３は、交流電源２０２の交流を直流に変換する。ＩＧＢＴ２００ａ〜２００ｆは、オン・オフスイッチングすることにより、整流回路２０３から受電した直流を交流に変換してモータ２０６を駆動する。上アーム駆動回路２０４及び下アーム駆動回路２０５は、それぞれ上アーム側のＩＧＢＴ２００ａ〜２００ｃ及び下アーム側のＩＧＢＴ２００ｄ〜２００ｆのゲートに駆動信号を与え、ＩＧＢＴ２００ａ〜２００ｆをオン・オフ動作させる。
【０１３８】
本実施形態によれば、本発明によるダイオードをフリーホイールダイオードとしてＩＧＢＴ２００ａ〜２００ｆに逆並列に接続したので、スイッチング時のリカバリ損失を低減できる。これにより、電力変換システム１０全体のエネルギー効率を向上させることができる。また、本発明のダイオードが低ノイズであるため、スイッチング動作が安定するとともに、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。
【０１３９】
本発明の実施形態は前記したものに限定されず、本発明の技術的思想の範囲内において、種々の実施形態が可能である。たとえば、逆導通型の半導体スイッチング素子に内蔵されたダイオードに本発明を適用してもよい。また、図１５に示した電力変換システム１０におけるＩＧＢＴ２００ａ〜２００ｆに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、接合型バイポーラトランジスタ、接合型ＦＥＴ、静電誘導型トランジスタ、ＧＴＯサイリスタ（Gate Turn Off Thyristor）などの半導体スイッチング素子を用いることができる。
【符号の説明】
【０１４０】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ  ダイオード
１０    電力変換システム
１００  Ｓｉ基板
１０１  ｎ-ドリフト層（第１半導体層）
１０２  アノードｐ層（第２半導体層）
１０３  アノードｐ-層
１０４  カソードｎ層（第３半導体層）
１０５  カソードバッファｎ層（第５半導体層）
１０６  低ライフタイム領域（第４半導体層）
１０７  アノード電極（第１電極）
１０８  カソード電極（第２電極）
１０９  インプラスルー酸化膜
１１０  レジスト
１１１  ｐウェル
１１２  チャネルストッパ層
１１３  絶縁層
１１４  フィールドプレート電極
２００ａ〜２００ｃ  ＩＧＢＴ（第１半導体スイッチング素子）
２００ｄ〜２００ｆ  ＩＧＢＴ（第２半導体スイッチング素子）
２０１ａ〜２０１ｆ  ダイオード
２０２  交流電源
２０３  整流回路
２０４  上アーム駆動回路
２０５  下アーム駆動回路
２０６  モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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