(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型の第１半導体領域を有し、この第１半導体領域には、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域が複数列複数行で形成され、且つ、前記第２半導体領域の間の領域にショットキー接合領域を形成するための第１導電型の第３半導体領域が形成され、前記第２半導体領域及び第３半導体領域の上に電極が形成されたジャンクションバリアショットキーダイオードであって、
前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有し、隣り合う第２半導体領域の前記一辺方向の間隔寸法をｃとし、隣り合う第２半導体領域の列の間での前記一辺方向に交差する方向の間隔寸法を上記寸法ｃよりも大きく、逆方向電圧の印加により形成される空乏層の前記第２半導体領域の辺縁からの延び代寸法の（１＋√２／２）倍以下である寸法とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間での第２半導体領域のずれ量ｄをｃ／２≦ｄ≦ｂ＋ｃ／２とする関係を満足する、ジャンクションバリアショットキーダイオード。
【請求項２】
半導体基板上に第１導電型の第１半導体領域を有し、この第１半導体領域には、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域が複数列複数行で形成され、且つ、前記第２半導体領域の間の領域にショットキー接合領域を形成するための第１導電型の第３半導体領域が形成され、前記第２半導体領域及び第３半導体領域の上に電極が形成されたジャンクションバリアショットキーダイオードであって、
前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有し、所定の逆方向電圧を印加したとき第２半導体領域の縁辺からの空乏層の延び代寸法を前記平面視でａとするとき、隣り合う第２半導体領域の前記一辺方向の間隔寸法をａ√２とし、隣り合う第２半導体領域の列の間での前記一辺方向に交差する方向の間隔寸法をａ＋ａ／√２とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間での第２半導体領域のずれ量ｄをａ／√２≦ｄ≦ｂ＋ａ／√２とする関係を満足する、ジャンクションバリアショットキーダイオード。
【請求項３】
請求項１又は２において、前記第２半導体領域は正方形、長方形、又は平行四辺形の何れかである、ジャンクションバリアショットキーダイオード。
【請求項４】
請求項２において、隣り合う第２半導体領域の前記一辺方向のずれ量ｄをｂ／２とする、ジャンクションバリアショットキーダイオード。
【請求項５】
請求項２において、前記所定の逆方向電圧は許容限度の逆方向電圧である、ジャンクションバリアショットキーダイオード。
【請求項６】
半導体基板上に第１導電型の第１半導体領域を形成する処理と、
この第１半導体領域に、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域を複数列複数行で形成する処理と、
前記第２半導体領域の間の前記第１半導体領域の上にショットキー接合領域を形成するための第１導電型の第３半導体領域を形成する処理と、
前記第２半導体領域及び第３半導体領域の上に重ねて電極を形成する処理と、を含むジャンクションバリアショットキーダイオードの製造方法であって、
前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有し、隣り合う第２半導体領域の前記一辺方向の間隔寸法をｃとし、隣り合う第２半導体領域の列の間での前記一辺方向に交差する方向の間隔寸法を上記寸法ｃよりも大きく、逆方向電圧の印加により形成される空乏層の前記第２半導体領域の辺縁からの延び代寸法の（１＋√２／２）倍以下である寸法とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間でのずれ量ｄをｃ／２≦ｄ≦ｂ＋ｃ／２とする関係を満足させる、ジャンクションバリアショットキーダイオードの製造方法。
【請求項７】
半導体基板上に第１導電型の第１半導体領域を形成する処理と、
この第１半導体領域に、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域を複数列複数行で形成する処理と、
前記第２半導体領域の間の前記第１半導体領域の上にショットキー接合領域を形成するための第１導電型の第３半導体領域を形成する処理と、
前記第２半導体領域及び第３半導体領域の上に電極を形成する処理と、を含むジャンクションバリアショットキーダイオードの製造方法であって、
前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有し、所定の逆方向電圧を印加したとき第２半導体領域の縁辺からの空乏層の延び代寸法を前記平面視でａとするとき、隣り合う第２半導体領域の前記一辺方向の間隔寸法をａ√２とし、隣り合う第２半導体領域の列の間での前記一辺方向に交差する方向の間隔寸法をａ＋ａ／√２とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間でのずれ量ｄをａ／√２≦ｄ≦ｂ＋ａ／√２とする関係を満足させる、ジャンクションバリアショットキーダイオードの製造方法。
【請求項８】
請求項６又は７において、前記第２半導体領域は正方形、長方形、又は平行四辺形の何れかである、ジャンクションバリアショットキーダイオードの製造方法。
【請求項９】
請求項７において、隣り合う第２半導体領域の前記一辺方向のずれ量ｄをｂ／２とする、ジャンクションバリアショットキーダイオードの製造方法。
【請求項１０】
請求項７において、前記所定の逆方向電圧は許容限度の逆方向電圧である、ジャンクションバリアショットキーダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジャンクションバリアショットキーダイオード及びその製造方法に関し、ＬＣＤ（liquid crystal display）ドライバやＣＭＯＳ（Complementary Metal-Oxide Semiconductor）集積回路に代表される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ショットキーダイオードの特性として、ｐｎダイオードに比べると逆方向電流が大きいという特徴がある。逆方向電流はショットキー接合界面での電界強度に強く依存し、高いほど逆方向電流は増加する。ショットキーダイオードの逆方向電流を抑制するために、例えばショットキーダイオードのｎ型層のアノード領域内にｐ型層を形成し、ｐｎ接合を交互に配置したジャンクションバリアショットキー（ＪＢＳ：Junction Barrier Schottky）構造のダイオードが知られている。このジャンクションバリアショットキー構造のダイオード（単にＪＢＳダイオードとも記す）は逆方向電圧を印加した際にｐｎ接合の空乏層の広がりを利用し、シリサイド界面と接したｎ型半導体領域底面部を空乏層で閉じることで、ショットキー接合界面の電界を低減することができ、逆方向電流を抑制することができる。例えば図２５にはＪＢＳダイオードの順方向電圧印加時における縦断面の模式的構成を示し、図２６にはＪＢＳダイオードの逆方向電圧印加時における縦断面の模式的構成を示す。順方向印加時はｐｎ接合部の空乏層は伸びず、アノードからカソードへ電流が流れるが、逆方向印加時はｐ型層から伸びた空乏層が隣のｐ型半導体領域の空乏層とつながり、ショットキー接合しているｎ型半導体領域の側面,底面を塞いでいる。このためショットキー接合界面の電界を低減することができ逆方向電流を抑制することができる。空乏層の大きさは印加する逆方向電圧に依存するから、その大きさは使用する電源電圧若しくは印加電圧で決まることになる。
【０００３】
ＪＢＳダイオードについて記載された文献の例として特許文献１がある。同文献において、アノード内のp型層の配置は長方形状に等間隔で配置したものや格子状に配置したものである。特に特許文献１は、ＪＢＳダイオ−ドにおいて、アノ−ド電極下部に配置したｐ＋形半導体領域は逆方向漏れ電流の低減に寄与するが、順方向動作時においては実質的に電流経路として機能しない、いわば不活性な半導体領域であることに鑑み、複数のｐ＋形半導体領域の深さを、ショットキー接合領域を形成するためにｎ形エピタキシャル層の深さよりも浅くし、ｐ＋形半導体領域を拡散で形成する時にｐ＋形半導体領域の横方向への広がりをｎ形エピタキシャル層で制限し、ｐ＋形半導体領域の面積が不所望に大きくなって所要の順方向電流量が得られなくならないようにするものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１８８３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述の如く、ＪＢＳダイオードのアノード内のｐ型半導体領域は順方向電流には寄与しないため、順方向電流はアノード面積に対するｐ型半導体領域の面積率が低いほど大きくなる。しかしながら、ｐ型半導体領域の面積率を下げるためｐ型半導体領域の間隔を広げすぎると空乏層がつながらず逆方向電流が増加する。図２７のように縦長の矩形のｐｎ接続部を交互に並べた場合、逆方向電流を抑制するには横方向に隣接したｎ型半導体領域を空乏層で塞げばよいため制御がしやすいが、ｐ型層の面積率は大きく、順方向電流は低減する。図２８のように格子状に配置した場合、ｐ型半導体領域の面積率は下がるが、格子の交点で空乏層がつながりにくく、逆方向電流の増加を抑えるには、図２９のようにｐ型半導体領域の間隔を図２８よりも狭める必要があり、そうすると、ｐ型半導体領域の面積率が上がって順方向電流が少なくなる。特許文献１に記載の技術は、ｐ＋形半導体領域を拡散で形成する時にｐ＋形半導体領域の横方向への広がりをｎ形エピタキシャル層で制限し、ｐ＋形半導体領域の面積が不所望に大きくなって所要の順方向電流量が得られなくならないようにするものであるから、ｐ型半導体領域の面積率が製造段階で設計値よりも大きくなることを抑制することによって、所要の順方向電流量が得られるようにしようとするものである。
【０００６】
本発明の目的は、逆方向電流は小さいままで順方向電流を大きくするのに好適な、ショットキー接合領域に対するｐｎ接合領域の配置構造を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、ジャンクションバリアショットキーダイオードは、第１導電型の第１半導体領域に所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域が千鳥状にずらして形成される。前記第２半導体領域の間の領域にはショットキー接合領域を形成するための第１導電型の第３半導体領域が形成される。前記第２半導体領域及び第３半導体領域の上にはアノード電極が形成される。前記第２半導体領域はアノード電極からの平面視で四角形状を有する。Ｘ方向に等間隔で配置された前記第２半導体領域の列をＹ方向に複数列備える。前記各列の列内における前記第２半導体領域のＸ方向の間隔寸法よりも前記列の間での前記第２半導体領域のＹ方向の間隔寸法が大きくなるように、隣接する列間のＸ方向のずれ量が設定されている。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、第２半導体領域の千鳥状配置における隣接する列間のＸ方向のずれ量が、第２半導体領域の列内におけるＸ方向の間隔寸法よりも列間での前記第２半導体領域のＹ方向の間隔寸法が大きくなるように設定されているから、逆方向電圧印加時に空乏層がつながることを保証するとき、第２半導体領域を単に格子状に配置し或いはＸＹ各方向で等間隔に千鳥配置する場合に比べて、第３半導体領域に対する第２半導体領域の面積率を小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】図１はｐ型半導体領域の千鳥状配置を単なる格子状配置と対比して示す説明図である。
【図２】図２はＪＢＳダイオードのアノード部分の縦断面構造を例示する断面図である。
【図３】図３は図２のＡ−Ａ平面断面構造を例示する断面図である。
【図４】図４は１個のｐ型半導体領域４の寸法関係の一例を示す説明図である。
【図５】図５はｐ型半導体領域のＸ方向の間隔ｃとＹ方向の間隔ｃ’に対してｃ＝ｃ’＝２ａとして格子状に配置した場合の配列を例示する説明図である。
【図６】図６はｃ＝ｃ’とする格子状配置で隣接する空乏層１０をつなげるようにｃ＝ｃ’＝ａ√２とした場合の配列を例示する説明図である。
【図７】図７はｐ型半導体領域４の列をＸ方向にずらして千鳥状に配置する場合に図６の格子状に配置したときよりもｐ型半導体領域４の間隔ｃ’を広げて配置しても空乏層１０がつながる下限の条件を示す説明図である。
【図８】図７はｐ型半導体領域４の列をＸ方向にずらして千鳥状に配置する場合に図６の格子状に配置したときよりもｐ型半導体領域４の間隔ｃ’を広げて配置しても空乏層１０がつながる上限の条件を示す説明図である。
【図９】図９はアノード面積に対するｐ型半導体領域の配置形態に応じた面積率を、ｐ型半導体領域４を例えば４×４で千鳥状に配置した場合について説明するための説明図である。
【図１０】図１０はｐ型半導体領域４を例えば４×４で格子状に配置した場合の面積率について説明するための説明図である。
【図１１】図１１はｐ型半導体領域４を例えば幅がｂで高さが５ｂの矩形状とし、これをその幅方向に４個配置した場合の面積率について説明するための説明図である。
【図１２】図１２はアノード電極内のｐ型半導体領域の面積率（ｐ型層面積率）と順方向電流Ｉｆとの関係を例示する説明図である。
【図１３】図１３はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の一つの縦断面構造を例示する縦断面図である。
【図１４】図１４はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図１５】図１５はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図１６】図１６はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図１７】図１７はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図１８】図１８はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図１９】図１９はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図２０】図２０はｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程の別の縦断面構造を例示する縦断面図である。
【図２１】図２１は図１９のシリサイドによる電極から下の平面的構成を示す平面図である。
【図２２】図２２は図２１に対して導電型を入れ替えた平面構成を例示する平面図である。
【図２３】図２３は千鳥状に配置される半導体領域の四角形状を並行四辺形にした場合に図７に対応するずれ量ｄの下限の条件を説明するための説明図である。
【図２４】図２４は千鳥状に配置される半導体領域の四角形状を並行四辺形にした場合に図８に対応するずれ量ｄの上限の条件を説明するための説明図である。
【図２５】図２５はＪＢＳダイオードの順方向電圧印加時における縦断面の模式的構成を示す説明図である。
【図２６】図２６はＪＢＳダイオードの逆方向電圧印加時における縦断面の模式的構成を示す説明図である。
【図２７】図２７は縦長の矩形のｐｎ接続部を交互に並べた場合に逆方向電流を抑制するには横方向に隣接したｎ型層を空乏層で塞げばよいため制御がし易いがｐ型半導体領域の面積率は大きく、順方向電流が低減すること説明するための平面図である。
【図２８】図２８は格子状に配置した場合にｐ型半導体領域の面積率は下がるが格子の交点で空乏層がつながりにくくなることを説明するための平面図である。
【図２９】図２９は逆方向電流の増加を抑えるためにｐ型半導体領域の間隔を図２８よりも狭める必要があることを説明するための平面図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減したＪＢＳダイオード＞
ジャンクションバリアショットキーダイオード（１）は、半導体基板（２）上に第１導電型の第１半導体領域（３）を有し、この第１半導体領域には、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）が千鳥状配置で形成され、且つ、前記第２半導体領域の間の領域にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）が形成され、前記第２半導体領域及び第３半導体領域の上に電極（６）が形成される。前記第２半導体領域は電極からの平面視で四角形状を有し、Ｘ方向に等間隔で配置された前記第２半導体領域の列をＹ方向に複数列備える。前記各列の列内における前記第２半導体領域のＸ方向の間隔寸法（ｃ）よりも前記列の間での前記第２半導体領域のＹ方向の間隔寸法（ｃ’）が大きくなるように、隣接する列間のＸ方向のずれ量（ｄ）が設定されている。
【００１５】
これによれば、第２半導体領域の千鳥状配置における隣接する列間のＸ方向のずれ量が、第２半導体領域の列内におけるＸ方向の間隔寸法よりも列間での前記第２半導体領域のＹ方向の間隔寸法が大きくなるように設定されているから、逆方向電圧印加時に空乏層がつながることを保証するとき、第２半導体領域を単に格子状に配置し或いはＸＹ各方向で等間隔に千鳥配置する場合に比べて、第３半導体領域に対する第２半導体領域の面積率を小さくすることができる。第２半導体領域の上記千鳥状の配置は、逆方向電流は小さいままで順方向電流を大きくするのに好適である。
【００１６】
〔２〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減したＪＢＳダイオード＞
ジャンクションバリアショットキーダイオード（１）は、半導体基板（２）上に第１導電型の第１半導体領域（３）を有する。この第１半導体領域には、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）が複数列複数行で形成され、且つ、前記第２半導体領域の間の領域にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）が形成される。前記第２半導体領域及び第３半導体領域の上に電極（６）が形成される。前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有し、隣り合う第２半導体領域の前記一辺方向の間隔寸法をｃとし、隣り合う第２半導体領域の前記一辺方向に交差する方向の間隔寸法を上記寸法ｃよりも大きな寸法とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間での第２半導体領域のずれ量ｄをｃ／２≦ｄ≦ｂ＋ｃ／２とする関係を満足する。
【００１７】
これによれば、項１と同様の作用効果を奏する。
【００１８】
〔３〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減したＪＢＳダイオード＞
ジャンクションバリアショットキーダイオード（１）は、半導体基板（２）上に第１導電型の第１半導体領域（３）を有し、この第１半導体領域には、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）が複数列複数行で形成され、且つ、前記第２半導体領域の間の領域にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）が形成される。前記第２半導体領域及び第３半導体領域の上に電極（６）が形成される。前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有する。所定の逆方向電圧を印加したとき第２半導体領域の縁辺からの空乏層の延び代寸法を前記平面視でａとするとき、隣り合う第２半導体領域の前記一辺方向の間隔寸法をａ√２とし、隣り合う第２半導体領域の前記一辺方向に交差する方向の間隔寸法をａ＋ａ／√２とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間での第２半導体領域のずれ量ｄをａ／√２≦ｄ≦ｂ＋ａ／√２とする関係を満足する。
【００１９】
これによれば、上記関係は、逆方向電圧印加時に隣接する第２半導体領域の空乏層が相互に繋がること、そして、第２半導体領域の列内におけるＸ方向の間隔寸法よりも列間での前記第２半導体領域のＹ方向の間隔寸法が大きくなることを実現する。したがって、逆方向電圧印加時に空乏層がつながることを保証するとき、第２半導体領域を単に格子状に配置し或いはＸＹ各方向で等間隔に千鳥配置する場合に比べて、第３半導体領域に対する第２半導体領域の面積率を小さくすることができる。ショットキー接合領域となる第３半導体領域に対するｐｎ接合領域となる第２半導体領域の上記配置関係は、逆方向電流は小さいままで順方向電流を大きくするのに好適となる。
【００２０】
〔４〕＜第２半導体領域の好適形状＞
項１乃至３の何れかにおいて、前記第２半導体領域は正方形、長方形、又は平行四辺形の何れかである。
【００２１】
これによれば、正方形、長方形、又は平行四辺形の何れの第２半導体領域の形状に対しても上記同様の効果を得る。
【００２２】
〔５〕＜第２半導体領域の好適配置＞
項３において、隣り合う第２半導体領域の前記一辺方向のずれ量ｄをｂ／２とする。
【００２３】
これによれば、第１半導体領域に形成する第２半導体領域及び第３半導体領域の配置の均等性と言う点で特性の誤差を小さくするのに好適である。
【００２４】
〔６〕＜所定の逆方向電圧は許容限度の逆方向電圧＞
項３において、前記所定の逆方向電圧は許容限度の逆方向電圧である。
【００２５】
これによれば、許容電圧での使用に対して所期の性能を保証することができる。
【００２６】
〔７〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減したＪＢＳダイオードの製造方法＞
ジャンクションバリアショットキーダイオード（１）の製造方法は、半導体基板（２）上に第１導電型の第１半導体領域（３）を形成する処理と、この第１半導体領域に、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）を千鳥状配置で形成する処理と、前記第２半導体領域の間の前記第１半導体領域の上にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）を形成する処理と、前記第２半導体領域及び第３半導体領域の上に電極（６）を形成する処理とを含む。前記第２半導体領域は前記電極からの平面視で四角形状に形成する。Ｘ方向に等間隔で配置された前記第２半導体領域の列をＹ方向に複数列形成する。前記各列の列内における前記第２半導体領域のＸ方向の間隔寸法（ｃ）よりも前記列の間での前記第２半導体領域のＹ方向の間隔寸法（ｃ’）が大きくなるように、隣接する列間のＸ方向のずれ量（ｄ）を設定する。
【００２７】
これによれば、第２半導体領域の千鳥状配置における隣接する列間のＸ方向のずれ量を、第２半導体領域の列内におけるＸ方向の間隔寸法よりも列間での前記第２半導体領域のＹ方向の間隔寸法が大きくなるように設定するから、逆方向電圧印加時に空乏層がつながることを保証するとき、第２半導体領域を単に格子状に配置し或いはＸＹ各方向で等間隔に千鳥配置する場合に比べて、第３半導体領域に対する第２半導体領域の面積率を小さくすることを可能にすることができる。第２半導体領域の上記千鳥状の配置の手法は、逆方向電流は小さいままで順方向電流を大きくするジャンクションバリアショットキーダイオードを製造するのに好適である。
【００２８】
〔８〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減したＪＢＳダイオードの製造方法＞
ジャンクションバリアショットキーダイオード（１）の製造方法は、半導体基板（２）上に第１導電型の第１半導体領域（３）を形成する処理と、この第１半導体領域に、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）を複数列複数行で形成する処理と、前記第２半導体領域の間の前記第１半導体領域の上にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）を形成する処理と、前記第２半導体領域及び第３半導体領域の上に重ねて電極（６）を形成する処理と、を含む。前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有する。隣り合う第２半導体領域の前記一辺方向の間隔寸法をｃとし、隣り合う第２半導体領域の前記一辺方向に交差する方向の間隔寸法を上記寸法ｃよりも大きな寸法とすると、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間でのずれ量ｄをｃ／２≦ｄ≦ｂ＋ｃ／２とする関係を満足させる。
【００２９】
これによれば、項７と同様の作用効果を奏する。
【００３０】
〔９〕＜ショットキー接合領域に対するｐｎ接合領域の面積率低減させるＪＢＳダイオードの製造方法＞
ジャンクションバリアショットキーダイオード（１）の製造方法は、半導体基板（２）上に第１導電型の第１半導体領域（３）を形成する処理と、この第１半導体領域に、所定間隔で当該第１半導体領域との間でｐｎ接合領域を形成するための第２導電型の複数個の第２半導体領域（４）を複数列複数行で形成する処理と、前記第２半導体領域の間の前記第１半導体領域の上にショットキー接合領域を形成するための第１導電型の第３半導体領域（５）を形成する処理と、前記第２半導体領域及び第３半導体領域の上に電極（６）を形成する処理と、を含む。前記第２半導体領域は前記電極からの平面視で一辺の寸法をｂとする四角形状を有する。所定の逆方向電圧を印加したとき第２半導体領域の縁辺からの空乏層の延び代寸法を前記平面視でａとするとき、隣り合う第２半導体領域の前記一辺方向の間隔寸法をａ√２とし、隣り合う第２半導体領域の前記一辺方向に交差する方向の間隔寸法をａ＋ａ／√２とし、前記第２半導体領域の前記一辺方向に夫々延在する隣り合う列間でのずれ量ｄをａ／√２≦ｄ≦ｂ＋ａ／√２とする関係を満足させる。
【００３１】
これによれば、上記関係は、逆方向電圧印加時に隣接する第２半導体領域の空乏層が相互に繋がること、そして、第２半導体領域の列内におけるＸ方向の間隔寸法よりも列間での前記第２半導体領域のＹ方向の間隔寸法が大きくなることを実現する。したがって、逆方向電圧印加時に空乏層がつながることを保証するとき、第２半導体領域を単に格子状に配置し或いはＸＹ各方向で等間隔に千鳥配置する場合に比べて、第３半導体領域に対する第２半導体領域の面積率を小さくすることができる。ショットキー接合領域となる第３半導体領域に対するｐｎ接合領域となる第２半導体領域の上記配置関係は、逆方向電流は小さいままで順方向電流を大きくするジャンクションバリアショットキーダイオードを製造するのに好適である。
【００３２】
〔１０〕＜第２半導体領域の好適形状＞
項７乃至９の何れかにおいて、前記第２半導体領域は正方形、長方形、又は平行四辺形の何れかである。
【００３３】
これによれば、正方形、長方形、又は平行四辺形の何れの第２半導体領域の形状に対しても上記同様の効果を得る。
【００３４】
〔１１〕＜第２半導体領域の好適配置＞
項９において、隣り合う第２半導体領域の前記一辺方向のずれ量ｄをｂ／２とする。
【００３５】
これによれば、第１半導体領域に形成する第２半導体領域及び第３半導体領域の配置の均等性と言う点で特性の誤差を小さくするのに好適である。
【００３６】
〔１２〕＜所定の逆方向電圧は許容限度の逆方向電圧＞
項９において、前記所定の逆方向電圧は許容限度の逆方向電圧である。
【００３７】
これによれば、許容電圧での使用に対して所期の性能を保証することができる。
【００３８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３９】
図２にはＪＢＳダイオードのアノード部分の縦断面構造が例示され、図３には図２のＡ−Ａ平面断面構造が例示される。同図に示されるＪＢＳダイオードは、特に制限されないが、ＣＭＯＳ集積回路製造技術によりｐ型半導体基板に形成される。
【００４０】
ＪＢＳダイオード１は、特に制限されないが、ｐ型半導体基板２の上で外周部が素子分離絶縁膜としての素子分離領域８に囲まれたｎ型半導体領域（第１半導体領域）３に形成されている。素子分離領域８の内側のｎ型半導体領域３には、その外縁部にガードリング7が形成され、ガードリング７の内側に、ｐ型不純物が拡散されて形成された複数のｐ型半導体領域（第２半導体領域）４と、ｎ型不純物が拡散されて形成された複数のｎ型半導体領域（第３半導体領域）５が設けられている。ｐ型半導体領域４は平面視でｎ型半導体領域５の中に相互に所定間隔を置いて島状に配置されている。ｐ型半導体領域４とｎ型半導体領域５の上にはシリサイドからなるアノード電極６が形成される。アノード電極６はｐ型半導体領域４に低抵抗性接触（オ−ミック接触）し、ｎ形半導体領域５にはショットキー接触している。カソードは特に図示はしないが、半導体基板の裏側に、或いは、第１半導体領域のガードリングの外側に形成すればよい。
【００４１】
ｎ型半導体領域３は例えばイオン注入と高温熱処理で形成される。ｎ型の不純物濃度は例えば１０１５〜１０１７ｃｍ−３である。ｐ型半導体領域４は例えばイオン注入と高温熱処理で形成される。ｐ型の不純物濃度は例えば１０１７〜１０１９ｃｍ−３である。ｎ型半導体領域５は例えばイオン注入と高温熱処理で形成される。ｎ型の不純物濃度は例えば１０１８〜１０２０ｃｍ−３である。ｎ型不純物には例えばリンを用い、ｐ型不純物には例えばホウ素を用いる。
【００４２】
アノード電極６は例えば、スパッタ法などでチタン、コバルト、又はニッケルのような金属膜を堆積させ、ランプアニール法による熱処理によって形成される。
【００４３】
順方向電流は図２５で説明したのと同様に主としてアノ−ド電極６とｎ形半導体領域５との界面に形成されるショットキー障壁を介して流れる。一方、ＪＢＳダイオ−ド１に逆方向の電圧が印加された時は、図２６で説明したのと同様にｐ型半導体領域４とｎ形半導体領域３との界面に形成されるｐｎ接合から広がる空乏層が、ｎ形半導体領域３の表面側に広がり、この空乏層によって逆方向電流（漏れ電流）を抑制する。
【００４４】
図３の平面構図に示されるようにｐ型半導体領域４は千鳥状の配置を有する。この千鳥状配置の意義について以下詳細に説明する。
【００４５】
図１にはｐ型半導体領域４の千鳥状配置を単なる格子状配置と対比して示す。ここでは１個のｐ型半導体領域４は、平面視で四角形状の一例である正方形とされる。図４にも例示されるように１個のｐ型半導体領域４は１辺の長さをｂとし、所定の逆方向電圧が印加されたときｐ型半導体領域４の縁辺からの空乏層の延び代寸法を平面視でａとする。このとき、１０は平面視で１個のｐ型半導体領域４の空乏層であって、１１はその空乏層の境界を表す。
【００４６】
図１において、比較例として示される単なる格子状配置の場合には隣接するｐ型半導体領域４のＸ方向の間隔寸法ｃとＹ向の間隔寸法ｃ’を等しく（ｃ＝ｃ’）保ったままでＸ，Ｙ方向に隣接する４個のｐ型半導体領域４の交点の空乏層がつながるまでｐ型半導体領域４の間隔を図示の如く詰めなければならない。これに対して図１の千鳥状配置は、格子状配置におけるｐ型半導体領域４の列を単にＸ方向にずらしただけでなく、ｐ型半導体領域４の列間隔ｃ’を拡大し、このとき、隣接するｐ型半導体領域４の空乏層のつながりに途切れを生じないようにＸ方向のずれ量ｄと列間隔ｃ’とを決定する。即ち、各列の列内における前記ｐ型半導体領域のＸ方向の間隔寸法ｃよりも前記列の間でのｐ型半導体領域４のＹ方向の間隔寸法ｃ’が大きくなるように、隣接する列間のＸ方向のずれ量ｄを設定して、隣接するｐ型半導体領域４の空乏層のつながりに途切れを生じないようにしている。平面視でのｎ形半導体領域５の面積は図１の格子状配置に比べて図１の千鳥状配置の方が大きくなる。換言すれば、ｎ型半導体領域５に対するｐ型半導体領域４の面積率を小さくすることができる。したがって、ｐ型半導体領域４に関する図１の上記千鳥状配置は図１の格子状配置に比べて、逆方向電流は小さいままで順方向電流を大きくするのに好適となる。
【００４７】
上記寸法ｃ、ｃ’、ｄの具体的な関係について説明する。
【００４８】
図５に例示されるようにｐ型半導体領域４のＸ方向の間隔ｃとＹ方向の間隔ｃ’に対してｃ＝ｃ’＝２ａとして格子状に配置した場合、隣接する空乏層１０は交点位置でつながらなくなる。
【００４９】
ｃ＝ｃ’とする格子状配置で隣接する空乏層１０をつなげるには図６に例示されるように
ｃ＝ｃ’＝ａ√２≒１，４１４ａにする必要がある。
【００５０】
図７及び図８に例示されるように、ｐ型半導体領域４の列をＸ方向にずらして千鳥状に配置する場合には図６の格子状に配置したときよりもｐ型半導体領域４の間隔ｃ’を広げて配置しても空乏層１０がつながる。上方のｐ型半導体領域４の列に対し下方のｐ型半導体領域４のずれ量をｄとすると、ｃ＝ａ√２の場合、図７に示されるｄ＝ａ√２／２、から図８に示されるｄ＝ｂ＋ａ√２／２の範囲であれば、ｐ型半導体領域４のＹ方向の間隔ｃ’を、
ｃ’＝ａ＋ａ√２／２≒１．７０７ａに広げても隣接するｐ型半導体領域４の空乏層がつながる。図６の場合に比べてＹ方向の間隔ｃ’を≒１．２倍大きくすることができる。これは図７及び図８に代表されるように、ｃ＝ａ√２／２とするときｄの範囲が、
ｃ／２≦ｄ≦ｂ＋ｃ／２であれば、ｃ≦ｃ’とできる。したがって、逆方向電流の増加なく、アノード面積に対するｐ型半導体領域の面積率を下げることができるので、順方向電流特性を向上させることができる。
【００５１】
ここで、図９乃至図１１に基づいてアノード面積に対するｐ型半導体領域の配置形態に応じた面積率の相違について説明する。
【００５２】
図９に例示されるようにｐ型半導体領域４を例えば４×４で上記千鳥状に配置した場合、ガードリング７の内側のアノード電極の面積Ｓａは、
Ｓａ＝（４ｂ＋４ｃ）×（４ｂ＋３ｃ’＋ｃ）
Ｓａ＝４（ｂ＋ａ√２）×（４ｂ＋３（ａ＋ａ√２／２）＋ａ√２）
である。
ガードリング７の内側のｐ型半導体領域の面積Ｓｐは、
Ｓｐ＝１６ｂ２
である。
ガードリング７の内側のｐ型半導体領域の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝１６ｂ２／｛（ｂ＋ａ√２）×（４ｂ＋３（ａ＋ａ√２／２）＋ａ√２）｝
である。例えばａ＝０．５μｍ、ｂ＝１μｍとすると、ｐ型半導体領域４の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝３２．２％となる。
【００５３】
一方、図１０に例示されるように、ｐ型半導体領域４を例えば４×４で格子状に配置した場合、ガードリング７の内側のアノード電極の面積Ｓａは、
Ｓａ＝（４ｂ＋４ｃ）２
Ｓａ＝１６（ｂ＋ａ√２）２
である。
ガードリング７の内側のｐ型半導体領域の面積Ｓｐは、
Ｓｐ＝１６ｂ２
である。
ガードリング７の内側のｐ型半導体領域の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝ｂ２／（ｂ＋ａ√２）２
である。例えばａ＝０．５μｍ、ｂ＝１μｍとすると、ｐ型半導体領域４の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝３４．３％となる。
【００５４】
一方、図１１に例示されるように、ｐ型半導体領域４を例えば幅がｂで高さが５ｂの矩形状とし、これをその幅方向に４個配置した場合、ガードリングの内側のアノード電極の面積Ｓａは、
Ｓａ＝（５ｂ＋２ｃ’）×（４ｂ＋４ｃ）
Ｓａ＝４（５ｂ＋ａ√２）×（ｂ＋２ａ）
である。
ガードリングの内側のｐ型半導体領域の面積Ｓｐは、
Ｓｐ＝２０ｂ２
ガードリングの内側のｐ型半導体領域の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝５ｂ２／｛（５ｂ＋ａ√２）×（ｂ＋２ａ）｝
である。例えばａ＝０．５μｍ、ｂ＝１μｍとすると、ｐ型半導体領域の面積率Ｓｐ／Ｓａは、
Ｓｐ／Ｓａ＝４３．８％となる。
【００５５】
図１２にはアノード電極内のｐ型半導体領域の面積率（ｐ型層面積率）と順方向電流Ｉｆとの関係が例示される。面積率が小さいほど順方向電流が大きくなる。■で示される値は図９のようにｐ型半導体領域４を上記千鳥状に配置した場合の見積値を例示する。▲で示される値は図１０のようにｐ型半導体領域４を格子状に配置した場合の見積値を例示する。◆で示される値は図１１のようにｐ型半導体領域を矩形状に配置した場合の見積値を例示する。○で示される値は種々の構造のＪＢＳダイオードの実績値を多数示したものである。図１２からも図９のようにｐ型半導体領域４を上記千鳥状に配置した構造では小さなｐ型層面積率によって大きな順方向電流が得られることが解る。
【００５６】
図１３乃至図２０にはｐ型半導体領域４を千鳥状に配置した構造のＪＢＳダイオードを製造する主な製造工程における縦断面構造が例示される。
【００５７】
特に制限されないが、ＪＢＳダイオードを半導体集積回路に内蔵する場合に、アノード電極面と同じ側にカソード電極面が配置される方が、実装時の配線接続を行い易いことを考慮し、ここでは、アノード電極とカソード電極が同じ面にある構造についての製造方法を一例として説明する。
【００５８】
先ず、図１３に例示されるように、ｐ型半導体基板２上に酸化膜を成膜後、フォトリソグラフィによりレジスト１０１をパターニングし、アノード電極及びカソード電極が形成される領域を開口１０２する。１０３は酸化膜である。
【００５９】
パターニングされたレジスト１０１をマスクとしてｐ型半導体基板２にイオン注入を行う。この後、アッシングやウェットエッチングでレジスト１０１を除去し、高温熱処理により、図１４に例示されるようにｎ型半導体領域３を形成する。このときｎ型半導体領域３の不純物濃度は例えば１０１５〜１０１７ｃｍ−３とし、不純物をリンとする。
【００６０】
次に図１５に例示されるように素子分離領域８を形成する。素子分離領域８を形成するには、例えば窒化膜を成膜し、フォトリソグラフィによりレジストをパターニングし、ドライエッチングで素子分離領域の基板を露出させる。引き続き熱酸化処理によって露出した基板部分を酸化し厚くして素子分離領域とする。或いは、素子分離領域となる領域をドライエッチング法で基板を３００ｎｍ程度エッチング除去して酸化膜を埋め込むことにより、素子分離領域としてもよい。何れの製法も採用可能であり、素子分離領域８を形成後、窒化膜を除去する。尚、素子分離領域８を形成した後にｎ型半導体領域３を形成しても構わない。
【００６１】
次に、フォトリソグラフィによるレジストパターニング、イオン注入、レジスト除去を行って、図１６に例示されるように、ｐ型半導体領域１０４、前記ガードリング７、及び前記ｐ型半導体領域４を形成する。ｐ型半導体領域４は隣接するものが前述の間隔寸法とずれ量が設定されて千鳥状に配置されるようにレジストパターンニングの処理は行われる。ここで、ｐ型半導体領域１０４の不純物濃度は例えば１０１９ｃｍ−３以下、ｐ型半導体領域４の不純物濃度は例えば１０１７〜１０１９ｃｍ−３である。ｐ型不純物として例えばホウ素を用いる。
【００６２】
次に、図１７に例示されるように、フォトリソグラフィによるレジストパターニング、イオン注入、レジスト除去を行って、ｎ型半導体領域５を形成する。このときｎ型半導体領域５の不純物濃度は例えば１０１７〜１０２０ｃｍ−３である。ｎ型不純物には例えばリン、ヒ素を使用する。
【００６３】
ＪＢＳダイオードは単体で半導体集積回路化される場合のほかに、大規模集積回路に一つの回路部品としてオンチップされる場合も当然ある。例えば、ＪＢＳダイオードはｐｎダイオードより立ち上がり電圧が低いため、ｐｎ接合によるラッチアップが生じる前に整流することができるので、電圧の昇圧／降圧時の過渡期に生じやすいラッチアップを回避するために為に、ＬＣＤドライバやその他の半導体集積回路に搭載する場合がある。例えば当該半導体集積回路に図示を省略するＣＭＯＳロジック回路等の別の回路が搭載される場合には、ＣＭＯＳ回路の形成時に必要なゲート酸化膜の形成やゲートポリシリコン膜の形成、そして再度ウォールの形成などの別の製造工程が入ることになるが、それについては公知の種々の製法を採用すればよいからその詳細な説明は省略する。
【００６４】
次に、図１８に例示されるように、フォトリソグラフィによるレジストパターニング、イオン注入、レジスト除去を行ってｎ型半導体領域１０５を形成し、同様の工程を用いてｐ型半導体領域１０６を形成する。このときｎ型半導体領域１０５及びｐ型半導体領域１０６の不純物濃度は１０２０〜１０２２ｃｍ−３である。尚、不純物の注入後は活性化の為に、随所に熱処理が入ることになる。
【００６５】
次に、表面の酸化膜１０３を除去した後、図１９に示されるように、スパッタ法などでＴｉ、Ｃｏ、Ｎｉのような金属膜を堆積させ、ランプアニール法による熱処理によってシリサイドを形成し、ガードリング７の内側のシリサイドをアノード電極６とし、ガードリング７の外側の素子分離領域８との間の領域をカソード電極１０７とする。ｐ型領域１０６の上に形成されたシリサイドはサブ電極１０８とされる。サブ電極は、p型半導体基板4を例えばグランド（ＧＮＤ）に固定するなど、p型半導体基板4に電位を与えるために利用される。更に、ウェットエッチング法によって素子分離領域８の上に堆積した不要な金属膜を取り除く。尚、図２１には図１９のシリサイドによる電極６，１０７，１０８から下の平面的構成が示される。
【００６６】
その後、図２０に示されるように、窒化膜や酸化膜などの絶縁膜１１０，１１１をＣＶＤ（chemical vapor deposition）法で堆積し、所要位置で下層の電極に接続する必要なコンタクト１１２を形成、コンタクト１１２には必要な配線１１３〜１１５が形成される。図２０では配線１１３〜１１５の層数は１層として図示されているが、これに限定されず、必要に応じた配線層数にすればよい。
【００６７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６８】
例えば、以上の説明において半導体領域の導電型のｎ型とｐ型を相互に入れ替えた構造を採用可能であることは言うまでもない。例えば図２１に対し、導電型を入れ替えた平面構成を示す図２２において、４はｐ型半導体領域からｎ型半導体領域に、５はｎ型半導体領域からｐ型半導体領域に変更されている。図示を省略するその他の半導体領域についても同様に導電型のｐ、ｎが相互に入れ替えられている。ｎ型領域とｐ型領域の導電型を入れ替えた構造においても単に極性が逆になるだけで、上記と同様の作用効果を得ることができる。その場合にはｐ型半導体領域５が接続する配線１１５がカソード端子になり、ｐ型半導体領域１０５が接続する配線１１４がアノード端子になる。同様に夫々ダイオード電極であるカソード電極及びアノード電極も入れ替わる。
【００６９】
また、上述の説明では千鳥状に配置される半導体領域４の四角形状を正方形として説明したが、それに限定されず、並行四辺形にしてもよい。図２３はｐ型半導体領域４を平行四辺形とした場合における図７に対応するずれ量ｄの説明図であり、図２３４はｐ型半導体領域４を平行四辺形とした場合における図８に対応するずれ量ｄの説明図である。双方の図から明らかなように、千鳥状に配置される半導体領域の形状が平行四辺形（菱形）の場合にも、隣接するｐ型半導体領域４の列間即ち上下のずれ量をd、ｐ方半導体領域４の幅をｂ、ｐ型半導体領域４の列内間隔をｃとすると、上述と同じく、
ｃ／２≦ｄ≦ｂ＋ｃ／２
の関係を満足する範囲であれば空乏層はつながる。したがって、上記と同様に作用効果を得ることができる。
【００７０】
更に、千鳥状に配置される半導体領域４の四角形状は正方形や菱形に限定されず、長方形又は多少扁平な四角形であっても同様の効果を得ることができる。
【００７１】
本発明に係るＪＢＳダイオードは、ダイオード単体、それをオンチップするＣＭＯＳ集積回路等の大規模集積回路に適用することができ、更に、適用機能として整流用だけでなく、ラッチアップ防止用にも応用することができる。例えば、ＬＣＤドライバに使用する階調電圧の昇圧／降圧時の過渡期に生じやすいラッチアップ回避のために、ＬＣＤドライバにオンチップすることができるが、それに限らず、種々の半導体集積回路に広く適用することができる。特にシリサイドとしてCoSi(φb=0.64eV)に代えてNiSi(φb=0.75eV)を使用しなければならないような場合には、その特性上順方向電流が低くなってしまうので、そのような順方向電流向上と逆方向電流低減の改善を行うために使用することも可能である。
【符号の説明】
【００７２】
１  ＪＢＳダイオード
２  ｐ型半導体基板
３  ｎ型半導体領域（第１半導体領域）
４  ｐ型半導体領域（第２半導体領域）
５  ｎ型半導体領域（第３半導体領域）
６  アノード電極
７  ガードリング
８  素子分離領域
１０  空乏層
１１  空乏層の境界
１１５  配線（カソード端子）
１１４  配線（アノード端子）
【図１】
0006347999.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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