(57)【特許請求の範囲】
【請求項１】
電源入力端子と電源出力端子との間に接続された第１のＮＰＮトランジスタと、
前記電源出力端子と接地端子との間に直列接続したツェナーダイオードおよび前記ツェナーダイオードとは正負が逆の温度特性を有するバイアス素子と、
前記電源入力端子と前記第１のＮＰＮトランジスタのベースとの間に接続された第２のＮＰＮトランジスタと、
前記電源入力端子と前記第２のＮＰＮトランジスタのベースとの間に接続された第１の抵抗素子と、
を備え、
前記バイアス素子は、
前記ツェナーダイオードと前記接地端子との間に接続した第２の抵抗素子と、
前記第２のＮＰＮトランジスタのベースと前記接地端子との間に接続され、ベースが前記ツェナーダイオードと前記第２の抵抗素子との間のノードに接続された第３のＮＰＮトランジスタと、
を含む、
ことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関し、特に、半導体装置の内部電源として用いられる電源回路に関するものである。
【背景技術】
【０００２】
半導体装置である集積回路（ＩＣ）の内部電源に使用可能な電源回路として、エミッタフォロワ出力の電源回路が知られている（例えば、下記の特許文献１）。ＩＣの内部電源は、ＩＣの外部から供給される外部電源電圧から、内部電源電圧を生成する回路である。ＩＣの各種の電気的特性は電源電圧に依存して変動するが、内部電源を用いることによって外部電源電圧に対する電気的特性の依存性を小さくでき、安定した電気的特性を得ることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６２−２３１３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の電源回路の出力電圧は、ツェナーダイオードのアノード−カソード間電圧ＶＺから得ており、当該出力電圧は、ツェナーダイオードの温度特性により、温度に依存して変化する。内部電源を用いることの利点は安定した電気的特性が得られることにあるため、内部電源としては、出力電圧の温度依存性が小さいことが望ましい。また、電気的特性の安定化の観点からも、内部電源の電流能力は高いことが好ましい。また、特許文献１の電源回路は、出力端子に接続された負荷に流れる電流によって起動する構成となっているため、その動作は負荷に対する依存性を有している。
【０００５】
本発明は以上のような課題を解決するためになされたものであり、半導体装置の電気的特性の更なる安定化を図ることができる電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る電源回路は、電源入力端子と電源出力端子との間に接続された第１のＮＰＮトランジスタと、前記電源出力端子と接地端子との間に直列接続したツェナーダイオードおよび前記ツェナーダイオードとは正負が逆の温度特性を有するバイアス素子と、前記電源入力端子と前記第１のＮＰＮトランジスタのベースとの間に接続された第２のＮＰＮトランジスタと、前記電源入力端子と前記第２のＮＰＮトランジスタのベースとの間に接続された第１の抵抗素子と、を備え、前記バイアス素子は、前記ツェナーダイオードと前記接地端子との間に接続した第２の抵抗素子と、前記第２のＮＰＮトランジスタのベースと前記接地端子との間に接続され、ベースが前記ツェナーダイオードと前記第２の抵抗素子との間のノードに接続された第３のＮＰＮトランジスタと、を含む。
【発明の効果】
【０００７】
本発明に係る電源回路では、ツェナーダイオードとバイアス素子によって、それらの温度係数が相殺され、電源出力端子に出力される電圧の温度依存性を改善することができる。また、電源出力端子に接続される負荷に電流を供給する第１のＮＰＮトランジスタは、第２のＮＰＮトランジスタを用いてダーリントン接続されているため、高い電流能力が得られる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る電源回路の構成図である。
【図２】実施の形態２に係る電源回路の構成図である。
【図３】実施の形態３に係る電源回路の構成図である。
【図４】実施の形態４に係る電源回路の構成図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
図１は、実施の形態１に係る電源回路の構成図である。以下の実施の形態では、本発明に係る電源回路がＩＣに組み込まれ、ＩＣの内部電源として使用されるものとして説明する。図１のように、実施の形態１に係る電源回路は、ＮＰＮ型のバイポーラトランジスタ（ＮＰＮトランジスタ）１１，１４，１６と、ツェナーダイオード１２と、抵抗素子１３，１５とから構成されている。
【００１０】
ＮＰＮトランジスタ１１は、ＩＣの外部から供給される外部電源電圧ＶＣＣが入力される電源入力端子Ｔ１と、内部電源電圧ＶＲＥＧが出力される電源出力端子Ｔ２との間に接続されている。具体的には、ＮＰＮトランジスタ１１のコレクタが電源入力端子Ｔ１に接続され、ＮＰＮトランジスタ１１のエミッタが電源出力端子Ｔ２に接続されている。
【００１１】
ツェナーダイオード１２および抵抗素子１３は、電源出力端子Ｔ２と、接地電位ＧＮＤが供給される接地端子との間に直列接続されている。具体的には、ツェナーダイオード１２のカソードが電源出力端子Ｔ２に接続され、ツェナーダイオード１２のアノードが抵抗素子１３を介して接地端子に接続されている。
【００１２】
ＮＰＮトランジスタ１４は、電源入力端子Ｔ１とＮＰＮトランジスタ１１のベースとの間に接続されている。具体的には、ＮＰＮトランジスタ１４のコレクタが電源入力端子Ｔ１に接続され、ＮＰＮトランジスタ１４のエミッタがＮＰＮトランジスタ１１のベースに接続されている。つまり、ＮＰＮトランジスタ１１およびＮＰＮトランジスタ１４はダーリントン接続しており、それによって、ＮＰＮトランジスタ１１は非常に大きなコレクタ電流を流すことが可能となる。また、抵抗素子１５は、電源入力端子Ｔ１とＮＰＮトランジスタ１４のベースとの間に接続されている。
【００１３】
ＮＰＮトランジスタ１６は、ＮＰＮトランジスタ１４のベースと接地端子との間に接続されている。具体的には、ＮＰＮトランジスタ１６のコレクタがＮＰＮトランジスタ１４のベースに接続され、ＮＰＮトランジスタ１６のエミッタが接地端子に接続されている。また、ＮＰＮトランジスタ１６のベースは、ツェナーダイオード１２と抵抗素子１３との間のノードに接続されている。よって、ＮＰＮトランジスタ１６のエミッタは抵抗素子１５を通して電源入力端子Ｔ１に接続され、ＮＰＮトランジスタ１６のベース−エミッタ間に抵抗素子１３が接続されることになる。
【００１４】
ツェナーダイオード１２のアノード−カソード間電圧をＶＺとし、ＮＰＮトランジスタ１６のベース−エミッタ間順方向電圧をＶＢＥとすると、電源出力端子Ｔ２に出力される内部電源電圧ＶＲＥＧは、
ＶＲＥＧ＝ＶＺ＋ＶＢＥ    …式（１）
と表される。
【００１５】
ツェナーダイオード１２のアノード−カソード間電圧ＶＺは負の温度係数を有するのに対し、ＮＰＮトランジスタ１６のベース−エミッタ間順方向電圧ＶＢＥは正の温度係数を有するため、両者の温度特性は相殺される。すなわち、抵抗素子１３とＮＰＮトランジスタ１６とから成る回路は、ツェナーダイオード１２と直列接続し、ツェナーダイオード１２とは正負が逆の温度特性を有するバイアス素子を構成している。その結果、内部電源電圧ＶＲＥＧの温度依存性を小さくでき、安定した内部電源電圧ＶＲＥＧを得ることができる。また、負荷が接続される電源出力端子Ｔ２には、ダーリントン接続されたＮＰＮトランジスタ１１，１４から電流が供給されるため、電流能力の高い電源回路が得られる。
【００１６】
＜実施の形態２＞
図２は、実施の形態２に係る電源回路の構成図である。同図においては、図１に示した要素と実質的に同様の要素には同一符号を付してある。図２のように、当該電源回路は、ＮＰＮトランジスタ１１，２６と、ＰＮＰ型のバイポーラトランジスタ（ＰＮＰトランジスタ）２４と、ツェナーダイオード１２と、抵抗素子１３，２５とから構成されている。
【００１７】
図１と同様に、ＮＰＮトランジスタ１１は、電源入力端子Ｔ１と電源出力端子Ｔ２との間に接続され、ツェナーダイオード１２および抵抗素子１３は、電源出力端子Ｔ２と接地端子との間に直列接続されている。
【００１８】
ＰＮＰトランジスタ２４は、電源入力端子Ｔ１とＮＰＮトランジスタ１１のベースとの間に接続されている。具体的には、ＰＮＰトランジスタ２４のエミッタが電源入力端子Ｔ１に接続され、ＰＮＰトランジスタ２４のコレクタがＮＰＮトランジスタ１１のベースに接続されている。
【００１９】
抵抗素子２５は、ＰＮＰトランジスタ２４のベースと、ツェナーダイオード１２と抵抗素子１３との間の接続ノードとの間に接続されている。ＮＰＮトランジスタ２６は、抵抗素子２５と接地端子との間に接続されている。具体的には、ＮＰＮトランジスタ２６のコレクタは抵抗素子２５を通してＰＮＰトランジスタ２４のベースに接続され、ＮＰＮトランジスタ２６のエミッタが接地端子に接続されている。また、ＮＰＮトランジスタ２６のベースは、ツェナーダイオード１２と抵抗素子１３との間の接続ノードに接続されている。よって、ＮＰＮトランジスタ２６のベース−コレクタ間は短絡され、ＮＰＮトランジスタ２６のベース−エミッタ間には抵抗素子１３が接続されることになる。
【００２０】
図２の電源回路においても、電源出力端子Ｔ２に出力される内部電源電圧ＶＲＥＧは上記の式（１）で表される。また、ツェナーダイオード１２のアノード−カソード間電圧ＶＺの温度特性と、ＮＰＮトランジスタ２６のベース−エミッタ間順方向電圧ＶＢＥの温度特性とが相殺される。すなわち、抵抗素子１３とＮＰＮトランジスタ２６とから成る回路は、ツェナーダイオード１２と直列接続し、ツェナーダイオード１２とは正負が逆の温度特性を有するバイアス素子を構成している。よって、内部電源電圧ＶＲＥＧの温度依存性を小さくでき、安定した内部電源電圧ＶＲＥＧを得ることができる。
【００２１】
また、ＰＮＰトランジスタ２４、抵抗素子２５およびＮＰＮトランジスタ２６によって、電源入力端子Ｔ１（外部電源電圧ＶＣＣ）と接地端子（接地電位ＧＮＤ）との間に電流パスが形成されるため、外部電源電圧ＶＣＣの投入後、本電源回路を容易に起動させることができる。
【００２２】
＜実施の形態３＞
図３は、実施の形態３に係る電源回路の構成図である。同図においても、図１に示した要素と実質的に同様の要素には同一符号を付してある。図３のように、当該電源回路は、Ｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）３１と、ＮＰＮトランジスタ１６と、ツェナーダイオード１２と、抵抗素子１３，３４とから構成されている。
【００２３】
ＮＭＯＳトランジスタ３１は、電源入力端子Ｔ１と電源出力端子Ｔ２との間に接続されている。具体的には、ＮＭＯＳトランジスタ３１のドレインが電源入力端子Ｔ１に接続され、ＮＭＯＳトランジスタ３１のソースが電源出力端子Ｔ２に接続されている。
【００２４】
また、図１と同様に、ツェナーダイオード１２および抵抗素子１３は、電源出力端子Ｔ２と接地端子との間に直列接続されている。
【００２５】
抵抗素子３４は、電源入力端子Ｔ１とＮＭＯＳトランジスタ３１のゲートとの間に接続されている。ＮＰＮトランジスタ１６は、ＮＭＯＳトランジスタ３１のゲートと接地端子との間に接続されている。また、ＮＰＮトランジスタ１６のベースは、ツェナーダイオード１２と抵抗素子１３との間の接続ノードに接続されている。よって、ＮＰＮトランジスタ１６のエミッタは、抵抗素子３４を通してＮＭＯＳトランジスタ３１のベースに接続され、ＮＰＮトランジスタ１６のベース−エミッタ間に抵抗素子１３が接続されることになる。
【００２６】
図３の電源回路においても、電源出力端子Ｔ２に出力される内部電源電圧ＶＲＥＧは上記の式（１）で表される。また、ツェナーダイオード１２のアノード−カソード間電圧ＶＺの温度特性と、ＮＰＮトランジスタ１６のベース−エミッタ間順方向電圧ＶＢＥの温度特性とが相殺される。すなわち、抵抗素子１３とＮＰＮトランジスタ１６とから成る回路は、ツェナーダイオード１２と直列接続し、ツェナーダイオード１２とは正負が逆の温度特性を有するバイアス素子を構成している。よって、内部電源電圧ＶＲＥＧの温度依存性を小さくでき、安定した内部電源電圧ＶＲＥＧを得ることができる。また、負荷が接続される電源出力端子Ｔ２に電流を供給する素子として、ＮＭＯＳトランジスタ３１を用いることで、電源回路の消費電力を低減させることもできる。
【００２７】
＜実施の形態４＞
４は、実施の形態４に係る電源回路の構成図である。同図においては、図１および図２に示した要素と実質的に同様の要素には同一符号を付してある。図４のように、当該電源回路は、ＮＭＯＳトランジスタ４１と、Ｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４４と、ＮＰＮトランジスタ２６と、ツェナーダイオード１２と、抵抗素子１３，２５とから構成されている。
【００２８】
ＮＭＯＳトランジスタ４１は、外部電源電圧ＶＣＣが入力される電源入力端子Ｔ１と電源出力端子Ｔ２との間に接続されている。具体的には、ＮＭＯＳトランジスタ４１のドレインが電源入力端子Ｔ１に接続され、ＮＭＯＳトランジスタ４１のソースが電源出力端子Ｔ２に接続されている。
【００２９】
また、図１と同様に、ツェナーダイオード１２および抵抗素子１３は、電源出力端子Ｔ２と接地端子との間に直列接続されている。
【００３０】
ＰＭＯＳトランジスタ４４は、電源入力端子Ｔ１とＮＭＯＳトランジスタ４１のゲートとの間に接続されている。具体的には、ＰＭＯＳトランジスタ４４のソースが電源入力端子Ｔ１に接続され、ＰＮＰトランジスタ２４のドレインがＮＭＯＳトランジスタ４１のゲートに接続されている。
【００３１】
抵抗素子２５は、ＰＭＯＳトランジスタ４４のゲートと、ツェナーダイオード１２と抵抗素子１３との間の接続ノードとの間に接続されている。ＮＰＮトランジスタ２６は、抵抗素子２５と接地端子との間に接続されている。具体的には、ＮＰＮトランジスタ２６のコレクタは抵抗素子２５を通してＰＭＯＳトランジスタ４４のゲートに接続され、ＮＰＮトランジスタ２６のエミッタが接地端子に接続されている。また、ＮＰＮトランジスタ２６のベースは、ツェナーダイオード１２と抵抗素子１３との間の接続ノードに接続されている。よって、ＮＰＮトランジスタ２６のベース−コレクタ間は短絡され、ＮＰＮトランジスタ２６のベース−エミッタ間には抵抗素子１３が接続されることになる。
【００３２】
このように、図４の電源回路は、図２のＮＰＮトランジスタ１１およびＰＮＰトランジスタ２４を、それぞれＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタ４４に置き換えた構成となっている。
【００３３】
図４の電源回路においても、電源出力端子Ｔ２に出力される内部電源電圧ＶＲＥＧは上記の式（１）で表される。また、ツェナーダイオード１２のアノード−カソード間電圧ＶＺの温度特性と、ＮＰＮトランジスタ２６のベース−エミッタ間順方向電圧ＶＢＥの温度特性とが相殺される。すなわち、抵抗素子１３とＮＰＮトランジスタ２６とから成る回路は、ツェナーダイオード１２と直列接続し、ツェナーダイオード１２とは正負が逆の温度特性を有するバイアス素子を構成している。よって、内部電源電圧ＶＲＥＧの温度依存性を小さくでき、安定した内部電源電圧ＶＲＥＧを得ることができる。また、負荷が接続される電源出力端子Ｔ２に電流を供給する素子として、ＮＭＯＳトランジスタ４１を用いることで、電源回路の消費電力を低減させることもできる。
【００３４】
さらに、ＰＭＯＳトランジスタ４４、抵抗素子２５およびＮＰＮトランジスタ２６によって、電源入力端子Ｔ１（外部電源電圧ＶＣＣ）と接地端子（接地電位ＧＮＤ）との間に電流パスが形成されるため、外部電源電圧ＶＣＣの投入後、本電源回路を容易に起動させることができる。
【００３５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【００３６】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００３７】
Ｔ１  電源入力端子、Ｔ２  電源出力端子、１１，１４，１６，２６  ＮＰＮトランジスタ、１２  ツェナーダイオード、１３、１５，２５，３４  抵抗素子、２４  ＰＮＰトランジスタ、３１，４１  ＮＭＯＳトランジスタ、４４  ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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