(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ（ＴＦＴ）を備える装置であって、前記ＴＦＴが、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極を接続する半導体チャネルとを備え、前記半導体チャネルが三元以上のスズ系（Ｓｎ系）ｐ型酸化物を含み、前記三元以上のＳｎ系ｐ型酸化物がＳｎ（ＩＩ）を含む、装置。
【請求項２】
前記三元以上のＳｎ系ｐ型酸化物が、周期表のｄブロックまたはｐブロックから選択された金属を含む、請求項１に記載の装置。
【請求項３】
前記三元以上のＳｎ系ｐ型酸化物が、３族金属、４族金属、タングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、鉛（Ｐｂ）、およびシリコン（Ｓｉ）からなる群から選択された１つまたは複数の金属を含む、請求項１に記載の装置。
【請求項４】
前記Ｓｎ系ｐ型酸化物がＳｎ−Ｍ−Ｏ三元酸化物であり、ＳｎがＳｎ（ＩＩ）であり、Ｍが、周期表のｄブロックまたはｐブロックから選択された金属である、請求項１に記載の装置。
【請求項５】
前記Ｓｎ−Ｍ−Ｏ三元酸化物が式ＳｎｘＭ１−ｘＯｚを有し、ｘが０．２以上であり、ｚが０よりも大きい、請求項４に記載の装置。
【請求項６】
ｘが０．２から０．８の間である、請求項５に記載の装置。
【請求項７】
前記Ｓｎ系ｐ型酸化物がＳｎ（ＩＩ）ｘＢ１−ｘＯｚであり、ｘが０．７から０．９の間であり、ｚが０よりも大きい、請求項１に記載の装置。
【請求項８】
Ｓｎ系ｐ型酸化物が、Ｓｎ（ＩＩ）ｘＷ１−ｘＯｚ、Ｓｎ（ＩＩ）ｘＴｉ１−ｘＯｚおよびＳｎ（ＩＩ）ｘＮｂ１−ｘＯｚからなる群から選択され、ｘが０．３から０．８の間であり、ｚが０よりも大きい、請求項１に記載の装置。
【請求項９】
前記Ｓｎ系ｐ型酸化物がアモルファスである、請求項１に記載の装置。
【請求項１０】
前記Ｓｎ系ｐ型酸化物が、その価電子帯上端（ＶＢＭ）におけるＳｎ  ５ｓ軌道からの寄与を有する、請求項１に記載の装置。
【請求項１１】
前記ＴＦＴが、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスの一部である、請求項１に記載の装置。
【請求項１２】
前記ＴＦＴがボトムゲートＴＦＴである、請求項１に記載の装置。
【請求項１３】
前記ＴＦＴがトップゲートＴＦＴである、請求項１に記載の装置。
【請求項１４】
ディスプレイと、前記ディスプレイと通信するように構成され、画像データを処理するように構成されたプロセッサと、前記プロセッサと通信するように構成されたメモリデバイスとをさらに備える、請求項１に記載の装置。
【請求項１５】
前記ディスプレイに少なくとも１つの信号を送信するように構成されたドライバ回路と、前記ドライバ回路に前記画像データの少なくとも一部分を送信するように構成されたコントローラとをさらに備える、請求項１４に記載の装置。
【請求項１６】
前記ドライバ回路が前記ＴＦＴを含む、請求項１５に記載の装置。
【請求項１７】
前記画像データを前記プロセッサに送信するように構成された画像ソースモジュールであって、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む画像ソースモジュールをさらに備える、請求項１４に記載の装置。
【請求項１８】
入力データを受信し、前記プロセッサに前記入力データを通信するように構成された入力デバイスをさらに備える、請求項１４に記載の装置。
【請求項１９】
前記三元以上のＳｎ系ｐ型酸化物が、タングステン（Ｗ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ホウ素（Ｂ）、鉛（Ｐｂ）、およびシリコン（Ｓｉ）からなる群から選択された１つまたは複数の金属を含む、請求項１に記載の装置。
【請求項２０】
薄膜トランジスタ（ＴＦＴ）を備える装置であって、前記ＴＦＴが、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極を接続する半導体チャネルとを備え、前記半導体チャネルが三元以上のスズ系（Ｓｎ系）ｐ型酸化物を含み、前記Ｓｎ系ｐ型酸化物がＳｎ−Ｍ１−Ｍ２−Ｏ四元酸化物であり、ＳｎがＳｎ（ＩＩ）であり、Ｍ１およびＭ２が、周期表のｄブロックまたはｐブロックから選択された金属である、装置。
【請求項２１】
基板を設けるステップと、前記基板上に三元以上のスズ系（Ｓｎ系）ｐ型酸化物半導体層を形成するステップであって、三元以上のＳｎ系ｐ型酸化物がＳｎ（ＩＩ）を含む、ステップと、前記Ｓｎ系ｐ型酸化物半導体層をアニールするステップとを含む方法。
【請求項２２】
前記三元以上のＳｎ系ｐ型酸化物が、周期表のｄブロックまたはｐブロックから選択された金属を含む、請求項２１に記載の方法。
【請求項２３】
前記三元以上のＳｎ系ｐ型酸化物が、３族金属、４族金属、タングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、鉛（Ｐｂ）、およびシリコン（Ｓｉ）からなる群から選択された１つまたは複数の金属を含む、請求項２１に記載の方法。
【請求項２４】
前記Ｓｎ系ｐ型酸化物半導体層を形成するステップが原子層堆積（ＡＬＤ）プロセスを含む、請求項２１に記載の方法。
【請求項２５】
ゲート電極およびゲート誘電体を形成するステップをさらに含み、前記ゲート誘電体が、前記Ｓｎ系ｐ型酸化物半導体層と前記ゲート電極との間にある、請求項２１に記載の方法。
【請求項２６】
薄膜トランジスタ（ＴＦＴ）を備える装置であって、前記ＴＦＴが、ソース電極と、ドレイン電極と、前記ソース電極および前記ドレイン電極を接続する半導体チャネルとを備え、前記半導体チャネルが三元以上のスズ系（Ｓｎ系）ｐ型酸化物を含み、前記Ｓｎ系ｐ型酸化物がＳｎ−Ｍ−Ｏ三元酸化物であり、ＳｎがＳｎ（ＩＩ）であり、Ｍが、周期表のｄブロックまたはｐブロックから選択された金属であり、前記Ｓｎ−Ｍ−Ｏ三元酸化物が式ＳｎｘＭ１−ｘＯｚを有し、ｘが０．２以上であり、ｚが０よりも大きい、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権の主張
本出願は、「ＴＩＮ  ＢＡＳＥＤ  Ｐ−ＴＹＰＥ  ＯＸＩＤＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＡＮＤ  ＴＨＩＮ  ＦＩＬＭ  ＴＲＡＮＳＩＳＴＯＲ  ＡＰＰＬＩＣＡＴＩＯＮＳ」と題する２０１５年１月２２日に出願された米国特許出願第１４／６０３，１８６号の優先権を主張し、米国特許出願第１４／６０３，１８６号の開示が全体的に参照により本出願に組み込まれる。
【０００２】
本開示は、薄膜トランジスタに関し、より具体的には、スズ系ｐチャネル金属酸化物薄膜トランジスタに関する。
【背景技術】
【０００３】
電気機械システム（ＥＭＳ）は、電気的要素および機械的要素、アクチュエータ、トランスデューサ、センサ、鏡および光学フィルムなどの光学部品、ならびに電子部品を有するデバイスを含む。ＥＭＳデバイスまたは要素は、マイクロスケールおよびナノスケールを含むがこれらに限定されない、さまざまなスケールで製造可能である。たとえば、マイクロ電気機械システム（ＭＥＭＳ）デバイスは、約１ミクロンから数百ミクロン以上の範囲にわたるサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ）デバイスは、たとえば数百ナノメートルより小さいサイズを含む、１ミクロンより小さいサイズを有する構造を含むことができる。電気機械的要素は、堆積、エッチング、リソグラフィ、ならびに／あるいは基板および／もしくは堆積材料層の一部をエッチング除去する、または層を追加して、電気デバイスおよび電気機械的デバイスを形成する他のマイクロマシニングプロセスを使用して、作製可能である。
【０００４】
ＥＭＳデバイスの１種は干渉変調器（ＩＭＯＤ）と呼ばれる。ＩＭＯＤまたは干渉光変調器という用語は、光学的干渉の原理を使用して光を選択的に吸収かつ／または反射するデバイスを指す。いくつかの実装形態では、ＩＭＯＤディスプレイ素子は、１対の導電性プレートを含むことができ、そのうちの一方または両方は、全体的または部分的に透明かつ／または反射性であってもよく、適切な電気信号の印加により相対運動が可能である。たとえば、一方のプレートは、基板上に堆積されたまたは基板によって支持された固定層を含むことができ、他方のプレートは、エアギャップによって固定層から分離された反射膜を含むことができる。一方のプレートのもう１つのプレートに対する位置は、ＩＭＯＤディスプレイ素子に入射する光の光学的干渉を変化させることができる。ＩＭＯＤベースのディスプレイデバイスは、広範囲の用途を有し、既存の製品の改良および新製品、特に表示機能を有する製品の開発での使用が予想されている。
【０００５】
ハードウェアおよびデータ処理装置は、電気機械システムに関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）を含み得る。ＴＦＴは、金属および半導体層の薄膜を含む電界効果トランジスタである。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｓａｎｇ  Ｂｏｋ  Ｋｉｍら、Ｃｈｅｍ．  Ｍａｔｅｒ．  ２０１４，  ２６，  ３０６５−３０７３
【発明の概要】
【課題を解決するための手段】
【０００７】
本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有し、そのいずれも、本明細書で開示される望ましい属性に単独で寄与するものではない。
【０００８】
本開示で説明する主題の１つの革新的な態様は、薄膜トランジスタ（ＴＦＴ）を有する装置で実施可能であり、ＴＦＴは、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極を接続する半導体チャネルとを含み、半導体チャネルは、三元以上のスズ系（Ｓｎ系）ｐ型酸化物を含む。三元以上のＳｎ系ｐ型酸化物は、いくつかの実装形態では、Ｓｎ（ＩＩ）と、周期表のｄブロックまたはｐブロックから選択された金属とを含み得る。三元以上のＳｎ系ｐ型酸化物は、Ｓｎ（ＩＩ）と、３族金属、４族金属、タングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、鉛（Ｐｂ）、およびシリコン（Ｓｉ）から選択された１つまたは複数の金属とを含み得る。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、Ｓｎ−Ｍ−Ｏ三元酸化物であり、ＳｎがＳｎ（ＩＩ）であり、Ｍが、周期表のｄブロックまたはｐブロックから選択された金属である。たとえば、Ｓｎ−Ｍ−Ｏ三元酸化物は、式ＳｎｘＭ１−ｘＯｚを有することができ、ｘが０．２以上であり、ｚが０よりも大きい。いくつかの実装形態では、ｘは０．２から０．８の間である。
【０００９】
いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、Ｓｎ（ＩＩ）ｘＢ１−ｘＯｚであり、ｘが０．７から０．９の間であり、ｚが０よりも大きい。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、Ｓｎ（ＩＩ）ｘＷ１−ｘＯｚ、Ｓｎ（ＩＩ）ｘＴｉ１−ｘＯｚおよびＳｎ（ＩＩ）ｘＮｂ１−ｘＯｚのうちの１つであり、ｘが０．３から０．８の間であり、ｚが０よりも大きい。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、Ｓｎ−Ｍ１−Ｍ２−Ｏ四元酸化物であり得、ＳｎがＳｎ（ＩＩ）であり、Ｍ１およびＭ２が、周期表のｄブロックまたはｐブロックから選択された金属である。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、その価電子帯上端（ＶＢＭ：ｖａｌｅｎｃｅ  ｂａｎｄ  ｍａｘｉｍｕｍ）におけるＳｎ  ５ｓ軌道からの寄与を有する。
【００１０】
さまざまな実装形態によれば、Ｓｎ系ｐ型酸化物は、アモルファスまたは結晶性であり得る。いくつかの実装形態では、ＴＦＴは、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスの一部である。この装置は、ボトムゲートおよびトップゲートの一方または両方を有し得る。
【００１１】
いくつかの実装形態では、この装置は、ディスプレイと、ディスプレイと通信するように構成され、画像データを処理するように構成されたプロセッサと、プロセッサと通信するように構成されたメモリデバイスとをさらに含み得る。この装置は、ディスプレイに少なくとも１つの信号を送信するように構成されたドライバ回路と、ドライバ回路に画像データの少なくとも一部分を送信するように構成されたコントローラとをさらに含み得る。ドライバ回路は、ＴＦＴを含み得る。いくつかの実装形態では、この装置は、画像データをプロセッサに送信するように構成された画像ソースモジュールであって、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む画像ソースモジュールをさらに含み得る。この装置は、入力データを受信し、プロセッサに入力データを通信するように構成された入力デバイスを含み得る。
【００１２】
本開示で説明する主題の別の革新的な態様は、ドレイン電極と、ソース電極と、ドレイン電極およびソース電極を電気的に接続するｐ型半導体手段とを含むＴＦＴを有する装置で実施可能である。この装置は、ゲート電極とゲート誘電体とをさらに含み得る。
【００１３】
本開示で説明する主題の別の革新的な態様は、基板を設けるステップと、基板上に三元以上のスズ系（Ｓｎ系）ｐ型酸化物半導体層を形成するステップと、Ｓｎ系ｐ型酸化物半導体層をアニールするステップとを含む方法で実施可能である。
【００１４】
三元以上のＳｎ系ｐ型酸化物は、いくつかの実装形態では、Ｓｎ（ＩＩ）と、周期表のｄブロックまたはｐブロックから選択された金属とを含み得る。三元以上のＳｎ系ｐ型酸化物は、Ｓｎ（ＩＩ）と、３族金属、４族金属、タングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、鉛（Ｐｂ）、およびシリコン（Ｓｉ）から選択された１つまたは複数の金属とを含み得る。いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体層を形成するステップは、原子層堆積（ＡＬＤ）プロセスを伴う。この方法は、ゲート電極とゲート誘電体とを形成するステップをさらに含むことができ、ゲート電極が、Ｓｎ系ｐ型酸化物半導体層とゲート誘電体との間にある。
【００１５】
本開示に記載されている主題の１つまたは複数の実装形態の詳細について、添付の図面および以下の説明で説明する。本開示において提供されている例は主にＥＭＳベースディスプレイおよびＭＥＭＳベースディスプレイに関して説明しているが、本明細書で提供される概念は、液晶ディスプレイ、有機発光ダイオード（“ＯＬＥＤ”）ディスプレイ、および電界放出ディスプレイなどの他の種類のディスプレイに適用することができる。その他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかとなるであろう。以下の図の相対的寸法が縮尺通りに描かれていない場合があることに留意されたい。
【図面の簡単な説明】
【００１６】
【図１】ＩＭＯＤディスプレイデバイスのディスプレイ素子の系列または配列内の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ素子を示す等角図である。
【図２】ＩＭＯＤディスプレイ素子の３つの素子×３つの素子配列を含むＩＭＯＤベースディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。
【図３Ａ】ＥＭＳ素子の配列と背板（ｂａｃｋｐｌａｔｅ）とを含む電気機械システム（ＥＭＳ）パッケージの一部分の概略分解部分斜視図である。
【図３Ｂ】ＥＭＳ素子の配列と背板とを含む電気機械システム（ＥＭＳ）パッケージの一部分の概略分解部分斜視図である。
【図４Ａ】いくつかの実装形態による、ボトムゲート薄膜トランジスタ（ＴＦＴ）を示す断面図の一例である。
【図４Ｂ】いくつかの実装形態による、トップゲートＴＦＴを示す断面図の一例である。
【図５】ＳｎＯおよびＳｎＯ２に関する、ならびに混合価電子（Ｓｎ（ＩＩ）およびＳｎ（ＩＶ））酸化物Ｓｎ３Ｏ４に関する部分的状態密度（ＤＯＳ）を示す図である。
【図６】さまざまなＳｎ（ＩＩ）系三元酸化物に関する密度関数理論（ＤＦＴ：ｄｅｎｓｉｔｙ−ｆｕｎｃｔｉｏｎ  ｔｈｅｏｒｙ）計算から決定されたバンド構造プロットを提供する図である。
【図７】Ｓｎ−Ｂ−Ｏ酸化物の部分的ＤＯＳを示す図である。
【図８】二元酸化物ｎｃ−ＳｎＯ：Ｈのｐチャネルを有するＴＦＴと比較した三元Ｓｎ系ｐ型酸化物ａ−Ｓｎ０．８−Ｂ０．２Ｏおよびａ−Ｓｎ０．９−Ｂ０．１Ｏのｐチャネルを有するＴＦＴに関するゲートソース電圧（ＶＧＳ）の関数としてのドレインソース電流（ＩＤＳ）を示す図である。
【図９】いくつかの実装形態による、Ｓｎ系ｐ型酸化物半導体層を製作する方法の一例を示すフロー図である。
【図１０】いくつかの実装形態による、三元Ｓｎ系ｐ型酸化物半導体層を製作する原子層堆積（ＡＬＤ）方法の例を示すフロー図である。
【図１１】いくつかの実装形態による、三元Ｓｎ系ｐ型酸化物半導体層を製作する原子層堆積（ＡＬＤ）方法の例を示すフロー図である。
【図１２】いくつかの実装形態による、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスを示す断面図の一例である。
【図１３Ａ】いくつかの実装形態による、フレキシブル基板上の全酸化物ＣＭＯＳインバータを示す概略図の一例である。
【図１３Ｂ】ｐチャネルＳｎＯ：Ｈ  ＴＦＴおよびｎチャネルａ−ＩＧＺＯ  ＴＦＴを含む全酸化物ＣＭＯＳインバータ回路に関する実験データを示す図である。
【図１３Ｃ】ｐチャネルＳｎＯ：Ｈ  ＴＦＴおよびｎチャネルａ−ＩＧＺＯ  ＴＦＴを含む全酸化物ＣＭＯＳインバータ回路に関する実験データを示す図である。
【図１４Ａ】複数のＩＭＯＤディスプレイ素子を含むディスプレイデバイスを示すシステムブロック図である。
【図１４Ｂ】複数のＩＭＯＤディスプレイ素子を含むディスプレイデバイスを示すシステムブロック図である。
【発明を実施するための形態】
【００１７】
種々の図面における同じ参照符号および名称は、同じ要素を示す。
【００１８】
以下の説明は、本開示の革新的な態様を説明することを目的として、ある特定の実装形態を対象とする。しかしながら、本明細書における教示は多数の異なる方法で適用できることが、当業者には容易に理解されよう。説明する実装形態は、（ビデオのように）動いていようと（静止画像のように）静止していようと、および文字であろうと図であろうと絵であろうと、画像を表示するように構成可能ないかなるデバイス、装置、またはシステムでも実施され得る。より具体的には、説明する実装形態は、携帯電話、マルチメディアインターネットに対応したセルラー電話、携帯型テレビ受像機、無線デバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、無線電子メール受信機、ハンドヘルドコンピュータまたはポータブルコンピュータ、ネットブック、ノート型コンピュータ、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、全地球測位システム（ＧＰＳ）受信機／ナビゲータ、カメラ、デジタルメディアプレーヤ（ＭＰ３プレーヤなど）、カムコーダ、ゲーム機、腕時計、時計、計算機、テレビモニタ、フラットパネルディスプレイ、電子書籍端末（たとえば電子書籍リーダー）、コンピュータ用モニタ、自動車のディスプレイ（走行距離計ディスプレイおよび速度計ディスプレイなどを含む）、コックピット制御装置および／またはディスプレイ、カメラ視野のディスプレイ（乗り物の後方監視カメラのディスプレイなど）、電子写真、電子広告板または電光サイン、プロジェクタ、建築構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、パーキングメータ、包装（微小電気機械システム（ＭＥＭＳ）アプリケーションを含む電気機械システム（ＥＭＳ）アプリケーションならびに非ＥＭＳアプリケーションにおいてなど）、芸術的構造（宝石または衣服への画像の表示など）、ならびにさまざまなＥＭＳデバイスなどであるがこれらに限定されないさまざまな電子デバイスに含まれても、関連付けられもよいことが企図されている。本明細書における教示は、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、動き検知デバイス、磁力計、民生用電子機器の慣性構成要素、民生用電子機器製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動スキーム、製造プロセス、および電子検査機器などであるがこれらに限定されない、ディスプレイ以外の用途でも使用され得る。したがって、当業者には容易に明らかであるように、本教示は、図のみに示されている実装形態に限定されるのではなく、代わりに広い適用可能性を有することを意図する。
【００１９】
本明細書で説明する実装形態は、スズ系（Ｓｎ系）ｐ型酸化物半導体材料に関する。本明細書で開示するＳｎ系酸化物半導体は、Ｓｎ（ＩＩ）陽イオンおよび１つまたは複数の追加の金属を含むｐ型の三元以上の酸化物を含む。いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体は、周期表のｄブロックまたはｐブロックから選択された金属である。いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体は、３族金属、４族金属、タングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびシリコン（Ｓｉ）から選択された１つまたは複数の金属を含む。三元以上のＳｎ系ｐ型酸化物は、０．８ｅＶを上回る間接バンドギャップを有し得る。
【００２０】
本明細書で説明する実装形態は、三元以上のＳｎ系ｐ型酸化物半導体層を含むｐ型チャネルを有するｐ型薄膜トランジスタ（ＴＦＴ）に関する。いくつかの実装形態では、本明細書で説明するｐ型ＴＦＴは、ｎ型ＴＦＴおよびｐ型ＴＦＴを含む相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスにおいて使用され得る。
【００２１】
本開示で説明する主題の特定の実装形態は、以下の潜在的な利点のうちの１つまたは複数を実現するために実装され得る。三元以上のＳｎ系ｐ型酸化物半導体層は、高移動度および低オフ電流を含む良好なＴＦＴ特性をもたらすためにｐ型ＴＦＴにおいて実装され得る。三元以上のＳｎ系ｐ型酸化物半導体を含むｐ型ＴＦＴは、ＣＭＯＳ  ＴＦＴ回路において実装され得る。そのようなＴＦＴ回路は、ディスプレイ背板上に、たとえばドライバ回路として、または他の電子デバイスに組み込まれ得る。これにより、製造コストおよび別個にパッケージ化された集積回路（ＩＣ）ドライバに関連する障害が減る。三元以上のＳｎ系ｐ型酸化物半導体は、フレキシブル基板上に配設されたフレキシブルＴＦＴにおいて実装され得る。そのようなＴＦＴは、有機チャネルを有するフレキシブルｐ型ＴＦＴと比較して著しく高い移動度を有し得る。Ｓｎ系酸化物ｐチャネルを含むＣＭＯＳ構造は、有機ｐチャネルを有するＣＭＯＳ構造よりも高いカットオフ周波数を有し得る。
【００２２】
ＴＦＴの説明する実装形態の一部または全部を含むことのできる適切なＥＭＳまたはＭＥＭＳデバイスもしくは装置の一例は、反射型デバイスである。反射型ディスプレイデバイスは、光学的干渉の原理を使用して干渉変調器（ＩＭＯＤ）ディスプレイ素子に入射する光を選択的に吸収かつ／または反射するように実装され得るＩＭＯＤディスプレイ素子を組み込むことができる。ＩＭＯＤディスプレイ素子は、部分光吸収体と、この吸収体に対して可動な反射体と、吸収体と反射体の間に画定された光共振空洞とを含むことができる。いくつかの実装形態では、反射体は、２つ以上の異なる位置に移動でき、これによって光共振空洞の大きさを変更でき、それによりＩＭＯＤの反射率に影響を及ぼす。ＩＭＯＤディスプレイ素子の反射スペクトルは、可視波長全体をシフトしてさまざまな色を生成可能なかなり幅広いスペクトルバンドをもたらすことができる。スペクトルバンドの位置は、光共振空洞の厚さを変更することによって調節され得る。光共振空洞を変更する１つの方法は、吸収体に対する反射体の位置を変更することによる。
【００２３】
図１は、ＩＭＯＤディスプレイデバイスのディスプレイ素子の系列または配列内の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ素子を示す等角図である。ＩＭＯＤディスプレイデバイスは、１つまたは複数の、干渉ＭＥＭＳディスプレイ素子などの干渉ＥＭＳディスプレイ素子を含む。これらのデバイスでは、干渉ＭＥＭＳディスプレイ素子は、明状態または暗状態のどちらかで構成可能である。明（「緩和（ｒｅｌａｘｅｄ）」、「開」、または「オン」など）状態では、ディスプレイ素子は、入射可視光の大部分を反射する。逆に、暗（「作動」、「閉」、または「オフ」など）状態では、ディスプレイ素子は、入射可視光をほとんど反射しない。ＭＥＭＳディスプレイ素子は、主に光の特定の波長で反射するように構成可能であり、黒色および白色に加えてカラー表示を可能にする。いくつかの実装形態では、複数のディスプレイ素子を使用することによって、原色のさまざまな強度および灰色の濃淡を達成することができる。
【００２４】
ＩＭＯＤディスプレイデバイスは、行および列の形で整列され得るＩＭＯＤディスプレイ素子の配列を含むことができる。配列内の各ディスプレイ素子は、空気ギャップ（光学ギャップ、空洞、または光共振空洞とも呼ばれる）を形成するために互いから可変および制御可能な距離のところに配置された可動反射層（すなわち、機械層とも呼ばれる可動層）および固定部分反射層（すなわち固定層）などの反射層および半反射層からなる少なくとも１対を含むことができる。可動反射層は、少なくとも２つの位置の間で移動され得る。たとえば、第１の位置すなわち緩和位置では、可動反射層は、固定部分反射層からのある距離に配置され得る。第２の位置すなわち作動位置では、可動反射層は、部分反射層により近く配置され得る。２つの層から反射する入射光は、可動反射層の位置および入射光の波長に応じて強め合うように（ｃｏｎｓｔｒｕｃｔｉｖｅｌｙ）および／または弱め合うように（ｄｅｓｔｒｕｃｔｉｖｅｌｙ）干渉し、各ディスプレイ素子について全体反射状態または非反射状態を作り出すことができる。いくつかの実装形態では、ディスプレイ素子は、作動されていないとき反射状態にあり、可視スペクトル内で光を反射することができ、かつ作動されているとき暗状態にあり、可視域内で光を吸収および／または干渉することができる。しかし、他のいくつかの実装形態では、ＩＭＯＤディスプレイ素子は、作動されていないときは暗状態になり、作動されているときは反射状態になることができる。いくつかの実装形態では、印加電圧の導入により、ディスプレイ素子を駆動して状態を変更させることができる。他のいくつかの実装形態では、電荷の印加により、ディスプレイ素子を駆動して状態を変更させることができる。
【００２５】
図１の配列の図示された部分は、ＩＭＯＤディスプレイ素子１２の形態をとる２つの隣接する干渉ＭＥＭＳディスプレイ素子を含む。（図示される）右側のディスプレイ素子１２では、可動反射層１４は、光学スタック１６に近い、これに隣接する、またはこれに接する作動位置で示されている。右側のディスプレイ素子１２に印加される電圧Ｖｂｉａｓは、可動反射層１４を移動させ、作動位置に維持するのに十分である。（図示される）左側のディスプレイ素子１２では、可動反射層１４は、光学スタック１６からある距離（設計パラメータに基づいてあらかじめ決定されてよい）にある緩和位置で示されており、光学スタック１６は部分反射層を含む。左側のディスプレイ素子１２に印加される電圧Ｖ０は、右側のディスプレイ素子１２の作動位置などの作動位置への可動反射層１４の作動を引き起こすのに不十分である。
【００２６】
図１では、ＩＭＯＤディスプレイ素子１２の反射特性は、ＩＭＯＤディスプレイ素子１２に入射する光１３を示す矢印および左側のディスプレイ素子１２から反射する光１５により概括的に示されている。ディスプレイ素子１２に入射する光１３のほとんどは透明基板２０を通って光学スタック１６の方へ透過することができる。光学スタック１６に入射する光の一部分は、光学スタック１６の部分反射層を透過することができ、一部分は反射して透明基板２０を通る。光学スタック１６を透過する光１３の一部分は、可動反射層１４から反射して、透明基板２０の方へ進む（さらに、これを通る）ことができる。光学スタック１６の部分反射層から反射した光と可動反射層１４から反射した光の間の（強め合う（ｃｏｎｓｔｒｕｃｔｉｖｅ）および／または弱め合う（ｄｅｓｔｒｕｃｔｉｖｅ））干渉により、デバイスの観視（ｖｉｅｗｉｎｇ）側すなわち基板側のディスプレイ素子１２から反射する光１５の波長の強度が部分的に決まる。いくつかの実装形態では、透明基板２０は、ガラス基板（ガラス板またはガラスパネルと呼ばれることがある）とすることができる。ガラス基板は、たとえば、ホウケイ酸ガラス、ソーダ石灰ガラス、石英、パイレックス（登録商標）、または他の適切なガラス材料であってもよいし、これらを含んでもよい。いくつかの実装形態では、ガラス基板は、０．３、０．５、または０．７ミリメートルの厚さを有することができるが、いくつかの実装形態では、ガラス基板は、これより厚くてもよい（数十ミリメートルなど）し、これより薄くてもよい（０．３ミリメートル未満など）。いくつかの実装形態では、ポリカーボネート基板、アクリル基板、ポリエチレンテレフタレート（ＰＥＴ）基板、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板などの非ガラス基板が使用可能である。そのような実装形態では、非ガラス基板は、０．７ミリメートル未満の厚さを有する可能性があるが、基板は、設計上の考慮すべき事項に応じて、これより厚くてもよい。いくつかの実装形態では、金属箔またはステンレス鋼ベースの基板などの不透明基板が使用可能である。たとえば、固定反射層と部分的に透過性および部分的に反射性である可動層とを含む逆ＩＭＯＤベースのディスプレイは、基板の反対側から図１のディスプレイ素子１２として見られるように構成され得、不透明基板によって支持され得る。
【００２７】
光学スタック１６は、単一の層または複数の層を含むことができる。この層は、電極層、部分的反射性かつ部分的透過性の層、および透明誘電体層のうちの１つまたは複数を含むことができる。いくつかの実装形態では、光学スタック１６は、導電性であると共に、部分的透過性かつ部分的反射性であり、たとえば上記の層のうちの１つまたは複数を透明基板２０上に堆積させることによって製作され得る。電極層は、種々の金属たとえば酸化インジウムスズ（ＩＴＯ）などのさまざまな材料から形成可能である。部分反射層は、種々の金属（たとえばクロムおよび／またはモリブデン）、半導体、および誘電体などの部分的に反射性であるさまざまな材料から形成可能である。部分反射層は、材料の１つまたは複数の層から形成可能であり、層のそれぞれは、単一の材料または材料の組合せから形成可能である。いくつかの実装形態では、光学スタック１６の特定の部分は、部分光吸収体と導電体の両方の役割を果たす半透明の単一厚の金属または半導体を含むことができるが、より導電性の高い異なる層または（たとえば、光学スタック１６またはディスプレイ素子の他の構造の）部分がＩＭＯＤディスプレイ素子間で信号をバスで送る（ｂｕｓ）役割を果たすことができる。光学スタック１６は、１つまたは複数の導電層または導電／部分吸収層を覆う１つまたは複数の絶縁層または誘電体層を含むこともできる。
【００２８】
いくつかの実装形態では、光学スタック１６の層のうちの少なくともいくつかは、平行ストリップにパターニング可能であり、以下でさらに説明するようにディスプレイデバイス内に行電極を形成することができる。当業者には理解されるように、「パターニングされる」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実装形態では、アルミニウム（Ａｌ）などの導電性および反射性の高い材料は、可動反射層１４に使用されてもよく、これらのストリップは、ディスプレイデバイス内に列電極を形成することができる。可動反射層１４は、図示の支柱１８などの支持体およびそれら複数の支柱１８の間に配置された介在犠牲材料に堆積された列を形成するために、堆積された１つの金属層または複数の層（光学スタック１６の行電極と直交する）の一連の平行ストリップとして形成され得る。犠牲材料がエッチングされて除去されると、画定されたギャップ１９すなわち光学空洞は、可動反射層１４と光学スタック１６の間に形成され得る。いくつかの実装形態では、支柱１８間の間隔は約１〜１０００ｕｍであってよく、ギャップ１９は、約１０，０００オングストローム（Å）未満であってもよい。
【００２９】
いくつかの実装形態では、各ＩＭＯＤディスプレイ素子は、作動状態であろうと緩和状態であろうと、固定反射層および動く反射層によって形成されるコンデンサであるとみなされ得る。電圧が印加されないとき、図１の左側のディスプレイ素子１２によって示されるように、可動反射層１４は、機械的緩和状態のままであり、可動反射層１４と光学スタック１６の間にはギャップ１９がある。しかし、電位差すなわち電圧が、選択された行および列のうちの少なくとも１つに印加されるとき、対応するディスプレイ素子において行電極と列電極の交差点に形成されたコンデンサが帯電し、静電力が電極を引き合わせる。印加電圧がしきい値を超える場合、可動反射層１４は、変形して光学スタック１６の近くに移動するかまたは光学スタック１６と逆の方向に移動することができる。図１の右側の作動ディスプレイ素子１２によって示されるように、光学スタック１６内の誘電体層（図示せず）は、短絡を防止し、層１４と１６の間の分離距離を制御することができる。この挙動は、印加される電位差の極性にかかわらず同じであり得る。アレイ内の一連のディスプレイ素子は、いくつかの例では「行」または「列」と呼ばれることがあるが、一方向を「行」と呼び、別の方向を「列」と呼ぶことは任意であることが、当業者には容易に理解されよう。言い換えると、いくつかの向きでは、行は列とみなされ、列は行とみなされ得る。いくつかの実装形態では、行が「コモン」ラインと呼ばれることがあり、列が「セグメント」ラインと呼ばれることがあり、またはその逆もある。さらに、ディスプレイ素子は、直交する行と列（「配列」）に均等に構成されても、またはたとえば互いに対してある特定の位置のオフセットを有する（「モザイク」）非線形構成に構成されてもよい。「配列」および「モザイク」という用語は、どちらも構成を指すことができる。したがって、ディスプレイは「配列」または「モザイク」を含むと言及されるが、素子自体は、どのような場合でも、互いに直交するように構成されたり均一な分布に配置されたりする必要はないが、非対称の形状および不均一に分布された素子を有する構成を含むことができる。
【００３０】
図２は、ＩＭＯＤディスプレイ素子の３つの素子×３つの素子配列を含むＩＭＯＤベースディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。そのような電子デバイスは、本明細書で開示するＴＦＴの実装形態を含み得る。たとえば、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスは、たとえば、図２に示す電子デバイスの駆動回路の一部として使用され得る。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成され得るプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または他の任意のソフトウェアアプリケーションを含む１つまたは複数のソフトウェアアプリケーションを実行するように構成され得る。
【００３１】
プロセッサ２１は、配列ドライバ２２と通信するように構成され得る。配列ドライバ２２は、たとえばディスプレイ配列またはパネル３０に信号を提供する行ドライバ回路２４および列ドライバ回路２６を含むことができる。図１に示されるＩＭＯＤディスプレイデバイスの断面は、図２では線１−１によって示される。図２は、分かりやすくするためにＩＭＯＤディスプレイ素子の３×３配列を示しているが、ディスプレイ配列３０は、非常に多数のＩＭＯＤディスプレイ素子を含むことができ、列と異なる数のＩＭＯＤディスプレイ素子を行に有してもよいし、行と異なる数のＩＭＯＤディスプレイ素子を列に有してもよい。
【００３２】
図３Ａおよび図３Ｂは、ＥＭＳ素子の配列３６と背板９２とを含むＥＭＳパッケージ９１の一部分の概略分解部分斜視図である。図３Ａおよび図３Ｂに示されるＥＭＳパッケージ９１において、本明細書で開示するＴＦＴが実装され得る。たとえば、ｐ型金属酸化物半導体チャネルを含むＴＦＴが、背板９２上のドライバ回路において実装され得る。図３Ａは、背板９２の特定の部分をよりよく示すために背板９２の２つの隅部が切り取られた状態で示されているが、図３Ｂは、隅部が切り取られていない状態で示されている。ＥＭＳ配列３６は、基板２０と、支持支柱１８と、可動層１４とを含むことができる。いくつかの実装形態では、ＥＭＳ配列３６は、透明基板上の１つまたは複数の光学スタック部分１６を有するＩＭＯＤディスプレイ素子の配列を含むことができ、可動層１４は可動反射層として実施可能である。
【００３３】
背板９２は、本質的に平面とすることができ、または少なくとも１つの輪郭を形成される表面を有することができる（たとえば、背板９２は、凹部および／または突出部を有するように形成可能である）。背板９２は、透明であろうと不透明であろうと、導電性であろうと絶縁性であろうと、任意の適切な材料から作成され得る。背板９２に適した材料としては、ガラス、プラスチック、セラミック、ポリマー、積層体、金属、金属泊、コバール、およびめっきコバールがあるが、これらに限定されない。
【００３４】
図３Ａおよび図３Ｂに示されるように、背板９２は、１つまたは複数の背板構成要素９４ａおよび９４ｂを含むことができ、背板構成要素９４ａおよび９４ｂは、背板９２に部分的に埋め込まれてもよいし、完全に埋め込まれてもよい。図３Ａで分かるように、背板構成要素９４ａは背板９２に埋め込まれている。図３Ａおよび図３Ｂで分かるように、背板構成要素９４ｂは、背板９２の表面に形成された凹部９３の中に配置される。いくつかの実装形態では、背板構成要素９４ａおよび／または９４ｂは、背板９２の表面から突き出すことができる。背板構成要素９４ｂは、背板９２の、基板２０に面する側に配置されるが、他の実装形態では、背板構成要素は、背板９２の反対側に配置可能である。
【００３５】
背板構成要素９４ａおよび／または９４ｂは、トランジスタ、コンデンサ、インダクタ、抵抗、ダイオード、スイッチ、および／またはパッケージ化されたＩＣ、標準ＩＣ、もしくはディスクリートＩＣなどの集積回路（ＩＣ）などの、１つまたは複数の能動電気構成要素または受動電気構成要素を含むことができる。さまざまな実装形態で使用可能な背板構成要素の他の例としては、アンテナ、バッテリ、および電気センサ、接触センサ、光センサ、もしくは化学センサなどのセンサ、または薄膜デバイス（ｔｈｉｎ−ｆｉｌｍ  ｄｅｐｏｓｉｔｅｄ  ｄｅｖｉｃｅ）がある。
【００３６】
いくつかの実装形態では、背板構成要素９４ａおよび／または９４ｂは、ＥＭＳ配列３６の一部分と電気的に通信することができる。トレース、バンプ、支柱、またはビアなどの導電性構造は、背板９２または基板２０の一方または両方に形成されてもよく、互いまたは他の導電性構成要素と接触して、ＥＭＳ配列３６と背板構成要素９４ａおよび／または９４ｂとの間に電気接続を形成し得る。たとえば、図３Ｂは、ＥＭＳ配列３６内の可動層１４から上方に延びる電気接点９８と整列可能な、背板９２上の１つまたは複数の導電性ビア９６を含む。いくつかの実装形態では、背板９２は、背板構成要素９４ａおよび／または９４ｂをＥＭＳ配列３６の他の構成要素から電気的に絶縁する１つまたは複数の絶縁層も含むことができる。背板９２が蒸気透過性材料から形成されるいくつかの実装形態では、背板９２の内表面は、蒸気バリア（図示せず）で被覆可能である。
【００３７】
背板構成要素９４ａおよび９４ｂは、ＥＭＳパッケージ９１に入り得る湿気を吸収するように作用する１つまたは複数の乾燥剤を含むことができる。いくつかの実装形態では、乾燥剤（またはゲッターなどの他の吸湿材料）は、たとえば接着材により背板９２に装着された（またはその中に形成された凹部内の）シートとして、任意の他の背板構成要素とは別に提供され得る。あるいは、乾燥剤は背板９２に統合されてよい。いくつかの他の実装形態では、乾燥剤は、たとえばスプレー塗装、スクリーン印刷、または任意の他の適切な方法によって、他の背板構成要素の上で直接的にまたは間接的に適用され得る。
【００３８】
いくつかの実装形態では、ＥＭＳ配列３６および／または背板９２は、背板構成要素とディスプレイ素子との間の距離を維持するために機械的隔離絶縁器９７を含み、それによって、それらの構成要素間の機械的干渉を防止することができる。図３Ａおよび図３Ｂに示される実装形態では、機械的隔離絶縁器９７は、ＥＭＳ配列３６の支持支柱１８と整列した背板９２から突き出す支柱として形成される。あるいは、またはこれに加えて、レールまたは柱などの機械的隔離絶縁器は、ＥＭＳパッケージ９１の縁に沿って設けることができる。
【００３９】
図３Ａおよび図３Ｂに示されていないが、ＥＭＳ配列３６を部分的または完全に取り巻くシールを設けることができる。背板９２および基板２０とともに、シールは、ＥＭＳ配列３６を囲む保護空洞を形成することができる。シールは、従来のエポキシベース接着剤などの半ハーメチックシールであってよい。いくつかの他の実装形態では、シールは、薄膜金属溶接またはガラスフリットなどのハーメチックシールであってよい。いくつかの他の実装形態では、シールは、ポリイソブチレン（ＰＩＢ）、ポリウレタン、液体スピンオンガラス、はんだ（ｓｏｌｄｅｒ）、ポリマー、プラスチック、または他の材料を含むことができる。いくつかの実装形態では、機械的隔離絶縁器を形成するために、強化されたシール材が使用可能である。
【００４０】
代替実装形態では、シールリングは、背板９２または基板２０の一方または両方のいずれかの延長部を含むことができる。たとえば、シールリングは、背板９２の機械的延長部（図示せず）を含むことができる。いくつかの実装形態では、シールリングは、Ｏリングまたは他の環状部材などの別個の部材を含むことができる。
【００４１】
いくつかの実装形態では、ＥＭＳ配列３６と背板９２は、互いに取り付けられるまたは結合される前に別個に形成される。たとえば、基板２０の縁は、上記で説明したように、背板９２の縁に取り付けられ、これに対してシール可能である。あるいは、ＥＭＳ配列３６および背板９２は、ＥＭＳパッケージ９１として形成され、互いに接合可能である。いくつかの他の実装形態では、ＥＭＳパッケージ９１は、堆積によってＥＭＳ配列３６の上で背板９２の構成要素を形成することによってなどの任意の他の適切な方法で製作可能である。
【００４２】
ハードウェアおよびデータ処理装置は、ＥＭＳ構造に関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）などのトランジスタスイッチを含み得る。ディスプレイデバイスにおけるＥＭＳディスプレイ素子は、２次元グリッドなどの配列で構成され、配列の行および列に関連する回路によってアドレス指定されてよい。行ドライバ回路は、アドレス指定されるべき特定の行を選択するトランジスタスイッチのゲートを駆動することができ、コモンドライバ回路は、行リフレッシュにより同期的に更新され得るディスプレイ素子の所与の行にバイアスをもたらし得る。
【００４３】
ディスプレイデバイスは、画素と呼ばれ得るディスプレイ素子の配列を含むことができる。数百または数千の行と数百および数千の列とで構成された数百、数千、または数百万の画素を含むディスプレイもある。各画素は、１つまたは複数のＴＦＴによって駆動され得る。ＴＦＴは、基板の上に１つまたは複数の誘電体層および導電層ならびに１つの半導体層の薄膜を堆積させることによって作られる電界効果トランジスタの１種である。フラットパネルディスプレイ、システムオングラス、ディスプレイデバイス、モバイルデバイス、ウェアラブルデバイスなどがますます進歩する中、高パフォーマンスＴＦＴに対する需要が高まっている。
【００４４】
スイッチングマトリクスをドライバ回路とともにディスプレイ背板上に、ならびに他の電子デバイスに組み込むことで、製造コストおよび別個にパッケージ化されたＩＣドライバに関連する障害が減る。相補型金属酸化物半導体（ＣＭＯＳ）回路は、ｎ型およびｐ型のチャネルを使用する。本明細書では、良好なＴＦＴパフォーマンスを示すｐ型金属酸化物半導体材料、ならびにｐ型金属酸化物半導体チャネルを含むＴＦＴが開示される。また、ｎ型およびｐ型のＴＦＴを含む回路ならびにそのような回路を含むディスプレイデバイスなどの電子デバイスも開示される。以下の説明は、ディスプレイ用途でのＴＦＴの文脈でｐ型金属酸化物半導体に焦点を当てるが、ｐ型金属酸化物半導体は、ソーラー用途などの他の文脈で用いられてもよい。
【００４５】
一般に、ＴＦＴは、ソース領域、ドレイン領域、およびチャネル領域を中に有する半導体層を含むことができる。したがって、ＴＦＴは、ＴＦＴ内のチャネルの導電率を調節するためのソース端子、ドレイン端子、およびゲート端子を含む３端子デバイスであり得る。いくつかのタイプのＴＦＴは、ゲート端子の位置の点で定義され得る。たとえば、ＴＦＴの形状のタイプは、ボトムゲート形状およびトップゲート形状を含むことができる。図４Ａは、いくつかの実装形態による、ボトムゲートＴＦＴを示す断面図の一例である。図４Ａでは、ボトムゲートＴＦＴ４００ａは、基板４１０ａ、基板４１０ａ上のゲート電極４２０ａ、ゲート電極４２０ａ上のゲート誘電体４３０ａ、ゲート誘電体４３０ａ上の半導体層４４０ａ、半導体層４４０ａのソース領域上のソース電極４５０ａ、および半導体層４４０ａのドレイン領域上のドレイン電極４６０ａを含み、半導体層４４０ａにおけるチャネル領域がソース領域とドレイン領域との間にある。半導体層４４０ａは、ゲート電極４２０ａおよびソース電極４５０ａにわたって印加された電位の関数としてモデル化され得るチャネル領域における導電率により、ソース電極４５０ａおよびドレイン電極４６０ａを電気的に接続する。
【００４６】
図４Ｂは、いくつかの実装形態による、トップゲートＴＦＴを示す断面図の一例である。図４Ｂでは、トップゲートＴＦＴ４００ｂは、基板４１０ｂ、基板４１０ｂ上の半導体層４４０ｂ、半導体層４４０ｂのソース領域上のソース電極４５０ｂ、半導体層４４０ｂのドレイン領域上のドレイン電極４６０ｂ、ソース電極４５０ｂ上のゲート誘電体４３０ｂ、およびゲート誘電体４３０ｂ上のゲート電極４２０ｂを含み、チャネル領域が半導体層４４０ｂのソース領域とドレイン領域との間にある。半導体層４４０ｂは、ゲート電極４２０ｂおよびソース電極４５０ｂにわたって印加された電位の関数としてモデル化され得るチャネルにおける導電率により、ソース電極４５０ｂおよびドレイン電極４６０ｂを電気的に接続する。
【００４７】
ゲート電極４２０ａおよび４２０ｂは、１つまたは複数の金属または他の導電性材料を含み得る。金属の例としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびこれらの元素のいずれかを含んでいる合金がある。いくつかの実装形態では、ゲート電極４２０ａおよび４２０ｂの各々は、積層構造で構成された異なる金属の２つ以上の層を含むことができる。いくつかの実装形態では、ゲート電極４２０の各々は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００４８】
ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂは、任意の数の異なる金属または他の導電性材料を含み得る。金属の例としては、Ｍｏ、Ｗ、Ａｕ、Ｐｔ、Ａｇ、Ｍｇ、Ｍｎ、Ｔｉ、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、Ｎｄ、Ｎｉ、およびこれらの元素のいずれかを含んでいる合金がある。たとえば、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂは、Ｍｏ、Ｗ、Ａｕ、Ｐｔ、およびＡｇなどの安定したコンタクト金属を含み得る。いくつかの実装形態では、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂの各々は、積層構造で構成された異なる金属の２つ以上のサブ層を含む。いくつかの実装形態では、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂの各々は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００４９】
ゲート誘電体４３０ａおよび４３０ｂは、ゲート絶縁体と呼ばれることもある。ゲート誘電体４３０ａおよび４３０ｂの各々は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）、または有機誘電体材料を含む、任意の数の異なる誘電体材料を含み得る。いくつかの実装形態では、ゲート誘電体４３０ａおよび４３０ｂの各々は、積層構造で構成された誘電体材料の２つ以上の層を含むことができる。いくつかの実装形態では、ゲート誘電体層の厚さは、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間であり得る。
【００５０】
図４Ａおよび図４Ｂでは、ボトムゲートＴＦＴ４００ａおよびトップゲートＴＦＴ４００ｂは、金属酸化物ＴＦＴを含むことができ、半導体層４４０ａおよび４４０ｂが金属酸化物を含むことができる。金属酸化物ＴＦＴでは、金属酸化物半導体が、ＴＦＴにおける活性チャネル層として堆積される。金属酸化物ＴＦＴは、高移動度を有することができる。さまざまな実装形態によれば、金属酸化物ＴＦＴはｐ型金属酸化物ＴＦＴであり、半導体層４４０ａおよび４４０ｂがｐ型金属酸化物を含むことができる。
【００５１】
たいていの酸化物半導体はｎ型半導体であり、ｐ型伝導を示す材料は少ない。知られているｐ型酸化物半導体は一般に、高い欠陥密度のためＴＦＴに適していない。だが、ｐ型ならびにｎ型の酸化物半導体ＴＦＴを形成する能力により、たとえば、ＣＭＯＳ  ＴＦＴ回路を作ることができる。
【００５２】
多くのｐ型半導体酸化物は、透明導電酸化物（ＴＣＯ）として重要である。だが、ＴＣＯに使用され得るｐ型酸化物半導体は、必ずしも良好なＴＦＴパフォーマンスを有するとは限らない。光学的性質上は、金属酸化物半導体の直接バンドギャップが重要である一方、電子的性質上は、間接バンドギャップが重要である。その上、さまざまな金属酸化物材料は、透明導電酸化物として有用であり得るが、通常、ＴＦＴにとって十分に高い品質を有していない。これは、バンドギャップに欠陥が存在するためである。そのような欠陥は、伝導帯における金属のような導電率を示すＴＣＯに影響を与えないことがあるが、ＴＦＴのパフォーマンスを大きく低下させ得る。
【００５３】
本明細書で説明する実装形態の一部は、Ｓｎ系ｐ型酸化物半導体材料、ならびにＳｎ系ｐ型酸化物半導体を有するチャネルを含むＴＦＴ、および製作の方法に関する。本明細書で開示するＳｎ系酸化物半導体は、Ｓｎ（ＩＩ）陽イオンおよび１つまたは複数の追加の金属を含むｐ型の三元以上の酸化物を含む。
【００５４】
酸化スズ（ＩＩ）（酸化第一スズまたは一酸化スズとしても知られる、ＳｎＯ）は、比較的高いキャリア移動度のため有望なｐ型金属酸化物半導体である。スズ（ＩＶ）（酸化第二スズまたは二酸化スズとしても知られる、ＳｎＯ２）は対照的に、ｎ型材料である。（文献によっては、構成成分のイオンまたは原子の比率を省略して金属酸化物を指す傾向があることに留意されたい。たとえば、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）膜は、一般にＩｎＧａＺｎＯと呼ばれるが、イオンの比率は１：１：１：１ではないことがある。同様に、酸化スズ（ＩＶ）（ＳｎＯ２）は、この略記方式ではＳｎＯと呼ばれ得る。だが、本明細書で使用するように、ＳｎＯは酸化第一スズを指す一方、ＳｎＯ２は酸化第二スズを指す。）
【００５５】
以下の説明は主に三元酸化物を指すが、四元以上の酸化物も提示される。本明細書で説明する三元酸化物は、Ｓｎ−Ｍ−Ｏと呼ばれることがあり、Ｓｎがスズ（ＩＩ）を指し、Ｍが異なる（すなわち、スズ以外の）金属である。いくつかの実装形態では、Ｍは、周期表のｄブロックまたはｐブロックから選択される。本明細書で使用する金属という用語は、シリコン（Ｓｉ）などのメタロイドを含む。
【００５６】
いくつかの実装形態では、Ｍは、周期表の３族および４族から選択されるか、またはタングステン（Ｗ）、ホウ素（Ｂ）、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、もしくはシリコン（Ｓｉ）のうちの１つである。３族金属は、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を含む。４族金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）を含む。
【００５７】
本明細書で説明する四元酸化物は、Ｓｎ−Ｍ１−Ｍ２−Ｏと呼ばれることがあり、Ｓｎがスズ（ＩＩ）を指し、Ｍ１およびＭ２が異なる金属である（すなわち、Ｍ１は、Ｍ２ではないスズ以外の金属である）。いくつかの実装形態では、Ｍ１およびＭ２の一方または両方は、周期表の３族および４族から選択されるか、またはＷ、Ｂ、Ｎｂ、Ａｌ、Ｇａ、もしくはＳｉのうちの１つである。３族金属は、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を含む。４族金属は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）を含む。同様に、五元Ｓｎ系ｐ型酸化物半導体は３つ以上の金属を含むことができ、それらのうちの１つはＳｎ（ＩＩ）である。
【００５８】
Ｓｎ−Ｍ−Ｏ  ｐ型半導体の例としては、Ｓｎ−Ｗ−Ｏ、Ｓｎ−Ｔｉ−Ｏ、Ｓｎ−Ｂ−Ｏ、Ｓｎ−Ｎｂ−Ｏ、Ｓｎ−Ａｌ−Ｏ、Ｓｎ−Ｇａ−Ｏ、Ｓｎ−Ｓｃ−Ｏ、Ｓｎ−Ｙ−Ｏ、Ｓｎ−Ｚｒ−ＯおよびＳｎ−Ｈｆ−Ｏがある。上で提示した例は、三元、四元以上の化合物として特徴付けられているが、ｐ型半導体酸化物が二元酸化物の組合せとして特徴付けられてもよい。たとえば、Ｓｎ−Ｍ−Ｏ酸化物がＳｎ−Ｏ二元酸化物およびＭ−Ｏ二元酸化物の組合せとして特徴付けられてもよい。したがって、Ｓｎ系ｐ型半導体は、ＳｎＯおよび２つ以上の異なる金属酸化物の組合せであり得る。さまざまな実装形態によれば、Ｓｎ系ｐ型酸化物半導体は、等原子価であることもないこともある。
【００５９】
スズ系ｐ型金属酸化物半導体における金属は、さまざまな酸化状態、または酸化状態の組合せを有し得る。酸化状態は、材料の状態に依存することがあり、アモルファス材料は、ｐ型伝導を示すより広範囲の許容酸化状態を有する。本明細書で説明するＳｎ系ｐ型酸化物半導体は、構成成分の元素に部分的に応じて、イオン性であるか、または混合したイオン性と共有の特性を有し得る。
【００６０】
本明細書で開示するＳｎ系ｐ型酸化物半導体における金属の相対的比率は異なることがあり、Ｓｎ（ＩＩ）は、ｐ型酸化物半導体における金属の全モル量の約１０％以上である。たとえば、Ｓｎ−Ｍ−ＯはＳｎ（ｘ）Ｍ（１−ｘ）Ｏｚとして特徴付けられることがあり、ｘは０．３以上であり、ｚは、用いられる特定の金属に依存する０以外の数である。同様に、Ｓｎ−Ｍ１−Ｍ２−ＯはＳｎ（ｘ）Ｍ１（ｙ１＝１−ｘ−ｙ２）Ｍ２（ｙ２＝１−ｘ−ｙ１）Ｏｚとして特徴付けられることがあり、ｘは０．３以上であり、ｚは、用いられる特定の金属に依存する０以外の数である。
【００６１】
本明細書で開示する組成範囲は、三元以上の化合物を対象とする。マイナー成分（たとえば、Ｍ、Ｍ１、Ｍ２、またはＳｎ（ＩＩ））の量は、ドーパントの量よりも大きい。だが、本明細書で開示するＳｎ系ｐ型酸化物は、ドープされることもドープされないこともある。ドーパントの例としては、水素および金属があり得る。ドーパントは、三元以上の金属酸化物化合物の金属陽イオン構成成分よりもはるかに低いレベルで存在する。たとえば、式ＡｘＢｙＯを有するｐ型金属酸化物膜は、ｙが０．０５未満である場合にドーパントとみなされ得る。ドーパントは、薄膜の１％未満（原子）であると特徴付けられることもある。
【００６２】
酸化スズ（ＩＩ）は、１ｃｍ２／Ｖ・ｓを上回る比較的高い正孔移動度のため有望なｐ型金属酸化物半導体である。移動度は、電界が存在する場合にキャリア（正孔または電子）がどのように半導体を進むかを特徴付け、μ＝ｖｄ／Ｅと定義され、ｖｄが電子のドリフト速度であり、Ｅが電界である。移動度は、ホール効果測定値によって決定される（またホール移動度として報告される）こと、またはＴＦＴパフォーマンス測定値から抽出される（また電界効果移動度として報告される）ことがある。たとえば、キャリア移動度は、ドレイン電流（Ｉｄ）およびゲートバイアス（Ｖｇ）の実験測定値から抽出され得る。電界効果移動度は、飽和モードまたは線形領域測定値から決定され得る。
【００６３】
図５は、ＳｎＯおよびＳｎＯ２に関する、ならびに混合価電子（Ｓｎ（ＩＩ）およびＳｎ（ＩＶ））酸化物Ｓｎ３Ｏ４に関する部分的状態密度（ＤＯＳ）を示す。部分的ＤＯＳは、材料の電子構造の定性的ピクチャを与え、ＳｎＯの実験的に観測された高移動度への洞察を与える。ＳｎＯの価電子帯は、Ｏ  ２ｐおよびＳｎ  ５ｓの混成軌道によって形成される。図５に示されるように、価電子帯上端（ＶＢＭ、０ｅＶ）では、球状のＳｎ  ５ｓ軌道とＯ  ２ｐ軌道とのかなりの重複がある。ＳｎＯの実験的に観測された高正孔移動度は、Ｏ  ２ｐ軌道との大きい重複を伴う、主要キャリア経路をもたらす球状のＳｎ  ５ｓ軌道に起因すると考えられる。対照的に、ＶＢＭでは、ＳｎＯ２の場合はＯ  ２ｐ軌道が支配的であり、Ｓｎ  ５ｓの寄与または重複はない。したがって、ＳｎＯ２はｎ型導電体である。混合価電子Ｓｎ３Ｏ４酸化物も、Ｓｎ  ５ｓ軌道とＯ  ２ｐ軌道との重複を示すが、混合価電子Ｓｎ３Ｏ４の製作は難しいことがある。
【００６４】
移動度に加えて、半導体材料は、バンドギャップおよび結晶化によって特徴付けられ得る。たとえば、ＳｎＯは、０．８ｅＶの間接バンドギャップおよび約３００℃の結晶化温度を有する。
【００６５】
いくつかの実装形態では、本明細書で提示する三元以上のＳｎ系ｐ型酸化物化合物は、高正孔移動度をもたらすＶＢＭへの球状軌道による寄与を有することによって特徴付けられ得る。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、ＳｎＯよりも大きいバンドギャップを有する。いくつかの実装形態では、Ｓｎ系ｐ型酸化物は、ＳｎＯよりも高い結晶化温度を有する。
【００６６】
Ｓｎ系ｐ型酸化物半導体は、ｐ型ＴＦＴにおいて実装され得る。キャリア移動度に加えて、ＴＦＴは、ソースとドレインとの間に導電経路を作る最小ゲートソース間電圧差であるしきい値電圧（Ｖｔｈ）、オン／オフ電流比、およびＴＦＴのスイッチング行動の測定値であるサブスレッショルドスロープによっても特徴付けられ得る。さらに、ＴＦＴは、そのオフ電流によって特徴付けられ得る。オフ電流は、しきい値電圧未満のゲート電極による漏れ電流を指す。漏れ電流は、低下したパフォーマンス特性につながることがあり、たとえば、ディスプレイデバイスＴＦＴにおける漏れ電流は、画素の明るさの変化、ノイズの増大、およびグレースケールの陰影の縮小を示し得る。さまざまな実装形態によれば、高移動度および低オフ電流を含むＴＦＴ特性がもたらされ得る。
【００６７】
図６は、さまざまなＳｎ（ＩＩ）系三元酸化物に関する密度関数理論（ＤＦＴ：ｄｅｎｓｉｔｙ−ｆｕｎｃｔｉｏｎ  ｔｈｅｏｒｙ）計算から決定された擬似バンド図を提供する。バンド構造プロットは、波動ベクトルｋによるエネルギーＥの変動を示す。ＤＦＴバンド構造プロットは、不正確な定量的バンドギャップ決定につながり得るシステマチック誤差に関連付けられ得るが、図６におけるバンド構造プロットは、本明細書で説明する潜在的なＳｎ系ｐ型酸化物半導体の定性的評価を実現する。以下の特性が評価され得る。価電子帯（ＶＢ）と伝導帯（ＣＢ）との間のギャップの存在、ならびにバンド構造の形状。ＶＢとＣＢとの間のギャップの存在は、三元Ｓｎ（ＩＩ）系酸化物がｐ型材料であることを示す。価電子帯上端（ＶＢＭ）におけるプロットの形状は、移動度に関する情報を提供する。これは、正孔の有効質量がＶＢＭ曲率に反比例するためであり、大きい曲率は、小さい曲率よりも小さい有効質量および高い移動度を示す。
【００６８】
ＳｎＷＯ４、ＳｎＰｂ２Ｏ４、Ｓｎ２ＴｉＯ４、ＳｎＢ４Ｏ７、Ｓｎ６ＳｉＯ８、ＳｎＴａＯ３、ＳｎＭｏ４Ｏ６、ＳｎＮｂ２Ｏ６、Ｓｎ２Ｎｂ２Ｏ７のうち、ＳｎＴａＯ３およびＳｎＭｏ４Ｏ６に関するプロットは、これらの三元酸化物がｐ型導電性を示さないことを表している。ＳｎＭｏ４Ｏ６の場合、これは、バンドギャップがまったく欠如していることから明らかであり、材料が半導体ではなく導電体であることを示している。ＳｎＴａＯ３の場合、バンド構造プロットは、三元酸化物がｎ型半導体であることを示し、フェルミ準位が伝導帯下端（ＣＢＭ：ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ  ｍｉｎｉｍｕｍ）の上に位置する。
【００６９】
残りのプロットは、Ｗ、Ｔｉ、Ｎｂ、Ｂ、ＰｂおよびＳｉがすべて、本明細書で開示するＳｎ系ｐ型酸化物半導体の構成成分であることを示す。まずＳｎＷＯ４を参照すると、適度に大きいバンド分散を伴うバンドギャップが観測される。これは、Ｓｎ２ＴｉＯ４およびＳｎＢ４Ｏ７にも当てはまる。これは、ＭがＷ、ＴｉまたはＢであるＳｎ−Ｍ−Ｏ酸化物が良好なｐ型金属酸化物半導体であることを示す。以下でさらに説明するように、ＳｎＢ４Ｏ７の場合のバンドギャップは比較的広いが、酸化物におけるＢ含有量を調節することによって縮小できる。
【００７０】
Ｓｎ６ＳｉＯ８も、適度に大きいバンド分散を伴うバンドギャップを有する。ＳｎＮｂ２Ｏ６およびＳｎ２Ｎｂ２Ｏ７に関するプロットはｐ型伝導を示すが、ＶＢＭにおける比較的小さい曲率は、より小さい移動度を示し得る。同様に、ＳｎＰｂ２Ｏ４プロットは、比較的小さいバンド分散を伴うｐ型伝導を示す。これらの結果は、ＭがＮｂ、ＰｂおよびＳｉであるＳｎ−Ｍ−Ｏ酸化物も有用なｐ型半導体であることを示す。
【００７１】
図５に関して上述したように、Ｓｎ  ５ｓ軌道は、ＳｎＯのＶＢＭに寄与する。さまざまな実装形態によれば、Ｓｎ系ｐ型酸化物は、酸化物のＶＢＭへのＳｎ  ５ｓ軌道の寄与を含む。図７は、Ｓｎ−Ｂ−Ｏ酸化物の部分的ＤＯＳを示す。図７から分かるように、Ｓｎ  ５ｓ軌道はＶＢＭに寄与する。これは、通常はそのようなｓ軌道寄与がない酸化物半導体にとって異型であり、Ｓｎ−Ｂ−Ｏ酸化物がｐ型酸化物半導体であることを示す。
【００７２】
三元酸化物化合物の構成成分の相対的比率は異なることがあり、図６の例に限定されない。いくつかの実装形態では、Ｓｎ−Ｍ−Ｏ化合物におけるＭの相対量は、バンドギャップを変更するために調整され得る。たとえば、図６におけるＳｎＢ４Ｏ７バンド構造プロットを参照すると、バンドギャップは比較的広い。広いバンドギャップの半導体は、オフ電流を減らすことができる一方、移動度が低下し得る。Ｓｎ−Ｂ−Ｏ  ｐ型酸化物におけるＢの相対量は、バンドギャップを縮小するために減らされ得る。同様に、Ｓｎ−Ｍ−Ｏ酸化物におけるＭの相対量は、バンドギャップを拡大するように調節され得る。
【００７３】
Ｓｎ（ｘ）Ｍ（１−ｘ）Ｏｚ酸化物の場合、ｘは、いくつかの実装形態では０．２以上であり得る。いくつかの実装形態では、ｘは約０．２〜０．９５の範囲にわたり得る。いくつかの実装形態では、ｘは０．３以上であり得る。またさらに、いくつかの実装形態では、ｘは０．３〜０．９の範囲にわたり得る。いくつかの実装形態では、ＭがＢである場合、ｘは約０．７〜０．９の範囲にわたり得る。いくつかの実装形態では、Ｓｎ：Ｍ（原子）の比率は、約０．１から９．５の間、または約０．２から５の間、または約１から５の間、または約２から５の間であり得る。
【００７４】
Ｓｎ（ｘ）Ｍ１（ｙ１＝１−ｘ−ｙ２）Ｍ２（ｙ２＝１−ｘ−ｙ１）Ｏｚ酸化物の場合、ｘは、いくつかの実装形態では０．２以上であり得る。いくつかの実装形態では、ｘは約０．２〜０．９５の範囲にわたり得る。いくつかの実装形態では、ｘは０．３以上であり得る。またさらに、いくつかの実装形態では、ｘは０．３〜０．９の範囲にわたり得る。いくつかの実装形態では、Ｓｎ：（Ｍ１＋Ｍ２）（原子）の比率は、約０．１から９．５の間、または約０．２から５の間、または約１から５の間、または約２から５の間であり得る。
【００７５】
上述のように、いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体は、比較的低いオフ電流を有するＴＦＴにおいて実装され得る。図８は、二元酸化物ｎｃ−ＳｎＯ：Ｈのｐチャネルを有するＴＦＴと比較した三元Ｓｎ系ｐ型酸化物ａ−Ｓｎ０．８−Ｂ０．２Ｏおよびａ−Ｓｎ０．９−Ｂ０．１Ｏのｐチャネルを有するＴＦＴに関するゲートソース電圧（ＶＧＳ）の関数としてのドレインソース電流（ＩＤＳ）を示す。膜は両方とも、室温で純粋なＳｎＯおよびＢドープされたＳｎＯのセラミックスターゲットを使用してパルスレーザー堆積（ＰＬＤ）によって堆積されている。ＢドープされたＳｎＯターゲットは、ＳｎＯおよびＢ２Ｏ３を使用して標準的な固体反応方法によって準備されている。堆積の後、膜は水素コーティング雰囲気において３０分間２５０℃で熱アニールを受けている。図８に見られるように、三元Ｓｎ−Ｂ−Ｏ酸化物ＴＦＴは、ＳｎＯ  ＴＦＴよりも低いオフ電流を有する。図８はまた、Ｂ含有量を増加または減少させることによってオフ電流が調節され得ることを示す。
【００７６】
さまざまな実装形態によれば、本明細書で開示するＳｎ系ｐ型酸化物半導体は、アモルファスまたは単結晶および多結晶材料を含む結晶性であり得る。いくつかの実装形態では、多結晶材料はナノ結晶を示し得る。いくつかの実装形態では、本明細書で開示するＳｎ系ｐ型酸化物半導体は、およそ３００℃である、ＳｎＯの結晶化温度よりも高い結晶化温度を有する。これは、たとえば、アモルファス酸化物チャネルを有するｐチャネルＴＦＴの製作にとって有用であり得る。以下でさらに説明するように、いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体が、たとえば、欠陥を減らすために、ＴＦＴ製作中にアニールされる。より高い結晶化温度を有するｐ型酸化物半導体材料は、結晶化せずにより高いアニール温度を許容することができる。
【００７７】
図９は、いくつかの実装形態による、Ｓｎ系ｐ型酸化物半導体層を製作する方法の一例を示すフロー図である。プロセス９００は、異なる順序で、かつ／または異なる、より少ない、もしくは追加の動作とともに実行され得る。いくつかの実装形態では、プロセス９００は、１つまたは複数の処理チャンバおよびコントローラに関して説明されることがあり、コントローラは、本明細書で説明する任意の動作を制御するようにプログラムされ得る。
【００７８】
プロセス９００のブロック９１０において、基板が設けられる。基板は、ガラスまたはプラスチックのような実質的に透明な材料を含む任意の基板材料を含むことができる。本明細書で使用する実質的透明性は、約８０％以上、または約９０％以上など、約７０％以上の可視光の透過率と定義され得る。ガラス基板（ガラスプレートまたはパネルと呼ばれることがある）は、ホウケイ酸ガラス、ソーダ石灰ガラス、フォトガラス、水晶、パイレックス（登録商標）、もしくは他の適切なガラス材料であるか、またはこれらを含むことがある。ポリカーボネート、アクリル、ポリイミド、ポリエチレンテレフタラート（ＰＥＴ）、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板など、非ガラス基板が使用されてもよい。他の適切な基板材料は、フレキシブル基板材料を含むことができる。いくつかの実装形態では、基板は、数ミクロンから数百ミクロンの寸法を有し得る。
【００７９】
プロセス９００のブロック９２０において、基板の上にＳｎ系ｐ型酸化物半導体層が形成される。ｐ型金属酸化物半導体の例は、上記で挙げており、Ｓｎ−Ｗ−Ｏ、Ｓｎ−Ｔｉ−Ｏ、Ｓｎ−Ｂ−Ｏ、Ｓｎ−Ｎｂ−Ｏ、Ｓｎ−Ａｌ−Ｏ、Ｓｎ−Ｇａ−Ｏ、Ｓｎ−Ｓｃ−Ｏ、Ｓｎ−Ｙ−Ｏ、Ｓｎ−Ｚｒ−ＯおよびＳｎ−Ｈｆ−Ｏを含み、ＳｎがＳｎ（ＩＩ）を指す。Ｓｎ系ｐ型酸化物半導体層は、ゲート電極と位置合わせされているか、または位置合わせされることになるチャネル領域を含むことができ、チャネル領域が、酸化物半導体層のソース領域とドレイン領域との間にある。いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体層は、約１０ｎｍから約１００ｎｍの間の厚さであり得る。ブロック９２０は、物理気相堆積（ＰＶＤ）プロセス、化学気相堆積（ＣＶＤ）プロセス、および原子層堆積（ＡＬＤ）プロセスなど、堆積される材料に適した任意の方法によるＳｎ系ｐ型酸化物半導体層の堆積を伴い得る。ＰＶＤプロセスは、熱蒸着堆積、スパッタ堆積およびパルスレーザー堆積（ＰＬＤ）プロセスを含む。たとえば、Ｓｎ−Ｍ−Ｏは、ＳｎＯターゲットおよびＭＯターゲットをスパッタすること、またはＳｎ−Ｍ−Ｏターゲットをスパッタすることによって堆積され得る。三元Ｓｎ系ｐ型酸化物半導体を形成するＡＬＤプロセスについては、図１０および図１１に関して以下でさらに説明する。
【００８０】
プロセス９００のブロック９３０において、Ｓｎ系ｐ型酸化物半導体層が随意に熱アニールされる。Ｓｎ系ｐ型酸化物半導体層は、酸素雰囲気または水素雰囲気など、任意の適切な雰囲気においてアニールされ得る。たとえば、ｐ型酸化物半導体層は、約２５０℃から４００℃の間の範囲にある温度で、Ｈ２含有プロセスガスにさらされ得る。
【００８１】
いくつかの実装形態では、プロセスは、Ｓｎ系ｐ型酸化物半導体層上に１つまたは複数の誘電体層または金属層を形成することを続けることができる。たとえば、いくつかの実装形態では、酸化物または窒化物などの誘電体層が、誘電体層がＳｎ系ｐ型酸化物半導体層に接触するように、Ｓｎ系ｐ型酸化物半導体層の上に形成される。誘電体層は、たとえば、パッシベーション層、ゲート誘電体層、およびエッチ停止層のうちの１つであり得る。誘電体層は、ＳｉＯ２またはＡｌ２Ｏ３などの酸化物、および窒化物を含む任意の適切な材料を含むことができる。いくつかの実装形態では、誘電体層は、約３００ｎｍから約５００ｎｍの間の厚さなど、約１０ｎｍから約１０００ｎｍの間の厚さであり得る。Ｓｎ系ｐ型酸化物半導体層および誘電体層はＴＦＴの一部を形成することができる。
【００８２】
いくつかの実装形態では、プロセス９００は、Ｓｎ系ｐ型酸化物半導体層のソース領域上にソース電極を形成し、Ｓｎ系ｐ型酸化物半導体層のドレイン領域上にドレイン電極を形成することをさらに含む。ソース電極およびドレイン電極を形成するために、ソース電極およびドレイン電極がエッチングされ得る。したがって、プロセス９００は、Ｓｎ系ｐ型酸化物半導体層のチャネル領域を露出させるようにソース電極およびドレイン電極をエッチングすることをさらに含み得る。いくつかの実装形態では、ソース電極およびドレイン電極を形成する前に、誘電体層を形成することが発生する。これは、誘電体層がエッチ停止層またはゲート誘電体である場合を含むことができる。いくつかの実装形態では、ソース電極およびドレイン電極を形成した後に、誘電体層を形成することが発生し得る。これは、誘電体層が、ＴＦＴを保護するためにソース電極およびドレイン電極の上に形成されたパッシベーション層である場合を含むことができる。
【００８３】
いくつかの実装形態では、プロセス９００は、基板の上にゲート電極を形成することをさらに含む。いくつかの実装形態では、ゲート電極が基板上に形成されてよく、ボトムゲートＴＦＴのためにゲート電極上にゲート誘電体が形成されてよい。いくつかの実装形態では、誘電酸化物層がゲート誘電体の働きをすることができ、トップゲートＴＦＴのためにゲート誘電体の上にゲート電極が形成されてよい。
【００８４】
いくつかの実装形態では、プロセス９００のブロック９２０は、Ｓｎ系ｐ型酸化物半導体層のＡＬＤ堆積を伴う。ＡＬＤプロセスは、レイヤごとに膜を堆積させるために表面媒介堆積反応（ｓｕｒｆａｃｅ−ｍｅｄｉａｔｅｄ  ｄｅｐｏｓｉｔｉｏｎ  ｒｅａｃｔｉｏｎ）を使用し得る。第１の反応体が基板の上に向けられ、第１の反応体の少なくとも一部が基板の表面に化学吸着または物理吸着して層を形成する。層は、吸着反応体分子の単層またはサブ単層であり得るが、必ずしもそうとは限らない。飽和層が堆積されると、反応体が表面上で吸着を続けなくなるように、堆積は自己制限され得る。いくつかの実装形態では、ＡＬＤプロセスは、サブ飽和領域において実行され得る。そのようなプロセスでは、反応体のうちの１つまたは複数は、サブ飽和吸着層が基板表面上に形成されるように限定され得る。
【００８５】
Ｓｎ系ｐ型酸化物の堆積の場合、使用され得る反応体は、スズ（ＩＩ）系有機前駆体、たとえば、ビス［ビス（トリメチルシリル）アミノ］スズ（ＩＩ）、スズ（ＩＩ）アセチルアセトネート、およびスズ（ＩＩ）２，４ペンタンジオネートを含む。同じく使用され得るビス（Ｎ，Ｎ’−ジイソプロピルアセトアミジナト）スズ（ＩＩ）およびスズ（ＩＩ）アミジネート（ｒａｃ−１，３−ジ−ｔｅｒｔ−ブチル−４，５−ジメチル−１，３−ジアザ−２−スタンナシクロペンタン−２−イリデン）などＮ−複素環式スタンニレン化合物の例の合成は、Ｓａｎｇ  Ｂｏｋ  Ｋｉｍら、Ｃｈｅｍ．  Ｍａｔｅｒ．  ２０１４，  ２６，  ３０６５−３０７３に説明されている。
【００８６】
Ｓｎ−Ｔｉ−Ｏ酸化物のＡＬＤ堆積において使用され得る堆積チタン前駆体の例としては、テトラキス（ジエチルアミド）チタン（ＩＶ）、ビス（ｔｅｒｔ−ブチルシクロペンタジエニル）チタン（ＩＶ）ジクロリド、およびチタン（ＩＶ）ジイソプロポキシドビス（２，２，６，６−ｔｅｔｒａｍｅ１｀ｙｌ−３，５−ヘプタンジオネート）、テトラエトキシチタン、テトラメトキシチタン、およびｔｅｔｒａｉｚｏｐｒｏｐｏｘｙｔｉｔａｎｉｕｍなどの有機チタン化合物がある。Ｓｎ−Ｗ−Ｏ酸化物のＡＬＤ堆積において使用され得るタングステン前駆体の例としては、六フッ化タングステン、六塩化タングステン、およびヘキサカルボニルタングステンがある。いくつかの実施形態では、タングステンビス（アルキルイミノ）ビス（アルキルアミノ）化合物（たとえば、ビス（ｔｅｒｔ−ブチルイミノ）ビス（ジメチルアミノ）タングステン（ＶＩ）およびヘキサキス（ジメチルアミノ）タングステン（ＶＩ））などの有機タングステン化合物が使用され得る。Ｓｎ−Ｂ−Ｏ酸化物のＡＬＤ堆積において使用され得るホウ素前駆体の例としては、三臭化ホウ素およびボラン（ＢＨ３）、ジボラン（Ｂ２Ｈ６）、トリボラン（Ｂ３Ｈ７）を含むボランがある。Ｓｎ−Ｎｂ−Ｏ酸化物のＡＬＤ堆積において使用され得るニオブ前駆体の例としては、ニオブ（Ｖ）エトキシドおよびトリス（ジメチルアミノ）（ｔｅｒｔ−ブチルイミノ）ニオブ（Ｖ）などの有機ニオブ化合物がある。
【００８７】
ＡＬＤ堆積Ｓｎ系膜に組み込まれ得る他の化合物は、Ｈｆ、Ｓｉ、Ａｌ、Ｇａ、Ｓｃ、Ｙ、およびＺｒを含み得る。そのような実装形態では、ＡＬＤ堆積に適した任意の前駆体が使用され得る。
【００８８】
採用され得る酸化剤の例としては、酸素（Ｏ２）、オゾン（Ｏ３）、水（Ｈ２Ｏ）、過酸化水素（Ｈ２Ｏ２）およびそれらの組合せがある。いくつかの実装形態では、水または過酸化水素などの水素含有酸化剤が採用される。そのような酸化剤は、いくつかの実装形態では、堆積層にとっての水素源であり得る。
【００８９】
いくつかの実装形態では、Ｓｎ系ｐ型酸化物半導体層を堆積させることは、ｎ型金属酸化物半導体または酸化物絶縁体ではなく、ｐ型酸化物半導体が堆積中に形成されるように温度を制御することを伴う。いくつかの実装形態では、ｐ型半導体の形成を容易にするために、比較的弱い酸化剤が（単独で、またはより強い酸化剤の希釈剤として）採用され得る。弱い酸化剤の例としては、水、二酸化炭素（ＣＯ２）、一酸化炭素（ＣＯ）、メタノール（ＣＨ３ＯＨ）、エタノール（Ｃ２Ｈ６ＯＨ）、イソプロピルアルコール（Ｃ３Ｈ７ＯＨ）、およびそれらの組合せがある。
【００９０】
いくつかの実装形態では、反応体パルスのうちの１つまたは複数の間にプラズマエネルギーが加えられ得る。たとえば、サイクルは、以下の順序を含み得る。金属反応体（プラズマオフ）／パージ／酸化剤（プラズマオン）／パージ。いくつかの実装形態では、膜への水素組み込みを容易にするために、水素含有酸化剤中にプラズマが適用され得る。いくつかの実装形態では、酸化剤パルス中にプラズマエネルギーが加えられ、ｐ型金属酸化物薄膜のＡＬＤ堆積中の比較的低い温度（たとえば、約３００℃未満、約２５０℃未満、約２００℃未満）。
【００９１】
ＡＬＤによって三元以上のＳｎ系ｐ型酸化物半導体層を堆積させるために、さまざまな反応体パルス系列が採用され得る。図１０および図１１は、いくつかの実装形態による、三元Ｓｎ系ｐ型酸化物半導体層を製作するＡＬＤ方法の例を示すフロー図である。図１０および図１１において開示する方法は、四元以上のＳｎ系ｐ型酸化物半導体層を堆積させるように拡張されてよいことが理解されよう。
【００９２】
まず図１０を参照すると、プロセス１０００のブロック１０１０において、基板が設けられる。基板は、図９のブロック９１０に関して上記で説明したような任意の基板材料を含むことができる。プロセス１０００のブロック１０２０において、基板がＳｎ（ＩＩ）含有反応体のパルスにさらされて、基板上に反応体の吸着層を形成する。
【００９３】
プロセス１０００のブロック１０３０において、Ｓｎ（ＩＩ）含有反応体の吸着層を含む基板が第２の金属含有反応体パルスにさらされて、第２の金属含有反応体の吸着層を形成する。第２の金属含有反応体の例としては、Ｗ、Ｔｉ、ＮｂまたはＢ反応体があり、他の例は上記で挙げている。
【００９４】
プロセス１０００のブロック１０４０において、基板が酸化剤パルスにさらされて、反応体の吸着層と反応し、三元Ｓｎ系ｐ型酸化物半導体層を形成する。プロセスのブロック１０５０において、三元Ｓｎ系ｐ型酸化物半導体層の所望の厚さが達成されるまで、ブロック１０２０〜１０４０が繰り返される。
【００９５】
いくつかの実装形態では、Ｓｎ（ＩＩ）含有反応体および第２の金属含有反応体が同時に導入されるように、ブロック１０２０および１０３０が実行され得、これらの反応体の両方を含む吸着層を形成する。
【００９６】
図１１では、プロセス１１００のブロック１１１０において、図９および図１０に関して上記で説明したように基板が設けられる。プロセス１１００のブロック１１２０において、基板がＳｎ（ＩＩ）含有反応体パルスにさらされて、基板上にＳｎ（ＩＩ）含有反応体の吸着層を形成する。Ｓｎ（ＩＩ）含有反応体の例は、上記で挙げている。プロセス１１００のブロック１１３０において、基板が酸化剤パルスにさらされて、Ｓｎ（ＩＩ）含有反応体の吸着層と反応する。プロセスのブロック１１４０において、ブロック１１２０および１１３０が随意に１回または複数回繰り返される。プロセス１１００のブロック１１５０において、基板が第２の金属含有反応体パルスにさらされて、第２の金属含有反応体の吸着層を形成する。第２の金属含有反応体の例としては、Ｗ、Ｔｉ、ＮｂまたはＢ反応体があり、他の例は上記で挙げている。プロセス１１００のブロック１１６０において、基板が酸化剤パルスにさらされて、第２の金属含有反応体の吸着層と反応し、三元Ｓｎ系ｐ型酸化物半導体層を形成する。プロセス１１００のブロック１１７０において、ブロック１１５０および１１６０が随意に１回または複数回繰り返される。プロセス１１００のブロック１１８０において、三元Ｓｎ系ｐ型酸化物半導体層の所望の厚さが達成されるまで、ブロック１１２０〜１１７０が繰り返される。
【００９７】
さまざまな実装形態によれば、Ｓｎ（ＩＩ）含有反応体および第２の金属含有反応体の相対的比率が、反応体パルスの流量、投与回数、または濃度、ならびにこれらのパルスの各々を含むサイクルの数を変えることによって制御され得る。
【００９８】
いくつかの実装形態では、上記で開示したＳｎ系ｐ型酸化物半導体層が、ｐ型ＴＦＴおよびｎ型ＴＦＴを含むＣＭＯＳ  ＴＦＴデバイスの一部を形成し得る。図１２は、いくつかの実装形態による、ＣＭＯＳ  ＴＦＴデバイスを示す断面図の一例である。図１２では、ＣＭＯＳ  ＴＦＴデバイス１２００は、基板１２１０上にｐ型トップゲートＴＦＴ１２０２ａおよびｎ型トップゲートＴＦＴ１２０２ｂを含む。基板の例は、上記で説明されている。図１２の例において、ｐ型トップゲートＴＦＴ１２０２ａおよびｎ型トップゲートＴＦＴ１２０２ｂは、誘電体層１２１１上に形成されるが、いくつかの実装形態では、図４Ｂの例の場合のように基板１２１０上に形成されてもよい。
【００９９】
ｐ型トップゲートＴＦＴ１２０２ａは、チャネル領域１２４０ａとソースおよびドレイン領域１２４２ａとを含む三元以上のＳｎ系ｐ型酸化物半導体層を含む。ソースおよびドレイン電極１２７０ａは、Ｓｎ系ｐ型酸化物半導体層のソースおよびドレイン領域１２４２ａと接触しており、ゲート電極１２２０ａはゲート誘電体１２３０ａの上にある。ｐ型ＴＦＴ１２０２ａのＳｎ系ｐ型酸化物半導体層は、上記で説明したＳｎ系ｐ型酸化物のいずれかを含み得る。
【０１００】
ｎ型トップゲートＴＦＴ１２０２ｂは、チャネル領域１２４０ｂとソースおよびドレイン領域１２４２ｂとを含むｎ型金属酸化物半導体層を含む。ソースおよびドレイン電極１２７０ｂは、ｎ型金属酸化物層のソースおよびドレイン領域１２４２ｂと接触しており、ゲート電極１２２０ｂはゲート誘電体１２３０ｂの上にある。ソースおよびドレイン電極１２７０ａおよび１２７０ｂは、誘電体層１２８０の中に形成されてよく、誘電体層１２８０は、ｐ型トップゲートＴＦＴ１２０２ａとｎ型トップゲートＴＦＴ１２０２ｂとを分離している。
【０１０１】
いくつかの実装形態では、ｎ型金属酸化物半導体はアモルファスであり、インジウム（Ｉｎ）含有、亜鉛（Ｚｎ）含有、スズ（Ｓｎ）含有、ハフニウム（Ｈｆ）含有、およびガリウム（Ｇａ）含有酸化物半導体を含むことができる。ｎ型アモルファス酸化物半導体の例としては、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯがある。
【０１０２】
いくつかの実装形態では、ＣＭＯＳ  ＴＦＴは、図４Ａを参照しながら上記で説明したようにボトムゲートＴＦＴを含む。図１２の例に示されるようなＣＭＯＳ  ＴＦＴデバイスは、たとえば、ディスプレイデバイスの駆動回路の一部として使用され得る。
【０１０３】
いくつかの実装形態では、三元Ｓｎ系ｐ型酸化物半導体層は、フレキシブル基板上に形成されたフレキシブル全酸化物ＣＭＯＳ  ＴＦＴデバイスにおいて実装され得る。図１３Ａは、いくつかの実装形態による、フレキシブル基板上の全酸化物ＣＭＯＳインバータを示す概略図の一例である。全酸化物ＣＭＯＳインバータ１３００は、フレキシブルＰＥＴ基板上にａ−ＩＧＺＯ  ｎチャネルＴＦＴおよびｐチャネルＳｎ−Ｍ−Ｏ  ｐチャネルＴＦＴを含む。全酸化物ＣＭＯＳインバータは、酸化物チャネルの比較的高い移動度に起因して、高いカットオフ周波数を有し得る。
【０１０４】
図１３Ｂおよび図１３Ｃは、ＳｉＯ２／ｎ＋  Ｓｉ基板上にｐチャネルＳｎＯ：Ｈ  ＴＦＴおよびｎチャネルａ−ＩＧＺＯ  ＴＦＴを含む全酸化物ＣＭＯＳインバータ回路１３５０に関する実験データを示す。図１３Ｂは、それぞれｐチャネルＳｎＯ：Ｈ  ＴＦＴおよびｎチャネルａ−ＩＧＺＯ  ＴＦＴに関する電流電圧曲線１３５２および１３５４を示す。飽和移動度、μｓは、ｎチャネルの場合には約９ｃｍ２／Ｖｓ、ｐチャネルの場合には約２ｃｍ２／Ｖｓである。図１３Ｃは、全酸化物ＣＭＯＳインバータの電圧伝達特性（ＶＴＣ）を示す。図１３Ｃは、フルスイングによるはっきりしたインバータ活動を示す。ｄＶＯＵＴ／ｄＶＩＮと定義される電圧利得は、Ｖｄｄ＝７Ｖの最大値で１３よりも大きかった。図１３Ｂおよび図１３Ｃにおけるデータは水素化ＳｎＯ  ｐチャネルを反映しているが、上記で説明したように三元Ｓｎ系ｐチャネルＴＦＴの場合に同様の移動度および伝達特性が観測されることに留意されたい。
【０１０５】
図１４Ａおよび図１４Ｂは、複数のＩＭＯＤディスプレイ素子および本明細書において説明するＴＦＴを含むディスプレイデバイス４０を示すシステムブロック図である。ディスプレイデバイス４０は、たとえば、スマートフォン、セルラー式電話機または携帯電話機とすることができる。しかし、ディスプレイデバイス４０の同じ構成要素またはそのわずかな変形形態も、テレビ、コンピュータ、タブレット、電子書籍リーダー、ハンドヘルドデバイスおよび携帯型メディアデバイスなどの種々のタイプのディスプレイデバイスを例示するものである。
【０１０６】
ディスプレイデバイス４０は、筐体４１と、ディスプレイ３０と、アンテナ４３と、スピーカ４５と、入力デバイス４８と、マイクロホン４６とを含む。筐体４１は、射出成形および真空成形を含むさまざまな製造プロセスのいずれかから形成され得る。さらに、筐体４１は、プラスチック、金属、ガラス、ゴム、およびセラミック、またはこれらの組合せを含むがこれらに限定されないさまざまな材料のいずれかから作製され得る。筐体４１は、異なる色をしたまたは異なるロゴ、画像、もしくは記号を含む他の着脱可能な一部分と交換され得る着脱可能な部分（図示せず）を含むことができる。
【０１０７】
ディスプレイ３０は、本明細書において説明する、双安定ディスプレイまたはアナログディスプレイを含む、さまざまなディスプレイのいずれかであってよい。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、もしくはＴＦＴ  ＬＣＤなどのフラットパネルディスプレイ、またはＣＲＴもしくは他の管デバイスなどの非フラットパネルディスプレイを含むように構成され得る。さらに、ディスプレイ３０は、本明細書において説明するように、ＩＭＯＤベースのディスプレイを含むことができる。
【０１０８】
ディスプレイデバイス４０の構成要素は、図８Ａに概略的に示されている。ディスプレイデバイス４０は、筐体４１を含み、その中に少なくとも部分的に納められた追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０は、トランシーバ４７に結合され得るアンテナ４３を含むネットワークインタフェース２７を含む。ネットワークインタフェース２７は、ディスプレイデバイス４０上で表示可能な画像データの供給源であってよい。したがって、ネットワークインタフェース２７は画像ソースモジュールの一例であるが、プロセッサ２１および入力デバイス４８も画像ソースモジュールとして機能することができる。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整用ハードウェア５２に接続される。調整用ハードウェア５２は、信号を調整する（フィルタまたは他の方法で信号を操作するなど）ように構成され得る。調整用ハードウェア５２は、スピーカ４５およびマイクロホン４６に接続可能である。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続可能である。ドライバコントローラ２９は、フレームバッファ２８および配列ドライバ２２に結合可能であり、配列ドライバ２２はディスプレイ配列３０に結合可能である。図８Ａに具体的に示されていない要素を含む、ディスプレイデバイス４０内の１つまたは複数の要素は、メモリデバイスとして機能するように構成され、また、プロセッサ２１と通信するように構成されることが可能である。いくつかの実装形態では、電源５０は、特定のディスプレイデバイス４０の設計において必要とされる実質的にすべての構成要素に電力を供給することができる。
【０１０９】
ネットワークインタフェース２７は、アンテナ４３とトランシーバ４７とを含み、その結果、ディスプレイデバイス４０は、ネットワークを介して１つまたは複数のデバイスと通信することができる。ネットワークインタフェース２７は、たとえばプロセッサ２１のデータ処理要件を軽減するためにいくつかの処理能力も有することができる。アンテナ４３は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ４３は、ＩＥＥＥ  １６．１１（ａ）、（ｂ）、もしくは（ｇ）を含むＩＥＥＥ  １６．１１規格またはＩＥＥＥ  ８０２．１１ａ、ｂ、ｇ、ｎおよびそのさらなる実装形態を含むＩＥＥＥ  ８０２．１１規格に従ってＲＦ信号を送信および受信する。いくつかの他の実装形態では、アンテナ４３は、Ｂｌｕｅｔｏｏｔｈ（登録商標）規格に従ってＲＦ信号を送信および受信する。セルラー式電話の場合、アンテナ４３は、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ（登録商標）／Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ＧＳＭ（登録商標）  Ｅｎｖｉｒｏｎｍｅｎｔ（ＥＤＧＥ）、Ｔｅｒｒｅｓｔｒｉａｌ  Ｔｒｕｎｋｅｄ  Ｒａｄｉｏ（ＴＥＴＲＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、Ｅｖｏｌｕｔｉｏｎ  Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ  Ｒｅｖ  Ａ、ＥＶ−ＤＯ  Ｒｅｖ  Ｂ、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＰＡ）、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｄｏｗｎｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＤＰＡ）、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｕｐｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＵＰＡ）、Ｅｖｏｌｖｅｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＰＡ＋）、Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または３Ｇ技術、４Ｇ技術、もしくは５Ｇ技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される他の知られている信号を受信するように設計され得る。トランシーバ４７は、アンテナ４３から受信された信号を、これらがプロセッサ２１によって受信され、さらに操作可能であるように前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号を、これらがアンテナ４３を介してディスプレイデバイス４０から送信可能であるように処理することができる。
【０１１０】
いくつかの実装形態では、トランシーバ４７は、受信機と置き換えられてもよい。さらに、いくつかの実装形態では、ネットワークインタフェース２７は、プロセッサ２１に送られるべき画像データを保存または生成できる画像ソースと置き換えられてもよい。プロセッサ２１は、ディスプレイデバイス４０の全体的な動作を制御することができる。プロセッサ２１は、ネットワークインタフェース２７または画像ソースから圧縮画像データなどのデータを受信し、そのデータを処理して未加工の画像データを、または未加工の画像データに容易に処理され得るフォーマットを生成する。プロセッサ２１は、この処理されたデータをドライバコントローラ２９に、または保存するためにフレームバッファ２８に送信することができる。未加工のデータとは、典型的には、画像内の各場所における画像特性を識別する情報を指す。たとえば、このような画像特性は、色、彩度、およびグレースケールレベルを含むことができる。
【０１１１】
プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためにマイクロコントローラ、ＣＰＵ、または論理演算装置を含むことができる。調整用ハードウェア５２は、信号をスピーカ４５に送信するための、および信号をマイクロホン４６から受信するための、増幅器とフィルタとを含んでもよい。調整用ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素品であっても、あるいはプロセッサ２１または他の構成要素内に組み込まれてもよい。
【０１１２】
ドライバコントローラ２９は、プロセッサ２１によって生成された未加工の画像データを、プロセッサ２１から直接またはフレームバッファ２８から取得でき、配列ドライバ２２への高速送信のために未加工の画像データを適切に再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ２９は、ディスプレイ配列３０全体にわたって走査に適した時間順序を有するように、未加工の画像データをラスターのようなフォーマットを有するデータフローに再フォーマットすることができる。次に、ドライバコントローラ２９は、フォーマットした情報を配列ドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、独立した集積回路（ＩＣ）としてシステムプロセッサ２１を関連付けられることが多いが、このようなコントローラは多数の方法で実施され得る。たとえば、コントローラは、ハードウェアとしてプロセッサ２１に組み込まれても、ソフトウェアとしてプロセッサ２１に組み込まれても、またはハードウェア内で配列ドライバ２２と完全に一体化されてもよい。
【０１１３】
配列ドライバ２２は、フォーマットされた情報をドライバコントローラ２９から受信でき、ディスプレイのディスプレイ素子のｘ−ｙ行列から来る、数百、場合によっては数千（またはそれ以上）のリード線に毎秒多数回印加される並列な１組の波形にビデオデータを再フォーマットすることができる。
【０１１４】
いくつかの実装形態では、ドライバコントローラ２９、配列ドライバ２２、およびディスプレイ配列３０は、本明細書において説明するディスプレイのタイプのいずれかに適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（ＩＭＯＤディスプレイ素子コントローラなど）とすることができる。さらに、配列ドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（ＩＭＯＤディスプレイ素子ドライバなど）とすることができる。さらに、ディスプレイ配列３０は、従来のディスプレイ配列または双安定ディスプレイ配列（ＩＭＯＤディスプレイ素子の配列を含むディスプレイなど）とすることができる。いくつかの実装形態では、ドライバコントローラ２９は、配列ドライバ２２と一体化され得る。このような実装形態は、高集積システム、たとえば、携帯電話、携帯型電子デバイス、腕時計、または小面積ディスプレイで有用であり得る。
【０１１５】
いくつかの実装形態では、入力デバイス４８は、たとえばユーザがディスプレイデバイス４０の動作を制御できるように構成され得る。入力デバイス４８は、ＱＷＥＲＴＹキーボードまたは電話機のキーパッドなどのキーパッド、ボタン、スイッチ、ロッカー（ｒｏｃｋｅｒ）、タッチセンシティブスクリーン、ディスプレイ配列３０と一体化されたタッチセンシティブスクリーン、または感圧膜もしくは感熱膜を含むことができる。マイクロホン４６は、ディスプレイデバイス４０のための入力デバイスとして構成され得る。いくつかの実装形態では、マイクロホン４６を介した音声コマンドは、ディスプレイデバイス４０の動作を制御するために使用され得る。
【０１１６】
電源５０は、さまざまなエネルギー貯蔵デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウム電池またはリチウムイオン電池などの充電式電池とすることができる。充電式電池を使用する実装形態では、充電式電池は、たとえばコンセントまたは光電式デバイスもしくは配列によってもたらされる電力を使用して充電可能であってよい。あるいは、充電式電池は、ワイヤレス充電可能である。電源５０はまた、再生可能なエネルギー源、コンデンサ、またはプラスチック太陽電池もしくは太陽電池塗料を含む太陽電池を含むことができる。電源５０はまた、壁コンセント電力を受信するように構成され得る。
【０１１７】
いくつかの実装形態では、制御プログラマビリティ（ｃｏｎｔｒｏｌ  ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）は、電子ディスプレイシステム内のいくつかの場所に設置可能なドライバコントローラ２９内に備わっている。いくつかの他の実装形態では、制御プログラマビリティは配列ドライバ２２内に備わっている。上述した最適化は、任意の数のハードウェア構成要素および／またはソフトウェア構成要素において、ならびに種々の構成で実施され得る。
【０１１８】
本明細書で使用される場合、項目のリスト「のうち少なくとも１つ」を参照するフレーズは、単一のメンバを含むこれらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうち少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含することを意図するものである。
【０１１９】
本明細書で開示される実装形態に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、またはこの両者の組合せとして実施可能である。ハードウェアおよびソフトウェアの互換性について、機能に関して概略的に説明し、上述の種々の例示的な構成要素、ブロック、モジュール、回路、およびステップとして示してきた。このような機能がハードウェアで実施されるかソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課せられた設計の制約によって決まる。
【０１２０】
本明細書で開示される態様に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、および回路を実施するために使用されるハードウェアおよびデータ処理装置は、本明細書において説明する機能を実行するように設計された、シングルチップまたはマルチチップの汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能な論理デバイス、ディスクリートゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはこれらの任意の組合せによって実施または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいし、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサの組合せ、ＤＳＰコアと連動する１つまたは複数のマイクロプロセッサの組合せなどのコンピューティングデバイスの組合せ、または他の任意のこのような構成としても実施され得る。いくつかの実装形態では、特定のステップおよび方法は、所与の機能に固有の回路によって実行され得る。
【０１２１】
１つまたは複数の態様では、説明した機能は、本明細書に開示されている構造およびそれらの構造的な等価物を含む、ハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実施され得る。本明細書において説明する主題の実装形態はまた、データ処理装置によって処理されるための、またはデータ処理装置の動作を制御するために、コンピュータ記憶媒体上で符号化された１つまたは複数のコンピュータプログラムすなわちコンピュータプログラム命令の１つまたは複数のモジュールとして実施され得る。
【０１２２】
機能は、ソフトウェアで実装される場合、１つもしくは複数の命令またはコードとしてコンピュータ可読媒体上に記憶され、またはコンピュータ可読媒体を介して送信され得る。本明細書で開示した方法またはアルゴリズムのステップは、コンピュータ可読媒体上に存在し得るプロセッサ実行可能ソフトウェアモジュール内で実施され得る。コンピュータ可読媒体は、ある場所から別の場所にコンピュータプログラムを転送することが可能になり得る任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形式で所望のプログラムコードを記憶するために使用され得るとともに、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ぶことができる。本明細書で使用する場合、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は、通常、磁気的にデータを再生するが、ディスク（ｄｉｓｃ）は、レーザーで光学的にデータを再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれ得る。加えて、方法またはアルゴリズムの動作は、コンピュータプログラム製品に組み込まれ得る、機械可読媒体およびコンピュータ可読媒体上のコードおよび命令の１つまたは任意の組合せまたはセットとして存在することができる。
【０１２３】
本開示において説明する実装形態の種々の変更は、当業者には容易に明らかになり、本明細書において定義される一般的原理は、本開示の趣旨または範囲から逸脱することなく他の実装形態に適用され得る。したがって、特許請求の範囲は、本明細書において示される実装形態に限定されることを意図したものではなく、特許請求の範囲には、本明細書で開示される本開示、原理、および新規な特徴と一致する最も広い範囲が認められるべきである。さらに、「上の（ｕｐｐｅｒ）」および「下の（ｌｏｗｅｒ）」という用語が、図を説明しやすくするために使用されることがあり、適切に配向されたページ上の図の向きに対応する相対的位置を示し、たとえば、実施されるＩＭＯＤディスプレイ素子の適切な向きを反映しなくてもよいことは、当業者には容易に理解されるであろう。
【０１２４】
別個の実装形態に関して本明細書において説明する特定の特徴はまた、単一の実装形態で組み合わせて実施され得る。逆に、単一の実装形態に関して説明する種々の特徴はまた、複数の実装形態でまたは任意の適切な副次的組合せ（ｓｕｂｃｏｍｂｉｎａｔｉｏｎ）で別々に実施され得る。さらに、特徴が特定の組合せで作用すると上述され、さらに当初はそのようなものとして請求され得るが、請求した組合せからの１つまたは複数の特徴は場合によってはその組合せから除き得ること、請求した組合せは副次的組合せまたは副次的組合せの変形を対象とし得る。
【０１２５】
同様に、動作が図面では特定の順序で示されているが、望ましい結果を達成するために、このような動作が、示された特定の順序でもしくは順次に実行されること、または示された動作のすべてが実行されることを必要としないことが当業者には容易に理解されよう。さらに、図面は、さらに１つの例示的なプロセスを流れ図の形で概略的に示すことができる。しかし、示されない他の動作が、概略的に示される例示的なプロセスに組み込まれてもよい。たとえば、示された動作のいずれかの前、その後、またはその間に、１つまたは複数の追加の動作が実行可能である。特定の状況では、マルチタスク方式および並列処理が有利な場合がある。さらに、上述の実装形態における種々のシステム構成要素の分離は、すべての実装形態でこのような分離を必要とすると理解されるべきではなく、説明したプログラム構成要素およびシステムは一般に単一のソフトウェア製品に合わせて統合されるかまたは複数のソフトウェア製品にパッケージ化されることが可能なことを理解されたい。さらに、他の実装形態は、以下の特許請求の範囲に含まれる。場合によっては、特許請求の範囲に記載された作用は、異なる順序で実行でき、依然として所望の結果を達成することが可能である。
【符号の説明】
【０１２６】
１  線
１２  ＩＭＯＤディスプレイ素子
１３  光
１４  可動反射層、可動層
１５  光
１６  光学スタック、光学スタック部分
１８  支持支柱
１９  ギャップ
２０  透明基板
２１  プロセッサ
２２  配列ドライバ
２４  行ドライバ回路
２６  列ドライバ回路
２７  ネットワークインタフェース
２８  フレームバッファ
２９  ドライバコントローラ
３０  ディスプレイ配列
３６  ＥＭＳ配列
４０  ディスプレイデバイス
４１  筐体
４３  アンテナ
４５  スピーカ
４６  マイクロホン
４７  トランシーバ
４８  入力デバイス
５０  電源
５２  調整用ハードウェア
９１  ＥＭＳパッケージ
９２  背板
９３  凹部
９４ａ  背板構成要素
９４ｂ  背板構成要素
９６  導電性ビア
９７  機械的隔離絶縁器
９８  電気接点
４００ａ  ボトムゲートＴＦＴ
４００ｂ  トップゲートＴＦＴ
４１０ａ  基板
４１０ｂ  基板
４２０  ゲート電極
４２０ａ  ゲート電極
４２０ｂ  ゲート電極
４３０ａ  ゲート誘電体
４３０ｂ  ゲート誘電体
４４０ａ  半導体層
４４０ｂ  半導体層
４５０ａ  ソース電極
４５０ｂ  ソース電極
４６０ａ  ドレイン電極
４６０ｂ  ドレイン電極
９００  プロセス
１０００  プロセス
１１００  プロセス
１２００  ＣＭＯＳ  ＴＦＴデバイス
１２０２ａ  ｐ型トップゲートＴＦＴ、ｐ型ＴＦＴ
１２０２ｂ  ｎ型トップゲートＴＦＴ
１２１０  基板
１２１１  誘電体層
１２２０ａ  ゲート電極
１２２０ｂ  ゲート電極
１２３０ａ  ゲート誘電体
１２３０ｂ  ゲート誘電体
１２４０ａ  チャネル領域
１２４０ｂ  チャネル領域
１２４２ａ  ソースおよびドレイン領域
１２４２ｂ  ソースおよびドレイン領域
１２７０ａ  ソースおよびドレイン電極
１２７０ｂ  ソースおよびドレイン電極
１２８０  誘電体層
１３００  全酸化物ＣＭＯＳインバータ
１３５０  全酸化物ＣＭＯＳインバータ回路
１３５２  電流電圧曲線
１３５４  電流電圧曲線
【図１】
0006294575.tif 000002
【図２】
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【図３Ａ】
0006294575.tif 000004
【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0006294575.tif 000014
【図１２】
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【図１３Ａ】
0006294575.tif 000016
【図１３Ｂ】
0006294575.tif 000017
【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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