(57)【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられ、第１領域と、前記第１領域及び前記第２電極の間に位置する第２領域とを有する第２導電形の第２半導体領域と、
前記第２電極に電気的に接続され、前記第２電極から前記第１電極に向かう第１方向において、前記第２電極から前記第１半導体領域に達し、前記第１方向に交差する第２方向に並ぶ複数の第１接続領域と、
前記複数の第１接続領域のいずれかと、前記第２半導体領域および前記第１半導体領域と、の間に設けられた第１絶縁膜と、
前記第２方向において隣り合う前記第１接続領域の間に設けられ、前記第２電極に電気的に接続され、前記第１方向において、前記第２半導体領域の前記第２領域の中を延在して貫通し、前記第２半導体領域の前記第１領域中に達する第２接続領域と、
を備えた半導体装置。
【請求項２】
前記第２接続領域と前記第１電極との間の距離は、隣り合う前記第１接続領域と前記第１電極との間の距離よりも長い請求項１記載の半導体装置。
【請求項３】
前記第２方向において、前記第２接続領域の幅は、前記第２半導体領域の幅よりも大きい請求項１または２に記載の半導体装置。
【請求項４】
前記第１方向および前記第２方向に交差する第３方向において、前記第２半導体領域は、複数の領域に分割されている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２接続領域において、前記第２接続領域が前記第２電極に接続された部分以外は、前記第２半導体領域に囲まれ、
前記第２半導体領域の前記第１領域の不純物濃度は、前記第２半導体領域の前記第２領域の不純物濃度より低い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体領域の不純物濃度は、前記第１電極側より前記第２電極側のほうが高い請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２電極と前記第２半導体領域との間に設けられた第２絶縁膜と、
前記複数の第１接続領域のいずれかと前記第２電極との間を接続する第１導電領域と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と前記第２電極との間に設けられ、第１領域と、前記第１領域及び前記第２電極の間に位置する第２領域とを有する第２導電形の第２半導体領域と、
前記第２電極に電気的に接続され、前記第２電極から前記第１電極に向かう第１方向において、前記第２電極から前記第１半導体領域に達し、前記第１方向に交差する第２方向に並ぶ複数の第１接続領域と、
前記複数の第１接続領域のいずれかと、前記第２半導体領域および前記第１半導体領域と、の間に設けられた第１絶縁膜と、
前記第２方向において隣り合う前記第１接続領域の間に設けられ、前記第２電極に電気的に接続され、前記第１方向において、前記第２半導体領域の前記第２領域の中を延在して貫通し、前記第２半導体領域の前記第１領域中に達する第２接続領域と、
前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域と前記第２電極との間に設けられた第１導電形の第４半導体領域と、
前記第１方向において、前記第４半導体領域から前記第１半導体領域に達し、前記第２方向に並ぶ複数の第３電極と、
前記複数の第３電極のいずれかと、前記第４半導体領域、前記第３半導体領域、および前記第１半導体領域と、の間に設けられた第３絶縁膜と、
前記第１電極と前記第１半導体領域との間に設けられ、前記複数の第３電極と前記第１電極との間に位置する第２導電形の第５半導体領域と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、インバータなどの電力変換装置に用いられる半導体装置としてＩＧＢＴ（Insula
ted Gate Bipolar Transistor）、ダイオード等が用いられている。ダイオードは、一般にＩＧＢＴと逆並列に接続され、環流用ダイオードとして用いられる。このため、ダイオードは、ＦＷＤ（Free Wheeling Diode）と呼ばれることもある。
【０００３】
インバータなどの電力変換装置の特性改善には、ＩＧＢＴの特性改善と並行してＦＷＤの特性改善が重要になっている。改善される特性としては、オン電圧（導通状態での電圧降下）、リカバリー時間（リバースリカバリー時のリカバリー電流の消滅時間）、リカバリー時の安全動作領域（リバースリカバリー電流が流れている状態で電圧が印加されても破壊しない動作領域）、およびリカバリー時の電流・電圧振動等がある。なかでも、リカバリー時間を短縮することは重要である。また、以下では、リバースリカバリーをリカバリーと呼ぶ。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０６７９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、リカバリー時間が短い半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられ、第１領域と、前記第１領域及び前記第２電極の間に位置する第２領域とを有する第２導電形の第２半導体領域と、前記第２電極に電気的に接続され、前記第２電極から前記第１電極に向かう第１方向において、前記第２電極から前記第１半導体領域に達し、前記第１方向に交差する第２方向に並ぶ複数の第１接続領域と、前記複数の第１接続領域のいずれかと、前記第２半導体領域および前記第１半導体領域と、の間に設けられた第１絶縁膜と、前記第２方向において隣り合う前記第１接続領域の間に設けられ、前記第２電極に電気的に接続され、前記第１方向において、前記第２半導体領域の前記第２領域の中を延在して貫通し、前記第２半導体領域の前記第１領域中に達する第２接続領域と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図２】図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の導通状態を表す模式的断面図である。
【図３】図３は、第１実施形態に係る半導体装置の導通状態を表すグラフ図である。
【図４】図４（ａ）および図４（ｂ）は、第１実施形態に係る半導体装置のオフ状態を表す模式的断面図である。
【図５】図５（ａ）は、第１参考例に係る半導体装置を表す模式的断面図である。図５（ｂ）は、第２参考例に係る半導体装置を表す模式的断面図である。
【図６】図６は、第２実施形態に係る半導体装置を表す模式的断面図である。
【図７】図７（ａ）は、第３実施形態に係る半導体装置を表す模式的斜視図である。図７（ｂ）は、第３実施形態に係る半導体装置を表す模式的平面図である。
【図８】図８（ａ）は、第４実施形態に係る半導体装置を表す模式的断面図である。図８（ｂ）は、第４実施形態に係る半導体装置の一部分における不純物濃度プロファイルを表すグラフ図である。
【図９】図９（ａ）は、第５実施形態に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第５実施形態に係る半導体装置の一部分における不純物濃度プロファイルを表すグラフ図である。
【図１０】図１０は、第６実施形態に係る半導体装置を表す模式的断面図である。
【図１１】図１１は、第７実施形態の第１例に係る半導体装置を表す模式的断面図である。
【図１２】図１２は、第７実施形態の第２例に係る半導体装置を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、実施形態では、ｎ＋形、ｎ形、ｎ−形の順でｎ形（第１導電形）の不純物濃度が低くなることを表す。ｐ＋形、ｐ形の順でｐ形（第２導電形）の不純物濃度が低くなることを表す。また、図には、三次元座標（Ｘ軸、Ｙ軸、Ｚ軸）が導入される場合がある。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。図１（ａ）は、図１（ｂ）のＡ１−Ａ２線に沿った位置での断面が表されている。
【００１０】
図１（ａ）および図１（ｂ）に表す半導体装置１は、ダイオードの一種である。半導体装置１は、例えば、インバータ回路などの環流用ダイオードとして用いられる。
【００１１】
図１（ａ）に表すように、半導体装置１は、第１電極１０と、第２電極１１と、第１半導体領域（以下、例えば、ｎ形の半導体領域２０）と、第２半導体領域（以下、例えば、ｐ＋形半導体領域３１）と、複数の第１接続領域（以下、例えば、接続領域１２）と、第１絶縁膜（以下、絶縁膜１３）と、第２接続領域（以下、例えば、接続領域１６）と、を備える。
【００１２】
本実施形態において、図中に記載された三次元座標は、第１電極１０から第２電極１１に向かう方向がＺ軸方向に対応し、Ｚ軸方向に交差する方向の１つがＸ軸方向に対応し、Ｚ軸方向およびＸ軸方向に交差する方向がＹ軸方向に対応している。
【００１３】
半導体装置１において、ｎ形の半導体領域２０は、第１電極１０と第２電極１１との間に設けられている。第１電極１０は、カソード電極である。第２電極１１は、アノード電極である。第１電極１０と第２電極１１との間に複数の半導体領域が設けられている。例えば、ｎ形の半導体領域２０は、ｎ−形半導体領域２１と、ｎ＋形半導体領域２２と、を含む。ｎ＋形半導体領域２２は、第１電極１０とｎ−形半導体領域２１との間に設けられている。ｎ＋形半導体領域２２は、第１電極１０の側に設けられている。ｎ−形半導体領域２１は、第２電極１１の側に設けられている。ｎ＋形半導体領域２２は、第１電極１０にオーミック接触または低抵抗接触をしている。
【００１４】
ｐ＋形半導体領域３１は、ｎ形の半導体領域２０と第２電極１１との間に設けられている。ｐ＋形半導体領域３１は、第２電極１１とオーミック接触または低抵抗接触をしている。半導体装置１においては、ｐ＋形半導体領域３１／ｎ−形半導体領域２１／ｎ＋形半導体領域２２によりｐｉｎダイオードが形成されている。また、ｐ＋形半導体領域３１は、ｎ形の半導体領域２０の上に、複数設けられている。ｐ＋形半導体領域３１は、ｎ−形半導体領域２１へのｐ形不純物の選択的な注入、およびｐ形不純物の注入後のアニール処理によって形成される。
【００１５】
複数の接続領域１２のそれぞれは、第２電極１１に電気的に接続されている。ここで、「接続」とは、直接的な接続のほか、間接的な接続も含む。例えば、複数の接続領域１２のそれぞれは、第２電極１１に接する。複数の接続領域１２のそれぞれは、第２電極１１からｎ形の半導体領域２０に達する。例えば、複数の接続領域１２のそれぞれは、第２電極１１から第１電極１０に向かう方向（第１方向）において、ｐ＋形半導体領域３１の中およびｎ形の半導体領域２０の中を延在する。複数の接続領域１２のそれぞれの下端１２ｄは、ｎ−形半導体領域２１に位置している。絶縁膜１３は、複数の接続領域１２のそれぞれとｐ＋形半導体領域３１との間、および複数の接続領域１２のそれぞれとｎ形の半導体領域２０（例えば、ｎ−形半導体領域２１）との間に設けられている。
【００１６】
複数の接続領域１２は、例えば、第１方向に交差する第２方向（Ｙ軸方向）において並んでいる。例えば、複数の接続領域１２の中、隣り合う接続領域１２ａと接続領域１２ｂの間には、絶縁膜１３、ｎ−形半導体領域２１、ｐ＋形半導体領域３１、および接続領域１６が設けられている。接続領域１２のそれぞれの下端１２ｄと第１電極１０との間の距離は、略同じである。
【００１７】
接続領域１６は、Ｙ方向において、接続領域１２ａと接続領域１２ｂとの間に設けられている。接続領域１６は、第２電極１１に電気的に接続されている。接続領域１６は、例えば、第２電極１１に接している。接続領域１６は、第２電極１１からｎ形の半導体領域２０に達する。例えば、接続領域１６は、第２電極１１から第１電極１０に向かう方向において、ｐ＋形半導体領域３１の中およびｎ形の半導体領域２０の中を延在する。接続領域１６は、ｐ＋形半導体領域３１を貫通する。接続領域１６の下端１６ｄは、ｎ−形半導体領域２１に位置している。接続領域１６は、ｎ−形半導体領域２１にショットキー接触をしている。半導体装置１においては、接続領域１６／ｎ−形半導体領域２１によって、ＳＢＤ（ショットキーバリアダイオード）が形成されている。つまり、半導体装置１は、ｐｉｎダイオードのほか、ＳＢＤを有する。
【００１８】
接続領域１６の下端１６ｄと第１電極１０との距離は、接続領域１２の下端１２ｄと第１電極１０との間の距離よりも長い。また、Ｙ軸方向において、接続領域１６と、複数の接続領域１２のそれぞれとの間には、ｐ＋形半導体領域３１が設けられている。
【００１９】
接続領域１６は、ｎ−形半導体領域２１の上にｐ＋形半導体領域３１が形成された後、ｐ＋形半導体領域３１およびｎ−形半導体領域２１にトレンチが形成されて、このトレンチ内に形成される。
【００２０】
また、図１（ｂ）に表すように、半導体装置１において、ｐ＋形半導体領域３１、複数の接続領域１２、および接続領域１６は、第１方向およびＹ軸方向に交差する第３方向（Ｘ軸方向）に延在する。
【００２１】
ここで、隣り合うｐ＋形半導体領域３１同士は、Ｘ−Ｙ平面において、その終端同士が繋がっている場合がある。また、隣り合う接続領域１２同士は、Ｘ−Ｙ平面において、その終端同士が繋がっている場合がある。また、隣り合う接続領域１６同士は、Ｘ−Ｙ平面において、その終端同士が繋がっている場合がある。本実施形態では、半導体装置１の要部の断面、半導体装置１の要部の平面が例示されている。
【００２２】
Ｙ軸方向において、隣り合う接続領域１２のそれぞれの中心間の距離は、例えば、６μｍ以下であり、ｐ＋形半導体領域３１の幅は、例えば、２μｍ以下であり、接続領域１６の幅は、例えば、２μｍ以下である。
【００２３】
本実施形態における各半導体領域（ｎ形の半導体領域２０、ｐ＋形半導体領域３１、第２実施形態以下の各半導体領域等）の主成分は、例えば、ケイ素（Ｓｉ）である。半導体領域の主成分は、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等であってもよい。第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。第２導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
【００２４】
ｎ＋形半導体領域２２の不純物濃度の最大値は、３×１０１７ｃｍ−３よりも大きく、例えば、１×１０１８ｃｍ−３以上である。ｎ＋形半導体領域２２の不純物濃度については、第１電極１０に向かうにつれ、高く設定してもよい。ｎ−形半導体領域２１の不純物濃度は、例えば、１×１０１５ｃｍ−３以下であり、素子の耐圧設計により任意の不純物濃度に設定できる。ｐ＋形半導体領域３１の不純物濃度の最大値は、３×１０１７ｃｍ−３よりも高く、例えば、１×１０１９ｃｍ−３以上である。ｐ＋形半導体領域３１の不純物濃度については、第２電極１１に向かうにつれて、高く設定してもよい。
【００２５】
また、「不純物濃度」とは、半導体材料の導電性に寄与する不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を実効的な不純物濃度とする。また、実効的な不純物元素から電離した電子または正孔の濃度をキャリア濃度とする。実施形態に係る不純物濃度の高低は、Ｚ方向における不純物濃度プロファイルの最大値または平均値によって比較される。
【００２６】
第１電極１０、第２電極１１、接続領域１２、１６の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属である。また、絶縁膜は、例えば、シリコン酸化物（ＳｉＯ２）またはシリコン窒化物（Ｓｉ３Ｎ４）を含む。
【００２７】
半導体装置１の導通状態について説明する。  
図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の導通状態を表す模式的断面図である。図３は、第１実施形態に係る半導体装置の導通状態を表すグラフ図である。図３の横軸は、第１電極１０と第２電極１１との間に印加される電圧（Ｖ）であり、縦軸は、第１電極１０と第２電極１１との間に流れる電流（Ａ）である。
【００２８】
図２（ａ）には、半導体装置１における低電流導通状態が表されている。
【００２９】
低電流導通状態においては、カソード・アノード間に順バイアスの電圧が印加される。すなわち、第１電極１０の電位よりも、第２電極１１の電位の方が高くなるようにカソード・アノード間に電圧が印加される。例えば、第２電極１１は、正極で、第１電極１０は、負極である。
【００３０】
ｎ＋形半導体領域２２は、第１電極１０にオーミック接触または低抵抗接触をしている。従って、第１電極１０から注入された電子は、ｎ＋形半導体領域２２を経由し、隣り合う接続領域１２間のｎ形半導体領域２１に到達する。ここで、ＳＢＤのショットキー障壁は、ｐｉｎダイオードのｐｎ接合障壁よりもエネルギー障壁が低く設定されている。これにより、電子の殆どは、ｐ＋形半導体領域３１よりも、接続領域１６を経由して第２電極１１に流れる。図２（ａ）では、この状態が電子電流ｅ１として表されている。また図３には、低電流導通状態でのＩ−Ｖ曲線がＡ領域の曲線として表されている。すなわち、低電流導通状態では、ｐｉｎダイオードよりも電流の立ち上がりが高いＳＢＤが優先的に動作する。
【００３１】
図２（ｂ）には、半導体装置１における大電流導通状態が表されている。
【００３２】
大電流導通状態においても、カソード・アノード間に順バイアスの電圧が印加される。但し、大電流導通状態における順バイアス電圧は、低電流導通状態における順バイアス電圧より大きい。
【００３３】
順バイアス電圧が低電流導通状態よりさらに上昇すると、カソード側から注入される電子の量が増え、隣り合う接続領域１２間のｎ形半導体領域２１に到達する電子の量が増える。この電子の流れが電子電流ｅ２として表されている。これにより、電子は、接続領域１６付近のほか、ｐ＋形半導体領域３１の直下にも到達する。しかし、電子にとって、ｐ形の高濃度領域（ｐ＋形半導体領域３１）と、ｎ形の低濃度領域（ｎ−形半導体領域２１）との間は、エネルギー障壁となる。従って、ｐ＋形半導体領域３１の直下にまで到達した電子は、ｐ＋形半導体領域３１に流れ込み難くなる。この結果、電子はｐ＋形半導体領域３１の直下にまで到達した後、ｐ＋形半導体領域３１の下方において横方向、すなわち、Ｙ軸方向に対して略平行な方向に移動する。
【００３４】
この電子の移動により、ｐ＋形半導体領域３１の下方では、電圧降下が生じる。これにより、第２電極１１に接触したｐ＋形半導体領域３１は正極になり、ｐ＋形半導体領域３１の下方に位置するｎ−形半導体領域２１はｐ＋形半導体領域３１に対して負極になるようにバイアスされる。
【００３５】
このバイアスにより、ｐ＋形半導体領域３１とｎ−形半導体領域２１との間の正孔に対するエネルギー障壁が低くなる。その結果、ｐ＋形半導体領域３１からｎ−形半導体領域２１に正孔が注入される。この注入された正孔により正孔電流ｈ１が形成される。
【００３６】
図３には、大電流導通状態でのＩ−Ｖ曲線がＢ領域の曲線として表されている。大電流導通状態では、ＳＢＤよりもｐｉｎダイオードが優先的に動作する。そして、大電流導通状態における正孔電流ｈ１は、ｐ＋形半導体領域３１のＹ軸方向における幅、もしくはｐ＋形半導体領域３１と第２電極１１との接触面積が大きくなるほど増大する。換言すれば、その幅もしくは接触面積を制御することによりアノード側からの正孔注入量が抑制される。
【００３７】
半導体装置１では、ｐ＋形半導体領域３１内を接続領域１６が貫通している。この接続領域１６のＹ軸方向における幅を調整することにより、Ｙ軸方向におけるｐ＋形半導体領域３１の幅またはｐ＋形半導体領域３１と第２電極１１との接触面積を確実に制御できる。そして、ｐ＋形半導体領域３１の幅またはｐ＋形半導体領域３１と第２電極１１との接触面積を微小に制御することにより、導通状態における正孔注入を確実に抑制することができる。これにより、半導体装置１では、リカバリー時間が短くなり、高速化が実現する。
【００３８】
また、半導体装置１では、低電流導通状態において、ｐｉｎダイオードよりもＳＢＤが優先的に動作する。これにより、ｐｉｎダイオードに比べて、低電圧印加時の電流が増加する。その結果、半導体装置１では、導通状態での電圧が低減する。
【００３９】
半導体装置１のオフ状態について説明する。  
図４（ａ）および図４（ｂ）は、第１実施形態に係る半導体装置のオフ状態を表す模式的断面図である。
【００４０】
図４（ａ）には、第１実施形態に係る半導体装置のオフ状態の一例として、リカバリー状態が表されている。
【００４１】
例えば、アノード・カソード間に順方向のバイアスを印加していた状態から、逆方向のバイアス、すなわち、第２電極１１が負極、第１電極１０が正極となるように、カソード・アノード間に電圧が印加される。これにより、ｎ−形半導体領域２１に存在する正孔は、第２電極１１の側に移動する。また、ｎ−形半導体領域２１に存在する電子は第１電極１０の側に移動する。電子は、ｎ＋形半導体領域２２を経由して第１電極１０に流れ込む。一方、正孔は、ｐ＋形半導体領域３１および接続領域１６を経由して第２電極１１に流れ込む。
【００４２】
また、リカバリー時には、電子が第１電極１０に流れ、正孔が第２電極１１に流れつつ、ｐ＋形半導体領域３１とｎ−形半導体領域２１との接合部、接続領域１６とｎ−形半導体領域２１との接合部、および絶縁膜１３とｎ−形半導体領域２１との接合部を起点にして、空乏層２８がｎ−形半導体領域２１およびｐ＋形半導体領域３１に拡がる。これにより、半導体装置１における第２電極１１と第１電極１０との間の導通は遮断される。
【００４３】
ここで、Ｙ軸方向において隣り合う絶縁膜１３と、ｎ−形半導体領域２１と、の接合部から延びる空乏層２８は、Ｙ軸方向において互いに繋がる。これにより、隣り合う接続領域１２間のｎ−形半導体領域２１は、完全に空乏化される。この結果、ＳＢＤに印加される逆方向のバイアスが緩和されて、ＳＢＤ内を流れる逆方向電流（もれ電流）が確実に抑制される。これにより、半導体装置１では、オフ状態における耐圧が確実に向上する。
【００４４】
また、図４（ｂ）には、第１実施形態に係る半導体装置のオフ状態の一例として、リカバリー状態の別の例が表されている。
【００４５】
但し、ｐｉｎダイオードにおいては、リカバリー時にｐｎ接合部付近のいずれかで電界集中が起こり、アバランシェが引き起こされる場合がある。しかし、絶縁膜１３は、第１電極１０の側に角部１３ｃを有している。この角部１３ｃにはリカバリー時に電界が集中し、角部１３ｃの付近でのアバランシェが起き易くなる。アバランシェによって発生した正孔の流れを正孔ｈ２とする。
【００４６】
ここで、角部１３ｃは、Ｙ軸方向において繰り返し配置されている。これにより、複数の角部１３ｃのそれぞれでアバランシェが起き易くなり、アバランシェが起きる箇所が複数に分散される。そして、正孔電流ｈ２は、角部１３ｃ付近のｐ＋形半導体領域３１を経由して第２電極１１に排出される。半導体装置１では、正孔がｐ＋形半導体領域３１を経由して第２電極１１に流れ込むため、このアバランシェによって引き起こされる弊害が抑制され、リカバリー時の安全動作領域が拡大する。
【００４７】
また、リカバリー時には、接続領域１２に第２電極１１と同じ負の電位が印加される。これにより、ｐ＋形半導体領域３１には絶縁膜１３に沿って、正孔濃度が増加した誘起層１９が形成される。この誘起層１９は、正孔にとっては、抵抗が低い層である。誘起層１９の形成によって、正孔が第２電極１１に効率よく排出される。これにより、リカバリー時の半導体装置１の破壊耐量はさらに増加する。
【００４８】
図５（ａ）は、第１参考例に係る半導体装置を表す模式的断面図である。図５（ｂ）は、第２参考例に係る半導体装置を表す模式的断面図である。
【００４９】
図５（ａ）に表す第１参考例の半導体装置１００では、ｎ形の半導体領域２０と第２電極１１との間に複数のｐ＋形半導体領域３１が設けられているに過ぎない。また、ｎ−形半導体領域２１は、第２電極１１にショットキー接触をしている。
【００５０】
半導体装置１００においても、オフ状態では、隣り合うｐ＋形半導体領域３１とｎ−形半導体領域２１との接合部から空乏層２８が延びて、隣り合うｐ＋形半導体領域３１間のｎ−形半導体領域２１は、完全に空乏化される。この結果、ＳＢＤに印加される逆方向のバイアスが緩和されて、ＳＢＤ内を流れる逆方向電流が抑制される。
【００５１】
しかし、隣り合うｐ＋形半導体領域３１間のｎ−形半導体領域２１を完全に空乏化するには、深いｐ＋形半導体領域３１を形成する必要がある。これにより、半導体装置１００では、ｐ＋形半導体領域３１の容積が増加する。また、ｐ＋形半導体領域３１は、製造プロセス時に熱拡散する場合がある。この結果、半導体装置１００では、導通状態における正孔注入が増えてしまう。
【００５２】
これに対し、半導体装置１では、ｐ＋形半導体領域３１の深さを深くするのではなく、複数の接続領域１２を深くすることによって、隣り合う接続領域１２間のｎ−形半導体領域２１を完全に空乏化している。また、ｐ＋形半導体領域３１内に接続領域１６が貫通しているため、Ｙ軸方向におけるｐ＋形半導体領域３１の幅が微小に制御される。これにより、導通状態での正孔注入量が低減し、リカバリー時間がより短くなる。
【００５３】
一方、図５（ｂ）に表す第２参考例の半導体装置１０１では、半導体装置１から接続領域１６を除かれた構造を有する。さらに、半導体装置１０１では、第２電極１１とｎ−形半導体領域２１との間、およびｐ＋形半導体領域３１とｎ−形半導体領域２１との間にｐ形半導体領域３０が設けられている。
【００５４】
半導体装置１０１においても、オフ状態では、ｐ形半導体領域３０とｎ−形半導体領域２１との接合部、および絶縁膜１３とｎ−形半導体領域２１との接合部を起点にして、空乏層２８がｎ−形半導体領域２１およびｐ形半導体領域３０に拡がる。そして、Ｙ軸方向において隣り合う絶縁膜１３と、ｎ−形半導体領域２１と、の接合部から延びる空乏層２８は、Ｙ軸方向において互いに繋がる。これにより、隣り合う接続領域１２間のｎ−形半導体領域２１は、完全に空乏化される。これにより、半導体装置１０１では、オフ状態における耐圧が向上する。
【００５５】
しかし、半導体装置１０１は、接続領域１６がなく、ＳＢＤを有していない。これにより、低電流導通状態におけるオン電圧が半導体装置１に比べて増加する。また、ｐ＋形半導体領域３１は、製造プロセス時に熱拡散する場合がある。これにより、半導体装置１０１では、Ｙ軸方向におけるｐ＋形半導体領域３１の幅を微小に制御できない。
【００５６】
これに対し、半導体装置１では、ＳＢＤの利用によって、低電流導通状態におけるオン電圧が低くなっている。さらに、ｐ＋形半導体領域３１内に接続領域１６が貫通しているため、Ｙ軸方向におけるｐ＋形半導体領域３１の幅が微小に制御される。これにより、導通状態での正孔注入量が低減し、リカバリー時間がより短くなる。
【００５７】
（第２実施形態）  
図６は、第２実施形態に係る半導体装置を表す模式的断面図である。
【００５８】
図６に表す半導体装置２においては、Ｙ軸方向において、接続領域１６の幅Ｗ１６は、絶縁膜１３と接続領域１６との間のｐ＋形半導体領域３１の幅Ｗ３１よりも大きい。ｐ＋形半導体領域３１の幅は、例えば、０．１μｍ〜１μｍであり、接続領域１６の幅は、例えば、０．２μｍ〜２μｍである。これにより、半導体装置２においては、導通状態で、ｐ＋形半導体領域３１から正孔注入が抑制されて、さらにリカバリー時間が短縮する。
【００５９】
（第３実施形態）  
図７（ａ）は、第３実施形態に係る半導体装置を表す模式的斜視図である。図７（ｂ）は、第３実施形態に係る半導体装置を表す模式的平面図である。図７（ａ）では、第１電極１０および第２電極１１が表示されていない。
【００６０】
図７（ａ）、（ｂ）に表す半導体装置３においては、Ｚ軸方向およびＹ軸方向に交差するＸ軸方向（第３方向）において、ｐ＋形半導体領域３１は、複数の領域に分割されている。このような構造にすることにより、導通状態では、ｐ＋形半導体領域３１から正孔注入がさらに抑制されて、さらにリカバリー時間が短縮する。
【００６１】
（第４実施形態）  
図８（ａ）は、第４実施形態に係る半導体装置を表す模式的断面図である。図８（ｂ）は、第４実施形態に係る半導体装置の一部分における不純物濃度プロファイルを表すグラフ図である。図８（ｂ）の横軸は、図８（ａ）の点ＰからのＺ軸方向における深さ（μｍ）であり、縦軸は、不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【００６２】
図８（ａ）に表す半導体装置４は、ｎ−形半導体領域２１とｐ＋形半導体領域３１との間にｐ形半導体領域３０を備える。ｐ形半導体領域３０の不純物濃度の最大値は、例えば、１×１０１６ｃｍ−３以下であり、低濃度である。
【００６３】
ｐ＋形半導体領域３１とｐ形半導体領域３０とを含めて、ｐ形の第２半導体領域とした場合、第２半導体領域の不純物濃度は、第２電極１１の側より第１電極１０の側のほうが低くなっている（図８（ｂ））。また、接続領域１６は、第２電極１１から第２半導体領域中に達する。例えば、接続領域１６は、第２電極１１から第１電極１０に向かって第２半導体領域の中を延在する。そして、接続領域１６が第２電極１１に接続された部分以外は、第２半導体領域に囲まれている。
【００６４】
ｎ−形半導体領域２１とｐ＋形半導体領域３１との間に、低濃度のｐ形半導体領域３０が設けられたことにより、半導体装置４においては、オフ状態でｐ形半導体領域３０とｎ−形半導体領域２１との接合部からも空乏層が延びる。これにより、オフ状態での耐圧がさらに上昇する。また、ｐ形半導体領域３０は、低濃度領域であるため、低電流導通状態での電流の立ち上がりに影響を与えない。これにより、半導体装置４においては、オン電圧が低減する。
【００６５】
（第５実施形態）  
図９（ａ）は、第５実施形態に係る半導体装置を表す模式的断面図である。図９（ｂ）は、第５実施形態に係る半導体装置の一部分における不純物濃度プロファイルを表すグラフ図である。図９（ｂ）の横軸は、図９（ａ）の点ＰからのＺ軸方向における深さ（μｍ）であり、縦軸は、不純物濃度（ａｔｏｍｓ／ｃｍ３）である。
【００６６】
図９（ａ）に表す半導体装置５は、ｎ−形半導体領域２１とｐ形半導体領域３０との間にｎ形半導体領域２３を備える。ｎ形半導体領域２３の不純物濃度の最大値は、例えば、１×１０１８ｃｍ−３以下である。ｎ形半導体領域２３をｎ形の半導体領域２０に含めた場合、ｎ形の半導体領域２０の不純物濃度は、第１電極１０の側より第２電極１１の側のほうが高い（図９（ｂ））。
【００６７】
ｎ−形半導体領域２１とｐ形半導体領域３０との間に、高濃度のｎ形半導体領域２３を設けたことにより、半導体装置５においては、ｐ＋形半導体領域３１の不純物濃度とｎ形半導体領域２３の不純物濃度との比が近づく。これにより、半導体装置５では、ｐ＋形半導体領域３１からの正孔の注入効率が低減する。これにより、半導体装置５では、リカバリー時間がさらに短縮する。
【００６８】
（第６実施形態）  
図１０は、第６実施形態に係る半導体装置を表す模式的断面図である。
【００６９】
図１０に表す半導体装置６は、第２絶縁膜（以下、例えば、絶縁膜５２）と、第１導電領域（以下、例えば、導電領域１７）と、をさらに備える。絶縁膜５２は、第２電極１１とｐ＋形半導体領域３１との間に設けられる。導電領域１７は、接続領域１２と第２電極との間を電気的に接続する。
【００７０】
このような絶縁膜５２および導電領域１７を設けることにより、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の他の半導体装置との複合プロセスが簡略化される。この例を次の実施形態に示す。
【００７１】
（第７実施形態）  
図１１は、第７実施形態の第１例に係る半導体装置を表す模式的断面図である。図１２は、第７実施形態の第２例に係る半導体装置を表す模式的断面図である。
【００７２】
図１１に表す半導体装置７Ａは、上述した半導体装置６と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）との複合型の半導体装置である（RC-IGBT（Reverse Conducting-IGBT））。半導体装置７Ａは、半導体装置６が設けられたダイオード領域７Ｄと、ＩＧＢＴが設けられたＩＧＢＴ領域７ＲＩと、を有する。
【００７３】
半導体装置７Ａにおいては、半導体装置６の構成の他に、第３半導体領域（以下、例えば、ｐ形ベース領域３２）と、第４半導体領域（以下、例えば、ｎ＋形エミッタ領域４０）と、複数の第３電極（以下、例えば、ゲート電極５０）と、第３絶縁膜（以下、例えば、ゲート絶縁膜５１）と、第５半導体領域（以下、例えば、ｐ＋形コレクタ領域２４）と、接続領域１８と、をさらに備える。
【００７４】
ＩＧＢＴにとって、第１電極１０は、コレクタ電極であり、第２電極１１は、エミッタ電極である。ｐ形ベース領域３２は、ｎ形の半導体領域２０と第２電極１１との間に設けられている。ｎ＋形エミッタ領域４０は、ｐ形ベース領域３２と第２電極１１との間に設けられている。一般に、ｐ形ベース領域３２の不純物濃度は、ｐ＋形半導体領域３１の不純物濃度よりも低く、ｐ形半導体領域３０の不純物濃度よりも高い。
【００７５】
複数のゲート電極５０のそれぞれは、第２電極１１から第１電極１０に向かう方向において、ｎ＋形エミッタ領域４０からｎ形の半導体領域２０に達する。複数のゲート電極５０のそれぞれは、第２電極１１から第１電極１０に向かう方向において、ｎ＋形エミッタ領域４０の中、ｐ形ベース領域３２の中、およびｎ形の半導体領域２０の中を延在する。複数のゲート電極５０のそれぞれは、Ｙ軸方向に並ぶ。
【００７６】
接続領域１８は、Ｙ軸方向において隣り合うゲート電極５０の間に設けられている。接続領域１８は、第２電極１１から第１電極１０に向かう方向において、絶縁膜５２の中、ｎ＋形エミッタ領域４０の中、およびｐ形ベース領域３２の中を延在する。接続領域１８は、ｎ＋形エミッタ領域４０は、接続領域１８を通じて第２電極１１に電気的に接続される。
【００７７】
ゲート絶縁膜５１は、複数のゲート電極５０のいずれかと、ｎ＋形エミッタ領域４０、ｐ形ベース領域３２、およびｎ形の半導体領域２０と、の間に設けられる。
【００７８】
ｐ＋形コレクタ領域２４は、第１電極１０とｎ形の半導体領域２０との間に設けられている。ｐ＋形コレクタ領域２４は、第１電極１０上に選択的に設けられている。また、ｐ＋形コレクタ領域２４は、ＩＧＢＴ領域７ＲＩの第１電極１０の全域に設けられてもよい。ｐ＋形コレクタ領域２４は、複数のゲート電極５０と第１電極１０との間に位置している。Ｙ軸方向に並ぶｐ＋形コレクタ領域２４の間において、ｎ＋形半導体領域２２は、第１電極１０に接する。
【００７９】
また、ＩＧＢＴと複合されるダイオードとしては、半導体装置６に限らない。例えば、図１２に示す半導体装置７Ｂにおいては、半導体装置７Ａからｐ形半導体領域３０が除去されている。すなわち、半導体装置７Ｂは、ＩＧＢＴと、実質的に半導体装置１と構成が同じダイオードと、が複合された半導体装置である。
【００８０】
上述した半導体装置１〜６のそれぞれにおいて、絶縁膜５２と導電領域１７とを付設することにより、ＩＧＢＴとの製造プロセスと、半導体装置１〜６のそれぞれとを、同じ半導体基板を用いて製造することができる。つまり、ＩＧＢＴとの製造プロセスと、半導体装置１〜６のそれぞれの製造プロセスとの整合が良好になる。
【００８１】
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００８２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００８３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
１、２、３、４、５、６、７Ａ、７Ｂ、１００、１０１  半導体装置、  ７Ｄ  ダイオード領域、  ７ＲＩ  ＩＧＢＴ領域、  １０  第１電極、  １１  第２電極、  １２  接続領域（第１接続領域）、  １２ｄ  下端、  １３  絶縁膜（第１絶縁膜）、  １３ｃ  角部、  １６  接続領域（第２接続領域）、  １６ｄ  下端、  １７  導電領域（第１導電領域）、  １８  接続領域、  １９  誘起層、  ２０  半導体領域（第１半導体領域）、  ２１  ｎ−形半導体領域、  ２２  ｎ＋形半導体領域、  ３１  ｐ＋形半導体領域（第２半導体領域）、  ３２  ｐ形ベース領域（第３半導体領域）、  ４０  ｎ＋形エミッタ領域（第４半導体領域）、  ５０  ゲート電極（第３電極）、  ５１  ゲート絶縁膜（第３絶縁膜）、  ５２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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