(57)【特許請求の範囲】
【請求項１】
三次元高表面電極を製造するための方法であって、
（ａ）ピラーの一以上の特性を最適化することにより、複数のピラーを設計するステップであって、該複数のピラーは、該複数のピラーに提供される分離に応じた一以上の電極に対応する、設計するステップと、
（ｂ）基板上にレジストを塗布するステップであって、該基板は、シリコン又はシリコン合金である、塗布するステップと、
（ｃ）前記レジストをパターニングするステップであって、該パターニングは、前記複数のピラーが前記基板上に形成される位置を定義する、パターニングするステップと、
（ｄ）前記複数のピラーを形成するために、エッチングにより、前記レジストのパターンに対応する前記基板の選択部分を除去するステップであって、該エッチングにより形成されるピラーは、５より大きいアスペクト比を有する、除去するステップと、
（ｅ）１つの別個の電極を形成するために、前記複数のピラーの第１グループのピラーを、前記複数のピラーの他のピラーから絶縁するステップであって、該絶縁は、前記複数のピラーの該第１グループのピラー上を完全かつ均一に被覆した絶縁層を形成することにより行う、絶縁するステップと、
（ｆ）前記電極の表面の伝導率を増加させるために、前記複数のピラー上に１０ｎｍから５００ｎｍの金属層を堆積するステップであって、該金属層による被覆は、前記複数のピラー上で完全かつ均一である、堆積するステップと、
（ｇ）３つの電極を有する電気化学センサを製造するステップであって、該３つの電極のうちの少なくとも１つは、前記ステップ（ａ）〜（ｆ）によって製造された三次元高表面電極である、製造するステップと、
を含む、方法。
【請求項２】
ＣＭＯＳのシリコン上ではなく金属上に三次元高表面電極を製造するための方法であって、
（ａ）ピラーの一以上の特性を最適化することにより、複数のピラーを設計するステップであって、該複数のピラーは、該複数のピラーに提供される分離に応じた一以上の電極に対応する、設計するステップと、
（ｂ）前記ＣＭＯＳから前記ピラーを形成する最上部の金属層を選択するステップであって、該最上部の金属層はシリコンではない、選択するステップと、
（ｃ）前記ＣＭＯＳの前記最上部の金属層上にレジストを塗布するステップと、
（ｄ）レジストをパターニングするステップであって、該パターニングは、前記複数のピラーが前記ＣＭＯＳの前記最上部の金属層上に形成される位置を定義する、パターニングするステップと、
（ｅ）前記複数のピラーを形成するために、エッチングにより、前記レジストのパターンに対応する、前記ＣＭＯＳの前記最上部の金属層の選択部分を除去するステップであって、該エッチングにより形成されるピラーは、５より大きいアスペクト比を有する、除去するステップと、
（ｆ）前記電極の表面の伝導率を増加させるために、前記複数のピラー上に１０ｎｍから５００ｎｍの第２金属層を堆積するステップであって、該第２金属層による被覆は、前記複数のピラー上で完全かつ均一である、堆積するステップと、
（ｇ）３つの電極を有する電気化学センサを製造するステップであって、該３つの電極のうちの少なくとも１つは、前記ステップ（ａ）〜（ｆ）によって製造された三次元高表面電極である、製造するステップと、
製造において前記方法は、５００℃以下の温度で行われる、方法。
【請求項３】
請求項２に記載の方法において、前記第２金属層の厚さは、５０ｎｍ又は１００ｎｍである、方法。
【請求項４】
請求項１〜３のいずれか一項に記載の方法において、前記ピラーは、２０又は３０のアスペクト比を有する、方法。
【請求項５】
請求項３に記載の方法において、
前記複数のピラーの前記第２金属層の上部に複数の粒子を堆積させて、前記ピラーの表面領域を増加させるステップをさらに含み、
前記粒子は、スプレー又はスピン技術により堆積され、
前記粒子は、前記電極により検出される種のサイズに応じて選択される、方法。
【請求項６】
請求項５に記載の方法において、前記粒子は、ナノ粒子又はマイクロ粒子のいずれかである、方法。
【請求項７】
請求項１に記載の方法において、前記堆積するステップ（ｆ）において、前記複数のピラー上の前記金属層の前記堆積は、前記金属層として堆積する金属の堆積方向に対して回転及び傾くように適合されたステージを使用して行われる、方法。
【請求項８】
請求項７に記載の方法において、前記金属層の前記堆積は、２０ｍＴｏｒｒの圧力で実行される、方法。
【請求項９】
請求項７に記載の方法において、前記製造するための方法は、５００℃を下回る温度で実行される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極に関する。より具体的には、本発明は、三次元高表面領域電極の製造に関する。
【背景技術】
【０００２】
［関連出願の相互参照］
本願は、２０１２年１２月１３日付け出願の米国仮特許出願第６１／７３６，９４４号の優先権を主張し、その開示は、参照によりここに全てが組み込まれる。
【０００３】
移植可能センサを製造する際に考慮する多くの要素の一つは、その移植可能センサに対する異物反応を最小限にすることである。特に、目的は、センサを移植する工程の複雑さを最小限にし、移植中に起こり得る結果としてのダメージを最小限にすることだろう。
【０００４】
非常に小さい幾何学的領域を有する高表面領域電極は、センシング用途のための感度を維持したまま、上記の目標を達成するのに役立つことができる。加えて、高表面領域電極の使用において、例えば既存のＣＭＯＳ（complementary metal-oxide-semiconductor）技術を共に用いれば、システムのコストを削減することができる。
【０００５】
マイクロスケール及びナノスケール構造の電極は、センシング及びエネルギー貯蔵に用いられている。このような構造の電極は、高出力信号及び別のセンシング技術を使用する選択性を高める点で、利点を提供することができる。
【０００６】
このような高表面領域電極を作製するための最も一般的な製造方法では、電極材料を扱う際、物理蒸着（ＰＶＤ）又は化学蒸着（ＣＶＤ）を直接に行う。しかしながら、ＰＶＤ又はＣＶＤのいずれかを用いて製造した結果の電極の構造は、長期間の使用に適したものではない。このような電極は、例えば、液体環境にさらされる際に変形することがあり、これは、その環境に存在する毛管力のためである。
【０００７】
高表面領域電極を作製するために用いられる代替的なボトムアップ型製造技術として、気相―液相―固相（ＶＬＳ）成長、多孔質テンプレート又は複合電気化学メッキがある。ボトムアップ型製造技術を用いて製造したデバイスは、ＰＶＤ又はＣＶＤを用いて製造した電極よりも、液体中でよく機能するが、いくつか別の問題が挙げられる。第１に、ＶＬＳは、制御することが容易ではない高温、高圧及び相転移を使用する。また、多孔質テンプレートは、多孔質テンプレート及びファイリングテンプレートを製造する必要がある。また、電気化学メッキは、液体を用いる必要がある。このような必要性があることから、これらのボトムアップ型製造技術は、現在のＣＭＯＳプロセス、又は移植可能システムの作製において用いられる他の標準的な製造プロセスと親和性がない。従って、これらのボトムアップ型製造技術は、非常に複雑であり、高価であって、さらに複製することが困難である。
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、三次元高表面電極を製造するための方法であって、ピラーの一以上の特性を最適化することにより、複数のピラーを設計するステップであって、該複数のピラーは、該複数のピラーに提供される分離に応じた一以上の電極に対応する、設計するステップと、基板上にレジストを塗布するステップであって、該基板は、シリコン又はシリコン合金である、塗布するステップと、前記レジストをパターニングするステップであって、該パターニングは、前記複数のピラーが前記基板上に形成される位置を定義する、パターニングするステップと、エッチングにより、前記レジストのパターンに対応する前記基板の選択部分を除去して、前記複数のピラーを形成するステップであって、該エッチングにより形成されるピラーは、５より大きいアスペクト比を有する、除去するステップと、前記複数のピラーの第１グループのピラーを、前記複数のピラーの他のピラーから絶縁して、１つの別個の電極を形成するステップであって、該絶縁は、前記複数のピラーの該第１グループのピラー上を完全かつ均一に被覆した絶縁層を形成することにより行う、絶縁するステップと、前記複数のピラー上に１０ｎｍから５００ｎｍの金属層を堆積させて、前記電極の表面の伝導率を増加させるステップであって、該金属層による被覆は、前記複数のピラー上で完全かつ均一である、堆積するステップと、を含む。
【０００９】
本発明の第２の態様によれば、ＣＭＯＳのシリコン上ではなく金属上に三次元高表面電極を製造するための方法であって、ピラーの一以上の特性を最適化することにより、複数のピラーを設計するステップであって、該複数のピラーは、該複数のピラーに提供される分離に応じた一以上の電極に対応する、設計するステップと、前記ＣＭＯＳから前記ピラーを形成する最上部の金属層を選択するステップであって、該最上部の金属層はシリコンではない、選択するステップと、前記ＣＭＯＳの前記最上部の金属層上にレジストを塗布するステップと、レジストをパターニングするステップであって、該パターニングは、前記複数のピラーが前記ＣＭＯＳの前記最上部の金属層上に形成される位置を定義する、パターニングするステップと、エッチングにより、前記レジストのパターンに対応する、前記ＣＭＯＳの前記最上部の金属層の選択部分を除去して、前記複数のピラーを形成するステップであって、該エッチングにより形成されるピラーは、５より大きいアスペクト比を有する、除去するステップと、前記複数のピラー上に１０ｎｍから５００ｎｍの金属層を堆積させて、前記電極の表面の伝導率を増加させるステップであって、該金属層による被覆は、前記複数のピラー上で完全かつ均一である、堆積するステップと、を含み、製造において前記方法は、５００℃以下の温度で行われる。
【図面の簡単な説明】
【００１０】
【図１】本発明の製造方法における処理工程を示すフローチャートである。
【図２】高アスペクト比（〜２５）を有するプラズマエッチングによるピラーの例示的な実施形態を示す図であり、液体の表面張力によって曲がったピラーが示される。
【図３Ａ】基板からの製造方法の工程を示す図である。
【図３Ｂ】基板からの製造方法の工程を示す図である。
【図３Ｃ】基板からの製造方法の工程を示す図である。
【図３Ｄ】基板からの製造方法の工程を示す図である。
【図３Ｅ】基板からの製造方法の工程を示す図である。
【図３Ｆ】基板からの製造方法の工程を示す図である。
【図３Ｇ】基板からの製造方法の工程を示す図である。
【図３Ｈ】基板からの製造方法の工程を示す図である。
【図４Ａ】金属堆積の例示的な実施形態を示す図である。
【図４Ｂ】金属堆積の例示的な実施形態を示す図である。
【図５】３つの電極を有するオンチップ電気化学センサの例示的な実施形態を示す図である。
【図６】ＣＭＯＳを用いた本発明の製造方法における処理工程を示すフローチャートである。
【図７Ａ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｂ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｃ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｄ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｅ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｆ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図７Ｇ】ＣＭＯＳ技術を用いた製造方法における工程を示す図である。
【図８】ナノ粒子を用いた「ボトムアップ型」製造方法と関連するさらなる工程を示す図である。
【図９Ａ】製造した電極のインピーダンスを測定した例示的な試験結果を示す図である。
【図９Ｂ】製造した電極のインピーダンスを測定した例示的な試験結果を示す図である。
【図１０Ａ】比較のためのプラズマエッジングによる直径１μｍのシリコンピラーの例示的な実施形態のＳＥＭ画像である。
【図１０Ｂ】比較のためのプラズマエッジングによる直径５０ｎｍのシリコンピラーの例示的な実施形態のＳＥＭ画像である。
【図１１】ＣＭＯＳのアルミニウムパッドにおいてエッチングされたピラーの例示的な実施形態を示す図である。
【図１２Ａ】酸化物層の適合性を確認するための熱酸化後のピラーの例示的な実施形態を示す図である。
【図１２Ｂ】酸化物層の適合性を確認するための酸化後の安定性を有するアレイの例示的な実施形態を示す図である。
【図１２Ｃ】酸化物層の適合性を確認するための熱酸化後のピラーの高電圧画像の例示的な実施形態を示す図である。
【図１２Ｄ】酸化物層の適合性を確認するための熱酸化後のピラーの高電圧画像の例示的な実施形態を示す図である。
【図１３Ａ】３０秒間、ＰＥＣＶＤパッシベーションコーティングによる堆積をした後のピラーの例示的な実施形態を示す図である。
【図１３Ｂ】１分間、ＰＥＣＶＤパッシベーションコーティングによる堆積をした後のピラーの例示的な実施形態を示す図である。
【図１３Ｃ】ＰＥＣＶＤパッシベーションコーティングによる堆積をした後のピラーにおける薄い堆積の詳細を示す図である。
【図１４Ａ】電子ビーム蒸着による金属コーティング後のピラーの例示的な実施形態を示す図である。
【図１４Ｂ】図１４Ａに示すピラーの１つを拡大した図である。
【図１５Ａ】銀によりスパッタリングコーティングした後のコーティングしたピラーの例示的な実施形態を示す図である。
【図１５Ｂ】銀によりスパッタリングコーティングした後のコーティングしたピラーの例示的な実施形態を示す図である。
【図１６Ａ】金属コーティングのＳＥＭ確認による例示的な実施形態を示す図である。
【図１６Ｂ】金属コーティングのＳＥＭ確認による例示的な実施形態を示す図である。
【図１７Ａ】ピラー全体の連続コーティングの例示的な実施形態を示す図である。
【図１７Ｂ】ピラー全体の連続コーティングの例示的な実施形態を示す図である。
【図１８Ａ】イオンビーム誘起金属コーティング後のピラーの例示的な実施形態を示す図である。
【図１８Ｂ】イオンビーム誘起金属コーティング後のピラーの例示的な実施形態を示す図である。
【発明を実施するための形態】
【００１１】
添付図面は、本開示に組み込まれてその一部を構成し、本発明の一以上の実施形態を例示し、例示的な実施例の記載と併せて本発明の原理及び実施態様を説明するために用いられる。
【００１２】
本開示では、実施形態を用いて高表面領域電極を設計及び製造する方法を説明する。具体的には、本開示では、センシング用途のための電極として用いられるピラーを設計及び製造する方法を説明する。基板（例えばシリコン）からエッチング又は成長により形成された複数のピラーが、ピラーのグループを他のピラーから電気的に分離するために設けられた絶縁によって（後述する）、一以上の電極に対応することに留意されたい。
【００１３】
本開示において言及するように、用語「ナノピラー」又は「マイクロピラー」は、各々、ナノスケール又はマイクロスケールで、本開示による方法を使用して形成されたピラーを指す。
【００１４】
図１を参照すると、高表面領域電極を設計及び製造するための本発明の一実施形態に関する工程を説明するフローチャートが提供される。この方法は、以下のステップを含む。
１）選択された用途に基づいて製造するピラーを設計するステップ
２）ピラーが形成される基板をリソグラフィパターニングするステップ
３）ピラーを形成するためにパターンを転写するステップ
４）電極を定義するためにピラーを絶縁するステップ
５）電極の伝導率を増加させるために金属を堆積するステップ
上記ステップのさらなる詳細は後述する。上記ステップによる方法は、常温で使用されることに留意されたい。常温での使用は重要である。なぜなら、極端な温度での使用により生じ製造部付近（例えば基板内）で発見されることがある、他の構造又は要素の潜在的なダメージを考慮することなく、ピラーを形成する際に、多様な材料での使用に適用させることができるためである。
【００１５】
加えて、本開示では、検討した電極の製造方法において、代替的な実施形態を説明する。具体的には、基板（例えばシリコン）とは対照的なＣＭＯＳ技術での使用のために、上記の方法を採用するための詳細を提供する。さらに、増加した表面積を持つピラーを製造するための代替的なハイブリッド製造方法を説明する。
【００１６】
［ピラー設計］
電極の所望の用途に基づいて、ピラー（例えば一以上の電極に相当する）のパラメータは最適化される。本発明のある実施形態において、最適化されるパラメータは、ピラーのサイジングである。例えば、電極は、検出の対象となるターゲットに基づいて、サイジングすることができる。ピラーを用いて検出されるものが細胞である場合、一実施形態では、マイクロスケールを適用してピラーを設計してもよい。正確なサイズは、具体的な細胞のサイズに依存する。しかしながら、ピラーによって検出されるものがタンパク質である場合（これは、より小さい）、本発明に係る実施形態では、ナノスケールを適用してピラーを設計してもよい。別の設計態様は、ピラーの上部材料であり、これは、用途に依存するだろう。この態様に関するさらなる検討は、金属堆積の検討において後述する。
【００１７】
ピラーによる電極の詳細設計は、一般的に、ピラーのシミュレーション及びモデリングを行うために構成された市販のソフトウェアを用いて行われる。
【００１８】
本発明に係る実施形態において、ピラーの他のパラメータの設計は、以下のようなものである。
・ピラーの直径であり、５０ｎｍから１ミクロンの間である（例えば、１００ｎｍと５００ｎｍとの間）。
・ピラーの高さであり、１００ｎｍから２０ミクロンの間である（例えば、２５０ｎｍと１ミクロンとの間）。
・ピラーのアスペクト比（これは、高さと幅との間の関係）である。具体的には、液体中で使用するために設計されたピラーによる実施形態では、ピラーのアスペクト比は２０付近になる。空気中で使用するために設計されたピラーによる他の実施形態では、ピラーのアスペクト比は３０付近になる。アスペクト比が高くなるほど、ピラーが曲がる可能性があることに留意されたい（図２参照）。
【００１９】
［リソグラフィパターニング］
ピラーの設計を確認した後、ピラーの製造を開始する。まず、リソグラフィパターニングのステップでは、基板（例えばシリコンウェハ）を選択する（図３Ａ参照）。電極の用途に応じた種類の基板を選択してもよい。例えば、本発明に係る実施形態において、非インプラント、マイクロ流体、ラボ・オン・チップ等に関連する電極形成用の基板としてシリコンを用いることを選択してもよい。これらの場合において、電子回路は、センサシステムに用いるため、後に電極に関連付けられる。
【００２０】
代替的に、本発明に係る実施形態において、基板としてＣＭＯＳダイを選択してもよい。市販のＣＭＯＳダイとして、例えば、ＴＳＭＣ２５０ｎｍ及びＩＭＢ２５０ｎｍがある。市販のＣＭＯＳダイを用いる利点は、制御用に既存のＣＭＯＳ制御回路を用いることができることであり、これによって、システムを制御するための別個の回路を提供する必要がなくなることである。さらに、絶縁体が既に設けられている。最後に、このようなダイの製造は、既に利用可能であり、これによって、センサに用いるための基板の設計が必要とされる状況と比べて、コストが削減される。ＣＭＯＳを用いる実施形態は、本開示において後述する。
【００２１】
次に、リソグラフィパターニングのステップでは、レジスト（例えばフォトレジスト又は電子レジスト）を使用して、選択した基板上のどこにピラーを形成するかを明確にする（図３Ｂ参照）。使用するリソグラフィの種類（例えばフォトリソグラフィ又は電子ビームリソグラフィ）と同様に、形成されるピラーのパラメータ（例えばマイクロスケール又はナノスケール）に応じた種類のレジストを使用してもよい。本発明に係る多様な実施形態において使用できるフォトレジストは、例えば、ＡＺ５２１４Ｅ、Ｓ１８１３、Ｓ１８１８及びＳＵ１８である。選択したフォトレジストは、現在の技術水準において公知であるスピンコーティング又はスプレーコーティングを使用して、基板上で回転させ又はスプレーすることができる。
【００２２】
基板上にフォトレジストが塗布された後、フォトレジストのパターニングが行われる。本発明の実施形態において、フォトリソグラフィ（又は光リソグラフィ）は、マスクアライナ（例えばCarl Suss ＭＡ６又はＭＪＢ３）を用いて行われる（図３Ｃ参照）。マスクアライナによってピラーが形成される場所に対応する基板の領域が覆われることにより、基板上に形成されるピラーの場所が指示される。一般的に、覆われていない全ての他の領域は、除去される（例えばエッジングにより）。その後、フォトレジストは、高温（例えば〜１０００℃）でベークされ、又は、紫外線（ＵＶ）又は深ＵＶの多様な強度で露光される。
【００２３】
上記のベーク又は露光が行われた後、基板上のフォトレジストによる選択部分（具体的には、マスクアライナによって露出したままのフォトレジスト部分）が除去されることにより、現像が行われる。結果として生じる生成物は、フォトレジストの層で覆われた基板部分と、露出した基板とである（図３Ｄ参照）。フォトレジストで覆われたままの基板のこれらの領域は、ピラーが形成される場所に対応し、一方で、フォトレジストがない基板の領域は、（例えばエッチングで）除去される。本発明の実施形態において、レジストの選択的部分は、液体（例えばＭＦ３１９、ＡＺ３００、ＣＤ２６）を使用して除去される。
【００２４】
光リソグラフィの他に、電子レジストを使用した（例えば、ＰＭＭＡ９５０Ａ４、ＭＡ−Ｎ、及びＦＯＸ）、電子ビームリソグラフィを使用することができる。電子レジストでは、フォトレジストと関連して上述したスピンコーティング又はスプレーコーティングを用いることで、基板の表面上で回転させ又はスプレーすることができる。電子ビームリソグラフィでは、電子レジスト上にパターンを直接生成するために、電子ビームパターン発生器（例えば、Ｖｉｓｔｅｃ  ５０００＋、Ｊｅｏｌ、ＦＥＩ）が用いられる。このように、マスクアライナは使用しない。その後、電子レジストは、ベークされるか、又は露光される。さらに、除去する基板の領域を覆っている電子レジストの選択的部分を（例えばエッチングで）除去する場合、現像中に、ＭＡ−Ｄ又はＭＩＢＫ及びＩＰＡの混合物が用いられる。
【００２５】
リソグラフィの種類は、ピラーのスケーリングに依存することに留意されたい。例えば、ピラー設計がナノスケール設計である場合、本発明の一実施形態では、電子ビームリソグラフィを使用してもよい。一方、フォトリソグラフィは、マイクロスケール設計に適用可能であるだろう。ピラーのナノスケール設計に、フォトリソグラフィが適用可能な状況もある。しかしながら、これらの状況は、高価であり、実装するのに時間がかかる。
【００２６】
［工程２  パターン転写］
基板の選択的部分からレジストを除去した後、電極の製造のための次の工程は、レジストから基板にパターンを転写することである。具体的には、本発明の実施形態は、トップダウン型エッチングによりパターン転写するこの工程に関する（図３Ｅ参照）。代替的に、パターン転写は、トップダウン型とボトムアップ型の製造方法のハイブリッドにより行うことができる（これらのさらなる詳細は以下で説明する）。
【００２７】
本発明の実施形態によれば、用語「トップダウン型エッチング」は、基板のうちピラーとなる部分を囲んでいる部分の基板を（エッチング処理により）除去することで行われる基板からのピラーの形成を意味する。この囲っている基板の除去は、エッチング材料を用いて行われる。一般的に、ピラーの「トップダウン型」形成は、「ボトムアップ型」技術を用いたピラーの形成とは対照的である。この「ボトムアップ型」では、ピラーは、所定の基板上の触媒から成長する。本発明の実施形態では、ピラーを形成するトップダウン型方法の使用を選択する。なぜなら、このような方法は、市販のファウンダリにおいて、容易に複製できるためである。「ボトムアップ型」製造に関しては、このような方法は、高価であり、時間がかかり、さらに、既存のファインダリにおいて既存の方法と親和性がない。
【００２８】
上述したように、製造方法は、常温で行われるものを選択する。特に、本発明の実施形態において、エッチングは、基板の下部の構造にストレス及び／又はダメージを与えることを避けるために（特にエッチングされる材料がＣＭＯＳである場合）、常温で行われることに留意されたい。
【００２９】
本発明の「トップダウン型」エッチングに関し、このような常温のエッチングは、シリコンプラズマエッチングを用いて行われる。用いられるシリコンプラズマの例は、ヘンリー（Henry）による「高アスペクト比のシリコンマイクロピラー及びナノピラーの製造のためのアルミナエッチマスク(Alumina Etch masks for Fabrication of High-Aspect-Ratio Silicon Micropillars and Nanopillars)」に記載され、このようなエッチングは、本開示に記載される方法を使用するために開発され、最適化されている。シリコンプラズマエッチングは、全てのピラー幅において均一のエッチング深さを有し、かつ均一の側壁粗さを有する実施形態を成し得るために最適化される。
【００３０】
［絶縁］
ピラーの形成の次は（図３Ｆ参照）、絶縁工程が行われる（図３Ｇ参照）。この工程では、基板上のピラーにおいてピラーのグループを他のグループから分離し、これにより、形成される別個の電極は、互いに電気的に接続されないようになる。これらのピラーを適切に他のピラーから分離させなければ（複数のピラーが、全て互いに電気的に接続している状況である）、そのとき、これらのピラーは１つの電極として作用する。
【００３１】
絶縁は、多くの方法によって行うことができる。本発明の一実施形態では、熱酸化によって行うことができる。この方法により、非常に高い温度（〜１０００℃）の使用によって、酸化物又は窒化物が、ピラーの表面上に形成される。酸化物又は窒化物を生成する方法は、容易に行うことができるが、基板上にピラーが形成されていて極端な温度に敏感である場合（例えばＣＭＯＳを使用する場合）、基板の下部の構造にタメージが生じることがある。
【００３２】
代替的に、より低い温度（又は常温）を使用する実施形態も可能である。例えば、絶縁用に用いる酸化物層を成長させるために、基板を酸素プラズマと一緒に〜２００℃で酸素マシン内に配置させることによって、プラズマ酸化を行うことができる。
【００３３】
しかしながら、本発明の実施形態の多くでは、ピラー上に絶縁材料（酸化物又は窒化物）を直接堆積させることによって絶縁を行う。絶縁材料は、後述する金属堆積と同様の手法で、ピラー上に堆積される。このような絶縁技術を用いることによって、熱酸化において起こり得るシステム全体の他の要素にダメージを与る高温を避けることが可能になる。しかしながら、後述するように、金属堆積と同様の手法による絶縁材料を堆積する方法は、上述した２つの方法（熱酸化又はプラズマ酸化）より複雑になり得る。
【００３４】
［金属堆積］
最後に、製造方法は、形成したピラー上に金属層を堆積させて終了する（図３Ｈ参照）。金属層は、複数の伝導率を増加させ、これにより、電極表面の伝導率が増加する。また、検出目的のために、ピラー表面をある種に対してより敏感する。様々な異なる金属が、電極の用途に応じて用いられる。検出／測定するターゲットとなる物体に応じては、特定の金属が、その物体の検出においてより効果がある。なぜなら、感度が増加するためである。例えば、本発明のある実施形態において、グルコースを検出する場合は白金を用い、一方で、本発明の他の形態において、ＤＮＡを検出しようとする場合は金を用いる。
【００３５】
加えて、ピラー上に金属を堆積させるための多様な方法を使用することができる。予想されるような電極の動作を保証するために、均一かつ完全に、金属層におけるピラーの被覆を設けることに留意する。
【００３６】
典型的には、例えば電子ビーム蒸着又はイオンビーム誘起堆積のような方法を使用して、ピラー上に金属層を設けることができる。しかしながら、これらの方法では、完全かつ連続的にピラーが被覆されないことがあった。特に、ピラー側面の被覆は、完全かつ均一ではなかった。
【００３７】
このように、本発明の実施形態では、最適化された低インピーダンス金属によるスパッタ堆積を利用する。典型的に、スパッタは、材料をターゲット（ソース）から基板に噴出することを意味する。しかしながら、図４Ａに示すように、堆積はピラーの上部からのみ行われることがあるため、被覆は完全かつ連続的でないかもしれない。
【００３８】
本発明の実施形態によれば、本発明で用いるスパッタは、特定のハードウェア（例えば傾斜及び回転ステージ）の使用と、ピラーに対して完全かつ連続的な被覆を保証する高圧の使用とにより、最適化される。特に、基板を保持するために用いられるステージは、堆積する金属の入力に対して９０度の角度まで傾けることができる（図４Ｂ参照）。加えて、ステージは、１２０ｒｐｍまでの速度で回転することができる。ステージと高圧（例えばｍＴｏｒｒ）との組み合わせは、均一及び制御された態様でピラー上（及びピラー側面）に金属層が設けられる環境を提供する。
【００３９】
金属層を堆積させた後、余分な金属を除去する最後の工程は、リフトオフトと呼ばれる工程を行うことである。リフトオフは、当該分野で公知である画像反転ベーク及びフラッド露光方法を使用して行うことができる。上述した方法を使用した結果、電極に基づくセンサに使用することができる電極（例えば図５）が製造され、ここでは、完全な３つの電極に基づくセンサを図に示す。
【００４０】
［ＣＭＯＳプロセス］
上述したように、ピラーの製造において、多様な基板（例えばシリコン）を用いることができる。電極を設計及び製造するための方法は、ＣＭＯＳに適用可能であることに留意されたい。ＣＭＯＳダイ上における従来のエッチングは、金属エッチングに関する課題のために、失敗することがあったことに留意されたい。金属エッチングに関する課題とは、例えば、通常のプロセスにおけるダイへのダメージと同様に、その電荷に関することである。本発明は、製造プロセス全体にわたって５００℃未満の温度を使用すること、並びに金属エッチングのプロセスによる劣化に対して抵抗力があるマスクを使用することで、これらの問題を克服する。
【００４１】
上述のように、ＣＭＯＳを用いる利点は、一般的に、ＣＭＯＳが既に絶縁体を有していることである。従って、その製造工程を省くことができる。
【００４２】
本発明に係る実施形態で用いられるであろうＣＭＯＳダイは、一般的に、シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）基板上に複数の金属層及び絶縁層を有するものである。さらに、ＣＭＯＳは、その構造内に既存の要素を含む。基板全体をエッチングすることができる基板（例えば、シリコン）を用いる上述の製造方法とは異なり、ＣＭＯＳの場合、ＣＭＯＳの最上部の金属層が、パターニング及びエッチングしてピラーを形成するために用いられる。図６に、ＣＭＯＳを使用したピラーの製造方法において行われるステップのフローチャートを示す。さらに、図７Ａ〜７Ｇは、ＣＭＯＳを使用した製造方法における工程を示す。
【００４３】
ＣＭＯＳを用いたナノパターンの電極の製造では、ＣＭＯＳの既存の要素へのダメージを避けるために、極端な温度を避ける。ＣＭＯＳ内にあると言及したそのような要素は、下部の構造及び／又は電子回路であり、ＣＭＯＳ製造中に、既に埋め込まれている。従って、常温でのエッチングの使用によって、製造プロセス中に、極端な高温又は低温の使用を避ける目的を容易にする。
【００４４】
ＣＭＯＳを用いることによって、ピラーを形成する条件は制限されるが、上述のように、ＣＭＯＳと共に使用するために、製造方法を適合させることには、多くの利点がある。まず、ＣＭＯＳの使用は所望されている。なぜなら、基板上に形成したピラーは既に他のピラーから分離されるためである。事実、この利点のために、上述の製造方法は、ピラーのために絶縁材料を用いることを要求しない（図１と図６を比較）。さらに、ＣＭＯＳプロセスは、商業的に利用可能であり、電極を製造する全体的なコストを削減するだろう。最後に、ＣＭＯＳに関連する要素は、電極形成後に、使用のための調整が可能であり（例えば電子回路）、また、完全な集積センシングプラットフォームを形成するために必要になるかもしれない。
【００４５】
［トップダウン型とボトムアップ型のハイブリッドによる製造方法］
先に述べたように、本発明に係る実施形態の多くでは、電極表面領域を増加させるために、ハイブリッド製造方法を使用して製造する。ハイブリッド製造方法では、まず、図３に示すような、本発明に係る電極のトップダウン型製造方法における工程（上記の概要ではステップ１−５）を利用する。しかしながら、「ボトムアップ型」製造方法を含む追加の工程では、金属層を塗布した後、さらに粒子を用いて、ピラー上に堆積させる（図８参照）。この処理では、バンプ及び／又は変形が存在する実施形態を生成することにより、ピラーの三次元構造を変化させる。粒子は、ピラー上で、回転又はスプレーすることができる。溶媒が乾燥したとき、粒子がピラー上に残る。
【００４６】
ハイブリッド法に用いられる粒子は、検出されるターゲット要素のサイズに基づいて用いられる。例えば、検出されるターゲットとなる種がタンパク質である場合、実施形態では、より敏感なナノ粒子を用いることができる。一方で、電極がより大きな種（例えば細胞）を検出するために採用される実施形態では、ピラーにマイクロ粒子を加えることができる。
【００４７】
本発明に係る実施形態では、１０ｎｍ又は１μｍのサイズを持つ粒子を用いることができる。多様な実施形態において、粒子は、白金から作成することができる。
【００４８】
［実施例］
次は、高表面領域電極の製造において、本開示で説明した方法を使用して行った多様な実施形態の説明である。このような工程が適切に行われているか判断するために、高倍率の光学顕微鏡又は走査型電子顕微鏡（ＳＥＭ）の下、多様な実施形態の各結果を評価した。加えて、構造が意図するように動作するかを確かめるために、試験（例えばインピーダンス測定）を行ってもよい（図９Ａ〜９Ｂ参照）。
【００４９】
図９Ａ及び９Ｂを参照すると、電極のインピーダンスは、０．０１Ｈｚから１ＭＨｚの範囲の周波数を用いて測定された。このインピーダンスは、綾衝液（例えばＰＢＳ）に電極を浸し、ポテンショスタットを使用して測定することにより得られた。特に、図９Ｂを参照すると、スケールが異なるピラーのインピーダンスを比較した際のインピーダンス測定の拡大部分が、同一グラフ上に示されている。
【００５０】
電極が、並列にキャパシタ及び抵抗を有する電子回路と同様のインピーダンスレベルを持つことに留意されたい。従って、他の製造された電極のインピーダンスを評価することによって、それらが適切に製造されたか否かの判断を、この方法を使用して確認することができる。
【００５１】
［例１：シリコン及びＣＭＯＳマイクロスケールパターニング］
本発明の実施形態におけるマイクロスケールパターニングを試験するため、以下の設定を用いた。まず、光リソグラフィにおいて、Carl-Suss ＭＡ６マスクアライナを用いた。電極のパターニングでは、小構造へのダメージを避けるために、非接触（近接モード）リソグラフィを用いた。マイクロスケールパターニングでは、ＡＺ５２１４Ｅフォトレジストを使用した。画像反転処理を用いることで、リフトオフのより良い性能がもたらされ、内部にテーパ形状を成し得た。レジストを、１分間４０００ｒｐｍでスピンさせ、４分間９５℃でベークした。ＵＶ露光は、マスクアライナを使用し、２秒間１５ｍＷ／ｃｍ２の強度で行った。ＵＶ露光に続いて、画像反転ベークを２分間１１０℃で行い、フラッド露光を１０秒間行った。その後、パターンを、ＭＦ−３１９を使用して、１分間現像した。光学顕微鏡によって、パターニングが成功したことを確認した（図示せず）。
【００５２】
［例２：シリコン及びＣＭＯＳナノスケールパターニング］
本発明の実施形態におけるナノスケールパターニングを試験するため、以下の設定を用いた。まず、所望の分解能を達成しつつ、クリーンなリフトオフを成し得るために、ＰＭＭＡ９５０Ａ４を用いた。レジストを、１分間４０００ｒｐｍでスピンし、続いて、５分間１８０℃でベークした。次に、LeicaＥＢＰＧ５０００＋システムでパターンを描くために、１２００μｃ／ｃｍ２の容量を用いた。脱イオン水で濯いだ後、パターンを、２０秒間、ＭＩＢＫ及びＩＰＡの１：３の溶液で現像した。その後、Temescal  ＴＥＳ  ＢＪＤ−１８００ＤＣ反応性スパッタシステムにおいて、５分間、酸素プラズマ中でアルミニウムを蒸着させることにより、５０ｎｍアルミナマスクがスパッタによりコーティングされた。最後に、２分間、超音波バスのジクロロメタンで、マスクのリフトオフを行った。光学顕微鏡によって、パターニングが成功したことを確認した（図示せず）。
【００５３】
［例３：シリコンエッチング］
本発明の実施形態におけるシリコンエッチングを試験するため、以下の設定を用いた。以下に示す実施形態では、ナノスケールの特性を有する、常温シリコンプラズマエッチングを用いた。
【００５４】
９９．９９５％のアルミニウムターゲットと、プロセスガスとしてアルゴン及び酸素の５：１混合物とを用い、ＴＥＳ１８００ＤＣマグネトロンシステムを用いて、シリコンパターン上に酸化アルミニウムを堆積した。このガスの比率によって、ターゲットを害することなく、化学量論的な酸化アルミニウムを堆積しながら、アルミニウムをスパッタすることが可能になる。４００ＷのＤＣ電力で、このプロセスにより、約１０ｎｍ／分の速度で、アルミナが堆積された。リフトオフは、マイクロスケールではアセトン中で行い、ナノスケールではアセトン及びジクロロメタンの混合物中で行う。
【００５５】
エッチングは、オックスフォード・インストゥメンツ社のプラズマラボ用システム１００ＩＣＰ―ＲＩＥ３８０ｓを用いた偽ボッシュ(Pseudo-Bosch)エッチングにより、行った。エッチングは１５℃で行った。制御実行において、チャンバ圧力１０で２３ＷのＲＩＥ電力と相まった１３００ＷのＩＣＰ電力、３２ＳＣＣＭのＳＦ６流量、５３ＳＣＣＭのＣ４Ｆ８流量を見出した。
【００５６】
全てのピラー幅において均一のエッチング深さ、かつ均一の側壁粗さを成し得るために、シリコンプラズマエッチングを最適化した。このように均一にする利点は、異なるサイズを有する電極の性能間において、信頼性の比較が可能になることである。上記処理を用いた本発明に係る実施形態の結果を、図１０に示す。形成した構造において、寸法及び均一性が成功したことが分かる。
【００５７】
［例４：ＣＭＯＳエッチング］
本発明の実施形態におけるシリコンエッシングを試験するため、以下の設定を用いた。ＭＡ−Ｎ２４０３レジストを用いてパターニングを行った。ＵＮＡＸＩＳ  ＲＩＥマシンを使用した金属パッド部分のエッチング除去を行うウェットエッチング剤（例えばＴＭＡＨ）、並びにドライプラズマ（Ｃｌ２：ＢＣｌ３）の両方を用いて、ピラーを製造した。ドライプラズマ（Ｃｌ２：ＢＣｌ３）のエッチングでは、温度は２５℃に設定され、ＲＩＥ電力は１２０Ｗであった。Ｃｌ２流量は４ＳＣＣＭに設定され、ＢＣｌ３流量は２０ＳＣＣＭに設定された。
【００５８】
ウェットＴＭＡＨエッチングにおいて、表面を１０分間常温で液体中に浸した。
【００５９】
上記処理を使用した本発明に係る実施形態の結果を、図１１に示す。形成した構造において、寸法及び均一性が成功したことが分かる。
【００６０】
［例５：シリコン熱酸化］
本発明の実施形態におけるシリコン酸化を試験するため、以下の設定を用いた。まず、ピラー構造を、１５分間窒素アニールし、徐々に室温に戻した後、ウエハ炉において９０分間１０００℃で、酸化させた。
【００６１】
上記処理を用いた本発明に係る実施形態の結果を、図１２に示す。シリコンの中心と外側のシリコン酸化物層が、電子ビーム画像の透明性及びコントラストにより、分化されることに留意されたい。
【００６２】
カラーチャートの参照、表面の目視観察及びピラーのＳＥＭ画像により、成功を確認することができた。
【００６３】
［例６：低温シリコン酸化］
本発明の実施形態における低温シリコン酸化を試験するため、以下の設定を用いた。まず、シリコン酸化物層のプラズマ増強化学蒸着（ＰＥＣＶＤ）を行うために、Oxford ＨＤ ＩＣＰ―ＣＶＤシステムを用いた。システムの動作パラメータは、高圧（〜１０００ｍＴｏｒｒ）で、テーブル温度は３５０℃、及び、シリコン酸化蒸着の速度は７０ｎｍ／分であった。上記処理を用いた本発明に係る実施形態の結果を、図１２に示す。酸化物層は、絶縁特性（これは、２点の電気測定値を使用し試験した）を示した。
【００６４】
［例７：金属堆積―電子ビーム蒸着］
本発明の実施形態における金属堆積の電子ビーム蒸着を試験するため、以下の設定を用いた。まず、蒸着は、２×１０―６ｔｏｒｒで、ＣＨＡ電子ビーム蒸着システム上で行った。試料基板を回転ステージに配置し、例えばＡｕ及びＰｔといった、低インピーダンス金属を、金属源として用いた。５ｎｍのＴi接着層を、０．５オングストローム／秒で蒸着し、続いて、５０ｎｍ又は１００ｎｍのＡｕ又はＰｔ層を、１オングストローム／秒で蒸着した。結果は、電子ビーム蒸着を用いて、これらのピラー上にコンフォーマルコーティングを実現することは、困難となる可能性を示した。なぜなら、これらのシステムでは、固有のストレートライン蒸着のメカニズムがあるためである。上記処理を用いた本発明に係る実施形態の結果を、図１４Ａ及び１４Ｂに示す。ピラーの上部及びピラーの側壁上部付近を集中的に覆われたピラーがどのように均一に被覆されないように見えるかに留意されたい。図１４Ｂから分かるように、ピラーの根元付近には、被覆が欠如している。
【００６５】
［例８：金属堆積―スパッタリング］
本発明の実施形態における低インピーダンス金属での金属堆積のスパッタリングを試験するため、以下の設定を用いた。金属堆積において、スパッタリングは、コンフォーマルコーティングを行うために、用いることができる。まず、堆積の等方性を高めるために、２０ｍＴｏｒｒの高密度アルゴンプラズマを用いた。５ｎｍのＴｉ接着層を直流（ＤＣ）スパッタリングした後、５０ｎｍ又は１００ｎｍのＡｕ又はＰｔ膜をＤＣスパッタリングした。上記処理を用いた本発明に係る実施形態の結果を、図１５〜１７に示す。
【００６６】
試料を金属電子の入力に対して９０度の角度まで傾けることができる特別なステージを用いた。また、このステージを１２０ｒｐｍまでの速度で回転させることができた。プラズマパラメータ（２０ｍＴｏｒｒ付近の高圧）の最適化と伴に、試料を傾けて回転させることで、結果として、非常に均一に制御されたコンフォーマルな側壁がもたらされた。
【００６７】
［例９：金属堆積―イオンビーム誘起堆積］
本発明の実施形態における白金での金属堆積のイオンビーム誘起堆積を試験するため、以下の設定を用いた。まず、堆積を、FEINova 600ナノラボ用イオンビーム源を用いて行った。厚さ１００ｎｍの堆積が、ピラーアレイ電極上に直接整列された。堆積層の組成を確認するために、ＦＥＩ Sition ２００ ＳＥＭ／ＥＤＡＸマシンによるＥＤＳ解析を用いた。上記処理を用いた本発明に係る実施形態の結果を、図１８に示す。
【００６８】
本発明の多数の実施形態について説明した。けれども、本発明の原理及び範囲を逸脱することなく、多様な改変がされ得ることが理解されよう。従って、他の実施形態も、次の特許請求の範囲に包含される。
【００６９】
上記の実施例により、本発明の全範囲に対応付けられる実施形態の作成及び使用する方法の完全な開示及び説明が当業者に提供され、また、上述の例は、発明者らが本発明とみなす範囲を制限することを意図しない。
【００７０】
ここに開示された方法及びシステムを実行するために、上記形態の修正は、当業者にとって明らかであり、この修正も、次の特許請求の範囲内であることが意図される。明細者内で言及される全ての特許及び刊行物は、本発明に属する当業者の技術レベルを示すものである。本明細書で引用された全ての参考文献は、参照により同程度に組み込まれ、各参考文献は、参照によりその全てが個々に組み込まれる。
【００７１】
本発明は、特定の方法又はシステムに限定されないことが理解され、これは、当然に変更することができる。また、本明細書の用語は、特定の実施形態のみを説明する目的で使用されることが理解され、限定を意図するものではない。本明細書及び添付の特許請求の範囲で使用されるように、「ある」、「一つ」、及び「前記」は、その性質に反しない限り、複数の指示対象を含む。用語「複数」は、要旨が明らかに指示しない限り、二以上の指示対象を含む。定義されない限り、ここで使用される技術用語及び科学用語は、当業者によって通常に理解されるものと、同じような意味を有する。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
0006433430.tif 000008
【図３Ｆ】
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【図３Ｇ】
0006433430.tif 000010
【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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