(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板を用いて形成されたトランジスタと、
前記基板を用いて形成されたダイオードと、
を備え、
前記トランジスタと前記ダイオードは、第１方向に並んでおり、
さらに、
前記基板上に形成され、前記トランジスタと前記ダイオードの間を延在する第１配線と、
前記第１配線から前記トランジスタと重なる方向に延在し、前記トランジスタに接続する第１分岐配線と、
前記第１配線から前記ダイオードと重なる方向に延在し、前記ダイオードに接続する第２分岐配線と、
を備え、
前記トランジスタのドレイン及びソースが、前記第１配線に沿う方向に交互に設けられており、
複数の前記第１分岐配線が、互いに離間して設けられており、
前記ダイオードのアノード及びカソードが、前記第１配線に沿う方向に交互に設けられており、
複数の前記第２分岐配線が、互いに離間して設けられており、
前記トランジスタを介して前記第１配線とは逆側に配置されており、前記第１配線と同一の方向に延在する第２配線と、
前記第２配線から前記トランジスタと重なる方向に延在して前記トランジスタに接続し、かつ前記第１分岐配線に対向する第３分岐配線と、
前記ダイオードを介して前記第１配線とは逆側に配置されており、前記第１配線と同一の方向に延在する第３配線と、
前記第３配線から前記ダイオードと重なる方向に延在して前記ダイオードに接続し、かつ前記第２分岐配線に対向する第４分岐配線と、
を備え、
前記第１方向に、前記第２配線、前記トランジスタ、前記第１配線、前記ダイオード、前記第３配線、前記ダイオード、前記第１配線、及び前記トランジスタが、繰り返しこの順に配置されており、
前記第３配線の２つの側面のそれぞれから前記第４分岐配線が延在している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１分岐配線は前記トランジスタの前記ドレインに接続しており、
前記第３分岐配線は前記トランジスタの前記ソースに接続しており、
前記第２分岐配線は前記ダイオードの前記アノードに接続しており、
前記第４分岐配線は前記ダイオードの前記カソードに接続している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記基板は矩形であり、
前記基板の第１辺及び前記第１辺に対向する第２辺は、前記第１方向に延在しており、
前記基板の前記第１辺に対向する第１リード端子と、
前記基板の前記第２辺に対向する第２リード端子と、
前記第１配線を前記第１リード端子に接続する第１接続部材と、
前記第３配線を前記第２リード端子に接続する第２接続部材と、
を備える半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記基板の前記第２辺に沿って形成され、前記トランジスタのゲート電極に接続するゲート配線と、
前記基板の前記第２辺に対向する第３リード端子と、
前記ゲート配線を前記第３リード端子に接続する第３接続部材と、
を備える半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記基板は、
不純物が導入されていて、第１面、及び前記第１面とは逆側の面である第２面を有する半導体基板と、
前記半導体基板の前記第１面に形成された化合物半導体層と、
前記化合物半導体層に埋め込まれ、下部が前記半導体基板に接続しており、上面が前記第２配線に接続している埋込コンタクトと、
を備え、
さらに、前記半導体基板の前記第２面を支持する基板搭載部を備え、
前記基板搭載部の少なくとも前記第２面に接する面は、導電性を有している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばトランジスタ及び配線を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の一つに、電力制御用のトランジスタを有するものがある。このような半導体装置としては、例えば特許文献１に記載のものがある。特許文献１には、化合物半導体層を用いた半導体装置において、複数のトランジスタを互いに並列に配置することが記載されている。そして各トランジスタから、ドレイン電極及びソース電極が互いに逆の方向に延在している。各トランジスタのドレイン電極は一つのドレイン配線に接続しており、各トランジスタのソース配線は一つのソース配線に接続している。ドレイン配線及びソース配線は、トランジスタが並んでいる方向に延在している。
【０００３】
また特許文献１に記載の半導体装置は、ダイオードも有している。ダイオードは、複数のトランジスタと並んで配置されている。そして、ダイオードのアノード電極はドレイン電極と同一の方向に延在してドレイン配線に接続している。一方、ダイオードのカソード電極はソース電極と同一の方向に延在して、カソード配線に接続している。ソース配線とカソード配線は互いに分離しているが、同一直線上に位置している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０１２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電力制御用のトランジスタのドレイン電極をダイオードのカソードに接続した回路において、電流の流れ先をトランジスタとカソードの間で切り替える場合がある。ここで、トランジスタのドレイン電極とダイオードのカソード電極の間の配線が長いと、この配線のインダクタンスに起因してトランジスタとカソードの間の切替速度が低下する可能性が出てくる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、基板には、トランジスタ及びダイオードが形成されている。トランジスタとダイオードは第１方向に並んでいる。基板には、さらに第１配線、第１分岐配線、及び第２分岐配線が形成されている。第１配線は、トランジスタとダイオードの間を延在している。第１分岐配線は第１配線からトランジスタと重なる方向に延在し、トランジスタに接続している。第２分岐配線は第１配線からダイオードと重なる方向に延在し、ダイオードに接続している。
【発明の効果】
【０００７】
前記一実施の形態によれば、ドレイン電極とダイオードのカソード電極の間の配線を短くすることができるため、この配線のインダクタンスに起因してトランジスタとカソードの間の切替速度が低下することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電気機器の回路図である。
【図２】半導体チップの平面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図２のＢ−Ｂ´断面図である。
【図５】図２のＣ−Ｃ´断面図である。
【図６】図２のＤ−Ｄ´断面図である。
【図７】半導体装置の平面図である。
【図８】トランジスタの第１の変形例を示す断面図である。
【図９】トランジスタの第２の変形例を示す断面図である。
【図１０】トランジスタの第３の変形例を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の平面図である。
【図１２】第２の実施形態における半導体チップの平面図である。
【図１３】第２の実施形態における半導体チップの断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る電気機器ＥＤの回路図である。電気機器ＥＤは、スイッチング電源であり、交流電力を直流電力に変換する。電気機器ＥＤは、ダイオードブリッジＤＢ、インダクタＩＮＤ、トランジスタＴＲ、ダイオードＤＤ、及びキャパシタＣＰを有している。
【００１１】
ダイオードブリッジＤＢの２つの端子は、交流電源に接続されており、ダイオードブリッジＤＢの残りの２つの端子は、負荷ＲＥＳに接続されている。
【００１２】
トランジスタＴＲ及びキャパシタＣＰは、ダイオードブリッジＤＢに、負荷ＲＥＳと並列に接続されている。トランジスタＴＲは、キャパシタＣＰよりもダイオードブリッジＤＢの近くに位置している。そして、インダクタＩＮＤはダイオードブリッジＤＢとトランジスタＴＲのドレインの間に位置しており、ダイオードＤＤはトランジスタＴＲのドレインとキャパシタＣＰの間に位置している。
【００１３】
上記した回路において、トランジスタＴＲ及びダイオードＤＤは、一つの半導体チップＳＣ内に設けられている。半導体チップＳＣは、後述するチップ搭載部ＤＰ、第１端子ＬＴ１、第２端子ＬＴ２、及び第３端子ＬＴ３とともに、半導体装置ＳＤを構成している。
【００１４】
図２は、半導体チップＳＣの平面図である。半導体チップＳＣは、基板ＳＵＢを用いて形成されている。基板ＳＵＢには、例えば矩形であり、ソース配線ＳＬ（第２配線）、ドレインアノード配線ＤＡＬ（第１配線）、カソード配線ＣＬ（第３配線）、及びドレインアノード配線ＤＡＬが、第１の方向（図中ｙ方向）に沿って、かつスペースを空けてこの順に繰り返し配置されている。そして、最後のドレインアノード配線ＤＡＬから隙間をあけて、ソース配線ＳＬが配置されている。これらの各配線は、第１の方向に交わる第２の方向（例えば第１の方向に直交する方向、具体的には図中ｘ方向）に延在している。
【００１５】
ソース配線ＳＬとドレインアノード配線ＤＡＬの間に、トランジスタ領域ＴＲＲが配置されており、ドレインアノード配線ＤＡＬとカソード配線ＣＬの間にはダイオード領域ＤＤＲが配置されている。トランジスタ領域ＴＲＲには、複数のトランジスタＴＲが第２の方向（図中ｘ方向）に並んでおり、ダイオード領域ＤＤＲには、複数のダイオードＤＤが第２の方向に並んでいる。複数のトランジスタＴＲは電気的に互いに並列であり、一つのトランジスタとして機能する。また、複数のダイオードＤＤは電気的に互いに並列であり、一つのダイオードとして機能する。
【００１６】
基板ＳＵＢには、さらに、ソース電極ＳＥ（第３分岐配線）、ドレイン電極ＤＥ（第１分岐配線）、アノード電極ＡＥ（第２分岐配線）、及びカソード電極ＣＥ（第４分岐配線）が形成されている。
【００１７】
ソース電極ＳＥはソース配線ＳＬからトランジスタ領域ＴＲＲに向けて分岐しており、ドレイン電極ＤＥはドレインアノード配線ＤＡＬからトランジスタ領域ＴＲＲに向けて分岐している。言い換えると、ソース電極ＳＥ及びドレイン電極ＤＥは、いずれもトランジスタＴＲと重なる方向に延在している。トランジスタ領域ＴＲＲにおいて、ソース電極ＳＥ及びドレイン電極ＤＥは、ドレインアノード配線ＤＡＬに沿う方向に交互に設けられている。そして、図中ｙ方向において、ソース電極ＳＥ及びドレイン電極ＤＥは互いに重なっている。このため、トランジスタ領域ＴＲＲにおいて、トランジスタＴＲのドレイン及びソースは、ドレインアノード配線ＤＡＬに沿う方向に交互に設けられることになる。
【００１８】
アノード電極ＡＥはドレインアノード配線ＤＡＬからダイオード領域ＤＤＲに向けて分岐しており、カソード電極ＣＥはカソード配線ＣＬからダイオード領域ＤＤＲに向けて分岐している。言い換えると、アノード電極ＡＥ及びカソード電極ＣＥは、ダイオードＤＤと重なる方向に延在している。ダイオード領域ＤＤＲにおいて、アノード電極ＡＥ及びカソード電極ＣＥは、ドレインアノード配線ＤＡＬに沿う方向に交互に設けられている。図中ｙ方向において、アノード電極ＡＥ及びカソード電極ＣＥは互いに重なっている。このため、ダイオード領域ＤＤＲにおいて、ダイオードＤＤのカソード及びアノードは、ドレインアノード配線ＤＡＬに沿う方向に交互に設けられることになる。また、ダイオード領域ＤＤＲはカソード電極ＣＥの両側に位置しているため、カソード電極ＣＥはカソード配線ＣＬの２つの側面のそれぞれから分岐している。
【００１９】
なお、本図に示す例では、ソース電極ＳＥ及びカソード電極ＣＥは図中ｘ方向において互いに同じ位置に設けられており、ドレイン電極ＤＥ及びアノード電極ＡＥは図中ｘ方向において互いに同じ位置に設けられている。ただし、ｘ方向におけるソース電極ＳＥ、ドレイン電極ＤＥ、カソード電極ＣＥ、及びアノード電極ＡＥの配置は、本図に示す例に限定されない。
【００２０】
また、基板ＳＵＢには、ゲート配線ＧＬ及びゲートパッドＧＰが形成されている。ゲートパッドＧＰは、基板ＳＵＢの縁（例えば角部）に配置されている。ゲート配線ＧＬはゲートパッドＧＰから基板ＳＵＢの縁に沿って延在し、さらにトランジスタ領域ＴＲＲに向けて分岐している。トランジスタ領域ＴＲＲ内において、ゲート配線ＧＬはトランジスタＴＲのゲート電極ＧＥ(後述)に接続している。なお、トランジスタ領域ＴＲＲにおいて、ゲート配線ＧＬはソース配線ＳＬとトランジスタの間を延在している。言い換えると、ゲート配線ＧＬはソース配線ＳＬの近くを延在している。
【００２１】
図３は、図２のＡ−Ａ´断面図であり、トランジスタＴＲの構造を示している。基板ＳＵＢは、ベース基板ＢＳＵＢの第１面に、バッファ層ＢＵＦ、第１化合物半導体層ＣＳ１、及び第２化合物半導体層ＣＳ２をこの順にエピタキシャル成長させた構成を有している。ベース基板ＢＳＵＢは、例えばｐ＋型のバルクのシリコン基板である。バッファ層ＢＵＦは、第１化合物半導体層ＣＳ１とベース基板ＢＳＵＢとのバッファである。バッファ層ＢＵＦは、化合物半導体層、例えばＡｌＮ／ＧａＮを繰り返し積層した窒化物半導体層である。第１化合物半導体層ＣＳ１は、バッファ層ＢＵＦ上にエピタキシャル成長した層である。第１化合物半導体層ＣＳ１はトランジスタＴＲのチャネル層になる。第１化合物半導体層ＣＳ１は、例えばＧａＮであるが、ＡｌＧａＮなどの他の窒化物半導体層であってもよい。第２化合物半導体層ＣＳ２は、第１化合物半導体層ＣＳ１とは格子定数が異なる材料により形成されている。第２化合物半導体層ＣＳ２は、例えばＡｌＧａＮである。第２化合物半導体層ＣＳ２が形成されることにより、第１化合物半導体層ＣＳ１には、キャリアとなる２次元電子ガスが生成する。
【００２２】
第２化合物半導体層ＣＳ２には、トレンチが形成されている。このトレンチは第２化合物半導体層ＣＳ２を貫き、第１化合物半導体層ＣＳ１の表層に入り込んでいる。これにより、トランジスタＴＲはノーマリーオフ型のトランジスタになる。そしてこのトレンチの底面及び側面にはトランジスタＴＲのゲート絶縁膜ＧＩＮＳが形成されている。ゲート絶縁膜ＧＩＮＳは、アモルファス状態のＡｌ２Ｏ３又はＳｉＯ２であり、ＡＬＤ法、スパッタリング法、又はＣＶＤ法などを用いて形成されている。そしてトレンチの残りの空間には、トランジスタＴＲのゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、例えばＴｉＮ、Ａｕ、又はポリシリコン（例えばｐ型のポリシリコン）により形成されている。ここでゲート電極ＧＥは、これらにより形成された層の上に、Ａｌ又はＣｕなど、これらよりも低抵抗な材料によって形成された層を積層させた構成を有していてもよい。
【００２３】
第２化合物半導体層ＣＳ２上にはドレイン電極ＤＥ及びソース電極ＳＥが形成されている。ドレイン電極ＤＥ及びソース電極ＳＥは、第２化合物半導体層ＣＳ２にオーミック接続している。ドレイン電極ＤＥはトランジスタＴＲのドレインに接続しており、ソース電極ＳＥはトランジスタＴＲのソースに接続している。ドレイン電極ＤＥ及びソース電極ＳＥは、ゲート電極ＧＥを挟んで互いに対向している。本図に示す例では、ゲート電極ＧＥからドレイン電極ＤＥまでの距離は、ゲート−ドレイン間の耐圧を持たせるために、ゲート電極ＧＥからソース電極ＳＥまでの距離よりも長くなっている。
【００２４】
なお、第２化合物半導体層ＣＳ２のうちソース電極ＳＥ、ゲート電極ＧＥ、及びドレイン電極ＤＥが形成されていない領域は、保護用の絶縁膜ＩＮＳＬ１によって覆われている。絶縁膜ＩＮＳＬ１は、例えばＳｉＮ膜である。
【００２５】
図４は、図２のＢ−Ｂ´断面図であり、ダイオードＤＤの構造を示している。アノード電極ＡＥはダイオードＤＤのアノードに接続しており、カソード電極ＣＥはダイオードＤＤのカソードに接続している。そして、ダイオードＤＤはショットキーバリアダイオードであり、ショットキー金属ＳＴＭを有している。ショットキー金属ＳＴＭは、アノード電極ＡＥと重なっており、第２化合物半導体層ＣＳ２に形成されたトレンチに埋め込まれている。このトレンチの底部は、第１化合物半導体層ＣＳ１の表層に入り込んでおり、２次元電子ガスを分断している。言い換えると、２次元電子ガスは、ショットキー金属ＳＴＭと第２化合物半導体層ＣＳ２の界面によって分断されている。ショットキー金属ＳＴＭは、第１化合物半導体層ＣＳ１及び第２化合物半導体層ＣＳ２とショットキー接続する金属であり、例えばＡｕ、Ｔｉ、及びポリシリコン（例えばｐ型のポリシリコン）の少なくとも一つを用いて形成されている。なお、ショットキー金属ＳＴＭは、Ｗ、Ｐｔ、又はＮｉ等であってもよい。また、ショットキー金属ＳＴＭはトレンチに埋め込まれていなくてもよい。この場合、ショットキー金属ＳＴＭは第２化合物半導体層ＣＳ２上に形成される。
【００２６】
なお、ダイオードＤＤはショットキーバリアダイオードに限定されない。
【００２７】
図５は、図２のＣ−Ｃ´断面図である。図２を用いて説明したように、ドレインアノード配線ＤＡＬからはドレイン電極ＤＥ及びアノード電極ＡＥが分岐している。これらは一体に形成されている。そして、図４を用いて説明したように、アノード電極ＡＥの下にはショットキー金属ＳＴＭが埋め込まれている。
【００２８】
また、基板ＳＵＢのうちドレインアノード配線ＤＡＬと重なる領域には、絶縁分離層ＳＰＩが埋め込まれている。絶縁分離層ＳＰＩは、例えば第１化合物半導体層ＣＳ１及び第２化合物半導体層ＣＳ２に高濃度のＢを注入した層である。絶縁分離層ＳＰＩは第１化合物半導体層ＣＳ１及び第２化合物半導体層ＣＳ２を貫いており、その下面はバッファ層ＢＵＦの表層に達している。そして、絶縁分離層ＳＰＩはトランジスタ領域ＴＲＲとダイオード領域ＤＤＲを分離している。例えばダイオード領域ＤＤＲのカソード電極ＣＥに高い逆バイアスの電圧が印加されても、絶縁分離層ＳＰＩが形成されているため、ダイオード領域ＤＤＲからトランジスタＴＲに電流は流れない。<BR>
【００２９】
なお、本図に示す例では、絶縁分離層ＳＰＩとドレインアノード配線ＤＡＬの間には、絶縁膜ＩＮＳＬ１が形成されている。ただし、絶縁膜ＩＮＳＬ１は、絶縁分離層ＳＰＩとドレインアノード配線ＤＡＬの間になくてもよい。
【００３０】
また、基板ＳＵＢのうちソース配線ＳＬと重なる領域には、埋込コンタクトＢＣＯＮが埋め込まれている。埋込コンタクトＢＣＯＮの上面はソース配線ＳＬに接しており、埋込コンタクトＢＣＯＮの下面はベース基板ＢＳＵＢに接しているか、または埋め込まれている。これにより、ソース配線ＳＬは、埋込コンタクトＢＣＯＮを介してベース基板ＢＳＵＢに接続される。ソース配線ＳＬを流れた電流は、埋込コンタクトＢＣＯＮ及びベース基板ＢＳＵＢを介して外部に流れ出す。埋込コンタクトＢＣＯＮは、例えばｎ型のポリシリコンである。
【００３１】
図６は、図２のＤ−Ｄ´断面図である。図２を用いて説明したように、カソード電極ＣＥはカソード配線ＣＬから分岐しており、ソース電極ＳＥはソース配線ＳＬから分岐している。カソード電極ＣＥとカソード配線ＣＬは一体に形成されており、ソース電極ＳＥとソース配線ＳＬは一体に形成されている。
【００３２】
また、図２に示したように、平面視においてソース電極ＳＥとゲート配線ＧＬは交差している。図６に示すように、この交差している領域において、ゲート配線ＧＬは絶縁膜ＩＮＳ３で覆われている。絶縁膜ＩＮＳ３は、例えば酸化シリコン膜である。従って、ソース電極ＳＥとゲート配線ＧＬは短絡しない。
【００３３】
次に、半導体装置ＳＤの製造方法を説明する。まず、ベース基板ＢＳＵＢを準備する。次いで、ベース基板ＢＳＵＢ上に、バッファ層ＢＵＦ、第１化合物半導体層ＣＳ１、及び第２化合物半導体層ＣＳ２をこの順にエピタキシャル成長させる。次いで、第２化合物半導体層ＣＳ２及び第１化合物半導体層ＣＳ１に、絶縁分離層ＳＰＩを形成する。
【００３４】
次いで、第２化合物半導体層ＣＳ２を部分的に除去することにより、ショットキー金属ＳＴＭを埋め込むためのトレンチが形成される。次いで、このトレンチ内に、ショットキー金属ＳＴＭを埋め込む。
【００３５】
次いで、第２化合物半導体層ＣＳ２上及びショットキー金属ＳＴＭ上に、絶縁膜ＩＮＳＬ１をＣＶＤ法により形成する。次いで、絶縁膜ＩＮＳＬ１及び第２化合物半導体層ＣＳ２を部分的に除去する。これにより、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを埋め込むためのトレンチが形成される。次いで、トレンチ内及び第２化合物半導体層ＣＳ２上に、絶縁膜を例えばＣＶＤ法又はＡＬＤ法を用いて形成し、さらに導電膜をスパッタリング法により形成する。次いで、この絶縁膜及び導電膜を選択的に除去する。これにより、ゲート絶縁膜ＧＩＮＳ、ゲート電極ＧＥ、ゲート配線ＧＬ、及びゲートパッドＧＰが形成される。
【００３６】
次いで、絶縁膜ＩＮＳＬ１上及びゲート配線ＧＬ上に絶縁膜を形成し、この絶縁膜を選択的に除去する。これにより、絶縁膜ＩＮＳ３が形成される。次いで、基板ＳＵＢに埋込コンタクトＢＣＯＮを埋め込む。次いで、絶縁膜ＩＮＳＬ１のうちソース電極ＳＥ、ドレイン電極ＤＥ、アノード電極ＡＥ、及びカソード電極ＣＥが形成されるべき領域に位置する部分を除去する。次いで、第２化合物半導体層ＣＳ２上、絶縁膜ＩＮＳ３上、及び絶縁膜ＩＮＳＬ１上、及び埋込コンタクトＢＣＯＮ上に導電膜、例えばＡｌなどの金属膜を形成し、この金属膜を選択的に除去する。これにより、ソース電極ＳＥ、ソース配線ＳＬ、ドレイン電極ＤＥ、アノード電極ＡＥ、ドレインアノード配線ＤＡＬ、カソード電極ＣＥ、及びカソード配線ＣＬが形成される。
【００３７】
図７は、半導体装置ＳＤの平面図である。図１を用いて説明したように、半導体装置ＳＤは半導体チップＳＣを有している。半導体装置ＳＤは、さらにチップ搭載部ＤＰ(基板搭載部)、第１端子ＬＴ１、第２端子ＬＴ２、及び第３端子ＬＴ３を有している。チップ搭載部ＤＰ、第１端子ＬＴ１、第２端子ＬＴ２、及び第３端子ＬＴ３は、いずれも導電性を有しており、例えば一つのリードフレームとして形成されている。なお、これらの部材は、表層のみが導電性を有していてもよい。
【００３８】
チップ搭載部ＤＰ上には半導体チップＳＣが、ベース基板ＢＳＵＢのうち第１面とは逆側の面がチップ搭載部ＤＰと接する向きに搭載されている。そして、ベース基板ＢＳＵＢはチップ搭載部ＤＰに電気的に接続している。図５を用いて説明したように、ソース配線ＳＬは、埋込コンタクトＢＣＯＮを介してベース基板ＢＳＵＢに接続している。従って、ソース電極ＳＥは、ソース配線ＳＬ、埋込コンタクトＢＣＯＮ、及びベース基板ＢＳＵＢを介してチップ搭載部ＤＰに電気的に接続している。すなわちソース電極ＳＥの電位は、チップ搭載部ＤＰから印加される。
【００３９】
上記したように、基板ＳＵＢは矩形である。そして、基板ＳＵＢのうちソース配線ＳＬ、カソード配線ＣＬ、及びソース配線ＳＬと交わる方向に延在する２つの辺（図中ｙ方向に冤罪する辺）のうち一方（第１辺）には、第１端子ＬＴ１が対向している。またこの２つの辺の残りの一つ（第２辺）には、第２端子ＬＴ２及び第３端子ＬＴ３が対向している。第１端子ＬＴ１は、ボンディングワイヤＢＷ１（第１接続部材）を介してドレインアノード配線ＤＡＬに接続しており、第２端子ＬＴ２はボンディングワイヤＢＷ２（第２接続部材）を介してカソード配線ＣＬに接続している。また、第３端子ＬＴ３は、ボンディングワイヤＢＷ３（第３接続部材）を介してゲートパッドＧＰに接続している。なお、本図に示す例では、ボンディングワイヤＢＷ１は、複数の領域ＣＰ１でドレインアノード配線ＤＡＬに接続しており、ボンディングワイヤＢＷ２は、複数の領域ＣＰ２でカソード配線ＣＬに接続している。
【００４０】
第１端子ＬＴ１はトランジスタＴＲのドレイン及びダイオードＤＤのアノードに接続するため、第２端子ＬＴ２及び第３端子ＬＴ３に対して高い電圧が加わっている。本図に示すレイアウトによれば、第２端子ＬＴ２及び第３端子ＬＴ３と、第１端子ＬＴ１の間隔を確保できるため、第１端子ＬＴ１が第２端子ＬＴ２や第３端子ＬＴ３にショートすることを抑制できる。
【００４１】
また、ソース配線ＳＬは図中ｙ方向に複数互いに離れて配置されている。このため、第１端子ＬＴ１と同様の端子を別途設け、この端子にソース電極ＳＥを接続しようとしても、半導体チップＳＣの第１辺及び第２辺の近くに、このような端子を配置するスペースは残っていない。これに対して本実施形態では、ソース電極ＳＥの電位をチップ搭載部ＤＰから印加している。従って、ソース電極ＳＥに接続するための端子を別途設ける必要がなくなり、端子のレイアウトが容易になる。
【００４２】
なお、以下に説明するように、トランジスタＴＲの構成は、図３に示して例に限定されない。
【００４３】
図８は、トランジスタＴＲの第１の変形例を示す断面図である。本図に示す例において、第２化合物半導体層ＣＳ２には、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥを埋め込むためのトレンチは形成されていない。そして、ゲート絶縁膜ＧＩＮＳ及びゲート電極ＧＥは、第２化合物半導体層ＣＳ２上に形成されている。また、ゲート絶縁膜ＧＩＮＳは、第２化合物半導体層ＣＳ２のうちソース電極ＳＥとドレイン電極ＤＥの間の領域の全面に形成されている。
【００４４】
図９は、トランジスタＴＲの第２の変形例を示す断面図である。本図に示す例において、トランジスタＴＲはＭＩＳ−ＨＪ−ＦＥＴ（Metal-Insulator-Semiconductor Hetero-Junction Field-Effect Transistor）である。具体的には、ゲート電極ＧＥの一部は絶縁膜ＩＮＳ２に埋め込まれており、ゲート絶縁膜ＧＩＮＳを介して第２化合物半導体層ＣＳ２に接続している。ゲート絶縁膜ＧＩＮＳは、絶縁膜ＩＮＳ２上、および絶縁膜ＩＮＳ２とゲート電極ＧＥの間にも形成されている。絶縁膜ＩＮＳ２は、例えばＳｉＮ膜である。このような構造において、第１化合物半導体層ＣＳ１に形成された２次元電子ガスは、ゲート電極ＧＥの下に位置する部分で途切れず、トランジスタＴＲはノーマリーオン（ただし特性は負）になる。そして、ゲート電極ＧＥに閾値よりも小さい電圧が印加されている状態では、第１化合物半導体層ＣＳ１には電流が流れない。一方、ゲート電極ＧＥに閾値電圧よりも大きい電圧が印加されると、第１化合物半導体層ＣＳ１に電流が流れる。
【００４５】
図１０は、トランジスタＴＲの第３の変形例を示す断面図である。本図に示す例において、トランジスタＴＲは、Ｊ−ＦＥＴ（Junction Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、第２化合物半導体層ＣＳ２とゲート電極ＧＥの間には、第１導電型層ＳＥＭが形成されている。第１導電型層ＳＥＭは、例えばＡｌＧａＮである。
【００４６】
以上、本実施形態によれば、トランジスタＴＲとダイオードＤＤの間にドレインアノード配線ＤＡＬが延在している。そして、ドレインアノード配線ＤＡＬからトランジスタＴＲに向けてドレイン電極ＤＥが分岐しており、ドレインアノード配線ＤＡＬからダイオードＤＤに向けてアノード電極ＡＥが分岐している。従って、ドレイン電極ＤＥとアノード電極ＡＥを結ぶ配線を短くすることができる。従って、この配線のインダクタンスに起因してトランジスタＴＲとダイオードＤＤの間の切替速度が低下することを抑制できる。
【００４７】
また、ドレインアノード配線ＤＡＬが延在している方向に、複数のダイオードＤＤが互いに並んで設けられ、また、複数のトランジスタＴＲが互いに並んで設けられている。そして、一つのドレインアノード配線ＤＡＬから複数のダイオードＤＤそれぞれのアノード電極ＡＥが分岐しており、また、一つのドレインアノード配線ＤＡＬから複数のトランジスタＴＲそれぞれのドレイン電極ＤＥが分岐している。従って、ダイオードＤＤ及びトランジスタＴＲを効率よく配置することができる。
【００４８】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置ＳＤの平面図であり、第１の実施形態の図７に対応している。図１２は、図１１に示した半導体装置ＳＤが有する半導体チップＳＣの平面図である。図１３は、本実施形態における半導体チップＳＣの断面図であり、第１の実施形態の図５に対応している。なお、図１２において、説明のため、後述するダイオードアノードバス配線ＤＡＢＬ及びカソードバス配線ＣＢＬは点線で示されている。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４９】
まず、図１３に示すように、ソース配線ＳＬ、ドレインアノード配線ＤＡＬ、カソード配線ＣＬ、及びゲート配線ＧＬ上には、層間絶縁膜ＩＮＳＬ２が形成されている。層間絶縁膜ＩＮＳＬ２は、例えば酸化シリコン膜である。
【００５０】
そして、図１１，１２，１３に示すように、層間絶縁膜ＩＮＳＬ２上には、ダイオードアノードバス配線ＤＡＢＬ及びカソードバス配線ＣＢＬが形成されている。ダイオードアノードバス配線ＤＡＢＬ及びカソードバス配線ＣＢＬは、いずれもドレインアノード配線ＤＡＬ及びカソード配線ＣＬと同一の方向（第２の方向：図１１におけるｘ方向）に延在している。
【００５１】
平面視において、ダイオードアノードバス配線ＤＡＢＬの少なくとも一部はドレインアノード配線ＤＡＬに重なっており、カソードバス配線ＣＢＬの少なくとも一部はカソード配線ＣＬに重なっている。そして、層間絶縁膜ＩＮＳＬ２のうちダイオードアノードバス配線ＤＡＢＬとドレインアノード配線ＤＡＬの間に位置する部分には、コンタクトＣＯＮ１が埋め込まれており、層間絶縁膜ＩＮＳＬ２のうちカソードバス配線ＣＢＬとカソード配線ＣＬの間に位置する部分には、コンタクトＣＯＮ２が埋め込まれている。言い換えると、ダイオードアノードバス配線ＤＡＢＬはコンタクトＣＯＮ１を介してドレインアノード配線ＤＡＬに接続しており、カソードバス配線ＣＢＬはコンタクトＣＯＮ２を介してカソード配線ＣＬに接続している。ダイオードアノードバス配線ＤＡＢＬはドレインアノード配線ＤＡＬの見かけ上の抵抗を低くするために設けられており、カソードバス配線ＣＢＬはカソード配線ＣＬの見かけ上の抵抗を低くするために設けられている。
【００５２】
また、第１の方向（図１１におけるｙ方向）において、ダイオードアノードバス配線ＤＡＢＬはドレインアノード配線ＤＡＬよりも太く、カソードバス配線ＣＢＬはカソード配線ＣＬよりも太い。平面視において、ダイオードアノードバス配線ＤＡＢＬはトランジスタ領域ＴＲＲの一部及びダイオード領域ＤＤＲの一部と重なっており、カソードバス配線ＣＢＬはダイオード領域ＤＤＲの一部と重なっている。これにより、半導体チップＳＣの面積を小さくすることができる。
【００５３】
そして、ダイオードアノードバス配線ＤＡＢＬは、ボンディングリボンＢＬ１を介して第１端子ＬＴ１に接続しており、カソードバス配線ＣＢＬは、ボンディングリボンＢＬ２を介して第２端子ＬＴ２に接続している。ボンディングリボンＢＬ１，ＢＬ２は、いずれも第１の実施形態に示したボンディングワイヤＢＷ１，ＢＷ２よりも太く、低抵抗である。ボンディングリボンＢＬ１，ＢＬ２の幅は、ボンディングリボンＢＬ１，ＢＬ２の厚さの例えば１０倍以上である。
【００５４】
以上、本実施形態によっても、第１の実施形態と同様の効果が得られる。また、カソードバス配線ＣＢＬ及びダイオードアノードバス配線ＤＡＢＬを形成し、さらに、ボンディングリボンＢＬ１，ＢＬ２を用いているため、第１端子ＬＴ１とドレインアノード配線ＤＡＬの間の抵抗、及び第２端子ＬＴ２とカソード配線ＣＬの間の抵抗を低くすることができる。また、平面視において、ダイオードアノードバス配線ＤＡＢＬはトランジスタ領域ＴＲＲの一部及びダイオード領域ＤＤＲの一部と重なっており、カソードバス配線ＣＢＬはダイオード領域ＤＤＲの一部と重なっている。このため、半導体チップＳＣの面積を小さくすることができる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５６】
ＡＥ アノード電極
ＢＣＯＮ 埋込コンタクト
ＢＵＦ バッファ層
ＢＬ１ ボンディングリボン
ＢＬ２ ボンディングリボン
ＢＳＵＢ ベース基板
ＢＷ１ ボンディングワイヤ
ＢＷ２ ボンディングワイヤ
ＢＷ３ ボンディングワイヤ
ＣＢＬ カソードバス配線
ＣＢＴ 変換器
ＣＥ カソード電極
ＣＬ カソード配線
ＣＮＤ コンダクタ
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＤＡＢＬ ダイオードアノードバス配線
ＤＡＬ ドレインアノード配線
ＤＢ ダイオードブリッジ
ＤＤ ダイオード
ＤＤＲ ダイオード領域
ＤＥ ドレイン電極
ＤＰ チップ搭載部
ＥＤ 電気機器
ＧＥ ゲート電極
ＧＩＮＳ ゲート絶縁膜
ＧＬ ゲート配線
ＧＰ ゲートパッド
ＩＮＤ インダクタ
ＩＮＳＬ１ 絶縁膜
ＩＮＳＬ２ 層間絶縁膜
ＬＴ１ 第１端子
ＬＴ２ 第２端子
ＬＴ３ 第３端子
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＥ ソース電極
ＳＥＭ 第１導電型層
ＳＬ ソース配線
ＳＰＩ 絶縁分離層
ＳＴＭ ショットキー金属
ＳＵＢ 基板
ＴＲ トランジスタ
ＴＲＲ トランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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