(57)【特許請求の範囲】
【請求項１】
制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、
前記出力クロックを受け、前記出力クロックを分周して分周クロックを生成する分周器と、
前記分周クロックと前記出力クロックとを受け、前記分周クロックを遅延させて、前記出力クロックとの間で所定の遅延量を有するフィードバッククロックを生成する遅延調整回路と、
入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出し、前記出力クロックと前記入力クロックとの位相差に応じて前記制御信号を生成する位相比較器と
を備えていることを特徴とするＰＬＬ回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記制御信号を受け、前記出力クロックが所定の周波数範囲に収まったロック状態か否かを前記制御信号に基づいて判定するロック検出回路と、
前記ロック状態を示す検出結果を前記ロック検出回路から受け、前記遅延調整回路の起動を前記検出結果に基づいて制御する制御回路とを備え、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受ける
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項１または請求項２に記載のＰＬＬ回路において、
前記遅延調整回路は、前記出力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジに前記フィードバッククロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジが揃うように、前記分周クロックに対する前記フィードバッククロックの遅延量を調整し、
前記位相比較器は、前記フィードバッククロックの前記一方のエッジを検出した後に検出される前記出力クロックの立ち上がりエッジおよび立ち下がりエッジの他方のエッジと、前記入力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジとを比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項１または請求項２に記載のＰＬＬ回路において、
前記遅延調整回路は、前記出力クロックを所定量遅延させたクロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジに前記フィードバッククロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジが揃うように、前記分周クロックに対する前記フィードバッククロックの遅延量を調整し、
前記位相比較器は、前記フィードバッククロックの前記一方のエッジを検出した後に検出される、前記遅延させたクロックの前記一方のエッジに対応する前記出力クロックのエッジと、前記入力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジとを比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載のＰＬＬ回路において、
前記入力クロックを受け、前記入力クロックを分周する入力分周器と、
前記入力クロックを分周したクロックを前記入力分周器からを受け、前記入力クロックを分周したクロックに対する遅延量を調整して、前記入力クロックを分周したクロックを遅延させた第２入力クロックを生成する入力遅延調整回路とを備え、
前記位相比較器は、前記入力クロック、前記第２入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記第２入力クロックに基づくタイミングで検出した前記入力クロックと、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックとの位相を比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載のＰＬＬ回路において、
前記出力クロックを受け、前記出力クロックを分周する出力分周器と、
前記出力クロックを分周したクロックを前記出力分周器からを受け、前記出力クロックを分周したクロックに対する遅延量を調整して、前記出力クロックを分周したクロックを遅延させた第２出力クロックを生成する出力遅延調整回路と、
前記出力クロックおよび前記第２出力クロックを受け、前記第２出力クロックの出力タイミングを前記出力クロックに基づいて調整する出力部と
を備えていることを特徴とするＰＬＬ回路。
【請求項７】
請求項１ないし請求項４のいずれか１項に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受け、前記入力クロックと前記フィードバッククロックとの位相差を前記制御信号の生成に使用する位相差として検出し、前記遅延調整回路が起動した後の期間では、前記入力クロックと前記出力クロックとの位相差を前記制御信号の生成に使用する位相差として検出する
ことを特徴とするＰＬＬ回路。
【請求項８】
請求項１ないし請求項４のいずれか１項に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受け、前記フィードバッククロックとして受けた前記分周クロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
【請求項９】
ＰＬＬ回路を含む半導体集積回路であって、
前記ＰＬＬ回路は、
制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、
前記出力クロックを受け、前記出力クロックを分周して分周クロックを生成する分周器と、
前記分周クロックと前記出力クロックとを受け、前記分周クロックを遅延させて、前記出力クロックとの間で所定の遅延量を有するフィードバッククロックを生成する遅延調整回路と、
入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出し、前記出力クロックと前記入力クロックとの位相差に応じて前記制御信号を生成する位相比較器と
を備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路および半導体集積回路に関する。
【背景技術】
【０００２】
ＳｏＣ（System on Chip）等の半導体集積回路は、例えば、各回路ブロックにクロックを供給するＰＬＬ（Phase Locked Loop）回路を有している。ＰＬＬ回路の出力クロックは、例えば、ＡＤ変換器、ＨＤＭＩ（High-Definition Multimedia Interface：登録商標）、ＵＳＢ（Universal Serial Bus）等に使用される。
【０００３】
ＰＬＬ回路は、例えば、入力クロックの周波数を逓倍した出力クロックを生成するために、出力クロックを分周する分周器を有している。例えば、ＰＬＬ回路は、出力クロックを分周したフィードバッククロックと入力クロックとの位相差が一致するように、フィードバック制御を実行する（例えば、特許文献１、２参照）。
【０００４】
例えば、ＰＬＬ回路の電源は、他の回路ブロックからのノイズによるジッタを低減するために、専用のアナログ電源から供給される。なお、分周器で発生ずるノイズがジッタを増加させる要因になるため、分周器の電源は、ＰＬＬ回路専用のアナログ電源とは別のデジタル電源から供給されることがある。
【０００５】
ここで、入力クロックおよび出力クロックをカウンタを用いて分周するＰＬＬ回路では、カウンタの出力信号の位相を比較する代わりに、入力クロックの位相と出力クロックの位相とを比較する位相検出器が提案されている（例えば、特許文献３参照）。例えば、位相検出器は、カウンタの出力信号を制御信号として使用して、入力クロックの位相と出力クロックの位相とを比較する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１３５３８１号公報
【特許文献２】特開２００１−７６４３９号公報
【特許文献３】特開２００７−１２４６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デジタル電源の電源ノイズは、アナログ電源の電源ノイズに比べて大きいことが多い。例えば、分周器に供給されるデジタル電源の電源ノイズが大きい場合、分周器の遅延時間が変動することがある。入力クロックの位相と分周器から出力されるフィードバッククロックの位相とが比較されるため、分周器の遅延時間の変動は、出力クロックのジッタとなって現れる。
【０００８】
なお、分周器の出力信号を制御信号として使用して、入力クロックの位相と出力クロックの位相とを比較する方法でも、例えば、分周器の遅延時間の変動が出力クロックの１周期を超える場合、分周器の遅延時間の変動は、出力クロックのジッタとなって現れる。
【０００９】
１つの側面では、本件開示のＰＬＬ回路および半導体集積回路は、ＰＬＬ回路の出力クロックのジッタを低減することを目的とする。
【課題を解決するための手段】
【００１０】
一観点によれば、ＰＬＬ回路は、制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、出力クロックを受け、出力クロックを分周して分周クロックを生成する分周器と、分周クロックを受け、分周クロックに対する遅延量を調整して、分周クロックを遅延させたフィードバッククロックを生成する遅延調整回路と、入力クロック、出力クロックおよびフィードバッククロックを受け、フィードバッククロックに基づくタイミングで検出した出力クロックと、入力クロックとの位相差を検出し、出力クロックと入力クロックとの位相差に応じて制御信号を生成する位相比較器とを有している。
【００１１】
別の観点によれば、半導体集積回路は、ＰＬＬ回路を有し、ＰＬＬ回路は、制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、出力クロックを受け、出力クロックを分周して分周クロックを生成する分周器と、分周クロックを受け、分周クロックに対する遅延量を調整して、分周クロックを遅延させたフィードバッククロックを生成する遅延調整回路と、入力クロック、出力クロックおよびフィードバッククロックを受け、フィードバッククロックに基づくタイミングで検出した出力クロックと、入力クロックとの位相差を検出し、出力クロックと入力クロックとの位相差に応じて制御信号を生成する位相比較器とを有している。
【発明の効果】
【００１２】
本件開示のＰＬＬ回路および半導体集積回路は、ＰＬＬ回路の出力クロックのジッタを低減できる。
【図面の簡単な説明】
【００１３】
【図１】ＰＬＬ回路および半導体集積回路の一実施形態を示す図である。
【図２】図１に示した位相比較器の一例を示す図である。
【図３】図１に示した遅延調整回路の一例を示す図である。
【図４】図３に示した遅延検出部の一例を示す図である。
【図５】図３に示した可変遅延部の一例を示す図である。
【図６】図２に示した位相比較器の動作の一例を示す図である。
【図７】図４に示した遅延検出部の動作の一例を示す図である。
【図８】図５に示した可変遅延部の動作の一例を示す図である。
【図９】図１に示したＰＬＬ回路の動作の一例を示す図である。
【図１０】図３に示した遅延検出部の別の例を示す図である。
【図１１】図１０に示した遅延検出部の動作の一例を示す図である。
【図１２】図１０に示した遅延検出部を含むＰＬＬ回路の動作の一例を示す図である。
【図１３】ＰＬＬ回路および半導体集積回路の別の実施形態を示す図である。
【図１４】図１３に示した位相比較器の一例を示す図である。
【図１５】図１４に示した位相比較器の動作の一例を示す図である。
【図１６】図１３に示したＰＬＬ回路の動作の一例を示す図である。
【図１７】図１３に示したＰＬＬ回路の動作の別の例を示す図である。
【図１８】ＰＬＬ回路および半導体集積回路の別の実施形態を示す図である。
【図１９】図１８に示した制御回路の一例を示す図である。
【図２０】ＰＬＬ回路および半導体集積回路の別の実施形態を示す図である。
【図２１】図２０に示した位相比較器の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施形態を図面を用いて説明する。図の破線の矢印は、クロック等の信号の流れの一例を示している。また、図の符号ＰＬＬ（Phase Locked Loop）は、位相同期回路を示している。以下、位相同期回路ＰＬＬをＰＬＬ回路とも称する。
【００１５】
図１は、ＰＬＬ回路および半導体集積回路の一実施形態を示している。この実施形態のＰＬＬ回路は、ＳｏＣ（System on Chip）等の半導体集積回路ＳＥＭに搭載される。すなわち、この実施形態の半導体集積回路ＳＥＭは、ＰＬＬ回路を有している。また、半導体集積回路ＳＥＭは、ＰＬＬ回路の他に、画像処理回路等のロジック回路を有している。なお、半導体集積回路ＳＥＭ内のロジック回路は、画像処理回路に限定されない。半導体集積回路ＳＥＭ内のロジック回路は、例えば、ＰＬＬ回路の動作をリセットするリセット信号ＳＲＳＴとＰＬＬ回路内の遅延調整回路ＤＬＹの動作を制御するための制御信号ＥＮ、ＳＴＲとをＰＬＬ回路に出力する。なお、制御信号ＥＮ、ＳＴＲは、ＰＬＬ回路内で生成されてもよい。
【００１６】
ＰＬＬ回路は、例えば、入力クロックＣＫＩ（以下、クロックＣＫＩとも称する）、制御信号ＥＮ、ＳＴＲおよびリセット信号ＳＲＳＴを受け、半導体集積回路ＳＥＭ内のロジック回路等に出力クロックＣＫＯ（以下、クロックＣＫＯとも称する）を供給する。ＰＬＬ回路の出力クロックＣＫＯは、例えば、ＡＤ変換器、ＨＤＭＩ（High-Definition Multimedia Interface）、ＵＳＢ（Universal Serial Bus）等に使用される。入力クロックＣＫＩは、例えば、半導体集積回路ＳＥＭに接続された水晶発振子からＰＬＬ回路に供給される。なお、ＰＬＬ回路は、水晶発振子のクロックを分周したクロック（例えば、図２０のクロックＣＫＩＤ１）を、入力クロックＣＫＩとして入力分周器等から受けてもよい。この場合、ＰＬＬ回路は、入力分周器を含めて定義されてもよいし、入力分周器を除いて定義されてもよい。
【００１７】
例えば、ＰＬＬ回路は、位相比較器ＰＦＤ、クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹを有している。位相比較器ＰＦＤ、クロック生成部ＣＧＥＮおよび遅延調整回路ＤＬＹの電源は、例えば、ＰＬＬ回路専用のアナログ電源ＡＶＤ、ＡＶＳから供給される。例えば、アナログ電源ＡＶＳの電圧は、接地電圧に対応する。
【００１８】
また、分周器ＤＩＶの電源は、アナログ電源ＡＶＤ、ＡＶＳとは別のデジタル電源ＶＤＤ、ＶＳＳから供給される。例えば、デジタル電源ＶＳＳの電圧は、接地電圧に対応する。ここで、例えば、半導体集積回路ＳＥＭ内のロジック回路の電源もデジタル電源ＶＤＤ、ＶＳＳから供給される。すなわち、分周器ＤＩＶの電源は、ロジック回路と共通のデジタル電源ＶＤＤ、ＶＳＳから供給される。
【００１９】
図の符号ＰＬＬａは、ＰＬＬ回路内の回路ブロックのうち、アナログ電源ＡＶＤ、ＡＶＳから電源が供給される回路ブロックを示している。また、図の符号ＰＬＬｄは、ＰＬＬ回路内の回路ブロックのうち、デジタル電源ＶＤＤ、ＶＳＳから電源が供給される回路ブロックを示している。
【００２０】
位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢ（以下、クロックＣＫＦＢとも称する）に基づくタイミングで検出した出力クロックＣＫＯと、入力クロックＣＫＩとの位相差を検出する位相比較器の一例である。例えば、位相比較器ＰＦＤは、リセット信号ＳＲＳＴと、入力クロックＣＫＩと、クロック生成部ＣＧＥＮから出力される出力クロックＣＫＯと、遅延調整回路ＤＬＹから出力されるフィードバッククロックＣＫＦＢとを受ける。そして、位相比較器ＰＦＤは、入力クロックＣＫＩと出力クロックＣＫＯとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成し、アップ信号ＵＰおよびダウン信号ＤＮをクロック生成部ＣＧＥＮに出力する。
【００２１】
例えば、位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢが立ち上がった後の出力クロックＣＫＯの最初の立ち上がりエッジと、入力クロックＣＫＩの立ち上がりエッジとを比較して、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出する。そして、位相比較器ＰＦＤは、例えば、出力クロックＣＫＯの位相が入力クロックＣＫＩより遅れているとき、アップ信号ＵＰを出力し、出力クロックＣＫＯの位相が入力クロックＣＫＩより進んでいるとき、ダウン信号ＤＮを出力する。このように、位相比較器ＰＦＤは、出力クロックＣＫＯと入力クロックＣＫＩとを比較しているため、フィードバッククロックＣＫＦＢの遅延変動の影響を低減できる。例えば、ＰＬＬ回路は、フィードバック経路（分周器ＤＩＶ）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。
【００２２】
クロック生成部ＣＧＥＮは、制御信号（例えば、アップ信号ＵＰやダウン信号ＤＮ）により調整される制御電圧に応じた周波数の出力クロックＣＫＯを生成するクロック生成部の一例である。例えば、クロック生成部ＣＧＥＮは、チャージポンプ回路ＣＰ、ローパスフィルタＬＰＦおよび電圧制御発信器ＶＣＯを有している。
【００２３】
チャージポンプ回路ＣＰは、アップ信号ＵＰおよびダウン信号ＤＮを位相比較器ＰＦＤから受ける。そして、チャージポンプ回路ＣＰは、アップ信号ＵＰおよびダウン信号ＤＮに応じて、電流の流し込みや電流の引き抜きを実行する。例えば、チャージポンプ回路ＣＰは、アップ信号ＵＰがアサートされているとき、ローパスフィルタＬＰＦに電流を流し込む。また、例えば、チャージポンプ回路ＣＰは、ダウン信号ＤＮがアサートされているとき、ローパスフィルタＬＰＦから電流を引き抜く。このように、チャージポンプ回路ＣＰは、ローパスフィルタＬＰＦに対して、電流の流し込みや電流の引き抜きを位相差に応じて実行する。
【００２４】
ローパスフィルタＬＰＦは、チャージポンプ回路ＣＰの出力を平滑化して、電圧制御発信器ＶＣＯの制御電圧を生成する。ローパスフィルタＬＰＦにより生成された制御電圧は、電圧制御発信器ＶＣＯに供給される。このように、制御電圧は、アップ信号ＵＰおよびダウン信号ＤＮにより調整される。
【００２５】
電圧制御発信器ＶＣＯは、ローパスフィルタＬＰＦから受けた制御電圧に応じた周波数の出力クロックＣＫＯを生成し、生成した出力クロックＣＫＯを、ＰＬＬ回路の外部、分周器ＤＩＶ、遅延調整回路ＤＬＹおよび位相比較器ＰＦＤに出力する。例えば、電圧制御発信器ＶＣＯからＰＬＬ回路の外部に出力された出力クロックＣＫＯは、半導体集積回路ＳＥＭ内のロジック回路等に供給される。
【００２６】
分周器ＤＩＶは、出力クロックＣＫＯを分周して分周クロックＣＫＤＩＶ（以下、クロックＣＫＤＩＶとも称する）を生成する分周器の一例である。例えば、分周器ＤＩＶは、電圧制御発信器ＶＣＯから受けた出力クロックＣＫＯを所定の分周比で分周し、分周クロックＣＫＤＩＶを生成する。そして、分周器ＤＩＶは、出力クロックＣＫＯを分周した分周クロックＣＫＤＩＶを、遅延調整回路ＤＬＹに出力する。例えば、分周器ＤＩＶは、分周クロックＣＫＤＩＶのパルス幅（高レベルの期間）が出力クロックＣＫＯの１周期と等しくなるように、分周クロックＣＫＤＩＶを生成する。なお、分周比は、固定でもよいし、分周器ＤＩＶの外部から可変に設定されてもよい。
【００２７】
遅延調整回路ＤＬＹは、分周クロックＣＫＤＩＶに対する遅延量を調整して、分周クロックＣＫＤＩＶを遅延させたフィードバッククロックＣＫＦＢを生成する遅延調整回路の一例である。例えば、遅延調整回路ＤＬＹは、出力クロックＣＫＯ、分周クロックＣＫＤＩＶ、制御信号ＥＮ、ＳＴＲおよびリセット信号ＳＲＳＴを受け、フィードバッククロックＣＫＦＢを位相比較器ＰＦＤに出力する。制御信号ＳＴＲは、遅延調整回路ＤＬＹの初期値を設定するための信号であり、制御信号ＥＮは、遅延調整回路ＤＬＹを起動させる信号である。フィードバッククロックＣＫＦＢは、例えば、分周クロックＣＫＤＩＶを遅延させたクロックである。
【００２８】
例えば、遅延調整回路ＤＬＹは、フィードバッククロックＣＫＦＢの遅延変動が出力クロックＣＫＯの１周期未満に収まるように、分周クロックＣＫＤＩＶに対するフィードバッククロックＣＫＦＢの遅延量を調整する。これにより、ＰＬＬ回路は、例えば、分周クロックＣＫＤＩＶの遅延変動が出力クロックＣＫＯの１周期を超える場合でも、フィードバッククロックＣＫＦＢの遅延変動を出力クロックＣＫＯの１周期未満に収めることができる。この結果、ＰＬＬ回路は、例えば、分周器ＤＩＶの遅延変動が出力クロックＣＫＯの１周期を超える場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。
【００２９】
なお、ＰＬＬ回路および半導体集積回路ＳＥＭの構成は、この例に限定されない。例えば、ＰＬＬ回路および半導体集積回路ＳＥＭは、近年注目されている、低電圧で動作するＤＤＣ（Deeply Depleted Channel）トランジスタによって構成されていてもよい。ＤＤＣトランジスタは、例えば、半導体集積回路ＳＥＭに内蔵したバックバイアス電圧生成回路によって、バックバイアス電圧の制御が行われることで、リーク電流を抑えつつ低電圧動作が可能となる。しかしながら、バックバイアス電圧に含まれるノイズによって、ジッタ量が増加する懸念がある。そのため、従来は、低ジッタが求められる用途では、分周器ＤＩＶにバックバイアス電圧を印加することが難しかった。これに対し、本実施例の回路を適用することで、例えば、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタのバックバイアス電圧やＮ型のＭＯＳトランジスタのバックバイアス電圧が分周器ＤＩＶに印加されてもよい。この場合、分周器ＤＩＶのリーク電流を低減でき、消費電力を低減できる。また、バックバイアス電圧が印加されるロジック回路と分周器ＤＩＶとを電源分離しなくてもよいため、電源系統の構成が複雑になることを防止できる。
【００３０】
バックバイアス電圧のノイズにより分周器ＤＩＶの遅延変動が増加した場合でも、例えば、遅延調整回路ＤＬＹは、フィードバッククロックＣＫＦＢの遅延変動が出力クロックＣＫＯの１周期未満に収まるように、遅延量を調整する。このため、バックバイアス電圧が分周器ＤＩＶに印加される場合でも、ＰＬＬ回路は、出力クロックＣＫＯのジッタが増加することを抑制できる。
【００３１】
図２は、図１に示した位相比較器ＰＦＤの一例を示している。位相比較器ＰＦＤは、例えば、フリップフロップＤＦＦ１０、ＤＦＦ１１、ＤＦＦ１２および論理積回路ＡＮＤ１０を有している。フリップフロップＤＦＦ１０−ＤＦＦ１２は、例えば、クロック端子で受けるクロックに同期して動作するＤ型フリップフロップ回路である。また、フリップフロップＤＦＦ１０−ＤＦＦ１２は、リセット端子ＲＳＴで受ける信号がアサートされたとき、出力端子Ｑの信号をリセットする。例えば、フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴは、論理積回路ＡＮＤ１０の出力に接続されている。
【００３２】
フリップフロップＤＦＦ１０の入力端子Ｄは、アナログ電源ＡＶＤに接続され、フリップフロップＤＦＦ１０の出力端子Ｑは、論理積回路ＡＮＤ１０の入力に接続されている。例えば、フリップフロップＤＦＦ１０は、入力端子Ｄでアナログ電源ＡＶＤの電圧（高レベルの電圧）を受け、クロック端子で入力クロックＣＫＩを受ける。そして、フリップフロップＤＦＦ１０は、アップ信号ＵＰを、入力クロックＣＫＩに同期して出力端子Ｑから出力する。
【００３３】
フリップフロップＤＦＦ１１の入力端子Ｄは、アナログ電源ＡＶＤに接続され、フリップフロップＤＦＦ１１の出力端子Ｑは、フリップフロップＤＦＦ１２の入力端子Ｄに接続されている。例えば、フリップフロップＤＦＦ１１は、入力端子Ｄでアナログ電源ＡＶＤの電圧（高レベルの電圧）を受け、クロック端子でフィードバッククロックＣＫＦＢを受ける。そして、フリップフロップＤＦＦ１１は、信号ＣＫＦＢ２を、フィードバッククロックＣＫＦＢに同期して出力端子Ｑから出力する。
【００３４】
フリップフロップＤＦＦ１２の出力端子Ｑは、論理積回路ＡＮＤ１０の入力に接続されている。例えば、フリップフロップＤＦＦ１２は、入力端子Ｄで信号ＣＫＦＢ２を受け、クロック端子で出力クロックＣＫＯを受ける。そして、フリップフロップＤＦＦ１２は、ダウン信号ＤＮを、出力クロックＣＫＯに同期して出力端子Ｑから出力する。
【００３５】
論理積回路ＡＮＤ１０は、アップ信号ＵＰとダウン信号ＤＮとの論理積を演算し、演算結果をフリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴに出力する。すなわち、論理積回路ＡＮＤ１０は、アップ信号ＵＰとダウン信号ＤＮとの両方が高レベルになったとき、高レベルの信号をフリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴに出力する。これにより、フリップフロップＤＦＦ１０−ＤＦＦ１２の各出力端子Ｑの信号が低レベルにリセットされる。なお、位相比較器ＰＦＤの構成は、この例に限定されない。
【００３６】
図３は、図１に示した遅延調整回路ＤＬＹの一例を示している。遅延調整回路ＤＬＹは、遅延検出部ＤＤＥＴ、可変遅延部ＶＤＬＹおよびセレクタＳＥＬ１０を有している。遅延検出部ＤＤＥＴは、制御信号ＥＮ、出力クロックＣＫＯおよびフィードバッククロックＣＫＦＢを受け、増加信号ＩＮＣおよび減少信号ＤＥＣを可変遅延部ＶＤＬＹに出力する。例えば、遅延検出部ＤＤＥＴは、出力クロックＣＫＯを所定量（例えば、出力クロックＣＫＯの１周期の半分程度）遅延させたクロック（例えば、図４に示すクロックＣＫＯＤ）に対するフィードバッククロックＣＫＦＢの遅延量を検出する。そして、遅延検出部ＤＤＥＴは、検出した遅延量に基づいて、増加信号ＩＮＣおよび減少信号ＤＥＣを生成する。
【００３７】
可変遅延部ＶＤＬＹは、制御信号ＳＴＲ、増加信号ＩＮＣ、減少信号ＤＥＣおよび分周クロックＣＫＤＩＶを受け、分周クロックＣＫＤＩＶを遅延させたクロックＣＫＤＬをセレクタＳＥＬ１０の端子Ｉ１に出力する。例えば、可変遅延部ＶＤＬＹは、増加信号ＩＮＣおよび減少信号ＤＥＣに基づいて分周クロックＣＫＤＩＶを遅延させ、クロックＣＫＤＬを生成する。
【００３８】
セレクタＳＥＬ１０は、分周クロックＣＫＤＩＶ、クロックＣＫＤＬおよび制御信号ＥＮを受け、フィードバッククロックＣＫＦＢを出力する。例えば、セレクタＳＥＬ１０は、制御信号ＥＮが高レベルのとき、端子Ｉ１で受けたクロックＣＫＤＬをフィードバッククロックＣＫＦＢとして出力する。また、セレクタＳＥＬ１０は、例えば、制御信号ＥＮが低レベルのとき、端子Ｉ０で受けた分周クロックＣＫＤＩＶをフィードバッククロックＣＫＦＢとして出力する。
【００３９】
すなわち、遅延調整回路ＤＬＹは、制御信号ＥＮがネゲートされているとき、分周器ＤＩＶから受けた分周クロックＣＫＤＩＶを、フィードバッククロックＣＫＦＢとして位相比較器ＰＦＤに出力する。なお、遅延調整回路ＤＬＹの構成は、この例に限定されない。
【００４０】
図４は、図３に示した遅延検出部ＤＤＥＴの一例を示している。図４以降では、出力クロックＣＫＯ、フィードバッククロックＣＫＦＢ、制御信号ＥＮ、増加信号ＩＮＣ、減少信号ＤＥＣを、信号ＣＫＯ、ＣＫＦＢ、ＥＮ、ＩＮＣ、ＤＥＣともそれぞれ称する。
【００４１】
遅延検出部ＤＤＥＴは、遅延素子ＤＥ１０、インバータＩＮＶ１０−ＩＮＶ１４、否定論理積回路ＮＡＮＤ１０−ＮＡＮＤ１７、否定論理和回路ＮＯＲ１０、ＮＯＲ１１を有している。遅延素子ＤＥ１０は、出力クロックＣＫＯを受け、出力クロックＣＫＯを遅延させたクロックＣＫＯＤ（以下、信号ＣＫＯＤとも称する）を、インバータＩＮＶ１１、ＩＮＶ１３、ＩＮＶ１４、否定論理積回路ＮＡＮＤ１０、ＮＡＮＤ１６に出力する。例えば、遅延素子ＤＥ１０の遅延量（出力クロックＣＫＯに対するクロックＣＫＯＤの遅延量）は、出力クロックＣＫＯの１周期の半分程度に設定される。
【００４２】
否定論理積回路ＮＡＮＤ１０は、制御信号ＥＮと、クロックＣＫＯＤと、否定論理積回路ＮＡＮＤ１１の出力である信号Ｉ２とを受ける。そして、否定論理積回路ＮＡＮＤ１０は、信号ＥＮ、ＣＫＯＤ、Ｉ２の否定論理積の結果を示す信号Ｉ１を否定論理積回路ＮＡＮＤ１１に出力する。
【００４３】
否定論理積回路ＮＡＮＤ１１は、制御信号ＥＮと、信号Ｉ１と、フィードバッククロックＣＫＦＢと、否定論理積回路ＮＡＮＤ１５の出力である信号Ｄ２とを受ける。そして、否定論理積回路ＮＡＮＤ１１は、信号ＥＮ、Ｉ１、ＣＫＦＢ、Ｄ２の否定論理積の結果を示す信号Ｉ２を、否定論理積回路ＮＡＮＤ１０、ＮＡＮＤ１５および否定論理和回路ＮＯＲ１０に出力する。
【００４４】
インバータＩＮＶ１１は、信号ＣＫＯＤの反転信号を否定論理積回路ＮＡＮＤ１２に出力する。否定論理積回路ＮＡＮＤ１２は、制御信号ＥＮと、信号ＣＫＯＤの反転信号と、否定論理積回路ＮＡＮＤ１３の出力である信号Ｉ４とを受ける。そして、否定論理積回路ＮＡＮＤ１２は、信号ＥＮと、信号ＣＫＯＤの反転信号と、信号Ｉ４との否定論理積の結果を示す信号Ｉ３を、否定論理積回路ＮＡＮＤ１３に出力する。
【００４５】
否定論理積回路ＮＡＮＤ１３は、制御信号ＥＮと、信号Ｉ３と、フィードバッククロックＣＫＦＢとを受ける。そして、否定論理積回路ＮＡＮＤ１３は、信号ＥＮ、Ｉ３、ＣＫＦＢの否定論理積の結果を示す信号Ｉ４を、インバータＩＮＶ１２および否定論理積回路ＮＡＮＤ１２に出力する。
【００４６】
インバータＩＮＶ１２は、信号Ｉ４の反転信号を否定論理和回路ＮＯＲ１０に出力する。また、インバータＩＮＶ１０は、制御信号ＥＮを受け、制御信号ＥＮの反転信号を否定論理和回路ＮＯＲ１０に出力する。否定論理和回路ＮＯＲ１０は、制御信号ＥＮの反転信号と、信号Ｉ２と、信号Ｉ４の反転信号とを受ける。そして、否定論理和回路ＮＯＲ１０は、制御信号ＥＮの反転信号と、信号Ｉ２と、信号Ｉ４の反転信号との否定論理和を演算し、演算結果を増加信号ＩＮＣとして出力する。
【００４７】
インバータＩＮＶ１３は、信号ＣＫＯＤの反転信号を否定論理積回路ＮＡＮＤ１４に出力する。否定論理積回路ＮＡＮＤ１４は、制御信号ＥＮと、信号ＣＫＯＤの反転信号と、否定論理積回路ＮＡＮＤ１５の出力である信号Ｄ２とを受ける。そして、否定論理積回路ＮＡＮＤ１４は、信号ＥＮと、信号ＣＫＯＤの反転信号と、信号Ｄ２との否定論理積の結果を示す信号Ｄ１を否定論理積回路ＮＡＮＤ１５に出力する。
【００４８】
否定論理積回路ＮＡＮＤ１５は、制御信号ＥＮと、信号Ｄ１と、フィードバッククロックＣＫＦＢと、否定論理積回路ＮＡＮＤ１１の出力である信号Ｉ２とを受ける。そして、否定論理積回路ＮＡＮＤ１５は、信号ＥＮ、Ｄ１、ＣＫＦＢ、Ｉ２の否定論理積の結果を示す信号Ｄ２を、否定論理積回路ＮＡＮＤ１１、ＮＡＮＤ１４および否定論理和回路ＮＯＲ１１に出力する。
【００４９】
否定論理積回路ＮＡＮＤ１６は、制御信号ＥＮと、信号ＣＫＯＤと、否定論理積回路ＮＡＮＤ１７の出力である信号Ｄ４とを受ける。そして、否定論理積回路ＮＡＮＤ１６は、信号ＥＮ、ＣＫＯＤ、Ｄ４の否定論理積の結果を示す信号Ｄ３を、否定論理積回路ＮＡＮＤ１７に出力する。
【００５０】
否定論理積回路ＮＡＮＤ１７は、制御信号ＥＮと、信号Ｄ３と、フィードバッククロックＣＫＦＢとを受ける。そして、否定論理積回路ＮＡＮＤ１７は、信号ＥＮ、Ｄ３、ＣＫＦＢの否定論理積の結果を示す信号Ｄ４を、否定論理和回路ＮＯＲ１１および否定論理積回路ＮＡＮＤ１６に出力する。
【００５１】
インバータＩＮＶ１４は、信号ＣＫＯＤの反転信号を否定論理和回路ＮＯＲ１１に出力する。否定論理和回路ＮＯＲ１１は、信号Ｄ２と、信号ＣＫＯＤの反転信号と、信号Ｄ４とを受ける。そして、否定論理和回路ＮＯＲ１１は、信号Ｄ２と、信号ＣＫＯＤの反転信号と、信号Ｄ４との否定論理和を演算し、演算結果を減少信号ＤＥＣとして出力する。なお、遅延検出部ＤＤＥＴの構成は、この例に限定されない。
【００５２】
図５は、図３に示した可変遅延部ＶＤＬＹの一例を示している。可変遅延部ＶＤＬＹは、例えば、電流源ＩＳ１、ＩＳ２、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、抵抗Ｒ１、Ｒ２、容量Ｃ１および電圧制御遅延素子ＶＣＤを有している。
【００５３】
電流源ＩＳ１、スイッチＳＷ１、スイッチＳＷ２および電流源ＩＳ２は、アナログ電源ＡＶＤとアナログ電源ＡＶＳとの間に直列に接続される。スイッチＳＷ１は、例えば、制御端子で受ける増加信号ＩＮＣに基づいてオン／オフが制御される。また、スイッチＳＷ２は、例えば、制御端子で受ける減少信号ＤＥＣに基づいてオン／オフが制御される。
【００５４】
抵抗Ｒ１、スイッチＳＷ３、スイッチＳＷ４および抵抗Ｒ２は、アナログ電源ＡＶＤとアナログ電源ＡＶＳとの間に直列に接続される。スイッチＳＷ３、ＳＷ４は、例えば、制御端子で受ける制御信号ＳＴＲに基づいてオン／オフが制御される。
【００５５】
容量Ｃ１は、スイッチＳＷ１とスイッチＳＷ２との接続ノードであるノードＤＣＮＴとアナログ電源ＡＶＳとの間に配置される。例えば、容量Ｃ１の２つの端子は、ノードＤＣＮＴおよびアナログ電源ＡＶＳにそれぞれ接続されている。さらに、ノードＤＣＮＴは、スイッチＳＷ３とスイッチＳＷ４との接続ノードと、電圧制御遅延素子ＶＣＤの制御端子ＰＮ３とに接続されている。
【００５６】
電圧制御遅延素子ＶＣＤは、分周クロックＣＫＤＩＶを端子ＰＮ１で受け、分周クロックＣＫＤＩＶを遅延させたクロックＣＫＤＬを端子ＰＮ４から出力する。なお、電圧制御遅延素子ＶＣＤの端子ＰＮ２は、アナログ電源ＡＶＳに接続されている。電圧制御遅延素子ＶＣＤの遅延量は、例えば、制御端子ＰＮ３に接続されたノードＤＣＮＴの電圧の上昇に伴い、増加する。
【００５７】
例えば、電圧制御遅延素子ＶＣＤは、端子ＰＮ１と端子ＰＮ２との間に直列に接続された可変抵抗ＲＶ１および容量Ｃ２を有している。可変抵抗ＲＶ１の抵抗値は、例えば、制御端子ＰＮ３に接続されたノードＤＣＮＴの電圧に応じて変化する。可変抵抗ＲＶ１と容量Ｃ２との接続ノードは、端子ＰＮ４に接続されている。
【００５８】
ここで、例えば、制御信号ＳＴＲが高レベルの期間では、スイッチＳＷ３、ＳＷ４は、オン状態（導通状態）である。このため、制御信号ＳＴＲが高レベルの期間では、ノードＤＣＮＴの電圧は、抵抗Ｒ１、Ｒ２による抵抗分割に応じた電圧に設定される。また、例えば、増加信号ＩＮＣが高レベルの期間では、スイッチＳＷ１は、オン状態（導通状態）である。このため、増加信号ＩＮＣが高レベルの期間では、電流源ＩＳ１は、容量Ｃ１をスイッチＳＷ１を介して充電する。この結果、ノードＤＣＮＴの電圧は、上昇する。
【００５９】
また、例えば、減少信号ＤＥＣが高レベルの期間では、スイッチＳＷ２は、オン状態（導通状態）である。このため、減少信号ＤＥＣが高レベルの期間では、電流源ＩＳ２は、容量Ｃ１をスイッチＳＷ２を介して放電する。この結果、ノードＤＣＮＴの電圧は、下降する。
【００６０】
このように、電圧制御遅延素子ＶＣＤの遅延量は、増加信号ＩＮＣおよび減少信号ＤＥＣにより、調整される。例えば、電圧制御遅延素子ＶＣＤの遅延量は、フィードバッククロックＣＫＦＢの立ち上がりエッジとクロックＣＫＯＤの立ち上がりエッジとが一致するように、調整される。これにより、例えば、出力クロックＣＫＯに対するクロックＣＫＯＤの遅延量が出力クロックＣＫＯの半周期程度の場合、フィードバッククロックＣＫＦＢの立ち上がりエッジの次の出力クロックＣＫＯの立ち上がりエッジを位相比較器ＰＦＤが検出する際の誤検出を低減できる。なお、可変遅延部ＶＤＬＹの構成は、この例に限定されない。
【００６１】
図６は、図２に示した位相比較器ＰＦＤの動作の一例を示している。先ず、入力クロックＣＫＩの立ち上がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより早い場合の動作について説明する。
【００６２】
入力クロックＣＫＩが立ち上がることにより、アップ信号ＵＰが高レベルに変化する（図６の（ａ））。フィードバッククロックＣＫＦＢが立ち上がることにより、信号ＣＫＦＢ２が高レベルに変化する（図６の（ｂ））。そして、信号ＣＫＦＢ２が高レベルに維持されている状態で出力クロックＣＫＯが立ち上がることにより、ダウン信号ＤＮが高レベルに変化する（図６の（ｃ））。アップ信号ＵＰおよびダウン信号ＤＮの両方が高レベルであるため、論理積回路ＡＮＤ１０の出力（フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴ）が高レベルに変化する。この結果、フリップフロップＤＦＦ１０−ＤＦＦ１２がリセットされ、信号ＣＫＦＢ２、アップ信号ＵＰおよびダウン信号ＤＮが低レベルに変化する（図６の（ｄ））。
【００６３】
次に、入力クロックＣＫＩの立ち上がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより遅い場合の動作について説明する。
【００６４】
フィードバッククロックＣＫＦＢが立ち上がることにより、信号ＣＫＦＢ２が高レベルに変化する（図６の（ｅ））。そして、信号ＣＫＦＢ２が高レベルに維持されている状態で出力クロックＣＫＯが立ち上がることにより、ダウン信号ＤＮが高レベルに変化する（図６の（ｆ））。そして、入力クロックＣＫＩが立ち上がることにより、アップ信号ＵＰが高レベルに変化する（図６の（ｇ））。アップ信号ＵＰおよびダウン信号ＤＮの両方が高レベルであるため、論理積回路ＡＮＤ１０の出力（フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴ）が高レベルに変化する。この結果、フリップフロップＤＦＦ１０−ＤＦＦ１２がリセットされ、信号ＣＫＦＢ２、アップ信号ＵＰおよびダウン信号ＤＮが低レベルに変化する（図６の（ｅ））。
【００６５】
このように、位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢに基づくタイミングで出力クロックＣＫＯを検出する（図６の例では、フィードバッククロックＣＫＦＢが立ち上がった後の１回目の出力クロックＣＫＯの立ち上がりエッジが検出される）。これにより、位相比較器ＰＦＤは、入力クロックＣＫＩと出力クロックＣＫＯとの位相比較を実行できる。
【００６６】
なお、ＰＬＬ回路は、フィードバッククロックＣＫＦＢに遅延変動起因のジッタが含まれている場合でも、入力クロックＣＫＩと出力クロックＣＫＯとの位相を揃えるように動作する。このため、この実施形態では、フィードバッククロックＣＫＦＢに遅延変動起因のジッタが含まれている場合でも、入力クロックＣＫＩと出力クロックＣＫＯとの位相差（位相ジッタ）が増加することを抑制できる。例えば、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相を揃えるように動作するＰＬＬ回路では、フィードバッククロックＣＫＦＢに遅延変動起因のジッタが含まれている場合、位相ジッタが増加する。
【００６７】
また、出力クロックＣＫＯの検出にフィードバッククロックＣＫＦＢを用いない位相比較器では、入力クロックＣＫＩの１周期に出力クロックＣＫＯの立ち上がりエッジが複数あるため、入力クロックＣＫＩと出力クロックＣＫＯとの位相比較を実行することは困難である。これに対し、図６の例では、位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢが立ち上がった後の１回目の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを比較する。このため、位相比較器ＰＦＤは、入力クロックＣＫＩと出力クロックＣＫＯとの位相比較を実行できる。
【００６８】
図７は、図４に示した遅延検出部ＤＤＥＴの動作の一例を示している。図７の遅延時間ＴＤ１は、図４に示した遅延素子ＤＥ１０の遅延時間に対応している。
【００６９】
フィードバッククロックＣＫＦＢの立ち上がりエッジがクロックＣＫＯＤの立ち上がりエッジより早い場合、フィードバッククロックＣＫＦＢの立ち上がりエッジからクロックＣＫＯＤの立ち上がりエッジまでの時間Ｔ１０、増加信号ＩＮＣが高レベルに維持される。また、フィードバッククロックＣＫＦＢの立ち上がりエッジがクロックＣＫＯＤの立ち上がりエッジより遅い場合、クロックＣＫＯＤの立ち上がりエッジからフィードバッククロックＣＫＦＢの立ち上がりエッジまでの時間Ｔ２１に対応する時間Ｔ２０、減少信号ＤＥＣが高レベルに維持される。
【００７０】
例えば、信号Ｉ２（否定論理積回路ＮＡＮＤ１１の出力）および信号Ｄ２（否定論理積回路ＮＡＮＤ１５の出力）は、クロックＣＫＯＤの立ち上がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより遅いか早いかを検出する信号である。信号Ｉ２、Ｄ２は、例えば、フィードバッククロックＣＫＦＢが低レベルの期間では、高レベルに維持される。
【００７１】
例えば、フィードバッククロックＣＫＦＢが立ち上がったときに、クロックＣＫＯＤが低レベルの場合、信号Ｉ２は低レベルに変化する（図７の（ａ））。信号Ｉ２が低レベルの場合、フィードバッククロックＣＫＦＢの立ち上がりエッジからクロックＣＫＯＤの立ち上がりエッジまでの時間Ｔ１０、増加信号ＩＮＣが高レベルに維持される（図７の（ｂ））。
【００７２】
一方、フィードバッククロックＣＫＦＢが立ち上がったときに、クロックＣＫＯＤが高レベルの場合、信号Ｄ２は低レベルに変化する（図７の（ｃ））。信号Ｄ２が低レベルの場合、クロックＣＫＯＤの立ち上がりエッジからフィードバッククロックＣＫＦＢの立ち下がりエッジまでの時間Ｔ２０、減少信号ＤＥＣが高レベルに維持される（図７の（ｄ））。
【００７３】
なお、分周クロックＣＫＤＩＶのパルス幅（高レベルの期間）が出力クロックＣＫＯの１周期に等しいまたはほぼ等しい場合、フィードバッククロックＣＫＦＢのパルス幅（高レベルの期間）は、クロックＣＫＯＤの１周期に等しいまたはほぼ等しい。この場合、クロックＣＫＯＤの立ち上がりエッジからフィードバッククロックＣＫＦＢの立ち下がりエッジまでの時間Ｔ２０は、クロックＣＫＯＤの立ち上がりエッジからフィードバッククロックＣＫＦＢの立ち上がりエッジまでの時間Ｔ２１に等しいまたはほぼ等しい。
【００７４】
図８は、図５に示した可変遅延部ＶＤＬＹの動作の一例を示している。図８のＤＣＮＴ電圧は、図５に示したノードＤＣＮＴ（電圧制御遅延素子ＶＣＤの制御端子ＰＮ３）の電圧を示している。また、図８のＣＫＤＩＶ−ＣＫＤＬ間遅延時間は、分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間を示している。なお、分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間は、例えば、制御信号ＥＮが高レベルの場合、分周クロックＣＫＤＩＶに対するフィードバッククロックＣＫＦＢの遅延時間に対応する。
【００７５】
先ず、制御信号ＳＴＲが時間Ｔ３０（例えば、入力クロックＣＫＩの１周期と等しいまたはほぼ等しい時間）だけ、高レベルに維持される。これにより、スイッチＳＷ３、ＳＷ４がオン状態（導通状態）に変化し、ノードＤＣＮＴの電圧が上昇する。例えば、ノードＤＣＮＴの電圧は、抵抗Ｒ１、Ｒ２による抵抗分割に応じた電圧（以下、初期電圧とも称する）まで上昇する。電圧制御遅延素子ＶＣＤでの遅延（分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間）は、ノードＤＣＮＴの電圧が高いほど増加する。このため、分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間は、初期電圧に対応する遅延量まで増加する。これにより、電圧制御遅延素子ＶＣＤの初期値が設定される。
【００７６】
電圧制御遅延素子ＶＣＤの初期値が設定された後では、制御信号ＳＴＲが低レベルに維持されるため、スイッチＳＷ３、ＳＷ４は、オフ状態（非導通状態）に維持される。このため、ノードＤＣＮＴの電圧は、増加信号ＩＮＣおよび減少信号ＤＥＣのレベルに応じて増減する。
【００７７】
例えば、増加信号ＩＮＣが低レベルで、減少信号ＤＥＣが高レベルの期間Ｔ３１では、スイッチＳＷ１がオフ状態（非導通状態）に維持され、スイッチＳＷ２がオン状態（導通状態）に維持されるため、ノードＤＣＮＴの電圧は、下降する。このため、分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間は、減少する。また、例えば、減少信号ＤＥＣが低レベルで、増加信号ＩＮＣが高レベルの期間Ｔ３２では、スイッチＳＷ２がオフ状態（非導通状態）に維持され、スイッチＳＷ１がオン状態（導通状態）に維持されるため、ノードＤＣＮＴの電圧は、上昇する。このため、分周クロックＣＫＤＩＶに対するクロックＣＫＤＬの遅延時間は、増加する。
【００７８】
なお、電圧制御遅延素子ＶＣＤの遅延の変化量は、例えば、増加信号ＩＮＣや減少信号ＤＥＣが高レベルである時間と同程度または少し大きい程度になるように、設定される。例えば、電圧制御遅延素子ＶＣＤの遅延の変化量が、増加信号ＩＮＣや減少信号ＤＥＣが高レベルである時間に比べて大きすぎる場合、クロックＣＫＤＬが出力クロックＣＫＯの１周期分ずれ、ＰＬＬ回路が誤動作するおそれがある。あるいは、電圧制御遅延素子ＶＣＤの遅延の変化量が、増加信号ＩＮＣや減少信号ＤＥＣが高レベルである時間に比べて小さい場合、電圧制御遅延素子ＶＣＤによる遅延量の調整が、分周クロックＣＫＤＩＶの遅延変動に追従できない可能性がある。
【００７９】
このため、電圧制御遅延素子ＶＣＤは、例えば、増加信号ＩＮＣや減少信号ＤＥＣによる遅延の変化量（調整量）が増加信号ＩＮＣや減少信号ＤＥＣの高レベルの時間の１倍から１．５倍程度になるように、設計される。
【００８０】
図９は、図１に示したＰＬＬ回路の動作の一例を示している。図９の時間ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５は、分周器ＤＩＶの遅延時間（出力クロックＣＫＯと分周クロックＣＫＤＩＶとの間の遅延時間）を示している。時間ＴＤ１０は、出力クロックＣＫＯと入力クロックＣＫＩとの間の遅延時間を示している。
【００８１】
先ず、期間Ｔ１００では、制御信号ＥＮ、ＳＴＲが低レベルに維持された状態で、リセット信号ＳＲＳＴが高レベルに変化する。これにより、ＰＬＬ回路が起動する。なお、制御信号ＥＮ、ＳＴＲが低レベルに維持されているため、遅延調整回路ＤＬＹは、動作していない。例えば、分周クロックＣＫＤＩＶが、フィードバッククロックＣＫＦＢとして位相比較器ＰＦＤに伝達される。
【００８２】
位相比較器ＰＦＤは、例えば、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジを検出する。ＰＬＬ回路の動作開始時は、出力クロックＣＫＯの周波数は低い。このため、ＰＬＬ回路の動作開始時から、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとが比較される場合でも、ＰＬＬ回路が誤動作する可能性は低い。例えば、出力クロックＣＫＯの立ち上がりエッジのうち、検出すべき立ち上がりエッジの隣の立ち上がりエッジを位相比較器ＰＦＤが誤って検出する可能性は低い。
【００８３】
期間Ｔ２００では、ＰＬＬ回路がロックアップした後（出力クロックＣＫＯが入力クロックＣＫＩに同期した後）に、遅延調整回路ＤＬＹの動作が開始する。例えば、ＰＬＬ回路が起動してからＰＬＬ回路がロックアップする程度の時間経過したときに、制御信号ＳＴＲが所定時間（例えば、入力クロックＣＫＩの１周期と等しいまたはほぼ等しい時間）だけ、高レベルに維持される。これにより、電圧制御遅延素子ＶＣＤの初期値（ノードＤＣＮＴの初期電圧）が設定される。また、電圧制御遅延素子ＶＣＤの初期値が設定された後、制御信号ＥＮが高レベルに変化する。これにより、遅延検出部ＤＤＥＴが起動する。
【００８４】
なお、制御信号ＳＴＲが高レベルの期間では、図５に示したクロックＣＫＤＬが分周クロックＣＫＤＩＶに対して遅延するが、クロックＣＫＤＬは、制御信号ＥＮが低レベルであるため、フィードバッククロックＣＫＦＢとして選択されていない。例えば、遅延調整回路ＤＬＹは、分周クロックＣＫＤＩＶをフィードバッククロックＣＫＦＢとして選択する。
【００８５】
期間Ｔ３００、Ｔ４００では、制御信号ＳＴＲが低レベルに維持され、制御信号ＥＮが高レベルに維持されているため、遅延調整回路ＤＬＹは、図７等に示したように、増加信号ＩＮＣおよび減少信号ＤＥＣに基づいて、遅延量を調整する。例えば、遅延調整回路ＤＬＹは、クロックＣＫＯＤの立ち上がりエッジとフィードバッククロックＣＫＦＢの立ち上がりエッジとが揃うように（図９の破線の楕円で囲んだ部分）、分周クロックＣＫＤＩＶとフィードバッククロックＣＫＦＢとの間の遅延時間を調整する。
【００８６】
クロックＣＫＯＤの立ち上がりエッジとフィードバッククロックＣＫＦＢの立ち上がりエッジとが揃ったまたはほぼ揃った状態で、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとが比較される。そして、ＰＬＬ回路は、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを揃えるように動作する。
【００８７】
これにより、出力クロックＣＫＯと入力クロックＣＫＩとの間の遅延時間ＴＤ１０は、分周器ＤＩＶで遅延変動が発生した場合でも、一定またはほぼ一定の遅延量に維持される。例えば、期間Ｔ４００での分周器ＤＩＶの遅延時間ＴＤ５は、期間Ｔ３００での分周器ＤＩＶの遅延時間ＴＤ４より小さい。この場合でも、期間Ｔ４００の遅延時間ＴＤ１０は、期間Ｔ３００の遅延時間ＴＤ１０と同じまたはほぼ同じ遅延量に調整される。
【００８８】
このように、ＰＬＬ回路は、分周器ＤＩＶで遅延変動が発生した場合でも、出力クロックのジッタが増加することを抑制できる。なお、この実施形態では、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩの位相と直接比較されるわけではないため、遅延調整回路ＤＬＹによる遅延量の調整精度は、低くてもよい。
【００８９】
図１０は、図３に示した遅延検出部ＤＤＥＴの別の例を示している。図１０に示した遅延検出部ＤＤＥＴでは、図４に示した遅延検出部ＤＤＥＴから遅延素子ＤＥ１０、インバータＩＮＶ１１、ＩＮＶ１３、ＩＮＶ１４が削除され、図４に示した遅延検出部ＤＤＥＴにインバータＩＮＶ１５、ＩＮＶ１６が追加されている。図１０に示した遅延検出部ＤＤＥＴのその他の構成は、図４に示した遅延検出部ＤＤＥＴと同一または同様である。図４で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【００９０】
遅延検出部ＤＤＥＴは、インバータＩＮＶ１０、ＩＮＶ１２、ＩＮＶ１５、ＩＮＶ１６、否定論理積回路ＮＡＮＤ１０−ＮＡＮＤ１７、否定論理和回路ＮＯＲ１０、ＮＯＲ１１を有している。インバータＩＮＶ１５は、出力クロックＣＫＯを受け、出力クロックＣＫＯの反転信号を否定論理積回路ＮＡＮＤ１０に出力する。例えば、出力クロックＣＫＯのデューティ比が５０％の場合、インバータＩＮＶ１５の出力は、出力クロックＣＫＯを出力クロックＣＫＯの半周期程度だけ遅延させたクロックに対応する。
【００９１】
否定論理積回路ＮＡＮＤ１０は、制御信号ＥＮと、出力クロックＣＫＯの反転信号と、信号Ｉ２とを受ける。そして、否定論理積回路ＮＡＮＤ１０は、信号ＥＮと、出力クロックＣＫＯの反転信号と、信号Ｉ２との否定論理積の結果を示す信号Ｉ１を否定論理積回路ＮＡＮＤ１１に出力する。
【００９２】
否定論理積回路ＮＡＮＤ１２は、制御信号ＥＮと、出力クロックＣＫＯと、信号Ｉ４とを受ける。そして、否定論理積回路ＮＡＮＤ１２は、信号ＥＮ、ＣＫＯ、Ｉ４の否定論理積の結果を示す信号Ｉ３を、否定論理積回路ＮＡＮＤ１３に出力する。
【００９３】
否定論理積回路ＮＡＮＤ１４は、制御信号ＥＮと、出力クロックＣＫＯと、信号Ｄ２とを受ける。そして、否定論理積回路ＮＡＮＤ１４は、信号ＥＮ、ＣＫＯ、Ｄ２の否定論理積の結果を示す信号Ｄ１を否定論理積回路ＮＡＮＤ１５に出力する。
【００９４】
インバータＩＮＶ１６は、出力クロックＣＫＯを受け、出力クロックＣＫＯの反転信号を否定論理積回路ＮＡＮＤ１６に出力する。否定論理積回路ＮＡＮＤ１６は、制御信号ＥＮと、出力クロックＣＫＯの反転信号と、信号Ｄ４とを受ける。そして、否定論理積回路ＮＡＮＤ１６は、信号ＥＮと、出力クロックＣＫＯの反転信号と、信号Ｄ４との否定論理積の結果を示す信号Ｄ３を、否定論理積回路ＮＡＮＤ１７に出力する。
【００９５】
否定論理和回路ＮＯＲ１１は、信号Ｄ２と、出力クロックＣＫＯと、信号Ｄ４とを受ける。そして、否定論理和回路ＮＯＲ１１は、信号Ｄ２、ＣＫＯ、Ｄ４の否定論理和を演算し、演算結果を減少信号ＤＥＣとして出力する。図１０の遅延検出部ＤＤＥＴでは、遅延素子ＤＥ１０が図４の遅延検出部ＤＤＥＴから省かれるため、遅延素子ＤＥ１０の遅延時間がサンプルや動作条件によってばらつくことを考慮する場合に比べて、回路設計を容易にできる。また、図１０の遅延検出部ＤＤＥＴでは、遅延素子ＤＥ１０等が図４の遅延検出部ＤＤＥＴから省かれるため、遅延検出部ＤＤＥＴの回路規模（素子数）を低減できる。なお、遅延検出部ＤＤＥＴの構成は、この例に限定されない。
【００９６】
図１１は、図１０に示した遅延検出部ＤＤＥＴの動作の一例を示している。フィードバッククロックＣＫＦＢの立ち上がりエッジが出力クロックＣＫＯの立ち下がりエッジより早い場合、フィードバッククロックＣＫＦＢの立ち上がりエッジから出力クロックＣＫＯの立ち下がりエッジまでの時間Ｔ１２、増加信号ＩＮＣが高レベルに維持される。また、フィードバッククロックＣＫＦＢの立ち上がりエッジが出力クロックＣＫＯの立ち下がりエッジより遅い場合、出力クロックＣＫＯの立ち下がりエッジからフィードバッククロックＣＫＦＢの立ち上がりエッジまでの時間Ｔ２３に対応する時間Ｔ２２、減少信号ＤＥＣが高レベルに維持される。
【００９７】
例えば、信号Ｉ２（否定論理積回路ＮＡＮＤ１１の出力）および信号Ｄ２（否定論理積回路ＮＡＮＤ１５の出力）は、出力クロックＣＫＯの立ち下がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより遅いか早いかを検出する信号である。信号Ｉ２、Ｄ２は、例えば、フィードバッククロックＣＫＦＢが低レベルの期間では、高レベルに維持される。
【００９８】
例えば、フィードバッククロックＣＫＦＢが立ち上がったときに、出力クロックＣＫＯが高レベルの場合、信号Ｉ２は低レベルに変化する（図１１の（ａ））。信号Ｉ２が低レベルの場合、フィードバッククロックＣＫＦＢの立ち上がりエッジから出力クロックＣＫＯの立ち下がりエッジまでの時間Ｔ１２、増加信号ＩＮＣが高レベルに維持される（図１１の（ｂ））。
【００９９】
一方、フィードバッククロックＣＫＦＢが立ち上がったときに、出力クロックＣＫＯが低レベルの場合、信号Ｄ２は低レベルに変化する（図１１の（ｃ））。信号Ｄ２が低レベルの場合、出力クロックＣＫＯの立ち下がりエッジからフィードバッククロックＣＫＦＢの立ち下がりエッジまでの時間Ｔ２２、減少信号ＤＥＣが高レベルに維持される（図１１の（ｄ））。
【０１００】
なお、分周クロックＣＫＤＩＶのパルス幅（高レベルの期間）が出力クロックＣＫＯの１周期に等しいまたはほぼ等しい場合、時間Ｔ２２は、時間Ｔ２３に等しいまたはほぼ等しい。すなわち、出力クロックＣＫＯの立ち下がりエッジからフィードバッククロックＣＫＦＢの立ち下がりエッジまでの時間Ｔ２２は、出力クロックＣＫＯの立ち下がりエッジからフィードバッククロックＣＫＦＢの立ち上がりエッジまでの時間Ｔ２３に等しいまたはほぼ等しい。
【０１０１】
図１２は、図１０に示した遅延検出部ＤＤＥＴを含むＰＬＬ回路の動作の一例を示している。図１２の時間ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５、ＴＤ１０の意味は、図９と同一または同様である。図９で説明した動作と同一または同様の動作については、詳細な説明を省略する。
【０１０２】
例えば、遅延調整回路ＤＬＹは、出力クロックＣＫＯの立ち下がりエッジとフィードバッククロックＣＫＦＢの立ち上がりエッジとが揃うように（図１２の破線の楕円で囲んだ部分）、分周クロックＣＫＤＩＶとフィードバッククロックＣＫＦＢとの間の遅延時間を調整する。その他の動作は、図９の動作と同一または同様である。
【０１０３】
例えば、制御信号ＥＮが低レベルに維持された期間Ｔ１００、Ｔ２００の動作は、図９の期間Ｔ１００、Ｔ２００の動作と同一または同様である。
【０１０４】
期間Ｔ３００、Ｔ４００では、制御信号ＳＴＲが低レベルに維持され、制御信号ＥＮが高レベルに維持されているため、遅延調整回路ＤＬＹは、図１１等に示したように、増加信号ＩＮＣおよび減少信号ＤＥＣに基づいて、遅延量を調整する。例えば、遅延調整回路ＤＬＹは、出力クロックＣＫＯの立ち下がりエッジとフィードバッククロックＣＫＦＢの立ち上がりエッジとが揃うように（図９の破線の楕円で囲んだ部分）、分周クロックＣＫＤＩＶとフィードバッククロックＣＫＦＢとの間の遅延時間を調整する。
【０１０５】
出力クロックＣＫＯの立ち下がりエッジとフィードバッククロックＣＫＦＢの立ち上がりエッジとが揃ったまたはほぼ揃った状態で、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとが比較される。そして、ＰＬＬ回路は、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを揃えるように動作する。
【０１０６】
これにより、出力クロックＣＫＯと入力クロックＣＫＩとの間の遅延時間ＴＤ１０は、分周器ＤＩＶで遅延変動が発生した場合でも、一定またはほぼ一定の遅延量に維持される。このように、ＰＬＬ回路は、分周器ＤＩＶで遅延変動が発生した場合でも、出力クロックのジッタが増加することを抑制できる。なお、この実施形態では、フィードバッククロックＣＫＦＢの位相が入力クロックＣＫＩの位相と直接比較されるわけではないため、遅延調整回路ＤＬＹによる遅延量の調整精度は、低くてもよい。
【０１０７】
以上、図１から図１２に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭでは、ＰＬＬ回路は、クロック生成部ＣＧＥＮと、分周器ＤＩＶと、遅延調整回路ＤＬＹと、位相比較器ＰＦＤとを有している。例えば、クロック生成部ＣＧＥＮは、アップ信号ＵＰ、ダウン信号ＤＮ等の制御信号により調整される制御電圧に応じた周波数の出力クロックＣＫＯを生成する。分周器ＤＩＶは、出力クロックＣＫＯを分周して分周クロックＣＫＤＩＶを生成する。遅延調整回路ＤＬＹは、分周クロックＣＫＤＩＶの遅延量を調整してフィードバッククロックＣＫＦＢを生成する。位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢに基づくタイミングで検出した出力クロックＣＫＯと、入力クロックＣＫＩとの位相差を検出する。そして、位相比較器ＰＦＤは、位相差に応じて制御信号を生成する。
【０１０８】
例えば、位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと、入力クロックＣＫＩの立ち上がりエッジとを比較することにより、入力クロックＣＫＩと出力クロックＣＫＯとの位相差を検出する。このように、この実施形態では、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出しているため、フィードバッククロックＣＫＦＢの遅延変動の影響を低減できる。例えば、この実施形態では、フィードバック経路（分周器ＤＩＶ）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。すなわち、この実施形態では、ＰＬＬ回路の出力クロックのジッタを低減できる。
【０１０９】
また、この実施形態では、分周器ＤＩＶの遅延変動の影響を低減できるため、Ｐ型のＭＯＳトランジスタのバックバイアス電圧やＮ型のＭＯＳトランジスタのバックバイアス電圧を分周器ＤＩＶに印加できる。これにより、この実施形態では、分周器ＤＩＶのリーク電流を低減でき、消費電力を低減できる。また、この実施形態では、バックバイアス電圧が印加されるロジック回路と分周器ＤＩＶとを電源分離しなくてもよいため、電源系統の構成が複雑になることを防止できる。このように、この実施形態では、低消費電力と低ジッタとの両方を実現できる。
【０１１０】
図１３は、ＰＬＬ回路および半導体集積回路の別の実施形態を示している。この実施形態のＰＬＬ回路は、図１に示した位相比較器ＰＦＤの代わりに、位相比較器ＰＦＤ２を有している。図１３に示したＰＬＬ回路のその他の構成は、図１に示したＰＬＬ回路と同一または同様である。
【０１１１】
また、この実施形態の半導体集積回路ＳＥＭは、図１に示したＰＬＬ回路の代わりに図１３に示したＰＬＬ回路を有していることを除いて、図１に示した半導体集積回路ＳＥＭと同一または同様である。図１から図１２で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図１３の符号ＰＬＬａ、ＰＬＬｄの意味は、図１と同一または同様である。例えば、位相比較器ＰＦＤ２、クロック生成部ＣＧＥＮおよび遅延調整回路ＤＬＹの電源は、アナログ電源ＡＶＤ、ＡＶＳから供給される。また、例えば、分周器ＤＩＶの電源は、デジタル電源ＶＤＤ、ＶＳＳから供給される。
【０１１２】
ＰＬＬ回路は、例えば、位相比較器ＰＦＤ２、クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹを有している。位相比較器ＰＦＤ２は、フィードバッククロックＣＫＦＢに基づくタイミングで検出した出力クロックＣＫＯと、入力クロックＣＫＩとの位相差を検出する位相比較器の一例である。例えば、位相比較器ＰＦＤ２は、制御信号ＥＮ、ＳＴＲと、リセット信号ＳＲＳＴと、入力クロックＣＫＩと、クロック生成部ＣＧＥＮから出力される出力クロックＣＫＯと、遅延調整回路ＤＬＹから出力されるフィードバッククロックＣＫＦＢとを受ける。そして、位相比較器ＰＦＤ２は、アップ信号ＵＰおよびダウン信号ＤＮをクロック生成部ＣＧＥＮに出力する。
【０１１３】
例えば、制御信号ＥＮが高レベルの期間では、位相比較器ＰＦＤ２は、入力クロックＣＫＩと出力クロックＣＫＯとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成する。すなわち、制御信号ＥＮが高レベルのときの位相比較器ＰＦＤ２の動作は、図１に示した位相比較器ＰＦＤと同一または同様である。このように、位相比較器ＰＦＤ２は、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出しているため、フィードバッククロックＣＫＦＢの遅延変動の影響を低減できる。例えば、ＰＬＬ回路は、フィードバック経路（分周器ＤＩＶ）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。
【０１１４】
また、例えば、制御信号ＥＮが低レベルの期間では、位相比較器ＰＦＤ２は、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成する。ＰＬＬ回路がロックアップする前は、制御信号ＥＮが低レベルに維持される。このため、ＰＬＬ回路は、ロックアップ過程では、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相差を検出する。したがって、ＰＬＬ回路は、ロックアップ過程の出力クロックＣＫＯの周波数が所定の周波数（例えば、ロックアップ後の周波数）より一時的に高くなった場合でも、正常にロックアップできる。
【０１１５】
クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹは、図１に示したクロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹと同一または同様である。例えば、遅延調整回路ＤＬＹの遅延検出部ＤＤＥＴは、図４に示した遅延検出部ＤＤＥＴでもよいし、図１０に示した遅延検出部ＤＤＥＴでもよい。なお、ＰＬＬ回路および半導体集積回路の構成は、この例に限定されない。例えば、位相比較器ＰＦＤ２は、制御信号ＥＮ、ＳＴＲのうち、制御信号ＥＮのみを受けてもよい。
【０１１６】
図１４は、図１３に示した位相比較器ＰＦＤ２の一例を示している。位相比較器ＰＦＤ２では、セレクタＳＥＬ２０、ＳＥＬ２１が図２に示した位相比較器ＰＦＤに追加されている。位相比較器ＰＦＤ２のその他の構成は、図２に示した位相比較器ＰＦＤと同一または同様である。図２で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【０１１７】
フリップフロップＤＦＦ１０の出力端子Ｑは、セレクタＳＥＬ２０の端子Ｉ１に接続されている。セレクタＳＥＬ２０の端子Ｉ０および制御端子は、アナログ電源ＡＶＤに接続されている。したがって、セレクタＳＥＬ２０は、端子Ｉ１で受けた信号ＳＵＰ（フリップフロップＤＦＦ１０の出力）をアップ信号ＵＰとして、論理積回路ＡＮＤ１０および図１３に示したチャージポンプ回路ＣＰに出力する。なお、セレクタＳＥＬ２０は、例えば、アップ信号ＵＰとダウン信号ＤＮとのタイミングを調整するために、設けられている。
【０１１８】
フリップフロップＤＦＦ１１の出力端子Ｑは、フリップフロップＤＦＦ１２の入力端子ＤおよびセレクタＳＥＬ２１の端子Ｉ０に接続されている。セレクタＳＥＬ２１の端子Ｉ１は、フリップフロップＤＦＦ１２の出力端子Ｑに接続されている。そして、セレクタＳＥＬ２１は、制御端子で制御信号ＥＮを受ける。
【０１１９】
例えば、セレクタＳＥＬ２１は、制御信号ＥＮが高レベルのとき、端子Ｉ１で受けた信号ＳＤＮ（フリップフロップＤＦＦ１２の出力）をダウン信号ＤＮとして、論理積回路ＡＮＤ１０および図１３に示したチャージポンプ回路ＣＰに出力する。また、例えば、セレクタＳＥＬ２１は、制御信号ＥＮが低レベルのとき、端子Ｉ０で受けた信号ＣＫＦＢ２（フリップフロップＤＦＦ１１の出力）をダウン信号ＤＮとして、論理積回路ＡＮＤ１０および図１３に示したチャージポンプ回路ＣＰに出力する。なお、位相比較器ＰＦＤ２の構成は、この例に限定されない。
【０１２０】
図１５は、図１４に示した位相比較器ＰＦＤ２の動作の一例を示している。制御信号ＥＮが高レベルの場合（図１５のＥＮ＝１）、位相比較器ＰＦＤ２の動作は、図６に示した位相比較器ＰＦＤの動作と同一または同様である。このため、図１５では、制御信号ＥＮが低レベルの場合（図１５のＥＮ＝０）の動作について説明する。先ず、入力クロックＣＫＩの立ち上がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより早い場合の動作について説明する。
【０１２１】
入力クロックＣＫＩが立ち上がることにより、アップ信号ＵＰが高レベルに変化する（図１５の（ａ））。フィードバッククロックＣＫＦＢが立ち上がることにより、フリップフロップＤＦＦ１１の出力（信号ＣＫＦＢ２）が高レベルに変化する。制御信号ＥＮが低レベルの場合、フリップフロップＤＦＦ１１の出力（信号ＣＫＦＢ２）がダウン信号ＤＮとして選択されている。したがって、フィードバッククロックＣＫＦＢが立ち上がることにより、ダウン信号ＤＮが高レベルに変化する（図１５の（ｂ））。アップ信号ＵＰおよびダウン信号ＤＮの両方が高レベルであるため、論理積回路ＡＮＤ１０の出力（フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴ）が高レベルに変化する。この結果、フリップフロップＤＦＦ１０−ＤＦＦ１２がリセットされ、アップ信号ＵＰおよびダウン信号ＤＮが低レベルに変化する（図１５の（ｃ））。
【０１２２】
次に、入力クロックＣＫＩの立ち上がりエッジがフィードバッククロックＣＫＦＢの立ち上がりエッジより遅い場合の動作について説明する。
【０１２３】
フィードバッククロックＣＫＦＢが立ち上がることにより、フリップフロップＤＦＦ１１の出力（信号ＣＫＦＢ２）が高レベルに変化する。制御信号ＥＮが低レベルの場合、フリップフロップＤＦＦ１１の出力（信号ＣＫＦＢ２）がダウン信号ＤＮとして選択されている。したがって、フィードバッククロックＣＫＦＢが立ち上がることにより、ダウン信号ＤＮが高レベルに変化する（図１５の（ｄ））。そして、入力クロックＣＫＩが立ち上がることにより、アップ信号ＵＰが高レベルに変化する（図１５の（ｅ））。アップ信号ＵＰおよびダウン信号ＤＮの両方が高レベルであるため、論理積回路ＡＮＤ１０の出力（フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴ）が高レベルに変化する。この結果、フリップフロップＤＦＦ１０−ＤＦＦ１２がリセットされ、アップ信号ＵＰおよびダウン信号ＤＮが低レベルに変化する（図１５の（ｆ））。
【０１２４】
このように、位相比較器ＰＦＤは、制御信号ＥＮが低レベルの場合（図１５のＥＮ＝０）、入力クロックＣＫＩとフィードバッククロックＣＫＦＢとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成する。なお、制御信号ＥＮが高レベルの場合（図１５のＥＮ＝１）、位相比較器ＰＦＤは、図２に示した位相比較器ＰＦＤと同様に、入力クロックＣＫＩと出力クロックＣＫＯとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成する。
【０１２５】
図１６は、図１３に示したＰＬＬ回路の動作の一例を示している。なお、遅延調整回路ＤＬＹの遅延検出部ＤＤＥＴは、例えば、図４に示した遅延検出部ＤＤＥＴである。図１６の時間ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５、ＴＤ１０の意味は、図９と同一または同様である。図９で説明した動作と同一または同様の動作については、詳細な説明を省略する。
【０１２６】
期間Ｔ１００では、制御信号ＥＮ、ＳＴＲが低レベルに維持された状態で、リセット信号ＳＲＳＴが高レベルに変化する。これにより、ＰＬＬ回路が起動する。なお、制御信号ＥＮ、ＳＴＲが低レベルに維持されているため、遅延調整回路ＤＬＹは、動作していない。例えば、分周クロックＣＫＤＩＶが、フィードバッククロックＣＫＦＢとして位相比較器ＰＦＤ２に伝達される。
【０１２７】
また、位相比較器ＰＦＤ２は、例えば、制御信号ＥＮが低レベルに維持されているため、フィードバッククロックＣＫＦＢと入力クロックＣＫＩとの位相差を検出する。例えば、位相比較器ＰＦＤ２は、フィードバッククロックＣＫＦＢの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを比較する。このため、ＰＬＬ回路は、例えば、ロックアップ過程の出力クロックＣＫＯの周波数がロックアップ後の周波数より一時的に高くなった場合でも、フィードバッククロックＣＫＦＢと入力クロックＣＫＩとの位相差に基づいて、正常にロックアップできる。
【０１２８】
期間Ｔ２００では、ＰＬＬ回路がロックアップした後に、遅延調整回路ＤＬＹの動作が開始する。例えば、ＰＬＬ回路が起動してからＰＬＬ回路がロックアップする程度の時間経過したときに、制御信号ＳＴＲが所定時間（例えば、入力クロックＣＫＩの１周期と等しいまたはほぼ等しい時間）だけ、高レベルに維持される。これにより、電圧制御遅延素子ＶＣＤの初期値（ノードＤＣＮＴの初期電圧）が設定される。また、電圧制御遅延素子ＶＣＤの初期値が設定された後、制御信号ＥＮが高レベルに変化する。これにより、遅延検出部ＤＤＥＴが起動する。
【０１２９】
また、制御信号ＥＮが高レベルに変化したことにより、位相比較器ＰＦＤ２の動作が切り替わる。例えば、位相比較器ＰＦＤ２の動作は、フィードバッククロックＣＫＦＢと入力クロックＣＫＩとの位相差を検出する動作（図１５のＥＮ＝０）から、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出する動作（図１５のＥＮ＝１）に切り替わる。したがって、期間Ｔ３００、Ｔ４００の動作は、図９の期間Ｔ３００、Ｔ４００の動作と同一または同様である。
【０１３０】
図１７は、図１３に示したＰＬＬ回路の動作の別の例を示している。なお、遅延調整回路ＤＬＹの遅延検出部ＤＤＥＴは、例えば、図１０に示した遅延検出部ＤＤＥＴである。図１６の時間ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５、ＴＤ１０の意味は、図９と同一または同様である。図９、図１２および図１６で説明した動作と同一または同様の動作については、詳細な説明を省略する。
【０１３１】
期間Ｔ１００、Ｔ２００の動作は、遅延検出部ＤＤＥＴが起動していないため、図１６の期間Ｔ１００、Ｔ２００の動作と同一または同様である。また、期間Ｔ３００、Ｔ４００の動作は、図１２の期間Ｔ３００、Ｔ４００の動作と同一または同様である。
【０１３２】
以上、図１３から図１７に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭにおいても、図１から図１２に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭと同様の効果を得ることができる。例えば、位相比較器ＰＦＤは、制御信号ＥＮが高レベルの期間（ロックアップ後）では、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを比較する。
【０１３３】
このように、ロックアップ後では、ＰＬＬ回路は、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出しているため、フィードバッククロックＣＫＦＢの遅延変動の影響を低減できる。例えば、この実施形態では、フィードバック経路（分周器ＤＩＶ）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。すなわち、この実施形態では、ＰＬＬ回路の出力クロックのジッタを低減できる。
【０１３４】
また、例えば、位相比較器ＰＦＤは、制御信号ＥＮが低レベルの期間（ロックアップ過程）では、フィードバッククロックＣＫＦＢの立ち上がりエッジと入力クロックＣＫＩの立ち上がりエッジとを比較する。このため、ＰＬＬ回路は、例えば、ロックアップ過程の出力クロックＣＫＯの周波数が所定の周波数（例えば、ロックアップ後の周波数）より一時的に高くなった場合でも、正常にロックアップできる。
【０１３５】
図１８は、ＰＬＬ回路および半導体集積回路の別の実施形態を示している。この実施形態のＰＬＬ回路では、ロック検出回路ＬＤＥＴおよび制御回路ＣＬＣが図１に示したＰＬＬ回路に追加されている。図１８に示したＰＬＬ回路のその他の構成は、図１に示したＰＬＬ回路と同一または同様である。
【０１３６】
また、この実施形態の半導体集積回路ＳＥＭは、図１に示したＰＬＬ回路の代わりに図１８に示したＰＬＬ回路を有していることを除いて、図１に示した半導体集積回路ＳＥＭと同一または同様である。図１から図１７で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図１８の符号ＰＬＬａ、ＰＬＬｄの意味は、図１と同一または同様である。例えば、位相比較器ＰＦＤ、クロック生成部ＣＧＥＮ、遅延調整回路ＤＬＹ、ロック検出回路ＬＤＥＴおよび制御回路ＣＬＣの電源は、アナログ電源ＡＶＤ、ＡＶＳから供給される。また、例えば、分周器ＤＩＶの電源は、デジタル電源ＶＤＤ、ＶＳＳから供給される。
【０１３７】
ＰＬＬ回路は、例えば、位相比較器ＰＦＤ、クロック生成部ＣＧＥＮ、分周器ＤＩＶ、遅延調整回路ＤＬＹ、ロック検出回路ＬＤＥＴおよび制御回路ＣＬＣを有している。位相比較器ＰＦＤ、クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹは、図１に示した位相比較器ＰＦＤ、クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹと同一または同様である。
【０１３８】
ロック検出回路ＬＤＥＴは、出力クロックＣＫＯが所定の周波数範囲に収まったロック状態か否かを制御信号に基づいて判定するロック検出回路の一例である。例えば、ロック検出回路ＬＤＥＴは、リセット信号ＳＲＳＴ、アップ信号ＵＰおよびダウン信号ＤＮを受け、ロック信号ＬＳＩＧをＰＬＬ回路の外部および制御回路ＣＬＣに出力する。
【０１３９】
例えば、ＰＬＬ回路の起動時では、ロック検出回路ＬＤＥＴは、低レベルのロック信号ＬＳＩＧを出力する。そして、ロック検出回路ＬＤＥＴは、出力クロックＣＫＯの周波数が所定の値にロックアップしたか否かを判定する。なお、出力クロックＣＫＯの周波数が所定の値にロックアップすることは、出力クロックＣＫＯが所定の周波数範囲に収まったロック状態になることに対応する。
【０１４０】
例えば、ロック検出回路ＬＤＥＴは、アップ信号ＵＰおよびダウン信号ＤＮのパルス幅が所定値以下に収まったときに、出力クロックＣＫＯの周波数が所定の値にロックアップしたと判定する。そして、ロック検出回路ＬＤＥＴは、出力クロックＣＫＯの周波数が所定の値にロックアップしたときに、高レベルのロック信号ＬＳＩＧを出力する。
【０１４１】
制御回路ＣＬＣは、ロック状態を示す検出結果（例えば、高レベルのロック信号ＬＳＩＧ）をロック検出回路ＬＤＥＴから受け、遅延調整回路ＤＬＹの起動を検出結果に基づいて制御する制御回路の一例である。例えば、制御回路ＣＬＣは、入力クロックＣＫＩ、出力クロックＣＫＯ、リセット信号ＳＲＳＴおよびロック信号ＬＳＩＧを受け、制御信号ＥＮ、ＳＴＲを遅延調整回路ＤＬＹに出力する。制御回路ＣＬＣは、例えば、高レベルのロック信号ＬＳＩＧに応答して、制御信号ＥＮ、ＳＴＲを遅延調整回路ＤＬＹに出力する。
【０１４２】
例えば、制御回路ＣＬＣは、高レベルのロック信号ＬＳＩＧを受けた直後の入力クロックＣＫＩの立ち下がりエッジに同期して、入力クロックＣＫＩの１周期と等しいまたはほぼ等しいパルス幅（高レベルの期間）の制御信号ＳＴＲを出力する。また、制御回路ＣＬＣは、制御信号ＳＴＲを高レベルに変化させた直後の入力クロックＣＫＩの立ち下がりエッジに同期して、制御信号ＥＮを高レベルに変化させる。そして、制御回路ＣＬＣは、制御信号ＥＮを高レベルに維持する。
【０１４３】
これにより、例えば、図９に示した制御信号ＥＮ、ＳＴＲと同一または同様の波形の制御信号ＥＮ、ＳＴＲが制御回路ＣＬＣから遅延調整回路ＤＬＹに出力される。すなわち、制御回路ＣＬＣは、制御信号ＥＮ、ＳＴＲを用いて、遅延調整回路ＤＬＹを起動させる。なお、制御回路ＣＬＣは、入力クロックＣＫＩの周波数で動作するため、出力クロックＣＫＯの周波数で動作する分周器ＤＩＶに比べて、小さな電力で動作できる。
【０１４４】
ここで、図１８に示したＰＬＬ回路の動作は、制御信号ＥＮ、ＳＴＲがＰＬＬ回路内で生成されることを除いて、図１に示したＰＬＬ回路の動作（例えば、図９や図１２に示した動作）と同一または同様である。
【０１４５】
なお、ＰＬＬ回路および半導体集積回路ＳＥＭの構成は、この例に限定されない。例えば、ＰＬＬ回路は、位相比較器ＰＦＤの代わりに位相比較器ＰＦＤ２を有してもよい。この場合、例えば、制御回路ＣＬＣは、制御信号ＥＮ、ＳＴＲを遅延調整回路ＤＬＹおよび位相比較器ＰＦＤ２に出力する。位相比較器ＰＦＤの代わりに位相比較器ＰＦＤ２を有するＰＬＬ回路の動作は、制御信号ＥＮ、ＳＴＲがＰＬＬ回路内で生成されることを除いて、図１３に示したＰＬＬ回路の動作（例えば、図１６や図１７に示した動作）と同一または同様である。
【０１４６】
図１９は、図１８に示した制御回路ＣＬＣの一例を示している。例えば、制御回路ＣＬＣは、インバータＩＮＶ２０−ＩＮＶ２２、否定論理和回路ＮＯＲ２０およびフリップフロップＤＦＦ２０、ＤＦＦ２１を有している。
【０１４７】
インバータＩＮＶ２０は、入力クロックＣＫＩを受け、入力クロックＣＫＩの反転信号をフリップフロップＤＦＦ２０、ＤＦＦ２１の各クロック端子に出力する。インバータＩＮＶ２１は、リセット信号ＳＲＳＴを受け、リセット信号ＳＲＳＴの反転信号をフリップフロップＤＦＦ２０、ＤＦＦ２１の各リセット端子ＲＳＴに出力する。
【０１４８】
フリップフロップＤＦＦ２０は、入力端子Ｄでロック信号ＬＳＩＧを受ける。また、フリップフロップＤＦＦ２０の出力端子Ｑは、フリップフロップＤＦＦ２１の入力端子ＤおよびインバータＩＮＶ２２の入力に接続されている。例えば、フリップフロップＤＦＦ２０は、入力端子Ｄで受けたロック信号ＬＳＩＧを、入力クロックＣＫＩの反転信号の立ち上がりエッジに同期して出力端子Ｑから出力する。
【０１４９】
また、例えば、フリップフロップＤＦＦ２１は、入力端子Ｄで受けた信号（フリップフロップＤＦＦ２０の出力）を制御信号ＥＮとして、入力クロックＣＫＩの反転信号の立ち上がりエッジに同期して出力端子Ｑから出力する。なお、フリップフロップＤＦＦ２１の出力端子Ｑは、例えば、否定論理和回路ＮＯＲ２０の入力および図１８に示した遅延調整回路ＤＬＹに接続されている。
【０１５０】
インバータＩＮＶ２２は、フリップフロップＤＦＦ２０から出力された信号の反転信号を否定論理和回路ＮＯＲ２０の入力に出力する。否定論理和回路ＮＯＲ２０は、インバータＩＮＶ２２から受けた信号と制御信号ＥＮとの否定論理和を演算し、演算結果を制御信号ＳＴＲとして図１８に示した遅延調整回路ＤＬＹに出力する。なお、制御回路ＣＬＣの構成は、この例に限定されない。
【０１５１】
以上、図１８から図１９に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭにおいても、図１から図１７に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭと同様の効果を得ることができる。例えば、位相比較器ＰＦＤは、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと、入力クロックＣＫＩの立ち上がりエッジとを比較して、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出する。
【０１５２】
このように、この実施形態では、出力クロックＣＫＯと入力クロックＣＫＩとの位相差を検出しているため、フィードバッククロックＣＫＦＢの遅延変動の影響を低減できる。例えば、この実施形態では、フィードバック経路（分周器ＤＩＶ）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。すなわち、この実施形態では、ＰＬＬ回路の出力クロックのジッタを低減できる。
【０１５３】
また、ＰＬＬ回路は、例えば、ロック状態か否かを判定するロック検出回路ＬＤＥＴと、ロック状態を示すロック信号ＬＳＩＧに応答して、遅延調整回路ＤＬＹを起動させる制御回路ＣＬＣとを有している。これにより、例えば、ＰＬＬ回路は、出力クロックＣＫＯが所定の周波数範囲に収まったことを検出して、遅延調整回路ＤＬＹを起動させることができる。また、例えば、ＰＬＬ回路は、制御信号ＥＮ、ＳＴＲをＰＬＬ回路の外部から受けるための端子を省くことができる。したがって、この実施形態では、ＰＬＬ回路のインタフェースを簡易にできる。
【０１５４】
図２０は、ＰＬＬ回路および半導体集積回路の別の実施形態を示している。この実施形態のＰＬＬ回路では、分周器ＤＩＶ２、ＤＩＶ３、遅延調整回路ＤＬＹ２、ＤＬＹ３およびフリップフロップＤＦＦ３０が図１に示したＰＬＬ回路に追加されている。また、図２０に示したＰＬＬ回路は、図１に示した位相比較器ＰＦＤの代わりに位相比較器ＰＦＤ３を有している。図２０に示したＰＬＬ回路のその他の構成は、図１に示したＰＬＬ回路と同一または同様である。
【０１５５】
また、この実施形態の半導体集積回路ＳＥＭは、図１に示したＰＬＬ回路の代わりに図２０に示したＰＬＬ回路を有していることを除いて、図１に示した半導体集積回路ＳＥＭと同一または同様である。図１から図１９で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図２０の符号ＰＬＬａ、ＰＬＬｄの意味は、図１と同一または同様である。
【０１５６】
例えば、位相比較器ＰＦＤ３、クロック生成部ＣＧＥＮ、分周器ＤＩＶ３、遅延調整回路ＤＬＹ、ＤＬＹ２、ＤＬＹ３およびフリップフロップＤＦＦ３０の電源は、アナログ電源ＡＶＤ、ＡＶＳから供給される。また、例えば、分周器ＤＩＶ、ＤＩＶ２の電源は、デジタル電源ＶＤＤ、ＶＳＳから供給される。なお、図２０では、図を見やすくするために、分周器ＤＩＶとデジタル電源ＶＤＤ、ＶＳＳとの間の電源ラインの記載を省略している。
【０１５７】
ＰＬＬ回路は、例えば、位相比較器ＰＦＤ３、クロック生成部ＣＧＥＮ、分周器ＤＩＶ、ＤＩＶ２、ＤＩＶ３、遅延調整回路ＤＬＹ、ＤＬＹ２、ＤＬＹ３およびフリップフロップＤＦＦ３０を有している。クロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹは、図１に示したクロック生成部ＣＧＥＮ、分周器ＤＩＶおよび遅延調整回路ＤＬＹと同一または同様である。
【０１５８】
分周器ＤＩＶ２は、入力クロックＣＫＩ１（以下、クロックＣＫＩ１とも称する）を分周する入力分周器の一例である。例えば、分周器ＤＩＶ２は、入力クロックＣＫＩ１およびリセット信号ＳＲＳＴを受ける。そして、分周器ＤＩＶ２は、入力クロックＣＫＩ１を所定の分周比で分周し、クロックＣＫＩＤ１を生成する。なお、入力クロックＣＫＩ１は、例えば、半導体集積回路ＳＥＭに接続された水晶発振子からＰＬＬ回路に供給される。また、分周比は、固定でもよいし、分周器ＤＩＶ２の外部から可変に設定されてもよい。
【０１５９】
入力クロックＣＫＩ１を分周したクロックＣＫＩＤ１は、遅延調整回路ＤＬＹ２に伝達される。例えば、分周器ＤＩＶ２は、入力クロックＣＫＩ１を分周したクロックＣＫＩＤ１を遅延調整回路ＤＬＹ２に出力する。
【０１６０】
遅延調整回路ＤＬＹ２は、入力クロックＣＫＩ１を分周したクロックに対する遅延量を調整して、入力クロックＣＫＩ１を分周したクロックＣＫＩＤ１を遅延させた第２入力クロックＣＫＩＤ２を生成する入力遅延調整回路の一例である。以下、第２入力クロックＣＫＩＤ２をクロックＣＫＩＤ２とも称する。例えば、遅延調整回路ＤＬＹ２は、入力クロックＣＫＩ１、クロックＣＫＩＤ１、制御信号ＥＮ、ＳＴＲおよびリセット信号ＳＲＳＴを受け、第２入力クロックＣＫＩＤ２を位相比較器ＰＦＤ３に出力する。第２入力クロックＣＫＩＤ２は、例えば、クロックＣＫＩＤ１を遅延させたクロックである。
【０１６１】
遅延調整回路ＤＬＹ２の構成および動作は、例えば、遅延調整回路ＤＬＹと同一または同様である。例えば、遅延調整回路ＤＬＹ２では、クロックＣＫＩ１、ＣＫＩＤ１、ＣＫＩＤ２は、遅延調整回路ＤＬＹでのクロックＣＫＯ、ＣＫＤＩＶ、ＣＫＦＢにそれぞれ対応している。
【０１６２】
例えば、遅延調整回路ＤＬＹ２は、第２入力クロックＣＫＩＤ２の遅延変動が入力クロックＣＫＩ１の１周期未満に収まるように、クロックＣＫＩＤ１に対する第２入力クロックＣＫＩＤ２の遅延量を調整する。これにより、ＰＬＬ回路は、例えば、分周器ＤＩＶ２の遅延変動が入力クロックＣＫＩ１の１周期を超える場合でも、第２入力クロックＣＫＩＤ２の遅延変動を入力クロックＣＫＩ１の１周期未満に収めることができる。
【０１６３】
位相比較器ＰＦＤ３は、第２入力クロックＣＫＩＤ２に基づくタイミングで検出した入力クロックＣＫＩ１と、フィードバッククロックＣＫＦＢに基づくタイミングで検出した出力クロックＣＫＯとの位相を比較する位相比較器の一例である。例えば、位相比較器ＰＦＤ３は、リセット信号ＳＲＳＴと、入力クロックＣＫＩ１と、第２入力クロックＣＫＩＤ２と、クロック生成部ＣＧＥＮの出力クロックＣＫＯと、フィードバッククロックＣＫＦＢとを受ける。そして、位相比較器ＰＦＤ３は、入力クロックＣＫＩ１と出力クロックＣＫＯとの位相差に基づいて、アップ信号ＵＰおよびダウン信号ＤＮを生成し、アップ信号ＵＰおよびダウン信号ＤＮをクロック生成部ＣＧＥＮに出力する。
【０１６４】
例えば、位相比較器ＰＦＤ３は、フィードバッククロックＣＫＦＢが立ち上がった後の出力クロックＣＫＯの最初の立ち上がりエッジと、第２入力クロックＣＫＩＤ２が立ち上がった後の入力クロックＣＫＩ１の最初の立ち上がりエッジとを比較する。これにより、位相比較器ＰＦＤ３は、出力クロックＣＫＯと入力クロックＣＫＩ１との位相差を検出する。そして、位相比較器ＰＦＤ３は、例えば、出力クロックＣＫＯの位相が入力クロックＣＫＩ１より遅れているとき、アップ信号ＵＰを出力し、出力クロックＣＫＯの位相が入力クロックＣＫＩ１より進んでいるとき、ダウン信号ＤＮを出力する。このように、位相比較器ＰＦＤ３は、出力クロックＣＫＯと入力クロックＣＫＩ１とを比較しているため、分周器ＤＩＶ、ＤＩＶ２の遅延変動の影響を低減できる。例えば、ＰＬＬ回路は、フィードバック経路（分周器ＤＩＶ）や入力経路（分周器ＤＩＶ２）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。
【０１６５】
分周器ＤＩＶ３は、出力クロックＣＫＯを分周する出力分周器の一例である。例えば、分周器ＤＩＶ３は、出力クロックＣＫＯおよびリセット信号ＳＲＳＴを受ける。そして、分周器ＤＩＶ３は、出力クロックＣＫＯを所定の分周比で分周し、クロックＣＫＯＤ１を生成する。なお、分周比は、固定でもよいし、分周器ＤＩＶ３の外部から可変に設定されてもよい。
【０１６６】
出力クロックＣＫＯを分周したクロックＣＫＯＤ１は、遅延調整回路ＤＬＹ３に伝達される。例えば、分周器ＤＩＶ３は、出力クロックＣＫＯを分周したクロックＣＫＯＤ１を遅延調整回路ＤＬＹ３に出力する。
【０１６７】
遅延調整回路ＤＬＹ３は、出力クロックＣＫＯを分周したクロックＣＫＯＤ１に対する遅延量を調整して、出力クロックＣＫＯを分周したクロックＣＫＯＤ１を遅延させた第２出力クロックＣＫＯＤ２を生成する出力遅延調整回路の一例である。以下、第２出力クロックＣＫＯＤ２をクロックＣＫＯＤ２とも称する。例えば、遅延調整回路ＤＬＹ３は、出力クロックＣＫＯ、クロックＣＫＯＤ１、制御信号ＥＮ、ＳＴＲおよびリセット信号ＳＲＳＴを受け、第２出力クロックＣＫＯＤ２をフリップフロップＤＦＦ３０の入力端子Ｄに出力する。第２出力クロックＣＫＯＤ２は、例えば、クロックＣＫＯＤ１を遅延させたクロックである。
【０１６８】
遅延調整回路ＤＬＹ３の構成および動作は、例えば、遅延調整回路ＤＬＹと同一または同様である。例えば、遅延調整回路ＤＬＹ３では、クロックＣＫＯ、ＣＫＯＤ１、ＣＫＯＤ２は、遅延調整回路ＤＬＹでのクロックＣＫＯ、ＣＫＤＩＶ、ＣＫＦＢにそれぞれ対応している。
【０１６９】
例えば、遅延調整回路ＤＬＹ３は、第２出力クロックＣＫＯＤ２の遅延変動が出力クロックＣＫＯの１周期未満に収まるように、クロックＣＫＯＤ１に対する第２出力クロックＣＫＯＤ２の遅延量を調整する。これにより、ＰＬＬ回路は、例えば、分周器ＤＩＶ３の遅延変動が出力クロックＣＫＯの１周期を超える場合でも、第２出力クロックＣＫＯＤ２の遅延変動を出力クロックＣＫＯの１周期未満に収めることができる。
【０１７０】
フリップフロップＤＦＦ３０は、第２出力クロックＣＫＯＤ２の出力タイミングを出力クロックＣＫＯに基づいて調整する出力部の一例である。例えば、フリップフロップＤＦＦ３０は、入力端子Ｄで第２出力クロックＣＫＯＤ２を受け、クロック端子で出力クロックＣＫＯを受け、リセット端子ＲＳＴでリセット信号ＳＲＳＴを受ける。そして、フリップフロップＤＦＦ３０は、例えば、入力端子Ｄで受けた第２出力クロックＣＫＯＤ２をクロックＣＫＯＴとして、出力クロックＣＫＯの立ち上がりエッジに同期して出力端子Ｑから出力する。
【０１７１】
なお、ＰＬＬ回路および半導体集積回路ＳＥＭの構成は、この例に限定されない。例えば、入力クロックＣＫＩ１の周波数が低く、分周器ＤＩＶ２の遅延変動が入力クロックＣＫＩ１の１周期を超える可能性が低い場合等、遅延調整回路ＤＬＹ２は、省かれてもよい。また、例えば、分周器ＤＩＶ３の遅延が小さく、分周器ＤＩＶ３の遅延変動が出力クロックＣＫＯの１周期を超える可能性が低い場合等、遅延調整回路ＤＬＹ３は、省かれてもよい。あるいは、クロック生成部ＣＧＥＮの出力クロックＣＫＯが半導体集積回路ＳＥＭ内のロジック回路に分配される場合等、分周器ＤＩＶ３、遅延調整回路ＤＬＹ３およびフリップフロップＤＦＦ３０は、省かれてもよい。
【０１７２】
また、位相比較器ＰＦＤ３は、図１３等で説明したように、制御信号ＥＮに応じて動作を切り替えてもよい。例えば、ＰＬＬ回路がロックアップするまでは、位相比較器ＰＦＤ３は、フィードバッククロックＣＫＦＢと第２入力クロックＣＫＩＤ２との位相差を検出してもよい。
【０１７３】
図２１は、図２０に示した位相比較器ＰＦＤ３の一例を示している。位相比較器ＰＦＤ３では、フリップフロップＤＦＦ１３が図２に示した位相比較器ＰＦＤに追加されている。位相比較器ＰＦＤ３のその他の構成は、図２に示した位相比較器ＰＦＤと同一または同様である。図２で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【０１７４】
フリップフロップＤＦＦ１３の入力端子Ｄは、アナログ電源ＡＶＤに接続され、フリップフロップＤＦＦ１３の出力端子Ｑは、フリップフロップＤＦＦ１０の入力端子Ｄに接続されている。また、フリップフロップＤＦＦ１３のリセット端子ＲＳＴは、フリップフロップＤＦＦ１０−ＤＦＦ１２の各リセット端子ＲＳＴと論理積回路ＡＮＤ１０の出力とに接続されている。
【０１７５】
例えば、フリップフロップＤＦＦ１３は、入力端子Ｄでアナログ電源ＡＶＤの電圧（高レベルの電圧）を受け、クロック端子で第２入力クロックＣＫＩＤ２を受ける。そして、フリップフロップＤＦＦ１３は、信号ＣＫＩＤ３を、第２入力クロックＣＫＩＤ２に同期して出力端子Ｑから出力する。
【０１７６】
フリップフロップＤＦＦ１０の出力端子Ｑは、論理積回路ＡＮＤ１０の入力に接続されている。例えば、フリップフロップＤＦＦ１０は、入力端子Ｄで信号ＣＫＩＤ３を受け、クロック端子で入力クロックＣＫＩ１を受ける。そして、フリップフロップＤＦＦ１０は、アップ信号ＵＰを、入力クロックＣＫＩ１に同期して出力端子Ｑから出力する。
【０１７７】
フリップフロップＤＦＦ１１、ＤＦＦ１２および論理積回路ＡＮＤ１０は、図２に示したフリップフロップＤＦＦ１１、ＤＦＦ１２および論理積回路ＡＮＤ１０と同一または同様である。
【０１７８】
なお、位相比較器ＰＦＤ３の構成は、この例に限定されない。例えば、位相比較器ＰＦＤ３は、図１４に示した位相比較器ＰＦＤ２と同様に、セレクタＳＥＬ２０、ＳＥＬ２１を有してもよい。この場合、例えば、セレクタＳＥＬ２０の端子Ｉ０は、フリップフロップＤＦＦ１３の出力端子Ｑに接続され、セレクタＳＥＬ２０の制御端子は、制御信号ＥＮを受ける。また、例えば、ＰＬＬ回路は、図１８に示したロック検出部ＬＤＥＴおよび制御回路ＣＬＣを有してもよい。
【０１７９】
以上、図２０から図２１に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭにおいても、図１から図１９に示した実施形態のＰＬＬ回路および半導体集積回路ＳＥＭと同様の効果を得ることができる。例えば、位相比較器ＰＦＤ３は、フィードバッククロックＣＫＦＢの立ち上がりエッジ直後の出力クロックＣＫＯの立ち上がりエッジと、第２入力クロックＣＫＩＤ２の立ち上がりエッジ直後の入力クロックＣＫＩ１の立ち上がりエッジとを比較する。これにより、位相比較器ＰＦＤ３は、出力クロックＣＫＯと入力クロックＣＫＩ１との位相差を検出する。
【０１８０】
このように、この実施形態では、出力クロックＣＫＯと入力クロックＣＫＩ１との位相差を検出しているため、フィードバッククロックＣＫＦＢや第２入力クロックＣＫＩＤ２の遅延変動の影響を低減できる。例えば、この実施形態では、フィードバック経路（分周器ＤＩＶ）や入力経路（分周器ＤＩＶ２）で遅延変動が発生した場合でも、出力クロックＣＫＯのジッタが増加することを抑制できる。すなわち、この実施形態では、ＰＬＬ回路の出力クロックのジッタを低減できる。
【０１８１】
また、例えば、ＰＬＬ回路は、分周器ＤＩＶ３で分周したクロックＣＫＯＤ１を遅延させた第２出力クロックＣＫＯＤ２をクロックＣＫＯＴとして、出力クロックＣＫＯに同期してＰＬＬ回路の外部に出力する。また、例えば、遅延調整回路ＤＬＹ３は、第２出力クロックＣＫＯＤ２の遅延変動が出力クロックＣＫＯの１周期未満に収まるように、クロックＣＫＯＤ１に対する第２出力クロックＣＫＯＤ２の遅延量を調整する。このため、この実施形態では、分周器ＤＩＶ３で遅延変動が発生した場合でも、クロックＣＫＯＴのジッタが増加することを抑制できる。すなわち、この実施形態では、ＰＬＬ回路の外部に出力するクロックＣＫＯＴのジッタを低減できる。
【０１８２】
なお、この実施形態では、分周器ＤＩＶ３、遅延調整回路ＤＬＹ３およびフリップフロップＤＦＦ３０が省かれる場合でも、クロック生成部ＣＧＥＮの出力クロックＣＫＯがＰＬＬ回路の外部に出力されるため、ＰＬＬ回路の出力クロックのジッタを低減できる。
【０１８３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、
前記出力クロックを受け、前記出力クロックを分周して分周クロックを生成する分周器と、
前記分周クロックを受け、前記分周クロックに対する遅延量を調整して、前記分周クロックを遅延させたフィードバッククロックを生成する遅延調整回路と、
入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出し、前記出力クロックと前記入力クロックとの位相差に応じて前記制御信号を生成する位相比較器と
を備えていることを特徴とするＰＬＬ回路。
（付記２）
付記１に記載のＰＬＬ回路において、
前記制御信号を受け、前記出力クロックが所定の周波数範囲に収まったロック状態か否かを前記制御信号に基づいて判定するロック検出回路と、
前記ロック状態を示す検出結果を前記ロック検出回路から受け、前記遅延調整回路の起動を前記検出結果に基づいて制御する制御回路とを備え、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受ける
ことを特徴とするＰＬＬ回路。
（付記３）
付記１または付記２に記載のＰＬＬ回路において、
前記遅延調整回路は、前記出力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジに前記フィードバッククロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジが揃うように、前記分周クロックに対する前記フィードバッククロックの遅延量を調整し、
前記位相比較器は、前記フィードバッククロックの前記一方のエッジを検出した後に検出される前記出力クロックの立ち上がりエッジおよび立ち下がりエッジの他方のエッジと、前記入力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジとを比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
（付記４）
付記１または付記２に記載のＰＬＬ回路において、
前記遅延調整回路は、前記出力クロックを所定量遅延させたクロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジに前記フィードバッククロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジが揃うように、前記分周クロックに対する前記フィードバッククロックの遅延量を調整し、
前記位相比較器は、前記フィードバッククロックの前記一方のエッジを検出した後に検出される、前記遅延させたクロックの前記一方のエッジに対応する前記出力クロックのエッジと、前記入力クロックの立ち上がりエッジおよび立ち下がりエッジの一方のエッジとを比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
（付記５）
付記１ないし付記４のいずれか１項に記載のＰＬＬ回路において、
前記入力クロックを受け、前記入力クロックを分周する入力分周器と、
前記入力クロックを分周したクロックを前記入力分周器からを受け、前記入力クロックを分周したクロックに対する遅延量を調整して、前記入力クロックを分周したクロックを遅延させた第２入力クロックを生成する入力遅延調整回路とを備え、
前記位相比較器は、前記入力クロック、前記第２入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記第２入力クロックに基づくタイミングで検出した前記入力クロックと、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックとの位相を比較し、前記出力クロックと前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
（付記６）
付記５に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受け、前記入力クロックを分周したクロックを前記第２入力クロックとして受ける
ことを特徴とするＰＬＬ回路。
（付記７）
付記６に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記第２入力クロックと前記フィードバッククロックとの位相差を前記制御信号の生成に使用する位相差として検出し、前記遅延調整回路が起動した後の期間では、前記入力クロックと前記出力クロックとの位相差を前記制御信号の生成に使用する位相差として検出する
ことを特徴とするＰＬＬ回路。
（付記８）
付記１ないし付記７のいずれか１項に記載のＰＬＬ回路において、
前記出力クロックを受け、前記出力クロックを分周する出力分周器と、
前記出力クロックを分周したクロックを前記出力分周器からを受け、前記出力クロックを分周したクロックに対する遅延量を調整して、前記出力クロックを分周したクロックを遅延させた第２出力クロックを生成する出力遅延調整回路と、
前記出力クロックおよび前記第２出力クロックを受け、前記第２出力クロックの出力タイミングを前記出力クロックに基づいて調整する出力部と
を備えていることを特徴とするＰＬＬ回路。
（付記９）
付記１ないし付記４のいずれか１項に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受け、前記入力クロックと前記フィードバッククロックとの位相差を前記制御信号の生成に使用する位相差として検出し、前記遅延調整回路が起動した後の期間では、前記入力クロックと前記出力クロックとの位相差を前記制御信号の生成に使用する位相差として検出する
ことを特徴とするＰＬＬ回路。
（付記１０）
付記１ないし付記４のいずれか１項に記載のＰＬＬ回路において、
前記位相比較器は、前記遅延調整回路が起動する前の期間では、前記分周クロックを前記フィードバッククロックとして受け、前記フィードバッククロックとして受けた前記分周クロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出する
ことを特徴とするＰＬＬ回路。
（付記１１）
ＰＬＬ回路を含む半導体集積回路であって、
前記ＰＬＬ回路は、
制御信号により調整される制御電圧に応じた周波数の出力クロックを生成するクロック生成部と、
前記出力クロックを受け、前記出力クロックを分周して分周クロックを生成する分周器と、
前記分周クロックを受け、前記分周クロックに対する遅延量を調整して、前記分周クロックを遅延させたフィードバッククロックを生成する遅延調整回路と、
入力クロック、前記出力クロックおよび前記フィードバッククロックを受け、前記フィードバッククロックに基づくタイミングで検出した前記出力クロックと、前記入力クロックとの位相差を検出し、前記出力クロックと前記入力クロックとの位相差に応じて前記制御信号を生成する位相比較器と
を備えていることを特徴とする半導体集積回路。
【０１８４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１８５】
ＡＮＤ１０‥論理積回路；Ｃ１、Ｃ２‥容量；ＣＧＥＮ‥クロック生成部；ＣＬＣ‥制御回路；ＣＰ‥チャージポンプ回路；ＤＤＥＴ‥遅延検出部；ＤＥ１０‥遅延素子；ＤＦＦ１０、ＤＦＦ１１、ＤＦＦ１２、ＤＦＦ１３、ＤＦＦ２０、ＤＦＦ２１、ＤＦＦ３０‥フリップフロップ；ＤＩＶ、ＤＩＶ２、ＤＩＶ３‥分周器；ＤＬＹ、ＤＬＹ２、ＤＬＹ３‥遅延調整回路；ＩＮＶ１０−ＩＮＶ１６、ＩＮＶ２０−ＩＮＶ２２‥インバータ；ＩＳ１、ＩＳ２‥電流源；ＬＤＥＴ‥ロック検出部；ＬＰＦ‥ローパスフィルタ；ＮＡＮＤ１０−ＮＡＮＤ１５‥否定論理積回路；ＮＯＲ１０、ＮＯＲ１１、ＮＯＲ２０‥否定論理和回路；ＰＦＤ、ＰＦＤ２、ＰＦＤ３‥位相比較器；ＰＬＬ‥ＰＬＬ回路；Ｒ１、Ｒ２‥抵抗；ＲＶ１‥可変抵抗；ＳＥＬ１０、ＳＥＬ２０、ＳＥＬ２１‥セレクタ；ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４‥スイッチ；ＶＣＤ‥電圧制御遅延素子；ＶＣＯ‥電圧制御発信器；ＶＤＬＹ‥可変遅延部
【図１】
0006435683.tif 000002
【図２】
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【図３】
0006435683.tif 000004
【図４】
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【図５】
0006435683.tif 000006
【図６】
0006435683.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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