(57)【特許請求の範囲】
【請求項１】
複数のパッドを含む第１面と、第２面ファンアウトエリア内の複数のパッドを含んだ複数のパッドを含む、前記第１面と反対側の第２面とを有するとともに、前記第１面上の前記複数のパッドのうちの複数のパッドと、前記第２面ファンアウトエリアの前記複数のパッドを含む前記第２面上の前記複数のパッドのうちの複数のパッドとを電気的に結合する複数の電気配線機能部を有する基板であり、前記第２面ファンアウトエリアは前記第２面上に含まれる、基板と、
前記基板の前記第１面上の前記複数のパッドのうちのパッドと結合された第１デバイスパッド面を有する第１半導体デバイスと、
前記基板の前記第２面上の前記複数のパッドのうちのパッドと結合された第２デバイスパッド面を有する第２半導体デバイスと、
前記基板の前記第２面と結合された第１面を有するとともに前記第２半導体デバイスを封止する誘電体層であり、前記誘電体層は、前記第２面ファンアウトエリア内の前記複数のパッドと電気的に結合されるとともに前記第１半導体デバイスおよび前記第２半導体デバイスの複数の電気信号を前記誘電体層の前記第１面と前記第１面の反対側の前記誘電体層の第２面との間でルーティングする複数の導電性ビアを有する、誘電体層と、
前記誘電体層の前記第２面に結合された第１面と、前記第１面の反対側の第２面と、前記第２面上の複数のパッドに前記複数の導電性ビアを電気的に結合する複数の導電性経路と、を有する再配線層と、
前記再配線層の前記第２面上の前記複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有し、前記第２面ファンアウトエリアの下部外に配される１または複数の追加の半導体デバイスと、を備え、
前記第１半導体デバイスおよび前記第２半導体デバイスは前記複数の電気配線機能部により前記基板を介して電気的に結合される、積層半導体デバイスパッケージ。
【請求項２】
前記第１半導体デバイスはフリップチップダイである、請求項１に記載の積層半導体デバイスパッケージ。
【請求項３】
前記第１半導体デバイスおよび前記基板は、１または複数の半導体ダイを含む複合半導体パッケージである、請求項１に記載の積層半導体デバイスパッケージ。
【請求項４】
前記複合半導体パッケージは、ウェハレベルチップスケールパッケージ、埋め込みファンアウトウェハレベルパッケージ、またはファンインウェハレベルパッケージを有する、請求項３に記載の積層半導体デバイスパッケージ。
【請求項５】
前記基板の前記第１面上の前記複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有する、１または複数の追加の第１半導体デバイスと、
前記基板の前記第２面上の前記複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有する１または複数の追加の第２半導体デバイスと
のうち少なくとも１つをさらに備え、
前記誘電体層は、前記１または複数の追加の第２半導体デバイスを封止する、請求項１に記載の積層半導体デバイスパッケージ。
【請求項６】
前記第１半導体デバイスを封止するモールド化合物をさらに備える、請求項１に記載の積層半導体デバイスパッケージ。
【請求項７】
前記第２半導体デバイスは、フリップチップダイ、ウェハレベルチップスケールパッケージ、ウェハレベルパッケージ、埋め込みウェハレベルパッケージ、またはパネルレベルパッケージである、請求項１から６のいずれか一項に記載の積層半導体デバイスパッケージ。
【請求項８】
前記１または複数の追加の半導体デバイスは、前記第２半導体デバイスのエリアの下部に配される、請求項１に記載の積層半導体デバイスパッケージ。
【請求項９】
複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスであって、前記複数のパッドの少なくとも１つが前記第１半導体デバイスの第２面上の複数のパッドのうちのパッドに結合され、前記第２面は前記第１デバイスパッド面の反対側である、半導体デバイスをさらに備え、
前記第１半導体デバイスの前記第２面上の前記複数のパッドは前記第１半導体デバイスの複数の導電性経路により前記基板に結合される、請求項１から８のいずれか一項に記載の積層半導体デバイスパッケージ。
【請求項１０】
前記第１半導体デバイスおよび前記第２半導体デバイスはそれぞれ、
複数の半導体ダイ、複数のパッシブ半導体デバイス、複数のアクティブ半導体デバイス、複数の半導体パッケージ、複数の半導体モジュール、複数の表面取り付け半導体デバイス、および、複数の集積パッシブデバイス、ならびに、それらの組み合わせからなるグループから選択される１または複数のデバイスである、請求項１に記載の積層半導体デバイスパッケージ。
【請求項１１】
前記誘電体層は、高分子材料または高分子複合材料の１または複数の層を含んでなる、請求項１に記載の積層半導体デバイスパッケージ。
【請求項１２】
前記高分子材料または高分子複合材料は、難燃剤ＦＲ２、難燃剤ＦＲ４、樹脂コートされた銅（ＲＣＣ）ホイル、ポリイミド、ＷＰＲ（登録商標）、ポリベンゾチアゾール（ＰＢＺＴ）、およびポリベンゾオキサゾール（ＰＢＯ）、ならびに、それらの組み合わせからなるグループから選択される、請求項１１に記載の積層半導体デバイスパッケージ。
【請求項１３】
複数のパッドを含む第１面と、第２面ファンアウトエリア内の複数のパッドを含んだ複数のパッドを含む、前記第１面と反対側の第２面とを有するとともに、前記第１面上の前記複数のパッドのうちの複数のパッドと、前記第２面ファンアウトエリアの前記複数のパッドを含む前記第２面上の前記複数のパッドのうちの複数のパッドとを電気的に結合する複数の電気配線機能部を有する基板であり、前記第２面ファンアウトエリアは前記第２面上に含まれる、基板と、
前記基板の前記第１面上の前記複数のパッドのうちのパッドと結合された第１デバイスパッド面を有する第１半導体デバイスと、
前記基板の前記第２面上の前記複数のパッドのうちのパッドと結合された第２デバイスパッド面を有する第２半導体デバイスと
を提供する段階であり、前記第１半導体デバイスおよび前記第２半導体デバイスは前記複数の電気配線機能部により前記基板を介して電気的に結合される、段階と、
前記基板の前記第２面に第１面を結合して前記第２半導体デバイスを封止する誘電体層を形成する段階と、
前記第２面ファンアウトエリア内の前記複数のパッドと電気的に結合されるとともに前記第１半導体デバイスおよび前記第２半導体デバイスの複数の電気信号を前記誘電体層の前記第１面と前記第１面の反対側の前記誘電体層の第２面との間でルーティングするべく前記誘電体層を通して複数の導電性ビアを形成する段階と、
前記誘電体層の前記第２面に結合された第１面と、前記第１面の反対側の第２面と、前記第２面上の複数のパッドに前記複数の導電性ビアを電気的に結合する複数の導電性経路と、を有する再配線層を形成する段階と、
前記第２面ファンアウトエリアの下部外に１または複数の追加の半導体デバイスを配し、前記１または複数の追加の半導体デバイスのそれぞれの複数のパッドを前記再配線層の前記第２面上の前記複数のパッドのうちのパッドに結合する段階と、
を含む、積層半導体デバイスパッケージの製造方法。
【請求項１４】
前記誘電体層を形成する段階はさらに、１または複数の高分子材料または高分子複合材料を積層、コーティング、または、積層およびコーティングの組み合わせを行う段階を含む、請求項１３に記載の積層半導体デバイスパッケージの製造方法。
【請求項１５】
前記１または複数の高分子材料または高分子複合材料は、難燃剤ＦＲ２、難燃剤ＦＲ４、樹脂コートされた銅（ＲＣＣ）ホイル、ポリイミド、ＷＰＲ（登録商標）、ポリベンゾチアゾール（ＰＢＺＴ）、およびポリベンゾオキサゾール（ＰＢＯ）、ならびに、それらの組み合わせからなるグループから選択される、請求項１３に記載の積層半導体デバイスパッケージの製造方法。
【請求項１６】
前記１または複数の追加の半導体デバイスは、前記第２半導体デバイスのエリアの下部に配される、請求項１３に記載の積層半導体デバイスパッケージの製造方法。
【請求項１７】
複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスであって、前記複数のパッドの少なくとも１つが前記第１半導体デバイスの第２面上の複数のパッドのうちのパッドに結合され、前記第２面は前記第１デバイスパッド面の反対側である、半導体デバイスを結合する段階をさらに含み、
前記第１半導体デバイスの前記第２面上の前記複数のパッドは第１のデバイスの複数の導電性経路により前記基板に結合される、請求項１３から１６のいずれか一項に記載の積層半導体デバイスパッケージの製造方法。
【請求項１８】
回路基板と、
積層半導体デバイスパッケージと
を備え、
前記積層半導体デバイスパッケージは、
複数のパッドを含む第１面と、第２面ファンアウトエリア内の複数のパッドを含んだ複数のパッドを含む、前記第１面と反対側の第２面とを有するとともに、前記第１面上の前記複数のパッドのうちの複数のパッドと、前記第２面ファンアウトエリアの前記複数のパッドを含む前記第２面上の前記複数のパッドのうちの複数のパッドとを電気的に結合する複数の電気配線機能部を有する基板であり、前記第２面ファンアウトエリアは前記第２面上に含まれる、基板と、
前記基板の前記第１面上の前記複数のパッドのうちのパッドに結合された第１デバイスパッド面を含む第１半導体デバイスと、
前記基板の前記第２面上の前記複数のパッドのうちのパッドに結合された第２デバイスパッド面を含む第２半導体デバイスと、
前記基板の前記第２面と結合された第１面を有するとともに前記第２半導体デバイスを封止する誘電体層であり、前記誘電体層は、前記第２面ファンアウトエリア内の前記複数のパッドと電気的に結合されるとともに前記第１半導体デバイスおよび前記第２半導体デバイスの複数の電気信号を前記誘電体層の前記第１面と前記第１面の反対側の前記誘電体層の第２面との間でルーティングする複数の導電性ビアを有する、誘電体層と、
前記誘電体層の前記第２面に結合された第１面と、前記第１面の反対側の第２面と、前記第２面上の複数のパッドに前記複数の導電性ビアを電気的に結合する複数の導電性経路と、を有する再配線層と、
前記再配線層の前記第２面上の前記複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有し、前記第２面ファンアウトエリアの下部外に配される１または複数の追加の半導体デバイスと、を有し、
前記第１半導体デバイスおよび前記第２半導体デバイスは前記複数の電気配線機能部により前記基板を介して電気的に結合され、
前記再配線層の前記第２面は前記回路基板に電気的に結合される、コンピューティングデバイス。
【請求項１９】
前記第１半導体デバイスはモールド化合物内に封止されたフリップチップダイである、請求項１８に記載のコンピューティングデバイス。
【請求項２０】
前記第１半導体デバイスおよび前記基板は、１または複数の半導体ダイを含む複合半導体パッケージである、請求項１８に記載のコンピューティングデバイス。
【請求項２１】
前記基板の前記第１面上の前記複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の追加の第１半導体デバイスと、
前記基板の前記第２面上の前記複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の追加の第２半導体デバイスと
のうち少なくとも１つをさらに備え、
前記誘電体層は、前記１または複数の追加の第２半導体デバイスを封止する、請求項１８に記載のコンピューティングデバイス。
【請求項２２】
前記第２半導体デバイスは、フリップチップダイ、ウェハレベルチップスケールパッケージ、ウェハレベルパッケージ、埋め込みウェハレベルパッケージまたはパネルレベルパッケージである、請求項１８から２１のいずれか一項に記載のコンピューティングデバイス。
【請求項２３】
前記１または複数の追加の半導体デバイスは、前記第２半導体デバイスのエリアの下部に配される、請求項１８に記載のコンピューティングデバイス。
【請求項２４】
前記第１デバイスパッド面とは反対側の、前記第１半導体デバイスの第２面上の複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスをさらに備え、
前記第１半導体デバイスの前記第２面上の前記複数のパッドは前記第１半導体デバイスの複数の導電性経路により前記基板に結合される、請求項１８から２３のいずれか一項に記載のコンピューティングデバイス。
【請求項２５】
前記第１半導体デバイスおよび前記第２半導体デバイスはそれぞれ、
複数の半導体ダイ、複数のパッシブ半導体デバイス、複数のアクティブ半導体デバイス、複数の半導体パッケージ、複数の半導体モジュール、複数の表面取り付け半導体デバイス、および、複数の集積パッシブデバイス、ならびに、それらの組み合わせからなるグループから選択される１または複数のデバイスである、請求項１８に記載のコンピューティングデバイス。
【請求項２６】
前記コンピューティングデバイスは、ウェアラブルデバイスまたはモバイルコンピューティングデバイスであり、
前記ウェアラブルデバイスまたはモバイルコンピューティングデバイスは、
前記回路基板に結合されたアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカまたはカメラの１または複数を有する、請求項１８に記載のコンピューティングデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の複数の実施形態は概して半導体デバイスのパッケージングの分野に関し、より具体的には、改善された相互接続の帯域幅を有する積層半導体デバイスパッケージに関する。
【背景技術】
【０００２】
ウェアラブルおよびモバイル用途の、低減されたフォームファクタ（プラナーおよびｚ方向）、低い電力および低いコストを有する半導体デバイスパッケージは、様々な課題を生じさせている。例えば、３Ｄチップの積層およびパッケージオンパッケージの積層は、プラナー（ｘ、ｙ方向）フォームファクタを低減するのに一般的なソリューションである。しかし、これらの積層アプローチは、製品デザインのｚ方向の課題をもたらし得る。他の例として、低減された電力消費量は、標準的なメモリアプローチを用いるのと対照的に、上部パッケージとして構成されるワイド入出力メモリにより取得され得る。この積層アプローチは概して、パッケージの上部と底部の間に、高い相互接続の帯域幅を必要とする。帯域幅の実現は、ダイの積層アプローチのための複数の貫通シリコンビア（ＴＳＶ）、または、パッケージオンパッケージアプローチのための貫通モールドビア（ＴＭＶ）およびビアバー（ｖｉａ  ｂａｒｓ）を用いて達成され得る。しかし、ＴＳＶは概してコストが高く、ファンアウトエリアにおけるＴＭＶおよびビアバーは概して制限された相互接続の帯域幅を有する。したがって、コスト、Ｚ高さ、電力消費量、およびプラナーフットプリントを低減するがプリント回路基板（ＰＣＢ）に対する接続に利用可能な相互接続を大きい数に維持する積層半導体パッケージングのアプローチが望ましいかもしれない。
【図面の簡単な説明】
【０００３】
複数の実施形態が、添付の図面とともに以下の詳細な説明を読むことによって、容易に理解されるであろう。この説明を理解し易くするために、同じ参照符号は、同じ構造要素を示す。複数の実施形態は、例示として示されており、添付の図面の形態に限定されるものではない。
【図１】いくつかの実施形態に従い、例示の積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図２】いくつかの実施形態に従い、集積回路（ＩＣ）アセンブリとしての例示の積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図３】いくつかの実施形態に従い、第３半導体デバイスを有する例示の積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図４】いくつかの実施形態に従い、複数のビアにより接続された追加のフリップチップダイおよび積層パッケージオンパッケージを有する例示の積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図５】いくつかの実施形態に従い、第１パッケージデバイスとしてのウェハレベルチップスケールパッケージを有する例示の積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図６】いくつかの実施形態に従い、積層半導体デバイスパッケージの製造方法を概略的に示す図である。
【図７】いくつかの実施形態に従い、製造の様々なステージでの積層半導体デバイスパッケージの側断面図を概略的に示す図である。
【図８】いくつかの実施形態に従い、本明細書で説明される積層半導体デバイスパッケージを含むコンピューティングデバイスを概略的に示す図である。
【発明を実施するための形態】
【０００４】
本開示の複数の実施形態は、積層半導体デバイスパッケージ、関連付けられた技術および構成を説明する。以下の説明において、例示の複数の実装の様々な側面は、当業者が他の当業者に研究の本質を伝達すべく一般に用いる用語を用いて説明される。しかしながら、本開示の複数の実施形態は、説明する側面のうちのいくつかだけを用いて実施することができることが当業者には明らかであろう。説明を目的として、実例となる実装の完全な理解を提供するために、特定の数、材料、および構成を明らかにする。しかしながら、本開示の複数の実施形態は具体的な詳細がなくても実施することができることが当業者には明らかであろう。他の例では、周知の特徴は、実例となる実装を不明確にしないために、省略されまたは簡略化される。
【０００５】
以下の詳細な説明において、ここの一部を形成する複数の添付の図面に参照が付され、全体にわたり類似の複数の番号が類似の複数の部分を示し、これは本開示の主題が実施され得る、例示の実施形態の方法によって示される。他の実施形態が実施されてもよく、本開示の範囲を逸脱することなく構造的または論理的な変更が加えられてもよいことが理解されるであろう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、実施形態の範囲は、添付された特許請求の範囲およびその均等物によって定義される。
【０００６】
本開示の目的のため、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的のため、「Ａ、Ｂおよび／またはＣ」の文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。
【０００７】
説明は、上／下、内／外、上方／下方などのような視点に基づく説明を使用する場合がある。このような説明は、ただ議論を容易化するために使用されるのであり、本明細書に記載の実施形態の応用を何らかの特定の方向に限定することは意図されない。
【０００８】
説明は「一実施形態において」または「複数の実施形態において」という文言を使用する可能性があるが、これらはそれぞれ、１または複数の同一または異なる実施形態を指す可能性がある。さらに、「備える」、「含む」、「有する」等の用語は、本開示の複数の実施形態に関して用いられるように、同義である。
【０００９】
「結合され」という用語は、その派生語とともに本明細書で用いられ得る。「結合」とは、以下の１または複数を意味してよい。「結合」は２またはより多くの要素が、直接物理的に、または電気的に接触していることを意味しうる。しかし、「結合」はまた、２またはより多くの要素が非直接的に互いにコンタクトしているがそれでもなお互いに連携または相互作用し合うことも意味してよく、また、互いに結合していると説明された複数の要素の間で１または複数の他の要素が結合または接続されることを意味してよい。
【００１０】
様々な実施形態において、「第２の特徴上に、形成され、堆積され、または他の方法で配置された第１の特徴」という文言は、第１の特徴が第２の特徴の上方に形成され、堆積され、または他の方法で配置され、および第１の特徴の少なくとも一部は、第２の特徴の少なくとも一部と、直接接触（例えば、直接物理的におよび／または電気的に接触）し、または間接的に接触（例えば、第１の特徴および第２の特徴の間に１または複数の他の特徴を有する）することを意味してよい。
【００１１】
本明細書で用いられるように、「モジュール」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電気回路、システムオンチップ（ＳｏＣ）、プロセッサ（共有、専用、またはグループ）、ＭＥＭＳデバイス、集積パッシブデバイス、および／または１または複数のソフトウェアまたはファームウェアプログラムを実行するメモリ（共有、専用、またはグループ）、組み合わせ論理回路、および／または開示された機能性を提供する他の適したコンポーネントの一部であること、またはそれらを含むことを指してよい。
【００１２】
図１は、いくつかの実施形態に従い、例示の積層半導体デバイスパッケージ（パッケージ）１００の側断面図を概略的に示す。いくつかの実施形態において、パッケージ１００は、基板１０２を備えてよい。基板１０２は、基板１０２の第１面１０２ａ上の第１半導体デバイス１０４の第１面１０４ｆと、基板１０２の第２面１０２ｂ上の第２半導体デバイス１０６の第１面１０６ｆとに電気的および／または物理的に結合される。第１面１０２ａおよび第２面１０２ｂは基板１０２の反対の側にあってよい。誘電体層１０８の第１面１０８ａは、基板１０２の第２面１０２ｂに結合され、第２半導体デバイス１０６を封止してよい。誘電体層１０８は第２半導体デバイス１０６の第２面１０６ｃに接触してよい。誘電体層は、誘電体層１０８の第１面１０８ａからの複数の電気信号を誘電体層の第２面１０８ｂにルーティングする複数の電気配線機能部１０８ｃを有してよく、また、第１半導体デバイス１０４と、第２半導体デバイス１０６と、誘電体層１０８の第２面１０８ｂとの間で複数の電気信号をルーティングするべく用いられてよい。
【００１３】
いくつかの実施形態において、基板１０２は、コア、シンコア（ｔｈｉｎ  ｃｏｒｅ）を含むか、或いはコアを含まない（コアレス基板）マルチレイヤ半導体複合基板、または、パッケージング半導体デバイスのための任意の適切な基板を有してなり得る。いくつかの実施形態において、複数のフリップチップパッケージに適した任意の基板タイプが基板１０２に用いられてよい。いくつかの実施形態において、基板１０２はマルチレイヤ基板の１．５以上の層を有する。いくつかの実施形態において、基板１０２は、限定されるものではないが、シーケンシャルビルドアップおよびＺスタックメソッドを含む任意の業界標準の方法により作成されうる。
【００１４】
基板１０２は、複数の電気配線機能部１０２ｃと、第１面１０２ａ上の電気的接続点１０２ｅと、第２面１０２ｂ上の複数の電気的接続点１０２ｆとを有してよい。基板は第２面１０２ｂ上にファンアウトエリア１０２ｇを有してよく、また、第１面１０２ａ上にファンアウトエリア１０２ｄを有してよい。基板１０２の複数の電気配線機能部１０２ｃは、ファンアウトエリア１０２ｄおよび１０２ｇを含んで第１半導体デバイス１０４、第２半導体デバイス１０６および接続点１０２ｅ、１０２ｆの間の電気通信を提供してよい。電気的接続点１０２ｅおよび１０２ｆは、複数のバンプ、複数のパッド、複数のピラー、および、上記の複数の組み合わせを含む、複数の半導体デバイスを基板に結合するための任意の他の適したコネクタであってよい。誘電体層１０８の複数の電気配線機能部１０８ｃは、基板１０２のファンアウトエリア１０２ｇの複数の電気的接続点１０２ｆと接触してよい。いくつかの実施形態において、基板１０２は、限定されるものではないが無線通信を含んだ複数の集積コンポーネントを含むマルチレイヤパッケージアセンブリを有してよい。基板１０２は、例えば、基板１０２と結合された複数の半導体デバイスへの、または、からの複数の電気信号をルーティングするよう構成された複数のトレース、複数のパッド、複数の貫通穴、複数のビアまたはラインなどの複数の電気配線機能部（図１では図示せず）を有してよい。
【００１５】
第１半導体デバイス１０４は、モールド化合物１０４ｅまたは同様のタイプの化合物により封止されうるダイ１０４ｄを有してなり得る。ダイ１０４ｄは、薄膜堆積、リソグラフィ、エッチング、および相補型金属酸化物半導体（ＣＭＯＳ）デバイスの形成に関連して用いられる同様の方法などの半導体製作技法を用いて半導体材料（例えばシリコン）から作成される別々の製品を表してよい。いくつかの実施形態において、ダイ１０４ｄは無線周波（ＲＦ）ダイであるか、無線周波（ＲＦ）ダイを含むか、無線周波（ＲＦ）ダイの一部であってよい。他の実施形態において、ダイは、プロセッサ、メモリ、システムオンチップ（ＳｏＣ）または特定用途向け集積回路（ＡＳＩＣ）であるか、を含むか、の一部であってよい。
【００１６】
いくつかの実施形態において、アンダーフィル材料１０４ｇ（「封止剤」と称されることもある）は、ダイ１０４ｄおよび基板１０２の接着および／またはこれらの複数の機能の保護を促進すべく、ダイ１０４ｄと基板１０２の間に配置されてよい。アンダーフィル材料１０４ｇは、理解されるように、電気絶縁性材料から構成されてよく、ダイ１０４ｄおよび／または複数のダイレベル相互接続構造１０４ｈの少なくとも一部を封止してよい。いくつかの実施形態において、アンダーフィル材料１０４ｇは、複数のダイレベル相互接続構造１０４ｈに直に接触している。いくつかの実施形態において、アンダーフィル材料１０４ｇは、第１面１０２ａ上の基板１０２と直に接する面１０４ａを有する。
【００１７】
ダイ１０４ｄは、例えば、開示されるように、フリップチップ構成内の基板１０２に直接に結合されることを含む、多種多様な複数の好適な構成に応じて、基板１０２に取り付けられ得る。フリップチップ構成において、第１面１０４ｆはダイ１０４ｄのアクティブ面であり、アクティブ回路（図示せず）を含む。第１面１０４ｆは、複数のバンプ、複数のピラー、或いは、ダイ１０４ｄと基板１０２とをまた電気的に結合しうる複数の他の好適な構造などの複数のダイレベル相互接続構造１０４ｈを用いて基板１０２の表面１０２ａに取り付けられる。複数の好適な構造は、制限されるものではないが、複数のマイクロ半田ボール、複数の銅ピラー、複数の導電接着剤および非導電接着剤、ならびに、それらの組み合わせを含む。いくつかの実施形態において、複数の接続を作成すべくリフローが実行されることができ、これにキャピラリーアンダーフィルまたはモールデッドアンダーフィルが続く。いくつかの実施形態において、熱圧縮結合またはサーモソニック結合が用いられてよい。理解されるように、ダイ１０４ｄの第１面１０４ｆは複数のトランジスタデバイスを含んでよく、非アクティブ面／第２面１０４ｃは第１面／アクティブ面１０４ｆとは反対の側に配置されてよい。
【００１８】
ダイ１０４ｄは、概して、半導体基板１０４ｄ．１、１または複数のデバイス層（以下「デバイス層１０４ｄ．２」）、および１または複数の相互接続層（以下「相互接続層１０４ｄ．３」）を有してよい。いくつかの実施形態において、半導体基板１０４ｄ．１は実質的に、例えばシリコンなどのバルク半導体材料から構成されてなり得る。デバイス層１０４ｄ．２は、半導体基板１０４ｄ．１上に複数のトランジスタデバイスなどの複数のアクティブデバイスが形成された領域を表してよい。デバイス層１０４ｄ．２は、例えば、複数のチャネル本体、および／または複数のトランジスタデバイスのソース／ドレイン領域などの複数の構造を含んでよい。相互接続層１０４ｄ．３は、デバイス層１０４ｄ．２において、複数のアクティブデバイスへのまたは複数のアクティブデバイスからの複数の電気信号をルーティングするよう構成された複数の相互接続構造を含んでよい。例えば、相互接続層１０４ｄ．３は、複数のトレンチおよび／または複数のビアを含み、電気的なルーティングおよび／または接続を提供してよい。
【００１９】
いくつかの実施形態において、複数のダイレベル相互接続構造１０４ｈは、ダイ１０４ｄと複数の他の電気デバイスとの間で複数の電気信号をルーティングするよう構成されてよい。複数の電気信号は、例えば、ダイ１０４ｄの動作に関連して用いられる複数の入出力（Ｉ／Ｏ）信号および／または複数のパワー／グランド信号を含んでよい。
【００２０】
第２半導体デバイス１０６はダイ１０６ｄを有してなり得る。ダイ１０６ｄは、薄膜堆積、リソグラフィ、エッチング、およびＣＭＯＳデバイスの形成に関連して用いられる同様の方法などの半導体製作技法を用いて半導体材料から作成される別々の製品を表してよい。いくつかの実施形態において、ダイ１０４ｄはＲＦダイであるか、ＲＦダイを含むか、ＲＦダイの一部であってよい。他の実施形態において、ダイは、プロセッサ、メモリ、ＳｏＣ、ＭＥＭ、ＩＰＤ、またはＡＳＩＣであるか、を含むか、の一部であってよい。
【００２１】
いくつかの実施形態において、アンダーフィル材料１０６ｇは、ダイ１０６ｄおよび基板１０２の接着および／またはこれらの複数の機能の保護を促進すべく、ダイ１０６ｄと基板１０２の間に配置されてよい。アンダーフィル材料１０６ｇは、理解されるように、電気絶縁性材料から構成されてよく、ダイ１０６ｄおよび／または複数のダイレベル相互接続構造１０６ｈの少なくとも一部を封止してよい。いくつかの実施形態において、アンダーフィル材料１０６ｇは、複数のダイレベル相互接続構造１０６ｈに直に接触している。いくつかの実施形態において、アンダーフィル材料１０６ｇは第２面１０２ｂ上の基板１０２と直に接する面１０６ａを有する。
【００２２】
ダイ１０６ｄは、例えば、開示されるように、フリップチップ構成内の基板１０２に直接に結合されることを含む、多種多様な複数の好適な構成に応じて、基板１０２に取り付けられ得る。フリップチップ構成において、第１面１０６ｆはダイ１０６ｄのアクティブ面であり、アクティブ回路を含む。第１面１０６ｆは、複数のバンプ、複数のピラー、或いは、ダイ１０６ｄと基板１０２とをまた電気的に結合しうる複数の他の好適な構造などの複数のダイレベル相互接続構造１０６ｈを用いて基板１０２の表面１０２ｂに取り付けられる。複数の好適な構造は、制限されるものではないが、複数のマイクロ半田ボール、複数の銅ピラー、複数の導電接着剤および非導電接着剤、ならびに、それらの組み合わせを含む。いくつかの実施形態において、複数の接続を作成すべくリフローが実行されることができ、これにキャピラリーアンダーフィルまたはモールデッドアンダーフィルが続く。いくつかの実施形態において、熱圧縮結合またはサーモソニック結合が用いられてよい。理解されるように、ダイ１０６ｄの第１面１０６ｆは複数のトランジスタデバイスを含んでよく、非アクティブ面／第２面１０６ｃは第１面／アクティブ面１０６ｆとは反対の側に配置されてよい。
【００２３】
ダイ１０６ｄは、概して、半導体基板１０６ｄ．１、１または複数のデバイス層１０６ｄ．２、および１または複数の相互接続層１０６ｄ．３を有してよい。いくつかの実施形態において、半導体基板１０６ｄ．１は実質的に、例えばシリコンなどのバルク半導体材料から構成されてなり得る。デバイス層１０６ｄ．２は、半導体基板１０６ｄ．１上に複数のトランジスタデバイスなどの複数のアクティブデバイスが形成された領域を表してよい。デバイス層１０６ｄ．２は、例えば、複数のチャネル本体、および／または複数のトランジスタデバイスのソース／ドレイン領域などの複数の構造を含んでよい。相互接続層１０６ｄ．３は、デバイス層１０６ｄ．２において、複数のアクティブデバイスへのまたは複数のアクティブデバイスからの複数の電気信号をルーティングするよう構成された複数の相互接続構造を含んでよい。例えば、相互接続層１０６ｄ．３は、複数のトレンチおよび／または複数のビアを含み、電気的なルーティングおよび／または接続を提供してよい。
【００２４】
いくつかの実施形態において、複数のダイレベル相互接続構造１０６ｈは、ダイ１０６ｄと複数の他の電気デバイスとの間で複数の電気信号をルーティングするよう構成されてよい。複数の電気信号は、例えば、ダイ１０６ｄの動作に関連して用いられる複数の入出力（Ｉ／Ｏ）信号および／または複数のパワー／グランド信号を含んでよい。
【００２５】
いくつかの実施形態において、第１半導体デバイス１０４は、ダイ１０４ｄについて説明されたのと同じまたは同様の特徴を含む２またはより多くのダイを有してなり得る。いくつかの実施形態において、第２半導体デバイス１０６は、ダイ１０６ｄについて説明されたのと同じまたは同様の特徴を含む２またはより多くのダイを有してなり得る。いくつかの実施形態において、２またはより多くのダイは積層される。いくつかの実施形態において、２またはより多くのダイは並べられる（ｓｉｄｅ  ｂｙ  ｓｉｄｅ）。いくつかの実施形態において、２またはより多くのダイは積層され並べられる。第２半導体デバイス１０６が２またはより多くのダイを有してなるいくつかの実施形態において、誘電体層１０８は当該２またはより多くのダイを封止する。
【００２６】
いくつかの実施形態において、第１半導体デバイス１０４および第２半導体デバイス１０６は、１または複数のダイ、パッケージ、システムインパッケージ、表面取り付けデバイス（ＳＭＤ）、集積アクティブデバイス（ＩＡＤ）、および／または集積パッシブデバイス（ＩＰＤ）であってよい。アクティブおよびパッシブデバイスは、複数のキャパシタ、複数のインダクタ、複数のコネクタ、複数のスイッチ、複数のリレー、複数のトランジスタ、複数のオペアンプ、複数のダイオード、複数の発振器、複数のセンサ、複数のＭＥＭＳデバイス、複数の通信およびネットワーキングモジュール、複数のメモリモジュール、複数の電力モジュール、複数のインターフェースモジュール、複数のＲＦモジュール、および／または複数のＲＦＩＤモジュールを有してよい。
【００２７】
いくつかの実施形態において、第１半導体デバイス１０４および基板１０２は、再配線層（ＷＬＣＳＰ）を含むウェハレベルチップスケールパッケージ、再配線層（ＦＯＷＬＰ）を含むファンアウトウェハレベルパッケージ、埋め込みウェハレベルボールグリッドアレイパッケージ（ｅＷＬＢＧＡ）、またはウェハレベルファンアウトパネルレベルパッケージ（ＷＦＯＰ）であってよい。
【００２８】
いくつかの実施形態において、誘電体層１０８は多数の誘電体層を有してなる。いくつかの実施形態において、誘電体層１０８は、誘電材料の１または複数の積層された層を有してなる。いくつかの実施形態において、誘電体層１０８は１または複数のコーティングを含んでなる、コートされた誘電材料である。いくつかの実施形態において、誘電体層１０８は型に入れて作られる。いくつかの実施形態において、誘電体層１０８は、味の素ビルドアップフィルム（ＡＢＦ）、難燃剤ＦＲ４材料、難燃剤ＦＲ２材料、樹脂コートされた銅（ＲＣＣ）フィルム、ポリイミド（ＰＩ），ポリ−（ｐ−フェニレン−２，６−ベンゾビスオキサゾール）（ＰＢＯ）、ビスベンゾシクロブテン（ＢＣＢ）、保護膜、およびモールド化合物（液体、シートおよび粉末）、ならびにそれらの組み合わせの１または複数の層である。いくつかの実施形態において、保護膜は、ＪＳＲ  Ｃｏｒｐｏｒａｔｉｏｎにより作成されたＷＰＲ（登録商標）フィルムである。ＷＰＲは日本国、郵便番号１０５−８６４０、港区東新橋１丁目のＪＳＲ  Ｃｏｒｐｏｒａｔｉｏｎの登録商標である。いくつかの実施形態において、誘電体層１０８は複数の電気配線機能部１０８ｃを形成するための複数の開口を作成すべく、レーザで穿孔される。いくつかの実施形態において、複数の電気配線機能部１０８ｃは、無電解および／または電気めっきプロセスを含むメタルめっき処理により複数の開口に形成される。
【００２９】
図２は、いくつかの実施形態に従い、集積回路（ＩＣ）アセンブリ２００（ＩＣアセンブリ２００）としての例示の積層半導体デバイスパッケージの側断面図を概略的に示す。再配線層２０２、複数の相互接続構造２０４および回路基板２０６が追加された図２の実施形態は、図１の積層半導体デバイスパッケージ１００の実施形態に適合してよい。したがって、図１の積層半導体デバイスパッケージ１００について前に提供された、コンポーネント、材料、および方法の説明は、図２のＩＣアセンブリ２００に適用されうる。
【００３０】
いくつかの実施形態において、再配線層２０２は、電気信号ルーティング層２０２ａおよび誘電体層２０２ｂを有してなり得る。いくつかの実施形態において、再配線層２０２は、複数の電気信号ルーティング層２０２ａおよび複数の誘電体層２０２ｂの多数の交互の層を有してなり得る。いくつかの実施形態において、誘電体層２０２ｂは半田マスク層である。いくつかの実施形態において、複数の電気信号ルーティング層は、基板１０２および回路基板２０６と結合された半導体デバイスへの、または、からの複数の電気信号をルーティングするよう構成された複数のトレース、複数のパッド、複数の貫通穴、複数のビアまたはラインを有してなり得る。
【００３１】
いくつかの実施形態において、回路基板２０６は、エポキシラミネートなどの電気絶縁性材料から構成されるプリント回路基板（ＰＣＢ）であってよい。例えば回路基板２０６は、例えば、難燃剤４（ＦＲ‐４）、ＦＲ‐１、コットンペーパー等の、ポリテトラフルオロエチレン、フェノールコットンペーパー材料、およびＣＥＭ‐１またはＣＥＭ‐３などの複数のエポキシ材料、あるいはエポキシ樹脂プリプレグ材料を使用して積層されたガラス織物材料等の複数の材料から構成される、複数の電気的絶縁層を含んでよい。基板１０２に取り付けられた半導体デバイス１０４ｄおよび１０６ｄの複数の電気信号を、回路基板２０６を介してルーティングすべく、複数のトレース、トレンチまたはビアなどの複数の相互接続構造（図示せず）が複数の電気的絶縁層を通って形成されうる。他の実施形態において、回路基板２０６は複数の他の適した材料から構成されてよい。いくつかの実施形態において、回路基板２０６はマザーボード（例えば図８のマザーボード８０２）である。
【００３２】
いくつかの実施形態において、複数の相互接続構造２０４は複数のバンプ、複数のピラー、および／または複数のパッドを有してなり得る。いくつかの実施形態において、複数の相互接続構造２０４は複数の半田ボールを含んでよい。複数の相互接続構造２０４は、基板１０２および／または回路基板２０６と結合されてよく、その結果、基板１０２と回路基板２０６の間で複数の電気信号をさらにルーティングするよう構成される複数の対応半田ジョイントを形成する。物理的および／または電気的に、基板１０２を回路基板２０６に結合する他の好適な技術は、複数の他の実施形態において用いられ得る。
【００３３】
他の実施形態において、ＩＣアセンブリ２００は、例えば、フリップチップおよび／または複数のワイヤ−ボンディング構成、複数のインターポーザー、システム−イン−パッケージ（ＳｉＰ）構成および／またはパッケージ−オン−パッケージ（ＰｏＰ）構成を含む複数のマルチ−チップパッケージ構成の適当な組み合わせを含む、多種多様な複数の他の好適な構成を含んでよい。ダイ１０２とＩＣアセンブリ２００の複数の他のコンポーネントとの間の複数の電気信号をルーティングする他の好適な技術が、いくつかの実施形態において用いられてよい。
【００３４】
図３は、いくつかの実施形態に従い、第３半導体デバイス３００を有する例示の積層半導体デバイスパッケージ（パッケージ３００）の側断面図を概略的に示す。第３半導体デバイス３０２が追加されるが基板２０６が明確のために除去された図３の実施形態は、図２のＩＣアセンブリ２００の実施形態に適合してよい。したがって、図１の積層半導体デバイスパッケージ１００およびＩＣアセンブリ２００について前に提供された、コンポーネント、材料、および方法の説明は、図３のパッケージ３００に適用されうる。
【００３５】
いくつかの実施形態において、第３半導体デバイス３０２は、それぞれ前に説明した複数のダイレベル相互接続構造３０２ｃにより再配線層２０２に結合されるアクティブ表面３０２ｂを含むフリップチップダイ３０２ａを有してなり得る。いくつかの実施形態において、第３半導体デバイス３０２は２またはより多くの半導体デバイスを有してなる。いくつかの実施形態において、第３半導体デバイス３０２は、１または複数のダイ、パッケージ、システムインパッケージ、表面取り付けデバイス（ＳＭＤ）集積アクティブデバイス（ＩＡＤ）、および／または集積パッシブデバイス（ＩＰＤ）を有してなる。いくつかの実施形態において、第３半導体デバイス３０２は、ＷＬＣＳＰ、ＷＬＰまたはベアダイであってよい。
【００３６】
図４は、いくつかの実施形態に従い、複数のビア４００により接続された追加のフリップチップダイおよび積層パッケージオンパッケージを有する例示の積層半導体デバイスパッケージ（パッケージ４００）の側断面図を概略的に示す。第１半導体デバイス１０４上に積層された第４半導体デバイス４０２が追加された図４の実施形態は、図３のパッケージ３００の実施形態に適合してよい。したがって、図３のパッケージ３００について前に提供された、コンポーネント、材料、および方法の説明は、図４のパッケージ４００に適用されうる。いくつかの実施形態において、図４のパッケージ４００は第３半導体デバイス３０２を備えない。
【００３７】
いくつかの実施形態において、第４半導体デバイス４０２は、基板１０２のファンアウトエリア１０２ｄにおける複数の接続点１０２ｅに結合された複数のビア４０４を用いて第１半導体デバイス１０４に結合される。いくつかの実施形態において、複数の相互接続４０４ａは、複数のビア４０４を第４半導体デバイス４０２の基板４０６に接続する。基板４０６の複数の電気配線機能部は図４において図示されていない。いくつかの実施形態において、第４半導体デバイス４０２は、基板４０６上にフリップチップダイ４０８を有してなり、複数の相互接続４１０およびモールド化合物４１２がダイ４０８を封止している。いくつかの実施形態において、第４半導体デバイスはＷＬＣＳＰまたはｅＷＬＢＧＡである。いくつかの実施形態において、第４半導体デバイス４０２は、複数の貫通シリコンビアもしくは貫通モールドビアにより、または、それらの組み合わせにより第１半導体デバイス１０４に結合される。いくつかの実施形態において、第４半導体デバイスは１または複数のダイ、パッケージ、システムインパッケージ、ＳＭＤ、ＩＡＤ、および／またはＩＰＤを有してなる。いくつかの実施形態において、複数の半田ボールはデバイス４０２を結合するのに用いられてよい。
【００３８】
図５は、いくつかの実施形態に従い、第１パッケージデバイス５００としてのウェハレベルチップスケールパッケージを有する例示の積層半導体デバイスパッケージ（パッケージ５００）の側断面図を概略的に示す。回路基板２０６が除去され、ダイ５０４ａおよび基板５０２を有するＷＬＣＳＰ５０４に半導体デバイス１０４および基板１０２が置換された図５の実施形態は、図２のＩＣアセンブリの実施形態２００に適合してよい。したがって、図３のＩＣアセンブリ２００について前に提供された、コンポーネント、材料、および方法の説明は、図５のパッケージ５００に適用されうる。
【００３９】
いくつかの実施形態において、図５のパッケージ５００はウェハレベルプロセスを用いて製造される。いくつかの実施形態において、第２半導体デバイス１０６ｄはウェハレベルプロセスを用いてＷＬＣＳＰ５０４の基板５０２に結合される。いくつかの実施形態において、デバイス１０６ｄは、複数の半田ボール、複数のめっきされたマイクロバンプ、パッド印刷上の半田、若しくは複数の銅ピラー、または他の好適な結合構造および方法により基板５０２に結合される。いくつかの実施形態において、リフロー処理はデバイス１０６ｄを結合するのに用いられる。いくつかの実施形態において、誘電体層は、例えばＰＩ、保護膜および／またはＰＢＯのスピンオンコーティングなどのウェハレベルプロセスを用いて基板５０２に結合される。
【００４０】
いくつかの実施形態において、図１から３に示される第１半導体デバイス１０４は、ＦＯＷＬＰである。いくつかの実施形態において、ＲＤＬは、複数の埋め込みシリコンダイを有する人工的なウェハまたはパネル上にあり、その後、複数の半田ボール、複数のめっきされたマイクロバンプ、パッド印刷上の半田、若しくは複数の銅ピラー、または他の好適な結合構造および方法を用い、ＲＤＬの上面へのハンギングダイの取り付けが続く。いくつかの実施形態において、リフロー処理はデバイス１０６ｄを結合するのに用いられる。いくつかの実施形態において、誘電体層は、例えばＰＩ、保護膜および／またはＰＢＯのスピンオンコーティングなどのウェハレベルプロセスを用いて基板１０２に結合される。いくつかの実施形態において、誘電体層１０８を基板１０２に結合するべくＡＢＦのラミネーションまたは同様の誘電性のフィルムが用いられる状態で、人工的なパネル基板技術が用いられる。
【００４１】
図６は、いくつかの実施形態に従い、積層半導体デバイスパッケージの製造方法６００を概略的に示す。方法６００は、図２に示される回路基板２０６に複数の実施形態を取り付けるべく、図１〜５に図示された実施形態を作成するのに用いられ得る。使用される参照符号は、図１〜５で用いられたものである。
【００４２】
６０２において、方法６００は、第１半導体デバイス１０４、５０４が第１面１０２ａ、５０２ａに結合され、第２半導体デバイス１０６が基板１０２、５０２の第２／反対面１０２ｂ、５０２ｂに結合された状態で、基板１０２、５０２を提供する段階を含んでよい。いくつかの実施形態において、半導体デバイス１０４、５０４および１０６は、例えば、フリップチップ構成において基板に向いたアクティブ面に結合されてよい。いくつかの実施形態において、６０２において、例えばＷＬＣＳＰ、ｅＷＬＢＧＡ若しくはＦＯＷＬＰ、または、同様のものを含むウェハレベル処理が用いられてよく、ここで、シリコンダイは起点であってよく、次に複数のＲＤＬ層が追加されてよく、基板となってよい。
【００４３】
６０４において、方法６００は、第２面１０２ｂ、５０２ｂ上に誘電体層１０８を形成する段階を含んでよく、ここで、誘電体層は第２半導体デバイス１０６を封止する。いくつかの実施形態において、誘電体層１０８を形成するべくウェハレベル処理が用いられてよい。いくつかの実施形態において、誘電体層がラミネーション若しくはスピンコーティングまたはそれらの組み合わせにより形成されてよい。いくつかの実施形態において、複数の導電性ビアを形成するための誘電体層１０８に複数の開口を作成するべくレーザ穿孔または他の適切な方法が用いられてよい。いくつかの実施形態において、複数の導電性ビアが無電解若しくは電気めっきプロセスまたはそれらの組み合わせにより形成されてよい。
【００４４】
６０８において、方法６００は、再配線層（ＲＤＬ）２０２を誘電体層１０８に結合してよい。いくつかの実施形態において、ＲＤＬ層２０２は、導電層および誘電体層を有してなる２またはより多くの層であってよく、また、ラミネーション若しくはコーティングまたはそれらの組み合わせにより形成されてよい。いくつかの実施形態において、積層半導体デバイスパッケージが回路基板２０６に結合されてよい。
【００４５】
６１０において、方法６００は、１または複数の追加の半導体デバイス３０２をＲＤＬ２０２に結合してよい。いくつかの実施形態において、１または複数の追加の半導体デバイス４０２が第１半導体デバイス１０４に結合されてよい。いくつかの実施形態において、回路基板２０６に結合する結合エリアは、ファンアウトエリア１０２ｇ内ではない第２半導体デバイス１０６の下部のエリアを含む、ＲＤＬ２０２の全てのエリアを含んでよい。
【００４６】
図７は、いくつかの実施形態に従い、図１〜５で示された例および図６の方法により説明された製造の様々なステージでの積層半導体デバイスパッケージの側断面図を概略的に示す。図７の複数の構造は、図１〜５と同様の参照マーキングを有してよく、他の方法で指示された場所を除いて、同様の構造を表すよう意図される。構造７０２は、方法６００の６０２に対応する。構造７０２は、基板７２２に結合された第１半導体デバイス７２０と、基板７２２に結合された第２半導体デバイス７２６とを示す。構造７０４は、方法６００の６０２に対応する。構造７０４において、構造７０２は、基板７２２に結合されて第２半導体デバイス７２６を封止する誘電体層７２４を有してよい。構造７０６は、方法６００の６０６に対応する。構造７０６において、誘電体層７２４は、誘電体層７２４ｂを形成するべく誘電体層７２４を貫通して形成された複数の導電性ビアを有してよい。構造７０８は、方法６００の６０８に対応する。構造７０８において、少なくとも１つの導電層７２８および１つの誘電体層７３０を有してなる再配線層が示されてよい。構造７０８は、ＲＤＬ上にあって図８のマザーボードなどの回路基板に結合される複数の半田ボールまたは複数の他の結合構造を有してよい。構造７１０は、方法６００の６１０に対応する。構造７１０において、追加の半導体デバイス７３２がＲＤＬに結合されてよい。構造７１２は、方法６００の６１０に対応する。構造７１２において、追加の半導体デバイス７３０が複数のビア７３４によりデバイス７２０に結合されてよい。構造７１４は、方法６００の６１０に対応する。構造７１４において、追加の半導体デバイス７３０が複数のビア７３４によりデバイス７２０に結合されてよく、他の追加の半導体デバイス７３２がＲＤＬに結合されてよい。
【００４７】
様々な動作は、クレームされた主題の理解を最も助ける方式により、順に、多様な個別の動作として説明される。しかしながら、説明の順序は、これらの動作が順序に依存する必要があることを示唆するように解釈されるべきではない。
【００４８】
本開示の複数の実施形態は、任意の適切なハードウェアおよび／またはソフトウェアを利用したシステムに実装され、要望通り構成し得る。図８は、いくつかの実施形態に従い、図１〜５で示されて前に説明され、本明細書で説明される積層半導体デバイスパッケージを含むコンピューティングデバイスを概略的に示す。コンピューティングデバイス８００は、マザーボード８０２などのボードを収容してよい（例えば、筐体８０８内）。マザーボード８０２は、限定されないが、プロセッサ８０４および少なくとも１つの通信チップ８０６を含む、いくつかのコンポーネントを含んでよい。プロセッサ８０４は、物理的および電気的にマザーボード８０２に結合されてよい。いくつかの実装において、少なくとも１つの通信チップ８０６もまた物理的および電気的にマザーボード８０２に結合されてよい。更なる実装において、通信チップ８０６は、プロセッサ８０４の一部であってよい。
【００４９】
そのアプリケーションに応じて、コンピューティングデバイス８００は、物理的および電気的にマザーボード８０２に結合され得る、またはし得ない複数の他のコンポーネントを含んでよい。これらの複数の他のコンポーネントは、限定されないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、クリプトプロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ＭＥＭＳセンサ、ガイガーカウンター、加速度計、ジャイロスコープ、スピーカ、カメラおよび大容量記憶装置（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）を含んでよい。
【００５０】
通信チップ８０６は、コンピューティングデバイス８００へのおよびコンピューティングデバイス８００からのデータの送信用の無線通信を可能にしてよい。「無線」およびその派生の用語は、複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャネルなどを説明するのに用いられてよく、非固体媒体を通じて変調された電磁放射の利用を通じてデータを通信してよい。その用語は、いくつかの実施形態において有線を含まないであろうが、関連付けられた複数のデバイスが有線を何ら含まないことを示唆するものではない。通信チップ８０６は、限定されないが、ＷｉＧｉｇ、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ  ８０２．１１群）、ＩＥＥＥ  ８０２．１６規格（例えば、ＩＥＥＥ  ８０２．１６−２００５修正）、任意の修正、更新、および／または改定（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称する）など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子学会（ＩＥＥＥ）規格を含む、無線規格またはプロトコルのいくつかの内のいずれかを実行してよい。ＩＥＥＥ８０２．１６と互換性があるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、概して、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表す頭文字）ネットワークと称され、これはＩＥＥＥ８０２．１６規格用の準拠と相互運用性テストに通過した製品用の認証マークである。通信チップ８０６は、移動通信用のグローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、発展ＨＳＰＡ（Ｅ−ＨＳＰＡ）、またはＬＴＥネットワークに従って動作してよい。通信チップ８０６は、ＧＳＭ（登録商標）エボリューション用の発展データ（ＥＤＧＥ）、ＧＳＭ（登録商標）  ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサルテレストリアル無線アクセスネットワーク（ＵＴＲＡＮ）、または発展ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従い動作してよい。通信チップ８０６は、符号分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタルエンハンストコードレス遠距離通信（ＤＥＣＴ）、エボリューション−データ最適化（ＥＶ−ＤＯ）、それらの派生、並びに３Ｇ、４Ｇ、５Ｇおよびそれ以降として指定された任意の他の複数の無線プロトコルに従い、動作してよい。通信チップ８０６は、他の実施形態において、他の複数の無線プロトコルに従い動作してよい。
【００５１】
コンピューティングデバイス８００は、複数の通信チップ８０６を含んでよい。例えば、第１の通信チップ８０６は、ＷｉＧｉｇ、Ｗｉ−Ｆｉおよびブルートゥースなどの短距離のワイヤレス通信専用であってよく、第２の通信チップ８０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ−ＤＯおよびその他などの長距離のワイヤレス通信専用であってよい。
【００５２】
コンピューティングデバイス８００のプロセッサ８０４は、本明細書で説明され図１〜５で図示されたように、積層半導体デバイスパッケージ内にパッケージングされてよい。例えば、図１〜５で説明したように、図２の回路基板２０６はマザーボード８０２であってよく、プロセッサ８０４は、積層半導体デバイスパッケージに取り付けられたダイ１０４ｄ、１０６ｄ、４０８、５０４ａであってよい。積層半導体デバイスパッケージおよびマザーボード８０２は、複数のパッケージレベル相互接続半田ボール、複数のパッド、複数のバンプ若しくは複数のピラー、または複数の他の適した相互接続を用いて結合されてよい。複数の他の好適な構成は、本明細書で説明された実施形態に従い、実装されてよい。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの一部を指してよい。
【００５３】
通信チップ８０６はまた、本明細書で説明されたように、図１〜５の積層半導体デバイスパッケージ内にパッケージングされ得るダイ（例えばＲＦダイ）を有してよい。更なる実装において、コンピューティングデバイス８００内に収容される他のコンポーネント（例えばメモリデバイスまたは他の集積回路デバイス）は、本明細書で説明されるように、図１〜５の積層半導体デバイスパッケージ内にパッケージングされ得るダイを有してよい。
【００５４】
様々な実装において、コンピューティングデバイス８００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯用情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セット−トップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブル音楽プレイヤ、またはデジタルビデオレコーダであってよい。コンピューティングデバイス８００は、いくつかの実施形態において、モバイルコンピューティングデバイスであってよい。更なる実装において、コンピューティングデバイス８００は、データを処理する任意の他の電子デバイスであってよい。
【００５５】
複数の例
【００５６】
様々な実施形態によると、本開示は積層半導体デバイスパッケージを説明する。積層半導体デバイスパッケージ（パッケージ）の例１は、複数のパッドを含む第１面と、第２面ファンアウトエリア内の複数のパッドを含んだ複数のパッドを含む、第１面と反対側の第２面とを有するとともに、第１面上の複数のパッドのうちの複数のパッドと、第２面ファンアウトエリアの複数のパッドを含む第２面上の複数のパッドのうちの複数のパッドとを電気的に結合するよう構成された複数の電気配線機能部を有する基板と、基板の第１面上の複数のパッドのうちのパッドと結合された第１デバイスパッド面を有する第１半導体デバイスと、基板の第２面上の複数のパッドのうちのパッドと結合された第２デバイスパッド面を有する第２半導体デバイスと、基板の第２面と結合された第１面を有するとともに第２半導体デバイスを封止する誘電体層とを備えてよい。第１半導体デバイスおよび第２半導体デバイスは複数の電気配線機能部により基板を介して電気的に結合され、誘電体層は、第２面ファンアウトエリア内の複数のパッドと電気的に結合されるとともに第１半導体デバイスおよび第２半導体デバイスの複数の電気信号を誘電体層の第１面と誘電体層の第２面との間でルーティングするよう構成された複数の導電性ビアを有し、誘電体層の第２面は誘電体層の第１面の反対側である。
【００５７】
例２は例１のパッケージを含んでよく、第１半導体デバイスはフリップチップダイである。
【００５８】
例３は例１のパッケージを含んでよく、第１半導体デバイスおよび基板は、１または複数の半導体ダイを含む複合半導体パッケージである。
【００５９】
例４は例３のパッケージを含んでよく、複合半導体パッケージは、ウェハレベルチップスケールパッケージ、埋め込みファンアウトウェハレベルパッケージ、またはファンインウェハレベルパッケージを有する。
【００６０】
例５は例１のパッケージを含んでよく、基板の第１面上の複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有する、１または複数の追加の半導体デバイスと、基板の第２面上の複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有する１または複数の追加の半導体デバイスとのうち少なくとも１つをさらに備え、誘電体層は、１または複数の追加の半導体デバイスを封止する。
【００６１】
例６は例１のパッケージを含んでよく、第１半導体デバイスを封止するモールド化合物をさらに備える。
【００６２】
例７は例１〜６のいずれかのパッケージを含んでよく、第２半導体デバイスは、フリップチップダイ、ウェハレベルチップスケールパッケージ、ウェハレベルパッケージ、埋め込みウェハレベルパッケージ、またはパネルレベルパッケージである。
【００６３】
例８は例１のパッケージを含んでよく、誘電体層の第２面に結合された第１面を有する再配線層をさらに備え、再配線層は、再配線層の第２面上の複数のパッドに複数の導電性ビアを電気的に結合する複数の導電性経路を有し、再配線層の第２面は再配線層の第１面とは反対側であり、再配線層の第２面上の複数のパッドは第２半導体デバイスのエリアの下部の複数のパッドを含む。
【００６４】
例９は例８のパッケージを含んでよく、再配線層の第２面上の複数のパッドのうちのパッドに結合された複数のパッドをそれぞれ有する１または複数の追加の半導体デバイスと、複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスであって、複数のパッドの少なくとも１つが第１半導体デバイスの第２面上の複数のパッドのうちのパッドに結合され、第２面は第１デバイスパッド面の反対側である、半導体デバイスとのうち少なくとも１つをさらに備え、第１半導体デバイスの第２面上の複数のパッドは第１のデバイスの複数の導電性経路により基板に結合される
【００６５】
例１０は例１のパッケージを含んでよく、第１半導体デバイスおよび第２半導体デバイスはそれぞれ、複数の半導体ダイ、複数のパッシブ半導体デバイス、複数のアクティブ半導体デバイス、複数の半導体パッケージ、複数の半導体モジュール、複数の表面取り付け半導体デバイス、および、複数の集積パッシブデバイス、ならびに、それらの組み合わせからなるグループから選択される１または複数のデバイスである。
【００６６】
例１１は例１のパッケージを含んでよく、誘電体層は、高分子繊維材料または高分子繊維複合材料の１または複数の層を含んでなる。
【００６７】
例１２は例１１のパッケージを含んでよく、高分子繊維材料または高分子繊維複合材料は、味の素ビルドアップフィルム（ＡＢＦ）、難燃剤ＦＲ２、難燃剤ＦＲ４、樹脂コートされた銅（ＲＣＣ）ホイル、ポリイミド、保護膜、ポリベンゾチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、およびモールド化合物、ならびに、それらの組み合わせからなるグループから選択される。
【００６８】
積層半導体デバイスパッケージの製造方法（方法）の例１３は、複数のパッドを有する第１面と、第１面と反対側の、複数のパッドを有する第２面とを有する基板と、基板の第１面上の複数のパッドに結合されたパッドを含む第１デバイスパッド面を有する第１半導体デバイスと、基板の第２面上の複数のパッドに結合されたパッドを含む第２デバイスパッド面を有する第２半導体デバイスとを提供する段階と、基板の第２面に、第２半導体デバイスを封止する誘電体層を形成する段階とを含んでよい。形成する段階はさらに、１または複数の高分子繊維材料または高分子繊維複合材料を積層、コーティング、または、積層およびコーティングの組み合わせを行う段階を含む。
【００６９】
例１４は例１３の方法を含んでよく、高分子繊維材料または高分子繊維複合材料は、味の素ビルドアップフィルム（ＡＢＦ）、難燃剤ＦＲ２、難燃剤ＦＲ４、樹脂コートされた銅（ＲＣＣ）ホイル、ポリイミド、保護膜、ポリベンゾチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、およびモールド化合物、ならびに、それらの組み合わせからなるグループから選択される。
【００７０】
例１５は例１３の方法を含んでよく、誘電体層の第１面は基板の第２面に結合され、当該方法は、基板の第２面上の複数のパッドのうち少なくとも１つを誘電体層の第２面上の複数のパッドの少なくとも１つに接続するべく誘電体層を通して複数の導電性ビアを形成する段階をさらに含み、誘電体層の第２面は誘電体層の第１面とは反対側である。
【００７１】
例１６は例１３の方法を含んでよく、誘電体層の第２面に結合された再配線層を形成する段階をさらに含む。
【００７２】
例１７は例１３の方法を含んでよく、それぞれ複数のパッド面を有する１または複数の追加の半導体デバイスを再配線層上の複数のパッドのうちのパッドに結合する段階と、複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスであって、複数のパッドの少なくとも１つが第１半導体デバイスの第２面上の複数のパッドのうちのパッドに結合され、第２面は第１デバイスパッド面の反対側である、半導体デバイスを結合する段階とのうち少なくとも１つをさらに含み、第１半導体デバイスの第２面上の複数のパッドは第１のデバイスの複数の導電性経路により基板に結合される。
【００７３】
回路基板と、積層半導体デバイスパッケージとを備えるコンピューティングデバイス（デバイス）の例１８は、複数のパッドを含む第１面と、第２面ファンアウトエリア内の複数のパッドを含んだ複数のパッドを含む、第１面と反対側の第２面とを有するとともに、第１面上の複数のパッドのうちの複数のパッドと、第２面ファンアウトエリアの複数のパッドを含む第２面上の複数のパッドのうちの複数のパッドとを電気的に結合するよう構成された複数の電気配線機能部を有する基板と、基板の第１面上の複数のパッドのうちのパッドに結合された第１デバイスパッド面を含む第１半導体デバイスと、基板の第２面上の複数のパッドのうちのパッドに結合された第２デバイスパッド面を含む第２半導体デバイスと、基板の第２面と結合された第１面を有するとともに第２半導体デバイスを封止する誘電体層と、誘電体層の第２面に結合された第１面を有する再配線層とを有してよい。第１半導体デバイスおよび第２半導体デバイスは複数の電気配線機能部により基板を介して電気的に結合され、誘電体層は、第２面ファンアウトエリア内の複数のパッドと電気的に結合されるとともに第１半導体デバイスおよび第２半導体デバイスの複数の電気信号を誘電体層の第１面と誘電体層の第２面との間でルーティングするよう構成された複数の導電性ビアを有し、誘電体層の第２面は誘電体層の第１面の反対側であり、再配線層は、再配線層の第２面上の複数のパッドに複数の導電性ビアを電気的に結合する複数の導電性経路を有し、再配線層の第２面は再配線層の第１面とは反対側であり、再配線層の第２面は回路基板に電気的に結合され、再配線層の第２面上の複数のパッドは第２半導体デバイスのエリアの下部の複数のパッドを含む。
【００７４】
例１９は例１８のデバイスを含んでよく、第１半導体デバイスはモールド化合物内に封止されたフリップチップダイである。
【００７５】
例２０は例１８のデバイスを含んでよく、第１半導体デバイスおよび基板は、１または複数の半導体ダイを含む複合半導体パッケージである。
【００７６】
例２１は例２０のデバイスを含んでよく、複合半導体パッケージは、ウェハレベルチップスケールパッケージ、埋め込みファンアウトウェハレベルパッケージ、またはファンインウェハレベルパッケージを有する。
【００７７】
例２２は例１８のデバイスを含んでよく、基板の第１面上の複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の追加の半導体デバイスと、基板の第２面上の複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の追加の半導体デバイスとのうち少なくとも１つをさらに備え、誘電体層は、１または複数の追加の半導体デバイスを封止する。
【００７８】
例２３は例１８のデバイスを含んでよく、第１半導体デバイスを封止するモールド化合物をさらに有してよい。
【００７９】
例２４は例１８〜２３のいずれかのデバイスを含んでよく、第２半導体デバイスは、フリップチップダイ、ウェハレベルチップスケールパッケージ、ウェハレベルパッケージ、埋め込みウェハレベルパッケージまたはパネルレベルパッケージである。
【００８０】
例２５は例１８のデバイスを含んでよく、再配線層の第２面上の複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の追加の半導体デバイスと、第１デバイスパッド面とは反対側の、第１半導体デバイスの第２面上の複数のパッドのうちのパッドに少なくとも１つが結合された複数のパッドをそれぞれ有する１または複数の第２セットの追加の半導体デバイスとのうち少なくとも１つをさらに備え、第１半導体デバイスの第２面上の複数のパッドは第１のデバイスの複数の導電性経路により基板に結合される。
【００８１】
例２６は例１８のデバイスを含んでよく、第１半導体デバイスおよび第２半導体デバイスはそれぞれ、複数の半導体ダイ、複数のパッシブ半導体デバイス、複数のアクティブ半導体デバイス、複数の半導体パッケージ、複数の半導体モジュール、複数の表面取り付け半導体デバイス、および、複数の集積パッシブデバイス、ならびに、それらの組み合わせからなるグループから選択される１または複数のデバイスである。
【００８２】
例２７は例１８のデバイスを含んでよく、誘電体層は高分子繊維材料または高分子繊維複合材料の１または複数の層を有してなる。
【００８３】
例２８は例２７のデバイスを含んでよく、材料は、味の素ビルドアップフィルム（ＡＢＦ）、ＦＲ２、ＦＲ４、樹脂コートされた銅（ＲＣＣ）ホイル、ポリイミド、ＷＰＲ、ポリベンゾチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、およびモールド化合物、ならびに、それらの組み合わせからなるグループから選択される。
【００８４】
例２９は例１８のデバイスを含んでよく、コンピューティングデバイスは、ウェアラブルデバイスまたはモバイルコンピューティングデバイスであり、ウェアラブルデバイスまたはモバイルコンピューティングデバイスは、回路基板に結合されたアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカまたはカメラの１または複数を有する。
【００８５】
例３０は例１８のデバイスを含んでよく、回路基板はフレキシブル材料を含んでなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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