(57)【特許請求の範囲】
【請求項１】
第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、
前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、
前記第１の領域の一部を除去し、
前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、
前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、
前記第１の領域の一部の除去は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により行う半導体装置の製造方法。
【請求項２】
前記第１の領域の一部の除去の後、前記第３のＳｉＣ層を形成する前に、前記第２のＳｉＣ層の一部を六フッ化硫黄（ＳＦ６）ガス、若しくは、四フッ化炭素（ＣＦ４）ガスを用いた異方性ドライエッチング、又は、等方性ドライエッチングにより除去する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の領域の一部の除去の後、前記第３のＳｉＣ層を形成する前に、前記第２のＳｉＣ層の一部を、前記第２のＳｉＣ層上への熱酸化膜の形成と、前記熱酸化膜の剥離により除去する請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の領域の一部の除去の後、前記第３のＳｉＣ層を形成する前に、前記第２のＳｉＣ層の一部をウェットエッチングにより除去する請求項１記載の半導体装置の製造方法。
【請求項５】
第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、
前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、
前記第１の領域の一部を除去し、
前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、
前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、
前記第１の領域の一部の除去は、前記第１の領域上への熱酸化膜の形成と、前記熱酸化膜の剥離により行い、
前記第１の領域の一部を除去する際に、前記第１の領域の一部を選択的に除去し、前記第２のＳｉＣ層の表面に溝を形成する半導体装置の製造方法。
【請求項６】
第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、
前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、
前記第１の領域の一部を除去し、
前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、
前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、
前記第１の領域の一部の除去は、ドライエッチングにより行う半導体装置の製造方法。
【請求項７】
第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、
前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、
前記第１の領域の一部を除去し、
前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、
前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、
前記第１の領域の一部を除去する際に、前記第１の不純物のピーク濃度位置が存在する領域を除去する半導体装置の製造方法。
【請求項８】
前記第１の領域の一部を除去する際に、前記第１の領域の一部を選択的に除去し、前記第２のＳｉＣ層の表面に溝を形成する請求項６記載の半導体装置の製造方法。
【請求項９】
前記第１の不純物及び前記第２の不純物はアルミニウム（Ａｌ）である請求項１乃至請求項８いずれか一項記載の半導体装置の製造方法。
【請求項１０】
第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、
前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、
前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、
前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、前記第１の領域中に前記第２の不純物のピーク濃度位置を設ける半導体装置の製造方法。
【請求項１１】
前記第１の不純物及び前記第２の不純物はアルミニウム（Ａｌ）である請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗を両立させる電力制御用半導体装置として、ｎ型（あるいはｐ型）の半導体層にｐ型（あるいはｎ型）の半導体層を埋め込み、ｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵抗を実現できる。安定して高い耐圧を実現するためには、ｎ型領域及びｐ型領域の不純物濃度を均一に形成することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１６４７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高い耐圧の実現を可能とする半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置の製造方法は、第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、前記第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、前記第１の領域の一部を除去し、前記第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、前記第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、前記第１の領域上に第２導電型の第２の領域を形成し、前記第１の領域の一部の除去は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により行う。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図５】第１の実施形態の半導体装置の製造方法の説明図。
【図６】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図７】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図８】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図９】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１０】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１１】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１２】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１３】第１の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１４】比較形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図１５】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１６】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１７】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１８】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１９】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２０】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２１】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２２】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２３】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２４】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２５】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２６】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２７】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２８】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図２９】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３０】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３１】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３２】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３３】第５の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図３４】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３５】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３６】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３７】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３８】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図３９】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４０】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４１】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４２】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４３】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４４】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【０００９】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、第１の領域の一部を除去し、第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、第１の領域上に第２導電型の第２の領域を形成する。
【００１０】
図１は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたスーパージャンクション構造を備える縦型ＭＯＳＦＥＴ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１１】
ＭＯＳＦＥＴ１００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のバッファ層１２、ｎ−型のドリフト領域１４、ｐ−型のピラー領域１６、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２を備える。
【００１２】
ＭＯＳＦＥＴ１００は、オフ動作時にｎ−型のドリフト領域１４とｐ−型のピラー領域１６とが空乏化し、疑似的にノンドープ領域を作り高い耐圧を実現する。また、ｐ−型のピラー領域１６を設けることで、ｎ−型のドリフト領域１４の不純物濃度を高くできる。したがって、オン動作時には低いオン抵抗が実現できる。
【００１３】
ｎ−型のドリフト領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下である。
【００１４】
ｐ−型のピラー領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００１５】
図２〜図４、図６〜図１３は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。図５は、本実施形態の半導体装置の製造方法の説明図である。
【００１６】
最初に、ｎ＋型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣの単結晶基板である。ＳｉＣ基板１０の表面は、例えば、（０００１）面に対し０度以上８度以下傾斜する面である。
【００１７】
次に、ＳｉＣ基板１０上に、ｎ−型のバッファ層（第１のＳｉＣ層）１２を形成する（図２）。バッファ層１２は、エピタキシャル成長法により形成する。バッファ層１２の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００１８】
次に、バッファ層１２上に、ｎ−型の第１のｎ型エピタキシャル層（第２のＳｉＣ層）５０を形成する（図３）。第１のｎ型エピタキシャル層５０は、エピタキシャル成長法により形成する。第１のｎ型エピタキシャル層５０の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００１９】
次に、第１のｎ型エピタキシャル層５０上にマスク材６０を形成する。マスク材６０は、例えば、シリコン酸化膜である。
【００２０】
次に、マスク材６０をマスクに、第１のｎ型エピタキシャル層５０に選択的にアルミニウム（第１の不純物）をイオン注入する（図４）。アルミニウムのイオン注入により、ｐ−型の第１のｐ型領域（第１の領域）７０が第１のｎ型エピタキシャル層５０中に形成される。第１のｐ型領域７０は、高不純物濃度領域７０ａと低不純物濃度領域７０ｂとを備える。
【００２１】
アルミニウムのイオン注入は、第１のｐ型領域７０中のアルミニウム濃度が膜厚方向に均一になるよう加速エネルギーを変えて複数回行っても構わない。
【００２２】
図５は、ＳｉＣ中にアルミニウムをイオン注入した際の深さ方向の濃度プロファイルの一例を示す図である。表面から約０．２μｍの位置にピーク濃度がある場合、表面から０．１μｍ程度の範囲に、例えば、アルミニウム濃度がピーク濃度の半分以下になる低不純物濃度領域が形成される。
【００２３】
ＳｉＣ中の不純物の拡散係数は、例えば、Ｓｉ（シリコン）中の不純物の拡散係数に比べて小さい。特に、アルミニウムのＳｉＣ中の拡散係数は極めて小さい。したがって、イオン注入後に不純物の活性化アニールを行ったとしても、イオン注入直後の濃度プロファイルからの変化は極めて小さい。
【００２４】
次に、マスク材６０を剥離する（図６）。マスク材の剥離は、例えば、ウェットエッチングにより行う。
【００２５】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【００２６】
次に、第１のｎ型エピタキシャル層５０の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により研磨し、第１のｐ型領域７０の一部である低不純物濃度領域７０ｂを除去する（図７）。
【００２７】
ＣＭＰにより、第１のｐ型領域７０の一部を除去する際に、第１のｐ型領域７０中のアルミニウムのピーク濃度位置が存在する領域を除去することが望ましい。除去する第１のｐ型領域７０の厚さは、例えば、０．０５μｍ以上０．２μｍ以下である。
【００２８】
ＣＭＰは化学的エッチング成分の高いプロセス条件で行うことが望ましい。例えば、スラリーに過酸化水素水（Ｈ２Ｏ２）を含有させることが望ましい。
【００２９】
ＣＭＰで第１のｐ型領域７０の一部を除去した後、等方性ドライエッチングを行うことが望ましい。等方性ドライエッチングにより、第１のｎ型エピタキシャル層５０の一部を除去する。
【００３０】
等方性ドライエッチングにより、ＣＭＰで第１のｎ型エピタキシャル層５０に生じたスクラッチ等のダメージが除去され、後に、第１のｎ型エピタキシャル層５０上にエピタキシャル成長されるＳｉＣ層の結晶性が向上する。
【００３１】
等方性ドライエッチングは、例えば、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）である。
【００３２】
ＣＭＰで第１のｐ型領域７０の一部を除去した後、ケミカル作用の強い条件を用いた異方性ドライエッチングを行うことが望ましい。ケミカル作用の強い異方性ドライエッチングにより、第１のｎ型エピタキシャル層５０の一部を除去する。
【００３３】
ケミカル作用の強い条件を用いた異方性ドライエッチングにより、ＣＭＰで第１のｎ型エピタキシャル層５０に生じたスクラッチ等のダメージが除去され、後に、第１のｎ型エピタキシャル層５０上にエピタキシャル成長されるＳｉＣ層の結晶性が向上する。
【００３４】
ケミカル作用の強い条件を用いた異方性ドライエッチングは、例えば、六フッ化硫黄（ＳＦ６）ガス、又は、四フッ化炭素（ＣＦ４）ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）である。
【００３５】
ＣＭＰで第１のｐ型領域７０の一部を除去した後、第１のｎ型エピタキシャル層５０上に熱酸化膜を形成した後、熱酸化膜を剥離することが望ましい。熱酸化膜の形成と熱酸化膜の剥離により、第１のｎ型エピタキシャル層５０の一部を除去する。
【００３６】
熱酸化膜の形成と熱酸化膜の剥離により、ＣＭＰで第１のｎ型エピタキシャル層５０に生じたスクラッチ等のダメージが除去され、後に、第１のｎ型エピタキシャル層５０上にエピタキシャル成長されるＳｉＣ層の結晶性が向上する。
【００３７】
ＣＭＰで第１のｐ型領域７０の一部を除去した後、ウェットエッチングを行うことが望ましい。ウェットエッチングにより、第１のｎ型エピタキシャル層５０の一部を除去する。
【００３８】
ウェットエッチングにより、ＣＭＰで第１のｎ型エピタキシャル層５０に生じたスクラッチ等のダメージが除去され、後に、第１のｎ型エピタキシャル層５０上にエピタキシャル成長されるＳｉＣ層の結晶性が向上する。
【００３９】
ウェットエッチングは、例えば、フッ硝酸（ＨＦ＋ＨＮＯ３）を薬液に用いたエッチングである。
【００４０】
なお、ＣＭＰで第１のｐ型領域７０の一部を除去した後の、ＣＭＰ、等方性ドライエッチング、ケミカル作用の強い条件を用いた異方性ドライエッチング、及び、熱酸化膜の形成と熱酸化膜の剥離は、いずれか一つの処理が行われても、２つ以上を組み合わせて行っても構わない。
【００４１】
次に、第１のｎ型エピタキシャル層５０上に、ｎ−型の第２のｎ型エピタキシャル層（第３のＳｉＣ層）５２を形成する（図８）。第２のｎ型エピタキシャル層５２は、エピタキシャル成長法により形成する。第２のｎ型エピタキシャル層５２の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００４２】
次に、マスク材６２をマスクに、第２のｎ型エピタキシャル層５２に選択的にアルミニウム（第２の不純物）をイオン注入する（図９）。アルミニウムのイオン注入により、ｐ−型の第２のｐ型領域（第２の領域）７２が第２のｎ型エピタキシャル層５２中に形成される。第２のｐ型領域７２は、高不純物濃度領域７２ａと低不純物濃度領域７２ｂとを備える。第２のｐ型領域７２は、第１のｐ型領域７０上に形成される。
【００４３】
アルミニウムのイオン注入は、第２のｐ型領域７２中のアルミニウム濃度が膜厚方向に均一になるよう加速エネルギーを変えて複数回行っても構わない。
【００４４】
次に、マスク材６２を剥離する。次に、第２のｎ型エピタキシャル層５２の表面をＣＭＰにより研磨し、第２のｐ型領域７２の一部である低不純物濃度領域７２ｂを除去する（図１０）。
【００４５】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【００４６】
次に、第２のｎ型エピタキシャル層５２上に、ｎ−型の第３のｎ型エピタキシャル層５４を形成する。第３のｎ型エピタキシャル層５４は、エピタキシャル成長法により形成する。第３のｎ型エピタキシャル層５４の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００４７】
次に、マスク材６４をマスクに、第３のｎ型エピタキシャル層５４に選択的にアルミニウムをイオン注入する（図１１）。アルミニウムのイオン注入により、ｐ−型の第３のｐ型領域７４が第３のｎ型エピタキシャル層５４中に形成される。第３のｐ型領域７４は、高不純物濃度領域７４ａと低不純物濃度領域７４ｂとを備える。第３のｐ型領域７４は、第２のｐ型領域７２上に形成される。
【００４８】
アルミニウムのイオン注入は、第３のｐ型領域７４中のアルミニウム濃度が膜厚方向に均一になるよう加速エネルギーを変えて複数回行っても構わない。
【００４９】
次に、マスク材６４を剥離する。次に、第３のｎ型エピタキシャル層５４の表面をＣＭＰにより研磨し、第３のｐ型領域７４の一部である低不純物濃度領域７４ｂを除去する（図１２）。
【００５０】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【００５１】
次に、第３のｎ型エピタキシャル層５４上に、ｎ−型の表面層５６を形成する（図１３）。表面層５６は、エピタキシャル成長法により形成する。表面層５６の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００５２】
その後、公知のプロセスにより、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２が形成される。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
【００５３】
次に、本実施形態の半導体装置の製造方法の作用及び効果について説明する。図１４は、比較形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。比較形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたスーパージャンクション構造を備える縦型ＭＯＳＦＥＴ９００である。
【００５４】
比較形態の半導体装置の製造方法は、本実施形態の半導体装置の製造方法に対し低不純物濃度領域７０ｂ、７２ｂ、７４ｂの除去を行わない点で異なっている。したがって、ＭＯＳＦＥＴ９００は、ｐ−型のピラー領域１６に低不純物濃度領域７０ｂ、７２ｂ、７４ｂ領域が存在する。
【００５５】
ＭＯＳＦＥＴ９００のｐ−型のピラー領域１６に低不純物濃度領域７０ｂ、７２ｂ、７４ｂが存在すると、ＭＯＳＦＥＴ９００のオフ動作時に、ｎ−型のドリフト領域１４とｐ−型のピラー領域１６に伸びる空乏層が不均一になる。このため、ＭＯＳＦＥＴ９００の耐圧が不安定になり、耐圧が低下する恐れがある。
【００５６】
本実施形態の製造方法で製造されるＭＯＳＦＥＴ１００では、低不純物濃度領域７０ｂ、７２ｂ、７４ｂ領域が存在しない。言い換えれば、ｐ−型のピラー領域１６のｐ型不純物濃度が均一になる。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ｎ−型のドリフト領域１４とｐ−型のピラー領域１６に伸びる空乏層が均一になる。よって、ＭＯＳＦＥＴ１００の耐圧が安定し、高い耐圧が実現される。
【００５７】
また、本実施形態の製造方法では、第１のエピタキシャル層５０、第２のエピタキシャル層５２、及び、第３のエピタキシャル層５４、それぞれのエピタキシャル成長時に、表面に形成された、ステップバンチング等の凹凸をＣＭＰにより平坦化することが可能となる。したがって、それぞれの層の後に形成されるエピタキシャル成長層の結晶性が向上する。
【００５８】
以上、本実施形態によれば、高い耐圧の実現を可能とする半導体装置の製造方法が提供される。
【００５９】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の領域の一部の除去は、ＣＭＰではなく、第１の領域上への熱酸化膜の形成と、熱酸化膜の剥離により行う点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については、一部記述を省略する。
【００６０】
図１５〜図２３は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００６１】
最初に、ｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０上に、ｎ−型のバッファ層（第１のＳｉＣ層）１２を形成する（図１５）。
【００６２】
次に、バッファ層１２上に、ｎ−型の第１のｎ型エピタキシャル層（第２のＳｉＣ層）５０を形成する（図１６）。
【００６３】
次に、第１のｎ型エピタキシャル層５０上にマスク材６０を形成する。マスク材６０は、例えば、シリコン酸化膜である。
【００６４】
次に、マスク材６０をマスクに、第１のｎ型エピタキシャル層５０に選択的にアルミニウム（第１の不純物）をイオン注入する（図１７）。アルミニウムのイオン注入により、ｐ−型の第１のｐ型領域（第１の領域）７０が第１のｎ型エピタキシャル層５０中に形成される。第１のｐ型領域７０は、高不純物濃度領域７０ａと低不純物濃度領域７０ｂとを備える。
【００６５】
次に、マスク材６０を剥離する（図１８）。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【００６６】
次に、第１のｎ型エピタキシャル層５０の表面に熱酸化により熱酸化膜８０を形成する（図１９）。熱酸化により、第１のｐ型領域７０の一部である低不純物濃度領域７０ｂが酸化される。
【００６７】
次に、熱酸化膜８０を剥離する。熱酸化膜８０は、例えば、フッ酸を薬液とするウェットエッチングで除去する。熱酸化膜８０の剥離により、低不純物濃度領域７０ｂを除去する（図２０）。
【００６８】
熱酸化膜８０の形成と熱酸化膜８０の剥離により、第１のｐ型領域７０の一部を除去する際に、第１のｐ型領域７０中のアルミニウムのピーク濃度位置が存在する領域を除去することが望ましい。除去する第１のｐ型領域７０の厚さは、例えば、０．０５μｍ以上０．２μｍ以下である。
【００６９】
次に、第１のｎ型エピタキシャル層５０上に、ｎ−型の第２のｎ型エピタキシャル層（第３のＳｉＣ層）５２を形成する（図２１）。
【００７０】
次に、マスク材６２をマスクに、第２のｎ型エピタキシャル層５２に選択的にアルミニウム（第２の不純物）をイオン注入する（図２２）。アルミニウムのイオン注入により、ｐ−型の第２のｐ型領域（第２の領域）７２が第２のｎ型エピタキシャル層５２中に形成される。第２のｐ型領域７２は、高不純物濃度領域７２ａと低不純物濃度領域７２ｂとを備える。
【００７１】
次に、マスク材６２を剥離する。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【００７２】
次に、第２のｎ型エピタキシャル層５２の表面に熱酸化により熱酸化膜を形成する。熱酸化により、第２のｐ型領域７２の一部である低不純物濃度領域７２ｂが酸化される。
【００７３】
次に、熱酸化膜を剥離する。熱酸化膜の剥離により、低不純物濃度領域７２ｂを除去する。
【００７４】
次に、第２のｎ型エピタキシャル層５２上に、ｎ−型の第３のｎ型エピタキシャル層５４を形成する。
【００７５】
次に、マスク材をマスクに、第３のｎ型エピタキシャル層５４に選択的にアルミニウムをイオン注入する。
【００７６】
次に、第３のｎ型エピタキシャル層５４の表面に熱酸化により熱酸化膜を形成する。次に、熱酸化膜を剥離する。
【００７７】
次に、第３のｎ型エピタキシャル層５４上に、ｎ−型の表面層５６を形成する（図２３）。
【００７８】
その後、公知のプロセスにより、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２が形成される。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
【００７９】
本実施形態によれば、第１の実施形態と同様の作用により、高い耐圧の実現を可能とする半導体装置の製造方法が提供される。
【００８０】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、第１の領域の一部の除去は、ＣＭＰではなく、ドライエッチングにより行う点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については、一部記述を省略する。
【００８１】
本実施形態では、低不純物濃度領域７０ｂ、低不純物濃度領域７２ｂ、低不純物濃度領域７４ｂの除去を、ドライエッチングにより行う。ドライエッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）である。
【００８２】
本実施形態によれば、第１の実施形態と同様の作用により、高い耐圧の実現を可能とする半導体装置の製造方法が提供される。
【００８３】
（第４の実施形態）
本実施形態の半導体装置の製造方法は、第１のＳｉＣ層上に第１導電型の第２のＳｉＣ層をエピタキシャル成長により形成し、第２のＳｉＣ層に選択的に第２導電型の第１の不純物をイオン注入し、第２導電型の第１の領域を形成し、第２のＳｉＣ層上に第１導電型の第３のＳｉＣ層をエピタキシャル成長により形成し、第３のＳｉＣ層に選択的に第２導電型の第２の不純物をイオン注入し、第１の領域上に第２導電型の第２の領域を形成し、第１の領域中に第２の不純物のピーク濃度位置を形成する。
【００８４】
図２４〜図３２は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００８５】
最初に、ｎ＋型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣの単結晶基板である。ＳｉＣ基板１０の表面は、例えば、（０００１）面に対し０度以上８度以下傾斜する面である。
【００８６】
次に、ＳｉＣ基板１０上に、ｎ−型のバッファ層（第１のＳｉＣ層）１２を形成する（図２４）。バッファ層１２は、エピタキシャル成長法により形成する。バッファ層１２の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００８７】
次に、バッファ層１２上に、ｎ−型の第１のｎ型エピタキシャル層（第２のＳｉＣ層）５０を形成する（図２５）。第１のｎ型エピタキシャル層５０は、エピタキシャル成長法により形成する。第１のｎ型エピタキシャル層５０の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００８８】
次に、第１のｎ型エピタキシャル層５０上にマスク材６０を形成する。マスク材６０は、例えば、シリコン酸化膜である。
【００８９】
次に、マスク材６０をマスクに、第１のｎ型エピタキシャル層５０に選択的にアルミニウム（第１の不純物）をイオン注入する（図２６）。アルミニウムのイオン注入により、ｐ−型の第１のｐ型領域（第１の領域）７０が第１のｎ型エピタキシャル層５０中に形成される。第１のｐ型領域７０は、高不純物濃度領域７０ａと低不純物濃度領域７０ｂとを備える。
【００９０】
アルミニウムのイオン注入は、第１のｐ型領域７０中のアルミニウム濃度が膜厚方向に均一になるよう加速エネルギーを変えて複数回行っても構わない。
【００９１】
次に、マスク材６０を剥離する（図２７）。マスク材の剥離は、例えば、ウェットエッチングにより行う。
【００９２】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【００９３】
次に、第１のｎ型エピタキシャル層５０上に、ｎ−型の第２のｎ型エピタキシャル層（第３のＳｉＣ層）５２を形成する（図２８）。第２のｎ型エピタキシャル層５２は、エピタキシャル成長法により形成する。第２のｎ型エピタキシャル層５２の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【００９４】
次に、マスク材６２をマスクに、第２のｎ型エピタキシャル層５２に選択的にアルミニウム（第２の不純物）をイオン注入する（図２９）。アルミニウムのイオン注入により、ｐ−型の第２のｐ型領域（第２の領域）７２が第２のｎ型エピタキシャル層５２中に形成される。第２のｐ型領域７２は、高不純物濃度領域７２ａと低不純物濃度領域７２ｂとを備える。
【００９５】
第２のｐ型領域７２は、第１のｐ型領域７０上に形成される。第１のｐ型領域７０中にイオン注入したアルミニウム（第２の不純物）のピーク濃度位置を設ける。アルミニウムのイオン注入時に加速エネルギーを調整することで、アルミニウムのピーク濃度位置を調整する。例えば、アルミニウムのプロジェクテッドレンジ（Ｒｐ）が、第２のｎ型エピタキシャル層５２の膜厚よりも深くなるように、加速エネルギーを設定する。第１のｐ型領域７０の低不純物濃度領域７０ｂ中のアルミニウム濃度が高くなり、例えば、低不純物濃度領域７０ｂが消滅する。
【００９６】
アルミニウムのイオン注入は、第２のｐ型領域７２中のアルミニウム濃度が膜厚方向に均一になるように、加速エネルギーを変えて複数回行っても構わない。複数回イオン注入を行う場合、例えば、最も高い加速エネルギーのイオン注入によって形成されるアルミニウムのピーク位置が、第１のｐ型領域７０中にくるようにする。
【００９７】
次に、マスク材６２を剥離する（図３０）。
【００９８】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【００９９】
次に、第２のｎ型エピタキシャル層５２上に、ｎ−型の第３のｎ型エピタキシャル層５４を形成する（図３１）。第３のｎ型エピタキシャル層５４は、エピタキシャル成長法により形成する。第３のｎ型エピタキシャル層５４の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【０１００】
次に、マスク材６４をマスクに、第３のｎ型エピタキシャル層５４に選択的にアルミニウムをイオン注入する（図３２）。アルミニウムのイオン注入により、ｐ−型の第３のｐ型領域７４が第３のｎ型エピタキシャル層５４中に形成される。第３のｐ型領域７４は、高不純物濃度領域７４ａと低不純物濃度領域７４ｂとを備える。
【０１０１】
第３のｐ型領域７４は、第２のｐ型領域７２上に形成する。第２のｐ型領域７２中にイオン注入したアルミニウムのピーク濃度位置を設ける。アルミニウムのイオン注入時に加速エネルギーを調整することで、アルミニウムのピーク濃度位置を調整する。例えば、アルミニウムのプロジェクテッドレンジ（Ｒｐ）が、第３のｎ型エピタキシャル層５４の膜厚よりも深くなるように、加速エネルギーを設定する。第２のｐ型領域７２の低不純物濃度領域７２ｂのアルミニウム濃度が高くなり、例えば、低不純物濃度領域７２ｂが消滅する。
【０１０２】
アルミニウムのイオン注入は、第３のｐ型領域７４中のアルミニウム濃度が膜厚方向に均一になるように、加速エネルギーを変えて複数回行っても構わない。複数回イオン注入を行う場合、例えば、最も高い加速エネルギーのイオン注入によって形成されるアルミニウムのピーク位置が、第２のｐ型領域７２中にくるようにする。
【０１０３】
次に、マスク材６４を剥離する。次に、第３のｎ型エピタキシャル層５４上に、ｎ−型の表面層５６を形成する。表面層５６は、エピタキシャル成長法により形成する。表面層５６の膜厚は、例えば、０．１μｍ以上１．０μｍ以下である。
【０１０４】
次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。活性化アニールは、例えば、非酸化性雰囲気で、１７００℃以上１９００℃以下の温度で行われる。
【０１０５】
その後、公知のプロセスにより、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２が形成される。以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
【０１０６】
本実施形態の製造方法では、上層のエピタキシャル層にｐ型領域を形成する際のアルミウムのイオン注入時に、下層のエピタキシャル層中のｐ型領域にもアルミニウムを注入する。したがって、下層のエピタキシャル層中の低不純物濃度領域のアルミニウム濃度が補完され、アルミニウム濃度が高くなる。
【０１０７】
本実施形態の製造方法で製造されるＭＯＳＦＥＴ１００では、低不純物濃度領域７０ｂ、７２ｂ、７４ｂ領域が存在しない。言い換えれば、ｐ−型のピラー領域１６のｐ型不純物濃度が均一になる。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ｎ−型のドリフト領域１４とｐ−型のピラー領域１６に伸びる空乏層が均一になる。よって、ＭＯＳＦＥＴ１００の耐圧が安定し、高い耐圧が実現される。
【０１０８】
以上、本実施形態によれば、高い耐圧の実現を可能とする半導体装置の製造方法が提供される。
【０１０９】
（第５の実施形態）
本実施形態の半導体装置の製造方法は、第１の領域の一部を除去する際に、第１の領域の一部を選択的に除去し、第２のＳｉＣ層の表面に溝を形成する点で、第２の実施形態と異なっている。以下、第２の実施形態と重複する内容については記述を省略する。
【０１１０】
図３３は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたスーパージャンクション構造を備える縦型ＭＯＳＦＥＴ２００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【０１１１】
ＭＯＳＦＥＴ２００は、ｎ＋型のＳｉＣ基板１０、ｎ−型のバッファ層１２、ｎ−型のドリフト領域１４、ｐ−型のピラー領域１６、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２を備える。ＭＯＳＦＥＴ２００は、ソース電極３０がトレンチ内に形成されたトレンチコンタクト型のＭＯＳＦＥＴである。
【０１１２】
図３４〜図４４は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【０１１３】
最初に、ｎ＋型のＳｉＣ基板１０を準備する。次に、ＳｉＣ基板１０上に、ｎ−型のバッファ層（第１のＳｉＣ層）１２を形成する（図３４）。
【０１１４】
次に、バッファ層１２上に、ｎ−型の第１のｎ型エピタキシャル層（第２のＳｉＣ層）５０を形成する。次に、第１のｎ型エピタキシャル層５０上にマスク材６０を形成する。マスク材６０は、例えば、シリコン酸化膜である。
【０１１５】
次に、マスク材６０をマスクに、第１のｎ型エピタキシャル層５０に選択的にアルミニウム（第１の不純物）をイオン注入する（図３５）。アルミニウムのイオン注入により、ｐ−型の第１のｐ型領域（第１の領域）７０が第１のｎ型エピタキシャル層５０中に形成される。第１のｐ型領域７０は、高不純物濃度領域７０ａと低不純物濃度領域７０ｂとを備える。
【０１１６】
次に、マスク材６０を剥離する（図３６）。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【０１１７】
次に、第１のｎ型エピタキシャル層５０の表面に熱酸化により熱酸化膜８２を形成する（図３７）。熱酸化により、第１のｐ型領域７０の一部である低不純物濃度領域７０ｂが第１のｎ型エピタキシャル層５０よりも厚く酸化される。アルミニウムを含有する低不純物濃度領域７０ｂが、アルミニウムを含有しない第１のｎ型エピタキシャル層５０に対して酸化レートが高くなる酸化条件で酸化を行う。
【０１１８】
次に、熱酸化膜８２を剥離する。熱酸化膜８２は、例えば、フッ酸を薬液とするウェットエッチングで除去する。熱酸化膜８２の剥離により、低不純物濃度領域７０ｂを除去する（図３８）。この際、第１のｐ型領域７０上に溝９０が形成される。第１のｎ型エピタキシャル層５０の表面に溝９０が形成される。
【０１１９】
熱酸化膜８２の形成と熱酸化膜８２の剥離により、第１のｐ型領域７０の一部を除去する際に、第１のｐ型領域７０中のアルミニウムのピーク濃度位置が存在する領域を除去することが望ましい。除去する第１のｐ型領域７０の厚さは、例えば、０．０５μｍ以上０．２μｍ以下である。
【０１２０】
次に、第１のｎ型エピタキシャル層５０上に、ｎ−型の第２のｎ型エピタキシャル層（第３のＳｉＣ層）５２を形成する（図３９）。第２のｎ型エピタキシャル層５２の表面に溝９０が転写される。
【０１２１】
次に、マスク材６２をマスクに、第２のｎ型エピタキシャル層５２に選択的にアルミニウム（第２の不純物）をイオン注入する（図４０）。アルミニウムのイオン注入により、ｐ−型の第２のｐ型領域（第２の領域）７２が第２のｎ型エピタキシャル層５２中に形成される。第２のｐ型領域７２は、高不純物濃度領域７２ａと低不純物濃度領域７２ｂとを備える。
【０１２２】
次に、マスク材６２を剥離する。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【０１２３】
次に、第２のｎ型エピタキシャル層５２の表面に熱酸化により熱酸化膜８４を形成する（図４１）。熱酸化により、第２のｐ型領域７２の一部である低不純物濃度領域７２ｂが第２のｎ型エピタキシャル層５２よりも厚く酸化される。アルミニウムを含有する低不純物濃度領域７２ｂが、アルミニウムを含有しない第２のｎ型エピタキシャル層５２に対して酸化レートが高くなる酸化条件で酸化を行う。
【０１２４】
次に、熱酸化膜８４を剥離する。熱酸化膜８４は、例えば、フッ酸を薬液とするウェットエッチングで除去する。熱酸化膜８４の剥離により、低不純物濃度領域７２ｂを除去する（図４２）。この際、第２のｐ型領域７２上の溝９０が更に深くなる。
【０１２５】
熱酸化膜８４の形成と熱酸化膜８４の剥離により、第２のｐ型領域７２の一部を除去する際に、第２のｐ型領域７２中のアルミニウムのピーク濃度位置が存在する領域を除去することが望ましい。除去する第２のｐ型領域７２の厚さは、例えば、０．０５μｍ以上０．２μｍ以下である。
【０１２６】
次に、第２のｎ型エピタキシャル層５２上に、ｎ−型の第３のｎ型エピタキシャル層５４を形成する（図４３）。第３のｎ型エピタキシャル層５４の表面に溝９０が転写される。
【０１２７】
次に、マスク材をマスクに、第３のｎ型エピタキシャル層５４に選択的にアルミニウムをイオン注入する。アルミニウムのイオン注入により、ｐ−型の第３のｐ型領域が第３のｎ型エピタキシャル層５４中に形成される。第３のｐ型領域は、高不純物濃度領域７４ａと低不純物濃度領域とを備える。
【０１２８】
次に、マスク材を剥離する。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【０１２９】
次に、第３のｎ型エピタキシャル層５４の表面に熱酸化により熱酸化膜を形成する。熱酸化により、第３のｐ型領域の一部である低不純物濃度領域が第３のｎ型エピタキシャル層５４よりも厚く酸化される。
【０１３０】
次に、熱酸化膜を剥離する。熱酸化膜の剥離により、低不純物濃度領域を除去する。この際、第３のｐ型領域上の溝９０が更に深くなる。
【０１３１】
次に、第３のｎ型エピタキシャル層５４上に、ｎ−型の表面層５６を形成する。表面層５６の表面に溝９０が転写される。
【０１３２】
次に、マスク材をマスクに、表面層５６に選択的にアルミニウムをイオン注入する。アルミニウムのイオン注入により、ｐ−型の第４のｐ型領域７６が表面層５６に中に形成される。第４のｐ型領域７６は、高不純物濃度領域７６ａと低不純物濃度領域７６ｂとを備える。
【０１３３】
次に、マスク材を剥離する（図４４）。次に、イオン注入されたアルミニウムを活性化する活性化アニールを行う。
【０１３４】
その後、公知のプロセスにより、ｐ型のボディ領域１８、ｎ＋型のソース領域２０、ｐ＋型のコンタクト領域２２、ゲート絶縁膜２４、ゲート電極２６、層間膜２８、ソース電極３０、ドレイン電極３２が形成される。
【０１３５】
ソース電極３０は、表面層５６の表面に形成された溝９０内に形成される。以上の製造方法により、図３３に示すＭＯＳＦＥＴ２００が形成される。
【０１３６】
本実施形態によれば、第１の実施形態と同様の作用により、高い耐圧の実現を可能とする半導体装置の製造方法が提供される。
【０１３７】
更に、トレンチコンタクト形成のためのトレンチをドライエッチング等で形成するプロセスが不要となる。したがって、ＳＪ構造を備えたトレンチコンタクト型のＭＯＳＦＥＴを容易に製造することが可能となる。
【０１３８】
なお、本実施形態では、低不純物濃度領域をエピタキシャル成長層に対し熱酸化により、選択的に除去する場合を例に説明したが、例えば、低不純物濃度領域をエピタキシャル成長層に対しドライエッチングにより選択的に除去することも可能である。例えば、アルミニウムのイオン注入のマスク材をマスクにイオン注入直後に低不純物濃度領域を除去すると共に、エピタキシャル成長層の表面に溝を形成することも可能である。
【０１３９】
第１乃至第５の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、（０００１）面以外の面を有するＳｉＣ基板を適用することも可能である。
【０１４０】
第１乃至第５の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
【０１４１】
第１乃至第５の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）を例示したが、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
【０１４２】
第１乃至第５の実施形態では、プレーナゲート型のＭＯＳＦＥＴを例に説明したが、本発明をトレンチゲート型のＭＯＳＦＥＴに適用することも可能である。
【０１４３】
第１乃至第５の実施形態では、ｐピラー領域１６形成のためのエピタキシャル層数が３層の場合を例に説明したが、エピタキシャル層数が３層数は３層に限られるものではなく、２層以上の層数であればいずれの層数であっても適用可能である。
【０１４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４５】
１２      ｎ−型のバッファ層（第１のＳｉＣ層）
５０      ｎ−型の第１のｎ型エピタキシャル層（第２のＳｉＣ層）
５２      ｎ−型の第２のｎ型エピタキシャル層（第３のＳｉＣ層）
７０      ｐ−型の第１のｐ型領域（第１の領域）
７２      ｐ−型の第２のｐ型領域（第２の領域）
８０      熱酸化膜
９０      溝
１００      ＭＯＳＦＥＴ（半導体装置）
２００      ＭＯＳＦＥＴ（半導体装置）
【図１】
0006441190.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0006441190.tif 000006
【図６】
0006441190.tif 000007
【図７】
0006441190.tif 000008
【図８】
0006441190.tif 000009
【図９】
0006441190.tif 000010
【図１０】
0006441190.tif 000011
【図１１】
0006441190.tif 000012
【図１２】
0006441190.tif 000013
【図１３】
0006441190.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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