(57)【特許請求の範囲】
【請求項１】
入力信号が所定の判定時間にわたり連続して所定の第１レベルを維持すると、出力信号をアサートするノイズ除去回路であって、
前記入力信号が前記第１レベルと相補的な第２レベルから前記第１レベルに遷移すると、時間測定を開始する第１タイマと、
前記第１タイマによる時間測定開始後に、前記入力信号が第２レベルに遷移したとき、前記入力信号が第２レベルを持続する時間を測定する第２タイマと、
（i）前記入力信号が前記第２レベルに遷移したときの前記第１タイマの測定時間を保持し、（ii）前記第２タイマの測定時間と、保持した前記第１タイマの測定時間とが所定の関係を満たすと、前記第１タイマをリセットするよう構成され、（iii）前記第１タイマの測定時間が前記判定時間を超えると前記出力信号をアサートするよう構成された判定部と、
を備えることを特徴とするノイズ除去回路。
【請求項２】
前記第１タイマは、クロックをカウントする第１カウンタを含み、
前記第２タイマは、前記クロックをカウントする第２カウンタを含むことを特徴とする請求項１に記載のノイズ除去回路。
【請求項３】
前記判定部は、前記入力信号が前記第２レベルに遷移したときの前記第１カウンタのカウント値をラッチするメモリを含むことを特徴とする請求項２に記載のノイズ除去回路。
【請求項４】
前記判定部は、前記メモリにより保持されるカウント値と、前記第２カウンタのカウント値と、にもとづいて前記出力信号を生成する比較部をさらに含むことを特徴とする請求項３に記載のノイズ除去回路。
【請求項５】
前記比較部は、前記第２カウンタのカウント値が、前記メモリにより保持されるカウント値を超えると、前記第１カウンタをリセットすることを特徴とする請求項４に記載のノイズ除去回路。
【請求項６】
前記比較部は、前記第２カウンタのカウント値と、前記メモリにより保持されるカウント値の差分にもとづいて、前記第１カウンタをリセットすることを特徴とする請求項４に記載のノイズ除去回路。
【請求項７】
前記比較部は、前記第２カウンタのカウント値と、前記メモリにより保持されるカウント値の比にもとづいて、前記第１カウンタをリセットすることを特徴とする請求項４に記載のノイズ除去回路。
【請求項８】
入力信号が所定の判定時間にわたり連続して所定の第１レベルを維持すると、出力信号をアサートするノイズ除去回路であって、
前記入力信号が前記第１レベルと相補的な第２レベルから前記第１レベルに遷移すると、カウントを開始する第１カウンタと、
前記第１カウンタによるカウント開始後に、前記入力信号が第２レベルに遷移したとき、前記入力信号が第２レベルを持続する時間をカウントする第２カウンタと、
（i）前記入力信号が前記第２レベルに遷移したときの前記第１カウンタのカウント値を保持し、（ii）前記第２カウンタのカウント値と、保持した前記第１カウンタのカウント値の比較結果にもとづいて前記第１カウンタをリセットし、（iii）前記第１カウンタのカウント値が所定のしきい値を超えると前記出力信号をアサートするよう構成された判定部と、
を備えることを特徴とするノイズ除去回路。
【請求項９】
前記判定部は、前記出力信号がアサートされた後に前記入力信号が前記第２レベルに遷移するとアサートされるノイズ検出信号を生成することを特徴とする請求項１から８のいずれかに記載のノイズ除去回路。
【請求項１０】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から９のいずれかに記載のノイズ除去回路。
【請求項１１】
ピクセルデータとデータイネーブル信号を含む画像データを受け、ソースドライバおよびゲートドライバを制御するタイミングコントローラであって、
請求項１から１０のいずれかに記載のノイズ除去回路を備え、
前記ノイズ除去回路には、前記データイネーブル信号が入力されることを特徴とするタイミングコントローラ。
【請求項１２】
前記画像データを受信するレシーバと、
前記レシーバが受信した前記画像データに含まれるピクセルデータを保持するラインメモリと、
ノイズを検出するとアサートされるノイズ検出信号を生成するノイズ検出器と、
前記ノイズ検出信号がアサートされると、それ以降、所定の期間にわたり前記ラインメモリの更新を停止するメモリコントローラと、
前記ラインメモリに格納されたピクセルデータを、ソースドライバに出力するトランスミッタと、
をさらに備えることを特徴とする請求項１１に記載のタイミングコントローラ。
【請求項１３】
前記所定の期間は、１ラインが終了するまでの期間であることを特徴とする請求項１２に記載のタイミングコントローラ。
【請求項１４】
前記ノイズ検出器は、前記データイネーブル信号にもとづいて、ノイズの有無を判定することを特徴とする請求項１２または１３に記載のタイミングコントローラ。
【請求項１５】
前記ノイズ検出器は、前記データイネーブル信号がアサートされた後、アサートを維持すべき期間において、ネゲートされたときに、前記ノイズ検出信号をアサートすることを特徴とする請求項１４に記載のタイミングコントローラ。
【請求項１６】
ゲートドライバを内蔵するディスプレイパネルと、
ソースドライバと、
前記ソースドライバを制御する請求項１１から１５のいずれかに記載のタイミングコントローラと、
を備えることを特徴とするディスプレイ装置。
【請求項１７】
ゲートドライバを内蔵するディスプレイパネルと、
ソースドライバと、
前記ソースドライバを制御する請求項１１から１５のいずれかに記載のタイミングコントローラと、
を備えることを特徴とする電子機器。
【請求項１８】
入力信号が所定の判定時間にわたり連続して所定の第１レベルを維持したことを検出する方法であって、
第１カウンタが、前記入力信号が前記第１レベルと相補的な第２レベルから前記第１レベルに遷移すると、カウントを開始するステップと、
第２カウンタが、前記第１カウンタによるカウント開始後に、前記入力信号が第２レベルに遷移したとき、前記入力信号が第２レベルを持続する時間をカウントするステップと、
前記入力信号が前記第２レベルに遷移したときの前記第１カウンタのカウント値を保持するステップと、
前記第２カウンタのカウント値が、保持した前記第１カウンタのカウント値を超えると、前記第１カウンタをリセットするステップと、
前記第１カウンタのカウント値が所定のしきい値を超えると出力信号をアサートするステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ除去回路に関する。
【背景技術】
【０００２】
２つの相補的なレベルで遷移する入力信号からノイズを除去するためにノイズ除去回路が用いられる。ノイズ除去回路は、入力信号がある所定時間（判定時間）にわたりあるレベルを持続したときに、入力信号のレベルを確定させることにより実現され、判定時間を時定数とするフィルタとみなすこともできる。
【０００３】
図１（ａ）、（ｂ）は、ノイズ除去回路の動作波形図である。各図には、入力信号ＳＩＮの真値、入力信号ＳＩＮの実際の入力値（検出値）、出力信号ＳＯＵＴが示される。
【０００４】
図１（ａ）には、ノイズ除去回路の基本動作が示される。ある時刻ｔ１に入力信号ＳＩＮ（真値）がローレベルからハイレベルに遷移する。ノイズの影響が無視できるとき、入力信号ＳＩＮの真値と検出値は同じである。そして入力信号ＳＩＮの検出値のハイレベルが所定の判定時間τにわたり持続すると、時刻ｔ２に、ノイズ除去回路の出力信号ＳＯＵＴはハイレベルに遷移する。
【０００５】
図１（ｂ）には、ノイズ除去回路によるノイズ除去動作が示される。ある時刻ｔ１〜ｔ２にわたり、入力信号ＳＩＮの真の値がローレベルにもかかわらず、ノイズの混入により入力信号ＳＩＮの検出値が短時間Δｔにわたりハイレベルに遷移する。ノイズの持続時間Δｔは判定時間τより短いため、ノイズ除去回路の出力信号ＳＯＵＴはハイレベルに遷移しない。このようにフィルタ機能によりノイズの影響は除去される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−１６０９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、上述のフィルタ機能を有するノイズ除去回路について検討した結果、以下の課題を認識するに至った。
【０００８】
図１（ｃ）は、ノイズ除去回路の別の動作波形図である。図１（ａ）と同様に、入力信号ＳＩＮの真値は、時刻ｔ１にハイレベルに遷移し、その後、ハイレベルを持続する。したがってこの場合、一点鎖線で示すように、時刻ｔ１から判定時間τ経過後の時刻ｔ２において、出力信号ＳＯＵＴはハイレベルに遷移すべきである。
【０００９】
ところが時刻ｔ３〜ｔ４にわたりノイズの影響により、入力信号ＳＩＮの検出値がローレベルに遷移したとする。そうすると、フィルタ機能により時刻ｔ４を始点として、判定時間τ経過後の時刻ｔ５に、出力信号ＳＯＵＴがハイレベルに遷移する。つまり、ノイズ除去機能（フィルタ機能）の影響により、出力信号ＳＯＵＴのレベルが確定する時間が遅延するという問題がある。
【００１０】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延を短縮可能なノイズ除去回路の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、ノイズ除去回路に関する。ノイズ除去回路は、入力信号が所定の判定時間にわたり連続して所定の第１レベルを維持すると、出力信号をアサートする。ノイズ除去回路は、入力信号が第１レベルと相補的な第２レベルから第１レベルに遷移すると、時間測定を開始する第１タイマと、第１タイマによる時間測定開始後に、入力信号が第２レベルに遷移したとき、入力信号が第２レベルを持続する時間を測定する第２タイマと、（i）入力信号が第２レベルに遷移したときの第１タイマの測定時間を保持し、（ii）第２タイマの測定時間と、保持した第１タイマの測定時間とが所定の関係を満たすと、第１タイマをリセットするよう構成され、（iii）第１タイマの測定時間が判定時間を超えると出力信号をアサートするよう構成された判定部と、を備える。
【００１２】
この態様によると、入力信号が第１レベルに遷移した後に第２レベルに遷移した際に、第２レベルの持続時間に応じて、ノイズか否かを判定する。そしてノイズである場合には、第１レベルが持続しているものとして扱うことにより、遅延を短縮することができる。
【００１３】
第１タイマは、クロックをカウントする第１カウンタを含んでもよい。第２タイマは、クロックをカウントする第２カウンタを含んでもよい。
【００１４】
判定部は、入力信号が第２レベルに遷移したときの第１カウンタのカウント値をラッチするメモリを含んでもよい。
【００１５】
判定部は、メモリにより保持されるカウント値と、第２カウンタのカウント値と、にもとづいて出力信号を生成する比較部をさらに含んでもよい。
【００１６】
比較部は、第２カウンタのカウント値が、メモリにより保持されるカウント値を超えると、第１カウンタをリセットしてもよい。
【００１７】
比較部は、第２カウンタのカウント値と、メモリにより保持されるカウント値の差分にもとづいて、第１カウンタをリセットしてもよい。
【００１８】
本発明の別の態様もまた、ノイズ除去回路に関する。ノイズ除去回路は、入力信号が第１レベルと相補的な第２レベルから第１レベルに遷移すると、カウントを開始する第１カウンタと、第１カウンタによるカウント開始後に、入力信号が第２レベルに遷移したとき、入力信号が第２レベルを持続する時間をカウントする第２カウンタと、（i）入力信号が第２レベルに遷移したときの第１カウンタのカウント値を保持し、（ii）第２カウンタのカウント値が、保持した第１カウンタのカウント値を超えると、第１カウンタをリセットし、（iii）第１カウンタのカウント値が所定のしきい値を超えると出力信号をアサートするよう構成された判定部と、を備える。
【００１９】
この態様によると、入力信号が第１レベルに遷移した後に第２レベルに遷移した際に、第２レベルの持続時間に応じて、ノイズか否かを判定する。そしてノイズである場合には、第１レベルが持続しているものとして扱うことにより、遅延を短縮することができる。
【００２０】
判定部は、出力信号がアサートされた後に入力信号が第２レベルに遷移するとアサートされるノイズ検出信号を生成してもよい。
【００２１】
ノイズ除去回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００２２】
本発明の別の態様は、ピクセルデータとデータイネーブル信号を含む画像データを受け、ソースドライバおよびゲートドライバを制御するタイミングコントローラに関する。タイミングコントローラは、上述のいずれかのノイズ除去回路を備える。ノイズ除去回路には、データイネーブル信号が入力されてもよい。
【００２３】
タイミングコントローラは、画像データを受信するレシーバと、レシーバが受信した画像データに含まれるピクセルデータを保持するラインメモリと、ノイズを検出するとアサートされるノイズ検出信号を生成するノイズ検出器と、ノイズ検出信号がアサートされると、それ以降、所定の期間にわたりラインメモリの更新を停止するメモリコントローラと、ラインメモリに格納されたピクセルデータを、ソースドライバに出力するトランスミッタと、をさらに備えてもよい。
【００２４】
本発明のさらに別の態様は、ピクセルデータを含む画像データを受けるタイミングコントローラに関する。このタイミングコントローラは、画像データを受信するレシーバと、レシーバが受信した画像データに含まれるピクセルデータを保持するラインメモリと、ノイズを検出するとアサートされるノイズ検出信号を生成するノイズ検出器と、ノイズ検出信号がアサートされると、それ以降、所定の期間にわたりラインメモリの更新を停止するメモリコントローラと、ラインメモリに格納されたピクセルデータを、ソースドライバに出力するトランスミッタと、を備える。
【００２５】
この態様によると、あるラインのピクセルデータの転送中にノイズが検出されると、ノイズ検出以降のピクセルについて、ディスプレイパネルの輝度を更新しないことにより、画像の乱れを抑制できる。
【００２６】
所定の期間は、１ラインが終了するまでの期間であってもよい。
【００２７】
画像データは、ピクセルデータに加えて、有効なピクセルデータが送信される期間中にアサートされるデータイネーブル信号をさらに含んでもよい。ノイズ検出器は、データイネーブル信号にもとづいて、ノイズの有無を判定してもよい。
【００２８】
ノイズ検出器は、データイネーブル信号がアサートされた後、アサートを維持すべき期間において、ネゲートされたときに、ノイズ検出信号をアサートしてもよい。
【００２９】
本発明の別の態様は、電子機器に関する。電子機器は、ゲートドライバを内蔵するディスプレイパネルと、ソースドライバと、ソースドライバを制御する上述のタイミングコントローラと、を備える。
【００３０】
本発明の別の態様は、ディスプレイ装置に関する。ディスプレイ装置は、ゲートドライバを内蔵するディスプレイパネルと、ソースドライバと、ソースドライバを制御する上述のタイミングコントローラと、を備える。
【００３１】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３２】
本発明のある態様によれば、ノイズ除去回路の遅延を短縮できる。
【図面の簡単な説明】
【００３３】
【図１】図１（ａ）〜（ｃ）は、比較技術に係るノイズ除去回路の動作波形図である。
【図２】第１の実施の形態に係るノイズ除去回路のブロック図である。
【図３】図３（ａ）〜（ｃ）は、図２のノイズ除去回路の動作波形図である。
【図４】ノイズ除去回路の具体的な構成例を示す回路図である。
【図５】図４のノイズ除去回路の動作波形図である。
【図６】ノイズ除去回路を備えるタイミングコントローラのブロック図である。
【図７】第２の実施の形態に係るタイミングコントローラを備えるディスプレイ装置のブロック図である。
【図８】図７のタイミングコントローラの動作波形図である。
【発明を実施するための形態】
【００３４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３６】
（第１の実施の形態）
図２は、第１の実施の形態に係るノイズ除去回路１のブロック図である。
ノイズ除去回路１は、第１レベル（本実施の形態においてハイレベル）と第２レベル（本実施の形態においてローレベル）の２値をとる入力信号ＳＩＮを受け、入力信号ＳＩＮが所定の判定時間τにわたり連続して第１レベル（ハイレベル）を維持すると、出力信号ＳＯＵＴをアサート（本実施の形態ではハイレベル）するノイズ除去機能を備える。
【００３７】
ノイズ除去回路１は、第１タイマ２、第２タイマ４、判定部６を備える。第１タイマ２は、入力信号ＳＩＮが第２レベル（ローレベル）から第１レベル（ハイレベル）に遷移すると、時間測定を開始する。
【００３８】
第２タイマ４は、第１タイマ２による時間測定開始後に、入力信号ＳＩＮが第２レベル（ローレベル）に遷移したとき、入力信号ＳＩＮが第２レベルを持続する時間を測定する。
【００３９】
判定部６は、（i）入力信号ＳＩＮが第２レベルに遷移したときの第１タイマ２の測定時間Ｔ１を保持し、（ii）第２タイマ４の測定時間Ｔ２と、保持した第１タイマ２の測定時間Ｔ１’とが所定の関係を満たすと、第１タイマ２をリセットする。所定の関係としては、以下のものが例示される。
（i）  第２タイマ４の測定時間Ｔ２と、保持した第１タイマ２の測定時間Ｔ１’が一致
（ii）  第２タイマ４の測定時間Ｔ２が、保持した第１タイマ２の測定時間Ｔ１’を超えたとき、
（iii）  第２タイマ４の測定時間Ｔ２と保持した第１タイマ２の測定時間Ｔ１’の差分が、所定値と一致したとき
（iv）  第２タイマ４の測定時間Ｔ２と保持した第１タイマ２の測定時間Ｔ１’の比（Ｔ２／Ｔ１’）が、所定値と一致したときまたは超えたとき
【００４０】
以下では、理解の容易化および説明の簡潔化のために、第１タイマ２は、第２タイマ４の測定時間Ｔ２と、保持した第１タイマ２の測定時間Ｔ１’が一致したときにリセットされるものとする。
【００４１】
そして判定部６は、（iii）第１タイマ２の測定時間Ｔ１が判定時間τを超えると出力信号ＳＯＵＴをアサートする。
【００４２】
以上がノイズ除去回路１の基本構成である。続いてその動作を説明する。
図３（ａ）〜（ｃ）は、図２のノイズ除去回路１の動作波形図である。図３（ａ）、（ｂ）については、図１（ａ）、（ｂ）と同様であり、ノイズ除去機能が有効に働くことがわかる。
【００４３】
図３（ｃ）を参照する。時刻ｔ１に、入力信号ＳＩＮの真値がハイレベルに遷移し、それに応じてその検出値もハイレベルに遷移する。第１タイマ２は、ハイレベルの時間Ｔ１を測定する。時刻ｔ３に入力信号ＳＩＮの検出値がローレベルに遷移し、ローレベルの時間Ｔ２が第２タイマ４により測定される。判定部６は、時間Ｔ１とＴ２を比較する。Ｔ１＞Ｔ２であるため、ローレベルの区間Ｔ２はノイズの影響によるものと判定され、第１タイマ２はリセットされることなく時間測定を持続する。そして時刻ｔ１から判定時間τ経過後の時刻ｔ２に、出力信号ＳＯＵＴがアサートされる。
【００４４】
このようにノイズ除去回路１によれば、ノイズの影響を除去し、入力信号ＳＩＮの真値にもとづいて、出力信号ＳＯＵＴを生成することができる。図１（ｃ）との対比から明らかなように、図２のノイズ除去回路１によれば、遅延時間を低減することができる。
【００４５】
本発明は、図２のブロック図として把握され、および／または、図３（ａ）〜（ｃ）の波形図に沿って動作しうるさまざまな回路を包含しうる。以下、その中のひとつの回路について具体的に説明する。
【００４６】
図４は、ノイズ除去回路１の具体的な構成例を示す回路図である。
ノイズ除去回路１は、エッジ検出部１０、第１カウンタ２０、第２カウンタ３０、判定部４０を備える。ノイズ除去回路１は、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）に搭載され、別のＩＣからの信号を受信してもよい。
【００４７】
エッジ検出部１０は、ポジティブエッジ検出部１２およびネガティブエッジ検出部１４を含む。ポジティブエッジ検出部１２は、入力信号ＳＩＮのポジティブエッジ、つまり、第１レベル（ローレベル）から第２レベル（ハイレベル）への遷移を検出する。ポジティブエッジ検出部１２は、フリップフロップＦＦ１と、ＡＮＤゲート１６を含む。フリップフロップＦＦ１は、入力信号ＳＩＮを、クロック信号ＣＬＫのポジティブエッジごとにラッチする。フリップフロップＦＦ１の出力Ｑは、１サイクル前の入力信号ＳＩＮとなる。ＡＮＤゲート１６は、入力信号ＳＩＮと、フリップフロップＦＦ１の出力Ｑの反転信号との論理積を出力する。
【００４８】
ネガティブエッジ検出部１４は、入力信号ＳＩＮのネガティブエッジ、つまり、第２レベル（ハイレベル）から第１レベル（ローレベル）への遷移を検出する。ネガティブエッジ検出部１４は、フリップフロップＦＦ１と、ＡＮＤゲート１８を含む。フリップフロップＦＦ１は、ポジティブエッジ検出部１２と共有されている。ＡＮＤゲート１８は、入力信号ＳＩＮの反転信号と、フリップフロップＦＦ１の出力Ｑとの論理積を出力する。
【００４９】
第１カウンタ２０は、ポジティブエッジ検出部１２からのポジティブエッジ検出信号ＰＥおよびクロック信号ＣＬＫを受ける。第１カウンタ２０は、ポジティブエッジ検出信号ＰＥがアサート（ハイレベル）されると、言い換えれば、入力信号ＳＩＮが第２レベル（ローレベル）から第１レベル（ハイレベル）に遷移すると、クロックＣＬＫと同期したカウント動作（以下、カウントアップとする）を行う。
【００５０】
ポジティブエッジ検出部１２および第１カウンタ２０は、図２の第１タイマ２に対応する。また第１カウンタ２０のカウント値（第１カウント値ＣＮＴ１という）は、第１タイマ２の測定時間Ｔ１に対応する。
【００５１】
第２カウンタ３０は、ネガティブエッジ検出部１４からのネガティブエッジ検出信号ＮＥおよびクロック信号ＣＬＫを受ける。第２カウンタ３０は、ネガティブエッジ検出信号ＮＥがアサート（ハイレベル）されると、言い換えれば、入力信号ＳＩＮが第１レベル（ハイレベル）から第２レベル（ローレベル）に遷移すると、クロックＣＬＫと同期したカウント動作（以下、カウントアップとする）を行う。
【００５２】
ネガティブエッジ検出部１４および第２カウンタ３０は、図２の第２タイマ４に対応する。また第２カウンタ３０のカウント値（第２カウント値ＣＮＴ２という）は、第２タイマ４の測定時間Ｔ２に対応する。
【００５３】
メモリ４２および比較部４４は、図２の判定部４０に対応する。
メモリ４２は、ネガティブエッジ検出部１４からのネガティブエッジ検出信号ＮＥを受ける。メモリ４２は、ネガティブエッジ検出信号ＮＥがアサートされると、つまり入力信号ＳＩＮが第２レベル（ローレベル）に遷移すると、そのときの第１カウンタ２０のカウント値ＣＮＴ１をラッチする。
【００５４】
比較部４４は、第１カウンタ２０のカウント値ＣＮＴ１、第２カウンタ３０のカウント値ＣＮＴ２、メモリ４２により保持されるカウント値ＣＮＴ１’にもとづいて出力信号ＳＯＵＴを生成する。
【００５５】
比較部４４は、第１カウンタ２０のカウント値ＣＮＴ１が、判定時間τに対応するしきい値ＴＨを超えると、出力信号ＳＯＵＴをアサートする。また比較部４４は、比較部４４は、第２カウンタ３０のカウント値ＣＮＴ２が、メモリ４２により保持されるカウント値ＣＮＴ１’と一致すると、あるいは超えると、リセット信号ＲＳＴをアサートして、第１カウンタ２０のカウント値ＣＮＴ１をゼロリセットする。たとえば比較部４４は、第２カウンタ３０のカウント値ＣＮＴ２と、メモリ４２により保持されるカウント値ＣＮＴ１’の差分にもとづいて、第１カウンタ２０をリセットしてもよい。
【００５６】
たとえば、比較部４４は、差分がゼロになると、つまりカウント値ＣＮＴ１’とＣＮＴ２が一致すると、第１カウンタ２０をリセットしてもよい。あるいは、比較部４４は、差分が非ゼロの所定値になると、つまりカウント値ＣＮＴ１’とＣＮＴ２の差分が所定値になると、第１カウンタ２０をリセットしてもよい。
【００５７】
判定部４０は、出力信号ＳＯＵＴに加えて、ノイズ検出信号ＮＳを生成可能に構成されてもよい。比較部４４は、出力信号ＳＯＵＴがアサートされた後に、入力信号ＳＩＮが第１レベル（ハイレベル）をとるべきにもかかわらず第２レベル（ローレベル）に遷移すると、ノイズ検出信号ＮＳをアサートしてもよい。
【００５８】
以上がノイズ除去回路１の具体的な構成例である。続いてその動作を説明する。
図５は、図４のノイズ除去回路１の動作波形図である。
【００５９】
入力信号ＳＩＮの真値は、時刻ｔ２より前においてローレベルであり、時刻ｔ２以降、ハイレベルである。
時刻ｔ０にノイズＮ１により入力信号ＳＩＮの検出値がハイレベルに遷移すると、第１カウンタ２０がカウントアップする。時刻ｔ１において、入力信号ＳＩＮの検出値がローレベルに遷移すると、第１カウンタ２０のカウント値ＣＮＴ１がメモリ４２に保持される。
入力信号ＳＩＮの検出値がローレベルの間、第２カウンタ３０がカウントアップする。そしてカウント値ＣＮＴ２がＣＮＴ１’と一致すると、比較部４４は第１カウンタ２０をリセットする。つまり、Ｔｘ１＜Ｔｙ１であるため、Ｔｘ１のハイレベルがノイズと判定される。
【００６０】
時刻ｔ２に入力信号ＳＩＮの検出値がハイレベルに遷移すると、第１カウンタ２０が再度カウントアップし始める。時刻ｔ３において、入力信号ＳＩＮの検出値がノイズＮ２の影響によりローレベルに遷移すると、そのときの第１カウンタ２０のカウント値ＣＮＴ１＝３がメモリ４２に保持される。
【００６１】
入力信号ＳＩＮの検出値がローレベルの間、第２カウンタ３０がカウントアップする。Ｔｘ２＞Ｔｙ２であるため、カウント値ＣＮＴ２は、保持されたカウント値ＣＮＴ１’には到達せず、第１カウンタ２０はリセットされることなくカウントアップを継続する。そして時刻ｔ４に、第１カウンタ２０のカウント値ＣＮＴ１がしきい値ＴＨ＝８に達すると、比較部４４は、出力信号ＳＯＵＴをアサートする。
【００６２】
以上が図４のノイズ除去回路１の動作である。
【００６３】
図４のノイズ除去回路１は、デジタル回路で構成されるが、アナログ回路でも構成しうる。たとえば第１タイマ２および第２タイマ４は、キャパシタを定電流で充電し、あるいは放電するアナログタイマで構成してもよい。判定部６は、キャパシタの電圧を比較するコンパレータなどで構成することができる。またタイマのリセットは、キャパシタの電荷（電圧）を初期化することに対応づけることができる。
あるいは、アナログ回路とデジタル回路を組み合わせて、ノイズ除去回路１を構成してもよい。
【００６４】
ノイズ除去回路１の用途は特に限定されず、さまざまな回路に使用しうる。以下、その一例であるタイミングコントローラ２００について説明する。
【００６５】
図６は、ノイズ除去回路１を備えるタイミングコントローラ２００のブロック図である。タイミングコントローラ２００は、ＬＣＤ（Liquid Crystal Display）パネル１０４、ゲートドライバ１０６、ソースドライバ１０８、タイミングコントローラ２００とともにディスプレイ装置１００に搭載される。
【００６６】
ＬＣＤパネル１０４は、複数のデータ線ＤＬと、データ線ＤＬと直交するように配置される複数の走査線ＳＬと、データ線ＤＬおよび走査線ＳＬの交点にマトリクス状に配置された複数のＴＦＴ（Thin Film Transistor）を備える。ソースドライバ１０８は、複数のデータ線ＤＬに輝度に応じた電圧を印加する。ゲートドライバ１０６は、複数の走査線ＳＬを順に選択する。
【００６７】
ディスプレイ装置１００は、パーソナルコンピュータのグラフィックスプロセッサや、テレビ受像器のチューナユニットをはじめとする画像ソース１０２と、ＨＤＭＩ（登録商標）規格、ＤＶＩ規格、ＤｉｓｐｌａｙＰｏｒｔ規格などのデジタルインタフェースを介して接続されている。そしてクロックラインとデータラインを介した２線シリアル伝送によって、ＬＣＤパネル１０４に表示すべき画像データが、画像ソース１０２からディスプレイ装置１００へと伝送される。
【００６８】
ディスプレイ装置１００のタイミングコントローラ２００は、画像ソース１０２からＬＣＤパネル１０４に表示すべき画像データを受ける。タイミングコントローラ２００は、ＬＣＤパネル１０４の解像度に応じたドライバ制御信号（タイミング信号ＴＭＧと総称する）を発生し、画像データとともにゲートドライバ１０６およびソースドライバ１０８へと供給する。
【００６９】
はじめに、タイミングコントローラ２００ａ、２００ｂに共通の構成を説明する。タイミングコントローラ２００は、レシーバ２０２、ノイズ除去回路１、ロジック部２０４、出力部２０６、トランスミッタ２０８を備える。
【００７０】
レシーバ２０２は、画像ソース１０２からの画像データを受ける。画像データは、ピクセルデータＲＧＢと、ピクセルクロックＣＬＫ、データイネーブル信号ＤＥを含む。ピクセルデータＲＧＢはロジック部２０４に入力される。ノイズ除去回路１は、レシーバ２０２が受信したデータイネーブル信号ＤＥのノイズを除去し、ロジック部２０４に出力する。つまり図２の入力信号ＳＩＮがデータイネーブル信号ＤＥに対応し、出力信号ＳＯＵＴが、ノイズ除去後のデータイネーブル信号ＤＥ’に対応する。
【００７１】
ロジック部２０４は、ピクセルデータＲＧＢに必要な信号処理を施す。トランスミッタ２０８は、ＲＳＤＳ規格（Reduced Swing Differential Signaling）やＬＶＤＳ規格（Low Voltage Differential Signaling）等のバスを介してソースドライバ１０８と接続されており、ピクセルデータＲＧＢを順に出力する。
【００７２】
またロジック部２０４は、各種ドライバ制御信号ＴＭＧを生成する。出力部２０６は、ドライバ制御信号ＴＭＧをゲートドライバ１０６およびソースドライバ１０８に出力する。
【００７３】
たとえばロジック部２０４は入力された信号にもとづいて、各フレームの所定のタイミングにおいてアサートされる基準信号ＲＥＦを発生する。そして基準信号ＲＥＦと同期して、複数のドライバ制御信号を、所定のタイミング、所定の区間でアサートする。当業者には各ドライバ制御信号の名称および記号が、メーカによって異なる場合があることが理解される。
【００７４】
このようなタイミングコントローラ２００において、データイネーブル信号ＤＥは、その真値が一旦所定レベルに遷移すると、その後、所定の期間は、所定レベルを持続する。ノイズ除去回路１は、このようなデータイネーブル信号ＤＥからノイズを除去する用途に好適である。
【００７５】
（第２の実施の形態）
図７は、第２の実施の形態に係るタイミングコントローラ２００ａを備えるディスプレイ装置１００ａのブロック図である。
【００７６】
図７のディスプレイ装置１００ａは、ゲートドライバ１０６はＬＣＤパネル１０４に内蔵されている点を除き、図６のディスプレイ装置１００と同様に構成される。
【００７７】
タイミングコントローラ２００ａは、図６のタイミングコントローラ２００に加えて、ノイズ検出器２１０を備える。
【００７８】
ノイズ検出器２１０は、レシーバ２０２が受信したデータにもとづいてノイズの有無を判定し、ノイズを検出すると、ノイズ検出信号ＮＳをアサート（たとえばハイレベル）する。
たとえばノイズ検出器２１０は、レシーバ２０２が受信したデータイネーブル信号ＤＥにもとづいて、ノイズの有無を判定してもよい。上述のように、データイネーブル信号ＤＥは、一旦レベルが遷移すると、所定時間にわたりそのレベルを維持した後に、元のレベルに遷移することを繰り返す。つまりデータイネーブル信号ＤＥの遷移パターンは既知であるから、ノイズ検出器２１０は、データイネーブル信号ＤＥの遷移パターンが、所定のパターン（期待パターン）から逸脱したときに、ノイズ検出信号ＤＥをアサートしてもよい。より具体的には、ノイズ検出器２１０は、データイネーブル信号ＤＥがアサートされた後、アサートを維持すべき期間において、ネゲートされたときに、ノイズ検出信号ＮＳをアサートしてもよい。
【００７９】
ノイズ検出信号ＮＳとしては、図４に示す比較部４４が生成する信号を利用してもよい。
【００８０】
ロジック部２０４は、ラインメモリ２１２、メモリコントローラ２１４、タイミング信号発生器２１６を含む。
【００８１】
ラインメモリ２１２は、レシーバ２０２が受信したピクセルデータを保持する。メモリコントローラ２１４は、ノイズ検出信号ＮＳがアサートされると、ライトイネーブル信号ＷＥをネゲート（たとえばローレベル）することにより、それ以降、所定の期間にわたりラインメモリ２１２の更新を停止する。
【００８２】
所定の期間は、現在受信中の１ラインが終了するまでの時間であってもよい。あるいは、メモリコントローラ２１４は、ノイズ検出信号ＮＳがアサートされると、その後、所定数のピクセルにわたり、ラインメモリ２１２の更新を停止してもよい。あるいはメモリコントローラ２１４は、ノイズ検出信号ＮＳがアサートされると、その後、所定のマスク時間が経過するまでの間、ラインメモリ２１２の更新を停止してもよい。
【００８３】
トランスミッタ２０８は、ラインメモリ２１２に格納されたピクセルデータを、ソースドライバ１０８に出力する。タイミング信号発生器２１６は、データイネーブル信号ＤＥと同期して、各種タイミング制御信号（ドライバ制御信号）ＴＭＧを生成する。
【００８４】
以上がディスプレイ装置１００ａの構成である。続いてその動作を説明する。図８は、図７のタイミングコントローラ２００ａの動作波形図である。
【００８５】
レシーバ２０２は、データイネーブル信号ＤＥがアサートされる期間Ｔｉにおいて、第ｉ行目のピクセルデータＤｉを受信する。期間Ｔｉにおいてノイズは検出されず、したがってライトイネーブル信号ＷＥはアサートされており、受信されたピクセルデータＤｉは、順にラインメモリ２１２に書き込まれていく。
【００８６】
続いてレシーバ２０２は、データイネーブル信号ＤＥがアサートされる期間Ｔｉ＋１において、第ｉ＋１行目のピクセルデータＤｉ＋１を受信する。期間Ｔｉ＋１のある時刻ｔ１において、データイネーブル信号ＤＥにノイズが検出されると、ノイズ検出信号ＮＳがアサートされる。ノイズ検出信号ＮＳがアサートされる前は、ライトイネーブル信号ＷＥはアサートされており、第ｉ＋１行目のピクセルデータＤｉ＋１がラインメモリ２１２に順に書き込まれる。時刻ｔ１にノイズ検出信号ＮＳがアサートされると、それ以降、ライトイネーブル信号ＷＥがネゲートされ、ラインメモリ２１２の更新が停止する。つまりライトイネーブル信号ＷＥがネゲートされる間は、その前の第ｉ行目のピクセルデータＤｉが維持される。
【００８７】
以上がディスプレイ装置１００ａの動作である。
【００８８】
あるラインのピクセルデータの転送中にノイズが発生すると、ノイズによってピクセルデータにも伝送エラーが発生し、画像乱れが発生する可能性が高くなる。ここで画像データを構成するひとつのピクセルに注目すると、そのピクセルの輝度は、その近傍のピクセルの輝度に近い場合が多く、あるいは、同一ピクセルの１フレーム前の輝度に近い場合が多い。そこでノイズが検出されると、ラインメモリ２１２の更新を停止することにより、ノイズが検出されて以降のピクセルについては、ひとつ前のラインの正しく受信されたであろうピクセルデータを利用することにより、画像の乱れを抑制できる。
【００８９】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【００９０】
最後に、ディスプレイ装置１００の用途を説明する。
ディスプレイ装置１００は、テレビ受像器に搭載されてもよいし、コンピュータに外付けされるモニタであってもよい。あるいはノート型コンピュータや、タブレット端末、携帯電話端末、カーナビゲーションシステムなどの電子機器に搭載されてもよく、その形態は特に限定されない。
【００９１】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９２】
１…ノイズ除去回路、２…第１タイマ、４…第２タイマ、６…判定部、１０…エッジ検出部、１２…ポジティブエッジ検出部、１４…ネガティブエッジ検出部、ＦＦ１…フリップフロップ、１６，１８…ＡＮＤゲート、２０…第１カウンタ、３０…第２カウンタ、４０…判定部、４２…メモリ、４４…比較部、１００…ディスプレイ装置、１０２…画像ソース、１０４…ＬＣＤパネル、１０６…ゲートドライバ、１０８…ソースドライバ、２００…タイミングコントローラ、２０２…レシーバ、２０４…ロジック部、２０６…出力部、２０８…トランスミッタ、２１０…ノイズ検出器、２１２…ラインメモリ、２１４…メモリコントローラ、２１６…タイミング信号発生器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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