(57)【特許請求の範囲】
【請求項１】
高周波集積パッシブデバイス用の高周波損失を低下させた高抵抗シリコン基材（１００）であって、
高抵抗バルクシリコンを含むバルク領域（１１０）、及び
前記基材の前面（１２２）に加工された表面下格子損傷保持領域（１２０ｂ，１２１，１２４，１２６）
を有し、
前記基材は、シリコンウェハー（１００）であり、
前記格子損傷領域が、前記バルク領域より上に破砕シリコンを含み、
前記格子損傷領域が、前記シリコンウェハーの前表面（１２２）を形成し、
前記前面は、化学機械平坦化−研磨された前表面（１２２）であり、
前記格子損傷領域が、薄化された格子損傷領域（１２１，１２４，１２６）であり、かつ
前記格子損傷領域が、前記基材のＲＦ損失の低下を達成するために構成されて、寄生表面伝導を抑制していることを特徴とする、高抵抗シリコン基材（１００）。
【請求項２】
前記前面が、構造的には単結晶シリコンである、請求項１に記載の基材。
【請求項３】
前記格子損傷保持領域が、スライス（２１０）、ラッピング（２２０）、研削（２４０）、ブラシダメ−ジング（２５０）、レーザーマニピュレーション又は湿式ブラストによって機械的に加工されている、請求項１又は２に記載の基材。
【請求項４】
前記研削が、回転固定研磨材研削であり、かつ／又は前記研削が、粗い研削及び微細研削を含む２段研削によって行われている、請求項３に記載の基材。
【請求項５】
前記格子損傷保持領域の上部にポリシリコン層（１３０）を含む、請求項１〜４のいずれか一項に記載の基材。
【請求項６】
前記ポリシリコン層の厚みが、０．２〜８．０μｍである、請求項５に記載の基材。
【請求項７】
前記ポリシリコン層の厚みが、０．４〜６．０μｍである、請求項５又は６に記載の基材。
【請求項８】
高周波集積パッシブデバイス用の、請求項１〜７のいずれか一項に記載の高周波損失を低下させた高抵抗シリコン基材（１００）の製造方法であって、以下を含む方法：
高抵抗シリコンを成長させること（２０４）、
前記成長させたシリコンからシリコンウェハー（１００）をスライスし（２１０）、そして前記スライスしたシリコンウェハーを薄化すること（２２０、２４０）によって前記成長したシリコンを加工し（２１０、２２０、２４０、２７０）、前記加工は、破砕したシリコンを含む格子損傷領域（１２０ａ、１２０ｂ，１２１，１２４，１２６）を加工したシリコンウェハーにもたらすこと、
高抵抗バルクシリコンを含むバルク領域（１１０）を有する前記基材を得るために、前記加工したシリコンウェハーを化学機械平坦化−研磨すること（２５０、２７２）、
前記バルク領域より上の前記格子損傷領域の少なくとも一部（１２０ｂ，１２１，１２４，１２６）を前記化学機械平坦化−研磨によって保持し、それにより前記格子損傷領域が、化学機械平坦化−研磨された前表面を形成し、かつ前記バルク領域より上に破砕シリコン領域を含むこと（２６０、２７４）、
ここで  前記基材は、シリコンウェハー（１００）であり、
前記格子損傷領域が、薄化された格子損傷領域（１２１，１２４，１２６）であり、かつ
前記格子損傷領域が、前記基材のＲＦ損失の低下を達成するために構成されて、寄生表面伝導を抑制していること。
【請求項９】
請求項１〜７のいずれか一項に記載の高周波損失を低下させた高抵抗シリコン基材（１００）を含む高周波集積パッシブデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ集積パッシブデバイス（ＲＦ−ＩＰＤ）用の高周波（ＲＦ：ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）損失を低下させた高抵抗シリコン（ＨＲＳ：ｈｉｇｈ−ｒｅｓｉｓｔｉｖｉｔｙ  ｓｉｌｉｃｏｎ）基材に全般的に関係する。
【背景技術】
【０００２】
高抵抗シリコン基材の有用性は、ＲＦ部品、特に集積パッシブデバイス（ＩＰＤ）の発展及びマーケティングに新たな大きな機会を提供してきた。確立された集積回路（ＩＣ）製造技術との適合性、有効性及びコストに起因して、ＨＲＳが、ＲＦ−ＩＰＤ用のほぼ理想的な基材であることが分かってきた。
【０００３】
しかし、表面効果が、先進的なＨＲＳ基材で得られうる潜在的に低いＲＦ損失レベルを部分的に失わせるという課題を提示し続けている。すなわち、シリコン−誘電体界面又は誘電体層内に捕捉された電荷が、蓄積層又は反転層を形成し、これが寄生表面の伝導チャネルを生成する場合がある。これらの寄生チャネルは、ＲＦ場で浮遊電流（ｓｔｒａｙ  ｃｕｒｒｅｎｔ）を生成する。そして、これらの浮遊電流は、伝送路減衰を大きくし、インダクタで得られうるＱ値を低下させ、そしてこの基材上に製造されるフィルタの選択性を低下させる。
【０００４】
これらの表面効果によって提示される性能の制限を克服するための方法が開発されてきた。最も一般的に用いられている方法は、ＨＲＳ基材上へのアモルファスポリシリコン層の堆積（非特許文献１）及び中性種、例えばアルゴン、シリコン、中性子、又はプロトンの比較的大量の注入（非特許文献２及び非特許文献３）である。アモルファス／ポリシリコンの堆積は、ＳＯＩ製造に用いられるウェハーを取り扱うのにも適用されてきた（非特許文献４）。これらの方法の全てにおいて抑制効果は、ＨＲＳ基材の上部でのポリシリコン層又は注入層内への荷電キャリアの高い捕捉性に基づいている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】B. Rong, J. N. Burghartz, L. K. Nanver, B. Rejaei, and M. van der Zwan, “Surface-Passivated High-Resistivity Silicon Substrates for RFICs” IEEE Electron device letters, Vol. 25, No. 4, April 2004
【非特許文献２】M. Spirito, F. Maria de Paola, L. Nanver, E. Valletta, B. Rong, B. Rejaei, L. C. N. de Vreede, J. J. N. Burghartz, “Surface-Passivated High-Resistivity Silicon as True Microwave Substrate” IEEE Transaction on Microwave Theory and Techniques, Vol. 53, No. 7, July 2005;
【非特許文献３】Chan, K.T., Chin, A., Chen, Y.B., Lin, Y.-D, et al, “Integrated antennas on Si, proton-implanted Si and Si-on-quartz” IEDM '01 Technical Digest, IEEE International, 2001
【非特許文献４】D. Lederer and J.-P. Raskin, “RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate,” IEEE Transaction on Electron Devices, July 2008
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、これらの方法の全ては、追加的なコストの影響を与え、そしてＨＲＳ系デバイスのプロセスおいて制限を与える。これらの課題は、これらの方法の実施可能性を限定的にしてきた。
【０００７】
本発明の１つの目的は、上記の欠点を解決し、そして基材上に構築される高周波集積パッシブデバイス用の、高周波損失を低下させた高抵抗シリコン基材、結果として比較的高い性能を有する高抵抗シリコン基材を提供することである。
【０００８】
本発明の１つの目的は、態様１の高抵抗シリコン基材、態様９の方法、及び態様１０の高周波集積パッシブデバイスを提供することによって達成される。
すなわち、本発明の態様としては以下を挙げることができる：
《態様１》
高抵抗バルクシリコンを含むバルク領域（１００）を有する、高周波集積パッシブデバイス用の高周波損失を低下させた高抵抗シリコン基材（１００）であって、
前記基材の前面（１２２）に加工された表面下格子損傷保持領域（１２０ｂ）をさらに有し、これが前表面を形成し、かつ前記バルク領域より上に破砕シリコン領域を含み、前記格子損傷領域が、前記基材に加工されており、前記格子損傷保持領域が、寄生表面伝導を抑制することによって、ＲＦ損失の低下を達成するように構成されていることを特徴とする、高抵抗シリコン基材（１００）。
《態様２》
前記前面が、化学機械平坦化−研磨によって研磨されている、態様１に記載の基材。
《態様３》
前記前面が、構造的には単結晶シリコンである、態様１又は２に記載の基材。
《態様４》
前記格子損傷保持領域が、スライス（２１０）、ラッピング（２２０）、研削（２４０）、ブラシダメ−ジング（２５０）、レーザーマニピュレーション又は湿式ブラスト（２５０）によって機械的に加工されている、態様１〜３のいずれか一項に記載の基材。
《態様５》
前記研削が、回転固定研磨材研削であり、かつ／又は前記研削が、粗い研削及び微細研削を含む２段研削によって行われている、態様１〜４のいずれか一項に記載の基材。
《態様６》
前記格子損傷保持領域の上部にポリシリコン層（１３０）を含む、態様１〜５のいずれか一項に記載の基材。
《態様７》
前記ポリシリコン層の厚みが、０．２〜８．０μｍである、態様６に記載の基材。
《態様８》
前記ポリシリコン層の厚みが、０．４〜６．０μｍである、態様６又は７に記載の基材。
《態様９》
高周波集積パッシブデバイス用の、態様１〜８のいずれか一項に記載の高周波損失を低下させた高抵抗シリコン基材（１００）の製造方法であって、以下を含む方法：
高抵抗シリコンを成長させること（２０４）、
前記成長させたシリコンからシリコンウェハーをスライスし（２１０）、そして前記スライスしたシリコンウェハーを薄化すること（２２０、２４０）によって前記成長したシリコンを加工し（２１０、２２０、２４０、２７０）、前記加工は、破砕したシリコンを含む格子損傷領域（１２０ａ、１２０ｂ）を加工したシリコンウェハーにもたらすこと、
高抵抗バルクシリコンを含むバルク領域（１１０）を有する前記基材を得るために、前記加工したシリコンウェハーを研磨すること（２５０、２７２）、
前記バルク領域より上の前記格子損傷領域の少なくとも一部（１２０ｂ）を前記研磨によって保持すること（２６０、２７４）、ここで格子損傷領域の少なくとの一部は、寄生表面伝導を抑制することによって前記基材のＲＦ損失の低下を達成するように構成されること。
《態様１０》
態様１〜８のいずれか一項に記載の高周波損失を低下させた高抵抗シリコン基材（１００）を含む高周波集積パッシブデバイスであって、前記基材が、
高抵抗バルクシリコンを含むバルク領域（１００）、及び
表面下格子損傷保持領域（１２０ｂ）を有し、これは前記基材の前面に加工されており、前表面を形成し、前記バルク領域より上に破砕シリコンを含み、前記格子損傷領域は、基材に加工されており、かつ前記格子損傷保持領域は、寄生表面伝導を抑制することによって前記基材のＲＦ損失の低下を達成するように構成されている、高周波集積パッシブデバイス。
【課題を解決するための手段】
【０００９】
高周波集積パッシブデバイス用の高周波損失を低下させた高抵抗シリコン基材の１つの実施態様は、高抵抗バルクシリコンを含むバルク領域を含む。この基材は、表面下格子損傷保持領域をさらに含み、これは基材の前面に加工され、前表面を形成し、かつバルク領域より上に破砕シリコンを含む。格子損傷領域は、その基材に加工され、そして保護格子損傷領域は、寄生表面伝導を抑制することで、基材のＲＦ損失の低下を達成するように構成される。
【００１０】
用語「表面パッシベーション」は、例えば、ＲＦ励起の下で、寄生表面伝導が引き起こす浮遊電流の発生を阻害するための、シリコンウェハーの表面に与えられる処理をいう。
【００１１】
用語「高抵抗シリコン」は、非常に高い抵抗を有する、例えば１００Ω−ｃｍ以上の非常に高い抵抗を有する、半導体グレードのシリコン結晶をいう。標準的なシリコンの抵抗は、１以下から１０〜２０Ω−ｃｍまでの範囲である。
【００１２】
用語「高周波集積パッシブデバイス」は、適切なプラットフォーム、例えば高抵抗シリコンに集積されているパッシブ要素をいい、例えばコンダクタ、インダクタ、ノッチフィルタ、バルク弾性波（ＢＡＷ）フィルタ、薄膜バルク弾性波共振器（ＦＢＡＲ）、及び他の種類のフィルタをいう。
【００１３】
高周波集積パッシブデバイス用の高周波損失を低下させた高抵抗シリコン基材を製造するための方法の１つの実施態様は、高抵抗シリコンを成長させること、及び成長させたシリコンからシリコンウェハーをスライスし、スライスしたシリコンウェハーを薄化する処理を、成長させたシリコンに行うことを含む。この処理により、破砕シリコンを含む格子損傷領域を、処理したシリコンウェハーに与えることができる。この方法は、高抵抗バルクシリコンを含むバルク領域を含む上記の基材を与えるために、処理したシリコンウェハーを研磨すること、及びバルク領域より上の格子損傷領域の少なくとも一部を研磨によって保持することを更に含むことができる。この格子損傷領域の少なくとも一部は、寄生表面伝導を抑制することによって、上記基材のＲＦ損失の低減が得られるように構成される。
【００１４】
高周波集積パッシブデバイスの１つの実施態様は、低い高周波損失を有する上記の高抵抗シリコン基材を含む。この基材は、高抵抗バルクシリコン領域を含むバルク領域、及び基材の前面に加工される表面下格子損傷保持領域を有する。表面下格子損傷保持領域は、前表面を形成し、かつバルク領域より上に破砕シリコンを含む。格子損傷領域は、基材に加工され、格子損傷保持領域は、寄生表面伝導を抑制することによって、上記基材のＲＦ損失の低減が得られるように構成される。
【００１５】
本発明の実施態様は、さらに従属項において定義される。
【００１６】
動詞「〜を含む（原文中「ｃｏｍｐｒｉｓｅ」）」は、本明細書において、記載していない特徴の存在を排除又は必要としない、開放的限定として用いられる。用語「〜を挙げられる（原文中「ｉｎｃｌｕｄｅ」）」及び「〜を有する（原文中「ｈａｖｅ／ｈａｓ」）」は、「〜を含む（原文中「ｃｏｍｐｒｉｓｅ」）」と同様に定義される。
【００１７】
原文中の「ａ」、「ａｎ」及び「ａｔ  ｌｅａｓｔ  ｏｎｅ」は、ここで用いた場合、１又はそれ以上と定義され、用語「複数」は、２つ又はそれ以上と定義される。
【００１８】
用語「他の１つ（原文中「ａｎｏｔｈｅｒ」）」が、ここで用いた場合、少なくとも２番目又はそれ以降（ａｔ  ｌｅａｓｔ  ａ  ｓｅｃｏｎｄ  ｏｒ  ｍｏｒｅ）と定義される。
【００１９】
用語「又は」は、内容が明確に他を示していない限り、「及び／又は」の意味を含んで、全般的に使用されている。
【００２０】
上記で定義した動詞及び用語に関して、これらの定義は、異なる定義が請求項又は明細書中で与えられていない限りに適用されるべきである。
【００２１】
最後に、従属項に記載の特徴は、明示的に述べられていない限り、相互に自由に組み合わせることが可能である。
【図面の簡単な説明】
【００２２】
【図１】図１は、表面下損傷のモデルを示している。
【図１ａ−１ｃ】図１ａ及び図１ｂは、前面が損傷したＨＲＳウェハーの研磨処理の前後を例示している。図１ｃは、随意のポリシリコン層で仕上げられた、前面が損傷したＨＲＳウェハーを示している。
【図２】ＨＲＳウェハーの製造方法の例示的なフローチャートを示している。
【図３】シリコンオンインシュレータ（ＳＯＩ）ウェハーの製造方法の例示的なフローチャートを示している。
【図４ａ−４ｃ】図４ａ〜図４ｃは、前面が損傷したウェハー、中性種注入ウェハー、及びポリシリコン層を有する前面が損傷したウェハーの電荷キャリア拡散長さのマッピング画像を示している。
【発明を実施するための形態】
【００２３】
図１は、表面下損傷のモデルを示している（H.-F. Hadamovsky, Werkstoffe del Halbleitertechnik; Leipzig: Deutcher verlag fuer Grundstofftechnik, 1990）。
【００２４】
ＨＲＳ基材（ウェハー）１００を製造する方法２００は、図１に示されたような破砕領域のための十分な深さ及び範囲を生成するために用いられる。それにより、ウェハーの上部表面は、非損傷性の化学機械平坦化（ＣＭＰ）−研磨技術によって仕上げられる。最上層は除去され、電荷キャリアの補足及び寄生伝導の抑制が、破砕領域において起こり、これは最終ウェハー１００においてなされる。従来使用されていた共通の方法、高ドーパント注入は、非晶質化ドーピングと後の工程で関連する問題とを避けるために、乱雑化／破砕する結晶損傷レベルを通常制限する。
【００２５】
図１ａ〜１ｂ及び図２は、ＲＦ−ＩＰＤ用の低いＲＦ信号損失を有する基材１００及びそれを製造するための方法２００を示している。
【００２６】
工程２０２において、開始する間に、成長チャンバーをオンにして、必要な点検作業、例えばチャンバーの条件及び使用する反応ガス及びシリコンチャージの適切性の確認作業を行う。
【００２７】
工程２０４において、ＨＲＳインゴットをチャンバー中で成長させて、成長したインゴットにカッティング及び研削の処理をする。
【００２８】
工程２１０において、ＨＲＳウェハーを処理したインゴットからスライスする、例えば現在の産業の標準であるマルチワイヤースライスによってスライスする。このスライス処理は、ある程度の表面下結晶格子損傷を、スライスしたウェハーに機械的に組み込み、スライスされたウェハーは、破砕したシリコンを含む格子損傷領域を有する。そして、スライスしたウェハーを清浄化し、スライスしたウェハーの端部を研削する。
【００２９】
工程２２０において、スライスしたウェハーを、スライスに基づく結晶損傷を少なくとも部分的に取り除くために、ラッピングによって薄化する。そして、スライスしたウェハーを清浄化する。
【００３０】
ラッピング処理が、ある程度の表面下結晶格子損傷をスライスしたウェハーに機械的に組み込み、ラッピングされたウェハーは、破砕したシリコンがある格子損傷領域を有する。あるいは、スライスに基づく結晶損傷が、少なくとも部分的にラッピングされたウェハーに残されるという場合には、スライスに基づく格子損傷領域の少なくとも一部が残され、かつラッピングされたウェハーがスライス及びラッピングに基づく結晶損傷を含むように、ラッピング処理を変更することが可能である。同じ最終的な効果のための他の１つの可能性は、ラッピング工程を完全にバイパスすることである。
【００３１】
工程２３０では、結晶損傷を少なくとも部分的に取り除くために、ラッピングしたウェハーを酸エッチングし、そしてエッチングしたウェハーを目視で検査し、清浄化し、そして熱ドナーアニーリングによる処理をする。
【００３２】
工程２４０では、エッチングしたウェハーを、制御した研削によって薄化し、これもある程度の表面下結晶格子損傷を、エッチングしたウェハーに機械的に組み込む。したがって、仮にエッチングプロセスが、スライス及び／又はラッピングに基づく結晶損傷を取り除いたのであれば、図１ａの研削したウェハー１００は、研削に基づく結晶損傷のみを含み、研削工程が従前の処理の結晶損傷を残すように変えた場合には、研削及び従前の処理の結晶損傷を含む。
【００３３】
研削プロセスを、例えば回転研磨材研削によって、提供することができる。さらに、研削プロセスを、粗い研削工程と微細な研削工程とを含む制御した多段研削によって行うことができる。
【００３４】
２段研削プロセスでは、粗い研削工程を、標準的な研削量及び比較的深い格子損傷生成のために用いる。これに、研磨の準備のためにウェハー表面１２２が平坦化される、微細な研削工程が続く。この微細な研削工程を２つの方法で行うことができる。１つの方法は、非常に上の層１２０ａのみにおいて結晶損傷を増加させて、これを通常は研磨工程２６０、２７０において取り除く。あるいは、格子乱雑度（格子損傷）の量を、粗い研削工程によって引き起こされる乱雑度と比較して、研磨工程２７０よりも後でさえも大きくするように、微細研磨損傷深さを、大きくすることができる。最終研磨２６０、２７０を用いて、デバイス処理（リソグラフィに関する）ウェハー表面１２２の特性をさらに向上させる。いくつかのデバイス処理に関して、表面調製の要求は比較的厳しいものではなく、１つ以上の表面調製の工程の省略は、実施態様を変更しないであろう。
【００３５】
研削は、生成する格子損傷の量及び強度に柔軟性を与える。これは、基材１００が意図される実際のデバイス処理プロセスの特定の必要性に関するパッシベーション層の特性の調節を可能にする。
【００３６】
工程２６０において、片面研磨処理が、格子損傷領域の部分１２０ａを取り除くように制禦されて行われ、バルク領域１１０より上の格子損傷領域の少なくとも部分１２０ｂは、図１ｂに示されるように保持される。
【００３７】
この格子損傷保持領域１２０ｂは、基材１００の前面１２２に存在する。構造的には単結晶シリコンであってもよい前面１２２は、前表面１２２を形成する。破砕されたシリコンを含む格子損傷保持領域１２０ｂは、寄生表面伝導を抑制することによって、前面損傷基材のＲＦ損失の低下をもたらす。格子損傷領域１２０ｂは、バルクシリコン領域１１０より上に、破砕領域１２１、移行領域１２４、及び弾性ひずみ領域１２６を含んでもよい。
【００３８】
本発明の実施態様によれば、ＲＦ−ＩＰＤは、低いＲＦ信号損失を有する前面損傷基材１００を含む。バルク領域１１０を含むＲＦ−ＩＰＤにおける基材１００は、高抵抗バルクシリコン及びバルク領域１１０より上に破砕シリコンを含む表面下格子損傷保持領域１２０ｂを有する。格子損傷領域１２０ｂは、基材１００に機械的に加工されており、これが寄生表面伝導を抑制することによって基材１００のＲＦ信号損失の低下をもたらす。
【００３９】
本発明の１つの実施態様によれば、ＲＦ−ＩＰＤ基材１００の格子損傷保持領域１２０ｂは、基材１００の前面１２２に加工され、これは前表面１２２を形成する。
【００４０】
格子損傷領域１２０ａ、１２０ｂが研磨によって完全に取り除かれる場合には、湿式サンドブラスト、レーザーマニピュレーション、又はブラシダメ−ジングを用いて、結晶損傷を、通常の損傷がない前表面１２２に行うことも可能である。しかし、これらの方法の全ては、コストを上昇させる欠点と、基材１００に汚染物が簡単に導入される工程を与える欠点とを有する。
【００４１】
工程２６８では、いくつかの他の１つの処理によって、例えばブラシダメ−ジング、レーザーマニピュレーション、湿式サンドブラスト、又は乾式サンドブラストによって、薄化したウェハー１００に結晶格子損傷を機械的に与える必要がある場合には、工程２７０において、そのような結晶損傷を与えるために、薄化したウェハー１００に、ブラシダメ−ジング、レーザーマニピュレーション、又は湿式サンドブラストを行う。
【００４２】
工程２７２では、バルクシリコンを含むバルク領域１１０を有する損傷したウェハー１００は、研磨され、例えばＣＭＰ−研磨によって研磨される。この研磨プロセスは、特に、構造的には単結晶シリコンであってもよい損傷したウェハー１００の前面１２２を対象とする。
【００４３】
本発明の１つの実施態様では、ＲＦ−ＩＰＤ基材１００の研磨した前面１２２は、構造的にはＣＭＰ−研磨した単結晶シリコンであってもよい。
【００４４】
工程２７４において、研磨プロセスを制御して、バルク領域１１０より上の与えた格子損傷領域の少なくとも一部を保持させる。
【００４５】
工程２７６において、ポリシリコン層１３０を、研磨したウェハー表面１２２、特に前面１２２にそれを堆積させることで与えて、それにより堆積した層１３０が格子損傷領域１２０ａ、１２０ｂの上部を覆うようにすることができる。そして、この堆積した層１３０を研磨する。
【００４６】
この追加層１３０は、格子損傷領域１２０ａ、１２０ｂによってもたらされるパッシベーション（誘導された損失の低下）をさらに強化する。これは、パッシベーションされたＨＲＳウェハー１００の処理コストを増加させるであろうが、得られる前表面１３１は、半導体産業で通常用いられている表面検査方法に適合するであろう。
【００４７】
この目的に関して層１３０の厚みは、０．２〜８．０μｍとすることができ、適切な厚みは０．４〜６．０μｍとすることができる。同時に、堆積した層１３０は強化するであろう。
【００４８】
工程２８０において、格子損傷領域１２０ｂを有する研磨したウェハーは、研磨したウェハーを仕分け、清浄化、検査、及びパッケージ化することによって最終処理される。
【００４９】
そして、工程２８８において、方法２００が終了する。
【００５０】
典型的なＨＲＳ成長プロセスにおいて、様々な機械的操作工程２１０、２２０、２４０、２５０の指針は、前の機械的工程２１０、２２０、２４０、２５０において蓄積した結晶損傷の全てを取り除くことであるが、これらの全ては、最終のウェハー１００に結晶損傷のいくらかを組み込むように変更することができる。
【００５１】
マルチワイヤースライスによる機械的損傷及びラッピングの損傷は、２つの大きな欠点を有する。１つは、スライス工程２１０でのコーティングされた鉄鋼ワイヤ又はラッピング工程２２０での鉄プレートから導入される金属汚染物が、半導体プロセスに非常に有害であり、最終のウェハー１００についてこの汚染が行われないように予防手段を確保すべきである。ダイアモンドワイヤースライスの使用は一定の改良をもたらすことができ、これを達成する最良の方法は、エッチング工程２３０においてこの損傷を完全に取り除くことである。
【００５２】
さらに、これらの損傷の両方を、ウェハー表面１２２及び１２３の両方に導入することができる。ウェハー背面１２３の完全性も、デバイス加工ラインにおける安全な取扱い性のための重要な特徴であり、背面１２３のみから損傷を取り除く便利な方法は存在しない。さらに、スライス又はラッピングによる深い損傷を使用しない場合には、比較的コストの掛かる研磨処理を短縮化することができる。
【００５３】
回転固定研磨材研削によって損傷を加工する機械的処理は、多くの先進的なウェハー処理において通常用いられており、基材ウェハー１００の加工及び加工したデバイスウェハー１００の背面研削の両方において、通常用いられている。
【００５４】
損傷生成の実行は、研削工程２４０の最適化を通じて行われ、それにより十分な破損領域１２０ｂの深さ及び損傷強度を確保し、そして研磨工程２６０を比較的短い工程へと限定的にする。これは、達成される寄生表面電流の抑制を失わせない。
【００５５】
適用される表面検査基準がポリシリコン層１３０の存在を必要とされる場合、格子損傷領域１２０ａ、１２０ｂの存在は、パッシベーションの効果を高め、高温処理でのパッシベーションの耐久性を向上する追加的な利益を与える。
【００５６】
注入されたウェハーとは対照的に、方法２００を用いてパッシベーションされたウェハー１００は、注入種、例えばアルゴン又は注入したシリコンの自己注入種を含まない。ポリシリコン／アモルファスシリコンの堆積とは異なり、損傷した前面表面１２２は、未だに構造的には単結晶シリコンである。
【００５７】
片面研磨ウェハー１００は、片面の１段又は多段研削、及びＣＭＰ研磨機又はバッチ型マルチウェハー研磨機による片面研磨によって製造され、部分的にのみ研削の損傷を取り除いて残存損傷を残す。
【００５８】
残存損傷の存在の示唆は、湿式の酸化試験方法を用いてウェハーで見られる、酸化が誘導した積層欠陥、ピット及び／又は転移によって見ることができるようになる格子欠陥であり、又は少数キャリア寿命試験方法又はＳＰＶ試験方法を用いる、残存損傷がない同様のウェハーと比較した場合のウェハー１００の少数キャリアの低い寿命である。
【００５９】
あるいは、片面研磨の代わりに、両面研磨機を用いて両面研磨をしてウェハー１００を製造してもよい。ウェハー１００を片面又は両面に研削する場合には、残存損傷を片面又は両面にそれぞれ残すことができる。
【００６０】
図３は、ＳＯＩウェハーを製造する方法を例示しており、ここでは残存損傷がＳＯＩウェハーに作られ、これはシリコン基材ウェハー及び誘電体層で隔たれたシリコンデバイス層を含む。この誘電体層は、二酸化シリコン、窒化シリコン又は異なる誘電体層の組合せである他の誘電体であることができる。残存損傷をデバイス層に残すことができる。
【００６１】
工程３０２において、開始の間に必要な操作を行い、そして工程３０４、３０５において、基材及びデバイスウェハーを与える。
【００６２】
工程３０６、３０７において、ウェハーの少なくとも１つに酸化を与えることができ、又は他の誘電体層を与えることができる。
【００６３】
工程３０８において、ウェハーを互いに接合し、そして接合した構造体の上部にあるデバイスウェハーを工程３０９において薄化する。
【００６４】
工程３６８において、薄化した構造体がすでに十分な結晶格子損傷を含み、それが用いられることになるのであれば、工程２７２において、損傷した構造体を研磨し、例えば制御したＣＭＰ−研磨によって研磨する。
【００６５】
あるいは、工程３６８において、薄化したデバイスウェハーに結晶格子損傷を機械的に与える必要がある場合には、例えば研削、ブラシダメ−ジング、レーザーマニピュレーション、又は湿式サンドブラストによって与える必要がある場合には、薄化した構造体を、そのような結晶損傷を与えるための処理を工程３７０において行い、そして工程３７２において研磨する。
【００６６】
工程３７４において、研磨プロセスを制御して、それにより与えられた格子損傷の少なくとも一部を保持し、そして格子損傷領域の上部にポリシリコン層を堆積することができ、また堆積したポリシリコン層を研磨することができる。
【００６７】
工程３８０において、残存格子損傷及び場合によってポリシリコン層を有する研磨した構造体を、仕分け、清浄化、検査、及びパッケージ化することによって最終処理される。
【００６８】
そして、工程３８８において、方法３００を終了する。
【００６９】
あるいは、残存損傷を保持するＳＯＩウェハーが低温接合プロセスを用いて作られる場合には、残存損傷を基材ウェハーに作ることができる。また、これらのウェハーの他の製造工程は、残存損傷を保持するのに十分に低い。この損傷を保持する最大温度は、通常は１０００℃未満、又は好ましくは８００℃未満、そして好適には６００℃未満である。これらの温度におけるこのようなＳＯＩプロセスについて、制限は非常に厳格であり、格子損傷領域の上部にポリシリコン層を存在させることは、高温プロセスにおけるパッシベーションの耐久性を向上する。
【００７０】
パルスレーザービームスキャニングをその表面に渡って用いて、表面１２２を損傷する研磨した基材１００についてと同様に、ＳＯＩウェハー上に残存損傷を作ることができる。シリコンの損傷閾値を超えるように、しかし表面１２２からシリコンの過剰な溶発がないように、レーザーの出力を調整する。
【００７１】
研磨材粒子を用いて湿式又は乾式のサンドブラストを基材表面１２２に行って、研磨した基材１００についてと同様に、ＳＯＩウェハー上に残存損傷を作ることができる。粒子は、サブミクロンサイズから３０μｍサイズの任意の硬い粒子であることができる。有利には、１〜１０μｍサイズの二酸化シリコン（シリカ）粒子を用いて表面１２２に損傷を与えるが、他の研磨材、例えばアルミナ、ジルコニア、シリコンカーバイドを用いることもできる。
【００７２】
シリコンウェハー化プロセスの材料除去の最終工程を変更することによって、ＲＦ−ＩＰＤを製造するのに必要な比較的中間的な線幅で、パッシベーションのために十分な格子損傷と、ＩＣプロセスとも適合できる表面品質とを組み合わせることができる。トラップサイトのシリコンバンドギャップ中への生成は、多くの機械的加工工程によって、例えばウェハースライス、ラッピング、研削、ブラシダメ−ジング、及び湿式サンドブラストによってもたらすことができる。
【００７３】
基本的なアプローチが代替手段の間で違いがない場合、ここに提示した原理がこれらの全ての技術に適用される。ここで提示された方法２００は、十分に深く、均質な格子損傷のために選択された研削パラメーターを用いた回転研削に基づく。この工程の後に、十分な格子損傷レベルの保持を目的とするが、ＣＭＰ−研磨を含む、高度に制御された材料除去が続き、デバイスプロセス用のリソグラフィでパターン化できる基材を確保する。注入技術及びポリシリコン堆積技術と同じように、この方法２００は、長期熱酸化と適合しないが、産業的ＩＰＤプロセスの広範な大多数が、低温誘電体堆積技術に基づいており、これは大きな欠点とは考慮されないべきである。
【００７４】
この方法２００によって製造されたウェハー１００は、ＲＦパッシブデバイスのプロセスのために用いることができる。試験されるパッシブデバイスとしては、伝送路（共平面導波路）、平面インダクタ、及びフィルタ構造体を挙げることができる。最終表面がＲＦパッシブデバイスの製造に用いられるプロセスと完全に適合し、そして基材１００に生成した層１２０ｂは、様々なインダクタ構造体におけるＱ値、及び伝送路減衰を劇的に改良した。これは、設計されたように寄生表面伝導が抑制されていることを証明した。
【００７５】
内蔵の表面パッシベーションを組み込んだ既製のウェハー１００がそれらの特性において一貫性があることを確保するために、プロセスの制御が必須である。これは、再結合寿命解析に基づいた、表面再結合速度解析によって影響される。この測定値を、達成されるＲＦ性能に対して校正することができ、繰返し可能性が高く、全ウェハーマッピングを与え、これは目的によく合う。
【００７６】
図４ａは、損傷したＨＲＳウェハー１００の前面の電荷キャリア拡散長さのマッピング画像を示し（平均拡散長さ５７６μｍ）、図４ｂは、中性種注入ウェハー４９０のマッピング画像（平均拡散長さ５５８μｍ）を示し、これらは再結合速度解析に基づいて、同様のトラップ効率を有し、そして図４ｃは、ポリシリコン層を有する損傷したＨＲＳウェハー前面のマッピング画像を示す。
【００７７】
この解析は、製造したパッシベーション層１２０ｂを用いて達成されたトラップ効率が既存の方法で達成された物と同様であることを証明するために用いられる。このプロセス制御は、ＲＦパッシブデバイスの製造時に用いられる様々なデバイスプロセスで記載されるパッシベーション方法の適合性の検証にも拡張できる。
【００７８】
ＲＦ性能解析において、ウェハー１００のように製造したパッシブデバイスは、試験したパッシブ要素に応じて、２０ｋＨｚから５０又は８０ＧＨｚまでで向上した性能を示した。
【００７９】
上記の典型的な実施態様に参照して本発明を説明し、本発明の複数の利点も示した。本発明がこれらの実施態様に限定されず、本発明の思想及び特許請求の範囲の主旨並びに範囲内の全ての可能な実施態様を包含することは明らかである。
【図１】
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【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４ａ−４ｃ】
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