(57)【特許請求の範囲】
【請求項１】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面に形成される第１絶縁層と、
前記第１絶縁層の表面に形成される第１入出力電極、第２入出力電極およびグランド電極と、
前記半導体基板の前記第１主面側に形成され、前記第１入出力電極に電気的に接続される第１端、および前記グランド電極に電気的に接続される第２端を有するダイオード素子と、
前記半導体基板の前記第１主面側に形成され、前記第２入出力電極に電気的に接続される第３端、および前記グランド電極に電気的に接続される第４端を有するキャパシタ素子と、
前記半導体基板の前記第２主面側に形成され、第５端および第６端を有するインダクタ素子と、
を備え、
前記インダクタ素子の前記第５端は、前記半導体基板の前記第１主面から前記第２主面まで貫通する第１ビア導体を介して、前記第１入出力電極に電気的に接続され、
前記インダクタ素子の前記第６端は、前記半導体基板の前記第１主面から前記第２主面まで貫通する第２ビア導体を介して、前記第２入出力電極に電気的に接続される、
薄膜ＥＳＤ保護デバイス。
【請求項２】
前記半導体基板は、高抵抗基板である、請求項１に記載の薄膜ＥＳＤ保護デバイス。
【請求項３】
前記ダイオード素子および前記キャパシタ素子は、前記第１主面または前記第２主面の平面視で、重ならない、請求項１または２に記載の薄膜ＥＳＤ保護デバイス。
【請求項４】
前記半導体基板、前記第１絶縁層、および前記第２主面に形成される第２絶縁層によって積層体が構成され、
前記積層体は、前記第１主面または前記第２主面の平面視で、互いに対向する第１辺および第２辺を有する矩形状であり、
前記第１入出力電極および前記第２入出力電極は、前記第１辺近傍に配置され、
前記グランド電極は、前記第２辺近傍に配置される、請求項１から３のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項５】
前記第２絶縁層は少なくとも一部に磁性体を有し、
前記インダクタ素子は、前記磁性体、および前記第２主面側に形成されるコイル導体を含んで構成される、請求項４に記載の薄膜ＥＳＤ保護デバイス。
【請求項６】
前記コイル導体は前記第２主面に形成され、
前記磁性体は、前記第２主面に貼付される磁性体シートである、請求項５に記載の薄膜ＥＳＤ保護デバイス。
【請求項７】
前記インダクタ素子は、前記磁性体、および前記磁性体に形成されるコイル導体を含んで構成され、
前記磁性体は、前記第２主面に貼付されるシートである、請求項５に記載の薄膜ＥＳＤ保護デバイス。
【請求項８】
前記第１ビア導体または前記第２ビア導体は、外周面に磁性体膜が形成されている、請求項１から７のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【請求項９】
前記インダクタ素子と前記キャパシタ素子とで、ローパスフィルタが構成される、請求項１から８のいずれかに記載の薄膜ＥＳＤ保護デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護機能を有する薄膜ＥＳＤ保護デバイスに関し、特にキャパシタ、インダクタおよびダイオードを備える薄膜ＥＳＤ保護デバイスに関するものである。
【背景技術】
【０００２】
従来、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）による電子機器の損傷や誤作動等を防止するため、各種ＥＳＤ保護回路が利用されている。ＥＳＤ保護回路は、ＥＳＤをグランド等に逃がし、後段の電子回路をＥＳＤから保護するための回路であって、例えば信号線路とグランド（接地）との間に配置される。【０００３】
例えば、特許文献１には、ＥＳＤ保護対策のため、アンテナ端子の近傍にＥＳＤ保護機能を有するフィルタ回路が設けられた電子機器が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−５４０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に示されるようなＥＳＤ保護機能を有する回路を構成するために、複数のディスクリート部品を実装基板上に配置すると、実装面積が大きくなってしまうという問題がある。また、ディスクリート部品を接続するための配線を実装基板に形成するため、配線長が長くなることで寄生インダクタンスが大きくなり、必要な特性が得られない虞もある。【０００６】
本発明の目的は、電気的特性の変動が抑制され、且つ、必要な実装面積の低減が可能な小型の薄膜ＥＳＤ保護デバイスを提供することにある。
【課題を解決するための手段】
【０００７】
（１）本発明の薄膜ＥＳＤ保護デバイスは、
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面に形成される第１絶縁層と、
前記第１絶縁層の表面に形成される第１入出力電極、第２入出力電極およびグランド電極と、
前記半導体基板の前記第１主面側に形成され、前記第１入出力電極に電気的に接続される第１端、および前記グランド電極に電気的に接続される第２端を有するダイオード素子と、
前記半導体基板の前記第１主面側に形成され、前記第２入出力電極に電気的に接続される第３端、および前記グランド電極に電気的に接続される第４端を有するキャパシタ素子と、
前記半導体基板の前記第２主面側に形成され、第５端および第６端を有するインダクタ素子と、
を備え、
前記インダクタ素子の前記第５端は、前記半導体基板の前記第１主面から前記第２主面まで貫通する第１ビア導体を介して、前記第１入出力電極に電気的に接続され、
前記インダクタ素子の前記第６端は、前記半導体基板の前記第１主面から前記第２主面まで貫通する第２ビア導体を介して、前記第２入出力電極に電気的に接続されることを特徴とする。【０００８】
この構成では、ダイオード素子、キャパシタ素子およびインダクタ素子が一体形成される。そのため、ディスクリート部品であるチップインダクタ、チップキャパシタおよびチップダイオードを実装基板等に搭載する場合に比べて、回路構成に必要な実装面積を低減できる。また、この構成により、ディスクリート部品を実装基板等に搭載する場合に比べて、インダクタ素子とダイオード素子との間の配線長、およびインダクタ素子とキャパシタ素子との間の配線長を短くできる。そのため、インダクタ素子とダイオード素子との間の配線、およびインダクタ素子とキャパシタ素子との間の配線における導体抵抗や寄生インダクタンスを小さくでき、ＥＳＤ抑制電圧が低く、応答性の高い薄膜ＥＳＤ保護デバイスを実現できる。【０００９】
また、この構成では、半導体基板の第１主面側にダイオード素子およびキャパシタ素子が形成され、半導体基板の第２主面側にインダクタ素子が形成される。そのため、半導体基板の一方主面側にダイオード素子、キャパシタ素子およびインダクタ素子を形成する場合に比べて、薄膜ＥＳＤ保護デバイスの実装面積（特に平面上の面積）を低減できる。また、この構成により、キャパシタ素子とインダクタ素子とが半導体基板の一方主面側に形成される場合に比べて、キャパシタ素子とインダクタ素子とのアイソレーションを確保しやすくなり、キャパシタ素子を構成するキャパシタ電極に渦電流を流れ難くできる。【００１０】
（２）上記（１）において、前記半導体基板は、高抵抗基板であることが好ましい。この構成により、半導体基板には渦電流が流れ難いため、Ｑ値が高く、渦電流損失の少ないインダクタ素子Ｌ１を構成できる。また、この構成では、キャパシタ素子とインダクタ素子との間に高抵抗Ｓｉ基板が介在しているため、キャパシタ素子とインダクタ素子とのアイソレーションがさらに高まる。そのため、キャパシタ素子を構成するキャパシタ電極に渦電流がさらに流れ難くなり、Ｑ値の高いインダクタ素子を構成できる。【００１１】
（３）上記（１）または（２）において、前記ダイオード素子および前記キャパシタ素子は、前記第１主面または前記第２主面の平面視で、重ならないことが好ましい。仮に、ダイオード素子の上にキャパシタ素子を重ねて配置すると、キャパシタ素子を構成するキャパシタ電極の平坦性が確保し難くなる。そのため、この構成により、キャパシタ電極の凹凸に起因する、容量の変化や短絡の可能性を低くできる。【００１２】
（４）上記（１）から（３）のいずれかにおいて、前記半導体基板、前記第１絶縁層、および前記第２主面に形成される第２絶縁層によって積層体が構成され、前記積層体は、前記第１主面または前記第２主面の平面視で、互いに対向する第１辺および第２辺を有する矩形状であり、前記第１入出力電極および前記第２入出力電極は、前記第１辺近傍に配置され、前記グランド電極は、前記第２辺近傍に配置されることが好ましい。この構成によれば、第１主面および第２主面に平行な面方向に長い配線を引き回す必要がなく、各素子（インダクタ素子、ダイオード素子およびキャパシタ素子）と電極とを最短距離で接続できる。そのため、各素子と電極との間の配線における導体抵抗や寄生インダクタンスを小さくできる。【００１３】
（５）上記（４）において、前記第２絶縁層は少なくとも一部に磁性体を有し、前記インダクタ素子は、前記磁性体、および前記第２主面側に形成されるコイル導体を含んで構成されることが好ましい。この構成により、磁性体シートの高い透磁率の作用で、少ないターン数でも所定のインダクタンス値を有するインダクタ素子が得られる。【００１４】
（６）上記（５）において、前記コイル導体は前記第２主面に形成され、前記磁性体は、前記第２主面に貼付される磁性体シートであることが好ましい。一般に、半導体基板に微細な導体パターンによりターン数の多いコイル導体を形成しようとすると製造工程が多くなってしまうが、この構成では、半導体基板の第２主面に磁性体シートを貼付するだけで、所定のインダクタンス値を有するインダクタ素子を実現できるため、製造工程の工数が削減され、低コスト化できる。【００１５】
（７）上記（５）において、前記インダクタ素子は、前記磁性体、および前記磁性体に形成されるコイル導体を含んで構成され、前記磁性体は、前記第２主面に貼付されるシートであることが好ましい。この構成では、磁性体の磁気シールド効果により、シートの外部に、インダクタ素子からの磁界が放射されることを抑制できる。したがって、キャパシタ素子とインダクタ素子とのアイソレーションがさらに高まる。【００１６】
（８）上記（１）から（７）のいずれかにおいて、前記第１ビア導体または前記第２ビア導体は、外周面に磁性体膜が形成されていることが好ましい。この構成により、薄膜ＥＳＤ保護デバイスのインダクタンス成分を容易に高められる。また、半導体基板の第１主面から第２主面まで貫通する孔の内壁に磁性体層を形成するだけであるため、コイル導体を積層する場合等に比べて、製造工程の工数が大幅に増加することなく、容易に所定のインダクタンスが得られる。【００１７】
（９）上記（１）から（８）のいずれかにおいて、前記インダクタ素子と前記キャパシタ素子とで、ローパスフィルタが構成されていてもよい。
【発明の効果】
【００１８】
本発明によれば、電気的特性の変動が抑制され、且つ、必要な実装面積の低減が可能な小型の薄膜ＥＳＤ保護デバイスを実現できる。
【図面の簡単な説明】
【００１９】
【図１】図１（Ａ）は第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１の斜視図であり、図１（Ｂ）は薄膜ＥＳＤ保護デバイス１０１の正面図である。
【図２】図２（Ａ）は薄膜ＥＳＤ保護デバイス１０１の平面図であり、図２（Ｂ）は図１（Ｂ）におけるＡ−Ａ断面図である。
【図３】図３（Ａ）は図２（Ａ）におけるＢ−Ｂ断面図であり、図３（Ｂ）は図２（Ａ）におけるＣ−Ｃ断面図である。
【図４】図４は、図２（Ａ）におけるＤ−Ｄ断面図である。
【図５】図５は薄膜ＥＳＤ保護デバイス１０１の回路図である。
【図６】図６（Ａ）は第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２の斜視図であり、図６（Ｂ）は薄膜ＥＳＤ保護デバイス１０２の分解斜視図である。
【図７】図７（Ａ）は薄膜ＥＳＤ保護デバイス１０２の平面図であり、図７（Ｂ）は薄膜ＥＳＤ保護デバイス１０２が備える半導体基板２１の第２主面の平面図である。
【図８】図８（Ａ）は図７（Ａ）におけるＥ−Ｅ断面図であり、図８（Ｂ）は図７（Ａ）におけるＦ−Ｆ断面図である。
【図９】図９（Ａ）は第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３の斜視図であり、図９（Ｂ）は薄膜ＥＳＤ保護デバイス１０３の分解斜視図である。
【図１０】図１０（Ａ）は薄膜ＥＳＤ保護デバイス１０３の平面図であり、図１０（Ｂ）は薄膜ＥＳＤ保護デバイス１０３が備えるシート３２の平面図である。
【図１１】図１１（Ａ）は図１０（Ａ）におけるＧ−Ｇ断面図であり、図１１（Ｂ）は図１０（Ａ）におけるＨ−Ｈ断面図である。
【図１２】図１２（Ａ）は第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の斜視図であり、図１２（Ｂ）は薄膜ＥＳＤ保護デバイス１０４の平面図である。
【図１３】図１３（Ａ）は図１２（Ｂ）におけるＪ−Ｊ断面図であり、図１３（Ｂ）は図１２（Ｂ）におけるＫ−Ｋ断面図である。
【図１４】図１４は、薄膜ＥＳＤ保護デバイス１０４の回路図である。
【発明を実施するための形態】
【００２０】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明または理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換または組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００２１】
《第１の実施形態》
図１（Ａ）は第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１の斜視図であり、図１（Ｂ）は薄膜ＥＳＤ保護デバイス１０１の正面図である。図２（Ａ）は薄膜ＥＳＤ保護デバイス１０１の平面図であり、図２（Ｂ）は図１（Ｂ）におけるＡ−Ａ断面図である。図３（Ａ）は図２（Ａ）におけるＢ−Ｂ断面図であり、図３（Ｂ）は図２（Ａ）におけるＣ−Ｃ断面図である。図４は、図２（Ａ）におけるＤ−Ｄ断面図である。
【００２２】
薄膜ＥＳＤ保護デバイス１０１は、半導体基板２１、第１絶縁層ＴＬ１、第２絶縁層ＴＬ２、第１入出力電極Ｐ１、第２入出力電極Ｐ２、グランド電極ＧＰ１，ＧＰ２、ダイオード素子Ｄ１、キャパシタ素子Ｃ１およびインダクタ素子Ｌ１等を備える。
【００２３】
半導体基板２１は、互いに対向する第１主面ＰＳ１および第２主面ＰＳ２を有し、長手方向がＹ軸方向に一致する直方体の半導体基板である。半導体基板２１は、第１主面ＰＳ１から第２主面ＰＳ２まで貫通する第１ビア導体ＴＳＶ１および第２ビア導体ＴＳＶ２を有する。半導体基板２１は例えば高抵抗Ｓｉ基板である。第１ビア導体ＴＳＶ１および第２ビア導体ＴＳＶ２は、いずれも例えばＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）である。
【００２４】
なお、本発明における「高抵抗」とは、平均の電気抵抗率が１．０［Ω・ｃｍ］以上のものを言う。
【００２５】
また、図３（Ａ）および図３（Ｂ）等に示すように、半導体基板２１の第１主面ＰＳ１側には、第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２、薄膜誘電体層１２、ｐ型半導体層４１，４２、ダイオード電極６１，６２、および層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６等が形成されている。また、半導体基板２１の第２主面ＰＳ２側には、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１，Ｖ３２が形成されている。第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２、ダイオード電極６１，６２は、例えばＡｌ膜である。薄膜誘電体層１２は例えばＳｉＯ２膜である。コイル導体Ｌ１１，Ｌ１２は例えばＣｕ等の導体パターンである。
【００２６】
第１絶縁層ＴＬ１は、半導体基板２１の第１主面ＰＳ１に薄膜プロセスによって形成される絶縁体層である。第１絶縁層ＴＬ１は、半導体基板２１の第１主面ＰＳ１に形成される絶縁層１１と、絶縁層１１の表面に形成される保護層１とで構成される。絶縁層１１は例えばＳｉＯ２膜であり、保護層１は、例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。
【００２７】
第２絶縁層ＴＬ２は、半導体基板２１の第２主面ＰＳ２側に薄膜プロセスによって形成される絶縁体層である。第２絶縁層ＴＬ２は例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。コイル導体Ｌ１１，Ｌ１２は、例えばＣｕ等の導体パターンである。
【００２８】
本実施形態では、これら半導体基板２１、第１絶縁層ＴＬ１および第２絶縁層ＴＬ２によって、積層体１０Ａが構成される。積層体１０Ａは、第１面Ｓ１および第２面を有する略直方体である。また、積層体１０Ａは、第１主面ＰＳ１および第２主面ＰＳ２の平面視で（Ｚ軸方向から視て）、互いに対向する第１辺および第２辺（例えば、図２（Ａ）における積層体１０Ａの左辺および右辺）を有する矩形状である。
【００２９】
第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２は、実装基板等に実装するためのＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）形端子であり、第１絶縁層ＴＬ１の表面（積層体１０Ａの第１面Ｓ１）に矩形の島状に形成されている。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２は、例えば絶縁層１１の表面に形成されたＣｕの導体パターンにＮｉ−Ａｕ等のめっき膜を形成した導体である。
【００３０】
本実施形態では、第１入出力電極Ｐ１および第２入出力電極Ｐ２が、第１辺（図２（Ａ）における積層体１０Ａの左辺）近傍に配置されていて、グランド電極ＧＰ１，ＧＰ２が、第２辺（図２（Ａ）における積層体１０Ａの右辺）近傍に配置されている。
【００３１】
ダイオード素子Ｄ１は、半導体基板２１の第１主面ＰＳ１側に形成され、ｎ型半導体層５１、ｐ型半導体層４１，４２およびダイオード電極６１，６２を含んで構成される。具体的には、図３（Ａ）に示すように、半導体基板２１の第１主面ＰＳ１側には、所定の深さのｎ型半導体層５１（ｎ型ウェル）が形成されている。ｎ型半導体層５１の一部は半導体基板２１の第１主面ＰＳ１から露出しており、ｎ型半導体層５１の表面（第１主面ＰＳ１上）には、２つのｐ型半導体層４１，４２が離間して配置されている。ｐ型半導体層４１，４２は、例えば気相成長法（ＣＶＤ）により形成される。また、これら２つのｐ型半導体層４１，４２の表面には、ダイオード電極６１，６２が形成されている。このように、ダイオード素子Ｄ１は、２つのｐｎ接合ダイオードのカソードが互いに接続された構成であり、ツェナー特性を有する。そのため、ダイオード素子Ｄ１はＥＳＤ保護素子として機能する。
【００３２】
ダイオード電極６１（本発明における「ダイオード素子の第１端」に相当する。）は、層間接続導体Ｖ１３を介して第１入出力電極Ｐ１に電気的に接続され、ダイオード電極６２（本発明における「ダイオード素子の第２端」に相当する。）は、層間接続導体Ｖ１４を介してグランド電極ＧＰ１に電気的に接続される。
【００３３】
なお、本発明における「電気的に接続する」とは、直接的または間接的に接続されて導通することを言う。
【００３４】
キャパシタ素子Ｃ１は、半導体基板２１の第１主面ＰＳ１側に形成され、第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２および薄膜誘電体層１２を含んで構成される。図３（Ｂ）に示すように、半導体基板２１の第１主面ＰＳ１上に、第２キャパシタ電極Ｃ１２、薄膜誘電体層１２および第１キャパシタ電極Ｃ１１の順に積層されている。
【００３５】
第１キャパシタ電極Ｃ１１（本発明における「キャパシタ素子の第３端」に相当する。）は、層間接続導体Ｖ１５を介して第２入出力電極Ｐ２に電気的に接続される。第２キャパシタ電極Ｃ１２（本発明における「キャパシタ素子の第４端」に相当する。）は、層間接続導体Ｖ１６を介してグランド電極ＧＰ２に電気的に接続される。
【００３６】
インダクタ素子Ｌ１は、図４等に示すように、半導体基板２１の第２主面ＰＳ２側に形成され、コイル導体Ｌ１１，Ｌ１２および層間接続導体Ｖ３１を含んで構成される。インダクタ素子Ｌ１は、Ｚ軸方向に巻回軸を有するコイルである。図２（Ｂ）に示すように、コイル導体Ｌ１１は、半導体基板２１の第２主面ＰＳ２に形成される約３．５ターンの矩形スパイラル状の導体である。コイル導体Ｌ１２は、第２絶縁層ＴＬ２の内部に形成される約３．５ターンの矩形スパイラル状の導体である。コイル導体Ｌ１１の一端は、層間接続導体Ｖ３１を介して、コイル導体Ｌ１２の一端に接続されている。
【００３７】
図３（Ａ）等に示すように、コイル導体Ｌ１１の他端（本発明における「インダクタ素子の第５端」に相当する。）は、第１ビア導体ＴＳＶ１および層間接続導体Ｖ１１を介して、第１入出力電極Ｐ１に電気的に接続される。図３（Ｂ）等に示すように、コイル導体Ｌ１２の他端（本発明における「インダクタ素子の第６端」に相当する。）は、第２ビア導体ＴＳＶ２および層間接続導体Ｖ１２，Ｖ３２を介して、第２入出力電極Ｐ２に電気的に接続される。
【００３８】
本実施形態では、図２（Ａ）等に示すように、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１が、Ｚ軸方向から視て、重ならない。
【００３９】
図５は薄膜ＥＳＤ保護デバイス１０１の回路図である。
【００４０】
薄膜ＥＳＤ保護デバイス１０１は、第１入出力電極Ｐ１と第２入出力電極Ｐ２との間にインダクタ素子Ｌ１が接続され、第１入出力電極Ｐ１とグランド電極ＧＰ１との間にダイオード素子Ｄ１が接続され、第２入出力電極Ｐ２とグランド電極ＧＰ２との間にはキャパシタ素子Ｃ１が接続された回路である。
【００４１】
ダイオード素子Ｄ１の第１端Ｅ１は、第１入出力電極Ｐ１に電気的に接続され、ダイオード素子Ｄ１の第２端Ｅ２は、グランド電極ＧＰ１に電気的に接続されている。キャパシタ素子Ｃ１の第３端Ｅ３は、第２入出力電極Ｐ２に電気的に接続され、キャパシタ素子Ｃ１の第４端Ｅ４は、グランド電極ＧＰ２に電気的に接続されている。インダクタ素子Ｌ１の第５端Ｅ５は、第１入出力電極Ｐ１およびダイオード素子Ｄ１の第１端Ｅ１に電気的に接続され、インダクタ素子Ｌ１の第６端Ｅ６は、第２入出力電極Ｐ２およびキャパシタ素子Ｃ１の第３端Ｅ３に電気的に接続されている。
【００４２】
このように、薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１、インダクタ素子Ｌ１およびキャパシタ素子Ｃ１により、ＥＳＤ保護機能付きローパスフィルタが構成される。
【００４３】
薄膜ＥＳＤ保護デバイス１０１によれば、次のような効果を奏する。
【００４４】
（ａ）薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１、キャパシタ素子Ｃ１およびインダクタ素子Ｌ１が一体形成される。そのため、ディスクリート部品であるチップインダクタ、チップキャパシタおよびチップダイオードを実装基板等に搭載する場合に比べて、回路構成に必要な実装面積を低減できる。また、この構成により、ディスクリート部品を実装基板等に搭載する場合に比べて、インダクタ素子とダイオード素子との間の配線長、およびインダクタ素子とキャパシタ素子との間の配線長を短くできる。そのため、インダクタ素子とダイオード素子との間の配線、およびインダクタ素子とキャパシタ素子との間の配線における導体抵抗や寄生インダクタンスを小さくでき、ＥＳＤ抑制電圧が低く、応答性の高い薄膜ＥＳＤ保護デバイスを実現できる。
【００４５】
（ｂ）また、薄膜ＥＳＤ保護デバイス１０１では、半導体基板２１の第１主面ＰＳ１側にダイオード素子Ｄ１およびキャパシタ素子Ｃ１が形成され、半導体基板２１の第２主面ＰＳ２側にインダクタ素子Ｌ１が形成される。そのため、半導体基板２１の一方主面側にダイオード素子Ｄ１、キャパシタ素子Ｃ１およびインダクタ素子Ｌ１が形成される場合に比べて、薄膜ＥＳＤ保護デバイスの実装面積（特に平面上の面積）を低減できる。また、この構成により、半導体基板２１の一方主面側にキャパシタ素子Ｃ１およびインダクタ素子Ｌ１を形成する場合に比べて、キャパシタ素子Ｃ１とインダクタ素子Ｌ１とのアイソレーションを確保しやすくなり、キャパシタ素子Ｃ１を構成するキャパシタ電極に渦電流を流れ難くできる。
【００４６】
（ｄ）薄膜ＥＳＤ保護デバイス１０１では、ダイオード素子Ｄ１が半導体基板２１の第１主面ＰＳ１側に形成されている。この構成により、ダイオード素子Ｄ１を第２絶縁層ＴＬ２に形成する場合に比べて、ダイオード素子Ｄ１とグランド電極ＧＰ１との間の配線長を短くでき、ダイオード素子Ｄ１とグランド電極ＧＰ１との間の配線における導体抵抗や寄生インダクタンスを小さくできる。そのため、ＥＳＤ抑制電圧が低く、応答性の高い薄膜ＥＳＤ保護デバイスを実現できる。
【００４７】
（ｅ）また、薄膜ＥＳＤ保護デバイス１０１では、キャパシタ素子Ｃ１が半導体基板２１の第１主面ＰＳ１側に形成されている。この構成により、キャパシタ素子Ｃ１を第２絶縁層ＴＬ２に形成する場合に比べて、キャパシタ素子Ｃ１とグランド電極ＧＰ２との間の配線長を短くでき、キャパシタ素子Ｃ１とグランド電極ＧＰ２との間の配線における導体抵抗や寄生インダクタンスを小さくできる。そのため、挿入損失の低いローパスフィルタを得ることができる。
【００４８】
（ｆ）さらに、薄膜ＥＳＤ保護デバイス１０１のように、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１は、Ｚ軸方向から視て、重ならないことが好ましい。仮に、ダイオード素子Ｄ１の上にキャパシタ素子Ｃ１を重ねて配置すると、キャパシタ素子Ｃ１を構成するキャパシタ電極の平坦性が確保し難くなる。そのため、この構成により、キャパシタ電極の凹凸に起因する、容量の変化や短絡の可能性を低くできる。
【００４９】
（ｇ）また、本実施形態では、半導体基板２１が高抵抗Ｓｉ基板であるため、半導体基板２１には渦電流が流れ難い。そのため、Ｑ値が高く、渦電流損失の少ないインダクタ素子Ｌ１を構成できる。また、薄膜ＥＳＤ保護デバイス１０１では、キャパシタ素子Ｃ１とインダクタ素子Ｌ１との間に高抵抗Ｓｉ基板が介在しているため、キャパシタ素子Ｃ１とインダクタ素子Ｌ１とのアイソレーションがさらに高まる。したがって、この構成により、キャパシタ素子Ｃ１を構成するキャパシタ電極に渦電流がさらに流れ難くなり、Ｑ値の高いインダクタ素子Ｌ１を構成できる。
【００５０】
（ｈ）本実施形態では、積層体１０Ａが、Ｚ軸方向から視て、互いに対向する第１辺および第２辺を有する矩形状であり、第１入出力電極Ｐ１および第２入出力電極Ｐ２が第１辺近傍に配置され、グランド電極ＧＰ１，ＧＰ２が第２辺近傍に配置されている。この構成によれば、第１主面ＰＳ１および第２主面ＰＳ２に平行な面方向（例えば、Ｘ軸方向またはＹ軸方向）に長い配線を引き回す必要がなく、各素子（インダクタ素子Ｌ１、ダイオード素子Ｄ１およびキャパシタ素子Ｃ１）と電極とを最短距離で接続できる。そのため、各素子と電極との間の配線における導体抵抗や寄生インダクタンスを小さくできる。
【００５１】
なお、本実施形態に係る薄膜ＥＳＤ保護デバイス１０１は、例えば次の工程で製造される。
【００５２】
（１）まず、互いに対向する第１主面ＰＳ１および第２主面ＰＳ２を有する半導体基板２１を用意する。半導体基板２１は例えば高抵抗Ｓｉ基板である。
【００５３】
また、半導体基板２１に、第１主面ＰＳ１から第２主面ＰＳ２まで貫通する第１ビア導体ＴＳＶ１および第２ビア導体ＴＳＶ２を形成する。具体的には、ボッシュプロセスによって、半導体基板２１の第１主面ＰＳ１から第２主面ＰＳ２まで貫通する孔を形成した後、イオン化スパッタリング法等によりＴｉＮ下地膜を形成する。その後、めっき法等によりその孔の内部にＣｕ等の導体を形成する。第１ビア導体ＴＳＶ１および第２ビア導体ＴＳＶ２は、いずれも例えばＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）である。
【００５４】
（２）次に、半導体基板２１の第１主面ＰＳ１側にダイオード素子Ｄ１を形成する。具体的には、まず、半導体基板２１の第１主面ＰＳ１側に所定の開口を有する絶縁膜（不図示）を形成し、この開口にｎ型不純物をドーピングしてｎ型半導体層５１（ｎ型ウェル）を形成する。次に、気相成長法（ＣＶＤ）によって、ｎ型半導体層５１の表面（第１主面ＰＳ１）にｐ型半導体層４１，４２をパターニング（成膜）する。その後、ｐ型半導体層４１，４２の表面にダイオード電極６１，６２を形成する。ダイオード電極６１，６２は、例えばＡｌ膜である。
【００５５】
このようにして、ｎ型半導体層５１、ｐ型半導体層４１，４２およびダイオード電極６１，６２を含んで構成されるダイオード素子Ｄ１を、半導体基板２１の第１主面ＰＳ１側に形成する。
【００５６】
（３）また、半導体基板２１の第１主面ＰＳ１（ｎ型半導体層５１が形成されていない部分）に、キャパシタ素子Ｃ１を形成する。具体的には、まず、第２キャパシタ電極Ｃ１２を形成する。その後、第２キャパシタ電極Ｃ１２の表面に薄膜誘電体層１２を形成する。次に、薄膜誘電体層１２の表面に第１キャパシタ電極Ｃ１１を形成する。第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ１２は、例えばＡｌ膜である。薄膜誘電体層１２は、例えば気相成長法（ＣＶＤ）によって形成されたＳｉＯ２膜である。
【００５７】
このようにして、半導体基板２１の第１主面ＰＳ１に、第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２および薄膜誘電体層１２を含んで構成されるキャパシタ素子Ｃ１を形成する。
【００５８】
なお、ダイオード電極６１，６２および第１キャパシタ電極Ｃ１１は、同工程で同時に形成してもよい。
【００５９】
（４）次に、半導体基板２１の第１主面ＰＳ１に絶縁層１１を形成する。具体的には、半導体基板２１の第１主面ＰＳ１に、気相成長法（ＣＶＤ）によって、少なくともｐ型半導体層４１，４２、ダイオード電極６１，６２、第１キャパシタ電極Ｃ１１、第２キャパシタ電極Ｃ１２および薄膜誘電体層１２が埋設する高さまで、絶縁層１１を形成する。絶縁層１１は例えばＳｉＯ２膜である。
【００６０】
（５）次に、絶縁層１１に層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６を形成する。具体的には、絶縁層１１の層間接続導体の位置に、エッチングにより孔を形成した後、イオン化スパッタリング法等によって、層間接続導体Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６を形成する。
【００６１】
（６）次に、絶縁層１１の表面に、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２を形成する。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２は、例えば絶縁層１１の表面に形成されたＣｕの導体パターンにＮｉ−Ａｕ等のめっき膜を形成した導体である。
【００６２】
（７）次に、絶縁層１１の表面に、保護層１を形成する。保護層１には、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２に応じた位置に開口が形成される。そのため、絶縁層１１の表面に保護層１が形成されても、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２は、保護層１の表面から露出する。保護層１は、例えばポリイミド（ＰＩ）樹脂、エポキシ（ＥＰ）樹脂、またはポリベンゾオキサゾール（ＰＢＯ）樹脂等である。
【００６３】
（８）また、半導体基板２１の第２主面ＰＳ２に、第２絶縁層ＴＬ２およびインダクタ素子Ｌ１を形成する。具体的には、半導体基板２１の第２主面ＰＳ２にコイル導体Ｌ１１を形成する。次に、半導体基板２１の第２主面ＰＳ２に、コイル導体Ｌ１１が埋設される高さまで樹脂を塗布し、硬化した後、電気的接続を行うための層間接続導体Ｖ３１を形成してから樹脂の表面にコイル導体Ｌ１２を形成する。その後、コイル導体Ｌ１２が埋設される高さまで樹脂を塗布して硬化させる。このようにして、コイル導体Ｌ１１，Ｌ１２を含んで構成されるインダクタ素子Ｌ１が形成される。なお、層間接続導体Ｖ３１は、レーザーによって硬化した樹脂に孔を形成してもよく、感光性の樹脂を用いて硬化前に孔を形成してもよい。
【００６４】
（９）最後にダイシングを行い、ウェハーから個々の薄膜ＥＳＤ保護デバイス１０１単位（個片）に分離する。
【００６５】
《第２の実施形態》
第２の実施形態では、第２絶縁層に磁性体を有する例を示す。
【００６６】
図６（Ａ）は第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２の斜視図であり、図６（Ｂ）は薄膜ＥＳＤ保護デバイス１０２の分解斜視図である。図７（Ａ）は薄膜ＥＳＤ保護デバイス１０２の平面図であり、図７（Ｂ）は薄膜ＥＳＤ保護デバイス１０２が備える半導体基板２１の第２主面の平面図である。図８（Ａ）は図７（Ａ）におけるＥ−Ｅ断面図であり、図８（Ｂ）は図７（Ａ）におけるＦ−Ｆ断面図である。なお、図７（Ｂ）では、構造を分かりやすくするため、磁性体シート３１の図示を省略している。
【００６７】
薄膜ＥＳＤ保護デバイス１０２は、第２絶縁層ＴＬ２の構造が、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる。また、薄膜ＥＳＤ保護デバイス１０２は、インダクタ素子Ｌ２の構造が薄膜ＥＳＤ保護デバイス１０１と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０１と実質的に同じである。
【００６８】
以下、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる部分について説明する。
【００６９】
本実施形態に係る第２絶縁層ＴＬ２は、半導体基板２１の第２主面ＰＳ２側に貼付される磁性体シート３１である。磁性体シート３１は、例えばフェライト粉等の磁性体粉がエポキシ樹脂等の樹脂中に分散された樹脂シートである。
【００７０】
本実施形態では、この磁性体シート３１が本発明における「磁性体」に相当する。
【００７１】
インダクタ素子Ｌ２は、半導体基板２１の第２主面ＰＳ２側に形成される。具体的には、インダクタ素子Ｌ２は、コイル導体Ｌ１０および磁性体シート３１で構成される。コイル導体Ｌ１０は、半導体基板２１の第２主面ＰＳ２に形成されるミアンダ形状の導体である。
【００７２】
図８（Ａ）等に示すように、コイル導体Ｌ１０の他端（本発明における「インダクタ素子の第５端」に相当する。）は、第１ビア導体ＴＳＶ１および層間接続導体Ｖ１１を介して、第１入出力電極Ｐ１に電気的に接続される。図８（Ｂ）等に示すように、コイル導体Ｌ１２の他端（本発明における「インダクタ素子の第６端」に相当する。）は、第２ビア導体ＴＳＶ２および層間接続導体Ｖ１２を介して、第２入出力電極Ｐ２に電気的に接続される。
【００７３】
本実施形態に係る薄膜ＥＳＤ保護デバイス１０２によれば、第１の実施形態で述べた効果以外に、次のような効果を奏する。
【００７４】
（ａ）薄膜ＥＳＤ保護デバイス１０２は、第２絶縁層ＴＬ２に磁性体（磁性体シート３１）を有する。この構成により、磁性体シート３１の高い透磁率の作用で、少ないターン数でも所定のインダクタンス値を有するインダクタ素子が得られる。
【００７５】
なお、本実施形態に係る薄膜ＥＳＤ保護デバイス１０２では、磁性体とキャパシタ素子Ｃ１とのアイソレーションを十分に確保されている。仮に、磁性体がキャパシタ素子Ｃ１の近傍に配置されている場合、キャパシタ素子Ｃ１周辺の配線（例えば、図５における第４端Ｅ４とグランド電極ＧＰ２との間の配線、第３端Ｅ３と第２入出力電極Ｐ２との間の配線、または第３端Ｅ３と第６端Ｅ６との間の配線）における寄生インダクタンスが大きくなり、所定のフィルタ特性が得られない虞がある。しかし、薄膜ＥＳＤ保護デバイス１０２では、磁性体とキャパシタ素子Ｃ１とのアイソレーションが十分に確保されているため、挿入損失の低いローパスフィルタを得ることができる。
【００７６】
（ｂ）また、一般に、半導体基板２１に微細な導体パターンによりターン数の多いコイル導体を形成しようとすると製造工程（積層工程など）が多くなってしまうが、この構成では、半導体基板２１の第２主面に磁性体シート３１を貼付するだけで、所定のインダクタンス値を有するインダクタ素子を実現できるため、製造工程の工数が削減され、低コスト化できる。
【００７７】
なお、本実施形態では、第２絶縁層ＴＬ２が、半導体基板２１の第２主面ＰＳ２に貼付される磁性体シートである例を示したが、この構成に限定されるものではない。第２絶縁層ＴＬ２は、フェライト粉等の磁性体粉をエポキシ樹脂等に分散した樹脂を、コイル導体Ｌ１０が形成された半導体基板２１の第２主面ＰＳ２に塗布して形成してもよい。
【００７８】
また、本実施形態では、磁性体シート３１を有する薄膜ＥＳＤ保護デバイスの例を示したが、本発明における「磁性体」はこれに限定されるものではない。「磁性体」は、例えば磁性体フェライト焼結体等のチップであってもよい。
【００７９】
また、インダクタ素子は、半導体基板２１の第２主面ＰＳ２に積層した複数のコイル導体を含んで構成されていてもよい。但し、薄化した半導体基板２１はハンドリング等が難しく、フォトリソグラフィやめっき工程等を繰り返すことにより、半導体基板２１が破損する虞がある。そのため、製造工程の工数の削減や量産性の点から、本実施形態のように、磁性体シートを貼付することが好ましい。
【００８０】
《第３の実施形態》
第３の実施形態では、第２絶縁層の構造が、第２の実施形態とは異なる例を示す。
【００８１】
図９（Ａ）は第３の実施形態に係る薄膜ＥＳＤ保護デバイス１０３の斜視図であり、図９（Ｂ）は薄膜ＥＳＤ保護デバイス１０３の分解斜視図である。図１０（Ａ）は薄膜ＥＳＤ保護デバイス１０３の平面図であり、図１０（Ｂ）は薄膜ＥＤＳ保護デバイス１０３が備えるシート３２の平面図である。図１１（Ａ）は図１０（Ａ）におけるＧ−Ｇ断面図であり、図１１（Ｂ）は図１０（Ａ）におけるＨ−Ｈ断面図である。
【００８２】
薄膜ＥＳＤ保護デバイス１０３は、第２絶縁層ＴＬ２の構造が、第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２と異なる。また、薄膜ＥＳＤ保護デバイス１０３は、インダクタ素子Ｌ３の構造が薄膜ＥＳＤ保護デバイス１０２と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０２と実質的に同じである。
【００８３】
以下、第２の実施形態に係る薄膜ＥＳＤ保護デバイス１０２と異なる部分について説明する。
【００８４】
本実施形態に係る第２絶縁層ＴＬ２は、半導体基板２１の第２主面ＰＳ２側に貼付されるシート３２である。シート３２の内部には、コイル導体Ｌ１０および層間接続導体Ｖ３２，３３が形成されている。図１０（Ｂ）に示すように、層間接続導体Ｖ３２，Ｖ３３の一端は、シート３２の表面から露出している。シート３２は、例えばフェライト粉等の磁性体粉がエポキシ樹脂等の樹脂中に分散された樹脂シートである。
【００８５】
本実施形態では、このシート３２が本発明における「磁性体」に相当する。
【００８６】
図１１（Ａ）および図１１（Ｂ）に示すように、半導体基板２１の第２主面ＰＳ２にシート３２が貼付されることにより、層間接続導体Ｖ３３が、半導体基板２１の第２主面ＰＳ２から露出する第１ビア導体ＴＳＶ１に電気的に接続される。また、層間接続導体Ｖ３２が、半導体基板２１の第２主面ＰＳ２から露出する第２ビア導体ＴＳＶ２に電気的に接続される。層間接続導体Ｖ３２，Ｖ３３とビア導体（第１ビア導体ＴＳＶ１および第２ビア導体ＴＳＶ２）とは、例えばはんだ等の導電性接合材で接合される。また、例えばＡｕ−Ｓｎによる超音波接合で接合されていてもよい。
【００８７】
インダクタ素子Ｌ３は、第２絶縁層ＴＬ２に形成され、コイル導体Ｌ１０とシート３２とで構成される。コイル導体Ｌ１０は、シート３２（第２絶縁層ＴＬ２）の内部に形成されるミアンダ形状の導体である。
【００８８】
図１１（Ａ）等に示すように、コイル導体Ｌ１０の他端（本発明における「インダクタ素子の第５端」に相当する。）は、第１ビア導体ＴＳＶ１および層間接続導体Ｖ１１，Ｖ３３を介して、第１入出力電極Ｐ１に電気的に接続される。図１１（Ｂ）等に示すように、コイル導体Ｌ１０の他端（本発明における「インダクタ素子の第６端」に相当する。）は、第２ビア導体ＴＳＶ２および層間接続導体Ｖ１２，Ｖ３２を介して、第２入出力電極Ｐ２に電気的に接続される。
【００８９】
本実施形態に係る薄膜ＥＳＤ保護デバイス１０３によれば、第２の実施形態で述べた効果以外に、次のような効果を奏する。
【００９０】
（ａ）本実施形態では、インダクタ素子Ｌ３が、シート３２（磁性体）と、シート３２に形成されるコイル導体Ｌ１０とで構成される。そのため、磁性体の磁気シールド効果により、インダクタ素子Ｌ３からの磁界がシート３２の外部に放射されることを抑制できる。したがって、キャパシタ素子Ｃ１とインダクタ素子Ｌ３とのアイソレーションがさらに高まる。なお、本実施形態のように、コイル導体Ｌ１０がシート３２の内部に形成されることにより、インダクタ素子Ｌ３からの磁界がシート３２の外部に放射されることをさらに抑制できる。
【００９１】
《第４の実施形態》
第４の実施形態では、第１ビア導体および第２ビア導体の構造が、以上に示した各実施形態とは異なる例を示す。
【００９２】
図１２（Ａ）は第４の実施形態に係る薄膜ＥＳＤ保護デバイス１０４の斜視図であり、図１２（Ｂ）は薄膜ＥＳＤ保護デバイス１０４の平面図である。図１３（Ａ）は図１２（Ｂ）におけるＪ−Ｊ断面図であり、図１３（Ｂ）は図１２（Ｂ）におけるＫ−Ｋ断面図である。
【００９３】
薄膜ＥＳＤ保護デバイス１０４は、磁性体膜ＭＦ１，ＭＦ２を有する点で、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる。その他の構成については、薄膜ＥＳＤ保護デバイス１０１と同じである。
【００９４】
以下、第１の実施形態に係る薄膜ＥＳＤ保護デバイス１０１と異なる部分について説明する。
【００９５】
本実施形態では、図１２（Ｂ）、図１３（Ａ）および図１３（Ｂ）に示すように、第１ビア導体ＴＳＶ１の外周面に、円筒状（またはストロー状）の磁性体膜ＭＦ１が形成されている。また、第２ビア導体ＴＳＶ２の外周面には、円筒状（またはストロー状）の磁性体膜ＭＦ２が形成されている。磁性体膜ＭＦ１，ＭＦ２は、ボッシュプロセスによって、半導体基板２１の第１主面ＰＳ１から第２主面ＰＳ２まで貫通する孔を形成した後に、その孔の内壁に形成される磁性体層である。
【００９６】
この磁性体膜ＭＦ１を形成することにより、第１ビア導体ＴＳＶ１の寄生インダクタンスは大きくなる。また、この磁性体膜ＭＦ２を形成することにより、第２ビア導体ＴＳＶ２の寄生インダクタンスは大きくなる。
【００９７】
図１４は、薄膜ＥＳＤ保護デバイス１０４の回路図である。図１４では、第１ビア導体ＴＳＶ１の寄生インダクタンスをインダクタＬＴＶ１で表しており、第２ビア導体ＴＳＶ２の寄生インダクタンスをインダクタＬＴＶ２で表している。
【００９８】
図１４に示すように、薄膜ＥＳＤ保護デバイス１０４では、第１入出力電極Ｐ１と第２入出力電極Ｐ２との間にインダクタＬＴＶ１、インダクタ素子Ｌ１およびインダクタＬＴＶ２が直列に接続される。したがって、この構成により、容易に所定のインダクタンスが得られる。
【００９９】
また、半導体基板２１の第１主面ＰＳ１から第２主面ＰＳ２まで貫通する孔の内壁に磁性体層を形成するだけであるため、コイル導体を積層する場合等に比べて、製造工程の工数が大幅に増加することなく、薄膜ＥＳＤ保護デバイスのインダクタンス成分を容易に高められる。
【０１００】
《その他の実施形態》
以上に示した各実施形態では、積層体の平面形状が矩形の直方体である例を示したが、この構成に限定されるものではない。積層体の形状は、本発明の作用・効果を奏する範囲において適宜変更可能である。積層体の平面形状は、例えば多角形、円形、楕円形、Ｌ字形、クランク形、Ｔ字形、Ｙ字形等であってもよい。また、半導体基板の形状も、積層体と同様に、本発明の作用・効果を奏する範囲において適宜変更可能である。
【０１０１】
以上に示した各実施形態では、Ｚ軸方向に巻回軸を有するインダクタ素子、またはミアンダ形状のインダクタ素子の例を示したが、この構成に限定されるものではない。インダクタ素子の形状、巻回数は本発明の作用・効果を奏する範囲において適宜変更可能である。インダクタ素子は例えば平面スパイラル状、平面ループ状、ヘリカル状であってもよい。また、インダクタ素子の巻回軸についても、本発明の作用・効果を奏する範囲において適宜変更可能であり、例えばＸ軸方向またはＹ軸方向に沿っていてもよい。
【０１０２】
なお、以上に示した各実施形態では、半導体基板２１の第１主面ＰＳ１側にｎ型不純物をドーピングして形成するｎ型半導体層５１の例を示したが、この構成に限定するものではない。ｎ型半導体層５１は、ｐ型半導体層４１と同様に、例えば半導体基板２１の第１主面ＰＳ１をパターニング（成膜）してもよい。さらに、以上に示した各実施形態では、２つのｐｎ接合ダイオードのカソードが互いに接続された構成のダイオード素子Ｄ１を示したが、ダイオード素子はこれに限定されるものではない。本発明のダイオード素子は、１つのｐｎ接合ダイオードであってもよく、２つのｐｎ接合ダイオードのアノードが互いに接続された構成であってもよい。
【０１０３】
また、以上に示した各実施形態では、ローパスフィルタが構成された薄膜ＥＳＤ保護デバイスの例を示したが、この構成に限定されるものではない。薄膜ＥＳＤ保護デバイスに構成される回路は、本発明の作用・効果を奏する範囲において適宜変更可能である。
【０１０４】
以上に示した各実施形態では、第１入出力電極Ｐ１，第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２が矩形の導体である例について示したが、この構成に限定されるものではない。第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２の形状は適宜変更可能である。また、第１入出力電極Ｐ１、第２入出力電極Ｐ２およびグランド電極ＧＰ１，ＧＰ２の配置・個数についても、薄膜ＥＳＤ保護デバイスの回路構成によって適宜変更可能である。グランド電極の数は、例えば１つであってもよく、３つ以上であってもよい。
【０１０５】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【符号の説明】
【０１０６】
Ｃ１…キャパシタ素子
Ｄ１…ダイオード素子
Ｌ１，Ｌ２，Ｌ３…インダクタ素子
Ｃ１１…第１キャパシタ電極
Ｃ１２…第２キャパシタ電極
Ｅ１…ダイオード素子の第１端
Ｅ２…ダイオード素子の第２端
Ｅ３…キャパシタ素子の第３端
Ｅ４…キャパシタ素子の第４端
Ｅ５…インダクタ素子の第５端
Ｅ６…インダクタ素子の第６端
ＧＰ１，ＧＰ２…グランド電極
Ｌ１０，Ｌ１１，Ｌ１２…コイル導体
ＬＴＶ１…インダクタ
ＬＴＶ２…インダクタ
ＭＦ１，ＭＦ２…磁性体膜
Ｐ１…第１入出力電極
Ｐ２…第２入出力電極
ＧＰ１，ＧＰ２…グランド電極
ＰＳ１…半導体基板の第１主面
ＰＳ２…半導体基板の第２主面
Ｓ１…積層体の第１面
Ｓ２…積層体の第２面
ＴＬ１…第１絶縁層
ＴＬ２…第２絶縁層
ＴＳＶ１…第１ビア導体
ＴＳＶ２…第２ビア導体
Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６，Ｖ３１，Ｖ３２，Ｖ３３…層間接続導体
１…保護層
１０Ａ…積層体
１１…絶縁樹脂層
１２…薄膜誘電体層
２１…半導体基板
３１…磁性体シート
３２…シート
４１，４２…ｐ型半導体層
５１…ｎ型半導体層
６１，６２…ダイオード電極
１０１，１０２，１０３，１０４…薄膜ＥＳＤ保護デバイス
【要約】
薄膜ＥＳＤ保護デバイス（１０１）は、第１主面（ＰＳ１）および第２主面（ＰＳ２）を有する半導体基板（２１）、第１主面（ＰＳ１）に形成される第１絶縁層（ＴＬ１）、第２主面（ＰＳ２）に形成される第２絶縁層（ＴＬ２）、第１入出力電極（Ｐ１）、第２入出力電極（Ｐ２）、グランド電極（ＧＰ１，ＧＰ２）、ダイオード素子（Ｄ１）、キャパシタ素子（Ｃ１）、インダクタ素子（Ｌ１）を備える。キャパシタ素子（Ｃ１）およびダイオード素子（Ｄ１）は第１主面（ＰＳ１）側に形成され、インダクタ素子（Ｌ１）は第２主面側に形成される。インダクタ素子（Ｌ１）は、第１主面（ＰＳ１）から第２主面（ＰＳ２）まで貫通する第１ビア導体（ＴＳＶ１）および第２ビア導体（ＴＳＶ２）を介して、第１入出力電極（Ｐ１）および第２入出力電極（Ｐ２）にそれぞれ接続される。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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