(57)【特許請求の範囲】
【請求項１】
高速フレームを受信するフレーム処理部と、
受信した高速フレーム内に格納された第１の低速フレームを分離する第１の分離部と、
受信した高速フレーム内に格納された第２の低速フレームを分離する第２の分離部と、
受信した高速フレーム内に格納されたＭＳＩ（Multiplex Structure Identifier）値を抽出する抽出部と、
前記抽出部にて抽出されたＭＳＩ値に基づいて、当該ＭＳＩ値に対応する前記第１の分離部又は前記第２の分離部を判定する制御部と、
前記制御部の判定結果に基づき、前記第１の分離部と前記第２の分離部の何れか一方に前記第１の分離部の出力フレームの入力先を切り替える切替部と、
を有することを特徴とする分離装置。
【請求項２】
前記ＭＳＩ値と、前記第１の分離部又は前記第２の分離部の出力フレームの入力先を示す接続情報と、を対応付けて記憶する記憶部と、を有し、
前記抽出されたＭＳＩ値と前記記憶されたＭＳＩ値とを比較し、前記抽出されたＭＳＩ値が前記記憶されたＭＳＩ値と一部異なる場合に、同一のＭＳＩ値に関わる接続情報を維持しながら、異なるＭＳＩ値に関わる接続情報を更新することを特徴とする請求項１に記載の分離装置。
【請求項３】
第１の低速フレームを高速フレーム内に格納する第１の多重部と、
第２の低速フレームを高速フレーム内に格納する第２の多重部と、
前記第１の多重部の出力フレーム内に格納されたＭＳＩ（Multiplex Structure Identifier）値を抽出する抽出部と、
前記抽出部にて抽出されたＭＳＩ値に基づき、当該ＭＳＩ値に対応する前記第１の多重部又は前記第２の多重部を判定する制御部と、
前記制御部の判定結果に基づき、前記第１の多重部と前記第２の多重部の何れか一方に前記第１の多重部の出力フレームの入力先を切り替える切替部と、
を有することを特徴とする多重装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分離装置及び多重装置に関する。
【背景技術】
【０００２】
近年の大規模なネットワークの構築に伴って、データ伝送処理の大容量かつ高速化が求められている。このようなネットワークを構築する高速デジタル伝送方式の規格として、ＩＴＵ‐Ｔ（International  Telecommunication  Union  Telecommunication  standardization  sector）の勧告Ｇ.７０９規格に示されるＯＴＮ（Optical  Transport  Network）がある。ＯＴＮ伝送方式には、伝送レートの異なる複数種のクライアント信号を１つの信号に時分割に多重できる、ＯＴＵ（Optical  channel  Transport  Unit）が定義されている。ＯＴＵには、複数種のＯＤＵ（Optical-channel  Data  Unit）が格納できる。
【０００３】
複数種のＯＤＵとして、例えば、ＯＤＵ０には、約１．２５Ｇｂｐｓまでのクライアント信号、ＯＤＵ１には、約２．５Ｇｂｐｓまでのクライアント信号が格納できる。また、ＯＤＵ２には、約１０Ｇｂｐｓまでのクライアント信号、ＯＤＵ３には、約４０Ｇｂｐｓまでのクライアント信号、ＯＤＵ４には、約１００Ｇｂｐｓまでのクライアント信号が格納できる。
【０００４】
ＯＤＵは、下位レベルのＯＤＵを格納可能にし、例えば、ＯＤＵ４は、ＯＤＵ０、ＯＤＵ１、ＯＤＵ２やＯＤＵ３を格納可能にし、ＯＤＵ３は、ＯＤＵ０、ＯＤＵ１やＯＤＵ２を格納可能にしている。しかも、ＯＤＵは、下位レベルのＯＤＵを多段にネストして格納できるマルチステージ方式を採用している。尚、下位レベルのＯＤＵを格納しているＯＤＵは、ＨＯ（High  Order）−ＯＤＵ、下位レベルのＯＤＵを格納していないＯＤＵは、ＬＯ（Low  Order）−ＯＤＵと定義されている。
【０００５】
そして、ＯＴＮに準拠した伝送装置内の分離装置では、受信したＯＴＵ内のＨＯ−ＯＤＵからＬＯ−ＯＤＵのデータを分離出力できる。図１４は、伝送装置内の分離装置の一例を示す説明図である。尚、ＯＤＵ０は１Ｇフレーム、ＯＤＵ２は１０Ｇフレーム、ＯＤＵ３は４０Ｇフレーム、ＯＤＵ４は１００Ｇフレームに相当する。
【０００６】
図１４に示す分離装置１００は、１個の１００Ｇ処理部１１１と、２個の４０Ｇ処理部１１２と、１８個の１０Ｇ処理部１１３と、２８８個の１Ｇ処理部１１４と、ＳＷ１１５とを有する。
【０００７】
１００Ｇ処理部１１１は、例えば、１００Ｇ入力インタフェース１０１Ａからの１００Ｇフレーム（ＯＤＵ４）を入力した場合に、１００Ｇフレーム内のマッピング構成を示すＭＳＩ（Multiplex  Structure  Identifier）値を１００Ｇフレームから抽出する。１００Ｇフレームは、ＴＳ（Tributary  Slot)単位で、８０ＴＳで構成する。１００Ｇ処理部１１１は、抽出したＭＳＩ値に基づき、１００Ｇフレームから各低速フレームを分離する。尚、１００Ｇフレームから分離される低速フレームとは、例えば、４０Ｇフレーム（ＯＤＵ３）、１０Ｇフレーム（ＯＤＵ２）又は１Ｇフレーム（ＯＤＵ０）に相当する。
【０００８】
各４０Ｇ処理部１１２は、４０Ｇ入力インタフェース１０１Ｂ又は１００Ｇ処理部１１１からの４０Ｇフレーム（ＯＤＵ３）を入力した場合に、４０ＧフレームからＭＳＩ値を抽出する。４０Ｇフレームは、３２ＴＳで構成する。４０Ｇ処理部１１２は、抽出したＭＳＩ値に基づき、４０Ｇフレームから各低速フレームを分離する。尚、４０Ｇフレームから分離される低速フレームとは、例えば、１０Ｇフレーム又は１Ｇフレームに相当する。
【０００９】
また、１０Ｇ処理部１１３は、８個の１０Ｇ処理部１１３Ａと、１０個の１０Ｇ処理部１１３Ｂとを有する。１０Ｇ処理部１１３Ａは、４０Ｇ処理部１１２からの１０Ｇフレーム（ＯＤＵ２）を入力した場合に、１０ＧフレームからＭＳＩ値を抽出する。１０Ｇフレームは、８ＴＳで構成する。１０Ｇ処理部１１３Ａは、抽出したＭＳＩ値に基づき、１０Ｇフレームから１Ｇフレームを分離する。また、１０Ｇ処理部１１３Ｂは、１００Ｇ処理部１１１又は１０Ｇ入力インタフェース１０１Ｃからの１０Ｇフレームを入力した場合に、１０ＧフレームからＭＳＩ値を抽出する。１０Ｇ処理部１１３Ｂは、抽出したＭＳＩ値に基づき、１０Ｇフレームから１Ｇフレームを分離する。
【００１０】
また、１Ｇ処理部１１４は、６４個の１Ｇ処理部１１４Ａと、６４個の１Ｇ処理部１１４Ｂと、８０個の１Ｇ処理部１１４Ｃと、８０個の１Ｇ処理部１１４Ｄとを有する。１Ｇ処理部１１４Ａは、１０Ｇ処理部１１３Ａからの１Ｇフレームを入力した場合に、１Ｇフレームからクライアント信号を取得する。１Ｇ処理部１１４Ｂは、４０Ｇ処理部１１２からの４０Ｇフレームを入力した場合に、４０Ｇフレームからクライアント信号を取得する。１Ｇ処理部１１４Ｃは、１０Ｇ処理部１１３Ｂからの１Ｇフレームを入力した場合に、１Ｇフレームからクライアント信号を取得する。１Ｇ処理部１１４Ｄは、１００Ｇ処理部１１１からの１Ｇフレームを入力した場合に、１Ｇフレームからクライアント信号を取得する。ＳＷ１１５は、１００Ｇ処理部１１１、４０Ｇ処理部１１２、１０Ｇ処理部１１３又は１Ｇ処理部１１４の出力信号を出力段に切替出力するスイッチである。
【００１１】
分離装置１００は、例えば、１００Ｇ入力インタフェース１０１Ａから１００Ｇフレームを、１００Ｇ処理部１１１、４０Ｇ処理部１１２、１０Ｇ処理部１１３Ａ及び１Ｇ処理部１１４Ａを経てクライアント信号に分離し、ＳＷ１１５から出力できる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１４６９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、分離装置１００では、１００Ｇフレーム内に格納できる複数種のＯＤＵの組み合わせパターンを考慮し、例えば、１００Ｇ処理部１１１に、２個の４０Ｇ処理部１１２、１０個の１０Ｇ処理部１１３Ｂ及び８０個の１Ｇ処理部１１４Ｄを備えている。更に、分離装置１００は、４０Ｇ処理部１１２に、８個の１０Ｇ処理部１１３Ａ及び６４個の１Ｇ処理部１１４Ｂ、１０Ｇ処理部１１３Ａに６４個の１Ｇ処理部１１４Ａ、１０Ｇ処理部１１３Ｂに８０個の１Ｇ処理部１１４Ｃを備えている。
【００１４】
つまり、分離装置１００は、１個の１００Ｇ処理部１１１と、２個の４０Ｇ処理部１１２と、１８個の１０Ｇ処理部１１３と、２８８個の１Ｇ処理部１１４とを備えている。その結果、使用しない、例えば、４０Ｇ処理部１１２、１０Ｇ処理部１１３及び１Ｇ処理部１１４等のｎＧ処理部が増え、その回路規模が大きくなって消費電力が増加してしまう。尚、ｎＧは、例えば、１００Ｇ、４０Ｇ、１０Ｇ及び／又は１Ｇである。また、伝送装置内の分離装置１００について説明したが、伝送装置内の多重装置についても同様に複数種のＯＤＵの組合せパターンに応じて、ｎＧ処理部毎に下位レベルの処理部を備えるため、その回路規模が大きくなって消費電力が増加する。
【００１５】
一つの側面では、回路規模を小さくし、消費電力の削減が図れる分離装置及び多重装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
一つの案の分離装置は、第１の分離部と、第２の分離部と、切替部とを有する。第１の分離部は、入力信号を分離する。第２の分離部は、入力信号を分離する。切替部は、前記第１の分離部に入力された入力信号の構成に応じて、前記第１の分離部と前記第２の分離部の何れか一方に前記第１分離部が分離した信号の入力先を切り替える。
【発明の効果】
【００１７】
回路規模を小さくし、消費電力の削減を図る。
【図面の簡単な説明】
【００１８】
【図１】図１は、本実施例の伝送装置の一例を示す説明図である。
【図２】図２は、伝送装置内の分離装置の一例を示す説明図である。
【図３】図３は、分離装置内の詳細な構成の一例を示す説明図である。
【図４】図４は、伝送装置内の多重装置の一例を示す説明図である。
【図５】図５は、多重装置内の詳細な構成の一例を示す説明図である。
【図６Ａ】図６Ａは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図６Ｂ】図６Ｂは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図６Ｃ】図６Ｃは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図７Ａ】図７Ａは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図７Ｂ】図７Ｂは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図７Ｃ】図７Ｃは、１００Ｇ受信側ＰＳＷのＴＳ番号並び替え動作の一例を示す説明図である。
【図８】図８は、ヒットレス処理に関わる管理テーブルの一例を示す説明図である。
【図９】図９は、ヒットレス処理に関わる管理テーブルの一例を示す説明図である。
【図１０】図１０は、ヒットレス処理に応じた１０Ｇ処理部の切替選択動作の一例を示す説明図である。
【図１１】図１１は、ヒットレス処理（ＭＳＩ削除時）に応じた１０Ｇ処理部の切替選択動作の一例を示す説明図である。
【図１２】図１２は、ヒットレス処理（ＭＳＩ追加時）に応じた１０Ｇ処理部の切替選択動作の一例を示す説明図である。
【図１３】図１３は、ヒットレス処理に関わる制御部の処理動作の一例を示すフローチャートである。
【図１４】図１４は、伝送装置内の分離装置の一例を示す説明図である。
【発明を実施するための形態】
【００１９】
以下、図面に基づいて、本願の開示する分離装置及び多重装置の実施例を詳細に説明する。尚、本実施例により、開示技術が限定されるものではない。また、以下に示す実施例は、矛盾を起こさない範囲で適宜組み合わせても良い。
【実施例】
【００２０】
図１は、本実施例の伝送装置の一例を示す説明図、図２は、伝送装置内の分離装置の一例を示す説明図、図４は、伝送装置内の多重装置の一例を示す説明図である。図１に示す伝送装置１は、例えば、ＯＴＮと接続する光波長分離多重装置である。伝送装置１は、入力インタフェース２と、出力インタフェース３と、分離装置４と、多重装置５と、制御部６と、管理テーブル７とを有する。
【００２１】
図２に示す入力インタフェース２は、ＯＴＮとの間の入力インタフェースに相当し、１個の１００Ｇ入力インタフェース２Ａと、２個（＃１及び＃２）の４０Ｇ入力インタフェース２Ｂと、１０個（＃１〜＃１０）の１０Ｇ入力インタフェース２Ｃとを有する。１００Ｇ入力インタフェース２Ａは、１００Ｇフレーム（ＯＤＵ４）を入力するインタフェースである。各４０Ｇ入力インタフェース２Ｂは、４０Ｇフレーム（ＯＤＵ３）を入力するインタフェースである。各１０Ｇ入力インタフェース２Ｃは、１０Ｇフレーム（ＯＤＵ２）を入力するインタフェースである。
【００２２】
図４に示す出力インタフェース３は、ＯＴＮとの間の出力インタフェースに相当し、１個の１００Ｇ出力インタフェース３Ａと、２個（＃１及び＃２）の４０Ｇ出力インタフェース３Ｂと、１０個（＃１〜＃１０）の１０Ｇ出力インタフェース３Ｃとを有する。１００Ｇ出力インタフェース３Ａは、１００Ｇフレーム（ＯＤＵ４）を出力するインタフェースである。各４０Ｇ出力インタフェース３Ｂは、４０Ｇフレーム（ＯＤＵ３）を出力するインタフェースである。各１０Ｇ出力インタフェース３Ｃは、１０Ｇフレーム（ＯＤＵ２）を出力するインタフェースである。
【００２３】
分離装置４は、入力インタフェース２から入力した高速フレームから下位レベルの低速フレームを分離し、低速フレームからＴＳ単位のデータを分離出力する。多重装置５は、ＴＳ（Tributary  Slot）単位のデータを低速フレームに格納し、格納した複数の低速フレームを多重化して高速フレームを生成し、生成した高速フレームを出力インタフェース３に出力する。制御部６は、伝送装置１全体を制御する。管理テーブル７は、後述するＭＳＩ(Multiplex  Structure  Identifier）値毎のＴＳ番号の並び替え情報を登録して管理している。
【００２４】
図２に示す分離装置４は、１個の１００Ｇ処理部１１と、２個（＃１及び＃２）の４０Ｇ処理部１２と、１０個（＃１〜＃１０）の１０Ｇ処理部１３と、８０個（＃１〜＃８０）の１Ｇ処理部１４と、受信側ＳＷ１５とを有する。
【００２５】
１００Ｇ処理部１１は、１００Ｇ入力インタフェース２Ａと接続し、１００Ｇ入力インタフェース２Ａから入力した１００Ｇフレームから、例えば、４０Ｇフレーム、１０Ｇフレームや１Ｇフレーム等の低速フレームを分離するフレーマである。１００Ｇ処理部１１は、例えば、第１の分離部である。４０Ｇ処理部１２は、４０Ｇ入力インタフェース２Ｂと接続し、４０Ｇ入力インタフェース２Ｂから入力した４０Ｇフレームから、例えば、１０Ｇフレームや１Ｇフレーム等の低速フレームを分離するフレーマである。４０Ｇ処理部１２は、例えば、第２の分離部である。１０Ｇ処理部１３は、１０Ｇ入力インタフェース２Ｃと接続し、１０Ｇ入力インタフェース２Ｃから入力した１０Ｇフレームから、例えば、１Ｇフレームを分離するフレーマである。１０Ｇ処理部１３は、例えば、第３の分離部である。１Ｇ処理部１４は、１Ｇフレームからクライアント信号を取得する。
【００２６】
受信側ＳＷ１５は、制御部６からの制御信号に応じて、１００Ｇ処理部１１、２個の４０Ｇ処理部１２、１０個の１０Ｇ処理部１３及び８０個の１Ｇ処理部１４を切替接続する、例えば、切替部である。受信側ＳＷ１５は、例えば、１００Ｇ処理部１１と各４０Ｇ処理部１２との間のパス、１００Ｇ処理部１１と各１０Ｇ処理部１３との間のパス、１００Ｇ処理部１１と各１Ｇ処理部１４との間のパスを切替接続可能にしている。また、受信側ＳＷ１５は、例えば、各４０Ｇ処理部１２と各１０Ｇ処理部１３との間のパス、各４０Ｇ処理部１２と各１Ｇ処理部１４との間のパス、各１０Ｇ処理部１３と各１Ｇ処理部１４との間のパスを切替接続可能にしている。
【００２７】
１００Ｇ処理部１１は、１００Ｇフレーム処理部１１Ａと、１００Ｇ分離部１１Ｂとを有する。１００Ｇフレーム処理部１１Ａは、１００Ｇフレームに対してフレーム処理を実行し、１００Ｇフレーム内のＯＨ（Over  Head)からＭＳＩ値を抽出すると共に、抽出したＭＳＩ値を制御部６に通知する。１００Ｇ分離部１１Ｂは、抽出した１００ＧフレームのＭＳＩ値に基づき、１００Ｇフレーム内のペイロードから低速フレームを分離する。
【００２８】
各４０Ｇ処理部１２は、４０Ｇフレーム処理部１２Ａと、４０Ｇ分離部１２Ｂとを有する。４０Ｇフレーム処理部１２Ａは、４０Ｇフレームに対してフレーム処理を実行し、４０Ｇフレーム内のＯＨからＭＳＩ値を抽出すると共に、抽出したＭＳＩ値を制御部６に通知する。４０Ｇ分離部１２Ｂは、抽出した４０ＧフレームのＭＳＩ値に基づき、４０Ｇフレーム内のペイロードから低速フレームを分離する。
【００２９】
各１０Ｇ処理部１３は、１０Ｇフレーム処理部１３Ａと、１０Ｇ分離部１３Ｂとを有する。１０Ｇフレーム処理部１３Ａは、１０Ｇフレームに対してフレーム処理を実行し、１０Ｇフレーム内のＯＨからＭＳＩ値を抽出すると共に、抽出したＭＳＩ値を制御部６に通知する。１０Ｇ分離部１３Ｂは、抽出した１０ＧフレームのＭＳＩ値に基づき、１０Ｇフレームから１Ｇフレームを分離する。各１Ｇ処理部１４は、１Ｇフレーム処理部１４Ａを有する。１Ｇフレーム処理部１４Ａは、１Ｇフレームに対してフレーム処理を実行し、クライアント信号を取得する。
【００３０】
制御部６は、１００Ｇフレーム処理部１１Ａ、４０Ｇフレーム処理部１２Ａ、１０Ｇフレーム処理部１３ＡからＭＳＩ値を取得し、取得したＭＳＩ値に基づき、受信側ＳＷ１５を切替制御する。制御部６は、ＭＳＩ値に基づき、例えば、８０ＴＳの内、各ＴＳをＭＳＩ値のグループ単位に分類する。つまり、制御部６は、ＭＳＩ値に基づき、例えば、８０ＴＳから４０Ｇフレーム（３２ＴＳ）や１０Ｇフレーム（８ＴＳ）等のフレーム種別毎の個数を識別できる。
【００３１】
図３は、分離装置４内の詳細な構成の一例を示す説明図である。図３に示す受信側ＳＷ１５は、１個の１００Ｇ受信側ＰＳＷ２１と、２個（＃１及び＃２）の４０Ｇ受信側ＰＳＷ２２と、入力ＳＥＬ２３と、受信側ＰＳＷ２４とを有する。
【００３２】
１００Ｇ受信側ＰＳＷ２１は、１００Ｇ処理部１１内の１００Ｇ分離部１１Ｂと接続し、１００Ｇフレーム内の４０Ｇフレームを４０Ｇ処理部１２に回送すると共に、１００Ｇフレーム内の１０Ｇフレームを１０Ｇ処理部１３に回送するためのパススイッチである。１００Ｇ受信側ＰＳＷ２１は、１００Ｇ分離部１１Ｂで分離出力された４０Ｇフレーム又は１０ＧフレームのＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。１００Ｇ受信側ＰＳＷ２１は、２個（＃１及び＃２）の４０ＧＴＳＰＳＷ２１Ａと、１０個（＃１〜＃１０）の１０ＧＴＳＰＳＷ２１Ｂとを有する。
【００３３】
各４０ＧＴＳＰＳＷ２１Ａは、１００Ｇフレーム内の４０Ｇフレームを各４０Ｇ処理部１２に回送するために、１００Ｇ処理部１１と４０Ｇ処理部１２との間のパスを切替接続するためのスイッチである。４０ＧＴＳＰＳＷ２１Ａは、４０Ｇフレーム毎に、４０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。尚、４０Ｇフレームは、３２ＴＳで構成する。並び替えたＴＳ番号は、例えば、回送先である４０Ｇ処理部１２の入力ＴＳ番号となる。制御部６は、１００ＧフレームのＭＳＩ値に基づき、８０ＴＳから４０Ｇフレーム（３２ＴＳ）を識別し、同一ＭＳＩ値の４０ＧフレームのＴＳ番号を抽出する。そして、制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。尚、並び替え情報は、ＭＳＩ値毎に並び替えたＴＳ番号を管理し、ＭＳＩ値に対応する下位のｎＧ処理部に接続するための接続情報である。制御部６は、管理テーブル７内の並び替え情報に基づき、４０Ｇフレーム内のＴＳ番号を４０ＧＴＳＰＳＷ２１Ａに設定する。その結果、各４０ＧＴＳＰＳＷ２１Ａは、同一ＭＳＩ値の４０Ｇフレームを３２ＴＳ単位で各４０Ｇ処理部１２に出力できる。
【００３４】
各１０ＧＴＳＰＳＷ２１Ｂは、１００Ｇフレーム内の１０Ｇフレームを各１０Ｇ処理部１３に回送するために、１００Ｇ処理部１１と１０Ｇ処理部１３との間のパスを切替接続するためのスイッチである。１０ＧＴＳＰＳＷ２１Ｂは、１０Ｇフレーム毎に、１０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。尚、１０Ｇフレームは、８ＴＳで構成する。尚、並び替えたＴＳ番号は、例えば、回送先である１０Ｇ処理部１３の入力ＴＳ番号となる。制御部６は、１００ＧフレームのＭＳＩ値に基づき、８０ＴＳから１０Ｇフレーム（８ＴＳ）を識別し、同一ＭＳＩ値の１０ＧフレームのＴＳ番号を抽出する。制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７の並び替え情報に基づき、１０Ｇフレーム内のＴＳ番号を１０ＧＴＳＰＳＷ２１Ｂに割り当てる。その結果、各１０ＧＴＳＰＳＷ２１Ｂは、同一ＭＳＩ値のグループの１０Ｇフレームを８ＴＳ単位で各１０Ｇ処理部１３に出力できる。
【００３５】
各４０Ｇ受信側ＰＳＷ２２は、４０Ｇ分離部１２Ｂと接続し、４０Ｇフレーム内の１０Ｇフレームを各１０Ｇ処理部１３に回送するためのパススイッチである。各４０Ｇ受信側ＰＳＷ２２は、４０Ｇ分離部１２Ｂで分離出力された１０ＧフレームのＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。各４０Ｇ受信側ＰＳＷ２２は、４個（＃１〜＃４）の１０ＧＴＳＰＳＷ２２Ａを有する。各１０ＧＴＳＰＳＷ２２Ａは、４０Ｇフレーム内の１０Ｇフレームを１０Ｇ処理部１３に回送するために、４０Ｇ処理部１２と１０Ｇ処理部１３との間のパスを切替接続するためのスイッチである。１０ＧＴＳＰＳＷ２２Ａは、１０Ｇフレーム毎に、１０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。１０ＧＴＳＰＳＷ２２Ａは、並び替えたＴＳ番号は、例えば、回送先である１０Ｇ処理部１３の入力ＴＳ番号となる。制御部６は、４０ＧフレームのＭＳＩ値に基づき、３２ＴＳから１０Ｇフレーム（８ＴＳ）を識別し、同一ＭＳＩ値の１０ＧフレームのＴＳ番号を抽出する。制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、１０Ｇフレーム内のＴＳ番号を１０ＧＴＳＰＳＷ２２Ａに割り当てる。その結果、各１０ＧＴＳＰＳＷ２２Ａは、同一ＭＳＩ値のグループの１０Ｇフレームを８ＴＳ単位で各１０Ｇ処理部１３に出力できる。
【００３６】
入力ＳＥＬ２３は、１００ＧＳＥＬ２３Ａと、４０ＧＳＥＬ２３Ｂと、１０ＧＳＥＬ２３Ｃとを有する。１００ＧＳＥＬ２３Ａは、１００Ｇ処理部１１内の１００Ｇ分離部１１Ｂと接続し、１００ＧフレームをＴＳ単位で選択出力するスイッチである。４０ＧＳＥＬ２３Ｂは、４０Ｇ処理部１２内の４０Ｇ分離部１２Ｂと接続し、４０ＧフレームをＴＳ単位で選択出力するスイッチである。１０ＧＳＥＬ２３Ｃは、１０Ｇ処理部１３内の１０Ｇ分離部１３Ｂと接続し、１０ＧフレームをＴＳ単位で選択出力するスイッチである。入力ＳＥＬ２３は、１個の１００Ｇ分離部１１Ｂと、２個の４０Ｇ分離部１２Ｂと、１０個の１０Ｇ分離部１３Ｂとを接続し、これら１００Ｇ分離部１１Ｂ、４０Ｇ分離部１２Ｂ及び１０Ｇ分離部１３Ｂの出力から必要な８０ＴＳ分の各データを選択出力する。
【００３７】
受信側ＰＳＷ２４は、入力ＳＥＬ２３と接続し、８０ＴＳ分の各データのＴＳ番号を並び替える前のＴＳ番号に戻して出力段に出力するスイッチである。受信側ＰＳＷ２４は、１個の１００Ｇ戻しＰＳＷ２５と、２個（＃１及び＃２）の４０Ｇ戻しＰＳＷ２６と、ＳＥＬ２７とを有する。
【００３８】
１００Ｇ戻しＰＳＷ２５は、１００Ｇ受信側ＰＳＷ２１内で並び替えたＴＳ番号を並び替える前のＴＳ番号に戻してデータをＳＥＬ２７に切替出力するスイッチである。１００Ｇ戻しＰＳＷ２５は、２個（＃１及び＃２）の４０Ｇ戻しＴＳＰＳＷ２５Ａと、１０個（＃１〜＃１０）の１０Ｇ戻しＴＳＰＳＷ２５Ｂとを有する。各４０Ｇ戻しＴＳＰＳＷ２５Ａは、１００Ｇフレーム内に格納された４０Ｇフレーム毎に、４０ＧＴＳＰＳＷ２１Ａで並び替えた４０ＧフレームのＴＳ番号を並び替える前のＴＳ番号に戻してデータをＳＥＬ２７に切替出力するスイッチである。各１０Ｇ戻しＴＳＰＳＷ２５Ｂは、１００Ｇフレーム内に格納された１０Ｇフレーム毎に、１０ＧＴＳＰＳＷ２１Ｂで並び替えた１０ＧフレームのＴＳ番号を並び替える前のＴＳ番号に戻してデータをＳＥＬ２７に切替出力するスイッチである。
【００３９】
各４０Ｇ戻しＰＳＷ２６は、４０Ｇ受信側ＰＳＷ２２内の１０ＧＴＳＰＳＷ２２Ａで並び替えたＴＳ番号を並び替える前のＴＳ番号に戻してデータをＳＥＬ２７に切替出力するスイッチである。４０Ｇ戻しＰＳＷ２６は、４個（＃１〜＃４）の１０Ｇ戻しＴＳＰＳＷ２６Ａを有する。各１０Ｇ戻しＴＳＰＳＷ２６Ａは、４０Ｇフレーム内に格納された１０Ｇフレーム毎に、１０ＧＴＳＰＳＷ２２Ａで並び替えた１０ＧフレームのＴＳ番号を並び替える前のＴＳ番号に戻してデータをＳＥＬ２７に切替出力するスイッチである。
【００４０】
ＳＥＬ２７は、１０Ｇ戻しＴＳＰＳＷ２６Ａ、１０Ｇ戻しＴＳＰＳＷ２５Ｂ及び４０ＧＴＳＰＳＷ２５Ａで並び替える前のＴＳ番号に戻して、必要な８０ＴＳ分のデータを選択出力する。
【００４１】
各４０Ｇ処理部１２は、４０ＧＳＥＬ１２Ｃを有する。４０ＧＳＥＬ１２Ｃは、制御部６からの制御信号に応じて、４０Ｇ入力インタフェース２Ｂ又は１００Ｇ受信側ＰＳＷ２１内の４０ＧＴＳＰＳＷ２１Ａからの出力を４０Ｇフレーム処理部１２に切替出力する。制御部６は、１００Ｇフレーム内の４０Ｇフレームに対応したＭＳＩ値を抽出した場合に、４０ＧＴＳＰＳＷ２１Ａからの４０Ｇフレームを４０Ｇフレーム処理部１２Ａに入力すべく、４０ＧＳＥＬ１２Ｃを切替制御する。また、制御部６は、４０Ｇ入力インタフェース２Ｂから４０Ｇフレームの入力を検出した場合に、入力した４０Ｇフレームを４０Ｇフレーム処理部１２Ａに入力すべく、４０ＧＳＥＬ１２Ｃを切替制御する。
【００４２】
各１０Ｇ処理部１３は、１０ＧＳＥＬ１３Ｃを有する。１０ＧＳＥＬ１３Ｃは、制御部６からの制御信号に応じて、１０Ｇ入力インタフェース２Ｃ、１００Ｇ受信側ＰＳＷ２１内の１０ＧＴＳＰＳＷ２１Ｂ又は４０Ｇ受信側ＰＳＷ２２内の１０ＧＴＳＰＳＷ２２Ａからの出力を１０Ｇフレーム処理部１３Ａに切替出力する。制御部６は、１００Ｇフレーム内の１０ＧフレームのＭＳＩ値を抽出した場合に、１０ＧＴＳＰＳＷ２１Ｂからの１０Ｇフレームを１０Ｇフレーム処理部１３Ａに入力すべく、１０ＧＳＥＬ１３Ｃを切替制御する。制御部６は、４０Ｇフレーム内の１０ＧフレームのＭＳＩ値を抽出した場合に、１０ＧＴＳＰＳＷ２２Ａからの１０Ｇフレームを１０Ｇフレーム処理部１３Ａに入力すべく、１０ＧＳＥＬ１３Ｃを切替制御する。また、制御部６は、１０Ｇ入力インタフェース２Ｃから１０Ｇフレームの入力を検出した場合に、入力した１０Ｇフレームを１０Ｇフレーム処理部１３Ａに入力すべく、１０ＧＳＥＬ１３Ｃを切替制御する。
【００４３】
分離装置４は、受信側ＳＷ１５の切替動作に応じて１個の１００Ｇ処理部１１、２個の４０Ｇ処理部１２、１０個の１０Ｇ処理部１３及び８０個の１Ｇ処理部１４を切替接続可能にしたので、分離に関わる各ｎＧ処理部の個数を最小限に抑制できる。
【００４４】
図４に示す多重装置５は、８０個（＃１〜＃８０）の１Ｇ処理部３１と、１０個（＃１〜＃１０）の１０Ｇ処理部３２と、２個（＃１及び＃２）の４０Ｇ処理部３３と、１個の１００Ｇ処理部３４と、送信側ＳＷ３５とを有する。１０Ｇ処理部３２は、例えば、第１の多重部、４０Ｇ処理部３３は、例えば、第２の多重部、１００Ｇ処理部３４は、例えば、第３の多重部である。
【００４５】
各１Ｇ処理部３１は、１Ｇフレーム処理部３１Ａを有する。各１０Ｇ処理部３２は、１０Ｇ多重部３２Ａと、１０Ｇフレーム処理部３２Ｂとを有する。１０Ｇ多重部３２Ａは、１０ＧフレームのＭＳＩ値に基づき、１Ｇフレームを多重化する。１０Ｇフレーム処理部３２Ｂは、１０ＧフレームのＭＳＩ値に基づき、１０Ｇ多重部３２Ａで多重化した低速フレームで１０Ｇフレームを生成出力する。１０Ｇフレーム処理部３２Ｂは、１０Ｇフレームを送信側ＳＷ３５又は１０Ｇ出力インタフェース３Ｃに出力する。
【００４６】
各４０Ｇ処理部３３は、４０Ｇ多重部３３Ａと、４０Ｇフレーム処理部３３Ｂとを有する。４０Ｇ多重部３３Ａは、４０ＧフレームのＭＳＩ値に基づき、１０Ｇフレームや１Ｇフレームを多重化する。４０Ｇフレーム処理部３３Ｂは、４０ＧフレームのＭＳＩ値に基づき、４０Ｇ多重部３３Ａで多重化した低速フレームで４０Ｇフレームを生成出力する。４０Ｇフレーム処理部３３Ｂは、４０Ｇフレームを送信側ＳＷ３５又は４０Ｇ出力インタフェース３Ｂに出力する。
【００４７】
１００Ｇ処理部３４は、１００Ｇ多重部３４Ａと、１００Ｇフレーム処理部３４Ｂとを有する。１００Ｇ多重部３４Ａは、１００ＧフレームのＭＳＩ値に基づき、４０Ｇフレーム、１０Ｇフレーム又は１Ｇフレームを多重化する。１００Ｇフレーム処理部３４Ｂは、１００ＧフレームのＭＳＩ値に基づき、１００Ｇ多重部３４Ａで多重化した低速フレームで１００Ｇフレームを生成出力する。１００Ｇフレーム処理部３４Ｂは、１００Ｇフレームを１００Ｇ出力インタフェース３Ａに出力する。
【００４８】
送信側ＳＷ３５は、制御部６からの制御信号に応じて、８０個の１Ｇ処理部３１、１０個の１０Ｇ処理部３２、２個の４０Ｇ処理部３３及び１個の１００Ｇ処理部３４を切替接続する、例えば、切替部である。制御部６は、１００Ｇフレーム処理部３４Ｂ、４０Ｇフレーム処理部３３Ｂ、１０Ｇフレーム処理部３２ＢからのＭＳＩ値を抽出し、抽出したＭＳＩ値に基づき、送信側ＳＷ３５を切替制御する。送信側ＳＷ３５は、例えば、１００Ｇ処理部３４と各４０Ｇ処理部３３との間のパス、１００Ｇ処理部３４と各１０Ｇ処理部３２との間のパス、１００Ｇ処理部３４と各１Ｇ処理部３１との間のパスを切替接続可能にしている。また、送信側ＳＷ３５は、例えば、各４０Ｇ処理部３３と各１０Ｇ処理部３２との間のパス、各４０Ｇ処理部３３と各１Ｇ処理部３１との間のパス、各１０Ｇ処理部３２と各１Ｇ処理部３１との間のパスを切替接続可能にしている。
【００４９】
図５は、多重装置５内部の詳細な構成の一例を示す説明図である。図５に示す送信側ＳＷ３５は、送信側ＰＳＷ４１と、出力ＳＥＬ４２と、２個（＃１及び＃２）の４０Ｇ戻しＰＳＷ４３と、１個の１００Ｇ戻しＰＳＷ４４とを有する。送信側ＰＳＷ４１は、２個（＃１及び＃２）の４０Ｇ送信側ＰＳＷ４５と、１個の１００Ｇ送信側ＰＳＷ４６とを有する。
【００５０】
４０Ｇ送信側ＰＳＷ４５は、４０Ｇフレーム内に格納する１０Ｇフレームを１０Ｇ処理部３２経由で各４０Ｇ処理部３３に回送するために、出力ＳＥＬ４２に接続するスイッチである。４０Ｇ送信側ＰＳＷ４５は、１０Ｇフレーム毎に、１０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。各４０Ｇ送信側ＰＳＷ４５は、４個（＃１〜＃４）の１０ＧＴＳＰＳＷ４５Ａを有する。並び替えたＴＳ番号は、例えば、回送先である４０Ｇ処理部３３の入力ＴＳ番号となる。制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。尚、並び替え情報は、ＭＳＩ値毎に並び替えたＴＳ番号を管理し、ＭＳＩ値に対応する上位のｎＧ処理部に接続するための接続情報である。制御部６は、管理テーブル７内の並び替え情報に基づき、フレームを１０ＧＴＳＰＳＷ４５Ａに割り当てる。その結果、各１０ＧＴＳＰＳＷ４５Ａは、同一ＭＳＩ値のグループの１０Ｇフレームを８ＴＳ単位で出力ＳＥＬ４２に出力できる。
【００５１】
１００Ｇ送信側ＰＳＷ４６は、１００Ｇフレーム内に格納する１０Ｇフレームを１０Ｇ処理部３２経由で１００Ｇ処理部３４に回送するために、出力ＳＥＬ４２に接続するためのパススイッチである。１００Ｇ送信側ＰＳＷ４６は、１０Ｇフレーム毎に、１０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。１００Ｇ送信側ＰＳＷ４６は、１０個（＃１〜＃１０）の１０ＧＴＳＰＳＷ４６Ａを有する。１０ＧＴＳＰＳＷ４６Ａは、出力ＳＥＬ４２に接続するスイッチである。並び替えたＴＳ番号は、例えば、回送先である１００Ｇ処理部３４の入力ＴＳ番号となる。制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、フレームを１０ＧＴＳＰＳＷ４６Ａに割り当てる。
【００５２】
更に、１００Ｇ送信側ＰＳＷ４６は、１００Ｇフレーム内に格納する４０Ｇフレームを４０Ｇ処理部３３経由で１００Ｇ処理部３４に回送するために、出力ＳＥＬ４２に接続するためのスイッチである。１００Ｇ送信側ＰＳＷ４６は、４０Ｇフレーム毎に、４０Ｇフレーム内のＴＳ番号を同一ＭＳＩ値のグループ内で連番に並び替える。１００Ｇ送信側ＰＳＷ４６は、２個（＃１及び＃２）の４０ＧＴＳＰＳＷ４６Ｂを有する。４０ＧＴＳＰＳＷ４６Ｂは、出力ＳＥＬ４２に接続するスイッチである。並び替えたＴＳ番号は、例えば、回送先である１００Ｇ処理部３４の入力ＴＳ番号となる。制御部６は、同一ＭＳＩ値のグループ内のＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、フレームを４０ＧＴＳＰＳＷ４６Ｂに割り当てる。
【００５３】
出力ＳＥＬ４２は、１０ＧＳＥＬ４２Ａと、４０ＧＳＥＬ４２Ｂと、１００ＧＳＥＬ４２Ｃとを有する。出力ＳＥＬ４２は、制御部６からのＭＳＩ値に基づき、多重化するのに必要なＴＳ分のデータを選択出力する。１０ＧＳＥＬ４２Ａは、１０Ｇ多重部３２Ａと接続し、１０ＧフレームをＴＳ単位で選択出力するスイッチである。４０ＧＳＥＬ４２Ｂは、４０Ｇ戻しＰＳＷ４３と接続し、４０ＧフレームをＴＳ単位で選択出力するスイッチである。１００ＧＳＥＬ４２Ｃは、１００Ｇ戻しＰＳＷ４４と接続し、１００ＧフレームをＴＳ単位で選択出力するスイッチである。
【００５４】
各４０Ｇ戻しＰＳＷ４３は、４０Ｇ送信側ＰＳＷ４５内の１０ＧＴＳＰＳＷ４５Ａで並び替えたＴＳ番号を並び替える前のＴＳ番号に戻すためのスイッチである。４０Ｇ戻しＰＳＷ４３は、４個（＃１〜＃４）の１０Ｇ戻しＴＳＰＳＷ４３Ａと、ＳＥＬ４３Ｂとを有する。各１０Ｇ戻しＴＳＰＳＷ４３Ａは、４０Ｇフレーム内に格納する１０Ｇフレーム毎に、１０ＧＴＳＰＳＷ４５Ａで１０Ｇフレーム内のＴＳ番号を並び替える前のＴＳ番号に戻してＳＥＬ４３Ｂに切替出力するスイッチである。ＳＥＬ４３Ｂは、各１０Ｇ戻しＴＳＰＳＷ４３Ａの出力又は、１Ｇデータを４０Ｇ処理部３３内の４０Ｇ多重部３３Ａに切替出力する。制御部６は、４０ＧフレームのＭＳＩ値に基づき、各１０Ｇ戻しＴＳＰＳＷ４３Ａからの１０Ｇフレームを４０Ｇ多重部３３Ａに入力すべく、ＳＥＬ４３Ｂを切替制御する。
【００５５】
１００Ｇ戻しＰＳＷ４４は、１００Ｇ送信側ＰＳＷ４６内で並び替えたＴＳ番号を並び替える前のＴＳ番号に戻して、出力ＳＥＬ４２と１００Ｇ処理部３４との間のパスを切替接続するためのスイッチである。１００Ｇ戻しＰＳＷ４４は、２個（＃１及び＃２）の４０Ｇ戻しＴＳＰＳＷ４４Ａと、１０個（＃１〜＃１０）の１０Ｇ戻しＴＳＰＳＷ４４Ｂと、ＳＥＬ４４Ｃとを有する。各４０Ｇ戻しＴＳＰＳＷ４４Ａは、１００Ｇフレーム内に格納する４０Ｇフレーム毎に、４０ＧＴＳＰＳＷ４６Ｂで４０Ｇフレーム内のＴＳ番号を並び替える前のＴＳ番号に戻してＳＥＬ４４Ｃに切替出力する。各１０Ｇ戻しＴＳＰＳＷ４４Ｂは、１００Ｇフレーム内に格納する１０Ｇフレーム毎に、１０ＧＴＳＰＳＷ４６Ａで１０Ｇフレーム内のＴＳ番号を並び替える前のＴＳ番号に戻してＳＥＬ４４Ｃに切替出力するスイッチである。ＳＥＬ４４Ｃは、各４０Ｇ戻しＴＳＰＳＷ４４Ａの出力又は、各１０Ｇ戻しＴＳＰＳＷ４４Ｂの出力又は、１Ｇデータを１００Ｇ処理部３４内の１００Ｇ多重部３４Ａに切替出力する。制御部６は、１００Ｇフレーム内のＭＳＩ値に基づき、各４０Ｇ戻しＴＳＰＳＷ４４Ａ又は、各１０Ｇ戻しＴＳＰＳＷ４４Ｂからのフレームを１００Ｇ多重部３４Ａに入力すべく、ＳＥＬ４４Ｃを切替制御する。
【００５６】
各１０Ｇ処理部３２は、１０Ｇ分配部３２Ｃを有する。１０Ｇ分配部３２Ｃは、１０Ｇフレーム処理部３２Ｂで生成した１０Ｇフレームを１０Ｇ出力インタフェース３Ｃ及び出力ＳＥＬ４２に分配する。
【００５７】
各４０Ｇ処理部３３は、４０Ｇ分配部３３Ｃを有する。４０Ｇ分配部３３Ｃは、４０Ｇフレーム処理部３３Ｂで生成した４０Ｇフレームを４０Ｇ出力インタフェース３Ｂ及び出力ＳＥＬ４２に分配する。１００Ｇフレーム処理部３４Ｂは、１００Ｇ多重部３４Ａで多重化した１００Ｇフレームを１００Ｇ出力インタフェース３Ａから出力する。
【００５８】
制御部６は、ＭＳＩ値に基づき、出力ＳＥＬ４２、４０Ｇ戻しＰＳＷ４３内のＳＥＬ４３Ｂ、１００Ｇ戻しＰＳＷ４４内のＳＥＬ４４Ｃの切替を制御する。
【００５９】
多重装置５は、送信側ＳＷ３５の切替動作に応じて１個の１００Ｇ処理部３４、２個の４０Ｇ処理部３３、１０個の１０Ｇ処理部３２及び８０個の１Ｇ処理部３１を切替接続可能にしたので、多重に関わる各ｎＧ処理部の個数を最小限に抑制できる。
【００６０】
次に本実施例の伝送装置１の動作について説明する。先ず、１００Ｇ入力インタフェース２Ａで入力した１００Ｇフレームを分離する際の分離装置４の動作について説明する。
【００６１】
図３に示す分離装置４内の１００Ｇ処理部１１は、１００Ｇ入力インタフェース２Ａから１００Ｇフレームを入力した場合に、１００ＧフレームのＯＨからＭＳＩ値を抽出し、抽出したＭＳＩ値を１００Ｇ分離部１１Ｂ及び制御部６に通知する。
【００６２】
１００Ｇ分離部１１Ｂは、１００ＧフレームのＴＳ番号毎のＭＳＩ値に基づき、１００Ｇフレーム内のペイロードから１０Ｇフレームや４０Ｇフレーム等の低速フレームを分離する。制御部６は、ＴＳ番号毎のＭＳＩ値に基づき、１００Ｇフレーム内に格納する低速フレームの種別毎の個数を識別する。
【００６３】
制御部６は、１００Ｇフレームから、例えば、６個の１０Ｇフレーム（８ＴＳ）、１個の４０Ｇフレーム（３２ＴＳ）を識別したとする。制御部６は、１００Ｇフレーム内の各１０ＧフレームのＴＳ番号が連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、１００Ｇ分離部１１Ｂからの１０Ｇフレームを１００Ｇ受信側ＰＳＷ２１内の６個の１０ＧＴＳＰＳＷ２１Ｂに割り当てる。
【００６４】
更に、制御部６は、１００Ｇフレーム内の１個分の４０ＧフレームのＴＳ番号を並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、１００Ｇ分離部１１Ｂからの４０Ｇフレームを４０ＧＴＳＰＳＷ２１Ａに割り当てる。
【００６５】
各１０ＧＴＳＰＳＷ２１Ｂは、ＴＳ番号を並び替えた１０Ｇフレームを各１０Ｇ処理部１３に出力する。また、４０ＧＴＳＰＳＷ２１Ａは、ＴＳ番号を並び替えた４０Ｇフレームを４０Ｇ処理部１２に出力する。
【００６６】
４０Ｇ処理部１２内の４０ＧＳＥＬ１２Ｃは、４０ＧＴＳＰＳＷ２１Ａから、ＴＳ番号を並び替えた４０Ｇフレームを４０Ｇフレーム処理部１２Ａに出力する。４０Ｇフレーム処理部１２Ａは、４０ＧフレームのＯＨからＭＳＩ値を抽出し、抽出したＭＳＩ値を４０Ｇ分離部１２Ｂ及び制御部６に通知する。
【００６７】
４０Ｇ分離部１２Ｂは、ＭＳＩ値に基づき、４０Ｇフレーム内のペイロードから１０Ｇフレーム等の低速フレームを分離する。制御部６は、ＭＳＩ値に基づき、４０Ｇフレーム内に格納した低速フレームの種別毎の個数を識別する。
【００６８】
制御部６は、４０Ｇフレームから、例えば、４個の１０Ｇフレーム（８ＴＳ）を識別したとする。制御部６は、４０Ｇフレーム内の４個分の各１０ＧフレームのＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、４０Ｇ分離部１２Ｂからの１０Ｇフレームを最大４つのＭＳＩ値の連番並びになる様に１０ＧＴＳＰＳＷ２２Ａをスイッチ設定する。各１０ＧＴＳＰＳＷ２２Ａは、ＴＳ番号を並び替えた１０Ｇフレームを各１０Ｇ処理部１３に出力する。尚、４０Ｇ分離部１２Ｂは、ＴＳ番号を並び替えしない状態の４０Ｇフレームを入力ＳＥＬ２３内の４０ＧＳＥＬ２３Ｂに出力する。
【００６９】
１０Ｇ処理部１３内の１０ＧＳＥＬ１３Ｃは、４０Ｇ受信側ＰＳＷ２２内の１０ＧＴＳＰＳＷ２２ＡからのＴＳ番号を並び替えた１０Ｇフレームを各１０Ｇフレーム処理部１３Ａに出力する。１０Ｇフレーム処理部１３Ａは、１０Ｇ分離部１３Ｂから分離したフレームを入力ＳＥＬ２３内の１０ＧＳＥＬ２３Ｃに出力する。
【００７０】
また、１０ＧＳＥＬ１３Ｃは、１００Ｇ受信側ＰＳＷ２１内の各１０ＧＴＳＰＳＷ２１ＢからのＴＳ番号を並び替えた１０Ｇフレームを１０Ｇフレーム処理部１３Ａに出力する。１０Ｇフレーム処理部１３Ａは、１０Ｇ分離部１３Ｂから１０Ｇフレームを入力ＳＥＬ２３内の１０ＧＳＥＬ２３Ｃに出力する。
【００７１】
更に、受信側ＰＳＷ２４は、入力ＳＥＬ２３から各８０ＴＳのＴＳ番号を並び替える前のＴＳ番号に戻し、ＳＥＬ２７から必要な８０ＴＳのデータを出力する。その結果、分離装置４は、１００Ｇフレームから８０ＴＳのデータを分離出力できる。
【００７２】
次に、４０Ｇ入力インタフェース２Ｂで入力した４０Ｇフレームを分離する際の分離装置４の動作について説明する。図３に示す分離装置４内の各４０Ｇ処理部１２は、４０Ｇ入力インタフェース２Ｂから４０Ｇフレームを入力した場合に、４０ＧフレームのＯＨからＭＳＩ値を抽出し、抽出したＭＳＩ値を４０Ｇ分離部１２Ｂ及び制御部６に通知する。
【００７３】
４０Ｇ分離部１２Ｂは、４０ＧフレームのＴＳ番号毎のＭＳＩ値に基づき、４０Ｇフレーム内のペイロードから１０Ｇフレーム等の低速フレームを分離する。制御部６は、ＴＳ番号毎のＭＳＩ値に基づき、４０Ｇフレーム内に格納した低速フレームの種別毎の個数を識別する。
【００７４】
制御部６は、４０Ｇフレームから、例えば、４個の１０Ｇフレーム（８ＴＳ）を識別したとする。制御部６は、４０Ｇフレーム内の４個の各１０ＧフレームのＴＳ番号を連番に並び替えた並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、４０Ｇ分離部１２Ｂからの各１０Ｇフレームを最大４つのＭＳＩ値の連番並びになる様に１０ＧＴＳＰＳＷ２２Ａをスイッチ設定する。
【００７５】
各１０ＧＴＳＰＳＷ２２Ａは、ＴＳ番号を並び替えた１０Ｇフレームを１０Ｇ処理部１３に出力する。１０Ｇ処理部１３内の１０ＧＳＥＬ１３Ｃは、１０ＧＴＳＰＳＷ２２Ａから、ＴＳ番号を並び替えた１０Ｇフレームを１０Ｇフレーム処理部１３Ａに出力する。１０Ｇフレーム処理部１３Ａは、１０ＧフレームのＯＨからＭＳＩ値を抽出し、抽出したＭＳＩ値を１０Ｇ分離部１３Ｂ及び制御部６に通知する。各１０Ｇ分離部１３Ｂは、１０Ｇフレームを入力ＳＥＬ２３内の１０ＧＳＥＬ２３Ｃに出力する。
【００７６】
更に、受信側ＰＳＷ２４は、入力ＳＥＬ２３から各８０ＴＳのＴＳ番号を並び替える前のＴＳ番号に戻し、ＳＥＬ２７から必要な８０ＴＳのデータを出力する。その結果、分離装置４は、４０Ｇフレームから３２ＴＳのデータを分離出力できる。
【００７７】
次に１０Ｇ入力インタフェース２Ｃで入力した１０Ｇフレームを分離する際の分離装置４の動作について説明する。分離装置４内の各１０Ｇ処理部１３は、１０Ｇ入力インタフェース２Ｃから１０Ｇフレームを入力した場合に、１０ＧフレームのＯＨからＭＳＩ値を抽出し、抽出したＭＳＩ値を１０Ｇ分離部１３Ｂ及び制御部６に通知する。
【００７８】
１０Ｇ分離部１３Ｂは、ＭＳＩ値に基づき、１０Ｇフレーム内のペイロードから１０Ｇフレームを入力ＳＥＬ２３に出力する。更に、受信側ＰＳＷ２４は、入力ＳＥＬ２３から必要な８０ＴＳのデータを出力する。その結果、分離装置４は、１０Ｇフレームから８ＴＳのデータを分離出力できる。
【００７９】
次に、多重装置５の動作について説明する。先ずは、４０Ｇフレーム及び１０Ｇフレームを多重化した１００Ｇフレームを生成する多重装置５の動作について説明する。
【００８０】
図５に示す制御部６は、１００ＧフレームのＭＳＩ値に基づき、ＴＳ番号がグループ単位で連番に並び替える並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、入力データを各１０ＧＴＳＰＳＷ４６Ａ及び各４０ＧＴＳＰＳＷ４６Ｂに割り当てる。各１０ＧＴＳＰＳＷ４６Ａは、８ＴＳ分の１０Ｇフレームを、１０Ｇ処理部３２を経由し出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃに出力する。また、各４０ＧＴＳＰＳＷ４６Ｂは、３２ＴＳ分の４０Ｇフレームを４０Ｇ戻しＰＳＷ４３/４０Ｇ処理部３３を経由し出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃに出力する。
【００８１】
出力ＳＥＬ４２は、１００ＧフレームのＭＳＩ値に基づき、１００Ｇフレームを構成する１０Ｇフレーム及び４０Ｇフレームを１００Ｇ戻しＰＳＷ４４内に出力する。１００Ｇ戻しＰＳＷ４４内の各１０Ｇ戻しＴＳＰＳＷ４４Ｂは、出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃからの１０Ｇフレームを、１０ＧＴＳＰＳＷ４６Ａで並び替えたＴＳ番号を並び替える前のＴＳ番号に戻すように割り当てる。更に、１００Ｇ戻しＴＳＰＳＷ４４内の各４０ＧＴＳＰＳＷ４４Ａは、出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃからの４０Ｇフレームを、４０ＧＴＳＰＳＷ４６Ｂで並び替えたＴＳ番号を並び替える前のＴＳ番号に戻すように割り当てる。ＳＥＬ４４Ｃは、１００ＧフレームのＭＳＩ値に基づき、各１０Ｇ戻しＴＳＰＳＷ４４Ｂ及び各４０ＧＴＳＰＳＷ４４Ａの出力フレーム及び１Ｇデータを選択し１００Ｇ多重部３４Ａに出力する。
【００８２】
１００Ｇ多重部３４Ａは、各１０Ｇ戻しＴＳＰＳＷ４４Ｂの１０Ｇフレーム及び４０Ｇ戻しＴＳＰＳＷ４４Ａの４０Ｇフレーム及び１Ｇデータを多重化する。１００Ｇフレーム処理部３４Ｂは、多重化したフレームで１００Ｇフレームを生成出力し、１００Ｇフレームを１００Ｇ出力インタフェース３Ａに出力する。その結果、多重装置５は、４０Ｇフレーム及び１０Ｇフレームのデータを多重化して１００Ｇフレームを出力できる。
【００８３】
次に、１Ｇフレームを多重化して１００Ｇフレームを生成する多重装置５の動作について説明する。図５に示す制御部６は、１００ＧフレームのＭＳＩ値に基づき、１Ｇフレームで１０Ｇフレームを生成し、８個の１０Ｇフレームで構成する２個の４０Ｇフレームと、２個の１０Ｇフレームとで１００Ｇフレームを構成するものとする。
【００８４】
１０ＧＳＥＬ４２Ａは、１００ＧフレームのＭＳＩ値に基づき、１００Ｇフレームを構成する１Ｇフレームを１０Ｇフレーム単位で各１０Ｇ処理部３２内の１０Ｇ多重部３２Ａに順次出力する。１０Ｇ多重部３２Ａは、８個の１Ｇフレームで８ＴＳ分の１０Ｇフレームを生成し、１０Ｇ分配部３２Ｃを通じて１０Ｇフレームを出力ＳＥＬ４２に出力する。この際、１０Ｇ多重部３２Ａは、８個の１０Ｇフレームを４０ＧＳＥＬ４２Ｂに出力すると共に、２個の１０Ｇフレームを１００ＧＳＥＬ４２Ｃに出力する。
【００８５】
出力ＳＥＬ４２内の４０ＧＳＥＬ４２Ｂは、４０Ｇ戻しＰＳＷ４３内のＳＥＬ４３Ｂを経由して６４ＴＳ分の１０Ｇフレームを各４０Ｇ多重部３３Ａに出力する。各４０Ｇ多重部３３Ａは、３２ＴＳ分の１０Ｇフレームを多重化する。４０Ｇフレーム処理部３３Ｂは、多重化したフレームで４０Ｇフレームを生成し、４０Ｇ分配部３３Ｃを通じて４０Ｇフレームを出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃに出力する。
【００８６】
出力ＳＥＬ４２内の１００ＧＳＥＬ４２Ｃは、１００Ｇ戻しＰＳＷ４４内のＳＥＬ４４Ｃを経由して６４ＴＳ分の４０Ｇフレーム及び１６ＴＳ分の１０Ｇフレームを１００Ｇ多重部３４Ａに出力する。１００Ｇ多重部３４Ａは、４０Ｇフレーム又は１０Ｇフレーム等を多重化する。１００Ｇフレーム処理部３４Ｂは、多重化したフレームで１００Ｇフレームを生成し、１００Ｇフレームを１００Ｇ出力インタフェース３Ａに出力する。その結果、多重装置５は、１０Ｇフレーム及び４０Ｇフレームを多重化して１００Ｇフレームを出力できる。
【００８７】
次に、１０Ｇフレームを多重化した４０Ｇフレームを生成する多重装置５の動作について説明する。制御部６は、４０ＧフレームのＭＳＩ値に基づき、ＴＳ番号がグループ単位で連番に並び替える並び替え情報を管理テーブル７内に登録する。制御部６は、管理テーブル７内の並び替え情報に基づき、入力データを４０Ｇ送信側ＰＳＷ４５内の各１０ＧＴＳＰＳＷ４５Ａに割り当てる。各１０ＧＴＳＰＳＷ４５Ａは、８ＴＳ分の１０Ｇフレームを１０Ｇ処理部３２経由で出力ＳＥＬ４２内の４０ＧＳＥＬ４２Ｂに出力する。
【００８８】
出力ＳＥＬ４２は、４０ＧフレームのＭＳＩ値に基づき、４０Ｇフレームを構成する１０Ｇフレームを４０Ｇ戻しＰＳＷ４３内に出力する。４０Ｇ戻しＰＳＷ４３内の各１０Ｇ戻しＴＳＰＳＷ４３Ａは、出力ＳＥＬ４２内の４０ＧＳＥＬ４２Ｂからの１０Ｇフレームを、１０ＧＴＳＰＳＷ４５Ａで並び替えたＴＳ番号を並び替える前のＴＳ番号に戻すように割り当てる。ＳＥＬ４３Ｂは、４０ＧフレームのＭＳＩ値に基づき、各１０Ｇ戻しＴＳＰＳＷ４４Ｂの出力を４０Ｇ多重部３３Ａに出力する。
【００８９】
４０Ｇ多重部３３Ａは、各１０Ｇ戻しＴＳＰＳＷ４３Ａの１０Ｇフレームを多重化する。４０Ｇ処理フレーム３３Ｂは、多重化したフレームで４０Ｇフレームを生成し、４０Ｇフレームを４０Ｇ出力インタフェース３Ｂに出力する。その結果、多重装置５は、例えば、１０Ｇフレームを多重化して４０Ｇフレームを出力できる。
【００９０】
次に、１Ｇフレームを多重化して１０Ｇフレームを生成する多重装置５の動作について説明する。出力ＳＥＬ４２の１０ＧＳＥＬ４２Ａは、１０ＧフレームのＭＳＩ値に基づき、１ＧフレームのＴＳ番号のデータを入力し、８ＴＳ分の１Ｇフレームを１０Ｇ処理部３２内の１０Ｇ多重部３２Ａに出力する。１０Ｇ多重部３２Ａは、８ＴＳ分の１Ｇフレームを多重化する。１０Ｇフレーム処理部３２Ｂは、多重化したフレームで１０Ｇフレームを生成し、１０Ｇフレームを１０Ｇ出力インタフェース３Ｃに出力する。その結果、多重装置５は、例えば、１Ｇフレームを多重化して１０Ｇフレームを出力できる。
【００９１】
図６Ａ、図６Ｂ及び図６Ｃは、１００Ｇ受信側ＰＳＷ２１のＴＳ番号の並び替え動作の一例を示す説明図である。制御部６は、１００Ｇフレーム相当の８０ＴＳの内、同一ＭＳＩ値のＴＳ番号を抽出する。制御部６は、図６Ａに示すように、ＭＳＩ値“１”のＴＳ番号として、“１”、“３”、“５”、“７”、“９”、“１１”、“１３”及び“１５”の８ＴＳを抽出する。また、制御部６は、ＭＳＩ値“２”のＴＳ番号として、“２”、“４”、“６”、“８”、“１０”、“１２”、“１４”及び“１６”の８ＴＳを抽出する。
【００９２】
更に、制御部６は、図６Ｂに示すように、ＭＳＩ値“１”のグループとして、ＴＳ番号“１”、“３”、“５”、“７”、“９”、“１１”、“１３”及び“１５”を分類する。更に、制御部６は、ＭＳＩ値“２”のグループとして、ＴＳ番号“２”、“４”、“６”、“８”、“１０”、“１２”、“１４”及び“１６”を分類する。
【００９３】
制御部６は、図６Ｃに示すように、ＭＳＩ値“１”のグループ内でＴＳ番号が連番になるように“１”〜“８”に並び替える。つまり、制御部６は、ＭＳＩ値“１”に対応したＴＳ番号“１”、“３”、“５”、“７”、“９”、“１１”、“１３”及び“１５”を＃１の１０ＧＴＳＰＳＷ２１ＢのＴＳ番号“１”〜“８”に並べ替える並べ替え情報を管理テーブル７に登録する。その結果、＃１の１０ＧＴＳＰＳＷ２１Ｂは、ＭＳＩ値“１”に対応した１０ＧフレームをＴＳ単位で＃１の１０Ｇ処理部１３に出力できる。
【００９４】
また、制御部６は、ＭＳＩ値“２”のグループ内でＴＳ番号が連番になるように“９”〜“１６”に並び替える。つまり、制御部６は、ＭＳＩ値“２”に対応したＴＳ番号“２”、“４”、“６”、“８”、“１０”、“１２”、“１４”及び“１６”を＃２の１０ＧＴＳＰＳＷ２１ＢのＴＳ番号“９”〜“１６”に並べ替える並べ替え情報を管理テーブル７に登録する。その結果、＃２の１０ＧＴＳＰＳＷ２１Ｂは、ＭＳＩ値“２”に対応した１０ＧフレームをＴＳ単位で＃２の１０Ｇ処理部１３に出力できる。
【００９５】
図７Ａ、図７Ｂ及び図７Ｃは、１００Ｇ受信側ＰＳＷ２１のＴＳ番号の並び替え動作の一例を示す説明図である。制御部６は、１００Ｇフレームに相当する８０ＴＳの内、同一ＭＳＩ値のＴＳ番号を抽出する。制御部６は、図７Ａに示すように、ＭＳＩ値“１”のＴＳ番号が、“１”、“３”、“５”、“７”、“９”、“１１”、“１３”、“１５”、“１７”、…“５９”、“６１”、“６３”の３２ＴＳを抽出する。
【００９６】
更に、制御部６は、図７Ｂに示すように、ＭＳＩ値“１”のグループとして、ＴＳ番号“１”、“３”、“５”、…“５９”、“６１”、“６３”を分類する。制御部６は、図７Ｃに示すように、ＭＳＩ値“１”のグループ内でＴＳ番号が連番になるように“１”〜“３２”に並び替える。つまり、制御部６は、ＭＳＩ値“１”に対応したＴＳ番号“１”、“３”、“５”、…“５９”、“６１”、“６３”を＃１の４０ＧＴＳＰＳＷ２１ＡのＴＳ番号“１”〜“３２”に並び替える並び替え情報を管理テーブル７に登録する。その結果、＃１の４０ＧＴＳＰＳＷ２１Ａは、ＭＳＩ値“１”に対応した４０ＧフレームをＴＳ単位で＃１の４０Ｇ処理部１２に出力できる。
【００９７】
図８及び図９は、ヒットレス処理に関わる管理テーブル７の一例を示す説明図である。初回マルチフレームの受信時において、例えば、８０ＴＳの中に８個のＭＳＩ値＃１〜＃８のＴＳが混在しているとする。尚、１マルチフレームは、例えば２５６フレームに相当し、２５６フレーム分を受信したタイミングで８０ＴＳ分のＭＳＩ値が確定する。制御部６は、図８の（Ａ）に示すように、ＭＳＩ値のグループ毎に１０ＧフレームのＴＳ番号を抽出する。
【００９８】
制御部６は、ＭＳＩ値のグループ毎に１０ＧフレームのＴＳ番号を連番に並び替え、並び替えた並び替え情報を管理テーブル７に登録する。尚、制御部６は、入力ＭＳＩ値の並び順にＴＳ番号“１”から詰めて１０ＧフレームのＴＳ番号をグループ単位で並び替える。つまり、制御部６は、１０Ｇフレーム＃１のＴＳ番号をＴＳ番号１〜８、１０Ｇフレーム＃２のＴＳ番号をＴＳ番号９〜１６、１０Ｇフレーム＃３のＴＳ番号をＴＳ番号１７〜２４に並び替える並び替え情報を管理テーブル７に登録する。更に、制御部６は、１０Ｇフレーム＃４のＴＳ番号をＴＳ番号２５〜３２、１０Ｇフレーム＃５のＴＳ番号をＴＳ番号３３〜４０、１０Ｇフレーム＃６のＴＳ番号をＴＳ番号４１〜４８に並べ替える並び替え情報を管理テーブル７に登録する。また、制御部６は、１０Ｇフレーム＃７のＴＳ番号をＴＳ番号４９〜５６、１０Ｇフレーム＃８のＴＳ番号をＴＳ番号５７〜６４に並び替える並び替え情報を管理テーブル７に登録する。制御部６は、管理テーブル７を参照し、ＴＳ番号６５〜８０が空き状態、すなわち未使用を識別できる。
【００９９】
制御部６は、管理テーブル７を参照し、図１０に示すように１００Ｇ処理部１１からの１０Ｇフレーム＃１をＴＳ番号１〜８に対応する＃１の１０Ｇ処理部１３、１０Ｇフレーム＃２をＴＳ番号９〜１６に対応する＃２の１０Ｇ処理部１３に割り当てる。制御部６は、１０Ｇフレーム＃３をＴＳ番号１７〜２４に対応する＃３の１０Ｇ処理部１３、１０Ｇフレーム＃４をＴＳ番号２５〜３２に対応する＃４の１０Ｇ処理部１３、１０Ｇフレーム＃５をＴＳ番号３３〜４０に対応する＃５の１０Ｇ処理部１３に割り当てる。制御部６は、１０Ｇフレーム＃６をＴＳ番号４１〜４８に対応する＃６の１０Ｇ処理部１３、１０Ｇフレーム＃７をＴＳ番号４９〜５６に対応する＃７の１０Ｇ処理部１３、１０Ｇフレーム＃８をＴＳ番号５７〜６４に対応する＃８の１０Ｇ処理部１３に割り当てる。制御部６は、管理テーブル７内の並べ替え情報に基づき、＃１〜＃８の１０Ｇ処理部１３の使用中と、＃９及び＃１０の１０Ｇ処理部１３の未使用を識別できる。
【０１００】
次に、２回目のマルチフレームの受信時において、前回（初回マルチフレーム受信時）の状態から、例えば、１０Ｇフレーム＃１、＃５及び＃６が削除されたとする。制御部６は、図８の（Ｂ）に示すように、１０Ｇフレーム＃２〜＃４、＃７及び＃８の前回の並び替え情報を維持しながら、１０Ｇフレーム＃１、＃５及び＃６の並び替え情報を管理テーブル７から削除する。
【０１０１】
制御部６は、管理テーブル７内の並べ替え情報に基づき、図１１に示すように、１０Ｇフレーム＃１、＃５、＃６の削除に応じて、＃１の１０Ｇ処理部１３、＃５の１０Ｇ処理部１３及び＃６の１０Ｇ処理部１３の割当を解除する。更に、制御部６は、１００Ｇ処理部１１からの１０Ｇフレーム＃２を＃２の１０Ｇ処理部１３、１０Ｇフレーム＃３を＃３の１０Ｇ処理部１３、１０Ｇフレーム＃４を＃４の１０Ｇ処理部１３への割当を保持する。更に、制御部６は、１０Ｇフレーム＃７を＃７の１０Ｇ処理部１３、１０Ｇフレーム＃８を＃８の１０Ｇ処理部１３への割当を保持する。つまり、分離装置４では、前回の並び替え情報に関わる１００Ｇ処理部１１と１０Ｇ処理部１３との接続状態を保持するため、１０Ｇ処理部１３の切替動作が無く、データ欠落のないヒットレスなデータ疎通を確保できる。また、制御部６は、管理テーブル７内の並べ替え情報に基づき、＃２〜＃４、＃７及び＃８の１０Ｇ処理部１３の使用中と、＃１、＃５、＃６、＃９及び＃１０の１０Ｇ処理部１３の未使用を識別できる。
【０１０２】
更に、３回目のマルチフレームの受信時において、図９の（Ａ）に示すように、前回（２回目マルチフレーム受信時）の状態と同一状態とする。制御部６は、図９の（Ａ）に示すように、１０Ｇフレーム＃２〜＃４、＃７及び＃８の並び替え情報を変更せずに維持する。つまり、分離装置４では、前回の並び替え情報に関わる１００Ｇ処理部１１と１０Ｇ処理部１３との接続状態を保持するため、１０Ｇ処理部１３の切替動作が無く、ヒットレスなデータ疎通を確保できる。
【０１０３】
更に、４回目のマルチフレームの受信時において、図９の（Ｂ）に示すように、前回（３回目マルチフレーム受信時）の状態から、例えば、１０Ｇフレーム＃１１及び＃１２が新規に追加されたとする。制御部６は、１０Ｇフレーム＃２〜＃４、＃７及び＃８の並び替え情報を変更せず、１０Ｇフレーム＃１１及び＃１２の並び替え情報をＴＳ番号“１”の若番から空き箇所に詰める。その結果、制御部６は、１０Ｇフレーム＃２〜＃４、＃７及び＃８の前回の並べ替え情報を維持しながら、１０Ｇフレーム＃１１のＴＳ番号をＴＳ番号１〜８、１０Ｇフレーム＃１２のＴＳ番号をＴＳ番号３３〜４０に並び替える並び替え情報を管理テーブル７に追加登録する。
【０１０４】
制御部６は、管理テーブル７内の並べ替え情報に基づき、図１２に示すように、１０Ｇフレーム＃２〜＃４、＃７及び＃８の前回の割当を保持しながら、１０Ｇフレーム＃１１を未使用の＃１の１０Ｇ処理部１３、１０Ｇフレーム＃１２を未使用の＃５の１０Ｇ処理部１３に割り当てる。つまり、分離装置４では、前回の並び替え情報に関わる１００Ｇ処理部１１と１０Ｇ処理部１３との接続状態を保持するため、１０Ｇ処理部１３の切替動作がなく、ヒットレスなデータ疎通を確保できる。また、制御部６は、管理テーブル７内の並べ替え情報に基づき、＃１〜＃５、＃７及び＃８の１０Ｇ処理部１３の使用中と、＃６、＃９及び＃１０の１０Ｇ処理部１３の未使用を識別できる。
【０１０５】
図１３は、伝送装置１のヒットレス処理に関わる制御部６の処理動作の一例を示すフローチャートである。図１３に示すヒットレス処理は、マルチフレーム受信タイミング毎に、ＴＳ番号毎の前回のＭＳＩ値と今回のＭＳＩ値とが一部異なる場合でも、前回と同一のＭＳＩ値の並び替え情報を維持することで、ヒットレスなデータ疎通を実行する処理である。
【０１０６】
制御部６は、ＭＳＩ値の検出トリガを検出したか否かを判定する（ステップＳ１１）。尚、ＭＳＩ値の検出トリガは、１マルチフレーム単位である２５６フレームの８０ＴＳ周期の開始タイミングである。制御部６は、ＭＳＩ値の検出トリガを検出した場合（ステップＳ１１肯定）、後述するｎＴＳの今回のＭＳＩ値の並び替え情報（今回結果）をｎＴＳの前回のＭＳＩ値の並び替え情報（前回結果）としてレジスタに上書き保存する（ステップＳ１２）。尚、“ｎ”は、例えば、１〜８０の自然数である。
【０１０７】
制御部６は、ｎＴＳの今回のＭＳＩ値の検出を開始し（ステップＳ１３）、１マルチフレーム分の全てのｎＴＳの並び替え情報の検出が完了した場合に、その並び替え情報を今回結果として記憶する（ステップＳ１４）。
【０１０８】
制御部６は、前回結果と今回結果とを比較して差分を抽出する（ステップＳ１５）。制御部６は、抽出結果に基づき、管理テーブル７からＭＳＩ値の削除があるか否かを判定する（ステップＳ１６）。制御部６は、ＭＳＩ値の削除がある場合（ステップＳ１６肯定）、削除のＭＳＩ値に対応する並び替え情報を管理テーブル７から削除する（ステップＳ１７）。更に、制御部６は、ＭＳＩ値の検出トリガを検出したか否かを判定すべく、ステップＳ１１に移行する。
【０１０９】
制御部６は、ＭＳＩ値の削除がない場合（ステップＳ１６否定）、抽出結果に基づき、ＭＳＩ値の追加があるか否かを判定する（ステップＳ１８）。制御部６は、ＭＳＩ値の追加がある場合（ステップＳ１８肯定）、管理テーブル７内の空き領域の若番から詰めて追加のＭＳＩ値の並び替え情報を管理テーブル７内に追加する（ステップＳ１９）。そして、制御部６は、ＭＳＩ値の検出トリガを検出したか否かを判定すべく、ステップＳ１１に移行する。尚、制御部６は、前回結果がない初回の場合、今回検出したＭＳＩ値の並び替え情報を全て追加のＭＳＩ値として判断する。
【０１１０】
制御部６は、ＭＳＩ値の追加がない場合（ステップＳ１８否定）、ＭＳＩ値の検出トリガを検出したか否かを判定すべく、ステップＳ１１に移行する。
【０１１１】
図１３に示すヒットレス処理を実行する制御部６は、ＭＳＩ値の検出トリガに応じて、ＴＳ番号毎の前回のＭＳＩ値と今回のＭＳＩ値とを比較する。更に、制御部６は、前回のＭＳＩ値の削除若しくは今回のＭＳＩ値の新規追加がない場合、前回のＭＳＩ値と今回のＭＳＩ値とが同一と判断し、当該ＴＳ番号のＭＳＩ値に対応する並び替え情報を管理テーブル７にそのまま保持する。その結果、制御部６は、上位側のｎＧ処理部の下位側のｎＧ処理部に対する接続状態を保持するため、ｎＧ処理部の切替動作を無くし、ヒットレスなデータ疎通を確保できる。尚、例えば、上位側のｎＧ処理部が１００Ｇ処理部１１の場合、下位側のｎＧ処理部は４０Ｇ処理部１２や１０Ｇ処理部１３とする。
【０１１２】
制御部６は、今回のＭＳＩ値の新規追加がある場合、新規追加のＭＳＩ値に関わる並び替え情報を管理テーブル７内の空きＴＳ番号に詰めて新規登録する。制御部６は、前回の並び替え情報に関わる上位側のｎＧ処理部の下位側のｎＧ処理部に対する接続状態を保持しながら、新規追加のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部の切替動作を実行できる。その結果、ｎＧ処理部の切替動作を最小限に抑制してヒットレスなデータ疎通を確保できる。
【０１１３】
制御部６は、前回のＭＳＩ値の削除がある場合、削除のＭＳＩ値に関わる並び替え情報を管理テーブル７から削除する。制御部６は、前回の並び替え情報に関わる上位側のｎＧ処理部の下位側のｎＧ処理部に対する接続状態を保持しながら、削除のＭＳＩ値に対応する並び替え情報を削除する。その結果、ｎＧ処理部の切替動作を無くしてヒットレスなデータ疎通を確保できる。
【０１１４】
本実施例の分離装置４は、１００Ｇ分離部１１Ｂ、４０Ｇ分離部１２Ｂ及び１０Ｇ分離部１３Ｂを切替接続する受信側ＳＷ１５を有する。制御部６は、１００Ｇ分離部１１Ｂ、４０Ｇ分離部１２Ｂ又は１０Ｇ分離部１３Ｂに入力するフレームを検出する。制御部６は、入力フレームを検出すると、入力フレームのＴＳ番号毎のＭＳＩ値に応じて、４０Ｇ分離部１２Ｂ及び１０Ｇ分離部１３Ｂの内、当該入力フレームを分離出力する出力フレームに対応した分離部に切替接続すべく、受信側ＳＷ１５を制御する。分離装置４は、従来のようなＯＤＵの組合せパターンに応じて、１個の１００Ｇ分離部、２個の４０Ｇ分離部、１８個の１０Ｇ分離部及び２８８個の１Ｇ分離部を設ける必要はない。つまり、分離装置４は、受信側ＳＷ１５の切替動作に応じて１個の１００Ｇ分離部１１Ｂ、２個の４０Ｇ分離部１２Ｂ、１０個の１０Ｇ分離部１３Ｂ及び８０個の１Ｇ分離部１４Ｂを切替接続可能にしたので、分離に関わるｎＧ処理部の個数を最小限に抑制できる。その結果、回路の実装個数を削減することで回路規模を小さくし、消費電力の削減を図る。
【０１１５】
分離装置４は、各分離部の入力フレームのＴＳ番号毎のＭＳＩ値を抽出するため、入力フレームから分離出力するフレームに対応した分離部を識別し、分離出力するフレームに対応した分離部を選定できる。
【０１１６】
分離装置４は、ＴＳ番号毎の前回のＭＳＩ値と今回のＭＳＩ値とを比較し、前回のＭＳＩ値の削除がある場合、前回と同一のＭＳＩ値の並び替え情報を保持しながら、削除のＭＳＩ値に関わる並び替え情報を管理テーブル７から削除する。分離装置４は、前回と同一のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部との接続状態を保持しながら、削除のＭＳＩ値に対応する並び替え情報を削除する。その結果、ヒットレスなデータ疎通を確保できる。
【０１１７】
更に、分離装置４は、今回のＭＳＩ値の新規追加がある場合、前回と同一のＭＳＩ値の並び替え情報を保持しながら、新規追加のＭＳＩ値の並び替え情報を空きＴＳ番号に詰めて管理テーブル７内に新規登録する。制御部６は、前回と同一のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部との接続状態を保持しながら、新規追加のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部の切替動作を実行する。その結果、その切替動作を最小限に抑制しながら、ヒットレスなデータ疎通を確保できる。
【０１１８】
多重装置５は、１０Ｇ多重部３２Ａ、４０Ｇ多重部３３Ａ及び１００Ｇ多重部３４Ａを切替接続する送信側ＳＷ３５を有する。制御部６は、１０Ｇ多重部３２Ａ、４０Ｇ多重部３３Ａ又は１００Ｇ多重部３４Ａに入力する入力フレームを検出する。制御部６は、入力フレームを検出すると、当該入力フレームのＴＳ番号毎のＭＳＩ値に応じて、１０Ｇ多重部３２Ａ、４０Ｇ多重部３３Ａ及び１００Ｇ多重部３４Ａの内、当該入力する入力フレームを多重して生成出力する出力フレームに対応した多重部に切替接続すべく、送信側ＳＷ３５を制御する。多重装置５は、従来のようなＯＤＵの組合せパターンに応じて、１個の１００Ｇ多重部、２個の４０Ｇ多重部、１８個の１０Ｇ多重部及び２８８個の１Ｇ多重部を設ける必要はない。つまり、多重装置５は、送信側ＳＷ３５の切替動作に応じて１個の１００Ｇ多重部３４Ａ、２個の４０Ｇ多重部３３Ａ、１０個の１０Ｇ多重部３２Ａ及び８０個の１Ｇ処理部３１を切替接続可能にしたので、多重に関わるｎＧ処理部の個数を最小限に抑制できる。その結果、回路の実装個数を削減することで回路規模を小さくし、消費電力の削減を図る。
【０１１９】
多重装置５は、各多重部の入力フレームのＴＳ番号毎のＭＳＩ値を抽出するため、入力フレームから多重出力するフレームに対応した多重部を識別し、多重出力するフレームに対応した多重部を選定できる。
【０１２０】
尚、上記実施例では、ヒットレス処理を分離装置４に適用して説明したが、多重装置５に適用しても同様の効果が得られる。つまり、多重装置５は、ＭＳＩ値の検出トリガに応じてＴＳ番号毎に前回のＭＳＩ値と今回のＭＳＩ値とを比較し、前回のＭＳＩ値の削除がある場合、前回と同一のＭＳＩ値の並び替え情報を保持しながら、削除のＭＳＩ値の並び替え情報を削除する。多重装置５は、前回と同一のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部との接続状態を保持しながら、削除のＭＳＩ値に対応する並び替え情報を削除する。その結果、ヒットレスなデータ疎通を確保できる。
【０１２１】
更に、多重装置５は、今回のＭＳＩ値の新規追加がある場合、前回と同一のＭＳＩ値の並び替え情報を保持しながら、新規追加のＭＳＩ値に関わる並び替え情報を管理テーブル７内の空きＴＳ番号に詰めて新規登録する。多重装置５は、前回と同一のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部との接続状態を保持しながら、新規追加のＭＳＩ値に対応する並び替え情報に関わるｎＧ処理部の切替動作を実行する。その結果、その切替動作を最小限に抑制しながら、ヒットレスなデータ疎通を確保できる。
【０１２２】
図１３に示すヒットレス処理では、ステップＳ１６にてＭＳＩ値の削除の有無を判定し、ＭＳＩ値の削除がない場合に、ステップＳ１８にてＭＳＩ値の追加があるか否かを判定した。しかしながら、ＭＳＩ値の追加があるか否かを判定し、ＭＳＩ値の追加がない場合に、ＭＳＩ値の削除の有無を判定するようにしても良い。
【０１２３】
図１０乃至図１２では、ヒットレス処理として１０Ｇフレーム＃１〜＃１０を＃１〜＃１０の１０Ｇ処理部１３に割り当てる例で説明した。しかしながら、４０Ｇフレーム＃１及び＃２を＃１及び＃２の４０Ｇ処理部１２に割り当てる場合や、１Ｇフレーム＃１〜＃８０を＃１〜＃８０の１Ｇ処理部１４に割り当てる場合にも適用可能である。
【０１２４】
伝送装置１は、ＬＯ−ＯＤＵを２段階にネストして多重化したＯＴＵを例示したが、例えば、２段階に限定されるものではなく、ＯＤＵを３段階以上の複数段にネストして多重化したＯＴＵにも適用可能である。
【０１２５】
伝送装置１は、ＬＯ−ＯＤＵを格納したＨＯ−ＯＤＵを複数段にネストして多重化したが、そのＯＤＵの組み合わせパターンは適宜変更可能である。
【０１２６】
分離装置４は、ｎＧ処理部が入力フレームからＴＳ番号毎のＭＳＩ値を抽出するようにしたが、マニュアル設定でＭＳＩ値を固定で設定するようにしても良い。また、多重装置５は、ｎＧ処理部が入力フレームからＴＳ番号毎のＭＳＩ値を抽出するようにしたが、マニュアル設定でＭＳＩ値を固定で設定するようにしても良い。
【０１２７】
上記実施例では、ＯＴＮのＯＤＵを分離・多重する伝送装置１を例示して説明したが、下位レベルのデータを多段階にネストして多重化するマルチステージ方式を採用した伝送方式であれば、ＯＴＮ以外の方式にも適用可能である。
【０１２８】
また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【０１２９】
更に、各装置で行われる各種処理機能は、ＣＰＵ（Central  Processing  Unit）（又はＭＰＵ（Micro  Processing  Unit）、ＭＣＵ（Micro  Controller  Unit）等のマイクロ・コンピュータ）上で、その全部又は任意の一部を実行するようにしても良い。また、各種処理機能は、ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしても良いことは言うまでもない。
【０１３０】
以上、実施例を含む実施の形態に関し、更に以下の付記を開示する。
【０１３１】
（付記１）入力信号を分離する第１の分離部と、
入力信号を分離する第２の分離部と、
前記第１の分離部に入力された入力信号の構成に応じて、前記第１の分離部と前記第２の分離部の何れか一方に前記第１分離部が分離した信号の入力先を切り替える切替部と、
を有することを特徴とする分離装置。
【０１３２】
（付記２）前記第１の分離部に入力された入力信号から前記入力信号の構成を示す構成情報を抽出する抽出部を有することを特徴とする付記１に記載の分離装置。
【０１３３】
（付記３）入力信号の構成を示す構成情報と、前記第１の分離部又は前記第２の分離部で分離された信号の入力先を示す接続情報と、を対応付けて記憶する記憶部と、を有し、
前記抽出された構成情報と前記記憶された構成情報とを比較し、前記抽出された構成情報が前記記憶された構成情報と一部異なる場合に、同一の構成情報に関わる接続情報を維持しながら、異なる構成情報に関わる接続情報を更新することを特徴とする付記１に記載の分離装置。
【０１３４】
（付記４）入力信号を多重する第１の多重部と、
入力信号を多重する第２の多重部と、
前記第１の多重部に入力された入力信号の構成に応じて、前記第１の多重部と前記第２の多重部の何れか一方に前記第１の多重部が多重した信号の入力先を切り替える切替部と、
を有することを特徴とする多重装置。
【０１３５】
（付記５）入力信号を分離する第１の分離部と、入力信号を分離する第２の分離部と、を有する分離装置が、
前記第１の分離部に入力された入力信号の構成に応じて、前記第１の分離部と前記第２の分離部の何れか一方に前記第１分離部が分離した信号の入力先を切り替える
処理を実行することを特徴とする分離方法。
【０１３６】
（付記６）入力信号を多重する第１の多重部と、入力信号を多重する第２の多重部と、を有する多重装置が、
前記第１の多重部に入力された入力信号の構成に応じて、前記第１の多重部と前記第２の多重部の何れか一方に前記第１の多重部が多重した信号の入力先を切り替える
処理を実行することを特徴とする多重方法。
【符号の説明】
【０１３７】
４  分離装置
５  多重装置
６  制御部
７  管理テーブル
１１  １００Ｇ処理部
１１Ａ  １００Ｇフレーム処理部
１１Ｂ  １００Ｇ分離部
１２  ４０Ｇ処理部
１２Ａ  ４０Ｇフレーム処理部
１２Ｂ  ４０Ｇ分離部
１３  １０Ｇ処理部
１３Ａ  １０Ｇフレーム処理部
１３Ｂ  １０Ｇ分離部
１５  受信側ＳＷ
３２  １０Ｇ処理部
３２Ａ  １０Ｇ多重部
３２Ｂ  １０Ｇフレーム処理部
３３  ４０Ｇ処理部
３３Ａ  ４０Ｇ多重部
３３Ｂ  ４０Ｇフレーム処理部
３４  １００Ｇ処理部
３４Ａ  １００Ｇ多重部
３４Ｂ  １００Ｇフレーム処理部
３５  送信側ＳＷ
【図１】
0006413464.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
0006413464.tif 000008
【図６Ｃ】
0006413464.tif 000009
【図７Ａ】
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【図７Ｂ】
0006413464.tif 000011
【図７Ｃ】
0006413464.tif 000012
【図８】
0006413464.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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