(57)【特許請求の範囲】
【請求項１】
トランジスタデバイスを形成する方法であって、
第１の導電型を有するドリフト層を用意するステップであり、前記ドリフト層が上側表面を有する、ステップと、
前記ドリフト層内でかつ前記ドリフト層の前記上側表面に隣接して第１の領域を形成するステップであり、前記第１の領域が前記第１の導電型と反対である第２の導電型を有しかつ互いに離隔されている、ステップと、
前記第１の領域を含む前記ドリフト層の上にボディ層を形成するステップであり、前記ボディ層が前記第２の導電型を有する、ステップと、
前記第１の領域のそれぞれ１つの上方の前記ボディ層内に前記第１の導電型を有する離隔されたソース領域を形成するステップと、
前記ソース領域間の前記ボディ層内に垂直伝導領域を形成するステップであり、前記垂直伝導領域が前記第１の導電型を有しかつ前記垂直伝導領域と前記ソース領域のそれぞれ１つとの間の前記ボディ層内に前記第２の導電型を有するボディ領域を画定する、ステップと、
前記第１の領域まで前記ボディ層を通るそれぞれのウェルコンタクト領域を形成するステップであって、前記ウェルコンタクト領域が前記第２の導電型を有しかつ前記ボディ層内の前記ボディ領域よりもさらに高濃度にドープされる、ステップと
を含み、
前記第２の導電型を有する前記ボディ領域は、前記第１の導電型を有する前記垂直伝導領域よりさらに高濃度にドープされ、
前記第２の導電型を有する前記第１の領域は、前記第２の導電型を有する前記ボディ領域よりさらに高濃度にドープされる、方法。
【請求項２】
前記第１の領域が、前記ボディ層よりもさらに高濃度にドープされる、請求項１に記載の方法。
【請求項３】
前記垂直伝導領域が、前記ドリフト層よりもさらに高濃度にドープされる、請求項１又は２に記載の方法。
【請求項４】
前記垂直伝導領域が、前記ボディ層を通り前記ドリフト層まで達し、かつ前記第１の領域に接触する、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記ボディ層の上にゲート絶縁物を形成するステップと、
前記ゲート絶縁物の上にゲートコンタクトを形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項６】
第１の導電型を有するドリフト層であって、前記ドリフト層が上側表面を有する、ドリフト層と、
前記ドリフト層内でかつ前記ドリフト層の前記上側表面に隣接する第１の領域であって、前記第１の領域が前記第１の導電型と反対である第２の導電型を有しかつ互いに離隔されている、第１の領域と、
前記第１の領域を含む前記ドリフト層の上のボディ層であって、前記ボディ層が前記第２の導電型を有する、ボディ層と、
前記第１の領域のそれぞれ１つの上方の前記ボディ層内の前記第１の導電型を有する離隔されたソース領域と、
前記ソース領域間の前記ボディ層内の垂直伝導領域であって、前記垂直伝導領域が前記第１の導電型を有しかつ前記垂直伝導領域と前記ソース領域のそれぞれ１つとの間の前記ボディ層内に前記第２の導電型を有するボディ領域を画定する、垂直伝導領域と、
前記ボディ層を通り前記第１の領域まで達するそれぞれのウェルコンタクト領域であって、前記ウェルコンタクト領域が前記第２の導電型を有しかつ前記ボディ層内の前記ボディ領域よりもさらに高濃度にドープされる、それぞれのウェルコンタクト領域と
を備え、
前記第２の導電型を有する前記ボディ領域は、前記第１の導電型を有する前記垂直伝導領域よりさらに高濃度にドープされ、
前記第２の導電型を有する前記第１の領域は、前記第２の導電型を有する前記ボディ領域よりさらに高濃度にドープされ、
前記第１の領域が、第１の距離だけ互いに横方向に離隔され、ボディ領域が、前記第１の距離よりも大きい第２の距離だけ互いに横方向に離隔される、
トランジスタデバイス。
【請求項７】
前記ソース領域は、前記ボディ層を通り、それぞれの前記第１の領域に直接接触する、請求項１に記載の方法。
【請求項８】
前記ソース領域は、前記ボディ層を通り、それぞれの前記第１の領域に直接接触する、請求項６に記載のトランジスタデバイス。
【請求項９】
前記ドリフト層の下面に対向する前記トランジスタデバイスの上面にグラファイトコーティングを形成するステップと、
前記トランジスタデバイスをアニールして、注入されたドーパントを活性化させるステップと
をさらに含む、請求項１に記載の方法。
【請求項１０】
前記第１の領域は、グレーデッドドーピングプロファイルを有する、請求項６に記載のトランジスタデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、米国特許出願番号第 号、名称「再成長層を有する電界効果型トランジスタデバイス（FIELD EFFECT TRANSISTOR DEVICES WITH REGROWN LAYERS）」、代理人文書番号５３０８−１９１９、米国特許出願番号第 号、名称「保護領域を有する電界効果型トランジスタデバイス（FIELD EFFECT TRANSISTOR DEVICES WITH PROTECTIVE REGIONS）」、代理人文書番号５３０８−１９２０、および米国特許出願番号第 号、名称「埋め込みウェル保護領域を有する電界効果型トランジスタデバイス（FIELD EFFECT TRANSISTOR DEVICES WITH BURIED WELL PROTECTION REGIONS）」、代理人文書番号５３０８−１９２１、に関連し、そのすべてが、本出願とともに同時に出願されている。前述の出願の各々の開示は、その全体が引用により本明細書に取り込まれている。
本発明は、電子デバイスおよび製造方法に関する。特に、本発明は、ハイパワー絶縁ゲートトランジスタおよび製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスは、大電流、高電圧、および／または高周波信号を調整するために広く使用されている。最新のパワーデバイスは、単結晶シリコン半導体材料から一般に製造される。１つの広く使用されているパワーデバイスは、パワー金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴでは、制御信号は、ゲート電極に供給され、ゲート電極は、介在する二酸化ケイ素絶縁物によって半導体表面から分離されている。電流伝導は、バイポーラトランジスタ動作において使用される少数キャリア注入が存在しなくとも、多数キャリアの移動を介して生じる。
ＭＯＳＦＥＴを、炭化ケイ素（ＳｉＣ）層の上に形成することができる。炭化ケイ素（ＳｉＣ）は、高温、高電圧、高周波および／またはハイパワー電子回路用の半導体材料として魅力的なものにする電気的特性および物理的特性の組合せを有する。これらの特性は、３．２ｅＶのバンドギャップ、４ＭＶ／ｃｍの破壊電界、４．９Ｗ／ｃｍ−Ｋの熱伝導率、および２．０ｘ１０７ｃｍ／秒の電子ドリフト速度を含む。
【０００３】
その結果、これらの特性は、炭化ケイ素をベースにしたＭＯＳＦＥＴパワーデバイスがシリコンをベースにしたＭＯＳＦＥＴパワーデバイスよりも、より高い温度で、より大きなパワーレベルで、より高い周波数（例えば、無線、Ｓ帯域、Ｘ帯域）で、ならびに／またはより低い比オン抵抗および／もしくはより高いブロッキング電圧で動作することを可能にすることができる。炭化ケイ素に製造したパワーＭＯＳＦＥＴは、「炭化ケイ素でのパワーＭＯＳＦＥＴ（Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）」という名称のパーマー（Ｐａｌｍｏｕｒ）による米国特許第５，５０６，４２１号に記載されており、本発明の譲受人に譲渡されている。
炭化ケイ素が理論的に高い逆方向電圧に耐えることができるとはいえ、ゲート絶縁物、デバイス端部、等などの炭化ケイ素デバイスのある種の部分または構成を高電界からシールドすることが望ましいことがあり、その理由は、破壊がこれらの場所で生じる可能性が高いことがあるためである。
【発明の概要】
【課題を解決するための手段】
【０００４】
トランジスタデバイスを形成する方法は、第１の導電型を有するドリフト層を用意するステップであって、ドリフト層が上側表面を有する、ステップと、ドリフト層内でかつドリフト層の上側表面に隣接して第１の領域を形成するステップであって、第１の領域が第１の導電型と反対である第２の導電型を有しかつ互いに離隔されている、ステップと、ソース領域を含むドリフト層の上にボディ層を形成するステップであって、ボディ層が第２の導電型を有する、ステップと、第１の領域のそれぞれ１つの上方のボディ層内に離隔されたソース領域を形成するステップと、ソース領域間のボディ層内に垂直伝導領域を形成するステップであって、垂直伝導領域が第１の導電型を有しかつ垂直伝導領域とソース領域のそれぞれ１つとの間のボディ層内にチャネル領域を画定する、ステップと、ボディ層の上にゲート絶縁物を形成するステップと、ゲート絶縁物の上にゲートコンタクトを形成するステップとを含む。
【０００５】
第１の領域は、ボディ層よりもさらに高濃度にドープされる。
垂直伝導領域は、ドリフト層よりもさらに高濃度にドープされる。
本方法は、第１の領域までボディ層を通るそれぞれのボディコンタクト領域を形成するステップであって、ボディコンタクト領域が第２の導電型を有しかつボディ層よりもさらに高濃度にドープされる、ステップをさらに含むことができる。
垂直伝導領域は、ボディ層を通りドリフト層まで達し、かつ第１の領域に接触する。
【０００６】
いくつかの実施形態によるトランジスタデバイスを形成する方法は、第１の導電型を有するドリフト層を用意するステップであって、ドリフト層が上側表面を有する、ステップと、ドリフト層内でかつドリフト層の上側表面に隣接して第１の領域を形成するステップであって、第１の領域が第１の導電型と反対である第２の導電型を有しかつ互いに離隔されている、ステップと、ソース領域を含むドリフト層の上に垂直伝導層を形成するステップであって、垂直伝導層が第１の導電型を有する、ステップと、第１の領域のそれぞれ１つの上方の垂直伝導層内に離隔されたボディ領域を形成するステップであって、ボディ領域が第２の導電型を有しかつボディ領域間に垂直伝導領域を画定する、ステップと、垂直伝導層内にソース領域を形成するステップであって、ソース領域が第１の導電型を有しかつ垂直伝導領域とソース領域のそれぞれ１つとの間のボディ領域内にチャネル領域を画定する、ステップと、ボディ層の上にゲート絶縁物を形成するステップと、ゲート絶縁物の上にゲートコンタクトを形成するステップとを含む。
【０００７】
ドリフト層は、ドリフト層内の上側表面にさらに高濃度にドープされた表面層を含み、第１の領域は、ドリフト層のさらに高濃度にドープされた表面層内に形成される。
さらに高濃度にドープされた表面層は、第１の領域よりも厚い厚さを有する。
第１の領域は、約３６０ｋｅＶよりも低い注入エネルギーでのイオン注入によって形成される。
第１の領域は、ボディ領域よりもさらに高濃度にドープされる。
垂直伝導領域は、ドリフト層よりもさらに高濃度にドープされる。
【０００８】
本方法は、第１の領域まで垂直伝導層を通るそれぞれのボディコンタクト領域を形成するステップであって、ボディコンタクト領域が第２の導電型を有しかつボディ層よりもさらに高濃度にドープされる、ステップをさらに含むことができる。
いくつかの実施形態によるトランジスタデバイスは、第１の導電型を有するドリフト層であって、ドリフト層が上側表面を有する、ドリフト層と、ドリフト層内でかつドリフト層の上側表面に隣接する第１の領域であって、第１の領域が第１の導電型と反対である第２の導電型を有しかつ互いに離隔されている、第１の領域と、第１の領域を含むドリフト層の上のボディ層であって、ボディ層が第２の導電型を有する、ボディ層と、第１の領域のそれぞれ１つの上方のボディ層内の離隔されたソース領域と、ソース領域間のボディ層内の垂直伝導領域であって、垂直伝導領域が第１の導電型を有しかつ垂直伝導領域とソース領域のそれぞれ１つとの間のボディ層内にチャネル領域を画定する、垂直伝導領域とを含む。第１の領域は、第１の距離だけ互いに横方向に離隔され、ボディ領域は、第１の距離よりも大きい第２の距離だけ互いに横方向に離隔される。
さらに本発明の理解を深めるために含まれ、かつこの出願に組み込まれその一部を構成する添付の図面は、本発明のある種の実施形態を図示する。
【図面の簡単な説明】
【０００９】
【図１Ａ−１Ｅ】従来の作業による、パワーＭＯＳＦＥＴデバイスの製造を図説する断面図である。
【図２Ａ−２Ｅ】いくつかの実施形態による、パワーＭＯＳＦＥＴデバイスの製造を図説する断面図である。
【図３Ａ−３Ｅ】さらなる実施形態による、パワーＭＯＳＦＥＴデバイスの製造を図説する断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態が示されている添付の図面を参照して、本発明の実施形態を、ここでは、本明細書において以降により十分に説明するであろう。しかしながら、この発明を、多くの異なる形態で具体化することができ、本明細書において記述する実施形態に限定するようには解釈すべきではない。むしろ、これらの実施形態は、この開示が十分であり完全であるように、そして当業者に対して本発明の範囲を十分に伝達するために提供される。類似の番号は、全体を通して類似の要素を参照する。
本発明のいくつかの実施形態は、ハイパワー用途および／または高温用途用に適している炭化ケイ素（ＳｉＣ）絶縁ゲートデバイスを提供する。
図１Ａ〜図１Ｅは、従来型のパワーＭＯＳＦＥＴデバイスの製造の際のいくつかの作業を図説する断面図である。
【００１１】
図１Ａを参照すると、基板１２が用意される。基板１２を、例えば、ｎ＋８°オフ軸４Ｈ型ＳｉＣ基板とすることができる。
ｎ型ドリフト層１４が基板１２の上に形成される。ドリフト層１４は、約６μｍ〜１０μｍの厚さを有することができ、ドリフト層１４を、窒素またはリンなどのｎ型ドーパントを用いて、約２ｘ１０14ｃｍ-3〜約１ｘ１０16ｃｍ-3のドーピング濃度でドープすることができる。
図１Ｂを参照すると、ドリフト層１４中へのアルミニウムイオンなどのｐ型ドーパントイオン１３の選択的注入によって、埋め込みウェル領域１８をドリフト層１４に形成することができる。
【００１２】
ウェルコンタクト領域１９が、基板１２とは反対のエピタキシャル領域の側の構造中へのイオン注入によって形成される。ウェルコンタクト領域１９を、埋め込みウェル領域１８へと達するように形成することができる。
ソース領域２０が、埋め込みウェル領域１８の上方に形成される。ソース領域２０を、ｎ型ドーパントを用いて約１ｘ１０18ｃｍ-3〜約１ｘ１０21ｃｍ-3のドーピング濃度でドープすることができる。ソース領域２０を、イオン注入によって形成することができる。
依然として図１Ｂを参照すると、垂直伝導領域１６が、ソース領域２０間のドリフト層１４内に形成される。垂直伝導領域が、ドリフト層１４よりも高いドーピング濃度でｎ型ドーパントを用いてドープされる。垂直伝導領域（ＪＦＥＴ、すなわちジャンクション電界効果型トランジスタ領域と時には呼ばれる）は、順方向動作中に垂直伝導が生じるｐ型ボディ領域２２（図１Ｃ）間のｎ型領域を呼ぶ。逆方向ドレイン−ソースバイアスがデバイスに印加されると、ＪＦＥＴ／垂直伝導領域内の空乏領域は、高い逆方向電圧からＭＯＳチャネルを保護するために拡がる。
図１Ｃを参照すると、ボディ領域２２が、ソース領域２０と垂直伝導領域１６との間のドリフト層１４の上に形成される。
注入したドーパントを、アニールすることによって活性化させることができる。
図１Ｄを参照すると、ボディ領域２２および垂直伝導領域１６を覆うエピタキシャル再成長によって、ｎ型エピタキシャルチャネル層２４を形成することができる。ｎ型エピタキシャルチャネル層２４を、ソース領域２０の上へと達するように形成することができる。
【００１３】
図１Ｅを参照すると、ゲート絶縁物３２が、４００〜６００Åの最終ゲート酸化物厚さで、ゲート酸化プロセスによってチャネル層２４を覆ってデバイスの表面上に形成される。
ゲート絶縁物３２の形成の後で、多結晶シリコンゲート３４を、ゲート絶縁物３２の上に堆積することができ、例えば、ホウ素またはリンを用いてドープすることができる。例えば、酸化ケイ素または窒化ケイ素の層間絶縁層３６が、ゲート３４の上に形成される。Ｎｉを、ｎ型ソースオーミックコンタクト４４およびドレインオーミックコンタクト４２として堆積することができる。コンタクトを、ラピッドサーマルアニールプロセス（ＲＴＡ）を使用してシンタすることができる。
【００１４】
従来の製造プロセスを使用して、ＭＯＳチャネルが、ドリフト層中への高エネルギーの深いｐ型注入物によって画定される。これらの注入物は、ドリフト層の表面に著しい損傷を生じさせることがあり、界面での電子移動度を低下させることがある。上に説明した層２４などの低濃度のｎ型エピタキシャルチャネル層の再成長などの、他の技術が、チャネル内の電子移動度を回復させるために必要とされることがある。しかしながら、これは、デバイスのしきい値電圧をかなりの大きさ低下させることがある。
【００１５】
加えて、高エネルギー注入物は、著しい横方向すそ広がりを有することがあり、これが、例えば、０．５μｍ以下のオーダーでチャネル長を規定することを困難にさせる。注入物の横方向すそ広がりは、ボディ領域２２間のＪＦＥＴギャップが小さいときに、優れた許容誤差を実現することを難しくさせる。小さいＪＦＥＴギャップは、逆方向ブロッキング条件下で半導体−酸化物界面で受ける電場を小さくするために有利である。
本発明の概念のいくつかの実施形態は、高エネルギーｐ型注入物を使用せずにＭＯＳＦＥＴ構造を製造する方法を提供する。これは、注入損傷がないという理由で、より大きい移動度を有するチャネル領域の形成を容易にすることができる。ｎ型再成長エピタキシャルチャネル層を削除する能力は、より高いしきい値電圧をやはりもたらすことができ、漏れ電流の対応する減少をともなう。
さらにその上、いくつかの実施形態では、チャネル長を、低エネルギーｐ型注入物によって規定することができ、注入すそ広がりの減少およびチャネル長に関するより優れた制御をもたらすことができる。箱型形状の注入プロファイルをやはり使用することができ、ＪＦＥＴギャップに関するより厳しい制御を提供することができる。
【００１６】
図２Ａ〜図２Ｅは、いくつかの実施形態によるパワーＭＯＳＦＥＴデバイスの製造の際のいくつかの作業を図説する断面図である。
図２Ａを参照すると、基板１２が用意される。基板１２を、２Ｈ、４Ｈ、６Ｈ、３Ｃまたは１５Ｒ型結晶多形を有するオフ軸ＳｉＣ基板とすることができる。特定の実施形態では、基板１２を、ｎ＋８°オフ軸４Ｈ型ＳｉＣ基板とすることができる。
ドリフト層１４が、基板１２上に形成される。ドリフト層１４は、約６μｍ〜１０μｍの厚さを有することができ、ドリフト層１４を、窒素またはリンなどのｎ型ドーパントを用いて約２ｘ１０14ｃｍ-3〜約１ｘ１０16ｃｍ-3のドーピング濃度でドープすることができる。他のドーピング濃度／電圧ブロッキング範囲も、やはり可能である。特定の実施形態では、基板は、４°オフ軸４Ｈ−ＳｉＣ基板を含むことができ、ドリフト層は、約１０μｍの厚さを有することができ、ドリフト層を、ドーパントを用いて約８ｘ１０15ｃｍ-3のドーピング濃度でドープすることができる。
図２Ｂを参照すると、ウェル領域１１８を、ドリフト層１４中へのアルミニウムおよび／またはホウ素イオンなどのｐ型ドーパントイオンの低エネルギー注入によってドリフト層１４の表面に形成することができる。ｐ型ドーパントイオンを、一様なドーピングプロファイルまたはグレーデッドドーピングプロファイルなどの一様でないドーピングプロファイルを有するように注入することができる。ｐ型ドーパントイオンを、２００ｋｅＶの注入エネルギーおよび１ｘ１０15ｃｍ-2のドーズで注入することができ、その結果、ウェル領域１１８は、約１Ｅ１８ｃｍ-3〜約１Ｅ２１ｃｍ-3のドーピング濃度を有することができる。
【００１７】
図２Ｃを参照すると、ボディエピタキシャル層１２０Ａが、ドリフト層１４の上にウェル領域１１８を覆って形成される。ボディエピタキシャル層１２０Ａを、ｐ型ドーパントを用いて、約５ｘ１０16ｃｍ-3〜約５ｘ１０17ｃｍ-3のドーピング濃度でドープすることができ、ボディエピタキシャル層１２０Ａは、約０．２５μｍ〜約１μｍの厚さを有することができる。
【００１８】
図２Ｄを参照すると、ウェルコンタクト領域１２６、ソース領域１２８および垂直伝導領域１２４が、ボディエピタキシャル層１２０Ａ中へのイオン注入によって形成される。
ウェルコンタクト領域１２６を、ウェル領域１１８へと達するように形成することができる。ウェルコンタクト領域１２６を、１ｘ１０15ｃｍ-2のドーズおよび２００〜３００ｋｅＶまでの注入エネルギーを有する注入物を含む多重注入プロファイルを使用して、形成することができ、約１ｘ１０18ｃｍ-3〜約１ｘ１０19ｃｍ-3のドーピング濃度をもらすことができる。
ソース領域１２８が、ウェル領域１１８の上方に形成される。ソース領域１２８を、ｎ型ドーパントを用いて約１ｘ１０18ｃｍ-3〜約１ｘ１０21ｃｍ-3のドーピング濃度でドープすることができ、ソース領域１２８は、約０．１μｍ〜約１μｍの厚さを有することができる。ソース領域１２８を、イオン注入によって形成することができる。ソース領域１２８内のドーピングプロファイルは、いくつかの実施形態では一様であってもよい。他の実施形態では、ソース領域１２８内のドーピングプロファイルは、傾斜ドーピングプロファイルおよび／またはデルタドーピングプロファイルを有してもよい。
【００１９】
垂直伝導領域１２４が、ソース領域１２８間のボディエピタキシャル層１２０Ａに形成される。垂直伝導領域１２４が、ｎ型ドーパントを用いてドリフト層１４よりも高いドーピング濃度でドープされる。垂直伝導領域１２４を、例えば、２．５ｘ１０12ｃｍ-2のドーズおよび２００〜３００ｋｅＶまでの注入エネルギーでｎ型不純物原子の注入によって形成することができ、約１ｘ１０16〜約１ｘ１０17ｃｍ-3のドーピング濃度をもらすことができる。
ソース領域１２８およびウェルコンタクト領域１２６の注入の後、ボディ領域１２０は、ソース領域１２８と垂直伝導領域１２４との間の構造内に残存している。
【００２０】
シリコン過剰圧力の状態でおよび／またはグラファイト膜などの封入層によって覆った状態で、約１６００℃の温度で構造をアニールすることによって、注入したドーパントを活性化させることができる。高温アニールは、これらの条件を用いないと炭化ケイ素エピタキシの表面に損傷を与えることがある。シリコン過剰圧力を、シランの存在によって、またはある程度の量のシリコン過剰圧力を与える炭化ケイ素で覆った物体の近接によって与えることができる。シリコン過剰圧力の代替でまたは組合せで、グラファイトコーティングを、デバイスの表面上に形成することができる。デバイスをアニールして注入したイオンを活性化させる前に、アニール中に構造の表面を保護するために、グラファイトコーティングを、構造の上側／前側に付けることができる。グラファイトコーティングを、従来のレジストコーティング方法によって付けることができ、グラファイトコーティングは、約１μｍの厚さを有することができる。ドリフト層１４の上に結晶性コーティングを形成するために、グラファイトコーティングを加熱することができる。例えば、不活性ガス中で約１６００℃以上の温度で実行することができる熱アニールによって、注入したイオンを活性化させることができる。特に、熱アニールを、約１６００℃の温度で５分間アルゴン中で実行することができる。グラファイトコーティングは、高温アニール中にドリフト層１４の表面を保護するのに役立つことがある。
グラファイトコーティングを、次いで、例えば、アッシングおよび熱酸化によって除去することができる。
【００２１】
図２Ｅを参照すると、４００〜６００Åの最終ゲート酸化物厚さを有するゲート絶縁物３２が、ゲート酸化プロセスによってデバイスの表面上に形成される。
特に、ゲート絶縁物３２を、アニールした高温堆積プロセスまたはＰＥＣＶＤ堆積プロセスを使用して形成することができる。
【００２２】
図２Ｅに見られるように、いくつかの実施形態にしたがって形成したトランジスタ構造では、ウェル領域１１８は、第１の距離ｄ１だけ互いに横方向に離隔され、ボディ領域１２０は、第１の距離よりも大きい第２の距離ｄ２だけ互いに横方向に離隔されている。したがって、デバイスのオン抵抗を、ウェル領域１１８間の間隔によって規定することができ、デバイスの順方向抵抗よりも厳しい制御を提供することができる。加えて、この構成は、逆方向ブロッキング条件において高い電場からチャネル領域をより上手く保護することに役立つことがある。
【００２３】
いくつかの実施形態では、酸化物層を、ドライ−ウェット酸化プロセスによって成長させることができ、このプロセスは、例えば、米国特許第５，９７２，８０１号に記載されているように、ドライＯ2中でのバルク酸化物の成長に続くウェットＯ2中でのバルク酸化物のアニールを含み、上記特許の開示は、その全体が引用によって本明細書中に取り込まれている。本明細書において使用するように、ウェットＯ2中での酸化物のアニールは、Ｏ2および気化したＨ2Ｏの両方を含有している雰囲気中での酸化物のアニールを呼ぶ。アニールを、ドライ酸化物成長とウェット酸化物成長との間で実行することができる。ドライＯ2酸化物成長を、例えば、少なくとも２．５時間の時間にわたってドライＯ2中で約１２００℃までの温度で石英管内で実行することができる。ドライ酸化物成長は、所望の厚さまでバルク酸化物層を成長させるために実行される。ドライ酸化物成長の温度は、酸化物成長速度に影響を及ぼすことがある。例えば、より高いプロセス温度は、より大きな酸化物成長速度を生み出すことができる。最大成長温度は、使用するシステムに依存することがある。
【００２４】
いくつかの実施形態では、ドライＯ2酸化物成長を、約３．５時間にわたってドライＯ2中で約１１７５℃の温度で実行することができる。得られた酸化物層を、不活性雰囲気中で約１２００℃までの温度でアニールすることができる。特に、得られた酸化物層を、約１時間にわたってＡｒ中で約１１７５℃の温度でアニールすることができる。ウェットＯ2酸化物アニールを、少なくとも約１時間の時間にわたって約９５０℃以下の温度で実行することができる。ウェットＯ2アニールの温度を、ＳｉＣ／ＳｉＯ2界面でのさらなる熱酸化物成長を防止するために制限することができ、この熱酸化物成長は、さらなる界面準位を導入することがある。特に、ウェットＯ2アニールを、約３時間にわたって約９５０℃の温度でウェットＯ2中で実行することができる。得られたゲート酸化物層は、約５００Åの厚さを有することができる。
いくつかの実施形態では、ドライＯ2酸化物成長を、約４時間にわたってドライＯ2中で約１１７５℃の温度で実行することができる。得られた酸化物層を、不活性雰囲気中で約１１７５℃までの温度でアニールすることができる。特に、得られた酸化物層を、３０分から２時間までの範囲のおおよその持続時間にわたってＡｒ中で約１１７５℃の温度でアニールすることができる。次に、酸化物層は、３０分から３時間までの範囲の期間にわたり、１１７５℃から１３００℃までの範囲の温度でＮＯ雰囲気中でのアニールを受ける。得られたゲート酸化物層は、約５００Åの厚さを有することができる。
ゲート絶縁物３２の形成の後で、多結晶シリコンゲート３４を、ゲート絶縁物３２の上に堆積することができ、例えば、ホウ素またはリンを用いてドープすることができる。例えば、酸化ケイ素または窒化ケイ素の層間絶縁層３６が、ゲート３４の上に形成される。
Ｎｉを、ｎ型ソースオーミックコンタクト４４およびドレインオーミックコンタクト４２として堆積することができる。コンタクトを、ラピッドサーマルアニールプロセス（ＲＴＡ）を使用することでシンタすることができる。
【００２５】
図２Ａ〜図２Ｅに図示した実施形態では、ウェル領域が、ドリフト層中への低エネルギー注入を使用して注入される。ボディ層が、エピタキシャル再成長を介してｐ型エピタキシャル層として成長され、垂直伝導領域が、ボディエピタキシャル層中へと注入される。
図３Ａ〜図３Ｅは、さらなる実施形態による、パワーＭＯＳＦＥＴデバイスの製造の際のいくつかの作業を図説する断面図である。図２Ａ〜図２Ｅの実施形態とは対照的に、図３Ａ〜図３Ｅに図示した実施形態では、垂直伝導領域が、エピタキシャル再成長を介してエピタキシャル層として成長され、ボディ領域が、イオン注入によってエピタキシャル層内に形成される。
【００２６】
図３Ａを参照すると、基板１２が用意される。基板１２を、２Ｈ、４Ｈ、６Ｈ、３Ｃまたは１５Ｒ型結晶多形を有するオフ軸ＳｉＣ基板とすることができる。特定の実施形態では、基板１２を、ｎ＋８°オフ軸４Ｈ型ＳｉＣ基板とすることができる。
ドリフト層１４が、基板１２の上に形成される。ドリフト層１４は、約６μｍ〜１０μｍの厚さを有することができ、ドリフト層１４を、窒素またはリンなどのｎ型ドーパントを用いて約２ｘ１０14ｃｍ-3〜約１ｘ１０16ｃｍ-3のドーピング濃度でドープすることができる。他のドーピング濃度／電圧ブロッキング範囲も、やはり可能である。特定の実施形態では、基板は、４°オフ軸４Ｈ−ＳｉＣ基板を含むことができ、ドリフト層は、約１０μｍの厚さを有することができ、ドリフト層を、ドーパントを用いて約８ｘ１０15ｃｍ-3のドーピング濃度でドープすることができる。
【００２７】
電流拡がり層１５０が、ドリフト層の上に形成される。電流拡がり層を、ｎ型ドーパントを用いてドリフト層１４よりもさらに高濃度にドープして、順方向動作中の電流拡がりを容易にすることができる。特定の実施形態では、電流拡がり層は、約１．５μｍの厚さを有することができ、電流拡がり層を、ドーパントを用いて約２ｘ１０16ｃｍ-3のドーピング濃度でドープすることができる。
依然として図３Ａを参照すると、ウェル領域１１８を、ドリフト層１４中へのアルミニウムイオンなどのｐ型ドーパントイオンの低エネルギー注入によって電流拡がり層１５０内に形成することができる。ｐ型ドーパントイオンを、一様なドーピングプロファイルまたはグレーデッドドーピングプロファイルなどの一様でないドーピングプロファイルを有するように注入することができる。ｐ型ドーパントイオンを、２００ｋｅＶの注入エネルギーおよび１ｘ１０15ｃｍ-2のドーズで注入することができ、その結果、ウェル領域１１８は、約１Ｅ１８ｃｍ-3〜約１Ｅ２１ｃｍ-3のドーピング濃度を有することができる。
【００２８】
図３Ｂを参照すると、ＪＦＥＴエピタキシャル層１５４Ａが、電流拡がり層１５４Ａの上およびウェル領域１１８を覆って形成される。ＪＦＥＴエピタキシャル層１５４Ａは、ｎ型ドーパントを用いて約５ｘ１０16ｃｍ-3のドーピング濃度でドープされ、約０．５μｍ〜約１μｍの厚さを有することができる。
図３Ｃを参照すると、ウェルコンタクト領域２３０、ソース領域２２６およびボディ領域２２８が、ＪＦＥＴエピタキシャル層１５４Ａ中へのイオン注入によって形成される。
ウェルコンタクト領域１２６を、ウェル領域１１８へと達するように形成することができる。ウェルコンタクト領域１２６を、１ｘ１０15ｃｍ-2のドーズおよび２００〜３００ｋｅＶまでの注入エネルギーを有する注入物を含む多重注入プロファイルを使用して形成することができ、約１ｘ１０18ｃｍ-3〜約１ｘ１０19ｃｍ-3のドーピング濃度をもらすことができる。
ソース領域１２８が、ウェル領域１１８の上方に形成される。ソース領域１２８を、ｎ型ドーパントを用いて約１ｘ１０18ｃｍ-3〜約１ｘ１０21ｃｍ-3のドーピング濃度でドープすることができる。ソース領域１２８を、イオン注入によって形成することができる。ソース領域１２８内のドーピングプロファイルは、いくつかの実施形態では一様であってもよい。他の実施形態では、ソース領域１２８内のドーピングプロファイルは、傾斜ドーピングプロファイルおよび／またはデルタドーピングプロファイルを有してもよい。
【００２９】
ボディ領域２２８が、ソース領域２２６に隣接するＪＦＥＴエピタキシャル層１５４Ａ内に形成される。ボディ領域２２８は、ＪＦＥＴエピタキシャル層１５４Ａ内に垂直伝導領域２２４を画定する。
すなわち、ボディ領域２２８の注入の後で、垂直伝導領域２２４は、ボディ領域２２８間の構造内に残存している。
注入したドーパントを、上に説明したように活性化させることができる。
【００３０】
図３Ｄを参照すると、ｎ型チャネル層２３２が、ボディ領域２２８を覆って形成され、エピタキシャル再成長によってソース領域２２６の上へと達することができる。ｎ型エピタキシャルチャネル層２３２は、約０．０５μｍ〜０．２μｍの厚さおよび約１ｘ１０15ｃｍ-3〜約１ｘ１０17ｃｍ-3のドーピング濃度を有することができる。
図３Ｅを参照すると、４００〜６００Åの最終ゲート酸化物厚さを有するゲート絶縁物３２が、上に説明したゲート酸化プロセスなどの、ゲート酸化プロセスによってチャネル層２３２を覆ってデバイスの表面上に形成される。
【００３１】
ゲート絶縁物３２の形成の後で、多結晶シリコンゲート３４を、ゲート絶縁物３２の上に堆積することができ、例えば、ホウ素またはリンを用いてドープすることができる。例えば、酸化ケイ素または窒化ケイ素の層間絶縁層３６が、ゲート３４の上に形成される。
Ｎｉを、ｎ型ソースオーミックコンタクト４４およびドレインオーミックコンタクト４２として堆積することができる。コンタクトを、ラピッドサーマルアニールプロセス（ＲＴＡ）を使用することでシンタすることができる。
図３Ａ〜図３Ｅに図示した実施形態では、ｐ型ボディ領域２２８を、垂直伝導領域２２４よりも高いドーピング濃度で形成することが可能である。これは、ＯＦＦ状態漏れ電流を減少させ、ブロッキング電圧を高めるために有利であり得る。
【００３２】
本発明のいくつかの実施形態が、ｎ型ドリフト層を有する炭化ケイ素ＩＧＢＴおよびＭＯＳＦＥＴデバイスに関連して説明されてきているが、本発明は、これらに限定されず、ｐ型基板および／またはドリフト層を有するデバイスにおいて具体化され得ることが認識されるであろう。さらにその上、本発明を、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御型サイリスタ（ＭＣＴ）、絶縁ゲート型コミュテイティッド（ｃｏｍｍｕｔａｔｅｄ）サイリスタ（ＩＧＣＴ）、ジャンクション電界効果型トランジスタ（ＪＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、等、を含むが限定されない多くの様々なタイプのデバイスに使用することができる。
第１の、第２の、等という用語を、様々な要素を説明するために本明細書において使用することがあるけれども、これらの要素は、これらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は、１つの要素を別の要素から区別するために使用されるに過ぎない。例えば、第１の要素は、第２の要素と呼ばれてもよく、同様に、第２の要素は、本発明の範囲から逸脱せずに、第１の要素と呼ばれてもよい。本明細書において使用したように、「および／または」という用語は、関係する列挙した項目のうちの１つまたは複数のありとあらゆる組合せを含む。
本明細書において使用した語法は、特定の実施形態だけを説明する目的のためであり、本発明を限定するつもりはない。本明細書において使用したように、単数形「１つ（ａ）」、「１つ（ａｎ）」および「その（ｔｈｅ）」は、文脈が別なふうに明確に指示しない限り、同様に複数形を含むものとする。本明細書において使用されるときに「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、記述した特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらのグループの存在または追加を排除しないことがさらに理解されるであろう。
【００３３】
別なふうに定義しない限り、本明細書において使用した（技術用語および科学用語を含む）すべての用語は、この発明が属している技術の当業者によって一般的に理解されるような同じ意味を有する。本明細書において使用した用語は、この明細書の文脈および関連技術においてこれらが意味するものと一致している意味を有するように解釈されるべきであり、本明細書において明確にそのように表現されない限り、理想化された感覚でまたは過度に形式張った感覚で解釈されるつもりがないことがさらに理解されるであろう。
【００３４】
層、領域または基板などの要素がもう１つの要素の「上に」あるまたは「上へと」達していると呼ばれるときには、要素は、他の要素の直接上であるもしくは直接上へと達することが可能である、または介在する要素が、やはり存在し得ることが理解されるであろう。対照的に、要素がもう１つの要素の「直接上に」あるまたは「直接上へと」達していると呼ばれるときには、介在する要素は存在しない。要素がもう１つの要素に「接続されている」または「結合されている」と呼ばれるときには、要素は、他の要素に直接接続されるもしくは直接結合されることが可能である、または介在する要素が、存在してもよいことがやはり理解されるであろう。対照的に、要素がもう１つの要素に「直接接続される」または「直接結合される」と呼ばれるときには、介在する要素は存在しない。
【００３５】
「下方に（ｂｅｌｏｗ）」もしくは「上方に（ａｂｏｖｅ）」または「上部の（ｕｐｐｅｒ）」もしくは「下部の（ｌｏｗｅｒ）」または「水平方向の（ｈｏｒｉｚｏｎｔａｌ）」もしくは「横方向の（ｌａｔｅｒａｌ）」もしくは「垂直方向の（ｖｅｒｔｉｃａｌ）」などの相対的な用語を、図に図示したように、１つの要素、層または領域の別の要素、層または領域に対する関係を説明するために本明細書において使用することができる。これらの用語は、図に描かれた向きに加えてデバイスの異なる向きを包含するものであることが理解されるであろう。
【００３６】
本発明の実施形態は、本発明の理想化した実施形態（および中間構造）の概略図である断面図を参照して本明細書では説明されている。図面の層および領域の厚さを、明確化のために誇張することがある。加えて、例えば、製造技術および／または許容誤差の結果として、図の形状からの変形が予期され得る。したがって、本発明の実施形態は、本明細書に図示した領域の特定の形状に限定されるように解釈されるべきではなく、例えば、製造することからもたらされる形状の逸脱を含むものである。例えば、長方形として図示した注入した領域は、典型的には、注入した領域から注入しない領域への不連続な変化よりはむしろその端部において注入濃度の丸まったもしくは湾曲した構成および／または勾配を有するであろう。同様に、注入によって形成した埋め込み領域は、埋め込み領域と注入が行われる表面との間の領域に多少の注入を結果として生じることがある。したがって、図に図示した領域は、本質的に概略であり、これらの形状は、デバイスの領域の実際の形状を図示するものではなく、本発明の範囲を限定するものでもない。
本発明のいくつかの実施形態は、層および／または領域内の多数キャリア濃度を呼ぶｎ型またはｐ型などの導電型を有するとして特徴付けられている半導体層および／または領域を参照して説明されている。したがって、ｎ型材料は、多数平衡濃度の負電荷をもつ電子を有し、一方でｐ型材料は、多数平衡濃度の正電荷をもつ正孔を有する。いくつかの材料は、（ｎ＋、ｎ−、ｐ＋、ｐ−、ｎ＋＋、ｎ−−、ｐ＋＋、ｐ−−におけるように）「＋」または「−」を用いて示されることがあり、別の層または領域と比較して多数キャリアの相対的に高い（「＋」）または低い（「−」）濃度を表すことができる。しかしながら、このような表記は、層または領域内に特定の濃度の多数キャリアまたは少数キャリアの存在を意味するものではない。
【００３７】
図面および明細書では、本発明の典型的な実施形態を開示してきており、具体的な用語を採用しているとはいえ、これらの用語は、一般的な感覚および説明的な感覚で使用されるに過ぎず、限定の目的には使用されず、本発明の範囲は、別記の特許請求の範囲に記述されている。
【図１Ａ】
0006438933.tif 000002
【図１Ｂ】
0006438933.tif 000003
【図１Ｃ】
0006438933.tif 000004
【図１Ｄ】
0006438933.tif 000005
【図１Ｅ】
0006438933.tif 000006
【図２Ａ】
0006438933.tif 000007
【図２Ｂ】
0006438933.tif 000008
【図２Ｃ】
0006438933.tif 000009
【図２Ｄ】
0006438933.tif 000010
【図２Ｅ】
0006438933.tif 000011
【図３Ａ】
0006438933.tif 000012
【図３Ｂ】
0006438933.tif 000013
【図３Ｃ】
0006438933.tif 000014
【図３Ｄ】
0006438933.tif 000015
【図３Ｅ】
0006438933.tif 000016