(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域を構成する半導体層（１）の上に、前記半導体層よりも低不純物濃度とされたドリフト層（２）が形成された半導体基板（３）に形成され、
前記半導体基板のうちのセル領域には、
前記ドリフト層の表層部に形成された第２導電型のベース領域（４）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（９）と、
前記半導体層に電気的に接続された裏面電極（１０）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域には、
前記ドリフト層の表層部に形成された第２導電型領域（１１）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成され、
前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（１５）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極が形成されていることを特徴とする半導体装置。
【請求項２】
前記第２導電型領域は、前記セル領域を囲む破線状に囲んでいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部（１１ａ）と、前記枠体形状部の線幅を部分的に増加させた突起部（１１ｂ）とを有していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型のドレイン領域を構成する半導体層（１）の上に、前記半導体層よりも低不純物濃度とされたドリフト層（２）が形成された半導体基板（３）に形成され、
前記半導体基板のうちのセル領域には、
前記ドリフト層の表層部に形成された第２導電型のベース領域（４）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（９）と、
前記半導体層に電気的に接続された裏面電極（１０）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域には、
前記ドリフト層の表層部に形成された第２導電型領域（１１）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成され、
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部（１１ａ）と、前記枠体形状部の線幅を部分的に増加させた突起部（１１ｂ）とを有していることを特徴とする半導体装置。
【請求項５】
前記外周電極は、前記第２導電型領域よりも前記セル領域側に張り出すように延設されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記ベース領域のうちの前記チャネルの出口から前記半導体層までの厚みをｔ１とし、前記セル領域の最も外周側に位置する前記ベース領域のうちの前記チャネルの出口から前記第２導電型領域までの距離をＬ１とすると、ｔ１＞Ｌ１を満たしていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記外周領域における前記ドリフト層の表層部のうち前記第２導電型領域よりも前記セル領域の外周側に、前記ドリフト層よりも高不純物濃度とされ、かつ、前記外周電極に電気的に接続された第１導電型層（１４）が形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
主表面および裏面を有する第１導電型の半導体基板に形成され、
前記半導体基板のうちのセル領域には、
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域にも、
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、
前記外周領域における前記ドリフト層の表層部のうち前記第２導電型領域よりも前記セル領域の外周側に、前記ドリフト層よりも高不純物濃度とされ、かつ、前記外周電極に電気的に接続された第１導電型層（３６）が形成されていることを特徴とする半導体装置。
【請求項９】
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部と、前記枠体形状部の線幅を部分的に増加させた突起部とを有していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
主表面および裏面を有する第１導電型の半導体基板に形成され、
前記半導体基板のうちのセル領域には、
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域にも、
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部と、前記枠体形状部の線幅を部分的に増加させた突起部とを有していることを特徴とする半導体装置。
【請求項１１】
前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（２９ａ）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極（３４ａ）が形成されていることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
主表面および裏面を有する第１導電型の半導体基板に形成され、
前記半導体基板のうちのセル領域には、
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域にも、
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、
前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（２９ａ）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極（３４ａ）が形成されていることを特徴とする半導体装置。
【請求項１３】
前記外周電極は、前記第２導電型領域よりも前記セル領域側に張り出すように延設されていることを特徴とする請求項８ないし１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記ベース領域のうちの前記チャネルの出口から前記半導体基板までの厚みをｔ２とし、前記セル領域の最も外周側に位置する前記ベース領域のうちの前記チャネルの出口から前記第２導電型領域までの距離をＬ２とすると、ｔ２＞Ｌ２を満たしていることを特徴とする請求項８ないし１３のいずれか１つに記載の半導体装置。
【請求項１５】
前記第２導電型領域は、前記セル領域を囲む破線状に囲んでいることを特徴とする請求項８ないし１４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）として機能するＩＧＢＴ動作領域を備えたＭＯＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体パワー素子を構成するユニポーラデバイスとして、スーパージャンクション（ＳＪ）構造のＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳという）やＤＭＯＳ（Double-Diffused MOSFET）、ＳｉＣ（炭化珪素）にて構成されるＳｉＣ−ＭＯＳが知られている。これらはいずれも、低電流時に電圧に対してリニアに電流が流れることから、ＩＧＢＴに比べて定常運転時の損失が低いという特徴を有している。
【０００３】
しかしながら、ユニポーラデバイスであることから、ＩＧＢＴに比べて、大電流域での損失が大きいし、温度特性が大きく高温で高抵抗となる。
【０００４】
具体的には、図１７に示すように、ＳＪ−ＭＯＳでは、ドレイン−ソース間電圧Ｖｄｓに対して電流密度が正比例の関係で大きくなる。ＤＭＯＳおよびＳｉＣ−ＭＯＳも同様の特性となる。これに対して、ＩＧＢＴでは小電流域ではコレクタ−エミッタ間電圧Ｖｃｅに対して電流密度の上昇が小さいが、大電流域では指数関数的に増大する。このため、ユニポーラデバイスは、ＩＧＢＴに比べて大電流域での損失が大きくなる。また、図１７に示したように、温度変化に伴う特性変動ついても、ユニポーラデバイスの方がＩＧＢＴよりも大きい。このため、温度特性が大きく高温で高抵抗になる。
【０００５】
また、ＳＪ−ＭＯＳでは、容量変化が大きく、オフ時にキャリアが排斥されてしまい、電流変化率ｄＩ／ｄｔが大きくなって、電流が振動する。このため、電圧の跳ね上がりが大きくなって素子破壊に至ったり、振動に起因するノイズが発生するというＳＪ−ＭＯＳとしての問題がある。
【０００６】
これらの問題に対して、ＩＧＢＴを外付けしてＤＭＯＳなどに並列接続したり、特許文献１に示すように、ＤＭＯＳなどが形成される半導体基板の裏面側にコレクタ領域として機能するｐ型層を形成する構造が提案されている。これにより、大電流領域での問題やＳＪ−ＭＯＳとしての問題を解決することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１０２１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＩＧＢＴを外付けする場合には、２つの素子が別々に必要になることから、２つのチップが必要になる。また、各チップの素子の外周に、外周耐圧構造が構成される外周領域が形成され、トランジスタ動作しない無効領域となるため、個々のチップサイズが大きくなる。さらに、ＩＧＢＴを並列接続しているため、ノイズの問題や電圧の跳ね上がりの問題は僅かに解決するものの、個々のチップとしてみるとＳＪ−ＭＯＳとしての動作をするためにＳＪ−ＭＯＳとしての問題は解決できない。
【０００９】
一方、半導体基板の裏面にコレクタ領域として機能するｐ型層を形成する場合、１チップ化できるが、半導体基板の裏面側において、ＭＯＳＦＥＴ形成領域に加えてＩＧＢＴとして動作するＩＧＢＴ動作領域分の面積が増加することになる。このため、チップサイズが大型化し、ひいては半導体装置の製造コストの増加を招くことになる。
【００１０】
本発明は上記点に鑑みて、１チップ化しつつ、チップサイズの大型化を抑制できる構造の半導体装置を提供することを目的とする。さらに、ＳＪ−ＭＯＳを有する半導体装置においては、ノイズの問題や電圧の跳ね上がりの問題を解決することも目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）のうちのセル領域には、ドリフト層（２）の表層部に形成された第２導電型のベース領域（４）と、ベース領域の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、ベース領域のうち第１導電型領域とドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、ゲート絶縁膜の上に形成されたゲート電極（７）と、ベース領域および第１導電型領域に電気的に接続された表面電極（９）と、半導体層（１）に電気的に接続された裏面電極（１０）と、を有し、ゲート電極への電圧印加によってチャネル領域にチャネルを形成し、表面電極および裏面電極の間に電流を流す半導体素子が形成され、半導体基板のうちセル領域を囲む外周領域には、ドリフト層の表層部に形成された第２導電型領域（１１）と、第２導電型領域の上に形成され、第２導電型領域に電気的に接続されると共に裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成されていることを特徴としている。
【００１２】
このように、外周領域におけるドリフト層の表層部に第２導電型領域を形成すると共に、第２導電型領域を外周電極に電気的に接続し、外周電極を裏面電極と電気的に接続している。一般的に、ドリフト層の表層部において、外周電極と電気的に接続される領域は第１導電型領域とされるが、ここでは第２導電型領域としている。このため、外周電極を裏面電極と電気的に接続することにより、第２導電型領域をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなる第１導電型領域がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのドリフト層より上に形成された各構成と第２導電型領域や外周電極によってＩＧＢＴ動作を行わせることが可能となる。
【００１３】
このように、第２導電型領域や外周電極によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。
【００１４】
これにより、１チップ内に縦型ＭＯＳＦＥＴとＩＧＢＴ動作領域とを形成することが可能となる。そして、ＩＧＢＴ動作領域を半導体基板の裏面側にではなく、半導体基板の表面側における外周領域に形成している。このため、ＩＧＢＴ動作領域を半導体基板の裏面側におけるセル領域に構成する場合のようにＩＧＢＴ動作領域分の面積の増加を抑制することが可能となり、チップサイズの大型化を抑制できて、半導体装置の製造コストの増加を抑制できる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。
【図２】図１に示す半導体装置のII−II断面図である。
【図３】本発明の第２実施形態にかかる半導体装置の断面図である。
【図４】本発明の第３実施形態にかかる半導体装置の断面図である。
【図５】本発明の第４実施形態にかかる半導体装置の断面図である。
【図６】本発明の第５実施形態にかかる半導体装置の断面図である。
【図７】本発明の第６実施形態にかかる半導体装置の断面図である。
【図８】本発明の第７実施形態にかかる半導体装置の断面図である。
【図９】本発明の第８実施形態にかかる半導体装置の上面レイアウト図である。
【図１０】図９の破線で囲んだ領域Ｒ１の拡大図である。
【図１１】第８実施形態の他の例であって、図９の破線で囲んだ領域Ｒ１と対応する部分の拡大図である。
【図１２】本発明の第９実施形態にかかる半導体装置の上面レイアウト図である。
【図１３】図１２に示す半導体装置のXIII−XIII断面図である。
【図１４】参考形態で説明する半導体装置の断面図である。
【図１５】参考形態で説明する半導体装置の断面図である。
【図１６】参考形態で説明する半導体装置の断面図である。
【図１７】ＳＪ−ＭＯＳのドレイン−ソース間電圧Ｖｄｓに対する電流密度とＩＧＢＴのコレクタ−エミッタ間電圧Ｖｃｅに対する電流密度の特性を温度別に示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ＤＭＯＳやＳｉＣ−ＭＯＳＦＥＴに対して本発明の一実施形態を適用した場合について説明する。なお、ＤＭＯＳは半導体材料としてシリコン、ＳｉＣ−ＭＯＳは半導体材料としてＳｉＣを用いているが、基本構造については共通している。
【００１９】
図１に示されるように、半導体装置は、縦型ＭＯＳＦＥＴが配置されるセル領域と、セル領域の外周を囲むように配置された外周耐圧構造を構成する外周領域とを備えた構成とされる。
【００２０】
図２に示すように、ｎ+型領域１の上にｎ+型領域１よりも低不純物濃度のドリフト層となるｎ-型領域２が備えられた半導体基板３を用いてＤＭＯＳもしくはＳｉＣ−ＭＯＳが形成されている。半導体基板３は、単結晶シリコンもしくはＳｉＣで構成されている。半導体基板３は、ｎ+型領域１を構成するｎ+型基板の上にエピタキシャル成長などによってｎ-型領域２を形成したものであっても良いし、ｎ-型領域２を構成するｎ-型基板の裏面側にイオン注入などによってｎ+型領域１を形成したものであっても良い。この半導体基板３の中央部をＤＭＯＳもしくはＳｉＣ−ＭＯＳが構成されるセル領域とし、セル領域を囲む外周耐圧構造が形成される領域を外周領域としている。
【００２１】
図２に示すように、セル領域では、プレーナ型の縦型ＭＯＳＦＥＴの各部が形成されている。具体的には、ｎ-型領域２の表層部にｐ型ベース領域４が形成されている。このｐ型ベース領域４の表層部には、ｎ-型領域２よりも高不純物濃度とされたソース領域となるｎ+型領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域４ａが形成されている。
【００２２】
また、半導体基板３の表面側において、ｎ+型領域５とｎ-型領域２との間に位置するｐ型ベース領域４の表面をチャネル領域として、チャネル領域上には酸化膜などで構成されたゲート絶縁膜６が形成されている。また、このゲート絶縁膜６の上には不純物がドープされたゲート電極７が形成されている。ゲート電極７は、一方向、例えば図１の紙面左右方向（図２の紙面垂直方向）に延設されており、複数本が平行に並べられて設けられている。なお、各ゲート電極７は、ゲートフィンガと呼ばれるセル領域の内部に突き出した串状の引出部１５において連結されており、電圧印加時に各ゲート電極７への電圧印加タイミングのズレを抑制して遅延時間が発生することを抑制できるようにしてある。
【００２３】
また、ゲート電極７を覆うように酸化膜などで構成された層間絶縁膜８が形成されており、この層間絶縁膜８に形成されたコンタクトホールを通じてソース電極となる表面電極９が形成されている。そして、ドレイン領域となるｎ+型領域１の裏面にドレイン電極となる裏面電極１０が形成され、縦型ＭＯＳＦＥＴが構成されている。
【００２４】
なお、本実施形態では、セル領域を四角形としており、そのうちも一角部にパッド部１６を形成してある。このパッド部１６にボンディングワイヤ１７を接続することで、図示しないゲート配線と外部との電気的接続が行われている。
【００２５】
一方、外周領域では、ｎ-型領域２の表面を覆うように層間絶縁膜８が延設されている。そして、セル領域を囲むように、ｎ-型領域２の表層部に枠体形状のｐ+型領域１１が形成されており、このｐ+型領域１１の少なくとも一部を露出させるように層間絶縁膜８にコンタクトホールが形成されている。このコンタクトホールを通じてｐ+型領域１１と電気的に接続されるように等電位リング（ＥＱＲ：Equipotential Ring）を構成する環状電極１２が形成されている。環状電極１２は、層間絶縁膜８の上にまで形成されており、ｐ+型領域１１よりもセル領域側まで張り出すように延設されている。環状電極１２は、配線部１３を通じて裏面電極１０に電気的に接続されることでドレイン電位と同電位にされている。このような構成により、外周領域における外周耐圧構造が構成されている。
【００２６】
このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＤＭＯＳもしくはＳｉＣ−ＭＯＳを構成する半導体装置が形成されている。このような構造の半導体装置は、ゲート電極７に対してゲート電圧を印加すると、ゲート絶縁膜６の接しているｐ型ベース領域４の表層部が反転させられることでチャネル領域にチャネルが形成され、表面電極９と裏面電極１０との間に電流を流すという動作を行う。
【００２７】
このような半導体装置において、上記したように環状電極１２を裏面電極１０と電気的に接続している。一般的に、ドリフト層を構成するｎ-型領域２の表層部において、環状電極１２と電気的に接続される領域はｎ型とされるが、本実施形態ではｐ+型領域１１としている。このため、環状電極１２を裏面電極１０と電気的に接続することにより、ｐ+型領域１１をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなるｎ+型領域５がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのｎ-型領域２より上に形成された各構成とｐ+型領域１１や環状電極１２によってＩＧＢＴ動作を行わせることが可能となる。
【００２８】
このように、ｐ+型領域１１や環状電極１２によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。
【００２９】
これにより、１チップ内に縦型ＭＯＳＦＥＴとＩＧＢＴ動作領域とを形成することが可能となる。そして、ＩＧＢＴ動作領域を半導体基板３の裏面側にではなく、半導体基板３の表面側における外周領域に形成している。このため、ＩＧＢＴ動作領域を半導体基板３の裏面側におけるセル領域に構成する場合と比べて、ＩＧＢＴ動作領域分の面積の増加を抑制することが可能となり、チップサイズの大型化を抑制できて、半導体装置の製造コストの増加を抑制できる。
【００３０】
さらに、環状電極１２をｐ+型領域１１よりもセル領域側まで張り出すように延設している。つまり、ｎ-型領域２のうち環状電極１２と対向する位置においてドレイン電位の影響で等電位線が伸びることを抑制できる。このため、空乏層がｐ+型領域１１に到達することを抑制することが可能となり、耐圧を保持することが可能となる。一般的なＥＱＲのように、環状電極１２に電気的に接続される領域がｎ型である場合には空乏層が到達してきても問題ないが、ｐ型とされる場合にはパンチスルーが起きて耐圧低下の要因になる。したがって、環状電極１２をｐ+型領域１１よりもセル領域側まで張り出すように延設することによって、ｐ+型領域１１を備えることによるパンチスルーを抑制でき、耐圧低下を抑制することが可能となる。
【００３１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、ＳＪ−ＭＯＳを構成する半導体装置に対して本発明の一実施形態を適用したものである。
【００３２】
図３を参照して、本実施形態の半導体装置について説明する。この図に示すように、本実施形態の半導体装置も、縦型ＭＯＳＦＥＴが配置されるセル領域と、セル領域の外周を囲むように配置された外周耐圧構造を構成する外周領域とを備えた構成とされる。
【００３３】
図３に示すように、単結晶シリコンで構成されたｎ+型基板２１を半導体基板として用いてＳＪ−ＭＯＳが形成されている。
【００３４】
具体的には、セル領域では、半導体基板の主表面上にｎ-型領域２２が形成されており、ｎ-型領域２２が部分的に除去されてｐ型の不純物層が埋め込まれることでｐ-型領域２３が構成されている。若しくは、ｐ型不純物がイオン注入されることやイオン注入とエピが繰り返されることでｐ-型領域２３が構成されている。これらｎ-型領域２２とｐ-型領域２３をそれぞれｎ型カラムとｐ型カラムとして、ｎ型カラムとｐ型カラムが基板表面と平行な一方向において交互に繰り返し形成されたＳＪ構造が形成されている。
【００３５】
さらに、セル領域では、ＳＪ構造のｎ-型領域２２およびｐ-型領域２３の表層部にトレンチゲート構造で構成される縦型ＭＯＳＦＥＴの各部が形成されている。
【００３６】
具体的には、ｎ-型領域２２およびｐ-型領域２３の上にドリフト層を構成するｎ-型層２４が形成されており、このｎ-型層２４の表層部にｐ型ベース領域２５が形成されている。また、ｐ型ベース領域２５の表層部には、ｎ-型領域２２よりも高不純物濃度とされたソース領域となるｎ+型領域２６が形成されていると共に、ｐ型ベース領域２５よりも高不純物濃度とされたコンタクト領域として機能するｐ+型領域２５ａが形成されている。
【００３７】
また、ｎ+型領域２６およびｐ型ベース領域２５を貫通してｎ-型領域２２に達するようにトレンチ２７が形成されていると共に、トレンチ２７の表面を覆うようにゲート絶縁膜２８が形成されており、さらにゲート絶縁膜２８の表面にトレンチ２７を埋め込むようにゲート電極２９が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ２７は、ＳＪ構造を構成するｎ-型領域２２と対応した上面レイアウト、つまり紙面垂直方向を長手方向とするストライプ状のレイアウトとされている。
【００３８】
また、トレンチゲート構造の上方にはゲート電極２９を覆うように酸化膜などで構成された層間絶縁膜３０が形成されており、この層間絶縁膜３０に形成されたコンタクトホールを通じてソース電極となる表面電極３１が形成されている。そして、ドレイン領域となるｎ+型基板２１の裏面にドレイン電極となる裏面電極３２が形成され、縦型ＭＯＳＦＥＴが構成されている。
【００３９】
一方、外周領域では、部分的にｐ-型領域２３が形成されていても良いが、基本的にはｐ-型領域２３が形成されておらず、ｎ-型領域２２のみが形成されている。外周領域におけるｎ-型領域２２の上にもｎ-型層２４が形成されており、このｎ-型層２４の表層部においてセル領域を囲むようにｐ+型領域３３が形成されている。そして、このｐ+型領域３３の少なくとも一部を露出させるように層間絶縁膜３０にコンタクトホールが形成されている。このコンタクトホールを通じてｐ+型領域３３と電気的に接続されるように等電位リング（ＥＱＲ）を構成する環状電極３４が形成されている。環状電極３４は、層間絶縁膜３０の上にまで形成されており、ｐ+型領域３３よりもセル領域側に張り出すように延設されている。環状電極３４は、配線部３５を通じて裏面電極３２に電気的に接続されることでドレイン電位と同電位にされている。
【００４０】
このようにして、本実施形態にかかるＳＪ−ＭＯＳを構成する半導体装置が形成されている。このような構造の半導体装置も、ゲート電極２９に対してゲート電圧を印加すると、ゲート絶縁膜２８の接しているｐ型ベース領域２５の表層部が反転させられることでチャネル領域にチャネルが形成され、表面電極３１と裏面電極３２との間に電流を流すという動作を行う。そして、ＳＪ構造を有していることから、高耐圧を確保しつつ、オン抵抗の低減を図ることが可能となる。
【００４１】
このような半導体装置において、上記したように環状電極３４を裏面電極３２と電気的に接続している。一般的に、ドリフト層を構成するｎ-型層２４の表層部において、環状電極３４と電気的に接続される領域はｎ型とされるが、本実施形態ではｐ+型領域３３としている。このため、環状電極３４を裏面電極３２と電気的に接続することにより、ｐ+型領域３４をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなるｎ+型領域２６がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのｎ-型領域２２およびｐ-型領域２３より上に形成された各構成とｐ+型領域３３や環状電極３４によってＩＧＢＴ動作を行わせることが可能となる。
【００４２】
このように、ｐ+型領域３３や環状電極３４によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。特に、ＳＪ−ＭＯＳでは、ノイズの問題や電圧の跳ね上がりの問題が顕著となるが、これらの問題を解決することが可能となる。
【００４３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して各部の寸法を規定したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４４】
本実施形態の半導体装置は、基本構造を第１実施形態と同様としつつ、ドリフト層を構成するｎ-型領域２の厚みとｐ+型領域１１の形成位置との関係を規定したものである。具体的には、図４に示すように、ｎ-型領域２の厚みをｔ１とし、セル領域の最も外周側に位置するｐ型ベース領域４からｐ+型領域１１までの距離をＬ１とすると、ｔ１＞Ｌ１を満たすようにしている。
【００４５】
ドリフト層を構成するｎ-型領域２の厚みｔ１は、セル領域においてｐ型ベース領域４のうちのチャネルの出口からｎ+型領域１に達するまでの距離に相当する。また、セル領域の最も外周側に位置するｐ型ベース領域４からｐ+型領域１１までの距離Ｌ１は、セル領域の最も外周側におけるチャネルの出口からｐ+型領域１１までの距離である。厚みｔ１よりも距離Ｌ１を短くすることで、ｐ型ベース領域４とｐ+型領域１１との間での等電位線の間隔が短くなり、より電界強度が上がって、環状電極１２の下方での電圧が上がり易くなるようにできる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第１実施形態に示した効果を得ることが可能となる。
【００４６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して各部の寸法を規定したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
【００４７】
本実施形態の半導体装置は、基本構造を第２実施形態と同様としつつ、ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みとｐ+型領域３３の形成位置との関係を規定したものである。具体的には、図５に示すように、ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みをｔ２とし、セル領域の最も外周側に位置するトレンチ２７の側面からｐ+型領域３３までの距離をＬ２とすると、ｔ２＞Ｌ２を満たすようにしている。
【００４８】
ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みｔ２は、ｐ型ベース領域２５のうちのチャネルの出口からｎ+型基板２１に達するまでの距離、つまりセル領域においてｐ型ベース領域２５のうちのチャネルの出口からｎ+型基板２１に達するまでの距離に相当する。また、セル領域の最も外周側に位置するトレンチ２７の側面からｐ+型領域３３までの距離Ｌ２は、セル領域の最も外周側におけるチャネルの出口からｐ+型領域３３までの距離である。厚みｔ２よりも距離Ｌ２を短くすることで、ｐ型ベース領域２５とｐ+型領域３３との間での等電位線の間隔が短くなり、より電界強度が上がって、環状電極３４の下方での電圧が上がり易くなるようにできる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第２実施形態に示した効果を得ることが可能となる。
【００４９】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１、第３実施形態に対して外周領域の構成を変更したものであり、その他に関しては第１、第３実施形態と同様であるため、第１、第３実施形態と異なる部分についてのみ説明する。
【００５０】
図６に示すように、本実施形態の半導体装置は、基本構造を第１、第３実施形態と同様としつつ、外周領域におけるｐ+型領域１１よりも外周側にｎ+型領域１４を備えたものである。ｎ+型領域１４は、コンタクトホールを通じて少なくとも一部が層間絶縁膜８から露出させられており、この露出部分が環状電極１２に電気的に接続されている。
【００５１】
このように構成された半導体装置では、表面電極９と裏面電極１０との間に電流が流れるのに加えて、図中矢印（１）で示したように、チャネル側からＥＱＲを構成する環状電極１２の下方に位置するｎ+型領域１４に向かって電子ｅによる電子電流が流れる。このため、環状電極１２の下方のｐ+型領域１１の下を電子電流が流れるときの抵抗Ｒによってバイアスを受ける。そして、ドレイン電圧を上げていくと電子電流値が上がり、図中矢印（２）で示したように、ｐ+型領域１１からホールｈが注入されて、ＩＧＢＴがオンし易くなる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第１、第３実施形態に示した効果を得ることが可能となる。
【００５２】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２、第４実施形態に対して外周領域の構成を変更したものであり、その他に関しては第２、第４実施形態と同様であるため、第２、第４実施形態と異なる部分についてのみ説明する。
【００５３】
図７に示すように、本実施形態の半導体装置は、基本構造を第２、第４実施形態と同様としつつ、外周領域におけるｐ+型領域３３よりも外周側にｎ+型領域３６を備えたものである。ｎ+型領域３６は、コンタクトホールを通じて少なくとも一部が層間絶縁膜３０から露出させられており、この露出部分が環状電極３４に電気的に接続されている。
【００５４】
このように構成された半導体装置では、表面電極３１と裏面電極３２との間に電流が流れるのに加えて、図中矢印（１）で示したように、チャネル側からＥＱＲを構成する環状電極３４の下方に位置するｎ+型領域３６に向かって電子ｅによる電子電流が流れる。このため、環状電極３４の下方のｐ+型領域３３の下を電子電流が流れるときの抵抗Ｒによってバイアスを受ける。そして、ドレイン電圧を上げていくと電子電流値が上がり、図中矢印（２）で示したように、ｐ+型領域３３からホールｈが注入されて、ＩＧＢＴがオンし易くなる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第２．第４実施形態に示した効果を得ることが可能となる。
【００５５】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第６実施形態に対してＳＪ構造の構成を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
【００５６】
図８に示すように、本実施形態では、ＥＱＲを構成する環状電極３４の下方に至るまで、具体的にはｐ+型領域３３よりもセル領域の外周側に至るまで、ｐ-型領域２３を形成することでＳＪ構造を外周領域に延設している。
【００５７】
このような構成とすれば、環状電極３４の下方のｐ+型領域３３の下を電子電流が流れるときの抵抗Ｒの下方において、ｐ-型領域２３に挟まれたｎ-型領域２２のみに電流の流路を狭くすることが可能となる。これにより、電流の流路での抵抗（ピンチ抵抗）が高くなり、よりＩＧＢＴ動作をさせ易くすることが可能となる。
【００５８】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第１〜第７実施形態に対してｐ+型領域１１やｐ+型領域３３の構成を変更したものであり、その他に関しては第１〜第７実施形態と同様であるため、第１〜第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態などにおけるｐ+型領域１１の構成を変更した場合を例に挙げて説明するが、第２実施形態などにおけるｐ+型領域３３の構成を変更する場合も同様の構成を適用できる。
【００５９】
図９に示すように、本実施形態では、ｐ+型領域１１を、セル領域を囲む線状の枠体形状部１１ａを有した構成としつつ、図１０に示すように、枠体形状部１１ａから部分的にセル側に突出する複数の突起部１１ｂも設けた構造としている。つまり、本実施形態では、ｐ+型領域１１を単なる線状に構成される枠体形状部１１ａのみとするのではなく、枠体形状部１１ａの線幅を部分的に変化させることで、ＩＧＢＴ動作する部分の面積を増やしている。
【００６０】
このように、ＩＧＢＴ動作する部分の面積を増やすことで、大電流域での抵抗を低くすることが可能となる。なお、単にＩＧＢＴ動作する部分の面積を多くするのであれば、ｐ+型領域１１の全域において線幅を広くすれば良い。しかしながら、単にｐ+型領域１１の全域において線幅を広くしてＩＧＢＴ動作する部分の面積を増加させたのでは、ＩＧＢＴ動作する部分のキャリアの量が多くなり、スイッチング時にテール電流が大きくなってスイッチング損失が大きくなる。このため、本実施形態のように、基本的には、ｐ+型領域１１の線幅をある程度の広さにしておき、部分的にｐ+型領域１１の線幅を広くすることで、テール電流の増大を抑制できる。
【００６１】
したがって、本実施形態のような構造とすることで、大電流域での抵抗を低くしつつ、スイッチング損失を低減することも可能となる。
【００６２】
なお、ここではＩＧＢＴ動作する部分の面積を増やすために、ｐ+型領域１１を枠体形状部１１ａが備えられた構造としつつ、複数の突起部１１ｂを備えた構造とした。これに対して、図１１に示すように、ｐ+型領域１１の全域において線幅を広くしつつ、ｐ+型領域１１を複数に分断した破線状とすることもできる。このような構成としても、ｐ+型領域１１を枠体形状としつつ全域線幅を広くする場合と比較して、ｐ+型領域１１の面積を減らすことができるため、大電流域での抵抗を低くしつつ、テール電流の影響も抑えることが可能となる。
【００６３】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第１〜第８実施形態に対してゲートフィンガにもｐ+型領域１１やｐ+型領域３３と同様の構成を備えたものであり、その他に関しては第１〜第８実施形態と同様であるため、第１〜第８実施形態と異なる部分についてのみ説明する。なお、ここではＳＪ−ＭＯＳに本実施形態の構成を適用する場合を例に挙げて説明するが、ＤＭＯＳやＳｉＣ−ＭＯＳの場合も同様の構成を適用できる。
【００６４】
図１２および図１３に示すように、ゲート電極２９のうちゲートフィンガと呼ばれる串状の引出部２９ａにも、ｐ+型領域３３および環状電極３４に接続される引出電極３４ａを形成している。
【００６５】
このように、串状の引出部２９ａにもＩＧＢＴ動作する部分を設けることにより、素子が形成されない無効領域をＩＧＢＴ動作させることが可能となる。これにより、外周領域にのみＩＧＢＴ動作する部分を設ける場合と比較して、引出部２９ａにもＩＧＢＴ動作する部分を設けた分、ＩＧＢＴ動作する部分の面積を広げることができる。そして、外周領域に加えてセル領域の内側にもＩＧＢＴ動作する部分を増やせることから、基板面内での均一動作化を実現できる。したがって、基板面内での動作不均一により生じる局所的な耐量の低下を抑制できる。また、ＳＪ−ＭＯＳにおいては、動作不均一により、局所的なリカバリ破壊やノイズの発生の問題が生じ得るが、本実施形態の構造とすることで、そのような問題を抑制することが可能となる。
【００６６】
（参考形態）
本発明の参考形態について説明する。本参考形態の半導体装置は、第１実施形態などのＤＭＯＳやＳｉＣ−ＭＯＳを備える半導体装置において、ｐ+型領域１１の形成場所を基板裏面側としたものである。
【００６７】
図１４に示すように、本参考形態では、外周領域における半導体基板３の裏面の一部をｐ+型領域１１としている。このｐ+型領域１１は、ｎ+型領域１と共に裏面電極１０に対して電気的に接続されている。また、外周領域における半導体基板３の表面側には、ｎ+型領域１８を形成し、ｎ+型領域１８がＥＱＲを構成する環状電極１２と電気的に接続されるようにしてある。
【００６８】
このように、外周領域にｎ+型領域１８を備えることで、電流が引き抜かれる経路を設けることができる。これにより、ｐ+型領域１１の上部の抵抗Ｒによってバイアスされるようにでき、コレクタからのキャリアの注入を促進することができ、ＩＧＢＴ動作をさせ易くすることが可能となる。これにより、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。
【００６９】
なお、ここではＤＭＯＳやＳｉＣ−ＭＯＳを備えた半導体装置において、基板裏面にｐ+型領域１１を形成する構造を挙げたが、図１５に示すように、ＳＪ−ＭＯＳを備えた半導体装置においても同様の構造を適用できる。この場合、外周領域における半導体基板の裏面の一部をｐ+型領域３３とし、ｎ+型基板２１と共に裏面電極３２に対して電気的に接続させる。また、外周領域における半導体基板の表面側に、ｎ+型領域３７を形成し、ｎ+型領域３７がＥＱＲを構成する環状電極３４と電気的に接続されるようにする。
【００７０】
また、このようにＳＪ−ＭＯＳを備えた半導体装置に適用する場合、図１６に示すように、第７実施形態と同様、ＥＱＲを構成する環状電極３４の下方に至るまで、ｐ-型領域２３を形成することでＳＪ構造を外周領域に延設しても良い。このような構成とすれば、第７実施形態で示した効果も得られる。
【００７１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７２】
例えば、上記第１実施形態などでは、セル領域に形成されるＤＭＯＳやＳｉＣ−ＭＯＳＦＥＴとしてプレーナ型のものを例に挙げて説明したが、トレンチゲート構造を有するＭＯＳＦＥＴであっても良い。逆に、第２実施形態などでは、セル領域に形成されるＳＪ−ＭＯＳとしてトレンチゲート構造のものを例に挙げて説明したが、プレーナ型のＭＯＳＦＥＴであっても良い。
【００７３】
また、上記各実施形態では、外周領域に配置される外周電極として、セル領域を１周囲むように形成された環状電極１２を例に挙げ、ｐ+型領域１１も同様にセル領域を１周囲むように設けた例を挙げた。しかしながら、これらは必ずしもセル領域を１周囲むように形成されている必要はなく、外周領域に部分的に配置されるだけであっても良い。
【００７４】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【符号の説明】
【００７５】
１    ｎ+領域
２    ｎ-型領域
３    半導体基板
４    ｐ型ベース領域
５    ｎ+領域
７    ゲート電極
９    表面電極
１０  裏面電極
１１  ｐ+型領域
１２  環状電極
１３  配線部
【図１】
0006406021.tif 000002
【図２】
0006406021.tif 000003
【図３】
0006406021.tif 000004
【図４】
0006406021.tif 000005
【図５】
0006406021.tif 000006
【図６】
0006406021.tif 000007
【図７】
0006406021.tif 000008
【図８】
0006406021.tif 000009
【図９】
0006406021.tif 000010
【図１０】
0006406021.tif 000011
【図１１】
0006406021.tif 000012
【図１２】
0006406021.tif 000013
【図１３】
0006406021.tif 000014
【図１４】
0006406021.tif 000015
【図１５】
0006406021.tif 000016
【図１６】
0006406021.tif 000017
【図１７】
0006406021.tif 000018