(57)【特許請求の範囲】
【請求項１】
バッファ層と、
前記バッファ層の表面のキャリア供給層と、
前記キャリア供給層上のチャネル層と、
前記チャネル層とタイプＩＩのヘテロ接合をする前記チャネル層上のバリア層と、
前記チャネル層上方のソース電極及びドレイン電極と、
前記バリア層上方のゲート電極と、
前記バリア層上の、リセスが形成されたＩｎＧａＡｓからなるキャップ層と、
を有し、
前記ゲート電極は、前記リセスの内部に形成されていることを特徴とする化合物半導体装置。
【請求項２】
バッファ層と、
前記バッファ層の表面のキャリア供給層と、
前記キャリア供給層上のチャネル層と、
前記チャネル層とタイプＩＩのヘテロ接合をする前記チャネル層上のバリア層と、
前記チャネル層上方のソース電極及びドレイン電極と、
前記バリア層上方のゲート電極と、
前記バリア層と前記ゲート電極との間の絶縁膜と、
を有し、
前記絶縁膜を正孔がトンネル可能であることを特徴とする化合物半導体装置。
【請求項３】
前記バリア層はＳｂを含有することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記キャリア供給層は、前記バッファ層への不純物の導入により形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
バッファ層の表面にキャリア供給層を形成する工程と、
前記キャリア供給層上にチャネル層を形成する工程と、
前記チャネル層とタイプＩＩのヘテロ接合をするバリア層を前記チャネル層上に形成する工程と、
前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
前記バリア層上方にゲート電極を形成する工程と、
前記バリア層上に、リセスが形成されたＩｎＧａＡｓからなるキャップ層を形成する工程と、
を有し、
前記ゲート電極は、前記リセスの内部に形成されていることを特徴とする化合物半導体装置の製造方法。
【請求項６】
バッファ層の表面にキャリア供給層を形成する工程と、
前記キャリア供給層上にチャネル層を形成する工程と、
前記チャネル層とタイプＩＩのヘテロ接合をするバリア層を前記チャネル層上に形成する工程と、
前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
前記バリア層上方にゲート電極を形成する工程と、
前記バリア層と前記ゲート電極との間に絶縁膜を形成する工程と、
を有し、
前記絶縁膜を正孔がトンネル可能であることを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記バリア層はＳｂを含有することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
前記キャリア供給層を形成する工程は、前記バッファ層へ不純物を導入する工程を有することを特徴とする請求項５乃至７のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、大容量無線通信を実現させるために、ミリ波又はテラヘルツ波を利用する研究がされている。これら周波数が高い信号を増幅するために、超高周波で動作するＩｎＰ系高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が用いられている。従来のＩｎＰ系ＨＥＭＴには、ドーピングを行ったＩｎＡｌＡｓのキャリア供給層、ｉ−ＩｎＧａＡｓのチャネル層、及びｉ−ＩｎＡｌＡｓのバリア層が含まれる。ＩｎＰ系ＨＥＭＴによれば、高周波数信号を低雑音で増幅することができ、高い電力増幅率が得られる。
【０００３】
しかしながら、従来のＩｎＰ系ＨＥＭＴには、ドレインコンダクタンス（ｇｄ）が増加しやすく、ドレインコンダクタンス（ｇｄ）の増加に伴って最大発振周波数（ｆｍａｘ）の低下が引き起こされるという問題点がある。ドレインコンダクタンス（ｇｄ）の増加に伴って耐圧が低下することもある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１８４８０号公報
【特許文献２】特開２００７−３１７８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ドレインコンダクタンスの増加に伴う最大発振周波数の低下を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の化合物半導体装置における一態様は、バッファ層と、前記バッファ層の表面のキャリア供給層と、前記キャリア供給層上のチャネル層と、前記チャネル層とタイプＩＩのヘテロ接合をする前記チャネル層上のバリア層と、前記チャネル層上方のソース電極及びドレイン電極と、前記バリア層上方のゲート電極と、前記バリア層上の、リセスが形成されたＩｎＧａＡｓからなるキャップ層と、を有し、前記ゲート電極は、前記リセスの内部に形成されている。
本発明の化合物半導体装置における他の態様は、バッファ層と、前記バッファ層の表面のキャリア供給層と、前記キャリア供給層上のチャネル層と、前記チャネル層とタイプＩＩのヘテロ接合をする前記チャネル層上のバリア層と、前記チャネル層上方のソース電極及びドレイン電極と、前記バリア層上方のゲート電極と、前記バリア層と前記ゲート電極との間の絶縁膜と、を有し、前記絶縁膜を正孔がトンネル可能である。
【０００７】
本発明の化合物半導体装置の製造方法における一態様は、バッファ層の表面にキャリア供給層を形成する工程と、前記キャリア供給層上にチャネル層を形成する工程と、前記チャネル層とタイプＩＩのヘテロ接合をするバリア層を前記チャネル層上に形成する工程と、前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、前記バリア層上方にゲート電極を形成する工程と、前記バリア層上に、リセスが形成されたＩｎＧａＡｓからなるキャップ層を形成する工程と、を有し、前記ゲート電極は、前記リセスの内部に形成されている。
本発明の化合物半導体装置の製造方法における他の態様は、バッファ層の表面にキャリア供給層を形成する工程と、前記キャリア供給層上にチャネル層を形成する工程と、前記チャネル層とタイプＩＩのヘテロ接合をするバリア層を前記チャネル層上に形成する工程と、前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、前記バリア層上方にゲート電極を形成する工程と、前記バリア層と前記ゲート電極との間に絶縁膜を形成する工程と、を有し、前記絶縁膜を正孔がトンネル可能である。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、適切なバリア層が含まれるため、ドレインコンダクタンスの増加に伴う最大発振周波数の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る化合物半導体装置の構成を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の作用を示す図である。
【図３】第２の実施形態に係る化合物半導体装置の構成及び作用を示す図である。
【図４】参考例の作用を示す図である。
【図５Ａ】第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６】第３の実施形態に係る化合物半導体装置の構成を示す図である。
【図７Ａ】第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図７Ｂ】図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図８】第４の実施形態に係る化合物半導体装置を示す図である。
【図９】第１又は第２の実施形態の変形例を示す断面図である。
【発明を実施するための形態】
【００１０】
本願発明者は、従来のＩｎＰ系ＨＥＭＴにおいてドレインコンダクタンス（ｇｄ）が増加しやすい原因について検討を行った。この結果、ゲート端にかかる高電界によりインパクトイオン化が起こりやすく、インパクトイオン化で電子−正孔対が生じるためにドレイン電流が急激に大きくなることが判明した。そして、本願発明者は、この知見に基づき、インパクトイオン化を生じにくし、また、インパクトイオン化が生じたとしてもドレイン電流の急激な上昇を抑制することができる構成について鋭意検討を重ねた結果、以下の実施形態に想到した。
【００１１】
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、ＨＥＭＴの一例である。図１は、第１の実施形態に係る化合物半導体装置の構成を示す図である。図１（ａ）は断面図であり、図１（ｂ）はバンド図である。
【００１２】
第１の実施形態に係る化合物半導体装置１００には、図１（ａ）に示すように、バッファ層１０２、バッファ層１０２上のキャリア供給層１０３、キャリア供給層１０３上のチャネル層１０４、及びチャネル層１０４上のバリア層１０５が含まれている。化合物半導体装置１００には、チャネル層１０４上のソース電極１１１及びドレイン電極１１２、並びにバリア層１０５上のゲート電極１１３が含まれている。図１（ｂ）に示すように、バリア層１０５はチャネル層１０４とタイプＩＩのヘテロ接合をしている。つまり、バリア層１０５とチャネル層１０４との接合面において、バリア層１０５の価電子帯の上端がチャネル層１０４の禁制帯にあり、バリア層１０５の伝導帯の下端がチャネル層１０４の伝導帯の下端より高い。
【００１３】
第１の実施形態では、図１（ｂ）に示すように、チャネル層１０４の伝導帯の下端がバリア層１０５との界面からキャリア供給層１０３との界面にかけて低くなり、この勾配が大きい。このため、チャネル層１０４内に発生する電子１２１がキャリア供給層１０３近傍に集中する。従って、ゲート電極１１３に正の電位が付与されてチャネル層１０４がオン状態となってもインパクトイオン化が起きにくい。
【００１４】
更に、インパクトイオン化が生じたとしても、図２（ａ）に示すように、チャネル層１０４内に発生した正孔１２２はバリア層１０５に移動し、ゲート電極１１３に吸い出される。これは、バリア層１０５がチャネル層１０４とタイプＩＩのヘテロ接合をしており、正孔に対するバリアが存在しないからである。
【００１５】
このように、第１の実施形態では、インパクトイオン化が生じにくく、また、インパクトイオン化が生じたとしても、正孔１２２はチャネル層１０４内に蓄積しない。従って、図２（ｂ）に示すように、ドレインコンダクタンスの上昇が抑制され、最大発振周波数（ｆｍａｘ）の低下及び耐圧の低下が抑制される。このため、化合物半導体装置１００をモノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）に含めた場合には、当該ＭＭＩＣの特性を向上させることができる。なお、図２（ｂ）中の破線は、ＩｎＡｌＡｓのキャリア供給層、ｉ−ＩｎＧａＡｓのチャネル層、及びｉ−ＩｎＡｌＡｓのバリア層を含むＩｎＰ系ＨＥＭＴの特性曲線を示している。
【００１６】
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図３は、第２の実施形態に係る化合物半導体装置の構成を示す図である。図３（ａ）は断面図であり、図３（ｂ）はバンド図である。
【００１７】
第２の実施形態に係る化合物半導体装置２００には、図３（ａ）に示すように、基板２０１、基板２０１上のバッファ層２０２、バッファ層２０２上のキャリア供給層２０３、キャリア供給層２０３上のチャネル層２０４、及びチャネル層２０４上のバリア層２０５が含まれている。バッファ層２０２、キャリア供給層２０３、チャネル層２０４及びバリア層２０５に素子分離領域２０６が形成されている。化合物半導体装置２００には、素子分離領域２０６により区画された素子領域内で、チャネル層２０４上のソース電極２１１及びドレイン電極２１２、並びにバリア層２０５上のゲート電極２１３が含まれている。図３（ｂ）に示すように、バリア層２０５はチャネル層２０４とタイプＩＩのヘテロ接合をしている。つまり、バリア層２０５とチャネル層２０４との接合面において、バリア層２０５の価電子帯の上端がチャネル層２０４の禁制帯にあり、バリア層２０５の伝導帯の下端がチャネル層２０４の伝導帯の下端より高い。
【００１８】
例えば、基板２０１は半絶縁性ＩｎＰ基板、バッファ層２０２は厚さが３００ｎｍ程度の意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ−ＩｎＡｌＡｓ層）である。例えば、チャネル層２０４は厚さが１０ｎｍ程度の意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）、バリア層２０５は厚さが５ｎｍ程度の意図的な不純物の導入が行われていないＧａＡｓ0.51Ｓｂ0.49層（ｉ−ＧａＡｓ0.51Ｓｂ0.49層）である。キャリア供給層２０３は、例えば、バッファ層２０２の表面へのデルタドーピング（原子層ドーピング）等の不純物の導入により形成されている。不純物としては、例えばＳｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせが用いられる。不純物プロファイルのピークはバッファ層２０２の表面から３ｎｍ程度〜５ｎｍ程度の深さにあり、このピークよりも表面側の部分をスペーサ層とみなすこともできる。例えば、ソース電極２１１、ドレイン電極２１２及びゲート電極２１３は、厚さが１０ｎｍ程度のＴｉ膜、その上の厚さが３０ｎｍ程度のＰｔ膜及びその上の厚さが３００ｎｍ程度のＡｕ膜を含む。例えば、ゲート電極２１３の断面形状はＴ字型である。化合物半導体装置２００はショットキー型ゲートを有する。
【００１９】
第２の実施形態では、図３（ｂ）に示すように、チャネル層２０４の伝導帯の下端がバリア層２０５との界面からキャリア供給層２０３との界面にかけて低くなり、この勾配が大きい。このため、チャネル層２０４内に発生する電子２２１がキャリア供給層２０３近傍に集中する。従って、ゲート電極２１３に正の電位が付与されてチャネル層２０４がオン状態となってもインパクトイオン化が起きにくい。更に、インパクトイオン化が生じたとしても、図３（ｂ）に示すように、チャネル層２０４内に発生した正孔２２２はバリア層２０５に移動し、ゲート電極２１３に吸い出される。これは、バリア層２０５がチャネル層２０４とタイプＩＩのヘテロ接合をしており、正孔に対するバリアが存在しないからである。
【００２０】
このように、第２の実施形態では、インパクトイオン化が生じにくく、また、インパクトイオン化が生じたとしても、正孔２２２はチャネル層２０４内に蓄積しない。従って、第１の実施形態と同様に、ドレインコンダクタンスの上昇が抑制され、最大発振周波数（ｆｍａｘ）の低下及び耐圧の低下が抑制される。
【００２１】
なお、バリア層２０５に代えて、チャネル層２０４とタイプＩのヘテロ接合をするバリア層２２５、例えばｉ−ＩｎＡｌＡｓ層が用いられた場合には、図４に示す参考例のように、チャネル層２０４内では電界が第２の実施形態とは反対方向に作用する。このため、参考例では、ゲート電極２１３に正の電位が付与されてチャネル層２０４がオン状態となると、インパクトイオン化が生じやすい。更に、インパクトイオン化に伴って発生する正孔の逃げ場がないため、正孔の蓄積によるドレインコンダクタンスの上昇も生じやすい。
【００２２】
次に、第２の実施形態に係る化合物半導体装置を製造する方法について説明する。図５Ａ乃至図５Ｂは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００２３】
先ず、図５Ａ（ａ）に示すように、基板２０１上にバッファ層２０２を形成する。バッファ層２０２は、例えば有機金属化学気相成長（ＭＯＣＶＤ：metal-organic chemical vapor deposition）法等の結晶成長法により形成することができる。
【００２４】
次いで、図５Ａ（ｂ）に示すように、バッファ層２０２の表面にキャリア供給層２０３を形成する。キャリア供給層２０３は、例えばデルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えばシリコンを２×１０12ｃｍ-2程度ドーピングする。不純物はバッファ層２０２とキャリア供給層２０３との界面にシート状にドーピングされ、キャリア供給層２０３の表面から３ｎｍ程度〜５ｎｍ程度の深さとし、このドーピング界面よりも表面側の部分をスペーサ層とみなすこともできる。
【００２５】
その後、図５Ａ（ｃ）に示すように、キャリア供給層２０３上にチャネル層２０４及びバリア層２０５を形成する。チャネル層２０４及びバリア層２０５は、例えばＭＯＣＶＤ法等の結晶成長法により形成することができる。
【００２６】
続いて、図５Ｂ（ｄ）に示すように、バッファ層２０２、キャリア供給層２０３、チャネル層２０４及びバリア層２０５に素子分離領域２０６を形成する。素子分離領域２０６の形成では、例えば、素子分離領域２０６を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをバリア層２０５上に形成し、例えばリン酸及び過酸化水素水の混合液でバッファ層２０２、キャリア供給層２０３、チャネル層２０４及びバリア層２０５をエッチングする。エッチング後に、フォトレジストマスクを除去する。
【００２７】
次いで、図５Ｂ（ｅ）に示すように、素子分離領域２０６により区画された素子領域内で、チャネル層２０４上にソース電極２１１及びドレイン電極２１２を形成する。ソース電極２１１及びドレイン電極２１２の形成では、ソース電極２１１又はドレイン電極２１２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをバリア層２０５上に形成し、例えばリン酸及び過酸化水素水の混合液でバリア層２０５をエッチングしてチャネル層２０４を露出させる。そして、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極２１１及びドレイン電極２１２はリフトオフ法により形成することができる。
【００２８】
その後、図５Ｂ（ｆ）に示すように、ソース電極２１１及びドレイン電極２１２の間でバリア層２０５上にゲート電極２１３を形成する。ゲート電極２１３の形成では、ゲート電極２１３を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスク、例えば多層マスクをバリア層２０５上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極２１３はリフトオフ法により形成することができる。
【００２９】
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。
【００３０】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図６は、第３の実施形態に係る化合物半導体装置の構成を示す図である。図６（ａ）は断面図であり、図６（ｂ）はバンド図である。
【００３１】
第３の実施形態に係る化合物半導体装置３００には、図６（ａ）に示すように、バリア層２０５上の絶縁膜３０７が含まれており、ゲート電極２１３は絶縁膜３０７上に形成されている。絶縁膜３０７の厚さは正孔がトンネル可能な厚さであることが好ましい。例えば、絶縁膜３０７は厚さが５ｎｍ程度のアルミニウム酸化膜（Ａｌ2Ｏ3膜）である。化合物半導体装置２００はＭＩＳ型ゲートを有する。他の構成は第２の実施形態と同様である。
【００３２】
第３の実施形態でも、図６（ｂ）に示すように、チャネル層２０４の伝導帯の下端がバリア層２０５との界面からキャリア供給層２０３との界面にかけて低くなり、この勾配が大きい。このため、チャネル層２０４内に発生する電子２２１がキャリア供給層２０３近傍に集中する。従って、ゲート電極２１３に正の電位が付与されてチャネル層２０４がオン状態となってもインパクトイオン化が起きにくい。更に、絶縁膜３０７を正孔がトンネル可能であれば、インパクトイオン化が生じたとしても、図６（ｂ）に示すように、チャネル層２０４内に発生した正孔２２２はバリア層２０５に移動し、絶縁膜３０７をトンネルしてゲート電極２１３に吸い出される。
【００３３】
このように、第３の実施形態でも、インパクトイオン化が生じにくく、また、絶縁膜３０７を正孔がトンネル可能であれば、インパクトイオン化が生じたとしても、正孔２２２はチャネル層２０４内に蓄積しない。従って、第１の実施形態と同様に、ドレインコンダクタンスの上昇が抑制され、最大発振周波数（ｆｍａｘ）の低下及び耐圧の低下が抑制される。
【００３４】
また、第３の実施形態によれば、絶縁膜３０７により、バリア層２０５、チャネル層２０４、キャリア供給層２０３及びバッファ層２０２を保護することができる。更に、絶縁膜３０７が設けられているため、第２の実施形態と比較して、バリア層２０５を薄くしてもよい。
【００３５】
次に、第３の実施形態に係る化合物半導体装置を製造する方法について説明する。図７Ａ乃至図７Ｂは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００３６】
先ず、図７Ａ（ａ）に示すように、第２の実施形態と同様にして、バリア層２０５の形成までの処理を行う。次いで、図７Ａ（ｂ）に示すように、バリア層２０５上に絶縁膜３０７を形成する。絶縁膜３０７は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法により形成することができる。
【００３７】
その後、図７Ａ（ｃ）に示すように、絶縁膜３０７、バッファ層２０２、キャリア供給層２０３、チャネル層２０４及びバリア層２０５に素子分離領域２０６を形成する。素子分離領域２０６の形成では、例えば、素子分離領域２０６を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクを絶縁膜３０７上に形成し、例えば熱リン酸で絶縁膜３０７をエッチングし、リン酸及び過酸化水素水の混合液でバッファ層２０２、キャリア供給層２０３、チャネル層２０４及びバリア層２０５をエッチングする。エッチング後に、フォトレジストマスクを除去する。
【００３８】
続いて、図７Ｂ（ｄ）に示すように、素子分離領域２０６により区画された素子領域内で、チャネル層２０４上にソース電極２１１及びドレイン電極２１２を形成する。ソース電極２１１及びドレイン電極２１２の形成では、ソース電極２１１又はドレイン電極２１２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクを絶縁膜３０７上に形成し、例えば熱リン酸で絶縁膜３０７をエッチングし、リン酸及び過酸化水素水の混合液でバリア層２０５をエッチングしてチャネル層２０４を露出させる。そして、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極２１１及びドレイン電極２１２はリフトオフ法により形成することができる。
【００３９】
次いで、図７Ｂ（ｅ）に示すように、ソース電極２１１及びドレイン電極２１２の間で絶縁膜３０７上にゲート電極２１３を形成する。ゲート電極２１３の形成では、ゲート電極２１３を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスク、例えば多層マスクを絶縁膜３０７上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極２１３はリフトオフ法により形成することができる。
【００４０】
そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。
【００４１】
第２、第３の実施形態における断面形状がＴ字型のゲート電極２１３はゲート抵抗の低減に有効であるが、ゲート電極２１３の断面形状がＴ字型である必要はない。例えば、ゲート抵抗の影響が小さい用途、例えばデジタル用途であれば、ゲート電極２１３の断面形状がより単純な形状、例えば矩形状であってもよい。
【００４２】
チャネル層及びバリア層の各材料の組み合わせは、タイプＩＩのヘテロ接合が得られれば上記のものに限定されない。例えば、タイプＩＩのヘテロ接合が得られれば、バリア層の材料としてＧａＳｂ、ＡｌＡｓＳｂ又はＡｌＧａＡｓＳｂ等を用いてもよく、チャネル層の材料としてＩｎＰ、ＩｎＳｂ、ＩｎＡｓ又はＩｎＡｌＧａＡｓ等を用いてもよい。但し、バリア層にはＡｓが含まれることが好ましい。
【００４３】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、受信用モノリシックマイクロ波集積回路（ＭＭＩＣ：monolithic microwave integrated circuit）の一例である。図８は、第４の実施形態に係る化合物半導体装置を示す図である。
【００４４】
第４の実施形態に係る化合物半導体装置である受信用ＭＭＩＣ４０４には、図８に示すように、ローノイズアンプ（ＬＮＡ：low noise amplifier）４０１、検波器４０２及びインダクタ４０３が含まれている。ＬＮＡ４０１、検波器４０２及びインダクタ４０３は一つのＩｎＰ基板上に集積されている。ＬＮＡ４０１には、第２又は第３の実施形態に係るＩｎＰ系ＨＥＭＴが含まれている。
【００４５】
第４の実施形態では、例えば、ＬＮＡ４０１に含まれるＩｎＰ系ＨＥＭＴのソース電極２１１及び検波器４０２のカソード電極が接地され、ＩｎＰ系ＨＥＭＴのドレイン電極２１２及び検波器４０２のアノード電極がインダクタ４０３の一端に接続される。そして、ＩｎＰ系ＨＥＭＴのゲート電極２１３にミリ波を受信するアンテナ４０５が接続され、インダクタ４０３の他端から検波信号Ｖdetが出力される。検出信号Ｖdetとしては、数百ｍＶの電位差ΔＶが出力される。
【００４６】
第４の実施形態に係る受信用ＭＭＩＣ４０４によれば、第２又は第３の実施形態に係るＩｎＰ系ＨＥＭＴが含まれているので、優れた特性を得ることができる。
【００４７】
図９（ａ）に示すように、第１の実施形態において、リセス１０９が形成されたキャップ層１０８がバリア層１０５上に形成され、リセス１０９の内側でゲート電極１１３がバリア層１０５上に形成されていてもよい。キャップ層１０８は、例えば、厚さが５０ｎｍ程度で、不純物が１×１０19ｃｍ-3程度ドーピングされた低抵抗のｎ型ＩｎＧａＡｓ層である。また、図９（ｂ）に示すように、第２の実施形態において、リセス２０９が形成されたキャップ層２０８がバリア層２０５上に形成され、リセス２０９の内側でゲート電極２１３がバリア層２０５上に形成されていてもよい。キャップ層２０８は、例えば、厚さが５０ｎｍ程度で、不純物が１×１０19ｃｍ-3程度ドーピングされた低抵抗のｎ型ＩｎＧａＡｓ層である。キャップ層１０８又は２０８の作用により、ソースとドレインとの間の抵抗が低減される。
【００４８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４９】
（付記１）
バッファ層と、
前記バッファ層の表面のキャリア供給層と、
前記キャリア供給層上のチャネル層と、
前記チャネル層とタイプＩＩのヘテロ接合をする前記チャネル層上のバリア層と、
前記チャネル層上方のソース電極及びドレイン電極と、
前記バリア層上方のゲート電極と、
を有することを特徴とする化合物半導体装置。
【００５０】
（付記２）
前記バリア層はＳｂを含有することを特徴とする付記１に記載の化合物半導体装置。
【００５１】
（付記３）
前記バリア層はＧａＡｓＳｂ層であることを特徴とする付記２に記載の化合物半導体装置。
【００５２】
（付記４）
前記キャリア供給層は、前記バッファ層への不純物の導入により形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００５３】
（付記５）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記４に記載の化合物半導体装置。
【００５４】
（付記６）
前記バリア層と前記ゲート電極との間の絶縁膜を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００５５】
（付記７）
前記絶縁膜を正孔がトンネル可能であることを特徴とする付記６に記載の化合物半導体装置。
【００５６】
（付記８）
バッファ層の表面にキャリア供給層を形成する工程と、
前記キャリア供給層上にチャネル層を形成する工程と、
前記チャネル層とタイプＩＩのヘテロ接合をするバリア層を前記チャネル層上に形成する工程と、
前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
前記バリア層上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００５７】
（付記９）
前記バリア層はＳｂを含有することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【００５８】
（付記１０）
前記バリア層はＧａＡｓＳｂ層であることを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００５９】
（付記１１）
前記キャリア供給層を形成する工程は、前記バッファ層へ不純物を導入する工程を有することを特徴とする付記８乃至１０のいずれか１項に記載の化合物半導体装置の製造方法。
【００６０】
（付記１２）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００６１】
（付記１３）
前記バリア層と前記ゲート電極との間に絶縁膜を形成する工程を有することを特徴とする付記８乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００６２】
（付記１４）
前記絶縁膜を正孔がトンネル可能であることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【符号の説明】
【００６３】
１０２、２０２：バッファ層
１０３、２０３：キャリア供給層
１０４、２０４：チャネル層
１０５、２０５：バリア層
１１１、２１１：ソース電極
１１２、２１２：ドレイン電極
１１３、２１３：ゲート電極
３０７：絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
0006303915.tif 000006
【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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