(57)【特許請求の範囲】
【請求項１】
下方に順に積層された第１、第２、第３、第４及び第５のセラミック層と、
前記第１のセラミック層の上面に設けられ、半導体素子に接続される第１のインピーダンス整合回路と、
前記第１のセラミック層と前記第２のセラミック層の間において前記第１のインピーダンス整合回路の直下に設けられた第１のグランドパターンと、
前記第２のセラミック層と前記第３のセラミック層の間に設けられた第２のインピーダンス整合回路と、
前記第３のセラミック層と前記第４のセラミック層の間において前記第２のインピーダンス整合回路の直下に設けられた第２のグランドパターンと、
前記第４のセラミック層と前記第５のセラミック層の間に設けられた第３のインピーダンス整合回路と、
前記第５のセラミック層の下面において前記第３のインピーダンス整合回路の直下に設けられた第３のグランドパターンと、
前記第１及び第２のセラミック層を貫通し、前記第１及び第２のインピーダンス整合回路を互いに電気的に接続する第１のヴィアホールと、
前記第３及び第４のセラミック層を貫通し、前記第２及び第３のインピーダンス整合回路を互いに電気的に接続する第２のヴィアホールとを備え、
前記第１のセラミック層の誘電率は前記第３のセラミック層の誘電率より大きく、
前記第３のセラミック層の誘電率は前記第５のセラミック層の誘電率より大きく、
前記第２のセラミック層の誘電率は前記第１のセラミック層の誘電率より小さく、
前記第４のセラミック層の誘電率は前記第３のセラミック層の誘電率より小さいことを特徴とする高周波整合回路基板。
【請求項２】
前記第２及び第４のセラミック層の誘電率は空気の誘電率１に近いことを特徴とする請求項１に記載の高周波整合回路基板。
【請求項３】
前記第２のセラミック層の誘電率は前記第３のセラミック層の誘電率と同じであり、
前記第４のセラミック層の誘電率は前記第５のセラミック層の誘電率と同じであることを特徴とする請求項１に記載の高周波整合回路基板。
【請求項４】
前記第２のセラミック層の誘電率は前記第３のセラミック層の誘電率より大きく、
前記第４のセラミック層の誘電率は前記第５のセラミック層の誘電率より大きいことを特徴とする請求項１に記載の高周波整合回路基板。
【請求項５】
前記第１、第２及び第３のインピーダンス整合回路は、前記半導体素子の入力と出力にそれぞれ接続される入力整合回路と出力整合回路を構成し、
前記高周波整合回路基板は、
前記入力整合回路と前記出力整合回路の間において前記第１のセラミック層の上面に設けられ、前記半導体素子が搭載される半導体素子搭載パターンと、
前記第１、第２、第３、第４及び第５のセラミック層を貫通して前記半導体素子搭載パターンを前記第３のグランドパターンに電気的に接続する第３のヴィアホールとを更に備えることを特徴とする請求項１〜４の何れか１項に記載の高周波整合回路基板。
【請求項６】
請求項１〜５の何れか１項に記載の高周波整合回路基板と、
前記高周波整合回路基板の前記第１のインピーダンス整合回路のパターンにワイヤにより接続された前記半導体素子とを備えることを特徴とするマイクロ波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子と入力及び出力先のインピーダンス（一般的には５０オーム）との間でインピーダンス変換をする高周波整合回路基板、及びそれを用いた例えば地上マイクロ波通信装置、衛星通信装置等の増幅器として用いるマイクロ波半導体装置に関する。
【背景技術】
【０００２】
マイクロ波半導体装置は地上マイクロ波通信、衛星通信分野等で使用される。これらの分野における近年の通信容量の大容量化及びシステムの小型化に伴い、マイクロ波半導体装置において高出力化及び小型化が求められている。通常、半導体素子を並列に接続することにより高出力化を実現する。その並列接続する半導体素子には通常、ガリウム砒素（ＧａＡｓ）や窒化ガリウム（ＧａＮ）といった低インピーダンス（１オーム以下）の化合物半導体素子が用いられる。入力及び出力先のインピーダンスは一般的に５０オームであり、その５０オームから半導体素子のインピーダンスへインピーダンス変換をする必要がある。
【０００３】
インピーダンスを変換する手段として、一般的には、金属のパッケージ内において半導体素子と入力及び出力先との間にそれぞれインピーダンスを変換する適正な特性インピーダンスを実現した整合回路基板を配置し、電力を効率良く伝達させる。特性インピーダンスは、単層のセラミック基板の誘電率、基板厚み、線路幅により決まる。しかし、単一の単層セラミック基板の誘電率及び基板厚みには調整の限界があり、線路幅にもマイクロ波半導体装置のサイズ、電流容量の制約があるため、実現できる特性インピーダンスの幅に限界があり電力を効率良く伝達させるのは困難である。
【０００４】
そのため、複数の単層セラミック基板を有する整合回路を入力及び出力側それぞれに用いている。しかし、パッケージに搭載する部品点数が多く、製造に多くの時間が必要である。
【０００５】
これに対し、特許文献１に開示された整合回路基板は、１枚で基板厚み一定の単層セラミック基板の中で入力側から出力側に向けて階段状または漸次に誘電率を変化させることにより適正な特性インピーダンスを実現し、部品点数増加の問題を解決している。
【０００６】
また、特許文献２に開示された整合回路基板は、整合回路基板の裏面側のインピーダンス整合回路が形成された部分に空洞部を設け、その空洞部の厚みを変化させることにより適正な特性インピーダンスを実現し、部品点数増加の問題を解決している。また、空洞部に異なる誘電率の材料を充填することにより特性インピーダンスを実現する自由度を向上させている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−９８５００号公報
【特許文献２】特開２００８−３５３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１、２では単一面でインピーダンス整合回路が構成されているため、高周波整合回路基板が大きくなるという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は５０オームから半導体素子のインピーダンスへ電力を効率良く伝達させることができ、部品点数の増加を防ぎ、更なる小型化を実現することができる高周波整合回路基板及びマイクロ波半導体装置を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る高周波整合回路基板は、下方に順に積層された第１、第２、第３、第４及び第５のセラミック層と、前記第１のセラミック層の上面に設けられ、半導体素子に接続される第１のインピーダンス整合回路と、前記第１のセラミック層と前記第２のセラミック層の間において前記第１のインピーダンス整合回路の直下に設けられた第１のグランドパターンと、前記第２のセラミック層と前記第３のセラミック層の間に設けられた第２のインピーダンス整合回路と、前記第３のセラミック層と前記第４のセラミック層の間において前記第２のインピーダンス整合回路の直下に設けられた第２のグランドパターンと、前記第４のセラミック層と前記第５のセラミック層の間に設けられた第３のインピーダンス整合回路と、前記第５のセラミック層の下面において前記第３のインピーダンス整合回路の直下に設けられた第３のグランドパターンと、前記第１及び第２のセラミック層を貫通し、前記第１及び第２のインピーダンス整合回路を互いに電気的に接続する第１のヴィアホールと、前記第３及び第４のセラミック層を貫通し、前記第２及び第３のインピーダンス整合回路を互いに電気的に接続する第２のヴィアホールとを備え、前記第１のセラミック層の誘電率は前記第３のセラミック層の誘電率より大きく、前記第３のセラミック層の誘電率は前記第５のセラミック層の誘電率より大きく、前記第２のセラミック層の誘電率は前記第１のセラミック層の誘電率より小さく、前記第４のセラミック層の誘電率は前記第３のセラミック層の誘電率より小さいことを特徴とする。
【発明の効果】
【００１１】
本発明では、特性インピーダンスを決める要素の１つであるセラミック層の誘電率について、第１のセラミック層の誘電率が第３のセラミック層の誘電率より大きく、第３のセラミック層の誘電率が第５のセラミック層の誘電率より大きくなるように設定する。これにより、ヴィアホールの影響を最小限に抑えつつ、段階的に特性インピーダンスを変成することができるため、５０オームから半導体素子のインピーダンスへ電力を効率良く伝達させることができる。また、セラミック層を積層することにより、部品点数の増加を防ぎ、更なる小型化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係るマイクロ波半導体装置を示す斜視図である。
【図２】本発明の実施の形態２に係るマイクロ波半導体装置を示す斜視図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る高周波整合回路基板及びマイクロ波半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係るマイクロ波半導体装置を示す斜視図である。半導体素子１の入力側と出力側にそれぞれ高周波整合回路基板２が接続されている。高周波整合回路基板２は、下方に順に積層されたセラミック層３ａ〜３ｅを備える。各セラミック層３ａ〜３ｅの誘電率及び厚みは５０オームから半導体素子１のインピーダンスへ電力を効率良く伝達させる特性インピーダンスにより決められるが、誘電率は１〜３００、厚みは５０〜３００μｍであることが好ましい。
【００１５】
インピーダンス整合回路４ａがセラミック層３ａの上面に設けられている。半導体素子１は高周波整合回路基板２のインピーダンス整合回路４ａのパターンにワイヤ５により接続される。
【００１６】
グランドパターン６ａがセラミック層３ａとセラミック層３ｂの間においてインピーダンス整合回路４ａの直下に設けられている。インピーダンス整合回路４ｂがセラミック層３ｂとセラミック層３ｃの間に設けられている。グランドパターン６ｂがセラミック層３ｃとセラミック層３ｄの間においてインピーダンス整合回路４ｂの直下に設けられている。インピーダンス整合回路４ｃがセラミック層３ｄとセラミック層３ｅの間に設けられている。グランドパターン６ｃがセラミック層３ｅの下面においてインピーダンス整合回路４ｃの直下に設けられている。
【００１７】
ヴィアホール７ａがセラミック層３ａ，３ｂを貫通し、インピーダンス整合回路４ａ，４ｂを互いに電気的に接続する。ヴィアホール７ｂがセラミック層３ｃ，３ｄを貫通し、インピーダンス整合回路４ｂ，４ｃを互いに電気的に接続する。
【００１８】
ヴィアホール７ｃがセラミック層３ｂ〜３ｅを貫通し、グランドパターン６ａ〜６ｃを互いに電気的に接続する。パッケージ端子とワイヤ接続されるパッケージ接続パッド８がセラミック層３ａの上面において、インピーダンス整合回路４ａとは分離して設けられている。ヴィアホール７ｄがセラミック層３ａ〜３ｅを貫通し、インピーダンス整合回路４ｃとパッケージ接続パッド８を互いに電気的に接続する。
【００１９】
最上部表面（１層目）のインピーダンス整合回路４ａはマイクロストリップライン、３層目、５層目のインピーダンス整合回路４ｂ，４ｃはストリップラインを構成する。インピーダンス整合回路４ａ〜４ｃとグランドパターン６ａ〜６ｃはＡｕ（金）等の金属膜で形成される。
【００２０】
本実施の形態では、特性インピーダンスを決める要素の１つであるセラミック層の誘電率について、セラミック層３ａの誘電率ε１がセラミック層３ｃの誘電率ε３より大きく、セラミック層３ｃの誘電率ε３がセラミック層３ｅの誘電率ε５より大きくなるように設定する（ε１＞ε３＞ε５）。これにより、ヴィアホールの影響を最小限に抑えつつ、段階的に特性インピーダンスを変成することにより５０オームから半導体素子１のインピーダンスへ電力を効率良く伝達させることができる。また、セラミック層を積層することにより、部品点数の増加を防ぐことができる。
【００２１】
また、上記の構造により、信号を平面の１方向に流すだけでなく、ヴィアホールを介してパターンを折り返して逆方向にも信号を流すことができる。従って、高周波整合回路基板２の線路長方向の長さを１／３程度まで短縮することができるため、更なる小型化を実現することができる。
【００２２】
また、セラミック層３ｂ，３ｄの誘電率ε２，ε４は空気の誘電率１に近い（ε２，ε４≒１）。これにより、内層のインピーダンス整合回路４ｂ，４ｃをマイクロストリップラインに近づけることができる。または、セラミック層３ｂの誘電率ε２がセラミック層３ｃの誘電率ε３と同じで、セラミック層３ｄの誘電率ε４がセラミック層３ｅの誘電率ε５と同じでもよい（ε１＞ε２＝ε３＞ε４＝ε５）。あるいは、セラミック層３ｂの誘電率ε２がセラミック層３ｃの誘電率ε３より大きく、セラミック層３ｄの誘電率ε４がセラミック層３ｅの誘電率ε５より大きくてもよい（ε１＞ε２＞ε３＞ε４＞ε５）。
【００２３】
また、セラミック層３ａは最も高い誘電率を有し、半導体素子１のインピーダンス（数オーム）に近い特性インピーダンスを実現するため、電気特性に大きく影響する。このセラミック層３ａを最上層とし、そのセラミック層３ａの上面に設けられたインピーダンス整合回路４ａのパターンに半導体素子１をワイヤ５により接続することで、電気特性の微調整が可能となる。
【００２４】
実施の形態２．
図２は、本発明の実施の形態２に係るマイクロ波半導体装置を示す斜視図である。実施の形態１では半導体素子１の入力側と出力側にそれぞれ高周波整合回路基板２が接続されていたが、本実施の形態では１つの高周波整合回路基板２においてインピーダンス整合回路４ａ〜４ｃが２つに分離し、半導体素子１の入力と出力にそれぞれ接続される入力整合回路と出力整合回路を構成する。半導体素子１が搭載される半導体素子搭載パターン９が入力整合回路と出力整合回路の間においてセラミック層３ａの上面に設けられている。ヴィアホール７ｅがセラミック層３ａ〜３ｅを貫通して半導体素子搭載パターン９をグランドパターン６ｃに電気的に接続する。パッケージ接続パッド８が入力側と出力側にそれぞれに設けられている。
【００２５】
このように入力側と出力側のインピーダンス整合回路を一体化し、それらの間に半導体素子搭載パターン９を設けることにより、入力側と出力側のインピーダンス整合回路と半導体素子１との位置の誤差が小さくなり特性安定化が期待できる。
【００２６】
なお、上記の実施の形態１，２ではセラミック層を５つ積層した６層構造について説明したが、積層するセラミック層の数はこの限りではない。
【符号の説明】
【００２７】
１  半導体素子、２  高周波整合回路基板、３ａ〜３ｅ  セラミック層、４ａ〜４ｃ  インピーダンス整合回路、５  ワイヤ、６ａ〜６ｃ  グランドパターン、７ａ〜７ｅ  ヴィアホール、９  半導体素子搭載パターン
【図１】
0006413887.tif 000002
【図２】
0006413887.tif 000003