(57)【特許請求の範囲】
【請求項１】
データの入力端子、前記データの出力端子及び前記データの読み込みを制御するパルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、
前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、
前記後列の前記列記憶ブロックの前記複数の記憶セルのうち、前記列方向の一端の第１記憶セルの前記制御端子から、前記列方向の他端の第２記憶セルの前記制御端子までを順次接続し、かつ前記第２記憶セルの前記制御端子と、前列の前記列記憶ブロックに含まれる前記記憶セルのうち、前記第１記憶セルが配列される前記行と同一の前記行に配列される第３記憶セルの前記制御端子とを接続するパルス信号線と
を備える
ことを特徴とする隊列進行型記憶装置。
【請求項２】
前記列記憶ブロックの前記記憶セルに記憶された前記データが、前列の前記列記憶ブロックの前記記憶セルから、隣接する前記後列の他の前記列記憶ブロックにおける前記前列の前記列記憶ブロックの前記記憶セルと同一の前記行の前記記憶セルに対して前記パルス信号に同期して隊列進行する
ことを特徴とする請求項１に記載の隊列進行型記憶装置。
【請求項３】
前記列記憶ブロックの一端の前記記憶セルと、他端の前記記憶セルとの前記パルス信号の遅延時間が、前記パルス信号のピッチ間隔より短い
ことを特徴とする請求項１または請求項２に記載の隊列進行型記憶装置。
【請求項４】
前記パルス信号の周波数を制御する際、前記一端の記憶セルと前記他端の記憶セルとの前記パルス信号の遅延時間が前記パルス信号の周期より短くなる数の前記記憶セルを有するサブ列記憶ブロックに前記列記憶ブロックを分割し、前記サブ列記憶ブロックごとに前記パルス信号線を配線する
ことを特徴とする請求項１から請求項３のいずれか一項に記載の隊列進行型記憶装置。
【請求項５】
前記記憶セルがＭＯＳトランジスタで形成されたＤラッチである
ことを特徴とする請求項１から請求項４のいずれか一項に記載の隊列進行型記憶装置。
【請求項６】
前記Ｄラッチの書き込みのトランジスタがｎ型ＭＯＳトランジスタで形成されており、ゲートに入力される前記パルス信号のＨレベルの電圧が当該Ｄラッチにおける電源電圧より高く設定されている
ことを特徴とする請求項５に記載の隊列進行型記憶装置。
【請求項７】
前記列記憶ブロックを構成する各トランジスタのレイアウト配置において、隣接する前記列記憶ブロックの単位セルのパターンをミラー反転させて順次配列させることにより、前記列記憶ブロックにおける書き込みに用いるｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ及び他のｎ型トランジスタの各々はそれぞれが隣接する前記列記憶ブロックの各トランジスタとウェルとを共用する配置とする
ことを特徴とする請求項６に記載の隊列進行型記憶装置。
【請求項８】
前記パルス信号線は前記書き込みのトランジスタのゲートを介挿する構造であり、当該ゲートは抵抗成分及び容量成分として用いられる
ことを特徴とする請求項６または請求項７に記載の隊列進行型記憶装置。
【請求項９】
パルス信号を生成するパルス発生回路と、
前記パルス信号に対応して演算動作を行う演算論理回路と、
データの入力端子、前記データの出力端子及び前記データの読み込みを制御する前記パルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記後列の前記列記憶ブロックの前記複数の記憶セルのうち、前記列方向の一端の第１記憶セルの前記制御端子から、前記列方向の他端の第２記憶セルの前記制御端子までを順次接続し、かつ前記第２記憶セルの前記制御端子と、前列の前記列記憶ブロックに含まれる前記記憶セルのうち、前記第１記憶セルが配列される前記行と同一の前記行に配列される第３記憶セルの前記制御端子とを接続するパルス信号線とを備えた隊列進行型記憶装置と、
を備え、
最終列の前記列記憶ブロックにおける前記記憶セルの前記出力端子が前記演算論理回路に接続され、最初の列の前記列記憶ブロックにおける前記記憶セルの前記入力端子の各々に、一組のデータ群が入力され、
前記パルス信号に同期させて、前記データを行方向の前記記憶セル間を隊列進行させ、該隊列進行された前記データ群を前記演算論理回路に対して並列に出力し、
前記演算論理回路が、前記隊列進行型記憶装置から前記パルス信号に同期して入力される前記データを用いた演算論理動作を実行する
ことを特徴とする計算機システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隊列進行型記憶装置及び計算機システムに関する。
【背景技術】
【０００２】
半導体記憶装置として、記憶セルが列と行にマトリクス状に配列された記憶セルにおいて、列方向に配列された記憶セルに対し、クロックに同期して並列に供給されるデータを、上記クロックに同期させ、行方向に並列に隊列進行させて読み出し動作を行う隊列進行型記憶装置がある（例えば、特許文献１）。
この特許文献１には、隊列進行型記憶装置が上記クロックに同期して、列方向に配列した記憶セルの出力端子から並列に供給されるデータ群を算術論理演算回路に入力させ、算術論理演算回路が入力されるデータを用いて、クロックに同期して逐次論理演算を行う計算機システムが記載されている。
【０００３】
上記構成により、隊列進行型記憶装置の記憶セルに格納されたデータが、クロック信号に同期して並列に行方向に隊列進行され、データ群として出力端子から算術論理演算回路に能動的に逐次出力される。そして、演算論理装置が、逐次供給されるデータ群によって演算論理動作を実行可能としている。
この結果、隊列進行型記憶装置を用いることにより、上記計算機システムは、算術論理演算回路の演算処理を行うクロックに同期させて、算術論理演算回路にデータ群を供給することができ、通常のメモリに対するメモリアクセスに要する時間に比較して短縮することができる。上記のような計算機システムは、メモリアクセスの短縮分に対応して論理演算回路の演算処理を高速化することができる。
【０００４】
また、データ群が命令を含む場合には、命令を格納する隊列信号型記憶装置において、論理演算回路であるプロセッサに供給する命令の流れが一方向に規定される。一方、データ群に含まれるデータの場合には、データを格納する隊列信号型記憶装置において、プロセッサにデータを供給する方向と、プロセッサが処理の結果を出力する方向との双方向にデータの流れが規定される。
上記構成により、プロセッサの駆動クロックに同期させて命令及びデータが並列して供給されるため、上記計算機システムはプロセッサにおける演算及び演算結果のデータの転送を高速化することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１２−５３３７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の隊列進行型記憶装置において、行方向に配列した記憶セルをクロックに同期して行方向にデータを隊列進行させる際、行方向に配列した記憶セルに対してクロックが同時に印加されると、記憶セル間でデータの突き抜けの問題が発生する。例えば、前列の記憶セルから後列の記憶セルにデータが書き込まれている際、前々列の記憶セルのデータが前列の記憶セルに書き込まれ、前列の記憶セルのデータが後列の記憶セルに対する書き込みの途中で変化してしまう。この結果、後列の記憶セルのデータが書き換えられてしまい、隊列進行するデータが変化してしまう恐れがある。
【０００７】
上述した問題を解決するため、上記の計算機システムは、後列の記憶セルに前列の記憶セルのデータを書き込んだ後に、前列の記憶セルに対して前々列の記憶セルのデータを書き込む必要がある。
したがって、上記の計算機システムは、後段の記憶セルの制御端子に供給されるクロックに対し、後段の記憶セルの制御端子に供給されるクロックを遅延させるため、後列の記憶セルの制御端子と前列の記憶セルの制御端子との間で、クロックを供給するクロック信号線に対して遅延素子を介挿する必要がある。
しかし、クロック信号線に遅延素子を介挿する場合、遅延時間を満足させる遅延素子を形成する面積が必要となり、記憶装置形成領域の面積が増大してしまう恐れがあった。
【課題を解決するための手段】
【０００８】
本発明の一実施形態における隊列進行型記憶装置は、データの入力端子、前記データの出力端子及び前記データの読み込みを制御するパルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記後列の前記列記憶ブロックの前記複数の記憶セルのうち、前記列方向の一端の第１記憶セルの前記制御端子から、前記列方向の他端の第２記憶セルの前記制御端子までを順次接続し、かつ前記第２記憶セルの前記制御端子と、前列の前記列記憶ブロックに含まれる前記記憶セルのうち、前記第１記憶セルが配列される前記行と同一の前記行に配列される第３記憶セルの前記制御端子とを接続するパルス信号線とを備えることを特徴とする。
【０００９】
また、本発明の一実施形態における計算機システムは、パルス信号を生成するパルス発生回路と、前記パルス信号に対応して演算動作を行う演算論理回路と、データの入力端子、前記データの出力端子及び前記データの読み込みを制御する前記パルス信号が入力される制御端子を含む端子部をそれぞれ備える複数の記憶セルが、行及び列のうち前記列の方向に配置される複数個の列記憶ブロックと、前記複数個の列記憶ブロックのうち前記行の方向に配列された前記列記憶ブロックにおいて、前記列記憶ブロックの前記記憶セルの前記出力端子と、後列の前記列記憶ブロックの前記記憶セルの前記入力端子とを、前記記憶セルの行毎に接続するデータ線と、前記後列の前記列記憶ブロックの前記複数の記憶セルのうち、前記列方向の一端の第１記憶セルの前記制御端子から、前記列方向の他端の第２記憶セルの前記制御端子までを順次接続し、かつ前記第２記憶セルの前記制御端子と、前列の前記列記憶ブロックに含まれる前記記憶セルのうち、前記第１記憶セルが配列される前記行と同一の前記行に配列される第３記憶セルの前記制御端子とを接続するパルス信号線とを備えた隊列進行型記憶装置と、を備え、最終列の前記列記憶ブロックにおける前記記憶セルの前記出力端子が前記演算論理回路に接続され、最初の列の前記列記憶ブロックにおける前記記憶セルの前記入力端子の各々に、一組のデータ群が入力され、前記パルス信号に同期させて、前記データを行方向の前記記憶セル間を隊列進行させ、該隊列進行された前記データ群を前記演算論理回路に対して並列に出力し、前記演算論理回路が、前記隊列進行型記憶装置から前記パルス信号に同期して入力される前記データを用いた演算論理動作を実行することを特徴とする。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による隊列進行型記憶装置１の構成例を示すブロック図である。
【図２】第１の実施形態による隊列進行型記憶装置１における記憶セルＭをＤラッチで形成した構成の一例を示す図である。
【図３】図２におけるスイッチトランジスタＴｒｎの構造例を示す図である。
【図４】本発明の第２の実施形態による隊列進行型記憶装置１Ａの構成例を示すブロック図である。
【図５】第２の実施形態による隊列進行型記憶装置１Ａにおける記憶セルＭＡをＤラッチで形成した構成の一例を示す図である。
【図６】本実施形態に係る記憶セルＭＡにおけるスイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１及びインバータＣＩＮＶ２を構成するトランジスタとのレイアウトパターンを示す図である。
【図７】本発明の第３の実施形態による隊列進行型記憶装置１Ｂの構成例を示すブロック図である。
【図８】本発明の実施形態による隊列進行型記憶装置を用いた計算機システム１００の構成例を示す図である。
【発明を実施するための形態】
【００１１】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態による隊列進行型記憶装置１の構成例を示すブロック図である。隊列進行型記憶装置１は、データの入力端子Ｄ、データの出力端子Ｑ、データの読み込みを制御するパルス信号Ｐが入力される制御端子Ｃ、パルス信号の反転信号である反転パルス信号ＰＢが入力される制御端子ＣＢを備える記憶セルＭｎｍ（ｎ≧２、ｍ≧２）がマトリクス状に配置されて構成されている。例えば、図１に示すように、複数の記憶セルＭがｎ列、ｍ行に２次元（２方向）に配列して構成されている。
隊列進行型記憶装置１において、マトリクス状に配列された記憶セルＭｎ，ｋの各々は、列単位に区分されており、列記憶ブロックＢＭ１から列記憶ブロックＢＭｎのｎ個のブロックに区分されている（１≦ｊ≦ｎ、１≦ｋ≦ｍ）。この列記憶ブロックＢＭｊの各々は、列方向に配列された記憶セルＭｊ，１から記憶セルＭｊ，ｍを含んで構成されており、行方向にｍ個の記憶セルＭｎ，ｋを配列することで隊列進行型記憶装置１を形成している。図１において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向（例えば、所定の一方向）に隊列進行する。
【００１２】
また、隊列進行型記憶装置１には、データを他の装置から入力する入力端子ＴＩ１から入力端子ＴＩｍと、ｍ列のデータを並列に隊列進行させて他の装置に対して出力する出力端子ＴＯ１から出力端子ＴＯｍとが備えられている。
隊列進行型記憶装置１には、各記憶セルＭの制御端子Ｃに対して、入力端子Ｄに入力されているデータの書き込みを制御するパルス信号Ｐが供給されるパルス信号入力端子ＴＰが設けられている。各記憶セルＭの制御端子Ｃには、パルス信号入力端子ＴＰから入力されるパルス信号Ｐを供給するパルス信号線ＰＬが接続されている。また、各記憶セルＭの制御端子ＣＢには、パルス信号入力端子ＴＰから入力されるパルス信号Ｐの反転信号である反転パルス信号ＰＢを供給する反転パルス信号線ＰＢＬが接続されている。
【００１３】
記憶セルＭｊ，ｋから記憶セルＭｎ，ｋの各々は、それぞれ入力端子Ｄが、行方向に配列された隣接する前列の列記憶ブロックＢＭにおける他の記憶セルの出力端子Ｑとデータ信号線ＬＤで接続され、出力端子Ｑが隣接する後列の列記憶ブロックＢＭにおける他の記憶セルの入力端子Ｄとデータ信号線ＬＤで接続されている。
また、最前列である列記憶ブロックＢＭ１の記憶セルＭ１，ｋの各々の入力端子Ｄが入力端子ＴＩｋに接続されており、最終列の列記憶ブロックＢＭｎの記憶セルＭｎ，ｋの出力端子Ｑが出力端子ＴＯｋに接続されている。
【００１４】
また、隊列進行型記憶装置１には、パルス信号に同期して、ｍ個のデータの各々が入力端子ＴＩ１から入力端子ＴＩｍに対してそれぞれ並列に入力される。また、行方向に配列された記憶セルＭｊ，ｋの各々において、それぞれの入力端子Ｃに対して入力端子ＴＩｋからパルス信号Ｐに同期して入力されデータが、順次、データ信号線ＬＤを介して行方向に、すなわち記憶セルＭｊ，ｋから記憶セルＭｊ＋１，ｋのそれぞれに対して順次転送される。したがって、隊列進行型記憶装置１において、入力端子ＴＩ１から入力端子ＴＩｍに対して並列に入力されるｍ個のデータは、列記憶ブロックＢＭ１から列記憶ブロックＢＭｎまでの列記憶ブロックＢＭｊにおける記憶セルＭｊ，ｋの各々を行方向に、パルス信号Ｐに同期して逐次隊列進行して、入力端子ＴＩｍの各々から出力端子ＴＯｍに向かって転送される。
【００１５】
パルス信号線ＰＬには、列記憶ブロックＢＭｎ−１から列記憶ブロックＢＭ１のそれぞれの間に対して、波形成型のためのバッファＢＦｎ−１からバッファＢＦ１の各々が、介挿されている。
また、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭｊごとに設けられている。また、インバータＩＮＶｎからインバータＩＮＶ１の各々は、列記憶ブロックＢＭｎから列記憶部ブロックＢＭ１のそれぞれに対して設けられている。インバータＩＮＶｎは、パルス入力端子ＴＰから供給されるパルス信号Ｐを反転パルス信号ＰＢとして、列記憶ブロックＢＭｎにおける記憶セルＭｎ，ｋの制御端子ＣＢに接続された反転パルス信号線ＰＢＬに対して出力する。インバータＩＮＶｎ−１からインバータＩＮＶ１の各々は、後列の列記憶ブロックＢＭｎから列記憶ブロックＢＭ２のそれぞれ出力されるパルス信号Ｐを反転させ、パルス信号ＰＢとしてそれぞれが接続された列記憶部ブロックＢＭｊの反転パルス信号線ＰＢＬに対して出力する。
【００１６】
上述したように、本実施形態において、パルス入力端子ＴＰに供給されたパルス信号線Ｐは、最終列の列記憶ブロックＢＭｎにおける記憶素子Ｍｎ，ｋの各々の制御端子Ｃから、最前列の列記憶ブロックＢＭ１における記憶セルＭ１，ｋ各々の記憶素子Ｍの制御端子Ｃまで、順次、隣接した列記憶ブロックＢＭｊ間において全ての記憶セルＭｊ，ｋの各々の接続端子Ｃが、配線上に直列に配列するように接続されている。
本実施形態においては、列記憶ブロックＢＭｊの配列においてデータが伝搬される行方向に対して、逆方向の後列の列記憶ブロックＢＭｊ＋１から、隣接する前列の列記憶ブロックＡｊに反転パルス信号ＰＢが伝搬するように、後列の列記憶ブロックＢＭｊ＋１から隣接した前列の列記憶ブロックＢＭｊの順番にパルス信号線ＰＬが順次接続されている。
【００１７】
例えば、列記憶ブロックＢＭｎにおいて、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，ｍから他端の記憶セルＭｎ，１まで、記憶セルＭｎ，ｍ→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍ−２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，２→記憶セルＭｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続されている。このため、パルス信号Ｐは、記憶セルＭｎ，ｍの制御端子Ｃ→記憶セルＭｎ，ｍ−１の制御端子Ｃ→記憶セルＭｎ，ｍ−２の制御端子Ｃ→…→記憶素子Ｍｎ，ｋの制御端子Ｃ→…→記憶セルＭｎ，２の制御端子Ｃ→記憶セルＭｎ，１の制御端子Ｃの順番に、各々の記憶セルＭｎ，ｋの順番に伝搬する。
【００１８】
また、バッファＢＦｎ−１には、入力端子が記憶セルＭｎ，１の制御端子Ｃから折り返されるパルス信号線ＰＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給されるパルス信号を整形して、前列の列記憶ブロックＢＭｎ−１に出力する。列記憶ブロックＢＭｎ−１において、パルス信号線ＰＬは、列記憶ブロックＢＭｎと同様に、列記憶ブロックＢＭ７ｎ−１の一端にある記憶セルＭｎ−１，ｍから他端の記憶セルＭｎ−１，１まで、記憶セルＭｎ−１，ｍ→記憶セルＭｎ−１，ｍ−１→記憶セルＭｎ−１，ｍ−２→…→記憶セルＭｎ−１，ｋ→…→記憶セルＭｎ−１，２→記憶セルＭｎ−１，１の順番に、各々の記憶セルＭｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭｎ−１において、パルス信号Ｐは、記憶セルＭｎ−１，ｍの制御端子Ｃ→記憶セルＭｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭｎ−１，ｍ−２の制御端子Ｃ→…→記憶セルＭｎ−１，ｋの制御端子Ｃ→…→記憶セルＭｎ−１，２の制御端子Ｃ→記憶セルＭｎ−１，１の制御端子Ｃの順番に伝搬する。
【００１９】
以下、同様に、列記憶ブロックＢＭｎ−２から列記憶ブロックＢＭ１まで、各列記憶ブロックＢＭｊにおける一端に配置された記憶セルＭｊ，ｍから他端に配置された記憶セルＭｊ，１までの記憶セルＭｊ，ｋの各々の制御端子Ｃを順次パルス信号線ＰＬに接続する。
したがって、本実施形態においては、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。すなわち、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃがパルス信号線ＰＬ上に分布した回路シミュレーションにおける分布定数としての遅延成分のモデルと見なせるように、記憶セルＭｊ，ｋの制御端子Ｃをパルス信号線ＰＬに対して接続する。
【００２０】
上述したように、後列の列記憶ブロックから隣接する前列の列記憶部ブロックの順に、かつ各列記憶ブロックＢＭｊにおいて一端の記憶セルＭｊ，ｍから他端の記憶セルＭｊ，１の制御端子Ｃを順次接続するように、制御信号ＰＬは配線されている。
また、各列記憶ブロックＢＭｊにおいて、一端の記憶セルＭｊ，ｍは同一行に配置されており、同様に、他端の記憶セルＭｊ，１も同一行に配列されている。また、パルス信号線ＰＬにおける隣接する記憶セルＭｊ，ｋの制御端子Ｃ間の抵抗成分と記憶セルＭｊ，ｋの制御端子Ｃの容量成分が、上述したように回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるようにパルス信号線ＰＬに対して制御端子Ｃが接続されている。
【００２１】
このため、パルス信号Ｐは、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの制御端子Ｃ毎に順次遅延していく。そして、各列記憶ブロックＢＭｊにおいて、上記分布定数のモデルと見なせる遅延成分により、バッファＢＦｊから出力されたパルス信号Ｐには、一端の記憶セルＭｊ，ｍの制御端子Ｃから、他端の記憶セルＭｊ，１の制御端子Ｃを介して次段のバッファＢＦｊ−１に入力されるまでに遅延が発生する。この遅延時間Ｔｄは、ｍ個のデータをｍ行にて隊列進行させる際、列記憶ブロックＢＭｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃと、最前行の記憶セルＭｊ，１の制御端子Ｃとの間におけるパルス信号の伝搬の遅延時間であり、パルス信号のピッチ間隔より短く設定される。すなわち、データの隊列進行の際に発生するデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、パルス信号線ＰＬの抵抗成分と制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分によって行われる。
【００２２】
上記遅延成分がパルス信号線ＰＬに対して接続される制御端子Ｃの容量成分と制御端子Ｃ及びパルス信号線ＰＬ間の接続における抵抗成分とにより構成されており、各行に配列された隣接する記憶セルＭｊ，ｋ間において、前列の記憶セルＭｊ，ｋの制御端子Ｃに入力されるパルス信号Ｐは、隣接する後列の記憶セルＭｊ＋１，ｋの制御端子Ｃに対して、パルス信号線ＰＬにおける上記遅延成分により遅延時間Ｔｄの時間遅延して入力される。
また、反転パルス信号ＰＢは、後列の列記憶ブロックＢＭｊ＋１からバッファＢＦｊを介して出力されたパルス信号Ｐが、インバータＩＮＶｊにより反転されるため、パルス信号Ｐと同様に、各列記憶ブロックＢＭｊにおいて、前列の記憶セルＭｊ，ｋの制御端子ＣＢに入力されるパルス信号Ｐは、隣接する後列の記憶セルＭｊ＋，ｋの制御端子ＣＢに対して、遅延時間Ｔｄの時間遅延して入力される。
【００２３】
これにより、行方向に配列した記憶セルに対して同時にクロックが印加されることが無く、隣接する前列の記憶セルと後列の記憶セルとの間で、行方向に進行するデータの突き抜けの問題が発生しない。
すなわち、上述した構成によれば、後段の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋの各々がデータを読み込んでから、遅延時間Ｔｄ後に隣接する後段の列記憶ブロックＢＭｊ−１における記憶セルＭｊ−１，ｋの各々がデータを読み込む。この結果、遅延時間Ｔｄは、後段の列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋでデータの読み込みが行われ、これらの記憶セルＭｊ，ｋのデータが安定するまでの時間より若干長く設定されている。この結果、前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋから、後列の列記憶ブロックＢＭｊ＋１の記憶セルＭｊ＋１，ｋにデータが書き込まれている際、前々列の列記憶ブロックＢＭｊ−１の記憶セルＭｊ−１，ｋのデータが前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋに書き込まれ、この前列の列記憶ブロックＢＭｊの記憶セルＭｊ，ｋのデータが、後列の列記憶ブロックＢＭｊ＋１の記憶セルＭｊ＋１，ｋに対する書き込みの途中で変化することを防止できる。
【００２４】
上述してきたように、本実施形態においては、データの隊列進行の際に発生する、隣接する記憶セルＭｊ，ｋ間におけるデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、制御端子Ｃ及びパルス信号線ＰＬ間の接続における抵抗成分及び制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分を有するパルス信号線ＰＬを用いているため、従来のように遅延回路を設ける必要がなく、隊列進行型記憶装置１の構成要素を低減することが可能となり、隊列進行型記憶装置１のレイアウト面積を低減することができる。また、従来のように遅延回路を設ける必要がなく該遅延回路による電力の消費がなくなるため、隊列進行型記憶装置１は、従来と比べて消費電力を低減することができる。
【００２５】
また、本実施形態においては、列記憶ブロックＢＭｎにおいて、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，ｍから他端の記憶セルＭｎ，１まで、記憶セルＭｎ，ｍ→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍ−２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，２→記憶セルＭｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続している。しかしながら、この構成に限らず、パルス信号線ＰＬは、列記憶ブロックＢＭｎの一端にある記憶セルＭｎ，１から他端のにある記憶セルＭｎ，ｍまで、記憶セルＭｎ，１→記憶セルＭｎ，２→…→記憶素子Ｍｎ，ｋ→…→記憶セルＭｎ，ｍ−２→記憶セルＭｎ，ｍ−１→記憶セルＭｎ，ｍの順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続する構成としても良い。
【００２６】
これに対応して、バッファＢＦｎ−１には、入力端子ｌが記憶セルＭｎ，ｍの制御端子Ｃから折り返されるパルス信号線ＰＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給されるパルス信号を整形して、前列の列記憶ブロックＢＭｎ−１に出力する。列記憶ブロックＢＭｎ−１において、パルス信号線ＰＬは、列記憶ブロックＢＭｎと同様に、記憶セルＭｎ−１，１→記憶セルＭｎ−１，２→…→記憶セルＭｎ−１，ｋ→…→記憶セルＭｎ−１，ｍ−２→記憶セルＭｎ−１，ｍ−１→記憶セルＭｎ−１，ｍの順番に、各々の記憶セルＭｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭｎ−１において、パルス信号Ｐは、記憶セルＭｎ−１，１の制御端子Ｃ→記憶セルＭｎ−１，２の制御端子Ｃ→…→記憶セルＭｎ−１，ｋの制御端子Ｃ→…→記憶セルＭｎ−１，ｍ−２の制御端子Ｃ→記憶セルＭｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭｎ−１，ｍの制御端子Ｃの順番に伝搬する。
【００２７】
以下、同様に、列記憶ブロックＢＭｎ−２から列記憶ブロックＢＭ１まで、各列記憶ブロックＢＭｊにおける一端に配置された記憶セルＭｊ，１から他端に配置された記憶セルＭｊ，ｍまでの記憶セルＭｊ，ｋの各々の制御端子Ｃを順次パルス信号線ＰＬに接続する。
したがって、本実施形態においては、すでに述べた第１の実施形態と同様に、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。例えば、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭｊにおける各記憶セルＭｊ，ｋの各々の制御端子Ｃがパルス信号線ＰＬ上に分布した回路シミュレーションにおける分布定数のモデルとしての遅延成分と見なせるように、パルス信号線ＰＬを記憶セルＭｊ，ｋの制御端子Ｃに対して接続する。例えば、この場合、バッファＢＦｊは上記の遅延成分の影響により波形が崩れたパルス信号を成形する機能を有する。そのために、バッファＢＦｊは、該遅延成分の量およびパルス信号の周波数を鑑みて、最適な記憶セルＭの数ごとに対して各々挿入される。
【００２８】
図２は、図１における記憶セルＭをＤラッチ（D（Delay）-LATCH）で形成した構成の一例を示す図である。
図２において、記憶セルＭは、スイッチトランジスタＴｒｐと、スイッチトランジスタＴｒｎと、インバータＣＩＮＶと、クロックドインバータＣＫＩＮＶとを備えている。
スイッチトランジスタＴｒｐは、ゲートが制御端子Ｃに接続されたｐチャネル型ＭＯＳ（metal  oxide  semiconductor）トランジスタである。スイッチトランジスタＴｒｎは、ゲートが出力端子ＣＢに接続されたｎチャネル型ＭＯＳトランジスタである。スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎは、並列に入力端子ＤとインバータＣＩＮＶの入力端子との間に介挿されている。スイッチトランジスＴｒｐは、ゲート電極が制御端子Ｃ（図１）に接続されている。スイッチトランジスタＴｒｎは、ゲート電極が制御端子ＣＢに接続されている。クロックタインバータＣＩＮＶは、入力端子が出力端子Ｑに接続されており、出力端子が出力端子ＱＢとクロックドインバータＣＫＩＮＶの入力端子との各々に接続されている。
【００２９】
クロックドインバータＣＫＩＮＶは、出力端子がインバータＣＩＮＶの入力端子に接続され、クロック端子ＣＰが制御端子Ｃに接続され、クロックバー端子ＣＭが制御端子ＣＭに接続されている。このクロックドインバータＣＫＩＮＶは、クロック端子ＣＰに「Ｈ」レベルの信号が入力され、クロックバー端子ＣＭに「Ｌ」レベルの信号が入力された状態においてインバータとして動作する。一方、クロックドインバータＣＫＩＮＶは、クロック端子ＣＰに「Ｌ」レベルの信号が入力され、クロックバー端子ＣＭに「Ｈ」レベルの信号が入力された状態において出力端子がハイインピーダンス状態となる。
【００３０】
上記Ｄラッチは、制御端子Ｃに印加されるパルス信号Ｐが「Ｌ」レベルであり、制御端子ＣＢに印加される反転パルス信号ＰＢが「Ｈ」レベルの場合に、入力端子Ｄに供給されるデータをインバータＩＮＶの入力端子に対して読み込む。このとき、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々は、オン状態となり、入力端子Ｄに供給されているデータを、インバータＣＩＮＶの入力端子に対して出力する。これにより、インバータＣＩＮＶは、入力端子Ｄから入力したデータを反転して、反転させたデータをクロックドインバータＣＫＩＮＶの入力端子に対して出力する。クロックドインバータＣＫＩＮＶは、「Ｌ」レベルのパルス信号Ｐがクロック端子ＣＰに印加され、「Ｈ」レベルの反転パルス信号ＰＢがクロックバー端子ＣＭに印加されているため、出力端子がハイインピーダンスとなる。この結果、クロックドインバータＣＫＩＮＶは、入力端子Ｄから入力されているデータのレベルを維持する。
【００３１】
一方、Ｄラッチは、制御端子Ｃに印加されるパルス信号Ｐが「Ｈ」レベルであり、制御端子ＣＢに印加される反転パルス信号ＰＢが「Ｌ」レベルの場合に、データの読み込み状態であるパルス信号Ｐが「Ｌ」レベルであり、反転パルス信号ＰＢが「Ｈ」レベルの状態で入力端子Ｄから読み込んだデータを保持する。このとき、スイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎの各々は、オフ状態となり、入力端子ＤとインバータＣＩＮＶの入力端子との間をハイインピーダンス状態とする。また、クロックドインバータＣＫＩＮＶは、「Ｈ」レベルのパルス信号Ｐがクロック端子ＣＰに印加され、「Ｌ」レベルの反転パルス信号ＰＢがクロックバー端子ＣＭに印加されているため、インバータＣＩＮＶの出力端子から入力されるデータを反転して、インバータＣＩＮＶの入力端子に出力する。これにより、インバータＣＩＮＶの入力端子に対して、新たなデータがスイッチトランジスタＴｒｐ及びスイッチトランジスタＴｒｎを介して供給されることが無く、インバータＣＩＮＶがクロックドインバータＣＫＩＮＶの入力端子に対して、インバータＣＩＮＶが読み込んだデータを反転したデータをさらに反転して入力するため、Ｄラッチは、読み込んだデータを保持する。
【００３２】
図３は、図２におけるスイッチトランジスタＴｒｎの構造例を示す図である。図３（ａ）は、スイッチトランジスタＴｒｎの平面図（レイアウト図）を示している。半導体基板上のｐ型ウェル１００に、スイッチトランジスタＴｒｎが形成されている。スイッチトランジスタＴｒｎは、ゲート電極１０３と、ソース拡散層１０１と、ドレイン拡散層１０２とを備えている。ソース拡散層１０１は、ビア（ビアホール（Via hole））１０７を介して、配線１０８によりインバータＣＩＮＣの入力端子に接続される。ドレイン拡散層１０２は、ビア１０９を介して、配線１１０により入力端子Ｄに接続される。ゲート電極１０３の長尺方向の一端は、ビア１０４を介して、配線１０６＿１（パルス信号線ＰＬ）により一方の隣接する他のＤラッチのスイッチトランジスタＴｒｎのゲート電極１０３の長尺方向の他端に接続される。一方、ゲート電極１０３の長尺方向の他端は、ビア１０４を介して、配線１０６＿２（パルス信号線ＰＬ）により隣接する他方のＤラッチのスイッチトランジスタＴｒｎのゲート電極１０３の長尺方向の一端に接続される。
【００３３】
図３（ｂ）は、図３（ａ）におけるスイッチトランジスタＴｒｎの線分Ａ−Ａによる断面を示している。ゲート電極１０３は、半導体基板上に形成されたｐウェル１００上に形成されている。ゲート電極１０３上に層間絶縁膜１１２が形成されている。この層間絶縁膜１１２に対して、ゲート電極１０３の長尺方向の一端に対してコンタクトを取るためのビア１０４を形成し、他端に対してコンタクトを取るためのビア１０５を形成する。そして、すでに述べたように、ゲート電極１０３のコンタクト領域１０３＿１の一端は、ビア１０４を介して、配線１０６＿１に接続される。一方、ゲート電極１０３のコンタクト領域１０３＿１の他端は、ビア１０５を介して、配線１０６＿２に接続される。
【００３４】
図３（ｃ）は、図３（ａ）におけるスイッチトランジスタＴｒｎの等価回路を示している。図３（ｃ）において、抵抗１０４＿Ｒは、配線１０６＿１とコンタクト領域１０３＿１との間に設けられたビア１０４の抵抗成分である。同様に、抵抗１０５＿Ｒは、配線１０６＿２とコンタクト領域１０３＿１との間に設けられたビア１０５の抵抗成分である。コンデンサ１０３＿Ｃは、ゲート電極１０３と、ｐウェル１００と、図示されていないがゲート電極１０３及びｐウェル１００間に設けられたゲート酸化膜とにより形成される、スイッチトランジスタＴｒｎにおける寄生コンデンサとしての容量成分である。これら、抵抗１０４＿Ｒ及び抵抗１０５＿Ｒの各々の抵抗値と、コンデンサ１０３＿Ｃの容量値とのそれぞれにより、パルス信号線ＰＬにおける回路シミュレーションで分布定数のモデルとして見なせる遅延成分が実現される。
【００３５】
上述した構成により、各列記憶ブロックＢＭｊにおいて、パルス信号線ＰＬが回路シミュレーションで分布定数のモデルとして見なせる遅延成分に対応する容量成分及び抵抗成分の各々は、ＤラッチにおけるスイッチトランジスタＴｒｎのゲート電極１０３における容量成分と、ゲート電極１０３に対するビア１０４及びビア１０５とにおける抵抗成分である。すなわち、記憶セルＭｊ，ｋの制御端子Ｃの容量は、スイッチトランジスタＴｒｎのゲート電極１０３のゲート容量に対応している。記憶セルＭｊ，ｋの制御端子Ｃの抵抗は、上述したゲート電極１０３のビア１０４とビア１０５との各々における抵抗成分である。ビア１０４及びビア１０５の各々の抵抗成分の抵抗値は、ビアホール内に形成する導電体の種類、あるいはビアホールの内径などにより制御することができる。これにより、回路シミュレーションで分布定数のモデルと見なすパルス信号線ＰＬの遅延成分における抵抗成分の抵抗値を調整することにより、すでに説明した各列記憶ブロックＢＭｊにおける、回路シミュレーションで分布定数の遅延成分と見なせるパルス信号線ＰＬの遅延時間Ｔｄを任意に制御することができる。
【００３６】
また、本実施形態においては、記憶セルＭｊ，ｋをＤラッチで構成した例を示したが、これに限るものでは無く、記憶セルＭｊ，ｋへの書き込み時にデータが出力される特性を有し、ＭＯＳトランジスタで形成されるデバイスであれば、いずれにも用いることができる。
【００３７】
＜第２の実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。
図４は、本発明の第２の実施形態による隊列進行型記憶装置１Ａの構成例を示すブロック図である。隊列進行型記憶装置１Ａは、データの入力端子Ｄ、データの出力端子Ｑ、データの読み込みを制御するパルス信号Ｐが入力される制御端子ＣＢを備える記憶セルＭＡｊ，ｋ（ｎ≧ｊ≧１、ｍ≧ｋ≧１）がマトリクス状に配置されて構成されている。すなわち、記憶セルＭＡがｎ列、ｍ行に配列して構成されている。図４において、図１と同様の構成には同一の符号を付してある。以下、第１の実施形態と異なる構成及び動作について説明する。
【００３８】
隊列進行型記憶装置１Ａのマトリクス状に配列された記憶セルＭＡｊ，ｋは、列記憶ブロックＢＭＡ１から列記憶ブロックＢＭＡｎのｎ個のブロックに区分されている。この列記憶ブロックＢＭＡｎは、列方向に配列された記憶セルＭＡｎ１から記憶セルＭＡｎｍを含んで構成されており、行方向にｎ個配列することで隊列進行型記憶装置１Ａを形成している。図４において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向に隊列進行する。
隊列進行型記憶装置１には、ｍ個のデータの各々が反転パルス信号ＰＢに同期して、入力端子ＴＩ１から入力端子ＴＩｍに対してそれぞれ並列に入力される。また、行方向に配列された記憶セルＭｎｍにおいて、入力端子ＴＩｍから入力されるデータは、パルス信号Ｐに同期してデータ信号線ＬＤを介して行方向、すなわち記憶セルＭＡ１ｍから記憶セルＭＡｎｍのそれぞれに対して順次転送される。したがって、隊列進行型記憶装置１Ａにおいて、入力端子ＴＩ１から入力端子ＴＩｍに対して並列に入力されるｍ個のデータは、列記憶ブロックＢＭＡ１から列記憶ブロックＢＭＡｎまでの列記憶ブロックの各々を行方向に、すなわち入力端子ＴＩｍの各々から出力端子ＴＯｍに向かってパルス信号Ｐに同期して逐次隊列進行して転送される。
【００３９】
インバータＩＮＶＴＰは、パルス入力端子ＴＰと列記憶ブロックＢＭＡｎとの間に設けられている。この、インバータＩＮＶＴＰは、各列記憶ブロックＢＭＡｊの各々の記憶セルＭＡｊ，ｋに対して、反転パルス信号ＰＢを印加するため、パルス入力端子ＴＰを介して供給されるパルス信号Ｐの論理を反転し、反転パルス信号ＰＢとして出力する。
また、バッファＢＦＡ１からバッファＢＦＡｎ−１の各々は、反転パルス信号線ＰＢＬにおいて、それぞれ第１の実施形態のバッファＢＦ１からバッファＢＦｎ−１それぞれと同様に、各列記憶ブロックＢＭＡｊの各々における記憶セルＭＡｊ，ｋの制御端子ＣＢに対して供給される各反転パルス信号ＰＢの波形整形用に設けられている。
【００４０】
上述したように、本実施形態において、パルス入力端子ＴＰに供給されたパルス信号線Ｐは、インバータＩＮＶＴＰにより論理が反転され、反転パルス信号線ＰＢＬに対して反転パルス信号ＰＢとして出力される。
そして、反転パルス信号線ＰＢＬは、最終列の列記憶ブロックＢＭＡｎにおける記憶素子ＭＡｎ，ｋの各々の制御端子ＣＢから、最前列の列記憶ブロックＢＭＡ１における記憶セルＭＡ１，ｋの各々の記憶素子ＭＡｊ，ｋの制御端子ＣＢまで、順次、隣接した列記憶ブロックＢＭｊ間において全ての記憶セルＭｊ，ｋの各々の接続端子ＣＢが、配線上に直列に配列するように接続されている。
本実施形態においても、第１の実施形態と同様に、列記憶ブロックＢＭＡｊの配列においてデータが伝搬される行方向に対して、逆方向の後列の列記憶ブロックＢＭＡｊ＋１から、隣接する前列の列記憶ブロックＡｊに反転パルス信号ＰＢが伝搬するように、後列の列記憶ブロックＢＭＡｊ＋１から隣接した前列の列記憶ブロックＢＭＡｊの順番に反転パルス信号線ＰＢＢが順次接続されている。
【００４１】
例えば、列記憶ブロックＢＭＡｎにおいて、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭＡｎの一端にある記憶セルＭＡｎ，ｍから他端の記憶セルＭＡｎ，１まで、記憶セルＭＡｎ，ｍ→記憶セルＭＡｎ，ｍ−１→記憶セルＭＡｎ，ｍ−２→…→記憶素子ＭＡｎ，ｋ→…→記憶セルＭＡｎ，２→記憶セルＭＡｎ，１の順番に、各々の記憶セルＭｎ，ｋの制御端子Ｃに接続されている。このため、反転パルス信号ＰＢは、記憶セルＭＡｎ，ｍの制御端子Ｃ→記憶セルＭＡｎ，ｍ−１の制御端子Ｃ→記憶セルＭＡｎ，ｍ−２の制御端子Ｃ→…→記憶素子ＭＡｎ，ｋの制御端子Ｃ→…→記憶セルＭＡｎ，２の制御端子Ｃ→記憶セルＭＡｎ，１の制御端子Ｃの順番に、各々の記憶セルＭＡｎ，ｋの順番に伝搬する。
【００４２】
また、バッファＢＦｎ−１には、入力端子が記憶セルＭｎ，１の制御端子Ｃから折り返される反転パルス信号線ＰＢＬと接続される。そして、バッファＢＦｎ−１は、入力端子に供給される反転パルス信号ＰＢＬを整形して、前列の列記憶ブロックＢＭＡｎ−１に出力する。列記憶ブロックＢＭＡｎ−１において、反転パルス信号線ＰＢＬは、列記憶ブロックＢＭＡｎと同様に、列記憶ブロックＢＭＡ７ｎ−１の一端にある記憶セルＭＡｎ−１，ｍから他端の記憶セルＭＡｎ−１，１まで、記憶セルＭＡｎ−１，ｍ→記憶セルＭＡｎ−１，ｍ−１→記憶セルＭＡｎ−１，ｍ−２→…→記憶セルＭＡｎ−１，ｋ→…→記憶セルＭＡｎ−１，２→記憶セルＭＡｎ−１，１の順番に、各々の記憶セルＭＡｊ，ｋの制御端子Ｃに接続されている。このため、列記憶ブロックＢＭＡｎ−１において、反転パルス信号ＰＢは、記憶セルＭＡｎ−１，ｍの制御端子Ｃ→記憶セルＭＡｎ−１，ｍ−１の制御端子Ｃ→記憶セルＭＡｎ−１，ｍ−２の制御端子Ｃ→…→記憶セルＭＡｎ−１，ｋの制御端子Ｃ→…→記憶セルＭＡｎ−１，２の制御端子Ｃ→記憶セルＭＡｎ−１，１の制御端子Ｃの順番に伝搬する。
【００４３】
以下、同様に、列記憶ブロックＢＭＡｎ−２から列記憶ブロックＢＭＡ１まで、各列記憶ブロックＢＭＡｊにおける一端に配置された記憶セルＭＡｊ，ｍから他端に配置された記憶セルＭＡｊ，１までの記憶セルＭＡｊ，ｋの各々の制御端子Ｃを、順次、反転パルス信号線ＰＢＬに接続する。したがって、本実施形態においては、バッファＢＦｊの出力端子から見て、回路シミュレーションにおける分布定数（分布定数）のモデルと見なせるように、列記憶ブロックＢＭｊにおける各記憶セルＭＡｊ，ｋの各々の制御端子Ｃをパルス信号線ＰＬに対して接続しており、集中定数（集中定数回路）のモデルと見なせるような接続をしていない。すなわち、本実施形態においては、バッファＢＦｊの出力端子から見て、列記憶ブロックＢＭＡｊにおける各記憶セルＭＡｊ，ｋの各々の制御端子Ｃが反転パルス信号線ＰＢＬ上に分布した、回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるように、反転パルス信号線ＰＢＬに対して記憶セルＭＡｊ，ｋの制御端子Ｃを接続する。
【００４４】
上述したように、後列の列記憶ブロックから隣接する前列の列記憶部ブロックの順に、かつ各列記憶ブロックＢＭＡｊにおいて一端の記憶セルＭＡｊ，ｍから他端の記憶セルＭＡｊ，１の制御端子Ｃを順次接続するように、制御信号ＰＬは配線されている。
また、各列記憶ブロックＢＭＡｊにおいて、一端の記憶セルＭＡｊ，ｍは同一行に配置されており、同様に、他端の記憶セルＭＡｊ，１も同一行に配列されている。また、反転パルス信号線ＰＢＬにおける隣接する記憶セルＭＡｊ，ｋの制御端子Ｃ間の抵抗成分と記憶セルＭＡｊ，ｋの制御端子Ｃの容量成分が、上述したように、回路シミュレーションにおける分布定数の遅延成分のモデルと見なせるように、反転パルス信号線ＰＢＬに対して制御端子Ｃが接続されている。
【００４５】
このため、反転パルス信号ＰＢは、列記憶ブロックＢＭＡｊにおける各記憶セルＭＡｊ，ｋの制御端子Ｃ毎に順次遅延していく。そして、各列記憶ブロックＢＭＡｊにおいて、上記分布定数のモデルと見なせる遅延成分により、バッファＢＦｊから出力された反転パルス信号ＰＢには、一端の記憶セルＭＡｊ，ｍの制御端子Ｃから、他端の記憶セルＭＡｊ，１の制御端子Ｃを介して次段のバッファＢＦｊ−１に入力されるまでに遅延が発生する。この遅延時間Ｔｄは、ｍ個のデータをｍ行にて隊列進行させる際、列記憶ブロックＢＭＡｊの最終行の記憶セルＭＡｊ，ｍの制御端子Ｃと、最前行の記憶セルＭＡｊ，１の制御端子Ｃとの間におけるパルス信号の伝搬の遅延時間であり、パルス信号のピッチ間隔より短く設定される。すなわち、データの隊列進行の際に発生するデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、反転パルス信号線ＰＢＬの抵抗成分と制御端子Ｃの容量成分とで形成される上記分布定数のモデルに対応した遅延成分によって行われる。
【００４６】
上述してきたように、本実施形態においては、データの隊列進行の際に発生する、隣接する記憶セルＭＡｊ，ｋ間におけるデータの付き抜けを防止するための、隣接する列記憶ブロック間におけるパルス信号の遅延の生成を、反転パルス信号線ＰＢＬの抵抗成分と制御端子Ｃの容量成分とで形成される分布定数のモデルに対応した遅延成分を用いているため、従来のように遅延回路を設ける必要がなく、隊列進行型記憶装置１Ａの構成要素を低減することが可能となり、隊列進行型記憶装置１Ａのレイアウト面積を低減することができる。
【００４７】
また、第２の実施形態における記憶セルＭＡｊ，ｋが第１の実施形態における記憶セルＭｊ，ｋと異なる点は、記憶セルＭＡｊ，ｋの構成が記憶セルＭｊ，ｋに対して簡略化されている点にある。以下、図を用いて記憶セルＭＡｊ，ｋの構成を説明する。
図５は、第２の実施形態による隊列進行型記憶装置１Ａにおける記憶セルＭＡをＤラッチで形成した構成の一例を示す図である。
図５において、記憶セルＭＡｊ，ｋは、スイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１と、インバータＣＩＮＶ２とを備えている。第１の実施形態におけるスイッチトランジスタＴｒｐを省き、クロックドインバータＩＮＶをインバータＣＩＮＶ２に変更した構成となっている。
【００４８】
また、インバータＣＩＮＶ１は、トランジスタＴｒｐ１及びトランジスタＴｒｎ１の各々が直列に接続されて論理反転回路として構成されている。同様に、インバータＣＩＮＶ２は、トランジスタＴｒｐ２及びトランジスタＴｒｎ２の各々が直列に接続されて論理反転回路として構成されている。インバータＣＩＮＶ１は、トランジスタＴｒｐ１のゲート電極及びトランジスタＴｒｎ１のゲート電極との接続点が入力端子であり、トランジスタＴｒｐ１のドレイン及びトランジスタＴｒｎ１のドレインの接続点が出力端子である。同様に、インバータＣＩＮＶ２は、トランジスタＴｒｐ２のゲート電極及びトランジスタＴｒｎ２のゲート電極の接続点が入力端子であり、トランジスタＴｒｐ２のドレイン及びトランジスタＴｒｎ２のドレインの接続点が出力端子である。
【００４９】
スイッチトランジスタＴｒｐ０は、ゲート電極が制御端子ＣＢに接続されたｎチャネル型ＭＯＳトランジスタである。スイッチトランジスタＴｒｎ０は、入力端子Ｄと、インバータＣＩＮＶ１の入力端子との間に介挿されている。インバータＣＩＮＶ１は、入力端子が出力端子Ｑに接続されており、出力端子が出力端子ＱＢと、インバータＣＩＮＶ２の入力端子との各々に接続されている。インバータＣＩＮＶ２は、出力端子がインバータＣＩＮＶ１の入力端子に接続されている。
【００５０】
上記記憶セルＭＡｊ，ｋとしてのＤラッチは、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際に、スイッチトランジスタＴｒｎ０を介して、入力端子Ｄに供給されるデータをインバータＩＮＶ１の入力端子に対して読み込む。このとき、スイッチトランジスタＴｒｎ１は、オン状態となり、入力端子Ｄに供給されているデータを、インバータＣＩＮＶ１の入力端子に対して出力する。これにより、インバータＣＩＮＶ１は、入力端子Ｄから入力したデータを反転して、反転させたデータをインバータＣＩＮＶ２の入力端子と、出力端子ＱＢに対して出力する。インバータＣＩＮＶ２は、インバータＣＩＮＶ２が反転したデータを再度反転してインバータＣＩＮＶ１に対して出力する。このため、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際、インバータＣＩＮＶ１及びインバータＣＩＮＶ２の各々が、入力されるデータの論理を反転するため、入力端子Ｄから入力されたデータのレベルがＤラッチに書き込まれる。
【００５１】
一方、Ｄラッチは、「Ｌ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際、「Ｈ」レベルの反転パルス信号ＰＢが制御端子ＣＢに印加された際に入力端子Ｄから読み込んだデータを保持する。このとき、スイッチトランジスタＴｒｎ０は、オフ状態となり、入力端子ＤとインバータＣＩＮＶ１の入力端子との間をハイインピーダンス状態とする。同様に、入力端子ＤとインバータＣＩＮＶ１の入力端子との間は、ハイインピーダンス状態となる。これにより、インバータＣＩＮＶ１の入力端子に対して、新たなデータがスイッチトランジスタＴｒｎ０を介して供給されることが無く、インバータＣＩＮＶ１がインバータＣＩＮＶ２の入力端子に対して、インバータＣＩＮＶ１が読み込んだデータを反転したデータをさらに反転して入力するため、Ｄラッチは、読み込んだデータを保持する。
【００５２】
図５に示すＤラッチの構成の場合、第１の実施形態のＤラッチに比較して、より記憶セルのレイアウト面積を縮小し、記憶セルの集積度を向上させることができる。
しかしながら、第１の実施形態におけるスイッチトランジスタＴｒｐを省いたことにより、スイッチトランジスタＴｒｎ０の寄生抵抗（閾値に対応した電圧降下）のため、「Ｈ」レベルのデータを、十分な電圧レベルで前列の記憶セルＭＡｊ−１，ｋから記憶セルＭＡｊ，ｋに対して伝達することができない。この結果、隣接する列記憶ブロックＢＭＡｊ間におけるデータの伝達速度が低下し、データの論理が伝達途中で変化する可能性がある。
上述した理由により、本実施形態においては、スイッチトランジスタＴｒｎ０のゲート電極に対して印加する反転パルス信号ＰＢの「Ｈ」レベルの電圧を、記憶セルＭＡｊ，ｋの他の回路（インバータＣＩＮＶ１及びＣＩＮＶ２など）の電源電圧より高くして供給する。すなわち、この電源電圧に対してスイッチトランジスタＴｒｎ０の閾値電圧を加算した電圧、あるいはこの加算した電圧を超える電圧を、反転パルス信号ＰＢの「Ｈ」レベルの電圧としている。
【００５３】
このため、インバータＩＮＶＴＰとバッファＢＦＡ１からバッファＢＦＡ８の各々とは、記憶セルＭＡの他の回路に供給される電源電圧を昇圧した電圧が電源電圧として供給されている。
上述したように、スイッチトランジスタＴｒｎ０に印加するおける反転パルス信号ＰＢの「Ｈ」レベルの電圧を設定することで、閾値電圧の影響によるスイッチトランジスタＴｒｎ０の寄生抵抗をキャンセルし、スイッチトランジスタＴｒｎ０のオン抵抗がｐチャネルトランジスタと同等となるため、「Ｈ」レベルのデータを十分な電圧レベルにより、前列の記憶セルＭＡｊ−１，ｋから記憶セルＭＡｊ，ｋに対して伝達することができる。
また、記憶セルＭＡｊ，ｋの他の回路の電源電圧に対してスイッチトランジスタＴｒｎ０の閾値電圧を加算する際、スイッチトランジスタＴｒｐ０の製造ばらつきによる閾値電圧の振れ幅を考慮し、最も大きな閾値電圧を加算することにより、スイッチトランジスタＴｒｎ０のデータの伝搬特性を均一化し、記憶セルＭｊ，ｋの各々の書き込み特性を合わせることができ、パルス信号Ｐの周期を最適化して、データの伝搬速度を向上させることができる。
【００５４】
上述した構成により、第１の実施形態に対して使用されるトランジスタ数を減少させたため、記憶セルのレイアウト面積が低減され、記憶セルの集積度を第１の実施形態に比較してより向上させることができる。
【００５５】
図６は、記憶セルＭＡにおけるスイッチトランジスタＴｒｎ０と、インバータＣＩＮＶ１及びインバータＣＩＮＶ２を構成する各トランジスタとのレイアウトパターンを示す図である。この図６において、記憶セルＭＡは、各々単位セル５００のパターンレイアウトにより構成されている。記憶セルＭＡｊ，ｋの単位セル５００は、ｎチャネル型トランジスタを形成するｐウェルのパターンを示す領域５０１と、ｎチャネル型トランジスタを形成するｐウェルのパターンを示す領域５０２と、ｐチャネル型トランジスタを形成するｎウェルのパターンを示す領域５０３とを含んで構成されている。
ここで、領域５０１のｐウェルには、スイッチトランジスタＴｒｎ０が形成される。また、領域５０２のｐウェルには、トランジスタＴｒｎ１とトランジスタＴｒｎ２との各々が形成される。領域５０３のｎウェルには、トランジスタＴｒｐ１とトランジスタＴｒｐ２との各々が形成される。
【００５６】
領域５０４は、領域５０１のｐウェルと、領域５０２のｐウェル及び領域５０３のｎウェルとを分離するために必要なスペースである。ここで、領域５０１及び領域５０２の各々は、ｐウェルであり、それぞれｎチャネル型トランジスタが形成されるが、形成するトランジスタの電源電圧が異なっている。このため、領域５０１と領域５０２とは、異なるｐウェルに形成され、かつウェル間にウェル分離するためのスペース５０４が必要となる。また、領域５０５は、領域５０２のウェルと、領域５０３のウェルとを分離するウェル分離のためのスペースである。
【００５７】
本実施形態においては、隣接する記憶セルＭＡｊ，ｋのレイアウトパターンとの境界線において、記憶セルＭＡｊ，ｋ１個のレイアウトパターンである単位セル５００が、ｘ方向及びｙ方向のいずれにもミラー反転（各境界線を回転軸として１８０°回転）して配置されている。すなわち、隊列進行型記憶装置１Ａの記憶セルＭＡｊ，ｋのレイアウトパターンは、１個の記憶セルＭｊ，ｋの単位セル５００を上下左右に反転させて配置して形成する。
これにより、ｘ方向及びｙ方向の双方において、隣接する２個の記憶セル間における各トランジスタがウェルを共有することができる。
すなわち、ｘ方向に対して、ミラー反転させずに単純に単位セル５００をシフトして配置した場合、隣接する単位セル５００間において、領域５０１のｐウェルと、領域５０２のｐウェル及び領域５０３のｎウェルとを分離するため、領域５０４と同様のスペースを設ける必要がある。
【００５８】
したがって、本実施形態によれば、ｘ方向及びｙ方向に単位セル５００を、隣接する記憶セルのレイアウトパターンの境界線に対してミラー反転して配置して隊列進行型記憶装置１Ａを形成するため、上述した領域５０４と同様のスペースを隣接する記憶セルのレイアウト領域間に設ける必要がなく、このウェル分離のスペース分を低減することができる。
したがって、本実施形態によれば、記憶セルＭＡｊ，ｋの配列のレイアウトパターンにおいて、ウェル分離のためのスペースを低減することができるため、隊列進行型記憶装置１Ａにおける記憶セルＭＡｊ，ｋの集積度を向上させることができる。
【００５９】
＜第３の実施形態＞
以下、本発明の第３の実施形態について、図面を参照して説明する。
図７は、本発明の第３の実施形態による隊列進行型記憶装置１Ｂの構成例を示すブロック図である。図７において、隊列進行型記憶装置１Ｂは、ｍ行に配列された記憶セルＭがｍ１行とｍ２行とに分割されるよう、図１の隊列進行型記憶装置１の列記憶ブロックＢＭをサブ列記憶ブロックＢＭ１とサブ列記憶ブロックＢＭ２とに分割している。例えば、サブ列ブロックＢＭ１１は、記憶セルＭ１，１から記憶セルＭ１、ｍ１のｍ１行の記憶セルＭから構成されている。また、サブ列ブロックＢＭ２１は、記憶セルＭ１，ｍ１＋１から記憶セルＭ１、ｍのｍ２行の記憶セルＭから構成されている（ｍ１＋ｍ２＝ｍ）。図７において、列方向はｙ方向であり、行方向はｘ方向であり、データはｘ方向に隊列進行する。
【００６０】
これにより、隊列進行型記憶装置１Ｂは、サブ列記憶ブロックＢＭ１が行方向に配列した隊列進行型記憶部１Ｂ１と、サブ列記憶ブロックＢＭ２が行方向に配列した隊列進行型記憶部１Ｂ２とから構成される。パルス信号線ＰＬは、パルス入力端子ＴＰに接続されており、隊列進行型記憶部１Ｂ１に対してパルス信号を供給するパルス信号線ＰＬ１と、隊列進行型記憶部１Ｂ２に対してパルス信号を供給するパルス信号線ＰＬ２とに分離されている。
【００６１】
隊列進行型記憶部１Ｂ１において、最終列のサブ列記憶ブロックＢＭ１ｎから最前列のサブ列記憶ブロックＢＭ１１の各記憶セルＭｊ，ｋの制御端子Ｃに配線されるパルス信号線ＰＬ１には、隣接するサブ記憶ブロックＢＭ１ｊ間の各々に対して、バッファＢＦ１ｎ−１からバッファＢＦ１１それぞれが介挿されている。また、隊列進行型記憶部１Ｂ１には、パルス入力端子ＴＰから最前列のサブ列記憶ブロックＢＭ１１の各記憶セルＭｊ，ｋの制御端子ＣＢに配線されるパルス信号線ＰＢＬ１の各々には、各サブ列記憶ブロックＢＭ１ｊの記憶セルＭの制御端子ＣＢに対して反転パルス信号ＰＢを供給するため、インバータＩＮＶ１ｎからインバータＩＮＶ１１それぞれが介挿されている。
【００６２】
同様に、最終列のサブ列記憶ブロックＢＭ２ｎから最前列のサブ列記憶ブロックＢＭ２１の各記憶セルＭｊ，ｋの制御端子Ｃに配線されるパルス信号線ＰＬ２には、隣接するサブ記憶ブロックＢＭ２ｊ間の各々に対して、バッファＢＦ２ｎ−１からバッファＢＦ２１それぞれが介挿されている。また、隊列進行型記憶部１Ｂ２には、パルス入力端子ＴＰから最前列のサブ列記憶ブロックＢＭ２１の各記憶セルＭｊ，ｋの制御端子ＣＢに配線されるパルス信号線ＰＢＬ２の各々には、各サブ列記憶ブロックＢＭ２ｊの記憶セルＭの制御端子ＣＢに対して反転パルス信号ＰＢを供給するため、インバータＩＮＶ２ｎからインバータＩＮＶ２１それぞれが介挿されている。
【００６３】
隊列進行型記憶部１Ｂ１において、パルス信号線ＰＬ１は、サブ列記憶ブロックＢＭ１ｎ−１の最終行に配置された記憶セルＭｎ−１，ｍ１の制御端子Ｃに、バッファＢＦ１ｎ−１を介して接続される。
そして、隊列進行型記憶装置１と同様に、パルス信号線ＰＬ１は、最終列のサブ列記憶ブロックＢＭ１ｎの最終行に配置された記憶セルＭｎ，ｍ１の制御端子Ｃから、最終列のサブ列記憶ブロックＢＭ１ｎの最前行に配置された記憶セルＭｎ，１の制御端子Ｃまで配線された後、バッファＢＦ１ｊを介して順次隣接する前列のサブ列記憶ブロックＢＭ１ｊにおける最終行の記憶セルＭｊ，ｍ１の制御端子Ｃに接続される。
【００６４】
このように、パルス信号線ＰＬ１は、後列のサブ列記憶ブロックＢＭ１ｊ−１の最前行の記憶セルｊ−１，１の制御端子Ｃから、隣接する前列のサブ列記憶ブロックＢＭ１ｊの最終行の記憶セルＭｊ，ｍ１の制御端子Ｃに折り返されて順次接続され、最前列のサブ列記憶ブロックＢＭ１１の最前行の記憶セルＭ１，１の制御端子Ｃまで接続される。
また、同様に、パルス信号線ＰＬ２は、後列のサブ列記憶ブロックＢＭ２ｊ−１の最前行の記憶セルｊ−１，ｍ１＋１の制御端子Ｃから、隣接する前列のサブ列記憶ブロックＢＭ２ｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃに折り返されて順次接続され、最前列のサブ列記憶ブロックＢＭ２１の最前行の記憶セルＭ１，ｍ１＋１の制御端子Ｃまで接続される。
【００６５】
本実施形態においては、隊列進行型記憶装置１及び隊列進行型記憶装置１Ａにおいて、パルス信号Ｐによりデータをｍ行にて、入力端子ＴＩｍの各々から出力端子ＴＯｍに向かって隊列進行させる際、列記憶ブロックＢＭｊの最終行の記憶セルＭｊ，ｍの制御端子Ｃと、最前行の記憶セルＭｊ，１の制御端子Ｃとの間におけるパルス信号Ｐの伝搬の遅延時間Ｔｄがパルス信号Ｐのピッチ間隔より長くなった場合、隊列進行型記憶装置１Ｂの構成により、パルス信号Ｐのピッチ間隔に対応するように、列記憶ブロックＢＭｊを列方向に複数のサブ列記憶ブロックＢＭ１及びサブ列記憶ブロックＢＭ２の各々に分割し、各サブ列記憶ブロックＢＭ１及びサブ列記憶ブロックＢＭ２における記憶セルＭｊ，ｋの行数により、パルス信号Ｐの必要なピッチ間隔に対応させて遅延時間Ｔｄを調整する。
これにより、本実施形態によれば、各サブ列記憶ブロックの記憶セルＭｊ，ｋにおいて、前列の記憶セルＭｊ−１，ｋに対して前々列の記憶セルＭｊ−２，ｋのデータが読み込まれる前に、記憶セルＭｊ，ｋに対して前列の記憶セルＭｊ−１，ｋのデータが読み込める時間に対応して設定されたパルス信号Ｐの周期に対応させて、遅延時間Ｔｄを調整できるため、ｍ行のデータをパルス信号Ｐの同一の周期内で読み出すことができる。
【００６６】
＜隊列進行型記憶装置の応用＞
図８は、本発明の実施形態による隊列進行型記憶装置１を用いた計算機システム１００の構成例を示す図である。
図８において、計算機システム１００は、隊列進行型記憶装置１と、計算機２とを含んで構成されている。計算機２は、パルス発生回路２１及び算術論理演算回路２２とを含んでいる。パルス発生回路２１は、パルス信号Ｐを生成して算術論理演算回路２２及び隊列進行型記憶装置１の各々に出力する。これにより、隊列進行型記憶装置１は、外部から入力端子ＴＩｋに対して並列に入力されるｍ個のデータを、ｍ行でパルス信号Ｐに同期して隊列進行させ、出力端子ＴＯｋからデータをパルス信号Ｐに同期させて、算術論理演算回路２２に対して逐次供給する。
【００６７】
また、算術論理演算回路２２は、パルス信号Ｐに同期して隊列進行型記憶装置１からデータを順次読み込み、例えば内部の順序回路において、パルス信号Ｐに同期したデータの演算処理が行われる。このため、アドレッシングにより所定のアドレスをアクセスしてデータを順次読み込み、演算に必要なデータが全て読み込まれるまで算術論理演算回路が待機する必要のある従来の計算機に比較して、本実施形態の算術論理演算回路２２は、隊列進行型記憶装置１からのデータの読み込みと、内部の算術論理演算回路２２によるデータの演算処理とを同一のパルス信号Ｐに同期させて行うことができ、従来の計算機より高速にデータの演算処理を行うことができる。
【００６８】
すなわち、一般的な計算機においては、上述したＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static random access memory）などのランダムアクセスを行う記憶装置へのアクセスというボトルネックが存在するため、計算機内の演算処理のクロックであるパルス信号Ｐが高速化されても、速度が記憶装置へのアクセスタイムにより制限されてしまう。
しかしながら、本実施形態における計算機は、隊列進行型記憶装置１を用いることで、記憶装置へのランダムアクセスにおけるボトルネックが無くなり、計算機内部の演算処理のパルス信号の周波数を高速化することで、従来の計算機と異なり、計算機内部のパルス信号Ｐの高速化を、記憶装置からのデータの読み込みにも反映させることができ、データの読み込み処理を含む演算処理全体を高速化することができる。
【００６９】
上述したデータの読み込みを行うため、隊列進行型記憶装置１は、遅延時間Ｔｄがパルス信号Ｐの周期以下となるように設定されている。また、パルス信号Ｐの周期は、すでに述べたように、隊列進行型記憶装置１において、各記憶セルＭｊ，ｋが前列の記憶セルＭｊ−１，ｋに対して前々列の記憶セルＭｊ−２，ｋのデータが読み込まれる前に、前列の記憶セルＭｊ−１，ｋのデータを、記憶セルＭｊ，ｋが読み込める時間に対応して設定されている。
【００７０】
また、隊列進行型記憶装置１は、最終列の列記憶ブロックＢＭｎの出力するデータが、再度最前列の列記憶ブロックＢＭ１に読み込まれるリング形状に切り替え可能な構成とされ、計算機２がパルス信号Ｐに同期して演算処理を行っている場合、隊列進行させて計算機２に並列にデータを供給し、一方、計算機２の処理上においてデータを用いた演算が行われない場合、読み込まれているデータを周回させるように構成しても良い。
また、隊列進行型記憶装置１は、ストリーミングデータ等のストリームデータや画像データなどの場合において、いずれがデータの開始位置であるかを示すインデックスとしてのフラグビットを付加するために用いる記憶セルを含んでいる。
【００７１】
また、計算機２が撮像素子を有する撮像装置の画像処理やウェアラブルデバイス（ウェアラブルコンピュータ）の演算処理等で用いられるプロセッサ（ＣＰＵ（central processing unit））やＤＳＰ（digital signal processor）などの場合、隊列進行型記憶装置１が逐次供給するデータにおいて、供給されるデータのいずれの範囲が演算処理を実行する命令及びデータの単位であるかを、フラグビットのデータの積算結果で示す構成としても良い。このフラグビットのデータは、隊列進行型記憶装置１にデータとともに書き込まれる。ここで、ウェアラブルデバイスは、身につけて持ち歩くことが出来るコンピュータであり、スマートフォン、高機能化した携帯電話機や携帯ゲーム機、ＩＣ（integrated circuit)）カードなどといった内部にデータの演算機能を有するものも含む。
【００７２】
また、本実施形態においては、隊列進行型記憶装置１を計算機２の外付けの記憶装置として説明したが、計算機２と同一のチップ内において、内部記憶装置として形成されていても良い。また、本実施形態における隊列進行型記憶装置１は、デジタルカメラやウェアラブルデバイス等のような携帯型情報端末（例、撮像装置や表示装置）に設けられ、その装置内の計算機と接続される構成であっても良い。この場合、携帯型情報端末（例、撮像装置や表示装置）は、本実施形態における隊列進行型記憶装置１を備える構成である。また、更に、携帯型情報端末（例、撮像装置や表示装置）は、隊列進行型記憶装置１と、計算機２と、該計算機２により処理された画像データを出力する画像出力部と、該画像データを表示する表示部と、を備える構成でも良い。
また、上記説明において、隊列進行型記憶装置として隊列進行型記憶装置１を用いて説明したが、隊列進行型記憶装置１の代わりに、隊列進行型記憶装置１Ａ及び隊列進行型記憶装置１Ｂのいずれかを用いる構成でもよい。
【００７３】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００７４】
１，１Ａ，１Ｂ…隊列進行型記憶装置  １Ｂ１，１Ｂ２…隊列進行型記憶部  ２…計算機  ２１…パルス発生回路  ２２…算術論理演算回路  １００…計算機システム  ５００…単位セル  ５０１，５０２，５０３，５０４，５０５…領域  ＢＦ１，ＢＦ２，ＢＦｊ，ＢＦｎ−１，ＢＦ１１，ＢＦ１２，ＢＦ１ｊ，ＢＦ１ｎ−１，ＢＦ２１，ＢＦ２２，ＢＦ２ｊ，ＢＦ２ｎ−１…バッファ  ＢＭ１，ＢＭ２，ＢＭ３，ＢＭｎ−１，ＢＭｎ，ＢＭＡ１，ＢＭＡ２，ＢＭＡ３，ＢＭＡｎ−１，ＢＭＡｎ…列記憶ブロック  ＢＭ１１，ＢＭ１２，ＢＭ１３，ＢＭ１ｎ−１，ＢＭ１ｎ，ＢＭ２１，ＢＭ２２，ＢＭ２３，ＢＭ２ｎ−１，ＢＭ２ｎ…サブ列記憶ブロック  ＩＮＶ１，ＩＮＶ２，ＩＮＶｊ，ＩＮＶｎ−１，ＩＮＶｎ，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１ｊ，ＩＮＶ１ｎ−１，ＩＮＶ１ｎ，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２ｊ，ＩＮＶ２ｎ−１，ＩＮＶ２ｎ，ＩＮＶＴＰ…インバータ  Ｍ１，１，Ｍ１，２，Ｍ１，ｋ，Ｍ１，ｍ，Ｍｊ，１，Ｍｊ，ｋ，Ｍｊ，ｍ，Ｍｎ−１，１，Ｍｎ−１，ｍ，Ｍｎ，１，Ｍｎ，ｋ，Ｍｎ，ｍ−１，Ｍｎ，ｍ，ＭＡ１，１，ＭＡ１，２，ＭＡ１，ｋ，ＭＡ１，ｍ，ＭＡｊ，１，ＭＡｊ，ｋ，ＭＡｊ，ｍ，ＭＡｎ−１，１，ＭＡｎ−１，ｍ，ＭＡｎ，１，ＭＡｎ，ｋ，ＭＡｎ，ｍ−１，ＭＡｎ，ｍ…メモリセル
ＰＬ，ＰＬ１，ＰＬ２…パルス信号線  ＰＢＬ，ＰＢＬ１，ＰＢＬ２…反転パルス信号線  ＴＩ１，ＴＩ２，ＴＩｋ，ＴＩｍ−１，ＴＩｍ…入力端子  ＴＯ１，ＴＯ２，ＴＯｋ，ＴＯｍ−１，ＴＯｍ…出力端子  ＴＰ…パルス入力端子
【図１】
0006413882.tif 000002
【図２】
0006413882.tif 000003
【図３】
0006413882.tif 000004
【図４】
0006413882.tif 000005
【図５】
0006413882.tif 000006
【図６】
0006413882.tif 000007
【図７】
0006413882.tif 000008
【図８】
0006413882.tif 000009