(57)【特許請求の範囲】
【請求項１】
基準電流を出力する可変電流源と、
クロックを基準遅延量だけ遅延させた基準クロックと、前記クロックを前記基準電流の電流値に応じて遅延させた遅延クロックと、を生成する遅延回路と、
前記基準クロックの位相と、前記遅延クロックの位相と、を比較し、比較結果を出力する位相比較器と、
前記比較結果に基づいて、前記基準電流の前記電流値を制御する制御回路と、
を備える基準電流生成回路。
【請求項２】
前記制御回路は、前記遅延クロックの遅延量が前記基準遅延量に近づくように制御する
請求項１に記載の基準電流生成回路。
【請求項３】
前記遅延回路は、前記クロックを前記基準電流の電流値に応じて遅延させる、少なくとも１つの遅延器を備える
請求項１又は請求項２に記載の基準電流生成回路。
【請求項４】
前記基準遅延量は、前記クロックの周期に応じて設定される
請求項１乃至請求項３のいずれか１項に記載の基準電流生成回路。
【請求項５】
前記クロックは、離散時間信号処理回路の動作クロックである
請求項１乃至請求項４のいずれか１項に記載の基準電流生成回路。
【請求項６】
前記遅延回路が生成した第１の遅延クロック及び第２の遅延クロックに基づいて、パルスを生成するパルス生成器を備える
請求項１乃至請求項５のいずれか１項に記載の基準電流生成回路。
【請求項７】
前記パルスは、前記第１の遅延クロックの遅延量と、前記第２の遅延クロックの遅延量と、の差分に応じたパルス幅を有する
請求項６に記載の基準電流生成回路。
【請求項８】
離散時間信号処理回路の動作クロックを逓倍又は分周し、前記クロックを生成する位相ロックループを備える
請求項１乃至請求項７のいずれか１項に記載の基準電流生成回路。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載の前記基準電流生成回路と、
前記基準電流生成回路が生成した前記基準電流を駆動電流として供給されるオペアンプと、
を備えるＡＤ変換器。
【請求項１０】
請求項９に記載の前記ＡＤ変換器を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、基準電流生成回路、ＡＤ変換器、及び無線通信装置に関する。
【背景技術】
【０００２】
アナログ回路の基準電流は、電流値にばらつきが生じないように生成されることが望まれる。しかしながら、従来の基準電流生成回路では、基準電流の電流値が、受動素子の素子値（抵抗値や容量値など）に依存していた。オンチップのアナログ回路では、受動素子を精度よく製造することが困難なため、受動素子の製造ばらつきに応じて、基準電流の電流値がばらつきという問題があった。また、精度よく製造可能なオフチップの受動素子を利用すると、アナログ回路のコストが増大するという問題もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８７１７０８９号明細書
【特許文献２】特開平６−１８０６１４号公報
【特許文献３】特開昭５１−１１７５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高精度な基準電流を生成する基準電流生成回路、並びにこれを備えたＡＤ変換器及び無線通信装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る基準電流生成回路は、可変電流源と、遅延回路と、位相比較器と、制御回路と、を備える。可変電流源は、基準電流を出力する。遅延回路は、クロックを基準遅延量だけ遅延させた基準クロックと、クロックを基準電流の電流値に応じて遅延させた遅延クロックと、を生成する。位相比較器は、基準クロックの位相と、遅延クロックの位相と、を比較し、比較結果を出力する。制御回路は、比較結果に基づいて、基準電流の電流値を制御する。
【図面の簡単な説明】
【０００６】
【図１】カレントミラー回路の一例を示す図。
【図２】第１実施形態に係る基準電流生成回路の機能構成を示す図。
【図３】図２の可変電流源の一例を示す図。
【図４】図３の可変電流源の温度依存性を示すグラフ。
【図５】図２の遅延回路の一例を示す図。
【図６】図５の遅延回路における、基準クロック及び遅延クロックの一例を示す図。
【図７】図２の位相比較器の一例を示す図。
【図８】第１実施形態に係る基準電流の較正処理の一例を示すフローチャート。
【図９】第１実施形態に係る基準電流生成回路を適用された離散時間増幅回路の一例を示す図。
【図１０】基準電流の電流値に応じた出力信号の遷移を示すグラフ。
【図１１】第２実施形態に係る遅延回路を構成する遅延器の一例を示す図。
【図１２】インバータの出力電圧の遷移を示すグラフ。
【図１３】第３実施形態に係る基準電流生成回路の機能構成を示す図。
【図１４】図１３のパルス生成器の一例を示す図。
【図１５】図１４のＥＸＯＲ回路が出力するパルスを示す図。
【図１６】第４実施形態に係るパイプラインＡＤＣの一例を示す図。
【図１７】第５実施形態に係る無線通信装置のハードウェア構成の一例を示す図。
【図１８】第６実施形態に係る無線端末の一例を示す図。
【図１９】第６実施形態に係る無線端末の一例を示す図。
【図２０】第６実施形態に係る無線端末の一例を示す図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照して説明する。
【０００８】
（第１実施形態）
第１実施形態に係る基準電流生成回路（以下、「生成回路」という）について、図１〜図１０を参照して説明する。本実施形態に係る生成回路は、アナログ回路で利用される基準電流を生成する。
【０００９】
まず、基準電流について説明する。基準電流とは、アナログ回路の各回路ブロックで利用される電流の元となる電流のことである。一般に、アナログ回路では、生成回路が生成した基準電流を、カレントミラー回路によってコピー及び増幅し、各回路ブロックに供給する。
【００１０】
図１は、カレントミラー回路の一例を示す図である。図１のカレントミラー回路は、トランジスタＭ１〜Ｍ３を備える。
【００１１】
トランジスタＭ１は、Ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＰＭＯＳ」という）であり、ソース端子が電源線に接続され、ドレイン端子が生成回路に接続され、ゲート端子がトランジスタＭ２，Ｍ３のゲート端子に接続されている。トランジスタＭ１のドレイン電流ＩＤＭ１は、生成回路から供給される基準電流ＩＲＥＦである。また、トランジスタＭ１は、ゲート端子とドレイン端子とが接続されている。
【００１２】
トランジスタＭ２，Ｍ３は、ＰＭＯＳであり、ソース端子が電源線に接続され、ゲート端子がトランジスタＭ１のゲート端子に接続されている。トランジスタＭ２，Ｍ３のドレイン端子は、アナログ回路を構成する回路ブロックにそれぞれ接続される。これらの回路ブロックには、トランジスタＭ２，Ｍ３のドレイン電流ＩＤＭ２，ＩＤＭ３が供給される。
【００１３】
一般にＭＯＳＦＥＴが飽和領域で動作する場合、ドレイン電流ＩＤは、以下の式で表される。
【００１４】
【数１】
0006438422.tif 000002
【００１５】
式（１）において、Ｗはチャネル幅、ＬはＭＯＳのチャネル長、ｕはキャリアの移動度、Ｃｏｘは単位面積あたりのゲート酸化膜の容量値、ＶＧＳはゲート−ソース間電圧、Ｖｔｈは閾値電圧である。式（１）では、簡単のためにチャネル長変調効果を無視している。
【００１６】
図１のカレントミラー回路において、トランジスタＭ１は、ダイオード接続されているため、飽和領域で動作する。したがって、トランジスタＭ１のゲート−ソース間電圧ＶＧＳ１は、ＩＤＭ１＝ＩＲＥＦを満足する値となる。また、トランジスタＭ２，Ｍ３のゲート−ソース間電圧ＶＧＳ２，ＶＧＳ３は、トランジスタＭ１のゲート−ソース間電圧ＶＧＳ１と等しい。結果として、トランジスタＭ２，Ｍ３のドレイン電流ＩＤＭ２，ＩＤＭ３は、以下の式で表される。
【００１７】
【数２】
0006438422.tif 000003
【００１８】
式（２），（３）からわかるように、ドレイン電流ＩＤＭ２，ＩＤＭ３は、トランジスタＭ１に対するトランジスタＭ２，Ｍ３のデバイスサイズ比によって決まる。ここで、トランジスタＭ１のチャネル幅ＷＭ１を１、チャネル長ＬＭ１を１、トランジスタＭ２のチャネル幅ＷＭ２を１、チャネル長ＬＭ２を２、トランジスタＭ３のチャネル幅ＷＭ３を１、チャネル長ＬＭ３を１００とする。
【００１９】
このとき、式（２），（３）より、ＩＤＭ２＝２ＩＲＥＦ、ＩＤＭ３＝１００ＩＲＥＦとなることがわかる。すなわち、トランジスタＭ２のドレイン端子に接続さえる回路ブロックには、基準電流ＩＲＥＦの２倍の電流が供給され、トランジスタＭ３のドレイン端子に接続さえる回路ブロックには、基準電流ＩＲＥＦの１００倍の電流が供給されることになる。
【００２０】
このように、アナログ回路では、カレントミラー回路によりコピー及び増幅された基準電流ＩＲＥＦが、各回路ブロックに供給される。基準電流ＩＲＥＦの電流値がばらつくと、各回路ブロックに供給される電流値が設計値とずれてしまうため、ばらつきの抑制された高精度な基準電流ＩＲＥＦを生成する生成回路が望まれる。
【００２１】
従来の生成回路は、基準電圧生成回路（バンドギャップリファレンス回路など）の電圧Ｖを、抵抗Ｒに印加することにより、基準電圧ＩＲＥＦを生成していた。この基準電圧ＩＲＥＦは、オームの法則より、以下の式で表される。
【００２２】
【数３】
0006438422.tif 000004
【００２３】
上述の通り、オンチップの抵抗Ｒを精度よく製造することは困難であるため、抵抗Ｒの抵抗値は、設計値に対して２０％以上ばらつくことがあった。このため、従来の生成回路では、抵抗値のばらつきに応じて、基準電流ＩＲＥＦに大きなばらつきが生じることがあった。
【００２４】
このように、基準電流ＩＲＥＦのばらつきが大きい場合、アナログ回路のマージンを大きく設計する必要が生じるため、アナログ回路の消費電力が大きくなる。
【００２５】
また、オペアンプを、離散時間信号処理回路（以下、「処理回路」という）に利用する場合、オペアンプに要求されるセトリング時間（負荷の駆動に要する時間）は、処理回路の動作周波数と反比例する。すなわち、動作周波数が高い場合、オペアンプは高速動作（短いセトリング時間）を要求されるが、動作周波数が低い場合、オペアンプは低速動作（長いセトリング時間）でも構わない。したがって、動作周波数に比例した駆動電流をオペアンプに供給することにより、処理回路の動作精度を損なうことなく、オペアンプの消費電力を低減することができる。
【００２６】
例えば、処理回路がＡＤ変換器（ＡＤＣ：Analog to Digital Converter）である場合、サンプリング周波数に比例した駆動電流をオペアンプに供給することにより、ＡＤＣのＡＤ変換精度を損なうことなく、オペアンプの消費電力を低減することができる。
【００２７】
しかしながら、上記従来の基準電流ＩＲＥＦは、処理回路の動作周波数に依存せず、一定の電流値であったため、処理回路のオペアンプには、高速動作のための大きな基準電流ＩＲＥＦが常に供給されていた。この結果、処理回路の動作周波数が低い場合、オペアンプの消費電力のオーバーヘッドが大きくなる。
【００２８】
以上説明した通り、従来の生成回路は、基準電流ＩＲＥＦの電流値が、受動素子の値のばらつきに応じてばらつくという問題があった。また、基準電流ＩＲＥＦの電流値が一定であるため、ＡＤＣのような処理回路に利用する場合、消費電力にオーバーヘッドが生じるという問題があった。
【００２９】
次に、本実施形態に係る生成回路の構成について説明する。図２は、本実施形態に係る生成回路の機能構成を示す図である。図２の生成回路は、可変電流源１と、遅延回路２と、位相比較器３と、制御回路４と、を備える。
【００３０】
可変電流源１は、基準電流ＩＲＥＦを出力する。可変電流源１が出力した基準電流ＩＲＥＦは、遅延回路２と、外部のアナログ回路に供給される。基準電流ＩＲＥＦの電流値は、制御回路４により制御される。可変電流源１として、既知の任意の可変電流源を利用できる。
【００３１】
図３は、可変電流源１の一例を示す図である。図３の可変電流源１は、抵抗Ｒ１１，Ｒ１２と、バンドギャップリファフェンス回路１１と、オペアンプ１２と、可変抵抗Ｒ１３と、トランジスタＭ１１と、を備える。
【００３２】
抵抗Ｒ１１は、第１端子が接地線に接続され、第２端子がノードＮ１１に接続される。抵抗Ｒ１２は、第１端子がノードＮ１１に接続され、第２端子がバンドギャップリファレンス回路１１の出力端子に接続される。
【００３３】
バンドギャップリファレンス回路１１は、出力端子が抵抗Ｒ１２の第２端子に接続され、抵抗Ｒ１２の第２端子に所定の基準電圧ＶＲＥＦを印加する。
【００３４】
オペアンプ１２は、反転入力端子がノードＮ１１に接続され、非反転入力端子がノードＮ１２に接続され、出力端子がトランジスタＭ１１のゲート端子に接続される。
【００３５】
可変抵抗Ｒ１３は、第１端子が接地線に接続され、第２端子がノードＮ１２に接続される。可変抵抗Ｒ１３は、例えば、図３に示すように、並列に接続された、スイッチ及び抵抗により構成される。各抵抗の第１端子は接地線に接続され、第２端子は各スイッチの第１端子に接続される。各スイッチは、第１端子が各抵抗の第２端子に接続された、第２端子がノードＮ１２に接続される。
【００３６】
可変抵抗Ｒ１３の抵抗値は、制御回路４により制御される。制御回路４は、制御コードにより、可変抵抗Ｒ１３のスイッチの開閉を制御することにより、可変抵抗Ｒ１３の抵抗値を制御する。
【００３７】
トランジスタＭ１１は、Ｎ型のＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という）であり、ソース端子がノードＮ１２に接続され、ゲート端子がオペアンプ１２の出力端子に接続される。また、トランジスタＭ１１のドレイン端子は、遅延回路２の入力端子と、外部のアナログ回路の入力端子と、に接続される。トランジスタＭ１１のドレイン電流が、基準電流ＩＲＥＦとして、遅延回路２及びアナログ回路に供給される。
【００３８】
抵抗Ｒ１１，Ｒ１２の抵抗値をＲ１１，Ｒ１２とすると、抵抗Ｒ１１，Ｒ１２に流れる電流ＩＯＵＴは、以下の式で表される。
【００３９】
【数４】
0006438422.tif 000005
【００４０】
基準電流ＩＲＥＦの電流値は、上記の電流値ＩＯＵＴと、可変抵抗Ｒ１３の抵抗値と、によって決まる。図３の可変電流源１をオンチップで製造した場合、上述の通り、製造ばらつきにより、抵抗値Ｒ１１，Ｒ１２にはばらつきが生じる。また、抵抗Ｒ１１，Ｒ１２を精度よく製造できたとしても、抵抗値Ｒ１１，Ｒ１２は、温度に依存して変化する。
【００４１】
図４は、図３の可変電流源１の温度依存性を示すグラフである。図４の縦軸は基準電流ＩＲＥＦの電流値、横軸は抵抗Ｒ１３の抵抗値である。図４に示すように、制御コードによって抵抗Ｒ１３の抵抗値を所定の値にしたとしても、抵抗Ｒ１１，Ｒ１２の温度条件に依存して、基準電流ＩＲＥＦの電流値は異なった値となる。具体的には、高温条件における電流値は、低温条件における電流値より大きくなる。
【００４２】
このように、可変電流源１が出力する基準電流ＩＲＥＦの電流値は、抵抗Ｒ１１，Ｒ１２の製造ばらつきや温度条件によって、異なった値となる。これは、上記従来の生成回路と同様である。
【００４３】
本実施形態では、このような基準電流ＩＲＥＦの電流値を、遅延回路２、位相比較器３、及び制御回路４によって較正する。これにより、基準電流ＩＲＥＦの電流値を、所定の電流値（図４におけるTarget）に設定する。電流値の較正方法について、詳しくは後述する。
【００４４】
遅延回路２は、クロックＣＬＫを入力される。クロックＣＬＫは、例えば、処理回路の動作タイミングを規定する動作クロック（例えば、ＡＤＣのサンプルクロック）や、動作クロックを逓倍又は分周したクロックであるが、これに限られない。動作クロックの逓倍及び分周は、位相ロックループ（PLL：Phase locked Loop）により可能である。具体的には、位相ロックループに動作クロックを入力し、位相ロックループが逓倍又は分周した動作クロックを、遅延回路２にクロックＣＬＫとして入力すればよい。遅延回路２は、クロックＣＬＫから、基準クロックＣＬＫＢ及び遅延クロックＣＬＫＤを生成し、位相比較器３に入力する。
【００４５】
基準クロックＣＬＫＢとは、クロックＣＬＫを、基準遅延量ＴＤだけ遅延させたクロックである。基準遅延量ＴＤは、クロックＣＬＫの周波数に応じた基準電流ＩＲＥＦの所望の電流値ＩＩＭに応じて決まる。基準遅延量は、クロックＣＬＫの周期に応じて設定され、例えば、クロックＣＬＫの半周期や１周期であるが、これに限られない。遅延クロックＣＬＫＤとは、クロックＣＬＫを基準電流ＩＲＥＦの電流値に応じて遅延させたクロックである。
【００４６】
本実施形態に係る生成回路は、遅延クロックＣＬＫＤの遅延量が、基準遅延量ＴＤと一致するように基準電流ＩＲＥＦの電流値を制御することにより、基準電流ＩＲＥＦの電流値を所望の電流値ＩＩＭに制御する。
【００４７】
図５は、遅延回路２の一例を示す図である。図５の遅延回路２は、インバータ２１と、５つの遅延器２２と、カレントミラー回路２３と、を備える。
【００４８】
インバータ２１は、クロックＣＬＫを入力され、入力されたクロックＣＬＫを反転して出力する。インバータ２１が出力したクロックが、基準クロックＣＬＫＢとなる。図５の例では、基準クロックＣＬＫＢの基準遅延量ＴＤは、クロックＣＬＫの半周期である。基準遅延量ＴＤが、クロックＣＬＫの１周期である場合、遅延回路２は、入力されたクロックＣＬＫを、そのまま基準クロックＣＬＫＢとして出力すればよい。
【００４９】
遅延器２２は、クロックＣＬＫを入力され、入力されたクロックＣＬＫを遅延量ｔＤだけ遅延させて出力する。遅延器２２の遅延量ｔＤは、遅延器２２を駆動する駆動電流の電流値に応じて決まる。遅延量ｔＤは、駆動電流が大きいほど小さくなり、駆動電流が小さいほど大きくなる。
【００５０】
図５の例では、直列に接続された５つの遅延器２２が遅延ロックループ（DLL：Delay Locked Loop）を構成している。この遅延ロックループが出力したクロックが、遅延クロックＣＬＫＤとなる。各遅延器２２の遅延量ｔＤが等しい場合、クロックＣＬＫに対する遅延クロックＣＬＫＤの遅延量は５ｔＤとなる。
【００５１】
なお、遅延ロックループを構成する遅延器２２の数は任意である。また、遅延ロックループを構成するＮ段目（Ｎは任意）の遅延器２２が出力したクロックが、外部に出力されてもよい。例えば、３段目の遅延器２２が出力するクロックは、クロックＣＬＫに対して遅延量ｔＤだけ遅延したクロックとなる。
【００５２】
カレントミラー回路２３は、可変電流源１が出力した基準電流ＩＲＥＦをコピーして、各遅延器２２に駆動電流として供給する。カレントミラー回路２３は、基準電流ＩＲＥＦを増幅して、各遅延器２２に供給してもよい。
【００５３】
図６は、図５の遅延回路２における、基準クロックＣＬＫＢ及び遅延クロックＣＬＫＤの一例を示す図である。上述の通り、図５の遅延回路２では、基準クロックＣＬＫＢの遅延量ＴＤは、クロックＣＬＫの半周期である。
【００５４】
図６に示すように、基準電流ＩＲＥＦの電流値が、遅延量ＴＤに応じた所望の電流値ＩＩＭより小さい場合、遅延クロックＣＬＫＤの遅延量５ｔＤは、遅延量ＴＤより大きくなる。これに対して、一方、基準電流ＩＲＥＦの電流値が、遅延量ＴＤに応じた所望の電流値ＩＩＭより大きい場合、遅延クロックＣＬＫＤの遅延量５ｔＤは、遅延量ＴＤより小さくなる。
【００５５】
位相比較器３は、基準クロックＣＬＫＢ及び遅延クロックＣＬＫＤを入力され、入力された基準クロックＣＬＫＢ及び遅延クロックＣＬＫＤの位相を比較し、比較結果を出力する。位相の比較は、例えば、基準クロックＣＬＫＢの立ち上がりと、遅延クロックＣＬＫＤの立ち上がりと、のどちらが早いかを比較することにより行われる。
【００５６】
図７は、位相比較器３の一例を示す図である。図７の例では、位相比較器３として、Ｄフリップフロップ回路が利用されており、Ｄ端子から遅延クロックＤを入力され、Ｃ端子から基準クロックＣＬＫＢを入力され、Ｑ端子から比較結果を出力する。比較結果は、基準クロックＣＬＫＢが立ち上がるタイミングにおける、遅延クロックＣＬＫＤの値となる。
【００５７】
図７の位相比較器３では、遅延クロックＣＬＫＤの立ち上がりが基準クロックＣＬＫＢの立ち上がりより早い場合、比較結果としてＱ端子から１が出力される。これは、遅延クロックＣＬＫＤの遅延量が基準遅延量ＴＤより小さい、すなわち、基準電流ＩＲＥＦの電流値が電流値ＩＩＭより大きい場合に相当する。
【００５８】
一方、図７の位相比較器３では、遅延クロックＣＬＫＤの立ち上がりが基準クロックＣＬＫＢの立ち上がりより遅い場合、比較結果としてＱ端子から０が出力される。これは、遅延クロックＣＬＫＤの遅延量が基準遅延量ＴＤより大きい、すなわち、基準電流ＩＲＥＦの電流値が電流値ＩＩＭより小さい場合に相当する。
【００５９】
なお、位相比較器３は、図７の例に限られない。位相比較器３として、例えば、ＴＤ（Time to Digital）変換器を利用してもよい。これにより、高精度な時間分解能を得ることができる。
【００６０】
制御回路４は、位相比較器３から比較結果を入力される。制御回路４は、入力された比較結果に応じて、可変電流源１が生成する基準電流ＩＲＥＦの電流値を制御する。より詳細には、制御回路４は、遅延クロックＣＬＫＢの遅延量が、基準クロックＣＬＫＤの遅延量である基準遅延量ＴＤに近づくように、基準電流ＩＲＥＦの電流値を制御する。これにより、基準電流ＩＲＥＦの電流値は、クロックＣＬＫの周波数に応じた所望の電流値ＩＩＭに近づくように制御される。制御回路４は、例えば、プロセッサにより構成される。
【００６１】
次に、本実施形態に係る生成回路の動作について説明する。図８は、生成回路による基準電流ＩＲＥＦの較正処理の一例を示すフローチャートである。この較正処理は、生成回路の動作開始時や、外部のアナログ回路の動作開始時などに実行される。また、較正処理は、所定の時間間隔で実行されてもよい。
【００６２】
図８に示すように、生成回路が較正処理を開始すると、制御回路４は、基準電流ＩＲＥＦの電流値を最小値に設定する（ステップＳ１）。具体的には、制御回路４は、可変電流源１に、最小値に対応する制御コードを入力する。
【００６３】
電流値を設定された可変電流源１は、設定された電流値を有する基準電流ＩＲＥＦを出力する。この基準電流ＩＲＥＦは、遅延回路２に入力される。基準電流ＩＲＥＦを入力された遅延回路２は、基準クロックＣＬＫＤ及び遅延クロックＣＬＫＢを出力する。この基準クロックＣＬＫＤ及び遅延クロックＣＬＫＢは、位相比較器３に入力される。そして、位相比較器３は、基準クロックＣＬＫＤ及び遅延クロックＣＬＫＢの位相を比較する（ステップＳ２）。
【００６４】
このとき、基準電流ＩＲＥＦの電流値は、最小値に設定されているため、電流値ＩＩＭより小さい（ＩＩＭ＞ＩＲＥＦ）。したがって、遅延クロックＣＬＫＢの遅延量は、基準遅延量ＴＤより大きい。すなわち、遅延クロックＣＬＫＤの位相は、基準クロックＣＬＫＢの位相より遅れている（ステップＳ３のＹＥＳ）。
【００６５】
この結果、遅延クロックＣＬＫＤの立ち上がりが基準クロックＣＬＫＢの立ち上がりより遅くなるため、位相比較器３は、比較結果として０を出力する。この比較結果は、制御回路４に入力される。遅延クロックＣＬＫＤの位相が基準クロックＣＬＫＢの位相より遅れていることを示す比較結果（０）を入力された制御回路４は、基準電流ＩＲＥＦの電流値を、１コード分だけ大きく設定する（ステップＳ４）。すなわち、制御回路４は、１コードだけ大きくした制御コードを可変電流源１に入力する。これにより、可変電流源１が出力する基準電流ＩＲＥＦの電流値が１コード分だけ大きくなる。なお、ステップＳ４における基準電流ＩＲＥＦの電流値の変化量は、１コード分に限られず、任意に設定可能である。
【００６６】
以降、ステップＳ２〜Ｓ４の処理が繰り返される。基準電流ＩＲＥＦの電流値は、１サイクル毎に大きくなり、やがて、遅延クロックＣＬＫＢの遅延量が基準遅延量ＴＤより小さくなる。すなわち、遅延クロックＣＬＫＤの位相が基準クロックＣＬＫＢの位相より進む（ステップＳ３のＮＯ）。
【００６７】
この結果、遅延クロックＣＬＫＤの立ち上がりが基準クロックＣＬＫＢの立ち上がりより早くなるため、位相比較器３は、比較結果として１を出力する。この比較結果は、制御回路４に入力される。遅延クロックＣＬＫＤの位相が基準クロックＣＬＫＢの位相より進んでいることを示す比較結果（１）を入力された制御回路４は、基準電流ＩＲＥＦの電流値の較正処理を終了する。以上の処理により、生成回路は、基準電流ＩＲＥＦの電流値を、電流値ＩＩＭに近づけることができる。
【００６８】
以上説明した通り、本実施形態に係る生成回路は、クロックＣＬＫの周波数を基準として、基準電流ＩＲＥＦの電流値を所望の電流値ＩＩＭに較正することができる。したがって、図４に示したように、可変電流源１の電流値に、抵抗の製造ばらつきや温度特性などに依存したばらつきが存在した場合であっても、このばらつきの影響を抑制し、基準電流ＩＲＥＦを精度よく生成することができる。すなわち、本実施形態により、高精度な基準電流ＩＲＥＦを生成する生成回路を実現できる。
【００６９】
また、本実施形態に係る生成回路は、デジタル要素が多い遅延ロックループにより遅延器２が構成される。これにより、生成回路の回路面積を小さくすることができる。また、微細化プロセスにより遅延器２を製造できるため、生成回路の製造コストを低減することができる。
【００７０】
また、本実施形態に係る生成回路は、クロックＣＬＫの周波数に比例した電流値を有する基準電流ＩＲＥＦを生成することができる。すなわち、基準電流ＩＲＥＦの電流値は、クロックＣＬＫの周波数が高いほど大きくなり、クロックＣＬＫの周波数が低いほど小さくなる。
【００７１】
ここで、本実施形態に係る生成回路を、処理回路に適用した場合について考える。図９は、生成回路を適用された離散時間増幅回路（以下、「増幅回路」という）の一例を示す図である。図９の増幅回路は、スイッチＳＷ１〜ＳＷ４と、容量ＣＳ，ＣＦと、オペアンプＯＰと、を備える。
【００７２】
スイッチＳＷ１は、第１端子から入力信号ＶＩＮを入力され、第２端子がノードＮ１に接続されている。入力信号ＶＩＮは、増幅対象となる電圧信号である。スイッチＳＷ２は、第１端子が接地線に接続され、第２端子がノードＮ１に接続されている。スイッチＳＷ３は、第１端子が接地線に接続され、第２端子がノードＮ２に接続されている。スイッチＳＷ４は、第１端子が接地線に接続され、第２端子がノードＮ３に接続されている。ノードＮ３の電圧が、出力信号ＶＯＵＴとなる。出力信号ＶＯＵＴは、入力信号ＶＩＮを所定の利得ＧＶで増幅した電圧信号である。容量ＣＳの容量値をＣＳ、容量ＣＦの容量値をＣＦとすると、増幅回路の利得ＧＶは、ＣＳ／ＣＦで表される。
【００７３】
容量ＣＳは、第１端子がノードＮ１に接続され、第２端子がノードＮ２に接続されている。容量ＣＳは、入力信号ＶＩＮをサンプルする。容量ＣＦは、第１端子がノードＮ２に接続され、第２端子がノードＮ３に接続されている。
【００７４】
オペアンプＯＰは、反転入力端子がノードＮ２に接続され、非反転入力端子が接地線に接続され、出力端子がノードＮ３に接続されている。また、オペアンプＯＰは、本実施形態に係る生成回路から供給された基準電流ＩＲＥＦにより駆動される。
【００７５】
図９の増幅回路は、動作フェイズとして、サンプルフェイズ及び増幅フェイズを有する。増幅回路は、サンプルフェイズにおいて、入力信号ＶＩＮを容量ＣＳにサンプルするとともに、容量ＣＦをリセットする。また、増幅回路は、増幅フェイズにおいて、容量ＣＳにサンプルした入力信号ＶＩＮを増幅する。具体的には、増幅回路は、容量ＣＳに蓄積された電荷を容量ＣＦに転送する。転送後のノードＮ３の電圧が、出力信号ＶＯＵＴとなる。
【００７６】
増幅回路の動作フェイズの切替は、スイッチＳＷ１〜ＳＷ４の開閉により制御される。具体的には、サンプルフェイズにおいて、スイッチＳＷ１，ＳＷ３，ＳＷ４がオンになり、スイッチＳＷ２がオフになる。一方、増幅フェイズにおいて、スイッチＳＷ１，ＳＷ３，ＳＷ４がオフになり、スイッチＳＷ２がオンになる。
【００７７】
このようなスイッチＳＷ１〜ＳＷ４の開閉は、クロックｃｌｋにより制御される。このクロックｃｌｋは、クロックＣＬＫとして生成回路に入力される。
【００７８】
このような構成により、オペアンプＯＰには、クロックｃｌｋの周波数に比例した基準電流ＩＲＥＦが供給される。図１０は、基準電流ＩＲＥＦの電流値に応じた、出力信号ＶＯＵＴの遷移を示すグラフである。
【００７９】
クロックｃｌｋの周波数が高い場合、大きな基準電流ＩＲＥＦがオペアンプに供給され、図１０に示すように、オペアンプのセトリング時間が短くなり、オペアンプの動作速度が高速化する。この結果、増幅回路は、クロックｃｌｋの周波数に応じた高速動作が可能となる。
【００８０】
クロックｃｌｋの周波数が低い場合、小さな基準電流ＩＲＥＦがオペアンプに供給される。これにより、オペアンプの消費電力を低減することができる。このとき、図１０に示すように、オペアンプのセトリング時間が長くなり、オペアンプの動作速度が低速化するが、増幅回路の動作速度も低速化しているため、増幅回路の増幅動作の精度は損なわれない。
【００８１】
このように、本実施形態に係る生成回路を処理回路に適用することにより、処理回路の動作精度を損なうことなく、処理回路の消費電力を低減することができる。なお、処理回路は、増幅回路に限られず、ＡＤＣであってもよい。
【００８２】
また、以上説明した較正方法では、制御回路４は、基準電流ＩＲＥＦの電流値を、最低値から電流値ＩＩＭより大きくなるまで、徐々に大きくすることにより較正しているが、較正方法はこれに限られない。例えば、制御回路４は、基準電流ＩＲＥＦの電流値を、最高値から電流値ＩＩＭより小さくなるまで、徐々に小さくすることにより較正してもよい。いずれの較正方法でも、制御回路４は、単純な制御により基準電流ＩＲＥＦの電流値を較正することができる。
【００８３】
また、他の較正方法として、制御回路４が逐次比較動作により基準電流ＩＲＥＦを較正することも考えられる。この較正方法によれば、制御回路４の制御は、上述の較正方法よりも複雑になるものの、基準電流ＩＲＥＦの電流値が電流値ＩＩＭに収束するまでの時間を短縮することができる。すなわち、較正処理を高速化することができる。
【００８４】
なお、本実施形態では、生成回路をＭＯＳＦＥＴにより構成する場合を例に説明した。しかしながら、本実施形態に係る生成回路は、バイポーラトランジスタによっても構成可能である。この場合、以上の説明における、ＮＭＯＳ、ＰＭＯＳ、ソース端子、ドレイン端子、及びゲート端子を、それぞれ、ＮＰＮ型バイポーラトランジスタ、ＰＮＰ型バイポーラトランジスタ、エミッタ端子、コレクタ端子、及びベース端子に読み替えればよい。これは、他の実施形態についても同様である。
【００８５】
（第２実施形態）
第２実施形態に係る生成回路について、図１１及び図１２を参照して説明する。
【００８６】
一般に、オペアンプの駆動電流の理想的な電流値は、オペアンプが駆動する容量性負荷の容量値に応じて決まる。しかしながら、第１実施形態における抵抗値と同様に、容量性負荷の容量値には、製造ばらつきや温度依存性などにより、ばらつきが存在する。従来の生成回路では、このような容量値のばらつきによる影響を抑制することが困難であった。結果として、オペアンプのマージンを大きくしなければならず、オペアンプの消費電力が増大した。
【００８７】
本実施形態では、容量性負荷の容量値のばらつきの影響を抑制できる生成回路について説明する。図１１は、本実施形態に係る遅延回路２を構成する遅延器２２の一例を示す図である。図１１の遅延器２２は、トランジスタＭ２１，Ｍ２２と、容量Ｃと、を備える。他の構成は、第１実施形態と同様である。
【００８８】
トランジスタＭ２１は、ＮＭＯＳであり、ソース端子がカレントミラー回路２３に接続され、ゲート端子からクロックＣＬＫを入力され、ドレイン端子がノードＮ２に接続される。ノードＮ２は、後段の回路に接続される。具体的には、ノードＮ２は、次段の遅延器２２のトランジスタＭ２１，Ｍ２２のゲート端子、又は位相比較器３の入力端子（例えば、図７の位相比較器３のＤ端子）に接続される。また、図１１の例では、カレントミラー回路２３により、基準電流ＩＲＥＦのＫ倍の電流が、遅延器２２に供給される。
【００８９】
トランジスタＭ２２は、ＰＭＯＳであり、ソース端子が電源線に接続され、ゲート端子からクロックＣＬＫを入力され、ドレイン端子がノードＮ２に接続される。トランジスタＭ２２は、トランジスタＭ２１とともに、インバータを構成している。
【００９０】
容量Ｃは、第１端子がノードＮ２に接続され、第２端子が電源線に接続される。
【００９１】
図１１の遅延器２２の遅延量ｔＤは、インバータの遷移時間、すなわち、容量Ｃに充電された電荷Ｑを引き抜くための時間に相当する。ここで、図１２は、インバータの出力電圧ＶＯＵＴの遷移を示すグラフである。
【００９２】
図１２に示すように、出力電圧ＶＯＵＴは、基準電流ＩＲＥＦの電流値が大きいほど早く遷移し（遅延量ｔＤが小さくなり）、基準電流ＩＲＥＦの電流値が小さいほど緩やかに遷移する（遅延量ｔＤが大きくなる）ことがわかる。すなわち、図１１の遅延器２２は、第１実施形態で説明した遅延器２２の動作を実現している。より詳細には、図１１の遅延器２２の遅延量ｔＤは、以下の式で表される。
【００９３】
【数５】
0006438422.tif 000006
【００９４】
式（６），（７）において、Ｑは遅延器２２（インバータ）に入力されたクロックが１の時に容量Ｃに充電される電荷量、Ｖｒｅｆはインバータの電源電圧、Ｃは容量Ｃの容量値である。
【００９５】
式（６），（７）からわかるように、遅延量ｔＤは、容量Ｃの容量値に比例する。したがって、容量Ｃの容量値にばらつきが生じると、遅延量ｔＤにもばらつきが生じる。
【００９６】
容量Ｃが、寄生容量ではなく、意図的に作成された容量（例えば、配線間に作成した容量）である場合、容量Ｃの容量値のばらつきは、オペアンプが駆動する容量性負荷の容量値のばらつきに追従することになる。
【００９７】
例えば、オペアンプの容量性負荷の容量値が、設計値より２０％大きくなった場合、オペアンプが容量性負荷を駆動するための電流が２０％多く必要になる。このとき、容量Ｃの容量値も設計値より２０％大きくなり、遅延器２２の遅延量ｔＤが設計値より２０％大きくなる。
【００９８】
しかしながら、遅延器２２の遅延量ｔＤは、制御回路４の制御により、遅延量ＴＤが基準遅延量ＴＤと一致するように制御される。この結果、遅延器２２の遅延量ｔＤは設計値に制御され、基準電流ＩＲＥＦの電流値が、設計値（電流値ＩＩＭ）より２０％大きくなる。
【００９９】
以上説明した通り、本実施形態に係る生成回路では、オペアンプが駆動する容量性負荷の容量値にばらつきが生じた場合、基準電流ＩＲＥＦの電流値がこのばらつきに追従する。上記の例では、容量性負荷の容量値が２０％大きくなった場合、基準電流ＩＲＥＦの電流値も２０％大きくなる。
【０１００】
このように、本実施形態に係る生成回路は、容量値のばらつきに応じた適切な基準電流ＩＲＥＦを生成することができる。本実施形態に係る生成回路が生成した基準電流ＩＲＥＦをオペアンプに供給することにより、オペアンプのマージンを、容量値のばらつきに応じて大きくする必要がなくなり、オペアンプの消費電力を低減することができる。
【０１０１】
なお、図１１の遅延器２２は、トランジスタＭ２１のソース端子と接地線との間にカレントミラー回路２３が接続されているため、遅延器２２に入力されたクロックが０から１に遷移する際の基準電流ＩＲＥＦの電流値が、容量値のばらつきに追従する。
【０１０２】
本実施形態に係る遅延器２２は、トランジスタＭ２２のソース端子と電源線との間にカレントミラー回路２３が接続されてもよい。これにより、遅延器２２に入力されたクロックが１から０に遷移する際の基準電流ＩＲＥＦの電流値を、容量値のばらつきに追従させることができる。
【０１０３】
（第３実施形態）
第３実施形態に係る生成回路について、図１３〜図１５を参照して説明する。図１３は、本実施形態に係る生成回路の機能構成を示す図である。図１３の生成回路は、パルス生成器５を備える。他の構成は、第１実施形態と同様である。
【０１０４】
パルス生成器５は、遅延回路２から、第１の遅延クロックＣＬＫ１及び第２の遅延クロックＣＬＫ２を入力される。
【０１０５】
上述の通り、遅延回路２の内部では、複数の遅延器２２により、クロックＣＬＫを遅延させた複数のクロックが生成される。また、図５の例のように、遅延回路２がインバータ２１を備える場合には、インバータ２１により、クロックＣＬＫを反転させた（半周期だけ遅延させた）クロックが生成される。
【０１０６】
第１の遅延クロックＣＬＫ１及び第２の遅延クロックＣＬＫ２とは、遅延回路２の内部で生成された複数のクロック及び遅延回路２に入力されたクロックＣＬＫのうち、いずれか１つことである。第１の遅延クロックＣＬＫ１と、第２の遅延クロックＣＬＫ２と、は異なる遅延量を有する。遅延量が小さい方を第１の遅延クロックＣＬＫ１、遅延量が大きい方を第２の遅延クロックＣＬＫ２という。
【０１０７】
パルス生成器５は、第１の遅延クロックＣＬＫ１の遅延量と、第２の遅延クロックＣＬＫ２の遅延量と、の差分に等しいパルス幅を有するパルスＰを生成し、出力する。パルス生成器５は、第１の遅延クロックＣＬＫ１及び第２の遅延クロックＣＬＫ２の遅延量を変化させることにより、任意のパルス幅を有するパルスＰを生成することができる。
【０１０８】
図１４は、パルス生成器５の一例を示す図である。図１４のパルス生成器は、ＥＸＯＲ回路により構成されている。図１４の例では、ＥＸＯＲ（Exclusive OR）回路の第１入力端子は、遅延回路２の入力端子（１段目の遅延器２２の入力端子）に接続されている。第１入力端子から入力されるクロックＣＬＫが、第１の遅延クロックＣＬＫ１に相当する。したがって、第１の遅延クロックＣＬＫ１の遅延量は０である。
【０１０９】
また、ＥＸＯＲ回路の第２入力端子は、２段目の遅延器２２の出力端子に接続されている。第２入力端子から入力される、２段目の遅延器２２が出力したクロックが、第２の遅延クロックＣＬＫ２に相当する。したがって、第２の遅延クロックＣＬＫ２の遅延量は２ｔＤである。
【０１１０】
図１５は、図１４のＥＸＯＲ回路が出力するパルスＰを示す図である。図１５に示すように、図１５のＥＸＯＲ回路は、第１の遅延クロックＣＬＫ１と、第２の遅延クロックＣＬＫ２と、の遅延量の差分である２ｔＤのパルス幅を有するパルスＰを、所定の時間間隔で出力する。
【０１１１】
以上説明した通り、本実施形態に係る生成回路は、パルス生成器５により、遅延回路２の内部で生成された複数のパルスに基づいて、所定のパルス幅を有するパルスＰを生成することができる。パルスＰのパルス幅は、第１の遅延クロックＣＬＫ１と、第２の遅延クロックＣＬＫ２と、の遅延量の差分である。この差分は、遅延ロックループにより、精度よく固定されている。したがって、パルス生成器５は、正確なパルス幅を有するパルスＰを生成することができる。
【０１１２】
こうして生成されたパルスＰは、生成回路が基準電流ＩＲＥＦを供給するアナログ回路で利用することができる。一般に、アナログ回路において、精度のよいパルスは有用である。また、本実施形態に係る生成回路を利用することにより、アナログ回路にパルス生成器を設けずに済むため、アナログ回路の回路面積を小さくすることができる。
【０１１３】
なお、図１４の例では、第１の遅延クロックＣＬＫ１は、クロックＣＬＫであり、第２の遅延クロックＣＬＫ２は、２段目の遅延器２２が出力したクロックであったが、第１の遅延クロックＣＬＫ１及び第２の遅延クロックＣＬＫ２は、これに限られない。
【０１１４】
また、パルス生成器５は、ＥＸＯＲ回路に限られず、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路など、任意の論理回路により構成することができる。
【０１１５】
（第４実施形態）
第４実施形態に係るパイプラインＡＤＣ１００について、図１６を参照して説明する。本実施形態に係るパイプラインＡＤＣ１００は、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路を備える。パイプラインＡＤＣ１００は、入力されたアナログ信号ＡＤＣＩＮをＡＤ変換し、アナログ信号ＡＤＣＩＮに応じたデジタル信号ＡＤＣＯＵＴを出力する。
【０１１６】
図１６は、本実施形態に係るパイプラインＡＤＣ１００の一例を示す図である。図１６に示すように、パイプラインＡＤＣ１００は、エンコーダ（Encoder）１１０と、複数のパイプラインステージ（Pipeline Stage）１２０と、を備える。
【０１１７】
エンコーダ１１０は、各パイプラインステージ１２０のＡＤ変換結果に基づいて、デジタル信号ＡＤＣＯＵＴをエンコードする。
【０１１８】
パイプラインステージ１２０は、サブＡＤＣ（Sub ADC）１２１と、サブデジタルアナログ変換器（Sub DAC：Sub Digital to Analog Converter）（以下、「サブＤＡＣ」という）１２２と、残差演算回路１２３と、増幅回路１２４と、生成回路１２５と、を備える。
【０１１９】
サブＡＤＣ１２１は、アナログ信号ＡＤＣＩＮ又は前段のパイプラインステージ１２０の出力信号を入力され、入力された信号をＡＤ変換し、ＡＤ変換結果を出力する。サブＡＤＣとして、デルタシグマＡＤＣ、フラッシュＡＤＣ、逐次比較ＡＤＣなど、任意のＡＤＣを利用できる。サブＡＤＣ１２１が出力したＡＤ変換結果は、サブＤＡＣ１２２及びエンコーダ１１０に入力される。
【０１２０】
サブＤＡＣ１２２は、サブＡＤＣ１２１からＡＤ変換結果を入力され、入力されたＡＤ変換結果をＤＡ変換し、アナログ信号を出力する。サブＤＡＣ１２２として、容量性ＤＡＣや抵抗性ＤＡＣなど、任意のＤＡＣを利用できる。サブＤＡＣ１２２の出力信号は、残差演算回路１２３に入力される。
【０１２１】
残差演算回路１２３は、アナログ信号ＡＤＣＩＮ又は前段のパイプラインステージ１２０の出力信号と、サブＤＡＣ１２２の出力信号と、を入力され、これらの差を残差信号として出力する。残差演算回路１２３として、アナログ加算器やアナログ減算器などを利用できる。残差演算回路１２３が出力した残差信号は、増幅回路１２４に入力される。
【０１２２】
増幅回路１２４は、残差演算回路１２３から残差信号を入力され、入力された残差信号を増幅する。増幅回路１２５は、増幅した残差信号を、次段のパイプラインステージ１２０に入力する。
【０１２３】
生成回路１２５は、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路であり、増幅回路１２４に駆動電流を供給する。生成回路１２５は、クロックＣＬＫとして、パイプラインＡＤＣの動作クロックを入力される。
【０１２４】
以上説明した通り、本実施形態に係るパイプラインＡＤＣ１００は、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路１２５により、増幅回路１２４の駆動電流を供給する。このような構成により、パイプラインＡＤＣ１００のＡＤ変換精度を維持したまま、パイプラインＡＤＣ１００の消費電力を低下させることができる。
【０１２５】
なお、図１６の例では、生成回路１２５は、各パイプラインステージ１２０に１つ設けられるが、パイプラインＡＤＣ１に１つ設けられてもよい。この場合、１つの生成回路１２５が出力した基準電流ＩＲＥＦを、カレントミラー回路を介して、各パイプラインステージ１２０の増幅回路１２４に供給すればよい。
【０１２６】
また、本実施形態では、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路１２５は、パイプラインＡＤＣに適用されたが、ΔΣＡＤＣ、逐次比較ＡＤＣ、フラッシュＡＤＣ、サブレンジＡＤＣなど、他の種類のＡＤＣに適用することも可能である。
【０１２７】
（第５実施形態）
第５実施形態に係る無線通信装置２００について、図１７を参照して説明する。本実施形態に係る無線通信装置２００は、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路を備える。
【０１２８】
図１７は、本実施形態に係る無線通信装置のハードウェア構成の一例を示す図である。この構成は、無線通信装置２００が非アクセスポイント及びアクセスポイントの無線端末のいずれに搭載される場合にも適用可能である。
【０１２９】
図１７に示すように、この無線通信装置２００は、ベースバンドＩＣ（Integrated Circuit）２１１と、ＲＦ（Radio Frequency）ＩＣ２２１と、バラン２２５と、水晶発振器２４３と、スイッチ２４５と、アンテナ２４７とを備える。
【０１３０】
ベースバンドＩＣ２１１は、ベースバンド回路２１２と、メモリ２１３と、ホスト・インターフェース２１４と、ＣＰＵ（Central Processing Unit）２１５と、ＤＡＣ２１６と、ＡＤＣ２１７と、を備える。
【０１３１】
メモリ２１３は、無線通信装置２００がホストシステムとの間で受け渡しするデータを格納する。またメモリ２１３は、他の無線通信装置に通知する情報や、他の無線通信装置から通知された情報などを格納する。さらに、メモリ２１３は、ＣＰＵ２１５の実行に必要なプログラムを記憶し、ＣＰＵ２１５がプログラムを実行する際の作業領域として利用される。メモリ２１３は、ＳＲＡＭやＤＲＡＭ等の揮発性メモリであってもよいし、ＮＡＮＤやＭＲＡＭ等の不揮発性メモリであってもよい。
【０１３２】
ホスト・インターフェース２１４は、無線通信装置２００がホストシステムと接続するためのインターフェースである。インターフェースは、例えば、UART、SPI、SDIO、USB、PCI Expressなどであるが、これに限られない。
【０１３３】
ＣＰＵ２１５は、プログラムを実行することによりベースバンド回路２１２を制御するプロセッサである。ベースバンド回路２１２は、主にＭＡＣ層の処理及び物理層の処理を行う。ベースバンド回路２１２及びＣＰＵ２１５の少なくとも一方は、通信を制御する通信制御装置として機能する。
【０１３４】
また、ベースバンド回路２１２及びＣＰＵ２１５の少なくとも一方が、クロックを生成するクロック生成部を含み、このクロック生成部で生成するクロックにより、通信装置２００の内部時間を管理してもよい。
【０１３５】
ベースバンド回路２１２は、送信するフレームに、物理層の処理として、物理ヘッダの付加、符号化、暗号化、及び変調処理（ＭＩＭＯ変調を含んでもよい）など行い、例えば２種類のデジタルベースバンド信号（以下、デジタルＩ（Ｉｎ−ｐｈａｓｅ）信号とデジタルＱ（Ｑｕａｄ−ｐｈａｓｅ）信号）を生成する。ここでいうフレームには、Null Data Packetなど、IEEE802.11規格又はこれに準拠する規格で、パケットと呼ばれるものが含まれてもよい。なお、ベースバンド回路２１２は、直交変調せずに一系統の信号のままで送信する場合には、１種類のベースバンド信号を生成すればよい。
【０１３６】
ＤＡＣ２１６は、ベースバンド回路２１２から入力される信号をＤＡ変換する。より詳細には、ＤＡＣ２１６はデジタルＩ信号をアナログのＩ信号（アナログＩ信号）に変換し、デジタルＱ信号をアナログのＱ信号（アナログＱ信号）に変換する。無線通信装置２００が複数のアンテナを備え、一系統又は複数系統の送信信号をアンテナの数だけ振り分けて送信する場合には、アンテナの数に応じた数のＤＡＣ２１６を設けてもよい。
【０１３７】
ベースバンドＩＣ２１１のＡＤＣ２１７については、後述する。
【０１３８】
ＲＦ  ＩＣ２２１は、例えば、ＲＦアナログＩＣ及び高周波ＩＣの少なくとも一方である。ＲＦ  ＩＣ２２１は、フィルタ２２２と、ミキサ２２３と、プリアンプ２２４と、ＰＬＬ２４２と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）２３４と、バラン２３５と、ミキサ２３３と、フィルタ２３２と、を備える。ＲＦ  ＩＣ２２１の上記構成のいくつかは、ベースバンドＩＣ２１１や、別のＩＣ上に配置されてもよい。
【０１３９】
フィルタ２２２は、ＤＡＣ２１６から入力されるアナログＩ信号及びアナログＱ信号のそれぞれから、所望帯域の信号を抽出する。フィルタ２２２は、帯域通過フィルタであってもよいし、低域通過フィルタであってもよい。
【０１４０】
ＰＬＬ２４２は、水晶発振器２４３から入力される発振信号を用いて、発振信号の分周及び逓倍の少なくとも一方を行うことで、入力信号の位相に同期した、一定周波数の信号を生成する。ＰＬＬ２４２は、例えば、ＶＣＯ（Voltage Controlled Oscillator）を備える。ＰＬＬ２４２は、水晶発振器２４３から入力される発振信号に基づいて、ＶＣＯを利用してフィードバック制御を行うことで、一定周波数の信号を生成できる。生成した一定周波数の信号は、ミキサ２２３，２３３に入力される。無線通信装置２００は、ＰＬＬ２４２の代わりに、一定周波数の信号を生成可能な他の回路を備えてもよい。
【０１４１】
ミキサ２２３は、フィルタ２２２を通過したアナログＩ信号及びアナログＱ信号を、ＰＬＬ２４２から供給される一定周波数の信号を利用して、無線周波数にアップコンバートする。
【０１４２】
プリアンプ２２４は、ミキサ２２３で生成された無線周波数のアナログＩ信号及びアナログＱ信号を、所望の出力電力まで増幅する。
【０１４３】
バラン２２５は、平衡信号（差動信号）を不平衡信号（シングルエンド信号）に変換するための変換器である。ＲＦ  ＩＣ２２１では平衡信号が利用されるが、ＲＦ  ＩＣ２２１の出力からアンテナ２４７までは不平衡信号が利用されるため、バラン２２５でこれらの信号変換を行う。
【０１４４】
スイッチ２４５は、送信時は、送信側のバラン２２５に接続され、受信時は、受信側のＬＮＡ２３４に接続される。スイッチ２４５の制御は、ベースバンドＩＣ２１１により行われてもよいし、ＲＦ  ＩＣ２２１により行われてもよいし、スイッチ２４５を制御する別の回路が存在し、当該回路がスイッチ２４５の制御を行ってもよい。
【０１４５】
プリアンプ２２４で増幅された無線周波数のアナログＩ信号及びアナログＱ信号は、バラン２２５で平衡−不平衡変換された後、アンテナ２４７から空間に電波として放射される。
【０１４６】
アンテナ２４７は、チップアンテナでもよいし、プリント基板上に配線により形成されたアンテナでもよいし、線状の導体素子を利用して形成されたアンテナでもよい。
【０１４７】
ＬＮＡ２３４は、アンテナ２４７からスイッチ２４５を介して受信した信号を、雑音を低く抑えたまま、復調可能なレベルまで増幅する。
【０１４８】
バラン２３５は、ＬＮＡ２３４で増幅された信号を、不平衡−平衡変換する。
【０１４９】
ミキサ２３３は、バラン２３５で平衡信号に変換された受信信号を、ＰＬＬ２４２から入力される一定周波数の信号を用いてベースバンドにダウンコンバートする。より詳細には、ミキサ２３３は、ＰＬＬ２４２から入力される一定周波数の信号に基づき、互いに９０°位相のずれた搬送波を生成する。そして、ミキサ２３３は、バラン２３５で変換された受信信号を、互いに９０°位相のずれた搬送波により直交復調して、受信信号と同位相のＩ信号と、Ｉ信号より９０°位相が遅れたＱ信号と、を生成する。なお、ミキサ２３３は、直交復調せずに一系統の信号だけを生成してもよい。
【０１５０】
フィルタ２３２は、ミキサ２３３が生成したＩ信号及びＱ信号から、所望帯域の信号を抽出する。フィルタ２３２は、帯域通過フィルタであってもよいし、低域通過フィルタであってもよい。
【０１５１】
フィルタ２３２で抽出されたＩ信号及びＱ信号は、ゲインを調整された後に、ＲＦ  ＩＣ２２１から出力される。
【０１５２】
ベースバンドＩＣ２１１のＡＤＣ２１７は、ＲＦ  ＩＣ２２１からの入力信号を、ＡＤ変換する。より詳細には、ＡＤＣ２１７は、Ｉ信号をデジタルＩ信号に変換し、Ｑ信号をデジタルＱ信号に変換する。
【０１５３】
本実施形態において、ＡＤＣ２１７として、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路を備えたＡＤＣが利用される。ＡＤＣ２１７は、第４実施形態に係るパイプラインＡＤＣであってもよいし、他の種類のＡＤＣであってもよい。ＡＤＣ２１７が出力したデジタルＩ信号及びデジタルＱ信号は、ベースバンド回路２１２に入力される。
【０１５４】
ベースバンド回路２１２は、ＡＤＣ２１７から入力されたデジタルＩ信号及びデジタルＱ信号デジタルに基づいて、復調処理、誤り訂正符号処理、及び物理ヘッダの処理など、物理層の処理（ＭＩＭＯ復調を含んでもよい）等を実行し、フレームを得る。ベースバンド回路２１２は、フレームに対してＭＡＣ層の処理を実行する。ベースバンド回路２１２は、ＴＣＰ／ＩＰを実装している場合には、ＴＣＰ／ＩＰの処理を実行してもよい。
【０１５５】
なお、図１７の例では、無線通信装置２００は、アンテナ２４７を１本備えるが、複数本備えてもよい。この場合、無線通信装置２００は、送信系統（２１６、２２２〜２２５）、受信系統（２３２〜２３５）、ＰＬＬ２４２、水晶発振器２４３、及びスイッチ２４５を含むセットを、アンテナ２４７ごとにそれぞれ備えてもよい。各セットは、それぞれベースバンド回路２１２に接続されてもよい。
【０１５６】
また、ベースバンドＩＣ２１１とＲＦ  ＩＣ２２１は同じ基板上に形成されてもよい。また、ベースバンドＩＣ２１１とＲＦ  ＩＣ２２１は１チップで構成されてもよい。ＤＡＣ２１６及びＡＤＣ２１７の両方またはいずれか一方が、ＲＦ  ＩＣ２２１に配置されてもよいし、別のＩＣに配置されてもよい。またメモリ２１３及びＣＰＵ２１５の両方またはいずれか一方が、ベースバンドＩＣとは別のＩＣに配置されてもよい。
【０１５７】
以上説明した通り、本実施形態に係る無線通信装置２００は、第１実施形態乃至第３実施形態のいずれか１つに係る生成回路を備えるＡＤＣ２１７を備える。このような構成により、無線通信装置２００の通信精度を維持したまま、無線通信装置２００の消費電力を低下させることができる。
【０１５８】
（第６実施形態）
第６実施形態に係る無線端末について、図１８〜図２０を参照して説明する。本実施形態に係る無線端末は、第５実施形態に係る無線通信装置を備える。図１８〜図２０は、本実施形態に係る無線端末の一例を示す図である。
【０１５９】
図１８の無線端末はノートＰＣ３０１であり、図１９の無線端末は移動体無線端末３２１である。ノートＰＣ３０１及び移動体無線端末３２１は、それぞれ無線通信装置３０５，３１５を搭載している。無線通信装置３０５，３１５は、いずれも第５実施形態に係る無線通信装置である。
【０１６０】
なお、無線通信装置を搭載する無線端末は、ノートＰＣや移動体無線端末に限定されず、例えば、ＴＶ、デジタルカメラ、ウェアラブルデバイス、タブレット、スマートフォン、ゲーム装置、ネットワークストレージ装置、モニタ、デジタルオーディオプレーヤ、Ｗｅｂカメラ、ビデオカメラ、プロジェクト、ナビゲーションシステム、外部アダプタ、内部アダプタ、セットトップボックス、ゲートウェイ、プリンタサーバ、モバイルアクセスポイント、ルータ、エンタープライズ／サービスプロバイダアクセスポイント、ポータブル装置、ハンドヘルド装置等であってもよい。
【０１６１】
また、第５実施形態に係る無線通信装置は、メモリカードにも搭載可能である。図２０は、メモリカードの一例を示す図である。図２０のメモリカード３３１は、第５実施形態に係る無線通信装置３５５と、メモリカード本体３３２と、を含む。メモリカード３３１は、外部の装置（他の無線端末やアクセスポイント等）との無線通信のために、無線通信装置３３５を利用する。なお、図２０では、メモリカード３３１内の他の要素（例えばメモリ等）は、図示省略されている。
【０１６２】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１６３】
１：可変電流源、２：遅延回路、３：位相比較器、４：制御回路、５：パルス生成器、１００：パイプラインＡＤＣ、１１０：エンコーダ、１２０：パイプラインステージ、１２１：サブＡＤＣ、１２２：サブＤＡＣ、１２３：残差演算回路、１２４：増幅回路、２００：無線通信装置、２１１：ベースバンドＩＣ、２１２：ベースバンド回路、２１３：メモリ、２１４：ホスト・インターフェース、２１５：ＣＰＵ、２１６：ＤＡＣ、２１７：ＡＤＣ、２２１：ＲＦ  ＩＣ、２２２：フィルタ、２２３：ミキサ、２２４：プリアンプ、２２５：バラン、２３２：フィルタ、２３３：ミキサ、２３５：バラン、２３４：ＬＮＡ、２４２：ＰＬＬ、２４３：水晶発振器、２４５：スイッチ、２４７：アンテナ、３０１：ノートＰＣ、３０５：無線通信装置、３１５：無線通信装置、３２１：移動体端末、３３１：メモリカード、３３２：メモリカード本体、３５５無線通信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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