(57)【特許請求の範囲】
【請求項１】
シフトレジスタであって、複数の段のシフトレジスト回路を含み、前記複数の段のシフトレジスト回路の第Ｎ段のシフトレジスト回路は、
プルアップ回路にプリチャージするためのプリチャージ回路と、
プリチャージされた後、出力端にハイレベルを出力させるプルアップ回路と、
出力端がハイレベルを出力した後、前記第Ｎ段のシフトレジスト回路をリセットするリセット回路と、
前記第Ｎ段のシフトレジスト回路がリセットされた後、第Ｎ段のシフトレジスト回路の出力レベルをホールドするホールド回路と
を含み、
前記プリチャージ回路は、制御端と入力端が前段のシフトレジスト回路の出力端に接続され、出力端が前記リセット回路の入力端に接続され、
前記プルアップ回路は、入力端が第１の制御信号端子に接続され、
前記リセット回路は、制御端が後段のシフトレジスト回路の出力端に接続され、出力端が接地され、
前記ホールド回路は、前記プリチャージ回路の出力端と、前記リセット回路の入力端と、プルアップ回路の制御端と、プルアップ回路の出力端とに接続され、第１の制御端が前記第１の制御信号端子に接続され、第２の制御端が第２の制御信号端子に接続され、
前記ホールド回路は、第１のホールド回路と、第２のホールド回路とを含み、
前記第１のホールド回路は、ゲートが前記プルアップ回路の制御端に接続され、ドレインが接地される第５のトランジスタと、ゲートが前記ホールド回路の第１の制御端であり、ソースとドレインが前記第５のトランジスタのソース及びプルダウンノードに接続される第８のトランジスタと、を含み、
前記第１のホールド回路と第２のホールド回路は、前記プルダウンノードによって接続され、
前記第５のトランジスタと前記第８のトランジスタのいずれもオンされる場合、前記第５のトランジスタと前記第８のトランジスタの幅・長比によって前記プルダウンノードを低くさせるシフトレジスタ。
【請求項２】
前記第２のホールド回路は、ゲートが前記ホールド回路の第２の制御端でありソースが第６のトランジスタのソースと前記プルアップ回路の出力端とに接続されドレインが接地される第４のトランジスタと、ゲートが第７のトランジスタのゲートに接続されドレインが接地される第６のトランジスタと、ソースが前記プリチャージ回路の出力端と前記リセット回路の入力端と前記プルアップ回路の制御端とに接続されドレインが接地される前記第７のトランジスタとを含み、
前記プルダウンノードは、さらに前記第６のトランジスタのゲート、前記第７のトランジスタのゲートに接続される請求項１に記載のシフトレジスタ。
【請求項３】
前記第２のホールド回路は、ゲートが前記ホールド回路の第２の制御端であり、ソースが第７のトランジスタのソース及び前記プルアップ回路の出力端に接続され、ドレインが接地される第４のトランジスタと、ゲートが前記第７のトランジスタのゲートと接続され、ソースが前記プリチャージ回路の出力端と前記リセット回路の入力端と前記プルアップ回路の制御端とに接続され、ドレインが前記第７のトランジスタのソースに接続される第６のトランジスタと、ドレインが接地される前記第７のトランジスタとを含み、
前記プルダウンノードは、さらに前記第６のトランジスタのゲート、前記第７のトランジスタのゲートに接続される請求項１に記載のシフトレジスタ。
【請求項４】
前記プリチャージ回路は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第１のトランジスタを含む請求項１〜３のいずれかに記載のシフトレジスタ。
【請求項５】
前記リセット回路は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第２のトランジスタを含む請求項１〜３のいずれかに記載のシフトレジスタ。
【請求項６】
プルアップ回路は、ゲートが制御端でありソースが入力端であり、ドレインが出力端である第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され他端が前記第３のトランジスタのドレインに接続されるキャパシタとを含む請求項１〜３のいずれかに記載のシフトレジスタ。
【請求項７】
ゲート駆動回路であって、
請求項１〜６のいずれかに記載のシフトレジスタを含むゲート駆動回路。
【請求項８】
表示装置であって、
請求項７に記載のゲート駆動回路を含む表示装置。
【請求項９】
請求項１に記載のシフトレジスタによるゲート駆動方法であって、以下のステップを含み、
プリチャージ回路がプルアップ回路に充電し（Ｓ１）、
プルアップ回路がシフトレジスト回路のレベルをプルアップさせ、シフトレジスト回路がハイレベルを出力し（Ｓ２）、
リセット回路がシフトレジスト回路をリセットさせ（Ｓ３）、
シフトレジスト回路がリセットされた後、ホールド回路がシフトレジスト回路の出力レベルをホールドし（Ｓ４）、
前記ステップＳ４で、ホールド回路における第８のトランジスタの等価容量は前記第８のトランジスタのオン又はオフによって変化し、前記第８のトランジスタがオンされる場合の等価容量は前記第８のトランジスタがオフされる場合の等価容量より大きいゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示分野に関し、特に、シフトレジスタ、表示装置、ゲート駆動回路及び駆動方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイＴＦＴ−ＬＣＤにおいて、一つのフレーム画面を表示する基本原理は、データ駆動によって各行の画素が必要とする信号を順にトップダウンのように出力し、ゲート駆動が順にトップダウンのように画素の各行に所定の幅の矩形波を入力して選択導通することである。従来の製造方法では、ゲート駆動ＩＣとデータ駆動ＩＣをＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）工程でガラス基板に接着する。小型サイズの薄膜トランジスタ液晶ディスプレイは、解像度が高い場合、ゲート駆動とデータ駆動の出力が多く、駆動ＩＣの長さが大きくなって、駆動ＩＣのモジュール化の接着工程によくない。現在、ゲート駆動回路の設計によって、現在のプロセスにいずれの工程もコストも増加することなく、アレイ基板工程でガラス基板にゲート駆動ＩＣを製作する。図１は基本のゲート駆動回路のシフトレジスタユニット回路の原理を示す。しかし、該回路の動作周期が長く、閾値電圧にドリフト問題があって、制御信号は回路を良好に制御することができない。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の解決しようとする技術問題は、回路の動作周期を減少して、閾値電圧のドリフト問題を改善し、制御信号による回路に対する制御をさらに実現できるシフトレジスタ、表示装置、ゲート駆動回路及び駆動方法を提供することである。
【課題を解決するための手段】
【０００４】
上記の技術問題を解決するために、本発明の一つの形態によっては、シフトレジスタを提供し、前記シフトレジスタは複数の段のシフトレジスト回路を含み、前記複数の段のシフトレジスト回路の第Ｎ段のシフトレジスト回路は、
プルアップ回路に対してプリチャージするためのプリチャージ回路と、
プリチャージされた後、出力端にハイレベルを出力させるプルアップ回路と、
出力端がハイレベルを出力した後、前記第Ｎ段のシフトレジスト回路をリセットするリセット回路と、
前記第Ｎ段のシフトレジスト回路がリセットされた後、第Ｎ段のシフトレジスト回路の出力レベルをホールドするホールド回路と
を含み、
前記プリチャージ回路は、制御端と入力端が前段のシフトレジスト回路の出力端に接続され、出力端が前記リセット回路の入力端に接続され、
前記プルアップ回路は、入力端が第１の制御信号端子に接続され、
前記リセット回路は、制御端が後段のシフトレジスト回路の出力端に接続され、出力端が接地され、
前記ホールド回路は、前記プリチャージ回路の出力端と、前記リセット回路の入力端と、前記プルアップ回路の制御端と、前記プルアップ回路の出力端とに接続され、第１の制御端が前記第１の制御信号端子に接続され、第２の制御端が前記第２の制御信号端子に接続され、
前記ホールド回路には、ゲートが前記第１の制御信号端子に接続され、ソースとドレインが互いに接続された第８のトランジスタが設置されている。
【０００５】
さらに、前記ホールド回路が、第８のトランジスタが設置された第１のホールド回路と、第２のホールド回路とを含む。
【０００６】
さらに、前記第１のホールド回路は、ゲートが前記プルアップ回路の制御端に接続されドレインが接地される第５のトランジスタと、制御端が前記ホールド回路の第１の制御端であり、ソースとドレインが前記第５のトランジスタのソースに接続される第８のトランジスタとを含み、
前記第２のホールド回路は、ゲートが前記ホールド回路の第２の制御端でありソースが第６のトランジスタのソースと前記プルアップ回路の出力端とに接続されドレインが接地される第４のトランジスタと、ゲートが第７のトランジスタのゲートに接続されドレインが接地される前記第６のトランジスタと、ソースが前記プリチャージ回路の出力端と前記リセット回路の入力端と前記プルアップ回路の制御端とに接続されドレインが接地される前記第７のトランジスタとを含み、
前記第１のホールド回路と第２のホールド回路は、第８のトランジスタのソースとドレイン、前記第５のトランジスタのソース、前記第６のトランジスタのゲート、前記第７のトランジスタのゲートを接続するプルダウンノードによって接続される。
【０００７】
さらに、前記第１のホールド回路が、ゲートが前記プルアップ回路の制御端に接続され、ドレインが接地された第５のトランジスタと、制御端が前記ホールド回路の第１の制御端であり、ソースとドレインが前記第５のトランジスタのソースに接続される第８のトランジスタとを含み、
前記第２のホールド回路は、ゲートが前記ホールド回路の第２の制御端であり、ソースが第７のトランジスタのソース及び前記プルアップ回路の出力端に接続され、ドレインが接地される第４のトランジスタと、ゲートが前記第７のトランジスタのゲートに接続され、ソースが前記プリチャージ回路の出力端と前記リセット回路の入力端と前記プルアップ回路の制御端とに接続され、ドレインが前記第７のトランジスタのソースに接続される第６のトランジスタと、ドレインが接地される前記第７のトランジスタとを含み、
前記第１のホールド回路と第２のホールド回路はプルダウンノードによって接続され、前記プルダウンノードは、第８のトランジスタのソースとドレイン、前記第５のトランジスタのソース、第６のトランジスタのゲート、前記第７のトランジスタのゲートに接続される。
【０００８】
さらに、前記プリチャージ回路は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第１のトランジスタを含む。
【０００９】
さらに、前記リセット回路は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第２のトランジスタを含む。
【００１０】
さらに、前記プルアップ回路は、ゲートが制御端でありソースが入力端であり、ドレインが出力端である第３のトランジスタと、一端が前記第３のトランジスタのゲートに接続され他端が前記第３のトランジスタのドレインに接続されるキャパシタとを含む。
【００１１】
本発明の他方によっては、ゲート駆動回路を提供し、前記ゲート駆動回路は上記のシフトレジスタを含む。
【００１２】
本発明の他方によっては、表示装置を提供し、前記表示装置は上記のゲート駆動回路を含む。
【００１３】
本発明の他方によっては、ゲート駆動方法を提供し、前記ゲート駆動方法は、
Ｓ１，プリチャージ回路がプルアップ回路に充電する、
Ｓ２，プルアップ回路がシフトレジスト回路のレベルをプルアップさせ、シフトレジスト回路がハイレベルを出力する、
Ｓ３、リセット回路がシフトレジスト回路をリセットさせる、
Ｓ４、シフトレジスト回路がリセットされた後、ホールド回路がシフトレジスト回路の出力レベルをホールドする、
を含み、
前記ステップＳ４で、ホールド回路における第８のトランジスタの等価容量は第８のトランジスタのオン又はオフによって変化し、第８のトランジスタがオンされる場合の等価容量は第８のトランジスタがオフされる場合の等価容量より大きいゲート駆動方法。
【００１４】
本発明の実施例に係るシフトレジスタ、表示装置、ゲート駆動回路及び駆動方法は、シフトレジストを実現するだけではなく、回路の動作周期を減少して、電圧のドリフト問題を改善し、ソース・ドレインが短絡されたトランジスタで、制御信号によるプルダウンノードに対する制御を実現して、プルダウンノードを第１の制御信号がハイレベルである場合急速にプルアップさせ、第１の制御信号がローレベルである場合にプルダウンの幅が減少して、制御信号による回路に対する制御をさらによく実現できる。
【図面の簡単な説明】
【００１５】
【図１】従来技術であるＧＯＡ回路のシフトレジスタユニット回路の原理図である。
【図２】本発明の実施例のシフトレジスタ回路の原理図である。
【図３】本発明の実施例１のシフトレジスタユニット回路の原理図である。
【図４】本発明の実施例のシフトレジスタユニット回路のタイミングチャージである。
【図５】本発明の実施例のシフトレジスタ回路のタイミングチャージである。
【図６】本発明の実施例２のシフトレジスタユニット回路の原理図である。
【図７】本発明の実施例のゲート駆動方法のフローチャートである。
【発明を実施するための形態】
【００１６】
以下に、図面と実施例を組み合わせて、さらに本発明の具体の実施形態を詳しく説明する。以下の実施例は本発明の原理を説明するためのものではあるが、本発明の範囲を限定するものではない。
【００１７】
実施例１
本発明の実施例に係るシフトレジスタは複数段のシフトレジスタ回路を含む。図２に示すように、当図において、ＳＲ０〜ＳＲｎはｎ段のシフトレジスタ回路の各段であり、ＧＬ０〜ＧＬｎはｎ段のシフトレジスタ回路の出力端であり、ＳＴＶが開始信号であり、各段のシフトレジスタは、前段の出力を開始信号ＳＴＶとし、後段の出力をリセット信号ＲＳＴとし、ダブルクロックＣＫとＣＫＢによって動作して、トップダウンのゲート駆動スキャン出力を実現する。
【００１８】
図３に示すように、前記の複数段のシフトレジスタ回路の第Ｎ段のシフトレジスタ回路は、
プルアップ回路に対してプリチャージするプリチャージ回路１と、
プリチャージされた後、出力端ＯＵＴＰＵＴにハイレベルを出力させるプルアップ回路２と、
出力端ＯＵＴＰＵＴがハイレベルを出力した後、前記第Ｎ段のシフトレジスト回路をリセットするリセット回路３と、
前記第Ｎ段のシフトレジスト回路がリセットされた後、第Ｎ段のシフトレジスト回路の出力レベルをホールドするホールド回路と
を含み、
Ｎが１以上の自然数である。
【００１９】
プリチャージ回路１は、制御端と入力端が前段のシフトレジスタ回路の出力端Ｎ−１＿ＯＵＴに接続され、出力端が前記リセット回路３の出力端に接続され、
プルアップ回路２は、入力端が第１の制御信号端子ＣＫに接続され、
リセット回路３は、制御端が後段のシフトレジスト回路の出力端Ｎ＋１＿ＯＵＴに接続され、出力端が接地され、
前記ホールド回路は、プリチャージ回路１の出力端と、リセット回路３の入力端と、プルアップ回路２の制御端と、プルアップ回路２の出力端とに接続され、第１の制御端が前記第１の制御信号端子ＣＫに接続され、第２の制御端が前記第２の制御信号端子ＣＫＢに接続され、
前記ホールド回路には、ゲートが前記第１の制御信号端子に接続され、ソースとドレインが互いに接続された第８のトランジスタＭ８が設置される。
【００２０】
前記ホールド回路は第８のトランジスタＭ８が設置された第１のホールド回路４Ａと、第２のホールド回路４Ｂを含む。
【００２１】
第１のホールド回路４Ａは、ゲートがプルアップ回路２の制御端に接続されドレインが接地される第５のトランジスタＭ５と、制御端がホールド回路の第１の制御端であり、ソースとドレインが第５のトランジスタのソースに接続される第８のトランジスタＭ８とを含み、
第２のホールド回路４Ｂは、ゲートが前記ホールド回路の第２の制御端でありソースが第６のトランジスタＭ６のソースとプルアップ回路２の出力端とに接続されドレインが接地される第４のトランジスタＭ４と、ゲートが第７のトランジスタＭ７のゲートに接続されドレインが接地される第６のトランジスタＭ６と、ソースがプリチャージ回路１の出力端と前記リセット回路３の入力端とプルアップ回路２の制御端とに接続されドレインが接地される第７のトランジスタＭ７とを含み、
第１のホールド回路４Ａと第２のホールド回路４Ｂは、第８のトランジスタＭ８のソースとドレイン、第５のトランジスタＭ５のソース、第６のトランジスタＭ６のゲート、第７のトランジスタＭ７のゲートを接続するプルダウンノードＰＤによって接続される。
【００２２】
当該図で、ＰＵがプルアップノードであり、ＰＤがプルダウンノードであり、第１の制御信号端子ＣＫと第２の制御信号端子ＣＫＢに入力される信号が差動入力であるダブルクロック信号である。
【００２３】
例示された実施例において、プリチャージ回路１は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第１のトランジスタＭ１を含む。
【００２４】
リセット回路３は、ゲートが制御端であり、ソースが入力端であり、ドレインが出力端である第２のトランジスタＭ２を含む。
【００２５】
プルアップ回路２は、ゲートが制御端でありソースが入力端であり、ドレインが出力端である第３のトランジスタＭ３と、一端が第３のトランジスタＭ３のゲートに接続され他端が第３のトランジスタＭ３のドレインに接続されるキャパシタＣ１とを含む。
【００２６】
さらに、上記のトランジスタ（第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ）は薄膜トランジスタである。
【００２７】
具体的には、図４に示すように、本発明の実施例１のシフトレジスタは、第１のクロック信号期間で、第１の制御信号端子ＣＫがローレベルを出力し、第２の制御信号端子ＣＫＢがハイレベルを出力し、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴがハイレベルであり、後段のシフトレジスト回路出力Ｎ＋１＿ＯＵＴがローレベルである。トランジスタＭ２、Ｍ６、Ｍ７、Ｍ８がオフされ、トランジスタＭ１、Ｍ４はオンされる。前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴはトランジスタＭ１を介してトランジスタＭ３のゲートにプリチャージして、プルアップノードＰＵの電圧を高くさせる。第２の制御信号端子ＣＫはローレベルであると共に、プルアップノードＰＵはプルダウンノードＰＤの電圧がローになれるように、プルダウンノードＰＤを引き下げ、トランジスタＭ３のゲートであるプルアップノードＰＵがプリチャージする（Ｐｒｅ−ｃｈａｒｇｉｎｇ）状態を維持するように、トランジスタＭ６、Ｍ７いずれもオフされ、出力端ＯＵＴＰＵＴ電圧がローレベルを維持する。
【００２８】
第２のクロック信号期間で、回路がプリチャージした（Ｐｒｅ−ｃｈａｒｇｉｎｇ）後、第１の制御信号端子ＣＫの出力がハイレベルであり、第２の制御信号端子ＣＫＢの出力がローレベルであり、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴがローレベルであり、後段のシフトレジスト回路出力Ｎ＋１＿ＯＵＴがローレベルである。トランジスタＭ１、Ｍ２、Ｍ４がオフされる。キャパシタＣ１の昇圧（ｂｏｏｓｔ）作用によってプルアップノードＰＵが引き上げされ、トランジスタＭ３がオンされ、出力端ＯＵＴＰＵＴが高電圧信号を出力する。トランジスタＭ８のソース・ドレインが短絡されてコンデンサに等価し、プルダウンノードＰＤのレベルを第１の制御信号端子ＣＫの信号の変化に結合させ、その時プルアップノードＰＵがハイレベルであり、トランジスタＭ５がオンされ、トランジスタＭ８、Ｍ５の幅・長比がプルダウンノードＰＤのレベルを低くさせ、トランジスタＭ７、Ｍ８がオフされる。その期間のトランジスタＭ８の等価コンデンサの容量はトランジスタがオンされる時の等価容量である。プルアップノードＰＵがハイレベルを維持し、出力端ＯＵＴＰＵＴの出力がハイレベルを維持して、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴ信号をシフトする。
【００２９】
第３のクロック信号期間で、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴがローレベルであり、第１の制御信号端子ＣＫがローレベルであり、第２の制御信号端子ＣＫＢがハイレベルであり、後段のシフトレジスト回路出力Ｎ＋１＿ＯＵＴがハイレベルである。トランジスタＭ１がオフされ、トランジスタＭ２、Ｍ４がオンされる。プルアップノードＰＵと出力端ＯＵＴＰＵＴがローレベルに変化する。
【００３０】
第４のクロック信号期間で、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴがローレベルであり、後段のシフトレジスト回路出力Ｎ＋１＿ＯＵＴがローレベルであり、第１の制御信号端子ＣＫがハイレベルであり、第２の制御信号端子ＣＫＢがローレベルである。トランジスタＭ１、Ｍ２、Ｍ４がオフされ、プルアップノードＰＵがローレベルであることによって、トランジスタＭ３、Ｍ５がオフされる。トランジスタＭ８のソース・ドレインが短絡されてコンデンサに等価し、第１の制御信号端子ＣＫがハイレベルであり、プルダウンノードＰＤがトランジスタＭ８を介して第１の制御信号端子ＣＫのハイレベルと結合して、トランジスタＭ６、Ｍ７をオンさせることによって、プルアップノードＰＵと出力端ＯＵＴＰＵＴがローレベルまでプルダウンされる。その期間、トランジスタＭ８の等価容量はトランジスタがオンされる時の等価容量であり、容量はトランジスタがオフされる時の等価容量より大きい。
【００３１】
第５のクロック信号期間で、前段のシフトレジスト回路出力Ｎ−１＿ＯＵＴがローレベルであり、後段のシフトレジスト回路出力Ｎ＋１＿ＯＵＴがローレベルであり、第１の制御信号端子ＣＫがローレベルであり、第２の制御信号端子ＣＫＢがハイレベルである。トランジスタＭ１、Ｍ２がオフされ、プルアップノードＰＵがローレベルであることによって、トランジスタＭ３、Ｍ５がオフされる。トランジスタＭ４がオンされて、出力端ＯＵＴＰＵＴがローレベルまでプルダウンされる。トランジスタＭ８のソース・ドレインが短絡されてコンデンサに等価し、第１の制御信号端子ＣＫがローレベルであり、プルダウンノードＰＤがトランジスタＭ８を介して第１の制御信号端子ＣＫのローレベルと結合し、その期間のトランジスタＭ８の等価容量の容量はトランジスタがオフされる時の等価容量であり、容量はトランジスタがオンされる時の等価容量より小さい。
【００３２】
図５は本発明の実施例のシフトレジスタ回路のシーケンス図であり、ここで、ＳＴＶが開始信号であり、ＧＬ０〜ＧＬｎがｎ段のシフトレジスト回路の出力端である。
【００３３】
本発明の実施例のシフトレジスタが回路の動作周期を減少し、閾値電圧のドリフト問題を改善し、ソース・ドレインが短絡されたトランジスタで、制御信号のプルダウンノードに対する制御を実現して、プルダウンノードを第１の制御信号がハイレベルである時急速に上昇させ、第１の制御信号がローレベルである時プルダウンの幅が減少して、制御信号による回路に対する制御をさらによく実現できる。
【００３４】
実施例２
本発明の実施例のシフトレジスタは図６に示すようであり、その特徴が実施例１と基本的に同じであって、実施例１との違い点は、第１のホールド回路４Ａが、ゲートがプルアップ回路の制御端に接続され、ドレインが接地された第５のトランジスタＭ５と、制御端が前記ホールド回路の第１の制御端であり、ソースとドレインが第５のトランジスタＭ５のソースに接続される第８のトランジスタＭ８とを含み、
第２のホールド回路４Ｂは、ゲートが前記ホールド回路の第２の制御端であり、ソースが第７のトランジスタＭ７のソース及びプルアップ回路２の出力端に接続され、ドレインが接地される第４のトランジスタＭ４と、ゲートが第７のトランジスタＭ７のゲートと接続され、ソースがプリチャージ回路１の出力端とリセット回路３の入力端とプルアップ回路２の制御端とに接続され、ドレインが第７のトランジスタＭ７のソースに接続される第６のトランジスタＭ６と、ドレインが接地される第７のトランジスタＭ７とを含み、
第１のホールド回路４Ａと第２のホールド回路４ＢはプルダウンノードＰＤによって接続され、プルダウンノードＰＤは、第８のトランジスタのソースとドレイン、第５のトランジスタのソース、第６のトランジスタのゲート、第７のトランジスタのゲートに接続されることである。
【００３５】
ソース・ドレインが短絡されたトランジスタで容量結合の効果を実現して、本発明の実施例の方案はいろいろあることができる。例えば、プリチャージ回路Ｐｒｅ−ｃｈａｒｇｉｎｇとリセット回路Ｒｅｓｅｔモジュールの設計でＧＯＡ両方向走査を実現し、設計することでプルアップノードＰＵと出力端ＯＵＴＰＵＴを前段または後段のシフトレジスタの出力までプルダウンし、或いは本発明の技術の四つのクロック回路を採用し、本発明のソース・ドレインが短絡されたトランジスタで容量結合の効果を実現する技術方案を使用すれば、いずれも本発明の保護の範囲に入る。
【００３６】
本発明の実施例のゲート駆動回路は前記シフトレジスタを含む。
【００３７】
本発明の実施例の表示装置は前記ゲート駆動回路を含む。
【００３８】
図７は本発明の例示的な実施例のゲート駆動方法のフローチャートを示す。図７に示すように、該方法の操作プロセスは、以下のようである。
ステップＳ１で、プリチャージ回路がプルアップ回路に充電し、
ステップＳ２で、プルアップ回路がシフトレジスト回路のレベルをプルアップさせ、シフトレジスト回路がハイレベルを出力し、
ステップＳ３で、リセット回路がシフトレジスト回路をリセットさせ、
ステップＳ４で、シフトレジスタ回路がリセットされた後、ホールド回路はシフトレジスト回路の出力レベルをホールドする。
【００３９】
ステップＳ４で、ホールド回路における第８のトランジスタの等価容量は第８のトランジスタのオン又はオフによって変化し、第８のトランジスタがオンされる場合の等価容量は第８のトランジスタがオフされる場合の等価容量より大きい。
【００４０】
以上の実施形態は本発明を説明するためにのみ用いられ、本発明を限定するためのものではなく、当業者については、本発明の精神及び趣旨から逸脱しない場合、様々な変化及び変形をすることができる。従って、等価の技術案はいずれも本発明の範囲に入り、本発明の特許保護範囲は請求の範囲に限定される。
【符号の説明】
【００４１】
Ｍ１  第１のトランジスタ
Ｍ２  第２のトランジスタ
Ｍ３  第３のトランジスタ
Ｍ４  第４のトランジスタ
Ｍ５  第５のトランジスタ
Ｍ６  第６のトランジスタ
Ｍ７  第７のトランジスタ
Ｍ８  第８のトランジスタ
ＰＤ  プルダウンノード
ＰＵ  プルアップノード
Ｒｅｓｅｔ  リセット回路
ＲＳＴ  リセット信号
ＳＴＶ  開始信号
【図１】
0006328153.tif 000002
【図２】
0006328153.tif 000003
【図３】
0006328153.tif 000004
【図４】
0006328153.tif 000005
【図５】
0006328153.tif 000006
【図６】
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【図７】
0006328153.tif 000008