(57)【特許請求の範囲】
【請求項１】
基板の上に配置されたチャネルピラーと、
前記基板の上、且つ前記チャネルピラーの第１側に配置された第１ゲートピラーと、
前記チャネルピラーと前記第１ゲートピラーの間に配置された第１ゲート誘電体層と、
前記基板の上、且つそれぞれ互いに反対側にある前記チャネルピラーの第２側および第３側に配置され、交互に積み重ねられた複数の導電材料層および複数の絶縁材料層をそれぞれ含む第１積層構造および第２積層構造と、
を含むトランジスタ素子と、
前記基板の上、且つ前記チャネルピラーとは反対側にある前記第１積層構造の一側に配置された可変抵抗ピラーと、
前記基板の上に配置され、且つ前記可変抵抗ピラーの内側に設置された電極ピラーと、
を含み、
前記チャネルピラーは、前記第１積層構造および前記第２積層構造に接続され、
前記第１積層構造は、前記可変抵抗ピラーに接続される、三次元抵抗性メモリ。
【請求項２】
前記導電材料層が、ＴｉＮまたはＴａＮを含む、
請求項１に記載の三次元抵抗性メモリ。
【請求項３】
前記電極ピラーが、外側から内側に向かって、イオン交換層、バリア層、および電極層を含む、
請求項１に記載の三次元抵抗性メモリ。
【請求項４】
前記基板の上に配置され、且つ前記チャネルピラーの内側に設置された絶縁ピラーをさらに含む、
請求項１に記載の三次元抵抗性メモリ。
【請求項５】
前記可変抵抗ピラーに接続された前記第１積層構造の側壁が、複数の凹部を有し、前記複数の凹部のうちの１つが、２つの隣接する前記導電材料層の間、または２つの隣接する前記絶縁材料層の間に設置された、
請求項１に記載の三次元抵抗性メモリ。
【請求項６】
ビット線と、
ワード線と、
をさらに含み、前記ビット線が、前記電極ピラーに電気的に接続され、前記ワード線が、前記第１ゲートピラーに電気的に接続され、前記ビット線および前記ワード線のうちの少なくとも１つが、前記第２積層構造の延伸方向と交差する延伸方向を有する、
請求項１に記載の三次元抵抗性メモリ。
【請求項７】
前記基板の上、且つ前記第１側とは反対側にある前記チャネルピラーの第４側に配置された第２ゲートピラーと、
前記チャネルピラーと前記第２ゲートピラーの間に配置された第２ゲート誘電体層と、
をさらに含む、請求項１に記載の三次元抵抗性メモリ。
【請求項８】
基板の上に配置され、且つ互いに垂直な線部と突出部を有し、交互に積み重ねられた複数の導電材料層および複数の絶縁材料層を含む積層構造と、
前記基板の上、且つ前記突出部の第１側に配置された第１ゲートピラーと、
前記突出部と前記第１ゲートピラーの間に配置された第１ゲート誘電体層と、
を含むトランジスタ素子と、
前記基板の上、且つ前記線部とは反対側にある前記突出部の一側に配置された可変抵抗ピラーと、
前記基板の上に配置され、且つ前記可変抵抗ピラーの内側に設置された電極ピラーと、
を含み、
前記突出部は、前記可変抵抗ピラーに接続される、三次元抵抗性メモリ。
【請求項９】
前記導電材料層が、ＧａＮまたはＩｎＧａＡｓを含む、
請求項８に記載の三次元抵抗性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性メモリおよびその形成方法に関するものであり、特に、三次元抵抗性メモリおよびその形成方法に関するものである。
【背景技術】
【０００２】
抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ，  ＲＲＡＭ（登録商標））は、不揮発性メモリの一種である。ＲＲＡＭは、単純構造、低操作電圧、迅速な操作時間、マルチビット記憶、低コスト、優れた耐久性等の多くの利点を有するため、近年、幅広く発展している。一般的に使用されるＲＲＡＭの基本構造は、１つのトランジスタと１つのレジスタ（１Ｔ１Ｒ）、または１つのダイオードと１つのレジスタ（１Ｄ１Ｒ）で構成される。印加されるバイアスを変えてレジスタの抵抗値を変化させることにより、素子を高抵抗状態（ｈｉｇｈ  ｒｅｓｉｓｔａｎｃｅ  ｓｔａｔｅ）または低抵抗状態（ｌｏｗ  ｒｅｓｉｓｔａｎｃｅ  ｓｔａｔｅ）にして、０または１のデジタル信号を認識する。
【０００３】
不揮発性メモリが三次元体制に拡張されることにより、単位面積毎の記録されたビットが増加し、セルサイズが効果的に減少する。１つの一般的な三次元メモリは、クロスポイントアレイメモリ（ｃｒｏｓｓ  ｐｏｉｎｔ  ａｒｒａｙ  ｍｅｍｏｒｙ）である。しかし、クロスポイントアレイメモリの形成方法は、個々の素子層を繰り返しパターニングする必要があるため、複雑で費用がかかる。さらに、漏洩電流（ｓｎｅａｋ  ｃｕｒｒｅｎｔ）、または選択されなかったメモリセルの偶発的なリセット（ｒｅｓｅｔ）や設定（ｓｅｔ）が生じるため、素子の信頼度が下がる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は、互いに接続されたトランジスタ素子とメモリ素子で形成された三次元抵抗性メモリおよびその形成方法を提供する。
【課題を解決するための手段】
【０００５】
１つの実施形態において、本発明は、チャネルピラー、第１ゲートピラー、第１ゲート誘電体層、第１積層構造、第２積層構造、可変抵抗ピラー、および電極ピラーを含む三次元抵抗性メモリを提供する。チャネルピラーは、基板の上に配置される。第１ゲートピラーは、基板の上、且つチャネルピラーの第１側に配置される。第１ゲート誘電体層は、チャネルピラーと第１ゲートピラーの間に配置される。第１積層構造および第２積層構造は、基板の上、且つそれぞれ互いに反対側にあるチャネルピラーの第２側および第３側に配置される。第１積層構造および第２積層構造のそれぞれは、交互に積み重ねられた複数の導電材料層および複数の絶縁材料層を含む。可変抵抗ピラーは、基板の上、且つチャネルピラーとは反対側にある第１積層構造の一側に配置される。電極ピラーは、基板の上に配置され、且つ可変抵抗ピラーの内側に設置される。
【０００６】
本発明の１つの実施形態において、導電材料層は、ＴｉＮまたはＴａＮを含む。
【０００７】
本発明の１つの実施形態において、電極ピラーは、外側から内側に向かって、イオン交換層、バリア層、および電極層を含む。
【０００８】
本発明の１つの実施形態において、三次元抵抗性メモリは、さらに、基板の上に配置され、且つチャネルピラーの内側に設置された絶縁ピラーを含む。
【０００９】
本発明の１つの実施形態において、可変抵抗ピラーに接続された第１積層構造の側壁は、複数の凹部を有し、複数の凹部のうちの１つは、２つの隣接する導電材料層の間、または２つの隣接する絶縁材料層の間に設置される。
【００１０】
本発明の１つの実施形態において、三次元抵抗性メモリは、さらに、第２ゲートピラーおよび第２ゲート誘電体層を含む。第２ゲートピラーは、基板の上、且つ第１側とは反対側にあるチャネルピラーの第４側に配置される。第２ゲート誘電体層は、チャネルピラーと第２ゲートピラーの間に配置される。
【００１１】
本発明の１つの実施形態において、三次元抵抗性メモリは、さらに、ビット線およびワード線を含む。ビット線は、電極ピラーに電気的に接続され、ワード線は、第１ゲートピラーおよび第２ゲートピラーのうちの少なくとも１つに電気的に接続される。ビット線およびワード線のうちの少なくとも１つは、第２積層構造の延伸方向と交差する延伸方向を有する。
【００１２】
別の実施形態において、本発明は、積層構造、第１ゲートピラー、第１ゲート誘電体層、可変抵抗ピラー、および電極ピラーを含む三次元抵抗性メモリを提供する。積層構造は、基板の上に配置され、且つ互いに垂直な線部と突出部を有する。積層構造は、交互に積み重ねられた複数の導電材料層および複数の絶縁材料層を含む。第１ゲートピラーは、基板の上、且つ突出部の第１側に配置される。第１ゲート誘電体層は、突出部と第１ゲートピラーの間に配置される。可変抵抗ピラーは、基板の上、且つ線部とは反対側にある突出部の一側に配置される。電極ピラーは、基板の上に配置され、且つ可変抵抗ピラーの内側に設置される。
【００１３】
本発明の１つの実施形態において、導電材料層は、ＧａＮまたはＩｎＧａＡｓを含む。
【発明の効果】
【００１４】
以上のように、本発明の三次元抵抗性メモリは、トランジスタ素子とメモリ素子が互いに接続され、トランジスタ素子は、異なるレベルに設置されたトランジスタセルを含み、各レベルの対応するトランジスタセルに隣接するメモリ素子の一部は、メモリセルとして使用される。そのため、三次元抵抗性メモリを操作している間、異なるレベルのトランジスタセルを個別に制御して、漏洩電流を抑制し、選択されなかったメモリセルの偶発的なリセットや設定が生じるのを防ぐことができる。また、このような三次元抵抗性メモリの形成方法は単純であるため、異なるレベルのトランジスタセルによって共用された各ゲートピラー（例えば、ゲート材料層）は、単一の工程段階で形成される。そのため、工程段階を大幅に減らすことができ、それにより、加工費を節約することができる。
【００１５】
１つの実施形態において、異なるレベルのトランジスタセルによって共用されたゲートピラー（例えば、ゲート材料層）およびチャネルピラー（例えば、チャネル材料層）のそれぞれは、単一の工程段階で形成される。そのため、工程段階を大幅に減らすことができ、それにより、加工費を節約することができる。
【００１６】
別の実施形態において、チャネルピラーを形成しない場合、導電材料層の一部がトランジスタ素子のチャネルとして使用される。この場合、導電材料層は、窒化ガリウム（ＧａＮ）または砒化インジウムガリウム（ＩｎＧａＡｓ）等の高移動性半導体で構成されるため、トランジスタ素子の操作速度を上げることができる。
【００１７】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図である。
【図１Ａ】図１の線Ｉ−Ｉ’に沿った概略的断面図である。
【図２】本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図である。
【図３】本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図である。
【図４】本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図である。
【図５】本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図である。
【図５Ａ】図５の線II−II’に沿った概略的断面図である。
【図６】本発明の第１実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【図７Ａ】本発明の第２実施形態に係る三次元抵抗性メモリの可変抵抗ピラーおよび電極ピラーの概略的断面図である。
【図７Ｂ】本発明の第３実施形態に係る三次元抵抗性メモリの可変抵抗ピラーおよび電極ピラーの概略的断面図である。
【図８】本発明の第４実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【図９】本発明の第５実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【図１０】本発明の第６実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【図１１】本発明の第７実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【図１２】本発明の第８実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【発明を実施するための形態】
【００１９】
以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面および関連説明において、同一または類似する構成要素には、同一の参照番号を使用する。
【００２０】
図１〜図５は、本発明の第１実施形態に係る三次元抵抗性メモリの形成方法の概略的上面図であり、図１Ａは、図１の線Ｉ−Ｉ’に沿った概略的断面図であり、図５Ａは、図５の線II−II’に沿った概略的断面図である。
【００２１】
図１および図１Ａを参照すると、積層構造１０２は、基板１００の上に形成される。１つの実施形態において、基板１００は、ケイ素含有基板等の半導体基板を含む。別の実施形態において、基板１００は、誘電体基板を含む。積層構造１０２は、交互に積み重ねられた複数の導電材料層１０２ａおよび複数の絶縁材料層１０２ｂを含む。導電材料層１０２ａは、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）を含む。絶縁材料層１０２ｂは、酸化ケイ素を含む。積層構造１０２の形成方法は、複数の化学蒸着（ＣＶＤ）プロセスで導電材料層１０２ａと絶縁材料層１０２ｂを交互に形成することを含む。本実施形態では、例として、２つの導電材料層１０２ａおよび２つの絶縁材料層１０２ｂを提供するが、本発明はこれに限定されない。つまり、導電材料層１０２ａと絶縁材料層１０２ｂの数は、本発明に限定されない。また、本実施形態において、積層構造１０２の最も下の層は、１つの絶縁材料層１０２ｂであり、最も上の層は、１つの導電材料層１０２ａであるが、本発明はこれに限定されない。別の実施形態において、基板１００が誘電体基板である場合、積層構造１０２の最も下の層は、１つの導電材料層１０２ａであってもよく、最も上の層は、１つの絶縁材料層１０２ｂであってもよい。
【００２２】
図２を参照すると、積層構造１０２の一部を除去して、基板１００を露出し、それにより、積層部１０４および積層部１０６を形成する。積層構造１０２の一部を除去する方法は、ドライエッチングプロセスを行うことを含む。積層部１０４の延伸方向は、積層部１０６の延伸方向に垂直である。その後、基板１００上の積層部１０４および積層部１０６の横に絶縁層１０８を形成する。絶縁層１０８は、酸化ケイ素を含み、その形成方法は、ＣＶＤプロセスを行うことを含む。
【００２３】
図３を参照すると、積層部１０６の一部を除去して、基板１００および積層部１１２を露出する開口１１０を形成する。開口１１０は、積層部１０４と積層部１１２の間に設置される。積層部１０６の一部を除去する方法は、ドライエッチングプロセスを行うことを含む。その後、開口１１０の中にチャネル材料層１１４を形成する。チャネル材料層１１４は、アモルファスシリコン、ポリシリコン、またはその両方を含み、ドープされても、ドープされなくてもよい。その形成方法は、ＣＶＤプロセスを行うことを含む。本実施形態において、チャネル材料層１１４は、開口１１０を完全に充填することができる。
【００２４】
図４を参照すると、絶縁層１０８の一部を除去して、基板１００を露出する開口１１８を形成する。絶縁層１０８の一部を除去する方法は、ドライエッチングプロセスを行うことを含む。このステップにおいて、チャネル材料層１１４の一側にある絶縁層１０８の一部を除去して、チャネル材料層１１４と物理的に接触していない開口１１８を形成する。詳しく説明すると、開口１１８は、絶縁層１０８によりチャネル材料層１１４から分離または隔離される。その後、開口１１８の中にゲート材料層１２０を形成する。このようにして、本実施形態のトランジスタ素子２００の製造が完了する。本実施形態のトランジスタ素子２００において、ゲート材料層１２０は、ゲートとして使用され、チャネル材料層１１４は、チャネル領域として使用され、ゲート材料層１２０とチャネル材料層１１４の間の絶縁層１０８は、ゲート誘電体層として使用される。また、チャネル材料層１１４に隣接する積層部１０４または積層部１１２内の各導電材料層１０２ａは、トランジスタ素子２００のソース／ドレイン領域として使用することができる。
【００２５】
また、トランジスタ素子２００は、異なるレベルにおいて複数のトランジスタセルを含む。各トランジスタセルは、１つのレベルにおける積層部１０４の１つの導電材料層１０２ａ、同じレベルにおける積層部１１２の対応する導電材料層１０２ａ、およびこれらの間に設置されたチャネル材料層１１４とゲート材料層１２０を含む。これらのトランジスタセルは、積層部１０４および積層部１１２の絶縁材料層１０２ｂによってお互いから隔離される。
【００２６】
本実施形態において、開口１１８中にゲート材料層１２０を形成するステップの前に、レーザーアニールプロセスを選択的に行ってもよい。レーザーアニールプロセスは、熱予算をチャネル材料層１１４内に局限することのできる低熱予算アニーリング（ｌｏｗ  ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ  ａｎｎｅａｌｉｎｇ）であってもよい。このような低熱予算アニーリングは、三次元パターン構造完全性（ｉｎｔｅｇｒｉｔｙ）を維持し、隣接する誘電材料がチャネル材料層１１４中のポリシリコンと混合するのを防ぐことができる。そのため、チャネル材料層１１４においてポリシリコンを低欠陥および高移動性を有する粗大粒に均一に成長させることができ、それにより、低リークおよび高オン電流（ＯＮ  ｃｕｒｒｅｎｔ）のトランジスタ素子２００を提供することができる。
【００２７】
また、本実施形態では、ゲート材料層１２０を形成する前にチャネル材料層１１４を形成するため、トランジスタゲートとしてのゲート材料層１２０は、チャネル材料層１１４を定義するステップの間に破損せず、それにより、トランジスタ素子２００の信頼度が向上する。
【００２８】
図５および図５Ａを参照すると、積層部１１２の一側にある絶縁層１０８の別の部分を除去して、開口１２６を形成し、それにより、チャネル材料層１１４と開口１２６の間に積層部１１２を設置する。絶縁層１０８の別の部分を除去する方法は、ドライエッチングプロセスを行うことを含む。その後、開口１２６の側壁に可変抵抗層１２８および電極材料層１３２を順番に形成する。可変抵抗層１２８および電極材料層１３２のそれぞれを形成する方法は、ＣＶＤプロセスまたは原子層堆積（atomic layer deposition, ALD）プロセスを行うことを含む。本実施形態において、電極材料層１３２を形成するステップは、開口１２６の外側から内側に向かって、イオン交換層１３２ａ、バリア層１３２ｂ、および電極層１３２ｃを含む。１つの実施形態において、イオン交換層１３２ａは、酸素交換層であってもよい。イオン交換層１３２ａは、Ｔｉ、Ａｌ、またはＴａを含む。バリア層１３２ｂは、酸窒化チタン（ＴｉＯＮ）または酸化アルミニウム（Ａｌ2Ｏ3）を含む。電極層１３２ｃは、ＴｉＮまたはＴａＮを含む。このようにして、本実施形態のメモリ素子３００が完成する。本実施形態のメモリ素子３００において、可変抵抗層１２８は、可変抵抗ピラーとして使用され、電極材料層１３２は、電極ピラーとして使用される。
【００２９】
本実施形態では、絶縁層１０８の別の部分を除去して開口１２６を形成するステップの間、エッチングパラメータの調整と組み合わせて、導電材料層１０２ａまたは絶縁材料層１０２ｂに対して類似するエッチング速度を有するエッチング液を使用するため、実質的に垂直な側壁またはスムーズな側壁を有する開口１２６が形成される。
【００３０】
図６を参照すると、明確に示すため、絶縁層１０８は図示しない。ビット線ＢＬを形成して電極材料層１３２に電気的に接続し、ワード線ＷＬを形成してゲート材料層１２０に電気的に接続する。ビット線ＢＬおよびワード線ＷＬのそれぞれの延伸方向は、積層部１０４の延伸方向と交差する。このようにして、本実施形態の三次元抵抗性メモリ１０が完成する。ビット線ＢＬおよびワード線ＷＬの形成方法は、本分野において通常の知識を有する者にとって周知であるため、ここでは詳しく説明しない。
【００３１】
また、三次元抵抗性メモリ１０において、各絶縁材料層１０２ｂは、厚さＨを有し、積層部１０４および積層部１１２は、これらの間に距離Ｌ（すなわち、チャネルの長さ）を有する。本実施形態において、厚さＨを距離Ｌの約１０倍、またはそれ以上にすることにより、トランジスタセルの異なるレベル間のクロストーク（crosstalk）を防ぎ、それにより、トランジスタ素子２００の信頼度を上げる。詳しく説明すると、レベル間の距離（すなわち、各絶縁材料層１０２ｂの厚さＨ）は、レベル間の電流リークを抑制するのに十分な大きさである。
【００３２】
三次元抵抗性メモリ１０において、各レベルにおいて対応するトランジスタセルに隣接するメモリ素子３００の一部は、メモリセルとして使用される。そのため、三次元抵抗性メモリ１０を操作している間、異なるレベルのトランジスタセルを個々に制御して、漏洩電流を抑制することができ、それにより、選択されなかったメモリセルの偶発的なリセットや設定が生じるのを防ぐことができるため、三次元抵抗性メモリ１０の信頼性低下が見られない。また、本実施形態の三次元抵抗性メモリ１０において、異なるレベルのトランジスタセルによって共用されたゲート材料層１２０は、単一の工程段階で形成される。同様に、異なるレベルのトランジスタセルによって共用されたチャネル材料層１１４は、単一の工程段階で形成される。このようにして、本実施形態の三次元抵抗性メモリ１０は、従来のクロスポイントアレイメモリの形成方法よりも少ない工程段階で形成される。
【００３３】
図７Ａは、本発明の第２実施形態に係る三次元抵抗性メモリの可変抵抗ピラーおよび電極ピラーの概略的断面図である。
【００３４】
図７Ａおよび図５Ａを参照すると、第２実施形態と第１実施形態の間の相違点は、第２実施形態において、可変抵抗層１２８に接続された積層部１１２の側壁が複数の凹部１３０ａを有することであり、凹部１３０ａの１つは、２つの隣接する絶縁材料層１０２ｂの間に設置される。詳しく説明すると、第２実施形態は、絶縁層１０８の別の部分を除去して開口１２６を形成するステップの間、絶縁層１０２ｂの間に凹部１３０ａを同時に形成する。凹部１３０ａの形成方法は、開口１２６を形成するステップの間、導電材料層１０２ａに対して絶縁材料層１０２ｂよりも速いエッチング速度を有するエッチング液を使用することを含む。凹部１３０ａを形成するステップの後、図５Ａに示すように、開口１２６の側壁に可変抵抗層１２８および電極材料層１３２を順番に形成する。本実施形態において、凹部１３０ａは、イオン交換層１３２ａにおける酸素の垂直拡散または移動を妨げ、それにより、垂直方向における異なるメモリセルのクロストークを防ぐために提供される。
【００３５】
図７Ｂは、本発明の第３実施形態に係る三次元抵抗性メモリの可変抵抗ピラーおよび電極ピラーの概略的断面図である。
【００３６】
図７Ｂを参照すると、第３実施形態と第２実施形態の間の相違点は、第３実施形態において、可変抵抗層１２８に接続された積層部１１２の側壁が複数の凹部１３０ｂを有することであり、凹部１３０ｂの１つは、２つの隣接する絶縁材料層１０２ａの間に設置される。詳しく説明すると、第３実施形態は、絶縁層１０８の別の部分を除去して開口１２６を形成するステップの間、導電材料層１０２ａの間に凹部１３０ｂを同時に形成する。凹部１３０ｂの形成方法は、開口１２６を形成するステップの間、導電材料層１０２ａに対して絶縁材料層１０２ｂよりも遅いエッチング速度を有するエッチング液を使用することを含む。第２実施形態の凹部１３０ａと同様に、第３実施形態の凹部１３０ｂは、垂直方向における異なるメモリセルのクロストークを防ぐために提供される。
【００３７】
図８〜図１２は、本発明の第４〜第８実施形態に係る三次元抵抗性メモリの概略的斜視図である。
【００３８】
図８を参照すると、明確に示すため、絶縁層１０８は図示しない。第４実施形態において、三次元抵抗性メモリ２０と三次元抵抗性メモリ１０の間の相違点は、三次元抵抗性メモリ２０において、ワード線ＷＬの延伸方向が、積層部１０４の延伸方向に平行であることである。
【００３９】
図９を参照すると、明確に示すため、絶縁層１０８は図示しない。第５実施形態において、三次元抵抗性メモリ３０と三次元抵抗性メモリ１０の間の相違点は、三次元抵抗性メモリ３０において、ビット線ＢＬの延伸方向が、積層部１０４の延伸方向に平行であることである。
【００４０】
図１０を参照すると、明確に示すため、絶縁層１０８は図示しない。第６実施形態において、三次元抵抗性メモリ４０と三次元抵抗性メモリ１０の間の相違点は、三次元抵抗性メモリ４０において、絶縁層１１６がトランジスタ素子２００の中にさらに含まれ、且つチャネル材料層１１４の内側に配置されることである。詳しく説明すると、本実施形態において、積層部１０６の一部を除去して、基板１００を露出する開口１１０および積層部１１２を形成するステップの後（図３に示す）、開口１１０の側壁にチャネル材料層１１４を形成し、チャネル材料層１１４は、開口１１０を完全に充填しない。その後、開口１１０の中に絶縁層１１６を形成する。絶縁層１１６を形成する方法は、ＣＶＤプロセスを行うことを含む。
【００４１】
本実施形態において、チャネル材料層１１４の中に絶縁層１１６を配置することにより、トランジスタ素子２００のチャネルを薄化する効果があるため、短チャネルにとって困難な傾向にあるオフ状態リークが減少する。
【００４２】
図１１を参照すると、明確に示すため、絶縁層１０８は図示しない。第７実施形態において、三次元抵抗性メモリ５０と三次元抵抗性メモリ１０の間の相違点は、三次元抵抗性メモリ５０において、トランジスタ素子４００が第１ゲートピラー（例えば、ゲート材料層１２０）の他に、第２ゲートピラー（例えば、ゲート材料層１２４）をさらに含むことである。第２ゲートピラーは、基板１００の上、且つチャネルピラー（例えば、チャネル材料層１１４）の一側に配置される。本実施形態において、第１ゲートピラー（例えば、ゲート材料層１２０）と第２ゲートピラー（例えば、ゲート材料層１２４）は、チャネルピラー（例えば、チャネル材料層１１４）の反対側に配置される。詳しく説明すると、本実施形態において、絶縁層１０８の一部を除去して開口１１８を形成するステップの間（図４に示す）、絶縁層１０８のさらに別の部分を除去して、開口１２２を形成する。開口１２２は、開口１１８とは反対側にあるチャネル材料層１１４の一側にあり、絶縁層１０８によりチャネル材料層１１４から分離される。その後、開口１２２の中にゲート材料層１２４（すなわち、第２ゲートピラー）を形成する。本実施形態は、二重ゲート構造のトランジスタ素子４００を提供するため、短チャネル効果をさらに防ぐ。
【００４３】
図１２を参照すると、明確に示すため、絶縁層１０８は図示しない。第８実施形態において、三次元抵抗性メモリ６０と三次元抵抗性メモリ１０の間の相違点は、第８実施形態の積層部１０６が第１実施形態のトランジスタ素子２００のチャネル材料層１１４および積層部１１２に取って代わることである。第８実施形態の積層構造は、互いに垂直な線部（例えば、積層部１０４）および突出部（例えば、積層部１０６）を有する。第８実施形態の積層構造は、交互に積み重ねられた複数の導電材料層１０２ａおよび複数の絶縁材料層１０２ｂを含み、且つ導電材料層１０２ａは、ＧａＮを含む。
【００４４】
また、三次元抵抗性メモリ６０は、金属ストラップ線１３６およびビア１３４を介して外部回路に電気的に接続される。金属ストラップ線１３６は、積層部１０４の上に配置され、ビア１３４を介して積層部１０４に電気的に接続される。
【００４５】
詳しく説明すると、第８実施形態では、図３のステップを行わない。つまり、第８実施形態では、積層部１０６の一部を除去して基板１００を露出する開口１１０および積層部１１２を形成するステップを省略する。
【００４６】
図１２に示すように、可変抵抗層１２８および電極材料層１３２を形成するステップ（例えば、図５のステップ）の後に、三次元抵抗性メモリ６０を提供する。その後、積層部１０４の上に層間絶縁層（図示せず）を形成してから、パターニングして、積層部１０４の一部を露出するビア開口（図示せず）を形成する。その後、ビア開口の中にビア１３４を形成する。そして、ビア１３４の上に金属ストラップ線１３６を形成して、ビア１３４に電気的に接続する。
【００４７】
本実施形態において、三次元抵抗性メモリ６０は、トランジスタ素子５００およびメモリ素子６００を含み、トランジスタ素子５００のゲート材料層１２０は、ゲートとして使用され、ゲート材料層１２０と積層部１０６の間の絶縁層１０８は、ゲート誘電体層として使用される。また、トランジスタ素子５００において、積層部１０６における各導電材料層１０２ａのゲート材料層１２０に隣接する部分は、チャネルとして使用することができ、積層部１０６における各導電材料層１０２ａの積層部１０４から離れた別の部分は、ソース／ドレイン領域（例えば、ドレイン領域）として使用することができ、積層部１０４における各導電材料層１０２ａは、ソース／ドレイン領域（例えば、ソース領域）として使用することができる。
【００４８】
本実施形態において、メモリ素子６００は、積層部１０６における各導電材料層１０２ａの可変抵抗層１２８に隣接する部分、可変抵抗層１２８、および電極材料層１３２により構成される。
【００４９】
本実施形態において、異なるレベルのトランジスタセルは、絶縁材料層１０２ｂにより隔離されるため、三次元抵抗性メモリ６０を操作している間、これらを個々に制御して、漏洩電流を抑止することができ、それにより、選択されなかったメモリセルの偶発的なリセットや設定が生じるのを防ぐことができる。また、導電材料層は、窒化ガリウム（ＧａＮ）または砒化インジウムガリウム（ＩｎＧａＡｓ）等の高移動性半導体で構成されるため、トランジスタ素子５００の操作速度を上げることができる。また、金属ストラップ線およびビアを配置することにより、トランジスタ素子５００と外部回路の間の信号伝送経路における抵抗をさらに減らすことができる。
【００５０】
以上のように、本発明は、互いに接続されたトランジスタ素子とメモリ素子を含む三次元抵抗性メモリを提供する。トランジスタ素子は、異なるレベルに設置されたトランジスタセルを含み、各レベルの対応するトランジスタセルに隣接するメモリ素子の一部は、メモリセルとして使用される。そのため、三次元抵抗性メモリを操作している間、異なるレベルのトランジスタセルを個別に制御して、漏洩電流を抑制し、それにより、選択されなかったメモリセルの偶発的なリセットや設定が生じるのを防ぐことができる。また、異なるレベルのトランジスタセルを絶縁材料層で絶縁することにより、トランジスタセルの異なるレベル間のクロストークを防ぐことができる。
【００５１】
本発明の三次元抵抗性メモリの形成方法において、異なるレベルのトランジスタセルによって共用されたゲートピラー（例えば、ゲート材料層）は、単一の工程段階で形成される。そのため、工程段階を大幅に減らすことができ、それにより、加工費を節約することができる。１つの実施形態において、異なるレベルのトランジスタセルによって共用されたゲートピラー（例えば、ゲート材料層）およびチャネルピラー（例えば、チャネル材料層）は、単一の工程段階で形成されるため、工程段階と加工費をさらに減らすことができる。
【００５２】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００５３】
本発明の三次元抵抗性メモリおよびその形成方法は、メモリ素子およびその製造方法に応用することができる。
【符号の説明】
【００５４】
１０、２０、３０、４０、５０、６０  三次元抵抗性メモリ
１００  基板
１０２  積層構造
１０２ａ  導電材料層
１０２ｂ  絶縁材料層
１０４、１０６、１１２  積層部
１０８、１１６  絶縁層
１１０、１１８、１２２、１２６  開口
１１４  チャネル材料層
１２０、１２４  ゲート材料層
１２８  可変抵抗層
１３０ａ、１３０ｂ  凹部
１３２  電極材料層
１３２ａ  イオン交換層
１３２ｂ  バリア層
１３２ｃ  電極層
１３４  ビア
１３６  金属ストラップ線
２００、４００、５００  トランジスタ素子
３００、６００  メモリ素子
Ｈ  厚さ
Ｌ  距離
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５Ａ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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