(57)【特許請求の範囲】
【請求項１】
マイクロ電子基板と、
前記マイクロ電子基板の表面に形成された少なくとも１つのナノワイヤトランジスタと、
前記マイクロ電子基板と前記少なくとも１つのナノワイヤトランジスタとの間に形成された高ドープ下地層と、
前記少なくとも１つのナノワイヤトランジスタと前記高ドープ下地層との間のアンドープ材料層と
を備えるマイクロ電子構造体。
【請求項２】
前記アンドープ材料層は、０．５と５．０ナノメートルの間の厚さを有する、請求項１に記載のマイクロ電子構造体。
【請求項３】
前記アンドープ材料層は、エピタキシャルシリコン層を含む、請求項１又は２に記載のマイクロ電子構造体。
【請求項４】
マイクロ電子基板と、
前記マイクロ電子基板の表面に形成された少なくとも１つのナノワイヤトランジスタと、
前記マイクロ電子基板と前記少なくとも１つのナノワイヤトランジスタとの間に形成された高ドープ下地層と、
前記少なくとも１つのナノワイヤトランジスタと前記高ドープ下地層との間の低ドープ材料層と
を備えるマイクロ電子構造体。
【請求項５】
前記低ドープ材料層は、０．５と５．０ナノメートルの間の厚さを有する、請求項４に記載のマイクロ電子構造体。
【請求項６】
前記高ドープ下地層は、
前記マイクロ電子基板に注入されたドーパント層を有する、請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項７】
前記高ドープ下地層は、
前記マイクロ電子基板の表面に形成された高ドープ材料層を有する、請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項８】
前記高ドープ材料層は、
高ドープエピタキシャルシリコン層を有する、請求項７に記載のマイクロ電子構造体。
【請求項９】
前記高ドープ下地層は高Ｐドープ下地層を有し、
前記少なくとも１つのナノワイヤトランジスタは、少なくとも１つのＮＭＯＳナノワイヤトランジスタを有する、請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項１０】
前記高ドープ下地層は高Ｎドープ下地層を有し、
前記少なくとも１つのナノワイヤトランジスタは、少なくとも１つのＰＭＯＳナノワイヤトランジスタを有する、請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項１１】
前記高ドープ下地層の一部分は、
高Ｐドープ下地層部分であって、前記高Ｐドープ下地層部分の表面に形成された少なくとも１つのＮＭＯＳナノワイヤトランジスタを前記少なくとも１つのナノワイヤトランジスタが含む高Ｐドープ下地層部分を有し、
前記高ドープ下地層の一部分は、
高Ｎドープ下地層部分であって、前記高Ｎドープ下地層部分の表面に形成された少なくとも１つのＰＭＯＳナノワイヤトランジスタを前記少なくとも１つのナノワイヤトランジスタが含む高Ｎドープ下地層部分を有する、請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項１２】
マイクロ電子基板を形成する段階と、
前記マイクロ電子基板の表面に少なくとも１つのナノワイヤトランジスタを形成する段階と、
前記マイクロ電子基板と前記少なくとも１つのナノワイヤトランジスタとの間に形成される、高ドープ下地層を形成する段階と
を含み、
前記少なくとも１つのナノワイヤトランジスタと前記高ドープ下地層との間にアンドープ材料層を形成する段階をさらに含む、マイクロ電子構造体を形成する方法。
【請求項１３】
前記アンドープ材料層を形成する段階は、０．５と５．０ナノメートルの間の厚さを有する前記アンドープ材料層を形成する段階を有する、請求項１２に記載の方法。
【請求項１４】
マイクロ電子基板を形成する段階と、
前記マイクロ電子基板の表面に少なくとも１つのナノワイヤトランジスタを形成する段階と、
前記マイクロ電子基板と前記少なくとも１つのナノワイヤトランジスタとの間に形成される、高ドープ下地層を形成する段階と
を含み、
前記少なくとも１つのナノワイヤトランジスタと前記高ドープ下地層との間に低ドープ材料層を形成する段階をさらに含む、マイクロ電子構造体を形成する方法。
【請求項１５】
前記低ドープ材料層を形成する段階は、０．５と５．０ナノメートルの間の厚さを有する前記低ドープ材料層を形成する段階を有する、請求項１４に記載の方法。
【請求項１６】
前記高ドープ下地層を形成する段階は、前記マイクロ電子基板にドーパントを注入する段階を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項１７】
前記高ドープ下地層を形成する段階は、前記マイクロ電子基板の表面に高ドープ材料層を形成する段階を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項１８】
前記高ドープ材料層を形成する段階は、高ドープエピタキシャルシリコン層を形成する段階を有する、請求項１７に記載の方法。
【請求項１９】
前記高ドープ下地層を形成する段階は高Ｐドープ下地層を形成する段階を有し、
前記少なくとも１つのナノワイヤトランジスタを形成する段階は、少なくとも１つのＮＭＯＳナノワイヤトランジスタを形成する段階を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項２０】
前記高ドープ下地層を形成する段階は、高Ｎドープ下地層を形成する段階を有し、
前記少なくとも１つのナノワイヤトランジスタを形成する段階は、少なくとも１つのＰＭＯＳナノワイヤトランジスタを形成する段階を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項２１】
前記高ドープ下地層を形成する段階は、
前記高ドープ下地層の一部分であって、前記高ドープ下地層の一部分の表面に形成された少なくとも１つのＮＭＯＳナノワイヤトランジスタを前記少なくとも１つのナノワイヤトランジスタが含む高Ｐドープ下地層として前記高ドープ下地層の一部分を形成する段階と、
前記高ドープ下地層の一部分であって、前記高ドープ下地層の一部分の表面に形成された少なくとも１つのＰＭＯＳナノワイヤトランジスタを前記少なくとも１つのナノワイヤトランジスタが含む高Ｎドープ下地層部分として前記高ドープ下地層の一部分を形成する段階と、
を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項２２】
前記高ドープ下地層を形成する段階は、
前記マイクロ電子基板の一部分に第１マスクを形成する段階と、
前記マイクロ電子基板の非マスク部分にＰ型またはＮ型ドーパントの一方をイオン注入する段階と、
前記第１マスクを除去する段階と、
前記マイクロ電子基板の前記イオン注入された部分に第２マスクを形成する段階と、
前記マイクロ電子基板の非マスク部分に前記Ｐ型または前記Ｎ型ドーパントの他方をイオン注入する段階と、
前記第２マスクを除去する段階と
を有する、請求項１２から１５のいずれか一項に記載の方法。
【請求項２３】
前記高ドープ下地層を形成する段階は、
前記マイクロ電子基板の一部分に第１マスクを形成する段階と、
前記マイクロ電子基板の非マスク部分の表面に、Ｐ型またはＮ型ドーパントの一方を有する材料層を形成する段階と、
前記第１マスクを除去する段階と、
前記材料層に第２マスクを形成する段階と、
前記マイクロ電子基板の非マスク部分の表面に、前記Ｐ型または前記Ｎ型ドーパントの他方を有する材料層を形成する段階と、
前記第２マスクを除去する段階と
を有する、請求項１２から１５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の複数の実施形態は概してナノワイヤマイクロ電子デバイスの分野に関連し、より具体的には、マイクロ電子基板と、ＮＭＯＳおよびＰＭＯＳ構造のリークを実質的に減少または除去させるべくその表面に形成されるナノワイヤトランジスタとの間に下地層を有するナノワイヤ構造に関する。
【背景技術】
【０００２】
集積回路コンポーネントのより高いパフォーマンス、より低いコスト、さらなる小型化、および、集積回路のより高い実装密度は、マイクロ電子デバイスを製造するマイクロ電子産業において進行中の目標である。これらの目標が実現されるにつれて、マイクロ電子デバイスは縮小、すなわち小さくなり、各集積回路コンポーネントからの最適性能に対する必要性が高まっている。
【０００３】
マイクロ電子デバイスとしてのモビリティの向上と、短チャネルの制御とを持続することにより、寸法は１５ナノメートル（ｎｍ）より縮小し、ノードはマイクロ電子デバイスの製造における挑戦を提供している。ナノワイヤは、改良された短チャネルの制御を提供するマイクロ電子デバイスを作成すべく用いられうる。例えば、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ）のナノワイヤチャネル構造（ここでｘ＜０．５）は、高電圧演算（ｈｉｇｈｅｒ  ｖｏｌｔａｇｅ  ｏｐｅｒａｔｉｏｎ）を利用する多くの従来の製品において好適に用いられるレスぺクタブルなＥｇ（ｒｅｓｐｅｃｔａｂｌｅ  Ｅｇ）でのモビリティの向上を提供する。さらに、複数のシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ）ナノワイヤチャネル（ここでｘ＞０．５）は低いＥｇ（例えばモバイル／ハンドヘルドの分野における低電圧製品に好適）でモビリティの向上を提供する。
【０００４】
ナノワイヤベースのデバイスを作成し、サイジング（ｓｉｚｅ）するべく、多くの種々の技術が試みられてきている。しかしながら、トランジスタリークおよびゲートキャパシタンスの分野では依然として向上が望まれうる。
【図面の簡単な説明】
【０００５】
本開示の発明主題は、本明細書の結論部分で特に指摘され、はっきりと主張される。本開示についての上述の他の複数の特徴は、複数の添付の図面と合わせて、以下の説明および添付の特許請求の範囲から、より十分に明らかとなるであろう。複数の添付の図面は、本開示によるいくつかの実施形態を描いているに過ぎず、よって、本開示の範囲を制限するものと見なされないことが理解される。本開示の複数の利点がより容易に確かめられ得るように、複数の添付の図面を使用することで、本開示が更なる特殊性および詳細と共に説明されるであろう。
【図１】ナノワイヤトランジスタの斜景図である。
【図２】図１のライン２―２に沿って概観された、ＮＭＯＳナノワイヤトランジスタおよびＰＭＯＳナノワイヤトランジスタを取り付ける段階の側断面図である。
【図３】本明細書の実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図４】本明細書の実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図５】本明細書の実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図６】本明細書の実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図７】本明細書のもう一つの実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図８】本明細書のもう一つの実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図９】本明細書のもう一つの実施形態に従って、マイクロ電子基板の表面に高ドープ下地層を形成する処理の側断面図である。
【図１０】本明細書の実施形態に従って、高ドープ下地層の表面に形成されたスタック層の側断面図である。
【図１１】本明細書の実施形態に従って、高ドープ下地層の表面に低ドープ下地層を形成する段階の側断面図である。
【図１２】本明細書の実施形態に従って、図１１の低ドープ下地層の表面に形成されたスタック層の側断面図である。
【図１３】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１４】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１５】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１６】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１７】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１８】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図１９】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図２０】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図２１】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図２２】本明細書の実施形態に従って、ナノワイヤトランジスタを形成する処理の斜景図である。
【図２３】本明細書の実施形態に従ってマイクロ電子デバイスを製造する処理のフローチャートである。
【図２４】本明細書の一実施例に係るコンピューティングデバイスを示す図である。
【発明を実施するための形態】
【０００６】
以下の詳細な記載において、主張される発明主題が実施され得る複数の具体的な実施形態を図解によって示す複数の添付の図面が参照される。これらの実施形態は、当業者が発明主題を実施することを可能にするのに十分詳細に説明される。様々な実施形態は、異なるけれど、必ずしも相互に排他的ではないことが理解されるであろう。例えば、１つの実施形態に関連して本明細書で説明される特定の特徴、構造または特性は、主張される発明主題の精神および範囲から逸脱せずに、複数の他の実施形態の中で実施され得る。本明細書の中で「１つの実施形態」または「ある実施形態」に対する複数の参照は、その実施形態に関連して説明される特定の特徴、構造または特性が、本説明の中に包含される少なくとも１つの実施形態に含まれることを意味する。よって、「１つの実施形態」または「ある実施形態において」というフレーズの使用は、必ずしも同一の実施形態を参照していない。更に、主張される発明主題の精神および範囲から逸脱せずに、開示されている各実施形態の中での個々の要素の配置または配列が変更され得ることが理解されるであろう。よって、以下の詳細な記載は、意味を制限するように用いられることを予定されていない。発明主題の範囲は、添付の特許請求の範囲が権利を与えられる複数の同等物の最大範囲と共に、適切に解釈される添付の特許請求の範囲によってのみ定義される。複数の図面において、同様の数字は、幾つかの図面を通して同一または類似の要素または機能性を参照する。複数の図面の中で描かれている複数の要素は、必ずしも互いに同縮尺で描かれていない。むしろ、個々の要素は、本説明の文脈の中で複数の要素をより容易に理解すべく、拡大され得、または縮小され得る。
【０００７】
図１は、ナノワイヤデバイス構造などのマイクロ電子構造体の実施形態を示す。図示されるように、ナノワイヤトランジスタ１００はマイクロ電子基板１１０の表面に形成されうる。ナノワイヤトランジスタ１００は、ソース構造１２０と、ソース構造１２０から間隔を空けたドレイン構造１３０とを有する。複数のアンドープチャネルナノワイヤ（エレメント１４０１、１４０２および１４０３として示され、かつ、総称して本明細書で「ナノワイヤ１４０ｎ」とも称されうる）は、ソース構造１２０とドレイン構造１３０の間で広がりうる。複数のナノワイヤ１４０ｎは、上下方向（vertically）（例えばｚ方向）に整列され、互いに間隔を空けてよい。ゲート構造１５０は複数のナノワイヤ１４０ｎを囲んでよい。ゲート構造１５０は当該ゲート構造１５０における複数の反対面で複数のスペーサ１６０に接する。示されるように、中間層の誘電材料１７０は、ソース構造１２０およびドレイン構造１３０を実質的に囲んでよい。ナノワイヤトランジスタ１００を形成するべく利用される複数の材料、および実行される複数の処理が順に説明される。
【０００８】
図２に示され、当業者に理解されるように、図１のナノワイヤトランジスタ１００は、「１００ＮＭＯＳ」としてラベリングされたＮ型金属酸化物半導体デバイスまたはＮＭＯＳナノワイヤトランジスタとして、或いは、「１００ＰＭＯＳ」としてラベリングされたＰ型金属酸化物半導体デバイスまたはＰＭＯＳナノワイヤトランジスタとして形成されうる。ＮＭＯＳナノワイヤトランジスタ１００ＮＭＯＳおよびＰＭＯＳナノワイヤトランジスタ１００ＰＭＯＳが同じマイクロ電子基板１１０の表面に形成され得、「ＣＭＯＳ」としてラベリングされた相補型金属酸化物半導体デバイスと総称して知られる単一回路内で接続されうることが理解される。ＰＭＯＳナノワイヤトランジスタ１００ＰＭＯＳまたはＮＭＯＳナノワイヤトランジスタ１００ＮＭＯＳのいずれかの動作において、リークと高ゲートキャパシタンスがゲート構造１５０の底部、すなわち、マイクロ電子基板１１０に隣接する、円Ｌで示されたゲート構造１５０の領域で生じうる。
【０００９】
本明細書の複数の実施形態は、複数のナノワイヤトランジスタと、当該複数のナノワイヤトランジスタが表面に形成されたマイクロ電子基板との間に形成された高ドープ下地層を有するナノワイヤデバイスに関連する。ここで、高ドープ下地層は、複数のナノワイヤトランジスタのゲート構造の底部で生じうるリークおよび高ゲートキャパシタンスを減少または実質的に除去しうる。高ドープ下地層の形成は複数のナノワイヤトランジスタの複数のソース構造と複数のドレイン構造との間の界面でのゲート誘起ドレインリークに結び付きうるので、そのようなゲート誘起ドレインリークを減少または実質的に除去すべく、アンドープまたは低ドープ材料の薄膜層が高ドープ下地層と複数のナノワイヤトランジスタとの間に形成されうる。
【００１０】
図３〜図６は、本明細書の１つの実施形態に従って、複数の高ドープ下地層を製造する実施形態を示す。図３に示されるように、マイクロ電子基板１１０は、任意の好適な材料から設けられ、または形成されうる。ある実施形態において、マイクロ電子基板１１０は、限定されるものではないが、シリコン、ゲルマニウム、シリコン‐ゲルマニウム、またはIII-V族複合半導体材料を含みうる材料の単結晶で構成されるバルク基板であってよい。複数の他の実施形態において、マイクロ電子基板１１０は、シリコン・オン・インシュレーター基板（ＳＯＩ）を有してよい。限定されるものではないが、二酸化ケイ素、シリコン窒化物または酸窒化シリコンを含みうる材料で構成された上側絶縁層がバルク基板の表面に配置される。あるいは、マイクロ電子基板１１０はバルク基板から直接的に形成されてよく、上述の上側絶縁層に代わって複数の電気的な絶縁部分を形成するのに局所酸化が用いられる。
【００１１】
図３にさらに示されるように、少なくとも１つのＰＭＯＳナノワイヤトランジスタが形成されうるマイクロ電子基板１１０の一部分（図２のエレメント１００ＰＭＯＳ参照）は、任意の適切な第１マスク材料１０２でマスクされうる。第１マスク材料１０２は、限定されるものではないが、ポリメチルメタクリレート、ポリメチルグルタルイミド、フェノールホルムアルデヒド樹脂、およびその他などの、フォトレジスト材料を含む。複数のＮＭＯＳナノワイヤトランジスタが形成されうる、マイクロ電子基板１１０の非マスク部分（図２のエレメント１００ＮＭＯＳを参照）は、図４に示されるような高Ｐドープ下地層１１４を形成すべく、図３で矢印１１２により示された少なくとも１つのＰ型ドーパントを用いてイオン注入されてよい。Ｐ型ドーパントは、限定されるものではないが、リン（ｐｈｏｓｐｈｏｒｏｕｓ）、ヒ素およびアンチモンを含んでよい。また図４に示されるように、図３の第１マスク材料１０２は取り除かれてよい。図５に示されるように、少なくとも１つのＮＭＯＳナノワイヤトランジスタが形成されうるマイクロ電子基板１１０の一部分（図２のエレメント１００ＮＭＯＳを参照）は、例えば第１マスク材料１０２に関して説明されたような、任意の適切な第２マスク材料１０４を用いてマスクされうる。複数のＰＭＯＳナノワイヤトランジスタが形成されうるマイクロ電子基板１１０の非マスク部分（図２のエレメント１００ＰＭＯＳを参照）は、図６に示されるような高Ｎドープ下地層１１８を形成すべく、図５で矢印１１６により示された少なくとも１つのＮ型ドーパントを用いてイオン注入されてよい。Ｎ型ドーパントは、限定されるものではないが、ホウ素、アルミニウムおよびガリウムを含んでよい。また図６に示されるように、図５の第２マスク材料１０４は取り除かれてよい。第１マスク材料１０２および第２マスク材料１０４の除去は、限定されるものではないが、化学的剥離およびアッシング（フッ素または酸素中のプラズマ）を含む、任意の既知の技術を用いて実現されてよい。
【００１２】
本明細書の別の実施形態では、図７に示されるように、少なくとも１つのＰＭＯＳナノワイヤトランジスタが形成されるマイクロ電子基板１１０の一部分（図２のエレメント１００ＰＭＯＳを参照）は、任意の適切な第１マスク材料１０２を用いてマスクされてよい。複数のＮＭＯＳトランジスタが形成されるマイクロ電子基板１１０の非マスク部分（図２のエレメント１００ＮＭＯＳを参照）は、表面に形成された高Ｐドープ下地層１１４を有してよい。高Ｐドープ下地層１１４は、図７にまた示されるように、マイクロ電子基板１１０の表面に、化学蒸着などによってエピタキシャルに堆積してよい。高Ｐドープ下地層１１４は、シリコンなどの非晶質膜であってよい。マイクロ電子基板１１０は種晶として働き、高Ｐドープ下地層１１４は格子構造と、マイクロ電子基板１１０の配向を持つようになる。エピ成長／注入（ｉｍｐｌａｎｔａｔｉｏｎ）／カウンタードーピング／高ドープ拡散膜の任意の組み合わせが高Ｐドープ下地層１１４を所望のレベルまでドープするのに用いられうることは、当業者に理解されるだろう。
【００１３】
また図８に示されるように、図７の第１マスク材料１０２は取り除かれてよい。図８にさらに示されるように、少なくとも１つのＮＭＯＳナノワイヤトランジスタが形成されるマイクロ電子基板１１０の一部分（図２のエレメント１００ＮＭＯＳを参照）は、例えば第１マスク材料１０２に関して説明されたような、任意の適切な第２マスク材料１０４を用いてマスクされうる。複数のＰＭＯＳトランジスタが形成されるマイクロ電子基板１１０の非マスク部分（図２のエレメント１００ＰＭＯＳを参照）は、高Ｐドープ下地層１１４に関して説明されたのと類似の態様で表面に形成された高Ｎドープ下地層１１８を有してよい。図９に示されるように、図８の第２マスク材料１０４は取り除かれてよい。
【００１４】
高Ｐドープ下地層１１４および／または高Ｎドープ下地層１１８の形成の間に生じる全てのダメージがさらなる処理の前のアニーリングによって直され得、その結果、後続の材料成長が高Ｐドープ下地層１１４および／または高Ｎドープ下地層１１８から如何なる欠陥も転写しなくてよいことは理解される。
【００１５】
本願の複数の目的に関し、「高ドープ」という用語は、ナノワイヤトランジスタ１００（図１参照）の動作の間にリークが防がれるように、ゲート構造１５０（図１参照）の底部（例えばマイクロ電子基板１１０に最も近い領域）での閾値電圧を高めるのに必要なドーパントの量であると少なくとも定義されうる。当業者に理解されるように、必要なドーパント量は、限定されるものではないが、用いられるドーパントのタイプ（すなわちＰ型またはＮ型）、用いられるドーパント、用いられる複数の材料（例えばゲート材料、マイクロ電子基板の材料など）、ナノワイヤトランジスタの電圧およびその他を含む、種々の要因に依存する。
【００１６】
ある実施形態においては、図１０に示されるように、第１シリコン材料層１４２１は、当該技術分野で知られるように、例えばエピ成長などによって高Ｐドープ下地層１１４および高Ｎドープ下地層１１８の表面に形成されてよく、第１シリコンゲルマニウム材料層１４４１は、例えばエピ成長などによって、第１シリコン材料層１４２１の表面に形成されてよい。この積層は、互い違いにすることについての所望の数まで繰り返されてよく、シリコン材料層（層１４２１、１４２２および１４２３‐合わせて１４２ｎとして示される）と、シリコンゲルマニウム材料層（層１４４１、１４４２および１４４３‐合わせて１４４ｎとして示される）とは積層スタック１４６を生じるよう形成される。別の実施形態では、積層の順序は、シリコン材料１４４ｎおよびシリコンゲルマニウム材料１４２ｎの互い違いの複数の層がそれぞれマイクロ電子基板１１０の表面に形成された状態で、反対にされてもよい。
【００１７】
別の実施形態では、高Ｐドープ下地層１１４および高Ｎドープ下地層１１８の形成がＮＭＯＳナノワイヤトランジスタ１００ＮＭＯＳおよびＰＭＯＳナノワイヤトランジスタ１００ＰＭＯＳの複数のソース構造１２０および／または複数のドレイン構造１３０と、それらの高ドープ下地層のそれぞれの部分（すなわち高Ｐドープ下地層１１４及び高Ｎドープ下地層１１８）との間の界面でのゲート誘起ドレインリークに結び付きうるため、図１１に示されるように、ソース／ドレインリークバリア層１２２を形成すべく、アンドープまたは低ドープ材料の薄膜層が高Ｐドープ下地層１１４および高Ｎドープ下地層１１８の表面に任意選択的に形成されてよい。本願の複数の目的に関し、「低ドープ材料」という用語は、高Ｐドープ下地層１１４または高Ｎドープ下地層１１８よりも低いドーパント濃度を持つ材料層を含むと定義されうる。ある実施形態において、ソース／ドレインリークバリア層１２２は、Ｐドープ下地層１１４および高Ｎドープ下地層１１８の表面にエピタキシャル成長されたアンドープシリコン含有層であってよい。別の実施形態では、ソース／ドレインリークバリア層１２２は、ソース／ドレインリークバリア層１２２の部分が上部に形成されているドーパントで僅かにドープされてよい。言い換えると、ソース／ドレインリークバリア層１２２は高Ｐドープ下地層１１４の上の部分でＰ型ドーパントを用いて僅かにドープされてよく、かつ／または、高Ｎドープ下地層１１８の上の部分でＮ型ドーパントを用いて僅かにドープされてよい。ある実施形態において、ソース／ドレインリークバリア層１２２の厚さＴは、約０．５と５．０ナノメートルの間であってよい。
【００１８】
図１２に示されるように、ソース／ドレインリークバリア層１２２の形成の後に、図１０に関して既に説明されたように、積層スタック１４６がその上部に形成されてよい。
【００１９】
図１３から図２２は、ナノワイヤトランジスタを形成する方法を示しており、図１３に示されるように、図１０および図１２の積層スタック１４６から始まっている。簡潔さ及び明確さの目的で、単一のナノワイヤトランジスタの形成が示される。さらに、エレメント１８０（以下「下地層１８０」）は、オプションのソース／ドレインリークバリア層１２２を有する高Ｐドープ下地層１１４／高Ｎドープ下地層１１８、または、オプションのソース／ドレインリークバリア層１２２を有さない高Ｐドープ下地層１１４／高Ｎドープ下地層１１８のいずれかを表す。
【００２０】
シリコンゲルマニウム／シリコン／シリコンゲルマニウム／シリコンの積層スタック１４６は、少なくとも１つのフィン構造１８２を形成すべく、従来のパターニング／エッチング技術を用いてパターニングされてよい。
【００２１】
例えば、積層スタック１４６（図１３参照）は、トレンチエッチング処理の間、例えばシャロートレンチ隔離（ＳＴＩ）処理の間などにエッチングされてよい。フィン構造１８２の形成において、トレンチ１８４は下地層１８０を貫通し、マイクロ電子基板１１０内まで形成されてよい。当業者に理解されるように、実質的に平行な複数のフィン構造１８２が概ね同時に形成される。複数のフィン構造１８２を電気的に分離すべく、図１４に示されるように、二酸化ケイ素などの誘電材料１８６がマイクロ電子基板１１０に近接してトレンチ１８４内に形成または堆積されてよい。
【００２２】
図１５に示されるように、複数のスペーサ１６０はフィン構造１８２上に、フィン構造１８２にまたがって形成されてよく、かつ、フィン構造１８２に対して実質的に垂直に配置されてよい。一実施形態において、複数のスペーサ１６０は、説明されるように、フィン構造１８２の複数の材料に対する後続の処理の間に選択的でありうる任意の材料を含んでよい。図１５にさらに示されるように、犠牲的ゲート電極材料１５２は複数のスペーサ１６０の中／間に形成されてよく、かつ、複数のスペーサ１６０の間に位置する複数のフィン構造１８２の複数の部分の周りに形成されてよい。一実施形態において、犠牲的ゲート電極材料１５２はフィン構造１８２の複数の部分の周りに形成されてよく、複数のスペーサ１６０は犠牲的ゲート電極材料１５２の両側に形成されてよい。犠牲的ゲート電極材料１５２は、説明されるように、ポリシリコンを含んでよい。図１６に示されるように、各フィン構造１８２の一部分（ゲート電極材料１５２および複数のスペーサ１６０の外部）は取り除かれて、下地層１８０を露出させてよい。各フィン構造１８２の複数の当該部分は、当該技術分野で知られる任意の処理で取り除かれてよい。この処理は、限定されるものではないが、ドライエッチング処理を含む。
【００２３】
図１７に示されるように、シリコンまたはシリコンゲルマニウムソース構造１２０と、シリコンまたはシリコンゲルマニウムドレイン構造１３０は、エピ成長技術などにより、フィン構造１８２の複数の反対面で、下地層１８０の表面に形成されてよく、かつ、複数のスペーサ１６０の間に配置された複数のフィン構造１８２の複数の部分に連結されてよい。一実施形態において、ソース構造１２０またはドレイン構造１３０は、特定用途に適したデバイスタイプに応じて、ＮＭＯＳデバイスのためのＮドープシリコンであってよく、或いは、ＰＭＯＳデバイスのためのＰドープシリコン／シリコンゲルマニウムであってよい。注入により、プラズマドープにより、ソリッドソースドープ（ｓｏｌｉｄ  ｓｏｕｒｃｅ  ｄｏｐｉｎｇ）により、または当該技術分野で知られる他の方法により、エピタキシャル処理においてドープが導入されてよい。
【００２４】
図１８に示されるように、中間層の誘電体層１７０は、ソース構造１２０、ドレイン構造１３０、犠牲的ゲート電極材料１５２およびスペーサ１６０の上を覆ってマイクロ電子基板１１０上に形成されてよい。中間層の誘電体層１７０は、化学機械研磨などによって平坦化され、犠牲的ゲート材料１５２を露出させてよい。図１９に示されるように、犠牲的ゲート電極材料１５２は次に、エッチング処理などによって、複数のスペーサ材料１６０の間から取り除かれてよい。図２０に示されるように、シリコン材料層１４２１、１４２２および１４２３（図１９参照）は、ソース構造１２０（図１７参照）とドレイン構造１３０の間で延びるシリコンゲルマニウムチャネルナノワイヤ／ナノリボン（エレメント１４０１、１４０２および１４０３として示され、かつ、本明細書では総称して「チャネルナノワイヤ１４０ｎ」と称されうる）を形成すべく、複数のシリコンゲルマニウム材料層１４４１、１４４２および１４４３（図１９参照）の間のフィン構造１８２（図１９参照）から選択的に取り除かれてよい。複数のチャネルナノワイヤ１４０ｎは、上下方向（例えばｚ方向）に、相互に間隔を空けて整列されてよい。一実施形態において、シリコン材料層１４２１、１４２２および１４２３は、シリコン材料層１４２１、１４２２および１４２３を選択的に取り除きつつシリコンゲルマニウム材料層１４４１、１４４２および１４４３をエッチングしないウェットエッチングを用いてエッチングされてよい。ウェットエッチングは、限定されるものではないが、水酸化アンモニウムおよび水酸化カリウムを含む水性の水酸化物の科学的構造（ａｑｕｅｏｕｓ  ｈｙｄｒｏｘｉｄｅ  ｃｈｅｍｉｓｔｒｉｅｓ）を含んでよい。
【００２５】
別の実施形態では、シリコンではなくシリコンゲルマニウムが取り除かれてよい。シリコンゲルマニウム材料層１４２ｎは、複数のシリコン材料層１４４ｎの間のフィン構造から選択的に取り除かれてよい。従って、図２０に示されるように、結果のチャネルナノワイヤ１４０ｎは、シリコンから形成されてよい。一実施形態において、シリコンゲルマニウムは、シリコンゲルマニウムを選択的に取り除きつつシリコンをエッチングしないウェットエッチングを用いて選択的にエッチングされてよい。ウェットエッチングは、限定されるものではないが、カルボン酸／硝酸／フッ化水素酸の水溶液と、クエン酸／硝酸／フッ化水素酸の水溶液を含む。本発明の幾つかの実施形態では、複数のシリコンチャネルナノワイヤを有する複数のトランジスタと、複数のシリコンゲルマニウムチャネルナノワイヤを有する複数のトランジスタとの両方を形成するのに同じシリコン／シリコンゲルマニウムスタックが用いられる。本発明の別の実施形態では、シリコン／シリコンゲルマニウムスタックの積層順序は、シリコンチャネルナノワイヤが形成されるか、シリコンゲルマニウムチャネルナノワイヤが形成されるかに依存して交互になってよい。
【００２６】
一実施形態において、シリコンおよびシリコンゲルマニウムチャネルナノワイヤ１４０ｎの両方は、例えばインバータ構造におけるＮＭＯＳ  ＳｉおよびＰＭＯＳ  ＳｉＧｅのように、同じウェハ上、同じダイ内、または同じ回路上に存在してよい。同じ回路内のＮＭＯＳ  ＳｉおよびＰＭＯＳ  ＳｉＧｅを有する一実施形態において、Ｓｉチャネル厚さ（ＳｉＧｅ中間層）およびＳｉＧｅチャネル厚さ（Ｓｉ中間層）は、回路性能および／または回路の最低動作電圧を向上させるべく相互的に選択されてよい。一実施形態において、同じ回路内における種々のデバイス上のナノワイヤの数は、回路性能および／または回路の最低動作電圧を向上させるべくエッチング処理を通じて変更されてよい。
【００２７】
図２１（図２０のライン２１−２１に沿った断面図）に示されるように、ゲート誘電体材料１９２が形成されて、複数のスペーサ１６０の間の複数のチャネルナノワイヤ１４０１、１４０２および１４０３を囲んでよい。一実施形態において、ゲート誘電体材料１９２は、Ｈｉｇｈ−ｋゲート電極材料を含んでよく、誘電率は約４より大きい値を有してよい。別の実施形態では、ゲート誘電体材料１９２は、ナノワイヤ構造１４０１、１４０２および１４０３の周りにコンフォーマル（ｃｏｎｆｏｒｍａｌｌｙ）に形成されてよい。
【００２８】
図２２に示されるように、ゲート電極材料１５４は次に、ゲート電極１５０を形成し、これによりナノワイヤトランジスタ１００を形成すべく、ナノワイヤ構造１４０１、１４０２および１４０３の周りに形成されてよい。ゲート電極材料は、限定されるものではないが、チタニウム、タングステン、タンタル、アルミニウムの純金属および合金を含み、タンタル窒化物およびチタニウム窒化物などの窒化物を含み、かつ、エルビウムおよびジスプロシウムなどの希土類、或いはプラチナなどの貴金属を含んだ合金も含む、任意の適切な導電性材料を含んでよい。ソース構造１２０およびドレイン構造１３０に対する複数のトレンチ接点を形成するなどの、示されていない処理が行われてよいことは理解される。一実施形態において、標準的なＣＭＯＳ処理は、本明細書の複数の実施形態に従ってＣＭＯＳデバイスを作成すべく、マイクロ電子基板１１０の表面にさらに実行されてよい。高Ｐドープ下地層１１４および高Ｎドープ下地層１１８（図２２参照）がそれぞれのゲート電極１５０とマイクロ電子基板１１０との間に少なくとも位置付けられるべきであることは当業者に理解されるだろう。当業者にさらに理解されるように、ソース／ドレインリークバリア層１２２は、用いられる場合には、マイクロ電子基板１１０と、それぞれのソース構造１２０および／またはドレイン構造１３０との間に位置付けられるべきである。
【００２９】
当業者に理解されるように、高Ｐドープ下地層１１４および／または高Ｎドープ下地層１１８は、複数のシリコン材料層１０２ｎおよび複数のシリコンゲルマニウム材料層１０４ｎが形成された後に、従来の逆行性の接合注入（ｒｅｔｒｏｇｒａｄｅ  ｊｕｎｃｔｉｏｎ  ｉｍｐｌａｎｔ）によって形成されうる。しかしながら、そのような方法は相当量のドーパントを複数のシリコン材料層１０２ｎおよび複数のシリコンゲルマニウム材料層１０４ｎに残し、従って、完全にアンドープなナノワイヤチャネルが形成され得ない。当業者に理解されるように、複数のナノワイヤチャネルにおけるドーパントの存在はキャリア移動度を低下させ得、ランダムドーパントフラクチュエーション（ｒａｎｄｏｍ  ｄｏｐａｎｔ  ｆｌｕｃｔｕａｔｉｏｎ）を増加させ得る。
【００３０】
図２３は、本明細書の実施形態に従ってナノワイヤトランジスタ構造を製造する処理２００のフローチャートである。ブロック２１０に示されるように、マイクロ電子基板が形成されてよい。ブロック２２０に示されるように、マイクロ電子基板の中または表面に高ドープ下地層が形成されてよい。ブロック２３０に示されるように、オプションのソース／ドレインリークバリア層が高ドープ下地層の表面に形成されてよい。ブロック２４０に示されるように、ナノワイヤトランジスタが、高ドープ下地層の表面に、かつ、存在する場合にはソース／ドレインリークバリア層に隣接して、形成されてよい。
【００３１】
図２４は、本明細書の一実施例に係るコンピューティングデバイス３００を図示する。コンピューティングデバイス３００は、ボード３０２を収容する。ボード３０２は、限定されるものではないが、プロセッサ３０４および少なくとも１つの通信チップ３０６を含む多数のコンポーネントを含み得る。プロセッサ３０４は、ボード３０２に物理的および電気的に結合される。また、いくつかの実施例において、少なくとも１つの通信チップ３０６は、ボード３０２に物理的および電気的に結合される。さらなる複数の実施例において、通信チップ３０６は、プロセッサ３０４の一部である。
【００３２】
複数の用途に応じて、コンピューティングデバイス３００は、ボード３０２に物理的および電気的に結合され得、または結合され得ない他の複数のコンポーネントを含み得る。これら他の複数のコンポーネントとしては、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタルシグナルプロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、出力増幅器、グローバルポジショニングシステム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）が挙げられるが、これらに限定されない。
【００３３】
通信チップ３０６によって、コンピューティングデバイス３００へのデータ転送およびコンピューティングデバイス３００からのデータ転送のための無線通信が可能となる。「無線」という用語およびその複数の派生語は、非固体の媒体を介する変調された電磁放射の使用によりデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャンネル等を説明するために用いられ得る。この用語は、関連するデバイスが有線を含まないことを意味するものではないが、幾つかの実施形態では、そうではないことがある。通信チップ３０６は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物を含むがこれらに限定されないいくつかの無線規格または無線プロトコルのいずれか、および３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして指定される任意の他の複数の無線プロトコルを実装してよい。コンピューティングデバイス３００は、複数の通信チップ３０６を含み得る。例えば、第１通信チップ３０６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の複数の無線通信専用であってもよく、第２通信チップ３０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等のより長距離の複数の無線通信専用であってもよい。
【００３４】
コンピューティングデバイス３００のプロセッサ３０４は、プロセッサ３０４内にパッケージ化された集積回路ダイを有する。本明細書のいくつかの実施例において、プロセッサの集積回路ダイは、本明細書の複数の実施例に従って設けられたナノワイヤトランジスタなどの、１または複数のデバイスを有する。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理してその電子データを複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。
【００３５】
通信チップ３０６もまた、通信チップ３０６内にパッケージ化された集積回路ダイを含む。本明細書の別の実施例に従うと、通信チップの集積回路ダイは、本明細書の複数の実施例に従って構築されたナノワイヤトランジスタなどの、１または複数のデバイスを含む。
【００３６】
さらなる複数の実施例においては、コンピューティングデバイス３００内に収容される別のコンポーネントは、本明細書の複数の実施例に従って構築されたナノワイヤトランジスタなどの、１または複数のデバイスを含む集積回路ダイを含んでよい。
【００３７】
様々な実施例においてコンピューティングデバイス３００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップ型コンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤまたはデジタルビデオレコーダであってよい。さらなる複数の実施例においてコンピューティングデバイス３００は、データを処理する任意の他の電子デバイスであってよい。
【００３８】
本明細書の発明主題は、必ずしも図１〜図２４において図示される特定の用途に限定されないことを理解されたい。発明主題は、当業者に理解されるように、他のマイクロ電子デバイスおよびアセンブリ用途、ならびに任意の適切なトランジスタ用途に適用され得る。
【００３９】
以下の複数の例は、更なる複数の実施形態に関する。
例１は、マイクロ電子基板と、マイクロ電子基板の表面に形成された少なくとも１つのナノワイヤトランジスタと、マイクロ電子基板と少なくとも１つのナノワイヤトランジスタとの間に形成された高ドープ下地層とを備えるマイクロ電子構造体である。
【００４０】
例２において、例１の発明主題は、任意選択的に、マイクロ電子基板に注入されたドーパント層を有する高ドープ下地層を含みうる。
【００４１】
例３において、例１の発明主題は、任意選択的に、マイクロ電子基板の表面に形成された高ドープ材料層を有する高ドープ下地層を含みうる。
【００４２】
例４において、例３の発明主題は、任意選択的に、高ドープエピタキシャルシリコン層を有する高ドープ材料層を含みうる。
【００４３】
例５において、例１から４のいずれかの発明主題は、任意選択的に、高Ｐドープ下地層を有する高ドープ下地層を含み、少なくとも１つのナノワイヤトランジスタは、少なくとも１つのＮＭＯＳナノワイヤトランジスタを有しうる。
【００４４】
例６において、例１から４のいずれかの発明主題は、任意選択的に、高Ｎドープ下地層を有する高ドープ下地層を含み、少なくとも１つのナノワイヤトランジスタは、少なくとも１つのＰＭＯＳナノワイヤトランジスタを有しうる。
【００４５】
例７において、例１から４のいずれかの発明主題は、任意選択的に、高Ｐドープ下地層部分であって、高Ｐドープ下地層部分の表面に形成された少なくとも１つのＮＭＯＳナノワイヤトランジスタを少なくとも１つのナノワイヤトランジスタが含む高Ｐドープ下地層部分を有する高ドープ下地層の一部分と、高Ｎドープ下地層部分であって、高Ｎドープ下地層部分の表面に形成された少なくとも１つのＰＭＯＳナノワイヤトランジスタを少なくとも１つのナノワイヤトランジスタが含む高Ｎドープ下地層部分を有する高ドープ下地層の一部分とを備えてよい。
【００４６】
例８において、例１から７のいずれか１つの発明主題は、任意選択的に、高ドープ下地層とナノワイヤトランジスタの間にソース／ドレインリークバリア層をさらに備えうる。
【００４７】
例９において、例８の発明主題は、任意選択的に、約０．５と５．０ナノメートルの間の厚さを有するソース／ドレインリークバリア層を含みうる。
【００４８】
例１０において、例８または９のいずれかの発明主題は、任意選択的に、アンドープ材料層を有するソース／ドレインリークバリア層を含みうる。
【００４９】
例１１において、例１０の発明主題は、任意選択的に、エピタキシャルシリコン層を含むアンドープ材料層を含みうる。
【００５０】
例１２において、例８または９の発明主題は、任意選択的に、低ドープ材料層を有するソース／ドレインリークバリア層を含みうる。
【００５１】
例１３において、マイクロ電子構造体を形成する方法は、マイクロ電子基板を形成する段階と、マイクロ電子基板の表面に少なくとも１つのナノワイヤトランジスタを形成する段階と、マイクロ電子基板と少なくとも１つのナノワイヤトランジスタの間に形成される、高ドープ下地層を形成する段階とを含む。
【００５２】
例１４において、例１３の発明主題は、任意選択的に、マイクロ電子基板にドーパントを注入する段階を有する、高ドープ下地層を形成する段階を含みうる。
【００５３】
例１５において、例１３の発明主題は、任意選択的に、マイクロ電子基板の表面に高ドープ材料層を形成する段階を有する、高ドープ下地層を形成する段階を含みうる。
【００５４】
例１６において、例１５の発明主題は、任意選択的に、高ドープエピタキシャルシリコン層を形成する段階を有する、高ドープ下地層を形成する段階を含みうる。
【００５５】
例１７において、例１３から１６のいずれかの発明主題は、任意選択的に、高Ｐドープ下地層を形成する段階を有する、高ドープ下地層を形成する段階を含んでよく、少なくとも１つのナノワイヤトランジスタを形成する段階は、少なくとも１つのＮＭＯＳナノワイヤトランジスタを形成する段階を有する。
【００５６】
例１８において、例１３から１６いずれかの発明主題は、任意選択的に、高Ｎドープ下地層を形成する段階を有する、高ドープ下地層を形成する段階を含んでよく、少なくとも１つのナノワイヤトランジスタを形成する段階は、少なくとも１つのＰＭＯＳナノワイヤトランジスタを形成する段階を有する。
【００５７】
例１９において、例１３から１６のいずれかの発明主題は、任意選択的に、高ドープ下地層の一部分であって、高ドープ下地層の一部分の表面に形成された少なくとも１つのＮＭＯＳナノワイヤトランジスタを少なくとも１つのナノワイヤトランジスタが含む高Ｐドープ下地層として高ドープ下地層の一部分を形成する段階と、高ドープ下地層の一部分であって、高ドープ下地層の一部分の表面に形成された少なくとも１つのＰＭＯＳナノワイヤトランジスタを少なくとも１つのナノワイヤトランジスタが含む高Ｎドープ下地層部分として高ドープ下地層の一部分を形成する段階と、を有する、高ドープ下地層を形成する段階を備えてよい。
【００５８】
例２０において、例１３から１６のいずれかの発明主題は、任意選択的に、高ドープ下地層を形成する段階を含んでよく、この段階は、マイクロ電子基板の一部分に第１マスクを形成する段階と、マイクロ電子基板の非マスク部分にＰ型またはＮ型ドーパントの一方をイオン注入する段階と、第１マスクを除去する段階と、マイクロ電子基板のイオン注入された部分に第２マスクを形成する段階と、マイクロ電子基板の非マスク部分にＰ型またはＮ型ドーパントの他方をイオン注入する段階と、第２マスクを除去する段階とを有する。
【００５９】
例２１において、例１３から１６のいずれかの発明主題は、任意選択的に、高ドープ下地層を形成する段階を含んでよく、この段階は、マイクロ電子基板の一部分に第１マスクを形成する段階と、マイクロ電子基板の非マスク部分の表面に、Ｐ型またはＮ型ドーパントの一方を有する材料層を形成する段階と、第１マスクを除去する段階と、材料層に第２マスクを形成する段階と、マイクロ電子基板の非マスク部分の表面に、Ｐ型またはＮ型ドーパントの他方を有する材料層を形成する段階と、第２マスクを除去する段階とを有する。
【００６０】
例２２において、例１３から２１のいずれかの発明主題は、任意選択的に、高ドープ下地層とナノワイヤトランジスタの間にソース／ドレインリークバリア層を形成する段階をさらに含んでよい。
【００６１】
例２３において、例２２の発明主題は、任意選択的に、約０．５と５．０ナノメートルの間の厚さを有するソース／ドレインリークバリア層を形成する段階を有する、ソース／ドレインリークバリア層を形成する段階を含んでよい。
【００６２】
例２４において、例２２から２３のいずれかの発明主題は、任意選択的に、アンドープ材料層を形成する段階を有する、ソース／ドレインリークバリア層を形成する段階を含んでよい。
【００６３】
例２５において、例２４の発明主題は、任意選択的に、エピタキシャルシリコン層を形成する段階を有する、アンドープ材料層を形成する段階を含んでよい。
【００６４】
例２６において、例２２から２３のいずれかの発明主題は、任意選択的に、低ドープ材料層を有するアンドープ材料層を含んでよい。
【００６５】
例２７において、コンピューティングデバイスは、少なくとも１つのコンポーネントを有する基板を備えてよく、少なくとも１つのコンポーネントは、マイクロ電子基板と、マイクロ電子基板の表面に形成された少なくとも１つのナノワイヤトランジスタと、マイクロ電子基板と少なくとも１つのナノワイヤトランジスタとの間に形成された高ドープ下地層とを含む少なくとも１つのマイクロ電子構造体を有する。
【００６６】
例２８において、例２７の発明主題は、任意選択的に、高ドープ下地層とナノワイヤトランジスタの間のソース／ドレインリークバリア層をさらに備えてよい。
【００６７】
例２９において、例２８の発明主題は、任意選択的に、アンドープ材料層を有するソース／ドレインリークバリア層を含んでよい。
【００６８】
例３０において、例２８の発明主題は、任意選択的に、低ドープ材料層を有するソース／ドレインリークバリア層を含んでよい。
【００６９】
このように本明細書の複数の実施形態を詳細に説明したが、添付の特許請求の範囲により規定される本明細書は、上記の説明に記載された特定の詳細により限定されるものではないことを理解されたい。それらの多くの明確な改変形態が、それらの趣旨および範囲を逸脱することなく可能であるからである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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