(57)【特許請求の範囲】
【請求項１】
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置であって、前記複数のメモリビットセルのうちの前記メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記装置は、
複数のセンサセル、各センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、センサレール電圧に基づいて出力を提供するように構成され、各センサセルは、前記少なくとも１つのビットセルレプリカの前記出力を備えるセンサインジケーションを提供するように構成される、と、
前記複数のセンサセルに動作可能に結合された、かつ前記メモリレール電圧および前記センサレール電圧を提供するように構成された電力管理回路と、
前記電力管理回路に、および前記複数のセンサセルに動作可能に結合されたコントローラ、前記コントローラは、
前記複数のセンサセルのうちの１つまたは複数の前記センサインジケーションと予期される値を比較することと、
前記センサインジケーションが前記予期される値と一致するとき、前記センサレール電圧および前記メモリレール電圧を減少させることと、
前記センサインジケーションが前記予期される値と一致しない、それはビットセルレプリカ機能停止を示す、とき、前記複数のセンサセルのうちの１つのセンサセルをバイパスすることと、
追加の機能停止のために前記複数のセンサセルの残りのセンサセルをモニタリングすることと
を行うように構成される、と
を備える、装置。
【請求項２】
前記コントローラは、少なくとも１つのセンサインジケーションが前記予期される値と一致しなくなるまで、前記メモリレール電圧および前記センサレール電圧を減少させるようにさらに構成される、
請求項１に記載の装置。
【請求項３】
前記コントローラは、前記複数のセンサセルの前記出力が前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させるようにさらに構成される、
請求項１に記載の装置。
【請求項４】
前記コントローラは、前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整するようにさらに構成される、
請求項１に記載の装置。
【請求項５】
前記センサインジケーションは、複数のビットセルレプリカの複数の出力の組合せを備え、前記センサインジケーションは、単一の出力にセンシティブである、
請求項１に記載の装置。
【請求項６】
前記出力は、前記少なくとも１つのビットセルレプリカのバイナリメモリ値を保持するアビリティを示す、
請求項１に記載の装置。
【請求項７】
前記予め定義されたデータ保持電圧は、前記少なくとも１つのビットセルレプリカが、前記メモリビットセルに比べてより高いメモリレール電圧で作動しないことになるように、前記第１のデータ保持電圧よりも高い、
請求項１に記載の装置。
【請求項８】
前記少なくとも１つのビットセルレプリカは、プロセスおよび温度のうちの少なくとも１つに対するデータ保持感度を有するようにさらに構成され、前記データ保持感度はさらに、前記メモリビットセルのものに類似する、
請求項１に記載の装置。
【請求項９】
前記メモリレールおよび前記センサレールは、前記コントローラによって制御される共通の電力供給回路を有する、
請求項１に記載の装置。
【請求項１０】
前記コントローラは、前記メモリレール電圧が名目供給電圧にあり、前記センサセルの前記出力および前記予期される値が一致しないとき、システム警告を送信するようにさらに構成される、
請求項１に記載の装置。
【請求項１１】
前記予期される値は、前記予め定義されたデータ保持電圧よりも大きいセンサレール電圧を受け取っているビットセルレプリカの出力の値を示す、
請求項１に記載の装置。
【請求項１２】
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための方法であって、前記複数のメモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記方法は、
前記複数のメモリビットセルにメモリレール電圧を、センサセルにセンサレール電圧を提供すること、前記センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、前記センサセルは、センサインジケーションを提供するように構成され、前記センサインジケーションは、前記少なくとも１つのビットセルレプリカの出力を示し、前記出力は、前記センサレール電圧に基づく、と、
前記センサセルからセンサインジケーションを受け取ることと、
前記センサインジケーションと予期される値を比較することと、
前記センサインジケーションが前記予期される値と一致するとき、前記センサレール電圧および前記メモリレール電圧を減少させることと、
前記センサインジケーションが前記予期される値と一致しない、それはビットセルレプリカ機能停止を示す、とき、前記センサセルをバイパスすることと、
追加の機能停止のために複数のセンサセルのうちの１つまたは複数の他のセンサセルをモニタリングすることと
を備える、方法。
【請求項１３】
少なくとも１つのセンサインジケーションが前記予期される値と一致しなくなるまで、前記メモリレール電圧および前記センサレール電圧を減少させることをさらに備える、
請求項１２に記載の方法。
【請求項１４】
前記センサインジケーションが前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させることをさらに備える、
請求項１２に記載の方法。
【請求項１５】
前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整することをさらに備える、
請求項１２に記載の方法。
【請求項１６】
各センサセル内の前記少なくとも１つのビットセルレプリカの複数の出力を連結することをさらに備え、前記センサインジケーションは、単一の出力にセンシティブであり、ここにおいて、前記少なくとも１つのビットセルレプリカは、２つ以上のビットセルレプリカを備える、
請求項１２に記載の方法。
【請求項１７】
前記出力は、前記少なくとも１つのビットセルレプリカのバイナリメモリ値を保持するアビリティを示す、
請求項１２に記載の方法。
【請求項１８】
前記予め定義されたデータ保持電圧は、前記少なくとも１つのビットセルレプリカが、前記複数のメモリビットセルに比べてより高いメモリレール電圧で作動しないことになるように、前記第１のデータ保持電圧よりも高い、
請求項１２に記載の方法。
【請求項１９】
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置であって、前記メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記装置は、
前記複数のメモリビットセルのうちの１つまたは複数のメモリビットセルのメモリ値を保持するアビリティを感知するための複数の手段、各感知するための手段は、センサレール電圧に基づいてインジケーションを提供するように構成される、と、
前記感知するための複数の手段に動作可能に結合された、かつ前記メモリレール電圧および前記センサレール電圧を提供するように構成された電力を管理するための手段と、
前記電力を管理するための手段に、および前記感知するための複数の手段に動作可能に結合された制御するための手段、前記制御するための手段は、
前記感知するための複数の手段のうちの１つまたは複数の前記インジケーションと予期される値を比較することと、
前記感知するための複数の手段の前記インジケーションのうちの１つが前記予期される値と一致しなくなるまで、電圧インクリメントで前記センサレール電圧および前記メモリレール電圧を減少させることと、
前記インジケーションが前記予期される値と一致しないとき、前記感知するための複数の手段のうちの少なくとも１つの感知するための手段をバイパスすることと、
残りの感知するための手段をモニタリングすることと  を行うように構成される、と
を備える、装置。
【請求項２０】
前記感知するための複数の手段は、複数のセンサセルを備え、各センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、前記センサレール電圧に基づいて出力を提供するように構成され、前記インジケーションは、前記少なくとも１つのビットセルレプリカの前記出力を備える、
請求項１９に記載の装置。
【請求項２１】
前記電力を管理するための手段は、電力管理回路を備え、前記制御するための手段は、少なくとも１つのコントローラを備える、
請求項１９に記載の装置。
【請求項２２】
前記制御するための手段は、前記感知するための複数の手段の前記インジケーションが前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させるようにさらに構成される、
請求項１９に記載の装置。
【請求項２３】
メモリレール電圧を最適化するための装置であって、
複数のセンサセル、各センサセルは、少なくとも１つのビットセルレプリカを備え、各ビットセルレプリカは、類似したメモリビットセルのデータ保持電圧よりも高い予め定義されたデータ保持電圧を有し、各センサセルは、前記少なくとも１つのビットセルレプリカの出力を備えるセンサインジケーションを提供するように構成され、前記出力は、センサレール電圧に基づく、と、
各センサセルに動作可能に接続された、かつ前記センサレール電圧を供給するように構成されたセンサレール電力管理回路と、
複数のメモリビットセルの各メモリビットセルに動作可能に接続された、かつ前記メモリレール電圧を供給するように構成されたメモリレール電力管理回路と、
前記センサレールおよびメモリレール電力管理回路に動作可能に接続された、かつ
予期される値と前記センサインジケーションの各々を比較することと、
１つのセンサインジケーションが前記予期される値と一致しない、それは少なくとも１つのビットセルレプリカが作動していないことを示す、まで、電圧インクリメントで前記メモリレール電圧およびセンサレール電圧を減少させることと、
１つまたは複数の作動しないセンサセルをバイパスすることと、
作動している前記センサセルをモニタリングすることと、
前記レール電圧が最大名目値（Ｖｄｄｎｏｍ）よりも小さい場合、および追加のセンサセルが作動しない場合、少なくとも１インクリメント分、前記メモリレール電圧およびセンサレール電圧を増加させることと
を行うように構成されたコントローラと
を備える、装置。
【請求項２４】
前記コントローラは、前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整するようにさらに構成される、
請求項２３に記載の装置。
【請求項２５】
前記センサインジケーションは、複数のビットセルレプリカの複数の出力の組合せを備え、前記センサインジケーションは、単一の出力にセンシティブである、
請求項２３に記載の装置。
【請求項２６】
前記少なくとも１つのビットセルレプリカは、プロセスおよび温度のうちの少なくとも１つに対するデータ保持感度を有するようにさらに構成され、前記データ保持感度はさらに、前記メモリビットセルのものに類似する、
請求項２３に記載の装置。
【請求項２７】
前記コントローラは、前記メモリレール電圧が名目供給電圧にあり、前記センサセルの前記出力および前記予期される値が一致しないとき、システム警告を送信するようにさらに構成される、
請求項２３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、集積回路に関し、より具体的には、メモリレール電圧の動的調整を通じた電力低減のためのシステムおよび方法に関する。
【背景技術】
【０００２】
[0002]モバイルバッテリ式（battery-powered）デバイスの増大する使用が、システムオンチップ（ＳｏＣ）のような大規模異種集積回路（ＩＣ）、および静的ランダムアクセスメモリ（ＳＲＡＭ）のようなＳｏＣに搭載されたメモリ記憶デバイスにおける電力消費を低減する重要性を増大させてきた。電力低減を達成するための技法の中に含まれるのは、プロセス、温度、および電圧降下を追跡することに基づいて、供給電圧を動的に調整することである。
【０００３】
[0003]しかしながら、単一のダイ上に何百万のトランジスタがある大規模ＩＣには、独立した電圧レベルを有しうるいくつかの供給ドメインが存在する。加えて、ＩＣは、各タイプのデバイスがそれ独自の性能および電力属性を有するある数の異種デバイス、例えば、異なるしきい値電圧（Ｖｔｈ）およびチャネル長を持つトランジスタを有しうる。ＩＣ全体に関して供給電力を動的に調整することはまた、（１）高速および高密度のような異なる技術ライブラリインプリメンテーション、（２）異なる構成の電圧レギュレータを用いる（例えば、スイッチング電源（ＳＭＰＳ：switching mode power supply）または低ドロップアウト（ＬＯＤ：low drop-out）レギュレータを使用する）異なる供給ドメイン、および（３）各々が異なる供給ドメインおよび独立した電力制御を有しうる様々なハードマクロ、の使用に起因して非常に困難でありうる。
【発明の概要】
【０００４】
[0004]本開示の一態様は、複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置を提供し、メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成される。装置は、複数のセンサセルをさらに備え得、各センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、センサレール電圧に基づいて出力を提供するように構成され、各センサセルは、少なくとも１つのビットセルレプリカの出力を備えるセンサインジケーションを提供するように構成される。装置は、複数のセンサセルに動作可能に結合された、かつメモリレール電圧およびセンサレール電圧を提供するように構成された電力管理回路をさらに備えうる。装置は、電力管理回路に、および複数のセンサセルに動作可能に結合されたコントローラをさらに備えうる。コントローラは、複数のセンサセルのうちの１つまたは複数のセンサインジケーションと予期される値を比較するように構成されうる。コントローラは、センサインジケーションが予期される値と一致するとき、センサレール電圧およびメモリレール電圧を減少させるようにさらに構成されうる。
【０００５】
[0005]本開示の別の態様は、複数のメモリビットセルに供給されたメモリレール電圧を最適化するための方法を提供し、メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成される。方法は、複数のメモリビットセルにメモリレール電圧を、およびセンサセルにセンサレール電圧を提供することを備え得、センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、センサセルは、センサインジケーションを提供するように構成され、センサインジケーションは、少なくとも１つのビットセルレプリカの出力を示し、出力は、センサレール電圧に基づく。方法は、センサセルからセンサインジケーションを受け取ることをさらに備えうる。方法は、複数のセンサセルのうちの１つまたは複数のセンサインジケーションと予期される値を比較することをさらに備えうる。方法は、センサインジケーションが予期される値と一致するとき、センサレール電圧およびメモリレール電圧を減少させることをさらに備えうる。
【０００６】
[0006]本開示の別の態様は、複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置を提供し、メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成される。装置は、１つまたは複数のメモリビットセルのメモリ値を保持するアビリティを感知するための複数の手段を含み得、各感知するための手段は、センサレール電圧に基づいてインジケーションを提供するように構成される。装置は、感知するための複数の手段に動作可能に結合された、かつメモリレール電圧およびセンサレール電圧を提供するように構成された電力を管理するための手段をさらに備えうる。装置は、電力を管理するための手段に、および感知するための複数の手段に動作可能に結合された制御するための手段をさらに備えうる。制御するための手段は、感知するための複数の手段のうちの１つまたは複数のインジケーションと予期される値を比較し、複数の感知手段の出力のうちの１つが予期される値と一致しなくなるまで、電圧インクリメントで（in voltage increments）センサレール電圧およびメモリレール電圧を減少させるように構成されうる。
【０００７】
[0007]本開示の別の態様は、メモリレール電圧を最適化するための装置を提供する。装置は、複数のセンサセルを備え得、各センサセルは、少なくとも１つのビットセルレプリカを備え得、各ビットセルレプリカは、類似したメモリビットセルのデータ保持電圧よりも高い予め定義されたデータ保持電圧を有し、各センサセルは、センサレール電圧に基づいてセンサインジケーションを提供するように構成される。装置は、各センサセルに動作可能に接続された、かつセンサレール電圧を供給するように構成されたセンサ電力管理回路をさらに備えうる。装置は、各メモリビットセルに接続されて動作可能な、かつメモリレール電圧を供給するように構成されたメモリ電力管理回路をさらに備えうる。装置は、センサレールおよびメモリレール電力管理回路に動作可能に接続されたコントローラをさらに備えうる。コントローラは、予期される値とセンサインジケーションのうちの各々を比較することと、１つのセンサインジケーションが予期される値と一致しない、それは少なくとも１つのビットセルレプリカが作動していないことを示す、まで、電圧インクリメントでメモリレール電圧およびセンサレール電圧を減少させることと、作動しないセンサセルをバイパスすることと、作動するビットセルをモニタリングすることと、追加のセンサセルが作動しない場合、少なくとも１インクリメント分、メモリレール電圧およびセンサレール電圧を増加させることと、を行うように構成されうる。
【０００８】
[0008]本発明の他の特徴および利点は、例として、本発明の態様を例示する、以下の説明から明らかになるはずである。
【図面の簡単な説明】
【０００９】
[0009]本発明の詳細は、その構造および動作の両方に関して、添付の図面の検討によって部分的に突き止められ得、ここにおいて、同様の参照番号は同様の部分を指す：
【図１】本開示にしたがった、複数のセンサセルを備える集積回路の機能的ブロック図である。
【図２】本開示にしたがった、実例的なメモリビットセルを描写する回路図である。
【図３】本開示にしたがった、ビットセルレプリカの回路図を描写する。
【図４】本開示にしたがった、複数のセンサセルを備える集積回路の機能的ブロック図である。
【図５】本開示にしたがった、実例的なセンサセルの機能的ブロック図である。
【図６】本開示にしたがった、図５のセンサセルの別の実施形態の機能的ブロック図である。
【図７】本開示にしたがった、集積回路の別の実施形態の機能的ブロック図である。
【図８】本開示にしたがった、集積回路の別の実施形態の機能的ブロック図である。
【図９】本開示にしたがった、集積回路の別の実施形態の機能的ブロック図である。
【図１０】本開示にしたがった、漏れ電力損失（leakage power dissipation）を最小限にするためにメモリレール電圧を動的に調整する方法を描写するフローチャートである。
【詳細な説明】
【００１０】
[0020]以下で述べられる詳細な説明は、添付の図面に関係して、様々な構成の説明として意図されており、本明細書で説明されている概念が実施されうる唯一の構成（the only configurations）を表すように意図されていない。詳細な説明は、様々な概念の完全な理解を提供する目的で指定の詳細を含む。しかしながら、これらの概念がこれらの指定の詳細なく実施されうることは、当業者には明らかであろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるために簡略化された形式で図示されている。
【００１１】
[0021]ＳＲＡＭは、メモリセル、または「ビットセル」を作るための何百万ものそのようなトランジスタを備えうる。各ビットセルは、ＳＲＡＭのデータ保持特性を使用して、データの単一ビット（例えば、１または０）の記憶を表すことができる。しかしながら、ＳＲＡＭは、メモリが電力供給されたままでない場合にデータが失われうる点で、幾分か揮発性のままである。したがって、そのようなメモリセルは、変動する電力需要を有しうる。例えば、メモリを備える所与のビットセルまたは複数のビットセルは各々、特有の最小データ保持電圧（ＤＲＶ）を有しうる。ＤＲＶは、そのビットセルに対する供給電圧（Ｖｄｄ）、またはメモリレール（以下、「Ｍｘレール」）電圧が、所与のビットセルのメモリ値が損なわれないままである（remains intact）ことを保証するために上回ったままでなければならない電圧レベルである。ＤＲＶはビットセルの構造に依存し、ファクタの中でも特に（among other factor）、周囲の温度およびプロセスバリエーションによってさらに変動しうる。限定されない例として、本明細書で説明されるようなプロセスバリエーションは、ランダムドーパント揺らぎ（random dopant fluctuations）、トランジスタ長バリエーション、ダイツーダイバリエーション、および類似した考慮事項を含みうる。Ｍｘレール電圧がＤＲＶを下回るように落ちる（fall）とき、メモリの１つまたは複数のビットセルは作動しないことになり、記憶されたデータを潜在的に破損する。
【００１２】
[0022]個別のビットセルは、ＤＲＶが著しく変動しうる。したがって、ビットセルメモリ値のインテグリティを維持するために、Ｍｘレール電圧は、最も高い個別のビットセルＤＲＶを上回ったままでありうる。このことは、Ｍｘレール電圧が、ある特定の動作条件下で最大ＤＲＶよりも高く設定される場合、増大した漏れ電力損失に繋がりうる。したがって、ＩＣ上の、またはＳＲＡＭによる電力消費および漏れ電力損失を最小限にするために、最大ＤＲＶを上回ったままでありながらの最小電圧における動作が望ましい。
【００１３】
[0023]図１は、本開示にしたがった、複数のセンサセルを備える集積回路（ＩＣ）の機能的ブロック図である。図示されているように、ＩＣ１００は、ＩＣ１００と一体化した大規模ブロックとして描写されている、プロセッサ（ＣＰＵ）モジュール１１０、グラフィック処理モジュール（グラフィックモジュール）１１５、およびモデムモジュール１２０を備える。ＩＣ１００の他の必要な機能は、様々な実施形態による要求に応じて、ＩＣ１００の残りの「コア」エリア１０６全体を通じて散布されうる。コンポーネントの中でも特に、ＣＰＵ１１０、グラフィックモジュール１１５、モデムモジュール１２０、コアエリア１０６の各々は、ＳＲＡＭ１４０、または他のタイプのメモリを備えうる。ＳＲＡＭ１４０は、ＳＲＡＭ１４０がＩＣ１００全体を通じて、および複数の異なるコンポーネント内に位置付けられうることを示す点線で図示されている。
【００１４】
[0024]ＩＣ１００はまた、１つまたは複数のコントローラモジュール（コントローラ）１３０を備えうる。コントローラモジュールは、ＩＣ１００の様々な位置の至る所に分配された複数のセンサセル１５０に動作可能に接続されうる。１つのセンサセル１５０だけが、図の読みやすさを向上させるために図１でラベル付けされている。センサセル１５０は、ＩＣ１００全体を通じて、ＳＲＡＭ１４０内に、およびＳＲＡＭ１４０なしで、位置付けられうる。図１は、ある実施形態における２４個のセンサセル１５０を例示しているけれども、ＩＣ１００は、数百または数千のセンサセル１５０を含むことができる。センサセル１５０は、（図示されているように）直列で、または（図７、図８、および図９に関係して以下で説明される）並列で、動作可能に接続され、１つまたは複数のコントローラ１３０によって制御されうる。
【００１５】
[0025]ある実施形態では、センサセル１５０は、図示されているようなジグザグのパターンで、または所与の実施形態による要求に応じた他のパターンで、接続されうる。加えて、所与のＳＲＡＭモジュール１４０のためのセンサセル１５０は、ＳＲＡＭモジュール１４０が電源を切られ（powered down）、それらのセンサセル１５０がブロックとしてバイパスされうるように、近接（または大部分で近接）しうる。例えば、ＣＰＵ１１０におけるセンサセル１５０は、グラフィックモジュール１１５におけるセンサセル１５０のチェーンの出力を直接コントローラ１３０に結合することによってバイパスされうる。センサセル１５０における回路、または他の回路は、ブロックのバイパスを実行することができる。個別のセンサセル１５０もまた、バイパスされうる。
【００１６】
[0026]少なくとも１つの実施形態では、センサセル１５０は、（以下の図７、図９を参照）ＳＲＡＭモジュール１４０が電源を切られるときに電力を提供し続ける独立した電源を有しうる。
【００１７】
[0027]センサセル１５０は、ＩＣ１００のある特定のエリア内のすべてのメモリ（ＳＲＡＭおよび非ＳＲＡＭ）にセンサセル１５０の能力を提供する形で、ＩＣ１００上で分配されうる。センサセル１５０は、熱の「ホットスポット」を有すると知られるエリアにおいて、または所与のＩＣ１００設計によって要求されるところはどこにおいても、メモリ（例えば、ＳＲＡＭ１４０）の近くに、またはメモリ（例えば、ＳＲＡＭ１４０）内に配置されうる。ある実施形態では、すべてのＳＲＡＭ１４０モジュールが、同じ数または濃度（concentration）のセンサセル１５０を有するわけではない。したがって、センサセル１５０は、ＩＣ１００内の位置、機能的能力、または他の望まれる態様に基づいて分配されうる。
【００１８】
[0028]図２は、ある実施形態にしたがった、実例的なメモリビットセルを描写する回路図である。ＳＲＡＭ１４０は、ＳＲＡＭモジュール１４０においてメモリを記憶または保持するために数千または数百万のメモリビットセル２００を備えうる。各メモリビットセル２００は、バイナリメモリ値（１または０）を保持するように構成された、複数のトランジスタ（例えば、トランジスタ、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））を備える、双安定ラッチ回路を備える。ある実施形態では、メモリビットセル２００は、２つのアクセストランジスタ２０４、２０６を持つバックツーバックインバータ２０２を備える。セルが使用（例えば、読み出し／書き込み動作）中でないとき、バックツーバックインバータ２０２内でラッチされて、２つのアクセストランジスタ２０４、２０６は閉じられ、データ値は安定状態に保たれる。実例的な６Ｔ（トランジスタ）ビットセルが図示されているけれども、あらゆるビットセルが、必要に応じてインプリメントされうる。
【００１９】
[0029]ＳＲＡＭ１４０、およびその構成要素であるメモリビットセル２００の各々は、バイナリメモリ値を保持するために電気的に電力供給される。メモリビットセル２００は、以下で説明される、電力レールまたはバスを介して供給電圧（Ｖｄｄ）を提供される。十分な供給電圧（Ｖｄｄ）なしでは、メモリビットセル２００は揮発性であり、記憶されたメモリ値を失いうる。メモリ値を保持するためにメモリビットセル２００によって要求される最小供給電圧（Ｖｄｄ）は概して、「メモリ保持電圧」において見られるような、Ｖｍｘｒｅｔとして本明細書で称されうる。例えば、ＶｄｄがＶｍｘｒｅｔに留まる、またはＶｍｘｒｅｔを上回ったままである限り、メモリビットセル２００は、それらのメモリ値を保持しうる。
【００２０】
[0030]各メモリビットセル２００は、特有のＤＲＶを有しうる。ＤＲＶは、メモリ値を保持するために個別のメモリビットセル２００によって要求される最小電圧（Ｖｄｄ）を説明する。いくつかの実施形態では、ＤＲＶは、Ｖｍｘｒｅｔに等しくありうる。ＳＲＡＭ１４０内の様々なメモリビットセル２００のＤＲＶは、メモリビットセル２００ごとに特徴的に変動し得、それにより、ＳＲＡＭ１４０のＤＲＶは、ＳＲＡＭ１４０メモリにおけるメモリビットセル２００のすべてにわたって一定でないことがある。ＤＲＶおよびデータ保持感度はさらに、温度またはプロセスバリエーションによって変動しうるか、または温度またはプロセスバリエーションに基づきうる。したがって、いくつかのメモリビットセル２００は、異なる温度で、異なる時間に、様々なプロセス中に、および異なるＶｄｄレベルで、作動し得ない。ＳＲＡＭ１４０内に記憶されたメモリのすべてのインテグリティを保証するために、Ｖｄｄ電圧は、名目上、ＳＲＡＭ１４０内のメモリビットセル２００の最も高いＤＲＶを上回ったままであるべきである。
【００２１】
[0031]読み出し／書き込み動作がＳＲＡＭ１４０内で生じていようといなかろうと、Ｖｄｄは、ＩＣ１００内のＳＲＡＭ１４０モジュールの各々に継続的に提供される。したがって、ＳＲＡＭ１４０は、データ保持状態でさえ一定に電力供給されたままである。メモリ専用のＩＣ１００エリアの割合が増加すると、オンチップＳＲＡＭ（例えば、ＳＲＡＭ１４０）は、ＩＣ１００における総トランジスタカウントの５０〜９０パーセントもの量を包含しうる。したがって、トランジスタは漏れ電力損失の主な原因である。したがって、ＳＲＡＭ１４０の一定電力要件は、ＩＣ１００の全電力消費および漏れ電力損失を増大させる傾向にある。ＩＣ１００の漏れ電力損失を最小限にするために、Ｖｄｄは最小に保たれるべきである。しかしながら、ＤＲＶがＳＲＡＭ１４０にわたって変動しうるので、メモリが作動しないまでＶｄｄ供給電圧を単に低下させることは、記憶されたデータのロスまたは破損に帰着うる不完全な解決策を提供する。したがって、センサセル１５０は、欠くことのできない（critical）メモリを犠牲にすることなく、最小Ｖｄｄ供給のインジケーションを提供することができる。
【００２２】
[0032]いくつかの実施形態では、メモリビットセル２００は、ワード線（ＷＬ）２０８をさらに含みうる。ＷＬ２０８は、セルへのアクセスを提供し得、２つのアクセストランジスタ２０４、２０６を制御し、２つのアクセストランジスタ２０４、２０６が次に、メモリビットセル２００が１つまたは複数のビット線（ＢＬ）、ＢＬ２１０ａおよびＢＬ’２１０ｂ（集合的にＢＬ２１０）、に接続されるべきかどうかを制御する。ＢＬ２１０は、読み出しおよび書き込み動作の両方のために、バックツーバックインバータ２０２に、およびバックツーバックインバータ２０２からデータを転送するために使用される。
【００２３】
[0033]図３は、本開示にしたがった、ビットセルレプリカの回路図を描写する。メモリビットセル２００に類似した構造を有するビットセルレプリカ３００が描写される。各センサセル１５０は、１つまたは複数のビットセルレプリカ３００を備えうる。ビットセルレプリカ３００は、異なる電気特性を持つトランジスタおよび他のコンポーネントを組み込んで、メモリビットセル２００に類似した形でバイナリ値を記憶するように構成される。例えば、ビットセルレプリカ３００は、図３の要所（key）で図示されているように、異なるしきい値電圧を有するトランジスタ（例えば、ＭＯＳＦＥＴ）を備えうる。
【００２４】
[0034]図示されているように、ビットセルレプリカ３００は、２つのアクセストランジスタ２０４、２０６（図２）に類似した、２つのアクセストランジスタ３０４ａ、３０６ａを含みうる。２つのアクセストランジスタ３０４ａ、３０６ａは、図２のＷＬ２０８およびＢＬ３１０と同様に、ＷＬ３０８へのアクセスを提供し、読み出し／書き込み動作がＢＬ３１０ａ、およびＢＬ’３１０ｂを介して生じることをさらに可能にしうる。
【００２５】
[0035]ビットセルレプリカ３００は、低いしきい値電圧（低いＶｔｈ）を有する２つのトランジスタ３０４ｂ、３０４ｃ、および高いしきい値電圧（高いＶｔｈ）を有する２つのトランジスタ３０６ｂ、３０６ｃを備える、フリップフラップ回路３０２をさらに備えうる。ある特定の実施形態では、このことは、メモリビットセル２００のそれよりも高く、かつ設計要件を前提として選択されうる特有のＤＲＶをビットセルレプリカ３００に提供する。上記と同様に、実例的な６Ｔビットセルが描写されている；しかしながら、ビットセルレプリカ３００が本明細書で説明されているようなメモリビットセル２００の特性を十分に複製するように、あらゆるビットセル設計が用いられうる。
【００２６】
[0036]ある実施形態では、メモリビットセル２００の漏れしきい値下電流（leakage sub-threshold currents）が、上昇した温度でより高くなり得、増大した電力損失および低下した効率に繋がる。したがって、例えば、「０」状態を記憶するときに高い漏れ電流を有するトランジスタ（例えば、トランジスタ３０６）を選択することによって、そのようなビットセルレプリカ３００は、同じ電圧（Ｖｄｄ）レベルにおいて、対応するメモリビットセル２００に比べてより作動しなくなりがちでありうる。したがって、供給電圧（Ｖｄｄ）がそのＤＲＶを下回るようにさらに低減されるときにビットセルレプリカ３００は作動しないことになり、そのときメモリビットセル２００は作動する。
【００２７】
[0037]したがって、ビットセルレプリカ３００は、メモリビットセル２００のＤＲＶよりも名目上高いＶｄｄでメモリ値を保持でき得ない（fail to retain）。したがって、複数のビットセルレプリカ３００を備えるセンサセル１５０は、Ｖｄｄがメモリビットセル２００のＤＲＶまたは最小Ｖｍｘｒｅｔに近づいているレベルにあるというインジケーションをコントローラ１３０に提供しうる。
【００２８】
[0038]ある実施形態では、ビットセルレプリカ３００のＤＲＶは、メモリビットセル２００のＤＲＶを上回るＶｄｄを維持しながら漏れ電力損失を最小限にする、ＳＲＡＭ１４０へのＶｄｄ供給の正確な調整を可能にするように選択されうる。ある特定の実施形態では、Ｖｄｄ調整は、ダイごとのベースで行われうる。また他の実施形態では、動的なレール電圧調整は、様々なプロセスおよび温度基準に関するＶｄｄレベルの選択を許容するデータベースを作るために要求される広域分析（extensive analysis）および手動のＤＲＶ選択を行うために要求される実験をさらに除外しうる。
【００２９】
[0039]図４は、本開示にしたがった、複数のセンサセルを備える集積回路の機能的ブロック図である。図示されているように、ＩＣ４００は、ある実施形態にしたがった、ＩＣ１００に類似した集積回路の別の実施形態を描写する。ＩＣ４００は、ＩＣ１００に類似した複数のセンサセル１５０を備える。ある実施形態では、ＩＣ４００は、電力管理集積回路（ＰＭＩＣ）４００をさらに備えうる。ＰＭＩＣ４００は、メモリレール（Ｍｘレール）４０２に対するＶｄｄ供給を含む、ＩＣ４００の様々な機能に電力および電力制御を提供することができる。Ｖｄｄはまた、「Ｍｘレール電圧」とも本明細書では称されうる。Ｍｘレール電圧は、「グローバル」電力供給を備え得、それは、ＭｘレールがＩＣ４００内のセンサセル１５０のすべてに電力を提供することができることを意味する。ＰＭＩＣ４００は、少なくともＳＲＡＭ１４０およびセンサセル１５０ａ−１５０ｎにＭｘレール４０２を介して電力（電圧）を提供することができる。センサセル１５０ａ−１５０ｎは、上記と同様に、センサセル１５０と本明細書では集合的に称されうる。
【００３０】
[0040]ＩＣ４００は、ＰＭＩＣ４００に動作可能に接続された、かつセンサセル１５０およびＳＲＡＭ１４０に提供されたＭｘレール４０２電圧を調整するように構成されたコントローラ４１０をさらに備えうる。コントローラ４１０は、コントローラ１３０（図１）に類似しうる。コントローラ４１０は、センサセル１５０から入力を受け取り、ＩＣ４００の様々な機能のために、制御信号を提供するか、またはＰＭＩＣ４００の電力調整をコマンドする（command）ようにさらに構成されうる。
【００３１】
[0041]ある実施形態では、ＰＭＩＣ４００は、「オンダイ（on-die）」または「オフダイ（off-die）」電力ソースでありうる。図４は、ＰＭＩＣ４００をオンダイ電力ソースとして描写しているけれども、ある特定のＩＣ設計では、ＰＭＩＣ４００によって提供される電力は、外部電力ソースによって提供されうる。
【００３２】
[0042]図５は、本開示にしたがった、実例的なセンサセル（例えば、センサセル１５０）の機能的ブロック図である。図示されているように、センサセル１５０は、各々が異なる特性（例えば、異なるＤＲＶ）を有する複数のビットセルレプリカ３００ａ−３００ｎを備えうる。図５で図示されているビットセルレプリカ３００ａ−３００ｎは、図３に関係して説明されたものと類似しており、「ビットセルレプリカ３００」と本明細書では集合的に称されうる。上で説明されたように、ビットセルレプリカ３００は、ＳＲＡＭ１４０内のメモリビットセル２００に構造的に類似しており、ビット値を保持するように類似して構成されうる。ビットセルレプリカ３００は、ある特定の環境またはプロセス条件下で、メモリビットセル２００のものよりもわずかに高いＤＲＶを有するようにさらに構成されうる。ビットセルレプリカ３００は、出力５０２を提供するように構成される。出力５０２は、メモリビットセル２００の記憶されたメモリ値に対応するバイナリ値を備える。出力５０２はその後、コントローラ４１０の論理回路内で固定である予期される値５０４ａと比較されうる。予期される値５０４ａは、首尾よく保持されたメモリ値を有するビットセルレプリカ３００の値を示しうる。
【００３３】
[0043]例えば、ＰＭＩＣ４００が、Ｍｘレール４０２を介してビットセルレプリカ３００ａのＤＲＶを上回るＶｄｄを供給するとき、予期される値５０４ａおよび出力５０２ａは、ビットセルレプリカ３００ａがメモリ（例えば、メモリ値）を保持するのに十分な電力を有するので、一致するはずである。つまり、一致する値（出力５０２ａおよび予期される値５０４ａ）は、ビットセルレプリカ３００ａが適切に機能しており、メモリを保持することができることを示しうる。そのような一致は、コントローラ４１０がＭｘレール４０２上でＶｄｄを低減することを可能にし得、ＩＣ１００の漏れ電力損失を減少させる。ビットセルレプリカ３００の設計特性に起因して、低減されたＭｘレール４０２でさえ、メモリビットセル２００のＤＲＶを上回ったままでありうる。したがって、電力（Ｖｄｄ供給）は、ＳＲＡＭ１４０のインテグリティを維持しながらも低減されうる。
【００３４】
[0044]別の実施形態では、Ｍｘレール４０２上のＶｄｄが低減されるにつれて、ビットセルレプリカ３００ｎ出力５０２ｎが予期される値５０４ｎと一致しない場合、このことは、ビットセルレプリカ３００ｎのためのＤＲＶが到達されてしまい、さらなる低減がＳＲＡＭ１４０にとって弊害をもたらしうることを示しうる。ビットセルレプリカ３００の各々は、それらが実際のＳＲＡＭメモリビットセル２００の前に低電力に起因して作動しないことになるように設計されうる。
【００３５】
[0045]ある実施形態では、比較は、センサインジケーション５０６を提供するように合計され（sum）うる。総和（summation）は、図１におけるデイジーチェーン接続された（daisy-chained）センサセル１５０によって図示されたようにシリアルでありうる。センサインジケーション５０６をもたらす、ビットセルレプリカ３００の出力５０２、比較、および総和は、並列で、またはバスインターフェースを介してコントローラ４１０にさらに提供されうる。ある実施形態では、センサインジケーション５０６は、破線で図示されているように、コントローラ４１０内で抽出されうる。別の実施形態では、センサインジケーション５０６はまた、センサセル１５０によってコントローラ４１０に提供されうる。
【００３６】
[0046]本明細書で説明されているように、センサセル１５０は、ＳＲＡＭ１４０内に成功裏にメモリ保持を依然として維持しながら最小Ｍｘレール４０２電圧（Ｖｄｄ）を感知するためにインプリメントされうる。しかしながら、センサセル１５０はまた、ＳＲＡＭモジュール１４０内でアクティブ状態中に（例えば、読み出し／書き込み動作中に）インプリメントされ、ある特定のコア電力低減（ＣＰＲ）システムおよび方法と組み合わせられうる。センサセル１５０は、搭載メモリのインテグリティを維持しながら漏れ電力損失を低減する能力を提供する。
【００３７】
[0047]図６は、本開示にしたがった、図５のセンサセルの別の実施形態の機能的ブロック図である。図示されている実施形態では、センサセル１５０は、前述同様、他のビットセルレプリカ３００と並列で動作可能に接続された、複数のビットセルレプリカ３００（３００ａ−３００ｔ）を備える。図示されている実施形態では、センサセル１５０は、センサセル（ＭｘＳＣ）レール６０２によって電力供給される。ＭｘＳＣレール６０２は、Ｍｘレール４０２とは別個であり得、ＰＭＩＣ４００（図４）または他の電源によって別個で電力供給されうる。
【００３８】
[0048]図６で図示されているように、ビットセルレプリカ３００の各々は、センサセル出力接続論理回路（ＳＣＯＣＬ）６０４に出力５０２を提供しうる。センサセル１５０出力５０２は、（例えば、シリアルまたはバスインターフェースを通じて）ＳＣＯＣＬ６０４で符号化されうる、および／または組み合わせられうる。ある実施形態では、ＳＣＯＣＬ６０４はオプションであり得、したがって出力６０４は、比較論理回路６０６に直接パスされうる。これまでに留意されたように、出力５０２（例えば、出力５０２ａ−５０２ｑ）は、比較論理回路６０６内で、固定の、または予期される値（例えば、図５の予期される値５０４ａ−５０４ｎ）と、並列でまたはシリアルで、組み合わせられうる、および比較されうる。予期される値５０４とは異なる、または同じ出力を示す比較の結果は、ある特定の制御論理回路６０８に提供されうる。制御論理回路６０８は、ＭｘＳＣレール６０２電圧に対する適切な調整を決定するためのコントローラ４１０（図２）またはコントローラ１３０（図１）に存在する論理回路でありうる。ある実施形態では、ＳＣＯＣＬ６０４、比較論理回路６０６、および制御論理回路６０８は、コントローラ４１０（図４）またはコントローラ１３０（図１）内でプログラミングされうる、または存在しうる。
【００３９】
[0049]複数のセンサセル１５０は、ＳＲＡＭ１４０内で連結されうる。したがって、ＳＣＯＣＬ６０４は、他のセンサセル１５０出力６１０からの入力を受け入れるようにさらに構成されうる。同様に、比較論理回路６０６は、他のセンサセル１５０からのＳＣＯＣＬ出力６１２を受け入れるように構成され得、制御論理回路６０８は、他のセンサセル１５０からの他の比較出力６１４からの入力を受け入れるように構成されうる。ＳＣＯＣＬ６０６、比較論理回路６０６、および制御論理回路６０８は、図５のセンサインジケーション５０６に実質的に類似しうる。
【００４０】
[0050]図７は、本開示にしたがった、集積回路の別の実施形態の機能的ブロック図である。図示されているように、ＩＣ７００は、Ｍｘ電圧生成器７１０を備える。Ｍｘ電圧生成器７１０は、本明細書で開示されているように、Ｍｘレール４０２に、そして次に複数のＳＲＡＭモジュール１４０ａ−１４０ｂに、電圧（Ｖｄｄ）を供給するように構成される。Ｍｘ電圧生成器７１０は、図４のＰＭＩＣ４００と類似した機能を実行することができる。
【００４１】
[0051]ＩＣ７００は、複数の生成感知比較（ＧＳＣ）ブロック７０２ａ−７０２ｎをさらに備え、それらは、ＧＳＣブロック７０２と本明細書では集合的に称される。図示されているように、２つのＧＳＣブロック７０２は、Ｍｘレール４０２において点線によって離されるように図示されており、それは、あらゆる数のＧＳＣブロック７００がセンサセル１５０インジケーションを組み合わせるために連結されうることを示している。ＧＳＣブロック７０２ａは、ＭｘＳＣ電圧生成器７０５ａを備える。ＭｘＳＣ電圧生成器７０５ａは、図６で図示されたように、ＭｘＳＣ電圧レール６０２ａ−６０２ｄにＭｘＳＣ電圧（Ｖｄｄ）を提供するように構成される。ＭｘＳＣレール６０２ａ−６０２ｄは、図６のＭｘＳＣレール６０２に相似し、ＳＲＡＭモジュール１４０のメモリ状態から電圧供給選択プロセスをさらに分離するＭｘレール４０２とは別個である。例えば、Ｍｘレール４０２に印加される電圧の選択は、ＩＣ７００のアクティブな（読み出し／書き込み）メモリ状態またはメモリ保持状態から独立して実行されうる。上記と同様に、ＧＳＣブロック７０２ａは、図６で説明された論理回路およびセンサセル１５０の複数の事例を組み合わせることができ、各々は、ＭｘＳＣレール６０２ａ−６０２ｄへのそれ独自の接続を持つ。
【００４２】
[0052]比較論理回路６０６ａ−６０６ｄは、制御論理回路６０８へのセンサインジケーション５０６（この図には図示せず）を備えうる。いくつかの実施形態では、制御論理回路６０８は、コントローラ１３０に、またはコントローラ４１０に含まれうる。各センサセル１５０（例えば、センサインジケーション５０６）の「パス」または「フェイル（fail）」出力は、次の近隣センサセル１５０ｄ出力と比較され、コントローラ４１０内の制御論理回路６０８までデイジーチェーンの方式で伝搬されうる。制御論理回路６０８は、Ｍｘレール４０２電圧、またはＶｄｄ供給に対して望まれる調整を決定する、接続されたセンサセル１５０のすべてからの比較データのすべてを受け取ることができる。コントローラ４１０はその後、Ｍｘ制御接続７１２を介してＭｘＳＣ電圧生成器７０５ａにコマンドしうる。Ｍｘ制御接続７１２は、コマンドを、比較にしたがって、指定の電圧にそれらのそれぞれのＭｘＳＣレール６０２を調整するために、制御論理回路６０８（例えば、コントローラ４１０）から電圧生成器７０５のすべてに搬送することができる。さらに、コントローラ４１０は、より低い電圧（例えば、ＭｘＲＥＴ電圧）にＭｘレール電圧Ｖｄｄを低減するために、Ｍｘ電圧生成器７１０にコマンドを提供することができ、これにより、メモリ保持中に漏れ電圧損失を減少させる。ある特定の実施形態では、Ｍｘレール電圧およびＭｘＳＣレール電圧は等しくなる。
【００４３】
[0053]ある実施形態では、複数のＭｘＳＣレール６０２ａ−６０２ｋは、Ｍｘレール４０２の電圧調整のレートを上昇させるために並列で比較され得るけれども、このことは、センサセル１５０および関連付けられた論理回路専用の増大したエリアを犠牲に行われうる。このことはさらに、ＳＲＡＭモジュール１４０または他の要求された機能に利用可能なＩＣ７００上の物理的エリアの量を減少させうる。ＩＣ７００のセンサセル１５０は、図示されているように、複数または「ｋ」の数の電圧を同時に評価するために使用されうる。
【００４４】
[0054]ＩＣ７００は、独立したＭｘＳＣ電圧生成器７０５、ＳＣＯＣＬ６０４、および比較論理回路６０６を描写しているけれども、ある実施形態では、そのような論理ブロックは、要求に応じて共有または時分割されうる。したがって、複数のブロックは、センサセル１５０の各々またはコントローラ４１０に関連付けられた論理回路の見本（representative）を図示している。
【００４５】
[0055]図８は、ＩＣ８００の機能的ブロック図を描写している。図示されているように、ＩＣ８００は、前述同様、Ｍｘ電圧生成器７１０を提供し、複数のＳＲＡＭモジュール１４０ａ−１４０ｂにＭｘレール４０２電圧を提供する。ＩＣ８００は、センサセル１５０ａ−１５０ｅ、および関連付けられた接続論理回路６０４ａ−６０４ｅと比較論理回路６０６ａ−６０６ａを備える。これまでに説明されたような比較論理回路６０６ａ−６０６ｅは、コントローラ４１０内の制御論理回路６０８に動作可能に接続されうる。コントローラ４１０（この図では図示せず）内の制御論理回路６０８は次に、Ｍｘ電圧生成器７１０に動作可能に接続される。したがって、コントローラ４１０は、センサセル１５０から受け取られたセンサインジケーション５０６（図５）および比較にしたがって、Ｍｘレール電圧を減少または増加させるためにＭｘ電圧生成器７１０にコマンドすることができ、それにより、漏れ電力損失を低減する。
【００４６】
[0056]ある実施形態では、ＩＣ８００のセンサセル１５０は、複数のセンサセル１５０出力を合計することなく、Ｍｘレール電圧を連続的に評価するようにインプリメントされうる。コントローラ４１０はその後、各センサセル１５０から個別のセンサインジケーション５０６を受け取ることができる。
【００４７】
[0057]図９はＩＣ９００を描写している。図示されているように、ＩＣ９００は、これまでに説明されたようなＭｘ電圧生成器７１０を備え、複数のＳＲＡＭモジュール１４０ａ−１４０ｂにＭｘレール電圧を提供する。ある実施形態では、ＩＣ９００は、センサセル１５０ａの各々に対して個別のＭｘＳＣ電圧生成器７０５ａ−７０５ｅを備えうる。ＭｘＳＣ電圧生成７０５ａ−７０５ｅは、図７で図示されたものと類似でありうる。
【００４８】
[0058]ＩＣ９００は、多数のセンサインジケーション５０６を利用することができ、ここにおいて、センサセル１５０の各々は、独立したＭｘＳＣレール電圧７０５ａ−７０５ｅを受け取る。そのような電力分配アーキテクチャは、Ｍｘレール４０２にＶｄｄ供給を調整することなく、ＭｘＳＣレール電圧を調整する際により高いフレキシビリティを許容しうる。このことはさらに、ＩＣ９００の犠牲エリアにわたったＳＲＡＭモジュール１４０およびセンサセル１５０ＤＲＶ分配に関する追加の情報をコントローラ４１０に提供することができる。
【００４９】
[0059]ある実施形態では、ＩＣ９００のセンサセル１５０は、ＭｘＳＣ電圧生成器を使用してＭｘＳＣ電圧を連続的に評価するために使用されうる。ＩＣ９００の残りの態様は、上で説明されたＩＣ７００およびＩＣ８００に類似する。
【００５０】
[0060]図１０は、本開示にしたがった、漏れ電力損失を最小限にするためにメモリレール電圧を動的に調整する方法を描写するフローチャートである。図示されているように、方法１０００は、コントローラ４１０（例えば、図４のコントローラ／ステートマシン４１０）によって、および本明細書で説明された様々な集積回路内で実行またはインプリメントされうる。方法１０００はさらに、ＣＰＵ１１０およびコントローラ１３０（図１）、またはＩＣ１００、４００、７００、８００、９００の制御論理回路６０８によって協力して完了されるプロセスを示しうる。方法１０００はさらに、Ｍｘレール４０２のＶｄｄ供給電圧を最適化するためにインプリメントされ、同時にＳＲＡＭモジュール１４０の漏れ電力損失を最小限にするようにインプリメントされうる。
【００５１】
[0061]方法１０００は、システムリセットによってブロック１００５で始まりうる。システムリセット（例えば、システム起動）時、コントローラ４１０は、センサセル１５０入力を評価するために制御論理回路６０８を用いることができる。決定ブロック１０１０で、コントローラ４１０がＳＲＡＭモジュール１４０上の読み出し／書き込み動作に起因して、Ｍｘレール４０２に供給された電圧を最適化するように要求されない場合、方法１０００は、そのような電圧最適化が必要とされるまで先延ばしになりうる。
【００５２】
[0062]コントローラ４１０は、ＳＲＡＭモジュール１４０への通常の読み出し／書き込み動作を除いた（outside of）メモリ保持状態中に決定ブロック１０１０で電圧最適化をコマンドすることができる。方法１０００の電圧最適化は、ＳＲＡＭモジュール１４０が、メモリビットセル２００内にビットセルを保持するために一定の電力（例えば、Ｖｄｄ）を要求するデータ保持期間中に役立つ。方法１０００を介して電圧を最適化することは、データ保持期間中に漏れ電力を最小限にすることができる。
【００５３】
[0063]電圧最適化がメモリ保持状態に起因して必要とされる場合、方法１０００は、ブロック１０１５に進む。ブロック１０１５で、メモリレジスタ（例えば、ＳＲＡＭモジュール１４０）およびセンサセル１５０は、コントローラ４１０にベースライン電圧および／または比較読み出しを提供するためにリセットされうる。
【００５４】
[0064]ブロック１０２０で、コントローラ４１０は、センサインジケーション５０６または比較情報を求めてセンサセル１５０をモニタリングすることができる。決定ブロック１０２５で、センサインジケーション５０６（例えば、比較論理回路６０６または制御論理回路６０８）が、センサセル１５０内のビットセルレプリカ３００が現在設定されている電圧Ｖｄｄ（例えば、Ｍｘレール４０２電圧またはＭｘＳＣレール電圧６０２）でメモリ値を保持することができることを示す場合、ブロック１０３０で、コントローラ４１０は、Ｍｘレール４０２電圧（Ｖｄｄ）の低減をコマンドしうる。Ｖｄｄ供給電圧の低減は、所定のインクリメントまたは離散ステップで完了されうる。例えば、電圧の低減は、Ｖｄｄのインクリメンタル０．１ミリボルト（ｍＶ）のステップアップまたはダウンを備えうる。
【００５５】
[0065]方法１０００はその後、ブロック１０２０に戻り、センサインジケーション５０６（例えば、出力５０４、センサインジケーション５０６の総和（図５））をモニタリングし続けることができる。ある特定の実施形態では、方法１０００は、ＩＣ７００、ＩＣ８００、およびＩＣ９００に類似したシステムアーキテクチャにおいてインプリメントされ得、最適なＶｄｄ、すなわちＳＲＡＭモジュール１４０のＤＲＶを上回ったままでありながら可能な限り低いＶｄｄをコントローラ４１０が維持するときの必要に応じて（as needed as）、ＭｘＳＣ電圧、Ｍｘレール電圧、または両方を調整する。
【００５６】
[0066]決定ブロック１０２５で、比較論理回路６０６が、センサセル１５０内のビットセルレプリカ３００のうちの１つまたは複数がメモリ値を保持していない、すなわち予期される値５０４（図５）との比較がフェイルしてしまっていることを示す場合、最適Ｍｘレール４０２電圧（Ｖｄｄ）が到達されてしまっているので、コントローラは、Ｍｘレール４０２へのＶｄｄ供給電圧をさらに低減しないことがある。
【００５７】
[0067]ある特定の実施形態では、作動しないことになるセンサセル１５０における第１のビットセルレプリカ３００は、コントローラ４１０に、最適Ｍｘレール４０２電圧（Ｖｄｄ）が到達されてしまっていることを示すことになる。このことは、第１のビットセルレプリカ３００が、ＳＲＡＭモジュール１４０の電圧要件およびビットセルレプリカ３００の設計に起因して、ＳＲＡＭ１４０において最も高いＤＲＶを上回る電圧で作動しないことになるためである。
【００５８】
[0068]決定ブロック１０２５から、方法１０００は、コントローラ４１０によって維持される作動しないセンサセル１５０のリストに作動しないセンサセル（複数を含む）１５０の識別情報を追加する、ブロック１０３６に進みうる。方法１０００は並行して、コントローラ４１０が、現在のＭｘレール／ＭｘＳＣレール電圧Ｖｄｄで比較にフェイルしたある特定のセンサセル（複数を含む）１５０をバイパスしうるブロック１０３５に進みうる。それらが既に作動していないので、コントローラは、一時的にまたは選択的に、センサとしての考慮からそれらを除去することができる。したがって、コントローラ４１０は、作動しないセンサセル（複数を含む）１５０の出力を無視しうるか、または作動しないセンサセル（複数を含む）１５０から電力を除去しうる。このことは、最適電圧が維持されているかどうか、またはさらなる調整が要求されるかどうかを決定する際にコントローラ４１０に役立ちうる。
【００５９】
[0069]ブロック１０４０で、コントローラ４１０はまた、低Ｖｄｄに起因して作動している他のセンサセル１５０をモニタリングし続けうる。センサセル１５０が決定ブロック１０４５で比較をパスする場合、コントローラ４１０は、作動している残りのセンサセル１５０を継続的にモニタリングしうる。したがって、決定ブロック１０４５におけるループは、「継続的なモニタリング」ループに属するものとしうる（referred to）。
【００６０】
[0070]決定ブロック１０４５で、コントローラ４１０が、さらなるセンサセル（複数を含む）１５０が作動してないというインジケーションを受け取る場合、ブロック１０３５で、コントローラ４１０は再び、作動しないセンサのリストに作動しないセルを追加することになる。コントローラ４１０はまた、並行して、Ｍｘレール４０２が、既に名目供給電圧（Ｖｄｄｎｏｍ）で電力供給されているかどうかを決定することができる。Ｖｄｄｎｏｍは概して、低減されていないＭｘレール４０２のＶｄｄ供給電圧、例えば、システムリセットに続く開始電圧、または最大共通動作電圧を指しうる。
【００６１】
[0071]決定ブロック１０５０で、ＩＣ１００がＶｄｄｎｏｍを下回って動作している場合、方法１０００は、Ｍｘレール４０２電圧（Ｖｄｄ）を増加させるブロック１０５５に進みうる。いくつかの実施形態では、Ｖｄｄの増加は、さらなるセンサセル１５０が作動しないことを防ぎ得、ＳＲＡＭモジュール１４０のインテグリティを守る。方法１０００はその後、センサセル１５０を継続的にモニタリングするためのブロック１０４０に戻るように進みうる。
【００６２】
[0072] 決定ブロック１０５０で、ＩＣ１００が既にＶｄｄｎｏｍで動作している場合、ブロック１０６０で、コントローラ４１０は動作をフラグ付けし（flag）、システム警告を送信することができる。システム警告は、電圧が通常の動作しきい値（例えば、Ｖｄｄｎｏｍ）で既に動作していること、およびさらなるアクション（例えば、システムシャットダウン）がデータロスを防ぐために要求されうることを示して、システム内のより上位プロトコル（higher protocol）に送信されうる。ブロック１０６０で、方法１０００がシステム警告に到達する場合、このことは、Ｍｘレール４０２電圧供給（Ｖｄｄ）の増加に関わらず、センサセル１５０が作動しないままであることを示しうる。
【００６３】
[0073]ある特定の実施形態では、環境条件（例えば、温度）が周期的に変わりうる。このことは、システム内のある特定のプロセスまたはプロセスバリエーションによって影響を及ぼされうる。したがって、方法１０００は、ビットセルレプリカ３００のＤＲＶが環境によって変動すると、継続的にリセットまたは実行されうる。ビットセルレプリカ３００のＤＲＶの変化は、ＳＲＡＭモジュール１４０内のメモリビットセル２００のＤＲＶの類似した変化を示す。したがって、読み出し／書き込みおよび他のシステム動作が実行されると、または環境がＳＲＡＭモジュール１４０内で変化すると、センサインジケーション５０６は、漏れ電力損失を最小限にするために方法１０００の継続的な反復を駆動しうる。
【００６４】
[0074]Ｍｘレール供給電圧Ｖｄｄを最適するための方法１０００は、例えば、追加、省略、並べ替え、または変更するステップによって修正されうる。加えて、いくつかのステップは同時に実行されうる。
【００６５】
[0075]本発明の実施形態が特定の実施形態に関して上で説明されたけれども、本発明の多くのバリエーションが可能である。例えば、様々なコンポーネントの数は増加または減少させられ得、供給電圧を決定するモジュールおよびステップは、周波数、別のシステムパラメータ、またはパラメータの組合せを決定するために修正されうる。加えて、様々な実施形態の特徴が、上で説明された組合せとは異なる組合せで組み合わせられうる。
【００６６】
[0076]当業者は、本明細書で開示されている実施形態に関係して説明されている様々な例示的なブロックおよびモジュールが、様々な形態でインプリメントされうることを認識するだろう。いくつかのブロックおよびモジュールは、概してそれらの機能の観点から上で説明されてきた。そのような機能がどのようにインプリメントされるかは、システム全体に課せられた設計制約に依存する。当業者は、各特定のアプリケーションのための様々な方法で説明されている機能をインプリメントすることができるが、そのようなインプリメンテーションの決定は、本発明の範囲からの逸脱を引き起こすものとして解釈されるべきでない。加えて、モジュール、ブロック、またはステップ内の機能のグループ分けは、説明を容易にするためのものである。指定の機能またはステップは、本発明から逸脱することなく、あるモジュールまたはブロックから移動させられうるか、複数のモジュールまたはブロックにわたって分配されうる。
【００６７】
[0077]開示されている実施形態の上記説明は、当業者が本発明を製造または使用できるように提供されている。これらの実施形態に対する様々な修正が当業者には容易に明らかになり、本明細書で説明されている包括的な原理は本開示の範囲または趣旨から逸脱することなく他の実施形態に適用されうる。したがって、本明細書で提示されている説明および図面は、本発明の現在好まれる実施形態を表し、それにより本発明によって広く考えられる主題の見本であることは理解されることとする。さらに、本発明の範囲が、当業者に自明になりうる他の実施形態を完全に包含すること、および、それにより本発明の範囲が添付の請求項以外の何れによっても限定されないことは理解される。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置であって、前記メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記装置は、
複数のセンサセル、各センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、センサレール電圧に基づいて出力を提供するように構成され、各センサセルは、前記少なくとも１つのビットセルレプリカの前記出力を備えるセンサインジケーションを提供するように構成される、と、
前記複数のセンサセルに動作可能に結合された、かつ前記メモリレール電圧および前記センサレール電圧を提供するように構成された電力管理回路と、
前記電力管理回路に、および前記複数のセンサセルに動作可能に結合されたコントローラ、前記コントローラは、
前記複数のセンサセルのうちの１つまたは複数の前記センサインジケーションと予期される値を比較することと、
前記センサインジケーションが前記予期される値と一致するとき、前記センサレール電圧および前記メモリレール電圧を減少させることと
を行うように構成される、と
を備える、装置。
［Ｃ２］
前記コントローラは、少なくとも１つのセンサインジケーションが前記予期される値と一致しなくなるまで、前記メモリレール電圧および前記センサレール電圧を減少させるようにさらに構成される、
Ｃ１に記載の装置。
［Ｃ３］
前記コントローラは、
前記センサインジケーションが前記予期される値と一致しない、それはビットセルレプリカ機能停止を示す、とき、前記複数のセンサセルのうちの１つのセンサセルをバイパスすることと、
追加の機能停止のために前記複数のセンサセルの残りのセンサセルをモニタリングすることと
を行うようにさらに構成される、Ｃ１に記載の装置。
［Ｃ４］
前記コントローラは、前記複数のセンサの前記出力が前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させるようにさらに構成される、
Ｃ３に記載の装置。
［Ｃ５］
前記コントローラは、前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整するようにさらに構成される、
Ｃ１に記載の装置。
［Ｃ６］
前記センサインジケーションは、複数のビットセルレプリカの複数の出力の組合せを備え、前記センサインジケーションは、単一の出力にセンシティブである、
Ｃ１に記載の装置。
［Ｃ７］
前記出力は、前記ビットセルレプリカのバイナリメモリ値を保持するアビリティを示す、
Ｃ１に記載の装置。
［Ｃ８］
前記予め定義されたデータ保持電圧は、前記少なくとも１つのビットセルレプリカが、前記メモリビットセルに比べてより高いメモリレール電圧で作動しないことになるように、前記第１のデータ保持電圧よりも高い、
Ｃ１に記載の装置。
［Ｃ９］
前記ビットセルレプリカは、プロセスおよび温度のうちの少なくとも１つに対するデータ保持感度を有するようにさらに構成され、前記データ保持感度はさらに、前記メモリビットセルのものに類似する、
Ｃ１に記載の装置。
［Ｃ１０］
前記メモリレールおよび前記センサレールは、前記コントローラによって制御される共通の電力供給回路を有する、
Ｃ１に記載の装置。
［Ｃ１１］
前記コントローラは、前記メモリレール電圧が名目供給電圧にあり、前記センサセルの前記出力および前記予期される値が一致しないとき、システム警告を送信するようにさらに構成される、
Ｃ１に記載の装置。
［Ｃ１２］
前記予期される値は、前記予め定義されたデータ保持電圧よりも大きいセンサレール電圧を受け取っているビットセルレプリカの出力の値を示す、
Ｃ１に記載の装置。
［Ｃ１３］
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための方法であって、前記メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記方法は、
前記複数のメモリビットセルにメモリレール電圧を、センサセルにセンサレール電圧を提供すること、前記センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、前記センサセルは、センサインジケーションを提供するように構成され、前記センサインジケーションは、前記少なくとも１つのビットセルレプリカの出力を示し、前記出力は、前記センサレール電圧に基づく、と、
前記センサセルからセンサインジケーションを受け取ることと、
前記複数のセンサセルのうちの１つまたは複数の前記センサインジケーションと予期される値を比較することと、
前記センサインジケーションが前記予期される値と一致するとき、前記センサレール電圧および前記メモリレール電圧を減少させることと
を備える、方法。
［Ｃ１４］
少なくとも１つのセンサインジケーションが前記予期される値と一致しなくなるまで、前記メモリレール電圧および前記センサレール電圧を減少させることをさらに備える、
Ｃ１３に記載の方法。
［Ｃ１５］
前記センサインジケーションが前記予期される値と一致しない、それはビットセルレプリカ機能停止を示す、とき、前記複数のセンサセルのうちの少なくとも１つのセンサセルをバイパスすることと、
追加の機能停止のために前記複数のセンサセルの残りのセンサセルをモニタリングすることと
さらに備える、Ｃ１３に記載の方法。
［Ｃ１６］
前記センサインジケーションが前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させることをさらに備える、
Ｃ１５に記載の方法。
［Ｃ１７］
前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整することをさらに備える、
Ｃ１３に記載の方法。
［Ｃ１８］
各センサセル内の前記複数のビットセルレプリカの複数の出力を連結することをさらに備え、前記センサインジケーションは、単一の出力にセンシティブである、
Ｃ１３に記載の方法。
［Ｃ１９］
前記出力は、前記ビットセルレプリカのバイナリメモリ値を保持するアビリティを示す、
Ｃ１３に記載の方法。
［Ｃ２０］
前記予め定義されたデータ保持電圧は、前記少なくとも１つのビットセルレプリカが、前記メモリビットセルに比べてより高いメモリレール電圧で作動しないことになるように、前記第１のデータ保持電圧よりも高い、
Ｃ１３に記載の方法。
［Ｃ２１］
複数のメモリビットセルに供給されたメモリレール電圧を最適化するための装置であって、前記メモリビットセルは、メモリレール電圧が第１のデータ保持電圧を上回るとき、メモリ値を保持するように構成され、前記装置は、
１つまたは複数のメモリビットセルのメモリ値を保持するアビリティを感知するための複数の手段、各感知するための手段は、センサレール電圧に基づいてインジケーションを提供するように構成される、と、
前記感知するための複数の手段に動作可能に結合された、かつ前記メモリレール電圧および前記センサレール電圧を提供するように構成された電力を管理するための手段と、
前記電力を管理するための手段に、および前記感知するための複数の手段に動作可能に結合された制御するための手段、前記制御するための手段は、
前記感知するための複数の手段のうちの１つまたは複数の前記インジケーションと予期される値を比較することと、
前記複数の感知手段の前記出力のうちの１つが前記予期される値と一致しなくなるまで、電圧インクリメントで前記センサレール電圧および前記メモリレール電圧を減少させることと
を行うように構成される、と
を備える、装置。
［Ｃ２２］
前記感知するための手段は、複数のセンサセルを備え、各センサセルは、予め定義されたデータ保持電圧を有する少なくとも１つのビットセルレプリカを備え、前記センサレール電圧に基づいて出力を提供するように構成され、前記インジケーションは、前記少なくとも１つのビットセルレプリカの前記出力を備える、
Ｃ２１に記載の装置。
［Ｃ２３］
前記電力を管理するための手段は、電力管理回路を備え、前記受け取るための手段および前記比較するための手段は、少なくとも１つのコントローラを備える、
Ｃ２１に記載の装置。
［Ｃ２４］
前記制御するための手段は、
前記インジケーションが前記予期される値と一致しないとき、前記複数の感知手段のうちの少なくとも１つの感知手段をバイパスすることと、
残りの感知手段をモニタリングすることと
を行うようにさらに構成される、Ｃ２１に記載の装置。
［Ｃ２５］
前記制御するための手段は、前記感知するための複数の手段の前記出力が前記予期される値と一致しないとき、前記メモリレール電圧および前記センサレール電圧を増加させるようにさらに構成される、
Ｃ２１に記載の装置。
［Ｃ２６］
メモリレール電圧を最適化するための装置であって、
複数のセンサセル、各センサセルは、少なくとも１つのビットセルレプリカを備え、各ビットセルレプリカは、類似したメモリビットセルのデータ保持電圧よりも高い予め定義されたデータ保持電圧を有し、各センサセルは、前記少なくとも１つのビットセルレプリカの出力を備えるセンサインジケーションを提供するように構成され、前記出力は、センサレール電圧に基づく、と、
各センサセルに動作可能に接続された、かつ前記センサレール電圧を供給するように構成されたセンサ電力管理回路と、
各メモリビットセルに動作可能に接続された、かつ前記メモリレール電圧を供給するように構成されたメモリ電力管理回路と、
前記センサレールおよびメモリレール電力管理回路に動作可能に接続された、かつ
予期される値と前記センサインジケーションの各々を比較することと、
１つのセンサインジケーションが前記予期される値と一致しない、それは少なくとも１つのビットセルレプリカが作動していないことを示す、まで、電圧インクリメントで前記メモリレール電圧およびセンサレール電圧を減少させることと、
前記作動しないセンサセルをバイパスすることと、
作動している前記ビットセルをモニタリングすることと、
前記レール電圧が最大名目値（Ｖｄｄｎｏｍ）よりも小さい場合に追加のセンサセルが作動しない場合、少なくとも１インクリメント分、前記メモリレール電圧およびセンサレール電圧を増加させることと
を行うように構成されたコントローラと
を備える、装置。
［Ｃ２７］
前記コントローラは、前記複数のメモリビットセルの最も高いデータ保持電圧の最大データ保持電圧に等しいレベルに前記メモリレール電圧を調整するようにさらに構成される、
Ｃ２６に記載の装置。
［Ｃ２８］
前記センサインジケーションは、複数のビットセルレプリカの複数の出力の組合せを備え、前記センサインジケーションは、単一の出力にセンシティブである、
Ｃ２６に記載の装置。
［Ｃ２９］
前記ビットセルレプリカは、プロセスおよび温度のうちの少なくとも１つに対するデータ保持感度を有するようにさらに構成され、前記データ保持感度はさらに、前記メモリビットセルのものに類似する、
Ｃ２６に記載の装置。
［Ｃ３０］
前記コントローラは、前記メモリレール電圧が名目供給電圧にあり、前記センサセルの前記出力および前記予期される値が一致しないとき、システム警告を送信するようにさらに構成される、
Ｃ２６に記載の装置。
【図１】
0006301566.tif 000002
【図２】
0006301566.tif 000003
【図３】
0006301566.tif 000004
【図４】
0006301566.tif 000005
【図５】
0006301566.tif 000006
【図６】
0006301566.tif 000007
【図７】
0006301566.tif 000008
【図８】
0006301566.tif 000009
【図９】
0006301566.tif 000010
【図１０】
0006301566.tif 000011