(57)【特許請求の範囲】
【請求項１】
所定の抽選処理の抽選結果に対応して、画像演出、ランプ演出、音声演出、又は、モータ演出の全部又は一部の演出動作を実行可能な遊技機であって、
ランプ演出と音声演出に関するシリアル信号を含んだ複数Ｎ個のシリアル信号と、ランプ演出に関するシリアル信号を１ビット毎にシリアル伝送するための第１の同期クロック、及び、音声演出に関するシリアル信号を１ビット毎にシリアル伝送するための第２の同期クロックを含んだ複数Ｍ個の同期クロック信号とを、各同期クロックの２倍以上の周波数のサンプリング信号に同期して取得し、所得した複数Ｎ個のシリアル信号と、複数Ｍ個の同期クロック信号を、一の複合シリアル信号に纏めて、一対の差動信号線に出力する送信手段と、
前記一対の差動信号線を通して前記送信手段に接続され、前記複合シリアル信号から、複数Ｎ個のシリアル信号と、複数Ｍ個の同期クロック信号を抽出して別々に出力する受信手段と、を有して構成されていることを特徴とする遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、高度な音声演出などを安定して実行できる遊技機に関する。
【背景技術】
【０００２】
パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７・７・７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。
【０００３】
このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。例えば、抽選結果が当選状態である場合には、リーチアクションなどと称される演出動作を２０秒前後実行し、その後、特別図柄を整列させている。一方、ハズレ状態の場合にも、同様のリーチアクションが実行されることがあり、この場合には、遊技者は、大当り状態になることを強く念じつつ演出動作の推移を注視することになる。そして、図柄変動動作の終了時に、停止ラインに所定図柄が揃えば、大当り状態であることが遊技者に保証されたことになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１３６８号公報
【特許文献２】特開２０１３−１１８９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この種の遊技機は、一般に、長期間使用される枠側部材と、機種毎に変更される盤側部材とに区分され、遊技ホールに設置された枠側部材に盤側部材を取り付けることで完成状態となる。この取り付け作業時には、古い盤側部材を枠側部材から取り外した上で、新規の盤側部材を取り付けるので、多数の配線を抜き差しする必要があり、この交換作業の軽減化が望まれる。そして、枠側部材には、遊技枠に配置される演出ランプや、演出ボタンや、スピーカなどが含まれ、盤側部材には液晶表示装置などが含まれる構成が一般的である。
【０００６】
ところで、昨今の遊技機では、画像演出だけでなくランプ演出や音声演出についても、演出動作の高度化や豊富化が望まれるところ、このような要請に応えると、盤側部材と枠側部材の配線数が膨大になり、この点が遊技機の製造時や交換時の作業負担となっていた。ここで、パラレル伝送に代えて、シリアル伝送方式を採ることは考えられるが（例えば、特許文献１、特許文献２）、単純なシリアル伝送では配線数の低減に限界があるので占有空間の無駄や、その他や製造コストの関係からランプ演出や音声演出などを高度化する上で限界があった。
【０００７】
本発明は、上記の問題点に鑑みてなされたものであって、配線数を極限的に低減でき、各種の演出動作を更に高度化することができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明は、所定の抽選処理の抽選結果に対応して、画像演出、ランプ演出、音声演出、又は、モータ演出の全部又は一部の演出動作を実行可能な遊技機であって、ランプ演出と音声演出に関するシリアル信号を含んだ複数Ｎ個のシリアル信号と、ランプ演出に関するシリアル信号を１ビット毎にシリアル伝送するための第１の同期クロック、及び、音声演出に関するシリアル信号を１ビット毎にシリアル伝送するための第２の同期クロックを含んだ複数Ｍ個の同期クロック信号とを、各同期クロックの２倍以上の周波数のサンプリング信号に同期して取得し、所得した複数Ｎ個のシリアル信号と、複数Ｍ個の同期クロック信号を、一の複合シリアル信号に纏めて、一対の差動信号線に出力する送信手段と、前記一対の差動信号線を通して前記送信手段に接続され、前記複合シリアル信号から、複数Ｎ個のシリアル信号と、複数Ｍ個の同期クロック信号を抽出して別々に出力する受信手段と、を有して構成されている。
【０００９】
本発明では、複数のシリアルポートを経由して、複数のシリアル駆動信号とクロック信号が出力され、これら全てが複合シリアル信号として送信手段から出力されるのが好ましい。この場合、複数のシリアルポートを経由して、複数のクロック信号が複数のシリアル駆動信号に対応して出力されるか、或いは、共通化されたクロック信号が複数のシリアル駆動信号に対応して出力されるのが好ましい。
【００１０】
何れにしても、所定のシリアルポートから出力されるシリアル駆動信号には、演出モータの駆動態様を規定するシリアル信号が含まれているのが好適であり、前記その他の取得信号には、音声演出の内容を規定する複数ビット長の音声シリアル信号と、音声クロック信号と、が含まれているのが好適である。
【００１１】
本発明は、機種毎に変更される盤側部材と、異なる機種でも共通的に使用可能な枠側部材とに区分された遊技機に適用するのが好適であり、この場合には、前記送信手段は枠側部材に配置される一方、前記受信手段は枠側部材に配置されるよう構成される。
【００１２】
このような構成を採る場合、盤側部材から枠側部材に送信される全ての信号は、送信手段によって送信されるのが好ましい。また、盤側部材と枠側部材との間で送受信される全ての信号は、一対の差動信号線と、他の一本又は一対のシリアル信号線と、で伝送されているのが好ましい。
【００１３】
何れにしても、前記取得信号には、複数のクロック信号が含まれ、前記サンプリング信号の周波数は、前記複数のクロック信号の最高周波数の２倍以上に設定されているのが好ましく、より好ましく１０倍以上、更により好ましくは３０倍以上とすべきである。
【発明の効果】
【００１４】
上記した本発明の遊技機によれば、配線数を低減でき各種の演出動作を更に高度化することができる。
【図面の簡単な説明】
【００１５】
【図１】本実施例のパチンコ機を示す斜視図である。
【図２】図１のパチンコ機の遊技盤を図示した正面図である。
【図３】図１のパチンコ機の全体構成を示すブロック図である。
【図４】演出制御部の回路構成を例示するブロック図である。
【図５】音声プロセッサの概略内部構成と、他の回路との接続関係を図示したものである。
【図６】トランスミッタとレシーバの構成と動作を説明する図面である。
【図７】枠中継基板とランプ駆動基板の構成を説明する図面である。
【図８】センサ基板の構成を説明する図面である。
【図９】ランプ＆モータ駆動基板の構成を説明する図面である。
【図１０】変形構成を説明する図面である。
【発明を実施するための形態】
【００１６】
以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
【００１７】
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の上部と中部の左右位置と下側には、合計５個のスピーカ（不図示）が配置されている。上部と中部に配置された２個のスピーカＳＰＲ１，ＳＰＬ１，ＳＰＲ２，ＳＰＬ２は、各々、左右チャンネルのステレオ音声を出力し、下側のスピーカＳＰＤは重低音を出力するよう構成されている。
【００１８】
また、ガラス扉６の下方には、遊技者による演出音の音量調整が可能な音量スイッチＶＳＷが配置されている。この音量スイッチＶＳＷは、左右に＋接点と−接点を有する方向キーであって、多段階の音量調整を可能にしている。この音量調整のための操作は、音声演出が実行されていない演出待機中に限り許可されるが、音量スイッチＶＳＷの操作に対応して、確認演出音が出力されると共に、その設定レベルが表示画面に表示されるようになっている。
【００１９】
前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
【００２０】
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
【００２１】
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
【００２２】
図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、中央開口ＨＯが設けられている。そして、中央開口ＨＯには、大型の液晶カラーディスプレイ（ＬＣＤ）で構成された表示装置ＤＳが配置されている。
【００２３】
表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９とを有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されることがあり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、適宜な予告演出などが実行される。
【００２４】
遊技球が落下移動する遊技領域には、図柄始動口１５、大入賞口１６、普通入賞口１７、及び、ゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。そして、遊技球が図柄始動口１５を通過すると、遊技球が入賞したとして、特別図柄表示部Ｄａ〜Ｄｃで特別図柄の変動動作を伴う一連の画像演出が開始される。また、この画像演出に対応して、背景音楽や演出音を伴う音声演出や、ランプが点滅するランプ演出が実行される。
【００２５】
図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるように構成され、普通図柄表示部１７の変動後の停止図柄が当り図柄を表示した場合には、所定時間だけ、若しくは、所定個数の遊技球を検出するまで、開閉爪１５ａが開放されるようになっている。
【００２６】
なお、普通図柄表示部１９は、普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止する。
【００２７】
大入賞口１６は、前後方向に開閉する開閉板１６ａを有して構成されている。大入賞口１６の動作は、特に限定されないが、典型的な大当り状態では、大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（確変状態）となるという特典が付与される。
【００２８】
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１，ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。
【００２９】
主制御基板２１が出力する制御コマンドＣＭＤは、演出制御基板２２に伝送され、これを受けた演出制御基板２２が出力する制御コマンドＣＭＤ’は、画像インタフェイス基板２８を経由して、画像制御基板２３に伝送される。なお、画像インタフェイス基板２８と画像制御基板２３は、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。また、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。
【００３０】
これら制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
【００３１】
主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。すなわち、この実施例では、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３を構成している。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。
【００３２】
また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
【００３３】
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６と、ランプ＆モータ駆動基板３７と、センサ基板２６と、が含まれており、これらの回路基板が、前枠３の適所に各々固定されている。
【００３４】
センサ基板２６には、図８に示すＰＳ変換回路（シフトレジスタ７４）が搭載されており、各種センサやチャンスボタン１１から受ける多数のスイッチ信号（センサ信号）ＳＮを、シリアル信号に変換して枠中継基板３５に出力している。このＰＳ（parallel to serial）変換動作は、枠中継基板３５から受ける２ビット信号（ＣＬＫ，ＬＴ）に基づいて実行され、具体的には、取得信号ＬＴに同期してラッチされた多数のスイッチ信号が、その後の転送クロック信号ＣＬＫに同期してシリアル出力される（図８（ｃ）参照）。そして、センサ基板２６から出力されたシリアルセンサ信号ＳＮは、枠中継基板３５を経由して、盤側の枠中継基板３４及び演出制御部２２に伝送される。
【００３５】
また、枠中継基板３５には、５個のスピーカＳＰＲ１，ＳＰＬ１，ＳＰＲ２，ＳＰＬ２，ＳＰＤを駆動する２個のデジタルアンプ７０（７０ａ，７０ｂ）と、多種類のシリアル信号にクロック信号を複合させた複合シリアル信号を、差動信号ＴＸ＋，ＴＸ−の形式で受信するクロックレス・シリアル・レシーバ５０が搭載されている。そして、この構成に対応して、演出制御部２２には、クロックレス・シリアル・トランスミッタ４７が配置され、枠側の枠中継基板３５は、盤側の枠中継基板３４を経由して差動信号ＴＸ＋，ＴＸ−を受けている。
【００３６】
差動信号ＴＸ＋，ＴＸ−を送受信するトランスミッタ４７及びレシーバ５０の構成については、図６に基づいて後述するが、本実施例の場合、トランスミッタ４７から伝送される差動信号ＴＸ＋，ＴＸ−（複合シリアル信号）には、デジタルアンプ７０ａ，７０ｂに供給される５ビット信号（ＬＲＣＬＫ，ＳＣＬＫ，ＳＤ０〜ＳＤ２）と、ランプ駆動基板３６のＬＥＤドライバＤｒに供給される４ビット信号（ＣＬＲ１，ＣＫ１，ＥＮＡＢＬ１，ＳＤＡＴＡ１）と、ランプ＆モータ駆動基板３７のＬＥＤドライバＤｒとモータドライバＤｒに伝送される４ビット信号（ＣＬＲ０，ＭＣＫ０，ＥＮＡＢＬ０，ＳＤＡＴＡ０）と、センサ基板２６に伝送される２ビット信号（ＣＫ，ＬＴ）と、が含まれている。
【００３７】
したがって、本実施例では、枠中継基板３５と枠中継基板３４との間の配線数が、差動信号２ビット分の信号線と、センサ基板２６から出力されるシリアルセンサ信号ＳＮの信号線と、グランド線の合計４本で足りることになる。これまでの構成では、５個のスピーカに対する音声信号線として１０本、ランプ群やモータ群を駆動するドライバＤｒ用の２チャンネル分の信号線として合計８本、及び、センサ基板２６と送受信線としての３本に、グランド線を加えて合計２２本が必要であった。
【００３８】
しかし、本実施例の構成によれば、グランドを除く信号配線数が１／７に抑制されることになり、製造作業や交換作業などにおいた大きな効果を発揮する。また、接続コネクタＣ４の信号線が３本で足りるので、接続コネクタＣ４と接続コネクタＣ３を共通化することもでき、この意味でも、製造作業や交換作業だけでなく、製造コストにおいても優れた効果を発揮する。
【００３９】
以上を踏まえて、枠側部材ＧＭ１の説明を続けると、ランプ駆動基板３６には、第１チャンネルＣＨ１のＬＥＤ群が接続されており、これらの点灯状態を規定する駆動データＳＤＡＴＡ１は、他の信号ＣＬＲ１，ＣＫ１，ＥＮＡＢＬＥ１と共に、前記した差動信号ＴＸ＋，ＴＸ−の一部として、演出制御基板２２から枠中継基板３５に伝送される。
【００４０】
そして、クロックレス・シリアル・レシーバ５０で切出された４ビットデータ（ＳＤＡＴＡ１，ＣＬＲ１，ＣＫ１，ＥＮＡＢＬＥ）は、ランプ駆動基板３６に搭載された複数のＬＥＤドライバＤｒに伝送され、これらを受けたＬＥＤドライバＤｒは、駆動データＳＤＡＴＡ１に基づいて、第１チャンネルＣＨ１のランプ群を点灯駆動する。なお、駆動データＳＤＡＴＡ１には、点滅状態を規定する本来の駆動データに加えて、ＬＥＤドライバＤｒ毎に付番されたアドレスデータや、点灯態様を制御するドライバＤｒの内部レジスタＲ１〜Ｒｍに付番されたレジスタアドレスも含まれている。なお、この点は、以下に説明する駆動データＳＤＡＴＡ０や、駆動データＳＤＡＴＡ２〜ＳＤＡＴＡ３についても同様である。
【００４１】
ランプ＆モータ駆動基板３７には、第０チャンネルＣＨ０のＬＥＤ群とモータ群ＭＯが接続されており（図９参照）、これらの動作を規定する駆動データＳＤＡＴＡ０についても、他の信号ＣＬＲ０，ＣＫ０，ＥＮＡＢＬＥ０と共に、前記した差動信号ＴＸ＋，ＴＸ−の一部として、演出制御基板２２から枠中継基板３５に伝送されている。そして、クロックレス・シリアル・レシーバ５０で切出された４ビットデータ（ＳＤＡＴＡ０，ＣＬＲ０，ＣＫ０，ＥＮＡＢＬＥ０）が、ランプ駆動基板３６を経由して、ランプ＆モータ駆動基板３７され、ランプ駆動基板３６に搭載されたＬＥＤドライバＤｒやモータドライバＤｒに伝送されるようになっている。
【００４２】
ここで、ランプ＆モータ駆動基板３７に搭載されたモータドライバＤｒやＬＥＤドライバＤｒは、ランプ駆動基板３６に搭載されたＬＥＤドライバＤｒと同一構成であり、１ビット長の駆動データＳＤＡＴＡ０に基づいて、各々、一又は複数の演出モータＭＯとＬＥＤランプ群を駆動している。すなわち、駆動データＳＤＡＴＡ０は、モータ駆動データとＬＥＤ駆動データを兼ねており、駆動データＳＤＡＴＡ０には、先に説明したドライバＤｒのアドレスデータや、ドライバＤｒの内部レジスタＲ１〜Ｒｍのレジスタアドレスが含まれている（図９参照）。
【００４３】
次に、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。先に説明した通り、接続コネクタＣ４は、グランドラインを加えても４個の接点で足り、着脱作業が容易であるだけでなく、盤側部材ＧＭ２の交換作業を繰り返しても接触不要の生じる可能性が大幅に低減される。また、これまで必要であった２２本の配線と比較すると、配線の引き回しが容易である上に、配線や接続コネクタＣ４の配置スペースが大幅に縮小化され機器設計上も有利である。
【００４４】
枠側部材ＧＭ１について、他の構成も説明すると、電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。
【００４５】
また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。
【００４６】
ところで、本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。
【００４７】
主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。一方、電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出制御部２２に出力している。演出制御部２２は、受けたシステムリセット信号ＳＹＳを、そのまま画像制御部２３に出力している。
【００４８】
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
【００４９】
電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２と画像制御部２３のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。
【００５０】
但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。一方、演出制御部２２と画像制御部２３は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。
【００５１】
続いて、盤側部材ＧＭ２について説明すると、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。
【００５２】
主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
【００５３】
図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。
【００５４】
また、主制御部２１は、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。
【００５５】
図示の通り、演出制御部２２は、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。そして、演出制御部２２は、ランプ駆動基板２９やランプ＆モータ駆動基板３０に搭載されたＬＥＤドライバ（モータドライバ）Ｄｒに、シリアル信号たる駆動データＳＤＡＴＡ２，ＳＤＡＴＡ３を、他の制御信号３ビットと共に供給している。この実施例では、ランプ駆動基板２９やランプ＆モータ駆動基板３０に搭載されているＬＥＤドライバＤｒやモータドライバＤｒは、ランプ駆動基板３６に搭載されたＬＥＤドライバＤｒと同一構成である。
【００５６】
図３及び図４（ａ）に示す通り、演出制御部２２は、画像制御部２３に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。そして、画像制御部２３では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている。
【００５７】
続いて、上記した演出制御部２２の構成を、図４にも言及しつつ更に詳細に説明する。図４（ａ）に示す通り、演出制御部２２は、電源中継基板３３を経由して、電源基板２０から３種類の直流電圧（５Ｖ，１２Ｖ，３２Ｖ）を受けている。ここで、直流電圧５Ｖは、デジタル論理回路の電源電圧として、ランプ駆動基板２９、ランプ＆モータ駆動基板３０、画像インタフェイス基板２８、及び画像制御基板２３に配電されて各デジタル回路を動作させている。また、直流電圧３２Ｖは、ＤＣ／ＤＣコンバータにおいて直流電圧１３Ｖに降圧されて、演出モータＭ１〜Ｍｎの駆動電源として使用される。
【００５８】
図４（ａ）に示すように、演出制御部２２’は、音声演出・ランプ演出・演出可動体による予告演出・データ転送などの処理を実行するワンチップマイコン４０（演出制御ＣＰＵ４０という場合がある）と、演出制御ＣＰＵ４０の制御プログラムなどを記憶する制御メモリ（flash memory）４１と、演出制御ＣＰＵ４０からの指示（音声コマンドＳＮＤ）に基づいて音声信号を再生して出力する音声プロセッサ（音声合成回路）４２と、再生すべき音声信号の元データである圧縮音声データやＳＡＣデータを記憶する音声メモリ４３と、クリアパルスが途絶えると演出制御ＣＰＵ４０を強制的にクリアするウォッチドッグタイマＷＤＴと、を備えて構成されている。
【００５９】
なお、ワンチップマイコン４０、フラッシュメモリ４１、及び音声メモリ４３は、電源電圧３．３Ｖで動作しており、また、音声プロセッサ４２は、電源電圧３．３Ｖ及び電源電圧１．８Ｖで動作しており大幅な省電力化が実現されている。ここで、１．８Ｖは、音声プロセッサ４２のコンピュータ・コア部の電源電圧であり、３．３Ｖは、Ｉ／Ｏ部の電源電圧である。
【００６０】
本実施例の音声プロセッサ４２は、図５（ｂ）に示す通り、演出制御ＣＰＵ４０からアクセス可能な多数の音声制御レジスタＲＧ０〜ＲＧｎと、音声再生動作を統括的に制御するサウンドコントロールモジュール５２と、音声メモリ４３から読み出されたフレーズ圧縮データをデコード（decode）すると共に、複数のフレーズ再生チャンネルＣＨ０〜ＣＨ６３のデコードデータを適宜な音量比率で混合させるメインジェネレータ５３と、デジタルフィルタ処理によって所望の周波数特性を実現するイコライザ機能や入出力ゲイン特性を変化させるコンプレッサ機能を実現するエフェクト部５４と、最終音量を規定するトータルボリュームＴＶと、シリアル伝送用の４種類の信号ＳＣＬＫ，ＬＲＣＬＫ，ＳＤ０〜ＳＤ２を生成するデジタルＩＦ部５５と、を備えて構成されている。
【００６１】
そして、このような構成の音声プロセッサ４２は、演出制御ＣＰＵ４０から音声制御レジスタＲＧ０〜ＲＧｎに受ける指示（音声コマンドＳＮＤによる設定値）に基づいて、音声メモリ４３をアクセスして、必要な音声信号を再生して出力している。図４（ａ）に示す通り、音声プロセッサ４２と、音声メモリ４３とは、２６ビット長の音声アドレスバスと、１６ビット長の音声データバスで接続されている。そのため、音声メモリ４３には、１Ｇビット（＝２２６＊１６）のデータが記憶可能となる。
【００６２】
本実施例の場合、音声メモリ４３に記憶された圧縮音声データは、１３ビット長のフレーズ番号（０００Ｈ〜１ＦＦＦＨ）で特定されるフレーズ（phrase）圧縮データであり、一連の背景音楽の一曲分（ＢＧＭ）や、ひと纏まりの演出音（予告音）などが、最高８１９２種類（＝２１３）、各々、フレーズ番号に対応して記憶されている。そして、このフレーズ番号は、演出制御ＣＰＵ４０から音声プロセッサ４２の音声制御レジスタＲＧ０〜ＲＧｎに伝送される音声コマンドＳＮＤの設定値によって特定される。
【００６３】
音声コマンドＳＮＤは、複数（２又は３）バイト長であって、音声プロセッサ４２に内蔵された多数の音声制御レジスタＲＧ０〜ＲＧｎの何れかＲＧｉに、所定の設定値を伝送するWrite 用途で使用される。但し、本実施例の音声コマンドＳＮＤは、フレーズ番号などの設定値を書込むWrite 用途だけでなく、所定の音声制御レジスタＲＧｉからステイタス情報（エラー情報）ＳＴＳを読み出すRead用途でも使用される。なお、アクセス対象となる所定の音声制御レジスタＲＧｉは、１バイト長のレジスタアドレスで特定される。
【００６４】
ところで、音声制御レジスタＲＧｉへの設定値の設定（Write ）は、必ずしも、音声制御レジスタ毎に個別的に実行する必要はなく、音声メモリ４３に格納されているＳＡＣデータを指定して、一群の音声制御レジスタＲＧｉ〜ＲＧｊに対する一連の設定動作を完了させることもできる。ここで、ＳＡＣデータとは、音声制御レジスタＲＧｉのレジスタアドレス（１バイト）と、その音声制御レジスタＲＧｉへの設定値（複数バイト）とを対応させた最大５１２個（最大１０２４バイト）の集合体を意味する。
【００６５】
本実施例では、このようなＳＡＣデータが、必要組だけ、予め音声メモリ４３に記憶されており（図５（ｂ）参照）、一組のＳＡＣデータは、単一のＩＤ情報である１３ビット程度のＳＡＣ番号で特定されるようになっている。したがって、本実施例の場合、Write 用途の音声コマンドＳＮＤは、ＳＡＣ番号を指定して一組のＳＡＣデータを特定するか、或いは、設定値とレジスタアドレスとを個別的に特定することになる。
【００６６】
図５（ｂ）に接続関係の要部を記載している通り、演出制御ＣＰＵ４０と音声プロセッサ４２は、１バイトデータを送受信可能な下位データバスＣＤ０〜ＣＤ７と、動作管理データを送信可能な２ビット長の動作管理データ線（アドレスバス）Ａ０〜Ａ１と、読み書き（read/write）動作を制御可能な２ビット長の制御信号線ＷＲ，ＲＤと、音声プロセッサ４２を選択するチップセレクト信号線ＣＳとで接続されている。
【００６７】
動作管理データ線Ａ０〜Ａ１は、演出制御ＣＰＵ４０のアドレスバスで実現されている。そして、演出制御ＣＰＵ４０が、プログラム処理によって、例えば、ＩＯＲＥＡＤ動作やＩＯＷＲＩＴＥ動作を実行すると、制御信号ＷＲ，ＲＤやチップセレクト信号ＣＳが適宜に変化して、下位データバスＣＤ０〜ＣＤ７で特定される音声制御レジスタＲＧｉとの読み書き（Ｒ／Ｗ）動作が実現される。
【００６８】
具体的には、図５（ａ）のタイムチャートに示す通りであり、音声制御レジスタＲＧｉのレジスタアドレスと、音声制御レジスタＲＧｉへの書込みデータは、各々、下位データバスＣＤ０〜ＣＤ７を通してパラレル伝送される。そして、パラレル伝送された１バイトが、レジスタアドレスであるか、それとも、書込みデータ（ライトデータ）であるかは、動作管理データＡ０〜Ａ１によって特定される。
【００６９】
例えば、図５（ａ）に示す通り、動作管理データ（アドレスデータＡ０〜Ａ１）を、［００］→［０１］と推移させる一方で、データバスの１バイトデータを、［音声制御レジスタＲＧｉのレジスタアドレス］→［音声制御レジスタＲＧｉへの書込みデータ］と推移させることで、所定の音声コマンドＳＮＤが送信される。なお、ＳＡＣ番号（１３ビット）を送信する場合のように、書込みデータが複数バイト長の場合には、［０１］の動作管理データＡ０〜Ａ１を、［００］→［０１］→［０１］→［０１］と繰り返しつつ、複数バイトの書込みデータを送信する。
【００７０】
このようにして送信された音声コマンドＳＮＤは、通信異常がない限り、その後、実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドＳＮＤが実効化させることはない。そして、音声制御レジスタＲＧｎのエラーフラグがセットされるが、このエラーフラグ（ステイタス情報ＳＴＳ）は、アドレスバスの動作管理データＡ０〜Ａ１を、［０１］から［１０］に推移させることで、演出制御ＣＰＵ４０がRead動作によって受信することができる。
【００７１】
このように、この実施例では、動作管理データＡ０〜Ａ１を、［００］→［０１］→・・・［０１］→［１０］と推移させる最終サイクルにおいて、複数ビット長のエラー情報（異常時はＦＦＨ）を取得することができる。そして、正当にパラレル送信できなかった音声コマンドＳＮＤを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。
【００７２】
ところで、先に説明した通り、本実施例では、遊技機上部及び中部の左右４個のスピーカＳＰＲ１，ＳＰＬ１，ＳＰＲ２，ＳＰＬ２と、遊技機下部の１個のスピーカＳＰＤを配置しており、各スピーカに伝送される音声信号は合計５種類である。そのため、スピーカを駆動するデジタルアンプ７０を演出制御部２２に配置する通常の構成では、演出制御部２２（盤側部材ＧＭ２）からスピーカ（枠側部材ＧＭ１）への配線が１０本必要となる。また、音声プロセッサ４２の異常時には、演出制御ＣＰＵの制御によってスピーカを無音化する必要もあり、デジタルアンプの動作を停止させるＭＵＴＥ信号の伝送も必要となり、合計で１１本の信号配線が必要となる。
【００７３】
そこで、本実施例では、枠中継基板３５にデジタルアンプ７０を配置すると共に（図３参照）、演出ＣＰＵが出力するＭＵＴＥ信号と、音声プロセッサ４２が出力する５ビット長のシリアル信号を、他のシリアル信号に複合させた複合シリアル信号ＴＸ＋，ＴＸ−の形式で、演出制御部２２から枠中継基板３５に伝送している。ＭＵＴＥ信号を除く５ビット長の信号は、具体的には、音声クロックＳＣＬＫと、チャネル制御信号ＬＲＣＬＫと、３ビット長のシリアル信号ＳＤ０〜ＳＤ２である。なお、１ビット長のＭＵＴＥ信号は、２つのデジタルアンプ７０ａ，７０ｂに共通して供給され、異常時には全てのスピーカを無音化する。
【００７４】
また、音声プロセッサ４２が出力するＳＤ０は、遊技機上部に配置された左右スピーカＳＰＲ１，ＳＰＬ１のステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ１は、遊技機中部に配置された左右スピーカＳＰＲ２，ＳＰＬ２のステレオ信号Ｒ，Ｌを特定するＰＣＭデータについてのシリアル信号であり、ＳＤ２は、遊技機下部に配置された重低音スピーカＳＰＤのモノラル信号を特定するＰＣＭデータについてのシリアル信号である。
【００７５】
そして、音声プロセッサ４２は、チャネル制御信号ＬＲＣＬＫをＬレベルに維持した状態で、左チャネルＳＰＬ１，ＳＰＬ２の音声信号Ｌを伝送し、チャネル制御信号ＬＲＣＬＫをＨレベルに維持した状態で、右チャネルＳＰＲ１，ＳＰＲ２の音声信号Ｒを伝送する（図５（ｃ）参照）。一方、重低音スピーカＳＰＤは、本実施例では１個であるので、モノラル音声信号が伝送されている。
【００７６】
このようなシリアル信号ＳＤ０〜ＳＤ２は、音声クロックＳＣＬＫの立上りエッジに同期して、デジタルアンプ７０（７０ａ又は７０ｂ）に取得される。そして、デジタルアンプ７０内部で、所定ビット長毎にパラレル変換され、ＤＡ変換後にＤ級増幅されて各スピーカＳＰＲ１，ＳＰＬ１，ＳＰＲ２，ＳＰＬ２，ＳＰＤに供給されている。なお、図７には、デジタルアンプ（７０ａ，７０ｂ）と、５ビット長の信号（ＳＣＬＫ，ＬＲＣＬＫ，ＳＤ０〜ＳＤ２）と、１ビット長のＭＵＴＥ信号と、５個のスピーカ（ＳＰＲ１，ＳＰＬ１，ＳＰＲ２，ＳＰＬ２，ＳＰＤ）との関係が示されている。
【００７７】
図４に戻って説明を続けると、ワンチップマイコン４０には、複数のパラレル入出力ポートＰＩＯ（Ｐｉ１，Ｐｉ２，Ｐｏ１，Ｐｏ２，Ｐｉ，Ｐｏ）と、クロック同期方式で動作する複数のシリアル入出力ポートＳＩＯ（Ｓｉ，Ｓｏ）が内蔵されている。ここで、パラレル出力ポートＰｏは、（１）ＳＡＣ番号を指定して、サウンドコントロールモジュール５２のシンプルアクセスコントローラを起動させ、一群の設定値を、一群の音声制御レジスタＲＧｉ（図５（ｂ））に書込ませるシリアル送信動作や、（２）音声プロセッサ４２に対する動作指示やフレーズ番号を、これに対応する音声制御レジスタＲＧｉに個別的に書込むシリアル送信動作を実現する部分である。また、パラレル入力ポートＰｉは、（３）所定の音声制御レジスタＲＧｉから、ステイタス情報ＳＴＳを読み出すシリアル受信動作を実現する部分である。
【００７８】
また、パラレル入力ポートＰｉ１には、主制御部２１からの制御コマンドＣＭＤ及びストローブ信号ＳＴＢが、入力バッファ４４を経由して入力され、パラレル出力ポートＰｏ１からは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’が出力されるよう構成されている。
【００７９】
演出制御部２２が主制御部２１から取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
【００８０】
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。
【００８１】
そのため、演出制御部２２では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部２３に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドＣＭＤ’、出力バッファ４５を経由して出力する。
【００８２】
このような演出動作に同期した画像演出を実現するため、演出制御部２２は、パラレル出力ポートＰｏ１を通して、画像制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、１６ビット長の制御コマンドＣＭＤ’を、出力バッファ４５を経由して画像インタフェイス基板２８に出力している。なお、演出制御部２２は、図柄指定コマンドや、表示装置ＤＳに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、１６ビット長に纏めた状態で、割込み信号ＳＴＢ’と共に、出力バッファ４５を経由して画像インタフェイス基板２８に向けて出力している。
【００８３】
一方、パラレル出力ポートＰｏ２は、許可信号ＥＮＡＢＬＥ０〜ＥＮＡＢＬＥ３と、クリア信号ＣＬＲ０〜ＣＬＲ３と、デジタルアンプの動作を停止させるＭＵＴＥ信号と、センサ基板２６に伝送される取得信号ＬＴと、が出力可能に構成されている。ここで、許可信号ＥＮＡＢＬＥｉは、ＬＥＤランプや演出モータの駆動基板３６，３７，２９，３０に搭載された複数個のドライバＤｒの動作を纏めて許可する制御信号であり、クリア信号ＣＬＲｉは、複数のドライバＤｒの内蔵レジスタＲ１〜Ｒｍを一斉にゼロリセットするための制御信号である。
【００８４】
図４に示す通り、ワンチップマイコン４０には、クロック同期方式で動作するシリアル入出力ポートＳＩＯ（Ｓｉ，Ｓｏ）も設けられている。ここで、シリアル入力ポートＳｉは、センサ基板２６に転送クロックＣＬＫを出力すると共に、この転送クロックＣＬＫに同期して伝送されるシリアルセンサ信号ＳＮを取得する用途で使用される。図示の通り、シリアルセンサ信号ＳＮは入力バッファ４６を経由して、シリアル入力ポートＳｉに伝送されている。
【００８５】
一方、シリアル出力ポートＳｏは、４チャンネルのシリアル出力ポートＳｏ０〜Ｓｏ３を含んで構成されており、ＬＥＤランプや演出モータの駆動基板３６，３７，２９，３０に搭載された複数個のドライバＤｒに伝送されるべき、必要データをシリアル出力している。すなわち、シリアル出力ポートＳｏ０〜Ｓｏ３は、クロック同期方式に基づいて、対応するランプ駆動基板３７，３６，２９，３０に伝送されるべき４チャンネルのシリアル駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ３を、クロック信号ＣＫ０〜ＣＫ３と共に出力している。
【００８６】
先に説明した通り、シリアル駆動データＳＤＡＴＡ０〜ＳＤＡＴＡ３は、その殆どが、各ＬＥＤの発光輝度をＰＷＭ制御（pulse width modulation）によって輝度調整するため輝度データ（ランプ駆動データ）であるが、演出モータＭＯ，Ｍ１〜Ｍｎを駆動するモータ駆動データも含まれている。
【００８７】
本実施例の場合、盤側部材ＧＭ２としては、第２チャンネルＣＨ２のランプ群を点灯駆動するランプ駆動基板２９と、第３チャンネルＣＨ３のランプ群及び演出モータＭ１〜Ｍｎを駆動するランプ＆モータ駆動基板３０が配置されている。そして、これらの駆動基板２９，３０には、複数個のＬＥＤドライバＤｒやモータドライバＤｒが配置されており、出力バッファ４８，４９を経由して、ワンチップマイコン４０から、クロック信号ＣＫｉ、シリアル駆動データＳＤＡＴＡｉ、許可信号ＥＮＡＢＬＥｉ、及び、クリア信号ＣＬＲｉを受け、これらの信号に基づいて、適宜なランプ演出やモータ演出を実行している（ｉ＝２〜３）。なお、ドライバＤｒの動作は、図９に関して後述するランプ＆モータ駆動基板３０のドライバの動作と同じであり、演出モータＭＯ，Ｍ１〜Ｍｎは、適宜な可動予告演出として機能している。
【００８８】
ところで、本実施例の場合、第０チャンネルＣＨ０と第１チャンネルＣＨ１のシリアル駆動データＳＤＡＴＡ０〜ＤＡＴＡ１は、対応するクロック信号ＣＫ０〜ＣＫ１と共に、クロックレス・シリアル・トランスミッタ４７に供給されている。また、トランスミッタ４７には、パラレル出力ポートＰｏ２から出力されるＭＵＴＥ信号と、音声プロセッサ４２から出力される５ビット長の信号５ビット信号（ＬＲＣＬＫ，ＳＣＬＫ，ＳＤ０〜ＳＤ２）と、シリアル入力ポートＳｉから出力される転送クロックＣＬＫも供給されている。そして、これら合計１６ビットの信号は、複合シリアル信号ＴＸ＋，ＴＸ−の一部として、クロックレス・シリアル・レシーバ５０に伝送されることは先に説明した通りである。
【００８９】
図６（ｃ）は、クロックレス・シリアル・トランスミッタ４７と、クロックレス・シリアル・レシーバ５０の接続関係を図示したものであり、本実施例のトランスミッタ４７とレシーバ５０の差動信号端子ＤＦＴＸ＋，ＤＦＴＸ−は、各々、０．１μＦ程度のＡＣ結合コンデンサを通して、直流カット状態で接続されている。
【００９０】
図６（ａ）は、本実施例のトランスミッタ４７及びレシーバ５０を実現する伝送ＩＣの内部構成を図示したものである。この伝送ＩＣは、ＬＣＤ（liquid crystal display）のデジタルＲＧＢ信号（各８ビット）を、一対の複合シリアル信号ＴＸ＋，ＴＸ−だけでシリアル伝送可能に設計されており、ＣＤＲ（Clock Data Recovery ）部を内蔵して構成されている。そして、シリアル伝送速度は、トランスミッタ４７のパラレルクロック端子ＰＣＬＫに供給されるサンプリングクロックΦの周波数で規定され、サンプリングクロックΦの１周期の間に、３６ビット長の複合シリアル信号が高速転送される（図６（ｂ）参照）。
【００９１】
ここで、伝送される３６ビット長は、本来の転送データ２８ビットと、ＣＤＲ機能などを実現するための付加ビット８ビットとに区分される。なお、本実施例では、転送データの最大値２８ビットのうち、以下に説明する１６ビットしか使用していない。
【００９２】
また、この伝送ＩＣは、差動信号端子ＤＦＴＸ＋，ＤＦＴＸ−から複合シリアル信号ＴＸ＋，ＴＸ−を出力する送信モードか、或いは、差動信号端子ＤＦＴＸ＋，ＤＦＴＸ−に複合シリアル信号ＴＸ＋，ＴＸ−を受ける受信モードかに選択可能に構成されている。具体的に確認すると、ＴＸ＿ＸＲＸ端子を、Ｈレベルに設定するとトランスミッタ４７として機能し、ＴＸ＿ＸＲＸ端子を、Ｌレベルに設定するとレシーバ５０として機能するよう構成されている。なお、ＤＦＳＥＴ１端子、ＤＦＳＥＴ０端子、及び、Ｆ＿ＸＳ端子は、その伝送ＩＣがトランスミッタ４７であるか、レシーバ５９かであるかで、その役目が異なるが、必要な性能を発揮するべく適宜に設定される。この点は、以下の説明では言及しない他の端子についても同様である。
【００９３】
何れにしても、この伝送ＩＣは、もともとＬＣＤ用に設計されおり、３×８ビット長のデジタルＲＧＢ端子とは別に、垂直同期信号端子ＶＳと、水平同期信号端子ＨＳと、イネーブル端子ＤＥとが存在するが、本実施例では、これらの端子は使用しない。すなわち、本実施例では、３×８ビット長のデジタルＲＧＢ端子のうちの適宜な１６ビットを活用して、これら１６ビットの端子に、駆動基板３６，３７のチャンネルＣＨ０〜ＣＨ１用の８ビット信号（CLR0-CLR1,ENABLE0-ENABLE1,SDATA0-SDATA1,CK0-CK1 ）と、転送クロックＣＬＫと、取得信号ＬＴと、ＭＵＴＥ信号と、音声プロセッサの５ビット出力信号（LRCLK,SCLK,SD0-SD2）と、を供給している（以下、この１６ビットをストリームデータということがある）。
【００９４】
先に説明した通り、この伝送ＩＣでは、トランスミッタ４７のパラレルクロック端子ＰＣＬＫに、適宜な周波数のサンプリングクロックΦを供給すると、このサンプリングクロックΦに同期して、上記したストリームデータがパラレルデータとして取得され、これらがＰ−Ｓ（parallel to serial）変換されて複合シリアル信号ＴＸ＋，ＴＸ−としてクロックレスに出力される。言い換えると、本実施例では、駆動基板３６，３７のドライバＤｒに伝送されるクロック信号ＣＫ０〜ＣＫ１や、センサ基板２６に伝送される転送クロックＣＬＫや、デジタルアンプ７０に伝送される音声クロックＳＣＬＫなど、これら全ての同期クロック信号が、パラレルデータとしてトランスミッタ４７にサンプリングされる。
【００９５】
そのため、同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）の周波数と、サンプリングクロックΦの周波数Ｆｓの関係は重要である。すなわち、同期クロック信号の取得タイミングが、最大で、サンプリング周期１／Ｆｓだけずれる可能性があり、この取得ズレが、各同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）が本来果たすべき機能を阻害する可能性もある。すなわち、同期クロック信号の変化を読み落す取得漏れが生じるおそれがある。
【００９６】
そこで、本実施例では、サンプリングクロックΦの周波数Ｆｓを、各同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）の周波数より大幅に高く設定することで、上記した取得漏れの可能性を回避している。具体的には、本実施例では、サンプリングクロックΦを７０ＭＨｚ程度に設定する一方で、上記した各同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）の周波数を、２ＭＨｚ（１／３５）以下に設定している。
【００９７】
そのため、例えば、ディーティ比５０％、周波数２ＭＨｚの同期クロック信号の取得ズレの最大値（約１４．３ｎＳ≒１／７０ＭＨｚ）は、その同期クロック信号のパルス幅（２５０ｎＳ）に対して、最大でも±５．７％程度に抑制され、同期クロックとしての機能が害されることはない。なお、各同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）の周波数は、必ずしも２ＭＨｚ以下に設定する必要はなく、サンプリングクロックΦの１／１０以下であれば、サンプリングクロックΦによる取得ズレは、同期クロック信号のパルス幅の２０％程度に抑制されて特に問題は生じない。
【００９８】
以下、サンプリングクロックΦが７０ＭＨｚであるとして説明を続けると、約１４．３ｎＳ（≒１／７０ＭＨｚ）間隔で取得された１６ビット長のストリームデータは、他のＮＵＬＬデータ１２ビットと共に、転送シリアルデータ２８ビットを構成し、これに付加ビット８ビットを加えた３６ビットが、トランスミッタ４７からレシーバ５０にシリアル転送される。本実施例では、約１４．３ｎＳごとに、３６ビット（実質２８ビット）が伝送されるので、シリアル転送速度は、３６×７０×１０６＝２．５２Ｇｂｓｐ、実効速度としては、２８×７０×１０６＝１．８９Ｇｂｓｐとなる。
【００９９】
このような構成の複合シリアル信号ＴＸ＋，ＴＸ−は、枠側部材ＧＭ１であるレシーバ５０に取得されて、Ｓ−Ｐ（serial to parallel）変換され、１６ビット長のストリームデータが復元される。また、ＣＤＲ部を経由してサンプリングクロックΦが復元される。そのため、復元されたサンプリングクロックによって、送信側のサンプリング周期を、受信側で把握することができ、ラッチパルスなどとして活用することもできる。但し、本実施例では、復元されたラッチパルスを使用していない。
【０１００】
図７は、枠中継基板３５とランプ駆動基板３６の回路構成を図示したものである。図示の通り、レシーバ５０の出力の一部ＣＬＫ，ＬＴは、センサ基板２６に転送され、他の一部ＬＲＣＬＫ，ＳＣＬＫ，ＳＤ０〜ＳＤ２，ＭＵＴＥは、デジタルアンプ７０ａ，７０ｂに供給される。そして、デジタルアンプ７０ａ，７０ｂの内部回路において、シリアル信号ＳＤ０〜ＳＤ２が、音声クロックＳＣＬＫに同期してＰＣＭ音声データに復元され、ＬＲＣＬＫ信号のレベルに応じて、左右の音声信号ＳＰＲ，ＳＰＬとしてＤ級増幅される。
【０１０１】
また、第０チャンネルと第１チャンネルの８ビット信号（CLR0-CLR1,ENABLE0-ENABLE1,SDATA0-SDATA1,CK0-CK1 ）は、バッファ回路７１を経由して、ランプ駆動基板３５に伝送される。一方、枠中継基板３５は、センサ基板２６からのシリアルセンサ信号ＳＮも受けており、バッファ回路７２を経由して、盤側の枠中継基板３４に伝送されている。
【０１０２】
図７に示す通り、ランプ駆動基板３６は、第１チャンネルの４ビット信号（ＣＬＲ１，ＥＮＡＢＬＥ１，ＳＤＡＴＡ１，ＣＫ１）を、複数のＬＥＤドライバＤｒに伝送している。そして、ＬＥＤドライバＤｒは、受けた駆動データＳＤＡＴＡ１に基づいて、必要なＬＥＤランプを指定輝度で点灯させる。一方、ランプ駆動基板３６は、第０チャンネルの４ビット信号（ＣＬＲ０，ＥＮＡＢＬＥ０，ＳＤＡＴＡ０，ＣＫ０）については、バッファ回路７３を経由して、ランプ＆モータ駆動基板３７に伝送している。
【０１０３】
図８は、センサ基板２６の回路構成と動作を説明する図面である。図８（ａ）に示す通り、センサ基板２６は、シフトレジスタ７４と、入力バッファ回路７５と、フィルタ回路７６とを中心に構成されている。何ら限定されないが、シフトレジスタ７４としては、例えば、図８（ｂ）に内部回路を示すＴＣ７４ＨＳＣ１６５Ｆ（東芝）が使用される。また、図７に関して説明した通り、センサ基板２６は、枠中継基板３５のシリアルレシーバ５０を経由して、転送クロックＣＬＫと取得信号ＬＴを受けている。
【０１０４】
図８に示す通り、入力バッファ回路７５は、プルアップ抵抗ＲとインバータＩＮとを有して構成されて、チャンスボタン１１や防犯センサから受けるスイッチ信号を論理反転させている。また、合計７ビット長のスイッチ信号が、入力バッファ回路７５を経由して、シフトレジスタ７４の７個の入力端子（Ｂ〜Ｈ）に供給されている。なお、最下位ビットの入力端子（Ａ）は、グランドに接続されている。
【０１０５】
フィルタ回路７６は、５０〜１００Ω程度の抵抗Ｒ１，Ｒ２と、５０〜１００ｐＦ程度のコンデンサＣ１，Ｃ２とで構成されたＣＲローパスフィルタを構成している。シフトレジスタ７４のパラレル入力端子Ｂ〜Ｈには、各種のスイッチ信号が供給されており、これらパラレル入力端子Ａ〜Ｈのデータは、枠中継基板３５から受ける取得信号ＬＴの立下りタイミングに同期してシフトレジスタ７４の内部レジスタに取得される。
【０１０６】
図示の通り、この実施例では、シフトレジスタ７４のシリアル入力端子ＩＮＰＵＴと禁止端子ＩＮＨＩＢＩＴとは、Ｌレベルに固定されている。そのため、転送クロックＣＬＫが供給されると、シフトレジスタ７４に取得されたデータが、転送クロックＣＬＫの立上りエッジに同期して、シリアルセンサ信号ＳＮとして出力される。そして、出力されたシリアルスイッチ信号ＳＮは、枠中継基板３５，３４を経由して演出制御基板２２に伝送され、ワンチップマイコン４０のシリアル入力ポートＳｉに供給される（図４）。そして、シリアル入力ポートＳｉは、自らが出力する転送クロックＣＬＫの立下りエッジに同期して、シリアルスイッチ信号ＳＮを順番に取得することになる。
【０１０７】
図９（ａ）は、第０チャンネルＣＨ０のランプ群や演出モータ群ＭＯを駆動するランプ＆モータ駆動基板３７の回路構成を示すブロック図である。図示の通り、ランプ＆モータ駆動基板３７は、枠中継基板３５から４ビット長のデータＥＮＡＢＬＥ０，ＳＤＡＴＡ０，ＣＫ０，ＣＬＲ０を受けるバッファ回路８０と、バッファ回路８０から４ビット長のデータを受ける複数個のドライバＤｒ〜Ｄｒと、を有して構成されている。なお、ＬＥＤランプは、ドライバＤｒによって直接駆動されるが、演出モータＭＯは、ドライバＤｒの出力を電流増幅するモータドライバ８１によって駆動される。
【０１０８】
先に説明した通り、この実施例では、モータ用のドライバＤｒと、ランプ用のドライバＤｒは、全て同一構成であり、ワンチップマイコン４０のパラレル出力ポートＰｏ２から出力された許可信号ＥＮＡＢＬＥ０及びクリア信号ＣＬＲ０と、ワンチップマイコン４０のシリアル出力ポートＳｏ０から出力されたシリアル駆動データＳＤＡＴＡ０及びクロック信号ＣＫ０と、を共通的に受けて動作している。なお、シリアル駆動データＳＤＡＴＡ０には、ランプ駆動信号とモータ駆動信号とが含まれている。
【０１０９】
先に説明した通り、許可信号ＥＮＡＢＬＥ０は、図９に示す全てのドライバＤｒ〜Ｄｒについて、その動作許否を纏めて規定する制御信号であり、クリア信号ＣＬＲｉは、全ドライバＤｒ〜Ｄｒの内蔵レジスタＲ１〜Ｒｍを一斉にゼロリセットする制御信号である。
【０１１０】
そして、図示のドライバＤｒは、例えば、５ビット長のアドレス端子（Ａ０−Ａ４）を有して、適宜にアドレスが付番可能に構成されている。また、内蔵された制御レジスタＲ１〜Ｒｍについて、そのレジスタ番号を指定して制御データＤｉ（８ビット長）を設定することで、２４ビット長の出力端子の各出力が適宜に諧調制御されるようになっている。なお、制御レジスタＲ１〜Ｒｍのレジスタ番号は８ビット長であり、また、５ビット長のアドレス端子（Ａ０−Ａ４）は、この実施例では、予め、Ｈ／Ｌレベルに設定されており、各ドライバＤｒのアドレスＡＤＲｉは固定値となる。
【０１１１】
図９（ｂ）は、ドライバＤｒの動作手順を示すタイムチャートであり、ワンチップマイコン４０（演出制御ＣＰＵ４０）の制御によって実現される。図示の通り、先ず、クリア信号ＣＬＲ０によって全てのドライバＤｒの内蔵レジスタＲ１〜Ｒｍがクリアされた後、許可信号ＥＮＡＢＬＥ０が許可レベルになる。
【０１１２】
次に、ワンチップマイコン４０の制御によって、シリアル駆動データＳＤＡＴＡ０が出力される。シリアル駆動データＳＤＡＴＡ０の出力手順としては、先ず、(1) 制御データＤｉを書込むべきドライバＤｒのアドレス番号ＡＤＲｉ（８ビット長）が出力され、これ続いて、(2) そのドライバＤｒにおいて、制御データＤｉを書込むべき制御レジスタＲ１〜Ｒｍのレジスタ番号（８ビット長）と、(3) その制御レジスタＲｉに書込むべき制御データＤｉ（８ビット長の設定値）とが、各々、クロック信号ＣＫ０に同期して出力される。
【０１１３】
なお、一連の制御レジスタＲ１〜Ｒｍについて、その先頭レジスタ番号Ｒｉを指定すれば、その後に連続する制御データ（設定値）Ｄ１，Ｄ２，Ｒ３・・・は、Ｒｉ，Ｒｉ＋１，Ｒｉ＋２・・・の制御データであるとドライバＤｒに認識され処理されるよう構成されている。
【０１１４】
したがって、シリアル駆動データＳＤＡＴＡ０の出力手順において、必ずしも、全ての制御レジスタＲｉに設定値を設定する必要は無く、例えば、一連Ｍ個の制御レジスタＲｉ〜Ｒｉ＋Ｍ−１への書込み処理であれば、制御データＭ個と、アドレスデータ２個とで、合計８×（Ｍ＋２）ビット長のシリアル駆動データＳＤＡＴＡ０で足り、本実施例では、このような構成を採っている。
【０１１５】
また、ドライバＤｒには、最大、８×３個のＬＥＤランプが接続可能に構成され（直列接続分は除く）、これらＬＥＤランプの点灯態様を規定する内部レジスタは、最低２４個（Ｍ＝２４）で足りるので、本実施例では、一つのドライバＤｒへのシリアル駆動データを、最低ビット長の２０８ビット（＝８×（Ｍ＋２））に抑制している。なお、この関係は、演出モータを駆動するドライバＤｒについても同じである。
【０１１６】
そして、所定のドライバＤｒに対する合計８×（Ｍ＋２）ビット長の出力処理が終われば、別のドライバＤｒに対する合計８×（Ｍ＋２）ビット長の出力処理が続くことになる。したがって、例えば、並列接続されたドライバＤｒが５個の場合でも、シリアル駆動データＳＤＡＴＡ０は、全体として、５×８×（Ｍ＋２）＝５×８×２６＝１０４０ビット長となる。
【０１１７】
ところで、先に説明した通り、本実施例では、図６に示すトランスミッタ４７のサンプリングクロックΦの周波数Ｆｓに対して、クロック信号ＣＫ０の周波数を大幅に低くするべく、例えば２ＭＨｚに抑制している。そのため、上記した１０４０ビットのシリアル駆動データＳＤＡＴＡ０の伝送時間が問題になる可能性がある。
【０１１８】
しかし、実際には、演出制御ＣＰＵ４０の制御負担となるような時間を消費することはない。すなわち、シリアル駆動データＳＤＡＴＡ０の伝送時間は、５個のドライバＤｒの全体に対しても、高々１０４０／（２×１０６）＝０．５ｍＳ程度であり、しかも、演出制御ＣＰＵは、この０．５ｍＳの送信処理の全てに拘束されるのではなく、シリアル出力ポートＳｏ０の送信データレジスタに、駆動データＳＤＡＴＡ０を設定すれば、その後は、他の処理に移行できるので、何ら問題にならない。
【０１１９】
なお、１バイトのシリアルデータがシリアル出力ポートＳｏ０によって送信される毎に、演出制御ＣＰＵが、送信データレジスタに次の１バイトデータを書込む構成を採るのではなく、複数バイト長の駆動データを一時保存可能なＦＩＦＯバッファを確保し、１バイトの駆動データが送信される毎に、次の駆動データがＦＩＦＯバッファから送信データレジスタに自動的に補給される構成を採るのも好適である。このような構成を採る場合には、演出制御ＣＰＵは、ＦＩＦＯ（First In First Out）バッファが空（empty ）になったタイミングで、複数バイトのパラレルデータをＦＩＦＯバッファに纏めて書込むので足りるので、並列接続されるドライバＤｒの個数が大幅に増えても何ら問題にならない。
【０１２０】
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は、何ら本発明を限定するものではない。例えば、実施例では、同期クロック信号（ＣＫ０〜ＣＫ１，ＣＬＫ，ＳＣＬＫ）の周波数を、サンプリングクロックΦの１／１０以下にするのが好ましいと説明したが、取得漏れを防ぐだけであれば、特に限定されない。
【０１２１】
例えば、複合シリアル信号に纏める全信号の最高周波数を、駆動データのクロック信号ＣＫ０〜ＣＫｎに設定すると共に、駆動データのクロック信号ＣＫ０〜ＣＫｎを単一のクロック信号ＣＫに共通化すれば（共通クロック信号ＣＫ）、サンプリングクロックΦの周波数を、単一のクロック信号ＣＫの周波数のＮ逓倍（Ｎ＞１）にして、互いの位相を一致させるだけで、取得漏れの問題を確実に解消することができる。
【０１２２】
図１０は、その関係を図示したものであり、最高周波数である共通クロック信号ＣＫと、その周波数を２逓倍したサンプリングクロックΦを示しており、×部分がサンプリングタイミングであることを示している。そして、駆動データＳＤＡＴＡや共通クロックＣＫが、サンプリングクロックΦの立上りエッジに同期して取得されて、駆動データＳＤＡＴＡ’や共通クロックＣＫ’になることが示されている。
【０１２３】
図示の通り、この構成を採る場合には、クロック信号（ＣＫ０〜ＣＫｎ）を含む全ての信号の周波数は、サンプリングクロックΦの１／２以下で足りる。但し、取得タイミングが遅れること（位相ズレ）は避けられないので、クロック信号（ＣＫ０〜ＣＫｎ）を含む全ての信号の周波数は、サンプリングクロックΦの１／１０以下である方が好適である。
【０１２４】
また、駆動データのクロック信号ＣＫ０〜ＣＫｎを共通化しない場合でも、互いの周波数比を整数比にして、その最高周波数をサンプリングクロックΦの１／２以下（好ましくは１／１０以下）に設定して、位相を揃えれば、図１０の場合と同様に、取得漏れの問題を解消することができる。
【０１２５】
なお、上記の実施例では、シリアルセンサ信号ＳＮの信号線をシングルエンド信号としたが差動信号としても良いのは言うまでもない。また、トランスミッタ４７とレシーバ５０を盤側部材ＧＭ２から枠側部材ＧＭ１へのシリアル伝送に使用したが、他の部分で使用しても良いのは言うまでもない。また、便宜上、弾球遊技機について説明したが、回胴遊技機を含む他の遊技機にも好適に適用できるのは勿論である。
【符号の説明】
【０１２６】
ＧＭ          遊技機
２２          演出制御手段
４７          送信手段
５０          受信手段
Φ            クロック信号
ＴＸ＋，ＴＸ−  複合シリアル信号
Ｓｏ          シリアルポート
ＳＤＡＴＡｉ  シリアル駆動信号
ＣＫｉ        クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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