(57)【特許請求の範囲】
【請求項１】
光検出器へ結合され、該光検出器から光電流を受けるよう構成されるノードと、
第１端子及び第２端子を有し、前記光電流から生じる電荷を前記第１端子及び前記第２端子で蓄えるよう構成されるキャパシタと、
前記第１端子及び前記第２端子のうちの一方を前記ノードへ選択的に結合するよう構成されるスイッチネットワークと、
前記スイッチネットワークへ結合され、前記第１端子及び前記第２端子のうちのどちらが前記ノードへ結合されるかを前記ノードでの電圧に基づき切り替えるように前記スイッチネットワークを作動させるよう構成されるマスター−スレーブ（ＭＳ）フリップフロップ（ＦＦ）であり、イネーブル入力部、データ入力部及びラッチ出力部を有する第１ラッチと、反転イネーブル入力部、データ入力部及びラッチ出力部を有する第２ラッチと、前記第２ラッチのラッチ出力部と前記第１ラッチのデータ入力部との間に結合される第１インバータとを含み、前記第１ラッチのラッチ出力部は前記第２ラッチのデータ入力部へ及び前記スイッチネットワークへ結合される、前記ＭＳ  ＦＦと、
第１基準電圧を生成するよう構成される電圧リファレンスと、
前記ノード、前記電圧リファレンス、前記第１ラッチのイネーブル入力部、前記第２ラッチの反転イネーブル入力部、及び前記ＭＳ  ＦＦへ結合されるコンパレータと
を有し、
前記コンパレータは、前記ノードでの電圧を前記第１基準電圧と比較し、前記ノードでの電圧が前記第１基準電圧を上回るとの決定に応答して第１レベルで出力信号を前記ＭＳ  ＦＦへ供給し、前記ノードでの電圧が前記第１基準電圧に満たないとの決定に応答して第２レベルで前記出力信号を前記ＭＳ  ＦＦへ供給するよう構成され、
前記ＭＳ  ＦＦの前記第２ラッチは、そのラッチ出力部で、前記コンパレータから受信された前記出力信号に基づき、パルス信号を生成するよう構成され、該パルス信号は、前記光検出器に入る光の強さに対応する周波数を有する、
電流−周波数変換器。
【請求項２】
前記コンパレータと前記ＭＳ  ＦＦとの間に結合されるバッファ
を更に有する請求項１に記載の電流−周波数変換器。
【請求項３】
前記ノードと前記電圧リファレンスとの間に結合され、リセットラインを介してコントローラへ結合されるよう構成されるリセットスイッチを更に有し、
前記電圧リファレンスは、第２基準電圧を生成するよう更に構成され、
前記リセットスイッチは、リセット動作モードにおいて前記ノードを前記第２基準電圧へ選択的に結合するよう更に構成される、
請求項１に記載の電流−周波数変換器。
【請求項４】
前記コンパレータから前記第１レベルで前記出力信号を受信することに応答して、前記第２ラッチは、前記スイッチネットワークを作動させて、前記第１端子及び前記第２端子のうちのどちらか一方が前記ノードへ結合されるかを交互に行うように、前記パルス信号を生成するよう更に構成される、
請求項３に記載の電流−周波数変換器。
【請求項５】
前記スイッチネットワークは、
第１動作モードにおいて、前記キャパシタの前記第１端子を前記ノードへ、及び前記キャパシタの前記第２端子を前記第２基準電圧へ選択的に結合するよう構成される第１スイッチ対と、
第２動作モードにおいて、前記キャパシタの前記第２端子を前記ノードへ、及び前記キャパシタの前記第１端子を前記第２基準電圧へ選択的に結合するよう構成される第２スイッチ対と
を有する双極双投（ＤＰＤＴ）スイッチネットワークであり、
前記コンパレータから前記第１レベルで前記出力信号を受信することに応答して前記第２ラッチによって生成される前記パルス信号は、前記第１動作モードと前記第２動作モードとを交互に行うように前記ＤＰＤＴスイッチネットワークを作動させるよう構成される、
請求項４に記載の電流−周波数変換器。
【請求項６】
前記第２基準電圧は、前記第１基準電圧の値の半分である値を有する、
請求項５に記載の電流−周波数変換器。
【請求項７】
前記第２ラッチと前記第２スイッチ対との間に結合される第２インバータを更に有し、
前記第２インバータは、前記第２ラッチからの前記パルス信号を反転させ、反転されたパルス信号を前記第２スイッチ対へ供給するよう構成される、
請求項５に記載の電流−周波数変換器。
【請求項８】
前記第１スイッチ対は、伝送ゲート（Ｔ−ｇａｔｅｓ）の第１対を含み、
前記第２スイッチ対は、伝送ゲート（Ｔ−ｇａｔｅｓ）の第２対を含む、
請求項７に記載の電流−周波数変換器。
【請求項９】
前記ＤＰＤＴスイッチネットワークは、前記第１スイッチ対と前記第２ラッチとの間に結合される第１遅延回路と、前記第２スイッチ対と前記第２インバータとの間に結合される第２遅延回路とを更に有し、
前記第１遅延回路及び前記第２遅延回路は、前記第１動作モード及び前記第２動作モードが相互排他的であることを確かにするよう構成される、
請求項８に記載の電流−周波数変換器。
【請求項１０】
前記第２ラッチは、デジタルピクセルのデジタルカウンタへ結合され、前記パルス信号を前記デジタルカウンタへ供給するよう更に構成される、
請求項１に記載の電流−周波数変換器。
【請求項１１】
光電流を周波数へ変換する方法であって、
光検出器へ結合されるノードで、該光検出器に入る光に応答して該光検出器によって生成される光電流を受ける動作と、
前記ノードへ結合されるキャパシタの第１端子で前記光電流からの電荷を蓄える動作と、
前記キャパシタの前記第１端子での電圧を第１基準電圧と比較する動作と、
前記比較する動作に基づき、前記第１端子での電圧が前記第１基準電圧を上回るとの決定に応答して第１レベルで出力信号を生成する動作と、
前記比較する動作に基づき、前記第１端子での電圧が前記第１基準電圧に満たないとの決定に応答して第２レベルで前記出力信号を生成する動作と、
前記出力信号をマスター−スレーブ（ＭＳ）フリップフロップ（ＦＦ）の第１ラッチのイネーブル入力部へ及び前記ＭＳ  ＦＦの第２ラッチの反転イネーブル入力部へ供給する動作と、
前記キャパシタの前記第１端子での電圧が前記第１基準電圧を上回るとの決定に応答して、前記第１レベルでの前記出力信号により前記第１ラッチを有効にし、前記第１レベルでの前記出力信号により前記第２ラッチを無効にする動作と、
前記第１ラッチが有効にされることに応答して、前記第１ラッチのデータ入力部で、前記第２ラッチのラッチ出力部と前記第１ラッチのデータ入力部との間に結合されるインバータによって生成された第１出力ロジック信号を読み出す動作と、
前記第１ラッチのデータ入力部で前記第１出力ロジック信号を読み出すことに応答して、前記第１ラッチのラッチ出力部から、前記第２ラッチのデータ入力部へ、並びに前記キャパシタの前記第１端子及び第２端子に結合されるスイッチネットワークへ、第２出力ロジック信号を送信する動作であり、該第２出力ロジック信号は、前記キャパシタの前記第１端子を前記ノードから切り離し且つ前記キャパシタの前記第２端子を前記ノードへ接続するように前記スイッチネットワークを作動させるよう構成される、前記送信する動作と、
前記キャパシタの前記第１端子を前記ノードから切り離し且つ前記キャパシタの第２端子を前記ノードへ接続することに応答して、前記キャパシタの前記第２端子で前記光電流からの電荷を蓄える動作と
を有する方法。
【請求項１２】
前記キャパシタの前記第１端子での電圧が前記第１基準電圧を上回るとの決定に更に応答して、前記キャパシタの前記第２端子を第２基準電圧から切り離し、前記キャパシタの前記第１端子を前記第２基準電圧へ接続すること
を更に有する請求項１１に記載の方法。
【請求項１３】
前記キャパシタの前記第２端子での電圧を前記第１基準電圧と比較することと、
前記キャパシタの前記第２端子での電圧が前記第１基準電圧を上回るとの決定に応答して、前記キャパシタの前記第２端子を前記ノードから切り離し、前記キャパシタの前記第１端子を前記ノードへ再接続し、前記キャパシタの前記第１端子で前記光電流からの電荷を蓄えることと
を更に有する請求項１２に記載の方法。
【請求項１４】
リセット動作モードにおいて、リセットスイッチにより、前記ノードを前記第２基準電圧へ結合することと、
前記キャパシタの前記第１端子で前記電荷を蓄え始めるよう前記リセットスイッチを開くことと
を更に有する請求項１２に記載の方法。
【請求項１５】
前記キャパシタの前記第１端子及び前記キャパシタの前記第２端子の両方が同時に前記ノードへ結合されないよう前記ノードへの前記キャパシタの前記第２端子の接続を遅延させること
を更に有する請求項１２に記載の方法。
【請求項１６】
前記第２出力ロジック信号を送信することは、前記キャパシタの前記第１端子での電圧を前記第１基準電圧と比較することに基づきパルス信号として前記第２出力ロジック信号を生成することを有し、該パルス信号は、前記光検出器に入る光の強さに対応し、
前記キャパシタの前記第１端子を前記ノードから切り離すことは、前記キャパシタの前記第１端子を前記ノードから切り離すよう前記パルス信号を前記スイッチネットワークへ供給することを含み、
前記キャパシタの前記第２端子を前記ノードへ接続することは、前記キャパシタの前記第２端子を前記ノードへ接続するよう前記パルス信号を前記スイッチネットワークへ供給することを含む、
請求項１２に記載の方法。
【請求項１７】
前記パルス信号をデジタルピクセルのデジタルカウンタへ供給すること
を更に有する請求項１６に記載の方法。
【請求項１８】
光検出器に入る光に応答して光電流を生成するよう構成される前記光検出器と、
前記光検出器へ結合され、前記光電流を受け、前記光検出器に入る光の強さに対応するパルス信号を生成するよう構成される電流−周波数変換器と、
前記光検出器に入る光の強さのデジタル表現を前記パルス信号に基づき生成するよう構成されるデジタルカウンタと
を有し、
前記電流−周波数変換器は、前記光電流に基づき出力信号を生成する自己参照手段と、該自己参照手段へ結合されるマスター−スレーブ（ＭＳ）フリップフロップ（ＦＦ）とを含み、
前記ＭＳ  ＦＦは、
イネーブル入力部及びラッチ出力部を有する第１ラッチと、
反転イネーブル入力部と、前記第１ラッチのデータ入力部へ及びスイッチネットワークへ結合されるラッチ出力部とを有する第２ラッチと、
前記第１ラッチのラッチ出力部と前記第２ラッチのデータ入力部との間に結合される第１インバータと
を有し、
前記ＭＳ  ＦＦの前記第２ラッチは、そのラッチ出力部で、前記自己参照手段から受信された前記出力信号に基づき、パルス信号を生成するよう構成され、該パルス信号は、前記光検出器に入る光の強さに対応する周波数を有する、
デジタルピクセル。
【発明の詳細な説明】
【背景技術】
【０００１】
［政府助成による研究］
本発明は、ＳＰＡＷＡＲシステム・センター・パシフィックによって拠出された契約番号Ｎ６６００１−１２−Ｃ２０１０の下で合衆国政府の支援を受けて行われた。合衆国政府は、本発明において一定の権利を有している。
【０００２】
［背景］
焦点面アレイ（focal  plane  array）は、行及び列によって編成された、検出器素子又はピクセルの２次元アレイを通常は含む。ピクセル内の回路又は撮像装置がフォトダイオードからの電荷を蓄えることが一般的であり、電荷は、フォトダイオードに入射する様々な波長の光の束に対応する。しばしば、電荷は、容量素子で蓄えられ、容量素子は、電荷を有効に積分して、積分インターバルと呼ばれる所与の時間インターバルにわたる束の強さに対応する電圧を生成する。
【０００３】
従来のアナログピクセルでは、ウェル・キャパシタが検出器ダイオードへ結合される。ウェル・キャパシタは、積分インターバルにわたって検出器ダイオードからの光電流を積分する。フレームごとに一度、ウェル・キャパシタにおける電圧は、サンプル・アンド・ホールド・キャパシタへ転送され、次いで、ラインごとに、アナログ−デジタル変換器（ＡＤＣ；Analog  to  Digital  Converter）へ移される。ＡＤＣは電圧をバイナリ値へ変換する。しかし、ピクセルのサイズが小さくなるにつれて、有効な電荷の量を保持するウェル・キャパシタの能力は減退されている。
【０００４】
ピクセル内ＡＤＣイメージングは、所望のサイズのピクセルが縮小し続ける（例えば、１５ミクロンを下回る。）につれて、改善された光電荷容量を提供する。従来のピクセル内ＡＤＣ設計は、比較的小さいキャパシタにおいて電荷を蓄え、閾電荷がキャパシタで保持されるたびにリセット（すなわち、放電）される量子化アナログフロントエンド回路を含む。充電及びリセットのパターンは、積分する光電流が多くなるにつれて繰り返される。各リセットイベントは、デジタルカウンタ回路により“積算”（すなわち、カウント）される。フレームごとに、大域的スナップショットが、ラインごとにデジタルカウンタの内容をスナップショットレジスタにコピーし、次いでスナップショットレジスタを読み出すことによって、取得される。その効果は、比較的小さいピクセルサイズを保ちながら撮像装置のウェル容量を指数関数的に増大させることである。
【発明の概要】
【０００５】
スイッチドキャパシタを使用する自己参照型（self-referencing）電流−周波数変換器が提供される。これは、有利になるように、ディープサブミクロンＣＭＯＳの高速なゲート速度を利用する。電流−周波数変換器は、マスター−スレーブ（ＭＳ；Master-Slave）フリップフロップ（ＦＦ；Flip  Flop）のマスター及びＤＰＤＴスイッチネットワークを使用して、積分キャパシタの極性を制御する。キャパシタにおける基準電荷レベルの横断のたびに、ＭＳ  ＦＦは切り替わって、ＤＰＤＴスイッチネットワークをオンし、それによって、積分キャパシタの両方の端子を入れ換える。そして、ＤＰＤＴスイッチネットワークは、その名目上安定した積分状態に戻る。基準電荷レベルが横断されるときに自動的に積分キャパシタを入れ換えることによって、典型的なピクセル内撮像装置の電流−周波数生成において使用される標準のリセットメカニズムは必要とされず、リセットパルス幅及びリセットノイズに付随する問題は取り除かれる。現に、電流−周波数変換器のゲート速度を速めることは、変換器の性能を実際に改善する。その上、リセットに関連した放電電流は存在せず、回路はスイッチングイベントの間積分し続ける。
【０００６】
態様及び実施形態は、光検出器へ結合され、該光検出器から光電流を受けるよう構成されるノードと、第１端子及び第２端子を有し、前記光電流から生じる電荷を前記第１端子及び前記第２端子で蓄えるよう構成されるキャパシタと、前記第１端子及び前記第２端子のうちの一方を前記ノードへ選択的に結合するよう構成されるスイッチネットワークと、前記スイッチネットワークへ結合され、前記第１端子及び前記第２端子のうちのどちらが前記ノードへ結合されるかを前記ノードでの電圧に基づき切り替えるように前記スイッチネットワークを作動させるよう構成されるマスター−スレーブ（ＭＳ）フリップフロップ（ＦＦ）とを有する電流−周波数変換器を対象とする。
【０００７】
一実施形態に従って、当該電流−周波数変換器は、第１基準電圧を生成するよう構成される電圧リファレンスと、前記ノード、前記電圧リファレンス、及び前記ＭＳ  ＦＦへ結合されるコンパレータとを更に有する。前記コンパレータは、前記ノードでの電圧を前記第１基準電圧と比較し、前記ノードでの電圧が前記第１基準電圧を上回るとの決定に応答して第１レベルで出力信号を前記ＭＳ  ＦＦへ供給し、前記ノードでの電圧が前記第１基準電圧に満たないとの決定に応答して第２レベルで前記出力信号を前記ＭＳ  ＦＦへ供給するよう構成される。他の実施形態は、当該電流−周波数変換器は、前記コンパレータと前記ＭＳ  ＦＦとの間に結合されるバッファを更に有する。
【０００８】
他の実施形態に従って、前記ＭＳ  ＦＦは、前記コンパレータへ結合されるイネーブル入力部、及びラッチ出力部とを有する第１ラッチと、前記コンパレータへ結合される反転イネーブル入力部並びに、前記第１ラッチのデータ入力部へ及び前記スイッチネットワークへ結合されるラッチ出力部を有する第２ラッチと、前記第１ラッチのラッチ出力部と前記第２ラッチのデータ入力部との間に結合される第１インバータとを有する。前記第２ラッチは、そのラッチ出力部で、前記コンパレータから受信された前記出力信号に基づき、パルス信号を生成するよう構成される。該パルス信号は、前記光検出器に入る光の強さに対応する周波数を有する。
【０００９】
一実施形態に従って、当該電流−周波数変換器は、前記ノードと前記電圧リファレンスとの間に結合され、リセットラインを介してコントローラへ結合されるよう構成されるリセットスイッチを更に有する。前記電圧リファレンスは、第２基準電圧を生成するよう更に構成される。前記リセットスイッチは、リセット動作モードにおいて前記ノードを前記第２基準電圧へ選択的に結合するよう更に構成される。一実施形態において、前記コンパレータから前記第１レベルで前記出力信号を受信することに応答して、前記第２ラッチは、前記スイッチネットワークを作動させて、前記第１端子及び前記第２端子のうちのどちらか一方が前記ノードへ結合されるかを交互に行うように、前記パルス信号を生成するよう更に構成される。
【００１０】
他の実施形態に従って、前記スイッチネットワークは、第１動作モードにおいて、前記キャパシタの前記第１端子を前記ノードへ、及び前記キャパシタの前記第２端子を前記第２基準電圧へ選択的に結合するよう構成される第１スイッチ対と、第２動作モードにおいて、前記キャパシタの前記第２端子を前記ノードへ、及び前記キャパシタの前記第１端子を前記第２基準電圧へ選択的に結合するよう構成される第２スイッチ対とを有する双極双投（ＤＰＤＴ；Double-Pull  Double-Throw）スイッチネットワークである。前記コンパレータから前記第１レベルで前記出力信号を受信することに応答して前記第２ラッチによって生成される前記パルス信号は、前記第１動作モードと前記第２動作モードとを交互に行うように前記ＤＰＤＴスイッチネットワークを作動させるよう構成される。一実施形態において、前記第２基準電圧は、前記第１基準電圧の値の半分である値を有する。
【００１１】
一実施形態に従って、当該電流−周波数変換器は、前記第２ラッチと前記第２スイッチ対との間に結合される第２インバータを更に有する。前記第２インバータは、前記第２ラッチからの前記パルス信号を反転させ、反転されたパルス信号を前記第２スイッチ対へ供給するよう構成される。一実施形態において、前記第１スイッチ対は、伝送ゲート（Ｔ−ｇａｔｅ）の第１対を含み、前記第２スイッチ対は、伝送ゲート（Ｔ−ｇａｔｅ）の第２対を含む。他の実施形態では、前記ＤＰＤＴスイッチネットワークは、前記第１スイッチ対と前記第２ラッチとの間に結合される第１遅延回路と、前記第２スイッチ対と前記第２インバータとの間に結合される第２遅延回路とを更に有する。前記第１遅延回路及び前記第２遅延回路は、前記第１動作モード及び前記第２動作モードが相互排他的であることを確かにするよう構成される。
【００１２】
他の実施形態に従って、前記第２ラッチは、デジタルピクセルのデジタルカウンタへ結合され、前記パルス信号を前記デジタルカウンタへ供給するよう更に構成される。
【００１３】
他の態様は、光電流を周波数へ変換する方法であって、光検出器へ結合されるノードで、該光検出器に入る光に応答して該光検出器によって生成される光電流を受けることと、前記ノードへ結合されるキャパシタの第１端子で前記光電流からの電荷を蓄えることと、前記キャパシタの前記第１端子での電圧を第１基準電圧と比較することと、前記キャパシタの前記第１端子での電圧が前記第１基準電圧を上回るとの決定に応答して、前記キャパシタの前記第１端子を前記ノードから切り離し、前記キャパシタの第２端子を前記ノードへ接続し、前記キャパシタの前記第２端子で前記光電流からの電荷を蓄えることとを有する方法を対象とする。
【００１４】
一実施形態に従って、当該方法は、前記キャパシタの前記第１端子での電圧が前記第１基準電圧を上回るとの決定に更に応答して、前記キャパシタの前記第２端子を第２基準電圧から切り離し、前記キャパシタの前記第１端子を前記第２基準電圧へ接続することを更に有する。一実施形態に従って、当該方法は、前記キャパシタの前記第２端子での電圧を前記第１基準電圧と比較することと、前記キャパシタの前記第２端子での電圧が前記第１基準電圧を上回るとの決定に応答して、前記キャパシタの前記第２端子を前記ノードから切り離し、前記キャパシタの前記第１端子を前記ノードへ再接続し、前記キャパシタの前記第１端子で前記光電流からの電荷を蓄えることとを更に有する。
【００１５】
他の実施形態に従って、当該方法は、リセット動作モードにおいて、リセットスイッチにより、前記ノードを前記第２基準電圧へ結合することと、前記キャパシタの前記第１端子で前記電荷を蓄え始めるよう前記リセットスイッチを開くこととを更に有する。一実施形態において、当該方法は、前記キャパシタの前記第１端子及び前記キャパシタの前記第２端子の両方が同時に前記ノードへ結合されないよう前記ノードへの前記キャパシタの前記第２端子の接続を遅延させることを更に有する。他の実施形態では、当該方法は、前記キャパシタの前記第１端子での電圧を前記第１基準電圧と比較することに基づきパルス信号を生成することを更に有し、該パルス信号は、前記光検出器に入る光の強さに対応する。前記キャパシタの前記第１端子を前記ノードから切り離すことは、前記キャパシタの前記第１端子を前記ノードから切り離すよう前記パルス信号をスイッチネットワークへ供給することを含む。前記キャパシタの前記第２端子を前記ノードへ接続することは、前記キャパシタの前記第２端子を前記ノードへ接続するよう前記パルス信号を前記スイッチネットワークへ供給することを含む。一実施形態において、当該方法は、前記パルス信号をデジタルピクセルのデジタルカウンタへ供給することを更に有する。
【００１６】
一態様は、光検出器に入る光に応答して光電流を生成するよう構成される前記光検出器と、該光検出器へ結合され、前記光電流を受け、前記光検出器に入る光の強さに対応する出力信号を生成するよう構成される電流−周波数変換器と、前記光検出器に入る光の強さのデジタル表現を前記出力信号に基づき生成するよう構成されるデジタルカウンタとを有し、前記電流−周波数変換器は、前記出力信号を前記光電流に基づき生成する自己参照手段を含む、デジタルピクセルを対象とする。
【図面の簡単な説明】
【００１７】
少なくとも１つの実施形態の様々な態様は、添付の図を参照して以下で説明される。図は、実寸通りであるよう意図されない。図は、様々な態様及び実施形態の実例及び更なる理解を提供するために含まれており、本明細書において組み込まれてその部分を構成するが、本発明の制限の定義として意図されない。図中、様々な図で表される同じ又は略同じ構成要素の夫々は、同じ符号により表記される。明りょうさのために、全ての構成要素が全ての図において符号を付されているわけでない。
【図１】本発明の態様に従うデジタルピクセルの一実施形態を表すブロック図である。
【図２】本発明の態様に従う電流−周波数変換器の一実施形態を表すブロック図である。
【図３】本発明の態様に従う電流−周波数変換器の動作を表すタイミング図を示す。
【図４】本発明の態様に従うＤＰＤＴスイッチネットワークの一実施形態を表す概略図である。
【発明を実施するための形態】
【００１８】
従来のピクセル内ＡＤＣ撮像装置は、様々な制限に苦しむ。例えば、従来のピクセル内ＡＤＣ撮像装置のリセットイベントが起きている（すなわち、撮像装置内の積分キャパシタが放電している）ときに、積分キャパシタは光電流を積分していない。高い値（例えば、最大値）の光電流で、リセットイベント中に光電流を積分しないことに付随する誤差項は増大し、ピクセル内ＡＤＣ撮像装置の精度を制限しうる。
【００１９】
従来のピクセル内撮像装置の他の欠点は、半導体テクノロジが改善するにつれて、積分キャパシタを完全に放電するのに十分なリセットパルス幅がより困難になることである。例えば、ディープサブミクロン（例えば、２８ｎｍ）相補型金属酸化膜半導体（ＣＭＯＳ；Complementary  Metal-Oxide-Semiconductor）テクノロジにおいて必要なリセットパルス幅を生成することは、より古い（例えば、１８０ｎｍＣＭＯＳ）テクノロジよりも困難である。主たる問題は、改善された半導体テクノロジによれば、ゲートが小さくなるにつれてゲート速度が速くなり、積分キャパシタを完全にリセットするための十分な幅のパルスを生成することをより困難にすることである。ゲートのカスケードチェーンは、幅広のパルスを生成するために一般的に使用される。しかし、これは、電力消費量の増大、電源におけるデジタルスイッチングノイズ、パルス幅のより大きな変動、及びノイズの増大の問題を引き起こしうる。より広いパルスを生成するためにより多くのゲートがカスケード接続されるほど、積分電流を遮断するリセットパルスに付随するノイズ項は更に増大する。
【００２０】
カスケード接続されたゲートのチェーンが、前述の関連する問題を軽減するよう制限される場合には、撮像装置内のフィードバックループは、他の安定性問題を示しうる。例えば、ディープサブミクロンテクノロジにおいて、ゲートは、積分キャパシタがリセットイベント中に部分的にしか消耗しないほど速いので、撮像装置のフィードバック周波数を増大させ、不安定性及び潜在的な“細動（fibrillation）”（例えば、不安定又は“スタック（stuck）”ピクセル）を生じさせうる。
【００２１】
然るに、スイッチドキャパシタを使用する電流−周波数変換器であって、有利になるように、ディープサブミクロンＣＭＯＳの高速なゲート速度を利用する前記電流−周波数変換器が提供される。電流−周波数変換器は、マスター−スレーブ（ＭＳ；Master-Slave）フリップフロップ（ＦＦ；Flip  Flop）のマスター及びＤＰＤＴスイッチネットワークを使用して、積分キャパシタの極性を制御する。キャパシタにおける基準電荷レベルの横断のたびに、ＭＳ  ＦＦは切り替わって、ＤＰＤＴスイッチネットワークをオンし、それによって、積分キャパシタの両方の端子を入れ換える。そして、ＤＰＤＴスイッチネットワークは、その名目上安定した積分状態に戻る。基準電荷レベルが横断されるときに自動的に積分キャパシタを入れ換えることによって、典型的なピクセル内撮像装置の電流−周波数生成において使用される標準のリセットメカニズムは必要とされず、リセットパルス幅及びリセットノイズに付随する問題は取り除かれる。電流−周波数変換器のゲート速度を速めることは、ゲート速度が速くなるにつれて性能が劣化する従来のリセットメカニズムとは違って、変換器の性能を改善し得る。その上、リセットに関連した放電電流は存在せず、回路はスイッチングイベントの間積分し続ける。
【００２２】
当然ながら、本明細書で説明される方法及び装置の実施形態は、以下の記載で示されるか又は添付の図面に表されるコンポーネントの配置及び構成の詳細に適用の際に制限されない。方法及び装置は、他の実施形態で実装されること、及び様々な方法で実施又は実行されることが可能である。具体的な実施の例は、説明のためにのみ本明細書において与えられており、制限であるよう意図されない。また、本明細書で使用される表現及び用語は、説明を目的としており、制限と見なされるべきではない。“含む（including）”、“有する（comprising）”、“有している（having）”、“含む（containing）”、“伴う（involving）”及びそれらの変形の本明細書中の使用は、それらの前に挙げられているアイテム及びそれらの同等物とともに更なるアイテムを包含するよう意図されている。“又は（or）”との言及は、“又は”を用いて記載されている如何なる項目も、記載されている項目のうちの１つ、１つよりも多く、及び全てのいずれかを示し得るように、包括的に解釈されるべきである。
【００２３】
図１は、本発明の態様に従うデジタルピクセル１００の一実施形態を表すブロック図である。デジタルピクセル１００は、フォトダイオード１０２、電流−周波数変換器１０４、デジタルカウンタ１０６、スナップショットレジスタ１０８、及びトライステート（tri-state）ドライバ１１０を含む。フォトダイオード１０２は変換器１０４へ結合されている。変換器１０４はデジタルカウンタ１０６へ更に結合されている。スナップショットレジスタ１０８はデジタルカウンタ１０６及びトライステートドライバ１１０へ結合されている。トライステートドライバ１１０は画像プロセッサへ結合されている。
【００２４】
光１１２がフォトダイオード１０２に入射すると、光１１２の強さに基づく電流が、フォトダイオード１０２から電流−周波数変換器１０４へ供給される。変換器１０４は、光１１２の強さに基づく周波数を有しているパルス状のクロック信号１１４を生成する。デジタルカウンタ１０６は、ある期間にわたって、クロック信号１１４に含まれるパルスの数をカウントする。フレームごとに、デジタルカウンタ１０６によってカウントされたパルスの数のデジタル表現は、スナップショットレジスタ１０８にコピーされる。デジタルカウンタ１０６によってカウントされたパルスの数のデジタル表現は、次いで、トライステートドライバ１１０を介して画像プロセッサへ供給される。一実施形態に従って、デジタルピクセル１００は、焦点面アレイの行又は例にある複数のピクセルのうちの１つである。画像プロセッサは、同じ列又は行にある夫々のデジタルピクセルからデジタルカウンタ値１１６を受け取り、デジタルカウンタ値１１６を利用して画像を生成する。電流−周波数変換器１０４の動作は、図２及び３を参照して以下で更に詳細に説明される。
【００２５】
図２は、本発明の態様に従う電流−周波数変換器１０４の一実施形態を表すブロック図である。変換器１０４は、ダイレクトインジェクション（ＤＩ；Direct  Injection）“ゲート”トランジスタ２０２と、ＤＰＤＴスイッチネットワーク２０５をまとまって構成する複数のスイッチ（ＳＡ１  ２０４、ＳＡ２  ２０６、ＳＢ１  ２０８、ＳＢ２  ２１０）と、積分キャパシタ（ＣＩＮＴ）２１２と、リセットスイッチ（ＳＣ）２１４と、演算増幅器（ＣｏｍｐＡ）２１６と、トグルＭＳ  ＦＦ２２０と、電圧リファレンス２２８とを含む。一実施形態に従って、電圧ＭＳ  ＦＦ２２０は、第１インバータ（ＩｎｖＡ）２２２、第１ラッチ（ＬａｔｃｈＡ）２２４、及び第２ラッチ（ＬａｔｃｈＢ）２２６を含む。変換器１０４は第２インバータ（ＩｎｖＢ）２３０を更に含む。一実施形態において、ラッチ２２４、２２６はＤタイプラッチであるが、他の実施形態では、如何なる他の適切なラッチも利用され得る。
【００２６】
フォトダイオード１０２は、検出器電圧源（ｖｄｅｔ）２０３とトランジスタ２０２との間に結合されている。バイアス電圧源（ｖｂｉａｓｄｉ）はトランジスタ２０２のゲートへ結合されている。一実施形態において、トランジスタ２０２はｐチャネル電界効果トランジスタ（ＰＦＥＴ；p-Channel  Field-Effect-Transistor）であるが、他の実施形態では、トランジスタ２０２は如何なる他の適切なタイプのトランジスタでもあり得る。また、他の実施形態では、フォトダイオードを接続するための如何なる他の適切な接続トポロジも利用され得る。
【００２７】
トランジスタ２０２の端子、ＤＰＤＴスイッチネットワーク２０５、及び演算増幅器２１６の負端子は、ノードＮ１  ２０７で一緒に結合されている。スイッチＳＡ１  ２０４の第１端子、スイッチＳＢ１  ２０８の第１端子、及びスイッチＳＣ  ２１４の第１端子は、ノードＮ１  ２０７で一緒に結合されている。スイッチＳＡ１  ２０４の第２端子及びスイッチＳＢ２  ２１０の第１端子は、キャパシタ２１２の第１端子（Ｐ１）３１２へ結合されている。スイッチＳＢ１  ２０８の第２端子及びスイッチＳＡ２  ２０６の第１端子は、キャパシタ２１２の第２端子（Ｐ２）２１５へ結合されている。スイッチＳＢ２  ２１０の第２端子及びスイッチＳＡ２  ２０６の第２端子は、スイッチＳＣ  ２１４の第２端子へ結合されている。
【００２８】
スイッチＳＡ１  ２０４及びＳＡ２  ２０６は、対として動作し、いつでも両方が開き又は両方が閉じられる。スイッチＳＢ１  ２０８及びＳＢ２  ２１０は、対として動作し、いつでも両方が開き又は両方が閉じられる。スイッチ対ＳＡ１／ＳＡ２は、スイッチ対ＳＢ１／ＳＢ２とは反対に（すなわち、相補的に）作動する。すなわち、スイッチ対ＳＡ１／ＳＡ２が閉じられる場合には、スイッチ対ＳＢ１／ＳＢ２は開く。反対に、スイッチ対ＳＡ１／ＳＡ２が開く場合には、スイッチ対ＳＢ１／ＳＢ２は閉じられる。このようにして、スイッチ対は双極双投（ＤＰＤＴ）スイッチを実現する。
【００２９】
一実施形態に従って、電圧リファレンス２２８は、第１電圧源（ＶＡ）２３２及び第２電圧源（ＶＢ）２３４を含む。第１電圧源２３２の正端子は、演算増幅器２１６の正端子へ結合され、第１基準電圧（Ｖｒｅｆ）２３３を演算増幅器２１６の正端子へ供給するよう構成される。第１電圧源２３２の負端子は、第２電圧源２３４の正端子へ結合されている。第１電圧源２３２の負端子及び第２電圧源２３４の正端子は、スイッチＳＣ２１４の第２端子へ更に結合され、第２基準電圧（ＶｒｅｆＬｏ）２３５をＤＰＤＴスイッチネットワーク２０５及びスイッチＳＣ２１４へ供給するよう構成される。一実施形態に従って、第１基準電圧（Ｖｒｅｆ）２３３は、第２基準電圧（ＶｒｅｆＬｏ）２３５のおおよそ２倍の値をとる。例えば、一実施形態において、第１基準電圧（Ｖｒｅｆ）２３３は約５００ｍＶであり、第２基準電圧（ＶｒｅｆＬｏ）２３５は約２５０ｍＶである。なお、他の実施形態では、第１基準電圧及び第２基準電圧は、別なふうに設定され得る。また、他の実施形態では、電圧リファレンス２２８は、第１基準電圧２３３及び第２基準電圧２３５を生成するよう適切な如何なる他の方法でも構成され得る。
【００３０】
演算増幅器２１６の出力部はＭＳ  ＦＦ２２０へ結合されている。一実施形態（例えば、図２に示される。）において、変換器１０４はバッファ（ＢｕｆＡ）２１８を更に含み、増幅器２１６はバッファ２１８を介してＭＳ  ＦＦ２２０へ結合される。一実施形態において、バッファ２１８は反転型であるが、他の実施形態では、他のタイプのバッファが利用され得る。
【００３１】
バッファ２１８の出力部は、第１ラッチ２２４のイネーブル入力部（Ｅ）へ結合されている。バッファ２１８の出力部はまた、反転されて、第２ラッチ２２６のイネーブル入力部（ＥＮ）へ結合されている。コントローラ２４０からのリセットライン２４２は、第１ラッチ２２４のリセット入力部（Ｒ）及び第２ラッチ２２６のリセット入力部（Ｒ）へ結合されている。リセットライン２４２はまた、スイッチＳＣ２１４へ結合されている。第２ラッチ２２６のデータ入力部（Ｄ）は、第１ラッチ２２４のラッチ出力部（Ｑ）へ結合されている。第２ラッチ２２６のラッチ出力部（Ｑ）は、第１インバータ２２２の入力部へ結合されている。第１インバータ２２２の出力部は、第１ラッチ２２４のデータ入力部（Ｄ）へ結合されている。第１ラッチ２２４のラッチ出力部（Ｑ）はまた、スイッチＳＡ１  ２０４、スイッチＳＡ２  ２０６、及び第２インバータ２３０の入力部へ結合されている。第２インバータ２３０の出力部は、スイッチＳＢ１  ２０８及びスイッチＳＢ２  ２１０へ結合されている。
【００３２】
ＳＡ１／ＳＡ２スイッチ対及びＳＢ１／ＳＢ２スイッチ対の状態（すなわち、開閉状態）は、（ＭＳ  ＦＦ２２０の出力部２２１での）ＭＳ  ＦＦ２２０の出力信号（ＴＦ２）及びＭＳ  ＦＦ２２０の反転された出力信号（ＴＦ２Ｎ）によって決定される。一実施形態において、スイッチ対ＳＡ１／ＳＡ２は、ＴＦ２が論理ローであるときに閉じられ、ＲＦ２が論理ハイであるときに開く。反対に、スイッチ対ＳＢ１／ＳＢ２は、ＴＦ２が論理ローであるときに開き、ＴＦ２が論理ハイであるときに閉じられる。他の実施形態では、スイッチ対の動作は、ＴＦ２信号に対して別なふうに応答するよう構成され得る。例えば、他の実施形態では、スイッチ対ＳＡ１／ＳＡ２は、ＴＦ２が論理ハイであるときに閉じられ、ＴＦ２が論理ローであるときに開く。反対に、スイッチ対ＳＢ１／ＳＢ２は、ＴＦ２が論理ハイであるときに開き、ＴＦ２が論理ローであるときに閉じられる。
【００３３】
ＴＦ２出力信号は、積分キャパシタ２１２に保持されている電荷（すなわち、ノードＮ１  ２０７での電圧）に基づきＤＰＤＴスイッチネットワーク２０５の状態を制御するようＭＳ  ＦＦ２２０によって生成される。一実施形態において、ＭＳ  ＦＦ２２０は、バッファ２１８の出力信号（Ｎ３）に対してポジティブ・エッジ・トリガ型ＦＦである。なお、他の実施形態では、ＭＳ  ＦＦ２２０は、何らかの他の適切なタイプのＦＦであってよい。
【００３４】
図３は、特定の実施形態に従う変換器１０４の動作を表すタイミング図を示す。第１のタイミング図３００は、積分キャパシタ２１２の両端に保持される電圧（すなわち、ノードＮ１  ２０７での電圧）を表すトレース３０２を含む。第２のタイミング図３１０は、リセットライン２４２上のリセット信号を表す第１のトレース３１２と、バッファ２１８の出力信号（Ｎ３）を表す第２のトレース３１４と、ＭＳ  ＦＦ２２０のパルス状の出力信号（ＴＦ２）（すなわち、第１ラッチ２２４のパルス出力）を表す第３のトレース３１６とを含む。
【００３５】
図２を参照して、フォトダイオードに入る光の積分が望まれない場合に、変換器１０４はリセット動作モードに置かれる（例えば、時間０から時間Ｔ１まで）。リセット動作モードにおいて、コントローラ２４０からの論理ハイリセット信号３１２は、リセットスイッチ２１４を閉じるようリセットライン２４２へ供給される。リセット動作モードにおいて（すなわち、リセットスイッチ２１４が閉じられるとき）、ノードＮ１  ２０７での電圧３０２は第２基準電圧（ＶｒｅｆＬｏ）２３５に保たれる。また、リセット動作モードにおいて、論理ハイリセット信号３１２は、ラッチ２２４、２２６をヌル状態に（すなわち、第１ラッチ２２４の出力部（ＴＦ２  ３１６）を論理ロー状態に、且つ、第２ラッチ２２６の出力部を論理ロー状態に）させるよう第１ラッチ２２４及び第２ラッチ２２６のリセット入力部へ供給される。
【００３６】
フォトダイオード１０２によって受光された光の積分が（例えば、時間Ｔ１で）望まれる場合に、コントローラ２４０からのローリセット信号３１２は、フレームの開始時にリセットライン２４２へ及び各ラッチ２２４、２２６のリセット入力部へ供給される。ローリセット信号は、リセットスイッチ２１４を開き、ラッチ２２４、２２６の出力を有効にする。リセットスイッチ２１４が（例えば、時間Ｔ１でローリセット信号に応答して）開かれると、フォトダイオード１０２に入る光に応答して生成されたフォトダイオードからの電荷は、ノードＮ１  ２０７へ結合されている積分キャパシタ２１２の端子で蓄えられる。
【００３７】
コンパレータとして動作する演算増幅器２１６は、ノードＮ１  ２０７での電圧３０２を第１基準電圧（Ｖｒｅｆ）２３３と比較する。コンパレータの出力（Ｎ２）は、ノードＮ１  ２０７での電圧３０２が第１基準電圧（Ｖｒｅｆ）２３３よりも低い場合にはハイであり、ノードＮ１  ２０７での電圧３０２が第１基準電圧（Ｖｒｅｆ）２３３よりも高い場合にはローである。一実施形態（例えば、図２に示される。）において、反転バッファ２１８が使用される場合に、反転バッファ２１８の出力（Ｎ３）は、コンパレータの出力（Ｎ２）の反対である。他の実施形態では、非反転バッファが利用される場合に、バッファ２１８の出力３１４はコンパレータの出力（Ｎ２）と同じであり、第１ラッチ２２４及び第２ラッチ２２６のイネーブル入力部（Ｅ、ＥＮ）の極性は逆にされる。一実施形態に従って、任意のバッファ２１８は、改善された動作のために信号ヒステリシスを提供する。
【００３８】
リセットスイッチ２１４が最初に（例えば、時間Ｔ１で）開かれるとき、ノードＮ１  ２０７での電圧は第１基準電圧（Ｖｒｅｆ）２３３に満たない（すなわち、第２基準電圧（ＶｒｅｆＬｏ）２３５にある。）。然るに、コンパレータの出力（Ｎ２）はハイであり、バッファ２１８の出力３１４（Ｎ３）はローである。第１ラッチ２２４は（そのイネーブル入力部でのローＮ３により）無効にされ、第２ラッチ２２６は（そのイネーブル入力部での反転されたＮ３により）有効にされる。第１ラッチ２２４は、リセットスイッチ２１４による非同期リセットの結果として、そのラッチ出力部（Ｑ）で論理ロー出力信号（ＴＦ２）を出力する。論理ロー出力信号（ＴＦ２）は、スイッチＳＢ１  ２０８及びＳＢ２  ２１０を開くようスイッチ対ＳＢ１／ＳＢ２へ供給される。第１ラッチ２２４の反転された出力信号（すなわち、第２インバータ２３０による論理ハイ信号ＴＦ２Ｎ）は、スイッチＳＡ１  ２０４及びＳＡ２  ２０６を閉じるようスイッチ対ＳＡ１／ＳＡ２へ供給される。有効にされると、第２ラッチ２２６は、そのデータ入力部（Ｄ）で、第１ラッチ２２４のラッチ出力部（Ｑ）からの論理ロー出力信号を読み出し、そのラッチ出力部（Ｑ）で論理ロー出力信号（ＴＦ１）を出力する。論理ロー出力信号（ＴＦ１）は、第１インバータ２２２によって反転されて、第１ラッチ２２４のデータ入力部（Ｄ）へ供給される。
【００３９】
スイッチ対ＳＡ１／ＳＡ２が閉じられると、積分キャパシタ２１２の第１端子（Ｐ１）２１３はノードＮ１  ２０７へ結合され、積分キャパシタ２１２の第２端子（Ｐ２）２１５は第２基準電圧（ＶｒｅｆＬｏ）２３５へ結合される。然るに、時間Ｔ１で、フォトダイオードによって生成される電荷は、積分キャパシタ２１２の第１端子（Ｐ１）２１３で蓄積し始め、ノードＮ１  ２０７での電圧は、図３に示されるように、増大し始める。
【００４０】
電荷が積分キャパシタ２１２の第１端子（Ｐ１）２１３で蓄積するにつれて、ノードＮ１  ２０７での増大する電圧３０２は、演算増幅器２１６によって第１基準電圧（Ｖｒｅｆ）２３３と比較される。ノードＮ１  ２０７での電圧３０２が第１基準電圧（Ｖｒｅｆ）２３３を上回るとき（すなわち、時間Ｔ２で）、コンパレータの出力（Ｎ２）はローになり、バッファ２１８の出力３１４（Ｎ３）はハイになり、第１ラッチ２２４は（そのイネーブル入力部でハイＮ３により）有効にされ、第２ラッチ２２６は（そのイネーブル入力部で反転されたＮ３により）無効にされる。有効にされると、第１ラッチ２２４は、そのデータ入力部（Ｄ）で、第２ラッチ２２６によって出力された論理ロー信号（ＴＦ１）に応答して生成された第１インバータ２２２からの論理ハイ信号を読み出す。そのデータ入力部（Ｄ）での論理ハイ信号に応答して、第１ラッチ２２４は極性を切り替え、論理ハイ出力信号（ＴＦ２）３１６を出力する。論理ハイ出力信号（ＴＦ２）３１６は、各スイッチ対の状態をその反対の状態へ切り替えるようＤＰＤＴスイッチネットワーク２０５へ供給される。例えば、論理ハイ出力信号（ＴＦ２）は、スイッチ対ＳＢ１／ＳＢ２を閉じるよう制御し、第１ラッチ２２４の反転された出力（すなわち、第２インバータ２３０による論理ロー信号ＴＦ２Ｎ）は、スイッチ対ＳＡ１／ＳＡ２を開くよう制御する。
【００４１】
ＳＡ１／ＳＡ２スイッチ対が開き、ＳＢ１／ＳＢ２が閉じられると、積分キャパシタ２１２の第２端子（Ｐ２）２１５はノードＮ１  ２０７へ結合され、積分キャパシタ２１２の第１端子（Ｐ１）２１３は第２基準電圧（ＶｒｅｆＬｏ）２３５へ結合される。結果として、積分キャパシタの端子（Ｐ１  ２１３及びＰ２  ２１５）は逆にされて、ノードＮ１  ２０７での電圧を第１基準電圧（Ｖｒｅｆ）２３３から、Ｖｒｅｆ−２×ＶｒｅｆＬｏに等しい最低値３０１まで下げる。Ｖｒｅｆ２３３がＶｒｅｆＬｏ２３５の２倍である場合には、最低値３０１は、理想的には、０ボルトに近くなる。
【００４２】
ノードＮ１  ２０７での電圧がＶｒｅｆ２３３を下回る場合に（すなわち、積分キャパシタ２１２の端子が逆にされたために）、演算増幅器２１６の出力（Ｎ２）はハイに戻り、バッファ２１８の出力Ｎ３  ３１４はローになる。Ｎ３  ３１４がローになると、第１ラッチ２２４は（イネーブル入力部でのローＮ３により）無効にされ、第２ラッチ２２６は（イネーブル入力部での反転されたＮ３により）再度有効にされる。有効にされると、第２ラッチ２２６は、そのデータ入力部（Ｄ）で、論理ハイ状態に保たれている第１ラッチ２２４からの論理ハイラッチ出力信号（すなわち、論理ハイＴＦ２  ３１６信号）を読み出し、論理ハイラッチ出力信号（ＴＦ１）を第１インバータ２２２へ出力する。第１インバータ２２２は、第２ラッチ２２６からのハイラッチ出力信号（ＴＦ１）を反転して、論理ロー信号を第１ラッチ２２４のデータ入力部（Ｄ）へ供給する。
【００４３】
時間Ｔ２で、積分キャパシタ２１２の第２端子（Ｐ２  ２１５）がノードＮ１  ２０７へ結合される場合に、電荷は第２端子（Ｐ２）２１５で蓄積し、ノードＮ１  ２０７での電圧は最低値３０１から増大する。ノードＮ１  ２０７での電圧３０２が第１基準電圧（Ｖｒｅｆ）２３３を上回る場合に（すなわち、時間Ｔ３）で、コンパレータの出力（Ｎ２）はローになり、バッファ２１８の出力３１４（Ｎ３）はハイになり、第１ラッチ２２４は（そのイネーブル入力部でハイＮ３により）有効にされ、第２ラッチ２２６は（そのイネーブル入力部で反転されたＮ３により）無効にされる。
【００４４】
有効にされると、第１ラッチ２２４は、そのデータ入力部（Ｄ）で、第２ラッチ２２６によって出力された論理ハイ信号（ＴＦ１）に応答して生成された第１インバータ２２２からの論理ロー信号を読み出す。そのデータ入力部（Ｄ）での論理ロー信号に応答して、第１ラッチ２２４は極性を切り替え、論理ロー出力信号（ＴＦ２）３１６を出力する。論理ロー出力信号（ＴＦ２）３１６は、各スイッチ対の状態をその反対の状態へ切り替えるようＤＰＤＴスイッチネットワーク２０５へ供給される。例えば、論理ロー出力信号（ＴＦ２）は、スイッチ対ＳＢ１／ＳＢ２を開くよう制御し、第１ラッチ２２４の反転された出力（第２インバータ２３０による論理ハイ信号ＴＦ２Ｎ）は、スイッチ対ＳＡ１／ＳＡ２を閉じるよう制御する。
【００４５】
ＳＡ１／ＳＡ２スイッチ対が閉じられ、ＳＢ１／ＳＢ２スイッチ対が開かれると、積分キャパシタ２１２の第１端子（Ｐ１）２１３は再びノードＮ１  ２０７へ結合され、積分キャパシタ２１２の第２端子（Ｐ２）２１５は再び第２基準電圧（ＶｒｅｆＬｏ）２３５へ結合される。結果として、積分キャパシタの端子（Ｐ１  ２１３及びＰ２  ２１５）は再び逆にされて、ノードＮ１  ２０７での電圧を第１基準電圧（Ｖｒｅｆ）２３３から最低値３０１（例えば、おおよそ０ボルト）まで下げる。
【００４６】
ノードＮ１  ２０７での電圧がＶｒｅｆ２３３を下回る場合に（すなわち、積分キャパシタ２１２の端子が逆にされたために）、演算増幅器２１６の出力（Ｎ２）はハイになり、バッファ２１８の出力（Ｎ３  ３１４）はローになる。Ｎ３  ３１４がローになると、第１ラッチ２２４は（イネーブル入力部でのローＮ３により）無効にされ、第２ラッチ２２６は（イネーブル入力部での反転されたＮ３により）有効にされる。有効にされると、第２ラッチ２２６は、そのデータ入力部（Ｄ）で、論理ロー状態に保たれている第１ラッチ２２４からの論理ローラッチ出力信号（すなわち、論理ローＴＦ２  ３１６信号）を読み出し、論理ローラッチ出力信号（ＴＦ１）を第１インバータ２２２へ出力する。第１インバータ２２２は、第２ラッチ２２６からのローラッチ出力信号（ＴＦ１）を反転して、論理ハイ信号を第１ラッチ２２４のデータ入力部（Ｄ）へ供給する。
【００４７】
光がフォトダイオード１０２に入射し続ける場合に、電荷は積分キャパシタ２１２に蓄積し続けて、上述されたように、ＭＳ  ＦＦ２２０に出力極性を交互にさせ、そして、ＤＰＤＴにスイッチ動作を切り替えさせる（すなわち、キャパシタ２１２のどの端子がノードＮ１  ２０７へ結合されて電荷を蓄積するかを交互にさせる。）。ＭＳ  ＦＦ２２０の結果として現れる出力信号（すなわち、出力信号ＴＦ２  ３１６）は、フォトダイオード１０２に入る光の強さに対応する周波数を有しているパルス信号である。一実施形態に従って、ＴＦ２信号３１６は、カウンタ（図１に示されるカウンタ１０６）の最下位ビットのマスターラッチからであることができる。
【００４８】
ＤＰＤＴスイッチネットワーク２０５は、図４に関連して以下で更に詳細に説明される。図４は、特定の実施形態に従うＤＰＤＴスイッチネットワーク２０５の一例を表す概略図である。一実施形態に従って、図４に示されるように、スイッチＳＡ１  ２０４、ＳＡ２  ２０６、ＳＢ１  ２０８及びＳＢ２  ２１０は、ＣＭＯＳトランジスタ結合（例えば、ＣＭＯＳ伝送ゲート（Ｔ−ｇａｔｅ））を使用することによって実装される。スイッチＳＡ１  ２０４はＴ−ｇａｔｅ  ＴＡ１  ４０４により実装され、スイッチＳＡ２  ２０６はＴ−ｇａｔｅ  ＴＡ２  ４０６により実装され、スイッチＳＢ１  ２０８はＴ−ｇａｔｅ  ＴＢ１  ４０８により実装され、スイッチＳＢ２  ２１０はＴ−ｇａｔｅ  ＴＢ２  ４１０により実装される。ＤＰＤＴスイッチネットワーク２０５は、第１タイミング分離ゲート（Ｇ１）４１２、第２タイミング分離ゲート（Ｇ２）４１４、第１遅延段（ＴＤ１）４１６、第２遅延段（ＴＤ２）４１８、第１入力インバータ４３０、第２入力インバータ４３２、第１出力インバータ４２０、及び第２出力インバータ４２２を更に含む。
【００４９】
ＭＳ  ＦＦ２２０の出力部２２１は、第１入力インバータ４３０の入力部へ結合されている。第１入力インバータ４３０の出力部は、第１タイミング分離ゲート４１２の第１入力部、第１遅延段（ＴＤ１）４１６の入力部、及び第２入力インバータ４３２の入力部へ結合されている。第１遅延段（ＴＤ１）４１６の出力部は、第１タイミング分離ゲート４１２の第２入力部へ結合されている。第２入力インバータ４３２の出力部は、第２タイミング分離ゲート４１４の第１入力部及び第２遅延段（ＴＤ２）４１８の入力部へ結合されている。第２遅延段（ＴＤ２）４１８の出力部は第２タイミング分離ゲート４１４の第２入力部へ結合されている。第１タイミング分離ゲート４１２の出力部は、Ｔ−ｇａｔｅ  ＴＡ１  ４０４の反転ゲートへ、第１出力インバータ４２０の入力部へ、及びＴ−ｇａｔｅ  ＴＡ２  ４０６の反転ゲートへ結合されている。第１出力インバータ４２０の出力部は、Ｔ−ｇａｔｅ  ＴＡ１  ４０４のゲートへ、及びＴ−ｇａｔｅ  ＴＡ２  ４０６のゲートへ結合されている。第２タイミング分離ゲート４１４の出力部は、Ｔ−ｇａｔｅ  ＴＢ１  ４０８の反転ゲートへ、第２出力インバータ４２２の入力部へ、及びＴ−ｇａｔｅ  ＴＢ２  ４１０の反転ゲートへ結合されている。第２出力インバータ４２２の出力部は、Ｔ−ｇａｔｅ  ＴＢ１  ４０８のゲートへ、及びＴ−ｇａｔｅ  ＴＢ２  ４１０のゲートへ結合されている。
【００５０】
Ｔ−ｇａｔｅ  ＴＡ１  ４０４の第１端子及びＴ−ｇａｔｅ  ＴＢ１  ４０８の第１端子は、ノードＮ１  ２０７へ結合されている。Ｔ−ｇａｔｅ  ＴＡ  ４０４の第２端子は、積分キャパシタ２１２の第１端子（Ｐ１）２１３へ結合されている。Ｔ−ｇａｔｅ  ＴＢ１  ４０８の第２端子は、積分キャパシタ２１２の第２端子（Ｐ２）２１５へ結合されている。Ｔ−ｇａｔｅ  ＴＡ２  ４０６の第１端子は、積分キャパシタ２１２の第２端子（Ｐ２）へ結合されている。Ｔ−ｇａｔｅ  ＴＢ２  ４１０の第１端子は、積分キャパシタ２１２の第１端子（Ｐ１）２１３へ結合されている。Ｔ−ｇａｔｅ  ＴＡ２  ４０６の第２端子及びＴ−ｇａｔｅ  ＴＢ２  ４１０の第２端子は、第２基準電圧（ＶｒｅｆＬｏ）２３５へ結合されている。同じく図４に示されるように、一実施形態に従って、リセットスイッチ２１４はトランジスタである。例えば、一実施形態において、リセットスイッチ２１４は、ノードＮ１  ２０７と第２基準電圧（ＶｒｅｆＬｏ）２３５との間に結合されており、リセットライン２４２へ結合されたゲートを有している金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor  Field-Effect  Transistor）４２４である。なお、他の実施形態では、リセットスイッチ２１４は、如何なる他の適切なタイプのスイッチでもあり得る。
【００５１】
ＭＳ  ＦＦのパルス状の出力信号（ＴＦ２）は、上述されたのと同様に、積分キャパシタ２１２のどの端子がノードＮ１  ２０７へ結合されるかを切り替えるようＤＰＤＴスイッチネットワーク２０５（Ｔ−ｇａｔｅ４０４〜４１０を含む。）を作動させる。第１タイミング分離ゲート（Ｇ１）４１２、第２タイミング分離ゲート（Ｇ２）４１４、第１遅延段（ＴＤ１）４１６、第２遅延段（ＴＤ２）４１８、第１出力インバータ４２０、及び第２出力インバータ４２２は、Ｔ−ｇａｔｅが同時にオンされることによる電荷ブリードオフエラーを防ぐ“ブレイク・ビフォア・メイク（break  before  make）”論理回路を実現する。例えば、ＴＤ１  ４１６及びＴＤ２  ４１８によって導入される遅延がＧ１  ４１２（及びその出力インバータ４２０）並びにＧ２  ４１４（及びその出力インバータ４２２）の遅延よりも少なくともわずかに大きい限り、すなわち、ＴＦ２信号が１つの論理状態から他の論理状態へ移る場合に、“ブレイク・ビフォア・メイク”論理回路は、現在開いているスイッチ対が閉じられるより前に、現在閉じられているスイッチ対が開かれることを確かにする。
【００５２】
上述されたように、従来の画像内撮像装置は、対応する積分キャパシタを完全に放電するのに十分な幅の非同期リセットパルスを生成しなければならないリセット回路を含み、そのようなリセットパルスの生成は、ゲート速度が速くなるにつれて困難になる。例えば、従来のピクセル内撮像装置は、積分キャパシタを放電するよう構成されるＭＯＳＦＥＴへ結合された積分キャパシタを通常は含む。ＭＯＳＦＥＴへ供給されるリセットパルスは、積分キャパシタを完全に放電するのに十分な幅を有すべきである。然るに、リセットパルスの幅は、積分キャパシタ及びＭＯＳＦＥＴによって生成されるＲＣネットワークの減耗時間（depletion  time）に適合すべきである。適切な幅を有しているリセットパルスを生成するよう、カスケード接続されたゲート（例えば、インバータ）の列を利用することが一般的である。なお、そのようなカスケード接続されたゲートは、それら自身の遅延をシステムに導入する。然るに、適切なリセットパルスをＭＯＳＦＥＴへ効率的に供給するようＲＣネットワーク及びカスケード接続されたゲートを構成することは、特に、ゲート速度が速くなる場合に、困難である。
【００５３】
しかし、上述された電流−周波数変換器１０４によれば、変換器１０４の性能は、ゲート速度が速くなるにつれて実際に改善する。変換器１０４は、光電流を積分しているときに、積分キャパシタ端子の反転が必要とされる場合（すなわち、ノードＮ１  ２０７での電圧が第１基準電圧（Ｖｒｅｆ）２３３を上回る場合）にパルスを生成することを保証される自己参照型システムである（すなわち、従来の変換器のような非同期型システムではない。）。パルスに応答してＤＰＤＴスイッチネットワーク２０５がスイッチ動作を切り替える（すなわち、キャパシタ２１２のどの端子がノードＮ１  ２０７へ結合されるかを交互にする）ことができる速度が速くなればなるほど、変換器１０４はますます効率的且つ正確になる。標準のリセットメカニズム（例えば、カスケード接続されたゲートのチェーン）を利用しないことによって、従来の変換器におけるそのようなメカニズムに付随する問題（例えば、電力消費量の増大、ノイズ、フィードバック安定性、及びパルス幅の広範な変動）は回避され得る。ローカル論理ゲートに対応する簡単な遅延（例えば、図４に関連して上述されたもの）は、電荷ブリードオフエラーを防ぐために、且つ、積分キャパシタの端子が切り替えられるより前に積分キャパシタの各端子が放電されることを確かにするために、利用され得る。変換器１０４によれば、ＲＣネットワーク時定数及びゲートの列によって提供される遅延に基づく多変数遅延を管理する難しさは、懸案事項ではない。
【００５４】
例えば、遅延段４１６及び４１８が（例えば、２つのバック・ツー・バック（back-to-back）インバータとして図４に示されるように）ゲート遅延によって生成される場合には、複数の利点が実現され得る。第１に、十分な数のゲートが決定されると（例えば、２つ又は４つのインバータ）、ゲートは、温度、電圧及びプロセスコーナーに対して伝送ゲート４０４、４０６、４０８及び４１０の速度を追跡する。第２に、それは、積分キャパシタの完全放電が連続的なゲートのチェーンに対してタイミングを合わせられた先行技術のデジタルピクセルの困難さ及び不確かさを取り除く。そのような場合に、積分キャパシタの値及びリセットスイッチの抵抗値（ＲＣ時定数）は、温度、電圧及びプロセスコーナーに対して連続的なゲートチェーンの遅延に適合することが保証されてこなかった。よって、遅延段４１６及び４１８がゲート遅延によって生成される場合には、変換器は、テクノロジにおける更なる改善がゲート速度を速めるとしても、望まれるように作動し続ける。これは、ブレイク・ビフォア・メイク構成が伝送ゲート速度を自動的に追跡するからである。
【００５５】
また、リセットイベント中に（例えば、撮像装置内の積分キャパシタが放電しているときに）光電流を積分するのを止める従来のピクセル内撮像装置と違って、電流−周波数変換器１０４は、光電流を積分するのを止めない。例えば、ＤＰＤＴスイッチネットワーク２０５がスイッチ動作を切り替えている（すなわち、キャパシタ２１２のどの端子がノードＮ１  ２０７へ結合されるかを交互に行っている）場合に、変換器１０４における他の寄生容量（例えば、配線、トランジスタ、など）は電荷を蓄積し続ける。スイッチ動作の切り替えが完了し、積分キャパシタの端子が逆にされる場合に、電荷共有は積分キャパシタにおける電荷のバランスを取り戻す。少なくとも１つの実施形態に従って、変換器１０４は、光束−周波数バンド幅において２倍の改善を提供する。
【００５６】
一実施形態において上述されたように、ＤＰＤＴスイッチネットワーク２０５のスイッチ２０４〜２１０はＴ−ｇａｔｅを用いて実装されるが、他の実施形態では、如何なる他の適切なタイプのスイッチも利用され得る。同じく上述されたように、リセットスイッチの開放時に、積分キャパシタの端子Ｐ１が最初に充電するが、他の実施形態では、端子Ｐ２がリセットスイッチの開放時に最初に充電され得る。
【００５７】
上述されたように、コントローラ２４０は、（例えば、リセットライン２４２の論理状態を制御することによって、）いつ変換器１０４が光電流を積分するかを制御するために利用される。如何なる適切なタイプのコントローラ２４０も利用され得る。コントローラ２４０はまた、リセットライン２４２を論理ハイ状態に設定してリセットスイッチ２１４を閉じることによって、変換器１０４に光電流を積分するのを止めさせ得る（そして、変換器１０４をリセット動作モードに戻す。）。一実施形態に従って、コントローラ２４０は、ラッチをヌル状態にリセットするために、リセットスイッチ２１４を周期的に閉じる（すなわち、変換器１０４をリセット動作モードに置く。）。例えば、特定の環境条件（例えば、放射線）によれば、ＭＳ  ＦＦのラッチは、不注意に状態を変えて、変換器１０４が光電流を正確に積分できないようにしうる。この状態が訂正されないままであるならば、変換器の出力は使用できない。ラッチを（リセット動作モードにおいて）ヌル状態へ周期的にリセットすることによって、変換器は、たとえ異常が起こるとしても、異常の影響が最小限にされることを確かにする。
【００５８】
スイッチドキャパシタを使用する自己参照型電流−周波数変換器が提供される。これは、有利になるように、ディープサブミクロンＣＭＯＳの高速なゲート速度を利用する。電流−周波数変換器は、キャパシタ及びＤＰＤＴスイッチネットワークを使用して、マスター−スレーブ（ＭＳ；Master-Slave）フリップフロップ（ＦＦ；Flip  Flop）のマスターを制御する。キャパシタにおける基準電荷レベルの横断のたびに、ＭＳ  ＦＦは切り替わって、ＤＰＤＴスイッチネットワークをオンし、それによって、積分キャパシタの両方の端子を入れ換える。そして、ＤＰＤＴスイッチネットワークは、その名目上安定した積分状態に戻る。基準電荷レベルが横断されるときに自動的に積分キャパシタを入れ換えることによって、典型的なピクセル内撮像装置の電流−周波数生成において使用される標準のリセットメカニズムは必要とされず、リセットパルス幅及びリセットノイズに付随する問題は取り除かれる。現に、電流−周波数変換器のゲート速度を速めることは、変換器の性能を実際に改善する。その上、リセットに関連した放電電流は存在せず、回路はスイッチングイベントの間積分し続ける。
【００５９】
少なくとも１つの実施形態のいくつかの態様について先に記載してきたが、当然ながら、様々な変更、改良、及び改善が、当業者に容易に想到可能である。そのような変更、改良、及び改善は、本開示の部分であるよう意図され、且つ、本発明の適用範囲内にあるよう意図される。然るに、前述の記載及び図面は、単なる一例である。
【図１】
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【図２】
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【図３】
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【図４】
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