(57)【特許請求の範囲】
【請求項１】
第１電源電圧が印加される第１外部電源端子と、
前記第１電源電圧と異なる第２電源電圧が印加される第２外部電源端子と、
前記第１外部電源端子から第１電源配線を介して前記第１電源電圧が供給され、かつ、前記第２外部電源端子から第２電源配線を介して前記第２電源電圧が供給される内部回路と、
前記第１電源配線と前記第２電源配線との間に挿入され、かつ、ｐｎ接合部を有し、前記第１外部電源端子、前記第２外部電源端子のいずれか一方に入力されるサージをいずれか他方に吸収させる保護素子と、
前記第１電源配線及び前記第２電源配線の少なくとも一方に電気的に直列に接続されたコイルと、
を備え、
前記保護素子は、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタとを有するサイリスタにより構成され、
前記ｐｎｐバイポーラトランジスタは、エミッタ領域を前記第１電源配線に接続し、コレクタ領域を前記第２電源配線に接続し、ベース領域を前記ｎｐｎバイポーラトランジスタのコレクタ領域に接続して構成され、
前記ｎｐｎバイポーラトランジスタは、エミッタ領域を前記第２電源配線に接続し、ベース領域を前記ｐｎｐバイポーラトランジスタのエミッタ領域及び前記第２電源配線に接続して構成され、
前記ｐｎｐバイポーラトランジスタの前記エミッタ領域と前記ベース領域との前記ｐｎ接合部に形成される容量と前記コイルとを含んで構成されるＬＣフィルタを更に備えている半導体集積回路。
【請求項２】
前記コイルは、平面視において渦巻き形状の配線により構成されている請求項１に記載の半導体集積回路。
【請求項３】
前記コイルは、前記第１電源配線又は前記第２電源配線と同一導電層、かつ、同一導電材料により形成されている請求項１又は請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サージ保護回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
下記特許文献１には、サージ吸収回路を備えた半導体集積回路が開示されている。サージ吸収回路は、外部電源端子と内部回路素子との間に挿入されたサイリスタを含んで構成されている。内部回路素子は、例えばMOS（Metal Oxide Semiconductor）トランジスタを含んで構成されている。外部電源端子にサージが印加されると、サージ吸収回路のサイリスタが動作を開始し、サージが吸収される。これにより、内部回路素子のサージによる破壊、例えばトランジスタのソース領域の接合破壊を防止することができる。
【０００３】
ところで、上記サージ吸収回路では、サージの入力からサイリスタの動作が開始されるまでの速度が、トランジスタのソース領域の接合部におけるブレークダウンが開始されるまでの速度と同等である。このため、高周波成分を持つ高電界のサージが外部電源端子に入力されると、サージ吸収回路ではサージを吸収しきれずに、トランジスタの接合部にサージの高周波成分が流れ、内部回路素子が破壊される虞がある。一方、半導体集積回路に外付け電子部品を装着して、この電子部品を用いてサージの高周波成分を減衰させることが可能である。しかしながら、半導体集積回路に外付け電子部品を加えると、半導体集積回路を含むシステム全体の回路規模が大きくなり、システムの集積度が低下する。このため、改善の余地があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−２３４０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事実を考慮し、サージに対する内部回路の保護耐力を向上させることができ、かつ、実装部品点数を削減してシステムの集積度を向上させることができる半導体集積回路を提供する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の第１実施態様に係る半導体集積回路は、第１電源電圧が印加される第１外部電源端子と、第１電源電圧と異なる第２電源電圧が印加される第２外部電源端子と、第１外部電源端子から第１電源配線を介して第１電源電圧が供給され、かつ、第２外部電源端子から第２電源配線を介して第２電源電圧が供給される内部回路と、第１電源配線と第２電源配線との間に挿入され、かつ、ｐｎ接合部を有し、第１外部電源端子、第２外部電源端子のいずれか一方に入力されるサージをいずれか他方に吸収させる保護素子と、第１電源配線及び第２電源配線の少なくとも一方に電気的に直列に接続されたコイルと、を備えている。
【０００７】
第１実施態様に係る半導体集積回路では、第１電源配線と第２電源配線との間に保護素子が挿入され、第１電源配線及び第２電源配線の少なくとも一方にコイルが電気的に直列に接続される。保護素子はｐｎ接合部を有しているので、このｐｎ接合部には寄生の容量が付加される。このため、容量とコイルとの結合によりＬＣフィルタが構成されるので、このＬＣフィルタによりサージの高周波成分を減衰させることができる。一方、コイルは、第１電源配線及び第２電源配線の少なくとも一方に電気的に直列に接続され、半導体集積回路に集積化される。このため、内部回路の保護耐力を向上させる外付け電子部品をシステムに実装する必要が無いので、システムの回路規模を小さくすることができる。
【０００８】
本発明の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、保護素子は、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタとを含んで構成されるサイリスタである。
【０００９】
第２実施態様に係る半導体集積回路によれば、保護素子がサイリスタとされているので、サイリスタはｐｎ接合部を有し、ｐｎ接合部には寄生の容量が付加される。このため、別途、容量素子を設けることなく、ＬＣフィルタを構築することができるので、集積度を向上させることができる。
【００１０】
本発明の第３実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、保護素子は、逆方向に接続されたダイオードである。
【００１１】
第３実施態様に係る半導体集積回路によれば、ダイオードは、アノード領域とカソード領域とを含んで構成され、アノード領域とカソード領域とのｐｎ接合部を有する。このため、ダイオードでもサイリスタと同様に、別途、容量素子を設けることなく、ＬＣフィルタを構築することができるので、内部回路の保護耐力を向上させることができ、かつ、集積度を向上させることができる。
【００１２】
本発明の第４実施態様に係る半導体集積回路では、第１実施態様〜第３実施態様のいずれか１つに係る半導体集積回路において、コイルは、平面視において渦巻き形状の配線により構成されている。
【００１３】
第４実施態様に係る半導体集積回路によれば、コイルが渦巻き形状の配線により構成されるので、多層の配線を使用することなく、コイルを簡易に構成することができる。
【００１４】
本発明の第５実施態様に係る半導体集積回路では、第１実施態様〜第４実施態様のいずれか１つの半導体集積回路において、コイルは、第１電源配線又は第２電源配線と同一導電層、かつ、同一導電材料により形成されている。
【００１５】
第５実施態様に係る半導体集積回路によれば、別途、配線層及びこの配線層に配置される配線を設けることなく、コイルを簡易に構成することができる。
【発明の効果】
【００１６】
本発明によれば、サージに対する内部回路の保護耐力を向上させることができ、かつ、実装部品点数を削減してシステムの集積度を向上させることができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施の形態に係る半導体集積回路のサージ保護回路及び内部回路を示す要部回路図である。
【図２】図１に示されるサージ保護回路の縦断面構造を示す半導体集積回路の要部断面図である。
【図３】図１に示される内部回路の縦断面構造を示す半導体集積回路の要部断面図である。
【図４】図２に示されるサージ保護回路の概略平面図である。
【図５】図２及び図４に示されるサージ保護回路のコイルのインダクタンスとサージ保護耐力との関係を示すグラフである。
【図６】本発明の第２実施の形態に係る半導体集積回路の図１に対応する要部回路図である。
【図７】第２実施の形態の第１変形例に係る半導体集積回路の図６に対応する要部回路図である。
【図８】第２実施の形態の第２変形例に係る半導体集積回路の図６に対応する要部回路図である。
【発明を実施するための形態】
【００１８】
［第１実施の形態］
以下、図１〜図５を用いて、本発明の第１実施の形態に係るサージ保護回路を備えた半導体集積回路を説明する。
【００１９】
（半導体集積回路の回路構成）
図１に示されるように、本実施の形態に係る半導体集積回路１０は、半導体基板（半導体チップ）１２の主面中央部に内部回路１４を備えている。内部回路１４の周囲であって、半導体基板１２の主面上には第１外部電源端子２０、第２外部電源端子２２及び外部信号端子２４が配置されている。ここでは、主要な外部端子のみが示されているが、半導体基板１２には上記以外に多数の外部端子が配置されている。
【００２０】
第１外部電源端子２０は第１電源配線２０Ｌを通して内部回路１４に接続されている。第１外部電源端子２０には半導体集積回路１０の外部の電源２６から回路動作に必要とされる電源電圧Ｖｃｃが印加される。本実施の形態に係る半導体集積回路１０は自動車等の車両に実装されるので、電源２６は車両に積載されたバッテリである。電源２６は、例えば直流１２Ｖ又は直流２４Ｖを、直接、又は図示省略の電源回路等を経て半導体集積回路１０へ供給される。
【００２１】
第２外部電源端子２２は第２電源配線２２Ｌを通して内部回路１４に接続されている。第２外部電源端子２２には電源２６から回路動作に必要とされ、かつ、電源電圧Ｖｃｃとは異なる電源電圧Ｖｓｓが印加される。電源電圧Ｖｓｓは、電源電圧Ｖｃｃよりも低い電源電圧、ここでは０Ｖ（接地電圧）である。
【００２２】
外部信号端子２４は、入力信号用端子として使用され、信号配線２４Ｌを通して内部回路１４の初段回路１６に接続されている。回路構成は特に限定されないが、本実施の形態では、初段回路１６が相補型トランジスタにより構成されている。詳しく説明すると、初段回路１６はｐチャネル型絶縁ゲート電界効果トランジスタ（IGFET：Insulated Gate Field Effect Transistor。以下、単に「トランジスタ」という。）Ｑｐとｎチャネル型トランジスタＱｎとにより構成されている。トランジスタＱｐ及びトランジスタＱｎの双方のゲート電極は信号配線２４Ｌを通して外部信号端子２４に接続されている。外部信号端子２４には半導体集積回路１０の外部から信号ＩＮが入力され、入力された信号ＩＮに応じて初段回路１６の動作が制御される。なお、トランジスタＱｐ及びトランジスタＱｎの双方の主電極領域としてのドレイン領域は出力端子１８を経て図示省略の次段回路に接続されている。初段回路１６は次段回路へ信号ＯＵＴを出力する。トランジスタＱｐの主電極領域としてのソース領域には第１電源配線２０Ｌから電源電圧Ｖｃｃが印加される。また、トランジスタＱｎの主電極領域としてのソース領域には第２電源配線２２Ｌから電源電圧Ｖｓｓが印加される。
【００２３】
本実施の形態に係る半導体集積回路１０は、第１外部電源端子２０及び第２外部電源端子２２と内部回路１４との間にサージ保護回路３０を備えている。サージ保護回路３０は、保護素子３２と、コイル３４とを含んで構成されている。
【００２４】
詳しく説明すると、まず保護素子３２は、第１電源配線２０Ｌと第２電源配線２２Ｌとの間に電気的に並列に接続されたサイリスタ（Thyristor）により構成されている。サイリスタは、ｐｎｐバイポーラトランジスタＴ１と、ｎｐｎバイポーラトランジスタＴ２とを含んで構成されている。バイポーラトランジスタＴ１のエミッタ領域（アノード領域）は第１電源配線２０Ｌに接続され、コレクタ領域（ゲート領域）は第２電源配線２２Ｌに接続されている。バイポーラトランジスタＴ１のベース領域はバイポーラトランジスタＴ２のコレクタ領域に接続されている。バイポーラトランジスタＴ２のエミッタ領域（カソード領域）は第２電源配線２２Ｌに接続され、ベース領域はバイポーラトランジスタＴ１のエミッタ領域及び第２電源配線２２Ｌに接続されている。保護素子３２は、第１外部電源端子２０、第２外部電源端子２２のいずれか一方に入力されるサージをいずれか他方に吸収させる。
【００２５】
ここで、バイポーラトランジスタＴ１において、エミッタ領域とベース領域との間にはｐｎ接合部が構成されている（図２参照）。ｐｎ接合部には空乏層が形成されるので、エミッタ領域とコレクタ領域との間に寄生の容量Ｃが付加される。
【００２６】
一方、コイル３４は、第１電源配線２０Ｌに電気的に直列に挿入されている。すなわち、コイル３４の一端は保護素子３２を介して第１外部電源端子２０に接続され、コイル３４の他端は内部回路１４に接続されている。
【００２７】
サージ保護回路３０では、保護素子３２のｐｎ接合部によって付加される容量Ｃと、コイル３４とによりＬ型ＬＣフィルタが構成されている。このＬＣフィルタでは、例えば第１外部電源端子２０に高電界のサージが入力されたときに、サージの高周波成分を減衰させることができる。
【００２８】
（半導体集積回路のデバイス構造）
本実施の形態に係る上記半導体集積回路１０の具体的デバイス構造について説明する。図２及び図３に示されるように、半導体集積回路１０は、半導体基板１２を含んで構成されている。半導体基板１２は、第１導電型のｐ型に設定され、かつ、低い不純物密度に設定された単結晶シリコン基板により形成されている。半導体基板１２には電源電圧Ｖｓｓが印加される。
【００２９】
まず最初に、内部回路１４の初段回路１６を構成するトランジスタＱｐは、図３に示されるように、第２導電型のｎ型ウエル領域（ｎ型半導体領域）４０に形成されている。ｎ型ウエル領域４０は、半導体基板１２の主面部に形成され、半導体基板１２の不純物密度よりも高い不純物密度に設定されている。また、トランジスタＱｎはｐ型ウエル領域（ｐ型半導体領域）４２に形成されている。ｐ型ウエル領域４２は、半導体基板１２の主面部にｎ型ウエル領域４０とは異なる位置に形成され、半導体基板１２の不純物密度よりも高い不純物密度に設定されている。
【００３０】
トランジスタＱｐは、素子分離領域４６により周囲を囲まれた領域内において、ｎ型ウエル領域４０の主面部をチャネル形成領域とし、一対のｐ型半導体領域４８と、ゲート絶縁膜５２と、ゲート電極５４とを含んで構成されている。一対のｐ型半導体領域４８は、ソース領域及びドレイン領域であり、トランジスタＱｐの主電極領域を構成している。ｐ型半導体領域４８はｐ型ウエル領域４２よりも高い不純物密度に設定されている。ゲート絶縁膜５２は、一対のｐ型半導体領域４８間において、ｎ型ウエル領域４０の主面上に形成されている。ゲート絶縁膜５２には、例えばシリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜とを組み合わせた複合膜が使用されている。ゲート電極５４はゲート絶縁膜５２上に形成されている。ゲート電極５４には、例えば多結晶シリコン膜、高融点金属シリサイド膜、高融点金属膜、又はそれらの複合膜が使用されている。多結晶シリコン膜には、抵抗値を低減する不純物が添加されている。
【００３１】
ｐ型半導体領域４８には第１層目の配線５８が電気的に接続されている。配線５８は、トランジスタＱｐ上に層間絶縁膜５６を介して形成され、層間絶縁膜５６に形成された接続孔（符号は省略する）を通してｐ型半導体領域４８に接続されている。配線５８には、例えばアルミニウム合金膜を主体とした複合膜が使用されている。また、配線５８には第２層目の配線６２が電気的に接続されている。配線６２は、配線５８上に層間絶縁膜６０を介して形成され、層間絶縁膜６０に形成された接続孔６０Ｈを通して配線５８に接続されている。配線６２は配線５８と同一導電材料により形成されている。
【００３２】
トランジスタＱｐに離間された領域において、ｎ型ウエル領域４０の主面部にはｎ型半導体領域５０Ｃが形成されている。ｎ型半導体領域５０Ｃは、ｎ型半導体領域５０と同一不純物密度に設定され、ｎ型ウエル領域４０に電源電圧Ｖｃｃを供給するウエルコンタクト領域として使用されている。
【００３３】
トランジスタＱｎは、素子分離領域４６により周囲を囲まれた領域内において、ｐ型ウエル領域４２の主面部をチャネル形成領域とし、一対のｎ型半導体領域５０と、ゲート絶縁膜５２と、ゲート電極５４とを含んで構成されている。一対のｎ型半導体領域５０は、ソース領域及びドレイン領域であり、トランジスタＱｎの主電極領域を構成している。ｎ型半導体領域５０はｎ型ウエル領域４０よりも高い不純物密度に設定されている。ゲート絶縁膜５２は、一対のｎ型半導体領域５０間において、ｐ型ウエル領域４２の主面上に形成されている。ゲート電極５４はゲート絶縁膜５２上に形成されている。
【００３４】
ｎ型半導体領域５０には配線５８が電気的に接続されている。配線５８には配線６２が電気的に接続されている。また、トランジスタＱｎに離間された領域において、ｐ型ウエル領域４２の主面部にはｐ型半導体領域４８Ｃが形成されている。ｐ型半導体領域４８Ｃは、ｐ型半導体領域４８と同一不純物密度に設定され、ｐ型ウエル領域４２に電源電圧Ｖｓｓを供給するウエルコンタクト領域として使用されている。
【００３５】
一方、サージ保護回路３０の保護素子３２を構成するバイポーラトランジスタＴ１は、図２に示されるように、ｎ型ウエル領域４０をベース領域とし、ｐ型半導体領域４８をエミッタ領域とし、ｐ型ウエル領域４４をコレクタ領域として構成されている。つまり、バイポーラトランジスタＴ１は横型構造とされている。ｐ型ウエル領域４４は、ｎ型ウエル領域４０の主面部に形成され、ｐ型ウエル領域４２よりも高い不純物密度を有し、かつ、ｐ型ウエル領域４２の深さよりも浅い接合深さを有する。ｐ型半導体領域４８に離間された領域において、ｎ型ウエル領域４０の主面部にはウエルコンタクト領域としてのｎ型半導体領域５０Ｃが形成されている。
【００３６】
バイポーラトランジスタＴ２は、ｎ型ウエル領域４０をコレクタ領域とし、ｐ型ウエル領域４４をベース領域とし、ｎ型半導体領域５０をエミッタ領域として構成されている。つまり、バイポーラトランジスタＴ２は縦型構造とされている。ｎ型半導体領域５０に離間された領域において、ｐ型ウエル領域４４の主面部にはウエルコンタクト領域としてのｐ型半導体領域４８Ｃが形成されている。
【００３７】
サージ保護回路３０のコイル３４は、図２に示されるように、配線６２を利用して形成され、配線６２と同一導電層に配置され（同一製造工程により形成され）、かつ、同一導電材料により形成された配線６２Ｃによって構成されている。すなわち、配線６２Ｃは層間絶縁膜６０上に配置されている。コイル３４の配線６２Ｃは、図４に示されるように、平面視において、全体としては方形状に形成されているが、旋回するに従って中心から遠ざかる渦巻き形状に形成されている。
【００３８】
図４において保護素子３２の平面構造を省略しているが、本実施の形態では、保護素子３２の一方向の長さＬ１に対して、コイル３４の同一方向の長さＬ２は短い設定とされている。また、コイル３４の一方向と直交する長さＬ３は、保護素子３２の同一方向の長さと同等とされて、レイアウトの最適化を図っている。ここで、例えば、保護素子３２の長さＬ１は６５０μｍに設定される。コイル３４の長さＬ２は３５０μｍ及び長さＬ３は３５０μｍに設定される。このような寸法に設定されるコイル３４では、０．８［μＨ］〜１．０［μＨ］のインダクタンスを得ることができる。
【００３９】
（本実施の形態の作用及び効果）
本実施の形態に係る半導体集積回路１０は図１に示されるようにサージ保護回路３０を備え、サージ保護回路３０は保護素子３２とコイル３４とを備える。保護素子３２は、第１電源配線２０Ｌと第２電源配線２２Ｌとの間に挿入され、第１電源配線２０Ｌにコイル３４が電気的に直列に接続される。保護素子３２はｐｎ接合部を有するので、このｐｎ接合部には寄生の容量Ｃが付加される。このため、容量Ｃとコイル３４との結合によりＬＣフィルタが構築されるので、このＬＣフィルタによりサージの高周波成分を減衰させることができる。
【００４０】
図５はコイル３４のインダクタンスの値とサージ保護耐力との関係を示す。横軸はインダクタンス［μＨ］、縦軸はサージ保護耐力［ｋＶ］である。サージ保護回路としてサイリスタのみでコイルを設けていない比較例に係る半導体集積回路（符号Ａ）に対して、１．０［μＨ］のインダクタンスに設定されたコイル３４を有するサージ保護回路３０は４倍のサージ保護耐力になる結果（符号Ｂ）を得た。
【００４１】
一方、サージ保護回路３０のコイル３４は、第１電源配線２０Ｌに電気的に直列に接続され、半導体集積回路１０に集積化される。このため、内部回路１４の保護耐力を向上させる外付け電子部品をシステムに実装する必要が無いので、システムの回路規模を小さくすることができる。
【００４２】
従って、サージに対する内部回路１４の保護耐力を向上させることができ、かつ、実装部品点数を削減してシステムの集積度を向上させることができる半導体集積回路１０を提供することができる。
【００４３】
また、本実施の形態に係る半導体集積回路１０では、図１及び図２に示されるように、サージ保護回路３０の保護素子３２は、バイポーラトランジスタＴ１及びバイポーラトランジスタＴ２を含んで構成されるサイリスタである。サイリスタはｐｎ接合部を有し、ｐｎ接合部には寄生の容量Ｃが付加される。このため、別途、容量素子を設けることなく、ＬＣフィルタを構築することができるので、内部回路１４の保護耐力を向上させることができ、かつ、集積度を向上させることができる。
【００４４】
さらに、本実施の形態に係る半導体集積回路１０では、図２及び図４に示されるように、サージ保護回路３０のコイル３４は、平面視において渦巻き形状の配線６２Ｃにより構成される。単層の配線６２Ｃが渦巻き形状に引き回されることにより、多層の配線が使用されないので、コイル３４を簡易に構成することができる。
【００４５】
また、本実施の形態に係る半導体集積回路１０では、図２に示されるように、サージ保護回路３０のコイル３４（配線６２Ｃ）は、第１電源配線２２Ｌとしての第２層目の配線６２と同一導電層、かつ、同一導電材料により形成されている。このため、別途、配線層及びこの配線層に配置される配線を設けることなく、配線６２を利用してコイル３４を簡易に構成することができる。なお、コイル３４は、第１層目の配線５８を利用して、配線５８と同一導電層、かつ、同一導電材料により形成してもよい。
【００４６】
［第２実施の形態］
以下、図６〜図８を用いて、本発明の第２実施の形態に係るサージ保護回路を備えた半導体集積回路を説明する。なお、本実施の形態において、第１実施の形態に係る半導体集積回路１０の構成要素と同一又は実質的同一の構成要素には同一符号を付け、重複する説明は省略する。
【００４７】
本実施の形態に係る半導体集積回路１０では、図６に示されるように、第１外部電源端子２０とサージ保護回路３０の保護素子３２との間であって、第１電源配線２０Ｌに電気的に直列にサージ保護回路３０のコイル３４が挿入されている。図６に示される半導体集積回路１０によれば、第１実施の形態に係る半導体集積回路１０により得られる作用効果と同様の作用効果を得ることができる。
【００４８】
図７に示される半導体集積回路１０は、本実施の形態の第１変形例であり、第２外部電源端子２２とサージ保護回路３０の保護素子３２との間であって、第２電源配線２２Ｌに電気的に直列にサージ保護回路３０のコイル３４が挿入されている。図７に示される半導体集積回路１０でも、第１実施の形態に係る半導体集積回路１０により得られる作用効果と同様の作用効果を得ることができる。
【００４９】
図８に示される半導体集積回路１０は、本実施の形態の第２変形例であり、サージ保護回路３０の保護素子３２と内部回路１４との間であって、第２電源配線２２Ｌに電気的に直列にサージ保護回路３０のコイル３４が挿入されている。図８に示される半導体集積回路１０でも、第１実施の形態に係る半導体集積回路１０により得られる作用効果と同様の作用効果を得ることができる。
【００５０】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、外部電源端子とサージ保護回路の保護素子との間、保護素子と内部回路との間のそれぞれにおいて、電源配線にコイルを電気的に直列に接続し、Ｔ型ＬＣフィルタを構築してもよい。また、本発明は、サージ保護回路の保護素子に、逆方向に接続されたツェナダイオード（ダイオード）を使用してもよい。ツェナダイオードは、アノード領域とカソード領域とを含んで構成され、アノード領域とカソード領域とのｐｎ接合部を有する。このため、ツェナダイオードでもサイリスタと同様に、別途、容量素子を設けることなく、ＬＣフィルタを構築することができるので、内部回路の保護耐力を向上させることができ、かつ、集積度を向上させることができる。また、本発明は、サージ保護回路の保護素子に、トランジスタを使用してもよい。トランジスタのソース領域又はドレイン領域とウエル領域とのｐｎ接合部が形成され、このｐｎ接合部には寄生の容量が付加されるので、容量を利用してＬＣフィルタを構築することができる。
【符号の説明】
【００５１】
１０  半導体集積回路
１２  半導体基板
１４  内部回路
２０  第１外部電源端子
２０Ｌ  第１電源配線
２２  第２外部電源端子
２２Ｌ  第２電源配線
３０  サージ保護回路
３２  保護素子
３４  コイル
Ｔ１、Ｔ２  バイポーラトランジスタ
Ｑｐ、Ｑｎ  トランジスタ
Ｃ  容量
【図１】
0006420786.tif 000002
【図２】
0006420786.tif 000003
【図３】
0006420786.tif 000004
【図４】
0006420786.tif 000005
【図５】
0006420786.tif 000006
【図６】
0006420786.tif 000007
【図７】
0006420786.tif 000008
【図８】
0006420786.tif 000009