(57)【特許請求の範囲】
【請求項１】
省電力バイアスシグナリングを利用する装置であって、
第1の電流信号に基づいて第1のバイアス信号を生成するための第1の電流ミラー回路と、
前記第1のバイアス信号に基づいて第1の電圧を生成するための、前記第1の電流ミラー回路に結合された電圧フォロワ回路と、
前記第1の電圧に基づいて第2のバイアス信号を生成するための、前記電圧フォロワ回路に結合された第2の電流ミラー回路であって、前記第1のバイアス信号および前記第2のバイアス信号が、フィードフォワードバイアス信号であり、それによって電力消費を低減する、第2の電流ミラー回路と、
第1のドレイン端子、第1のゲート端子、および第1のソース端子を有する第1のトランジスタであって、前記第1のドレイン端子および前記第1のゲート端子が、前記第1の電流ミラー回路との結合を介して前記第1のバイアス信号を受信するように構成され、前記第1のソース端子が、前記第2の電流ミラー回路に結合される、第1のトランジスタとを備える、装置。
【請求項２】
前記第1および第2の電流ミラー回路が、前記装置における温度の変動または前記装置における電圧の変動の少なくとも一方に応答して前記第1および第2のバイアス信号を調節するように構成される、請求項1に記載の装置。
【請求項３】
前記第1および第2の電流ミラー回路が、異なるプロセスコーナについて異なるレベルの前記第1および第2のバイアス信号を生成するように構成される請求項1に記載の装置。
【請求項４】
前記第1の電流ミラー回路が少なくとも2:1の転送比を有し、
前記第2の電流ミラー回路が少なくとも3:1の転送比を有する、請求項1に記載の装置。
【請求項５】
前記第1の電流ミラー回路に供給電圧を供給するために前記第1の電流ミラー回路に結合された低ドロップオフ調整器をさらに備える、請求項1に記載の装置。
【請求項６】
前記電圧フォロワ回路が、前記第1の電圧を供給するための第2のトランジスタを備える、請求項1に記載の装置。
【請求項７】
前記第1の電流ミラー回路が、
前記第2のトランジスタに前記第1の電流信号を供給するための第3のトランジスタと、
前記第2のトランジスタに前記第1のバイアス信号を供給するための、前記第3のトランジスタに結合された第4のトランジスタとを備える、請求項6に記載の装置。
【請求項８】
前記第2の電流ミラー回路が、
前記第2のトランジスタから前記第1の電圧を受けるための第5のトランジスタと、
前記第2のバイアス信号を供給するための、前記第5のトランジスタに結合された第6のトランジスタとを備える、請求項7に記載の装置。
【請求項９】
前記第5のトランジスタが、第5のソース端子を備え、前記第6のトランジスタが、第6のソース端子を備え、前記第1のソース端子が、(i)前記第5のソース端子、(ii)前記第6のソース端子、およびグランドまたは負の供給電圧のうちの1つに結合される、請求項8に記載の装置。
【請求項１０】
第7のドレイン端子、第7のゲート端子、および第7のソース端子を有する第7のトランジスタをさらに備え、前記第7のドレイン端子が、前記第7のゲート端子に直接的に結合され、前記第2の電流ミラー回路との直接的な結合を介して前記第2のバイアス信号を受信するように構成され、前記第7のソース端子が、正の供給電圧に直接的に結合される、請求項1に記載の装置。
【請求項１１】
省電力バイアスシグナリングを利用する装置であって、
電力消費を低減するためのフィードフォワードバイアス信号発生器であって、
第1のバイアス信号を生成するための第1の電流ミラー回路と、
前記第1のバイアス信号に基づいて第1の電圧を生成するための、前記第1の電流ミラー回路に結合された電圧フォロワ回路と、
前記第1の電圧に基づいて第2のバイアス信号を生成するための、前記電圧フォロワ回路に結合された第2の電流ミラー回路と、
第1のドレイン端子、第1のゲート端子、および第1のソース端子を有する第1のトランジスタであって、前記第1のドレイン端子および前記第1のゲート端子が、前記第1の電流ミラー回路との結合を介して前記第1のバイアス信号を受信するように構成され、前記第1のソース端子が、前記第2の電流ミラー回路に結合される、第1のトランジスタと
を備える、フィードフォワードバイアス信号発生器と、
複数のトランジスタを備える回路であって、前記複数のトランジスタの各々が、前記バイアス信号のうちのそれぞれのバイアス信号を受けるために前記フィードフォワードバイアス信号発生器に結合されたボディバイアス端子を備える回路とを備える、装置。
【請求項１２】
前記複数のトランジスタが第2のトランジスタおよび第3のトランジスタを備え、
前記第2のトランジスタがpチャネルトランジスタであり、前記第1のバイアス信号を受けるための第1のボディバイアス端子を備え、
前記第3のトランジスタがnチャネルトランジスタであり、前記第2のバイアス信号を受けるための第2のボディバイアス端子を備える、請求項11に記載の装置。
【請求項１３】
電圧フォロワ回路が、第4のドレイン端子、第4のゲート端子、および第4のソース端子を有する第4のトランジスタを備え、前記第4のドレイン端子が、前記第1の電流ミラー回路に結合され、前記第4のゲート端子が、前記第1のバイアス信号を受信し、前記第4のソース端子が、前記第2の電流ミラー回路に結合される、請求項11に記載の装置。
【請求項１４】
前記装置が、少なくとも1つのアンテナを介して無線周波数信号を送受信するように構成されたトランシーバである、請求項11に記載の装置。
【請求項１５】
省電力バイアスシグナリングが、フィードフォワードバイアス信号発生器を備え、前記フィードフォワードバイアス信号発生器が、プロセス、電圧、および温度の変動を追跡するように構成され、前記第1のバイアス信号および前記第2のバイアス信号が、前記変動に基づいて生成される、請求項11に記載の装置。
【請求項１６】
省電力バイアスシグナリングを利用する方法であって、
電力消費を低減するために複数のフィードフォワードバイアス信号を生成するステップであって、前記複数のフィードフォワードバイアス信号が、第1の電流ミラー回路および第2の電流ミラー回路を介して生成され、
前記フィードフォワードバイアス信号のうちの第1のフィードフォワードバイアス信号が、前記第1の電流ミラー回路の第1のミラー電流および第1のトランジスタの抵抗に基づいて生成され、前記第1のトランジスタが、第1のドレイン端子、第1のゲート端子、および第1のソース端子を有し、前記第1のドレイン端子および前記第1のゲート端子が、前記第1の電流ミラー回路との結合を介して前記フィードフォワードバイアス信号のうちの前記第1のフィードフォワードバイアス信号を受信するように構成され、前記第1のソース端子が、前記第2の電流ミラー回路に結合され、
前記フィードフォワードバイアス信号のうちの第2のフィードフォワードバイアス信号が、前記第2の電流ミラー回路の第2のミラー電流および第2のトランジスタの抵抗に基づいて生成され、
第1の電圧が、前記第1のフィードフォワードバイアス信号に基づいて電圧フォロワ回路によって生成され、前記第2のフィードフォワードバイアス信号が、前記第1の電圧に基づいて生成される
生成するステップと、
前記フィードフォワードバイアス信号に基づいて複数のトランジスタの複数のボディバイアスを調節するステップとを含む、方法。
【請求項１７】
前記フィードフォワードバイアス信号の前記生成が、温度の変動または電圧の変動の少なくとも一方に応答して前記フィードフォワードバイアス信号を調節するステップを含む、請求項16に記載の方法。
【請求項１８】
前記複数のトランジスタが、
pチャネルトランジスタである第3のトランジスタと、
nチャネルトランジスタである第4のトランジスタとをさらに備え、
前記第3のトランジスタの第1のボディバイアス端子に供給される前記第1のフィードフォワードバイアス信号が、前記第4のトランジスタの第2のボディバイアス端子に供給される前記第2のフィードフォワードバイアス信号の第2の信号レベルとは異なる第1の信号レベルを有する、請求項16に記載の方法。
【請求項１９】
遅延出力信号を供給するために前記複数のトランジスタに結合された入力信号を遅延するステップをさらに含み、
前記遅延が、前記調節されたボディバイアスに基づく、請求項16に記載の方法。
【請求項２０】
省電力バイアスシグナリングを利用する装置であって、
第1の電流信号に基づいて第1のバイアス信号を生成するための第1の対のゲート結合トランジスタと、
前記第1のバイアス信号に基づいて第1の電圧を生成するための、前記第1の対のゲート結合トランジスタに結合された第1のトランジスタと、
前記第1の電圧に基づいて第2のバイアス信号を生成するための、前記第1のトランジスタに結合された第2の対のゲート結合トランジスタと、
第2のドレイン端子、第2のゲート端子、および第2のソース端子を有する第2のトランジスタとを備え、
前記第1のバイアス信号および前記第2のバイアス信号が、フィードフォワードバイアス信号であり、それによって電力消費を低減し、
前記第2のドレイン端子および前記第2のゲート端子が、前記第1のバイアス信号を受信し、
前記第2のドレイン端子および前記第2のゲート端子が、第1の対のゲート結合トランジスタの一方に結合される、装置。
【請求項２１】
前記第1の対のゲート結合トランジスタが、
前記第1の電流信号を供給するための第3のドレイン端子を備える第3のトランジスタと、
前記第1のバイアス信号を供給するための第4のドレイン端子を備える第4のトランジスタとを備える、請求項20に記載の装置。
【請求項２２】
前記第2の対のゲート結合トランジスタが、前記第1の電圧を受けるために前記第1のトランジスタに結合された第5のゲート端子を備える第5のトランジスタを備え、
前記第2の対のゲート結合トランジスタが、前記第5のゲート端子に結合された第6のゲート端子を備える第6のトランジスタを備え、
前記第6のトランジスタが、前記第2のバイアス信号を供給するための第6のドレイン端子を備える、請求項21に記載の装置。
【請求項２３】
前記第1のトランジスタが、
前記第1の電流信号を受けるための、前記第1の対のゲート結合トランジスタに結合された第1のドレイン端子と、
前記第1のバイアス信号を受けるための、前記第1の対のゲート結合トランジスタに結合された第1のゲート端子と、
前記第1の電圧を供給するための、前記第2の対のゲート結合トランジスタに結合された第1のソース端子とを備える、請求項20に記載の装置。
【請求項２４】
前記第1の対のゲート結合トランジスタが、第3のトランジスタおよび第4のトランジスタを備え、
前記第3のトランジスタが、第3のゲート端子、第3のソース端子、および第3のドレイン端子を備え、
前記第4のトランジスタが、第4のゲート端子、第4のソース端子、および第4のドレイン端子を備え、
前記第3のソース端子および前記第4のソース端子が、供給電圧源に結合され、
第3のゲート端子が、前記第4のゲート端子および前記第3のドレイン端子に結合され、
前記第3のドレイン端子が、前記第1のトランジスタに前記第1の電流信号を供給するために前記第1のドレイン端子に結合され、
前記第4のドレイン端子が、前記第1のトランジスタに前記第1のバイアス信号を供給するために前記第1のゲート端子に結合される、請求項23に記載の装置。
【請求項２５】
前記第2の対のゲート結合トランジスタが、第5のトランジスタおよび第6のトランジスタを備え、
前記第5のトランジスタが、第5のゲート端子、第5のソース端子、および第5のドレイン端子を備え、
前記第6のトランジスタが、第6のゲート端子、第6のソース端子、および第6のドレイン端子を備え、
前記第5のソース端子と前記第6のソース端子とが結合され、
前記第5のゲート端子が、前記第6のゲート端子および前記第5のドレイン端子に結合され、
前記第1のソース端子が前記第5のドレイン端子に結合されて前記第5のトランジスタに前記第1の電圧が供給され、
前記第6のドレイン端子が前記第2のバイアス信号を供給するために第7のトランジスタの第7のドレイン端子および第7のゲート端子の両方に結合され、前記第7のトランジスタが、供給電圧に結合された第７のソース端子を有する、請求項23に記載の装置。
【請求項２６】
前記第2のソース端子が、前記第2の対のゲート結合トランジスタの各々に結合される、請求項20に記載の装置。
【請求項２７】
前記第2の対のゲート結合トランジスタの各々が、前記第2のソース端子に直接的に結合されるソース端子を備える、請求項20に記載の装置。
【請求項２８】
前記第1のトランジスタが、
前記第1の対のゲート結合トランジスタの両方のゲート端子に直接的に結合される第1のドレイン端子と、
前記第1のバイアス信号を受信するために前記第1の対のゲート結合トランジスタの一方に結合される第1のゲート端子と、
前記第2の対のゲート結合トランジスタの両方のゲート端子に直接的に結合される第1のソース端子とを備える、請求項20に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下は、一般には電気回路に関し、より詳細には、限定はしないがフィードフォワードバイアス回路に関する。
【背景技術】
【０００２】
いくつかの電子応用例は、一貫した信号遅延を有することが望ましい場合に遅延回路(circuit)または回路(circuitry)を利用する。たとえば、通信デバイスでは、信号が通信チャネルおよびフロントエンドアナログ回路を通過する結果として信号に対して与えられる大きいタイミングスキューを補償するために遅延回路が使用され得る。一般には、信号に対して与えられる遅延がプロセス、電圧、および温度(PVT)の変動にかかわらず比較的一定のままである場合、より高い性能が達成され得、そうでない場合、遅延は回路の動作に影響を及ぼし得る。これらの応用例のうちのいくつかでは、回路が高速なターンオンおよびターンオフ時間ならびに(たとえば、待ち時間および電力消費の点で)低いオーバヘッドを有することも望ましい。たとえば、バーストモードを利用する高速シリアル通信回路では、回路は、通信バースト中にオンにされ、そうでない場合にオフにされ得る。上記に鑑みて、回路に関するいくつかの応用例について、そのような遅延回路が(1)PVT変動に対する高い公差、(2)低い電力消費、および(3)高速なターンオン時間を有することが望ましい。
【０００３】
図1は、PVT補償のために固定テールバイアス電流IB1およびIB2を利用する従来型遅延回路100を示す。この場合、差分入力信号IN_PおよびIN_Nが第1のトランジスタ対102を駆動し、その結果、差分出力信号OUT_PおよびOUT_Nが第2のトランジスタ対104によって生成される。しかしながら、入力および出力信号は電流源106および負荷抵抗器108のためにレール間でスイングしないので、遅延回路100は真のデジタル論理セルではない。さらに、遅延回路100が電源オンされるときにはいつでも、オンチップ電流源106が較正される。得られる電流源106についての較正時間は、遅延回路100に関連するオーバヘッドを増大させる。
【０００４】
図2は、PVT補償のためにフィードバックループ202を利用する別の従来型遅延回路200を示す。フィードバックループ202は、NMOSおよびPMOSトランジスタ(たとえば、トランジスタ206)の対の、ボディバイアス端子(たとえば、ボディバイアス端子204)とも呼ばれるバックゲートでの直流(DC)電圧レベルを制御し、NMOSおよびPMOSトランジスタによって入力クロックCLK_REFに対して与えられる遅延を調節する。遅延回路200では、比較器208が入力クロックCLK_REFを出力(遅延)クロックOUTと比較し、遅延に比例する信号を生成する。この信号に基づいて、デコーダ210およびバイアス発生器212は、協働してバイアス電圧VbpおよびVbnを生成し、バイアス電圧VbpおよびVbnは、NMOSおよびPMOSトランジスタのボディバイアス端子204にフィードバックされる。しかしながら、実際には、フィードバックループ202は限定された帯域幅を有する。したがって、遅延回路200は、比較的長いターンオン時間およびターンオフ時間を有する。さらに、フィードバック回路は、比較器208、デコーダ210、およびバイアス発生器212の使用のために比較的高い電力消費を有する。
【０００５】
他のタイプの従来型遅延回路は、システム較正などのオンチップ遅延較正を利用する。しかしながら、システムレベル較正は、特定のコーナ、温度、および電圧(たとえば、Vdd)条件について較正される。さらに、これらの遅延回路は、遅延回路がオンされるごとに較正される。したがって、これらのタイプの遅延回路は、十分に高速な(たとえば、高速バーストモード通信に対して十分な)ターンオンおよびターンオフ時間を実現せず、比較的高いオーバヘッドを有する。したがって、遅延回路および他のタイプの回路のための改良型のPVT補償が求められている。
【発明の概要】
【課題を解決するための手段】
【０００６】
以下では、本開示のいくつかの態様について、そのような態様の基本的理解を促すために要約する。この要約は、本開示のすべての企図される特徴の網羅的な概要ではなく、本開示のすべての態様の主要な要素または不可欠な要素を特定することも、本開示のいずれかの態様またはすべての態様の範囲を示すことも意図されない。その唯一の目的は、本開示の1つまたは複数の態様のいくつかの概念を、後で提示されるより詳細な説明の前置きとして概要の形で提示することである。
【０００７】
本開示の様々な態様は、別の回路のトランジスタのボディバイアス端子にバイアスをかけてPVT変動を補償するフィードフォワードバイアス回路を提供する。たとえば、フィードフォワードバイアス回路は、遅延回路が様々なPVT条件にわたって比較的一定の遅延特性を示すように、遅延回路にバイアスをかけるために使用され得る。いくつかの態様では、フィードフォワードバイアス回路は、異なるコーナ条件下で異なるバイアス信号を生成することによって回路内のトランジスタプロセスコーナを補償する。
【０００８】
いくつかの態様では、フィードフォワードバイアス回路は、低ドロップオフ(LDO)調整器、第1のおよび第2の電流ミラー回路、ならびに電圧フォロワ回路を含む。LDO調整器は、第1の電流ミラー回路に供給される、安定した供給電圧を供給する。電圧フォロワ回路は、第1の電流ミラー回路を第2の電流ミラー回路に結合し、したがって第1および第2の電流ミラー回路は、遅延回路または何らかの他のタイプの回路のトランジスタのボディバイアス端子のためのバイアス信号VbpおよびVbnを供給する。
【０００９】
本開示の別の態様は、第1の電流信号に基づいて第1のバイアス信号を生成するための第1の電流ミラー回路と、第1のバイアス信号に基づいて第1の電圧を生成するための、第1の電流ミラー回路に電気的に結合された電圧フォロワ回路と、第1の電圧に基づいて第2のバイアス信号を生成するための、電圧フォロワ回路に電気的に結合された第2の電流ミラー回路とを備える装置を提供する。
【００１０】
本開示のさらに別の態様は、第1の電流信号に基づいて第1のフィードフォワードバイアス信号を生成し、第1のフィードフォワードバイアス信号に基づいて第1の電圧を生成し、第1の電圧に基づいて第2のフィードフォワードバイアス信号を生成するための方法を提供する。
【００１１】
本開示の追加の態様は、第1の電流信号に基づいて第1のフィードフォワードバイアス信号を生成するための手段と、第1のフィードフォワードバイアス信号に基づいて第1の電圧を生成するための手段と、第1の電圧に基づいて第2のフィードフォワードバイアス信号を生成するための手段とを備える装置を提供する。
【００１２】
上記の装置および方法に関する本開示の他の態様の例が続く。いくつかの態様では、装置は、第1のバイアス信号を受けるために第1の電流ミラー回路に電気的に結合された第1のボディバイアス端子を備える第1のトランジスタと、第1のトランジスタに電気的に結合され、第2のバイアス信号を受けるために第2の電流ミラー回路に電気的に結合された第2のボディバイアス端子を備える第2のトランジスタとをさらに備える。いくつかの態様では、第1のトランジスタはpチャネルトランジスタであり、第1のドレイン端子を備え、第2のトランジスタはnチャネルトランジスタであり、第1のドレイン端子に電気的に結合された第2のドレイン端子を備える。
【００１３】
いくつかの態様では、第1および第2の電流ミラー回路は、装置の温度変動または装置の電圧変動のうちの少なくとも1つに応答して、第1および第2のバイアス信号を調節するように構成される。いくつかの態様では、第1および第2の電流ミラー回路は、異なるプロセスコーナについて異なるレベルの第1および第2のバイアス信号を生成するように構成される。いくつかの態様では、第1の電流ミラー回路は少なくとも2:1の転送比を有し、第2の電流ミラー回路は少なくとも3:1の転送比を有する。いくつかの態様では、装置は、第1の電流ミラー回路に供給電圧を供給するために第1の電流ミラー回路に電気的に結合された低ドロップオフ調整器をさらに備える。いくつかの態様では、装置は、第1のトランジスタおよび第2のトランジスタを実施する遅延回路をさらに備える。
【００１４】
いくつかの態様では、電圧フォロワ回路は、第1の電圧を供給するための第1のトランジスタを備える。いくつかの態様では、第1の電流ミラー回路は、第1のトランジスタに第1の電流信号を供給するための第2のトランジスタと、第1のトランジスタに第1のバイアス信号を供給するための、第2のトランジスタに電気的に結合された第3のトランジスタとを備える。いくつかの態様では、第2の電流ミラー回路は、第1のトランジスタから第1の電圧を受けるための第4のトランジスタと、第2のバイアス信号を供給するための、第4のトランジスタに電気的に結合された第5のトランジスタとを備える。
【００１５】
本開示の別の態様は、複数のバイアス信号を生成するためのフィードフォワードバイアス信号発生器と、複数のトランジスタを備える回路とを備える装置を提供し、トランジスタの各々は、バイアス信号のうちのそれぞれのバイアス信号を受けるためにフィードフォワードバイアス信号発生器に電気的に結合されたボディバイアス端子を備える。
【００１６】
本開示のさらに別の態様は、複数のフィードフォワードバイアス信号を生成し、フィードフォワードバイアス信号に基づいて複数のトランジスタの複数のボディバイアスを調節するための方法を提供する。
【００１７】
本開示の追加の態様は、複数のフィードフォワードバイアス信号を生成するための手段と、フィードフォワードバイアス信号に基づいて複数のトランジスタの複数のボディバイアスを調節するための手段とを備える装置を提供する。
【００１８】
上記の装置および方法に関する本開示の別の態様の例が続く。いくつかの態様では、バイアス信号は第1のバイアス信号および第2のバイアス信号を含み、トランジスタは第1のトランジスタおよび第2のトランジスタを備え、第1のトランジスタはpチャネルトランジスタであり、第1のバイアス信号を受けるための第1のボディバイアス端子を備え、第2のトランジスタはnチャネルトランジスタであり、第2のバイアス信号を受けるための第2のボディバイアス端子を備える。いくつかの態様では、回路は、バイアス信号に基づいて入力信号を遅延するように構成された遅延回路である。いくつかの態様では、フィードフォワードバイアス信号発生器は、バイアス信号を生成するための電流ミラー回路を備える。いくつかの態様では、フィードフォワードバイアス信号発生器は、バイアス信号のうちの第1のバイアス信号を生成するための第1の電流ミラー回路と、バイアス信号のうちの第2のバイアス信号を生成するための第2の電流ミラー回路とを備える。いくつかの態様では、フィードフォワードバイアス信号発生器は、第1の電流ミラー回路を第2の電流ミラー回路に電気的に結合するための電圧フォロワ回路をさらに備える。いくつかの態様では、装置はトランシーバである。
【００１９】
本開示の別の態様は、第1の電流信号に基づいて第1のバイアス信号を生成するための第1の対のゲート結合トランジスタと、第1のバイアス信号に基づいて第1の電圧を生成するための、第1の対のゲート結合トランジスタに電気的に結合された第1のトランジスタと、第1の電圧に基づいて第2のバイアス信号を生成するための、第1のトランジスタに電気的に結合された第2の対のゲート結合トランジスタとを備える装置を提供する。
【００２０】
上記の装置に関する本開示の他の態様の例が続く。いくつかの態様では、第1の対のゲート結合トランジスタは、第1の電流信号を供給するための第1のドレイン端子を備える第2のトランジスタと、第1のバイアス信号を供給するための第2のドレイン端子を備える第3のトランジスタとを備える。いくつかの態様では、第2の対のゲート結合トランジスタは、第1の電圧を受けるために第1のトランジスタに電気的に結合された第1のゲート端子を備える第4のトランジスタを備え、第2の対のゲート結合トランジスタは、第1のゲート端子に電気的に結合された第2のゲート端子を備える第5のトランジスタを備え、第5のトランジスタは、第2のバイアス信号を供給するための第3のドレイン端子を備える。
【００２１】
いくつかの態様では、第1のトランジスタは、第1の電流信号を受けるための、第1の対のゲート結合トランジスタに電気的に結合された第1のドレイン端子と、第1のバイアス信号を受けるための、第1の対のゲート結合トランジスタに電気的に結合された第1のゲート端子と、第1の電圧信号を供給するための、第2の対のゲート結合トランジスタに電気的に結合された第1のソース端子とを備える。
【００２２】
いくつかの態様では、第1の対のゲート結合トランジスタは、第2のトランジスタおよび第3のトランジスタを備え、第2のトランジスタは、第2のゲート端子、第2のソース端子、および第2のドレイン端子を備え、第3のトランジスタは、第3のゲート端子、第3のソース端子、および第3のドレイン端子を備え、第2のソース端子および第3のソース端子は、供給電圧源に電気的に結合され、第2のゲート端子は、第3のゲート端子および第2のドレイン端子に電気的に結合され、第2のドレイン端子は、第1のトランジスタに第1の電流信号を供給するために第1のドレイン端子に電気的に結合され、第3のドレイン端子は、第1のトランジスタに第1のバイアス信号を供給するために第1のゲート端子に電気的に結合される。
【００２３】
いくつかの態様では、第2の対のゲート結合トランジスタは、第2のトランジスタおよび第3のトランジスタを備え、第2のトランジスタは、第2のゲート端子、第2のソース端子、および第2のドレイン端子を備え、第3のトランジスタは、第3のゲート端子、第3のソース端子、および第3のドレイン端子を備え、第2のソース端子と第3のソース端子とが電気的に結合され、第2のゲート端子が、第3のゲート端子および第2のドレイン端子に電気的に結合され、第1のソース端子が第2のドレイン端子に電気的に結合されて第2のトランジスタに第1の電圧が供給され、第3のドレイン端子が第4のトランジスタに結合されて第2のバイアス信号が供給される。
【００２４】
以下の詳細な説明を検討するときに、本開示のこれらおよび他の態様をより完全に理解されよう。添付の図とともに本開示の以下の特定の例示的な実装形態の説明を検討するときに、本開示の他の態様、特徴、および実装形態が当業者には明らかとなるであろう。ある実装形態および図に対して本開示の特徴が以下で論じられ得るが、本開示のすべての実装形態は、本明細書で論じられる有利な特徴のうちの1つまたは複数を含み得る。言い換えれば、1つまたは複数の実装形態がいくつかの有利な特徴を有するものとして論じられ得るが、そのような特徴のうちの1つまたは複数はまた、本明細書で論じられる本開示の様々な実装形態に従って使用され得る。同様に、例示的な実装形態がデバイス、システム、または方法の実装形態として以下で論じられ得るが、そのような例示的な実装形態が様々なデバイス、システム、および方法において実装され得ることを理解されたい。
【図面の簡単な説明】
【００２５】
【図１】従来型遅延回路の一例を示す回路図である。
【図２】従来型遅延回路の別の例を示す回路図である。
【図３】本開示のいくつかの態様によるフィードフォワードバイアス補償回路の一例を示すブロック図である。
【図４】本開示のいくつかの態様によるフィードフォワードバイアス補償回路の一例を示す回路図である。
【図５】本開示のいくつかの態様によるフィードフォワードバイアス信号発生器の一例を示す回路図である。
【図６】本開示のいくつかの態様による低ドロップオフ調整器を含むフィードフォワードバイアス信号発生器の一例を示す回路図である。
【図７】本開示のいくつかの態様によるフィードフォワードバイアス信号発生器の一例における機能ブロックを示す回路図である。
【図８】本開示のいくつかの態様によるフィードフォワードバイアス信号発生器の一例における電流比を示す回路図である。
【図９】本開示のいくつかの態様によるn段遅延回路を含むフィードフォワード補償回路の一例を示す回路図である。
【図１０】本開示のいくつかの態様による遅延ブロックを利用する通信デバイスの一例を示すブロック図である。
【図１１】本開示のいくつかの態様によるフィードフォワードバイアス補償回路の一例のサンプル構成要素を示すブロック図である。
【図１２】本開示のいくつかの態様によるバイアス信号生成方法の一例を示すフローチャートである。
【図１３】本開示のいくつかの態様によるフィードフォワードバイアス補償方法の一例を示すフローチャートである。
【図１４】本開示のいくつかの態様によるフィードフォワードバイアス補償回路の別の例のサンプル構成要素を示すブロック図である。
【図１５】本開示のいくつかの態様によるフィードフォワードバイアス補償方法の一例を示すフローチャートである。
【図１６】本開示のいくつかの態様によるフィードフォワードバイアス補償方法の一例の追加の態様を示すフローチャートである。
【発明を実施するための形態】
【００２６】
添付の図面とともに以下で述べる詳細な説明は、様々な構成の説明として意図され、本明細書に記載の概念が実施され得る唯一の構成を表すように意図されるものではない。詳細な説明は、様々な概念の完全な理解を与えるために特定の詳細を含む。しかし、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にすることを避けるために、周知の構造および構成要素がブロック図形式で示される。
【００２７】
図3は、電子回路302内のPVTの変動を補償するためにフィードフォワードバイアス補償を利用する回路300を簡略的に示す。フィードフォワードバイアス信号発生器304は、電子回路302のトランジスタ310のボディバイアス端子308を制御するバイアス信号306を生成する。
【００２８】
製造工程のために、または動作条件のために回路300がPVT変動にさらされる場合、動作の間、フィードフォワードバイアス信号発生器304は、トランジスタ310の動作時のPVT変動の効果を軽減するようにバイアス信号306を生成する。たとえば、トランジスタ310は入力信号312に遅延を与え、それによって、対応する出力信号314が時間の点で入力信号312に対して遅延する。トランジスタ310の異なる物理的実装が製造中に異なるプロセス変動(たとえば、異なる半導体ドーピング濃度)にさらされる場合、トランジスタ310の異なる物理的実装は、異なる遅延特性を有し得る。同様に、トランジスタ310の所与の物理的実装が、期間にわたって異なる温度および/または異なる供給電圧にさらされる場合、トランジスタ310は、その期間にわたって異なる遅延特性を有し得る。
【００２９】
電子回路302およびフィードフォワードバイアス信号発生器304が一緒に(たとえば、同一の集積回路ダイ上に)製造され、同一の温度および電圧動作条件にさらされる。したがって、フィードフォワードバイアス信号発生器304は、トランジスタ310と同一のPVT変動にさらされる。トランジスタ310によって与えられる遅延の増大を通常なら引き起こすPVT変動がある場合、フィードフォワードバイアス信号発生器304は、この遅延を低減する方式でバイアス信号306を生成する。逆に、トランジスタ310によって与えられる遅延の低減を通常なら引き起こすPVT変動がある場合、フィードフォワードバイアス信号発生器304は、この遅延を増大させる方式でバイアス信号306を生成する。したがって、トランジスタ310によって与えられる遅延は、フィードフォワードバイアス信号306の使用によって比較的一定に維持される。
【００３０】
有利なことに、回路300は、PVT補償のためにフィードバックループを利用しない。したがって、回路300はPVT補償されるが、フィードバックループに関連する比較的低速なターンオンおよびターンオフ時間ならびに比較的高い電力消費を受けない。さらに、以下でより詳細に論じるように、フィードフォワードバイアス信号発生器304は、動作中に非常に低い電力を消費する方式で実装され得る。したがって、フィードフォワードバイアス信号発生器304は、電源オンおよび電源オフされる回路にバイアスをかけるために使用される場合であっても、単に電源オンのままとどまり得る。さらに、フィードフォワードバイアス信号発生器304は、真のデジタル論理レベルの信号を生成する。したがって、フィードフォワードバイアス信号発生器304は、いくつかの従来型PVT補償回路とは異なり、デジタル論理実装において使用され得る。さらに、フィードフォワードバイアス信号発生器304は、適切なバイアス信号が生成されることを保証するようには較正しない。したがって、フィードフォワードバイアス信号発生器304は、従来型設計に関連する待ち時間、電力消費、およびシグナリング問題なしに、PVTの変動を正確に追跡し得る。
【００３１】
図4は、電子回路402内のPVTの変動を補償するためにフィードフォワードバイアス補償を利用する回路400の一例を回路レベルにおいて示す。電子回路402は、図3の電子回路302の一例である。同様に、フィードフォワードバイアス信号発生器404は、図3のフィードフォワードバイアス信号発生器304の一例である。
【００３２】
図4の例では、フィードフォワードバイアス信号発生器404は、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnを生成する。フィードフォワードバイアス信号発生器404は、電子回路402のフィードバックループを使用することなく第1および第2のバイアス信号VbpおよびVbnを生成することに留意されたい。
【００３３】
電子回路402は、この簡略化された例において第1のトランジスタM8および第2のトランジスタM9を含む。第1および第2のトランジスタM8およびM9は、入力信号INを遅延して遅延出力信号OUTを供給する遅延セルを形成する。以下で論じるように、電子回路402などの回路は、別の実装形態において(たとえば、追加の遅延セルを設けるために)追加のトランジスタを含み得る。
【００３４】
第1および第2のバイアス信号VbpおよびVbnは、第1および第2のトランジスタM8およびM9によって入力信号INに対して与えられる遅延を制御する。この目的で、第1のバイアス信号Vbpは、第1のトランジスタM8の第1のボディバイアス端子406に結合され、第2のバイアス信号Vbnは、第2のトランジスタM9の第2のボディバイアス端子408に結合される。
【００３５】
第1のトランジスタM8がpチャネル(PMOS)デバイスであるので、第1のバイアス信号Vbpの値の増加(たとえば、正の供給電圧Vddにより近い値)は、第1のトランジスタM8によって入力信号INに対して与えられる遅延を増大させる。たとえば、より高いボディバイアス電圧の存在下で、第1のトランジスタM8をオンにするために、より高いしきい電圧Vthが第1のトランジスタM8のゲートにおいて必要とされ得る。したがって、バイアスボディ電圧がより高い場合、バイアスボディ電圧がより低いケースと比較して、第1のトランジスタM8は高速にオンしない。
【００３６】
逆に、第1のバイアス信号Vbpの値の減少(たとえば、負の供給電圧またはグランドVssにより近い値)は、第1のトランジスタM8によって入力信号INに対して与えられる遅延を減少させる。たとえば、より低いボディバイアス電圧の存在下で、第1のトランジスタM8をオンにするために、より小さいしきい電圧Vthが第1のトランジスタM8のゲートにおいて必要とされ得る。したがって、バイアスボディ電圧がより低い場合、バイアスボディ電圧がより高いケースと比較して、第1のトランジスタM8は高速にオンする。
【００３７】
第2のトランジスタM9がnチャネル(NMOS)デバイスであるので、第2のバイアス信号Vbnの値の増加(たとえば、正の供給電圧Vddにより近い値)は、第2のトランジスタM9によって入力信号INに対して与えられる遅延を減少させる。たとえば、より高いボディバイアス電圧の存在下で、第2のトランジスタM9をオンにするために、より小さいしきい電圧Vthが第2のトランジスタM9のゲートにおいて必要とされ得る。したがって、バイアスボディ電圧がより高い場合、バイアスボディ電圧がより低いケースと比較して、第2のトランジスタM9は高速にオンする。
【００３８】
逆に、第2のバイアス信号Vbnの値の減少(たとえば、負の供給電圧またはグランドVssにより近い値)は、第2のトランジスタM9によって入力信号INに対して与えられる遅延を増大させる。たとえば、より低いボディバイアス電圧の存在下で、第2のトランジスタM9をオンにするために、より大きいしきい電圧Vthが第2のトランジスタM9のゲートにおいて必要とされ得る。したがって、バイアスボディ電圧がより低い場合、バイアスボディ電圧がより高いケースと比較して、第2のトランジスタM9は高速にオンしない。
【００３９】
Table 1(表1)は、5つの標準コーナ条件下でフィードフォワードバイアス信号発生器404によって生成されるバイアス信号値の一例を示す。コーナは、典型的(T)モビリティ(電子または正孔にとって)、高速(F)モビリティ、および低速(S)モビリティに関係する。通常、異なるモビリティは、異なるダイについての異なるドーピング濃度を結果として引き起こすプロセス変動のためである。CMOS回路では、pチャネルデバイス(PMOS)とnチャネルデバイス(NMOS)の両方に関してコーナが考慮される。5つの標準コーナ条件TT、SS、FF、SFおよびFSにおいて、最初の文字はnチャネルデバイスに対応し、第2の文字はpチャネルデバイスに対応する。したがって、SFは、nチャネルデバイスについての低速モビリティと、pチャネルデバイスについての高速モビリティとに対応し、FSは、nチャネルデバイスについての高速モビリティと、pチャネルデバイスについての低速モビリティとに対応する。
【００４０】
【表１】
0006420370.tif 000002
【００４１】
Table 1(表1)に示されるように、典型的コーナTTについて、この例では第1のバイアス信号Vbpが0.7Vに設定され、第2のバイアス信号Vbnが0.5Vに設定される。SSコーナについて、第1のバイアス信号Vbpが典型的ケースから0.3Vに低下し、第2のバイアス信号Vbnが典型的ケースから0.7Vに上昇し、第1のトランジスタM8と第2のトランジスタM9の両方(図4の例では遅延セル)の遅延が低減する。FFコーナについて、第1のバイアス信号Vbpが典型的ケースから1.5Vに上昇し、第2のバイアス信号Vbnが典型的ケースから0.1Vに低下し、第1のトランジスタM8と第2のトランジスタM9の両方の遅延が増大する。SFコーナについて、第1のバイアス信号Vbpが典型的ケースから0.6Vに低下し、第2のバイアス信号Vbnが典型的ケースから0.4Vに低下し、第1のトランジスタM8の遅延が増大し、第2のトランジスタM9の遅延が減少する。FSコーナについて、第1のバイアス信号Vbpが典型的ケースと同様に0.7Vに維持され、第2のバイアス信号Vbnが典型的ケースから0.3Vに低下し、第1のトランジスタM8の遅延が減少し、第2のトランジスタM9の遅延が増大する。
【００４２】
Table 1(表1)はまた、PVT追跡を用いない従来型遅延セルと、本明細書の教示によるPVT追跡を使用する遅延セルとについての模擬遅延を示す。ここで、従来型遅延セルがTTに対して30%程度の遅延変動を有することがわかる。一方、PVT追跡を用いる遅延セルは、TTに対して3%程度の遅延変動を有する。
【００４３】
フィードフォワードバイアス信号発生器404の動作が図5とともに説明される。フィードフォワードバイアス信号発生器404は、第1のトランジスタM1、第2のトランジスタM2、第3のトランジスタM3、第4のトランジスタM4、第5のトランジスタM5、第6のトランジスタM6、および第7のトランジスタM7を含む。第2のトランジスタM2および第7のトランジスタM7は、抵抗器として構成される。第5のトランジスタM5のドレインにおける電圧Vpが、バッファ502によってバッファリングされ、第1のバイアス信号Vbpが供給される。第6のトランジスタM6のドレインにおける電圧Vnが、バッファ504によってバッファリングされ、第2のバイアス信号Vbnが供給される。
【００４４】
上記で論じたように、フィードフォワードバイアス信号発生器404は、5つのMOSFETコーナTT、SS、FF、SF、およびFSに感応する方式で第1および第2のバイアス信号VbpおよびVbnを生成する。
【００４５】
たとえば、低速コーナ(SS)において、典型的コーナ(TT)と比較して、トランジスタM1〜M7のすべてについてのしきい電圧(Vth)が高く、トランジスタM1〜M7のすべてについての相互コンダクタンス(gm)が低い。したがって、このケースでは、バイアスコア内の電流I1は非常に小さい(たとえば、100nA未満)。第3のトランジスタM3はまた、電圧Vd2における低電圧レベルを電圧Vd1に結合するので、この条件下でコア電流I1を強制的に低くする。したがって、第2のトランジスタM2の抵抗を流れる低電流I2のために、典型的コーナと比較して、より低い第1のバイアス信号Vbpが生成される。Vpにおける低電圧レベルが、第3のトランジスタM3を介してVd1に結合される。したがって、第6のトランジスタM6のゲートでの低Vd1を仮定すると、電流I4も低となる。したがって、第7のトランジスタM7の抵抗を流れる低電流I4のために、典型的コーナと比較して、より高い第2のバイアス信号Vbnが低速コーナにおいて生成される。
【００４６】
高速コーナ(FF)において、典型的コーナ(TT)と比較して、トランジスタM1〜M7のすべてについてのしきい電圧(Vth)が低く、トランジスタM1〜M7のすべてについての相互コンダクタンス(gm)が高い。したがって、このケースでは、比較的高い電圧が第1のトランジスタM1の比較的小さい抵抗に印加されるため、バイアスコア電流I1はより高い(たとえば、5uA〜15uA程度)。したがって、典型的コーナと比較して、第2のトランジスタM2の抵抗を流れる高い電流I2のために、高い第1のバイアス信号Vbpが生成される。Vpにおける高電圧レベルが、第3のトランジスタM3を介してVd1に結合される。したがって、第6のトランジスタM6のゲートでの高レベルの電圧Vd1を仮定すると、電流I4もより高くなる。したがって、第7のトランジスタM7の抵抗を流れるより高い電流I4のために、典型的コーナと比較して、より低い第2のバイアス信号Vbnが高速コーナにおいて生成される。
【００４７】
次に図6を参照すると、いくつかの実装形態では、フィードフォワードバイアス信号発生器600が低ドロップオフ(LDO)電圧調整器602を含む。たとえば、供給電圧Vdd(図5)は、いくつかのシナリオでは15%を超えて変動し得る。バイアスコア(たとえば、第1から第5のトランジスタM1〜M5を含む)は、供給電圧の変動に敏感であるので、バイアスコアについての電源変動を低減するためにLDO電圧調整器602が使用される。
【００４８】
LDO電圧調整器602はバイアス信号Vbias604によって制御されるたとえば、バイアス信号Vbias604は比較的精密な電圧源によって設定され得る。LDO電圧調整器602は、バイアス信号Vbias604のレベルに基づいて、一定のレベルの調整した正の供給電圧Vdd_LDOを生成する。LDO電圧調整器602は、比較的高い入力インピーダンスと、比較的低い出力インピーダンスとを有する。このようにして、LDO電圧調整器602は、異なるコーナ条件下のフィードフォワードバイアス信号発生器600の電流ドロー(たとえば、電流I1およびI2)の変化の如何にかかわらず、比較的一定の電圧レベルにおいて供給電圧Vdd_LDOを供給し得る。いくつかの実装形態では、LDO電圧調整器602は、供給電圧Vdd_LDOを供給するために演算増幅器(OP増幅器)を利用する。
【００４９】
図7は、本明細書の教示に従って構築されたフィードフォワードバイアス信号発生器700のいくつかの機能ブロックを示す。第1の破線ブロック702によって示されるように、第3のトランジスタM3が電圧フォロワとして機能する。すなわち、第3のトランジスタM3は、電圧Vd1が電圧Vpに緊密に追従することを保証する。したがって、第3のトランジスタM3は、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnを維持するように助ける。
【００５０】
第2の破線ブロック704によって示されるように、第4のトランジスタM4および第5のトランジスタM5は電流ミラー構成にある。したがって、第5のトランジスタM5を流れる電流I2は、第4のトランジスタM4を流れる電流I1に基づく。すなわち、電流I2の大きさは、電流I1の大きさと、ブロック704の電流ミラーの転送比(電流利得)とに依存する。いくつかの実装形態では、高速コーナ条件中に電圧Vpが十分に高いことを保証するために、ブロック704の電流ミラーの転送比は2よりも大きい(たとえば、3)。
【００５１】
第3の破線ブロック706によって示されるように、第1のトランジスタM1および第6のトランジスタM6は電流ミラー構成にある。第6のトランジスタM6を流れる電流I4は、第1のトランジスタM1を流れる電流I3に基づく。したがって、電流I4の大きさは、電流I3の大きさと、ブロック706の電流ミラーの転送比とに依存する。いくつかの実装形態では、低速コーナ条件中に電圧Vnが十分に高いことを保証するために、ブロック706の電流ミラーの転送比は3よりも大きい(たとえば、4)。
【００５２】
図8は、フィードフォワードバイアス信号発生器800内のトランジスタサイジングの一例を示す。フィードフォワードバイアス信号発生器800のトランジスタは、電流ミラーについての所望の転送比と、第2のトランジスタM2および第7のトランジスタM7についての所望の抵抗値とを実現するようにサイジングされる。トランジスタは、(チャネルの幅)/(チャネルの長さ)に関してサイジングされる。したがって、サイズ100n/100n(すなわち、100ナノメートル/100ナノメートル)は、チャネルの長さおよび幅が等しいことを示す。一般には、より幅の広いトランジスタ(すなわち、より大きい相対的幅を有するトランジスタ)は、所与のドレイン-ソース電圧(Vds)に対して、より多くの電流を導通する。
【００５３】
図8に示されるように、第5のトランジスタM5は第4のトランジスタM4よりも3倍広いしたがって、第4のトランジスタM4および第5のトランジスタM5によって形成される電流ミラーは、転送比3:1を有する。したがって、電流I2は電流I1よりも約3倍大きい。
【００５４】
第6のトランジスタM6は第1のトランジスタM1よりも4倍広い。したがって、第1のトランジスタM1および第6のトランジスタM6によって形成される電流ミラーは、転送比4:1を有する。したがって、電流I4は電流I3よりも約4倍大きい。
【００５５】
第2のトランジスタM2は、非常に狭いチャネル(幅=長さの1/10)を有する。したがって、第2のトランジスタM2は非常に高い抵抗(たとえば、100kΩ超)を有する。対称的に、第7のトランジスタM7はより広いチャネル(幅=長さの30/8倍)を有する。したがって、第7のトランジスタM7は、第2のトランジスタM2よりもずっと低い抵抗を有する。
【００５６】
前述のように、いくつかのタイプの遅延回路は複数の遅延セルを含む。図9は、n段遅延回路902を含むフィードフォワード補償回路900を示す。たとえば、遅延回路902は、遅延セルのうちの1つまたは複数を選択的に使用することによってプログラム可能遅延を提供し得る。ここでは、遅延セルは、PMOSおよびNMOSトランジスタ対を含む。したがって、遅延回路902は、第1の遅延セル904Aからn番目の遅延セル904Nまでを含む。
【００５７】
図9に示されるように、バイアス信号は、遅延セルトランジスタのすべてのボディバイアス端子を駆動する。具体的には、第1のバイアス信号Vbpは、各PMOSトランジスタのボディバイアス端子を駆動し、第2のバイアス信号Vbnは、各NMOSトランジスタのボディバイアス端子を駆動する。したがって、遅延回路の遅延セルのすべてが、PVTの変動に対して補償される。
【００５８】
本明細書で教示されるフィードフォワードバイアス補償は、様々な電子回路および応用例において利用され得る。図10は、通信デバイス1002がそのようなフィードフォワードバイアス補償を含む遅延ブロック1004を組み込む一例を示す。通信デバイス1002は、シグナリングバス1012を介して結合される、プロセッサ1006、メモリ1008、およびトランシーバ1010を含む。トランシーバ1010は、少なくとも1つのアンテナ1016を介して無線周波数(RF)信号を送信および受信する。たとえば、いくつかの実装形態では、トランシーバ1010は、高速モバイルデータ通信のために使用されるn相トランシーバである。したがって、トランシーバ1010によって処理される信号は、RFチャネルおよび/またはトランシーバ1010のフロントエンドアナログ回路からの大きいスキューにさらされ得る。
【００５９】
本明細書で教示されるフィードフォワードバイアス補償を遅延ブロック1004内に組み込むことによって、PVT変動に直面しても、非常に精密な遅延が(たとえば、タイミングを取得するために)これらの信号に対して与えられ得る。したがって、温度または供給電圧が経時的に変化する場合、遅延ブロック1004は、遅延ブロック1004に入力される信号に対して一貫した遅延を与え得る。
【００６０】
この場合も、プロセス変動が(たとえば、異なる集積回路内の)異なる遅延ブロック内の異なる遅延として現れることに留意されたい。本明細書の教示は、製造工程の変動の結果として回路が異なるコーナ(または非コーナ)条件で動作し得るとしても、単一の回路設計を使用して、異なる遅延ブロックが同程度の遅延を与えるようにプロセス変動を自動的に補償することを可能にする。
【００６１】
次に図11を参照すると、本開示の少なくとも1つの例による装置1100の選択構成要素を示すブロック図が示されている。装置1100は、第1の電流ミラー回路1106に供給電圧1104を供給するように構成された電圧調整器1102を含む。いくつかの実装形態では、電圧調整器1102は、図6のLDO電圧調整器602の形態を取る。
【００６２】
第1の電流ミラー回路1106は、第1の電流信号1108および第1のバイアス信号1110を供給する。いくつかの実装形態では、第1の電流ミラー回路1106は、図7のブロック704によって表される電流ミラーの形態を取る。
【００６３】
電圧フォロワ回路1112が、第1のバイアス信号1110に基づいて、かついくつかの態様では第1の電流信号1108に基づいて第1の電圧1114を生成する。いくつかの実装形態では、電圧フォロワ回路1112は、図7のブロック702によって表される電圧フォロワの形態を取る。
【００６４】
第2の電流ミラー回路1116は、第1の電圧1114に基づいて第2のバイアス信号1118を生成する。いくつかの実装形態では、第2の電流ミラー回路1116は、図7のブロック706によって表される電流ミラーの形態を取る。
【００６５】
遅延回路1120は、第1のボディバイアス回路1122(たとえば、トランジスタ)および第2のボディバイアス回路1124(たとえば、トランジスタ)を含む。第1のボディバイアス回路1122でのバイアスは、第1のバイアス信号1110によって制御される。第2のボディバイアス回路1124でのバイアスは、第2のバイアス信号1118によって制御される。いくつかの実装形態では、遅延回路1120は、図9の遅延回路902の形態を取る。いくつかの実装形態では、第1ボディバイアス回路1122および第2のボディバイアス回路1124は、図9の遅延セル904A〜904Nの形態を取る。
【００６６】
図12は、本開示のいくつかの態様によるバイアス信号を生成するためのプロセス1200を示す。プロセス1200はバイアス信号発生器304(図3)内で行われ得、バイアス信号発生器304は、トランシーバまたは他の適切な装置内に配置され得る。もちろん、本開示の範囲内の様々な態様では、プロセス1200は、バイアス動作をサポートすることのできる任意の適切な装置によって実装され得る。
【００６７】
ブロック1202において、第1のフィードフォワードバイアス信号が、第1の電流信号に基づいて生成される。たとえば、図5を参照すると、信号Vpは、電流I1に少なくとも部分的に基づいて生成され得る。
【００６８】
ブロック1204において、第1の電圧が、第1のフィードフォワードバイアス信号に基づいて生成される。たとえば、図5を参照すると、信号Vd1は、信号Vpに少なくとも部分的に基づいて生成され得る。
【００６９】
ブロック1206において、第2のフィードフォワードバイアス信号が第1の電圧に基づいて生成される。たとえば、図5を参照すると、信号Vnは、電圧Vd1に少なくとも部分的に基づいて生成され得る。
【００７０】
図13は、本開示のいくつかの態様による、図12において生成されたバイアス信号に基づいて信号を遅延するためのプロセス1300を示す。プロセス1300は補償回路300(図3)内で行われ得、補償回路300は、トランシーバまたは他の適切な装置内に配置され得る。もちろん、本開示の範囲内の様々な態様では、プロセス1300は、バイアス動作をサポートすることのできる任意の適切な装置によって実装され得る。
【００７１】
ブロック1302において、低ドロップオフ調整供給電圧が供給される。たとえば、図6を参照すると、LDO電圧調整器602はVdd-LDOを生成し得る。
【００７２】
ブロック1304において、第1および第2のフィードフォワードバイアス信号が生成される。ブロック1304の動作は、図12の動作に対応する。
【００７３】
ブロック1306において、第1および第2のボディバイアスが、第1および第2のフィードフォワードバイアス信号に基づいて調節される。たとえば、図4を参照すると、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnは、それぞれ第1のボディバイアス端子406および第2のボディバイアス端子408におけるバイアスを制御し得る。
【００７４】
ブロック1308において、信号が、第1および第2のフィードフォワード信号に基づいて遅延される。たとえば、図4を参照すると、出力信号OUTを生成するために回路402によって入力信号INに対して与えられる遅延量は、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnに基づく第1のボディバイアス端子406および第2のボディバイアス端子408におけるバイアスに依存し得る。
【００７５】
次に図14を参照すると、本開示の少なくとも1つの例による装置1400の選択構成要素を示すブロック図が示されている。装置1400は、複数のバイアス信号1404を生成するフィードフォワードバイアス信号発生器1402を含む。いくつかの実装形態では、フィードフォワードバイアス信号発生器1402は、図6のフィードフォワードバイアス信号発生器600の形態を取る。装置1400はまた、トランジスタボディバイアス調節構成要素1408(たとえば、トランジスタ)を有する遅延回路1406を含む。いくつかの実装形態では、遅延回路1406は、図9の遅延回路902の形態を取る。いくつかの実装形態では、トランジスタボディバイアス調節構成要素1408は、図9の遅延セル904A〜904Nの形態を取る。
【００７６】
図15は、本開示のいくつかの態様によるバイアス補償のためのプロセス1500を示す。プロセス1500は、補償回路300(図3)内で行われ得、補償回路300は、トランシーバまたは他の適切な装置内に配置され得る。もちろん、本開示の範囲内の様々な態様では、プロセス1500は、バイアス動作をサポートすることのできる任意の適切な装置によって実装され得る。
【００７７】
ブロック1502において、フィードフォワードバイアス信号が生成される。ブロック1502の動作は、たとえば図12の動作に対応し得る。
【００７８】
いくつかの態様では、フィードフォワードバイアス信号の生成は、温度の変動または電圧の変動の少なくとも一方に応答してフィードフォワードバイアス信号を調節することを含む。たとえば、温度の変化は、(たとえば、キャリアモビリティの増大のために)遅延回路を介する遅延を低減する。したがって、温度の変化に応答して(たとえば、キャリアモビリティの増大に応答して)、フィードフォワードバイアス信号発生器は、第1バイアス信号Vbpおよび第2のバイアス信号Vbnの値を(たとえば、上記で論じた方向に)自動的に調節し、遅延回路を介する遅延を増大させ、それによって一定の遅延を維持し得る。別の例として、供給電圧の変化が、(たとえば、キャリアモビリティの増大のために)遅延回路を介する遅延を低減し得る。したがって、供給電圧の変化に応答して(たとえば、キャリアモビリティの増大に応答して)、フィードフォワードバイアス信号発生器は、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnの値を(たとえば、上記で論じた方向に)自動的に調節し、遅延回路を介する遅延を増大させ、それによって一定の遅延を維持し得る。
【００７９】
ブロック1504において、複数のトランジスタのボディバイアスが、フィードフォワードバイアス信号に基づいて調節される。たとえば、図4を参照すると、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnは、それぞれ第1のボディバイアス端子406および第2のボディバイアス端子408におけるバイアスを制御し得る。
【００８０】
図16は、本開示のいくつかの態様による信号を遅延するためのプロセス1600を示す。プロセス1600は補償回路300(図3)内で行われ得、補償回路300は、トランシーバまたは他の適切な装置内に配置され得る。もちろん、本開示の範囲内の様々な態様では、プロセス1600は、バイアス動作をサポートすることのできる任意の適切な装置によって実装され得る。
【００８１】
ブロック1602において、第1のフィードフォワードバイアス信号が、第1のミラー電流に基づいて生成される。たとえば、図5を参照すると、信号Vpが、電流I1に関してミラーリングされる電流I2に少なくとも部分的に基づいて生成され得る。
【００８２】
ブロック1604において、第1の電圧が第1のミラー電流に基づいて生成される。たとえば、図5を参照すると、信号Vd1が、電流I2に少なくとも部分的に基づく信号Vpに少なくとも部分的に基づいて生成され得る。
【００８３】
ブロック1606において、第2のフィードフォワードバイアス信号が、第1の電圧および第2のミラー電流に基づいて生成される。たとえば、図5を参照すると、信号Vnが、電圧Vd1に少なくとも部分的に基づいて、かつ電流I3に関してミラーリングされる電流I4に基づいて生成され得る。
【００８４】
ブロック1608において、複数のトランジスタのボディバイアスが、第1および第2のフィードフォワードバイアス信号に基づいて調節される。たとえば、図4を参照すると、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnは、それぞれ第1のボディバイアス端子406および第2のボディバイアス端子408におけるバイアスを制御し得る。
【００８５】
ブロック1610において、入力信号が、調節されたボディバイアスに基づいて遅延される。たとえば、図4を参照すると、出力信号OUTを生成するために回路402によって入力信号INに対して与えられる遅延量は、第1のバイアス信号Vbpおよび第2のバイアス信号Vbnに基づく第1のボディバイアス端子406および第2のボディバイアス端子408におけるバイアスに依存し得る。
【００８６】
図に示される構成要素、ステップ、特徴、および/または機能のうちの1つまたは複数が、単一の構成要素、ステップ、特徴、または機能として再構成され、かつ/または組み合わされ、あるいはいくつかの構成要素、ステップ、または機能として実施され得る。本明細書で開示される新規な特徴から逸脱することなく、追加の要素、構成要素、ステップおよび/または機能も追加され得る。図に示される装置、デバイス、および/または構成要素は、本明細書に記載の方法、特徴、またはステップのうちの1つまたは複数を実施するように構成され得る。本明細書に記載の新規なアルゴリズムもソフトウェアとして効率的に実装され、かつ/またはハードウェア内に組み込まれ得る。
【００８７】
開示される方法におけるステップの特定の順序または階層は、例示的プロセスの例示であることを理解されたい。設計選好に基づいて、方法におけるステップの特定の順序または階層が再構成され得ることを理解されたい。添付の方法クレームは、様々なステップの要素をサンプル順に提示し、その中で具体的に記載されているのでない限り、提示される特定の順序または階層に限定されることを意味するわけではない。本開示から逸脱することなく、追加の要素、構成要素、ステップ、および/または機能が追加されることもあり、または利用されないことがある。
【００８８】
いくつかの実装形態および図に対して本開示の特徴が論じられたが、本開示のすべての実装形態は、本明細書で開示される有利な特徴のうちの1つまたは複数を含み得る。言い換えれば、1つまたは複数の実装形態が、いくつかの有利な特徴を有するものとして論じられたが、そのような特徴のうちの1つまたは複数はまた、本明細書で論じられる様々な実装形態のいずれかに従って使用され得る。同様に、例示的な実装形態がデバイス、システム、または方法の実装形態として本明細書で論じられたが、そのような例示的な実装形態が様々なデバイス、システム、および方法として実装され得ることを理解されたい。
【００８９】
さらに、少なくともいくつかの実装形態が、フローチャート、流れ図、構造図、またはブロック図として示されるプロセスとして説明されたことに留意されたい。流れ図は、動作を順次プロセスとして記述するが、動作のうちの多くは、並列または同時に実施され得る。さらに、動作の順序は再構成され得る。プロセスは、その動作が完了するときに終了する。いくつかの態様では、プロセスは、方法、関数、手順、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応するとき、その終了は、呼出し側関数またはメイン関数への関数の戻りに対応する。本明細書に記載の様々な方法のうちの1つまたは複数は、機械可読、コンピュータ可読、および/またはプロセッサ可読記憶媒体内に記憶され得るプログラミング(たとえば、命令および/またはデータ)によって部分的または完全に実装され、1つまたは複数のプロセッサ、マシン、および/またはデバイスによって実行され得る。
【００９０】
本明細書で開示される実装形態とともに説明された様々な例示的論理ブロック、モジュール、回路、およびアルゴリズムステップは、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せとして実装され得ることを当業者ならさらに理解されよう。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、全般的にその機能に関して上記で説明された。そのような機能がハードウェアとして実装されるか、それともソフトウェアとして実装されるかは、特定の応用例、およびシステム全体に課される設計制約に依存する。
【００９１】
本開示内で、「例示的」という語は、「一例、事例、または例示としての役割を果たすこと」を意味するために使用される。「例示的」なものとして本明細書で説明されるどんな実装形態または態様も、必ずしも本開示の他の態様よりも好ましい、または有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられた特徴、利点、または動作モードを含むことを必要とするわけではない。「結合される」という用語は、本明細書では、2つの物体間の直接的または間接的結合を指すために使用される。たとえば、物体Aが物体Bに物理的に接触し、物体Bが物体Cに接触する場合、物体AおよびCが互いに直接的に物理的に接触しない場合であっても、やはり互いに結合されると見なされ得る。たとえば、第1のダイがパッケージ内の第2のダイと決して直接的に物理的に接触していないとしても、第1のダイは第2のダイに結合され得る。「回路(circuit)」および「回路(circuitry)」という用語は広い意味で使用され、電子回路のタイプに関しての限定なしに、接続および構成されるとき、本開示で説明される機能の実施を可能にする電気的デバイスおよび導体のハードウェア実装形態と、プロセッサによって実行されるとき、本開示で説明される機能の実施を可能にする情報および命令のソフトウェア実装形態の両方を含むものとする。
【００９２】
本明細書では、「決定する」という用語は、多種多様な動作を包含する。たとえば、「決定すること」は、計算すること(calculating、computing)、処理すること、導出すること、調査すること、ルックアップすること(たとえば、テーブル、データベース、または別のデータ構造内をルックアップすること)、確認することなどを含み得る。さらに、「決定すること」は、受信すること(たとえば、情報を受信すること)、アクセスすること(たとえば、メモリ内のデータにアクセスすること)などを含み得る。さらに、「決定すること」は、解決すること、選択すること、選ぶこと、確立することなどを含み得る。
【００９３】
先の説明は、当業者が本明細書に記載の様々な態様を実施することを可能にするように与えられる。これらの態様に対する様々な修正が当業者には容易に明らかとなり、本明細書で定義される一般原理は、他の態様に適用され得る。したがって、特許請求の範囲は、本明細書で示される態様に限定されないものとし、特許請求の範囲の言語に適合する全範囲が与えられるべきであり、単数の要素に対する参照は、具体的にそのように記載されているのでない限り「唯一無二」を意味するものではなく、「1つまたは複数の」を意味するものとする。具体的に記載されているのでない限り、「いくつか」という用語は1つまたは複数を指す。項目のリストのうちの「少なくとも1つ」を指す語句は、それらの項目の、単一のメンバを含む任意の組合せを指す。一例として、「a、b、またはcのうちの少なくとも1つ」は、a;b;c;aおよびb;aおよびc;bおよびc;ならびにa、b、およびcを包含するものとする。当業者に周知であり、または後に当業者に知られることになる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的均等物が、参照によって本明細書に明白に組み込まれ、特許請求の範囲によって包含されるものとする。しかし、本明細書で開示されるいかなるものも、そのような開示が特許請求の範囲内に明示的に記載されるかどうかにかかわらず、公共に捧げられないものとする。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明白に記載されるのでない限り、または方法クレームのケースでは、要素が「ためのステップ」という語句を使用して記載されるのでない限り、米国特許法第6項の規定に基づいて解釈されるべきではない。
【００９４】
したがって、本明細書に記載の例に関連し、添付の図面に示される様々な特徴は、本開示の範囲から逸脱することなく、様々な例および実装形態として実装され得る。したがって、いくつかの特定の構成および配置が説明され、添付の図面に示されたが、記載の実装形態に対する様々な他の追加および修正、記載の実装形態からの削除が当業者には明らかとなるので、そのような実装形態は例示的なものにすぎず、本開示の範囲を制限するものではない。本開示の範囲は、以下の特許請求の範囲の文字通りの言語、および法的均等物のみによって決定される。
【符号の説明】
【００９５】
100  従来型遅延回路
102  第1のトランジスタ対
104  第2のトランジスタ対
106  電流源
108  負荷抵抗器
200  従来型遅延回路
202  フィードバックループ
204  ボディバイアス端子
206  トランジスタ
208  比較器
210  デコーダ
212  バイアス発生器
300  回路
302  電子回路
304  フィードフォワードバイアス信号発生器
306  バイアス信号
308  ボディバイアス端子
310  トランジスタ
400  回路
402  電子回路
404  フィードフォワードバイアス信号発生器
406  第1のボディバイアス端子
408  第2のボディバイアス端子
502  バッファ
504  バッファ
600  フィードフォワードバイアス信号発生器
602  低ドロップオフ(LDO)電圧調整器
604  バイアス信号
700  フィードフォワードバイアス信号発生器
800  フィードフォワードバイアス信号発生器
900  フィードフォワード補償回路
902  n段遅延回路
904  遅延セル
1002  通信デバイス
1004  遅延ブロック
1006  プロセッサ
1008  メモリ
1010  トランシーバ
1012  シグナリングバス
1016  アンテナ
1100  装置
1102  電圧調整器
1106  第1の電流ミラー回路
1112  電圧フォロワ回路
1116  第2の電流ミラー回路
1120  遅延回路
1122  第1のボディバイアス回路
1124  第2のボディバイアス回路
1400  装置
1402  フィードフォワードバイアス信号発生器
1406  遅延回路
1408  トランジスタボディバイアス調節構成要素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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