(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に第１の導電型を有するウェルを形成する工程と、
熱処理を行う工程と、
前記ウェル中に、前記第１の導電型の逆導電型である第２の導電型を有する拡散層を形成し、ｐｎ接合を形成する工程と、
前記ｐｎ接合の接合リーク電流評価を行う工程と
を有し、
前記ウェルを形成する工程において、異なる加速電圧で２回以上のイオン注入を行い、前記ウェル中の前記拡散層の直下であって前記接合リーク電流評価の際に空乏層が形成される領域にＥＯＲ欠陥を作り込み、
前記熱処理を行う工程において、前記半導体基板に含まれる微量金属不純物を前記ＥＯＲ欠陥にゲッタリングさせ、
前記接合リーク電流評価により、前記微量金属不純物の評価を行うことを特徴とする半導体基板の評価方法。
【請求項２】
前記ウェルを形成する工程において、同じドーパントを用いて異なる加速電圧で２回以上のイオン注入を行うことを特徴とする請求項１に記載の半導体基板の評価方法。
【請求項３】
前記接合リーク電流評価を行う工程において、前記ｐｎ接合に逆方向電圧を印加して空乏層中に生じる発生電流を測定することを特徴とする請求項１又は請求項２に記載の半導体基板の評価方法。
【請求項４】
前記発生電流を測定する際の測定温度を２０℃以上、４０℃以下とすることを特徴とする請求項３に記載の半導体基板の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の評価方法に関する。
【背景技術】
【０００２】
メモリ、ＣＣＤ等の固体撮像素子等の半導体装置の微細化、高性能化に伴い、それらの製品歩留まりを向上させるために、材料としてのシリコンウェーハ（以下、シリコン基板とも言う）にも高品質化が要求され、これに対応した各種シリコンウェーハが開発されている。特に、製品特性に直接影響を与えると推測されるウェーハ表層部の結晶性は重要であり、その改善策として、１）不活性ガス又は水素を含む雰囲気中での高温熱処理、２）引き上げ条件の改善によるグロウ・イン（Ｇｒｏｗｎ−ｉｎ）欠陥の低減、３）エピタキシャルウェーハの使用、等が開発されている。
【０００３】
また、上記のようにしてウェーハ表層部の結晶性が改善されたシリコンウェーハについて、適切な評価を行う必要がある。従来のシリコンウェーハ表面品質の電気的特性評価法としては、酸化膜耐圧（ＧＯＩ：Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）評価が用いられてきた。これは、シリコンウェーハ表面に熱酸化によりゲート酸化膜を形成し、この上に電極を形成することで絶縁体であるシリコン酸化膜に電気的ストレスを印加し、この絶縁度合いによりシリコンウェーハ表面の品質を評価するものである。すなわち、もとのシリコンウェーハ表面に欠陥や金属不純物が存在するとこれが熱酸化によりシリコン酸化膜に取り込まれ、表面形状に応じた酸化膜が形成され、不均一な絶縁体となり絶縁性が低下する。このようにシリコンウェーハ表面に形成した酸化膜の絶縁性を評価することで、シリコンウェーハ表面の欠陥や金属不純物等の評価をすることができる。これは、実デバイスにおいては、ＭＯＳＦＥＴのゲート酸化膜信頼性であり、これの改善に向けていろいろなウェーハ開発が行われてきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許２７４６４９９号
【特許文献２】特開２００５−１７５２５１号公報
【特許文献３】特開２０１２−０５９８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＧＯＩで問題がなくても、デバイス歩留まりが低下するということがある。特に近年、デバイスの高集積化に伴い、このような事象が数多くなってきている。とりわけ固体撮像素子においては、その動作原理から考えて、ウェーハ起因のリーク電流を低減する必要性がある。
例えば、固体撮像素子では微量の金属不純物原子が白キズ不良などとして影響する。この微量の金属不純物の影響を簡単な接合構造で測定できれば、ウェーハの高品質化、ひいてはデバイスの高性能化に貢献することが可能となる。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、半導体基板に含まれる微量金属不純物を簡易な方法を用いて高感度で評価できる半導体基板の評価方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、半導体基板の主表面に第１の導電型を有するウェルを形成する工程と、熱処理を行う工程と、前記ウェル中に、前記第１の導電型の逆導電型である第２の導電型を有する拡散層を形成し、ｐｎ接合を形成する工程と、前記ｐｎ接合の接合リーク電流評価を行う工程とを有し、前記ウェルを形成する工程において、異なる加速電圧で２回以上のイオン注入を行い、前記ウェル中の前記拡散層の直下であって前記接合リーク電流評価の際に空乏層が形成される領域にＥＯＲ欠陥を作り込み、前記熱処理を行う工程において、前記半導体基板に含まれる微量金属不純物を前記ＥＯＲ欠陥にゲッタリングさせることを特徴とする半導体基板の評価方法を提供する。
【０００８】
このように、ウェルを形成する工程において、異なる加速電圧で２回以上のイオン注入を行い、ウェル中の前記拡散層の直下であって前記接合リーク電流評価の際に空乏層が形成される領域にＥＯＲ欠陥を作り込み、熱処理を行う工程において、半導体基板に含まれる微量金属不純物をＥＯＲ欠陥にゲッタリングさせることで、接合リーク電流評価の際に空乏層が形成される領域に半導体基板に含まれる微量金属不純物を集めることができるので、接合リーク電流評価を行う際の金属不純物に対する測定感度を向上させることができる。
【０００９】
このとき、前記ウェルを形成する工程において、同じドーパントを用いて異なる加速電圧で２回以上のイオン注入を行うことが好ましい。
このように同じドーパントを用いることで、より簡便にウェル中のＥＯＲ欠陥領域を形成することができる。
【００１０】
また、前記接合リーク電流評価を行う工程において、前記ｐｎ接合に逆方向電圧を印加して空乏層中に生じる発生電流を測定することができる。
本発明の半導体基板の評価方法では、このような接合リーク電流評価を好適に行うことができる。
【００１１】
このとき、前記発生電流を測定する際の測定温度を２０℃以上、４０℃以下とすることが好ましい。
上記の範囲の測定温度で、発生電流を測定することで、接合リーク電流評価を行う際の金属不純物に対する測定感度をより確実に向上させることができる。
【発明の効果】
【００１２】
以上のように、本発明の半導体基板の評価方法によれば、評価対象の半導体基板について、金属不純物に対する測定感度を向上させることができる。また、それにより、ＣＣＤ、ＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される高品質ウェーハのリーク電流特性に与える金属不純物の影響を、簡便かつ高精度で評価することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体基板の評価方法を示すフロー図である。
【図２】接合リーク電流評価の際の接合部を示す概略断面図である。
【図３】ウェル形成の際のボロン注入のドーズ量と、接合リーク電流の関係を示す図である。
【図４】本発明の半導体基板の評価方法の一例を示す工程断面図である。
【図５】実施例１のウェル形成時のイオン注入によって半導体基板中に導入されたボロン濃度プロファイルを示す図である。
【図６】実施例２のウェル形成時のイオン注入によって半導体基板中に導入されたボロン濃度プロファイルを示す図である。
【図７】実施例３のウェル形成時のイオン注入によって半導体基板中に導入されたボロン濃度プロファイルを示す図である。
【図８】評価対象の半導体基板のウェーハライフタイムと接合リーク電流の関係を示す図である。
【発明を実施するための形態】
【００１４】
上述のように、シリコンウェーハ表面品質の電気的特性評価において、ＧＯＩで問題がなくても、デバイス歩留まりが低下するということがあり、特に近年、デバイスの高集積化に伴い、このような事象が数多くなってきているという問題があった。とりわけ固体撮像素子においては、その動作原理から考えて、ウェーハ起因のリーク電流を低減する必要性があり、固体撮像素子では微量の金属不純物原子が白キズ不良などとして影響する。従ってこの微量の金属不純物の影響を簡単な接合構造で測定できることが望まれていた。
【００１５】
そこで、本発明者は、半導体基板に含まれる微量金属不純物を簡易な方法を用いて高感度で評価できる半導体基板の評価方法について鋭意検討した。その結果、評価対象の半導体基板のウェルを形成する工程において、異なる加速電圧で２回以上のイオン注入を行い、ウェル中の拡散層の直下であって接合リーク電流評価の際に空乏層が形成される領域にＥＯＲ欠陥を作り込み、熱処理を行う工程において、半導体基板に含まれる微量金属不純物をＥＯＲ欠陥にゲッタリングさせることで、接合リーク電流評価の際に空乏層が形成される領域に半導体基板に含まれる微量金属不純物を集めることができ、接合リーク電流評価を行う際の金属不純物に対する測定感度を向上させることができことを見出し、本発明をなすに至った。
【００１６】
なお、パワーデバイスでは埋め込み層をイオン注入で濃度を変えて形成し、素子活性領域の金属を近接ゲッタリングする手法が報告されているが（例えば、特許文献１参照）、これは、素子活性領域近傍にゲッタリングサイトを設けておき、素子活性領域から金属をゲッタリングする手法であり、特許文献１には、半導体基板の評価方法については、何ら記載されていない。
【００１７】
また、特許文献２には、半導体基板の内部における主面近傍に半導体基板の不純物濃度より高濃度にホウ素が導入されている第１のホウ素イオン注入層、及び、第２のホウ素イオン注入層を形成して、ゲッタリングが困難な汚染金属に対しても確実にゲッタリングを可能にすることが開示されている。しかしながら、特許文献２には、半導体基板の評価方法については、何ら記載されていない。
【００１８】
さらに、特許文献３には、エピタキシャルウェーハの主表面近傍に２層以上の炭素注入層を形成して、高いゲッタリング能力を有するエピタキシャルウェーハを製造することが開示されている。しかしながら、特許文献３には、半導体基板の評価方法については、何ら記載されていない。
【００１９】
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
【００２０】
まず、本発明の半導体基板の評価方法について、図１、４を参照しながら説明する。
【００２１】
まず、半導体基板の主表面に第１の導電型を有するウェルを形成する工程において、異なる加速電圧で２回以上のイオン注入を行い、ウェル中の拡散層直下であって接合リーク電流評価の際に空乏層が形成される領域にＥＯＲ（Ｅｎｄ  Ｏｆ  Ｒａｎｇｅ）欠陥を作り込む（図１のＳ１１参照）。ここで、ＥＯＲ欠陥とは、イオン注入されたドーパントにより押し出された原子（シリコン基板の場合はシリコン原子）で形成される点欠陥であり、ドーパントの一番濃度の高い箇所（すなわち、注入飛程）から少し深い部分に形成されるものである。
【００２２】
具体的には、評価対象の半導体基板４にマスクとなる酸化膜１を形成する（図４（ａ）参照）。酸化膜１は熱酸化膜でもＣＶＤ酸化膜でもよいが、ウェル形成のためのイオン注入の際に、注入するイオンがわずかに酸化膜を通過するような厚さに設定することが好ましい。この厚さは、注入するイオン種や加速電圧等に依存するため、工程に適した値とする必要があるが、注入するイオン種がボロンの場合のウェル形成工程においては２００ｎｍ前後が最適な値である。
【００２３】
その後、形成した酸化膜１にフォトリソグラフィー技術を用いて、一部の領域の酸化膜をドライエッチング又はウェットエッチングにより除去する（図４（ｂ）参照）。このとき窓開けされた領域（すなわち、酸化膜が除去された領域）が、接合面積に相当する。
【００２４】
その後、残った酸化膜１をマスクにして、イオン注入によりウェル２を形成する（図４（ｃ）参照）。ウェル形成のためのイオン注入において、１回のイオン注入ではドーパントを注入した際に生じるＥＯＲ欠陥が少なく、ゲッタリングをするのに必ずしも十分でない。このため、異なる加速電圧で複数回注入する（すなわち、多段注入を行う）ことでＥＯＲ欠陥を幅広く作り込み、不純物金属をゲッタリングできる層を厚くすることができる。一方、異なる加速電圧で注入する回数を増やしていくことによる、ドーパント濃度が高くなることに起因する点欠陥の増加や、イオン注入工程の増加を抑制するために、異なる加速電圧で注入する回数は５回以下とすることが好ましい。
【００２５】
上記の多段注入により、ウェル２中の拡散層５の直下であって接合リーク電流評価の際に空乏層３が形成される領域にＥＯＲ（Ｅｎｄ  Ｏｆ  Ｒａｎｇｅ）欠陥を作り込む（図２参照）。なお、図２は、接合リーク電流評価の際の接合部を示す図である。
【００２６】
特にボロンを注入し、ｐ型のウェルを形成する場合には、図３に示すように、初段注入（加速電圧の最も低い注入）のドーズ量を２×１０１３ａｔｏｍｓ／ｃｍ２以下とすれば、高濃度になりすぎてイオン注入により転位が形成されウェル中に欠陥が形成されてしまうことを防止することができ、リーク電流の大幅な増加はみられず、好ましい。このように初段注入のドーズ量が２×１０１３ａｔｏｍｓ／ｃｍ２以下であれば、転位の発生がなく安定した測定が可能である。ここで、図３は、ウェル形成時のボロン注入のドーズ量と、逆方向印加電圧が１Ｖ及び５Ｖの場合の接合リーク電流の関係を示す図であり、ボロン注入の加速電圧は５５ｋｅＶである。
なお、ウェル濃度（注入ドーズ量）が低すぎると、基板抵抗の影響を受けてしまい、安定した測定が困難となる場合もあるので、ドーズ量は５×１０１１ａｔｏｍｓ／ｃｍ２以上とすることが好ましい。
【００２７】
さらに、ウェル形成時のイオン注入の加速電圧についても、チャネルストップ層６が形成できるように、かつ、２段以上の多段イオン注入となるように選択する。なお多段イオン注入する際には、浅いところに高濃度層となるように注入し、深いところは低濃度となるようにすることがより好ましい。こうすることにより高濃度層において形成されたＥＯＲ欠陥をウェル中に取り込むことが容易になる。
【００２８】
図５−７に、多段イオン注入により形成されるウェルの例を示す。図５は各段のイオン注入のドーズ量を同じにして加速電圧のみを変えた例を示し、図６、７は１段目のイオン注入（加速電圧の最も低いイオン注入）を高濃度にし、２段目以降のイオン注入（加速電圧のより高いイオン注入）を低濃度とした例を示す。実際の深さ方向のボロン濃度分布は、各段のボロン注入の濃度分布を合算した分布になる。各段のイオン注入を行う順番は特に限定されず、浅い方から順番にイオン注入する方法、深い方から順番にイオン注入する方法、あるいはランダムにイオン注入する方法のいずれの方法であっても構わない。
【００２９】
また、ウェル２の形成時のイオン注入により、接合領域周辺にウェル２と同一ドーパントでチャネルストップ層６が形成されるので、酸化膜（分離酸化膜）１や表面界面準位などの影響でウェル２の周辺に寄生空乏層容量が発生することを防ぐことができ、より安定した測定が可能になる。
【００３０】
次に、熱処理を行う工程において、半導体基板に含まれる微量金属不純物をＥＯＲ欠陥にゲッタリングする（図１のＳ１２参照）。
【００３１】
具体的には、イオン注入後の回復アニールを行う際に、Ｓ１１でウェル２中に作り込まれたＥＯＲ欠陥に半導体基板４中に含まれる微量金属不純物がゲッタリングされる。
【００３２】
次に、ウェル中に第１の導電型の逆導電型である第２の導電型を有する拡散層を形成し、ｐｎ接合を形成する（図１のＳ１３参照）。
【００３３】
具体的には、酸化膜１をマスクとして、ウェルの導電型と逆導電型の拡散層５をウェル２中に形成することでｐｎ接合を形成する（図４（ｄ）参照）。例えば、ウェル２がｐ型である場合には、拡散層５はｎ型である。拡散層の形成は、イオン注入によって行ってもよいし、固体拡散によっておこなってもよい。なお、イオン注入を使った場合には、拡散層形成時のイオン注入の回復アニールは、ウェル形成時のイオン注入の回復アニールと兼ねてもよい。
【００３４】
次に、ｐｎ接合の接合リーク電流評価を行う（図１のＳ１４参照）。
この場合、ｐｎ接合に逆方向電圧を印加して空乏層中に生じる発生電流を測定することができる。このような接合リーク電流評価を好適に行うことができる。
また、発生電流を測定する際の測定温度を２０℃以上、４０℃以下とすることが好ましい。上記の範囲の測定温度で、発生電流を測定することで、接合リーク電流評価を行う際の金属不純物に対する測定感度を確実に向上させることができる。
【００３５】
具体的には、Ｓ１３で形成した拡散層５上に電極７を形成し、電源９により電極７と半導体基板４の間に逆方向電圧を印加し、電流計８により接合リーク電流を測定する（図４（ｅ）参照）。ここで、ウェル２は半導体基板４と同じ導電型を有しているものとする。
このとき、接合リーク電流評価の際に空乏層３が形成される領域（図２参照）に作り込まれたＥＯＲ欠陥に、半導体基板４に含まれる微量金属不純物がゲッタリングされているので、金属不純物に対する測定感度を向上させることができる。
【００３６】
上記で説明した本発明の半導体基板の評価方法によれば、評価対象の半導体基板について、金属不純物に対する測定感度を向上させることができ、それにより、ＣＣＤ、ＣＭＯＳセンサ等の高歩留まりが要求される製品に使用される高品質ウェーハのリーク電流特性に与える金属不純物の影響を、簡便かつ高精度で評価することができる。
【実施例】
【００３７】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【００３８】
（実施例１）
評価対象の半導体基板として、抵抗率１０Ω・ｃｍのボロンドープされた直径２００ｍｍのｐ型シリコンウェーハを２枚準備した。一方のシリコンウェーハは、ウェーハライフタイムが１００μｓｅｃのシリコンウェーハであり、他方のシリコンウェーハはウェーハライフタイムが３００μｓｅｃのシリコンウェーハである。ここで、ウェーハライフタイムが異なるということは、シリコンウェーハ中に含まれる金属不純物の量が異なることを意味する。
次に、Ｐｙｒｏ雰囲気で１０００℃９０分の熱処理により２００ｎｍの酸化膜を形成した。この後、レジストを塗布し、フォトリソグラフィーによりレジストパターンを形成した。今回はレジストとして、ネガレジストを選択した。このレジスト付きウェーハに対してバッファードＨＦ溶液により酸化膜エッチングを行った。その後、硫酸過酸化水素混合液を用いてレジストを除去し、ＲＣＡ洗浄を行った。
このウェーハにドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧５５、８０、１００、１２５ｋｅＶでボロンをイオン注入して、４層のイオン注入層を形成した。これによりｐ型のウェルが形成された。このときのボロン濃度プロファイルを図５に示す。１０００℃、窒素雰囲気下で回復アニールを行った後、リンガラスを塗布拡散し、リンを表面より拡散することで、ｎ型の拡散層を形成し、ｐｎ接合を形成した。
【００３９】
ｐｎ接合が形成された実施例１のシリコンウェーハに電極を形成し、接合リーク電流評価を２０℃の測定温度で行った。その結果を図８に示す。図８において、１Ｖの逆方向電圧を印加した場合の接合リーク電流値を示している。
【００４０】
（実施例２）
実施例１と同様にして評価対象の半導体基板を準備し、実施例１と同様にしてｐｎ接合を形成した。ただし、ウェル形成時のボロン注入は、ドーズ量９×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧５５ｋｅＶで注入後に、ドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧８０、１００、１２５ｋｅＶでイオン注入し、４層のイオン注入層を形成した。このときのボロン濃度プロファイルを図６に示す。
【００４１】
ｐｎ接合が形成された実施例２のシリコンウェーハに電極を形成し、接合リーク電流評価を２０℃の測定温度で行った。その結果を図８に示す。図８において、１Ｖの逆方向電圧を印加した場合の接合リーク電流値を示している。
【００４２】
（実施例３）
実施例１と同様にして評価対象の半導体基板を準備し、実施例１と同様にしてｐｎ接合を形成した。ただし、ウェル形成時のボロン注入は、ドーズ量１．８×１０１３ａｔｏｍｓ／ｃｍ２、加速電圧５５ｋｅＶで注入後に、ドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧８０、１００、１２５ｋｅＶでイオン注入し、４層のイオン注入層を形成した。このときのボロン濃度プロファイルを図７に示す
【００４３】
ｐｎ接合が形成された実施例３のシリコンウェーハに電極を形成し、接合リーク電流評価を２０℃の測定温度で行った。その結果を図８に示す。図８において、１Ｖの逆方向電圧を印加した場合の接合リーク電流値を示している。
【００４４】
（比較例）
実施例１と同様にして評価対象の半導体基板を準備し、実施例１と同様にしてｐｎ接合を形成した。ただし、ウェル形成時のボロン注入は、ドーズ量２×１０１２ａｔｏｍｓ／ｃｍ２、加速電圧５５ｋｅＶでイオン注入し、イオン注入層を１層のみ形成した。
【００４５】
ｐｎ接合が形成された比較例のシリコンウェーハに電極を形成し、接合リーク電流評価を２０℃の測定温度で行った。その結果を図８に示す。図８において、１Ｖの逆方向電圧を印加した場合の接合リーク電流値を示している。
【００４６】
図８からわかるように、ウェル形成時のボロン注入として加速電圧の異なる４回の注入を行った実施例１−３の接合リーク電流評価では、ウェル形成時のボロン注入として１回の注入しか行わなかった比較例と比べて、ウェーハライフタイムに対する接合リーク電流値の感度が大幅に向上しており、すなわち、比較例と比べて金属不純物に対する感度が大幅に向上している。
また、実施例１―３の間で比較すると、初段のドーズ量を増加させるほど、ウェーハライフタイムに対する接合リーク電流値の感度が向上しており、すなわち、初段のドーズ量を増加させるほど、金属不純物に対する感度が向上している。
【００４７】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００４８】
１…酸化膜（分離酸化膜）、  ２…ウェル、  ３…空乏層、  ４…半導体基板、
５…拡散層、  ６…チャネルストップ層、  ７…電極、  ８…電流計、  ９…電源。
【図１】
0006413938.tif 000002
【図２】
0006413938.tif 000003
【図３】
0006413938.tif 000004
【図４】
0006413938.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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