(57)【特許請求の範囲】
【請求項１】
ボロンを含む金属層と、
前記金属層の延びる方向と交差する方向に延びる半導体膜と、
前記半導体膜と前記金属層との間に設けられた電荷蓄積膜と、
前記電荷蓄積膜と前記金属層との間に設けられた第１絶縁膜と、
前記第１絶縁膜と前記金属層との間に設けられた窒化膜と、
を備え、
前記窒化膜は、
前記第１絶縁膜に接して設けられた第１窒化チタン膜と、
前記金属層に接して設けられた第２窒化チタン膜と、
前記第１窒化チタン膜と前記第２窒化チタン膜との間に設けられたアモルファス窒化膜と、
を有する半導体装置。
【請求項２】
前記アモルファス窒化膜は、シリコン窒化膜、またはアルミニウム窒化膜である請求項１記載の半導体装置。
【請求項３】
ボロンを含む金属層と、
前記金属層の延びる方向と交差する方向に延びる半導体膜と、
前記半導体膜と前記金属層との間に設けられた電荷蓄積膜と、
前記電荷蓄積膜と前記金属層との間に設けられた第１絶縁膜と、
前記第１絶縁膜と前記金属層との間に設けられた窒化膜と、
を備え、
前記窒化膜は、
前記第１絶縁膜に接して設けられた窒化チタン膜と、
前記窒化チタン膜と前記金属層との間に設けられ、チタンと、チタンとは異なる元素と、窒素とを含むアモルファス窒化膜と、
を有する半導体装置。
【請求項４】
前記アモルファス窒化膜は、チタンシリコン窒化膜、またはチタンアルミニウム窒化膜である請求項３記載の半導体装置。
【請求項５】
第１層と、前記第１層とは異種材料の第２層とが交互に複数積層された積層体を形成する工程と、
前記積層体に前記積層体の積層方向に延びるホールを形成する工程と、
前記ホールの側面に電荷蓄積膜を含む膜を形成する工程と、
前記電荷蓄積膜を含む膜の側面に半導体膜を形成する工程と、
前記積層体の前記積層方向に延びるスリットを通じたエッチングにより前記第２層を除去し、前記第１層の間に空隙を形成する工程と、
前記空隙内の側面、上面及び下面に、第１窒化チタン膜と、前記第１窒化チタン膜に接するアモルファス窒化膜とを有する窒化膜を形成する工程と、
前記窒化膜の表面に金属およびボロンを含む初期膜を形成する工程と、
前記初期膜の内側の前記空隙内に、前記初期膜よりも厚い金属層を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁層を介して複数の電極層が積層された積層体内に、電荷蓄積膜および半導体膜が積層体の積層方向に延在して設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元メモリデバイスの電極層の材料としてタングステンやモリブデンが検討されている。タングステンやモリブデンは成膜時にボロンを含有することがある。そのボロンが、後の熱処理工程で電極層の近くにある絶縁膜に拡散すると、その絶縁膜の特性を劣化させる原因になり得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１４０９９６号公報
【特許文献２】特開２０１０−４５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、絶縁膜を、金属層に含まれるボロンから保護することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、ボロンを含む金属層と、前記金属層の延びる方向と交差する方向に延びる半導体膜と、前記半導体膜と前記金属層との間に設けられた電荷蓄積膜と、前記電荷蓄積膜と前記金属層との間に設けられた第１絶縁膜と、前記第１絶縁膜と前記金属層との間に設けられた窒化膜と、を備えている。前記窒化膜は、前記第１絶縁膜に接して設けられた第１窒化チタン膜と、前記金属層に接して設けられた第２窒化チタン膜と、前記第１窒化チタン膜と前記第２窒化チタン膜との間に設けられたアモルファス窒化膜と、を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の模式断面図。
【図３】図２の一部の拡大断面図。
【図４】図３の一部の拡大断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の一部の拡大断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
実施形態の半導体装置は、半導体記憶装置である。  
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
【００１０】
メモリセルアレイ１は、基板１０と、基板１０の主面上に設けられた積層体１００と、複数の柱状部ＣＬと、導電材ＬＩと、積層体１００の上に設けられた上層配線と、を有する。図１には、上層配線として、ビット線ＢＬとソース層ＳＬを示す。
【００１１】
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる円柱もしくは楕円柱状に形成されている。導電材ＬＩは、上層配線と基板１０との間で、積層体１００の積層方向（Ｚ方向）およびＸ方向に延び、積層体１００をＹ方向に分離している。
【００１２】
複数の柱状部ＣＬは、例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
【００１３】
積層体１００上に、複数のビット線（例えば金属膜）ＢＬが設けられている。複数のビット線ＢＬはＸ方向に互いに分離し、それぞれのビット線ＢＬはＹ方向に延びている。
【００１４】
柱状部ＣＬの上端部は、コンタクト部Ｃｂを介してビット線ＢＬに接続されている。導電材ＬＩによってＹ方向に分離されたそれぞれの領域（ブロック）から１つずつ選択された複数の柱状部ＣＬが、共通の１本のビット線ＢＬに接続されている。
【００１５】
図２は、積層体１００、柱状部ＣＬ、および導電材ＬＩの模式断面図である。図２は、図１におけるＹ−Ｚ面に対して平行な断面を表す。
【００１６】
積層体１００は、基板１０の主面上に積層された複数の金属層７０と複数の絶縁層４０とを有する。絶縁層４０を介して所定周期で複数の金属層７０がＺ方向に積層されている。
【００１７】
金属層７０は、タングステン（Ｗ）およびモリブデン（Ｍｏ）の少なくともいずれかを含む。金属層７０は、タングステンを主成分として含むタングステン層、またはモリブデンを主成分として含むモリブデン層である。
【００１８】
金属層７０は、後述するように、ＣＶＤ（Chemical Vapor Deposition）法で形成される。そのときの例えば還元性の原料ガスに起因する元素の１つとしてボロン（Ｂ）が金属層７０に含まれる。
【００１９】
絶縁層４０は、例えば酸化シリコン（ＳｉＯ２）を主成分として含む。また、上下に隣接する金属層７０間に空隙が形成され、この空隙を絶縁層４０として機能させてもよい。
【００２０】
図３は、図２における一部の拡大断面図である。  
図４は、図３におけるＡ部の拡大断面図である。
【００２１】
柱状部ＣＬは、メモリ膜３０と、半導体膜２０と、コア絶縁膜５０とを有する。半導体膜２０は、積層体１００内を積層方向（Ｚ方向）に筒状に延びている。メモリ膜３０は、金属層７０と半導体膜２０との間に設けられ、半導体膜２０を外周側から囲んでいる。コア絶縁膜５０は、筒状の半導体膜２０の内側に設けられている。半導体膜２０の上端部が、図１に示すコンタクト部Ｃｂを介してビット線ＢＬに電気的に接続している。
【００２２】
メモリ膜３０は、第１絶縁膜としてのブロック絶縁膜３４と、電荷蓄積膜３２と、第２絶縁膜としてのトンネル絶縁膜３１とを有する。電荷蓄積膜３２、トンネル絶縁膜３１、および半導体膜２０は、積層体１００の積層方向に連続して延びている。金属層７０と半導体膜２０との間に、金属層７０側から順に、ブロック絶縁膜３４、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２３】
トンネル絶縁膜３１は半導体膜２０に接している。電荷蓄積膜３２は、ブロック絶縁膜３４とトンネル絶縁膜３１との間に設けられている。
【００２４】
半導体膜２０、メモリ膜３０、および金属層７０は、メモリセルＭＣを構成する。図３において、金属層７０は紙面奥行き方向（Ｘ方向）に延び、半導体膜２０は金属層７０の延びるＸ方向と交差する積層体１００の積層方向（Ｚ方向）に延び、金属層７０と半導体膜２０との交差部にメモリセルＭＣが形成されている。メモリセルＭＣは、半導体膜２０の周囲を、メモリ膜３０を介して、金属層７０が囲んだ縦型トランジスタ構造を有する。
【００２５】
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体膜２０はチャネルとして機能し、金属層７０はコントロールゲート（制御電極）として機能する。電荷蓄積膜３２は半導体膜２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００２６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２７】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。
【００２８】
トンネル絶縁膜３１は、半導体膜２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えば、シリコン酸化膜またはシリコン酸窒化膜を含む。
【００２９】
ブロック絶縁膜３４は、電荷蓄積膜３２に蓄積された電荷が金属層７０へ拡散するのを防止する。ブロック絶縁膜３４は、第１ブロック膜３５と第２ブロック膜３６とを有する。
【００３０】
第１ブロック膜３５は電荷蓄積膜３２に接している。第２ブロック膜３６は、第１ブロック膜３５と金属層７０との間に設けられ、第１ブロック膜３５に接している。第１ブロック膜３５はシリコン酸化膜であり、第２ブロック膜３６はシリコン酸化膜よりも誘電率の高い膜である。このような第２ブロック膜３６は、消去時における金属層７０からの電子のバックトンネリングを抑制する。
【００３１】
例えば、第２ブロック膜３６はアルミニウム酸化膜である。または、第２ブロック膜３６として、ハフニウム酸化膜、イットリウム酸化膜、ジルコニウム酸化膜を用いることもできる。
【００３２】
ブロック絶縁膜３４は、金属層７０と絶縁層４０との間にも設けられている。第１ブロック膜３５は、金属層７０のすぐ上の絶縁層４０の下面、および金属層７０のすぐ下の絶縁層４０の上面に接している。絶縁層４０の下面に設けられた第１ブロック膜３５と、金属層７０との間に第２ブロック膜３６が設けられている。絶縁層４０の上面に設けられた第１ブロック膜３５と、金属層７０との間に第２ブロック膜３６が設けられている。
【００３３】
金属層７０と電荷蓄積膜３２との間の第１ブロック膜３５、金属層７０と絶縁層４０との間の第１ブロック膜３５は一体に設けられ、連続している。金属層７０と電荷蓄積膜３２との間の第２ブロック膜３６、金属層７０と絶縁層４０との間の第２ブロック膜３６は一体に設けられ、連続している。
【００３４】
金属層７０とブロック絶縁膜３４との間に、窒化膜６０が設けられている。図４に示すように、窒化膜６０は、第１窒化チタン膜６１と、アモルファス窒化膜６２と、第２窒化チタン膜６３とを有する。
【００３５】
アモルファス窒化膜６２、および図１７に示す後述するアモルファス窒化膜６４は、ＲＨＥＥＤ（Reflection High Energy Electron Diffraction）等の電子線回折やＸ線回折に代表される回折測定で、散漫（ブロード）な回折強度、換言すればハローピークが観測されるものであればよく、非晶質の不完全さに起因する金属間化合物微結晶からの回折線が現れてもよい。さらに、アモルファス窒化膜６２、６４の全体が非晶質でなくてもよく、アモルファス窒化膜６２、６４は、結晶質の薄膜の一部が非晶質化した構造であってもよい。
【００３６】
例えば、アモルファス窒化膜６２は、シリコン窒化膜またはアルミニウム窒化膜である。第１窒化チタン膜６１および第２窒化チタン膜６３は、複数の結晶粒を有する結晶性の膜である。
【００３７】
第１窒化チタン膜６１は、金属層７０と電荷蓄積膜３２との間において、第２ブロック膜３６に接している。第２窒化チタン膜６３は金属層７０の側面に接している。アモルファス窒化膜６２は、第１窒化チタン膜６１と第２窒化チタン膜６３との間に設けられ、第１窒化チタン膜６１および第２窒化チタン膜６３に接している。
【００３８】
窒化膜６０は、金属層７０と絶縁層４０との間にも設けられている。第１窒化チタン膜６１は、金属層７０と絶縁層４０との間において、第２ブロック膜３６に接している。第２窒化チタン膜６３は、金属層７０の上面および下面に接している。
【００３９】
第２窒化チタン膜６３は、金属層７０の上面、側面、および下面に一体に設けられ、連続している。その第２窒化チタン膜６３を介して、アモルファス窒化膜６２が、金属層７０の上面、側面、および下面に沿って連続して設けられている。それら第２窒化チタン膜６３およびアモルファス窒化膜６２を介して、第１窒化チタン膜６１が金属層７０の上面、側面、および下面に沿って連続して設けられている。
【００４０】
絶縁層４０と電荷蓄積膜３２との間には、窒化膜６０およびブロック絶縁膜３４は設けられていない。絶縁層４０と電荷蓄積膜３２との間には、カバー絶縁膜（例えばシリコン酸化膜）３３が設けられている。
【００４１】
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。複数の金属層７０のうちの例えば最下層の金属層７０は、ソース側選択トランジスタＳＴＳのコントロールゲート（制御電極）として機能する。複数の金属層７０のうちの例えば最上層の金属層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲート（制御電極）として機能する。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、メモリセルＭＣと同様、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００４２】
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体膜２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００４３】
積層体１００をＹ方向に分離する導電材ＬＩのＹ方向の両側壁には、図２に示すように、絶縁膜４２が設けられている。絶縁膜４２は、積層体１００と導電材ＬＩとの間に設けられている。図１において、絶縁膜４２の図示は省略している。
【００４４】
導電材ＬＩは、例えばタングステンを主成分として含む金属材である。その導電材ＬＩの上端部は、積層体１００の上に設けられた図１に示すソース層ＳＬに接続されている。導電材ＬＩの下端は、図２に示すように、基板１０に接している。また、半導体膜２０の下端は基板１０に接している。基板１０は、例えば、不純物がドープされ導電性をもつシリコン基板である。したがって、半導体膜２０の下端は、基板１０および導電材ＬＩを介して、ソース層ＳＬと電気的に接続されている。
【００４５】
次に、図５〜図１６を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００４６】
図５に示すように、基板１０の主面上に第１層として絶縁層４０が形成され、その絶縁層４０上に、絶縁層４０とは異種材料の第２層として犠牲層４１が形成される。以降、絶縁層４０と犠牲層４１とを交互に積層する工程が複数回繰り返され、複数の絶縁層４０と複数の犠牲層４１とを有する積層体１００が基板１０上に形成される。
【００４７】
基板１０は、例えば単結晶シリコン基板である。絶縁層４０として、例えばシリコン酸化膜（ＳｉＯ２膜）がＣＶＤ（Chemical Vapor Deposition）法で形成される。犠牲層４１として、例えばシリコン窒化膜（ＳｉＮ膜）がＣＶＤ法で形成される。犠牲層４１は、絶縁層４０よりも厚い。
【００４８】
犠牲層４１は、後の工程で除去される。犠牲層４１が除去されたスペースには、ブロック絶縁膜３４、窒化膜６０、および金属層７０が形成される。
【００４９】
積層体１００には、図６に示すように、メモリホールＭＨが形成される。複数のメモリホールＭＨが、例えば図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で形成される。メモリホールＭＨは、積層体１００を積層方向（Ｚ方向）に延び、積層体１００を貫通して基板１０に達する。
【００５０】
メモリホールＭＨ内には、図７およびその一部の拡大図である図８に示すように、膜８０、半導体膜２０、およびコア絶縁膜５０が形成される。膜８０は、図８に示すように、カバー絶縁膜３３と、電荷蓄積膜３２と、トンネル絶縁膜３１とを含む。
【００５１】
まず、メモリホールＭＨの側面に、カバー絶縁膜３３として例えばシリコン酸化膜（ＳｉＯ２膜）がＡＬＤ（Atomic Layer Deposition）法により形成される。カバー絶縁膜３３は、メモリホールＭＨの底にも形成される。そのカバー絶縁膜３３の内側に、電荷蓄積膜３２として例えばシリコン窒化膜（ＳｉＮ膜）がＡＬＤ法により形成され、さらにその電荷蓄積膜３２の内側にトンネル絶縁膜３１が形成される。
【００５２】
トンネル絶縁膜３１を形成する工程は、電荷蓄積膜３２の内側に例えばＡＬＤ法でシリコン酸化膜（ＳｉＯ２膜）を形成する工程と、そのシリコン酸化膜を窒化処理によりシリコン酸窒化膜（ＳｉＯＮ膜）に改質する工程とを有する。
【００５３】
カバー絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１を含む膜８０の内側には空洞が残され、その空洞の下のメモリホールＭＨの底に堆積した膜８０の一部は例えばＲＩＥ法により除去される。
【００５４】
この後、膜８０の側面に半導体膜２０を形成する。半導体膜２０は、図７に示すようにメモリホールＭＨの底にも形成され、基板１０に接する。半導体膜２０を形成する工程は、例えばＣＶＤ法またはＡＬＤ法で、不純物がドープされたアモルファスシリコン膜を形成する工程と、そのアモルファスシリコン膜を熱処理により多結晶シリコン膜にする工程とを有する。
【００５５】
半導体膜２０の内側には空洞が残され、その空洞にコア絶縁膜５０として例えばシリコン酸化膜（ＳｉＯ２膜）が埋め込まれる。
【００５６】
次に、図９に示すように、積層体１００にスリット（またはトレンチ）９１を形成する。スリット９１は、例えば図示しないマスクを用いたＲＩＥ法で形成される。スリット９１は、積層体１００を積層方向（Ｚ方向）に延び、積層体１００を貫通して基板１０に達する。また、スリット９１は、紙面奥行き方向（Ｘ方向）に延び、積層体１００をＹ方向に分離する。
【００５７】
次に、スリット９１を通じた例えばウェットエッチングにより、犠牲層４１を除去する。犠牲層４１の除去により、図１０に示すように、絶縁層４０の間に空隙（またはスペース）９２が形成される。
【００５８】
さらに、例えばウェットエッチングにより、カバー絶縁膜３３の一部も除去する。空隙９２に面していたカバー絶縁膜３３が、図１１の拡大図に示すように除去され、空隙９２に電荷蓄積膜３２が露出する。
【００５９】
次に、例えばＡＬＤ法により、図１２に示すように、空隙９２の内壁にブロック絶縁膜３４を形成する。
【００６０】
まず、第１ブロック膜３５として例えばシリコン酸化膜（ＳｉＯ２膜）が、空隙９２に露出する絶縁層４０の上面、下面、および電荷蓄積膜３２に沿ってコンフォーマルに形成される。次に、第２ブロック膜３６として例えばアルミニウム酸化膜（Ａｌ２Ｏ３膜）が、第１ブロック膜３５の内側に第１ブロック膜３５に沿ってコンフォーマルに形成される。ブロック絶縁膜３４を形成した後、絶縁膜質改善のための高温熱処理が行われる。
【００６１】
次に、例えばＡＬＤ法により、図１３に示すように、第２ブロック膜３６の内側に窒化膜６０を形成する。
【００６２】
図１３における一部の拡大図である図１４に示すように、まず、第１窒化チタン膜（ＴｉＮ膜）６１が、第２ブロック膜３６の内側に第２ブロック膜３６に沿ってコンフォーマルに形成される。
【００６３】
次に、アモルファス窒化膜６２として例えばシリコン窒化膜（ＳｉＮ膜）またはアルミニウム窒化膜（ＡｌＮ膜）が、第１窒化チタン膜６１の内側に第１窒化チタン膜６１に沿ってコンフォーマルに形成される。
【００６４】
次に、第２窒化チタン膜（ＴｉＮ膜）６３が、アモルファス窒化膜６２の内側にアモルファス窒化膜６２に沿ってコンフォーマルに形成される。
【００６５】
第２窒化チタン膜６３の内側には空隙９２が残されている。その空隙９２内に金属層７０が形成される。
【００６６】
金属層７０として、例えばタングステン層またはモリブデン層がＣＶＤ法で形成される。そのＣＶＤの際の成膜原料ガスは、図１０に示すスリット９１を通じて空隙９２内に入り込む。
【００６７】
ＣＶＤ法で形成されるタングステン層またはモリブデン層は、絶縁層４０やブロック絶縁膜３４などの絶縁膜に対する密着性が低い。しかしながら、実施形態によれば、金属結晶構造をもつ窒化チタン膜（第２窒化チタン膜６３）に、ＣＶＤ法で金属層（タングステン層またはモリブデン層）７０を形成するので、下地（第２窒化チタン膜６３）に対して高い密着性をもつ金属層７０を形成できる。
【００６８】
金属層７０として例えばタングステン層をＣＶＤ法で形成する工程は、第２窒化チタン膜６３の表面に、結晶性が低いかあるいは微結晶のタングステン初期膜を形成する工程と、その初期膜の内側に初期膜よりも厚く、大粒径のタングステン層を形成する工程と、を有する。
【００６９】
初期膜は、タングステンの原料ガスであるフッ化タングステン（ＷＦ６）ガスと、還元性の原料ガスとしてのジボラン（Ｂ２Ｈ６）ガスとの反応により形成され、金属（タングステン）の他にボロンも含む。図１５に示すように、初期膜７０ａは、窒化膜６０の第２窒化チタン膜６３の表面に沿ってコンフォーマルに形成される。初期膜７０ａの膜厚は、例えば２ｎｍである。
【００７０】
その後、ＷＦ６ガスと、還元性の原料ガスとしての水素（Ｈ２）ガスとの反応により、図１６に示すように、初期膜７０ａの内側にタングステン層が形成される。空隙９２に、タングステン層である金属層７０が埋め込まれる。その金属層７０における窒化膜６０との界面付近には、初期膜７０ａ成膜時の還元性の原料ガス（Ｂ２Ｈ６ガス）に起因して、ボロンが含まれる。
【００７１】
または、金属層７０として、モリブデン層をＣＶＤ法により形成することができる。そのＣＶＤのときのガスに起因して、モリブデン層にもボロンが含まれる場合がある。
【００７２】
金属層７０の成膜初期に、初期膜７０ａが第２窒化チタン膜６３の表面に形成されることで、その初期膜７０ａの内側に形成されるタングステンまたはモリブデンの結晶性と、第２窒化チタン膜６３の結晶性とを分断することができ、第２窒化チタン膜６３の結晶性が金属層７０の結晶性に影響しない。これは、Ｈ２還元反応によるタングステンまたはモリブデンの大粒径化を促進し、金属層７０を低抵抗化する。
【００７３】
Ｂ２Ｈ６還元反応によって形成された初期膜７０ａ中にはボロンが取り込まれており、金属層７０形成後の熱工程により、そのボロンがブロック絶縁膜３４に拡散し、ブロック絶縁膜３４の特性を劣化させてしまうことが懸念される。
【００７４】
ボロン拡散によるブロック絶縁膜３４の劣化は、金属層７０側からの電子のリークを増大させ、消去時における所望の閾値変化を困難にする。
【００７５】
なお、ボロンは窒素と結合しやすいため、窒化チタン膜（ＴｉＮ膜）などの窒化膜はボロンの拡散防止に対して有効なバリア層となり得るが、結晶化した窒化チタン膜の結晶粒界をボロンが移動することで、ボロンが窒化チタン膜を通り抜けてしまう懸念がある。
【００７６】
そこで、実施形態によれば、アモルファス窒化膜６２を、金属層７０とブロック絶縁膜３４との間に介在させている。結晶粒界がないアモルファス窒化膜６２では、結晶粒界を介したボロンの拡散が生じず、金属層７０からブロック絶縁膜３４へのボロンの拡散をアモルファス窒化膜６２で阻止することができる。
【００７７】
アモルファス窒化膜６２として形成されるシリコン窒化膜（ＳｉＮ膜）またはアルミニウム窒化膜（ＡｌＮ膜）は、非常に熱的安定性が高く、後工程の熱負荷を受けても、結晶化や、Ｓｉ、Ａｌの拡散は生じにくい。
【００７８】
ただし、ブロック絶縁膜３４に直接アモルファス窒化膜（ＳｉＮ膜またはＡｌＮ膜）６２を形成すると、そのアモルファス窒化膜６２の形成時にＳｉやＡｌがブロック絶縁膜３４に拡散しやすい。これは、第２ブロック膜（アルミニウム酸化膜）３６の低誘電率化をまねく。また、第２ブロック膜３６のアルミニウム酸化膜中の酸素が、アモルファス窒化膜６２のＳｉまたはＡｌと結合することによる酸素欠損などの絶縁膜質劣化が懸念される。
【００７９】
そこで、実施形態によれば、第２ブロック膜３６とアモルファス窒化膜６２との間に、第１窒化チタン膜６１を介在させている。第１窒化チタン膜６１は、アモルファス窒化膜（ＳｉＮ膜またはＡｌＮ膜）６２成膜中のＳｉまたはＡｌの第２ブロック膜（アルミニウム酸化膜）３６への拡散を防止する。
【００８０】
また、アモルファス窒化膜６２と金属層７０との間に第２窒化チタン膜６３を介在させることで、金属層７０をアモルファス窒化膜６２に直接形成する場合に比べて、金属層７０と第２窒化チタン膜６３との密着性を高くできる。
【００８１】
第１窒化チタン膜６１および第２窒化チタン膜６３は導電膜である。金属層７０に接して設けられた第２窒化チタン膜６３は、金属層７０とともにメモリセルＭＣなどのコントロールゲートとして機能することができる。
【００８２】
一方、ＳｉＮ膜またはＡｌＮ膜であるアモルファス窒化膜６２は絶縁膜である。アモルファス窒化膜６２は、犠牲層４１が除去された空隙９２に形成され、その空隙９２には金属層７０も形成される。したがって、絶縁膜であるアモルファス窒化膜６２の膜厚が厚くなると、その分、アモルファス窒化膜６２の内側に残された空隙９２の高さが小さくなる。これは、その空隙９２に形成される導電層（第２窒化チタン膜６３および金属層７０）の厚さ増大、すなわちコントロールゲートの低抵抗化を妨げる。この点から、アモルファス窒化膜６２の膜厚は、例えば１ｎｍ以下が望ましい。
【００８３】
以上説明したように、実施形態によれば、金属層７０とブロック絶縁膜３４との間にアモルファス窒化膜６２を設けることで、金属層７０に含まれるボロンの拡散によるブロック絶縁膜３４の特性劣化を抑制し、メモリセルＭＣの所望の閾値変化量が確保できる。
【００８４】
金属層７０の原料ガスは、図１０に示すスリット９１を通じて空隙９２に入り込む。そのとき、スリット９１に露出する絶縁層４０の側面４０ａ（図１０に示す）にも、金属層７０の材料膜（金属膜）が堆積形成される。その後、その絶縁層４０の側面４０ａの金属膜は除去され、その金属膜を通じた異なるレイヤーの金属層７０間の短絡が遮断される。
【００８５】
さらに、空隙９２の内壁に沿ってコンフォーマルに形成される窒化膜６０は、絶縁層４０の側面４０ａにも形成され、異なるレイヤーの窒化膜６０は絶縁層４０の側面４０ａに形成された部分を介して連続する。窒化膜６０は導電膜（第１窒化チタン膜６１および第２窒化チタン膜６３）を含み、第２窒化チタン膜６３は金属層７０に接している。したがって、第２窒化チタン膜６３を通じて、異なるレイヤーの金属層７０間が短絡してしまっている。そこで、絶縁層４０の側面４０ａに形成された窒化膜６０も除去され、窒化膜６０の縦方向（積層方向）のつながりを分断する。これにより、窒化膜６０を介した異なるレイヤーの金属層７０間の短絡が遮断される。
【００８６】
その後、スリット９１内に、図２に示すように、絶縁膜４２を介して導電材ＬＩが形成される。絶縁膜４２はスリット９１の側面および底にコンフォーマルに形成される。スリット９１の底の絶縁膜４２は例えばＲＩＥ法で除去され、スリット９１の底に基板１０が露出する。その後、スリット９１内における絶縁膜４２の内側に導電材ＬＩが形成され、導電材ＬＩの下端は基板１０に接する。さらにその後、図１に示すビット線ＢＬ、ソース層ＳＬなどが形成される。
【００８７】
図１７は、窒化膜の他具体例を示す図４と同様の模式断面図である。
【００８８】
図１７に示す例によれば、金属層７０とブロック絶縁膜３４との間に、窒化膜６５が設けられている。窒化膜６５は、第１窒化チタン膜６１と、アモルファス窒化膜６４とを有する。例えば、アモルファス窒化膜６４は、チタンシリコン窒化膜（ＴｉＳｉＮ膜）、またはチタンアルミニウム窒化膜（ＴｉＡｌＮ膜）である。
【００８９】
第１窒化チタン膜６１は、図４に示す例と同様、金属層７０と電荷蓄積膜３２との間、および金属層７０と絶縁層４０との間において、第２ブロック膜３６に沿って設けられ、第２ブロック膜３６に接している。
【００９０】
アモルファス窒化膜６４は、金属層７０と第１窒化チタン膜６１との間で、第１窒化チタン膜６１に沿って設けられ、金属層７０および第１窒化チタン膜６１に接している。
【００９１】
図１７に示す例においても、アモルファス窒化膜６４を、金属層７０とブロック絶縁膜３４との間に介在させている。結晶粒界がないアモルファス窒化膜６４では、結晶粒界を介したボロンの拡散が生じず、金属層７０からブロック絶縁膜３４へのボロンの拡散をアモルファス窒化膜６４で阻止することができる。ブロック絶縁膜３４のボロン拡散による特性劣化が抑制されることで、メモリセルＭＣの所望の閾値変化量が確保できる。
【００９２】
アモルファス窒化膜６４として形成されるチタンシリコン窒化膜（ＴｉＳｉＮ膜）、またはチタンアルミニウム窒化膜（ＴｉＡｌＮ膜）は、非常に熱的安定性が高く、後工程の熱負荷を受けても、結晶化や、Ｓｉ、Ａｌの拡散は生じにくい。
【００９３】
また、第２ブロック膜３６とアモルファス窒化膜６４との間に介在された第１窒化チタン膜６１は、アモルファス窒化膜６４成膜中のＳｉまたはＡｌの第２ブロック膜（アルミニウム酸化膜）３６への拡散を防止する。
【００９４】
チタンシリコン窒化膜（ＴｉＳｉＮ膜）、またはチタンアルミニウム窒化膜（ＴｉＡｌＮ膜）は、タングステン層およびモリブデン層との密着性が高い。そのため、初期膜７０ａも含めた金属層７０を、直接アモルファス窒化膜６４に形成することができる。
【００９５】
図４に示す第１窒化チタン膜６１、アモルファス窒化膜６２、および第２窒化チタン膜６３を含む窒化膜６０において、それぞれの膜６１、６２、６３の連続性を確保するために、それぞれの膜６１、６２、６３はある程度の膜厚以上で形成される。例えば、膜６１、膜６２、および膜６３のそれぞれの膜厚は１ｎｍであり、窒化膜６０全体の膜厚は３ｎｍである。
【００９６】
図１７に示す窒化膜６５においてもそれぞれの膜６１、６４の連続性を確保するために、例えば、膜６１および膜６４のそれぞれの膜厚は１ｎｍであり、窒化膜６５全体の膜厚は２ｎｍである。
【００９７】
このように、図１７に示す構成の窒化膜６５は、図４に示す構成の窒化膜６０よりも薄くすることができる。窒化膜６５が薄くなる分、金属層７０を厚くでき、金属層７０を低抵抗化できる。
【００９８】
第１窒化チタン膜６１、およびアモルファス窒化膜６４としてのチタンシリコン窒化膜（ＴｉＳｉＮ膜）は、例えば、チタン塩化物（ＴｉＣｌ４）ガス、シラン（ＳｉＨ４）ガス、およびアンモニア（ＮＨ３）ガスを用いたＡＬＤ法で形成される。
【００９９】
まず、ＴｉＣｌ４ガスとＮＨ３ガスを交互に成膜チャンバー内に導入して、第２ブロック膜３６表面に、第１窒化チタン膜６１を例えば１ｎｍ形成する。その後、ＴｉＣｌ４ガス導入後にＮＨ３ガスを導入するステップと、ＳｉＨ４ガス導入後にＮＨ３ガスを導入するステップとにより、第１窒化チタン膜６１表面に、アモルファス窒化膜６４としてチタンシリコン窒化膜（ＴｉＳｉＮ膜）を例えば１ｎｍ形成する。
【０１００】
図６に示すメモリホールＭＨを積層体１００に形成した後、メモリホールＭＨの側壁にブロック絶縁膜３４を形成してもよい。そのブロック絶縁膜３４の内側に、電荷蓄積膜３２、トンネル絶縁膜３１、および半導体膜２０を順に形成していく。その後、犠牲層４１を除去し、その犠牲層４１が除去されて生じた空隙９２内に、まず窒化膜６０を形成する。空隙６０の側面に露出したブロック絶縁膜３４の第２ブロック膜３６上に窒化膜６０が形成される。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０２】
１０…基板、２０…半導体膜、３０…メモリ膜、３１…トンネル絶縁膜、３２…電荷蓄積膜、３４…ブロック絶縁膜、３５…第１ブロック膜、３６…第２ブロック膜、４０…絶縁層、６０，６５…窒化膜、６１…第１窒化チタン膜、６２，６４…アモルファス窒化膜、６３…第２窒化チタン膜、７０…金属層、１００…積層体
【図１】
0006343256.tif 000002
【図２】
0006343256.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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