(57)【特許請求の範囲】
【請求項１】
半導体基板の一方の主表面に形成された第１電極層と、前記半導体基板のもう一方の主表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成され、該電気的導通が外部信号により能動的にスイッチ可能な半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において該第２領域が導通抑制部とされ、前記半導体基板内に第１導電形のエミッタ層を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２領域の第１導電形のエミッタ層の代わりに第１導電形の電流抑制エミッタ層あるいは第２導電形の電流抑制層を形成したことを特徴とする半導体装置。
【請求項２】
半導体基板の一方の主表面に形成された第１電極層と、前記半導体基板のもう一方の主表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成され、該電気的導通が外部信号により能動的にスイッチ可能な半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において該第２領域が導通抑制部とされ、前記第２電極層の外側に金属板を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２電極層の外側の金属板は前記第２領域には設けないことを特徴とする半導体装置。
【請求項３】
前記第１電極層の表面上側、且つ内側に該第１電極層より狭い面積の第３電極層を備え、前記第１電極層の替わりに前記第３電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された請求項１または請求項２に記載の半導体装置であって、
前記第１電極層の領域のうち前記第３電極層を介して圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において該第２領域が導通抑制部とされていることを特徴とする半導体装置。
【請求項４】
前記半導体基板内にソース層を含む請求項１から請求項３のいずれか１項に記載の半導体装置であって、
導通状態において前記第２領域を導通抑制部とするために、前記第２領域における前記ソース層を削減したことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１項に記載の半導体装置であって、
前記第２電極層が導電材により電極基板に接合されていて、且つ前記第２領域の電流密度が前記第１領域の電流密度の２分の１以下であることを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれか１項に記載の半導体装置であって、
前記第２領域の電流密度が前記第１領域の電流密度の１／１００以下とされていることを特徴とする半導体装置。
【請求項７】
第１導電形半導体基板の主表面に等間隔に形成された第２導電形ベース層と、前記第２導電形ベース層の表面に断続的に形成された第１導電形ソース層と、前記第１導電形半導体基板と前記第１導電形ソース層に挟まれた前記第２導電形ベース層の表面にゲート酸化膜を介して形成されたゲート電極と、前記第２導電形ベース層および前記第１導電形ソース層の両方に電気的に接続され、且つ前記第１導電形ソース層の表面に形成された第１電極層とを備え、前記第１導電形半導体基板のもう一方の主表面には第２導電形エミッタ層と、前記第２導電形エミッタ層と電気的に接続し、且つ前記第２導電形エミッタ層の表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、該第２領域の前記第１電極層に接する前記第１導電形ソース層が前記第１領域の前記第１電極層に接する前記第１導電形ソース層の密度の１００分の１以下であり、半導体基板内に第１導電形のエミッタ層を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２領域の第１導電形のエミッタ層の代わりに第１導電形の電流抑制エミッタ層あるいは第２導電形の電流抑制層を形成したことを特徴とする半導体装置。
【請求項８】
第１導電形半導体基板の主表面に等間隔に形成された第２導電形ベース層と、前記第２導電形ベース層の表面に断続的に形成された第１導電形ソース層と、前記第１導電形半導体基板と前記第１導電形ソース層に挟まれた前記第２導電形ベース層の表面にゲート酸化膜を介して形成されたゲート電極と、前記第２導電形ベース層および前記第１導電形ソース層の両方に電気的に接続され、且つ前記第１導電形ソース層の表面に形成された第１電極層とを備え、前記第１導電形半導体基板のもう一方の主表面には第２導電形エミッタ層と、前記第２導電形エミッタ層と電気的に接続し、且つ前記第２導電形エミッタ層の表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、該第２領域の前記第１電極層に接する前記第１導電形ソース層が前記第１領域の前記第１電極層に接する前記第１導電形ソース層の密度の１００分の１以下であり、前記第２電極層の外側に金属板を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２電極層の外側の金属板は前記第２領域には設けないことを特徴とする半導体装置。
【請求項９】
第１導電形半導体基板の主表面に形成された第２導電形ベース層と、前記第２導電形ベース層に形成されたトレンチゲート電極と、前記第２導電形ベース層の表面に形成され前記トレンチゲート電極と接する第１導電形ソース層と、前記第２導電形ベース層および前記第１導電形ソース層の両方に電気的に接続され、且つ前記第１導電形ソース層の表面に形成された第１電極層とを備え、前記第１導電形半導体基板のもう一方の主表面には第２導電形エミッタ層と、前記第２導電形エミッタ層と電気的に接続し、且つ前記第２導電形エミッタ層の表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、該第２領域の前記第１電極層に接する前記第１導電形ソース層が前記第１領域の前記第１電極層に接する前記第１導電形ソース層の密度の１００分の１以下であり、半導体基板内に第１導電形のエミッタ層を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２領域の第１導電形のエミッタ層の代わりに第１導電形の電流抑制エミッタ層あるいは第２導電形の電流抑制層を形成したことを特徴とする半導体装置。
【請求項１０】
第１導電形半導体基板の主表面に形成された第２導電形ベース層と、前記第２導電形ベース層に形成されたトレンチゲート電極と、前記第２導電形ベース層の表面に形成され前記トレンチゲート電極と接する第１導電形ソース層と、前記第２導電形ベース層および前記第１導電形ソース層の両方に電気的に接続され、且つ前記第１導電形ソース層の表面に形成された第１電極層とを備え、前記第１導電形半導体基板のもう一方の主表面には第２導電形エミッタ層と、前記第２導電形エミッタ層と電気的に接続し、且つ前記第２導電形エミッタ層の表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置であって、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、該第２領域の前記第１電極層に接する前記第１導電形ソース層が前記第１領域の前記第１電極層に接する前記第１導電形ソース層の密度の１００分の１以下であり、前記第２電極層の外側に金属板を含むとともに、
導通状態において前記第２領域を導通抑制部とするために、前記第２電極層の外側の金属板は前記第２領域には設けないことを特徴とする半導体装置。
【請求項１１】
前記第１電極層の表面上側且つ内側に該第１電極層より狭い面積の第３電極層を備え、前記第１電極層の替わりに前記第３電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された請求項７から請求項１０のいずれか1項に記載の半導体装置であって、
前記第１電極層の領域のうち前記第３電極層を介して圧接される第１領域と、圧接される該第１領域の外側の一部分でセンスエミッタ電位を取り出す第２領域を備え、該第２領域の前記第１電極層に接する前記第１導電形ソース層が前記第１領域の前記第１電極層に接する前記第１導電形ソース層の密度の１００分の１以下であることを特徴とする半導体装置。
【請求項１２】
請求項７から請求項１１のいずれか１項に記載の半導体装置であって、
前記第２電極層が導電材により電極基板に接合されていて、前記第２領域の電流密度が前記第１領域の電流密度の２分の１以下であることを特徴とする半導体装置。
【請求項１３】
請求項１から請求項１２のいずれか１項に記載の半導体装置であって、
該半導体装置は複数の半導体チップの並列接続により構成されていることを特徴とする半導体装置。
【請求項１４】
入力端子と、該入力端子に接続され、半導体スイッチング素子と半導体整流素子から構成される単位セルを複数直列接続したアームと、前記アームに接続される出力端子を備え、前記半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置であって、
前記半導体スイッチング素子または前記半導体整流素子の各々が、請求項１から請求項１３のいずれか１項に記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた電力変換装置に係り、特に絶縁ゲート型バイポーラトランジスタを用いた半導体装置およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
大容量の電力変換装置として、例えば電力用周波数変換装置には、主にサイリスタが用いられてきたが、近年、パワー素子として電流遮断能力を有した絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）への置き換えが検討されている。特に直流変換器ではマルチレベル変換器の一つであるモジュラー・マルチレベル・コンバータ（以下、ＭＭＣという）が盛んに研究され、短絡故障や防爆といった特徴を備える圧接ＩＧＢＴの需要が高まっている。
【０００３】
圧接ＩＧＢＴに搭載されるチップは、中央のアクティブ領域と外周のターミネーション領域から構成され、アクティブ領域の一部に圧接電極が接し上下で導通する構造をとる。本発明との対比を明確にするために、以下図１２から図１７により、従来における圧接ＩＧＢＴの構成と機能について説明する。
【０００４】
まず図１２に、従来の圧接用チップの上面図と断面図の一例を示す。図１２の上面図（図１２上部）に示すように、ＩＧＢＴチップ２１１の上面にはエミッタ電極２０４、２０５とゲートパッド２１２が形成されている。
【０００５】
また上面図のＡ−Ａ断面を示す断面図（図１２下部）に示すように、半導体基板２５０の一方面にはコレクタ電極２１０が、他方面には２段構成のエミッタ電極２０４、２０５が配置されている。２段構成の上段に位置するエミッタ電極２０５は、２段構成の下段に位置するエミッタ電極２０４の領域内部に形成されている。なお２１３はエミッタ電極２０４の端部に形成された絶縁膜である。この断面図に示す圧接ＩＧＢＴにおいて、上段エミッタ電極２０５のほぼ全領域が圧接される電極領域２６０であり、下段エミッタ電極２０４の占める領域のうち、エミッタ電極２０５の占める領域を除いた周囲領域２６１が非圧接の電極領域２６１である。
【０００６】
このように図１２に例示する圧接ＩＧＢＴでは、上下から加圧接触しエミッタ電極２０５とコレクタ電極２１０の間を導通する。またゲート電極２１２にオン・オフ信号を入力することで、エミッタ電極２０５とコレクタ電極２１０の間の半導体基板２５０の導通を制御する。
【０００７】
ここで圧接用のチップ２１１の電極は、図１２のようにエミッタ電極２０５とエミッタ電極２０４の２段とされるものがあり、これは圧力緩和などのため無加圧実装されるチップの電極よりトータル厚さを厚くするために採用されたものである。さらに圧接される電極領域２６０、非圧接の電極領域２６１は、エミッタ電極２０５とコレクタ電極２１０に接触する電極の形状・面積により決まり、図１２のような２段構造を平面電極で圧接した場合はエミッタ電極２０５が最大の圧接領域と一致する。つまり圧接される電極領域２６０をエミッタ電極２０５のレイアウトにより任意に限定できるというメリットもある。
【０００８】
図１３にプレーナ型ＩＧＢＴの基本構造の模式例の図を示す。図１３のようにプレーナ型ＩＧＢＴでは、ＩＧＢＴセル２２７がアレイ状に繰返されており、各ＩＧＢＴセル２２７は、ｎ−基板２０１と、ｎ−基板２０１の一方の主表面に形成されたｐ形ベース層２０２と、ｐ形ベース層２０２の一部に形成されたｎ形ソース層２０３と、ｎ−基板２０１とｎ形ソース層２０３との間にあるｐ形ベース層２０２の表面にゲート酸化膜２０６を介して形成されたゲート電極２０７と、ｎ形ソース層２０３とｐ形ベース層２０２に接続された１層目エミッタ電極２０４と、ｎ−基板２０１のもう一方の主表面に形成されたｐ形エミッタ層２０９と、ｐ形エミッタ層２０９に接続されるコレクタ電極２１０から構成される。なお２０８は、ｎバッファ層である。また同図において、２９０は圧接される電極領域２６０において、ＩＧＢＴセル２２７に上下から印加される押圧力を表している。
【０００９】
図１４にＩＧＢＴの基本動作の模式図を示す。ＩＧＢＴセル２２７はゲート電極２０７に５〜２０Ｖの電圧を印加することで、ｎ形ソース層２０３からｎ−基板２０１に向かって電子２２４が注入されオン状態に移行する。注入された電子量に応じてｐ形エミッタ層２０９からｎ−基板２０１へ向かって正孔２２５が注入され伝導度変調が起こり低抵抗化し、注入された正孔２２５はｐ形ベース層２０２を通ってエミッタ電極２０４、２０５へ流れコレクタ電極２１０と導通する。なお２２６はポスト電極である。
【００１０】
図１５に従来の圧接型のチップ実装例の断面図を示す。圧接用のＩＧＢＴチップ２１１はエミッタ電極２０５とコレクタ電極２１０を介してエミッタ側金属板２１４、コレクタ側金属板２１５により挟まれ、エミッタ端子板２１６とコレクタ端子板２１７で外部圧力により圧接され、図１５のように定格電流に合わせ複数チップを並列接続実装する。この際、各チップにセンスエミッタを設けることで並列チップの電流バランスの制御性を高めることができる。
【００１１】
図１６、図１７に特許文献１に開示されているセンスエミッタを設けた従来例を示す。図１６によれば、ゲート電極１３およびこれに絶縁分離された互いに同一電位を有するエミッタ電極１２とエミッタセンス電極１２ａが上面に形成され、裏面にコレクタ電極が形成された半導体チップ１０と、エミッタ電極に圧接するエミッタ圧接板と、コレクタ電極に圧接するコレクタ圧接板と、ゲート電極に一端が圧接し、他端が外部に取り出されたゲート電極引き出しリード線と、エミッタセンス電極に一端が圧接し、その中間部はエミッタ圧接板とは電気的に絶縁された間隙部を通過するように設けられ、他端が外部に取り出されたエミッタセンス電極引き出しリード線とを具備する。
【００１２】
図１７に示すＩＧＢＴは、エミッタ電極アレイ１２およびコレクタ電極１０ａを共有する多数のＩＧＢＴ素子と、上記エミッタ電極アレイ１２に連なるエミッタセンス電極１２ａとを有し、上記エミッタセンス電極１２ａの下方にはベース領域３３が形成されているが、エミッタ領域は形成されておらず、エミッタセンス電極１２ａはエミッタ領域にコンタクトしていない。
【００１３】
即ち、図１７において、３１はＰ型半導体層（コレクタ層）、３２は上記コレクタ層上のＮ−型半導体層、３３は上記Ｎ−型半導体層の表層部に部分的に形成されたＰ＋型半導体層（ベース領域）、３４はＮ−型半導体層の表面の一部に形成されたゲート絶縁膜（酸化膜）、３５はゲート絶縁膜上に形成されたゲート電極（配線）、３６は層間絶縁膜（酸化膜）、３７は層間絶縁膜上に形成された例えばアルミニウム膜を用いたエミッタ用電極、１１はエミッタ用電極上に部分的に形成された絶縁膜、３８はベース領域の表層部に部分的に拡散形成されたＮ＋型半導体層（エミッタ領域）、１０ａは前記コレクタ層の下面に形成された例えばアルミニウム膜を用いたコレクタ電極である。
【００１４】
特許文献１によれば、エミッタ端子とエミッタ電極との間にエミッタ圧接板のインダクタンス成分が存在しても、エミッタ電圧を正確に検出することができるとしており、誘導ノイズなどによる影響を抑制できるとしている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−１３５０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら特許文献１に開示されたＩＧＢＴの構造によれば、チップ上のセンスエミッタ接続部は、圧接コンタクトが不足するため、熱抵抗増大による発熱で熱集中破壊を引き起こす懸念があるという問題点を内包している。
【００１７】
このことから本発明においては、センスエミッタ接続部における発熱による熱集中破壊を防止可能な半導体装置およびそれを用いた電力変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
以上のことから本発明においては、半導体基板の一方の主表面に形成された第１電極層と、半導体基板のもう一方の主表面に形成された第２電極層を備え、第１電極層と第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成され、電気的導通が外部信号により能動的にスイッチ可能な半導体装置であって、第１電極層の領域のうち圧接される第１領域と、圧接される第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において第２領域が導通抑制部とされていることを特徴とする半導体装置としたものである。
【発明の効果】
【００１９】
本発明によれば、センスエミッタ接続部における発熱による熱集中破壊を防止可能な半導体装置およびそれを用いた電力変換装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】実施例１に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図２】従来のＩＧＢＴチップの実装例の上面図と断面図を示す図。
【図３】実施例１に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面を示す図。
【図４】実施例２に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図５】実施例２に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面を示す図。
【図６】実施例３に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図７】実施例４に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図８】実施例５に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図９】実施例６に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図１０】実施例６に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面を示す図。
【図１１】実施例７に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図。
【図１２】従来の圧接用チップの上面図と断面図の一例を示す図。
【図１３】従来のプレーナ型ＩＧＢＴの基本構造の模式例を示す図。
【図１４】従来のプレーナ型ＩＧＢＴの基本動作の模式を示す図。
【図１５】従来の圧接型のチップ実装例の断面を示す図。
【図１６】特許文献１記載の圧接型ＩＧＢＴのチップ上のパターンレイアウトを示す図。
【図１７】特許文献１記載の圧接型ＩＧＢＴのデバイス構造を示す図。
【図１８】実施例１から実施例７に係るＩＧＢＴを適用したＭＭＣ回路の一例を示す図。
【図１９】実施例１から実施例７に係るＩＧＢＴを適用したＭＭＣの単位セル回路の一例を示す図。
【図２０】本発明の実施例１から実施例８のＩＧＢＴを適用した３相インバータの一例を示す図。
【発明を実施するための形態】
【００２１】
以下、図示した実施例に基づき本発明の半導体装置を詳細に説明する。なお、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００２２】
図１に本発明の実施例１に係るＩＧＢＴチップの実装例の上面図と断面図を示す。また本発明構造の比較対象事例として、図２に従来におけるＩＧＢＴチップの実装例の上面図と断面図を示す。
【００２３】
まず、従来における図２のＩＧＢＴチップの実装例の上面図（図２上部）によれば、ＩＧＢＴチップ２１１の上面にエミッタ電極２０４とゲートパッド２１２とセンスエミッタピン２７０が形成されている。図２の上面図のＡ−Ａ断面を示す断面図（図２下部）によれば、エミッタ電極２０４において、センスエミッタピン２７０の部分は、押圧力２９０により圧接されていないが、その他のエミッタ電極２０４の部分は圧接される電極領域２６０とされている。また圧接される電極領域２６０の下部と、センスエミッタピン２７０の下部周辺の非圧接の電極領域２６１の全領域が主電流領域（主導通部）２６２である。この方式では、ゲートパッド２１２より駆動信号が入力され、エミッタ側金属板２１４とコレクタ側金属板２１５を介してＩＧＢＴチップ２１１は圧接され導通する。
【００２４】
これに対し本発明の実施例１を示す図１では、図１と図２を比較して明らかなように、センスエミッタピン２７０の下部周辺の非圧接の電極領域２６１は電流抑制領域（導通抑制部）２６３となっている点が図２の従来構成と異なり、これにより本発明の効果が期待される。すなわちセンスエミッタピン２７０の下部周辺領域は圧接コンタクトが不足するため、従来例では熱抵抗増大による発熱で熱集中破壊を引き起こす懸念があるが、本発明の実施例１ではこの領域の電流を抑制することにより破壊耐量を向上する。
【００２５】
図３に本発明の実施例１に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面図を示す。当該部分は、従来例として説明した図１４の回路基板構成部分に該当している。
【００２６】
従来の図１４と、本発明に係る図３を比較して明らかなように、図１４ではソース層２０３が全体的に形成されていたのに対し、本発明では圧接される電極領域２６０と非圧接の電極領域２６１を区分したうえで、ソース層２０３を圧接される電極領域２６０にのみ形成し、非圧接の電極領域２６１には形成していない。つまり別な言い方をすると、センスエミッタピン２７０直下の領域のソース層２０３を削減している。
【００２７】
図３に示すようにセンスエミッタピン２７０直下の領域のソース層２０３を削減するだけで、本発明の電流制限が実現できる。これはソース層を削減するとエミッタからのｎ−基板２０１への電子の注入がなくなるため伝導度変調による低抵抗化が起こらず電流が抑制されることによる。
【００２８】
ここで、電流制限はソース層２０３の削減率で調整可能であり、電流制限が大きいほど破壊耐量は向上し、逆に電流制限を小さくすると破壊耐量が低下する一方でチップ全体での低抵抗化や電圧降下の低減を可能にする。特に導通抑制部２６３の電流密度が、主導通部２６２の電流密度の１００分の１以下において明確な破壊耐量向上の効果が得られる。
【００２９】
この理由は次のとおりである。そもそも破壊の主な原因は発熱による温度上昇である。発熱量は電圧降下×電流であり、電流密度が１００分の１となることで発熱密度も１００分の１となる。１０μｓ程度の短い時間のスイッチ動作では温度上昇は発熱量／熱容量と考えられ、温度上昇は１００分の１となる。半導体は例えば室温から２００℃程度で動作させるため、主導通部２６２の温度上昇に対し導通抑制部２６３の温度上昇は十分無視できる範囲にあり、熱抵抗が高く放熱が低いことによる熱集中破壊を抑制することが可能となる。
【００３０】
尚、従来例を示す図１７においては、センスエミッタ下のベース層３８が形成されておらず、一見すると本実施例の構成を開示しているかに見えるが、図１７の従来構成は、エミッタセンス電極１２ａはエミッタ領域にコンタクトしていない点において、本実施例と根本的に相違している。特許文献１の段落００２３には、同様趣旨の記載がある。
【００３１】
破壊耐量向上に対しては、本発明のようにエミッタセンス部の電極もエミッタ領域にコンタクトしているほうが放熱の効果が高くなり有利である。
【００３２】
以上説明した本発明の実施例１は、要するに以下の構成を採用する。実施例１の構成は、「半導体基板の一方の主表面に形成された第１電極層と、前記半導体基板のもう一方の主表面に形成された第２電極層を備え、前記第１電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成され、該電気的導通が外部信号により能動的にスイッチ可能な半導体装置において、
前記第１電極層の領域のうち圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において該第２領域が導通抑制部とされていることを特徴とする半導体装置。」としたものである。
【００３３】
また実施例１の構成は、「前記第１電極層の表面上側、且つ内側に該第１電極層より狭い面積の第３電極層を備え、前記第１電極層の替わりに前記第３電極層と前記第２電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された上記の半導体装置であって、
前記第１電極層の領域のうち前記第３電極層を介して圧接される第１領域と、圧接される該第１領域の外側の一部分でセンス電位を取り出す第２領域を備え、導通状態において該第２領域が導通抑制部とされていることを特徴とする半導体装置。」としたものである。
【００３４】
さらに実施例１の構成は、「導通状態において前記第２領域を導通抑制部とするために、前記第２領域における前記ソース層を削減したことを特徴とする半導体装置。」としたものである。
【００３５】
また実施例１の構成は、「前記第２領域の電流密度が前記第１領域の電流密度の１／１００以下とされていることを特徴とする半導体装置。」としたものである。
【実施例２】
【００３６】
本発明の実施例２について、図４と図５を用いて説明する。図４は、実施例２に係るＩＧＢＴチップの実装例の上面図と断面図の一例を示す図であり、実施例１の図１に対応する。図５は、実施例２に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面を示す図であり、実施例１の図３に対応する。
【００３７】
実施例１の図１、図３では、センスエミッタピン２７０をエミッタ電極２０４上に形成したに対し、図４、図５の実施例２ではエミッタ電極２０４からエミッタ側金属板２１４を介した電流抑制領域２６３の上部に形成している点において相違する。
【００３８】
図４、図５のとおりセンスエミッタプローブ（センスエミッタピン）２７０は、エミッタ側金属板２１４を介した電流抑制領域２６３の上部で接点をとっている場合でも同様の効果が得られる。センスエミッタプローブ２７０は、エミッタ側金属板２１４を介してエミッタ電位と接続している。また同様に非圧接の電極領域２６１は熱抵抗が高いため、直下のｎ形ソース層２０３を削減することで破壊耐量向上の効果が得られる。
【実施例３】
【００３９】
図６に本発明の実施例３に係るＩＧＢＴチップの実装例の上面図と断面図を示す。
【００４０】
図６では、センスエミッタピン２７０が、センスエミッタワイヤ２７１のようなワイヤ接続のものに置換された例を示している。センスエミッタピン２７０が、センスエミッタワイヤ２７１のようなワイヤ接続のものである場合でも、本発明の上記実施例と同様の効果が得られる。
【実施例４】
【００４１】
図７に本発明の実施例４に係るＩＧＢＴチップの実装例の上面図と断面図を示す。
【００４２】
図７では、センスエミッタピン２７０が、センスエミッタプレート２７２のようなプレート接続のものに置換された例を示している。図７のセンスエミッタプレート２７２のように、センスエミッタはリボンやプレート接続の場合でも本発明の上記実施例と同様の効果が得られる。
【実施例５】
【００４３】
図８に本発明の実施例５に係るＩＧＢＴチップの実装例の上面図と断面図を示す。図１などの他の実施例と相違している点は、ＩＧＢＴチップ２１１とコレクタ側金属板２１５を、金属接合部２８０により金属接合している点である。
【００４４】
図８において、ＩＧＢＴチップ２１１とコレクタ側金属板２１５を金属接合部２８０により金属接合されている場合、熱抵抗が下がるためセンスエミッタプローブ下部の周辺領域の電流密度は主導通部２６２の１／２以下の電流密度に絞るだけで上記実施例と同様の効果が得られる。金属接合には各種半田やＡｇペーストなど低抵抗化可能な金属を含む接合材を用いることができる。
【００４５】
本実施例５では、主導通部２６２がエミッタ側金属板２１４とコレクタ側金属板２１５との間を低熱抵抗接続しているのに対し、導通抑制部２６３はコレクタ側金属板２１５のみと低熱抵抗接続しているので熱抵抗は２倍であり、導通抑制部２６３の電流密度を１／２以下とすることで発熱量を１／２以下とし温度上昇を主導通部２６２と等価にすることができる。
【００４６】
以上説明した本発明の実施例５は、要するに「前記第２電極層が導電材により電極基板に接合されていて、且つ前記第２領域の電流密度が前記第１領域の電流密度の２分の１以下であることを特徴とする半導体装置。」としたものである。
【実施例６】
【００４７】
図９に本発明の実施例６に係るＩＧＢＴチップの実装例の上面図と断面図を示す。
【００４８】
実施例６では、熱の伝播を考慮するとエミッタ発熱が４５度で広がると仮定し、チップ厚さａと同じ幅ａだけ圧接領域を内側に絞ることで熱抵抗の高いセンスエミッタ領域への熱の流入を抑制し破壊耐量向上の効果が大きいものとしている。
【００４９】
図１０に本発明の実施例６に係るＩＧＢＴチップの構造例の導通抑制部２６３部分の拡大断面図を示す。実施例１の図１とは、電流抑制エミッタ層２２８を設けた点において相違している。
【００５０】
図１０のようにセンスエミッタ直下の領域のコレクタ側ｐエミッタ層２０９を、ｐ形低ドーズの電流抑制エミッタ層２２８とすることで本実施例の効果が得られる。伝導度変調は、エミッタからｎ−基板２０１に電子が注入され、ｐ形エミッタ層２０９から少数キャリアである正孔が注入されるバイポーラ動作による低抵抗化であるため、電流抑制エミッタ層２２８をセンスエミッタ直下の領域に設けることにより直上の正孔注入が抑えられ導通抑制を可能にする。
【００５１】
尚、ｐ形の電流抑制エミッタ層２２８の代わりにｎ形層を形成し逆導通ＩＧＢＴとした場合もＩＧＢＴ動作の破壊耐量向上に対し同様の効果が得られる。
【００５２】
以上説明した本発明の実施例６は、要するに「導通状態において前記第２領域を導通抑制部とするために、前記第２領域の第１導電形のエミッタ層の代わりに第１導電形の電流抑制エミッタ層あるいは第２導電形の電流抑制層を形成したことを特徴とする半導体装置。」としたものである。
【実施例７】
【００５３】
図１１に本発明の実施例７に係るＩＧＢＴチップの実装例の上面図と断面図を示す。実施例１の図１では、コレクタ側金属板２１５をＩＧＢＴチップ２１１の下部前面に配置していたが、実施例７の図１１では圧接する電極領域に限定して設け、非圧接の電極領域２６１の下部を外した点において相違している。
【００５４】
このように、コレクタ側金属板２１５をエミッタ側金属板２１４と同様にセンスエミッタピン２７０の下部の周辺領域を削っている場合でも、センスエミッタ直下を流れる電流が抑制され、上記と同様の効果が得られる。
【実施例８】
【００５５】
図１８、図１９に本発明の実施例８に係る変換器の構成を示す。
【００５６】
図１８は本発明の実施例１から実施例７に係るＩＧＢＴを適用したＭＭＣ回路の一例を示す。図１８において、各相アーム１０１から１０３、入力端子１０４、出力端子１０５、ＩＧＢＴなどのスイッチング素子から構成される単位セル１０６を示している。
【００５７】
また図１９は、本発明の実施例１から実施例７に係るＩＧＢＴを適用したＭＭＣの単位セル回路の一例を示す。図１９において、電源１１０、ゲート駆動回路１０７、ダイオード１０９であり、ＩＧＢＴ１０８に本発明の実施例１から実施例７に係るＩＧＢＴを適用している。
【００５８】
上述のように本発明の実施例に係るＩＧＢＴチップを実装した素子を電力変換装置に適用することで、ＩＧＢＴチップの破壊耐量が向上し電力変換装置の高信頼化が実現出来る。
【００５９】
なお実施例８ではＭＭＣ回路について説明したが、コンバータやチョッパ、インバータ等のその他の電力変換装置についても同様の効果が得られる。図２０は本発明の実施例１から実施例７に係るＩＧＢＴを適用した３相インバータの一例を示す。
【００６０】
以上説明した本発明によれば、以下の効果を得ることができる。まず従来構造ではセンスエミッタ接続部の直下は熱抵抗増加により過熱上昇するが、本発明の半導体装置およびそれを用いた電力変換装置によれば、センスエミッタ接続部の直下の電流を抑制するため発熱が低減され熱分布が均等となる。
【００６１】
またアクティブを狭くすると電流密度増加により遮断電流耐量が低下するが、本発明では熱分布が均等となり局所過熱部がなくなるため耐量が改善される。さらには電流が流れないため電圧降下が抑制され、電位センスの精度が向上、安定し、センスエミッタの本来の機能が向上する。
【００６２】
以上、本発明者によってなされた発明を、発明の実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６３】
例えば、実施例１のゲート電極はプレーナ型ではなくトレンチ型としてもよい。前記実施例のＩＧＢＴはｐ形ｎ形を反転してもよく、エミッタ電極が２段以上やコレクタ電極が同様に厚く２段以上であってもよい。前記センスエミッタ電極は主エミッタ電極と分離してセンスエミッタパッドが設けられても効果は同様である。
【００６４】
また、例えば、前記実施例の半導体材料は、シリコンでもシリコンカーバイドでも良く、他の半導体装置にも広く適用することができる。
【産業上の利用可能性】
【００６５】
本発明は、半導体装置およびそれを用いた電力変換装置に関するもので、特にＩＧＢＴとそれを用いた電力変換装置に適用されることで、発熱を抑えることで小型化、大出力化に貢献することが可能である。
【符号の説明】
【００６６】
１０１：ｕ相アーム
１０２：ｖ相アーム
１０３：ｗ相アーム
１０４：入力端子
１０５：出力端子
１０６：単位セル
１０７：ゲート駆動回路
１０８：圧接ＩＧＢＴ
１０９：圧接ダイオード
１１０：コンデンサ
２０１：ｎ−基板
２０２：ｐ形ベース層
２０３：ｎ形ソース層
２０４：エミッタ電極
２０５：エミッタ電極
２０６：ゲート酸化膜
２０７：ゲート電極
２０８：ｎバッファ層
２０９：ｐ形エミッタ層
２１０：コレクタ電極
２１１：ＩＧＢＴチップ
２１２：ゲートパッド
２１３：絶縁膜
２１４：エミッタ側金属板
２１５：コレクタ側金属板
２１６：エミッタ端子板
２１７：コレクタ端子板
２２４：電子
２２５：正孔
２２６：ポスト電極
２２７：ＩＧＢＴセル
２２８：低濃度ｐ形エミッタ層
２３０：絶縁膜
２５０：半導体基板
２６０：圧接される電極領域
２６１：非圧接の電極領域
２６２：主導通部
２６３：導通抑制部
２７０：センスエミッタピン
２８０：金属接合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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