(57)【特許請求の範囲】
【請求項１】
第１の幾何学的平面内に位置し、第１の信号経路を介して第１のスイッチ回路に電気的に結合された第１の回路を備える第１のダイであって、前記第１のスイッチ回路が第１の電源電圧を前記第１の信号経路に提供するための第１の電圧供給回路を備える、第１のダイと、
前記第１の幾何学的平面とは異なる第２の幾何学的平面内に位置し、第２の信号経路を介して第２のスイッチ回路に電気的に結合された第２の回路を備える第２のダイであって、前記第２のスイッチ回路が前記第１の電圧供給回路とは独立して第２の電源電圧を前記第２の信号経路に提供するための第２の電圧供給回路を備える、第２のダイとを備え、
前記第１のスイッチ回路は、第３の信号経路を介して前記第２のスイッチ回路に電気的に結合されており、
前記第１のスイッチ回路は、前記第２のスイッチ回路を制御し、並びに前記第１の信号経路、前記第２の信号経路および前記第３の信号経路を介して、前記第１および第２の電源電圧を動的に制御するように構成されている、集積回路。
【請求項２】
前記第２のダイは前記第１のダイ上に積層される、請求項１に記載の集積回路。
【請求項３】
前記第１および第２のスイッチ回路の各々が、動的に切替え可能なスイッチを含む、請求項１に記載の集積回路。
【請求項４】
前記第１のスイッチ回路は、第１の供給電圧制御回路を備え、
前記第２のスイッチ回路は、第２の供給電圧制御回路を備える、請求項１に記載の集積回路。
【請求項５】
前記第１および第２の供給電圧制御回路の各々が、複数の供給電圧レベルを生成する、請求項４に記載の集積回路。
【請求項６】
前記第１のスイッチ回路は、前記第１のダイの前記第１の信号経路に結合された第１の電圧レベルシフタを備え、
前記第２のスイッチ回路は、前記第２のダイの前記第２の信号経路に結合された第２の電圧レベルシフタを備える、請求項１に記載の集積回路。
【請求項７】
前記第１のスイッチ回路は、前記第１のダイの前記第１の信号経路に結合された第１のメモリデバイスを備え、
前記第２のスイッチ回路は、前記第２のダイの前記第２の信号経路に結合された第２のメモリデバイスを備える、請求項１に記載の集積回路。
【請求項８】
前記第１のスイッチ回路は、前記第１のダイの第１の周辺部に位置し、
前記第２のスイッチ回路は、前記第２のダイの第２の周辺部に位置する、請求項１に記載の集積回路。
【請求項９】
前記第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置し、第３の回路と第３のスイッチ回路とを含む第３のダイであって、前記第３のスイッチ回路が第４の信号経路を通して前記第３の回路に、ならびに第５の信号経路を通して前記第１および第２のスイッチ回路に電気的に結合された第３のダイをさらに備える、請求項１に記載の集積回路。
【請求項１０】
前記第１および第２の回路は論理回路を備える、請求項１に記載の集積回路。
【請求項１１】
前記第１および第２のスイッチ回路はアナログスイッチ回路を備える、請求項１に記載の集積回路。
【請求項１２】
第１の幾何学的平面内に位置する第１のインターポーザ層と、
前記第１のインターポーザ層上に積層され、第１のダイと第２のダイとを備える第１のダイ層であって、前記第１のダイが第１の回路を備え、前記第２のダイが第１のスイッチ回路を備え、前記第１のスイッチ回路が第１の電源電圧を前記第１の回路に電気的に結合された第１の信号経路に提供するための第１の電圧供給回路を備える、第１のダイ層と、
前記第１の幾何学的平面とは異なる第２の幾何学的平面内に位置する第２のインターポーザ層と、
前記第２のインターポーザ層上に積層され、第３のダイと第４のダイとを備える第２のダイ層であって、前記第３のダイが第２の回路を備え、前記第４のダイが第２のスイッチ回路を備え、前記第２のスイッチ回路が前記第１の電圧供給回路とは独立して第２の電源電圧を前記第２の回路に電気的に結合された第２の信号経路に提供するための第２の電圧供給回路を備える、第２のダイ層とを備え、
前記第１のダイ層の前記第１のスイッチ回路は、前記第１のダイ層から前記第２のインターポーザ層を通して前記第２のダイ層に配線される第３の信号経路を介して前記第２のダイ層の前記第２のスイッチ回路に電気的に結合されており、
前記第１のスイッチ回路は、前記第２のスイッチ回路を制御し、並びに前記第１および第２の電源電圧を動的に制御するように構成されている、集積回路。
【請求項１３】
前記第１および第２のスイッチ回路の各々が、動的に切替え可能なスイッチを含む、請求項１２に記載の集積回路。
【請求項１４】
前記第２のインターポーザ層は前記第１のダイ層上に積層される、請求項１２に記載の集積回路。
【請求項１５】
前記第１のスイッチ回路は、前記第１の回路に少なくとも１つの第１の供給電圧を供給するように構成された第１の供給電圧制御回路を備え、
前記第２のスイッチ回路は、前記第２の回路に少なくとも１つの第２の供給電圧を供給するように構成された第２の供給電圧制御回路を備える、請求項１２に記載の集積回路。
【請求項１６】
前記少なくとも１つの第１の供給電圧および前記少なくとも１つの第２の供給電圧の各々が複数の供給電圧レベルを含む、請求項１５に記載の集積回路。
【請求項１７】
前記第２のダイは、前記第１のダイ層の第１の周辺部に位置し、
前記第４のダイは、前記第２のダイ層の第２の周辺部に位置する、請求項１２に記載の集積回路。
【請求項１８】
前記第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置する第３のインターポーザ層と、
前記第３のインターポーザ層上に積層され、第５のダイと第６のダイとを備える第３のダイ層であって、前記第５のダイが第３の回路を備え、前記第６のダイが第３のスイッチ回路を備え、前記第３のスイッチ回路が前記第３の回路および前記第１および第２のスイッチ回路に電気的に結合された第３のダイ層とをさらに備える、請求項１２に記載の集積回路。
【請求項１９】
前記第１および第２の回路は論理回路を備える、請求項１２に記載の集積回路。
【請求項２０】
前記第１および第２のスイッチ回路はアナログスイッチ回路を備える、請求項１２に記載の集積回路。
【請求項２１】
信号を切り替えるための方法であって、
第１の幾何学的平面内に位置する第１のダイの第１のスイッチ回路において第１の信号経路を介して信号を受信するステップであって、前記信号は前記第１のスイッチ回路の第１の電圧供給回路からの第１の電源電圧信号を含む、ステップと、
前記第１の幾何学的平面とは異なる第２の幾何学的平面内に位置する第２のダイの第２のスイッチ回路を制御するように第１の回路を介して前記第１のスイッチ回路を制御するステップであって、前記第２のスイッチ回路は、前記第１の電圧供給回路とは独立して第２の電源電圧を第２の信号経路に提供するための第２の電圧供給回路を備える、ステップと、
前記信号を前記第２のスイッチ回路に動的に経路指定するように前記第１の回路を介して前記第１のスイッチ回路を制御するステップと、
前記信号の少なくとも１つおよび／または前記第２の電源電圧を前記第２の信号経路に動的に経路指定するように第２の回路を介して前記第２のスイッチ回路を制御するステップとを含む方法。
【請求項２２】
前記第２のダイは前記第１のダイ上に積層される、請求項２１に記載の方法。
【請求項２３】
前記第１のダイの故障状態を特定するステップと、
前記故障状態の前記特定の結果として前記第２の信号経路への前記信号の前記経路指定をトリガするステップとをさらに含む、請求項２１に記載の方法。
【請求項２４】
前記故障状態の前記特定の結果として前記信号を前記第２のダイのメモリデバイスに経路指定するように前記第１の回路を介して前記第１のスイッチ回路を制御するステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記故障状態の前記特定の結果として前記第１のダイを無効化するステップをさらに含む、請求項２３に記載の方法。
【請求項２６】
前記第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置する第３のダイの第３のスイッチ回路に前記信号を経路指定するように前記第２の回路を介して前記第２のスイッチ回路を制御するステップと、
前記信号を第３の信号経路に経路指定するように第３の回路を介して前記第３のスイッチ回路を制御するステップとをさらに含む、請求項２１に記載の方法。
【請求項２７】
前記第１および第２の回路は論理回路を備える、請求項２１に記載の方法。
【請求項２８】
前記第１および第２のスイッチ回路はアナログスイッチ回路を備える、請求項２１に記載の方法。
【請求項２９】
信号を切り替えるための装置であって、
第１の幾何学的平面内に位置し、第１の信号経路に結合された第１のスイッチ回路を備える第１のダイであって、前記第１のスイッチ回路は第１の電源電圧を前記第１の信号経路に提供するための第１の電圧供給回路を備える、第１のダイと、
前記第１の幾何学的平面とは異なる第２の幾何学的平面内に位置し、第２の信号経路に結合された第２のスイッチ回路を備える第２のダイであって、前記第２のスイッチ回路は前記第１の電圧供給回路とは独立して第２の電源電圧を前記第２の信号経路に提供するための第２の電圧供給回路を備える、第２のダイと、
前記第２のスイッチを制御して、前記第１および第２の電源電圧の少なくとも１つを前記第１の信号経路から前記第２のスイッチ回路に動的に結合するように前記第１のスイッチ回路を制御するための第１の手段と、
前記第１および第２の電源電圧の少なくとも１つを前記第２の信号経路に動的に結合するように前記第２のスイッチ回路を制御するための第２の手段とを備える装置。
【請求項３０】
前記第１のダイが第１の回路を備え、前記第２のダイが第２の回路を備えており、
前記第１の手段および前記第２の手段は、前記第１の信号経路、前記第２の信号経路および前記第１のスイッチ回路と前記第２のスイッチ回路との間の第３の信号経路を用いて、前記第１の回路および前記第２の回路に対する試験信号を動的に制御するように構成されている、請求項２９に記載の装置。
【請求項３１】
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記第１の信号経路、前記第２の信号経路および前記第３の信号経路を用いて前記第１の回路および前記第２の回路に対する試験信号を動的に制御するように構成されている、請求項１に記載の集積回路。
【請求項３２】
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記第１の信号経路、前記第２の信号経路および前記第３の信号経路を用いて前記第１の回路および前記第２の回路に対する試験信号を動的に制御するように構成されている、請求項１２に記載の集積回路。
【請求項３３】
試験信号を前記第２のスイッチ回路に動的に経路指定するように前記第１の回路を介して前記第１のスイッチ回路を制御するステップと、
前記試験信号を前記第２の信号経路に動的に経路指定するように第２の回路を介して前記第２のスイッチ回路を制御するステップとをさらに含む請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、内容全体が参照により本明細書に組み込まれる、２０１５年１月１日に米国特許商標庁に出願された、米国非仮特許出願第１４／５９８，０５２号の優先権および利益を主張する。
【０００２】
本開示の態様は、一般に、電子回路に関し、より詳細には、限定はしないが、３次元（３Ｄ）集積回路（ＩＣ）に関する。
【背景技術】
【０００３】
従来の３Ｄ集積回路（３Ｄ−ＩＣ）アーキテクチャには、いわゆる２．５Ｄアーキテクチャおよびフルスタック３Ｄアーキテクチャが含まれる。２．５Ｄアーキテクチャでは、ダイが並列させて並べられ、水平インターポーザ層を介して相互接続される。フルスタック３Ｄアーキテクチャは、互いに積層されたダイを使用する。どちらのアーキテクチャもスルーシリコンビア（ＴＳＶ）を使用して金属層同士を接続する。
【０００４】
既存の３Ｄ−ＩＣ配線設計は、配電網（ＰＤＮ）設計、熱管理、および試験方法に関するいくつかの重大な問題に直面している。代表的な３Ｄ−ＩＣ  ＰＤＮは、ピラミッド形として実装され、ＩＣの底部から頂部に電力を供給するのにパワーレールが使用される。このＰＤＮはかなりのダイ面積を占有し、配線混雑を生じさせる。熱管理に関しては、複数のダイが積層されるとき、特にボトムダイに関して熱を放散させるのは困難である。この場合、高温における全体的なシステム性能が大幅に低下することがある。試験に関しては、パッケージングの前にダイを完全に試験することは（場合によっては不可能ではないとしても）困難である。特に、クロスダイ機能は、ダイが組み立てられる前に完全に試験できるとは限らない。したがって、３Ｄ−ＩＣにはより優れた試験方法が必要である。
【発明の概要】
【課題を解決するための手段】
【０００５】
以下では、本開示のいくつかの態様を基本的に理解できるように、そのような態様の概要を簡単に示す。この概要は、本開示のすべての企図された特徴の包括的な概観ではなく、本開示のすべての態様の主要または重要な要素を特定するものでもなく、本開示のいずれかまたはすべての態様の範囲を定めるものでもない。その唯一の目的は、後で提示されるより詳細な説明の前置きとして、本開示のいくつかの態様の様々な概念を簡略化された形態で提示することである。
【０００６】
本開示の様々な態様は、様々な幾何学的平面上にダイを組み込み、各幾何学的平面上に少なくとも１つのスイッチを組み込んでダイ同士を接続する３Ｄ−ＩＣアーキテクチャを実現する。このアーキテクチャでは、ＰＤＮをある幾何学的平面上の第１のダイからスイッチを通して配線し、少なくとも１つの他の幾何学的平面上の少なくとも１つの他のダイに電力を供給することができる。これによって、第１のダイ（および場合によっては隣接するダイ）におけるＰＤＮ面積を大幅に狭くし、配線混雑問題を軽減することができる。さらに、熱放散を向上させるためにＩＣパッケージの周囲にスイッチを配置することができる。スイッチを周囲に配置することによって、熱を再配線層（ＲＤＬ）およびＴＳＶを通してＩＣパッケージの中心から縁部までより迅速に伝達することができる。また、スイッチは試験信号および／またはその他の信号をダイ間において経路指定するのに使用することができ、それによって試験機能および／または故障回復を向上させる。
【０００７】
本開示の様々な態様は、複数の層を組み込んだ３Ｄ−ＩＣアーキテクチャを実現し、この場合、各層は、複数のダイと、所与の層のダイを接続するための１次元（たとえば、水平次元）におけるワイヤ配線用の少なくとも１つのインターポーザとを含む。３Ｄ−ＩＣアーキテクチャは、それぞれに異なる層のダイを接続するための、別の次元（たとえば、垂直次元）におけるワイヤ配線用の各層上の少なくとも１つのスイッチをさらに含む。このアーキテクチャでは、ＰＤＮおよび／またはその他の配線をある層の第１のダイからスイッチおよびインターポーザを通して配線し、少なくとも１つの他の層の少なくとも１つの他のダイに電力および／または他の信号を供給することができる。
【０００８】
本明細書の教示によれば、高度な半導体デバイススケーリング問題に対処するためにＴＳＶを有する３Ｄ−ＩＣが使用されてもよい。３Ｄ−ＩＣを使用することによって、同じ技法および／またはそれぞれに異なる技法を有する複数のダイを単一のＩＣパッケージとして集積することができる。この手法は、全体的なシステム性能を向上させて総電力消費量を減らすことができ、一方、高度な技術移行を行わずに低コストの主流プロセスを使用することによるコスト上の利点ももたらす。
【０００９】
一態様では、本開示は、第１の幾何学的平面内に位置し、第１の回路と第１のスイッチ回路とを含む第１のダイであって、第１のスイッチ回路が第１の回路に電気的に結合された第１のダイと、第１の幾何学的平面とは異なる第２の幾何学的平面内に位置し、第２の回路と第２のスイッチ回路とを含む第２のダイであって、第２のスイッチ回路が第２の回路および第１のスイッチ回路に電気的に結合された第２のダイとを含む集積回路を提供する。
【００１０】
以下に、この集積回路に関する本開示の追加の態様の例について説明する。いくつかの態様では、第２のダイは第１のダイ上に積層される。いくつかの態様では、第１および第２のスイッチ回路の各々は動的に切替え可能である。いくつかの態様では、この装置は、第１のスイッチ回路に電気的に結合された第１のダイの第１の信号バスと、第２のスイッチ回路に電気的に結合された第２のダイの第２の信号バスとをさらに含む。いくつかの態様では、この装置は、第１のスイッチ回路に電気的に結合された第１のダイの第１の試験信号経路と、第２のスイッチ回路に電気的に結合された第２のダイの第２の試験信号経路とをさらに含む。いくつかの態様では、第１のスイッチ回路は第１の供給電圧制御回路を含み、第２のスイッチ回路は第２の供給電圧制御回路を含む。いくつかの態様では、第１および第２の供給電圧制御回路の各々が複数の供給電圧レベルを生成する。いくつかの態様では、この装置は、第１のスイッチ回路に電気的に結合された第１のダイの第１の配電経路と、第２のスイッチ回路に電気的に結合された第２のダイの第２の配電経路とをさらに含む。いくつかの態様では、第１のスイッチ回路は、第１のダイの第１の信号経路に結合された第１の電圧レベルシフタを含み、第２のスイッチ回路は、第２のダイの第２の信号経路に結合された第２の電圧レベルシフタを含む。いくつかの態様では、第１のスイッチ回路は、第１のダイの第１の信号経路に結合された第１のメモリデバイスを含み、第２のスイッチ回路は、第２のダイの第２の信号経路に結合された第２のメモリデバイスを含む。いくつかの態様では、第１のスイッチ回路は、第１のダイの第１の周辺部に位置し、第２のスイッチ回路は、第２のダイの第２の周辺部に位置する。いくつかの態様では、この装置は、第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置し、第３の回路と第３のスイッチ回路とを含む第３のダイであって、第３のスイッチ回路が第３の回路ならびに第１および第２のスイッチ回路に電気的に結合された第３のダイをさらに含む。いくつかの態様では、第１および第２の回路は論理回路を含む。いくつかの態様では、第１および第２のスイッチ回路はアナログスイッチ回路を含む。
【００１１】
本開示の別の態様は、第１の幾何学的平面内に位置する第１のインターポーザ層と、第１のインターポーザ層上に積層され、第１のダイと第２のダイとを含む第１のダイ層であって、第１のダイが第１の回路を含み、第２のダイが第１のスイッチ回路を含み、第１のスイッチ回路が第１の回路に電気的に結合された第１のダイ層と、第１の幾何学的平面とは異なる第２の幾何学的平面内に位置する第２のインターポーザ層と、第２のインターポーザ層上に積層され、第３のダイと第４のダイとを含む第２のダイ層であって、第３のダイが第２の回路を含み、第４のダイが第２のスイッチ回路を含み、第２のスイッチ回路が第２の回路および第１のスイッチ回路に電気的に結合された第２のダイ層とを含む集積回路を提供する。
【００１２】
以下に、この集積回路に関する本開示の追加の態様の例について説明する。いくつかの態様では、第１および第２のスイッチ回路の各々は動的に切替え可能なスイッチを含む。いくつかの態様では、第２のインターポーザ層は第１のダイ層上に積層される。いくつかの態様では、第１のダイ層の第１の信号バスが第１のスイッチ回路に電気的に結合され、第２のダイ層の第２の信号バスが第２のスイッチ回路に電気的に結合され、第３の信号バスが、第１のダイ層から第２のインターポーザ層を通して第２のダイ層に配線され、第１および第２のスイッチ回路に電気的に結合される。いくつかの態様では、第１のダイ層の第１の試験信号経路が第１のスイッチ回路に電気的に結合され、第２のダイ層の第２の試験信号経路が第２のスイッチ回路に電気的に結合され、第３の試験信号経路が、第１のダイ層から第２のインターポーザ層を通して第２のダイ層に配線され、第１および第２のスイッチ回路に電気的に結合される。いくつかの態様では、第１のダイ層の第１の配電経路が第１のスイッチ回路に電気的に結合され、第２のダイ層の第２の配電経路が第２のスイッチ回路に電気的に結合され、第３の配電経路が、第１のダイ層から第２のインターポーザ層を通して第２のダイ層に配線され、第１および第２のスイッチ回路に電気的に結合される。いくつかの態様では、第１のスイッチ回路は、少なくとも１つの第１の供給電圧を第１の回路に供給するように構成された第１の供給電圧制御回路を含み、第２のスイッチ回路は、少なくとも１つの第２の供給電圧を第２の回路に供給するように構成された第２の供給電圧制御回路を含む。いくつかの態様では、少なくとも１つの第１の供給電圧および少なくとも１つの第２の供給電圧の各々が複数の供給電圧レベルを含む。いくつかの態様では、第２のダイは、第１のダイ層の第１の周辺部に位置し、第４のダイは、第２のダイ層の第２の周辺部に位置する。いくつかの態様では、この集積回路は、第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置する第３のインターポーザ層と、第３のインターポーザ層上に積層され、第５のダイと第６のダイとを含む第３のダイ層であって、第５のダイが第３の回路を含み、第６のダイが第３のスイッチ回路を含み、第３のスイッチ回路が第３の回路ならびに第１および第２のスイッチ回路に電気的に結合された第３のダイ層とをさらに含む。いくつかの態様では、第１および第２の回路は論理回路を含む。いくつかの態様では、第１および第２のスイッチ回路はアナログスイッチ回路を含む。
【００１３】
本開示の別の態様は、信号を切り替えるための方法であって、第１の幾何学的平面内に位置する第１のダイ上の第１のスイッチ回路における第１の信号経路を介して信号を受信するステップと、第１の幾何学的平面とは異なる第２の幾何学的平面内に位置する第２のダイ上の第２のスイッチ回路に信号を経路指定するように第１のダイ上の第１の回路を介して第１のスイッチ回路を制御するステップと、信号を第２の信号経路に経路指定するように第２のダイ上の第２の回路を介して第２のスイッチ回路を制御するステップとを含む方法を提供する。
【００１４】
以下に、この方法に関する本開示の追加の態様の例について説明する。いくつかの態様では、第２のダイは第１のダイ上に積層される。いくつかの態様では、信号は試験信号を含む。いくつかの態様では、信号は電源電圧信号を含む。いくつかの態様では、この方法は、第１のダイ上の故障状態を特定するステップと、故障状態の特定の結果として第２の信号経路への信号の経路指定をトリガするステップとをさらに含む。いくつかの態様では、この方法は、故障状態の特定の結果として信号を第２のダイ上のメモリデバイスに経路指定するように第１の回路を介して第１のスイッチ回路を制御するステップをさらに含む。いくつかの態様では、この方法は、故障状態の特定の結果として第１のダイを無効化するステップをさらに含む。いくつかの態様では、この方法は、第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置する第３のダイ上の第３のスイッチ回路に信号を経路指定するように第２の回路を介して第２のスイッチ回路を制御するステップと、信号を第３の信号経路に経路指定するように第３のダイ上の第３の回路を介して第３のスイッチ回路を制御するステップとをさらに含む。いくつかの態様では、第１および第２の回路は論理回路を含む。いくつかの態様では、第１および第２のスイッチ回路はアナログスイッチ回路を含む。
【００１５】
本開示のさらに別の態様は、信号を切り替えるように構成された装置を提供する。この装置は、第１の幾何学的平面内に位置する第１のダイと、第１のダイ上の第１の信号経路と、第１の信号経路に結合された第１のダイ上の第１のスイッチ回路と、第１の幾何学的平面内に位置する第２のダイと、第２のダイ上の第２の信号経路と、第２の信号経路に結合された第２のダイ上の第２のスイッチ回路と、第１の信号経路からの信号を第２のスイッチ回路に結合するように第１のスイッチ回路を制御するための第１の手段と、信号を第２の信号経路に結合するように第２のスイッチ回路を制御するための第２の手段とを含む。
【００１６】
本開示のこれらの態様および他の態様は、以下の詳細な説明を検討すれば、より十分に理解されよう。本開示の他の態様、特徴、および実装形態は、添付の図とともに本開示の特定の実装形態の以下の説明を検討すれば、当業者に明らかになろう。以下のいくつかの実装形態および図に対して本開示の特徴について論じる場合があるが、本開示のすべての実装形態は、本明細書において論じる有利な特徴のうちの１つまたは複数を含むことができる。言い換えれば、１つまたは複数の実装形態について、いくつかの有利な特徴を有するものとして論じる場合があるが、そのような特徴のうちの１つまたは複数は、本明細書において説明する本開示の様々な実装形態に従って使用される場合もある。同様に、いくつかの実装形態について、デバイス実装形態、システム実装形態、または方法実装形態として以下で論じる場合があるが、そのような実装形態は、様々なデバイス、システム、および方法で実装できることを理解されたい。
【図面の簡単な説明】
【００１７】
【図１Ａ】本開示のいくつかの態様による３Ｄ−ＩＣの簡略化された例の平面図である。
【図１Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣの簡略化された例の側断面図である。
【図２】２．５Ｄ  ＩＣの簡略化された例の側断面図である。
【図３】フルスタック３Ｄ−ＩＣの簡略化された例の側断面図である。
【図４】フルスタック３Ｄ−ＩＣにおける簡略化された配電網の側断面図である。
【図５】本開示のいくつかの態様による３Ｄ−ＩＣの簡略化された例の側断面図である。
【図６】本開示のいくつかの態様による３Ｄ−ＩＣの簡略化された例の平面図である。
【図７】本開示のいくつかの態様によるスイッチの一例の概略図である。
【図８】本開示のいくつかの態様によるスイッチの別の例の概略図である。
【図９】本開示のいくつかの態様による回路とスイッチとの間の配線の簡略化された例の平面図である。
【図１０Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおける動的にプログラム可能なスイッチの一例の概略平面図である。
【図１０Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおける動的にプログラム可能なスイッチの一例の概略側断面図である。
【図１１】本開示のいくつかの態様による３Ｄ−ＩＣにおける信号経路指定の概略側断面図である。
【図１２Ａ】本開示のいくつかの態様による３Ｄ−ＩＣの周辺に位置するスイッチの一例の概略平面図である。
【図１２Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣの周辺に位置するスイッチの一例の概略側断面図である。
【図１３Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおける配電の一例の概略平面図である。
【図１３Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおける配電の一例の概略側断面図である。
【図１４Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおける電力制御回路の一例の概略平面図である。
【図１４Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおける電力制御回路の一例の概略側断面図である。
【図１５Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおけるマルチレベル供給電圧回路の一例の概略平面図である。
【図１５Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおけるマルチレベル供給電圧回路の一例の概略側断面図である。
【図１６Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおける信号レベルシフタ回路の一例の概略平面図である。
【図１６Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおける信号レベルシフタ回路の一例の概略側断面図である。
【図１７Ａ】本開示のいくつかの態様による３Ｄ−ＩＣにおけるメモリ回路の一例の概略平面図である。
【図１７Ｂ】本開示のいくつかの態様による３Ｄ−ＩＣにおけるメモリ回路の一例の概略側断面図である。
【図１８】本開示のいくつかの態様による  オフセットダイの簡略化された例の側面図である。
【図１９】本開示のいくつかの態様による  それぞれに異なる幾何学的平面におけるダイの簡略化された例の側面図である。
【図２０Ａ】本開示のいくつかの態様によるそれぞれに異なる幾何学的平面におけるダイの一例の斜視図である。
【図２０Ｂ】本開示のいくつかの態様によるそれぞれに異なる幾何学的平面におけるダイの一例の平面図である。
【図２１】本開示のいくつかの態様による、切替えをサポートする電子デバイスのための例示的なハードウェア実装形態のブロック図である。
【図２２】本開示のいくつかの態様による切替えプロセスの一例を示す図である。
【図２３】本開示のいくつかの態様による故障状態に対処するためのプロセスの一例を示す図である。
【発明を実施するための形態】
【００１８】
添付の図面に関して以下に記載される詳細な説明は、種々の構成について説明することを意図しており、本明細書において説明する概念が実践される場合がある唯一の構成を表すことは意図しない。詳細な記述は、種々の概念を完全に理解できるようにするための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実践される場合があることは当業者に明らかであろう。場合によっては、そのような概念を曖昧にすることを避けるために、よく知られている構造および構成要素がブロック図の形態で示される。
【００１９】
図１は、本開示のいくつかの態様による３Ｄ−ＩＣ  １００の簡略化された例である。図１は、図１Ａに示す平面図と、図１Ａの視線Ａ−Ａにおいて得られた図１Ｂに示す側断面図とを含む。
【００２０】
３Ｄ−ＩＣ  １００は、第１の幾何学的平面内に位置する第１のダイ１０２と第２の幾何学的平面内に位置する第２のダイ１０４とを含む。この例では、第１のダイ１０２と第２のダイ１０４は、互いに平行であり、積層配置されている。具体的には、第２のダイ１０４は第１のダイ１０２上に積層される。他のダイ構成が、他の実装形態において使用されてもよい。たとえば、本明細書の教示に従って実装される３Ｄ−ＩＣは、３つ以上のダイを含んでもよい。さらに、いくつかの実装形態では、ダイが積層されることはない。また、いくつかの実装形態では、ダイは互いに平行ではない（すなわち、ダイは、互いに対して平行ではない幾何学的平面に位置する）。
【００２１】
ダイの各々は、電気的に結合されたスイッチ回路とその他の回路（たとえば、論理回路、デジタル回路、アナログ回路など）とを含む。第１のダイ１０２は、スイッチ回路１０６と回路１０８とを含み、スイッチ回路１０６のうちの少なくとも１つが、少なくとも１つの電気経路１１０（たとえば、信号バス）を介して回路１０８のうちの少なくとも１つに電気的に結合される。同様に、第２のダイ１０４は、スイッチ回路１１２と回路１１４とを含み、スイッチ回路１１２のうちの少なくとも１つが、少なくとも１つの電気経路１１６（たとえば、信号バス）を介して回路１１４のうちの少なくとも１つに電気的に結合される。また、スイッチ回路１０６とスイッチ回路１１２との間に相互接続部（たとえば、電気経路１１８）が設けられる。
【００２２】
いくつかの実装形態では、各スイッチ回路は、プログラム可能な信号経路指定、電圧供給の分配、複数の電圧供給の分配、または電圧レベルシフトのうちの１つまたは複数をサポートする。便宜上、そのようなスイッチ回路は本明細書では周辺スイッチ（たとえば、スイッチがＩＣの他の回路構成要素から分離される場合があることを示す）と呼ばれることがある。
【００２３】
電圧制御回路（たとえば、電圧調節器を含む）をスイッチ回路に組み込んで個々のダイ用の１つまたは複数の電圧を供給することができる。したがって、いくつかの態様では、それぞれに異なるダイ上のスイッチ回路の各々がそれぞれのダイ上の配電経路に結合されてもよい。さらに、いくつかの態様では、それぞれに異なるダイ上のスイッチ回路の各々が、供給電圧制御回路を含んでもよい。複数の供給電圧レベルを使用する実装形態では、供給電圧制御回路の各々が複数の供給電圧レベルを生成してもよい。信号レベルをそれぞれに異なる電源領域間でシフトさせるためにスイッチ回路にレベルシフタを含めることができる。したがって、いくつかの態様では、それぞれに異なるダイ上のスイッチ回路の各々がそれぞれのダイ上の配電経路に結合されてもよい。
【００２４】
ＩＣ試験の場合、スイッチ回路が試験信号をあるダイから別のダイに経路変更することができる。したがって、いくつかの態様では、それぞれに異なるダイ上のスイッチ回路の各々がそれぞれのダイ上の試験信号経路に結合されてもよい。試験信号の経路をこのように動的に構成することによって、設計の実現可能性を向上させることができる。さらに、この動的切替え機能は、信号を経路変更することによって故障したダイをバイパスするのに使用することができる。したがって、このスイッチは、検証のターゲットを分離し、故障の根本的原因を突き止めるのに使用することができるのでＩＣ（チップ）「ブリングアップ」段階において有効である。
【００２５】
本明細書において説明するスイッチ回路は、デジタル接続性および／またはアナログ接続性を実現してもよい。デジタルスイッチ回路は、たとえば、限定はしないが、デジタル論理回路、デジタルメモリ回路、またはデジタル配電回路のうちの１つまたは複数を接続してもよい。アナログスイッチ回路は、たとえば、限定はしないが、アナログ論理回路、アナログ配電回路、アナログ無線周波数（ＲＦ）回路（たとえば、ＲＦ送信機回路および／またはＲＦ受信機回路）、アナログ位相ロックループ（ＰＬＬ）回路、またはデジタルアナログ変換器（ＤＡＣ）回路および／またはアナログデジタル変換器（ＡＤＣ）回路のアナログ回路のうちの１つまたは複数を接続してもよい。
【００２６】
上記に鑑みて、それぞれに異なる機能を有する複数のダイを単一のＩＣパッケージに組み込むことができる。有利なことに、このことは、従来の３Ｄアーキテクチャに見られる従来の配線混雑問題および熱放散問題を軽減しつつ実現することができる。上述のように、従来の３Ｄ−ＩＣは、２．５Ｄインターポーザアーキテクチャまたはフルスタック３Ｄアーキテクチャを使用して実装される。
【００２７】
２．５Ｄインターポーザアーキテクチャでは、複数のダイがインターポーザ上に配置され、ＴＳＶおよびフリップチップ構成によって互いに接続される。この手法では、現在のシステムオンチップ（ＳｏＣ）設計方法を再使用して設計サイクルを短縮するとともに設計コストを削減する。このインターポーザは、コストをさらに相殺するように成熟した主流技術によって製造される。
【００２８】
２．５Ｄ  ＩＣの概念は、システムインパッケージ（ＳｉＰ）手法に基づくものであり、それぞれに異なるダイが共通の基板上に配置される。各ダイ間の相互接続部は共通の基板上に構築される。ＳｏＣデバイスと比較して、ＳｉＰデバイスは、各ダイがその領域の最も適切な技術プロセスを使用して実装されるので、よりコストが低くかつより融通性に富むという利点を有する。
【００２９】
図２は、従来型の２．５Ｄ  ＩＣ  ２００の簡略化された例の側断面図である。２．５Ｄ  ＩＣ  ２００は、第１のダイ２０２と第２のダイ２０４とを含む。
【００３０】
図示のように、ＳｉＰ基板２０８とダイ２０２および２０４との間にシリコンインターポーザ２０６が配置される。シリコンインターポーザ２０６は、上側金属層２１０と、インターポーザ基板２１２と、裏側金属層２１４とを含む。シリコンインターポーザ２０６は、上面および下面上にメタライゼーション層２１０および２１４を接続するスルーシリコンビア（ＴＳＶ）２１６も含む。マイクロバンプ２１８はダイ２０２および２０４とインターポーザ２０６を結合する。インターポーザ２０６は、フリップチップバンプ２２０を介してＳｉＰ基板２０８に取り付けられる。パッケージバンプ２２２は、ＳｉＰ基板２０８を回路板２２４に取り付ける。
【００３１】
インターポーザ２０６の上側金属層および裏側金属層上のトラックは、シリコンチップ上のトラックと同じプロセスを使用して形成され、それによって、基板上のトラックとダイ上のトラックとのサイズの違いに起因する２次元（２Ｄ）ＩＣの主要な問題を解決する。２Ｄアーキテクチャにおけるこの相違によって性能損失が生じ、電力消費量が増大する。
【００３２】
フルスタック３Ｄアーキテクチャでは、複数のダイが積層され、オンダイＴＳＶによって接続される。これによって全体的なシステム性能を向上させるとともにコストを削減することができる。たとえば、フルスタック３Ｄ−ＩＣは、２Ｄ  ＩＣに対する主要なボトルネックとなることがある相互接続スケーリング問題を解消するための望ましい代替策と見なされる。フルスタック３Ｄ−ＩＣは、フットプリント面積を狭くするという利点を有し、各層上のワイヤ長を短くする。また、ダイ間の垂直相互接続部にはＴＳＶ技術が実装され、それによって、２Ｄ  ＩＣに存在する場合がある長いチップ間相互接続部が短くなる。
【００３３】
図３は、従来のフルスタック３Ｄ−ＩＣ  ３００の簡略化された例の側断面図である。３Ｄ−ＩＣ  ３００は、第１のダイ３０２と第２のダイ３０４とを含む。
【００３４】
第１のダイ３０２は、裏側金属層３０６と、チップ基板３０８と、デバイス層３１０と、標準金属層３１２とを含む。第２のダイ３０４は、チップ基板３１４と、デバイス層３１６と、標準金属層３１８とを含む。第１のダイ３０２は、上面および下面上にメタライゼーション層３０６および３１２を接続するためのＴＳＶ  ３２０を含む。マイクロバンプ３２２はダイ３０２とダイ３０４を結合する。第１のダイ３０２は、フリップチップバンプ３２６を介してＳｉＰ基板３２４に取り付けられる。パッケージバンプ３２８は、ＳｉＰ基板３２４を回路板３３０に取り付ける。
【００３５】
２．５Ｄ  ＩＣのようにインターポーザを配線および配電に使用する代わりに、３Ｄ−ＩＣスタックダイでは中間ダイに配線を直接実装する。個々のダイの厚さが非常に小さいので、必要に応じた数のダイを実装することができれば理想的である。しかし、実際には、３Ｄ−ＩＣの製造にはいくつかの問題があり、３Ｄ−ＩＣの適用が制限される。
【００３６】
１つの問題はＰＤＮ設計に関する。代表的な３Ｄ−ＩＣ  ＰＤＮは、ピラミッド形として実装され、この場合、追加のパワーレールがボトムダイからトップダイに電力を供給する。
【００３７】
図４は、従来の３Ｄ−ＩＣ  ４００におけるそのような配電網の側断面図である。３Ｄ−ＩＣ  ４００は、第１のダイ４０２と、第２のダイ４０４と、第３のダイ４０６とを含む。ダイの各々は、たとえばそれぞれのメタライゼーション層を上面および下面上に接続するためのＴＳＶ  ４０８を含む。
【００３８】
この場合、ＰＤＮ  ＴＳＶ  ４０８がかなりのダイ面積を占有し、特に下部ダイ上で配線混雑問題を生じさせることがあることがわかる。さらに、現代のＩＣ設計では、マージン使用電圧がより低いのでＴＳＶが使用される場合でも電流＊抵抗（ＩＲ）ドロップが顕著になる。
【００３９】
ＩＲドロップおよび空間使用状況に加えて、ＰＤＮは、回路板による単一の電源を使用するので、従来、制限された電圧スケールしか供給していない。したがって、電圧は、（たとえば、ＩＲドロップに起因して）供給電圧が１つの層から次の層に移動するときにのみスケールダウンする。さらに、下部層における電圧がより高いと、その層においてより深刻な熱的問題が生じる。
【００４０】
３Ｄ−ＩＣ設計における別の問題は熱管理に関する。複数のダイが積層されるとき、特にボトムダイに関して熱を放散させるのは困難である。高温では全体的なシステム性能が大幅に低下する。３Ｄ−ＩＣ設計にマイクロチャネルおよび液冷を使用することが提案されているが、この技術は追加のハードウェア要件があることと動作上の障害があることに起因する重大な欠点を有する。追加のＴＳＶを使用すると熱放散を向上させることができるが、これは、ダイ上の使用可能な面積およびダイが耐えることができる応力の大きさに悪影響を与える場合がある。
【００４１】
最後に、試験方法については３Ｄ−ＩＣ設計に関する問題がある。パッケージングの前にダイを完全に試験することが非実用的であるかまたは不可能である場合がある。したがって、従来の性能確認済みダイ（ＫＧＤ）手順が適用不可能である場合がある。ＩＥＥＥ  １５００は、埋込み試験手法を使用してこの問題を解決することを提案しているが、この手法はまだ開発中である。
【００４２】
次に、図５を参照する。本開示は、いくつかの態様では、プログラム可能なスイッチ配線を含み、２．５Ｄアーキテクチャおよびフルスタック３Ｄアーキテクチャの構成上の利点を有する３Ｄ−ＩＣハイブリッドアーキテクチャに関する。いくつかの態様では、図５のアーキテクチャは、ＰＤＮ設計問題および熱管理問題を解決するだけでなく、３Ｄ−ＩＣ設計に関する追加的な電力制御機能およびプログラム可能な配線機能を実現する。
【００４３】
図５における側断面図では、３Ｄ−ＩＣ  ５００は、第１の層Ｌ１と、第２の層Ｌ２と、第３の層Ｌ３とをそれぞれの幾何学的平面（図５の斜視図における水平面）に含む。第１の層Ｌ１、第２の層Ｌ２、および第３の層Ｌ３の各々は、それぞれ第１のインターポーザ層５０２、第２のインターポーザ層５０４、または第３のインターポーザ層５０６を含み、かつそれぞれ第１のダイ層Ｄ１、第２のダイ層Ｄ２、または第３のダイ層Ｄ３を含む。
【００４４】
第１の層Ｌ１は第１の幾何学的平面内に位置する。第１のインターポーザ層５０２は、第１のダイ層Ｄ１のダイ５０８〜５１８を電気的に結合するためのワイヤトレースを含む。積層されたダイのうちの少なくとも２つ（たとえば、積層されたダイ５０８および５１０の第１の対および／または積層されたダイ５１６および５１８の第２の対）は、第１の層Ｌ１を他の層に接続するためのワイヤ配線用の少なくとも１つの周辺スイッチを別の次元（図５の斜視図における垂直次元）に含む。ダイ５０８〜５１８のうちの少なくとも１つ（たとえば、積層されたダイ５１２および５１４の第３の対）は、少なくとも１つの他の回路（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）を含む。
【００４５】
第２の層Ｌ２は第２の幾何学的平面内に位置する。第２のインターポーザ層５０４は、第２のダイ層Ｄ２のダイ５２０〜５３０を電気的に結合するためのワイヤトレースを含む。積層されたダイのうちの少なくとも２つ（たとえば、積層されたダイ５２０および５２２の第１の対および／または積層されたダイ５２８および５３０の第２の対）は、第２の層Ｌ２を他の層に接続するためのワイヤ配線用の少なくとも１つの周辺スイッチを別の次元（図５の斜視図における垂直次元）に含む。ダイ５２０〜５３０のうちの少なくとも１つ（たとえば、積層されたダイ５２４および５２６の第３の対）は、少なくとも１つの他の回路（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）を含む。
【００４６】
第３の層Ｌ３は第３の幾何学的平面内に位置する。第３のインターポーザ層５０６は、第３のダイ層Ｄ３のダイ５３２および５３４を電気的に結合するためのワイヤトレースを含む。積層されたダイ５３２および５３４の一部は、第３の層Ｌ３を他の層に接続するためのワイヤ配線用の少なくとも１つの周辺スイッチを別の次元（図５の斜視図における垂直次元）に含む。積層されたダイ５３２および５３４の別の部分は、少なくとも１つの他の回路（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）を含む。
【００４７】
第１の層Ｌ１、第２の層Ｌ２、および第３の層Ｌ３の各々は、太い縦線によって表されたＴＳＶを含む。たとえば、ＴＳＶ  ５３６は、第３のインターポーザ層５０６内に具体的に示され、ＴＳＶ  ５３８は、第３のダイ層Ｄ３内に具体的に示されている。
【００４８】
図５は、第１の層Ｌ１、第２の層Ｌ２、および第３の層Ｌ３ならびに３Ｄ−ＩＣ  ５００の他の構成要素内の結合および相互接続とそれらの層Ｌ１、Ｌ２、およびＬ３ならびにそれらの構成要素間の結合および相互接続も示す。バンプ（たとえば、はんだボール）５４０は、第１の層Ｌ１のダイを第１のインターポーザ層５０２に取り付ける。バンプ５４２は、第２の層Ｌ２のダイを第２のインターポーザ層５０４に取り付ける。バンプ５４４は、第３の層Ｌ３のダイを第３のインターポーザ層５０６に取り付ける。バンプ５４６は第１の層Ｌ１の積層されたダイ同士を結合する。バンプ５４８は第２の層Ｌ２の積層されたダイ同士を結合する。バンプ５５０は第３の層Ｌ３の積層されたダイ同士を結合する。バンプ５５２は、第１の層Ｌ１のダイを第２のインターポーザ層５０４に取り付ける。バンプ５５４は、第２の層Ｌ２のダイを第３のインターポーザ層５０６に取り付ける。バンプ５５８は、第１のインターポーザ層５０２をＳｉＰ基板５５６に取り付ける。バンプ５６２は、ＳｉＰ基板５５６を回路板５６０に取り付ける。
【００４９】
ある層上の少なくとも１つの信号経路（たとえば、信号バス、試験信号経路、配電経路など）を少なくとも１つの他の層上の少なくとも１つの信号経路に動的に結合することによって信号を層間で経路変更するのに周辺スイッチ（たとえば、クロスバースイッチ、フィールドプログラマブルスイッチ、または他の動的に切替え可能なスイッチ）を使用することができる。したがって、３Ｄ−ＩＣ  ５００は様々なアプリケーションに関して再プログラム可能であってもよい。
【００５０】
このアーキテクチャでは、ＰＤＮをボトム基板から垂直周辺スイッチおよび水平インターポーザを通るように経路指定して上部ダイに電力を供給するようにすることができる。したがって、このアーキテクチャは、ボトムアクティブダイにおけるＰＤＮ面積を大幅に狭くし、配線混雑問題を軽減する場合がある。さらに、マルチコアアーキテクチャ（たとえば、クワッドコアプロセッサなど）では、３Ｄ−ＩＣにおける作製される各層（たとえば、ダイ）は同一であってもよい（周辺スイッチは後で、所望の配線を実現するようにプログラムされてもよい）。したがって、図４のアーキテクチャとは対照的に、本明細書の教示に従って構成された３Ｄ−ＩＣは、設計および製造が容易である場合がある。
【００５１】
本明細書の教示に従って、他の種類の信号（すなわち、ＰＤＮ信号だけではない）を周辺スイッチを通るように経路指定することができる。たとえば、クリティカル信号をインターポーザおよび周辺スイッチを通してそれぞれに異なるダイに経路指定することができる。
【００５２】
電圧制御回路および調節器を周辺スイッチに組み込んで個々のダイにそれぞれに異なる電圧を供給することができる。さらに、周辺スイッチは、様々な電力領域間で信号を転送し、それどころか個々のダイを停止する前にデータを記憶するために、追加的なレベルシフタおよび記憶ユニットを含むことができる。
【００５３】
有利なことに、周辺スイッチは、大きいフィーチャジオメトリに低コストの主流プロセスを使用して実装することができる。したがって、開示されるアーキテクチャは、電圧調節器実装形態および生産コストの削減に極めて適している。さらに、全体的な融通性を向上させるように周辺スイッチを様々な３Ｄ−ＩＣで実装することができる。
【００５４】
試験に関しては、開示されるアーキテクチャは、設計実現可能性を向上させるだけでなく、ＩＣの全体的な完全性を維持するために故障したダイのバイパスおよび信号の経路変更を容易にすることができる。この機能は、検証のターゲットを分離し、故障の根本的原因を突き止めるのに使用することができるのでチップブリングアップ段階において有効である。
【００５５】
上記に鑑みて、本明細書において教示する周辺スイッチングは、多重電圧供給機構ならびにヘテロジニアスインテグレーションを可能にするプログラム可能な配線をサポートする。いくつかの態様では、本明細書において教示する周辺スイッチングは、既定の動的電力制御および配線スイッチセンターを実現することができる。さらに、それぞれに異なる機能を有するいくつかのダイを、従来のアーキテクチャに見られる配線混雑問題および熱放散問題のうちのいくつかを生じさせずに単一のパッケージに組み込むことができる。
【００５６】
図６は、本開示のいくつかの態様による３Ｄ−ＩＣ  ６００の簡略化された例の平面図である。論理回路または他の種類の回路がより大きいタイル（たとえば、最大のタイル６０２および中程度のタイル６０４）によって表されている。周辺スイッチ（Ｓ）は、より小さいタイル（たとえば、周辺スイッチ６０６）によって表されている。周辺スイッチおよび／またはその他の回路間の配線トラック（たとえば、配線トラック６０８）、ならびに回路と配線トラックとの間の入出力（Ｉ／Ｏ）接続（たとえば、入出力接続６１０）も示されている。いくつかの態様では、周辺スイッチは、スイッチの一方の側（たとえば、上部、底部、左、右）からの配線トラックのいずれかを任意の他の配線トラックまたはスイッチの別の側の入出力接続部に結合してもよい。図７および図８は、周辺スイッチ６０６の２つの例を示す。
【００５７】
図７は、一連の４：１マルチプレクサ（たとえば、マルチプレクサ７０２）を含む配線スイッチ７００（たとえば、周辺スイッチ６０６）の一例を示す。各マルチプレクサは、制御信号７０８に応じて４つの入力７０４のうちの１つを対応する出力７０６に結合する。したがって、動作時には、ダイ上の論理回路または他の何らかの回路が制御信号７０８を生成して、配線スイッチ７００が所与の時点においてどのトラック同士（たとえば、図６の配線トラックのうちの１つまたは複数）を結合するかを動的に制御する。配線スイッチが他の実装形態では他の形態をとる場合があることを諒解されたい。
【００５８】
図８は、一連の２つの入力制御ゲート（たとえば、制御ゲート８０２）を含む電力スイッチ８００（たとえば、周辺スイッチ６０６）の一例を示す。いくつかの実装形態では、制御ゲートはＡＮＤゲートである。制御ゲートは、制御信号８０８に応じて所与の入力８０４からの電力を所与の出力８０６に結合する。したがって、動作時には、ダイ上の論理回路または他の何らかの回路が制御信号８０８を生成して、電力スイッチ８００が所与の時点においてどのトラック同士（たとえば、図６の配線トラックのうちの１つまたは複数）を結合するかを動的に制御する。電力スイッチが他の実装形態では他の形態をとる場合があることを諒解されたい。
【００５９】
図９は、本開示のいくつかの態様による３Ｄ−ＩＣ  ９００における周辺スイッチの簡略化された例の平面図である。論理ブロックまたは他の種類の回路がタイル（たとえば、タイル９０２）によって表されている。周辺スイッチは、タイル間に配設されたプログラム可能な配線スイッチ（たとえば、配線スイッチ９０４）によって表されている。この図は、論理ブロック（または他の回路）および周辺スイッチに接続する信号経路（たとえば、配線トラック９０６）も示す。図９は、入力接続部（たとえば、入力接続部９０８）および出力接続部（たとえば、出力接続部９１０）を含むタイル用の入出力接続部も示す。
【００６０】
次に、図１０を参照すると、いくつかの態様では、周辺スイッチ（スイッチ回路）の各々は動的に切替え可能である。たとえば、スイッチ回路は、クロスバースイッチおよび／またはフィールドプログラマブルスイッチの形をとってもよい。いくつかの態様では、スイッチ回路が信号を他の回路（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に選択的に結合してもよい。いくつかの態様では、スイッチ回路が信号を別の層に（たとえば、別のダイ上のスイッチ回路）に選択的に結合してもよい。
【００６１】
図１０は、本開示のいくつかの態様による３Ｄ−ＩＣ  １０００における動的にプログラム可能なスイッチの一例の概略図である。図１０は、図１０Ａに示す平面図と、図１０Ａの視線Ａ−Ａにおいて得られた図１０Ｂに示す側断面図とを含む。３Ｄ−ＩＣは、第１の層（たとえば、ダイ）１００２と第１の層１００２上に積層された第２の層（たとえば、ダイ）１００４とを含む。
【００６２】
動的にプログラム可能なスイッチ（ＤＰＳ）は、各層全体にわたって（この図において）水平方向に分散している。たとえば、第２の層１００４はＤＰＳ  １００６および１００８を含み、一方、第１の層１００２はＤＰＳ  １０１２および１０１４を含む。これによって、それぞれの層上の他の構成要素との接続が容易になる。
【００６３】
図１０Ｂに示すように、動的にプログラム可能なスイッチ（たとえば、スイッチ１００６および１０１２ならびにスイッチ１００８および１０１４）が（この図において）垂直方向に積層される。これによって、層間の接続が容易になり、したがって、信号を層間で動的に切り替えることが可能になる。回路（たとえば、回路１０２０および１０２２）と動的にプログラム可能なスイッチ（たとえば、スイッチ１００６および１０１２）との間の信号経路（たとえば、信号経路１０１６および１０１８）によって表されるように、３Ｄ−ＩＣ  １０００の回路のうちの１つまたは複数が動的にプログラム可能なスイッチを制御してもよい。動的にプログラム可能なスイッチ（たとえば、スイッチ１００８および１０１４）間の信号経路（たとえば、信号経路１０２４）によって表されるように、動的にプログラム可能なスイッチのうちの１つまたは複数が、動的にプログラム可能な別のスイッチを制御するかまたは対応する制御信号を動的にプログラム可能な別のスイッチに経路指定してもよい。
【００６４】
そのような動的にプログラム可能なスイッチを使用することによって、それぞれに異なる層上の信号経路を動的に結合し分離することができる。これらの信号経路の一例が図１１に示されており、この場合、第１のダイ層１１０２および第２のダイ層１１０４がインターポーザ（インターポーザ層）１１０６に結合される。この場合、第１のダイ層１１０２の第１の信号経路１１０８が第１のスイッチ回路（ＤＰＳ）１１１０に電気的に結合される。たとえば、第１の回路１１１２（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に電気的に結合された第１の信号経路１１０８は、信号バス、試験信号経路、配電経路、または他の何らかの信号経路であってもよい。第２のダイ層１１０４の第２の信号経路１１１４が第２のスイッチ回路１１１６に電気的に結合される。たとえば、第２の信号経路１１１４は、第２の回路１１１８（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に電気的に結合されてもよい。第３の信号経路１１２０が第１のダイ層１１０２からインターポーザ１１０６を通して第２のダイ層１１０４に配線され、それによって第１のスイッチ回路１１１０と第２のスイッチ回路１１１６が電気的に結合される。したがって、第１の信号経路１１０８は、第２の信号経路１１１４に対して動的に結合され分離されてもよい。
【００６５】
図１２を参照すると、いくつかの態様では、スイッチ回路の各々がダイの周辺に位置してもよい。このようにして、従来のアーキテクチャと比較して、ダイ上の熱放散が改善される場合があり、ダイ上の配線混雑が軽減される場合がある。たとえば、スイッチ回路をこのように位置させることによって、（たとえば、ＲＤＬおよびＴＳＶを通した）ＩＣパッケージの中心から縁部までの熱伝達を向上させてもよい。さらに、この方式は、熱管理に関するマイクロチャネルソリューションよりもずっと簡単である。
【００６６】
図１２は、本開示のいくつかの態様による３Ｄ−ＩＣ  １２００の周辺に位置するスイッチの一例の概略図である。図１２は、図１２Ａに示す平面図と、図１２Ａの視線Ａ−Ａにおいて得られた図１２Ｂに示す側断面図とを含む。
【００６７】
３Ｄ−ＩＣ  １２００は、第１の層（たとえば、ダイ）１２０２と第２の層（たとえば、ダイ）１２０４とを含む。図示のように、第１のスイッチ回路１２０６は、第１の層１２０２の第１の周辺部１２１０に位置し、第２のスイッチ回路１２０８は、第２の層１２０４の第２の周辺部１２１２に位置する。
【００６８】
いくつかの態様では、電力を他の回路（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に分配するために３Ｄ−ＩＣの配電網においてスイッチ回路が使用されてもよい。図１３は、本開示のいくつかの態様による３Ｄ−ＩＣ  １３００における配電の一例の概略図である。図１３は、図１３Ａに示す平面図と、図１３Ａの視線Ａ−Ａにおいて得られた図１３Ｂに示す側断面図とを含む。
【００６９】
３Ｄ−ＩＣ  １３００は、第１の層（たとえば、ダイ）１３０２と第２の層（たとえば、ダイ）１３０４とを含む。図示のように、第２の層１３０４の（たとえば、第１の回路１３０８に電力を供給するための）第１の配電経路１３０６が第１のスイッチ回路１３１０に電気的に結合される。同様に、第１の層１３０２の（たとえば、第２の回路１３１４に電力を供給するための）第２の配電経路１３１２が第２のスイッチ回路１３１６に電気的に結合される。さらに、第３の配電経路１３１８は第１のスイッチ回路１３１０と第２のスイッチ回路１３１６を電気的に結合する。したがって、電力が必要に応じて層間において動的に切り替えられる。
【００７０】
いくつかの態様では、１つまたは複数のスイッチ回路の各々は、対応する層（たとえば、ダイ層）に電力を供給するための電力制御回路を含んでもよい。図１４は、本開示のいくつかの態様による３Ｄ−ＩＣ  １４００における電力制御回路の一例の概略図である。図１４は、図１４Ａに示す平面図と、図１４Ａの視線Ａ−Ａにおいて得られた図１４Ｂに示す側断面図とを含む。
【００７１】
３Ｄ−ＩＣ  １４００は、第１の層（たとえば、ダイ）１４０２と第２の層（たとえば、ダイ）１４０４とを含む。図示のように、第１の層１４０２上の第１のスイッチ回路１４０６は、第１の供給電圧制御回路（ＳＶＣＣ）１４１０を含み、第２の層１４０４上の第２のスイッチ回路１４０８は、第２の供給電圧制御回路１４１２を含む。したがって、第１のＳＶＣＣ１４１０は、第１の層１４０２上の第１の供給経路１４１６を介して第１の回路１４１４（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に供給される電力を制御してもよい。さらに、第２のＳＶＣＣ１４１２は、第２の層１４０４上の第２の供給経路１４２０を介して第２の回路１４１８（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）に供給される電力を制御してもよい。したがって、本明細書において教示する周辺スイッチを使用することによって層ごとに独立した電力制御を行うことができる。さらに、いくつかの態様では、第１のＳＶＣＣ  １４１０と第２のＳＶＣＣ  １４１２が、シグナリング１４２２を介して協働してそれぞれに異なる層に電力を供給してもよい。
【００７２】
図１５を参照すると、いくつかの態様では、２つ以上の電源電圧レベルが所与のダイ上で使用されてもよい。たとえば、図１４における１つまたは複数の供給電圧制御回路の各々が、それぞれのダイ上の異なる電圧領域によって使用される複数の供給電圧レベルを生成してもよい。
【００７３】
図１５は、本開示のいくつかの態様による３Ｄ−ＩＣ  １５００におけるマルチレベル供給電圧回路の一例の概略図である。図１５は、図１５Ａに示す平面図と、図１５Ａの視線Ａ−Ａにおいて得られた図１５Ｂに示す側断面図とを含む。
【００７４】
３Ｄ−ＩＣ  １５００は、第１の層（たとえば、ダイ）１５０２と第２の層（たとえば、ダイ）１５０４とを含む。図示のように、第１の層１５０２上の第１のスイッチ回路１５０６は、第１の層１５０２の第１の供給経路１５１２に結合された第１の電圧供給回路１５１０と、第１の層１５０２の第２の供給経路１５１６に結合された第２の電圧供給回路１５１４とを含む。同様に、第２の層１５０４上の第２のスイッチ回路１５０８は、第２の層１５０４の第１の供給経路１５２０に結合された第１の電圧供給回路１５１８と、第２の層１５０４の第２の供給経路１５２４に結合された第２の電圧供給回路１５２２とを含む。したがって、本明細書において教示する周辺スイッチを使用することによって層ごとにそれぞれに異なる電力レベルを別個に供給することができる。たとえば、それぞれに異なるプロセスを使用して製造された様々なダイは、それぞれに異なる電力レベルを使用してもよい（たとえば、３．５Ｖ対１．８Ｖ）。したがって、周辺スイッチに単一の電源電圧（たとえば、メイン供給信号１５２６）を供給することができ、それによって、各周辺スイッチ上の電圧供給回路は、対応するレベル上のダイに適切な電圧レベルを供給する。
【００７５】
図１６を参照すると、いくつかの態様では、１つまたは複数のスイッチ回路の各々は、それぞれのダイ上の信号のレベルをシフトするのに使用される電圧シフタ回路を含んでもよい。たとえば、信号のレベルは、それぞれに異なる供給電圧レベルを使用する（たとえば、それぞれに異なるダイ上の）様々な電圧領域を受け入れるようにシフトさせることが必要になる場合がある。
【００７６】
図１６は、本開示のいくつかの態様による３Ｄ−ＩＣ  １６００における信号レベルシフタ回路の一例の概略図である。図１６は、図１６Ａに示す平面図と、図１６Ａの視線Ａ−Ａにおいて得られた図１６Ｂに示す側断面図とを含む。
【００７７】
３Ｄ−ＩＣ  １６００は、第１の層（たとえば、ダイ）１６０２と第２の層（たとえば、ダイ）１６０４とを含む。図示のように、第１の層１６０２上の第１のスイッチ回路１６０６は、第１の層１６０２の第１の信号経路１６１２および第２の信号経路１６１４に結合された第１の電圧レベルシフタ（ＶＬＳ）１６１０を含む。したがって、第１のＶＬＳ  １６１０は、（たとえば、あるダイから）第１の信号経路１６１２上で受信された信号のシグナリングレベルを異なるシグナリングレベルにシフトさせ、得られた信号を第２の信号経路１６１４上で（たとえば、異なるダイへ）出力してもよい。同様に、第２の層１６０４上の第２のスイッチ回路１６０８は、第２の層１６０４の第３の信号経路１６１８および第４の信号経路１６２０に結合された第２のＶＬＳ  １６１６を含む。したがって、第２のＶＬＳ  １６１６は、第３の信号経路１６１８上で受信された信号のシグナリングレベルを異なるシグナリングレベルにシフトさせ、得られた信号を第４の信号経路１６２０上で出力してもよい。
【００７８】
図１７を参照すると、データを記憶するために周辺スイッチにメモリデバイス（たとえば、レジスタファイル）を含めることができる。たとえば、ダイからのデータが、個々のダイを（たとえば、故障状態に起因して）停止する前にそのようなメモリデバイスに記憶されてもよい。図１７は、本開示のいくつかの態様による３Ｄ−ＩＣ  １７００におけるメモリ回路の一例の概略図である。図１７は、図１７Ａに示す平面図と、図１７Ａの視線Ａ−Ａにおいて得られた図１７Ｂに示す側断面図とを含む。
【００７９】
３Ｄ−ＩＣ  １７００は、第１の層（たとえば、ダイ）１７０２と第２の層（たとえば、ダイ）１７０４とを含む。図示のように、第１の層１７０２上の第１のスイッチ回路１７０６は、第１の層１７０２の第１の信号経路１７１２に結合された第１のメモリデバイス（ＭＤ）１７１０を含む。同様に、第２の層１７０４上の第２のスイッチ回路１７０８は、第２の層１７０４の第２の信号経路１７１６に結合された第２のメモリデバイス１７１４を含む。したがって、第１の層１７０２上の第１の回路１７１８（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）および／または第２の層１７０４上の第２の回路１７２０（たとえば、少なくとも１つの論理回路、少なくとも１つのデジタル回路、少なくとも１つのアナログ回路など）からのデータが、第１のＭＤ  １７１０および／または第２のＭＤ  １７１４に記憶されてもよい。
【００８０】
上述のように、様々な実装形態において、各ダイは互いに対してそれぞれに異なる仕方で配向されてもよい。図１８〜図２０は、考えられる配向の３つの非限定的な例を示す。
【００８１】
図１８は、本開示のいくつかの態様による  オフセットダイ１８００の簡略化された例の側面図である。この場合、第１のダイ１８０２は第２のダイ１８０４から（この図では水平方向において）ずらされる。本明細書の教示によれば、第１および第２のダイ１８０２および１８０４の各々に少なくとも１つの周辺スイッチ１８０６が含められならびに／あるいは結合される。
【００８２】
図１９は、本開示のいくつかの態様による  それぞれに異なる幾何学的平面１９００におけるダイの簡略化された例の側面図である。この場合、第１のダイ１９０２は第２のダイ１９０４に対して垂直である。本明細書の教示によれば、第１および第２のダイ１９０２および１９０４の各々に少なくとも１つの周辺スイッチ１９０６が含められならびに／あるいは結合される。
【００８３】
図２０は、本開示のいくつかの態様によるそれぞれに異なる幾何学的平面２０００におけるダイの簡略化された例である。図２０は、図２０Ａに示す斜視図と、図２０Ｂに示す平面図とを含む。この例では、第１のダイ２００２、第２のダイ２００４、および第３のダイ２００６はすべて互いに対して垂直である。本明細書の教示によれば、第１のダイ２００２、第２のダイ２００４、および第３のダイ２００６の各々に少なくとも１つの周辺スイッチ２００８が含められならびに／あるいは結合される。
【００８４】
ダイを図１９および図２０に示すように垂直に配設する必要がないことを諒解されたい。そればかりでなく、実装形態によっては、ダイを他の角度に配線すると有利である場合がある。
【００８５】
例示的な電子デバイス
図２１は、本開示の１つまたは複数の態様による、３Ｄ−ＩＣとして実装される場合がある装置２１００の図である。装置２１００は、通信インターフェース（たとえば、少なくとも１つのトランシーバ）２１０２と、記憶媒体２１０４と、ユーザインターフェース２１０６と、メモリデバイス２１０８と、処理回路２１１０とを含む。
【００８６】
これらの構成要素は、図２１の接続回線によって概略的に表される、シグナリングバスまたは他の適切な構成要素を介して、互いに結合することができ、ならびに／あるいは互いに電気通信するように配置することができる。シグナリングバスは、処理回路２１１０の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含んでもよい。シグナリングバスは、通信インターフェース２１０２、記憶媒体２１０４、ユーザインターフェース２１０６、およびメモリデバイス２１０８の各々が、処理回路２１１０に結合され、ならびに／あるいは処理回路２１１０と電気通信するように、様々な回路を互いにリンクさせる。シグナリングバスはまた、タイミングソース、周辺装置、電圧調節器、および電力管理回路などの様々な他の回路（図示せず）をリンクさせる場合があるが、これらの回路は当技術分野でよく知られており、したがって、これらの回路についてはこれ以上説明しない。
【００８７】
通信インターフェース２１０２は、装置２１００のワイヤレス通信を促すように適合されてもよい。たとえば、通信インターフェース２１０２は、ネットワーク内の１つまたは複数の通信デバイスに関して双方向に情報の通信を促すように適合された回路および／またはプログラミングを含んでもよい。通信インターフェース２１０２は、ワイヤレス通信システム内のワイヤレス通信のための１つまたは複数のアンテナ２１１２に結合されてもよい。通信インターフェース２１０２は、１つまたは複数のスタンドアロン受信機および／または送信機、ならびに１つまたは複数のトランシーバを用いて構成されてもよい。図示の例では、通信インターフェース２１０２は、送信機２１１４および受信機２１１６を含む。
【００８８】
メモリデバイス２１０８は、１つまたは複数のメモリデバイスを表す場合がある。図示のように、メモリデバイス２１０８は、スイッチ情報２１１８を、装置２１００によって使用される他の情報とともに維持してもよい。いくつかの実装形態では、メモリデバイス２１０８および記憶媒体２１０４は、共通のメモリ構成要素として実装される。メモリデバイス２１０８はまた、処理回路２１１０または装置２１００の何らかの他の構成要素によって処理されるデータを記憶するために使用されてもよい。
【００８９】
記憶媒体２１０４は、プロセッサ実行可能コードもしくは命令（たとえば、ソフトウェア、ファームウェア）などのプログラミング、電子データ、データベース、または他のデジタル情報を記憶するための、１つまたは複数のコンピュータ可読デバイス、機械可読デバイス、および／またはプロセッサ可読デバイスを表す場合がある。記憶媒体２１０４はまた、プログラミングを実行するときに処理回路２１１０によって処理されるデータを記憶するために使用されてもよい。記憶媒体２１０４は、ポータブル記憶デバイスまたは固定式記憶デバイスと、光学記憶デバイスと、プログラミングを記憶するか、収容するか、または搬送することが可能な様々な他の媒体とを含む、汎用または専用のプロセッサによってアクセスすることのできる任意の利用可能な媒体であてもよい。
【００９０】
限定ではなく例として、記憶媒体２１０４は、磁気記憶デバイス（たとえば、ハードディスク、フロッピーディスク、磁気ストリップ）、光ディスク（たとえば、コンパクトディスク（ＣＤ）またはデジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（たとえば、カード、スティック、またはキードライブ）、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、リムーバブルディスク、および、コンピュータによってアクセスされかつ読み取られる場合があるソフトウェアおよび／または命令を記憶するための任意の他の適切な媒体を含んでもよい。記憶媒体２１０４は、製造品（たとえば、コンピュータプログラム製品）において具現化されてもよい。例として、コンピュータプログラム製品は、パッケージング材料内のコンピュータ可読媒体を含んでもよい。上記に鑑みて、いくつかの実装形態では、記憶媒体２１０４は、非一時的（たとえば、有形）記憶媒体であってもよい。
【００９１】
記憶媒体２１０４は、処理回路２１１０が記憶媒体２１０４から情報を読み取り、記憶媒体２１０４に情報を書き込むことができるように、処理回路２１１０に結合されてもよい。すなわち、記憶媒体２１０４は、少なくとも１つの記憶媒体が処理回路２１１０と一体である例および／または少なくとも１つの記憶媒体が処理回路２１１０から分離されている（たとえば、装置２１００内に存在している、装置２１００の外部に存在している、複数のエンティティにわたって分散されているなど）例を含め、記憶媒体２１０４が少なくとも処理回路２１１０によってアクセス可能であるように、処理回路２１１０に結合することができる。
【００９２】
記憶媒体２１０４によって記憶されているプログラミングは、処理回路２１１０によって実行されたときに、処理回路２１１０に本明細書で説明する様々な機能および／またはプロセス動作のうちの１つまたは複数を実行させる。たとえば、記憶媒体２１０４は、処理回路２１１０の１つまたは複数のハードウェアブロックにおける動作を調整するように、ならびにそれらのそれぞれの通信プロトコルを利用するワイヤレス通信のための通信インターフェース２１０２を利用するように構成された動作を含んでもよい。
【００９３】
処理回路２１１０は、一般に、記憶媒体２１０４上に記憶されたそのようなプログラミングの実行を含む処理に適合される。本明細書で使用される「プログラミング」という用語は、限定はされないが、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語と呼ばれるか、またはそれ以外の名称で呼ばれるかにかかわらず、命令、命令セット、データ、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数などを含むように広く解釈されるものとする。
【００９４】
処理回路２１１０は、データの取得、処理、および／または送信を行い、データのアクセスおよび記憶を制御し、コマンドを発行し、他の所望の動作を制御するように構成される。処理回路２１１０は、少なくとも１つの例では、適切な媒体によって与えられる所望のプログラミングを実装するように構成された回路を含んでもよい。たとえば、処理回路２１１０は、１つもしくは複数のプロセッサ、１つもしくは複数のコントローラ、および／または実行可能なプログラミングを実行するように構成された他の構造として実装されてもよい。処理回路２１１０の例は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理構成要素、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実施するように設計されたそれらの任意の組合せを含んでもよい。汎用プロセッサは、マイクロプロセッサ、ならびに任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンを含んでもよい。処理回路２１１０はまた、ＤＳＰおよびマイクロプロセッサの組合せ、いくつかのマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、ＡＳＩＣおよびマイクロプロセッサ、または任意の他の数の様々な構成などのコンピューティング構成要素の組合せとして実装されてもよい。処理回路２１１０のこれらの例は説明のためのものであり、本開示の範囲内の他の適切な構成も企図される。
【００９５】
本開示の１つまたは複数の態様によれば、処理回路２１１０は、本明細書で説明する装置のうちのいずれかまたはすべてのための特徴、プロセス、機能、動作および／またはルーチンのうちのいずれかまたはすべてを実行するように適合されてもよい。処理回路２１１０に関して本明細書で使用する「適合される」という用語は、本明細書で説明する様々な特徴による特定のプロセス、機能、動作および／またはルーチンを実行するように構成されること、採用されること、実装されること、および／またはプログラムされることのうちの１つまたは複数が行われる処理回路２１１０を指す場合がある。
【００９６】
装置２１００の少なくとも１つの例によれば、処理回路２１１０は、第１のスイッチ回路を制御するための第１のモジュール２１２０、第２のスイッチ回路を制御するための第２のモジュール２１２２、または第３のスイッチ回路を制御するための第３のモジュール２１２４のうちの１つまたは複数を含んでもよい。
【００９７】
第１のスイッチ回路を制御するための第１のモジュール２１２０は、たとえばあるダイ上の電気経路を別のダイ上の電気経路に結合するようにスイッチ回路を制御することに関するいくつかの機能を実行するように適合された回路および／またはプログラミング（たとえば、記憶媒体２１０４上に記憶された、第１のスイッチ回路を制御するための第１のモジュール２１２６）を含んでもよい。いくつかの態様では、この結合は、他のダイ上の別のスイッチ回路を介して実現される。最初に、第１のスイッチ回路を制御するための第１のモジュール２１２０は、（たとえば、メモリデバイス２１０８、受信機２１１６、または他の何らかの構成要素から）受信された情報を取得する。たとえば、第１のスイッチ回路を制御するための第１のモジュール２１２０は、スイッチ回路をどのように制御すべきかに影響を与える指示を受信してもよい。いくつかの実装形態では、第１のスイッチ回路を制御するための第１のモジュール２１２０は、この指示を記憶してその位置の読取りを起動するメモリデバイス２１０８内のメモリ位置を特定する。いくつかの実装形態では、第１のスイッチ回路を制御するための第１のモジュール２１２０は、受信された指示を処理して、スイッチ回路をどのように制御すべきかを判定する。第１のスイッチ回路を制御するための第１のモジュール２１２０は次いで、受信された情報に基づいて、スイッチ回路を制御する制御信号を生成する。
【００９８】
第２のスイッチ回路を制御するための第２のモジュール２１２２は、たとえばあるダイ上の電気経路を別のダイ上の電気経路に結合するようにスイッチ回路を制御することに関するいくつかの機能を実行するように適合された回路および／またはプログラミング（たとえば、記憶媒体２１０４上に記憶された、第２のスイッチ回路を制御するための第２のモジュール２１２８）を含んでもよい。いくつかの態様では、この結合は、他のダイ上の別のスイッチ回路を介して実現される。最初に、第２のスイッチ回路を制御するための第２のモジュール２１２２は、（たとえば、メモリデバイス２１０８、受信機２１１６、または他の何らかの構成要素から）受信された情報を取得する。たとえば、第２のスイッチ回路を制御するための第２のモジュール２１２２は、スイッチ回路をどのように制御すべきかに影響を与える指示を受信してもよい。いくつかの実装形態では、第２のスイッチ回路を制御するための第２のモジュール２１２２は、この指示を記憶してその位置の読取りを起動するメモリデバイス２１０８内のメモリ位置を特定する。いくつかの実装形態では、第２のスイッチ回路を制御するための第２のモジュール２１２２は、受信された指示を処理して、スイッチ回路をどのように制御すべきかを判定する。第２のスイッチ回路を制御するための第２のモジュール２１２２は次いで、受信された情報に基づいて、スイッチ回路を制御する制御信号を生成する。
【００９９】
第３のスイッチ回路を制御するための第３のモジュール２１２４は、たとえばあるダイ上の電気経路を別のダイ上の電気経路に結合するようにスイッチ回路を制御することに関するいくつかの機能を実行するように適合された回路および／またはプログラミング（たとえば、記憶媒体２１０４上に記憶された、第３のスイッチ回路を制御するための第３のモジュール２１３０）を含んでもよい。いくつかの態様では、この結合は、他のダイ上の別のスイッチ回路を介して実現される。最初に、第３のスイッチ回路を制御するための第３のモジュール２１２４は、（たとえば、メモリデバイス２１０８、受信機２１１６、または他の何らかの構成要素から）受信された情報を取得する。たとえば、第３のスイッチ回路を制御するための第３のモジュール２１２４は、スイッチ回路をどのように制御すべきかに影響を与える指示を受信してもよい。いくつかの実装形態では、第３のスイッチ回路を制御するための第３のモジュール２１２４は、この指示を記憶してその位置の読取りを起動するメモリデバイス２１０８内のメモリ位置を特定する。いくつかの実装形態では、第３のスイッチ回路を制御するための第３のモジュール２１２４は、受信された指示を処理して、スイッチ回路をどのように制御すべきかを判定する。第３のスイッチ回路を制御するための第３のモジュール２１２４は次いで、受信された情報に基づいて、スイッチ回路を制御する制御信号を生成する。
【０１００】
上述のように、記憶媒体２１０４によって記憶されているプログラミングは、処理回路２１１０によって実行されたときに、処理回路２１１０に本明細書で説明する様々な機能および／またはプロセス動作のうちの１つまたは複数を実行させる。たとえば、記憶媒体２１０４は、第１のスイッチ回路を制御するための第１のモジュール２１２６、第２のスイッチ回路を制御するための第２のモジュール２１２８、または第３のスイッチ回路を制御するための第３のモジュール２１３０のうちの１つまたは複数を含んでもよい。
【０１０１】
例示的なプロセス
図２２は、本開示のいくつかの態様による切替えプロセス２２００を示す。プロセス２２００は、３Ｄ−ＩＣ（たとえば、図１、図５、図６、または図９〜図２１のうちのいずれかの図における３Ｄ−ＩＣのうちの１つまたは複数）内で実行され、電子デバイス、トランシーバ、または何らかの他の好適な装置内に位置する場合がある、処理回路（たとえば、図２１の処理回路２１１０）内で少なくとも部分的に実行されてもよい。当然、本開示の範囲内の様々な態様では、プロセス２２００は、切替え動作をサポートすることが可能な任意の適切な装置によって実装されてもよい。
【０１０２】
ブロック２２０２において、第１のスイッチ回路における第１の信号経路を介して信号が受信される。第１のスイッチ回路は、第１の幾何学的平面内に位置する第１のダイ上に配置される。
【０１０３】
信号は、様々な実装形態においてそれぞれに異なる形態をとってもよい。いくつかの態様では、この信号は（たとえば、第１のダイと第２のダイとの間で選択的に経路指定される）試験信号であってもよい。いくつかの態様では、この信号は、電源電圧信号（たとえば、＋３．５Ｖ供給電圧、−３．５Ｖ供給電圧など）であってもよい。
【０１０４】
ブロック２２０４において、第１のスイッチ回路は、この信号を第２のスイッチ回路に経路指定するように第１の回路を介して制御される。第１の回路は第１のダイ上に位置する。第２のスイッチ回路は、第２の幾何学的平面内に位置する第２のダイ上に配置される。第２の幾何学的平面は第１の幾何学的平面とは異なる。
【０１０５】
ブロック２２０６において、第２のスイッチ回路は、この信号を第２の信号経路に経路指定するように第２の回路を介して制御される。第２の回路は第２のダイ上に位置する。
【０１０６】
いくつかの態様では、第１および第２の回路は論理回路を含む。いくつかの態様では、第１および第２のスイッチ回路はアナログスイッチ回路を含む。
【０１０７】
第１および第２のダイは、互いに対して様々な仕方で配向されてもよい。場合によっては、第２のダイは第１のダイ上に積層される。ある場合には、第１の幾何学的平面と第２の幾何学的平面は互いに平行であるが、第１の幾何学的平面と第２の幾何学的平面は互いに平行ではない場合もある。
【０１０８】
いくつかの実装形態では、信号は少なくとも１つの他のダイに経路指定される。たとえば、プロセス２２００は、この信号を第３のスイッチ回路に経路指定するように第２の論理回路を介して第２のスイッチ回路を制御することを含み、この場合、第３の回路は、第１および第２の幾何学的平面とは異なる第３の幾何学的平面内に位置する第３のダイ上に位置する。その場合、プロセス２２００は、この信号を第３の信号経路に経路指定するように第３の論理回路を介して第３のスイッチ回路を制御することを含み、この場合、第３の論理回路は第３のダイ上に位置する。
【０１０９】
図２３は、本開示のいくつかの態様による、故障状態に対処するためのプロセス２３００を示す。プロセス２３００は、３Ｄ−ＩＣ（たとえば、図１、図５、図６、または図９〜図２１のうちのいずれかの図における３Ｄ−ＩＣのうちの１つまたは複数）内で実行され、電子デバイス、トランシーバ、または何らかの他の好適な装置内に位置する場合がある、処理回路（たとえば、図２１の処理回路２１１０）内で少なくとも部分的に実行されてもよい。当然、本開示の範囲内の様々な態様では、プロセス２３００は、故障動作をサポートすることが可能な任意の適切な装置によって実装されてもよい。
【０１１０】
ブロック２３０２において、第１のダイ上で故障状態が特定される。たとえば、第１のダイの構成要素に対して診断試験を実行したときに、故障表示が返される場合がある。
【０１１１】
ブロック２３０４において、ブロック２３０２において故障状態の特定の結果として（たとえば、上述のブロック２２０６において）第２の信号経路への信号の経路指定がトリガされる場合がある。
【０１１２】
ブロック２３０６において、いくつかの実装形態では、ブロック２３０３において故障状態の特定の結果として第１のダイを無効化する。
【０１１３】
ブロック２３０８において、ブロック２３０２において故障状態の特定の結果として、信号を第２のダイ上のメモリデバイスに経路指定するように第１の回路（たとえば、論理回路）を介して第１のスイッチ回路が制御されてもよい。このようにして、第１のダイが無効化される前に、第１のダイ上にすでに記憶されているかまたは存在する情報がメモリデバイス上に保存されてもよい。
【０１１４】
結論
図に示す構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能として再構成されならびに／あるいは結合されてもよく、あるいはいくつかの構成要素、ステップ、または機能として具現化されてもよい。追加の要素、構成要素、ステップ、および／または機能も、本明細書で開示される新規の特徴から逸脱することなく追加されてもよい。図に示した装置、デバイス、および／または構成要素は、本明細書で説明した方法、特徴、またはステップの１つまたは複数を実行するように構成されてもよい。本明細書で説明した新規のアルゴリズムはまた、効率的にソフトウェアで実装されてもよく、ならびに／あるいはハードウェアに埋め込まれてもよい。
【０１１５】
開示される方法におけるステップの特定の順序または階層が、例示的なプロセスの例示であることを理解されたい。設計の選好に基づいて、この方法におけるステップの具体的な順序または階層が再構成されてもよいことを理解されたい。添付の方法請求項は、サンプルの順序において様々なステップの要素を提示し、その中で特に具陳されない限り、提示される特定の順序または階層に限定されることは意図されていない。また、本開示から逸脱することなく追加の要素、構成要素、ステップ、および／または機能が追加されるか、または利用されないことがある。
【０１１６】
いくつかの実装形態および図に対して本開示の特徴が論じられたが、本開示のすべての実装形態は、本明細書で論じられる有利な特徴のうちの１つまたは複数を含んでもよい。言い換えれば、１つまたは複数の実装形態が、いくつかの有利な特徴を有するものとして論じられたが、そのような特徴のうちの１つまたは複数はまた、本明細書で論じられる様々な実装形態のいずれかに従って使用され得る。同様に、例示的な実装形態がデバイス、システム、または方法の実装形態として本明細書で論じられたが、そのような例示的な実装形態が様々なデバイス、システム、および方法で実装されてもよいことを理解されたい。
【０１１７】
また、少なくともいくつかの実装形態については、フローチャート、流れ図、構造図、またはブロック図として表されるプロセスとして説明したことに留意されたい。フローチャートでは動作を逐次プロセスとして説明する場合があるが、動作の多くは並行して実施されてもあるいは一斉に実施されてもよい。加えて、動作の順序は並べ替えられてもよい。プロセスは、その動作が完了したときに終了される。いくつかの態様では、プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラムなどに相当してもよい。プロセスが関数に相当するとき、その終了は、その関数が呼び出し関数またはメイン関数に戻ることに相当する。本明細書で説明する様々な方法のうちの１つまたは複数は、機械可読記憶媒体、コンピュータ可読記憶媒体、および／またはプロセッサ可読記憶媒体に記憶される場合があるプログラミング（たとえば、命令および／またはデータ）によって部分的にまたは完全に実施され、１つまたは複数のプロセッサ、機械および／またはデバイスによって実行されてもよい。
【０１１８】
さらに、本明細書において開示した実装形態に関して説明した様々な例示的論理ブロック、モジュール、回路、およびアルゴリズムステップは、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはそれらの任意の組合せとして実装されてもよいことが当業者にはさらに諒解されよう。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、全般的にそれらの機能に関して上記で説明した。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられる設計制約によって決まる。
【０１１９】
本開示内で、「例示的」という言葉は、「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明する任意の実装形態または態様は、必ずしも本開示の他の態様よりも好ましいかまたは有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられる特徴、利点、または動作モードを含むことを必要としない。「結合された」という用語は、本明細書において、２つの物体間の直接または間接的な結合を指すために使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体Ａと物体Ｃとは、互いに物理的に直接接触していない場合でも、互いに結合されていると見なされてもよい。たとえば、第１のダイがパッケージ内の第２のダイに物理的に直接接触していなくても、第１のダイは、第２のダイに結合される場合がある。「回路（ｃｉｒｃｕｉｔ）」および「回路（ｃｉｒｃｕｉｔｒｙ）」という用語は広義に使用され、電子回路のタイプに関する制限なく、接続され構成されたときに、本開示で説明する機能の実行を可能にする電気デバイスおよび導体のハードウェア実装形態と、プロセッサによって実行されたときに、本開示で説明する機能の実行を可能にする情報および命令のソフトウェア実装形態の両方を含むものとする。
【０１２０】
本明細書で使用する「判定する（ｄｅｔｅｒｍｉｎｉｎｇ）」という用語は、多種多様な動作を包含する。たとえば、「判定する」ことは、計算すること、算出すること、処理すること、導出すること、調査すること、ルックアップすること（たとえば、テーブル、データベースまたは別のデータ構造内でルックアップすること）、確認することなどを含んでもよい。また、「判定する」ことは、受信すること（たとえば、情報を受信すること）、アクセスすること（たとえば、メモリ内のデータにアクセスすること）などを含んでもよい。また、「判定する」ことは、解決すること、選択すること、選ぶこと、確立することなどを含んでもよい。
【０１２１】
上記の説明は、本明細書において説明した種々の態様を任意の当業者が実践することを可能にするために提供される。これらの態様に対する種々の変更は、当業者には容易に明らかになり、本明細書において規定される一般原理は、他の態様に適用されてもよい。したがって、特許請求の範囲は本明細書において示される態様に限定されるものではなく、特許請求の範囲の文言と一致する最大限の範囲を与えられるべきであり、単数形の要素への言及は、「唯一の」と明記されていない限り、「唯一の」ではなく、「１つまたは複数の」を意味することを意図している。別段に明記されていない限り、「いくつか（ｓｏｍｅ）」という用語は、１つまたは複数を指す。項目のリスト「のうちの少なくとも１つ」に言及する句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ；ｂ；ｃ；ａおよびｂ；ａおよびｃ；ｂおよびｃ；ならびにａ、ｂ、およびｃを包含するものとする。当業者に周知であり、または後に当業者に知られることになる、本開示全体にわたって説明される種々の態様の要素に対するすべての構造的および機能的均等物が、参照によって本明細書に明白に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書において開示されるものは、そのような開示が特許請求の範囲において明示的に列挙されているか否かにかかわらず、公に供されることは意図していない。いかなるクレーム要素も、「のための手段」という句を使用して要素が明確に記載されていない限り、または方法クレームの場合、「のためのステップ」という句を使用して要素が記載されていない限り、米国特許法第１１２条第６項の規定に基づいて解釈されるべきではない。
【０１２２】
したがって、本明細書で説明し、添付の図面に示す例に関連する様々な特徴は、本開示の範囲から逸脱することなく、異なる例および実装形態で実装されてもよい。したがって、いくつかの特定の構成および配置について説明し、添付の図面において図示したが、説明した実装形態への種々の他の追加および変更、ならびに実装形態からの削除が当業者には明らかになるので、そのような実装形態は例示にすぎず、本開示の範囲を制限するものではない。したがって、本開示の範囲は、以下の特許請求の範囲の文言、および法的均等物によってのみ決定される。
【符号の説明】
【０１２３】
１００  ３Ｄ−ＩＣ
１０２  第１のダイ
１０４  第２のダイ
１０６  スイッチ回路
１０８  回路
１１０  電気経路
１１２  スイッチ回路
１１４  回路
１１６  電気経路
１１８  電気経路
２００  ２．５Ｄ  ＩＣ
２０２  ダイ
２０４  ダイ
２０６  インターポーザ
２０８  ＳｉＰ基板
２１０  メタライゼーション層
２１２  インターポーザ基板
２１４  メタライゼーション層
２１６  ＴＳＶ
２１８  マイクロバンプ
２２０  フリップチップバンプ
２２２  パッケージバンプ
２２４  回路板
３００  ３Ｄ−ＩＣ
３０２  第１のダイ
３０４  第２のダイ
３０６  メタライゼーション層
３０８  チップ基板
３１０  デバイス層
３１２  メタライゼーション層
３１４  チップ基板
３１６  デバイス層
３２０  ＴＳＶ
３２２  マイクロバンプ
３２４  ＳｉＰ基板
３２６  フリップチップバンプ
３２８  パッケージバンプ
３３０  回路板
４００  ３Ｄ−ＩＣ
４０２  第１のダイ
４０４  第２のダイ
４０６  第３のダイ
４０８  ＴＳＶ
５００  ３Ｄ−ＩＣ
５０２  第１のインターポーザ層
５０４  第２のインターポーザ層
５０６  第３のインターポーザ層
５０８  積層されたダイ
５１０  積層されたダイ
５１２  積層されたダイ
５１４  積層されたダイ
５１６  積層されたダイ
５１８  積層されたダイ
５２０  積層されたダイ
５２２  積層されたダイ
５２４  積層されたダイ
５２６  積層されたダイ
５２８  積層されたダイ
５３０  積層されたダイ
５３２  積層されたダイ
５３４  積層されたダイ
５３６  ＴＳＶ
５５６  ＳｉＰ基板
５６０  回路板
６００  ３Ｄ−ＩＣ
６０２  タイル
６０４  タイル
６０６  周辺スイッチ
６０８  配線トラック
７００  配線スイッチ
７０２  マルチプレクサ
７０４  入力
７０６  対応する出力
７０８  制御信号
８００  電力スイッチ
８０２  制御ゲート
８０４  所与の入力
８０６  所与の出力
８０８  制御信号
９００  ３Ｄ−ＩＣ
９０２  タイル
９０４  配線スイッチ
９０６  配線トラック
１０００  ３Ｄ−ＩＣ
１００２  第１の層
１００４  第２の層
１００６  スイッチ
１００８  スイッチ
１０１６  信号経路
１０１８  信号経路
１０２０  回路
１０２２  回路
１１０２  第１のダイ層
１１０４  第２のダイ層
１１０６  インターポーザ
１１０８  第１の信号経路
１１１０  第１のスイッチ経路
１１１２  第１の回路
１１１４  第２の信号経路
１１１６  第２のスイッチ回路
１１１８  第２の回路
１１２０  第３の信号経路
１２００  ３Ｄ−ＩＣ
１２０２  第１の層
１２０４  第２の層
１２０６  第１のスイッチ回路
１２０８  第２のスイッチ回路
１２１０  第１の周辺部
１２１２  第２の周辺部
１３００  ３Ｄ−ＩＣ
１３０２  第１の層
１３０４  第２の層
１３０６  第１の配電経路
１３０８  第１の回路
１３１０  第１のスイッチ回路
１３１２  第２の配電経路
１３１４  第２の回路
１３１６  第２のスイッチ回路
１３１８  第３の配電経路
１４００  ３Ｄ−ＩＣ
１４０２  第１の層
１４０４  第２の層
１４０６  第１のスイッチ回路
１４０８  第２のスイッチ回路
１４１０  第１のＳＶＣＣ
１４１２  第２のＳＶＣＣ
１４１４  第１の回路
１４１６  第１の供給経路
１４１８  第２の回路
１４２０  第２の供給経路
１５００  ３Ｄ−ＩＣ
１５０２  第１の層
１５０４  第２の層
１５０６  第１のスイッチ回路
１５０８  第２のスイッチ回路
１５１０  第１の電圧供給回路
１５１２  第１の供給経路
１５１４  第２の電圧供給回路
１５１６  第２の供給経路
１５１８  第１の電圧供給回路
１５２０  第１の供給経路
１５２２  第２の電圧供給回路
１５２４  第２の供給経路
１６００  ３Ｄ−ＩＣ
１６０２  第１の層
１６０４  第２の層
１６０６  第１のスイッチ回路
１６０８  第２のスイッチ回路
１６１０  第１の電圧レベルシフタ
１６１２  第１の信号経路
１６１４  第２の信号経路
１６１６  第２の電圧レベルシフタ
１６１８  第３の信号経路
１６２０  第４の信号経路
１７００  ３Ｄ−ＩＣ
１７０２  第１の層
１７０４  第２の層
１７０６  第１のスイッチ回路
１７０８  第２のスイッチ回路
１７１０  第１のメモリデバイス
１７１２  第１の信号経路
１７１４  第２のメモリデバイス
１７１６  第２の信号経路
１７１８  第１の回路
１７２０  第２の回路
１８００  オフセットダイ
１８０２  第１のダイ
１８０４  第２のダイ
１８０６  周辺スイッチ
１９００  幾何学的平面
１９０２  第１のダイ
１９０４  第２のダイ
２０００  幾何学的平面
２００２  第１のダイ
２００４  第２のダイ
２００６  第３のダイ
２００８  周辺スイッチ
２１００  装置
２１０２  通信インターフェース
２１０４  記憶媒体
２１０６  ユーザインターフェース
２１０８  メモリデバイス
２１１０  処理回路
２１１２  アンテナ
２１１４  送信機
２１１６  受信機
２１２０  第１のスイッチ回路を制御するための第１のモジュール
２１２２  第２のスイッチ回路を制御するための第２のモジュール
２１２４  第３のスイッチ回路を制御するための第３のモジュール
２１２６  第１のスイッチ回路を制御するための第１のモジュール
２１２８  第２のスイッチ回路を制御するための第２のモジュール
２１３０  第３のスイッチ回路を制御するための第３のモジュール
Ｄ１  第１のダイ層
Ｄ２  第２のダイ層
Ｄ３  第３のダイ層
Ｌ１  第１の層
Ｌ２  第２の層
Ｌ３  第３の層
【図１Ａ】
0006324633.tif 000002
【図１Ｂ】
0006324633.tif 000003
【図２】
0006324633.tif 000004
【図３】
0006324633.tif 000005
【図４】
0006324633.tif 000006
【図５】
0006324633.tif 000007
【図６】
0006324633.tif 000008
【図７】
0006324633.tif 000009
【図８】
0006324633.tif 000010
【図９】
0006324633.tif 000011
【図１０Ａ】
0006324633.tif 000012
【図１０Ｂ】
0006324633.tif 000013
【図１１】
0006324633.tif 000014
【図１２Ａ】
0006324633.tif 000015
【図１２Ｂ】
0006324633.tif 000016
【図１３Ａ】
0006324633.tif 000017
【図１３Ｂ】
0006324633.tif 000018
【図１４Ａ】
0006324633.tif 000019
【図１４Ｂ】
0006324633.tif 000020
【図１５Ａ】
0006324633.tif 000021
【図１５Ｂ】
0006324633.tif 000022
【図１６Ａ】
0006324633.tif 000023
【図１６Ｂ】
0006324633.tif 000024
【図１７Ａ】
0006324633.tif 000025
【図１７Ｂ】
0006324633.tif 000026
【図１８】
0006324633.tif 000027
【図１９】
0006324633.tif 000028
【図２０Ａ】
0006324633.tif 000029
【図２０Ｂ】
0006324633.tif 000030
【図２１】
0006324633.tif 000031
【図２２】
0006324633.tif 000032
【図２３】
0006324633.tif 000033