(57)【特許請求の範囲】
【請求項１】
送信信号を電力増幅器によって増幅し増幅後の送信信号を送信する無線通信装置の前記電力増幅器における非線形歪を補償する歪補償装置であって、
各々が前記送信信号の異なるパラメータに基づく複数次元のアドレスに応じた、歪補償係数を保持するテーブルを記憶する記憶部と、
前記送信信号の複数のパラメータのそれぞれを算出するパラメータ算出部と、
前記算出した複数のパラメータのうちの第１パラメータの分布の幅が所定レベル以下である場合、前記第１パラメータに対応する第１アドレスのビット数を第１基準ビット数から減らし、前記第１パラメータ以外の第２パラメータに対応する第２アドレスのビット数を第２基準ビット数から増やすビット調整部と、
前記算出した複数のパラメータに基づいて、前記第１基準ビット数から減らされた第１ビット数を有する前記第１アドレスと前記第２基準ビット数から増やされた第２ビット数を有する前記第２アドレスとを含む前記複数次元のアドレスを算出するアドレス算出部と、
前記アドレス算出部で算出された前記複数次元のアドレスと、増幅前の前記送信信号と増幅後の前記送信信号とに基づいて算出された歪補償係数の更新値とを用いて、前記テーブルを更新する更新部と、
を具備することを特徴とする歪補償装置。
【請求項２】
前記アドレス算出部は、
前記パラメータ算出部で算出された前記第１パラメータに対して設定ゲインを乗算し、乗算結果を出力するゲイン乗算部と、
前記乗算結果の最大値を検出する検出部と、
前記検出された乗算結果の最大値に基づいて、ゲイン最小値とゲイン最大値との間のゲイン許容範囲内の所定値であり、且つ、前記第１パラメータの分布の幅に乗算して得られる幅が前記第１基準ビット数で表すことができる基準幅に最も近づく前記所定値を、前記設定ゲインとして設定するゲイン設定部と、
前記設定された設定ゲインが前記ゲイン最大値である場合に、前記乗算結果のビット数を前記第１ビット数に制限して前記第１アドレスを生成するビット制限部と、
を具備する、
ことを特徴とする請求項１に記載の歪補償装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪補償装置に関する。
【背景技術】
【０００２】
近年、携帯電話機、スマートフォンなどの無線通信装置では、デジタル通信化が進み、高効率でデータ伝送が行われている。データ送信側の無線通信装置は、データ送信方式に多値位相変調方式を適用する場合、送信用電力増幅器の増幅特性を直線化して非線形歪を抑え、隣接チャネルに漏洩する電力を低減することが重要である。
【０００３】
また、線形性に劣る増幅器を使用して電力効率の向上を図る場合は、線形性が劣るために生じる非線形歪を補償する技術が求められる。この歪補償技術としては、デジタル非線形歪補償方式（ＤＰＤ：Digital  PreDistortion）が知られている。
【０００４】
そこで、無線通信装置では、電力増幅器の非線形歪を補償する歪補償部が設けられる。歪補償部は、例えば、Ｓ／Ｐ変換器によってＩ信号，Ｑ信号の２系列に変換された送信信号（変調信号又は送信ベースバンド信号と呼ぶことがある）と、Ｉ信号，Ｑ信号に変換された後増幅処理が施された信号の一部をフィードバックした信号（帰還ベースバンド信号と呼ぶことがある）とを比較し、これらの信号の差が零となるように歪補償係数を演算する。そして、歪補償部は、Ｉ信号，Ｑ信号に変換された送信信号に、歪補償係数を乗算することによって、歪補償を行う。歪補償部は、歪補償前の送信信号と、歪補償後に増幅された信号の一部をフィードバックした信号とを比較して、これらの信号の差が零となるように、随時歪補償係数を更新する。
【０００５】
また、ＤＰＤの実現方法としては種々の方法が存在するが、一般的には、ルックアップテーブル（ＬＵＴ）方式がよく知られている。ＬＵＴ方式は、歪補償前の送信信号のパラメータ（例えば、信号電力）に基づいてアドレスを生成し、生成したアドレスを用いてルックアップテーブルの歪補償係数を参照又は更新する方式である。
【０００６】
ここで、電力増幅器の出力信号（つまり、増幅信号）に非線形歪みが発生する要因としては、例えば、「メモリ効果」及び「Ｉｄｑドリフト」を挙げることができる。「メモリ効果」とは、電力増幅器において生じる、瞬時的な信号変化による電圧変動である。また、「Ｉｄｑドリフト」とは、ドレインバイアス電流（Ｉｄｓ）の過度応答、つまり、アイドリング状態（つまり、電力増幅器にＲＦ信号入力が無い状態）になった直後のドレイン電流が初期設定値よりも低下してしまう現象である。この「Ｉｄｑドリフト」は、高出力で且つ電力効率の高い増幅器である、ＧａＮ（窒化ガリウム、ガリウムナイトライド）デバイスに特有の現象である。また、アイドリング状態になる直前の電力増幅器の出力が大きいほど、ドレイン電流の低下が顕著、つまり、「Ｉｄｑドリフト」が顕著となる。
【０００７】
上記の「メモリ効果」及び「Ｉｄｑドリフト」に起因した非線形歪を補償するために、各々が送信信号の異なる「パラメータ」に基づく複数次元のアドレスに応じた歪補償係数が用いられることがある。例えば、１次元アドレスとしては、「パラメータ」としての送信信号の電力（ｄＢ又は振幅）に基づくアドレスが用いられる。また、２次元アドレスとしては、「パラメータ」としての送信信号の電力微分に基づくアドレスが用いられる。また、３次元アドレスとしては、「パラメータ」としての送信信号の電力積分に基づくアドレスが用いられる。この例によれば、２次元アドレスはメモリ効果に起因する歪の除去に寄与し、３次元アドレスはＩｄｑドリフトに起因する歪の除去に寄与することができる。
【０００８】
ところで、近年、無線通信システムにおける急速なトラフィック増大に伴い、無線基地局の設置が急増している。昨今、無線基地局装置は、１つの制御装置と、複数の無線装置とを含む構成を取ることが多く、特に、無線装置の設置が急増している。そのため、無線装置の設置場所が不足する問題が発生している。この問題を解決するために、１つの無線装置の対応周波数を拡張することにより、従来では複数の周波数にそれぞれ対応する複数の無線装置を設置していたところを、１つの無線装置を設置することで済むようにする対応が考えられている。例えば、従来では、８３０ＭＨｚ〜８３５ＭＨｚに対応した無線装置と９００ＭＨｚ〜９０５ＭＨｚに対応した無線装置とを設置するために設置場所を２カ所用意していたところ、８３０ＭＨｚ〜９０５ＭＨｚに対応した無線装置に置き換えることで、同等の効果を得ながら、設置場所を１カ所に削減することができる。このような無線装置は、８３０ＭＨｚ〜８３５ＭＨｚ及び９００ＭＨｚ〜９０５ＭＨｚの両帯域を同時に使用する送信（つまり、広帯域信号を用いた送信）と、９００ＭＨｚ〜９０５ＭＨｚだけ使用する送信（つまり、狭帯域信号を用いた送信）の両方に対応可能に構成されることが望まれる。そして、どちらの送信態様でも無線特性を満足させるために、広帯域信号及び狭帯域信号のどちらにも対応可能な歪補償方法が求められている。
【０００９】
ここで、ルックアップテーブルのアドレスが満遍なく使用されるほど、歪補償の精度が向上する。しかし、広帯域信号と狭帯域信号とでは、上記の「パラメータ」の値の分布に差が生じる可能性があるため、アドレスの分布にも差が生じる可能性がある。すなわち、狭帯域信号の場合、アドレスの分布は狭くなる傾向にあり、アドレス割付効率が悪化する可能性がある。そこで、従来、信号状態に応じてアドレスの「正規化ゲイン」を変更し、ルックアップテーブルのアドレスが満遍なく使われるようにする方法が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３４７９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、「正規化ゲイン」を大きくし過ぎると、１アドレス当たりの参照信号が少なくなり、ルックアップテーブル全体から見たときにアドレス割付効率が却って悪化する可能性がある。すなわち、歪補償精度が却って劣化してしまう可能性がある。
【００１２】
開示の技術は、上記に鑑みてなされたものであって、歪補償精度を向上させることができる、歪補償装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
開示の態様では、歪補償装置は、送信信号を電力増幅器によって増幅し増幅後の送信信号を送信する無線通信装置の前記電力増幅器における非線形歪を補償する。また、歪補償装置は、記憶部と、パラメータ算出部と、ビット調整部と、アドレス算出部と、更新部とを具備する。前記記憶部は、各々が前記送信信号の異なるパラメータに基づく複数次元のアドレスに応じた、歪補償係数を保持するテーブルを記憶する。前記パラメータ算出部は、前記送信信号の複数のパラメータのそれぞれを算出する。前記ビット調整部は、前記算出した複数のパラメータのうちの第１パラメータの分布の幅が所定レベル以下である場合、前記第１パラメータに対応する第１アドレスのビット数を第１基準ビット数から減らし、前記第１パラメータ以外の第２パラメータに対応する第２アドレスのビット数を第２基準ビット数から増やす。前記アドレス算出部は、前記算出した複数のパラメータに基づいて、前記第１基準ビット数から減らされた第１ビット数を有する前記第１アドレスと前記第２基準ビット数から増やされた第２ビット数を有する前記第２アドレスとを含む前記複数次元のアドレスを算出する。前記更新部は、前記アドレス算出部で算出された前記複数次元のアドレスと、増幅前の前記送信信号と増幅後の前記送信信号とに基づいて算出された歪補償係数の更新値とを用いて、前記テーブルを更新する。
【発明の効果】
【００１４】
開示の態様によれば、歪補償精度を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施例１の歪補償装置を含む無線通信装置の一例を示すブロック図である。
【図２】図２は、歪補償装置の一例を示すブロック図である。
【図３】図３は、アドレス生成部の一例を示すブロック図である。
【図４】図４は、第１のパラメータ算出処理部の一例を示す図である。
【図５】図５は、第２のパラメータ算出処理部の一例を示す図である。
【図６】図６は、第３のパラメータ算出処理部の一例を示す図である。
【図７】図７は、補償係数算出部の一例を示す図である。
【図８】図８は、歪補償装置の処理動作の一例を示すフローチャートである。
【図９】図９は、歪補償装置のハードウェア構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下に、本願の開示する歪補償装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態により本願の開示する歪補償装置が限定されるものではない。また、実施形態において同一の機能を有する構成には同一の符号を付し、重複する説明は省略される。
【００１７】
［実施例１］
［無線通信装置の構成例］
図１は、実施例１の歪補償装置を含む無線通信装置の一例を示すブロック図である。図１において、無線通信装置１０は、ベースバンドユニット１１と、歪補償装置１２と、ＤＡＣ（Digital  to  Analog  Converter；デジタルアナログ変換器）１３と、アップコンバータ１４と、ＰＡ（Power  Amplifier；電力増幅器）１５と、カプラ１６とを有する。また、無線通信装置１０は、ダウンコンバータ１７と、ＡＤＣ（Analog  to  Digital  Converter；アナログデジタル変換器）１８とを有する。
【００１８】
無線通信装置１０は、例えば、無線通信システムで使用される無線通信端末装置又は無線通信基地局装置等に搭載される。
【００１９】
ベースバンドユニット１１は、入力される送信データに対して符号化処理及び変調処理等のベースバンド処理を行って送信ベースバンド信号（つまり、送信信号）を生成し、生成した送信ベースバンド信号Ｉｎ（ｔ）を歪補償装置１２へ出力する。
【００２０】
歪補償装置１２は、ＰＤ方式の歪補償装置である。歪補償装置１２は、各々が送信信号の異なる「パラメータ」に基づく複数次元のアドレスに応じた歪補償係数が記憶されたルックアップテーブル（ＬＵＴ）を有する。歪補償装置１２は、複数の「パラメータ」にそれぞれ基づき生成された複数次元のアドレスに従ってＬＵＴを参照してＬＵＴから読み出した歪補償係数を送信ベースバンド信号に乗算してＰＤ信号Ｏｕｔ（ｔ）を生成し、生成したＰＤ信号Ｏｕｔ（ｔ）をＤＡＣ１３へ出力する。また、歪補償装置１２は、ＬＵＴに記憶されている歪補償係数を、参照信号としての送信ベースバンド信号Ｉｎ（ｔ）と、フィードバック信号ＦＢ（ｔ）との誤差に基づいて更新する。
【００２１】
ＤＡＣ１３は、ＰＤ信号をデジタル信号からアナログ信号に変換してアップコンバータ１４へ出力する。
【００２２】
アップコンバータ１４は、アナログのＰＤ信号をアップコンバートし、アップコンバート後のＰＤ信号をＰＡ１５へ出力する。
【００２３】
ＰＡ１５は、アップコンバート後のＰＤ信号の電力を増幅し、電力増幅後の信号をカプラ１６へ出力する。
【００２４】
カプラ１６は、電力増幅後の信号を、アンテナと、フィードバック経路（つまり、ダウンコンバータ１７）とに分配する。これにより、ＰＡ１５から出力された信号がダウンコンバータ１７及びＡＤＣ１８を介して歪補償装置１２へフィードバックされる。
【００２５】
ダウンコンバータ１７は、カプラ１６から入力される信号をダウンコンバートし、ダウンコンバート後の信号をＡＤＣ１８へ出力する。
【００２６】
ＡＤＣ１８は、ダウンコンバート後の信号をアナログ信号からデジタル信号に変換し、変換後のデジタルの信号をフィードバック信号ＦＢ（ｔ）として歪補償装置１２へ出力する。
【００２７】
［歪補償装置の構成例］
図２は、歪補償装置の一例を示すブロック図である。図２において、歪補償装置１２は、アドレス生成部２１と、ＬＵＴ２２と、乗算部２３と、遅延部２４，２５，２６と、比較部２７と、補償係数算出部２８とを有する。
【００２８】
アドレス生成部２１には、送信ベースバンド信号Ｉｎ（ｔ）が入力される。アドレス生成部２１は、入力した送信ベースバンド信号Ｉｎ（ｔ）に基づいて、複数次元のアドレスを生成し、生成した複数次元のアドレスを合成した合成アドレスを出力する。例えば、アドレス生成部２１は、送信ベースバンド信号Ｉｎ（ｔ）についての互いに異なる３つの「パラメータ」を算出し、３つのパラメータに基づいて３次元のアドレスを算出する。例えば、３つの「パラメータ」は、それぞれ、送信信号の電力（ｄＢ又は振幅）、送信信号の振幅微分、及び、送信信号の電力積分である。
【００２９】
図３は、アドレス生成部の一例を示すブロック図である。図３において、アドレス生成部２１は、パラメータ算出部４１と、アドレス算出部４２と、ビット調整部４３とを有する。また、パラメータ算出部４１は、パラメータ算出処理部４５，４６，４７を有する。また、アドレス算出部４２は、乗算部５１−１，２，３と、ゲイン出力部５２−１，２，３と、最大値検出部５３−１，２，３と、ゲイン設定部５４−１，２，３と、ビット制限部５５−１，２，３と、合成部５６とを有する。なお、以下では、パラメータ算出処理部４５，４６，４７を、それぞれ、第１のパラメータ算出処理部、第２のパラメータ算出処理部、及び第３のパラメータ算出処理部と呼ぶことがある。
【００３０】
パラメータ算出処理部４５は、入力した送信ベースバンド信号Ｉｎ（ｔ）の電力（つまり、パワーＰ＝Ｉｎ（ｔ）２）を算出し、算出したパワーＰを「Ｘ軸パラメータ」としてパラメータ処理算出部４７及びアドレス算出部４２へ出力する。パラメータ処理算出部４５は、図４に示すように、パワー算出部６１を有する。このパワー算出部６１によって、入力した送信ベースバンド信号Ｉｎ（ｔ）の電力が算出される。図４は、第１のパラメータ算出処理部の一例を示す図である。ここで、パワーＰは、例えば、１０ビットの信号（つまり、１０２４の状態を表すことができるデジタル信号）として出力される。
【００３１】
図３の説明に戻り、パラメータ算出処理部４６は、入力した送信ベースバンド信号Ｉｎ（ｔ）の振幅を検出し、検出した振幅の微分（つまり、振幅差分ΔＡ）を算出し、算出した振幅差分ΔＡを「Ｙ軸パラメータ」としてアドレス算出部４２へ出力する。パラメータ算出処理部４６は、図５に示すように、振幅算出部６３と、遅延部６４，６５と、乗算部６６，６７，６８と、加算部６９とを有する。図５は、第２のパラメータ算出処理部の一例を示す図である。ここで、振幅差分ΔＡは、例えば、１０ビットの信号（つまり、１０２４の状態を表すことができるデジタル信号）として出力される。
【００３２】
図５において、振幅算出部６３は、入力された送信ベースバンド信号Ｉｎ（ｔ）の振幅Ａを算出する。振幅算出部６３は、算出した振幅Ａを遅延部６４及び乗算部６６へ出力する。  
【００３３】
遅延部６４は、振幅算出部６３から出力された振幅Ａを所定時間（例えば、１サンプル）遅延させて遅延部６５及び乗算部６７へ出力する。遅延部６５は、遅延部６４から出力された振幅Ａを所定時間（例えば、１サンプル）遅延させて乗算部６８へ出力する。
【００３４】
乗算部６６は、振幅算出部６３から出力された振幅Ａにタップ係数ｔａｐ１を乗算して加算部６９へ出力する。
【００３５】
乗算部６７は、遅延部６４から出力された振幅Ａにタップ係数ｔａｐ２を乗算して加算部６９へ出力する。
【００３６】
乗算部６８は、遅延部６５から出力された振幅Ａにタップ係数ｔａｐ３を乗算して加算部６９へ出力する。
【００３７】
加算部６９は、乗算部６６，６７，６８のそれぞれから出力された信号を加算する。加算部６９による加算結果は、異なる３つの時点（タイミング）における送信ベースバンド信号Ｉｎ（ｔ）の振幅差分ΔＡを示す。
【００３８】
図３の説明に戻り、パラメータ算出処理部４７は、パラメータ算出処理部４５で算出されたパワーＰの移動積分ＩＰを算出し、算出した移動積分ＩＰを「Ｚ軸パラメータ」としてアドレス算出部４２へ出力する。図６は、第３のパラメータ算出処理部の一例を示す図である。図６において、パラメータ算出処理部４７は、メモリ７１−１〜ｎと、加算部７２とを有する。メモリ７１−１には、パラメータ算出処理部４５から最も新しく受け取ったパワーＰが一時保持され、メモリ７１−２〜ｎへ進むに従って１サンプルタイミングずつ古いパワーＰが一時保持される。すなわち、メモリ７１−１〜ｎは、それぞれタイミングの異なるｎ個のパワーＰが保持される。そして、メモリ７１−１〜ｎにそれぞれ保持されているｎ個のパワーＰが加算部７２で加算されて、移動積分ＩＰが算出される。メモリ７１−１〜ｎにそれぞれ保持されているｎ個のパワーＰが加算部７２へ出力されると、メモリ７１−２〜ｎに保持されているパワーＰがメモリ７１−１〜ｎ−１に保持されているパワーＰによってそれぞれ更新され、パラメータ算出処理部４５から次に受け取るパワーＰがメモリ７１−１に一時保持される。ここで、移動積分ＩＰは、例えば、１０ビットの信号（つまり、１０２４の状態を表すことができるデジタル信号）として出力される。
【００３９】
図３の説明に戻り、アドレス算出部４２は、パラメータ算出部４１で算出された複数のパラメータに基づいて、複数次元のアドレスを算出する。
【００４０】
例えば、最大値検出部５３−１は、所定期間において乗算部５１−１から出力された乗算結果の最大値を検出する。ゲイン設定部５４−１は、最大値検出部５３−１で検出された最大値に基づいて、「Ｘ軸基準ビット数」で表すことができる「Ｘ軸基準幅」に最も近づくゲインを特定し、特定したゲインを「Ｘ軸設定ゲイン」としてゲイン出力部５２−１に設定する。なお、ゲイン設定部５４−１は、最大値検出部５３−１で検出された最大値に乗算して得られる値が「Ｘ軸基準ビット数」で表すことができる「Ｘ軸アドレスの目標最大値」に最も近づくゲインを「Ｘ軸設定ゲイン」としてゲイン出力部５２−１に設定してもよい。
【００４１】
「Ｘ軸基準ビット数」は、ルックアップテーブルにおける「Ｘ軸アドレス」の数に対応し、例えば、８ビットである。この場合、ルックアップテーブルにおける「Ｘ軸アドレス」の数は１０２４となる。ゲイン出力部５２−１は、Ｘ軸設定ゲインを乗算部５１−１へ出力する。乗算部５１−１は、Ｘ軸パラメータであるパワーＰに対してゲイン出力部５２−１から出力されたＸ軸設定ゲインを乗算し、乗算結果を最大値検出部５３−１及びビット制限部５５−１へ出力する。ビット制限部５５−１は、１０ビットで表されたＸ軸パラメータの上位２ビットを削ることにより「Ｘ軸アドレス」を生成し、生成した「Ｘ軸アドレス」を合成部５６へ出力する。ここで、Ｘ軸パラメータを「Ｘ軸基準ビット数」より大きい１０ビットで扱っているのは、８ビットで表すことができる「Ｘ軸基準幅」から外れるようなパワーＰの値が出現する場合でも、最大値検出部５３−１において最大値を検出することができるようにするためである。
【００４２】
また、最大値検出部５３−３は、所定期間において乗算部５１−３から出力された乗算結果の最大値を検出する。ゲイン設定部５４−３は、最大値検出部５３−３で検出された最大値に基づいて、「Ｚ軸基準ビット数」で表すことができる「Ｚ軸基準幅」に最も近づくゲインを特定し、特定したゲインを「Ｚ軸設定ゲイン」としてゲイン出力部５２−３に設定する。なお、ゲイン設定部５４−３は、最大値検出部５３−３で検出された最大値に乗算して得られる値が「Ｚ軸基準ビット数」で表すことができる「Ｚ軸アドレスの目標最大値」に最も近づくゲインを「Ｚ軸設定ゲイン」としてゲイン出力部５２−３に設定してもよい。
【００４３】
「Ｚ軸基準ビット数」は、ルックアップテーブルにおける「Ｚ軸アドレス」の数に対応し、例えば、４ビットである。この場合、ルックアップテーブルにおける「Ｚ軸アドレス」の数は１６となる。ゲイン出力部５２−３は、Ｚ軸設定ゲインを乗算部５１−３へ出力する。乗算部５１−３は、Ｚ軸パラメータである移動積分ＩＰに対してゲイン出力部５２−３から出力されたＺ軸設定ゲインを乗算し、乗算結果を最大値検出部５３−３及びビット制限部５５−３へ出力する。ビット制限部５５−３は、１０ビットで表されたＺ軸パラメータの上位ビットを、ビット調整部４３から受け取る「Ｚ軸削減ビット数」だけ削ることにより「Ｚ軸アドレス」を生成し、生成した「Ｚ軸アドレス」を合成部５６へ出力する。
【００４４】
また、最大値検出部５３−２は、所定期間において乗算部５１−２から出力された乗算結果の最大値を検出する。ゲイン設定部５４−２は、最大値検出部５３−２で検出された最大値に基づいて、「ゲイン許容範囲」内の所定値であり、且つ、Ｙ軸パラメータの分布幅に乗算して得られる幅が「Ｙ軸基準ビット数」で表すことができる「Ｙ軸基準幅」に最も近づく所定値を特定し、特定した所定値を「Ｙ軸設定ゲイン」としてゲイン出力部５２−２に設定する。なお、ゲイン設定部５４−２は、「ゲイン許容範囲」内の所定値であり、且つ、最大値検出部５３−２で検出された最大値に乗算して得られる値が「Ｙ軸基準ビット数」で表すことができる「Ｙ軸アドレスの目標最大値」に最も近づく所定値を「Ｙ軸設定ゲイン」としてゲイン出力部５２−２に設定してもよい。
【００４５】
「ゲイン許容範囲」は、予め設定された「ゲイン最小値」及び「ゲイン最大値」によって規定され、「ゲイン最小値」から「ゲイン最大値」までの範囲である。「Ｙ軸基準ビット数」は、ルックアップテーブルにおける「Ｙ軸アドレス」の数に対応し、例えば、５ビットである。この場合、ルックアップテーブルにおける「Ｙ軸アドレス」の数は３２となる。そして、ゲイン出力部５２−２は、Ｙ軸設定ゲインを乗算部５１−２へ出力する。乗算部５１−２は、Ｙ軸パラメータである振幅差分ΔＡに対してゲイン出力部５２−２から出力されたＹ軸設定ゲインを乗算し、乗算結果を最大値検出部５３−２及びビット制限部５５−２へ出力する。ビット制限部５５−２は、１０ビットで表されたＹ軸パラメータの上位ビットを、ビット調整部４３から受け取る「Ｙ軸削減ビット数」だけ削ることにより「Ｙ軸アドレス」を生成し、生成した「Ｙ軸アドレス」を合成部５６へ出力する。
【００４６】
ここで、ゲイン設定部５４−２は、上記の所定値が「ゲイン最大値」と一致する場合、「ビット調整制御信号」をビット調整部４３へ出力する。そして、ビット調整部４３は、「ビット調整制御信号」を受け取る場合、つまり、上記の所定値が「ゲイン最大値」と一致する場合、「Ｙ軸削減ビット数」を増やし、「Ｚ軸削減ビット数」を減らす。すなわち、ビット調整部４３は、Ｙ軸アドレスのビット数を減らし、Ｚ軸アドレスのビット数を増やす、ビット調整制御を実行する。例えば、通常、「Ｙ軸削減ビット数」を５ビット、「Ｚ軸削減ビット数」を６ビットとしておき、上記の所定値が「ゲイン最大値」と一致する場合、「Ｙ軸削減ビット数」を６ビット、「Ｚ軸削減ビット数」を５ビットとする。このように、ビット調整部４３は、Ｙ軸アドレスの分布幅が所定レベルよりも狭い場合、「Ｙ軸設定ゲイン」の値を際限なく大きくするのではなく、「Ｙ軸設定ゲイン」を「ゲイン最大値」でクリップさせ、Ｙ軸アドレスのビット数を減少させ、Ｚ軸アドレスのビット数を増加させる。これにより、アドレス割付効率を向上させることができ、この結果として、歪補償制度を向上させることができる。
【００４７】
合成部５６は、入力した「Ｘ軸アドレス」、「Ｙ軸アドレス」、及び「Ｚ軸アドレス」を合成して合成アドレスを生成し、生成した合成アドレスをＬＵＴ２２及び遅延部２４へ出力する。
【００４８】
図２の説明に戻り、ＬＵＴ２２は、アドレス生成部２１で算出された合成アドレスＡｄｒ（ｔ）に対応する歪補償係数を歪補償係数テーブルから読み出し、読み出した歪補償係数を乗算部２３及び遅延部２５へ出力する。また、ＬＵＴ２２は、補償係数算出部２８で算出された歪補償係数の更新値及び遅延部２４から受け取った更新アドレスを用いて、歪補償係数テーブルを更新する。
【００４９】
例えば、ＬＵＴ２２は、図２に示すように、更新部３１と、テーブル記憶部３２と、読出部３３とを有する。
【００５０】
更新部３１は、補償係数算出部２８で算出された歪補償係数の更新値及び遅延部２４から受け取った更新アドレスを用いて、歪補償係数テーブルを更新する更新処理を実行する。
【００５１】
テーブル記憶部３２は、複数の合成アドレスにそれぞれ対応する複数の歪補償係数を記憶する「歪補償係数テーブル」を記憶する。上記の通り、各合成アドレスは、「Ｘ軸アドレス」、「Ｙ軸アドレス」、及び「Ｚ軸アドレス」を含む。
【００５２】
読出部３３は、アドレス生成部２１で算出された合成アドレスＡｄｒ（ｔ）に対応する歪補償係数を歪補償係数テーブルから読み出し、読み出した歪補償係数を乗算部２３及び遅延部２５へ出力する。
【００５３】
乗算部２３は、送信ベースバンド信号Ｉｎ（ｔ）とＬＵＴ２２からの歪補償係数とを乗算し、歪補償処理後の送信ベースバンド信号Ｉｎ（ｔ）（つまり、ＰＤ信号Ｏｕｔ（ｔ））をＤＡＣ１３へ出力する。
【００５４】
遅延部２４は、合成アドレスＡｄｒ（ｔ）を遅延量ｄ１だけ遅延させ、遅延後の合成アドレスＡｄｒ（ｔ）を更新アドレスとして更新部３１へ出力する。遅延量ｄ１は、乗算部２３、ＤＡＣ１３、アップコンバータ１４、ＰＡ１５、カプラ１６、ダウンコンバータ１７、ＡＤＣ１８、比較部２７、及び、補償係数算出部２８でのトータルの処理遅延量に相当する。
【００５５】
遅延部２５は、ＬＵＴ２２から出力された歪補償係数を遅延量ｄ２だけ遅延させ、遅延後の歪補償係数を補償係数算出部２８へ出力する。遅延量ｄ２は、乗算部２３、ＤＡＣ１３、アップコンバータ１４、ＰＡ１５、カプラ１６、ダウンコンバータ１７、ＡＤＣ１８、及び比較部２７でのトータルの処理遅延量に相当する。
【００５６】
遅延部２６は、参照信号としての送信ベースバンド信号Ｉｎ（ｔ）を遅延量ｄ３だけ遅延させ、遅延後の参照信号を比較部２７へ出力する。遅延量ｄ３は、乗算部２３、ＤＡＣ１３、アップコンバータ１４、ＰＡ１５、カプラ１６、ダウンコンバータ１７、及びＡＤＣ１８でのトータルの処理遅延量に相当する。これにより、参照信号としての送信ベースバンド信号Ｉｎ（ｔ）と当該送信ベースバンド信号Ｉｎ（ｔ）に対応するフィードバック信号ＦＢ（ｔ）とが同時に比較部２７に入力されることになる。
【００５７】
比較部２７は、参照信号としての送信ベースバンド信号Ｉｎ（ｔ）とフィードバック信号ＦＢ（ｔ）とを比較して両信号の誤差信号ｅ（ｔ）を算出し、算出した誤差信号ｅ（ｔ）を補償係数算出部２８へ出力する。
【００５８】
補償係数算出部２８は、比較部２７から受け取った誤差信号ｅ（ｔ）と、遅延部２５を介して受け取った歪補償係数とに基づいて、歪補償係数の更新値を算出し、算出した歪補償係数の更新値を更新部３１へ出力する。
【００５９】
図７は、補償係数算出部の一例を示す図である。図７において、補償係数算出部２８は、乗算部８１，８２，８３と、共役複素信号出力部（Ｃｏｎｊ）８４と、加算部８５とを有する。
【００６０】
共役複素信号出力部８４は、入力したフィードバック信号ＦＢ（ｔ）の複素共役ＦＢ*（ｔ）を乗算部８１へ出力する。
【００６１】
乗算部８１は、遅延部２５を介して受け取った歪補償係数ｈｎ−１（Ａｄｒ）とＦＢ*（ｔ）の乗算を行い、乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ））を乗算部８２へ出力する。
【００６２】
乗算部８２は、比較部２７から受け取った誤差信号ｅ（ｔ）と、乗算部８１から受け取った乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ））の乗算を行い、乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ）×誤差信号ｅ（ｔ））を乗算部８３へ出力する。
【００６３】
乗算部８３は、ステップサイズパラメータμと、乗算部８２から受け取った乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ）×誤差信号ｅ（ｔ））の乗算を行い、乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ）×誤差信号ｅ（ｔ）×μ）を加算部８５へ出力する。
【００６４】
加算部８５は、遅延部２５を介して受け取った歪補償係数ｈｎ−１（Ａｄｒ）と、乗算部８３から受け取った乗算結果（ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ）×誤差信号ｅ（ｔ）×μ）とを加算し、加算結果（ｈｎ−１（Ａｄｒ）＋ｈｎ−１（Ａｄｒ）×ＦＢ*（ｔ）×誤差信号ｅ（ｔ）×μ）を更新値（ｈｎ（Ａｄｒ））として更新部３１へ出力する。
【００６５】
［歪補償装置の動作例］
以上の構成を有する歪補償装置１２の処理動作例について説明する。ここでは、主に、最大値検出部５３−２、ゲイン設定部５４−２、及びビット調整部４３の処理動作について説明する。図８は、歪補償装置の処理動作の一例を示すフローチャートである。
【００６６】
最大値検出部５３−２は、所定期間において乗算部５１−２から出力された乗算結果の最大値を検出する（ステップＳ１０１）。
【００６７】
ゲイン設定部５４−２は、「ゲイン許容範囲」内の所定値であり、且つ、最大値検出部５３−２で検出された最大値に乗算して得られる値が「Ｙ軸基準ビット数」で表すことができる「Ｙ軸アドレスの目標最大値」に最も近づく所定値を特定する（ステップＳ１０２）。「ゲイン許容範囲」は、上記の通り、予め設定された「ゲイン最小値」及び「ゲイン最大値」によって規定され、「ゲイン最小値」から「ゲイン最大値」までの範囲である。
【００６８】
ゲイン設定部５４−２は、特定した所定値を「Ｙ軸設定ゲイン」としてゲイン出力部５２−２に設定する（ステップＳ１０３）。
【００６９】
ゲイン設定部５４−２は、「Ｙ軸設定ゲイン」が「ゲイン最大値」であるか否かを判定する（ステップＳ１０４）。
【００７０】
「Ｙ軸設定ゲイン」が「ゲイン最大値」である場合（ステップＳ１０４肯定）、ビット調整部４３は、Ｙ軸アドレスのビット数を減らし且つＺ軸アドレスのビット数を増やすビット調整制御を、ビット制限部５５−２及びビット制限部５５−３に対して実行する（ステップＳ１０５）。なお、「Ｙ軸設定ゲイン」が「ゲイン最大値」より小さい場合（ステップＳ１０４否定）、処理フローは終了する。
【００７１】
ここで、上記の通り、Ｙ軸基準ビット数を５ビット、Ｚ軸基準ビット数を４ビットとする。また、Ｙ軸アドレスの目標最小値及び目標最大値をそれぞれ「−１６」及び「＋１５」とし、Ｚ軸アドレスの目標最小値及び目標最大値をそれぞれ「０」及び「＋１５」とする。また、上記のゲイン許容範囲を規定するゲイン最大値を「３２／１６０」とする。
【００７２】
また、第１の期間において、振幅差分ΔＡが−１６０〜＋１５０の値をとり、移動積分ＩＰが０〜５００の値をとったとする。このとき、Ｙ軸ゲインを１６／１６０とすることにより、ΔＡ×１６／１６０の値は、−１６〜＋１５となり、Ｙ軸アドレスをフルに用いることができる。また、Ｚ軸ゲインを１５／５００とすることにより、ＩＰ×１５／５００の値は、０〜＋１５となり、Ｚ軸アドレスをフルに用いることができる。
【００７３】
そして、第２の期間において、振幅差分ΔＡが−４０〜＋３８の値をとり、移動積分ＩＰが０〜５００の値をとったとする。Ｙ軸ゲインを１６／１６０のままにすると、ΔＡ×１６／１６０の値は、−４〜＋４となり、−１６〜−５と＋５〜＋１５の範囲が無駄になる。使用アドレスをフルに用いることができるようにするためには、Ｙ軸ゲインは６４／１６０となる。しかしながら、上記の通り、「正規化ゲイン」を大きくし過ぎると、１アドレス当たりの参照信号が少なくなり、ルックアップテーブル全体から見たときにアドレス割付効率が却って悪化する可能性がある。すなわち、歪補償精度が却って劣化してしまう可能性がある。
【００７４】
そこで、Ｙ軸アドレスの分布幅が所定レベルよりも狭い場合、「Ｙ軸設定ゲイン」の値を際限なく大きくするのではなく、Ｙ軸設定ゲインをゲイン最大値（ここでは、３２／１６０）でクリップさせる。これにより、Ｙ軸アドレスは、−８〜＋８となる。そして、Ｙ軸アドレスのビット数を減少させ、Ｚ軸アドレスのビット数を増加させる。これにより、アドレス割付効率を向上させることができ、この結果として、歪補償制度を向上させることができる。因みに、Ｚ軸アドレスのビット数が拡張されるので電力移動平均の変化による増幅特性に追従しやすくなり、歪補償性能が向上する。
【００７５】
以上のように本実施例によれば、歪補償装置１２において、ビット調整部４３は、Ｙ軸パラメータの分布の幅が所定レベル以下である場合、Ｙ軸パラメータに対応するＹ軸アドレスのビット数をＹ軸基準ビット数から減らし、Ｙ軸パラメータ以外のＺ軸パラメータに対応するＺ軸アドレスのビット数をＺ軸基準ビット数から増やす。
【００７６】
この歪補償装置１２の構成により、アドレス割付効率を向上させることができ、この結果として、歪補償制度を向上させることができる。
【００７７】
なお、以上の説明では、Ｙ軸アドレスからＺ軸アドレスへビット数を渡す構成を前提に説明を行ったが、これに限定されるものではなく、例えば、逆に、Ｚ軸設定ゲインに許容範囲を設け、Ｚ軸設定ゲインが許容範囲のゲイン最大値である場合に、ビット調整部４３の制御によって、Ｚ軸アドレスからＹ軸アドレスへ渡す構成としてもよい。また、Ｙ軸アドレスとＺ軸アドレスとの間のビット数の授受に限らず、Ｘ軸アドレスとＹ軸アドレスとの間又はＸ軸アドレスとＺ軸アドレスとの間でビット数の授受が行われてもよい。また、Ｘ軸アドレスとＹ軸アドレスとＺ軸アドレスの３つの次元間で授受が行われてもよい。要するに、複数のパラメータのうちの第１パラメータの分布の幅が所定レベル以下である場合、第１パラメータに対応する第１アドレスのビット数を第１基準ビット数から減らし、第１パラメータ以外の他のパラメータに対応する他のアドレスのビット数を第２基準ビット数から増やすビット調整が行うことができればよい。
【００７８】
また、以上の説明では、Ｘ軸アドレス、Ｙ軸アドレス、及びＺ軸アドレスの３つの次元のアドレスを用いる構成を前提に説明を行ったが、これに限定されるものではなく、Ｘ軸アドレス及びＹ軸アドレスの２つの次元のアドレスが用いられる構成であってもよい。すなわち、２つのパラメータのうちのＸ軸パラメータがパワーＰであり且つＹ軸パラメータが振幅差分ΔＡである構成であってもよいし、２つのパラメータのうちのＸ軸パラメータがパワーＰであり且つＹ軸パラメータが移動積分ＩＰである構成であってもよい。
【００７９】
また、パラメータとして、振幅差分ΔＡの代わりに、位相差分Δθが用いられてもよい。この場合、パラメータ算出処理部の構成は、図５に示した構成において振幅算出部の代わりに、入力された送信ベースバンド信号Ｉｎ（ｔ）の位相θを算出する位相算出部とすればよい。
【００８０】
［他の実施例］
実施例１で図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【００８１】
さらに、各装置で行われる各種処理機能は、ＣＰＵ（Central  Processing  Unit）（又はＭＰＵ（Micro  Processing  Unit）、ＭＣＵ（Micro  Controller  Unit）等のマイクロ・コンピュータ）上で、その全部又は任意の一部を実行するようにしてもよい。また、各種処理機能は、ＣＰＵ（又はＭＰＵ、ＭＣＵ等のマイクロ・コンピュータ）で解析実行するプログラム上、又はワイヤードロジックによるハードウェア上で、その全部又は任意の一部を実行するようにしてもよい。
【００８２】
実施例１の歪補償装置は、例えば、次のようなハードウェア構成により実現することができる。
【００８３】
図９は、歪補償装置のハードウェア構成例を示す図である。図９に示すように、歪補償装置１００は、プロセッサ１０１と、メモリ１０２とを有する。プロセッサ１０１の一例としては、ＣＰＵ、ＤＳＰ（Digital  Signal  Processor）、ＦＰＧＡ（Field  Programmable  Gate  Array）等が挙げられる。また、メモリ１０２の一例としては、ＳＤＲＡＭ（Synchronous  Dynamic  Random  Access  Memory）等のＲＡＭ（Random  Access  Memory）、ＲＯＭ（Read  Only  Memory）、フラッシュメモリ等が挙げられる。
【００８４】
そして、実施例１の歪補償装置で行われる各種処理機能は、不揮発性記憶媒体などの各種メモリに格納されたプログラムをプロセッサで実行することによって実現してもよい。すなわち、アドレス生成部２１と、更新部３１と、読出部３３と、乗算部２３と、遅延部２４，２５，２６と、比較部２７と、補償係数算出部２８とによって実行される各処理に対応するプログラムがメモリ１０２に記録され、各プログラムがプロセッサ１０１で実行されてもよい。また、テーブル記憶部３２は、メモリ１０２によって実現される。
【００８５】
なお、ここでは、実施例１の歪補償装置で行われる各種処理機能が１つのプロセッサ１０１によって実行されるものとしたが、これに限定されるものではなく、複数のプロセッサによって実行されてもよい。
【符号の説明】
【００８６】
１０  無線通信装置
１１  ベースバンドユニット
１２  歪補償装置
１４  アップコンバータ
１６  カプラ
１７  ダウンコンバータ
２１  アドレス生成部
２３，５１，６６，６７，６８，８１，８２，８３  乗算部
２４，２５，２６，６４，６５  遅延部
２７  比較部
２８  補償係数算出部
３１  更新部
３２  テーブル記憶部
３３  読出部
４１  パラメータ算出部
４２  アドレス算出部
４３  ビット調整部
４５，４６，４７  パラメータ算出処理部
５２  ゲイン出力部
５３  最大値検出部
５４  ゲイン設定部
５５  ビット制限部
５６  合成部
６１  パワー算出部
６３  振幅算出部
６９，７２，８５  加算部
７１  メモリ
８４  共役複素信号出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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