(57)【特許請求の範囲】
【請求項１】
外部のセンサやスイッチに接続可能な入力端子と、
内部回路の電源供給に利用される電源配線およびＧＮＤ配線とを備え、
前記入力端子と前記電源配線またはＧＮＤ配線との間にＰＮ接合を含む保護素子が接続されている電子制御装置であって、
前記保護素子と前記電源配線またはＧＮＤ配線との間に、さらに直列に保護抵抗器が接続されており、
前記ＰＮ接合を含む保護素子と前記保護抵抗器との間の配線と、前記電源配線またはＧＮＤ配線との間にコンデンサが接続されていることを特徴とする電子制御装置。
【請求項２】
請求項１において、前記ＰＮ接合を含む保護素子としてダイオードを用いることを特徴とする電子制御装置。
【請求項３】
請求項１において、電子制御装置に供給されている電源電圧をＶｂ、前記保護抵抗器を含むパッケージの許容損失をＰとしたときに、前記保護抵抗器の抵抗値Ｒｐが不等式［Ｒｐ≧Ｖｂ×Ｖｂ／Ｐ］を満たすことを特徴とする電子制御装置。
【請求項４】
請求項１において、前記保護抵抗器の抵抗値Ｒｐが１９６［Ω］以上であることを特徴とする電子制御装置。
【請求項５】
請求項１において、電子制御装置に印加されることが想定されるサージの最大の電荷量をＱｓ［Ｃ］、内部回路やセンサ等の入力端子における耐圧および前記ＰＮ接合の耐圧のうち低いほうをＶｍａｘとしたとき、前記コンデンサの容量Ｃｓが不等式［Ｃｓ≧Ｑｓ／Ｖｍａｘ］を満たすことを特徴とする電子制御装置。
【請求項６】
請求項１において、前記コンデンサの容量Ｃｓが０．０２６４μＦ以上であることを特徴とする電子制御装置。
【請求項７】
請求項１において、前記ＰＮ接合を含む保護素子がシリコンチップ上に集積されていることを特徴とする電子制御装置。
【請求項８】
請求項７において、前記ＰＮ接合を含む保護素子とシリコンチップの基板との間にＰＮ接合による分離層が配置されていることを特徴とする電子制御装置。
【請求項９】
請求項７において、前記ＰＮ接合を含む保護素子とシリコンチップの基板との間に、シリコン酸化膜による分離層が配置されていることを特徴とする電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自動車のエンジン等の制御を行う電子制御装置に関し、特に、制御対象に装着された各種のセンサや操作スイッチ（以下、センサ等と記す）から電子制御装置に入力される信号経路について、サージやバッテリ接続異常から内部の回路およびセンサ等を保護するための保護手段を備えた電子制御装置に関する。
【背景技術】
【０００２】
近年、自動車の高機能化は著しく、それに伴って車両に搭載される電子制御装置の数が増加している。一方で、軽量化による燃費改善および車室空間の確保のために電子制御装置に割当可能な車内空間は減少しており、電子制御装置を小型化したいという要求が強まっている。
【０００３】
電子制御装置を小型化する手法としては、個別素子としてプリント基板に実装されている素子を集積回路（ＩＣ）に集積化する手法が効果的である。特に、上述の抵抗器およびコンデンサによる保護回路は数十本の入力端子に対してそれぞれ実装されるため、その実装には相当のプリント基板面積を必要とし、これを集積化することによる小型化効果は大きい。
【０００４】
しかし、この保護回路を集積化しようとした場合、以下の理由でコンデンサの集積化が困難であるという課題があった。すなわち、上述の従来の保護回路に用いられるコンデンサは、サージのエネルギーを吸収するために一定以上の容量値（例えば数十〜数百ｎＦ）を必要とする。しかし、ＩＣ内でこのような大容量のコンデンサを実現しようとすると非常に大きなチップ面積を要してしまい、集積化による小型化のメリットと比してコストが合わなくなってしまうという課題である。
【０００５】
この課題に対応する保護回路の方式としては、例えば、特許文献１の図８に示されているような、入力端子と電源／ＧＮＤとの間にダイオードを配置した保護回路が知られている。保護回路にダイオードを用いることで、サージのエネルギーを自ら吸収するのではなく電源／ＧＮＤに逃がす動作とすることができ、ダイオード自身に必要とされるエネルギー耐量を抑えることができる。素子のエネルギー耐量は概ねチップ上の面積に比例するため、保護回路に要するチップ面積を抑えることができ、コストを抑えることができる。
【０００６】
また、類似した構成として、ダイオードの代わりにｇｇＭＯＳ（ゲート接地金属酸化物半導体トランジスタ）や、サイリスタ構造を用いる方式も一般的に用いられている。ダイオードを含め、これらの素子を用いた保護回路に共通する点として、通常時において各素子内のＰＮ接合が逆バイアスされており、サージ印加時にＰＮ接合が順バイアスされるか、ＭＯＳ構造もしくはサイリスタ構造がＯＮすることによりサージを電源やＧＮＤに逃がす、または吸収する動作を行う点が挙げられる。
【０００７】
しかし、これらの保護回路方式はサージ印加に対しては有効であるが、バッテリ接続異常による負電圧印加に対してそのままでは対応できない。すなわち、入力端子にセンサ等を介して逆極性のＶｂ電源が印加されると、ＧＮＤから入力端子へ大電流が流れるのを阻止することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１３‐３０７２０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、サージ印加とバッテリ接続異常の両者に対して内部回路やセンサ等を保護することが可能で、かつ集積化可能な保護回路を備えた電子制御装置を提供することにある。
【課題を解決するための手段】
【００１０】
電子制御装置は、外部のセンサやスイッチに接続可能な入力端子と、内部回路の電源供給に利用される電源配線およびＧＮＤ配線とを備え、前記入力端子と前記電源配線またはＧＮＤ配線との間にＰＮ接合を含む保護素子が接続されている電子制御装置であって、前記保護素子と前記電源配線またはＧＮＤ配線との間に、さらに直列に保護抵抗器が接続されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、サージ印加とバッテリ接続異常の両者に対して内部回路やセンサ等を保護し、集積化が可能な保護回路を備えた電子制御装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】電子制御装置およびセンサ等の一般的な回路構成を表した回路ブロック図。
【図２】図１で示した電子制御装置にサージが印加された際の影響を表した図。
【図３】図１で示した電子制御装置にバッテリ接続異常が起こった際の影響を表した図。
【図４】従来の電子制御装置で用いられてきた保護回路の構成例を表した回路ブロック図。
【図５】従来の集積化保護回路を電子制御装置に適用した際の構成を表した回路ブロック図。
【図６】第１の実施形態における電子制御装置１の構成を示した回路ブロック図。
【図７】静電気によるサージ印加条件の例を表した図。
【図８】第１の実施形態における実装方式での集積化保護回路４１の断面構造を示した図。
【図９】第１の実施形態における実装方式での集積化保護回路４１の断面構造を示した図。
【図１０】第２の実施形態における電子制御装置１の構成を示した回路ブロック図
【発明を実施するための形態】
【００１３】
[電子制御装置の概要]
従来から、自動車のエンジン等を高度に制御する手段として、エンジン等の制御対象に接続された各種センサ等から制御対象の状態を、操作スイッチから運転者からの操作を入力し、内部のマイコン等の演算手段による演算結果をもって制御対象に搭載されたアクチュエータ等を操作することで所望の制御を実現する電子制御装置が用いられている。
【００１４】
このような電子制御装置は入力端子を備えており、この入力端子に先述のセンサ等が接続され、所定の信号の入力を行う。電子制御装置およびセンサ等の一般的な接続構成を表したものを図１に示す。なお、図１では紙面の都合でセンサ等とそれに対応する入力端子は１つずつしか示していないが、実際には数十のセンサ等と入力端子の組み合わせが実装されることが一般的である。
【００１５】
一般的に電子制御装置はその電源としてバッテリ（多くの場合、公称１２Ｖの鉛バッテリ）の正電位に接続された配線（以下、Ｖｂ電源と記す）と負電位に接続された配線（以下、ＧＮＤと記す）が接続され、内部の電源回路を介して生成された低電圧の内部電源で内部の回路が動作する構成となっている。また、センサ等は、電子制御装置の内部電源で動作するもの（図示しない）もあれば、図１に図示したように電子制御装置を介さずにＶｂ電源に接続されて動作するものもある。
【００１６】
[電子制御装置へ印加される異常入力]
以上が電子制御装置についての概要であるが、この入力端子に加えられるのは所定の信号だけではなく、時には異常な入力も印加されることがある。この異常な入力には様々なものが考えられるが、主なものにサージ印加（図２）とバッテリ接続異常（図３）が挙げられる。
【００１７】
[サージ印加とその影響]
サージ印加とは、車両組立・整備時等において人体等から受ける静電気、および、運用時等に近傍の装置等から電磁・容量結合を介して受けるインパルスサージ等の印加である。以下、これらをまとめて「サージ」と記す。
【００１８】
一方で、電子制御装置の内部にはマイコンをはじめ、微細な加工技術で製造され、サージに対する耐性が高くない回路(以下、内部回路と記す)が用いられている。仮に電子制御装置の入力端子とこれらの内部回路を直接接続する構成とすると、サージにより内部回路が破壊され、正しい動作ができなくなってしまうおそれがある。
【００１９】
[保護回路によるサージ保護]
これを防ぐため、入出力端子と内部回路との間に保護回路を備えることが一般的である。入出力端子にサージが印加されても、図２に示すように保護回路がそのサージを電源やＧＮＤに逃がす、または吸収することにより内部回路に影響が及ぶことを防ぐことができる。
【００２０】
[バッテリ接続異常とその影響]
また、バッテリ接続異常とは、Ｖｂ電源に使用されるバッテリが整備時等に誤って極性を逆に接続されてしまう等の接続異常を指す。このような接続異常が起こった場合、ＧＮＤに対してＶｂ電源が逆極性（負電圧）となり、ＧＮＤからＶｂ電源に向かって異常電流が流れようとする。
【００２１】
この異常電流の経路は図３に示したように様々な経路が考えられる。一般に、電源回路を通過する経路の異常電流は電源回路内において遮断されるよう対策されていることが多いが、入力端子を経由する経路の異常電流は別途対策する必要がある。仮に入力端子を経由する経路の異常電流を遮断しない場合、大電流により接続されているセンサ等が破壊されてしまうおそれがある。また、仮にセンサ等が破壊されなかったとしても、保護回路自身が焼損等で破壊されてしまった場合は、別の機会に印加されるサージに対して保護することができなくなってしまう。
【００２２】
[保護回路によるバッテリ接続異常保護]
これを防ぐため、前述の保護回路はこの入力端子を経由する異常電流を遮断する機能も備えることが一般的である。すなわち、入出力端子に逆極性のＶｂ電源が印加されても、保護回路が大電流を遮断することにより、接続されているセンサ等に影響が及ぶことを防ぐことができる。
【００２３】
[従来の保護回路]
上記のような保護回路は様々な方式で実現することができるが、従来、例えば図４に示すような抵抗器および２つのコンデンサを用いた保護回路が用いられてきた。この保護回路は、サージ印加の際にはコンデンサＣ１およびＣ２によりサージのエネルギーを吸収し、また、バッテリ接続異常の際にはＲ１が内部回路から入力端子への異常電流を遮断する機能を持ち、本保護回路によりサージやバッテリ接続異常から内部回路やセンサ等を保護することができる。一般的には、これらの抵抗器やコンデンサは個別素子としてプリント基板上に実装される。従来の集積化保護回路を電子制御装置に適用した際の構成を表した回路ブロック図を図５に示す。
以下、本発明に係る実施形態を図面を参照して説明する。
（第１の実施形態）
以下、本発明の第１の実施形態による電子制御装置について、図６を用いて説明する。図６は、本発明の第１の実施形態における電子制御装置１の構成を示した回路ブロック図である。
【００２４】
［電子制御装置１の構成］
電子制御装置１は入力端子８１に入力配線９１を介してセンサ等２が、Ｖｂ電源端子８２にＶｂ電源配線９２を介してバッテリ３の正極が、ＧＮＤ端子８３にＧＮＤ配線９３を介してバッテリ３の負極が接続されており、また、その内部は保護回路４と内部回路５、および電源回路６、および図示しない出力回路から構成される。また、センサ等はＶｂ電源配線９２とＧＮＤ配線９３、および入力配線９１に接続されている。
【００２５】
保護回路４はダイオードＤ１およびＤ２、保護抵抗器Ｒ１およびＲ２、コンデンサＣ１およびＣ２から構成され、入力端子８１と内部電源９４との間にダイオードＤ１と保護抵抗器Ｒ１が、入力端子８１とＧＮＤ配線９３との間にダイオードＤ２と保護抵抗器Ｒ２がそれぞれ直列に挿入されている。また、ダイオードＤ１と保護抵抗器Ｒ１との間の配線９５とＧＮＤ配線９３との間にコンデンサＣ１が、ダイオードＤ２と保護抵抗器Ｒ２との間の配線９６とＧＮＤ配線９３との間にコンデンサＣ２がそれぞれ挿入されている。なお、これらのうち破線４９で囲まれた部分は集積回路に集積化される部分である（後述）。
【００２６】
内部回路５はマイコン等から構成され、入力端子９１、内部電源９４、ＧＮＤ配線９３、および図示しない出力回路に接続されている。電源回路６はＶｂ電源配線９２、ＧＮＤ配線９３、および内部電源９４に接続されている。また、図示しない出力回路は図示しない出力端子を介して図示しないアクチュエータに接続されている。
【００２７】
［通常動作時における動作］
まず、通常動作時における電子制御装置１および保護回路４の動作を説明する。「背景技術」に記したように、電子制御装置１の役割は図示しない制御対象の状態や運転者からの入力に応じて制御演算を行い、図示しないアクチュエータを介して所望の制御を実現することにある。これを実現するため、電子制御装置１等は以下の動作を行う。
【００２８】
センサ等２は制御対象の状態や運転者からの入力に応じた信号を入力配線９１に出力する。内部回路５は入力端子８１を通じて入力配線９１からその信号を読み取り、内部のマイコン等で制御演算を行い、図示しない出力回路を介してアクチュエータを駆動し、所望の制御を行う。また、電源回路６は、Ｖｂ電源配線９２から得られる比較的高電圧（１４［Ｖ］前後）のＶｂ電源から、内部回路の動作に適した電圧（５［Ｖ］、３．３［Ｖ］等）の内部電源を生成し、内部電源配線９４に給電する。
【００２９】
ここで、保護回路４は積極的な動作は行わず、入力端子８１からの信号を素通りさせて内部回路５に伝達する。これは、保護回路４は通常時においては入力される信号に干渉せず、後述する異常時にのみ動作して保護動作を行うことが求められるからである。
【００３０】
具体的には、通常時においては入力配線９１の電位ＶｉｎがＧＮＤ電位と内部電源の電位Ｖｃｃの間にあるため、ダイオードＤ１およびＤ２は逆バイアスされ電流は流れない。また、電源投入当初はコンデンサＣ１は保護抵抗器Ｒ１を通じて内部電源の電位Ｖｃｃに、コンデンサＣ２は保護抵抗器Ｒ２を介してＧＮＤ電位に充放電される。充放電が収束した後はその状態で安定し、電流は流れない。
【００３１】
［電子制御装置に印加されるサージ］
「背景技術」に記したように、印加されるサージには人体等からの静電気や近傍の装置等から電磁・容量結合を介して受けるインパルスサージがあり、高電圧だが持続時間が短く、またサージ源のインピーダンスが比較的高いという特徴がある。
【００３２】
例えば、自動車機器向けの静電気試験規格であるＩＳＯ１０６０５では車載機器が耐えるべき静電気印加条件の一つとして、±８［ｋＶ］で充電された容量３３０［ｐＦ］の蓄電コンデンサＣｓの電荷が抵抗値２［ｋΩ］の放電抵抗Ｒｓを通じて入力配線９１や入力端子８１に印加される条件が示されている。図７に、このサージ源７と電子制御装置１との関係を表した図を示す。
【００３３】
このようなサージが印加された場合、電子制御装置１内の保護回路４はそのサージを内部電源配線９４またはＧＮＤ配線９３に逃すことで内部回路５を保護する。このときの動作は正電圧のサージが印加された際と、負電圧のサージが印加された際で異なるため、以下、それぞれについて説明する。
【００３４】
［正電圧サージが印加された際の保護回路４の動作］
正電圧のサージが入力端子８１に印加されると、入力配線９１の電位Ｖｉｎが内部電源の電位Ｖｃｃより高くなり、ダイオードＤ１が順方向にバイアスされて順方向にサージ電流が流れ、このサージ電流はコンデンサＣ１に流れ込む。
【００３５】
このとき、入力配線９１の電位ＶｉｎはコンデンサＣ１の電圧Ｖｃ１にダイオードＤ１の順方向電圧Ｖｆ１を加えた電圧に制限される。ダイオードＤ１の順方向電圧Ｖｆ１は一般に数Ｖ十以下に収めることができ、コンデンサＣ１のＶｃ１の電圧もコンデンサＣ１の容量を十分に大きくすることで抑えることができるため、結果として入力配線９１の電位Ｖｉｎをサージ源７の蓄電コンデンサＣｓの充電電圧と比べて低い電圧に抑えることができ、内部回路５を保護することができる。
【００３６】
なお、サージが印加されるのは１回限りとは限らないため、サージにより充電されたコンデンサＣ１の電荷をすみやかに放電する必要がある。これは、保護抵抗器Ｒ１を通じて内部電源の配線９４に放電されることで実現される。
【００３７】
［負電圧サージが印加された際の保護回路４の動作］
負電圧のサージが入力端子８１に印加された場合は、入力配線９１の電位ＶｉｎがＧＮＤ電位より低くなり、ダイオードＤ２が順方向にバイアスされて順方向にサージ電流が流れ、このサージ電流はコンデンサＣ２から流れだす。
【００３８】
このとき、入力配線９１の電位ＶｉｎはコンデンサＣ２の電圧Ｖｃ２にダイオードＤ２の順方向電圧Ｖｆ２を加えた電圧に制限される。これにより、正電圧サージの印加時と同様に入力配線９１の電位Ｖｉｎをサージ源７の蓄電コンデンサＣｓの充電電圧と比べて低い電圧に抑えることができ、内部回路５を保護することができる。また、サージにより充電されたコンデンサＣ２の電荷は保護抵抗器Ｒ２を通じてＧＮＤ配線９３に放電される。
【００３９】
以上がサージ印加時における保護回路４の動作である。
【００４０】
［コンデンサＣ１およびＣ２の容量に関する制約］
これまでの説明で、コンデンサＣ１およびＣ２の容量は十分に大きい必要があると述べたが、この容量値に関する制約について説明する。
【００４１】
コンデンサＣ１およびＣ２の容量値は、電子制御装置に印加されることが想定されるサージの最大の電荷量をＱｓ［Ｃ］、内部回路やセンサ等の入力端子における耐圧、およびダイオードＤ１やＤ２の耐圧のうち低いほうをＶｍａｘとしたとき、前記コンデンサの容量Ｃｓが不等式［Ｃｓ≧Ｑｓ／Ｖｍａｘ］を満たす必要がある。
【００４２】
これは、サージ印加によってそのコンデンサＣ１またはＣ２が充電されるが、その充電電圧が大きくなってしまうと入力端子８１の電圧もそれに応じて高まり、内部回路やセンサ等の入力端子８１における耐圧、および逆バイアスされている側のダイオード（正電圧サージ印加時はＤ２、負電圧サージ印加時はＤ１）の耐圧のいずれかを超えてしまうとそこを破壊してしまうおそれがあるためである。
【００４３】
具体的な数値を挙げると、サージの電荷量Ｑｓとは、例えば図７に挙げたような静電気の印加条件では、蓄電コンデンサＣｓの容量値（３３０ｐＦ）と充電電圧（８ｋＶ）の積である約２．６４［ｎＣ］となる。また、内部回路やセンサ等の入力端子に対する耐圧および前記ＰＮ接合の耐圧は、利用するセンサや内部回路、保護回路に利用されている部品や半導体プロセスに依存するが、特に半導体において１００Ｖより大きい耐圧を確保するには特殊なプロセスを必要としてコスト高となるため、本実施例ではＶｍａｘを１００［Ｖ］とする。
【００４４】
このとき、コンデンサＣ１およびＣ２の容量値Ｃｓは以下の計算式から０．２６４［μＦ］以上が必要であると分かる。
［Ｃｓ≧Ｑｓ／Ｖｍａｘ＝２．６４［ｎＣ］／１００［Ｖ］＝０．０２６４［μＦ］］
【００４５】
［バッテリ接続異常時における保護回路４の動作］
次に、バッテリ接続異常として、バッテリ３が極性を逆に接続された場合の保護回路４の動作について説明する。バッテリ３が極性を逆に接続されると、ＧＮＤ電位に対してＶｂ電源が逆極性（負電圧）となり、ＧＮＤ配線９３からＶｂ電源配線９２に向かって異常電流が流れようとするため、これを十分に小さい値に抑える必要がある。
【００４６】
ここで、電源回路６を通過する経路の異常電流は電源回路６内において遮断できるものとする。また、ＧＮＤ配線９３から内部回路５を通じて入力端子８１に至る経路は、内部回路５の入力は一般的に高インピーダンスであることから、ここで異常電流を遮断できる。
【００４７】
残りは、ＧＮＤ配線９３から保護回路４を通じて入力端子８１に通じる経路であり、コンデンサＣ２とダイオードＤ２を通る経路１と、保護抵抗器Ｒ２とダイオードＤ２を通る経路２が存在する。ここで、経路１についてはコンデンサＣ２が直流では電流を通さないため、異常電流を遮断できる。また、経路２については保護抵抗器Ｒ２の抵抗値Ｒｐを十分に高い値とすることで異常電流を低い値に抑えることができる。
【００４８】
以上から、とり得る全ての経路においてバッテリの接続異常による異常電流を十分に小さい値に抑えることができ、センサ等２および保護回路４自身を保護することができる。
【００４９】
［保護抵抗器Ｒ２の抵抗値に関する制約］
これまでの説明で、保護抵抗器Ｒ２の抵抗値Ｒｐは十分に大きい必要があると述べたが、この抵抗値に関する制約について説明する。
【００５０】
保護抵抗器Ｒ２の抵抗値Ｒｐは、バッテリ電圧をＶｂ、保護抵抗器Ｒ２を含むパッケージの許容損失をＰとしたときに、不等式［Ｒｐ≧Ｖｂ×Ｖｂ／Ｐ］を満たす必要がある。これは、抵抗値Ｒｐが小さいと保護抵抗器Ｒ２に流れる異常電流が大きくなり、パッケージの許容損失Ｐを超えると保護抵抗器Ｒ２の焼損等を招いてしまい、別の機会に印加されるサージに対する保護能力を喪失してしまうおそれがあるためである。
【００５１】
具体的な数値を挙げると、バッテリ電圧Ｖｂは、オルタネータによりバッテリ３が充電されている際に比較的高い電圧となり、その電圧は一般的に１４[Ｖ]前後である。また、保護抵抗器Ｒ２を含むパッケージの許容損失Ｐは利用するパッケージにもよるが、一般的に１［Ｗ］を大きく超えると特別な放熱構造が必要となりコスト高となるため、本実施例では許容損失Ｐとして１［Ｗ］とする。
【００５２】
このとき、保護抵抗器Ｒ２の抵抗値Ｒｐは以下の計算式から１９６［Ω］以上が必要であると分かる。
［Ｒｐ≧Ｖｂ×Ｖｂ／Ｐ＝１４［Ｖ］×１４［Ｖ］／１［Ｗ］＝１９６［Ω］］
【００５３】
［保護抵抗器Ｒ２の抵抗値に関する他の制約］
なお、保護抵抗器Ｒ２の抵抗値に関する制約はこの制約の他に、センサ等２へ入力配線９１から流入することが許容される電流値よりも異常電流を小さな値に抑えることができるという重要な制約があるが、これは選定するセンサ等２の仕様に大きく依存し、一概に定めることは難しいため、ここではその数値については算出しない。
【００５４】
以上が本実施形態での電子制御装置１においてサージ印加時やバッテリ接続異常時における保護回路４の動作である。
【００５５】
［保護回路４の集積回路への実装方式（バルクシリコン）］
次に、電子制御装置１の小型化のために保護回路４の一部をバルクシリコンのチップに集積化する際の実装方式について説明する。集積化の対象は、図６において４１で示した破線の内部に示した素子、すなわちダイオードＤ１、Ｄ２、および保護抵抗器Ｒ１、Ｒ２である。以降、４１の破線内の保護回路を集積化保護回路４１と記す。なお、Ｃ１およびＣ２は「発明が解決しようとする課題」にて述べたように集積回路への実装に向かないため、ここでは集積化保護回路４１の対象に含めていない。
【００５６】
まず、本実装方式での集積化保護回路４１の断面構造について、図８を用いて説明する。図８は、本実装方式での集積化保護回路４１の断面構造を示した図である。
【００５７】
集積化保護回路４１は大きく分けて、半導体素子が形成されるデバイス層４２と配線層４３に分けられ、デバイス層４２にダイオードＤ１およびＤ２が、配線層４３に保護抵抗器Ｒ１およびＲ２、および集積化保護回路４１内外の素子を接続する配線が形成される。
【００５８】
デバイス層４２の構造を詳細に説明すると、まずデバイス層４２の全体はｐ型半導体のｐ−ｓｕｂ（ｐ型基板）領域４２１が土台となっており、そこにｎ型領域４２２が、さらにその内部にｐ型領域４２３が形成されてその界面のＰＮ接合によりダイオードＤ１を構成する。また、別の箇所にｎ型領域４２４が、さらにその内部にｐ型領域４２５、さらに内部にｎ型領域４２６が形成され、ｐ型領域４２５とｎ型領域４２６との界面のＰＮ接合によりダイオードＤ２を構成する。
【００５９】
また、配線層４３においては保護抵抗器Ｒ１およびＲ２がポリシリコン配線を用いて形成され、また、集積化保護回路４１の外部と接続するための端子４３１が形成されている。
【００６０】
［ＰＮ接合を用いた分離層によるＧＮＤ配線と保護素子との分離］
これらの素子は配線層４３内で基本的に図６の回路ブロック図と同様に接続されているが、二つの追加の接続が存在する。一つ目の追加接続は、ｐ−ｓｕｂ領域４２１が配線層にてＧＮＤ配線９３と接続されている点である。これは、ｐ−ｓｕｂ領域４２１がどの電位とも接続されていないと、周囲の素子や配線との間に浮遊容量や寄生ダイオードを介して悪影響を与える可能性があるため、電位を固定する必要があるためである。
【００６１】
二つ目の追加接続は、ｎ型領域４２４が配線９５に接続されている点である。これによりｎ型領域４２４が保護抵抗器Ｒ１を通じて内部電源電位Ｖｃｃにバイアスされ、ｎ型領域４２４とｐ−ｓｕｂ領域４２１との間のＰＮ接合４２５１、およびｎ型領域４２４とｐ型領域４２５との間のＰＮ接合４２５２の両者が逆バイアスされることによってｐ−ｓｕｂ領域４２１とダイオードＤ２とを分離する分離層として機能する。
【００６２】
もしこの分離層が存在しない場合、ダイオードＤ２のアノードであるｐ型領域４２５がｐ−ｓｕｂ領域４２１を介してＧＮＤ配線９３と導通してしまい、バッテリ接続異常時に保護抵抗器Ｒ２で異常電流を抑制することができない。この分離層が存在することにより、ダイオードＤ２とＧＮＤ配線９３との間の絶縁を確保して保護抵抗器Ｒ２を有効に機能させることができる。
【００６３】
以上が集積化保護回路４１をバルクシリコンのチップに集積化する際の実装方式である。
【００６４】
［保護回路４の集積回路への別の実装方式（ＳＯＩ）］
次に、集積化保護回路４１の集積化の別方式として、ＳＯＩ（シリコン  オン  インシュレータ）のチップに集積する際の実装方式について説明する。
【００６５】
まず、本実装方式での集積化保護回路４１の断面構造について、図９を用いて説明する。図９は、本実装方式での集積化保護回路４１の断面構造を示した図である。
【００６６】
集積化保護回路４１は大きく分けて、基板層４４、ＢＯＸ層４５、ＳＯＩ層４６と配線層４３に分けられ、デＳＯＩ層４６にダイオードＤ１およびＤ２が、配線層４３に保護抵抗器Ｒ１およびＲ２、および集積化保護回路４１内外の素子を接続する配線が形成される。
【００６７】
基板層４４はシリコンからなり、上部の層の土台としての役割を持つが、本回路では回路素子や配線は形成されない。ＢＯＸ層４５は別名酸化膜層とも呼ばれ、シリコン酸化膜からなる。本層は基板層４２と上部のＳＯＩ層４６とを電気的に絶縁する役割を持ち、本層が存在することがＳＯＩチップの特徴である。ＳＯＩ層４６はシリコンからなり、バルクシリコンでの実装時におけるデバイス層４２に相当し、半導体素子が形成される層である。また、配線層４３はバルクシリコンでの実装時の配線層４３と同様の構成となっている。
【００６８】
ＳＯＩ層４６の構造を詳細に説明すると、まずＳＯＩ層４６の全体はｐ型半導体領域４６１が基本となっており、そこに溝状酸化物４６９を挟んでｎ型領域４６２が、さらにその内部にｐ型領域４６３が形成されてその界面のＰＮ接合によりダイオードＤ１を構成する。また、別の箇所に同じく溝状酸化物４６９を挟んでｐ型領域４６５が、さらにその内部にｎ型領域４６６が形成され、ｐ型領域４６５とｎ型領域４６６との界面のＰＮ接合によりダイオードＤ２を構成する。
【００６９】
これらの素子は配線層４３内で基本的に図６の回路ブロック図と同様に接続されている。ただし追加接続として、ｐ型半導体領域４６１および基板層４２は電位の固定のためＧＮＤ配線９３に接続されている。
【００７０】
［ＢＯＸ層４５および溝状酸化物４６９によるＧＮＤ配線と保護素子との分離］
本実装方式ではダイオードＤ２とＧＮＤ配線９３との間の絶縁は、ＢＯＸ層４５および溝状酸化物４６９により実現される。本実装方式はバルクシリコンでの実装時における逆バイアスされたＰＮ接合による絶縁方式と比べ、寄生容量が小さく、また、寄生素子による悪影響のおそれが小さいなど、より高い絶縁性能を確保することができる。
【００７１】
以上が集積化保護回路４１をＳＯＩのチップに集積化する際の実装方式である。
（第２の実施形態）
次に、本発明の第２の実施形態による電子制御装置について、第１の実施形態での構成との差異の面から説明する。図１０は、本実施形態における電子制御装置１の構成を示した回路ブロック図である。
【００７２】
本実施形態での電子制御装置１は、基本的に第１の実施形態での電子制御装置１と同様の構成をもつが、保護回路４、特に集積化保護回路４１内に追加の回路が形成されている。すなわち、ダイオードＤ１、Ｄ２、および保護抵抗器Ｒ１、Ｒ２の後段に、保護抵抗器Ｒ３、ダイオードＤ３およＤ４が形成されている。
【００７３】
［通常動作時における保護回路４の動作］
まず、通常動作時における保護回路４の動作を説明する。通常動作時における動作は本実施形態においても第１の実施形態のそれと基本的に同じである。すなわち、保護回路４は積極的な動作は行わず、入力端子８１からの信号を素通りさせて内部回路５に伝達する。具体的には、通常時においては入力配線９１の電位ＶｉｎがＧＮＤ電位と内部電源の電位Ｖｃｃの間にあるため、ダイオードＤ１およびＤ２に加えてＤ３およびＤ４も逆バイアスされ電流は流れず、入力信号に干渉しない。
【００７４】
［サージが印加された際の保護回路４の動作］
サージが印加された際にも、第１の実施形態と共通する部分、すなわちダイオードＤ１、Ｄ２、保護抵抗器Ｒ１、Ｒ２、およびコンデンサＣ１、Ｃ２の動作は変わらない。異なる部分は、追加部分である保護抵抗器Ｒ３、ダイオードＤ３およびＤ４がさらに追加の保護機能を実現する点である。
【００７５】
すなわち、第一の実施例で記述したように、サージが印加された際の入力配線９１の電位ＶｉｎはダイオードＤ１またはＤ２によって数Ｖ十以下に抑えられるが、本実施例においては次に述べる動作により、内部回路５の入力配線９７の電位をさらに低い電圧に抑えることができる。
【００７６】
すなわち、正電圧のサージが印加された際はダイオードＤ３が順方向にバイアスされ、保護抵抗器Ｒ３を通じて内部電源配線９４にサージ電流が流れる。このときに保護抵抗器Ｒ３において電圧がドロップし、入力配線９１の電位と比べて入力配線９７の電位を下げることができる。
【００７７】
また、負電圧のサージが印加された際はダイオードＤ４が順方向にバイアスされ、保護抵抗器Ｒ３を通じてＧＮＤ配線９３からサージ電流が流れる。このときに保護抵抗器Ｒ３において電圧がドロップし、入力配線９１の電位と比べて入力配線９７の電位を上げる（ＧＮＤ電位との差を小さくする）ことができる。
【００７８】
以上が本実施形態での保護回路４の動作であり、この動作により内部回路５をより効果的に保護することができる。
【００７９】
なお、第１、第２の実施形態での保護回路４は、説明を簡易とするために入力端子８１が１つの場合について記述しているが、入力端子の数が２つ以上の場合についても同様に適用することができる。この場合、コンデンサＣ１およびＣ２、保護抵抗器Ｒ１およびＲ２は各入力端子について共用させる構成とすることもできる。
【００８０】
また、以上説明したような各種の変形例は、それぞれ単独で適用しても、任意に組み合わせて適用してもよい。
【符号の説明】
【００８１】
１：電子制御装置、２：センサ等、３：バッテリ、４：保護回路、５：内部回路、６：電源回路、７：サージ源
４１：集積化保護回路、４２：デバイス層、４３：配線層、４４：基板層、４５：ＢＯＸ層、４６：ＳＯＩ層
Ｄ１、Ｄ２、Ｄ３、Ｄ４：ダイオード、Ｒ１、Ｒ２、Ｒ３：保護抵抗器、Ｃ１、Ｃ２：コンデンサ
８１：入力端子、９１：入力配線、９２：Ｖｂ電源配線、９３：ＧＮＤ配線、９４：内部電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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