(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面に、絶縁膜部を形成する工程、
（ｃ）前記絶縁膜部上に、導電膜を形成する工程、
（ｄ）前記導電膜および前記絶縁膜部をパターニングし、ゲート電極と、前記ゲート電極と前記半導体基板との間にゲート絶縁膜を形成する工程、
を有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の前記主面に、シリコンおよび酸素を含有する第１絶縁膜を形成する工程、
（ｂ２）前記第１絶縁膜上に、シリコンおよび窒素を含有する第２絶縁膜を形成する工程、
（ｂ３）前記第２絶縁膜上に、シリコンおよび酸素を含有する第３絶縁膜を形成する工程、
（ｂ４）前記第３絶縁膜上に、シリコンおよび窒素を含有する第４絶縁膜を形成する工程、
（ｂ５）前記第４絶縁膜上に、シリコンおよび酸素を含有する第５絶縁膜を形成し、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜からなる前記絶縁膜部を形成する工程、
を含み、
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さよりも薄く、
前記第４絶縁膜の厚さは、前記第２絶縁膜の厚さよりも厚く、
前記（ｂ２）工程において、前記第２絶縁膜はシリコン窒化膜であり、
前記（ｂ３）工程では、第１処理液を用いて前記第２絶縁膜の上面を直接処理することにより、前記第３絶縁膜を形成し、
前記第１処理液は、室温において比抵抗が少なくとも１０ＭΩｃｍ以上の純水である、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ２）工程では、原子層堆積法により、前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極および前記ゲート絶縁膜は、前記半導体基板から前記ゲート絶縁膜に電子が注入されることにより、データが書き込まれ、前記半導体基板から前記ゲート絶縁膜にホールが注入されることにより、データが消去されるように構成された不揮発性メモリの一部である、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ３）工程は、
（ｂ６）前記第１処理液を用いて前記第２絶縁膜の上面を処理する工程、
（ｂ７）フッ酸を含む第２処理液を用いて前記第２絶縁膜の上面を処理する工程、
を含み、
前記（ｂ３）工程では、前記（ｂ６）工程と前記（ｂ７）工程とを交互に繰り返すことにより、前記第３絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコンからなり、
前記第３絶縁膜は、酸化シリコンからなり、
前記第４絶縁膜は、窒化シリコンからなり、
前記第５絶縁膜は、酸化シリコンからなる、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１電荷蓄積膜であり、
前記第４絶縁膜は、第２電荷蓄積膜である、半導体装置の製造方法。
【請求項７】
請求項２記載の半導体装置の製造方法において、
前記（ｂ２）工程では、前記原子層堆積法は６００℃未満の温度で行われる、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記純水は、比抵抗が少なくとも１８ＭΩｃｍ以上である、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｂ３）工程は、前記第１処理液が液体の状態で行われる、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｂ３）工程は、２３℃以上、かつ、１００℃未満の温度で行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、不揮発性メモリを混載する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
電界効果トランジスタとしてのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む主回路が形成された半導体装置において、半導体装置のメイン機能を実現する主回路とは別に、主回路に付加される付加回路（アドオン回路）が形成されることがある。例えば、付加回路の一例としては、主回路のトリミングや救済に使用される電子ヒューズやトリミング情報を記憶するメモリなどを挙げることができる。
【０００３】
また、近年、書き換え可能な不揮発性メモリを使用して、何度も調整可能なＭＴＰ（Multi Time Programmable）型の電子ヒューズに対するニーズが高まっている。そして、現在では、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなることから、メモリセルのサイズを縮小できる不揮発性メモリへの転換が検討されている。このような状況から、近年では、付加回路として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造の不揮発性メモリを使用することが検討されている。
【０００４】
特開２００９−２８９８２３号公報（特許文献１）には、半導体基板表面に周辺回路領域と、メモリセル領域とを有する半導体集積回路装置についての技術が開示されている。
【０００５】
特開平５−１６００９５号公報（特許文献２）には、フッ化水素を添加した純水を用いて半導体ウェハーの水洗処理を行う技術が開示されている。また、特開平５−２３５２６５号公報（特許文献３）には、半導体装置の製造方法において、半導体ウェハーを洗浄する工程と、この工程により洗浄された半導体ウェハー上の自然酸化膜を熱窒化して窒化物に変化させる工程と、を具備する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２８９８２３号公報
【特許文献２】特開平５−１６００９５号公報
【特許文献３】特開平５−２３５２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような不揮発性メモリを混載した半導体装置では、ＭＯＮＯＳ型トランジスタのゲート絶縁膜は、ボトム酸化膜としての絶縁膜と、窒化膜からなる電荷蓄積部と、トップ酸化膜としての絶縁膜とを有する。
【０００８】
電荷蓄積部が１層の電荷蓄積膜からなる場合、書込・消去電圧を下げても、ホールがボトム酸化膜としての絶縁膜を直接トンネルして消去動作を行うことができるように、ボトム酸化膜としての絶縁膜の厚さを薄くすることがある。しかし、ボトム酸化膜としての絶縁膜の厚さを薄くすると、データ保持時に電子が電荷蓄積部から半導体基板にトンネルしやすくなるため、データ保持特性を向上させることができない。
【０００９】
一方、電荷蓄積部の厚さ方向の途中に極薄の酸化膜からなる絶縁膜を形成することにより、データ保持特性を向上させることも考えられる。しかし、電荷蓄積部の厚さ方向の途中に、極薄の酸化膜からなる絶縁膜を、短時間で膜厚制御性よく形成することは困難であり、半導体装置の製造工程におけるスループットが低下する。そのため、半導体装置の性能を向上させつつ、半導体装置の製造工程におけるスループットを向上させることは困難である。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置の製造方法において、半導体基板上に、第１絶縁膜と、第１絶縁膜上の第２絶縁膜と、第２絶縁膜上の第３絶縁膜と、第３絶縁膜上の第４絶縁膜と、第４絶縁膜上の第５絶縁膜と、からなる絶縁膜部を形成する。次いで、絶縁膜部上に、導電膜を形成し、導電膜および絶縁膜部をパターニングして、ゲート電極およびゲート絶縁膜を形成する。第２絶縁膜は、シリコンおよび窒素を含有し、第３絶縁膜は、シリコンおよび酸素を含有し、第４絶縁膜は、シリコンおよび窒素を含有する。第３絶縁膜の厚さは、第２絶縁膜の厚さよりも薄く、第４絶縁膜の厚さは、第２絶縁膜の厚さよりも厚い。また、第３絶縁膜は、水を含む処理液を用いて第２絶縁膜の上面を処理することにより、形成される。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させつつ、半導体装置の製造工程におけるスループットを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】不揮発性メモリの回路ブロック構成の一例を示す図である。
【図３】実施の形態１の半導体装置の要部断面図である。
【図４】実施の形態１の半導体装置の要部断面図である。
【図５】不揮発性メモリのメモリアレイ構造と動作条件の一例を示す説明図である。
【図６】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】比較例１の半導体装置の要部断面図である。
【図２１】比較例１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。
【図２２】比較例１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図２３】実施の形態１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。
【図２４】実施の形態１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【図２５】比較例１の半導体装置の消去時におけるエネルギー分布を示すバンド図である。
【図２６】比較例２の半導体装置の消去時におけるエネルギー分布を示すバンド図である。
【図２７】比較例３の半導体装置の消去時におけるエネルギー分布を示すバンド図である。
【図２８】実施の形態１の半導体装置の消去時におけるエネルギー分布を示すバンド図である。
【図２９】比較例１の半導体装置における閾値電圧の減衰率を説明するためのグラフである。
【図３０】実施の形態１の半導体装置における閾値電圧の減衰率を説明するためのグラフである。
【図３１】書込・消去電圧、耐圧、および、主回路のベースプロセスとの関係を説明するための表である。
【図３２】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３３】実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
本実施の形態１における技術的思想は、同一の半導体チップに、半導体チップのメイン機能を実現する主回路と、主回路に付加されるアドオン回路と呼ばれる付加回路とを含む半導体装置であって、アドオン回路をＭＯＮＯＳ型の書き換え可能な不揮発性メモリから構成する半導体装置に関する技術的思想である。
【００２０】
例えば、ＳＯＣ（System On Chip）を例に挙げると、主回路としては、以下のものを挙げることができる。すなわち、主回路としては、ＤＲＡＭ（Dynamic Random Access Memory）もしくはＳＲＡＭ（Static Random Access Memory）などのようなメモリ回路、ＣＰＵ（Central Processing Unit）もしくはＭＰＵ（Micro Processing Unit）などのような論理回路、または、これらのメモリ回路および論理回路の混在回路等を挙げることができる。
【００２１】
一方、アドオン回路としては、主回路に関する比較的小容量の情報を記憶する記憶回路や、回路の救済に使用される電子ヒューズなどを挙げることができる。例えば、比較的小容量の情報としては、半導体チップ内のトリミングの際に使用する素子の配置アドレス情報、メモリ回路の救済の際に使用するメモリセルの配置アドレス情報、半導体装置の製造番号などを挙げることができる。また、半導体チップがＬＣＤ（Liquid Crystal Display）ドライバである場合、比較的小容量の情報としては、ＬＣＤ画像調整時に使用する調整電圧のトリミングタップ情報を挙げることができる。
【００２２】
＜半導体チップのレイアウト構成例＞
以下に示す本実施の形態１では、メイン機能を実現するシステムが形成された半導体チップを例に挙げて説明する。本実施の形態１における半導体チップは、相対的に低い電圧で駆動する低耐圧ＭＩＳＦＥＴと、高電圧駆動を可能とするために相対的に高い電圧で駆動する高耐圧ＭＩＳＦＥＴと、書き換え可能な不揮発性メモリセルとを含んでいる。
【００２３】
ＭＩＳＦＥＴにおいて、耐圧とは、ＭＩＳＦＥＴを構成するソース領域と半導体基板（ウェル）やドレイン領域と半導体基板（ウェル）との境界に生じるｐｎ接合耐圧や、ゲート絶縁膜の絶縁耐圧をいう。このとき、本実施の形態１では、相対的に耐圧の高い高耐圧ＭＩＳＦＥＴと相対的に耐圧の低い低耐圧ＭＩＳＦＥＴが半導体基板に形成されている。
【００２４】
図１は、実施の形態１における半導体チップのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰ１は、ＣＰＵ１、ＲＯＭ（Read Only Memory）２、ＲＡＭ３、アナログ回路４、不揮発性メモリ５およびＩ／Ｏ（Input/Output）回路６を有する。
【００２５】
ＣＰＵ１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行うものであり、処理の高速性が要求される。したがって、ＣＰＵ１を構成しているＭＩＳＦＥＴには、半導体チップＣＨＰ１に形成されている素子の中で、相対的に大きな電流駆動力が必要とされる。すなわち、ＣＰＵ１は、低耐圧ＭＩＳＦＥＴから構成される。
【００２６】
ＲＯＭ２は、記憶情報が固定され変更できないメモリで、読み出し専用メモリと呼ばれる。ＲＯＭ２の構成には、ＭＩＳＦＥＴを直列接続したＮＡＮＤ型と、ＭＩＳＦＥＴを並列接続したＮＯＲ型がある。ＮＡＮＤ型は、集積密度重視であるのに対し、ＮＯＲ型は、動作速度重視の目的で使用されることが多い。このＲＯＭ２も動作の高速性が要求されるため、ＲＯＭ２を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされる。すなわち、ＲＯＭ２は、低耐圧ＭＩＳＦＥＴから構成される。
【００２７】
ＲＡＭ３は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭ３には、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。これらＲＡＭ３も動作の高速性が要求されるため、ＲＡＭ３を構成しているＭＩＳＦＥＴには、相対的に大きな電流駆動力が必要とされている。すなわち、ＲＡＭ３は、低耐圧ＭＩＳＦＥＴから構成される。
【００２８】
アナログ回路４は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４は、半導体チップＣＨＰ１に形成された素子の中で、相対的に高耐圧の高耐圧ＭＩＳＦＥＴが使用される。
【００２９】
不揮発性メモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。本実施の形態１では、この不揮発性メモリ５は、ＭＯＮＯＳ型トランジスタから構成される。ＭＯＮＯＳ型トランジスタの書き込み動作および消去動作には、例えばファウラーノルドハイム（ＦＮ）型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。
【００３０】
不揮発性メモリ５の書き込み動作時などには、ＭＯＮＯＳ型トランジスタに高い電位差（１２Ｖ程度）を印加するため、ＭＯＮＯＳ型トランジスタとして、相対的に高耐圧のトランジスタが必要とされる。
【００３１】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ１内から半導体チップＣＨＰ１の外部に接続された機器へのデータの出力や、半導体チップＣＨＰ１の外部に接続された機器から半導体チップＣＨＰ１内へのデータの入力を行うための回路である。このＩ／Ｏ回路６は、相対的に高耐圧の高耐圧ＭＩＳＦＥＴから構成される。
【００３２】
ここで、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３およびアナログ回路４によって主回路が構成され、不揮発性メモリ５によってアドオン回路が構成されている。すなわち、本実施の形態１における半導体チップＣＨＰ１には、メイン機能を実現する主回路と、主回路に付加されるアドオン回路とが形成されている。そして、本実施の形態１では、このアドオン回路にＭＯＮＯＳ型トランジスタを適用することによって、以下に示す利点を得ることができる。
【００３３】
例えば、アドオン回路が電子ヒューズを含んでおり、この電子ヒューズを書き換え可能な不揮発性メモリであるＭＯＮＯＳ型トランジスタから構成することにより、ウェハ状態やパッケージ状態で何度も調整可能なＭＴＰ（Multi Time Programmable）型の電子ヒューズを実現できる利点が得られる。
【００３４】
また、例えば、トリミング情報を記憶するメモリとして、主回路に含まれる電界効果トランジスタとの混載に適した浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）が使用されているが、メモリセルのサイズが大きくなる。この点に関し、浮遊ゲート構造の不揮発性メモリ（ＮＶメモリ）に替えて、ＭＯＮＯＳ型トランジスタを適用することにより、メモリセルのサイズを縮小できる利点が得られる。さらに、ＭＯＮＯＳ型トランジスタでは、データの書き換えにＦＮトンネリング電流を使用するため、低電流でのデータの書き換えが可能となり低消費電力を図ることができる。
【００３５】
＜不揮発性メモリの回路ブロック構成＞
次に、図２は、不揮発性メモリの回路ブロック構成の一例を示す図である。図２において、不揮発性メモリ５は、メモリアレイ１０と、直接周辺回路部１１と、間接周辺回路部１２と、を有している。
【００３６】
メモリアレイ１０は、不揮発性メモリ５の記憶部にあたり、メモリセルが縦と横の２次元状（アレイ状）に多数配置されている。メモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタより構成されている。
【００３７】
直接周辺回路部１１は、メモリアレイ１０を駆動するための回路、すなわち駆動回路であり、例えば電源電圧から数倍の電圧を生成する昇圧回路、昇圧用クロック発生回路、電圧クランプ回路、行や列を選択するカラムデコーダやロウアドレスデコーダ、カラムラッチ回路およびＷＥＬＬ制御回路などを有している。これら直接周辺回路部１１を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に高耐圧を必要とする高耐圧ＭＩＳＦＥＴより形成されている。
【００３８】
また、間接周辺回路部１２は、メモリアレイの書換え制御回路であり、設定回路、通常用書換えクロック生成部、高速用書換えクロック生成部および書換えタイミング制御部などを有している。これら間接周辺回路部１２を構成するＭＩＳＦＥＴは、半導体チップＣＨＰ１に形成されている素子の中で、相対的に低い電圧で駆動し、高速動作が可能な低耐圧ＭＩＳＦＥＴより形成されている。
【００３９】
＜半導体装置の構造＞
次に、実施の形態１の半導体装置としての半導体チップＣＨＰ１の構造を、図面を参照して説明する。図３および図４は、実施の形態１の半導体装置の要部断面図である。図４は、実施の形態１の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図である。なお、図４では、理解を簡単にするため、層間絶縁膜ＩＬ１などＭＯＮＯＳ型トランジスタＭＣ上の部分、および、シリサイド膜ＣＳの図示を省略している。
【００４０】
図３に示すように、実施の形態１の半導体装置としての半導体チップＣＨＰ１は、メモリ形成領域ＭＲを有する。
【００４１】
なお、図示はしないが、半導体チップＣＨＰ１は、主回路形成領域も有する。この図示しない主回路形成領域には、高速動作を可能とするために大きな電流駆動力を必要とする低耐圧ＭＩＳＦＥＴが形成されている。このような低耐圧ＭＩＳＦＥＴが形成される領域としては、例えば、ＣＰＵ１やＲＯＭ２やＲＡＭ３の形成領域などが考えられる。低耐圧ＭＩＳＦＥＴは、例えば、１．５Ｖ程度の電源電圧で動作する。
【００４２】
また、図示しない主回路形成領域には、高耐圧ＭＩＳＦＥＴが形成されている。高耐圧ＭＩＳＦＥＴ形成領域には、高耐圧ＭＩＳＦＥＴが形成されている。このような高耐圧ＭＩＳＦＥＴが形成される領域としては、例えば、アナログ回路４の形成領域やＩ／Ｏ回路６が形成されている領域などが考えられる。高耐圧ＭＩＳＦＥＴは、例えば、５Ｖ程度の電源電圧で動作する。
【００４３】
メモリ形成領域ＭＲには、図１に示す不揮発性メモリ５のメモリセルが形成されており、このメモリセルは、ＭＯＮＯＳ型トランジスタＭＣから形成されている。
【００４４】
図３に示すように、半導体チップＣＨＰ１は、半導体基板ＳＢを有し、半導体基板ＳＢの主面としての上面ＰＳには、素子を分離する素子分離領域ＳＴＩが形成されている。また、素子分離領域ＳＴＩによって分離された活性領域が、メモリ形成領域ＭＲとなっている。すなわち、メモリ形成領域ＭＲは、半導体基板ＳＢの上面ＰＳの一部の領域である。メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成されている。また、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分には、ｐ型半導体領域ＶＭＧが形成されている。
【００４５】
なお、「ｐ型」とは、主要な電荷担体が正孔すなわちホールである導電型を意味する。
【００４６】
次に、図３に示すＭＯＮＯＳ型トランジスタＭＣについて説明する。ＭＯＮＯＳ型トランジスタＭＣは、ｐ型ウェルＰＷＭと、ｐ型半導体領域ＶＭＧと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭと、を有する。すなわち、不揮発性メモリは、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭにより形成される。また、不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢのｐ型ウェルＰＷＭ、すなわち、ｐ型半導体領域ＶＭＧから、ゲート絶縁膜ＧＩＭに電子が注入されることにより、データが書き込まれる。また、不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢのｐ型ウェルＰＷＭ、すなわち、ｐ型半導体領域ＶＭＧから、ゲート絶縁膜ＧＩＭにホールが注入されることにより、データが消去される。
【００４７】
なお、「ｎ−型」および「ｎ＋型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【００４８】
半導体基板ＳＢの上面ＰＳ側には、ｐ型ウェルＰＷＭが形成され、ｐ型ウェルＰＷＭ上には、絶縁膜部ＩＦＰからなるゲート絶縁膜ＧＩＭが形成されている。すなわち、ゲート絶縁膜ＧＩＭは、半導体基板ＳＢの上面ＰＳに形成されている。そして、ゲート絶縁膜ＧＩＭ上には、導電膜ＣＦ１からなるゲート電極ＣＧが形成されている。ゲート電極ＣＧ、すなわち導電膜ＣＦ１は、例えばポリシリコン膜からなる。
【００４９】
ゲート電極ＣＧの両側面には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば絶縁膜からなる側壁部としてのサイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷ下に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ−型半導体領域ＬＤＭが形成されており、平面視において、ｎ−型半導体領域ＬＤＭの外側に位置する部分のｐ型ウェルＰＷＭの上層部には、ｎ＋型半導体領域ＮＤＭが形成されている。ｎ＋型半導体領域ＮＤＭは、ｎ−型半導体領域ＬＤＭと接触しており、ｎ＋型半導体領域ＮＤＭにおける不純物濃度は、ｎ−型半導体領域ＬＤＭにおける不純物濃度よりも高い。また、ゲート絶縁膜ＧＩＭの直下に位置する部分のｐ型ウェルＰＷＭの上層部には、チャネル領域が形成されている。ゲート電極ＣＧの上面、および、ｎ＋型半導体領域ＮＤＭの上面には、低抵抗化を図るため、シリサイド膜ＣＳが形成されている。
【００５０】
サイドウォールスペーサＳＷは、ＭＯＮＯＳ型トランジスタＭＣの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造にするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＭＣのソース領域およびドレイン領域の各々は、ｎ−型半導体領域ＬＤＭおよびｎ＋型半導体領域ＮＤＭより形成されている。このとき、ゲート電極ＣＧ下の部分のソース領域、および、ゲート電極ＣＧの端部下の部分のドレイン領域をｎ−型半導体領域ＬＤＭとすることで、ゲート電極ＣＧの端部下における電界集中を抑制することができる。
【００５１】
ゲート絶縁膜ＧＩＭは、半導体基板ＳＢの上面ＰＳに形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜としての電荷蓄積膜ＥＣ１と、電荷蓄積膜ＥＣ１上に形成された絶縁膜ＩＦＥと、絶縁膜ＩＦＥ上に形成された絶縁膜としての電荷蓄積膜ＥＣ２と、電荷蓄積膜ＥＣ２上に形成された絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦ１は、ボトム酸化膜としての絶縁膜である。電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２とにより、電荷蓄積部ＥＣＰが形成される。絶縁膜ＩＦ２は、トップ酸化膜としての絶縁膜である。また、絶縁膜ＩＦ１と、電荷蓄積部ＥＣＰと、絶縁膜ＩＦ２と、により絶縁膜部ＩＦＰが形成される。したがって、前述したように、ゲート絶縁膜ＧＩＭは、絶縁膜部ＩＦＰからなる。
【００５２】
電荷蓄積膜ＥＣ１は、電荷を蓄積する第１電荷蓄積部であり、電荷蓄積膜ＥＣ２は、電荷蓄積する第２電荷蓄積部である。後述する図２４を用いて説明するように、絶縁膜ＩＦ１、ＩＦＥおよびＩＦ２の各々のバンドギャップは、電荷蓄積膜ＥＣ１およびＥＣ２のいずれのバンドギャップよりも大きく、電荷蓄積膜ＥＣ１およびＥＣ２のいずれのバンドギャップ中にも不純物準位などの電子トラップ位置が形成されている。このような場合、電荷蓄積膜ＥＣ１およびＥＣ２の各々は、電荷を蓄積することができる。
【００５３】
絶縁膜ＩＦ１は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンまたは酸窒化シリコンからなる。電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。絶縁膜ＩＦ２は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。これにより、上述したバンドギャップの大小関係を満足することができる。
【００５４】
電荷蓄積膜ＥＣ２の厚さＴＨＥ２は、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも厚い。これにより、絶縁膜ＩＦＥを電荷蓄積部ＥＣＰの厚さ方向における中央位置よりも半導体基板ＳＢ側に配置する電荷蓄積膜ＥＣ１の厚さＴＨＥ１を、相対的に薄くすることができる。
【００５５】
絶縁膜ＩＦＥを設ける主目的は、データ保持特性を向上させることである。一方、データ保持特性とトレードオフの関係にあるのが、電荷の注入効率である。本実施の形態１におけるメモリセルは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１を電荷蓄積膜ＥＣ２の厚さＴＨＥ２に対して相対的に薄くすることにより、絶縁膜ＩＦＥを設けた場合においても、基板側から電荷蓄積膜ＥＣ２に電荷を注入する際の効率を向上させることを可能としている。
【００５６】
また、絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄い。これにより、絶縁膜ＩＦＥの厚さＴＨＩＥを相対的に薄くすることができる。そのため、半導体基板ＳＢから、電荷蓄積膜ＥＣ２に、電子またはホールを、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥをトンネルさせて容易に注入することができる。
【００５７】
なお、絶縁膜ＩＦＥの厚さＴＨＩＥは、絶縁膜ＩＦ１の厚さＴＨ１よりも薄い。これにより、ボトム酸化膜としての絶縁膜ＩＦ１の厚さを確保することができる。
【００５８】
また、図４では、絶縁膜ＩＦ２の厚さを厚さＴＨ２と表記している。
【００５９】
半導体基板ＳＢ上には、ＭＯＮＯＳ型トランジスタＭＣを覆うように、絶縁膜ＳＮＦが形成されている。絶縁膜ＳＮＦは、例えば窒化シリコンなどからなる。
【００６０】
絶縁膜ＳＮＦ上には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１の上面は平坦化されている。
【００６１】
層間絶縁膜ＩＬ１にはコンタクトホールＣＮＴが形成され、そのコンタクトホールＣＮＴ内に、導体膜からなるプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図３では、図面の簡略化のために、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示す。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、例えばタングステン（Ｗ）膜とすることができる。
【００６２】
プラグＰＧは、ｎ＋型半導体領域ＮＤＭ上に形成されており、図示は省略するが、ゲート電極ＣＧ上にも形成されている。そして、プラグＰＧは、ｎ＋型半導体領域ＮＤＭと、電気的に接続されており、図示は省略するが、ゲート電極ＣＧとも、電気的に接続されている。
【００６３】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成され、層間絶縁膜ＩＬ２に形成された配線溝には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線ＭＬ１が形成されている。また、第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００６４】
＜不揮発性メモリの動作＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、この半導体装置に含まれるメモリセル（不揮発性メモリセル）の動作について説明する。
【００６５】
図５は、不揮発性メモリのメモリアレイ構造と動作条件（１セル／１トランジスタ）の一例を示す説明図である。図５において、セルトランジスタＣＴ１〜ＣＴ８のそれぞれは、図３に示すＭＯＮＯＳ型トランジスタＭＣから構成されるメモリセルに対応している。セルトランジスタＣＴ１〜ＣＴ４の各々のゲート電極は、ワード線ＷＬ１に接続され、セルトランジスタＣＴ５〜ＣＴ８の各々のゲート電極は、ワード線ＷＬ２に接続されている。
【００６６】
セルトランジスタＣＴ１およびＣＴ５の各々のソース領域は、ソース線ＳＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のソース領域は、ソース線ＳＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のソース領域は、ソース線ＳＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のソース領域は、ソース線ＳＬ４に接続されている。
【００６７】
セルトランジスタＣＴ１およびＣＴ５の各々のドレイン領域は、データ線ＤＬ１に接続され、セルトランジスタＣＴ２およびＣＴ６の各々のドレイン領域は、データ線ＤＬ２に接続されている。また、セルトランジスタＣＴ３およびＣＴ７の各々のドレイン領域は、データ線ＤＬ３に接続され、セルトランジスタＣＴ４およびＣＴ８の各々のドレイン領域は、データ線ＤＬ４に接続されている。
【００６８】
セルトランジスタＣＴ１、ＣＴ２、ＣＴ５およびＣＴ６の各々のバックゲートは、ウェルＷＥ１に接続され、セルトランジスタＣＴ３、ＣＴ４、ＣＴ７およびＣＴ８の各々のバックゲートは、ウェルＷＥ２に接続されている。
【００６９】
図５では、説明を簡単にするため、メモリセルが２行４列に配列されている場合を示しているが、これに限定されるわけでなく、実際は、さらに多くのメモリセルがマトリクス状に配置され、メモリアレイを構成している。また、同一ウェルおよび同一ワード線上のメモリセル配列は、図５において、例えばセルトランジスタＣＴ１およびＣＴ２の２列構成であるが、８ビット（１バイト）構成の場合、同一ウェル上に８列のセルトランジスタが形成されている。この場合、メモリセルの消去および書き込みは、１バイト単位で行われる。
【００７０】
次に、図５を用いて、１セル１トランジスタ型のメモリセルの消去、書き込みおよび読み出し動作を説明する。
【００７１】
まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１およびＣＴ２に蓄積されたデータを消去する場合を考える。選択されたウェルＷＥ１の電位を１．５Ｖ、ワード線ＷＬ１の電位を−８．５Ｖ、ソース線ＳＬ１およびＳＬ２の電位を１．５Ｖ、データ線ＤＬ１およびＤＬ２をフローティング（図５ではＦと表記）にする。すると、セルトランジスタＣＴ１およびＣＴ２の電荷蓄積膜に蓄積された電荷が半導体基板側に引き抜かれ、データが消去される。
【００７２】
このとき、消去を行わない他のメモリセル（非選択メモリセル）としてのセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−８．５Ｖ、ワード線ＷＬ２の電位を１．５Ｖ、ソース線ＳＬ３およびＳＬ４の電位を１．５Ｖ、データ線ＤＬ３およびＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ３〜ＣＴ８の電荷蓄積膜に蓄積された電荷が逃げないようにして消去されないようにする。
【００７３】
次に、書き込み動作について説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。選択されたウェルＷＥ１の電位を−１０．５Ｖ、ワード線ＷＬ１の電位を１．５Ｖ、ソース線ＳＬ１の電位を−１０．５Ｖ、データ線ＤＬ１をフローティングにする。すると、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入され、データの書き込みが行われる。
【００７４】
このとき、書き込みを行わない他のセルトランジスタ（非選択メモリセル）ＣＴ２〜ＣＴ８については、選択しないウェルＷＥ２の電位を−１０．５Ｖ、ワード線ＷＬ２の電位を−１０．５Ｖ、ソース線ＳＬ２〜ＳＬ４の電位を１．５Ｖ、データ線ＤＬ２〜ＤＬ４の電位をフローティングにする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されないようにする。
【００７５】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１にデータ“０”が書き込まれトランジスタの閾値電圧が高くなっており、セルトランジスタＣＴ２がデータ“１”となってトランジスタの閾値電圧が低くなっているとする。セルトランジスタＣＴ１およびＣＴ２のデータを読み出す場合、選択されたウェルＷＥ１の電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖ、ソース線ＳＬ１およびＳＬ２の電位を０Ｖ、データ線ＤＬ１およびＤＬ２の電位を１．０Ｖにする。これにより、セルトランジスタＣＴ１およびＣＴ２のデータを読み出す。この場合、セルトランジスタＣＴ１の閾値電圧は高く、セルトランジスタＣＴ２の閾値電圧は低くなっているので、データ線ＤＬ１の電位は変わらず、データ線ＤＬ２の電位は下がる。
【００７６】
また、読み出しを行わない他のセルトランジスタＣＴ３〜ＣＴ８については、選択しないウェルＷＥ２の電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖ、ソース線ＳＬ３およびＳＬ４の電位を０Ｖ、データ線ＤＬ３およびＤＬ４の電位を０Ｖにして、セルトランジスタＣＴ３〜ＣＴ８がオンしないようにする。読み出し時に非選択メモリセルのバックゲート電位を下げることにより、メモリセルに選択トランジスタが不要となる。
【００７７】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００７８】
図６および図７は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図８〜図１９は、実施の形態１の半導体装置の製造工程中の要部断面図である。図７は、図６のステップＳ４に含まれる工程を示す。図９、図１１、図１３、図１５および図１７は、実施の形態１の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭが形成される領域の周辺を拡大して示す拡大断面図である。なお、図９、図１１、図１３、図１５および図１７では、理解を簡単にするため、層間絶縁膜ＩＬ１などＭＯＮＯＳ型トランジスタＭＣ上の部分、および、シリサイド膜ＣＳの図示を省略している。
【００７９】
本実施の形態１においては、メモリ形成領域ＭＲにｎチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＯＮＯＳ型トランジスタＭＣを形成することもできる（以下の実施の形態においても同様）。
【００８０】
まず、図８に示すように、半導体基板ＳＢを用意、すなわち準備する（図６のステップＳ１）。このステップＳ１では、例えばボロン（ホウ素）などのｐ型の不純物を導入した、例えば１〜１０Ωｃｍ程度の比抵抗を有するシリコン単結晶よりなる半導体基板ＳＢを、用意する。このとき、半導体基板ＳＢは、略円盤形状をした半導体ウェハの状態になっている。
【００８１】
次に、図８に示すように、素子分離領域ＳＴＩを形成する（図６のステップＳ２）。このステップＳ２では、例えば、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidation of Si）法を用いて素子分離領域ＳＴＩを形成する。以下では、ＳＴＩ法を用いて素子分離領域ＳＴＩを形成する方法について、説明する。
【００８２】
このＳＴＩ法では、まず、半導体基板ＳＢにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成し、その後、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、半導体基板ＳＢ上に形成された不要な絶縁膜を除去する。これにより、素子分離溝内にだけ絶縁膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００８３】
次に、図８および図９に示すように、ｐ型ウェルＰＷＭを形成する（図６のステップＳ３）。
【００８４】
このステップＳ３では、まず、図８および図９に示すように、例えばパターニングされたレジスト膜（図示せず）をマスクにしたイオン注入法により、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに導入する。
【００８５】
このステップＳ３では、次に、図８および図９に示すように、半導体基板ＳＢに、例えばヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭの上層部、すなわちチャネル領域を形成する部分に、ｐ型半導体領域ＶＭＧを形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度とすることができる。このイオン注入される不純物の種類、または、イオン注入の条件を調整することにより、ＭＯＮＯＳ型トランジスタＭＣの閾値電圧を調整することができる。
【００８６】
なお、「ｎ型」とは、主要な電荷担体が電子であり、ｐ型とは反対の導電型を意味する。
【００８７】
次に、図１０〜図１５に示すように、絶縁膜部ＩＦＰを形成する（図６のステップＳ４）。
【００８８】
絶縁膜部ＩＦＰは、半導体基板ＳＢの上面ＰＳに形成される絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成される絶縁膜としての電荷蓄積膜ＥＣ１と、電荷蓄積膜ＥＣ１上に形成される絶縁膜ＩＦＥと、絶縁膜ＩＦＥ上に形成される絶縁膜としての電荷蓄積膜ＥＣ２と、電荷蓄積膜ＥＣ２上に形成される絶縁膜ＩＦ２と、を含む。絶縁膜ＩＦ１は、ボトム酸化膜としての絶縁膜である。電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２とにより、電荷蓄積部ＥＣＰが形成される。絶縁膜ＩＦ２は、トップ酸化膜としての絶縁膜である。電荷蓄積膜ＥＣ１は、電荷を蓄積する第１電荷蓄積部であり、電荷蓄積膜ＥＣ２は、電荷を蓄積する第２電荷蓄積部である。
【００８９】
また、図６のステップＳ４の工程は、半導体基板ＳＢの上面ＰＳに絶縁膜ＩＦ１を形成する工程（図７のステップＳ２１）と、絶縁膜ＩＦ１上に電荷蓄積膜ＥＣ１を形成する工程（図７のステップＳ２２）と、電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを形成する工程（図７のステップＳ２３）と、を含む。また、図６のステップＳ４の工程は、絶縁膜ＩＦＥ上に電荷蓄積膜ＥＣ２を形成する工程（図７のステップＳ２４）と、電荷蓄積膜ＥＣ２上に絶縁膜ＩＦ２を形成する工程（図７のステップＳ２５）と、を含む。
【００９０】
まず、図１０および図１１に示すように、絶縁膜ＩＦ１を形成する（図７のステップＳ２１）。このステップＳ２１では、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに、すなわち、ｐ型ウェルＰＷＭ上に、絶縁膜ＩＦ１を形成する。
【００９１】
絶縁膜ＩＦ１は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ１を、ＩＳＳＧ（In Situ Steam Generation）酸化法により形成することができる。ＩＳＳＧ酸化法は、減圧した熱処理チャンバ内に水素と酸素を直接導入し、例えば８００〜１１００℃の温度に加熱したシリコンなどからなる半導体基板の表面でラジカル酸化反応をさせることにより、半導体基板の表面に例えば酸化シリコンからなる酸化膜を形成する方法である。ＩＳＳＧ酸化法における酸化力は、ラジカル酸化反応を用いるため、例えば熱酸化法などにおける酸化力に比べて高い。したがって、ＩＳＳＧ酸化法を用いることにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ１を形成することができる。絶縁膜ＩＦ１の厚さＴＨ１は、例えば２ｎｍ程度である。
【００９２】
次に、図１２および図１３に示すように、電荷蓄積膜ＥＣ１を形成する（図７のステップＳ２２）。このステップＳ２２では、メモリ形成領域ＭＲで、絶縁膜ＩＦ１上に、電荷蓄積膜ＥＣ１を形成する。
【００９３】
電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。電荷蓄積膜ＥＣ１を、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により形成することができ、好適には、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いた減圧化学気相成長（Low Pressure Chemical Vapor Deposition：ＬＰＣＶＤ）法により形成することができる。あるいは、電荷蓄積膜ＥＣ１を、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。電荷蓄積膜ＥＣ１の厚さＴＨＥ１は、例えば２ｎｍ程度である。
【００９４】
さらに好適には、電荷蓄積膜ＥＣ１を、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法により形成することができる。ＡＬＤ法では、例えば、前駆体ガスの分子を化学吸着させて１原子層を形成する工程と、余剰の前駆体ガスの分子をパージして除去する工程と、を交互に繰返すことによって、１原子層ずつ積み上げて膜を成膜する。ＬＰＣＶＤ法では、例えば窒化シリコンからなり、均質な電荷蓄積膜ＥＣ１を形成するために、通常６００℃以上の温度が必要になるが、ＡＬＤ法では、６００℃未満の例えば４００℃程度の低温でも、均質な電荷蓄積膜ＥＣ１を形成することができる。
【００９５】
また、ＡＬＤ法により形成され、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１では、例えばプロセス条件を調整することにより、シリコンと窒素との結合が強くならないように調整することができる。このような場合には、後述するステップＳ２３において、電荷蓄積膜ＥＣ１の上面に、例えば酸化シリコンまたは酸窒化シリコンからなる絶縁膜ＩＦＥを、水を含む処理液を用いた液処理、すなわち湿式処理により、容易に形成することができる。
【００９６】
なお、ＡＬＤ法に代え、例えばプラズマ化学気相成長（Plasma-Enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法などにより、ＬＰＣＶＤ法または熱ＣＶＤ法などにおける成膜温度である６００℃未満の、例えば４００℃の低温で、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１を形成することができる。以下では、このような６００℃未満の低温で電荷蓄積膜ＥＣ１を形成する成膜装置を、「低温化成膜装置」と称し、このような低温化成膜装置を用いて形成され、シリコンおよび窒素を含有する絶縁膜を、「低温化窒化膜」と称する。このとき、ステップＳ２２では、低温化窒化膜としての電荷蓄積膜ＥＣ１を、低温化成膜装置を用いて６００℃未満の例えば４００℃程度の低温で形成することになる。
【００９７】
次に、図１２および図１３に示すように、水を含む処理液を用いた液処理、すなわち湿式処理により、絶縁膜ＩＦＥを形成する（図７のステップＳ２３）。このステップＳ２３では、メモリ形成領域ＭＲで、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成する。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンまたは酸窒化シリコンからなる。以下では、枚葉式の液処理装置を用いて、半導体基板を１枚ずつ液処理、すなわち湿式処理する方法について説明する。
【００９８】
まず、ステップＳ２２が行われた後の半導体基板ＳＢを、液処理装置（図示せず）に設けられたウェハステージ（図示せず）により保持する。次に、ウェハステージとともに半導体基板ＳＢを回転させた状態で、液処理装置に設けられたノズル（図示せず）から半導体基板ＳＢの上面ＰＳに、例えば３０秒程度、処理液として、例えば室温すなわち２３℃に維持された純水を供給する。そして、供給された処理液により、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１の上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１上に、厚さＴＨＩＥを有する絶縁膜ＩＦＥを形成する。すなわち、水を含む処理液は、酸化膜を形成するための処理液である。処理液として純水を用いる場合、半導体基板ＳＢに上面ＰＳに供給される処理液の温度を、室温すなわち２３℃以上で、かつ、１００℃以下とすることができる。また、純水の定義であるが、室温における純水の比抵抗を、好適には、１０ＭΩｃｍ以上とすることができ、より好適には、１８ＭΩｃｍ以上とすることができる。
【００９９】
このような液処理により形成される絶縁膜ＩＦＥの厚さＴＨＩＥは、少なくとも１原子層以上であるか、または、０．１ｎｍよりも厚い。また、絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄い。これにより、半導体基板ＳＢから電荷蓄積膜ＥＣ２（図１４参照）に電子またはホールを容易に注入することができ、かつ、注入された電子またはホールが電荷蓄積膜ＥＣ２から半導体基板ＳＢに逃げないようにすることができる。
【０１００】
なお、絶縁膜ＩＦＥの厚さＴＨＩＥは、絶縁膜ＩＦ１の厚さＴＨ１よりも薄い。これにより、ボトム酸化膜としての絶縁膜ＩＦ１の厚さを確保することができる。
【０１０１】
すなわち、ステップＳ２３では、上記した液処理により、短時間で膜厚制御性よく極薄の絶縁膜ＩＦＥを形成することができる。
【０１０２】
そして、処理液の供給を停止した後、例えば２０秒程度、さらに半導体基板ＳＢを回転して振り切り乾燥し、乾燥処理を行う。その後、半導体基板ＳＢの回転を停止し、半導体基板ＳＢをウェハステージから取り外す。
【０１０３】
また、処理液により半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１の上面に付着した異物を除去することができ、電荷蓄積膜ＥＣ１の上面を滑らかにすることができる。そのため、ＭＯＮＯＳ型トランジスタの信頼性を向上させることができる。
【０１０４】
なお、酸化膜を形成するための処理液として、後述する実施の形態２で説明するように、オゾン（Ｏ３）水、過酸化水素（Ｈ２Ｏ２）水を含む処理液など、水を含む各種の処理液を用いることができる。あるいは、このような酸化膜を形成するための処理液により半導体基板ＳＢを液処理、すなわち湿式処理する工程と、例えばフッ酸を含む処理液など、形成された酸化膜を除去するための処理液により半導体基板ＳＢを液処理、すなわち湿式処理する工程とを、交互に繰り返すこともできる。
【０１０５】
上記した例では、枚葉式の液処理装置を用いて、半導体基板を１枚ずつ液処理、すなわち湿式処理する方法について説明した。しかし、枚葉式の液処理装置に代え、バッチ式の液処理装置を用いて、複数の半導体基板を同時に液処理、すなわち湿式処理してもよい。
【０１０６】
また、上記特許文献２および特許文献３に記載された技術では、半導体基板の水洗時に半導体基板の表面および半導体基板上に形成された多結晶シリコン膜の表面に、自然酸化膜が形成される。しかし、上記特許文献２および特許文献３には、半導体基板の水洗時に、シリコンおよび窒素を含有する絶縁膜上に、シリコンおよび酸素を含有する絶縁膜が形成されることは、記載されていない。
【０１０７】
次に、図１４および図１５に示すように、電荷蓄積膜ＥＣ２を形成する（図７のステップＳ２４）。このステップＳ２４では、メモリ形成領域ＭＲで、絶縁膜ＩＦＥ上に、電荷蓄積膜ＥＣ２を形成する。
【０１０８】
電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する絶縁膜であり、例えば窒化シリコンからなる。電荷蓄積膜ＥＣ２を、例えばＣＶＤ法により形成することができ、好適には、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。あるいは、電荷蓄積膜ＥＣ２を、例えばシラン（ＳｉＨ４）ガスとアンモニアガスとを原料ガスとして用いたＬＰＣＶＤ法により形成することができる。電荷蓄積膜ＥＣ２の厚さＴＨＥ２は、例えば９ｎｍ程度である。
【０１０９】
次に、図１４および図１５に示すように、絶縁膜ＩＦ２を形成する（図７のステップＳ２５）。このステップＳ２５では、メモリ形成領域ＭＲで、電荷蓄積膜ＥＣ２上に、絶縁膜ＩＦ２を形成する。
【０１１０】
絶縁膜ＩＦ２は、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンからなる。好適には、絶縁膜ＩＦ２を、ウェット酸化法などの熱酸化法、または、ＩＳＳＧ酸化法により形成することができる。ウェット酸化法は、酸素ガスに脱イオン水蒸気を加えたガス中で熱処理を行う方法である。あるいは、好適には、絶縁膜ＩＦ１を、ＨＴＯ（High Temperature Oxide）法により形成することができる。これにより、緻密で良質な膜質の酸化シリコンからなる絶縁膜ＩＦ２を形成することができる。絶縁膜ＩＦ２の厚さＴＨ２は、例えば３ｎｍ程度である。
【０１１１】
以上のようにして、半導体基板ＳＢの上面ＰＳに、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＩＦ２と、を含む絶縁膜部ＩＦＰを形成することができる。また、電荷蓄積膜ＥＣ１、絶縁膜ＩＦＥおよび電荷蓄積膜ＥＣ２により、電荷蓄積部ＥＣＰが形成される。
【０１１２】
前述したように、絶縁膜ＩＦＥを設ける主目的は、半導体基板ＳＢの上面ＰＳから電荷蓄積膜ＥＣ２の下面までの距離ＤＳＴを適度な距離に保ち、データ保持特性を向上させることである。と同時に、電荷蓄積膜ＥＣ２の厚さＴＨＥ２は、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも厚く、電荷蓄積膜ＥＣ１の厚さＴＨＥ１を相対的に薄くすることができる。これにより、データを消去する際に、半導体基板ＳＢのｐ型ウェルＰＷＭから電荷蓄積膜ＥＣ２に、ホールを注入する効率を向上させることができる。
【０１１３】
つまり、絶縁膜ＩＦＥを設け、電荷蓄積膜ＥＣ１の厚さＴＨＥ１を薄くすることにより、半導体基板ＳＢの上面ＰＳから電荷蓄積膜ＥＣ２の下面までの距離ＤＳＴを、データ保持特性を向上させつつ、電子およびホールの注入効率を向上させることが可能な、適度な距離に、調整することができる。
【０１１４】
後述する図２１〜図２８を用いて説明するように、好適には、絶縁膜ＩＦ１の厚さＴＨ１と、電荷蓄積膜ＥＣ１の厚さＴＨＥ１と、絶縁膜ＩＦＥの厚さＴＨＩＥと、の合計の厚さである距離ＤＳＴは、例えば４ｎｍ程度離れた位置まで遠ざけることができる。そのため、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ２から半導体基板ＳＢにトンネルしにくく、データ保持特性を向上させることができる。
【０１１５】
ここで、小数第１位まで考慮した場合、例えば、絶縁膜ＩＦ１の厚さＴＨ１を２．０ｎｍとし、電荷蓄積膜ＥＣ１の厚さＴＨＥ１を２．０ｎｍとし、絶縁膜ＩＦＥの厚さＴＨＩＥを０．２ｎｍとすることにより、絶縁膜ＩＦ１の厚さＴＨ１と、電荷蓄積膜ＥＣ１の厚さＴＨＥ１と、絶縁膜ＩＦＥの厚さＴＨＩＥと、の合計の厚さである距離ＤＳＴを、４．２ｎｍ以上とすることができる。これにより、前述したように、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ２から半導体基板ＳＢにトンネルしにくく、データ保持特性を向上させることができる。
【０１１６】
また、絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄い。これにより、絶縁膜ＩＦＥの厚さＴＨＩＥを相対的に薄くすることができる。そのため、半導体基板ＳＢから、電荷蓄積膜ＥＣ２に、電子またはホールを、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥをトンネルさせて容易に注入することができる。
【０１１７】
なお、絶縁膜ＩＦＥの厚さＴＨＩＥは、絶縁膜ＩＦ１の厚さＴＨ１よりも薄い。これにより、ボトム酸化膜としての絶縁膜ＩＦ１の厚さを確保することができる。
【０１１８】
次に、図１４および図１５に示すように、導電膜ＣＦ１を形成する（図６のステップＳ５）。このステップＳ５では、メモリ形成領域ＭＲで、絶縁膜部ＩＦＰ上に、ゲート電極用の導電膜ＣＦ１を形成する。
【０１１９】
好適には、導電膜ＣＦ１は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導電膜ＣＦ１を、ＣＶＤ法などを用いて形成することができる。導電膜ＣＦ１の厚さを、絶縁膜部ＩＦＰを覆うように十分な程度の厚さとすることができる。また、導電膜ＣＦ１の成膜時は導電膜ＣＦ１をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１２０】
導電膜ＣＦ１として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１２１】
不純物は、導電膜ＣＦ１の成膜時または成膜後に導入することができる。導電膜ＣＦ１の成膜時に不純物を導入する場合には、導電膜ＣＦ１の成膜用のガスにドーピングガスを含ませることで、不純物が導入された導電膜ＣＦ１を成膜することができる。
【０１２２】
一方、シリコン膜の成膜後に不純物を導入する場合には、意図的には不純物を導入せずにシリコン膜を成膜した後に、このシリコン膜に不純物をイオン注入法などで導入することにより、不純物が導入された導電膜ＣＦ１を形成することができる。
【０１２３】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、例えばホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１２４】
次に、図１６および図１７に示すように、メモリ形成領域ＭＲで、導電膜ＣＦ１および絶縁膜部ＩＦＰをパターニングする（図６のステップＳ６）。
【０１２５】
このステップＳ６では、まず、半導体基板ＳＢの上面ＰＳ上にレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を使用することにより、レジスト膜をパターニングする。レジスト膜は、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域に配置された部分の導電膜ＣＦ１が、レジスト膜により覆われ、メモリ形成領域ＭＲのうち、ゲート電極ＣＧを形成する領域以外の領域に配置された部分の導電膜ＣＦ１が、レジスト膜から露出するように、パターニングされる。
【０１２６】
このステップＳ６では、次に、図１６および図１７に示すように、パターニングされたレジスト膜（図示せず）をマスクとして用いて、導電膜ＣＦ１および絶縁膜部ＩＦＰを、例えばドライエッチングなどによりエッチングしてパターニングする。あるいは、導電膜ＣＦ１をドライエッチングによりエッチングしてパターニングした後、絶縁膜部ＩＦＰをウェットエッチングによりエッチングしてパターニングしてもよい。
【０１２７】
これにより、メモリ形成領域ＭＲで、導電膜ＣＦ１からなるゲート電極ＣＧが形成され、ゲート電極ＣＧと半導体基板ＳＢのｐ型ウェルＰＷＭとの間の部分の絶縁膜部ＩＦＰからなるゲート絶縁膜ＧＩＭが形成される。すなわち、ゲート電極ＣＧは、メモリ形成領域ＭＲで、半導体基板ＳＢのｐ型ウェルＰＷＭ上に、ゲート絶縁膜ＧＩＭを介して形成される。その後、パターニングされたレジスト膜（図示せず）を、例えばアッシングにより除去する。
【０１２８】
次に、図１８に示すように、ｎ−型半導体領域ＬＤＭを形成する（図６のステップＳ７）。このステップＳ７では、まず、図２８に示すように、メモリ形成領域ＭＲで、ゲート電極ＣＧをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。これにより、メモリ形成領域ＭＲで、平面視において、ゲート電極ＣＧを挟んで両側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ−型半導体領域ＬＤＭがそれぞれ形成される。ｎ−型半導体領域ＬＤＭは、ゲート電極ＣＧの両側面にそれぞれ整合して形成される。
【０１２９】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、メモリ形成領域ＭＲで、ゲート電極ＣＧをマスクとして用いて、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【０１３０】
次に、図１９に示すように、サイドウォールスペーサＳＷを形成する（図６のステップＳ８）。
【０１３１】
このステップＳ８では、まず、半導体基板ＳＢの上面ＰＳ全面に、サイドウォールスペーサ用の絶縁膜を形成する。絶縁膜は、例えば、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜、または、それらの積層膜などからなる。このとき、メモリ形成領域ＭＲでは、絶縁膜は、ｎ−型半導体領域ＬＤＭの上面、ゲート絶縁膜ＧＩＭの側面、ならびに、ゲート電極ＣＧの側面および上面に、形成される。
【０１３２】
このステップＳ８では、次に、図１９に示すように、絶縁膜を、例えば異方性エッチングによりエッチバックして、メモリ形成領域ＭＲで、ゲート電極ＣＧの側面に選択的に絶縁膜を残すことにより、ゲート電極ＣＧの側面に、絶縁膜からなるサイドウォールスペーサＳＷを形成する。これにより、後述するステップＳ９で形成されるｎ＋型半導体領域ＮＤＭは、ゲート電極ＣＧと電気的に絶縁されることになる。
【０１３３】
次に、図１９に示すように、ｎ＋型半導体領域ＮＤＭを形成する（図６のステップＳ９）。このステップＳ９では、メモリ形成領域ＭＲで、ゲート電極ＣＧおよびサイドウォールスペーサＳＷをマスクとして用いて、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。これにより、メモリ形成領域ＭＲで、平面視において、サイドウォールスペーサＳＷを挟んでゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷＭの上層部に、ｎ＋型半導体領域ＮＤＭが形成される。ｎ＋型半導体領域ＮＤＭは、メモリ形成領域ＭＲで、サイドウォールスペーサＳＷに整合して形成される。
【０１３４】
これにより、図１９に示すように、メモリ形成領域ＭＲで、ｐ型ウェルＰＷＭと、ｐ型半導体領域ＶＭＧと、ゲート絶縁膜ＧＩＭと、ゲート電極ＣＧと、サイドウォールスペーサＳＷと、ｎ−型半導体領域ＬＤＭと、ｎ＋型半導体領域ＮＤＭと、により、ＭＯＮＯＳ型トランジスタＭＣが形成される。また、ＭＯＮＯＳ型トランジスタＭＣにより、不揮発性メモリとしてのメモリセルが形成される。
【０１３５】
なお、ｐチャネル型のＭＯＮＯＳ型トランジスタを形成する場合には、メモリ形成領域ＭＲで、ゲート電極ＣＧおよびサイドウォールスペーサＳＷをマスクとして用いて、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板ＳＢに、イオン注入法により導入する。
【０１３６】
次に、図３に示すように、シリサイド膜ＣＳ、絶縁膜ＳＮＦ、層間絶縁膜ＩＬ１およびプラグＰＧを形成する（図６のステップＳ１０）。
【０１３７】
このステップＳ１０では、まず、図３に示すように、シリサイド膜ＣＳを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ＋型半導体領域ＮＤＭ、ゲート電極ＣＧ、および、サイドウォールスペーサＳＷを覆うように、金属膜を形成する。金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。そして、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＮＤＭおよびゲート電極ＣＧの各々の上層部を、金属膜と反応させる。その後、未反応の金属膜を除去する。
【０１３８】
このようないわゆるサリサイドプロセスを行うことによって、図３に示すように、ｎ＋型半導体領域ＮＤＭおよびゲート電極ＣＧの各々の上に、シリサイド膜ＣＳがそれぞれ形成される。シリサイド膜ＣＳは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【０１３９】
このステップＳ１０では、次に、図３に示すように、絶縁膜ＳＮＦを形成する。半導体基板ＳＢの上面ＰＳ全面に、ｎ＋型半導体領域ＮＤＭ、ゲート電極ＣＧ、および、サイドウォールスペーサＳＷを覆うように、絶縁膜ＳＮＦを形成する。絶縁膜ＳＮＦは、例えば窒化シリコンからなる。絶縁膜ＳＮＦを、例えばＣＶＤ法により形成することができる。
【０１４０】
このステップＳ１０では、次に、図３に示すように、絶縁膜ＳＮＦ上に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコンからなる絶縁膜、または、窒化シリコンからなる絶縁膜と酸化シリコンからなる絶縁膜との積層膜などからなる。層間絶縁膜ＩＬ１を、例えばＣＶＤ法により形成した後、層間絶縁膜ＩＬ１の上面を平坦化する。
【０１４１】
このステップＳ１０では、次に、図３に示すように、層間絶縁膜ＩＬ１を貫通するプラグＰＧを形成する。まず、フォトリソグラフィを用いて層間絶縁膜ＩＬ１上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、例えば導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１４２】
プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ１上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上に、例えばタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１４３】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＮＤＭ上に形成され、図示は省略するが、ゲート電極ＣＧ上などにも形成される。コンタクトホールＣＮＴの底部では、例えばｎ＋型半導体領域ＮＤＭ上のシリサイド膜ＣＳの一部が露出され、図示は省略するが、ゲート電極ＣＧ上のシリサイド膜ＣＳの一部も露出される。
【０１４４】
次に、図３に示すように、層間絶縁膜ＩＬ２および配線ＭＬ１を形成する（図６のステップＳ１１）。
【０１４５】
このステップＳ１１では、まず、図３に示すように、プラグＰＧを形成した層間絶縁膜ＩＬ１上に、例えば酸化シリコンからなる層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に配線溝を形成する。その後、配線溝内を含む層間絶縁膜ＩＬ２上に銅（Ｃｕ）膜を形成する。その後、配線溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えばＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された配線溝内にだけ銅膜を残す。これにより、配線ＭＬ１を形成することができる。このようにして、本実施の形態１の半導体装置を形成することができる。
【０１４６】
なお、本実施の形態１では、銅膜よりなる配線ＭＬ１を形成する例について説明したが、例えば、アルミニウム（Ａｌ）膜よりなる配線ＭＬ１を形成してもよい。
【０１４７】
本実施の形態１の半導体装置の製造方法では、絶縁膜ＩＦＥを、処理液を用いた液処理、すなわち湿式処理により形成する。これにより、例えば絶縁膜ＩＦＥを熱酸化法またはＣＶＤ法により形成する場合に比べ、絶縁膜ＩＦＥの厚さを、１原子層の厚さよりも厚く、かつ、電子またはホールが例えばファウラーノルドハイム（ＦＮ）型トンネル現象により絶縁膜ＩＦＥを横切って注入可能な上限の厚さよりも薄くすることができる。そのため、後述する図２１〜図３０を用いて説明するように、書込・消去電圧、すなわち書込電圧および消去電圧の絶対値を小さくことができ、かつ、データ保持特性を向上させることができる。
【０１４８】
また、本実施の形態１の半導体装置の製造方法によれば、以下に述べる効果も有する。
【０１４９】
例えば、ステップＳ２２において、成膜装置に設けられた成膜室内でＡＬＤ法により電荷蓄積膜ＥＣ１を形成した後、ステップＳ２３において、当該成膜装置の内部であって、かつ、当該成膜室の内部または外部で半導体基板ＳＢを大気中で放置することにより、電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを自然酸化膜として形成する方法も、考えられる。しかし、このような方法では、大気中で放置して自然酸化膜を形成するためには、例えば２４時間程度の長い時間を要するため、半導体装置の製造工程における単位時間当たりに処理可能な半導体基板の枚数、すなわちスループットが低下する。
【０１５０】
一方、本実施の形態１によれば、ステップＳ２３において、例えば上記した枚葉式の液処理装置を用いて液処理を行う場合には、例えば３０秒程度液処理を行った後、例えば２０秒程度乾燥処理を行うことにより、合計５０秒程度で電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを形成することができる。すなわち、本実施の形態１では、上記した液処理により、短時間で膜厚制御性よく極薄の絶縁膜ＩＦＥを形成することができる。
【０１５１】
そのため、本実施の形態１では、半導体装置の製造工程におけるスループットが大幅に向上する。また、液処理により絶縁膜ＩＦＥを形成する工程は、例えば純水を用いた洗浄処理と全く同様の工程であり、半導体装置の製造工程としては既に確立された安定したプロセスであるため、歩留りの向上が期待できる。
【０１５２】
また、本実施の形態１によれば、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１の、例えば２ｎｍ程度の厚さＴＨＥ１を減少させることなく、極薄の絶縁膜ＩＦＥを形成することができる。また、処理液を用いた液処理により絶縁膜ＩＦＥを形成するため、電荷蓄積膜ＥＣ１の上面に付着している異物を容易に除去することができ、電荷蓄積膜ＥＣ１の上面を容易に平滑化することができるので、ＭＯＮＯＳ型トランジスタにおける電荷蓄積部ＥＣＰの電荷蓄積部としての信頼性を、改善することができる。
【０１５３】
あるいは、例えばＡＬＤ法により６００℃未満の低温で形成された電荷蓄積膜ＥＣ１は、大気中の酸素などと反応しやすく、大気に放置しただけでも表面の状態が変わる。そのため、ステップＳ２３において、電荷蓄積膜ＥＣ１の表面に酸素を付着させることにより、電荷蓄積膜ＥＣ１の表面を安定化させることができる。
【０１５４】
また、本実施の形態１によれば、ステップＳ２３において、例えば２３℃以上１００℃以下の低温で絶縁膜ＩＦＥを形成することができるので、主回路に与える熱負荷が少なく、主回路に与える影響も少ない。
【０１５５】
また、後述する図２１〜図３０を用いて説明するように、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタＭＣからなるメモリセルの信頼性を向上させることができる。これにより、従来、例えば要求特性の観点で民生品用途に限って用いられていた、主回路に不揮発性メモリが付加された半導体装置を、車載用途、産業用途または大電力用途にも用いることができる。
【０１５６】
また、後述する図２９および図３０を用いて説明するように、本実施の形態１によれば、ＭＯＮＯＳ型トランジスタＭＣの書込・消去電圧の絶対値を、例えば１０Ｖよりも小さくすることができる。そのため、主回路のベースプロセスが、主回路の線幅が極めて細い、いわゆる先端プロセスである場合から、主回路の線幅がそれほど細くない従来プロセスである場合まで、多種多様な場合にも適応して、主回路にフラッシュメモリとしての不揮発性メモリを混載することが可能となる。具体的には、後述する図３１を用いて説明するように、５Ｖの耐圧を有し、３．３Ｖの電源電圧を有するＩ／Ｏ回路、および、４Ｖの耐圧を有し、２．５Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合でも、不揮発性メモリを混載することが可能となる。
【０１５７】
また、本実施の形態１では、絶縁膜ＩＦＥを形成するために、半導体装置の製造工程で用いるフォトマスクを追加する必要がない。これにより、既存製品としての半導体装置の製造工程に対して新たな工程が付加されることなどによる製造負荷の増加を抑えつつ、主回路にフラッシュメモリとしての不揮発性メモリを混載することが可能となる。そのため、本実施の形態１の半導体装置を設計する際に、従来の半導体装置の設計に用いられてきた資産を流用することが可能となる。
【０１５８】
＜データ保持特性について＞
次に、本実施の形態１の半導体装置におけるデータ保持特性、すなわちリテンション特性について、比較例１の半導体装置と対比しながら説明する。
【０１５９】
図２０は、比較例１の半導体装置の要部断面図である。図２０は、比較例１の半導体装置の要部断面図のうち、ゲート絶縁膜ＧＩＭの周辺を拡大して示す拡大断面図であり、図４の拡大断面図に対応した断面図である。
【０１６０】
図２１は、比較例１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。図２２は、比較例１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。図２３は、実施の形態１の半導体装置の電荷蓄積部における電子トラップ位置の分布を模式的に示す断面図である。図２４は、実施の形態１の半導体装置の書込状態におけるエネルギー分布を示すバンド図である。
【０１６１】
比較例１の半導体装置では、ゲート絶縁膜ＧＩＭは、半導体基板ＳＢの上面ＰＳに形成された絶縁膜ＩＦ１と、絶縁膜ＩＦ１上に形成された絶縁膜としての電荷蓄積膜ＥＣ１００と、電荷蓄積膜ＥＣ１００上に形成された絶縁膜ＩＦ２と、を含む。電荷蓄積膜ＥＣ１００により、電荷蓄積部ＥＣＰ１００が形成される。絶縁膜ＩＦ１は、例えば酸化シリコンからなり、電荷蓄積膜ＥＣ１００は、例えば窒化シリコンからなり、絶縁膜ＩＦ２は、例えば酸化シリコンからなる。したがって、ゲート絶縁膜ＧＩＭは、ＯＮＯ（Oxide-Nitride-Oxide）膜とも称される構造を有する。
【０１６２】
ボトム酸化膜としての絶縁膜ＩＦ１の厚さＴＨ１は、半導体基板ＳＢから電荷蓄積膜ＥＣ１００へのホールのダイレクト・トンネル消去動作を可能にするために、薄くなっており、例えば２ｎｍ程度である。また、電荷蓄積部ＥＣＰ１００としての電荷蓄積膜ＥＣ１００の厚さＴＨＥ１００は、例えば１６ｎｍであり、トップ酸化膜としての絶縁膜ＩＦ２の厚さＴＨ２は、例えば３ｎｍ程度である。
【０１６３】
比較例１の半導体装置では、電荷蓄積部ＥＣＰ１００が、１層の電荷蓄積膜ＥＣ１００からなる。このような場合、ホールが絶縁膜ＩＦ１を直接トンネルして消去動作を行う動作、すなわちダイレクト・トンネル消去動作を可能とするためには、絶縁膜ＩＦ１の厚さＴＨ１を例えば２ｎｍ程度に薄くする。しかし、このように厚さＴＨ１を薄くすると、電荷蓄積膜ＥＣ１００のうち絶縁膜ＩＦ１との界面付近に形成される電子トラップ位置ＥＴ１００と、半導体基板ＳＢの上面との距離が短くなる。そのため、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ１００から半導体基板ＳＢにトンネルしやすく、データ保持特性を向上させることができない。そのため、比較例１の半導体装置の適用範囲は、例えば、８５℃の使用温度で、１０年のデータ保持期間および１０万回のデータ書き換え回数を可能とする、いわゆる民生品用途に限られる。また、比較例１の半導体装置では、消去状態においては、電荷蓄積膜ＥＣ１００から半導体基板ＳＢにホールがトンネルして逃げやすい。
【０１６４】
一方、データ保持特性を向上させるために、電荷蓄積膜ＥＣ１００の厚さＴＨＥ１００を例えば１６ｎｍ程度と厚くすると、ゲート絶縁膜ＧＩＭの厚さを薄くすることにより書込・消去電圧の絶対値を小さくすること、すなわち電圧スケーリングが、阻害される。例えば、比較例１の半導体装置では、書込・消去電圧として±１３Ｖ程度の絶対値の大きな電圧が必要であるため、後述する図３１を用いて説明するように、Ｉ／Ｏ回路のベースプロセスとして１３．５Ｖの耐圧を有し、１３．５Ｖの電源電圧を有するＩ／Ｏ回路を用いる必要がある。
【０１６５】
このように、比較例１の半導体装置では、電荷蓄積膜ＥＣ１００の電圧スケーリングが阻害されるため、書込・消去電圧の絶対値を小さくすること、ＭＯＮＯＳ型トランジスタのセルサイズを縮小すること、および、Ｉ／Ｏ回路を含めた主回路の面積を縮小することが、困難である。
【０１６６】
一方、本実施の形態１の半導体装置では、図２４に示すように、電荷蓄積部ＥＣＰが、２層の電荷蓄積膜ＥＣ１およびＥＣ２と、その間に配置された１層の絶縁膜ＩＦＥと、からなる。図２４に示すように、絶縁膜ＩＦ１、ＩＦＥおよびＩＦ２の各々のバンドギャップは、それぞれ絶縁膜からなる電荷蓄積膜ＥＣ１およびＥＣ２のいずれのバンドギャップよりも大きい。そして、絶縁膜としての電荷蓄積膜ＥＣ１のバンドギャップ中には、不純物準位などからなる電子トラップ位置ＥＴ１が形成され、絶縁膜としての電荷蓄積膜ＥＣ２のバンドギャップ中には、不純物準位などからなる電子トラップ位置ＥＴ２が形成されている。これにより、電荷蓄積膜ＥＣ１は、電荷蓄積膜ＥＣ１中に形成された電子トラップ位置ＥＴ１に、電子からなる電荷を蓄積することができ、電荷蓄積膜ＥＣ２は、電荷蓄積膜ＥＣ２中に形成された電子トラップ位置ＥＴ２に、電子からなる電荷を蓄積することができる。
【０１６７】
このような構造を有することにより、本実施の形態１では、電荷蓄積膜ＥＣ１のうち絶縁膜ＩＦ１との界面付近に形成される電子トラップ位置ＥＴ１に加え、電荷蓄積膜ＥＣ２のうち絶縁膜ＩＦＥとの界面付近に形成され、データ保持特性に有利な新たな電子トラップ位置ＥＴ２を、確保することができる。そして、比較例１において半導体基板ＳＢの上面から例えば２ｎｍ程度離れた位置に配置されていた電子トラップ位置を、本実施の形態１では、半導体基板ＳＢの上面から例えば４ｎｍ程度離れた位置まで遠ざけることができる。そのため、書込み状態、すなわち電子注入後のデータ保持時に電子が電荷蓄積膜ＥＣ２から半導体基板ＳＢにトンネルしにくく、データ保持特性を向上させることができる。
【０１６８】
すなわち、本実施の形態１では、ＭＯＮＯＳ型トランジスタＭＣからなる不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢからゲート絶縁膜ＧＩＭに電子が注入されることにより、データが書き込まれる。また、ＭＯＮＯＳ型トランジスタＭＣからなる不揮発性メモリは、半導体基板ＳＢとゲート電極ＣＧとの間に電圧が印加され、半導体基板ＳＢからゲート絶縁膜ＧＩＭにホールが注入されることにより、データが消去される。
【０１６９】
＜データ消去効率について＞
次に、本実施の形態１の半導体装置におけるデータ消去効率について、比較例１〜比較例３の半導体装置と対比しながら説明する。
【０１７０】
図２５は、比較例１の半導体装置の消去時におけるエネルギー分布を示すバンド図である。図２６は、比較例２の半導体装置の消去時におけるエネルギー分布を示すバンド図である。図２７は、比較例３の半導体装置の消去時におけるエネルギー分布を示すバンド図である。図２８は、実施の形態１の半導体装置の消去時におけるエネルギー分布を示すバンド図である。
【０１７１】
図２５に示すように、比較例１の半導体装置では、電荷蓄積部ＥＣＰ１００が１層の電荷蓄積膜ＥＣ１００からなるが、ボトム酸化膜としての絶縁膜ＩＦ１の厚さＴＨ１は、例えば２ｎｍであり、相対的に薄い。そのため、消去時に半導体基板ＳＢのチャネル領域から電荷蓄積膜ＥＣ１００にホールＨＬが注入されやすく、半導体基板ＳＢのチャネル領域から電荷蓄積膜ＥＣ１００にホールＨＬが注入される効率であるホール注入効率が高い。したがって、比較例１の半導体装置では、容易にデータを消去することができ、データを消去する効率であるデータ消去効率が高い。
【０１７２】
しかし、比較例１の半導体装置では、前述した図２２を用いて説明したように、データ保持特性、すなわちリテンション特性に劣る。
【０１７３】
図２６に示すように、比較例２の半導体装置では、比較例１の半導体装置と同様に、電荷蓄積部ＥＣＰ１００が１層の電荷蓄積膜ＥＣ１００からなるが、ボトム酸化膜としての絶縁膜ＩＦ１の厚さＴＨ１は、例えば４ｎｍ程度を超え、相対的に厚い。このような場合、データ保持特性には優れるものの、書込・消去電圧として例えば±１３Ｖ〜±２０Ｖの絶対値の大きな電圧が必要となり、ＭＯＮＯＳ型トランジスタからなるメモリセルの信頼性が低下する。
【０１７４】
また、書込・消去電圧として絶対値の大きな電圧を用いることにより、例えばｐ型の半導体領域とｎ型の半導体領域との間の接合界面におけるリーク電流、すなわちｐｎ接合におけるリーク電流が大きくなる。そのため、リーク電流を抑制するために、ＭＯＮＯＳ型トランジスタからなるメモリセルのアレイ面積を増大させる必要が生じるため、書込・消去電圧として絶対値の大きな電圧を用いることはできない。
【０１７５】
さらに、書込・消去電圧として絶対値の大きな電圧を用いる場合には、主回路に含まれるＩ／Ｏ回路の耐圧を高くする必要があり、主回路の面積が増大するため、半導体装置としての半導体チップの面積を効率化することができない。
【０１７６】
すなわち、比較例２の半導体装置では、データ保持特性には優れるものの、消去時にチャネル領域から電荷蓄積膜ＥＣ１００にホールＨＬが注入されにくく、ホール注入効率が低い。したがって、比較例２の半導体装置では、容易にデータを消去することができず、データ消去効率が低い。
【０１７７】
図２７に示すように、比較例３の半導体装置では、電荷蓄積部ＥＣＰが、２層の電荷蓄積膜ＥＣ１およびＥＣ２と、その間に配置された１層の絶縁膜ＩＦＥと、からなるが、実施の形態１とは異なり、絶縁膜ＩＦＥの厚さは、電荷蓄積膜ＥＣ１の厚さ以上である。また、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥの厚さの合計の厚さである距離ＤＳＴは、例えば６ｎｍ程度を超えるものであり、相対的に厚い。そのため、比較例３の半導体装置では、データ保持特性には優れるものの、消去時に半導体基板ＳＢのチャネル領域から電荷蓄積膜ＥＣ２にホールＨＬが注入されにくく、ホール注入効率が低い。したがって、比較例３の半導体装置では、容易にデータを消去することができず、データ消去効率が低い。
【０１７８】
上記した比較例１〜比較例３における問題を解決するためには、消去時に絶縁膜ＩＦ１および絶縁膜ＩＦＥを直接トンネルするダイレクト・トンネリング（ＤＴ）を利用することにより、ホール注入効率を高める構造が考えられる。これが、図２８のバンド図により示される本実施の形態１の構造である。これにより、書込・消去電圧として±１２Ｖの電圧で足りるため、書込・消去電圧の絶対値を小さくすることが可能となる。
【０１７９】
図２８に示すように、本実施の形態１の半導体装置では、電荷蓄積部ＥＣＰが、２層の電荷蓄積膜ＥＣ１およびＥＣ２と、その間に配置された１層の絶縁膜ＩＦＥと、からなるが、絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥの厚さの合計の厚さである距離ＤＳＴは、例えば４ｎｍ程度である。
【０１８０】
これにより、電荷保持時には、見かけ上のボトム酸化膜、すなわち絶縁膜ＩＦ１、電荷蓄積膜ＥＣ１および絶縁膜ＩＦＥの厚さの合計の厚さである距離ＤＳＴを、ある程度厚くすることができ、データ保持特性を向上させることができる。
【０１８１】
また、本実施の形態１では、電荷保持時には、データ保持特性が向上するとともに、消去時には、例えば２ｎｍ程度の厚さＴＨ１を有する絶縁膜ＩＦ１を直接トンネルするダイレクト・トンネリング（ＤＴ）を生かし、電荷蓄積膜ＥＣ１およびＥＣ２に、ホールＨＬを効率よく、かつ、より多く蓄積できる構造にもなっている。
【０１８２】
すなわち、本実施の形態１の半導体装置では、データ保持特性に優れることに加え、消去時に、半導体基板ＳＢのチャネル領域から、電荷蓄積膜ＥＣ２に、ホールＨＬが注入されやすく、ホール注入効率が高い。したがって、本実施の形態１の半導体装置では、容易にデータを消去することができ、データ消去効率が高い。そのため、本実施の形態１の半導体装置では、消去電圧の絶対値を、容易に小さくすることができる。
【０１８３】
＜閾値電圧の減衰率について＞
次に、本実施の形態１の半導体装置における閾値電圧の減衰率について、比較例１の半導体装置と対比しながら説明する。
【０１８４】
図２９は、比較例１の半導体装置における閾値電圧の減衰率を説明するためのグラフである。図３０は、実施の形態１の半導体装置における閾値電圧の減衰率を説明するためのグラフである。図２９および図３０の縦軸は、書込時および消去時の閾値電圧を示し、図２９および図３０の横軸は、データ保持期間を示している。
【０１８５】
なお、図２９および図３０では、書込電圧が１０Ｖを超える場合において、データ“０”が書き込まれた書き込み状態のうち、初期の閾値電圧を「“０”Ｖｔｈ」と表記し、データが“１”となった消去時の初期の閾値電圧を「“１”Ｖｔｈ」と表記している。
【０１８６】
比較例１の半導体装置では、電荷蓄積部ＥＣＰ１００が１層の電荷蓄積膜ＥＣ１００からなる（図２１参照）。このような場合、ホールが絶縁膜ＩＦ１を直接トンネルして消去動作を行う動作、すなわちダイレクト・トンネル消去動作を可能とするためには、絶縁膜ＩＦ１の厚さＴＨ１（図２２参照）を例えば２ｎｍ程度に薄くする。しかし、このように厚さＴＨ１を薄くすると、電荷蓄積膜ＥＣ１００のうち絶縁膜ＩＦ１との界面付近に形成される電子トラップ位置ＥＴ１００（図２２参照）と、半導体基板ＳＢの上面との距離が短くなる。そのため、書込み状態、すなわち電子注入後のデータ保持時に、電子が、電荷蓄積膜ＥＣ１００から、半導体基板ＳＢに、トンネルしやすい。したがって、比較例１の半導体装置の適用範囲は、例えば、８５℃の使用温度で、１０年のデータ保持期間および１０万回のデータ書き換え回数を可能とする、いわゆる民生品用途に限られる。
【０１８７】
言い換えれば、比較例１の半導体装置では、電荷蓄積膜ＥＣ１００に電子が注入され、データ“０”が書き込まれた書き込み状態において、電荷蓄積膜ＥＣ１００に電子を注入しやすいものの、電荷蓄積膜ＥＣ１００から半導体基板ＳＢに電子がトンネルして逃げやすい。したがって、書込電圧が１０Ｖ未満の場合、書込電圧が１０Ｖを超える場合に比べ、電荷蓄積膜ＥＣ１００に電子が少ししか注入されず、電荷蓄積膜ＥＣ１００に注入された電子が時間経過に伴って半導体基板ＳＢに多く逃げていく。
【０１８８】
そのため、書込電圧が１０Ｖ未満の場合、例えば１０年のデータ保持期間後では、電荷蓄積膜ＥＣ１００にホールが注入され、データ“０”が消去されて“１”となった消去時の閾値電圧と、書込時の閾値電圧との電圧差は、書込電圧が１０Ｖを超える場合に比べ、小さくなる。また、消去状態においては、電荷蓄積膜ＥＣ１００から半導体基板ＳＢにホールがトンネルして逃げやすい。
【０１８９】
一方、本実施の形態１の半導体装置では、電荷蓄積部ＥＣＰ１００が、２層の電荷蓄積膜ＥＣ１およびＥＣ２と、その間に配置された１層の絶縁膜ＩＦＥと、からなる。これにより、本実施の形態１では、データ保持特性に有利な新たな電子トラップ位置ＥＴ２（図２３参照）を、確保することができる。そして、比較例１に比べ、電子トラップ位置を、半導体基板ＳＢの上面から例えば４ｎｍ程度離れた位置まで遠ざけることができる。
【０１９０】
また、本実施の形態１の半導体装置では、この新たに設けられた電子トラップ位置ＥＴ２から半導体基板ＳＢに電子が逃げにくい。そのため、本実施の形態１では、比較例１に比べ、書込時の閾値電圧がデータ保持期間の経過に伴って減衰する割合、すなわち減衰率が小さくなる。
【０１９１】
また、図３０に示すように、書込電圧が１０Ｖ未満の場合の書込時の閾値電圧の減衰率は、書込電圧が１０Ｖを超える場合の書込時の閾値電圧の減衰率よりも、小さい。すなわち、本実施の形態１では、比較例１とは異なり、書込時の閾値電圧の減衰率が小さくなる効果は、書込電圧の絶対値が小さくなるほど、大きくなる。
【０１９２】
なお、半導体装置の製造工程のプロセス条件によっては、電荷蓄積膜ＥＣ２のうち絶縁膜ＩＦＥとの界面付近に負の固定電荷が発生し、イントリンシックな閾値電圧Ｖｔｈｉが少し高くなることもある。このとき、図２９および図３０に示すように、実施の形態１の閾値電圧Ｖｔｈｉは、比較例１の閾値電圧Ｖｔｈｉよりも高い。
【０１９３】
また、本実施の形態１の半導体装置では、この新たに設けられた電子トラップ位置ＥＴ２から半導体基板ＳＢにホールが逃げにくい。そのため、本実施の形態１では、比較例１に比べ、消去時の閾値電圧がデータ保持期間の経過に伴って減衰する割合、すなわち減衰率が小さくなる。
【０１９４】
したがって、本実施の形態１では、書込電圧が１０Ｖ未満の場合、例えば１０年のデータ保持期間後では、電荷蓄積膜ＥＣ２にホールが注入され、データ“０”が消去されて“１”となった消去時の閾値電圧と、書込時の閾値電圧との電圧差は、比較例１に比べ、大きくなる。
【０１９５】
さらに、本実施の形態１の半導体装置では、データを消去する際に、ホールに、半導体基板ＳＢから電荷蓄積膜ＥＣ２まで容易にダイレクト・トンネルさせることができる。そのため、電荷蓄積膜ＥＣ２に、ホールを効率よく注入することができ、ホールをより多く蓄積することができる。
【０１９６】
これらの効果により、本実施の形態１では、比較例１に比べ、主として電荷蓄積膜ＥＣ２からなる電荷蓄積部ＥＣＰの厚さを、比較例１における電荷蓄積部ＥＣＰ１００の厚さよりも薄くすることができる。そのため、電荷蓄積部ＥＣＰの厚さを薄くするスケーリングの効果によって、書込電圧を例えば１０Ｖ程度以下に下げることが可能である。言い換えれば、本実施の形態１では、ＭＦＮ（Modified Fowler-Nordheim）低電圧書き込みが可能となる。
【０１９７】
＜Ｉ／Ｏ回路面積の低減について＞
次に、本実施の形態１の半導体装置におけるＩ／Ｏ回路面積の低減について、説明する。ここでは、検討例１〜検討例５を例示し、アドオン回路としてＭＯＮＯＳ型トランジスタからなるメモリセルが主回路にアドオンされる場合において、ＭＯＮＯＳ型トランジスタに必要な書込・消去電圧と、その書込・消去電圧に対応した耐圧と、アドオンされる主回路のベースプロセスと、の関係を検討する。
【０１９８】
図３１は、書込・消去電圧、耐圧、および、主回路のベースプロセスとの関係を説明するための表である。主回路のベースプロセスとは、Ｉ／Ｏ回路６（図１参照）に含まれる高耐圧ＭＩＳＦＥＴのベースプロセスを意味し、この高耐圧ＭＩＳＦＥＴのベースプロセスは、Ｉ／Ｏ回路の電源電圧に依存する。そして、図３１において、例えば１３Ｖ−ＩＯとは、主回路のベースプロセスが、１３Ｖの電源電圧を有するＩ／Ｏ回路に含まれる高耐圧ＭＩＳＦＥＴのベースプロセスであることを意味する。
【０１９９】
比較例１の半導体装置では、電荷蓄積部ＥＣＰ１００が１層の電荷蓄積膜ＥＣ１００からなるため、ＭＯＮＯＳ型トランジスタの書込・消去電圧として、絶対値が相対的に大きい±１３．５Ｖの電圧が必要である。このような場合、図３１の検討例１で「１３Ｖ−ＩＯ」として表記されるように、１３．５Ｖの耐圧を有し、１３．５Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合に、ＭＯＮＯＳ型トランジスタの書込・消去動作が可能となる。また、回路設計を工夫することにより、図３１の検討例２で「５Ｖ−ＩＯ」として表記されるように、８Ｖの耐圧を有し、５Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合でも、ＭＯＮＯＳ型トランジスタの書込・消去動作が可能となる。
【０２００】
一方、本実施の形態１の半導体装置では、電荷蓄積部ＥＣＰが、２層の電荷蓄積膜ＥＣ１およびＥＣ２と、その間に配置された１層の絶縁膜ＩＦＥと、からなる。そのため、ＭＯＮＯＳ型トランジスタの書込・消去電圧が、絶対値が相対的に小さい±１０Ｖの電圧で足りる。このような場合、図３１の検討例３で「３．３Ｖ−ＩＯ」として表記されるように、５Ｖの耐圧を有し、３．３Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合に、ＭＯＮＯＳ型トランジスタの書込・消去動作が可能となる。
【０２０１】
また、ＭＯＮＯＳ型トランジスタの書込・消去電圧を、さらに低電圧である±８Ｖの電圧に下げることができれば、図３１の検討例５で「２．５Ｖ−ＩＯ」として表記されるように、４Ｖの耐圧を有し、２．５Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合でも、ＭＯＮＯＳ型トランジスタの書込・消去動作が可能となる。なお、ＭＯＮＯＳ型トランジスタの書込・消去電圧が、±１０Ｖの電圧である場合でも、回路設計を工夫することにより、図３１の検討例４で「２．５Ｖ−ＩＯ」として表記されるように、４Ｖの耐圧を有し、２．５Ｖの電源電圧を有するＩ／Ｏ回路を用いる場合に、ＭＯＮＯＳ型トランジスタの書込・消去動作が可能となる。
【０２０２】
Ｉ／Ｏ回路の電源電圧が１３Ｖ、５Ｖ、３．３Ｖ、２．５Ｖと下がるのに伴って、Ｉ／Ｏ回路を含めた主回路の面積が縮小する。したがって、本実施の形態１の半導体装置では、Ｉ／Ｏ回路の電源電圧が１３Ｖまたは５Ｖである比較例１に比べ、Ｉ／Ｏ回路の電源電圧を３．３Ｖまたは２．５Ｖに小さくすることができ、Ｉ／Ｏ回路を含めた主回路の面積を縮小することができる。したがって、主回路の面積が縮小される分、他の機能を有する回路をアドオンすることができるなど、半導体装置としての半導体チップの面積の効率化を図ることが可能となる。
【０２０３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置の製造方法では、半導体基板ＳＢ上に、絶縁膜ＩＦ１と、絶縁膜ＩＦ１上の電荷蓄積膜ＥＣ１と、電荷蓄積膜ＥＣ１上の絶縁膜ＩＦＥと、絶縁膜ＩＦＥ上の電荷蓄積膜ＥＣ２と、電荷蓄積膜ＥＣ２上の絶縁膜ＩＦ２と、からなる絶縁膜部ＩＦＰを形成する。次いで、絶縁膜部ＩＦＰ上に、導電膜ＣＦ１を形成し、導電膜ＣＦ１および絶縁膜部ＩＦＰをパターニングして、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成する。電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有し、絶縁膜ＩＦＥは、シリコンおよび酸素を含有し、電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する。絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄く、電荷蓄積膜ＥＣ２の厚さＴＨＥ２は、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも厚い。また、絶縁膜ＩＦＥは、水を含む処理液を用いて電荷蓄積膜ＥＣ１の上面を処理することにより、形成される。
【０２０４】
これにより、電荷蓄積部ＥＣＰの厚さ方向における中心位置よりも半導体基板ＳＢ側に、シリコンと酸素とを含有する絶縁膜ＩＦＥを、短時間で膜厚制御性よく形成することができる。そのため、ＭＯＮＯＳ型トランジスタからなるメモリセルを備えた半導体装置において、書込・消去電圧の絶対値を小さくし、データ保持特性を向上させ、かつ、半導体装置の製造工程におけるスループットを向上させることができる。
【０２０５】
（実施の形態２）
実施の形態１の半導体装置の製造方法では、処理液として純水を用いて半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成した。それに対して、実施の形態２の半導体装置の製造方法では、オゾン水、過酸化水素水を含む処理液など、水を含む各種の処理液を用いて半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成する。
【０２０６】
なお、本実施の形態２の半導体装置の構造は、実施の形態１の半導体装置の構造と同様である。
【０２０７】
＜半導体装置の製造工程＞
図３２は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図３２は、図６のステップＳ４に含まれる工程を示す。
【０２０８】
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、まず、図６のステップＳ１〜ステップＳ３の工程を行った後、図７のステップＳ２１およびステップＳ２２と同様の工程（図３２のステップＳ３１およびステップＳ３２）を行う。これにより、図１０〜図１３に示すように、絶縁膜部ＩＦＰのうち、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１と、を形成する。
【０２０９】
次に、図１２および図１３に示すように、水を含む処理液を用いた液処理、すなわち湿式処理により、絶縁膜ＩＦＥを形成する（図３２のステップＳ３３）。このステップＳ３３では、図７のステップＳ２３の工程と同様に、メモリ形成領域ＭＲで、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成する。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンまたは酸窒化シリコンからなる。
【０２１０】
このステップＳ３３でも、図７のステップＳ２３の工程と同様に、まず、ステップＳ３２が行われた後の半導体基板ＳＢを、液処理装置（図示せず）に設けられたウェハステージ（図示せず）により保持する。次に、ウェハステージとともに半導体基板ＳＢを回転させた状態で、液処理装置に設けられたノズル（図示せず）から半導体基板ＳＢの上面ＰＳに、例えば３０秒程度、例えば室温すなわち２３℃程度に維持された処理液を供給する。そして、供給された処理液により、例えば窒化シリコンからなる電荷蓄積膜ＥＣ１の上面を液処理、すなわち湿式処理することにより、電荷蓄積膜ＥＣ１上に、厚さＴＨＩＥを有する絶縁膜ＩＦＥを形成する。
【０２１１】
一方、本実施の形態２では、処理液として、オゾン（Ｏ３）水、過酸化水素（Ｈ２Ｏ２）水を含む処理液、フッ酸を含む処理液など、水を含む各種の処理液を用いることができる。このうち、オゾン（Ｏ３）水、過酸化水素（Ｈ２Ｏ２）水を含む処理液は、酸化膜を形成するための処理液であり、フッ酸を含む処理液は、酸化膜を除去するための処理液である。
【０２１２】
処理液として、オゾン水を用いる場合には、半導体基板ＳＢの上面ＰＳに、例えば１０秒程度、例えば室温すなわち２３℃に維持された処理液を供給することができる。また、オゾン水の濃度を、１〜１００ｍｇ／Ｌとすることができる。
【０２１３】
また、過酸化水素水を含む処理液として、硫酸過水（Sulfuric acid-Hydrogen Peroxide Mixture：ＳＰＭ）、アンモニア過水（Ammonium Hydroxide-Hydrogen Peroxide Mixture：ＡＰＭ）、または、塩酸過水（Hydrochloride-Hydrogen Peroxide Mixture：ＨＰＭ）を用いることができる。そして、過酸化水素水を含む処理液を用いる場合には、半導体基板ＳＢの上面ＰＳに、例えば１０分程度、例えば２３〜１６０℃程度に維持された処理液を供給することができる。
【０２１４】
ステップＳ３３で処理液として用いられるオゾン水、および、過酸化水素水を含む処理液のいずれも、ステップＳ２３で用いられる処理液としての純水に比べると、酸化力が強い。すなわち、ステップＳ３３における絶縁膜ＩＦＥの形成方法は、ステップＳ２３における絶縁膜ＩＦＥの形成方法に比べ、電荷蓄積膜ＥＣ１の上面に、酸化膜としての絶縁膜ＩＦＥを、より積極的に形成するものである。そのため、処理液としてオゾン水、および、過酸化水素水を含む処理液を用いる場合には、例えば処理液を供給する時間を短くすることができる。
【０２１５】
なお、ステップＳ３３の第１変形例として、オゾン水、および、過酸化水素水を含む処理液のうち、ある種類の処理液を用いて電荷蓄積膜ＥＣ１の上面を液処理する工程と、他の種類の処理液または純水を用いて電荷蓄積膜ＥＣ１の上面を液処理する工程と、を組み合わせることもできる。
【０２１６】
あるいは、ステップＳ３３の第２変形例として、純水、オゾン水、または、過酸化水素水を含む処理液、のうち、いずれかを用いて電荷蓄積膜ＥＣ１の上面を液処理する工程（第１工程）と、フッ酸を含む処理液を用いて電荷蓄積膜ＥＣ１の上面を液処理する工程（第２工程）と、を組み合わせることもできる。フッ酸を含む処理液として、例えばバッファードフッ酸（Buffered Hydrofluoric Acid：ＢＨＦ）を用いることもできる。
【０２１７】
第２工程で、フッ酸を含む処理液を用いて電荷蓄積膜ＥＣ１の上面を液処理することにより、第１工程で、電荷蓄積膜ＥＣ１の上面に形成された極薄の酸化膜を除去することができる。したがって、例えば第２工程を行って、電荷蓄積膜ＥＣ１の上面を清浄化した後、第１工程を行って酸化膜を形成することにより、電荷蓄積膜ＥＣ１と絶縁膜ＩＦＥとの接合を良好にしつつ、電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを形成することができる。
【０２１８】
また、例えば第１工程と第２工程とを交互に繰り返すことにより、電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを形成することもできる。これにより、電荷蓄積膜ＥＣ１の上面で表層をエッチングしながら絶縁膜ＩＦＥを形成することになるので、電荷蓄積膜ＥＣ１と絶縁膜ＩＦＥとの接合をさらに良好にしつつ、電荷蓄積膜ＥＣ１上に絶縁膜ＩＦＥを形成することができる。
【０２１９】
ステップＳ３３でも、ステップＳ２３と同様に、絶縁膜ＩＦＥの厚さは、少なくとも１原子層以上であるか、または、０．１ｎｍよりも厚い。また、絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄い。さらに、絶縁膜ＩＦＥの厚さＴＨＩＥは、絶縁膜ＩＦ１の厚さＴＨ１よりも薄い。
【０２２０】
すなわち、ステップＳ３３でも、ステップＳ２３と同様に、上記した液処理により、短時間で膜厚制御性よく極薄の絶縁膜ＩＦＥを形成することができる。
【０２２１】
そして、純水の供給を停止した後、例えば２０秒程度、さらに半導体基板ＳＢを回転して振り切り乾燥し、乾燥処理を行う。その後、半導体基板ＳＢの回転を停止し、半導体基板ＳＢをウェハステージから取り外す。
【０２２２】
また、処理液により半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１の上面に付着した異物を除去することができ、電荷蓄積膜ＥＣ１の上面を滑らかにすることができる。そのため、ＭＯＮＯＳ型トランジスタの信頼性を向上させることができる。
【０２２３】
次に、図７のステップＳ２４およびステップＳ２５と同様の工程（図３２のステップＳ３４およびステップＳ３５）を行って、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＩＦ２と、を含む絶縁膜部ＩＦＰを形成することができる。
【０２２４】
その後、図６のステップＳ５〜ステップＳ１１の工程を行って、図３に示した実施の形態１の半導体装置と同様の半導体装置を形成することができる。
【０２２５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、絶縁膜ＩＦＥは、水を含む処理液を用いて電荷蓄積膜ＥＣ１の上面を処理することにより、形成される。そのため、本実施の形態２でも、実施の形態１と同様の効果を有する。
【０２２６】
一方、本実施の形態２では、処理液として、オゾン水、または、過酸化水素水を含む処理液を用いることができる。オゾン水、および、過酸化水素水を含む処理液のいずれも、実施の形態１で用いられる処理液としての純水に比べると、酸化力が強い。そのため、本実施の形態２では、実施の形態１に比べ、処理液を供給する時間を短くすることができる。または、本実施の形態２では、実施の形態１に比べ、データ保持特性をさらに向上させることができ、半導体装置の性能をさらに向上させることができる。
【０２２７】
あるいは、本実施の形態２では、処理液として、フッ酸を含む処理液を用いることができる。そのため、酸化膜を形成するための液処理を行う工程と、酸化膜を除去するためのフッ酸を含む処理液を供給して液処理を行う工程と、を組み合わせることにより、電荷蓄積膜ＥＣ１と絶縁膜ＩＦＥとの接合を良好にすることができる。
【０２２８】
（実施の形態３）
実施の形態１の半導体装置の製造方法では、処理液を用いて半導体基板ＳＢを液処理することにより、電荷蓄積膜ＥＣ１上に、絶縁膜ＩＦＥを形成した。それに対して、実施の形態３の半導体装置の製造方法では、成膜装置を用いて絶縁膜ＩＦＥを形成する。
【０２２９】
なお、本実施の形態３の半導体装置の構造は、実施の形態１の半導体装置の構造と同様である。
【０２３０】
＜半導体装置の製造工程＞
図３３は、実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。図３３は、図６のステップＳ４に含まれる工程を示す。
【０２３１】
本実施の形態３の半導体装置の製造方法では、実施の形態１の半導体装置の製造方法と同様に、まず、図６のステップＳ１〜ステップＳ３の工程を行った後、図７のステップＳ２１およびステップＳ２２と同様の工程（図３３のステップＳ４１およびステップＳ４２）を行う。これにより、図１０〜図１３に示すように、絶縁膜部ＩＦＰのうち、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１と、を形成する。
【０２３２】
次に、図１２および図１３に示すように、絶縁膜ＩＦＥを形成する（図３３のステップＳ４３）。このステップＳ４３では、図７のステップＳ２３の工程とは異なり、メモリ形成領域ＭＲで、半導体基板ＳＢの上面ＰＳに、成膜装置を用いて絶縁膜ＩＦＥを形成する。絶縁膜ＩＦＥは、シリコンおよび酸素を含有する絶縁膜であり、例えば酸化シリコンまたは酸窒化シリコンからなる。
【０２３３】
好適には、絶縁膜ＩＦＥを、ＡＬＤ法により形成することができる。ＡＬＤ法では、例えば、前駆体ガスの分子を化学吸着させて１原子層を形成する工程と、余剰の前駆体ガスの分子をパージして除去する工程と、を交互に繰返すことによって、１原子層ずつ積み上げて膜を成膜する。ＬＰＣＶＤ法では、例えば酸化シリコンからなり、均質な絶縁膜ＩＦＥを形成するために、通常６００℃以上の温度が必要になるが、ＡＬＤ法では、６００℃未満の例えば４００℃程度の低温でも、酸化シリコンからなり、均質な絶縁膜ＩＦＥを形成することができる。
【０２３４】
また、図７のステップＳ２２と同様に、ステップＳ４２で、電荷蓄積膜ＥＣ１を、成膜装置の内部に設けられた成膜室の内部でＡＬＤ法により６００℃未満の例えば４００℃程度の低温で形成する場合には、ステップＳ４３で、その成膜室の内部で連続して絶縁膜ＩＦＥを形成することができる。そのため、半導体装置の製造工程における単位時間当たりに処理可能な半導体基板の枚数、すなわちスループットを向上させることができ、受注から製品供給までの所要時間であるＴＡＴ（Turn Around Time）を短縮することができる。
【０２３５】
ステップＳ４３でも、ステップＳ２３と同様に、絶縁膜ＩＦＥの厚さは、少なくとも１原子層以上であるか、または、０．１ｎｍよりも厚い。また、絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄い。
【０２３６】
すなわち、ステップＳ４３でも、ステップＳ２３と同様に、短時間で膜厚制御性よく極薄の絶縁膜ＩＦＥを形成することができる。
【０２３７】
なお、ＡＬＤ法に代え、例えばＰＥＣＶＤ法などにより、ＬＰＣＶＤ法または熱ＣＶＤ法などにおける成膜温度である６００℃未満の、例えば４００℃程度の低温で、例えば窒化シリコンからなる絶縁膜ＩＦＥを形成することができる。電荷蓄積膜ＥＣ１について前述したのと同様に、このような６００℃未満の低温で絶縁膜ＩＦＥを形成する成膜装置、すなわち低温化成膜装置を用いて形成され、シリコンおよび酸化を含有する絶縁膜を、「低温化酸化膜」と称する。このとき、ステップＳ４３では、低温化酸化膜としての電荷蓄積膜ＥＣ１を、低温化成膜装置を用いて６００℃未満の例えば４００℃程度の低温で形成することになる。
【０２３８】
次に、図７のステップＳ２４およびステップＳ２５と同様の工程（図３３のステップＳ４４およびステップＳ４５）を行って、絶縁膜ＩＦ１と、電荷蓄積膜ＥＣ１と、絶縁膜ＩＦＥと、電荷蓄積膜ＥＣ２と、絶縁膜ＩＦ２と、を含む絶縁膜部ＩＦＰを形成することができる。
【０２３９】
その後、図６のステップＳ５〜ステップＳ１１の工程を行って、図３に示した実施の形態１の半導体装置と同様の半導体装置を形成することができる。
【０２４０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置の製造方法では、半導体基板ＳＢ上に、絶縁膜ＩＦ１と、絶縁膜ＩＦ１上の電荷蓄積膜ＥＣ１と、電荷蓄積膜ＥＣ１上の絶縁膜ＩＦＥと、絶縁膜ＩＦＥ上の電荷蓄積膜ＥＣ２と、電荷蓄積膜ＥＣ２上の絶縁膜ＩＦ２と、からなる絶縁膜部ＩＦＰを形成する。次いで、絶縁膜部ＩＦＰ上に、導電膜ＣＦ１を形成し、導電膜ＣＦ１および絶縁膜部ＩＦＰをパターニングして、ゲート電極ＣＧおよびゲート絶縁膜ＧＩＭを形成する。電荷蓄積膜ＥＣ１は、シリコンおよび窒素を含有し、絶縁膜ＩＦＥは、シリコンおよび酸素を含有し、電荷蓄積膜ＥＣ２は、シリコンおよび窒素を含有する。絶縁膜ＩＦＥの厚さＴＨＩＥは、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも薄く、電荷蓄積膜ＥＣ２の厚さＴＨＥ２は、電荷蓄積膜ＥＣ１の厚さＴＨＥ１よりも厚い。また、絶縁膜ＩＦＥは、６００℃未満の温度でＣＶＤ法により形成される。
【０２４１】
これにより、本実施の形態３でも、実施の形態１と同様に、電荷蓄積部ＥＣＰの厚さ方向における中心位置よりも半導体基板ＳＢ側に、シリコンと酸素とを含有する絶縁膜ＩＦＥを、短時間で膜厚制御性よく形成することができる。そのため、本実施の形態３でも、実施の形態１と同様に、ＭＯＮＯＳ型トランジスタからなるメモリセルを備えた半導体装置において、書込・消去電圧の絶対値を小さくし、データ保持特性を向上させ、かつ、半導体装置の製造工程におけるスループットを向上させることができる。
【０２４２】
一方、本実施の形態３では、成膜装置の内部に設けられた成膜室の内部で電荷蓄積膜ＥＣ１を形成した後、当該成膜室の内部で連続して絶縁膜ＩＦＥを形成することができる。そのため、実施の形態１に比べ、半導体装置の製造工程におけるスループットをさらに向上させることができる。
【０２４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２４４】
１  ＣＰＵ
２  ＲＯＭ
３  ＲＡＭ
４  アナログ回路
５  不揮発性メモリ
６  Ｉ／Ｏ回路
１０  メモリアレイ
１１  直接周辺回路部
１２  間接周辺回路部
ＣＦ１  導電膜
ＣＧ  ゲート電極
ＣＨＰ１  半導体チップ
ＣＮＴ  コンタクトホール
ＣＳ  シリサイド膜
ＣＴ１〜ＣＴ８  セルトランジスタ
ＤＬ１〜ＤＬ４  データ線
ＤＳＴ  距離
ＥＣ、ＥＣ１、ＥＣ２  電荷蓄積膜
ＥＣＰ  電荷蓄積部
ＥＴ１、ＥＴ２  電子トラップ位置
ＧＩＭ  ゲート絶縁膜
ＨＬ  ホール
ＩＦ１、ＩＦ２、ＩＦＥ  絶縁膜
ＩＦＰ  絶縁膜部
ＩＬ１、ＩＬ２  層間絶縁膜
ＬＤＭ  ｎ−型半導体領域
ＭＣ  ＭＯＮＯＳ型トランジスタ
ＭＬ１  配線
ＭＲ  メモリ形成領域
ＮＤＭ  ｎ＋型半導体領域
ＰＧ  プラグ
ＰＳ  上面
ＰＷＭ  ｐ型ウェル
ＳＢ  半導体基板
ＳＬ１〜ＳＬ４  ソース線
ＳＮＦ  絶縁膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォールスペーサ
ＴＨ１、ＴＨ２、ＴＨＥ１、ＴＨＥ２、ＴＨＩＥ  厚さ
ＶＭＧ  ｐ型半導体領域
ＷＥ１、ＷＥ２  ウェル
ＷＬ１、ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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