(57)【特許請求の範囲】
【請求項１】
Ｎ個の複数のドライバＩＣと、
データの書き込みとデータの読み出しを同時に行うことが可能なＮ個以上の複数の双方向メモリと、
入力クロックを出力クロックに変換する位相同期回路と、
前記入力クロックに同期して前記複数の双方向メモリにデータを書き込む書き込み制御部と、
前記出力クロックに同期して前記複数の双方向メモリから前記データを読み出して前記複数のドライバＩＣに出力させる読み出し制御部と、
を備え、
前記出力クロックの周波数は前記入力クロックの周波数よりも小さくかつ前記入力クロックの周波数の１／Ｎ倍よりも大きく、
前記書き込み制御部は、前記複数の双方向メモリへ順に前記データの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで前記書き込み単位周期を繰り返し、
前記読み出し制御部は、前記複数の双方向メモリから前記データの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで前記読み出し単位周期を繰り返し、
前記複数の双方向メモリの少なくとも１つの双方向メモリにおいて、前記データの書き込みと前記データの読み出しが同時に行われ、
前記複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しが行われ、
前記読み出し単位周期に前記読み出しブランク期間を加えた時間が、前記書き込み単位周期に前記書き込みブランク期間を加えた時間を上回らない、
表示装置。
【請求項２】
前記Ｎ個以上の複数の双方向メモリは、第１から第３の双方向メモリであり、
前記書き込み制御部は、前記第１から第３の双方向メモリの順に書き込みを行い、
前記第３の双方向メモリへの書き込みと前記第３の双方向メモリからの読み出しが同時に行われ、
前記第１から第３の双方向メモリにおいて、読み出しが同時に行われる期間が存在する、
請求項１に記載の表示装置。
【請求項３】
前記Ｎ個以上の複数の双方向メモリは、第１から第４の双方向メモリであり、
前記書き込み制御部は、前記第１から第４の双方向メモリの順に書き込みを行い、
前記第４の双方向メモリへの書き込みと前記第４の双方向メモリからの読み出しが同時に行われ、
前記第１から第４の双方向メモリにおいて、読み出しが同時に行われる期間が存在する、
請求項１に記載の表示装置。
【請求項４】
Ｎ個の複数のドライバＩＣと、
データの書き込みとデータの読み出しを同時に行うことが可能なＮ個以上の複数の双方向メモリと、
入力クロックを出力クロックに変換する位相同期回路と、
前記入力クロックに同期して前記複数の双方向メモリにデータを書き込む書き込み制御部と、
前記出力クロックに同期して前記複数の双方向メモリから前記データを読み出して前記複数のドライバＩＣに出力させる読み出し制御部と、
を備え、
前記出力クロックの周波数は前記入力クロックの周波数よりも小さくかつ前記入力クロックの周波数の１／Ｎ倍よりも大きい表示装置の駆動方法であって、
前記書き込み制御部が、前記複数の双方向メモリへ順に前記データの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで前記書き込み単位周期を繰り返す書き込み工程と、
前記読み出し制御部が、前記複数の双方向メモリから前記データの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで前記読み出し単位周期を繰り返す読み出し工程と、
を備え、
前記書き込み工程および前記読み出し工程において、前記複数の双方向メモリの少なくとも１つの双方向メモリにおいて、前記データの書き込みと前記データの読み出しが同時に行われ、
前記読み出し工程において、前記複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しが行われ、
前記読み出し単位周期に前記読み出しブランク期間を加えた時間が、前記書き込み単位周期に前記書き込みブランク期間を加えた時間を上回らない、
表示装置の駆動方法。
【請求項５】
前記Ｎ個以上の複数の双方向メモリは、第１から第３の双方向メモリであり、
前記書き込み工程において、前記書き込み制御部が、前記第１から第３の双方向メモリの順に書き込みを行い、
前記書き込み工程および前記読み出し工程において、前記第３の双方向メモリへの書き込みと前記第３の双方向メモリからの読み出しが同時に行われ、
前記読み出し工程において、前記第１から第３の双方向メモリにおいて、読み出しが同時に行われる期間が存在する、
請求項４に記載の表示装置の駆動方法。
【請求項６】
前記Ｎ個以上の複数の双方向メモリは、第１から第４の双方向メモリであり、
前記書き込み工程において、前記書き込み制御部が、前記第１から第４の双方向メモリの順に書き込みを行い、
前記書き込み工程および前記読み出し工程において、前記第４の双方向メモリへの書き込みと前記第４の双方向メモリからの読み出しが同時に行われ、
前記読み出し工程において、前記第１から第４の双方向メモリにおいて、読み出しが同時に行われる期間が存在する、
請求項４に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、外部機器より入力された映像信号を所望の信号フォーマットに変換する映像信号処理部を有する。映像信号処理部において様々な描画処理やタイミング調整などが行われている。
【０００３】
映像信号処理部にてフォーマット変換された映像データ信号は、信号伝送用の配線ケーブルや回路基板(リジット基板やフレキシブル基板)を通り液晶パネル駆動用のドライバＩＣへと転送される。
【０００４】
近年では、１信号配線あたりのデータ転送量を向上するため、様々なデータフォーマットが開発、導入されている。例えば、差動信号方式の１種であるｍｉｎｉ−ＬＶＤＳ方式では、１ペア(２本１組)の信号配線で８ｂｉｔの映像信号まで伝送することが可能となっている。このような差動信号方式は信号配線の数を減少できるだけでなく、外部ノイズの影響を受けにくいという特徴を持っているため、現在は多くの液晶表示装置に使用されている。
【０００５】
しかしながら、１信号線あたりのデータ転送量を多くするためには、出力データの伝送速度を入力側よりも十分に早くする必要がある。前述のｍｉｎｉ−ＬＶＤＳ伝送を例とすれば、６ｂｉｔデータ伝送時には３倍、８ｂｉｔデータ伝送時には４倍の転送速度が必要である。このように、データの転送速度を速くすると、基板配線上の浮遊容量や配線インダクタンスの影響が無視できないものとなり、放射ノイズレベル上昇の原因となってしまう。伝送配線のレイアウト設計時にはこのような特性(寄生容量など)を考慮した上で配置配線を行わなければならない。また、必要に応じてノイズ対策部品を搭載するなどの対応が必要になり、単純なコストアップや基板面積増大を招いている。
【０００６】
上記問題を解決するために、映像信号処理部とドライバＩＣ間の転送データを奇数、偶数に分けて、出力のデータ転送速度を半分にするといった対策方法や、複数のラインメモリを使用した転送速度引き下げの方法（例えば特許文献１を参照）が検討されてきた。
【０００７】
また、一旦メモリに格納したデータをＲＧＢ個別の周波数で読み出すなどの方法（特許文献２を参照）も考えられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２０７４３４号公報
【特許文献２】特開２００９−１５１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前述の出力データを偶数/奇数に分けて転送する方式の場合、データ配線の本数が２倍になってしまい、回路基板内の配線領域が２倍になってしまう。従って、基板面積拡大につながってしまう。更に、データ信号に使用する消費電力が２倍になってしまうという問題がある。また、同方式に対応可能なドライバＩＣ以外には適用できないため、使用するためには部材レベルでの制約をうけることになる。
【００１０】
ラインメモリを用いた従来の方式(出力を２分割したパラレル駆動)では、１水平期間分のデータ書き込み完了を待ってからデータ読み出しを行う。この場合、メモリに格納したデータの上書きを避けるためには最低２水平期間分のラインメモリが必要となってしまう。そのため、映像信号処理用の集積回路内にＳＲＡＭを内蔵することでコスト低減を図ろうとする場合は、チップ面積内でのＳＲＡＭの占有面積が大きくなってしまうという問題がある。
【００１１】
このとき、出力の転送速度を１／２倍(出力２分割のため)にする方法が知られているが、データブランク期間中のデータクロック数も１／２になってしまうため、使用状況によっては後段のドライバＩＣの定めるタイミング制約を満足できなくなってしまう可能性がある。これを解決するためには、入力機器側へのデータブランキング期間要求を拡大しなければならず、既存機器では使用が不可能になってしまうケースもある。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、ドライバＩＣに入力されるデータの転送速度を抑制し、かつ、入力映像信号に依存しないブランク期間を表示装置側で確保することが可能な表示装置およびその駆動方法の提供を目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る表示装置は、Ｎ個の複数のドライバＩＣと、データの書き込みとデータの読み出しを同時に行うことが可能なＮ個以上の複数の双方向メモリと、入力クロックを出力クロックに変換する位相同期回路と、入力クロックに同期して複数の双方向メモリにデータを書き込む書き込み制御部と、出力クロックに同期して複数の双方向メモリからデータを読み出して複数のドライバＩＣに出力させる読み出し制御部と、を備え、出力クロックの周波数は入力クロックの周波数よりも小さくかつ入力クロックの周波数の１／Ｎ倍よりも大きく、書き込み制御部は、複数の双方向メモリへ順にデータの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで書き込み単位周期を繰り返し、読み出し制御部は、複数の双方向メモリからデータの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで読み出し単位周期を繰り返し、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込みとデータの読み出しが同時に行われ、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しが行われ、読み出し単位周期に読み出しブランク期間を加えた時間が、書き込み単位周期に書き込みブランク期間を加えた時間を上回らない。
また、本発明に係る表示装置の駆動方法は、Ｎ個の複数のドライバＩＣと、データの書き込みとデータの読み出しを同時に行うことが可能なＮ個以上の複数の双方向メモリと、入力クロックを出力クロックに変換する位相同期回路と、入力クロックに同期して複数の双方向メモリにデータを書き込む書き込み制御部と、出力クロックに同期して複数の双方向メモリからデータを読み出して複数のドライバＩＣに出力させる読み出し制御部と、を備え、出力クロックの周波数は入力クロックの周波数よりも小さくかつ入力クロックの周波数の１／Ｎ倍よりも大きい表示装置の駆動方法であって、書き込み制御部が、複数の双方向メモリへ順にデータの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで書き込み単位周期を繰り返す書き込み工程と、読み出し制御部が、複数の双方向メモリからデータの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで読み出し単位周期を繰り返す読み出し工程と、を備え、書き込み工程および読み出し工程において、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込みとデータの読み出しが同時に行われ、読み出し工程において、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しが行われ、読み出し単位周期に読み出しブランク期間を加えた時間が、書き込み単位周期に書き込みブランク期間を加えた時間を上回らない。
【発明の効果】
【００１４】
本発明に係る表示装置によれば、入力データに対して出力データの転送速度を抑制し、かつ、入力映像信号に依存せずにタイミングマージン（出力データのブランク期間）を確保することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る表示装置の映像信号処理部の機能ブロック図である。
【図２】実施の形態１に係る表示装置の液晶パネル、ソースドライバＩＣおよび双方向メモリの関係を示す機能ブロック図である。
【図３】実施の形態１に係る表示装置のデータ書き込みおよびデータ読み出しのシーケンスを示す図である。
【図４】実施の形態２に係る表示装置の液晶パネル、ソースドライバＩＣおよび双方向メモリの関係を示す機能ブロック図である。
【図５】実施の形態２に係る表示装置のデータ書き込みおよびデータ読み出しのシーケンスを示す図である。
【図６】前提技術に係る表示装置のデータ書き込みおよびデータ読み出しのシーケンスを示す図である。
【発明を実施するための形態】
【００１６】
＜前提技術＞
本発明の実施形態を説明する前に、本発明の前提となる技術について説明する。図６は、前提技術におけるラインメモリへのデータの書き込みおよびデータの読み出しのシーケンスを示す図である。前提技術における表示装置は、２水平期間分のラインメモリ（第１から第４のメモリ）と、第１、第２のドライバＩＣを備える。前提技術においては、クロック周波数Ｆで第１から第４のメモリへのデータの書き込みが行われ、クロック周波数Ｆ／２で第１から第４のメモリからデータの読み出しが行われる。
【００１７】
図６に示すように、まず、第１のメモリに画面右半分の水平期間分のデータが書き込まれる。続いて、第２のメモリに画面左半分の水平期間分のデータが書き込まれる。ブランク期間を挟んで、第３のメモリに画面右半分の水平期間分のデータが書き込まれる。続いて、第４のメモリに画面左半分の水平期間分のデータが書き込まれる。ブランク期間を挟んで、第１から第４のメモリに対して、上記一連の書き込み動作が繰り返される。
【００１８】
次に、読み出し動作を説明する。図６に示すように、第２のメモリへの書き込みが完了すると、第１、第２のメモリから並列にデータの読み出しを行い、第１のデータとして第１のドライバＩＣへ出力する。次に、第４のメモリへの書き込みが完了すると、第３、第４のメモリから並列にデータの読み出しを行い、第２のデータとして第２のドライバＩＣへ出力する。第１から第４のメモリに対して、上記一連の読み出し動作が繰り返される。なお、読み出し動作のブランク期間は、書き込み動作に要する期間（画面半分の水平期間分のデータを書き込む期間）で規定される。
【００１９】
ラインメモリを用いた前提技術(出力を２分割したパラレル駆動)においては、１水平期間分のデータ書き込み完了を待ってから、データの読み出しを行う。この場合、メモリに格納したデータの上書きを避けるためには最低２水平期間分のラインメモリが必要となってしまう。そのため、映像信号処理用の集積回路内にＳＲＡＭを内蔵することでコスト低減を図ろうとする場合は、チップ面積内でのＳＲＡＭの占有面積が大きくなってしまうという問題があった。
【００２０】
このとき、出力の転送速度を１／２倍(出力２分割のため)にすると、データブランク期間中のデータクロック数も１／２になってしまうため、使用状況によっては後段のドライバＩＣの定めるタイミング制約を満足できなくなってしまう可能性がある。これを解決するためには、入力機器側へのデータブランキング期間要求を拡大しなければならず、既存の表示装置では入力機器に対応できず、使用が不可能になってしまう場合もある。
【００２１】
＜実施の形態１＞
＜構成＞
図１は、本実施の形態１における表示装置に備わる映像信号処理部５の機能ブロック図である。図２は、本実施の形態１における表示装置の液晶パネル４、ソースドライバＩＣおよび双方向メモリの関係を示す機能ブロック図である。
【００２２】
映像信号処理部５は、データ格納用の第１から第３の双方向メモリ１１，１２，１３（以降では、第１のメモリ１１、第２のメモリ１２、第３のメモリ１３とも記載する）と、書き込み制御部１と、読み出し制御部２と、位相同期回路３とを備える。
【００２３】
ここで、第１から第３の双方向メモリ１１，１２，１３とは、書き込みと読み出しを同時に行うことが可能なメモリであり、例えばＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）である。本実施の形態１では、１つのドライバＩＣに１つのメモリを割り当てる構成とするが、１つのドライバＩＣに割り当てるメモリの数は２つ以上でも構わない。
【００２４】
表示装置はさらに、第１から第３のソースドライバＩＣ２１，２２，２３を備える。第１から第３のメモリ１１，１２，１３から読み出されたデータは、第１から第３のソースドライバＩＣ２１，２２，２３にそれぞれ入力される。第１から第３のソースドライバＩＣ２１，２２，２３のそれぞれは、入力されたデータに基づいて、水平方向に３分割された液晶パネル４の各領域の駆動を行う。
【００２５】
映像信号処理部５に入力された映像信号は、入力クロックベースで生成された書き込み制御信号により、第１から第３のメモリ１１，１２，１３へ連続的に書き込まれる。本実施の形態１では、１つのメモリに１／３水平解像度分のデータを格納する。
【００２６】
また、読み出し制御部２を動作させるための出力クロックを、入力クロックを用いて、位相同期回路３で生成する。本実施の形態１の場合、出力クロックの倍率は、最小で入力クロックの１／３倍だが、出力データのブランク期間（タイミングマージン）を確保するため、３／５倍とする。つまり、出力クロックの周波数は入力クロックの周波数の３／５倍に設定する。入出力のクロックの周波数の比は５：３、出力データ転送速度は入力データの６０％になる。
【００２７】
＜動作＞
まず、書き込み動作（書き込み工程）を説明する。図３に示すように、書き込み制御部１は、第１のメモリ１１に１／３水平解像度分のデータ書き込む。続いて、第２のメモリ１２に１／３水平解像度分のデータ書き込む。さらに、第３のメモリ１３に１／３水平解像度分のデータ書き込む。以上の一連の書き込み動作を書き込み単位周期とする。書き込みブランク期間を挟んで、書き込み制御部１は書き込み単位周期を繰り返す。
【００２８】
次に、読み出し動作（読み出し工程）を説明する。図３に示すように、第１のメモリ１１への書き込みが完了すると同時に、読み出し制御部２は、第１のメモリ１１からデータの読み出しを開始する。ここで、１つのメモリから読み出しが完了するには、入力換算で約２／３水平解像度分を書き込む時間に相当する時間がかかる(図３参照)。
【００２９】
さらに、第２のメモリ１２へのデータ書き込みが完了すると同時に、第２、第３のメモリ１２，１３からデータ読み出しを開始する。なお、メモリからのデータ読み出しを開始する際は、メモリ内アドレスへの競合を避けるため、最低でも１アドレス以上遅延させて読み出しを開始する。これは、あるアドレスに対して書き込みと読み出しが同時に行われた場合、その動作は保証されないからである。
【００３０】
以上の一連の読み出し動作を読み出し単位周期とする。読み出しブランク期間を挟んで、読み出し制御部２は読み出し単位周期を繰り返す。
【００３１】
図３に示すように、本実施の形態１においては、複数の双方向メモリうち、第３のメモリ１３において、データの書き込み中にデータの読み出しが行われる（図３中のオーバーラップ期間Ａ）。また、複数の双方向メモリのうち、第２、第３のメモリ１２，１３において、同時にデータの読み出しが行われる。第１のメモリ１１と、第２、第３のメモリ１２，１３とは、読み出し期間が一部重なっている。
【００３２】
以上から、本実施の形態１での読み出し単位周期は、８／９Ｈ＋αとなる。ここで、Ｈは１水平解像度分のデータを書き込むのに相当する時間、αはアドレス競合対策分の時間)となる。書き込み単位周期と読み出し単位周期を比較すると、約１／９Ｈ分のブランク期間(タイミングマージン)を確保できていることが分かる。
【００３３】
＜効果＞
本実施の形態１における表示装置は、Ｎ個の複数のドライバＩＣ（第１から第３のドライバＩＣ２１，２２，２３）と、データの書き込みとデータの読み出しを同時に行うことが可能なＮ個以上の複数の双方向メモリ（第１から第３の双方向メモリ１１，１２，１３）と、入力クロックを出力クロックに変換する位相同期回路３と、入力クロックに同期して複数の双方向メモリにデータを書き込む書き込み制御部１と、出力クロックに同期して複数の双方向メモリからデータを読み出して複数のドライバＩＣに出力させる読み出し制御部２と、を備え、出力クロックの周波数は、入力クロックの周波数よりも小さくかつ入力クロックの周波数の１／Ｎ倍よりも大きい。
【００３４】
従って、本実施の形態１における表示装置は、Ｎ個以上の双方向メモリ（即ち第１から第３のメモリ１１，１２，１３）を備え、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込み中にデータの読み出しを行い、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しを行う。これにより、出力クロックを、入力クロックよりも小さくかつ入力クロックの１／Ｎ倍よりも大きい値に設定することが可能となる。よって、入力データに対して出力データの転送速度を抑制し、かつ、入力映像信号に依存せずにタイミングマージン（出力データのブランク期間）を確保することが可能となる。
【００３５】
また、特許文献１のように、出力データ配線を奇数、偶数に分ける必要がなく、データ本数増加による配線領域拡大や消費電力増加の影響を受けない。また、奇数、偶数データ分割用のドライバＩＣを使用する必要がなく、部材の選択幅を広げることができる。
【００３６】
また、本実施の形態１では、メモリ内データの上書きが発生しないため、前提技術のように２水平期間分のラインメモリを必要としない。よって、本実施の形態１では、１水平期間分のラインメモリを備える構成とすればよく、前提技術と比較してメモリの個数を削減することが可能である。
【００３７】
また、本実施の形態１では、出力データの転送速度の抑制により放射ノイズを抑制するとともに、基板配線設計時のレイアウト制約などを緩和できる。なお、場合によってはノイズ対策部品が不要となるため、部品点数の減少によるコスト削減が期待できる。
【００３８】
また、本実施の形態１によれば、液晶パネル駆動用ドライバＩＣの入力信号の制約に対して、液晶表示装置側で対応することが可能となる。よって、ドライバＩＣが、入力機器側のタイミング設計へ依存することを抑えられる。そのため、様々な入力側の機器への影響が小さく、従来の表示装置を本発明の表示装置に容易に置き換えることが可能となる。
【００３９】
また、本実施の形態１における表示装置において、書き込み制御部１は、複数の双方向メモリへ順にデータの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで書き込み単位周期を繰り返し、読み出し制御部２は、複数の双方向メモリからデータの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで読み出し単位周期を繰り返し、複数の双方向メモリの少なくとも１つの双方向メモリ（例えば第３のメモリ１３）において、データの書き込みとデータの読み出しが同時に行われ、複数の双方向メモリのうち少なくとも２つの双方向メモリ（例えば、第２、第３のメモリ１２，１３）において、同時にデータの読み出しが行われ、読み出し単位周期に読み出しブランク期間を加えた時間が、書き込み単位周期に書き込みブランク期間を加えた時間を上回らない。
【００４０】
従って、本実施の形態１における表示装置は、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込みとデータの読み出しを同時に行い、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しを行う。これにより、入力データに対して出力データの転送速度を抑制し、かつ、入力映像信号に依存せずにタイミングマージン（出力データのブランク期間）を確保することが可能となる。
【００４１】
また、Ｎ個以上の複数の双方向メモリは、第１から第３の双方向メモリ１１，１２，１３であり、書き込み制御部１は、第１から第３の双方向メモリ１１，１２，１３の順に書き込みを行い、第３の双方向メモリ１３への書き込みと第３の双方向メモリ１３からの読み出しが同時に行われ、第１から第３の双方向メモリ１１，１２，１３において、読み出しが同時に行われる期間が存在する。
【００４２】
従って、第３の双方向メモリ１３への書き込みと第３の双方向メモリ１３からの読み出しを同時に行い、第１から第３の双方向メモリ１１，１２，１３において、読み出しを同時に行う期間を設ける。これにより、出力のデータレートを入力データの６０％程度に抑制したうえで、入力映像信号に依存しない出力データのブランク期間を表示装置内で確保することが可能となる。
【００４３】
また、本実施の形態１における液晶表示装置の駆動方法は、書き込み制御部１が、複数の双方向メモリへ順にデータの書き込みを行うことを書き込み単位周期として、書き込みブランク期間を挟んで書き込み単位周期を繰り返す書き込み工程と、読み出し制御部２が、複数の双方向メモリからデータの読み出しを行うことを読み出し単位周期として、読み出しブランク期間を挟んで読み出し単位周期を繰り返す読み出し工程と、を備え、書き込み工程および読み出し工程において、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込みとデータの読み出しが同時に行われ、読み出し工程において、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しが行われ、読み出し単位周期に前記読み出しブランク期間を加えた時間が、書き込み単位周期に書き込みブランク期間を加えた時間を上回らない。
【００４４】
従って、本実施の形態１における表示装置の駆動方法は、書き込み工程および読み出し工程において、複数の双方向メモリの少なくとも１つの双方向メモリにおいて、データの書き込みとデータの読み出しを同時に行う。そして、読み出し工程において、複数の双方向メモリのうち少なくとも２つの双方向メモリにおいて、同時にデータの読み出しを行う。これにより、入力データに対して出力データの転送速度を抑制し、かつ、入力映像信号に依存せずにタイミングマージン（出力データのブランク期間）を確保することが可能となる。
【００４５】
また、本実施の形態１における表示装置の駆動方法において、Ｎ個以上の複数の双方向メモリは、第１から第３の双方向メモリ１１，１２，１３であり、書き込み工程において、書き込み制御部１が、第１から第３の双方向メモリ１１，１２，１３の順に書き込みを行い、書き込み工程および読み出し工程において、第３の双方向メモリ１３への書き込みと第３の双方向メモリ１３からの読み出しが同時に行われ、読み出し工程において、第１から第３の双方向メモリ１１，１２，１３において、読み出しが同時に行われる期間が存在する。
【００４６】
従って、書き込み工程および読み出し工程において、第３の双方向メモリ１３への書き込みと第３の双方向メモリ１３からの読み出しを同時に行う。また、読み出し工程において、第１から第３の双方向メモリ１１，１２，１３において、読み出しを同時に行う期間を設ける。これにより、出力のデータレートを入力データの６０％程度に抑制したうえで、入力映像信号に依存しない出力データのブランク期間を表示装置内で確保することが可能となる。
【００４７】
＜実施の形態２＞
＜構成＞
図４は、本実施の形態２における表示装置の液晶パネル、ソースドライバＩＣおよび双方向メモリの関係を示す機能ブロック図である。本実施の形態２の表示装置は、第１から第４のソースドライバＩＣ２１，２２，２３，２４を備える。また、映像信号処理部５は第１から第４の双方向メモリ１１，１２，１３，１４を備える。その他の構成は実施の形態１と同様のため、説明を省略する。
【００４８】
ソースドライバＩＣとメモリのペアが４つの構成において、データ転送速度は、理論上は１／４倍が限界であるが、本実施の形態２では２／５倍に設定する。
【００４９】
＜動作＞
まず、書き込み動作（書き込み工程）を説明する。図５に示すように、書き込み制御部１は、第１、第２、第３、第４のメモリ１１，１２，１３，１４に順次１／４水平解像度分のデータ書き込む。この一連の書き込み動作を書き込み単位周期とする。書き込みブランク期間を挟んで、書き込み制御部１は書き込み単位周期を繰り返す。
【００５０】
次に、読み出し動作（読み出し工程）を説明する。図５に示すように、第２のメモリ１２への書き込みが完了すると同時に、読み出し制御部２は、第１、第２のメモリ１１，１２からデータの読み出しを開始する。さらに、第３のメモリ１３へのデータ書き込みが完了すると同時に、第３、第４のメモリ１３，１４からデータ読み出しを開始する。以上の一連の読み出し動作を読み出し単位周期とする。読み出しブランク期間を挟んで、読み出し制御部２は読み出し単位周期を繰り返す。
【００５１】
図５に示すように、本実施の形態２においては、複数の双方向メモリうち、第４のメモリ１４において、データの書き込み中にデータの読み出しが行われる（図５中のオーバーラップ期間Ａ）。また、複数の双方向メモリのうち、第１、第２のメモリ１１，１２において、同時にデータの読み出しが行われる。また、第３、第４のメモリ１３，１４において、同時にデータの読み出しが行われる。また、第１、第２のメモリ１１，１２と、第３、第４のメモリ１３，１４とは、読み出し期間が一部重なっている。
【００５２】
以上から、本実施の形態２での読み出し単位周期は、７／８Ｈ＋α（αはアドレス競合対策分)となる。書き込み単位周期と読み出し単位周期を比較すると、約１／８Ｈ分のブランク期間(タイミングマージン)を確保できていることが分かる。
【００５３】
＜効果＞
本実施の形態２における表示装置において、Ｎ個の双方向メモリは、第１から第４の双方向メモリ１１，１２，１３，１４であり、書き込み制御部１は、第１から第４の双方向メモリ１１，１２，１３，１４の順に書き込みを行い、第４の双方向メモリ１４への書き込みと第４の双方向メモリ１４からの読み出しが同時に行われ、第１から第４の双方向メモリ１１，１２，１３，１４において、読み出しが同時に行われる期間が存在する。
【００５４】
従って、第４の双方向メモリ１４への書き込みと第４の双方向メモリ１４からの読み出しを同時に行い、第１から第４の双方向メモリ１１，１２，１３，１４において、読み出しを同時に行う期間を設ける。これにより、出力のデータレートを入力データの４０％程度に抑制したうえで、入力映像信号に依存しない出力データのブランク期間を表示装置内で確保することが可能となる。
【００５５】
また、本実施の形態２における表示装置の駆動方法において、Ｎ個の双方向メモリは、第１から第４の双方向メモリ１１，１２，１３，１４であり、書き込み工程において、書き込み制御部１が、第１から第４の双方向メモリ１１，１２，１３，１４の順に書き込みを行い、書き込み工程および読み出し工程において、第４の双方向メモリ１４への書き込みと第４の双方向メモリ１４からの読み出しが同時に行われ、読み出し工程において、第１から第４の双方向メモリ１１，１２，１３，１４において、読み出しが同時に行われる期間が存在する。
【００５６】
従って、書き込み工程および読み出し工程において、第４の双方向メモリ１４への書き込みと第４の双方向メモリ１４からの読み出しを同時に行う。また、読み出し工程において、第１から第４の双方向メモリ１１，１２，１３，１４において、読み出しを同時に行う期間を設ける。これにより、出力のデータレートを入力データの４０％程度に抑制したうえで、入力映像信号に依存しない出力データのブランク期間を表示装置内で確保することが可能となる。
【００５７】
なお、実施の形態１および２では、説明のために各メモリにおけるデータ読み出し開始位置を特定したが、実際は使用形態に合わせて読み出し開始位置は調整可能である。同様に、説明のためにメモリの数量を特定しているが、実際はメモリ数に規定はなく、使用条件にあわせて調整可能である。さらに、入力データをメモリへ格納する順番や、格納したデータをメモリから読み出す順番についても調整可能である。また、出力データのオーバーラップ期間および分周率などを適時最適化や調整することが可能である。オーバーラップ期間については、メモリ上書きによる表示データ消失が起きない範囲内の調整が可能である。オーバーラップ期間は、必要なブランク期間と分周率に合わせて調整するとよい。なお、実施の形態１、２において、各メモリにおけるデータ読み出し開始位置、出力データのオーバーラップ期間および分周率は、読み出し単位周期に読み出しブランク期間を加えた時間が、書き込み単位周期に書き込みブランク期間を加えた時間を上回らないように設定される。
【００５８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５９】
１  書き込み制御部、２  読み出し制御部、３  位相同期回路、４  液晶パネル、５  映像信号処理部、１１  第１の双方向メモリ、１２  第２の双方向メモリ、１３  第３の双方向メモリ、１４  第４の双方向メモリ、２１  第１のソースドライバＩＣ、２２  第２のソースドライバＩＣ、２３  第３のソースドライバＩＣ、２４  第４のソースドライバＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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