(57)【特許請求の範囲】
【請求項１】
容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセルの配置情報を含むレイアウトデータに基づいて製造された半導体装置の動作を検証した結果に基づいて決定された修正を要する前記論理セルを、前記スペアセルを用いて置き換えると共に、修正を要する前記論理セルを、容量セルとして配置するように、前記レイアウトデータを修正することを、コンピュータが実行する半導体装置の設計方法。
【請求項２】
コンピュータは、
修正を要する前記論理セルに対して求められる論理演算を行う前記スペアセルを選択し、
複数の前記スペアセルが選択された時には、複数の選択された前記スペアセルの内、修正を要する前記論理セルと電源配線を共有する一の前記スペアセルを選択して、修正を要する前記論理セルと置き換える請求項１に記載の半導体装置の設計方法。
【請求項３】
コンピュータは、
修正を要する前記論理セルに対して求められる論理演算を行う前記スペアセルを選択し、
複数の前記スペアセルが選択された時には、複数の選択された前記スペアセルの内、前記スペアセルを論理セルとして動作させた時の電源配線の電圧降下量が所定の値以下になる一の前記スペアセルを選択して、修正を要する前記論理セルと置き換える請求項１に記載の半導体装置の設計方法。
【請求項４】
コンピュータは、
修正を要する前記論理セルに対して求められる論理演算を行う前記スペアセルを選択し、
複数の前記スペアセルが選択された時には、複数の選択された前記スペアセルの内、修正を要する前記論理セルから最近接の距離に位置する一の前記スペアセルを選択して、修正を要する前記論理セルと置き換える請求項１〜３の何れか一項に記載の半導体装置の設計方法。
【請求項５】
容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセルの配置情報を含むレイアウトデータに基づいて第１の半導体装置を製造し、
前記第１の半導体装置の動作の検証を行い、
前記検証の結果に基づいて決定された修正を要する前記論理セルを、前記スペアセルを用いて置き換えると共に、修正を要する前記論理セルを、容量セルとして配置するように修正された前記レイアウトデータに基づいて、第２の半導体装置を製造する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の設計では、半導体装置の仕様に基づいて、まず、露光用のマスクの物理的情報を有するレイアウトデータが作成される。次に、このレイアウトデータに基づいてマスクを形成して、試作の半導体装置が製造される。そして、製造された半導体装置の動作が検証されて、半導体装置の動作を検証した結果、仕様と相違する点が確認された場合には、修正を行う場合がある。
【０００３】
この修正を行う作業を軽減するために、半導体装置には、論理演算を実行可能なスペアセルが配置される。修正を要する論理セルに対して求められる論理動作を実行するスペアセルを選択して、修正を要する論理セルが、スペアセルと置き換えられる。また、修正を要する論理セルへの配線が、スペアセルへ接続するように修正される。スペアセルを用いて配線を変更することにより、論理セルを形成する素子層内の素子の配置を変更することなく、レイアウトデータを修正できる。配線の変更は、レイアウトデータの配線層の変更により修正される。
【０００４】
このようにして、レイアウトデータに対する修正量を低減して、試作された半導体装置の修正が行われる。具体的な例を、図１（Ａ）及び図１（Ｂ）を参照して、以下に説明する。
【０００５】
図１（Ａ）は、修正を要する論理セルを有する半導体装置を示す図であり、図１（Ｂ）は、修正を要する論理セルがスペアセルを用いて置き換えられた半導体装置を示す図である。
【０００６】
図１（Ａ）に示すように、試作された半導体装置１１０は、論理演算を行う複数の論理セル２１を有する。各論理セル２１は、配線２４を用いて互いに接続されている。論理セル２１の近傍には、論理セル２１における電圧降下を低減するための容量を有する容量セル２３が配置される。論理セル２１及び容量セル２３は、図示しない電源配線に接続される。
【０００７】
また、半導体装置１１０は、複数のスペアセル２２を有する。各スペアセル２２は、論理演算を行うセルとして機能可能であるが、他のセル及び電源配線とは接続されていない。
【０００８】
例えば、図１（Ａ）に示すように、半導体装置の動作を検証した結果、論理セル２１ａの修正を要することが確認されたとする。
【０００９】
まず、図１（Ｂ）に示すように、修正を要する論理セル２１ａに対して求められる論理動作を実行するスペアセルとして、スペアセル２２ａが選択される。
【００１０】
次に、修正を要する論理セル２１ａへの配線が、選択されたスペアセル２２ａへ接続するように修正される。修正を要する論理セル２１ａは、配線が外された状態で元の位置に残される。
【００１１】
上述した作業は、半導体装置の設計においては、レイアウトデータが修正されて、修正されたレイアウトデータに基づいて、図１（Ｂ）に示すように、修正された半導体装置が製造されることになる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２６３１８５号公報
【特許文献２】特表平９−５０７９９７号公報
【特許文献３】特開２００７−４１７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述した半導体装置の修正では、配線が外された修正を要する論理セル２１ａは、動作することなく、半導体装置１１０内に残されており、無駄なセルスペースとして存在する。
【００１４】
また、修正に使用されなかったスペアセル２２も、動作することなく、半導体装置１１０内に残されており、無駄なセルスペースとして存在する。
【００１５】
本明細書は、上述した問題を解決し得る半導体装置の設計方法を提供することを課題とする。
【００１６】
また、本明細書は、上述した問題を解決し得る半導体装置の設計装置を提供することを課題とする。
【００１７】
更に、本明細書は、上述した問題を解決し得る半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１８】
本明細書に開示する半導体装置の設計方法によれば、容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセルの配置情報を含むレイアウトデータに基づいて製造された半導体装置の動作を検証した結果に基づいて決定された修正を要する上記論理セルを、上記スペアセルを用いて置き換えると共に、修正を要する上記論理セルを、容量セルとして配置するように、上記レイアウトデータを修正することを、コンピュータが実行する。
【００１９】
また、本明細書に開示する半導体装置の設計装置によれば、容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセルの配置情報を含むレイアウトデータを記憶する記憶部と、上記レイアウトデータに基づいて製造された半導体装置の動作を検証した結果に基づいて決定された修正を要する上記論理セルのセル情報を入力し、入力した修正を要する上記論理セルのセル情報と、上記記憶部に記憶された上記レイアウトデータとに基づいて、修正を要する上記論理セルを、上記スペアセルを用いて置き換えると共に、修正を要する上記論理セルを、容量セルとして配置するように、上記レイアウトデータを修正する演算部と、を備える。
【００２０】
更に、本明細書に開示する半導体装置の製造方法によれば、容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセルの配置情報を含むレイアウトデータに基づいて第１の半導体装置を製造し、上記第１の半導体装置の動作の検証を行い、上記検証の結果に基づいて決定された修正を要する上記論理セルを、上記スペアセルを用いて置き換えると共に、修正を要する上記論理セルを、容量セルとして配置するように修正された上記レイアウトデータに基づいて、第２の半導体装置を製造する。
【発明の効果】
【００２１】
上述した本明細書に開示する半導体装置の設計方法によれば、セルの数を減らして、セルスペースを低減できる。
【００２２】
また、上述した本明細書に開示する半導体装置の設計装置によれば、セルの数を減らして、セルスペースを低減できる。
【００２３】
更に、上述した本明細書に開示する半導体装置の製造方法によれば、セルの数を減らして、セルスペースを低減した半導体装置を製造できる。
【００２４】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００２５】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
【図面の簡単な説明】
【００２６】
【図１】（Ａ）は、修正を要する論理セルを有する半導体装置を示す図であり、（Ｂ）は、修正を要する論理セルがスペアセルを用いて置き換えられた半導体装置を示す図である。
【図２】本明細書に開示する半導体装置の設計装置の一実施形態を示す図である。
【図３】（Ａ）は、インバータセルが論理セルとして配線された図であり、（Ｂ）は、インバータセルが容量セルとして配線された図（その１）である。
【図４】（Ａ）は、ｎＭＯＳＦＥＴのＣ−Ｖカーブを示す図であり、（Ｂ）は、ｐＭＯＳＭＥＴのＣ−Ｖカーブを示す図である。
【図５】（Ａ）は、インバータセルが容量セルとして配線された図（その２）であり、（Ｂ）は、インバータセルが容量セルとして配線された図（その３）である。
【図６】インバータセルが容量セルとして配線された図（その４）である。
【図７】セル管理表を説明する図である。
【図８】本明細書に開示する半導体装置の設計方法を説明するフローチャート（その１）である。
【図９】本明細書に開示する半導体装置の設計方法を説明するフローチャート（その２）である。
【図１０】本明細書に開示する半導体装置の設計装置の動作を説明するフローチャート（その１）である。
【図１１】修正を要する論理セルと共有する電源配線に基づいて、スペアセルを選択することを説明する図である。
【図１２】本明細書に開示する半導体装置の設計装置の動作を説明するフローチャート（その２）である。
【図１３】電源配線の電圧降下量に基づいて、スペアセルを選択することを説明する図である。
【発明を実施するための形態】
【００２７】
以下、本明細書で開示する半導体装置の設計装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【００２８】
図２は、本明細書に開示する半導体装置の設計装置の一実施形態を示す図である。
【００２９】
本実施形態の半導体装置の設計装置１０は、集積回路のレイアウトデータに基づいて試作として製造された半導体装置の動作を検証した結果に基づいて、レイアウトデータを修正する。
【００３０】
レイアウトデータは、容量として機能可能であり、論理演算を行うセルとして配置される論理セル、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセル等の配置情報を含む。
【００３１】
論理セルは、例えば、ＡＮＤ演算、ＯＲ演算、ＮＯＲ演算、ＮＯＴ演算等の各種論理演算等を行うセルである。
【００３２】
スペアセルは、ＡＮＤ演算、ＯＲ演算、ＮＯＲ演算、ＮＯＴ演算等の各種論理演算を行うセルとして機能可能であるが、レイアウトデータでは、容量セルとして配置されるセルである。
【００３３】
設計装置１０は、レイアウトデータを修正する時に、半導体装置の動作を検証した結果に基づいて決定された修正を要する論理セルを、スペアセルを用いて置き換える。
【００３４】
また、設計装置１０は、修正を要する論理セルを、容量セルとして配置するように、レイアウトデータを修正する。
【００３５】
修正を要する論理セルは、配線を変更することにより、容量セルとして機能可能であること、及び、スペアセルは、配線を変更することにより、容量セルとして機能可能であることを、図面を参照しながら、以下に説明する。
【００３６】
図３（Ａ）は、インバータセルが論理セルとして配線された図であり、図３（Ｂ）は、インバータセルが容量セルとして配線された図（その１）である。
【００３７】
図３（Ａ）に示すように、入力した信号を反転して出力するＮＯＴ演算を行うインバータセルは、ｐＭＯＳＭＥＴ３０とｎＭＯＳＦＥＴ４０とが直列に接続されて形成される。ｐＭＯＳＭＥＴ３０は、ゲート３１と、ソース３２と、ドレイン３３と、ウェルタップ３４を有する。ｎＭＯＳＦＥＴ４０は、ゲート４１と、ソース４２と、ドレイン４３と、ウェルタップ４４を有する。ゲート３１とゲート４１とは接続される。また、ドレイン３３とドレイン４３とが接続される。ソース３２及びウェルタップ３４には、電源電圧ＶＤＤが印加される。ソース４２及びウェルタップ４４は、グランドＧＮＤに接続される。インバータセルは、ゲートに入力した信号を反転して、ドレインから出力する。
【００３８】
ここで、図３（Ｂ）に示すように、インバータセルに対する配線を変更して、ゲートに電源電圧ＶＤＤを印加し、ドレインをグランドＧＮＤに接続することにより、インバータセルは、容量セルとして機能する。具体的には、ソース３２及びウェルタップ３４及びソース４２及びウェルタップ４４をグランドＧＮＤに接続する。
【００３９】
図４（Ａ）は、ｎＭＯＳＦＥＴのＣ−Ｖカーブを示す図であり、図４（Ｂ）は、ｐＭＯＳＭＥＴのＣ−Ｖカーブを示す図である。
【００４０】
図４（Ａ）の縦軸は、ゲートとドレインとの間の容量を示しおり、横軸は、ゲートとウェルとの間の電圧差を示す。この説明は、図４（Ｂ）にも適用される。
【００４１】
図４（Ａ）に示すように、ｎＭＯＳＦＥＴは、ゲートに対して正又は負の電圧を印加することにより、ゲートとドレインとの間に容量が発生する。また、図４（Ｂ）に示すように、ｐＭＯＳＦＥＴも、ゲートに対して正又は負の電圧を印加することにより、容量が発生する。
【００４２】
上述した図３（Ａ）に示すインバータセルは、配線を変更することにより、図３（Ｂ）に示すように、容量セルとして用いられる論理セルの例である。
【００４３】
また、上述した図３（Ｂ）に示すように配線されている容量セルは、配線を変更することにより、図３（Ａ）に示すように、ＮＯＴ演算を行う論理セルとして機能可能であり、容量として配置されるスペアセルの例である。
【００４４】
次に、ＮＯＴ演算を行う論理セルとして機能可能であり、容量として配置されるスペアセルの他の例を、図５〜図６を参照して、以下に説明する。図５〜図６は、インバータセルが、図３（Ｂ）とは異なるように配線されて容量セルとして機能する例である。
【００４５】
図５（Ａ）は、ｐＭＯＳＭＥＴ３０が容量として機能するが、ｎＭＯＳＦＥＴ４０は容量として機能しない配線の例を示す。ｐＭＯＳＭＥＴ３０では、ソース３２及びドレイン３３及びウェルタップ３４に電源電圧ＶＤＤを印加し、ゲート３１がグランドＧＮＤに接続されることにより、ゲート３１とドレイン３３との間に容量が発生する。一方、ｎＭＯＳＦＥＴ４０では、ゲート４１及びウェルタップ４４がグランドＧＮＤに接続されているので、ゲート４１とドレイン４３との間には実質的に容量は発生しない。
【００４６】
図５（Ｂ）は、ｎＭＯＳＦＥＴ４０が容量として機能するが、ｐＭＯＳＭＥＴ３０は容量として機能しない配線の例を示す。ｎＭＯＳＦＥＴ４０では、ゲート４１に電源電圧ＶＤＤを印加し、ソース４２及びドレイン４３及びウェルタップ４４がグランドＧＮＤに接続されることにより、ゲート４１とドレイン４３との間に容量が発生する。一方、ｐＭＯＳＭＥＴ３０では、ゲート３１及びウェルタップ３４が電源電圧ＶＤＤに接続されているので、ゲート３１とドレイン３３との間には実質的に容量は発生しない。
【００４７】
図６は、ｐＭＯＳＭＥＴ３０のゲート３１と、ｎＭＯＳＦＥＴ４０のゲート４１とが電気的に接続されていない配線の例を示す。ｐＭＯＳＭＥＴ３０では、ソース３２及びドレイン３３及びウェルタップ３４に電源電圧ＶＤＤを印加し、ゲート３１がグランドＧＮＤに接続されることにより、ゲート３１とドレイン３３との間に容量が発生する。また、ｎＭＯＳＦＥＴ４０では、ゲート４１に電源電圧ＶＤＤを印加し、ソース４２及びドレイン４３及びウェルタップ４４がグランドＧＮＤに接続されることにより、ゲート４１とドレイン４３との間に容量が発生する。
【００４８】
次に、半導体装置の設計装置１０の構成を詳述する。
【００４９】
図２に示すように、半導体装置の設計装置１０は、演算部１１と、記憶部１２と、表示部１３と、入力部１４と、通信部１５を有する。
【００５０】
演算部１１は、記憶部１２に予め記憶されている所定のプログラムに従い、設計装置１０の各要素の制御及び各種処理を行い、処理中に生じるデータを一時的に保存するために記憶部１２を利用する。記憶部１２は、１次記憶装置及び２次記憶装置を有していても良い。また、記憶部１２は、所定のプログラムを記憶する記憶媒体を読み出し可能なドライブを有していても良い。
【００５１】
記憶部１２は、演算部１１の処理に使用するレイアウトデータ、ネットリスト、セルライブラリ及びセル管理表を記憶する。
【００５２】
レイアウトデータは、半導体装置の露光に使うマスクの物理的情報を有する。具体的には、レイアウトデータは、論理セル及びスペアセル等の素子層内のセルの配置情報、コンタクトを含む絶縁層、配線又は電源配線を含む配線層等の各層のマスク等の位置情報を含む。また、レイアウトデータは、論理セル及びスペアセル等のセル間の接続情報又は各セルと電源配線等の配線との接続情報を含む。
【００５３】
ネットリストは、論理セル同士の接続情報、論理セル又はスペアセルと電源配線等との接続情報を有する。
【００５４】
セルライブラリは、各セルの情報を有する。具体的には、セルライブラリは、論理セル及びスペアセルの論理演算の種類、及びセルの動作速度又は容量等の個別情報を含む。
【００５５】
セル管理表は、演算部１１が、レイアウトデータを修正する処理において使用する情報を含む。
【００５６】
図７は、セル管理表を説明する図である。
【００５７】
セル管理表は、セルの情報を管理する表であり、セル識別情報、セル種、Ｘ座標、Ｙ座標、配置情報、電圧降下量、及び履歴を有する。セル管理表は、レイアウトデータ、ネットリスト及びセルライブラリ等に基づいて作成される。
【００５８】
セル識別情報は、論理セル及びスペアセルの各セルを識別する情報である。
【００５９】
セル種は、セルが論理セルであるか又はスペアセルであるかという種類と、セルが実行可能な論理演算の種類と、動作速度及びセルの容量等の情報を含む。
【００６０】
例えば、セル識別番号Ｃ０００１のセルは、種類が論理セルのＩＮＶＥＲＴＥＲであり、このセルの動作速度及びセルが容量セルとして用いられた時の容量がＡタイプであることを示す。
【００６１】
また、セル識別番号Ｃ０００４のセルは、種類がＥＣ（スペアセル）であり、論理演算の種類及び動作速度及び容量がＡタイプであることを示す。
【００６２】
Ｘ座標及びＹ座標は、セルが配置される素子層内の位置を示す情報である。
【００６３】
配置情報は、セルが配置されている向きを示している。
【００６４】
電圧降下量は、ある論理セルが動作する時に、この論理セルに供給される電源配線の電圧降下量を示す。電圧降下量は、静的な電圧降下量（ＩＲ−Ｄ）又は動的な電圧降下量（ＤｖＤ）で表すことができる。論理セルの電圧降下量は、レイアウトデータに基づいた検証工程において求められた値を用いることができる。スペアセルの電圧降下量は、論理セルとして動作した時の値になるので、例えば、電源配線を共有する最近接の論理セルの値を設定することができる。
【００６５】
履歴は、各セルが置き換えられているか否かを示す。スペアセルから論理セルとして動作するように配線が変更されたスペアセルの履歴は、０から１へ変更される。また、論理セルから、容量セルとして動作するように配線が変更された論理セルの履歴も、０から１へ変更される。
【００６６】
表示部１３は、演算部１１の動作によって、各種の情報を表示する。表示部１３としては、例えば、液晶パネルを用いることができる。
【００６７】
入力部１４は、設計装置１０の操作者によって操作されて、各種の情報を入力する。演算部１１は、入力部１４から入力された各種の情報を用いて、各種処理を行う。
【００６８】
通信部１５は、外部のネットワークを介して、他の装置との間でデータの送受信を行うことができる。
【００６９】
設計装置１０としては、例えば、コンピュータ又はステートマシン等を用いることができる。
【００７０】
次に、上述した半導体装置の設計装置１０を用いて、半導体装置を設計する方法を、図８及び図９を参照しながら、以下に説明する。
【００７１】
まず、ステップＳ１０において、半導体装置の仕様が決定される。
【００７２】
次に、ステップＳ１２において、半導体装置の仕様に基づいて、論理設計及びセル設計が行われる。このステップＳ１２〜Ｓ２４に記載の工程は、設計装置１０を用いて行ってもよいし、他の装置を用いて行ってもよい。また、ステップＳ１２〜Ｓ２４に記載の工程は、ステップＳ１２〜Ｓ２４に記載の処理を記述したプログラムをコンピュータに実行させることによって行ってもよい。
【００７３】
次に、ステップＳ１４において、各論理セルが接続されて論理設計に従って動作するように、各論理セルが配置されて集積回路が設計される。
【００７４】
次に、ステップＳ１６において、ＲＣ抽出が行われて、抽出された抵抗Ｒ及び容量Ｃ等の寄生素子の情報が集積回路に付加される。
【００７５】
次に、ステップＳ１８において、設計された集積回路の物理検証が行われて、修正の有無が判断される。修正が有れば、ステップ２４へ進む。一方、修正が無ければ、ステップＳ２０へ進む。ステップＳ２４へ進んだ場合には、回路設計の修正が行われた後、ステップＳ１４へ進む。
【００７６】
ステップＳ２０へ進んだ場合には、設計された集積回路のタイミング検証が行われて、修正の有無が判断される。修正が有れば、ステップ２４へ進む。一方、修正が無ければ、ステップＳ２２へ進む。ステップＳ２４へ進んだ場合には、回路設計の修正が行われた後、ステップＳ１４へ進む。
【００７７】
ステップＳ２２へ進んだ場合には、設計された集積回路の電圧降下量の検証が行われて、修正の有無が判断される。修正が有れば、ステップ２４へ進む。一方、修正が無ければ、ステップＳ２６へ進む。ステップＳ２４へ進んだ場合には、回路設計の修正が行われた後、ステップＳ１４へ進む。
【００７８】
ステップＳ２６へ進んだ場合には、修正の無い状態の集積回路が得られたので、レイアウトデータ及びネットリストが完成する。
【００７９】
次に、ステップＳ２８において、レイアウトデータに基づいて、露光用のマスクが形成され、マスクを用いて試作の半導体装置が製造される。
【００８０】
次に、ステップＳ３０において、製造された半導体装置の試験が行われる。
【００８１】
次に、ステップＳ３２において、試験結果の検証が行われて、集積回路の修正の有無が判断される。修正が有れば、ステップＳ３４へ進む。一方、修正が無ければ、ステップＳ５８へ進む。ステップＳ５８へ進んだ場合には、レイアウトデータに基づいて半導体装置の商業生産が開始される。
【００８２】
ステップＳ３４へ進んだ場合には、試験結果に基づいて、修正を要する論理セルが決定される。
【００８３】
次に、ステップＳ３６において、修正を要する論理セルへの配線を、修正を要する論理セルに対して求められる論理動作を実行するスペアセルへ変更するためのネットリストの修正が行われる。
【００８４】
次に、ステップ３８において、設計装置１０は、修正を要する論理セルのセル情報を入力する。設計装置１０は、セル情報、セル管理表及びレイアウトデータに基づいて、修正を要する論理セルに対して求められる論理演算を行うスペアセルを選択する。また、設計装置１０は、選択されたスペアセルを、論理セルとして配置し、修正を要する論理セルへの配線を、選択されたスペアセルへ接続するようにレイアウトデータを修正する。
【００８５】
具体的には、検証の結果、ＡＮＤ回路とすべきであった論理セルがＯＲ回路となっていたので、このＯＡ回路を、ＡＮＤ回路として機能するスペアセルを用いて置き換えることがある。また、検証の結果、動作速度が遅いのでタイミングが遅延する論理セルを、同じ論理演算を行うスペアセルであって動作速度の速いスペアセルを用いて置き換えることがある。このステップＳ３８に記載の工程は、設計装置１０を用いて行う以外に、他の装置を用いて行ってもよい。また、ステップＳ３８に記載の工程は、ステップＳ３８に記載の処理を記述したプログラムをコンピュータに実行させることによって行ってもよい。
【００８６】
以下、ステップ３８の具体的な処理を、図１０〜１３を参照して、以下に説明する。図１０及び図１１に示す処理は、修正を要する論理セルと共有する電源配線に基づいて、スペアセルを選択することを説明する。図１２及び図１３に示す処理は、電源配線の電圧降下量に基づいて、スペアセルを選択することを説明する。
【００８７】
まず、図１０及び図１１の処理を、以下に説明する。
【００８８】
まず、ステップＳ６０において、設計装置１０は、セル管理表及びレイアウトデータに基づいて、修正を要する論理セルに対して求められる論理演算を行うスペアセルであって、論理セルとして配置されていないスペアセルを選択する。論理セルとして配置されていないスペアセルは、セル管理表の履歴に基づいて判断される。
【００８９】
次に、ステップＳ６２において、設計装置１０は、選択されたスペアセルが複数であるか否かを判断する。選択されたスペアセルが複数であれば、ステップＳ６４へ進む。一方、選択されたスペアセルが複数でなければ、即ち一つであれば、ステップＳ７０へ進む。
【００９０】
ステップＳ６４へ進んだ場合、設計装置１０は、セル管理表及びレイアウトデータに基づいて、複数の選択されたスペアセルの内、修正を要する論理セルと電源配線を共有するスペアセルの有無を判断する。ここで、電源配線は、電源電圧を有する配線及び接地される配線を含む意味である。修正を要する論理セルと電源配線を共有するスペアセルを選択することにより、配線の修正量を低減して、修正の手間を減らすことができる。電源配線を共有するスペアセルが有る場合には、ステップＳ６６へ進む。一方、電源配線を共有するスペアセルが無い場合には、ステップＳ６８へ進む。
【００９１】
ステップＳ６６へ進んだ場合、設計装置１０は、修正を要する論理セルと電源配線を共有するスペアセルが複数ある場合には、セル管理表及びレイアウトデータに基づいて、修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する。修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する理由は、信号の遅れを最小に留めること、及び配線の変更に伴うレイアウトデータの修正量を少なくすることにある。なお、修正を要する論理セルと電源配線を共有する選択されたスペアセルの数が一つの場合には、そのスペアセルが選択される。
【００９２】
一方、ステップＳ６８へ進んだ場合、設計装置１０は、セル管理表及びレイアウトデータに基づいて、複数のスペアセルの内、修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する。
【００９３】
次に、ステップＳ７０において、設計装置１０は、修正を要する論理セルを、スペアセルを用いて置き換えると共に、修正を要する論理セルを、容量セルとして配置するように、レイアウトデータを修正する。また、設計装置１０は、修正を要する論理セルへの配線を、選択されたスペアセルへ接続するようにレイアウトデータを修正する。
【００９４】
上述した図１０における具体的な処理を、図１１を参照して、以下に説明する。
【００９５】
図１１（Ａ）は、上述したステップＳ３４において、修正を要する論理セル２１ａが決定された半導体装置２０を示す。半導体装置２０は、容量として機能可能であり、論理演算を行うセルとして配置される論理セル２１、２１ａ、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセル２２を有する。論理セル２１ａは、配線２４を介して、他のセルと接続される。また、半導体装置２０は、容量セル２３を有する。各セルは、電源電圧を有する配線ＶＤＤ及び接地される配線ＶＳＳに接続される。
【００９６】
設計装置１０は、上述したステップＳ６０において、図１１（Ａ）に示すように、修正を要する論理セル２１ａに対して求められる論理演算を行うスペアセルであって、論理セルとして配置されていない２つのスペアセル２２ａ、２２ｂを選択する。
【００９７】
ここで、スペアセル２２ａは、修正を要する論理セル２１ａと電源配線を共有する。一方、スペアセル２２ｂは、修正を要する論理セル２１ａと電源配線を共有していない。
【００９８】
図１１（Ｂ）に示すように、設計装置１０は、上述したステップＳ６６において、スペアセル２２ａを選択する。そして、設計装置１０は、上述したステップＳ７０において、修正を要する論理セル２１ａを、選択されたスペアセル２２ａを用いて置き換えると共に、修正を要する論理セル２１ａを、容量セルとして配置するように、レイアウトデータを修正する。また、設計装置１０は、修正を要する論理セル２１ａへの配線を、選択されたスペアセル２２ａへ接続するようにレイアウトデータを修正する。ここで、修正を要する論理セル２１ａは、容量セルとして、元の電源配線ＶＤＤ、ＶＳＳに接続される。論理セル２１ａは、スペアセル２２ａと電源配線をＶＤＤ、ＶＳＳを共有するので、スペアセル２２ａが論理演算を実行する時に伴う電圧降下を、論理セル２１ａが容量として機能することにより低減するため、電源電圧の降下を抑制して、電圧を安定化する。
【００９９】
一方、図１１（Ｃ）に示すように、ステップＳ６０において、設計装置１０によって、修正を要する論理セル２１ａに対して求められる論理演算を行うスペアセル２２ｂが、一つ選択されたとする。
【０１００】
この場合には、設計装置１０は、選択されたスペアセル２２ｂを、論理セルとして配置し、修正を要する論理セル２１ａへの配線を、選択されたスペアセル２２ｂへ接続するようにレイアウトデータを修正する。
【０１０１】
次に、図１２及び図１３の処理を、以下に説明する。
【０１０２】
まず、ステップＳ７２において、設計装置１０は、セル管理表及びレイアウトデータに基づいて、修正を要する論理セルに対して求められる論理演算を行うスペアセルであって、論理セルとして配置されていないスペアセルを選択する。論理セルとして配置されていないスペアセルは、セル管理表の履歴に基づいて判断される。
【０１０３】
次に、ステップＳ７４において、設計装置１０は、選択されたスペアセルが複数であるか否かを判断する。選択されたスペアセルが複数であれば、ステップＳ７６へ進む。一方、選択されたスペアセルが複数でなければ、即ち一つであれば、ステップＳ８２へ進む。
【０１０４】
ステップＳ７６へ進んだ場合、設計装置１０は、セル管理表及びレイアウトデータに基づいて、複数の選択されたスペアセルの内、スペアセルを論理セルとして動作させた時の電源配線の電圧降下量が所定の値以下になるスペアセルの有無を判断する。スペアセルの電圧降下量は、セル管理表に基づいて判断される。電源配線の電圧降下量が所定の値以下になるスペアセルを選択することにより、動作時の電圧降下量に関して余裕のあるスペアセルを論理セルとして配置することができる。電源配線の電圧降下量が所定の値以下になるスペアセルが有る場合には、ステップＳ７８へ進む。一方、そのようなスペアセルが無い場合には、ステップＳ８０へ進む。
【０１０５】
ステップＳ７８へ進んだ場合、設計装置１０は、電源配線の電圧降下量が所定の値以下になるスペアセルが複数ある場合には、セル管理表及びレイアウトデータに基づいて、修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する。修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する理由は、信号の遅れを最小に留めること、及び配線の変更に伴うレイアウトデータの修正量を少なくすることにある。なお、電源配線の電圧降下量が所定の値以下になる選択されたスペアセルの数が一つの場合には、そのスペアセルが選択される。
【０１０６】
一方、ステップＳ８０へ進んだ場合、設計装置１０は、セル管理表及びレイアウトデータに基づいて、複数のスペアセルの内、修正を要する論理セルから最近接の距離に位置する一のスペアセルを選択する。
【０１０７】
次に、ステップＳ８２において、設計装置１０は、修正を要する論理セルを、スペアセルを用いて置き換えると共に、修正を要する論理セルを、容量セルとして配置するように、レイアウトデータを修正する。また、設計装置１０は、修正を要する論理セルへの配線を、選択されたスペアセルへ接続するようにレイアウトデータを修正する。
【０１０８】
修正を要する論理セルと共有する電源配線に基づいて、スペアセルを選択することにより、配線の修正量を低減できる。また、配線の修正量を低減することは、後述する半導体装置の検証工程における更なる修正量を低減して、設計の工程数を低減することにもつながる。
【０１０９】
上述した図１２における具体的な処理を、図１３を参照して、以下に説明する。
【０１１０】
図１３（Ａ）は、上述したステップＳ３４において、修正を要する論理セル２１ａが決定された半導体装置２０を示す。半導体装置２０は、容量として機能可能であり、論理演算を行うセルとして配置される論理セル２１、２１ａ、及び論理演算を行うセルとして機能可能であり、容量として配置されるスペアセル２２を有する。論理セル２１ａは、配線２４を介して、他のセルと接続される。また、半導体装置２０は、容量セル２３を有する。各セルは、電源電圧を有する配線ＶＤＤ及び設置される配線ＶＳＳに接続される。
【０１１１】
設計装置１０は、上述したステップＳ７２において、図１３（Ａ）に示すように、修正を要する論理セル２１ａに対して求められる論理演算を行うスペアセルであって、論理セルとして配置されていない２つのスペアセル２２ａ、２２ｂを選択する。
【０１１２】
ここで、スペアセル２２ｂは、論理セルとして動作させた時の電源配線の電圧降下量が所定の値以下になる。一方、スペアセル２２ａは、論理セルとして動作させた時の電源配線の電圧降下量が所定の値以下とはならないとする。
【０１１３】
図１３（Ｂ）に示すように、設計装置１０は、上述したステップＳ７８において、スペアセル２２ｂを選択する。そして、設計装置１０は、上述したステップＳ８２において、修正を要する論理セル２１ａを、選択されたスペアセル２２ａを用いて置き換えると共に、修正を要する論理セル２１ａを、容量セルとして配置するように、レイアウトデータを修正する。また、設計装置１０は、修正を要する論理セル２１ａへの配線を、選択されたスペアセル２２ａへ接続するようにレイアウトデータを修正する。ここで、修正を要する論理セル２１ａは、容量セルとして、元の電源配線ＶＤＤ、ＶＳＳに接続される。
【０１１４】
一方、図１１（Ｃ）に示すように、ステップＳ７２において、設計装置１０によって、修正を要する論理セル２１ａに対して求められる論理演算を行うスペアセル２２ａが、一つ選択されたとする。
【０１１５】
この場合には、設計装置１０は、選択されたスペアセル２２ａを、論理セルとして配置し、修正を要する論理セル２１ａへの配線を、選択されたスペアセル２２ａへ接続するようにレイアウトデータを修正する。
【０１１６】
電源配線の電圧降下量に基づいて、スペアセルを選択することにより、電源電圧の降下に対して余裕が生じるので、半導体装置の性能を向上することができる。
【０１１７】
以上が、ステップ３８の具体的な処理の説明である。以下、ステップＳ４０以降の説明に戻る。
【０１１８】
次に、ステップＳ４０において、修正された集積回路の物理検証が行われて、修正の有無が判断される。修正が有れば、ステップ４６へ進む。一方、修正が無ければ、ステップＳ４２へ進む。ステップＳ４６へ進んだ場合には、回路設計の修正が行われた後、ステップＳ３８へ進む。ステップ３８へ進んだ場合には、上述したように、修正を要する論理セルが、スペアセルと置き換えられて、配線の修正が行われる。このステップＳ４０〜Ｓ４６に記載の工程は、設計装置１０を用いて行ってもよいし、他の装置を用いて行ってもよい。また、ステップＳ４０〜Ｓ４６に記載の工程は、ステップＳ４０〜Ｓ４６に記載の処理を記述したプログラムをコンピュータに実行させることによって行ってもよい。
【０１１９】
ステップＳ４２へ進んだ場合には、修正された集積回路のタイミング検証が行われて、修正の有無が判断される。修正が有れば、ステップ４６へ進む。一方、修正が無ければ、ステップＳ４４へ進む。ステップＳ４６へ進んだ場合には、回路設計の修正が行われた後、ステップＳ３８へ進む。
【０１２０】
ステップＳ４４へ進んだ場合には、修正された集積回路の電圧降下量の検証が行われて、修正の有無が判断される。修正が有れば、ステップ４６へ進む。一方、修正が無ければ、ステップＳ４８へ進む。ステップＳ４６へ進んだ場合には、回路設計の修正が行われた後、ステップＳ３８へ進む。
【０１２１】
ステップＳ４８へ進んだ場合には、修正の無い状態の集積回路が得られたので、レイアウトデータ及びネットリストの修正が終了する。
【０１２２】
次に、ステップＳ５０において、設計装置１０は、セル管理表の履歴を変更する。このステップＳ５０に記載の工程は、設計装置１０を用いて行う以外に、他の装置を用いて行ってもよい。また、ステップＳ５０に記載の工程は、ステップＳ５０に記載の処理を記述したプログラムをコンピュータに実行させることによって行ってもよい。
【０１２３】
次に、ステップＳ５２において、修正されたレイアウトデータに基づいて、露光用のマスクが形成され、マスクを用いて試作の半導体装置が製造される。
【０１２４】
次に、ステップＳ５４において、製造された半導体装置の試験が行われる。
【０１２５】
次に、ステップＳ５６において、試験結果の検証が行われて、集積回路の修正の有無が判断される。修正が有れば、ステップＳ３４へ戻る。一方、修正が無ければ、ステップＳ５８へ進む。
【０１２６】
ステップＳ５８へ進んだ場合には、修正されたレイアウトデータに基づいて、半導体装置の商業生産が開始される。
【０１２７】
上述した半導体装置の設計方法によれば、スペアセルは、容量として配置されており、修正を要する論理セルは、スペアセルと置き換えられた後、容量セルとして配置されるので、容量セルの数を低減できる。従って、セルの数を減らして、セルスペースを低減できる。
【０１２８】
本発明では、上述した実施形態の半導体装置の設計方法、半導体装置の設計装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【０１２９】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【符号の説明】
【０１３０】
１０    半導体装置の設計装置
１１    演算部
１２    記憶部
１３    表示部
１４    入力部
１５    通信部
２０    半導体装置
２１    論理セル
２１ａ    修正を要する論理セル
２２    スペアセル
２２ａ、２２ｂ    選択されたスペアセル
２３    容量セル
２４    配線
３０    ｐＭＯＳＦＥＴ
３１    ゲート
３２    ソース
３３    ドレイン
３４    ウェルタップ
４０    ｎＭＯＳＦＥＴ
４１    ゲート
４２    ソース
４３    ドレイン
４４    ウェルタップ
【図１】
0006413773.tif 000002
【図２】
0006413773.tif 000003
【図３】
0006413773.tif 000004
【図４】
0006413773.tif 000005
【図５】
0006413773.tif 000006
【図６】
0006413773.tif 000007
【図７】
0006413773.tif 000008
【図８】
0006413773.tif 000009
【図９】
0006413773.tif 000010
【図１０】
0006413773.tif 000011
【図１１】
0006413773.tif 000012
【図１２】
0006413773.tif 000013
【図１３】
0006413773.tif 000014