(57)【特許請求の範囲】
【請求項１】
振幅利得が、第１利得コードに対応する第１利得のときの第１パルス応答を取得し、
前記第１パルス応答における所定時間だけ経過した少なくとも２つの測定タイミングでの第１振幅情報群を取得して第１振幅比率を計算し、
前記振幅利得が、前記第１利得コードよりも予め定められた単位コードだけ大きい第２利得コードに対応する第２利得のときの第２パルス応答を取得し、
前記第２パルス応答における前記少なくとも２つの測定タイミングでの第２振幅情報群を取得して第２振幅比率を計算し、
前記第１振幅比率と前記第２振幅比率を比較して可変利得増幅器の飽和を検出して前記振幅利得を設定する、
ことを特徴とする可変利得増幅器の制御方法。
【請求項２】
前記利得コードは、前記単位コードに基づいて定められた複数の利得コードを含み、
前記第１振幅比率と前記第２振幅比率が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから、１単位コードずつ順に増大し、
前記第１振幅比率と前記第２振幅比率が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、
ことを特徴とする請求項１に記載の可変利得増幅器の制御方法。
【請求項３】
前記少なくとも２つの測定タイミングは、基準となる第１測定タイミング、および、前記第１測定タイミングに対して第１時間だけ遅延した第２測定タイミングを含む、
ことを特徴とする請求項１または請求項２に記載の可変利得増幅器の制御方法。
【請求項４】
前記少なくとも２つの測定タイミングは、さらに、
前記第１測定タイミングに対して、前記第１時間とは異なる第２時間だけ遅延した第３測定タイミングを含む、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の可変利得増幅器の制御方法。
【請求項５】
振幅が所定の関係で変化する複数の利得に対応する複数の利得コードを準備し、
前記複数の利得コードにおける最も小さい利得コードのときの最小パルス応答を取得し、
前記最も小さい利得コードから予め定められた１単位コードずつ順に増大する複数のパルス応答を取得し、
前記最小パルス応答と前記複数のパルス応答のうち、基準タイミングにおいて、前記利得コードが前記１単位コードだけ異なる隣接するパルス応答における振幅差を取得し、
前記隣接するパルス応答における振幅差を比較して可変利得増幅器の飽和を検出して振幅利得を設定する、
ことを特徴とする可変利得増幅器の制御方法。
【請求項６】
前記複数の利得コードは、前記１単位コードだけ異なる隣接するパルス応答における振幅差が等しくなるように予め設定され、
前記隣接するパルス応答における振幅差が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから前記１単位コードずつ順に増大し、
前記隣接するパルス応答における振幅差が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、
ことを特徴とする請求項５に記載の可変利得増幅器の制御方法。
【請求項７】
可変利得増幅器、および、前記可変利得増幅器を制御する処理装置を含む受信回路における可変利得増幅器の制御プログラムであって、
前記処理装置に、
振幅利得が、第１利得コードに対応する第１利得のときの第１パルス応答を取得し、
前記第１パルス応答における所定時間だけ経過した少なくとも２つの測定タイミングでの第１振幅情報群を取得して第１振幅比率を計算し、
前記振幅利得が、前記第１利得コードよりも予め定められた単位コードだけ大きい第２利得コードに対応する第２利得のときの第２パルス応答を取得し、
前記第２パルス応答における前記少なくとも２つの測定タイミングでの第２振幅情報群を取得して第２振幅比率を計算し、
前記第１振幅比率と前記第２振幅比率を比較して可変利得増幅器の飽和を検出して前記振幅利得を設定する、のを実行させる、
ことを特徴とする可変利得増幅器の制御プログラム。
【請求項８】
前記利得コードは、前記単位コードに基づいて定められた複数の利得コードを含み、
前記処理装置に、さらに、
前記第１振幅比率と前記第２振幅比率が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから、１単位コードずつ順に増大し、
前記第１振幅比率と前記第２振幅比率が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、のを実行させる、
ことを特徴とする請求項７に記載の可変利得増幅器の制御プログラム。
【請求項９】
可変利得増幅器、および、前記可変利得増幅器を制御する処理装置を含む受信回路における可変利得増幅器の制御プログラムであって、
前記処理装置に、
振幅が所定の関係で変化する複数の利得に対応する複数の利得コードを準備し、
前記複数の利得コードにおける最も小さい利得コードのときの最小パルス応答を取得し、
前記最も小さい利得コードから予め定められた１単位コードずつ順に増大する複数のパルス応答を取得し、
前記最小パルス応答と前記複数のパルス応答のうち、基準タイミングにおいて、前記利得コードが前記１単位コードだけ異なる隣接するパルス応答における振幅差を取得し、
前記隣接するパルス応答における振幅差を比較して可変利得増幅器の飽和を検出して振幅利得を設定する、のを実行させる、
ことを特徴とする可変利得増幅器の制御プログラム。
【請求項１０】
前記複数の利得コードは、前記１単位コードだけ異なる隣接するパルス応答における振幅差が等しくなるように設定され、
前記処理装置に、さらに、
前記隣接するパルス応答における振幅差が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから前記１単位コードずつ順に増大し、
前記隣接するパルス応答における振幅差が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、のを実行させる、
ことを特徴とする請求項９に記載の可変利得増幅器の制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、可変利得増幅器の制御方法および制御プログラムに関する。
【背景技術】
【０００２】
近年、コンピュータやその他の情報処理機器に適用する部品の性能は、著しく向上している。例えば、ＳＲＡＭ(Static Random Access Memory)やＤＲＡＭ(Dynamic Random Access Memory)等の半導体記憶装置、および、ＣＰＵ(Central Processing Unit：プロセッサ)やスイッチ用ＬＳＩ(Large Scale Integration)等の性能向上は目を見張るものがある。
【０００３】
そして、これらの半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは構成要素間の信号伝送速度を向上させなければ、システムの性能を向上させることが難しいという事態になって来ている。
【０００４】
すなわち、ＤＲＡＭ等の主記憶装置とプロセッサの間、ネットワークを介したサーバ間やボード(プリント配線基板)間、或いは、半導体チップ間や１つのチップ内における素子や回路ブロック間において、信号伝送速度の向上が重要になって来ている。
【０００５】
ところで、信号伝送を高速化するには、例えば、パラレル転送方式で問題となる配線長差によるビット間スキューを排除することができるシリアル転送方式を適用するのが好ましい。
【０００６】
具体的に、データを高速送受信する回路(例えば、ＳｅｒＤｅｓ(SERializer and DESerializer)：シリアルパラレル変換回路)の通信速度は、数十Ｇｂｐｓに達しようとしている。
【０００７】
ところで、従来、データを高速送受信する回路において、例えば、送信回路と受信回路の間の伝送路における損失を補償する様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１４１５２７号公報
【特許文献２】米国特許第６８４４７４０号明細書
【非特許文献】
【０００９】
【非特許文献１】T. Nakao et al., "An Equalizer-Adaptation Logic for a 25-Gb/s Wireline Receiver in 28-nm CMOS," Solid-State Circuits Conference (A-SSCC), 2013 IEEE Asian, pp.217-220, November 11-13, 2013
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、例えば、データを高速送受信する回路としてＳｅｒＤｅｓが利用されており、その受信回路には、伝送路を通って減衰した送信回路の出力信号波形を補償(補正)する等化器(イコライザ)およびイコライザ制御回路が設けられている。このイコライザ制御回路は、イコライザを制御するだけでなく、例えば、可変利得増幅器(ＶＧＡ：Variable Gain Amplifier)の利得も制御している。
【００１１】
ここで、可変利得増幅器は、例えば、伝送路で減衰して振幅が小さくなってしまった受信信号を増幅し、或いは、各伝送路の特性やチップばらつきに応じて設定利得を調節するものである。しかしながら、イコライザ制御回路により可変利得増幅器の利得を適切に設定して、出力振幅を最適値(最大値)に調整するのは困難となっている。
【課題を解決するための手段】
【００１２】
一実施形態の可変利得増幅器の制御方法は、振幅利得が、第１利得コードに対応する第１利得のときの第１パルス応答を取得する。また、前記制御方法は、前記第１パルス応答における所定時間だけ経過した少なくとも２つの測定タイミングでの第１振幅情報群を取得して第１振幅比率を計算する。
【００１３】
さらに、前記制御方法は、前記振幅利得が、前記第１利得コードよりも予め定められた単位コードだけ大きい第２利得コードに対応する第２利得のときの第２パルス応答を取得する。
【００１４】
また、前記制御方法は、前記第２パルス応答における前記少なくとも２つの測定タイミングでの第２振幅情報群を取得して第２振幅比率を計算する。そして、前記制御方法は、前記第１振幅比率と前記第２振幅比率を比較して可変利得増幅器の飽和を検出して前記振幅利得を設定する。
【発明の効果】
【００１５】
開示の可変利得増幅器の制御方法および制御プログラムは、可変利得増幅器の利得を適切に設定して出力振幅を最適値に調整することができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、シリアルパラレル変換回路(ＳｅｒＤｅｓ)の一例を示すブロック図である。
【図２】図２は、図１に示すＳｅｒＤｅｓの受信回路の一例を示すブロック図である。
【図３】図３は、図２に示すＳｅｒＤｅｓにおける可変利得増幅器(ＶＧＡ)の機能を模式的に示す図である。
【図４】図４は、可変利得増幅器の制御方法の第１実施例を説明するための図である。
【図５】図５は、図４に示す第１実施例の可変利得増幅器の制御方法におけるＶＧＡ利得コード調整処理の一例を説明するためのフローチャートである。
【図６】図６は、図４に示す第１実施例の可変利得増幅器の制御方法が適用される受信回路におけるＶＧＡの一例を示す回路図である。
【図７】図７は、図４に示す第１実施例の可変利得増幅器の制御方法が適用される受信回路におけるイコライザ制御回路の一例を示すブロック図である。
【図８】図８は、図７に示すイコライザ制御回路におけるＶＧＡコントローラの一例を示すブロック図である。
【図９】図９は、図４に示す第１実施例の可変利得増幅器の制御方法による効果を説明するための図である。
【図１０】図１０は、可変利得増幅器の制御方法の第２実施例を説明するための図である。
【図１１】図１１は、可変利得増幅器の制御方法の第３実施例を説明するための図である。
【図１２】図１２は、図１１に示す第３実施例の可変利得増幅器の制御方法におけるＶＧＡ利得コード調整処理の一例を説明するためのフローチャートである。
【発明を実施するための形態】
【００１７】
まず、本実施例の可変利得増幅器の制御方法および制御プログラムを詳述する前に、図１〜図３を参照して、可変利得増幅器の一例およびその問題点を説明する。図１は、シリアルパラレル変換回路(ＳｅｒＤｅｓ)の一例を示すブロック図であり、図２は、図１に示すＳｅｒＤｅｓの受信回路の一例を示すブロック図である。
【００１８】
図１に示されるように、ＳｅｒＤｅｓ(高速シリアルパラレル変換システム)１００は、送信回路(Serializer：シリアライザ)１、伝送路２および受信回路(Deserializer：デシリアライザ)３を含む。
【００１９】
ここで、ＳｅｒＤｅｓは、例えば、ＤＲＡＭ等の主記憶装置とプロセッサの間、ネットワークを介したサーバ間やボード間、或いは、半導体チップ間や１つのチップ内における素子や回路ブロック間等の様々な信号伝送に適用される。
【００２０】
図２に示されるように、受信回路３は、連続時間線形等化器(ＣＴＬＥ：Continuous Time Linear Equalizer)３１、および、可変利得増幅器(ＶＧＡ)３２を含む。また、受信回路３は、判定帰還型等化器(ＤＦＥ：Decision Feedback Equalizer)を持つデータサンプラ(以下、単にＤＦＥと称する)３３を含む。
【００２１】
さらに、受信回路３は、イコライザ(等化器)制御回路３０，クロックリカバリ回路３６、バウンダリサンプラ(Boundary Sampler)３４，エラーサンプラ(Error Sampler)３５およびデマルチプレクサ(ＤＥＭＵＸ：Demultiplexer)３７，３８，３９を含む。
【００２２】
ここで、イコライザ制御回路３０は、ＣＴＬＥ３１，ＶＧＡ３２およびＤＦＥ３３を制御し、例えば、伝送路２を通って減衰した送信回路１の出力信号波形を補正する。なお、ＶＧＡ３２は、例えば、伝送路２で減衰して振幅が小さくなってしまった受信データ信号(シリアルデータ信号)を増幅し、或いは、各伝送路の特性やチップばらつきに合わせて、設定利得の調節を行う。
【００２３】
すなわち、イコライザ制御回路３０は、ＣＴＬＥ３１およびＤＦＥ３３における等化特性を制御すると共に、ＶＧＡ３２の利得を制御し、送信回路１から伝送路２を介して伝送された受信データ(シリアルデータ)を補償して正確なデータ伝送を可能とする。
【００２４】
クロックリカバリ回路３６は、リファレンスクロックおよびＤＥＭＵＸ３７，３８の出力信号を受け取ってリカバリクロックを生成し、ＤＦＥ３３，バウンダリサンプラ３４およびエラーサンプラ３５に出力する。
【００２５】
イコライザ制御回路３０は、エラーサンプラ３５の入力電圧にＤＣ電圧オフセットを動的に与え、それにより変化するＤＥＭＵＸ３９の出力であるエラー情報に基づいて、受信信号の平均電圧(以下、ＥＲＥＦと称する)情報を取得する。なお、ＤＥＭＵＸ３８の出力は、データ情報としてイコライザ制御回路３０に入力される。
【００２６】
そして、ＤＥＭＵＸ３８の出力は、受信データ(パラレルデータ)として内部回路(例えば、プロセッサ)に出力される。なお、図２において、ＶＧＡ３２は、ＣＴＬＥ３１の後段に設けられているが、ＣＴＬＥ３１の前段に設けることもできる。
【００２７】
図３は、図２に示すＳｅｒＤｅｓにおける一般的なＶＧＡ(可変利得増幅器)３２を説明するための図であり、図３(a)は、ＶＧＡ３２の機能を模式的に示し、図３(b)は、ＶＧＡ３２の周波数特性を示し、そして、図３(c)は、ＶＧＡ３２の出力振幅特性を示す。
【００２８】
図３(a)〜図３(c)に示されるように、受信回路３におけるＶＧＡ３２は、例えば、伝送路２で減衰して振幅が小さくなってしまった受信信号を増幅し、或いは、各伝送路の特性やチップばらつきに対応した設定利得を調節する。
【００２９】
ここで、図３(b)に示されるように、ＶＧＡ３２の利得は、Ｌa，Ｌb，Ｌcと可変制御することができ、また、ＶＧＡ３２の利得は、低周波数からボーレート周波数(f baud-rate)まで常に一定となるように設計する。このとき、図３(c)に示されるように、それぞれの利得に対応するＶＧＡ３２の出力振幅特性は、ＬＬa，ＬＬb，ＬＬcのようになる。
【００３０】
すなわち、ＶＧＡ３２は、例えば、伝送路２で減衰して振幅が小さくなってしまった受信信号を増幅し、或いは、各伝送路の特性やチップばらつきに対応した設定利得の調節を行い、常に、適切な振幅(飽和しない最大振幅)となるように利得を制御する。
【００３１】
しかしながら、ＶＧＡ３２による利得制御は、通常、チップごとに最適となるように設定するものではなく、例えば、電源投入時に、エラーサンプラ３５の出力の振幅情報を参照して行うようになっている。
【００３２】
例えば、予め振幅の上限値(ＡＭＭＡＸ)および下限値(ＡＭＭＩＮ)を設定し、振幅情報による値(ＥＲＥＦ)がＡＭＭＡＸとＡＭＭＩＮの間に収まるようにＶＧＡ３２の利得を調整している。
【００３３】
ここで、ＡＭＭＡＸおよびＡＭＭＩＮの値は、例えば、全チップで共通なものとして予め設定するため、例えば、ＶＧＡ３２による利得制御では，半導体の製造プロセスのばらつき等による特性変動を十分に補償するのが難しい。すなわち、イコライザ制御回路３０によりＶＧＡ３２の利得を適切に設定して、出力振幅を最適値(最大値)に調整するのは困難となっている。
【００３４】
以下、本実施例の可変利得増幅器の制御方法および制御プログラムを、添付図面を参照して詳述する。図４は、可変利得増幅器の制御方法の第１実施例を説明するための図である。
【００３５】
ここで、図４において、縦軸は、振幅情報(ＥＲＥＦ)を示し、横軸は、時間(ＵＩ：Unit Interval)を示す。また、図４において、参照符号ＲＳa〜ＲＳdは、それぞれ受信信号のパルス応答を示し、ＲＳa〜ＲＳcは、飽和しない状態において、利得が小さい方から順に大きくなった(小→中→大)ときのパルス応答を示す。
【００３６】
さらに、ＲＳdは、利得が大きくて飽和したときの受信信号のパルス応答を示し、例えば、メインカーソル(メインパルス)ＭＣの位置(基準タイミング)では、最大振幅Ａmx(＝３．２)を超えて飽和している様子が分かる(ＲＳd'の部分を参照)。
【００３７】
図４に示されるように、第１実施例の可変利得増幅器の制御方法は、例えば、振幅利得が最も小さい利得コード(第１利得コード)に対応する利得(第１利得)のときのパルス応答(第１パルス応答)ＲＳaを取得する。
【００３８】
さらに、第１パルス応答ＲＳaにおけるメインカーソルＭＣの位置とＭＣから１ＵＩ(１単位インターバル)だけ離れた位置(ＭＣのタイミングとＭＣから１ＵＩだけ時間が経過したタイミング)における振幅情報(第１振幅情報群)Ｖh0,0，Ｖh1,0を取得する。そして、その振幅比率(第１振幅比率)Ｖh0,0／Ｖh1,0を計算する。
【００３９】
次に、振幅利得が第１利得コード(最も小さい利得コード：小)よりも単位コードだけ大きい第２利得コード(中)に対応する利得(第２利得)のときのパルス応答(第２パルス応答)ＲＳbを取得する。
【００４０】
そして、第２パルス応答ＲＳbにおけるメインカーソルＭＣの位置とＭＣから１ＵＩだけ離れた位置における振幅情報(第２振幅情報群)Ｖh0,1，Ｖh1,1を取得して、振幅比率(第２振幅比率)Ｖh0,1／Ｖh1,1を計算する。
【００４１】
同様に、振幅利得が第２利得コード(今回の処理の第１利得コードに相当：中)よりも単位コードだけ大きい第３利得コード(今回の処理の第２利得コードに相当：大)に対応する利得のときのパルス応答(今回の処理の第２パルス応答に相当)ＲＳcを取得する。
【００４２】
そして、(第２)パルス応答ＲＳcにおけるＭＣの位置とＭＣから１ＵＩだけ離れた位置における振幅情報(今回の処理の第２振幅情報群に相当)Ｖh0,2，Ｖh1,2を取得して、振幅比率(今回の処理の第２振幅比率に相当)Ｖh0,2／Ｖh1,2を計算する。
【００４３】
なお、図４において、利得コードは、振幅が飽和しない範囲の小，中，大の３つのパルス応答ＲＳa，ＲＳb，ＲＳc、並びに、振幅が飽和するパルス応答ＲＳdだけを示しているが、実際には、複数の利得コードに対応したパルス応答が存在するのはいうまでもない。
【００４４】
すなわち、利得コードの数は、例えば、単位コードに基づいて利得が一定の割合で変化するように規定され、或いは、設計仕様に基づいて適切な数に設定することができる。
【００４５】
ところで、例えば、同じ１ＵＩだけ離れた位置における振幅比率は、受信信号のパルス応答が飽和しなければ、ＶＧＡ３２による利得(利得コード)が異なっていても同じ比率となる。すなわち、パルス応答が飽和しなければ、第１振幅比率と第２振幅比率が等しくなり、Ｖh0,0／Ｖh1,0＝Ｖh0,1／Ｖh1,1＝Ｖh0,2／Ｖh1,2が成立する。
【００４６】
具体的に、図４の例では、Ｖh0,0／Ｖh1,0＝１／０．５＝２となり、また、Ｖh0,1／Ｖh1,1＝２／１＝２となり、さらに、Ｖh0,2／Ｖh1,2＝３／１．５＝２となって、Ｖh0,0／Ｖh1,0＝Ｖh0,1／Ｖh1,1＝Ｖh0,2／Ｖh1,2＝２が成立する。これに対して、パルス応答が飽和すると、第１振幅比率と第２振幅比率は異なるものとなる。
【００４７】
例えば、図４において、第１利得コードのときの第１パルス応答をＲＳaとし、第２利得コードのときの第２パルス応答をＲＳdとした場合を考えると、第２パルス応答ＲＳdは、ＶＧＡ３２による利得が大きすぎるために飽和している。
【００４８】
すなわち、パルス応答ＲＳdのピーク周辺ＲＳd'は、ＶＧＡ３２の出力で取り得る最大振幅Ａmx(＝３．２)を超えている。このとき、パルス応答ＲＳdによる振幅比率(第２振幅比率)Ｖh0,3／Ｖh1,3は、Ｖh0,3／Ｖh1,3＝３．２／２＝１．６となり、第１パルス応答をＲＳaによる振幅比率(第１振幅比率)Ｖh0,0／Ｖh1,0＝２とは異なることになる。
【００４９】
従って、利得コードに対応するそれぞれの振幅比率を比較することで、例えば、利得コードを最も小さい利得コードから１単位コードだけ順に増大して振幅比率を比較することにより、振幅比率が変化した利得コードで飽和になったものと判定することができる。そして、振幅比率が変化する利得コードの１単位コード前の利得コードを、飽和しない最大振幅が得られるＶＧＡ利得コード(最適コード)として設定する。
【００５０】
ここで、ＶＧＡ３２の利得は、例えば、予め複数の利得コードを設定しておき、最も利得が小さい利得コードから段階的に利得を増大させて制御することになるが、この予め設定する複数の利得コードは、様々な数および利得間隔に設定することができる。
【００５１】
図５は、図４に示す第１実施例の可変利得増幅器の制御方法におけるＶＧＡ利得コード調整処理の一例を説明するためのフローチャートであり、上述した説明を纏めて示すものである。
【００５２】
図５に示されるように、ＶＧＡ利得コード調整処理が開始すると、ステップＳＴ１において、ＶＧＡ利得コード(可変利得増幅器３２の利得コード)を、設定下限値から設定上限値までスイープする。ここで、ｎ＝ＶＧＡ利得コード設定下限値、ｎ≦ＶＧＡ利得コード設定上限値、ｎ++とする。なお、ＶＧＡ利得コードのスイープ処理は、ステップＳＴ１〜ＳＴ８において行われる。
【００５３】
例えば、予め複数のＶＧＡ利得コード(利得コード)を準備しておき、その複数の利得コードにおける最も小さい利得コード(ＶＧＡ利得コード設定下限値)から１単位コードずつ順に増大してＶＧＡ利得コード設定上限値になるまで、振幅比率の比較を行う。
【００５４】
すなわち、ステップＳＴ２において、ＶＧＡ利得コード＝ｎに設定して、ステップＳＴ３に進み、前述したように、イコライザ制御回路３０がＤＥＭＵＸ３８出力のデータ情報とＤＥＭＵＸ３９のエラー情報からＥＲＥＦを求め、パルス応答を取得する。
【００５５】
さらに、ステップＳＴ４に進んで、Ｖh0,nとＶh1,n情報を取得し、ステップＳＴ５に進んで、振幅比率(ratio0,n＝Ｖh0,n／Ｖh1,n)を計算する。そして、ステップＳＴ６に進んで、ｎ＞設定下限値が成立するか否かの判定を行う。
【００５６】
ステップＳＴ６において、ｎ＞設定下限値が成立しないと判定すると、すなわち、ｎが設定下限値の場合には、振幅が飽和しているか否かの判定をスキップしてステップＳＴ８に進み、ＶＧＡ利得コードのスイープ処理を行う。
【００５７】
一方、ステップＳＴ６において、ｎ＞設定下限値が成り立つと判定すると、ステップＳＴ７に進んで、振幅比率の比較を行う(ratio0,n＝ratio0,0？)。ステップＳＴ７において、ratio0,n＝ratio0,0が成り立つと判定すると、ステップＳＴ８に進んで、ＶＧＡ利得コードのスイープ処理を行う。そして、ステップＳＴ８におけるＶＧＡ利得コードのスイープが終了したら、ステップＳＴ９に進む。
【００５８】
また、ステップＳＴ７において、ratio0,n＝ratio0,0が成立しないと判定すると、すなわち、振幅比率が変化したと判定すると、そのＶＧＡ利得コードにより振幅が飽和したとして、ステップＳＴ９に進む。
【００５９】
ステップＳＴ９では、ＶＧＡ利得コード＝設定上限値が成立するか否かを判定し、ＶＧＡ利得コードが設定上限値ではないときは、ステップＳＴ１０に進んで、そのＶＧＡ利得コードを『−１』する。
【００６０】
すなわち、振幅比率が変化する利得コードの１単位コード前の利得コードを、飽和しない最大振幅が得られるＶＧＡ利得コード(最適コード)として設定して、ＶＧＡ利得コード調整処理を終了する。
【００６１】
なお、ステップＳＴ１〜ＳＴ８によるＶＧＡ利得コードのスイープ処理が終了した後、ステップＳＴ９において、ＶＧＡ利得コード＝設定上限値が成立するのは、最後まで飽和が生じない場合である。このような設定上限値まで飽和が生じない場合には、その設定上限値を最適コードに設定してＶＧＡ利得コード調整処理を終了することになる。
【００６２】
図６は、図４に示す第１実施例の可変利得増幅器の制御方法が適用される受信回路におけるＶＧＡ３２の一例を示す回路図である。図６に示されるように、ＶＧＡ３２は、差動(相補)入力信号ＩＮp，ＩＮnを受け取って増幅し、差動出力信号ＯＵＴp，ＯＵＴnを出力する。
【００６３】
ＶＧＡ３２は、抵抗３２１，３２２、差動対トランジスタ(ｎチャネル型ＭＯＳトランジスタ)３２３，３２４、および、ソースデジェネレーション容量(source-degeneration capacitor：可変容量)３２５を含む。
【００６４】
さらに、ＶＧＡ３２は、ソースデジェネレーション抵抗(source-degeneration resistor：可変抵抗)３２６、および、電流源３２７，３２８を含む。ここで、可変容量３２５および可変抵抗３２６は、ＶＧＡ利得コードに従って生成される利得制御信号ＧＣにより、容量値および抵抗値が制御されるようになっている。なお、図６は、ＶＧＡ３２の単なる例を示すものであり、様々なものが適用可能である。
【００６５】
図７は、図４に示す第１実施例の可変利得増幅器の制御方法が適用される受信回路におけるイコライザ制御回路３０の一例を示すブロック図である。図７に示されるように、イコライザ制御回路３０は、レジスタ３０１、および、処理部３００を含む。
【００６６】
処理部３００は、フィルタパターンディテクタ(ＦＰＤ：Filter Pattern Detector)３０２、クロック分配回路３０３、ＣＴＬＥコントローラ３０４、ＤＦＥコントローラ３０５、ＶＧＡコントローラ３０６、およびエラーコントローラ３０７を含む。
【００６７】
レジスタ３０１は、外部から処理部３００を制御し、或いは、処理部３００で設定されたパラメータを読み出すために使用される。ＦＰＤ３０２は、ＤＦＥ３３(ＤＥＭＵＸ３８)の出力とエラーサンプラ３５(ＤＥＭＵＸ３７)の出力として与えられるデータ情報および振幅情報を受け取ってＥＲＥＦを取得しそのＥＲＥＦとフィルタパタンから、前述したパルス応答ＲＳ(ＲＳa，ＲＳb，ＲＳc，ＲＳd)を抽出して出力する。
【００６８】
クロック分配回路３０３は、低速クロックを受け取って、ＦＰＤ３０２にクロックを分配すると共に、ＣＴＬＥコントローラ３０４，ＤＦＥコントローラ３０５およびＶＧＡコントローラ３０６にクロックＣＫを分配する。
【００６９】
ＣＴＬＥコントローラ３０４は、ＣＴＬＥ(連続時間線形等化器)３１のイコライジング強度を制御し、ＤＦＥコントローラ３０５は、ＤＦＥ(判定帰還型等化器)３３のイコライジング強度を制御する。
【００７０】
ＶＧＡコントローラ３０６は、例えば、ＶＧＡ利得コードに従って利得制御信号ＧＣを生成し、この利得制御信号ＧＣにより、図６を参照して説明した可変容量３２５および可変抵抗３２６の容量値および抵抗値を制御してＶＧＡ３２の利得調整を行う。なお、図７は、イコライザ制御回路３０の単なる例を示すものであり、様々なものが適用可能なのはいうまでもない。
【００７１】
エラーコントローラ３０７は、エラーサンプラ３５の入力電圧に与えるＤＣ電圧オフセットを動的に制御する回路で、ＦＰＤ３０２が受信信号の平均電圧値ＥＲＥＦを抽出するために使用する。
【００７２】
図８は、図７に示すイコライザ制御回路におけるＶＧＡコントローラ３０６の一例を示すブロック図である。図８に示されるように、ＶＧＡコントローラ３０６は、処理装置(プロセッサ)６１，フラッシュメモリ(Flash Memory)６２および利得コード生成回路６３を含む。なお、ＶＧＡコントローラ３０６は、例えば、ＲＡＭ(Random Access Memory)等を始めとして様々な他の構成を含んでいてもよい。
【００７３】
処理装置６１は、ＦＰＤ３０２からのパルス応答ＲＳおよびクロック分配回路３０３からのクロックＣＫを受け取り、フラッシュメモリ６２に格納されたプログラムを実行し、利得コード生成回路６３を介した利得制御信号ＧＣによりＶＧＡ３２の利得調整を行う。
【００７４】
なお、ＶＧＡ３２の制御プログラムを格納するフラッシュメモリ６２、並びに、その制御プログラムを実行する処理装置６１は、ＶＧＡコントローラ３０６の外部に設け、或いは、他の様々な処理を行う処理装置と兼用することができるのはいうまでもない。
【００７５】
図９は、図４に示す第１実施例の可変利得増幅器の制御方法による効果を説明するための図である。ここで、例えば、図９(a)は、図４におけるＲＳaの場合に相当し、図９(b)は、例えば、図４におけるＲＳcの場合に相当し、そして、図９(c)は、例えば、図４におけるＲＳdの場合に相当する。
【００７６】
図４〜図８を参照して詳述したように、第１実施例の可変利得増幅器の制御方法(制御プログラム)によれば、図９(b)に示されるような出力振幅が最大となる(最適な)ＶＧＡ３２の利得(利得コード)の設定が可能となる。なお、この出力振幅を最適に設定できるという効果は、第１実施例に限定されるものではなく、以下に説明する第２実施例〜第３実施例でも同様である。
【００７７】
図１０は、可変利得増幅器の制御方法の第２実施例を説明するための図である。第１実施例では、１ＵＩだけ離れた２点(２つの測定タイミング)の振幅比率(Ｖh0,0／Ｖh1,0，Ｖh0,1／Ｖh1,1，…，Ｖh0,3／Ｖh1,3)を比較したが、第２実施例では、１ＵＩだけ離れた２点以外での振幅比率を比較してもよい。
【００７８】
例えば、比較する振幅比率としては、各パルス応答ＲＳa〜ＲＳdにおいて、ＭＣとＭＣから２ＵＩだけ離れた位置(２ＵＩだけ時間経過したタイミング)の振幅比率、或いは、ＭＣとＭＣから３ＵＩだけ離れた位置の振幅比率であってもよい。すなわち、比較する振幅比率としては、ＭＣで測定された値と、ＭＣから２ＵＩ或いは３ＵＩだけ時間が経過したタイミングで測定された値から計算された振幅比率であってもよい。
【００７９】
例えば、２ＵＩ離れた位置の振幅比率Ｖh0,0／Ｖh2,0，Ｖh0,1／Ｖh2,1，Ｖh0,2／Ｖh2,2，Ｖh0,3／Ｖh2,3、或いは、３ＵＩ離れた位置の振幅比率Ｖh0,0／Ｖh3,0，Ｖh0,1／Ｖh3,1，Ｖh0,2／Ｖh3,2，Ｖh0,3／Ｖh3,3を比較してもよい。
【００８０】
さらに、ＭＣから１ＵＩ離れた位置と、そこからさらに１ＵＩ離れた位置(ＭＣから２ＵＩ離れた位置)の振幅比率Ｖh1,0／Ｖh2,0，Ｖh1,1／Ｖh2,1，Ｖh1,2／Ｖh2,2，Ｖh1,3／Ｖh2,3を比較して、振幅が飽和するＶＧＡ利得コードを求めることも可能である。
【００８１】
この場合も、前述した第１実施例と同様に、それぞれの振幅比率は、受信信号のパルス応答が飽和しなければ、ＶＧＡ利得コード(利得コード)が異なっていても同じ比率になることを利用して、飽和する利得コードを求めることになる。
【００８２】
ただし、ＭＣの位置から離れ過ぎる位置(ピークのタイミングから時間が経過し過ぎるタイミング)で測定すると、振幅レベルが小さくなってノイズの影響を受け易くなるため検出精度の低下を招く虞がある。
【００８３】
このようにして、振幅比率が変化する個所、すなわち、ＶＧＡ３２の出力レベルが飽和する利得コードが判れば、第１実施例と同様に、その利得コードよりも１単位コードだけ小さい１つ前の利得コードを最適なＶＧＡ利得コードとして設定することができる。
【００８４】
図１１は、可変利得増幅器の制御方法の第３実施例を説明するための図である。図１１と、前述した図４の比較から明らかなように、第１実施例では、パルス応答における２つの測定点(測定タイミング)を使用したが、本第３実施例では、パルス応答における１つの測定点(メインカーソルＭＣの測定タイミング)のみを使用する。
【００８５】
図１１に示されるように、第３実施例の可変利得増幅器の制御方法は、例えば、振幅利得が最も小さい利得コード(ｎ＝０)のときのパルス応答ＲＳaを取得する。ここで、予め準備する複数の利得コードは、例えば、１単位コードずつ増加することで、飽和しない範囲において、振幅が等差的に増大(ΔＶｈ0,0＝ΔＶｈ0,1)するように設定されている。
【００８６】
すなわち、例えば、メインカーソルＭＣの位置において、振幅利得が最も小さい利得コード(ｎ＝０)のときのパルス応答ＲＳaを取得した後、１単位コード増加した利得コード(ｎ＝１)のときのパルス応答ＲＳbを取得する。そして、パルス応答ＲＳbにおける振幅情報Ｖh0,1とパルス応答ＲＳaにおける振幅情報Ｖh0,0の差(振幅差)ΔＶｈ0,0＝Ｖh0,1−Ｖh0,0を取得する。
【００８７】
さらに、パルス応答ＲＳbの利得コードに対して１単位コード増加した利得コード(ｎ＝２)のときのパルス応答ＲＳcを取得して振幅情報Ｖh0,2を取得する。そして、パルス応答ＲＳcの振幅情報Ｖh0,2とパルス応答ＲＳbの振幅情報Ｖh0,1の振幅差ΔＶｈ0,1＝Ｖh0,2−Ｖh0,1を取得する。
【００８８】
ここで、予め準備する複数の利得コードは、飽和しない範囲において、１単位コードずつ増加することで振幅が等差的に増大するため、振幅が飽和していなければ、ΔＶｈ0,0＝ΔＶｈ0,1が成立する。
【００８９】
具体的に、図１１の例では、ΔＶｈ0,0＝２−１＝１、ΔＶｈ0,1＝３−２＝１となり、ΔＶｈ0,0＝ΔＶｈ0,1＝１が成立する。従って、ＶＧＡ３２は、ｎ＝０〜２の利得コードでは、出力信号の振幅は飽和しないもと判定される。
【００９０】
次に、パルス応答ＲＳcの利得コードに対して１単位コード増加した利得コード(ｎ＝３)のときのパルス応答ＲＳdを取得して振幅情報Ｖh0,3を取得する。さらに、パルス応答ＲＳdの振幅情報Ｖh0,3とパルス応答ＲＳcの振幅情報Ｖh0,2の振幅差ΔＶｈ0,2＝Ｖh0,3−Ｖh0,2を取得する。
【００９１】
このとき、図１１の例では、ΔＶｈ0,1＝３−２＝１、ΔＶｈ0,2＝３．２−３＝０．２となり、従って、ΔＶｈ0,1≠ΔＶｈ0,2となる。これにより、ＶＧＡ３２は、ｎ＝３の利得コードのときに飽和したと判定される。
【００９２】
このように、ｎ＝３の利得コードで飽和したと判定されると、前述した第１実施例と同様に、ＶＧＡ３２による利得が大きすぎるために飽和したときの利得コードから１単位コードだけ小さい利得コードを最適コードとして設定することになる。
【００９３】
図１２は、図１１に示す第３実施例の可変利得増幅器の制御方法におけるＶＧＡ利得コード調整処理の一例を説明するためのフローチャートである。図１２に示されるように、第３実施例のＶＧＡ利得コード調整処理が開始すると、ステップＳＴ２１において、ＶＧＡ利得コードを、設定下限値から設定上限値までスイープする。
【００９４】
ここで、ｎ＝０、ｎ≦ＶＧＡ利得コード設定上限値、ｎ++とする。また、例えば、飽和しない範囲において、１単位コードずつ増加することで振幅が等差的に増大する複数の利得コードを準備しておく。なお、ＶＧＡ利得コードのスイープ処理は、ステップＳＴ２１〜ＳＴ２８において行われる。
【００９５】
すなわち、ステップＳＴ２２において、ＶＧＡ利得コード＝ｎに設定して、ステップＳＴ２３に進んで、パルス応答を取得する。さらに、ステップＳＴ２４に進んで、Ｖh0,n情報を取得する。そして、ステップＳＴ２５に進んで、ｎ＞０が成立するか否かの判定を行う。
【００９６】
ステップＳＴ２５において、ｎ＞０が成立しない、すなわち、ｎ＝０と判定すると、そのままステップＳＴ２８に進んで、ＶＧＡ利得コードをスイープする。一方、ステップＳＴ２５において、ｎ＞０が成立すると判定すると、ステップＳＴ２６に進んで、ΔＶh0,n-1＝Ｖh0,n−Ｖh0,n-1を計算する。すなわち、利得コードが１単位コードだけ異なる２つのパルス応答のＭＣの位置における振幅差ΔＶh0,n-1を求める。
【００９７】
そして、ステップＳＴ２７に進んで、ΔＶh0,n-1≧ΔＶh0,0が成立するか否かの判定を行う。ステップＳＴ２７において、ΔＶh0,n-1≧ΔＶh0,0が成立すると判定すると、飽和していないと判断して、ステップＳＴ２８に進んで、ＶＧＡ利得コードをスイープする。なお、ステップＳＴ２７においては、ΔＶh0,n-1＝ΔＶh0,0が成立するか否かの判定を行ってもよいのはいうまでもない。
【００９８】
一方、ステップＳＴ２７において、ΔＶh0,n-1≧ΔＶh0,0が成立しない、すなわち、ΔＶh0,n-1＜ΔＶh0,0が成立すると判定すると、ＶＧＡ３２の利得コードが大きすぎて振幅が飽和したと判断して、ステップＳＴ２９に進む。なお、ステップＳＴ２９およびＳＴ３０は、前述した図５におけるステップＳＴ９およびＳＴ１０に対応する。
【００９９】
ステップＳＴ２９では、ＶＧＡ利得コード＝設定上限値が成立するか否かを判定し、ＶＧＡ利得コードが設定上限値ではないときは、ステップＳＴ３０に進んで、そのＶＧＡ利得コードを『−１』する。すなわち、振幅差が変化する利得コードの１単位コード前の利得コードを、飽和しない最大振幅が得られるＶＧＡ利得コード(最適コード)として設定して、ＶＧＡ利得コード調整処理を終了する。
【０１００】
なお、ステップＳＴ２１〜ＳＴ２８によるＶＧＡ利得コードのスイープ処理が終了した後、ステップＳＴ２９において、ＶＧＡ利得コード＝設定上限値が成立するのは、最後まで飽和が生じない場合である。このような設定上限値まで飽和が生じない場合には、その設定上限値を最適コードに設定してＶＧＡ利得コード調整処理を終了することになる。
【０１０１】
ここで、第３実施例の可変利得増幅器の制御方法において、予め準備する複数の利得コードは、飽和しない範囲において、１単位コードずつ増加することで振幅が等差的に増大するものに限定されるものではない。すなわち、予め準備する複数の利得コードとしては、１単位コードずつ増加すると振幅が所定の変化を行い、その振幅の変化により、ＶＧＡ３２により飽和したときを判断できるものであればよい。
【０１０２】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１０３】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
振幅利得が、第１利得コードに対応する第１利得のときの第１パルス応答を取得し、
前記第１パルス応答における所定時間だけ経過した少なくとも２つの測定タイミングでの第１振幅情報群を取得して第１振幅比率を計算し、
前記振幅利得が、前記第１利得コードよりも予め定められた単位コードだけ大きい第２利得コードに対応する第２利得のときの第２パルス応答を取得し、
前記第２パルス応答における前記少なくとも２つの測定タイミングでの第２振幅情報群を取得して第２振幅比率を計算し、
前記第１振幅比率と前記第２振幅比率を比較して可変利得増幅器の飽和を検出して前記振幅利得を設定する、
ことを特徴とする可変利得増幅器の制御方法。
【０１０４】
（付記２）
前記利得コードは、前記単位コードに基づいて定められた複数の利得コードを含み、
前記第１振幅比率と前記第２振幅比率が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから、１単位コードずつ順に増大し、
前記第１振幅比率と前記第２振幅比率が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、
ことを特徴とする付記１に記載の可変利得増幅器の制御方法。
【０１０５】
（付記３）
前記少なくとも２つの測定タイミングは、基準となる第１測定タイミング、および、前記第１測定タイミングに対して第１時間だけ遅延した第２測定タイミングを含む、
ことを特徴とする付記１または付記２に記載の可変利得増幅器の制御方法。
【０１０６】
（付記４）
前記第１時間は、１ユニットインターバルである、
ことを特徴とする付記３に記載の可変利得増幅器の制御方法。
【０１０７】
（付記５）
前記少なくとも２つの測定タイミングは、さらに、
前記第１測定タイミングに対して、前記第１時間とは異なる第２時間だけ遅延した第３測定タイミングを含む、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の可変利得増幅器の制御方法。
【０１０８】
（付記６）
前記第２時間は、２ユニットインターバルである、
ことを特徴とする付記５に記載の可変利得増幅器の制御方法。
【０１０９】
（付記７）
振幅が所定の関係で変化する複数の利得に対応する複数の利得コードを準備し、
前記複数の利得コードにおける最も小さい利得コードのときの最小パルス応答を取得し、
前記最も小さい利得コードから予め定められた１単位コードずつ順に増大する複数のパルス応答を取得し、
前記最小パルス応答と前記複数のパルス応答のうち、基準タイミングにおいて、前記利得コードが前記１単位コードだけ異なる隣接するパルス応答における振幅差を取得し、
前記隣接するパルス応答における振幅差を比較して可変利得増幅器の飽和を検出して振幅利得を設定する、
ことを特徴とする可変利得増幅器の制御方法。
【０１１０】
（付記８）
前記複数の利得コードは、前記１単位コードだけ異なる隣接するパルス応答における振幅差が等しくなるように予め設定され、
前記隣接するパルス応答における振幅差が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから前記１単位コードずつ順に増大し、
前記隣接するパルス応答における振幅差が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、
ことを特徴とする付記７に記載の可変利得増幅器の制御方法。
【０１１１】
（付記９）
可変利得増幅器、および、前記可変利得増幅器を制御する処理装置を含む受信回路における可変利得増幅器の制御プログラムであって、
前記処理装置に、
振幅利得が、第１利得コードに対応する第１利得のときの第１パルス応答を取得し、
前記第１パルス応答における所定時間だけ経過した少なくとも２つの測定タイミングでの第１振幅情報群を取得して第１振幅比率を計算し、
前記振幅利得が、前記第１利得コードよりも予め定められた単位コードだけ大きい第２利得コードに対応する第２利得のときの第２パルス応答を取得し、
前記第２パルス応答における前記少なくとも２つの測定タイミングでの第２振幅情報群を取得して第２振幅比率を計算し、
前記第１振幅比率と前記第２振幅比率を比較して可変利得増幅器の飽和を検出して前記振幅利得を設定する、のを実行させる、
ことを特徴とする可変利得増幅器の制御プログラム。
【０１１２】
（付記１０）
前記利得コードは、前記単位コードに基づいて定められた複数の利得コードを含み、
前記処理装置に、さらに、
前記第１振幅比率と前記第２振幅比率が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから、１単位コードずつ順に増大し、
前記第１振幅比率と前記第２振幅比率が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、のを実行させる、
ことを特徴とする付記９に記載の可変利得増幅器の制御プログラム。
【０１１３】
（付記１１）
可変利得増幅器、および、前記可変利得増幅器を制御する処理装置を含む受信回路における可変利得増幅器の制御プログラムであって、
前記処理装置に、
振幅が所定の関係で変化する複数の利得に対応する複数の利得コードを準備し、
前記複数の利得コードにおける最も小さい利得コードのときの最小パルス応答を取得し、
前記最も小さい利得コードから予め定められた１単位コードずつ順に増大する複数のパルス応答を取得し、
前記最小パルス応答と前記複数のパルス応答のうち、基準タイミングにおいて、前記利得コードが前記１単位コードだけ異なる隣接するパルス応答における振幅差を取得し、
前記隣接するパルス応答における振幅差を比較して可変利得増幅器の飽和を検出して振幅利得を設定する、のを実行させる、
ことを特徴とする可変利得増幅器の制御プログラム。
【０１１４】
（付記１２）
前記複数の利得コードは、前記１単位コードだけ異なる隣接するパルス応答における振幅差が等しくなるように設定され、
前記処理装置に、さらに、
前記隣接するパルス応答における振幅差が等しければ、前記振幅利得を、前記複数の利得コードにおける最も小さい利得コードから前記１単位コードずつ順に増大し、
前記隣接するパルス応答における振幅差が異なれば、そのときの利得コードから前記１単位コードだけ削減した利得コードに対応する利得を、前記振幅利得として設定する、のを実行させる、
ことを特徴とする付記１１に記載の可変利得増幅器の制御プログラム。
【符号の説明】
【０１１５】
１    送信回路(シリアライザ)
２    伝送路
３    受信回路(デシリアライザ)
３０    イコライザ制御回路
３１    連続時間線形等化器(ＣＴＬＥ)
３２    可変利得増幅器(ＶＧＡ)
３３    判定帰還型等化器(ＤＦＥ)を持つデータサンプラ
３４    バウンダリサンプラ
３５    エラーサンプラ
３６    クロックリカバリ回路
３７，３８，３９    デマルチプレクサ(ＤＥＭＵＸ)
６１    処理装置(プロセッサ)
６２    フラッシュメモリ
６３    利得コード生成回路
１００    ＳｅｒＤｅｓ(高速シリアルパラレル変換システム)
３００    処理部
３０１    レジスタ
３０２    フィルタパターンディテクタ(ＦＰＤ)
３０３    クロック分配回路
３０４    ＣＴＬＥコントローラ
３０５    ＤＦＥコントローラ
３０６    ＶＧＡコントローラ
３０７    エラーコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006327037.tif 000009
【図９】
0006327037.tif 000010
【図１０】
0006327037.tif 000011
【図１１】
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【図１２】
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