(57)【特許請求の範囲】
【請求項１】
基板の上に配置されたＲＦパッドと、
基板の上に配置されたＭＥＭＳデバイスと、
基板の上に配置されたＭＩＭキャパシタと、を備え、
ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子を有し、
ＭＥＭＳデバイスはさらに、基板内に配置されたＲＦ電極を備え、
１つ以上のスイッチング素子の下面が絶縁体でコートされ、導電領域が、１つ以上のスイッチング素子の下面に開いた窓を経由して露出しており、
１つ以上のスイッチング素子は、導電領域を経由してＲＦ電極と電気的に接触する位置および、ＲＦ電極から離れた位置から移動可能であり、
ＭＩＭキャパシタは、ＲＦパッドとＭＥＭＳデバイスとの間に接続される、ＭＥＭＳ  ＤＶＣ。
【請求項２】
ＭＩＭキャパシタは、第１電気伝導層と、
第１電気伝導層の上に配置された電気絶縁層と、
電気絶縁層の上に配置された第２電気伝導層とを備える請求項１記載のＭＥＭＳ  ＤＶＣ。
【請求項３】
第１電気伝導層は、ＲＦ電極と電気的に接続される請求項２記載のＭＥＭＳ  ＤＶＣ。
【請求項４】
第２電気伝導層は、ＲＦパッドと電気的に接続される請求項３記載のＭＥＭＳ  ＤＶＣ。
【請求項５】
第１電気伝導層は、ＲＦ電極である請求項４記載のＭＥＭＳ  ＤＶＣ。
【請求項６】
第１電気伝導層は、ＲＦパッドと電気的に接続される請求項２記載のＭＥＭＳ  ＤＶＣ。
【請求項７】
第２電気伝導層は、ＲＦ電極と電気的に接続される請求項６記載のＭＥＭＳ  ＤＶＣ。
【請求項８】
第２電気伝導層は、ＲＦ電極である請求項７記載のＭＥＭＳ  ＤＶＣ。
【請求項９】
ＭＥＭＳ  ＤＶＣを製造する方法であって、
ＲＦパッドを基板の上に堆積するステップと、
ＭＥＭＳデバイスを基板の上に形成するステップと、
ＭＩＭキャパシタを基板の上に形成するステップと、を含み、
ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子を備え、
１つ以上のスイッチング素子の下面が絶縁体でコートされ、導電領域が、１つ以上のスイッチング素子の下面に開いた窓を経由して露出しており、
ＭＥＭＳデバイスはさらに、基板内に配置されたＲＦ電極を備え、
１つ以上のスイッチング素子は、導電領域を経由してＲＦ電極と電気的に接触する位置および、ＲＦ電極から離れた位置から移動可能であり、
ＭＩＭキャパシタは、ＲＦパッドおよびＲＦ電極に電気的に接続される、方法。
【請求項１０】
ＭＩＭキャパシタを形成するステップは、
第１電気伝導層を基板の上に堆積することと、
第１電気絶縁層を第１電気伝導層の上に堆積することと、
第２電気伝導層を第１電気絶縁層の上に堆積することと、を含む請求項９記載の方法。
【請求項１１】
第１電気伝導層は、ＲＦ電極を含み、
第２電気伝導層は、ＲＦパッドと接続される請求項１０記載の方法。
【請求項１２】
第１電気伝導層は、ＲＦパッドと接続され、
第２電気伝導層は、ＲＦ電極を含む請求項１０記載の方法。
【請求項１３】
基板の上に配置されたＲＦパッドと、
基板の上に配置されたＭＥＭＳデバイスとを備え、
ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子と、ＭＩＭキャパシタとを備え、
１つ以上のスイッチング素子の下面が絶縁体でコートされ、導電領域が、１つ以上のスイッチング素子の下面に開いた窓を経由して露出しており、
ＭＩＭキャパシタは、ＲＦパッドと電気的に接続される、ＭＥＭＳ  ＤＶＣ。
【請求項１４】
ＭＩＭキャパシタは、第１電気伝導層と、
第１電気伝導層の上に配置された電気絶縁層と、
電気絶縁層の上に配置された第２電気伝導層とを備える請求項１３記載のＭＥＭＳ  ＤＶＣ。
【請求項１５】
第１電気伝導層は、ＲＦパッドと電気的に接続される請求項１４記載のＭＥＭＳ  ＤＶＣ。
【請求項１６】
第２電気伝導層は、ＲＦパッドと電気的に接続される請求項１４記載のＭＥＭＳ  ＤＶＣ。
【請求項１７】
ＭＥＭＳ  ＤＶＣを製造する方法であって、
ＲＦパッドを基板の上に堆積するステップと、
ＭＥＭＳデバイスを空洞内に形成するステップとを含み、
形成するステップは、
ａ）ＭＩＭキャパシタを基板の上に形成することを含み、ＭＩＭキャパシタは、ＲＦパッドと接続され、
ｂ）さらに１つ以上のスイッチング素子を基板の上に形成することを含み、１つ以上のスイッチング素子は、ＭＩＭキャパシタと電気的に接触する位置および、ＭＩＭキャパシタから離れた位置から移動可能であり、１つ以上のスイッチング素子の下面が絶縁体でコートされ、導電領域が、１つ以上のスイッチング素子の下面に開いた窓を経由して露出している、方法。
【請求項１８】
ＭＩＭキャパシタを形成するステップは、
第１電気伝導層を基板内に堆積することと、
第１電気絶縁層を第１電気伝導層の上に堆積することと、
第２電気伝導層を第１電気絶縁層の上に堆積することと、を含む請求項１７記載の方法。
【請求項１９】
第１電気伝導層を堆積することは、ＭＩＭキャパシタをＲＦパッドに接続する請求項１８記載の方法。
【請求項２０】
１つ以上のスイッチング素子が、ＭＩＭキャパシタから離れた位置にある場合、第２電気伝導層は、電気的に浮遊している請求項１８記載の方法。
【請求項２１】
ＭＥＭＳ  ＤＶＣを製造する方法であって、
ＲＦパッドを基板の上に堆積するステップと、
ＭＥＭＳデバイスを空洞内に形成するステップとを含み、
形成するステップは、
ａ）ＭＩＭキャパシタを基板の上に形成することを含み、ＭＩＭキャパシタは、ＲＦパッドと接続され、
ｂ）さらに１つ以上のスイッチング素子を基板の上に形成することを含み、１つ以上のスイッチング素子は、ＭＩＭキャパシタと電気的に接触する位置および、ＭＩＭキャパシタから離れた位置から移動可能であり、
該方法はさらに、ＭＩＭキャパシタを基準電位に接続する可変抵抗器を形成することを含む、方法。
【請求項２２】
ＭＩＭキャパシタを形成するステップは、
第１電気伝導層を基板内に堆積することと、
第１電気絶縁層を第１電気伝導層の上に堆積することと、
第２電気伝導層を第１電気絶縁層の上に堆積することと、を含む請求項２１記載の方法。
【請求項２３】
第１電気伝導層を堆積することは、ＭＩＭキャパシタをＲＦパッドに接続する請求項２２記載の方法。
【請求項２４】
第２電気伝導層は、電気的に浮遊している請求項２２記載の方法。
【請求項２５】
下記論理に基づいて、可変抵抗器の値を設定することをさらに含む請求項２１記載の方法。
ａ）スイッチング素子がアップ位置またはダウン位置にある場合、可変抵抗器は、通常、最も高い値に設定され、そのため可変抵抗器を流れる電流が、スイッチング素子とＭＩＭキャパシタとの間の結合より著しく低くなり、
ｂ）スイッチング素子の位置が、ダウン位置からアップ位置に変化した場合、あるいはアップ位置からダウン位置に変化した場合、可変抵抗器は、状態遷移が完了するまで、その最も低い値に一時的に設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般にＲＦ同調およびインピーダンス整合のための無線周波数（ＲＦ）デジタル可変キャパシタ（ＤＶＣ）ユニットに関する。
【背景技術】
【０００２】
ＭＥＭＳキャパシタは、キャパシタとして動作した場合、非線形挙動を示すことがある。これは、１つの周波数で送信された信号が他の周波数チャネルに漏れることがある場合、ＲＦ用途にとって問題である。この１つの対策が、ＩＰ３値または、３次非線形×入力電圧または電流が１次項×入力電圧または電流と等しい入力値である。
【０００３】
ＭＥＭＳキャパシタでは、ＲＦラインでの電力が増加すると、増加する電圧が、ＲＦラインと接地されたＭＥＭＳカンチレバーとの間にある酸化物を横断して降下する。ＭＥＭＳデバイスは、酸化物層と機械的に接触することがあるが、その界面での粗さまたは凹凸が、印加された電力の関数として、隙間（ＲＦ電極と接地されたＭＥＭＳとの間）の小さな変化をもたらす。この隙間の変化は、最大容量の変化をもたらし、そして電力の関数として、共振周波数のシフトを生じさせる。こうして電力での変調が周波数での変調を導いて、より多くの信号が所望の周波数ウインドウの外側に見つかるようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、一貫した共振周波数を備えたＭＥＭＳ  ＤＶＣの先行技術においてニーズがある。
【課題を解決するための手段】
【０００５】
本発明は、一般に１つ以上のＭＩＭキャパシタを利用したＭＥＭＳ  ＤＶＣに関する。ＭＩＭキャパシタは、ＭＥＭＳデバイスとＲＦパッドとの間に配置してもよく、あるいは、ＭＩＭキャパシタは、ＭＥＭＳデバイス自体の中に集積してもよい。ＭＩＭキャパシタは、ＭＥＭＳ  ＤＶＣについて低い抵抗値が達成されることを確保している。
【０００６】
一実施形態において、ＭＥＭＳ  ＤＶＣは、基板の上に配置されたＲＦパッドと、基板の上に配置されたＭＥＭＳデバイスとを備え、ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子を有し、ＭＥＭＳデバイスはさらに、基板内に配置されたＲＦ電極を備え、１つ以上のスイッチング素子は、ＲＦ電極と電気的に接触する位置および、ＲＦ電極から離れた位置から移動可能であり、ＭＥＭＳ  ＤＶＣはさらに、基板の上に配置されたＭＩＭキャパシタを備え、ＭＩＭキャパシタは、ＲＦパッドとＭＥＭＳデバイスとの間に接続される。
【０００７】
他の実施形態において、ＭＥＭＳ  ＤＶＣを製造する方法は、ＲＦパッドを基板の上に堆積するステップと、ＭＥＭＳデバイスを基板の上に形成するステップとを含み、ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子を備え、ＭＥＭＳデバイスはさらに、基板内に配置されたＲＦ電極を備え、１つ以上のスイッチング素子は、ＲＦ電極と電気的に接触する位置および、ＲＦ電極から離れた位置から移動可能であり、方法はさらに、ＭＩＭキャパシタを基板の上に形成するステップを含み、ＭＩＭキャパシタは、ＲＦパッドおよびＲＦ電極に接続される。
【０００８】
他の実施形態において、ＭＥＭＳ  ＤＶＣは、基板の上に配置されたＲＦパッドと、基板の上に配置されたＭＥＭＳデバイスとを備える。ＭＥＭＳデバイスは、基板の上に形成された空洞内に配置された１つ以上のスイッチング素子をと、ＭＩＭキャパシタとを備え、ＭＩＭキャパシタは、ＲＦパッドと電気的に接続される。
【０００９】
他の実施形態において、ＭＥＭＳ  ＤＶＣを製造する方法は、ＲＦパッドを基板の上に堆積するステップと、ＭＥＭＳデバイスを空洞内に形成するステップとを含み、形成するステップは、ＭＩＭキャパシタを基板の上に形成することを含み、ＭＩＭキャパシタは、ＲＦパッドと接続され、さらに１つ以上のスイッチング素子を基板の上に形成することを含み、１つ以上のスイッチング素子は、ＭＩＭキャパシタと電気的に接触する位置および、ＭＩＭキャパシタから離れた位置から移動可能である。
【００１０】
他の実施形態において、ＭＥＭＳ  ＤＶＣを製造する方法は、ＲＦパッドを基板の上に堆積するステップと、ＭＥＭＳデバイスを空洞内に形成するステップとを含み、形成するステップは、ＭＩＭキャパシタを基板の上に形成することを含み、ＭＩＭキャパシタは、ＲＦパッドと接続され、さらに１つ以上のスイッチング素子を基板の上に形成することを含み、１つ以上のスイッチング素子は、ＭＩＭキャパシタと電気的に接触する位置および、ＭＩＭキャパシタから離れた位置から移動可能である。該方法はまた、ＭＩＭキャパシタを基準電位に接続する可変抵抗器を形成することを含む。
【図面の簡単な説明】
【００１１】
本発明の上記特徴が詳細に理解できるような方法で、上記のように短く要約した本発明についてのより詳細な説明が実施形態を参照して行われ、その幾つかを添付図面に図示している。しかしながら、添付図面は、本発明の典型的な実施形態だけを図示しており、よってその範囲の限定と考えるべきでなく、本発明は他の等しく有効な実施形態を認めていることに留意すべきである。
【００１２】
【図１】一実施形態に係るＭＥＭＳ  ＤＶＣの概略平面図である。
【００１３】
【図２】図２Ａと図２Ｂは、図１のＭＥＭＳ  ＤＶＣのＭＥＭＳデバイスの概略平面図および断面図である。
【００１４】
【図３】図３Ａと図３Ｂは、図１のＭＥＭＳ  ＤＶＣのＭＥＭＳデバイスでの個々のスイッチング素子の概略平面図および断面図である。
【００１５】
【図４】図４Ａと図４Ｂは、それぞれＣｍａｘ位置およびＣｍｉｎ位置にある図３Ｂのスイッチング素子の概略断面図である。
【００１６】
【図５】図５Ａと図５Ｂは、図４Ａと図４Ｂのスイッチング素子の概略拡大断面図である。
【００１７】
【図６】図１のＭＥＭＳ  ＤＶＣの概略電気回路図である。
【００１８】
【図７】他の実施形態に係るＭＥＭＳ  ＤＶＣの概略平面図である。
【００１９】
【図８】図８Ａと図８Ｂは、図７のＭＥＭＳ  ＤＶＣのＭＥＭＳデバイスの概略平面図および断面図である。
【００２０】
【図９】図１のＭＥＭＳ  ＤＶＣおよび図７のＭＥＭＳ  ＤＶＣについて抵抗値を比較するグラフである。
【００２１】
【図１０−１】図１０Ａ〜１０Ｄは、一実施形態に係る製造の種々の段階でのＭＥＭＳ  ＤＶＣの概略図である。
【図１０−２】図１０Ｅ〜１０Ｇは、一実施形態に係る製造の種々の段階でのＭＥＭＳ  ＤＶＣの概略図である。
【００２２】
【図１１−１】図１１Ａと図１１Ｂは、他の実施形態に係る製造の種々の段階でのＭＥＭＳ  ＤＶＣの概略図である。
【図１１−２】図１１Ｃと図１１Ｄは、他の実施形態に係る製造の種々の段階でのＭＥＭＳ  ＤＶＣの概略図である。
【００２３】
理解を促進するために、図面に共通した同一の要素を指定するために、可能であれば、同一の参照符号を使用している。一実施形態に開示された要素が、特別の記載なしで他の実施形態に有益に利用できることが想定される。
【発明を実施するための形態】
【００２４】
本発明は、一般に１つ以上のＭＩＭキャパシタを利用したＭＥＭＳ  ＤＶＣに関する。ＭＩＭキャパシタは、ＭＥＭＳデバイスとＲＦパッドとの間に配置してもよく、あるいは、ＭＩＭキャパシタは、ＭＥＭＳデバイス自体の中に集積してもよい。ＭＩＭキャパシタは、ＭＥＭＳ  ＤＶＣのために低い抵抗値が達成されることを確保している。
【００２５】
本発明において、ＭＥＭＳキャパシタは、抵抗スイッチ、そして第１金属の上に絶縁体および金属のコンフォーマルコーティングを備えた金属絶縁体金属キャパシタ（ＭＩＭ）デバイス内のスイッチに変換される。こうしたキャパシタは、高い電圧および、酸化物を横断する電圧降下によって誘起される高い機械的圧力に対してより堅牢である。理由は、力が界面に渡って均等に分布するためである。ＭＥＭＳが抵抗スイッチとして動作する場合、Ｑについて良好な値を得るためには、低い抵抗値が必要になる。１００のＱでは、印加された電圧の１％が、抵抗スイッチの間で降下する（４０ＶピークＲＦ信号では０．４Ｖ）。正しい設計では、スイッチ抵抗は、印加されたＲＦ電力とは独立にできる。高い周波数で高いＱを得るためには、スイッチとＭＩＭキャパシタとの間で低い抵抗値を得ることが重要である。低い抵抗値を達成するには、通常、大きな力をコンタクトに適用できる大型ＭＥＭＳデバイスを必要とする。大型ＭＥＭＳデバイスでの問題は、スイッチ動作が遅いことである。これを回避するために、並列で多くの小型のＭＥＭＳデバイスを使用して、低い抵抗値を作成できる。各コンタクトは、かなり大きな抵抗値を有するが、合計値は小さい。この手法の利点は、もし低い抵抗値が達成できれば、高いＱのデジタル可変キャパシタが良好なＩＰ３値分離で製作できることである。とはいえ、高い周波数でＱ値を減少させないように、そして他のＩＰ３課題を導入しないように抵抗値が充分に低いことを確保することは、挑戦的である。ホットスイッチングの際、アーク放電が生じないことを確保するという課題がある。
【００２６】
（同じフローでオーミックＭＥＭＳスイッチおよび容量性ＭＥＭＳスイッチの共存）
３ｐＦのＣｍａｘおよび０．４３ｐＦのＣｍｉｎ、５ビット分解能（または３２ステップ）を持つＤＶＣ製品を製作することを着目すると、ステップ当り８×１０−１４Ｆの最小容量をスイッチングすることが必要になる。もし３ＧＨｚで１００のＱが望ましい場合、１／（２π（周波数）×Ｑ）または１／（２π×３ｘ１０１１）（＝１．３×１０−１２ｓ）のＲＣ時定数が必要である。これは、抵抗値が約１６オーム未満である必要があるという条件を導く。
【００２７】
さらに、コンタクトの容量は開放状態で小さくすべきであり、そのため各スイッチの合成コンタクト面積が１ミクロン×１ミクロンで、並列にＮ個が存在する場合、容量は、ステップサイズの１／１００または８×１０−１６Ｆより小さくすべきであり、これは開放状態の隙間がＮ×１０ｎｍより大きくすべきであることを意味する。もしＮを２０に設定した場合、オフ状態で２００ｎｍより大きい隙間、およびオン状態でカンチレバー当り３２５オームのコンタクト抵抗が必要になる。カンチレバー当り２つのコンタクトでは、各コンタクトは、約６００オームである必要がある。
【００２８】
カンチレバーのプルイン（引き込み）面積が８×５ミクロンで、プルイン隙間が１００ｎｍに減少した場合、２０Ｖのプルイン電圧では、力は、約（Ａε／２）×（Ｖ／ｄ）２  または７０μＮである。こうしてコンタクト当り３５μＮの力を持つ６００オームのコンタクト抵抗が生成されるべきである。
【００２９】
図１は、上方から見た抵抗スイッチ式デジタル可変キャパシタの可能な実装を示す。この設計において、符号１は、ＲＦパッドが、トラックによって影付き金属絶縁体金属キャパシタに接続されて位置する場所を示す。そしてこれらは、並列に作動する２０個程度の小型スイッチ（５）を含む小型スイッチ３のアレイを通じて接地するように接続される。スイッチのアレイの端部において、接地されるトラック４が存在する。符号６はビット０を示し、符号７はビット１を示し、符号８はビット２を示し、符号９はビット３を示し、符号１０はビット４を示す。一実施形態において、デジタル可変キャパシタは、１つのより小さなビット０ＭＩＭ、１つのより大きなビット１ＭＩＭ、２つのより大きなビット２ＭＩＭ、４つのより大きなビット３ＭＩＭ、および８つのより大きなビット４ＭＩＭを有する。図１は、正確に拡大縮小しておらず、ＲＣ時定数が同じになるように、ＭＩＭのサイズに拡大縮小する小型スイッチの数を必要とするためである。
【００３０】
図２Ａと図２Ｂは、図１に符号３として示したように、オーミックスイッチのアレイの平面図および側面図を示す。図２Ａは、図１に符号３として示したように、スイッチのアレイの平面図である。符号１１は、符号１４として示す小型スイッチの下方に走るＲＦラインを示す。符号１２，１３は、プルイン電極を示す。図２Ｂは、プルアップ（引き上げ）電極１５、空洞１６、スイッチの下方にある絶縁層１７およびＲＦラインを示し、符号１８は、導電性グランドプレーンである。符号１９は、下地のシリコン基板であり、デジタル可変キャパシタを動作させるために、その中に設計されたＣＭＯＳアドレス回路を有してもよい。
【００３１】
図３Ａは、図２Ａに符号１４として示し、その図において点線で示すアレイ内のスイッチの１つの平面図を示す。符号１２，１３は、プルイン電極を示し、符号１１は、ＲＦラインである。ＭＥＭＳブリッジの層２２は、バンプ１５Ａ，１５Ｂの上に着地してもよい。ＭＥＭＳブリッジの２つの層２０，２２は、導電性材料で製作され、符号２１で示すビアを用いてともに接合される。層２０は、構造の端部にまで全ては延びておらず、図３Ｂに示すように、層２０を層２２より長さは短くしている。接地されたＭＥＭＳブリッジは、下地のメタライゼーション貫通ビア２３と接続される。符号１９は、金属１８で被覆された上部酸化物であり、オフ状態のために、ＭＥＭＳを屋根まで引き上げるために使用される。これは、オフ状態でのスイッチの容量を減少させるのに役立つ。符号１７は、上部酸化物を示し、犠牲層を除去するために使用されるエッチング孔を充填している。それは、これらの孔に入って、カンチレバーの端部を支持するとともに、空洞を封止して、空洞内の低圧環境が存在するのに役立つ。符号１６は、導電性であって、カンチレバーの導電性下面と接触する２つの着地ポストの一方を示す。符号１６Ｂは、導電性ポスト上の表面材料であり、良好な導電性、周囲材料に対する低い反応性、高い融点、長寿命のための硬さを提供する。下面は、絶縁体でコートしてもよく、カンチレバーの下面に窓が開いており、ＭＥＭＳが引き下げられた場合、電気的に接触する、導電性ポストのための導電領域１６Ｃを提供する。
【００３２】
図４Ａは、電圧が符号１２，１３に印加されて（図３Ａと図３Ｂ）、引き込まれたカンチレバーを示しており、層２２（図３Ｂ）が、絶縁されたバンプ１５Ａ，１５Ｂの上に着地している（図３Ｂ）。カンチレバーの導電性下面は、２つの導電性ポストの上に着地している（一方だけを示し、他方はその後方にある）（図３Ｂでの符号１６）。これは、低い抵抗状態を与える。図４Ｂは、図３Ｂ中の電極１８を用いて屋根に引き上げられた後のカンチレバーを示す。これは、図３Ｂ中の絶縁層１９と接触する。これは、プルアップ電極とカンチレバーとの間のいずれの電気的接触を防止する。点線四角内の領域は、図５Ａと図５Ｂに示す。
【００３３】
これらの図に示していないが、カンチレバーの上部および下面の大部分の上に絶縁層が存在してもよい。孔が、カンチレバーの下面にある絶縁体に形成され、導電性ポスト１６との接触を可能にする。この状態において、ＲＦラインに対するカンチレバーの抵抗は極めて大きく、そのラインに結合する容量は小さい。
【００３４】
図５Ａは、図４Ａ中の点線四角の拡大図を示し、コンタクトの上部とカンチレバーの底部との間の隙間Ｄを伴うアップ位置にあるカンチレバーを示す。図５Ｂは、図４Ｂ中の点線四角に示すように、導電性ポストと電気接触するカンチレバーを伴うダウン位置にある同じデバイスを示す。符号Ｘは、カンチレバーとプルダウン電極との間の隙間を示す。
【００３５】
図６は、１つのＭＩＭキャパシタを切り替えて、オンのとき合成容量ＲＯＮ、オフのときＣＯＦＦを有する、ＭＥＭＳカンチレバーのアレイと接続されたＭＩＭキャパシタＣＭＩＭ １を備えたデバイスの概略図を示す。オンのとき、ＲＯＮはＣＭＩＭと直列であり、オフのときＣＯＦＦはＣＭＩＭと直列である。ＲＯＮは、１つのＭＩＭキャパシタと並列接続されてスイッチングを行う１つのアレイ中の全ての抵抗の接触抵抗である。ＭＥＭＳは、スイッチと同様に動作し、ＲＦラインに接続されるか、何にも接続されないかである。ＣＭＩＭ １は、１番目のＭＩＭキャパシタを参照し、ＣＭＩＭ Ｎは、Ｎ番目のＭＩＭキャパシタを参照する。
【００３６】
設計は、ＲＯＮ＜＜ＣＭＩＭおよびＣＯＦＦ＜＜ＣＭＩＭのようにする。これは、ＭＥＭＳカンチレバーがオンである場合、ＲＦラインとグランドとの間の容量がＣＭＩＭ値によって支配され、オフである場合は、ＣＯＦＦによって支配されることを意味する。抵抗値は、並列である全てのコンタクトの合成抵抗ＲＯＮによって支配されることになる。コンタクト用の材料は、多くの製品で要求される１０億サイクル続くように、そして低い接触抵抗を有し、そしてＣＭＯＳ製造設備と適合するように選択する必要がある。
【００３７】
コンタクトが汚染しないのを確保するために、これらが、コンタクトの上に堆積する有機材料の薄い層を導くことがある周囲雰囲気に触れないことが重要である。これらは、接触抵抗を大きく増加できる輸送についてのバリアを提供する。０．２ｎｍ厚の絶縁層が、いくつかの材料について抵抗値を１０倍だけ増加できる。コンタクトを清浄に維持するために、ＭＥＭＳデバイスは、その自分の空洞内で製造される。ＭＥＭＳスイッチの上方および下方で除去する低圧ガスエッチングを用いて、犠牲材料が除去され、デバイスの上に空洞を残し、カンチレバーブリッジアンカーの近くに空洞内に小さな孔を残す。同じツールにおいて、低い圧力で材料が堆積され、これは空洞を充填し、ＭＥＭＳデバイスの周りの低圧環境を封止する。
【００３８】
コンタクトエリアは、ある粗さを有し、コンタクトの全体エリアが物理的に接触しないようにしている。一方の金属から他方への真空中でのトンネル現象レートは、間隔が１ナノメータだけ増加すると、５桁以上で降下するため、抵抗値は、物理的に接触している凹凸によって支配される。これらの凹凸の数および半径は、接触抵抗を変化させるため、金属処理は、凹凸の曲率半径が小さく、サイズが同様になるようにする必要がある。コンタクトの抵抗値は、コンタクト材料の抵抗率および凹凸の接触面積に依存することになる。それは、各凹凸における力にも依存する。接触力を増加させると、最初は凹凸を弾性的に変形させ、接触面積を大きくして、そして力をより増加させると、非弾性変形を導いて、面積をより増加させ、より低い抵抗値に導く。材料が硬い場合は、この非弾性は、面積を増加させ、力が減少する。
【００３９】
典型的には、多くのコンタクトが、金から製作される。その理由は、これが容易に汚染せず、材料は軟らかく、高い導電率を有するためである。しかしながら、それは、ＣＭＯＳ製造設備では許容されず、最善の選択ではない。窒化チタンが良好な材料であり、その理由はＣＭＯＳ製造において既に使用されており、バリア層として使用されるためである。それはまた、容易に変色せず、コンタクト表面は低い汚染確率を有するべきである。それは、極めて硬い材料であり、その抵抗率は極めて低い。ＴｉＮの１つの利点が、ＭＥＭＳ製造にとって極めて耐久性のある材料となり、ＭＥＭＳおよびコンタクト抵抗について同じ材料を使用できることである。
【００４０】
コンタクト抵抗は、コンタクトにおける凹凸の性質によって支配されているため、そしてこれらは典型的には２０ｎｍ未満の高さであるため、サブ１００ｎｍ材料層が、底部コンタクトの上およびＭＥＭＳの下面でのエリアにおいてパターン化でき、そこでは底部コンタクトが、降下するＭＥＭＳデバイスと接触する。
【００４１】
ＣＭＯＳ製造設備で許容され、または低い抵抗率値を有し、環境と強く反応しないものとして既に見つけている材料は、ＴｉＮ，Ｔｕ，Ｐｔ，Ｉｒ，Ｒｈ，ＲｕおよびＭｏを含む。ＴｉＮ，ＭｏおよびＴｕは、比較的容易にエッチングできる材料であるが、他のものはそれほど容易にはエッチングされない。これらは、全て比較的硬く、高い融点を有し、これらは全て１０−５Ω・ｃｍ未満の抵抗率の値を有する。
【００４２】
ＩＰ３値を低くするために、コンタクトの抵抗値が、コンタクトに印加される電力とともに変化しないことが重要である。こうして凹凸上で高い圧力で動作することが重要であり、これらはほぼ完全に変形している。通常、接触後、凹凸コンタクトの抵抗値が特別な力で素早く減少し、しかしながら、適切な力が印加された場合、抵抗値は安定し、印加された力に強く依存することはない。これが、作動する機構である。
【００４３】
より硬い膜を選択することによって、変形は、弾性限界内でより長く残留し、これは、装置をオフに切り替えようとする場合、装置を分離するのに役立つ上向き力を、より高い凹凸が提供するのを確保している。こうして癒着に関連した問題を防止するのに役立つ最も高い導電率および高い硬度値を備えた材料が要望されている。
【００４４】
温度の増加は、コンタクトの軟化、および硬度の変化を生じさせることができる。加熱は、凹凸を通る電流フローから生じさせることができる。こうして高い融点を有する材料を有することが有用である。
【００４５】
抵抗スイッチを伴う１つの課題が、コンタクトが開いたときのアーク放電に起因して、コンタクト寿命の減少である。これは、回路内のいずれか浮遊インダクタンスから由来し、Ｖ＝Ｌ（ｄＩ／ｄｔ）によって与えられる電圧Ｖを発生する。こうしてデバイス設計での浮遊インダクタンスを減少させ、そして不要な突然の電流変化を減少させることが重要である。不活性ガス、例えば、アルゴンなどの管理された雰囲気を追加することによって、着地時に跳ね返りを生じさせるカンチレバーの振動を減衰できる。跳ね返りが、従来より多くのコンタクト遮断を追加して、デバイス寿命を減少させる。
【００４６】
カンチレバーコンタクトがゆっくりと遮断するのを確保することによって、ｄＩ／ｄｔの値を減少できる。これは、プルイン電圧の絶対値を０に減少させ、そしてプルアップ電圧をオンにすることによって達成できる。これは、スプリングが、コンタクトを引き離すことを可能とし、接着力に打ち勝って、１つの凹凸コンタクトを一度に破壊する。電流が急速にいったんゼロになると、コンタクトは遮断され、このプロセスは数百ナノ秒で終わることができ、全体のスイッチング時間を遅くすることはなく、これは１または２マイクロ秒のオーダーと同程度である。スイッチのアレイを一度にスイッチングさせることは、各コンタクトが少し異なるレートで遮断するため、素早く遮断する１つの大型コンタクトより遅い電流変化の平均レートをもたらす。
【００４７】
（全てのＭＥＭＳスイッチがハイブリッド・オーミック−ＭＩＭデバイスになる）
図７は、上方から示した抵抗スイッチ付デジタル可変キャパシタの可能性ある実装を示す。この設計において、符号１は、ＲＦパッドが、灰色トラックによって、並列に作動する２０個程度の小型スイッチ（５）を含む小型ハイブリッド・オーミック−ＭＩＭスイッチ３のアレイに接続されて位置する場所を示す。スイッチのアレイの端部において、接地されるトラック４が存在する。
【００４８】
図８Ａと図８Ｂは、図７に符号５として示したアレイ内のハイブリッド・オーミック−ＭＩＭ  ＭＥＭＳスイッチの平面図および断面図を示す。符号１２，１３は、プルイン電極を示し、符号１１はＲＦラインである。ＭＥＭＳブリッジは、層２０，２２で製作される。層２０は、構造の端部にまで全ては延びておらず、図８Ｂに示すように、層２０を層２２より長さは短くしている。ブリッジは、バンプ１５Ａ，１５Ｂの上に着地する。ＭＥＭＳブリッジの２つの層は、導電性材料で製作され、符号２１で示すビアを用いてともに接合される。接地されたＭＥＭＳブリッジは、下地のメタライゼーション貫通ビア２３と接続される。符号１９は、金属１８で被覆された上部酸化物であり、オフ状態のために、ＭＥＭＳを屋根まで引き上げるために使用される。これは、オフ状態でのスイッチの容量を減少させるのに役立つ。符号１７は、上部酸化物を示し、犠牲層を除去するために使用されるエッチング孔を充填している。それは、これらの孔に入って、カンチレバーの端部を支持するとともに、空洞を封止して、空洞内の低圧環境が存在するのに役立つ。符号１６Ｂは、導電性である着地ポストを示し、カンチレバーの導電性下面と接触する。符号１６Ａは、導電性ポスト上の表面材料であり、良好な導電性、周囲材料に対する低い反応性、高い融点、長寿命のための硬さを提供する。ブリッジの下面は、絶縁体でコートしてもよく、カンチレバーの下面に窓が開いており、ＭＥＭＳが引き下げられた場合、電気的に接触する、導電性ポストのための導電領域１６Ｃを提供する。符号２５は、プルイン電極１２，１３の上部およびＲＦライン１１の上部に堆積された誘電体層である。金属構造１６Ｂ、誘電体２５およびＲＦライン１１は、ＭＩＭキャパシタを実装する。このＭＩＭの上部電極は、ＭＥＭＳブリッジがアップ位置にある場合、電気的に浮遊しており、あるいは、ＭＥＭＳブリッジがダウン位置にある場合、１６Ａと１６Ｃとの間にあるオーミックコンタクトを介して接地される。
【００４９】
代替の実施形態において、金属構造１６Ａ＋１６Ｂは、ＭＩＭの上部電極であり、可変抵抗器によって基準ＤＣ電位と電気的に接続される。基準ＤＣ電位は、共通のグラントまたはデバイスの別個の端子のいずれかにできる。可変抵抗器は、例示の実装として、トランジスタまたは別個のより高抵抗ＭＥＭＳオーミックスイッチによって実装できる。
【００５０】
特定の実施形態において、制御ロジックが、下記のように動作する可変抵抗器の値を設定するために使用される。ＭＥＭＳブリッジ（２０＋２１＋２２）がアップ位置またはダウン位置にある場合、可変抵抗器は、通常、最も高い値に設定されることになる。この値は、可変抵抗器を流れる電流がＭＥＭＳブリッジとＲＦライン１１との間の結合より著しく低くなるように指定されることになる。ＭＥＭＳブリッジの位置が、ダウン位置からアップ位置に変化した場合、あるいはアップ位置からダウン位置に変化した場合、可変抵抗器は、状態遷移が完了するまで、小さい長さの時間でその最も低い値に一時的に設定されることになる。これは、スイッチングイベント時に、可動ブリッジとＭＩＭキャパシタとの間の隙間での電界を減少させて、これはホットスイッチ性能を改善し、表面劣化を回避する。
【００５１】
多数の小型オーミックＭＩＭスイッチを備えた全デバイスを実装するのに幾つかの利点がある。低い容量が、スイッチの高いインピーダンスと、所定のＲＭＳ電圧でデバイスを通過する小さいＲＦ電流とを意味し、これは、オーミックスイッチの開放の際のアーク放電に起因した信頼性の課題を最小化する。その理由は、電流が、応用回路内の回路レベルのインダクタンスに起因して瞬時にゼロにならないためである。デバイスの固有のＱは、１／（オメガ×Ｃ）とスイッチのオーミック抵抗との比率であり、例えば、１ＧＨｚにおいて小さいＣ（５〜１０ｆＦのオーダ）は、１００オームより大きい抵抗値について１００のＱ値を与える。一般に、デバイスを多数の分岐に分解し、それぞれ直列の極めて小型のＭＩＭを備えたオーミックスイッチで製作することは、オーミックスイッチ値についての要件を緩和し、全体的に小さい等価直列抵抗（ＥＳＲ）および高いデバイスＱ値を達成する。
【００５２】
図９は、シミュレーション解析によって発生したプロットであり、ＭＩＭキャパシタ（よって、固定容量値のもの）によって実装されるデバイスを、プログラム可能なＣ値を得るために直列のオーミックスイッチを全てのＭＩＭに導入したデバイスと比較している。ＭＩＭだけのデバイスＥＳＲは、０．３オームであり、オーミックスイッチの追加がＥＳＲを増加させているが、０．１オーム未満のＥＳＲペナルティを有するために、６０オーム未満の各オーミックスイッチ抵抗値を有することで充分である。これは、多数の極めて小型のオーミックＭＩＭスイッチからなる構造における並列化を利用している。
【００５３】
前述の分岐手法の代わりに、全てのスイッチをハイブリッド・オーミック−ＭＩＭにすることの利点は、各オーミックコンタクトを横断する低い電流と、よってアーク放電および電力に対する感度が減少すること、そして遷移時に異なるスイッチを横断するより均一な電流分配（ＭＩＭに起因して高インピーダンス）、そして減少した寄生であり、これは、ＭＩＭだけ＋スイッチだけの経路選定を有する代わりに、全ての経路選定が容量のために使用されるためである。
【００５４】
（ＭＥＭＳ  ＤＶＣ製造）
図１０Ａ〜図１０Ｇは、一実施形態に係る製造の種々の段階におけるＭＥＭＳ  ＤＶＣ１０００の概略図である。図１０Ａと図１０Ｂに示すように、基板１０２は、そこに形成された複数の電極１００４Ａ〜１００４Ｅと、ＭＩＭの下部「金属」を形成することになる電気伝導性材料１００４Ｆとを有する。図１０Ａは、ＭＥＭＳデバイスを示し、図１０ＢはＭＩＭを示す。ＭＩＭは、同じ基板１００２の上に、ＭＥＭＳデバイスの空洞の外側に堆積される。電極１００４Ａ〜１００４Ｅおよび電気伝導性材料１００４Ｆは、同じ堆積およびパターン化プロセスの際に、同じ材料で形成できる。よって、ＲＦ電極１００４Ｃは、電気伝導性材料１００４Ｆと直接に接続される。電極１００４Ａ〜１００４Ｅおよび電気伝導性材料１００４Ｆは、異なる材料を含み、異なるプロセスで形成してもよいことは想定される。例えば、電極１００４Ａ〜１００４Ｅは、電気伝導性材料１００４Ｆとは別個に形成され、電気伝導性材料１００４Ｆは、ＲＦパッドと同時に形成されて、電気伝導性材料１００４Ｆがパッドと直接に接続されるようにすることが想定される。
【００５５】
基板１００２は、単層基板または多層基板、例えば、１つ以上の相互接続層を有するＣＭＯＳ基板を備えてもよいことは理解すべきである。さらに、電極１００４Ａ〜１００４Ｅおよび電気伝導性材料１００４Ｆに使用できる適切な材料が、窒化チタン、アルミニウム、タングステン、銅、チタンおよびこれらの組合せを含み、異なる材料の多層スタックを含む。
【００５６】
そして、図１０Ｃと図１０Ｄに示すように、電気絶縁層１００６が、電極１００４Ａ〜１００４Ｅおよび電気伝導性材料１００４Ｆの上に堆積される。電気絶縁層１００６にとって適切な材料が、シリコン酸化物、二酸化シリコン、シリコン窒化物、シリコン酸窒化物を含むシリコン系材料を含む。図１０Ｃに示すように、電気絶縁層１００６は、接地電極１００４Ａ，１００４Ｅの上で除去され、そしてＲＦ電極１００４Ｃの上から除去され、下地の電極１００４Ａ，１００４Ｃ，１００４Ｅを露出している。
【００５７】
そして、電気伝導性材料１００８が、電気絶縁層１００６の上に堆積できる。電気伝導性材料１００８は、接地電極１００４Ａ，１００４ＥおよびＲＦ電極１００４Ｃとの直接接続を提供する。さらに、電気伝導性材料１００８は、ＭＩＭ内の上側「金属」を提供する。一実施形態において、ＭＩＭの上側金属は、ＭＥＭＳデバイスから離れており、電気的に切断されており、ＲＦパッドと直接接続される。他の実施形態において、ＭＩＭの上側金属は、ＲＦ電極１００４Ｃと直接接続されるとともに、ＭＩＭの下部金属は、ＲＦパッドと直接接続される。電気伝導性材料１００８に使用できる適切な材料が、チタン、窒化チタン、タングステン、アルミニウムおよびこれらの組合せを含み、異なる材料を含む多層スタックを含む。
【００５８】
いったん電気伝導性材料１００８が堆積されてパターン化されると、処理の残りが発生して、図１０Ｇに示すＭＥＭＳ  ＤＶＣ１０００を形成する。詳細には、表面材料１０１０は、ＲＦ電極１００４Ｃの上に形成された電気伝導性材料１００８の上に形成でき、導電性の着地ポストを形成する。さらに、電気絶縁着地構造１０１２が、電気絶縁層１００６の上に形成でき、スイッチング素子１０１４がＣｍａｘ位置にある場合、スイッチング素子１０１４をその上に着地させることができる。上述のように、スイッチング素子１０１４は、その下面をコートする絶縁材料を有することができ、表面材料１０１０に着地することになる、露出した導電性材料のエリア１０２４が存在してもよい。追加の電気絶縁層１０１８をプルオフ（即ち、プルアップ）電極１０２０の上に形成してもよく、封止層１０２２が、全体のＭＥＭＳデバイスを封止でき、スイッチング素子１０１４が空洞内に配置される。製造の際、犠牲材料が、空洞の境界を規定するために使用される。
【００５９】
いったん製造すると、図１０Ａ〜図１０Ｇに示したＭＥＭＳ  ＤＶＣは、ＭＩＭの上部または下部の金属と直接に接続されたＲＦ電極１００４Ｃを有する。これに応じて、ＭＩＭの他の金属は、ＲＦ電極１００４Ｃと直接に接続されず、ＲＦパッドと直接に接続される。こうしてＭＩＭキャパシタは、ＭＥＭＳ  ＤＶＣを形成するために、ＭＥＭＳデバイスと同時に形成できる。
【００６０】
図１１Ａ〜図１１Ｄは、他の実施形態に係る製造の種々の段階でのＭＥＭＳ  ＤＶＣ１１００の概略図である。ＭＥＭＳ  ＤＶＣに使用される材料は、ＭＥＭＳ  ＤＶＣ１０００の製造に使用したものと同じでもよい。図１１Ａに示すように、電極１１０４Ａ〜１１０４Ｅが、基板１００２の上に形成される。電極１１０４Ａ〜１１０４Ｅの上に、電気絶縁層１１０６が堆積されパターン化でき、図１１Ｂに示すように、グランド電極１１０４Ａ，１１０４Ｅを露出させる。本実施形態において、ＭＩＭがＭＥＭＳデバイス内に形成されると、電気絶縁層１１０６は、ＲＦ電極１１０４Ｃの上に残留する。
【００６１】
そして、電気伝導性材料１１０８が、堆積されてパターン化でき、グランド電極１１０４Ａ，１１０４Ｅとの電気接続を形成して、ＭＩＭの第２金属を形成する。図１１Ｃに示すように、ＭＩＭは、ＭＥＭＳデバイスの空洞の外側にある別個のデバイスとしてというよりは、ＭＥＭＳデバイス内に形成される。
【００６２】
いったん電気伝導性材料１１０８が堆積されてパターン化されると、処理の残りが発生して、図１１Ｄに示すＭＥＭＳ  ＤＶＣ１１００を形成する。詳細には、表面材料１１１０は、ＲＦ電極１１０４Ｃの上に形成された電気伝導性材料１１０８の上に形成でき、導電性の着地ポストを形成する。さらに、電気絶縁着地構造１１１２が、電気絶縁層１１０６の上に形成でき、スイッチング素子１１１４がＣｍａｘ位置にある場合、スイッチング素子１１１４をその上に着地させることができる。上述のように、スイッチング素子１１１４は、その下面をコートする絶縁材料を有することができ、表面材料１１１０に着地することになる、露出した導電性材料のエリア１１２４が存在してもよい。追加の電気絶縁層１１１８をプルオフ（即ち、プルアップ）電極１１２０の上に形成してもよく、封止層１１２２が、全体のＭＥＭＳデバイスを封止でき、スイッチング素子１１１４およびＭＩＭが空洞内に配置される。製造の際、犠牲材料が、空洞の境界を規定するために使用される。一実施形態において、各スイッチング素子１１１４（空洞内に１つ以上のスイッチング素子が存在できる）は、空洞内に対応するＭＩＭ構造を有する。
【００６３】
空洞の内部または外側にあるＭＩＭキャパシタを使用することによって、ＭＥＭＳ  ＤＶＣは、低い抵抗値および、一貫した共振周波数を有するようになる。
【００６４】
上記記載は、本発明の実施形態に関するものであるが、本発明の他のおよび追加の実施形態が、その基本的範囲から逸脱することなく考案でき、その範囲は後記の請求項によって決定される。
【図１】
0006397913.tif 000002
【図２Ａ】
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【図２Ｂ】
0006397913.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
0006397913.tif 000008
【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
0006397913.tif 000013
【図８Ｂ】
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【図９】
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【図１０Ａ】
0006397913.tif 000016
【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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