(57)【特許請求の範囲】
【請求項１】
第１メモリアレイと第１駆動部とを含む第１メモリ部と、
第２メモリアレイと第２駆動部とを含む第２メモリ部と、
制御部と、
を備え、
前記第１メモリアレイは、第１磁気シフトレジスタ部を含み、
前記第２メモリアレイは、第２磁気シフトレジスタ部を含み、
前記制御部は、入力データを複数の１次元ビット入力配列に分割し、
前記複数の１次元ビット入力配列は、第１配列と、第２配列と、を含み、
前記制御部は、前記第１配列を前記第１磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第２配列を前記第２磁気シフトレジスタ部に後入れ先出しの形式で格納させ、
前記複数の１次元ビット入力配列は、第３配列と、第４配列と、をさらに含み、
前記制御部は、
前記第１配列を前記第１磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、
前記第２配列を前記第２磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、
前記第３配列を前記第１磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させ、
前記第４配列を前記第２磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させる、磁気記憶装置。
【請求項２】
前記制御部は、前記第１磁気シフトレジスタ部の前記一部に格納された前記第１配列と、前記第２磁気シフトレジスタ部の前記一部に格納された前記第２配列と、前記第１磁気シフトレジスタ部の前記別の一部に格納された前記第３配列と、前記第２磁気シフトレジスタ部の前記別の一部に格納された前記第４配列と、を並べて得られる部分を含むデータを出力する請求項１記載の磁気記憶装置。
【請求項３】
前記複数の１次元ビット入力配列の大きさは、互いに同じである請求項１または２に記載の磁気記憶装置。
【請求項４】
前記制御部は、前記第１磁気シフトレジスタ部に格納された前記第１配列と、前記第２磁気シフトレジスタ部に格納された前記第２配列と、を並べて得られる部分を含むデータを出力する請求項１〜３のいずれか１つに記載の磁気記憶装置。
【請求項５】
前記第１磁気シフトレジスタ部は、
第１端子と第２端子と第１ゲートとを含む第１トランジスタと、
第３端子と第４端子と第２ゲートとを含む第２トランジスタと、
複数の磁区を含む磁性線であって前記磁性線の第１端部は前記１端子と接続された磁性線と、
前記第３端子と電気的に接続された磁性層と、
前記磁性線と前記磁性層との間に設けられた中間層と、
を含み、
前記第１駆動部は、
前記第２端子と電気的に接続されたシフトドライバと、
前記第１ゲートと電気的に接続されたシフトセレクタと、
前記第４端子と電気的に接続された読み書きドライバと、
前記第２ゲートと電気的に接続された読み書きセレクタと、
前記磁性線の第１他端部に接続された磁性線ドライバと、
を含む請求項１〜４のいずれか１つに記載の磁気記憶装置。
【請求項６】
前記中間層は、前記第１端部と前記磁性層との間に設けられた請求項５記載の磁気記憶装置。
【請求項７】
前記磁性線の少なくとも一部は、第１方向に延在し、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第１状態において、前記第１方向と交差する第１磁化方向であり、
前記磁性線の前記少なくとも一部に含まれる前記磁区の前記磁化は、第２状態において、前記第１方向と交差し前記第１磁化方向とは逆の第２磁化方向である請求項５または６に記載の磁気記憶装置。
【請求項８】
前記磁性線の前記少なくとも一部は、第１軸を軸として第１方向に延在し、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第１状態において第１磁化方向であり、
前記磁性線の前記少なくとも一部に含まれる前記磁区の磁化は、第２状態において第２磁化方向であり、
前記第１磁化方向は、前記第１方向と交差し、
前記第１磁化方向は、前記第１軸から、前記第１軸から離間した位置に向かう方向であり、
前記第２磁化方向は、前記第１方向と交差し、
前記第２磁化方向は、前記第１軸から離間した位置から、前記第１軸に向かう方向である請求項５または６に記載の磁気記憶装置。
【請求項９】
前記第１メモリアレイは、複数の磁気シフトレジスタ部を含み、
前記第１駆動部は、前記第１メモリアレイに含まれる前記複数の磁気シフトレジスタ部に接続された第１プリアンプを含み、
前記第２メモリアレイは、複数の磁気シフトレジスタ部を含み、
前記第２駆動部は、前記第２メモリアレイに含まれる前記複数の磁気シフトレジスタ部に接続された第２プリアンプを含む請求項１〜８のいずれか１つに記載の磁気記憶装置。
【請求項１０】
入力データを、第１配列と、第２配列と、を含む複数の１次元ビット入力配列に分割し、
前記第１配列を第１磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第２配列を第２磁気シフトレジスタ部に後入れ先出しの形式で格納させ、
前記第１磁気シフトレジスタ部は、第１メモリアレイに含まれ、
前記第２磁気シフトレジスタ部は、第２メモリアレイに含まれ、
前記第１メモリアレイは、第１駆動部を含む第１メモリ部に含まれ、
前記第２メモリアレイは、第２駆動部を含む第２メモリ部に含まれ、
前記複数の１次元ビット入力配列は、第３配列と、第４配列と、をさらに含み、
前記第１配列を前記第１磁気シフトレジスタ部の一部に後入れ先出しの形式で格納し、
前記第２配列を前記第２磁気シフトレジスタ部の一部に後入れ先出しの形式で格納し、
前記第３配列を前記第１磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納し、
前記第４配列を前記第２磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する、磁気記憶方法。
【請求項１１】
前記第１磁気シフトレジスタ部の前記一部に格納された前記第１配列と、前記第２磁気シフトレジスタ部の前記一部に格納された前記第２配列と、前記第１磁気シフトレジスタ部の前記別の一部に格納された前記第３配列と、前記第２磁気シフトレジスタ部の前記別の一部に格納された前記第４配列と、を並べて得られる部分を含むデータを出力する請求項１０記載の磁気記憶方法。
【請求項１２】
前記複数の１次元ビット入力配列の大きさは、互いに同じである請求項１０または１１に記載の磁気記憶方法。
【請求項１３】
前記第１磁気シフトレジスタ部に格納された前記第１配列と、前記第２磁気シフトレジスタ部に格納された前記第２配列と、を並べて得られる部分を含むデータを出力する請求項１０〜１２のいずれか１つに記載の磁気記憶方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気記憶装置及び磁気記憶方法に関する。
【背景技術】
【０００２】
磁性線を用いた磁気記憶装置が提案されている。高密度の記憶と同時に、実用的な入出力スピードが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１０／０１２８５１０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、実用的な磁気記憶装置及び磁気記憶方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、磁気記憶装置は、第１メモリアレイと第１駆動部とを含む第１メモリ部と、第２メモリアレイと第２駆動部とを含む第２メモリ部と、制御部と、を含む。前記第１メモリアレイは、第１磁気シフトレジスタ部を含む。前記第２メモリアレイは、第２磁気シフトレジスタ部を含む。前記制御部は、入力データを複数の１次元ビット入力配列に分割する。前記複数の１次元ビット入力配列は、第１配列と、第２配列と、を含む。前記制御部は、前記第１配列を前記第１磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第２配列を前記第２磁気シフトレジスタ部に後入れ先出しの形式で格納させる。前記複数の１次元ビット入力配列は、第３配列と、第４配列と、をさらに含む。前記制御部は、前記第１配列を前記第１磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、前記第２配列を前記第２磁気シフトレジスタ部の一部に後入れ先出しの形式で格納させ、前記第３配列を前記第１磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させ、前記第４配列を前記第２磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納させる。
本発明の実施形態によれば、磁気記憶方法は、入力データを、第１配列と、第２配列と、を含む複数の１次元ビット入力配列に分割し、前記第１配列を第１磁気シフトレジスタ部に後入れ先出しの形式で格納させ、前記第２配列を第２磁気シフトレジスタ部に後入れ先出しの形式で格納させることを含む。前記第１磁気シフトレジスタ部は、第１メモリアレイに含まれる。前記第２磁気シフトレジスタ部は、第２メモリアレイに含まれる。前記第１メモリアレイは、第１駆動部を含む第１メモリ部に含まれる。前記第２メモリアレイは、第２駆動部を含む第２メモリ部に含まれる。前記複数の１次元ビット入力配列は、第３配列と、第４配列と、をさらに含む。前記第１配列を前記第１磁気シフトレジスタ部の一部に後入れ先出しの形式で格納する。前記第２配列を前記第２磁気シフトレジスタ部の一部に後入れ先出しの形式で格納する。前記第３配列を前記第１磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する。前記第４配列を前記第２磁気シフトレジスタ部の別の一部に後入れ先出しの形式で格納する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図２】図２（ａ）及び図２（ｂ）は、第１の実施形態に係る磁気記憶装置を示す模式図である。
【図３】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る磁気記憶装置を示す模式図である。
【図５】図５（ａ）及び図５（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図６】第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図７】第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図８】図８（ａ）及び図８（ｂ）は、磁気記憶装置の特性を示す模式図である。
【図９】磁気記憶装置の動作を示す模式図である。
【図１０】磁気記憶装置の特性を例示する模式図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を示すフローチャート図である。
【図１２】第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１４】第３の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第２の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１６】第２の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１７】第１の実施形態に係る磁気記憶装置の動作を示す模式図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、実施形態に係る磁気記憶装置を示す模式図である。
【図１９】実施形態に係る磁気記憶装置の一部を示す模式的斜視図である。
【図２０】実施形態に係る磁気記憶装置の一部を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る磁気記憶装置を例示する模式図である。  
図１に表したように、本実施形態に係る磁気記憶装置１１０は、複数のメモリ部ＭＵと、制御部ＣＵと、を含む。この例では、磁気記憶装置１１０には、センスラッチ部７１と、入力バッファ７２と、出力バッファ７３と、ルックアップテーブル７４がさらに設けられている。これらの要素は、制御部ＣＵに含まれると見なしても良い。
【０００９】
複数のメモリ部ＭＵは、メモリ領域部ＭＵＵに含まれる。実施形態において、磁気記憶装置１１０に複数のメモリ領域部ＭＵＵが設けられても良い。
【００１０】
例えば、複数のメモリ部ＭＵは、第１メモリ部ＭＡＴ１および第２メモリ部ＭＡＴ２などを含む。メモリ部ＭＵの数が、Ｎ（Ｎは２以上）である場合、複数のメモリ部ＭＵは、第Ｎメモリ部ＭＡＴＮを含む。
【００１１】
複数のメモリ部ＭＵの１つは、メモリアレイ５０と、駆動部６０と、を含む。例えば、メモリアレイ５０は、例えば、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１、第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２、及び、第ＮメモリアレイＭＭＬ＿ＡＲＲＡＹ−Ｎなどである。駆動部６０は、例えば、第１駆動部６０−１、第２駆動部６０−２、及び、第Ｎ駆動部６０−Ｎなどである。
【００１２】
１つの駆動部６０は、例えば、シフトドライバＤＷＳ−Ｄと、シフトセレクタＤＷＳ−ＣＳと、読み書きドライバＲＷ−Ｄと、読み書きセレクタＲＷ−ＣＳと、を含む。これらの要素については、後述する。
【００１３】
例えば、第１メモリ部ＭＡＴ１は、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１と、第１駆動部６０−１と、含む。例えば、第２メモリ部ＭＡＴ２は、第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２と、第２駆動部６０−２と、含む。例えば、第Ｎメモリ部ＭＡＴＮは、第ＮメモリアレイＭＭＬ＿ＡＲＲＡＹ−Ｎと、第Ｎ駆動部６０−Ｎと、含む。  
メモリアレイ５０及び駆動部６０の例については、後述する。
【００１４】
複数の駆動部６０のそれぞれに、データ転送線ＤＴＬの一端が接続される。必要に応じて、データ転送線ＤＴＬの経路上に、選択スイッチ６０ｓが設けられる。データ転送線ＤＴＬの他端が、センスラッチ部７１に接続される。センスラッチ部７１は、センスアンプＳＡを含む。センスアンプＳＡは、複数のデータ転送線ＤＴＬに接続される。センスラッチ部７１は、例えば、ラッチ回路をさらに含む。
【００１５】
入力バッファ７２は、入力部７２ａと、デマルチプレクサ７２ｂと、を含む。磁気記憶装置１１０への入力データ（記憶させるデータ）が、入力部７２ａに入力される。入力部７２ａの出力がデマルチプレクサ７２ｂに供給される。デマルチプレクサ７２ｂの出力がセンスラッチ部７１に供給される。デマルチプレクサ７２ｂの出力に基づく、センスラッチ部７１の出力が、データ転送線ＤＴＬを介して、駆動部６０に供給される。
【００１６】
出力バッファ７３は、マルチプレクサ７３ｂと、出力部７３ａと、を含む。センスラッチ部７１の出力（センスアンプＳＡの出力）が、マルチプレクサ７３ｂに供給される。マルチプレクサ７３ｂの出力が、出力部７３ａに供給される。出力部７３ａの出力が、磁気記憶装置１１０の出力データとなる。この出力データが、記憶されていたデータに対応する。
【００１７】
制御部ＣＵに、入出力命令Ｉ／Ｏ＿Ｃが入力される。制御部ＣＵは、この入出力命令Ｉ／Ｏ＿Ｃに基づいて、メモリ領域部ＭＵＵ、センスラッチ部７１、入力バッファ７２及び出力バッファ７３を制御する。この制御の際に、ルックアップテーブル７４が用いられる。制御部ＣＵの動作に応じた返値ＲＶが、制御部ＣＵから出力される。
【００１８】
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る磁気記憶装置を例示する模式図である。  
図２（ａ）に例示するように、メモリ領域部ＭＵＵに複数のメモリ部ＭＵが設けられる。複数のメモリ部ＭＵは、例えばマトリクス状に配置される。例えば、メモリ領域部ＭＵＵにおいて、行方向に沿って並ぶメモリ部ＭＵの数は、例えば６４である。そして、列方向に沿って並ぶメモリ部ＭＵの数は、例えば６４である。この場合、１つのメモリ領域部ＭＵＵに設けられるメモリ部ＭＵの数は、４０９６（すなわち６４×６４）である。メモリ領域部ＭＵＵに、第１メモリ部ＭＡＴ１及び第２メモリ部ＭＡＴ２などが設けられている。
【００１９】
図２（ｂ）は、第１メモリ部ＭＡＴ１及び第２メモリ部ＭＡＴ２を拡大して示している。第１メモリ部ＭＡＴ１及び第２メモリ部ＭＡＴ２のそれぞれにおいて、複数の磁気シフトレジスタ部２０が設けられる。複数の磁気シフトレジスタ部２０のそれぞれは、後述する磁気シフトレジスタＭＭＬ（磁性線）を含む。複数の磁気シフトレジスタ部２０は、例えばマトリクス状に配置される。例えば、第１メモリ部ＭＡＴ１は、第１磁気シフトレジスタ部２０ａを含む。例えば、第２メモリ部ＭＡＴ２は、第２磁気シフトレジスタ部２０ｂを含む。
【００２０】
第１メモリ部ＭＡＴ１において、行方向に並ぶ磁気シフトレジスタ部２０の数は、例えば、１０２４である。そして、行方向に並ぶ磁気シフトレジスタ部２０の数は、例えば、１０２４である。この場合、１つのメモリ部ＭＵ（例えば第１メモリ部ＭＡＴ１）に設けられる磁気シフトレジスタ部２０の数は、１Ｍ（すなわち、１０２４×１０２４）である。
【００２１】
第２メモリ部ＭＡＴ２においても、１０２４×１０２４の磁気シフトレジスタ部２０が設けられる。第２メモリ部ＭＡＴ２に設けられる磁気シフトレジスタ部２０の数は、例えば、１Ｍである。
【００２２】
１つの磁気シフトレジスタ部２０（磁気シフトレジスタＭＭＬ）の容量は、例えば２５６ビットである。この場合、１つのメモリ部ＭＵ（第１メモリ部ＭＡＴ１及び第２メモリ部ＭＡＴ２などのそれぞれ)の容量は、２５６Ｍビットとなる。
【００２３】
従って、上記の例の場合、１つのメモリ領域部ＭＵＵの容量は、４０９６×２５６Ｍビット（すなわち、１テラビット）となる。
【００２４】
図２（ｂ）に例示するように、第１メモリ部ＭＡＴ１の第１駆動部６０−１に、第１読み書きドライバＲＷ−Ｄ−１が設けられる。第１読み書きドライバＲＷ−Ｄ−１に第１プリアンプＰＡ１が設けられる。第１メモリ部ＭＡＴ１に含まれる複数の磁気シフトレジスタ部２０が配線ＩＣＬにより接続される。配線ＩＣＬが、選択スイッチＳＳを介して、第１プリアンプＰＡ１に接続される。第１プリアンプＰＡ１の出力が、選択スイッチ６０ｓを介して、センスアンプＳＡに入力される。
【００２５】
同様に、第２メモリ部ＭＡＴ２の第２駆動部６０−２に、第２読み書きドライバＲＷ−Ｄ−２が設けられる。第２読み書きドライバＲＷ−Ｄ−２に第２プリアンプＰＡ２が設けられる。第２メモリ部ＭＡＴ２の複数の磁気シフトレジスタ部２０に接続された配線ＩＣＬが、選択スイッチＳＳを介して、第２プリアンプＰＡ２に接続される。第２プリアンプＰＡ２の出力が、選択スイッチ６０ｓを介して、センスアンプＳＡに入力される。
【００２６】
図３は、第１の実施形態に係る磁気記憶装置を例示する模式図である。  
図３は、１つのメモリ部ＭＵを例示している。
【００２７】
メモリ部ＭＵは、複数の磁気シフトレジスタ部２０を含む。磁気シフトレジスタ部２０は、磁性線１０を含む。Ｘ軸方向に並ぶ磁気シフトレジスタ部２０の数をｎ（ｎは、２以上の整数）とする。Ｙ軸方向に並ぶ磁気シフトレジスタ部２０の数をｍ（ｍは、２以上の整数）とする。Ｙ軸方向は、Ｘ軸方向と交差（例えば直交）している。Ｘ軸方向とＹ軸方向とに交差（例えば直交）する方向をＺ軸方向とする。複数の磁気シフトレジスタ部２０の磁気シフトレジスタＭＭＬは、例えば、Ｚ軸方向に沿って延在している。
【００２８】
複数の磁気シフトレジスタ部２０のそれぞれは、例えば、複数の磁性線１０のそれぞれ（例えば、磁性線Ｌ１−１、Ｌ１−２、Ｌ１−ｎ、Ｌ２−１、Ｌ２−２、Ｌ２−ｎ、Ｌｍ−１、Ｌｍ−２、及び、Ｌｍ−ｎなど）を含む。磁性線１０は、磁気シフトレジスタＭＭＬに対応する。
【００２９】
磁性線Ｌ１−１、Ｌ１−２、Ｌ１−ｎ、Ｌ２−１、Ｌ２−２、Ｌ２−ｎ、Ｌｍ−１、Ｌｍ−２、及び、Ｌｍ−ｎのそれぞれの一端には、シフト用のトランジスタＳＴ（ＳＴ１−１、ＳＴ１−２、ＳＴ１−ｎ、ＳＴ２−１、ＳＴ２−２、ＳＴ２−ｎ、ＳＴｍ−１、ＳＴｍ−２、及び、ＳＴｍ−ｎ）のそれぞれの一端が接続される。これらのシフト用のトランジスタＳＴのゲートは、シフトセレクタＤＷＳ−ＣＳ（例えば、Domain Wall Shift Column Selector）と接続される。この接続に、配線ＳＷＬ＿１、ＳＷＬ＿２及びＳＷＬ＿ｎが用いられる。シフト用のトランジスタＳＴのそれぞれ他端は、シフトドライバＤＷＳ−Ｄ（例えば、Domain Wall Shift Driver）と接続される。この接続に、配線ＳＢＬ＿１、ＳＢＬ＿２及びＳＢＬ＿ｍが用いられる。
【００３０】
磁性線Ｌ１−１、Ｌ１−２、Ｌ１−ｎ、Ｌ２−１、Ｌ２−２、Ｌ２−ｎ、Ｌｍ−１、Ｌｍ−２、及び、Ｌｍ−ｎのそれぞれに、入出力部１３が設けられる。１つの入出力部１３に、入出力用のトランジスタＲＷＴ（ＲＷＴ１−１、ＲＷＴ１−２、ＲＷＴ１−ｎ、ＲＷＴ２−１、ＲＷＴ２−２、ＲＷＴ２−ｎ、ＲＷＴｍ−１、ＲＷＴｍ−２、及び、ＲＷＴｍ−ｎ）のそれぞれの一端が接続される。これらの入出力用のトランジスタＲＷＴのゲートは、読み書きセレクタＲＷ−ＣＳと接続される。この接続に、配線ＲＷＷＬ＿１、ＲＷＷＬ＿２及びＲＷＷＬ＿ｎが用いられる。入出力用のトランジスタＲＷＴのそれぞれの他端は、読み書きドライバＲＷ−Ｄと接続される。この接続に、配線ＲＷＢＬ＿１、ＲＷＢＬ＿２及びＲＷＢＬ＿ｍが用いられる。
【００３１】
この例では、磁性線Ｌ１−１、Ｌ１−２、Ｌ１−ｎ、Ｌ２−１、Ｌ２−２、Ｌ２−ｎ、Ｌｍ−１、Ｌｍ−２、及び、Ｌｍ−ｎのそれぞれの他端は、磁性線ドライバＭＭＬ−Ｄと接続されている。
【００３２】
シフトドライバＤＷＳ−Ｄ、シフトセレクタＤＷＳ−ＣＳ、読み書きドライバＲＷ−Ｄ、読み書きセレクタＲＷ−ＣＳ及び磁性線ドライバＭＭＬ−Ｄは、制御部ＣＵと接続され、制御される。
【００３３】
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る磁気記憶装置を例示する模式図である。  
これらの図は、第１メモリ部ＭＡＴ１及び第２メモリ部ＭＡＴ２のそれぞれに含まれる１つの磁気シフトレジスタ部２０を例示している。
【００３４】
図４（ａ）に示すように、第１メモリ部ＭＡＴ１に含まれるメモリアレイ５０（第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１）は、第１磁気シフトレジスタ部２０ａを含む。
【００３５】
第１磁気シフトレジスタ部２０ａは、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、磁性線１０（第１磁性線１０ａ）と、磁性層１１（第１磁性層１１ａ）と、中間層１２（第１中間層１２ａ）と、を含む。磁性層１１（第１磁性層１１ａ）と、中間層１２（第１中間層１２ａ）と、は、入出力部１３（第１入出力部１３ａ）に含まれる。
【００３６】
第１トランジスタＴｒ１は、シフト用のトランジスタＳＴである。第１トランジスタＴｒ１は、第１端子Ｔｒａ１と、第２端子Ｔｒｂ１と、第１ゲートＴｒｇ１と、を含む。第１端子Ｔｒａ１は、例えば、ソース及びドレインの一方である。第２端子Ｔｒｂ１は、ソース及びドレインの他方である。
【００３７】
第２トランジスタＴｒ２は、入出力用のトランジスタＲＷＴである。第２トランジスタＴｒ２は、第３端子Ｔｒａ２と、第４端子Ｔｒｂ２と、第２ゲートＴｒｇ２と、を含む。第３端子Ｔｒａ２は、例えば、ソース及びドレインの一方である。第４端子Ｔｒｂ２は、ソース及びドレインの他方である。
【００３８】
磁性線１０（第１磁性線１０ａ）は、複数の磁区１５を含む。第１磁性線１０ａには、磁壁１６が設けられる。磁壁１６は、複数の磁区１５の間に設けられ、複数の磁区１５を区分する。第１磁性線１０ａは、第１端部１０ａｅと、第１他端部１０ａｆと、を有する。第１端部１０ａｅは、第１トランジスタＴｒ１の第１端子Ｔｒａ１に接続される。
【００３９】
磁性層１１（第１磁性層１１ａ）と磁性線１０（第１磁性線１０ａ）との間に、中間層１２（第１中間層１２ａ）が設けられる。第１磁性層１１ａは、第２トランジスタＴｒ２の第３端子Ｔｒａ２と電気的に接続されている。
【００４０】
第１駆動部６０−１は、第１シフトドライバＤＷＳ−Ｄ−１と、第１シフトセレクタＤＷＳ−ＣＳ−１と、第１読み書きドライバＲＷ−Ｄ−１と、第１読み書きセレクタＲＷ−ＣＳ−１と、を含む。
【００４１】
第１シフトドライバＤＷＳ−Ｄ−１は、第１トランジスタＴｒ１の第２端子Ｔｒｂ１と電気的に接続される。  
第１シフトセレクタＤＷＳ−ＣＳ−１は、第１トランジスタＴｒ１の第１ゲートＴｒｇ１と電気的に接続される。  
第１読み書きドライバＲＷ−Ｄ−１は、第２トランジスタＴｒ２の第４端子Ｔｒｂ２と電気的に接続される。  
第１読み書きセレクタＲＷ−ＣＳ−１は、第２トランジスタＴｒ２の第２ゲートＴｒｇ２と電気的に接続される。
【００４２】
この例では、第１駆動部６０−１は、第１磁性線ドライバＭＭＬ−Ｄ−１をさらに含んでいる。第１磁性線ドライバＭＭＬ−Ｄ−１は、第１磁性線１０ａの第１他端部１０ａｆと接続される。
【００４３】
図４（ｂ）に示すように、第２メモリ部ＭＡＴ２に含まれる第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２は、第２磁気シフトレジスタ部２０ｂを含む。
【００４４】
第２磁気シフトレジスタ部２０ｂは、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、第２磁性線１０ｂ）と、第２磁性層１１ｂと、第２中間層１２ｂと、を含む。第２磁性層１１ｂと第２中間層１２ｂとは、第２入出力部１３ｂに含まれる。
【００４５】
第３トランジスタＴｒ３は、シフト用のトランジスタＳＴである。第３トランジスタＴｒ３は、第５端子Ｔｒａ３と、第６端子Ｔｒｂ３と、第３ゲートＴｒｇ３と、を含む。第５端子Ｔｒａ３は、例えば、ソース及びドレインの一方である。第６端子Ｔｒｂ３は、ソース及びドレインの他方である。
【００４６】
第４トランジスタＴｒ４は、入出力用のトランジスタＲＷＴである。第４トランジスタＴｒ４は、第７端子Ｔｒａ４と、第８端子Ｔｒｂ４と、第４ゲートＴｒｇ４と、を含む。第７端子Ｔｒａ４は、例えば、ソース及びドレインの一方である。第８端子Ｔｒｂ４は、ソース及びドレインの他方である。
【００４７】
第２磁性線１０ｂは、複数の磁区１５を含む。第２磁性線１０ｂには、磁壁１６が設けられる。第２磁性線１０ｂは、第２端部１０ｂｅと、第２他端部１０ｂｆと、を有する。第２端部１０ｂｅは、第３トランジスタＴｒ３の第５端子Ｔｒａ３に接続される。
【００４８】
第２磁性層１１ｂと第２磁性線１０ｂとの間に、第２中間層１２ｂが設けられる。第２磁性層１１ｂは、第４トランジスタＴｒ４の第７端子Ｔｒａ４と電気的に接続されている。
【００４９】
第２駆動部６０−２は、第２シフトドライバＤＷＳ−Ｄ−２と、第２シフトセレクタＤＷＳ−ＣＳ−２と、第２読み書きドライバＲＷ−Ｄ−２と、第２読み書きセレクタＲＷ−ＣＳ−２と、を含む。
【００５０】
第２シフトドライバＤＷＳ−Ｄ−２は、第３トランジスタＴｒ３の第６端子Ｔｒｂ３と電気的に接続される。  
第２シフトセレクタＤＷＳ−ＣＳ−２は、第３トランジスタＴｒ３の第３ゲートＴｒｇ３と電気的に接続される。  
第２読み書きドライバＲＷ−Ｄ−２は、第４トランジスタＴｒ４の第８端子Ｔｒｂ４と電気的に接続される。  
第２読み書きセレクタＲＷ−ＣＳ−２は、第４トランジスタＴｒ４の第４ゲートＴｒｇ４と電気的に接続される。
【００５１】
この例では、第２駆動部６０−２は、第２磁性線ドライバＭＭＬ−Ｄ−２をさらに含んでいる。第２磁性線ドライバＭＭＬ−Ｄ−２は、第２磁性線１０ｂの第２他端部１０ｂｆと接続される。
【００５２】
図４（ａ）に示した例では、中間層１２（第１中間層１２ａ）は、第１端部１０ａｅと磁性層１１（第１磁性層１１ａ）との間に設けられている。図４（ｂ）に示した例では、第２中間層１２ｂは、第２端部１０ｂｅと第２磁性層１１ｂとの間に設けられている。
【００５３】
磁性線１０（第１磁性線１０ａ）の少なくとも一部は、第１方向Ｄ１に延在している。磁性線１０（第１磁性線１０ａ）の上記少なくとも一部に含まれる磁区１５の磁化１５ｍは、１つの状態（第１状態）において、第１磁化方向１５ｍａである。第１磁化方向１５ｍａは、第１方向Ｄ１と交差する。そして、磁性線１０（第１磁性線１０ａ）の上記の少なくとも一部に含まれる磁区１５の磁化１５ｍは、別の状態（第２状態）において、第２磁化方向１５ｍｂである。第２磁化方向１５ｍｂは、第１方向Ｄ１と交差し第１磁化方向１５ｍａとは逆である。
【００５４】
第２磁性線１０ｂの少なくとも一部は、第１方向Ｄ１に延在している。第２磁性線１０ｂの上記少なくとも一部に含まれる磁区１５の磁化１５ｍは、第１状態において、第１磁化方向１５ｍａである。そして、第２磁性線１０ｂの上記の少なくとも一部に含まれる磁区１５の磁化１５ｍは、第２状態において、第２磁化方向１５ｍｂである。  
上記の第１方向Ｄ１は、例えば、Ｚ軸方向である。
【００５５】
磁性線１０の複数の磁区１５の磁化１５ｍは、入出力部１３に供給される信号により制御される。これにより、上記の第１磁化方向１５ｍａ及び第２磁化方向１５ｍｂが形成される。磁性線１０中の複数の磁区１５の磁化１５ｍの方向（第１磁化方向１５ｍａ及び第２磁化方向１５ｍｂ）が、記憶する情報に対応する。
【００５６】
例えば、磁性線１０に流れる電流により、複数の磁区１５の磁化１５ｍがシフトする。例えば、第１磁性線１０ａにおいて第１端部１０ａｅから第１他端部１０ａｆに向かって電流が流れたときに、磁化１５ｍは、第１端部１０ａｅから第１他端部１０ａｆに向かって移動する。例えば、第１磁性線１０ａにおいて第１他端部１０ａｆから第１端部１０ａｅに向かって電流が流れたときに、磁化１５ｍは、第１他端部１０ａｆから第１端部１０ａｅに向かって移動する。電流の向きと、磁化１５ｍのシフトの向きが逆でも良い。
【００５７】
例えば、第１磁性線１０ａに情報を記憶する（書き込む）場合には、第１端部１０ａｅから第１他端部１０ａｆに向かう電流のパルスを第１磁性線１０ａに供給し、第１入出力部１３ａにより、第１磁性線１０ａに、第１磁化方向１５ｍａまたは第２磁化方向１５ｍｂを形成する。電流のパルスにより、第１磁性線１０ａを磁化方向がシフトされる。
【００５８】
例えば、第１磁性線１０ａに記憶された情報を再生する（読み出す）場合には、第１他端部１０ａｆから第１端部１０ａｅに向かう電流のパルスを第１磁性線１０ａに供給し、第１入出力部１３ａにより、第１磁性線１０ａの磁化１５ｍの方向（第１磁化方向１５ｍａまたは第２磁化方向１５ｍｂ）を読み出す。第１入出力部１３ａでは、例えば、磁気抵抗効果などにより、磁化１５ｍが検出される。
【００５９】
このように、第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ、磁気シフトレジスタＭＭＬ）への情報の書き込みと読み出しは、後入れ先出し（ＬＩＦＯ：Last In, First Out）の形式で行われる。同様に、第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ、磁気シフトレジスタＭＭＬ）への情報の書き込みと読み出しは、後入れ先出しの形式で行われる。後入れ先出しは、先入れ後出し（ＦＩＬＯ：First In, Last Out)に対応する。
【００６０】
図５（ａ）及び図５（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図５（ａ）に示すように、書き込み動作ＷＯにおいて、例えば、書き込む情報が「0110011101・・・・・・・・0001」である場合に、書き込みビットの順序ＷＯＯは、図５（ａ）中の矢印の方向である。
【００６１】
図５（ｂ）は、図５（ａ）で示す状態で書き込まれた情報を読み出すときの状態を示している。図５（ｂ）に示すように、読み出し動作ＲＯにおいて、読み出される情報は、「1000・・・・・・・・1011100110」であり、読み出しビットの順序ＲＯＯは、図５（ｂ）中の矢印の方向である。
【００６２】
磁性線１０（磁気シフトレジスタＭＭＬ）を用いた磁気記憶装置においては、情報の書き込み及び読み出しの際に、書き込まれた情報（磁区１５の磁化１５ｍ）を磁性線１０に沿って移動させる。すなわち、書き込み時に情報が磁性線１０中を移動する。そして、読み出し時にも情報が移動する。後入れ先出しの書き込みと読み出しが行われ、破壊読み出しが行われる。
【００６３】
以下、実施形態に係る磁気記憶装置１１０の動作の例について説明する。すなわち、第１メモリ部ＭＡＴ１と、第２メモリ部ＭＡＴ２と、制御部ＣＵと、を含む磁気記憶装置１１０において、以下の動作が行われる。第１メモリ部ＭＡＴ１は、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１と第１駆動部６０−１とを含む。第２メモリ部ＭＡＴ２は、第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２と第２駆動部６０−２とを含む。以下の動作は、制御部ＣＵにより制御される。
【００６４】
図６は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図６に示すように、磁気記憶装置１１０において、以下の書き込み動作ＷＯを行う。  
制御部ＣＵは、入力データＢＩＡを複数の１次元ビット入力配列ＢＤＡに分割する。入力データは、例えば、入力バッファ７２に供給される。例えば、複数の１次元ビット入力配列ＢＤＡのそれぞれの大きさ（長さ）は、例えば、互いに同じである。複数の１次元ビット入力配列ＢＤＡは、例えば、第１配列ＢＤＡ１及び第２配列ＢＤＡ２などを含む。複数の１次元ビット入力配列ＢＤＡは、第ｘ配列ＢＤＡｘを含む（ｘは２以上の整数）。
【００６５】
制御部ＣＵは、第１配列ＢＤＡ１を第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１（第１メモリ部ＭＡＴ１）の第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）に後入れ先出しの形式で格納させる。そして、制御部ＣＵは、第２配列ＢＤＡ２を第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２（第２メモリ部ＭＡＴ２）の第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）に後入れ先出しの形式で格納させる。制御部ＣＵは、第ｘ配列ＢＤＡｘを第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）に後入れ先出しの形式で格納させる。
【００６６】
このように、実施形態においては、入力データＢＩＡを複数の１次元ビット入力配列ＢＤＡに分割し、複数の１次元ビット入力配列ＢＤＡのそれぞれを、異なるメモリアレイの磁性線１０（磁気シフトレジスタＭＭＬ）に格納する。
【００６７】
図７は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図７に示すように、磁気記憶装置１１０において、以下の読み出し動作ＲＯを行う。  
制御部ＣＵは、第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）に格納された第１配列ＢＤＡ１と、第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）に格納された第２配列ＢＤＡ２と、を並べて得られた部分を含むデータＢＯＡを出力する。
【００６８】
書き込み動作ＷＯにおいて、制御部ＣＵが、第ｘ配列ＢＤＡｘを第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第１磁性線１０ｘ）に後入れ先出しの形式で格納した場合は、読み出し動作ＲＯにおいて、制御部ＣＵは、第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）に格納された第ｘ配列ＢＤＡｘを並べて得られる部分を含むデータＢＯＡを出力する。
【００６９】
これにより、複数の磁気シフトレジスタの並列動作が可能となり高速化が可能になる。
【００７０】
すなわち、実施形態に係る磁気記憶装置１１０においては、複数のメモリアレイ５０が設けられる。メモリアレイ５０は、複数の磁気シフトレジスタＭＭＬを含む。磁気シフトレジスタＭＭＬは、１次元のビット配列を、後入れ先出し（先入れ後出し）の形式で格納できる。磁気シフトレジスタＭＭＬは、１次元のビット配列を、例えば、スタックの形式で格納できる。
【００７１】
磁気記憶装置１１０においては、外部からの入力データを指定のアドレスに格納する際に、入力データを、同じ長さの複数の１次元ビット入力配列に分割する。そして、１次元ビット入力配列の指定アドレスに対応した磁気シフトレジスタＭＭＬを、複数のメモリアレイ５０の中から選ぶ。そして、分割された１次元ビット入力配列を、メモリアレイ５０の１つの磁気シフトレジスタＭＭＬに、指定アドレスで指定された順序で、１つずつ格納する。この動作は、制御部ＣＵで行われる。
【００７２】
さらに、指定のアドレスに格納してある出力データを出力するように外部から命令を受けた場合に、以下を行う。指定されたアドレスに対応した磁気シフトレジスタＭＭＬをメモリアレイ５０から、１つずつ選ぶ。メモリアレイ５０の１つの磁気シフトレジスタＭＭＬから読み出した１次元ビット出力配列を、指定アドレスで指定された順序で並べて、出力データとして、外部に出力する。この動作は、制御部ＣＵで行われる。
【００７３】
磁気記憶装置１１０においては、磁性線１０（磁気シフトレジスタ部２０）に記憶した情報（磁区１５の磁化１５ｍの方向）を検出する際に、例えば、ＭＴＪ（Magnetic Tunnel Junction )素子などの抵抗変化素子が用いられる。このような素子で得られる信号は、比較的小さい。高感度で信号を検出するために、大きなセンスアンプＳＡが設けられる。
【００７４】
実施形態においては、磁性線１０のそれぞれにプリアンプを設けるのではなく、複数の磁性線１０に対して１つのプリアンプを設けることで回路部の面積が小さくできる。すなわち、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１は、複数の磁気シフトレジスタ部（第１磁気シフトレジスタ部２０ａなど）を含む。このとき、第１駆動部６０−１は、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１に含まれる複数の磁気シフトレジスタ部に接続された第１プリアンプＰＡ１を含む。第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２は、複数の磁気シフトレジスタ部（第２磁気シフトレジスタ部２０ｂなど）を含む。第２駆動部６０−２は、第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２に含まれる複数の磁気シフトレジスタ部に接続された第２プリアンプＰＡ２を含む。例えば、メモリアレイ５０に１つのプリアンプ（例えば第１プリアンプＰＡ１及び第２プリアンプＰＡ２など）が設けられる。これにより、プリアンプを含む回路部の面積を小さくできる。これにより、メモリ領域のチップ全体に対する占有率を高くできる。
【００７５】
一方、プリアンプの動作速度には限界がある。このため、記憶させる情報（入力データ）を１つのメモリアレイ５０に格納し、それを読み出す参考例においては、格納した情報の読み出し要する時間が長くなる。
【００７６】
これに対して、実施形態においては、並列動作が行われる。すなわち、記憶させる情報（入力データ）を複数の１次元ビット入力配列に分割し、分割された１次元ビット入力配列を、異なるメモリアレイ５０の磁性線１０に分割して格納する。このため、記憶させた情報の読み出しに要する時間は、分割した数に応じて短くできる。
【００７７】
例えば、入出力の単位として定めた大きさのデータを、１次元ビット配列に分割する。１次元ビット配列のビット長は、磁気シフトレジスタＭＭＬのビット長以下である。書き込み動作ＷＯにおいては、複数のメモリアレイ５０から１つずつ選択した磁気シフトレジスタＭＭＬに、分割された１次元ビット配列を書き込む。読出し動作ＲＯにおいては、メモリアレイ５０から選択された磁気シフトレジスタＭＭＬから、１次元ビット配列を１つずつ読み出し、所定の順序に整列して出力データとする。
【００７８】
このように、実施形態においては、並列動作が行われる。磁気シフトレジスタＭＭＬを並列動作させることで、高い入出力スピードが得られる。そして、複数の磁気シフトレジスタＭＭＬに対して１つのプリアンプを設けることで、回路部のチップ内の占有面積を小さくできる。プリアンプの動作速度、及び、配線抵抗による遅延などに基づく転送速度に対応した動作が得られ、信頼性の高い、記憶／再生動作が実現できる。  
実施形態によれば、実用的な磁気記憶装置が提供できる。
【００７９】
例えば、ＮＡＮＤフラッシュメモリにおいては、入力データを物理的にも近い場所に一括して記憶させることができる。
【００８０】
これに対して、磁性線１０を用いる記憶装置においては、データを分散させて保持することが有効である。磁性線を用いた記憶装置においては、シフト動作を行うことで、ＥＢＲが増大する。このため、入出力は、一括して行うことが好ましい。
【００８１】
実施形態においては、実用的な磁気記憶動作が可能になる。
【００８２】
発明者の検討によると、磁性線１０中の情報の移動に伴って、情報が劣化する場合があることが分かった。すなわち、磁性線１０中を磁化１５ｍの方向が移動すると、磁化１５ｍの方向が不安定になる場合があることが分かった。情報の劣化を抑制する特殊な動作が望まれる。
【００８３】
図８（ａ）及び図８（ｂ）は、磁気記憶装置の特性を例示する模式図である。  
図８（ａ）は、発明者が行った実験を示す模式図である。図８（ｂ）は、実験結果を示すグラフ図である。
【００８４】
図８（ａ）に示すように、実験用の磁性線１０においては、一端部１０ａｅの幅が、磁性線１０の他の部分の幅よりも狭い。一端部１０ａｅに磁壁１６が形成される。磁性線１０に電流パルスを与えることにより、磁壁１６が、一端部１０ａｅから他端部１０ａｆに向けて移動する。他端部１０ａｆに到達した磁壁が電気的に検出される。検出は、光学的に行われても良い。一端部１０ａｅの幅が、他の部分の幅よりも狭いことで、一端部１０ａｅの位置に、安定して、磁壁１６が形成できる。
【００８５】
初期状態Ｓｔ０においては、磁壁１６は、一端部１０ａｅに位置する。１つの電流パルスが供給される（１回目パルス印加後状態Ｓｔ１）と、磁壁１６は、一端部１０ａｅから他端部１０ａｆに向けて移動する。ｎ個の電流パルスが供給される（ｎ回目パルス印加後状態Ｓｔｎ）と、磁壁１６は、他端部１０ａｆに到達し、この磁壁１６の到達が検出される。このような磁壁１６の移動（初期状態Ｓｔ０からｎ回目パルス印加後状態Ｓｔｎ）を複数回（例えば２０回）行う。そして、磁壁１６が他端部１０ａｆに到達するまでに供給した電流パルスの回数を求める。
【００８６】
図８（ｂ）は、実験結果の例である。この例では、磁壁１６の移動が２０回行われている。図８（ｂ）の横軸は、磁壁１６が他端部１０ａｆに到達するまでに供給した電流パルスの回数ＰＡ＿ｎである。縦軸は、出現回数Ｄ＿Ｎである。
【００８７】
図８（ｂ）に示すように、８回の電流パルスの供給で磁壁１６が他端部１０ａｆに到達したのは、５回である。９回の電流パルスの供給で磁壁１６が他端部１０ａｆに到達したのは、１２回である。１０回の電流パルスの供給で磁壁１６が他端部１０ａｆに到達したのは、２回である。１２回の電流パルスの供給で磁壁１６が他端部１０ａｆに到達したのは、１回である。このように、電流パルスの供給で磁壁１６する距離には、ばらつきがある。すなわち、磁壁１６の移動速度には、ばらつきがある。このようなばらつきは、磁気記憶において誤動作の原因となる。図８（ｂ）の点線で示すように、出現回数Ｄ＿Ｎは、例えば、ワイブル分布の特性を示すことが分かった。
【００８８】
図９は、磁気記憶装置の動作を例示する模式図である。  
図９は、磁気シフトレジスタ部２０（磁性線１０）における記憶状態の移動（磁壁１６の移動）を例示している。  
図９において、初期の記憶状態ＭＳｔで所定の情報「００１１０１１００１」が記憶されている。図９では、１ビットシフト分の電流パルスを与えてこの情報をシフトさせた後の３つの状態を例示している。第１の移動後状態ＣＡＳＥ１は、「正しいシフト動作」に対応する。この場合、すべての磁壁１６が同じ速度で移動する。この場合は、初期の記憶状態ＭＳｔの情報が維持されている。
【００８９】
一方、第２の移動後状態ＣＡＳＥ２は、誤動作の例である。この場合、２番目の磁壁１６が他の磁壁よりも早い速度で移動している。この場合は、２倍である。３番目の磁壁１６が前の磁壁１６に追いついて、情報の一部が変化している。すなわち、初期の記憶状態ＭＳｔの情報が維持されず、情報が変化している。
【００９０】
第３の移動後状態ＣＡＳＥ３も、誤動作の例である。この場合、２番目の磁壁１６の移動速度が遅い。この例では、２番目の磁壁１６の移動していないように描かれている。この場合も、初期の記憶状態ＭＳｔの情報が維持されず、情報が変化している。
【００９１】
このように、磁壁１６の移動速度にばらつきがあると、磁気記憶において誤動作が生じる。この誤動作は、情報をシフトの回数が多くなると顕著となる。すなわち、読み書きせず、単になるシフト動作だけでも、シフト動作の回数が多くなると、情報が劣化する。
【００９２】
本実施形態は、シフト動作に伴う情報の劣化を抑制するという新たな課題に着目している。この情報の劣化は、磁気シフトレジスタに特有の課題である。
【００９３】
実施形態に係る磁気記憶装置１１０においては、第１メモリ部ＭＡＴ１と、第２メモリ部ＭＡＴ２と、が設けられる。入力データＢＩＡを複数の１次元ビット入力配列ＢＤＡに分割する。この複数の１次元ビット入力配列ＢＤＡは、第１配列ＢＤＡ１と、第２配列ＢＤＡ２と、を含んでいる。実施形態においては、第１配列ＢＤＡ１を（第１メモリ部ＭＡＴ１）の第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）に後入れ先出しの形式で格納させ、第２配列ＢＤＡ２を第２メモリ部ＭＡＴ２の第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）に後入れ先出しの形式で格納させる。これにより、データ（情報）の移動の回数を少なくすることができる。これにより、信頼性の高い、記憶／再生動作が実現できる。
【００９４】
図１０は、磁気記憶装置の特性を例示する模式図である。  
図１０は、磁性線１０の磁壁１６の存在確率の例を示している。図１０の横軸は、磁性線１０（第１磁性線１０ａ）の延在方向（第１方向Ｄ１）である。横軸は、磁壁１６の第１方向Ｄ１上における位置に対応する。縦軸は、磁壁１６の存在確率Ｐである。
【００９５】
図１０には、２つの磁壁１６の存在確率Ｐの分布が示されている。第１の磁壁存在確率分布Ｐ０１の第１方向Ｄ１上の位置と、第２の磁壁存在確率分布Ｐ０２の第１方向Ｄ１上の位置とは、互いに異なる。１ビットを表現するための距離Ｄｂｉｔ（第１方向Ｄ１上の距離）は、これらの存在確率分布の間の距離以上である。もし、設定された距離Ｄｂｉｔが、これらの存在確率分布の間の距離よりも小さいと、情報に誤りが生じ易い。
【００９６】
例えば、第１の磁壁存在確率分布Ｐ０１と、第２の磁壁存在確率分布Ｐ０２と、に重なりが生じる場合がある。すなわち、複数回の磁壁１６の移動によって、第１の磁壁存在確率分布Ｐ０１と、第２の磁壁存在確率分布Ｐ０２と、に重なりが生じる確率Ｐ１２がある。この重なりが生じる確率Ｐ１２が高いと、情報の誤りが生じる。重なりが生じる確率Ｐ１２は、低いことが好ましい。
【００９７】
例えば、実施形態において、第１の磁壁存在確率分布Ｐ０１と、第２の磁壁存在確率分布Ｐ０２と、の重なりが生じる確率Ｐ１２（図１０参照）は、例えば、１０−４以下である。実施形態において、例えば、ビットエラー訂正技術が応用される。ビットエラーレートが１０−４以下である場合に、このビットエラー訂正技術が実用的に有効である。このとき、例えば、上記の重なりが生じる確率Ｐ１２を１０−４以下とする。これにより、情報の誤りが実用的に抑制できる。
【００９８】
図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を例示するフローチャート図である。  
図１１（ａ）に示すように、書き込み動作ＲＯにおいては、入力データビット列が入力バッファ７２に入力される（ステップＳ１１）。  
書き込み指定論理アドレス及び書き込み命令（入出力命令Ｉ／Ｏ＿Ｃ）が制御部ＣＵに入力される（ステップＳ１２）。  
入力データビット列を、複数の１次元ビット配列に分割する（ステップＳ１３）。複数の１次元ビット配列のそれぞれは、決められた長さを有する。  
ルックアップテーブル７４（参照テーブル）の内容に従って、入力された論理アドレスから、対応する磁気シフトレジスタＭＭＬの物理アドレスを導出する（ステップＳ１４）。物理アドレスは、１次元ビット配列を書き込む磁気シフトレジスタＭＭＬに割り当てられている。  
１次元ビット配列を、上記により指定された物理アドレスに対応した磁気シフトレジスタＭＭＬが存在するメモリアレイ５０の入出力ドライバ（読み書きドライバＲＷ−Ｄ）へ入力する（ステップＳ１５）。  
入出力ドライバを使って、入力された１次元ビット配列を、指定された磁気シフトレジスタＭＭＬへ入力する（ステップＳ１６）。
【００９９】
図１１（ｂ）に示すように、読み出し動作ＷＯにおいては、読出し指定論理アドレス及び読出し命令（入出力命令Ｉ／Ｏ＿Ｃ）が、制御部ＣＵに入力される（ステップＳ２１）。  
ルックアップテーブル７４（参照テーブル）の内容に従って、入力された論理アドレスから、１次元ビット配列が保持されている磁気シフトレジスタＭＭＬに割り当てられている物理アドレスを導出する（ステップＳ２２）。  
入出力ドライバを使って、指定された磁気シフトレジスタＭＭＬから１次元ビット配列を読み出して、入出力ドライバに保持する（ステップＳ２３）。
【０１００】
読み出した１次元配列を、参照テーブルに保持された情報により定められる順序で、出力バッファ７３内に並べる（ステップＳ２４）。  
並べた配列を、出力バッファ７３から外部へ出力する（ステップＳ２５）。
【０１０１】
図１２は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮが、設けられている。例えば、第１ページに対応する複数の１次元ビット入力配列のそれぞれが、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの磁気シフトレジスタＭＭＬに格納される。第２ページに対応する複数の１次元ビット入力配列のそれぞれが、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの別の磁気シフトレジスタＭＭＬに格納される。第３ページに対応する複数の１次元ビット入力配列のそれぞれが、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれのさらに別の磁気シフトレジスタＭＭＬに格納される。第４ページに対応する複数の１次元ビット入力配列のそれぞれが、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれのさらに別の磁気シフトレジスタＭＭＬに格納される。例えば、メモリ部ＭＵの数（すなわち、”Ｎ”）が１２８であり、分割数（複数の１次元ビット配列の数）は、１２８である。
【０１０２】
図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図１３（ａ）に示すように、例えば、１つの磁気シフトレジスタＭＭＬのサイズ（サイズ）を２５６ビットとする。そして、１つのページに対応する磁気シフトレジスタＭＭＬの数を１２８とする。このとき、ページサイズは４ＫＢである。そして、ページの数を１６とする。１つの磁気シフトレジスタＭＭＬのデータは、連続的に読み出されるとする。例えば、Ｉ／Ｏバッファにおいて、読み書き（多重の読み書き）のサイズは、４ＫＢ×１６（＝６４ＫＢ）となる。バッファのサイズは、１２８ＫＢ（すなわち、２×６４ＫＢ）である。読み書きの速度を、例えば、４Ｇｂｐｓとする。
【０１０３】
図１３（ｂ）に示すように、アクセス時間は、２５６ｂｉｔ×５００ｎｓ（ナノ秒）であり、すなわち、１２８μｓ（マイクロ秒）となる。このように、アクセス時間を短くできる。
【０１０４】
（第２の実施形態）  
本実施形態においては、書き込み動作及び読み出し動作が、第１の実施形態とは異なる。本実施形態に係る磁気記憶装置には、図１〜図４（ａ）及び図４（ｂ）について説明した第１の実施形態の構成を適用できる。
【０１０５】
図１４は、第３の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図１４に示すように、本実施形態においては、１つのページのデータが、複数のメモリ部ＭＵ（第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮ）に分散されて格納される。この図の例では、分散の数は、例えば、４である。メモリ部ＭＵの数（すなわち、”Ｎ”）が１２８であり、分割数（複数の１次元ビット配列の数）は、５１２である。
【０１０６】
例えば、入力データが複数の１次元ビット入力配列に分割される。本実施形態における分割数は、第１の実施形態における分割数よりも多い。例えば、本実施形態における分割数は、第１の実施形態における分割数の４倍である。
【０１０７】
第１ページに対応する複数の１次元ビット入力配列の第１の部分が、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの磁気シフトレジスタＭＭＬの第１の部分（第１層Ｌａｙｅｒ−１）に格納される。第２ページに対応する複数の１次元ビット入力配列の第２の部分が、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの磁気シフトレジスタＭＭＬの第２の部分（第２層Ｌａｙｅｒ−２）に格納される。第３ページに対応する複数の１次元ビット入力配列の第３の部分が、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの磁気シフトレジスタＭＭＬの第３の部分（第３層Ｌａｙｅｒ−３）に格納される。第４ページに対応する複数の１次元ビット入力配列の第４の部分が、第１〜第Ｎメモリ部ＭＡＴ１〜ＭＡＴＮのそれぞれの磁気シフトレジスタＭＭＬの第４の部分（第４層Ｌａｙｅｒ−４）に格納される。
【０１０８】
図１５（ａ）及び図１５（ｂ）は、第２の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図１５（ａ）に示すように、例えば、１つの磁気シフトレジスタＭＭＬの１つの部分のサイズを６４ビットとする。すなわち、１つの磁気シフトレジスタＭＭＬからのデータの１回の出し入れを６４ビットとする。そして、１つのページに対応する磁気シフトレジスタＭＭＬの数を５１２とする。このとき、ページサイズは４ＫＢである。そして、ページの数を４とする。１つの磁気シフトレジスタＭＭＬのデータは、連続的に読み出されるとする。例えば、Ｉ／Ｏバッファにおいて、読み書き（多重の読み書き）のサイズは、４ＫＢ×４（＝１６ＫＢ）となる。バッファのサイズは、３２ＫＢ（すなわち、２×１６ＫＢ）である。読み書きの速度を、例えば、４Ｇｂｐｓとする。
【０１０９】
図１５（ｂ）に示すように、アクセス時間は、６４ｂｉｔ×５００ｎｓであり、すなわち、３２μｓとなる。このように、本実施形態においては、アクセス時間をさらに短くできる。
【０１１０】
図１６は、第２の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図１６に示すように、本実施形態に係る磁気記憶装置において、以下の書き込み動作ＷＯを行う。  
制御部ＣＵは、入力データＢＩＡを複数の１次元ビット入力配列ＢＤＡに分割する。例えば、複数の１次元ビット入力配列ＢＤＡのそれぞれの大きさ（長さ）は、例えば、互いに同じである。複数の１次元ビット入力配列ＢＤＡは、例えば、第１配列ＢＤＡ１及び第２配列ＢＤＡ２に加えて、第３配列ＢＤＡ３及び第４配列ＢＤＡ４などを含む。複数の１次元ビット入力配列ＢＤＡは、第ｘ配列ＢＤＡｘ、及び、第（ｘ＋ｎ）配列ＢＤＡ（ｘ＋ｎ）を含む（ｘは２以上の整数、ｎは１以上の整数）。
【０１１１】
例えば、第１配列ＢＤＡ１を、第１層Ｌａｙｅｒ−１に対応させる。第２配列ＢＤＡ２を、第１層Ｌａｙｅｒ−１に対応させる。第３配列ＢＤＡ３を、第２層Ｌａｙｅｒ−２に対応させる。第４配列ＢＤＡ４を、第２層Ｌａｙｅｒ−２に対応させる。
【０１１２】
制御部ＣＵは、第１配列ＢＤＡ１を第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１（第１メモリ部ＭＡＴ１）の第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）の一部（第１層Ｌａｙｅｒ−１）に後入れ先出しの形式で格納させる。そして、制御部ＣＵは、第２配列ＢＤＡ２を第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２（第２メモリ部ＭＡＴ２）の第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）の一部（第１層Ｌａｙｅｒ−１）に後入れ先出しの形式で格納させる。制御部ＣＵは、第３配列ＢＤＡ３を第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）の別の一部（第２層Ｌａｙｅｒ−２）に後入れ先出しの形式で格納させする。制御部ＣＵは、第４配列ＢＤＡ４を第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）の別の一部（第２層Ｌａｙｅｒ−２）に後入れ先出しの形式で格納させる。
【０１１３】
制御部ＣＵは、第ｘ配列ＢＤＡｘを第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）の一部に後入れ先出しの形式で格納させる。制御部ＣＵは、第（ｘ＋ｎ）配列ＢＤＡ（ｘ＋ｎ）を第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）の別の一部に後入れ先出しの形式で格納させる。ｎは、例えば１である。
【０１１４】
図１７は、第１の実施形態に係る磁気記憶装置の動作を例示する模式図である。  
図１７に示すように、本実施形態に係る磁気記憶装置において、以下の読み出し動作ＲＯを行う。  
制御部ＣＵは、第１磁気シフトレジスタ部２０ａ（第１磁性線１０ａ）の上記の一部に格納された第１配列ＢＤＡ１と、第２磁気シフトレジスタ部２０ｂ（第２磁性線１０ｂ）の上記の一部に格納された第２配列ＢＤＡ２と、第１磁気シフトレジスタ部２０ａの上記の別の一部に格納された第３配列ＢＤＡ３と、第２磁気シフトレジスタ部２０ｂの上記の別の一部に格納された第４配列ＢＤＡ４と、を並べて得られた部分を含むデータＢＯＡを出力する。
【０１１５】
書き込み動作ＷＯにおいて、制御部ＣＵが、第ｘ配列ＢＤＡｘを第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第１磁性線１０ｘ）の一部に後入れ先出しの形式で格納し、第（ｘ＋ｎ）配列ＢＤＡ（ｘ＋ｎ）を第ｘメモリアレイの第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）の別の一部に後入れ先出しの形式で格納させた場合は、読み出し動作ＲＯにおいて、制御部ＣＵは、第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）の上記の一部に格納された第ｘ配列ＢＤＡｘと、第ｘ磁気シフトレジスタ部２０ｘ（第ｘ磁性線１０ｘ）の上記の一部に格納された第（ｘ＋ｎ）配列ＢＤＡ（ｘ＋ｎ）と、を並べて得られる部分を含むデータＢＯＡを出力する。
【０１１６】
図１８（ａ）及び図１８（ｂ）は、実施形態に係る磁気記憶装置を例示する模式図である。  
図１８（ａ）に示すように、１つのメモリ領域部ＭＵＵが、２つのグループ（バンク）に分割される。２つのバンクのそれぞれは、複数のメモリ部ＭＵを含む。この例は、例えば、１つのメモリ部ＭＵ（例えば第１メモリ部ＭＡＴ１）に１つのプリアンプが設けられる例に対応する。１つのバンクについて読み出し動作が行われる。このとき、他方のバンクにおいて、書き込みが行われる。
【０１１７】
図１８（ｂ）に示すように、１つのメモリ領域部ＭＵＵが、４つのグループ（バンク）に分割される。４つのバンクのそれぞれは、複数のメモリ部ＭＵを含む。この例は、例えば、１つのメモリ部ＭＵ（例えば第１メモリ部ＭＡＴ１）に２つのプリアンプが設けられる例に対応する。１つのバンクについて読み出し動作が行われる。このとき、他の３つのバンクのいずれかにおいて、書き込みが行われる。
【０１１８】
例えば、バンクの数が多いと、効率良く、メモリ空間を共有できる。プリアンプの面積は比較的大きい。このため、プリアンプの数には、実用的に、制限がある。
【０１１９】
図１９は、実施形態に係る磁気記憶装置の一部を例示する模式的斜視図である。  
図１９は、磁気シフトレジスタ部２０（第１磁気シフトレジスタ部２０ａ）を例示している。
【０１２０】
磁性線１０（第１磁性線１０ａ）の少なくとも一部は、第１軸１０ａｘを軸として第１方向Ｄ１に延在する。第１方向Ｄ１は、例えばＺ軸方向である。磁性線１０（第１磁性線１０ａ）の上記少なくとも一部に含まれる磁区１５の磁化１５ｍは、第１状態において第１磁化方向１５ｍａである。磁性線１０（第１磁性線１０ａ）の上記の少なくとも一部に含まれる磁区１５の磁化１５ｍは、第２状態において第２磁化方向１５ｍｂである。
【０１２１】
第１磁化方向１５ｍａは、第１方向Ｄ１と交差する。第１磁化方向１５ｍａは、第１軸１０ａｘから、第１軸１０ａｘから離間した位置に向かう方向である。第２磁化方向１５ｍｂは、第１方向Ｄ１と交差する。第２磁化方向１５ｍｂは、第１軸１０ａｘから離間した位置から、第１軸１０ａｘに向かう方向である。
【０１２２】
入出力部１３（第１入出力部１３ａ）が磁性層１１（第１磁性層１１ａ）の第１端部１０ａｅの近傍に設けられている。磁性線１０（第１磁性線１０ａ）の第１端部１０ａｅと磁性層１１（第１磁性層１１ａ）との間に、中間層１２（第１中間層１２ａ）が設けられている。この例では、磁性層１１及び中間層１２、第１軸１０ａｘに対して同心状である。
【０１２３】
図２０は、実施形態に係る磁気記憶装置の一部を例示する模式的断面図である。  
例えば、基板８の一部に、第１トランジスタＴｒ１が設けられる。基板８の別の一部に、第２トランジスタＴｒ２が設けられる。基板８には、例えば、シリコン基板などの半導体基板が用いられる。
【０１２４】
第１トランジスタＴｒ１の第１端子Ｔｒａ１の上に、磁性線１０（第１磁性線１０ａ）が設けられている。この例では、磁性線１０は、基板８の上面に対して垂直な方向（第１方向Ｄ１）に沿って延在している。第１トランジスタＴｒ１の第２端子Ｔｒｂ１が、配線ＳＢＬ（配線ＳＢＬ＿１）に接続される。第１トランジスタＴｒ１の第１ゲートＴｒｇ１が、配線ＳＷＬ（配線ＳＷＬ＿１）に接続される。
【０１２５】
第２トランジスタＴｒ２の第３端子Ｔｒａ２の上に、磁性層１１（第１磁性層１１ａ）が設けられる。第２トランジスタＴｒ２の第４端子Ｔｒｂ２が、配線ＲＷＢＬ（配線ＲＷＢＬ＿１）に接続される。第２トランジスタＴｒ２の第２ゲートＴｒｇ２が、配線ＲＷＷＬ（配線ＲＷＷＬ＿１）に接続される。  
磁性線１０及び上記の配線の周りには、絶縁層８ａが設けられる。磁性線１０は、筒状である。磁性線１０の中に、軸部１０ｉが設けられている。
【０１２６】
磁性層１１（第１磁性層１１ａなど）及び磁性線１０（第１磁性線１０ａなど）には、例えば、強磁性体、フェリ磁性体、または、人工格子が用いられる。
【０１２７】
この強磁性体は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素と、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、及びロジウム（Ｒｈ）から選択される少なくとも１つの元素と、を含む合金が用いられる。この強磁性体として、例えば、ＣｏＰｔ、ＮｉＦｅ、または、ＣｏＣｒＰｔなどが用いられる。この強磁性体の特性は、例えば、組成の調整、及び、熱処理等の条件などによって調整できる。
【０１２８】
このフェリ磁性体として、例えば、希土類と遷移金属とを含むアモルファス合金（例えば、ＴｂＦｅＣｏまたはＧｄＦｅＣｏ等）が用いられる。このアモルファス合金を用いると、磁化が膜面に対して垂直になり易い。このアモルファス合金は、例えば、スパッタにより形成される。
【０１２９】
この人工格子として、Ｃｏ／Ｐｔの積層体、Ｃｏ／Ｐｄの積層体、または、Ｃｏ／Ｎｉの積層体などが用いられる。これらの積層体を用いると、磁化が膜面に対して垂直になり易い。これらの積層構造は、例えば、最密六方構造の＜０００１＞配向を有する。これらの積層構造は、例えば、面心立方構造の＜１１１＞配向を有する。
【０１３０】
磁性層１１の厚さ（第１方向Ｄ１に対して垂直な方向の長さ）は、例えば、５ナノメートル（ｎｍ）以上５０ｎｍ以下である。
【０１３１】
磁性層１１のダンピング係数は、磁気シフトレジスタ部２０のダンピング係数よりも大きいことが好ましい。
【０１３２】
電流を流した際に磁気シフトレジスタ部２０で発生するスピントルクの反作用によって、磁性層１１の磁化の向きが変化してしまう可能性がある。磁性層１１のダンピング係数は、磁気シフトレジスタ部２０のダンピング係数よりも大きく設定することで、例えば、この磁化の向きの変化を抑制できる。
【０１３３】
この場合、スピントルクによる磁性層１１の磁化の反転に必要な時間が長くなる。電流を流す時間が短くすることで、磁性層１１の磁化が反転しにくくなる。
【０１３４】
磁性層１１と磁性線１０との間に中間層１２を配置することで、磁性線１０の磁化１５ｍの向きと、磁性層１１の磁化の向きと、を互いに独立させることができる。中間層１２は、例えば、Ｔａ、Ｒｕ、Ｐｔ、Ｐｄ、Ｉｒ、Ｃｕ、Ａｕ、Ａｇ、Ｃｒ及びＡｌからなる群から選択された少なくとも１つを含む。中間層１２として、この群から選択された２つ以上を含む合金を用いても良い。中間層１２として、この群から選択された少なくとも１つと、他の元素と、を含む合金を用いても良い。中間層１２は、この群から選択された１つの層と、この群から選択された別の１つの層と、の積層膜を含んでも良い。中間層１２として、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、または、酸化シリコン（ＳｉＯ２）などの非磁性絶縁体を用いても良い。中間層１２の厚さ（第１方向Ｄ１に対して垂直な方向の長さ）は、例えば１．５ｎｍ以上２０ｎｍ以下である。
【０１３５】
磁性線１０の厚さ（第１方向Ｄ１に対して垂直な方向の長さ）は、例えば、０．５ｎｍ以上、１０ｎｍ以下である。これにより、例えば、均一な伝導特性及び均一な磁気特性が得易い。磁性線１０の長さ（第１方向Ｄ１に沿った長さ）は、例えば、２０ｎｍ以上２０マイクロメートル（μｍ）以下である。磁性線１０の長さが２０ｎｍ以上であることで、磁壁１６が安定して得られる。磁性線１０の長さが２０μｍ以下であることで、例えば、電圧降下の影響を抑制し易くなる。
【０１３６】
（第３の実施形態）
本実施形態は、磁気記憶方法に係る。  
本実施形態に係る磁気記憶方法においては、入力データＢＩＡを、第１配列ＢＤＡ１と、第２配列ＢＤＡ２と、を含む複数の１次元ビット入力配列ＢＤＡに分割する。例えば、図１１（ａ）に関して説明したステップＳ１３を実施する。
【０１３７】
そして、第１配列ＢＤＡ１を第１磁気シフトレジスタ部２０ａに後入れ先出しの形式で格納させ、第２配列ＢＤＡ２を第２磁気シフトレジスタ部２０ｂに後入れ先出しの形式で格納させる。例えば、図１１（ａ）に関して説明した、ステップＳ１４〜Ｓ１６の少なくとも一部を実施する。
【０１３８】
第１磁気シフトレジスタ部２０ａは、第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１に含まれる。第２磁気シフトレジスタ部２０ｂは、第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２に含まれる。第１メモリアレイＭＭＬ＿ＡＲＲＡＹ−１は、第１駆動部６０−１を含む第１メモリ部ＭＡＴ１に含まれる。第２メモリアレイＭＭＬ＿ＡＲＲＡＹ−２は、第２駆動部６０−２を含む第２メモリ部ＭＡＴ２に含まれる。
【０１３９】
本実施形態に係る磁気記憶方法よれは、実用的な磁気記憶方法が提供できる。すなわち、磁気シフトレジスタＭＭＬを並列動作させることで、高い入出力スピードが得られる。そして、複数の磁気シフトレジスタＭＭＬに対して１つのプリアンプを設けることで、回路部のチップ内の占有面積を小さくできる。プリアンプの動作速度、及び、配線抵抗による遅延などに基づく転送速度に対応した動作が得られ、信頼性の高い、記憶／再生動作が実現できる。そして、データ（情報）の移動の回数を少なくすることができ、信頼性の高い、記憶／再生動作が実現できる。
【０１４０】
本実施形態において、複数の１次元ビット入力配列ＢＤＡの大きさ（または、長さ）は、例えば、互いに同じである。
【０１４１】
本実施形態に係る磁気記憶方法においては、例えば、第１磁気シフトレジスタ部２０ａに格納された第１配列ＢＤＡ１と、第２磁気シフトレジスタ部２０ａに格納された第２配列ＢＤＡ２と、を並べて得られる部分を含むデータを出力する。
【０１４２】
例えば、分割された複数の１次元ビット入力配列ＢＤＡは、第３配列ＢＤＡ３と、第４配列ＢＤＡ４と、をさらに含んでも良い。このとき、以下を実施しても良い。第１配列ＢＤＡ１を第１磁気シフトレジスタ部２０ａの一部に後入れ先出しの形式で格納する。第２配列ＢＤＡ２を第２磁気シフトレジスタ部２０ｂの一部に後入れ先出しの形式で格納する。第３配列ＢＤＡ３を第１磁気シフトレジスタ部２０ａの別の一部に後入れ先出しの形式で格納する。第４配列ＢＤＡ４を第２磁気シフトレジスタ部２０ｂの別の一部に後入れ先出しの形式で格納する。
【０１４３】
本実施形態において、以下を実施しても良い。第１磁気シフトレジスタ部２０ａの一部に格納された第１配列ＢＤＡ１と、第２磁気シフトレジスタ部２０ｂの一部に格納された第２配列ＢＤＡ２と、第１磁気シフトレジスタ部２０ａの別の一部に格納された第３配列ＢＤＡ３と、第２磁気シフトレジスタ部２０ｂの別の一部に格納された第４配列ＢＤＡ４と、を並べて得られる部分を含むデータを出力する。
【０１４４】
実施形態によれば、実用的な磁気記憶装置及び磁気記憶方法が提供できる。
【０１４５】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０１４６】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶装置に含まれるメモリ部、メモリアレイ、駆動部、磁気シフトレジスタ及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４７】
その他、本発明の実施の形態として上述した磁気記憶装置及び磁気記憶方法を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置及び磁気記憶方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１４８】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５０】
８…基板、  ８ａ…絶縁層、  １０…磁性線、  １０ａ…第１磁性線、  １０ａｅ…第１端部、  １０ａｆ…第１他端部、  １０ａｘ…第１軸、  １０ｂ…第２磁性線、  １０ｂｅ…第２端部、  １０ｂｆ…第２他端部、  １０ｉ…軸部、  １０ｘ…第ｘ磁性線、  １１…磁性層、  １１ａ、１１ｂ…第１、第２磁性層、  １２…中間層、  １２ａ、１２ｂ…第１、第２中間層、  １３…入出力部、  １３ａ、１３ｂ…入出力部、  １５…磁区、  １５ｍ…磁化、  １５ｍａ、１５ｍｂ…第１、第２磁化方向、  １６…磁壁、  ２０…磁気シフトレジスタ部、  ２０ａ、２０ｂ…第１、第２磁気シフトレジスタ部、  ２０ｘ…第ｘ磁気シフトレジスタ部、  ５０…メモリアレイ、  ６０…駆動部、  ６０−１、６０−２、６０−Ｎ…第１、第２、第Ｎ駆動部、  ６０ｓ…選択スイッチ、  ７１…センスラッチ部、  ７２…入力バッファ、  ７２ａ…入力部、  ７２ｂ…デマルチプレクサ、  ７３…出力バッファ、  ７３ａ…出力部、  ７３ｂ…マルチプレクサ、  ７４…ルックアップテーブル、  １１０…磁気記憶装置、  ＢＤＡ…１次元ビット入力配列、  ＢＤＡ１、ＢＤＡ２、ＢＤＡ３、ＢＤＡ４、ＢＤＡｘ、ＢＤＡ（ｘ＋ｎ）…第１、第２、第３、第４、第ｘ、第（ｘ＋ｎ）配列、  ＢＩＡ…入力データ、  ＢＯＡ…データ、  ＣＡＳＥ１〜ＣＡＳＥ３…第１〜第３移動後状態、  ＣＵ…制御部、  Ｄ＿Ｎ…出現回数、  Ｄ１…第１方向、  ＤＴＬ…データ転送線、  ＤＷＳ−ＣＳ…シフトセレクタ、  ＤＷＳ−Ｄ…シフトドライバ、  Ｄｂｉｔ…距離、  Ｉ／Ｏ＿Ｃ…入出力命令、  ＩＣＬ…配線、  Ｌ１−１、Ｌ１−２、Ｌ１−ｎ、Ｌ２−１、Ｌ２−２、Ｌ２−ｎ、Ｌｍ−１、Ｌｍ−２、Ｌｍ−ｎ…磁性線、  Ｌａｙｅｒ−１〜−４…第１〜第４層、  ＭＡＴ１、ＭＡＴ２、ＭＡＴＮ…第１、第２、第Ｎメモリ部、  ＭＭＬ＿ＡＲＲＡＹ−１、ＭＭＬ＿ＡＲＲＡＹ−２…第１、第２メモリアレイ、  ＭＭＬ−Ｄ…磁性線ドライバ、  ＭＭＬ…磁気シフトレジスタ、  ＭＳｔ…記憶状態、  ＭＵ…メモリ部、  ＭＵＵ…メモリ領域部、  Ｐ…存在確率、  Ｐ０１、Ｐ０２…磁壁存在確率分布、  Ｐ１２…確率、  ＰＡ＿ｎ…回数、  ＰＡ１、ＰＡ１…第１、第２プリアンプ、  ＲＯ…読み出し動作、  ＲＯＯ…順序、  ＲＶ…返値、  ＲＷ−ＣＳ…読み書きセレクタ、  ＲＷ−Ｄ…読み書きドライバ、  ＲＷＢＬ…配線、  ＲＷＴ…読み書きトランジスタ、  ＲＷＷＬ…配線、  ＳＡ…センスアンプ、  ＳＢＬ…配線、  ＳＳ…選択スイッチ、  ＳＴ…トランジスタ、  ＳＷＬ…配線、  Ｓｔ０…初期状態、  Ｓｔ１…１回目パルス印加後状態、  Ｓｔｎ…ｎ回目パルス印加後状態、  Ｔｒ１〜Ｔｒ４…第１〜第４トランジスタ、  Ｔｒａ１、Ｔｒｂ１…第１、第２端子、  Ｔｒａ２、Ｔｒｂ２…第３、第４端子、  Ｔｒａ３、Ｔｒｂ３…第５、第６端子、  Ｔｒａ４、Ｔｒｂ４…第７、第８端子、  Ｔｒｇ１〜Ｔｒｇ４…第１〜第４ゲート、  ＷＯ…書き込み動作、  ＷＯＯ…順序
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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