(57)【特許請求の範囲】
【請求項１】
所定の機能を有する内部処理回路部と、
前記内部処理回路部に信号を入出力する入出力回路部と、
前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振回路における（１）共振周波数と反共振周波数との差、（２）Ｑ値、及び（３）共振周波数のパターンの内の何れかを変更するためのヒューズ素子を有する共振回路とを備える半導体装置。
【請求項２】
前記ヒューズ素子により前記共振回路が有するキャパシタンスの容量値を制御し、前記共振回路における前記共振周波数と反共振周波数との差を変更することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記共振回路は、
それぞれが前記ヒューズ素子及び前記キャパシタンスを有し、直列に接続された前記ヒューズ素子及び前記キャパシタンスの一端が前記導体の一端に接続された複数の直列回路と、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記共振回路は抵抗を有し、
前記ヒューズ素子により前記共振回路が有する抵抗の抵抗値を制御し、前記共振回路における前記Ｑ値を変更することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記共振回路は、
それぞれが前記ヒューズ素子及び抵抗を有し、前記ヒューズ素子及び前記抵抗が直列に接続された複数の直列回路と、
前記複数の直列回路の一端と前記導体の一端との間に接続された前記キャパシタンスと、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記共振回路は、前記導体の一端と前記導体の他端との間に並列に接続された複数の直列共振回路を有し、
前記ヒューズ素子により前記導体に接続される前記直列共振回路を切り替え、前記共振回路における前記共振周波数のパターンを変更することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記共振回路は、
それぞれが前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスを有し、直列に接続された前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスが前記導体の一端と前記導体の他端との間に並列接続された複数の直列共振回路と、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする請求項１記載の半導体装置。
【請求項８】
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置を製造する工程と、
製造された前記半導体装置の試験を行い、試験結果に基づいて半導体装置のグレードを決定する工程と、
決定された半導体装置のグレードに応じて、前記ヒューズ素子の切断処理を行い、前記共振回路の共振特性を設定する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置の前記共振回路の共振特性を、共振測定器を用いて測定する工程と、
予め規定した前記共振回路の共振特性と前記半導体装置のグレードとの対応関係を参照して、測定された前記共振回路の共振特性から前記半導体装置のグレードを特定する工程とを有することを特徴とする半導体装置の識別方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及び半導体装置の識別方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体装置を電気性能などにより、グレード選別する場合がある。例えば、ウェハ試験（ＰＴ）やパッケージ試験（ＦＴ）を行ってグレードを選別し、試験後においてはパッケージ印字を変えて識別したり梱包を分けるなどして対応している。
【０００３】
図１４に示す従来の半導体装置の製造フローの例では、前工程が完了した後に試験工程に入り、ウェハ試験を実施する（Ｓ５０１）。ウェハ試験の結果を基にグレードが選別され（Ｓ５０２）、例えばグレードＡと判定された半導体装置は、パッケージ組立が行われ（Ｓ５０３）、グレードＡを示す情報がパッケージに印字される（Ｓ５０４）。そして、パッケージ試験が行われ（Ｓ５０５）、グレードＡの半導体装置として梱包出荷される（Ｓ５０６）。
【０００４】
また、例えばウェハ試験によりグレードＢと判定された半導体装置は、パッケージ組立が行われ（Ｓ５０７）、パッケージ試験が行われる（Ｓ５０８）。パッケージ試験の結果を基にグレードが選別され（Ｓ５０９）、例えばグレードＢと判定された半導体装置は、グレードＢを示す情報がパッケージに印字され（Ｓ５１０）、グレードＢの半導体装置として梱包出荷される（Ｓ５１１）。また、パッケージ試験によりグレードＣと判定された半導体装置は、グレードＣを示す情報がパッケージに印字され（Ｓ５１２）、グレードＣの半導体装置として梱包出荷される（Ｓ５１３）。
【０００５】
また、例えばウェハ試験によりグレードＤと判定された半導体装置は、パッケージ組立が行われ（Ｓ５１４）、グレードＤを示す情報がパッケージに印字される（Ｓ５１５）。そして、パッケージ試験が行われ（Ｓ５１６）、パッケージ試験の結果を基にグレードが選別されて（Ｓ５１７）、グレードＤ−１の半導体装置として梱包出荷される（Ｓ５１８）、又はグレードＤ−２の半導体装置として梱包出荷される（Ｓ５１９）。
【０００６】
無線通信タグを利用し、物理的又は化学的なイベントが発生したかどうかを記録する記録装置において、イベントの発生を記録することにより回路内のヒューズによって記録機構の状態を変化させ回路の共振周波数を変化させる技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５３８５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１４に一例を示したように、個体個別のグレードの選別（識別）には、複雑な工程を通す必要があり、また、工程の途中や出荷後に異なるグレードのものが混入してしまうと試験工程に戻してやり直さなければグレードの確認（識別、選別）ができないなどの課題がある。例えば、図１４中の２０１に示す工程、すなわちウェハ試験により選別してパッケージに印字する前にグレードＡの半導体装置とグレードＢの半導体装置とが混ざってしまうと、再びウェハ試験（Ｓ５０１）を行ってグレードの選別をやり直す必要がある。
【０００９】
同様に、図１４中の２０２に示す工程、すなわちパッケージ試験により選別してパッケージに印字する前にグレードＢの半導体装置とグレードＣの半導体装置とが混ざってしまった場合には、再びパッケージ試験（Ｓ５０８）を行ってグレードの選別をやり直す必要がある。また、例えば図１４中の２０３に示す工程、すなわちグレードＤ−１とグレードＤ−２とに分けて梱包出荷された半導体装置が梱包開封後に混ざってしまうと、パッケージの印字では識別することができず、再びパッケージ試験（Ｓ５１６）を行ってグレードの選別をやり直す必要がある。
【００１０】
このように、異なるグレードの半導体装置が混入してしまいグレードが識別困難である場合には、試験工程に戻す必要があり、コストが増加してしまう。本発明の目的は、製造途中や出荷後に異なるグレードの半導体装置が混入した場合でも、安価かつ容易に、半導体装置のグレードの識別を行うことができる半導体装置、半導体装置の製造方法、及び半導体装置の識別方法を提供することにある。
【課題を解決するための手段】
【００１１】
半導体装置の一態様は、内部処理回路部と、内部処理回路部に信号を入出力する入出力回路部と、共振回路とを備える。共振回路は、内部処理回路部及び入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振回路における（１）共振周波数と反共振周波数との差、（２）Ｑ値、及び（３）共振周波数のパターンの内の何れかを変更するためのヒューズ素子を有する。
【発明の効果】
【００１２】
開示の半導体装置は、半導体装置のグレードに応じて共振回路の共振特性を設定することが可能となり、異なるグレードの半導体装置が混入した場合でも、共振回路の共振特性を測定することでグレードを特定でき、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの識別を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態における半導体装置の構成例を示す図である。
【図２】本実施形態における共振回路の等価回路を示す図である。
【図３】本実施形態における共振回路の構成例を示す図である。
【図４】図３に示した共振回路の周波数特性及び識別設定の例を示す図である。
【図５】本実施形態における共振回路の他の構成例を示す図である。
【図６】図５に示した共振回路の周波数特性及び識別設定の例を示す図である。
【図７】本実施形態における共振回路のその他の構成例を示す図である。
【図８】図７に示した共振回路の周波数特性及び識別設定の例を示す図である。
【図９】本実施形態における半導体装置の製造方法の例を示すフローチャートである。
【図１０】本実施形態における半導体装置の識別方法を説明するための図である。
【図１１】図３に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。
【図１２】図５に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。
【図１３】図７に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。
【図１４】半導体装置の製造フローの例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における半導体装置の構成例を示す図である。本実施形態における半導体装置は、シリコンチップ１１上に形成した内部処理回路部１２、入出力回路部１３、共振回路部１４、及びリング状の導体１５を有する。
【００１５】
内部処理回路部１２は、本実施形態における半導体装置にて所定の機能を実現する機能回路である。入出力回路部１３は、内部処理回路部１２の外側（周囲）に配置され、内部処理回路部１２と外部とを接続し、内部処理回路部１２に対して信号等を入力したり出力したりする。入出力回路部１３は、パッド１７を有する。
【００１６】
共振回路部１４は、端子１６ａ、１６ｂを介して導体１５と接続され、共振回路を形成する。共振回路部１４は、インダクタ及びキャパシタンスと、共振特性を変更するためのヒューズ素子とを有する。本実施形態では、共振特性を変更するための素子の一例としてヒューズ素子を用いるが、回路の導通／非導通が制御可能であればよくヒューズ素子に限定されるものではない。
【００１７】
共振回路部１４は、インダクタ及びキャパシタンスにより直列共振回路及び並列共振回路が形成され、ヒューズ素子の切断／非切断を制御して共振回路の容量成分等を制御することにより、共振回路の共振特性（共振周波数やＱ値等）が制御可能となっている。共振回路部１４は、例えばシリコンチップ１１上において内部処理回路部１２及び入出力回路部１３が配置されていないチップコーナー領域等に配置される。
【００１８】
リング状の導体１５は、内部処理回路部１２及び入出力回路部１３の外周を覆うように設けられている。導体１５は、例えば湿気によって内部処理回路部１２及び入出力回路部１３の回路が破壊されることを防ぐために設けられた耐湿リング（ガードリング）であり、本実施形態における半導体装置の通常動作時の回路機能には寄与しないものである。導体１５は、電磁波による外部からエネルギーを受電するためにも用いられ、電磁誘導によりエネルギーを得て共振回路部１４及び導体１５により構成される共振回路が動作する。
【００１９】
図２は、本実施形態における半導体装置が有する共振回路の等価回路を示す図である。図２においては、共振回路部１４及び導体１５により構成される共振回路のうちの共振回路部１４を示している（以下に示す共振回路についても同様）。
【００２０】
図２に示す共振回路は、導体１５の一端に接続される端子１６ａと導体１５の他端に接続される端子１６ｂとの間に直列に接続される直列キャパシタンス（容量）Ｃ１、直列抵抗Ｒ１、及び直列インダクタンスＬ１を有する。また、直列接続されたキャパシタンスＣ１、抵抗Ｒ１、及びインダクタンスＬ１に対して並列に、端子１６ａと端子１６ｂとの間に接続された並列キャパシタンス（容量）Ｃ０を有する。本実施形態では、半導体装置のグレードに応じて、共振回路部１４が有するヒューズ素子を用いて、共振回路におけるＬＣＲのパラメータを調整し、共振回路の共振特性（共振周波数等）を制御する。すなわち、本実施形態では、共振回路の共振特性（共振周波数等）を半導体装置のグレードに応じて設定する。
【００２１】
図３は、本実施形態における共振回路の構成例を示す図である。図３には、共振回路のインピーダンスが小さくなる共振周波数とインピーダンスが大きくなる反共振周波数との差を、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図３に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１ａ、Ｃ１ｂ、インダクタンスＬ１、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。
【００２２】
ヒューズＦＵＳＥａとキャパシタンスＣ１ａとが直列に接続された直列回路の一端が、導体１５の一端に接続される端子１６ａに接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。また、ヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとが直列に接続された直列回路の一端が、端子１６ａに接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。すなわち、端子１６ａとインダクタンスＬ１の一端との間に、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとの直列回路が並列に接続される。インダクタンスＬ１の他端は、導体１５の他端に接続される端子１６ｂに接続される。
【００２３】
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、キャパシタンスＣ１ａ、Ｃ１ｂ、インダクタンスＬ１、及びヒューズＦＵＳＥａ、ＦＵＳＥｂから構成される回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。
【００２４】
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、図２に示したキャパシタンスＣ１に対応する、キャパシタンスＣ１ａ、Ｃ１ｂの合成容量（Ｃ１＝Ｃ１ａ＋Ｃ１ｂ）を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路の共振周波数と反共振周波数との差を半導体装置のグレードに応じた異なる値に設定することができる。
【００２５】
例えば、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、図４（Ａ）に示すように共振回路の共振周波数ｆｒと反共振周波数ｆａとの差を大きく設定することができる。また、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、キャパシタンスＣ１ａ、Ｃ１ｂの合成容量を小さくし、図４（ｂ）に示すように共振回路の共振周波数ｆｒと反共振周波数ｆａとの差を、図４（Ａ）に示したものよりも小さく設定することができる。
【００２６】
そこで、例えば図４（Ｃ）に一例を示すように、半導体装置がグレードＡと判別された場合には、共振回路の共振周波数ｆｒと反共振周波数ｆａとの差が値ｆ１以上となるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）にする。一方、半導体装置がグレードＢと判別された場合には、共振回路の共振周波数ｆｒと反共振周波数ｆａとの差が値ｆ１より小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。
【００２７】
これにより、グレードＡの半導体装置とグレードＢの半導体装置とが混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路の共振周波数ｆｒと反共振周波数ｆａとを測定することで、その差を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。
【００２８】
図５は、本実施形態における共振回路の他の構成例を示す図である。図５には、共振回路のＱ値を、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図５に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１、インダクタンスＬ１、抵抗Ｒ１ａ、Ｒ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。
【００２９】
キャパシタンスＣ１の一方の電極が、導体１５の一端に接続される端子１６ａに接続される。ヒューズＦＵＳＥａと抵抗Ｒ１ａとが直列に接続された直列回路の一端が、キャパシタンスＣ１の他方の電極に接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。また、ヒューズＦＵＳＥｂと抵抗Ｒ１ｂとが直列に接続された直列回路の一端が、キャパシタンスＣ１の他方の電極に接続され、その直列回路の他端がインダクタンスＬ１の一端に接続される。すなわち、キャパシタンスＣ１の他方の電極とインダクタンスＬ１の一端との間に、ヒューズＦＵＳＥａと抵抗Ｒ１ａとの直列回路、及びヒューズＦＵＳＥｂと抵抗Ｒ１ｂとの直列回路が並列に接続される。インダクタンスＬ１の他端は、導体１５の他端に接続される端子１６ｂに接続される。
【００３０】
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、キャパシタンスＣ１、インダクタンスＬ１、抵抗Ｒ１ａ、Ｒ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂから構成される回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。
【００３１】
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、図２に示した抵抗Ｒ１に対応する、抵抗Ｒ１ａ、Ｒ１ｂの合成抵抗（Ｒ１＝Ｒ１ａ・Ｒ１ｂ／（Ｒ１ａ＋Ｒ１ｂ））を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路のＱ値を半導体装置のグレードに応じた異なる値に設定することができる。
【００３２】
例えば、図６（Ａ）に示すようにヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、共振回路のＱ値を大きく設定することができる。また、図６（ｂ）に示すようにヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、抵抗Ｒ１ａ、Ｒ１ｂの合成抵抗を大きくし、共振回路のＱ値を、図６（Ａ）に示したものよりも小さく設定することができる。
【００３３】
そこで、例えば図６（Ｃ）に一例を示すように、半導体装置がグレードＡと判別された場合には、共振回路のＱ値が値ｑ１以上となるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）にする。一方、半導体装置がグレードＢと判別された場合には、共振回路のＱ値が値ｑ１より小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。
【００３４】
これにより、グレードＡの半導体装置とグレードＢの半導体装置とが混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路のＱ値を測定することで、半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。
【００３５】
図７は、本実施形態における共振回路のその他の構成例を示す図である。図７には、共振回路の共振周波数（又は反共振周波数）のパターンを、半導体装置のグレードに応じて制御（設定）する共振回路を示している。図７に示す共振回路は、キャパシタンス（容量）Ｃ０、Ｃ１ａ、Ｃ１ｂ、インダクタンスＬ１ａ、Ｌ１ｂ、及びヒューズＦＵＳＥａ、ＦＵＳＥｂを有する。
【００３６】
ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとが直列に接続された直列回路の一端が、導体１５の一端に接続される端子１６ａに接続され、その直列回路の他端が導体１５の他端に接続される端子１６ｂに接続される。また、ヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとが直列に接続された直列回路の一端が、端子１６ａに接続され、その直列回路の他端が端子１６ｂに接続される。すなわち、端子１６ａと端子１６ｂとの間に、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列回路が並列に接続される。
【００３７】
また、端子１６ａと端子１６ｂとの間にキャパシタンスＣ０が接続される。すなわち、キャパシタンスＣ０は、ヒューズＦＵＳＥａとキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列回路、及びヒューズＦＵＳＥｂとキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列回路に対して並列に、端子１６ａと端子１６ｂとの間に接続される。
【００３８】
このように構成し、ヒューズＦＵＳＥａ、ＦＵＳＥｂの切断／非切断を制御することにより、共振回路の共振周波数の組み合わせ（パターン）を設定する。したがって、半導体装置のグレードに応じてヒューズＦＵＳＥａ、ＦＵＳＥｂを切断又は非切断とすることで、共振回路の共振周波数のパターンを半導体装置のグレードに応じた異なるパターンに設定することができる。
【００３９】
例えば、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とすることで、図８（Ａ）に示すようにキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数、及びキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。また、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とすることで、図８（Ｂ）に示すようにキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。
【００４０】
同様に、ヒューズＦＵＳＥａを非切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂを切断（ｏｐｅｎ）とすることで、図８（Ｃ）に示すようにキャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数でインピーダンスが小さくなるように共振回路の共振周波数のパターンを設定することができる。また、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに切断（ｏｐｅｎ）とすることで、図８（Ｄ）に示すように共振回路の共振周波数のパターンを設定することができる。
【００４１】
そこで、例えば図８（Ｅ）に一例を示すように、半導体装置がグレードＡと判別された場合には、キャパシタンスＣ１ａとインダクタンスＬ１ａとの直列共振回路に基づく共振周波数に対応する周波数ｆ２の領域、及びキャパシタンスＣ１ｂとインダクタンスＬ１ｂとの直列共振回路に基づく共振周波数に対応する周波数ｆ１の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに非切断（ｓｈｏｒｔ）とする。また、半導体装置がグレードＢと判別された場合には、周波数ｆ１の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａを切断（ｏｐｅｎ）とし、ヒューズＦＵＳＥｂを非切断（ｓｈｏｒｔ）とする。
【００４２】
半導体装置がグレードＣと判別された場合には、周波数ｆ２の領域で共振回路のインピーダンスが小さくなるように、ヒューズＦＵＳＥａを非切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂを切断（ｏｐｅｎ）とする。また、半導体装置がグレードＤと判別された場合には、周波数ｆ１の領域及び周波数ｆ２の領域では共振回路のインピーダンスが小さくならないように、ヒューズＦＵＳＥａ、ＦＵＳＥｂをともに切断（ｏｐｅｎ）とする。
【００４３】
これにより、異なるグレードの半導体装置が相互に混入した場合でも、ディップメータのような共振測定器を用いて、半導体装置が有する共振回路の共振周波数を測定することで、その組み合わせ（パターン）を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの再識別を実行することが可能となる。
【００４４】
図９は、本実施形態における半導体装置の製造方法の例を示すフローチャートである。前工程が完了した後に試験工程に入り、ウェハ試験を実施する（Ｓ１０１）。ウェハ試験の結果を基にグレードが選別され、選別されたグレードに応じて共振回路のヒューズ素子に対する切断処理が行われ、ヒューズ素子の切断又は非切断が設定される（Ｓ１０２）。例えば、グレードＡと判定された半導体装置では、共振回路のヒューズＦＵＳＥａ、ＦＵＳＥｂはとともに非切断（ｓｈｏｒｔ）とし、グレードＢと判定された半導体装置では、共振回路のヒューズＦＵＳＥａは切断（ｓｈｏｒｔ）とし、ヒューズＦＵＳＥｂは非切断（ｓｈｏｒｔ）とする。
【００４５】
共振回路のヒューズ素子に対する切断処理が行われた後、パッケージ組立（Ｓ１０３）、パッケージ印字（Ｓ１０４）、及びパッケージ試験（Ｓ１０５）がそれぞれ行われる。そして、例えば図１０に示すような構成により共振周波数の測定等を行うことで半導体装置のグレードの判定（読み出し）が行われ（Ｓ１０６）、グレードＡ、Ｂ、Ｃ、Ｄ等に分けられ、それぞれ梱包出荷される（Ｓ１０７〜Ｓ１０９）。
【００４６】
図１０は、本実施形態における半導体装置の識別方法を説明するための図である。図１０において、１０１は半導体装置（シリコンチップ）であり、１０２は共振回路部、１０３はリング状の導体である。共振回路部１０２及び導体１０３は、図１に示した共振回路部１４及び導体１５にそれぞれ相当し、共振回路を形成する。１０４は、半導体装置（シリコンチップ）１０１の周波数特性を計測する共振測定器であり、例えばディップメータである。共振測定器１０４を用いて、半導体装置（シリコンチップ）１０１が有する共振回路１０２、１０３の共振特性を測定することで、測定結果に基づき例えば図示しない処理装置等により判定処理を行い半導体装置（シリコンチップ）１０１のグレードの判定を行うことができる。
【００４７】
以下、前述した共振回路を有する半導体装置の識別方法について説明する。
図１１は、図３に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路の共振周波数と反共振周波数との差が異なる値に設定される半導体装置の識別方法の例を示している。
【００４８】
半導体装置の識別処理を開始すると、共振測定器１０４において周波数をスイープさせ、半導体装置が有する共振回路のインピーダンスの周波数特性を計測する（Ｓ２０１）。計測の結果、最もインピーダンスが低い周波数を共振回路の共振周波数ｆｒとし（Ｓ２０２）、最もインピーダンスが高い周波数を共振回路の反共振周波数ｆａとする（Ｓ２０３）。続いて、得られた共振回路の共振周波数ｆｒと反共振周波数ｆａとの差を算出し（Ｓ２０４）、算出された共振周波数ｆｒと反共振周波数ｆａとの差から、図４（Ｃ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ２０５）。
【００４９】
図１２は、図５に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路のＱ値が異なる値に設定される半導体装置の識別方法の例を示している。半導体装置の識別処理を開始すると、共振測定器１０４により半導体装置が有する共振回路のＱ値を計測する（Ｓ３０１）。計測された共振回路のＱ値から、図６（Ｃ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ３０２）。
【００５０】
図１３は、図７に示した共振回路を有する半導体装置の識別方法の例を示すフローチャートである。すなわち、半導体装置のグレードに応じて、半導体装置が有する共振回路の共振周波数のパターンが設定される半導体装置の識別方法の例を示している。
【００５１】
半導体装置の識別処理を開始すると、共振測定器１０４において周波数をスイープさせ、半導体装置が有する共振回路のインピーダンスの周波数特性を計測する（Ｓ４０１）。計測の結果、インピーダンスが低くなっている周波数を共振回路の共振周波数としリストアップする（Ｓ４０２）。続いて、得られた共振回路の共振周波数のパターンから、図８（Ｅ）に示したようなグレード対応表を参照して半導体装置のグレードを特定する（Ｓ４０３）。
【００５２】
以上説明したように、本実施形態によれば、試験工程により選別されたグレードに応じて、半導体装置が有する共振回路の共振特性を設定する。これにより、製造途中や出荷後に異なるグレードの半導体装置が相互に混入した場合でも、ディップメータのような共振測定器を用いて共振回路の共振特性を計測することで、共振回路の共振特性を基に半導体装置のグレードを識別することが可能となる。したがって、異なるグレードの半導体装置が混入した場合でも、試験工程をやり直す必要がなく、安価かつ容易に半導体装置のグレードの識別を実行することが可能となる。
【００５３】
また、半導体装置が有する共振回路の共振特性を基に半導体装置のグレードを識別するので、非接触でグレードの識別情報を取得することができ、電極が外部端子にないチップ個辺の状態や製造途中や出荷後を含むどのような状態であっても半導体装置のグレードを特定することが可能となる。例えば、製造途中で異なるグレードの半導体装置が混ざってしまっても、最終の工程で半導体装置のグレードを容易に特定することが可能になる。また、ディップメータのような簡便な共振測定器を用いて半導体装置のグレードを特定することができ、特別な装置等を用意する必要もない。
【００５４】
また、本実施形態では、半導体装置が有する共振回路の共振特性のうち、定量的な共振周波数の周波数値そのものではなく、共振周波数と反共振周波数との差や共振周波数のパターンなどの定性的なものをグレードの識別情報として使用する。これにより、測定誤差や設定誤差による影響を受けにくくなり、簡単な構成で精度良くグレードの識別を行うことが可能となる。
【００５５】
なお、前述した実施形態では、２つのヒューズＦＵＳＥａ、ＦＵＳＥｂを有する共振回路を一例として示しているが、これに限定されるものではない。共振回路に３つ以上のヒューズを設けるようにしても良く、この場合にはヒューズを有する回路部の並列数をヒューズの数に応じて増加させれば良い。
【００５６】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００５７】
（付記１）
所定の機能を有する内部処理回路部と、
前記内部処理回路部に信号を入出力する入出力回路部と、
前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置。
（付記２）
前記ヒューズ素子により前記共振回路が有するキャパシタンスの容量値を制御し、前記共振回路における共振周波数と反共振周波数との差を変更することを特徴とする付記１記載の半導体装置。
（付記３）
前記共振回路は、
それぞれが前記ヒューズ素子及び前記キャパシタンスを有し、直列に接続された前記ヒューズ素子及び前記キャパシタンスの一端が前記導体の一端に接続された複数の直列回路と、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記４）
前記ヒューズ素子により前記共振回路における共振周波数と反共振周波数との差を変更することを特徴とする付記１記載の半導体装置。
（付記５）
前記共振回路は抵抗を有し、
前記ヒューズ素子により前記共振回路が有する抵抗の抵抗値を制御し、前記共振回路におけるＱ値を変更することを特徴とする付記１記載の半導体装置。
（付記６）
前記共振回路は、
それぞれが前記ヒューズ素子及び抵抗を有し、前記ヒューズ素子及び前記抵抗が直列に接続された複数の直列回路と、
前記複数の直列回路の一端と前記導体の一端との間に接続された前記キャパシタンスと、
前記複数の直列回路の他端と前記導体の他端との間に接続された前記インダクタンスと、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記７）
前記ヒューズ素子により前記共振回路におけるＱ値を変更することを特徴とする付記１記載の半導体装置。
（付記８）
前記共振回路は、前記導体の一端と前記導体の他端との間に並列に接続された複数の直列共振回路を有し、
前記ヒューズ素子により前記導体に接続される前記直列共振回路を切り替え、前記共振回路における共振周波数のパターンを変更することを特徴とする付記１記載の半導体装置。
（付記９）
前記共振回路は、
それぞれが前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスを有し、直列に接続された前記ヒューズ素子、前記キャパシタンス、及び前記インダクタンスが前記導体の一端と前記導体の他端との間に並列接続された複数の直列共振回路と、
前記導体の一端と前記導体の他端との間に接続された前記キャパシタンスとを有することを特徴とする付記１記載の半導体装置。
（付記１０）
前記ヒューズ素子により前記共振回路における共振周波数のパターンを変更することを特徴とする付記１記載の半導体装置。
（付記１１）
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置を製造する工程と、
製造された前記半導体装置の試験を行い、試験結果に基づいて半導体装置のグレードを決定する工程と、
決定された半導体装置のグレードに応じて、前記ヒューズ素子の切断処理を行い、前記共振回路の共振特性を設定する工程とを有することを特徴とする半導体装置の製造方法。
（付記１２）
所定の機能を有する内部処理回路部と、前記内部処理回路部に信号を入出力する入出力回路部と、前記内部処理回路部及び前記入出力回路部の外周を覆うように設けられた導体、インダクタンス、キャパシタンス、及び共振特性を変更するためのヒューズ素子を有する共振回路とを備える半導体装置の前記共振回路の共振特性を、共振測定器を用いて測定する工程と、
測定された前記共振回路の共振特性に基づいて前記半導体装置のグレードを特定する工程とを有することを特徴とする半導体装置の識別方法。
（付記１３）
前記共振測定器を用いて、前記半導体装置の共振回路における共振周波数及び反共振周波数を測定し、
測定された前記共振周波数と前記反共振周波数との差に基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
（付記１４）
前記共振測定器を用いて、前記半導体装置の共振回路におけるＱ値を測定し、
測定された前記共振回路におけるＱ値に基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
（付記１５）
前記共振測定器を用いて、前記半導体装置の共振回路における共振周波数を測定し、
測定された前記共振回路における共振周波数のパターンに基づいて前記半導体装置のグレードを特定することを特徴とする付記１２記載の半導体装置の識別方法。
【符号の説明】
【００５８】
１１、１０１  シリコンチップ
１２  内部処理回路部
１３  入出力回路部
１４、１０２  共振回路部
１５、１０３  リング状導体
１６ａ、１６ｂ  端子
１７  パッド
１０４  共振測定器
Ｃ０  並列キャパシタンス
Ｃ１  直列キャパシタンス
Ｌ１  直列インダクタンス
Ｒ１  直列抵抗
ＦＵＳＥ  ヒューズ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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