(57)【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護素子であって、
ドレイン、少なくとも２つのゲート、およびソースを有する第１の電界効果トランジスタであって、前記第１の電界効果トランジスタの前記ドレインは、ＥＳＤイベントから保護されるように回路のノードに結合される、第１の電界効果トランジスタと、
前記第１の電界効果トランジスタの前記ソースとコモンノードとの間に結合される少なくとも１つの第１のダイオードと、
前記少なくとも２つのゲートのうちの第１のゲートと前記コモンノードとの間に直列に結合される第１および第２の抵抗器であって、前記第１の抵抗器と前記第２の抵抗器との間の第１のノードは、前記少なくとも２つのゲートのうちの第２のゲートと結合される、第１および第２の抵抗器と
を備え、
前記第２の抵抗器は、前記少なくとも２つのゲートのうちの前記第２のゲートと前記コモンノードとの間に結合され、
前記回路の前記ノードに蓄積された負の静電電荷は、前記第２の抵抗器を通して前記コモンノードに排出される、ＥＳＤ保護素子。
【請求項２】
前記コモンノードは、電源コモンである、請求項１に記載のＥＳＤ保護素子。
【請求項３】
ドレイン、少なくとも２つのゲート、およびソースを有する第２の電界効果トランジスタであって、前記第２の電界効果トランジスタの前記ドレインは、電源コモンに結合される、第２の電界効果トランジスタと、
前記少なくとも１つの第１のダイオードのカソードに結合されるカソードを有する少なくとも１つの第２のダイオードと、
前記第２の電界効果トランジスタの第１のゲートと前記コモンノードとの間に直列に結合される第３および第４の抵抗器であって、前記第３の抵抗器と前記第４の抵抗器との間の第２のノードは、前記第２の電界効果トランジスタの第２の１つのゲートと結合される、第３および第４の抵抗器と
をさらに備える、請求項１に記載のＥＳＤ保護素子。
【請求項４】
前記第１の電界効果トランジスタの前記少なくとも２つのゲートのうちの一方は、トリガゲートであり、前記少なくとも２つのゲートのうちの別の一方は、放電ゲートである、請求項１に記載のＥＳＤ保護素子。
【請求項５】
前記第１および第２の電界効果トランジスタの前記少なくとも２つのゲートのうちの一方は、トリガゲートであり、前記少なくとも２つのゲートのうちの別の一方は、放電ゲートである、請求項３に記載のＥＳＤ保護素子。
【請求項６】
前記第１の電界効果トランジスタは、空乏モード電界効果トランジスタである、請求項１に記載のＥＳＤ保護素子。
【請求項７】
前記第１および第２の電界効果トランジスタは、空乏モード電界効果トランジスタである、請求項３に記載のＥＳＤ保護素子。
【請求項８】
前記少なくとも１つの第１のダイオードは、前記第１の電界効果トランジスタの前記ソースと前記コモンノードとの間に直列に接続される２つのダイオードである、請求項１に記載のＥＳＤ保護素子。
【請求項９】
前記少なくとも１つの第１および第２のダイオードはそれぞれ、前記第１または第２の電界効果トランジスタの前記ソースと前記コモンノードとの間に直列に接続される２つのダイオードである、請求項３に記載のＥＳＤ保護素子。
【請求項１０】
前記電源コモンは、電気接地に結合される、請求項２に記載のＥＳＤ保護素子。
【請求項１１】
前記空乏モード電界効果トランジスタは、高電子移動度トランジスタ（ＨＥＭＴ）である、請求項６または７に記載のＥＳＤ保護素子。
【請求項１２】
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）である、請求項１１に記載のＥＳＤ保護素子。
【請求項１３】
前記ＨＥＭＴは、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）である、請求項１１に記載のＥＳＤ保護素子。
【請求項１４】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合される、請求項１に記載のＥＳＤ保護素子。
【請求項１５】
前記第１および第２の電界効果トランジスタ、前記第１および第２のダイオード、ならびに前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合される、請求項３に記載のＥＳＤ保護素子。
【請求項１６】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、請求項２に記載のＥＳＤ保護素子。
【請求項１７】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、請求項３に記載のＥＳＤ保護素子。
【請求項１８】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号入力を備える、請求項２に記載のＥＳＤ保護素子。
【請求項１９】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号入力を備える、請求項３に記載のＥＳＤ保護素子。
【請求項２０】
前記第１の電界効果トランジスタ、前記少なくとも１つの第１のダイオード、ならびに、前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号出力を備える、請求項２に記載のＥＳＤ保護素子。
【請求項２１】
前記第１および第２の電界効果トランジスタ、前記少なくとも１つの第１および第２のダイオード、ならびに、前記第１、第２、第３および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される前記回路のノードに結合され、前記集積回路ダイの前記外部接続の機能は、無線周波数信号出力を備える、請求項３に記載のＥＳＤ保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本願は、Ｐｅｉ−Ｍｉｎｇ  Ｄａｎｉｅｌ  Ｃｈｏｗ，  Ｙｏｎ−Ｌｉｎ  Ｋｏｋ，  Ｊｉｎｇ  Ｚｈｕ、およびＳｔｅｖｅｎ  Ｓｃｈｅｌｌによる、“Ｃｏｍｐａｃｔ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ，”と題され、２０１２年５月３日に出願された、共有に係る米国仮特許出願第６１／８１９，２５２号に対する優先権を主張するものであり、該米国仮特許出願は、あらゆる目的のために、参照により本明細書中に援用される。
【０００２】
本開示は、半導体保護構造に関し、特に、静電放電（ＥＳＤ）保護構造に関する。
【背景技術】
【０００３】
ショットキーゲート空乏モード電界効果素子は、その繊細な金属ゲート構造（０．５μｍまたはそれより短い金属ゲート長）に起因して、ＥＳＤ損傷に敏感である。ＣＭＯＳシリコンまたはバイポーラトランジスタプロセスと異なり、コンパクトなＥＳＤ保護ダイオードを形成するために、高電子移動度トランジスタ（ＨＥＭＴ）プロセスにおいて利用可能なロバストなＰ−Ｎ接合ダイオードは存在しない。ヘテロ構造ＦＥＴ（ＨＦＥＴ）または変調ドープＦＥＴ（ＭＯＤＦＥＴ）としても知られる、ＨＥＭＴは、ドープ領域（概して、ＭＯＳＦＥＴの場合）の代わりに、チャネルとして異なるバンドギャップ（すなわち、ヘテロ接合）を伴う２つの材料間の接合を組み込む、電界効果トランジスタである。いくつかのバージョンのＨＥＭＴが存在し、例えば、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）、誘導ＨＥＭＴ等が挙げられる。ｐＨＥＭＴ素子のゲートとともに形成される、いくつかの大型ショットキーダイオードは、アクティブＨＥＭＴ回路を適正に保護するために直列にカスケード化される必要がある。これらの複数のショットキーダイオードは、高価なＧａＡｓ集積回路ダイ内において広い面積を消費する。
【０００４】
ホットキャリアダイオードとしても知られる、ショットキーダイオードは、低順方向電圧降下および超高速切替作用を有する、半導体ダイオードである。電流がダイオードを通して流動するとき、ダイオード端子を横断してわずかな電圧降下が存在する。通常ダイオードは、０．６〜１．７ボルトの電圧降下を有するであろう一方、ショットキーダイオード電圧降下は、通常、０．１５〜０．４５ボルトである。このようなより低い電圧降下は、より優れたシステム効率およびより高い切替スピードを提供する。ショットキーダイオードでは、半導体−金属接合は、半導体と金属との間に形成され、したがって、ショットキー障壁を生成する。Ｎ型半導体は、ショットキーダイオードのカソードとして作用し、金属側は、アノードとして作用する。本ショットキー障壁は、低順方向電圧降下および超高速切替の両方をもたらす。ＥＳＤ保護は、いくつかの大型ショットキーダイオードをカスケード化することによって提供されることができる。ショットキーダイオードの低ターンオン電圧に起因して、いくつかのスタックされたダイオードが、動作電圧に対処するために要求され、広い面積が、電流に対処するために要求される。したがって、ショットキーダイオード構成の使用は、広いダイ面積を要求する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、ショットキーダイオードの使用を要求しない、ＨＥＭＴおよび他の半導体素子と互換性がある、効率的かつコンパクトなＥＳＤ保護構造の必要性が存在する。
【課題を解決するための手段】
【０００６】
ある実施形態によると、静電放電（ＥＳＤ）保護素子は、ドレイン、少なくとも２つのゲート、およびソースを有する、電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合され得る、電界効果トランジスタと、ＦＥＴのソースと電源コモンとの間に結合される、少なくとも１つのダイオードと、ＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、少なくとも２つのゲートのうちの一方および電源コモンに結合される、第２の抵抗器とを備えてもよい。
【０００７】
さらなる実施形態によると、少なくとも２つのゲートのうちの一方は、トリガゲートであってもよく、少なくとも２つのゲートのうちの別の一方は、放電ゲートであってもよい。さらなる実施形態によると、ＦＥＴは、空乏モードＦＥＴであってもよい。さらなる実施形態によると、少なくとも１つのダイオードは、ＦＥＴのソースと電源コモンとの間に直列に接続される２つのダイオードであってもよい。さらなる実施形態によると、電源コモンは、電気接地に結合されてもよい。さらなる実施形態によると、空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）であってもよい。さらなる実施形態によると、ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）であってもよい。さらなる実施形態によると、ＨＥＭＴは、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）であってもよい。さらなる実施形態によると、ＨＥＭＴは、誘導ＨＥＭＴであってもよい。
【０００８】
さらなる実施形態によると、ＦＥＴ、少なくとも１つのダイオード、ならびに第１および第２の抵抗器は、集積回路ダイ上に加工され、集積回路ダイの外部接続に結合され得る、回路ノードに結合されてもよい。さらなる実施形態によると、集積回路ダイの外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択されてもよい。
【０００９】
別の実施形態によると、静電放電（ＥＳＤ）保護素子は、ドレイン、少なくとも２つのゲート、およびソースを有する、第１の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように回路のノードに結合され得る、第１の電界効果トランジスタと、第１のＦＥＴのソースに結合されるアノードを有する、少なくとも１つの第１のダイオードと、第１のＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、少なくとも２つのゲートのうちの一方および少なくとも１つの第１のダイオードのカソードに結合される、第２の抵抗器と、ドレイン、少なくとも２つのゲート、およびソースを有する、第２の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、電源コモンに結合され得る、第２の電界効果トランジスタと、少なくとも１つの第１のダイオードのカソードに結合されるカソードを有する、少なくとも１つの第２のダイオードと、第２のＦＥＴの少なくとも２つのゲート間に結合される、第３の抵抗器と、第２のＦＥＴの少なくとも２つのゲートのうちの一方および少なくとも１つの第２のダイオードのカソードに結合される、第４の抵抗器とを備えてもよい。
【００１０】
さらなる実施形態によると、第１および第２のＦＥＴの少なくとも２つのゲートのうちの一方は、トリガゲートであってもよく、第１および第２のＦＥＴの少なくとも２つのゲートのうちの別の一方は、放電ゲートであってもよい。さらなる実施形態によると、第１および第２のＦＥＴは、空乏モードＦＥＴであってもよい。さらなる実施形態によると、少なくとも１つの第１および第２のダイオードは、それぞれ、第１および第２のＦＥＴのソース間に直列に接続される、２つのダイオードであってもよい。さらなる実施形態によると、電源コモンは、電気接地に結合されてもよい。さらなる実施形態によると、第１および第２の空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）であってもよい。さらなる実施形態によると、ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）および誘導ＨＥＭＴから成る群から選択されてもよい。
【００１１】
さらなる実施形態によると、第１および第２のＦＥＴ、少なくとも１つの第１および第２のダイオード、ならびに第１、第２、第３、および第４の抵抗器は、集積回路ダイ上に加工され、集積回路ダイの外部接続に結合され得る、回路ノードに結合されてもよい。さらなる実施形態によると、集積回路ダイの外部接続の機能は、無線周波数信号入力を備えてもよい。さらなる実施形態によると、集積回路ダイの外部接続の機能は、無線周波数信号出力を備えてもよい。
本発明は、例えば、以下を提供する。
（項目１）
静電放電（ＥＳＤ）保護素子であって
ドレイン、少なくとも２つのゲート、およびソースを有する、電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合される、電界効果トランジスタと、
前記ＦＥＴのソースと電源コモンとの間に結合される、少なくとも１つのダイオードと、
前記ＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、
前記少なくとも２つのゲートのうちの一方および前記電源コモンに結合される、第２の抵抗器と、
を備える、ＥＳＤ保護素子。
（項目２）
前記少なくとも２つのゲートのうちの一方は、トリガゲートであって、前記少なくとも２つのゲートのうちの別の一方は、放電ゲートである、項目１に記載のＥＳＤ保護素子。
（項目３）
前記ＦＥＴは、空乏モードＦＥＴである、項目１に記載のＥＳＤ保護素子。
（項目４）
前記少なくとも１つのダイオードは、前記ＦＥＴのソースと電源コモンとの間に直列に接続される２つのダイオードである、項目１に記載のＥＳＤ保護素子。
（項目５）
前記電源コモンは、電気接地に結合される、項目１に記載のＥＳＤ保護素子。
（項目６）
前記空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）である、項目３に記載のＥＳＤ保護素子。
（項目７）
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）である、項目６に記載のＥＳＤ保護素子。
（項目８）
前記ＨＥＭＴは、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）である、項目６に記載のＥＳＤ保護素子。
（項目９）
前記ＨＥＭＴは、誘導ＨＥＭＴである、項目６に記載のＥＳＤ保護素子。
（項目１０）
前記ＦＥＴ、前記少なくとも１つのダイオード、ならびに前記第１および第２の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される回路ノードに結合される、項目１に記載のＥＳＤ保護素子。
（項目１１）
前記集積回路ダイの外部接続の機能は、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、および外部補償キャパシタから成る群から選択される、項目１０に記載のＥＳＤ保護素子。
（項目１２）
静電放電（ＥＳＤ）保護素子であって、
ドレイン、少なくとも２つのゲート、およびソースを有する、第１の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、ＥＳＤイベントから保護されるように、回路のノードに結合される、第１の電界効果トランジスタと、
前記第１のＦＥＴのソースに結合されるアノードを有する、少なくとも１つの第１のダイオードと、
前記第１のＦＥＴの少なくとも２つのゲート間に結合される、第１の抵抗器と、
前記少なくとも２つのゲートのうちの一方および前記少なくとも１つの第１のダイオードのカソードに結合される、第２の抵抗器と、
ドレイン、少なくとも２つのゲート、およびソースを有する、第２の電界効果トランジスタ（ＦＥＴ）であって、そのドレインは、電源コモンに結合される、第２の電界効果トランジスタと、
前記少なくとも１つの第１のダイオードのカソードに結合されるカソードを有する、少なくとも１つの第２のダイオードと、
前記第２のＦＥＴの少なくとも２つのゲート間に結合される、第３の抵抗器と、
前記第２のＦＥＴの少なくとも２つのゲートのうちの一方および前記少なくとも１つの第２のダイオードのカソードに結合される、第４の抵抗器と、
を備える、ＥＳＤ保護素子。
（項目１３）
前記第１および第２のＦＥＴの少なくとも２つのゲートのうちの一方は、トリガゲートであって、前記第１および第２のＦＥＴの少なくとも２つのゲートのうちの別の一方は、放電ゲートである、項目１２に記載のＥＳＤ保護素子。
（項目１４）
前記第１および第２のＦＥＴは、空乏モードＦＥＴである、項目１２に記載のＥＳＤ保護素子。
（項目１５）
前記少なくとも１つの第１および第２のダイオードは、それぞれ、前記第１および第２のＦＥＴのソース間に直列に接続される、２つのダイオードである、項目１２に記載のＥＳＤ保護素子。
（項目１６）
前記電源コモンは、電気接地に結合される、項目１２に記載のＥＳＤ保護素子。
（項目１７）
前記第１および第２の空乏モードＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）である、項目１４に記載のＥＳＤ保護素子。
（項目１８）
前記ＨＥＭＴは、シュードモルフィック型ＨＥＭＴ（ｐＨＥＭＴ）、メタモルフィック型ＨＥＭＴ（ｍＨＥＭＴ）および誘導ＨＥＭＴから成る群から選択される、項目１７に記載のＥＳＤ保護素子。
（項目１９）
前記第１および第２のＦＥＴ、前記第１および第２の少なくとも１つのダイオード、ならびに前記第１、第２、第３、および第４の抵抗器は、集積回路ダイ上に加工され、前記集積回路ダイの外部接続に結合される回路ノードに結合される、項目１２に記載のＥＳＤ保護素子。
（項目２０）
前記集積回路ダイの外部接続の機能は、無線周波数信号入力を備える、項目１９に記載のＥＳＤ保護素子。
（項目２１）
前記集積回路ダイの外部接続の機能は、無線周波数信号出力を備える、項目１９に記載のＥＳＤ保護素子。
【図面の簡単な説明】
【００１２】
本開示のより完全な理解は、付随の図面と関連して検討される以下の説明を参照することによって得られ得る。
【００１３】
【図１】図１は、本開示の教示による、ＨＥＭＴ素子の概略等角断面図を図示する。
【図２】図２は、直流（ＤＣ）および制御ポートのための従来技術の単一極性空乏モードＦＥＴ  ＥＳＤ保護素子の概略図を図示する。
【図３】図３は、本開示の具体的例示的実施形態による、直流（ＤＣ）および制御ポートのための単一極性多重ゲートショットキー空乏モードＦＥＴ  ＥＳＤ保護素子の概略図を図示する。
【図４】図４は、図２に示されるＥＳＤ保護素子のための従来技術の構造の概略平面図を図示する。
【図５】図５は、本開示の具体的例示的実施形態による、図３に示されるＥＳＤ保護素子の構造の概略平面図を図示する。
【図６】図６は、本開示の具体的例示的実施形態による、図３に示されるＥＳＤ保護素子のための構造のより詳細な概略平面図を図示する。
【図７】図７は、本開示の別の具体的例示的実施形態による、無線周波数（ＲＦ）ポートのための二重極性多重ゲートショットキー空乏モードＦＥＴ  ＥＳＤ保護素子の概略図を図示する。
【図８】図８および８Ａは、本開示の具体的例示的実施形態による、図７に示されるＥＳＤ保護素子のための構造の概略平面図を図示する。
【図８Ａ】図８および８Ａは、本開示の具体的例示的実施形態による、図７に示されるＥＳＤ保護素子のための構造の概略平面図を図示する。
【００１４】
本開示は、種々の修正および代替形態を受け入れ可能であるが、その具体的例示的実施形態が、図面に示され、本明細書に詳細に説明される。しかしながら、具体的例示的実施形態の本明細書における説明は、本開示を本明細書に開示される特定の形態に限定することを意図するものではなく、対照的に、本開示は、添付の請求項によって定義される全修正および均等物を網羅することを理解されたい。
【発明を実施するための形態】
【００１５】
種々の実施形態によると、ヘテロ構造ＦＥＴまたは変調ドープＦＥＴとしても知られる、シュードモルフィック型高電子移動度トランジスタ（ｐＨＥＭＴ）が、本明細書に開示される種々の実施形態による、コンパクトなＥＳＤ保護素子の概念を説明するために、本明細書では実施例として使用される。従来、いくつかの大型ショットキーダイオードは、電圧を増加させ、アクティブ回路を適正に保護するために、ｐＨＥＭＴ素子のゲートともに形成され、直列にカスケード化されていた。これらの複数のダイオード素子は、高価なＧａＡｓ集積回路ダイ内で広い面積を消耗していた。本開示の種々の実施形態によると、多重ゲートＨＥＭＴを使用して、コンパクトなＥＳＤ保護素子を形成することが提案されている。ＨＥＭＴ素子の多重ゲートは、ＥＳＤ保護素子および構造に続く回路の保護のためのＥＳＤトリガおよび電荷排出経路を形成するために使用されてもよい。ＥＳＤ保護素子構造は、複数のダイオードＥＳＤ素子構造よりはるかに小さい面積内にレイアウトされることができる。種々のタイプのＨＥＭＴ素子、例えば、ｐＨＥＭＴ、ｍＨＥＭＴ、誘導ＨＥＭＴ等が、本明細書に開示されるＥＳＤ保護素子と併用されてもよいことが検討され、本開示の範囲内である。
【００１６】
ここで図面を参照すると、例示的実施形態の詳細が、図式的に図示される。図面中の同一要素は、同一番号によって表され、類似要素は、異なる小文字添え字を伴う同一番号によって表されるであろう。
【００１７】
図１を参照すると、描写されるのは、本開示の教示による、ＨＥＭＴ素子の概略等角断面図である。ｐＨＥＭＴは、例証目的のために示されるが、他のＨＥＭＴ素子も同様に、本開示の教示に従って使用され得ることが検討され、本発明の範囲内である。ＨＥＭＴ素子は、基板１１２と、２次元電子ガス層１１０と、スペーサ１０８と、障壁１０６と、キャッピング層１０４と、金属ドレイン、ソース、およびゲート電極１０２とを備えてもよい。ソース、ゲート、およびドレイン金属１０２は、限定ではないが、金を備えてもよい。障壁１０６は、限定ではないが、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）を備えてもよい。スペーサ１０８は、限定ではないが、ガリウムヒ素（ＧａＡｓ）を備えてもよい。２次元電子ガス層１１０は、限定ではないが、インジウムガリウムヒ素（ＩｎＧａＡｓ）を備えてもよい。基板は、限定ではないが、高抵抗率ＧａＡｓを備えてもよい。第１の抵抗器２１０は、約５００オーム〜約２０００オームの抵抗値を有してもよい。第２の抵抗器２１２は、約２０００オームの抵抗値を有してもよい。
【００１８】
図２および４を参照すると、描写されるのは、直流（ＤＣ）および制御ポートのための従来技術の単一極性空乏モードＦＥＴ  ＥＳＤ保護素子の概略図と、図２に示されるＥＳＤ保護素子のための従来技術の構造の概略平面図である。単一極性単一ゲートＥＳＤ保護素子２０２が、集積回路パッケージ（図示せず）の回路２０６の制御信号および／またはバイアス供給ノード（ピン）を保護するために使用されている。ＥＳＤ保護素子２０２は、ドレイン（Ｄ）、ソース（Ｓ）、および単一ゲート（Ｇ）を有する、電界効果トランジスタ（ＦＥＴ）２０８と、第１および第２のショットキーダイオード２１４および２１６と、第３のダイオード２１８と、第１および第２のゲート抵抗器２１０および２１２とを備えてもよい。第３のダイオード２１８は、ＥＳＤイベントが生じると、伝導し（なだれ降伏状態になる）、それによって、トランジスタ２０８をオンにする、トリガダイオードである。ショットキーダイオード２１４および２１６は、電圧レベルシフトのために使用され、空乏モードトランジスタ２０８が、通常動作の間にオンになって電流を伝導させることを防止する。
【００１９】
図３、５、および６を参照すると、描写されるのは、本開示の具体的例示的実施形態による、直流（ＤＣ）および制御ポートのための単一極性多重ゲートショットキー空乏モードＦＥＴ  ＥＳＤ保護素子の概略図と、図３に示される、ＥＳＤ保護素子のための構造の概略平面図である。ショットキー多重ゲートを有する単一極性ＥＳＤ保護素子３０２は、集積回路パッケージ（図示せず）の回路３０６の制御信号および／またはバイアス供給ノード（ピン）を保護するために使用されてもよい。ＥＳＤ保護素子３０２は、ドレイン（Ｄ）と、ソース（Ｓ）と、第１および第２のトリガゲート（Ｇ１およびＧ２）と、第１および第２のダイオード３１４および３１６と、第１および第２のゲート抵抗器３１０および３１２とを有する、多重ゲートショットキー空乏モード電界効果トランジスタ（ＦＥＴ）３０８、例えば、ＨＥＭＴ素子を備えてもよい。ＦＥＴ３０８は、２つまたはそれを上回るゲートを有し得ることも検討され、本開示の範囲内である。少なくとも１つのレベルシフトダイオードは、ＦＥＴのソース３０８と電源コモン、例えば、電気接地との間に結合されてもよい。ＦＥＴ３０８のドレインは、集積回路（ＩＣ）パッケージ（図示せず）の外部接続（ピン）に結合され得る、ノード３０４に結合されてもよい。ＩＣパッケージの外部接続（ピン）は、例えば、限定ではないが、アナログ入力、デジタル入力、アナログ出力、デジタル出力、アナログ入力／出力、デジタル入力／出力、電力接続、バイアス入力、外部補償キャパシタ等として使用されてもよい。
【００２０】
負の静電電荷が、ノード３０４に蓄積すると、第２のトリガゲート（Ｇ２）は、順方向にバイアスされ、これらの電荷を第２のゲート抵抗器３１２を通して接地に排出する。正の静電電荷が、ノード３０４に蓄積すると、正の電位が、第１のトリガゲート（Ｇ１）が逆方向降伏状態になるまで、蓄積されるであろう。本降伏電流は、接地に流動し、第２のゲート抵抗器３１２を横断して、正の電位を確立するであろう。したがって、十分な電圧の提供は、ゲート／ソース電位が、直列に接続された第１および第２のダイオード３１４および３１６のターンオン電圧より正となると、その第２のゲートＧ２を用いて、ＦＥＴ３０８をオンにする。これらの第１および第２のダイオード３１４および３１６は、ＦＥＴのソース３０８と電源コモン、例えば、接地との間に結合され、電圧レベルシフトを提供し、空乏モードトランジスタが、オンになる（伝導しない）ことを防止する。ＦＥＴ３０８のドレイン電流は、ノード３０４における正の静電電荷を消散させるための別の経路を提供し、第１のトリガゲートＧ１が、第１のトリガゲートＧ１を損傷し得る、過剰降伏電流を有することを防止するのに役立つ。
【００２１】
故に、多重ゲート構造ＦＥＴ３０８は、トリガダイオード素子および放電ゲートＦＥＴを組み合わせ、貴重な集積回路ダイ面積を節約するための独特な方法である。加えて、３つのアクティブ素子面積のみが、単一極性多重ゲートＥＳＤ保護素子３０２のために必要である（１）ＦＥＴ３０８、２）および３）第１および第２のダイオード３１４および３１６）。従来技術のＥＳＤ保護素子２０２は、４つのアクティブ素子面積（１）ＦＥＴ２０８、２）トリガ第３のダイオード２１８、３）および４）レベルシフトダイオード２１４および２１６）を要求する。したがって、従来技術のＥＳＤ保護素子２０２は、本開示の教示による、同一ＥＳＤ保護レベルを達成するために、集積回路ダイ（図示せず）上に、単一極性多重ゲートＥＳＤ保護素子３０２より広いアクティブ素子面積を要求する。
【００２２】
図７、８、および８Ａを参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、無線周波数（ＲＦ）ポートのための二重極性多重ゲートショットキー空乏モードＦＥＴ  ＥＳＤ保護素子の概略図と、図７に示されるＥＳＤ保護素子のための構造の概略平面図である。二重極性多重ゲートショットキー空乏モードＦＥＴ  ＥＳＤ保護素子７０２は、集積回路パッケージ（図示せず）の回路７０６の制御、信号、および／またはバイアス供給ノード（ピン）を保護するために使用されてもよい。ＥＳＤ保護素子７０２は、ドレイン、ソース、および第１および第２のゲート（Ｇ１およびＧ２）を有する、第１のＨＥＭＴ素子３０８と、第１および第２のダイオード３１４および３１６と、第１および第２のゲート抵抗器３１０および３１２と、ドレイン、ソース、および第１および第２のゲート（Ｇ１およびＧ２）を有する、第２のＨＥＭＴ素子７０８と、第３および第４のダイオード７１４および７１６と、第３および第４のゲート抵抗器７１０および７１２とを備えてもよい。ＥＳＤ保護素子７０２は、有利には、高ＲＦ電力素子と関連付けられたＲＦポートと併用されてもよい。本ＥＳＤ保護回路は、大規模な正および負のＲＦ電圧振幅の存在下で使用されてもよい。本二重極性多重ゲートＦＥＴ  ＥＳＤ保護素子７０２の作用原理は、実質的に、単一極性多重ゲートＥＳＤ保護素子３０８のものに類似する。要素７０８−７１６は、要素３０８−３１６の鏡像として機能する。
【００２３】
本開示の実施形態が、本開示の例示的実施形態を参照することによって、描写、説明、および定義されたが、そのような参照は、本開示の限定を含意するものではなく、そのような限定は、推測されない。開示される主題は、当業者および本開示の利益を有する者に想起されるであろうように、形態および機能において、少なからず修正、改変、および均等物が可能である。本開示の描写および説明される実施形態は、実施例にすぎず、本開示の範囲の包括ではない。
【図１】
0006366687.tif 000002
【図２】
0006366687.tif 000003
【図３】
0006366687.tif 000004
【図４】
0006366687.tif 000005
【図５】
0006366687.tif 000006
【図６】
0006366687.tif 000007
【図７】
0006366687.tif 000008
【図８】
0006366687.tif 000009
【図８Ａ】
0006366687.tif 000010