(57)【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層によって構成される半導体基板に、アクティブ領域と前記アクティブ領域を囲むように形成されるターミネーション領域とを備える半導体装置であって、
前記アクティブ領域には、
前記半導体基板の一方の面に、前記アクティブ領域に対応した広さの第２導電形の第２半導体層と、前記第２半導体層に接して形成される第１電極層と、前記第１電極層に接して形成され前記第１電極層よりも寸法の小さい第２電極層とが、順に重なって備わるとともに、
前記第１電極層と前記第２電極層との間に断続的に形成される層間膜が備わり、
前記ターミネーション領域には、
前記半導体基板の前記一方の面に、前記第２半導体層の周囲を取り囲むように形成されるガードリング層と、前記ガードリング層を取り囲むように形成されるチャンネルストッパ層とが備わるとともに、
前記ガードリング層および前記チャンネルストッパ層のそれぞれに対応して形成されるフィールドプレート電極層と、前記フィールドプレート電極層の上面に酸化膜とが備わり、
前記半導体基板の他方の面には、
当該半導体基板を構成する第１半導体層よりも不純物濃度が高い第１導電形の第３半導体層と、前記第３半導体層に接して形成される第３電極層とが備わり、
前記第２電極層が形成されている領域の下方には、前記第２半導体層の領域があり、
前記ガードリング層と前記第２半導体層とは、同一の材質であり、前記第１電極層の下面からの深さが同一であり、
前記酸化膜と前記層間膜とは、同一の材質であり、前記第１電極層の上面から高さが同一であり、
前記第２電極層の前記半導体基板からの高さは、当該第２電極層の周縁部分と前記断続的に形成される層間膜が存在する部分とが等しい高さである
ことを特徴とする半導体装置。
【請求項２】
請求項1において、
前記断続的に形成される層間膜の平面方向の間隔Ｌと、前記半導体基板の面に垂直な方向の長さｔWFとにおいて、
Ｌ≦２×ｔWF
の関係がある
ことを特徴とする半導体装置。
【請求項３】
請求項1において、
前記断続的に形成される層間膜の平面方向の間隔Ｌと、間隔方向における前記層間膜の幅Ｗとにおいて、
（１／２）×Ｌ≦Ｗ≦２×Ｌ
の関係がある
ことを特徴とする半導体装置。
【請求項４】
請求項1において、
前記第1電極層と前記第２電極層との間に断続的に形成した前記層間膜が平面において占める面積ＳHと、前記第1電極層と前記第２電極層との間に前記層間膜のない平面の面積ＳLとにおいて、
（１／２）×ＳL≦ＳH≦２×ＳL
の関係がある
ことを特徴とする半導体装置。
【請求項５】
第１導電形の第１半導体層によって構成される半導体基板に、アクティブ領域と前記アクティブ領域を囲むように形成されるターミネーション領域とを備える半導体装置であって、
前記アクティブ領域には、
前記半導体基板の一方の面に、選択的に形成された第２導電形のベース層と、前記ベース層の前記半導体基板の一方の面に形成され前記ベース層と電気的に接続された第１導電形のソース層と、前記ソース層と前記ベース層と前記第1半導体層とにゲート酸化膜を介して形成されたゲート電極と、前記ベース層と前記ソース層とに接して形成された第1電極層と、前記第１電極層に接して形成され前記第１電極層よりも寸法の小さい第２電極層とが、備わるとともに、
前記第１電極層と前記第２電極層との間に断続的に形成される層間膜が備わり、
前記ターミネーション領域には、
前記半導体基板の前記一方の面に、前記ベース層の周囲を取り囲むように形成されるガードリング層と、前記ガードリング層を取り囲むように形成されるチャンネルストッパ層とが備わるとともに、
前記ガードリング層および前記チャンネルストッパ層のそれぞれに対応して形成されるフィールドプレート電極層と、前記フィールドプレート電極層の上面に酸化膜とが備わり、
前記半導体基板の他方の面には、
当該半導体基板を構成する第１半導体層よりも不純物濃度が高い第１導電形のバッファ層と、前記バッファ層に接して形成される第２導電形のエミッタ層と、前記エミッタ層に接して形成される第３電極層とが備わり、
前記ガードリング層と前記ベース層とは、同一の材質であり、前記第１電極層の下面からの深さが同一であり、
前記酸化膜と前記層間膜とは、同一の材質であり、前記第１電極層の上面から高さが同一であり、
前記第２電極層の前記半導体基板からの高さは、当該第２電極層の周縁部分と前記断続的に形成される層間膜が存在する部分とが等しい高さである
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置を製造する半導体装置の製造方法であって、
前記層間膜により前記第１電極層および前記フィールドプレート電極層を覆う工程の後、化学的なエッチング処理により前記第１電極層の表面のみに前記層間膜の断続的なパターンを形成し、
前記層間膜が覆われていない前記第１電極層の露出部分、および前記第１電極層の上の前記層間膜に選択的に導電性厚膜をスパッタ法により形成することで前記第２電極層を設ける
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至請求項５のいずれか一項に記載の半導体装置を備えることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の半導体装置、その製造方法、およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
従来、大容量の電力変換装置、電力用周波数変換装置、大形回転機の回転速度制御装置等には主にサイリスタが用いられてきたが、近年、パワー素子として電流遮断能力を有した絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor : ＩＧＢＴ、以下適宜、「ＩＧＢＴ」と称す)への置き換えが検討されている。
特に交流を直流に電力変換する直流変換器では、マルチレベル変換器の一つであるモジュラー・マルチレベル・コンバータ（Modular Multilevel Converter：ＭＭＣ、以下適宜、「ＭＭＣ」と称す）が盛んに研究され、短絡故障や防爆といった特徴を備える圧接ＩＧＢＴの需要が高まっている。なお、圧接ＩＧＢＴには誘導性負荷に流れる電流を還流させるためのダイオードチップが内蔵されている。
ダイオード素子を含む圧接ＩＧＢＴにおいては、アクティブ領域のダイオードチップのアノード電極が受ける圧力の影響を緩和するために、アノード電極の膜厚を厚くして、圧接されないターミネーション領域の電極の膜厚と同じに形成する方法がある。
また、アノード電極の形成の仕方に関連して、特開２００４-１５８８４４号公報（特許文献１）には、「基板表面に初期酸化膜１１ａ〜１１ｅを形成し、その初期酸化膜１１ａ〜１１ｅの、ガードリングの形成領域上の開口幅をレジストにより狭めた後、イオン注入および活性化熱処理によってガードリング５ａ〜５ｄを形成する。そして、アノード電極４、フィールドプレート６ａ〜６ｄおよびストッパー電極８を、同一の導電性薄膜により形成するとともに、アノード電極４に、導電性厚膜をパターニングして形成した厚膜電極１０を接触させた構成とすることによって、ガードリング５ａ，５ｂ，５ｃ，５ｄの幅を狭くする。ＩＧＢＴ等では、ゲート電極およびゲートパッドを導電性厚膜で形成し、それらの下に、絶縁膜を介してＩＧＢＴ等のセルを配置する。」と記載されている（要約参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４-１５８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記したアクティブ領域のダイオードチップのアノード電極の厚みを厚くして、圧接されないターミネーション領域の電極の膜厚と同じに形成する方法は、アクティブ領域のアノード電極と、ターミネーション領域の電極とが同じ高さとなるため、モリブデン等の外部電極を圧接する場合において、外部電極の位置ずれによりターミネーション領域の構造と外部電極とが接触し、ターミネーション領域の構造破壊、およびそれに伴う耐圧劣化が起こる可能性があるという課題があった。
また、特許文献１に開示された技術は、アノード電極がアクティブ領域とターミネーション領域の境界付近におけるアノード電極の高さと、アクティブ領域の中央部におけるアノード電極の高さに差異がでるために、ダイオードチップを圧接パッケージに封入した場合、圧接の圧力が低い領域において、アノード電極と外部電極とが十分に密着せず、ダイオード特性としての順方向電圧降下（ＶＦ：forward voltage drop）が増大するという課題があった（詳細は後記する）。
【０００５】
本発明は、前記した課題に鑑みて創案されたものであり、その目的とするところは、優れた半導体装置等を提供することである。
また、その半導体装置を用いた電力変換装置を提供することである。
【課題を解決するための手段】
【０００６】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、第１導電形の第１半導体層によって構成される半導体基板に、アクティブ領域と前記アクティブ領域を囲むように形成されるターミネーション領域とを備える半導体装置であって、前記アクティブ領域には、前記半導体基板の一方の面に、前記アクティブ領域に対応した広さの第２導電形の第２半導体層と、前記第２半導体層に接して形成される第１電極層と、前記第１電極層に接して形成され前記第１電極層よりも寸法の小さい第２電極層とが、順に重なって備わるとともに、前記第１電極層と前記第２電極層との間に断続的に形成される層間膜が備わり、前記ターミネーション領域には、前記半導体基板の前記一方の面に、前記第２半導体層の周囲を取り囲むように形成されるガードリング層と、前記ガードリング層を取り囲むように形成されるチャンネルストッパ層とが備わるとともに、前記ガードリング層および前記チャンネルストッパ層のそれぞれに対応して形成されるフィールドプレート電極層と、前記フィールドプレート電極層の上面に酸化膜とが備わり、前記半導体基板の他方の面には、当該半導体基板を構成する第１半導体層よりも不純物濃度が高い第１導電形の第３半導体層と、前記第３半導体層に接して形成される第３電極層とが備わり、前記第２電極層が形成されている領域の下方には、前記第２半導体層の領域があり、前記ガードリング層と前記第２半導体層とは、同一の材質であり、前記第１電極層の下面からの深さが同一であり、前記酸化膜と前記層間膜とは、同一の材質であり、前記第１電極層の上面から高さが同一であり、前記第２電極層の前記半導体基板からの高さは、当該第２電極層の周縁部分と前記断続的に形成される層間膜が存在する部分とが等しい高さであることを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
【発明の効果】
【０００７】
本発明の半導体装置およびそれを用いた電力変換装置によれば、優れた半導体装置等を提供できる。
また、その半導体装置を用いた電力変換装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置としてのダイオードの断面構造を示す図である。
【図２】本発明の第２実施形態に係る半導体装置としてのダイオードの平面構造と断面構造を示す図であり、（ａ）は平面図であり、（ｂ）は平面図のＩ−Ｉにおける断面図である。
【図３】本発明の第３実施形態に係る半導体装置としてのダイオードの平面構造と断面構造を示す図であり、（ａ）は平面図であり、（ｂ）は平面図のＩＩ−ＩＩにおける断面図である。
【図４】本発明の実施形態のダイオードと従来構造のダイオードとのＶＦ特性について比較して示した図である。
【図５Ａ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、ｎ−基板に、ｎ形カソード層と絶縁膜を形成する工程を示す図である。
【図５Ｂ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、ｎ−基板１１に形成された絶縁膜とレジストマスクを利用しながら、ボロンのインプランテーションを行う工程を示す図である。
【図５Ｃ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、レジストマスクを用いて、リンのインプランテーションを行う工程を示す図である。
【図５Ｄ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、アニール処理工程によって、インプランテーションされた不純物元素を活性化させる工程を示す図である。
【図５Ｅ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、金属を、ｎ−基板１１の表面の全面にスパッタリング法で形成する工程を示す図である。
【図５Ｆ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、ＡｌＳi電極から１層目アノード電極とフィールドプレート電極を形成する工程を示す図である。
【図５Ｇ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、酸化膜をアノード電極と各フィールドプレート電極上の主表面の全面に形成する工程を示した図である。
【図５Ｈ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、レジストマスクを形成する工程を示した図である。
【図５Ｉ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、層間膜のドライエッチング処理工程を示した図である。
【図５Ｊ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、ＡｌＳｉ電極を形成する工程を示した図である。
【図５Ｋ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、レジストマスクを形成する工程を示した図である。
【図５Ｌ】本発明の第１実施形態に係る半導体装置としてのダイオードにおいて、ＡｌＳｉ電極のウェットエッチング工程とカソード電極形成工程を示した図である。
【図６】本発明の実施形態によるダイオードの２層目アノード電極と外部電極との接合の状態を示す断面図である。
【図７】本発明の第５実施形態に係る半導体装置としてのＩＧＢＴの断面構造を示す図である。
【図８Ａ】本発明の第６実施形態に係る電力変換装置としてのＭＭＣの回路構成を示す図である。
【図８Ｂ】図８Ａで示したＭＭＣにおける単位セルの回路構成を示す図である。
【図９】本発明の第７実施形態に係る電力変換装置としてのインバータ回路の回路構成を示す図である。
【図１０】比較例の半導体装置としてのダイオードの断面構造を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施するための形態（以下においては「実施形態」と称する）を、図面を参照して説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は、適宜、省略する。
【００１０】
≪第１実施形態：半導体装置、ダイオード≫
図１は、本発明の第１実施形態に係る半導体装置としての圧接形のダイオードの断面構造を示す図である。なお、「圧接形」は「圧接型」と同義語であるので表記を「圧接形」に統一する。また、以下において、「ｐ形」は「ｐ型」と同義語であるので表記を「ｐ形」に統一する。また、「ｎ形」は「ｎ型」と同義語であるので表記を「ｎ形」に統一する。
図１において、第１実施形態としてのダイオード１は、主表面（一方の面）および前記主表面の反対面となる裏面（他方の面）を有したｎ形（第１導電形）の基板であるｎ−基板１１（第１半導体層）を基に、形成されている。
また、ダイオード１は、アクティブ領域２０１と、このアクティブ領域２０１の周囲を囲むように形成されたターミネーション領域２０２とを有している。なお、図１では、ターミネーション領域２０２は、アクティブ領域２０１の紙面視で左側の領域にのみ図示しているが、実際には、紙面視で右側の領域、および紙面視の手前側の領域と奥側の領域にもあって、前記したようにターミネーション領域２０２がアクティブ領域２０１の周囲を囲むように形成されている。
また、ターミネーション領域２０２とアクティブ領域２０１は、ｐ形拡散層１２の端部を境としている。つまり、ｐ形拡散層１２の平面形状がアクティブ領域２０１の形状を規定している。
【００１１】
アクティブ領域２０１には、ｎ形（第１導電形）の基板であるｎ−基板１１（第１半導体層）と、このｎ−基板１１の主表面（紙面視の上側）に形成されたｐ形（第２導電形）の不純物元素を注入されたｐ形拡散層１２（第２半導体層）と、ｎ−基板１１の裏面（紙面視の下側）に、かつ、ｎ−基板１１より不純物濃度の高いｎ形カソード層２０（第３半導体層）が形成されている。
また、カソード電極２１（第３電極層、カソード電極層）が、ｎ形カソード層２０に接するように形成されている。
また、１層目アノード電極１３（第１電極層、１層目アノード電極層）がｐ形拡散層１２に接するように（紙面視の上側）形成され、２層目アノード電極１５（第２電極層、２層目アノード電極層）が１層目アノード電極１３の表面（紙面視で上側）に形成されている。
【００１２】
なお、２層目アノード電極１５の平面方向の長さは、１層目アノード電極１３の平面方向の長さより、１層目アノード電極１３と接する方向において、短く形成されている。
また、１層目アノード電極１３と２層目アノード電極１５との間には、断続的に酸化膜（絶縁膜）からなる層間膜１４が形成されている。１層目アノード電極１３と２層目アノード電極１５との間において、層間膜１４が形成されていない領域においては、領域５２１〜５２３に示すように、１層目アノード電極１３と２層目アノード電極１５とが直接、接しており、かつ、融合している。
１層目アノード電極１３と２層目アノード電極１５とが直接、接している領域５２１〜５２３の上方（紙面視の上方）においては、それぞれ、２層目アノード電極１５が窪んだ領域５０１〜５０３として形成されている。
【００１３】
なお、１層目アノード電極１３と２層目アノード電極１５には、ＡｌＳｉ（ＡｌＳｉ電極）が用いられている。
また、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が形成されている上方（紙面視の上方）の領域５１２〜５１４における２層目アノード電極１５は、窪んだ領域５０１〜５０３における２層目アノード電極１５よりも上方（紙面視の上方）に高く形成されている。
なお、層間膜１４を１層目アノード電極１３と２層目アノード電極１５との間に断続的に形成する理由については後記する。
【００１４】
ターミネーション領域２０２には、ｎ−基板１１上に、ガードリング層１６がｐ形拡散層１２と距離を隔て、かつｐ形拡散層１２を取り囲むように形成されている。ちなみに、図１では、ガードリング層１６は４重に形成されている。
また、チャネルストッパ層１７が、ガードリング層１６と距離を隔て、かつガードリング層１６およびｐ形拡散層１２を取り囲むようにダイオード１としてのチップ端部に形成されている。
また、フィールドプレート電極（フィールドプレート電極層）１８が、ガードリング層１６およびチャネルストッパ層１７のそれぞれの上部（紙面視の上方）に接続して形成されている。
なお、以上のようにｐ形のガードリング層（ガードリング）１６を設けるのは、ｐ形拡散層１２の外周端部における電界強度を緩和して、高耐圧を確保するためである。
【００１５】
また、アクティブ領域２０１の層間膜１４と同じ材質の酸化膜１４が、フィールドプレート電極１８の表面、および２層目アノード電極１５よりターミネーション領域２０２側の全面の表面に形成されている。
なお、ターミネーション領域２０２の酸化膜１４とアクティブ領域２０１の層間膜１４は、後記するように同一の工程で形成される。したがって、ターミネーション領域２０２の酸化膜１４は、層間にあるわけではないが、層間膜１４として表記することもある。
また、ｎ形高濃度不純物層であるｎ形カソード層２０とカソード電極２１が、アクティブ領域２０１と同様に、ターミネーション領域２０２にも形成されている。
【００１６】
図１に示すように、圧接領域１０１は、２層目アノード電極１５が形成されている領域であり、非圧接領域１０２は、２層目アノード電極１５が形成されていない領域である。
圧接領域１０１における２層目アノード電極１５は、後記するようにモリブデンの外部電極２４（図６）を上面において圧接、圧着される。
圧接領域１０１において、２層目アノード電極１５が形成されているので、２層目アノード電極１５の上面は、２層目アノード電極１５の厚み分だけ、非圧接領域１０２の構造物（１４、１６、１７、１８、１９）より高い。
したがって、２層目アノード電極１５の上面にモリブデンの外部電極２４（図６）が圧接される際に、外部電極２４（図６）が位置ずれして、非圧接領域１０２に入り込んだとしても、２層目アノード電極１５の厚み分だけ高さが異なるので、非圧接領域１０２、すなわちターミネーション領域２０２の構造物（１４、１６、１７、１８、１９）が破壊されることはない。
【００１７】
また、前記したように、圧接領域１０１における２層目アノード電極１５は、モリブデンの外部電極２４（図６）を上面において圧着される。
この圧着される工程において、２層目アノード電極１５とモリブデンの外部電極２４（図６）は、接する面において、同一の高さで同一の平面状であることが望ましい。
しかしながら、図１に示すように、２層目アノード電極１５の上面には、窪んだ領域５０１〜５０３が生じている。
この領域５０１〜５０３の窪みは、１層目アノード電極１３と２層目アノード電極１５との間に、断続的に層間膜１４を設けたために生じたものである。
すなわち、層間膜１４の上に２層目アノード電極１５が形成された領域５１１〜５１４の２層目アノード電極１５の高さに比較して、１層目アノード電極１３と２層目アノード電極１５とが直接、接している領域５２１〜５２３の上の領域５０１〜５０３の２層目アノード電極１５の高さは低くなる。そのため、２層目アノード電極１５の上面に窪んだ領域５０１〜５０３が生じたものである。
この本来は望ましくない窪んだ領域５０１〜５０３が生ずるにも関わらず、図１の構造を形成する理由について、次に説明する。
【００１８】
＜層間膜を断続的に形成する理由・背景＞
次に、アクティブ領域２０１（圧接領域１０１）において、層間膜１４を１層目アノード電極１３と２層目アノード電極１５との間に断続的に形成する理由・背景について説明する。
図１のダイオード１において、２層目アノード電極１５は、図６を参照して後記するように、２層目アノード電極１５に垂直な方向（圧接方向１０１Ａ、圧接方向１０１Ｂ間：図１）から５〜３０ＭＰａの圧力で圧接されることで外部（外部電極２４：図６）との電気的導通を取るよう構成されている。
この圧接の際に、ダイオード１のアノード電極（１３、１５）は、外部電極２４（図６）と圧力の影響を緩和するために、膜厚を所定（例えば１２μｍ以上）の厚み以上を確保する必要がある。
また、前記したように、外部電極２４（図６）が位置ずれによって、ターミネーション領域２０２の構造物と接触しない構造とする必要がある。
この２点の必要性を、図１では、アノード電極（１３、１５）を、１層目アノード電極１３と２層目アノード電極１５とを重ねる構造によって達成している。
【００１９】
２層目アノード電極１５（図１）を設ける際には、後記する図５Ｋから図５Ｌの工程に示すように、まずＡｌＳｉ（２６：図５Ｋ）を全面に塗布（スパッタ）する。そしてレジストマスク２２（図５Ｋ）を基に非圧接領域１０２（図１）のＡｌＳｉ（２６）を除去するとともに、圧接領域１０１（図１）１のＡｌＳｉ（２６）を残すことによって、２層目アノード電極１５（図１）を形成する。
このＡｌＳｉを除去する際に、フィールドプレート電極１８（図１、図５Ｋ）を保護して残すために、非圧接領域１０２における酸化膜（層間膜）１４が必要である。
また、ＡｌＳｉを除去する際に、圧接領域１０１と非圧接領域１０２の境界付近における１層目アノード電極１３を残すために、層間膜（酸化膜）１４が必要である。
この圧接領域１０１と非圧接領域１０２の境界付近における１層目アノード電極１３を残すための層間膜１４を、図１では、領域４０１の層間膜１４と表記している。
【００２０】
領域４０１の層間膜（酸化膜）１４がない場合には、前記したように圧接領域１０１の左端（紙面視における左端）の１層目アノード電極１３が、２層目アノード電極１５を除去する工程で一緒に除去、あるいは表面を侵食されてしまう。
したがって、領域４０１の層間膜（酸化膜）１４を設けることは、必須要件である。
ただし、領域４０１の層間膜１４があることにより、領域４０１の層間膜１４の上の２層目アノード電極１５は、領域５１１に示すように、層間膜１４の厚みだけ盛り上がる。
すなわち、層間膜１４が存在せずに１層目アノード電極１３と２層目アノード電極１５が直接つながっている領域５２１の上の領域５０１における２層目アノード電極１５の高さと、前記した領域５１１の２層目アノード電極１５の高さを比較すれば、領域５１１の２層目アノード電極１５は、領域５０１の２層目アノード電極１５より、盛り上がっており、その結果として、段差が生じている。
【００２１】
同じ理由により、圧接領域１０１の端部（領域５１１）と、１層目アノード電極１３と２層目アノード電極１５が直接つながっている圧接領域１０１の中央部（領域５０１〜５０３）と、においては、２層目アノード電極１５の高さが異なる。
したがって、そのままでは、外部電極２４（図６）を２層目アノード電極１５に圧接する際に、接触が不完全であって、圧力が低い領域において、２層目アノード電極１５と外部電極（モリブデン）２４（図６）とが十分に密着せず、ダイオードとしての順方向電圧降下ＶＦが増大するという問題が生ずる（詳細は後記する）。
この圧接領域１０１の端部と中央部とにおいて、２層目アノード電極１５の高さが異なることを回避するために、設けたのが圧接領域１０１における１層目アノード電極１３と２層目アノード電極１５との間に断続的に形成した層間膜１４である。
【００２２】
層間膜１４を断続的に圧接領域１０１の中央部に設けることにより、それらの上部の２層目アノード電極１５（領域５１２〜５１４）の高さは、圧接領域１０１の端部の２層目アノード電極１５（領域５１１）の高さと同一になる。
これらの領域（５１１〜５１４）において、２層目アノード電極１５の高さが一致するために、前記したダイオードとしての順方向電圧降下ＶＦが増大するという問題は解消される（詳細は後記する）。
ただし、１層目アノード電極１３と２層目アノード電極１５とは、電気的に導通する必要があるために、アクティブ領域２０１（圧接領域１０１）において、全面的に層間膜１４を設けるわけにはいかない。１層目アノード電極１３と２層目アノード電極１５とが直接、接触する領域（５２１〜５２３）を設ける必要がある。
そのため、層間膜１４は、１層目アノード電極１３と２層目アノード電極１５との間に断続的に形成されることになる。
【００２３】
なお、前記したように、１層目アノード電極１３と２層目アノード電極１５とが直接、接触する領域（５２１〜５２３）を設けることにより、それらの上部においては、２層目アノード電極１５が窪んだ領域（５０１〜５０３）ができる。
これらの窪んだ領域（５０１〜５０３）においては、外部電極２４（図６）と２層目アノード電極１５（図１、図６）は、十分には接触しない。
したがって、窪んだ領域（５０１〜５０３）がある構造は、必ずしも最善ではないが、２層目アノード電極１５が、圧接領域１０１の端部（領域５１１）と、圧接領域１０１の中央部（領域５１２〜５１４）とで、同一の高さが確保された構造は、前記の圧接領域１０１の端部と中央部で２層目アノード電極１５の高さが異なる構造よりは、すぐれた電気的特性を示す（詳細は後記する）。
なお、層間膜１４を断続的に圧接領域１０１の中央部に設ける工程は、層間膜１４と同じ酸化膜（絶縁膜）１４を非圧接領域１０２（ターミネーション領域２０２）に形成する工程が元々ある。そのため、工程の増加やコストの上昇なしに、層間膜１４を形成できる。
【００２４】
以上、図１の構成によって、２層目アノード電極１５をアノード、カソード電極２１をカソードとするダイオード１が形成できる。このダイオード１は、圧接パッケージに封入される際の圧力のバラつきに対してダイオードの順方向電圧降下ＶＦのバラつきが小さい半導体装置となる。
すなわち、圧接パッケージに封入されるダイオードにおいて、外部電極の位置ずれによりターミネーション領域の構造破壊が起こらないこと、および圧接の際の圧力のバラつきに対してダイオードの順方向電圧降下ＶＦのバラつきが小さい半導体装置を提供することができる。
【００２５】
≪第２実施形態：半導体装置、ダイオード、アノード電極の形状例１≫
次に、本発明の第２実施形態に係る半導体装置としての圧接形のダイオード２として、２層目アノード電極の形状の第１例を示す。
図２は、本発明の第２実施形態に係る半導体装置としての圧接形のダイオードの平面構造と断面構造を示す図であり、（ａ）は平面図であり、（ｂ）は平面図のＩ−Ｉにおける断面図である。
なお、主として、２層目アノード電極１５の形状例を示す図であるので、非圧接領域１０２におけるフィールドプレート電極（１８）、ガードリング層（１６）、チャネルストッパ層（１７）は、図示していない。
【００２６】
なお、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極１５については、平面図（ａ）において、右斜線によるハッチングによって、２層目アノード電極５３１〜５３４として表記している。
また、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれている２層目アノード電極１５については、平面図（ａ）において、左斜線によるハッチングによって、２層目アノード電極５４１〜５４５として表記している。
また、断面図（ｂ）においては、層間膜１４の有無にかかわらず２層目アノード電極１５および１層目アノード電極１３をアノード電極（１３、１５）として右斜線と左斜線が交差するハッチングで表記している。
【００２７】
図２の（ａ）において、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５３１〜５３４がストライプ状（縞状）に形成されている。
この層間膜１４が挟まれていない２層目アノード電極５３１〜５３４は、２層目アノード電極１５の中央部のみに形成される。
また、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれている２層目アノード電極５４１〜５４５は、層間膜１４が挟まれていない２層目アノード電極５３１〜５３４を囲むように配置されている。
２層目アノード電極５４１〜５４５は、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれているので、２層目アノード電極５４１〜５４５の高さは、圧接領域１０１の端部でも中央部でも同じ高さとなる。
そのため、後記する図６に示すように、外部電極２４と２層目アノード電極５４１〜５４５の接触がよく、ダイオードとしての良好な電気的特性が確保される。
なお、酸化膜（層間膜を含む）１４は、２層目アノード電極５３１〜５３４が存在する領域以外の領域（非圧接領域１０２を含む）に形成されている。
【００２８】
また、前記したように、外部電極２４（図６）と、図１の２層目アノード電極５４１〜５４５が接して電流が流れるので、層間膜１４が挟まれている２層目アノード電極５４１〜５４５の平面状の面積の合計である面積ＳＨは、外部電極２４と２層目アノード電極１５との良好な電気的接続の観点からは大きい方が望ましい。
一方、１層目アノード電極１３から２層目アノード電極１５に電流が流れる際に、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５３１〜５３４（領域５２１〜５２３：図１）を通る。したがって、層間膜１４が挟まれていない２層目アノード電極５３１〜５３４（領域５２１〜５２３：図１）の平面状の面積の合計である面積ＳＬは、１層目アノード電極１３と２層目アノード電極１５との良好な電気的接続の観点からは大きい方が望ましい。
【００２９】
しかしながら、ダイオード２の大きさを一定にした場合、前記の面積ＳＨと面積ＳＬとは、相反する関係にある。そのため、ダイオード２の電気的特性を良好に確保するためには、前記の面積ＳＨと面積ＳＬとを、ともに所定の大きさを確保する必要がある。
すなわち、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５３１〜５３４の平面状の合計の面積ＳＬと、層間膜１４が挟まれている２層目アノード電極５４１〜５４５の平面状の合計の面積ＳＨとは、極端に乖離しないことが望ましい。
例えば、極端に乖離しないことが望ましい範囲として、面積ＳＨは、面積ＳＬの少なくとも半分を確保し、逆に面積ＳＬは、面積ＳＨの少なくとも半分を確保するとすれば、次の（１）式の関係が得られる。
（１／２）×ＳＬ≦ＳＨ≦２×ＳＬ    ・・・（１）
【００３０】
また、同様の観点から、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５３１〜５３４のストライプの幅、すなわち１層目アノード電極１３と２層目アノード電極１５との間に断続的に形成した層間膜１４の平面方向の間隔Ｌ（図２参照）と、この間隔方向における層間膜１４の幅Ｗ（図２参照）とは、極端に乖離しないことが望ましい。
これは、層間膜１４の平面方向の間隔Ｌは、１層目アノード電極１３と２層目アノード電極１５が直接、接続されている部分のストライプの幅と関連している。また、層間膜１４の幅Ｗは、外部電極２４（図６）と接触する２層目アノード電極１５のストライプの幅に相当している。そして、前記の間隔Ｌと幅Ｗが、それぞれ前記した電流の流れやすさと相関があるからである。
例えば、極端に乖離しないことが望ましい範囲として、前記の間隔Ｌは、前記の幅Ｗの少なくとも半分を確保し、逆に幅Ｗは、間隔Ｌの少なくとも半分を確保するとすれば、次の（２）式の関係が得られる。
（１／２）×Ｌ≦Ｗ≦２×Ｌ    ・・・（２）
【００３１】
≪第３実施形態：半導体装置、ダイオード、アノード電極の形状例２≫
次に、第３実施形態として、２層目アノード電極の形状の第２例を示す。
図３は、本発明の第３実施形態に係る半導体装置としての圧接形のダイオード３の平面構造と断面構造を示す図であり、（ａ）は平面図であり、（ｂ）は平面図のＩＩ−ＩＩにおける断面図である。
なお、主として、２層目アノード電極１５の形状例を示す図であるので、非圧接領域１０２におけるフィールドプレート電極（１８）、ガードリング層（１６）、チャネルストッパ層（１７）は、図示していない。
なお、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極１５については、円状に形成され、行および列に配置されて構成されている。
【００３２】
円状の層間膜１４が挟まれていない２層目アノード電極１５は、合計２０個を表記しているが、平面図（ａ）においては、右斜線によるハッチングによって表記している。その２０個のうち８個についてのみ２層目アノード電極５５１〜５５８として符号をつけて表記している。
また、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれている２層目アノード電極１５については、平面図（ａ）においては、見易さのためにハッチング等の表記は省略している。
なお、断面図（ｂ）においては、層間膜１４の有無にかかわらず２層目アノード電極１５および１層目アノード電極１３をアノード電極（１３、１５）として右斜線と左斜線が交差するハッチングで表記している。
【００３３】
図３に示すように、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５５１〜５５８は、円状の場合であっても、層間膜１４が挟まれていない２層目アノード電極５５１〜５５８の平面状の合計の面積（ＳＬ）と、層間膜１４が挟まれている２層目アノード電極５６０の平面状の合計の面積（ＳＨ）とが、極端に乖離しないことが望ましい。すなわち、この面積ＳＬと、面積ＳＨとにおいて所定の比率の間であれば、ダイオード３の電気的特性は良好な特性が確保される。
具体的には、この面積ＳＬと、面積ＳＨとにおいて、第２実施形態の説明で示した前記の（１）式の関係があることが望ましい。
なお、図３では、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４が挟まれていない２層目アノード電極５５１〜５５８を、円状（円形）の例をあげたが、円形以外の四角形などの多角形の形状にしても良い。
【００３４】
＜ダイオード特性＞
次に、本発明の実施形態のダイオードと従来構造（後記する図１０）のダイオードとの順方向電圧降下ＶＦ特性（適宜、単に「ＶＦ」とも表記する）について比較する。
図４は、本発明の実施形態のダイオードと従来構造（後記する図１０）のダイオードとの順方向電圧降下であるＶＦ特性について、圧接する圧力を可変して比較した図である。
図４において、横軸は、ダイオードの圧接領域に加える圧力（Ｍｐａ）であり、縦軸は、圧力が３０ＭＰａ時を基準として、そのときのＶＦとの差分をΔＶＦ（Ｖ）として表記したものである。また、符号４２０で示した本発明の実施形態に係るダイオードの特性値を白抜きの四角である符号「□」で表記し、符号４１０で示した従来構造（後記する図１０）のダイオードの特性値を黒塗りの丸である符号「●」で表記している。
【００３５】
図４において、従来構造（図１０）のΔＶＦは圧力が低いほど増大し、圧力が７ＭＰａのとき、ΔＶＦは０．２５Ｖとなる。この０．２５ＶというＶＦ値の増加は、ダイオードの順方向においても生ずる値であるので、電圧の損失や電力消費の損失として望ましくない特性値である。
これに対し，本発明の実施形態では、圧力低下によるΔＶＦの増大は小さく、７ＭＰａのΔＶＦは０．０８Ｖへ低減した。
図４にみられるように、７ＭＰａ以外の圧力においても、本発明の実施形態は、従来構造（図１０）に対して、ΔＶＦは小さい。
したがって、本発明の実施形態による構造によって、外部電極２４（図６）と２層目アノード電極１５（図１、図６）との接触が良好となり、ダイオードの順方向電圧降下のＶＦ特性は、良好となる効果があることが分かる。
また、低い圧力（３０ＭＰａ未満、７ＭＰａ以上）によっても、圧接が可能となるので、製作工程が簡易化されるとともに、不要に高い圧力がデバイス（ダイオード）に加わることが避けられ、製造コストの低減や製造歩留まりの向上、さらには製造装置の低価格化やメンテナンスの軽減につながる。
【００３６】
＜ダイオードの製造プロセス＞
次に、本発明の第１実施形態に係る半導体装置として、図１に前記した構成のダイオード１の製造プロセスについて、図５Ａ〜図５Ｌを参照して説明する。
なお、図２、図３にそれぞれ記した第２実施形態、第３実施形態のダイオードの製造プロセスについても同様である。
【００３７】
《ｎ形カソード層、絶縁膜の形成工程》
まず、ｎ−基板１１を基として各工程を開始する。なお、ｎ−基板１１としては、ｎ形（ｎ−形）の不純物元素が所定の濃度で既に含まれている基板を用いる。
図５Ａは、ｎ−基板１１に、ｎ形カソード層２０と絶縁膜（酸化膜）１９を形成する工程を示す図である。
図５Ａに示すように、ｎ−基板１１の主表面（紙面視の上側）の反対面となる裏面（紙面視の下側）の表面に、ｎ形の不純物元素（例えば５価の元素リン）を拡散して、拡散層の厚さが例えば２０μｍのｎ形カソード層２０を形成する。
このｎ形カソード層２０を形成するのは、後記する金属のカソード電極（２１：図５Ｌ）と前記したｎ−基板１１との電気的接続をオーミックな特性（ショットキー障壁を有しない特性）とするための仲介としての機能である。
【００３８】
したがって、ｎ形カソード層２０の不純物濃度は、ｎ−基板１１の不純物濃度より高いとともに、前記したように金属のカソード電極（２１：図５Ｌ）との電気的接続をオーミックな特性とするに十分な濃度である。
すなわち、ｎ形カソード層２０がなく、ｎ−基板１１に直接、後記する金属のカソード電極（２１：図５Ｌ）を接触させると、ｎ−基板１１の不純物濃度が薄い（ｎ−）ので、ｎ−基板１１と金属のカソード電極（２１：図５Ｌ）との間にショットキー障壁ができてしまう。これを避けるためにｎ形カソード層２０を設けている。
【００３９】
その後、ｎ−基板１１の主表面（紙面視の上側）に熱酸化により酸化膜（１９）を全面に形成する（この工程は不図示）。
そして、この熱酸化により形成した酸化膜をフォトリソグラフィーおよびエッチング処理によって、アノード側表面（ｎ−基板１１の主表面）に絶縁膜（酸化膜）１９を選択的に形成する。
なお、図５Ａにおいては、図１に対応した部分的な領域の製造工程を示しており、ダイオードチップ全体の領域を図示しているわけではない。以下、図５Ｂ〜図５Ｌについても同様である。
【００４０】
《ボロンのインプランテーション工程》
次に、ボロン（boron、硼素）のインプランテーション工程を説明する。
図５Ｂは、ｎ−基板１１に形成された酸化膜１９とレジストマスク２２を利用しながら、ボロンのインプランテーション２３を行う工程を示す図である。
図５Ｂに示すように、まずｎ−基板１１の表面の全面にレジストを塗布し（レジストを全面に塗布した状況は不図示）、その後、このレジストをパターニングして選択的にレジストマスク２２を形成する。
このレジストマスク２２は、ｎ−基板１１の端部（紙面視の左側）にポロンが打ち込まれるのを防止するためである。これは、後の工程で、このｎ−基板１１の端部（紙面視の左側）にリンを打ち込む必要があるからである。
【００４１】
レジストマスク２２を形成後、紙面視の上側から、例えば３価の元素であるボロンをドーズ量５×１０１２〜１×１０１５ｃｍ−２でインプランテーション２３をする。
このボロンは、レジストマスク２２と絶縁膜１９を通過できない。そのため、図５Ｂにおいて、レジストマスク２２と絶縁膜１９が上面に存在しないｎ−基板１１の表面（紙面視の上側、主表面側）に打ち込まれる（インプランテーション２３）。
この打ち込まれたポロンは、図５Ｂにおいて図示されていないが、図５Ｄで後記するアニール処理工程を経ると、図５Ｄにおけるｐ形拡散層１２、およびガードリング層１６となる。前記したようにポロンは３価の元素であるので、ｐ形拡散層１２とガードリング層１６は、ともにＰ形となる。
【００４２】
《リンのインプランテーション工程》
次に、リン（phosphorus、燐）のインプランテーション工程を説明する。
図５Ｃは、レジストマスク２２を用いて、リンのインプランテーション２３を行う工程を示す図である。
まず、図５Ｂで示した工程で用いたレジストマスク２２を除去する。
そして、図５Ｃに示すように、再びｎ−基板１１の表面（紙面視の上側）および酸化膜（絶縁膜）１９の表面との全面にレジストを塗布し、このレジストをパターニングして新しいレジストマスク２２を形成する。
新しいレジストマスク２２を形成後、紙面視の上側から、例えば５価の元素であるリンをドーズ量１×１０１５ｃｍ−２でインプランテーション２３をする。
このリンは、図５Ｃにおいて、レジストマスク２２が上面に存在しないｎ−基板１１の表面（紙面視の上側）に打ち込まれる（インプランテーション２３）。
この打ち込まれたリンは、図５Ｃにおいて図示されていないが、後記するアニール処理工程を経ると、図５Ｄにおけるチャネルストッパ層１７となる。
前記したようにリンは５価の元素であるので、チャネルストッパ層１７はｎ形となる。
【００４３】
《アニール処理工程》
次に、インプランテーション２３をした不純物元素を活性化させるアニール処理工程を説明する。
図５Ｄは、アニール処理工程によって、インプランテーション２３された不純物元素を活性化させる工程を示す図である。
図５Ｃで示した工程で用いたレジストマスク２２をまず除去する。
そして、前記の各工程が行われた基板全体をアニール処理する。
このアニール処理によって、インプランテーション２３された不純物元素（ボロン、リン）が活性化される。
図５Ｂで示した工程でインプランテーション２３されたボロンは、図５Ｄにおけるｐ形拡散層１２とｐ形のガードリング層１６を形成する。
また、図５Ｃで示した工程でインプランテーション２３されたリンは、図５Ｄにおけるｎ形のチャネルストッパ層１７を形成する。
【００４４】
《１層目アノード電極とフィールドプレート電極の形成工程：その１》
次に、図５Ｅと図５Ｆを参照して、１層目アノード電極１３とフィールドプレート電極１８を形成する工程を説明する。
図５Ｅは、金属（例えばＡｌＳｉ）を、ｎ−基板１１の主表面側（紙面視の上側）の全面にスパッタリング法（スパッタ法）で形成する工程を示す図である。
図５Ｅにおいて、１層目アノード電極１３とフィールドプレート電極１８となる金属、例えばＡｌＳｉ電極２６をｎ−基板１１の表面側（紙面視の上側）の全面にスパッタリング法で形成する工程を示している。実際には、ｎ−基板１１の主表面に、既にｐ形拡散層１２、ガードリング層１６、酸化膜１９が形成されているので、これらの層、膜（１２、１６、１９）の上に金属（ＡｌＳｉ）がスパッタリングされる。
なお、スパッタリングするＡｌＳｉ電極２６の厚みは、例えば３μｍである。
【００４５】
《１層目アノード電極とフィールドプレート電極の形成工程：その２》
図５Ｆは、ＡｌＳｉ電極２６から１層目アノード電極１３とフィールドプレート電極１８を形成する工程を示す図である。
図５Ｆにおいて、全面にスパッタリングされたＡｌＳｉ電極２６を、フォトリソグラフィーおよびエッチング処理により１層目アノード電極１３とフィールドプレート電極１８を形成している。
なお、図５Ｆにおいて酸化膜１９の上面に空いた隙間は、ＡｌＳｉ電極２６（図５Ｅ）がエッチング処理をされて、各フィールドプレート電極１８との間、および各フィールドプレート電極１８と１層目アノード電極１３との間が分離された状態を示している。
【００４６】
《酸化膜の形成工程》
次に、酸化膜（層間膜、絶縁膜）の形成工程を説明する。
図５Ｇは、酸化膜を１層目アノード電極１３と各フィールドプレート電極１８上の表面側（紙面視の上側）の全面に形成する工程を示した図である。
図５Ｇにおいて、１層目アノード電極１３とフィールドプレート電極１８の各電極を形成した後、それらの電極の表面に、酸化膜である例えばＰＴＥＯＳ膜（poly tetra ethyl ortho silicate）２７を、厚み０．５μ〜１．５μｍとして全面に形成する。
なお、図５Ｇにおいて、酸化膜をＰＴＥＯＳ膜２７と表記しているが、このＰＴＥＯＳ膜２７は、図１における層間膜１４および酸化膜１４に相当する。ただし、この後の工程でＰＴＥＯＳ膜２７はエッチングされるので、図１における層間膜１４および酸化膜１４と形状は異なる。
【００４７】
《レジストマスクの形成》
図５Ｈは、レジストマスク２２を形成する工程を示した図である。
図５Ｈにおいて、まず、基板表面にレジスト（２２）を全面に塗布し、このレジスト（２２）をパターンニングして、１層目アノード電極１３と２層目アノード電極１５が接続する領域上に開口部を有するレジストマスク２２を形成する。
なお、図５Ｈにおいて、酸化膜（層間膜、絶縁膜）１４は、図５ＧにおけるＰＴＥＯＳ膜２７のことである。
【００４８】
《酸化膜１４のドライエッチング処理工程》
図５Ｉは、酸化膜（層間膜、絶縁膜）１４のドライエッチング処理工程を示した図である。
図５Ｉにおいて、図５Ｈで示したレジストマスク２２を用いて、酸化膜（層間膜）１４にドライエッチング処理を施し、選択的に酸化膜（層間膜）１４を除去して、１層目アノード電極１３の一部を露出させる。
なお、図５Ｉに示すように、レジストマスク２２で保護されていた領域の酸化膜１４は、残っており、絶縁膜として、酸化膜１４（ターミネーション領域２０２）および層間膜１４（アクティブ領域２０１）としての機能を果たすことになる。
【００４９】
《ＡｌＳｉ電極の形成工程》
図５Ｊは、ＡｌＳｉ電極２６を形成する工程を示した図である。
図５Ｊにおいて、スパッタリング法により、基板表面の全面に例えば厚さ９〜１１μｍのＡｌＳｉ電極２６を形成する。
ＡｌＳｉ電極２６は、層間膜１４および酸化膜１４がある部分においては、層間膜１４および酸化膜１４の上に堆積される。
また、ＡｌＳｉ電極２６は、層間膜１４がない（覆われていない）部分においては、１層目アノード電極１３の表面の露出部分に堆積され、ＡｌＳｉ電極２６（２層目アノード電極１５に相当）と１層目アノード電極１３は電気的に導通する状態となる。
ＡｌＳｉ電極２６は、基板表面を一様にスパッタリングされるので、層間膜（酸化膜）１４の有無によって、高さが異なる。
図５Ｊにおいて、領域５０１〜５０３のそれぞれの直下においては、層間膜１４がない箇所であるので、領域５０１〜５０３にはＡｌＳｉ電極２６に窪みが生じている。
なお、図５Ｊにおける領域５０１〜５０３は、図１における領域５０１〜５０３に相当する。
【００５０】
《レジストマスクの形成》
図５Ｋは、レジストマスク２２を形成する工程を示した図である。
図５Ｋにおいて、まず、基板表面にレジスト（２２）を全面に塗布し、このレジスト（２２）をパターンニングして、レジストマスク２２を形成する。
このレジストマスク２２の有無の境界は、図１における圧接領域１０１と非圧接領域１０２の境界に対応する。
【００５１】
《ＡｌＳｉ電極のウェットエッチング工程とカソード電極形成工程》
図５Ｌは、ＡｌＳｉ電極のウェットエッチング工程とカソード電極形成工程を示した図である。
図５Ｌにおいて、レジストマスク２２（図５Ｋ）を用いて、非圧接領域１０２（ターミネーション領域２０２）に塗布されたＡｌＳｉ電極２６をウェットエッチングにより、選択的に除去する。
残されたＡｌＳｉ電極２６は、２層目アノード電極１５となる。
このウェットエッチングの際に、フィールドプレート電極１８は、酸化膜１４が保護膜となるため、エッチングが防止される。
次に、レジストマスク（２２）を除去する。
【００５２】
そして、最後に、ｎ−基板１１の裏面（紙面視の下側）側のｎ形カソード層２０の表面に金属のカソード電極２１を、例えば０．５μｍ以上、成膜して、図１に示すダイオード１が完成する。
【００５３】
以上の製造プロセスを反映した本発明の第１〜第３実施形態のダイオードによれば、圧接領域１０１の中央部に、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４を断続的に形成しているので、圧接領域１０１の中央部と端部とにおいて、層間膜１４上の２層目アノード電極１５の高さを揃えることができる。
その結果、外部電極であるモリブデン（２４：図６）と２層目アノード電極１５の接続を改善できて、圧着の際の圧力バラつきに対するダイオードとしての順方向電圧降下ＶＦのバラつきを低減することができる。
そのため、ダイオード特性の優れた半導体装置を提供できる。また、低い圧力での半導体装置の圧接工程が可能となるので、製造コストの低減ができる可能性がある。また、製造装置の小型化や簡易化、そして、その結果としての製造装置の価格の低減とメンテナンスの軽減が可能となる。
【００５４】
＜本発明のダイオードと外部電極との圧接について＞
次に、本発明の実施形態によるダイオードと外部電極との圧接について説明する。
図６は、本発明の実施形態（特に後記する第４実施形態）によるダイオードの２層目アノード電極１５と外部電極（モリブデン）２４との接合の状態を示す断面図である。
なお、外部電極２４として、前記したようにモリブデンを用いているのは、モリブデンの熱膨張係数がシリコンの熱膨張係数に近いためである。また、モリブデンの代わりに熱膨張係数がシリコンの熱膨張係数に近いタングステンを選択してもよい。
図６において、圧接領域（１０１：図１）の端部の領域５１１における２層目アノード電極１５は、領域４０１に存在する層間膜１４の上方にあるため、盛り上がった形状となっている。
また、図６における圧接領域の中央部には、領域５１２において、２層目アノード電極１５が盛り上がっている。これは、意図的に領域５１２の下方に層間膜１４を形成したためである。
【００５５】
そのため、領域５１１における圧接領域の端部の２層目アノード電極１５と、領域５１２における圧接領域の中央部の２層目アノード電極１５の高さが揃うために、外部電極２４と２層目アノード電極１５との接触、接合が良好となって、ダイオード特性の順方向電圧降下ＶＦが良好となる。
なお、図６においては、１層目アノード電極１３と２層目アノード電極１５とが領域５２１において、層間膜１４がなく、直接、接続されているために、層間膜１４の厚み分だけ２層目アノード電極１５は低く形成され、その上方の領域５０１における２層目アノード電極１５は窪んでいる。
そのため、領域５０１において、外部電極２４と２層目アノード電極１５との接触がしていない、もしくは接触が不十分な領域があるが、前記した領域５１１、５１２で接触、接合が十分であれば、後記する図１０の比較例よりは良好な特性が得られる。
【００５６】
＜比較例＞
次に、ダイオードの順方向電圧降下ＶＦの特性が不十分となる構造の比較例を示す。
図１０は、比較例の半導体装置としてのダイオードの断面構造を示す図である。また、図１０で示した構造と、この構造から生ずる問題点は、特許文献１と共通するものである。
なお、図７〜図９については後記する。
【００５７】
図１０に示したダイオードチップ（半導体装置、ダイオード）１０は、アノード電極（１３、１５）を厚膜化するため、アノード電極（１３、１５）を２回（１層目と２層目）に分けて形成している。
まず、１層目アノード電極１３とフィールドプレート電極１８を同一の導電性薄膜プロセスにて形成する。
次に、フィールドプレート電極１８と１層目アノード電極１３の端部（領域４０１および紙面左側の近傍）を層間膜１４で覆い、その後、２層目アノード電極１５を形成する。
【００５８】
以上において、１層目アノード電極１３と２層目アノード電極１５として、アノード電極（１３、１５）を２層構造とした目的は、２層構造とすることで、フィールドプレート電極１８の膜厚で規定される垂直方向の高さよりも、アノード電極（１３、１５）を垂直方向において高くすることである。
このような構造とすることで、非圧接領域の高さを圧接領域より低くすることができるため、外部電極（モリブデン）を２層目アノード電極１５に圧接する際に、モリブデンなどが非圧接領域へ侵入しても、フィールドプレート電極１８等の非圧接領域の構造物が破壊から回避され、構造破壊による耐圧劣化を抑制することができるためである。
【００５９】
また、層間膜１４を形成した目的は、フィールドプレート電極１８の保護で、非圧接領域１０２に形成された２層目アノード電極１５と同一工程のＡｌＳｉ層（不図示）を除去する際のエッチストッパとしている。
このため、２層目アノード電極１５の端部（圧接領域１０１と非圧接領域１０２との境界近傍）と１層目アノード電極１３との間に層間膜１４（領域４０１）が挿入されて、２層目アノード電極１５の端部は、層間膜１４の厚み分だけ持ち上がった構造となる。
すなわち、圧接領域の端部の領域５１１において、２層目アノード電極１５が盛り上がっている。
一方、圧接領域１０１の中央部には、１層目アノード電極１３と２層目アノード電極１５との間に層間膜１４がないために、２層目アノード電極１５は、圧接領域の端部（領域５１１）に比較して、高さが低い。
そのため、圧接領域１０１の端部（領域５１１）と中央部（領域５０１）とにおいて、２層目アノード電極１５の高さが異なる状況が生じている。
【００６０】
その結果、比較例の半導体装置において、２層目アノード電極１５と外部電極２４（図６）とを接合する際に、接触、接合が不十分となり、ダイオードの順方向電圧降下ＶＦが増大する結果となる。
すなわち、圧接の工程において、外部電極であるモリブデン（不図示）と２層目アノード電極１５は圧力を介して電気的に接続される。
圧力が十分高い場合、モリブデンは２層目アノード電極１５の端部を塑性変形させるため、２層目アノード電極１５の中央部と十分密着する。
しかし、圧力が低いと２層目アノード電極１５の端部（領域５１１）を十分に潰せず、中央部においてモリブデンと２層目アノード電極１５との密着が疎となる。
圧接ＩＧＢＴの圧力分布は不均一である場合が多く、パッケージ内に多並列に接続されたダイオードチップ間の圧力はバラつく。
このため、モリブデンと２層目アノード電極１５との接触が十分でないチップにおいて接触抵抗が増大し、実装状態におけるダイオードの順方向電圧降下ＶＦが増大する。
【００６１】
このダイオードの順方向電圧降下ＶＦの増大に伴い、複数のダイオードチップ間の電流がアンバランスとなるため、還流ダイオードとしての機能低下により、リカバリ耐量低下が課題となる。
なお、前記したように、圧接領域１０１の端部において２層目アノード電極１５を盛り上げる原因となる領域４０１における層間膜１４は、２層目アノード電極１５を非圧接領域１０２（図１）から除去する際に、レジストマスク２２がマスクずれを起こした場合、領域４０１直下の１層目アノード電極１３が除去されたり、表面を侵食されたりすることを防ぐために、必要不可欠なものである。
【００６２】
以上のように、比較例の図１０に示したダイオード１０は、圧接領域１０１における端部と中央部とにおいて、２層目アノード電極１５の高さがことなるので、外部電極（２４：図６）との圧接の際に、ダイオードとしての順方向電圧降下ＶＦが増大してバラツクこととなり、本発明の第１実施形態のダイオード（半導体装置）に比較して、不十分な電気的特性となる。
【００６３】
≪第４実施形態：半導体装置、ダイオード、層間膜の形状例≫
本発明の第４実施形態として、層間膜１４の形状を規定したものについて説明する。
図６において、ｎ−基板１１の厚み（ｎ−基板の層に垂直な方向の長さ）をｔＷＦとする。また、断続的に形成した層間膜１４の間隔をＬとする。
このとき、
Ｌ≦２×ｔＷＦ    ・・・（３）
の関係があることが望ましい。
ダイオードとしての電流は、アノードとなる２層目アノード電極１５から１層目アノード電極１３、ｐ形拡散層１２、ｎ−基板１１、ｎ形カソード層２０、カソード電極２１の経路で流れるので、断続的に形成した層間膜１４の間隔Ｌを長くすると、外部電極との接合面において、電流の経路が長く伸びるからである。
すなわち、前記の関係式（３）式を満たす構造とすることでチップ内の電流アンバランスを抑制し，面内の電流密度を均一化することが出来る。
【００６４】
≪第５実施形態：半導体装置、ＩＧＢＴ≫
次に、１層目の電極と２層目の電極の間に断続的に層間膜を形成する構造をＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した実施形態を示す。
図７は、本発明の第５実施形態に係る半導体装置としてのＩＧＢＴの断面構造を示す図である。
図７において、第５実施形態としてのＩＧＢＴ５は、主表面および前記主表面の反対面となる裏面を有したｎ形（第１導電形）の基板であるｎ−基板１１（第１半導体層）を基に、形成されている。
また、ＩＧＢＴ５は、アクティブ領域２０１と、このアクティブ領域２０１を囲むように形成されたターミネーション領域２０２とを有している。なお、図１では、ターミネーション領域２０２は、アクティブ領域２０１の紙面視で左側の領域にのみ図示しているが、実際には、紙面視で右側の領域、および紙面視の手前側の領域と奥側の領域にもあって、前記したようにターミネーション領域２０２がアクティブ領域２０１を囲むように形成されている。
また、ターミネーション領域２０２とアクティブ領域２０１は、ｐ形（第２導電形）ベース層７２の端部を境としている。
【００６５】
アクティブ領域２０１には、ｎ−基板１１と、このｎ−基板１１の一方の主表面（紙面視の上側）に形成されたｐ形ベース層７２と、ｐ形ベース層７２の表面に形成されたｎ形ソース層７８とが形成されている。
また、ｐ形ベース層７２とｎ形ソース層７８は電気的に接続され、かつｎ形ソース層７８の表面に形成された１層目エミッタ電極７３が形成されている。
また、１層目エミッタ電極７３の主表面に形成され、かつ１層目エミッタ電極７３の層に平行な方向の長さより短い２層目エミッタ電極７５が形成されている。
また、層間膜１４は、１層目エミッタ電極７３と２層目エミッタ電極７５との間に断続的に形成されている。
【００６６】
なお、１層目エミッタ電極７３と２層目エミッタ電極７５との間において、層間膜１４が形成されていない領域においては、領域６２１〜６２３に示すように、１層目エミッタ電極７３と２層目エミッタ電極７５とが直接、接して、接合している。
１層目エミッタ電極７３と２層目エミッタ電極７５とが直接、接している領域６２１〜６２３の上方（紙面視の上方）においては、２層目エミッタ電極７５が窪んだ領域６０１〜６０３が形成される。
なお、層間膜１４を１層目エミッタ電極７３と２層目エミッタ電極７５との間に断続的に形成する理由については、第１実施形態において、１層目アノード電極１３と２層目アノード電極１５との間に断続的に層間膜１４を形成したのと同様の理由である。
【００６７】
また、ｎ−基板１１とｎ形ソース層７８とに挟まれたｐ形ベース層７２の表面にゲート酸化膜７６を介して形成されたゲート電極７７が形成されている。
また、ｎ−基板１１を挟んでｐ形ベース層７２の反対側（紙面視の下側）に、かつｎ−基板１１より不純物濃度の高いｎ形バッファ層３０が形成されている。そして、ｎ形バッファ層３０の紙面視の下側には、Ｐ形エミッタ層３１が形成されている。さらにＰ形エミッタ層３１の紙面視の下側には、コレクタ電極３２（第３電極層）が形成されている。
【００６８】
ターミネーション領域２０２には、ｎ−基板１１上に、ガードリング層１６がｐ形ベース層７２と距離を隔て、かつｐ形ベース層７２を取り囲むように形成されている。
また、チャネルストッパ層１７が、ガードリング層１６と距離を隔て、かつガードリング層１６およびｐ形ベース層７２を取り囲むようにＩＧＢＴ５としてのチップ端部に形成されている。
また、フィールドプレート電極１８が、ガードリング層１６およびチャネルストッパ層１７のそれぞれの上部に接続して形成されている。
また、絶縁膜１４が、フィールドプレート電極１８の主表面、および２層目アノード電極１５よりターミネーション領域２０２側全面に形成されている。
なお、ターミネーション領域２０２の絶縁膜１４とアクティブ領域２０１の層間膜１４は、同一の工程で形成されている。
【００６９】
図７に示すように、圧接領域１０１は、２層目エミッタ電極７５が形成されている領域であり、非圧接領域１０２は、２層目エミッタ電極７５が形成されていない領域である。
圧接領域１０１における２層目エミッタ電極７５は、第１実施形態と同様にモリブデンの外部電極（２４：図６）を上面において圧接される（圧接方向１０１Ａ、１０１Ｂ）。
この外部電極（２４：図６）が圧接される際に、２層目エミッタ電極７５の中央部の領域６１２〜６１４は、２層目エミッタ電極７５の端部の領域６１１と同一の高さであることが望ましい。
そのため、層間膜１４を１層目エミッタ電極７３と２層目エミッタ電極７５との間に断続的に形成する工程を選択する。
なお、２層目エミッタ電極７５の端部の領域６１１の直下における領域４０５の層間膜１４は、第１実施形態において前記したように、２層目エミッタ電極７５をエッチングで除去する際に、端部の１層目エミッタ電極７３を保護するために欠かせないものである。
前記のような構造とすることで，ＩＧＢＴにおいても、モリブデンの外部電極（２４：図６）と２層目エミッタ電極７５との接続が改善されるため、圧力バラつきに対するオン電圧のバラつきを低減することができる。
【００７０】
≪第６実施形態：電力変換装置≫
次に、前記した本発明の実施形態であるＩＧＢＴまたはダイオードを採用した電力変換装置について説明する。
図８Ａは、本発明の第６実施形態に係る電力変換装置としてのＭＭＣ（Modular Multilevel Converter、モジュラー・マルチレベル・コンバータ）の回路構成を示す図である。また、図８Ｂは、ＭＭＣにおける単位セルの回路構成を示す図である。
【００７１】
図８Ａにおいて、ＭＭＣ８は、単位セル８０６（詳細は図８Ｂを参照して後記する）を直列に接続したＵ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３を備えて構成されている。
Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３のそれぞれの中間点に位置する端子（交流端子）８０４Ｕ、８０４Ｖ、８０４Ｗには三相交流電力（電圧）が入力、もしくは出力する。
また、Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３の一方の端子は共通に接続され、端子（直流端子）８０５Ｐとなっており、他方の端子は共通に接続され端子（直流端子）８０５Ｎとなっている。端子８０５Ｐと端子８０５Ｎには、直流電力（電圧）が出力、もしくは入力する。
ＭＭＣ８は、Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３の各単位セル１０６を適切に制御することにより、交流電力（電圧）から直流電力（電圧）に変換することも、直流電力（電圧）から交流電力（電圧）に変換することもできる電力変換装置である。
【００７２】
図８Ｂにおいて、単位セル８０６は、２個、直列接続されたＩＧＢＴ８０８と、その直列に接続された両端の端子にコンデンサ８１０が接続されて構成されている。
また、各ＩＧＢＴ８０８のエミッタ−コレクタ間には、還流ダイオード８０９がそれぞれ逆並列に接続されている。
また、２個、直列接続されたＩＧＢＴ８０８の中点（８１１Ａ）と、コンデンサ８１０の一端（８１１Ｂ）とから２本の端子（８１１Ａ、８１１Ｂ）が出力されている。なお、この２本の端子８１１Ａ、８１１Ｂからは電力（電気エネルギー、電圧）が入出力する。
また、各ＩＧＢＴ８０８のゲート端子は、制御手段（不図示）からの制御信号を受けた各ゲート駆動回路８０７によって、オン・オフ（ＯＮ−ＯＦＦ）を制御される。
制御手段（不図示）は、図８Ａに示したＭＭＣ全体の複数個の単位セル８０６の各ＩＧＢＴのオン・オフ（ＯＮ−ＯＦＦ）を、それぞれの動作に適合するように、統一して制御する。
【００７３】
図８Ａおよび図８Ｂにおいては、ダイオードまたはＩＧＢＴが用いられている。
このダイオードまたはＩＧＢＴ、もしくはその両方に、前記した本発明の第１実施形態から第５実施形態のいずれかの圧接ダイオードまたは圧接ＩＧＢＴを適用することにより、電力変換装置としての高信頼化が実現出来る。
【００７４】
≪第７実施形態：電力変換装置≫
次に、前記した本発明の実施形態であるＩＧＢＴまたはダイオードを採用した電力変換装置の他の回路例について説明する。
図９は、本発明の第７実施形態に係る電力変換装置としてのインバータ回路の回路構成を示す図である。
図９において、インバータ回路９は、ＩＧＢＴ９０８を２個、直列に接続した、それぞれＵ相、Ｖ相、Ｗ相レッグを直流端子９０４Ｐ、９０４Ｎの間に接続し、Ｕ相、Ｖ相、Ｗ相レッグにおける２個、直列接続したＩＧＢＴ９０８の中間から三相交流電力（電圧）の端子９０５Ｕ、９０５Ｖ、９０５Ｗを取り出している。
また、各ＩＧＢＴ９０８のエミッタ−コレクタ間には、還流ダイオード９０９がそれぞれ逆並列に接続されている。
【００７５】
また、各ＩＧＢＴ９０８のゲート端子は、制御手段（不図示）からの制御信号を受けた各ゲート駆動回路９０７によって、オン・オフ（ＯＮ−ＯＦＦ）を制御される。
制御手段（不図示）は、図９に示したインバータ回路９の複数個のＩＧＢＴ９０８のオン・オフ（ＯＮ−ＯＦＦ）を、各ゲート駆動回路９０７を介して、インバータとしての動作に適合するように、統一して制御する。
図９においては、ダイオードまたはＩＧＢＴが用いられている。
このダイオードまたはＩＧＢＴもしくはその両方に、前記した本発明の第１実施形態から第５実施形態のいずれかの圧接ダイオードまたは圧接ＩＧＢＴを適用することにより、インバータである電力変換装置としての高信頼化が実現出来る。
【００７６】
≪その他の実施形態≫
以上、本発明は、前記した実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
以下に、その他の実施形態や変形例について、さらに説明する。
【００７７】
《ＩＧＢＴの構造》
第５実施形態においては、ＩＧＢＴのゲートの構造は、プレーナ型で説明したが、トレンチ型でもよい。
【００７８】
《ＩＧＢＴのゲート形状》
第５実施形態におけるＩＧＢＴのゲートの形状は、ストライプ状やメッシュ状に配置してもよい。
【００７９】
《ＩＧＢＴとダイオード》
第１実施形態においてはダイオード、第５実施形態においてはＩＧＢＴに本発明の構造を適用することを説明したが、同一チップ内において、ダイオードとＩＧＢＴに本発明の構造を併せて適用してもよい。
【００８０】
《層間膜、絶縁膜の材質》
第１実施形態においては、層間膜、絶縁膜の材質をＰＴＥＯＳ膜で説明したが、ＰＴＥＯＳ膜に限定するものではない。
ＰＳＧ（Phosphorus Silicon Glass）膜やＢＰＳＧ（Boron Phosphorus Silicon Glass）膜、窒化膜のような絶縁膜でも良い。
【００８１】
《基板》
基板の材料については、実施形態においては、特に規定しなかったが、半導体材料としては、シリコンでもシリコンカーバイドでもよい。
また、基板はｎ形（ｎ−形）で説明したがｐ形（ｐ−形）の基板でもよい。ｐ形（ｐ−形）の基板を用いた場合には、関連する半導体の部材の材質をｐ形とｎ形を逆にして用いるものとする。
【００８２】
《不純物元素》
半導体に拡散する不純物元素として、ｐ形半導体にはポロン、ｎ形にはリンを例として示したが、ポロンの代わりに３価の他の元素、リンの代わりには５価の他の元素を用いてもよい。
【００８３】
《層間膜のパターン形状》
第１〜第３実施形態をそれぞれ示す図１〜図３においては、圧接領域１０１における層間膜１４のない箇所のパターン形状、もしくは、層間膜１４のパターン形状は、同一かつ規則性があるものとして、説明したが、ダイオード（１〜３）のチップ全体で同一のパターン形状でなくともよい。
例えば、チップ全体を幾つかの領域に分け、それぞれの領域で前記（１）式〜（３）式のいずれか関係を満たすパターン形状で層間膜１４を形成してもよい。
あるいは、ダイオード（１〜３）のチップの大半の領域が前記（１）式〜（３）式のいずれか関係を満たすパターン形状であれば、部分的に前記（１）式〜（３）式のいずれの関係も満たさない領域があってもよい。
【００８４】
《電力変換装置》
第６実施形態でＭＭＣ回路について、第７実施形態でインバータ回路９について、本実施形態の半導体装置（ダイオード、ＩＧＢＴ）を用いる場合を説明したが、本実施形態の半導体装置を、コンバータやチョッパ等のその他の電力変換装置で用いる場合にも同様の効果が得られる。
【符号の説明】
【００８５】
１、２、３、４  ダイオード（半導体装置）
５  ＩＧＢＴ（半導体装置）
８  ＭＭＣ（電力変換装置）
９  インバータ回路（電力変換装置）
１１  ｎ−基板（第１半導体層）
１２  ｐ形拡散層（第２半導体層）
１３  １層目アノード電極（第１電極層、１層目アノード電極層）
１４  層間膜、絶縁膜、酸化膜
１５  ２層目アノード電極（第２電極層、２層目アノード電極層）
１６  ガードリング層（ガードリング）
１７  チャネルストッパ層
１８  フィールドプレート電極（フィールドプレート電極層）
１９  絶縁膜、酸化膜
２０  ｎ形カソード層（第３半導体層）
２１  カソード電極（第３電極層、カソード電極層）
２２  レジストマスク（レジスト）
２３  インプランテーション
２４  モリブデン（外部電極）
２６  ＡｌＳｉ電極
２７  ＰＴＥＯＳ膜（酸化膜）
３０  ｎ形バッファ層（バッファ層）
３１  ｐ形エミッタ層（エミッタ層）
３２  コレクタ電極（第３電極層）
７２  ｐ形ベース層（ベース層）
７３  １層目エミッタ電極（第１電極層）
７５  ２層目エミッタ電極（第２電極層）
７６  ゲート酸化膜
７７  ゲート電極
７８  ｎ形ソース層（ソース層）
１０１  圧接領域
１０２  非圧接領域
２０１  アクティブ領域
２０２  ターミネーション領域
４０１  領域（端部の層間膜の領域）
５０１〜５０３  領域（層間膜が挟まれていない２層目アノード電極の窪んだ領域）
５１１  領域（端部の２層目アノード電極の領域）
５１２〜５１４  領域（中央部の層間膜が挟まれている２層目アノード電極の領域）
５２１〜５２３  領域（１層目と２層目が直接接続しているアノード電極の領域）
５３１〜５３４  アノード電極、領域（層間膜が挟まれていないアノード電極の領域）
５４１〜５４５  アノード電極、領域（層間膜が挟まれいるアノード電極の領域）
５５１〜５５８  アノード電極、領域（層間膜が挟まれていないアノード電極の領域）
６０１〜６０３  領域（層間膜が挟まれていない２層目エミッタ電極の領域）
６１１  領域（端部の２層目アノード電極の領域）
６１２〜６１４  領域（中央部の層間膜が挟まれている２層目エミッタ電極の領域）
６２１〜６２３  領域（１層目と２層目が直接接続しているエミッタ電極の領域）
８０１  Ｕ相レッグ
８０２  Ｖ相レッグ
８０３  Ｗ相レッグ
８０４Ｕ、８０４Ｖ、８０４Ｗ、９０５Ｕ、９０５Ｖ、９０５Ｗ  端子、交流端子
８０５Ｎ、８０５Ｐ、９０４Ｎ、９０４Ｐ  端子、直流端子
８０６  単位セル
８０７、９０７  ゲート駆動回路（制御手段、制御信号）
８０８、９０８  圧接ＩＧＢＴ、ＩＧＢＴ
８０９、９０９  圧接ダイオード、還流ダイオード
８１０  コンデンサ
【図１】
0006322130.tif 000002
【図２】
0006322130.tif 000003
【図３】
0006322130.tif 000004
【図４】
0006322130.tif 000005
【図５Ａ】
0006322130.tif 000006
【図５Ｂ】
0006322130.tif 000007
【図５Ｃ】
0006322130.tif 000008
【図５Ｄ】
0006322130.tif 000009
【図５Ｅ】
0006322130.tif 000010
【図５Ｆ】
0006322130.tif 000011
【図５Ｇ】
0006322130.tif 000012
【図５Ｈ】
0006322130.tif 000013
【図５Ｉ】
0006322130.tif 000014
【図５Ｊ】
0006322130.tif 000015
【図５Ｋ】
0006322130.tif 000016
【図５Ｌ】
0006322130.tif 000017
【図６】
0006322130.tif 000018
【図７】
0006322130.tif 000019
【図８Ａ】
0006322130.tif 000020
【図８Ｂ】
0006322130.tif 000021
【図９】
0006322130.tif 000022
【図１０】
0006322130.tif 000023