(57)【特許請求の範囲】
【請求項１】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（３）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（４）を有し、前記第２のＧａＮ系半導体層が部分的に除去されることで前記基板の面方向における一方向に沿って凹部（４ａ）が形成されたチャネル形成層と、
前記凹部内に形成されたゲート絶縁膜（５）および該ゲート絶縁膜の上に形成されたゲート電極（６）にて構成されるゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置され、前記一方向に沿って延設されたソース電極（８）およびドレイン電極（９）と、を有し、
前記第１のＧａＮ系半導体層と前記第２のＧａＮ系半導体層との界面における前記第１のＧａＮ系半導体層側に２次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記凹部の底部における前記第１のＧａＮ系半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記凹部は、前記ゲート電極に対して電圧が印加されたときに底部に前記チャネルが形成される第１凹部（４ｂ）と、前記第２のＧａＮ系半導体層のうち前記凹部の外側の部分よりも前記第２のＧａＮ系半導体層を薄くする薄肉層（４ｄ）を形成する第２凹部（４ｃ）とを有して構成され、前記第１のＧａＮ系半導体層と前記薄肉層との界面における前記第１のＧａＮ系半導体層側にも前記２次元電子ガスキャリアが形成され、
前記ゲート電極は、前記ゲート絶縁膜を介して、前記第１、第２凹部内から前記第２のＧＡＮ系半導体層のうち前記凹部の外側の部分に渡って形成され、
前記ゲート電極のうちの、前記第１凹部内に配置された部分における前記ドレイン電極側の端部（６ａ）と、前記第２凹部内に配置された部分における前記ドレイン電極側の端部（６ｂ）との間の長さをＬＷとしたとき、前記凹部の延設方向における端部側の前記ＬＷは、当該端部より内側に位置する中間部の前記ＬＷより短くされていることを特徴とする半導体装置。
【請求項２】
前記第１凹部は、前記凹部の延設方向における端部側において、前記ドレイン電極との間の長さが一定とされており、
前記第２凹部は、前記凹部の延設方向における端部側において、当該端部に向かうにつれて前記ドレイン電極側の端部が前記ドレイン電極から離間していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１凹部は、前記凹部の延設方向における端部側において、当該端部に向かうにつれて前記ドレイン電極側の端部が前記ドレイン電極に近づいており、
前記第２凹部は、前記凹部の延設方向における端部側において、前記ドレイン電極との間の長さが一定とされていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記凹部は、前記凹部の延設方向における端部において、平面形状が曲率を有する形状とされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電膜（５ａ）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記薄肉層の厚みは、前記ゲート電極の下方での分極電荷量が減少し始める薄さ以下とされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記薄肉層の厚みは、前記ゲート電極の下方での分極電荷密度が５×１０１２ｃｍ−２以下とされていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
前記薄肉層と前記ゲート絶縁膜との間に、絶縁膜（２０）が配置されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）とのヘテロジャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、ＧａＮにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。
【０００３】
この半導体装置には、窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にバッファ層を介して第１のＧａＮ系半導体材料となるｉ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料が配置され、その上に第２のＧａＮ系半導体材料となるＡｌＧａＮが配置されている。第２のＧａＮ系半導体材料には、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーが大きな材料が用いられている。この第２のＧａＮ系半導体材料には、基板の面方向における一方向に沿って第１のＧａＮ系半導体材料を露出させる開口部が延設されており、この開口部内を含めて第２のＧａＮ系半導体材料を覆うようにゲート絶縁膜が形成されている。そして、開口部内を埋め込むようにゲート絶縁膜の表面にはゲート電極が形成されている。また、ゲート電極の両側には、開口部の延設方向と平行となるように、ソース電極およびドレイン電極が形成されている。このようにして、横型のＨＥＭＴが構成されている。
【０００４】
このように構成されるＨＥＭＴはゲート電極の両側に位置する第２のＧａＮ系半導体材料を第１、第２の電子供給部として、これら第１、第２の電子供給部の下方において、ピエゾ効果および分極効果による２次元電子ガス（以下、２ＤＥＧ）キャリアを誘起する。そして、ゲート電極の下方位置における第１のＧａＮ系半導体材料の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース電極−ドレイン電極間に電流を流すという動作を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第０３／０７１６０７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような半導体装置では、チャネル長、つまり電流の流れ方向におけるチャネル部の長さがオン抵抗の大きな割合を占めることから、チャネル長を短くすることでオン抵抗の低減を図ることが可能となる。しかしながら、ゲートの制御能力はチャネル長が短くなると低下するため、ＨＥＭＴのオフ時にドレイン電極に高電圧が印加されるとゲートで制御しきれなくなり、リーク電流の大幅な増加や耐圧低下が発生する。
【０００７】
そこで、本発明者らは、特願２０１４−１８２３６３号において、第２のＧａＮ系半導体材料が除去されることで第１のＧａＮ系半導材料を露出させる第１凹部と、第２のＧａＮ系半導体材料を薄くする第２凹部とによって凹部（上記開口部）を構成した半導体装置を提案している。なお、第１凹部は、第２凹部の底面に形成されている。
【０００８】
これによれば、ＨＥＭＴのオフ時にドレイン電極に高電圧が印加されたとき、第２のＧａＮ系半導体材料のうちの第２凹部にて薄くされた部分にて当該部分の近傍の電界を効果的に制御することができ、ドレイン電極側からチャネル側への高電界の侵入を抑えることができる。したがって、リーク電流の大幅な増加や耐圧低下が発生することを抑制できる。
【０００９】
しかしながら、このような半導体装置では、単純に、長手方向が凹部の延設方向となり、平面形状が矩形状となる第１、第２凹部を形成し、第１、第２凹部内および凹部の周囲に渡ってゲート電極を形成した場合、凹部の延設方向における端部ではゲート絶縁膜に大きな電界集中が発生する可能性がある。
【００１０】
本発明は上記点に鑑みて、横型のスイッチングデバイスを有する半導体装置において、オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制することができ、さらに凹部の延設方向における端部においてゲート絶縁膜に電界集中が発生することを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（３）および第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（４）を有し、第２のＧａＮ系半導体層が部分的に除去されることで基板の面方向における一方向に沿って凹部（４ａ）が形成されたチャネル形成層と、凹部内に形成されたゲート絶縁膜（５）および該ゲート絶縁膜の上に形成されたゲート電極（６）にて構成されるゲート構造と、チャネル形成層上において、ゲート構造を挟んだ両側に配置され、一方向に沿って延設されたソース電極（８）およびドレイン電極（９）と、を有し、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層との界面における第１のＧａＮ系半導体層側に２ＤＥＧキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときに凹部の底部における第１のＧａＮ系半導体層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備えた半導体装置において、以下の点を特徴としている。
【００１２】
すなわち、凹部は、ゲート電極に対して電圧が印加されたときに底部にチャネルが形成される第１凹部（４ｂ）と、第２のＧａＮ系半導体層のうち凹部の外側の部分よりも第２のＧａＮ系半導体層を薄くする薄肉層（４ｄ）を形成する第２凹部（４ｃ）とを有して構成され、第１のＧａＮ系半導体層と薄肉層との界面における第１のＧａＮ系半導体層側にも２ＤＥＧキャリアが形成され、ゲート電極は、ゲート絶縁膜を介して、第１、第２凹部内から第２のＧＡＮ系半導体層のうち凹部の外側の部分に渡って形成され、ゲート電極のうちの、第１凹部内に配置された部分におけるドレイン電極側の端部と、第２凹部内に配置された部分におけるドレイン電極側の端部との間の長さをＬＷとしたとき、凹部の延設方向における端部側のＬＷは、当該端部より内側に位置する中間部のＬＷより短くされていることを特徴としている。
【００１３】
これによれば、ゲート電極が形成される凹部に深さが深い第１凹部に加えて深さが浅い第２凹部を含め、第２凹部が形成されている位置において第２のＧａＮ系半導体層を薄くした薄肉層を設けている。このため、ドレイン電極に高電圧が掛かったときに、薄肉層の近傍の電界を制御することが可能となり、ドレイン側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、横型のスイッチングデバイスのオフ時にドレイン高電圧が印加されても、薄肉層によって高電界がＭＯＳ構造におけるチャネル部に侵入することが抑制され、ドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。
【００１４】
また、電子供給部を構成する第２のＧａＮ系半導体層のうちチャネル部の周囲に位置する部分を薄肉層として薄くしていることから、この部分の下方に位置する第１のＧａＮ系半導体層の表面での電界の制御がし易くなり、ゲート制御性を向上することが可能となる。したがって、制御性良くドレイン側からチャネル側への高電界の侵入を抑えることが可能となり、より上記効果を得ることが可能となる。
【００１５】
また、ドレイン高電圧のチャネル部への影響を抑制できることから、ＭＯＳ構造におけるチャネル長を短くしても、リーク電流の増大や耐圧低下を抑制することが可能となる。したがって、チャネル長を短くしてもノーマリオフを維持することが可能になると共に、チャネル長を短くできることでオン抵抗の更なる低減を図ることが可能となる。
【００１６】
さらに、ゲート電極が形成されていない部分では、電子供給部となる第２のＧａＮ系半導体層の膜厚を従来と同様に比較的厚みを厚くしているため、横型のスイッチングデバイスがオン状態の際には充分な２ＤＥＧキャリアが存在し、この部分での抵抗成分増大はない。このため、ＭＯＳ構造におけるチャネル長を短くすることで、オン抵抗を大幅に低減することが可能になる。
【００１７】
そして、凹部の延設方向における端部において、ＬＷが短くされているため、形状起因の電界集中を抑制できる。このため、凹部の延設方向における端部において、ゲート絶縁膜に電界集中が発生することを抑制できる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１中の破線で囲んだ領域II、つまりドレイン側のゲート電極の角部の近傍における電界集中の様子を矢印で示した図である。
【図３】従来の半導体装置における凹部の延設方向における端部の平面模式図である。
【図４】ゲート電極のうちの、第１凹部内に配置された部分におけるドレイン電極側の端部と第２凹部内に配置された部分におけるドレイン電極側の端部との間の長さＬＷと、ゲート絶縁膜中の電界との関係を示すシミュレーション結果である。
【図５】図１に示す半導体装置における凹部の延設方向における端部の平面模式図である。
【図６】図１に示す半導体装置の製造工程を示す断面図である。
【図７】本発明の第１実施形態の変形例における凹部の延設方向における端部の平面模式図である。
【図８】本発明の第２実施形態の凹部の延設方向における端部の平面模式図である。
【図９】本発明の第２実施形態の変形例における凹部の延設方向における端部の平面模式図である。
【図１０】本発明の第３実施形態の凹部の延設方向における端部の平面模式図である。
【図１１】ドレイン電極−ソース電極間の電圧とドレイン電極−ソース電極間の電流との関係を示す図である。
【図１２】本発明の第４実施形態の半導体装置における薄肉ＡｌＧａＮ層近傍の部分拡大断面図である。
【図１３】本発明の第５実施形態の半導体装置における薄肉ＡｌＧａＮ層近傍の部分拡大断面図である。
【図１４】薄肉ＡｌＧａＮ層の厚み（AlGaN Thickness）Ｔａと単位面積当たりのキャリア密度（Sheet carrier density）との関係を調べた結果を示した図である。
【図１５】本発明の第６実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２１】
（第１実施形態）
本発明の第１実施形態について説明する。図１に示されるように、本実施形態の半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。以下に、本実施形態の横型のＨＥＭＴの構成について具体的に説明する。
【００２２】
横型のＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３およびＡｌＧａＮ層４が積層された構造の化合物半導体基板を用いて形成されている。横型のＨＥＭＴは、このように構成された化合物半導体基板におけるＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および分極効果により、図中破線で示した２ＤＥＧキャリアが誘起されることで動作する。
【００２３】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤ等の半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えば、ＡｌＧａＮ−ＧａＮ超格子層等によって構成されている。なお、基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。また、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００２４】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が、例えば、ヘテロエピタキシャル成長によって形成されている。ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料である第１のＧａＮ系半導体材料で構成されたものであり、本発明の第１のＧａＮ系半導体層に相当するものである。ＡｌＧａＮ層４は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな第２の半導体材料で構成されたものであり、本発明の第２のＧａＮ系半導体層に相当し、電子供給部を構成している。
【００２５】
そして、ＡｌＧａＮ層４のうちゲート領域と対応する部分が部分的に除去されることで凹部（リセス部）４ａが形成されている。凹部４ａは、基板１の面方向における一方向（図１中紙面奥行き方向）に沿って延設されており、ＧａＮ層３を露出させる深さまで達する第１凹部４ｂと、第１凹部４ｂよりも浅く、ＡｌＧａＮ層４を薄くしつつ所定の膜厚で残している第２凹部４ｃとによって構成された段付き窪みとされている。言い換えると、凹部４ａは、ＡｌＧａＮ層４を薄くする第２凹部４ｃと、第２凹部４ｃの底面に形成されてＧａＮ層３を露出させる第１凹部４ｂとによって構成された段付き窪みとされている。
【００２６】
そして、このＡｌＧａＮ層４が除去された凹部４ａ内およびＡｌＧａＮ層４上にゲート絶縁膜５が成膜されており、このゲート絶縁膜５の上に更にゲート電極６が形成されることでゲート構造が構成されている。ゲート絶縁膜５は、シリコン酸化膜（ＳｉＯ２）等によって構成されている。また、ゲート電極６は、アルミニウムまたは不純物がドープされたＰｏｌｙ−Ｓｉ等によって構成されており、凹部４ａに沿って凹部４ａ内に配置されていると共に、当該凹部４ａの外側にも配置されている。
【００２７】
具体的には、ゲート電極６は、ゲート絶縁膜５を介してＧａＮ層３の上、ＡｌＧａＮ層４のうち凹部４ａの外側よりも薄くされた部分（以下、薄肉ＡｌＧａＮ層という）４ｄの上、およびＡｌＧａＮ層４のうちの厚みが厚いままとされた部分（以下、この部分を厚肉ＡｌＧａＮ層という）４ｅにおける薄肉ＡｌＧａＮ層４ｄ側の部分の上に形成されている。なお、本実施形態では、薄肉ＡｌＧａＮ層４ｄが本発明の薄肉層に相当している。
【００２８】
また、本実施形態では、厚肉ＡｌＧａＮ層４ｅとゲート絶縁膜５との間には、例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）等で構成された絶縁膜７が配置されている。
【００２９】
一方、ＡｌＧａＮ層４の表面のうちゲート構造を挟んだ両側のそれぞれには、凹部４ａ（ゲート電極６）の延設方向に沿ってソース電極８とドレイン電極９が形成されている。そして、ソース電極８およびドレイン電極９がＡｌＧａＮ層４を介してＧａＮ層３にそれぞれオーミック接触させられている。
【００３０】
このように、第１のＧａＮ系半導体層をＧａＮ層３で構成すると共に第２のＧａＮ系半導体層をＡｌＧａＮ層４で構成し、ＡｌＧａＮ層４に設けた凹部４ａにゲート絶縁膜５を介してゲート電極６を形成することでＭＯＳ構造が構成されている。
【００３１】
なお、特に図示していないが、ゲート電極６、ソース電極８およびドレイン電極９の表面には、それぞれ、Ａｌ等で構成されるゲート配線層、ソース配線層およびドレイン配線層が形成されている。そして、これらゲート電極６、ソース電極８、ドレイン電極９等は、図示しない層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００３２】
以上説明したように構成された横型のＨＥＭＴは、ゲート電極６に対するゲート電圧を制御することでＭＯＳ動作（スイッチング動作）を行う。
【００３３】
まず、ゲート電極６に対して電圧印加を行うか否かにかかわらず、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ層３側に、ピエゾ効果および分極効果により図１中破線で示した２ＤＥＧキャリアが誘起されている。なお、第２凹部４ｃが形成されている位置においては、ＡｌＧａＮ層４が薄くされた薄肉ＡｌＧａＮ層４ｄとされているが、この部分においても、ＧａＮ層３側に２ＤＥＧキャリアが誘起されている。
【００３４】
そして、ゲート電極６に対してゲート電圧を印加する前においては、第１凹部４ｂの底部にチャネルが形成されないため、ドレイン電極９に高電圧が印加されていてもソース電極−ドレイン電極間に電流が流れない。つまり、ゲート電圧を印加していない状態では、横型のＨＥＭＴはオフ状態となる。
【００３５】
これに対して、ゲート電極６に対してゲート電圧として正電圧を印加すると、第１凹部４ｂの底部に位置するＧａＮ層３の表面部に電子が誘起され、チャネルが形成される。このため、２ＤＥＧキャリアおよび電子によって形成されたチャネルを通じてソース電極−ドレイン電極間に電流が流れる。つまり、横型のＨＥＭＴがオンの状態になる。
【００３６】
このように、横型のＨＥＭＴは、ゲート電圧が印加されていないときにはオフ状態となり、ゲート電圧が印加されるとオン状態になるノーマリオフの素子なる。
【００３７】
そして、このような横型のＨＥＭＴにおいて、ゲート電極６が形成される凹部４ａに深さが浅い第２凹部４ｃを含め、第２凹部４ｃが形成されている位置においてＡｌＧａＮ層４を薄くした薄肉ＡｌＧａＮ層４ｄを設けている。このため、ドレイン電極９に高電圧が印加されたときに、薄肉ＡｌＧａＮ層４ｄの近傍の電界を効果的に制御することが可能となり、ドレイン電極９側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、横型のＨＥＭＴのオフ時にドレイン高電圧が印加されても、薄肉ＡｌＧａＮ層４ｄによって高電界がＭＯＳ構造におけるチャネル部に浸入することが抑制され、ドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。
【００３８】
また、電子供給部を構成するＡｌＧａＮ層４のうちチャネル部の周囲に位置する部分を薄肉ＡｌＧａＮ層４ｄとして薄くしていることから、この部分の下方に位置するＧａＮ層３の表面での電界の制御がし易くなり、ゲート制御性を向上することが可能となる。したがって、制御性良くドレイン側からチャネル側への高電界の侵入を抑えることが可能となり、より上記効果を得ることが可能となる。
【００３９】
さらに、ドレイン高電圧のチャネル部への影響を抑制できることから、図１中のＭＯＳ構造におけるチャネル長Ａを短くしても、リーク電流の増大や耐圧低下を抑制することが可能となる。したがって、チャネル長Ａを短くしてもノーマリオフを維持することが可能になると共に、チャネル長Ａを短くできることでオン抵抗の更なる低減を図ることが可能となる。
【００４０】
また、ゲート電極６が形成されていない部分では、電子供給部となるＡｌＧａＮ層４の膜厚を従来と同様に比較的厚みを厚くしているため、横型のＨＥＭＴがオン状態の際には充分な２ＤＥＧキャリアが存在し、この部分での抵抗成分増大はない。このため、ＭＯＳ構造におけるチャネル長Ａを短くすることで、オン抵抗を大幅に低減することが可能になる。つまり、上記半導体装置によれば、オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制することができる。
【００４１】
また、ゲート電極６は、厚肉ＡｌＧａＮ層４ｅの上まで形成されている。このため、ゲート電極６のうち厚肉ＡｌＧａＮ層４ｅ上に配置された部分をゲート電位のフィールドプレートとして機能させることができる。このため、薄肉ＡｌＧａＮ層４ｄと分担してドレイン電極９に高電圧が印加されたときに薄肉ＡｌＧａＮ層４ｄの近傍等で生じる電界を制御することが可能となり、ドレイン側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、よりドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。なお、上記では、厚肉ＡｌＧａＮ層４ｅとゲート絶縁膜５との間に絶縁膜９が配置されているが、絶縁膜９は配置されていなくてもよい。
【００４２】
ここで、ゲート電極６のドレイン電極９側の角部下方（第２凹部４ｃの底面と側面との境界部）に配置されるゲート絶縁膜５中に発生する電界の様子について図２を参照しつつ説明する。なお、図２は、図１中の一点鎖線で囲んだ領域II、つまりドレイン電極９側のゲート電極６の角部（以下、ゲートエッジという）の近傍における電界集中の様子を矢印で示した図である。
【００４３】
横型のＨＥＭＴのオフ時に、ドレインに高電圧が印加された場合には、ドレイン電圧によるＧａＮ／ＡｌＧａＮ界面の電位の上昇と、それによる２ＤＥＧキャリアの消滅および分極電荷の残留による正帯電が起こる。その結果、ゲートエッジ付近におけるゲート絶縁膜５中の電界は、（１）ドレイン電圧起因の縦方向電界（図中点線矢印）、（２）分極電荷起因の縦方向電界（図中実線矢印）、（３）ゲートエッジでの形状起因の電界集中（矢印の集中）が重なって高電界になることが判った。
【００４４】
また、図３には、単純に平面形状が矩形状となる第１、第２凹部４ｂ、４ｃを形成した従来の半導体装置における凹部４ａの延設方向における端部の平面模式図を示している。なお、図３では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂ内に配置されたゲート電極６のうちの第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃ内に配置されたゲート電極６のうちの第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。
【００４５】
図３に示されるように、第１、第２凹部４ｂ、４ｃを単純に平面形状が矩形状となる第１、第２凹部４ｂ、４ｃを形成した場合、凹部４ａ（ゲート電極）の延設方向における端部では、ゲート電極６のうちの、第１凹部４ｂ内に配置された部分におけるドレイン電極９側の端部６ａと、第２凹部４ｃ内に配置された部分におけるドレイン電極９側の端部６ｂとの間の長さをＬＷとしたとき、端部の内側に位置する中間部よりもＬＷが長くなりやすい。
【００４６】
このため、凹部４ａの延設方向における端部では、特に、（３）のゲートエッジでの形状起因の電界集中（矢印の集中）によって高電界になり易く、図４に示されるように、ＬＷが長くなるためにゲート絶縁膜５中の電界が大きくなる。また、図３に示されるように、凹部４ａの延設方向における端部のＬＷが最も長いと、装置の耐圧はＬＷが最も長い端部の形状に依存することになる。この場合、凹部４ａは、後述するように、エッチング等によって形成されるため、延設方向における端部の形状がばらつきやすく、端部の形状によって各装置の耐圧がばらつく可能性もある。
【００４７】
そこで、本実施形態では、凹部４ａの延設方向における端部において、上記（３）のゲートエッジでの形状起因の電界集中を低減できるようにすると共に、各装置の耐圧のばらつきを抑制できるようにしている。
【００４８】
具体的には、図５に示されるように、第２凹部４ｃは、凹部４ａの延設方向における端部において、ドレイン電極９側の端部がドレイン電極９から次第に離間するように形成されている。つまり、ドレイン電極９側の端部が第１凹部４ｂに次第に近接するように形成されている。本実施形態では、第２凹部４ｃは、延設方向における端部において、平面形状がいわゆる階段状とされている。このため、凹部４ａの延設方向における端部では、ゲート電極６のうちの、第１凹部４ｂ内に配置された部分におけるドレイン電極９側の端部６ａと、第２凹部４ｃ内に配置された部分におけるドレイン電極９側の端部６ｂとの間の長さＬＷが小さくなる。
【００４９】
したがって、凹部４ａの延設方向における端部において、（３）のゲートエッジでの形状起因の電界集中を抑制でき、ゲート絶縁膜５が破壊されることを抑制できる。また、凹部４ａの延設方向における端部では、予めＬＷが小さくなるようにしているため、凹部４ａの端部の形状が製造誤差程度にばらついたとしても、各装置の耐圧は凹部４ａの延設方向における内側の部分（ＬＷが一定である部分）で決定されるため、各装置の耐圧がばらつくことも抑制できる。
【００５０】
なお、図５では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂ内に配置されたゲート電極６のうちの第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃ内に配置されたゲート電極６のうちの第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。また、このように構成される横型のＨＥＭＴを有する半導体装置については、基本的には従来と同様の製造方法によって製造可能であるが、凹部４ａの形成工程が従来の製造方法と異なっている。
【００５１】
例えば、図６（ａ）に示されるように、Ｓｉ（１１１）等で構成される基板１の表面にバッファ層２を介してＧａＮ層３およびＡｌＧａＮ層４をヘテロエピタキシャル成長によって形成した化合物半導体基板を用意する。続いて、図６（ｂ）に示されるように、ＡｌＧａＮ層４の表面に絶縁膜７としてのシリコン窒化膜等を成膜した後、この上にフォトレジスト１０を成膜する。そして、フォトレジスト１０を適宜パターニングし、エッチングにより、絶縁膜７を除去すると共にＡｌＧａＮ層４を所定厚さ除去して上記形状の第２凹部４ｃを形成する。これにより、ＡｌＧａＮ層４を部分的に薄くした薄肉ＡｌＧａＮ層４ｄも形成される。
【００５２】
さらに、図６（ｃ）に示されるように、フォトレジスト１０を除去した後、再びフォトレジスト１１を成膜する。そして、フォトレジスト１０を適宜パターニングし、エッチングにより、ＡｌＧａＮ層４を除去して上記形状の第１凹部４ｂを形成する。これにより、第１凹部４ｂの底部においてＧａＮ層３が露出させられた状態となる。この後の工程については図示しないが、フォトレジスト１１を除去した後、ゲート絶縁膜５の形成工程およびゲート電極６の形成工程を行い、ゲート電極６の形成工程では、上記のように、第１凹部４ｂ、第２凹部４ｃおよび凹部４ａの外側にもゲート電極６が延設されるようにする。そして、図示しないが、層間絶縁膜の形成工程やコンタクトホールの形成工程およびソース電極８およびドレイン電極９の形成工程を行うことで、本実施形態における横型のＨＥＭＴを有する半導体装置が製造される。なお、第１、第２凹部４ｂ、４ｃを形成する際には、凹部４ａの延設方向における端部において、製造誤差等によってばらつく可能性があるが、予め第２凹部４ｃを上記形状として形成することにより、端部の形状によって各装置の耐圧がばらつくことを抑制できる。
【００５３】
（第１実施形態の変形例）
上記第１実施形態では、第２凹部４ｃは、平面形状が階段状とされているものを説明したが、図７のような形状とされていてもよい。すなわち、図７に示されるように、第２凹部４ｃは、ドレイン電極９側の端部が滑らかにドレイン電極９から離間するように形成されたテーパ状とされていてもよい。このような半導体装置としても、凹部４ａの延設方向における端部ではＬＷが小さくなるため、上記第１実施形態と同様の効果を得ることができる。なお、図７では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂ内に配置されたゲート電極６のうちの第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃ内に配置されたゲート電極６のうちの第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。
【００５４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して凹部４ａの延設方向における端部においてＬＷを短くするための構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５５】
本実施形態では、図８に示されるように、第２凹部４ｃは、凹部４ａの延設方向（図８中紙面上下方向）における端部において、ドレイン電極９との間の長さが一定とされている。そして、第１凹部４ｂは、凹部４ａの延設方向における端部において、ドレイン電極９側の端部がドレイン電極９に次第に近接するように形成されている。つまり、ドレイン電極９側の端部が第２凹部４ｃに次第に近接するように形成されている。本実施形態では、第１凹部４ｂは、延設方向における端部において、平面形状がいわゆる階段状とされている。このようにして、本実施形態では、凹部４ａの延設方向における端部においてＬＷが小さくなるようにしている。
【００５６】
なお、図８では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂ内に配置されたゲート電極６のうちの第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃ内に配置されたゲート電極６のうちの第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。
【００５７】
このような半導体装置としても、凹部４ａの延設方向における端部ではＬＷが小さくなるため、上記第１実施形態と同様の効果を得ることができる。
【００５８】
（第２実施形態の変形例）
上記第２実施形態では、第１凹部４ｂは、平面形状が階段状とされているものを説明したが、図９のような形状とされていてもよい。すなわち、図９に示されるように、第１凹部４ｂは、ドレイン電極９側の端部が滑らかにドレイン電極９側に近接するように形成されたテーパ状とされていてもよい。このような半導体装置としても、凹部４ａの延設方向における端部ではＬＷが小さくなるため、上記第１実施形態と同様の効果を得ることができる。なお、図９では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してさらなる高耐圧化を図ることのできる構造としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、ここでは、第１実施形態に対して本実施形態における構造を適用した場合を例に挙げて説明するが、第２実施形態に対して本実施形態における構造を適用してもよい。
【００６０】
本実施形態では、図１０に示されるように、凹部４ａ（第１、第２凹部４ｂ、４ｃ）は、延設方向における端部において、平面形状が曲率を有する形状とされている。これによれば、延設方向における端部では、曲率を有しているため、図１１に示されるように、電界集中を抑制でき、さらに耐圧を向上できる。なお、図１１は、曲率を０．５としたときのシミュレーション結果である。
【００６１】
なお、図１０では、ゲート電極６のうちの、第１凹部４ｂの側面上にゲート絶縁膜５を介して配置された部分（第１凹部４ｂ内に配置されたゲート電極６のうちの第１凹部４ｂの側面側の端部）を６ａとし、第２凹部４ｃの側面上にゲート絶縁膜５を介して配置された部分（第２凹部４ｃ内に配置されたゲート電極６のうちの第２凹部４ｃの側面側の端部）を６ｂとし、ゲート絶縁膜５等は省略して示してある。また、このように構成される横型のＨＥＭＴを有する半導体装置については、基本的には第１実施形態と同様の製造方法によって製造可能であり、平面形状において凹部４ａの端部に曲率が形成されるようにすればよい。
【００６２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してさらなる高耐圧化を図ることのできる構造としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、ここでは、第１実施形態に対して本実施形態における構造を適用した場合を例に挙げて説明するが、第２、第３実施形態に対して本実施形態における構造を適用してもよい。
【００６３】
本実施形態では、電界集中の原因となる（２）の分極電荷起因の縦方向電界を低減できる半導体装置としたものである。具体的には、図１２に示されるように、ゲート絶縁膜５として、シリコン酸化膜よりも誘電率の高い高誘電膜５ａを適用している。高誘電膜５ａは、例えばＡｌ２Ｏ３、ＴａＯｘ等によって構成されており、単層膜であってもよいし、複数種類の積層膜であってもよい。
【００６４】
このように、ゲート絶縁膜５として高誘電膜５ａを適用すれば、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態では高誘電膜５ａ）のうちの（２）の分極電荷起因の縦方向電界を低減できる。すなわち、分極に誘起される電界Ｅｐは、ゲート絶縁膜５中では、分極電荷を絶縁膜の誘電率によって割った値（Ｅｐ＝分極電荷／誘電率）となり、絶縁膜が高誘電率であるほど絶縁膜中が低電界となる。したがって、ドレイン電圧がより高電圧であっても、ゲート絶縁膜５の破壊を防止することが可能となり、さらなる高耐圧化が可能となる。
【００６５】
ここで、高誘電膜５ａをＡｌ２Ｏ３等のようにゲート電極６からのリーク電流が生じ得る電界強度が低い材料で構成する場合、それよりもリーク電流が生じ得る電界強度が高いＳｉＯ２等との積層膜とすると好ましい。このように、リーク電流が生じ得る電界強度が低い膜と高い膜の積層構造とすることで、リーク電流の発生を防止することが可能となる。このような積層膜の積層順については、リーク電流が生じ得る電界強度が低い膜の上に高い膜を形成するという順番でも、高い膜の上に低い膜を形成するという順番でもいずれでもよい。
【００６６】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対してさらなる高耐圧化を図ることのできる構造としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、ここでは、第１実施形態に対して本実施形態における構造を適用した場合を例に挙げて説明するが、第２〜第４実施形態に対して本実施形態における構造を適用してもよい。
【００６７】
本実施形態は、上記第１実施形態で説明した（１）〜（３）に示す電界のうちの（２）の分極電荷起因の縦方向電界（図中実線矢印）を低減できる構造したものである。
【００６８】
図１３に示されるように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの厚みを規定している。具体的には、薄肉ＡｌＧａＮ層４ｄの厚みＴａをゲート電極６の下方での分極電荷量、つまり当該場所での空間電荷量が大きく減少し始める膜厚以下の薄さとなるようにしている。
【００６９】
図１４は、薄肉ＡｌＧａＮ層４ｄの厚み（AlGaN Thickness）Ｔａと単位面積当たりのキャリア密度（Sheet carrier density）との関係を調べた結果を示している。縦軸における単位面積当たりのキャリア密度と同じ量だけ分極電荷が存在することから、縦軸の単位面積当たりのキャリア密度は分極電荷密度に相当している。
【００７０】
ＡｌＧａＮ層４は、ＡｌｘＧａ1-ｘＮで構成されており、ｘが大きくなる程、ＡｌＧａＮ層４の厚みが同じ場合でも、分極電荷密度が大きくなるという特性を有している。そして、上記したように、薄肉ＡｌＧａＮ層４ｄの厚みをゲート電極６の下方での分極電荷量が減少し始める厚み以下の薄さにする場合、分極電荷密度が５×１０１２ｃｍ−２以下となるようにする。したがって、例えばｘ＝０．２の場合には薄肉ＡｌＧａＮ層４ｄの厚みＴａを１０ｎｍ以下、ｘ＝０．３の場合には厚みＴａを５ｎｍ以下、ｘ＝０．４、０．５の場合には厚みＴａを２．５ｎｍ以下とするのが好ましい。また、図１４中には記載していないが、ｘ＝０．２５の場合には、厚みＴａを７．５ｎｍ以下にすると、分極電荷密度の傾きが急になり、分極電荷密度が大きく減少する。
【００７１】
このように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの厚みＴａをゲート電極６の下方での分極電荷量が減少し始める膜厚以下の薄さとなるようにしている。このため、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態ではゲート絶縁膜５）のうちの（２）の分極電荷起因の縦方向電界を低減できる。すなわち、分極に誘起される電界Ｅｐは、絶縁膜中では、分極電荷を絶縁膜の誘電率によって割った値（Ｅｐ＝分極電荷／誘電率）となり、分極電荷量が低いほど絶縁膜中が低電界となる。したがって、ドレイン電圧がより高電圧であっても、ゲート絶縁膜５の破壊を防止することが可能となり、さらなる高耐圧化が可能となる。
【００７２】
また、このように薄肉ＡｌＧａＮ層４ｄの厚みＴａを薄くすると、横型のＨＥＭＴのオン時には、分極による２ＤＥＧキャリアに加えてゲート電極６への正電圧の印加による電子が誘起される。このため、薄肉ＡｌＧａＮ層４ｄの下方での抵抗成分がＭＯＳ構造の部分よりも十分に小さくなり、更なる低オン抵抗化が可能となる。
【００７３】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して本実施形態における構造を適用した場合を例に挙げて説明するが、第２〜第５実施形態に対して本実施形態における構造を適用してもよい。
【００７４】
本実施形態は、上記第１実施形態で説明した（１）〜（３）に示す電界のうちの（１）のドレイン電圧起因の縦方向電界（図中点線矢印）を低減できる構造としたものである。
【００７５】
図１５に示されるように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの表面、つまり薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に、例えば、シリコン窒化膜（Ｓｉ３Ｎ４膜）で構成された絶縁膜２０を配置している。つまり、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置することで、ゲート電極６の下部に存在するトータルの絶縁膜厚がゲート絶縁膜５および絶縁膜２０を合わせた厚みとなるようにしている。これにより、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くすることが可能となる。
【００７６】
このように、本実施形態では、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置し、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くしている。このため、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態ではゲート絶縁膜５）のうちの（１）のドレイン電圧起因の縦方向電界を低減できる。すなわち、ドレイン電圧によるＧａＮ／ＡｌＧａＮ界面の電位の上昇による電界成分Ｅｖｄは、次式で表される。
【００７７】
（数１）Ｅｖｄ＝ΔＶ／｛ｔＳｉＯ２＋ｔ’ＳｉＮ＋ｔ’ＡｌＧａＮ｝
ここで、ｔ’は、ゲート電極６の下方の絶縁膜の誘電率εａと各膜材料の誘電率εで換算した実効膜厚であり、ｔ’＝ｔ（ε／εａ）で計算される値である。そして、ｔＳｉＯ２は、ゲート絶縁膜５をシリコン酸化膜で構成した場合の膜厚、ｔ’ＳｉＮは、絶縁膜２０をシリコン窒化膜で構成した場合の実効膜厚、ｔ’ＡｌＧａＮは、薄肉ＡｌＧａＮ層４ｄの実効膜厚を示している。
【００７８】
この式より、ゲート電極６の下方の絶縁膜の膜厚が厚いほど、Ｅｖｄが小さくなり、低電界になることが判る。したがって、本実施形態のように、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置し、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くすることで、ドレイン電圧起因の縦方向電界を低減できる。
【００７９】
なお、図１５において、厚肉ＡｌＧａＮ層４ｅ上に絶縁膜２０を介して絶縁膜９が配置されていてもよい。
【００８０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００８１】
例えば、上記各実施形態では、チャネル形成層を構成する第１のＧａＮ系半導体層および第２のＧａＮ系半導体層がＧａＮ層３およびＡｌＧａＮ層４によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、ＧａＮを主成分とする第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーの大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。
【００８２】
また、上記各実施形態では、第１凹部４ｂの深さを、第２のＧａＮ系半導体層となるＡｌＧａＮ層４からＧａＮ層３の表面が露出する深さとしたが、これも一例を示したに過ぎない。例えば、第１凹部４ｂをＧａＮ層３の表層部が一部除去されるまでの深さとしてもよいし、第１凹部４ｂの底面において２ＤＥＧキャリアが形成されない程度にＡｌＧａＮ層４の一部が残る程度の深さとされていてもよい。
【００８３】
さらに、上記各実施形態において、凹部４ａ（ゲート電極６）の延設方向における端部において、ＡｌＧａＮ層４を除去してＭＥＳＡ構造としたり、ＡｌＧＡＮ層４にフッ素を注入したりすることにより、アイソレーション領域として２ＤＥＧキャリア層が存在しない構成としてもよい。これによれば、凹部４ａの延設方向における端部において２ＤＥＧキャリアが存在しないため、さらに凹部４ａの延設方向における端部においてゲート絶縁膜５が破壊されることを抑制できる。
【００８４】
また、上記第３実施形態において、凹部４ａ（第１、第２凹部４ｂ、４ｃ）は、延設方向における端部において、底部が曲率を有する形状とされていてもよい。これによれば、さらに電界集中を抑制でき、耐圧を向上できる。なお、このような半導体装置は、第１、第２凹部４ｂ、４ｃを等方性エッチング等で形成することによって製造される。
【符号の説明】
【００８５】
１          基板
３          ＧａＮ層
４          ＡｌＧａＮ層
４ａ        凹部
４ｂ、４ｃ  第１、第２凹部
４ｄ        薄肉ＡｌＧａＮ層
４ｅ        厚肉ＡｌＧａＮ層
５          ゲート絶縁膜
６          ゲート電極
８          ソース電極
９          ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006264270.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0006264270.tif 000013
【図１３】
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【図１４】
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【図１５】
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