(57)【特許請求の範囲】
【請求項１】
シリコン基板上に設けられたＬＯＣＯＳ酸化膜と、
前記シリコン基板上であって、前記ＬＯＣＯＳ酸化膜以外の能動領域内の、前記ＬＯＣＯＳ酸化膜に隣接するチャネル領域の表面に設けられた前記ＬＯＣＯＳ酸化膜よりも薄く均一な膜厚のゲート酸化膜と、
前記ゲート酸化膜及び前記ＬＯＣＯＳ酸化膜の上に形成されたゲート電極と、
前記能動領域内の前記チャネル領域とは反対の方向の前記ＬＯＣＯＳ酸化膜に隣接する高濃度領域を含むドレイン領域と、
を有するＭＯＳトランジスタを含む半導体装置であって、
前記高濃度領域の表面に、膜厚が前記ゲート酸化膜よりも厚く、前記ＬＯＣＯＳ酸化膜よりも薄い、均一な膜厚のドレイン酸化膜を有することを特徴とする半導体装置。
【請求項２】
前記ドレイン酸化膜の耐圧が、前記ドレインの耐圧より高いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＬＯＣＯＳ酸化膜に対して、前記ゲート電極は前記ＬＯＣＯＳ酸化膜のチャネル方向の長さの１／２以上の重なり長さを有することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体素子、特に高い耐圧を有するＭＯＳ型半導体素子に関する。
【背景技術】
【０００２】
半導体装置を構成している、ＭＯＳ型のトランジスタ構造を有するＭＯＳ型半導体素子において、高いドレイン耐圧を実現するためには、そのドレイン近傍の電界緩和が必要である。ドレイン近傍の電界緩和を実現する手法の一つには、ＬＯＣＯＳ法で形成する厚い酸化膜（フィールド酸化膜）をドレイン近傍に配置する、いわゆるＬＯＣＯＳドレイン型ＭＯＳトランジスタがある。
【０００３】
図２はＬＯＣＯＳドレイン型ＭＯＳトランジスタの断面図をに示している。Ｐ型のシリコン基板１の表面にソース領域となる高濃度のＮ型拡散層５とドレイン領域となる中濃度のＮ型拡散層２が離間して配置されている。高濃度のＮ型拡散層５と中濃度のＮ型拡散層２との間のチャネル領域は、厚いゲート酸化膜を形成してしまうと電流駆動能力が下がってしまうので、その部分には薄いゲート酸化膜６Ａを設けている。ドレイン領域となる中濃度のＮ型拡散層２の上には厚い酸化膜であるＬＯＣＯＳ酸化膜７が配置されている。チャネル領域上の薄いゲート酸化膜６ＡからＬＯＣＯＳ酸化膜７にかけてゲート電極７が配置される。中濃度のＮ型拡散層２には高濃度のＮ型拡散層４が金属層との接続を取るために隣接して形成され、高濃度のＮ型拡散層４の表面には薄いドレイン上の酸化膜（以下ドレイン酸化膜）６Ｂが設けられている。
【０００４】
ドレイン領域を形成する中濃度のＮ型拡散層２および高濃度のＮ型拡散層４の下にはさらに低濃度のＮ型拡散層３が設けられることもある。低濃度のＮ型拡散層３はＮ型のウェル領域で形成することも可能である。ＬＯＣＯＳ酸化膜７の本来の目的は素子分離であるが、これを高耐圧ＭＯＳトランジスタのドレインに利用した構造であり、工程を増やすことなく高耐圧ＭＯＳトランジスタを実現できる手法である。なお、図においてＮ＋なる記載はＮ±よりも不純物濃度が高いことを示している。そして、Ｎ±はＮＷＥＬＬの濃度よりも不純物濃度が高いとする。
ＬＯＣＯＳドレイン型ＭＯＳトランジスタに対しては、ドレイン耐圧のばらつきの低減等様々な工夫がなされてきた。（例えば特許文献１を参照）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３２９７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＯＣＯＳドレイン型ＭＯＳトランジスタを搭載した集積回路を設計する上ではドレイン近傍のＬＯＣＯＳ酸化膜７のチャネルに沿った方向の長さはできる限り短いことが望ましい。しかし、この長さが短いと、集積回路を製造する過程で、そのゲート電極となるポリシリコン膜をパターニングする際、位置ずれが発生する場合があり、望ましくないパターンが形成される恐れがある。
【０００７】
このようなパターン形成不良の様子を図３に示す。本来はポリシリコン膜により形成されたゲート電極８は、ＬＯＣＯＳ酸化膜７の上面の平坦部まで形成されるが、パターン形成不良が生じると、ＬＯＣＯＳ酸化膜７を超えてドレインの高濃度領域４の上に設けられた薄いドレイン酸化膜６Ｂにまで至る場合がある。図面の符号１２は薄いドレイン酸化膜６Ｂの上にまで延伸したゲート電極の部分を示している。ドレイン領域とゲート電極の間には大きな電位差が印加されるので、このような構造になってしまうと、ドレインの高濃度領域にまで至ったゲート電極の下のドレイン酸化膜は薄く、耐圧が低いため、このＬＯＣＯＳドレイン型ＭＯＳトランジスタにおいては要求される本来の耐圧を有することができず耐圧不良に至る。
【０００８】
そこで、本発明は上記のような望ましくないパターンが形成された場合にも、耐圧が低下しないＭＯＳ型のトランジスタ構造を有するＭＯＳ型半導体素子を含む半導体装置を提供することを課題としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明は以下のような構成をした。即ち、ＬＯＣＯＳドレイン型ＭＯＳトランジスタのドレイン側の高濃度領域の上にはゲート酸化膜に比べ厚いドレイン酸化膜が配置された構造とする。
【発明の効果】
【００１０】
上記手段を用いることにより、パターン欠陥がある場合でも、ドレインの能動領域にまで至ったゲート電極の下のドレイン酸化膜の耐圧が低下することがない。パターン異常が発生しても耐圧劣化が生じないため、良品率が安定する。またパターン異常が生じても、連続使用状態での絶縁耐性の経年劣化が回避でき、経年劣化不良を低くできる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例に係るＬＯＣＯＳドレイン型ＭＯＳトランジスタの断面模式図である。
【図２】従来のＬＯＣＯＳドレイン型ＭＯＳトランジスタの断面模式図である。
【図３】従来のＬＯＣＯＳドレイン型ＭＯＳトランジスタにおいてパターン異常が生じた場合の断面模式図である。
【図４】本発明の実施例に係るＬＯＣＯＳドレイン型ＭＯＳトランジスタの製造工程を示す断面模式図である。
【発明を実施するための形態】
【００１２】
図１に、本発明を実施するための形態を示す。Ｐ型のシリコン基板１の表面にソース領域となる高濃度のＮ型拡散層５とドレイン領域となる中濃度のＮ型拡散層２が離間して配置されている。高濃度のＮ型拡散層５と中濃度のＮ型拡散層２との間のチャネル領域には、比較的薄いゲート酸化膜６Ａが設けられている。厚いゲート酸化膜を形成してしまうと電流駆動能力が下がってしまうからである。ゲート酸化膜６Ａに連続して、ドレイン領域となる中濃度のＮ型拡散層２の上には厚い酸化膜であるＬＯＣＯＳ酸化膜７が配置されている。これは、ドレイン領域のチャネル側の端部において酸化膜に大きな電界が加わるので、その電界に耐えるためである。そして、チャネル領域上の薄いゲート酸化膜６ＡからＬＯＣＯＳ酸化膜７の平坦部にかけてゲート電極７が配置される。
【００１３】
ドレインとなる中濃度のＮ型拡散層２には高濃度のＮ型拡散層４が配線となる金属層との接続を取るために隣接して形成され、高濃度のＮ型拡散層４の表面には薄いゲート酸化膜６Ａよりも膜厚が厚いドレイン酸化膜９が設けられている。高濃度のＮ型拡散層４の表面にはＬＯＣＯＳ酸化膜が設けられていないのでドレインの能動領域を形成している。ここで、ドレイン酸化膜９の厚さは、通常の動作において、ゲート電極とドレイン領域との間に印加される最大の電位差では破壊されない厚さとする。ドレイン領域を形成する中濃度のＮ型拡散層２および高濃度のＮ型拡散層４の下にはさらに低濃度のＮ型拡散層３が設けられることもある。低濃度のＮ型拡散層３はＮ型のウェル領域で形成することも可能である。
【００１４】
上に示したように、本実施例においては、ＬＯＣＯＳ酸化膜７に連続してドレインの高濃度領域４の表面に設けられるドレイン酸化膜９の膜厚がチャネル領域上に設けられる薄いゲート酸化膜６Ａの膜厚よりも大きいことが特徴である。なお、図にも示してあるようにドレイン酸化膜９の膜厚はＬＯＣＯＳ酸化膜７に比べれば薄くなっている。
【００１５】
こうした構造とすることで、ゲート電極７のパターニングにおいて位置ずれが発生し、ゲート電極８がＬＯＣＯＳ酸化膜７を超えてドレインの高濃度領域４の上に設けられたドレイン酸化膜９にまで至ったとしても、ドレイン酸化膜９は通常の動作において、ゲート電極とドレイン領域との間に印加される最大の電位差によっては破壊されない厚さを有しているので、静電破壊する畏れは小さくなり、信頼性を保つことが可能である。
【００１６】
ＬＯＣＯＳ酸化膜７のチャネル方向の長さが極めて短い場合、ゲート電極８の位置がずれてもチャネル領域を覆い、オフセットを形成することがないように、ＬＯＣＯＳ酸化膜に対して、ゲート電極はＬＯＣＯＳ酸化膜のチャネル方向の長さの１／２以上の重なり長さを有するのが好ましい。即ち、ＬＯＣＯＳ酸化膜７はその半分以上がゲート電極８により覆われていることが好ましい。
【００１７】
図４に、図1に示した実施例を製造する工程を示す。図４（ａ）に示すように、まずＰ型シリコン基板１に、低濃度のＮ型拡散層３を形成し、続いてシリコン酸化膜１０、シリコン窒化膜１１を順次形成する。その後パターンニングを行い、ＬＯＣＯＳ酸化膜を形成する部分のみシリコン窒化膜１１をエッチング除去し、その部分に中濃度のＮ型拡散層を形成する。この状態で、ＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ酸化膜を形成する。
ＬＯＣＯＳ酸化膜を形成後にシリコン窒化膜、その下に形成されていた、シリコン酸化を除去することで図４（ｂ）の構造を得る。
【００１８】
その後、図４（ｃ）に示すように、ドレイン酸化膜９となる酸化膜を高耐圧のＭＯＳ型半導体素子のＬＯＣＯＳ酸化膜により覆われていない領域に形成する。この膜厚は、ドレイン耐圧より高い耐圧となるように決定する。例えば、ドレイン耐圧が２５Ｖである場合、この厚いゲート酸化膜は、３００Ａ程度の膜厚とする。
【００１９】
その後、図４（ｄ）に示すように、ソース側の能動領域であるソース領域およびチャネル領域の上のドレイン酸化膜のみエッチング除去し、ドレイン酸化膜９よりも薄いゲート酸化膜６Ａを形成する。この膜厚は、目標とする電流駆動能力やドレイン耐圧によって決定する。続いて、ポリシリコン膜を形成し、パターニングを行って、ゲート電極を形成し、高濃度のソース領域及びドレイン領域となる高濃度のＮ型拡散層を形成すれば、図１に示したＭＯＳ型半導体素子となる。
【符号の説明】
【００２０】
１    Ｐ型シリコン基板
２    中濃度Ｎ型拡散層
３    低濃度Ｎ型拡散層
４    ドレイン側の高濃度Ｎ型拡散層
５    ソース側の高濃度Ｎ型拡散層
６Ａ  ゲート酸化膜
６Ｂ、９  ドレイン酸化膜
７    ＬＯＣＯＳ酸化膜
８    ゲート電極
１０  シリコン酸化膜
１１  シリコン窒化膜
【図１】
0006427388.tif 000002
【図２】
0006427388.tif 000003
【図３】
0006427388.tif 000004
【図４】
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