(57)【特許請求の範囲】
【請求項１】
複数のスイッチおよび遅延時間周期T_Tdを有する電圧レギュレータを動作させる方法であって、
ヒステリシスパラメータV_hystをヒステリシス比較器に供給するステップであって、前記ヒステリシスパラメータV_hystが、回路構成要素と、前記電圧レギュレータの電圧出力Voutと、前記電圧レギュレータの電圧入力Vinと、前記複数のスイッチのうちの1つを駆動する信号との関数であり、前記回路構成要素が、抵抗値R1を有する第1の抵抗器、抵抗値R2を有する第2の抵抗器、抵抗値R3を有する第3の抵抗器、および抵抗値R4を有する第4の抵抗器を備える、ステップと、
前記スイッチを前記ヒステリシスパラメータに基づいて駆動するステップと
を含み、
前記ヒステリシスパラメータをもたらす前記回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義し、前記ヒステリシス時間周期T_hystが、前記遅延時間周期T_Tdと組み合わせて、前記電圧レギュレータのほぼ一定のスイッチング時間周期Tを定義する、
方法。
【請求項２】
前記ヒステリシスパラメータV_hystが、次式によって与えられ、
V_hyst=2*(I1-I2-I3)*R4
ただし、I1はVoutおよびR1に基づき、I2はVoutおよびR2に基づき、I3はVinおよびR3に基づく、請求項1に記載の方法。
【請求項３】
前記ヒステリシス時間周期が、次式によって与えられ、
T_hyst=Vhyst*L/{Asns*Vout*(1-D)}
ただし、Lは前記電圧レギュレータのインダクタのインダクタンスであり、Asnsは、前記インダクタの両端で検知された電圧および前記インダクタを通る電流に基づき、D=Vout/Vinである、請求項2に記載の方法。
【請求項４】
R1、R2、R3、およびR4が、次式のようなものであり、
T_hyst=L/Asns*{[K1]-[K2*D/(1-D)]-[K3*1/D]}
ただし、K1=2*R4/R1、K2=2*R4/R2、K3=R4/R3である、請求項3に記載の方法。
【請求項５】
前記電圧レギュレータの前記遅延時間周期T_Tdが、次式によって与えられ、
T_Td=Td*{1+D/(1-D)+1/D}
ただし、Tdは前記電圧レギュレータの既知の値であり、D=Vout/Vinである、請求項4に記載の方法。
【請求項６】
R2、R3、およびR4は、前記電圧レギュレータの前記スイッチング時間周期Tが、次式によって与えられるようなものであり、
T=T_Td+T_hyst=Td+[K1*L/Asns]
ただし、Tdは前記電圧レギュレータの既知の値である、請求項4に記載の方法。
【請求項７】
電圧レギュレータであって、
ヒステリシスパラメータV_hystをヒステリシス比較器に供給するための手段であって、前記ヒステリシスパラメータV_hystが、回路構成要素と、前記電圧レギュレータの電圧出力Voutと、前記電圧レギュレータの電圧入力Vinと、複数のスイッチのうちの1つを駆動する信号との関数であり、前記回路構成要素が、抵抗値R1を有する第1の抵抗器、抵抗値R2を有する第2の抵抗器、抵抗値R3を有する第3の抵抗器、および抵抗値R4を有する第4の抵抗器を備える、手段と、
複数のスイッチを前記ヒステリシスパラメータに基づいて駆動するための手段と
を備え、
前記ヒステリシスパラメータをもたらす前記回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義し、前記ヒステリシス時間周期T_hystが、前記電圧レギュレータの遅延時間周期T_Tdと組み合わせて、前記電圧レギュレータのほぼ一定のスイッチング時間周期Tを定義する、
電圧レギュレータ。
【請求項８】
前記ヒステリシスパラメータV_hystが、次式によって与えられ、
V_hyst=2*(I1-I2-I3)*R4
ただし、I1はVoutおよびR1に基づき、I2はVoutおよびR2に基づき、I3はVinおよびR3に基づく、請求項7に記載の電圧レギュレータ。
【請求項９】
前記ヒステリシス時間周期が、次式によって与えられ、
T_hyst=Vhyst*L/{Asns*Vout*(1-D)}
ただし、Lは前記電圧レギュレータのインダクタのインダクタンスであり、Asnsは、前記インダクタの両端で検知された電圧および前記インダクタを通る電流に基づき、D=Vout/Vinである、請求項8に記載の電圧レギュレータ。
【請求項１０】
R1、R2、R3、およびR4が、次式のようなものであり、
T_hyst=L/Asns*{[K1]-[K2*D/(1-D)]-[K3*1/D]}
ただし、K1=2*R4/R1、K2=2*R4/R2、K3=R4/R3である、請求項9に記載の電圧レギュレータ。
【請求項１１】
前記電圧レギュレータの前記遅延時間周期T_Tdが、次式によって与えられ、
T_Td=Td*{1+D/(1-D)+1/D}
ただし、Tdは前記電圧レギュレータの既知の値であり、D=Vout/Vinである、請求項10に記載の電圧レギュレータ。
【請求項１２】
R2、R3、およびR4は、前記電圧レギュレータの前記スイッチング時間周期Tが、次式によって与えられるようなものであり、
T=T_Td+T_hyst=Td+[K1*L/Asns]
ただし、Tdは前記電圧レギュレータの既知の値である、請求項10に記載の電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が本明細書に参照により明示的に組み込まれている、「FEED-FORWARD FREQUENCY CONTROL METHOD FOR CURRENT MODE HYSTERETIC BUCK REGULATOR」という名称の、2013年3月8日に出願した米国非仮出願第13/791868号の優先権を主張するものである。
【０００２】
本開示は一般に、レギュレータ回路に関し、より詳細には、電流モードヒステリシスバックレギュレータ(current mode hysteretic buck regulator)のためのフィードフォワード周波数制御方法に関する。
【背景技術】
【０００３】
ヒステリシス電圧レギュレータ、たとえばバックレギュレータは、良好な過渡応答および/または速い動作速度を必要とする応用分野で使用される。この制御方式には、可変スイッチング周波数が伴い、それが高速負荷過渡応答の達成を助けている。しかしながら、モバイルフォン応用分野のようなEMIの影響を受けやすい環境で動作するバックレギュレータには、平均周波数制御が有用である。位相同期ループを使用して、スイッチング周波数を制御することができるが、そのような実装形態は、電力、面積の点からコストがかかり、また典型的には、オフチップコンデンサのような外部構成要素を必要とする。加えて、閉ループの平均周波数制御方法は、主電圧制御ループのダイナミクスの妨げになる。
【発明の概要】
【課題を解決するための手段】
【０００４】
電圧レギュレータが、複数のスイッチ、ヒステリシス比較器、ヒステリシス発生器、およびスイッチドライバを含む。ヒステリシス発生器は、ヒステリシスパラメータV_hystをヒステリシス比較器に供給するように構成される。ヒステリシスパラメータV_hystは、ヒステリシス発生器の回路構成要素と、レギュレータの電圧出力Voutと、レギュレータの電圧入力Vinと、複数のスイッチのうちの1つを駆動する信号との関数である。スイッチドライバは、スイッチをヒステリシスパラメータに基づいて駆動するように構成される。ヒステリシス発生器の、ヒステリシスパラメータをもたらす回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義する。ヒステリシス時間周期T_hystは、レギュレータの遅延時間周期T_Tdと組み合わせると、レギュレータのほぼ一定のスイッチング時間周期Tを定義する。
【図面の簡単な説明】
【０００５】
【図１】電圧レギュレータの概略図である。
【図２】デューティサイクルの関数としての電圧レギュレータの時間遅延の変化を示すグラフである。
【図３】図1の電圧レギュレータのヒステリシス発生器構成要素の概略図である。
【図４】電圧レギュレータを動作させる方法のフローチャートである。
【図５】電圧レギュレータの異なるモジュール/手段/構成要素間の信号の流れを示す、信号流れ図である。
【図６】ワイヤレス通信デバイスのブロック図である。
【発明を実施するための形態】
【０００６】
以下に添付の図面に関連して記載する詳細な説明は、様々な構成の説明として意図されるものであり、本明細書で説明する概念を実践することのできる唯一の構成を表すことを意図するものではない。詳細な説明は、様々な概念の完全な理解を可能にするための具体的な詳細を含む。しかしながら、これらの概念は、これらの具体的な詳細なしで実践できることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にしないようにするために、周知の構造および構成要素がブロック図の形で示される。
【０００７】
広いシリコン面積またはオフチップ構成要素を用いずにスイッチング周波数を制御する、単純なフィードフォワード方法について説明する。このフィードフォワードアーキテクチャは、1次の主電圧制御ループの妨げにならない。電流モードヒステリシスバックレギュレータの動作周波数は、出力電圧、インダクタ値、電流センスゲイン、ループ遅延、および動作デューティサイクルによって変わる。デューティサイクル依存の遅延成分は、小さいインダクタを用いて広範囲の入力および出力電圧にわたって動作するヒステリシスレギュレータにおける動作周波数全体に、著しい影響を及ぼす。以下に説明する回路を使用して、デューティサイクルの変動の一次影響を打ち消すヒステリシス値を発生させる。
【０００８】
図1は、バックコンバータを実装した電圧レギュレータ100の概略図である。電圧レギュレータ100は、入力電圧Vinを受領し、負荷Rloadに対して出力電圧Voutを発生させる。電圧レギュレータ100は、第1のスイッチP-swおよび第2のスイッチN-swを含み、それらが動作して、ノードAにスイッチ電圧Vswをもたらす。スイッチ動作の詳細を以下に示す。
【０００９】
電圧レギュレータ100はさらに、インダクタL0、2つの抵抗器ESR_LおよびESR_C、ならびにコンデンサC0を含む。インダクタL0は、一端が抵抗器ESR_Lを通じてノードAに結合され、他端がノードBに結合されている。コンデンサC0は、一端がノードBに結合され、他端が回路グランドに結合されている。インダクタL0およびコンデンサC0は、ノードAのスイッチ電圧Vswをフィルタリングして、ノードBに出力電圧Voutを発生させる。インダクタL0およびコンデンサC0は、Voutに所望の程度のフィルタリングを行うのに適した値のものであってよい。
【００１０】
出力電圧Voutは、抵抗器R1およびR0ならびにコンデンサC1によって形成された分圧器を通過し、誤差増幅器102の非反転入力に入力される。基準電圧Vrefも、誤差増幅器102の反転入力に入力される。基準電圧Vrefは、Voutのターゲット電圧であり、固定値でもよく、構成可能な値でもよい。誤差増幅器102は、2つの電圧を比較して誤差を取得し、誤差を増幅し、増幅された誤差信号Veをもたらす。誤差増幅器102の出力のところの抵抗器R2およびコンデンサC2が、フィルタリングおよび周波数補償を行う。
【００１１】
電圧レギュレータ100は、電流センス104、ヒステリシス発生器106およびヒステリシス比較器108、ならびにスイッチドライバコントローラ110も含む。電流センス104は、インダクタL0両端の電圧を、インダクタL0の第1の端部上の電圧VoutおよびインダクタL0の第2の側のスイッチ電圧Vswを通じて取得し、インダクタを通る電流を検知する。電流センス104は、検出された電流から得られた電圧センス値Visnsを出力する。
【００１２】
ヒステリシス発生器106は、電圧Vout、第1のスイッチP-swを駆動する信号、および入力電圧Vinを受領する。ヒステリシス発生器106の回路は、ヒステリシスパラメータを発生させ、それは、ヒステリシス電圧Vhystでもよく、ヒステリシス電流Ihystでもよい。本明細書でこの先使用するヒステリシスパラメータは、ヒステリシス電圧Vhystである。以下にさらに説明するように、ヒステリシス発生器106は、電圧レギュレータ100が比較的一定の周波数で動作することを可能にする、ヒステリシスパラメータをもたらすように構成される。
【００１３】
ヒステリシス比較器108は、誤差増幅器102から増幅された誤差信号Veを、電流センス104から電圧センス値Visnsを、またヒステリシス発生器106からヒステリシス電圧Vhystを受領し、第1のスイッチP-swおよび第2のスイッチN-swの制御信号を発生させる。たとえば、ヒステリシス比較器108は、2つの比較器を含んでよい。第1の比較器は、増幅された誤差信号Veとヒステリシス電圧Vhystの和を電圧センス値Visnsに対して比較し、第1の信号Spを出力する。第2の比較器は、増幅された誤差信号Veとヒステリシス電圧Vhystの差を電圧センス値Visnsに対して比較し、第2の信号を出力する。
【００１４】
ヒステリシス比較器108の第1の出力信号および第2の出力信号が、スイッチドライバコントローラ110に入力され、それぞれスイッチ制御信号SpおよびSnとして出力される。スイッチ制御信号Spは、第1のスイッチP-swのPゲートを駆動し、スイッチ制御信号Snは、第2のスイッチN-swのNゲートを駆動する。第1のスイッチP-swは、そのソースが入力電圧Vinに結合され、そのゲートがSp制御信号を受領し、そのドレインがノードAに結合された、Pチャネル電力電界効果トランジスタ(FET)スイッチであってよい。第2のスイッチN-swは、そのドレインがノードAに結合され、そのゲートがSn信号を受領し、そのソースが回路グランドに結合された、NチャネルFETスイッチであってよい。第1のスイッチP-swは、Sp信号が論理低レベルのときオンになり、第2のスイッチN-swは、Sn信号が論理高レベルのときオンになる。Sp制御信号およびSn制御信号は、任意の所与の瞬間に多くても1つのスイッチがオンになるように発生させることができる。第1のスイッチおよび第2のスイッチは、ノードAにスイッチ電圧Vsw出力信号をもたらす。この出力信号は、Vinから回路グランドまでスイングし、Voutによって決まるデューティサイクルを有する、矩形波信号である。
【００１５】
電圧レギュレータ100のほとんどを、電力管理集積回路(IC)上に作製し、いくつかの回路構成要素がICチップの外に残っていてよい。たとえば、インダクタL0、2つの抵抗器ESR_L、ESR_C、およびRload、ならびにコンデンサC0は、電力管理ICの外にある。
【００１６】
電圧レギュレータ100は、次のように動作する。オン状態の間、第1のスイッチP-swがSp信号によってオンになり、第2のスイッチN-swがSn信号によってオフになる。入力電圧Vinが、第1のスイッチP-swを介してインダクタL0に結合され、インダクタL0はVin供給電圧からのエネルギーを蓄える。インダクタL0を通る電流が、オン状態の間増加し、増加の割合は、VinとVoutとの差、およびインダクタL0のインダクタンスLによって変わる。オフ状態の間、第1のスイッチP-swがSp信号によってオフになり、Vin供給電圧がインダクタL0から切断される。第2のスイッチN-swがSn信号によってオンになり、インダクタL0が回路グランドとノードBとの間に結合される。インダクタL0を通る電流は、オフ状態の間減少し、減少の割合は、出力電圧VoutおよびインダクタンスLによって変わる。したがって、オン状態の間は、入力電圧VinがコンデンサC0および負荷Rloadに電流を供給し、オフ状態の間は、インダクタL0がその蓄えたエネルギーをコンデンサC0および負荷Rloadに供給する。コンデンサC0は、オフ状態の間、ノードBの出力電圧Voutを維持し、またその電荷を負荷Rloadに供給する。
【００１７】
理想的なバックコンバータの場合、バックコンバータからの出力電圧Voutは、次式で表すことができる。
Vout=D x Vin      (式1)
ただし、Dはスイッチ制御信号SpおよびSnのデューティサイクルである。デューティサイクルは、バックコンバータがオン状態にある時間のパーセンテージである。
【００１８】
式(1)に示すように、出力電圧Voutは、スイッチP-swおよびN-swのスイッチ制御信号SpおよびSnのデューティサイクルを調整することによって変動させることができる。出力電圧VoutがVref未満の場合、第1のスイッチP-swをより長くオンにして、出力電圧Voutを引き上げることができる。反対に、出力電圧VoutがVrefを上回る場合、第1のスイッチP-swをより短くオンにして、出力電圧Voutを引き下げることができる。
【００１９】
先に述べたように、インダクタL0およびコンデンサC0は、ノードAのレギュレータ出力信号に対してフィルタリングを行う。一般に、インダクタL0が大きいほど、かつ/またはコンデンサC0が大きいほど、より多くフィルタリングを行うことができ、それにより、ノードBの電圧出力Voutに載るリップルの大きさが低減し得る。インダクタL0およびコンデンサC0のサイズは、リップル量と、コストと、面積との間のトレードオフに基づいて選択することができる。
【００２０】
電圧レギュレータが、第1のスイッチP-swと第2のスイッチN-swの一方または両方を、オン状態からオフ状態に、またはオフ状態からオン状態に切換えるとき、切換えの決定がなされる時間と切換えが実際に行われる時間との間に、ある遅延量がある。この遅延は「ループ遅延」と呼ばれ、電圧レギュレータの固有のパラメータである。ループ遅延の量は、デューティサイクルの関数である。
【００２１】
図2は、電圧レギュレータのデューティサイクルD、ただしD=Vout/Vinである、の関数としての、電圧レギュレータの動作時間周期(または動作周波数)を示すグラフである。曲線T_Tdは、デューティサイクルの関数としての電圧レギュレータの時間周期Tの変化を表し、この変化は、電圧レギュレータの固有のループ遅延Tdによるものである。言い換えれば、T_Tdは、固有のループ遅延TdとデューティサイクルDの関数である。曲線T_Tdは、デューティサイクルが.5に近いとき、最少の時間遅延Td、すなわち、時間周期Tに及ぶ最少の影響を示す。この時間遅延Td、すなわち、時間周期Tに及ぶ影響は、デューティサイクルが変化するにつれて、両側で非線形に増加する。したがって、固有の時間遅延Tdの存在が、電圧レギュレータの時間周期Tを、デューティサイクルの関数として著しく変動させている。
【００２２】
バックレギュレータは、好ましくは、ほぼ一定の時間周期Tを維持しながら、大きく異なるデューティサイクルで動作する。デューティサイクルの変動とは無関係の、ほぼ一定の時間周期Tを維持するために、本明細書で開示する電圧レギュレータは、曲線T_Tdに対応する変動する時間周期を補償する、ヒステリシス時間周期T_hystをもたらす。図2に示すT_hyst曲線は、基本的には、曲線T_Tdの逆である。2つの曲線を組み合わせる結果、ほぼ固定の動作周波数、すなわち固定のスイッチング時間周期Tがもたらされる。
【００２３】
ヒステリシス時間周期T_hystは、図1のヒステリシス発生器106内の回路素子から得られる。これらの回路素子は、ヒステリシスパラメータV_hystをヒステリシス比較器108に供給するのと同じ素子である。
【００２４】
図3は、ヒステリシス発生器106の概略図である。先に説明したように、ヒステリシス発生器は、次の入力セット、すなわち、バックレギュレータの電圧出力Vout、バックレギュレータの電圧入力Vin、およびバックレギュレータのPゲートスイッチを駆動する信号を有する。
【００２５】
ヒステリシス発生器106は、第1の回路302、第2の回路304、および第3の回路306を含み、これらによって、第1の電流I1、第2の電流I2、および第3の電流I3の大きさがそれぞれ得られる。各回路302、303、306は、電圧レギュレータのスイッチP-swに従って動作する、1対のスイッチP_gateおよびP_gate_bを含む。より具体的には、電圧レギュレータのスイッチP-swが閉じているとき、回路302、304、306のP_gateスイッチが閉じており、P_gate_bスイッチが開いている。反対に、電圧レギュレータのスイッチP-swが開いているとき、回路302、304、306のP_gateスイッチが開いており、P_gate_bスイッチが閉じている。
【００２６】
第1の回路302は、出力電圧Voutを受領し、P_gateが閉じているとき、電圧Vout x(1-D)を増幅器の入力に供給する。この電圧は、増幅器によってFETのゲートに出力される。抵抗値R1を有する抵抗器が、このFETのドレインに結合されており、電流I1の大きさを、次式I1=Vout x(1-D)/R1のようにもたらす。
【００２７】
第2の回路304は、出力電圧Voutを受領し、P_gate_bが閉じているとき、電圧Vout x(D)を増幅器の入力に供給する。この電圧は、増幅器によってFETのゲートに出力される。抵抗値R2を有する抵抗器が、このFETのドレインに結合されており、電流I2を次式I2=Vout x(D)/R2のようにもたらす。
【００２８】
第3の回路306は、入力電圧Vinを受領し、P_gateが閉じているとき、電圧(Vin/2)x(1-D)を増幅器の入力に供給する。この電圧は、増幅器によってFETのゲートに出力される。抵抗値R3を有する抵抗器が、このFETのドレインに結合されており、電流I3を次式I3=(Vin/2)x(1-D)/R3のようにもたらす。
【００２９】
これらの電流I1、I2、およびI3に基づいて、ヒステリシスパラメータVhystが、次式のように与えられる。
Vhyst=2*(I1-I2-I3)*R4      (式2)
ただし、抵抗値R4(図示せず)は、電流(I1、I2、I3)の和が通過する第4の抵抗器(図示せず)によってもたらされる。
【００３０】
上述したように、ヒステリシスパラメータVhystは、電圧レギュレータのスイッチP-swおよびN-swの制御で使用するために、ヒステリシス比較器108に供給される。ヒステリシス発生器106の回路は、ヒステリシス時間周期T_hystをもたらすように選択された素子を含み、このヒステリシス時間周期T_hystが、電圧レギュレータの固有の時間遅延T_Tdと組み合わせると、デューティサイクルの変化とは無関係の、電圧レギュレータのほぼ一定の動作周期をもたらす。
【００３１】
このために、ヒステリシス時間周期T_hystを、次式のように合成することができる。
T_hyst=Vhyst*L/{Asns*Vout*(1-D)}      (式3)
ただし、Lは電圧レギュレータの既知のインダクタ値であり(たとえば図1のL0)、Asnsは、インダクタLの両端で検知された電圧およびそのインダクタを通る電流に基づく電流センスゲインであり、Vhyst=[K1*Vout*(1-D)]-[K2*Vout*D]-[K3*Vin*(1-D)]であり、式中D=Vout/Vin、K1=2*R4/R1、K2=2*R4/R2、K3=R4/R3である。
【００３２】
前述の内容に基づいて、ヒステリシス時間周期T_hystは、次式のように定義することができる。
T_hyst=L/Asns*{[K1]-[K2*D/(1-D)]-[K3*1/D]}      (式4)
ただし、Lは電圧レギュレータの既知のインダクタ値であり(たとえば図1のL0)、Asnsは、インダクタLの両端で検知された電圧およびそのインダクタを通る電流に基づく電流センスゲインであり、D=Vout/Vin、K1=2*R4/R1、K2=2*R4/R2、K3=R4/R3である。
【００３３】
電圧レギュレータの遅延時間周期T_Tdは、次式のように与えることができる。
T_Td=Td*{1+D/(1-D)+1/D}、または      (式5)
T_Td=Td*{2+D/(1-D)+(1-D)/D}          (式6)
ただし、Tdは測定を通じて得られる電圧レギュレータの既知の値であり、D=Vout/Vinである。
【００３４】
ヒステリシス時間周期T_hystおよび遅延時間周期T_Tdに基づく時間周期Tは、次式のように与えられる。
T=T_Td+T_hyst        (式7)
【００３５】
上記の式4と式5を組み合わせると、時間周期Tが得られ、K2=K3=(Td*Asns/L)となるように回路構成要素R1、R2、R3、およびR4を選択する結果、次式がもたらされる。
T=Td+[K1*L/Asns]      (式8)
この時間周期Tは、デューティサイクルDとは無関係である。したがって、ヒステリシス発生器およびその中の回路は、バックレギュレータのスイッチをほぼ一定のスイッチング時間周期をレギュレータが維持するように制御する、ヒステリシスパラメータをもたらす。
【００３６】
図4は、複数のスイッチおよび遅延時間周期T_Tdを有する電圧レギュレータを動作させる方法のフローチャート400である。この方法は、たとえばヒステリシス発生器、ヒステリシス比較器、およびスイッチドライバを含む、電圧レギュレータの1つまたは複数の構成要素によって実施することができる。ステップ402で、ヒステリシス発生器が、ヒステリシスパラメータV_hystをヒステリシス比較器に供給する。ヒステリシスパラメータV_hystは、回路構成要素と、レギュレータの電圧出力Voutと、レギュレータの電圧入力Vinと、複数のスイッチのうちの1つを駆動する信号との関数である。
【００３７】
ステップ404で、スイッチドライバが、スイッチをヒステリシスパラメータに基づいて駆動する。ヒステリシスパラメータをもたらす回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義する。ヒステリシス時間周期T_hystは、遅延時間周期T_Tdと組み合わせて、レギュレータのほぼ一定のスイッチング時間周期Tを定義する。
【００３８】
一構成では、スイッチドライバにヒステリシスパラメータをもたらす回路構成要素は、抵抗値R1を有する第1の抵抗器、抵抗値R2を有する第2の抵抗器、抵抗値R3を有する第3の抵抗器、および抵抗値R4を有する第4の抵抗器を含む。これらの抵抗器が、図3に示すような他の回路構成要素とともに、ヒステリシスパラメータV_hystを次式のようにもたらす。
V_hyst=2*(I1-I2-I3)*R4
ただし、I1はVoutおよびR1に基づき、I2はVoutおよびR2に基づき、I3はVinおよびR3に基づく。
【００３９】
一構成では、ヒステリシス時間周期が、次式によって与えられる。
T_hyst=Vhyst*L/{Asns*Vout*(1-D)}
ただし、Lはレギュレータのインダクタのインダクタンスであり、Asnsは、そのインダクタの両端で検知された電圧およびそのインダクタを通る電流に基づき、D=Vout/Vinである。
【００４０】
抵抗器R1、R2、R3、およびR4は、次式のようなものを選択することができる。
T_hyst=L/Asns*{[K1]-[K2*D/(1-D)]-[K3*1/D]}
ただし、K1=2*R4/R1、K2=2*R4/R2、K3=R4/R3である。
【００４１】
抵抗器R2、R3、およびR4はさらに、レギュレータのスイッチング時間周期Tが、デューティサイクルとは無関係であり、かつ次式によって与えられるようなものを選択することができる。
T=Td+[K1*L/Asns]
ただし、Tdは電圧レギュレータの既知の値である。
【００４２】
図5は、例示的な電圧レギュレータ502内の異なるモジュール/手段/構成要素間の信号の流れを示す、高レベルの信号流れ図500である。レギュレータ502は、ヒステリシスパラメータ発生器モジュール504、ヒステリシス比較器を含んだスイッチドライバモジュール506、および複数のスイッチを含んだスイッチモジュール508を含む。電圧レギュレータ502のこれらのモジュールは、前述した図4のフローチャート内のプロセスの各ステップを実施する。これらのモジュールは、述べたステップを実行するように特に構成された、1つまたは複数のハードウェア構成要素であってよい。
【００４３】
ヒステリシスパラメータ発生器モジュール504は、ヒステリシスパラメータV_hystを、スイッチドライバモジュール506のヒステリシス比較器に供給する。ヒステリシスパラメータV_hystは、ヒステリシスパラメータ発生器モジュールの回路構成要素と、レギュレータの電圧出力Voutと、レギュレータの電圧入力Vinと、スイッチモジュール508内の複数のスイッチのうちの1つを駆動する信号との関数である。ヒステリシスパラメータ発生器モジュール504の回路構成要素は、図3の構成要素を含んでよい。
【００４４】
スイッチドライバモジュール506は、スイッチモジュール508のスイッチをヒステリシス比較器の出力に基づいて駆動し、ヒステリシス比較器の出力は、ヒステリシスパラメータ発生器モジュール504によってもたらされるヒステリシスパラメータに基づく。ヒステリシスパラメータをもたらす回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義する。ヒステリシス時間周期T_hystは、遅延時間周期T_Tdと組み合わせて、レギュレータのほぼ一定のスイッチング時間周期Tを定義する。スイッチドライバモジュール506は、図1のヒステリシス比較器108およびスイッチドライバ110を含んでよい。
【００４５】
スイッチモジュール508は、スイッチドライバモジュール506からスイッチ制御信号を受領し、そのスイッチ信号に従って動作する。スイッチモジュール508は、図1のスイッチP-swおよびスイッチN-swを含んでよい。
【００４６】
一構成では、電圧レギュレータ502が、ヒステリシスパラメータV_hystをヒステリシス比較器に供給するための手段を含み、ヒステリシスパラメータV_hystは、回路構成要素と、レギュレータの電圧出力Voutと、レギュレータの電圧入力Vinと、複数のスイッチのうちの1つを駆動する信号との関数である。電圧レギュレータは、複数のスイッチをヒステリシスパラメータに基づいて駆動するための手段も含み、ヒステリシスパラメータをもたらす回路構成要素のうちの1つまたは複数が、ヒステリシス時間周期T_hystも定義する。ヒステリシス時間周期T_hystは、レギュレータの遅延時間周期T_Tdと組み合わせて、レギュレータのほぼ一定のスイッチング時間周期Tを定義する。前述の手段は、電圧レギュレータ502の前述のモジュールのうちの1つまたは複数であってよい。
【００４７】
図6は、ワイヤレス通信デバイス600の設計のブロック図を示す。ワイヤレスデバイス600は、セルラー電話、端末、ハンドセット、パーソナルデジタルアシスタント(PDA)などであってよい。ワイヤレスデバイス600は、符号分割多元接続(CDMA)システム、グローバルシステムフォーモバイルコミュニケーションズ(GSM(登録商標))システム、ワイヤレスローカルエリアネットワーク(WLAN)などのような1つまたは複数のワイヤレス通信システムと通信することができてよい。
【００４８】
ワイヤレスデバイス600は、送信経路および受信経路を介した双方向通信を行うことができる。送信経路上では、送信機(TMTR)614が特定用途向け集積回路(ASIC)620からデータを受領し、データを処理および調整し、変調信号を発生させ、それがアンテナ612を介して基地局に送信される。受信経路上では、基地局によって送信された信号が、アンテナ612によって受信され、受信機(RCVR)616に供給される。受信機616は、受信した信号を調整およびデジタル化し、標本をさらなる処理のためにASIC620に供給する。
【００４９】
ASIC620は、たとえばモデムプロセッサ622、コントローラ/プロセッサ624、内部メモリ626、縮小命令セットコンピューティング(RISC)プロセッサ628、外部バスインターフェース(EBI)630、およびシリアルバスインターフェース(SBI)632など、様々な処理ユニット、インターフェースユニット、およびメモリユニットを含むことができる。モデムプロセッサ622は、データの送信および受信のための処理、たとえば符号化、変調、復調、復号などを実施することができる。RISCプロセッサ628は、ワイヤレスデバイス600の様々なタイプの処理、たとえばビデオ、グラフィックス、より上位層のアプリケーションなどの処理を実施することができる。コントローラ/プロセッサ624は、ASIC620内の様々なユニットの動作を指示することができる。内部メモリ626は、ASIC620内の様々なユニットに関するデータおよび/または命令を格納することができる。外部バスインターフェース630は、ASIC620と、ASIC620に使用されるデータおよびプログラムコードのための大容量記憶装置を提供することができる主メモリ640との間のデータ移送を容易にすることができる。シリアルバスインターフェース632は、ASIC620とASIC650との間の通信を容易にすることができる。
【００５０】
ASIC650は、たとえばオーディオドライバ652、ビデオドライバ654、入力/出力(I/O)ドライバ656、および電力コントローラ660などの様々な回路ブロックを含むことができる。オーディオドライバ652は、オーディオデバイス662を駆動することができる。ビデオドライバ654は、表示ユニット664を駆動することができる。I/Oドライバ656は、I/Oデバイス666を駆動することができる。電力コントローラ660は、外部バッテリ670に結合することができ、かつ/または電力コネクタを介して外部電力を受領することができる。電力コントローラ660は、ASIC620内の処理ユニット用の出力電圧を発生させることができる。電力コントローラ660は、図2A、図2B、図3、および図6に示す設計のいずれかを実装することができる。ASIC620は、アイドルモードでのパワーダウンを容易にするために、複数のパワードメインに分割することができる。各パワードメインは、それぞれの出力電圧に結合された回路ブロックを含んでよく、図6の1つの負荷660に対応してよい。
【００５１】
ASIC620は、Qualcomm IncorporatedのMobile Station Modem(MSM)であってよい。ASIC650は、Qualcomm IncorporatedのPower Management IC(PMIC)であってよい。ASIC620およびASIC650は、他の製造業者の他のICであってもよい。ASIC620およびASIC650はそれぞれ、単一のICダイまたは複数のICダイを備えていてよい。
【００５２】
本明細書で説明した、過渡回復回路(transient recovery circuit)を備えた電圧レギュレータは、IC、アナログIC、無線周波数IC(RFIC)、ミックスドシグナルIC、ASIC、プリント回路板(PCB)、電子回路デバイス上などに実装することができる。過渡回復回路を備えた電圧レギュレータは、相補型金属酸化膜半導体(CMOS)、NチャネルMOS(NMOS)、PチャネルMOS(PMOS)、バイポーラ接合トランジスタ(BJT)、バイポーラCMOS(BiCMOS)、シリコンゲルマニウム(SiGe)、ガリウムヒ素(GaAs)などのような、様々なICプロセス技術を用いて作製することもできる。
【００５３】
本明細書で説明した、過渡回復回路を備えた電圧レギュレータを実装する装置は、スタンドアロン型デバイスでもよく、より大きいデバイスの一部でもよい。デバイスは、(i)スタンドアロン型IC、(ii)データおよび/または命令を格納するためのメモリICを含んでよい1つまたは複数のICのセット、(iii)RF受信機(RFR:RF receiver)またはRF送信機/受信機(RTR:RF transmitter/receiver)などのRFIC、(iv)MSMなどのASIC、(v)他のデバイス内に埋め込むことのできるモジュール、(vi)受信機、セルラー電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、(vii)その他、であってよい。
【００５４】
1つまたは複数の例示的な設計では、記載した機能を、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せの形で実装してよい。機能は、ソフトウェアの形で実装する場合、1つまたは複数の命令またはコードとして、コンピュータ読取り可能媒体に格納してもよく、コンピュータ読取り可能媒体を経て送信してもよい。コンピュータ読取り可能媒体は、コンピュータ記憶媒体と、コンピュータプログラムをある場所から別の場所に移送するのを容易にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、コンピュータがアクセスすることのできるどんな利用可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ読取り可能媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形をとる所望のプログラムコードを保持もしくは格納するのに使用することができ、またコンピュータがアクセスすることのできる、他の任意の媒体を含んでよい。また、どんな接続も厳密にはコンピュータ読取り可能媒体と呼ばれる。たとえば、ソフトウェアがウェブサイト、サーバ、または他のリモートソースから、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者回線(DSL)、または赤外線、無線、マイクロ波などのワイヤレス技術を用いて送信される場合、同軸ケーブル、光ファイバケーブル、より対線、DSL、または赤外線、無線、マイクロ波などのワイヤレス技術は、媒体という定義に含まれる。ディスク(disk)およびディスク(disc)は、本明細書で使用される場合、コンパクトディスク(CD:compact disc)、レーザディスク(登録商標)(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(DVD:digital versatile disc)、フロッピー(登録商標)ディスク(floppy disk)、およびブルーレイディスク(blu-ray(登録商標) disc)を含み、ただし、ディスク(disk)は通常、データを磁気的に再生し、一方ディスク(disc)は、レーザを用いてデータを光学的に再生する。上記の組合せも、コンピュータ読取り可能媒体の範囲内に含まれるべきである。
【００５５】
先の説明は、本明細書で説明した様々な態様を当業者が実践できるようにするために提供されている。これらの態様に対する様々な変更形態が、当業者には容易に明らかとなり、本明細書に定義した一般的な原理は、他の態様に適用することができる。したがって、特許請求の範囲は、本明細書に示した態様に限定されることを意図するものではなく、請求項の文言(language claims)に一致する全範囲が与えられるべきであり、ここで、単数形の要素に言及する場合、「唯一の」と明記していない限りそのような意味は意図されておらず、「1つまたは複数の」という意味が意図される。特に明記していない限り、「いくつかの」という用語は、1つまたは複数の、を指す。本開示全体を通じて説明した様々な態様の要素の、当業者に知られる、または後に知られるようになる、あらゆる構造的等価物および機能的等価物は、参照により本明細書に明示的に組み込まれ、特許請求の範囲に包含されることが意図される。さらに、本明細書に開示したものは何も、そのような開示が特許請求の範囲に明示的に記述されているかどうかにかかわらず、公共に供することを意図するものではない。請求項の要素は、その要素が「のための手段」という句を用いて明示的に記述されていない限り、ミーンズプラスファンクションと解釈すべきではない。
【符号の説明】
【００５６】
V_hyst  ヒステリシスパラメータ
Vhyst  ヒステリシスパラメータ、ヒステリシス電圧
Vout  電圧出力、出力電圧
Vin  電圧入力、入力電圧
T_hyst  ヒステリシス時間周期
T_Td  遅延時間周期、曲線、時間遅延
T  スイッチング時間周期
100  電圧レギュレータ
102  誤差増幅器
104  電流センス
106  ヒステリシス発生器
108  ヒステリシス比較器
110  スイッチドライバコントローラ、スイッチドライバ
Rload  負荷
P-sw  第1のスイッチ
N-sw  第2のスイッチ
Vsw  スイッチ電圧
L0  インダクタ
ESR_L  抵抗器
ESR_C  抵抗器
C0  コンデンサ
R1  抵抗器、抵抗値、回路構成要素
R0  抵抗器
C1  コンデンサ
Vref  基準電圧
Ve  誤差信号
R2  抵抗器、抵抗値、回路構成要素
C2  コンデンサ
Visns  電圧センス値
Sp  第1の信号、スイッチ制御信号
Sn  スイッチ制御信号
D  デューティサイクル
Td  ループ遅延、時間遅延
302  第1の回路
304  第2の回路
306  第3の回路
I1  第1の電流
I2  第2の電流
I3  第3の電流
P_gate  スイッチ
P_gate_b  スイッチ
R3  抵抗値、回路構成要素、抵抗器
R4  抵抗値、回路構成要素、抵抗器
400  フローチャート
500  信号流れ図
502  電圧レギュレータ
504  ヒステリシスパラメータ発生器モジュール
506  スイッチドライバモジュール
508  スイッチモジュール
600  ワイヤレス通信デバイス、ワイヤレスデバイス
612  アンテナ
614  送信機(TMTR)
616  受信機(RCVR)
620  特定用途向け集積回路(ASIC)
622  モデムプロセッサ
624  コントローラ/プロセッサ
626  内部メモリ
628  縮小命令セットコンピューティング(RISC)プロセッサ
630  外部バスインターフェース(EBI)
632  シリアルバスインターフェース(SBI)
650  ASIC
652  オーディオドライバ
654  ビデオドライバ
656  入力/出力(I/O)ドライバ
660  電力コントローラ、負荷
662  オーディオデバイス
664  表示ユニット
666  I/Oデバイス
670  外部バッテリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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