(57)【特許請求の範囲】
【請求項１】
ワード線とビット線との交差部にメモリセルが配置されるとともに、前記ワード線の信号レベルを切り替える機能を有するメモリマクロを有する半導体装置における信号レベルを検査装置が調整する半導体装置における信号レベルの調整方法であって、
前記検査装置が、前記メモリセルのトランジスタを含む前記半導体装置内のトランジスタの種類毎の測定回路を有する第１のモニタ回路を用いて各トランジスタの特性を測定し、
前記検査装置が、測定された前記トランジスタの特性に基づいて前記半導体装置に供給する電源電圧を決定し、
前記検査装置が、決定した前記電源電圧が供給された前記メモリセルでのデータ読み出し速度を、前記メモリセルを有する第２のモニタ回路を用いワード線の信号レベルを変えて測定し、
前記検査装置が、測定された前記メモリセルのデータ読み出し速度と、予め求めておいたメモリセルのスペック範囲とを比較し、比較結果に応じて前記ワード線の信号レベルを決定することを特徴とする半導体装置における信号レベルの調整方法。
【請求項２】
決定した前記電源電圧が供給された前記メモリセルでのデータ読み出し速度の測定は、選択可能な前記電源電圧毎に前記メモリセルのトランジスタの特性に応じて求められている前記ワード線の信号レベルの候補に従ってワード線の信号レベルを切り替えて行うことを特徴とする請求項１記載の半導体装置における信号レベルの調整方法。
【請求項３】
選択可能な前記電源電圧毎に求められている前記メモリセルのトランジスタの特性に応じた前記ワード線の信号レベルの候補を示す表の内から、決定した前記電源電圧に対応する表を選択し、
選択した表に基づいて、測定された前記メモリセルのトランジスタの特性に応じた前記ワード線の信号レベルの候補を決定し、
決定した前記信号レベルの候補に前記ワード線の信号レベルを切り替えて、決定した前記電源電圧が供給された前記メモリセルでのデータ読み出し速度の測定を行うことを特徴とする請求項１記載の半導体装置における信号レベルの調整方法。
【請求項４】
決定した前記電源電圧が供給された前記メモリセルでのデータ読み出し速度の測定は、前記ワード線の信号レベルを前記電源電圧以下に複数の段階で切り替えて行うことを特徴とする請求項１〜３の何れか１項に記載の半導体装置における信号レベルの調整方法。
【請求項５】
決定した前記電源電圧が供給された前記メモリセルでのデータ読み出し速度の測定では、前記ワード線に接続されたプルダウン回路を、測定された前記メモリセルのトランジスタの特性に応じて制御して前記ワード線の信号レベルを切り替えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置における信号レベルの調整方法。
【請求項６】
内部のトランジスタの特性に応じて電源電圧が変更可能な半導体装置であって、
ワード線とビット線との交差部に配置された第１のメモリセル、及び前記ワード線に接続された第１のプルダウン回路を有するメモリマクロと、
前記メモリマクロの前記第１のメモリセル及び前記第１のプルダウン回路と回路構成がそれぞれ同じ第２のメモリセル及び第２のプルダウン回路を有し、前記第２のメモリセルが接続されたワード線の信号レベルに応じた周波数の発振信号を出力するモニタ回路とを有することを特徴とする半導体装置。
【請求項７】
ワード線とビット線との交差部に配置された第１のメモリセル、及び前記ワード線に接続された第１のプルダウン回路を有するメモリマクロと、
前記第１のメモリセルのトランジスタを含む内部の各トランジスタの特性を測定するための前記トランジスタの種類毎の測定回路を有する第１のモニタ回路と、
前記メモリマクロの前記第１のメモリセル及び前記第１のプルダウン回路と回路構成がそれぞれ同じ第２のメモリセル及び第２のプルダウン回路を有し、前記第２のメモリセルが接続されたワード線の信号レベルに応じた周波数の発振信号を出力する第２のモニタ回路とを有し、
前記第１のモニタ回路での測定結果に基づいて決定した電源電圧に制御されるとともに、決定した前記電源電圧での前記第２のモニタ回路の出力に基づいて前記メモリマクロの前記ワード線の信号レベルが制御されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における信号レベルの調整方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、プロセス条件（例えば、チップ内に形成されたトランジスタ等の素子特性）に応じて電源電圧を変えるＡＳＶ（Adaptive Supply Voltage）技術がある。ＡＳＶ技術を適用し、例えばトランジスタの出来がＦａｓｔ側（閾値が低く出来上がったトランジスタ）となった半導体装置（チップ）の電源電圧を下げることで、リーク電流を抑制して動作電力を下げ、トランジスタの出来がＳｌｏｗ側（閾値が高く出来上がったトランジスタ）となった半導体装置と同等あるいはそれ以下に消費電力を抑制することが可能となる。
【０００３】
また、ＳＲＡＭマクロを有する半導体装置において、ワード線におけるハイレベルの信号レベルを複数段階で下げられるようにして、データ読み出し時の安定性を実現するリードアシスト機能を持つものがある（例えば、特許文献１〜３参照）。半導体装置が有するＳＲＡＭセルのトランジスタについて、その素子特性を半導体装置内に形成したリングオシレータにより測定する技術が提案されている（例えば、特許文献４、５参照）。また、半導体装置が有するメモリマクロのＡＣ特性を測定する技術が提案されている（例えば、特許文献６参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２６２６３７号公報
【特許文献２】特開２０１１−５４２５５号公報
【特許文献３】特開２０１０−２８２７０４号公報
【特許文献４】特開２０１０−１０９１１５号公報
【特許文献５】特開２０１４−１０８７４号公報
【特許文献６】国際公開第２００５／００８６７７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の種類のトランジスタを内部に有する半導体装置にてＡＳＶ技術を適用する場合、何れの回路でも動作仕様を満たすようにするために、半導体装置内で最もＳｌｏｗ側となったトランジスタに合わせて電源電圧が決定される。例えば、半導体装置内にＳＲＡＭセルのトランジスタがあり、ＳＲＡＭセルのトランジスタがＦａｓｔにでき、他の周辺回路のトランジスタがＳｌｏｗにできた場合、周辺回路のトランジスタに合わせて高い電源電圧が与えられ、ＳＲＡＭセルのトランジスタに合った電源電圧とはならない。
【０００６】
このとき、ＳＲＡＭセルのトランジスタは、出来がＦａｓｔである場合に想定していた電源電圧よりも高い電圧がかけられているために、読み出し特性や書き込み特性に余裕ができる一方で読み出し速度が非常に早くなる。従来においては、このような状況をも想定し、非常にマージンをとったＳＲＡＭマクロのスペックを設定して半導体装置のタイミング検証を行う必要があった。
【０００７】
本発明の目的は、ＳＲＡＭセルのトランジスタを含む複数の種類のトランジスタを内部に有する半導体装置にて、ＡＳＶで適用される電源電圧において、ＳＲＡＭセルに対する適切な駆動を実現できる信号レベルの調整方法を提供することにある。
【課題を解決するための手段】
【０００８】
半導体装置における信号レベルの調整方法の一態様は、検査装置が、メモリセルのトランジスタを含む半導体装置内の各トランジスタの特性を第１のモニタ回路を用いて測定し、測定されたトランジスタの特性に基づいて半導体装置に供給する電源電圧を決定し、決定した電源電圧が供給されたメモリセルでのデータ読み出し速度を第２のモニタ回路を用いワード線の信号レベルを変えて測定し、測定されたメモリセルのデータ読み出し速度とメモリセルのスペック範囲とを比較し、比較結果に応じてワード線の信号レベルを決定する。
【発明の効果】
【０００９】
ＡＳＶで適用される電源電圧において、ワード線の信号レベルを変えてメモリセルでのデータ読み出し速度を測定した結果を基にワード線の信号レベルを決定することにより、メモリセルの適切な駆動を実現でき、メモリセルのスペック範囲を適切に制御することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態における半導体装置の電源電圧及び信号レベルの制御に係る構成例を示す図である。
【図２】本実施形態におけるリングオシレータの構成例を示す図である。
【図３】本実施形態におけるＳＲＡＭマクロの構成例を示す図である。
【図４】本実施形態におけるＳＲＡＭワード線モニタ回路の構成例を示す図である。
【図５】本実施形態での半導体装置の電源電圧及び信号レベルの制御動作の例を示すフローチャートである。
【図６】本実施形態における素子特性と電源電圧との関係の一例を示す図である。
【図７】本実施形態における素子特性とワード線レベルとの関係の一例を示す図である。
【図８】本実施形態におけるＳＲＡＭワード線モニタ回路の出力波形例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に基づいて説明する。
【００１２】
図１は、本発明の一実施形態における半導体装置の電源電圧及び信号レベルの制御に係る構成例を示す図である。図１において、１０は電源電圧及び信号レベルが制御される半導体装置であり、２０は半導体装置１０の各種テストを行うテスタ（検査装置）であり、３０は半導体装置１０に供給する電源電圧を生成する電源ＩＣ（電源回路）である。テスタ（検査装置）２０によって実行されるテストで得られた半導体装置１０が有する素子（トランジスタ）の特性に応じて、半導体装置１０の電源電圧及び信号レベルの制御が行われる。なお、テスタ（検査装置）２０により半導体装置１０の各種テストを行うときには、テスタ（検査装置）２０から半導体装置１０に電源電圧を供給するようにしても良い。
【００１３】
半導体装置１０は、例えばＣＰＵ（Central Processing Unit）１１、ＲＯＭ（Read Only Memory）１２、ＳＲＡＭ（Static Random Access Memory）マクロ１３、Ｉ／Ｏ（入出力）回路１４、ＡＳＶ（Adaptive Supply Voltage）モニタ回路１６、ＳＲＡＭワード線モニタ回路１７、及び設定メモリ１８を有する。ＣＰＵ１１、ＲＯＭ１２、ＳＲＡＭマクロ１３、及びＩ／Ｏ回路１４は、バスＢＵＳを介して互いに通信可能に接続されている。
【００１４】
ＣＰＵ１１は、ＲＯＭ１２等に格納されているプログラムを読み出して実行することにより、所定の処理を実行したり半導体装置１０内の各機能部を制御したりする。例えば、ＣＰＵ１１は、プログラムに従って処理を実行し、その処理に応じてＳＲＡＭマクロ１３やＩ／Ｏ回路１４等とバスＢＵＳを介してデータのやりとりを行う。ＳＲＡＭマクロ１３は、ＣＰＵ１１の主メモリ又はワークエリア等として機能する。
【００１５】
ＡＳＶモニタ回路１６は、半導体装置（チップ）１０に供給する電源電圧を決定するために、半導体装置１０が有する素子（トランジスタ）の特性を測定するためのモニタ回路である。ＡＳＶモニタ回路１６は、素子特性を測定するためのモニタ回路として、例えば図２に示すように１つのＮＡＮＤ回路（否定論理積演算回路）２０１と（２ｎ）個（ｎは自然数）のインバータ２０２とをリング状（環状）に接続したリングオシレータ（リング発振器）を有する。
【００１６】
ＮＡＮＤ回路２０１には、テスタ２０から供給されるイネーブル信号ＥＮＢ及び直列接続されたインバータ２０２の出力（最終段のインバータ２０２の出力）が入力される。ＮＡＮＤ回路２０１の出力は、直列接続されたインバータ２０２（最前段のインバータ２０２）に入力される。図２に示すリングオシレータは、イネーブル信号ＥＮＢが“０”であるときに発振動作を停止し、イネーブル信号ＥＮＢが“１”であるときに発振動作を行って発振信号を出力する。
【００１７】
半導体装置１０内に複数の種類の素子（トランジスタ）を有する場合、ＡＳＶモニタ回路１６は、それぞれの種類毎のモニタ回路（リングオシレータ）を有する。すなわち、例えば、半導体装置１０内に閾値電圧が異なる複数の種類のトランジスタを使用している場合、それぞれの特性を測定することができるモニタ回路を搭載しておく。標準的な閾値電圧のトランジスタ（Ｓｖｔトランジスタ）、リーク電流を抑制するために閾値電圧を高くしたトランジスタ（Ｈｖｔトランジスタ）、及びＳＲＡＭセルのトランジスタ（ＳＲＡＭトランジスタ）の３種類のトランジスタが含まれている場合、それらの素子を用いたリングオシレータ等のモニタ回路を搭載しておく。
【００１８】
なお、図２に示すリングオシレータは一例であり、これに限定されるものではない。また、特許文献４（特開２０１０−１０９１１５号公報）の図３や図２１に示されるように、例えばインバータ２０２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとの構成比を変えることで、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれの特性を取得するようにしても良い。
【００１９】
ＳＲＡＭワード線モニタ回路１７は、半導体装置１０内のＳＲＡＭセルにおいてワード線の信号レベルを変えたときのデータ読み出し速度を測定するためのモニタ回路である。本実施形態では、ＳＲＡＭワード線モニタ回路１７により、ＳＲＡＭセルのワード線におけるハイレベルの信号レベルを下げたときのデータ読み出し速度を測定する。ＳＲＡＭワード線モニタ回路１７は、テスタ２０からのイネーブル信号ＥＮＡ及びワード線レベル制御信号ＷＤＣＡによって制御され、出力信号ＯＵＴをテスタ２０に出力する。ＳＲＡＭワード線モニタ回路１７の内部構成については後述する。
【００２０】
設定メモリ１８は、決定した半導体装置１０に供給する電源電圧やＳＲＡＭセルのワード線の信号レベルを示す情報（コード）を記憶する。設定メモリ１８は、例えば、設定する情報（コード）に応じて切断状態又は非切断状態とされる電気ヒューズである。設定メモリ１８に設定された電源電圧情報（電源電圧コード）に応じた電圧制御信号ＰＶＣが電源ＩＣ３０等に出力されることで、設定に応じた電源電圧ＶＤＤが半導体装置１０に供給される。また、設定メモリ１８に設定された信号レベル情報に応じたワード線レベル制御信号ＷＤＣがＳＲＡＭマクロ１３に出力されることで、ＳＲＡＭマクロ１３においてワード線のハイレベルの信号レベルが制御される。
【００２１】
図３は、本実施形態におけるＳＲＡＭマクロ１３の構成例を示す図である。なお、図３（Ａ）においては、説明の便宜上、４つ（２行２列分）のメモリセルを図示しているが、ＳＲＡＭマクロ１３は、より多数のワード線ＷＬ及びビット線対ＢＬ、／ＢＬＸをそれぞれ有しており、１つのワード線ＷＬと１つのビット線対ＢＬ、ＢＬＸとの交差部にメモリセルが設けられている。
【００２２】
図３（Ａ）に示すように、ＳＲＡＭマクロ１３は、コントロール回路３０１、行デコーダ３０２、メモリセル３０３、リード／ライト回路３０４、入出力回路３０５、ワードレベル制御回路３０６、及びプルダウン回路３０７を有する。コントロール回路３０１は、ＳＲＡＭマクロ１３の外部からクロック信号ＣＬＫ、アドレス信号ＡＤＤ、リード／ライト信号ＲＷ等が入力され、それらをデコードして得られる制御信号を行デコーダ３０２に出力する。行デコーダ３０２は、コントロール回路３０１から入力される制御信号に応じて、メモリセル３０３が接続されたワード線ＷＬを駆動制御する。
【００２３】
メモリセル３０３は、例えば図３（Ｂ）に示すように、負荷トランジスタとしてのＰＭＯＳトランジスタＴＲ３０１、ＴＲ３０３、ドライブトランジスタとしてのＮＭＯＳトランジスタＴＲ３０２、ＴＲ３０４、及びアクセストランジスタとしてのＰＭＯＳトランジスタＴＲ３０５、ＴＲ３０６を有する。ＰＭＯＳトランジスタＴＲ３０１とＮＭＯＳトランジスタＴＲ３０２とが直列接続されてインバータを構成し、ＰＭＯＳトランジスタＴＲ３０３とＮＭＯＳトランジスタＴＲ３０４とが直列接続されてインバータを構成する。各インバータの入力と出力とが交差接続されてフリップフロップを構成し、このフリップフロップがデータの記憶保持を行う。ＮＭＯＳトランジスタＴＲ３０５、ＴＲ３０６のゲートは、ワード線ＷＬに接続され、各トランジスタのソースはそれぞれビット線ＢＬ、反転ビット線ＢＬＸに接続され、各トランジスタのドレインは各インバータの出力に接続される。
【００２４】
メモリセル３０３へのデータ書き込みは、ワード線ＷＬをハイレベルにし、予めハイレベルにプリチャージされたビット線ＢＬ、反転ビット線ＢＬＸの一方の電位をハイレベルからローレベルにすることで実現される。また、メモリセル３０３からのデータ読み出しは、予めビット線ＢＬ、反転ビット線ＢＬＸをハイレベルにプリチャージしておき、ワード線ＷＬをハイレベルにすることで実現される。メモリセル中のフリップフロップが記憶保持していた状態に応じて、ビット線ＢＬ、反転ビット線ＢＬＸの何れか一方の電位がハイレベルからローレベルになる。
【００２５】
リード／ライト回路３０４は、メモリセル３０３へのデータ書き込み時には入出力回路３０５に入力された書き込みデータＷＤＴに応じてビット線ＢＬ、反転ビット線ＢＬＸを駆動する。また、リード／ライト回路３０４は、メモリセル３０３からのデータ読み出し時にはビット線ＢＬ、反転ビット線ＢＬＸの電位をセンスし、センスしたデータを入出力回路３０５を介して読み出しデータＲＤＴとして出力させる。
【００２６】
ワードレベル制御回路３０６は、設定メモリ１８から出力されるワード線レベル制御信号ＷＤＣに応じて、各ワード線ＷＬに接続されたプルダウン回路３０７にワード線レベル制御信号ＷＤＣ＜０＞、ＷＤＣ＜１＞を出力する。プルダウン回路３０７は、４つのＮＭＯＳトランジスタＴＲ００、ＴＲ０１、ＴＲ１０、ＴＲ１１を有する。
【００２７】
トランジスタＴＲ０１のドレイン及びソースはワード線ＷＬに接続され、トランジスタＴＲ０１のソースはゲートにワード線レベル制御信号ＷＤＣ＜０＞が接続されたトランジスタＴＲ００を介して基準電位（グランドレベル）に接続される。また、トランジスタＴＲ１１のドレイン及びソースはワード線ＷＬに接続され、トランジスタＴＲ１１のソースはゲートにワード線レベル制御信号ＷＤＣ＜１＞が接続されたトランジスタＴＲ１０を介して基準電位（グランドレベル）に接続される。
【００２８】
ワード線レベル制御信号ＷＤＣ＜０＞、ＷＤＣ＜１＞によりプルダウン回路３０７のトランジスタＴＲ００、ＴＲ１０をオン／オフ制御することで、オン状態とされたトランジスタＴＲ００、ＴＲ１０を介してワード線ＷＬが基準電位（グランドレベル）に接続されてプルダウンされワード線ＷＬにおけるハイレベルの信号レベルが制御される。なお、トランジスタＴＲ００とＴＲ０１の組と、トランジスタＴＲ００とＴＲ０１の組とは、同じ特性であっても良いし（例えば抵抗値が同じであっても良いし）、異なっていても良い。トランジスタＴＲ００とＴＲ０１の組と、トランジスタＴＲ００とＴＲ０１の組との特性を異ならせた場合には、ワード線ＷＬにおけるハイレベルの信号レベルを細やかに制御することができる（例えばワード線レベル制御信号ＷＤＣ＜０＞、ＷＤＣ＜１＞によれば異なる４状態に制御することができる）。
【００２９】
図４は、本実施形態におけるＳＲＡＭワード線モニタ回路１７の構成例を示す図である。ＳＲＡＭワード線モニタ回路１７は、プルダウン回路４０１、ＮＡＮＤ回路４０２、インバータ４０３、４０４、４０５、ＰＭＯＳトランジスタＴＲ４０１、ＴＲ４０３、ＴＲ４０７、ＴＲ４０８、及びＮＭＯＳトランジスタＴＲ４０２、ＴＲ４０４、ＴＲ４０５、ＴＲ４０６を有する。
【００３０】
プルダウン回路４０１は、４つのＮＭＯＳトランジスタＴＲ００Ａ、ＴＲ０１Ａ、ＴＲ１０Ａ、ＴＲ１１Ａを有する。プルダウン回路４０１のトランジスタＴＲ００Ａ、ＴＲ０１Ａ、ＴＲ１０Ａ、ＴＲ１１Ａは、図３（Ａ）に示したプルダウン回路３０７のトランジスタＴＲ００、ＴＲ０１、ＴＲ１０、ＴＲ１１と同様の特性を有している。トランジスタＴＲ０１Ａのドレイン及びソースはワード線ＷＬＡに接続され、トランジスタＴＲ０１Ａのソースはゲートにワード線レベル制御信号ＷＤＣＡ＜０＞が接続されたトランジスタＴＲ００Ａを介して基準電位（グランドレベル）に接続される。また、トランジスタＴＲ１１Ａのドレイン及びソースはワード線ＷＬＡに接続され、トランジスタＴＲ１１Ａのソースはゲートにワード線レベル制御信号ＷＤＣＡ＜１＞が接続されたトランジスタＴＲ１０Ａを介して基準電位（グランドレベル）に接続される。
【００３１】
プルダウン回路３０７と同様に、ワード線レベル制御信号ＷＤＣＡ＜０＞、ＷＤＣＡ＜１＞によりプルダウン回路４０１のトランジスタＴＲ００Ａ、ＴＲ１０Ａをオン／オフ制御することで、オン状態とされたトランジスタＴＲ００Ａ、ＴＲ１０Ａを介してワード線ＷＬＡが基準電位（グランドレベル）に接続されてプルダウンされワード線ＷＬＡにおけるハイレベルの信号レベルが制御される。
【００３２】
ＰＭＯＳトランジスタＴＲ４０１、ＴＲ４０３、及びＮＭＯＳトランジスタＴＲ４０２、ＴＲ４０４、ＴＲ４０５、ＴＲ４０６は、図３（Ｂ）に示したＰＭＯＳトランジスタＴＲ３０１、ＴＲ３０３、及びＮＭＯＳトランジスタＴＲ３０２、ＴＲ３０４、ＴＲ３０５、ＴＲ３０６と同様にメモリセルを構成する。すなわち、負荷トランジスタとしてのＰＭＯＳトランジスタＴＲ４０１とドライブトランジスタとしてのＮＭＯＳトランジスタＴＲ４０２とが直列接続されてインバータを構成する。また、負荷トランジスタとしてのＰＭＯＳトランジスタＴＲ４０３とドライブトランジスタとしてのＮＭＯＳトランジスタＴＲ４０４とが直列接続されてインバータを構成する。各インバータの入力と出力とが交差接続されてフリップフロップを構成する。
【００３３】
アクセストランジスタとしてのＮＭＯＳトランジスタＴＲ４０５、ＴＲ４０６のゲートは、ワード線ＷＬＡに接続され、各トランジスタのソースはそれぞれビット線ＢＬＡ、反転ビット線ＢＬＸＡに接続され、各トランジスタのドレインは各インバータの出力に接続される。ビット線ＢＬＡ、反転ビット線ＢＬＸＡは、プリチャージトランジスタＴＲ４０７、ＴＲ４０８を介して電源電圧（ハイレベル）に接続される。なお、図４においては、ビット線ＢＬＡ、反転ビット線ＢＬＸＡが有する容量成分を模式的に示している。
【００３４】
ＮＡＮＤ回路４０２は、テスタ２０からのイネーブル信号ＥＮＡ及びノードＯＵＴ１の電位が入力される。ＮＡＮＤ回路４０２の出力は、インバータ４０３を介してワード線ＷＬＡに接続されるとともに、インバータ４０４を介してプリチャージトランジスタＴＲ４０７、ＴＲ４０８のゲートに接続される。ノードＯＵＴ１は、反転ビット線ＢＬＸＡが接続される出力ノードである。また、ノードＯＵＴ１の電位が、インバータ４０５を介して出力信号ＯＵＴとして出力される。
【００３５】
図４に示したＳＲＡＭワード線モニタ回路１７は、テスタ２０からのイネーブル信号ＥＮＡが“１”であるときにモニタ回路として動作し、イネーブル信号ＥＮＡが“０”であるときに動作を停止する。イネーブル信号ＥＮＡが“０”であるとき、プリチャージトランジスタＴＲ４０７、ＴＲ４０８がオンし、ビット線ＢＬＡ、反転ビット線ＢＬＸＡの電位はハイレベル（電源電圧レベル）となっており、ノードＯＵＴ１の電位もハイレベルである。
【００３６】
そして、イネーブル信号ＥＮＡが“０”から“１”に変化すると、ＮＡＮＤ回路４０２の出力がローレベルとなり、プリチャージトランジスタＴＲ４０７、ＴＲ４０８がオフするとともに、ワード線ＷＬＡがハイレベルとなる。このとき、ビット線ＢＬＡ、反転ビット線ＢＬＸＡに蓄積されていた電荷がメモリセル（ＳＲＡＭセル）により引き抜かれ、ビット線ＢＬＡ、反転ビット線ＢＬＸＡの電位が低下していく。
【００３７】
その後、ビット線ＢＬＡ、反転ビット線ＢＬＸＡの電位がローレベルと判定される電位を超えると、ＮＡＮＤ回路４０２の出力がハイレベルとなり、プリチャージトランジスタＴＲ４０７、ＴＲ４０８がオンするとともに、ワード線ＷＬＡがローレベルとなる。これにより、ビット線ＢＬＡ、反転ビット線ＢＬＸＡの電位がハイレベル（電源電圧レベル）となり、ノードＯＵＴ１の電位もハイレベルになる。
【００３８】
以降、この動作を繰り返し、イネーブル信号ＥＮＡが“１”である期間において、ＳＲＡＭワード線モニタ回路１７は出力信号ＯＵＴとして発振信号を出力する。ここで、プリチャージトランジスタＴＲ４０７、ＴＲ４０８がオフするとともに、ワード線ＷＬＡがハイレベルとなって、ビット線ＢＬＡ、反転ビット線ＢＬＸＡに蓄積されていた電荷をメモリセル（ＳＲＡＭセル）が引き抜く時間は、メモリセル（ＳＲＡＭセル）からのデータ読み出し時間に比例する。また、この時間は、ワード線ＷＬＡにおけるハイレベルの信号レベルを下げるにつれて長くなり、この特性はＳＲＡＭワード線モニタ回路１７からの出力信号ＯＵＴの発振周波数により測定することができる。すなわち、ＳＲＡＭワード線モニタ回路１７からの出力信号ＯＵＴの発振周波数により、メモリセル（ＳＲＡＭセル）からのデータ読み出し時間を測定することが可能となる。
【００３９】
本実施形態における半導体装置の電源電圧及び信号レベルの制御動作について説明する。図５は、本実施形態での半導体装置の電源電圧及び信号レベルの制御動作の例を示すフローチャートである。図５に示す動作は、テスタ２０による制御に従って実行され、各処理における選定や決定はテスタ２０が行う。
【００４０】
まず、ステップＳ５０１にて、半導体装置１０に供給する電源電圧を決定するために、テスタ２０より予め定められた電源電圧を半導体装置（チップ）１０に供給し、ＡＳＶモニタ回路１６を用いて半導体装置１０内の素子（トランジスタ）の特性を測定する。ここでは、半導体装置１０内に、標準的な閾値電圧のトランジスタ（ＳＶｔトランジスタ）、リーク電流を抑制するために閾値電圧を高くしたトランジスタ（ＨＶｔトランジスタ）、及びＳＲＡＭセルのトランジスタ（ＳＲＡＭトランジスタ）の３種類のトランジスタが含まれているものとする。
【００４１】
次に、ステップＳ５０２にて、予め作成しておきテスタ２０内に格納しておいた素子特性（例えばリングオシレータの発振周波数）と電源電圧との関係を示す対応表より、その半導体装置１０に適用する電源電圧を決定する。例えば、図６に一例を示すような対応表を作成しておき、測定して得られたＳＶｔトランジスタ、ＨＶｔトランジスタ、ＳＲＡＭトランジスタの３種類のトランジスタの素子特性を基に、半導体装置１０に供給する電源電圧を決定する。例えば、ＳＶｔトランジスタの測定周波数がＦ４〜Ｆ５であり、Ｈｖｔトランジスタの測定周波数がＦ４〜Ｆ５であり、ＳＲＡＭトランジスタの測定周波数がＦ３〜Ｆ４である場合には、そのうちで最も高い電圧ＶＤＤ３を電源電圧に決定する。決定した電源電圧を示す情報（コード）は、設定メモリ１８に記憶する。
【００４２】
ステップＳ５０３にて、図７に示すようなＡＳＶでの電源電圧（電源電圧コード）毎に予め求めておいたＳＲＡＭトランジスタの素子特性とワード線レベル候補との関係表の内から、決定した電源電圧に対応する表を選ぶ。図７において、中央の四角で囲まれた部分がトランジスタばらつきの許容範囲を示しており、この領域から外れるトランジスタは不良とされる。なお、ＳＲＡＭトランジスタの素子特性とワード線レベル候補との関係は、予めＴＥＧ又はシミュレーションによって求めておく。例えば、ワード線レベル及び電源電圧を変化させてＳＲＡＭマクロの歩留まりを測定（シミュレーション）し、要求される歩留まりを満たすワード線レベルを候補して表にする。また、ＳＲＡＭトランジスタの素子特性とワード線レベル候補との関係表としているが、ＳＲＡＭトランジスタの素子特性とワード線レベル候補との関係を規定できればデータの形式は任意でありテーブル以外の形態でも良い。
【００４３】
ステップＳ５０４にて、ステップＳ５０１において測定したＳＲＡＭトランジスタの素子特性を、ステップＳ５０３において選んだ表にあてはめ、ワード線レベルの候補を決定する。例えば、選んだ表において、横軸値がステップＳ５０１において測定したＳＲＡＭセルを構成するｐｃｈトランジスタのモニタ値（モニタ回路がリングオシレータであれば測定周波数）であり、縦軸値がステップＳ５０１において測定したＳＲＡＭセルを構成するｎｃｈトランジスタのモニタ値である点を求め、その点に当てはまるワード線レベルを信号レベルの候補とする。
【００４４】
ステップＳ５０５にて、ステップＳ５０４において候補として選択した信号レベルをワード線レベルとしてＳＲＡＭワード線モニタ回路１７を動作させ、ＳＲＡＭセルでのデータ読み出し速度を測定する。このとき、テスタ２０により設定メモリ１８から電源電圧の情報（信号ＰＶＣに相当）を読み出し、ステップＳ５０２において決定した電源電圧を半導体装置１０に供給する。
【００４５】
前述したように、ＳＲＡＭワード線モニタ回路１７では、ＳＲＡＭマクロ１３と同様に、テスタ２０からのワード線レベル制御信号ＷＤＣＡによってプルダウン回路４０１を制御することで、ワード線ＷＬＡの信号レベルを電圧ＶＤＤから複数段階で下げることが可能となっている。また、プリチャージトランジスタＴＲ４０７、ＴＲ４０８をＳＲＡＭセルのトランジスタＴＲ４０１〜ＴＲ４０６より十分に大きくしておけば、前述したようにＳＲＡＭワード線モニタ回路１７の出力信号ＯＵＴは、概ねＳＲＡＭのデータ読み出し速度に応じた周波数で発振する。ワード線ＷＬＡの信号レベルを下げて読み出し速度が遅くなれば、その分遅い周波数で発信することとなる。
【００４６】
図８は、ワード線ＷＬＡの信号レベルを変えたときのＳＲＡＭワード線モニタ回路１７の出力信号ＯＵＴの波形例を示す図である。図８において、ＯＵＴ１はノードＯＵＴ１の電位を示し、ＯＵＴはＳＲＡＭワード線モニタ回路１７からの出力信号を示している。添え字Ａが付加されたものは、添え字Ｂが付加されたものよりもワード線ＷＬＡの信号レベルが高いときの波形であり、添え字Ｃが付加されたものは、添え字Ｂが付加されたものよりもワード線ＷＬＡの信号レベルが低いときの波形である。すなわち、添え字Ａ、Ｂ、Ｃの順で、ノードＯＵＴ１の周期ＰＡ、ＰＢ、ＰＣ、及び出力信号ＯＵＴの周期ＴＡ、ＴＢ、ＴＣが長くなる。なお、図８において、ＰＲＡ、ＰＲＢ、ＰＲＣは、それぞれのプリチャージ期間である。
【００４７】
次に、ステップＳ５０６にて、ＳＲＡＭワード線モニタ回路１７の出力信号ＯＵＴの発振周波数、言い換えればＳＲＡＭのデータ読み出し速度と、予め求めておいたＳＲＡＭマクロのスペック範囲とを比較する。このスペック範囲は、ＳＲＡＭマクロ１３のスペックを求めたのと同様のタイミングコーナ（ｗｏｒｓｔ＝最遅、ｂｅｓｔ＝最速）条件でＳＲＡＭワード線モニタ回路１７のシミュレーションを行い算出しておく。
【００４８】
ステップＳ５０７にて、ステップＳ５０６での比較結果から、ワード線レベルを決定する。つまり、比較結果を基に、ＳＲＡＭワード線モニタ回路１７の出力信号ＯＵＴの発振周波数（ＳＲＡＭのデータ読み出し速度）がスペック範囲に収まるワード線レベルを選択する。スペック範囲に収まるワード線レベルが複数あった場合、例えばセルの安定性を重視するケースでは、より低いワード線レベルに決定する。
【００４９】
ステップＳ５０８にて、ステップＳ５０７において決定したワード線レベルを設定メモリ１８に記憶する。これにより、通常動作では、設定メモリ１８に記憶したワード線レベルの設定に応じたワード線レベル制御信号ＷＤＣがＳＲＡＭマクロ１３に供給され、ワード線ＷＬにおけるハイレベルの信号レベルが制御される。
【００５０】
本実施形態によれば、ＡＳＶで適用される電源電圧において、ワード線の信号レベルを、供給される電源電圧に応じて適切に制御することができ、ＳＲＡＭセルの安定性とタイミングスペックが悪化することを防止できる。例えば、半導体装置のタイミング検証において、ＳＲＡＭマクロからのデータ読み出しにおける一番速いタイミングと一番遅いタイミングとの差を小さくすることができる。したがって、半導体装置におけるタイミングメットが簡単になり設計工数が削減できる。また、タイミングメットさせるために挿入するバッファ等の数も低減でき、回路面積の削減や低消費電力化が可能となる。
【００５１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５２】
１０  半導体装置
１１  ＣＰＵ
１２  ＲＯＭ
１３  ＳＲＡＭマクロ
１４  Ｉ／Ｏ回路
１６  ＡＳＶモニタ回路
１７  ＳＲＡＭワード線モニタ回路
１８  設定メモリ
２０  テスタ
３０  電源ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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