(57)【特許請求の範囲】
【請求項１】
電荷蓄積層および前記電荷蓄積層の上に配置された表面層を有するフォトダイオードと、第１ゲート電極とフローティングディフュージョンを有し、前記電荷蓄積層の電荷を前記フローティングディフュージョンに転送する転送トランジスタと、を有する半導体装置の製造方法であって、
（ａ）半導体基板の主面に前記第１ゲート電極を形成する工程、
（ｂ）前記第１ゲート電極の一端側に第１導電型の前記電荷蓄積層を形成する工程、
（ｃ）前記電荷蓄積層内に、前記第１導電型とは反対導電型である第２導電型の表面層を形成する工程、
を有し、
前記工程（ｂ）では、平面視において、前記電荷蓄積層の一部が前記第１ゲート電極と重なるように前記電荷蓄積層を形成し、
前記工程（ｃ）は、
（ｃ１）前記第１ゲート電極をマスクとして、前記半導体基板主面の法線に対して前記フローティングディフュージョン側に第１角度で傾斜した方向から、第２導電型の第１不純物を前記電荷蓄積層内にイオン注入して第１サブ領域を形成する工程、
（ｃ２）前記第１ゲート電極をマスクに、前記半導体基板主面の法線に対して前記フローティングディフュージョン側に第２角度で傾斜した方向から、第２導電型の第２不純物を前記電荷蓄積層内にイオン注入して第２サブ領域を形成する工程、
を有し、
前記第１不純物の不純物濃度は、前記第２不純物の不純物濃度よりも低く、前記第１角度は前記第２角度よりも小である、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１角度は１０〜２０°であり、前記第２角度は３０°である、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｃ）は、さらに、
（ｃ３）前記第１ゲート電極をマスクに、前記半導体基板主面の法線に対して第３角度で、第２導電型の第３不純物を前記半導体基板にイオン注入して第３サブ領域を形成する工程、
を有し、
前記第３不純物の不純物濃度は、前記第１不純物の不純物濃度よりも低い、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第３角度は前記第１角度よりも小である、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記第３角度は、前記法線に対して、前記第１角度と反対方向である、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、さらに、
（ｄ）前記第１ゲート電極を覆うように、前記半導体基板上に第１絶縁膜を堆積する工程、
（ｅ）前記第１絶縁膜上に第２絶縁膜を堆積する工程、
（ｆ）前記フォトダイオードの形成領域を覆い、前記フローティングディフュージョンの形成領域を露出する第１マスク層で前記半導体基板を覆った状態で、前記第２絶縁膜および前記第１絶縁膜に異方性ドライエッチングを施し、前記第１ゲート電極の他端側に第１側壁絶縁膜を形成する工程、
（ｇ）前記第１ゲート電極および第１側壁絶縁膜に対して自己整合で、前記半導体基板主面に前記フローティングディフュージョンを形成する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記工程（ａ）は、前記半導体基板主面に、第２ゲート電極を形成する工程を含み、
前記工程（ｄ）において、前記第１絶縁膜は、前記第２ゲート電極も覆うように形成され、
前記工程（ｄ）と（ｅ）の間に、
（ｈ）前記第１ゲート電極を覆い、前記第２ゲート電極を露出する第２マスクで、前記半導体基板を覆った状態で、前記第１絶縁膜に異方性ドライエッチングを施し、前記第２ゲート電極の側壁にオフセットスペーサを形成する工程、
（ｉ）前記第２ゲート電極および前記オフセットスペーサに対して自己整合で、前記半導体基板主面に前記第１導電型の第１半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記第２ゲート電極の側壁に、前記オフセットスペーサを介して第２側壁絶縁膜を形成する工程、
前記工程（ｇ）は、前記第２ゲート電極および前記第２側壁絶縁膜に対して自己整合で、前記半導体基板主面に前記第１導電型の第２半導体領域を形成する工程、
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
【０００３】
特開２０１０−１６１２３６号公報（特許文献１）には、光電変換部のエッチングダメージを低減し、光電変換部における保護領域のオフセットの制御精度を向上する光電変換装置の製造方法の発明が開示されている。
【０００４】
特表２００９−５０６５４２号公報（特許文献２）には、一般的な窒化ゲート酸化膜の厚さのおおよそ２倍の厚さを有する窒化ゲート酸化膜が、ＣＭＯＳイメジャーの光感知領域の上に設け、フォトセンサー表面の光子反射を減少し、その結果、暗電流を減少させる発明が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１６１２３６号公報
【特許文献２】特表２００９−５０６５４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フォトダイオードを有する半導体装置においても、その性能を向上させること、例えば、暗電流や暗時白欠陥の減少等が望まれる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態の半導体装置は、電荷蓄積層および表面層を有するフォトダイオードと、ゲート電極およびフローティングディフュージョンを有する転送トランジスタとを有し、第１導電型の電荷蓄積層の上に形成された第２導電型の表面層は、低不純物濃度の第１サブ領域と高不純物濃度の第２サブ領域とからなり、第１サブ領域は第２サブ領域よりもフローティングディフュージョンに近い側に配置されている。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１における半導体装置の構成例を示す回路ブロック図である。
【図２】実施の形態１における半導体装置の画素の構成例を示す回路図である。
【図３】実施の形態１における半導体装置の画素の一部であるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。
【図４】実施の形態１における半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
【図５】図３のＡ−Ａ線に沿う断面図である。
【図６】図４のＢ−Ｂ線に沿う断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す工程フロー図である。
【図８】実施の形態１の半導体装置の製造工程を示す工程フロー図である。
【図９】実施の形態１の半導体装置の製造工程中の断面図である。
【図１０】図９と同じ半導体装置の製造工程中の断面図である。
【図１１】図９に続く半導体装置の製造工程中の断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の断面図である。
【図１３】図１１に続く半導体装置の製造工程中の断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の断面図である。
【図１５】図１３に続く半導体装置の製造工程中の断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の断面図である。
【図１７】図１５に続く半導体装置の製造工程中の断面図である。
【図１８】図１７と同じ半導体装置の製造工程中の断面図である。
【図１９】図１７に続く半導体装置の製造工程中の断面図である。
【図２０】図１９と同じ半導体装置の製造工程中の断面図である。
【図２１】図１９に続く半導体装置の製造工程中の断面図である。
【図２２】図２１と同じ半導体装置の製造工程中の断面図である。
【図２３】図２１に続く半導体装置の製造工程中の断面図である。
【図２４】図２３と同じ半導体装置の製造工程中の断面図である。
【図２５】実施の形態２の半導体装置の画素の一部であるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。
【図２６】図２５のＡ−Ａ線に沿う断面図である。
【図２７】実施の形態２の半導体装置の製造工程中の断面図である。
【図２８】実施の形態３の半導体装置の画素の一部であるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。
【図２９】図２８のＡ−Ａ線に沿う断面図である。
【図３０】実施の形態３の半導体装置の製造工程中の断面図である。
【図３１】実施の形態４の半導体装置の画素の一部であるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。
【図３２】図３１のＣ−Ｃ線に沿う断面図である。
【図３３】実施の形態５の半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１４】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のＣＭＯＳイメージセンサである例について説明する。
【００１５】
＜半導体装置の構成＞
図１は、本実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【００１６】
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には破線で囲んだ周辺回路領域２Ａがあり、周辺回路領域２Ａには、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路、列回路ＣＬＣ、スイッチＳＷＴおよび出力アンプＡＰが含まれる。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力アンプＡＰと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。
【００１７】
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプＡＰを介して出力される。
【００１８】
画素ＰＵの構成は、例えば、図２に示されるように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷をノードＮ１に転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
【００１９】
図２に示す回路例においては、接地電位ＧＮＤとノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
【００２０】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
【００２１】
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
【００２２】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードＮ１側の端部（後述の図３のフローティングディフュージョンＦＤに対応）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力アンプＡＰから出力信号として読み出される。
【００２３】
図３は、本実施の形態１の半導体装置の画素に含まれるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。
【００２４】
図３に示されるように、本実施の形態１の半導体装置の画素ＰＵに含まれるフォトダイオードＰＤと転送トランジスタＴＸとは、活性領域ＡｃＴＰ内に形成されている。
【００２５】
平面視において、活性領域ＡｃＴＰを横切るようにゲート電極Ｇｔが配置され、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型およびｐ型の不純物拡散領域（半導体領域）により構成されるが、図３では、フォトダイオードＰＤのｐ型半導体領域である表面層を構成するサブ領域ＰＲ１、ＰＲ２を図示している。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上にはプラグＰｆｄが配置され、ゲート電極Ｇｔ上にプラグＰｔｇが配置されている。
【００２６】
プラグＰｆｄ，Ｐｔｇおよび複数の配線層（例えば後述する図５に示される配線Ｍ１〜Ｍ３）により、転送トランジスタＴＸおよびフォトダイオードＰＤを他のトランジスタと接続することにより、図２に示される回路を形成することができる。
【００２７】
図４は、本実施の形態１の半導体装置の周辺回路領域２Ａに形成されるトランジスタを示す平面図である。
【００２８】
周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図４には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴを周辺トランジスタＬＴとして示されている。
【００２９】
図４に示されるように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬを横切るように周辺トランジスタＬＴのゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、後述するｎ＋型半導体領域ＳＤを含む周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグＰｔ１、Ｐｔ２が配置されている。
【００３０】
図４においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極Ｇｌｔ上のプラグを複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
【００３１】
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよい。
【００３２】
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態１の半導体装置の断面図（図５および図６）を参照しながら、本実施の形態１の半導体装置の構造を説明する。図５および図６は、本実施の形態１の半導体装置の断面図であり、図５は、図３のＡ−Ａ線に沿った断面図にほぼ対応し、図６は、図４のＢ−Ｂ線での断面図にほぼ対応している。
【００３３】
図５に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢに形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ型半導体領域ＰＲからなる。また、図６に示されるように、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
【００３４】
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
【００３５】
活性領域ＡｃＴＰの外周には、絶縁体からなる素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬなどの活性領域となる。
【００３６】
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、活性領域ＡｃＴＰ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。また、ｐ型ウエルＰＷ２は、活性領域ＡｃＬ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ２は、周辺トランジスタＬＴが形成される領域に形成されている。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、互いに、独立した領域であり、電気的にも独立である。
【００３７】
図５に示されるように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。
【００３８】
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域でもある。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く形成されている。
【００３９】
ｎ型半導体領域ＮＷの表面の一部には、ｐ型半導体領域ＰＲが形成されている。ｐ型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ型の半導体領域であり、ｐ型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
【００４０】
ｐ型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
【００４１】
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
【００４２】
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。フォトダイオードＰＤは、受光素子であり、光電変換素子である。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有する。ｎ型半導体領域ＮＷには、フォトダイオードＰＤで光電変換された電荷が蓄積されるので、ｎ型半導体領域ＮＷはフォトダイオードＰＤの電荷蓄積層と呼ぶことができる。また、ｐ型半導体領域ＰＲは、半導体基板ＳＢの主面側に形成されていることから、表面層と呼ぶことができる。
【００４３】
表面層（ｐ型半導体領域ＰＲ）は、半導体基板ＳＢの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成されている。すなわち、半導体基板ＳＢの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型半導体領域ＮＷの表面に、正孔（ホール）を多数キャリアとするｐ型半導体領域ＰＲである表面層を形成することにより、光が照射されていない状態での電子の発生を抑制し、暗電流の増加を抑制することができる。従って、表面層は、フォトダイオード最表面から湧き出る電子をそのｐ型半導体領域のホールと再結合させて、暗電流または暗時白欠陥を減少させる役割がある。
【００４４】
本実施の形態１の半導体装置では、表面層は、ｐ型半導体領域であるサブ領域ＰＲ１とｐ型半導体領域であるサブ領域ＰＲ２とで構成されている。サブ領域ＰＲ２の不純物濃度は、サブ領域ＰＲ１の不純物濃度よりも高い。半導体基板ＳＢの深さ方向において、サブ領域ＰＲ１の底面は、サブ領域ＰＲ２の底面よりも深い位置に形成されており、サブ領域ＰＲ１がｎ型半導体領域である電荷蓄積層（ｎ型半導体領域ＮＷ）と接している。また、半導体基板ＳＢの主面に沿う方向において、サブ領域ＰＲ１は、サブ領域ＰＲ２よりも、後述するゲート電極ＧｔまたはフローティングディフュージョンＦＤに近い側に配置されている。
【００４５】
転送トランジスタＴＸは、フォトダイオードＰＤで発生し、蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
【００４６】
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。転送トランジスタＴＸのフローティングディフュージョンＦＤ側には、ゲート電極Ｇｔの側壁上に、オフセットスペーサＯＳを介して、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００４７】
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域であり、ｐ型ウエルＰＷ１内に形成されている。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
【００４８】
ｎ型半導体領域ＮＷは、フォトダイオードＰＤの電荷蓄積層であり、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっている。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
【００４９】
フォトダイオードＰＤ（図５参照）の表面、すなわち表面層上には、例えば、窒化シリコン膜や酸化シリコン膜からなるオフセットスペーサＯＳが形成されている。このオフセットスペーサＯＳは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。このオフセットスペーサＯＳ上には、酸化シリコン膜からなる反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよび表面層の上に、オフセットスペーサＯＳを介して形成されている。反射防止膜ＡＲＦおよびオフセットスペーサＯＳの一部（端部）は、ゲート電極Ｇｔ上に乗り上げている。
【００５０】
一方、図６に示されるように、活性領域ＡｃＬのｐ型ウエルＰＷ２上には、ゲート絶縁膜ＧＯＸを介して、周辺トランジスタＬＴのゲート電極Ｇｌｔが形成されており、ゲート電極Ｇｌｔの両側の側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷが形成されている。また、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷ２中には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ型の低濃度半導体領域であるｎ−型半導体領域ＮＭと、ｎ型の高濃度半導体領域であるｎ＋型半導体領域ＳＤとからなる。さらに、周辺トランジスタＬＴのゲート電極Ｇｌｔ、ソース・ドレイン領域を構成するｎ＋型半導体領域ＳＤの表面には金属シリサイド層を形成してもよい。
【００５１】
図５および図６に示されるように、半導体基板ＳＢ上には、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびゲート電極Ｇｌｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全体上に形成されている。層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、プラグＰｆｄ，Ｐｔｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧが埋め込まれている。例えば、図５に示されるように、フローティングディフュージョンＦＤとしてのｎ型半導体領域ＮＲ上にプラグＰＧとしてプラグＰｆｄが形成されており、このプラグＰｆｄは、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達しており、ｎ型半導体領域ＮＲと電気的に接続されている。
【００５２】
プラグＰｆｄ，Ｐｔｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
【００５３】
プラグＰＧ（Ｐｆｄ，Ｐｔｇ，Ｐｔ１,Ｐｔ２）が埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
【００５４】
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
【００５５】
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合（図５および図６はこの場合に対応）は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
【００５６】
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００５７】
さらに、配線Ｍ３を形成した層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタが設けられていてもよい。
【００５８】
図５において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射する。フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型半導体領域ＮＷに蓄積される。そして、適切なタイミングで、転送トランジスタＴＸをオンする。具体的には、転送トランジスタＴＸのゲート電極Ｇｔにしきい値電圧以上の電圧を印加する。すると、転送トランジスタＴＸのゲート絶縁膜ＧＯＸ直下のチャネル形成領域にチャネル領域が形成され、転送トランジスタＴＸのソース領域としてのｎ型半導体領域ＮＷと、転送トランジスタＴＸのドレイン領域としてのｎ型半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型半導体領域ＮＷに蓄積された電子は、チャネル領域を通ってドレイン領域（ｎ型半導体領域ＮＲ）に達し、ドレイン領域（ｎ型半導体領域ＮＲ）からプラグＰｆｄおよび配線層を伝わって外部回路に取り出される。
【００５９】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について、図５〜図２４を参照して説明する。図面簡略化のために図２３および図２４に続く製造工程は、図５および図６を用いて説明する。
【００６０】
図７および図８は、本実施の形態１の半導体装置の製造工程を示す工程フロー図である。図９〜図２４ならびに図５および図６は、本実施の形態１の半導体装置の製造工程中の要部断面図である。図９〜図２４のうち、図９、図１１、図１３、図１５、図１７、図１９、図２１および図２３は、図５に相当する断面図、すなわち、図３のＡ−Ａ線に沿う位置での断面図である。図７〜図２４のうち、図１０、図１２、図１４、図１６、図１８、図２０、図２２および図２４は、図６に相当する断面図、すなわち、図４のＢ−Ｂ線に沿う位置での断面図である。
【００６１】
本実施の形態１の半導体装置を製造するために、まず、図７のＳ１工程に示されるように、半導体基板（半導体ウエハ）ＳＢを用意（準備）する。
【００６２】
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。
【００６３】
次に、図９および図１０は、半導体基板ＳＢに素子分離領域ＬＣＳを形成する工程（図７のＳ２工程）を示している。
【００６４】
素子分離領域ＬＣＳは、酸化膜などの絶縁膜からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆った状態で、半導体基板ＳＢを熱酸化することにより、窒化シリコン膜で覆われていない領域の半導体基板ＳＢの主面に、熱酸化膜からなる素子分離領域ＬＣＳを形成することができる。このような素子分離領域の形成法をＬＯＣＯＳ（Local oxidation of silicon）法という。素子分離領域ＬＣＳにより、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域が区画（規定）される。
【００６５】
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域ＬＣＳを形成してもよい。ＳＴＩ法を用いた場合、素子分離領域ＬＣＳは、半導体基板ＳＢの溝内に埋め込まれた絶縁膜（例えば酸化シリコン膜）からなる。例えば、半導体基板ＳＢのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆う。そして、その窒化シリコン膜をエッチングマスクとして半導体基板ＳＢをエッチングすることにより、半導体基板ＳＢに素子分離用の溝を形成し、その後、その素子分離用の溝内に酸化シリコン膜などの絶縁膜を埋め込むことにより、素子分離領域ＬＣＳを形成することができる。
【００６６】
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
【００６７】
次に、図１１および図１２は、画素領域１Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ１を形成する工程、周辺回路領域２Ａの半導体基板ＳＢにｐ型ウエル（ｐ型半導体領域）ＰＷ２を形成する工程（図７のＳ３工程）を示している。
【００６８】
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、また、ｎチャネル型の転送トランジスタＴＸを形成するためのｐ型ウエル領域でもある。ｐ型ウエルＰＷ２は、ｎチャネル型の周辺トランジスタＬＴを形成するためのｐ型ウエル領域である。
【００６９】
ｐ型ウエルＰＷ１，ＰＷ２は、それぞれ、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。
【００７０】
ｐ型ウエルＰＷ１は、画素領域１Ａにおいて、フォトダイオードＰＤが形成される領域と、転送トランジスタＴＸが形成される領域とにわたって形成される。すなわち、画素領域１Ａにおいて、活性領域ＡｃＴＰ全体にｐ型ウエルＰＷ１が形成される。ｐ型ウエルＰＷ２は、周辺回路領域２Ａに形成される。ｐ型ウエルＰＷ１を形成するためのイオン注入と、ｐ型ウエルＰＷ２を形成するためのイオン注入とは、異なるイオン注入工程で行うか、あるいは、同じイオン注入工程で行う。
【００７１】
ｐ型ウエルＰＷ１，ＰＷ２の導電型はｐ型であり、半導体基板ＳＢの導電型であるｎ型とは反対の導電型である。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面を基準として、素子分離領域ＬＣＳよりも深い。
【００７２】
次に、図１３および図１４は、ゲート電極Ｇｔ、Ｇｌｔの形成工程（図７のＳ４工程）を示している。画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して転送トランジスタＴＸ用のゲート電極Ｇｔを形成し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して周辺トランジスタＬＴ用のゲート電極Ｇｌｔを形成する。
【００７３】
すなわち、まず、半導体基板ＳＢの主面を洗浄処理などにより清浄化してから、半導体基板ＳＢの主面にゲート絶縁膜ＧＯＸ用の絶縁膜を形成する。このゲート絶縁膜ＧＯＸ用の絶縁膜は、例えば酸化シリコン膜からなり、熱酸化法などを用いて形成することができる。他の形態として、ゲート絶縁膜ＧＯＸ用の絶縁膜として、酸窒化シリコン膜や、あるいは、金属酸化物膜（例えばハフニウム酸化物膜）などの高誘電率絶縁膜を用いることもできる。それから、半導体基板ＳＢ上、すなわちゲート絶縁膜ＧＯＸ用の絶縁膜上に、ゲート電極用の導電膜（例えば多結晶シリコン膜）をＣＶＤ（Chemical Vapor Deposition）法などを用いて形成した後、このゲート電極用の導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、パターニングされた導電膜（例えば多結晶シリコン膜）からなるゲート電極Ｇｔ，Ｇｌｔを形成することができる。ゲート電極Ｇｔ，Ｇｌｔの下に残存するゲート絶縁膜ＧＯＸ用の絶縁膜が、ゲート絶縁膜ＧＯＸとなる。また、本実施の形態では、このゲート電極用の導電膜をパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極Ｇｔ，Ｇｌｔで覆われていない領域のゲート絶縁膜ＧＯＸ用の絶縁膜は除去される場合を例示している。しかしながら、ゲート電極Ｇｔ，Ｇｌｔで覆われていない領域の絶縁膜ＧＯＸを除去せずに、後の工程で行われるイオン注入の際に保護膜として用いるために残しても良い。
【００７４】
ゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極として機能し、画素領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｔの下のゲート絶縁膜ＧＯＸが、転送トランジスタＴＸのゲート絶縁膜として機能する。ゲート電極Ｇｌｔは、周辺トランジスタＬＴのゲート電極として機能し、周辺回路領域２Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上にゲート絶縁膜ＧＯＸを介して形成される。ゲート電極Ｇｌｔの下のゲート絶縁膜ＧＯＸが、周辺トランジスタＬＴのゲート絶縁膜として機能する。
【００７５】
次に、図１５および図１６は、ｎ型半導体領域ＮＷの形成工程（図７のＳ５工程）を示している。画素領域１Ａの半導体基板ＳＢに、ｎ型半導体領域ＮＷを形成する。ｎ型半導体領域ＮＷは、画素領域１Ａの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、形成することができる。
【００７６】
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く、ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成される。ｎ型半導体領域ＮＷは、ｐ型ウエルＰＷ１に内包されるように形成されるため、ｎ型半導体領域ＮＷの底面と側面とは、ｐ型ウエルＰＷ１に接している。
【００７７】
ｎ型半導体領域ＮＷは、画素領域１Ａの活性領域ＡｃＴＰ全体に形成されるのではなく、活性領域ＡｃＴＰの半導体基板ＳＢにおけるゲート電極Ｇｔの両側の領域のうち、一方の側（ソース側）に形成され、他方側（ドレイン側）には形成されない。
【００７８】
ｎ型半導体領域ＮＷは、具体的には、例えば次のようにして形成することができる。すなわち、図１５および図１６に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ１を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ１は、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの一方の側（ソース側）を開口（露出）する開口部ＯＰ１を有しており、画素領域１Ａの活性領域ＡｃＴＰにおけるゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）は、フォトレジストパターンＲＳ１で覆われている。それから、このフォトレジストパターンＲＳ１をマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢにｎ型の不純物イオンをイオン注入する。これにより、画素領域１Ａにおいて、開口部ＯＰ１に平面視で重なる位置の半導体基板ＳＢにｎ型不純物がイオン注入され、それによって、画素領域１Ａの活性領域ＡｃＴＰの半導体基板ＳＢに、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域ＮＷが形成される。その後、フォトレジストパターンＲＳ１は除去される。
【００７９】
また、ゲート電極Ｇｔとｎ型半導体領域ＮＷとのオーバーラップ量を十分に確保するために、半導体基板ＳＢの主面の法線に対して、例えば、１０°〜２０°程度の傾斜を有する斜めイオン注入をしても良い。斜めイオン注入の向きは、転送トランジスタＴＸのソース側からチャネル形成領域に向かう方向である。
【００８０】
なお、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、図１６に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ１が形成されている。すなわち、周辺回路領域２Ａ全体において、ゲート電極Ｇｌｔを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ１が形成されている。このため、ｎ型半導体領域ＮＷを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）では、フォトレジストパターンＲＳ１がマスク（イオン注入阻止マスク）として機能するため、イオン注入されない。つまり、ｎ型半導体領域ＮＷを形成するためのイオン注入の際には、ｎ型半導体領域ＮＷ形成領域以外の半導体基板ＳＢは、フォトレジストパターンＲＳ１で覆っておき、ｎ型半導体領域ＮＷ形成領域に選択的にｎ型不純物をイオン注入するのである。
【００８１】
次に、図１７および図１８は、ｐ型半導体領域ＰＲを形成する工程（図７のＳ６工程）を示している。
【００８２】
ｐ型半導体領域ＰＲは、例えば、ホウ素（Ｂ）等の不純物を半導体基板ＳＢにイオン注入することによって形成する。ｐ型半導体領域ＰＲは、低不純物濃度のサブ領域ＰＲ１と、サブ領域ＰＲ１よりも高不純物濃度のサブ領域ＰＲ２とで構成されている。
【００８３】
サブ領域ＰＲ１の不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。サブ領域ＰＲ１（の底面）の深さは、サブ領域ＰＲ２（の底面）の深さよりも深い、サブ領域ＰＲ１（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。つまり、サブ領域ＰＲ１がｎ型半導体領域ＮＷと接している。ｐ型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面領域）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ型半導体領域ＰＲを構成するサブ領域ＰＲ２とサブ領域ＰＲ１の下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
【００８４】
ｐ型半導体領域ＰＲは、具体的には、例えば次のようにして形成することができる。すなわち、図１７および図１８に示されるように、まず、半導体基板ＳＢ上にレジスト層としてフォトレジストパターン（フォトレジスト層）ＲＳ２を、フォトリソグラフィ技術を用いて形成する。フォトレジストパターンＲＳ２は、画素領域１Ａの活性領域ＡｃＴＰにおけるｐ型半導体領域ＰＲ形成領域を開口（露出）する開口部ＯＰ２を有している。図１７に示すように、フォトレジストパターンＲＳ２は、フローティングディフュージョンＦＤ形成領域を完全に覆って、ゲート電極Ｇｔを一部覆っている。開口部ＯＰ２を構成するフォトレジストパターンＲＳ２の一方の側壁はゲート電極Ｇｔ上に位置しており、他方の側壁は素子分離領域ＬＣＳ上に位置している。それから、このフォトレジストパターンＲＳ２をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢに、ホウ素（Ｂ）等の不純物をイオン注入する。これにより、画素領域１Ａにおいて、ｐ型ウエルＰＷ１の表層部分およびｎ型半導体領域ＮＷの表層部分にｐ型半導体領域ＰＲが形成される。その後、フォトレジストパターンＲＳ２は除去される。
【００８５】
サブ領域ＰＲ１は、半導体基板ＳＢの主面の法線ＮＬに対して、注入角度θ１（１０°〜２０°）の傾きを持つ斜めイオン注入法により、ホウ素（Ｂ）等の不純物を半導体基板ＳＢに導入する。この時の、不純物の注入量は、例えば、１×１０１３ｃｍ−２であり、注入エネルギーは５ｋｅＶである。サブ領域ＰＲ２は、半導体基板ＳＢの主面の法線ＮＬに対して、注入角度θ２（３０°）の傾きを持つ斜めイオン注入法により、ホウ素（Ｂ）等の不純物を半導体基板ＳＢに導入する。なお、斜めイオン注入は、ｐ型半導体領域ＰＲをゲート電極Ｇｔからオフセットさせるために実施されているので、注入角度θ１、θ２は、法線ＮＬに対してドレイン側に傾斜している。また、サブ領域ＰＲ２を形成するイオン注入において、不純物の注入量は、例えば、２×１０１３ｃｍ−２であり、注入エネルギーは５ｋｅＶである。サブ領域ＰＲ１、ＰＲ２の斜めイオン注入において、フォトレジストパターンＲＳ２は、ゲート電極Ｇｔのソース側（左端、フォトダイオードＰＤを形成する側）の肩部から離れているので、サブ領域ＰＲ１、ＰＲ２の形成位置は、ゲート電極Ｇｔのソース側の肩部によって決まる。なお、サブ領域ＰＲ１、ＰＲ２の形成は、どちらが先であっても良い。
【００８６】
サブ領域ＰＲ２の不純物注入量が、サブ領域ＰＲ１の不純物注入量よりも大であり、サブ領域ＰＲ２には、サブ領域ＰＲ１形成用の不純物も注入されるので、サブ領域ＰＲ２は、サブ領域ＰＲ１よりも高濃度である。また、半導体基板ＳＢの深さ方向において、サブ領域ＰＲ１はサブ領域ＰＲ２よりも深く形成されており、サブ領域ＰＲ１の底面は、サブ領域ＰＲ２の底面よりも深い（下側に位置する）ので、サブ領域ＰＲ１がｎ型半導体領域ＮＷに接している。
【００８７】
また、サブ領域ＰＲ１は、サブ領域ＰＲ２よりもゲート電極Ｇｔ（または、フォローティングディフュージョン）に近い側に配置されている。サブ領域ＰＲ２のゲート電極Ｇｔ側の端部は、サブ領域ＰＲ１で覆われており、サブ領域ＰＲ１のゲート電極Ｇｔ側の端部は、ｎ型半導体領域ＮＷで覆われている。
【００８８】
なお、ｐ型半導体領域ＰＲを形成するためのイオン注入工程においては、図１８に示されるように、周辺回路領域２Ａ全体にフォトレジストパターンＲＳ２が形成されている。すなわち、周辺回路領域２Ａ全体において、活性領域ＡｃＬを覆うように半導体基板ＳＢ上にフォトレジストパターンＲＳ２が形成されている。このため、ｐ型半導体領域ＰＲを形成するためのイオン注入工程においては、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）には、イオン注入されない。
【００８９】
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
【００９０】
ｐ型ウエルＰＷ１は、フォトダイオードＰＤを形成するためのｐ型半導体領域であり、ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であり、ｐ型半導体領域ＰＲは、フォトダイオードＰＤを形成するためのｐ型半導体領域である。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成され、また、ｐ型半導体領域ＰＲ（サブ領域ＰＲ１）とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。
【００９１】
また、ｐ型半導体領域ＰＲをイオン注入によって形成した後、結晶欠陥（主としてイオン注入に起因した結晶欠陥）を回復させるためのアニール処理、すなわち熱処理を行うことが好ましい。このアニール処理により、ｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＲの結晶欠陥を回復させることができる。
【００９２】
このアニール処理（熱処理）は、例えば、レーザアニール、マイクロ波アニール、ＲＴＡ（Rapid thermal anneal）、またはファーネスアニール、あるいは、それらの組み合わせにより、行うことができる。このイオン注入後に行うアニール処理（熱処理）の温度は、例えば３００〜１２００℃程度とすることができる。ここで、レーザアニールは、レーザを照射することによるアニール（熱処理）であり、マイクロ波アニールは、マイクロ波を照射することによるアニール（熱処理）であり、ＲＴＡは、ランプ加熱などを用いた短時間アニールであり、ファーネスアニールは、アニール炉で加熱することによるアニール（熱処理）である。
【００９３】
次に、図１９および図２０は、オフセットスペーサＯＳおよびｎ−型半導体領域ＮＭを形成する工程（図７のＳ７工程および図８のＳ８工程）を示している。
【００９４】
まず、画素領域１Ａおよび周辺回路領域２Ａにおいて、ゲート電極Ｇｔおよびゲート電極Ｇｌｔを覆うようにオフセットスペーサＯＳを形成する。オフセットスペーサＯＳは、例えば、窒化シリコン膜または酸化シリコン膜からなる。次に、画素領域１Ａを覆い、周辺回路領域２Ａを露出するパターンを有するフォトレジストパターンＲＳ３を形成し、オフセットスペーサＯＳに異方性ドライエッチを施す。その結果、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの側壁上に選択的にオフセットスペーサＯＳが形成される。
【００９５】
次に、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、ｎ−型半導体領域（ソース・ドレインエクステンション領域）ＮＭを形成する。
【００９６】
ｎ−型半導体領域ＮＭは、半導体基板ＳＢ上に周辺回路領域２Ａを開口（露出）するフォトレジストパターンＲＳ３をマスク（イオン注入阻止マスク）として用いて、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入する。この際、周辺回路領域２Ａでは、ゲート電極ＧｌｔおよびオフセットスペーサＯＳがマスク（イオン注入阻止マスク）として機能するため、ｎ−型半導体領域ＮＭは、ゲート電極ＧｌｔおよびオフセットスペーサＯＳに対して自己整合で形成される。その後、フォトレジストパターンＲＳ３は除去される。
【００９７】
なお、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程では、図１９に示されるように、画素領域１Ａにおいて、ゲート電極Ｇｔの表面を含めて半導体基板ＳＢ上に、フォトレジストパターンＲＳ３が形成されている。すなわち、ｎ−型半導体領域ＮＭを形成するためのイオン注入工程においては、画素領域１Ａにはイオン注入されない。
【００９８】
次に、図２１および図２２は、画素領域１Ａの半導体基板ＳＢ上に、反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷを形成する工程（図８のＳ９工程）を示している。
【００９９】
反射防止膜ＡＲＦおよびサイドウォールスペーサＳＷは、例えば次のようにして形成することができる。すなわち、まず、半導体基板ＳＢの主面上に、ゲート電極Ｇｔ，ＧｌｔおよびオフセットスペーサＯＳを覆うように、絶縁膜ＺＭ１を形成する。この絶縁膜ＺＭ１は、反射防止膜ＡＲＦ形成用の絶縁膜とサイドウォールスペーサＳＷ形成用の絶縁膜とを兼ねている。次に、反射防止膜ＡＲＦを形成する領域の絶縁膜ＺＭ１上に、フォトレジストパターンＲＳ４を形成する。フォトレジストパターンＲＳ４は、転送トランジスタＴＸのソース側を完全に覆っている。つまり、転送トランジスタＴＸのソース側に設けられたｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＲを完全に覆っている。図２１に示すように、フォトレジストパターンＲＳ４の一端はゲート電極Ｇｔ上に位置し、他端は素子分離領域ＬＣＳ上に位置している。また、フォトレジストパターンＲＳ４は、転送トランジスタＴＸのゲート電極Ｇｔの一部であるドレイン領域および周辺回路領域２Ａを露出している。なお、反射防止膜ＡＲＦを構成する絶縁膜ＺＭ１は、例えば、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜からなり、これらを積層した膜で構成することも可能である。また、本実施の形態ではオフセットスペーサＯＳを残しているが、絶縁膜ＺＭ１にオフセットスペーサＯＳを除去しても良い。
【０１００】
このフォトレジストパターンＲＳ４をマスク（エッチングマスク）として用いて、絶縁膜ＺＭ１をＲＩＥ（Reactive Ion Etching）法などの異方性ドライエッチングによりエッチバックする。これにより、ゲート電極Ｇｔ，Ｇｌｔの側壁上に絶縁膜ＺＭ１を局所的に残すことにより、サイドウォールスペーサＳＷを形成するとともに、フォトレジストパターンＲＳ４の下に絶縁膜ＺＭ１を残すことにより、反射防止膜ＡＲＦを形成する。反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ型半導体領域ＰＲ上にオフセットスペーサＯＳを介して形成され、反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げている。
【０１０１】
ゲート電極Ｇｌｔの両側壁上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷが形成されるが、ゲート電極Ｇｔについては、ゲート電極Ｇｔの両側壁上のうち、ドレイン側（フローティングディフュージョンＦＤ側）の側壁上に、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷが形成される。ゲート電極Ｇｔのソース側の側壁は、オフセットスペーサＯＳを介して反射防止膜ＡＲＦで覆われる。異方性ドライエッチングの後、フォトレジストパターンＲＳ４は除去される。
【０１０２】
次に、図２３および図２４は、ｎ型半導体領域ＮＲの形成工程（図８のＳ１０工程）を示している。画素領域１Ａの活性領域ＡｃＴＰにおいて、ゲート電極Ｇｔの両側のうちの他方の側（ドレイン側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、リン（Ｐ）またはヒ素（Ａｓ）の不純物をイオン注入することによりｎ型半導体領域ＮＲを形成する。なお、ドレイン側は、ｎ型半導体領域ＮＷが形成されている側とは反対側に対応している。
【０１０３】
ｎ型半導体領域ＮＲを形成するイオン注入工程では、反射防止膜ＡＲＦおよびゲート電極Ｇｔがマスク（イオン注入阻止マスク）として機能するため、半導体基板ＳＢにおける反射防止膜ＡＲＦおよびゲート電極Ｇｔの直下の領域では、不純物の注入が防止される。これにより、図２３に示されるように、転送トランジスタＴＸのゲート電極Ｇｔの両側のうちの他方の側（ドレイン側、すなわちｎ型半導体領域ＮＷが形成されている側とは反対側）の半導体基板ＳＢ（ｐ型ウエルＰＷ１）中に、ｎ型半導体領域ＮＲを形成することができる。
【０１０４】
ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成される。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するｎ型の高濃度半導体領域である。ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。
【０１０５】
また、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔ、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷの合成体の両側の半導体基板ＳＢ（ｐ型ウエルＰＷ２）中に、イオン注入によりｎ＋型半導体領域ＳＤを形成する。ｎ＋型半導体領域ＳＤを形成するイオン注入の際には、ゲート電極Ｇｌｔとその側壁上のオフセットスペーサＯＳおよびサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することができる。このため、周辺回路領域２Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ２）におけるゲート電極Ｇｌｔ、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷに対して自己整合的に、ｎ＋型半導体領域ＳＤが形成される。
【０１０６】
ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＮＭと同じ導電型（ここではｎ型）の半導体領域であるが、ｎ−型半導体領域ＮＭよりも、不純物濃度（ｎ型不純物濃度）が高く、かつ、深さ（接合深さ）が深い。これにより、周辺回路領域２Ａにおいて、周辺トランジスタＬＴのソースまたはドレインとして機能する半導体領域（ソース・ドレイン領域）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＮＭにより形成される。従って、周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ構造を有している。
【０１０７】
なお、ｎ型半導体領域ＮＲとｎ＋型半導体領域ＳＤとは、同じイオン注入工程により形成することができるが、別々のイオン注入により形成することも可能である。
【０１０８】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図８のＳ１１工程）。
【０１０９】
以上の工程により、半導体基板ＳＢの各画素領域１Ａに、フォトダイオードＰＤおよび転送トランジスタＴＸが形成される。また、半導体基板ＳＢの周辺回路領域２Ａに、ＭＩＳＦＥＴとしての周辺トランジスタＬＴが形成される。
【０１１０】
以下、層間絶縁膜ＩＬ１〜ＩＬ４、プラグＰＧおよび配線Ｍ１〜Ｍ４等は、図５および図６の完成断面図を参照しながら説明する。
【０１１１】
まず、半導体基板ＳＢの主面（主面全面）上に、層間絶縁膜ＩＬ１およびプラグＰＧを形成する工程を実施する（図８のＳ１２工程〜Ｓ１４工程）。すなわち、ゲート電極Ｇｔ，Ｇｌｔ、サイドウォールスペーサＳＷおよび反射防止膜ＡＲＦを覆うように、半導体基板ＳＢ上に層間絶縁膜ＩＬ１を形成する（図８のＳ１２工程）。層間絶縁膜ＩＬ１として、例えば、ＴＥＯＳ（tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を半導体基板ＳＢ上に堆積することができる。
【０１１２】
層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して、層間絶縁膜ＩＬ１の上面を平坦化する。
【０１１３】
次に、層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔、開口部）ＣＴを形成する（図８のＳ１３工程）。コンタクトホールＣＴは、層間絶縁膜ＩＬ１を貫通するように形成される。コンタクトホールＣＴは、例えば、ｎ型半導体領域ＮＲ上や、ｎ＋型半導体領域ＳＤ上などに形成される。ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴの底部では、ｎ型半導体領域ＮＲの表面の一部が露出される。また、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴの底部では、ｎ＋型半導体領域ＳＤの表面の一部が露出される。
【０１１４】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図８のＳ１４工程）。プラグＰＧは、例えば次のようにして形成することができる。
【０１１５】
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底面および内壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜とチタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなり、スパッタリング法などを用いて形成することができる。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図５および図６では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
【０１１６】
プラグＰＧには、プラグＰｆｄ，Ｐｔ１，Ｐｔ２がある。このうち、プラグＰｆｄは、ｎ型半導体領域ＮＲ上に形成されたコンタクトホールＣＴに埋め込まれており、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達して、ｎ型半導体領域ＮＲと電気的に接続されている。また、プラグＰｔ１，Ｐｔ２のそれぞれは、ｎ＋型半導体領域ＳＤ上に形成されたコンタクトホールＣＴに埋め込まれており、ｎ＋型半導体領域ＳＤと電気的に接続されている。
【０１１７】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する工程を実施する。
【０１１８】
例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜との積層膜を、ＣＶＤ法などを用いて形成してから、その積層膜に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。それから、配線溝の内部（底面および内壁上）を含む層間絶縁膜ＩＬ２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、タンタル（Ｔａ）膜と該タンタル膜上の窒化タンタル（ＴａＮ）膜との積層膜からなり、スパッタリング法などを用いて形成することができる。それから、バリア導体膜上にシード膜として薄い銅膜をスパッタリング法などで堆積してから、電解めっき法によりシード膜上に主導体膜として銅めっき膜を堆積し、この銅めっき膜により配線溝の内部を埋め込む。それから、配線溝の外部（層間絶縁膜ＩＬ２上）の不要な銅めっき膜、シード膜およびバリア導体膜をＣＭＰ法などにより除去することにより、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図５および図６では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。このように、配線溝の内部にバリア膜、シード膜および銅めっき膜を埋め込むことにより、配線Ｍ１を形成することができる。
【０１１９】
更に、同様にして、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。配線Ｍ１は、シングルダマシン法により形成したが、配線Ｍ２および配線Ｍ３は、シングルダマシン法またはデュアルダマシン法により形成することができる。
【０１２０】
なお、層間絶縁膜ＩＬ３中には、配線Ｍ２と配線Ｍ１との間に配置されて配線Ｍ２と配線Ｍ１とを接続するビア部も形成され、層間絶縁膜ＩＬ４中には、配線Ｍ３と配線Ｍ２との間に配置されて配線Ｍ３と配線Ｍ２とを接続するビア部も形成される。配線Ｍ２をデュアルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２と一緒に配線Ｍ２と一体的に形成されるが、配線Ｍ２をシングルダマシン法により形成した場合は、配線Ｍ２と配線Ｍ１とを接続するビア部は、配線Ｍ２とは別々に形成される。同様に、配線Ｍ３をデュアルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３と一緒に配線Ｍ３と一体的に形成されるが、配線Ｍ３をシングルダマシン法により形成した場合は、配線Ｍ３と配線Ｍ２とを接続するビア部は、配線Ｍ３とは別々に形成される。
【０１２１】
次に、図５に示されるように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードＰＤを構成するｎ型半導体領域ＮＷと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。また、不要であれば、マイクロレンズＭＬの取り付けは、省略することもできる。
【０１２２】
以上の工程により、本実施の形態１の半導体装置を製造することができる。
【０１２３】
＜本実施の形態１の主要な特徴と効果について＞
フォトダイオードＰＤの電荷蓄積層上の表面層を低濃度のサブ領域ＰＲ１と高濃度のサブ領域ＰＲ２とで構成し、低濃度のサブ領域ＰＲ１を高濃度のサブ領域ＰＲ２よりも転送トランジスタＴＸのゲート電極Ｇｔ（または、フローティングディフュージョンＦＤ）に近い側に配置した。フォトダイオードＰＤが形成される領域の半導体基板ＳＢの主面に、広範囲にわたって（特に、ゲート電極Ｇｔの近くに）表面層（ｐ型半導体層ＰＲ）を形成することができるので、暗電流および暗時白欠陥を低減できる。
【０１２４】
また、ゲート電極Ｇｔに近い側を低濃度のサブ領域ＰＲ１としたことで、フォトダイオードＰＤの電荷蓄積層から転送トランジスタＴＸのフローティングディフュージョンＦＤに転送される電荷の転送特性が劣化するのを防止できる。
【０１２５】
また、フォトダイオードＰＤの電荷蓄積層上の表面層を低濃度のサブ領域ＰＲ１と高濃度のサブ領域ＰＲ２とで構成し、低濃度のサブ領域ＰＲ１を高濃度のサブ領域ＰＲ２よりも深く形成し、低濃度のサブ領域ＰＲ１がｎ型半導体領域ＮＷと接する構造としたことで、電荷蓄積層であるｎ型半導体領域ＮＷの飽和電荷の低減を防止することができる。
【０１２６】
また、サブ領域ＰＲ１、ＰＲ２を、ゲート電極Ｇｔをマスクとして、異なる注入角度を用いた斜めイオン注入により形成することで、サブ領域ＰＲ１、ＰＲ２の位置精度を向上することができる。
【０１２７】
また、サブ領域ＰＲ１、ＰＲ２を形成するイオン注入において、ゲート電極Ｇｔを共通（同一）のマスクとして使用するため、製造工程数を低減することができる。
【０１２８】
（実施の形態２）
本実施の形態２は、実施の形態１の変形例に相当する。本実施の形態２では、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ３で構成されている。図２５は、本実施の形態２の半導体装置の画素に含まれるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。実施の形態１の場合と同様に、フォトダイオードＰＤのｐ型半導体領域である表面層を構成するサブ領域ＰＲ１、ＰＲ２、ＰＲ３を図示している。図２６は、本実施の形態２の半導体装置の断面図であり、図２５のＡ−Ａ線に沿った断面図に対応している。
【０１２９】
図２５および図２６に示すように、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ３で構成されている。サブ領域ＰＲ３は、ｐ型半導体領域であり、その不純物濃度は、サブ領域ＰＲ１よりも低濃度である。半導体基板ＳＢの主面方向および深さ方向において、サブ領域ＰＲ３は、サブ領域ＰＲ１を覆うように配置されている。サブ領域ＰＲ３の底面は、サブ領域ＰＲ１の底面よりも深く、サブ領域ＰＲ３のゲート電極Ｇｔ側の端部は、サブ領域ＰＲ１のゲートＧｔ側の端部よりもゲート電極Ｇｔ（または、フローティングディフュージョンＦＤ）に近く配置されており、サブ領域ＰＲ３のゲート電極Ｇｔ側の端部がゲート電極Ｇｔの下に入り込んでいる。そして、ゲート電極Ｇｔの下部において、サブ領域ＰＲ３は、ｎ型半導体領域ＮＷで覆われている。つまり、サブ領域ＰＲ３とｐ型ウエルＰＷ１との間には、ｎ型半導体領域ＮＷが配置されている。
【０１３０】
図２７は、サブ領域ＰＲ３を形成する工程を示す断面図であり、実施の形態１のｐ型半導体領域ＰＲを形成する工程（図７のＳ６工程）に対応している。つまり、実施の形態１のサブ領域ＰＲ１、ＰＲ２の形成の後に、サブ領域ＰＲ３を形成する。サブ領域ＰＲ３は、半導体基板ＳＢの主面の法線ＮＬに対して、注入角度θ３（２°〜４°）の傾きを持つ斜めイオン注入法により、ホウ素（Ｂ）等の不純物を半導体基板ＳＢに導入する。この時の、不純物の注入量は、例えば、２×１０１２ｃｍ−２であり、注入エネルギーは５ｋｅＶである。ただし、注入角度θ３は、サブ領域ＰＲ１、ＰＲ２の注入角度θ１、θ２とは、逆方向に傾斜しており、法線ＮＬに対して、ソース側に傾斜している。なお、フォトレジストパターンＲＳ２は、サブ領域ＰＲ１、ＰＲ２の形成時のものをそのまま使用できる。サブ領域ＰＲ３の注入角度θ３を、サブ領域ＰＲ１の注入角度θ１よりも小とすることで、サブ領域ＰＲ３の深さをサブ領域ＰＲ１の深さよりも深くしている。なお、サブ領域ＰＲ３は、サブ領域ＰＲ１及びサブ領域ＰＲ２よりも低濃度であるため、実質的に作用するのはサブ領域ＰＲ１及びサブ領域ＰＲ２が形成されていないゲート電極Ｇｔの近傍のみとなる。
【０１３１】
本実施の形態２によれば、実施の形態１に記載した効果の他に、次の効果を得ることができる。
【０１３２】
サブ領域ＰＲ３をサブ領域ＰＲ１よりもゲート電極Ｇｔに近い位置に、低濃度で形成したことにより、転送トランジスタＴＸの電荷の転送特性が劣化するのを防止できる。
【０１３３】
また、サブ領域ＰＲ１のゲート電極Ｇｔ側にｐ型半導体領域であるサブ領域ＰＲ３を設けたことにより、暗電流および暗時白欠陥を低減できる。
【０１３４】
（実施の形態３）
本実施の形態３は、実施の形態１の変形例に相当する。本実施の形態３では、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ４で構成されている。図２８は、本実施の形態３の半導体装置の画素に含まれるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。実施の形態１の場合と同様に、フォトダイオードＰＤのｐ型半導体領域である表面層を構成するサブ領域ＰＲ１、ＰＲ２、ＰＲ４を図示している。図２９は、本実施の形態３の半導体装置の断面図であり、図２８のＡ−Ａ線に沿った断面図に対応している。図３０は、本実施の形態３の半導体装置の製造工程を示す断面図であり、図２８のＡ−Ａ線に沿った断面図に対応している。
【０１３５】
図２８および図２９に示すように、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ４で構成されている。半導体基板ＳＢの主面方向および深さ方向において、サブ領域ＰＲ４はサブ領域ＰＲ２に覆われ、サブ領域ＰＲ２はサブ領域ＰＲ１に覆われている。サブ領域ＰＲ４は、ｐ型半導体領域であり、その不純物濃度は、サブ領域ＰＲ１またはサブ領域ＰＲ２よりも高濃度である。サブ領域ＰＲ４の底面は、サブ領域ＰＲ２の底面よりも浅い位置に形成されている。さらに、サブ領域ＰＲ４のゲート電極Ｇｔ側の端部は、サブ領域ＰＲ１およびサブ領域ＰＲ２のゲート電極Ｇｔ側の端部よりもゲート電極Ｇｔ（または、フローティングディフュージョンＦＤ）から遠く配置されている。
【０１３６】
図３０は、サブ領域ＰＲ４を形成する工程を示す断面図であり、実施の形態１のｐ型半導体領域ＰＲを形成する工程（図７のＳ６工程）に対応している。つまり、実施の形態１のサブ領域ＰＲ１、ＰＲ２の形成の後に、サブ領域ＰＲ４を形成する。サブ領域ＰＲ４は、半導体基板ＳＢの主面の法線ＮＬに対して注入角度θ４の傾きを持つ斜めイオン注入法により、ホウ素（Ｂ）等の不純物を半導体基板ＳＢに導入する。注入角度θ４は注入角度θ２よりも大きい角度である。この時の、不純物の注入量は、例えば、２×１０１２ｃｍ−２であり、注入エネルギーは５ｋｅＶである。なお、フォトレジストパターンＲＳ２は、サブ領域ＰＲ１、ＰＲ２の形成時のものをそのまま使用できる。サブ領域ＰＲ４を形成するイオン注入の注入角度を、サブ領域ＰＲ２形成用の注入角度θ２よりも大きくすることで、サブ領域ＰＲ４の深さをサブ領域ＰＲ２の深さよりも浅くしている。また、サブ領域ＰＲ４を形成するための不純物注入量は、サブ領域ＰＲ２を形成するための不純物注入量（２×１０１３ｃｍ−２）およびサブ領域ＰＲ１を形成するための不純物注入量（１×１０１３ｃｍ−２）よりも低濃度であるが、サブ領域ＰＲ４は、サブ領域ＰＲ１およびサブ領域ＰＲ２と重なる領域であるため、サブ領域ＰＲ４の不純物濃度は、サブ領域ＰＲ２の不純物濃度よりも高濃度となる。
【０１３７】
本実施の形態３によれば、実施の形態１に記載した効果の他に、次の効果を得ることができる。
【０１３８】
また、サブ領域ＰＲ４を設けたことにより、ゲート電極Ｇｔ側に近い位置により低濃度のサブ領域ＰＲ２、サブ領域ＰＲ１が形成されているため、暗電流および暗時白欠陥を低減できる。
【０１３９】
フォトダイオードＰＤ領域の中央部から転送トランジスタＴＸのゲート電極Ｇｔに向けて表面層を構成するｐ型半導体領域の不純物濃度を徐々に低減することにより、フォトダイオードＰＤの電荷蓄積層の電荷が転送トランジスタＴＸ側に移動しやすくなる。
【０１４０】
（実施の形態４）
本実施の形態４は、実施の形態１の変形例に相当する。本実施の形態４では、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ５で構成されている。図３１は、本実施の形態４の半導体装置の画素に含まれるフォトダイオードＰＤと転送トランジスタＴＸを示す平面図である。実施の形態１の場合と同様に、フォトダイオードＰＤのｐ型半導体領域である表面層を構成するサブ領域ＰＲ１、ＰＲ２、ＰＲ５を図示している。図３２は、本実施の形態４の半導体装置の断面図であり、図３１のＣ−Ｃ線に沿った断面図に対応している。
【０１４１】
図３１および図３２に示すように、フォトダイオードＰＤの表面層がサブ領域ＰＲ１、ＰＲ２、ＰＲ５で構成されている。サブ領域ＰＲ５は、ｐ型半導体領域であり、その不純物濃度は、サブ領域ＰＲ２よりも高濃度であり、サブ領域ＰＲ２よりも浅い。一対のサブ領域ＰＲ５は、転送トランジスタＴＸのゲート幅方向において、フォトダイオードＰＤ形成領域の両端に形成されている。つまり、転送トランジスタＴＸのチャネル幅方向においては、サブ領域ＰＲ５、サブ領域ＰＲ２、サブ領域ＰＲ５の順に配置されている。したがって、転送トランジスタＴＸのゲート幅方向においては、フォトダイオードＰＤの周辺に位置する電荷が中央部に向かって移動しやすいポテンシャル分布となっている。また転送トランジスタＴＸのゲート長方向においては、フォトダイオードＰＤの周辺部では、ゲート電極Ｇｔに向かって、サブ領域ＰＲ５、サブ領域ＰＲ２、サブ領域ＰＲ１の順に配置され、フォトダイオードＰＤの中央部では、ゲート電極Ｇｔに向かって、サブ領域ＰＲ２、サブ領域ＰＲ１の順に配置されている。つまり、ゲート長方向においては、電過蓄積層の電荷が、ゲート電極Ｇｔに向かって移動しやすいポテンシャル分布となっている。したがって、フォトダイオードＰＤの電荷蓄積層の電荷を、無駄なく、効率的に転送トランジスタＴＸによりフローティングディフュージョンンＦＤへ転送することができる。
【０１４２】
本実施の形態４によれば、実施の形態１に記載した効果の他に、上記の効果を得ることができる。
【０１４３】
（実施の形態５）
本実施の形態５は、実施の形態１の半導体装置の製造方法に関する変形例に相当する。実施の形態１では、図１７を用いて説明したように、表面層であるｐ型半導体領域ＰＲを構成するサブ領域ＰＲ１、ＰＲ２を異なるイオン注入工程を用いて形成した（図７のＳ６工程）。本実施の形態５では、表面層を構成するサブ領域ＰＲ６、ＰＲ７を一回のイオン注入工程で形成する。
【０１４４】
本実施の形態５の半導体装置の製造方法では、実施の形態１の図７のＳ４〜Ｓ６の工程の画素領域１Ａの製造方法を、以下の通りに置き換える。図３３〜図３８は、本実施の形態５の半導体装置の画素領域１Ａの製造工程断面図である。
【０１４５】
図３３は、絶縁膜ＺＭ２の形成工程を示している。図７のＳ３工程を完了した後、図３３に示すように半導体基板ＳＢの主面に絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、例えば、酸化シリコン膜からなり、その膜厚は、転送トランジスタＴＸのゲート絶縁膜ＧＯＸの膜厚と等しいか、またはそれ以上とする。次に、絶縁膜ＺＭ２上にフォトレジストパターン（フォトレジスト層）ＲＳ５を形成する。
【０１４６】
次に、図３４に示すように、フォトレジストパターンＲＳ５をマスクとして用い、絶縁膜ＺＭ２に、例えば、ドライエッチングを施し、半導体基板ＳＢの主面上にパターニングされた絶縁膜ＺＭ２を形成する。パターニングされた絶縁膜ＺＭ２は、転送トランジスタＴＸのゲート長方向に一端と他端とを有する。ドライエッチングが完了したのち、フォトレジストパターンＲＳ５を除去する。
【０１４７】
図３５は、転送トランジスタＴＸのゲート絶縁膜ＧＯＸの形成工程、図３６は、転送トランジスタＴＸのゲート電極Ｇｔの形成工程を示している。実施の形態１の図１３（図７のＳ４工程）に対応している。図３５に示すように、半導体基板ＳＢの主面に所望の膜厚を有するゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、半導体基板ＳＢの主面を酸化することによって形成するため、ゲート絶縁膜ＧＯＸは、絶縁膜ＺＭ２と半導体基板ＳＢの主面との間にも形成される。したがって、絶縁膜ＺＭ２が存在する領域は、ゲート絶縁膜ＧＯＸと絶縁膜ＺＭ２の積層構造となり、絶縁膜ＺＭ２が存在しない領域に比べて、絶縁膜の膜厚が大となっている。
【０１４８】
図３６は、ゲート電極Ｇｔの形成工程を示している。図１３で説明したように、絶縁膜ＺＭ２およびゲート絶縁膜ＧＯＸ上にゲート電極Ｇｔを形成するが、ゲート電極Ｇｔは、絶縁膜ＺＭ２の一端を露出するように配置される。なお、前述の実施の形態１と同様に、ゲート電極Ｇｔで覆われていない領域の絶縁膜ＧＯＸを除去せずに、残しておいても良い。
【０１４９】
図３７は、ｎ型半導体領域ＮＷの形成工程（図７のＳ５工程に相当）を示している。図１５を用いて説明した通り、画素領域１Ａの半導体基板ＳＢにリン（Ｐ）またヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ型半導体領域ＮＷを形成する。フォトレジストパターンＲＳ１も図１５で説明したものと同様である。
【０１５０】
図３８は、フォトダイオードＰＤの表面層となるｐ型半導体領域ＰＲを形成する工程（図７のＳ６工程に相当）を示している。半導体基板ＳＢ上に、図１７を用いて説明したフォトレジストパターンＲＳ２を形成し、半導体基板ＳＢに、ホウ素（Ｂ）等の不純物をイオン注入する。イオン注入は、半導体基板ＳＢの主面の法線方向から実施する。このイオン注入により、画素領域１Ａにおいて、サブ領域ＰＲ６とサブ領域ＰＲ７で構成されたｐ型半導体領域ＰＲが形成される。半導体基板ＳＢの主面上の単層絶縁膜（ゲート絶縁膜ＧＯＸ）を透過した不純物で形成されたサブ領域ＰＲ７の不純物濃度は、半導体基板ＳＢの主面上の積層絶縁膜（ゲート絶縁膜ＧＯＸと絶縁膜ＺＭ２）を透過した不純物で形成されたサブ領域ＰＲ６の不純物濃度よりも大となる。また、ゲート電極Ｇｔ側に積層絶縁膜が配置されているので、低不純物濃度のサブ領域ＰＲ６は、高不純物濃度のサブ領域ＰＲ７よりゲート電極Ｇｔ側で、サブ領域ＰＲ７よりも浅く形成される。
【０１５１】
この後、図７に示すＳ７工程以降を実施することで、実施の形態５の半導体装置が完成する。
【０１５２】
本実施の形態５によれば、実施の形態１に記載した効果の他に、次の効果を得ることができる。
【０１５３】
このように、異なる膜厚の絶縁膜を用いて、イオン注入を実施することにより、一回のイオン注入で異なる不純物濃度を有する領域を同時に形成することができる。
【０１５４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１５５】
例えば、本発明の実施形態は、裏面照射型のＣＭＯＳイメージセンサにも適用できる。
【符号の説明】
【０１５６】
ＦＤ  フローティングディフュージョン
Ｇｔ  ゲート電極
ＮＷ  ｎ型半導体領域
ＰＤ  フォトダイオード
ＰＲ  ｐ型半導体領域
ＰＲ１  第１サブ領域
ＰＲ２  第２サブ領域
ＴＸ  転送トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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