(57)【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と反対の第２の面とを有する半導体基板と、
前記半導体基板の前記第１の面上に設けられた第１の電極と、
前記半導体基板の前記第２の面上に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間の電流を制御するために前記半導体基板上に設けられたゲート電極と、
前記ゲート電極から離れて前記半導体基板の前記第２の面上に設けられ、ゲートパッド部を有するゲートパッド電極と、
前記ゲートパッド電極から離れて前記半導体基板の前記第２の面上に設けられ、前記ゲートパッド電極と前記半導体基板の縁との間に配置され、テストパッド部を有するテストパッド電極と、
前記ゲートパッド電極から離れ、前記ゲート電極と前記テストパッド電極とを互いにつなぐ配線電極と、
前記ゲートパッド電極と、前記テストパッド電極および前記配線電極の少なくともいずれかと、を互いにつなぐ少なくとも１つのゲート抵抗層と、
前記第２の電極および前記ゲートパッド電極の各々を部分的に覆い、かつ前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部とを露出する保護絶縁膜と、
を備え、前記保護絶縁膜は、外周端と、前記第２の電極上の第１の内周端と、前記ゲートパッド電極上の第２の内周端とを有し、前記外周端と前記第２の内周端との間の最小距離は、前記外周端と前記第１の内周端との間の最小距離以上である、電力用半導体装置。
【請求項２】
前記テストパッド電極は、前記ゲート抵抗層上に配置された部分を含む、請求項１に記載の電力用半導体装置。
【請求項３】
前記少なくとの１つのゲート抵抗層は、平面視において前記テストパッド電極の外に配置され、前記ゲートパッド電極と前記配線電極とを互いにつなぐゲート抵抗層を含む、請求項１または２に記載の電力用半導体装置。
【請求項４】
電力用半導体装置を準備する工程を備え、前記電力用半導体装置は、
第１の面と、前記第１の面と反対の第２の面とを有する半導体基板と、
前記半導体基板の前記第１の面上に設けられた第１の電極と、
前記半導体基板の前記第２の面上に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間の電流を制御するために前記半導体基板上に設けられたゲート電極と、
前記ゲート電極から離れて前記半導体基板の前記第２の面上に設けられ、ゲートパッド部を有するゲートパッド電極と、
前記ゲートパッド電極から離れて前記半導体基板の前記第２の面上に設けられ、前記ゲートパッド電極と前記半導体基板の縁との間に配置され、テストパッド部を有するテストパッド電極と、
前記ゲートパッド電極から離れ、前記ゲート電極と前記テストパッド電極とを互いにつなぐ配線電極と、
前記ゲートパッド電極と、前記テストパッド電極および前記配線電極の少なくともいずれかと、を互いにつなぐ少なくとも１つのゲート抵抗層と、
前記第２の電極および前記ゲートパッド電極の各々を部分的に覆い、かつ前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部とを露出する保護絶縁膜と、
を含み、さらに
前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部との間の電気抵抗を測定する工程と、
前記テストパッド電極の前記テストパッド部を絶縁体によって覆いつつ、前記第１の電極と前記第２の電極との間の耐電圧を測定する工程と、
を備える、電力用半導体装置の製造方法。
【請求項５】
前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部との間の電気抵抗を測定する工程の後、かつ前記第１の電極と前記第２の電極との間の耐電圧を測定する工程の前に、前記テストパッド電極の前記テストパッド部を覆う第２の保護絶縁膜を形成する工程をさらに備える、請求項４に記載の電力用半導体装置の製造方法。
【請求項６】
電力用半導体装置を準備する工程を備え、前記電力用半導体装置は、
第１の面と、前記第１の面と反対の第２の面とを有する半導体基板と、
前記半導体基板の前記第１の面上に設けられた第１の電極と、
前記半導体基板の前記第２の面上に設けられた第２の電極と、
前記第１の電極と前記第２の電極との間の電流を制御するために前記半導体基板上に設けられたゲート電極と、
前記ゲート電極から離れて前記半導体基板の前記第２の面上に設けられ、ゲートパッド部を有するゲートパッド電極と、
前記ゲートパッド電極から離れて前記半導体基板の前記第２の面上に設けられ、前記ゲートパッド電極と前記半導体基板の縁との間に配置され、テストパッド部を有するテストパッド電極と、
前記ゲートパッド電極から離れ、前記ゲート電極と前記テストパッド電極とを互いにつなぐ配線電極と、
前記ゲートパッド電極と、前記テストパッド電極および前記配線電極の少なくともいずれかと、を互いにつなぐ少なくとも１つのゲート抵抗層と、
を含み、さらに
前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部との間の電気抵抗を測定する工程と、
前記ゲートパッド電極の前記ゲートパッド部と前記テストパッド電極の前記テストパッド部との間の電気抵抗を測定する工程の後に、前記テストパッド電極の前記テストパッド部を覆い、かつ前記ゲートパッド電極の前記ゲートパッド部を露出する保護絶縁膜を形成する工程と、
前記保護絶縁膜を形成する工程の後に、前記第１の電極と前記第２の電極との間の耐電圧を測定する工程と、
を備える、電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置および電力用半導体装置の製造方法に関し、特に、ゲート電極を有する電力用半導体装置、およびゲート電極を有する電力用半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電力用半導体装置として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）およびＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｏｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子が広く用いられている。スイッチング素子の典型的な使用においては、動作速度が速いほど、すなわちスイッチングの周波数が高いほど、電力損失を抑えることができる。特に、ＭＯＳＦＥＴのようなユニポーラ素子は、ＩＧＢＴのようなバイポーラ素子に比して、耐電圧の大きさでは劣るものの動作速度を上げることができる。近年、半導体材料として耐電圧の確保に有利な炭化珪素（ＳｉＣ）が用いられ始めており、これにより、６００Ｖ〜３．３ｋＶ程度の高耐電圧領域においても、バイポーラ素子に代わりユニポーラ素子を用いることができるようになってきている。これにより、低電圧領域だけでなく高耐電圧領域においても高速スイッチングが可能となってきている。よって、スイッチング素子の高速動作を適切に行うことの重要性がいっそう増してきている。
【０００３】
耐電圧以外のスイッチング素子の基本性能として電力容量がある。単一の半導体チップによる電力容量を超える電力が扱われる場合、複数の半導体チップが並列接続されることによって、必要な電力容量が確保され得る。この場合、半導体チップ間でスイッチング素子のオン／オフのタイミングにずれが生じないことが望ましい。実際には、半導体チップ間での素子特性のばらつきに起因して、オン／オフのタイミングにも、ある程度のばらつきがある。このばらつきが大きいと、特に高速動作において、望ましくない発振現象が生じ得る。発振を抑えるためには、スイッチングの制御信号が入力される端子としてのゲート端子にゲート抵抗が直列に接続される。ゲート抵抗の抵抗値は、高速動作自体が困難とならないよう、必要最小限の大きさとされることが好ましい。
【０００４】
ゲート抵抗は半導体スイッチング素子内に内蔵され得る。たとえば特開２０１１−２３８６９０号公報（特許文献１）によれば、ゲート端子とゲート電極との間を接続する抵抗素子が半導体基板上に設けられる。
【０００５】
このようなゲート抵抗、すなわち内蔵ゲート抵抗、として、たとえば、ゲート電極と同じ材料からなるゲート抵抗層が設けられる。ゲート抵抗層は、ゲート電界を発生するためのゲート電極と、ゲート電極へ信号を印加するためのゲートパッドとを接続するように配置される。なお、半導体チップの表面上には、パッシベーション膜とも称されることのある保護絶縁膜が一般に設けられる。たとえば特開２０１２−２４４１０２号公報（特許文献２）に示されているように、保護絶縁膜には電極パッドを露出するための開口部が設けられる。
【０００６】
ゲート抵抗層の厚さおよび抵抗率などには製造ばらつきがあるため、ゲート抵抗値にも半導体チップ間でばらつきがある。ゲート抵抗値のばらつきは、半導体チップの製造に用いられるウエハ間で大きく、特に、製造ロットの異なるウエハ間で大きい。ゲート抵抗値のばらつきが大きいと、スイッチング素子のオン／オフのタイミングのばらつきも大きくなる。その結果、ゲート抵抗が設けられていても発振が発生しやすくなる。よって、半導体チップ間でのゲート抵抗のばらつきを抑えるために、内蔵ゲート抵抗の抵抗値を測定し、その結果に基づいて半導体チップを選別する必要がある。すなわちゲート抵抗の測定による試験が必要である。
【０００７】
電力用半導体チップの他の重要な試験として耐電圧の測定がある。耐電圧の測定は高電圧で行われることから、半導体チップの終端部で放電が生じてしまうことがある。特開２０１２−２４７１９６号公報（特許文献３）によれば、終端部での放電を防止することを目的とした半導体テスト治具が開示されている。この治具は、プローブピンを平面視で囲むように設けられた絶縁物を有する。プローブピンが被検体に形成された電極と接触すると共に、絶縁物が被検体に接触する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−２３８６９０号公報
【特許文献２】特開２０１２−２４４１０２号公報
【特許文献３】特開２０１２−２４７１９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体チップに内蔵されたゲート抵抗の抵抗値の測定には、ゲート抵抗層とゲート電極との間に電気的に接続されたテストパッドを必要とする。測定時にはテストパッドとゲートパッドとの各々にプローブが当てられる。ゲート抵抗の測定精度を十分に確保するためには、プローブとパッドとの間の接触抵抗をキャンセルする必要があり、そのためには４端子測定法を用いる必要がある。よってゲートパッドおよびテストパッドの各々は、２本のプローブを当てることができる程度に大きい必要がある。この比較的大きいテストパッドの存在によって、半導体チップの全面積のうち電流が流される領域の面積、すなわち有効面積、が小さくなってしまうことがあった。
【００１０】
半導体チップの有効面積をより大きくする目的で、ゲートパッドおよびテストパッドの配置を工夫することが考えられる。しかしながらこれらの配置によっては、ドレイン電極（第１の電極）とソース電極（第２の電極）との間に高電圧が印加される耐電圧測定時に、ゲートパッドと、半導体チップの縁との間で放電が生じてしまうことがあった。この放電は、上記特開２０１２−２４７１９６号公報に開示された治具により抑制はできるものの、より確実に抑制することが望まれる場合があった。またこのような特殊な治具を用いることなく測定を行うことが望まれる場合があった。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、有効面積を大きく確保しつつ、耐電圧測定時における、ゲートパッドと半導体チップの縁との間での放電の発生を抑制することができる半導体装置を提供することである。また他の目的は、有効面積を大きく確保しつつ、簡略な構成を有する半導体装置を提供することである。またさらに他の目的は、有効面積を大きく確保することができる半導体装置の製造方法を提供することである。またさらに他の目的は、有効面積を大きく確保しつつ、耐電圧測定時における、ゲートパッドと半導体チップの縁との間での放電の発生を抑制することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の一の局面に従う電力用半導体装置は、半導体基板と、第１の電極と、第２の電極と、ゲート電極と、ゲートパッド電極と、テストパッド電極と、配線電極と、少なくとも１つのゲート抵抗層と、保護絶縁膜と、を有する。半導体基板は、第１の面と、第１の面と反対の第２の面とを有している。第１の電極は半導体基板の第１の面上に設けられている。第２の電極は半導体基板の第２の面上に設けられている。ゲート電極は、第１の電極と第２の電極との間の電流を制御するために半導体基板上に設けられている。ゲートパッド電極は、ゲート電極から離れて半導体基板の第２の面上に設けられおり、ゲートパッド部を有している。テストパッド電極は、ゲートパッド電極から離れて半導体基板の第２の面上に設けられており、ゲートパッド電極と半導体基板の縁との間に配置されており、テストパッド部を有している。配線電極は、ゲートパッド電極から離れており、ゲート電極とテストパッド電極とを互いにつないでいる。ゲート抵抗層は、ゲートパッド電極と、テストパッド電極および配線電極の少なくともいずれかと、を互いにつないでいる。保護絶縁膜は、第２の電極およびゲートパッド電極の各々を部分的に覆っており、かつゲートパッド電極のゲートパッド部とテストパッド電極のテストパッド部とを露出している。保護絶縁膜は、外周端と、第２の電極上の第１の内周端と、ゲートパッド電極上の第２の内周端とを有する。外周端と第２の内周端との間の最小距離は、外周端と第１の内周端との間の最小距離以上である。
【００１４】
本発明の一の局面に従う、電力用半導体装置の製造方法は、次の工程を有する。電力用半導体装置が準備される。電力用半導体装置は、半導体基板と、第１の電極と、第２の電極と、ゲート電極と、ゲートパッド電極と、テストパッド電極と、配線電極と、少なくとも１つのゲート抵抗層と、第１の保護絶縁膜と、を有する。半導体基板は、第１の面と、第１の面と反対の第２の面とを有している。第１の電極は半導体基板の第１の面上に設けられている。第２の電極は半導体基板の第２の面上に設けられている。ゲート電極は、第１の電極と第２の電極との間の電流を制御するために半導体基板上に設けられている。ゲートパッド電極は、ゲート電極から離れて半導体基板の第２の面上に設けられおり、ゲートパッド部を有している。テストパッド電極は、ゲートパッド電極から離れて半導体基板の第２の面上に設けられており、ゲートパッド電極と半導体基板の縁との間に配置されており、テストパッド部を有している。配線電極は、ゲートパッド電極から離れており、ゲート電極とテストパッド電極とを互いにつないでいる。ゲート抵抗層は、ゲートパッド電極と、テストパッド電極および配線電極の少なくともいずれかと、を互いにつないでいる。第１の保護絶縁膜は、第２の電極およびゲートパッド電極の各々を部分的に覆っており、かつゲートパッド電極のゲートパッド部とテストパッド電極のテストパッド部とを露出している。ゲートパッド電極のゲートパッド部とテストパッド電極のテストパッド部との間の電気抵抗が測定される。テストパッド電極のテストパッド部を絶縁体によって覆いつつ、第１の電極と第２の電極との間の耐電圧が測定される。
【００１５】
本発明の他の局面に従う、電力用半導体装置の製造方法は、次の工程を有する。電力用半導体装置が準備される。電力用半導体装置は、半導体基板と、第１の電極と、第２の電極と、ゲート電極と、ゲートパッド電極と、テストパッド電極と、配線電極と、少なくとも１つのゲート抵抗層と、を有する。半導体基板は、第１の面と、第１の面と反対の第２の面とを有している。第１の電極は半導体基板の第１の面上に設けられている。第２の電極は半導体基板の第２の面上に設けられている。ゲート電極は、第１の電極と第２の電極との間の電流を制御するために半導体基板上に設けられている。ゲートパッド電極は、ゲート電極から離れて半導体基板の第２の面上に設けられおり、ゲートパッド部を有している。テストパッド電極は、ゲートパッド電極から離れて半導体基板の第２の面上に設けられており、ゲートパッド電極と半導体基板の縁との間に配置されており、テストパッド部を有している。配線電極は、ゲートパッド電極から離れており、ゲート電極とテストパッド電極とを互いにつないでいる。ゲート抵抗層は、ゲートパッド電極と、テストパッド電極および配線電極の少なくともいずれかと、を互いにつないでいる。ゲートパッド電極のゲートパッド部とテストパッド電極のテストパッド部との間の電気抵抗が測定される。ゲートパッド電極のゲートパッド部とテストパッド電極のテストパッド部との間の電気抵抗を測定する工程の後に、テストパッド電極のテストパッド部を覆い、かつゲートパッド電極のゲートパッド部を露出する保護絶縁膜が形成される。保護絶縁膜が形成された後に、第１の電極と第２の電極との間の耐電圧が測定される。
【発明の効果】
【００１６】
本発明の一の局面に従う電力用半導体装置によれば、第１に、ゲートパッド電極と半導体基板の縁との間領域を利用してテストパッド電極が設けられている。これにより電力用半導体装置の有効面積を大きく確保することができる。第２に、保護絶縁膜に関して、外周端と第２の内周端との間の最小距離は、外周端と第１の内周端との最小距離以上である。これにより耐電圧測定時において、外周端と、ゲートパッド電極上に位置する第２の内周端との間で放電が発生することを防止することができる。
【００１７】
本発明の他の局面に従う電力用半導体装置によれば、第１に、ゲートパッド電極と半導体基板の縁との間領域を利用してテストパッド電極が設けられている。これにより電力用半導体装置の有効面積を大きく確保することができる。第２に、ゲート電極は第２の電極から電気的に分離されている。これにより、ゲート電極と第２の電極との間を電気的に接続するための構成を設ける必要がない。よって電力用半導体装置の構成が簡略化される。
【００１８】
本発明の一の局面に従う、電力用半導体装置の製造方法によれば、ゲートパッド電極と半導体基板の縁との間領域を利用してテストパッド電極が設けられる。これにより電力用半導体装置の有効面積を大きく確保することができる。
【００１９】
本発明の他の局面に従う、電力用半導体装置の製造方法によれば、第１に、ゲートパッド電極と半導体基板の縁との間領域を利用してテストパッド電極が設けられる。これにより電力用半導体装置の有効面積を大きく確保することができる。第２に、テストパッド部を覆う保護絶縁膜の形成後に、耐電圧が測定される。これにより耐電圧測定時に、テストパッド部と、半導体基板の縁との間で放電が発生することを防止することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す回路図である。
【図２】本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。
【図３】図２における保護絶縁膜の図示を省略した概略上面図である。
【図４】図２の線ＩＶ−ＩＶに沿う概略部分断面図である。
【図５】図２の線Ｖ−Ｖに沿う概略部分断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の構成を概略的に示すフロー図である。
【図７】図６におけるゲート抵抗の測定の工程を概略的に示す部分断面図である。
【図８】図６における耐電圧の測定の工程を概略的に示す部分断面図である。
【図９】本発明の実施の形態２における半導体装置の構成を、保護絶縁膜の図示を省略しつつ概略的に示す上面図である。
【図１０】本発明の実施の形態３における半導体装置の製造方法における耐電圧の測定の工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態４における半導体装置の構成を概略的に示す部分断面図である。
【図１２】本発明の実施の形態４における半導体装置の製造方法の構成を概略的に示すフロー図である。
【図１３】図１２における半導体チップの準備の工程を概略的に示す部分断面図である。
【図１４】図１２におけるゲート抵抗の測定の工程を概略的に示す部分断面図である。
【図１５】図１２における耐電圧の測定の工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態５における半導体装置の構成を概略的に示す部分断面図である。
【発明を実施するための形態】
【００２１】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２２】
＜実施の形態１＞
（構成）
図１は、本実施の形態における半導体チップ９１（電力用半導体装置）の構成を概略的に示す回路図である。半導体チップ９１は、トランジスタ構造ＴＲのゲート電極５０と、ゲートパッド部ＰＧとの間に、ゲート抵抗素子としてのゲート抵抗層５１を有している。これにより、ゲートパッド部ＰＧに印加されたゲート信号は、ゲート抵抗素子としてのゲート抵抗層５１を介して、ゲート電極５０に入力される。また半導体チップ９１は、ゲート抵抗層５１とゲート電極５０との間に接続されたテストパッド部ＰＴを有する。これにより、ゲートパッド部ＰＧとテストパッド部ＰＴとの間の電気抵抗を測定することができる。よって、ゲート抵抗素子としてのゲート抵抗層５１の抵抗値を知ることができる。
【００２３】
図２は、本実施の形態における半導体チップ９１の構成を概略的に示す上面図である。図３は、図２における保護絶縁膜６５の図示を省略した概略上面図である。図４および図５のそれぞれは、図２の線ＩＶ−ＩＶおよび線Ｖ−Ｖに沿う概略部分断面図である。
【００２４】
半導体チップ９１（電力用半導体装置）は、エピタキシャル基板１０（半導体基板）と、ドレイン電極３１（第１の電極）と、ソース電極３２（第２の電極）と、ゲート電極５０と、ゲートパッド電極３３と、テストパッド電極４１と、配線電極４２と、複数のゲート抵抗層５１と、絶縁膜６１，６２と、保護絶縁膜６５とを有する。エピタキシャル基板１０は、下面Ｓ１（第１の面）と、下面Ｓ１と反対の上面Ｓ２（第２の面）とを有している。上面Ｓ２上には、トランジスタ構造ＴＲ（図１）としてのＭＯＳＦＥＴ構造と、それを囲む耐圧終端領域１３とが設けられている。以下、より具体的な構成について説明する。
【００２５】
エピタキシャル基板１０は、縁ＥＷを有する。縁ＥＷは、半導体ウエハに対するダイシングによって形成されたものである。エピタキシャル基板１０は、下面Ｓ１を成す単結晶基板１１と、単結晶基板１１の下面Ｓ１と反対の面上に設けられ、上面Ｓ２を成すエピタキシャル層とを有している。単結晶基板１１はｎ型（第１の導電型）を有している。単結晶基板１１はＳｉＣから成る。エピタキシャル層は、ドリフト層１２と、耐圧終端領域１３と、ウェル領域１４と、ソース領域１５とを有している。エピタキシャル層はＳｉＣから成る。
【００２６】
ドリフト層１２は、単結晶基板１１の、下面Ｓ１と反対の面上に設けられている。ドリフト層１２は、ｎ型を有しており、単結晶基板１１の不純物濃度よりも高い不純物濃度を有している。耐圧終端領域１３は、ドリフト層１２上に設けられており、ｐ型を有している。耐圧終端領域１３は、上面Ｓ２の外周領域上に配置されており、好ましくは、平面視（図３の視野）において、トランジスタ構造ＴＲを成すセル領域を囲んでいる。ウェル領域１４は、上面Ｓ２上に設けられており、ｐ型を有している。ソース領域１５は、ウェル領域１４上に設けられており、ウェル領域１４によってドリフト層１２から隔てられている。ソース領域１５はｎ型を有しており、ドリフト層１２の不純物濃度よりも高い不純物濃度を有している。
【００２７】
ドレイン電極３１はエピタキシャル基板１０の下面Ｓ１上に設けられている。ソース電極３２は、エピタキシャル基板１０の上面Ｓ２上に設けられており、ウェル領域１４およびソース領域１５の各々に接している。ソース電極３２は、半導体チップ９１の外部との接続のためのソースパッド部ＰＳを有している。ソース電極３２は、たとえばアルミニウム（Ａｌ）から成る。
【００２８】
ゲート電極５０は、エピタキシャル基板１０の上面Ｓ２上にゲート絶縁膜を介して設けられている。なお図４および図５において、ゲート絶縁膜は、絶縁膜６２のうちエピタキシャル基板１０とゲート電極５０との間の部分である。ゲート電極５０は、ドレイン電極３１とソース電極３２との間の電流を制御するためのものであり、具体的には、ソース領域１５とドリフト層１２との間をつなぐウェル領域１４上のチャネルを制御するためのものである。ゲート電極５０にオン電圧が印加されると、ゲート絶縁膜を介してゲート電極５０と対向するウェル領域１４の表面に反転層が形成されることで、チャネルが形成される。ゲート電極５０は、ソース電極３２から電気的に分離されている。ゲート電極５０は、たとえば、ドーピングされたポリシリコンから成る。
【００２９】
ゲートパッド電極３３は、ゲート電極５０から離れてエピタキシャル基板１０の上面Ｓ２上に設けられている。ゲートパッド電極３３は、半導体チップ９１の外部からゲート電圧を印加するためのゲートパッド部ＰＧを有している。
【００３０】
テストパッド電極４１は、ゲートパッド電極３３から離れてエピタキシャル基板１０の上面Ｓ２上に設けられており、ゲートパッド電極３３とエピタキシャル基板１０の縁ＥＷとの間に配置されている。テストパッド電極４１は、ゲート抵抗層５１上に配置された部分を含むことが好ましい。テストパッド電極４１は、半導体チップ９１のゲート抵抗の測定時にプローブを当てるためのテストパッド部ＰＴを有している。テストパッド電極４１は、たとえばＡｌから成る。
【００３１】
配線電極４２は、ゲートパッド電極３３から離れており、ゲート電極５０とテストパッド電極４１とを互いにつないでいる。配線電極４２は、たとえばＡｌから成る。テストパッド電極４１および配線電極４２は、一体に形成された電極層４０を構成していてもよい。電極層４０は、図３に示すように、ゲートパッド電極３３を囲んでいてもよい。電極層４０は、一の材料によって一体に形成された層であることが好ましい。なおここでいう「一の材料」は積層材料であってもよい。配線電極４２は、ソース電極３２から離れて設けられている。配線電極４２は、図３に示すようにソース電極３２を囲んでいてもよい。
【００３２】
ゲート抵抗層５１は、ゲートパッド電極３３と、テストパッド電極４１および配線電極４２（図３）の少なくともいずれかと、を互いにつないでいる。ゲート抵抗層５１は、本実施の形態においては図５に示すように、ゲートパッド電極３３と配線電極４２とを互いにつないでいる。ゲート抵抗層５１の厚さは、たとえば０．５μｍ程度である。ゲート抵抗層５１は、たとえば、ドーピングされたポリシリコンから成る。ゲート抵抗層５１は、半導体チップ９１の製造方法を簡素化する上では、ゲート電極５０の材料と同じ材料から成ることが好ましい。
【００３３】
ゲート抵抗層５１の大きさおよび配置は、ゲート抵抗層５１によるゲート抵抗値Ｒおよび発熱を考慮して決められる。ゲート抵抗値Ｒはゲート抵抗層５１の長さＬと幅Ｗと厚さｄとで決まる。厚さｄが固定されている場合、ゲート抵抗値Ｒは、長さＬおよび幅Ｗの比によって調整され得る。
【００３４】
半導体チップ９１の有効面積が大きい場合、すなわち大容量の場合、ゲート容量が大きいので、スイッチング動作時にゲート抵抗層５１に瞬間的に流れる電流Ｉも大きい。ゲート抵抗層５１には、Ｉ２・Ｒの電力による発熱が発生する。ゲート抵抗層５１の温度は、発熱量と、ゲート抵抗層５１の冷却の熱抵抗値とで決まる。発熱量に対して熱抵抗値が高いと、ゲート抵抗層５１の温度が大きく上昇し、場合によってはゲート抵抗層５１の耐熱温度以上になることで破損または恒久的な抵抗値の変化を引き起こし得る。またこれらの状況にまで至らなくても、実際の使用時においてゲート抵抗値Ｒが設計想定値からずれる問題がある。
【００３５】
このような問題を避けるためには、ゲート抵抗層５１の面積をより大きくすることにより、熱抵抗値を小さくすればよい。たとえば、長さＬ＝１５μｍかつ幅Ｗ＝３μｍの場合から、長さＬ＝１５０μｍかつ幅Ｗ＝３０μｍへの変更がなされることで、ゲート抵抗値Ｒを変えることなくゲート抵抗層５１の面積を１００倍とすることができる。これにより熱抵抗をおおよそ１／１００にすることができる。このように、上記問題を防止する点は、ゲート抵抗層５１の面積をより大きくすることが望まれる。ここでゲート抵抗層５１の面積の単純な増大は半導体チップ９１の有効面積の減少につながり得るが、本実施の形態によれば、後述するように、そのような有効面積の減少を抑えることが可能である。
【００３６】
保護絶縁膜６５はソース電極３２およびゲートパッド電極３３の各々を部分的に覆っている。保護絶縁膜６５は、たとえばポリイミド膜である。保護絶縁膜６５の厚さは、たとえば数μｍ〜数十μｍである。保護絶縁膜６５は、ゲートパッド電極３３のゲートパッド部ＰＧを露出する開口部ＯＧと、テストパッド電極４１のテストパッド部ＰＴを露出する開口部ＯＴと、ソース電極３２のソースパッド部ＰＳを露出する開口部ＯＳとを有している。
【００３７】
保護絶縁膜６５は外周端ＥＰを有する。外周端ＥＰは、エピタキシャル基板１０の縁ＥＷを形成するダイシングを容易化するためには、エピタキシャル基板１０の縁ＥＷよりも内側に配置されていることが好ましい。保護絶縁膜６５は、外周端ＥＰと反対の端として、ソース電極３２上の第１の内周端ＥＳと、ゲートパッド電極３３上の第２の内周端ＥＧと、テストパッド電極４１上の第３の内周端ＥＴとを有している。外周端ＥＰと第１の内周端ＥＳとの間の最小距離ＬＳは、耐電圧測定時にこれらの間で放電が生じない程度に大きい必要がある。最小距離ＬＳは、耐電圧３．３ｋＶの場合、たとえば１．５ｍｍ程度である。また外周端ＥＰと第２の内周端ＥＧとの間の最小距離ＬＧは、耐電圧測定時におけるこれらの間での放電の発生を抑えるために、最小距離ＬＳ以上とされている。
【００３８】
（製造方法）
次に半導体チップ９１の製造方法について説明する。
【００３９】
まず、耐電圧測定が未だ行われていない半導体チップ９１が準備される（図６：ステップＳ１０）。
【００４０】
図７を参照して、次に、ゲートパッド電極３３のゲートパッド部ＰＧとテストパッド電極４１のテストパッド部ＰＴとの間の電気抵抗、すなわちゲート抵抗、が、４端子測定法を用いて測定される（図６：ステップＳ３０）。具体的には、２つのプローブ７１および７２がテストパッド部ＰＴに当てられ、２つのプローブ７３および７４がゲートパッド部ＰＧに当てられる。４つのプローブ７１〜７４のうち外側に位置するプローブ７１と７４との間に微小な電流が流されつつ、内側のプローブ７２と７３との間の電圧が測定される。これより、プローブのコンタクト抵抗の影響を受けずに抵抗値を正確に測定することができる。プローブ７１〜７４の各々はテスタヘッド７０によって保持され得る。テスタヘッド７０の変位によって、プローブ７１〜７４を半導体チップ９１に当てたり離したりすることができる。このようにして測定された抵抗値に基づき、所定の仕様を満たさないゲート抵抗を有する半導体チップ９１が工程から除かれる。これにより、仕様を満たすゲート抵抗を有する半導体チップ９１を得ることができる。
【００４１】
図８を参照して、次に、ドレイン電極３１とソース電極３２との間の耐電圧が測定される（図６：ステップＳ５０）。この測定において、ドレイン電極３１とソース電極３２との間にプローブなど（図示せず）を用いて高電圧が印加される。この際に、ゲート電極５０の電圧の制御のため、ゲートパッド部ＰＧにプローブ７５が当てられる。なおこのプローブ７５は、４端子測定法による測定を目的としたものではないため、単一のプローブであってよい。このようにして測定された耐電圧に基づき、所定の仕様を満たさない耐電圧を有する半導体チップ９１が工程から除かれる。これにより、仕様を満たす耐電圧を有する半導体チップ９１を得ることができる。
【００４２】
以上により、仕様を満たす耐電圧およびゲート抵抗を有する半導体チップ９１が得られる。
【００４３】
（効果）
上記のようにして得られた複数の半導体チップ９１を電気的に並列に接続し、その後、ゲルまたはモールド材によって封止することで、大きな電力容量を有する電力用半導体モジュールを得ることができる。この電力用半導体モジュールは、その内部に設けられた複数の半導体チップ間でのゲート抵抗値のばらつきが小さいので、高周波動作時においても発振現象を生じにくい。なお、後述する他の実施の形態の半導体チップによっても、このような電力用半導体モジュールを製造し得る。
【００４４】
各半導体チップ９１の耐電圧測定時における外周端ＥＰと第２の内周端ＥＧとの間の放電を抑えるには、最小距離ＬＧ（図２）を、ある程度以上大きくする必要があり、たとえば耐電圧３．３ｋＶの場合、最小距離ＬＧは１．５ｍｍ程度以上とする必要がある。このため、ゲートパッド部ＰＧの外側（図２における上側）に、ある程度の大きさを有する領域が存在する。本実施の形態においては、この領域を利用してテストパッド部ＰＴが配置されている。言い換えれば、図３に示すように、ゲートパッド電極３３（図３）とエピタキシャル基板１０の縁ＥＷ（図２）との間の領域を利用してテストパッド電極４１が設けられている。これにより、電流経路であるソース電極３２（図３）の面積をほとんど減じることなくテストパッド部ＰＴを配置することができる。よって、半導体チップ９１の有効面積を大きく確保することができる。
【００４５】
また単数ではなく複数のゲート抵抗層５１が設けられることにより、ゲート抵抗層５１をより広い領域内に分散して配置することができる。ゲート抵抗層５１からの熱流は、厚さ方向（図５における縦方向）だけでなく斜め方向にも流れるので、熱抵抗は、ゲート抵抗層５１自体の面積Ｓ（＝Ｌ×Ｗ）より実効的に広い面積で決まる。したがって、大きな１つのゲート抵抗層ではなく、それが分割された複数のゲート抵抗層を用いることで、熱抵抗を小さくすることができる。これにより、ゲート抵抗層５１の熱抵抗を低減することができる。よって、ゲート抵抗層５１の発熱に起因した半導体チップ９１の破損またはゲート抵抗の変化をより確実に避けることができる。
【００４６】
また保護絶縁膜６５に関して、外周端ＥＰと第２の内周端ＥＧとの間の最小距離ＬＧは、外周端ＥＰと第１の内周端ＥＳとの最小距離ＬＳ以上である。これにより耐電圧測定時において、外周端ＥＰと、ゲートパッド電極３３上に位置する第２の内周端ＥＧとの間で放電が発生することを防止することができる。
【００４７】
またゲート電極５０はソース電極３２から電気的に分離されている。これにより、ゲート電極５０とソース電極３２との間を電気的に接続するための構成を設ける必要がない。よって半導体チップ９１の構成が簡略化される。
【００４８】
テストパッド電極４１は、ゲート抵抗層５１上に配置された部分を含むことが好ましい。この場合、テストパッド電極４１の下方の領域がゲート抵抗層５１の配置に利用される。よって半導体チップ９１の有効面積をより大きく確保することができる。
【００４９】
＜実施の形態２＞
図９は、本実施の形態における半導体チップ９２（電力用半導体装置）の構成を、保護絶縁膜６５（図２）の図示を省略しつつ概略的に示す上面図である。半導体チップ９１は、ゲート抵抗層５１（図３）に代わり、複数のゲート抵抗層５１Ｖを有する。ゲート抵抗層５１Ｖの各々は、平面視においてテストパッド電極４１の外に配置されており、ゲートパッド電極３３と配線電極４２とを互いにつないでいる。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５０】
本実施の形態によれば、平面視においてテストパッド電極４１と重ならないようなゲート抵抗層５１Ｖの配置が可能となる。よってゲート抵抗層５１Ｖをより広い領域内に分散して配置することができる。よって、ゲート抵抗層の熱抵抗を低減することができる。よって、ゲート抵抗層の発熱に起因した半導体チップ９１の破損またはゲート抵抗の変化をより確実に避けることができる。変形例として、ゲート抵抗層の熱抵抗をより低減するために、本実施の形態のゲート抵抗層５１（図３）と、実施の形態１のゲート抵抗層５１Ｖ（図９）との両方が設けられてもよい。
【００５１】
なお大きな抵抗値を得るために、ゲート抵抗層５１Ｖの長さＬを長くする必要がある場合がある。この場合、ゲート抵抗層５１Ｖのうちゲートパッド電極３３の下方に位置する部分の割合を増やすことで、ゲートパッド電極３３と、それに隣接する配線電極４２との間の距離の増大を抑えることができる。これにより、ゲート抵抗層５１Ｖを設けることに伴う有効面積の減少を抑えることができる。
【００５２】
＜実施の形態３＞
前述した実施の形態１においては、耐電圧を測定するステップＳ５０（図６）において、図８に示すように、テストパッド電極４１のテストパッド部ＰＴが露出されている。このため耐電圧測定時において、保護絶縁膜６５の外周端ＥＰと、テストパッド電極４１上に位置する第３の内周端ＥＴとの間での放電を避けるには、外周端ＥＰからテストパッド部ＰＴを、ある程度離して配置する必要がある。たとえば耐電圧３．３ｋＶの場合、第３の内周端ＥＴを外周端ＥＰから１．５ｍｍ程度離せば、放電の発生をかなり抑えることができるが、放電を完全に防止することは困難である。第３の内周端ＥＴを外周端ＥＰからより大きく離すことは、半導体チップ９１の有効面積の大きな減少につながり得る。
【００５３】
図１０を参照して、本実施の形態においては、ドレイン電極３１とソース電極３２との間の耐電圧が、テストパッド電極４１のテストパッド部ＰＴを絶縁体によって覆いつつ測定される。具体的には、耐電圧測定時にテストパッド部ＰＴが、テスタヘッド７０に取り付けられたゴムパッド７９によって覆われる。好ましくは、ゴムパッド７９は、エピタキシャル基板１０の外周領域に設けられた耐圧終端領域１３を覆うように配置される。
【００５４】
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５５】
本実施の形態によれば、半導体チップ９１の有効面積を犠牲にすることなく、耐電圧測定時において、外周端ＥＰと、テストパッド電極４１上に位置する第３の内周端ＥＴとの間で放電が発生することを、より確実に防止することができる。
【００５６】
なお耐電圧測定後に半導体チップ９１が実際に使用される際には、テストパッド部ＰＴは、半導体チップ９１を封止するゲルまたはモールド材によって覆われている。よってその時点ではテストパッド部ＰＴにおける放電は生じない。
【００５７】
＜実施の形態４＞
図１１は、本実施の形態における半導体チップ９４（電力用半導体装置）の構成を概略的に示す部分断面図である。半導体チップ９４は、保護絶縁膜６５（図５）の代わりに保護絶縁膜６６を有している。保護絶縁膜６６は、保護絶縁膜６５と同様にゲートパッド電極３３のゲートパッド部ＰＧを露出しているが、テストパッド電極４１のテストパッド部ＰＴは覆っている。
【００５８】
次に半導体チップ９２の製造方法について説明する。図１３を参照して、まず、保護絶縁膜６６が未だ形成されていない半導体チップ９０が準備される（図１２：ステップＳ１０）。図１４を参照して、ゲートパッド電極３３のゲートパッド部ＰＧとテストパッド電極４１のテストパッド部ＰＴとの間の電気抵抗、すなわちゲート抵抗、が測定される（図１２：ステップＳ３０）。このステップＳ３０の後に、保護絶縁膜６６（図１１）が形成される（図１２：ステップＳ４０）。図１５を参照して、上記ステップＳ４０の後に、ドレイン電極３１とソース電極３２との間の耐電圧が測定される（図１２：ステップＳ５０）。
【００５９】
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６０】
本実施の形態によれば、テストパッド部ＰＴを覆う保護絶縁膜６６の形成後に耐電圧が測定される。これにより、半導体チップ９２の有効面積を犠牲にすることなく、テストパッド部ＰＴと、エピタキシャル基板１０の縁ＥＷとの間で放電が発生することを防止することができる。また実施の形態３と異なり、耐電圧測定後かつ半導体チップ９２の封止前の時点において、テストパッド部ＰＴが保護絶縁膜６６によって覆われている。よってこのような時点において耐電圧を測定する中間検査が行われる場合においても、放電の発生を抑制することができる。
【００６１】
なお耐電圧測定中の放電をより確実に防止するために、実施の形態３で説明したゴムパッド７９が本実施の形態においても用いられてもよい。
【００６２】
＜実施の形態５＞
図１６は、本実施の形態における半導体チップ９５（電力用半導体装置）の構成を概略的に示す部分断面図である。半導体チップ９５は、保護絶縁膜６５（第１の保護絶縁膜）を有する半導体チップ９１（図５）の構成に加えてさらに、保護絶縁膜６７（第２の保護絶縁膜）を有している。保護絶縁膜６７は、保護絶縁膜６５が露出するテストパッド部ＰＴを覆っている。保護絶縁膜６７は、ゲートパッド部ＰＧとテストパッド部ＰＴとの間の電気抵抗を測定する工程（図６：ステップＳ１０）の後、かつドレイン電極３１とソース電極３２との間の耐電圧を測定する工程（図６：ステップＳ５０）の前に形成される。なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６３】
本実施の形態によっても、実施の形態４とほぼ同様の効果が得られる。なお耐電圧測定中の放電をより確実に防止するために、本実施の形態においても実施の形態３で説明したゴムパッド７９が用いられてもよい。
【００６４】
上記各実施の形態においては複数のゲート抵抗層５１が設けられているが、熱抵抗の点で特に差し支えがなければ、複数ではなく単数のゲート抵抗層５１が設けられてもよい。また各実施の形態においてはゲート電極５０とソース電極３２との間が電気的に分離されているが、ゲート電極５０とソース電極３２との間の回路構成がより複雑であってもよい場合は、ゲート電極５０とソース電極３２との間を電気的に接続する素子構造が設けられてもよい。また各実施の形態においては、平坦な上面Ｓ２上にゲート絶縁膜を介して設けられたプレーナゲート型のゲート電極５０を図示したが、トレンチが設けられた上面Ｓ２上にゲート絶縁膜を介してゲート電極５０が配置されることによって、トレンチゲート型のゲート電極が設けられてもよい。また上述したｎ型とｐ型とを入れ替えることによって、ｎチャネルの代わりにｐチャネルを有するＭＯＳＦＥＴが構成され得る。またゲート絶縁膜として酸化膜ではない絶縁膜を用いることにより、ＭＯＳＦＥＴではないＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が構成され得る。また半導体材料はＳｉＣに限定されるものではなく、他のワイドバンドギャップ半導体が用いられてもよく、またワイドバンドギャップ半導体による利点が特に求められない場合はシリコンが用いられてもよい。また、より高い耐電圧が求められる場合、単結晶基板１１の導電型を反対にすることによって、またはエピタキシャル基板１０の下面Ｓ１上にドリフト層１２の導電型と逆の導電型を有する半導体層を設けることによって、ＭＩＳＦＥＴの代わりにＩＧＢＴが構成されてもよい。
【００６５】
本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００６６】
ＥＧ  第２の内周端、ＥＰ  外周端、ＥＳ  第１の内周端、ＥＴ  第３の内周端、ＥＷ  縁、ＯＧ，ＯＳ，ＯＴ  開口部、ＰＧ  ゲートパッド部、Ｓ１  下面（第１の面）、Ｓ２  上面（第２の面）、ＰＳ  ソースパッド部、ＰＴ  テストパッド部、ＴＲ  トランジスタ構造、１０  エピタキシャル基板（半導体基板）、１１  単結晶基板、１２  ドリフト層、１３  耐圧終端領域、１４  ウェル領域、１５  ソース領域、３１  ドレイン電極（第１の電極）、３２  ソース電極（第２の電極）、３３  ゲートパッド電極、４０  電極層、４１  テストパッド電極、４２  配線電極、５０  ゲート電極、５１，５１Ｖ  ゲート抵抗層、６１，６２  絶縁膜、６５  保護絶縁膜（第１の保護絶縁膜），６６  保護絶縁膜、６７  保護絶縁膜（第２の保護絶縁膜）、７０  テスタヘッド、７１〜７５  プローブ、７９  ゴムパッド、９１，９２，９４，９５  半導体チップ（電力用半導体装置）。
【図１】
0006351547.tif 000002
【図２】
0006351547.tif 000003
【図３】
0006351547.tif 000004
【図４】
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【図５】
0006351547.tif 000006
【図６】
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【図７】
0006351547.tif 000008
【図８】
0006351547.tif 000009
【図９】
0006351547.tif 000010
【図１０】
0006351547.tif 000011
【図１１】
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【図１２】
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【図１３】
0006351547.tif 000014
【図１４】
0006351547.tif 000015
【図１５】
0006351547.tif 000016
【図１６】
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