(57)【特許請求の範囲】
【請求項１】
超音波システムであって、
超音波トランスデューサと、
前記超音波トランスデューサから分離されている超音波レシーバと、
双方向トランジスタであって、
第１の導電型を有するボディ領域と、
チャネル領域と、
前記第１の導電型と反対の第２の導電型を有する第１及び第２の不純物領域であって、前記第１及び第２の不純物領域が前記チャネル領域により分離されており、前記第１の不純物領域が前記超音波トランスデューサに結合され、前記第２の不純物領域が前記超音波レシーバに結合される、前記第１及び第２の不純物領域と、
前記チャネル領域の上に位置されるゲートと、
を含む、前記双方向トランジスタと、
前記双方向トランジスタのゲートと第１の電圧源レールとの間に結合される第１の接地トランジスタと、
前記双方向トランジスタのボディ領域と前記第１の電圧源レールとの間に結合される第２の接地トランジスタと、
を含む、超音波システム。
【請求項２】
請求項１に記載の超音波システムであって、
パルサー論理回路であって、
第２の電圧源レールと前記双方向トランジスタの第１の不純物領域との間に結合されるプルアップトランジスタと、
前記第１の電圧源レールと前記双方向トランジスタの第１の不純物領域との間に結合されるプルダウントランジスタと、
を含む、前記パルサー論理回路を更に含む、超音波システム。
【請求項３】
請求項１に記載の超音波システムであって、
前記双方向トランジスタのゲートと前記第１の接地トランジスタのドレインとの間に結合される第１のアノードと、第１のカソードとを含む、第１のツェナーダイオードと、
前記双方向トランジスタのボディ領域と前記第２の接地トランジスタのドレインとの間に結合される第２のアノードと、前記第１のカソードに結合される第２のカソードとを含む、第２のツェナーダイオードと、
を更に含む、超音波システム。
【請求項４】
制御チップであって、
超音波トランスデューサピンと、
前記超音波トランスデューサピンから分離されている超音波レシーバピンと、
双方向トランジスタであって、
第１の導電型を有するボディ領域と、
チャネル領域と、
前記第１の導電型と反対の第２の導電型を有する第１及び第２の不純物領域であって、前記第１及び第２の不純物領域が前記チャネル領域により分離されており、前記第１の不純物領域が前記超音波トランスデューサに結合され、前記第２の不純物領域が前記超音波レシーバに結合される、前記第１及び第２の不純物領域と、
前記チャネル領域の上に位置されるゲートと、
を含む、前記双方向トランジスタと、
前記双方向トランジスタのゲートと第１の電圧源レールとの間に結合される第１の接地トランジスタと、
前記双方向トランジスタのボディ領域と前記第１の電圧源レールとの間に結合される第２の接地トランジスタと、
を含む、制御チップ。
【請求項５】
請求項４に記載の制御チップであって、
パルサー論理回路であって、
第２の電圧源レールと前記双方向トランジスタの第１の不純物領域との間に結合されるプルアップトランジスタと、
前記第１の電圧源レールと前記双方向トランジスタの第１の不純物領域との間に結合されるプルダウントランジスタと、
を含む、前記パルサー論理回路を更に含む、制御チップ。
【請求項６】
請求項４に記載の制御チップであって、
前記双方向トランジスタのゲートと前記第１の接地トランジスタのドレインとの間に結合される第１のアノードと、第１のカソードとを含む、第１のツェナーダイオードと、
前記双方向トランジスタのボディ領域と前記第２の接地トランジスタのドレインとの間に結合される第２のアノードと、前記第１のカソードに結合される第２のカソードとを含む、第２のツェナーダイオードと、
を更に含む、制御チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
多くの電子デバイスは、機械的可動部品なしに電気の流れを制御するため半導体トランジスタを実装する。半導体トランジスタは、用いられる材料、アーキテクチャ、電圧及び電流に対する動作範囲、及びサイズに関連して変化し得る。半導体トランジスタの電気的デバイスへの実装が進展しており、半導体トランジスタ設計、信頼性、及び効率に対する改善が継続的に求められている。
【背景技術】
【０００２】
少なくとも幾つかの実施例において、超音波システムが、超音波トランスデューサ、超音波トランスデューサに結合される双方向トランジスタを含む、双方向トランジスタは、超音波トランスデューサを接地に選択的に接続するように及び超音波トランスデューサを超音波レシーバに選択的に接続するように動作する。
【発明の概要】
【０００３】
少なくとも幾つかの実施例に従って、超音波デバイスのための制御チップが、双方向トランジスタと、双方向トランジスタに結合される超音波トランスデューサ接続ピンとを含む。制御チップは更に、双方向トランジスタに結合される超音波レシーバ接続ピンを含む。双方向トランジスタは、超音波トランスデューサ接続ピンから超音波レシーバ接続ピンまで電流を選択的に流れさせる。
【０００４】
少なくとも幾つかの実施例に従って、或る方法が、制御ロジックにより、パルスモードをアクティブにすることを含み、パルスモードの間、超音波レシーバに結合される双方向トランジスタがオフである一方で高電圧レベルがトランスデューサに供給される。この方法は更に、制御ロジックにより、ゼロ復帰（ＲＴＺ）モードをアクティブにすることを含み、ＲＴＺモードの間、双方向トランジスタがオンである一方で接地トランジスタスイッチがオンである。この方法は更に、制御ロジックにより、リッスンモードをアクティブにすることを含み、リッスンモードの間、双方向トランジスタがオンである一方で接地トランジスタスイッチがオフである。
【図面の簡単な説明】
【０００５】
【図１】図１は、本開示の一実施例に従った超音波デバイスを図示する。
【０００６】
【図２】図２は、本開示の一実施例に従った超音波制御チップを図示する。
【０００７】
【図３】図３は、本開示の一実施例に従った双方向トランジスタアーキテクチャを図示する。
【０００８】
【図４Ａ】図４Ａは、本開示の一実施例に従った例示のＮＭＯＳ双方向トランジスタを図示する。
【０００９】
【図４Ｂ】図４Ｂは、本開示の一実施例に従った例示のＰＭＯＳ双方向トランジスタを図示する。
【００１０】
【図４Ｃ】図４Ｃは、本開示の一実施例に従ってオフにされた図４Ａの例示のＮＭＯＳ双方向トランジスタを備えた上向きスリューシナリオを図示する。
【００１１】
【図４Ｄ】図４Ｄは、本開示の一実施例に従ってオフにされた図４Ａの例示のＮＭＯＳ双方向トランジスタを備えた下向きスリューシナリオを図示する。
【００１２】
【図４Ｅ】図４Ｅは、本開示の一実施例に従った図４Ａの例示のＮＭＯＳ双方向トランジスタのためのスイッチオンシナリオを図示する。
【００１３】
【図４Ｆ】図４Ｆは、本開示の一実施例に従った図４Ａの例示のＮＭＯＳ双方向トランジスタのためのボディ電位制御方式を図示する。
【００１４】
【図５】図５は、本開示の一実施例に従った超音波デバイスのための制御ロジックを図示する。
【００１５】
【図６】図６は、本開示の一実施例に従った方法を図示する。
【発明を実施するための形態】
【００１６】
実施例は、例えば超音波システムにおける、特殊化されたトランジスタアーキテクチャ及びその利用に向けられている。少なくとも幾つかの実施例において、トランジスタは、チャネルの両端において高電圧ドレインを備えた高電圧金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。トランジスタのボディは、（高電圧ＭＯＳＦＥＴにおいて通常成されるように）ソースにつながっていない。これらの特徴により、デバイスがいずれの方向にも電流を導通させること及び高電圧をスタンドオフ（standoff）することが可能となる。開示されるＭＯＳＦＥＴアーキテクチャのためのチャネル伝導度は、ボディに関連してゲート電位を変えることにより、及びボディ及びゲート電位両方を超音波トランスデューサ及びレシーバ（トランスミッタ／レシーバスイッチとして用いられるとき）又はトランスミッタ及び接地（ダイナミックダンピングスイッチとして用いられるとき）のものに関連して制御することにより、制御される。開示されるトランジスタアーキテクチャは、定常の高いコンダクタンス経路を維持するために電流を要さず、そのため、ダイオードブリッジを実装することに比して有利である。更に、開示されるトランジスタアーキテクチャは、２つの直列ＭＯＳＦＥＴスイッチを実装するよりも潜在的に用いるために要する面積が小さい。開示されるトランジスタアーキテクチャは、超音波トランスミッタのための低電力トランジスタ／レシーバ（Ｔ／Ｒ）スイッチとして実装され得、又は、Ｔ／Ｒスイッチ及び／又はダイナミックダンピングスイッチの恩恵を受ける集積回路（ＩＣ）において実装され得る。
【００１７】
限定なしに、開示されるトランジスタアーキテクチャの開発は、超音波トランスデューサを接地に向かって放電するための（例えば、ダイナミックダンピングのため）又はトランスデューサを超音波レシーバに接続するための（例えば、パルシング後などのＴ／Ｒスイッチオペレーションのため）、容易に制御されるコンパクトなスイッチを提供することが意図された。従来の高電圧ＭＯＳＦＥＴは、そのチャネルの一端で高電圧ドレインを及び他方の端で低電源を有する。この従来のＭＯＳＦＥＴアーキテクチャでは、そのソースに関連してゲート電位を変えることによりチャネル導通が制御される。比較すると、開示されるトランジスタアーキテクチャは、そのチャネルの各端部において高電圧ドレインを含む。開示されるトランジスタアーキテクチャでは、チャネル導通は、ボディに関連してゲート電位を変えることにより制御される。これにより、開示されるトランジスタアーキテクチャは双方向に動作し得る。更に具体的には、充分な正のゲート・ボディ電圧があれば、ＭＯＳＦＥＴ（この場合、ＮＭＯＳデバイスであると仮定する）はいずれの方向にも導通し得る。開示されるトランジスタアーキテクチャの双方向のオペレーションは、ドレイン構造が許容する程度に高い電位をサポートし得る。充分に低い又は負のゲート・ボディ電位では、ＭＯＳＦＥＴは定常電流を導通させない。
【００１８】
図２は、本開示の一実施例に従った超音波デバイス１０２を図示する。図示するように、超音波デバイス１０２は、超音波を生成するためにパルサーロジック１０６により選択的に動作される超音波トランスデューサ１０８を含む。更に具体的には、パルサーロジック１０６は、高い正の電圧を超音波トランスデューサ１０８に選択的に供給するプルアップトランジスタスイッチを含み得る。付加的に又は代替として、パルサーロジック１０６は、高い負の電圧を超音波トランスデューサ１０８に選択的に供給するプルダウントランジスタスイッチを含み得る。高い正の電圧又は高い負の電圧を供給するためのパルサーロジック１０６のオペレーションは、制御ロジック１１４により制御される。少なくとも幾つかの実施例に従って、制御ロジック１１４は、パルサーロジック１０６が、高い正の電圧、高い負の電圧、又は高い正の電圧及び／又は低い負の電圧のシーケンスを出力するように、指示する。パルサーロジック１０６の出力は、１つ又は複数の超音波を生成するため超音波トランスデューサ１０８を作動させる。パルサーロジック１０６による超音波トランスデューサ１０８の作動の間、双方向トランジスタ１０４がオフである。
【００１９】
パルサーロジック１０６による超音波トランスデューサ１０８の作動の後、制御ロジック１１４は、パルサーロジック１０６をオフにし、双方向トランジスタ１０４をオンにし、接地トランジスタスイッチ１１０をオンにすることにより、超音波トランスデューサ１０８を接地させ得る。超音波トランスデューサ１０８が接地された後、制御ロジック１１４は、超音波デバイス１０２に対してリッスンモードを可能にし、このリッスンモードでは、パルサーロジック１０６はオフであり、双方向トランジスタ１０４はオンであり、接地トランジスタスイッチ１１０はオフである。リッスンモードにおいて、反射される超音波が、超音波トランスデューサ１０８に、分析及び／又はイメージングのため超音波レシーバ１１２に転送される対応する電気的信号を生成させる。
【００２０】
要約すると、超音波デバイス１０２は異なる動作モードを有し、これらのモードの間、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０がオン又はオフとなる。例えば、アイドルモードの間、制御ロジック１１４がパルサーロジック１０６をオフにする一方で、双方向トランジスタ１０４及び接地トランジスタスイッチ１１０はオンである。プルアップモードの間、制御ロジック１１４がパルサーロジック１０６のプルアップトランジスタをオンにする（プルダウントラジスタはオフになる）一方で、双方向トランジスタ１０４及び接地トランジスタスイッチ１１０はオフである。プルダウンモードの間、制御ロジック１１４がパルサーロジック１０６のプルダウントラジスタをオンにする（プルアップトランジスタはオフになる）一方で、双方向トランジスタ１０４及び接地トランジスタスイッチ１１０はオフである。プルアップモード及びプルダウンモードは、超音波トランスデューサ１０８を作動して超音波を生成させる。ゼロ復帰（ＲＴＺ）モードの間、制御ロジック１１４がパルサーロジック１０６をオフにする一方で、双方向トランジスタ１０４及び接地トランジスタスイッチ１１０はオンである。リッスンモードの間、制御ロジック１１４がパルサーロジック１０６及び接地トランジスタスイッチ１１０をオフにする一方で、双方向トランジスタ１０４はオンである。ＲＴＺモードは、超音波トランスデューサ１０８をリッスンモードのために準備させ、リッスンモードの間、超音波トランスデューサ１０８は、反射される超音波から電気的信号を生成し、これらの電気的信号を双方向トランジスタ１０４を介して超音波レシーバ１１２に転送する。
【００２１】
後に説明するように、双方向トランジスタ１０４は、チャネルの各端部において高電圧ドレインを備えたチャネルを含み得る。そのような実施例では、双方向トランジスタ１０４のための電流フローは、ゲート・ボディ電圧電位レベルを変えることにより制御される。従って、本明細書に記載される異なる制御モードでは、制御ロジック１１４は、ゲート・ボディ電圧電位を変えることにより双方向トランジスタ１０４を選択的にオン及びオフにし得る。
【００２２】
少なくとも幾つかの実施例において、超音波デバイス１０２の種々の構成要素が、半導体チップ上に共に実装される。例えば、パルサーロジック及び双方向トランジスタは、単一半導体制御チップの構成要素として製造され得る。図２は、本開示の一実施例に従った超音波制御チップ２００を図示する。図示するように、超音波制御チップ２００は、パルサーロジック１０６、双方向トランジスタ１０４、接地トランジスタスイッチ１１０、及び制御ロジック１１４を含む。代替の実施例において、制御ロジック１１４及び／又は接地トランジスタスイッチ１１０は、超音波制御チップ２０２から省かれる。
【００２３】
図２に示すように、超音波制御チップ２０２は、チップ２０２の内部構成要素を外部超音波構成要素と接続するために種々のピン（２０４〜２１２）を含む。例えば、高い正の電圧接続ピン２０４が、外部の高い正の電圧をパルサーロジック１０６に入力させ得る。また、高い負の電圧接続ピン２０６が、外部の高い正の電圧をパルサーロジック１０６に入力させ得る。図示するように、超音波制御チップ２０２は更に、超音波制御チップ２０８の内部構成要素（例えば、パルサーロジック１０６及び双方向トランジスタ１０４）を超音波トランスデューサ（例えば、超音波トランスデューサ１０８）に接続するために超音波トランスデューサ接続ピン２０８を含む。超音波制御チップ２０２は更に、超音波制御チップ２０８の内部構成要素（例えば、双方向トランジスタ１０４及び接地トランジスタスイッチ１１０）を超音波レシーバ（例えば、超音波レシーバ１１２）に接続するように超音波レシーバ接続ピン２１０を含む。図示するように、超音波制御チップ２０２は更に、接地トランジスタスイッチ１１０を接地に接続するために接地接続ピン２１２を含む。
【００２４】
超音波制御チップ２０２の内部構成要素及び接続ピンは単なる例であり、他の実施例を制限することは意図していない。例えば、制御ロジック１１４がチップの外にある超音波制御チップ実施例において、制御ロジック１１４からの信号を、パルサーロジック１０６に、双方向トランジスタ１０４に、及び／又は接地トランジスタスイッチ１１０に接続するように、付加的な接続ピンが提供され得る。同様に、接地トランジスタスイッチ１１０がチップの外にある超音波制御チップ実施例において、双方向トランジスタ１０４及び超音波レシーバ接続ピン２１０間に外部接地トランジスタスイッチを接続するために、接地トランジスタスイッチ接続ピンが用いられ得る。
【００２５】
オペレーションにおいて、超音波制御チップ２０２の双方向トランジスタ１０４は、超音波トランスデューサ接続ピン２０８から超音波レシーバ接続ピン２１０まで電流を選択的に流れさせる。プルアップ制御モードの間、パルサーロジック１０６は、双方向トランジスタ１０４がオフである一方で高い正の電圧レベルを超音波トランスデューサ接続ピン１０８に供給する。プルダウン制御モードの間、パルサーロジック１０６は、双方向トランジスタ１０４がオフである一方で高い負の電圧レベルを超音波トランスデューサ接続ピン２０８に供給する。ゼロ復帰（ＲＴＺ）制御モードの間、双方向トランジスタ１０４はオンであり、超音波レシーバ接続ピン２１０の出力は（内部又は外部接地トランジスタスイッチ１１０をオンにチューニングすることにより）接地される。リッスン制御モードの間、双方向トランジスタ１０４はオンであり、超音波レシーバ接続ピン２１０は接地されない（即ち、接地トランジスタスイッチ１１０がオフである）。
【００２６】
上述のように、実施例に従って、双方向トランジスタ１０４は、各端部において高電圧ドレインを備えたチャネルを含み、ゲート・ボディ電圧電位レベルを変えることによりチャネル導通が制御される。図３は、本開示の一実施例に従った双方向トランジスタアーキテクチャ３００を図示する。図３の双方向トランジスタアーキテクチャ３００は、例えば、図１及び図２について説明した双方向トランジスタ１０４に対応する。
【００２７】
図示するように、双方向トランジスタアーキテクチャ３００は、チャネル３１２と、チャネル３１２の各端部におけるドレイン３０６及び３０８とを含む。チャネル３１２の上方にあるのはゲート３１０であり、ゲート３１０は、制御電圧（Ｖｃｔｒｌ）の値に応じてドレイン３０６及び３０８間で電流をいずれの方向にも流れさせ得る。Ｖｃｔｒｌはまたドレイン３０６及び３０８間に電流が流れないようにも設定され得る。Ｖｃｔｒｌは図３において、ボディ３０４とゲート３１０との間の電圧電位として示す。少なくとも幾つかの実施例に従って、ボディ３０４は、ボディ３０４がその内／上に構築される基板３０２に対して「浮遊する」。隔離又は「浮遊」は、埋め込まれた酸化物により、酸化物トレンチにより、又は接合隔離により達成され得る。ボディ３０４の基板３０２からの隔離は、開示されるトランジスタアーキテクチャに対して適切に機能する必要がある。
【００２８】
例えば、左ドレイン３０６が正の電圧（例えば、３０Ｖ）であり、右ドレイン３０８が負の電圧（例えば、−５０Ｖ）であるとき、双方向トランジスタアーキテクチャ３００は「オフ」である。この状況において、ボディ電位は、ドレイン３０８電圧を上回って１つのダイオードドロップより高く上がることができない（即ち、右ドレイン３０８は従来通り構成されるＭＯＳＦＥＴのソースとして機能する）。Ｖｃｔｒｌは、例えば、ボディ３０４より−５Ｖ下で、ゲート３１０をバイアスするために用いられる。このシナリオにおいて、ゲート３１０は「ソース」を−４３Ｖのみ上回ってバイアスされ、チャネル３１２はオフである。ドレイン端子３０６及び３０８上の電圧が逆転される場合、ボディ３０４は最低電位でドレインをわずかにのみ（ダイオードドロップ分だけ）上回ったままとなりがちである。そのため、チャネル３１２は、少なくとも準静的な意味でオフのままであり得る。双方向トランジスタアーキテクチャ３００、ドレイン３０６及び３０８は「ｎ＋」であり、ボディ３０４は「ｐ−」であるため、バイポーラトランジスタ挙動となる。バイポーラトランジスタ電流フローをシャットオフするため、ボディ３０４における電位は最低電位でドレインまで下に駆動される。
【００２９】
双方向トランジスタアーキテクチャ３００は、例えば、最低電位におけるドレインに対してゲート３１０が正にバイアスされるとき、「オン」である。最高電位を有するドレイン３０６、３０８は、従来の意味でドレインとして機能する。ドレイン３０６、３０８における電位を逆転することによっても、導通となる。バイポーラトランジスタ挙動も存在する。最低電位におけるドレインに対して高いボディ３０４で、従来のバイポーラ電流が流れる。ＭＯＳＦＥＴアクションは、一層低いドレインに対してボディ３０４の電位により影響されるため、ボディ３０４電位の制御が有効である。
【００３０】
少なくとも幾つかの実施例において、双方向トランジスタアーキテクチャ３００は、トランスミッタ／レシーバ（Ｔ／Ｒ）スイッチとして用いられる。このような場合、パルサーロジックからの高電圧が、左ドレイン３０６辺りに空乏領域を形成させる。チャネル３１２は、ゲート３１０が右ドレイン３０８を、Ｖｔｈより小さく上回ることを確実にするために充分に大きなＶｃｔｒｌを印加することによりオフになる。図示しないが必要とされるのは、バイポーラ電流フローを避けるためその電位を（右ドレイン３０８に対して）充分に低く保つボディ３０４のためのドライバである。
【００３１】
Ｖｃｔｒｌはまた、ゲート３１０が左ドレイン３０６を、Ｖｔｈより小さく上回るようにも制御され得る。パルサーロジックにより印加される高い負の電圧で、右ドレイン３０８辺りに空乏領域が形成される。図示しないが要求されるのは、バイポーラ電流フローを避けるためその電位を（左ドレイン３０６に対して）充分に低く保つボディ３０４のためのドライバである。
【００３２】
図４Ａは、本開示の一実施例に従った例示のＮＭＯＳ双方向トランジスタ４００Ａを図示する。例示のＮＭＯＳ双方向トランジスタ４００Ａは、ＭＯＳＦＥＴ４１０Ａ及び寄生ＮＭＯＳバイポーラデバイス４１２Ａを示し、ここで、ボディ電位４０８Ａ（Ｖｃｔｒｌに対応する）は、バイポーラデバイス４１２Ａのアクションが所望となることを確実にするように制御される。更に示されているのは、ドレイン４０２Ａ及び４０４Ａ（ドレイン３０６及び３０８に対応する）及びゲート４０６Ａ（ゲート３１０に対応する）である。
【００３３】
図４Ｂは、本発明の一実施例に従った例示のＰＭＯＳ双方向トランジスタ４００Ｂを図示する。例示のＰＭＯＳ双方向トランジスタ４００Ｂは、ＭＯＳＦＥＴ４１０Ｂ及び寄生ＰＭＯＳバイポーラデバイス４１２Ｂを示し、ここで、ボディ電位４０８Ｂ（Ｖｃｔｒｌに対応する）は、バイポーラデバイス４１２Ｂのアクションが所望となることを確実にするように制御される。更に示されているのは、ドレイン４０２Ｂ及び４０４Ｂ（ドレイン３０６及び３０８に対応する）及びゲート４０６Ｂ（ゲート３１０に対応する）である。
【００３４】
図４Ｃは、オフにされた図４Ａの例示のＮＭＯＳ双方向トランジスタ４００Ａを備えた上向きスリューシナリオ４２０を図示する。上向きスリューシナリオ４２０では、Ｍ２及びＭ３がオンにされ得、そのため、ボディ／ベース電位が上昇し、それよってＭＯＳ及びバイポーラデバイスをオンにすることを避ける。一方、図４ＣにおけるツェナーダイオードＤ１及びＤ２は、如何なる過剰なゲート／ボディ電位をも防ぐ。ドレイン／ボディ接合（コレクタ／ベース接合）が高電圧供給間の差に等しい電圧に耐える限り、Ｍ２及びＭ３は、いずれの方向でもアクティブパルシングの間オンにされ得る。このようにして、ゲート及びボディ電位は、パルシングの間制御され得る。
【００３５】
図４Ｄは、オフにされた図４Ａの例示のＮＭＯＳ双方向トランジスタ４００Ａを備えた下向きスリューシナリオ４３０を図示する。下向きスリューシナリオ４３０では、例えば、例示のＮＭＯＳ双方向トランジスタ４００Ａは、ダイナミックダンピングスイッチとして用いられる。下向きスリューシナリオ４３０において、Ｍ２が、Ｍ１又はＭ３前にプルダウンする場合、（Ｍ１、Ｍ２、及びＭ３は同時にプルダウンされ得ることが意図される）、Ｍ２は、ゲート及びボディを例示のＮＭＯＳ双方向トランジスタ４００Ａのドレイン／ソース及びコレクタ／エミッタ端子を下回ってプルダウンし得る。ドレイン接合は高電圧に耐えるため、これらはブレークダウンしない。更に、ゲートは、高電圧（及び高いＶｓｇ）に耐えることができ、そのため、ドレインにおけるゲートブレークダウンはなくなる。下向きスリューシナリオ４３０におけるツェナーダイオードＤ１及びＤ２は、ゲート・ボディにおけるブレークダウンを避ける。
【００３６】
Ｍ１が、Ｍ２又はＭ３前にプルダウンする場合、ＭＯＳのボディ／ドレイン接合（バイポーラ構造のベースエミッタ）は順方向バイアスされる。ツェナーダイオードＤ１及びＤ２は、ゲートを下げさせる一方、過剰なＶｇｂ又はＶｇｓを避ける。例示のＮＭＯＳ双方向トランジスタ４００Ａが下向きスリューの間導通することを避けるため、Ｍ３は時間の或る地点においてアクティブにされる。たとえＭ３がオンにされる際にＭ１に対して遅延されても、接合又はゲートブレークダウンに起因する損傷はなくなり得る。
【００３７】
図４Ｅは、図４Ａの例示のＮＭＯＳ双方向トランジスタ４００Ａのためのシナリオ４４０でのスイッチを図示する。例示のＮＭＯＳ双方向トランジスタ４００Ａをオンにするため、Ｍ４及びＭ５（前の図には示していない）がオンにされる。Ｍ４は、ゲート電位を５Ｖ−Ｖｂｅまで、又は最大実用Ｖgsまで上げる。一方、Ｍ５は、ＭＯＳデバイス上のボディ効果を低減するため、ボディ（エミッタ）を０Ｖ−Ｖｂｅまで上げる。ボディ（エミッタ）が接地を充分に上回って上昇される場合、バイポーラ構造は、オンになり得、トランスデューサ４４２と接地との間の電流経路を提供し得るが、これは必須ではない。バイポーラ構造は、そのエミッタが高度にドープされ得、そのベースが厚くなり得るため、低いβを有し得る。そのため、バイポーラ構造は、接地への強い導通経路を提供し得ないか又は提供しない可能性が高い。しかし、ＭＯＳ構造は、如何なる定常状態電流なしに接地への強い導通経路を提供し得る。ＭＯＳ構造をオンに保つために要求されるバイポーラ構造ベース電流は、望ましくない電力の損失である。
【００３８】
要約すると、開示されるトランジスタアーキテクチャは、ＭＯＳトランジスタ構造及びバイポーラトランジスタ構造を含む。ＭＯＳトランジスタ構造は下記の特性を有する。１）Ｖｄｇ及びＶｓｇに対するブレークダウン閾値が大きい（ＮＭＯＳでは正、ＰＭＯＳでは負）、２）Ｖｇｓは、強い導通に必要とされるだけ「オン」にされる、３）Ｖｇｓは、チャネルをオフにするために必要とされるだけ「オフ」にされる、４）Ｖｇｂに対するブレークダウン閾値は、可能な限り高い一方で、良好なチャネル導通を維持する。バイポーラトランジスタ構造は下記の特性を有する。１）βは高くなく、２）Ｖｃｂ及びＶｅｂに対するブレークダウン閾値が大きい。
【００３９】
図４Ｆは、図４Ａの例示のＮＭＯＳ双方向トランジスタ４００Ａのためのボディ電位制御方式４５０を図示する。ボディ電位制御方式４５０において、開示されるトランジスタアーキテクチャにおけるＶｂｅを制御するためにショットキーダイオードが用いられる。更に具体的には、ボディ電位制御方式４５０のダイオードＤ１及びＤ２は、ベース・エミッタ接合のいずれかがオンにされることを避ける。そのため標準的なバイポーラトランジスタモードにおける電流の導通が避けられる。これは、図４Ｃ〜図４ＥのＭ３を不要とすることによって、ボディ（ベース）電位の制御を簡略化する。同じ手法が、図４Ｂに示す相補型ＰＭＯＳトランジスタアーキテクチャに適用され得る。少なくとも幾つかの実施例において、ショットキーダイオードは、低い順方向電圧を有し、Ｍ１のドレイン／ボディダイオード（Ｑ１におけるコレクタ／ベース接合）が耐えることができるものと一致する逆電圧に耐える。
【００４０】
図５は、本開示の一実施例に従った超音波デバイスのための制御ロジック１１４を図示する。図示するように、制御ロジック１１４は、アイドルモードロジック５０２、プルアップモードロジック５０４、プルダウンモードロジック５０６、ＲＴＺロジック５０８、及びリッスンモードロジック５１０を含む。アイドルモードロジック５０２は、本明細書に記載するように、アイドルモード制御信号が、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０に供給されるようにする。プルアップモードロジック５０４は、本明細書に記載するように、プルアップモード制御信号が、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０に供給されるようにする。プルダウンモードロジック５０６は、本明細書に記載するように、プルダウンモード制御信号が、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０に供給されるようにする。ＲＴＺモードロジック５０８は、本明細書に記載するように、ＲＴＺモード制御信号が、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０に提供されるようにする。リッスンモードロジック５１０は、本明細書に記載するように、リッスンモード制御信号が、パルサーロジック１０６、双方向トランジスタ１０４、及び接地トランジスタスイッチ１１０に提供されるようにする。
【００４１】
制御ロジック１１４は、図２の超音波制御チップ２０２に対して内に又は外に実装され得る。何れの場合でも、制御ロジック１１４は、プロセッサにアクセス可能なコンピュータ可読メモリによりストアされるプロセッサ実行命令に対応し得る。代替として、制御ロジック１１４は、プログラム可能なコントローラ又は特定用途向け集積回路を含み得る。制御ロジック１１４のオペレーションは、特定の順序で、アイドルモード、プルアップモード、プルダウンモード、ＲＴＺモード、及びリッスンモードを介して進む状態機械に対応し得る。少なくとも幾つかの実施例において、アイドルモードはデフォルトモードに対応し、他方のモードは、超音波シーケンスの一部として生じる。更に、プルアップモード及びプルダウンモードはパルスモードの一部であり得、このパルスモードでは、単一のプルアップオペレーションが生じるか、単一プルダウンオペレーションが生じるか、又は少なくとも１つのプルアップオペレーション及び少なくとも１つのプルダウンオペレーションの組み合わせが生じる。制御ロジック１１４のための異なるモードのタイミング及び期間は、種々の超音波オプションを可能にするため変化し得る。
【００４２】
図６は、本開示の一実施例に従った方法６００を図示する。図示するように、方法６００は、パルスモードをアクティブにすることを含み、パルスモードの間、超音波レシーバに結合される双方向トランジスタがオフである一方で高電圧レベルがトランスデューサに供給される（ブロック６０２）。少なくとも幾つかの実施例において、パルスモードをアクティブにすることは、双方向トランジスタがオフである一方で高い正の電圧レベルをトランスデューサに供給すること、及び双方向トランジスタがオフである一方で高い負の電圧レベルをトランスデューサに供給することを含む。パルスモードの後、ＲＴＺモードがアクティブにされ、ＲＴＺモードの間、双方向トランジスタがオンである一方で接地トランジスタスイッチがオンである（ブロック６０４）。最終的に、リッスンモードがアクティブにされ、リッスンモードの間、双方向トランジスタがオンである一方で接地トランジスタスイッチがオフである（ブロック６０６）。
【００４３】
少なくとも幾つかの実施例において、方法６００は付加的に又は代替的に少なくとも一つの他の工程を含んでいてもよい。例えば、方法６００は、ゲート・ボディ電圧電位レベルを所定の値又は範囲に設定することにより、パルスモードの間、双方向トランジスタのためのチャネル導通を制御することを更に含み得る。方法６００は、ゲート・ボディ電圧電位レベルを所定の値又は範囲に設定することにより、ＲＴＺモードの間、双方向トランジスタのためのチャネル導通を制御することを更に含み得る。方法６００は、ゲート・ボディ電圧電位レベルを所定の値又は範囲に設定することにより、リッスンモードの間、双方向トランジスタのためのチャネル導通を制御することを更に含み得る。
【００４４】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５】
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【図６】
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