(57)【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板に対向して設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられ、第１熱膨張係数を有する樹脂層と、
前記第１基板及び前記樹脂層を貫通する導体ビアと、
前記導体ビアの側面を被覆するバリア膜と、
前記樹脂層と前記バリア膜との間に設けられ、粘弾性を有する第１膜と、
前記第１膜と前記バリア膜との間に設けられ、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜と
を含むことを特徴とする電子装置。
【請求項２】
前記第１膜は、ゴム弾性体であることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第２膜の前記第２熱膨張係数は、前記導体ビアの第３熱膨張係数よりも大きいことを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記第１膜は、前記第２膜の前記第１基板側の第１端部と当該第１基板との間、及び、前記第２膜の前記第２基板側の第２端部と当該第２基板との間に介在することを特徴とする請求項１乃至３のいずれかに記載の電子装置。
【請求項５】
第１基板と第２基板を、第１熱膨張係数を有する樹脂層を介在させて積層する工程と、
前記第１基板を貫通する第１孔を形成する工程と、
前記樹脂層に、前記第１孔に連通し、前記第１孔よりも開口径の大きい第２孔を形成する工程と、
前記第２孔の内壁に、粘弾性を有する第１膜を形成する工程と、
前記第１膜の内壁に、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜を形成する工程と、
前記第２膜の内壁及び前記第１孔の内壁にバリア膜を形成する工程と、
前記バリア膜形成後の前記第１孔及び前記第２孔の内部に導体ビアを形成する工程と
を含むことを特徴とする電子装置の製造方法。
【請求項６】
導体ビアと前記導体ビアの側面を被覆するバリア膜が設けられた第１基板の、第１表面側に、前記導体ビアの端部及び前記バリア膜の端部を突出させる工程と、
前記第１表面に突出する前記導体ビアの端部及び前記バリア膜の端部を、第２熱膨張係数を有する第２膜で被覆する工程と、
前記第２膜を、粘弾性を有する第１膜で被覆する工程と、
前記第２膜を前記第１膜で被覆した前記第１基板上に、前記第２熱膨張係数よりも大きい第１熱膨張係数を有する樹脂層を形成する工程と、
前記樹脂層、前記第１膜及び前記第２膜から前記導体ビアの端面を露出させる工程と、
露出させた前記導体ビアの端面に、前記第１基板に対向させた第２基板を接続する工程と
を含むことを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及び電子装置の製造方法に関する。
【背景技術】
【０００２】
電子装置の一形態として、半導体チップや半導体ウェハ等の基板を積層する３次元積層デバイスが知られている。
３次元積層デバイスの製造方法として、ＴＳＶ（Through Silicon Via）技術を用い、樹脂層を介して接着した上下基板の、一方の基板と樹脂層とを貫通する孔を形成し、この孔内に、バリア膜で側面を被覆した導体ビアを形成するものがある。
【０００３】
このような３次元積層デバイスの製造においては、加熱を伴う工程が実施される。加熱を伴う工程後には、基板、導体ビア及び樹脂層の各材料の熱膨張係数差に起因して、樹脂層内の導体ビア周辺に残留応力が発生し得る。この残留応力は、材料間の剥離を招く恐れがあり、これを抑える一手法として、樹脂層内に導体ビアを囲むように所定の熱膨張係数を有するポスト（絶縁膜等）を設ける手法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２６０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記のようなポストを設けた３次元積層デバイスにおいても、その製造時等の熱履歴が増え、含まれる材料の膨張と収縮が繰り返されると、材料間の熱膨張係数差に起因して、樹脂層とその樹脂層内の導体ビアとの間の領域に空隙が生じる恐れがある。このような空隙は、導体ビアの側面を被覆するバリア膜のバリア性の低下、それによる３次元積層デバイスの特性、信頼性の低下を引き起こす可能性がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１基板と、前記第１基板に対向して設けられた第２基板と、前記第１基板と前記第２基板との間に設けられ、第１熱膨張係数を有する樹脂層と、前記第１基板及び前記樹脂層を貫通する導体ビアと、前記導体ビアの側面を被覆するバリア膜と、前記樹脂層と前記バリア膜との間に設けられ、粘弾性を有する第１膜と、前記第１膜と前記バリア膜との間に設けられ、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜とを含む電子装置が提供される。
【０００７】
また、本発明の一観点によれば、第１基板と第２基板を、第１熱膨張係数を有する樹脂層を介在させて積層する工程と、前記第１基板を貫通する第１孔を形成する工程と、前記樹脂層に、前記第１孔に連通し、前記第１孔よりも開口径の大きい第２孔を形成する工程と、前記第２孔の内壁に、粘弾性を有する第１膜を形成する工程と、前記第１膜の内壁に、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜を形成する工程と、前記第２膜の内壁及び前記第１孔の内壁にバリア膜を形成する工程と、前記バリア膜形成後の前記第１孔及び前記第２孔の内部に導体ビアを形成する工程とを含む電子装置の製造方法が提供される。
【０００８】
また、本発明の一観点によれば、導体ビアと前記導体ビアの側面を被覆するバリア膜が設けられた第１基板の、第１表面側に、前記導体ビアの端部及び前記バリア膜の端部を突出させる工程と、前記第１表面に突出する前記導体ビアの端部及び前記バリア膜の端部を、第２熱膨張係数を有する第２膜で被覆する工程と、前記第２膜を、粘弾性を有する第１膜で被覆する工程と、前記第２膜を前記第１膜で被覆した前記第１基板上に、前記第２熱膨張係数よりも大きい第１熱膨張係数を有する樹脂層を形成する工程と、前記樹脂層、前記第１膜及び前記第２膜から前記導体ビアの端面を露出させる工程と、露出させた前記導体ビアの端面に、前記第１基板に対向させた第２基板を接続する工程とを含む電子装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の技術によれば、バリア膜のバリア性の低下を抑制し、特性、信頼性の高い電子装置を実現することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】電子装置の形成方法の第１例を示す図である。
【図２】電子装置の形成方法の第２例を示す図である。
【図３】電子装置の形成方法の第３例を示す図である。
【図４】電子装置で発生し得る問題点の説明図である。
【図５】第１の実施の形態に係る電子装置の一例を示す図である。
【図６】第１の実施の形態に係る電子装置の加熱時及び冷却時の状態の説明図（その１）である。
【図７】第１の実施の形態に係る電子装置の加熱時及び冷却時の状態の説明図（その２）である。
【図８】シミュレーションに用いたモデルを示す図である。
【図９】シミュレーションから得られた引っ張り応力の値を示す図である。
【図１０】第２の実施の形態に係る電子装置の一例を示す図である。
【図１１】第３の実施の形態に係る電子装置形成方法の一例の説明図（その１）である。
【図１２】第３の実施の形態に係る電子装置形成方法の一例の説明図（その２）である。
【図１３】第３の実施の形態に係る電子装置形成方法の一例の説明図（その３）である。
【図１４】第３の実施の形態に係る電子装置形成方法の一例の説明図（その４）である。
【図１５】第３の実施の形態に係る電子装置形成方法の一例の説明図（その５）である。
【図１６】第３の実施の形態に係る電子装置形成方法の一例の説明図（その６）である。
【図１７】第３の実施の形態に係る積層プロセスの一例の説明図（その１）である。
【図１８】第３の実施の形態に係る積層プロセスの一例の説明図（その２）である。
【図１９】第３の実施の形態に係る積層プロセスの一例の説明図（その３）である。
【図２０】第３の実施の形態に係る積層プロセスの一例の説明図（その４）である。
【図２１】第４の実施の形態に係る電子装置形成方法の一例の説明図（その１）である。
【図２２】第４の実施の形態に係る電子装置形成方法の一例の説明図（その２）である。
【図２３】第４の実施の形態に係る電子装置形成方法の一例の説明図（その３）である。
【発明を実施するための形態】
【００１１】
まず、電子装置の一形態である３次元積層デバイスについて述べる。
近年、半導体チップの集積化は、面内の集積度を向上する２次元レイアウト構造から、複数枚の半導体チップを縦に積み上げる３次元構造に移行している。例えば、携帯通信端末に用いられる半導体チップは、システムインパッケージが主流となってきており、半導体チップを積層したフラッシュメモリもリリースされる等、３次元化技術の利用が更に拡大する傾向にある。
【００１２】
半導体チップを積層して３次元化する技術としては、ウェハのダイシング後に得られる半導体チップを積層する技術のほか、ダイシング前の半導体チップが形成されたウェハを積層しその後ダイシングする技術等、いつくつかの技術がある。いずれの３次元積層技術においても、半導体チップやウェハといった上下の基板の電気的な接続は、ＴＳＶ技術を用いて形成される導体ビアによって行われる。
【００１３】
ここで一例として、電子装置の形成方法の第１例を図１に示す。図１には、３次元積層デバイスの形成方法の第１例に係る各工程の要部断面を模式的に図示している。
この方法では、まず図１（Ａ）に示すように、トランジスタ及び配線等の素子を含む所定の回路が形成された上側の基板１０ａ及び下側の基板２０ａを準備し、これらの基板１０ａ及び基板２０ａを、有機材料を用いた永久接着剤等の樹脂層３０ａを介して貼り合わせ、接着する。更に、フォトリソグラフィ技術及びエッチング技術を用い、図１（Ａ）に示すような、上側の基板１０ａ及び樹脂層３０ａを貫通し、下側の基板２０ａに設けられた導体部２１ａに達する孔４０ａを形成する。このエッチング時には、基板１０ａに用いられているシリコン（Ｓｉ）等の半導体材料と、樹脂層３０ａに用いられている有機材料のエッチング特性（エッチングの異方性の程度）の違いから、比較的樹脂層３０ａのエッチングが進行し易い。そのため、樹脂層３０ａには、基板１０ａの下側に入り込むようなサイドエッチング、所謂アンダーカット３１ａが形成され易い。
【００１４】
このようなアンダーカット３１ａを含む孔４０ａの形成後、図１（Ｂ）に示すように、孔４０ａの内壁を被覆する、酸化シリコン（ＳｉＯ）や窒化シリコン（ＳｉＮ）等の絶縁性のバリア膜５０ａを形成する。バリア膜５０ａの形成には、ＣＶＤ（Chemical Vapor Deposition）法等の成膜技術を用いることができる。尚、加熱を伴うバリア膜５０ａの形成時には、樹脂層３０ａに用いる材料によっては、加熱の際に樹脂層３０ａが軟化し、加熱後の冷却の際に樹脂層３０ａが硬化収縮することで、アンダーカット３１ａが若干広がることもある。
【００１５】
そして、図１（Ｃ）に示すように、バリア膜５０ａを形成した孔４０ａの内部に、銅（Ｃｕ）等の導体材料を埋め込み、導体ビア６０ａを形成する。導体ビア６０ａの形成には、めっき法等を用いることができる。このようにして形成される導体ビア６０ａを用いて、上側の基板１０ａと下側の基板２０ａを電気的に接続する。
【００１６】
このような方法において、図１（Ａ）に示す孔４０ａの形成時に、上記のようなアンダーカット３１ａが形成されると、続く図１（Ｂ）の工程で孔４０ａの内壁をバリア膜５０ａで被覆する際、そのバリア膜５０ａの被覆性が低下してしまうことが起こり得る。例えば図１（Ｂ）の部位５１０のような、基板１０ａの下側開口端付近におけるバリア膜５０ａの被覆性が低下する。
【００１７】
バリア膜５０ａの被覆性が低下すると、例えば図１（Ｃ）に示すように、孔４０ａの内部に形成された導体ビア６０ａに含まれるＣｕ等の成分６１ａが、基板１０ａの内部に拡散する恐れがある。このような導体ビア６０ａの成分６１ａの拡散は、基板１０ａに含まれる回路の短絡、トランジスタ等の素子の特性劣化、導体ビア６０ａの抵抗上昇等、３次元積層デバイスの特性、信頼性の低下を招く可能性がある。
【００１８】
一方、上記のようなアンダーカットをエッチング技術の改良によって抑える試みもなされている。ここで、電子装置の形成方法の第２例を図２に示す。図２には、３次元積層デバイスの形成方法の第２例に係る各工程の要部断面を模式的に図示している。
【００１９】
この方法では、まず図２（Ａ）に示すように、トランジスタ及び配線等の素子を含む所定の回路が形成された上側の基板１０ｂ及び下側の基板２０ｂを準備し、これらの基板１０ｂ及び基板２０ｂを、有機材料を用いた樹脂層３０ｂを介して貼り合わせ、接着する。そして、図２（Ａ）に示すように、樹脂層３０ｂのアンダーカットの形成が抑えられるような条件でエッチングを行い、上側の基板１０ｂ及び樹脂層３０ｂを貫通し、下側の基板２０ｂの導体部２１ｂに達する孔４０ｂを形成する。
【００２０】
孔４０ｂの形成後、ＣＶＤ法等を用い、図２（Ｂ）に示すように、孔４０ｂの内壁を被覆するＳｉＯ等のバリア膜５０ｂを形成する。尚、加熱を伴うバリア膜５０ｂの形成時には、樹脂層３０ｂに用いる材料によっては、加熱の際に樹脂層３０ｂが軟化し、加熱後の冷却の際に樹脂層３０ｂが硬化収縮することで、孔４０ｂが樹脂層３０ｂの部分で若干広がることもある。
【００２１】
そして、図２（Ｃ）に示すように、バリア膜５０ｂを形成した孔４０ｂの内部に、めっき法等を用い、Ｃｕ等の導体材料を埋め込み、導体ビア６０ｂを形成する。
このように樹脂層３０ｂのアンダーカットを抑えたうえで導体ビア６０ｂを形成することも可能である。図２（Ａ）の工程で樹脂層３０ｂのアンダーカットを抑えることで、続く図２（Ｂ）の工程で形成するバリア膜５０ｂの被覆性の低下を抑えることができる。しかし、このような方法を用いる場合にも、次のような問題が生じることがある。
【００２２】
即ち、この３次元積層デバイスに含まれる基板１０ｂ、樹脂層３０ｂ、バリア膜５０ｂ及び導体ビア６０ｂには、互いに熱膨張係数の異なる材料が用いられ得る。例えば、バリア膜５０ｂ、基板１０ｂ、導体ビア６０ｂ、樹脂層３０ｂの順に熱膨張係数が大きくなるような材料が用いられる。図２（Ｃ）には、バリア膜５０ｂ、基板１０ｂ、導体ビア６０ｂ及び樹脂層３０ｂの各熱膨張係数の大きさ（基板積層方向Ｙの熱膨張の変化量）を、それぞれ矢印５５ｂ、矢印１５ｂ、矢印６５ｂ及び矢印３５ｂの長さで表している。
【００２３】
３次元積層デバイスの形成時には、図２（Ｃ）の工程後も含め、加熱を伴う工程が実施される。例えば、孔４０ｂの内部にめっき法を用いてＣｕ等を埋め込んだ後に行うアニール工程、導体ビア６０ｂの形成後に基板１０ｂ上にキャップ膜や再配線層を形成する工程、基板１０ｂの上側に更に別の基板を接合する工程等である。このような加熱を伴う工程では、図２（Ｃ）の部位５２０のように、熱膨張係数の差が大きい材料が狭い領域に集中する部位に、材料間の熱膨張係数差に起因して、比較的大きな応力が発生する。このような加熱を伴う工程後には、図２（Ｃ）の部位５２０に残留する応力が比較的大きくなり得る。このように残留する応力が比較的大きくなると、そこに存在する比較的薄いバリア膜５０ｂにクラック５２ｂが生じ易い。このようなクラック５２ｂが生じると、クラック５２ｂから導体ビア６０ｂのＣｕ等の成分６１ｂが基板１０ｂの内部に拡散し、回路の短絡等、３次元積層デバイスの特性、信頼性の低下を招く可能性がある。
【００２４】
このような問題点に対し、次の図３に示すような対策を採用することもできる。図３は電子装置の形成方法の第３例を示す図である。図３には、３次元積層デバイスの形成方法の第３例に係る各工程の要部断面を模式的に図示している。
【００２５】
この方法では、図３（Ａ）に示すように、有機材料を用いた樹脂層３０ｃを介して接着した上側の基板１０ｃ及び下側の基板２０ｃの、上側の基板１０ｃと樹脂層３０ｃにエッチング技術を用いて形成される孔４０ｃに、所定材料の膜７０ｃを設ける。基板１０ｃ及び基板２０ｃには、トランジスタ及び配線等の素子を含む所定の回路が形成されたものが用いられる。膜７０ｃには、後述のようにして孔４０ｃの内部に形成される導体ビア６０ｃ（図３（Ｃ））やその周囲の樹脂層３０ｃ等の熱膨張係数に基づいて設定される熱膨張係数を有する材料が用いられる。例えば、膜７０ｃには、導体ビア６０ｃの熱膨張係数に近い熱膨張係数を有する材料、或いは、導体ビア６０ｃと樹脂層３０ｃとの間の熱膨張係数を有する材料を用いる。
【００２６】
このような膜７０ｃが設けられた孔４０ｃに、図３（Ｂ）に示すように、その内壁を被覆するＳｉＯ等のバリア膜５０ｃを、ＣＶＤ法等を用いて形成する。尚、加熱を伴うバリア膜５０ｃの形成時には、樹脂層３０ｂに用いる材料によっては、加熱の際に樹脂層３０ｃが軟化し、加熱後の冷却の際に樹脂層３０ｃが硬化収縮することで、孔４０ｃが樹脂層３０ｃ内の膜７０ｃの部分で若干広がることもある。この方法では孔４０ｃに膜７０ｃが設けられていることで、大きなアンダーカットの生成が抑えられ、上記図１（Ｂ）に示したような工程に比べて、被覆性良くバリア膜５０ｃを形成することができる。
【００２７】
そして、バリア膜５０ｃの形成後、図３（Ｃ）に示すように、内壁にバリア膜５０ｃを形成した孔４０ｃの内部にめっき法等を用いてＣｕ等の導体材料を埋め込み、導体ビア６０ｃを形成する。
【００２８】
この方法では、前述のように、孔４０ｃに膜７０ｃを設けることで、大きなアンダーカットの生成が抑えられ、図３（Ｂ）の工程でバリア膜５０ｃを比較的被覆性良く形成することができる。更に、この方法では、所定の熱膨張係数を有する膜７０ｃを設けることで、導体ビア６０ｃの周囲に存在する、比較的熱膨張係数の大きい樹脂層３０ｃの量を減らし、加熱を伴う工程後に図３（Ｃ）の部位５３０に残留する応力を低減することができる。尚、加熱を伴う工程には、孔４０ｃの内部にめっき法を用いてＣｕ等を埋め込んだ後に行うアニール工程、導体ビア６０ｃの形成後に基板１０ｃ上にキャップ膜や再配線層を形成する工程、基板１０ｃの上側に更に別の基板を接合する工程等がある。図３（Ｃ）には、バリア膜５０ｃ、基板１０ｃ、導体ビア６０ｃ、樹脂層３０ｃ及び膜７０ｃの各熱膨張係数の大きさ（基板積層方向Ｙの熱膨張の変化量）を、それぞれ矢印５５ｃ、矢印１５ｃ、矢印６５ｃ、矢印３５ｃ及び矢印７５ｃの長さで表している。
【００２９】
図３に示すような方法を用い、図３（Ｃ）の部位５３０でのクラックの発生、クラックに起因した３次元積層デバイスの特性、信頼性の低下を抑える。但し、３次元積層デバイスの製造において、加熱を伴う工程は、複数回実施され得る。加熱を伴う工程が複数回実施され、熱履歴が増えると、３次元積層デバイスに含まれる材料、導体ビア付近の材料の膨張と収縮が繰り返されることで、次のような問題点が発生し得る。
【００３０】
図４は電子装置で発生し得る問題点の説明図である。図４には、問題点を含んだ３次元積層デバイスの要部断面を模式的に図示している。
上記図３で述べたような所定の熱膨張係数を有する膜７０ｃを設ける方法では、図３（Ｃ）の導体ビア６０ｃの形成工程までは、３次元積層デバイスの特性、信頼性の低下を招くクラックの発生を抑制し得る。
【００３１】
しかし、３次元積層デバイスの製造では、図３（Ｃ）の工程後も、加熱を伴う工程、例えば、基板１０ｃ上にキャップ膜や再配線層を形成する工程、基板１０ｃの上側に更に別の基板（所定の回路が形成された基板）を接合する工程等が実施され得る。加熱の際、有機材料を用いた樹脂層３０ｃは、基板平面方向Ｘの膨張を引き起こすことがある。また、ガラス転移点の低い有機材料を樹脂層３０ｃに用いた場合は、加熱の際に軟化し、冷却の際、硬化に伴って基板平面方向Ｘの収縮（硬化収縮）を引き起こすことがある。
【００３２】
ここで、バリア膜５０ｃ、導体ビア６０ｃ及び樹脂層３０ｃには、この順に熱膨張係数が大きくなるような材料が用いられる。バリア膜５０ｃと樹脂層３０ｃとの間に設けられる膜７０ｃには、導体ビア６０ｃに近い熱膨張係数、或いは、導体ビア６０ｃと樹脂層３０ｃとの間の熱膨張係数を有する材料が用いられる。バリア膜５０ｃ、基板１０ｃ、導体ビア６０ｃ、樹脂層３０ｃ及び膜７０ｃの各熱膨張係数の大きさ（基板平面方向Ｘの熱膨張の変化量）の一例を、図４（Ａ）にそれぞれ矢印５５ｃ、矢印１５ｃ、矢印６５ｃ、矢印３５ｃ及び矢印７５ｃの長さで表している。
【００３３】
このような構造体に対し、上記のような有機材料を樹脂層３０ｃに用い、加熱とその後の冷却を含む熱履歴が繰り返されるとする。すると、上側の基板１０ｃと下側の基板２０ｃとの間では、そこに存在する材料の熱膨張係数差に起因して、図４（Ａ）又は図４（Ｂ）に示すような空隙５１ｃやクラック５２ｃが発生することがある。
【００３４】
即ち、加熱の際には、導体ビア６０ｃと、膨張や軟化後の硬化収縮が生じる樹脂層３０ｃとの間に存在するバリア膜５０ｃや膜７０ｃが、導体ビア６０ｃの膨張に伴ってその外側に押し広げられることが起こり得る。その後の冷却の際には、導体ビア６０ｃの収縮に、加熱時に膨張した又は冷却時に硬化収縮する樹脂層３０ｃと膜７０ｃ、或いは、そのような樹脂層３０ｃと膜７０ｃとバリア膜５０ｃが追従しないことが起こり得る。異なる材料間の熱膨張係数差に起因して生じるこのような現象が、加熱とその後の冷却を含む複数回の熱履歴の間に繰り返し起こる可能性がある。その場合、導体ビア６０ｃ、バリア膜５０ｃ、膜７０ｃ及び樹脂層３０ｃの間での膨張量及び収縮量のミスマッチが起こる可能性がある。
【００３５】
このような異なる材料間の膨張量及び収縮量のミスマッチが起こることで、図４（Ａ）のようにバリア膜５０ｃと膜７０ｃとの間に空隙５１ｃが生じたり、図４（Ｂ）のように導体ビア６０ｃとバリア膜５０ｃとの間に空隙５１ｃが生じたりすることが起こり得る。また、上記のような加熱過程の膨張と冷却過程の収縮に伴ってバリア膜５０ｃに過剰なストレスがかかり、例えば図４（Ｂ）に示すように、バリア膜５０ｃにクラック５２ｃが生じることも起こり得る。
【００３６】
このような空隙５１ｃやクラック５２ｃが原因となって、バリア膜５０ｃのバリア性の低下、それによる回路の短絡、トランジスタ等の素子の特性劣化、導体ビア６０ｃの抵抗上昇等、３次元積層デバイスの特性、信頼性の低下が引き起こされる恐れがある。
【００３７】
このように、所定の熱膨張係数を有する膜７０ｃを設けた場合にも、熱履歴の回数が増えると、異なる材料間に空隙５１ｃが発生したり、バリア膜５０ｃにクラック５２ｃが発生したりすることが起こり得る。とりわけ３次元積層プロセスでは、２次元のデバイス製造とは違い、積層数の増加に伴い、下側に配置される基板ほど加熱回数が多くなり、熱の影響を多く受けることによって、上記のような空隙５１ｃやクラック５２ｃが生じる可能性が高まる。
【００３８】
上記のように、膜７０ｃは、導体ビア６０ｃと同程度か或いは導体ビア６０ｃと樹脂層３０ｃとの間の熱膨張係数を有する材料が用いられて、導体ビア６０ｃの周囲に設けられる。この膜７０ｃは、主に基板積層方向Ｙにおけるバリア膜５０ｃの残留応力の緩和に一定の効果を示す。しかし、熱履歴が増え、体積変化が繰り返されるような状況では、膜７０ｃは基板平面方向Ｘの変化に追従できないことが起こり得る。導体ビア６０ｃの周辺に熱膨張係数を所定値に規定した膜７０ｃを設けるのみでは、上記のようなバリア膜５０ｃの空隙５１ｃやクラック５２ｃの発生を十分に抑えることができない可能性がある。
【００３９】
以上のような点に鑑み、積層する上下基板を導体ビアで電気的に接続する電子装置（３次元積層デバイス）に、以下に実施の形態として示すような構成を採用する。
まず、第１の実施の形態について説明する。
【００４０】
図５は第１の実施の形態に係る電子装置の一例を示す図である。図５には、第１の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図５に示す電子装置１は、３次元積層デバイスであって、上側の基板１０及び下側の基板２０、並びに、これらの基板１０と基板２０との間に設けられた樹脂層３０を含む。
【００４１】
基板１０及び基板２０にはそれぞれ、トランジスタ及び配線等の素子を含む所定の回路が形成されたウェハを用いることができる。例えば、基板１０及び基板２０にはそれぞれ、Ｓｉ基板等の半導体基板を用いて半導体チップが形成されたダイシング前のウェハが用いられる。ウェハには、例えば、厚み１０μｍのものを用いることができる。このほか、基板１０及び基板２０にはそれぞれ、トランジスタ及び配線等の素子を含む所定の回路が形成された半導体チップ、例えば、ウェハのダイシング後に得られる個片化された半導体チップが用いられてもよい。
【００４２】
樹脂層３０には、各種樹脂材料を用いることができる。例えば、樹脂層３０には、ベンゾシクロブテン（BenzoCycloButene；ＢＣＢ）が用いられる。このほか、樹脂層３０には、エポキシ等の樹脂材料が用いられてもよい。樹脂層３０の厚みは、例えば５μｍとすることができる。
【００４３】
上側の基板１０と下側の基板２０とは、それらの間に介在する樹脂層３０を用いて接着されている。
図５に示す電子装置１は更に、基板１０と樹脂層３０を貫通する孔４０、並びに、その孔４０に設けられたバリア膜５０及び導体ビア６０を含む。
【００４４】
孔４０は、上側の基板１０と樹脂層３０を貫通し、下側の基板２０に設けられた導体部２１（配線或いは配線に設けられたパッド）に達する。孔４０の直径は、例えば１０μｍとされる。
【００４５】
バリア膜５０は、孔４０の内壁を被覆するように設けられている。図５には、孔４０の内壁と基板１０の上面に設けられたバリア膜５０を例示している。バリア膜５０には、各種絶縁材料を用いることができる。バリア膜５０には、例えば、ＳｉＯ、ＳｉＮ等の無機系絶縁材料が用いられる。バリア膜５０の厚みは、例えば０．５μｍとすることができる。
【００４６】
導体ビア６０は、バリア膜５０で内壁が被覆された孔４０の内部に設けられている。導体ビア６０には、各種導体材料を用いることができる。例えば、導体ビア６０には、Ｃｕ、或いはＣｕを含む材料が用いられる。導体ビア６０は、上側の基板１０と樹脂層３０を貫通し、下側の基板２０の導体部２１に電気的に接続されている。この導体ビア６０により、上側の基板１０と下側の基板２０に含まれる互いの回路が電気的に接続される。導体ビア６０は、ＴＳＶとも称される。
【００４７】
尚、図５には１つの導体ビア６０を図示するが、電子装置１内には、複数の導体ビア６０（及び下側の基板２０の導体部２１）が含まれ得る。
図５に示す電子装置１は更に、上側の基板１０と下側の基板２０との間に、樹脂層３０と共に設けられた膜７０及び膜８０を含む。
【００４８】
バリア膜５０と樹脂層３０との間に膜７０が設けられ、この膜７０と樹脂層３０との間に膜８０が設けられている。上側の基板１０と下側の基板２０との間において、導体ビア６０の側壁に設けられたバリア膜５０の外側を膜７０が囲み、この膜７０の外側を膜８０が囲み、膜８０の外側を樹脂層３０が囲んでいる。
【００４９】
膜７０には、樹脂層３０に用いられる材料の熱膨張係数よりも小さい熱膨張係数を有する材料が用いられる。例えば、膜７０には、樹脂層３０に用いられる材料の熱膨張係数と、導体ビア６０に用いられる材料の熱膨張係数との間の熱膨張係数を有する材料が用いられる。膜７０には、電子装置１の製造時及び使用時にこの電子装置１に与えられる温度以上、例えば２２０℃以上のガラス転移点を有する材料、又は、ガラス転移点を有しない材料が用いられる。即ち、膜７０には、電子装置１の製造時及び使用時に膜７０に与えられる温度で軟化しない材料が用いられる。また、膜７０には、後述のような導体ビア６０の膨張を抑制することが可能な弾性率を有する材料、例えば３ＧＰａ以上の弾性率を有する材料が用いられることが望ましい。
【００５０】
膜７０には、例えば、上記のような熱膨張係数等を有する絶縁性の材料が用いられる。膜７０には、例えば、テトラエトキシシラン（TetraEthOxySilane；ＴＥＯＳ）を用いて形成されるＳｉＯ（ＴＥＯＳ膜）のような無機系絶縁材料を用いることができる。このほか、膜７０には、例えば、ポリパラフェニレンベンゾビスオキサゾール（Poly(p-phenyleneBenzobisOxazole)；ＰＢＯ）樹脂、熱可塑性ポリイミド（PolyImide；ＰＩ）樹脂等の有機系絶縁材料を用いることもできる。膜７０の厚み（基板平面方向Ｘの厚み）は、例えば０．３μｍ〜５．０μｍとすることができる。
【００５１】
膜８０には、弾性率に幅のある材料、即ち粘弾性を有する材料が用いられる。膜８０には、電子装置１の製造時及び使用時にこの電子装置１に与えられる温度未満のガラス転移点、例えばガラス転移点が０℃以下の材料、又は、ガラス転移点を有しない材料が用いられる。例えば、膜８０には、電子装置１の製造時及び使用時に膜８０に与えられる温度でゴム状態となるような材料（ゴム弾性体）が用いられる。
【００５２】
膜８０には、例えば、上記のような粘弾性等を有する絶縁性の材料が用いられる。膜８０には、例えば、シリコーンゴム（シリコンゴム、ケイ素ゴムとも称される）、フッ素ゴム等の合成ゴムを用いることができる。膜８０には、合成ゴムのほか、天然ゴムを用いることもできる。膜８０の厚み（基板平面方向Ｘの厚み）は、例えば０．３μｍ〜５．０μｍとすることができる。
【００５３】
電子装置１の上記各要素に用いることのできる材料の例と、各材料の弾性率（ＧＰａ）、熱膨張係数（ｐｐｍ／℃）及びガラス転移点（℃）の例を表１に示す。
【００５４】
【表１】
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【００５５】
尚、表１に示す物性値は一例であって、記載した値のみに限定されるものではない。各要素の物性値は、各要素の構造、組成、膜質等の形態によって変動したり幅を持ったりする場合がある。
【００５６】
基板１０及び基板２０（表１の「基板」）に用いられるＳｉの熱膨張係数は、２．６ｐｐｍ／℃である。導体ビア６０（表１の「導体ビア」）に用いられるＣｕの熱膨張係数は、基板１０及び基板２０に用いられるＳｉの熱膨張係数よりも大きい、１６．６ｐｐｍ／℃である。樹脂層３０（表１の「樹脂層」）に用いられる材料Ａ，Ｂの熱膨張係数は、導体ビア６０に用いられるＣｕの熱膨張係数よりも大きい、５２ｐｐｍ／℃〜１６１ｐｐｍ／℃である。バリア膜５０（表１の「バリア膜」）に用いられるＳｉＯの熱膨張係数は、基板１０及び基板２０に用いられるＳｉ、導体ビア６０に用いられるＣｕ、並びに樹脂層３０に用いられる材料Ａ，Ｂの、いずれの熱膨張係数よりも小さい、０．５ｐｐｍ／℃である。バリア膜５０（表１の「バリア膜」）に用いられるＳｉＮの熱膨張係数は、基板１０及び基板２０に用いられるＳｉと同程度で、導体ビア６０に用いられるＣｕ、並びに樹脂層３０に用いられる材料Ａ，Ｂの、いずれの熱膨張係数よりも小さい。
【００５７】
膜７０（表１の「内側膜」）には、導体ビア６０に用いられるＣｕと樹脂層３０に用いられる材料Ａ，Ｂとの間の熱膨張係数、例えば１７ｐｐｍ／℃〜５０ｐｐｍ／℃の熱膨張係数を有する材料を用いることができる。このような材料として、上記及び表１のようなＴＥＯＳ膜（１７ｐｐｍ／℃）、ＰＢＯ樹脂（３０ｐｐｍ／℃）、熱可塑性ＰＩ樹脂（２０ｐｐｍ／℃）が挙げられる。ＴＥＯＳ膜は、ガラス転移点がなく、ＰＢＯ樹脂は、ガラス転移点が２２０℃以上、熱可塑性ＰＩ樹脂は、ガラス転移点が２５０℃である。また、ＴＥＯＳ膜、ＰＢＯ樹脂及び熱可塑性ＰＩ樹脂の弾性率は、いずれも３ＧＰａ以上である。
【００５８】
膜８０（表１の「外側膜」）には、弾性率に幅のある、粘弾性を有する材料を用いることができる。このような材料として、上記及び表１のようなシリコーンゴム（ゲル）、フッ素ゴムが挙げられる。シリコーンゴム、フッ素ゴムは、いずれも弾性率が０．０１ＧＰａ〜０．１ＧＰａの範囲で変化する、粘弾性を有する。シリコーンゴム、フッ素ゴムは、いずれもガラス転移点が０℃未満である。
【００５９】
上記のように電子装置１では、導体ビア６０の外側に上記のような熱膨張係数を有する膜７０を設け、更にその膜７０の外側に上記のような粘弾性を有する膜８０を設ける。これにより、加熱とその後の冷却の際にバリア膜５０にかかるストレスを緩和し、バリア膜５０の界面剥離（空隙の発生）を抑制する。
【００６０】
図６及び図７は第１の実施の形態に係る電子装置の加熱時及び冷却時の状態の説明図である。ここで、図６は導体ビアの膨張時及び収縮時の状態の一例を示す図、図７は樹脂層の軟化時及び硬化収縮時の状態の一例を示す図である。図６（Ａ）〜図６（Ｃ）及び図７（Ａ）〜図７（Ｃ）にはそれぞれ、第１の実施の形態に係る電子装置の各状態での要部断面を模式的に図示している。
【００６１】
まず導体ビア６０の膨張時及び収縮時の状態について、図６を参照して説明する。
図６（Ａ）（図５）に示すような電子装置１に対し、加熱を伴う工程（基板１０上にキャップ膜や再配線層を形成する工程、基板１０の上側に更に別の基板を接合する工程等）が実施されると、導体ビア６０の膨張が起こる。導体ビア６０の膨張は、図６（Ｂ）に示すように、基板１０と基板２０との間に介在する樹脂層３０の部分で起こり易い。例えば、表１に示したように、基板１０にＳｉが用いられ、導体ビア６０にＣｕが用いられている場合、ＳｉとＣｕは弾性率が同程度で、熱膨張係数はＣｕの方が大きい。樹脂層３０に用いられる材料Ａ，Ｂは、Ｃｕよりも熱膨張係数が大きく、弾性率が小さい。そのため、加熱による導体ビア６０の膨張は、基板１０の部分で抑えられ、樹脂層３０の部分で起こり易くなる。
【００６２】
但し、この電子装置１では、導体ビア６０（その側壁のバリア膜５０）と樹脂層３０との間に、導体ビア６０と樹脂層３０との間の熱膨張係数を有する膜７０が内側に、粘弾性を有する膜８０が外側に、それぞれ設けられている。これにより、図６（Ｂ）に示すような加熱時には、基板１０と基板２０との間の領域における導体ビア６０の膨張を、導体ビア６０よりも熱膨張係数の小さい内側の膜７０で抑えると共に、粘弾性を有する外側の膜８０の粘弾性による収縮変形によって吸収する。
【００６３】
また、図６（Ｃ）に示すように、加熱後の冷却時には、導体ビア６０及び内側の膜７０が収縮し、バリア膜５０も収縮する。外側の膜８０は、導体ビア６０の収縮にバリア膜５０を介して追従する内側の膜７０と、樹脂層３０との間を、収縮した状態（図６（Ｂ））からの粘弾性による伸張変形によって埋める。或いは、外側の膜８０は、その収縮した状態（図６（Ｂ））からの粘弾性による伸張変形によって、バリア膜５０及び内側の膜７０を導体ビア６０の収縮に追従させ、内側の膜７０と樹脂層３０との間を埋める。
【００６４】
一方、樹脂層３０は、その材料によっては、加熱時に軟化し、その後の冷却時に硬化収縮する。樹脂層の軟化時及び硬化収縮時の状態について、図７を参照して説明する。
図７（Ａ）（図５）に示すような電子装置１に対し、上記同様、加熱を伴う工程が実施されると、導体ビア６０の膨張が起こる。導体ビア６０の膨張は、図７（Ｂ）に示すように、加熱により軟化する樹脂層３０の部分で起こり易い。但し、この電子装置１では、図７（Ｂ）に示すような加熱時の導体ビア６０の膨張を、導体ビア６０よりも熱膨張係数の小さい内側の膜７０で抑えると共に、粘弾性を有する外側の膜８０の粘弾性による収縮変形によって吸収する。
【００６５】
また、図７（Ｃ）に示すように、加熱後の冷却時には、導体ビア６０、バリア膜５０及び内側の膜７０が収縮し、加熱で軟化した樹脂層３０が硬化収縮する。外側の膜８０は、導体ビア６０の収縮にバリア膜５０を介して追従する内側の膜７０と、硬化収縮する樹脂層３０との間を、粘弾性による伸張変形によって埋める。或いは、外側の膜８０は、その粘弾性による伸張変形によって、バリア膜５０及び内側の膜７０を導体ビア６０の収縮に追従させ、内側の膜７０と硬化収縮する樹脂層３０との間を埋める。
【００６６】
電子装置１では、加熱とその後の冷却を含む熱履歴が繰り返されても、粘弾性を有する外側の膜８０が、収縮及び伸張することで、導体ビア６０、バリア膜５０、内側の膜７０及び樹脂層３０の間での膨張量及び収縮量のミスマッチを吸収する。粘弾性を有する外側の膜８０がこのように作用することで、導体ビア６０と樹脂層３０との間の領域に空隙が発生するのを抑えることができ、バリア膜５０に過度なストレスがかかるのを抑えることができる。このように空隙の発生を抑え、バリア膜５０の過度なストレスを抑えることで、バリア膜５０にクラックが発生するのを抑えることができる。これにより、バリア膜５０のバリア性の低下を抑え、導体ビア６０の成分の拡散、それによる基板１０内の回路の短絡、トランジスタ等の素子の特性劣化、導体ビア６０の抵抗上昇等を抑えて、特性、信頼性の高い電子装置１を実現することが可能になる。
【００６７】
続いて、上記のような電子装置１等における応力のシミュレーション結果について述べる。
図８はシミュレーションに用いたモデルを示す図である。
【００６８】
図８（Ａ）のモデルＡ、図８（Ｂ）のモデルＢ、図８（Ｃ）のモデルＣは、上下の基板１０と基板２０、それらの間の樹脂層３０、基板１０と樹脂層３０を貫通して基板２０の導体部２１に達する導体ビア６０、及び、導体ビア６０の側面のバリア膜５０を含む。図８（Ａ）のモデルＡは、バリア膜５０と樹脂層３０とが接するモデルである。図８（Ｂ）のモデルＢは、バリア膜５０と樹脂層３０との間に、所定の熱膨張係数を有する膜７０が介在するモデルである。図８（Ｃ）のモデルＣは、バリア膜５０と樹脂層３０との間に、所定の熱膨張係数を有する膜７０、及び、所定の粘弾性を有する膜８０が介在するモデルであって、上記の電子装置１に相当するモデルである。
【００６９】
これらのモデルＡ、モデルＢ、モデルＣについてそれぞれ、シミュレーションにより、２５℃における残留応力のコンター図を得た。得られた各コンター図から、モデルＡの部位５００Ａ、モデルＢの部位５００Ｂ、モデルＣの部位５００Ｃの、基板平面方向Ｘの引っ張り応力（σX成分）の値を読み取った。
【００７０】
シミュレーションから得られた引っ張り応力（ＭＰａ）の値を図９に示す。モデルＡとモデルＢについて得られた引っ張り応力の値の比較から、モデルＢのように、バリア膜５０と樹脂層３０との間に、所定の熱膨張係数を有する膜７０を介在させることで、引っ張り応力が緩和されることが分かる。モデルＢとモデルＣについて得られた引っ張り応力の値の比較から、モデルＣのように、バリア膜５０と樹脂層３０との間に、膜７０に加えて、所定の粘弾性を有する膜８０を介在させることで、引っ張り応力が一層緩和されることが分かる。
【００７１】
膜７０及び膜８０を設けることで、これらを設けなかった場合にはクラックが発生する可能性のあったバリア膜５０の所定部位における残留応力の低減を図ることができる。
次に、第２の実施の形態について説明する。
【００７２】
図１０は第２の実施の形態に係る電子装置の一例を示す図である。図１０には、第２の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
図１０に示す電子装置２では、バリア膜５０と樹脂層３０との間に設けられる、粘弾性を有する膜８０の、その上部と下部が、バリア膜５０まで延び、このような膜８０の内側に、所定の熱膨張係数を有する膜７０が設けられている。即ち、膜７０は、基板平面方向Ｘの側面のほか、基板積層方向Ｙの上端部と下端部が、膜８０によって被覆される。第２の実施の形態に係る電子装置２は、このような構造を有している点で、上記第１の実施の形態に係る電子装置１と相違する。
【００７３】
バリア膜５０に生じる残留応力は、上側の基板１０の底面１１とバリア膜５０との接触部位やその近傍（部位５４０）で比較的大きくなる傾向があるほか、下側の基板２０の導体部２１とバリア膜５０との接触部位やその近傍（部位５５０）でも比較的大きくなる傾向がある。このような点に鑑み、図１０に示すように、部位５４０及び部位５５０にも粘弾性を有する膜８０を配置し、膜７０の上端部及び下端部を膜８０で被覆する構造とする。
【００７４】
電子装置２では、膜７０とその外側の膜８０で部位５４０，５５０における基板平面方向Ｘのバリア膜５０の残留応力が緩和され、膜７０とその上端部及び下端部の膜８０で部位５４０，５５０における基板積層方向Ｙのバリア膜５０の残留応力が緩和される。図１０のような構造を採用することで、部位５４０及び部位５５０にける残留応力の低減を図り、残留応力に起因したバリア膜５０のバリア性の低下を抑え、特性、信頼性の高い電子装置２を実現することが可能になる。
【００７５】
次に、第３の実施の形態について説明する。
積層する上下基板を導体ビアで電気的に接続する電子装置（３次元積層デバイス）の形成方法の一例を、第３の実施の形態として説明する。
【００７６】
３次元積層デバイスの形成には、ビアファースト（トランジスタ形成前にＴＳＶを形成）、ビアミドル（トランジスタ形成後で配線形成前にＴＳＶを形成）、ビアラスト（トランジスタ及び配線形成後にＴＳＶを形成）という、ＴＳＶの形成段階が異なるプロセスがある。また、ＴＳＶを、基板の回路面側から形成するのか、基板の回路面とは反対の裏面側から形成するのかによっても、プロセスが異なってくる。ここでは一例として、回路（デバイス層）を形成した基板を薄化して下側基板の上に積層し、積層したその上側基板の回路面側からＴＳＶを形成する、ビアラスト法について述べる。
【００７７】
図１１〜図１６は第３の実施の形態に係る電子装置形成方法の一例の説明図である。以下、第３の実施の形態に係る電子装置形成方法の各工程について順に説明する。
図１１（Ａ）は第３の実施の形態に係る第１基板積層工程の一例の要部断面模式図である。
【００７８】
まず、積層する上側の基板１１０及び下側の基板１２０を準備する。上側の基板１１０及び下側の基板１２０としては、トランジスタ及び配線等の素子を含む所定の回路が形成されたものを準備する。これらのうち、上側の基板１１０は、その回路面（表面）をガラス等の支持体に接着剤を用いて接着し、回路面と反対の面（裏面）をグラインディング処理で研削する。この研削によって所望の厚さまで薄化した基板１１０を、それが積層される基板１２０（必ずしも薄化されていることを要しない）に永久接着剤等の樹脂層１３０を介して接着する。これにより、図１１（Ａ）に示すような構造を得る。
【００７９】
上側の基板１１０には、例えば、研削により厚さ１０μｍまで薄化したものを用いる。下側の基板１２０には、後述する導体ビア１６０（ＴＳＶ）と電気的に接続可能な導体部１２１（パッド）が形成されている。尚、基板１２０には、酸化膜等の絶縁膜も形成されるが、ここでは導体部１２１のみを図示している。また、樹脂層１３０には、例えばＢＣＢを用いる。樹脂層１３０の厚さは、例えば５μｍとされる。
【００８０】
図１１（Ｂ）は第３の実施の形態に係る孔形成工程の一例の要部断面模式図である。
樹脂層１３０を介して基板１１０と基板１２０を積層した後、図１１（Ｂ）に示すように、基板１１０を貫通して基板１２０の導体部１２１に達する孔１４０（孔１４１及び孔１４２）を形成する。孔１４０は、レジストマスクを用いて基板１１０及び樹脂層１３０をエッチングすることで形成する。
【００８１】
基板１１０は、六フッ化硫黄（ＳＦ6）とパーフルオロシクロブタン（Ｃ4Ｆ8）との混合ガスを用いてエッチングする。これにより、基板１１０を貫通する孔１４１を形成する。孔１４１の直径は、例えば１０μｍとされる。樹脂層１３０は、テトラフルオロメタン（ＣＦ4）と酸素（Ｏ2）との混合ガスを用いてエッチングする。これにより、樹脂層１３０を貫通する孔１４２を形成する。ＢＣＢのような有機材料の樹脂層１３０は、Ｓｉが主体の基板１１０に比べてエッチングの異方性が弱いため、基板１１０の下側に入り込むようにサイドエッチングされる。そのため、樹脂層１３０にはアンダーカット１３１が形成され、孔１４２の開口径は孔１４１の開口径よりも大きくなる。
【００８２】
図１２（Ａ）は第３の実施の形態に係る第１材料形成工程の一例の要部断面模式図である。
孔１４０の形成後は、図１２（Ａ）に示すように、その孔１４０内に、粘弾性を有する膜の材料１８１を形成する。例えば、孔１４０内にラテックス材料であるフッ素ゴムの塗料をスプレー塗布し、これを１２０℃で硬化させることで、孔１４０内に材料１８１を形成する。材料１８１は、孔１４０内に、樹脂層１３０の厚さ以上形成し、それにより、アンダーカット１３１を材料１８１で埋める。
【００８３】
図１２（Ｂ）は第３の実施の形態に係る第１材料エッチング工程の一例の要部断面模式図である。
材料１８１の形成後は、図１２（Ｂ）に示すように、その材料１８１のエッチング（矢印で図示）を行い、樹脂層１３０の内壁に、粘弾性を有する膜１８０を形成する。材料１８１のエッチングには、アンモニア（ＮＨ3）とＯ2の混合ガスを用いる。上記樹脂層１３０のエッチング時と同様に、材料１８１は基板１１０に比べてエッチングの異方性が弱いため、エッチングにより得られる膜１８０にはアンダーカット１８２が形成される。膜１８０の基板平面方向Ｘの厚みは、約１μｍである。
【００８４】
図１３（Ａ）は第３の実施の形態に係る第２材料形成工程の一例の要部断面模式図である。
粘弾性を有する膜１８０の形成後は、図１３（Ａ）に示すように、孔１４０内及び基板１１０の上面に、樹脂層１３０と後述する導体ビア１６０との間の熱膨張係数を有する膜の材料１７１を形成する。例えば、材料１７１として、ガス化したＴＥＯＳとＯ2の混合ガスを用いたプラズマＣＶＤ法により、ＴＥＯＳ膜を堆積する。堆積速度が５００ｎｍ／ｍｉｎであれば、２分で約１μｍのＴＥＯＳ膜が形成可能である。ＣＶＤ法で形成されるＴＥＯＳ膜は、被覆性が良いので、先に形成した膜１８０の、アンダーカット１８２の側壁にも、形成することができる。
【００８５】
図１３（Ｂ）は第３の実施の形態に係る第２材料エッチング工程の一例の要部断面模式図である。
材料１７１の形成後は、図１３（Ｂ）に示すように、その材料１７１のエッチング（矢印で図示）を行い、基板１１０の上面、基板１１０の孔１４１の側壁、及び、基板１２０の導体部１２１の上面に形成された材料１７１を除去する。その際は、異方性のエッチングを行うことで、基板１１０の孔１４１の内径よりも外側（樹脂層１３０側）に形成された材料１７１が残る。これにより、樹脂層１３０の孔１４２内の、膜１８０のアンダーカット１８２の側壁に、所定の熱膨張係数を有する膜１７０が形成される。膜１７０の基板平面方向Ｘの厚みは、約０．５μｍである。
【００８６】
図１４（Ａ）は第３の実施の形態に係るバリア膜形成工程の一例の要部断面模式図である。
上記のようにして粘弾性を有する膜１８０、及び、所定の熱膨張係数を有する膜１７０を形成した後は、図１４（Ａ）に示すように、孔１４０内及び基板１１０の上面に、バリア膜１５０を形成する。例えば、バリア膜１５０としてＳｉＮ膜を形成する場合は、シラン（ＳｉＨ4）とＮＨ3の混合ガスを用いたＣＶＤ法により、ＳｉＮ膜を形成する。形成するＳｉＮ膜の厚さは、例えば０．５μｍとする。
【００８７】
図１４（Ｂ）は第３の実施の形態に係るバリア膜エッチング工程の一例の要部断面模式図である。
孔１４０内及び基板１１０の上面にバリア膜１５０を形成した後は、図１４（Ｂ）に示すように、基板１２０の導体部１２１（孔１４０）に対応する領域に開口部２１１を有するレジスト２１０を形成する。そして、形成したレジスト２１０をマスクにしてエッチング（矢印で図示）を行い、導体部１２１上に形成されたバリア膜１５０を除去し、導体部１２１を露出させる。
【００８８】
図１５（Ａ）は第３の実施の形態に係るバリアメタル層及びシード層形成工程の一例の要部断面模式図である。
上記のようにしてバリア膜１５０を形成した後は、図１５（Ａ）に示すように、バリア膜１５０上及び孔１４０内の導体部１２１上に、バリアメタル層１６１及びシード層１６２を形成する。バリアメタル層１６１及びシード層１６２は、スパッタリング等のＰＶＤ（Physical Vapor Deposition）法を用いて形成する。例えば、バリアメタル層１６１として、チタン（Ｔｉ）を厚さ１００ｎｍで形成し、シード層１６２として、Ｃｕを厚さ２５０ｎｍで形成する。
【００８９】
図１５（Ｂ）は第３の実施の形態に係るめっき工程の一例の要部断面模式図である。
バリアメタル層１６１及びシード層１６２の形成後、図１５（Ｂ）に示すように、バリアメタル層１６１及びシード層１６２を給電層に用いた電解めっき法により、導体層１６３を形成する。例えば、電解めっき法によりＣｕを堆積し、導体層１６３を形成する。導体層１６３は、孔１４０の内部を埋め、基板１１０の上面よりも上方まで堆積されるような厚みで形成する。
【００９０】
電解めっき法によりＣｕを堆積して導体層１６３を形成する場合には、めっき後、そのめっきで堆積された層の結晶安定化のために、アニールが行われる。このアニールの際には、加熱時の導体層１６３の膨張を、導体層１６３よりも弾性率の大きい膜１７０によって抑えることができる。一方、加熱とその後の冷却時には、上記図６及び図７で述べたのと同様に、材料間の熱膨張係数差に起因して、導体層１６３、バリア膜１５０、膜１７０、樹脂層１３０といった材料間での膨張量及び収縮量のミスマッチが生じ得る。しかし、膜１７０と樹脂層１３０との間に、粘弾性を有する膜１８０が設けられていることで、その膜１８０の収縮及び伸張により、アニールの際に生じ得る材料間での膨張量及び収縮量のミスマッチを吸収することができる。
【００９１】
図１５（Ｃ）は第３の実施の形態に係る研削工程の一例の要部断面模式図である。
導体層１６３の形成後、図１５（Ｃ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）を行い、基板１１０の上面に形成されたバリア膜１５０より上方の不要な導体層１６３、シード層１６２及びバリアメタル層１６１を除去する。これにより、上側の基板１１０と樹脂層１３０を貫通し内壁にバリア膜１５０が形成された孔１４０内に、下側の基板１２０の導体部１２１に電気的に接続された導体ビア１６０（バリアメタル層１６１、シード層１６２及び導体層１６３）が形成される。尚、ＣＭＰの際には、基板１１０の上面よりも上方に形成されている導体層１６３、シード層１６２、バリアメタル層１６１及びバリア膜１５０を除去し、これによって導体ビア１６０を形成するようにしてもよい。
【００９２】
以上の工程により、基板１１０と基板１２０とを電気的に接続する導体ビア１６０を含み、その側壁のバリア膜１５０と樹脂層１３０との間に、所定の熱膨張係数を有する内側の膜１７０と、粘弾性を有する外側の膜１８０とが介在された電子装置１００が得られる。
【００９３】
このようにして得られる電子装置１００上には、更に別の基板が積層されてもよい。
図１６は第３の実施の形態に係る第２基板積層工程の一例の要部断面模式図である。
上記のようにして得られた電子装置１００の上に更に別の基板を積層する際は、例えば、上記図１５（Ｃ）に示した電子装置１００上に、導体ビア１６０に電気的に接続された導体部１９１（再配線又はパッド）及びその周りの絶縁部１９２を含む再配線層１９０を形成する。
【００９４】
この再配線層１９０の形成時には、導体部１９１及び絶縁部１９２を形成する過程で加熱が行われ得る。加熱が行われる場合には、上記アニールの際と同様に、導体層１６３の膨張を膜１７０によって抑えることができる。加熱とその後の冷却時には、粘弾性を有する膜１８０の収縮及び伸張により、材料間での膨張量及び収縮量のミスマッチを吸収することができる。
【００９５】
再配線層１９０の形成後は、その再配線層１９０を形成した電子装置１００の上に、上記図１１（Ａ）で述べたのと同様に、樹脂層１３０を介して基板２００を積層する。基板２００には、トランジスタや配線等を含む所定の回路が形成されたものが用いられる。基板２００は、基板１１０と同様に、グラインディング処理により所望の厚さまで薄化された後、樹脂層１３０を介して基板１１０の上方に積層される。
【００９６】
以後は、上記図１１（Ｂ）〜図１５（Ｃ）で述べた例に従い、基板２００とその直下の樹脂層１３０を貫通し、基板１１０上に設けた導体部１９１に電気的に接続される導体ビアを形成すればよい。
【００９７】
このように上記方法では、所定の回路が形成された基板１１０と基板１２０を積層し、その後に導体ビア１６０（ＴＳＶ）を形成する。上記方法によって得られる電子装置１００は、上下の基板１１０と基板１２０（或いは基板２００）との電気的な接続にバンプを用いないバンプレス積層構造となる。
【００９８】
尚、上記方法は、基板１１０及び基板１２０（及び基板２００）が、半導体チップを形成したウェハのダイシング後に得られる半導体チップである場合と、半導体チップを形成したダイシング前のウェハである場合の、いずれの場合にも適用可能である。
【００９９】
ここで、基板１１０及び基板１２０に、ダイシング前のウェハを用いる場合の、バンプレスウェハオンウェハの積層プロセスの一例を、以下の図１７〜図２０を参照して更に説明する。
【０１００】
図１７〜図２０は第３の実施の形態に係る積層プロセスの一例の説明図である。以下、第３の実施の形態に係る積層プロセスの各工程について順に説明する。
図１７（Ａ）は第３の実施の形態に係るウェハ準備工程の一例の要部断面模式図、図１７（Ｂ）は第３の実施の形態に係るウェハ仮接着工程の一例の要部断面模式図、図１７（Ｃ）は第３の実施の形態に係るウェハ薄化工程の一例の要部断面模式図である。
【０１０１】
まず、図１７（Ａ）に示すように、トランジスタや配線等を含む所定の回路が形成された回路層１１１ａを備えたウェハ１１０ａを準備し、エッジトリム処理によってその周辺をカットし、エッジトリム１１２を形成する。
【０１０２】
次いで、図１７（Ｂ）に示すように、エッジトリム１１２を形成したウェハ１１０ａを、接着剤２２１を介して支持体２２０に接着する。その際、ウェハ１１０ａは、その回路面１１３（回路層１１１ａ側の面）を支持体２２０側に向けて、接着する。
【０１０３】
その後、図１７（Ｃ）に示すように、支持体２２０に接着剤２２１で接着したウェハ１１０ａの、回路面１１３と反対側の面（基板面）１１４を、グラインディング処理によって研削し、例えばウェハ１１０ａを厚さ１０μｍまで薄化する。
【０１０４】
図１８（Ａ）は第３の実施の形態に係るウェハ積層工程の一例の要部断面模式図、図１８（Ｂ）は第３の実施の形態に係る支持体除去工程の一例の要部断面模式図である。
ウェハ１１０ａの薄化後は、図１８（Ａ）に示すように、有機材料を用いた永久接着剤等の樹脂層１３０を介して、別途準備されたウェハ１２０ａ（必ずしも薄化されていることを要しない）と接着する。ウェハ１２０ａには、トランジスタや配線等を含む所定の回路が形成されたものが用いられる。図１８（Ａ）には便宜上、ウェハ１２０ａの回路の一部である導体部１２１のみを図示している。ウェハ１２０ａと、支持体２２０上のウェハ１１０ａとの接着は、ウェハ１２０ａの、導体部１２１を含む回路面１２４と、ウェハ１１０ａの、薄化後の基板面１１４とが対向するようにして、行われる。
【０１０５】
ウェハ１１０ａとウェハ１２０ａの樹脂層１３０を介した接着後は、図１８（Ｂ）に示すように、接着剤２２１及び支持体２２０を剥離する。接着剤２２１及び支持体２２０の剥離は、接着剤２２１及び支持体２２０の形態によって、熱処理、紫外線照射、薬液処理等の方法を用い接着剤２２１の粘着力を低下させることで、行うことができる。
【０１０６】
図１９（Ａ）は第３の実施の形態に係るフォトリソグラフィ工程の一例の要部断面模式図、図１９（Ｂ）は第３の実施の形態に係るエッチング工程の一例の要部断面模式図である。
【０１０７】
接着剤２２１と支持体２２０の剥離後は、図１９（Ａ）に示すように、ウェハ１１０ａの、接着剤２２１と支持体２２０が剥離された面上に、下側のウェハ１２０ａの導体部１２１に対応する領域に開口部２３１を有するレジスト２３０を形成する。
【０１０８】
そして、図１９（Ｂ）に示すように、そのレジスト２３０をマスクにしてエッチングを行い、ウェハ１１０ａを貫通する孔１４１、樹脂層１３０を貫通し孔１４１よりも開口径の大きい孔１４２を形成する。これにより、ウェハ１２０ａに導体部１２１に通じる孔１４０を形成する。
【０１０９】
図２０（Ａ）は第３の実施の形態に係る膜形成工程の一例の要部断面模式図、図２０（Ｂ）は第３の実施の形態に係るめっき工程の一例の要部断面模式図、図２０（Ｃ）は第３の実施の形態に係る研削工程の一例の要部断面模式図である。
【０１１０】
孔１４０の形成後は、上記図１２〜図１４の例に従って、粘弾性を有する膜１８０、所定の熱膨張係数を有する膜１７０、及びバリア膜１５０を形成し、図２０（Ａ）に示すような状態を得る。
【０１１１】
その後、上記図１５の例に従って、図２０（Ｂ）に示すように、バリアメタル層及びシード層（ここでは便宜上これらの図示を省略）を形成してから、電解めっき法により導体層１６３を形成する。
【０１１２】
そして、ＣＭＰを行い、不要な導体層１６３、シード層及びバリアメタル層を研削により除去し、図２０（Ｃ）に示すような導体ビア１６０を形成した状態を得る。
この図１７〜図２０に示すような方法により、バンプレスウェハオンウェハの形態を採る電子装置１００が得られる。このようにして得られた電子装置１００をダイシングにより個片化すれば、バンプレスチップオンチップの形態を採る電子装置１００を得ることができる。
【０１１３】
第３の実施の形態に係る電子装置形成方法を用いることにより、側壁をバリア膜１５０で被覆された導体ビア１６０の周囲に、内側から順に、所定の熱膨張係数を有する膜１７０、粘弾性を有する膜１８０、樹脂層１３０が配置された電子装置１００が得られる。導体ビア１６０を被覆するバリア膜１５０と樹脂層１３０との間に、所定の膜１７０及び膜１８０が設けられていることで、電子装置１００に対し、加熱とその後の冷却を含む熱履歴が繰り返されるような場合でも、バリア膜１５０のバリア性の低下が抑えられる。これにより、導体ビア１６０の成分の拡散、それによる基板１１０内の回路の短絡、トランジスタ等の素子の特性劣化、導体ビア１６０の抵抗上昇等を抑えて、特性、信頼性の高い電子装置１００が実現される。
【０１１４】
次に、第４の実施の形態について説明する。
ここでは、電子装置形成方法の別例を、第４の実施の形態として説明する。
図２１〜図２３は第４の実施の形態に係る電子装置形成方法の一例の説明図である。以下、第４の実施の形態に係る電子装置形成方法の各工程について順に説明する。
【０１１５】
図２１（Ａ）は第４の実施の形態に係る導体層形成工程の一例の要部断面模式図、図２１（Ｂ）は第４の実施の形態に係る第１研削工程の一例の要部断面模式図、図２１（Ｃ）は第４の実施の形態に係るエッチング工程の一例の要部断面模式図である。
【０１１６】
まず、図２１（Ａ）に示すように、トランジスタや配線等を含む所定の回路が形成された回路層１１１ａを備えた基板１１０を準備し、その回路面１１３を支持体２２０側に向け、接着剤２２１を介して支持体２２０に接着する。接着した基板１１０の、回路面１１３と反対側の基板面１１４を、グラインディング処理によって研削し、例えば５０μｍまで薄化する。
【０１１７】
次いで、フォトリソグラフィ技術とエッチング技術を用いて、基板１１０を貫通し、その回路層１１１ａ内の導体部１１１に通じる孔１４１を形成する。その後、孔１４１の内壁を被覆するバリア膜１５０を、導体部１１１が露出するように形成し、バリアメタル層１６１及びシード層１６２を形成して、電解めっき法により導体層１６３を形成する。これにより、図２１（Ａ）に示すような状態を得る。
【０１１８】
このようにして導体層１６３の形成まで行った後、ＣＭＰを行い、不要な導体層１６３、シード層１６２及びバリアメタル層１６１を研削により除去する。これにより、図２１（Ｂ）に示すような導体ビア１６０が形成された状態を得る。
【０１１９】
第４の実施の形態に係る電子装置形成方法では、このように薄化した基板１１０の基板面１１４（裏面）側から導体ビア１６０を形成する。
導体ビア１６０の形成後は、図２１（Ｃ）に示すように、基板１１０の、支持体２２０側と反対の基板面１１４をエッチングし、導体ビア１６０の上部１６０ａを突出させる。エッチングは、ウェットエッチングにより行うことができる。例えば、基板１１０にＳｉを用い、基板面１１４にＳｉが露出している場合には、フッ酸及び硝酸を用いたウェットエッチングと、その後のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）のウェット処理を行い、導体ビア１６０の上部１６０ａを突出させる。導体ビア１６０の上部１６０ａの基板面１１４からの高さは、例えば５μｍとすることができる。
【０１２０】
図２２（Ａ）は第４の実施の形態に係る第１材料形成工程の一例の要部断面模式図、図２２（Ｂ）は第４の実施の形態に係る第２材料形成工程の一例の要部断面模式図、図２２（Ｃ）は第４の実施の形態に係る樹脂層工程の一例の要部断面模式図である。
【０１２１】
導体ビア１６０の上部１６０ａを突出させた後は、まず図２２（Ａ）に示すように、基板１１０の、導体ビア１６０の上部１６０ａが突出する基板面１１４上に、材料１７１を形成する。この材料１７１としては、導体ビア１６０と後述する樹脂層１３０との間の熱膨張係数を有する膜の材料を形成する。例えば、材料１７１として、上記第３の実施の形態と同様に、ＣＶＤ法を用いてＴＥＯＳ膜を堆積する。
【０１２２】
次いで、その材料１７１上に、図２２（Ｂ）に示すように、粘弾性を有する膜の材料１８１を形成する。例えば、上記第３の実施の形態と同様に、ラテックス材料であるフッ素ゴムの塗料をスプレー塗布し、これを１２０℃で硬化させることで、材料１８１を形成する。
【０１２３】
この材料１８１の上に更に、図２２（Ｃ）に示すように、樹脂層１３０を形成する。樹脂層１３０には、ＢＣＢ等の有機材料を用いることができる。
図２３（Ａ）は第４の実施の形態に係る第２研削工程の一例の要部断面模式図、図２３（Ｂ）は第４の実施の形態に係る基板積層工程の一例の要部断面模式図である。
【０１２４】
上記のようにして導体ビア１６０の上部１６０ａが突出する基板面１１４上に所定の材料１７１及び材料１８１、並びに樹脂層１３０を形成した後は、これらを研削し、図２３（Ａ）に示すように、導体ビア１６０の少なくとも上端面１６０ｂを露出させる。これにより、側壁をバリア膜１５０で被覆された導体ビア１６０の周囲に、内側から順に、所定の熱膨張係数を有する膜１７０（材料１７１）、粘弾性を有する膜１８０（材料１８１）、及び樹脂層１３０が配置された構造が得られる。
【０１２５】
研削によりこのような構造を得た後、例えば支持体２２０及び接着剤２２１を除去してから、図２３（Ｂ）に示すように、基板１１０と基板１２０を接合する。基板１２０には、トランジスタや配線等を含む所定の回路（ここでは導体部１２１のみを図示）が形成されたものが用いられる。基板１１０の、上端面１６０ｂが露出した導体ビア１６０と、基板１２０の導体部１２１とが、半田等のバンプ２４０を用いて接合される。基板１１０と基板１２０の接合後は、基板１１０と基板１２０の間にアンダーフィル材料を充填し、樹脂層２５０を形成する。
【０１２６】
この図２１〜図２３に示すような方法により、積層された基板１１０と基板１２０とが導体ビア１６０及びバンプ２４０を通じて電気的に接続された電子装置１００ａが得られる。
【０１２７】
電子装置１００ａでは、側壁をバリア膜１５０で被覆された導体ビア１６０の周囲に、内側から順に、所定の熱膨張係数を有する膜１７０、粘弾性を有する膜１８０、及び樹脂層１３０が配置される。所定の膜１７０及び膜１８０が、導体ビア１６０を被覆するバリア膜１５０と樹脂層１３０との間に設けられていることで、電子装置１００ａに対し、加熱とその後の冷却を含む熱履歴が繰り返されるような場合でも、バリア膜１５０のバリア性の低下が抑えられる。これにより、導体ビア１６０の成分の拡散、それによる基板１１０内の回路の短絡、トランジスタ等の素子の特性劣化、導体ビア１６０の抵抗上昇等を抑えて、特性、信頼性の高い電子装置１００ａが実現される。
【０１２８】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１）  第１基板と、
前記第１基板に対向して設けられた第２基板と、
前記第１基板と前記第２基板との間に設けられ、第１熱膨張係数を有する樹脂層と、
前記第１基板及び前記樹脂層を貫通する導体ビアと、
前記導体ビアの側面を被覆するバリア膜と、
前記樹脂層と前記バリア膜との間に設けられ、粘弾性を有する第１膜と、
前記第１膜と前記バリア膜との間に設けられ、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜と
を含むことを特徴とする電子装置。
【０１２９】
（付記２）  前記第１膜は、ゴム弾性体であることを特徴とする付記１に記載の電子装置。
（付記３）  前記第１膜は、０．０１ＧＰａ〜０．１ＧＰａの範囲で変化する弾性率を有することを特徴とする付記１又は２に記載の電子装置。
【０１３０】
（付記４）  前記第１膜は、前記電子装置の製造時及び使用時に与えられる温度以下のガラス転移点を有することを特徴とする付記１乃至３のいずれかに記載の電子装置。
（付記５）  前記第２膜の前記第２熱膨張係数は、前記導体ビアの第３熱膨張係数よりも大きいことを特徴とする付記１乃至４のいずれかに記載の電子装置。
【０１３１】
（付記６）  前記第２膜は、３ＧＰａ以上の弾性率を有することを特徴とする付記１乃至５のいずれかに記載の電子装置。
（付記７）  前記第２膜は、前記電子装置の製造時及び使用時に与えられる温度以上のガラス転移点を有するか、又は、ガラス転移点を有しないことを特徴とする付記１乃至６のいずれかに記載の電子装置。
【０１３２】
（付記８）  前記第１膜は、前記第２膜の前記第１基板側の第１端部と当該第１基板との間、及び、前記第２膜の前記第２基板側の第２端部と当該第２基板との間に介在することを特徴とする付記１乃至７のいずれかに記載の電子装置。
【０１３３】
（付記９）  第１基板と第２基板を、第１熱膨張係数を有する樹脂層を介在させて積層する工程と、
前記第１基板を貫通する第１孔を形成する工程と、
前記樹脂層に、前記第１孔に連通し、前記第１孔よりも開口径の大きい第２孔を形成する工程と、
前記第２孔の内壁に、粘弾性を有する第１膜を形成する工程と、
前記第１膜の内壁に、前記第１熱膨張係数よりも小さい第２熱膨張係数を有する第２膜を形成する工程と、
前記第２膜の内壁及び前記第１孔の内壁にバリア膜を形成する工程と、
前記バリア膜形成後の前記第１孔及び前記第２孔の内部に導体ビアを形成する工程と
を含むことを特徴とする電子装置の製造方法。
【０１３４】
（付記１０）  導体ビアと前記導体ビアの側面を被覆するバリア膜が設けられた第１基板の、第１表面側に、前記導体ビアの端部及び前記バリア膜の端部を突出させる工程と、
前記第１表面に突出する前記導体ビアの端部及び前記バリア膜の端部を、第２熱膨張係数を有する第２膜で被覆する工程と、
前記第２膜を、粘弾性を有する第１膜で被覆する工程と、
前記第２膜を前記第１膜で被覆した前記第１基板上に、前記第２熱膨張係数よりも大きい第１熱膨張係数を有する樹脂層を形成する工程と、
前記樹脂層、前記第１膜及び前記第２膜から前記導体ビアの端面を露出させる工程と、
露出させた前記導体ビアの端面に、前記第１基板に対向させた第２基板を接続する工程と
を含むことを特徴とする電子装置の製造方法。
【符号の説明】
【０１３５】
１，２，１００，１００ａ  電子装置
１０，１０ａ，１０ｂ，１０ｃ，２０，２０ａ，２０ｂ，２０ｃ，１１０，１２０，２００  基板
１１  底面
１５ｂ，１５ｃ，３５ｂ，３５ｃ，５５ｂ，５５ｃ，６５ｂ，６５ｃ，７５ｃ  矢印
２１，２１ａ，２１ｂ，１１１，１２１，１９１  導体部
３０，３０ａ，３０ｂ，３０ｃ，１３０，２５０  樹脂層
３１ａ，１３１，１８２  アンダーカット
４０，４０ａ，４０ｂ，４０ｃ，１４０，１４１，１４２  孔
５０，５０ａ，５０ｂ，５０ｃ，１５０  バリア膜
５２ｂ，５２ｃ  クラック
５１ｃ  空隙
６０，６０ａ，６０ｂ，６０ｃ，１６０  導体ビア
６１ａ，６１ｂ  成分
７０，７０ｃ，８０，１７０，１８０  膜
１１０ａ，１２０ａ  ウェハ
１１１ａ  回路層
１１２  エッジトリム
１１３，１２４  回路面
１１４  基板面
１６０ａ  上部
１６０ｂ  上端面
１６１  バリアメタル層
１６２  シード層
１６３  導体層
１７１，１８１  材料
１９０  再配線層
１９２  絶縁部
２１０，２３０  レジスト
２１１，２３１  開口部
２２０  支持体
２２１  接着剤
２４０  バンプ
５００Ａ，５００Ｂ，５００Ｃ，５１０，５２０，５３０，５４０，５５０  部位
【図１】
0006390404.tif 000003
【図２】
0006390404.tif 000004
【図３】
0006390404.tif 000005
【図４】
0006390404.tif 000006
【図５】
0006390404.tif 000007
【図６】
0006390404.tif 000008
【図７】
0006390404.tif 000009
【図８】
0006390404.tif 000010
【図９】
0006390404.tif 000011
【図１０】
0006390404.tif 000012
【図１１】
0006390404.tif 000013
【図１２】
0006390404.tif 000014
【図１３】
0006390404.tif 000015
【図１４】
0006390404.tif 000016
【図１５】
0006390404.tif 000017
【図１６】
0006390404.tif 000018
【図１７】
0006390404.tif 000019
【図１８】
0006390404.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
0006390404.tif 000024
【図２３】
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