(57)【特許請求の範囲】
【請求項１】
トランジスタと、インバータ回路と、を有し、
前記トランジスタは、ドレイン及び第１のゲートに第１の電源電位が印加され、
前記トランジスタは、第２のゲートに第２の電源電位が印加されてしきい値電圧が制御され、
前記インバータ回路は、第１の信号が入力され、第２の信号を出力し、
前記インバータ回路は、電源電圧として、前記第１の電源電位から前記制御されたしきい値電圧を減算した電位と、第３の電源電位とが印加され、
前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
前記インバータ回路が有するトランジスタのチャネル形成領域は、シリコンを有することを特徴とするレベルシフト回路。
【請求項２】
トランジスタと、第１及び第２のインバータ回路と、を有し、
前記トランジスタは、ドレイン及び第１のゲートに第１の電源電位が印加され、
前記トランジスタは、第２のゲートに第２の電源電位が印加されてしきい値電圧が制御され、
前記第１のインバータ回路は、第１の信号が入力され、第２の信号を出力し、
前記第１のインバータ回路は、電源電圧として、前記第１の電源電位から前記制御されたしきい値電圧を減算した第１の電位と、第３の電源電位とが印加され、
前記第２のインバータ回路は、前記第２の信号が入力され、第３の信号を出力し、
前記第２のインバータ回路は、電源電圧として、前記第１の電位と、前記第３の電源電位とが印加され、
前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
前記インバータ回路が有するトランジスタのチャネル形成領域は、シリコンを有することを特徴とするレベルシフト回路。
【請求項３】
請求項１又は請求項２に記載のレベルシフト回路と、
第３のトランジスタ及び容量素子を有するメモリセルを複数備えたメモリセルアレイと、を有し、
前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記酸化物半導体を有するトランジスタは、絶縁膜を介して前記シリコンを有するトランジスタの上方に有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタを用いたレベルシフタに関する。また、その駆動方法に関する。
【背景技術】
【０００２】
近年、電子機器のさらなる高性能化のために、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリなど、複数の機能を有する回路が１つのチップに組み込まれたＬＳＩなどの半導体集積回路の開発が進められている。このような集積回路の電源電圧については、低消費電力化のために低電圧化が要求されている。電源電圧の異なる複数の機能を有する回路間で信号の伝達を行う場合、信号のレベル変換を行う必要がある。
【０００３】
レベル変換のための一方法として、特許文献１には、Ｎ−ｃｈＭＯＳトランジスタのゲートおよびドレインを電源電圧ＶＤＤに共通に接続し、ソースをＣＭＯＳインバータ回路の電源側回路端に接続されたレベルシフト回路が開示されている。特許文献１に記載のレベルシフト回路は、Ｎ−ｃｈＭＯＳトランジスタのバックゲートに相当するＰ−Ｗｅｌｌを、ＧＮＤに接続することにより、閾値電圧を制御し、レベルシフト回路の出力パルスの”Ｈ”レベルが電源電圧ＶＤＤよりもＭＯＳトランジスタのしきい値電圧に近い値だけ低くなる波形を出力させると記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−７７６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、インバータに接続されたトランジスタのしきい値電圧を制御して、レベル変換する方式は、出力端子の電圧を高精度に制御することが容易ではない。個々のトランジスタのしきい値電圧のばらつきによって出力端子の電圧が変動するためである。
【０００６】
また、このようなレベルシフト回路を複数用いて、電源電圧の異なる複数の機能を有する回路間で信号の伝達を行う場合、複数のレベルシフト回路それぞれが異なる電圧を出力するためには、インバータに接続されたトランジスタのしきい値電圧をそれぞれ制御する必要がある。
【０００７】
この点において、特許文献１に記載されたレベルシフト回路では、トランジスタのしきい値電圧を変動させるために基板電圧を変動させる必要があると考えられる。基板電圧を変動させてしまうと、他の回路のトランジスタのしきい値電圧も変動してしまうため、複数のトランジスタのしきい値電圧を個々に制御することが困難である。また、複数のトランジスタのしきい値電圧を個々に制御するために、別途回路が必要となるため、回路規模が増大する。
【０００８】
また、複数のレベルシフト回路を、シリコンウエハを用いて作製する場合、インバータに接続されたトランジスタのしきい値電圧をそれぞれ変えるためには、トランジスタのＬ長や、チャネルドープ量を個々に変化させる必要があり、回路の設計が煩雑になる。
【０００９】
上記問題に鑑み、本発明の一態様は、小型化されたレベルシフト回路を提供することを目的の一とする。また、複数の出力端子から、それぞれ異なる振幅を有する出力信号を出力させることができるレベルシフト回路を提供することを目的の一とする。また、該レベルシフト回路を用いて、より小型化され、低消費電力化された半導体集積回路を提供することを目的の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１の電源電位が印加される第１の入力端子と、第２の電源電位が印加される第２の入力端子と、第３の電源電位が印加される第３の入力端子と、第１の入力信号が印加される第４の入力端子と、信号が出力される第１の出力端子と、ｎ型の第１のトランジスタと、ｐ型の第２のトランジスタ及びｎ型の第３のトランジスタとを有するインバータ回路と、を有するレベルシフト回路である。
【００１１】
ｎ型の第１のトランジスタは、酸化物半導体膜にチャネルが形成され、酸化物半導体膜を挟んで設けられた一対のゲート電極を有する。一対のゲート電極の一方は、酸化物半導体膜と第１のゲート絶縁膜を介して重畳し、一対のゲート電極の他方は、酸化物半導体膜と第２のゲート絶縁膜を介して重畳する構成とすることが好ましい。ここで、一対のゲート電極の一方を第１のトランジスタの第１のゲート電極とする。また、一対のゲート電極の他方を第１のトランジスタの第２のゲート電極とする（バックゲートとも呼ぶ）。そして、第１のトランジスタのしきい値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。第１のトランジスタのしきい値電圧の変化量ΔＶｔｈは、第２のゲート電極に印加される第２の電源電位によって制御することができる。
【００１２】
なお、本明細書等において、トランジスタのしきい値電圧の変化量とは、トランジスタの第２のゲート電極に、電位を印加する前と後におけるしきい値の変化量のことをいう。
【００１３】
また、ｐ型の第２のトランジスタ及びｎ型の第３のトランジスタは、シリコンなどの半導体膜にチャネルが形成される。該半導体膜は、シリコンや炭化シリコンなどの単結晶半導体膜、多結晶半導体膜、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体膜を適用することができる。
【００１４】
第２のトランジスタのゲート電極及び第３のトランジスタのゲート電極は、第４の入力端子と接続され、第２のトランジスタのドレイン電極及び第３のトランジスタのソース電極は、第１の出力端子と接続される。また、第３のトランジスタのドレイン電極は、第３の入力端子と接続される。
【００１５】
第１のトランジスタのソース電極と第１のゲート電極は、第１の入力端子と接続され、第２のゲート電極は、第２の入力端子と接続され、ドレイン電極は、第２のトランジスタのソース電極と接続される。
【００１６】
したがって、本発明の一態様に係るレベルシフト回路は、入力信号がローレベルからハイレベルに変化すると、インバータ回路の第１の出力端子から、第３の電源電位が出力される。また、入力信号がハイレベルからローレベルに変化すると、インバータ回路の第１の出力端子から、第１の電源電位から第１のトランジスタのしきい値電圧の変化量を減算した電位が出力される。第１のトランジスタのしきい値電圧は、第２のゲート電極に印加される第２の電源電位によって制御することができる。
【００１７】
酸化物半導体膜が用いられた第１のトランジスタのしきい値電圧を、第２のゲート電極に印加される電位によって変動させることで、インバータ回路から出力される電位を容易に制御することができる。
【００１８】
また、上記構成のレベルシフト回路を複数用いた場合であっても、それぞれのレベルシフト回路が有する酸化物半導体膜を用いたトランジスタのしきい値電圧を、それぞれ変化させることができる。これにより、それぞれのレベルシフト回路から、異なる電位（または信号）を出力することができる。
【００１９】
本発明の一態様は、第１の電源電位が印加される第１の入力端子と、第２の電源電位が印加される第２の入力端子と、第３の電源電位が印加される第３の入力端子と、第１の入力信号が印加される第４の入力端子と、第１の出力信号が出力される第１の出力端子と、ソース電極及び第１のゲート電極に第１の電源電位が印加され、第２のゲート電極に第２の電源電位が印加される第１のトランジスタと、第１の入力信号が印加され、第１の電源電位から第１のトランジスタのしきい値電圧の変化量を減算した電位と、第３の電源電位とが電源電圧として供給され、第１の出力信号を出力するインバータ回路と、を有し、第１のトランジスタは、酸化物半導体膜にチャネルが形成されるレベルシフト回路である。
【００２０】
また、本発明の一態様は、第１の電源電位が印加される第１の入力端子と、第２の電源電位が印加される第２の入力端子と、第３の電源電位が印加される第３の入力端子と、第１の入力信号が印加される第４の入力端子と、第１の出力信号が出力される第１の出力端子と、第２の出力信号が出力される第２の出力端子と、ソース電極及び第１のゲート電極に第１の電源電位が印加され、第２のゲート電極に第２の電源電位が印加される第１のトランジスタと、第１の入力信号が印加され、第１の電源電位から第１のトランジスタのしきい値電圧の変化量を減算した電位と、第３の電源電位とが電源電圧として供給され、第１の出力信号を出力する第１のインバータ回路と、第１のインバータ回路から出力された第１の出力信号が入力され、第１の電源電位から第１のトランジスタのしきい値電圧の変化量を減算した電位と、第３の電源電位とが電源電圧として供給され、第２の出力信号を出力する第２のインバータ回路と、を有し、第１のトランジスタは、酸化物半導体膜にチャネルが形成されるレベルシフト回路である。
【００２１】
また、本発明の一態様は、第１の電源電位が印加される第１の入力端子と、第２の電源電位が印加される第２の入力端子と、第３の電源電位が印加される第３の入力端子と、第４の電源電位が印加される第４の入力端子と、第１の入力信号が印加される第５の入力端子と、第１の出力信号が出力される第１の出力端子と、第２の出力信号が出力される第２の出力端子と、ソース電極及び第１のゲート電極に第１の電源電位が印加され、第２のゲート電極に第２の電源電位が印加される第１のトランジスタと、ソース電極に第３の電源電位が供給され、第２のゲート電極に第４の電源電位が印加される第２のトランジスタと、第１の入力信号が印加され、第１の電源電位から第１のトランジスタのしきい値電圧の変化量を減算した電位と、第３の電源電位に第２のトランジスタのしきい値電圧の変化量が加算された電位とが電源電圧として供給され、第１の出力信号を出力する第１のインバータ回路と、第１のインバータ回路から出力された第１の出力信号が入力され、第１の電源電位から第１のトランジスタしきい値電圧の変化量を減算した電位と、第３の電源電位に第２のトランジスタのしきい値電圧の変化量が加算された電位とが電源電圧として供給され、第２の出力信号を出力する第２のインバータ回路と、を有し、第１のトランジスタ及び第２のトランジスタは、酸化物半導体膜にチャネルが形成されるレベルシフト回路である。
【００２２】
上記各構成において、第２のインバータ回路は、ｐ型の第３のトランジスタと、ｎ型の第４のトランジスタと、を有し、第３のトランジスタ及び第４のトランジスタは、シリコン膜にチャネルが形成される。
【００２３】
また、上記各構成において、第１のインバータ回路は、ｐ型の第５のトランジスタと、ｎ型の第６のトランジスタと、を有し、第５のトランジスタ及び第６のトランジスタは、シリコン膜にチャネルが形成される。
【００２４】
また、上記各構成のいずれかを用いたレベルシフト回路と、第７のトランジスタ及び容量素子を有するメモリセルを複数備えたメモリセルアレイと、を用いることにより、半導体集積回路を構成することもできる。第７のトランジスタは、第１のトランジスタ及び第２のトランジスタと同様に、酸化物半導体膜にチャネルが形成されるトランジスタである。
【発明の効果】
【００２５】
本発明の一態様は、小型化されたレベルシフト回路を提供することができる。また、複数の出力端子から、それぞれ異なる振幅を有する出力信号を出力させることができるレベルシフト回路を提供することができる。また、該レベルシフト回路を用いて、より小型化され、低消費電力化された半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様に係るレベルシフト回路。
【図２】本発明の一態様に係るレベルシフト回路。
【図３】本発明の一態様に係るレベルシフト回路。
【図４】本発明の一態様に係るレベルシフト回路。
【図５】本発明の一態様に係るレベルシフト回路。
【図６】半導体装置の作製工程の一例を示す図。
【図７】半導体装置の作製工程の一例を示す図。
【図８】半導体装置の作製工程の一例を示す図。
【図９】半導体装置の作製工程の一例を示す図。
【図１０】半導体装置の一態様を説明する回路図及び斜視図。
【図１１】半導体装置の一態様を説明する断面図及び平面図。
【図１２】半導体装置の一態様を説明するブロック図。
【図１３】半導体装置の一態様を説明するブロック図。
【図１４】電子機器を説明する図。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて詳細に説明する。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００３０】
なお、本明細書等において「電圧」と「電位」を同義で用いることがある。
【００３１】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３２】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係るレベルシフト回路について、図１乃至図５を参照して説明する。なお、回路図において、酸化物半導体を用いたトランジスタであることを示すために、「ＯＳ」の符号を付す場合がある。
【００３４】
〈レベルシフト回路構成１〉
図１（Ａ）は、本発明の一態様に係るレベルシフト回路の構成例を示す図である。図１（Ａ）に示すレベルシフト回路は、第１の電源電位Ｖ１が印加される第１の入力端子と、第２の電源電位Ｖ２が印加される第２の入力端子と、第３の電源電位Ｖ３が印加される第３の入力端子と、入力信号ＩＮが印加される第４の入力端子と、第１の出力信号ＯＵＴ１が出力される第１の出力端子と、ｎ型のトランジスタ１０１と、インバータ回路１０２と、を有する。また、インバータ回路１０２は、ｐ型のトランジスタ１０３と、ｎ型のトランジスタ１０４とを有する。
【００３５】
ｎ型のトランジスタ１０１は、酸化物半導体膜にチャネルが形成され、酸化物半導体膜を挟んで設けられた一対のゲート電極を有する。一対のゲート電極の一方は、酸化物半導体膜と第１のゲート絶縁膜を介して重畳し、一対のゲート電極の他方は、酸化物半導体膜と第２のゲート絶縁膜を介して重畳する構成とすることが好ましい。ここで、一対のゲート電極の一方をトランジスタ１０１の第１のゲート電極とする。また、一対のゲート電極の他方をトランジスタ１０１の第２のゲート電極とする（バックゲートとも呼ぶ）。そして、トランジスタ１０１のしきい値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。トランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１は、第２のゲート電極に印加される第２の電源電位Ｖ２によって制御することができる。
【００３６】
また、ｐ型のトランジスタ１０３及びｎ型のトランジスタ１０４は、シリコンなどの半導体膜にチャネルが形成される。該半導体膜は、シリコンや炭化シリコンなどの単結晶半導体膜、多結晶半導体膜、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体膜を適用することができる。
【００３７】
トランジスタ１０３のゲート電極及びトランジスタ１０４のゲート電極は、第４の入力端子と接続され、トランジスタ１０３のドレイン電極及びトランジスタ１０４のソース電極は、第１の出力端子と接続される。また、トランジスタ１０４のドレイン電極は、第３の入力端子と接続される。
【００３８】
トランジスタ１０１のソース電極と第１のゲート電極は、第１の入力端子と接続され、第２のゲート電極は、第２の入力端子と接続され、ドレイン電極は、トランジスタ１０３のソース電極と接続される。
【００３９】
また、トランジスタ１０１は、酸化物半導体膜を用いて形成することができるため、トランジスタ１０３及びトランジスタ１０４の上に積層して形成することができる。これにより、レベルシフト回路を構成するトランジスタの一部を積層構造とすることができるため、レベルシフト回路面積の縮小化を図ることができる。なお、本実施の形態に示す酸化物半導体膜を用いたトランジスタは、シリコンなどの半導体膜を用いたトランジスタの上に積層することが可能である。
【００４０】
次に、図１（Ａ）に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１として説明する。
【００４１】
図１（Ａ）に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの第１の出力信号ＯＵＴ１（第３の電源電位Ｖ３）が出力される。
【００４２】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位Ｖ１からトランジスタの１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位）が出力される。
【００４３】
このように、トランジスタ１０１のしきい値電圧を、第２のゲート電極に印加される電位によって変動させることで、入力信号ＩＮがローレベル時の出力信号ＯＵＴ１を容易に制御することができる。
【００４４】
図１（Ｂ）に示すレベルシフト回路は、図１（Ａ）に示すレベルシフト回路において、トランジスタ１０１の第１のゲート電極を、第４の電源電位Ｖ４が印加される第５の入力端子に接続した構成である。なお、第４の電源電位Ｖ４は、例えば、ＶＤＤとすればよい。
【００４５】
図１（Ａ）に示すレベルシフト回路では、トランジスタ１０１の第１のゲート電極は、第１の入力端子に接続されているため、第１の電源電位Ｖ１によって制御される。これに対し、図１（Ｂ）に示すレベルシフト回路では、トランジスタ１０１の第１のゲート電極を、第４の電源電位によって制御することができる。トランジスタ１０１の第１のゲート電極と、第２のゲート電極とを個々に制御することによって、入力信号ＩＮがローレベル時の出力信号ＯＵＴ１を容易に制御することができる。また、図１（Ｂ）に示すレベルシフト回路では、トランジスタ１０１の第１のゲート電極に、ハイレベル電位（例えば、ＶＤＤ）またはローレベル電位（例えば、ＧＮＤ）を印加することにより、トランジスタ１０１のオンまたはオフを制御することができる。また、トランジスタ１０１を、酸化物半導体を用いたトランジスタで構成することにより、オフ電流を極めて小さくすることができる。よって、入力信号ＩＮがハイレベルの際は、トランジスタ１０１をオフ状態とすることにより、レベルシフト回路で消費される電力を低減することができる。
【００４６】
図１（Ｃ）に示すレベルシフト回路は、図１（Ａ）に示すレベルシフト回路の構成に加えて、第６の電源電位Ｖ６が印加される第７の入力端子と、ｎ型のトランジスタ１０９と、を有する。
【００４７】
ｎ型のトランジスタ１０９は、ｎ型のトランジスタ１０１と同様に、酸化物半導体膜にチャネルが形成され、酸化物半導体膜を挟んで設けられた一対のゲート電極を有する。ここで、一対のゲート電極の一方をトランジスタ１０９の第１のゲート電極とする。また、一対のゲート電極の他方をトランジスタ１０９の第２のゲート電極とする（バックゲートとも呼ぶ）。そして、トランジスタ１０９のしきい値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。
【００４８】
トランジスタ１０９のソース電極は、トランジスタ１０４のドレイン電極と接続され、第２のゲート電極は、第７の入力端子と接続され、ドレイン電極は、第３の入力端子と接続される。
【００４９】
次に、図１（Ｃ）に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、第６の電源電位Ｖ６はＶＤＤ、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１、トランジスタ１０９のしきい値電圧の変化量をΔＶｔｈ１０９として説明する。
【００５０】
図１（Ｃ）に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの第１の出力信号ＯＵＴ１（第３の電源電位Ｖ３にトランジスタ１０９のしきい値電圧の変化量ΔＶｔｈ１０９を加算した電位）が出力される。
【００５１】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１減算した電位）が出力される。
【００５２】
このように、図１（Ｃ）に示すレベルシフト回路は、トランジスタ１０１のしきい値電圧を、第２のゲート電極に印加される電位によって変動させ、トランジスタ１０９のしきい値電圧を、第２のゲート電極に印加される電位によって変化させることで、図１（Ａ）、（Ｂ）に示すレベルシフト回路の出力信号ＯＵＴ１よりも小さい振幅の出力信号（入力信号ＩＮがハイレベル時の電位が高い）を出力させることができる。
【００５３】
〈レベルシフト回路構成２〉
図２は、本発明の一態様に係るレベルシフト回路の他の構成例を示す図である。図２に示すレベルシフト回路は、図１（Ａ）に示すレベルシフト回路の構成に加えて、第５の電源電位Ｖ５が印加される第６の入力端子と、第２の出力信号ＯＵＴ２が出力される第２の出力端子と、ｎ型のトランジスタ１０５と、インバータ回路１０６と、を有する。また、インバータ回路１０６は、ｐ型のトランジスタ１０７と、ｎ型のトランジスタ１０８とを有する。
【００５４】
ｎ型のトランジスタ１０５は、ｎ型のトランジスタ１０１と同様に、酸化物半導体膜にチャネルが形成され、酸化物半導体膜を挟んで設けられた一対のゲート電極を有する。ここで、一対のゲート電極の一方をトランジスタ１０５の第１のゲート電極とする。また、一対のゲート電極の他方をトランジスタ１０５の第２のゲート電極とする（バックゲートとも呼ぶ）。そして、トランジスタ１０５のしきい値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。トランジスタ１０５のしきい値電圧の変化量ΔＶｔｈ１０５は、第２のゲート電極に印加される第５の電源電位Ｖ５によって制御することができる。
【００５５】
また、ｐ型のトランジスタ１０７及びｎ型のトランジスタ１０８は、シリコンなどの半導体膜にチャネルが形成される。トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極は、第１の入力端子と接続され、トランジスタ１０７のドレイン電極及びトランジスタ１０８のソース電極は、第２の出力端子と接続される。また、トランジスタ１０８のドレイン電極は、第３の入力端子と接続される。
【００５６】
トランジスタ１０５のソース電極は、トランジスタ１０１のドレイン電極とトランジスタ１０３のソース電極とが接続されたノードＮ１と接続され、第２のゲート電極は、第６の入力端子と接続され、ドレイン電極は、トランジスタ１０７のソース電極と接続される。
【００５７】
次に、図２に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、第５の電源電位Ｖ５はＶＤＤ、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１、トランジスタ１０５のしきい値電圧の変化量をΔＶｔｈ１０５として説明する。
【００５８】
図２に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの信号（第３の電源電位Ｖ３）が出力され、インバータ回路１０６の第２の出力端子から、ローレベルの信号（第３の電源電位Ｖ３）が出力される。
【００５９】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位）が出力される。また、インバータ回路１０６の第２の出力端子から、ハイレベルの第２の出力信号ＯＵＴ２（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位から、さらにトランジスタ１０５のしきい値電圧の変化量ΔＶｔｈ１０５を減算した電位）が出力される。
【００６０】
このように、トランジスタ１０１のしきい値電圧を、第２のゲート電極に印加される第２の電源電位Ｖ２によって変動させ、トランジスタ１０５のしきい値電圧を第５の電源電位Ｖ５によって変動させることで、第２の出力端子から第１の出力端子とは異なる振幅を有する信号を出力することができる。なお、第２の出力端子から出力される電位は、第１の出力端子よりも低い電位となる。
【００６１】
トランジスタ１０１の第１のゲート電極とトランジスタ１０１の第２のゲート電極の電位を制御することによって、入力信号ＩＮがローレベル時のインバータ回路１０２の第１の出力信号ＯＵＴ１を容易に制御することが可能である。さらに、トランジスタ１０１の第１のゲート電極とトランジスタ１０１の第２のゲート電極を制御することによって生じたノードＮ１の電位を利用して、トランジスタ１０５の第１のゲート電極とトランジスタ１０５の第２のゲート電極の電位を制御することによって入力信号ＩＮがローレベル時のインバータ回路１０６の第２の出力信号ＯＵＴ２を容易に制御することが可能である。回路構成２によって回路構成１では扱えない電位をインバータ回路１０６の第２の出力信号ＯＵＴ２として出力することが可能である。
【００６２】
図２に示すレベルシフト回路において、２つの出力端子からそれぞれ異なる信号が出力される場合について説明したが、これに限定されず、３つ以上の出力端子からそれぞれ異なる信号を出力される構成としてもよい。例えば、３つの出力端子からそれぞれ異なる信号を出力させる場合には、図２に示すノードＮ２に、さらに酸化物半導体膜にチャネルが形成されるトランジスタのソース電極を接続し、ドレイン電極にインバータ回路を接続すればよい。該トランジスタの第２のゲート電極に印加される電源電位を制御することにより、該インバータから出力される第３の出力信号として、第２の出力信号よりも振幅が小さい（入力信号ＩＮがローレベル時の電位が低い）出力信号を出力することができる。
【００６３】
〈レベルシフト回路構成３〉
図３は、本発明の一態様に係るレベルシフト回路の他の構成例を示す図である。図３に示すレベルシフト回路は、図２に示すレベルシフト回路とは、接続が異なる。
【００６４】
図２に示すレベルシフト回路は、トランジスタ１０５のソース電極は、ノードＮ１と接続されるのに対し、図３に示すレベルシフト回路は、トランジスタ１０５のソース電極は、第１の入力端子と接続されている。
【００６５】
次に、図３に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、第５の電源電位Ｖ５はＶＤＤ、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１、トランジスタ１０５のしきい値電圧の変化量をΔＶｔｈ１０５として説明する。
【００６６】
図３に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの信号（第３の電源電位Ｖ３（例えば、ＧＮＤ））が出力され、インバータ回路１０６の第２の出力端子から、ローレベルの信号（第３の電源電位Ｖ３（例えば、ＧＮＤ））が出力される。
【００６７】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位（例えば、ＶＤＤ）からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位）が出力される。また、インバータ回路１０６の第２の出力端子から、ローレベルの第２の出力信号ＯＵＴ２（第１の電源電位（例えば、ＶＤＤ）からトランジスタ１０５のしきい値電圧の変化量ΔＶｔｈ１０５を減算した電位）が出力される。
【００６８】
入力信号ＩＮが共通のインバータ回路１０２の第１の出力端子と、インバータ回路１０６の第２の出力端子を個別に制御することが可能であり、同じ論理動作でも異なる電位で出力が可能である。なお、トランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１及びトランジスタ１０５のしきい値電圧の変化量ΔＶｔｈ１０５はそれぞれ、第２の電源電位Ｖ２及び第５の電源電位Ｖ５によって制御することができる。よって、第２の出力信号ＯＵＴ２は第１の出力信号ＯＵＴ１よりも振幅の大きい（入力信号ＩＮがローレベル時の電位が高い）出力信号であることも可能であるし、第１の出力信号ＯＵＴ１よりも振幅の小さい（入力信号ＩＮがローレベル時の電位が低い）出力信号であることも可能である。
【００６９】
また、図３に示すレベルシフト回路において、２つの出力端子からそれぞれ異なる信号が出力させる場合について説明したが、これに限定されず、３つ以上の出力端子からそれぞれ異なる信号を出力させる構成としてもよい。例えば、３つの出力端子からそれぞれ異なる信号を出力させる場合には、図３に示す第４の入力端子に、インバータ回路を接続し、インバータ回路が有するｐ型のトランジスタのソース電極に、酸化物半導体膜にチャネルが形成されるトランジスタのドレイン電極を接続すればよい。該トランジスタの第２のゲート電極に印加される電源電位を制御することにより、該インバータ回路の第３の出力端子から、第１の出力信号及び第２の出力信号とは異なる出力信号を出力させることができる。もちろん、それぞれの出力端子から、それぞれの振幅が同じ（入力信号ＩＮがローレベル時の電位が同じ）出力信号を出力させてもよい。
【００７０】
〈レベルシフト回路構成４〉
図４は、本発明の一態様に係るレベルシフト回路の他の構成例を示す図である。図４に示すレベルシフト回路は、図１（Ａ）に示すレベルシフト回路の構成に加えて、第２の出力信号ＯＵＴ２が出力される第２の出力端子と、インバータ回路１０６を有する。また、インバータ回路１０６は、ｐ型のトランジスタ１０７と、ｎ型のトランジスタ１０８とを有する。
【００７１】
ｐ型のトランジスタ１０７及びｎ型のトランジスタ１０８は、シリコンなどの半導体膜にチャネルが形成される。トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極は、第１の出力端子と接続され、トランジスタ１０７のドレイン電極及びトランジスタ１０８のソース電極は、第２の出力端子と接続される。
【００７２】
次に、図４に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１として説明する。
【００７３】
図４に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの第１の出力信号ＯＵＴ１（第３の電源電位Ｖ３）が出力される。これにより、トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極には、第３の電源電位Ｖ３が印加されるため、インバータ回路１０６の第２の出力端子から、ハイレベルの第２の出力信号ＯＵＴ２（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位）が出力される。
【００７４】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１を減算した電位）が出力される。これにより、トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極には、第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位が印加されるため、インバータ回路１０６の第２の出力端子から、ローレベルの第２の出力信号ＯＵＴ２（第３の電源電位Ｖ３）が出力される。
【００７５】
第１の電源電位Ｖ１（例えば、ＶＤＤ）からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位によって、インバータ回路１０６の第２の出力信号ＯＵＴ２がハイレベル時の電位を容易に制御することが可能である。
【００７６】
〈レベルシフト回路構成５〉
図５は、本発明の一態様に係るレベルシフト回路の他の構成例を示す図である。図５に示すレベルシフト回路は、図４に示すレベルシフト回路の構成に加えて、第６の電源電位Ｖ６が印加される第７の入力端子と、ｎ型のトランジスタ１０９と、を有する。
【００７７】
ｎ型のトランジスタ１０９は、ｎ型のトランジスタ１０１と同様に、酸化物半導体膜にチャネルが形成され、酸化物半導体膜を挟んで設けられた一対のゲート電極を有する。ここで、一対のゲート電極の一方をトランジスタ１０９の第１のゲート電極とする。また、一対のゲート電極の他方をトランジスタ１０９の第２のゲート電極とする（バックゲートとも呼ぶ）。そして、トランジスタ１０９のしきい値電圧は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。
【００７８】
トランジスタ１０９のソース電極は、トランジスタ１０４のドレイン電極と接続され、第２のゲート電極は、第７の入力端子と接続され、ドレイン電極は、第３の入力端子と接続される。
【００７９】
また、トランジスタ１０７のソース電極は、ノードＮ１と接続され、トランジスタ１０８のドレイン電極は、トランジスタ１０４のドレイン電極とトランジスタ１０９のソース電極とが接続されたノードＮ３と接続される。
【００８０】
次に、図５に示すレベルシフト回路の動作について説明する。なお、第１の電源電位Ｖ１はＶＤＤ、第２の電源電位Ｖ２はＶＳＳ、第３の電源電位Ｖ３はＧＮＤ（接地電位）、第６の電源電位Ｖ６はＶＤＤ、入力信号ＩＮはローレベル信号をＧＮＤ、ハイレベル信号をＶＤＤ、トランジスタ１０１のしきい値電圧の変化量をΔＶｔｈ１０１、トランジスタ１０９のしきい値電圧の変化量をΔＶｔｈ１０９として説明する。
【００８１】
図５に示すレベルシフト回路は、入力信号ＩＮがローレベルからハイレベルに変化すると、インバータ回路１０２の第１の出力端子から、ローレベルの第１の出力信号ＯＵＴ１（第３の電源電位Ｖ３にトランジスタ１０９のしきい値電圧の変化量ΔＶｔｈ１０９を加算した電位）が出力される。これにより、トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極に、第３の電源電位Ｖ３にトランジスタ１０９のしきい値電圧の変化量ΔＶｔｈ１０９を加算した電位が印加されるため、インバータ回路１０６の第２の出力端子から、ハイレベルの第２の出力信号ＯＵＴ２（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位）が出力される。
【００８２】
また、入力信号ＩＮがハイレベルからローレベルに変化すると、インバータ回路１０２の第１の出力端子から、ハイレベルの第１の出力信号ＯＵＴ１（第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１減算した電位）が出力される。これにより、トランジスタ１０７のゲート電極及びトランジスタ１０８のゲート電極に、第１の電源電位Ｖ１からトランジスタ１０１のしきい値電圧の変化量ΔＶｔｈ１０１を減算した電位が印加されるため、インバータ回路１０６の第２の出力端子から、ローレベルの第２の出力信号ＯＵＴ２（第３の電源電位Ｖ３にトランジスタ１０９のしきい値電圧の変化量ΔＶｔｈ１０９を加算した電位）が出力される。
【００８３】
トランジスタ１０７のソース電極がノードＮ１と接続され、トランジスタ１０８のドレイン電極がノードＮ３と接続されることにより、インバータ回路１０６の第２の出力端子から出力される電位を入力信号ＩＮがハイレベル時とローレベル時の両方で容易に制御可能である。
【００８４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８５】
（実施の形態２）
本実施の形態では、実施の形態１に示すレベルシフト回路の作製方法の一例について図６乃至図９を参照して説明する。はじめに、レベルシフト回路の下部に形成されるトランジスタの作製方法について説明し、その後、上部に形成されるトランジスタの作製方法について説明する。
【００８６】
図６乃至図９における作製工程を示す断面図において、Ａ１−Ａ２はトランジスタ３３０を作製する工程を示し、Ｂ１−Ｂ２はトランジスタ３４０上にトランジスタ４１０を作製する工程を示す。なお、本実施の形態で示すトランジスタ４１０は、実施の形態１に示すトランジスタ１０１に相当し、本実施の形態で示すトランジスタ３３０は、実施の形態１に示すトランジスタ１０３に相当し、本実施の形態で示すトランジスタ３４０は、実施の形態１に示すトランジスタ１０４に相当する。
【００８７】
〈下部のトランジスタの作製方法〉
まず、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００を用意する（図６（Ａ）参照）。
【００８８】
基板３００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板なども挙げられる。
【００８９】
絶縁膜３０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造又は積層構造とする。なお、絶縁膜３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁膜３０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。
【００９０】
また、半導体膜３０４は、シリコンや炭化シリコンなどの単結晶半導体膜、多結晶半導体膜、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体膜を適用することができる。なお、半導体膜３０４は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料とも記す。
【００９１】
半導体膜３０４として、シリコンなどの単結晶半導体膜を用いる場合には、トランジスタ１０３及びトランジスタ１０４などの動作を高速化することができるため好ましい。
【００９２】
また、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、ＳＯＩ基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体膜は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁膜を介して半導体膜が設けられた構成も含む。本実施の形態では、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、単結晶シリコン基板上に酸化シリコン膜を介してシリコン膜が設けられたＳＯＩ基板を用いる場合について説明する。
【００９３】
次に、半導体膜３０４を島状に加工して、半導体膜３０４ａ、３０４ｂを形成する（図６（Ｂ）参照）。当該加工方法として、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００９４】
次に、半導体膜３０４ａ、３０４ｂを覆うように、ゲート絶縁膜３０６ａ、３０６ｂを形成する（図６（Ｃ）参照）。ゲート絶縁膜３０６ａ、３０６ｂは、例えば、半導体膜３０４ａ、３０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いてゲート絶縁膜を形成しても良い。
【００９５】
ゲート絶縁膜３０６ａ、３０６ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルなどの材料を用いることができる。また、ゲート絶縁膜として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁膜は、上述の材料を用いて、単層構造又は積層構造で形成する。また、ゲート絶縁膜３０６ａ、３０６ｂの膜厚は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００９６】
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【００９７】
本実施の形態では、熱酸化処理を用いて、酸化シリコン膜を形成することによって、ゲート絶縁膜３０６ａ、３０６ｂを形成する。
【００９８】
次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図６（Ｃ）参照）。半導体膜３０４ａ、３０４ｂがシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。本実施の形態では、ゲート絶縁膜３０６ａを介して半導体膜３０４ａに硼素を添加することで不純物領域３０８を形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂにリンを添加することで不純物領域３１０を形成する。
【００９９】
次に、ゲート絶縁膜３０６ａ、３０６ｂ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極３１２ａ、３１２ｂを形成する（図６（Ｄ）参照）。
【０１００】
ゲート電極３１２ａ、３１２ｂに用いる導電膜としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。導電膜の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電膜の加工は、レジストマスクを用いたエッチングによって行うことができる。本実施の形態では、スパッタリング法を用いて、窒化タンタル膜とタングステン膜とを積層し、加工することによってゲート電極３１２ａ、３１２ｂを形成する。
【０１０１】
次に、ゲート電極３１２ａ、３１２ｂをマスクとして、ｎ型の導電型を付与する不純物元素及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図６（Ｅ）参照）。本実施の形態では、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３１４ａ、３１４ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３１６ａ、３１６ｂを形成する。
【０１０２】
次に、ゲート電極３１２ａ、３１２ｂの側面にサイドウォール構造の側壁絶縁膜３１８ａ〜３１８ｄを形成する（図７（Ａ）参照）。側壁絶縁膜３１８ａ〜３１８ｄは、ゲート電極３１２ａ、３１２ｂを覆う絶縁膜を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁膜を加工し、ゲート電極３１２ａ、３１２ｂの側壁に自己整合的にサイドウォール構造の側壁絶縁膜３１８ａ〜３１８ｄを形成すればよい。ここで、絶縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【０１０３】
次に、ゲート電極３１２ａ、３１２ｂ、及び側壁絶縁膜３１８ａ〜３１８ｄをマスクとして、ｎ型の導電型を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図７（Ｂ）参照）。本実施の形態では、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３２０ａ、３２０ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加することで不純物領域３２２ａ、３２２ｂを形成する。
【０１０４】
以上により、酸化物半導体以外の半導体材料を含む基板３００を用いて、ｎチャネル型トランジスタ３３０及びｐチャネル型トランジスタ３４０を作製することができる（図７（Ｂ）参照）。このようなトランジスタは、高速動作が可能であるという特徴を有する。このため、トランジスタをトランジスタ１０３及びトランジスタ１０４などに用いることにより、これらの動作を高速化することができるため好適である。
【０１０５】
次に、トランジスタ３３０及びトランジスタ３４０を覆うように、絶縁膜３２４を形成する（図７（Ｃ）参照）。絶縁膜３２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁膜３２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁膜３２４として、上述の材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁膜３２４として、ポリイミド、アクリル等の有機絶縁材料を用いて形成することもできる。本実施の形態では、酸化窒化シリコンを用いて絶縁膜３２４を形成する場合について説明する。
【０１０６】
次に、絶縁膜３２４を形成した後、半導体膜３０４ａ、３０４ｂに添加された不純物元素を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁膜３２４の酸化窒化シリコン膜の水素が放出され、半導体膜３０４ａ、３０４ｂの水素化を行うことができる。
【０１０７】
なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続するための電極や配線などを形成することが好ましい。また、配線の構造として、絶縁膜及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１０８】
〈上部のトランジスタの作製方法〉
まず、トランジスタ４１０の作製前の処理として、絶縁膜３２４の表面を平坦化させる（図７（Ｄ）参照）。絶縁膜３２４の平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他にエッチング処理、プラズマ処理などを用いることができる。
【０１０９】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
【０１１０】
また、プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、絶縁膜３２４の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１１１】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、絶縁膜３２４表面の凹凸状態に合わせて適宜設定すればよい。
【０１１２】
絶縁膜３２４に平坦化処理を行うことにより、絶縁膜３２４の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とすることができる。Ｒａとは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、下記の式にて定義される。
【０１１３】
【数１】
0006306282.tif 000002
【０１１４】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１１５】
次に、平坦化された絶縁膜３２４上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極３９８を形成する。なお、ゲート電極３９８は、第２のゲート電極として機能する。
【０１１６】
ゲート電極３９８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極３９８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極３９８は、単層構造または積層構造で成膜される。
【０１１７】
また、ゲート電極３９８の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１１８】
次に、絶縁膜３２４及びゲート電極３９８上に、絶縁膜３９９を形成する。絶縁膜３９９としては、プラズマＣＶＤ法またはスパッタリング法により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウムなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いて単層構造または積層構造で形成することができる。
【０１１９】
絶縁膜３９９（積層構造の場合は、後に形成される酸化物半導体膜４０２と接する膜）の膜中（バルク中）には少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、絶縁膜３９９として、酸化シリコン膜を用いる場合には、酸素の量をＳｉＯ２＋α（ただし、α＞０）とすることが好ましい。絶縁膜３９９を形成した後、絶縁膜３９９に酸素を導入することで、酸素を多く含む絶縁膜３９９を形成することができる。
【０１２０】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０１２１】
酸化物半導体膜は、成膜中や、その後の加熱処理、加工において、酸素欠損が形成される場合がある。酸化物半導体膜中に酸素欠損が形成されると、多数キャリアが形成され、トランジスタのしきい値電圧をマイナスシフトさせてしまうという問題が生じる。よって、酸化物半導体膜に酸素欠損を低減させる処理を行うことが好ましい。
【０１２２】
例えば、酸素の供給源となる酸素を多く（過剰に）含む絶縁膜３９９を後に形成される酸化物半導体膜４０２と接して設けることによって、絶縁膜３９９から酸化物半導体膜４０２へ酸素を供給させる。また、酸化物半導体膜４０２と、絶縁膜３９９の少なくとも一部とが接した状態で加熱処理を行うことによって酸化物半導体膜４０２への酸素の供給を行ってもよい。酸素を多く含む絶縁膜３９９を用いることにより、酸化物半導体膜４０２に酸素を供給することができるため、酸化物半導体膜４０２の酸素欠損を低減することができる。これにより、多数キャリアの形成を抑制することができる。
【０１２３】
本実施の形態では、絶縁膜３９９として、スパッタリング法により、膜厚３００ｎｍの酸化シリコン膜を形成する。
【０１２４】
ここで、後に形成される酸化物半導体膜４０２表面の平坦性を高めるために、絶縁膜３９９において、酸化物半導体膜４０２が接して形成される領域に、平坦化処理を行うことが好ましい。平坦化処理としては、絶縁膜３２４で行った平坦化処理と同様に行うことができる。絶縁膜３９９の平坦化処理を行うことによって、絶縁膜３９９表面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とすることが好ましい。
【０１２５】
次に、絶縁膜３９９上に酸化物半導体膜４０２を形成する（図８（Ａ）参照）。
【０１２６】
酸化物半導体膜４０２に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にインジウム（Ｉｎ）と亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか一種または複数種を有することが好ましい。
【０１２７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１２８】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１２９】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１３０】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１３１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３２】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１３３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【０１３４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１３５】
酸化物半導体膜４０２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【０１３６】
好ましくは、酸化物半導体膜４０２は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１３７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１３９】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１４１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性を高くすることができる。
【０１４２】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１４３】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１４４】
酸化物半導体膜４０２の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１４５】
また、酸化物半導体膜４０２に含まれる水素又は水の濃度は、できる限り低いことが好ましい。水素濃度が高いと、酸化物半導体に含まれる元素と水素との結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまうためである。
【０１４６】
したがって、酸化物半導体膜４０２の形成工程において、酸化物半導体膜４０２に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜４０２の成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜３９９が形成された基板を予備加熱し、基板及び絶縁膜３９９に吸着した水素、水分などの不純物を脱離させ、排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【０１４７】
なお、酸化物半導体膜４０２は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０１４８】
本実施の形態において、酸化物半導体膜４０２として、ＤＣ電源装置を有するスパッタリング装置を用いたスパッタリング法を用い、膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。本実施の形態において、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。
【０１４９】
酸化物半導体膜４０２を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０１５０】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて絶縁膜３９９上に酸化物半導体膜４０２を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０２に含まれる水素、水、水酸基又は水素化物などの不純物の濃度を低減できる。
【０１５１】
また、絶縁膜３９９を大気に解放せずに絶縁膜３９９と酸化物半導体膜４０２を連続的に形成することが好ましい。絶縁膜３９９を大気に曝露せずに絶縁膜３９９と酸化物半導体膜４０２を連続して形成すると、絶縁膜３９９表面に水素や水分などの不純物が吸着することを防止することができる。
【０１５２】
次に、フォトリソグラフィ工程により酸化物半導体膜上にレジストマスクを形成し、選択的にエッチングを行って島状の酸化物半導体膜４０３を形成する。島状の酸化物半導体膜４０３を形成した後、レジストマスクを除去する。
【０１５３】
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１５４】
なお、酸化物半導体膜４０２のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜４０２のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。
【０１５５】
また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。
【０１５６】
また、酸化物半導体膜４０３として結晶性酸化物半導体膜を用いる場合、結晶化のための加熱処理を行ってもよい。
【０１５７】
本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４０３に対して窒素雰囲気下４５０℃において１時間、さらに窒素及び酸素雰囲気下４５０℃において１時間の加熱処理を行う。
【０１５８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１５９】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１６０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１６１】
また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜４０３の酸素欠損を低減することができる。
【０１６２】
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜４０２の形成後でも、島状の酸化物半導体膜４０３形成後でもよい。
【０１６３】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０１６４】
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜４０３として島状に加工される前、膜状の酸化物半導体膜４０２が絶縁膜３９９を覆った状態で行うと、絶縁膜３９９に含まれる酸素が加熱処理によって外部に放出されてしまうことを防止できる。
【０１６５】
また、脱水化又は脱水素化のための加熱処理を行った後に、酸化物半導体膜に、酸素を導入する工程を行ってもよい。酸化物半導体膜に酸素を導入することにより、加熱処理により酸化物半導体膜から放出された酸素を補填することができるため、酸化物半導体膜に含まれる酸素欠損を低減することができる。
【０１６６】
酸素の導入工程は、酸化物半導体膜４０３に直接導入してもよいし、後に形成されるゲート絶縁膜などの他の膜を透過させて酸化物半導体膜４０３へ導入してもよい。酸素を他の膜を透過させて導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよい。また、露出された酸化物半導体膜へ直接導入する場合は、プラズマ処理なども用いることができる。
【０１６７】
次に、絶縁膜３９９及び酸化物半導体膜４０３上に、後にゲート絶縁膜となる絶縁膜４０４を形成する。
【０１６８】
なお、絶縁膜４０４の被覆性を向上させるために、酸化物半導体膜４０３表面に平坦化処理を行ってもよい。特に、絶縁膜４０４として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。
【０１６９】
絶縁膜４０４の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、プラズマＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、絶縁膜４０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１７０】
絶縁膜４０４の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。また、絶縁膜４０４の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。また、絶縁膜４０４は、上記の材料を用いて、単層構造または積層構造で形成することができる。
【０１７１】
本実施の形態では、プラズマＣＶＤ法により、酸化窒化シリコン膜を２０ｎｍ形成する。
【０１７２】
次に、絶縁膜４０４上に、ゲート電極（これと同じ層で形成される配線を含む）となる導電膜を形成した後、絶縁膜を形成する。その後、フォトリソグラフィ工程により該絶縁膜上にレジストマスクを形成し、選択的にエッチングを行ってゲート電極４０５及び絶縁膜４０６を積層して形成する（図８（Ｂ）参照）。
【０１７３】
ゲート電極４０５の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極４０５としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４０５は、単層構造または積層構造で成膜される。
【０１７４】
また、ゲート電極４０５の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１７５】
また、絶縁膜４０４と接するゲート電極４０５として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は、５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有するため、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１７６】
また、絶縁膜４０６は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁材料を用いることができる。絶縁膜４０６は、プラズマＣＶＤ法又はスパッタリング法などを用いて形成することができる。
【０１７７】
次に、ゲート電極４０５及び絶縁膜４０６をマスクとして、絶縁膜４０４を介して、酸化物半導体膜４０３にドーパントを添加し、ドーパントを含む領域４０７ａ、４０７ｂを形成する。
【０１７８】
ドーパントは、酸化物半導体膜４０３の導電率を変化させる元素を用いる。ドーパントとしては、１５族元素（例えば、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、及びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一又は複数を用いる。
【０１７９】
ドーパントは、添加方法により、他の膜（本実施の形態では、絶縁膜４０４）を通過して、酸化物半導体膜４０３に添加することもできる。ドーパントの添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１８０】
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１８１】
酸化物半導体膜４０３にドーパントを添加することにより、ドーパントを含む領域４０７ａ、４０７ｂのドーパントの濃度が、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下となることが好ましい。
【０１８２】
酸化物半導体膜４０３にドーパントを添加する際に、基板を加熱しながら行ってもよい。また、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１８３】
また、ドーパントの添加後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１８４】
本実施の形態では、イオン注入法により酸化物半導体膜４０３に、リン（Ｐ）イオンを注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧２５ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とする。
【０１８５】
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの添加により、一部非晶質化する場合がある。この場合、ドーパントの導入後に加熱処理を行うことによって、酸化物半導体膜４０３の結晶性を回復することができる。
【０１８６】
ドーパントの添加工程により、チャネル形成領域４０８を挟んでドーパントを含む領域４０７ａ、４０７ｂが設けられた酸化物半導体膜４０３が形成される。
【０１８７】
次に、ゲート電極４０５及び絶縁膜４０６上に絶縁膜を形成し、該絶縁膜をエッチングしてサイドウォール絶縁膜４０９ａ、４０９ｂを形成する。さらに、ゲート電極４０５及びサイドウォール絶縁膜４０９ａ、４０９ｂをマスクとして、絶縁膜４０４をエッチングし、ゲート絶縁膜４１１を形成する（図８（Ｃ）参照）。
【０１８８】
サイドウォール絶縁膜４０９ａ、４０９ｂは、絶縁膜４０６と同様な材料及び方法を用いて形成することができる。本実施の形態では、サイドウォール絶縁膜４０９ａ、４０９ｂとして、ＣＶＤ法により形成された酸化窒化シリコン膜を用いる。
【０１８９】
次に、酸化物半導体膜４０３、ゲート絶縁膜４１１、サイドウォール絶縁膜４０９ａ、４０９ｂ、及び絶縁膜４０６を覆うように、後にソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を形成する。
【０１９０】
ソース電極及びドレイン電極となる導電膜は、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などを用いて形成することができる。また、アルミニウム、銅などの金属膜の下側及び上側の少なくとも一方に、チタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【０１９１】
また、ソース電極及びドレイン電極となる導電膜として、導電性の金属酸化物を用いて形成することもできる。導電性の金属酸化物として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。また、上記導電性材料と、上記金属酸化物材料の積層構造とすることもできる。
【０１９２】
次に、導電膜上に、フォトリソグラフィ工程によりレジストマスクを形成し、導電膜に選択的にエッチングを行うことより、ソース電極及びドレイン電極のチャネル幅Ｗ方向の加工を行う。
【０１９３】
次に、導電膜上に、絶縁膜４１５及び絶縁膜４１７を形成する。
【０１９４】
絶縁膜４１５及び絶縁膜４１７は、スパッタリング法などにより、水素などの不純物を混入させない方法を適宜用いて形成する。
【０１９５】
絶縁膜４１５及び絶縁膜４１７は、代表的には酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、又は酸化ガリウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウムなどの無機絶縁膜を用いることができる。
【０１９６】
絶縁膜４１５として、ソース電極４１６ａ、ドレイン電極４１６ｂに接して緻密性の高い無機絶縁膜を設けるとよい。例えば、ソース電極４１６ａ、ドレイン電極４１６ｂ上にスパッタリング法により酸化アルミニウム膜を形成する。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４１０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１９７】
トランジスタ４１０上に設けられる無機絶縁膜として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
【０１９８】
従って、酸化アルミニウム膜は、トランジスタ作製工程中及び作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能する。
【０１９９】
次に、絶縁膜４１５、絶縁膜４１７、及び導電膜に、絶縁膜４０６が露出するまで、研磨処理を行う。これにより、絶縁膜４１５、絶縁膜４１７、及び導電膜の一部を除去することで、ソース電極４１６ａ及びドレイン電極４１６ｂを形成する。
【０２００】
研磨処理として、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を用いることができるが、他の切削（研削、研磨）方法を用いてもよい。また、研磨処理を行った後、ドライエッチング法やプラズマ処理（逆プラズマ処理）などを行うことにより、研磨処理表面の平坦化を向上させることができる。
【０２０１】
本実施の形態では、ゲート電極４０５上に絶縁膜４０６が設けられているため、絶縁膜４１５、絶縁膜４１７、及び導電膜に研磨処理を行っても、ゲート電極４０５と、ソース電極４１６ａ、ドレイン電極４１６ｂとがショートしてしまうことを抑制できる。
【０２０２】
以上の工程で、本発明の一態様に係るトランジスタ４１０が作製される（図９（Ａ）参照）。
【０２０３】
次に、トランジスタ４１０を覆うように絶縁膜４１８を形成する。絶縁膜４１８は、絶縁膜４１５、絶縁膜４１７の材料や方法を用いて形成することができるため、詳細な説明は省略する。
【０２０４】
次に、絶縁膜４１８上に配線４１９ａ、４１９ｂを形成する。配線４１９ａ、４１９ｂはトランジスタ４１０と他のトランジスタを接続するために設けられる。配線４１９ａは、絶縁膜４１５、絶縁膜４１７、及び絶縁膜４１８に形成された開口を介してソース電極４１６ａと電気的に接続される。また、配線４１９ｂは、絶縁膜４１８、絶縁膜４１５、及び絶縁膜４１７に形成された開口を介してドレイン電極４１６ｂと電気的に接続される。
【０２０５】
配線４１９ａ及び配線４１９ｂはゲート電極４０５と同様の材料及び方法を用いて形成することができるため、詳細な説明は省略する。
【０２０６】
例えば、配線４１９ａ及び配線４１９ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０２０７】
以上の工程で、本発明の一態様に係るレベルシフト回路を作製することができる。
【０２０８】
本実施の形態に示す作製方法によれば、シリコンなどの単結晶半導体膜を用いたトランジスタに積層して、酸化物半導体などの半導体膜を用いたトランジスタを形成することができる。これにより、レベルシフト回路を構成するトランジスタの一部を積層構造とすることができるため、レベルシフト回路面積の縮小化を図ることができる。
【０２０９】
また、本実施の形態に示す作製方法によれば、酸化物半導体膜に含まれる水素などの不純物が十分に除去され、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものとすることができる。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、酸化物半導体膜に酸素が十分に供給され、酸素欠損が低減されることで、多数キャリアの増加が抑制される。これにより、多数キャリアの増加によるトランジスタのしきい値電圧の変動を抑制することができるため、トランジスタの信頼性を向上させることができる。
【０２１０】
以上のことから、酸化物半導体膜４０３の多数キャリア（電子）は、トランジスタのソースから流れるのみとなる。また、チャネル形成領域を完全空乏化することが可能であるため、トランジスタのオフ電流を極めて小さくすることが可能である。酸化物半導体膜４０３を用いたトランジスタのオフ電流は、室温において、１０ｙＡ／μｍ以下、８５℃〜９５℃においても、１ｚＡ／μｍ以下となり、極めて小さい。
【０２１１】
したがって、酸化物半導体膜４０３を用いたトランジスタは、Ｓ値が小さくなり、理想的な値が得られる。また、当該トランジスタは、信頼性が高い。
【０２１２】
よって、本実施の形態に示すトランジスタ４１０は、第２のゲート電極に印加される電位によって、しきい値電圧を容易に制御することができる。このようなトランジスタ４１０を用いてレベルシフト回路を構成することで、レベルシフト回路から出力される信号の振幅を容易に制御することができる。
【０２１３】
なお、本実施の形態では、レベルシフト回路を構成するトランジスタの説明を行ったが、本実施の形態に示す作製方法を適用して、レベルシフト回路だけでなく、半導体集積回路に含まれる他の回路を作製することも可能である。例えば、上部の酸化物半導体膜４０３を用いたトランジスタ４１０は、上述のようにオフ電流が極めて低いため、これを利用して、不揮発性のメモリセルアレイを構成することができる。不揮発性のメモリセルアレイの詳細については、実施の形態３で説明する。このようなメモリセルアレイと、レベルシフト回路に含まれるトランジスタとを上部に形成し、メモリ回路を駆動するための周辺回路と、レベルシフト回路に含まれるインバータ回路とを下部に形成することで、半導体集積回路の小型化を図ることができる。
【０２１４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１５】
（実施の形態３）
本実施の形態においては、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い記憶装置について、図１０及び図１１を用いて説明を行う。
【０２１６】
本実施の形態に示す記憶装置は、実施の形態２に示すレベルシフト回路を構成するトランジスタと同時に作製することができる。
【０２１７】
図１０（Ａ）は、記憶装置の回路構成の一例を示し、図１０（Ｂ）は記憶装置の一例を示す概念図である。まず、図１０（Ａ）に示す装置について説明を行い、続けて図１０（Ｂ）に示す半導体装置について、以下説明を行う。
【０２１８】
図１０に示す記憶装置は、ｎ本のビット線ＢＬと、ｍ本のワード線ＷＬと、メモリセル１９５が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ｎ本のビット線ＢＬに接続する第１の駆動回路１９６と、ｍ本のワード線ＷＬに接続する第２の駆動回路１９７と、を有する。
【０２１９】
メモリセル１９５は、トランジスタ１９１及び容量素子１９２を有する。ビット線ＢＬは、トランジスタ１９１のソース電極又はドレイン電極と電気的に接続され、ワード線ＷＬは、トランジスタ１９１のゲート電極と電気的に接続され、トランジスタ１９１のソース電極又はドレイン電極と容量素子１９２の第１の端子とは電気的に接続されている。
【０２２０】
次に、図１０（Ａ）に示す半導体装置（メモリセル１９５）に、情報の書き込みおよび保持を行う場合について説明する。
【０２２１】
まず、ワード線ＷＬの電位を、トランジスタ１９１がオン状態となる電位として、トランジスタ１９１をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１９２の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１９１がオフ状態となる電位として、トランジスタ１９１をオフ状態とすることにより、容量素子１９２の第１の端子の電位が保持される（保持）。
【０２２２】
酸化物半導体を用いたトランジスタ１９１は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１９１をオフ状態とすることで、容量素子１９２の第１の端子の電位（あるいは、容量素子１９２に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２２３】
次に、情報の読み出しについて説明する。トランジスタ１９１がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１９２とが導通し、ビット線ＢＬと容量素子１９２の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１９２の第１の端子の電位（あるいは容量素子１９２に蓄積された電荷）によって、異なる値をとる。
【０２２４】
例えば、容量素子１９２の第１の端子の電位をＶ、容量素子１９２の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１９５の状態として、容量素子１９２の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２５】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２６】
このように、図１０（Ａ）に示す半導体装置は、トランジスタ１９１のオフ電流が極めて小さいという特徴から、容量素子１９２に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２７】
次に、図１０（Ｂ）に示す半導体装置について、説明を行う。
【０２２８】
図１０（Ｂ）に示す半導体装置は、上部に記憶回路として図１０（Ａ）に示したメモリセル１９５を複数有するメモリセルアレイ２０１ａ及び２０１ｂを有し、下部に、メモリセルアレイ２１０（メモリセルアレイ２０１ａ及び２０１ｂ）を動作させるために必要な周辺回路２２０を有する。なお、周辺回路２２０は、メモリセルアレイ２０１ａ、メモリセルアレイ２０１ｂとそれぞれ電気的に接続されている。
【０２２９】
図１０（Ｂ）に示した構成とすることにより、周辺回路２２０をメモリセルアレイ２１０（メモリセルアレイ２０１ａ及び２０１ｂ）の真下に設けることができるため半導体装置の小型化を図ることができる。
【０２３０】
周辺回路２２０に設けられるトランジスタは、トランジスタ１９１とは異なる半導体材料を用いることがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。周辺回路２２０に設けられるトランジスタについては、実施の形態２におけるトランジスタ３３０及び３４０の記載を参酌できる。
【０２３１】
なお、図１０（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２１０（メモリセルアレイ２０１ａと、メモリセルアレイ２０１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０２３２】
次に、図１０（Ａ）に示したメモリセル１９５の具体的な構成について図１１を用いて説明を行う。
【０２３３】
図１１は、メモリセル１９５の構成の一例である。図１１（Ａ）に、メモリセル１９５の断面図を、図１１（Ｂ）にメモリセル１９５の平面図をそれぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＣ１−Ｃ２における断面に相当する。
【０２３４】
図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ１９１は、実施の形態２で示したトランジスタ４１０と同様の構成とすることができるため、詳細な説明は省略する。
【０２３５】
また、容量素子１９２は、絶縁膜４２１上に、電極４２２を形成することにより、形成される。電極４２２の材料や方法については、配線４１９ａ、４１９ｂの記載を参酌することができる。
【０２３６】
図１１に示すメモリセル１９５は、実施の形態２に示すトランジスタ４１０に配線４１９ａ、４１９ｂを形成した後、絶縁膜４２１を形成し、電極４２２を形成するのみで、容量素子１９２を形成することができる。よって、レベルシフト回路に用いるトランジスタ４１０と、メモリセルに用いるトランジスタとを作り分ける必要はない。
【０２３７】
なお、メモリセルアレイを積層構造とする場合には、絶縁膜４２１及び電極４２２上にさらに絶縁膜を形成し、該絶縁膜上にトランジスタ１９１と同様の酸化物半導体を用いたトランジスタを形成すればよい。
【０２３８】
また、図１１（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３９】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２４０】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶装置とを一体に備えた半導体装置を実現することができる。
【０２４１】
また、メモリセルアレイと、レベルシフト回路に含まれるトランジスタとを上部に形成し、メモリセルアレイを駆動するための周辺回路と、レベルシフト回路に含まれるインバータ回路とを下部に形成することで、半導体集積回路の小型化を図ることができる。
【０２４２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４３】
（実施の形態４）
本実施の形態では、先の実施の形態で示したレベルシフト回路及びメモリ回路を用いて半導体集積回路を構成し、携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２及び図１３を用いて説明する。
【０２４４】
図１２に携帯機器のブロック図を示す。図１２に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、マイクロプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。マイクロプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。なお、マイクロプロセッサ９０６、フラッシュメモリ９１０、メモリ回路９１２、及びディスプレイコントローラ９１１は、１つのチップに組み込むことができる（図１２中、点線参照）。
【０２４５】
マイクロプロセッサ９０６は、レベルシフト回路９２１を介してフラッシュメモリ９１０と接続される。また、マイクロプロセッサ９０６は、レベルシフト回路９２２を介してメモリ回路９１２と接続される。また、メモリ回路９１２は、レベルシフト回路９２３を介してディスプレイコントローラ９１１と接続される。レベルシフト回路９２１〜９２３はそれぞれ図１〜図５で示したレベルシフト回路のいずれかを適用することができる。例えば、図２又は図３のレベルシフト回路を適用すれば、レベルシフト回路９２１乃至レベルシフト回路９２３は、個々に設ける必要はなく、いずれかを設けない構成とすることもできる。レベルシフト回路は、積層構造で形成することが可能であるため、レベルシフト回路面積の縮小化を図ることができる。よって、半導体集積回路の小型化を図ることができる。また、フラッシュメモリ９１０、メモリ回路９１２、ディスプレイコントローラ９１１を駆動するための最小限の電圧に、適宜設定することができるため、半導体集積回路の低消費電力化を図ることができる。
【０２４６】
また、メモリ回路９１２に先の実施の形態で説明した記憶装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、レベルシフト回路と同様に、積層構造で形成することが可能であるため、メモリ回路９１２の回路面積の縮小化を図ることができる。よって、半導体集積回路の小型化を図ることができる。
【０２４７】
図１３に電子書籍のブロック図を示す。図１３はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。なお、マイクロプロセッサ１００３、フラッシュメモリ１００４、メモリ回路１００７、及びディスプレイコントローラ１０１０は、１つのチップに組み込むことができる（図１３中、点線参照）。
【０２４８】
マイクロプロセッサ１００３は、レベルシフト回路１０２１を介してフラッシュメモリ１００４と接続される。また、マイクロプロセッサ１００３は、レベルシフト回路１０２２を介してメモリ回路１００７と接続される。また、マイクロプロセッサ１００３は、レベルシフト回路１０２３を介してディスプレイコントローラ１０１０と接続される。レベルシフト回路１０２１〜１０２３はそれぞれ図１〜図５で示したレベルシフト回路のいずれかを適用することができる。例えば、図２又は図３のレベルシフト回路を適用すれば、レベルシフト回路１０２１乃至レベルシフト回路１０２３は、個々に設ける必要はなく、いずれかを設けない構成とすることもできる。レベルシフト回路は、積層構造で形成することが可能であるため、レベルシフト回路面積の縮小化を図ることができる。よって、半導体集積回路の小型化を図ることができる。また、フラッシュメモリ１００４、メモリ回路１００７、ディスプレイコントローラ１０１０を駆動するための最小限の電圧に、適宜設定することができるため、半導体集積回路の低消費電力化を図ることができる。
【０２４９】
また、メモリ回路１００７に先の実施の形態で説明した記憶装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、レベルシフト回路と同様に、積層構造で形成することが可能であるため、メモリ回路１００７の回路面積の縮小化を図ることができる。よって、半導体集積回路の小型化を図ることができる。
【０２５０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５１】
（実施の形態５）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した半導体装置を具備する電子機器の例について説明する。
【０２５２】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化されたノート型のパーソナルコンピュータとすることができる。
【０２５３】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化された携帯情報端末（ＰＤＡ）とすることができる。
【０２５４】
図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２５５】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化された電子書籍２７００とすることができる。
【０２５６】
また、図１４（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０２５７】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２５８】
図１４（Ｄ）は、スマートフォンであり、筐体２８００と、ボタン２８０１と、マイクロフォン２８０２と、タッチパネルを備えた表示部２８０３と、スピーカー２８０４と、カメラ用レンズ２８０５と、を具備し、携帯型電話機としての機能を有する。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化されたスマートフォンとすることができる。
【０２５９】
表示部２８０３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２８０３と同一面上にカメラ用レンズ２８０５を備えているため、テレビ電話が可能である。スピーカー２８０４及びマイクロフォン２８０２は音声通話に限らず、テレビ電話、録音、再生などが可能である。
【０２６０】
また、外部接続端子２８０６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２６１】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２６２】
図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化されたデジタルビデオカメラとすることができる。
【０２６３】
図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。また、図示しないが、本体内部にある半導体集積回路として先の実施の形態に係る半導体集積回路を適用することができる。先の実施の形態に係る半導体集積回路を適用することにより、小型化されたテレビジョン装置９６００とすることができる。
【０２６４】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２６５】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２６６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２６７】
１０１    トランジスタ
１０２    インバータ回路
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    インバータ回路
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１９１    トランジスタ
１９２    容量素子
１９５    メモリセル
１９６    駆動回路
１９７    駆動回路
２０１ａ    メモリセルアレイ
２０１ｂ    メモリセルアレイ
２１０    メモリセルアレイ
２２０    周辺回路
３００    基板
３０２    絶縁膜
３０４    半導体膜
３０４ａ    半導体膜
３０４ｂ    半導体膜
３０６ａ    ゲート絶縁膜
３０６ｂ    ゲート絶縁膜
３０８    不純物領域
３１０    不純物領域
３１２ａ    ゲート電極
３１２ｂ    ゲート電極
３１４ａ    不純物領域
３１４ｂ    不純物領域
３１６ａ    不純物領域
３１６ｂ    不純物領域
３１８ａ    側壁絶縁膜
３１８ｄ    側壁絶縁膜
３２０ａ    不純物領域
３２０ｂ    不純物領域
３２２ａ    不純物領域
３２２ｂ    不純物領域
３２４    絶縁膜
３３０    トランジスタ
３４０    トランジスタ
３９８    ゲート電極
３９９    絶縁膜
４０２    酸化物半導体膜
４０３    酸化物半導体膜
４０４    絶縁膜
４０５    ゲート電極
４０６    絶縁膜
４０７ａ    領域
４０７ｂ    領域
４０８    チャネル形成領域
４０９ａ    サイドウォール絶縁膜
４０９ｂ    サイドウォール絶縁膜
４１０    トランジスタ
４１１    ゲート絶縁膜
４１５    絶縁膜
４１６ａ    ソース電極
４１６ｂ    ドレイン電極
４１７    絶縁膜
４１８    絶縁膜
４１９ａ    配線
４１９ｂ    配線
４２１    絶縁膜
４２２    電極
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    マイクロプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    ＩＦ
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
２７００    電子書籍
２７０１    筐体
２７０３    筐体
２７０５    表示部
２７０７    表示部
２７１１    軸部
２７２１    電源
２７２３    操作キー
２７２５    スピーカー
２８００    筐体
２８０１    ボタン
２８０２    マイクロフォン
２８０３    表示部
２８０４    スピーカー
２８０５    カメラ用レンズ
２８０６    外部接続端子
３００１    本体
３００２    筐体
３００３    表示部
３００４    キーボード
３０２１    本体
３０２２    スタイラス
３０２３    表示部
３０２４    操作ボタン
３０２５    外部インターフェイス
３０５１    本体
３０５３    接眼部
３０５４    操作スイッチ
３０５６    バッテリー
９６００    テレビジョン装置
９６０１    筐体
９６０３    表示部
９６０５    スタンド
【図１】
0006306282.tif 000003
【図２】
0006306282.tif 000004
【図３】
0006306282.tif 000005
【図４】
0006306282.tif 000006
【図５】
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【図６】
0006306282.tif 000008
【図７】
0006306282.tif 000009
【図８】
0006306282.tif 000010
【図９】
0006306282.tif 000011
【図１０】
0006306282.tif 000012
【図１１】
0006306282.tif 000013
【図１２】
0006306282.tif 000014
【図１３】
0006306282.tif 000015
【図１４】
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