(57)【特許請求の範囲】
【請求項１】
複数のトランジスタを含む半導体チップと、
前記半導体チップに配置され、前記複数のトランジスタに接続される第１の配線網と、
前記半導体チップに配置され、前記第１の配線網の周縁部に接続される電源端子と、
前記半導体チップに配置され、前記複数のトランジスタのバックゲートに接続される第２の配線網と、
前記半導体チップに配置され、前記バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、
前記電圧生成部の出力と前記第２の配線網の周縁部の複数箇所のみとをそれぞれ接続する複数の接続配線とを備え、前記複数の接続配線は、配線長がほぼ同じであることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体チップは、
前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、
前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、
前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する制御部と
を備えていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数の接続配線の各々は、
前記半導体チップに配置され、前記半導体チップの複数の端子のうちの第１の端子と前記電圧生成部の出力とを接続し、前記複数の接続配線で共有される第１の内部配線と、
前記半導体チップの外部に配置され、前記第１の端子に接続され、前記複数の接続配線で共有される第１の外部配線と、
前記半導体チップの外部に配置され、前記複数の端子のうちの複数の第２の端子の各々と前記第１の外部配線とを接続し、前記複数の第２の端子の各々から前記第１の外部配線まで長さを揃えて配線される第２の外部配線と、
前記半導体チップに配置され、前記複数の第２の端子の各々と前記第２の配線網の周縁部とを接続する第２の内部配線と
を備えていることを特徴とする半導体装置。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の半導体装置において、
前記複数の接続配線は、前記第２の配線網の周縁部との接続部分を前記半導体チップの中心に対して点対称に配線される
ことを特徴とする半導体装置。
【請求項５】
複数のトランジスタと、前記複数のトランジスタに接続される第１の配線網と、前記第１の配線網の周縁部に接続される電源端子と、前記複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、前記電圧生成部の出力と前記第２の配線網の周縁部の複数箇所のみとがほぼ同じ配線長の複数の接続配線でそれぞれ接続される半導体装置の給電方法において、
前記電圧生成部が、バックゲート電圧を生成し、
前記電圧生成部が、前記複数の接続配線および前記第２の配線網を介して、前記複数のトランジスタの各々の前記バックゲートに前記バックゲート電圧を供給する
ことを特徴とする半導体装置の給電方法。
【請求項６】
請求項５に記載の半導体装置の給電方法において、
前記半導体チップは、前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、制御部とをさらに含み、
前記制御部が、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する
ことを特徴とする半導体装置の給電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の給電方法に関する。
【背景技術】
【０００２】
半導体装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのバックゲート（基板）にバックゲート電圧を印加する電圧供給回路を有している。例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ソースに接地電圧（例えば、０Ｖ）が印加され、接地電圧以下のバックゲート電圧がバックゲートに印加される。また、Ｐ型のＭＯＳトランジスタでは、ソースに電源電圧が印加され、電源電圧以上のバックゲート電圧がバックゲートに印加される。
【０００３】
なお、トランジスタの閾値は、バックゲートとソースとの間に印加される逆バイアスの電圧（バックゲート電圧とソース電圧との差）が大きいほど、大きくなる。したがって、半導体チップに配置されたトランジスタの閾値は、半導体チップ内でのトランジスタの位置等に依存するバックゲート電圧のばらつきにより、ばらつく。トランジスタの閾値がばらつくことにより、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間が、ばらつく。以下、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、トランジスタの遅延時間とも称される。
【０００４】
このように、半導体チップに配置されたトランジスタの遅延時間がバックゲート電圧のばらつきによりばらつくため、基板に供給するバックゲート電圧の半導体チップ内でのばらつきを小さくする半導体集積回路が提案されている（例えば、特許文献１参照）。
【０００５】
また、電源電圧は、例えば、電源端子から離れるほど電圧降下の量が大きくなり、半導体チップ内でばらつく。電源電圧がばらつくことにより、トランジスタの遅延時間等の動作特性がばらつく。このため、半導体装置内で電源電圧の電圧降下の量が異なる場合にも、ＭＯＳトランジスタの動作特性のばらつきを抑制する半導体装置が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５８２３２号公報
【特許文献２】特開２０１３−２５８２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
バックゲート電圧のばらつきに起因するトランジスタの遅延時間のばらつきと、電源電圧のばらつきに起因するトランジスタの遅延時間のばらつきとが足し合わさると、半導体チップ内のトランジスタの遅延時間のばらつきが大きくなる。
【０００８】
１つの側面では、本件開示の半導体装置および半導体装置の給電方法は、半導体チップ内のトランジスタの遅延時間のばらつきを低減することを目的とする。
【課題を解決するための手段】
【０００９】
一観点によれば、半導体装置は、複数のトランジスタを含む半導体チップと、半導体チップに配置され、複数のトランジスタに接続される第１の配線網と、半導体チップに配置され、第１の配線網の周縁部に接続される電源端子と、半導体チップに配置され、複数のトランジスタのバックゲートに接続される第２の配線網と、半導体チップに配置され、バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、電圧生成部の出力と第２の配線網の周縁部の複数箇所のみとをそれぞれ接続する複数の接続配線とを備え、複数の接続配線は、配線長がほぼ同じである。
【００１０】
別の観点によれば、複数のトランジスタと、複数のトランジスタに接続される第１の配線網と、第１の配線網の周縁部に接続される電源端子と、複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、電圧生成部の出力と第２の配線網の周縁部の複数箇所のみとがほぼ同じ配線長の複数の接続配線でそれぞれ接続される半導体装置の給電方法では、電圧生成部が、バックゲート電圧を生成し、電圧生成部が、複数の接続配線および第２の配線網を介して、複数のトランジスタの各々のバックゲートにバックゲート電圧を供給する。
【発明の効果】
【００１１】
本件開示の半導体装置および半導体装置の給電方法は、半導体チップ内のトランジスタの遅延時間のばらつきを低減できる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置および半導体装置の給電方法の一実施形態を示す図である。
【図２】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【図３】図２に示した電圧生成部の一例を示す図である。
【図４】図２に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。
【図５】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【図６】図５に示したスイッチ部の動作の一例を示す図である。
【図７】図５に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。
【図８】図５に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。
【図９】図５に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。
【図１０】図５に示した半導体装置の給電方法の一例を示す図である。
【図１１】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【図１２】図１１に示したスイッチ部の動作の一例を示す図である。
【図１３】図１１に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。
【図１４】図１１に示した半導体装置のトランジスタの遅延量のばらつきの別の例を示す図である。
【図１５】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【図１６】図１５に示したスイッチ部の動作の一例を示す図である。
【図１７】図１５に示した半導体装置のトランジスタの遅延量のばらつきの一例を示す図である。
【図１８】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【図１９】半導体装置および半導体装置の給電方法の別の実施形態を示す図である。
【発明を実施するための形態】
【００１３】
以下、実施形態を図面を用いて説明する。
【００１４】
図１は、半導体装置および半導体装置の給電方法の一実施形態を示している。図１の破線の矢印は、トランジスタＴＲに供給される電源電圧ＶｄｄおよびトランジスタＴＲのバックゲートＢＧに供給されるバックゲート電圧Ｖｂｂを示している。なお、バックゲート電圧Ｖｂｂが接地電圧より低い場合、バックゲート電圧Ｖｂｂの矢印の向きは、電流の流れる向きと逆である。
【００１５】
この実施形態の半導体装置ＳＥＭは、トランジスタＴＲ等の半導体素子を含む半導体チップＣＨＩＰを有している。半導体チップＣＨＩＰは、電圧生成部ＶＧ（ＶＧ１、ＶＧ２）、パッドＰＤ（ＰＤｖｄｄ、ＰＤｇｎｄ）、配線網ＷＮ（ＷＮｖｄｄ、ＷＮｖｂｂ）、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）およびコンタクト部ＣＴ１０を有している。
【００１６】
なお、図１では、図を見やすくするために、パッドＰＤｖｄｄ、ＰＤｇｎｄ以外のパッドＰＤおよびパッドＰＤｇｎｄに接続される配線網ＷＮ等の記載を省略している。パッドＰＤｖｄｄは、電源線に接続される電源パッドであり、パッドＰＤｇｎｄは、接地線に接続される電源パッドである。図１では、電源パッドＰＤｖｄｄを薄い網掛けで示し、電源パッドＰＤｇｎｄを濃い網掛けで示している。
【００１７】
電源パッドＰＤｖｄｄ、ＰＤｇｎｄは、半導体チップＣＨＩＰの周縁部に配置される。そして、電源パッドＰＤｖｄｄは、電源電圧ＶｄｄをトランジスタＴＲ等に供給するための配線網ＷＮｖｄｄの周縁部に接続される。また、電源パッドＰＤｇｎｄは、接地電圧をトランジスタＴＲ等に供給するための配線網ＷＮ（図示せず）の周縁部に接続される。例えば、電源パッドＰＤｖｄｄには、正の電源電圧Ｖｄｄが印加され、電源パッドＰＤｇｎｄには、接地電圧（例えば、０Ｖ）が印加される。
【００１８】
配線網ＷＮｖｄｄは、例えば、配線層の１層目等を用いてメッシュ状に配置された配線を有し、トランジスタＴＲに接続される。同様に、電源パッドＰＤｇｎｄに接続される配線網ＷＮ（図示せず）は、例えば、配線層の１層目等を用いてメッシュ状に配置された配線を有し、トランジスタＴＲに接続される。なお、電源パッドＰＤｇｎｄに接続される配線網ＷＮと配線網ＷＮｖｄｄとが交差する部分では、互いに異なる配線層が用いられる。以下、接地電圧をトランジスタＴＲ等に供給するための配線網ＷＮおよび配線網ＷＮｖｄｄは、電源網ＷＮとも称される。
【００１９】
電圧生成部ＶＧ（ＶＧ１、ＶＧ２）は、複数のトランジスタＴＲのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂを生成する。トランジスタＴＲは、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタまたはＮ型のＭＯＳトランジスタである。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタは、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとを有する。Ｐ型のＭＯＳトランジスタの場合、トランジスタＴＲのバックゲートＢＧは、ｎウエル（ｎ形不純物が導入された拡散領域）である。また、Ｎ型のＭＯＳトランジスタの場合、トランジスタＴＲのバックゲートＢＧは、ｐウエル（ｐ形不純物が導入された拡散領域）である。
【００２０】
例えば、電圧生成部ＶＧ１は、Ｎ型のＭＯＳトランジスタのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂとして、接地電圧より低いバックゲート電圧Ｖｂｂを生成する。そして、電圧生成部ＶＧ１は、複数の配線ＷＬ１０、配線網ＷＮｖｂｂおよび複数のコンタクト部ＣＴ１０を介して、複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。
【００２１】
また、電圧生成部ＶＧ２は、Ｐ型のＭＯＳトランジスタのバックゲートＢＧに供給するバックゲート電圧Ｖｂｂとして、電源電圧Ｖｄｄより高いバックゲート電圧Ｖｂｂを生成する。なお、図１では、図を見やすくするために、電圧生成部ＶＧ２から複数のＰ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の記載を省略している。なお、電圧生成部ＶＧ２から複数のＰ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素は、電圧生成部ＶＧ１から複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素と同一または同様である。したがって、図１では、電圧生成部ＶＧ１から複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧまでの配線経路の要素（複数の配線ＷＬ１０、配線網ＷＮｖｂｂおよび複数のコンタクト部ＣＴ１０）について説明する。
【００２２】
配線網ＷＮｖｂｂは、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧに接続される配線網である。例えば、配線網ＷＮｖｂｂは、配線層の２層目等を用いてメッシュ状に配置された配線を有し、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧに複数のコンタクト部ＣＴ１０を介して接続される。すなわち、複数のコンタクト部ＣＴ１０は、複数のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧと配線網ＷＮｖｂｂとを接続する配線である。
【００２３】
なお、複数のＰ型のＭＯＳトランジスタＴＲのバックゲートＢＧに接続される配線網ＷＮ（図示せず）と配線網ＷＮｖｂｂとの交差部分では互いに異なる配線層が用いられる。以下、バックゲート電圧ＶｂｂをＰ型のＭＯＳトランジスタＴＲのバックゲートＢＧに供給するための配線網ＷＮおよび配線網ＷＮｖｂｂは、バックゲート電圧網ＷＮとも称される。
【００２４】
複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを接続する。図１の例では、配線ＷＬ１０の部分ＰＴ１０から電圧生成部ＶＧ１の出力端子ＰＯＵＴまでは、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）で共有される。なお、部分ＰＴ１０は、例えば、半導体チップＣＨＩＰの中心に対応する位置に設けられる。
【００２５】
配線ＷＬ１０の部分ＰＴ１０、ＰＴ１２、ＰＴ２０（ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄ）は、例えば、配線層の３層目等に配置される。配線ＷＬ１０の部分ＰＴ１２は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有され、電圧生成部ＶＧ１の出力端子ＰＯＵＴにスルーホール等を介して接続される。また、配線ＷＬ１０の部分ＰＴ１２から部分ＰＴ１０までは、配線層の３層目等を用いて配置され、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有される。
【００２６】
配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄの各々までは、配線層の３層目等を用いて配置され、部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでの長さを揃えて配線される。例えば、半導体チップＣＨＩＰが正方形または正方形に近い場合、部分ＰＴ１０から各部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでの距離は、同じまたはほぼ同じである。
【００２７】
配線ＷＬ１０の各部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄは、配線網ＷＮｖｂｂの周縁部（図１では、部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）にスルーホール等を介して接続される。以下、部分ＰＴ２１は、端部ＰＴ２１あるいは接続部分ＰＴ２１とも称される。例えば、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の端部ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近にそれぞれ接続される。
【００２８】
これにより、複数の配線ＷＬ１０は、配線網ＷＮｖｂｂの周縁部との接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄを半導体チップＣＨＩＰの中心に対して点対称にして配線される。例えば、端部ＰＴ２１ａと端部ＰＴ２１ｄとが半導体チップＣＨＩＰの中心に対して点対称になるように配置され、端部ＰＴ２１ｂと端部ＰＴ２１ｃとが半導体チップＣＨＩＰの中心に対して点対称になるように配置される。
【００２９】
このように、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。上述したように、配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでは、互いの長さを揃えて配線される。このため、複数の配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。
【００３０】
電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１までの各配線長が互いに同じまたはほぼ同じであるため、電圧生成部ＶＧ１の出力端子ＰＯＵＴと各接続部分ＰＴ２１との間での電圧降下の量は、各部分ＰＴ２１で同じまたはほぼ同じになる。このため、バックゲート電圧Ｖｂｂの各接続部分ＰＴ２１での電圧値は、互いに同じまたはほぼ同じになる。
【００３１】
電圧生成部ＶＧ１から各接続部分ＰＴ２１に供給されたバックゲート電圧Ｖｂｂは、配線網ＷＮｖｂｂおよびコンタクト部ＣＴ１０等を介してトランジスタＴＲのバックゲートＢＧに供給される。このため、各接続部分ＰＴ２１から半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲのバックゲートＢＧに印加される電圧（バックゲートＢＧでのバックゲート電圧値）は、接地電圧に近づく。すなわち、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）は、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。以下、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）は、バックゲート電圧Ｖｂｂの深さとも称される。
【００３２】
また、電源電圧Ｖｄｄの電圧降下の量は、電源パッドＰＤｖｄｄから離れるほど、大きくなる。すなわち、電源電圧Ｖｄｄの電圧降下の量は、半導体チップＣＨＩＰの中心に近づくほど、大きくなる。
【００３３】
このように、半導体装置ＳＥＭは、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。なお、バックゲート電圧Ｖｂｂの深さを浅くする電圧降下の向きは、電源電圧を小さくする電圧降下の向きに対応する。
【００３４】
例えば、半導体装置ＳＥＭは、配線網ＷＮｖｄｄに供給される電源電圧Ｖｄｄの電圧降下の向きと、Ｐ型のＭＯＳトランジスタＴＲ用のバックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。あるいは、半導体装置ＳＥＭは、接地電圧用の配線網ＷＮに供給される接地電圧の電圧降下の向きと、配線網ＷＮｖｂｂに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃える。
【００３５】
ここで、トランジスタＴＲの閾値は、バックゲートＢＧとソースとの間に印加される逆バイアスの電圧（バックゲート電圧Ｖｂｂとソース電圧との差）が小さいほど、小さくなる。また、トランジスタＴＲの閾値が小さくなるほど、トランジスタＴＲのゲートに印加された電圧の変化がトランジスタＴＲのドレインに反映されるまでの時間が短くなる。すなわち、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、バックゲート電圧Ｖｂｂとソース電圧との差が小さいほど、短くなる。以下、トランジスタのゲートに印加された電圧の変化がトランジスタのドレインに反映されるまでの時間は、トランジスタの遅延時間とも称される。
【００３６】
図１の例では、トランジスタＴＲのバックゲートＢＧとソースとの間に印加される逆バイアスの電圧は、半導体チップＣＨＩＰの中心に近づくほど小さくなる。このため、トランジスタＴＲの閾値は、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。トランジスタＴＲの閾値が小さくなるほどトランジスタＴＲの遅延時間が減少するため、半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、減少する。
【００３７】
一方、配線網ＷＮｖｄｄに供給される電源電圧Ｖｄｄは、半導体チップＣＨＩＰの中心に近づくほど、小さくなる。電源電圧Ｖｄｄが小さくなるほどトランジスタＴＲの遅延時間が増加するため、半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、増加する。
【００３８】
ここで、例えば、配線網ＷＮｖｂｂの周縁部におけるバックゲート電圧Ｖｂｂの供給部（図１の接続部分ＰＴ２１に対応）が１カ所の場合、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、１カ所の供給部に近づくほど、増加する。例えば、配線網ＷＮｖｂｂの右側の縁部の１カ所からバックゲート電圧Ｖｂｂが供給される場合、配線網ＷＮｖｂｂの左側の縁部から半導体チップＣＨＩＰの中心に近づくほど、トランジスタＴＲの遅延時間は、増加する。この場合、半導体チップＣＨＩＰの左半分の領域では、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化で相殺されない。
【００３９】
これに対し、半導体装置ＳＥＭでは、バックゲート電圧Ｖｂｂを複数の接続部分ＰＴ２１からトランジスタＴＲのバックゲートＢＧに供給する。このため、半導体装置ＳＥＭでは、半導体チップＣＨＩＰの中心に近づくほど、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間は減少し、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間は増加する。
【００４０】
このように、半導体チップＣＨＩＰ内の任意の位置において、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化の特性は、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化の特性と逆の特性になる。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、半導体装置ＳＥＭは、半導体チップＣＨＩＰ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００４１】
なお、半導体装置ＳＥＭの構成は、この例に限定されない。例えば、配線ＷＬ１０は、部分ＰＴ１２から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線されてもよい。この場合、配線ＷＬ１０は、部分ＰＴ１２から接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの経路の長さを揃えて配線される。あるいは、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線されてもよい。また、接続部分ＰＴ２１の数は、４個に限定されない。例えば、接続部分ＰＴ２１は、２個でもよい。また、配線網ＷＮｖｄｄ、ＷＮｖｂｂ、配線ＷＬ１０等を配線層の何層目に配置するかは、この例に限定されない。
【００４２】
以上、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法では、電圧生成部ＶＧ１、ＶＧ２が、バックゲート電圧Ｖｂｂを生成し、生成したバックゲート電圧Ｖｂｂを複数のトランジスタＴＲの各々のバックゲートＢＧに供給する。例えば、電圧生成部ＶＧ１は、複数の配線ＷＬ１０および配線網ＷＮｖｂｂを介して、複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。
【００４３】
これにより、例えば、電圧生成部ＶＧ１で生成されたバックゲート電圧Ｖｂｂが配線網ＷＮｖｂｂの周縁部に供給され、配線網ＷＮｖｂｂの周縁部に供給されたバックゲート電圧Ｖｂｂが複数のＮ型のＭＯＳトランジスタＴＲの各々のバックゲートＢＧに供給される。
【００４４】
また、電源電圧Ｖｄｄは、配線網ＷＮｖｄｄの周縁部から各トランジスタＴＲに供給され、接地電圧は、接地電圧用の配線網ＷＮの周縁部から各トランジスタＴＲに供給される。このように、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。
【００４５】
これにより、例えば、半導体チップＣＨＩＰの中心に近づくほど、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間は減少し、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間は増加する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００４６】
図２は、半導体装置および半導体装置の給電方法の別の実施形態を示している。なお、図２は、半導体チップＣＨＩＰ２の平面を示している。この実施形態の半導体装置ＳＥＭ２は、図１に示した半導体チップＣＨＩＰの代わりに半導体チップＣＨＩＰ２を有していることを除いて、図１に示した半導体装置ＳＥＭと同一または同様である。半導体チップＣＨＩＰ２は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の部分ＰＴ２０、ＰＴ２１の位置が図１に示した半導体チップＣＨＩＰと相違する。半導体チップＣＨＩＰ２のその他の構成は、図１に示した半導体チップＣＨＩＰと同一または同様である。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図２では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｇｎｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。
【００４７】
部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄと配線網ＷＮｖｂｂの周縁部との接続部分であり、配線網ＷＮｖｂｂの角付近にそれぞれ配置される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、半導体チップＣＨＩＰ２の中心に対して点対称になるように配置される。
【００４８】
配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。例えば、配線ＷＬ１０の部分ＰＴ１０から部分ＰＴ２０ａ、ＰＴ２０ｂ、ＰＴ２０ｃ、ＰＴ２０ｄまでは、互いの長さを揃えて配線される。すなわち、複数の配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。
【００４９】
このため、図１で説明したように、バックゲート電圧Ｖｂｂの各接続部分ＰＴ２１での電圧値は、互いに同じまたはほぼ同じになる。したがって、半導体装置ＳＥＭ２においても、図１に示した半導体装置ＳＥＭと同様の効果を得ることができる。
【００５０】
なお、半導体装置ＳＥＭ２の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。
【００５１】
図３は、図２に示した電圧生成部ＶＧ１の一例を示している。図３では、電圧生成部ＶＧ１の出力端子ＰＯＵＴに接続される負荷ＬＤをキャパシタＣＬおよび電流源ＩＬで示している。電圧生成部ＶＧ１の出力端子ＰＯＵＴは、配線網ＷＮｖｂｂ、配線ＷＬ１０等を介して、半導体チップＣＨＩＰ２内のＮ型のＭＯＳトランジスタＴＲのバックゲートＢＧ（ｐウエル）に接続される。
【００５２】
電圧生成部ＶＧ１は、電圧検出部ＤＥＴおよびチャージポンプ回路ＣＰを有している。電圧検出部ＤＥＴは、出力端子ＰＯＵＴでのバックゲート電圧Ｖｂｂを検出する。そして、電圧検出部ＤＥＴは、バックゲート電圧Ｖｂｂが所定の閾値（例えば、−０．５Ｖ）を超えた場合、チャージポンプ回路ＣＰのオシレータＯＳＣを発振させる。換言すれば、電圧検出部ＤＥＴは、バックゲート電圧Ｖｂｂが所定の閾値（例えば、−０．５Ｖ）以下の場合、オシレータＯＳＣの発振を停止させる。
【００５３】
チャージポンプ回路ＣＰは、オシレータＯＳＣ、キャパシタＣ１およびスイッチ部ＳＷ１、ＳＷ２を有している。チャージポンプ回路ＣＰは、容量結合を用いて、Ｎ型のＭＯＳトランジスタのバックゲートＢＧ（ｐウエル）から電荷を引き抜く。これにより、電圧生成部ＶＧ１の出力端子ＰＯＵＴに負電位が発生する。
【００５４】
例えば、オシレータＯＳＣの出力は、キャパシタＣ１の一端に接続されている。キャパシタＣ１の他端は、スイッチ部ＳＷ１の一端およびスイッチ部ＳＷ２の一端に接続されている。スイッチ部ＳＷ１の他端は接地され、スイッチ部ＳＷ２の他端は出力端子ＰＯＵＴに接続されている。
【００５５】
オシレータＯＳＣは、電圧検出部ＤＥＴにより制御され、所定の周波数のクロック（例えば、低レベルが接地電圧で、高レベルが電源電圧Ｖｄｄのクロック）をキャパシタＣ１に出力する。スイッチ部ＳＷ１、ＳＷ２は、図３の括弧内に示すように、オシレータＯＳＣのクロックに同期して、導通状態（オン状態）と非導通状態（オフ状態）とに切り替えられる。例えば、スイッチ部ＳＷ１は、スイッチ部ＳＷ２がオフ状態のときにオン状態に設定され、スイッチ部ＳＷ２がオン状態のときにオフ状態に設定される。
【００５６】
例えば、スイッチ部ＳＷ２がオン状態で、オシレータＯＳＣの出力が電源電圧Ｖｄｄから接地電圧に変化したとき（オシレータＯＳＣのクロックの立ち下がり）、負荷ＬＤから電荷が引き抜かれる。これにより、バックゲート電圧Ｖｂｂが接地電圧より低くなる。そして、バックゲートＢＧのリーク電流等により、バックゲート電圧Ｖｂｂが徐々に上昇する。このため、バックゲート電圧Ｖｂｂにリップルが発生する。
【００５７】
なお、バックゲート電圧Ｖｂｂのリップルの大きさは、出力端子ＰＯＵＴから離れるほど小さくなる。これは、配線と寄生容量（配線の容量、バックゲートＢＧの容量等）により、配線網ＷＮｖｂｂがローパスフィルタとして機能し、交流成分（リップル）が取り除かれるためである。
【００５８】
半導体装置ＳＥＭ２では、出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを複数の配線ＷＬ１０で接続するため、従来（出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部とを１本の配線で接続する場合）に比べて、電圧生成部ＶＧ１から配線網ＷＮｖｂｂの周縁部までの配線抵抗を小さくできる。すなわち、半導体装置ＳＥＭ２では、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの各配線ＷＬ１０の配線長を従来に比べて長くした場合でも、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの配線抵抗が大きくなることを抑制できる。
【００５９】
これにより、半導体装置ＳＥＭ２では、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの電圧降下の量が大きくなることを抑制しつつ、トランジスタＴＲのバックゲートＢＧでのリップルの大きさを小さくできる。なお、図１に示した半導体装置ＳＥＭも同様に、出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部までの電圧降下の量が大きくなることを抑制しつつ、トランジスタＴＲのバックゲートＢＧでのリップルの大きさを小さくできる。
【００６０】
図４は、図２に示した半導体装置ＳＥＭ２のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図４では、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。例えば、濃い網掛けの部分は、薄い網掛けの部分に比べて、トランジスタＴＲの遅延量が大きいことを示している。なお、図４では、電源電圧Ｖｄｄに起因する遅延量のばらつきとバックゲート電圧Ｖｂｂに起因する遅延量のばらつきとを互いに独立に示している。したがって、電源電圧Ｖｄｄに起因する遅延量のばらつきに示した網掛けの濃さとバックゲート電圧Ｖｂｂに起因する遅延量のばらつきに示した網掛けの濃さとが同じでも、遅延量が同じとは限らない。
【００６１】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の角に近づくほど、増加する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。
【００６２】
ここで、例えば、半導体チップＣＨＩＰ２の左上の角付近の１カ所からバックゲート電圧Ｖｂｂが供給される場合、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ２の左上の角に近づくほど、増加する。この場合、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきが、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきで相殺されない領域が増加する。このため、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきは、低減されない。
【００６３】
これに対し、半導体装置ＳＥＭ２では、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきが、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきで相殺されない領域を低減できる。この結果、半導体装置ＳＥＭ２は、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００６４】
以上、図２から図４に示した実施形態の半導体装置ＳＥＭ２および半導体装置ＳＥＭ２の給電方法においても、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ２内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００６５】
図５は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ３は、図１に示した半導体チップＣＨＩＰの代わりに半導体チップＣＨＩＰ３を有していることを除いて、図１に示した半導体装置ＳＥＭと同一または同様である。半導体チップＣＨＩＰ３では、制御部ＣＮＴ１および複数のスイッチ部ＳＷ１０（ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ）が図１に示した半導体チップＣＨＩＰに追加されている。また、半導体チップＣＨＩＰ３内の回路は、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックＢＬ（ＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄ）に分けられている。半導体チップＣＨＩＰ３のその他の構成は、図１に示した半導体チップＣＨＩＰと同一または同様である。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【００６６】
なお、図５では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図５に示した配線網ＷＮｖｂｂでは、最外周の配線以外の配線の記載を省略している。
【００６７】
例えば、半導体チップＣＨＩＰ３では、図１で説明した半導体チップＣＨＩＰの要素の他に、複数の回路ブロックＢＬ、複数のスイッチ部ＳＷ１０および制御部ＣＮＴ１を有している。回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄは、半導体チップＣＨＩＰ３内の複数のトランジスタＴＲのうち、所定数のトランジスタＴＲをそれぞれ有している。例えば、半導体チップＣＨＩＰ３のトランジスタＴＲが配置される領域を縦方向および横方向にそれぞれ２分割した場合、回路ブロックＢＬａは、左上の領域に配置されるトランジスタＴＲを有する。また、回路ブロックＢＬｂは、左下の領域に配置されるトランジスタＴＲを有する。回路ブロックＢＬｃは、右上の領域に配置されるトランジスタＴＲを有する。そして、回路ブロックＢＬｄは、右下の領域に配置されるトランジスタＴＲを有する。
【００６８】
また、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄは、動作状態または非動作状態のいずれかに切り替えられる。例えば、各回路ブロックＢＬは、それぞれのイネーブル信号ＥＮ（ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄ）を受け、イネーブル信号ＥＮに基づいて、動作状態または非動作状態のいずれかに切り替えられる。各回路ブロックＢＬは、例えば、論理値”１”のイネーブル信号ＥＮを受けた場合、動作状態に設定され、論理値”０”のイネーブル信号ＥＮを受けた場合、非動作状態に設定される。以下、イネーブル信号ＥＮは、信号ＥＮとも称される。なお、回路ブロックＢＬの数は、４つに限定されない。
【００６９】
スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴと配線網ＷＮｖｂｂの周縁部との間に配置され、導通状態（オン状態）または非導通状態（オフ状態）のいずれかに切り替えられる。スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄの構成は、互いに同じまたは同様である。スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、配線ＷＬ１０の部分ＰＴ１０と接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄとの間にそれぞれ配置される。
【００７０】
したがって、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。例えば、配線ＷＬ１０ａは、電圧生成部ＶＧ１の出力端子ＰＯＵＴからスイッチ部ＳＷ１０ａまでの配線と、スイッチ部ＳＷ１０ａから接続部分ＰＴ２１ａまでの配線とを有する。
【００７１】
なお、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線のうち、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０までは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄで共有される。また、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄは、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。
【００７２】
制御部ＣＮＴ１は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ１は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ３は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。
【００７３】
図６は、図５に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ１は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。
【００７４】
例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合（回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが非動作状態の場合）、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図７に示される。
【００７５】
信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図８に示される。
【００７６】
信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図９に示される。
【００７７】
図７は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図７では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃが非動作状態で、回路ブロックＢＬｄが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図７の網掛けの濃淡の意味は、図４と同一または同様である。
【００７８】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｄの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｄの右上および左下の角に近づくほど、増加する。このため、動作状態に設定された回路ブロックＢＬｄでは、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ３は、動作状態に設定された回路ブロックＢＬｄ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００７９】
図８は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図８では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図８の網掛けの濃淡の意味は、図４と同一または同様である。
【００８０】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の周縁部における各辺の中心（回路ブロックＢＬｂの左上および右下の角、回路ブロックＢＬｃの左上および右下の角）に近づくほど、増加する。
【００８１】
このため、半導体チップＣＨＩＰ３の中心付近の領域ＡＲ１では、回路ブロックＢＬｂの左上の角付近の領域等に比べて、トランジスタＴＲの遅延量のばらつきを抑制する効果は、小さい。なお、この場合でも、バックゲート電圧Ｖｂｂを配線網ＷＮｖｂｂの１カ所から供給する場合（例えば、半導体チップＣＨＩＰ３の左上の角付近の配線網ＷＮｖｂｂの周縁部）に比べて、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００８２】
図９は、図５に示した半導体装置ＳＥＭ３のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図９では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが動作状態の場合における半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図９の網掛けの濃淡の意味は、図４と同一または同様である。
【００８３】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、全ての回路ブロックＢＬが動作状態であるため、半導体チップＣＨＩＰ３の中心に近づくほど増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の各辺の中心に近づくほど、増加する。すなわち、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ３の中心に近づくほど、減少する。このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ３は、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００８４】
図１０は、図５に示した半導体装置ＳＥＭ３の給電方法の一例を示している。図１０のステップＳ１００、Ｓ１２０は、電圧生成部ＶＧ１、ＶＧ２により実行される。また、ステップＳ１１０は、制御部ＣＮＴ１により実行される。なお、電圧生成部ＶＧ２の動作は、電圧生成部ＶＧ１の動作と同一または同様である。このため、図１０では、電圧生成部ＶＧ１および制御部ＣＮＴ１の動作を中心に説明する。
【００８５】
ステップＳ１００では、電圧生成部ＶＧ（ＶＧ１、ＶＧ２）は、バックゲート電圧Ｖｂｂを生成する。
【００８６】
ステップＳ１１０では、制御部ＣＮＴ１は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ１は、図６に示したように、各回路ブロックＢＬのイネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。
【００８７】
ステップＳ１２０では、電圧生成部ＶＧは、ステップＳ１１０で生成したバックゲート電圧Ｖｂｂを、トランジスタＴＲのバックゲートＢＧに供給する。例えば、電圧生成部ＶＧ１は、複数の配線ＷＬ１０および配線網ＷＮｖｂｂを介して、複数のトランジスタＴＲの各々のバックゲートＢＧにバックゲート電圧Ｖｂｂを供給する。これにより、動作状態に設定された回路ブロックＢＬ内のトランジスタＴＲのバックゲートＢＧに、バックゲート電圧Ｖｂｂが供給される。
【００８８】
以上、図５から図１０に示した実施形態の半導体装置ＳＥＭ３および半導体装置ＳＥＭ３の給電方法においても、図１に示した実施形態の半導体装置ＳＥＭおよび半導体装置ＳＥＭの給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、この実施形態では、半導体チップＣＨＩＰ３内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００８９】
さらに、この実施形態では、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ３上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。これにより、この実施形態では、半導体チップＣＨＩＰ３内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【００９０】
図１１は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ４は、図５に示した半導体チップＣＨＩＰ３の代わりに半導体チップＣＨＩＰ４を有していることを除いて、図５に示した半導体装置ＳＥＭ３と同一または同様である。半導体チップＣＨＩＰ４は、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々の部分ＰＴ２０、ＰＴ２１の位置が図５に示した半導体チップＣＨＩＰ３と相違する。このため、半導体チップＣＨＩＰ４は、図５に示した制御部ＣＮＴ１の代わりに制御部ＣＮＴ２を有している。半導体チップＣＨＩＰ４のその他の構成は、図５に示した半導体チップＣＨＩＰ３と同一または同様である。図１から図１０で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図１１では、図５と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。
【００９１】
部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄと配線網ＷＮｖｂｂの周縁部との接続部分であり、配線網ＷＮｖｂｂの角付近にそれぞれ配置される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄは、半導体チップＣＨＩＰ４の中心に対して点対称になるように配置される。
【００９２】
配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１０まで共通の経路で配線され、部分ＰＴ１０から分岐して接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまで配線される。また、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄは、配線ＷＬ１０の部分ＰＴ１０と接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄとの間にそれぞれ配置される。
【００９３】
したがって、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄの各々は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。なお、配線ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄは、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄまでの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。
【００９４】
制御部ＣＮＴ２は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ４上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ２は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ４は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ４上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。
【００９５】
なお、半導体装置ＳＥＭ４の給電方法は、例えば、図１０に示した半導体装置ＳＥＭ３の給電方法と同一または同様である。例えば、半導体装置ＳＥＭ４の給電方法は、半導体装置ＳＥＭ３、半導体チップＣＨＩＰ３および制御部ＣＮＴ１を、半導体装置ＳＥＭ４、半導体チップＣＨＩＰ４および制御部ＣＮＴ２にそれぞれ読み替えることにより、図１０で説明される。
【００９６】
図１２は、図１１に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ２は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。
【００９７】
例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合（回路ブロックＢＬａ、ＢＬｂ、ＢＬｃ、ＢＬｄが非動作状態の場合）、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃがオフし、スイッチ部ＳＷ１０ｄがオンする。なお、この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１３に示される。
【００９８】
信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｄがオフし、スイッチ部ＳＷ１０ｂ、ＳＷ１０ｃがオンする。この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１４に示される。
【００９９】
信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ａがオフし、スイッチ部ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄがオンする。なお、図４に示したトランジスタＴＲの遅延量のばらつきの一例は、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合のトランジスタＴＲの遅延量のばらつきに対応している。
【０１００】
図１３は、図１１に示した半導体装置ＳＥＭ４のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図１３では、回路ブロックＢＬａ、ＢＬｂ、ＢＬｃが非動作状態で、回路ブロックＢＬｄが動作状態の場合における半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１３の網掛けの濃淡の意味は、図４と同一または同様である。
【０１０１】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｄの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｄの右下の角に近づくほど、増加する。このため、動作状態に設定された回路ブロックＢＬｄでは、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ４は、動作状態に設定された回路ブロックＢＬｄ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１０２】
図１４は、図１１に示した半導体装置ＳＥＭ４のトランジスタＴＲの遅延量のばらつきの別の例を示している。なお、図１４では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１４の網掛けの濃淡の意味は、図４と同一または同様である。
【０１０３】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、半導体チップＣＨＩＰ４の右上および左下の角に近づくほど、増加する。
【０１０４】
このため、半導体チップＣＨＩＰ４の中心付近の領域ＡＲ１では、回路ブロックＢＬｂの左下の角付近の領域等に比べて、トランジスタＴＲの遅延量のばらつきを抑制する効果は、小さい。なお、この場合でも、バックゲート電圧Ｖｂｂを配線網ＷＮｖｂｂの１カ所から供給する場合（例えば、半導体チップＣＨＩＰ４の左上の角付近の配線網ＷＮｖｂｂの周縁部）に比べて、半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１０５】
以上、図１１から図１４に示した実施形態の半導体装置ＳＥＭ４および半導体装置ＳＥＭ４の給電方法においても、図５から図１０に示した実施形態の半導体装置ＳＥＭ３および半導体装置ＳＥＭ３の給電方法と同様の効果を得ることができる。例えば、この実施形態では、半導体チップＣＨＩＰ４内のトランジスタＴＲの遅延時間のばらつきを低減できる。また、この実施形態では、半導体チップＣＨＩＰ４内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１０６】
図１５は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ５は、図５に示した半導体チップＣＨＩＰ３の代わりに半導体チップＣＨＩＰ５を有していることを除いて、図５に示した半導体装置ＳＥＭ３と同一または同様である。半導体チップＣＨＩＰ５は、配線ＷＬ１０およびスイッチ部ＳＷ１０の数が図５に示した半導体チップＣＨＩＰ３と相違する。このため、半導体チップＣＨＩＰ５は、図５に示した制御部ＣＮＴ１の代わりに制御部ＣＮＴ３を有している。半導体チップＣＨＩＰ５のその他の構成は、図５に示した半導体チップＣＨＩＰ３と同一または同様である。図１から図１４で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。なお、図１５では、図５と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１５では、複数のスイッチ部ＳＷ１０の制御信号ＳＩＧＳＷをまとめて示している。
【０１０７】
配線ＷＬ１０（ＷＬ１０ａ、ＷＬ１０ｂ、ＷＬ１０ｃ、ＷＬ１０ｄ、ＷＬ１０ｅ、ＷＬ１０ｆ、ＷＬ１０ｇ、ＷＬ１０ｈ、ＷＬ１０ｚ）は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ１４まで共通の経路で配線される。そして、配線ＷＬ１０は、部分ＰＴ１４から分岐して各接続部分ＰＴ２１（ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ、ＰＴ２１ｅ、ＰＴ２１ｆ、ＰＴ２１ｇ、ＰＴ２１ｈ、ＰＴ２１ｚ）まで配線される。なお、配線ＷＬ１０ｚの端部ＰＴ２１ｚは、配線網ＷＮｖｂｂの中心付近に接続される。
【０１０８】
また、配線ＷＬ１０ａ、ＷＬ１０ｃ、ＷＬ１０ｅ、ＷＬ１０ｇの各々の端部ＰＴ２１ａ、ＰＴ２１ｃ、ＰＴ２１ｅ、ＰＴ２１ｇは、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近にそれぞれ接続される。そして、配線ＷＬ１０ｂ、ＷＬ１０ｄ、ＷＬ１０ｆ、ＷＬ１０ｈの各々の端部ＰＴ２１ｂ、ＰＴ２１ｄ、ＰＴ２１ｆ、ＰＴ２１ｈは、配線網ＷＮｖｂｂの角付近にそれぞれ接続される。これにより、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ、ＰＴ２１ｅ、ＰＴ２１ｆ、ＰＴ２１ｇ、ＰＴ２１ｈは、半導体チップＣＨＩＰ５の中心に対して点対称になるように配置される。
【０１０９】
各スイッチ部ＳＷ１０（ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈ、ＳＷ１０ｚ）は、配線ＷＬ１０の部分ＰＴ１４と各接続部分ＰＴ２１との間に配置される。
【０１１０】
したがって、各配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各スイッチ部ＳＷ１０までの配線と、各スイッチ部ＳＷ１０から各接続部分ＰＴ２１までの配線とを有する。なお、各配線ＷＬ１０は、例えば、電圧生成部ＶＧ１の出力端子ＰＯＵＴから各接続部分ＰＴ２１までの長さ（スイッチ部ＳＷ１０を除いた部分の配線長）を揃えて配線される。
【０１１１】
制御部ＣＮＴ３は、複数の回路ブロックＢＬのうち、動作状態に設定された回路ブロックＢＬの半導体チップＣＨＩＰ５上での位置に応じて、複数のスイッチ部ＳＷ１０の状態を制御する。例えば、制御部ＣＮＴ３は、各回路ブロックＢＬのイネーブル信号ＥＮを受け、イネーブル信号ＥＮに基づいて、複数のスイッチ部ＳＷ１０の状態を制御する。これにより、半導体装置ＳＥＭ５は、動作状態の回路ブロックＢＬの半導体チップＣＨＩＰ５上での位置に応じて変化する電源電圧Ｖｄｄの電圧降下の量の分布に合わせて、バックゲート電圧Ｖｂｂの供給経路を能動的に制御できる。
【０１１２】
なお、半導体装置ＳＥＭ５の給電方法は、例えば、図１０に示した半導体装置ＳＥＭ３の給電方法と同一または同様である。例えば、半導体装置ＳＥＭ５の給電方法は、半導体装置ＳＥＭ３、半導体チップＣＨＩＰ３および制御部ＣＮＴ１を、半導体装置ＳＥＭ５、半導体チップＣＨＩＰ５および制御部ＣＮＴ３にそれぞれ読み替えることにより、図１０で説明される。
【０１１３】
図１６は、図１５に示したスイッチ部ＳＷ１０の動作の一例を示している。制御部ＣＮＴ３は、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとが揃うように、スイッチ部ＳＷ１０の状態を制御する。
【０１１４】
例えば、信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。信号ＥＮｄのみが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｈがオフし、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇがオンする。
【０１１５】
信号ＥＮａ、ＥＮｂが”０”で、信号ＥＮｃ、ＥＮｄが”１”の場合、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｈがオフし、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄがそれぞれ、”０”、”１”、”１”、”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｂ、ＳＷ１０ｆがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。この場合のトランジスタＴＲの遅延量のばらつきの一例は、図１７に示される。
【０１１６】
信号ＥＮａのみが”０”の場合、スイッチ部ＳＷ１０ｚ、ＳＷ１０ｂがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。信号ＥＮａ、ＥＮｂ、ＥＮｃ、ＥＮｄが全て”１”の場合、スイッチ部ＳＷ１０ｚがオフし、スイッチ部ＳＷ１０ａ、ＳＷ１０ｂ、ＳＷ１０ｃ、ＳＷ１０ｄ、ＳＷ１０ｅ、ＳＷ１０ｆ、ＳＷ１０ｇ、ＳＷ１０ｈがオンする。
【０１１７】
図１７は、図１５に示した半導体装置ＳＥＭ５のトランジスタＴＲの遅延量のばらつきの一例を示している。なお、図１７では、回路ブロックＢＬａ、ＢＬｄが非動作状態で、回路ブロックＢＬｂ、ＢＬｃが動作状態の場合における半導体チップＣＨＩＰ５内のトランジスタＴＲの遅延量（遅延時間）のばらつきを網掛けの濃淡で模式的に示している。なお、図１７の網掛けの濃淡の意味は、図４と同一または同様である。
【０１１８】
電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃの中心に近づくほど、増加する。一方、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、動作状態に設定された回路ブロックＢＬｂでは、回路ブロックＢＬｂの左上、左下および右下の角に近づくほど、増加する。また、動作状態に設定された回路ブロックＢＬｃでは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量は、回路ブロックＢＬｃの左上、右上および右下の角に近づくほど、増加する。
【０１１９】
このため、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延量のばらつきは、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延量のばらつきにより相殺される。この結果、半導体装置ＳＥＭ５は、動作状態に設定された回路ブロックＢＬｂ、ＢＬｃ内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１２０】
以上、図１５から図１７に示した実施形態の半導体装置ＳＥＭ５および半導体装置ＳＥＭ５の給電方法においても、図５から図１４に示した実施形態の半導体装置ＳＥＭ３、ＳＥＭ４および半導体装置ＳＥＭ３、ＳＥＭ４の給電方法と同様の効果を得ることができる。例えば、この実施形態では、半導体チップＣＨＩＰ５内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１２１】
さらに、この実施形態では、配線ＷＬ１０は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部に配置された各接続部分ＰＴ２１および配線網ＷＮｖｂｂの中心付近に配置された接続部分ＰＴ２１までの長さを揃えて配線される。これにより、この実施形態では、半導体チップＣＨＩＰ５内の一部の回路ブロックＢＬが動作する場合、動作する回路ブロックＢＬ内のトランジスタＴＲの遅延時間のばらつきを、図５および図１１に示した半導体装置ＳＥＭ３、ＳＥＭ４に比べて、低減できる。
【０１２２】
図１８は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ６では、パッケージ基板ＰＫＧＢが図２に示した半導体装置ＳＥＭ２に追加されている。また、半導体装置ＳＥＭ６は、電圧生成部ＶＧ１の出力端子ＰＯＵＴから部分ＰＴ２１までの配線の仕方が図２に示した半導体装置ＳＥＭ２と相違する。このため、半導体装置ＳＥＭ６は、図２に示した配線ＷＬ１０および半導体チップＣＨＩＰ２の代わりに、配線ＷＬ２０（ＷＬ２０ｓ、ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄ）および半導体チップＣＨＩＰ６を有している。
【０１２３】
半導体装置ＳＥＭ６のその他の構成は、図２に示した半導体装置ＳＥＭ２と同一または同様である。半導体チップＣＨＩＰ６は、配線ＷＬ１０の代わりに配線ＷＬ２０の一部分（配線ＷＬＣ、パッドＰＤ１）を有していることを除いて、図２に示した半導体チップＣＨＩＰ２と同一または同様である。図１から図１７で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【０１２４】
なお、図１８では、図を見やすくするために、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１８に示した配線網ＷＮｖｂｂでは、最外周の配線以外の配線の記載を省略している。さらに、図１８では、パッケージ基板ＰＫＧＢに配置される配線ＷＬＰのうち、配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ以外の配線ＷＬＰの記載を省略している。
【０１２５】
半導体装置ＳＥＭ６は、ワイヤボンディング用のパッケージ基板ＰＫＧＢと、パッケージ基板ＰＫＧＢ上に配置された半導体チップＣＨＩＰ６とを有している。例えば、パッケージ基板ＰＫＧＢは、配線ＷＬＰ（ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ等）を有している。半導体チップＣＨＩＰ６の各パッドＰＤは、ボンディングワイヤＷＢ等で、パッケージ基板ＰＫＧＢの配線ＷＬＰに接続される。なお、配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄと、ボンディングワイヤＷＢｓ、ＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄは、配線ＷＬ２０に含まれる。
【０１２６】
半導体チップＣＨＩＰ６は、図２に示した配線ＷＬ１０の代わりに、配線ＷＬＣ（ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄ）およびパッドＰＤ１（ＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄ）を有している。パッドＰＤ１ｓは、半導体チップＣＨＩＰ６の複数のパッドＰＤのうち、バックゲート電圧Ｖｂｂの出力パッドＰＤである。また、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、半導体チップＣＨＩＰ６の複数のパッドＰＤのうち、バックゲート電圧Ｖｂｂの入力パッドＰＤである。
【０１２７】
なお、配線ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄと、パッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、配線ＷＬ２０に含まれる。すなわち、配線ＷＬ２０は、半導体チップＣＨＩＰ６に配置される配線ＷＬＣおよびパッドＰＤ１と、半導体チップＣＨＩＰ６の外部に配置される配線ＷＬＰおよびボンディングワイヤＷＢとを有している。例えば、配線ＷＬ２０ａは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰａ、ＷＬＣａ、パッドＰＤ１ｓ、ＰＤ１ａ、ボンディングワイヤＷＢｓ、ＷＢａを有している。
【０１２８】
配線ＷＬ２０ｂは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｂ、ＷＬＣｂ、パッドＰＤ１ｓ、ＰＤ１ｂ、ボンディングワイヤＷＢｓ、ＷＢｂを有している。配線ＷＬ２０ｃは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｃ、ＷＬＣｃ、パッドＰＤ１ｓ、ＰＤ１ｃ、ボンディングワイヤＷＢｓ、ＷＢｃを有している。配線ＷＬ２０ｄは、配線ＷＬＣｓ、ＷＬＰｓ、ＷＬＰｄ、ＷＬＣｄ、パッドＰＤ１ｓ、ＰＤ１ｄ、ボンディングワイヤＷＢｓ、ＷＢｄを有している。なお、配線ＷＬＣｓ、ＷＬＰｓ、パッドＰＤ１ｓおよびボンディングワイヤＷＢｓを含む配線ＷＬ２０ｓは、配線ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄで共有される。
【０１２９】
配線ＷＬＣｓは、半導体チップＣＨＩＰ６に配置され、半導体チップＣＨＩＰ６の複数のパッドＰＤのうちのパッドＰＤ１ｓと電圧生成部ＶＧ１の出力端子ＰＯＵＴとを接続し、複数の配線ＷＬ２０（ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄ）で共有される。配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、半導体チップＣＨＩＰ６に配置され、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々と配線網ＷＮｖｂｂの周縁部とを接続する。例えば、配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、配線網ＷＮｖｂｂの角付近の部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄと、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄとをそれぞれ接続する。
【０１３０】
パッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、ボンディングワイヤＷＢｓ、ＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄにより、パッケージ基板ＰＫＧＢの配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄにそれぞれ接続される。
【０１３１】
配線ＷＬＰｓ、ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、部分ＰＴ１６で互いに接続されている。なお、部分ＰＴ１６は、例えば、パッケージ基板ＰＫＧＢの中心に対応する位置に設けられる。このように、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、ボンディングワイヤＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄに接続された部分から部分ＰＴ１６までの長さを揃えて配線される。
【０１３２】
すなわち、ボンディングワイヤＷＢａ、ＷＢｂ、ＷＢｃ、ＷＢｄおよび配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々から配線ＷＬＰｓまで長さを揃えて配線される。これにより、配線ＷＬ２０ａ、ＷＬ２０ｂ、ＷＬ２０ｃ、ＷＬ２０ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。
【０１３３】
なお、半導体装置ＳＥＭ６の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、図１に示したように、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近に配置されてもよい。あるいは、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。この場合、接続部ＰＴ２１に接続されるパッドＰＤ１は、接続部ＰＴ２１の近傍に配置される。
【０１３４】
以上、図１８に示した実施形態の半導体装置ＳＥＭ６および半導体装置ＳＥＭ６の給電方法においても、図２から図４に示した実施形態の半導体装置ＳＥＭ２および半導体装置ＳＥＭ２の給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。この結果、この実施形態では、半導体チップＣＨＩＰ６内のトランジスタＴＲの遅延時間のばらつきを低減できる。
【０１３５】
さらに、この実施形態では、パッケージ基板ＰＫＧＢの配線ＷＬＰが配線ＷＬ２０の一部に使用される。パッケージ基板ＰＫＧＢでは、半導体チップＣＨＩＰ６内の配線ＷＬに比べて低いインピーダンスの配線ＷＬＰを使用できる。このため、この実施形態では、バックゲート電圧Ｖｂｂの電圧降下の量およびリップルの大きさを、図２に示した半導体装置ＳＥＭ２に比べて、小さくできる。
【０１３６】
図１９は、半導体装置および半導体装置の給電方法の別の実施形態を示している。この実施形態の半導体装置ＳＥＭ７は、図１８に示したパッケージ基板ＰＫＧＢ、半導体チップＣＨＩＰ６およびボンディングワイヤＷＢの代わりに、パッケージ基板ＰＫＧＢ２、半導体チップＣＨＩＰ７およびバンプＢＰを有している。このため、半導体装置ＳＥＭ７は、図１８に示した配線ＷＬ２０の代わりに、配線ＷＬ２２を有している。半導体装置ＳＥＭ７のその他の構成は、図１８に示した半導体装置ＳＥＭ６と同一または同様である。半導体チップＣＨＩＰ７は、バンプ接続に対応していることを除いて、図１８に示した半導体チップＣＨＩＰ６と同一または同様である。図１から図１８で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【０１３７】
なお、図１９では、図１８と同様に、図１に示した電圧生成部ＶＧ２、電源パッドＰＤｖｄｄ、ＰＤｇｎｄ、配線網ＷＮｖｄｄ、コンタクト部ＣＴ１０、トランジスタＴＲ等の記載を省略している。また、図１８では、電圧生成部ＶＧ１、パッドＰＤ、配線網ＷＮｖｂｂ等が配置される面がパッケージ基板ＰＫＧＢ２に対向しているため、電圧生成部ＶＧ１、パッドＰＤ、配線網ＷＮｖｂｂ等を破線で示している。
【０１３８】
半導体装置ＳＥＭ７は、バンプ接続用のパッケージ基板ＰＫＧＢ２と、パッケージ基板ＰＫＧＢ２にバンプＢＰを介して接続される半導体チップＣＨＩＰ７とを有している。例えば、パッケージ基板ＰＫＧＢ２は、配線ＷＬＰ（ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄ等）を有している。半導体チップＣＨＩＰ７の各パッドＰＤは、バンプＢＰ（ＢＰｓ、ＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄ等）により、パッケージ基板ＰＫＧＢ２の配線ＷＬＰに接続される。なお、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄと、バンプＢＰｓ、ＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄは、配線ＷＬ２２に含まれる。
【０１３９】
半導体チップＣＨＩＰ７は、配線ＷＬＣｓ、ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄおよびパッドＰＤ１ｓ、ＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄを、配線ＷＬ２２の一部として有している。すなわち、配線ＷＬ２２は、半導体チップＣＨＩＰ７に配置される配線ＷＬＣおよびパッドＰＤ１と、半導体チップＣＨＩＰ７の外部に配置される配線ＷＬＰおよびバンプＢＰとを有している。例えば、配線ＷＬ２２ａは、配線ＷＬＣｓ、ＷＬＰａ、ＷＬＣａ、パッドＰＤ１ｓ、ＰＤ１ａ、バンプＢＰｓ、ＢＰａを有している。
【０１４０】
配線ＷＬ２２ｂは、配線ＷＬＣｓ、ＷＬＰｂ、ＷＬＣｂ、パッドＰＤ１ｓ、ＰＤ１ｂ、バンプＢＰｓ、ＢＰｂを有している。配線ＷＬ２２ｃは、配線ＷＬＣｓ、ＷＬＰｃ、ＷＬＣｃ、パッドＰＤ１ｓ、ＰＤ１ｃ、バンプＢＰｓ、ＢＰｃを有している。配線ＷＬ２２ｄは、配線ＷＬＣｓ、ＷＬＰｄ、ＷＬＣｄ、パッドＰＤ１ｓ、ＰＤ１ｄ、バンプＢＰｓ、ＢＰｄを有している。なお、配線ＷＬＣｓ、パッドＰＤ１ｓおよびバンプＢＰｓを含む配線ＷＬ２２ｓは、配線ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄで共有される。また、半導体装置ＳＥＭ７では、バンプＢＰｓがパッケージ基板ＰＫＧＢ２の中心付近に配置されているため、図１８に示した配線ＷＬＰｓが省かれている。
【０１４１】
配線ＷＬＣｓは、半導体チップＣＨＩＰ７に配置され、半導体チップＣＨＩＰ７の複数のパッドＰＤのうちのパッドＰＤ１ｓと電圧生成部ＶＧ１の出力端子ＰＯＵＴとを接続し、複数の配線ＷＬ２２（ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄ）で共有される。配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、半導体チップＣＨＩＰ７に配置され、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々と配線網ＷＮｖｂｂの周縁部とを接続する。例えば、配線ＷＬＣａ、ＷＬＣｂ、ＷＬＣｃ、ＷＬＣｄは、配線網ＷＮｖｂｂの角付近の部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄと、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄとをそれぞれ接続する。
【０１４２】
パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄは、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄにより、パッケージ基板ＰＫＧＢ２の配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄにそれぞれ接続される。
【０１４３】
パッドＰＤ１ｓは、パッケージ基板ＰＫＧＢ２の配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄに、バンプＢＰｓで接続される。なお、バンプＢＰｓは、例えば、パッケージ基板ＰＫＧＢ２の中心に対応する位置に設けられる。すなわち、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッケージ基板ＰＫＧＢ２の中心に対応する部分で、互いに接続される。このように、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄに接続された部分からバンプＢＰｓまでの長さを揃えて配線される。
【０１４４】
すなわち、バンプＢＰａ、ＢＰｂ、ＢＰｃ、ＢＰｄおよび配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄは、パッドＰＤ１ａ、ＰＤ１ｂ、ＰＤ１ｃ、ＰＤ１ｄの各々からバンプＢＰｓまで長さを揃えて配線される。これにより、配線ＷＬ２２ａ、ＷＬ２２ｂ、ＷＬ２２ｃ、ＷＬ２２ｄは、電圧生成部ＶＧ１の出力端子ＰＯＵＴから配線網ＷＮｖｂｂの周縁部（例えば、接続部分ＰＴ２１ａ、ＰＴ２１ｂ、ＰＴ２１ｃ、ＰＴ２１ｄ）までの長さを揃えて配線される。
【０１４５】
なお、半導体装置ＳＥＭ７の構成は、この例に限定されない。例えば、接続部ＰＴ２１は、図１に示したように、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近に配置されてもよい。あるいは、接続部ＰＴ２１は、配線網ＷＮｖｂｂの最外周（周縁部）の各辺の中心付近と角付近との８カ所に配置されてもよい。この場合、接続部ＰＴ２１に接続されるパッドＰＤ１は、接続部ＰＴ２１の近傍に配置される。または、パッドＰＤ１ｓおよびバンプＢＰｓは、パッケージ基板ＰＫＧＢ２の中心に対応する位置から離れた位置に配置されてもよい。この場合、例えば、バンプＢＰｓは、配線ＷＬＰａ、ＷＬＰｂ、ＷＬＰｃ、ＷＬＰｄが互いに接続される部分（パッケージ基板ＰＫＧＢ２の中心付近）に配線ＷＬＰで接続される。
【０１４６】
以上、図１９に示した実施形態の半導体装置ＳＥＭ７および半導体装置ＳＥＭ７の給電方法においても、図１８に示した実施形態の半導体装置ＳＥＭ６および半導体装置ＳＥＭ６の給電方法と同様の効果を得ることができる。例えば、この実施形態では、電源網ＷＮに供給される電源電圧（電源電圧Ｖｄｄ、接地電圧）の電圧降下の向きと、バックゲート電圧網ＷＮに供給されるバックゲート電圧Ｖｂｂの電圧降下の向きとを揃えることができる。これにより、電源電圧Ｖｄｄに起因するトランジスタＴＲの遅延時間の変化は、バックゲート電圧Ｖｂｂに起因するトランジスタＴＲの遅延時間の変化により相殺される。
【０１４７】
この結果、この実施形態では、半導体チップＣＨＩＰ７内のトランジスタＴＲの遅延時間のばらつきを低減できる。また、例えば、この実施形態では、半導体チップＣＨＩＰ７内の配線ＷＬに比べて低いインピーダンスの配線ＷＬＰを使用できるため、バックゲート電圧Ｖｂｂの電圧降下の量およびリップルの大きさを、図２に示した半導体装置ＳＥＭ２に比べて、小さくできる。
【０１４８】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のトランジスタを含む半導体チップと、
前記半導体チップに配置され、前記複数のトランジスタに接続される第１の配線網と、
前記半導体チップに配置され、前記第１の配線網の周縁部に接続される電源端子と、
前記半導体チップに配置され、前記複数のトランジスタのバックゲートに接続される第２の配線網と、
前記半導体チップに配置され、前記バックゲートに供給されるバックゲート電圧を生成する電圧生成部と、
前記電圧生成部の出力と前記第２の配線網の周縁部とを接続する複数の接続配線と
を備えていることを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記複数の接続配線は、前記電圧生成部の出力から前記第２の配線網の周縁部までの長さを揃えて配線される
ことを特徴とする半導体装置。
（付記３）
付記１または付記２に記載の半導体装置において、
前記半導体チップは、
前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、
前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、
前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する制御部と
を備えていることを特徴とする半導体装置。
（付記４）
付記３に記載の半導体装置において、
導通状態または非導通状態のいずれかに切り替えられる第２のスイッチ部と、
前記電圧生成部の出力と前記第２の配線網の中央部とを前記第２のスイッチ部を介して接続し、前記電圧生成部の出力から前記第２の配線網の中央部までの長さを、前記電圧生成部の出力から前記第２の配線網の周縁部までの前記複数の接続配線の長さに揃えて配線される第２の接続配線とを備え、
前記制御部は、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部および前記第２のスイッチ部の状態を制御する
ことを特徴とする半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記複数の接続配線の各々は、
前記半導体チップに配置され、前記半導体チップの複数の端子のうちの第１の端子と前記電圧生成部の出力とを接続し、前記複数の接続配線で共有される第１の内部配線と、
前記半導体チップの外部に配置され、前記第１の端子に接続され、前記複数の接続配線で共有される第１の外部配線と、
前記半導体チップの外部に配置され、前記複数の端子のうちの複数の第２の端子の各々と前記第１の外部配線とを接続し、前記複数の第２の端子の各々から前記第１の外部配線まで長さを揃えて配線される第２の外部配線と、
前記半導体チップに配置され、前記複数の第２の端子の各々と前記第２の配線網の周縁部とを接続する第２の内部配線と
を備えていることを特徴とする半導体装置。
（付記６）
付記１ないし付記５のいずれか１項に記載の半導体装置において、
前記複数の接続配線は、前記第２の配線網の周縁部との接続部分を前記半導体チップの中心に対して点対称に配線される
ことを特徴とする半導体装置。
（付記７）
複数のトランジスタと、前記複数のトランジスタに接続される第１の配線網と、前記第１の配線網の周縁部に接続される電源端子と、前記複数のトランジスタのバックゲートに接続される第２の配線網と、電圧生成部とを含む半導体チップを有し、前記電圧生成部の出力と前記第２の配線網の周縁部とが複数の接続配線で接続される半導体装置の給電方法において、
前記電圧生成部が、バックゲート電圧を生成し、
前記電圧生成部が、前記複数の接続配線および前記第２の配線網を介して、前記複数のトランジスタの各々の前記バックゲートに前記バックゲート電圧を供給する
ことを特徴とする半導体装置の給電方法。
（付記８）
付記７に記載の半導体装置の給電方法において、
前記半導体チップは、前記複数のトランジスタのうちの所定数のトランジスタをそれぞれ有し、動作状態または非動作状態のいずれかに切り替えられる複数の回路ブロックと、前記電圧生成部の出力と前記第２の配線網の周縁部との間に配置され、導通状態または非導通状態のいずれかに切り替えられる複数のスイッチ部と、制御部とをさらに含み、
前記制御部が、前記複数の回路ブロックのうち、動作状態に設定された回路ブロックの前記半導体チップ上での位置に応じて、前記複数のスイッチ部の状態を制御する
ことを特徴とする半導体装置の給電方法。
【０１４９】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１５０】
ＢＧ‥バックゲート；ＢＰ‥バンプ；Ｃ１、ＣＬ‥キャパシタ；ＣＨＩＰ、ＣＨＩＰ２−ＣＨＩＰ７‥半導体チップ；ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３‥制御部；ＣＰ‥チャージポンプ回路；ＣＴ１０‥コンタクト部；ＤＥＴ‥電圧検出部；ＩＬ‥電流源；ＬＤ‥負荷；ＯＳＣ‥オシレータ；ＰＤ１、ＰＤｖｄｄ、ＰＤｇｎｄ‥パッド；ＰＫＧＢ、ＰＫＧＢ２‥パッケージ基板；ＳＥＭ、ＳＥＭ２−ＳＥＭ７‥半導体装置；ＳＷ１、ＳＷ２、ＳＷ１０‥スイッチ部；ＴＲ‥トランジスタ；ＶＧ１、ＶＧ２‥電圧生成部；ＷＢ‥ボンディングワイヤ；ＷＬ１０、ＷＬ２０、ＷＬ２２、ＷＬＣ、ＷＬＰ‥配線；ＷＮｖｄｄ、ＷＮｖｂｂ‥配線網
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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