(57)【特許請求の範囲】
【請求項１】
複数の列及び複数の行を成すように配され、光電変換に基づく信号を出力する複数の画素と、
前記複数の列に対応して配され、前記画素からの信号が出力される複数の信号線と、
前記複数の信号線の１つに接続され、当該１つの信号線の電位をクリップする第１のトランジスタをそれぞれ有する複数のクリップ部と、
第１の電極及び第２の電極を有し、前記第１の電極が前記第１のトランジスタの制御電極に接続される複数の保持容量と、
前記複数の保持容量の前記第２の電極に接続された配線と、
前記配線を介して、前記複数の保持容量の前記第２の電極に、互いに値の異なる複数の電圧をそれぞれ供給するシフト部と、
前記シフト部とは別に設けられ、前記配線を介して、前記複数の保持容量の少なくとも１つの前記第２の電極に第１の電圧を供給する電圧供給部と、を有し、
前記複数のクリップ部は、前記行に対応する方向に沿って並び、
前記配線は、前記シフト部の配された位置から、前記複数のクリップ部が並ぶ方向に沿って延在し、
前記電圧供給部は、前記配線の延在した部分において、前記配線に接続されることを特徴とする撮像装置。
【請求項２】
前記シフト部は、前記複数の保持容量が設けられた領域の一方の端部に設けられ、前記電圧供給部は、前記複数の保持容量が設けられた領域の前記一方の端部とは反対側の他方の端部に設けられていることを特徴とする請求項１記載の撮像装置。
【請求項３】
前記撮像装置は、前記複数の保持容量に対応して設けられた複数の前記電圧供給部を有することを特徴とする請求項１又は２記載の撮像装置。
【請求項４】
前記複数のクリップ部の各々は、ゲート接地型増幅回路とソース接地型増幅回路とを有し、
前記ゲート接地型増幅回路は、ドレインが電流源負荷に接続され、ソースが前記信号線に接続され、ゲートが前記第１の電極に接続される前記第１のトランジスタを有し、
前記ソース接地型増幅回路は、ゲートが前記第１のトランジスタのドレインに接続され、ドレインが前記信号線に接続され、ソースが電源電圧ノードに接続される第２のトランジスタを有することを特徴とする請求項１〜３のいずれか１項に記載の撮像装置。
【請求項５】
前記複数の画素の各々は、
光を電荷に変換する光電変換部と、
電荷を電圧に変換する電荷電圧変換部と、
前記光電変換部により変換された電荷を前記電荷電圧変換部へ転送する転送部と、
前記電荷電圧変換部により変換された電圧に応じた信号を前記信号線に出力する出力部とを有することを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記出力部及び前記第１のトランジスタは、同一ウエル内に形成されていることを特徴とする請求項５記載の撮像装置。
【請求項７】
前記複数の画素の各々は、第１の期間では前記電荷電圧変換部がリセット状態にされ、前記第１の期間の後の第２の期間では前記電荷電圧変換部のリセット状態が解除され、
前記電圧供給部は、前記第１の期間では前記第２の電極と前記第１の電圧のノードとを接続し、前記第２の期間では前記第２の電極を前記第１の電圧のノードから切断することを特徴とする請求項５又は６記載の撮像装置。
【請求項８】
前記複数の画素の各々は、前記電荷電圧変換部がリセットされた状態で前記信号線に第１の信号を出力し、前記転送部により前記光電変換部の電荷が前記電荷電圧変換部へ転送された状態で前記信号線に第２の信号を出力し、
前記電圧供給部は、前記画素が前記第１の信号を出力する期間では、前記第２の電極を前記第１の電圧のノードから切断し、前記画素が前記第２の信号を出力する期間では、前記第２の電極を前記第１の電圧のノードに接続することを特徴とする請求項５〜７のいずれか１項に記載の撮像装置。
【請求項９】
前記複数の画素の各々は、前記電荷電圧変換部がリセットされた状態で前記信号線に第１の信号を出力し、前記転送部により前記光電変換部の電荷が前記電荷電圧変換部へ転送された状態で前記信号線に第２の信号を出力し、
前記電圧供給部は、前記画素が前記第１の信号を出力する期間及び前記第２の信号を出力する期間では、前記第２の電極を前記第１の電圧のノードから切断し、
前記画素が前記第２の信号を出力する期間では、前記第２の電極は、フローティング状態になることを特徴とする請求項５〜７のいずれか１項に記載の撮像装置。
【請求項１０】
さらに、前記複数の保持容量の前記第１の電極を前記複数の信号線にそれぞれ接続する複数のスイッチを有することを特徴とする請求項１〜９のいずれか１項に記載の撮像装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の撮像装置と、
前記撮像装置に光を結像させる光学部と
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
ＭＯＳ型の撮像装置において、太陽光のように非常に強い光が照射されると発生する高輝度黒沈み現象とその抑制手段が特許文献１に記載されている。特許文献１には、リセットレベルとクリップ電位との差を小さくするために、保持容量の第２の電極の電位をシフトするためのシフト部が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９４５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、保持容量とシフト部が１つずつ示されている。機能上は、スイッチ、クリップ部、保持容量は、画素毎のばらつきを保持するために、各列に必要であり、シフト部は、全列共通に１つである。しかし、フルＨＤ動画から４Ｋ２Ｋ、８Ｋ４Ｋで且つ高フレームレートの動画が必要となる中、前述の「高輝度黒沈み現象」を抑制するための動作の時間が高速化の読み出しの妨げになるという課題が発生する。
【０００５】
本発明の目的は、動作の高速化を妨げることなく、高輝度黒沈み現象を抑制することができる撮像装置及び撮像システムを提供することである。
【課題を解決するための手段】
【０００６】
本発明の撮像装置は、複数の列及び複数の行を成すように配され、光電変換に基づく信号を出力する複数の画素と、前記複数の列に対応して配され、前記画素からの信号が出力される複数の信号線と、前記複数の信号線の１つに接続され、当該１つの信号線の電位をクリップする第１のトランジスタをそれぞれ有する複数のクリップ部と、第１の電極及び第２の電極を有し、前記第１の電極が前記第１のトランジスタの制御電極に接続される複数の保持容量と、前記複数の保持容量の前記第２の電極に接続された配線と、前記配線を介して、前記複数の保持容量の前記第２の電極に、互いに値の異なる複数の電圧をそれぞれ供給するシフト部と、前記シフト部とは別に設けられ、前記配線を介して、前記複数の保持容量の少なくとも１つの前記第２の電極に第１の電圧を供給する電圧供給部と、を有し、前記複数のクリップ部は、前記行に対応する方向に沿って並び、前記配線は、前記シフト部の配された位置から、前記複数のクリップ部が並ぶ方向に沿って延在し、前記電圧供給部は、前記配線の延在した部分において、前記配線に接続されることを特徴とする。
【発明の効果】
【０００７】
電圧供給部を設けることにより、動作の高速化を妨げることなく、高輝度黒沈み現象を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る撮像装置の回路図である。
【図２】第１の実施形態に係る撮像装置のタイミングチャートである。
【図３】第１の実施形態に係るシフト部の回路図である。
【図４】第１の実施形態の複数列の回路図である。
【図５】第２の実施形態に係るシフト部の回路図である。
【図６】第２の実施形態の複数列の回路図である。
【図７】第２の実施形態に係る撮像装置のタイミングチャートである。
【図８】第２の実施形態の両側にシフト部を配置した回路図である。
【図９】第３の実施形態の複数列の回路図である。
【図１０】第４の実施形態に係る撮像装置の回路図である。
【図１１】第４の実施形態の複数列の回路図である。
【図１２】第４の実施形態に係る撮像装置の断面図である。
【図１３】第５の実施形態に係る撮像装置の断面図である。
【図１４】第６の実施形態に係る撮像装置のタイミングチャートである。
【図１５】第７の実施形態に係る撮像装置の回路図である。
【図１６】撮像システムの構成例を示す図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置１００の構成例を示す回路図である。撮像装置１００は、画素１０、スイッチ６０、保持容量４０、シフト部３０、クリップ部２０、及びＣＤＳ回路（差分回路）５０を有する。ＣＤＳ回路５０は、撮像装置１００の外部に設け、外部でＣＤＳ処理をすることもできる。画素１０は、撮像装置１００の撮像領域に２次元行列状に複数配置されている。すなわち、複数の画素１０は、複数行及び複数列に配されている。垂直信号線Ｌ１には、同じ列の画素１０が複数接続されている。複数の垂直信号線Ｌ１は、複数の画素１０に配された列に、各々が対応して設けられる。複数の画素１０の各々は、光電変換部ＰＤ、転送部１０１、電荷電圧変換部ＦＤ、増幅トランジスタ（出力部）１０３、及びリセットトランジスタ１０２を有する。
【００１０】
光電変換部ＰＤは、受けた光を電荷に変換する。光電変換部ＰＤは、例えば、フォトダイオードである。光電変換部ＰＤのアノードは、接地され、光電変換部ＰＤのカソードは転送部１０１に接続されている。転送部１０１は、光電変換部ＰＤにより変換された電荷を電荷電圧変換部ＦＤへ転送する。転送部１０１は、例えば、転送トランジスタである。電荷電圧変換部ＦＤは、転送部１０１により転送された電荷を電圧に変換する。電荷電圧変換部ＦＤは、例えば、フローティングディフュージョンである。
【００１１】
増幅トランジスタ１０３は、電荷電圧変換部ＦＤにより変換された電圧を増幅して垂直信号線Ｌ１に出力する。増幅トランジスタ１０３のゲートは、電荷電圧変換部ＦＤと電気的に接続されている。増幅トランジスタ１０３は、垂直信号線Ｌ１を介して接続された定電流源１１２とともにソースフォロワ動作を行い、電荷電圧変換部ＦＤの電圧に基づく信号を増幅して垂直信号線Ｌ１へ出力する。
【００１２】
リセットトランジスタ１０２は、所定の期間に、電荷電圧変換部ＦＤをリセットする。リセットトランジスタ１０２は、そのドレインが電源電圧ＶＲＥＳのノードに接続され、そのソースが電荷電圧変換部ＦＤに接続されている。リセットトランジスタ１０２は、アクティブな駆動パルスＰＲＥＳがそのゲートに供給された際にオンすることにより、電源電圧ＶＲＥＳに応じた電位に電荷電圧変換部ＦＤをリセットする。
【００１３】
ここで、電源電圧ＶＲＥＳは、複数の画素１０のうちの読み出し画素１０の電荷電圧変換部ＦＤをリセットする電位ＶＲＥＳＨと、複数の画素１０のうちの非読み出し画素１０の電荷電圧変換部ＦＤをリセットする電位ＶＲＥＳＬとの２つの電位のいずれかである。ＶＲＥＳＨ＞ＶＲＥＳＬとすることで、読み出し画素１０の増幅トランジスタ１０３のみが、定電流源１１２で規定された電流を流すようにオンする。
【００１４】
本実施形態では、上記方法で画素１０の行の選択及び非選択を行うが、この方法に限定されるものではない。以下に説明する本実施形態の効果は、単純に増幅トランジスタ１０３に選択スイッチを接続する方法でも、得ることができる。
【００１５】
なお、以下では、「リセットレベル」とは、電荷電圧変換部ＦＤがリセットトランジスタ１０２によりリセットされた状態における垂直信号線Ｌ１に出力されるべき電位を示す。それに対し、後述する「ノイズレベル」とは、電荷電圧変換部ＦＤがリセットトランジスタ１０２によりリセットされた状態における垂直信号線Ｌ１に実際に出力された電位を示す。例えば、ノイズレベルとは、光電変換部ＰＤに強い光があたった場合に出力され得る。ノイズレベルは、電荷電圧変換部ＦＤをリセットした際の信号（第１の信号）を垂直信号線Ｌ１に出力している間に、電荷電圧変換部ＦＤの電位の変化によって第１の信号が変化した後の信号である。また、後述する「光信号レベル」とは、転送部１０１により光電変換部ＰＤの電荷が電荷電圧変換部ＦＤに転送された状態において、増幅トランジスタ１０３が垂直信号線Ｌ１に出力する信号の電位である。
【００１６】
スイッチ６０は、電荷電圧変換部ＦＤがリセットされた状態で垂直信号線Ｌ１の電圧を保持容量４０へ入力し、転送部１０１により転送された電荷が電荷電圧変換部ＦＤにより電圧に変換された状態で所定の電位ＶＣＬＩＰＬを保持容量４０へ転送する。この電位ＶＣＬＩＰＬは、定電流源１１２をカットオフしない範囲で低電位に設定する。スイッチ６０は、スイッチトランジスタ１０８及びスイッチトランジスタ１０９を含む。ここでは、スイッチトランジスタ１０８をＰＭＯＳトランジスタ、スイッチトランジスタ１０９をＮＭＯＳトランジスタとしている。
【００１７】
スイッチトランジスタ１０８は、電荷電圧変換部ＦＤがリセットされた状態において、アクティブな駆動パルスＰＣＬＩＰがそのゲートに供給されてオンする。スイッチトランジスタ１０８は、転送部１０１により転送された電荷が電荷電圧変換部ＦＤにより電圧に変換された状態において、ノンアクティブな駆動パルスＰＣＬＩＰがそのゲートに供給されてオフする。
【００１８】
スイッチトランジスタ１０９は、電荷電圧変換部ＦＤがリセットされた状態において、ノンアクティブな駆動パルスＰＣＬＩＰＬがそのゲートに供給されてオフする。スイッチトランジスタ１０９は、転送部１０１により転送された電荷が電荷電圧変換部ＦＤにより電圧に変換された状態において、アクティブな駆動パルスＰＣＬＩＰＬがそのゲートに供給されてオンする。
【００１９】
保持容量４０は、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達された電圧を保持する。保持容量４０は、第１の電極４１及び第２の電極４２を含む。ノードＮ１は第１の電極４１に接続され、ノードＮ２は第２の電極４２に接続される。第１の電極４１は、スイッチ６０に接続されている。第１の電極４１には、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達された電圧が転送され、転送部１０１により転送された電荷が電荷電圧変換部ＦＤにより電圧に変換された状態で、所定の電位ＶＣＬＩＰＬが転送される。第２の電極４２は、第１の電極４１に対向する電極である。第２の電極４２は、シフト部３０に接続されている。
【００２０】
シフト部３０は、リセットレベルに第２の電極４２の電位が近づく方向に、保持容量４０における第２の電極４２の電位をシフトさせる。ここで、電位が近づく方向とは、電位が上昇した場合には上昇させ、下降した場合には下降させるような動作を指す。シフト部３０は、垂直信号線Ｌ１の電圧がスイッチ１０８により第１の電極４１へ転送された後に、リセットレベルに第２の電極４２の電位が近づく方向に、保持容量４０の第２の電極４２の電位をシフトさせる。これにより、シフト部３０は、リセットレベルに第１の電極４１の電位が近づくように、保持容量４０の第１の電極４１の電位をシフトさせることができる。シフト部３０によるシフト量は、クリップ部２０における電圧降下量以上、かつ、ノイズレベルの電圧とリセットレベルの電圧との差分以下である。さらに詳細には、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１に出力される信号を第１の信号とすると、上限値は、電荷電圧変換部ＦＤの電位の変化によって第１の信号が変化した後の信号と第１の信号との差分以下であるともいえる。
【００２１】
更には、後述するように、クリップ部２０においては、ＮＭＯＳトランジスタ１０４のゲートに供給した電位よりも降下した電位でクリップされる。したがって、シフト部３０によるシフト量は、この電圧降下量を低減させるように設定することもできる。より好ましくは、クリップ部２０での電圧降下量と等しくするのがよい。クリップ部２０での電圧降下量が垂直信号線Ｌ１の動作レンジ上、問題ないレベルであれば、シフト部３０によるシフトを行わなくてもよい。
【００２２】
複数のクリップ部２０は、複数の垂直信号線Ｌ１の各列に対応して設けられる。複数の保持容量４０は、複数のクリップ部２０の各列に対応して設けられる。クリップ部２０は、第１の電極４１の電位からクリップ部２０における電圧降下量を引いたクリップ電位に、垂直信号線Ｌ１の電位をクリップする。クリップ部２０は、ＮＭＯＳトランジスタ１０４を含む。ＮＭＯＳトランジスタ１０４は、ゲートが保持容量４０の第１の電極４１に接続され、第２の主電極（ドレイン）が電源電位ＳＶＤＤのノードに接続され、第１の主電極（ソース）が垂直信号線Ｌ１に接続されている。ＮＭＯＳトランジスタ１０４は、第１の電極４１の電位がゲートに入力され、第１の電極４１の電位から少なくとも閾値電圧分を含む電圧降下量を引いたクリップ電位に、垂直信号線Ｌ１の電位をクリップする。したがって、シフト部３０は、閾値電圧以上の値にレベルシフトさせるとよい。具体的な動作としては、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１に出力される信号（第１の信号）が出力されている間に、電荷電圧変換部ＦＤの電位の変化によって第１の信号が変化する場合がある。この変化後の第１の信号とＭＯＳトランジスタ１０４のゲートの電位との差が、ＭＯＳトランジスタ１０４の閾値をこえることにより、ＭＯＳトランジスタ１０４が垂直信号線Ｌ１の電位をクリップする。
【００２３】
ＣＤＳ回路５０は、同一の光電変換部ＰＤのノイズレベルの電圧と光信号レベルの電圧との差分を演算する相関二重サンプリング（ＣＤＳ）処理を行うことにより、ノイズ成分が除去された画像信号を求める。より具体的には、電荷電圧変換部ＦＤがリセットされた状態で垂直信号線Ｌ１に第１の信号（ノイズレベル）を出力し、転送部１０１により光電変換部ＰＤの電荷が電荷電圧変換部ＦＤへ転送された状態で垂直信号線Ｌ１に第２の信号（光信号レベル）を出力する。ＣＤＳ回路５０は、第１の信号及び第２の信号の差分処理（ＣＤＳ処理）を行う。ＣＤＳ回路５０は、求めた画像信号を後段へ出力する。
【００２４】
図３は、シフト部３０の構成例を示す回路図である。シフト部３０は、スイッチトランジスタ３０１、スイッチトランジスタ３０２、ソースフォロア（ＳＦ）トランジスタ３０３、及び定電流源３０４を含む。スイッチトランジスタ３０１、スイッチトランジスタ３０２、ＳＦトランジスタ３０３は、いずれも、ＮＭＯＳトランジスタである。
【００２５】
スイッチトランジスタ３０１は、駆動パルスＰＣＬＩＰ＿Ｂがハイレベルである際に、オンすることにより、グランド電位をノードＮ２へ供給する。このとき、スイッチトランジスタ３０２はオフしている。
【００２６】
次に、スイッチトランジスタ３０２は、駆動パルスＰＣＬＩＰＣがハイレベルである際にオンする。ＳＦトランジスタ３０３は、定電流源３０４とともにソースフォロワ動作を行い、電位Ｖ１に基づく電圧をノードＮ２へ供給する。このとき、スイッチトランジスタ３０１はオフしている。
【００２７】
図４は、クリップ部２０、保持容量４０及びスイッチ６０が複数列分配置された回路図を示す。省略のため図示していないが、複数列の垂直信号線Ｌ１には、それぞれ、複数の画素１０が接続されている。図４の符号は、図１と対応している。シフト部３０は、複数列分のクリップ部２０、保持容量４０及びスイッチ６０に対して、１つだけ配置されている。シフト部３０と反対側に配置されているＮＭＯＳトランジスタ１３０は、ソースがグランド電位ノードに接続され、ドレインがノードＮ２に接続され、ゲートが信号ＰＣＬＩＰ＿Ｂを入力する。シフト部３０は、図３に示す構成の回路を有する。ＮＭＯＳトランジスタ１３０は、図３のＮＭＯＳトランジスタ３０１と同じく、期間Ｔ１（図２）にノードＮ２をグランド電位に固定するためのスイッチである。
【００２８】
複数の画素１０は、光電変換に基づく信号を複数の垂直信号線Ｌ１にそれぞれ出力する。複数のクリップ部２０は、複数の垂直信号線Ｌ１の電位をクリップするための複数の第１のトランジスタ１０４をそれぞれ有する。複数の保持容量４０は、各々が第１の電極４１及び第２の電極４２を有し、複数の第１の電極４１が複数の第１のトランジスタ１０４の制御電極（ゲート）にそれぞれ接続される。複数のスイッチ６０は、複数の保持容量４０の第１の電極４１を複数の垂直信号線Ｌ１にそれぞれ接続する。シフト部３０は、トランジスタ３０１及び３０２により、複数の保持容量４０の第２の電極４２に、互いに値の異なる複数の電圧をそれぞれ供給する。ＮＭＯＳトランジスタ１３０は、シフト部３０とは別に設けられ、複数の保持容量４０の第２の電極４２にグランド電位（第１の電圧）を供給する電圧供給部である。シフト部３０は、複数列に渡って配された複数の保持容量４０のうちの一方の端部の保持容量４０に接続される。一方、ＮＭＯＳトランジスタ１３０は、複数の保持容量４０のうちの他方の保持容量４０に接続される。つまり、シフト部３０は、複数列に渡って配された複数の保持容量４０が配された領域の一方の端部に設けられ、ＮＭＯＳトランジスタ１３０は、シフト部３０が接続された一方の端部とは反対側の他方の端部に設けられている。
【００２９】
図２は、撮像装置１００の駆動方法を示すタイミングチャートである。ＦＤ、Ｎ２、Ｎ１は、各ノードの電位を示す。「ＰＲＥＳ」〜「ＰＣＬＩＰＣ」は、各駆動パルスを示す。
【００３０】
まず、通常の動作を説明する。期間Ｔ１において、リセットトランジスタ１０２に駆動パルスＰＲＥＳを印加し、読み出し画素１０における電荷電圧変換部ＦＤをリセット電位ＶＲＥＳＨにリセットする。そして、スイッチトランジスタ１０８に駆動パルスＰＣＬＩＰを印加しオンさせる。ここで、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達されるべきリセットレベルの電圧ＶＬ１ｒｅｓは、式（１）で表される。
【００３１】
ＶＬ１ｒｅｓ＝ＶＲＥＳＨ−Ｖｔｈ０−Ｖｔｈ１−Δｏｖ１      ・・・（１）
Ｖｔｈ０：リセットトランジスタ１０２の閾値電圧
Ｖｔｈ１：増幅トランジスタ１０３の閾値電圧
Δｏｖ１：増幅トランジスタ１０３のオーバードライブ電圧
【００３２】
Δｏｖ１は、増幅トランジスタ１０３の特性と定電流源１１２の電流値とで決まる電圧である。電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達されたノイズレベルの電圧が保持容量４０に充電されて、ノードＮ１の電位は垂直信号線Ｌ１により伝達されたノイズレベルに等しくなる。ノイズレベルがリセットレベルに等しければ、ノードＮ１の電位はリセットレベルに等しくなる。
【００３３】
また、期間Ｔ１において、ノードＮ２の電位は、ＮＭＯＳトランジスタ１３０及び３０１のオンにより、グランド電位に固定されている。ノードＮ１は、ＮＭＯＳトランジスタ１０４のゲートに接続されており、保持容量４０により保持された電圧がＮＭＯＳトランジスタ１０４のゲートにフィードバックされるようになっている。
【００３４】
期間Ｔ２において、ＮＭＯＳトランジスタ１３０及び３０１のオフにより、ノードＮ２の電位をグランド電位から任意の電位Ｖ１に上昇させる。ノードＮ２の電位の上昇量ΔＶＮ２は、式（２）により表される。
ΔＶＮ２＝Ｖ１      ・・・（２）
【００３５】
ノードＮ２の電位が上昇したことに応じて、ノードＮ１の電位も上昇する。ノードＮ１の電位の上昇量ΔＶＮ１は、式（３）により表される。
ΔＶＮ１＝Ｋ×ΔＶＮ２      ・・・（３）
【００３６】
式（３）において、Ｋは比例定数である。これにより、ノードＮ１の電位ＶＮ１は、式（４）となる。
ＶＮ１＝ＶＲＥＳＨ−Ｖｔｈ０−Ｖｔｈ１−Δｏｖ１＋ΔＶＮ１      ・・・（４）
【００３７】
期間Ｔ２において、ＣＤＳ回路５０は、アクティブな駆動信号ＰＴＮを入力し、垂直信号線Ｌ１を介して伝達されたノイズレベルの電圧を保持することにより、画素１０のノイズレベルをサンプリングする。
【００３８】
期間Ｔ３において、画素１０の光信号レベルをサンプリングしなければならないため、スイッチトランジスタ１０９にパルスＰＣＬＩＰＬを印加してオンさせ、ノードＮ１の電位を電位ＶＣＬＩＰＬに書き換える。この電位ＶＣＬＩＰＬは、定電流源１１２をカットオフしない範囲で低く設定する。このとき、垂直信号線Ｌ１の電位は、ＶＣＬＩＰＬ−Ｖｔｈ２（ＮＭＯＳトランジスタ１０４の閾値電圧）−Δｏｖ２（ＮＭＯＳトランジスタ１０４のオーバードライブ電圧）よりも低い電位とはならないようにクリップされる。ノードＮ２の電位は、ＮＭＯＳトランジスタ１３０及び３０１のオンにより、次の画素１０の読み出しのためにグランド電位にリセットされる。
【００３９】
信号ＰＴＸがハイレベルになり、転送部１０１は光電変換部ＰＤの電荷を電荷電圧変換部ＦＤに転送する。ＣＤＳ回路５０は、アクティブな駆動信号ＰＴＳを入力し、垂直信号線Ｌ１を介して伝達された光信号レベルの電圧を保持することにより、画素１０の光信号レベルをサンプリングする。そして、ＣＤＳ回路５０は、ノイズレベルと光信号レベルの差分を出力する。
【００４０】
複数の画素１０の各々は、信号ＰＲＥＳにより、第１の期間Ｔ１では電荷電圧変換部ＦＤがリセット状態にされ、第１の期間Ｔ１の後の第２の期間Ｔ２，Ｔ３では電荷電圧変換部ＦＤのリセット状態が解除される。ＮＭＯＳトランジスタ１３０及び３０１は、信号ＰＣＬＩＰ＿Ｂにより、第１の期間Ｔ１では第２の電極４２をグランド電位（第１の電圧）のノードに接続し、第２の期間Ｔ２，Ｔ３では第２の電極４２をグランド電位（第１の電圧）のノードから切断する。ノードＮ２は、第２の電極４２に接続されており、第２の電極４２と同じ電圧になる。
【００４１】
複数の画素１０の各々は、電荷電圧変換部ＦＤがリセットされた状態の期間Ｔ２で垂直信号線Ｌ１に第１の信号を出力し、転送部１０１により光電変換部ＰＤの電荷が電荷電圧変換部ＦＤへ転送された状態の期間Ｔ３で垂直信号線Ｌ１に第２の信号を出力する。第１の信号はノイズレベルであり、第２の信号は光信号レベルである。ＮＭＯＳトランジスタ１３０及び３０１は、画素１０が第１の信号を出力する期間Ｔ２では、信号ＰＣＬＩＰ＿Ｂがローレベルであるので、第２の電極４２をグランド電位（第１の電圧）のノードから切断する。また、ＮＭＯＳトランジスタ１３０及び３０１は、画素１０が第２の信号を出力する期間Ｔ３では、信号ＰＣＬＩＰ＿Ｂがハイレベルであるので、第２の電極４２をグランド電位（第１の電圧）のノードに接続する。
【００４２】
ノードＮ１の電位は、先に説明した通り、期間Ｔ１では電位ＶＬ１ｒｅｓになり、期間Ｔ３では電位ＶＣＬＩＰＬになる。ノードＮ２の電位は、期間Ｔ１及びＴ３ともにグランド電位になる。期間Ｔ３から次の行の画素１０の読み出しの期間Ｔ１に遷移する際に、ノードＮ１の電位はＶＬ１ｒｅｓ−ＶＣＬＩＰＬだけ変動する。ノードＮ２の電位は、グランド電位ＧＮＤのままである。ノードＮ１及びＮ２の電位差（ＶＬ１ｒｅｓ−ＶＣＬＩＰＬ）−ＧＮＤ）×列数Ｎだけ、保持容量４０に充放電電流が流れる。その充放電電流を供給し、期間Ｔ１にノードＮ２の電位をグランド電位に固定するのは、シフト部３０のＮＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ１３０である。仮に、ＮＭＯＳトランジスタ１３０が無かったとすると、保持容量４０の数は例えば５０００列以上、ＮＭＯＳトランジスタ３０１から一番遠い箇所の保持容量４０までの配線抵抗は例えば５００Ω以上となる。その場合、ノードＮ２の電位が静定するまでに時間を要する。例えば、ノードＮ２の電位が静定するまでに数μｓｅｃの期間が掛かることがある。
【００４３】
この点が従来技術の課題であった。保持容量４０のノードＮ１及びＮ２間に保持されている電圧は、期間Ｔ１ではＶＬ１ｒｅｓ−０（ＧＮＤ）＝ＶＬ１ｒｅｓであり、期間Ｔ２ではＶＬ１ｒｅｓ−（１−Ｋ）ΔＶＮ２である。一般的に、Ｋ＜１であり、期間Ｔ１から期間Ｔ２に移行する際に、保持容量４０に流れる変位電流は大きくない。
【００４４】
保持容量４０のノードＮ１及びＮ２間に保持されている電圧は、期間Ｔ３ではＶＣＬＩＰＬ−０（ＧＮＤ）＝ＶＣＬＩＰＬである。この時の変位電流は、大きいものの画素１０の光信号レベルをサンプリングする時間がマイクロ秒オーダーのため、時間短縮に影響を与えない。期間Ｔ３から期間Ｔ１に移行する際には、（ＶＬ１ｒｅｓ−ＶＣＬＩＰＬ）×保持容量４０に相当する変位電流が発生し、読み出しに必要な時間以上に時間を要し、期間Ｔ１が長くなってしまう。
【００４５】
それに対し、図４では、ノードＮ２をグランド電位に固定するためのＮＭＯＳトランジスタ１３０がシフト部３０と反対側に配置されている。即ち、シフト部３０以外にノードＮ２をグランド電位に供給するための電圧供給部を配置している。その結果、ＮＭＯＳトランジスタ１３０及び３０１から一番遠い箇所は、各列のノードＮ２を繋ぐ配線の中央部となる。そのため、シフト部３０のＮＭＯＳトランジスタ３０１だけでリセットする場合に比べ、配線抵抗、リセットする保持容量が半分となり、ＣＲの時定数としては約四分の一となる。よって、静定時間を約四分の一に短縮することができる。それにより、読み出し動作時間の短縮、及びコマ速の向上を図ることができる。
【００４６】
次に、太陽光のような強い光が画素１０に照射された場合における期間Ｔ２の動作を説明する。太陽光のような強い光が画素１０に照射された場合、光電変換部ＰＤからあふれ出した電荷（電子）により電荷電圧変換部ＦＤの電位が低下するので、垂直信号線Ｌ１により伝達されたノイズレベルもリセットレベルから低下する。
【００４７】
ここで、仮に、シフト部３０が保持容量４０の第２の電極４２の電位をシフトしない場合を考える。この場合、ＮＭＯＳトランジスタ１０４は、スイッチ６０により取り込まれた垂直信号線Ｌ１の電位がそのままゲートに入力され、垂直信号線Ｌ１の電位を、式（５）に示すクリップ電位Ｖｃｌｉｐにクリップする。このクリップ電位Ｖｃｌｉｐは、式（５）  で表すことができる。
【００４８】
Ｖｃｌｉｐ＝ＶＲＥＳＨ−Ｖｔｈ０−Ｖｔｈ１−Δｏｖ１−Ｖｔｈ２−Δｏｖ２
・・・（５）
Ｖｔｈ２  ：ＮＭＯＳトランジスタ１０４の閾値電圧
Δｏｖ２  ：ＮＭＯＳトランジスタ１０４のオーバードライブ電圧
【００４９】
つまり、クリップ電位Ｖｃｌｉｐは、リセットレベルから式（６）の電圧だけ低下したレベルになる。
ＶＬ１ｒｅｓ−Ｖｃｌｉｐ＝Ｖｔｈ２＋Δｏｖ２      ・・・（６）
【００５０】
式（６）に示されるように、リセットレベルとクリップ電位との差がクリップ部２０における電圧降下量Ｖｔｈ２以上の大きさになっている。すなわち、リセットレベルとクリップ電位との差をクリップ部２０における電圧降下量より小さくすることが困難である。
【００５１】
それに対して、本実施形態では、シフト部３０が保持容量４０の第２の電極４２の電位を式（２）のΔＶＮ２だけ上昇させる。この場合、ＮＭＯＳトランジスタ１０４は、垂直信号線Ｌ１の電位から式（３）のΔＶＮ１だけ上昇した電位がゲートに入力され、垂直信号線Ｌ１の電位を、次式（７）に示すクリップ電位ＶｃｌｉｐＨにクリップする。このクリップ電位ＶｃｌｉｐＨは、式（７）となる。
【００５２】
ＶｃｌｉｐＨ＝ＶＲＥＳＨ−Ｖｔｈ０−Ｖｔｈ１−Δｏｖ１＋ΔＶＮ１−Ｖｔｈ２−Δｏｖ２      ・・・（７）
Δｏｖ２：ＮＭＯＳトランジスタ１０４のオーバードライブ電圧
【００５３】
つまり、クリップ電位ＶｃｌｉｐＨは、リセットレベルから式（８）の電圧だけ低下したレベルになる。
ＶＬ１ｒｅｓ−ＶｃｌｉｐＨ＝（Ｖｔｈ２＋Δｏｖ２）−ΔＶＮ１      ・・・（８）
【００５４】
（Ｖｔｈ２＋Δｏｖ２）−ΔＶＮ１の下限は、ＶＬ１ｒｅｓとＶｃｌｉｐＨとが一致する値となる０が好ましい。また、（Ｖｔｈ２＋Δｏｖ２）−ΔＶＮ１が、Ｖｔｈ２未満となるように、シフト部３０が動作することが好ましい。この条件を式で表すと、式（９）となる。
０≦（Ｖｔｈ２＋Δｏｖ２）−ΔＶＮ１＜Ｖｔｈ２      ・・・（９）
【００５５】
式（９）から、式（１０）が導かれる。式（１０）を満たすΔＶＮ１だけ上昇した電位がＮＭＯＳトランジスタ１０４のゲートに入力されれば、リセットレベルとクリップ電位との差をクリップ部２０における電圧降下量より小さくすることができる。
Δｏｖ２＜ΔＶＮ１≦Ｖｔｈ２＋Δｏｖ２      ・・・（１０）
【００５６】
すなわち、式（３）及び（１０）により、シフト部３０が式（１１）を満たすΔＶＮ２だけ保持容量４０の第２の電極４２の電位を上昇させれば、リセットレベルとクリップ電位との差をクリップ部２０における電圧降下量より小さくすることができる。期間Ｔ３の動作は、通常の動作とほぼ同じであり、異なる点は強い光が当たっているため、垂直信号線Ｌ１の電位がＶＣＬＩＰＬ−Ｖｔｈ２−Δｏｖ２にクリップされることである。
Δｏｖ２／Ｋ＜ΔＶＮ２≦（Ｖｔｈ２＋Δｏｖ２）／Ｋ      ・・・（１１）
【００５７】
以上のように、期間Ｔ１では、ノードＮ２の配線を両側からグランド電位にリセットすることにより、配線抵抗、リセットする保持容量が半分となり、ＣＲの時定数としては約四分の一となる。よって、静定時間を約四分の一に短縮することができる。それにより、読み出し動作時間の短縮、及びコマ速の向上を図ることができる。期間Ｔ２では、リセットレベルとクリップ電位との差をクリップ部２０における電圧降下量より小さくすることにより、高輝度黒沈み現象の発生を効果的に抑制することができる。また、本実施形態によれば、垂直信号線Ｌ１の電位をシフトしてＮＭＯＳトランジスタ１０４のゲートにフィードバックしているため、画素１０の特性ばらつき（閾値電圧のばらつき）の影響を抑制することができる。
【００５８】
（第２の実施形態）
本発明の第２の実施形態の撮像装置について説明する。本実施形態の撮像装置は、図１と同様の構成を有する。ＮＭＯＳトランジスタ１０４は、デプレッション型となっており、閾値電圧Ｖｔｈはマイナスである。また、シフト部３０の構成は、第１の実施形態とは異なっている。以下、本実施形態が第１の実施形態と異なっている点を説明する。
【００５９】
図５は、本実施形態によるシフト部３０の構成例を示す回路図である。シフト部３０は、スイッチトランジスタ４０１、スイッチトランジスタ４０２、ソースフォロア（ＳＦ）トランジスタ４０３及び定電流源４０４を含む。スイッチトランジスタ４０１、スイッチトランジスタ４０２及びＳＦトランジスタ４０３は、いずれも、ＰＭＯＳトランジスタである。
【００６０】
スイッチトランジスタ４０１は、駆動パルスＰＣＬＩＰ＿Ｂがローレベルである際に、オンすることにより、電源電圧ＳＶＤＤをノードＮ２へ供給する。このとき、スイッチトランジスタ４０２はオフしている。
【００６１】
次に、スイッチトランジスタ４０２は、駆動パルスＰＣＬＩＰＣがローレベルである際にオンする。ＳＦトランジスタ４０３は、定電流源４０４とともにソースフォロワ動作を行い、電位Ｖ３に基づく電圧をノードＮ２へ供給する。このとき、スイッチトランジスタ４０１はオフしている。
【００６２】
図６は、本実施形態によるクリップ部２０、保持容量４０及びスイッチ６０が複数列分配置された回路図を示す。省略のため図示していないが、垂直信号線Ｌ１には複数の画素１０が接続されている。図６の符号は、図１と対応している。シフト部３０は、複数列分のクリップ部２０、保持容量４０及びスイッチ６０に対して、１つだけ配置されている。シフト部３０と反対側に配置されているＰＭＯＳトランジスタ１４０は、ソースが電源電圧ＳＶＤＤのノードに接続され、ドレインがノードＮ２に接続され、ゲートが信号ＰＣＬＩＰ＿Ｂを入力する。ＰＭＯＳトランジスタ１４０は、図４のＮＭＯＳトランジスタ１３０に対応し、複数の保持容量４０の第２の電極４２に電源電圧（第１の電圧）ＳＶＤＤを供給する電圧供給部である。
【００６３】
シフト部３０は、図５に示す回路を有し、ＰＭＯＳトランジスタ１４０は図５のＰＭＯＳトランジスタ４０１と同じく、期間Ｔ１及びＴ３（図７）にノードＮ２を電源電圧ＳＶＤＤに固定するためのスイッチである。
【００６４】
図７は、本実施形態による撮像装置１００の駆動方法を示すタイミングチャートである。ＦＤ、Ｎ２、Ｎ１は、各ノードの電位を示す。「ＰＲＥＳ」〜「ＰＣＬＩＰＣ」は、各駆動パルスを示す。以下、図７が図２と異なる点を説明する。
【００６５】
まず、通常の動作を説明する。期間Ｔ１において、リセットトランジスタ１０２に駆動パルスＰＲＥＳを印加し、読み出し画素１０における電荷電圧変換部ＦＤをリセット電位ＶＲＥＳＨにリセットする。そして、スイッチトランジスタ１０８に駆動パルスＰＣＬＩＰを印加しオンさせる。
【００６６】
ここで、電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達されるべきリセットレベルの電圧は、 式（１）となる。Δｏｖ１は、増幅トランジスタ１０３の特性と定電流源１１２の電流値とで決まる電圧である。
【００６７】
電荷電圧変換部ＦＤがリセットされた状態で、垂直信号線Ｌ１により伝達されたノイズレベルの電圧が保持容量４０に充電されて、ノードＮ１の電位は垂直信号線Ｌ１により伝達されたノイズレベルに等しくなる。ノイズレベルがリセットレベルに等しければ、ノードＮ１の電位はリセットレベルに等しくなる。
【００６８】
また、期間Ｔ１において、ノードＮ２の電位は、ＰＭＯＳトランジスタ１４０及び４０１のオンにより、電源電圧ＳＶＤＤに固定されている。ノードＮ１は、ＮＭＯＳトランジスタ１０４のゲートに接続されており、保持容量４０により保持された電圧がＮＭＯＳトランジスタ１０４のゲートにフィードバックされるようになっている。
【００６９】
期間Ｔ２において、ＰＭＯＳトランジスタ１４０及び４０１のオフにより、ノードＮ２の電位を電源電圧ＳＶＤＤから任意の電位Ｖ３に低下させる。ノードＮ２の電位の低下量ΔＶＮ２は、式（１２）となる。
ΔＶＮ２＝Ｖ３      ・・・（１２）
【００７０】
ノードＮ２の電位が低下したことに応じて、ノードＮ１の電位も低下する。ノードＮ１の電位の低下量ΔＶＮ１は、上式（３）になる。これにより、ノードＮ１の電位ＶＮ１は、上式（４）となる。
【００７１】
期間Ｔ２において、ＣＤＳ回路５０は、アクティブな駆動信号ＰＴＮを受けて、垂直信号線Ｌ１を介して伝達されたノイズレベルの電圧を保持することにより、画素のノイズレベルをサンプリングする。
【００７２】
期間Ｔ３において、画素の光信号レベルをサンプリングしなければならないため、スイッチトランジスタ１０９にパルスＰＣＬＩＰＬを印加してオンさせ、ノードＮ１の電位を電位ＶＣＬＩＰＬに書き換える。この電位ＶＣＬＩＰＬは、定電流源１１２をカットオフしない範囲で低く設定する。このとき、垂直信号線電位はＶＣＬＩＰＬ−Ｖｔｈ２（ＮＭＯＳトランジスタ１０４の閾値電圧）−Δｏｖ２（ＮＭＯＳトランジスタ１０４のオーバードライブ電圧）よりも低い電位とはならないようにクリップされる。ノードＮ２の電位は、ＰＭＯＳトランジスタ１４０及び４０１のオンにより、次の画素１０の読み出しのために電源電圧ＳＶＤＤにリセットされる。
【００７３】
ノードＮ１の電位は、先に説明した通り、期間Ｔ１ではＶＬ１ｒｅｓになり、期間Ｔ３ではＶＣＬＩＰＬになる。ノードＮ２の電位は、期間Ｔ１及びＴ３ともに電源電圧ＳＶＤＤとなる。期間Ｔ３から次の行の画素１０の読み出しの期間Ｔ１に遷移する際に、ノードＮ１の電位はＶＬ１ｒｅｓ−ＶＣＬＩＰＬだけ変動する。ノードＮ２の電位は、電源電圧ＳＶＤＤのままである。ノードＮ１及びＮ２の電位差（ＶＬ１ｒｅｓ−ＶＣＬＩＰＬ）−ＳＶＤＤ）×列数Ｎだけ、保持容量４０に充放電電流が流れる。その充放電電流を供給し、期間Ｔ１にノードＮ２の電位を電源電圧ＳＶＤＤに固定するのは、シフト部３０のＮＭＯＳトランジスタ４０１とＰＭＯＳトランジスタ１４０である。仮に、ＰＭＯＳトランジスタ１４０が無かったとすると、保持容量４０の数は例えば５０００列以上、ＰＭＯＳトランジスタ４０１から一番遠い箇所の保持容量４０までの配線抵抗は例えば５００Ω以上となる。その場合、ノードＮ２の電位が静定するまでに数μｓｅｃという長い期間が必要となってしまう。それに対して、図６では、ノードＮ２を電源電圧ＳＶＤＤに固定するＰＭＯＳトランジスタ１４０がシフト部３０と反対側に配置されているので、ＰＭＯＳトランジスタ１４０と４０１から一番遠い箇所は各列のノードＮ２を繋ぐ配線の中央部となる。そのため、シフト部３０のＰＭＯＳトランジスタ４０１だけでリセットする場合に比べ、配線抵抗、リセットする保持容量が半分となり、ＣＲの時定数としては約四分の一となる。よって、静定時間を約四分の一に短縮することができる。それにより、読み出し動作時間の短縮、及びコマ速の向上を図ることができる。
【００７４】
次に、太陽光のような強い光が画素１０に照射された場合における期間Ｔ２の動作を説明する。太陽光のような強い光が画素１０に照射された場合、光電変換部ＰＤからあふれ出した電荷（電子）により電荷電圧変換部ＦＤの電位が低下するので、垂直信号線Ｌ１により伝達されたノイズレベルもリセットレベルから低下する。
【００７５】
ここで、仮に、シフト部３０が保持容量４０の第２の電極４２の電位をシフトしない場合を考える。この場合、ＮＭＯＳトランジスタ１０４は、スイッチ６０により取り込まれた垂直信号線Ｌ１の電位がそのままゲートに入力され、垂直信号線Ｌ１の電位を、上式（５）に示すクリップ電位Ｖｃｌｉｐにクリップする。つまり、クリップ電位Ｖｃｌｉｐは、リセットレベルから上式（６）の電圧だけ低下したレベルになる。しかし、本実施形態のＮＭＯＳトランジスタ１０４の閾値電圧Ｖｔｈはマイナスであり、また、駆動力を上げるため、例えばトランジスタのＷ長をＮＭＯＳトランジスタ１０３よりも１０倍程大きくした場合、Δｏｖ２もほぼ０となる。それにより、ＶＬ１ｒｅｓ≦Ｖｃｌｉｐとなり、リセットレベルよりもクリップレベルが高くなってしまい、ＮＭＯＳトランジスタ１０４からクリップ電圧が出力されてしまい、正しいリセットレベルが出力されない。これにより、ＣＤＳ回路５０がＣＤＳ処理を正しくできなくなってしまう。
【００７６】
そのため、本実施形態では、シフト部３０が保持容量４０の第２の電極４２の電位を式（１２）のΔＶＮ２だけ低下させる。この場合、ＮＭＯＳトランジスタ１０４は、垂直信号線Ｌ１の電位から式（３）のΔＶＮ１だけ低下した電位がゲートに入力され、垂直信号線Ｌ１の電位を、上式（７）に示すクリップ電位ＶｃｌｉｐＨにクリップする。
【００７７】
つまり、クリップ電位ＶｃｌｉｐＨは、リセットレベルから式（１３）の電圧だけ低下したレベルになる。
ＶＬ１ｒｅｓ−ＶｃｌｉｐＨ＝（Ｖｔｈ２＋Δｏｖ２）＋ΔＶＮ１      ・・・（１３）
【００７８】
（Ｖｔｈ２＋Δｏｖ２）＋ΔＶＮ１の下限は、ＶＬ１ｒｅｓとＶｃｌｉｐＨとが一致する値となる０が好ましい。この条件を式で表すと、式（１４）となる。
０≦（Ｖｔｈ２＋Δｏｖ２）＋ΔＶＮ１      ・・・（１４）
【００７９】
式（１４）から、式（１５）が導かれる。式（１５）を満たすΔＶＮ１だけ低下した電位がＮＭＯＳトランジスタ１０４のゲートに入力されれば、リセットレベルよりもクリップレベルを低くすることができる。
−（Ｖｔｈ２＋Δｏｖ２）≦ΔＶＮ１      ・・・（１５）
【００８０】
すなわち、式（３）及び（１５）により、シフト部３０は、式（１６）を満たすΔＶＮ２だけ保持容量４０の第２の電極４２の電位を低下させれば、リセットレベルよりもクリップレベルを低くすることができる。
−（Ｖｔｈ２＋Δｏｖ２）／Ｋ≦ΔＶＮ２      ・・・（１６）
【００８１】
ΔＶＮ２を大きくしすぎると、リセットレベルとクリップレベルの電位差が大きくなり、効果的に高輝度黒沈み現象の抑制ができなくなってしまう。そのため、出来る限り、−（Ｖｔｈ２＋Δｏｖ２）／Ｋ≒ΔＶＮ２となるように、ΔＶＮ２を設定することが望ましい。
【００８２】
本実施形態では、ノードＮ２を電源電圧ＳＶＤＤに固定するためのＰＭＯＳトランジスタ１４０がシフト部３０と反対側に配置されている例を説明したが、両側にシフト部３０を配置した図８の構成をとることも可能である。２個のシフト部３０のＰＭＯＳトランジスタ４０１が両側からノードＮ２を電源電圧ＳＶＤＤにリセットすることで、同様の効果を得ることができる。
【００８３】
以上のように、ＮＭＯＳトランジスタ１０４がデプレッション型の際には、期間Ｔ１では、ノードＮ２の配線を両側から電源電圧ＳＶＤＤにリセットすることにより、配線抵抗、リセットする保持容量が半分となり、ＣＲの時定数としては約四分の一となる。よって、静定時間を約四分の一に短縮することができる。それにより、読み出し動作時間の短縮、及びコマ速の向上を図ることができる。期間Ｔ２では、ノードＮ２を振り下げることにより、リセットレベルよりもクリップ電位を低くすることができ、また、−（Ｖｔｈ２＋Δｏｖ２）／Ｋ≒ΔＶＮ２となるように、ΔＶＮ２を設定することで、リセットレベルとクリップ電位との差を小さくする。これにより、高輝度黒沈み現象の発生を効果的に抑制することができる。
【００８４】
また、本実施形態によれば、垂直信号線Ｌ１の電位をシフトしてＮＭＯＳトランジスタ１０４のゲートにフィードバックしているため、画素の特性ばらつき（閾値電圧のばらつき）の影響を抑制することができる。
【００８５】
（第３の実施形態）
本発明の第３の実施形態による撮像装置１００について説明する。撮像装置１００とシフト部３０は、第２の実施形態２と同様に、それぞれ、図１及び図５の構成を有する。図９は、本実施形態によるクリップ部２０、保持容量４０及びスイッチ６０が複数列分配置された回路図を示す。以下、図９が図６と異なる点を説明する。
【００８６】
第２の実施形態（図６）では、ノードＮ２を電源電圧ＳＶＤＤに固定するためのＰＭＯＳトランジスタ１４０はシフト部３０の反対側に一つ配置されている。これに対し、本実施形態（図９）では、ノードＮ２を電源電圧ＳＶＤＤにリセットするためのＰＭＯＳトランジスタ１４０はノードＮ２を繋ぐ配線に複数箇所設けられている。複数のＰＭＯＳトランジスタ１４０が複数箇所でリセットすることで、リセットするＰＭＯＳトランジスタ１４０の一つ当たりの配線抵抗、リセットする保持容量が低下するため、よりＣＲの時定数を低下させ、静定時間をより短縮することができる。ノードＮ２をリセットするためのＰＭＯＳトランジスタ１４０の配置間隔は、例えば、１００列毎、１０００列毎など適宜調整してもよい。
【００８７】
本実施形態の動作は、第２の実施形態の動作（図７）と同じである。本実施形態は、上記の効果の他に、第２の実施形態の効果も同様に得られる。
【００８８】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る撮像装置１００の構成例を示す図である。図１０は、図１に対して、ＰＭＯＳトランジスタ１４０が追加されている。以下、本実施形態が第２の実施形態と異なる点を説明する。ＰＭＯＳトランジスタ１４０は、ソースが電源電圧ＳＶＤＤのノードに接続され、ドレインがノードＮ２に接続され、ゲートが信号ＰＣＬＩＰ＿Ｂを入力する。シフト部３０は、図５に示す回路を有し、ＰＭＯＳトランジスタ１４０は図５のＰＭＯＳトランジスタ４０１と同じく、期間Ｔ１及びＴ３（図７）にノードＮ２を電源電圧ＳＶＤＤに固定するためのスイッチである。
【００８９】
図１１は、本実施形態によるクリップ部２０、保持容量４０及びスイッチ６０が複数列分配置された回路図である。以下、図１１が図９と異なる点を説明する。図９では、ノードＮ２を電源電圧ＳＶＤＤに固定するためのＰＭＯＳトランジスタ１４０はノードＮ２を繋ぐ配線に複数箇所設けられている。これに対し、本実施形態（図１１）では、ノードＮ２をＳＶＤＤ電位にリセットするためのＰＭＯＳトランジスタ１４０は、複数の保持容量４０毎に設けられている。すなわち、複数のＰＭＯＳトランジスタ１４０は、複数の保持容量４０に対応して設けられる。保持容量４０と同数のＰＭＯＳトランジスタ１４０を設け、リセットするＰＭＯＳトランジスタ１４０の一つ当たりの配線抵抗、リセットする保持容量がより低下するため、よりＣＲの時定数を低下させ、静定時間をより短縮することができる。
【００９０】
本実施形態の動作は、第２の実施形態の動作（図７）と同じである。本実施形態は、上記の効果の他に、第２の実施形態の効果も同様に得られる。
【００９１】
（第５の実施形態）
本発明の第５の実施形態の撮像装置１００について説明する。撮像装置１００とシフト部３０は、第４の実施形態と同様に、それぞれ、図１０及び図５の構成を有する。本実施形態では、ＮＭＯＳトランジスタ１０４及び増幅トランジスタ１０３は、同一ウエル内に形成されている点が、第４の実施形態と異なっている。
【００９２】
図１２は、第４の実施形態の撮像装置１００の断面図である。画素Ｐウエル５０１の中に、画素１０の光電変換部ＰＤ、転送部１０１、電荷電圧変換部ＦＤ、増幅トランジスタ（出力部）１０３、及びリセットトランジスタ１０２が形成されている。図１２では１画素分しか図示していないが、実際には二次元行列状に複数の画素１０が配置されている。画素領域から離れた場所に、周辺回路用ＰＭＯＳのＮウエル５０２の中にＰＭＯＳトランジスタ１０８が形成され、周辺回路用ＮＭＯＳのＰウエル５０３の中にＮＭＯＳトランジスタ１０９とＮＭＯＳトランジスタ１０４が形成されている。ＮＭＯＳトランジスタ１０４のチャネル領域５０４にはＮ型のイオン種が注入されており、ＮＭＯＳトランジスタ１０９よりも閾値が低くなっている。
【００９３】
図１３は、第５の実施形態５の撮像装置１００の断面図である。図１３の符号は、図１０と対応している。図１３では、図１２と異なり、ＮＭＯＳトランジスタ１０４及び増幅トランジスタ１０３は、同一の画素Ｐウエル５０１内に形成されている。図１３では１画素分しか図示していないが、二次元行列状に配置された複数の画素１０の端にＮＭＯＳトランジスタ１０４が配置されている。クリップ部２０のＮＭＯＳトランジスタ１０４を画素Ｐウエル５０１内に形成する理由は、画素用ＮＭＯＳトランジスタの閾値は周辺回路用ＮＭＯＳトランジスタよりも低くすることが一般的であるからである。なぜなら、垂直出力線Ｌ１の電位のリセットレベルは、上式（１）に記載の通り、下記のようになる。
ＶＬ１ｒｅｓ＝ＶＲＥＳＨ−Ｖｔｈ０（リセットトランジスタ１０２の閾値電圧）−Ｖｔｈ１（増幅トランジスタ１０３の閾値電圧）−Δｏｖ１（増幅トランジスタ１０３のオーバードライブ電圧）
【００９４】
リセットトランジスタ１０２の閾値電圧と増幅トランジスタ１０３の閾値電圧が高いと、その分だけ垂直信号線Ｌ１のリセットレベルが低下してしまう。また、垂直信号線Ｌ１の信号電圧の下限は、定電流源１１２をカットオフしない電位で決まっているため、その結果、リセットレベルが低下すると、動作レンジが狭くなるという問題が起きてしまう。そのため、画素用ＮＭＯＳトランジスタの閾値は周辺回路用ＮＭＯＳトランジスタよりも低くし、動作レンジを広げ、信号振幅をできるだけ大きくするよう、画素用ＮＭＯＳトランジスタの閾値を低くする。
【００９５】
ＮＭＯＳトランジスタ１０４の閾値電圧を下げることのメリットは、シフト部３０によってノードＮ２をシフトする電圧を小さくすることができることである。上式（８）のように、ＶＬ１ｒｅｓ−ＶｃｌｉｐＨ＝（Ｖｔｈ２＋Δｏｖ２）−ΔＶＮ１が成立するが、ＮＭＯＳトランジスタ１０４の閾値電圧Ｖｔｈ２が大きいと、それに応じてΔＶＮ１も大きくする必要がある。期間Ｔ２のノードＮ２の電位のシフト量を小さくすることでノイズレベルの読み出し（Ｎ読み）時の電源電圧及びグランド電位の変動を抑制することができ、ＣＤＳ回路５０のＣＤＳ処理の精度を上げることができ、画質の悪化を抑制することができる。
【００９６】
本実施形態の動作は、第２の実施形態の動作（図７）と同じである。本実施形態は、上記の効果の他に、第２の実施形態の効果も同様に得られる。
【００９７】
（第６の実施形態）
本発明の第６の実施形態の撮像装置１００について説明する。撮像装置１００とシフト部３０は、第４の実施形態と同様に、それぞれ、図１０及び図５の構成を有する。図１４は、本実施形態の撮像装置１００の駆動方法を示すタイミングチャートである。「ＦＤ」〜「Ｎ２」は、各ノードの電位を示す。「ＰＲＥＳ」〜「ＰＣＬＩＰＣ」は、各駆動パルスを示す。本実施形態（図１４）は、第２の実施形態（図７）に対して、期間Ｔ３が異なる。以下、図１４が図７と異なる期間Ｔ３を説明する。
【００９８】
期間Ｔ３において、画素１０の光信号レベルをサンプリングしなければならないため、スイッチトランジスタ１０９にパルスＰＣＬＩＰＬを印加してオンさせ、ノードＮ１の電位を電位ＶＣＬＩＰＬに書き換える。この電位ＶＣＬＩＰＬは、定電流源１１２をカットオフしない範囲で低く設定する。このとき、垂直信号線Ｌ１の電位は、ＶＣＬＩＰＬ−Ｖｔｈ２（ＮＭＯＳトランジスタ１０４の閾値電圧）−Δｏｖ２（ＮＭＯＳトランジスタ１０４のオーバードライブ電圧）よりも低い電位とはならないようにクリップされる。ノードＮ２は、フローティング状態となる。これにより、ノードＮ１の電位変化分、ノードＮ２の電位は変動する。ノードＮ１の電位ＶＮ１の電位変化量ΔＶＮ１は式（１７）で表される。
ΔＶＮ１＝ＶＬ１ｒｅｓ−ΔＶＮ１−ＶＣＬＩＰＬ      ・・・（１７）
【００９９】
ノードＮ１の電位が変動したことに応じて、ノードＮ２の電位も変動する。ノードＮ２の電位ＶＮ２は、式（１８）となる。
ＶＮ２＝Ｖ１−Ｋ×ΔＶＮ１      ・・・（１８）
【０１００】
複数の画素１０の各々は、電荷電圧変換部ＦＤがリセットされた状態の期間Ｔ２で垂直信号線Ｌ１に第１の信号を出力し、転送部１０１により光電変換部ＰＤの電荷が電荷電圧変換部ＦＤへ転送された状態で垂直信号線Ｌ１に第２の信号を出力する。第１の信号はノイズレベルであり、第２の信号は光信号レベルである。ＰＭＯＳトランジスタ１４０及び４０１は、画素１０が第１の信号を出力する期間Ｔ２及び第２の信号を出力する期間Ｔ３では、信号ＰＣＬＩＰ＿Ｂがハイレベルであるので、第２の電極４２（ノードＮ２）を電源電圧（第１の電圧）ＳＶＤＤのノードから切断する。また、画素１０が第２の信号を出力する期間Ｔ３では、第２の電極４２は、フローティング状態になる。
【０１０１】
ノードＮ２の電位をフローティングにすることにより、ノードＮ１の電位変化に応じてノードＮ２の電位も追従して変動するため、保持容量４０に流れる充放電電流を抑制でき、充放電電流による電源電圧及びグランド電位が変動することを抑制することができる。これにより、ノイズの発生及び画質の悪化を抑制することができる。本実施形態の撮像装置１００は、各列の垂直信号線Ｌ１に対応する第２の電極４２の各々に、電源電圧ＳＶＤＤを供給するＰＭＯＳトランジスタ１４０を有する。これにより、本実施形態の撮像装置１００は、全ての列の第２の電極４２に対して共通の電圧源から電源電圧ＳＶＤＤを供給する場合に比して、第２の電極４２の電位を電源電圧ＳＶＤＤにリセットするための期間である期間Ｔ１を短縮することができる。
【０１０２】
（第７の実施形態）
図１５は、本発明の第７の実施形態に係る撮像装置７００の構成例を示す回路図である。本実施形態（図１５）は、第４の実施形態（図１０）に対して、クリップ部２０の代わりにクリップ部７２０が設けられる。以下、本実施形態が第４の実施形態と異なるクリップ部７２０を説明する。
【０１０３】
撮像装置７００は、クリップ部７２０を有する。クリップ部７２０は、ゲート接地型増幅回路７０５と、ソース接地型増幅回路の一部を構成するクリップ用トランジスタ７０６を含む。例えば、ゲート接地型増幅回路７０５及びクリップ用トランジスタ７０６は、図１１と同様に、複数列設けることができる。
【０１０４】
複数列の垂直信号線Ｌ１には、それぞれ、複数のクリップ７２０が接続される。複数のクリップ部７２０の各々は、ゲート接地型増幅回路７０５とソース接地型増幅回路７０６とを有する。ゲート接地型増幅回路７０５は、第１のトランジスタ７０４を有する。第１のトランジスタ７０４は、ドレインが電流源負荷（トランジスタ）７１１に接続され、ソースが垂直信号線Ｌ１に接続され、ゲートが保持容量４０の第１の電極４１に接続される。ソース接地型増幅回路７０６は、第２のトランジスタ７１０を有する。第２のトランジスタ７１０は、ゲートが第１のトランジスタ７０４のドレインに接続され、ドレインが垂直信号線Ｌ１に接続され、ソースが電源電圧ＳＶＤＤのノードに接続される。
【０１０５】
ゲート接地型増幅回路７０５は、定電流源７１１及びＮＭＯＳトランジスタ７０４を含む。クリップ用トランジスタ７０６は、ソースが接地されたＰＭＯＳトランジスタ７１０を有し、垂直出力線Ｌ１の定電流源１１２とともにソース接地増幅回路を構成している。
【０１０６】
定電流源７１１は、ゲートが固定電位（例えばグランド電位）のノードに接続され、ソースが電源電圧ＳＶＤＤのノードに接続され、ドレインがＮＭＯＳトランジスタ７０４及びソース接地増幅回路７０６に接続されたＰＭＯＳトランジスタである。定電流源７１１は、ＮＭＯＳトランジスタ７０４に定電流を供給する電流源負荷として機能する。
【０１０７】
ＮＭＯＳトランジスタ７０４は、ゲートが保持容量４０の第１の電極４１に接続され、ソースが垂直信号線Ｌ１及びクリップ用ＭＯＳトランジスタ７０６のドレインに接続されている。ＮＭＯＳトランジスタ７０４は、ドレインが定電流源７１１及びクリップ用トランジスタ７０６のゲートに接続されている。ＮＭＯＳトランジスタ７０４は、ゲートに供給された電圧（クリップ電位）からの垂直信号線Ｌ１（ソース）の電位の低下量を増幅して、増幅した電圧をドレインから出力する。
【０１０８】
クリップ用トランジスタ７０６のゲートは、ゲート接地型増幅回路７１１の出力ノードに接続され、且つＮＭＯＳトランジスタ７０４のドレインに接続されている。クリップ用ＭＯＳトランジスタ７０６は、ソースが電源電圧ＳＶＤＤのノードに接続され、ドレインがＮＭＯＳトランジスタ７０４のソース及び垂直信号線Ｌ１に接続されたＰＭＯＳトランジスタである。ソース接地型増幅回路７０６のゲートは、ＮＭＯＳトランジスタ７０４のドレインの出力電圧を受ける。クリップ用ＭＯＳトランジスタ７０６は、クリップ電位ＶｃｌｉｐＨからの垂直信号線Ｌ１の電位の低下量が小さい場合に比べて、その低下量が大きい場合に、大きな電圧をＮＭＯＳトランジスタ７０４のソースに帰還する。
【０１０９】
ＮＭＯＳトランジスタ７０４は、クリップ電位ＶｃｌｉｐＨからの垂直信号線Ｌ１の電位の低下量が小さい場合に比べて、その低下量が大きい場合に、大きな電圧がクリップ用ＭＯＳトランジスタ７０６によりソースに帰還される。
【０１１０】
このような構成により、次に示すようなクリップ動作を行うことができる。垂直信号線Ｌ１の電位が低下して、ＮＭＯＳトランジスタ７０４がオンすると、ノードＮ３の電位が低下し、クリップ用ＭＯＳトランジスタ７０６がオンする。つまり、クリップ用ＭＯＳトランジスタ７０６のゲートには、垂直信号線Ｌ１の電位の変化に対して正の利得がかかった電位が供給される。そのため、クリップ用ＭＯＳトランジスタ７０６のドレイン電流が、垂直信号線Ｌ１の電位の低下に伴って急激に増加する。クリップ用ＭＯＳトランジスタ７０６は、クリップ電位ＶｃｌｉｐＨからの垂直信号線Ｌ１の電位の低下量が小さい場合に比べて、その低下量が大きい場合に大きな電圧をＮＭＯＳトランジスタ７０４のソースに帰還する。電流源負荷７１１とソース接地型増幅回路７０６に流れる電流の総和が、垂直信号線Ｌ１の定電流源１１２を流れる電流値と等しくなった所で、垂直信号線Ｌ１の電位が落ち着く。
【０１１１】
ここで、ＮＭＯＳトランジスタ７０４の電流源負荷となるＰＭＯＳトランジスタ７１１に流れる電流値を定電流源１１２に流れる電流よりも小さく設定し、ゲート接地増幅回路７０５のゲインを上げることがクリップ動作の効率上好ましい。また、同様の理由から、クリップ用ＭＯＳトランジスタ７０６を含むソース接地型増幅回路のトランスコンダクタンスを、定電流源７１１とＮＭＯＳトランジスタ７０４よりも大きくすることが好ましい。
【０１１２】
例えば、ゲート接地型増幅回路７０５の電流値を、垂直信号線Ｌ１の定電流源１１２の電流の１／Ｍとする。ここで、垂直信号線Ｌ１の定電流源１１２の電流値をＩ１とし、Ｍは１＜Ｍとする。垂直信号線Ｌ１の電位が低下して、ＮＭＯＳトランジスタ７０４のソースの電位が低下し、ＮＭＯＳトランジスタ７０４がオンすることにより、ドレイン電流を流し出す。このとき、ＮＭＯＳトランジスタ７０４は垂直信号線Ｌ１の定電流源１１２の１／Ｍしか電流を流すことができないため、ＮＭＯＳトランジスタ７０４において、ゲート及びソース間電圧Ｖｇｓの増大に伴い、ドレイン（ノードＮ３）の電位が急激に低下する。この急激なノードＮ３の電位の低下により、ソース接地型増幅回路（ＰＭＯＳトランジスタ）７０６がオンし、ソース接地型増幅回路７０６のドレイン電流が急激に増加する。
【０１１３】
最終的に、ＮＭＯＳトランジスタ７０４の流す電流値がＩ１×１／Ｍ、クリップ用ＭＯＳトランジスタ７０６を含むソース接地型増幅回路の流す電流がＩ１×（Ｍ−１）／Ｍとなったところで、クリップ部（クリップ回路）７２０は安定状態となる。
【０１１４】
ここで、クリップ用ＭＯＳトランジスタ７０６のトランスコンダクタンスが、定電流源７１１とＮＭＯＳトランジスタ７０４よりも十分に大きいとする。また、垂直信号線Ｌ１の電位をクリップする際に、定電流源７１１とＮＭＯＳトランジスタ７０４とが飽和領域で動作するとする。
【０１１５】
垂直信号線Ｌ１の電位のクリップ電位は、前述のように、ＶＲＥＳＨ−Ｖｔｈ０−Ｖｔｈ１−Δｏｖ１−ΔＶＮ１−Ｖｔｈ４（ＮＭＯＳトランジスタ７０４の閾値電圧）−Δｏｖ４（ＮＭＯＳトランジスタ７０４のオーバードライブ電圧）である。従って、リセットレベルから（＋ΔＶＮ１＋Ｖｔｈ４＋Δｏｖ４）だけ低下した電位になる。
【０１１６】
上述したように、本実施形態におけるＮＭＯＳトランジスタ７０４が流す電流値は、垂直信号線Ｌ１の定電流源１１２が流す電流値の１／Ｍとしているため、オーバードライブ電圧Δｏｖ４をより小さくすることができる。従って、垂直信号線Ｌ１のノイズレベルが低下したときに、クリップされる垂直信号線Ｌ１の電位を高くすることが出来、垂直信号線Ｌ１のダイナミックレンジを確保する事が出来る。
【０１１７】
第１〜第７の実施形態は、適宜変形、組み合わせ等が可能である。例えば、信号電荷として電子、増幅トランジスタ１０３としてＮ型ＭＯＳトランジスタを用いたが、信号電荷としてホール、増幅トランジスタ１０３としてＰ型ＭＯＳトランジスタを用いることも可能である。この場合には、黒沈みによってノイズレベルの電圧が上昇することになるため、一定値以上に上昇しないようにクリップ動作を行う。この場合には、クリップするトランジスタとしてＰ型ＭＯＳトランジスタを用いることができる。レベルシフト量もこのＰ型ＭＯＳトランジスタに合わせて適宜調整すればよい。
【０１１８】
また、画素１０の構成も増幅トランジスタ１０３のゲート電位（電荷電圧変換部ＦＤの電位）を切り替える例を示したが、これに限定さない。例えば、増幅ＭＯＳトランジスタ１０３のソース側もしくはドレイン側に増幅ＭＯＳトランジスタ１０３に流れる電流を制御する選択ＭＯＳトランジスタを設ける構成にしてもよい。
【０１１９】
（第８の実施形態）
図１６は、本発明の第８の実施形態に係る撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像装置８２０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、第１〜第７の実施形態の撮像装置１００又は７００が用いられる。
【０１２０】
レンズ等の光学系である光学部８１０は、被写体からの光を撮像装置８２０の複数の画素１０が２次元状に配列された画素部に結像させ、被写体の像を形成する。撮像装置８２０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。撮像装置８２０から出力された信号は、映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【０１２１】
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像装置８２０及び映像信号処理部８３０の駆動タイミングを制御する。
【０１２２】
第１〜第８の実施形態によれば、電荷電圧変換部ＦＤがリセットされた状態で垂直信号線Ｌ１のリセットレベルを保持容量４０に保持する際の、保持容量４０の第２の電極４２の電位変動を抑制し、静定時間を短縮することが可能となる。これにより、撮像装置１００及び７００の高速化、及びコマ速向上を図ることが可能となる。
【０１２３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【０１２４】
１０  画素、６０  スイッチ、４０  保持容量、３０  シフト部、２０  クリップ部、１３０，１４０  トランジスタ
【図１】
0006351404.tif 000002
【図２】
0006351404.tif 000003
【図３】
0006351404.tif 000004
【図４】
0006351404.tif 000005
【図５】
0006351404.tif 000006
【図６】
0006351404.tif 000007
【図７】
0006351404.tif 000008
【図８】
0006351404.tif 000009
【図９】
0006351404.tif 000010
【図１０】
0006351404.tif 000011
【図１１】
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【図１２】
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【図１３】
0006351404.tif 000014
【図１４】
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【図１５】
0006351404.tif 000016
【図１６】
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