(57)【特許請求の範囲】
【請求項１】
真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第１導電型で高不純物密度の電荷読出領域と、
前記電離箱領域の上部において、前記電荷読出領域を囲むように設けられた、第１導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記下部電極コンタクト層とは異なる固定電位を維持するように設けられた電荷経路誘導領域であって、前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第２導電型で前記下部電極コンタクト層よりも低不純物密度の前記電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化したことを特徴とする電磁波検出素子。
【請求項２】
前記電離箱領域の上面から測って、前記電荷読出領域は、前記電荷収集領域よりも深く形成されていることを特徴とする請求項１に記載の電磁波検出素子。
【請求項３】
前記電離箱領域の上面から測って、前記電荷経路誘導領域は、前記電荷読出領域よりも深く形成されていることを特徴とする請求項２に記載の電磁波検出素子。
【請求項４】
前記電荷収集領域は、前記電荷読出領域の下面及び側面の全体を囲むように形成されていることを特徴とする請求項１に記載の電磁波検出素子。
【請求項５】
前記絶縁膜の上に、前記電荷読出領域を囲み、且つ前記電荷収集領域と対向するように、ゲート電極が配置されていることを特徴とする請求項１〜３のいずれか１項に記載の電磁波検出素子。
【請求項６】
真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第２導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第１導電型で高不純物密度の第１及び第２の電荷読出領域と、
前記電離箱領域の上部において、前記第１及び第２の電荷読出領域を囲むように設けられた、第１導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第２導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第１の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第１の転送ゲート電極と、
平面パターン上、前記第２の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第２の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記第１及び第２の転送ゲート電極に印加する電圧により、前記第１及び第２の電荷読出領域に転送される電荷を振り分けることを特徴とする電磁波検出素子。
【請求項７】
前記分配障壁形成領域の周辺に、前記第１及び第２の電荷読出領域とは離間して配置された第１導電型で高不純物密度の排出ドレイン領域と、
平面パターン上、前記排出ドレイン領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された排出ゲート電極と、
を更に備え、前記第１の転送ゲート電極、前記第２の転送ゲート電極及び前記排出ゲート電極に印加する電圧により、前記第１の電荷読出領域、前記第２の電荷読出領域及び前記排出ドレイン領域に転送される電荷を振り分けることを特徴とする請求項６に記載の電磁波検出素子。
【請求項８】
前記分配障壁形成領域の中央に、前記分配障壁形成領域よりも高不純物密度で第２導電型の分配障壁コンタクト領域を更に備えることを特徴とする請求項６又は７に記載の電磁波検出素子。
【請求項９】
真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第１導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第２導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第１導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備え、前記下部電極コンタクト層と前記電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする電磁波検出素子。
【請求項１０】
前記電荷収集領域の上に、第２導電型で前記電荷経路誘導領域よりも高不純物密度の電荷ピニング層を更に備えることを特徴とする請求項８に記載の電磁波検出素子。
【請求項１１】
前記電荷収集領域の下から前記電荷経路誘導領域の下に延在する、第１導電型で前記電離箱領域よりも高不純物密度のスカート領域を更に備えることを特徴とする請求項８又は９に記載の電磁波検出素子。
【請求項１２】
前記電荷経路誘導領域の底部に接して前記電離箱領域の内部に埋め込まれた、第２導電型で前記下部電極コンタクト層よりも低不純物密度の誘導電界補助領域を更に備えることを特徴とする請求項８又は９に記載の電磁波検出素子。
【請求項１３】
前記電荷経路誘導領域の一部に埋め込まれた、第２導電型で前記電離箱領域よりも高不純物密度のウェル領域を更に備えることを特徴とする請求項８、９又は１１に記載の電磁波検出素子。
【請求項１４】
真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に局在して設けられた第２導電型の分配障壁形成領域と、
前記分配障壁形成領域の周辺に配置された、第１導電型で高不純物密度の第１及び第２の電荷読出領域と、
前記電離箱領域の上部において、前記第１及び第２の電荷読出領域を囲むように設けられた、第１導電型で前記電荷読出領域よりも低不純物密度の電荷収集領域と、
前記電荷収集領域の周辺の前記電離箱領域の上面を占有するように、前記電離箱領域の上部に、前記電荷収集領域に接して設けられた、第２導電型で前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷経路誘導領域の上面に接して、前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記第１の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第１の転送ゲート電極と、
平面パターン上、前記第２の電荷読出領域に近接した前記絶縁膜の上に配置され、前記絶縁膜を介して前記電荷収集領域と対向して配置された第２の転送ゲート電極と、
前記電荷経路誘導領域の上方に位置する前記絶縁膜上に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
、前記下部電極コンタクト層と前記電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記第１及び第２の転送ゲート電極に印加する電圧により、前記第１及び第２の電荷読出領域に転送される電荷を振り分けることを特徴とする固体撮像装置。
【請求項１５】
真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、
前記電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、
前記電離箱領域の上部の一部に設けられた第１導電型で前記電離箱領域よりも高不純物密度の電荷収集領域と、
前記電荷収集領域から少なくとも一部が離間し、且つ前記電荷収集領域を囲むように設けられた第２導電型の電荷経路誘導領域であって、前記下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、
前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所において、前記電荷収集領域の端部側に前記電荷経路誘導領域に対向して設けられた、第１導電型で高不純物密度の電荷読出領域と、
前記電荷読出領域と前記電荷経路誘導領域とが対向した箇所に露出した前記電離箱領域上に設けられた絶縁膜と、
平面パターン上、前記電荷収集領域と前記電荷経路誘導領域とが離間した箇所の前記絶縁膜の上に配置された転送ゲート電極と、
前記電荷経路誘導領域の内部に設けられ、前記電荷読出領域に電気的に接続された電気回路と
を備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置し、
前記下部電極コンタクト層と前記電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、前記電荷収集領域の前面に接する一部の領域に中性領域を残して、前記電離箱領域の全体を空乏化した状態において、
マトリクス状に配置された前記単位画素のそれぞれにおいて、前記転送ゲート電極に印加する電圧により、前記電荷収集領域の上面から前記電荷読出領域に電荷を転送することを特徴とする固体撮像装置。
【請求項１６】
前記複数個の単位画素をマトリクス状に配置したピクセルアレイ領域を囲むように、前記半導体チップ上に集積化された周辺回路・ＩＯ領域と、
前記周辺回路・ＩＯ領域を囲むように、前記半導体チップ上に集積化された高電圧印加領域と
を更に備え、前記高電圧印加領域は、前記半導体チップの最外周を囲むようにリング状に配置された第２導電型のウェルを備え、該リング状のウェルと前記下部電極コンタクト層が電気的に短絡されていることを特徴とする請求項１４又は１５に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高エネルギー放射線や近赤外光等の電磁波を検出する電磁波検出素子、及びこの電磁波検出素子を１次元又は２次元に周期的に配列した固体撮像装置に関する。  
【背景技術】
【０００２】
高エネルギー放射線を半導体検出器で検出するためには、高エネルギー放射線（荷電粒子）の飛程よりも厚い空乏層を半導体中に形成することが必要である。例えば、原子半径の小さいシリコン（Ｓｉ）を用いた場合では、１０ｋｅＶの軟Ｘ線の検出に３００μｍ程度の厚みの空乏層が必要になる。このため、従来の放射線用半導体検出器は、厚い単結晶半導体基板を用い、半導体基板を全空乏化させた構造を採用している（特許文献１参照。）。半導体基板を全空乏化するためには、極低不純物密度の半導体基板を用い、半導体基板の裏面側を正電位として、半導体基板に高い逆バイアス電圧をかけて、半導体基板を「電離箱領域」として用いる。
【０００３】
半導体基板の表面には、電離箱領域で電離した電荷を収集するｐ型の電荷検出領域が設けられている。半導体基板の表面には、更に電荷検出領域に電気的に接続された信号検出回路や信号処理回路等の電気回路（電子回路）も集積化されている。半導体基板の表面に電気回路を集積化するためには、厚い単結晶半導体基板を支持基板とするＳＯＩ構造が好適である。即ち、半導体基板の表面に配置されたＳＯＩ酸化膜の上に設けられた薄い単結晶半導体層（ＳＯＩ半導体層）を利用して、電気回路が集積化される。
【０００４】
このような従来型の放射線用半導体検出器の構造では、電離箱領域となる厚い半導体基板の表面電位が変化すると、表面電位の変化によって、電気回路を構成しているＭＯＳトランジスタのしきい値電圧が変調され、電気回路の特性に影響を与える。表面電位の変動を防ぐために、従来は半導体基板の上部にｐ型の埋め込み領域を形成して電位を固定化し、ＳＯＩ半導体層のＭＯＳトランジスタの特性を安定化させる方法が採用されている。
【０００５】
しかし、ｐ型の埋め込み領域に、高エネルギー放射線で発生した電荷である正孔（ホール）の一部が取り込まれて、信号のロスになるため、半導体検出器の量子効率の低下を招き、又エネルギー弁別精度にも影響を与える。量子効率の低下を軽減するために、埋め込み領域の面積を減らし、電荷検出領域の面積を大きくする方法が考えられるが、そのようにすると、電荷検出領域の寄生容量が増えるため、電荷−電圧変換利得が減り、感度が小さくなる。又、面積が減ればｐ型の埋め込み領域上のＳＯＩ半導体層のトランジスタの数が減る。電荷検出領域の上のＳＯＩ半導体層にトランジスタを置くことも可能であるが、電離箱領域の電位が固定されないため、電荷検出領域の上の電気回路の動作が不安定になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭５９−５２８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の問題点を鑑み、本発明は、高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第１導電型で高不純物密度の電荷読出領域と、(d)電離箱領域の上部において、電荷読出領域を囲むように設けられた、第１導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(e)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第２導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(f)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(g)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第１の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化する。
【０００９】
本発明の第２の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第２導電型の分配障壁形成領域と、(d)分配障壁形成領域の周辺に配置された、第１導電型で高不純物密度の第１及び第２の電荷読出領域と、(e)電離箱領域の上部において、第１及び第２の電荷読出領域を囲むように設けられた、第１導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(f)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第２導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(g)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(h)平面パターン上、第１の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第１の転送ゲート電極と、(i)平面パターン上、第２の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第２の転送ゲート電極と、(j)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第２の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、第１及び第２の転送ゲート電極に印加する電圧により、第１及び第２の電荷読出領域に転送される電荷を振り分ける。
【００１０】
本発明の第３の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に設けられた第１導電型で電離箱領域よりも高不純物密度の電荷収集領域と、(d)電荷収集領域から少なくとも一部が離間し、且つ電荷収集領域を囲むように設けられた第２導電型の電荷経路誘導領域であって、下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、 (e)電荷収集領域と電荷経路誘導領域とが離間した箇所において、電荷収集領域の端部側に電荷経路誘導領域に対向して設けられた、第１導電型で高不純物密度の電荷読出領域と、(f)電荷読出領域と電荷経路誘導領域とが対向した箇所に露出した電離箱領域上に設けられた絶縁膜と、(g)平面パターン上、電荷収集領域と電荷経路誘導領域とが離間した箇所の絶縁膜の上に配置された転送ゲート電極と、(h)電荷経路誘導領域の内部に設けられ、電荷読出領域に電気的に接続された電気回路とを備える電磁波検出素子であることを要旨とする。第３の態様に係る電磁波検出素子においては、下部電極コンタクト層と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、転送ゲート電極に印加する電圧により、電荷収集領域の上面から電荷読出領域に電荷を転送する。
【００１１】
本発明の第４の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に局在して設けられた第２導電型の分配障壁形成領域と、(d)分配障壁形成領域の周辺に配置された、第１導電型で高不純物密度の第１及び第２の電荷読出領域と、(e)電離箱領域の上部において、第１及び第２の電荷読出領域を囲むように設けられた、第１導電型で電荷読出領域よりも低不純物密度の電荷収集領域と、(f)電荷収集領域の周辺の電離箱領域の上面を占有するように、電離箱領域の上部に、電荷収集領域に接して設けられた、第２導電型で下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、(g)電荷経路誘導領域の上面に接して、電離箱領域上に設けられた絶縁膜と、(h)平面パターン上、第１の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第１の転送ゲート電極と、(i)平面パターン上、第２の電荷読出領域に近接した絶縁膜の上に配置され、絶縁膜を介して電荷収集領域と対向して配置された第２の転送ゲート電極と、(j)電荷経路誘導領域の上方に位置する絶縁膜上に設けられ、電荷読出領域に電気的に接続された電気回路とを備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置した固体撮像装置であることを要旨とする。第４の態様に係る固体撮像装置においては、下部電極コンタクト層と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、マトリクス状に配置された単位画素のそれぞれにおいて、第１及び第２の転送ゲート電極に印加する電圧により、第１及び第２の電荷読出領域に転送される電荷を振り分ける。
【００１２】
本発明の第５の態様は、(a)真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域と、(b)電離箱領域の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層と、(c)電離箱領域の上部の一部に設けられた第１導電型で電離箱領域よりも高不純物密度の電荷収集領域と、(d)電荷収集領域から少なくとも一部が離間し、且つ電荷収集領域を囲むように設けられた第２導電型の電荷経路誘導領域であって、下部電極コンタクト層よりも低不純物密度の電荷経路誘導領域と、 (e)電荷収集領域と電荷経路誘導領域とが離間した箇所において、電荷収集領域の端部側に電荷経路誘導領域に対向して設けられた、第１導電型で高不純物密度の電荷読出領域と、(f)電荷読出領域と電荷経路誘導領域とが対向した箇所に露出した電離箱領域上に設けられた絶縁膜と、(g)平面パターン上、電荷収集領域と電荷経路誘導領域とが離間した箇所の絶縁膜の上に配置された転送ゲート電極と、(h)電荷経路誘導領域の内部に設けられ、電荷読出領域に電気的に接続された電気回路とを備える単位画素を、同一の半導体チップ上に複数個マトリクス状に配置した固体撮像装置であることを要旨とする。第５の態様に係る固体撮像装置においては、下部電極コンタクト層と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域の前面に接する一部の領域に中性領域を残して、電離箱領域の全体を空乏化した状態において、マトリクス状に配置された単位画素のそれぞれにおいて、転送ゲート電極に印加する電圧により、電荷収集領域の上面から電荷読出領域に電荷を転送する。
【発明の効果】
【００１３】
本発明によれば、高い量子効率と感度が得られ、且つ電離箱領域の上方に配置される電気回路を安定に動作させることができる電磁波検出素子及びこの電磁波検出素子を配列した固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図２】図２（ａ）は、第１の実施形態に係る電磁波検出素子にビルトイン電位のみが加わっている状態で、図１の軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄの各断面方向に沿った深さ方向の電位分布を示す図で、図２（ｂ）は、電荷読出領域の電位を＋３Ｖの値に設定した場合における、図１の軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄの各断面方向に沿った深さ方向の電位分布を示す図である。
【図３】第１の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に測って、２００μｍまでにおけるＺ方向電位分布を示す図である。
【図４】図１の軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄの各断面方向に沿って、第１の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に３０μｍまで測った場合における空乏化電位のＺ方向分布を示す図である。
【図５】第１の実施形態に係る電磁波検出素子のピクセルサイズを４０μｍ角とし、電荷収集領域のスカート部の半幅（中央から端部まで測った長さ）Ｗを、Ｗ＝１２μｍ，１６μｍ，２０μｍ，２４μｍ，２８μｍと変えた場合の水平方向（Ｘ方向）の電位分布を示す図である。
【図６】本発明の第２の実施形態に係る電磁波検出素子の概略を説明する模式的な上面図（平面図）である。
【図７】第２の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図８】第２の実施形態に係る電磁波検出素子のゲート電極の半幅Ｗ＝２０μｍとした場合において、ゲート電極に加える電圧を、＋３Ｖ，０Ｖ，−３Ｖ，−５Ｖ及び−１０Ｖと変化したときの、ゲート電極の下方に位置する電離箱領域の表面における水平方向電位分布を示す図である。
【図９】第２の実施形態に係る電磁波検出素子のゲート電極に印加するバイアス電圧を、一定値＝−１０Ｖに維持し、ゲート電極のサイズ（半幅）を変えたときの、ゲート電極の下方に位置する電離箱領域の表面における水平方向電位分布を示す図である。
【図１０】第２の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に測って、２００μｍまでにおけるＺ方向電位分布を示す図である。
【図１１】図１に示した軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄと等価な図７の各断面方向に沿って、第２の実施形態に係る電磁波検出素子の電離箱領域の表面から裏面方向に３０μｍまで測った場合における空乏化電位のＺ方向分布を示す図である。
【図１２】第２の実施形態に係る電磁波検出素子のピクセルサイズを４０μｍ角とし、ゲート電極の半幅（中央から端部まで測った長さ）Ｗを、Ｗ＝１２μｍ，１６μｍ，２０μｍ，２８μｍと変えた場合の水平方向（Ｘ方向）の電位分布を示す図である。
【図１３】本発明の第３の実施形態に係る電磁波検出素子の概略を説明する模式的な上面図（平面図）である。
【図１４】図１３のXIV−XIV方向に沿った第２の実施形態に係る電磁波検出素子の階段断面を示す模式的な鳥瞰図である。
【図１５】図１３のXIV−XIV方向に沿ってＸ方向を定義した場合において、第２の実施形態に係る電磁波検出素子のＸ方向断面に沿った電位分布を示す模式図である。
【図１６】第２の実施形態に係る電磁波検出素子をロックインピクセルとして用いる場合、ロックインピクセルの構成に好適な、排出ゲート電極及び転送ゲート電極の種々の平面配置パターンを例示する模式的な平面図である。
【図１７】第３の実施形態に係る電磁波検出素子を距離画像センサとして用いる場合の動作を説明するタイミング図である。
【図１８】図１３のXIV−XIV方向に沿った階段断面に対応する面からみた他の構造を説明する第３の実施形態の変形例（第１変形例）に係る電磁波検出素子の模式的な鳥瞰図である。
【図１９】図１３のXIV−XIV方向に沿った階段断面に対応する面からみた更に他の構造を説明する第３の実施形態の第２変形例に係る電磁波検出素子の模式的な鳥瞰図である。
【図２０】本発明の第４の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図２１】本発明の第５の実施形態に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図２２】本発明の第５の実施形態の変形例に係る電磁波検出素子の概略を説明する模式的な鳥瞰断面図である。
【図２３】図２０に例示した第４の実施形態に係る電磁波検出素子を単位画素として、単位画素をマトリクス状に配列した第４の実施形態に係る固体撮像装置のチップ上の配置パターンを説明する模式的な上面図（平面図）である。
【図２４】第４の実施形態に係る固体撮像装置の単位画素の概略構成を４トランジスタ型のＣＭＯＳ画素として説明する場合において、４つのトランジスタの接続関係を示す等価回路図を中心に示す模式図である。
【図２５】第４の実施形態に係る固体撮像装置のチップの全体の平面パターンを説明する模式的な上面図である。
【図２６】第４の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図２５のXXIV−XXIV方向からみた断面に対応する面を手前側の面として表示した、第４の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図２７】第４の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図２５のXXIV−XXIV方向からみた断面に対応する面を手前側の面として表示した、第４の実施形態の変形例（第１変形例）に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図２８】図２５のXXIV−XXIV方向からみた断面に対応する面を手前側の面として表示した、第４の実施形態の第２変形例に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図２９】第５の実施形態に係る電磁波検出素子を単位画素として、複数の単位画素をマトリクス状に配列した場合において、図２５のXXIV−XXIV方向からみた断面に対応する面を手前側の面として表示した、第５の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【図３０】その他の実施形態に係る固体撮像装置のチップ構造を説明する模式的な鳥瞰図である。
【発明を実施するための形態】
【００１５】
以下に本発明の第１〜第５の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
以下の第１〜第５の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型がｐ型、第２導電型がｎ型としても構わない。第１導電型がｎ型、第２導電型がｐ型の場合は、信号電荷としての電荷は電子となるが、第１導電型がｐ型、第２導電型がｎ型の場合は、信号電荷としての電荷は正孔（ホール）となることは、勿論である。又、以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって、例えば、紙面を９０度回転すれば「左右」と「上下」は交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。  
【００１７】
（第１の実施形態）
図１の鳥瞰断面図に示すように、本発明の第１の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第１導電型（ｎ型）の半導体からなる電離箱領域１２と、電離箱領域１２の下部に設けられた第２導電型（ｐ型）で高不純物密度の下部電極コンタクト層１１と、電離箱領域１２の上部の一部に局在して設けられた第１導電型で高不純物密度の電荷読出領域１６と、電離箱領域１２の上部において、電荷読出領域１６の下面及び側面の全体を囲むように設けられた、第１導電型で電荷読出領域１６よりも低不純物密度の電荷収集領域１３と、電荷収集領域１３の周辺の電離箱領域１２の上面を占有するように、電離箱領域１２の上部に、電荷収集領域１３に接して設けられた、第２導電型で下部電極コンタクト層１１よりも低不純物密度の電荷経路誘導領域１４ａと、電荷経路誘導領域１４ａの上面に接して、電離箱領域１２上に設けられた絶縁膜２１と、電荷経路誘導領域１４ａの上方に位置する絶縁膜２１上に設けられ、電荷読出領域１６に電気的に接続された電気回路３１ａとを備える。「ＳＯＩ絶縁膜」として機能する絶縁膜２１を電離箱領域１２の上に配置し、更にＳＯＩ絶縁膜上の薄い半導体層を「ＳＯＩ半導体層」とすることにより、電離箱領域１２を支持基板とするＳＯＩ構造が実現できる。電気回路３１ａはＳＯＩ半導体層中に集積化されている。
【００１８】
電離箱領域１２としては、比抵抗７〜８ｋΩｃｍ程度の半導体基板が使用可能であり、シリコン（Ｓｉ）基板であれば、不純物密度６×１０11ｃｍ-3程度のｎ型基板を採用可能である。ｐ型であれば、比抵抗２０〜３０ｋΩｃｍ程度のＳｉ基板が入手可能である。又、軟Ｘ線等の放射線測定の目的であれば、Ｓｉよりも原子番号の大きなゲルマニウム（Ｇｅ）、テルル化カドミウム（ＣｄＴｅ）やテルル化亜鉛カドミウム（ＺｎＣｄＴｅ）等を用いてもよい。この第１の実施形態に係る電磁波検出素子において、下部電極コンタクト層１１と電荷読出領域１６との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域１３の前面に接する一部の領域に中性領域を残して、電離箱領域１２の全体が空乏化される。
【００１９】
電離箱領域１２の下側を裏面として、近赤外光の場合、電離箱領域１２の裏面から光が入射する。電離箱領域１２の裏面端には、高濃度で薄い下部電極コンタクト層１１を形成する。電離箱領域１２は、高比抵抗半導体基板（極低不純物密度半導体基板）であり、この下部電極コンタクト層１１に高い負電圧を加えることにより、電離箱領域１２の大部分の領域を空乏化させる。厚い半導体基板からなる電離箱領域１２の表面には、別の電荷経路誘導領域（埋め込み領域）１４ａを形成し、この電荷経路誘導領域１４ａには、０Ｖ又は、小さい負の電圧を加える。電離箱領域１２の上部の中央部には、電離箱領域１２中で発生した電荷を検出する電荷読出領域１６があり、電荷読出領域１６に接触するように電荷読出領域１６を囲う電荷収集領域１３が形成されている。図１では、この電荷収集領域１３は、電荷経路誘導領域１４ａの下まで広げている。電荷読出領域１６に対し下部電極コンタクト層１１に高い負電圧を加えて電離箱領域１２を全空乏化させると表面の電荷経路誘導領域１４ａと下部電極コンタクト層１１との間でパンチスルーが生じ、大きなホール電流が電荷経路誘導領域１４ａから流れる。そこで、第１の実施の形態に係る電磁波検出素子では、電荷収集領域１３の前面近傍の電離箱領域１２に中性領域が残る程度に、裏面から加える負バイアスを設定する。しかし、電離箱領域１２の中性領域には電界がないため、電荷が拡散でしか移動できず、電荷検出の速度が遅くなり、又、拡散によって隣接画素に取り込まれる電荷が増える。又熱的に発生する電荷が常時存在することになり、その一部が信号検出の際に取り込まれると、ノイズが増加することになる。これは、見方を変えれば、電荷読出領域１６及び電荷収集領域１３の静電容量が増えると考えることもでき、電荷電圧変換利得が低下する。
【００２０】
図１の構造では、電離箱領域１２の中性領域に残留する電荷を電荷収集領域１３を介して電荷読出領域１６に引き抜く動作により、この中性領域を空乏化する。まず、このような構造において、電荷読出領域１６と電荷経路誘導領域１４ａとの間にバイアスが加えられていない場合、即ちビルトイン電位のみが加わっている状態では、電離箱領域１２の裏面から、表面までの電位分布は、図２（ａ）のようになる。軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄの各断面における電位分布の一部に平坦な領域が生じ、ここが中性領域になる。特に、軸Ａ−Ａ方向の断面で測られた電荷読出領域１６の直下には、多くの残留電荷が生じる。そこで、図１に示す構造において、電荷読出領域１６の電位を電荷経路誘導領域１４ａに対して逆方向バイアスが加わるような電位に設定する。即ち、例えば、電荷読出領域１６の電位を＋３Ｖ等の値に設定する。このときの電離箱領域１２の裏面から、表面までの電位分布は、図．２（ｂ）のようになる。軸Ａ−Ａ方向の断面でも、電荷読出領域１６以外の領域が空乏化し、中性領域であった領域の電位が上昇する。この電位の上昇によって、軸Ｂ−Ｂ，  軸Ｃ−Ｃ，  軸Ｄ−Ｄの各断面における中性領域にあった電荷も電荷読出領域１６に流れ出し、電位が上昇して空乏化する。その結果，水平方向の電位勾配が発生する。この電位勾配は、図１が１つの画素であり、同じ構造が２次元的に繰り返されるとすると画素境界が最も低く、画素の中央にある電荷読出領域１６が最も高い分布となるため、１つの画素の空乏層内で発生する電荷は、その画素内の電荷読出領域１６に集められる。即ち、電荷収集構造が実現できる。
【００２１】
図３−５は、図１の構造に対する電位分布のシミュレーション結果を示している。２００μｍの厚さの電離箱領域１２（比抵抗７ｋΩｃｍ，不純物密度０．６×１０12ｃｍ-3程度の半導体基板）に、裏面から−１２０Ｖの逆方向バイアスを印加し、電離箱領域１２を空乏化し、電荷経路誘導領域１４ａには−２Ｖを印加、又電荷収集部（電荷読出領域１６）は、＋３Ｖに設定している。図３は、表面から裏面までの深さ２００μｍのＺ方向の全体、図４は、表面から３０μｍまでのＺ方向の空乏化電位の分布を示している。このように、電荷経路誘導領域１４ａの直下となる軸Ｃ−Ｃ方向軸Ｄ−Ｄ方向では、電荷に対するバリヤが形成され、電荷読出領域１６下に電荷が集められる電位分布が形成される。図５は、ピクセルサイズを４０μｍ角とした場合の水平方向の電位分布を示している。電荷読出領域１６と下部電極コンタクト層１１との間の高電界によって表面付近に集められた電荷は、電位の一番高いところに達して、その後、水平方向に移動するが、図５に示すように、電荷読出領域１６に集められるような電位分布が形成されている。図５では、電荷収集のために加えた電荷収集領域１３のスカート部の中央からの幅ＷをＷ＝１２μｍ，１６μｍ，２０μｍ，２４μｍ，２８μｍと変化させたときの電位分布も示している。このように、電荷収集領域１３のスカート部の幅を広くした方が、水平方向の電位の変化が大きく、大きな電界が形成できることが分かる。
【００２２】
第１の実施形態に係る電磁波検出素子によれば、図１に示すように、電荷読出領域１６と、この電荷読出領域１６の側面と底面のすべてを囲む電荷収集領域１３とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域１６の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子を実現することができる。即ち、大きな電離箱領域１２の中に発生した電荷が、電離箱領域１２中のどこの領域であっても、1つの小さい電荷読出領域１６に集めることができる。
【００２３】
第１の実施形態に係る電磁波検出素子によれば、ＳＯＩ構造を利用して、ＳＯＩ半導体層となる薄い半導体層の下の電離箱領域１２の表面に電荷経路誘導領域１４ａを埋め込んで、電荷経路誘導領域１４ａの電位を固定しているので、電荷経路誘導領域１４ａの上方に配置されたＳＯＩ半導体層のＭＯＳトランジスタからなる電気回路３１ａの動作を安定化できる。更に、電荷経路誘導領域１４ａが電離箱領域１２に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。
【００２４】
第１の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域１４ａによってポテンシャルバリヤを形成する際に、電離箱領域１２がパンチスルーする問題あるいは、電離箱領域１２に中性領域が残留する問題を、電荷読出領域１６の電位を中性領域の電位よりも高くすることで電離箱領域１２を完全空乏化させて解決し、電離箱領域１２のどの深さの電荷も表面側の電荷読出領域１６に集めることができる。
【００２５】
（第２の実施形態）
図６及び図７は、本発明の第２の実施形態に係る電磁波検出素子を示している。第２の実施形態に係る電磁波検出素子では、電離箱領域１２中で発生した電荷を検出するための電荷読出領域１６に接するように電荷収集領域１７を形成するとともに、ＳＯＩ構造を構成するＳＯＩ半導体層をゲート電極３２として用いて、ゲート電極３２に負電圧を印加し、電離箱領域１２の表面（界面）にホールを蓄積し、電離箱領域１２の表面電位をピニングする。第２の実施形態に係る電磁波検出素子の構造によって暗電流を低減する。又、電荷収集領域１７を空乏化することによりその電位は、電離箱領域１２よりも高くなるので、中央の電荷読出領域１６に電荷（電子）を集める方向の電界が形成され、電荷収集構造が実現される。
【００２６】
図８は、第２の実施形態に係る電磁波検出素子のゲート電極３２の半幅Ｗ＝２０μｍの場合において、ゲート電極３２に加える電圧を、＋３Ｖ，０Ｖ，−３Ｖ，−５Ｖ及び−１０Ｖと変化したときの、ゲート電極３２の下方に位置する電離箱領域１２の表面における水平方向電位分布を示している。一方、図９は、第２の実施形態に係る電磁波検出素子のゲート電極３２に印加するバイアス電圧を一定値＝−１０Ｖに維持し、ゲート電極３２のサイズ（半幅）を変えたときの、ゲート電極３２の下方に位置する電離箱領域１２の表面における水平方向電位分布を示している。
【００２７】
ゲート電極３２に−３Ｖ及び−５Ｖの負電圧を加えることにより、電離箱領域１２の表面電位が変化し、ゲート電極３２に−１０Ｖを加えたときには、ゲート電極３２の下の電位が、電荷経路誘導領域１４ｂとほぼ同電位になっている。これは、ゲート電極３２に印加した負電圧によってホールが誘起され、ゲート電極３２によるピニングが生じていることを示している。
【００２８】
図９は、ゲート電極３２に−１０Ｖを加えた状態で、ゲート電極３２の半幅Ｗ（ゲート幅＝２Ｗ）をＷ＝１２μｍ，１６μｍ，２０μｍ，２４μｍ，２８μｍと変えたときの、電離箱領域１２を構成している半導体基板の表面の電位分布を示している。ゲート電極３２の半幅Ｗ＝１２μｍ，１６μｍ，２０μｍ，２４μｍ，２８μｍのいずれの場合についても、負電圧−１０Ｖを加えたことによって電離箱領域１２の表面電位が、電荷経路誘導領域１４ｂの電位とほぼ同じになり、これによってホールが誘起され、ピニングが生じていることが分かる。
【００２９】
図１０、図１１及び図１２は、第２の実施形態に係る電磁波検出素子の構造に対する電位分布のシミュレーション結果を示している。２００μｍの厚さの電離箱領域１２（比抵抗７ｋΩｃｍ，不純物密度０．６×１０12ｃｍ-3程度の半導体基板）に、裏面から−１２０Ｖの逆方向バイアス電圧を印加し、電離箱領域１２を空乏化し、電荷経路誘導領域１４ａには−２Ｖを印加、又電荷収集部（電荷読出領域１６）は、＋３Ｖに設定している。又ゲート電極３２には、−１０Ｖを加えている。
【００３０】
図１０は、表面から裏面までの深さ方向の０〜２００μｍの全体、図１１は、表面から３０μｍまでの深さ方向の空乏化電位の分布を示している。図１１では、既に図１に示した軸Ａ−Ａ，軸Ｂ−Ｂ，軸Ｃ−Ｃ，軸Ｄ−Ｄと等価な断面方向が、図７に対して定義されている。図１１に示すように、電荷経路誘導領域１４ａの直下となる軸Ｃ−Ｃ方向、軸Ｄ−Ｄ方向（図１参照。）では、電荷に対するバリヤが形成され、電荷読出領域１６下に電荷が集められる電位分布が形成される。図１２は、ピクセルサイズを４０μｍ角とした場合の水平方向の電位分布を示している。電界によって表面付近に集められた電荷は、電位の一番高いところに達して，  その後、水平方向に移動するが、図１２に示すように、電荷読出領域１６に集められるような電位分布が形成されている。図１２では、ゲート電極３２の幅ＷをＷ＝１２μｍ，１６μｍ，２０μｍ，２８μｍと変えたときの電位分布も示している。このように、ゲート電極３２の直下の領域で大きく電位が変化し、適度なゲート電極３２の幅２Ｗに設定することで、全体的に大きな電界が形成できることが分かる。
【００３１】
第２の実施形態に係る電磁波検出素子によれば、図６及び図７に示すように、電荷読出領域１６と、この電荷読出領域１６を囲むように配置された、電荷読出領域１６よりも浅い電荷収集領域１７とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域１６の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子を実現することができる。即ち、第１の実施形態に係る電磁波検出素子と同様に、大きな電離箱領域１２の中に発生した電荷が、電離箱領域１２中のどこの領域であっても、1つの小さい電荷読出領域１６に集めることができる。
【００３２】
第２の実施形態に係る電磁波検出素子によれば、ＳＯＩ構造を利用して、ＳＯＩ半導体層となる薄い半導体層の下の電離箱領域１２の表面に電荷経路誘導領域１４ｂを埋め込んで、電荷経路誘導領域１４ｂの電位を固定しているので、第１の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域１４ｂの上方に配置されたＳＯＩ半導体層のＭＯＳトランジスタからなる電気回路３１ａの動作を安定化できる。更に、第１の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域１４ｂが電離箱領域１２に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。
【００３３】
第２の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域１４ｂによってポテンシャルバリヤを形成する際に、電離箱領域１２がパンチスルーする問題あるいは、電離箱領域１２に中性領域が残留する問題を、電荷読出領域１６の電位を中性領域の電位よりも高くすることで電離箱領域１２を完全空乏化させて解決し、電離箱領域１２のどの深さの電荷も表面側の電荷読出領域１６に集めることができる。
【００３４】
（第３の実施形態）
図１３及び図１４に示すように、本発明の第３の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域１２と、電離箱領域１２の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層１１と、電離箱領域１２の上部の一部に局在して設けられた第２導電型の分配障壁形成領域２０ａと、分配障壁形成領域２０ａの周辺に配置された、第１導電型で高不純物密度の第１の電荷読出領域１８ｂ１及び１８ｄ１並びに第２の電荷読出領域１８ａ１及び１８ｃ１と、電離箱領域１２の上部において、第１の電荷読出領域１８ｂ１及び１８ｄ１並びに第２の電荷読出領域１８ａ１及び１８ｃ１を囲むように設けられた、第１導電型で電荷読出領域よりも低不純物密度の電荷収集領域１７と、電荷収集領域１７の周辺の電離箱領域１２の上面を占有するように、電離箱領域１２の上部に、電荷収集領域１７に接して設けられた、第２導電型で下部電極コンタクト層１１よりも低不純物密度の電荷経路誘導領域１４ｂと、電荷経路誘導領域１４ｂの上面に接して、電離箱領域１２上に設けられた絶縁膜２１と、平面パターン上、第１の電荷読出領域に近接した絶縁膜２１の上に配置され、絶縁膜２１を介して電荷収集領域１７と対向して配置された第１の転送ゲート電極３５ｂ１及び３５ｄ１と、平面パターン上、第２の電荷読出領域に近接した絶縁膜２１の上に配置され、絶縁膜２１を介して電荷収集領域１７と対向して配置された第２の転送ゲート電極３５ａ１及び３５ｃ１と、電荷経路誘導領域１４ｂの上方に位置する絶縁膜２１上に設けられ、電荷読出領域に電気的に接続された電気回路３１ｂ，３１ｃ，３１ｄ及び３１ｅとを備えてロックインピクセルを構成している。第１の転送ゲート電極３５ｂ１及び３５ｄ１並びに第２の転送ゲート電極３５ａ１及び３５ｃ１は、それぞれ、絶縁膜２１を介したＳＯＩ構造を利用したゲート電極構造を構成している。図１３及び図１４に示すように、分配障壁形成領域２０ａの中央には、分配障壁形成領域２０ａよりも高不純物密度で第２導電型の分配障壁コンタクト領域１９を更に備える。
【００３５】
第３の実施形態に係る電磁波検出素子は、下部電極コンタクト層１１と電荷読出領域との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域１７の前面に接する一部の領域に中性領域を残して、電離箱領域１２の全体を空乏化した状態において、第１の転送ゲート電極３５ｂ１及び３５ｄ１並びに第２の転送ゲート電極３５ａ１及び３５ｃ１に印加する電圧により、第１の電荷読出領域１８ｂ１及び１８ｄ１並びに第２の電荷読出領域１８ａ１及び１８ｃ１に転送される電荷を振り分ける。
【００３６】
第３の実施形態に係る電磁波検出素子によれば、図１３及び図１４に示すように、第１の電荷読出領域１８ｂ１及び１８ｄ１並びに第２の電荷読出領域１８ａ１及び１８ｃ１の合計４つの電荷読出領域が椀型の分配障壁形成領域２０ａを囲むように配置され、４つの電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１を介して分配障壁形成領域２０ａを囲むように、電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１よりも浅い電荷収集領域１７が配置され、電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１と電荷収集領域１７とで電荷収集構造を形成しているので、大きな面積の画素でも、電荷を検出する電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１の面積を微小にすることができ、高い量子効率と高い電荷電圧変換利得により、極めて高い感度の電磁波検出素子をロックインピクセルとして実現することができる。即ち、第１及び第２の実施形態に係る電磁波検出素子と同様に、大きな電離箱領域１２の中に発生した電荷が、電離箱領域１２中のどこの領域であっても、第１の転送ゲート電極３５ｂ１及び３５ｄ１並びに第２の転送ゲート電極３５ａ１及び３５ｃ１に印加する電圧により、４つの電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１に分配することができるロックインピクセルが実現できる。
【００３７】
第３の実施形態に係る電磁波検出素子によれば、ＳＯＩ構造を利用して、ＳＯＩ半導体層となる薄い半導体層の下の電離箱領域１２の表面に電荷経路誘導領域１４ｂを埋め込んで、電荷経路誘導領域１４ｂの電位を固定しているので、第１及び第２の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域１４ｂの上方に配置されたＳＯＩ半導体層のＭＯＳトランジスタからなる電気回路３１ａの動作を安定化できる。更に、第１及び第２の実施形態に係る電磁波検出素子と同様に、電荷経路誘導領域１４ｂが電離箱領域１２に対して、収集した電荷に対するポテンシャルバリヤを形成するため、電荷のロスがない。
【００３８】
第３の実施形態に係る電磁波検出素子によれば、電荷経路誘導領域１４ｂによってポテンシャルバリヤを形成する際に、電離箱領域１２がパンチスルーする問題あるいは、電離箱領域１２に中性領域が残留する問題を、電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１の電位を中性領域の電位よりも高くすることで電離箱領域１２を完全空乏化させて解決し、電離箱領域１２のどの深さの電荷も表面側の電荷読出領域１８ａ１，１８ｂ１，１８ｃ１，１８ｄ１に分配することができる。
【００３９】
図１３の平面図から分かるように、第１の転送ゲート電極３５ｂ１及び３５ｄ１並びに第２の転送ゲート電極３５ａ１及び３５ｃ１を囲むように、グローバルゲート電極３４が、ＳＯＩ構造を利用したゲート電極として環状に設けられている。グローバルゲート電極３４によって、第２の実施形態に係る電磁波検出素子と同様に、電荷を一旦収集することができる。即ち、第３の実施形態に係る電磁波検出素子は、第２の実施形態に係る電磁波検出素子の構造を基本としながらロックインピクセルを構成している。
【００４０】
環状に設けられたグローバルゲート電極３４の内部において、第１の転送ゲート電極３５ｂ１及び３５ｄ１が対角方向のペアとして配列され、第２の転送ゲート電極３５ａ１及び３５ｃ１とが他の対角方向のペアとして配列されている。グローバルゲート電極３４によって一旦集められた電荷は、第１の転送ゲート電極３５ｂ１及び３５ｄ１並びに第２の転送ゲート電極３５ａ１及び３５ｃ１にそれぞれ周期的に印加される電圧により、第１の電荷読出領域１８ｂ１及び１８ｄ１並びに第２の電荷読出領域１８ａ１及び１８ｃ１に順次転送され、振り分けられる。
【００４１】
図１３の平面図に示すように、対角線方向に配列された第１の転送ゲート電極３５ｂ１及び３５ｄ１のペア及び第２の転送ゲート電極３５ａ１及び３５ｃ１のペアの合計４つのゲート電極を用い、各画素を光源に同期させることにより、周期的な光信号の検出を行うロックインピクセルによる撮像デバイスを実現することができる。
図１５には、図１３のXIV−XIV方向に沿ったＸ方向の断面の電位分布が示されているが、深さ方向の電位分布については、最も電位の高い点での電位が示されている。一対の第１の転送ゲート電極３５ｂ１及び３５ｄ１に加える転送電圧をＶG1、一対の第２の転送ゲート電極３５ａ１及び３５ｃ１に加える転送電圧をＶG2として、相対的に高レベルの電圧（Ｈ），低レベルの電圧（Ｌ）を与えることにより、一旦グローバルゲート電極３４の下に集めた電子が、第１の電荷読出領域１８ｄ１及び第２の電荷読出領域１８ａ１にそれぞれ周期的に転送されるような制御を行うことができることが分かる。これを実現するために、グローバルゲート電極３４に加える電圧は、ＶG1とＶG2に対して高レベル又は低レベルの電圧を加えることで実現される電位レベルの中間レベルになるように設定する。このようなロックインピクセルは、光の飛行時間を画素毎に計測するセンサや、蛍光寿命を画素毎に計測するセンサ等に応用することができる。
【００４２】
ロックインピクセルとしては、図１６（ａ）に示すように、排出電圧ＶGDが印加される一対の排出ゲート電極３６ａ及び３６ｃを対角方向に配列した構造でもよい。図１６（ａ）の平面パターン配置では、電離箱領域１２の上部の一部に局在して設けられた第２導電型の分配障壁形成領域２０ａの周辺に、第１導電型で高不純物密度の第１の電荷読出領域１８ｄ２並びに第２の電荷読出領域１８ｂ２が配置され、第１の電荷読出領域１８ｄ２に近接した絶縁膜２１の上に、絶縁膜２１を介して電荷収集領域１７と対向して第１の転送ゲート電極３５ｄ２が配置され、第２の電荷読出領域１８ｂ２に近接した絶縁膜２１の上に、絶縁膜２１を介して電荷収集領域１７と対向して第２の転送ゲート電極３５ｂ２が配置されている。更に、図１６（ａ）に示すように、分配障壁形成領域２０ａの周辺に、第１の電荷読出領域１８ｄ２並びに第２の電荷読出領域１８ｂ２とは離間して、第１導電型で高不純物密度の排出ドレイン領域１８ａ及び１８ｃが対角線上に配置されている。そして図１６（ａ）の平面パターン上、排出ドレイン領域１８ａ及び１８ｃに近接して、絶縁膜２１の上に、絶縁膜２１を介して電荷収集領域１７と対向して排出ゲート電極３６ａ及び３６ｃとが配置されている。第１の転送ゲート電極３５ｄ２、第２の転送ゲート電極３５ｂ２及び排出ゲート電極３６ａ及び３６ｃに印加する電圧により、第１の電荷読出領域、第２の電荷読出領域及び排出ドレイン領域１８ａ及び１８ｃに転送される電荷が振り分けられる。図１６（ａ）の平面図では、分配障壁形成領域２０の中央には、分配障壁形成領域２０ａよりも高不純物密度で第２導電型の分配障壁コンタクト領域１９が配置されている。
【００４３】
他のロックインピクセルとしては、図１６（ｂ）に示すように、排出電圧ＶGDが印加される排出ゲート電極３６ｃを含み、第１転送電圧ＶG1を印加する第１の転送ゲート電極３７ｄ、第２転送電圧ＶG2を印加する第２の転送ゲート電極３７ａ及び第３転送電圧ＶG3を印加する第３の転送ゲート電極３７ｂを設けたトポロジーを採用することもできる。第１の転送ゲート電極３７ｄ、第２の転送ゲート電極３７ａ及び第３の転送ゲート電極３７ｂと１つの排出ゲート電極３６ｃをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。
【００４４】
更に他のロックインピクセルとしては、図１６（ｃ）に示すように、排出電圧ＶGDが印加される２つの排出ゲート電極３６ｄ及び３６ｅを含み、第１転送電圧ＶG1を印加する第１の転送ゲート電極３８ａ、第２転送電圧ＶG2を印加する第２の転送ゲート電極３８ｂ、第３転送電圧ＶG3を印加する第３の転送ゲート電極３８ｃ、第１転送電圧ＶG1を印加する第４の転送ゲート電極３８ｄ、第２転送電圧ＶG2を印加する第５の転送ゲート電極３８ｅ及び第３転送電圧ＶG3を印加する第６の転送ゲート電極３８ｆ、を設けたトポロジーを採用することもできる。第１の転送ゲート電極３８ａ〜第６の転送ゲート電極３８ｆの６個の転送ゲート電極と２つの排出ゲート電極３６ｄ及び３６ｅをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。
【００４５】
更に他のロックインピクセルとしては、図１６（ｄ）に示すように、排出電圧ＶGDが印加される３つの排出ゲート電極３６ｆ，３６ｇ及び３６ｈを含み、第１転送電圧ＶG1を印加する第１の転送ゲート電極３９ａ、第２転送電圧ＶG2を印加する第２の転送ゲート電極３９ｂ、第３転送電圧ＶG3を印加する第３の転送ゲート電極３９ｃ、第１転送電圧ＶG1を印加する第４の転送ゲート電極３９ｄ、第２転送電圧ＶG2を印加する第５の転送ゲート電極３９ｅ、第３転送電圧ＶG3を印加する第６の転送ゲート電極３９ｆ、第１転送電圧ＶG1を印加する第７の転送ゲート電極３９ｇ、第２転送電圧ＶG2を印加する第８の転送ゲート電極３９ｈ及び第３転送電圧ＶG3を印加する第９の転送ゲート電極３９ｉを設けたトポロジーを採用することもできる。第１の転送ゲート電極３９ａ〜第９の転送ゲート電極３９ｉの９個の転送ゲート電極と３つの排出ゲート電極３６ｆ，３６ｇ及び３６ｈをもつことにより、背景光の影響を除去しながら、光の飛行時間により距離を計測するセンサが実現される。
【００４６】
例として、図１６（ｂ）に示した排出電圧ＶGDが印加される排出ゲート電極３６ｃを含み、第１転送電圧ＶG1を印加する第１の転送ゲート電極３７ｄ、第２転送電圧ＶG2を印加する第２の転送ゲート電極３７ａ及び第３転送電圧ＶG3を印加する第３の転送ゲート電極３７ｂの合計４つのゲート電極をもつＴＯＦセンサの場合の距離計測の動作を説明する。
図１７は、第３の実施形態に係る距離画像センサの動作を説明するタイミング図である。比較的パルス幅の狭いパルス光を出力光（探索光）に用いて動作させる。図１７に示すように、出力光（探索光）が反射して戻ってきた到来光（受信光）のパルスを受けて、到来光（受信光）が発生させた電荷を蓄積する期間に対して、図１７に示すようなタイミングを選んで、周期的に、第１の転送ゲート電極３７ｄ、第２の転送ゲート電極３７ａ、第３の転送ゲート電極３７ｂ及び排出ゲート電極３６ｃに、第１転送電圧ＶG1、第２転送電圧ＶG2、第３転送電圧ＶG3及び排出電圧ＶGDを、それぞれ与えて動作させる。
【００４７】
（ａ）第１転送電圧ＶG1：高レベル、第２転送電圧ＶG2：低レベル、第３転送電圧ＶG3：低レベル及び排出電圧ＶGD：低レベルの期間では、発生した光電荷は、第１の電荷読出領域（ＦＤ１端子）１８ｄに転送される。
（ｂ）第２転送電圧ＶG2：高レベル、第１転送電圧ＶG1：低レベル、第３転送電圧ＶG3：低レベル及び排出電圧ＶGD：低レベルの期間では、発生した光電荷は、第２の電荷読出領域（ＦＤ２端子）１８ａに転送される。
【００４８】
（ｃ）第３転送電圧ＶG3：高レベル、第１転送電圧ＶG1：低レベル、第２転送電圧ＶG2：低レベル、及び排出電圧ＶGD：低レベルの期間では、発生した光電荷は、第３電荷読出領域（ＦＤ３端子）１８ｂに転送される。
（ｄ）排出電圧ＶGD：高レベル、第１転送電圧ＶG1：低レベル、第２転送電圧ＶG2：低レベル、及び第３転送電圧ＶG3：低レベルの期間では、発生した光電荷は、排出ドレイン領域（ドレイン端子Ｄ）１８ｃに排出される。
【００４９】
このとき、到来光（受信光）のパルスが図１７に示したような第２転送電圧ＶG2が高レベルの後半の期間となり且つ、第１転送電圧ＶG1、第３転送電圧ＶG3、排出電圧ＶGDがそれぞれ低レベルの期間から、第３転送電圧ＶG3が高レベルの前半の期間で第１転送電圧ＶG1、第２転送電圧ＶG2及び排出電圧ＶGDがそれぞれ低レベルの期間となるタイミングで到来するように設定しておくと、到来光（受信光）による光電荷は、第２の電荷読出領域（ＦＤ２端子）１８ａと、第３電荷読出領域（ＦＤ３端子）１８ｂに転送される。
【００５０】
第２の電荷読出領域（ＦＤ２端子）１８ａ及び第３電荷読出領域（ＦＤ３端子）１８ｂにそれぞれ蓄積される電荷をＱ2及びＱ3とすると：
Ｑ2＝Ｉph（Ｔ0−Ｔd）＋ＩaＴ0        ……      （１）  
Ｑ3＝ＩphＴd  ＋ＩaＴ0               ……      （２）  
で表される。ここで、Ｉphは到来光（受信光）を信号として電離箱領域１２中で発生した電荷による光電流、Ｉaは背景光により電離箱領域１２中で発生した光電流、Ｔ0は出力光（探索光）及び到来光（受信光）のパルス幅、Ｔdは光の飛行時間による光パルスの遅れ時間である。
【００５１】
一方、図１７に示したように、第１転送電圧ＶG1が高レベル、第２転送電圧ＶG2、第３転送電圧ＶG3及び排出電圧ＶGDがそれぞれ低レベルの期間には、到来光（受信光）のパルスが到来していないので、第１の電荷読出領域（ＦＤ１端子）１８ｄには背景光のみにより電離箱領域１２中で発生したる電荷が蓄積される。このとき、第１の電荷読出領域（ＦＤ１端子）１８ｄに蓄積される電荷をＱ１とすると：
Ｑ1＝ＩaＴ0               ……    （３）
この電荷Ｑ1を使って、電荷Ｑ2及び電荷Ｑ3に含まれる背景光の影響をキャンセルしながら、光の飛行時間を推定することができる。即ち、式（１），（２），（３）より光の飛行時間は次式で表される：
Ｔd＝Ｔ0(Ｑ3−Ｑ1)/(Ｑ2＋Ｑ3−２Ｑ1)  ……  （４）  
なお、図１７に示したように、排出電圧ＶGDが高レベル、第１転送電圧ＶG1、第２転送電圧ＶG2及び第３転送電圧ＶG3がそれぞれ低レベルの期間でも、背景光により電離箱領域１２中で光電荷が発生する。しかし、この期間に電離箱領域１２中で発生した光電荷は、排出ドレイン領域（ドレイン端子Ｄ）１８ｃに排出される。
【００５２】
図１７に示したような短いパルス幅の出力光（探索光）を用いて、到来光のエネルギーを第２転送電圧ＶG2が高レベル及び第３転送電圧ＶG3が高レベルの期間に集中させることで、背景光に対する影響を軽減する。更に、上のキャンセル処理で、背景光の成分をキャンセルする。これにより、背景光に対する耐性の高い光飛行時間計測を行うことができる。
【００５３】
図１８に示す第３の実施の形態の変形例（第１変形例）に係る電磁波検出素子の構造は、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１、第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の直下には、分配障壁形成領域２０ｂが位置しないようにし、断面図上、２分割されて図示されている電荷収集領域１７の間となるところに、瓢箪型の分配障壁形成領域２０ｂを深く形成している。瓢箪型の分配障壁形成領域２０ｂを設けることにより、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１、第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の下にもＺ方向（下（裏面）から）から到来する電荷に対する電位バリヤが形成される。このため、図１８に示す第３の実施の形態の変形例（第１変形例）に係る電磁波検出素子によれば、電荷が直接第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１，第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１に入るのを避けることができる。
【００５４】
図１８に示す構造では、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１、第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の下方には、分配障壁形成領域２０ｂが覆うことのないように、中央のところの分配障壁形成領域２０ｂを瓢箪型に深くしている。図１８に示す構造では、瓢箪型の分配障壁形成領域２０ｂを用いることにより、結果的に、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１や第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の下にもＺ方向の下側（下部電極コンタクト層１１側）から到来する電荷に対する電位バリヤが形成される。このため、図１８に示す第３の実施の形態の第１変形例に係る電磁波検出素子の構造によれば、電荷が直接第１の電荷読出領域１８ｄ１及び第２の電荷読出領域１８ａ１又は第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の直下の電荷収集領域１７に入るのを避けることができる。
【００５５】
図１８に示す第３の実施の形態の第１変形例とほぼ同じ効果を得ることができる構造を図１９に示す。図１９に示す第３の実施の形態の第２変形例に係る電磁波検出素子の構造では、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１、第１の転送ゲート電極３５ｄ１，第２の転送ゲート電極３５ａ１１の下方を逆Ｔ字型をなす分配障壁形成領域２０ｃの下部の水平方向に延在するスカート部で覆っている。第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１の直下となる電離箱領域１２で発生した電荷が、直接、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１のつながっている第１の出力端子Ｓ１及び第２の出力端子Ｓ２に拾われることがないように、逆Ｔ字型をなす分配障壁形成領域２０ｃでポテンシャルバリヤを形成するものである。逆Ｔ字型をなす分配障壁形成領域２０ｃを用いることによってグローバルゲート電極３４の下に電荷が一旦回り込むので、第１の転送ゲート電極３５ｄ１の下方にチャネルが形成される電圧が印加されたときに、第１の出力端子Ｓ１に、第２の転送ゲート電極３５ａ１の下方にチャネルが形成される電圧が印加されたときに第２の出力端子Ｓ２に転送される。しかしながら、図１９に示す構造において、第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１、第１の転送ゲート電極３５ｄ１，第２の転送ゲート電極３５ａ１１の下方を逆Ｔ字型をなす分配障壁形成領域２０ｃの下部のスカート部で、覆いすぎると、第１の転送ゲート電極３５ｄ１及び第２の転送ゲート電極３５ａ１による第１の電荷読出領域１８ｄ１，第２の電荷読出領域１８ａ１への電荷の転送に影響がでるので、具体的な寸法や、不純物密度の設計に留意が必要である。
【００５６】
（第４の実施形態）
図２０に示すように、本発明の第４の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域１２と、電離箱領域１２の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層１１と、電離箱領域１２の上部の一部に設けられた第１導電型で電離箱領域１２よりも高不純物密度の電荷収集領域５３と、電荷収集領域５３から少なくとも一部が離間し、且つ電荷収集領域５３を囲むように設けられた第２導電型の電荷経路誘導領域（５２ａ，５２ｈ）とを備える。電荷経路誘導領域（５２ａ，５２ｈ）は、下部電極コンタクト層１１よりも低不純物密度のｐウェル５２ａ及びｐウェル５２ｈから構成されている。図２０に示す鳥瞰断面図の手前側の断面には、見かけ上、独立したｐウェル５２ａ及びｐウェル５２ｈが露出しているが、現実には、ｐウェル５２ａとｐウェル５２ｈは一体のｐ型の領域であってもよく、独立した複数のｐ型の領域の一部として存在してもよい。
【００５７】
第４の実施形態に係る電磁波検出素子は、更に、電荷収集領域５３と電荷経路誘導領域（５２ａ，５２ｈ）とが離間した箇所において、電荷収集領域５３の端部側に電荷経路誘導領域（５２ａ，５２ｈ）に対向して設けられた、第１導電型で高不純物密度の電荷読出領域５７と、電荷読出領域５７と電荷経路誘導領域（５２ａ，５２ｈ）とが対向した箇所に露出した電離箱領域１２上に設けられた絶縁膜９１と、平面パターン上、電荷収集領域５３と電荷経路誘導領域（５２ａ，５２ｈ）とが離間した箇所の絶縁膜９１の上に配置された転送ゲート電極６１と、電荷経路誘導領域（５２ａ，５２ｈ）の内部に設けられ、電荷読出領域５７に電気的に接続された電気回路（６３，７１，７２）とを備える。電気回路（６３，７１，７２）はｐウェル５２ｈの上部に設けられた第１導電型（ｎ型）の半導体領域７１，７２をソース領域又はドレイン領域のいずれかとし、半導体領域７１と半導体領域７２の間のｐウェル５２ｈの上方に絶縁膜９１を介して配置されたゲート電極６３を有するｎＭＯＳトランジスタ（６３，７１，７２）によって、模式的に例示されている。図２０に示したｎＭＯＳトランジスタ（６３，７１，７２）は便宜上の例示であり、１個のｎＭＯＳトランジスタで第４の実施形態に係る電磁波検出素子の電気回路が構成されることを意味するものではない。実際にｐウェル５２ｈに構成される電気回路は、設計仕様により種々のトポロジーの採用が可能であり、例えば、複数のｎＭＯＳトランジスタの組み合わせを含む回路で構成することが可能である。
【００５８】
更に、第４の実施形態に係る電磁波検出素子は、電荷収集領域５３の上に第２導電型で電荷経路誘導領域（５２ａ，５２ｈ）よりも高不純物密度の電荷ピニング層５６を備える。電荷ピニング層５６と電荷収集領域５３とで埋め込みフォトダイオード（ＰＰＤ）を、電離箱領域１２の上部に構成している。又、図２０に示すように、電荷収集領域５３の下から電荷経路誘導領域（５２ａ，５２ｈ）の下に延在する、第１導電型で電離箱領域１２よりも高不純物密度のスカート領域５１ａを更に備える。図２０に示すように、スカート領域５１ａが、電荷収集領域５３の下面に金属学的に接合されているので、実際には、電荷収集領域５３とスカート領域５１ａとが一体したｎ型領域と、ｐ型の電荷ピニング層５６とで埋め込みフォトダイオード（ＰＰＤ）が構成されることになる。電離箱領域１２とこの電離箱領域１２の表面側（上面側）の埋め込みフォトダイオード（５６，５３，５１ａ）とが金属学的に接合され、電位的な結合を実現することによって、電離箱領域１２内で発生した光電子が、埋め込みフォトダイオード（５６，５３，５１ａ）の電荷収集領域５３に導かれる。
【００５９】
図２０に示す第４の実施形態に係る電磁波検出素子は、下部電極コンタクト層１１と電荷読出領域５７との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域５３の前面に接する一部の領域に中性領域を残して、電離箱領域１２の全体を空乏化した状態において、転送ゲート電極６１に印加する電圧により、電荷収集領域５３の上部に蓄積された電荷を電荷読出領域５７に転送する。図２０に示すように、スカート領域５１ａが、電荷収集領域５３の下面に金属学的に接合されているので、電離箱領域１２の全体を空乏化させることによって、電離箱領域１２の上部にスカート領域５１ａに沿った水平方向電界が形成され、この水平方向電界によって、発生した光電子を電荷収集領域５３へ収集する動作を高速に行うことができる。
図２０に示すように、第４の実施形態に係る電磁波検出素子によれば、電離箱領域１２とこの電離箱領域１２の表面側の埋め込みフォトダイオード（５６，５３，５１ａ）とが電位的に結合していることによって、電離箱領域１２内で発生した光電子が、埋め込みフォトダイオード（５６，５３，５１ａ）の電荷収集領域５３に導かれる。
【００６０】
−固体撮像装置−
図２３に示すように、本発明の第４の実施形態に係る固体撮像装置（２次元イメージセンサ）は、図２０に例示した全空乏化フォトダイオードを備える電磁波検出素子を単位画素Ｘij（ｉ＝１〜Ｍ；ｊ＝１〜Ｎ：Ｍ，Ｎはそれぞれ整数である。）として、多数の画素Ｘijを２次元マトリクス状に配列してピクセルアレイ領域１を構成したものである。ピクセルアレイ領域１は、例えば、方形状の撮像領域を構成している。図２３に示すように、ピクセルアレイ領域１の周辺には周辺回路部３ａが配置され、ピクセルアレイ領域１と周辺回路部３ａとが同一の半導体チップ上に集積化されている。周辺回路部３ａには、 水平シフトレジスタ３０３、垂直シフトレジスタ３０１及びタイミング発生回路３０２等が含まれている。
【００６１】
より具体的には、方形状のピクセルアレイ領域１の下辺部には、図２３において水平方向に示した画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1M；Ｘ21，Ｘ22，Ｘ23，……Ｘ2M；Ｘ31，Ｘ32，Ｘ33，……Ｘ3M；……ＸN1，ＸN2，ＸN3，……ＸNM方向に沿って水平シフトレジスタ３０３が設けられている。そして、ピクセルアレイ領域１の左辺部には、図２３において垂直方向に示した画素列Ｘ11，Ｘ21，Ｘ31，……，ＸN1；Ｘ12，Ｘ22，Ｘ32，……，ＸN2；Ｘ1 3，Ｘ23，Ｘ33，……，ＸN3；……；Ｘ1M，Ｘ2M，Ｘ3M，……，ＸNM方向に沿って垂直シフトレジスタ３０１が設けられている。垂直シフトレジスタ３０１及び水平シフトレジスタ３０３には、タイミング発生回路３０２が接続されている。
【００６２】
各画素列Ｘ11，Ｘ21，Ｘ31，……，ＸN1；Ｘ12，Ｘ22，Ｘ32，……，ＸN2；Ｘ13，Ｘ23，Ｘ33，……，ＸN3；……；Ｘ1M，Ｘ2M，Ｘ3M，……，ＸNMM毎に、垂直信号線Ｂ1，Ｂ2，Ｂ3，……，ＢMが設けられている。図２３の配置では、それぞれの垂直信号線Ｂ1，Ｂ2，Ｂ3，……，ＢMの上方には、負荷電流源となるＭＯＳトランジスタＱ1，Ｑ2，Ｑ3，……，ＱMが接続され、それぞれのＭＯＳトランジスタＱ1，Ｑ2，Ｑ3，……，ＱMからバイアス電圧Ｖbがそれぞれの垂直信号線Ｂ1，Ｂ2，Ｂ3，……，ＢMに印加される。
【００６３】
そして、それぞれの垂直信号線Ｂ1，Ｂ2，Ｂ3，……，ＢMの下方には、カラム処理回路ＣＬ1，ＣＬ2，ＣＬ3，……，ＣＬMが接続されている。それぞれのカラム処理回路ＣＬ1，ＣＬ2，ＣＬ3，……，ＣＬMには、ノイズキャンセル回路及びＡ／Ｄ変換回路が含まれている。ノイズキャンセル回路は、相関２重サンプリング（ＣＤＳ：Correlated Double Sampling）等により構成すればよい。
【００６４】
即ち、第４の実施形態に係る固体撮像装置では、垂直シフトレジスタ３０１によって、ピクセルアレイ領域１を各画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1M；Ｘ21，Ｘ22，Ｘ23，……Ｘ2M；Ｘ31，Ｘ32，Ｘ33，……Ｘ3M；……ＸN1，ＸN2，ＸN3，……ＸNM単位で垂直方向に走査することにより行選択がなされる。更に、水平シフトレジスタ３０３によって、各画素行Ｘ11，Ｘ12，Ｘ13，……Ｘ1M；Ｘ21，Ｘ22，Ｘ23，……Ｘ2M；Ｘ31，Ｘ32，Ｘ33，……Ｘ3M；……ＸN1，ＸN2，ＸN3，……ＸNMの画素信号を各画素列Ｘ11，Ｘ21，Ｘ31，……，ＸN1；Ｘ12，Ｘ22，Ｘ32，……，ＸN2；Ｘ13，Ｘ23，Ｘ33，……，ＸN3；……；Ｘ1M，Ｘ2M，Ｘ3M，……，ＸNMM毎に設けられた垂直信号線Ｂ1，Ｂ2，Ｂ3，……，ＢMを介して、カラム処理回路ＣＬ1，ＣＬ2，ＣＬ3，……，ＣＬMに読み出される。
【００６５】
垂直シフトレジスタ３０１の出力によって選択された１行分の信号に対して、それぞれのカラム処理回路ＣＬ1，ＣＬ2，ＣＬ3，……，ＣＬMによってノイズキャンセル処理がほどこされ、ノイズキャンセル処理後の出力が、カラム処理回路ＣＬ1，ＣＬ2，ＣＬ3，……，ＣＬM毎に設けられたＡ／Ｄ変換回路によって、Ａ／Ｄ変換され、ディジタルデータになる。ディジタルデータとなった１行分の画像データは、水平走査されて、映像信号出力端子Ｏvから外部に出力される。
【００６６】
図２３に示したイメージセンサを構成する単位画素Ｘijは、図２４に示すように４トランジスタ型のＣＭＯＳ画素に、図２０に示した全空乏フォトダイオードを適用した構造である。即ち、図２４に示すように、電荷読出領域５７に信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのゲート電極とリセットトランジスタＴＲijのソース電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＴＡijのソース電極にはスイッチングトランジスタＴＳijのドレイン電極が接続され、スイッチングトランジスタＴＳijのソース電極には垂直信号線Ｂjが接続されている。このような４トランジスタ型の画素の構成では、電荷読出領域５７に転送された電荷量に相当する電圧によって、信号読み出しトランジスタ（増幅トランジスタ）ＴＡijで増幅された出力が、スイッチングトランジスタＴＳijを介して垂直信号線Ｂjに出力される。
【００６７】
図２３の第４の実施形態に係る固体撮像装置を表面側からみたレイアウトの一例を図２５に示す。中央にピクセルアレイ領域１があり、それを取り囲うように周辺回路・ＩＯ領域３ｂ，３ｃ，３ｄ，３ｅが配置されている。周辺回路・ＩＯ領域３ｂ，３ｃ，３ｄ，３ｅのそれぞれは、周辺回路と、周辺回路の外側を囲む入出力デバイスが並んだ領域（ＩＯ領域）で構成されている。図２５において、周辺回路・ＩＯ領域３ｂ，３ｃ，３ｄ，３ｅの配置された領域の更に外側には高電圧印加領域２がある。高電圧印加領域２は、電離箱領域１２の裏面側の下部電極コンタクト層１１に大きな電圧を加えて電離箱領域１２を全空乏化させるために、下部電極コンタクト層１１と同じ高電圧（負電圧）を印加する回路が配置された領域である。
【００６８】
ピクセルアレイ領域１、周辺回路・ＩＯ領域３ｂ、高電圧印加領域２を含む、第４の実施形態に係る固体撮像装置の断面構造を図２６に示す。図２６は図２５のXXIV−XXIV方向からみた断面に対応する面を手前側の面として表示した模式的な鳥瞰図に相当する。第４の実施形態に係る固体撮像装置では、図２６に示すようにピクセルアレイ領域１の単位画素内に、ｐウェル５２ａ及び５２ｂのみが配置されている。そして、ｐウェル５２ｂを利用して、第４の実施形態に係る固体撮像装置の単位画素内にはｎＭＯＳトランジスタのみが配置されている。
【００６９】
一方、図２６に示すように、第４の実施形態に係る固体撮像装置の周辺回路・ＩＯ領域３ｂにはｐウェル５２ｄ、ｎウェル５５ｃ及びｐウェル５２ｅが互いに隣接して形成されている。ＣＭＯＳ型回路により、周辺回路やＩＯ領域の回路を実現するため、周辺回路・ＩＯ領域３ｂのｐウェル５２ｄ及びｐウェル５２ｅにはｎＭＯＳトランジスタによる電気回路が配置され、ｎウェル５５ｃにはｐＭＯＳトランジスタによる電気回路が配置されている。
【００７０】
更に、ｐウェル５２ｄ、ｎウェル５５ｃ、ｐウェル５２ｅの下面に接合するように埋込ｐ領域５４ｃが電離箱領域１２の上部に埋め込まれている。図２６に示したように、周辺回路・ＩＯ領域３ｂにおいては、埋込ｐ領域５４ｃを電離箱領域１２の上部の比較的深い位置に埋め込みながら、埋込ｐ領域５４ｃのないｎウェル５５ｂをｐウェル５２ｄの左側に隣接して配置し、周辺回路・ＩＯ領域３ｂの直下の電離箱領域１２で発生したキャリアをｎウェル５５ｂに吸収する。
【００７１】
第４の実施形態に係る固体撮像装置のチップの外周の高電圧印加領域２には、ｐウェル５２ｆ、電離箱領域１２、ｎウェル５５ｄを使ったダイオードを２重リングの型に構成し、この高電圧印加領域２に高電圧を印加する。最外周に配置されたｐウェル５２ｆと、裏面側の下部電極コンタクト層１１は、電気的に短絡され、電源Ｅ4を介して負の高電圧を印加する。高電圧印加領域２に配置されるｎウェル５５ｄには、ＧＮＤ又は、数Ｖの正の電源（ＶＤＤ）が接続されている。
【００７２】
このように、第４の実施形態に係る固体撮像装置のチップ表面側の高電圧印加領域２と裏面側の下部電極コンタクト層１１を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。仮に表面の高電圧印加領域２の周辺のｐウェル５２ｆのリングがなく、裏面側の下部電極コンタクト層１１と同電位になっていない場合は、チップ端面（ダイシング等で形成された面）に形成される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。
【００７３】
しかしながら、第４の実施形態に係る固体撮像装置では、高電圧印加領域２の周辺のｐウェル５２ｆと下部電極コンタクト層１１とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図２６に示したような第４の実施形態に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。
第４の実施形態の変形例に係る固体撮像装置では、図２７に示すようにピクセルアレイ領域１の単位画素内に、ｐウェル５２ａ及び５２ｂのみが配置されている。そして、ｐウェル５２ｂを利用して、第４の実施形態の変形例（第１変形例）に係る固体撮像装置の単位画素内にはｎＭＯＳトランジスタのみが配置されている。
【００７４】
一方、図２７に示すように、第４の実施形態の変形例に係る固体撮像装置の周辺回路・ＩＯ領域３ｂにはｎウェル５５ｂ、ｐウェル５２ｄ及びｎウェル５５ｃが互いに隣接して配置されている。そして、ｐウェル５２ｅがｎウェル５５ｃの右側にｎウェル５５ｃから離間して配置され、ｎウェル５５ｄｅがｐウェル５２ｅの右側にｐウェル５２ｅから離間して配置されている。ＣＭＯＳ型回路により、周辺回路やＩＯ領域の回路を実現するため、周辺回路・ＩＯ領域３ｂのｐウェル５２ｄにはｎＭＯＳトランジスタによる電気回路が配置され、ｎウェル５５ｃにはｐＭＯＳトランジスタによる電気回路が配置されている。
【００７５】
更に、ｎウェル５５ｂ、ｐウェル５２ｄ及びｎウェル５５ｃの下面に接合するように埋込ｎ領域５１ｂが電離箱領域１２の上部に埋め込まれている。図２７に示したように、周辺回路・ＩＯ領域３ｂにおいては、埋込ｎ領域５１ｂを電離箱領域１２の上部の比較的深い位置に埋め込み、周辺回路・ＩＯ領域３ｂの直下の電離箱領域１２で発生したキャリアを埋込ｎ領域５１ｂを介してｎウェル５５ｂ及びｎウェル５５ｃに吸収する。
【００７６】
第４の実施形態の変形例に係る固体撮像装置のチップの外周の高電圧印加領域２には、ｐウェル５２ｆ、ｐウェル５２ｆの下面に接合した埋込ｐ領域５４ｄ、電離箱領域１２、ｎウェル５５ｄを使ったダイオードを２重リングの型に構成し、この高電圧印加領域２に高電圧を印加する。最外周に配置されたｐウェル５２ｆ及びｐウェル５２ｆの下面に接合した埋込ｐ領域５４ｄからなる２層構造のｐ領域と、裏面側の下部電極コンタクト層１１は、電気的に短絡され、電源Ｅ3を介して負の高電圧を印加する。高電圧印加領域２に配置されるｎウェル５５ｄには、ＧＮＤ又は、数Ｖの正の電源（ＶＤＤ２）を接続する。
【００７７】
このように、第４の実施形態の変形例に係る固体撮像装置のチップ表面側の高電圧印加領域２と裏面側の下部電極コンタクト層１１を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。表面の高電圧印加領域２の周辺のｐウェル５２ｆのリングがなく、裏面側の下部電極コンタクト層１１と同電位になっていないと、チップ端面（ダイシング等で配置された面）に配置される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。しかしながら、第４の実施形態の変形例に係る固体撮像装置では、高電圧印加領域２の周辺の、ｐウェル５２ｆ及びｐウェル５２ｆの下面に接合した埋込ｐ領域５４ｄからなる２層構造のｐ領域と、下部電極コンタクト層１１とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図２７に示したような第４の実施形態の変形例に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。
【００７８】
又、単位画素内にはｐウェル５２ａ及び５２ｂのみが配置され、ｐウェル５２ｂにｎＭＯＳトランジスタからなる電気回路が配置される場合において、図２８に示す第４の実施形態の第２変形例に係る固体撮像装置の単位画素のように、周辺回路・ＩＯ領域３ｂに、埋込ｎ領域５１ｂを配置してもよい。図２８に示すように、第４の実施形態の第２変形例に係る固体撮像装置の周辺回路・ＩＯ領域３ｂには、ｎウェル５５ｂ、ｐウェル５２ｄ及びｎウェル５５ｃが互いに隣接して配置され、ｐウェル５２ｅがｎウェル５５ｃから離間して配置されている。そして、ｎウェル５５ｂ、ｐウェル５２ｄ及びｎウェル５５ｃの下面に接合するように埋込ｎ領域５１ｂが電離箱領域１２の上部に埋め込まれている。ＣＭＯＳ型回路により、周辺回路やＩＯ領域の回路を実現するため、周辺回路・ＩＯ領域３ｂのｐウェル５２ｄにはｎＭＯＳトランジスタによる電気回路が配置され、ｎウェル５５ｃにはｐＭＯＳトランジスタによる電気回路が配置されている。第４の実施形態の第２変形例に係る固体撮像装置においては、周辺回路・ＩＯ領域３ｂの埋込ｎ領域５１ｂは、ｎウェル５５ｂ及びｎウェル５５ｃの下面に金属学的に接合して接続され、電離箱領域１２領域で発生した電子の吸い取る役割をする。
【００７９】
第４の実施形態の第２変形例に係る固体撮像装置のチップの外周の高電圧印加領域２には、ｐウェル５２ｆ、電離箱領域１２、ｎウェル５５ｄを使ったダイオードを２重リングの型に構成し、この高電圧印加領域２に高電圧を印加する。最外周に配置されたｐウェル５２ｆと、裏面側の下部電極コンタクト層１１は、電気的に短絡され、電源Ｅ4を介して負の高電圧を印加する。高電圧印加領域２に配置されるｎウェル５５ｄには、ＧＮＤ又は、数Ｖの正の電源（ＶＤＤ２）を接続する。
【００８０】
このように、第４の実施形態の第２変形例に係る固体撮像装置のチップ表面側の高電圧印加領域２と裏面側の下部電極コンタクト層１１を電気的に短絡して、同電位とすることにより、電源に流れるリーク電流を低減することができる。表面の高電圧印加領域２の周辺のｐウェル５２ｆのリングがなく、裏面側の下部電極コンタクト層１１と同電位になっていないと、チップ端面（ダイシング等で配置された面）に配置される大多数の欠陥を通して、極めて大きなリーク電流が流れる可能性がある。しかしながら、第４の実施形態の第２変形例に係る固体撮像装置では、高電圧印加領域２の周辺のｐウェル５２ｆと下部電極コンタクト層１１とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図２８に示したような第４の実施形態の第２変形例に係る固体撮像装置のチップ構造によれば、リーク電流は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる場合に比べてはるかに小さい。
又、高電圧印加領域２のｎウェル５５ｄの電圧（ＶＤＤ２）が、周辺回路・ＩＯ領域３ｂの電源電圧（ＶＤＤ）と異なる場合、ＶＤＤとＶＤＤ２の間のリークを低減するため、図２８に示すように、その間にｐウェル５２ｅを配置してもよい。
【００８１】
なお、図２８に示すように、ピクセルアレイ領域１の単位画素部の埋め込みフォトダイオードのｎ領域を２層構造（５３ａ，５３ｂ）として、より大きなサイズの単位画素でも、電荷収集をより効率的にすることも可能である。図２８に示すように、本発明の第４の実施形態の第２変形例に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗のｎ型（第１導電型）の半導体からなる電離箱領域１２と、電離箱領域１２の下部に設けられたｐ型（第２導電型）で高不純物密度の下部電極コンタクト層１１と、電離箱領域１２の上部の一部に設けられたｎ型で電離箱領域１２よりも高不純物密度の第１電荷収集領域５３ａと、第１電荷収集領域５３ａから少なくとも一部が離間し、且つ第１電荷収集領域５３ａを囲むように設けられたｐ型の電荷経路誘導領域（５２ａ，５２ｂ）とを備える。電荷経路誘導領域（５２ａ，５２ｂ）は、下部電極コンタクト層１１よりも低不純物密度のｐウェル５２ａ及びｐウェル５２ｂから構成されている。
【００８２】
第４の実施形態の第２変形例に係る電磁波検出素子は、更に、第１電荷収集領域５３ａと電荷経路誘導領域（５２ａ，５２ｂ）とが離間した箇所において、第１電荷収集領域５３ａの端部側に電荷経路誘導領域（５２ａ，５２ｂ）に対向して設けられた、ｎ型で高不純物密度の電荷読出領域５７と、電荷読出領域５７と電荷経路誘導領域（５２ａ，５２ｂ）とが対向した箇所に露出した電離箱領域１２上に設けられた絶縁膜９１と、平面パターン上、第１電荷収集領域５３ａと電荷経路誘導領域（５２ａ，５２ｂ）とが離間した箇所の絶縁膜９１の上に配置された転送ゲート電極６１と、電荷経路誘導領域（５２ａ，５２ｂ）の内部に設けられ、電荷読出領域５７に電気的に接続された電気回路（６３，７１，７２）とを備える。電気回路（６３，７１，７２）はｐウェル５２ｂの上部に設けられたｎＭＯＳトランジスタからなる回路である。
【００８３】
更に、第４の実施形態の第２変形例に係る電磁波検出素子は、第１電荷収集領域５３ａの上にｐ型で電荷経路誘導領域（５２ａ，５２ｂ）よりも高不純物密度の電荷ピニング層５６を備える。電荷ピニング層５６と第１電荷収集領域５３ａとで埋め込みフォトダイオード（ＰＰＤ）を、電離箱領域１２の上部に構成している。又、図２８に示すように、第１電荷収集領域５３ａの下から電荷経路誘導領域５２ｂの側面から電荷経路誘導領域５２ｂの底面の一部までＬ字型に延在する、ｎ型で電離箱領域１２よりも高不純物密度の第２電荷収集領域５３ｂを更に備える。図２８に示すように、Ｌ字型の第２電荷収集領域５３ｂが、第１電荷収集領域５３ａの下面に金属学的に接合されて２層構造のｎ型領域を構成しているので、実際には、第１電荷収集領域５３ａと第２電荷収集領域５３ｂとが一体したｎ型領域（５３ａ，５３ｂ）と、ｐ型の電荷ピニング層５６とで埋め込みフォトダイオード（ＰＰＤ）が構成されることになる。電離箱領域１２とこの電離箱領域１２の表面側（上面側）の埋め込みフォトダイオード（５６，５３ａ，５３ｂ）とが金属学的に接合され、電位的な結合を実現することによって、電離箱領域１２内で発生した光電子が、埋め込みフォトダイオード（５６，５３ａ，５３ｂ）の第１電荷収集領域５３ａに導かれる。
図２８に示すように、ピクセルアレイ領域１において、第１電荷収集領域５３ａとｐウェル５２ｂよりも下にまで延在するように配置されたＬ字型の第２電荷収集領域５３ｂとにより、単位画素の埋め込みフォトダイオードを構成することにより、大きなサイズの単位画素でも、電荷収集をより効率的に実現することができる。
【００８４】
（第５の実施形態）
図２１に示すように、本発明の第５の実施形態に係る電磁波検出素子は、真性半導体又は真性半導体に近い高比抵抗の第１導電型の半導体からなる電離箱領域１２と、電離箱領域１２の下部に設けられた第２導電型で高不純物密度の下部電極コンタクト層１１と、電離箱領域１２の上部の一部に設けられた第１導電型で電離箱領域１２よりも高不純物密度の電荷収集領域５３と、電荷収集領域５３から少なくとも一部が離間し、且つ電荷収集領域５３を囲むように設けられた第２導電型の電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）とを備える。電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）は、下部電極コンタクト層１１よりも低不純物密度の第２導電型の複数のウェル領域の集合である。図２１では、図２１の左側の断面上に第１のｐウェル５２ａ、図２１の右側の断面上に第２のｐウェル５２ｂ及び第３のｐウェル５２ｃが示されているが、これらの第１のｐウェル５２ａ、第２のｐウェル５２ｂ及び第３のｐウェル５２は一体の半導体領域であっても構わない。
【００８５】
図２１に示すように、電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）の一部に埋め込まれた、第２導電型で電離箱領域よりも高不純物密度のウェル領域（ｎウェル）５５ａを更に備える。ｎウェル５５ａは、ｐウェル５２ｂと第３のｐウェル５２の間に挟まれて配置されている。そして、図２１に示すように、電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）の底部に接して電離箱領域１２の内部に埋め込まれた、第２導電型で下部電極コンタクト層１１よりも低不純物密度の誘導電界補助領域５４ａ及び５４ｂを更に備える。誘導電界補助領域５４ｂは、ｎウェル５５ａと電離箱領域１２との電気的分離の機能をなしている。又、誘導電界補助領域５４ａ及び５４ｂを備えることにより、誘導電界補助領域５４ａ及び５４ｂの直下となる電離箱領域１２の上部の領域は電荷収集構造を構成するので、電離箱領域１２で発生した光電子が、誘導電界補助領域５４ａ及び５４ｂが誘導する水平方向の電界によって、電荷収集領域５３に導かれる。
第４の実施形態に係る電磁波検出素子と同様に、電荷収集領域５３の上に、第２導電型で電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）よりも高不純物密度の電荷ピニング層５６を備えているので、第１導電型の電荷収集領域５３とで、埋め込みフォトダイオード（ＰＰＤ）を、電離箱領域１２の上部に構成している。
【００８６】
第５の実施形態に係る電磁波検出素子は、第４の実施形態に係る電磁波検出素子と同様に、電荷収集領域５３と電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）とが離間した箇所において、電荷収集領域５３の端部側に電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）に対向して設けられた、第１導電型で高不純物密度の電荷読出領域５７と、電荷読出領域５７と電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）とが対向した箇所に露出した電離箱領域１２上に設けられた絶縁膜９１と、平面パターン上、電荷収集領域５３と電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）が離間した箇所の絶縁膜９１の上に配置された転送ゲート電極６１と、電荷経路誘導領域（５２ａ，５２ｂ，５２ｃ）の内部に設けられ、電荷読出領域５７に電気的に接続された電気回路（６４，７３，７４、７５；６５，７６，７７，７８）とを更に備える。図２１においては、電気回路（６４，７３，７４、７５；６５，７６，７７，７８）を、ｐウェル５２ｂ中に配置されたｎＭＯＳトランジスタ（６４，７３，７４、７５）及びｎウェル５５ａ中に配置されたｐＭＯＳトランジスタ（６５，７６，７７，７８）によって模式的にバルクＣＭＯＳの構造を例示しているが、第４の実施形態に係る電磁波検出素子の電気回路の構成は、図２１に示すバルクＣＭＯＳのトポロジーに限定されるものではない。
【００８７】
第５の実施形態に係る電磁波検出素子においては、電離箱領域１２の裏面の下部電極コンタクト層１１と電離箱領域１２が、完全空乏ダイオードの基本部分を構成している。即ち、 図２１に示す第５の実施形態に係る電磁波検出素子は、下部電極コンタクト層１１と電荷読出領域５７との間にｐｎ接合の逆バイアスとなる極性の電界を印加して、電荷収集領域５３の前面に接する一部の領域に中性領域を残して、電離箱領域１２の全体を空乏化した状態において、転送ゲート電極６１に印加する電圧により、電荷収集領域５３の上部に蓄積された電荷を電荷読出領域５７に転送する。
【００８８】
電離箱領域１２の表面側には、第１導電型の電荷収集領域５３と第２導電型の電荷ピニング層５６とで、埋め込みフォトダイオード（５３，５６）を構成しているので、電離箱領域１２と表面側の埋め込みフォトダイオード（５３，５６）とが電位的に結合することによって、電離箱領域１２内で発生した光電子が、埋め込みフォトダイオード（５３，５６）の電荷収集領域５３に導かれる。
図２２は、図２１に示した埋め込みフォトダイオード（５３，５６）の代わりに、電荷収集領域５３の上の絶縁膜９１の上にゲート電極６２を配置して、ＭＯＳダイオード構造を構成した第５の実施形態の変形例に係る電磁波検出素子の構造である。図２２に示す構造では、ゲート電極６２に負電圧Ｖｐを加えることにより、電荷収集領域５３の表面に正孔（ホール）が誘起される。
【００８９】
図２１に示すような単位画素内に、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタによる回路をもつ場合のピクセルアレイ領域１、周辺回路・ＩＯ領域３ｂ、高電圧印加領域２を含む第５の実施形態に係る固体撮像装置の断面構造を図２９に示す。単位画素内に、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの両方を含むＣＭＯＳ型回路で周辺回路・ＩＯ領域３ｂを構成する場合、ピクセルアレイ領域１の単位画素内には、誘導電界補助領域５４ａ及び５４ｂが必要であり、ピクセルアレイ領域１においては、誘導電界補助領域５４ａ及び５４ｂを利用して電荷収集構造を実現する。
【００９０】
図２９に示した周辺回路・ＩＯ領域３ｂでは、ピクセルアレイ領域１側の回路と同じ工程でＣＭＯＳ型回路を構成するため、ピクセルアレイ領域１側に設けた誘導電界補助領域と等価な埋込ｐ領域５４ｃを、ｐウェル５２ｄ、ｎウェル５５ｃ、ｐウェル５２ｅの下面に金属学的に接合するように埋め込んでいる。図２９に示したように、周辺回路・ＩＯ領域３ｂにおいては、埋込ｐ領域５４ｃを電離箱領域１２の上部の比較的深い位置に埋め込み、且つ埋込ｐ領域５４ｃのないｎウェル５５ｂをｐウェル５２ｄの左側に隣接するように配置して、周辺回路・ＩＯ領域３ｂの直下の電離箱領域１２で発生したキャリアをｎウェル５５ｂに吸収する。
【００９１】
又、第５の実施形態に係る固体撮像装置のチップの外周側に位置する高電圧印加領域２には、ｐウェル５２ｆ、ｐウェル５２ｆの下面に金属学的に接合した埋込ｐ領域５４、電離箱領域１２、ｎウェル５５ｄを使ったダイオードを２重リングの型に構成し、高電圧印加領域２に高電圧を印加する。最外周に配置されたｐウェル５２ｆと、裏面側の下部電極コンタクト層１１は、電気的に短絡され、電源Ｅ3を介して負の高電圧が印加される。高電圧印加領域２に配置されるｎウェル５５ｄには、ＧＮＤ又は、数Ｖの正の電源（ＶＤＤ２）を接続する。
【００９２】
第５の実施形態に係る固体撮像装置では、高電圧印加領域２の周辺のｐウェル５２ｆと下部電極コンタクト層１１とが短絡されたチップ構造を構成しているので、チップ端面の欠陥に起因したリーク電流の発生を抑制することができる。図２９に示したような第５の実施形態に係る固体撮像装置のチップ構造によれば、高電圧は、比較的に欠陥が少ない表面側のシリコン層を関して流れることになり、チップ端面を流れる電流は、はるかに小さな値となる。
【００９３】
（その他の実施形態）
上記のように、本発明は本発明の第１〜第５の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
既に述べた本発明の第１〜第５の実施形態のそれぞれの特徴的な構造を適宜選択して互いに組み合わせてもよい。即ち、第３の実施の形態で説明した第２導電型の分配障壁形成領域２０ａと、分配障壁形成領域２０ａの周辺に配置された第１導電型で高不純物密度の第１の電荷読出領域１８ｄ１及び第２の電荷読出領域１８ａ１、分配障壁形成領域２０ａを囲む電荷収集領域１７等を備える構造に、第５の実施形態で説明した電磁波検出素子の構造を組み合わせてもよい。即ち、図３０に示すように、第３の実施の形態で説明した構造の電荷収集領域１７を囲むように、第２導電型の電荷経路誘導領域（１４ａ，５２ｂ，５２ｃ）とを備えて、第５の実施形態で説明した構造の一部を組み合わせるようにしてもよい。図３０では、第５の実施形態で説明した電磁波検出素子と同様に、電荷経路誘導領域（１４ａ，５２ｂ，５２ｃ）の一部には、第２導電型で電離箱領域よりも高不純物密度のウェル領域（ｎウェル）５５ａが、ｐウェル５２ｂと第３のｐウェル５２の間に挟まれて配置されている。そして、図３０に示すように、電荷経路誘導領域（１４ａ，５２ｂ，５２ｃ）の底部に接するように、第２導電型で下部電極コンタクト層１１よりも低不純物密度の誘導電界補助領域５４ａ及び５４ｂが更に配置されている。誘導電界補助領域５４ｂは、ｎウェル５５ａと電離箱領域１２との電気的分離の機能をなしている。  
【００９４】
既に述べた本発明の第１〜第５の実施形態の説明では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても、電気的な極性を反対にすれば同様な効果が得られることは、当業者であれば容易に理解できるであろう。  
第１〜第５の実施形態の説明では、輸送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、電磁波検出素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。  
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９５】
１…ピクセルアレイ領域
２…高電圧印加領域
３ａ…周辺回路部
３ｂ，３ｃ，３ｄ，３ｅ…周辺回路・ＩＯ領域
１１…下部電極コンタクト層
１２…電離箱領域
１３…電荷収集領域
１４ａ，１４ｂ…電荷経路誘導領域
１６，５７…電荷読出領域
１７，５３…電荷収集領域
１８ａ１，１８ｃ１，１８ｂ２…第２の電荷読出領域
１８ｂ１，１８ｄ１，１８ｄ２…第１の電荷読出領域
１９…分配障壁コンタクト領域
２０…分配障壁形成領域
２１，９１…絶縁膜
３１ａ, ３１ｂ，３１ｃ，３１ｄ…電気回路
３２，６２，６３…ゲート電極
３４…グローバルゲート電極
３５ａ１，３５ｂ２，３５ｃ１，３７ａ，３８ｂ，３９ｂ…第２の転送ゲート電極
３５ｂ１，３５ｄ１，３５ｄ２，３７ｄ，３８ａ，３９ａ…第１の転送ゲート電極
３６ａ，３６ｃ，３６ｄ，３６ｆ，３６ｇ…排出ゲート電極
３７ｂ，３８ｃ，３９ｃ…第３の転送ゲート電極
３８ｄ，３９ｄ…第４の転送ゲート電極
３８ｅ，３９ｅ…第５の転送ゲート電極
３８ｆ，３９ｆ…第６の転送ゲート電極
３９ｇ…第７の転送ゲート電極
３９ｈ…第８の転送ゲート電極
３９ｉ…第９の転送ゲート電極
５１ａ…スカート領域
５１ｂ…埋込ｎ領域
５２…第３のｐウェル
５２ａ…第１のｐウェル
５２ｂ…第２のｐウェル
５２ｂ…電荷経路誘導領域
５２ｃ…第３のｐウェル
５２ｄ，５２ｅ，５２ｆ，５２ｈ…ｐウェル
５３ａ…第１電荷収集領域
５３ｂ…第２電荷収集領域
５４，５４ｃ，５４ｄ…埋込ｐ領域
５４ａ，５４ｂ…誘導電界補助領域
５５ａ，５５ｂ，５５ｃ，５５ｄ…ｎウェル
５６…電荷ピニング層
６１…転送ゲート電極
７１，７２…半導体領域
３０１…垂直シフトレジスタ
３０２…タイミング発生回路
３０３…水平シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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