(57)【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板上に位置する半導体層と、
前記半導体層上に位置する第１の絶縁層と、
前記第１の絶縁層上に位置するゲート金属層と、
前記ゲート金属層の一部を露出するコンタクトホールを有する第２の絶縁層と、
前記第２の絶縁層上に位置するソースドレイン金属層であって、前記コンタクトホールを介して前記ゲート金属層に電気的に接続されるキャパシタ電極を含み、データラインは、前記キャパシタ電極から分離される、ソースドレイン金属層と、
前記ソースドレイン金属層上に位置する第３の絶縁層と、
前記第３の絶縁層上に位置する第４の絶縁層と、
前記第４の絶縁層上に位置する画素電極と、
前記半導体層の導体領域と前記ゲート金属層の重なりによって形成される第１のキャパシタと、
前記キャパシタ電極と前記画素電極の重なりによって形成される第２のキャパシタと、
を備え、
前記第４の絶縁層は、前記コンタクトホール、前記第２の絶縁層による第１の段差部、前記ソースドレイン金属層による第２の段差部、及び、前記第３の絶縁層による第３の段差部を完全に覆い、前記第４の絶縁層により発生する前記画素電極の段差部が前記コンタクトホールと離隔する有機発光表示装置。
【請求項２】
前記第４の絶縁層は、有機物からなり、前記第４の絶縁層の下を平坦化する平坦化膜である請求項１に記載の有機発光表示装置。
【請求項３】
前記第１の段差部は、前記ゲート金属層のエッジに位置する請求項１に記載の有機発光表示装置。
【請求項４】
前記第２の段差部は、前記第２の絶縁層の第１の段差部に沿って位置する請求項３に記載の有機発光表示装置。
【請求項５】
前記第３の段差部は、前記ソースドレイン金属層の第２の段差部に沿って位置する請求項４に記載の有機発光表示装置。
【請求項６】
前記ゲート金属層は、島（Ｉｓｌａｎｄ）形状を有する請求項１に記載の有機発光表示装置。
【請求項７】
前記第４の絶縁層は、前記コンタクトホールの周辺を囲む形状を有する請求項１に記載の有機発光表示装置。
【請求項８】
前記ゲート金属層は、前記データラインに平行な垂直部と前記垂直部と交差する水平部を備え、前記水平部と前記垂直部とが接続された形状からなる請求項１に記載の有機発光表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光表示装置に関する。
【背景技術】
【０００２】
近年、陰極線管（ＣＲＴ：Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）の短所である重さと体積を減らすことができる各種平板表示装置が開発されている。このような平板表示装置の例としては、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、電界放出表示装置（ＦＥＤ：Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）、プラズマ表示パネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、及び有機発光表示装置（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ  Ｄｉｓｐｌａｙ）などがある。このうち、有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ   Ｄｉｏｄｅ Ｄｉｓｐｌａｙ）は、有機化合物を励起して発光させる自発光型表示装置であって、ＬＣＤで使用されるバックライトを必要とせず、軽量薄型が可能なだけでなく、工程を単純化させることができる。また、低温製作が可能であり、応答速度が１ｍｓ以下であって、高速の応答速度を有し、低い消費電力、広い視野角、及び高いコントラスト（Ｃｏｎｔｒａｓｔ）などの特性を表す。
【０００３】
有機発光表示装置は、アノードである第１の電極とカソードである第２の電極との間に有機物からなる発光層を備えており、第１の電極から供給される正孔と第２の電極から受けた電子とが発光層内で結合して正孔−電子対である励起子（ｅｘｃｉｔｏｎ）を形成し、さらに励起子が底状態に戻りながら発生するエネルギーによって発光するようになる。有機発光表示装置は、光が出射される方向によって背面発光型と前面発光型とに分けられる。背面発光型は、基板の下部方向、すなわち、発光層から第１の電極方向に光が出射されるものであり、前面発光型は、基板の上部方向、すなわち、発光層から第２の電極方向に光が出射されるものをいう。
【０００４】
表示装置が次第に高解像度化されつつ、さらに小さいピクセル（画素）サイズが求められている。限られた空間内に回路配置を要求するレイアウトへの設計制約要件は一層厳しくなりつつある。このような場合、電極間のショート発生のため、キャパシタが形成されずに無くなる等の問題（構造的脆弱部）が発生する恐れがあり、これに対する改善が求められる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、表示パネルを高解像度（ＵＨＤ以上）で実現するとき、サブピクセルの限られた空間内に回路配置を要求するレイアウトへの設計制約要件により、電極間のショート発生のため、キャパシタが形成されずに無くなるという問題を解消するものである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、 第１の基板と、前記第１の基板上に位置する半導体層と、前記半導体層上に位置する第１の絶縁層と、前記第１の絶縁層上に位置するゲート金属層と、前記ゲート金属層の一部を露出するコンタクトホールを有する第２の絶縁層と、前記第２の絶縁層上に位置し、前記コンタクトホールを介して前記ゲート金属層に電気的に接続されるソースドレイン金属層と、前記ソースドレイン金属層上に位置する第３の絶縁層と、前記第３の絶縁層上に位置する第４の絶縁層と、前記第４の絶縁層上に位置する画素電極と、を備え、前記第４の絶縁層は、前記コンタクトホールを完全に覆い、前記第４の絶縁層により発生する前記画素電極の段差が前記コンタクトホールと離隔する有機発光表示装置が提供される。
【発明の効果】
【０００７】
本発明は、表示パネルを高解像度（ＵＨＤ以上）で実現する場合、サブピクセルの限られた空間内に回路配置を要求するレイアウト上の設計制約要件が厳しくなることと電極層の段差による電極間のショート発生のため、キャパシタが形成されずに無くなるという問題を解消できるという効果がある。また、本発明は、サブピクセル内の電極層の段差を絶縁層で完全にカバーして、キャパシタが維持されるように脆弱構造を除去または回避して表示パネルの信頼性や生産収率を向上するという効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る有機発光表示装置の概略的なブロック図。
【図２】サブピクセルの概略的な回路構成図。
【図３】本発明の実施形態に係るサブピクセルの第１の回路構成例示図。
【図４】本発明の実施形態に係るサブピクセルの第２の回路構成例示図。
【図５】本発明の実施形態に係る表示パネルの断面例示図。
【図６】本発明の実施形態に係るサブピクセルの一部を示した平面図。
【図７】図６に示されたＡ１−Ａ２領域の断面図。
【図８】実験例によるサブピクセルの一部を示した平面図。
【図９】図８に示されたＢ１−Ｂ２領域の断面図。
【図１０】実験例のサブピクセルの一部を示したＳＥＭイメージ。
【図１１】本発明の第１実施形態に係るサブピクセルの一部を示した平面図。
【図１２】本発明の第１実施形態に係るサブピクセルの一部を示した平面図。
【図１３】図１１に示されたＣ１−Ｃ２領域の断面図。
【図１４】本発明の第２実施形態に係るサブピクセルの一部を示した平面図。
【図１５】図１４に示されたＥ１−Ｅ２領域の断面図。
【図１６】第２実施形態のサブピクセルの一部を示したＳＥＭイメージ。
【発明を実施するための形態】
【０００９】
以下、添付された図面を参照して本発明の好ましい実施形態を説明する。明細書全体にわたって同じ参照符号は、実質的に同じ構成要素を意味する。以下の説明において、本発明と関連した公知技術あるいは構成に対する具体的な説明が本発明の要旨を不明瞭にすることがあると判断される場合、その詳細な説明を省略する。また、以下の説明において使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたものでありうるし、実際の製品の部品名称とは相違することがある。
【００１０】
本発明に係る表示装置は、有機発光表示装置、液晶表示装置、電気泳動表示装置などが使用可能であるが、本発明では、有機発光表示装置を例として説明する。有機発光表示装置は、アノードである第１の電極とカソードである第２の電極との間に有機物からなる発光層を備える。したがって、第１の電極から供給される正孔と第２の電極から供給される電子とが発光層内で結合して正孔−電子対である励起子（ｅｘｃｉｔｏｎ）を形成し、励起子が基底状態に戻りながら発生するエネルギーによって発光する自発光表示装置である。本発明に係る有機発光表示装置は、ガラス基板の他に、柔軟なプラスチック基板上に表示素子が形成されたプラスチック表示装置であってもよい。
【００１１】
図１は、本発明の実施形態に係る有機発光表示装置の概略的なブロック図であり、図２は、サブピクセルの概略的な回路構成図であり、図３は、本発明の実施形態に係るサブピクセルの第１の回路構成例示図であり、図４は、本発明の実施形態に係るサブピクセルの第２の回路構成例示図であり、図５は、本発明の実施形態に係る表示パネルの断面例示図である。
【００１２】
図１に示されたように、本発明の実施形態に係る有機発光表示装置には、映像処理部１１０、タイミング制御部１２０、データ駆動部１３０、スキャン駆動部１４０、及び表示パネル１５０が備えられる。
【００１３】
映像処理部１１０は、外部から供給されたデータ信号ＤＡＴＡとともにデータイネーブル信号ＤＥなどを出力する。映像処理部１１０は、データイネーブル信号ＤＥの他にも、垂直同期信号、水平同期信号、及びクロック信号のうち、１つ以上を出力できるが、この信号等は、説明の都合上、省略図示する。
【００１４】
タイミング制御部１２０は、映像処理部１１０からデータイネーブル信号ＤＥまたは垂直同期信号、水平同期信号、及びクロック信号などを含む駆動信号とともにデータ信号ＤＡＴＡの供給を受ける。タイミング制御部１２０は、駆動信号に基づいて、スキャン駆動部１４０の動作タイミングを制御するためのゲートタイミング制御信号ＧＤＣとデータ駆動部１３０の動作タイミングを制御するためのデータタイミング制御信号ＤＤＣとを出力する。
【００１５】
データ駆動部１３０は、タイミング制御部１２０から供給されたデータタイミング制御信号ＤＤＣに応答してタイミング制御部１２０から供給されるデータ信号ＤＡＴＡをサンプリングし、ラッチしてガンマ基準電圧に変換して出力する。データ駆動部１３０は、データラインＤＬ１〜ＤＬｎを介してデータ信号ＤＡＴＡを出力する。データ駆動部１３０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）形態で形成されることができる。
【００１６】
スキャン駆動部１４０は、タイミング制御部１２０から供給されたゲートタイミング制御信号ＧＤＣに応答してゲート電圧のレベルをシフトさせながらスキャン信号を出力する。スキャン駆動部１４０は、スキャンラインＧＬ１〜ＧＬｍを介してスキャン信号を出力する。スキャン駆動部１４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）形態で形成されるか、表示パネル１５０にゲートインパネル（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）方式で形成される。
【００１７】
表示パネル１５０は、データ駆動部１３０及びスキャン駆動部１４０から供給されたデータ信号ＤＡＴＡ及びスキャン信号に対応して映像を表示する。表示パネル１５０は、映像を表示できるように動作するサブピクセルＳＰを含む。
サブピクセルは、構造に応じて前面発光（Ｔｏｐ−Ｅｍｉｓｓｉｏｎ）方式、背面発光（Ｂｏｔｔｏｍ−Ｅｍｉｓｓｉｏｎ）方式、または両面発光（Ｄｕａｌ−Ｅｍｉｓｓｉｏｎ）方式で形成される。サブピクセルＳＰは、赤色サブピクセル、緑色サブピクセル、及び青色サブピクセルを含むか、白色サブピクセル、赤色サブピクセル、緑色サブピクセル、及び青色サブピクセルを含む。１または複数のサブピクセルＳＰの発光面積は、発光特性に応じて、他のサブピクセルの発光面積と相違することがある。
【００１８】
図２に示されたように、１つのサブピクセルには、スイッチングトランジスタＳＷ、駆動トランジスタＤＲ、キャパシタＣｓｔ、補償回路ＣＣ、及び有機発光ダイオードＯＬＥＤが含まれる。
スイッチングトランジスタＳＷは、第１のスキャンラインＧＬ１を介して供給されたスキャン信号に応答して第１のデータラインＤＬ１を介して供給されるデータ信号がキャパシタＣｓｔにデータ電圧として保存されるようにスイッチング動作する。駆動トランジスタＤＲは、キャパシタＣｓｔに保存されたデータ電圧によって第１の電源ラインＥＶＤＤと第２の電源ラインＥＶＳＳとの間に駆動電流が流れるように動作する。有機発光ダイオードＯＬＥＤは、駆動トランジスタＤＲにより形成された駆動電流によって光を発光するように動作する。
【００１９】
補償回路ＣＣは、駆動トランジスタＤＲのしきい電圧などを補償するために、サブピクセル内に追加された回路である。補償回路ＣＣは、１つ以上のトランジスタで構成される。補償回路ＣＣの構成は、補償方法によって極めて様々であるところ、これに関する例示を説明すれば、次のとおりである。
【００２０】
図３及び図４に示されたように、補償回路ＣＣには、センシングトランジスタＳＴとセンシングラインＶＲＥＦとが含まれる。センシングトランジスタＳＴは、駆動トランジスタＤＲのソースラインと有機発光ダイオードＯＬＥＤのアノード電極との間（以下、センシングノード）に接続される。センシングトランジスタＳＴは、センシングラインＶＲＥＦを介して伝達される初期化電圧（または、センシング電圧）をセンシングノードに供給するか、センシングノードの電圧または電流をセンシングできるように動作する。
【００２１】
スイッチングトランジスタＳＷは、第１のデータラインＤＬ１に第１の電極が接続され、駆動トランジスタＤＲのゲート電極に第２の電極が接続される。駆動トランジスタＤＲは、第１の電源ラインＥＶＤＤに第１の電極が接続され、有機発光ダイオードＯＬＥＤのアノード電極に第２の電極が接続される。キャパシタＣｓｔは、駆動トランジスタＤＲのゲート電極に第１の電極が接続され、有機発光ダイオードＯＬＥＤのアノード電極に第２の電極が接続される。有機発光ダイオードＯＬＥＤは、駆動トランジスタＤＲの第２の電極にアノード電極が接続され、第２の電源ラインＥＶＳＳにカソード電極が接続される。センシングトランジスタＳＴは、センシングラインＶＲＥＦに第１の電極が接続され、センシングノードである有機発光ダイオードＯＬＥＤのアノード電極に第２の電極が接続される。
【００２２】
センシングトランジスタＳＴの動作時間は、補償アルゴリズム（または、補償回路の構成）によってスイッチングトランジスタＳＷと類似／同一であるか、異なることができる。一例として、スイッチングトランジスタＳＷは、第１ａのスキャンラインＧＬ１ａにゲート電極が接続され、センシングトランジスタＳＴは、第１ｂのスキャンラインＧＬ１ｂにゲート電極が接続され得る。他の例として、スイッチングトランジスタＳＷのゲート電極に接続された第１ａのスキャンラインＧＬ１ａとセンシングトランジスタＳＴのゲート電極に接続された第１ｂのスキャンラインＧＬ１ｂとは、共通に共有するように接続されることができる。
【００２３】
センシングラインＶＲＥＦは、データ駆動部に接続されることができる。この場合、データ駆動部は、リアルタイム、映像の非表示期間、またはＮフレーム（Ｎは、１以上の整数）期間の間、サブピクセルのセンシングノードをセンシングし、センシング結果を生成できるようになる。一方、スイッチングトランジスタＳＷとセンシングトランジスタＳＴとは、同じ時間にターンオンされることができる。この場合、データ駆動部の時分割方式に基づき、センシングラインＶＲＥＦを介してのセンシング動作とデータ信号を出力するデータ出力動作とは相互分離（区分）される。
【００２４】
この他に、センシング結果による補償対象は、デジタル形態のデータ信号、アナログ形態のデータ信号、またはガンマなどになることができる。そして、センシング結果に基づいて補償信号（または、補償電圧）などを生成する補償回路は、データ駆動部の内部、タイミング制御部の内部、または別の回路で実現されることができる。
【００２５】
その他、図３及び図４では、スイッチングトランジスタＳＷ、駆動トランジスタＤＲ、キャパシタＣｓｔ、有機発光ダイオードＯＬＥＤ、センシングトランジスタＳＴを含む３トラ（トランジスタ）１キャパ（キャパシタ）構造のサブピクセルを一例として説明したが、補償回路ＣＣが追加された場合、３トラ２キャパ、４トラ２キャパ、５トラ１キャパ、６トラ２キャパなどで構成されることもできる。
【００２６】
一方、図３のサブピクセルの回路と図４のサブピクセルの回路とを比較してみると、２つの回路には、光差断層ＬＳの構成に差がある。光差断層ＬＳは、外光を遮断する役割をするために存在する。光差断層ＬＳが金属性材料で形成される場合、寄生電圧が充電されるという問題が誘発される。そのため、光差断層ＬＳは、駆動トランジスタＤＲのソース電極に接続される。
【００２７】
具体的に説明すれば、光差断層ＬＳは、図３のように、駆動トランジスタＤＲのチャネル領域の下部にのみ配置されるか、図４のように、光差断層ＬＳは、駆動トランジスタＤＲのチャネル領域の下部だけでなく、スイッチングトランジスタＳＷ及びセンシングトランジスタＳＴのチャネル領域の下部にも配置されることができる。
【００２８】
光差断層ＬＳは、単純に外光を遮断する目的として使用したり（図３）、光差断層ＬＳを他の電極やラインとの接続を図り、キャパシタなどを構成する電極として活用することができる。
【００２９】
図５に示されたように、第１の基板１５０ａの表示領域ＡＡ上には、図３または図４において説明された回路に基づいてサブピクセルが形成される。表示領域ＡＡ上に形成されたサブピクセルは、保護フィルム（または、保護基板）１５０ｂにより密封される。その他、説明されていないＮＡは、非表示領域を意味する。
【００３０】
サブピクセルは、表示領域ＡＡ上で赤色（Ｒ）、白色（Ｗ）、青色（Ｂ）、及び緑色（Ｇ）の順に水平または垂直に配置される。そして、サブピクセルは、赤色（Ｒ）、白色（Ｗ）、青色（Ｂ）、及び緑色（Ｇ）が１つのピクセルＰとなる。しかし、サブピクセルの配置順序は、発光材料、発光面積、補償回路の構成（または、構造）などによって様々に変更されることができる。また、サブピクセルは、赤色（Ｒ）、青色（Ｂ）、及び緑色（Ｇ）が１つのピクセルＰとなり得る。
【００３１】
図６は、本発明の実施形態に係るサブピクセルの一部を示した平面図であり、図７は、図６に示されたＡ１−Ａ２領域の断面図である。
【００３２】
図６及び図７に示されたように、水平方向に配置された第１ないし第４のサブピクセルＳＰｎ１〜ＳＰｎ４は、１つのピクセルをなすようになる。例えば、第１のサブピクセルＳＰｎ１は、赤色サブピクセルＲであり、第２のサブピクセルＳＰｎ２は、白色サブピクセルＷであり、第３のサブピクセルＳＰｎ３は、青色サブピクセルＢであり、第４のサブピクセルＳＰｎ４は、緑色サブピクセルＧとして選択されることができる。
【００３３】
第１のサブピクセルＳＰｎ１の左側には、垂直方向に沿って第１の電源ラインＥＶＤＤが配置される。第１の電源ラインＥＶＤＤは、第１のサブピクセルＳＰｎ１及び第２のサブピクセルＳＰｎ２に共通に接続される。第１のサブピクセルＳＰｎ１及び第２のサブピクセルＳＰｎ２の間ＷＡには、垂直方向に沿って第１のデータラインＤＬｎ１及び第２のデータラインＤＬｎ２が配置される。第１のデータラインＤＬｎ１は、第１のサブピクセルＳＰｎ１に接続され、第２のデータラインＤＬｎ２は、第２のサブピクセルＳＰｎ２に接続される。「ＷＡ」は、配線領域として定義される。
【００３４】
第３のサブピクセルＳＰｎ３の左側には、垂直方向に沿ってセンシングラインＶＲＥＦが配置される。センシングラインＶＲＥＦは、第１のサブピクセルＳＰｎ１ないし第４のサブピクセルＳＰｎ４に共通に接続される。第３のサブピクセルＳＰｎ３及び第４のサブピクセルＳＰｎ３間ＷＡには、垂直方向に沿って第３のデータラインＤＬｎ３及び第４のデータラインＤＬｎ４が配置される。第３のデータラインＤＬｎ３は、第３のサブピクセルＳＰｎ３に接続され、第４のデータラインＤＬｎ４は、第４のサブピクセルＳＰｎ４に接続される。
【００３５】
第１のサブピクセルＳＰｎ１ないし第４のサブピクセルＳＰｎ４に含まれたセンシングトランジスタＳＴの領域には、水平方向に沿ってスキャンラインＧＬ１が配置される。スキャンラインＧＬ１は、センシングトランジスタＳＴ及びスイッチングトランジスタＳＷのゲート電極に接続される。センシングラインＶＲＥＦは、垂直方向に沿って配置された垂直センシングラインＶＲＥＦＭと水平方向に沿って配置された水平センシングラインＶＲＥＦＳとを備える。第１のサブピクセルＳＰｎ１ないし第４のサブピクセルＳＰｎ４のセンシングトランジスタＳＴは、水平センシングラインＶＲＥＦＳを経て垂直センシングラインＶＲＥＦＭに接続される。
【００３６】
第１のサブピクセルＳＰｎ１の一部を一例として、表示パネルの断面構造を説明すれば、次のとおりである。
【００３７】
第１の基板１５０ａ上には光差断層１５１が形成される。光差断層１５１は、駆動トランジスタＤＲのチャネル領域に対応して形成されるか、駆動トランジスタＤＲ、センシングトランジスタＳＴ、及びスイッチングトランジスタＳＷのチャネル領域に各々対応するように分離されて形成される。
【００３８】
光差断層１５１上には、バッファ層１５２及び半導体層１５３が形成される。光差断層１５１、バッファ層１５２、及び半導体層１５３は、第１の基板１５０ａ上に順次積層された後、同じマスクにより全て島（Ｉｓｌａｎｄ）形態でパターン（一括パターン）されることができる。図示された半導体層１５３は、駆動トランジスタＤＲの半導体層であって、酸化物半導体層（例：ＩＧＺＯ）で構成される。そして、半導体層１５３でチャネル領域に該当する部分を除いたソース領域及びドレイン領域に該当する部分は、導体化されて金属電極または配線（Ｍｅｔａｌｉｚａｔｉｏｎ）となる。導体化工程は、プラズマやエッチング工程を利用できるが、これに限定されない。
【００３９】
半導体層１５３上には第１の絶縁層１５４が形成され、第１の絶縁層１５４上にはゲート金属層１５５が形成される。第１の絶縁層１５４は、ゲート絶縁層として定義され得るが、これは、上部に形成されるゲート電極（または、ゲート金属層）と同様に島（Ｉｓｌａｎｄ）形態でパターンされ得る。第１の絶縁層１５４は、シリコンＳｉ系のＳｉＯ２、ＳｉＮｘ、ＳｉＯＮのうち、１つに選択されることができる。
【００４０】
ゲート金属層１５５は、第１のサブピクセルＳＰｎ１の駆動トランジスタＤＲのゲート電極として使用される。また、ゲート金属層１５５は、第１のサブピクセルＳＰｎ１ないし第４のサブピクセルＳＰｎ４と第１の電源ラインＥＶＤＤとを電気的に接続する電極などとして使用される。
【００４１】
ゲート金属層１５５上には第２の絶縁層１５６が形成される。第２の絶縁層１５６は、下部構造物と上部に形成される構造物との間の電気的絶縁を行う層間絶縁層として定義されることができる。第２の絶縁層１５６には、下部構造物の一部を露出する複数のコンタクトホールが形成される。複数のコンタクトホールはホールマスクにより形成される。
【００４２】
第２の絶縁層１５６上にはソースドレイン金属層１５７が形成される。ソースドレイン金属層１５７は、第１の電源ラインＥＶＤＤ、データラインＤＬｎ１〜ＤＬｎ４、センシングラインＶＲＥＦを構成するラインとサブピクセルの内部に含まれるトランジスタ及びキャパシタを構成する電極とに各々分離される。
【００４３】
ソースドレイン金属層１５７の一部に該当する駆動トランジスタＤＲ部分を参照すれば、ソースドレイン金属層１５７のうちの一部は、ソース領域及びドレイン領域の半導体層１５３ｓ、１５３ｄに接続され、これは、駆動トランジスタＤＲのソース電極１５７ｓとドレイン電極１５７ｄとなる。チャネル領域の半導体層１５３ａは、光差断層１５１により保護される。
【００４４】
ソースドレイン金属層１５７上には第３の絶縁層１５８が形成される。第３の絶縁層１５８は、第１の基板１５０ａ上に形成されたトランジスタなどの構造物を保護するための保護層として定義されることができる。
【００４５】
第３の絶縁層１５８上には、開口領域に対応してカラーフィルタ１５９が形成される。以下に形成される有機発光ダイオードが白色を発光する場合、第３の絶縁層１５８上にはカラーフィルタ１５９が形成される。しかし、有機発光ダイオードが赤色、緑色、青色などの有色を発光する場合、第３の絶縁層１５８上にはカラーフィルタ１５９が形成されない。
【００４６】
第３の絶縁層１５８上には第４の絶縁層１６０が形成される。第４の絶縁層１６０は、表面を平坦化するコーティング層として定義されることができる。第３の絶縁層１５８及び第４の絶縁層１６０は、ソース電極１５７ｓ（または、ドレイン電極；トランジスタは、ＰタイプとＮタイプとがあり、これらのタイプによってソース電極とドレイン電極とは変わるので）の一部を露出するコンタクトホールを有する。
【００４７】
第４の絶縁層１６０上には画素電極１６１が形成される。画素電極１６１は、有機発光ダイオードのアノード電極として定義されることができる。画素電極１６１は、第４の絶縁層１６０を介して露出したソース電極１５７ｓに電気的に接続される。画素電極１６１は、有機発光層から発光された光を第１の基板１５０ａ方向に出射できるように透明電極として選択されることができる。
【００４８】
第４の絶縁層１６０上にはバンク層１６２が形成される。バンク層１６２は、画素電極１６１の一部を露出する開口領域を有し、実質的な発光領域を定義するようになる。
【００４９】
バンク層１６２上には有機発光層１６３が形成される。有機発光層１６３は、光を発光する層であって、白色または赤色、緑色、青色などの有色を発光できる。有機発光層１６３は、発光層とともに、正孔注入層、正孔輸送層、電子輸送層、及び電子注入層のような機能層、または、この他に、正孔遮断層、界面バッファ層などのような補償層をさらに備えることができる。
【００５０】
有機発光層１６３上には上部電極１６４が形成される。上部電極１６４は、有機発光ダイオードのカソード電極として定義されることができる。上部電極１６４は、図示されていない第２の電源ラインに電気的に接続される。上部電極１６４は、有機発光層から発光された光が第１の基板１５０ａ方向にのみ出射されるように不透明電極として選択されることができる。しかし、表示パネルの目的、機能などによって有機発光層から発光された光を第１の基板１５０ａの反対方向に出射するために、上部電極１６４も透明電極として選択する場合がある。
【００５１】
第１のサブピクセルＳＰｎ１ないし第４のサブピクセルＳＰｎ４の内部にはキャパシタＣｓｔが各々形成される。キャパシタＣｓｔは、光差断層の一部、ゲート金属層の一部、半導体層の一部、ソースドレイン金属層の一部、画素電極の一部と、これらの間に位置する絶縁層を用いて断層または複層構造で形成することができる。
【００５２】
表示パネルを高解像度（ＵＨＤ以上）で実現する場合、サブピクセルの大きさは、以前に比べてより小さくなる。このため、サブピクセルの限られた空間内に回路配置を要求するレイアウトへの設計制約要件は厳しくなる。このような場合、複数の層が積層されたことによる段差が生じた部分の絶縁層は一層薄くなり、電極層間のショート発生リスクが増加するなど、構造的な問題（構造的脆弱部）が発生し得る。
【００５３】
以下、上記と関連した問題が発生する実験例について考察し、これを改善できる実施形態の構造について説明する。
【００５４】
図８は、実験例によるサブピクセルの一部を示した平面図であり、図９は、図８に示されたＢ１−Ｂ２領域の断面図であり、図１０は、実験例のサブピクセルの一部を示したＳＥＭイメージである。
【００５５】
−実験例−
【００５６】
図８〜図１０に示されたように、実験例では、駆動トランジスタＤＲの半導体層１５３Ｍの一部をキャパシタＣｓｔの下部電極として構成し、駆動トランジスタＤＲのソースドレイン金属層１５７の一部をキャパシタＣｓｔの上部電極として構成する。
【００５７】
そして、駆動トランジスタＤＲのゲート電極を構成するゲート金属層１５５の一部を用いて駆動トランジスタＤＲのゲート電極とキャパシタＣｓｔの上部電極とを電気的に接続する。すなわち、ゲート金属層の一部１５５は、駆動トランジスタＤＲのゲート電極であり、かつ駆動トランジスタＤＲのゲート電極とキャパシタＣｓｔの上部電極とを電気的に接続する接続電極の役割をする。
【００５８】
以下、駆動トランジスタＤＲの半導体層１５３Ｍの一部であるソース領域及びドレイン領域は、伝導的になり半導体層でない導体に変更された部分に該当するところ、以下では、半導体層の導体領域１５３Ｍと命名する。
【００５９】
そして、ソースドレイン金属層１５７上に第４の絶縁層１６０が形成される。第４の絶縁層１６０は、有機膜で下部の段差を緩和する平坦化膜の役割をする。第４の絶縁層１６０と第３の絶縁層１５８上に画素電極１６１が形成される。
【００６０】
実験例の一部断面を参照してゲート金属層１５５部分に位置する構造物について説明すれば、次のとおりである。
【００６１】
第１の基板１５０ａを覆うバッファ層１５２上には半導体層の導体領域１５３Ｍが形成される。半導体層の導体領域１５３Ｍ上には島形態で位置する第１の絶縁層１５４が形成される。第１の絶縁層１５４上にはゲート金属層１５５が形成される。ゲート金属層１５５上にはゲート金属層１５５の一部を露出するコンタクトホールを有する第２の絶縁層１５６が形成される。第２の絶縁層１５６上にはコンタクトホールを介してゲート金属層１５５に電気的に接続されるソースドレイン金属層１５７が形成される。
【００６２】
そして、ソースドレイン金属層１５７上に第３の絶縁層１５８が形成され、第３の絶縁層１５８上に第４の絶縁層１６０が形成される。第４の絶縁層１６０は、有機膜で下部の段差を緩和する平坦化膜の役割をする。第４の絶縁層１６０と第３の絶縁層１５８上に画素電極１６１が形成される。
【００６３】
実験例は、第４の絶縁層１６０がゲート金属層１５５の一部のみを覆い、ゲート金属層１５５の残りの領域は覆わない形状を有する。すなわち、第４の絶縁層１６０は、ゲート金属層１５５上に形成された第２の絶縁層１５６に形成されたコンタクトホールＣＨの一部のみを覆う。
【００６４】
第４の絶縁層１６０は、有機発光層が形成される画素電極１６１が平坦に形成されるように、画素電極１６１の下部の段差を平坦に緩和させる役割をする。第４の絶縁層１６０は、画素電極１６１の下部に位置し、有機発光層が形成される画素電極１６１の一部領域に対応するように位置する。図面においてゲート金属層１５５から第１ａのスキャンラインＧＬ１ａまでの領域は非発光領域であって、画素電極１６１が平坦化される必要がない領域である。したがって、実験例の第４の絶縁層１６０は、図面において上方に該当する領域からゲート金属層１５５の一部のみを覆う形状で形成される。すなわち、第４の絶縁層１６０がゲート金属層１５５の一部のみを覆い、第４の絶縁層１６０により発生する画素電極１６１の段差がコンタクトホールＣＨと重ね合わせられている。
【００６５】
第２の絶縁層１５６は、トップゲート型駆動トランジスタの駆動能力向上と、半導体層の導体領域１５３Ｍとゲート金属層１５５との間の第１のキャパシタＣｓｔ１など、高解像度の工程要件を満たすために、厚さを薄く形成する。また、第３の絶縁層１５８は、ソースドレイン金属層１５７と画素電極１６１との間の第２のキャパシタＣｓｔ２形成のために、厚さを薄く形成する。
【００６６】
上記のような条件により、トップゲート型駆動トランジスタの駆動能力や第１及び第２のキャパシタＣｓｔ１、Ｃｓｔ２などは向上するが、ゲート金属層１５５の段差が形成された領域で第２の絶縁層１５６、ソースドレイン金属層１５７、第３の絶縁層１５８の厚さが薄く形成される。
【００６７】
その結果、実験例は、ゲート金属層１５５の段差が形成された領域に位置する第２の絶縁層１５６にシーム（ｓｅａｍ）が発生し、この第２の絶縁層１５６上に形成されたソースドレイン金属層１５７にもシームが発生し、ソースドレイン金属層１５７上に形成された第３の絶縁層１５８にもシームが発生し、第３の絶縁層１５８上に形成された画素電極１６１にもシームが発生する。第２の絶縁層１５６、ソースドレイン金属層１５７、及び第３の絶縁層１５８に発生したシームにより、画素電極１６１とソースドレイン金属層１５７との間にショートが発生して、つまり、第２のキャパシタＣｓｔ２が形成されずに無くなる。
【００６８】
すなわち、上記のような条件により、トップゲート型駆動トランジスタの駆動能力や第１及び第２のキャパシタＣｓｔ１、Ｃｓｔ２を形成する電極部の構造的な問題（構造的脆弱部）で表示パネルの信頼性や生産収率が下落し得る結果を招くことができる。
【００６９】
−第１実施形態−
図１１及び図１２は、本発明の第１実施形態に係るサブピクセルの一部を示した平面図であり、図１３は、図１１に示されたＣ１−Ｃ２領域の断面図である。
【００７０】
図１１、図１２、及び図１３に示されたように、第１実施形態では、駆動トランジスタＤＲの半導体層１５３Ｍの一部を第１のキャパシタＣｓｔ１の下部電極として構成し、駆動トランジスタＤＲのゲート金属層１５５の一部を第１のキャパシタＣｓｔ１の上部電極として構成する。そして、ソースドレイン金属層１５７の一部を第２のキャパシタＣｓｔ２の下部電極として構成し、画素電極１６１の一部を第２のキャパシタＣｓｔ２の上部電極として構成する。
【００７１】
そして、駆動トランジスタＤＲのゲート電極を構成するゲート金属層１５５の一部を用いて駆動トランジスタＤＲのゲート電極と第１のキャパシタＣｓｔ１の上部電極とを電気的に接続する。すなわち、ゲート金属層の一部１５５は、駆動トランジスタＤＲのゲート電極であり、かつ駆動トランジスタＤＲのゲート電極と第１のキャパシタＣｓｔ１の上部電極とを電気的に接続する接続電極の役割をする。以下、駆動トランジスタＤＲの半導体層１５３Ｍの一部であるソース領域及びドレイン領域は、伝導的になり半導体層でない導体に変更された部分に該当するところ、以下では、半導体層の導体領域１５３Ｍと命名する。
【００７２】
そして、ソースドレイン金属層１５７上に第４の絶縁層１６０が形成される。第４の絶縁層１６０は、有機膜で下部の段差を緩和する平坦化膜の役割をする。第４の絶縁層１６０と第３の絶縁層１５８上に画素電極１６１が形成される。
【００７３】
実験例の一部断面を参照してゲート金属層１５５部分に位置する構造物について説明すれば、次のとおりである。
【００７４】
第１の基板１５０ａを覆うバッファ層１５２上には半導体層の導体領域１５３Ｍが形成される。半導体層の導体領域１５３Ｍ上には島形態で位置する第１の絶縁層１５４が形成される。第１の絶縁層１５４上にはゲート金属層１５５が形成される。ゲート金属層１５５上にはゲート金属層１５５の一部を露出するコンタクトホールを有する第２の絶縁層１５６が形成される。第２の絶縁層１５６上にはコンタクトホールを介してゲート金属層１５５に電気的に接続されるソースドレイン金属層１５７が形成される。
【００７５】
そして、ソースドレイン金属層１５７上に第３の絶縁層１５８が形成され、第３の絶縁層１５８上に第４の絶縁層１６０が形成される。第４の絶縁層１６０は、有機膜で下部の段差を緩和する平坦化膜の役割をする。第４の絶縁層１６０と第３の絶縁層１５８上に画素電極１６１が形成される。
【００７６】
実験例は、第４の絶縁層１６０がゲート金属層１５５の一部のみを覆い、ゲート金属層１５５の残りの領域は覆わない形状を有する。
【００７７】
第４の絶縁層１６０は、有機発光層が形成される画素電極１６１が平坦に形成されるように、画素電極１６１の下部の段差を平坦に緩和させる役割をする。第４の絶縁層１６０は、画素電極１６１の下部に位置し、有機発光層が形成される画素電極１６１の一部領域に対応するように位置する。図面においてゲート金属層１５５から第１ａのスキャンラインＧＬ１ａまでの領域は非発光領域であって、画素電極１６１が平坦化される必要がない領域である。したがって、実験例の第４の絶縁層１６０は、図面において上方に該当する領域からゲート金属層１５５の一部のみを覆う形状で形成される。
【００７８】
第２の絶縁層１５６は、トップゲート型駆動トランジスタの駆動能力向上と、半導体層の導体領域１５３Ｍとソースドレイン金属層１５７との間の第１のキャパシタＣｓｔ１など、高解像度の工程要件を満たすために、厚さを薄く形成する。また、第３の絶縁層１５８は、ソースドレイン金属層１５７と画素電極１６１との間の第２のキャパシタＣｓｔ２形成のために、厚さを薄く形成する。
【００７９】
上記のような条件により、トップゲート型駆動トランジスタの駆動能力や第１及び第２のキャパシタＣｓｔ１、Ｃｓｔ２などは向上するが、ゲート金属層１５５の段差が形成された領域で第２の絶縁層１５６、ソースドレイン金属層１５７、第３の絶縁層１５８の厚さが薄く形成される。
【００８０】
その結果、実験例は、ゲート金属層１５５の段差が形成された領域に位置する第２の絶縁層１５６にシーム（ｓｅａｍ）が発生し、この第２の絶縁層１５６上に形成されたソースドレイン金属層１５７にもシームが発生し、ソースドレイン金属層１５７上に形成された第３の絶縁層１５８にもシームが発生し、第３の絶縁層１５８上に形成された画素電極１６１にもシームが発生する。第２の絶縁層１５６、ソースドレイン金属層１５７、及び第３の絶縁層１５８に発生したシームにより、画素電極１６１とソースドレイン金属層１５７との間にショートが発生して、つまり、第２のキャパシタＣｓｔ２が形成されずに無くなる。
【００８１】
しかし、本発明の第１実施形態では、実験例で表れた問題を解決するために、平坦化膜の役割をする第４の絶縁層１６０をゲート金属層１５５と完全に重ね合わせられるように形成する。より詳細に、第４の絶縁層１６０は、ゲート金属層１５５を完全に覆い、第４の絶縁層１６０により発生する画素電極１６１の段差がコンタクトホールＣＨと離隔するように形成する。
【００８２】
第２の絶縁層１５６は、ゲート金属層１５５を覆うので、ゲート金属層１５５のエッジ部で第１の段差ＳＣ１を有する。第２の絶縁層１５６上に形成されたソースドレイン金属層１５７は、第２の絶縁層１５６の第１の段差ＳＣ１に沿って第２の段差ＳＣ２を有する。ソースドレイン金属層１５７上に形成された第３の絶縁層１５８は、ソースドレイン金属層１５７の第２の段差ＳＣ２に沿って第３の段差ＳＣ３を有する。
【００８３】
本発明の第４の絶縁層１６０は、第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を埋め込むために、第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を完全に覆う構造で形成される。第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３は、ゲート金属層１５５のコンタクトホールＣＨの周辺で形成される。したがって、本発明の第４の絶縁層１６０は、図１１及び図１２に示されたように、コンタクトホールＣＨの周辺を完全に囲む形状からなり、画素電極１６１の段差がコンタクトホールＣＨと離隔するように形成される。
【００８４】
したがって、本発明の第４の絶縁層１６０が第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を完全に覆って平坦化させることにより、第４の絶縁層１６０上に形成された画素電極１６１がソースドレイン金属層１５７とショートされることを防止できる。
【００８５】
その結果、第１実施形態は、コンタクトホールＣＨの周辺に第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３でシームが発生しても、第４の絶縁層１６０の平坦化により画素電極１６１とソースドレイン金属層１５７との間にショートが発生しないので、つまり、第２のキャパシタＣｓｔ２が無くなるという問題は解消される。すなわち、上記のような条件により、トップゲート型駆動トランジスタの駆動能力は向上し、第２のキャパシタＣｓｔ２を形成する電極部の構造的な問題（構造的脆弱部）も解消されるので、表示パネルの信頼性や生産収率が下落し得るという問題は無くなる。
【００８６】
実験例と第１実施形態との比較を介して分かるように、実験例のような問題が起こる理由は、トップゲート型駆動トランジスタの駆動能力を向上するために、第２の絶縁層１５６と第３の絶縁層１５８の厚さを薄く形成するとき、発生頻度が高まる。したがって、本発明の第１実施形態は、平坦化膜に該当する第４の絶縁層でショートが発生する領域を覆うことにより、第２のキャパシタを構成する上下電極間に発生できる問題を改善できるところ、当業者であれば、本発明に基づいて他のレイアウト形態のキャパシタにも適用可能であろう。
【００８７】
−第２実施形態−
図１４は、本発明の第２実施形態に係るサブピクセルの一部を示した平面図であり、図１５は、図１４に示されたＥ１−Ｅ２領域の断面図であり、図１６は、第２実施形態のサブピクセルの一部を示したＳＥＭイメージである。下記では、前述した第１実施形態と重複する説明を省略する。
【００８８】
図１４及び図１５に示されたように、第２実施形態では、駆動トランジスタＤＲの半導体層１５３Ｍの一部を第１のキャパシタＣｓｔ１の下部電極として構成し、駆動トランジスタＤＲのゲート金属層１５５の一部を第１のキャパシタＣｓｔ１の上部電極として構成する。そして、ソースドレイン金属層１５７の一部を第２のキャパシタＣｓｔ２の下部電極として構成し、画素電極１６１の一部を第２のキャパシタＣｓｔ２の上部電極として構成する。
【００８９】
実験例と第１実施形態とのゲート金属層１５５は、「Ｉ」字形状からなっている。したがって、第４の絶縁層１６０の面積を大きくして、ゲート金属層１５５のコンタクトホールＣＨの周辺を第４の絶縁層１６０で覆い、第２のキャパシタＣｓｔ２の電極間のショートを防止する。本発明の第２実施形態では、第１実施形態とは異なり、ゲート金属層１５５を「Ｉ」字形状でない、垂直部と水平部を有した形状で形成する。したがって、第４の絶縁層１６０の面積を大きくする必要がなく、ゲート金属層１５５の形状を変更させることだけでも第２のキャパシタＣｓｔ２の電極間のショートを防止する。
【００９０】
より詳細に、ゲート金属層１５５は、垂直部ＶＥＰと、前記垂直部ＶＥＰと交差する水平部ＨＯＰとを備える。垂直部ＶＥＰは、ソースドレイン金属層１５７と接続されるコンタクトホールＣＨが形成された領域であって、データラインＤＬｎ１と並んで配置される。水平部ＨＯＰは、垂直部ＶＥＰと交差してゲートラインＧＬ１ａと並んで配置される。したがって、本発明は、水平部ＨＯＰが形成されたゲート金属層１５５を形成して、ゲート金属層１５５が第４の絶縁層１６０に全て重ね合わせられるように形状を変更させることだけでも第２のキャパシタＣｓｔ２の電極間のショートを防止できる。
【００９１】
ソースドレイン金属層１５７上に第４の絶縁層１６０が形成される。第４の絶縁層１６０は、ゲート金属層１５５と完全に重ね合わせられるように形成する。第４の絶縁層１６０は、ゲート金属層１５５を完全に覆い、第４の絶縁層１６０により発生する画素電極１６１の段差をコンタクトホールＣＨと離隔するように形成する。
【００９２】
第２の絶縁層１５６は、ゲート金属層１５５を覆うので、ゲート金属層１５５のエッジ部で第１の段差ＳＣ１を有する。第２の絶縁層１５６上に形成されたソースドレイン金属層１５７は、第２の絶縁層１５６の第１の段差ＳＣ１に沿って第２の段差ＳＣ２を有する。ソースドレイン金属層１５７上に形成された第３の絶縁層１５８は、ソースドレイン金属層１５７の第２の段差ＳＣ２に沿って第３の段差ＳＣ３を有する。
【００９３】
本発明の第４の絶縁層１６０は、第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を埋め込むために、第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を完全に覆う構造で形成される。第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３は、ゲート金属層１５５のコンタクトホールＣＨの周辺で形成される。したがって、本発明の第４の絶縁層１６０は、図１４及び図１５に示されたように、ゲート金属層１５５を完全に覆い、第４の絶縁層１６０により発生した画素電極１６１の段差とコンタクトホールＣＨとが離隔した形状からなる。
【００９４】
したがって、図１６に示されたように、本発明の第４の絶縁層１６０が第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３を完全に覆って平坦化させることにより、第４の絶縁層１６０上に形成された画素電極１６１がソースドレイン金属層１５７とショートされることを防止できる。
【００９５】
その結果、第２実施形態は、コンタクトホールＣＨの周辺に第２の絶縁層１５６の第１の段差ＳＣ１、ソースドレイン金属層１５７の第２の段差ＳＣ２、及び第３の絶縁層１５８の第３の段差ＳＣ３でシームが発生しても、第４の絶縁層１６０の平坦化により画素電極１６１とソースドレイン金属層１５７との間にショートが発生しないので、つまり、第２のキャパシタＣｓｔ２が無くなるという問題は解消される。すなわち、上記のような条件により、トップゲート型駆動トランジスタの駆動能力は向上し、第２のキャパシタＣｓｔ２を形成する電極部の構造的な問題（構造的脆弱部）も解消されるので、表示パネルの信頼性や生産収率が下落し得るという問題は無くなる。
【００９６】
以上、本発明は、表示パネルを高解像度（ＵＨＤ以上）で実現する場合、サブピクセルの限られた空間内に回路配置を要求するレイアウト上の設計制約要件が厳しくなることと電極層の段差による電極間のショート発生のため、キャパシタが形成されずに無くなるという問題を解消できるという効果がある。また、本発明は、サブピクセル内の電極層の段差を絶縁層で完全にカバーして、キャパシタが維持されるように脆弱構造を除去または回避して表示パネルの信頼性や生産収率を向上するという効果がある。
【００９７】
例示的な実施例が説明されたが、本開示の範疇内で種々の他の修正及び実施例が通常の技術者により創出され得ることと理解されなければならない。特に、様々な変更及び修正が本開示の図面及び特許請求の範囲の範疇内で本組み合わせの配置及び／又は構成において可能であろう。構成要素及び／又は配置における修正及び変更に加えて、代案的な使用も通常の技術者にとって明らかであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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