(57)【特許請求の範囲】
【請求項１】
集積回路の近接するビットセルエリアに形成されるメモリセルであって、
第１のトランジスタで構成され、第１のストレージノードにおける出力と第２のストレージノードに結合される入力とを有する第１のインバータと、
第２のトランジスタで構成され、前記第２のストレージノードにおける出力と前記第１のストレージノードに結合される入力とを有する第２のインバータであって、前記第２のトランジスタが、前記第１のインバータ内の前記第１のトランジスタにより提供される回路機能と同じ回路機能を前記第２のインバータ内で提供する、前記第２のインバータと、
前記第２のインバータよりも前記第１のインバータの近くの前記ビットセルエリア内に配置される２トランジスタバッファ回路と、
を含み、
前記第１のトランジスタが前記第２のトランジスタと異なる物理的構造を有する、メモリセル。
【請求項２】
請求項１に記載のメモリセルであって、
前記第１のトランジスタが、前記メモリセルの前記ビットセルエリア内で、前記２トランジスタバッファ回路と前記第２のトランジスタとの間に配置される、メモリセル。
【請求項３】
請求項１に記載のメモリセルであって、
前記第１のインバータが、第１の負荷と第１の駆動トランジスタとを含み、
前記第１の駆動トランジスタが、前記第１のストレージノードにおいて前記第１の負荷に一方の側で接続されるソース／ドレイン経路と、前記第２のストレージノードに接続されるゲートとを有し、
前記第２のインバータが、第２の負荷と第２の駆動トランジスタとを含み、
前記第２の駆動トランジスタが、前記第２のストレージノードにおいて前記第２の負荷に一方の側で接続されるソース／ドレイン経路と、前記第１のストレージノードに接続されるゲートとを有し、
前記第１のトランジスタが前記第１の駆動トランジスタに対応し、前記第２のトランジスタが前記第２の駆動トランジスタに対応する、メモリセル。
【請求項４】
請求項１に記載のメモリセルであって、
前記第１のインバータが、第１の負荷トランジスタと第１の駆動トランジスタとを含み、
前記第１の負荷トランジスタと第１の駆動トランジスタとが、前記第１のストレージノードにおいて共に接続される直列のソース／ドレイン経路を有し、前記第１の負荷トランジスタと第１の駆動トランジスタとが、前記第２のストレージノードに接続されるゲートを各々有し、
前記第２のインバータが、第２の負荷トランジスタと第２の駆動トランジスタとを含み、
前記第２の負荷トランジスタと第２の駆動トランジスタとが、前記第２のストレージノードにおいて共に接続される直列のソース／ドレイン経路を有し、前記第２の負荷トランジスタと第２の駆動トランジスタとが、前記第１のストレージノードに接続されるゲートを各々有し、
前記第１のトランジスタが前記第１の負荷トランジスタに対応し、前記第２のトランジスタが前記第２の負荷トランジスタに対応する、メモリセル。
【請求項５】
請求項４に記載のメモリセルであって、
前記第１の駆動トランジスタが更に、前記第２の駆動トランジスタとは異なる物理的構造を有する、メモリセル。
【請求項６】
請求項１に記載のメモリセルであって、
各メモリセルが、
前記第１のストレージノードに一方の側で接続されるソース／ドレイン経路と、ワードラインに接続されるゲートとを有する第１のパストランジスタと、
前記第２のストレージノードに一方の側で接続されるソース／ドレイン経路と、前記ワードラインに接続されるゲートとを有する第２のパストランジスタと、
を更に含み、
前記第１のパストランジスタがまた前記第２のパストランジスタと異なる物理的構造を有する、メモリセル。
【請求項７】
請求項１に記載のメモリセルであって、
前記２トランジスタバッファ回路が、
読み出しビットラインに一方の側で接続されるソース／ドレイン経路を有し、更に、読み出しワードラインに接続されるゲートを有する、第１のバッファトランジスタと、
読み出しビットラインと基準電圧の間で前記第１のバッファトランジスタの前記ソース／ドレイン経路に直列のソース／ドレイン経路を有し、更に、前記第１及び第２のストレージノードの一方に接続されるゲートを有する、第２のバッファトランジスタと、
を含み、
前記第１及び第２のバッファトランジスタの少なくとも一方が、前記第１及び第２のトランジスタの対応する特徴サイズより大きな特徴サイズで構築される、メモリセル。
【請求項８】
請求項７に記載のメモリセルであって、
前記第２のバッファトランジスタの前記ゲートが前記第２のストレージノードに接続される、メモリセル。
【請求項９】
請求項１に記載メモリセルであって、
前記第１及び第２のトランジスタが、チャネル幅とチャネル長と正味チャネルドーパント濃度とからなる群から選択される１つ又は複数の属性により、構造上互いに異なる、メモリセル。
【請求項１０】
請求項９に記載メモリセルであって、
前記２トランジスタバッファ回路が、前記第１のトランジスタのソース／ドレイン駆動強さを減少させ、
前記第１のトランジスタが、前記第２のトランジスタに対して、一層広いチャネル幅と一層短いチャネル長と一層低い正味チャネルドーパント濃度とからなる群から選択される前記属性の１つ又は複数を有するように構築される、メモリセル。
【請求項１１】
請求項９に記載のメモリセルであって、
前記２トランジスタバッファ回路が、前記第１のトランジスタのソース／ドレイン駆動強さを増加させ、
前記第１のトランジスタが、前記第２のトランジスタに対して、一層狭いチャネル幅と一層長いチャネル長と一層高い正味チャネルドーパント濃度とからなる群から選択される前記属性の１つ又は複数を有するように構築される、メモリセル。
【請求項１２】
集積回路内のメモリであって、
各々が前記集積回路の近接するビットセルエリアに形成される、メモリセルのアレイを含み、
各メモリセルが、
第１のトランジスタで構成され、第１のストレージノードにおける出力と第２のストレージノードに結合される入力とを有する第１のインバータと、
第２のトランジスタで構成され、前記第２のストレージノードにおける出力と前記第１のストレージノードに結合される入力とを有する第２のインバータであって、前記第２のトランジスタが、前記第１のインバータ内の前記第１のトランジスタにより提供される回路機能と同じ回路機能を前記第２のインバータ内で提供する、前記第２のインバータと、
前記第１のストレージノードと前記メモリセルを含む列に対する第１の書き込みビットラインとの間で接続されるソース／ドレイン経路を有し、更に、前記メモリセルを含む行に対する書き込みワードラインに接続されるゲートを有する、第１のパストランジスタと、
前記第２のストレージノードと前記メモリセルを含む前記列に対する第２の書き込みビットラインとの間で接続されるソース／ドレイン経路を有し、更に、前記書き込みワードラインに接続されるゲートを有する、第２のパストランジスタと、
前記第２のインバータよりも前記第１のインバータの近くの前記ビットセルエリア内に配置されるバッファ回路と、
を含み、
前記バッファ回路が、
ソース／ドレイン経路を有し、更に、前記メモリセルを含む前記行に対する読み出しワードラインに接続されるゲートを有する、第１のバッファトランジスタと、
前記メモリセルを含む前記列に対する読み出しビットセルと基準電圧との間で前記第１のバッファトランジスタの前記ソース／ドレイン経路に直列のソース／ドレイン経路を有し、更に、前記第２のストレージノードに接続されるゲートを有する、第２のバッファトランジスタと、
前記アレイに隣接して配置され、前記アレイ内の１つ又は複数の選択されるメモリセルにアクセスするための周辺回路要素と、
を含み、
各メモリセル内の前記第１及び第２のバッファトランジスタの少なくとも一方が、前記第１及び第２のトランジスタの特徴サイズより実質的に大きな特徴サイズで構築され、
各メモリセルにおいて、前記第１のトランジスタが前記第２のトランジスタと異なる物理的構造を有する、メモリ。
【請求項１３】
請求項１２に記載のメモリであって、
前記アレイ内の隣接するメモリセルが、互いに隣接するビットセルエリアに配置され、
各メモリセル内の前記第１のトランジスタが、そのメモリセルの前記バッファ回路と前記第２のトランジスタとの間に配置され、
前記第１及び第２の隣接するメモリセルの各々の前記第２のトランジスタが、そのメモリセルの前記第１のトランジスタと、前記第１及び第２の隣接するメモリセルの他方の前記第２のトランジスタとの間に配置される、メモリ。
【請求項１４】
請求項１２に記載のメモリであって、
各メモリセルの前記第１のインバータが、第１の負荷と第１の駆動トランジスタとを含み、
前記第１の駆動トランジスタが、前記第１のストレージノードにおいて前記第１の負荷に一方の側で接続されるソース／ドレイン経路を有し、更に、前記第２のストレージノードに接続されるゲートを有し、
各メモリセルの前記第２のインバータが、第２の負荷と第２の駆動トランジスタとを含み、
前記第２の駆動トランジスタが、前記第２のストレージノードにおいて前記第２の負荷に一方の側で接続されるソース／ドレイン経路を有し、更に、前記第１のストレージノードに接続されるゲートを有し、
前記第１のトランジスタが前記第１の駆動トランジスタに対応し、前記第２のトランジスタが前記第２の駆動トランジスタに対応に対応する、メモリ。
【請求項１５】
請求項１２に記載のメモリであって、
各メモリセルの前記第１のインバータが、第１の負荷トランジスタと第１の駆動トランジスタとを含み、
前記第１の負荷トランジスタと第１の駆動トランジスタとが、前記第１のストレージノードにおいて共に接続される直列のソース／ドレイン経路を有し、前記第１の負荷トランジスタと第１の駆動トランジスタとが、前記第２のストレージノードに接続されるゲートを各々有し、
各メモリセルの前記第２のインバータが、第２の負荷トランジスタと第２の駆動トランジスタとを含み、
前記第２の負荷トランジスタと第２の駆動トランジスタとが、前記第２のストレージノードにおいて共に接続される直列のソース／ドレイン経路を有し、前記第２の負荷トランジスタと第２の駆動トランジスタとが、前記第１のストレージノードに接続されるゲートを各々有し、
前記第１のトランジスタが前記第１の負荷トランジスタに対応し、前記第２のトランジスタが前記第２の負荷トランジスタに対応する、メモリ。
【請求項１６】
請求項１５に記載メモリであって、
前記第１の駆動トランジスタが更に、前記第２の駆動トランジスタとは異なる物理的構造を有する、メモリ。
【請求項１７】
請求項１２に記載のメモリであって、
前記第１のパストランジスタが更に、前記第２のパストランジスタとは異なる物理的構造を有する、メモリ。
【請求項１８】
請求項１２に記載のメモリであって、
各メモリセルの前記第１及び第２のトランジスタが、チャネル幅とチャネル長と正味チャネルドーパント濃度とからなる群から選択される１つ又は複数の属性により、構造上互いに異なる、メモリ。
【請求項１９】
請求項１８に記載のメモリであって、
前記バッファ回路が、前記第１のトランジスタのソース／ドレイン駆動強さを減少させ、
各メモリセルに対し、前記第１のトランジスタが、前記第２のトランジスタに対して、一層広いチャネル幅と一層短いチャネル長と一層低い正味チャネルドーパント濃度とからなる群から選択される前記属性の１つ又は複数を有するように構築される、メモリ。
【請求項２０】
請求項１８に記載のメモリであって、
前記バッファ回路が、前記第１のトランジスタのソース／ドレイン駆動強さを増加させ、
各メモリセルに対し、前記第１のトランジスタが、前記第２のトランジスタに対して、一層狭いチャネル幅と一層長いチャネル長と一層高い正味チャネルドーパント濃度とからなる群から選択される前記属性の１つ又は複数を有するように構築される、メモリ。
【請求項２１】
集積回路内にメモリを製造する方法であって、
半導体基板の表面において複数の隣接するビットセルエリアの各々内に第１及び第２のトランジスタを形成するステップ、
前記ビットセルエリアの各々内に、前記第１及び第２のトランジスタの対応する特徴より大きな特徴を有する１つ又は複数のバッファ回路トランジスタを形成するステップであって、前記第１及び第２のトランジスタ並びにバッファ回路トランジスタが、前記第１のトランジスタがそのビットセルエリアにおけるそのビットセルエリアの前記バッファ回路トランジスタと前記第２のトランジスタとの間に配置されるように、前記ビットセルエリア内で配置される、前記ステップと、
第１及び第２の相互結合インバータを画定するように各ビットセル内に前記第１及び第２のトランジスタとバッファ回路トランジスタとの間の相互接続部を形成するステップであって、前記第１の相互結合インバータが前記第１のトランジスタを含み、前記第２の相互結合インバータが前記第２のトランジスタを含み、前記第１及び第２の相互結合インバータの一方の出力が前記バッファ回路トランジスタに結合される、前記ステップと、
を含み、
第１及び第２の隣接するビットセルエリアにおける前記第２のトランジスタが互いに隣接して配置され、
第１及び第３の隣接するビットセルエリアにおける前記バッファ回路トランジスタが互いに隣接して配置され、
前記形成するステップが、各ビットセルエリアにおける前記第１のトランジスタを、チャネル幅とチャネル長と正味チャネルドーパント濃度とからなる群から選択される１つ又は複数の物理的属性においてそのビットセルエリアにおける前記第２のトランジスタとは異なるように形成する、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記第２の相互結合インバータの前記出力が前記バッファ回路トランジスタに結合される、方法。
【請求項２３】
請求項２１に記載の方法であって、
前記バッファ回路トランジスタに対応する特徴の近接により生じる電気特性の差異を前記表面における、これらの特徴から様々な距離におけるトランジスタに基づいて決定するステップと、
前記決定された電気特性の差異から、前記第２のトランジスタに対する、前記第１のトランジスタの、チャネル幅とチャネル長と正味チャネルドーパント濃度とからなる群から選択される１つ又は複数の物理的属性における設計差異を選択するステップと、
を更に含む、方法。
【請求項２４】
請求項２３に記載の方法であって、
前記決定するステップが、前記バッファ回路トランジスタがそれに一層近い距離のトランジスタのソース／ドレイン駆動強さを低減することを決定し、
各ビットセルエリアにおける前記第１のトランジスタが、そのビットセルエリアにおける前記第２のトランジスタに対して、一層広いチャネル幅と一層短いチャネル長と一層低い正味チャネルドーパント濃度とからなる群から選択される前記物理的属性の１つ又は複数を有するように構築される、方法。
【請求項２５】
請求項２３に記載の方法であって、
前記決定するステップが、前記バッファ回路トランジスタがそれに一層近い距離のトランジスタのソース／ドレイン駆動強さを増加させることを決定し、
各ビットセルエリアにおける前記第１のトランジスタが、そのビットセルエリアにおける前記第２のトランジスタに対して、一層狭いチャネル幅、一層長いチャネル長、及び一層高い正味チャネルドーパント濃度からなる群から選択される前記物理的属性の１つ又は複数を有するように構築される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、集積回路に関し、例えば固体メモリを含む集積回路に関する。より具体的には、本発明の実施形態は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル及びデバイスを対象とする。
【背景技術】
【０００２】
多くの最近の電子デバイス及びシステムは、広範な機能及び有用な応用例を制御し管理するためのかなりの演算能力を有する。これら最近のデバイスの複雑な機能を実施することにしばしば係わる大量のデジタルデータを考慮して、かなりの固体メモリ容量が今や一般にこれらのシステム用の電子回路要素に実装されている。スタティックランダムアクセスメモリ（ＳＲＡＭ）は、これら最近の低消費電力電子システムにおける固体データストレージ要件の多くを実現するために選択されるメモリ技術になってきている。当技術分野では基本的なことだが、ＳＲＡＭセルは「静的に」情報を記憶する。「静的に」とは、メモリに電力が供給される限り、記憶されたデータ状態が各セルにラッチされたままになることである。これは、データを保持するためにデータを周期的にリフレッシュしなければならない「動的な」ＲＡＭ（ＤＲＡＭ）と対照をなす。
【０００３】
近年の半導体技術の進歩により、最小デバイス特徴サイズ（例えば、ＭＯＳトランジスタのゲート）をサブミクロン範囲に縮小することが可能になってきている。この微細化は、メモリアレイに適用するとき特に有益である。というのは、全チップ面積の大部分がオンチップメモリに充てられることが多いからである。その結果、現在、かなりのメモリリソースが埋め込みメモリとして、マイクロプロセッサ、デジタル信号プロセッサ、及び「システムオンチップ」集積回路など、一層大規模な集積回路に集積化される。しかし、デバイスサイズをこのように物理的にスケーリングすることにより、特に、埋め込みＳＲＡＭに関連して大きな問題が生じ、「スタンドアロン」メモリ集積回路デバイスとして実現されるＳＲＡＭにおいてもそうである。これらの問題の幾つかは、こうした極小特徴サイズで形成されるトランジスタの電気特性のばらつきが大きくなることによるものである。この特性のばらつきにより、セル間の読み出し及び書き込み機能障害の確度が高くなることが観察されている。デバイスのばらつきに対する感受性は、回路設計限界で又はその近くで設計されるメモリメモリにおいて特に高い。デバイスのばらつきの増加が集積回路内のメモリセル数（したがってトランジスタ数）の増加と組み合わさると、１つ又は複数のセルが、予想されるように読み出し及び書き込みをし得なくなったり記憶されるデータ状態を保持できなくなったりする確度が高くなる。
【０００４】
図１ａは、既知の６トランジスタ（６−Ｔ）配置で構築される従来のＳＲＡＭセルの例を示す。この例では、セル２は、同様なセルのメモリアレイの第ｊ行第ｋ列にある。ＳＲＡＭメモリセル２は、電力供給ラインＶｄｄａ上の電圧と接地基準電圧Ｖｓｓａとの間でバイアスされる。ＳＲＡＭメモリセル２は、１対の相互結合ＣＭＯＳインバータとして従来の方式で構築され、一方のインバータは直列接続されるｐチャネル負荷トランジスタ３ａとｎチャネル駆動トランジスタ４ａであり、他方のインバータは直接接続されるｐチャネル負荷トランジスタ３ｂとｎチャネルトランジスタ４ｂである。各インバータのトランジスタのゲートが、共にかつ他方のインバータのトランジスタの共通ドレインノードに、通常の方式で接続される。この例では、トランジスタ３ａ、４ａの共通ドレインノードはストレージノードＳＮＴを構成し、トランジスタ３ｂ、４ｂの共通ドレインノードはストレージノードＳＮＢを構成する。ｎチャネルパストランジスタ５ａは、そのソース／ドレイン経路がストレージノードＳＮＴと第ｋ列のビットラインＢＬＴｋとの間に接続され、ｎチャネルパストランジスタ５ｂは、そのソース／ドレイン経路がストレージノードＳＮＢとビットラインＢＬＢｋとの間に接続される。パストランジスタ５ａ、５ｂのゲートは、セル２が置かれる第ｊ行のワードラインＷＬｊによって駆動される。
【０００５】
通常オペレーションでは、ビットラインＢＬＴｋ、ＢＬＢｋは、典型的には、プリチャージ回路要素７によって高電圧Ｖｄｄｐ（これは電力供給電圧Ｖｄｄａであるか又はそれに近い）にプリチャージされ、この電圧と等しくされる。次いで、プリチャージ回路要素７は、アクセスサイクルの残りの期間、ビットラインＢＬＴｋ、ＢＬＢｋを解放して浮遊させる。読み出しオペレーションのためにセル２にアクセスするには、ワードラインＷＬｊに電力を供給してパストランジスタ５ａ、５ｂをオンにし、ストレージノードＳＮＴ、ＳＮＢをビットラインＢＬＴｋ、ＢＬＢｋに接続する。次いで、ビットラインＢＬＴｋ、ＢＬＢｋで発生する差動電圧が、センスアンプによって感知され増幅される。書き込みオペレーションでは、典型的な最近のＳＲＡＭメモリは、書き込むべきデータ状態に応じて、ビットラインＢＬＴｋ、ＢＬＢｋの一方をローに（すなわち、接地電圧Ｖｓｓａ又はそれに近い電圧まで）プルする書き込み回路要素を含む。次いでワードラインＷＬｊに電力が供給されると、ローレベルのビットラインＢＬＴｋ又はＢＬＢｋが、その関連するストレージノードＳＮＴ、ＳＮＢをプルダウンし、アドレス指定されたセル２の相互結合インバータを所望の状態にラッチさせる。
【０００６】
セル２などのＳＲＡＭセルについて観察される障害メカニズムの１つのタイプはセル安定性障害であり、これは「外乱」障害又は不充分な静的ノイズマージンとも呼ばれる。この障害では、例えば同じ行の選択されたメモリセルへの書き込みの間、非選択セルのビットラインに結合する充分な大きさのノイズにより、この同じ行の非選択セルにデータが誤って書き込まれてしまうことがある。実際、このようなノイズは、１つ又は複数の非選択セル（すなわち、選択行の非選択列内の「半選択」セル）のインバータを作動（trip）させるために充分な大きさを有し得る。セル安定性障害は、ＳＲＡＭセルドライバ又は負荷トランジスタの駆動がセル内の他のトランジスタに対して不整合である場合に生じ得る。例えば、図１ａのセル２が「０」データ状態（ストレージノードＳＮＴがローレベル）を記憶する場合、「オン」状態の駆動トランジスタ４ａ及び負荷トランジスタ３ｂの一方又は両方が、「オフ」状態の駆動トランジスタ４ｂ及び負荷トランジスタ３ａに対して弱いことが、パストランジスタ５ａ、５ｂがそのｊ行へのアクセス中にオンにされるとき、セル２のラッチの状態をより容易に変えてしまう。より具体的には、トランジスタ３ｂ、４ａのこの相対的な弱さにより、「０」から「１」への遷移に対するセル２の「作動」電圧が所望されるより大きくなってしまい、ストレージノードＳＮＴにおける、平衡セルに要求されるよりも小さな電圧降下に応答してセル２の状態が「反転（flip）」させてしまう。言い換えれば、例えば「半選択」時に生じるようなノイズに対するセル２の安定性が、このトランジスタ非平衡によって低減してしまう。
【０００７】
ＳＲＡＭセルの別の障害メカニズムは書き込み障害であり、これは、アドレス指定されたＳＲＡＭセルが、記憶されたデータ状態とは反対のデータ状態の書き込みに応答してその記憶状態を変更しないときに生じる。書き込み障害は、セル安定性障害の逆である。セル安定性障害は、セルがその状態を過度に容易に変更してしまう場合に生じ、書き込み障害は、セルがその状態を過度に変更しようとしない場合に、特に、書き込み回路要素がその時点で高電圧にラッチされているストレージノードをプルダウンできないことによって、生じる。
【０００８】
例えば、図１ａのセル２がまず「０」データ状態（負荷トランジスタ３ｂがオンで駆動トランジスタ４ｂがオフであり、ストレージノードＳＮＢがハイレベルである状態）を記憶する場合、反対の「１」データ状態が、書き込み回路要素によってビットラインＢＬＢｋにおいて駆動されるローレベルによって書き込まれ、「オン」状態のパストランジスタ５ｂを介してストレージノードＳＮＢに結合される。パストランジスタ５ｂが弱いと、ロー側のビットラインＢＬＢｋは負荷トランジスタ３ｂの反対の駆動に打ち勝ち難くなり、そのため、この書き込みサイクルはセル状態を変更し得ない。駆動トランジスタ４ｂが弱いと、この書き込み操作で（ビットラインＢＬＴｋにおけるローレベルのために駆動トランジスタ４ｂがオンになり始めるときに）負荷トランジスタ３ａによってハイにプルされるストレージノードＳＮＴからのフィードバック作用が減少し、セル２の書き込み能力が更に減少する。負荷トランジスタ３ａが弱いと、やはりストレージノードＳＮＴをハイにプルすることが弱くなり、この書き込みサイクルにおけるフィードバック作用が更に減少する。このように、書き込み障害の確度はこのようなデバイス非平衡によって高くなる。
【０００９】
したがって、当技術分野ではよく知られているように、同じＳＲＡＭセル内の負荷トランジスタ３ａ、３ｂの互いに対する電気特性の平衡、同じセル内の駆動トランジスタ４ａ、４ｂの互いに対する電気特性の平衡がセルの安定性及び書き込み性の両方に貢献する。そのため、従来のＳＲＡＭセルは、典型的には、負荷トランジスタ３ａ、３ｂが構造上互いに可能な限り緊密に整合し、駆動トランジスタ４ａ、４ｂが構造上互いに可能な限り緊密に整合し、かつ、パストランジスタ５ａ、５ｂが構造上互いに可能な限り緊密に整合するように形成される。これらの対になるトランジスタが構造上このように緊密に整合（すなわち、レイアウトが整合し、ドーパントプロフィール及び膜厚が整合）するように設計されることによって、これらの対になるデバイスの電気特性が緊密に整合する。
【００１０】
ディープサブミクロン特徴サイズ（例えば、ゲート幅が９０ｎｍ以下）で構築されるトランジスタにおいて、近隣のデバイスの近接度及び構造に応じた電気的作用が観察されている。これらの「近接」作用の様々な原因及び結果が特徴付けられている。これらの様々な近接作用により、ＭＯＳトランジスタのドレイン−ソース電流にかなりの変動が生じることが観察されている。
【００１１】
１つの既知のタイプの近接作用は、ポリシリコンゲート構造の光リソグラフィパターンニングが他の近くのゲート構造によって影響される度合いに係わるものである。ゲートの間隔及び幅が一定になると、これらのリソグラフィ近接作用による変動が減少することが知られている。リソグラフィ近接作用は、コンタクトレベルでも観察されている。また、上に重なる絶縁体膜内の近接するコンタクト開口が、この上に重なる膜内の応力（すなわち、圧縮又は引張り特性）に応じて、ＭＯＳトランジスタにおける歪み作用に影響を及ぼすことが観察されている。
【００１２】
Ｄｒｅｎｎａｎらの「Implications of Proximity Effects for Analog Design」、論文８．６、Custom Integrated Circuits Conference（ＩＥＥＥ、２００６年）に記載されているように、ＭＯＳトランジスタに対する歪み関連近接作用の別の原因は、シャロートレンチアイソレーション応力作用と呼ばれるものである。この作用による歪み変動は、ＭＯＳトランジスタの能動領域（例えば、ソース及びドレイン領域）を画定するシャロートレンチアイソレーション構造内の応力によるものである。当技術分野では既知のように、集積回路の選択表面位置における比較的厚いアイソレーション誘電体（例えば二酸化シリコン）構造は、ＭＯＳトランジスタ及び他の半導体回路要素が形成される半導体能動領域を画定する。最近の集積回路では、特にサブミクロン方式の集積回路では、このアイソレーション誘電体は、基板（又はシリコンオンインシュレータ環境でのシリコン層）の表面をマスク凹部エッチングによって形成され、その後、二酸化シリコンなどの誘電体膜がこれらの凹部内に堆積される。これらの「シャロートレンチアイソレーション」構造における堆積された二酸化シリコンは、圧縮又は引張り特性を示し得、これにより、ＭＯＳトランジスタチャネル領域を含む近隣の能動領域に歪みが生じ得る。この歪みが生じる範囲は、トランジスタのシャロートレンチアイソレーション構造への近接度及びアイソレーション誘電体自体の体積（すなわち、アイソレーション構造の他方の側の近隣の能動領域の近接度及び大きさ）に応じて決まることが観察されている。
【００１３】
さらなる背景として、集積回路に適用される半導体技術の最近の進歩には、半導体デバイス構造の製造に「歪み制御技術（strain engineering）」（又は、その代わりに「応力工学（stress engineering）」）の利用が含まれる。この技術は、ＭＯＳトランジスタチャネル領域の結晶格子における歪みを「調整」して、これらの領域におけるキャリア移動度を増強し、これが、トランジスタのソース／ドレイン電流（すなわち、駆動強さ）を３極及び飽和領域の両方で増加させる。一般的な意味では、圧縮応力はｐチャネルＭＯＳトランジスタのチャネル領域における正孔移動度を増強し、引張り応力はｎチャネルＭＯＳトランジスタのチャネル領域における電子移動度を増強する。この調整を達成する既知の手法には、「埋め込みＳｉＧｅ」（又は「ｅＳｉＧｅ」）を用いることが含まれる。この手法では、ｐチャネルＭＯＳトランジスタ構造のソース及びドレイン領域がシリコン基板又はウェル領域からエッチングされ、選択的エピタキシによって形成されるシリコン−ゲルマニウム合金で置き換えられる。シリコン結晶格子内のゲルマニウム原子により、ｅＳｉＧｅ合金の格子定数は大きくなり、そのため、圧縮応力がｐチャネルＭＯＳトランジスタのチャネル領域に加えられる。「デュアルストレスライナー」又は「ＤＳＬ」技術として知られる別の従来の歪み制御技術の手法は、それぞれ、ｎチャネル及びｐチャネルＭＯＳトランジスタの能動領域（すなわち、ソース及びドレイン領域）にわたって引張り又は圧縮特性のシリコン窒化物層を形成することに関与する。しかし、これらの歪み制御技術の作用は近隣のデバイス及び構造に及ぶことが多く、それによって別のタイプの「近接作用」が生じることが観察されている。
【００１４】
サブミクロン集積回路において観察される別の近接作用は、注入されるドーパント種の相互拡散である。近隣の又は近接するトランジスタのソース／ドレイン領域が、異なるドーズ量のイオン注入によって形成される場合、得られるドーパント濃度勾配は、一層重くドープされるソース／ドレイン領域から近くの一層軽くドープされるソース／ドレイン領域へドーパントイオンを拡散させるために充分に大きくなり得る。これにより、当然のことながら、影響を受けるトランジスタの一方又は両方について設計からの乖離が生じ得る。
【００１５】
当技術分野では既知のように、メモリアレイは、比較的大きな面積の類似構造（すなわち、メモリセル）を含み、そのため、極めて規則正しく構築されることになる。この構造上の規則性は、理論的には、近接作用によるアレイトランジスタ性能の変動を抑制する。この抑制は、すべてのトランジスタが実質的に同じサイズであるメモリアレイ、例えば図１ａに関して上述したような６−Ｔ  ＳＲＡＭセルのアレイ、において良好に実現され得る。アレイの端部のメモリセルは、メモリアレイの端部の周辺に「ダミー」メモリセルを構築することによって、近接作用及び相互拡散から保護され得る。これらのダミーセルは、メモリセル自体と同様に構築されるが、電気的には接続されない。
【００１６】
繰返しデバイス構造のアレイ又は領域として構築される他のタイプの集積回路機能も、同様に、近接作用によるデバイス変動の影響を受ける。例えば、多くの最近の論路回路は、「極めて多数のゲート」又は集積回路構造におけるローレベルでの別のタイプの繰返し構造として構築される。これらの論理回路は、例えば、金属導体をトランジスタ及びゲートに引き回すことにより、上位構造レベルで特定の論理機能が実現されるように容易にカスタマイズされ得る。この場合でも、近接作用により、繰返し構造の端部及び論理アレイの内部におけるトランジスタ間及びゲート間でトランジスタ性能が変動する。
【００１７】
さらなる背景として、付加的な読み出しバッファを有する相互結合インバータラッチ型のＳＲＡＭセルが当技術分野で知られている。図１ｂは、このようなＳＲＡＭセル２’の例を示す。ＳＲＡＭセル２’は、図１ａに関連して上述した６−Ｔ構造に２トランジスタバッファを追加したものである。この例では、「８−Ｔ」ＳＲＡＭセル２’は、ｎチャネルＭＯＳトランジスタ６、８で構築される片側読み出しバッファを含み、これらのトランジスタのソース／ドレイン経路は、セル２’が存在するｋ列の読み出しビットラインＲＤ＿ＢＬｋと、接地電圧Ｖｓｓｂ（これは、アレイ接地電圧Ｖｓｓａからの電圧と同じか又は異なる電圧とし得る）との間で直列に接続される。トランジスタ６のゲートはストレージノードＳＮＢに接続され、トランジスタ８のゲートは、セル２’が存在するｊ列の読み出しサイクルでアサートされるワードラインである読み出しワードラインＲＤ＿ＷＬｊに接続される。逆に、セル２’のパストランジスタ５ａ、５ｂのゲートは、書き込みワードラインＷＲ＿ＷＬｊに接続され、パストランジスタ５ａ、５ｂのソース／ドレイン経路はそれらのそれぞれのストレージノードＳＮＴ、ＳＮＢと、それぞれ、書き込みビットラインＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋとの間に接続される。そのため、セル２’の状態は、セル２’を選択する読み出しサイクルには読み出しビットラインＲＤ＿ＢＬｋに現れ、セル２’を選択する書き込みサイクルには書き込みビットラインＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋから書き込まれる。
【００１８】
典型的には、図１ｂのセル２’などの８−ＴＳＲＡＭセルは、付加的な読み出し電流が、セルから供給され、それから先はラッチ駆動トランジスタ４ａ、４ｂから利用可能であり得る状況で実装される。より具体的には、８−Ｔセルは、高密度及び容易書き込み可能特性が得られるようにセルトランジスタ３、４が最小特徴サイズデバイスとして製造されるが、これらの小型デバイスからの読み出し電流は感知回路要素に対しては最適とは言えない設計において、魅力のあるものである。そのため、バッファトランジスタ６、８は、概して、ラッチトランジスタ３、４及びパストランジスタ５よりもはるかに大型に（すなわち、比較的広いチャネル幅で）構築される。各セル２’がそれ自体の読み出しバッファを備えて構築されるためには、これらの一層大型のトランジスタが必然的にアレイ内の同じ「ビットセル」レイアウト内に配置されなければならず、そのため、一層大型のバッファデバイスがこのセルの一層小型（例えば、最小特徴サイズ）のラッチ及びパストランジスタの間に挿入される。
【００１９】
しかし、上述したように、一層大型のバッファトランジスタを一層小型のトランジスタに隣接して又はその近くに組み込むと、近接作用及び相互拡散作用が生じ得る。その結果、従来の８−Ｔ  ＳＲＡＭセル２’は改善された読み出し電流を提供し得るが、その代償として、セル２’のラッチ部分のオペレーションに潜在的な非平衡が生じる。これらの作用は、最近の集積回路では今や一般的なディープサブミクロントランジスタサイズで構築されるメモリで特に顕著である。
【００２０】
さらなる背景として、非対称に構築されるパストランジスタを備えた６−Ｔセルが当技術分野で知られている。これらの従来の非対称セルでは、図１ａを参照して、パストランジスタ５ａ、５ｂが有するソース領域（すなわち、それぞれ、ビットラインＢＬＴｋ、ＢＬＢｋに接続される側で）の構造は、それらのドレイン領域（すなわち、ストレージノードＳＮＴ、ＳＮＢに接続される側）とは異なって構築される。この非対称性は、読み出しオペレーションのため（すなわち、プリチャージされるビットラインＢＬＴｋ、ＢＬＢｋの一方を一層低いレベルのストレージノードＳＮＴ、ＳＮＢにプルするため）よりも、書き込みオペレーションのため（すなわち、ストレージノードＳＮＴ、ＳＮＢの一方を対応するローレベルビットラインＢＬＴｋ、ＢＬＢｋに放電するため）でソース／ドレイン電流が大きくなるように実装される。このパスゲートの非対称性は、パストランジスタ５ａ、５ｂのソース／ドレイン領域の形成において、例えばゲート電極がドレイン側の注入を遮った状態で、標準よりも大きな角度での非対称ソース側「ハロー」注入によって達成され得る。
【００２１】
さらなる背景として、６−Ｔ  ＳＲＡＭセル内に不整合パストランジスタを構築することが当技術分野で知られている。この従来の手法によれば、一方のビットラインが「読み出しビットライン」として働き、他方のビットラインが「書き込みビットライン」として働く。例えば、チャネル幅を一層広くすることによって、「読み出しビットライン」に結合されるパストランジスタは、「書き込みビットライン」に結合されるパストランジスタより強く駆動されるように構築されて、強い読み出し電流が提供され、そのため、アクセス時間が短くなる。「書き込みビットライン」用の一層弱いパストランジスタは、最小特徴サイズ（すなわち、一層狭いチャネル幅）のトランジスタとし得る。これは、書き込みメカニズムが全サイクルにわたって拡張され得、そのため、読み出しアクセス時間ほどタイミングが厳格でないからである。
【発明の概要】
【００２２】
説明する実施形態により、集積回路内のメモリアレイ及びそれを製造する方法が提供される。ここで、アレイ内の各メモリセルは、電気的平衡を維持しつつ、大型の駆動バッファなどの非対称特徴を含む。
【００２３】
説明する実施形態により、このようなメモリアレイ及び方法が提供される。ここで、各メモリセルは、最小特徴サイズのトランジスタで構築される相互結合インバータを含む。
【００２４】
説明する実施形態により、このようなメモリアレイ及び方法が提供される。ここで、メモリセルは、行及び列に配され、読み出しバッファからなる非対称特徴を各々含み、同じ列内のセルに対する読み出しバッファは、これらのセルの列の一方の側に沿って整列される。
【００２５】
或る実施形態が、集積回路内で実現される相互結合インバータラッチを有するメモリセルとして実装され得る。このインバータラッチは、セルのラッチのトランジスタより大きな物理的サイズ及び構造の１つ又は複数のトランジスタを有するセルに関連する非対称特徴に隣接する。セル内の非対称特徴に一層近い１つ又は複数のトランジスタが、このセル内の対応するトランジスタとは異なる物理的特性を有するように構築されて、一層近いインバータ内のトランジスタの電気特性に対する非対称特徴の作用が補償される。
【図面の簡単な説明】
【００２６】
【図１ａ】従来のＳＲＡＭセルの概略形式での電気図である。
【図１ｂ】従来のＳＲＡＭセルの概略形式での電気図である。
【００２７】
【図２】本発明の実施形態に従ったテストに適した１つ又は複数のメモリリソースを含む集積回路のブロック形式での電気図である。
【００２８】
【図３】本発明の実施形態に従った、図２の集積回路内のメモリのブロック形式での電気図である。
【００２９】
【図４】本発明の実施形態に従って構築されるメモリセルの概略形式での電気図である。
【００３０】
【図５ａ】本発明の実施形態に従った、図４のメモリセルを含む集積回路の一部のレイアウトの平面図である。
【図５ｂ】本発明の実施形態に従った、図４のメモリセルを含む集積回路の一部のレイアウトの平面図である。
【００３１】
【図６】本発明の実施形態に従って固体メモリを構築するプロセスを示すフローチャートである。
【発明を実施するための形態】
【００３２】
相補型金属酸化物半導体（ＣＭＯＳ）タイプのスタティックランダムアクセスメモリ（ＳＲＡＭ）セルとして実装される例示の実施形態を説明する。これは、この文脈で実装されるとき開示される特徴が特に有益と考えられるからである。特に、８トランジスタ（８−Ｔ）ＳＲＡＭセルの例を用いて実施形態を説明する。ただし、本明細書における教示が他の回路及び構造の応用例に利益をもたらし得ることも考えられる。これら他の回路及び構造には、他のタイプの非対称な読み出し及び書み込みバッファを有するメモリセルや、その他の様式で非対称な状況に影響を受けやすいトランジスタを含むメモリセルが含まれるが、これらには限定されない。
【００３３】
図２は、今や多くの電子システムにおいて一般的な、所謂「システムオンチップ（ＳｏＣ）形態の大規模集積回路１０の例を示す。集積回路１０は、全コンピュータアーキテクチャが実現されるシングルチップ集積回路である。そのため、この例では、集積回路１０は、システムバスＳＢＵＳに接続されるマイクロプロセッサ１２の中央処理装置を含む。ランダムアクセスメモリ（ＲＡＭ）１８及び読み出し専用メモリ（ＲＯＭ）１９を含めて様々なメモリリソースが、システムバスＳＢＵＳ上にあり、そのため、マイクロプロセッサ１２にアクセス可能である。多くの最近の実装形態では、ＲＯＭ１９は、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）によって実現される。ＥＥＰＲＯＭの一般的なタイプは「フラッシュ」ＥＥＰＲＯＭと呼ばれる。下記で更に詳細に説明するように、ＲＯＭ１９の少なくとも一部をフラッシュＥＥＰＲＯＭとして実現すると、本発明の実施形態の実装及びオペレーションが容易になり得る。いずれにせよ、ＲＯＭ１９は、典型的には、プログラムメモリとして働き、マイクロプロセッサ１２によって実行可能なプログラム命令を記憶し、一方、ＲＡＭ１８は、データメモリとして働く。場合によっては、プログラム命令がＲＡＭ１８に入れられ得、マイクロプロセッサ１２によって呼び出され実行される。キャッシュメモリ１６（レベル１、レベル２、及びレベル３キャッシュなどであり、典型的には各々ＳＲＡＭとして実装される）が、別のメモリリソースを提供し、マイクロプロセッサ１２自体の中に置かれ、したがって、バスアクセスを必要としない。集積回路１０では、他のシステム機能が、包括的に、システムコントローラ１４及び入力／出力インタフェース１７によって示される。
【００３４】
当業者であれば本明細書を参照すれば、集積回路１０は、図２に示す機能に対する付加的又は代替的機能を含み得ること、又は、図２に示すアーキテキチャとは異なるアーキテクチャに従ってその機能を構成し得ることが理解されよう。このように、集積回路１０のアーキテクチャ及び機能は単なる例として示されるものであり、本発明の範囲を限定することは意図されていない。
【００３５】
集積回路１０のＲＡＭ１８の構造に関連してさらなる詳細が図３に示されている。当然のことながら、類似の構造を用いてキャッシュメモリ１６などの他のメモリリソースを実現し得る。更に、代替形態では、ＲＡＭ１８は、単独のメモリ集積回路（すなわち、図２に示すような埋め込みメモリではない）に対応し得る。当業者であれば本明細書を参照すれば、図３のＲＡＭ１８のメモリアーキテクチャは単なる例として示されていることが理解されよう。
【００３６】
この例では、ＲＡＭ１８は、メモリアレイ２０内に行及び列に配される多数のメモリセルを含む。メモリアレイ２０の１つの例が図３に示されているが、ＲＡＭ１８は、ＲＡＭ１８のアドレス空間内のメモリブロックに各々対応する複数のメモリアレイ２０を含み得ることを理解されたい。図３に示す例では、メモリアレイ２０は、ｍ行及びｎ列の「８−Ｔ」ＳＲＡＭセルを含み、同じ列内のセルは、読み出しビットラインＲＤ＿ＢＬ［ｎ−１：０］、１対の書き込みビットラインＷＲ＿ＢＬＴ［ｎ−１：０］、ＷＲ＿ＢＬＢ［ｎ−１：０］を共有し、同じ行内のメモリセルは、ワードラインＷＬ［ｍ−１：０］の１つを共有する。読み出し及び書き込みオペレーションに先立ち、所望のプリチャージ電圧がビットラインＲＤ＿ＢＬ［ｎ−１：０］、ＷＲ＿ＢＬＴ［ｎ−１：０］、ＷＲ＿ＢＬＢ［ｎ−１：０］に印加されるように、ビットラインプリチャージ回路要素２７が設けられる。行デコーダ２５が、メモリアレイ２０のアクセスすべき行を示す行アドレス値を受け取り、ワードラインＷＬ［ｍ−１：０］のうち、この行アドレス値に対応するワードラインに電圧を供給する。列選択回路２２が、列アドレス値を受け取り、それに応答して、読み出し／書き込み回路２４と通信可能になるように配置されるべき１つ又は複数の列に関連するビットラインＲＤ＿ＢＬ［ｎ−１：０］、ＷＲ＿ＢＬＴ［ｎ−１：０］、ＷＲ＿ＢＬＢ［ｎ−１：０］を選択する。読み出し／書き込み回路２４は、例えば、列選択回路２２によって選択される列に対する読み出しビットラインＲＤ＿ＢＬ［ｎ−１：０］に結合される典型的なセンスアンプと、選択された対の書き込みビットラインＷＲ＿ＢＬＴ［ｎ−１：０］、ＷＲ＿ＢＬＢ［ｎ−１：０］の一方を接地に向かって選択的にプルするための書き込み回路とを含むように、従来のように構築される。図３に示すＲＡＭ１８の例は、「インターリーブ」アーキテクチャに構築される。このアーキテクチャでは、所与のメモリアドレスが、読み出し又は書き込みアクセスのため、ｘ列毎に１列（例えば、４列毎に１列）を選択する。そのため、メモリアレイ２０に記憶されるデータワードは、列選択回路２２によって（部分的に）復号されるメモリアドレスが、列の各グループのうち１つの列を選択するという意味において、選択された行に沿って、互いにインターリーブされる。或いは、メモリアレイ２０は、非インターリーブ式に構成されてもよい。この場合、選択された行内の各セルは、各サイクルにおいて、対応する読み出し／書き込み回路に結合される。このアーキテクチャでは、読み出し／書き込み回路２４は、ビットラインＲＤ＿ＢＬ［ｎ−１：０］、ＷＲ＿ＢＬＴ［ｎ−１：０］、ＷＲ＿ＢＬＢ［ｎ−１：０］と、列選択回路２２との間に置かれ得、列選択回路は、どの読み出し／書き込み回路２４（及びしたがって列）がデータバスＤＡＴＡ  Ｉ／Ｏと通信するかを選択する。
【００３７】
例示の実施形態では、メモリアレイ２０内の各メモリセルは「８−Ｔ」セルとして構築される。このセルでは、４つのトランジスタが相互結合インバータのラッチを構成し、２つのトランジスタがこのラッチの対応するストレージノードと差動ビットライン対の対応するビットラインと間のパストランジスタとして働く従来の「６−Ｔ」ＳＲＡＭセル構造に２トランジスタ読み出しバッファが付加される。この付加的な読み出しバッファトランジスタの一方又は両方は、このラッチの６つのトランジスタ及びパストランジスタより大きな駆動強さ（すなわち、所与のバイアスに対して一層高いソース／ドレイン電流）を有するように構築され、そのため、セルの読み出し電流がこれらのセルトランジスタが提供し得る電流よりも大きくなる。読み出しバッファトランジスタのこの一層強い駆動強さは、典型的には、ラッチ及びパストランジスタのチャネル幅よりも大きなチャネル幅でこれらのデバイスを構築することによって得られる。更に又は代替として、駆動強さを増大させるための他の手法が用いられ得、それには（一層小さな閾値電圧を得るための）一層短いチャネル長及び異なるチャネル注入が含まれる。
【００３８】
この８−Ｔ構造は、ディープサブミクロン最小特徴サイズトランジスタで構築される最近の集積回路で用いると特に魅力的である。当技術分野では既知のように、これらの極小トランジスタにより、特に図３に関連して上述したようなメモリアレイに対して、高密度回路実装が可能になるが、その代償としてトランジスタ駆動強さが小さくなる。そのため、８−Ｔセル構造によって提供される一層強い読み出し電流は魅力的である。
【００３９】
しかし、８−Ｔセル構造の一層大きな読み出しバッファトランジスタにより、メモリセルのラッチ及びパストランジスタに対して顕著な近接作用が生じることが観察されている。図１ｂの８−Ｔセル２’の例を参照し、トランジスタの物理的な近接度がこの電気回路図に示される配置に対応すると仮定すると、一層大きな読み出しバッファトランジスタ６、８は、負荷トランジスタ３ａ、駆動トランジスタ４ａ、及びパストランジスタ５ａに対し、相対するトランジスタ３ｂ、４ｂ、５ｂよりも大きな近接作用を及ぼし得る。これらの近接作用は、相対するトランジスタ（すなわち、トランジスタ３ｂに対するトランジスタ３ａ、トランジスタ４ｂに対するトランジスタ４ａ、及びトランジスタ５ｂに対するトランジスタ５ａ）間の閾値電圧の見かけのオフセットによってもたらされることが本発明に従った実際の測定により観察されている。閾値電圧オフセットは、負荷トランジスタ３ｂに対する負荷トランジスタ３ａについて最も大幅であることが観察されているが、駆動トランジスタ４ａと駆動トランジスタ４ｂの間、及びパストランジスタ５ａとパストランジスタ５ｂの間でも顕著な閾値電圧オフセットが示された。
【００４０】
例示の実施形態によれば、メモリアレイ２０内のメモリセルは、これらの近接作用を補償するように構築される。図４は、実施形態に従った、メモリアレイ２０の第ｊ行及び第ｋ列のメモリセル３０の構造を示す。この例では、メモリアレイ２０は、そのセルの全てが図４のセル３０と同様に構築されるように構築される。或いは、セル３０は、レジスタ又は構成回路内のストレージ要素などの、一層小さな集積回路機能において実装されてもよい。
【００４１】
例示の実施形態に従ったセル３０は、図１ｂに関連して上述したセル２’と同様に電気的に配置される。そのため、セル３０は、電力供給ラインＶｄｄａ上の電圧と接地基準電圧Ｖｓｓａとの間でバイアスされる相互結合ＣＭＯＳインバータの対を含む。一方のインバータは、ｐチャネル負荷トランジスタ３３ａ及びｎチャネル駆動トランジスタ３４ａで構成され、これらのソース／ドレイン経路は電力供給ラインＶｄｄａと接地基準電圧Ｖｓｓａとの間で直列に接続され、これらの共通ドレインノードはストレージノードＳＮＴで、これらのゲートはストレージノードＳＮＢで、共に接続される。他方のインバータは、ｐチャネル負荷トランジスタ３３ｂ及びｎチャネルトランジスタ３４ｂで構成され、これらのソース／ドレイン経路は電力供給ラインＶｄｄａと接地基準電圧Ｖｓｓａとの間で直列に接続され、これらの共通ドレインノードはストレージノードＳＮＢで、これらのゲートはストレージノードＳＮＴで、共に接続される。ｎチャネルパストランジスタ３５ａは、ストレージノードＳＮＴと第ｋ列の書き込みビットラインＷＲ＿ＢＬＴｋとの間で接続されるソース／ドレイン経路を有し、ｎチャネルパストランジスタ３５ｂは、ストレージノードＳＮＢとビットラインＷＲ＿ＢＬＢｋとの間で接続されるソース／ドレイン経路を有する。パストランジスタ３５ａ、３５ｂのゲートは、セル３０が存在するこの第ｊ行の書き込みワードラインＷＲ＿ＷＬｊによって駆動される。
【００４２】
メモリセル３０は、その「８−Ｔ」構造に従って、ｎチャネルＭＯＳトランジスタ３６、３８で構築される２トランジスタ片側読み出しバッファ回路を含み、これらのトランジスタのソース／ドレイン経路はｋ列の読み出しビットラインＲＤ＿ＢＬｋと接地電圧Ｖｓｓｂ（これは、アレイ接地電圧Ｖｓｓａと同じか又は異なる電圧とし得る）との間で直列に接続される。トランジスタ３６のゲートはストレージノードＳＮＢに接続され、トランジスタ３８のゲートは、ｊ行の読み出しサイクルでアサートされるワードラインである読み出しワードラインＲＤ＿ＷＬｊに接続される。上述したように、トランジスタ３６、３８は、典型的には、メモリセル３０内の典型的に最小の特徴サイズのトランジスタ３３、３４、３５より大きなチャネル幅を有することによって、一層強い駆動強さを有するように構築される。
【００４３】
オペレーションにおいて、ビットラインＲＤ＿ＢＬｋ、ＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋは、典型的には、プリチャージ回路要素２７（図３）によって電圧Ｖｄｄｐ（例えば、電力供給電圧Ｖｄｄａと同じ又はそれに近い電圧）までプリチャージされる。書き込みビットラインＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋもこの電圧と等しくされ得る。プリチャージの後、プリチャージ回路要素２７は、アクセスサイクルの残りの期間、ビットラインＲＤ＿ＢＬｋ、ＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋを解放し、浮遊させる。書き込みオペレーションでは、読み出し／書き込み回路要素２４は、書き込まれるべきデータ状態に応じて、ビットラインＷＲ＿ＢＬＴｋ、ＷＲ＿ＢＬＢｋの一方をロー（すなわち、接地電圧Ｖｓｓａに又はそれに近い電圧）にプルする。次いで書き込みワードラインＷＲ＿ＷＬｊに電圧が供給されると、ローレベルのビットラインＷＲ＿ＢＬＴｋ又はＷＲ＿ＢＬＢｋがその関連するストレージノードＳＮＴ、ＳＮＢをプルダウンして、アドレス指定されたセル３０の相互結合インバータを対応する状態でラッチさせる。読み出しオペレーションでは、プリチャージ及び解放の後、読み出しワードラインＲＤ＿ＷＬｊに電圧が供給され、バッファトランジスタ３８がオンにされ、それにより、バッファトランジスタ３６が、読み出しビットラインＲＤ＿ＢＬｋの状態をストレージノードＳＮＢにおけるラッチレベルに基づいて設定する。次いで、読み出しビットラインＲＤ＿ＢＬｋで発生した電圧が、読み出し／書き込み回路要素２７によって感知され増幅される。
【００４４】
この説明のため、セル３０は、それぞれ、負荷トランジスタ３３ａ、駆動トランジスタ３４ａ、及びパストランジスタ３５ａが、負荷トランジスタ３３ｂ、駆動トランジスタ３４ｂ、及びパストランジスタ３５ｂの対応するデバイスよりもバッファトランジスタ３６、３８に近いように物理的に構築される。本発明の実施形態に従って、負荷トランジスタ３３ａ、駆動トランジスタ３４ａ、及びパストランジスタ３５ａ（各々図４の破線円で示される）の１つ又は複数は、それぞれ、これらの相対する負荷トランジスタ３３ｂ、駆動トランジスタ３４ｂ、及びパストランジスタ３５ｂとは異なる駆動強さを有するように構築される。これらの典型的には整合されるトランジスタ間の構造上のこの差異は、セル３０内のトランジスタ３６、３８によって生じる近接作用が補償されるように、集積回路レイアウトの設計又はその製造プロセスフローの間に選択される。その結果、セル３０の６−Ｔ部分が非対称に構築される場合でも、バッファトランジスタ３６、３８によってセル３０の一方の側で生じる（ただし他方の側では生じない）近接作用により、セル３０が電気的に平衡し、それに対応してセルの安定性が得られる。
【００４５】
近接作用により、場合によっては、負荷トランジスタ３３ａ、駆動トランジスタ３４ａ、及びパストランジスタ３５ａの１つ又は複数が、それぞれの相対する負荷トランジスタ３３ｂ、駆動トランジスタ３４ｂ、及びパストランジスタ３５ｂより小さな駆動強さを示すことが観察されている。この状況では、トランジスタ３３ａ、３４ａ、３５ａの１つ又は複数は、それぞれの相対するトランジスタ３３ｂ、３４ｂ、３５ｂよりも（近接作用がない条件で）大きな駆動強さを有するように構築される。ＭＯＳトランジスタの駆動強さはいくつかの方式で大きくすることができ、いずれの方式も当技術分野では既知である。例えば、ＭＯＳトランジスタの駆動強さは、このデバイスの「Ｗ／Ｌ」比を大きくすることによって大きくし得る。これは、トランジスタのチャネル幅を所与のチャネル長に対して大きくするか、又はトランジスタのチャネル長を所与のチャネル幅に対して短くするか、或いはその両方によって成される。
【００４６】
ＭＯＳトランジスタの駆動強さを大きくする別の手法は、トランジスタゲートの下にあるチャネル領域における正味ドーパント濃度を低くすることである。ｎチャネル・エンハンスメント・モードＭＯＳトランジスタの例では、ゲート電極及びゲート誘電体の下にあるチャネル領域におけるｐ型ドーパントの正味濃度を低減すると、トランジスタ閾値電圧が減少し、それによって、所与のバイアス状態（飽和）下でソース／ドレイン電流が増加する。同様に、ｐチャネル・エンハンスメント・モードＭＯＳトランジスタのチャネル領域におけるｎ型ドーパントを低減すると、トランジスタ閾値電圧（の絶対値）が減少し、それによってトランジスタの駆動強さが大きくなる。チャネル領域の正味ドーパント濃度のこのような変化は、典型的にはゲート電極の形成前に実施される、トランジスタのチャネル領域への「閾値調節」イオン注入のドーズ量及びおそらくはエネルギーを変化させることによって達成され得る。この説明で用いるように、「正味チャネルドーパント濃度」という用語は、いずれのチャネル導電型のＭＯＳトランジスタのチャネル領域もｐ型及びｎ型ドーパントの一方又は両方で注入され得ることを表しており、閾値電圧は、このような注入の前のチャネル領域の初期ドーパント濃度も考慮して、すべてのこのようなイオン注入ステップ後の正味チャネルドーパント濃度によってほぼ決まる。例えば、最終的なｎチャネルＭＯＳトランジスタが、ｐ型バルクシリコン内又はバルクシリコン内に形成されるｐウェル内に形成され得、最終的なチャネル領域はｎ型及びｐ型イオン注入の一方又は両方を受ける。これらすべてのドーパント源（開始バルク材料、ウェル注入、ｎ型及びｐ型イオン注入）、及び隣接するドープされた半導体領域からの拡散を考慮した正味チャネルドーパント濃度により、最終的なトランジスタが形成される際の閾値電圧が決まる。一般に、ｎチャネル・エンハンスメント・モードＭＯＳトランジスタのチャネル領域における正味ｐ型チャネルドーパント濃度が一層低いことは閾値電圧が一層低いこと、そのため、所与のバイアス条件に対して駆動強さが大きいことを意味する。同様に、ｐチャネル・エンハンスメント・モードＭＯＳトランジスタのチャネル領域における正味ｎ型チャネルドーパント濃度が一層低いことは、閾値電圧（の絶対値）が一層低いこと、そのため、所与のバイアス条件に対して駆動強さが大きいことを意味する。
【００４７】
バッファトランジスタ３６、３８の近接作用が、近くの一層小型のＭＯＳトランジスタ、特にサイズ及び駆動強さ（すなわち、最小特徴サイズ）が一層小さいＭＯＳトランジスタを弱くする、この実施形態に従って、負荷トランジスタ３３ａ、駆動トランジスタ３４ａ、及びパストランジスタ３５ａの１つ又は複数が、そのチャネル領域において、それぞれ、これらの相対する負荷トランジスタ３３ｂ、駆動トランジスタ３４ｂ、及びパストランジスタ３５ｂより広いチャネル幅、短いチャネル長、又は低い正味チャネルドーパント濃度、或いはこれらの組み合わせを有するように構築される。本発明の実施形態では、パストランジスタ３５ａのこのような補償は、典型的には、負荷トランジスタ３３ａ又は駆動トランジスタ３４ａの補償と比較して次善であると考えられる。というのは、パストランジスタ３５ｂに対してパストランジスタ３５ａの任意の非対称性の、セル安定性に及ぼす影響は、ラッチトランジスタ３３、３４における非対称性が及ぼす影響よりも小さい傾向があるからである。
【００４８】
図５ａは、本発明の実施形態に従ったセル３０の例のレイアウトを平面図で示す。この実施形態では、負荷トランジスタ３３ａ、駆動トランジスタ３４ａ、及びパストランジスタ３５ａが、それぞれの相対する負荷トランジスタ３３ｂ、駆動トランジスタ３４ｂ、及びパストランジスタ３５ｂより広いチャネル幅を有するように構築される。図５ａは、セル３０用の単一近接ビットセルエリア内に、能動領域４１（すなわち、バルク単結晶シリコン内のウェルの表面又はバルク単結晶シリコンのウェルの表面）と、ゲート電極４３（すなわち、多結晶シリコンで形成されるゲート電極）と、アイソレーション誘電体４５との集積回路レベルを含む。当技術分野では既知のように、アイソレーション誘電体４５は、基板又は他のボディの半導体型の表面の選択される場所に形成され、アイソレーション誘電体４５がない表面の場所に能動領域４１を画定する。当技術分野ではやはり既知のように、トランジスタ（より具体的には、トランジスタのチャネル領域）は、能動領域４１のうちゲート電極４３により交差される場所に画定され、交差するゲート電極４３の両側の能動領域４１がトランジスタのソース及びドレイン領域を構成する。図５ａでは、図４のセル３０のトランジスタの場所は、破線ボックス、及びこれに関連しこれらのセルトランジスタを参照する参照数字で示されている。ゲート電極４３は、図５ａでは図４の電気回路図におけるそれらの回路ノードを参照して示されている。この例では、トランジスタ３６、３３ａ、３４ａは、ストレージノードＳＮＢに対応する単一ゲート電極４３を共有し、トランジスタ３３ｂ、３４ｂは、ストレージノードＳＮＴに対応する単一ゲート電極４３を共有し、パストランジスタ３５ａ、３５ｂは、書き込みワードラインＷＲ＿ＷＬｊに接続される別個のゲート電極を各々有し、バッファトランジスタ３８のゲート電極４３は読み出しワードラインＲＤ＿ＷＬｊに対応する。見やすくするために、セル３０のトランジスタをバイアス及び相互接続するように働く、上に位置する金属導体、コンタクト開口などは図５ａでは示されていない。当業者であれば本明細書を参照すれば、図５ａの平面図から、示されるレベルの数が限られてはいるものの、本発明のこの実施形態に従ったセル３０のレイアウト及び構築を容易に理解し得ると考えられる。
【００４９】
図５ａの平面図では、セル３０のビットセルエリアは、セル３０の一端に沿って（この場合には行方向に）ｐウェル４０ｐの１つの中に配置されるバッファトランジスタ３６、３８と共に配置される。ｎチャネル駆動トランジスタ３４ａ及びパストランジスタ３５ａもこの同じｐウェル４０内に形成され、そのため、これらは、バッファトランジスタ３６、３８に最も近いセル３０内のトランジスタである。ｐチャネル負荷トランジスタ３３ａ、３３ｂは、トランジスタ３４ａ、３５ａに隣接する或るｎウェル４０ｎの１つの中に形成され、負荷トランジスタ３３ａは駆動トランジスタ３４ｂよりもこれらのバッファトランジスタに近い。ｐウェル４０ｐの別の１つは、バッファトランジスタ３６、３８から離れた、セル３０のレイアウトの遠い側の端部にあり、ｎチャネル駆動トランジスタ３４ｂ及びパストランジスタ３５ｂを含む。そのため、トランジスタ３４ｂ、３５ｂは、ビットセルエリア内のトランジスタの中ではバッファトランジスタ３６、３８から最も遠いトランジスタである。
【００５０】
図５ａは、この実施形態に従ったセル３０のビットセルエリア内の様々のトランジスタのチャネル幅を示す。図に示すように、バッファトランジスタ３６、３８は、セル３０の他のトランジスタに対して比較的広いチャネル幅Ｗ３６、Ｗ３８を有し、そのため、他のトランジスタより大きな駆動強さを有する。これは、セル３０内のすべてのトランジスタのチャネル長が互いにほぼ等しいからである。これらの一層大型のバッファトランジスタ３６、３８によって生じる近接作用が近くのトランジスタを弱める本発明のこの実施形態に従って、バッファトランジスタ３６、３８に一層近いトランジスタの１つ又は複数のチャネル幅は、セル３０内のそれらの相対するトランジスタより広くされる。より具体的には、図５ａに示すように、駆動トランジスタ３４ａのチャネル幅Ｗ３４ａは駆動トランジスタ３４ｂのチャネル幅Ｗ３４ｂよりも実質的に広く、パストランジスタ３５ａのチャネル幅Ｗ３５ａはパストランジスタ３５ｂのチャネル幅Ｗ３５ｂよりも実質的に広く、負荷トランジスタ３３ａのチャネル幅Ｗ３３ａは負荷トランジスタ３３ｂのチャネル幅Ｗ３３ｂよりも実質的に広い。上述し図５ａに示すように、トランジスタ３３ａ、３４ａ、３５ａの各々は、それぞれ、その対応する相対するトランジスタ３３ｂ、３４ｂ、３５ｂより大きなＷ／Ｌ比を有し、そのため、（近接効果がない）一層高い駆動強さを有する。
【００５１】
これに対して、図１ａ及び図１ｂに関して上述したような従来のメモリセルでは、駆動トランジスタ３４ａのチャネル幅Ｗ３４ａは駆動トランジスタ３４ｂのチャネル幅Ｗ３４ｂに等しく、パストランジスタ３５ａのチャネル幅Ｗ３５ａはパストランジスタ３５ｂのチャネル幅Ｗ３５ｂに等しく、負荷トランジスタ３３ａのチャネル幅Ｗ３３ａは負荷トランジスタ３３ｂのチャネル幅Ｗ３３ｂに等しい。しかし、上述したように、この対称な構造は、近くのトランジスタ３３ａ、３４ａ、３５ａに対するバッファトランジスタ３６、３８の非対称近接作用によって生じる非対称な挙動に対して脆弱である（そのため、とりわけセル安定性が低くなる）。
【００５２】
上述したように、この実施形態に従って図５ａに示すチャネル幅の拡大に加えて又はその代わりに、バッファトランジスタ３６、３８に一層近いトランジスタ３３ａ、３４ａ、３５ａは、それらの相対するトランジスタ３３ｂ、３４ｂ、３５ｂよりもチャネル長が短く、又は、正味チャネルドーパント濃度が低くされ得る。また、近接作用の性質やセル３０の電気的挙動が示す結果によっては、近接作用によって弱くなることを補償するためにトランジスタ３３ａ、３４ａ、３５ａの全てを強めなくてもよい。
【００５３】
また、上述したように、大型のバッファトランジスタ３６、３８の近接作用が近くのトランジスタを弱めるのではなく強める場合、図５ａのレイアウトにおけるトランジスタ３３ａ、３４ａ、３５ａの１つ又は複数は、それらの対応する相対するトランジスタ３３ｂ、３４ｂ、３５ｂより狭いチャネル幅、長いチャネル長、又は、高い正味チャネルドーパント濃度で構築される。更に、近接作用が、異なるチャネル導電型（すなわち、ｎ型及びｐ型）のトランジスタを異なる方向に変え得る（すなわち、一方を弱め、他方を強める）か、又は、レイアウトにおける異なるチャネルの向き（すなわち、平面図で垂直対水平）のトランジスタを異なる方向に変え得ることが考えられる。このような場合、セル性能を適切に補償するために、バッファトランジスタ３６、３８に近い１つのトランジスタを強め、別のトランジスタを弱めてもよい。
【００５４】
図５ｂは、メモリアレイ２０の一部における複数のメモリセル３０、特に、４つの同様に構築されるセル３０ｊ，ｋ、３０ｊ，ｋ＋１、３０ｊ＋１，ｋ、３０ｊ＋１，ｋ＋１のグループの配置を平面図で示す。この図では、セル３０ｊ、ｋのビットセルエリアは、図５ａに示す方向とされ、バッファトランジスタ３６、３８がその左端、ｎチャネルトランジスタ３４ｂ、３５ｂがその右端にある。この例では、セル３０ｊ、ｋの右側のセル３０ｊ、ｋ＋１のビットセルエリアは水平方向端部同士が反転され、そのため、その最小トランジスタ３４ｂ、３５ｂがセル３０ｊ、ｋの同じサイズのトランジスタ３４ｂ、３５ｂに隣接する。セル３０ｊ、ｋの上に見えるセル３０ｊ、ｋ＋１のビットセルエリアは垂直に反転され、そのため、そのトランジスタ３３ａ、３５ｂなどがセル３０ｊ、ｋ内の同じトランジスタに隣接する。セル３０ｊ、ｋの対角にあるセル３０ｊ＋１、ｋ＋１のビットセルエリアはセル３０ｊ、ｋから垂直に反転され水平に反転され、そのため、その最小トランジスタ３４ｂ、３５ｂは、図に示すように、セル３０ｊ、ｋ＋１、３０ｊ＋１、ｋの同じサイズの対応するトランジスタ３４ｂ、３５ｂに隣接する。４つのセル３０の付加的なグループが、同じ向きで図５ｂに示すグループの側面に沿って配置される。
【００５５】
この実施形態に従って、図５ｂのビットセルの向きにより、（例えば、最小特徴サイズの）最小トランジスタ３３ｂ、３４ｂ、３５ｂが、隣接するセルの大型のバッファトランジスタ３６、３８に隣接しないことが保証される。逆に、各セルの最小トランジスタ３３ｂ、３４ｂ、３５ｂは、隣接するセル内の同じサイズのトランジスタ３３ｂ、３４ｂ、３５ｂに可能な限り最も近くなる。従って、これら最小トランジスタ３３ｂ、３４ｂ、３５ｂは、同じセル３０内の近接作用からだけでなく、アレイの隣接セル３０内の近接作用からも保護される。
【００５６】
上記の説明に基づいて、当業者であれば本明細書を参照すれば、上述した回路設計及びレイアウトの配慮を、広範な集積回路の設計制約及び目標内で、過度の実験をせずに容易に実装及び適合させ得ると考えられる。
【００５７】
ここで図６を参照して、実施形態に従って構築されるメモリセル及びメモリアレイを含む集積回路の設計及び製造を説明する。当業者であれば本明細書を参照すれば、このプロセスを、自身の特定の設計に対して容易に適切かつ適正に利用及び適合させ得ると考えられる。
【００５８】
図６に示すように、この方法はプロセス４２で開始される。プロセス４２では、セル３０の構造によって補償しようとする近接作用が決定される。プロセス４２は、多くの技術の任意の１つ又は複数を個々に又は組み合わせて用いることによって実行され得る。例えば、プロセス４２は、近接作用が含まれるトランジスタ挙動のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデルの評価によるなど、シミュレーションによって実施され得る。プロセス４２を実行する別の手法は、テストチップ、すなわちサイズ及び距離が互いに異なるトランジスタ構造を備えたテスト集積回路、を製造及び評価することである。これにより、技術者は、所与の製造技術に対して近接作用を特徴付けることができる。プロセス４２を実施する他の方法は、文献で入手可能な情報を利用すること、以前に評価された異なる設計の集積回路から近接作用を推定すること、或いは、本明細書で説明するような近接作用によって生じるセル不安定性又は他の性能制限に影響されるメモリを含む集積回路の実験結果に基づくことを含み得る。プロセス４２の後、適切な技術者によって、セル３０の意図されるサイズのバッファトランジスタ３６、３８によって生じやすい近接作用の大きさ、更に、当然のことながら近くのトランジスタに対するこれらの作用の極性（すなわち、強められるか又は弱められるか）が示され得ることが考えられる。
【００５９】
実施形態に従ってプロセス４４において、セル３０は、バッファトランジスタ３６、３８によって生じる近接作用がセル３０内で補償されるように、上述したような非対称構造を有するように設計される。設計プロセス４４は、例えば、１つ又は複数のトランジスタが同じセル３０内のそれらの相対するトランジスタとは異なるチャネル幅又はチャネル長（或いはその両方）を有する場合、回路設計のレイアウト段階でこの非対称構造を実装し得る。これに代えて又はこれに加えて、設計プロセス４４は、上述したように、セル３０内の相対するトランジスタの閾値電圧が、異なる正味チャネルドーパント濃度を有するように構築されるように、閾値調節イオン注入のドーズ量又はエネルギー或いはその両方の設計においてこの非対称構造を実装し得る。
【００６０】
設計プロセス４４の後、及び特に、セル３０の非対称性がレイアウト（すなわち、トランジスタのチャネル長又はチャネル幅の差異）を介して実施される場合、プロセス４６で、本発明の実施形態に従って構築されるセル３０を備えたメモリ１８を含む集積回路１０のレイアウト及び設計に対応するフォトマスクが、従来の方式で得られる。当業者であれば本明細書を参照すれば理解され得るように、これらのフォトマスクは、図５ａ及び図５ｂの例で示したようなレイアウトに対応し得、本発明のこの実施形態では、このようなフォトマスクは、特定の構造の物理的レイアウトを画定するのみならず、セル３０内のトランジスタの閾値電圧を調節する際に用いられるような、様々なマスクされたイオン注入を受けるこれらの構造の場所も画定する。
【００６１】
これらのフォトマスクを用いる集積回路１０は、適切なＭＯＳ技術（上述したように、プロセス４４において設計され得るセル３０内のトランジスタに非対称に適用される閾値調節注入を含む）に従ってプロセス４８において製造される。そのため、製造プロセス４８により、設計プロセス４４の結果に従ってセル３０内のトランジスタ及びこれらのトランジスタ間の相互接続部（例えば、これらのトランジスタの上に配置される金属導体）が形成されて、（例えば、図４の回路図に従った）セル３０、具体的には、概して更に集積回路１０の、電気回路が当技術分野で既知の方式で完成する。製造プロセス４８及びその結果の集積回路は、プロセス４６において得られたフォトマスクに（少なくとも部分的に）対応し、更に、適用可能な製造プロセスフロー及びパラメータに対応する。当業者であれば本明細書を参照すれば、過度の実験をせずに適切なＭＯＳ技術に対し、本発明の実施形態に従って、製造プロセス４８を実行する方式を理解し得ると考えられる。
【００６２】
各集積回路１０内の個々のセル３０及びＲＡＭ１８の性能を特徴付けるか又はその他の方法で測定するため、及び、多くの場合、更に、設計プロセス４４のその時点での結果によるセル３０内の近接作用の補償が最適でないために生じる実際の又は潜在的なテストイールドの問題を特定するために、プロセス５０において、プロセス４８において製造された集積回路１０が電気的に評価される。例えば、設計プロセス４４に従ったセル３０の特定の構造による補償が多すぎるか又は少なすぎる場合、セル３０は、不適当なセル安定性を示し得るか、又は、他の弱点（例えば、読み出し電流、書き込み電流、外乱又は保持性能、電力消費など）を提示し得る。プロセス５０からこのようなことが判明した場合、セル３０内のトランジスタの１つ又は複数に対するレイアウト又は閾値調節注入を再設計するため任意選択プロセス５１が実行され得る。典型的には、新たなフォトマスクが当然必要とされるセルレイアウト全体を変更するのではなく、セル３０内のトランジスタに非対称に適用される閾値調節注入のドーズ量又はエネルギー（或いはその両方）を調節することによって本発明の実施形態に提供される補償を微調整することが好ましい。適切なセル安定性及びメモリ性能が得られると、本発明の実施形態に従った図６の方法は完了する。
【００６３】
このように、上述した実施形態は、従来の集積回路メモリに比して、特に、大型の駆動バッファなどの非対称特徴を含むメモリセルに関連して、重要な利点及び利益をもたらす。特に、本発明の実施形態により、結果のメモリセルは、このような非対称特徴によって生じ得る近接作用にもかかわらず電気的平衡を維持し得る。これらの近接作用は、特に、最近のディープサブミクロンセルトランジスタにおいて明らかであるが、本発明により提供される補償によって充分に対処され得る。従って、本発明は、本発明を適用しない場合にメモリセル内又はそれらの近くの非対称な状況に対して脆弱となり得る、広範なメモリセル設計の安定性及び性能を改善し得、そのため、強い読み出し電流及び書き込み性能を提供しつつ、このようなメモリを最小特徴サイズトランジスタで実装することが可能となることが企図されている。特に、メモリセルは、ストレージ機能用の最小特徴サイズデバイスで構築され得、一層大型で、そのため、一層強力なバッファ回路を、本発明を適用しない場合にこれらのバッファデバイスにより生じる近接作用を受けることなく、セル内で用いることが可能となる。本発明の実施形態は、ラッチトランジスタ又はパストランジスタよりも実質的に小型のバッファトランジスタを有するメモリセルにも適用可能であることが企図される。
【００６４】
本発明の特許請求の範囲内で、説明した例示的実装形態に改変をなし得ること及び多くの他の実施形態が可能であることが本発明に関係する当業者には理解されよう。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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