(57)【特許請求の範囲】
【請求項１】
デジタル・プリディストーションのための装置であって、
偶数サンプルパスおよび奇数サンプルパスを有するシングルバンド・デジタル・プレディストータエンジンと、
入力サンプルを受信するように結合され、前記入力サンプルを偶数サンプルおよび奇数サンプルに分離するように構成された、前記デジタル・プレディストータエンジンの入力段と、
前記偶数サンプルを受信し、前記偶数サンプルの偶数絶対値を供給するように結合された、前記入力段における第１の絶対値ブロックと、
前記奇数サンプルを受信し、前記奇数サンプルの奇数絶対値を供給するように結合された第２の絶対値ブロックと、
前記偶数サンプル、前記偶数絶対値および前記奇数絶対値を受信するように結合された、前記デジタル・プレディストータエンジンのデジタル・プレディストータの第１の対と、
前記奇数サンプル、前記奇数絶対値および前記偶数絶対値を受信するように結合された、前記デジタル・プレディストータエンジンのデジタル・プレディストータの第２の対と、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対から予歪み出力を受信するように結合され、前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対からの前記予歪み出力のデジタル予歪み複合信号を供給するように構成された、前記デジタル・プレディストータエンジンの出力段とを含む、装置。
【請求項２】
前記出力段は、前記デジタル・プレディストータの第１の対の出力を組合わせるように結合された第１の加算器と、前記デジタル・プレディストータの第２の対の出力を組合わせるように結合された第２の加算器と、前記第１の加算器の出力または前記第２の加算器の出力を交互に選択するように結合されたマルチプレクサとを含む、請求項１に記載の装置。
【請求項３】
前記入力段は、前記入力サンプルを受信して、前記偶数サンプルおよび前記奇数サンプルをそこから供給するように結合されたデマルチプレクサを含む、請求項１または２に記載の装置。
【請求項４】
デジタル・プリディストーションのための装置であって、
第１のバンドパスおよび第２のバンドパスを有するマルチバンド・デジタル・プレディストータエンジンと、
前記第１のバンドパスを介して第１のサンプルと、前記第２のバンドパスを介して第２のサンプルとを受信するように結合された、前記デジタル・プレディストータエンジンの入力段と、
前記第１のサンプルの第１の絶対値および前記第２サンプルの第２の絶対値をそれぞれ受信し、第１の変換済み絶対値および第１のクロス結合された変換済み絶対値を供給するように結合された第１の線形変換ブロックと、
前記第１の絶対値および前記第２の絶対値を受信し、第２の変換済み絶対値および第２のクロス結合された変換済み絶対値を供給するように結合された第２の線形変換ブロックと、
前記第１のサンプル、前記第１の変換済み絶対値および前記第１のクロス結合された絶対値を受信するように結合された、前記デジタル・プレディストータエンジンのデジタル・プレディストータの第１の対と、
前記第２のサンプル、前記第２の変換済み絶対値および前記第２のクロス結合された絶対値を受信するように結合された、前記デジタル・プレディストータエンジンのデジタル・プレディストータの第２の対と、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対から予歪み出力を受信するように結合され、前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対からの前記予歪み出力のデジタル予歪み複合信号を供給するように構成された、前記デジタル・プレディストータエンジンの出力段とを含む、装置。
【請求項５】
前記入力段はさらに、
前記第１のサンプルについての第１の補間済みサンプルおよび前記第２のサンプルについての第２の補間済みサンプルと、
前記第１の絶対値を供給するために前記第１の補間済みサンプルについての第１の補間済み絶対値、および、前記第２の絶対値を供給するために前記第２の補間済みサンプルについての第２の補間済み絶対値と、
を供給するように構成される、請求項４に記載の装置。
【請求項６】
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第１の対は、前記第１のサンプル、前記第１の絶対値および前記第２の絶対値として、前記第１の補間済みサンプル、前記第１の補間済み絶対値および前記第２の補間済み絶対値をそれぞれ受信するように結合され、
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第２の対は、前記第２のサンプル、前記第２の絶対値および前記第１の絶対値として、前記第２の補間済みサンプル、前記第２の補間済み絶対値および前記第１の補間済み絶対値をそれぞれ受信するように結合される、請求項５に記載の装置。
【請求項７】
前記出力段は、前記デジタル・プレディストータの第１の対の出力を組合わせるように結合された第１の加算器と、前記デジタル・プレディストータの第２の対の出力を組合わせるように結合された第２の加算器と、前記第１の加算器および前記第２の加算器の出力を組合わせるように結合された第３の加算器とを含む、請求項４から６のいずれかに記載の装置。
【請求項８】
前記プレディストータの第１の対および前記プレディストータの第２の対における各々のデジタル・プレディストータは、２次元非線形関数を実現する、請求項４から７のいずれかに記載の装置。
【請求項９】
前記プレディストータの第１の対および前記プレディストータの第２の対における各々のデジタル・プレディストータは、１次元非線形関数を実現する、請求項４から７のいずれかに記載の装置。
【請求項１０】
デジタル・プリディストーションのための方法であって、
偶数サンプルパス、奇数サンプルパス、入力段、デジタル・プレディストータおよび出力段を有するシングルバンド・デジタル・プレディストータエンジンを設けるステップと、
前記入力段で、入力サンプルを受信するステップと、
前記入力段で、前記入力サンプルを偶数サンプルおよび奇数サンプルに分離するステップと、
前記偶数サンプルについての偶数絶対値および前記奇数サンプルについての奇数絶対値を前記入力段で供給するステップと、
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第１の対で、前記偶数サンプル、前記偶数絶対値および前記奇数絶対値を受信するステップと、
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第２の対で、前記奇数サンプル、前記奇数絶対値および前記偶数絶対値を受信するステップと、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対から、予歪み出力を、前記出力段で受信するステップと、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対からの前記予歪み出力のデジタル予歪み複合信号を、前記出力段から供給するステップとを含む、方法。
【請求項１１】
第１の加算器を用いて、前記デジタル・プレディストータの第１の対の出力を組合わせるステップと、
第２の加算器を用いて、前記デジタル・プレディストータの第２の対の出力を組合わせるステップと、
マルチプレクサを用いて、前記第１の加算器の出力または前記第２の加算器の出力を交互に選択するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記入力段のデマルチプレクサによって前記入力サンプルを逆多重化して、前記偶数サンプルおよび前記奇数サンプルをそこから供給するステップをさらに含む、請求項１１または１２に記載の方法。
【請求項１３】
デジタル・プリディストーションのための方法であって、
第１のバンドパスおよび第２のバンドパスを有するマルチバンド・デジタル・プレディストータエンジンを設けるステップと、
入力段において、前記第１のバンドパスを介して第１のサンプルおよび前記第２のバンドパスを介して第２のサンプルを受信するステップと、
第１の線形変換ブロックを用いて、前記第１のサンプルの第１の絶対値および前記第２のサンプルの第２の絶対値に基づいて、第１の変換済み絶対値および第１のクロス結合された変換済み絶対値を供給するステップと、
第２の線形変換ブロックを用いて、前記第１の絶対値および前記第２の絶対値に基づいて、第２の変換済み絶対値および第２のクロス結合された変換済み絶対値を供給するステップと、
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第１の対で、前記第１のサンプル、前記第１の変換済み絶対値および前記第１のクロス結合された絶対値を受信するステップと、
前記デジタル・プレディストータエンジンの前記デジタル・プレディストータの第２の対で、前記第２のサンプル、前記第２の変換済み絶対値および前記第２のクロス結合された絶対値を受信するステップと、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対から、予歪み出力を、前記出力段で受信するステップと、
前記デジタル・プレディストータの第１の対および前記デジタル・プレディストータの第２の対からの前記予歪み出力のデジタル予歪み複合信号を、前記出力段から供給するステップとを含む、方法。
【請求項１４】
前記入力段によって、前記第１のサンプルおよび前記第２のサンプルを補間して、それぞれ、第１の補間済みサンプルおよび第２の補間済みサンプルを供給するステップと、
前記第１の絶対値を供給するために前記第１の補間済みサンプルについての第１の補間済み絶対値と、前記第２の絶対値を供給するために前記第２の補間済みサンプルについての第２の補間済み絶対値とを前記入力段で生成するステップとをさらに含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
以下の説明は集積回路装置（integrated circuit device：「ＩＣ」）に関する。より特定的には、以下の説明は、ＩＣのためのマルチパス・デジタル・プリディストーション（digital pre-distortion：「ＤＰＤ」）に関する。
【背景技術】
【０００２】
背景
デジタル・プリディストーションは、従来より、基地局からワイヤレス信号を送信するために電力増幅器の出力の直線性を向上させるために用いられている。マルチバンドまたはマルチ無線アクセス技術（Multi-Radio Access Technology：「マルチＲＡＴ」）は、従来より、各帯域ごとに少なくとも２つの帯域を単一のキャリー型で送信することをサポートできる電力増幅器を必要としている。これらの帯域は、このような動作帯域の各々の帯域幅と比較して、互いから広く離されていてもよい。
【０００３】
したがって、信号を送信するために電力増幅器への入力のためのデジタル・プリディストーションを改善させることが所望され、かつ有用である。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
例示的な装置は、概して、デジタル・プリディストーションに関する。このような装置においては、デジタル・プレディストータエンジンは第１のパスおよび第２のパスを有する。デジタル・プレディストータエンジンの入力段は、入力サンプルを受信するよう結合され、入力サンプルを第１のサンプルおよび第２のサンプルに分離するように構成される。入力段はさらに、第１のサンプルについての第１の絶対値と、第２のサンプルについての第２の絶対値とを供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットは、第１のサンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットは、第２のサンプル、第２の絶対値および第１の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するように結合され、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０００５】
さらに別の装置は、概して、マルチパス・デジタル・プリディストーションに関する。このような装置においては、シングルバンド・デジタル・プレディストータエンジンは第１のサンプルパスおよび第２のサンプルパスを有する。デジタル・プレディストータエンジンの入力段は入力サンプルを受信するように結合され、入力サンプルを第１のサンプルおよび第２のサンプルに分離するように構成される。入力段はさらに、第１のサンプルについての第１の絶対値および第２のサンプルについての第２の絶対値を供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットは、第１のサンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットは、第２のサンプル、第２の絶対値および第１の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するように結合され、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０００６】
さらに別の装置は、概して、マルチバンド・デジタル・プリディストーションに関する。このような装置においては、マルチバンド・デジタル・プレディストータエンジンは第１のバンドパスおよび第２のバンドパスを有する。デジタル・プレディストータエンジンの入力段は、第１のバンドパスを介して第１の入力サンプルと、第２のバンドパスを介して第２の入力サンプルとを受信するように結合される。入力段は、第１の入力サンプルについての第１の補間済みサンプルと、第２の入力サンプルについての第２の補間済みサンプルとを供給するように構成される。入力段はさらに、第１の補間済みサンプルについての第１の補間済み絶対値と、第２の補間済みサンプルについての第２の補間済み絶対値とを供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１の対は、第１の補間済みサンプル、第１の補間済み絶対値および第２の補間済み絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２の対は、第２の補間済みサンプル、第２の補間済み絶対値および第１の補間済み絶対値を受信するように結合される。出力段は、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力を受信するように結合され、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０００７】
さらに別の装置は、概して、マルチバンド・デジタル・プリディストーションに関する。このような装置においては、デジタル・プレディストータエンジンはシングルバンドパスを有する。デジタル・プレディストータエンジンの入力段は、バンドパスを介して入力サンプルを受信するように結合される。入力段は、入力サンプルについての第１の絶対値および第２の絶対値を供給するように構成される。入力サンプルは、２次元非線形関数のためのものである。第１の絶対値および第２の絶対値は各々、１次元非線形関数についての線形変換である。デジタル・プレディストータエンジンのデジタル・プレディストータの対は、入力サンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの対から予歪み出力を受信するように結合され、デジタル・プレディストータの対から予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０００８】
この明細書中に記載された例示的な方法は、概して、デジタル・プリディストーションに関する。デジタル・プリディストーションのためのこのような方法は、第１のパス、第２のパス、入力段、デジタル・プレディストータおよび出力段を有するデジタル・プレディストータエンジンを設けるステップと、入力段で入力サンプルを受信するステップと、入力段で、入力サンプルを第１のサンプルおよび第２のサンプルに分離するステップと、入力段で、第１のサンプルについての第１の絶対値および第２のサンプルについての第２の絶対値を供給するステップと、デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットで、第１のサンプル、第１の絶対値および第２の絶対値を受信するステップと、デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットで、第２のサンプル、第２の絶対値および第１の絶対値を受信するステップと、出力段で、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するステップと、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットからの予歪み出力のデジタル予歪み複合信号を出力段から供給するステップとを含む。
【０００９】
これらの局面および他の局面は、以下の詳細な説明に関連付けて理解され得る。
図面の簡単な説明
添付の図面は例示的な装置および／または方法を示す。しかしながら、添付の図面は、添付の特許請求の範囲を限定するものと理解されるべきではなく、説明および理解だけを目的としたものである。
【図面の簡単な説明】
【００１０】
【図１】例示的なカラム型フィールドプログラマブルゲートアレイ（Field Programmable Gate Array：「ＦＰＧＡ」）アーキテクチャを示す簡略ブロック図である。
【図２】例示的な従来の空洞フィルタ応答を示すグラフ図である。
【図３】図２の空洞フィルタ応答のない例示的な線形システムを示すグラフ図である。
【図４Ａ】例示的なデジタル・プレディストータエンジンを示すブロック図である。
【図４Ｂ】例示的なデジタル・プレディストータエンジンを示すブロック図である。
【図５】別の例示的なデジタル・プレディストータエンジンを示すブロック図である。
【図６】さらに別の例示的なデジタル・プレディストータエンジンを示すブロック図である。
【発明を実施するための形態】
【００１１】
詳細な説明
以下の説明においては、多数の具体的な詳細は、この明細書中に記載される具体例をより十分に説明するために記載されている。しかしながら、１つ以上の他の例および／またはこれらの例の変形例が以下に記載のすべての具体的な詳細なしでも実施され得ることが、当業者にとって明らかになるはずである。他の例においては、周知の特徴は、この明細書中における例の説明を不明瞭にすることを避けるために詳細に記載されていない。例示を容易にするために、同じ構成要素を参照するために異なる図面においても同じ番号の標識を用いている。しかしながら、代替例においては、構成要素が異なる場合もある。
【００１２】
いくつかの図において例示的に図示される例を説明する前に、さらなる理解のために全般的な概要が記載される。
【００１３】
間隔を空けて配置されたキャリアスタックがわずかな部分のエンド・ツー・エンド帯域幅を占めていることにより、サンプリングレートが高くなり、複雑さがさらに高まる。以下により詳細に説明されるように、モジュール式デジタル・プリディストーション（digital predistortion：「ＤＰＤ」）は、入力サンプルを複数のサンプルパスにパーズすることによって、および／または、このような別々に処理されたバンドのサンプル間のクロス結合で各々のバンドを別々に処理することによって、提供される。
【００１４】
上述の一般的な理解を留意しつつ、デジタル・プレディストータエンジンのためのさまざまな構成を以下に概略的に記載する。
【００１５】
上述の例の１つ以上が、特定のタイプのＩＣを用いてこの明細書中において記載されているので、このようなＩＣの詳細な説明を以下において提供する。しかしながら、この明細書中に記載された技術の１つ以上から他のタイプのＩＣが利益を得る可能性があることが理解されるはずである。
【００１６】
プログラマブルロジックデバイス（programmable logic device：「ＰＬＤ」）は、指定された論理関数を実行するようにプログラミング可能である周知のタイプの集積回路である。一種のＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は典型的には一連のプログラマブルタイルを含む。これらのプログラマブルタイルは、たとえば、入出力ブロック（input/output block：「ｌＯＢ」）、コンフィギュラブル論理ブロック（configurable logic block：「ＣＬＢ」）、専用のランダムアクセスメモリブロック（dedicated random access memory block：「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（digital signal processing：「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（delay lock loop：「ＤＬＬ」）などを含み得る。この明細書中において用いられる場合、「含む」および、「含んでいる」は、限定ではなく、含むことを意味する。
【００１７】
各々のプログラマブルタイルは、典型的には、プログラマブルインターコネクトおよびプログラマブルロジックの両者を含む。プログラマブルインターコネクトは、典型的には、プログラマブルインターコネクトポイント（programmable interconnect point：「ＰＩＰ」）によって相互接続された様々な長さの多数のインターコネクトラインを含む。プログラマブルロジックは、たとえば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を用いてユーザ設計のロジックを実現する。
【００１８】
プログラマブルインターコネクトおよびプログラマブルロジックは、典型的には、プログラマブル素子がどのように構成されるかを規定する内部構成メモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは外部デバイスによりメモリから（たとえば外部ＰＲＯＭから）読み出されたりＦＰＧＡに書き込まれたりし得る。次いで、個別のメモリセルの集合的な状態によってＦＰＧＡの機能が決定される。
【００１９】
別の種類のＰＬＤはコンプレックスプログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、共に接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（Programmable Logic Array：「ＰＬＡ」）およびプログラマブルアレイロジック（Programmable Array Logic：「ＰＡＬ」）デバイスで用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは典型的には不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリ内のチップ上に記憶され、次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００２０】
これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）、またはいずれの他の種類のメモリセルにも記憶可能である。
【００２１】
他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を用いる他のやり方で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語はこれらの例示的なデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスも包含する。たとえば、１つの種類のＰＬＤは、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００２２】
以上注記したように、高度なＦＰＧＡは、アレイにいくつかの異なる種類のプログラマブルロジックブロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（multi-gigabit transceiver：ＭＧＴ）１０１、コンフィギュラブルロジックブロック（configurable logic block：ＣＬＢ）１０２、ランダムアクセスメモリブロック（random access memory block：ＢＲＡＭ）１０３、入力／出力ブロック（input/output block：ＩＯＢ）１０４、コンフィギュレーションおよびクロッキングロジック（configuration and clocking logic：ＣＯＮＦＩＧ／ＣＩ／ＯＣＫＳ）１０５、デジタル信号処理ブロック（digital signal processing block：ＤＳＰ）１０６、専用入力／出力ブロック（input/output block：Ｉ／Ｏ）１０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック１０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を図示する。いくつかのＦＰＧＡは専用プロセッサブロック（processor block：ＰＲＯＣ）１１０も含む。
【００２３】
いくつかのＦＰＧＡにおいて、各々のプログラマブルタイルは、各々の隣接するタイル中の対応するインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（interconnect element：ＩＮＴ）１１１を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子１１１は、図１の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。
【００２４】
たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ）１１１と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。典型的には、タイルに含まれるインターコネクト素子の数はタイルの高さに依存する。図示される例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）を用いることも可能である。ＤＳＰタイル１０６は、適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト素子１１１の１つのインスタンスに加えて入力／出力ロジック素子（input/output logic element：ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子１１５に接続される実際のＩ／Ｏパッドは、典型的には、入力／出力ロジック素子１１５の領域に閉じ込められていない。
【００２５】
図示される実施形態では、（図１に示される）ダイの中央近くの水平方向領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。この水平方向領域または列から延在する鉛直方向列１０９はＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。
【００２６】
図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡのうち広い部分を構成する規則的な列状構造を分断する付加的なロジックブロックを含む。付加的なロジックブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。
【００２７】
図１は、例示的なＦＰＧＡアーキテクチャだけを図示することを意図していることに留意されたい。たとえば、１行の中のロジックブロックの数、行の相対的な幅、行の数および順番、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック実現例は純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢのうち２つ以上の隣接する行は、典型的には、ＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体的なサイズと共に変化する。
【００２８】
マルチバンドまたはマルチ無線アクセス技術（「マルチＲＡＴ」）などのために電力増幅器の出力を線形化するために、少なくとも２つのバンドが存在してもよく、各々のバンドにはシングルキャリアタイプが付随し得る。限定ではなく例示することによって明確にするために、数値の例が与えられるが、これらの値または他の値が用いられてもよい。
【００２９】
図２は、例示的な従来の空洞フィルタ応答２００を示すグラフ図である。空洞フィルタ応答２００は、概してキャリアスタック２０１およびキャリアスタック２０２として示される２つのキャリア動作帯域を網羅するサンプリングレートのためのものである。この例においては、キャリアスタック２０１および２０２のそれぞれの動作帯域２０５および２０６は２０ＭＨｚである。これらの非オーバーラップ動作帯域２０５および２０６は、保護帯域幅または保護帯域２０７によって分離される。この例においては、キャリアスタック２０１の中心間からキャリアスタック２０２までの保護帯域２０７は１２０ＭＨｚであって、これは、動作帯域２０５および２０６の各々の帯域幅よりも実質的に大きい。
【００３０】
キャリアスタック２０１に関連付けられる帯域内相互変調歪（intermodulation distortion：「ＩＭＤ」）２１１は、キャリアスタック２０２に関連付けられる帯域内ＩＭＤ２１２とはオーバーラップしておらず、ＩＭＤ２１１および２１２はともに、空洞フィルタ応答２００によって包含される。すなわち、これらはともに包含形式の帯域内歪みである。この例においては、ＩＭＤ２１１およびＩＭＤ２１２についてのそれぞれの帯域幅２１３および２１４は、６０ＭＨｚである。ＩＭＤ２１１およびＩＭＤ２１２の両方に跨るようにするために、ＤＰＤ帯域幅２１５は、従来、１６０ＭＨｚであったかもしれない。
【００３１】
キャリアスタック２０１に関連付けられる帯域外（out-of-band「ＯＯＢ」）ＩＭＤ２２１は、空洞フィルタ応答２００の内側だけでなく外側にも存在し得る。この例においては、キャリアスタック２０１の中心から少なくともＯＯＢ  ＩＭＤ２２１の中心までの帯域幅２２３は１２０ＭＨｚである。同様に、キャリアスタック２０２に関連付けられるＯＯＢ  ＩＭＤ２２２は、空洞フィルタ応答２００の外側だけでなく内側にも存在し得る。この例においては、キャリアスタック２０２の中心から少なくともＯＯＢ  ＩＭＤ２２４の中心までの帯域幅２２４は１２０ＭＨｚである。
【００３２】
この例においては、帯域幅２２６は、エイリアシングのない２５０ＭＨｚのＦＢ観察結果であり、空洞フィルタ応答２００の帯域幅２２５は、２：１形状係数と想定すると、この空胴阻止帯域の場合には３００ＭＨｚである。この例の場合のデジタル／アナログ変換器（digital-to-analog converter：「ＤＡＣ」）のためのＦＦナイキスト帯域幅２２７は５００ＭＨｚである。したがって、周波数が十分な量だけ分離されている２帯域または２キャリアの場合、それらの帯域内ＩＭＤ２１１および２１２がオーバーラップしていないということは、高いサンプルレートが、両方の帯域だけでなく帯域内ＩＭＤ条件をも包含する空洞フィルタ応答２００を提供するのに用いられることを意味することが認識されるはずである。いくつかのシステムは、このような広い範囲をカバーするために単一の電源増幅器および単一のデジタル・プレディストータを用いる可能性があり、このため、このような高いサンプリングレートでこのような広い周波数範囲をカバーするためにこのような構成要素を設けることによって、実質的な費用が追加されてしまう。
【００３３】
帯域内にある条件だけを可能にすることによって、これは、より広い帯域動作に影響を及ぼすＩＭＤ条件を補正することができないことを示唆する。この場合、各々の帯域付近にある帯域内ＩＭＤ２１１および２１２は補正される可能性があるが、より広い帯域またはＯＯＢ（「帯域外」）のＩＭＤ２２１および２２２は補正されない可能性がある。各々の帯域がたとえば１２０ＭＨｚで分離される場合、このような２つの帯域の両側における１２０ＭＨｚでのＩＭＤ条件は補正することができない。
【００３４】
以下にさらに詳細に記載されるように、帯域ごとに信号を処理することによって、処理された全帯域幅が少なくとも小さくされてもよく、最小限にされてもよい。さらに、その占有帯域幅（bandwidth：「ＢＷ」）が総帯域幅と比べて小さくなっている個々のキャリアを処理することによって、個々の帯域を処理することによってより経済的な結果が得られるかもしれない。たとえば、いくつかのマルチキャリヤＧＳＭ（登録商標）（multi- carrier GSM：「ＭＣ−ＧＳＭ」）システムにおいては、たとえば、キャリアＢＷが約２００ｋＨｚであり、２つ以上のキャリアが、規則的なチャネル化スキームで互いから１ＭＨｚ以上間隔を空けて配置されているが、この場合、以下にさらに詳細に記載されるように、各帯域を別々に処理することによって、有意な節約が得られる可能性がある。ＭＣ−ＧＳＭは単なる一例であって、他の通信プロトコルが用いられてもよい。しかしながら、ＭＣ−ＧＳＭの例に続いて、占有帯域幅が６＊２００ＫＨｚ＝１．２ＭＨｚである場合に、３０ＭＨｚの帯域幅に６つのキャリアが存在する可能性がある。これは、このようなＭＣ−ＧＳＭ例の場合には総帯域幅のわずか４％にすぎないかもしれない。処理が処理済みの帯域幅に比例していると想定すると、デジタル・プリディストーション（digital pre-distortion「ＤＰＤ」）動作をキャリアベースで実行することによって、実質的な節約が得られる可能性があり、この例では場合によっては約２５倍であり得る。
【００３５】
これらの方針に沿って、図３は、図２の空洞フィルタ応答２００のない例示的な線形システム３００を示すグラフ図である。線形システム３００は、明確にする目的で、図２の例において用いられるのと同じ例示的な周波数を有するものと想定されてもよい。
【００３６】
キャリアスタック２０１および２０２ならびにＩＭＤ２１１および２１２が、前述と同様に、図２に存在する。しかしながら、線形システムにおいては、各々の帯域は個々に処理されてもよく、このため、帯域ベースまたはキャリアベースでの処理の実行が採用されてもよい。各々の帯域を別々に処理することにより、図２の例において用いられるよりも低いサンプルレートを用いることが可能となる。
【００３７】
非線形処理では、帯域／キャリア出力が他の帯域およびキャリアに依存する。以下に詳細に記載されるように、非線形処理に関する性能を維持しつつ費用を低減し得る処理が以下に述べられる。さらに、キャリア／帯域ごとにＤＰＤ動作を変えることを可能にすることによって、線形システムにおける性能を、従来の非線形処理の場合よりも向上させ得る。
【００３８】
ＯＯＢ  ＩＭＤが各々の帯域２０１および２０２から離して隔てられている可能性があるので、このようなＯＯＢ  ＩＭＤは、たとえば、エイリアジングおよびフィルタリングによって、すなわち、ＯＯＢ  ＩＭＤ２２１および２２２であったものにそれぞれ対応するエイリアジング済みおよびフィルタリング済みのＩＭＤ３０１および３０２によって、排除され得るかまたは少なくとも実質的に縮小され得る。このようなＯＯＢ  ＩＭＤは、対象となる帯域から十分に離れているので、空洞フィルタまたは同様のフィルタを用いて排除されてもよい。したがって、帯域内条件だけがＤＰＤによって生成されて、処理の複雑さおよび費用がさらに削減され得る。
【００３９】
このような帯域内条件の生成について以下に記載する。加えて、複合デジタル予歪み信号に関連付けられる係数の適応を以下に記載する。この場合、このような適合により、従来のＤＰＤシステムの実現例と比べて、適合プロセスの複雑さが著しく低減される。
【００４０】
以下に記載されるプレディストータエンジンの各々がＦＰＧＡにおいて実現され得るとしても、このような説明はＦＰＧＡにおける実現例には限定されない。これらの方針に沿って、以下のプレディストータエンジンの各々は、モノリシックＩＣであろうとＳｉＰであろうとも、別のタイプのＳｏＣ、ＡＳＩＣ、ＡＳＳＰなどを含むがこれらに限定されない如何なるＩＣにおいても実現され得る。
【００４１】
図４Ａおよび図４Ｂは、例示的なデジタル・プレディストータエンジン４００をさまざまな切替え状態で示すブロック図である。デジタル・プレディストータエンジン４００はさらに、同時に図４Ａおよび図４Ｂを参照しつつ説明される。
【００４２】
マルチキャリヤまたはマルチバンドクレストファクタ低減（crest factor reduction：「ＣＦＲ」）は、プリディストーション処理よりも前にピーク信号振幅を、最小限にはしないにしても、少なくとも低減させるために与えられ得る。プレディストータエンジン４００に関して、サンプルレートは、より直接的なプリディストーション実現例に比べて、２以上の係数ずつ減少させてもよい。しかしながら、プレディストータエンジン４００の記載から、信号スペクトルに応じて、３以上の係数ずつ処理することによって、より高いサンプルレート低減が実現され得ることが認識されるだろう。たとえば、入力サンプルストリームは、入力サンプルストリームを２つに分解する、すなわち、偶数サンプルおよび奇数サンプルに分解するという記載から理解されるように、第３のストリーム、第４のストリームなどに分解されてもよい。
【００４３】
図４Ａにおけるデジタル・プレディストータエンジン４００は、この例においては、偶数サンプルパスおよび奇数サンプルパスであるそれぞれの第１のサンプルパス４８１および第２のサンプルパス４８２を有するシングルバンド・デジタル・プレディストータエンジンである。プレディストータエンジン４００は、デマルチプレクサ４１１、絶対値ブロック４１３および４１５、ＤＰＤ４４１、４４３、４４５および４４７、加算器または、結合器４４２および４４４、ならびにマルチプレクサ４４５を含み得る。より概略的には、絶対値ブロック４１３および４１５は入力絶対値の如何なる単調関数であってもよい。
【００４４】
デジタル・プレディストータエンジン４００の入力段４９１は、入力サンプル４０１を受信するように結合され、入力サンプル４０１を偶数サンプル４０３および奇数サンプル４０５に分離するように構成されてもよい。入力段４９１はさらに、偶数サンプル４０３についての偶数絶対値４１７と奇数サンプル４０５についての奇数絶対値４１９とを供給するように構成されてもよい。
【００４５】
デジタル・プレディストータエンジン４００の、この例においては第１の対であるデジタル・プレディストータ４４１および４４３の第１のセットは、偶数サンプル４０３を受信し、偶数絶対値４１７および奇数絶対値４１９をそれぞれ受信するように結合されてもよい。デジタル・プレディストータエンジン４００の、この例においては第２の対であるデジタル・プレディストータ４４５および４４７の第２のセットは、奇数サンプル４０５を受信し、奇数絶対値４１９および偶数絶対値４１７をそれぞれ受信するように結合されてもよい。３つ以上のサンプルパスの場合、各々のサンプルパスごとに、より多くのデジタル・プレディストータが用いられてもよい。デジタル・プレディストータ４４１、４４３、４４５、４４７の場合と同様に、たとえば３つのサンプルパスの場合、３つのブロック各々のうち、３つのデジタル・プレディストータが３セット用いられてもよい。これらの方針に沿って、概して、デジタル・プレディストータエンジン４００はより多くのサンプルパスに適応させるように直線的にスケーリングされてもよい。さらに、各々のデジタル・プレディストータは従来のものであってもよい。
【００４６】
デジタル・プレディストータエンジン４００の出力段４９２は、たとえば、このようなデジタル・プレディストータの第１の対およびこのようなデジタル・プレディストータの第２の対から、予歪み出力４３１、４３２、４３３および４３４などの予歪み出力を受信するように結合されてもよく、このようなデジタル・プレディストータの第１の対およびこのようなデジタル・プレディストータの第２の対から、このような予歪み出力４３１、４３２、４３３および４３４のデジタル予歪み複合信号４５０を供給するように構成されてもよい。
【００４７】
入力段４９１はデマルチプレクサ４１１を含む。デマルチプレクサ４１１は、偶数サンプル４０３および奇数サンプル４０５をそこから供給するために出力のスイッチングをトグルするように入力サンプル４０１を受信するように結合される。入力段４９１の絶対値ブロック４１３は、偶数サンプル４０３を受信して偶数サンプル４０３の偶数絶対値４１７を供給するように結合されてもよい。入力段４９１の絶対値ブロック４１５は、奇数サンプル４０５を受信して、奇数サンプル４０５の奇数絶対値４１９を供給するように結合されてもよい。
【００４８】
デジタル・プレディストータ４４１およびデジタル・プレディストータ４３３は、各々、偶数サンプル４０３を受信するように結合されてもよい。デジタル・プレディストータ４４４およびデジタル・プレディストータ４４７は、奇数サンプル４０５を受信するように結合されてもよい。デジタル・プレディストータ４４１およびデジタル・プレディストータ４４７は、偶数サンプル絶対値４１７を受信するように結合されてもよい。デジタル・プレディストータ４４３およびデジタル・プレディストータ４４５は、奇数サンプル絶対値４１９を受信するように結合されてもよい。したがって、偶数サンプルおよび奇数サンプルの絶対値は、偶数サンプルパス４８１と奇数サンプルパス４８２との間におけるようにクロス結合される。
【００４９】
デジタル・プレディストータ４４１は、そこに入力される偶数サンプル４０３および偶数サンプル絶対値４１７についての予歪み出力４３１を供給するように結合されてもよい。デジタル・プレディストータ４４３は、そこに入力される偶数サンプル４０３および奇数サンプル絶対値４１７についての予歪み出力４３２を供給するように結合されてもよい。デジタル・プレディストータ４４５は、そこに入力される奇数サンプル４０５および奇数サンプル絶対値４１９についての予歪み出力４３３を供給するように結合されてもよい。最後に、デジタル・プレディストータ４４７は、そこに入力される奇数サンプル４０５および偶数サンプル絶対値４０５についての予歪み出力４３４を供給するように結合されてもよい。
【００５０】
出力段４９２は、加算器４４２および４４４だけでなくマルチプレクサ４４５も含み得る。加算器４４２は、予歪み出力４３１および予歪み出力４３２を追加するかまたは組合わせて、デジタル予歪みサンプル４５１を供給するように結合されてもよい。加算器４４４は、予歪み出力４３３および予歪み出力４３４を追加するかまたは組合わせて、デジタル予歪みサンプル４５２を供給するように結合されてもよい。マルチプレクサ４４５は、デジタル予歪みサンプル４５１およびデジタル予歪みサンプル４５２を受信するように結合されてもよく、マルチプレクサ４４５から出力されるデジタル予歪みサンプル４５１とデジタル予歪みサンプル４５２との間でサンプルを交互に選択して、デジタル予歪み複合信号４５０についてのデジタル予歪み出力サンプルを供給するように構成されてもよい。たとえば、サンプルレートのためのサンプルクロック信号（明確さのために図示されない）は、デマルチプレクサ４１１およびマルチプレクサ４４５の両方のための制御選択信号として用いられてもよい。
【００５１】
たとえば、マルチパスシングルバンドＤＰＤのためのデジタル・プレディストータ４４１、４４３、４４５および４４７などによるＤＰＤ処理は、概して以下のとおり数学的に記述され得る：
【００５２】
【数１】
0006397024.tif 000002
【００５３】
出力サンプルｙ（ｎ）、入力サンプルｘ（ｎ）、ａ（ｉ，ｊ，ｋ）係数、および１次元非線形関数Ｆｊとする。このような式は以下のように拡張されてもよい：
【００５４】
【数２】
0006397024.tif 000003
【００５５】
これらの式においては、ｙ（２ｎ）が信号４５１に対応し、ｙ（２ｎ＋１）が信号４５２に対応する。これらの式から、ＤＰＤが、偶数サンプルおよび奇数サンプルを含むがこれらに限定されない複数のパス（経路）のために、複数のＤＰＤブロックまたはデジタル・プレディストータのセットに織り込まれ得ることが理解され得る。プレディストータ４４１、４４３、４４５および４４７などのデジタル・プレディストータは、このような式においてそれぞれの条件、すなわち、プレディストータ４４１、４４３、４４５および４４７によってそれぞれ決定されるｅｖｅｎ／｜ｅｖｅｎ｜条件、ｅｖｅｎ／｜ｏｄｄ｜条件、ｏｄｄ／｜ｏｄｄ｜条件、およびｏｄｄ／｜ｅｖｅｎ｜条件、を決定または計算する役割を果たし得る。さらに、このような式におけるすべての条件が各々の実現例ごとに決定される必要はなく、すなわち、このような条件の配列全体を十分にポピュレートする必要はない。条件選択の詳細に応じて、配列エントリの１つ以上が排除されてもよい。一例として、メモリ多項式においては、対角線だけがポピュレートされるので、ｅｖｅｎ／｜ｅｖｅｎ｜配列エントリおよびｏｄｄ／｜ｏｄｄ｜配列エントリだけを用いて、決定結果または演算結果を２ずつ減らしてもよい。他の形式のマスクを用いて計算上の負担を軽減することもできる。
【００５６】
図５は、例示的なデジタル・プレディストータエンジン５００を示すブロック図である。デジタル・プレディストータエンジン５００の上部分または上半分がシングルチャネルＤＰＤブロックとして用いられてもよい。しかしながら、デジタル・プレディストータエンジン５００の下部分または下半分は、マルチバンドアプリケーションのためにこのような上部分に結合されてもよい。これらの方針に沿って、デジタル・プレディストータエンジン５００の複数のインスタンスが互いに結合されて、さまざまな数のチャネルおよび／または帯域に対処することにより、マルチキャリヤまたはマルチバンドクレストファクタ低減（crest factor reduction：「ＣＦＲ」）システムをもたらして、サンプルレートの低下などを実現し得る。
【００５７】
デジタル・プレディストータエンジン５００はバンドパス５８１およびバンドパス５８２を有する。デジタル・プレディストータエンジン５００の入力段５９１は、バンドパス５８１を介して入力サンプル５０２と、バンドパス５８２を介して入力サンプル５０４とを受信するように結合されてもよい。バンドパス５８１および５８２は、間隔を空けて配置された２つの異なる帯域のためのものである。
【００５８】
入力段５９１は、入力サンプル５０２についての補間済みサンプル５４１および入力サンプル５０４についての補間済みサンプル５４２を供給するように構成されてもよい。入力段５９１はさらに、補間済みサンプル５４１についての補間済み絶対値５１７および補間済みサンプル５４２についての補間済み絶対値５１９を供給するように構成されてもよい。
【００５９】
デジタル・プレディストータエンジン５００の、この例においてはデジタル・プレディストータ４４１および４４３の第１の対であるデジタル・プレディストータの第１のセットは、補間済みサンプル５４１を受信し、補間済み絶対値５１７および補間済み絶対値５１９を受信するように結合されてもよい。デジタル・プレディストータエンジン５００の、この例においてはデジタル・プレディストータ４４５および４４７の第２の対であるデジタル・プレディストータの第２のセットは、補間済みサンプル５４２を受信し、補間済み絶対値５１９および補間済み絶対値５１７をそれぞれ受信するように結合されてもよい。
【００６０】
出力段５９２は、デジタル・プレディストータ４４１、４４３、４４５および４４７から予歪み出力、たとえば予歪み出力４３１、４３２、４３３および４３４などをそれぞれ受信するように結合されてもよく、出力段５９２は、このような予歪み出力のデジタル予歪み複合信号５５０を供給するように構成されてもよい。デジタル予歪み複合信号５５０は、このようなデジタル出力を電力増幅器（図示せず）へのアナログ入力に変換するためのＤＡＣ（図示せず）に結合されてもよい。
【００６１】
入力段５９１は、絶対値ブロック４１３および４１５または入力絶対値の他の機能に加えて、補間器５０６および５０８を含み得る。補間器５０６は、入力サンプル５０２を受信して、補間済みサンプル５４１を供給するように結合されてもよい。補間器５０８は、入力サンプル５０４を受信して、補間済みサンプル５４２を供給するように結合されてもよい。補間器５０６および５０８はそれぞれ線形の補間器であってもよい。絶対値ブロック４１３は、補間済みサンプル５４１を受信して、補間済み絶対値５１７を供給するように結合されてもよい。絶対値ブロック４１５は、補間済みサンプル５４２を受信して、補間済み絶対値５１９を供給するように結合されてもよい。
【００６２】
デジタル・プレディストータ４４１およびデジタル・プレディストータ４４３は、補間済みサンプル５４１を受信するように結合されてもよい。デジタル・プレディストータ４４５およびデジタル・プレディストータ４４７は、補間済みサンプル５４２を受信するように結合されてもよい。デジタル・プレディストータ４４１は、補間済み絶対値５１７を受信するように結合されてもよい。デジタル・プレディストータ４４３は、補間済み絶対値５１９を受信するように結合されてもよい。デジタル・プレディストータ４４５は、補間済み絶対値５１９を受信するように結合されてもよい。デジタル・プレディストータ４４７は、補間済み絶対値５１７を受信するように結合されてもよい。
【００６３】
デジタル・プレディストータ４４１は、そこに入力される補間済みサンプル５４１および補間済み絶対値５１７についての予歪み出力４３１を供給するように結合されてもよい。デジタル・プレディストータ４４３は、そこに入力される補間済みサンプル５４１および補間済み絶対値５１９についての予歪み出力４３２を供給するように結合されてもよい。デジタル・プレディストータ４４５は、そこに入力される補間済みサンプル５４２および補間済み絶対値５１９についての予歪み出力４３３を供給するように結合されてもよい。デジタル・プレディストータ４４７は、そこに入力される補間済みサンプル５４２および補間済み絶対値５１７についての予歪み出力４３４を供給するように結合されてもよい。これにより、デジタル・プレディストータ４４１は、帯域１（「Ｂ１」）およびＢ１の絶対値条件を決定し得る。デジタル・プレディストータ４４３は、Ｂ１および帯域２（「Ｂ２」）の絶対値条件を決定し得る。デジタル・プレディストータ４４５は、Ｂ２およびＢ２の絶対値条件を決定し得る。デジタル・プレディストータ４４７は、Ｂ２およびＢ１の絶対値条件を決定し得る。
【００６４】
出力段５９２は、デジタルアップコンバータ（digital up-converter：「ＤＵＣ」）５４３および５４４に加えて、加算器または結合器４４２、４４４および５４５を含み得る。加算器４４２は、予歪み出力４３１および予歪み出力４３２を追加して、デジタル予歪みサンプル５３１を供給するように結合されてもよい。加算器４４４は、予歪み出力４３３および予歪み出力４３４を追加して、デジタル予歪みサンプル５３２を供給するように結合されてもよい。デジタルアップコンバータ５４３は、デジタル予歪みサンプル５３１を受信して、デジタルアップコンバート済みサンプル５４８を供給するように結合されてもよい。デジタルアップコンバータ４４４は、デジタル予歪みサンプル５３２を受信して、デジタルアップコンバート済みサンプル５４９を供給するように結合されてもよい。加算器５４５は、電力増幅器に入力されるべきアナログ信号に変換するためにＤＡＣへの入力として供給され得るデジタル予歪み複合信号５５０を供給するために、デジタルアップコンバート済みサンプル５４８と５４９とを組合わせるように結合されてもよい。同様に、デジタルアップコンバート済みサンプル５４８および５４９は、それぞれ、各帯域ごとにそれぞれのアナログ信号を供給するためにそれぞれのＤＡＣへの２つの別個の２帯域出力として供給され、アナログドメインにおいて組合わされて、電力増幅器に適用されてもよい。
【００６５】
デジタル・プレディストータエンジン５００は、クレストファクタ低減（「ＣＦＲ」）ブロック５０５および５０７に結合され得るかまたはこれらブロックを含み得る。ＣＦＲブロック５０５は、キャリアスタック２０１などのキャリアスタックに関連付けられたＢ１サンプル５０１を受信するように結合されて、入力サンプル５０２を供給し、すなわち、クレストファクタの低減した入力サンプルを供給して、送信チェーンの下流電力増幅器に対する需要を低減させ得る。同様に、ＣＦＲブロック５０７は、キャリアスタック２０２などの別のキャリアスタックに関連付けられたＢ２サンプル５０３を受信するように結合され、入力サンプル５０４を供給し、すなわち、クレストファクタの低減した入力サンプルを供給して、送信チェーンの下流電力増幅器に対する需要を低減させ得る。また、このようなキャリアスタックは、互いから周波数の間隔を空けて配置されてもよい。さらに、このようなマルチバンド処理の場合、ＣＦＲブロック５０５は、絶対値信号５１１をＢ１サンプル５０１からＣＦＲブロック５０７に供給するように結合されてもよく、同様に、ＣＦＲブロック５０７は、絶対値信号５１３をＢ２サンプル５０３からＣＦＲブロック５０５に供給するように結合されてもよい。これにより、ＣＦＲブロック５０５および５０７は、マルチバンドＣＦＲのためにクロス結合されて、計算上の負担をさらに軽減し得る。
【００６６】
たとえば、送信チェーンが毎秒１００メガサンプル（mega samples per second：「Ｍｓｐｓ」）で動作することができると想定し、占有帯域幅が２０ＭＨｚ幅であり、帯域内ＩＭＤでは、このような帯域が事実上３０ＭＨｚ幅であると想定する。６０ＭＨｚの帯域幅割当てがある場合、各々が３０ＭＨｚ幅で適用される２つのサンプルストリームは、６０ＭＨｚまで帯域幅を拡張するために、デジタル・プリディストーションエンジン４００の２つの別個のインスタンスを用いて、デジタル・プリディストーションのために独立して処理されてもよい。しかしながら、２つの６０ＭＨｚ幅の帯域が用いられる場合、デジタル・プリディストーションエンジン５００のインスタンスは、デジタル・プリディストーション・エンジン４００の４つのネストされたインスタンスと共に用いられてもよい。
【００６７】
デジタル・プレディストータエンジン４００の複数のインスタンスを用いることにより、サンプルレートを増加させずに帯域幅を拡張させることができ、デジタル・プレディストータエンジン５００を用いることにより、モジュール形式で２つ以上の帯域に対応させることができることが認識されるべきである。しかしながら、別のマルチバンドＤＰＤは、以下により詳細に記載されるように、さまざまな理由から、いくつかのシステムにおいて使用されてもよい。たとえば、デジタルパス帯域幅およびＲＦパス帯域幅の低減は、従来のＤＰＤ実現例では帯域幅およびダイナミックレンジを同時に調整することができない場合に、一要因となる可能性がある。別の例としては、各々の帯域がシステムの総帯域幅と比べて小さく、このため、プロセスレートおよび複雑さがマルチバンドＤＰＤの使用によって低減され得る場合もあり得る。さらに別の例として、別個のＩＭＤ条件または非オーバーラップ条件付きのさまざまな帯域、すなわち、各帯域からのこのような条件のすべてが互いに直交しており、使用されるサンプルレートの低減を含め、適合の複雑さが著しく低減され得る場合もあり得る。さらに別の例として、各々の帯域が個々にまたは別々に最適化されて、これにより、各帯域におけるさまざまな電力増幅器特徴が独立して最適化され得るのに応じて全体的な性能がより高くなる場合があり得る。
【００６８】
この明細書中に記載されたような線形化されたＤＰＤにおいて用いられる一般的な一連の条件を与えるために用いられる上述の式においては、関数Ｆは多項式条件（たとえば、Ｆｊ（ｘ）＝ｘｊまたは直交多項式条件）を有する可能性がある。さらに、このような関数Ｆはスプラインまたは他のいくつかの関数を有するように選択されてもよい。上述の例においては、関数Ｆは絶対値、すなわちＦｊ（｜ｘ｜（ｎ−ｋ））であった。しかしながら、別の入力は、｜ｘ｜２または他の単調なマッピング関数であってもよい。たとえば、このような２乗を用いて、帯域幅を減じるかまたは最小限にして、より少ないハードウェアでマルチバンドアプリケーションをサポートするために用いられるサンプルレートを低減させてもよい。このような式についての係数が配列に配置されてもよい。この場合、このような配列の水平軸は指数ｉずつインデックス付けされ、このような配列の垂直軸は指数ｋずつインデックス付けされ、このような配列またはマトリックスにおけるいくつかの値は、指数ｋのインスタンスをマスクするためのマスク値であってもよい。たとえば、多項式マスクは、１０進法であり得る２進列であってもよい。
【００６９】
各々の帯域における信号を表わしているｘ（ｎ）＝ｘ１（ｎ）＋ｘ２（ｎ）のために２つの入力ｘ１（ｎ）およびｘ２（ｎ）についてのｙ（ｎ）を決定するために、絶対値が２乗された関数が用いられてもよい。これにより、このような関数についての上述の式が以下のとおり記載され得る：
【００７０】
【数３】
0006397024.tif 000004
【００７１】
このような２つの帯域を分離し、各々の帯域におけるさまざまな非線形（nonlinear：「ＮＬ」）応答を可能にすることにより、上述の式が、２つの別個の式として以下のように記載され得る：
【００７２】
【数４】
0006397024.tif 000005
【００７３】
この明細書中の式においては、活用変化を示すために上付き文字＊を用いる。関数Ｆは、非線形チャネルについての２次元メモリレス関数であってもよい。上述の２つの式を４つの１次元方程式に分解して、このような２次元方程式に正確に近似させて、複雑さを低減させ得る。このような１次元方程式は以下のとおりである：
【００７４】
【数５】
0006397024.tif 000006
【００７５】
この場合、Ｇ２ｊは１次元非線形関数を表わす。マトリックスＡｊは、１×２次元であってもよく、これは、２つ以上の入力絶対値を、関数Ｇによって使用される入力の単一線形結合に変換する。十分な数の非線形関数があれば、所望される多次元非線形関数は、１次元関数Ｇを用いて、十分なレベルの精度で近似させることができる。
【００７６】
上述の方程式から、１次元非線形関数が各々のＤＰＤブロックのために用いられてもよい。従来、各々のＤＰＤブロックは、２次元ルックアップテーブル（look-up table：「ＬＵＴ」）を用いて実現されてもよい。しかしながら、次元数が大きくなると、Ｎ次元のＮＬ関数を表わすのに用いられる条件の数も同様に大きくなり、このため、より複雑なおよび／またはよりメモリ集約的なＬＵＴが用いられる。しかしながら、以下にさらに詳細に記載されるように、たとえば、２次元非線形関数とその後続の１次元非線形関数との組合せを用いて上方から多次元の非線形関数Ｆｉを近似させ得るのではなく、線形変換を用いることにより、１次元非線形関数付きのＤＰＤを提供して、複雑さおよびリソース使用を低減させてもよい。
【００７７】
図６は、例示的なマルチバンド・デジタル・プレディストータエンジン６００を示すブロック図である。デジタル・プレディストータエンジン６００は、シングルバンド適用のために最後の加算器５５０なしでも上半分または上部分６９０だけを用いる可能性がある。このような実現例においては、同じものが存在し得ないので、別の部分または別の半分とのクロス結合は存在し得ないだろう。しかしながら、マルチバンド実現例を認識するために、デジタル・プレディストータエンジン６００は、２つの別個の帯域のためのバンドパス６８１およびバンドパス６８２を有するように記載されている。
【００７８】
デジタル・プレディストータエンジン６００の入力段は、バンドパス６８１についての入力サンプル６０３−１および別個のバンドパス６８２についての入力サンプル６０３−２を受信するように結合されてもよい。別個であるものの、バンドパス６８１および６８２は、以下にさらに詳細に述べられるようにクロス結合される。
【００７９】
デジタル・プレディストータエンジン６００の入力段６９１は、入力サンプル６０３−１についての変換済み絶対値６０４−１、入力サンプル６０３−２についての変換済み絶対値６０５−２、入力サンプル６０３−１についてのクロス結合された変換済み絶対値６０５−１、および入力サンプル６０３−２についてのクロス結合された変換済み絶対値６０４−２を供給するように構成されてもよい。
【００８０】
デジタル・プレディストータエンジン６００の、この例においてはデジタル・プレディストータ４４１および４４３の第１の対であるデジタル・プレディストータの第１のセットは、第１のバンドについての入力サンプル６０３−１を受信し、変換済み絶対値６０４−１およびクロス結合された変換済み絶対値６０４−２をそれぞれ受信するように結合されてもよい。変換済み絶対値６０４−１がサンプル絶対値６１７についての非線形関数の１次元線形変換である場合、クロス結合された変換済み絶対値６０４−２は、サンプル絶対値６１９についてのこのような非線形関数の１次元線形変換である。
【００８１】
デジタル・プレディストータエンジン６００の、この例においてはデジタル・プレディストータ４４５および４４７の第２の対であるデジタル・プレディストータの第２のセットは、入力サンプル６０３−２を受信し、変換済み絶対値６０５−２およびクロス結合された変換済み絶対値６０５−１をそれぞれ受信するように結合されてもよい。
【００８２】
デジタル・プレディストータエンジン６００の出力段５９２は概して上述したものと同じであってもよいが、図５の入力段５９１と入力段６９１との間に違いがあるために、いくつかの信号が異なる可能性がある。したがって、出力段５９２の説明はここでは繰返されない。
【００８３】
デジタル・プレディストータエンジン６００の入力段６９１は、絶対値ブロック６１３および６１５、ならびに線形変換ブロック（linear transformation block：「Ｌ．Ｔ．」）６０１および６０２を含む。絶対値ブロック６１３および６１５は、それぞれ、絶対値が２乗されたブロックであってもよい。
【００８４】
絶対値ブロック６１３は、入力サンプル６０３−１を受信して、そこから出力されるサンプル絶対値６１７を供給するように結合されてもよい。絶対値ブロック６１５は、入力サンプル６０３−２を受信して、そこから出力されるサンプル絶対値６１９を供給するように結合されてもよい。線形変換ブロック６０１は、サンプル絶対値６１７およびサンプル絶対値６１９を受信して、変換済み絶対値６０４−１およびクロス結合された変換済み絶対値６０４−２をそれぞれ供給するように結合されてもよい。線形変換ブロック６０２は、サンプル絶対値６１９およびサンプル絶対値６１７を受信して、変換済み絶対値６０５−２およびクロス結合された変換済み絶対値６０５−１を供給するように結合されてもよい。
【００８５】
デジタル・プレディストータ４４１およびデジタル・プレディストータ４４３は、第１の帯域の入力サンプル６０３−１を受信するように結合されてもよい。デジタル・プレディストータ４４５およびデジタル・プレディストータ４４７は、入力サンプル６０３−２を受信するように結合されてもよい。デジタル・プレディストータ４４１は、変換済み絶対値６０４−１を受信するように結合されてもよく、デジタル・プレディストータ４４３は、クロス結合された変換済み絶対値６０４−２を受信するように結合されてもよい。デジタル・プレディストータ４４５は、変換済み絶対値６０５−２を受信するように結合されてもよく、デジタル・プレディストータ４４７は、クロス結合された変換済み絶対値６０５−１を受信するように結合されてもよい。
【００８６】
デジタル・プレディストータ４４１は、入力サンプル６０３−１と、そのための変換済み絶対値６０４−１とについての予歪み出力４３１を供給するように結合されてもよい。デジタル・プレディストータ４４３は、入力サンプル６０３−１およびクロス結合された変換済み絶対値６０４−２についての予歪み出力４３２を供給するように結合されてもよい。デジタル・プレディストータ４４５は、入力サンプル６０３−２および変換済み絶対値６０５−２についての予歪み出力４３３を供給するように結合されてもよい。デジタル・プレディストータ４４７は、入力サンプル６０３−２およびクロス結合された変換済み絶対値６０５−１についての予歪み出力４３４を供給するように結合されてもよい。
【００８７】
図４Ａおよび図４Ｂのデジタル・プレディストータエンジン４００、図５のデジタル・プレディストータエンジン５００、ならびに／または、図６のマルチバンド・デジタル・プレディストータエンジン６００は、１つ以上のＡＳＩＣ、ＡＳＳＰおよび／またはＦＰＧＡを含むがこれらに限定されない１つ以上のＩＣを用いて実現されてもよい。たとえば、ＦＰＧＡ実現例の場合、エンジン４００、５００または６００は、図１のＦＰＧＡ１００のＤＳＰブロックまたはスライス１０６を用いて実現されてもよい。
【００８８】
上述の説明に留意しつつ、利用可能なＤＰＤ帯域幅の拡張を、上述のとおりモジュール方式でおこなってもよい。この明細書中に記載されるようなデジタル・プレディストータエンジンは、より広い帯域幅およびより高い性能ＤＰＤソリューションに編成されるようにビルディングブロックとして用いられてもよい。より高性能のＤＰＤには、このようなモジュール方式のデジタル・プレディストータエンジンが設けられてもよい。なぜなら、さまざまな周波数帯域での電力増幅器動作の変化に対応するために各々の帯域を別々に最適化することができるからである。帯域の位置および大きさは、電力増幅器、信号および性能のパラメータに一致した性能を最適化させるように調整され得る。さらに、このようなモジュール方式のデジタル・プレディストータエンジンを用いて占有帯域幅に対する複雑さが減じられる。この場合、このような占有帯域幅は、エンド・ツー・エンド帯域幅よりも実質的に狭くなっている。このようなモジュール方式のデジタル・プレディストータエンジンは、送信ＲＦパス帯域幅に効率的に一致したＤＰＤ出力帯域幅が選択できるという観点から、より高い融通性を提供し得る。エイリアシングがＤＰＤの性能を低下させる可能性があるので、このような調整済みＤＰＤを用いてエイリアシングを除去してもよく、従来のＤＰＤと比べて計算上の労力を増大させることなく、このようなモジュール方式のＤＰＤが提供され得る。加えて、このようなモジュール方式のデジタル・プレディストータエンジンは、何らかの客観的なメトリクスによってより効率的になり得る特定のトポロジを提供するように、ＤＰＤトポロジを抽出することを可能にする。
【００８９】
この明細書中に記載された例示的な装置は、概して、デジタル・プリディストーションに関する。このような装置においては、デジタル・プレディストータエンジンは第１のパスおよび第２のパスを有する。デジタル・プレディストータエンジンの入力段は、入力サンプルを受信するように結合され、入力サンプルを第１のサンプルおよび第２のサンプルに分離するように構成される。入力段はさらに、第１のサンプルについての第１の絶対値および第２のサンプルについての第２の絶対値を供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットは、第１のサンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットは、第２のサンプル、第２の絶対値および第１の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するように結合され、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【００９０】
いくつかのこのような装置においては、デジタル・プレディストータエンジンはシングルバンド・デジタル・プレディストータエンジンである。
【００９１】
いくつかのこのような装置においては、第１のパスは偶数サンプルパスであり、第２のパスは奇数サンプルパスであり、デジタル・プレディストータの第１のセットはデジタル・プレディストータの第１の対であり、デジタル・プレディストータの第２のセットはデジタル・プレディストータの第２の対である。
【００９２】
いくつかのこのような装置においては、入力段は、入力サンプルを受信して偶数サンプルおよび奇数サンプルをそこから供給するように結合されたデマルチプレクサと、偶数サンプルを受信して、偶数サンプルの偶数絶対値を供給するように結合された第１の絶対値ブロックと、奇数サンプルを受信して、奇数サンプルの奇数絶対値を供給するように結合された第２の絶対値ブロックとを含む。
【００９３】
いくつかのこのような装置においては、デジタル・プレディストータエンジンは、第１のパスおよび第２のパスとして、それぞれ、第１のバンドパスおよび第２のバンドパスを有するマルチバンド・デジタル・プレディストータエンジンであり、デジタル・プレディストータエンジンの入力段は、第１のバンドパスを介して第１のサンプルと第２のバンドパスを介して第２のサンプルとを受信するように結合される。
【００９４】
いくつかのこのような装置においては、入力段はさらに、第１のサンプルについての第１の補間済みサンプルおよび第２のサンプルについての第２の補間済みサンプルと、第１の絶対値を供給するために第１の補間済みサンプルについての第１の補間済み絶対値、および、第２の絶対値を供給するために第２の補間済みサンプルについての第２の補間済み絶対値と、を供給するように構成される。
【００９５】
いくつかのこのような装置においては、デジタル・プレディストータの第１のセットは、第１のサンプル、第１の絶対値および第２の絶対値として、それぞれ、第１の補間済みサンプル、第１の補間済み絶対値および第２の補間済み絶対値を受信するように結合されたデジタル・プレディストータエンジンのデジタル・プレディストータの第１の対であり、デジタル・プレディストータの第２のセットは、第２のサンプル、第２の絶対値および第１の絶対値として、それぞれ、第２の補間済みサンプル、第２の補間済み絶対値および第１の補間済み絶対値を受信するように結合されたデジタル・プレディストータエンジンのデジタル・プレディストータの第２の対である。
【００９６】
いくつかのこのような装置においては、デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力を受信するように結合され、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【００９７】
いくつかのこのような装置においては、入力サンプルは２次元非線形関数のためのものである。
【００９８】
いくつかのこのような装置においては、第１の絶対値および第２の絶対値は各々、１次元非線形関数についての線形変換である。
【００９９】
この明細書中に記載された例示的な方法は、概して、デジタル・プリディストーションに関する。デジタル・プリディストーションのためのこのような方法は、第１のパス、第２のパス、入力段、デジタル・プレディストータおよび出力段を有するデジタル・プレディストータエンジンを設けるステップと、入力段で入力サンプルを受信するステップと、入力段で、入力サンプルを第１のサンプルおよび第２のサンプルに分離するステップと、入力段で、第１のサンプルについての第１の絶対値および第２のサンプルについての第２の絶対値を供給するステップと、デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットで、第１のサンプル、第１の絶対値および第２の絶対値を受信するステップと、デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットで、第２のサンプル、第２の絶対値および第１の絶対値を受信するステップと、出力段で、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するステップと、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットからの予歪み出力のデジタル予歪み複合信号を、出力段から供給するステップとを含む。
【０１００】
いくつかのこのような方法においては、デジタル・プレディストータエンジンはシングルバンド・デジタル・プレディストータエンジンである。
【０１０１】
いくつかのこのような方法においては、当該方法は、入力段のデマルチプレクサによって入力サンプルを逆多重化して、そこから偶数サンプルおよび奇数サンプルを供給するステップと、入力段の第１の絶対値ブロックによって偶数サンプルを受信して、偶数サンプルの偶数絶対値を供給するステップと、入力段の第２の絶対値ブロックによって奇数サンプルを受信して、奇数サンプルの奇数絶対値を供給するステップとを含む。
【０１０２】
いくつかのこのような方法においては、デジタル・プレディストータエンジンは、第１のパスおよび第２のパスとして、それぞれ、第１のバンドパスおよび第２のバンドパスを有するマルチバンド・デジタル・プレディストータエンジンであり、デジタル・プレディストータエンジンの入力段は、第１のバンドパスを介して第１のサンプルと第２のバンドパスを介して第２のサンプルとを受信するように結合される。
【０１０３】
いくつかのこのような方法においては、当該方法は、第１のサンプルおよび第２のサンプルを入力段によって補間して、それぞれ、第１の補間済みサンプルおよび第２の補間済みサンプルを供給するステップと、第１の絶対値を供給するために第１の補間済みサンプルについての第１の補間済み絶対値と、第２の絶対値を供給するために第２の補間済みサンプルについての第２の補間済み絶対値とを、入力段で生成するステップとをさらに含み得る。
【０１０４】
この明細書中に記載された別の例示的な装置は、概して、マルチパス・デジタル・プリディストーションに関する。このような装置においては、シングルバンド・デジタル・プレディストータエンジンは、第１のサンプルパスおよび第２のサンプルパスを有する。デジタル・プレディストータエンジンの入力段は、入力サンプルを受信するように結合され、入力サンプルを第１のサンプルおよび第２のサンプルに分離するように構成される。入力段はさらに、第１のサンプルについての第１の絶対値および第２のサンプルについての第２の絶対値を供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１のセットは、第１のサンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２のセットは、第２のサンプル、第２の絶対値および第１の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力を受信するように結合され、デジタル・プレディストータの第１のセットおよびデジタル・プレディストータの第２のセットから予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０１０５】
いくつかのこのような装置においては、第１のサンプルパスは偶数サンプルパスであり、第２のサンプルパスは奇数サンプルパスであり、デジタル・プレディストータの第１のセットはデジタル・プレディストータの第１の対であり、デジタル・プレディストータの第２のセットはデジタル・プレディストータの第２の対である。
【０１０６】
いくつかのこのような装置においては、入力段は、入力サンプルを受信して、そこから偶数サンプルおよび奇数サンプルを供給するように結合されたデマルチプレクサと、偶数サンプルを受信して、偶数サンプルの偶数絶対値を供給するように結合された第１の絶対値ブロックと、奇数サンプルを受信して、奇数サンプルの奇数絶対値を供給するように結合された第２の絶対値ブロックとを含む。
【０１０７】
いくつかのこのような装置においては、デジタル・プレディストータの第１の対の第１のデジタル・プレディストータおよび第２のデジタル・プレディストータは、偶数サンプルを受信するように結合され、デジタル・プレディストータの第２の対の第３のデジタル・プレディストータおよび第４のデジタル・プレディストータは、奇数サンプルを受信するように結合され、第１のデジタル・プレディストータおよび第４のデジタル・プレディストータは偶数サンプル絶対値を受信するように結合され、第２のデジタル・プレディストータおよび第３のデジタル・プレディストータは奇数サンプル絶対値を受信するように結合され、第１のデジタル・プレディストータは、偶数サンプルおよび偶数サンプル絶対値についての第１の予歪み出力を供給するように結合され、第２のデジタル・プレディストータは、偶数サンプルおよび奇数サンプル絶対値についての第２の予歪み出力を供給するように結合され、第３のデジタル・プレディストータは、奇数サンプルおよび奇数サンプル絶対値についての第３の予歪み出力を供給するように結合され、第４のデジタル・プレディストータは、奇数サンプルおよび偶数サンプル絶対値についての第４の予歪み出力を供給するように結合され、予歪み出力は、第１の予歪み出力、第２の予歪み出力、第３の予歪み出力および第４の予歪み出力を含む。
【０１０８】
いくつかのこのような装置においては、出力段は、第１の予歪み出力および第２の予歪み出力を追加して、第１のデジタル予歪みサンプルを供給するように結合された第１の加算器と、第３の予歪み出力および第４の予歪み出力を追加して、第２のデジタル予歪みサンプルを供給するように結合された第２の加算器と、第１のデジタル予歪みサンプルおよび第２のデジタル予歪みサンプルを受信して、マルチプレクサから出力される第１のデジタル予歪みサンプルと第２のデジタル予歪みサンプルとを交互に選択して、デジタル予歪み複合信号についてのデジタル予歪み出力サンプルを供給するように結合されたマルチプレクサとを含む。
【０１０９】
この明細書中に記載されたさらに別の例示的な装置は、概して、マルチバンド・デジタル・プリディストーションに関する。このような装置においては、マルチバンド・デジタル・プレディストータエンジンは第１のバンドパスおよび第２のバンドパスを有する。デジタル・プレディストータエンジンの入力段は、第１のバンドパスを介して第１の入力サンプルと第２のバンドパスを介して第２の入力サンプルとを受信するように結合される。入力段は、第１の入力サンプルについての第１の補間済みサンプルおよび第２の入力サンプルについての第２の補間済みサンプルを供給するように構成される。入力段はさらに、第１の補間済みサンプルについての第１の補間済み絶対値と、第２の補間済みサンプルについての第２の補間済み絶対値とを供給するように構成される。デジタル・プレディストータエンジンのデジタル・プレディストータの第１の対は、第１の補間済みサンプル、第１の補間済み絶対値および第２の補間済み絶対値を受信するように結合される。デジタル・プレディストータエンジンのデジタル・プレディストータの第２の対は、第２の補間済みサンプル、第２の補間済み絶対値および第１の補間済み絶対値を受信するように結合される。出力段は、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力を受信するように結合され、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０１１０】
いくつかのこのような装置においては、入力段は、第１の入力サンプルを受信して第１の補間済みサンプルを供給するように結合された第１の補間器と、第２の入力サンプルを受信して第２の補間済みサンプルを供給するように結合された第２の補間器と、第１の補間済みサンプルを受信して第１の補間済み絶対値を供給するように結合された第１の絶対値ブロックと、第２の補間済みサンプルを受信して第２の補間済み絶対値を供給するように結合された第２の絶対値ブロックとを含む。
【０１１１】
いくつかのこのような装置においては、デジタル・プレディストータの第１の対の第１のデジタル・プレディストータおよび第２のデジタル・プレディストータは、第１の補間済みサンプルを受信するように結合され、デジタル・プレディストータの第２の対の第３のデジタル・プレディストータおよび第４のデジタル・プレディストータは、第２の補間済みサンプルを受信するように結合され、第１のデジタル・プレディストータは、第１の補間済み絶対値を受信するように結合され、第２のデジタル・プレディストータは、第２の補間済み絶対値を受信するように結合され、第３のデジタル・プレディストータは、第２の補間済み絶対値を受信するように結合され、第４のデジタル・プレディストータは、第１の補間済み絶対値を受信するように結合される。
【０１１２】
いくつかのこのような装置においては、第１のデジタル・プレディストータは、第１の補間済みサンプルおよび第１の補間済み絶対値についての第１の予歪み出力を供給するように結合され、第２のデジタル・プレディストータは、第１の補間済みサンプルおよび第２の補間済み絶対値についての第２の予歪み出力を供給するように結合され、第３のデジタル・プレディストータは、第２の補間済みサンプルおよび第２の補間済み絶対値についての第３の予歪み出力を供給するように結合され、第４のデジタル・プレディストータは、第２の補間済みサンプルおよび第１の補間済み絶対値についての第４の予歪み出力を供給するように結合され、予歪み出力は、第１の予歪み出力、第２の予歪み出力、第３の予歪み出力、および第４の予歪み出力を含む。
【０１１３】
いくつかのこのような装置においては、出力段は、第１の予歪み出力および第２の予歪み出力を追加して、第１のデジタル予歪みサンプルを供給するように結合された第１の加算器と、第３の予歪み出力および第４の予歪み出力を追加して、第２のデジタル予歪みサンプルを供給するように結合された第２の加算器とを含む。
【０１１４】
いくつかのこのような装置においては、出力段はさらに、第１のデジタル予歪みサンプルを受信して、第１のアップコンバート済みサンプルを供給するように結合された第１のデジタルアップコンバータと、第２のデジタル予歪みサンプルを受信して、第２のアップコンバート済みサンプルを供給するように結合された第２のデジタルアップコンバータと、第１のアップコンバート済みサンプルと第２のアップコンバート済みサンプルとを組合わせて、デジタル予歪み複合信号を供給するように結合された第３の加算器とを含む。
【０１１５】
いくつかのこのような装置においては、装置はさらに、第１のキャリアスタックを受信して第１の入力サンプルを供給するように結合された第１のクレストファクタ低減ブロックと、第２のキャリアスタックを受信して第２の入力サンプルを供給するように結合された第２のクレストファクタ低減ブロックとを含み、第１のキャリアスタックは、第２のキャリアスタックから周波数の間隔を空けて配置され、第１のクレストファク低減ブロックは、第１の絶対値信号を第２のクレストファクタ低減ブロックに供給するように結合され、第２のクレストファクタ低減ブロックは、第２の絶対値信号を第１のクレストファクタ低減ブロックに供給するように結合される。
【０１１６】
この明細書中に記載される別の例示的な装置は、概して、マルチバンド・デジタル・プリディストーションに関する。このような装置においては、デジタル・プレディストータエンジンはシングルバンドパスを有する。デジタル・プレディストータエンジンの入力段は、バンドパスを介して入力サンプルを受信するように結合される。入力段は、入力サンプルについての第１の絶対値および第２の絶対値を供給するように構成される。入力サンプルは２次元非線形関数のためのものである。第１の絶対値および第２の絶対値は各々、一次元非線形関数についての線形変換である。デジタル・プレディストータエンジンのデジタル・プレディストータの対は、入力サンプル、第１の絶対値および第２の絶対値を受信するように結合される。デジタル・プレディストータエンジンの出力段は、デジタル・プレディストータの対から予歪み出力を受信するように結合され、デジタル・プレディストータの対から予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０１１７】
いくつかのこのような装置においては、バンドパスは第１のバンドパスであり、デジタル・プレディストータエンジンは、第２のバンドとは別個の第１のバンドのための第１のバンドパスおよび第２のバンドパスをそれぞれ含み、入力サンプルは第１の入力サンプルであり、デジタル・プレディストータエンジンの入力段は、第１のバンドパスを介して第１の入力サンプルと第２のバンドパスを介して第２の入力サンプルとを受信するように結合され、第１の絶対値は第１の線形変換済み絶対値であり、入力段は、第１の入力サンプルについての第１の線形変換済み絶対値と、第２の入力サンプルについての第２の線形変換済み絶対値とを供給するように構成され、第２の絶対値は、第１のクロス結合された線形変換済み絶対値であり、入力段はさらに、第２の入力サンプルについての第１のクロス結合された線形変換済み絶対値を供給し、第１の入力サンプルについての第２のクロス結合された線形変換済み絶対値を供給するように構成され、デジタル・プレディストータの対はデジタル・プレディストータの第１の対であり、デジタル・プレディストータエンジンのデジタル・プレディストータの第１の対は、第１の入力サンプルを受信するように結合され、それぞれ、第１の線形変換済み絶対値および第１のクロス結合された線形変換済み絶対値を受信するように結合され、デジタル・プレディストータエンジンのデジタル・プレディストータの第２の対は、第２の入力サンプルを受信するように結合され、それぞれ、第２の線形変換済み絶対値および第２のクロス結合された線形変換済み絶対値を受信するように結合され、予歪み出力は第１の予歪み出力であり、出力段は、デジタル・プレディストータの第１の対から第１の予歪み出力と、デジタル・プレディストータの第２の対から第２の予歪み出力とを受信するように結合され、出力段は、デジタル・プレディストータの第１の対およびデジタル・プレディストータの第２の対から、それぞれ、第１の予歪み出力および第２の予歪み出力のデジタル予歪み複合信号を供給するように構成される。
【０１１８】
いくつかのこのような装置においては、入力段は、第１の入力サンプルを受信して第１のサンプル絶対値を供給するように結合された第１の絶対値ブロックと、第２の入力サンプルを受信して第２のサンプル絶対値を供給するように結合された第２の絶対値ブロックと、第１のサンプル絶対値および第２のサンプル絶対値を受信して、第１の線形変換済み絶対値および第１のクロス結合された線形変換済み絶対値を供給するように結合された第１の線形変換ブロックと、第１のサンプル絶対値および第２のサンプル絶対値を受信して、第２の線形の変換済み絶対値および第２のクロス結合された線形変換済み絶対値を供給するように結合された第２の線形変換ブロックとを含む。
【０１１９】
いくつかのこのような装置においては、第１の絶対値ブロックおよび第２の絶対値ブロックは、それぞれ、絶対値が２乗化されたブロックである。
【０１２０】
いくつかのこのような装置においては、デジタル・プレディストータの第１の対の第１のデジタル・プレディストータおよび第２のデジタル・プレディストータは、第１の入力サンプルを受信するように結合され、デジタル・プレディストータの第２の対の第３のデジタル・プレディストータおよび第４のデジタル・プレディストータは、第２の入力サンプルを受信するように結合され、第１のデジタル・プレディストータは、第１の線形変換済み絶対値を受信するように結合され、第２のデジタル・プレディストータは、第１のクロス結合された線形変換済み絶対値を受信するように結合され、第３のデジタル・プレディストータは、第２の線形変換済み絶対値を受信するように結合され、第４のデジタル・プレディストータは、第２のクロス結合された線形変換済み絶対値を受信するように結合される。
【０１２１】
いくつかのこのような装置においては、第１のデジタル・プレディストータは、第１の入力サンプルおよび第１の線形変換済み絶対値についての第１の予歪み出力を供給するように結合され、第２のデジタル・プレディストータは、第１の入力サンプルおよび第１のクロス結合された線形変換済み絶対値についての第２の予歪み出力を供給するように結合され、第３のデジタル・プレディストータは、第２の入力サンプルおよび第２の線形変換済み絶対値についての第３の予歪み出力を供給するように結合され、第４のデジタル・プレディストータは、第２の入力サンプルおよび第２のクロス結合された線形変換済み絶対値についての第４の予歪み出力を供給するように結合され、第１の予歪み出力は、第１の予歪み出力および第２の予歪み出力を含み、第２の予歪み出力は、第３の予歪み出力および第４の予歪み出力を含む。
【０１２２】
いくつかのこのような装置においては、出力段は、第１の予歪み出力および第２の予歪み出力を追加して、第１のデジタル予歪みサンプルを供給するように結合された第１の加算器と、第３の予歪み出力および第４の予歪み出力を追加して、第２のデジタル予歪みサンプルを供給するように結合された第２の加算器と、第１のデジタル予歪みサンプルを受信して、第１のアップコンバート済みサンプルを供給するように結合された第１のデジタルアップコンバータと、第２のデジタル予歪みサンプルを受信して、第２のアップコンバート済みサンプルを供給するように結合された第２のデジタルアップコンバータとを含む。
【０１２３】
いくつかのこのような装置においては、出力段はさらに、第１のアップコンバート済みサンプルと第２のアップコンバート済みサンプルとを組合わせて、デジタル予歪み複合信号を供給するように結合された第３の加算器を含む。
【０１２４】
上述において例示的な装置および／または方法を記載してきたが、この明細書中に記載された１つ以上の局面に従った他の例およびさらなる例が、添付の特許請求の範囲およびその同等例によって決定される範囲から逸脱することなく、考案され得る。ステップを列挙する請求項は、如何なる順序のステップをも示唆するものではない。商標はそれぞれの所有者の所有物である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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