(57)【特許請求の範囲】
【請求項１】
主表面上に、アクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを含む半導体基板と、
少なくとも前記ターミネーション領域を覆う、熱硬化性の接着層と、
前記接着層を介して前記ターミネーション領域に接着される平板状の絶縁性フィルムと、
を備え、
前記接着層は、前記主表面の外側まで延びており、前記半導体基板の側面の少なくとも一部を覆う、
半導体装置。
【請求項２】
前記半導体基板の主表面に平行な方向において、前記絶縁性フィルムの外形は、前記半導体基板の主表面の外形より大きい、
請求項１に記載の半導体装置。
【請求項３】
前記接着層の膜厚と前記絶縁性フィルムの膜厚との合計は、１００μｍ以上である、
請求項２に記載の半導体装置。
【請求項４】
前記絶縁性フィルムは、可撓性を有する、
請求項３に記載の半導体装置。
【請求項５】
前記絶縁性フィルムは、ポリイミド系の樹脂であり、光を透過する、
請求項４に記載の半導体装置。
【請求項６】
前記半導体基板は、第１導電型を有し、
前記アクティブ領域内に、第２導電型拡散層が形成され、
前記ターミネーション領域は、
前記第２導電型拡散層を囲み前記第２導電型拡散層から離れている複数のガードリングと、
前記半導体基板の端部に位置し前記複数のガードリングから離れている前記複数のガードリングを囲むチャネルストッパと、
前記複数のガードリング及び前記チャネルストッパに夫々接続される複数のフィールドプレート電極と、
を含む、
請求項１に記載の半導体装置。
【請求項７】
前記ターミネーション領域のうち電界強度が最大となる位置は、前記チャネルストッパより内側である、
請求項６に記載の半導体装置。
【請求項８】
前記接着層は、前記半導体基板の裏面から離れている、
請求項１乃至７の何れか一項に記載の半導体装置。
【請求項９】
前記半導体基板の裏面は、半田層を介して絶縁基板上の配線パターンに接続され、
前記接着層は、前記半導体基板の側面を覆う、
請求項１乃至７の何れか一項に記載の半導体装置。
【請求項１０】
半導体装置の製造方法であって、
主表面上に、アクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを含む半導体基板に対し、熱硬化性の接着剤を前記ターミネーション領域上に載せ、
平板状の絶縁性フィルムと前記ターミネーション領域で前記接着剤を挟むことで、前記接着剤の一部を前記主表面の外側へ押し出し、
熱により前記接着剤を硬化させる、
ことを含む製造方法。
【請求項１１】
一対の直流端子と、
前記一対の直流端子の間に接続され、直列接続された複数の半導体スイッチング素子を含む直列接続回路と、
前記直列接続回路内の二つの半導体スイッチング素子の間に接続される交流端子と、
を備え、
前記半導体スイッチング素子は、
主表面上に、アクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを含む半導体基板と、
少なくとも前記ターミネーション領域を覆う、熱硬化性の接着層と、
前記接着層を介して前記ターミネーション領域に接着される平板状の絶縁性フィルムと、
を含み、
前記接着層は、前記主表面の外側まで延びており、前記半導体基板の側面の少なくとも一部を覆う、
電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下適宜、「ＩＧＢＴ」と称す）は、ゲート電極に電圧を印加することでコレクタ−エミッタ間に流れる電流を制御するスイッチング素子である。ＩＧＢＴが制御できる電力は数十ワットから数十万ワットと広範囲におよび、ＩＧＢＴのスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。そのため、ＩＧＢＴは、エアーコンディショナー等の小電力機器から鉄道や製鉄所等の大電力機器まで使用される。
【０００３】
ＩＧＢＴは、電流を流すアクティブ領域とターミネーション領域を含み、ターミネーション領域の構造によりチップ終端部の電界強度を緩和し、高いアバランシェ降伏（絶縁破壊）電圧を保持する。ガードリングやフィールドプレートなどを採用したターミネーション領域の幅（ターミネーション幅）は、一般的に高耐圧素子ほど広い。例えば、６．５ｋＶ耐圧素子のターミネーション幅は３．３ｋＶ素子と比較して約２倍長い２．５ｍｍとなることが示されている。このため、高耐圧素子ほどターミネーション幅縮小によるチップコストの低減が求められる。ＬＮＦＬＲ（Linearly-narrowed Field Limiting Ring、以下適宜、「ＬＮＦＬＲ」と称す）構造により、例えばターミネーション幅を５０％低減できることが示されている。
【０００４】
保持電圧を変えずにターミネーション幅を縮小した場合、チップ表面の電界強度が増大するため、沿面放電のリスクが高くなる。パッシェンの法則によると、平等電界中の火花放電電圧は、気体の圧力とギャップ長の積の関数で与えられる。ターミネーション領域表面は、平等電界より火花放電電圧が低い不平等電界として構成されることが多いため、ターミネーション幅縮小（ギャップ長の縮小）による放電リスクが更に高まる。
【０００５】
また、ＩＧＢＴのチップを１枚のウェハから切り出す際に発生する微小な削り屑や金属粉などの導電性異物がターミネーション領域上に乗った場合、異物の端部で電界強度が更に強まる。このため、異物による放電発生が懸念される。
【０００６】
沿面放電の抑制に関連して、特許文献１には、ターミネーション構造（図２３）が開示されており、半導体基板１に設けられた高耐圧半導体素子及び終端領域と、該接合終端領域を覆って前記半導体基板の外周部に設けられた絶縁性フレーム３５とを具備することを特徴とする半導体装置が記載されている。このような構造とすることで、前述の絶縁性フレーム３５がチップ端より外側に突き出るため、チップ端部と主電極との間の沿面距離が伸び放電耐量を上げることができる。また、絶縁性フレーム３５上に導電性の異物が付着したとしても、絶縁性フレーム３５がない素子と比較してチップ表面における異物端の電界強度を低減できるため、放電に対する信頼性を向上させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１８３２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のようにチップの端部を上面から側面にかけて囲む絶縁性フレーム３５は、機械強度があるため、チップを絶縁性フレーム３５にはめ込む際の位置ズレによりチップと接触した際、シリコン欠け（チッピング）による耐圧劣化を発生させる懸念がある。
【０００９】
さらに、チップの上面と側面に接する絶縁性フレーム３５の機械公差により、絶縁性フレーム３５とターミネーション構造との間の接着層３４に隙間やボイドが発生する懸念がある。ボイドは、部分放電による絶縁劣化の原因となるため、検査によるボイドの排除が必要である。しかし、機械強度を確保した絶縁性フレーム３５は厚く、光を透過しないため、実体顕微鏡を用いた目視によるボイドの外観検査が困難となる。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様である半導体装置は、主表面上に、アクティブ領域と、前記アクティブ領域を囲むターミネーション領域とを含む半導体基板と、少なくとも前記ターミネーション領域を覆う、熱硬化性の接着層と、前記接着層を介して前記ターミネーション領域に接着される平板状の絶縁性フィルムと、を備え、前記接着層は、前記主表面の外側まで延びており、前記半導体基板の側面の少なくとも一部を覆う。
【発明の効果】
【００１１】
半導体装置のチッピングによる耐圧劣化を抑えると共に、ボイドの検査を可能にする。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るダイオードの平面図である。
【図２】実施の形態１に係るダイオードの断面図である。
【図３】絶縁体で覆われている場合のターミネーション領域の電界計算モデルを示す。
【図４】絶縁体で覆われていない場合のターミネーション領域の電界計算モデルを示す。
【図５】絶縁体で覆われている場合と絶縁体で覆われていない場合との計算結果を示す。
【図６】異物の大きさと耐圧の関係の実測結果を示す。
【図７】製造プロセス中の状態Ｓ１を示す断面図である。
【図８】製造プロセス中の状態Ｓ２を示す断面図である。
【図９】製造プロセス中の状態Ｓ３を示す断面図である。
【図１０】製造プロセス中の状態Ｓ４を示す断面図である。
【図１１】製造プロセス中の状態Ｓ５を示す断面図である。
【図１２】製造プロセス中の状態Ｓ６を示す断面図である。
【図１３】製造プロセス中の状態Ｓ７を示す断面図である。
【図１４】製造プロセス中の状態Ｓ８を示す断面図である。
【図１５】製造プロセス中の状態Ｓ９を示す断面図である。
【図１６】製造プロセス中の状態Ｓ１０を示す断面図である。
【図１７】実施の形態２に係るダイオードの断面図である。
【図１８】実施の形態３に係るダイオードの断面図である。
【図１９】実施の形態４に係るＩＧＢＴの断面図である。
【図２０】実施の形態５に係るＭＭＣの回路構成を示す。
【図２１】実施の形態５に係る単位セルの回路構成を示す。
【図２２】実施の形態６に係るインバータ回路の回路構成を示す。
【図２３】特許文献１に係るターミネーション構造の断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を用いて本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
【００１４】
図１は、実施の形態１に係るダイオードの平面図である。図２は、実施の形態１に係るダイオードの断面図である。この断面図は、図１におけるＩＩ−ＩＩ矢視断面を示す。
【００１５】
本実施の形態のダイオードは、半導体基板１に設けられたアクティブ領域１０１と、アクティブ領域１０１を囲むように形成されたターミネーション領域１０２とを含む。アクティブ領域１０１の主表面（パターン面、アノード側表面）は、アノード電極３に覆われている。ターミネーション領域１０２の主表面には、熱硬化性の接着層１０を介して絶縁性フィルム９が設けられている。更に、熱硬化性の接着層１０は、半導体基板１の外形（Ｓｉチップ端部１３）より外側に形成されている。更に、熱硬化性の接着層１０は、ターミネーション領域１０２の外周端部（側面上部）を単独で覆うと共に、半導体基板１の外形より外側まで延びている。ターミネーション領域１０２は、複数のガードリング４と、それらの間に設けられた複数の絶縁膜７と、複数のガードリング４の上に夫々設けられている複数のフィールドプレート電極６と、それらを覆うパッシベーション膜８とを含む。
【００１６】
本実施の形態では、熱により硬化した接着層１０がターミネーション領域１０２の終端部（外周端部）を覆っているため、チッピングによる耐圧劣化が抑制される。即ち、ターミネーション領域１０２の終端部が欠けることによる耐圧劣化と、欠けた断片がターミネーション領域１０２上に載ることによる耐圧劣化とを防ぐことができる。また、半導体基板１の側面に関しては、熱硬化性の接着層１０が単独でターミネーション領域を単独で覆っており、接着層１０は光を透過するため、側面のボイド検査が目視により可能となる。
【００１７】
ターミネーション領域１０２を覆う絶縁体が薄すぎると、フィールドプレート電極６の間の電界強度が局所的に強くなる。絶縁性フィルム９を熱硬化性の接着層１０を介してターミネーション領域１０２上に設けることで、絶縁体の膜厚を増加させ、異物に対する放電リスクを低減している。
【００１８】
また、半導体基板１の下面から側面までは同電位であるため、接着層１０が、ターミネーション領域１０２から半導体基板１の側面の上部までを覆うことにより、沿面距離を延ばすことができ、沿面放電を抑えることができる。
【００１９】
異物に対する放電リスクについては下記で詳細を述べる。
【００２０】
図３は、絶縁体で覆われている場合のターミネーション領域の電界計算モデルを示す。図４は、絶縁体で覆われていない場合のターミネーション領域の電界計算モデルを示す。
【００２１】
ターミネーション領域ＡＡ’は、ガードリング４とフィールドプレート電極６、パッシベーション膜８とを含む。絶縁体で覆われている場合のターミネーション領域ＡＡ’の電界計算モデルは、絶縁体の膜として、熱硬化性の接着層１０と絶縁性フィルム９の合計膜厚を１００μｍとした構造の上に、幅２００μｍの導電性異物３３を載せた表面ＢＢ’の電界強度を評価した。絶縁体で覆われていない場合のターミネーション領域ＡＡ’の電界計算モデルは、絶縁体で覆われている場合の電界計算モデルから、絶縁性フィルム９と熱硬化性の接着層１０を取り除いた構造の上に、幅２００μｍの導電性異物３３を載せた表面ＣＣ’の電界強度を評価した。
【００２２】
図５は、絶縁体で覆われている場合と絶縁体で覆われていない場合との計算結果を示す。
【００２３】
この図において、横軸はターミネーション領域ＡＡ’における水平位置［μｍ］を表し、縦軸は電界強度［ｋＶ／ｃｍ］を表す。ここでは、水平位置２００〜４００μｍの間に導電性異物３３を設けている。絶縁体で覆われている場合の電界強度モデル（絶縁体あり）の電界強度分布においては導電性異物３３の端部で電界強度が強いものの、絶縁体で覆われていない場合（絶縁体なし）の電界強度モデルの電界強度と比較して１／１０以下に抑制されている。
【００２４】
図６は、異物の大きさと耐圧の関係の実測結果を示す。
【００２５】
この図において、横軸は異物の大きさ（任意単位）を表し、縦軸はダイオードの耐圧（任意単位）を表す。また、この図は、絶縁体で覆われている場合のダイオードと、絶縁体で覆われていない場合のダイオードとの夫々の実測結果を示す。異物の大きさがある値を超えると、絶縁体で覆われていない場合のダイオードの耐圧は低下し始める。しかし、絶縁体で覆われている場合のダイオードでは耐圧劣化が発生せず、異物に依らず一定の耐圧を保持する。
【００２６】
つぎに、実施の形態１のダイオードの製造プロセスについて説明する。
【００２７】
図７は、製造プロセス中の状態Ｓ１を示す断面図である。
【００２８】
半導体基板１は、ｎ形半導体基板である。まず、この製造プロセスは、半導体基板１の裏面であるカソード側表面（パターン無し面）に、厚さが例えば２０μｍのｎ形カソード層１１を形成する。その後、この製造プロセスは、フォトリソグラフィーおよびエッチング処理により、アノード側表面（主表面）に、熱酸化により形成した酸化膜である絶縁膜７を形成する（Ｓ１）。
【００２９】
図８は、製造プロセス中の状態Ｓ２を示す断面図である。
【００３０】
つづいて、この製造プロセスは、主表面にレジストを塗布し、これをパターニングしてチャネルストッパ形成領域上にレジストマスク１４ａを形成する。レジストマスク１４ａを形成後、この製造プロセスは、アノード側より例えばボロンをドーズ量５×１０１２〜１×１０１５ｃｍ−２でイオンインプランテーション１５ａする（Ｓ２）。
【００３１】
図９は、製造プロセス中の状態Ｓ３を示す断面図である。
【００３２】
次に、この製造プロセスは、レジストマスク１４ａを除去した後、再び半導体基板１表面にレジストを塗布し、これをパターンニングして、チャネルストッパ形成領域上に開口部を有するレジストマスク１４ｂを形成する。そして、この製造プロセスは、例えばリンをドーズ量１×１０１５ｃｍ−２でイオンインプランテーション１５ｂする（Ｓ３）。
【００３３】
図１０は、製造プロセス中の状態Ｓ４を示す断面図である。
【００３４】
次に、この製造プロセスは、レジストマスク１４ｂを除去した後、アニール処理することにより、イオンインプランテーション１５ａ、１５ｂした不純物を活性化させることで、ｐ形拡散層２とガードリング４、チャネルストッパ層５を形成する（Ｓ４）。
【００３５】
図１１は、製造プロセス中の状態Ｓ５を示す断面図である。
【００３６】
ついで、この製造プロセスは、半導体基板１のアノード側表面に、例えばＡｌＳｉ電極１６をスパッタリング法で形成する（Ｓ５）。
【００３７】
図１２は、製造プロセス中の状態Ｓ６を示す断面図である。
【００３８】
次に、この製造プロセスは、ＡｌＳｉ電極１６に対するフォトリソグラフィーおよびエッチング処理によりアノード電極３とフィールドプレート電極６を形成する（Ｓ６）。
【００３９】
図１３は、製造プロセス中の状態Ｓ７を示す断面図である。
【００４０】
アノード電極３を形成した後、この製造プロセスは、アノード電極３とフィールドプレート電極６の主表面にパッシベーション膜８を厚さ１μ〜１０μｍで全面に形成する（Ｓ７）。
【００４１】
図１４は、製造プロセス中の状態Ｓ８を示す断面図である。
【００４２】
次に、この製造プロセスは、主表面にフォトレジストを塗布し、これをパターンニングして、アノード電極３上に開口部を有するレジストマスク１４を形成する（Ｓ８）。
【００４３】
図１５は、製造プロセス中の状態Ｓ９を示す断面図である。
【００４４】
そして、この製造プロセスは、例えばウェットエッチング処理を施すことで、アノード電極３の一部を露出させる。そして、この製造プロセスは、裏面にカソード電極１２を製膜した後、硬化前の接着剤１０ａを、液体定量吐出装置でパッシベーション膜８上の所定位置に所定量だけ吐出する（Ｓ９）。接着剤１０ａは例えば、シリコーンを含む。
【００４５】
図１６は、製造プロセス中の状態Ｓ１０を示す断面図である。
【００４６】
下冶具１７ｂの上面には、その中央に絶縁性フィルム９をはめ込むための上段凹部が形成され、上段凹部の底面の一部に、半導体基板１をはめ込むための下段凹部が形成されている。上段凹部の開口のサイズは、絶縁性フィルム９がはめ込まれるサイズである。下段凹部の開口のサイズは、半導体基板１がはめ込まれるサイズである。つまり、下冶具１７ｂにより、半導体基板１と絶縁性フィルム９との相対的な位置が決まる。この製造プロセスは、半導体基板１と絶縁性フィルム９との位置合わせのため、位置合わせ用の下冶具１７ｂの下段凹部に半導体基板１をセットし、上段凹部に絶縁性フィルム９をセットする。
【００４７】
半導体基板１と絶縁性フィルム９を下冶具１７ｂにセットした後、この製造プロセスは、上冶具１７ａを下冶具１７ｂに載せる。上冶具１７ａの下面には水平方向の大きさが上段凹部より小さい凸部が設けられ、この凸部の高さに応じて、凸部により押し潰される硬化前の接着剤１０ａの膜厚が決定される。もし、接着剤１０ａがカソード電極１２に到達していると、ダイオードが完成した後にカソード電極１２を半田により基板上のパターンに接続する際、カソード電極１２とパターンの間の接触不良が発生する場合がある。そこで、半導体基板１の外周部に食み出した接着剤１０ａをカソード電極１２に到達させないことで、その後の半田接続における歩留り低下を抑制できる。また、接着剤１０ａのアクティブ領域１０１側の側面は、絶縁性フィルム９のアクティブ領域１０１側の側面と面一、又はその側面より外側に位置する（Ｓ１０）。このような接着剤１０ａの状態は、状態Ｓ９の液体定量吐出装置による吐出の位置と量を調整することにより実現できる。
【００４８】
なお、他の冶具を用いて、ターミネーション領域１０２と絶縁性フィルム９で接着剤１０ａを挟むことで、接着剤１０ａの一部を半導体基板１の主表面の外側へ押し出してもよい。
【００４９】
その後、この製造プロセスは、上冶具１７ａをセットした後、１５０℃程度の硬化炉にセットした冶具を１時間ほど入れ、接着剤１０ａを硬化させることで、実施の形態１のダイオードが完成する。
【００５０】
上述した本実施の形態１のダイオードによれば、硬化した接着層１０がターミネーション領域終端部を覆い保護するため、チッピングによる耐圧劣化が抑制される。また、製造工程中において絶縁性フィルム９の位置ズレが発生しても半導体基板１に接触するリスクが低いため、製造工程中のチッピング発生を抑制することができる。さらに、半導体基板１の側面に関しては、熱硬化性の接着層１０が単独でターミネーション領域を単独で覆っているため、目視によるボイド検査が可能となる。
【００５１】
加えて、接着層１０の膜厚２０１と絶縁性フィルム９の膜厚２０２との合計を、少なくとも１００μｍ以上とすることで、異物によるチップ表面の電界強度の増大を抑制でき、放電リスクを低減することができる。
【００５２】
また、本実施の形態のダイオードの平面図で示されたように、半導体基板１の主表面に平行な方向において、絶縁性フィルム９の外形は、半導体基板１の外形より大きくてもよく、熱硬化性の接着層１０の外形より大きくてもよい。このような構造とすることで、半導体基板１の端部とアノード電極３との間の沿面距離を更に延長することができ、沿面放電をより抑制することができる。
【００５３】
また、絶縁性フィルム９は、可撓性を有する。これにより、製造プロセス中に絶縁性フィルム９が半導体基板１に接触しても、チッピングを抑えることができる。
【００５４】
また、絶縁性フィルム９は、光を透過するポリイミド系の樹脂であってもよい。このような構造とすることで、パッシベーション膜８と絶縁性フィルム９との間にある熱硬化性の接着層１０にあるボイドを目視で検査することが可能となり、検査を容易にすると共に、最終製品の信頼性を向上させることができる。
（実施の形態２）
【００５５】
図１７は、実施の形態２に係るダイオードの断面図である。
【００５６】
実施の形態２のダイオードは、実施の形態１と同様、アクティブ領域１０１と、アクティブ領域１０１を囲むように形成されたターミネーション領域１０２とを含む。更に、半導体基板１の裏面に設けられたカソード電極１２は、半田層１８を介して絶縁基板２０上の配線パターン１９に接続されている。更に、ターミネーション領域１０２の主表面には絶縁性フィルム９が熱硬化性の接着層１０を介して設けられている。更に、熱硬化性の接着層１０は半導体基板１の側面全体を単独で覆うと共に、半導体基板１の外形より外側まで延びている。
【００５７】
実施の形態２の製造プロセスは、カソード電極１２を、半田層１８を介して絶縁基板上２０の配線パターン１９に接続した後、接着剤１０ａと絶縁性フィルム９を載せ、絶縁性フィルム９と半導体基板１０で接着剤１０ａを挟むことにより、接着剤１０を半導体基板１の側面にはみ出させる。このとき、裏面は絶縁基板２０で覆われているため、接着剤１０が半導体基板１０の側面から裏面に回り込むことはなく、カソード電極１２に影響を与えない。
【００５８】
上述した構造とすることで、半導体基板１の側面が熱硬化性の接着層１０により完全保護されるため、チッピングのリスクを更に低減することができる。
（実施の形態３）
【００５９】
図１８は、実施の形態３に係るダイオードの断面図である。
【００６０】
本実施の形態のダイオードは、実施の形態１と同様、半導体基板１に設けられたアクティブ領域１０１と、アクティブ領域１０１を囲むように形成されたターミネーション領域１０２とを含む。更に、ターミネーション領域１０２の主表面には、熱硬化性の接着層１０を介して絶縁性フィルム９が設けられている。更に、熱硬化性の接着層１０はターミネーション領域１０２の外周端部を単独で覆うと共に、半導体基板１の外形より外側まで延びている。更に、ターミネーション領域１０２の主表面のうち、電界強度が最大となる位置は、半導体基板１の外周端部ではなく、半導体基板１の外周端部より内側である。
【００６１】
上述した構造とすることで、絶縁性フィルム９で覆われていない領域３０１における電界強度の増大を抑制できるため、放電のリスクを低減することができる。
【００６２】
前述の各実施の形態のダイオードは、特許文献１のような絶縁性フレームによるチッピングを防止するため、半導体基板１の側面（領域３０１）を絶縁性フィルム９で覆わない構造としている。このため、前述の各実施の形態のダイオードの構造は、絶縁性フレームで覆う構造と比較して、領域３０１で電界が集中する場合に放電が発生し易くなる。
【００６３】
ターミネーション領域１０２の電界分布は構造により制御できる。電界強度が最大となる位置を半導体基板１の外周端部から内側へ離すことで、絶縁性フィルム９により覆われていない領域３０１の電界強度を低減することができる。例えば、ターミネーション領域１０２が、アクティブ領域１０１に形成されたｐ形拡散層２と距離を隔て且つｐ形拡散層２を取り囲むように形成されたガードリング４と、ガードリング４と距離を隔て且つガードリング４およびｐ形拡散層２を取り囲むように半導体基板１の端部に形成されたチャネルストッパ層５と、ガードリング４およびチャネルストッパ層５に接続されたフィールドプレート電極６とを含むことにより、電界強度を制御できる。
【００６４】
ターミネーション領域１０２の主表面の空乏層を延ばすために、ガードリング４の間隔は、アクティブ領域１０１に近いほど短い。ガードリング４の間隔が短いほど電界強度は弱くなる。このため、間隔の変更前のターミネーション領域１０２において、アクティブ領域１０１に近づくほど電界強度は小さく、半導体基板１の端部に近づくほど電界強度は大きくなる。
【００６５】
本実施例においては、このような複数のガードリング４の間隔を変更することにより、電界強度を制御する。ターミネーション領域１０２内の等電位線は、複数のフィールドプレート電極６が配置されることにより、隣り合うガードリング４（フィールドプレート電極６）の間に集まる。等電位線の密度が高いほど電界強度は高くなる。そこで、アクティブ領域１０１に近いほどガードリング４の間隔を短くする、且つフィールドプレート電極６の間隔を一定に保つという条件の下で、変更前のガードリング４の間隔に対し、アクティブ領域１０１に近いガードリング４の間隔を長くし、ターミネーション領域１０２の端部に近いガードリング４の間隔を短くする。このようなガードリング４の間隔の変更により、電界強度が最大となる位置を半導体基板１の内側へ移動させることができる。例えば、間隔の変更により、電界強度が最大となる位置をチャネルストッパ層５より内側へ移動させることができる。これにより、半導体基板１の端部における電界強度を低減し、放電を抑えることができる。
（実施の形態４）
【００６６】
図１９は、実施の形態４に係るＩＧＢＴの断面図である。
【００６７】
本実施の形態のＩＧＢＴは、アクティブ領域１０１と、アクティブ領域１０１を囲むように形成されたターミネーション領域１０２とを含む。更に、アクティブ領域１０１は、半導体基板１の主表面に選択的に形成されたｐ形ベース層２１と、ｐ形ベース層２１の表面に形成されたｎ形ソース層２２と、ｐ形ベース層２１及びｎ形ソース層２２に電気的に接続され且つｎ形ソース層２２の表面に形成されたエミッタ電極２５と、半導体基板１及びｎ形ソース層２２に挟まれたｐ形ベース層２１の表面にゲート酸化膜２３を介して形成されたゲート電極２４と、半導体基板１に対してｐ形ベース層２１の反対側に形成されたｎ形バッファ層２６と、ｎ形バッファ層２６の表面の一部に形成されたｐ形エミッタ層２７と、蒸着等によりｐ形エミッタ層２７に接するように形成されたコレクタ電極２８とを含む。更に、ターミネーション領域はｐ形ベース層２１と距離を隔て且つｐ形ベース層２１を取り囲むように形成されたガードリング４と、ガードリング４と距離を隔て且つガードリング４およびｐ形ベース層２１を取り囲むようにチップ端部に形成されたチャネルストッパ層５と、ガードリング４およびチャネルストッパ層５に接続されたフィールドプレート電極６と、フィールドプレート電極６の主表面に形成されたパッシベーション膜８とを含む。更に、ターミネーション領域１０２の主表面には熱硬化性の接着層１０を介して絶縁性フィルム９が設けられている。更に、熱硬化性の接着層１０はターミネーション領域１０２の外周端部を単独で覆うと共に、半導体基板１の外形より外側まで延びている。
【００６８】
このような構造とすることで、ＩＧＢＴにおいても、硬化した接着層１０がターミネーション領域１０２の終端部を覆い保護するため、チッピングによる耐圧劣化が抑制される。また、熱硬化性の接着層１０がターミネーション領域１０２の側面を単独で覆っているため、目視によるボイド検査が可能となる。さらに、シリコンの絶縁破壊の電界強度に基づくと、熱硬化性の接着層の膜厚２０１と絶縁性フィルムの膜厚２０２との合計を１００μｍ以上とすることで、異物によるチップ表面の電界強度の増大が抑制でき、放電リスクを低減することができる。
【００６９】
以上の各実施の形態における半導体装置は、以下の構成を備えることが望ましい。
（１）電界強度の最大値が半導体基板１の外周端部に位置しないこと。
（２）絶縁性フィルム９の外形は半導体基板１の外形より大きいこと。
（３）接着層１０の膜厚と絶縁性フィルム９の膜厚との合計は１００μｍ以上であること。
（４）絶縁性フィルム９は光の透過性に優れたポリイミド系の樹脂であること。
（実施の形態５）
【００７０】
次に、前述した実施の形態のＩＧＢＴ及びダイオードの少なくとも一つを採用した電力変換装置について説明する。
【００７１】
図２０は、実施の形態５に係るＭＭＣの回路構成を示す。
【００７２】
ＭＭＣ（Modular Multilevel Converter）２９は、複数の単位セル８０６を直列に接続したＵ相レッグ８０１と、Ｖ相レッグ８０２と、Ｗ相レッグ８０３とを含む。
【００７３】
Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３のそれぞれの中間点に位置する端子（交流端子）８０４Ｕ、８０４Ｖ、８０４Ｗにおいては、三相交流電力（電圧）が入力、もしくは出力される。また、Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３の一方の端子は共通に端子（直流端子）８０５Ｐに接続され、他方の端子は共通に端子（直流端子）８０５Ｎに接続されている。端子８０５Ｐと端子８０５Ｎにおいては、直流電力（電圧）が出力、もしくは入力される。
【００７４】
ＭＭＣ２９は、Ｕ相レッグ８０１、Ｖ相レッグ８０２、Ｗ相レッグ８０３の各単位セル８０６を適切に制御することにより、交流電力（電圧）から直流電力（電圧）に変換することも、直流電力（電圧）から交流電力（電圧）に変換することもできる電力変換装置である。
【００７５】
図２１は、実施の形態５に係る単位セルの回路構成を示す。
【００７６】
単位セル８０６は、直列接続された２個のＩＧＢＴ８０８と、その直列回路の両端に接続されたコンデンサ８１０とを含む。また、各ＩＧＢＴ８０８のエミッタ−コレクタ間には、還流ダイオード８０９がそれぞれ逆並列に接続されている。
【００７７】
また、直列接続された２個のＩＧＢＴ８０８の中点が端子８１１Ａに取り出され、コンデンサ８１０の一端が端子８１１Ｂに取り出されている。なお、この２本の端子８１１Ａ、８１１Ｂにおいて、電力（電気エネルギー、電圧）が入出力される。
【００７８】
また、各ＩＧＢＴ８０８のゲート端子は、制御部（不図示）からの制御信号を受けた各ゲート駆動回路８０７によって、オン・オフ（ＯＮ−ＯＦＦ）を制御される。制御部は、ＭＭＣ２９内の複数個の単位セル８０６の各ＩＧＢＴのオン・オフ（ＯＮ−ＯＦＦ）を、それぞれの動作に適合するように、統一して制御する。ＭＭＣ２９は、複数の単位セル８０６を直列に接続することにより、単位セル８０６の耐圧より大きい耐圧を有する。
【００７９】
ダイオード８０９及びＩＧＢＴ８０８の少なくとも一つに、前述の実施の形態の何れかを適用することにより、ＭＭＣ２９である電力変換装置の高信頼化を実現出来る。
（実施の形態６）
【００８０】
次に、前述した実施の形態のＩＧＢＴ及びダイオードの少なくとも一つを採用した電力変換装置の他の回路例について説明する。
【００８１】
図２２は、実施の形態６に係るインバータ回路の回路構成を示す。
【００８２】
インバータ回路３０は、夫々が直列接続された２個のＩＧＢＴ９０８を含むＵ相、Ｖ相、Ｗ相レッグを含む。Ｕ相、Ｖ相、Ｗ相レッグの夫々は、直流端子９０４Ｐ、９０４Ｎの間に接続されている。Ｕ相、Ｖ相、Ｗ相レッグにおける２個のＩＧＢＴ９０８の中間から三相交流電力（電圧）の端子９０５Ｕ、９０５Ｖ、９０５Ｗを夫々取り出している。
【００８３】
また、各ＩＧＢＴ９０８のエミッタ−コレクタ間には、還流ダイオード９０９がそれぞれ逆並列に接続されている。
【００８４】
また、各ＩＧＢＴ９０８のゲート端子は、制御部（不図示）からの制御信号を受けた各ゲート駆動回路９０７によって、オン・オフ（ＯＮ−ＯＦＦ）を制御される。制御部は、インバータ回路３０内の複数個のＩＧＢＴ９０８のオン・オフ（ＯＮ−ＯＦＦ）を、インバータ回路３０としての動作に適合するように、統一して制御する。
【００８５】
ダイオード９０９及びＩＧＢＴ９０８の少なくとも一つに、前述の実施の形態の何れかを適用することにより、インバータ回路３０である電力変換装置の高信頼化を実現出来る。
【００８６】
以上の各実施の形態における電力変換装置は、一対の入力端子（直流端子）と、入力端子間に接続された複数の直列接続回路（レッグ）と、複数の直列接続回路の各直列接続点に接続される複数の出力端子（交流端子）とを含む。なお、直列接続回路の数は、一つであってもよい。各直列接続回路は、直列接続された複数の半導体スイッチング素子（例えばＩＧＢＴ）を含む。複数の半導体スイッチング素子が制御されオン・オフすることにより電力を変換する。複数の半導体スイッチング素子の各々は、実施の形態１〜４で示された構成を有する半導体装置である。
【００８７】
以上、本発明を、発明の実施の形態に基づき具体的に説明したが、本発明は以上の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８８】
例えば、実施の形態４において、エミッタ側のゲート形状はプレーナ型ではなくトレンチ型としてもよく、そのゲートはストライプ状やメッシュ状に配置されてもよい。
【００８９】
実施の形態１においてはダイオードに、実施の形態４においてはＩＧＢＴに本発明を適用することを説明したが、本発明を適用したダイオードとＩＧＢＴを同一チップ内に配置してもよい。
【００９０】
半導体基板１の半導体材料としては、シリコンでもシリコンカーバイドでもよい。また、半導体基板１はｎ形（ｎ−形）で説明したがｐ形（ｐ−形）の基板でもよい。ｐ形（ｐ−形）の基板を用いた場合には、関連する半導体の部材の材質のｐ形とｎ形を逆にして用いるものとする。
【００９１】
半導体に拡散する不純物元素として、ｐ形半導体にはボロン、ｎ形半導体にはリンを例として示したが、ボロンの代わりに３価の他の元素、リンの代わりには５価の他の元素を用いてもよい。
【００９２】
以上の各実施の形態のＩＧＢＴ及びダイオードの少なくとも何れかである半導体チップを、他の実装方法で実装しても、放電発生のリスクを低減する効果がある。他の実装方法は例えば、半導体チップを絶縁基板に半田付けし、ワイヤーボンディングで電気的に接続し、ゲル封じしたモジュールや、半導体チップの上下に圧力を掛けることで電気的に接続し、絶縁ガスを封じした圧接パッケージ等である。このようなモジュールに、以上の各実施の形態に示した構造を適用することで、ゲルを削除することができる。ゲルを削除することにより、ゲルの膨張や爆発等を防ぐことができる。
【００９３】
実施の形態５のＭＭＣ２９に、あるいは実施の形態６のインバータ回路３０に、他の実施の形態の半導体装置（ダイオード、ＩＧＢＴ）を用いる場合を説明したが、本発明を適用した半導体装置を、コンバータやチョッパ等、その他の電力変換装置に用いる場合にも同様の効果が得られる。
【符号の説明】
【００９４】
１：半導体基板、  ２：ｐ形拡散層、  ３：アノード電極、  ４：ガードリング、  ５：チャネルストッパ層、  ６：フィールドプレート電極、  ７：絶縁膜、  ８：パッシベーション膜、  ９：絶縁性フィルム、  １０：熱硬化性の接着層、  １０ａ：硬化前の接着剤、  １１：ｎ形カソード層、  １２：カソード電極、  １３：Ｓｉチップ端部、  １４：レジストマスク  １５：イオンインプランテーション、  １６：ＡｌＳｉ電極、  １７ａ：上冶具、  １７ｂ：下冶具、  １８：半田層、  １９：配線パターン、  ２０：絶縁基板、  ２１：ｐ形ベース層、  ２２：ｎ形ソース層、  ２３：ゲート酸化膜、  ２４：ゲート電極、  ２５：エミッタ電極、  ２６：ｎ形バッファ層、  ２７：ｐ形エミッタ層、  ２８：コレクタ電極、  ２９：ＭＭＣ、  ３０：インバータ回路、  ３３：異物、３４：接着層、  ３５：絶縁性フレーム、  １０１：アクティブ領域、  １０２：ターミネーション領域、  ２０１：熱硬化性接着層の膜厚、  ２０２：絶縁性フィルムの膜厚、  ３０１：絶縁性フィルムで覆われていない領域、  ８０１：Ｕ相レッグ、  ８０２：Ｖ相レッグ、  ８０３：Ｗ相レッグ、  ８０４Ｕ、８０４Ｖ、８０４Ｗ、９０５Ｕ、９０５Ｖ、９０５Ｗ：交流端子、  ８０５Ｎ、８０５Ｐ、９０４Ｎ、９０４Ｐ  直流端子、  ８０６：単位セル、  ８０７、９０７：ゲート駆動回路、  ８０８、９０８：ＩＧＢＴ、  ８０９、９０９：ダイオード、  ８１０：コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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