(57)【特許請求の範囲】
【請求項１】
選択された抵抗型ランダムアクセスメモリ（以下ＲＲＡＭと称す）装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法であって、
第１の読み出し電圧をワード線に印加して、ＲＲＡＭアレイ内の前記選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続された前記ワード線を活性化させるステップ、
第２の読み出し電圧を、前記選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するステップ、および
１つ以上の非ゼロのバイアス電圧を、選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するステップを含み、
前記第１の読み出し電圧は前記１つ以上の非ゼロのバイアス電圧より高い方法。
【請求項２】
第３の読み出し電圧を、前記選択されたＲＲＡＭ装置の第２の電極に動作可能に接続された選択線に印加するステップを更に含み、
前記第２の読み出し電圧は、前記第３の読み出し電圧より大きい請求項１に記載の方法。
【請求項３】
セット動作およびリセット動作中、前記選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続された、前記ビット線および選択線に、前記１つ以上の非ゼロのバイアス電圧を印加しないステップを更に含む請求項１に記載の方法。
【請求項４】
前記選択されたＲＲＡＭ装置にセット動作を行うステップを更に含み、
前記セット動作を行うステップは、
第１のセット電圧を前記ワード線に印加して、前記ＲＲＡＭアレイ内の前記ＲＲＡＭセルの行に接続された前記ワード線を活性化させるステップ、および
第２のセット電圧を、前記選択されたＲＲＡＭ装置の前記第１の電極に接続された前記ビット線に印加するステップを含む請求項１に記載の方法。
【請求項５】
前記第１の読み出し電圧は、前記第１のセット電圧より大きい請求項４に記載の方法。
【請求項６】
前記第２のセット電圧より小さい第３のセット電圧を、前記選択されたＲＲＡＭ装置の第２電極に動作可能に接続された選択線に印加するステップを更に含み、
前記第１の読み出し電圧と前記１つ以上の非ゼロのバイアス電圧との間の差は、前記第１のセット電圧と前記第３のセット電圧との間の差とほぼ等しい請求項４に記載の方法。
【請求項７】
選択されたＲＲＡＭ装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法であって、
第１の非ゼロ電圧を、ＲＲＡＭアレイ内の前記選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続されたワード線に印加するステップ、
第２の非ゼロの電圧を、前記選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するステップ、
実質的にゼロの電圧を、前記選択されたＲＲＡＭ装置の第２の電極に動作可能に接続された選択線に印加するステップ、および
非ゼロのバイアス電圧を、選択されていないＲＲＡＭ装置を有する前記ＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するステップを含み、
前記第１の読み出し電圧は前記非ゼロのバイアス電圧より高い方法。
【請求項８】
前記選択されたＲＲＡＭ装置のセット動作を行うステップを更に含み、
前記セット動作を行うステップは、第１の非ゼロのセット電圧を、前記ＲＲＡＭセルの行に接続された前記ワード線に印加するステップを含み、
前記第１の非ゼロの電圧は、前記第１の非ゼロのセット電圧より大きい請求項７に記載の方法。
【請求項９】
前記セット動作を行うステップは、
第２の非ゼロのセット電圧を、前記選択されたＲＲＡＭ装置の前記第１の電極に接続された前記ビット線に印加するステップ、および
実質的にゼロのセット電圧を前記選択されたＲＲＡＭ装置の前記第２の電極に動作可能に接続された前記選択線に印加するステップを更に含む請求項８に記載の方法。
【請求項１０】
複数のＲＲＡＭセルを有するＲＲＡＭアレイ、
第１の読み出し電圧を、前記ＲＲＡＭアレイ内の選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続されたワード線に印加するように配置されたワード線復号器、
第２の読み出し電圧を、前記選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するように配置されたビット線復号器、および
非ゼロのバイアス電圧を、選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するように配置されたバイアス素子を含み、
前記第１の読み出し電圧は前記非ゼロのバイアス電圧より高い集積チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、抵抗型ランダムアクセスメモリの装置およびその動作方法に関するものである。
【背景技術】
【０００２】
多くの現在の電子装置は、データを記憶するように構成された電子メモリを備えている。電子メモリは、揮発性メモリまたは不揮発性メモリであってもよい。揮発性メモリは、電源が入っているときにデータを記憶し、不揮発性メモリは、電源が切られたときでも、データを記憶することができる。抵抗型ランダムアクセスメモリ（ＲＲＡＭ：登録商標）は、次世代の不揮発性メモリ技術の１つの有力候補である。ＲＲＡＭは、単純な構造を有し、必要なセル面積が小さく、スイッチング電圧が低く、スイッチング時間が短く、且つＣＭＯＳの製造プロセスと交換性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
抵抗型ランダムアクセスメモリの装置およびその動作方法を提供する。
【課題を解決するための手段】
【０００４】
本発明は、選択されたＲＲＡＭ装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法を提供する。前記方法は、第１の読み出し電圧をワード線に印加して、ＲＲＡＭアレイ内の前記選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続された前記ワード線を活性化させるステップ、第２の読み出し電圧を前記選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するステップ、および１つ以上の非ゼロのバイアス電圧を選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するステップを含む。
【０００５】
本発明は、選択されたＲＲＡＭ装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法を提供する。前記方法は、第１の非ゼロ電圧をＲＲＡＭアレイ内の前記選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続されたワード線に印加するステップ、第２の非ゼロの電圧を前記選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するステップ、実質的にゼロの電圧を前記選択されたＲＲＡＭ装置の第２の電極に動作可能に接続された選択線に印加するステップ、および非ゼロのバイアス電圧を選択されていないＲＲＡＭ装置を有する前記ＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するステップを含む。
【０００６】
本発明は、集積チップを提供する。前記集積チップは、複数のＲＲＡＭセルを有するＲＲＡＭアレイ、第１の読み出し電圧を、前記ＲＲＡＭアレイ内の選択されたＲＲＡＭ装置を含むＲＲＡＭセルの行に接続されたワード線に印加するように配置されたワード線復号器、第２の読み出し電圧を、前記択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するように配置されたビット線復号器、および非ゼロのバイアス電圧を、選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するように配置されたバイアス素子を含む。
【図面の簡単な説明】
【０００７】
【図１】抵抗型ランダムアクセスメモリ（ＲＲＡＭ）回路の読み出し電流ウィンドウ（ｒｅａｄ ｃｕｒｒｅｎｔ ｗｉｎｄｏｗ）を改善するように配置されたバイアス素子を含む抵抗型ランダムアクセスメモリ（ＲＲＡＭ）回路のブロック図のいくつかの実施形態を示している。
【図２】ＲＲＡＭ回路に対して読み出し動作を行う方法のいくつかの実施形態の流れ図を示しており、バイアス電圧を用いてＲＲＡＭ回路の読み出し電流ウィンドウを改善している。
【図３】本開示のＲＲＡＭ回路に対して読み出し動作を行う方法を示しているブロック図のいくつかの実施形態を示している。
【図４】本開示のＲＲＡＭ回路の動作方法を示しているタイミング図のいくつかの実施形態を示している。
【図５Ａ】ＲＲＡＭ回路の動作方法のより詳細な実施形態を示すいくつかの図を示している。
【図５Ｂ】ＲＲＡＭ回路の動作方法のより詳細な実施形態を示すいくつかの図を示している。
【図５Ｃ】ＲＲＡＭ回路の動作方法のより詳細な実施形態を示すいくつかの図を示している。
【図６】バイアス素子に接続された抵抗型ランダムアクセスメモリ（ＲＲＡＭ）セルを含む集積チップの断面図のいくつかの実施形態を示している。
【図７Ａ】バイアス素子に接続されたＲＲＡＭアレイを含むＲＲＡＭ回路のいくつかの実施形態を示すブロック図を示している。
【図７Ｂ】バイアス素子に接続されたＲＲＡＭアレイを含むＲＲＡＭ回路のいくつかの実施形態を示すブロック図を示している。
【発明を実施するための形態】
【０００８】
次の開示は、提供された主題の異なる特徴を実現するための、多くの異なる実施態様または実施例を提供する。本発明を分かりやすくするため、複数の構成要素および複数の配置の特定の例を説明する。もちろん、これらは単なる例であり、本発明はこれに限定されるものではない。たとえば、以下に記述される第１の特徴を第２の特徴の上またはその上方に形成するということは、第１の特徴と第２の特徴とが直接接触で形成される実施態様、および追加された特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴とが直接接触しない実施態様を含む。このほか、本開示は、種々の実施例において、参照符号および／または表示を繰り返し用いている。この繰り返しは、本開示を簡潔で明確にするためのものであり、それ自体が、種々の実施態様および／または議論された構造との間の関係を規定するものではない。
【０００９】
更に、“下の方”、“下方”、“下部”、“上方”、“上部”およびこれらに類する語のような、空間的に相対的な用語は、図において１つの要素または特徴の関係を別の（複数の）要素と（複数の）特徴で記述するための説明を簡略化するために用いられる。空間的に相対的な用語は、図に記載された方向に加えて、使用または動作するデバイスの異なる方向をカバーすることを意図している。前記装置は、他の方式で方向づけされてもよく（９０度回転、または他の方向に）、ここで用いられる空間的に相対する記述は、同様にそれに応じて解釈され得る。
【００１０】
抵抗型ランダムアクセスメモリ（ＲＲＡＭ）装置は、通常、バックエンドオブライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ｔｈｅ−ｌｉｎｅ；  ＢＥＯＬ）金属スタック内に設けられた導電性電極の間に配置された、高ｋ（ｈｉｇｈ−ｋ）誘電体材料の層を含んでいる。ＲＲＡＭ装置は、抵抗状態の間のスイッチングを可逆的に変えることができるプロセスに基づいて動作するように配置される。この可逆的スイッチングは、高ｋ誘電体材料の層を通過する導電性フィラメントを選択的に形成することによって可能となる。例えば、通常、絶縁体である高ｋ誘電体材料の層は、導電電極間に電圧を印加することによって導電されて、高ｋ誘電体材料の層を通過して延伸する導電性フィラメントを形成することができる。ＲＲＡＭセルは、第１のデータ値（例えば、論理値“０”）に対応する第１（例えば、Ｈｉｇｈ）抵抗状態を有し、且つ第２のデータ値（例えば、論理値“１”）に対応する第２（例えば、Ｌｏｗ）抵抗状態を有する。
【００１１】
未来のテクノロジーノードにおいて、ＲＲＡＭセルのスケーリングは、性能および信頼性の特性の低下により制限される可能性がある。例えば、ＲＲＡＭセルのサイズの減少に伴い、第１のデータ状態（例えば、“０”）と第２のデータ状態（例えば、“１”）の間の電流差（即ち、読み出し電流ウィンドウ）も減少し、ＲＲＡＭセルからデータ状態を正確に読み出すことをより難しくさせる。読み出し電流ウィンドウのサイズは、より高いワード線電圧を用いることによって増加されることができる。しかしながら、より高いワード線電圧の使用は、アクセストランジスタのゲート‐ソース電圧（ＶＧＳ）を増加させることになる。より高いゲート‐ソース電圧（ＶＧＳ）は、アクセストランジスタ内のゲート誘電体の破損を招き、信頼性に懸念が生じることになる（例えば、装置故障）。
【００１２】
本実施形態は、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）回路に関し、ＲＲＡＭ回路は、ＲＲＡＭ回路の読み出し電流ウィンドウを改善するように配置されたバイアス素子、および関連方法を含む。いくつかの実施形態では、ＲＲＡＭ回路は、複数のＲＲＡＭセルを有するＲＲＡＭアレイを含む。ワード線復号器は、第１の読み出し電圧を、選択されたＲＲＡＭセルを含むＲＲＡＭセルの行（ｒｏｗ）に接続されたワード線に印加するように配置される。ビット線復号器は、第２の読み出し電圧を、選択されたＲＲＡＭセルに接続されたビット線に印加するように配置される。バイアス素子は、非ゼロのバイアス電圧をＲＲＡＭセルの行の中の選択されていないＲＲＡＭセルに接続されたビット線と選択線に印加するように配置される。非ゼロのバイアス電圧を選択されていないＲＲＡＭセルに接続されたビット線と選択線に印加することによって、より高いワード線電圧は、読み出し動作の期間に用いられることができるため、対応するアクセストランジスタにダメージを与えることなく、ＲＲＡＭ回路の読み出し電流ウィンドウを増加させる。
【００１３】
図１は、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）回路１００の読み出し電流ウィンドウ（ｒｅａｄ ｃｕｒｒｅｎｔ ｗｉｎｄｏｗ）を改善するように配置されたバイアス素子を含む抵抗型ランダムアクセスメモリ（ＲＲＡＭ）回路のブロック図のいくつかの実施形態を示している。
【００１４】
ＲＲＡＭ回路１００は、複数のＲＲＡＭセル１０４ａ〜１０４ｄを有するＲＲＡＭアレイ１０２を含む。ＲＲＡＭセル１０４ａ〜１０４ｄは、行（ｒｏｗ）および／または列（ｃｏｌｕｍｎ）の方式でＲＲＡＭアレイ１０２の中に配置される。ＲＲＡＭアレイ１０２の行の中のＲＲＡＭセル１０４ａ、１０４ｂまたは１０４ｃ、１０４ｄは、ワード線ＷＬ１またはＷＬ２に動作可能にそれぞれ接続され、ＲＲＡＭアレイ１０２の列の中のＲＲＡＭセル１０４ａ、１０４ｃまたは１０４ｂ、１０４ｄは、ビット線ＢＬ１またはＢＬ２および選択線ＳＬ１またはＳＬ２に動作可能にそれぞれ接続される。複数のＲＲＡＭセル１０４ａ〜１０４ｄは、ワード線ＷＬ１またはＷＬ２およびビット線ＢＬ１またはＢＬ２および／或いは選択線ＳＬ１またはＳＬ２の交差によって定義されたアドレスとそれぞれ関連付けられる。
【００１５】
複数のＲＲＡＭセル１０４ａ〜１０４ｄは、ＲＲＡＭ装置１０６およびアクセストランジスタ１０８をそれぞれ含む。ＲＲＡＭ装置１０６は、低抵抗状態と高抵抗状態との切り替えが可能である抵抗状態を有する。抵抗状態は、ＲＲＡＭ装置１０６内に記憶されたデータ値（例えば、“１”または“０”）を示している。ＲＲＡＭ装置１０６は、ビット線ＢＬ１またはＢＬ２に接続された第１の端子およびアクセストランジスタ１０８に接続された第２の端子を有する。アクセストランジスタ１０８は、ワード線ＷＬ１またはＷＬ２に接続されたゲート、選択線ＳＬ１またはＳＬ２に接続されたソース、およびＲＲＡＭ装置１０６の第２の端子に接続されたドレインを有する。ワード線ＷＬ１またはＷＬ２を活性化することによって、アクセストランジスタ１０８はオンになり、選択線ＳＬ１またはＳＬ２がＲＲＡＭ装置１０６の第２の端子に接続されるようにする。
【００１６】
ＲＲＡＭアレイ１０２は、複数のＲＲＡＭセル１０４ａ〜１０４ｄからデータを読み出す、および／または複数のＲＲＡＭセル１０４ａ〜１０４ｄにデータを書き込むように配置されたサポート回路に接続される。いくつかの実施形態では、サポート回路は、ワード線復号器１１０、ビット線復号器１１２、選択線復号器１１４、および感知回路１１６を含む。ワード線復号器１１０は、第１のアドレスＡＤＤＲ１に基づいてワード線ＷＬ１〜ＷＬ２の１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置され、ビット線復号器１１２は、第２のアドレスＡＤＤＲ２に基づいて複数のビット線ＢＬ１〜ＢＬ２の１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置され、且つ選択線復号器１１４は、第３のアドレスＡＤＤＲ３に基づいて複数の選択線ＳＬ１〜ＳＬ２の１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置される。
【００１７】
ワード線ＷＬ１〜ＷＬ２、ビット線ＢＬ１〜ＢＬ２、および選択線ＳＬ１〜ＳＬ２に信号を選択的に印加することによって、上述のサポート回路は、複数のＲＲＡＭセル１０４ａ〜１０４ｄの選択された１つに、形成（forming）動作、セット動作、リセット動作、および読み出し動作を行うことができる。例えば、ＲＲＡＭセル１０４ａからデータを読み出すには、ワード線復号器１１０は、ワード線ＷＬ１に信号（例えば、電圧）を印加し、ビット線復号器１１２は、ビット線ＢＬ１に信号（例えば、電圧）を印加し、且つ選択線復号器１１４は、選択線ＳＬ１に信号（例えば、電圧）を印加する。印加された信号は、感知回路１１６がＲＲＡＭセル１０４ａのデータ状態に応じた値を有する信号（例えば、電圧）を受けるようにさせる。感知回路１１６は、この信号を感知し、上述の信号に基づいて選択されたＲＲＡＭセル１０４ａのデータ状態を判定するように配置される（例えば、受けた電圧と基準電圧を比較することによって）。
【００１８】
ビット線ＢＬ１〜ＢＬ２および選択線ＳＬ１〜ＳＬ２もバイアス素子１１８に接続される。ＲＲＡＭアレイの動作中（例えば、読み出し動作、セット動作、リセット動作）、バイアス素子１１８は、非ゼロのバイアス電圧をＲＲＡＭセルの行の中の選択されていないＲＲＡＭセル１０４ｂに接続されたビット線ＢＬ１〜ＢＬ２および／または選択線ＳＬ１〜ＳＬ２に選択的に印加するように配置され、且つ選択されていないＲＲＡＭセルは、活性化されていないワード線に接続される。例えば、ＲＲＡＭセル１０４ａが読み出し動作中に選択された場合、バイアス素子１１８は、動作中に、非ゼロのバイアス電圧をビット線ＢＬ２および選択線ＳＬ２に印加することができる。
【００１９】
非ゼロのバイアス電圧を選択されていないＲＲＡＭセルに接続されたビット線ＢＬ１またはＢＬ２および選択線ＳＬ１またはＳＬ２に印加することは、選択されたワード線と選択されていない選択線および／またはビット線との間のより小さい電位差を達成する。より小さい電位差は、選択されていないＲＲＡＭセルのアクセストランジスタ１０８のゲート誘電体間の電圧差を減少するため、より高いワード線の電圧が、選択されていないＲＲＡＭセルのアクセストランジスタ１０８へのダメージを増加させることなく、動作で用いられるようにする。読み出し動作中でのより高いワード線電圧の使用は、選択されたＲＲＡＭセルの中のアクセストランジスタ１０８の読み出し電流ウィンドウを増加させることができる。
【００２０】
図２は、ＲＲＡＭ回路の読み出し動作を行う方法２００のいくつかの実施形態の流れ図を示しており、バイアス電圧を用いてＲＲＡＭ回路の読み出し電流ウィンドウを改善している。
【００２１】
本実施形態の方法２００は、一連の動作またはイベントとして記述され、説明されているが、これらの動作またはイベントは、本発明を限定するものではない。例えば、いくつかの動作は、異なる順序で行われるか、または本実施形態で記述され、説明されている以外の動作またはイベントと同時に発生されることができる。また、全ての記述された動作がここに記述された１つ以上の態様または実施形態を実施するのに必要とされるわけではない。また、ここに記述された１つ以上の動作は、１つ以上の単独の動作および／または段階で行われてもよい。
【００２２】
ステップ２０２では、第１の読み出し電圧がＲＲＡＭセルの行に接続されたワード線に印加され、ワード線を活性化させる。いくつかの実施形態では、ワード線は、ＲＲＡＭセルの行の中の複数のアクセストランジスタのゲートに接続されてもよい。
【００２３】
ステップ２０４では、第２の読み出し電圧がＲＲＡＭセルの行の中の選択されたＲＲＡＭセルのＲＲＡＭ装置の第１電極に接続されたビット線に印加される。第２の読み出し電圧は、第１の読み出し電圧より小さい値を有する非ゼロの電圧であることができる。
【００２４】
ステップ２０６では、第２の読み出し電圧より小さい第３の読み出し電圧が、選択されたＲＲＡＭセルの中のＲＲＡＭ装置の第２電極に選択的に接続された選択線に印加される。いくつかの実施形態では、第３の読み出し電圧は、ドレイン供給電圧（ＶＤＤ）と等しいことができる。いくつかの実施形態では、第３の読み出し電圧は、実質的にゼロのボルトと等しいことができる。
【００２５】
ステップ２０８では、１つ以上の非ゼロのバイアス電圧がＲＲＡＭセルの行の中の選択されていないＲＲＡＭセルに接続されたビット線および／または選択線に印加される。いくつかの実施形態では、動作２０８は、動作２１０および２１２に基づいて行われることができる。
【００２６】
ステップ２１０では、第１の非ゼロのバイアス電圧は、ＲＲＡＭセルの行の中の選択されていないＲＲＡＭセルに接続されたビット線に印加される。
【００２７】
ステップ２１２では、第２の非ゼロのバイアス電圧は、ＲＲＡＭセルの行の中の選択されていないＲＲＡＭセルに接続された選択線に印加される。
【００２８】
方法２００の行動は、任意の順序で行われることができることが認識されるであろう。例えば、いくつかの実施形態では、第１の読み出し電圧（ステップ２０２）、第２の読み出し電圧（ステップ２０４）、および／または第３の読み出し電圧（ステップ２０６）を印加する前に、１つ以上の非ゼロのバイアス電圧が選択されていないＲＲＡＭセルに接続されたビット線および／または選択線に印加されてもよい。これらの実施形態では、１つ以上の読み出し電圧を印加する前の非ゼロのバイアス電圧の印加は、ゲート誘電体間の電圧差を減少することによって、アクセストランジスタのゲート誘電体へのダメージを減少することができる（例えば、第１の読み出し電圧の前に非ゼロのバイアス電圧を印加することによって、全ての第１の読み出し電圧がゲート誘電体間に印加されなくなる）。
他の実施形態では、１つ以上の非ゼロのバイアス電圧（ステップ２１０および／または２１２）は、１つ以上の読み出し電圧（ステップ２０２、２０４、および／または２０６）の印加の後、選択されていないＲＲＡＭセルに接続されたビット線および／または選択線に印加されてもよい。
【００２９】
また、方法２００は、読み出し動作中に、非ゼロのバイアス電圧を選択されていないＲＲＡＭセルに接続されたビット線および／または選択線に印加することを述べているが、本方法は、この動作を制限するものではない。選択されていないＲＲＡＭセルに接続されたビット線および／または選択線への非ゼロのバイアス電圧の印加は、アクセストランジスタのゲート誘電体間の電圧差を減少するため、どのＲＲＡＭ動作中（例えば、読み出し動作、セット動作、リセット動作）にも用いられることができる。
【００３０】
図３は、本開示のＲＲＡＭ回路に対して読み出し動作を行う方法を示しているブロック図３００のいくつかの実施形態を示している。
【００３１】
図３に示されるように、第１のワード線電圧ＶＷＬ１は、選択されたＲＲＡＭセル１０４ａを含むＲＲＡＭアレイ１０２の中のＲＲＡＭセル１０４ａ〜１０４ｂの第１の列に接続された第１のワード線ＷＬ１に印加される。第１のワード線電圧ＶＷＬ１は、ＲＲＡＭセル１０４ａ〜１０４ｂの第１の列の中のアクセストランジスタ１０８のゲートに提供される。第１のワード線電圧ＶＷＬ１は、非ゼロの電圧値（例えば、１．４Ｖ）に設定されることができる。
【００３２】
選択されたＲＲＡＭセル１０４ａでは、第１のビット線電圧ＶＢＬ１は、選択されたＲＲＡＭセル１０４ａのＲＲＡＭ装置１０６ａの第１の電極に接続される。いくつかの実施形態では、第１のビット線電圧ＶＢＬ１は、ビット線復号器１１２から出力された非ゼロの電圧とバイアス素子１１８から出力された実質的にゼロのバイアス電圧の総和に等しい。第１の選択線電圧ＶＳＬ１は、選択されたＲＲＡＭセル１０４ａのアクセストランジスタ１０８ａに接続された第１の選択線ＳＬ１に印加される。いくつかの実施形態では、第１の選択線電圧ＶＳＬ１は、実質的にゼロのボルトと等しいことができる。いくつかの実施形態では、第１の選択線電圧ＶＳＬ１は、選択線復号器１１４から出力された実質的にゼロの電圧、且つバイアス素子１１８から出力された実質的にゼロのバイアス電圧と等しいことができる。
【００３３】
選択されていないＲＲＡＭセル１０４ｂでは、第２のビット線電圧ＶＢＬ２は、選択されていないＲＲＡＭセル１０４ｂのＲＲＡＭ装置１０６ｂの第１の電極に接続される。いくつかの実施形態では、第２のビット線電圧ＶＢＬ２は、ビット線復号器１１２から出力された実質的にゼロの電圧とバイアス素子１１８から出力された非ゼロのバイアス電圧の総和に等しい。第２の選択線電圧ＶＳＬ２は、選択されていないＲＲＡＭセル１０４ｂのアクセストランジスタ１０８ｂに接続された第２の選択線ＳＬ１に印加される。いくつかの実施形態では、第２の選択線電圧ＶＳＬ２は、選択線復号器１１４から出力された実質的にゼロの電圧と、且つバイアス素子１１８から出力された非ゼロのバイアス電圧の総和と等しい。
【００３４】
ＲＲＡＭセル１０４ａまたは１０４ｂの中のアクセストランジスタ１０８ａまたは１０８ｂのしきい値電圧（ＶＧＳ）は、ドレイン‐ソース電圧（ＶＤＳ）とゲート‐ドレイン電圧（ＶＤＧ）（即ち、ＶＧＳ＝ＶＤＳ＋ＶＤＧ）の総和と等しい。選択されたＲＲＡＭセル１０４ａの中のアクセストランジスタ１０８ａは、第１のワード線電圧ＶＷＬ１と等しいゲート電圧、第１のビット線電圧ＶＢＬ１と等しいドレイン電圧、および第１の選択線電圧ＶＳＬ１と等しいソース電圧を有する。選択されたＲＲＡＭセル１０４ａの中のアクセストランジスタ１０８ａで得られたしきい値（ＶＧＳ１）は、（ＶＢＬ１−ＶＳＬ１）＋（ＶＷＬ１−ＶＢＬ１）と等しい。選択されていないＲＲＡＭセル１０４ｂのアクセストランジスタ１０８ｂは、第１のワード線電圧ＶＷＬ１と等しいゲート電圧、第２のビット線電圧ＶＢＬ２と等しいえドレイン電圧、および第２の選択線電圧ＶＳＬ２と等しいソース電圧を有する。選択されていないＲＲＡＭセル１０４ｂの中のアクセストランジスタ１０８ａで得られたしきい値（ＶＧＳ２）は、（ＶＢＬ２−ＶＳＬ２）＋（ＶＷＬ２−ＶＢＬ２）と等しい。
【００３５】
第１のビット線電圧ＶＢＬ１と第１の選択線電圧ＶＳＬ１との間の差値は、第２のビット線電圧ＶＢＬ２と第２の選択線電圧ＶＳＬ２との間の差値より大きく、第１のワード線電圧ＶＷＬ１と第１のビット線電圧ＶＢＬ１との間の差値は、第１のワード線電圧ＶＷＬ１と第２のビット線電圧ＶＢＬ２との間の差値と実質的に等しい。従って、選択されたＲＲＡＭセル１０４ａの中のアクセストランジスタ１０８のしきい値（ＶＧＳ１）（即ち、（ＶＧＳ１）＝（ＶＢＬ１−ＶＳＬ１）＋（ＶＷＬ１−ＶＢＬ１））は、選択されたＲＲＡＭセル１０４ｂの中のアクセストランジスタ１０８のしきい値（ＶＧＳ２）（即ち、（ＶＧＳ２）＝（ＶＢＬ２−ＶＳＬ２１）＋（ＶＷＬ２−ＶＢＬ２））より大きい（ＲＲＡＭセルの中のアクセストランジスタのしきい値は、ＲＲＡＭセルに印加されたビット線電圧と選択線電圧の間の差値によって制御されることができるため）。
【００３６】
従って、非ゼロのバイアス電圧を、選択されていないＲＲＡＭセル１０４ｂに接続されたビット線ＢＬ２および選択線ＳＬ２に印加すると、ゲートドレイン電圧（ＶＤＧ）を、選択されたＲＲＡＭセル１０４ａと選択されていないＲＲＡＭセル１０４ｂの両方の中のアクセストランジスタ１０８ａ、１０８ｂと同じ電圧に維持させることができる（例えば、選択されていないＲＲＡＭセル１０４ｂのアクセストランジスタ１０８ｂに比べ、選択されたＲＲＡＭセル１０４ａのアクセストランジスタ１０８ａでドレイン‐ソース電圧（ＶＤＳ）（ＶＤＳ＝ＶＢＬ−ＶＳＬ）としきい値電圧（ＶＧＳ２＝ＶＤＳ２−ＶＧＤ２）を増加したとき）。言い換えれば、バイアス電圧を、選択されていないＲＲＡＭセル１０４ａに接続されたビット線ＢＬ２および選択線ＳＬ２に印加すると、選択されていないＲＲＡＭセル１０４ｂのアクセストランジスタ１０８ｂでしきい値電圧（ＶＧＳ２＝ＶＤＳ２−ＶＧＤ２）を減少し、選択されていないＲＲＡＭセル１０４ｂの中のアクセストランジスタ１０８ｂにダメージを与えることなく、読み出し動作中により大きなワード線電圧ＶＷＬｘが印加されるようにする。
【００３７】
図４は、本開示のＲＲＡＭ回路の動作方法を示しているタイミング図４００のいくつかの実施形態を示している。タイミング図は、形成動作４０２（初期導電性フィラメントがＲＲＡＭセル内に形成される）、セット動作４０４（導電性フィラメントが断線し、高抵抗状態となる）、リセット動作４０６（導電性フィラメントが再形成され、低抵抗状態となる）、および読み出し動作４０８を示している。
【００３８】
図４に示されるように、初期時間ｔ０ではＲＲＡＭ回路に動作が行われない。バイアス電圧はＲＲＡＭ回路のどのワード線、ビット線、および／または選択線にも印加されない。
【００３９】
第１の時間ｔ１では、形成動作が行われる。形成動作４０２中、選択されたワード線の電圧ＶＷＬ＿ｓｅｌは、第１のワード線電圧Ｖ１ＷＬで保持され、選択されていないワード線の電圧ＶＷＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。選択されたビット線の電圧ＶＢＬ＿ｓｅｌは、第１のビット線電圧Ｖ１ＢＬで保持され、選択されていないビット線の電圧ＶＢＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。選択された選択線の電圧ＶＳＬ＿ｓｅｌおよび選択されていない選択線の電圧ＶＳＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。第１のワード線電圧ＶＷＬ１は、ＲＲＡＭアレイの行のＲＲＡＭセルの中のアクセストランジスタをオンにし、行の中のＲＲＡＭ装置と複数の選択線ＳＬ１〜ＳＬｎの間に導電経路を形成する。選択されたビット線の電圧ＶＢＬ＿ｓｅｌと選択された選択線の電圧ＶＳＬ＿ｓｅｌは、選択されたＲＲＡＭセルの中のＲＲＡＭ装置の電極の間に大きな電圧差を形成する。大きな電圧差は、ＲＲＡＭ装置内の誘電体材料層を通過する電流を駆動し、初期導電性フィラメントがＲＲＡＭ装置内に形成されるようにする（例えば、熱エネルギーおよび／または電磁力を発生させることによって、誘電体材料層内の酸素欠損（ｏｘｙｇｅｎ ｖａｃａｎｃｙ ｍｉｇｒａｔｉｏｎ）を生じ、初期導電性フィラメントを形成する）。
【００４０】
第１の時間ｔ２では、セット動作４０４が行われる。セット動作４０４中、選択されたワード線の電圧ＶＷＬ＿ｓｅｌは、第１のワード線電圧Ｖ１ＷＬで保持され、選択されていないワード線の電圧ＶＷＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。選択されたビット線の電圧ＶＢＬ＿ｓｅｌは、第２のビット線電圧Ｖ２ＢＬで保持され、選択されていないビット線の電圧ＶＢＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。いくつかの実施形態では、第２のビット線電圧Ｖ２ＢＬは、第１のビット線電圧Ｖ１ＢＬより小さくてもよい。選択された選択線の電圧ＶＳＬ＿ｓｅｌおよび選択されていない選択線の電圧ＶＳＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。第１のワード線電圧Ｖ１ＷＬは、ＲＲＡＭアレイの行のＲＲＡＭセルの中のアクセストランジスタをオンにし、ＲＲＡＭアレイの行の中のＲＲＡＭ装置と複数の選択線ＳＬ１〜ＳＬｎの間に導電経路を形成する。選択されたビット線ＶＢＬ＿ｓｅｌと選択された選択線ＶＳＬ＿ｓｅｌの電圧は、電圧差を形成し、且つ上述の電圧差は、選択されたＲＲＡＭセル内のＲＲＡＭ装置内の誘電体材料層を通過する電流を駆動する。ＲＲＡＭ装置に既存のフィラメントがあるため、セット動作４０４は、初期の形成動作４０２より小さい電圧差（例えば、より小さいビット線電圧）を用いることができる。
【００４１】
第３の時間ｔ３では、リセット動作４０６が行われる。リセット動作４０６中、選択されたワード線ＶＷＬ＿ｓｅｌ電圧は、第２のワード線電圧Ｖ２ＷＬで保持され、選択されていないワード線の電圧ＶＷＬ＿ｕｎｓｅｌ低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。選択されたビット線ＶＢＬ＿ｓｅｌおよび選択されていないビット線ＶＢＬ＿ｕｎｓｅｌ電圧は、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。選択された選択線の電圧ＶＳＬ＿ｓｅｌは、第１の選択線の電圧Ｖ１ＳＬで保持され、選択されていない選択線の電圧ＶＳＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。第２のワード線電圧Ｖ２ＷＬは、ＲＲＡＭアレイの行のＲＲＡＭセルの中のアクセストランジスタをオンにし、ＲＲＡＭアレイの行の中のＲＲＡＭ装置と複数の選択線ＳＬ１〜ＳＬｎの間に導電経路を形成する。選択されたビット線の電圧ＶＢＬ＿ｓｅｌと選択された選択線の電圧ＶＳＬ＿ｓｅｌは、電圧差を形成し、且つ上述の電圧差は、選択されたＲＲＡＭセル内のＲＲＡＭ装置内の誘電体材料層を通過する電流を駆動し（セット動作と反対の方向で）、ＲＲＡＭ装置内の導電フィラメントを断線させる。
【００４２】
第４の時間ｔ４では、リセット動作４０８が行われる。リセット動作４０８中、選択されたワード線ＶＷＬ＿ｓｅｌ電圧は、第３のワード線電圧Ｖ３ＷＬで保持され、選択されていないワード線の電圧ＶＷＬ＿ｕｎｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持される。第３のワード線電圧Ｖ３ＷＬは、第１のワード線電圧Ｖ１ＷＬより大きくてもよい。選択されたビット線ＶＢＬ＿ｓｅｌおよび選択されていないビット線ＶＢＬ＿ｕｎｓｅｌ電圧は、第３のビット線Ｖ３ＢＬで保持される。選択された選択線の電圧ＶＳＬ＿ｓｅｌは、低電圧（例えば、ＶＤＤまたは０ボルト）で保持され、選択されていない選択線の電圧ＶＳＬ＿ｕｎｓｅｌは、第２の選択線電圧Ｖ２ＳＬ（即ち、非ゼロのバイアス電圧）保持される。いくつかの実施形態では、第３のビット線電圧Ｖ３ＢＬは、第２の選択線電圧Ｖ２ＳＬと実質的に等しい。第３のワード線電圧Ｖ３ＷＬは、ＲＲＡＭアレイの行のＲＲＡＭセルの中のアクセストランジスタをオンにし、ＲＲＡＭアレイの行の中のＲＲＡＭ装置と複数の選択線ＳＬ１〜ＳＬｎの間に導電経路を形成し、選択されたＲＲＡＭセル内のＲＲＡＭ装置の電極間の電圧差を形成する。
【００４３】
図５Ａ〜図５Ｃは、ＲＲＡＭ回路の動作方法のより詳細な実施形態を示すいくつかの図を示している。図５Ａ〜図５Ｃに示された実施形態では、読み出し動作中に用いられる第１のワード線電圧は、１．４ボルトとほぼ等しい値を有する。１．４ボルトとほぼ等しい値を有する第１のワード線電圧を用いると、選択されたＲＲＡＭセルの読み出し電流ウィンドウを改善することができる。１．４ボルトとほぼ等しい値を有する第１のワード線電圧の使用は、これらの電圧が選択されていないＲＲＡＭセル内のアクセストランジスタのゲート誘電体にダメージを与える可能性があるため、一般的に、ＲＲＡＭアレイの読み出し動作中に用いられることができる、許容ワード線電圧でない。しかしながら、選択されていないＲＲＡＭセルに接続されたビット線および選択線でのバイアス電圧の使用は、アクセストランジスへのダメージを軽減するため、このワード線電圧を用いることができる。
【００４４】
図５Ａ〜図５Ｃは、第１のワード線電圧が１．４ボルトとほぼ等しい値を有する実施形態に関して説明されているが、本実施形態を限定するものではない。むしろ、代替の実施形態では、第１のワード線電圧は、１．４ボルトより大きく（例えば、１．６Ｖ、１．８Ｖなど）、または１．４ボルトより小さく（例えば、１．２Ｖなど）てもよい。
【００４５】
図５Ａは、ＲＲＡＭ回路に形成動作、セット動作、リセット動作、および読み出し動作を行うように用いられる例示的な電圧のいくつかの実施形態を示す図５００を示している。
【００４６】
図５Ａに示されるように、読み出し動作中、１．４ボルトとほぼ等しい値を有する第１のワード線電圧５０２は、選択されたＲＲＡＭを含むＲＲＡＭセルの行に接続されたワード線に印加され、実質的にゼロの電圧を有する第２のワード線電圧５０４は、選択されたＲＲＡＭを含まないＲＲＡＭセルの行に接続されたワード線に印加される。０．３Ｖとほぼ等しい値を有する第１のビット線電圧５０６と第２のビット線電圧５０８は、選択されたＲＲＡＭセルと選択されていないＲＲＡＭセルに接続されたビット線に印加される。いくつかの実施形態では、ビット線電圧５０６は、ビット線復号器によって発生され、第２のビット線電圧５０８は、バイアス素子によって発生されることができる。実質的にゼロの電圧を有する第１の選択線電圧５１０は、選択されたＲＲＡＭセルに動作可能に接続された選択線に印加され、０．３Ｖとほぼ等しい値を有する第２の選択線電圧５１２は、選択されていないＲＲＡＭセルに接続された選択線に印加される。いくつかの実施形態では、第２の選択線電圧５１２は、バイアス素子によって発生されることができる。
【００４７】
いくつかの実施形態では、形成動作および／またはセット動作において、第１のワード線の電圧５０２と第２のビット線の電圧５０８との間の差は、選択されたワード線の電圧と選択されていないビット線の電圧との間の差と実質的に等しくすることができる。
【００４８】
図５Ｂは、いくつかの実施形態のブロック図５１４を示しており、図５Ａで述べた電圧の印加によって選択されたＲＲＡＭセル１０４ａ内のＲＲＡＭ装置１０６の読み出し動作を示している。
【００４９】
図５Ｃは、図５Ａで述べた電圧のＲＲＡＭ装置の読み出し電流を示すグラフ５１６のいくつかの実施形態を示している。グラフは、ｘ軸に沿った読み出し電流とｙ軸に沿ったビット数（即ち、読み出し電流値を有するビット数）を示している。
【００５０】
グラフ５１６に示されるように、読み出し電流は、第１の値を有する記憶されたデータ状態に用いる（例えば、“０”を有するデータ状態に用いる）第１の電流範囲５１８、および第２の値を有する記憶されたデータ状態に用いる（例えば、“１”を有するデータ状態に用いる）第２の電流範囲５２０を有する。第１の電流範囲５１８と第２の電流範囲５２０との差は、読み出し電流ウィンドウ５２２である。読み出し動作において、読み出し電流ウィンドウ５２２が大きければ大きいほど、他のデータ状態と区別しやすくなる。
【００５１】
第１のワード線電圧５０２を、１．４ボルトとほぼ等しい値を有する選択されたワード線に印加すると、より小さいワード線電圧のときのＲＲＡＭセルの読み出し電流ウィンドウを改善することができる。例えば、１．４ボルトとほぼ等しい値を有する第１のワード線電圧５０２の印加は、約１．１ボルトのワード線電圧を印加した約６μＡと比べ、約１１マイクロアンペア（μＡ）の読み出し電流ウィンドウを提供する。
【００５２】
図６は、バイアス素子に接続された抵抗型ランダムアクセスメモリ（ＲＲＡＭ）セルを含む集積チップ６００の断面図のいくつかの実施形態を示している。
【００５３】
集積チップ６００は、基板６０２上に配置されたＲＲＡＭ装置６１８を含む。いくつかの実施形態では、基板６０２は、例えば半導体ウエハ、および／または1つ以上のウエハ上のダイなどの任意のタイプの半導体本体（例えば、シリコン、ＳｉＧｅ、ＳＯＩ）、それと関連する任意の他のタイプの金属層、装置、半導体および／またはエピタキシャル層なども含んでもよい。
【００５４】
トランジスタ装置６０４は、基板６０２内に配置される。トランジスタ装置６０４は、チャネル領域６０７で分離されるソース領域６０６、およびドレイン領域６０８を含む。トランジスタ装置６０４は、ゲート誘電体６０９によってチャネル領域６０７から分離されたゲート電極６１０も含む。ソース領域６０６は、１つ以上の金属配線層６１４（例えば、金属線、金属ビア、および／または導電性接触子）によって選択線６１２に接続される。ゲート電極６１０は、１つ以上の金属配線層６１４によってワード線６１６に接続される。ドレイン領域６０８は、１つ以上の金属配線層６１４によってＲＲＡＭ装置６１８の底部電極６２０に接続される。
【００５５】
ＲＲＡＭ装置６１８の底部電極６２０は、誘電体材料層６２２によって、上部電極６２４から分離される。酸素欠損チェーン（ｃｈａｉｎ ｏｆ ｏｘｙｇｅｎ ｖａｃａｎｃｉｅｓ）を含む導電性フィラメント６２６は、ＲＲＡＭ装置６１８に形成動作が行われた後、誘電体材料層６２２を通過して延伸する。上部金属ビアは、ＲＲＡＭ装置６１８の上部電極６２４を、ＲＲＡＭ装置６１８を覆う金属配線層の中に形成される。いくつかの実施形態では、底部電極６２０および上部電極６２４は、例えばプラチナ（Ｐｔ）、アルミニウム銅（ＡｌＣｕ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン(Ｗ)、タングステン窒化物（ＷＮ）、および／または銅（Ｃｕ）などを含むことができる。いくつかの実施形態では、誘電体材料層６２２は、酸化ニッケル（ＮｉＯ）、チタン酸化物（ＴｉＯ）、ハフニウム酸化物（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、酸化亜鉛（ＺｎＯ）、タングステン酸化物（ＷＯ３）、酸化アルミニウム（Ａｌ２Ｏ３）、タンタル酸化物（ＴａＯ）、モリブデン酸化物（ＭｏＯ）および／または酸化銅（ＣｕＯ）を含んでもよい。
【００５６】
ワード線復号器１１０はワード線６１６に接続され、ビット線復号器１１２はビット線６２８に接続され、且つ選択線復号器１１４は選択線６１２に接続される。ビット線６２８と選択線６１２は、ＲＲＡＭ装置が読み込むように選択されないとき、バイアス電圧Ｖｂｉａｓをビット線ＢＬと選択線ＳＬに選択的に印加するように配置されたバイアス素子１１８に更に接続される。いくつかの実施形態では、ワード線復号器１１０、ビット線復号器１１２、および選択線復号器１１４は、バックエンドオブライン（ＢＥＯＬ）金属配線層（例えば、レベル間誘電体構造内に配置された導線およびビア）によって、ワード線６１６、ビット線６２８、および選択線６１２にそれぞれ接続されることができる。同様に、ビット線６２８および選択線６１２は、ＢＥＯＬ金属配線層（例えば、レベル間誘電体構造内に配置された導線およびビア）によって、バイアス素子１１８に接続されることができる。
【００５７】
集積チップ６００は、１Ｔ１Ｒ（１つのトランジスタ、１つのレジスタ）を有するＲＲＡＭ装置構造と記述されているが、他の実施形態では、本発明のＲＲＡＭ回路は他のＲＲＡＭ装置構造（例えば２Ｔ２Ｒ）に用いられることもできる。また、選択線６１２、ワード線６１６、ビット線６２８は、この実施形態に示されたのと異なる層に配置されることができる。また、本発明に係る方法および装置は、ＲＲＡＭセルに関連して記述されているが、本発明に係る方法および装置は、このタイプのメモリ素子に限定されるものではないことは理解されるべきである。むしろ、代替の実施形態では、本開示の方法および装置は、他のタイプのメモリ素子、例えば、抗磁ランダムアクセスメモリ（ＭＲＡＭ）装置などに用いられることができる。
【００５８】
図７Ａ〜図７Ｂは、バイアス素子に接続されたＲＲＡＭアレイを含むＲＲＡＭ回路のいくつかの実施形態を示すブロック図を示している。
【００５９】
図７Ａに示されるように、ＲＲＡＭ回路７００は、ＲＲＡＭ装置１０６とアクセストランジスタ１０８をそれぞれ含む複数のＲＲＡＭセル１０４を有するＲＲＡＭアレイ１０２を含む。バイアス素子７０２は、複数のＲＲＡＭセル１０４に接続された複数のビット線ＢＬ１〜ＢＬｎ、および選択線ＳＬ１〜ＳＬｎにそれぞれ接続される。バイアス素子７０２は、読み出し動作中、選択されていないＲＲＡＭセルに接続された、複数のビット線ＢＬ１〜ＢＬｎ、および／または複数の選択線ＳＬ１〜ＳＬｎの中の１つ以上のビット線および／または選択線に非ゼロのバイアス電圧を提供するように配置される。いくつかの実施形態では、バイアス素子７０２は、形成動作、セット動作、および／またはリセット動作中、選択されていないＲＲＡＭセルに接続された、複数のビット線ＢＬ１〜ＢＬｎ、および複数の選択線ＳＬ１〜ＳＬｎの中の１つ以上のビット線および／または選択線に非ゼロのバイアス電圧を印加しないように配置されることができる。
【００６０】
ＲＲＡＭアレイ１０２は、ワード線復号器１１０、ビット線復号器１１２、選択線復号器１１４、および感知回路７０４ａに接続される。制御ユニット７０６は、１つ以上のアドレスをワード線復号器１１０、ビット線復号器１１２、および選択線復号器１１４に提供するように配置される。１つ以上のアドレスは、復号化されたマルチビット信号を含み、動作（例えば、セット、リセット、読み出し）中に、ワード線ＷＬ１〜ＷＬｍ、ビット線ＢＬえ〜ＢＬｎ、および選択線ＳＬ１〜ＳＬｍのどれが活性化されるか判定する。例えば、ワード線復号器１１０は、第１のアドレスＡＤＤＲＷＬに基づいてワード線ＷＬ１〜ＷＬ２の１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置されることができ、ビット線復号器１１２は、第２のアドレスＡＤＤＲＢＬ／ＳＬに基づいて複数のビット線ＢＬ１〜ＢＬｎの１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置されることができ、且つ選択線復号器１１４は、第２のアドレスＡＤＤＲＢＬ／ＳＬに基づいて複数の選択線ＳＬ１〜ＳＬｎの１つに信号（例えば、電流および／または電圧）を選択的に印加するように配置されることができる。
【００６１】
感知回路７０４ａは、読み出し動作における、選択された１つのＲＲＡＭセル１０４内のデータ状態を判定するように配置される。いくつかの実施形態では、感知回路２０６は、マルチプレクサ７０８およびセンスアンプ７１０を含むことができる。図７Ａに示されるように、いくつかの実施形態では、感知回路７０４ａは、ビット線ＢＬ１〜ＢＬｎによってデータを読み込むように配置されてもよい。これらのいくつかの実施形態では、マルチプレクサ７０８は、１つ以上の構成要素をビット線復号器１１２とシェアしてもよい。読み出し動作中、マルチプレクサ７０８は、複数のビット線ＢＬ１〜ＢＬｎの中の１つ以上のビット線から信号を受信し、それに基づいてセンスアンプ７１０に信号を選択的に提供するように配置される。センスアンプ７１０は、受信した信号を基準電圧Ｖｒｅｆと比較し、選択されたＲＲＡＭセルに保存されたデータ状態に対応する出力データ状態Ｄｏｕｔ（例えば、「１」または「０」）を発生させる。
【００６２】
図７Ｂに示されるように、いくつかの代替の実施形態では、ＲＲＡＭ回路７１４は、選択線ＳＬ１〜ＳＬｎによってデータを読み込むように配置されることができる。これらのいくつかの実施形態では、マルチプレクサ７０８は、１つ以上の構成要素を選択線復号器１１４とシェアすることができる。読み出し動作中、マルチプレクサ７０８は、複数の選択線ＳＬ１〜ＳＬｎの中の１つ以上のビット線から信号を受信し、それに基づいてセンスアンプ７１０に信号を選択的に提供するように配置される。センスアンプ７１０は、受信した信号を基準電圧Ｖｒｅｆと比較し、選択されたＲＲＡＭセルに保存されたデータ状態に対応する出力データ状態Ｄｏｕｔ（例えば、「１」または「０」）を発生させる。
【００６３】
いくつかの実施形態では、制御ユニット７０６は、バイアス素子７０２に更に接続されてもよい。制御ユニット７０６は、バイアス素子７０２を選択的に動作し、読み出し動作中に、複数のビット線ＢＬ１〜ＢＬｎおよび／または複数の選択線ＳＬ１〜ＳＬｎに非ゼロのバイアス電圧を印加するように配置される。いくつかの実施形態では、バイアス素子７０２は、バイアス素子復号器７１２を含んでもよい。バイアス素子復号器７１２は、第２のアドレスＡＤＤＲＢＬ／ＳＬを受け、第２のアドレスＡＤＤＲＢＬ／ＳＬに基づいてバイアス電圧を選択的に印加するように配置される。例えば、第２のアドレスＡＤＤＲＢＬ／ＳＬに基づいて、バイアス素子復号器７１２は、非ゼロのバイアス電圧を、選択されたビット線と選択されていないビット線、および選択されていない選択線に印加するが、選択されていない選択線に印加しないように配置されてもよい。いくつかの代替の実施形態では、バイアス素子復号器７１２は、制御ユニット７０６から、第２のアドレスＡＤＤＲＢＬ／ＳＬと異なるアドレスを受けるように配置されてもよい。
【００６４】
いくつかの実施形態では、制御ユニット７０６は、バイアス素子７０２を動作し、ＲＲＡＭアレイ１０２の形成動作中、セット動作中、および／またはリセット動作中に、複数のビット線ＢＬ１〜ＢＬｎおよび／または複数の選択線ＳＬ１〜ＳＬｎに非ゼロのバイアス電圧を印加しないように配置される。例えば、いくつかの実施形態では、バイアス素子７０２は、形成動作中、セット動作中、および／またはリセット動作中に、複数のビット線ＢＬ１〜ＢＬｎおよび／または複数の選択線ＳＬ１〜ＳＬｎと分離、および／またはオフにされてもよい。
【００６５】
従って、いくつかの実施形態では、本発明は、ＲＲＡＭセルの読み出し動作を行う方法および装置に関し、読み出し動作において、選択されていないＲＲＡＭセルに接続されたビット線と選択線に非ゼロのバイアス電圧を印加し、対応するアクセストランジスタにダメージを与えることなく、読み出し電流ウィンドウを増加させる。
【００６６】
いくつかの実施形態では、本発明は、選択されたＲＲＡＭ装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法に関するものである。読み出し動作は、第１の読み出し電圧をワード線に印加して、ＲＲＡＭアレイ内のＲＲＡＭセルの行に接続されたワード線を活性化させることによって行われる。ＲＲＡＭセルの行は、選択されたＲＲＡＭ装置を含む。読み出し動作は、第２の読み出し電圧を選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に更に印加することによって、且つ１つ以上の非ゼロのバイアス電圧を選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加することによって、行われる。
【００６７】
他の実施形態では、本発明は、選択されたＲＲＡＭ装置の読み出し動作を行うステップを含むＲＲＡＭアレイを動作する方法に関するものである。読み出し動作は、第１の非ゼロの電圧を第１の読み出し電圧をワード線に印加して、ＲＲＡＭアレイ内のＲＲＡＭセルの行に接続されたワード線に印加することによって行われる。ＲＲＡＭセルの行は、選択されたＲＲＡＭ装置を含む。読み出し動作は、第２の非ゼロの電圧を選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に更に印加することによって、且つ実質的にゼロの電圧を選択されたＲＲＡＭ装置の第２の電極に動作可能に接続された選択線に印加することによって、行われる。読み出し動作は、非ゼロのバイアス電圧を選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に更に印加することによって行われる。
【００６８】
またもう１つの実施形態では、本発明は、集積チップに関するものである。集積チップは、複数のＲＲＡＭセルを有するＲＲＡＭアレイを含む。集積チップは、第１の読み出し電圧を、ＲＲＡＭアレイ内のＲＲＡＭセルの行に接続されたワード線に印加するように配置されたワード線復号器を更に含む。ＲＲＡＭセルの列は、選択されたＲＲＡＭ装置を含む。集積チップは、第２の読み出し電圧を、選択されたＲＲＡＭ装置の第１の電極に接続されたビット線に印加するように配置されたビット線復号器を更に含む。集積チップは、非ゼロのバイアス電圧を選択されていないＲＲＡＭ装置を有するＲＲＡＭセルの行内のＲＲＡＭセルに接続されたビット線と選択線に印加するように配置されたバイアス素子を更に含む。
【００６９】
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態特徴を概説した。上記実施の形態は、他のプロセスおよび構造を設計又は改変するための基礎となり得る。本開示の思想を逸脱しない限りにおいては、等価な構成を含み、本開示の思想を逸脱せずに、ここで種々の変更、代替、および改変も含む。
【符号の説明】
【００７０】
１００…ＲＲＡＭ回路
１０２…ＲＲＡＭアレイ
１０４ａ〜１０４ｄ…ＲＲＡＭセル
１０６…ＲＲＡＭ装置
１０８…アクセストランジスタ
１１０…ワード線復号器
１１２…ビット線復号器
１１４…選択線復号器
１１６…感知回路
１１８…バイアス素子
ＷＬ１〜ＷＬｍ…ワード線  
ＢＬ１〜ＢＬｎ…ビット線
ＳＬ１〜ＳＬｎ…選択線
２０２〜２１２…動作
１０６ａ、１０６ｂ…ＲＲＡＭ装置
１０８ａ、１０８ｂ…アクセストランジスタ
４０２…形成動作
４０４…セット動作
４０６…リセット動作
４０８…読み出し動作
５０２…第１のワード線電圧
５０４…第２のワード線電圧
５０６…第１のビット線電圧
５０８…第２のビット線電圧
５１０…第１の選択線電圧
５１２…第２の選択線電圧
５２２…読み出し電流ウィンドウ
６００…集積チップ
６０２…基板
６０４…トランジスタ装置
６０６…ソース領域
６０７…チャネル領域
６０８…ドレイン領域
６０９…ゲート誘電体
６１０…ゲート電極
６１２…選択線
６１４…金属配線層
６１６…ワード線
６１８…ＲＲＡＭ装置
６２０…底部電極
６２２…誘電体材料層
６２４…上部電極
６２６…導電性フィラメント
６２８…ビット線
７００…ＲＲＡＭ回路
７０２…バイアス素子
７０４ａ、７０４ｂ…感知回路
７０６…制御ユニット
７０８…マルチプレクサ
７１０…センスアンプ
７１２…バイアス素子復号器
７１４…ＲＲＡＭ回路
【図１】
0006351771.tif 000002
【図２】
0006351771.tif 000003
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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