(57)【特許請求の範囲】
【請求項１】
マルチコアＶＣＯ中の結合および不整合を低減するための方法であって、前記方法は、
第１のインダクタを備える第１のＶＣＯコアを動作することと、
第２のインダクタを備える第２のＶＣＯコアを動作することと、ここにおいて、前記第１のインダクタと前記第２のインダクタとは、第１のノードを形成する第１の共有リード線と第２のノードを形成する第２の共有リード線とをもつ並列インダクタとして構成される、
第１の側のみから前記第１のＶＣＯコアに接続された電力および接地トレースを介して、前記第１のＶＣＯコアのための電流フローを方向付けすることと、ここにおいて、前記第１の側は、前記第１の共有リード線によって形成された前記第１のノードに隣接する、
電流ループを作ることを回避するために、第２の側のみから前記第２のＶＣＯコアに接続された前記電力および接地トレースを介して、前記第２のＶＣＯコアのための電流フローを方向付けすることと、ここにおいて、前記第２の側は、前記第１の側とは異なり、前記第２の共有リード線によって形成された前記第２のノードに隣接し、前記第１の側は、前記第２のノードよりも前記第１のノードに近く、前記第２の側は、前記第１のノードよりも前記第２のノードに近い、
を備える、方法。
【請求項２】
前記電力および接地トレースを介して前記第１のＶＣＯコアのための前記電流フローを方向付けすることと、前記電力および接地トレースを介して前記第２のＶＣＯコアのための前記電流フローを方向付けすることとは、前記電力および接地トレースと、前記第１のＶＣＯコアおよび前記第２のＶＣＯコアとの間に接続されたビアコネクタを使用して前記第１のＶＣＯコアと前記第２のＶＣＯコアとのための前記電流フローを方向付けすることを備える、請求項１に記載の方法。
【請求項３】
ビアコネクタは、前記電力および接地トレースと、前記第２の側における前記第１のＶＣＯコアとの間で接続されず、ビアコネクタは、前記電力および接地トレースと、前記第１の側における前記第２のＶＣＯコアとの間で接続されない、請求項２に記載の方法。
【請求項４】
前記第１のＶＣＯコアと前記第２のＶＣＯコアとを囲むガードリングを使用する他の構成要素への前記第１のインダクタと前記第２のインダクタとの結合を絶縁することをさらに備える、請求項１に記載の方法。
【請求項５】
前記第１の共有リード線は、正のリード線を備え、前記第２の共有リード線は、前記並列インダクタの負のリード線を備える、請求項１に記載の方法。
【請求項６】
前記第１のインダクタの前記電流フローと前記第２のインダクタの前記電流フローとを、前記第１の側と前記第２の側とは異なる第３の側に方向付けすることをさらに備える、請求項１に記載の方法。
【請求項７】
電流ループを形成せずに、前記第１の側と前記第２の側とで対称的に、前記第１のＶＣＯコアのための前記電流フローと前記第２のＶＣＯコアのための前記電流フローとを方向付けすることをさらに備える、請求項１に記載の方法。
【請求項８】
マルチコア電圧制御発振器（ＶＣＯ）のシステムであって、前記システムは、
第１のインダクタを備える第１のＶＣＯコアと、
第２のインダクタを備える第２のＶＣＯコアと、ここにおいて、前記第１のインダクタと前記第２のインダクタとは、第１のノードを形成する前記第１のインダクタと第２のインダクタとの第１の共有リード線と、第２のノードを形成する前記第１のインダクタと第２のインダクタとの第２の共有リード線とをもつ並列構成に配置される、
電力および接地トレースを前記並列構成の第１の側のみから前記第１のＶＣＯコアに接続するように構成された第１のコネクタと、ここにおいて、前記第１の側は、前記第１の共有リード線によって形成された前記第１のノードに隣接する、
電流ループを作ることを回避するために、前記電力および接地トレースを前記並列構成の第２の側のみから前記第２のＶＣＯコアに接続するように構成された第２のコネクタと、ここにおいて、前記第２の側は、前記第１の側とは異なり、前記第２の共有リード線によって形成された前記第２のノードに隣接し、前記第１の側は、前記第２のノードよりも前記第１のノードに近く、前記第２の側は、前記第１のノードよりも前記第２のノードに近い、
を備える、システム。
【請求項９】
前記第１のコネクタと前記第２のコネクタとは、ビアコネクタである、請求項８に記載のシステム。
【請求項１０】
ビアコネクタは、前記電力および接地トレースと、前記第２の側における前記第１のＶＣＯコアとの間で接続されず、ビアコネクタは、前記電力および接地トレースと、前記第１の側における前記第２のＶＣＯコアとの間で接続されない、請求項９に記載のシステム。
【請求項１１】
他の構成要素への前記第１のインダクタと前記第２のインダクタとの結合を絶縁するために前記第１のＶＣＯコアと第２のＶＣＯコアとを囲むように構成されたガードリングをさらに備える、請求項８に記載のシステム。
【請求項１２】
前記ガードリングは、接地された金属ガードリングである、請求項１１に記載のシステム。
【請求項１３】
前記電力および接地トレースは、擬似対称的に構成される、請求項８に記載のシステム。
【請求項１４】
前記第１の共有リード線は、正のリード線を備え、前記第２の共有リード線は、前記並列構成の負のリード線を備える、請求項８に記載のシステム。
【請求項１５】
前記電力および接地トレースは、前記第１の側と前記第２の側とは異なる第３の側に接続される、請求項８に記載のシステム。
【請求項１６】
前記電力および接地トレースは、金属ループを形成せずに、前記第１の側と前記第２の側とにおいて対称構成で構成される、請求項８に記載のシステム。
【請求項１７】
結合および不整合を低減するように構成された装置であって、前記装置は、
第１のインダクタを備える第１の発振信号を生成するための第１の手段と、
第２のインダクタを備える第２の発振信号を生成するための第２の手段と、ここにおいて、前記第１のインダクタと前記第２のインダクタとは、第１のノードを形成する第１の共有リード線と第２のノードを形成する第２の共有リード線とをもつ並列インダクタとして構成される、
第１の側のみから前記生成するための第１の手段に電流フローを方向付けするための第１の手段と、ここにおいて、前記第１の側は、前記第１の共有リード線によって形成された前記第１のノードに隣接する、
電流ループを作ることを回避するために、第２の側のみから前記生成するための第２の手段に電流フローを方向付けするための第２の手段と、ここにおいて、前記第２の側は、前記第１の側とは異なり、前記第２の共有リード線によって形成された前記第２のノードに隣接し、前記第１の側は、前記第２のノードよりも前記第１のノードに近く、前記第２の側は、前記第１のノードよりも前記第２のノードに近い、
を備える、装置。
【請求項１８】
前記生成するための第１の手段に前記電流フローを前記方向付けするための第１の手段と、前記生成するための第２の手段に前記電流フローを前記方向付けするための第２の手段とは、ビアコネクタを備える、請求項１７に記載の装置。
【請求項１９】
他の構成要素への前記第１のインダクタと前記第２のインダクタとの結合を絶縁するための手段をさらに備える、請求項１７に記載の装置。
【請求項２０】
前記第１の側と前記第２の側とは異なる第３の側に電流フローを方向付けするための第３の手段をさらに備える、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第１１９条に基づく優先権の主張
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１４年４月１１日に出願された米国特許出願第１４／２５１，２７４号の利益を主張する。
【０００２】
[0001]本発明は、マルチコア電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）に関し、より詳細には、マルチコアＶＣＯの電力／接地トレースルーティングにおける結合および不整合に関する。
【背景技術】
【０００３】
[0002]ワイヤレス通信技術における最近の発展は、無線周波数（ＲＦ）トランシーバ全体が単一の半導体チップ上に実装されることを可能にしている。しかしながら、ＲＦトランシーバを単一のチップ上に組み込むことは、いくつかの課題をもたらす。たとえば、シングルチップソリューションでは、少なくとも２つの電圧制御発振器（ＶＣＯ）がチップ上で同時に動作している必要があり得る。そのような構成は、様々なタイプの相互結合機構によりＶＣＯのコア間の不要な相互作用をもたらし得、それにより、送信スペクトル中のスプリアス受信機応答と不要な周波数とを生じ得る。主な相互結合機構は、共振器のインダクタおよび／またはキャパシタ間の電磁（ＥＭ）結合である。
【発明の概要】
【０００４】
[0003]本発明は、マルチコアＶＣＯ中の電力／接地トレースルーティングによって引き起こされる結合および不整合を低減するための方法、システム、および装置を提供する。
【０００５】
[0004]一実施形態では、マルチコア電圧制御発振器（ＶＣＯ）中の結合および不整合を低減するための方法が開示される。本方法は、単一のノードを形成するために共有リード線をもつ並列差動インダクタ構成（parallel differential inductor configuration）において複数のＶＣＯコア中で複数のインダクタを配置することと、ここにおいて、複数のインダクタが少なくとも第１のインダクタと第２のインダクタとを含む、電力／接地トレースを第１の側のみから第１のインダクタに接続することと、電流ループを作ることを回避するために、電力／接地トレースを、第１の側とは異なる別の側のみから第２のインダクタに接続することとを含む。
【０００６】
[0005]別の実施形態では、マルチコアＶＣＯのシステムが開示される。本システムは、複数のＶＣＯコアと、各ＶＣＯコアが、少なくとも１つのインダクタとキャパシタおよびデバイスのバンクとを備え、各ＶＣＯコア中の少なくとも１つのインダクタが複数のインダクタを形成する、ここにおいて、少なくとも第１のインダクタと第２のインダクタとを含む複数のインダクタが、単一のノードを形成するために、共有リード線をもつ並列差動インダクタ構成において配置された、電力／接地トレースを第１の側のみから第１のインダクタに接続するように構成された第１のコネクタと、電流ループを作ることを回避するために、電力／接地トレースに、第１の側とは異なる別の側のみから第２のインダクタに接続するように構成された第２のコネクタとを含む。
【０００７】
[0006]別の実施形態では、結合および不整合を低減するように構成されたマルチコアＶＣＯ装置が開示される。本装置は、単一のノードを形成するために共有リード線をもつ並列差動インダクタ構成において、少なくとも第１のインダクタと第２のインダクタとを含む複数のインダクタを配置することによって、複数のＶＣＯコア中の複数のインダクタの間の結合および不整合を低減するための手段と、電力／接地トレースを第１の側のみから第１のインダクタに接続するための手段と、電流ループを作ることを回避するために、電力／接地トレースに、第１の側とは異なる別の側のみから第２のインダクタに接続するための手段とを含む。
【０００８】
[0007]本発明の他の特徴および利点は、例として、本発明の態様を示す本明細書から明らかであろう。
【０００９】
[0008]本発明の詳細は、それの構造と動作の両方について、添付のさらなる図面の検討によって部分的に収集され得、同様の参照番号は同様の部分を指す。
【図面の簡単な説明】
【００１０】
【図１】[0009]本発明の一実施形態による、電力／接地トレースの擬似対称ルーティング（quasi-symmetric routing）を使用するマルチコアＶＣＯ構造の図。
【図２】[0010]電力／接地トレースの擬似対称ルーティングを使用するマルチコアＶＣＯ構造の別の実施形態の図。
【図３】[0011]本発明の一実施形態による、マルチコアＶＣＯ中の電力／接地ルーティングによって引き起こされる結合および／または不整合を低減するための方法を示す機能流れ図。
【発明を実施するための形態】
【００１１】
[0012]上記で説明したように、単一のチップ上にＲＦトランシーバを組み込むことは、複数の電圧制御発振器（ＶＣＯ）がチップ上で同時に動作している必要があり得る。そのような構成は、様々なタイプの相互結合機構によりＶＣＯのコア間の不要な相互作用を生じ得る。マルチコアＶＣＯでは、非対称電力／接地トレースルーティングが振幅不整合（amplitude mismatch）を引き起こすことがある。しかしながら、ＶＣＯコアの両側からの接続を用いた完全対称電力／接地トレースルーティングも金属の閉ループを生じ、それにより、望ましくない結合雑音およびスパーを拾うことがある。電磁（ＥＭ）結合における不整合はまた、差動インダクタの正ノードと負ノードとの上の電流フローの差につながり、一方の発振ノード上では振幅の増加を生じるが、他方の発振ノード上では振幅の減少を生じる。これは、位相雑音の性能劣化につながることがある。さらに、１つのノード上のより低い振幅は、後続のバッファが入力振幅の十分な許容差を用いて設計されない場合、機能の障害につながることがある。
【００１２】
[0013]本明細書で説明するいくつかの実施形態は、マルチコアＶＣＯ中の電力／接地ルーティングによって引き起こされる結合および不整合を低減することを提供する。上記で説明したように、マルチコアＶＣＯでは、非対称電力／接地トレースルーティングは振幅不整合を引き起こすことがあるが、ＶＣＯコアの両側からの接続をもつ完全対称電力／接地トレースルーティングは、望ましくない結合雑音およびスパーを生じる。ループを遮断するために、電力／接地トレースルーティングは一方の側のみから接続され、電流はＶＣＯコアの一方の側のみの上を流れる。本明細書を読めば、様々な実装形態および適用例において本発明をどのように実装すべきかが明らかになろう。本発明の様々な実装形態について本明細書で説明するが、これらの実装形態は、限定ではなく、例としてのみ提示されることを理解されたい。したがって、様々な実装形態のこの詳細な説明は、本発明の範囲または広さを制限するものと解釈されるべきでない。
【００１３】
[0014]図１に示されているマルチコアＶＣＯ構造１００の一実施形態では、電力／接地トレースの擬似対称ルーティングが使用される。一実施形態では、ＶＣＯ構造１００は、半導体チップの一部分、たとえば、ＲＦトランシーバである。別の実施形態では、図１の図示の実施形態において、ＶＣＯ構造１００は、（複数のＶＣＯを効果的に形成する）２つのＶＣＯコア１５０、１５２、上部にＶＣＯコア１５０および下部にＶＣＯコア１５２を含む。上部コア１５０は、第１のインダクタ１６０と、キャパシタ及び他の能動デバイス１６６の第１のバンクとを含む。下部コア１５２は、第２のインダクタ１６２と、キャパシタ及び他の能動デバイス１６８の第２のバンクとを含む。２つのコア１５０、１５２は、他のオンチップインダクタならびに他の構成要素へのインダクタ１６０、１６２の結合を絶縁するために有用である、接地された金属ガードリング１６４によって囲まれている。
【００１４】
[0015]図１の図示の実施形態では、２つのコア１５０、１５２の２つのインダクタ１６０、１６２は、リード線とノードとを共有し、並列構成で接続する。たとえば、２つのインダクタ１６０、１６２は、差動インダクタ構成では、正のリード線を単一のノード１４０として共有し、負のリード線を単一のノード１４２として共有する。また、各コア１５０、１５２は、電力（ＶDD）１１０トレースと接地（ＧND）１１２トレースとによって電力供給される。たとえば、上部コア１５０は、ビア接続１２２（右）、１３２（左）を通して電力トレース１１０に結合され得るが、下部コア１５２は、ビア接続１２４（右）、１３４（左）を通して電力トレース１１０に結合され得る。同様に、上部コア１５０は、ビア接続１２０（右）、１３０（左）を通して接地トレース１１２に結合され得るが、下部コア１５２は、ビア接続１２６（右）、１３６（左）を通して接地トレース１１２に結合され得る。
【００１５】
[0016]しかしながら、上記で説明したように、マルチコアＶＣＯでは、両側からの接続をもつ完全対称電力／接地トレースルーティングは、望ましくない結合雑音およびスパーを引き起こす金属の閉ループを生じる。したがって、電力／接地トレースルーティングは、各ＶＣＯコアのための一方の側のみから接続される。たとえば、図１の図示の実施形態では、上部コア１５０は、右側ビア接続１２２のみを通して電力トレース１１０に接続されるが、下部コア１５２は、左側ビア接続１３４のみを通して電力トレース１１０に接続される。したがって、ループを遮断するために、下部コア１５２のための電力トレース１１０への右側ビア接続１２４は切断され、上部コアのための電力トレース１１０への左側ビア接続１３２は切断される。同様に、上部コア１５０は、右側ビア接続１２０のみを通して接地トレース１１２に接続されるが、下部コア１５２は、左側ビア接続１３６のみを通して接地トレース１１２に接続される。この場合も、ループを遮断するために、下部コア１５２のための接地トレース１１２への右側ビア接続１２６は切断され、上部コアのための接地トレース１１２への左側ビア接続１３０は切断される。切断は、図１では「×」マークでマークされる。
【００１６】
[0017]したがって、上部コア１５０と下部コア１５２との電力／接地トレースは、直接金属接続なしで分離され、金属ループは形成されない。したがって、図１は、電力トレース１１０から下部コア１５２への電流フロー１４４と、電力トレース１１０から上部コア１５０への電流フロー１４６を示している。図２は、電力トレース２１０と接地トレース２１２とによって電力供給されるマルチコアＶＣＯ構造２００の別の実施形態である。図２は、上部コア２３０から接地トレース２１２への電流フロー２２２と、下部コア２３２から接地トレース２１２への電流フロー２２０とを示している。したがって、上部コア１５０は、右側で左側よりも多くの電流フロー１４６、２２２を有するが、下部コア１５２は、左側で右側よりも多くの電流フロー１４４、２２０を有する。したがって、別々に分析されるときに、各コア１５０、１５２は２つのノード１４０、１４２から流れる不整合電流を有する。
【００１７】
[0018]図１および図２の図示の実施形態では、２つのコアが別々に分析されるとき、上部コア１５０は、負ノード１４２上で正ノード１４０よりも大きい電流フローを有するが、下部コア１５２は、正ノード１４０上で負ノード１４２よりも大きい電流フローを有する。したがって、電流フローの差は、正の発振ノードと負の発振ノードとにおける振幅不整合につながる。しかしながら、２つのＶＣＯコア１５０、１５２が、正ノード１４０と負ノード１４２とを共有することによって（図１および図２に示されているように）並列に接続されているとき、振幅不整合は実質的に低減されるか、さらには場合によっては消去される。これは、追加コストなしで性能劣化を実質的に低減する。
【００１８】
[0019]代替実施形態では、電力／接地トレースのルーティングは、ＶＣＯコアの左側および右側からではなく、ＶＣＯコアの上部および下部から作られる。この代替実施形態は、非対称電流問題に対処することになる。しかしながら、この実施形態はまた、トレースのルーティングを困難にすることになり、電力／接地ＩＲドロップと、キャパシタバンクルーティングトレースへの他の結合とにより上部コアと下部コアとについて不整合を生じ得る。さらなる実施形態では、右側と左側の両方での対称ルーティングが使用されるが、中央では金属ループの遮断があり得る。
【００１９】
[0020]図３は、本発明の一実施形態による、マルチコアＶＣＯ中の電力／接地トレースルーティングによって引き起こされる結合および／または不整合を低減するための方法３００を示す機能流れ図である。図３の図示の実施形態では、電力／接地トレースルーティングは、一方の側のみから接続される。たとえば、ステップ３１０において、一方の側で、マルチコアＶＣＯの第１のコアのための電力／接地ビア接続を切断する。次いで、ステップ３２０において、他方の側で、マルチコアＶＣＯの第２のコアのための電力／接地ビア接続を切断する。したがって、図１および図２に示されている例では、上部コア１５０と下部コア１５２との電力／接地トレースは直接金属接続なしで分離され、金属ループは形成されない。しかしながら、２つのコアが別々に分析されるとき、上部コア１５０は、負ノード１４２上で正ノード１４０よりも大きい電流フローを有するが、下部コア１５２は、正ノード１４０上で負ノード１４２よりも大きい電流フローを有する。したがって、上記で説明したように、電流フローの差は、依然として、正の発振ノードと負の発振ノードとにおける振幅不整合につながる。したがって、振幅不整合を実質的に低減するかさらには消去するために、ステップ３３０において、マルチコアＶＣＯの第１のコアと第２のコアとを並列差動インダクタ構成に構成する。
【００２０】
[0021]本発明のいくつかの実施形態について上記で説明したが、本発明の多くの変形形態が可能である。たとえば、図示の実施形態が左側と右側とで電力／接地トレース接続を作るが、電力／接地トレース接続は、上部および下部から、または上部／下部と左側／右側の両方から作られ得る。さらに、様々な実施形態の特徴は、上記で説明した組合せとは異なる組合せで組み合わせられ得る。たとえば、電力／接地トレースのための接続がビアコネクタを用いて作られるが、ビアコネクタの代わりに、ワイヤ接続などの他の好適なコネクタが使用され得る。その上、明瞭なおよび簡単な説明のために、システムおよび方法の多くの説明が簡略化されている。多くの説明は、特定の規格の用語および構造を使用する。しかしながら、開示されるシステムおよび方法は、より広く適用可能である。
【００２１】
[0022]当業者は、本明細書で開示する実施形態に関して説明する様々な例示的なブロックおよびモジュールが様々な形態で実装され得ることを諒解されよう。いくつかのブロックおよびモジュールについて、概してそれらの機能に関して上記で説明した。そのような機能がどのように実装されるかは、全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。さらに、モジュール、ブロック、またはステップ内の機能のグループ化は、説明を簡単にするためのものである。本発明から逸脱することなく、特定の機能またはステップが１つのモジュールまたはブロックから移され得る。
【００２２】
[0023]本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素などのプロセッサ、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。さらに、本明細書で説明する実施形態および機能ブロックおよびモジュールを実装する回路は、様々なトランジスタタイプ、論理ファミリーおよび設計方法を使用して実現され得る。
【００２３】
[0024]開示した実施形態の上記の説明は、当業者が本発明を製作または使用できるように提供したものである。これらの実施形態への様々な変形は当業者には容易に明らかであり、本明細書で説明した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本明細書で提示する説明および図面は、本発明の現在好ましい実施形態を表し、したがって、本発明によって広く企図される主題を表すことを理解されたい。本発明の範囲は、当業者に明らかになり得る他の実施形態を完全に包含することと、したがって、本発明の範囲は、添付の特許請求の範囲以外のものによって限定されないこととをさらに理解されたい。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
マルチコアＶＣＯ中の結合および不整合を低減するための方法であって、前記方法は、
単一のノードを形成するために共有リード線をもつ並列差動インダクタ構成において複数のＶＣＯコア中で複数のインダクタを配置することと、
ここにおいて、前記複数のインダクタが少なくとも第１のインダクタと第２のインダクタとを含む、
電力／接地トレースを第１の側のみから前記第１のインダクタに接続することと、
電流ループを作ることを回避するために、前記電力／接地トレースを、前記第１の側とは異なる別の側のみから前記第２のインダクタに接続することと
を備える、方法。
［Ｃ２］
前記第１のインダクタに電力／接地トレースを接続することと、前記第２のインダクタに前記電力／接地トレースを接続することとが、
ビアコネクタを使用して前記第１のインダクタと前記第２のインダクタとに前記電力／接地トレースを接続すること
を備える、Ｃ１に記載の方法。
［Ｃ３］
前記ビアコネクタが、前記第１のインダクタのための１つの側と、前記第２のインダクタのための、前記第１の側とは異なる別の側とで切断される、Ｃ２に記載の方法。
［Ｃ４］
他のオンチップ構成要素への前記複数のインダクタの結合を絶縁するために前記複数のＶＣＯコアを囲むこと
をさらに備える、Ｃ１に記載の方法。
［Ｃ５］
マルチコア電圧制御発振器（ＶＣＯ）のシステムであって、前記システムは、
複数のＶＣＯコアと、各ＶＣＯコアが、少なくとも１つのインダクタとキャパシタおよびデバイスのバンクとを備え、各ＶＣＯコア中の前記少なくとも１つのインダクタが複数のインダクタを形成する、
ここにおいて、少なくとも第１のインダクタと第２のインダクタとを含む前記複数のインダクタが、単一のノードを形成するために、共有リード線をもつ並列差動インダクタ構成において配置された、
電力／接地トレースを第１の側のみから前記第１のインダクタに接続するように構成された第１のコネクタと、
電流ループを作ることを回避するために、前記電力／接地トレースを、前記第１の側とは異なる別の側のみから前記第２のインダクタに接続するように構成された第２のコネクタと
を備える、システム。
［Ｃ６］
前記第１のコネクタと前記第２のコネクタとがビアコネクタである、Ｃ５に記載のシステム。
［Ｃ７］
前記ビアコネクタが、前記第１のインダクタのための１つの側と、前記第２のインダクタのための、前記第１の側とは異なる別の側とで切断される、Ｃ５に記載のシステム。
［Ｃ８］
他のオンチップ構成要素への前記複数のインダクタの結合を絶縁するために前記複数のＶＣＯコアを囲むように構成されたガードリング
をさらに備える、Ｃ５に記載のシステム。
［Ｃ９］
前記ガードリングが、接地された金属ガードリングである、Ｃ８に記載のシステム。
［Ｃ１０］
結合および不整合を低減するように構成されたマルチコアＶＣＯ装置であって、前記装置が、
単一のノードを形成するために共有リード線をもつ並列差動インダクタ構成において、少なくとも第１のインダクタと第２のインダクタとを含む複数のインダクタを配置することによって、複数のＶＣＯコア中の前記複数のインダクタの間の結合および不整合を低減するための手段と、
電力／接地トレースを第１の側のみから前記第１のインダクタに接続するための手段と、
電流ループを作ることを回避するために、前記電力／接地トレースを、前記第１の側とは異なる別の側のみから前記第２のインダクタに接続するための手段と
を備える、マルチコアＶＣＯ装置。
［Ｃ１１］
前記第１のインダクタに接続するための前記手段と前記第２のインダクタに接続するための前記手段とがビアコネクタである、Ｃ１０に記載の装置。
［Ｃ１２］
他のオンチップ構成要素への前記複数のインダクタの結合を絶縁するために前記複数のＶＣＯコアを囲むための手段
をさらに備える、Ｃ１０に記載の装置。
【図１】
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【図２】
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【図３】
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