(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子の間の導通、遮断が切りかえ可能な半導体スイッチであって、
前記第１端子と前記第２端子の間に設けられたエンハンスメント型のＮチャンネルの第１トランジスタと、
電源電圧が供給されているとき、制御信号に応じたゲート電圧を前記第１トランジスタのゲートに印加可能に構成された第１バイアス回路と、
前記電源電圧が供給されない無電源状態において、前記第１端子と前記第２端子それぞれの電圧のうち低い方に応じた電圧を、前記第１トランジスタのゲートに印加可能に構成された第２バイアス回路と、
を備えることを特徴とする半導体スイッチ。
【請求項２】
前記第２バイアス回路は、
前記無電源状態において、前記第１端子と前記第２端子それぞれの電圧を通過させるゲート回路と、
前記ゲート回路を通過した前記第１端子と前記第２端子それぞれの電圧のうち低い方に応じた電圧を前記第１トランジスタのゲートに印加する比較回路と、
を含むことを特徴とする請求項１に記載の半導体スイッチ。
【請求項３】
前記ゲート回路は、
その第１電極が前記第１端子と接続され、前記無電源状態においてオンするようにそのゲートがバイアスされた第２トランジスタと、
その第１電極が前記第２端子と接続され、前記無電源状態においてオンするようにそのゲートがバイアスされた第３トランジスタと、
を含み、
前記比較回路は、前記第２トランジスタの第２電極の電圧と、前記第３トランジスタの第２電極の電圧のうち低い方を選択し、選択された一方に応じた電圧を前記第１トランジスタのゲートに印加することを特徴とする請求項２に記載の半導体スイッチ。
【請求項４】
前記第２トランジスタ、前記第３トランジスタはデプレッション型であり、
前記第２トランジスタ、前記第３トランジスタそれぞれのゲートは、下側の電源電圧が供給される電源ラインと接続されるとともに、抵抗を介して接地ラインと接続されることを特徴とする請求項３に記載の半導体スイッチ。
【請求項５】
前記比較回路は、
カソードが前記第２トランジスタの第２電極と接続され、アノードが前記第１トランジスタのゲートと接続された第１ダイオードと、
カソードが前記第３トランジスタの第２電極と接続され、アノードが前記第１トランジスタのゲートと接続された第２ダイオードと、
を含むことを特徴とする請求項３または４に記載の半導体スイッチ。
【請求項６】
前記第１バイアス回路は、前記第１端子の電圧と前記第２端子の電圧に追従して、前記第１トランジスタのゲート電圧を調節可能に構成されることを特徴とする請求項１から５のいずれかに記載の半導体スイッチ。
【請求項７】
前記第１バイアス回路は、
前記第１端子の電圧と前記第２端子の電圧に追従するトラッキング電圧を生成するトラッキング回路と、
前記制御信号を、前記トラッキング電圧に応じたハイレベル電圧と所定のローレベル電圧の２値にレベルシフトするレベルシフタと、
を含むことを特徴とする請求項１から６のいずれかに記載の半導体スイッチ。
【請求項８】
請求項１から７のいずれかに記載の半導体スイッチを備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチに関する。
【背景技術】
【０００２】
半導体デバイスが正常に動作するかを試験し、あるいはその不良箇所を特定するために、半導体試験装置（以下、単に試験装置、あるいはＡＴＥ：Automatic Test Equipment）が利用される。一般的に試験装置は、ＡＣ試験とＤＣ試験を行う。
【０００３】
ＡＣ試験では、パターン発生器、タイミング発生器によりテストパターンを発生し、ドライバによってテストパターンに応じたパターン信号（試験信号）を生成して被試験デバイス（ＤＵＴ）に供給する。パターン信号を受けたＤＵＴは、所定の信号処理を行い試験装置に対して出力する。試験装置は、タイミングコンパレータによってＤＵＴからの信号レベルを判定し、判定結果を期待値と比較することによってＤＵＴの機能の良否を判定する。
ＤＣ試験では、直流試験ユニットによって直流電圧（ＤＣ電圧）または電流信号をＤＵＴに供給し、ＤＵＴの入出力インピーダンス、漏電電流をはじめとするＤＣ特性を試験する。
【０００４】
ドライバ、タイミングコンパレータおよびＤＣ試験を行うＰＭＵは、ピンカード（ピンエレクトロニクスカード）、デジタルモジュールあるいはインタフェースカードと称されるボード上に設けられ、試験装置の本体と切り離し可能に構成される場合が多い。
【０００５】
図１は、一般的なピンカードの構成を示す図である。図１には、１つのデバイスピンに対応する１チャンネルのみが示されるが、実際には数百〜数千チャンネルが並列的に設けられる。
【０００６】
ピンカード２００のＩ／Ｏ端子Ｐｉｏは、ＤＵＴ１の対応するデバイスピンとケーブルおよび図示しないデバイスチャックを介して接続される。ピンカード２００は、ドライバＤＲ、タイミングコンパレータＴＣＰ、直流試験ユニットＰＭＵに加えて、２つのスイッチ（リレー）ＳＷ１、ＳＷ２を備える。スイッチＳＷ１、ＳＷ２は、ＡＣ試験とＤＣ試験を切りかえるために利用される。
【０００７】
ＡＣ試験時にはスイッチＳＷ１がオン、スイッチＳＷ２がオフされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と接続され、直流試験ユニットＰＭＵがＤＵＴ１から切り離される。
反対にＤＣ試験時にはスイッチＳＷ１がオフ、スイッチＳＷ２がオンされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と切り離され、直流試験ユニットＰＭＵがＤＵＴ１と接続される。
【０００８】
スイッチＳＷには、機械式リレーではなく、半導体スイッチが用いられる場合が多い。図２は、本発明者等が検討した半導体スイッチ８０の回路図である。半導体スイッチ８０は、トランジスタ８２およびその制御電極（ゲート）の電圧を制御するバイアス回路８４と、を含む。トランジスタ８２は、エンハンスメント型のＮチャンネルトランジスタであり、たとえばＭＩＳ（Metal Insulator Semiconductor）−ＨＥＭＴ（High Electron Mobility Transistor）などが用いられる。
【０００９】
図３（ａ）、（ｂ）は、ＨＥＭＴの電流電圧特性の一例を示す図である。ＨＥＭＴは、制御電極（ゲート）Ｇと、第１電極Ｅ１、第２電極Ｅ２を有する。第１電極と第２電極のうち、電位の高い方はドレインＤ、低い方はソースと称される。ＨＥＭＴはドレインソース間の電流のオン、オフを制御可能なデバイスであり、そのゲートソース間電圧が、所定のしきい値ＶＴＨを超えると、ターンオンする。図３（ａ）はエンハンスメント型の、図３（ｂ）はデプレッション型の電流電圧特性である。
【００１０】
図２に戻る。バイアス回路８４は、電源電圧ＶＤＤ、ＶＳＳを受け、トランジスタ８２のオン、オフを指示する制御信号ＶＣＮＴに応じて、トランジスタ８２のゲートソース間電圧ＶＧＳを制御する。
【００１１】
具体的にはバイアス回路８４は、制御信号ＶＣＮＴが第１レベル（たとえばハイレベル）であるときに、トランジスタ８２のゲートソース間にしきい値電圧ＶＴＨを超える電圧を印加する。また制御信号ＶＣＮＴが第２レベル（たとえばローレベル）であるときに、トランジスタ８２のゲートソース間に、しきい値電圧ＶＴＨより小さな電圧（たとえば０Ｖ）を印加する。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
バイアス回路８４は、正常な電源電圧ＶＤＤ、ＶＳＳが供給されているときには、制御信号ＶＣＮＴに応じて、トランジスタ８２を適切にオン、オフすることができる。ところが、電源電圧ＶＤＤ、ＶＳＳが供給されていないとき（無電源状態という）には、バイアス回路８４の出力はハイインピーダンス状態となり、その出力電圧、言い換えればトランジスタ８２のゲート電圧ＶＧは、０Ｖ（接地電圧）に固定される（もしくは不定となる）。
【００１３】
図２の半導体スイッチ８０において、出力端子Ｐ２が０Ｖであり、入力端子Ｐ１に可変電圧ＶＩＮが入力されるものとする。またＨＥＭＴのしきい値電圧ＶＴＨを１Ｖとする。
【００１４】
ＶＩＮ＞０Ｖ（たとえば５Ｖ）であるとき、第１電極Ｅ１の電位（５Ｖ）が第２電極Ｅ２の電位（０Ｖ）より高くなるため、第１電極Ｅ１がドレイン、第２電極Ｅ２がソースとなる。この場合、ＶＧＳ＝ＶＧ−ＶＳ＝０Ｖとなり、ＶＧＳ＜ＶＴＨであるからトランジスタ８２はオフとなる。
【００１５】
反対にＶＩＮ＜０Ｖ（たとえば−５Ｖ）であるとき、第１電極Ｅ１の電位（−５Ｖ）が第２電極Ｅ２の電位（０Ｖ）より低くなるため、第１電極Ｅ１がソース、第２電極Ｅ２がドレインとなる。この場合、ＶＧＳ＝ＶＧ−ＶＳ＝５Ｖとなり、ＶＧＳ＞ＶＴＨであるからトランジスタ８２はオンとなる。
【００１６】
このように、図２の半導体スイッチ８０では、無電源状態において、オン、オフ状態が入力端子Ｐ１、出力端子Ｐ２の電位に依存し、不定となる。しかしながら、たとえば図１のピンカード２００では、スイッチＳＷ１、ＳＷ２は無電源状態においてオフしていることが好ましい。ピンカード２００以外にも、無電源状態においてオフとなることが要求されるスイッチは多く存在する。
【００１７】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、無電源状態において確実にオフとなる半導体スイッチの提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、第１端子と第２端子の間の導通、遮断が切りかえ可能な半導体スイッチに関する。半導体スイッチは、第１端子と第２端子の間に設けられたエンハンスメント型の第１トランジスタと、電源電圧が供給されているとき、制御信号に応じたゲート電圧を第１トランジスタのゲートに印加可能に構成された第１バイアス回路と、電源電圧が供給されない無電源状態において、第１端子と第２端子それぞれの電圧のうち低い方に応じた電圧を、第１トランジスタのゲートに印加可能に構成された第２バイアス回路と、を備える。
【００１９】
この態様によると、無電源状態において、第１端子、第２端子の電圧の高低にかかわらず、第１トランジスタのゲートソース間電圧を、しきい値電圧より低くすることができ、確実にオフすることができる。
【００２０】
第２バイアス回路は、無電源状態において、第１端子と第２端子それぞれの電圧を通過させるゲート回路と、ゲート回路を通過した第１端子と第２端子それぞれの電圧のうち低い方に応じた電圧を第１トランジスタのゲートに印加する比較回路と、を含んでもよい。
【００２１】
ゲート回路は、その第１電極が第１端子と接続され、無電源状態においてオンするようにそのゲートがバイアスされた第２トランジスタと、その第１電極が第２端子と接続され、無電源状態においてオンするようにそのゲートがバイアスされた第３トランジスタと、を含んでもよい。比較回路は、第２トランジスタの第２電極の電圧と、第３トランジスタの第２電極の電圧のうち低い方を選択し、選択された一方に応じた電圧を第１トランジスタのゲートに印加してもよい。
【００２２】
第２トランジスタ、第３トランジスタはデプレッション型であり、第２トランジスタ、第３トランジスタそれぞれのゲートは、下側の電源電圧が供給される電源ラインと接続されるとともに、抵抗を介して接地ラインと接続されてもよい。
【００２３】
比較回路は、カソードが第２トランジスタの第２電極と接続され、アノードが第１トランジスタのゲートと接続された第１ダイオードと、カソードが第３トランジスタの第２電極と接続され、アノードが第１トランジスタのゲートと接続された第２ダイオードと、を含んでもよい。
【００２４】
第１バイアス回路は、第１端子の電圧と第２端子の電圧に追従して、第１トランジスタのゲート電圧を調節可能に構成されてもよい。
【００２５】
第１バイアス回路は、第１端子の電圧と第２端子の電圧に追従するトラッキング電圧を生成するトラッキング回路と、制御信号を、トラッキング電圧に応じたハイレベル電圧と所定のローレベル電圧の２値にレベルシフトするレベルシフタと、を含んでもよい。
【００２６】
本発明の別の態様は、半導体試験装置に関する。半導体試験装置は、上述のいずれかの半導体スイッチを備えてもよい。
【００２７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２８】
本発明のある態様によれば、無電源状態において確実にオフとなる半導体スイッチを提供できる。
【図面の簡単な説明】
【００２９】
【図１】一般的なピンカードの構成を示す図である。
【図２】本発明者等が検討した半導体スイッチの回路図である。
【図３】図３（ａ）、（ｂ）は、ＨＥＭＴの電流電圧特性の一例を示す図である。
【図４】実施の形態に係る半導体スイッチの回路図である。
【図５】半導体スイッチの具体的な構成を示す回路図である。
【図６】変形例に係る半導体スイッチの回路図である。
【図７】図７（ａ）、（ｂ）は、半導体スイッチを備えるセレクタの回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３１】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３２】
図４は、実施の形態に係る半導体スイッチ１０の回路図である。半導体スイッチ１０は、第１端子Ｐ１、第２端子Ｐ２、制御端子ＣＮＴを有し、制御端子ＣＮＴに入力される制御信号ＶＣＮＴに応じて、第１端子Ｐ１と第２端子Ｐ２の間の導通（オン）、遮断（オフ）が切りかえ可能に構成される。第１端子Ｐ１あるいは第２端子Ｐ２に入力される信号は、交流信号であってもよいし直流信号であってもよく、また電圧信号であると電流信号であるとを問わない。半導体スイッチ１０は、電源ライン３０Ｈ、３０Ｌと接続されており、図示しない電源から電源電圧ＶＤＤ、ＶＳＳが供給される。
【００３３】
半導体スイッチ１０は、第１トランジスタＭ１、第１バイアス回路１２、第２バイアス回路１４を備える。
【００３４】
第１トランジスタＭ１は、エンハンスメント型のＮチャンネルトランジスタであり、第１端子Ｐ１と第２端子Ｐ２の間に設けられる。具体的には第１トランジスタＭ１はＭＩＳ−ＨＥＭＴであり、その第１電極Ｅ１は第１端子Ｐ１と接続され、その第２電極Ｅ２は第２端子Ｐ２と接続される。
【００３５】
第１バイアス回路１２は、電源電圧ＶＤＤ、ＶＳＳが供給されているとき、制御信号ＶＣＮＴに応じて、第１トランジスタＭ１のゲート電圧ＶＧを、ハイレベル電圧ＶＧＨ、ローレベル電圧ＶＧＬの２値で切りかえ可能に構成される。第１バイアス回路１２は、制御信号ＶＣＮＴが第１レベル（たとえばハイレベル）のとき、ハイレベルのゲート電圧ＶＧＨを出力し、制御信号ＶＣＮＴが第２レベル（たとえばローレベル）のとき、ローレベルのゲート電圧ＶＧＬを出力する。第１端子Ｐ１、第２端子Ｐ２に生じうる電圧ＶＰ１、ＶＰ２の最大値をＶＭＡＸとするとき、トランジスタのしきい値電圧をＶＴＨとするとき、ハイレベル電圧ＶＧＨは、以下の式を満たすように定められる。
ＶＧＨ＞ＶＭＡＸ＋ＶＴＨ
またローレベル電圧ＶＧＬは、たとえば接地電圧ＶＧＮＤ（＝０Ｖ）である。さらに第１バイアス回路１２の出力は、電源電圧ＶＤＤ、ＶＳＳが供給されない無電源状態において、ハイインピーダンスとなる。
【００３６】
第１バイアス回路１２の構成は特に限定されず、公知技術を用いればよい。一般的には第１バイアス回路１２は、バッファ回路、レベルシフト回路、インバータ回路、もしくはそれらの組み合わせとして把握される。
【００３７】
一方、第２バイアス回路１４は、無電源状態において、第１端子Ｐ１と第２端子Ｐ２の電圧ＶＰ１、ＶＰ２のうち低い方に応じた電圧を、第１トランジスタＭ１のゲートに印加可能に構成される。
【００３８】
第２バイアス回路１４は、ゲート回路１６および比較回路１８を含む。
ゲート回路１６は、無電源状態において、第１端子Ｐ１と第２端子Ｐ２それぞれの電圧ＶＰ１、ＶＰ２を通過させる。本実施の形態では、電源電圧ＶＳＳにもとづいて無電源状態か否かを検出するものとするが、本発明はそれにはされず、それに代えてあるいはそれに加えて、電源電圧ＶＤＤにもとづいて無電源状態か否かを検出してもよい。つまりゲート回路１６は、電源電圧ＶＤＤ、ＶＳＳの少なくとも一方に応じて、通過と遮断が切りかえ可能であればよい。
【００３９】
比較回路１８は、ゲート回路１６を通過した第１端子Ｐ１と第２端子Ｐ２それぞれの電圧ＶＰ１、ＶＰ２のうち低い方に応じた電圧を第１トランジスタＭ１のゲートに印加する。
【００４０】
以上が半導体スイッチ１０の基本構成である。
図５は、半導体スイッチ１０の具体的な構成を示す回路図である。
ゲート回路１６は、第２トランジスタＭ２、第３トランジスタＭ３を含む。第２トランジスタＭ２の第１電極は、第１端子Ｐ１と接続される。第２トランジスタＭ２のゲートは、無電源状態においてオンするようにバイアスされている。第３トランジスタＭ３の第１電極が第２端子Ｐ２と接続され、無電源状態においてオンするようにゲートがバイアスされる。
【００４１】
第２トランジスタＭ２、第３トランジスタＭ３のゲートバイアスについて説明する。第２トランジスタＭ２、第３トランジスタＭ３はデプレッション型であり、図３（ｂ）に示すように負のしきい値電圧ＶＴＨを有する。
【００４２】
第２トランジスタＭ２、第３トランジスタＭ３のゲートは、負の下側電源電圧ＶＳＳ（＜０）が供給される電源ライン３０Ｌと接続される。またそれらのゲートは、抵抗Ｒ１を介して接地電圧ＶＧＮＤが与えられる接地ライン３２と接続される。
【００４３】
下側電源電圧ＶＳＳが供給されていないときには、第２トランジスタＭ２、第３トランジスタＭ３のゲートには、抵抗Ｒ１を介して接地電圧ＶＧＮＤ（＝０Ｖ）が供給される。したがって無電源状態では、第２トランジスタＭ２、第３トランジスタＭ３それぞれにおいてＶＧＳ＞ＶＴＨとなり、オンとなる。つまり無電源状態では、第２トランジスタＭ２の第２電極Ｅ２の電圧は、第１端子Ｐ１の電圧ＶＰ１と実質的に等しくなり、第３トランジスタＭ３の第２電極Ｅ２の電圧は、第２端子Ｐ２の電圧ＶＰ２と実質的に等しくなる。
【００４４】
反対に電源電圧ＶＳＳが供給されているときには、第２トランジスタＭ２、第３トランジスタＭ３のゲートには、負電圧ＶＳＳが供給される。下側電源電圧ＶＳＳは、しきい値電圧ＶＴＨより低く、したがって第２トランジスタＭ２、第３トランジスタＭ３はオフとなる。
【００４５】
比較回路１８は、第２トランジスタＭ２の第２電極Ｅ２の電圧（つまりＶＰ１）、第３トランジスタＭ３の第２電極Ｅ２の電圧（つまりＶＰ２）のうち低い方を選択し、選択された一方に応じた電圧を第１トランジスタＭ１のゲートに印加する。
【００４６】
比較回路１８の機能は、いわゆる最小値選択回路により実現可能である。たとえば最小値選択回路は、２つのダイオードＤ１、Ｄ２の組み合わせで構成できる。第１ダイオードＤ１のカソードは、第２トランジスタＭ２の第２電極Ｅ２と接続され、第２ダイオードＤ２のカソードは、第３トランジスタＭ３の第２電極Ｅ２と接続される。第１ダイオードＤ１、第２ダイオードＤ２のアノードは、第１トランジスタＭ１のゲートと接続される。この構成では、無電源状態において第１トランジスタＭ１のゲート電圧ＶＧは、ｍｉｎ（ＶＰ１，ＶＰ２）＋ＶＦとなる。ｍｉｎ（）は小さい方を選択する関数を表す。ＶＦは、ダイオードの順方向電圧であり、シリコンダイオードの場合０．６Ｖ程度となる。
【００４７】
なお第２バイアス回路１４の構成は図５のそれに限定されず、当業者であれば、同等の機能を有する別の回路を設計可能である。
【００４８】
以上が半導体スイッチ１０の構成である。続いてその動作を、電源電圧ＶＤＤ、ＶＳＳが供給される通常状態と、電源電圧ＶＤＤ、ＶＳＳが供給されない無電源状態に分けて説明する。
【００４９】
（通常状態）
通常状態では、第２トランジスタＭ２、第３トランジスタＭ３のゲートに、下側電源電圧ＶＳＳ（＜ＶＴＨ）が供給され、第２トランジスタＭ２、第３トランジスタＭ３はオフする。したがって第２バイアス回路１４の出力はハイインピーダンスとなり、第１トランジスタＭ１のゲート電圧には影響を与えない。
【００５０】
そして第１トランジスタＭ１のゲート電圧は、第１バイアス回路１２によってハイレベル電圧ＶＧＨ、ローレベル電圧ＶＧＬの２値で切りかえられ、それにより第１トランジスタＭ１のオン、オフが制御される。
【００５１】
（無電源状態）
無電源状態では、第１バイアス回路１２の出力はハイインピーダンスとなる。一方、第２バイアス回路１４においては、第２トランジスタＭ２、第３トランジスタＭ３がオンとなり、第１端子Ｐ１と第２端子Ｐ２のうち低い方の電圧が選択される。
【００５２】
ＶＰ１＞ＶＰ２であるとき、第１トランジスタＭ１は、第１電極Ｅ１がドレイン、第２電極Ｅ２がソースとなる。そして第１トランジスタＭ１のゲートには、ＶＰ２に応じた電圧ＶＰ２＋ＶＦが印加される。このとき第１トランジスタＭ１のゲートソース間電圧ＶＧＳ＝ＶＧ−ＶＳ＝（ＶＰ２＋ＶＦ）−ＶＰ２＝ＶＦとなり、電圧ＶＰ２には依存しない。これは、第１トランジスタＭ１のゲートソース間がダイオードによりクランプされていると把握することもできる。ＶＦ＝０．６Ｖ、ＶＴＨ＝１Ｖとすると、ＶＦ＜ＶＴＨであるから、第１トランジスタＭ１は、電圧ＶＰ２にかかわらずオフとなる。
【００５３】
反対にＶＰ１＜ＶＰ２であるとき、第１トランジスタＭ１は、第１電極Ｅ１がソース、第２電極Ｅ２がドレインとなる。そして第１トランジスタＭ１のゲートには、ＶＰ１に応じた電圧ＶＰ１＋ＶＦが印加される。このとき第１トランジスタＭ１のゲートソース間電圧ＶＧＳ＝ＶＧ−ＶＳ＝（ＶＰ１＋ＶＦ）−ＶＰ１＝ＶＦとなる。ＶＦ＜ＶＴＨであるから、第１トランジスタＭ１は電圧ＶＰ１にかかわらずオフとなる。
【００５４】
以上が半導体スイッチ１０の動作である。
【００５５】
半導体スイッチ１０によれば、通常状態では、制御電圧ＶＣＮＴに応じて第１トランジスタＭ１のオン、オフを切りかえることができる。反対に無電圧状態では、第１端子Ｐ１、第２端子Ｐ２の電圧ＶＰ１、ＶＰ２の大小関係、およびそれらの電圧レベルにかかわらず、第１トランジスタＭ１を確実にオフすることができる。
【００５６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５７】
（第１変形例）
図６は、第１変形例に係る半導体スイッチ１０ａの回路図である。図４、図５の半導体スイッチ１０では、第１バイアス回路１２が通常状態において生成するハイレベル電圧ＶＧＨが所定値であるものとした。これに対して、図６の変形例において第１バイアス回路１２ａは、ハイレベル電圧ＶＧＨを第１端子Ｐ１、第２端子Ｐ２の電圧ＶＰ１、ＶＰ２に追従可能に構成される（トラッキング機能という）。
【００５８】
第１バイアス回路１２ａは、トラッキング回路２０およびレベルシフタ２２を含む。
【００５９】
トラッキング回路２０は、第１端子Ｐ１の電圧ＶＰ１と第２端子Ｐ２の電圧ＶＰ２に追従するトラッキング電圧ＶＴＲを生成する。試験装置２は、制御信号ＶＣＮＴをトラッキング電圧ＶＴＲに応じたハイレベル電圧ＶＧＨと所定のローレベル電圧ＶＧＬの２値にレベルシフトする。
【００６０】
図６のレベルシフタ２２は、直列に接続されたデプレッション型のＰチャンネルトランジスタＤＭＰ１、エンハンスメント型のＮチャンネルトランジスタＥＭＮ１および抵抗Ｒ２を含む。トランジスタＤＭＰ１のゲートドレイン間は結線される（ダイオード接続）。制御信号ＶＣＮＴがハイレベルのときトランジスタＥＭＮ１はオンであり、レベルシフタ２２の出力すなわち第１トランジスタＭ１のゲート電圧ＶＧは、ローレベル電圧ＶＧＬとなる。制御信号ＶＣＮＴがローレベルのとき、トランジスタＥＭＮ１はオフであり、レベルシフタ２２の出力電圧ＶＧは、トラッキング電圧ＶＴＲに応じたハイレベル電圧ＶＧＨとなる。
【００６１】
なおレベルシフタ２２は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のインバータをはじめとする公知回路であってもよい。
【００６２】
トラッキング回路２０は、第１ソースフォロア２４、第２ソースフォロア２６、出力バッファ２８を含む。
【００６３】
第１ソースフォロア２４は、第１端子Ｐ１の電圧ＶＰ１に応じた電圧ＶＰ１’を出力する。第１ソースフォロア２４は、デプレッション型のＮチャンネルトランジスタＤＭＮ１、電流源ＣＳ１、エンハンスメント型のＮチャンネルトランジスタＥＭＰ１を含む。トランジスタＤＭＮ１のゲートには、第１端子Ｐ１の電圧ＶＰ１が入力され、そのソースには、負荷である電流源ＣＳ１が接続される。トランジスタＥＭＰ１は、電圧ＶＰ１が過電圧となったときにトランジスタＤＭＮ１のゲートに大電流が流入するのを防止するための保護トランジスタである。
【００６４】
第２ソースフォロア２６は、第１ソースフォロア２４と同様に構成され、第２端子Ｐ２の電圧ＶＰ２に応じた電圧ＶＰ２’を出力する。出力バッファ２８は、電圧ＶＰ１’、ＶＰ２’のうち低い方を選択し、選択された電圧に応じたトラッキング電圧ＶＴＲを出力する。たとえば出力バッファ２８は、デプレッション型のＰチャンネルトランジスタＤＭＰ２、ＤＭＰ３、抵抗Ｒ３、Ｒ４、電流源ＣＳ３を含む。
【００６５】
以上が変形例に係る半導体スイッチ１０ａの構成である。この半導体スイッチ１０ａによれば、通常動作時におけるハイレベル電圧ＶＧＨが、第１端子Ｐ１と第２端子Ｐ２それぞれの電圧ＶＰ１、ＶＰ２のうち、低い方に追従して変化する。これにより、第１トランジスタＭ１のゲートソース間電圧が一定に保たれる領域を拡大でき、したがってオン抵抗が一定となる範囲を広げることができる。
【００６６】
（第２変形例）
第１トランジスタＭ１やその他のトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などで構成してもよく、トランジスタの種類は、半導体スイッチに要求される仕様、たとえば通過帯域等に応じて選択すればよい。
【００６７】
（用途）
最後に半導体スイッチ１０の用途を説明する。半導体スイッチ１０は、図１のピンカード２００のスイッチＳＷ１、ＳＷ２として好適に利用できる。
【００６８】
そのほか、半導体スイッチ１０は、複数個を組み合わせることで、セレクタやマルチプレクサを構成できる。
図７（ａ）、（ｂ）は、半導体スイッチ１０を備えるセレクタの回路図である。図７（ａ）のセレクタ５０ａは、１入力Ｎ出力であり、第１端子Ｐ１が共通の入力端子ＩＮに接続された複数Ｎ個の半導体スイッチ１０＿１〜１０＿Ｎを備える。複数の半導体スイッチ１０＿１〜１０＿Ｎの第２端子Ｐ２は、対応する出力端子ＯＵＴ１〜ＯＵＴＮと接続される。図７（ａ）には、Ｎ＝３の、ＳＰ３Ｔ（Single Pole Triple Throw）のスイッチが示される。本発明はＮ＝２のＳＰＤＴ（Single Pole Double Throw）や、Ｎ＝４のＳＰ４Ｔなどにも適用可能である。
【００６９】
図７（ｂ）のセレクタ５０ｂは、Ｎ入力１出力であり、第２端子Ｐ２が共通の出力端子ＯＵＴに接続された複数Ｎ個の半導体スイッチ１０＿１〜１０＿Ｎを備える。複数の半導体スイッチ１０＿１〜１０＿Ｎの第１端子Ｐ１は、対応する入力端子ＩＮ１〜ＩＮＮと接続される。図７（ｂ）には、Ｎ＝３の、ＤＰＳＴ（Dual Pole Single Throw）のスイッチが示される。本発明はＮ＝３の３ＰＳＴ（Triple Pole Single Throw）や、Ｎ＝４の４ＰＳＴなどにも適用可能である。
【００７０】
図７（ａ）、（ｂ）のセレクタ５０ａ、５０ｂは、半導体試験装置のピンスイッチに好適に使用できる。
【００７１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００７２】
１…ＤＵＴ、２…試験装置、２００…ピンカード、Ｐｉｏ…Ｉ／Ｏ端子、ＤＲ…ドライバ、ＴＣＰ…タイミングコンパレータ、１０…半導体スイッチ、Ｍ１…第１トランジスタ、１２…第１バイアス回路、１４…第２バイアス回路、１６…ゲート回路、１８…比較回路、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、２０…トラッキング回路、２２…レベルシフタ、２４…第１ソースフォロア、２６…第２ソースフォロア、２８…出力バッファ、３０…電源ライン、３２…接地ライン、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｐ１…第１端子、Ｐ２…第２端子、Ｅ１…第１電極、Ｅ２…第２電極、８０…半導体スイッチ、８２…トランジスタ、８４…バイアス回路。
【図１】
0006306962.tif 000002
【図２】
0006306962.tif 000003
【図３】
0006306962.tif 000004
【図４】
0006306962.tif 000005
【図５】
0006306962.tif 000006
【図６】
0006306962.tif 000007
【図７】
0006306962.tif 000008