(57)【特許請求の範囲】
【請求項１】
インデックスｊによって索引される複数のＮ個の隣接した同一のブロックを備える集積回路（１０、８０）であって、現在ブロック（Ｂｊ）が、直前のブロック（Ｂｊ−１）および次のブロック（Ｂｊ＋１）に接続され、
各ブロックが、
−インデックスｉによって索引されるＮ個の順序付けられた入力（Ｅｉ（ｊ））であって、同じインデックスの前記直前のブロック（Ｂｊ−１）のＮ個の出力に接続されている入力と、
−インデックスｉによって索引されるＮ個の順序付けられた出力（Ｓｉ（ｊ））であって、同じインデックスの前記次のブロック（Ｂｊ＋１）の前記Ｎ個の入力に接続されている出力と、
を備える識別回路（Ｉｊ）を備えるとともに、
−ｉ≠Ｎの場合の、前記現在ブロック（Ｂｊ）の各入力ｉである（Ｅｉ（ｊ））が、インデックスｉによって索引される経路（Ｌｉ）によって、前記現在ブロックの前記出力ｉ＋１である（Ｓｉ＋１（ｊ））に接続され、
−前記現在ブロック（Ｂｊ）の最後の入力Ｎである（ＥＮ（ｊ））が、前記現在ブロックのどの出力にも接続されず、
−前記現在ブロック（Ｂｊ）の第１の出力１である（Ｓ１（ｊ））が、前記現在ブロックのどの入力にも接続されず、かつ、
各ブロック（Ｂ）が、
−少なくとも１つの接続パッド（Ｐａｄ０）と、
−インデックスｉによって索引されるＮ個の論理ゲート（Ｐｉ）であって、それぞれが、第１の入力（Ｐｉｎ１（ｉ））と、第２の入力（Ｐｉｎ２（ｉ））と、出力（Ｐｏｕｔ（ｉ））と、を備える論理ゲート（Ｐｉ）と、
−インデックスｉによって索引されるＮ個のバスであって、それぞれが、前記Ｎ個のブロックすべてを通って延在するラインを備え、それぞれが、単一の論理ゲート（Ｐｉ）の前記出力（Ｐｏｕｔ（ｉ））に接続され、かつ、前記接続パッドが前記識別回路および前記論理ゲートを介して結合しているバスと、
をさらに備え、その結果、
−前記論理ゲート（Ｐｉ）の前記第１の入力（Ｐｉｎ１（ｉ））がすべて、前記接続パッドに接続され、
−論理ゲート（Ｐｉ）の第２の入力（Ｐｉｎ２（ｉ））がそれぞれ、前記識別回路（Ｉ）の単一の経路（Ｌｉ）に接続されている、集積回路（１０、８０）。
【請求項２】
−前記複数の隣接したブロックの１つの端に位置する前記第１のブロック（Ｂ１）の前記識別回路（Ｉ１）が、
−前記第１の入力１である（Ｅ１（１））が、論理レベル「１」を受け、かつ、
−ｉ＝２〜Ｎの場合の、前記入力ｉである（Ｅｉ（１））が、論理レベル「０」を受けるようになっているとともに、
−各ブロックの前記識別回路の前記第１の出力１である（Ｓ１）であって、前記ブロックのどの入力にも接続されていない出力が、論理レベル「０」を受け、
その結果、ブロック（Ｂｊ）の各識別回路（Ｉｊ）の前記入力の前記論理レベルの順序付けられたシーケンス（Ａｊ）が、前記ブロックの独自の識別子を構成する、
請求項１に記載の集積回路。
【請求項３】
ブロック（Ｂｊ）の識別回路（Ｉｊ）の前記入力の前記論理レベルの前記順序付けられたシーケンス（Ａｊ）が、前記ブロック（Ｂｊ）のアドレスを構成する、請求項２に記載の集積回路。
【請求項４】
各識別回路（Ｉｊ）に対応付けられた読出し回路（Ｒｊ）であって、前記識別回路（Ｉｊ）の各入力（Ｅｉ（ｊ））の前記論理レベルをサンプリングするように構成された読出し回路（Ｒｊ）をさらに備える、請求項２または３に記載の集積回路。
【請求項５】
−前記複数の隣接したブロックの１つの端に位置し、直前のブロックに接続されていない第１の入力である（Ｅ１（１））を有する前記第１のブロック（Ｂ１）の前記識別回路（Ｉ１）が、
−ｉ＝２〜Ｎの場合の、前記入力ｉである（Ｅｉ（１））が、論理レベル「０」を受け、かつ、
−前記第１の入力１である（Ｅ１（ｊ））が、論理レベル「１」を受けるようになっているとともに、
−各ブロック（Ｂ）の前記識別回路（Ｉ）の前記第１の出力である（Ｓ１）であって、前記ブロックのどの入力にも接続されていない前記第１の出力１である（Ｓ１）が、論理レベル「０」を受け、かつ、
−前記Ｎ個の論理ゲートが、「ｏｒ」ゲートであり、その結果、インデックスｊによって索引されるブロック（Ｂｊ）の前記識別回路（Ｉｊ）が、インデックスｊによって索引される単一のバス（Ｂｕｓｊ）に前記接続パッド（ｐａｄ０）を接続する経路設定機能を実行する、請求項１〜４のいずれか一項に記載の集積回路。
【請求項６】
前記Ｎ個の同一のブロックが行ブロックと呼ばれるものであり、さらにそれぞれが、行（１０２）および列（１０３）を備えるマトリクス配列回路（１１０）に対応付けられるように意図された少なくとも１つの行ドライバ（ＤＬ）であって、複数の行に注入される複数の信号か、または、複数の行から発せられる複数の信号を処理するように構成された行ドライバ（ＤＬ）を備える、請求項５に記載の集積回路。
【請求項７】
前記Ｎ個の同一のブロックが列ブロックと呼ばれるものであり、さらにそれぞれが、行（１０２）および列（１０３）を備えるマトリクス配列回路（１１０）に対応付けられるように意図された少なくとも１つの列ドライバ（ＤＣ）であって、複数の列に注入される複数の信号か、または、複数の列から発せられる複数の信号を処理するように構成された列ドライバ（ＤＣ）を備える、請求項５に記載の集積回路。
【請求項８】
１つの接続パッド（ｐａｄ０）が、インデックスｉによって索引されるＮ個の一般的機能（Ｆｉ）であって、前記Ｎ個の同一のブロックからなる制御回路のすべてに分散されている一般的機能に対応付けられるとともに、
−各バス（Ｂｕｓｉ）が、関連する一般的機能（Ｆｉ）を、前記ブロックの前記ドライバに伝送することができ、
−一般的機能（Ｆｉ）が、前記接続パッドを、前記一般的機能（Ｆｉ）に対応づけられた前記バス（Ｂｕｓｉ）に接続している前記ブロックの前記接続パッドにおいて注入される、請求項６または７に記載の集積回路。
【請求項９】
複数の接続パッドであって、それぞれが、Ｎ個の一般的機能に対応付けられた接続パッドを備える、請求項８に記載の集積回路。
【請求項１０】
前記一般的機能（Ｆ１、Ｆ２、Ｆ３）が、「チップ選択」機能、および／または「パワーダウン」機能、および／または「リセット」機能から選択される、請求項８または９に記載の集積回路。
【請求項１１】
請求項６〜１０のいずれか一項に記載の集積回路と、マトリクス配列回路（１１０）と、少なくとも１つのドライバ（ＤＣ’、ＤＬ’）を備える複数のＭ個の同一のブロック（Ｃ’、Ｌ’）と、を備える、一体型アセンブリ（１００）。
【請求項１２】
一般的機能に対応付けられた少なくとも１つのバスが、前記一般的機能を、前記Ｍ個の同一のブロックからなる前記制御回路（ＤＣ’、ＤＬ’）に分散する、請求項１１に記載の一体型アセンブリ（１２０）。
【請求項１３】
放射線検出器を構成し、前記マトリクス配列回路が、放射線を電気信号に変換するように意図された画素を備える、請求項１１または１２に記載の一体型アセンブリ。
【請求項１４】
メモリ回路を構成し、前記マトリクス配列回路が、情報を格納するように意図された記憶場所を備える、請求項１１または１２に記載の一体型アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、あるパターンから別のパターンに電気ラインが接続可能であるように、一部を重複させながら複数回繰り返されたパターンから作製された集積回路の分野に関する。これらのパターンは、継ぎ合わせられたパターンと言われる。
【０００２】
本発明は、撮像器、ディスプレイもしくは検出器、またはメモリ回路のような、あらゆるタイプの継ぎ合わせられた回路で適用可能である。
【背景技術】
【０００３】
集積回路は一般に、フォトリソグラフィプロセスを用いて単結晶シリコン、ポリシリコンまたは非晶質シリコンウエハから作製される。このプロセスはマスクを使用し、このマスクを通して、ウエハの上に堆積された感光材料（フォトレジスト）の層の露光用の光が通過する。このリソグラフィステップに続いて、次に、ウエハは、エッチングされて材料が除去され、回路の表面に立体的なパターンを形成する。露光／エッチングプロセスは、様々な構成層からなるパターンの回路を生成するために、複数回行われる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路によっては、フォトリソグラフィ装置（ステッパー）のマスクのサイズよりもサイズが大きいものがある。具体的には、今日のリソグラフィプロセスで使用されているマスクまたはレチクルは、サイズ的には約数センチメートル四方である。一方、撮像器回路によっては、面積が広いもの、例えば、１００ｃｍ２以上のものがある。
【０００５】
回路が、同一の素子（典型的には、マトリクス配列構造の、例えば、撮像器、ディスプレイもしくはセンサ、またはメモリ）を備える場合、１つの解決策は、回路を同一のブロックに分割することであり、このブロックは、単一のマスクを１方向または２方向に複数回ずらせて作製される。このプロセスは、「フィールドつなぎ」または単に「継ぎ合わせ」と呼ばれる。言いかえれば、回路は、１枚または複数枚のマスクを通して半導体ウエハを複数回露光することにより形成される。それぞれの露光により、回路の多数の要素、例えば、イメージセンサのマトリクス配列ゾーンの継ぎ合わせの場合には、数十、何百、さらには何千もの画素を作製することが可能になる。ブロック間の電気的接続が確実に一部重複するように、様々なブロックが重ね合わされている。
【０００６】
図１は、１つの例示的な、ブロックＡ、Ｌ’およびＣ’を備えるマトリクス配列の「継ぎ合わせられた回路」１０１について説明しており、ブロックＡ、Ｌ’およびＣ’はそれぞれ、複数回繰り返されたパターンに相当する。図１では、わかり易くするために、各ブロックは分離されて示されているが、実際には、電気的接続を確保するためにそれらは一部重複している。マトリクス配列回路１０１は、例えば、（ＬＣＤ画面のような）ディスプレイ、（Ｘ線検出器のような）検出器、または（フラッシュＣＭＯＳメモリ回路のような）メモリ回路である。
【０００７】
ブロックＡは、行と、列と、行および列の交点に位置する画素と、から構成され、これらが実際のマトリクス配列を形成する。例えば、ブロックＡは、１０×１０から１００×１００の画素を含むことがあり、完全なマトリクス配列は、場合によっては数千の行および列を備える。
【０００８】
ブロックＬ’およびＣ’は、行および列のアドレスを指定するための回路を備え、このような回路は一般に、「ドライバ」と呼ばれる。
【０００９】
これらのブロックは、マトリクス配列の周辺部の垂直な２辺に位置している。例えば、ブロックＬ’は、行ドライバを備え、ブロックＣ’は、列ドライバを備えている。１つのブロック、Ｌ’またはＣ’は、複数のドライバを備える場合があり、各ドライバが複数の行または列を制御する。行ドライバは、マトリクス配列回路１０１がアドレス指定する間に、複数の行の電気命令信号を処理するように構成されており、これらの信号は、行に注入される信号であるか、または、行から発せられて、マトリクス配列回路のタイプに応じて処理するために収集される信号である。列ドライバについてもまた同様である。ブロックＤは、特定の機能をもたない物理的に矩形の角部である。
【００１０】
したがって、図１のマトリクス配列回路は、３×３のブロックＡと、例えば、行をアドレス指定する３つのブロックＬ’と、例えば、列をアドレス指定する３つのブロックＣ’と、から構成されている。
【００１１】
ブロックＡ、Ｌ’およびＣ’は、本来互いに同一である。なぜなら、それらは同じパターンから生成され、したがって、互いに区別することができないからである。用途によっては、様々なブロックを互いに識別することが有利な場合がある。
【００１２】
第１の簡単な解決策は、追加の接続パッドを用いてブロックを互いに区別することにある。しかし、この解決策は、すでに非常に高密度に相互接続されている、多数の画素を備えるマトリクス配列回路をさらに複雑化する。
【００１３】
画素の識別規模で、米国特許第７２９２８７６２号明細書は、所与の列の各画素の識別回路について記載しており、この回路は、画素のランクが列内で上がるときに増分する加算器を備える。この回路は、能動部品に依拠しており、そのため電力供給が必要であるという欠点がある。
【００１４】
さらに、列ドライバおよび行ドライバは、機能信号と呼ばれるある一定の信号であって、マトリクス配列の周辺部に位置する接続パッドを介して列ドライバおよび行ドライバを制御するのに必要な信号を受信する。すべての回路の一般的機能は、例えば、チップ選択（ＣＨＩＰ  ＳＥＬＥＣＴ）機能（回路の電源投入）、パワーダウン（ＰＯＷＥＲ  ＤＯＷＮ）機能（低電力モード）、リセット（ＲＥＳＥＴ）機能（デジタル部分のリセット）、およびズーム機能である。これらのパッドは、列ドライバおよび行ドライバを外部の回路に接続することができる。
【００１５】
これらの機能は、一般的であり、同一のブロック（Ｌ’またはＣ’）のすべてのドライバにより使用される。
【００１６】
マスキング技法は、ブロックごとに同一であるが、各ブロックに対して接続パッドの繰り返しを必要とする。したがって、すべての同一のブロックを通って延在する専用のバスにわたって、機能１であるＦ１を分散させるためには、１ブロックにつき１つの接続パッド１であるｐａｄ１を介してこの機能を注入することが必要である。したがって、従来技術によれば、１ブロック当たり、１機能につき１つのパッドがある。図２に図示したように、３つの同一のブロックＬ’、および３つの機能、すなわち機能１であるＦ１、機能２であるＦ２、および機能３であるＦ３には、接続パッドである、ｐａｄ１、ｐａｄ２およびｐａｄ３からそれぞれ分散されている。欠点は、この方法には、多数のパッドが必要であることである。
【課題を解決するための手段】
【００１７】
本発明は、少ない数の接続パッドで、対応付けられたバスにわたって上記の機能を経路設定する純粋に受動的なブロック識別回路を提供することにより、前述の欠点を改善することを目的とする。
【００１８】
非限定的な例として与えられる、添付図面に関する以下の詳細な説明を読めば、本発明の他の特徴、目的、および利点が明らかになるであろう。
【図面の簡単な説明】
【００１９】
【図１】例示的なマトリクス配列の、継ぎ合わせられた回路を説明する。
【図２】従来技術による一般的機能分散体系を図示しており、各機能が１つの接続パッドを使用している。
【図３】本発明による集積回路１０を図示する。
【図４】ブロックＢｊの識別回路Ｉｊの１つの動作モードを図示する。
【図５】ブロックＢｊの各識別回路Ｉｊに対応付けられた読出し回路Ｒｊを備える、本発明による集積回路を図示する。
【図６】１つの実施形態を説明しており、図１に説明したような、少なくとも１つの行ドライバを備えるタイプＢの同一のブロックに識別回路が対応付けられている。
【図７】別の実施形態を説明しており、図１に説明したような、少なくとも１つの列ドライバを備えるタイプＣの同一のブロックに識別回路が対応付けられている。
【図８】経路設定機能を実行する、本発明による集積回路のトポロジーを図示する。
【図９】本発明による集積回路の動作の１つの例を図示する。
【図１０】本発明による機能分散体系を概略的に示す。
【図１１】本発明による集積回路の１つの変形例を図示する。
【図１２】本発明による集積回路の別の変形例を図示する。
【図１３】イメージセンサの４つの３Ｔ画素を概略的に示す。
【図１４】本発明によるイメージセンサを図示する。
【図１５】従来技術によるイメージセンサを図示する。
【発明を実施するための形態】
【００２０】
図３は、本発明を理解できるようにするための集積回路１０を図示する。回路１０は、インデックスｊによって索引される複数のＮ個の隣接した同一のブロックＢを備える。現在ブロックＢｊは、直前のブロックＢｊ−１および次のブロックＢｊ＋１に電気的に接続されている。概略図をわかり易くするために、図３では、ブロックが図式化され、分離されているが、ラインが集積回路にわたって導通するように、マスキング後には一部が重複している。
【００２１】
各ブロックは、本発明の第１の態様により、同一のブロックＢを互いに区別することを意図した識別回路Ｉｊを備える。識別回路Ｉｊは、インデックスｉによって索引されるＮ個の順序付けられた入力Ｅｉ（ｊ）を備え、この入力は、同じインデックスの直前のブロックＢｊ−１のＮ個の出力に接続されている。これは、ブロックの一部重複により、入力Ｅｉ（ｊ）が出力Ｓｉ（ｊ−１）に電気的に接続されていることを意味する。識別回路Ｉｊは、インデックスｉによって索引されるＮ個の順序付けられた出力Ｓｉ（ｊ）もまた備え、この出力は、同じインデックスの次のブロックＢｊ＋１のＮ個の入力に接続されている。これは、ブロックの一部重複により、出力Ｓｉ（ｊ）が入力Ｅｉ（ｊ＋１）に電気的に接続されていることを意味する。
【００２２】
ブロックＢｊの入力と、同じインデックスのブロックＢｊ−１の出力との間、およびブロックＢｊの出力と、同じインデックスのブロックＢｊ＋１の入力との間には、電気的導通がある。
【００２３】
ｉ≠Ｎの場合の、現在ブロックＢｊの各入力ｉであるＥｉ（ｊ）は、インデックスｉによって索引される経路Ｌｉによって、現在ブロックの出力ｉ＋１であるＳｉ＋１（ｊ）に接続される。現在ブロックＢｊの最後の入力ＮであるＥＮ（ｊ）は、現在ブロックのどの出力にも接続されていない。また、現在ブロックＢｊの第１の出力１であるＳ１（ｊ）は、現在ブロックのいずれの入力にも接続されていない。
【００２４】
経路とは、導電体を意味する。上記の識別回路のトポロジーは、すべてのブロックについて同一であり、したがって、マスクパターン上に引かれた経路は、各ブロックでノッチ１つ分だけずれている。
【００２５】
図３は、Ｎ＝４の場合の識別回路のトポロジーを概略的に示すが、当然ながら、この原理は任意のＮに対して一般化される。Ｎ個のブロックに対して、１ブロックにつきＮ個の経路Ｌ１、．．．Ｌｉ、．．．ＬＮがあり、これらの経路は、ブロックの入力から数えられる。
【００２６】
識別回路を他の素子と組み合わせて使用して、少なくとも１つの接続パッドとバスとの間で経路設定を実現する。
【００２７】
図８は、本発明による集積回路のトポロジーを図示する。集積回路８０の各ブロックＢは、少なくとも１つの接続パッドＰａｄ０と、インデックスｉによって索引されるＮ個の論理ゲートＰｉであって、それぞれが、第１の入力Ｐｉｎ１（ｉ）と、第２の入力Ｐｉｎ２（ｉ）と、出力Ｐｏｕｔ（ｉ）と、を備える論理ゲートと、Ｎ個のバスであって、それぞれが、Ｎ個のブロックすべてを通って延在するラインを備えるとともに、それぞれが、単一の論理ゲートＰｉの出力Ｐｏｕｔ（ｉ）に接続されているバスと、をさらに備える。
【００２８】
バスは、すべてのブロックＢを通過する導電性のラインであって、ブロックＢから、例えば、列ドライバまたは行ドライバから他の回路に電気信号を搬送するように意図されたラインである。本発明のこの態様によれば、接続パッドＰａｄ０は、以下のように識別回路Ｉおよび論理ゲートＰｉを介して、バスに結合されている。
−論理ゲートＰｉの第１の入力Ｐｉｎ１（ｉ）がすべて、接続パッドＰａｄ０に接続され、
−論理ゲートＰｉの第２の入力Ｐｉｎ２（ｉ）がそれぞれ、識別回路Ｉの単一の経路Ｌｉに接続される。
【００２９】
本発明による集積回路の１つの利点は、識別が能動部品を使用せずに実現されることである。すなわち、ブロックを区別するのに符号化も復号化も必要ではない。さらに、ブロックの数がどのような数であっても、識別の有効性が維持される。
【００３０】
本発明の他の利点を以下に説明する。
【００３１】
図４は、インデックスｊによって索引されるブロックを区別するための、ブロックＢｊの識別回路Ｉｊの１つの動作モードを図示する。識別は、複数の隣接したブロックの１つの端に位置する、インデックス１によって索引されるブロックＢ１から実現される。したがって、第１のブロックＢ１の識別回路Ｉ１は、直前のブロックに接続されていない入力を有する。なぜなら、それがブロックのチェーンにおける第１のリンクだからである。回路Ｉ１は、第１の入力１であるＥ１（１）が、論理レベル「１」を受け、ｉ＝２〜Ｎの場合の入力ｉである（Ｅｉ（１））が、論理レベル「０」を受けるようになっている。ブロックのチェーンは、このように設定される。
【００３２】
さらに、各ブロックの（したがってすべてのｊに対する）識別回路の第１の出力１であるＳ１は、上述したように、出力がブロックのどの入力にも接続されず、論理レベル「０」を受ける。
【００３３】
論理レベル「０」とは、所与の第１の状態、例えば、０Ｖの電圧印加に相当する状態を意味する。論理レベル「１」とは、所与の第２の状態、例えば、ゼロ以外の電圧が印加されている状態を意味する。
【００３４】
経路がずれているトポロジーのために、ブロックＢ１のラインＬ１を設定する、電圧「１」を有する単一のラインが、ブロックＮのラインＬＮに一致するまで、各ブロックでノッチ１つずれる。例えば、ブロックＤは、第１のブロックＢ１のラインＬ１を論理レベル「１」に設定し、ブロックＢはそれぞれ、このラインＬ１を論理レベル「０」に設定する。
【００３５】
このようにずらすことにより、ブロックを区別することが可能になる。他の入力が「０」にあるので、ブロックのＮ個の経路Ｌ１．．．ＬＮから、どれがそのブロックを区別するレベル「１」を有する単一の経路であるかを検出するには十分である。言いかえれば、ブロックＢｊの各識別回路Ｉｊの入力の論理レベルの順序付けられたシーケンスＡｊは、このようにブロックの独自の識別子、すなわちこのブロックのアドレスを構成する。
【００３６】
図４は、Ｎ＝３の場合の原理を図示する。ブロックＢ１のアドレスは『００１』であり、ブロックＢ２のアドレスは『０１０』であり、ブロックＢ３のアドレスは『１００』である。
【００３７】
図５に図示された１つの実施形態によれば、本発明による集積回路は、各識別回路Ｉｊに対応付けられ、各入力Ｅｉ（ｊ）の論理レベル、すなわち、識別回路Ｉｊの各経路Ｌｉの論理レベルをサンプリングするように構成された読出し回路Ｒｊを備える。
【００３８】
図６に図示された１つの実施形態によれば、識別回路は、図１において説明したようなタイプＬ’の、同一のブロックに対応付けられ、タイプＡのブロックのマトリクス配列回路６０に対応付けられるように意図された、少なくとも１つの行ドライバであって、例えば、複数の行に注入される複数の信号を処理するように構成された行ドライバを備える。ブロックＬで表示された、本発明によるタイプＬ’の３つのブロックは、このように、３つの経路を備える識別回路を使用して区別される。
【００３９】
図７に図示された別の実施形態によれば、識別回路は、図１において説明したようなタイプＣ’の、同一のブロックに対応付けられ、タイプＡのブロックのマトリクス配列回路６０に対応付けられるように意図された、少なくとも１つの列ドライバであって、例えば、複数の列から発せられる複数の信号を処理するように構成された列ドライバを備える。ブロックＣで表示された、本発明によるタイプＣ’の３つのブロックは、このように、３つの経路を備える識別回路を使用して区別される。
【００４０】
当然ながら、この２つの実施形態は組み合わせてもよい。
【００４１】
本発明による回路８０の動作の一例が、図９に図示される。
【００４２】
この例では、図４で説明した前出の動作例におけるように、経路設定は、複数の隣接したブロックＢｊの１つの端に位置する、ブロック１であるＢ１から開始される。Ｂ１の識別回路Ｉ１は、論理レベル「１」を受ける第１の入力であるＥ１（１）と、論理レベル「０」を受ける、ｉ＝２〜Ｎの場合の入力ｉであるＥｉ（１）と、を有する。
【００４３】
各ブロックＢｊについては、識別回路Ｉｊの、ブロックのどの入力にも接続されていない第１の出力１であるＳ１が、論理レベル「０」を受ける。
【００４４】
さらに、この例では、Ｎ個の論理ゲートは「ｏｒ」ゲートである。
【００４５】
バスのインデックスｊは、付しても付さなくてもよいが、慣例によりインデックスｊによってバスを索引するように、また、説明をわかり易くするために付されている。重要なのは、数Ｎである。本発明による集積回路では、トポロジー的に本来同一のＮ個の隣接したブロックがあり、各ブロックは、Ｎ個の経路Ｌと、Ｎ個のバスに接続されたＮ個の論理ゲートＰと、を備える識別回路を備える。
【００４６】
経路上の１つのブロックから別のブロックまで電圧「１」が転送されることにより、「１」で経路に接続された「ｏｒ」ゲートを介して、同一のブロックのチェーン内のブロックＢｊの位置ｊに応じて、ブロックの接続パッドｐａｄ０をＮ個のバスから単一のバスに接続することが可能になる。このように、インデックスｊによって索引されるブロックＢｊの識別回路Ｉｊは、インデックスｊによって索引される単一のバスＢｕｓｊに接続パッドｐａｄ０を接続する、経路設定機能を実行する。
【００４７】
図９の例では、Ｎ＝３の場合、ブロックＢ１のｐａｄ０が、Ｐ１を介してＢｕｓ１に接続され、ブロックＢ２のｐａｄ０が、Ｐ２を介してＢｕｓ２に接続され、ブロックＢ３のｐａｄ０が、Ｐ３を介してＢｕｓ３に接続されている。
【００４８】
従来技術に対する本発明の１つの利点が、図１０からわかる。図１０は、図２と比較した時の、本発明による機能分散体系を概略的に示している。本発明による回路によって動作される経路設定を実行するブロックが区別されているために、３つの機能Ｆ１、Ｆ２およびＦ３を、対応付けられたバスにわたって分散するには、単一の接続パッドｐａｄ０で十分である。これを行なうには、パッドが接続されているバスに対応付けられた機能をパッドに注入すれば十分である。したがって、「１」に接続された経路により、インデックスｊによって索引されるブロックＢの接続パッドに、特定の機能が割り当てられる。要約すると、様々なブロックが区別されていることにより、マスキングパターンが同一であるにもかかわらず、異なる機能の注入が可能になる。
【００４９】
したがって、本発明による回路の１つの利点は、接続パッドの数が大幅に少なくなることである。Ｎ＝３である場合の例では、従来技術におけるように９個ではなく、３個のパッドだけが必要である。
【００５０】
上記で説明したように、機能は、複数の回路によって共有されることを意図している。
【００５１】
図１１に図示された１つの変形例によれば、本発明による行ブロックＬが表示されている、本発明による集積回路１１１のＮ個の同一のブロックはそれぞれ、行１０２および列１０３を備えるマトリクス配列回路１１０に対応付けられるように意図された少なくとも１つの行ドライバＤＬであって、複数の行に注入される複数の信号か、または、複数の行から発せられる複数の信号を処理するように構成された行ドライバＤＬを備える。
【００５２】
別の変形例によれば、本発明による列ブロックＣが表示されている、本発明による集積回路のＮ個の同一のブロックはそれぞれ、行１０２および列１０３を備えるマトリクス配列回路１１０に対応付けられるように意図された少なくとも１つの列ドライバＤＣであって、複数の列に注入される複数の信号か、または、複数の列から発せられる複数の信号を処理するように構成された列ドライバＤＣを備える。
【００５３】
したがって、上記２つの変形例については、本発明による集積回路は、インデックスｉによって索引されるＮ個の一般的機能Ｆｉに対応付けられた、少なくとも１つの接続パッドｐａｄ０を備え、これらの一般的機能は、Ｎ個の同一のブロックのドライバＤＬ（またはＤＣ）のすべてに分散されている。
【００５４】
各バスＢｕｓｉは、対応付けられた一般的機能Ｆｉを、ブロックのドライバＤＬ（またはＤＣ）に伝送することができる。また、一般的機能Ｆｉは、接続パッドを一般的機能Ｆｉに対応付けられたバスＢｕｓｉに接続しているブロックの接続パッドにおいて注入される。
【００５５】
各行ブロックまたは各列ブロックは、少なくとも１つのドライバ回路を備え、当然ながら複数のドライバ回路を備えてもよい。
【００５６】
この原理は、１ブロックにつき複数の接続パッドに対して一般化され、それぞれのパッドは、Ｎ個の機能に対応付けられている。例えば、３つのブロックに対して、６つの機能が必要であれば、本発明によるブロックＢはそれぞれ、６つの機能を生み出すために、２つのパッドであるｐａｄ０およびｐａｄ１を備える。
【００５７】
この場合、６つの機能バスがあり、各バスは１つの機能を分散する。２つのパッドは、同じ識別子回路を使用し、各パッドが３つの対応付けられた論理ゲートを使用することにより、２掛ける３イコール６つの異なる機能を得ることが可能になる。
【００５８】
やはり図１１に図示された別の態様によれば、本発明は、
−Ｎ個の行ブロックＬを備える、本発明による集積回路１１１と、
−マトリクス配列回路１１０と、
−Ｍ個の同一のブロックＣ’であって、それぞれが少なくとも１つの列ドライバＤＣ’を備えるが、本発明による識別回路を備えていないブロックＣ’を備える集積回路１１２と、
を備える一体型アセンブリ１００に関する。
【００５９】
図１１では、Ｎ＝３、かつ、Ｍ＝２である。
【００６０】
あるいは、一体型アセンブリは、
−Ｎ個の列ブロックＣを備える、本発明による集積回路と、
−マトリクス配列回路１１０と、
−Ｍ個の同一のブロックＬ’であって、それぞれが少なくとも１つの行ドライバＤＬ’を備えるが、本発明による識別回路を備えていないブロックＬ’を備える集積回路と、
を備える。
【００６１】
マトリクス配列回路１１０は、ＮｘＭ回繰り返されたブロックＡから作製されてもよい。
【００６２】
当然ながら、この代わりに、一体型アセンブリは、本発明による行ブロックおよび列ブロックの両方を備えてもよい。このとき、この一体型アセンブリは、
−Ｎ個の行ブロックＬを備える、本発明による集積回路と、
−Ｍ個の列ブロックＣを備える、本発明による集積回路と、
−マトリクス配列回路１１０と、
を備える。
【００６３】
図１２に図示された別の変形例によれば、一体型アセンブリ１２０は、一般的機能に対応付けられた、少なくとも１つのバスを備える。少なくとも１つのバスは、本発明による識別回路を備えていないＭ個の同一のブロックのドライバ（ＤＣ’，ＤＬ’）に一般的機能を分散する。
【００６４】
図１２の例では、Ｂｕｓ２によって、本発明による回路を介して行ドライバに分散される機能Ｆ２もまた、Ｂｕｓ２によって列ドライバＤＣ’に分散される。バス（この例ではＢｕｓ２）は、このように、行ドライバを備えるすべてのブロック、および列ドライバを備えるすべてのブロックを通って延在しており、したがって、マトリクス配列回路１１０の両側に沿って延びている。Ｂｕｓ２は、このようにすべての行ドライバ（ＤＬ）および列ドライバ（ＤＬ’）に機能２を分散する。
【００６５】
本発明による一般的機能Ｆ１、Ｆ２、Ｆ３は、例えば、「チップ選択」機能、「パワーダウン」機能、および「リセット」機能である。これらの機能は、従来のものである。
【００６６】
「チップ選択」機能は、回路選択に相当し、「パワーダウン」機能は、回路を低消費電力モードの状態に置くことに相当し、「リセット」機能は、回路のゼロ化に相当する。
【００６７】
例えば、Ｎ＝３で、３つの分散される機能は、「チップ選択」、「パワーダウン」および「リセット」である。
【００６８】
次に、本発明による一体型アセンブリの、例示的な実装について説明する。
【００６９】
本発明による一体型アセンブリは、例えば、放射線検出器を構成し、マトリクス配列回路が、行および列の交点に画素（感光性の場所）を備え、これらの画素は、当てられた放射線を電気信号に変換するように意図されている。電気信号は、電荷、電圧または電流の形態を取ることもある。様々な画素から発せられるこれらの電気信号は、マトリクス配列の読出し相において収集され、次に、画像を形成するために処理、格納できるようにデジタル化される。
【００７０】
例えば、画素は、感光ゾーンであって、この領域が受ける光子束によって変わる電荷の流れを送達する感光ゾーンと、この流れを処理するための電子回路と、から形成される。感光ゾーンは一般に、感光素子すなわち光検出器を備え、これらは、例えば、フォトダイオード、フォトレジスタまたはフォトトランジスタであってもよい。数百万画素を含み得る、大型の感光マトリクス配列は、既に知られている。
【００７１】
放射線検出器は、電離放射線の撮像、特に、医療分野におけるｘ放射線またはγ放射線の撮像、あるいは産業界の非破壊検査分野における放射線像の検出に使用可能である。感光素子により、可視、または近可視電磁放射の検出が可能になる。これらの素子は、検出器に入射する放射線にまったく、またはそれほど感応しない。したがって、入射した放射線、例えばＸ線放射線を、画素に存在する感光素子が感応する波長範囲の放射線に変換するシンチレータと呼ばれる放射線変換器が用いられることが多い。
【００７２】
図１３は、ＣＭＯＳイメージセンサ１３０の４つの画素を概略的に示し、これら画素は、一般に３Ｔ画素と呼ばれるものである。行が、インデックスｉによって索引され、列がインデックスｊによって索引される。また、行ｉおよび列ｊの交点にある画素は、Ｐ（ｉ、ｊ）である。
【００７３】
各画素は、ここではフォトダイオードＤ、および、３つのトランジスタＴ１、Ｔ２およびＴ３から形成された電子処理回路で表される感光ゾーンを備える。この図では、フォトダイオードＤ、および３つのトランジスタの参照符号の後に、ｉが行のランク、およびｊが列のランクであると解釈し得る２つの座標（ｉ、ｊ）が付されている。所与の行の画素は、信号Ｐｈｉ＿ｌｉｇｎｅ、Ｖｄｄ、Ｖ＿ｒａｎおよびＰｈｉ＿ｒａｎを搬送する４つの導体に接続され、画素の各行の制御を可能にしている。Ｐｈｉ＿ｌｉｇｎｅおよびｐｈｉ＿ｒａｎは、（行アドレス指定回路とも呼ばれる）行ドライバＤＬ’によって管理され、ＶｄｄおよびＶ＿ｒａｎは、バイアス電圧である。この検出器の、よく知られた動作については、ここでは詳述しない。
【００７４】
図１４は、このタイプの検出器における本発明の例示的な実装を図示する。本発明による行ブロックＬにより、３つの機能、すなわち「チップ選択」、「パワーダウン」および「リセット」を、単一の接続パッドｐａｄ０を介して行ドライバＤＬに分散させることが可能になる。パワーダウン機能は、本発明を備えていないブロックＣ’の列ドライバＤＣ’と共有される。
【００７５】
この例では、各パッドｐａｄ０は、側方からの入力が「１」にない限り、出力が高インピーダンスである３つの「バッファ」を制御する。１つのブロックＬにつきただ１つのラインが「１」にあるので、パッドｐａｄ０は、１ブロックにつき、単一の機能、すなわち「チップ選択」または「パワーダウン」または「リセット」機能を有する。「リセット」機能、およびそれに対応付けられた信号は、したがって、すべてのブロックＬのすべてのフリップフロップをゼロ化する。「パワーダウン」機能、およびそれに対応付けられた信号は、したがって、すべてのブロックＬのすべての増幅器と、すべてのブロックＣ’のすべての増幅器もまた、低消費電力モードの状態に置く。
【００７６】
図１５は、１ブロックにつき３つの接続パッドを備える従来技術による検出器を、比較のために図示する。
【００７７】
別の実施形態によれば、本発明による一体型アセンブリは、メモリ回路、すなわち、情報を格納するように意図された記憶場所を備える、マトリクス配列回路を構成する。メモリ回路は、大きさが最大となることが求められる回路である。メモリ回路は、同じ選択機能または増幅機能を含んでいる。したがって、同じ技法により、同じ機能を維持しながら、回路のパッドの数を減らすことが可能になる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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