(57)【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に島状の半導体層と、
前記半導体層と電気的に接続するソース電極及びドレイン電極と、
前記半導体層上にゲート電極と、
前記半導体層と前記ゲート電極との間にゲート絶縁層と、
前記半導体層と前記絶縁層との間に、第１の酸化物層と、
前記半導体層と前記ゲート絶縁層との間に、第２の酸化物層と、を有し、
前記絶縁層は、突出部を有し、
前記絶縁層の前記突出部の上面は、前記第１の酸化物層の下面に接し、且つ、上方から見て、前記半導体層、前記第１の酸化物層、及び前記第２の酸化物層の少なくとも一よりも内側に位置し、
前記ソース電極及び前記ドレイン電極は、前記半導体層の上面の一部及び側面の一部を覆うように設けられ、
前記第２の酸化物層は、前記ソース電極又は前記ドレイン電極と前記ゲート絶縁層との間に設けられ、
前記ソース電極及び前記ドレイン電極と重ならない領域において、前記第２の酸化物層は、前記半導体層の上面及び側面、並びに前記絶縁層の前記突出部の側面を覆うように設けられる領域を有し、
前記ソース電極及び前記ドレイン電極と重ならない領域において、前記ゲート電極及び前記ゲート絶縁層は、前記半導体層の上面及び側面、並びに前記絶縁層の前記突出部の側面を覆うように設けられる領域を有する、
半導体装置。
【請求項２】
絶縁層と、
前記絶縁層上に島状の半導体層と、
前記半導体層と電気的に接続するソース電極及びドレイン電極と、
前記半導体層上にゲート電極と、
前記半導体層と前記ゲート電極との間にゲート絶縁層と、
前記半導体層と前記絶縁層との間に、第１の酸化物層と、
前記半導体層と前記ゲート絶縁層との間に、第２の酸化物層と、を有し、
前記絶縁層は、突出部を有し、
前記絶縁層の前記突出部の上面は、前記第１の酸化物層の下面に接し、且つ、上方から見て、前記半導体層、前記第１の酸化物層、及び前記第２の酸化物層の少なくとも一よりも内側に位置し、
前記第２の酸化物層は、前記ソース電極又は前記ドレイン電極と前記ゲート絶縁層との間に設けられ、
前記ソース電極及び前記ドレイン電極と重ならない領域において、前記第２の酸化物層は、前記半導体層の上面及び側面、並びに前記絶縁層の前記突出部の側面を覆うように設けられる領域を有し、
前記ソース電極及び前記ドレイン電極と重ならない領域において、前記ゲート電極及び前記ゲート絶縁層は、前記半導体層の上面及び側面、並びに前記絶縁層の前記突出部の側面を覆うように設けられる領域を有する、
半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の酸化物層及び前記第２の酸化物層は、インジウム又はガリウムを含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指し、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学
装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装
置の一態様である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術
が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置と
も表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半
導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化
物半導体が注目されている。
【０００４】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用い
てトランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【０００５】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトラ
ンジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一とする。
【０００８】
または、微細化に適した半導体装置を提供することを課題の一とする。または、信頼性
の高い半導体装置を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、絶縁層と、絶縁層上に島状の半導体層と、半導体層上で離間し、半
導体層とそれぞれ電気的に接続する一対の電極と、半導体層上にゲート電極と、半導体層
とゲート電極との間にゲート絶縁層と、を有する半導体装置である。また、絶縁層は、島
状の突出部を有し、絶縁層の突出部の上面は、半導体層の下面に接し、且つ、上方から見
て（すなわち、平面視において）半導体層よりも内側に位置し、一対の電極は、半導体層
の上面の一部及び側面の一部を覆うように設けられる。さらに、一対の電極と重ならない
領域において、ゲート電極及びゲート絶縁層は、半導体層の上面及び側面、並びに絶縁層
の突出部の側面を覆うように設けられる領域を有する。
【００１１】
また、上記半導体層は、酸化物半導体を含むことが好ましい。
【００１２】
また、本発明の一態様は、絶縁層と、絶縁層上に島状の半導体層と、半導体層上で離間
し、半導体層とそれぞれ電気的に接続する一対の電極と、半導体層上にゲート電極と、半
導体層とゲート電極との間にゲート絶縁層と、半導体層と絶縁層との間に、第１の酸化物
層と、半導体層とゲート絶縁層との間に、第２の酸化物層と、を有する半導体装置である
。また、絶縁層は、島状の突出部を有し、絶縁層の突出部の上面は、第１の酸化物層の下
面に接し、且つ、上方から見て（すなわち、平面視において）、半導体層、第１の酸化物
層、及び第２の酸化物層の少なくとも一よりも内側に位置する。さらに、一対の電極は、
半導体層の上面の一部及び側面の一部を覆うように設けられ、一対の電極と重ならない領
域において、ゲート電極及びゲート絶縁層は、半導体層の上面及び側面、並びに絶縁層の
突出部の側面を覆うように設けられる領域を有する。
【００１３】
また、上記半導体層は、酸化物半導体を含み、第１の酸化物層及び前記第２の酸化物層
は、それぞれ酸化物半導体の金属元素を一以上含むことが好ましい。
【００１４】
また、上記において、第１の酸化物層は、半導体層と上面形状が概略一致する島状の形
状を有し、一対の電極と重ならない領域において、第２の酸化物層は、半導体層の上面及
び側面、第１の酸化物層の側面、並びに絶縁層の突出部の側面を覆うように設けられる領
域を有することが好ましい。
【００１５】
また、上記半導体層の厚さが、チャネル幅に対して０．１倍以上１０倍以下であること
が好ましい。
【００１６】
また、第１の酸化物層、半導体層、及び第２の酸化物層の厚さの和が、チャネル幅に対
して０．１倍以上１０倍以下であり、半導体層は、第１の酸化物層及び第２の酸化物層よ
りも厚いことが好ましい。
【００１７】
また、上記ゲート電極は、その下面が突出部の上面よりも下側に位置する領域を有する
ことが好ましい。
【００１８】
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少な
くとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン
、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪
郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置するこ
ともあり、この場合も「上面形状が概略一致」という。
【発明の効果】
【００１９】
本発明によれば、良好な電気特性が付与された半導体装置を提供できる。または、微細
化に適した半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係る、半導体装置の構成例。
【図２】実施の形態に係る、半導体装置の構成例。
【図３】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図４】実施の形態に係る、半導体装置の作製方法例を説明する図。
【図５】実施の形態に係る、半導体装置の構成例。
【図６】実施の形態に係る、半導体装置の構成例。
【図７】実施の形態に係る、半導体装置の回路図。
【図８】実施の形態に係る、半導体装置のブロック図。
【図９】実施の形態に係る、記憶装置を説明する回路図。
【図１０】実施の形態に係る、電子機器。
【図１１】実施例に係る、断面観察像。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態
の記載内容に限定して解釈されるものではない。
【００２２】
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
【００２４】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避ける
ために付すものであり、数的に限定するものではない。
【００２５】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓ
ｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ
）を含む。
【００２６】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例と
、その作製方法例について、図面を参照して説明する。
【００２７】
［構成例］
図１（Ａ）に、本構成例で示すトランジスタ１００の上面概略図（平面概略図ともいう
）を示す。また、図１（Ｂ）、（Ｃ）にはそれぞれ、図１（Ａ）中の切断線Ａ−Ｂ、Ｃ−
Ｄにおける断面概略図を示す。なお、図１（Ａ）では明瞭化のため一部の構成要素を明示
していない。
【００２８】
トランジスタ１００は基板１０１上に設けられ、絶縁層１０６と、絶縁層１０６上に島
状の半導体層１０２と、半導体層１０２上に一対の電極１０３と、半導体層１０２上にゲ
ート電極１０５と、半導体層１０２とゲート電極１０５との間に絶縁層１０４と、を有す
る。また、一対の電極１０３、半導体層１０２、絶縁層１０４及びゲート電極１０５を覆
う絶縁層１０７と、絶縁層１０７上に絶縁層１０８と、を有する。
【００２９】
絶縁層１０６は、島状の突出部１１０を有する。半導体層１０２は、当該突出部１１０
の上面に接して設けられている。また、突出部１１０の上面は、上方から見て（すなわち
、平面視において）半導体層１０２よりも内側に位置するように設けられている。言い換
えると、上方から見た半導体層１０２の輪郭よりも、絶縁層１０６の突出部１１０の上面
の輪郭が内側に位置するように設けられている。
【００３０】
半導体層１０２は、チャネルが形成される領域において、シリコン系半導体などの半導
体を含んでいてもよい。特に、半導体層１０２は、シリコンよりもバンドギャップの大き
な半導体を含むことが好ましい。好適には、半導体層１０２は酸化物半導体を含んで構成
される。
【００３１】
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ
）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇ
ａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む
。
【００３２】
以下では、特に断りのない場合、半導体層１０２が酸化物半導体を含む場合について説
明する。
【００３３】
一対の電極１０３は、一方がソース電極として機能し、他方がドレイン電極として機能
する。
【００３４】
ここで、半導体層１０２に流れる電流の向きと平行な方向をチャネル長方向、チャネル
長方向に直交する方向をチャネル幅方向と呼ぶこととする。したがって、図１（Ｂ）はト
ランジスタ１００におけるチャネル長方向の断面概略図に相当し、図１（Ｃ）はチャネル
幅方向における断面概略図に相当する。また、トランジスタ１００を上方から見たときの
、半導体層１０２と重なる領域における一対の電極１０３間の距離をチャネル長Ｌとする
。同様に、トランジスタ１００を上方から見たときの、一対の電極１０３に挟まれた領域
における、チャネル長方向と直交する方向の半導体層１０２の幅をチャネル幅Ｗとする。
なお、位置によってチャネル長Ｌやチャネル幅Ｗにばらつきがある場合には、その最小値
を用いることとする。
【００３５】
一対の電極１０３は、チャネル長方向において、半導体層１０２の上面の一部、側面、
及び下端部に接して設けられている。このように、一対の電極１０３を半導体層１０２の
端部に沿って設けることで、これらの接触面積が増大し、これらの間の接触抵抗を低減す
ることができる。その結果、トランジスタ１００がオン状態におけるソース−ドレイン間
電流（以下、オン電流ともいう）を増大させることができる。
【００３６】
絶縁層１０４は、ゲート絶縁層として機能する。絶縁層１０４は、チャネル幅方向にお
いて、半導体層１０２の上面、側面及び下端部を覆って設けられている。
【００３７】
ゲート電極１０５は、絶縁層１０４と同様、チャネル幅方向において、半導体層１０２
の上面、側面及び下端部を覆って設けられている。
【００３８】
ここで、図１（Ｃ）の一部を拡大した断面概略図を図２に示す。
【００３９】
図２に示すように、チャネル幅方向の断面において、ゲート電極１０５が半導体層１０
２の上面及び側面だけでなく、斜め下方の面（下端部）も取り囲むように設けることが好
ましい。このような構成とすることで、ゲート電極１０５によって半導体層１０２の上面
側及び側面側だけでなく、斜め下方からも電界を掛けることができる。その結果、半導体
層１０２の側面近傍および下端部近傍に形成されるチャネルを積極的に用いることができ
るため、トランジスタ１００の電界効果移動度を向上させることができる。
【００４０】
具体的には、図２中の矢印で示すように、ゲート電極１０５の下面が、半導体層１０２
の下面よりも下側（絶縁層１０６側）に位置するように設けることが好ましい。または、
ゲート電極１０５及び絶縁層１０４が、絶縁層１０６の突出部１１０の側面を覆うように
設けることが好ましい。
【００４１】
また、チャネル幅方向においてゲート電極１０５が半導体層１０２の側面を覆う構成で
あるため、半導体層１０２の厚さが厚いほど、実効的なチャネル幅が増大し、オン電流を
増大させることができる。半導体層１０２の厚さは、その上方に設けられる膜の被覆性や
、生産性を考慮して設定すればよい。例えば、チャネル幅Ｗに対して０．１倍以上１０倍
以下、好ましくは０．５倍以上５倍以下、より好ましくは１倍以上２倍以下とすることが
好ましい。
【００４２】
ここで、図２に示すように、半導体層１０２の側面がテーパー形状を有していると、半
導体層１０２の上方に設けられる膜の被覆性を向上させることができる。さらに半導体層
１０２の上面や、上端部、下端部などの角部が丸みを帯びた形状であると、より上方の膜
の被覆性が向上するため好ましい。このような形状に半導体層１０２を加工することで、
半導体層１０２の厚さをより厚くすることができる。
【００４３】
絶縁層１０６は、酸化物を含む絶縁材料を用いることが好ましい。特に加熱により一部
の酸素が脱離する絶縁材料を用いることが好ましい。絶縁層１０６にこのような材料を用
いることにより、作製工程中に係る熱によって脱離した酸素が半導体層１０２に供給され
、半導体層１０２中の酸素欠損を低減することができる。
【００４４】
トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チ
ャネル形成領域中にキャリアである電子を生じさせてしまい、トランジスタのしきい値電
圧のばらつき、リーク電流の増大、及びストレス印加によるしきい値電圧の変動など、電
気特性の不良を引き起こす要因となる。
【００４５】
したがって、半導体層１０２中の酸素欠損を低減することにより、トランジスタ１００
に良好な電気特性を付与し、さらには電気特性の変動を低減することができ、信頼性の高
いトランジスタ１００を実現できる。
【００４６】
絶縁層１０７または絶縁層１０８は、酸素を透過しにくい材料を用いることが好ましい
。このような絶縁層１０７または絶縁層１０８により半導体層１０２を覆うことで、半導
体層１０２から外部に酸素が放出されることを抑制できる。さらに、絶縁層１０６から脱
離した酸素を絶縁層１０７または絶縁層１０８よりも下側に閉じ込めることができ、半導
体層１０２に供給しうる酸素の量を増大させることができる。
【００４７】
また、絶縁層１０７または絶縁層１０８には、水や水素を透過しにくい材料を用いるこ
とが好ましい。このような材料を用いることで、外部から酸化物半導体にとっての不純物
である水や水素が混入することを抑制することができ、トランジスタの電気特性の変動が
抑えられ、信頼性の高いトランジスタを実現できる。
【００４８】
ここで、絶縁層１０７に絶縁層１０６と同様の、加熱により酸素が脱離する材料を用い
、絶縁層１０８に酸素を透過しにくい材料を用いることで、絶縁層１０７からも半導体層
１０２に酸素を供給することが可能となる。
【００４９】
以上のように、絶縁層１０６の突出部１１０上に半導体層１０２を設け、チャネル幅方
向において半導体層１０２の上面、側面及び下端部を覆うようにゲート電極１０５を設け
ることで、トランジスタ１００のオン電流をはじめとした電気特性を良好なものとするこ
とができる。さらに、半導体層１０２の厚さを厚く形成することで、微細に加工した場合
であっても高いオン電流を実現できる。
【００５０】
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
【００５１】
〔半導体層〕
トランジスタのチャネルが形成される半導体層に適用可能な半導体として、例えばシリ
コンやゲルマニウムなどの半導体材料、化合物半導体材料、有機半導体材料、または酸化
物半導体材料を用いてもよい。
【００５２】
また、トランジスタに用いる半導体の結晶性についても特に限定されず、非晶質半導体
、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結
晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、ト
ランジスタの特性の劣化が抑制されるため好ましい。
【００５３】
例えば、上記半導体としてシリコンを用いる場合、アモルファスシリコン、微結晶シリ
コン、多結晶シリコン、または単結晶シリコンなどを用いることができる。
【００５４】
特に、半導体層に含まれる半導体として、酸化物半導体を用いることが好ましい。シリ
コンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、ト
ランジスタのオフ状態における電流を低減できるため好ましい。
【００５５】
特に、半導体層として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層の被形成面
、または半導体層の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない
酸化物半導体膜を用いることが好ましい。
【００５６】
半導体層としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の
高いトランジスタを実現できる。
【００５７】
なお、半導体層に適用可能な酸化物半導体の好ましい形態とその形成方法については、
後の実施の形態で詳細に説明する。
【００５８】
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程
度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サ
ファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用
いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体
基板、ＳＯＩ基板などを適用することもできる。
【００５９】
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１と
して用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を
形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１０
０のゲート電極１０５、一対の電極１０３の少なくとも一つが、上記半導体素子と電気的
に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を
積層して設けることにより、これらを同一平面上に形成した場合に比べて占有面積を縮小
することができる。
【００６０】
〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を
組み合わせた合金等を用いて形成することができる。また、上述の金属または合金の窒化
物を用いてもよい。また、上記金属としてマンガンまたはジルコニウムを用いてもよい。
また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケ
ルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも
、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造
、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層す
る二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜また
は窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン
膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。
また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジ
ム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれ
らの窒化膜を用いてもよい。
【００６１】
〔ゲート絶縁層〕
絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコ
ンなどを用いればよく、積層または単層で設ける。
【００６２】
また、絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いてもよい。
【００６３】
〔一対の電極〕
一対の電極１０３は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、
ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、また
はこれを主成分とする合金を単層構造または積層構造として用いる。または、上述の金属
または合金の窒化物を用いてもよい。例えば、シリコンを含むアルミニウム膜の単層構造
、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜
を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構
造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造
、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニ
ウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層
構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン
膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒
化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化
亜鉛を含む透明導電材料を用いてもよい。
【００６４】
〔絶縁層〕
加熱により酸素を脱離する絶縁材料として、化学量論的組成を満たす酸素よりも多くの
酸素を含む酸化物絶縁膜を用いることが好ましい。化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化物絶縁膜は、加熱により一部の酸素が脱離する。化学量論的組成を満
たす酸素よりも多くの酸素を含む酸化物絶縁膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅ
ｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換
算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×
１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。なお、上記ＴＤＳ分析時に
おける基板温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の
範囲が好ましい。
【００６５】
このような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いること
が好ましい。なお、本明細書中において、酸化窒化シリコンとは、その組成として、窒素
よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よ
りも窒素の含有量が多い材料を指す。
【００６６】
このような絶縁膜を絶縁層１０６や絶縁層１０７に用いることで、作製工程中の加熱処
理などにより半導体層１０２に酸素を供給し、半導体層１０２中の酸素欠損を低減するこ
とができる。
【００６７】
酸素を透過しにくい材料としては、例えば窒化シリコン、窒化酸化シリコン、酸化アル
ミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム
、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウムなどの絶縁材料を用いる
ことができる。また上述の材料は、酸素に加え、水素、水が透過しにくい材料でもある。
このような材料を絶縁層１０７または絶縁層１０８に用いることで、半導体層１０２から
の酸素の外部への拡散と、外部から半導体層１０２等への水素、水等の侵入を同時に抑制
することができる。
【００６８】
なお、絶縁層１０７として、酸素や水素、水等を透過しにくい材料を用いた場合、絶縁
層１０８を設けない構成としてもよい。また、絶縁層１０８は、その上層に配線などの構
造物を設ける場合において、平坦化層として機能させることができる。
【００６９】
また、絶縁層１０６と基板１０１との間に、酸素や水素、水等を透過しにくい材料を含
む絶縁層を設ける構成としてもよい。このような絶縁層を設けることで、基板１０１に含
まれる不純物が半導体層１０２等に拡散することを抑制できる。さらに絶縁層１０６から
脱離した酸素が基板１０１側に拡散することを抑制し、半導体層１０２に供給しうる酸素
の量を増大させることができる。
【００７０】
以上が、各構成要素についての説明である。
【００７１】
［作製方法例］
以下では、上記構成例で示したトランジスタ１００の作製方法の一例について、図面を
参照して説明する。図３及び図４は、以下に例示する作製方法にかかる一部の工程におけ
る断面概略図である。図３及び図４では破線を境にして、左側にチャネル長方向の断面概
略図を、右側にチャネル幅方向の断面概略図をそれぞれ示している。
【００７２】
〔絶縁層の形成〕
まず、基板１０１上に絶縁層１０６を形成する（図３（Ａ））。
【００７３】
絶縁層１０６は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐ
ｏｓｉｔｉｏｎ）法、蒸着法等で形成することができる。
【００７４】
絶縁層１０６に酸素を過剰に（化学量論的組成を満たす酸素よりも多く）含有させるた
めには、例えば、酸素雰囲気下にて絶縁層１０６の成膜を行えばよい。または、成膜後の
絶縁層１０６に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段
を組み合わせてもよい。
【００７５】
例えば、成膜後の絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオ
ンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プ
ラズマ処理などを用いることができる。
【００７６】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、
酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。
また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
【００７７】
〔半導体膜の成膜〕
続いて、絶縁層１０６上に半導体膜１１２を成膜する（図３（Ｂ））。
【００７８】
半導体膜１１２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔ
ｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を
用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用
いた薄膜形成技術を用いることもできる。半導体膜１１２の成膜は、スパッタリング法を
用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッ
タリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴ
ミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いること
が好ましい。
【００７９】
半導体膜１１２の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０
℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガス
を１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は
、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐ
ｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０６から半導体膜１１２
に酸素が供給され、半導体膜１１２に含まれる酸化物半導体中の酸素欠損を低減できる。
なお、加熱処理は、半導体膜１１２を成膜した直後に行ってもよいし、半導体膜１１２を
加工して島状の半導体層１０２を形成した後に行ってもよい。
【００８０】
〔エッチングマスクの形成〕
続いて、半導体膜１１２上にエッチングのためのマスク（エッチングマスク）を形成す
る。ここでは、当該マスクとしてハードマスクを用いる場合について説明する。ハードマ
スクを用いることで、半導体膜１１２を微細に加工する際の形状のばらつきを低減するこ
とができるため好ましい。特に、半導体膜１１２が厚いときには、ハードマスクを用いる
ことは有効である。なお、ハードマスクを用いる必要のない場合には、有機材料を含むレ
ジストを半導体膜１１２上に直接形成し、これをエッチングマスクとして用いてもよい。
【００８１】
まず、後にハードマスク１２１となる無機膜または金属膜を半導体膜１１２上に成膜す
る。ここで、無機膜または金属膜の材料は、後の半導体膜１１２のエッチング時に、半導
体膜１１２に対してエッチング速度の選択比を大きくとれる材料を用いることが好ましい
。
【００８２】
無機膜の材料としては、例えば酸化シリコン、酸化アルミニウムなどの酸化物や、窒化
シリコンなどの窒化物などを用いることができる。また、金属膜の材料としては、チタン
、モリブデン、タンタル、タングステンから選ばれた金属、または当該金属を成分とする
合金、または上述した金属を組み合わせた合金などを用いることができる。また、上述の
金属の窒化物を用いてもよい。
【００８３】
無機膜を用いる場合、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法などを用いて無機膜を形成することができる。また、金属膜を用いる場合、例え
ばスパッタリング法、蒸着法、ＣＶＤ法などを用いて金属膜を形成することができる。
【００８４】
続いて、無機膜または金属膜上にフォトリソグラフィ法等によりレジストマスクを形成
する。続いて、無機膜または金属膜の不要な部分をエッチングにより除去する。その後、
レジストマスクを除去することにより、半導体膜１１２上にハードマスク１２１を形成す
ることができる（図３（Ｃ））。
【００８５】
例えば、ハードマスク１２１となる膜にタングステン膜を用い、ドライエッチングによ
り当該タングステン膜をエッチングする。このとき、エッチングに用いるガスとしては、
例えばＣＦ４などのフッ化炭素系ガス、Ｃｌ２などの塩素系ガス、またはこれらと酸素の
混合ガスなどを用いることができる。
【００８６】
なお、この時点でレジストマスクは除去しなくてもよい。この段階でレジストマスクを
除去しておくことで、半導体膜１１２のエッチング時にレジストマスクに含まれる炭素な
どの不純物が加工後の半導体層１０２の表面に付着してしまうことを抑制することができ
る。
【００８７】
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３
６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる
。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。
また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外
光（ＥＵＶ：Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また
、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または
電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビーム
などのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
【００８８】
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜（ここでは無機膜ま
たは金属膜）とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよ
い。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆す
るように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さ
のばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、
露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このよ
うな機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅ
ｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスク
の除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
【００８９】
〔半導体層の形成〕
続いて、ハードマスク１２１をマスクとして半導体膜１１２をエッチングし、島状の半
導体層１０２を形成する（図３（Ｄ））。
【００９０】
半導体膜１１２のエッチングには、ドライエッチング法を用いることが好ましい。この
とき、図３（Ｄ）に示すように、ハードマスク１２１の一部がエッチングされることで、
半導体層１０２の端部をテーパー形状に加工することができる。
【００９１】
また、半導体膜１１２のエッチングの際、絶縁層１０６がほとんどエッチングされない
条件でエッチングを行うことが好ましい。特に半導体膜１１２が厚い場合には、絶縁層１
０６がエッチングされる深さを制御することが困難であるため、後述する絶縁層１０６の
突出部１１０の形成と、半導体層１０２の加工とは、エッチングの条件を異ならせること
が好ましい。
【００９２】
例えば、半導体膜１１２として酸化物半導体膜を用い、半導体膜１１２のエッチングと
してドライエッチングを用いる場合、エッチングに用いるガスとしては、例えばＣＨ４な
どの炭化水素系ガスを用いることができる。また、このようなガスに希釈ガスとして希ガ
スを含ませてもよい。
【００９３】
〔突出部の形成〕
続いて、ハードマスク１２１を除去すると共に、絶縁層１０６の上面の一部をエッチン
グして突出部１１０を形成する（図３（Ｅ））。
【００９４】
ハードマスク１２１のエッチング中に、ハードマスク１２１及び半導体層１０２をマス
クとして絶縁層１０６の上面の一部をエッチングする。したがって、半導体層１０２と重
なる領域における絶縁層１０６の上面の高さよりも、それ以外の領域における上面の高さ
の方が低くなることにより、半導体層１０２の下部に突出部１１０が形成される。さらに
半導体層１０２の下部において、エッチングにより突出部１１０の側面を半導体層１０２
の側面よりも内側に後退させる。こうすることで突出部１１０の上面が上方から見て半導
体層１０２よりも内側に位置するように、絶縁層１０６を加工することができる。
【００９５】
ここでのエッチング条件として、半導体層１０２もわずかにエッチングされる条件を用
いることが好ましい。このような条件を用いることで、図３（Ｅ）に示すように、半導体
層１０２の上面や、上端部、下端部などの角部を、丸みを帯びた形状に加工することがで
きる。
【００９６】
例えばハードマスク１２１としてタングステン膜を用い、絶縁層１０６として酸化窒化
シリコン膜を用いて、ドライエッチングによりこれらをエッチングする。ここで、エッチ
ングに用いるガスとしては、例えばＣＦ４などのフッ化炭素系ガス、Ｃｌ２などの塩素系
ガス、またはこれらと酸素の混合ガスなどを用いることができる。
【００９７】
〔一対の電極の形成〕
続いて、絶縁層１０６、半導体層１０２上に、導電膜を成膜する。その後フォトリソグ
ラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチン
グにより除去する。その後レジストマスクを除去することにより、一対の電極１０３を形
成することができる（図４（Ａ））。
【００９８】
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができ
る。
【００９９】
ここで、導電膜を成膜する際、半導体層１０２の側面、及び絶縁層１０６の突出部１１
０の側面を、確実に導電膜が被覆するような条件で、導電膜を成膜することが好ましい。
【０１００】
また図４（Ａ）に示すように、導電膜のエッチングの際に、一対の電極１０３に覆われ
ていない領域では、絶縁層１０６の上面の一部も同時にエッチングされることがある。そ
の場合、チャネル幅方向の断面における突出部１１０の高さはさらに高くなる。したがっ
て、上述のハードマスク１２１のエッチング時と、一対の電極１０３の形成時の２度にわ
たって絶縁層１０６の上面をエッチングすることで、突出部１１０の高さをより高くする
ことができ、後に形成されるゲート電極１０５が、チャネル幅方向における半導体層１０
２の下面よりも下側に位置するように設けることが容易となる。
【０１０１】
例えば、導電膜としてタングステン膜を用い、ドライエッチングにより一対の電極１０
３を形成する。ここで、エッチングに用いるガスとしては、例えばＣＦ４などのフッ化炭
素系ガス、Ｃｌ２などの塩素系ガス、またはこれらと酸素の混合ガスなどを用いることが
できる。
【０１０２】
〔ゲート絶縁層、ゲート電極の形成〕
続いて、半導体層１０２、一対の電極１０３、絶縁層１０６上に絶縁層１０４を形成す
る。
【０１０３】
絶縁層１０４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法な
どを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣ
ＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
【０１０４】
続いて、絶縁層１０４上に導電膜を成膜する。その後フォトリソグラフィ法等を用いて
導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。
その後レジストマスクを除去することにより、ゲート電極１０５を形成することができる
（図４（Ｂ））。
【０１０５】
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができ
る。
【０１０６】
例えば、導電膜としてタングステン膜を用い、ドライエッチングによりゲート電極１０
５を形成する。ここで、エッチングに用いるガスとしては、例えばＣＦ４などのフッ化炭
素系ガス、Ｃｌ２などの塩素系ガス、またはこれらと酸素の混合ガスなどを用いることが
できる。また、導電膜として窒化タンタル膜を用いる場合には、ＢＣｌ３やＣｌ２などの
塩素系ガスなどのガスを用いることができる。
【０１０７】
ここで、チャネル幅方向の断面において、半導体層１０２の下端部近傍のくぼみを埋め
るように、被覆性の高い条件でゲート電極１０５となる導電膜を成膜することが好ましい
。
【０１０８】
〔絶縁層の形成〕
続いて、絶縁層１０４及びゲート電極１０５上に絶縁層１０７を形成する。その後、絶
縁層１０７上に絶縁層１０８を形成する。
【０１０９】
絶縁層１０７及び絶縁層１０８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法
またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好
ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができる
ため好ましい。
【０１１０】
以上の工程により、トランジスタ１００を作製することができる。
【０１１１】
〔加熱処理〕
絶縁層１０８の形成後、加熱処理を行ってもよい。加熱処理により、絶縁層１０６（及
び絶縁層１０７）から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠
損を低減することができる。またこのとき、酸素を透過しにくい絶縁層１０７（または絶
縁層１０８）により、絶縁層１０６（及び絶縁層１０７）や半導体層１０２からの酸素の
外部への放出が抑制される。したがって、半導体層１０２中の酸素欠損の形成が抑制され
ると共に、絶縁層１０６（及び絶縁層１０７）から放出され、半導体層１０２に供給しう
る酸素の量を増大させることができ、半導体層１０２中の酸素欠損を効果的に低減するこ
とができる。
【０１１２】
以上がトランジスタ１００の作製工程例についての説明である。
【０１１３】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【０１１４】
（実施の形態２）
本実施の形態では、上記で例示したトランジスタとは構成の一部が異なるトランジスタ
の構成例について説明する。なお、上記と重複する部分については説明を省略し、相違点
についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能
が同一である場合には、同一の符号を付し、説明を省略する場合がある。
【０１１５】
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層
との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元
素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化
物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することがで
きる。
【０１１６】
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における
上面または下面のうち少なくとも一が、酸化物半導体層の界面準位形成防止のためのバリ
ア膜として機能する酸化物層に接する構成を有していることが好ましい。このような構成
とすることにより、酸化物半導体層中及び界面においてキャリアの生成要因となる酸素欠
損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度
真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性
にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を
抑制し、信頼性の高い半導体装置を提供することが可能となる。
【０１１７】
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は
、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３
未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特
性を付与することができる。
【０１１８】
より具体的には、例えば以下の構成とすることができる。
【０１１９】
［構成例１］
図５（Ａ）、（Ｂ）に、以下で例示するトランジスタ１５０の断面概略図を示す。なお
、上面概略図については図１（Ａ）を援用できる。図５に示すトランジスタ１５０は、主
に第１の酸化物層１５１及び第２の酸化物層１５２を有している点で、実施の形態１で例
示したトランジスタ１００と相違している。
【０１２０】
第１の酸化物層１５１は、絶縁層１０６と半導体層１０２の間に設けられている。
【０１２１】
第２の酸化物層１５２は、半導体層１０２と絶縁層１０４の間に設けられている。より
具体的には、第２の酸化物層１５２は、その上面が一対の電極１０３の下面、及び絶縁層
１０４の下面に接して設けられている。
【０１２２】
絶縁層１０６の突出部１１０の上面は、上方から見て第１の酸化物層１５１、半導体層
１０２、及び第２の酸化物層１５２のうち、少なくともいずれかの層よりも内側に位置す
るように設けられている。言い換えると、上方から見たときに第１の酸化物層１５１、半
導体層１０２、及び第２の酸化物層１５２のうちいずれかの層の輪郭よりも、絶縁層１０
６の突出部１１０の上面の輪郭が内側に位置するように設けられている。
【０１２３】
好ましくは、突出部１１０の上面は、上方から見て半導体層１０２よりも内側に位置す
るように設けられる。言い換えると、上方から見たときに半導体層１０２の輪郭よりも、
突出部１１０の上面の輪郭が内側に位置するように設けられることが好ましい。
【０１２４】
このような構成とすることで、ゲート電極１０５によって半導体層１０２の上面及び側
面だけでなく、斜め下方からも電界を掛けることができる。その結果、トランジスタ１５
０の電界効果移動度を向上させることができる。
【０１２５】
第１の酸化物層１５１及び第２の酸化物層１５２は、それぞれ半導体層１０２と同一の
金属元素を一種以上含む酸化物を含む。
【０１２６】
なお、半導体層１０２と第１の酸化物層１５１の境界、または半導体層１０２と第２の
酸化物層１５２の境界は不明瞭である場合がある。
【０１２７】
例えば、第１の酸化物層１５１及び第２の酸化物層１５２は、Ｉｎ若しくはＧａを含み
、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、酸化ガリウム、またはＩｎ−
Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）で
あり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用い
る。代表的には、第１の酸化物層１５１または第２の酸化物層１５２の伝導帯の下端のエ
ネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、
０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ
以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
【０１２８】
半導体層１０２を挟むように設けられる第１の酸化物層１５１及び第２の酸化物層１５
２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を
用いることにより、半導体層１０２からの酸素の放出を抑制することができる。
【０１２９】
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子
数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１５１または第２の酸化
物層１５２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１
：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−
Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１５１およ
び第２の酸化物層１５２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイ
ナス２０％の変動を含む。また、第１の酸化物層１５１と第２の酸化物層１５２は、組成
の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
【０１３０】
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２と
なる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の
原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以
上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは
１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下と
することで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の
原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
【０１３１】
また、第１の酸化物層１５１、第２の酸化物層１５２としてＩｎ−Ｍ−Ｚｎ系酸化物を
用いた場合、第１の酸化物層１５１、第２の酸化物層１５２となる酸化物膜を成膜するた
めに用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ
＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１
／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。
なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくな
る。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、
１：３：６、１：３：８などがある。
【０１３２】
また、第１の酸化物層１５１および第２の酸化物層１５２に、半導体層１０２に比べて
伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に
主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャ
ネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１５１及び第２
の酸化物層１５２で挟持することにより、これらの界面準位の生成が抑制され、トランジ
スタの電気特性における信頼性が向上する。
【０１３３】
なお、これに限られず、必要とする各層の半導体特性及びトランジスタの電気特性（電
界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要
とする半導体特性を得るために半導体層１０２、第１の酸化物層１５１、第２の酸化物層
１５２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離
、密度等を適切なものとすることが好ましい。
【０１３４】
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１５１よりも厚く形成す
ることが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることが
できる。また、第１の酸化物層１５１は、半導体層１０２の界面準位の生成を抑制する効
果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化
物層１５１の厚さに対して１倍よりも大きく、好ましくは２倍以上とすればよい。なお、
トランジスタのオン電流を高める必要のない場合にはその限りではなく、第１の酸化物層
１５１の厚さを半導体層１０２の厚さ以上としてもよい。
【０１３５】
また、第２の酸化物層１５２も第１の酸化物層１５１と同様に、半導体層１０２の界面
準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物
層１５１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１５２が厚いと、ゲ
ート電極１０５による電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸
化物層１５２は薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄く
すればよい。なおこれに限られず、第２の酸化物層１５２の厚さは絶縁層１０４の耐圧等
を考慮して、トランジスタ１５０を駆動させる電圧に応じて適宜設定すればよい。
【０１３６】
ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を
含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャ
ネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタ
が出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら
、トランジスタ１５０においては、半導体層１０２を構成する金属元素を一種以上含んで
第１の酸化物層１５１を有しているため、第１の酸化物層１５１を設けることにより、ト
ランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
【０１３７】
また、絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で
界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、トランジ
スタ１５０においては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化
物層１５２を有しているため、半導体層１０２と第２の酸化物層１５２との界面ではキャ
リアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【０１３８】
また、半導体層１０２、第１の酸化物層１５１及び第２の酸化物層１５２は各々の組成
が近似することにより、酸素が相互に拡散しやすく、これらの境界に混合層とも呼ぶべき
層が形成されうる。この混合層の存在により、伝導帯下端のエネルギーが２層の間で障壁
がなく連続的に接合される状態（連続接合ともいう）が形成される。例えば、各層の界面
にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が混在していると
、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により
消滅してしまう場合がある。そのためこのような連続接合を形成することにより、各層の
界面の欠陥準位が生成されることが抑制され、トランジスタの電気特性や信頼性を向上さ
せることができる。
【０１３９】
また、トランジスタ１５０は、半導体層１０２と絶縁層１０６の間に第１の酸化物層１
５１を有しているため、第１の酸化物層１５１の厚さ分だけ、半導体層１０２が高い位置
に設けられている。すなわち、第１の酸化物層１５１を設けない場合に比べて、ゲート電
極１０５が半導体層１０２に対してさらに下方に位置する構成となっている。したがって
、半導体層１０２の下端部、さらには下面側にまで、ゲート電極１０５の電界を掛けるこ
とが容易となる。そのため、トランジスタの電界効果移動度やオン電流をより高めること
が可能となる。
【０１４０】
なお、第１の酸化物層１５１が厚い場合や、第１の酸化物層１５１、半導体層１０２及
び第２の酸化物層１５２の積層体の側面のテーパー角が大きい場合では、上面から見たと
きに半導体層１０２が突出部１１０よりも内側に位置する場合もある。このような場合で
あっても、少なくともゲート電極１０５の下面が第１の酸化物層１５１の下面よりも下側
に位置するように設けられ、且つ、上面から見たときに少なくとも突出部１１０の上面が
第１の酸化物層１５１よりも内側に位置する構成であればよい。このような構成とするこ
とで、ゲート電極１０５からの電界が半導体層１０２の下端部、さらには下面側にまで掛
るため、トランジスタの電界効果移動度やオン電流を高めることができる。
【０１４１】
［作製方法例１］
トランジスタ１５０は、実施の形態１で例示したトランジスタ１００の作製方法例の一
部を異ならせることにより作製できる。
【０１４２】
具体的には、半導体膜１１２の成膜工程に換えて、第１の酸化物層１５１となる第１の
酸化物膜、半導体膜１１２、及び第２の酸化物層１５２となる第２の酸化物膜を順に成膜
する。その後、第１の酸化物膜、半導体膜１１２、及び第２の酸化物膜をハードマスク１
２１により島状に加工することにより、第１の酸化物層１５１、半導体層１０２、及び第
２の酸化物層１５２を形成することができる。
【０１４３】
第１の酸化物膜、及び第２の酸化物膜は、上記半導体膜１１２の成膜方法と同様の方法
を用いて成膜することができる。
【０１４４】
特に、第１の酸化物膜、半導体膜、及び第２の酸化物膜の成膜は、大気に暴露すること
なく連続して行うことが好ましい。これらを連続して成膜することにより、これらの界面
準位の生成を抑制することができる。
【０１４５】
上記以外の工程については、上記作製方法例を援用できる。このような方法により、図
５に示すトランジスタ１５０を作製することができる。
【０１４６】
以上が構成例１についての説明である。
【０１４７】
［構成例２］
図６（Ａ）、（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。なお
、上面概略図については、図１（Ａ）を援用できる。図６に示すトランジスタ１６０は、
主に絶縁層１０４及び第２の酸化物層１５２の形状が異なる点で、上記トランジスタ１５
０と相違している。
【０１４８】
トランジスタ１６０において、第２の酸化物層１５２は、その下面が一対の電極１０３
のそれぞれの上面に接して設けられている。さらに、一対の電極１０３が設けられていな
い領域において、半導体層１０２の上面及び側面、並びに第１の酸化物層１５１の側面に
接して設けられている。
【０１４９】
突出部１１０の上面は、少なくとも第２の酸化物層１５２の輪郭よりも内側に位置する
ように設けられていることが好ましい。より好ましくは、突出部１１０の上面が第１の酸
化物層１５１の輪郭よりも内側、または半導体層１０２の輪郭よりも内側に位置するよう
に設けられていることが好ましい。
【０１５０】
このような構成とすることで、ゲート電極１０５によって半導体層１０２の上面及び側
面だけでなく、斜め下方からも電界を掛けることができる。その結果、トランジスタ１６
０の電界効果移動度を向上させることができる。
【０１５１】
図６に示す構成では、第２の酸化物層１５２及び絶縁層１０４の上面形状が、ゲート電
極１０５の上面形状と概略一致するように、同一のフォトマスクを用いて加工されている
。
【０１５２】
また、図６（Ｂ）に示すように、トランジスタ１６０のチャネル形成領域では、半導体
層１０２の上面だけでなく、側面も第２の酸化物層１５２と接して設けられている。すな
わち、半導体層１０２のチャネル形成領域が第１の酸化物層１５１と第２の酸化物層１５
２とで囲われた構成となっている。したがって、半導体層１０２の側面も絶縁層１０４と
接しないため、これらの境界に生じうる界面準位の影響を排除でき、トランジスタの電気
特性の変動をより効果的に抑制することができる。
【０１５３】
また、トランジスタ１６０は、半導体層１０２と絶縁層１０６の間に第１の酸化物層１
５１を有しているため、第１の酸化物層１５１の厚さ分だけ、半導体層１０２が高い位置
に設けられている。すなわち、第１の酸化物層１５１を設けない場合に比べて、ゲート電
極１０５が半導体層１０２に対してさらに下方に位置する構成となっている。したがって
、半導体層１０２の下端部、さらには下面側にまで、ゲート電極１０５の電界を掛けるこ
とが容易となる。そのため、トランジスタの電界効果移動度やオン電流をより高めること
が可能となる。
【０１５４】
なお、第１の酸化物層１５１が厚い場合、第２の酸化物層１５２が厚い場合、または第
１の酸化物層１５１及び半導体層１０２の積層体の側面のテーパー角が大きい場合などで
は、上面から見たときに半導体層１０２が突出部１１０よりも内側に位置する場合もある
。このような場合であっても、少なくともゲート電極１０５の下面が第１の酸化物層１５
１の下面よりも下側に位置するように設けられ、且つ、上面から見たときに少なくとも突
出部１１０の上面が、当該突出部１１０の上面よりも高い位置における第２の酸化物層１
５２の幅よりも、内側に位置する構成であればよい。このような構成とすることで、ゲー
ト電極１０５からの電界が半導体層１０２の下端部、さらには下面側にまで掛かるため、
トランジスタの電界効果移動度やオン電流を高めることができる。
【０１５５】
［作製方法例２］
トランジスタ１６０は、実施の形態１で例示したトランジスタ１００の作製方法例や、
上記作製方法例１の一部を異ならせることにより作製できる。
【０１５６】
具体的には、半導体層１０２の形成工程にかかる半導体膜１１２の成膜工程に換えて、
第１の酸化物膜及び半導体膜１１２を順に成膜する。その後、第１の酸化物膜及び半導体
膜１１２をハードマスク１２１により島状に加工することにより、第１の酸化物層１５１
及び半導体層１０２を形成する。その後、上記と同様の方法により一対の電極１０３を形
成する。
【０１５７】
続いて、絶縁層１０４およびゲート電極１０５の形成工程において、絶縁層１０４の成
膜より前に第２の酸化物膜を成膜する。そして、導電膜、絶縁層１０４及び第２の酸化物
膜を同一のフォトマスクを用いて加工することにより、ゲート電極１０５、絶縁層１０４
および第２の酸化物層１５２を形成する。
【０１５８】
以降の工程については、上記作製方法例を援用できる。このような方法により、図６に
示すトランジスタ１６０を作製することができる。
【０１５９】
以上が構成例２についての説明である。
【０１６０】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【０１６１】
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の半導体層及び酸化物層に好適に用い
ることのできる酸化物半導体について説明する。
【０１６２】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切
な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用され
たトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）
を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる
。
【０１６３】
酸化物半導体膜をトランジスタに適用する場合、酸化物半導体膜の膜厚は２ｎｍ以上４
０ｎｍ以下とすることが好ましい。
【０１６４】
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ
）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それら
に加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）
、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば
、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、ま
たは複数種が含まれていることが好ましい。
【０１６５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸
化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸
化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ
とも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−
Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ
系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉ
ｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１６６】
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化
物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外
の金属元素が入っていてもよい。
【０１６７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す
。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）
で表記される材料を用いてもよい。
【０１６８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ
：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あ
るいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成
の近傍の酸化物を用いるとよい。
【０１６９】
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水
素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジス
タのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成
後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を
除去して不純物が極力含まれないように高純度化することが好ましい。
【０１７０】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から
酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水
素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理
を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、
加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成
よりも多くする場合を過酸素化処理と記す場合がある。
【０１７１】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分
が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化また
はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。
なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく
（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下
、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下で
あることをいう。
【０１７２】
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは
、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジス
タがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、
好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５
℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×
１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル
型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体
的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ
、トランジスタはオフ状態となる。
【０１７３】
以下では、酸化物半導体膜の構造について説明する。
【０１７４】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
【０１７５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶として表す
。
【０１７６】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。
非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙ
ｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体
膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１７７】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１７８】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである
。
【０１７９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒ
ｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８０】
試料面と概略平行な方向からＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると
、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は
、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映し
た形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１８１】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観
察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確
認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１８２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ
膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピーク
が現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属され
ることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に
概略垂直な方向を向いていることが確認できる。
【０１８３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ
法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現
れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向
性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８４】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１８５】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
【０１８６】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
【０１８７】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
【０１８８】
次に、微結晶酸化物半導体膜について説明する。
【０１８９】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することのできる領
域と明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に
含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさ
であることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結
晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−
ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜
と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認
できない場合がある。
【０１９０】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径
（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）
を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対
し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電
子線回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線
回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。
また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のス
ポットが観測される場合がある。
【０１９１】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１９２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、Ｃ
ＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１９３】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【０１９４】
（実施の形態４）
本実施の形態では、本発明の一態様である酸化物半導体を備えるトランジスタを使用し
、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が
無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０１９５】
図７に半導体装置の回路図を示す。
【０１９６】
図７に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半
導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、
トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることが
できる。
【０１９７】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲ
ルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、
第２の半導体材料を先の実施の形態で説明した酸化物半導体とすることができる。酸化物
半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易で
ある。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０１９８】
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトラ
ンジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることに
より長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必
要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすること
が可能となるため、消費電力を十分に低減することができる。
【０１９９】
図７において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接
続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続され
ている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン
電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電
極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトラ
ンジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の
一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的
に接続されている。
【０２００】
図７に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能とい
う特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０１】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、ト
ランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とす
る。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、お
よび容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には
、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電
荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものと
する。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電
位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００の
ゲート電極に与えられた電荷が保持される（保持）。
【０２０２】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート
電極の電荷は長時間にわたって保持される。
【０２０３】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を
与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジ
スタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電
位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２０
０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿
Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見
かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは
、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位を
いうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間
の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、
第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「
オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の
電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままで
ある。このため、第２の配線３００２の電位を判別することで、保持されている情報を読
み出すことができる。
【０２０４】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿
Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲート電極の状態にか
かわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌよ
り大きい電位を第５の配線３００５に与えればよい。
【０２０５】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
【０２０６】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２０７】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【０２０８】
（実施の形態５）
本実施の形態では、先の実施の形態で説明したトランジスタ、または先の実施の形態で
説明した記憶装置を含むＣＰＵについて説明する。
【０２０９】
図８は、上記実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一
例の構成を示すブロック図である。
【０２１０】
図８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェ
ース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基
板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は
、別チップに設けてもよい。もちろん、図８に示すＣＰＵは、その構成を簡略化して示し
た一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば
、図８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、
それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路
やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビッ
トなどとすることができる。
【０２１１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクショ
ンデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、イン
タラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントロー
ラ１１９５に入力される。
【０２１２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロ
ーラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種
制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御す
るための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログ
ラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマス
ク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のア
ドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう
。
【０２１３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１
９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およ
びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えば
タイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信
号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上
記各種回路に供給する。
【０２１４】
図８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができ
る。
【０２１５】
図８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１
９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量
素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が
選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる
。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換え
が行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる
。
【０２１６】
図９は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。
記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶デー
タが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と
、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素
子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子
７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさら
に有していてもよい。
【０２１７】
ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。
記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲ
ートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける
構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構
成とする。
【０２１８】
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて
構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトラ
ンジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトラ
ンジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトラ
ンジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１
３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通また
は非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイ
ッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイ
ッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイ
ッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端
子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態または
オフ状態）が選択される。
【０２１９】
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうち
の一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分を
ノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給
することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３
の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。
スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッ
チ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続
される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）
は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の
第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１
の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子
と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続
部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入
力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（
ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの
他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続され
る。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とするこ
とができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力され
る構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を
供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２２０】
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積
極的に利用することによって省略することも可能である。
【０２２１】
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力され
る。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによ
って第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッ
チの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の
端子の間は非導通状態となる。
【０２２２】
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに
対応する信号が入力される。図９では、回路７０１から出力された信号が、トランジスタ
７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子
（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０
６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入
力される。
【０２２３】
なお、図９では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレイ
ンの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１
に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジス
タ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられるこ
となく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力さ
れた信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３
の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当
該ノードに入力することができる。
【０２２４】
図９におけるトランジスタ７０９は、上記実施の形態で説明したトランジスタを用いる
ことができる。また、第２ゲート（第２のゲート電極）を有する構成とすることが好まし
い。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力するこ
とができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、
例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ば
れる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号
であり、トランジスタ７０９のカットオフ電流（Ｉｃｕｔ）をより低減することができる
。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いること
もできる。
【０２２５】
また、図９において、記憶素子７００に用いられるトランジスタのうち、トランジスタ
７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０に
チャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリ
コン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７０
０に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジス
タとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャ
ネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジス
タは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトラ
ンジスタとすることもできる。
【０２２６】
図９における回路７０１には、例えばフリップフロップ回路を用いることができる。ま
た、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いること
ができる。
【０２２７】
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間
は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によ
って保持することができる。
【０２２８】
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい
。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を
有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そ
のため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７
００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）
を保持することが可能である。
【０２２９】
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作
を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元の
データを保持しなおすまでの時間を短くすることができる。
【０２３０】
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７
１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された
後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、
またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子
７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出
すことが可能である。
【０２３１】
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。
【０２３２】
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７
００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳ
Ｉ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ
−ＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可
能である。
【０２３３】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【０２３４】
（実施の形態６）
本実施の形態では、上記実施の形態で説明したトランジスタ、記憶装置、またはＣＰＵ
等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）などの半導体装置を用いるこ
とのできる電子機器の例について説明する。
【０２３５】
上記実施の形態で例示したトランジスタ、記憶装置、またはＣＰＵ等は、さまざまな電
子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等
の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポ
ータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電
話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電
子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、
電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、
電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥
機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射
線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、
熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、
信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システ
ム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電
力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。
上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブ
リッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無
限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動
車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケッ
ト、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部
の具体例を図１０に示す。
【０２３６】
図１０（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組
み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出
力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み
込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である
。
【０２３７】
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光
装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉ
ｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）等の半導体表示装置を用
いることができる。
【０２３８】
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン
装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデム
を介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者か
ら受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行
うことも可能である。
【０２３９】
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリ
を備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ
、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。
【０２４０】
図１０（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出
部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１
０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電子機器
の一例である。
【０２４１】
また、図１０（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディ
ショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電
子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、Ｃ
ＰＵ８２０３等を有する。図１０（Ａ）においては、ＣＰＵ８２０３が、室内機８２００
に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられて
いてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設け
られていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰ
Ｕに用いることによって省電力化を図ることができる。
【０２４２】
また、図１０（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトラン
ジスタ、記憶装置、またはＣＰＵ等を含む電子機器の一例である。具体的に、電気冷凍冷
蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３
０４等を有する。図１０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられ
ている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０
４に用いることによって省電力化が図れる。
【０２４３】
図１０（Ｂ）、（Ｃ）には、電子機器の一例である電気自動車の例を示す。電気自動車
９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９
７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示
しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実
施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電
力化が図れる。
【０２４４】
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と
、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作
情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかか
る負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０
２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネル
ギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、
図示していないが、直流を交流に変換するインバータも内蔵される。
【０２４５】
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせ
て実施することができる。
【実施例】
【０２４６】
本実施例では、トランジスタを作製し、その断面観察を行った。ここでは、実施の形態
２の構成例２で例示したトランジスタ（図６）を作製した。
【０２４７】
［試料の作製］
試料の基板として、シリコンウェハを用いた。まず、基板に対して熱酸化を行い、基板
表面上に熱酸化膜を形成した。続いて、熱酸化膜上に厚さ約３００ｎｍの酸化窒化シリコ
ン膜をプラズマＣＶＤ法により成膜したのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎ
ｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて表面を平坦化した。
【０２４８】
続いて、厚さ約２０ｎｍの酸化物半導体膜（ＯＳ１）と、これとは組成の異なる厚さ約
４０ｎｍの酸化物半導体膜（ＯＳ２）をスパッタリング法により順に成膜した。
【０２４９】
続いて、厚さ約１０ｎｍのタングステン膜をスパッタリング法により成膜した。その後
、タングステン膜上に厚さ約２０ｎｍの非感光性の有機樹脂膜と、厚さ約１００ｎｍのネ
ガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理
を行うことでレジスト膜のパターンを形成した。続いて、レジスト膜をマスクとして有機
樹脂膜とタングステン膜をドライエッチング法によりエッチングし、酸化物半導体膜（Ｏ
Ｓ２）上にタングステン膜からなる島状のハードマスクを形成した。
【０２５０】
エッチングは、まず初めに、エッチングガスとしてＣＦ４（流量１００ｓｃｃｍ）を用
い、ＩＣＰ電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度−１０℃
の条件で行った。続いて、エッチングガスとしてＣＦ４（流量６０ｓｃｃｍ）とＯ２（流
量４０ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力１０００Ｗ、バイアス電力２５Ｗ、圧力
２．０Ｐａ、基板温度−１０℃の条件で行った。
【０２５１】
続いて、酸素雰囲気中におけるプラズマ処理（アッシングともいう）により、レジスト
膜及び有機樹脂膜を除去した。
【０２５２】
続いて、酸化物半導体膜（ＯＳ１）及び酸化物半導体膜（ＯＳ２）のエッチングを行い
、島状の酸化物半導体膜（ＯＳ１）（第１の酸化物層）及び島状の酸化物半導体膜（ＯＳ
２）（半導体層）を形成した。エッチングは、エッチングガスとしてＣＨ４（流量１６ｓ
ｃｃｍ）及びＡｒ（流量３２ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力６００Ｗ、バイア
ス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃の条件で行った。
【０２５３】
その後、ハードマスクのエッチング及び絶縁層の突出部の形成を行った。エッチングは
、エッチングガスとしてＣＦ４（流量６０ｓｃｃｍ）とＯ２（流量４０ｓｃｃｍ）の混合
ガスを用い、ＩＣＰ電力１０００Ｗ、バイアス電力２５Ｗ、圧力２．０Ｐａ、基板温度−
１０℃の条件で行った。
【０２５４】
続いて、厚さ約１０ｎｍのタングステン膜をスパッタリング法により成膜し、その上方
に厚さ約２０ｎｍの非感光性の有機樹脂膜を形成した。その後上記と同様の方法により当
該タングステン膜上にレジスト膜のパターンを形成した。
【０２５５】
続いて、レジスト膜をマスクとしてタングステン膜と有機樹脂膜をエッチングした。エ
ッチングは、まず初めに、エッチングガスとしてＣＦ４（流量１００ｓｃｃｍ）を用い、
ＩＣＰ電力２０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度−１０℃の条
件で行った。続いて、エッチングガスとしてＣＦ４（流量６０ｓｃｃｍ）とＯ２（流量４
０ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力１０００Ｗ、バイアス電力２５Ｗ、圧力２．
０Ｐａ、基板温度−１０℃の条件で行った。
【０２５６】
その後、アッシングによりレジスト膜及び有機樹脂膜を除去することにより、一対の電
極を得た。
【０２５７】
続いて、厚さ約５ｎｍの酸化物半導体膜（ＯＳ３）をスパッタリング法により成膜した
。続いて厚さ約１０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により成膜した。続い
て、厚さ約１０ｎｍの窒化チタン膜と、厚さ約１０ｎｍのタングステン膜をスパッタリン
グ法により連続して成膜した。その後、上記と同様の方法により、当該タングステン膜上
にレジスト膜のパターンを形成した。
【０２５８】
続いて、レジスト膜をマスクとして、タングステン膜と窒化チタン膜をエッチングした
。エッチングはまず初めに、エッチングガスとしてＣｌ２（流量４５ｓｃｃｍ）とＣＦ４
（流量５５ｓｃｃｍ）とＯ２（流量５５ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力３００
０Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃の条件で行った。続い
て、エッチングガスとしてＣｌ２（流量５０ｓｃｃｍ）とＢＣｌ３（流量１５０ｓｃｃｍ
）の混合ガスを用い、ＩＣＰ電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、
基板温度４０℃の条件で行った。
【０２５９】
続いて、酸化窒化シリコン膜のエッチングを行った。エッチングはエッチングガスとし
てＣＨＦ３（流量５６ｓｃｃｍ）とＨｅ（流量１４４ｓｃｃｍ）の混合ガスを用い、ＩＣ
Ｐ電力２５Ｗ、バイアス電力４２５Ｗ、圧力７．５Ｐａの条件で行った。
【０２６０】
その後、酸化物半導体膜（ＯＳ３）のエッチングを行った。エッチングはまず初めに、
エッチングガスとしてＣＨ４（流量１６ｓｃｃｍ）とＡｒ（流量３２ｓｃｃｍ）の混合ガ
スを用い、ＩＣＰ電力６００Ｗ、バイアス電力１００Ｗ、圧力３．０Ｐａ、基板温度７０
℃の条件で行った。続いて、エッチングガスとしてＣＨ４（流量１６ｓｃｃｍ）とＡｒ（
流量３２ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力６００Ｗ、バイアス電力１００Ｗ、圧
力１．０Ｐａ、基板温度７０℃の条件で行った。
【０２６１】
その後、アッシングによりレジスト膜及び有機樹脂膜を除去した。この段階で、ゲート
電極、ゲート絶縁層、及び酸化物半導体膜（ＯＳ３）（第２の酸化物層）を得た。
【０２６２】
続いて、絶縁層として厚さ約４０ｎｍの酸化アルミニウム膜と、厚さ約１５０ｎｍの酸
化窒化シリコン膜を成膜した。
【０２６３】
以上の工程により、基板上に本発明の一態様のトランジスタが形成された試料を作製し
た。
【０２６４】
［断面観察］
作製した試料について、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ  Ｔｒａｎ
ｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った
。
【０２６５】
図１１に、作製したトランジスタのチャネル幅方向の断面観察像を示す。図１１は、位
相コントラスト像（透過電子（ＴＥ：Ｔｒａｎｓｍｉｔｔｅｄ  Ｅｌｅｃｔｒｏｎ）像と
もいう。）である。
【０２６６】
図１１より、酸化物半導体膜（ＯＳ１）及び酸化物半導体膜（ＯＳ２）の積層体は、そ
の下方に位置する酸化窒化シリコン膜に形成された突出部の上面に接して設けられている
。また当該突出部の側面、並びに酸化物半導体膜（ＯＳ１）と酸化物半導体膜（ＯＳ２）
の積層体の上面及び側面を、酸化物半導体膜（ＯＳ３）が確実に被覆するように設けられ
ている。さらに、酸化物半導体膜（ＯＳ３）の表面に沿って、酸化窒化シリコン膜、窒化
チタン膜、及びタングステン膜が順に積層されていることが確認できた。
【０２６７】
また、図１１より絶縁層の突出部の上面が、酸化物半導体膜（ＯＳ１）、酸化物半導体
膜（ＯＳ２）及び酸化物半導体膜（ＯＳ３）の積層体よりも内側に位置していることが確
認できた。ここで、図１１に示すように、突出部よりも高い位置において、酸化物半導体
膜（ＯＳ３）の幅の最大値は約５３ｎｍであり、突出部の上面の幅は約４３ｎｍであった
。
【０２６８】
以上より、半導体層の上面、側面及び下端部を囲うように、且つ半導体層の下面よりも
下側に位置するように、ゲート電極が設けられた、本発明の一態様のトランジスタを極め
て微細に作製することができた。
【符号の説明】
【０２６９】
１００    トランジスタ
１０１    基板
１０２    半導体層
１０３    電極
１０４    絶縁層
１０５    ゲート電極
１０６    絶縁層
１０７    絶縁層
１０８    絶縁層
１１０    突出部
１１２    半導体膜
１２１    ハードマスク
１５０    トランジスタ
１５１    酸化物層
１５２    酸化物層
１６０    トランジスタ
７００    記憶素子
７０１    回路
７０２    回路
７０３    スイッチ
７０４    スイッチ
７０６    論理素子
７０７    容量素子
７０８    容量素子
７０９    トランジスタ
７１０    トランジスタ
７１３    トランジスタ
７１４    トランジスタ
７２０    回路
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
８０００    テレビジョン装置
８００１    筐体
８００２    表示部
８００３    スピーカ部
８００４    ＣＰＵ
８１００    警報装置
８１０１    マイクロコンピュータ
８１０２    検出部
８２００    室内機
８２０１    筐体
８２０２    送風口
８２０３    ＣＰＵ
８２０４    室外機
８３００    電気冷凍冷蔵庫
８３０１    筐体
８３０２    冷蔵室用扉
８３０３    冷凍室用扉
８３０４    ＣＰＵ
９７００    電気自動車
９７０１    二次電池
９７０２    回路
９７０３    駆動装置
９７０４    処理装置
【図１】
0006442455.tif 000002
【図２】
0006442455.tif 000003
【図３】
0006442455.tif 000004
【図４】
0006442455.tif 000005
【図５】
0006442455.tif 000006
【図６】
0006442455.tif 000007
【図７】
0006442455.tif 000008
【図８】
0006442455.tif 000009
【図９】
0006442455.tif 000010
【図１０】
0006442455.tif 000011
【図１１】
0006442455.tif 000012