(57)【特許請求の範囲】
【請求項１】
ＩＧＢＴを有する半導体装置の製造方法であって、
（ａ）第１導電型の第１ベース領域用の半導体基板を用意する工程、
（ｂ）前記半導体基板の主面上に第１絶縁層を形成する工程、
（ｃ）前記第１絶縁層に、前記第１絶縁層を貫通して前記半導体基板の一部を露出する第１溝を形成する工程、
（ｄ）前記第１溝の底部で露出する前記半導体基板上に、前記第１溝内を埋めるように、前記第１導電型の第１半導体層を形成する工程、
（ｅ）前記第１絶縁層において、前記第１溝の両側に、前記第１溝を挟むように、一対の第２溝を形成する工程、
（ｆ）前記一対の第２溝を拡張して、前記一対の第２溝から、前記第１半導体層の側面の一部を露出させる工程、
（ｇ）前記一対の第２溝から露出する前記第１半導体層の側面にゲート絶縁膜用の絶縁膜を形成する工程、
（ｈ）前記一対の第２溝内のそれぞれに、ゲート電極を形成する工程、
（ｉ）前記第１半導体層の上部に、前記第１導電型とは反対の第２導電型の第２ベース領域と、前記第１導電型のエミッタ領域とを形成する工程、
を有し、
前記（ｅ）工程では、前記一対の第２溝から前記第１半導体層の側面は露出されず、かつ、前記一対の第２溝は、前記半導体基板に達していない、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１半導体層は、エピタキシャル成長により形成される、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、等方性エッチングにより前記一対の第２溝を拡張する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程では、ウェットエッチングにより前記一対の第２溝を拡張する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１絶縁層よりも前記第１半導体層がエッチングされにくい条件でエッチングを行うことにより、前記一対の第２溝を拡張する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記一対の第２溝の下に前記第１絶縁層の一部が残存し、
前記（ｈ）工程で形成された一対の前記ゲート電極の下には、前記第１絶縁層の一部が存在する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第１溝は、前記第１溝の上部における幅が、前記第１溝の下部における幅よりも大きい、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１絶縁層にマスク層を形成する工程、
（ｃ２）前記マスク層をエッチングマスクとして用いて、前記第１絶縁層を等方性エッチングする工程、
（ｃ３）前記（ｃ２）工程後、前記マスク層をエッチングマスクとして用いて、前記第１絶縁層を異方性エッチングする工程、
を有し、
前記（ｃ２）工程では、前記第１溝は前記半導体基板に到達せず、
前記（ｃ３）工程で、前記第１溝は前記半導体基板に到達する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で形成された前記第１溝は、テーパを有している、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程後で、前記（ｇ）工程前に、
（ｆ１）前記一対の第２溝から露出する前記第１半導体層の側面を酸化する工程、
（ｆ２）前記（ｆ１）工程で前記第１半導体層の側面に形成された酸化膜を除去する工程、
を１サイクル以上行う、半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
（ｊ）前記第１絶縁層上に、前記第１半導体層および前記ゲート電極を覆うように、第２絶縁層を形成する工程、
（ｋ）前記第１半導体層上に前記第２絶縁層を貫通して前記第１半導体層に達する第１コンタクトホールを形成する工程、
（ｌ）前記第１コンタクトホール内に、前記第２ベース領域と前記エミッタ領域とに電気的に接続される第１電極部を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１コンタクトホールの底面の深さ位置における前記第１半導体層の第１の幅をＷ１とし、
前記第２ベース領域の下でかつ一対の前記ゲート電極によって挟まれた部分の前記第１半導体層の第２の幅をＷ２としたときに、
Ｗ１＞Ｗ２が成り立つ、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１絶縁層に、前記第１溝と離間しかつ前記第１絶縁層を貫通する第３溝も形成され、
前記（ｄ）工程では、前記第３溝の底部で露出する前記半導体基板上に、前記第３溝内を埋めるように、前記第１導電型の第２半導体層も形成され、
前記（ｅ）工程および前記（ｆ）工程では、前記第２半導体層に隣接して前記第２半導体層の側面を露出させる溝は形成されず、
前記（ｉ）工程では、前記第２半導体層の上部に、前記第２導電型の半導体領域が形成され、
前記（ｋ）工程では、前記第２半導体層上に前記第２絶縁層を貫通して前記第２半導体層に達する第２コンタクトホールも形成され、
前記（ｌ）工程では、前記第２コンタクトホール内に、前記半導体領域と電気的に接続される第２電極部も形成され、
前記第２半導体層に隣接するゲート電極は形成されず、
前記第１電極部と前記第２電極部とは、導体で繋がっている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、ＩＧＢＴを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
パワー半導体装置として、ＩＧＢＴを有する半導体装置がある。
【０００３】
国際公開ＷＯ２０１１／１０４８５０号公報（特許文献１）および特開２０１３−２５１４６７号公報（特許文献２）には、ＩＧＢＴを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開ＷＯ２０１１／１０４８５０号公報
【特許文献２】特開２０１３−２５１４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＧＢＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。もしくは、半導体装置の性能を向上させ、かつ、半導体装置の信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、第１導電型の半導体基板の主面上に形成された第１絶縁層と、前記第１絶縁層に形成された溝内において、前記半導体基板上に形成された第１半導体層と、前記溝内において前記第１半導体層の両側に形成された一対のゲート電極と、前記溝内において、前記第１半導体層と前記一対のゲート電極との間に介在するゲート絶縁膜と、を有している。半導体装置は、更に、前記第１絶縁層上に前記第１半導体層および前記一対のゲート電極を覆うように形成された第２絶縁層と、前記第２絶縁層を貫通して前記第１半導体層に達する第１コンタクトホールと、前記第１コンタクトホール内に形成された第１電極部と、を有している。半導体装置は、更に、前記半導体基板の裏面側に形成された第２導電型の第１半導体領域と、前記半導体基板の前記裏面上に形成された裏面電極と、を有している。前記一対のゲート電極の下には、前記第１絶縁層の一部が存在し、前記一対のゲート電極における前記ゲート絶縁膜を介して前記第１半導体層に対向する側とは反対側の側面は、前記第１絶縁層に隣接している。前記第１半導体層において、前記第１半導体層の上部に前記第２導電型の第２半導体領域が形成され、前記第２半導体領域上に前記第１導電型の第３半導体領域が形成されている。前記第１半導体層において、前記第２半導体領域の下の部分は、前記第１導電型である。前記第２半導体領域の下面は、前記一対のゲート電極の下面よりも浅く、前記第１電極部は、前記第２半導体領域および前記第３半導体領域と電気的に接続されている。
【０００８】
一実施の形態によれば、ＩＧＢＴを有する半導体装置の製造方法は、半導体基板の主面上に第１絶縁層を形成し、前記第１絶縁層に前記第１絶縁層を貫通して前記半導体基板の一部を露出する第１溝を形成し、前記第１溝の底部で露出する前記半導体基板上に前記第１溝内を埋めるように第１半導体層を形成し、前記第１絶縁層において、前記第１溝の両側に一対の第２溝を形成する。この段階では、前記一対の第２溝から前記第１半導体層の側面は露出されず、かつ、前記一対の第２溝は、前記半導体基板に達していない。その後、前記一対の第２溝を拡張して前記一対の第２溝から前記第１半導体層の側面の一部を露出させ、前記一対の第２溝から露出する前記第１半導体層の側面にゲート絶縁膜用の絶縁膜を形成し、前記一対の第２溝内のそれぞれに、ゲート電極を形成する。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【００１０】
または、半導体装置の信頼性を向上させることができる。
【００１１】
もしくは、半導体装置の性能を向上させ、かつ、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態の半導体装置の全体平面図である。
【図２】一実施の形態の半導体装置の全体平面図である。
【図３】一実施の形態の半導体装置の要部平面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】一実施の形態の半導体装置の要部断面図である。
【図６】一実施の形態の半導体装置の要部断面図である。
【図７】図４の一部を拡大して示す部分拡大断面図である。
【図８】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図９】図８に続く半導体装置の製造工程を示すプロセスフロー図である。
【図１０】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】単位トランジスタを構成するＩＧＢＴの等価回路図である。
【図２７】検討例の半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く検討例の半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く検討例の半導体装置の製造工程中の要部断面図である。
【図３４】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】他の実施の形態の半導体装置の要部平面図である。
【図３９】他の実施の形態の半導体装置の要部断面図である。
【図４０】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
＜半導体装置の全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
【００１７】
図１および図２は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示され、図２は、半導体装置ＣＰの裏面（下面）側の全体平面図が示されている。
【００１８】
図１および図２に示されるように、本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示され、図２には、半導体装置ＣＰの裏面が示されている。
【００１９】
半導体装置ＣＰは、図１に示されるように、上面側に、第１端子としてのエミッタ用パッドＰＤＥと、制御用端子としてのゲート用パッドＰＤＧとを有し、また、図２に示されるように、裏面側に、第２端子としての裏面電極ＢＥを有している。エミッタ用パッドＰＤＥとゲート用パッドＰＤＧと裏面電極ＢＥとは、それぞれ、半導体装置ＣＰの外部接続用の端子として機能することができる。
【００２０】
具体的には、半導体装置ＣＰの上面側の最上層には、表面保護膜としての絶縁膜ＰＡが形成されているが、その絶縁膜ＰＡに設けられたエミッタ用開口部ＯＰＥからエミッタ用パッドＰＤＥが露出され、絶縁膜ＰＡに設けられたゲート用開口部ＯＰＧからゲート用パッドＰＤＧが露出されている。また、半導体装置ＣＰの裏面側の最上層は裏面電極ＢＥであり、半導体装置ＣＰの裏面全体に裏面電極ＢＥが形成されている。
【００２１】
半導体装置ＣＰを構成する半導体基板ＳＢには、半導体装置ＣＰの上面側に形成された第１端子（ここではエミッタ用パッドＰＤＥ）と半導体装置ＣＰの裏面側に形成された第２端子（ここでは裏面電極ＢＥ）との間の導通を制御する半導体素子として、ＩＧＢＴが形成されている。なお、半導体装置ＣＰを構成する半導体基板ＳＢは、図１および図２では図示されていないが、後述の図４に示されている。このため、半導体装置ＣＰは、半導体基板ＳＢに形成されたＩＧＢＴを制御することにより、上面側の第１端子と裏面側の第２端子との間の導通が制御されて、上面側の第１端子と裏面側の第２端子との間に電流が流れるようになっている。このため、半導体装置ＣＰは、例えば、大電流が流れるスイッチング素子として用いることができる。ゲート用パッドＰＤＧは、第１端子と第２端子との間の導通を制御する制御用端子として機能する。半導体装置ＣＰ内に形成されている半導体素子はＩＧＢＴであるため、半導体装置ＣＰの上面側の第１端子（ここではエミッタ用パッドＰＤＥ）は、エミッタ端子であり、半導体装置ＣＰの裏面側の第２端子（ここでは裏面電極ＢＥ）はコレクタ端子であり、半導体装置ＣＰの上面側の制御用端子（ゲート用パッドＰＤＧ）はゲート端子である。
【００２２】
＜半導体装置の内部構造について＞
次に、上記半導体装置（半導体チップ）ＣＰの内部構造について、図面を参照して説明する。
【００２３】
図３は、本実施の形態の半導体装置ＣＰの要部平面図であり、図４〜図６は、本実施の形態の半導体装置ＣＰの要部断面図である。図３は、上記図１に示される領域ＲＧ１の平面図にほぼ対応し、図４は、図３のＡ−Ａ線の断面図にほぼ対応し、図５は、図３のＢ−Ｂ線の断面図にほぼ対応している。図６は、ゲート用パッドＰＤＧを横切る断面図に対応している。図７は、図４の一部を拡大して示した部分拡大断面図であり、１つの単位トランジスタＱ１が示されている。なお、図３においては、図面を見やすくするために、エミッタ用の配線Ｍ１Ｅを二点鎖線で示し、ゲート用の配線Ｍ１Ｇを破線で示し、半導体層ＥＰ、ゲート電極ＧＥおよびコンタクトホールＣＴ１，ＣＴ２を実線で示してある。
【００２４】
本実施の形態の半導体装置ＣＰは、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）を備えた半導体装置である。このため、半導体装置ＣＰを構成する半導体基板ＳＢには、ＩＧＢＴが形成されている。半導体基板ＳＢに形成されたＩＧＢＴは、パワートランジスタ（パワー半導体素子）とみなすこともできる。このため、半導体装置ＣＰは、パワートランジスタ（パワー半導体素子）としてＩＧＢＴを備えた半導体装置と言うこともできる。
【００２５】
図４〜図７にも示されるように、半導体装置ＣＰを構成する半導体基板ＳＢは、例えばリン（Ｐ）などのｎ型の不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＢとして、ｎ型もしくはｐ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル半導体層を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
【００２６】
半導体基板ＳＢの主面に、パワートランジスタ（パワー半導体素子）を構成するトレンチゲート型のＩＧＢＴが形成されている。具体的には、半導体基板ＳＢの主面のトランジスタセル領域において、図３に示される単位構造（単位セル構造、繰り返し単位）ＵＣＬがＸ方向に繰り返されており、各単位構造ＵＣＬにより、単位トランジスタ（単位トランジスタセル）Ｑ１が形成されている。従って、半導体基板ＳＢの主面のトランジスタセル領域には、複数の単位トランジスタＱ１が形成されており、半導体基板ＳＢに形成された複数の単位トランジスタＱ１が並列に接続されることで、１つのパワートランジスタが形成されている。ここで、半導体基板ＳＢの主面において、パワートランジスタを構成する複数の単位トランジスタＱ１が形成（配置）されている平面領域を、トランジスタセル領域と称することとする。各単位トランジスタＱ１は、トレンチゲート型の縦型のＩＧＢＴで構成されている。なお、トレンチゲート型のＩＧＢＴは、トレンチ型ゲート構造（溝に埋め込まれたゲート電極構造）を有するＩＧＢＴである。
【００２７】
半導体基板ＳＢの底部には、すなわち半導体基板ＳＢの裏面側には、所定の厚みのｐ型半導体領域（ｐ型コレクタ層）ＣＬが形成されている。ｐ型半導体領域ＣＬは、ｐ型コレクタ層（ｐ型コレクタ領域）である。ｐ型半導体領域ＣＬは、半導体基板ＳＢの裏面全体にわたって形成することができる。そして、半導体基板ＳＢの裏面全面上に、ｐ型半導体領域ＣＬに接するように、裏面電極（コレクタ電極、裏面コレクタ電極）ＢＥが形成されている。裏面電極ＢＥは、コレクタ電極である。裏面電極ＢＥを、端子（コレクタ端子）とみなすこともできる。
【００２８】
また、ｐ型半導体領域ＣＬの、裏面電極ＢＥに隣接する側とは反対側には、ｐ型半導体領域ＣＬに接するように、ｎ型半導体領域（フィールドストップ層）ＦＳが形成されている。ｎ型半導体領域ＦＳは、半導体基板ＳＢ（ｎ型基板領域ＮＳＢ）よりも高い不純物濃度を有している。すなわち、ｐ型半導体領域ＣＬは、裏面電極ＢＥに隣接するとともに、裏面電極ＢＥに隣接する側とは反対側において、ｎ型半導体領域ＦＳに隣接している。半導体基板ＳＢ内において、ｐ型半導体領域ＣＬとｎ型半導体領域ＦＳとの積層構造は、半導体基板ＳＢの裏面全体にわたって形成することができる。
【００２９】
裏面電極ＢＥは、例えば、半導体基板ＳＢの裏面から順にアルミニウム（Ａｌ）層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。アルミニウム（Ａｌ）層の代わりに、Ａｌ−Ｓｉ合金層を用いることもできる。裏面電極ＢＥはｐ型半導体領域ＣＬに接しており、裏面電極ＢＥとｐ型半導体領域ＣＬとは電気的に接続されている。
【００３０】
なお、半導体基板ＳＢにおいて、絶縁層ＺＳが形成されている側の主面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。
【００３１】
半導体基板ＳＢの主面（主面全面）上には、絶縁層（絶縁膜）ＺＳが形成されている。絶縁層ＺＳは、好ましくは酸化シリコン層からなる。
【００３２】
絶縁層ＺＳには、絶縁層ＺＳの厚さ方向に延びる溝（トレンチ）ＴＲが形成されている。溝ＴＲ内には、半導体層（エピタキシャル半導体層）ＥＰと、半導体層ＥＰを挟むように半導体層ＥＰの両側に形成された一対（２本）のゲート電極ＧＥと、半導体層ＥＰと一対（２本）のゲート電極ＧＥとの間に介在するゲート絶縁膜ＧＩとが形成されている（埋め込まれている）。
【００３３】
半導体層ＥＰは、溝ＴＲの底部で露出する半導体基板ＳＢ上に形成されている。すなわち、半導体層ＥＰは、溝ＴＲ内において、溝ＴＲの底部で露出する半導体基板ＳＢ上に形成されたエピタキシャル層（エピタキシャル半導体層）であり、例えば、不純物が導入された単結晶シリコンからなる。
【００３４】
溝ＴＲは、絶縁層ＺＳを貫通して半導体基板ＳＢに達する溝部（トレンチ）ＴＲ１と、溝部ＴＲ１の両側（Ｘ方向の両側）に位置しかつ直下に絶縁層ＺＳの一部が残存している溝部（トレンチ）ＴＲ２とにより構成されている。このため、溝ＴＲにおいては、溝部ＴＲ１の底部で半導体基板ＳＢが露出しているが、溝部ＴＲ１の両側の溝部ＴＲ２は半導体基板ＳＢに達しておらず、溝部ＴＲ２の直下には、絶縁層ＺＳの厚みの一部が残存している。すなわち、溝部ＴＲ２の底面は、半導体基板ＳＢの上面よりも上にあり、溝部ＴＲ２の底面と半導体基板ＳＢとの間には、絶縁層ＺＳの一部が介在している。
【００３５】
溝部ＴＲ１の両側に溝部ＴＲ２が存在しているため、溝部ＴＲ２の底面と溝部ＴＲ１の側面（側壁）とは、つながっている。溝部ＴＲ２の側面（側壁）と底面とは、絶縁層ＺＳにより構成され、溝部ＴＲ１の側面（側壁）は、絶縁層ＺＳにより構成され、溝部ＴＲ１の底面は、半導体基板ＳＢの表面（上面）により形成されている。
【００３６】
半導体層ＥＰは、溝ＴＲ内において、溝部ＴＲ１の底部で露出する半導体基板ＳＢ上に形成されており、溝部ＴＲ１内が半導体層ＥＰで埋められるとともに、半導体層ＥＰの上面（コンタクトホールＣＴ１が形成されていない部分の半導体層ＥＰの上面、すなわちｎ＋型半導体領域ＮＲの上面）は、溝ＴＲが形成されていない部分の絶縁層ＺＳの上面とほぼ同じ高さ位置にある。ゲート電極ＧＥは、溝部ＴＲ２内に形成されている。ゲート絶縁膜ＧＩは、溝ＴＲ内において、ゲート電極ＧＥと半導体層ＥＰとの間に介在している。
【００３７】
溝ＴＲ内においては、溝ＴＲの底部（具体的には溝部ＴＲ１の底部）で露出する半導体基板ＳＢ上に半導体層ＥＰが形成され、半導体層ＥＰを挟むように、半導体層ＥＰの両側に一対のゲート電極ＧＥが形成された状態になっている。すなわち、溝ＴＲ内に半導体層ＥＰと一対のゲート電極ＧＥとが埋め込まれているが、半導体層ＥＰが一対のゲート電極ＧＥで挟まれた状態になっている。つまり、溝部ＴＲ１の両側に、溝部ＴＲ２が形成され、溝部ＴＲ１内に半導体層ＥＰが形成され、溝ＴＲ２内にゲート電極ＧＥが形成されているため、半導体層ＥＰの両側にゲート電極ＧＥが形成された状態になっている。つまり、溝部ＴＲ１の両側に一対の溝部ＴＲ２が配置され、溝部ＴＲ１とその溝部ＴＲ１の両側の溝ＴＲ２とは互いに繋がっているが、半導体層ＥＰが形成されている（埋め込まれている）部分が、溝部ＴＲ１に対応し、ゲート電極ＧＥが形成されている部分（埋め込まれている部分）が溝部ＴＲ２に対応している。ゲート電極ＧＥの上面は、溝ＴＲが形成されていない部分の絶縁層ＺＳの上面とほぼ同じ高さ位置にある。このため、半導体層ＥＰの上面（コンタクトホールＣＴ１が形成されていない部分の半導体層ＥＰの上面、すなわちｎ＋型半導体領域ＮＲの上面）と、半導体層ＥＰの両側に形成された一対のゲート電極ＧＥの上面とは、ほぼ同じ高さ位置にある。
【００３８】
但し、ゲート電極ＧＥと半導体層ＥＰとは互いに接しておらず、間にゲート絶縁膜ＧＩが介在している。すなわち、ゲート電極ＧＥに隣接する部分の半導体層ＥＰの側面には、酸化シリコン膜などからなるゲート絶縁膜ＧＩが形成されており、ゲート電極ＧＥと半導体層ＥＰとの間には、ゲート絶縁膜ＧＩが介在した状態になっている。このため、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して半導体層ＥＰと隣接した状態になっている。ゲート電極ＧＥは、溝部ＴＲ２内に埋め込まれた導電膜（導電体膜）からなり、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜（ドープトポリシリコン膜）からなる。ゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面は、絶縁層ＺＳに隣接している。
【００３９】
また、溝部ＴＲ２は半導体基板ＳＢに到達していないため、ゲート電極ＧＥは、半導体基板ＳＢに達しておらず、ゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在している。すなわち、ゲート電極ＧＥの底面（下面）と半導体基板ＳＢの上面との間には、絶縁層ＺＳの一部が介在している。ゲート電極ＧＥの下に存在する部分の絶縁層ＺＳの厚み（すなわち、ゲート電極ＧＥの下面と半導体基板ＳＢの上面との間における絶縁層ＺＳの厚み）は、ゲート絶縁膜ＧＩの厚みよりも十分に厚く、例えば、ゲート絶縁膜ＧＩの厚みの１０倍以上である。
【００４０】
一方、溝部ＴＲ１は、半導体基板ＳＢに到達しているため、半導体層ＥＰの底面（下面）は、半導体基板ＳＢに接しており、半導体層ＥＰの底面（下面）と半導体基板ＳＢの上面との間には、絶縁層ＺＳは介在していない。このため、ゲート電極ＧＥが形成されている厚みの範囲では、半導体層ＥＰは一対のゲート電極ＧＥによりゲート絶縁膜ＧＩを介して挟まれており、従って、半導体層ＥＰは、ゲート絶縁膜ＧＩを介してゲート電極ＧＥと対向している。しかしながら、ゲート電極ＧＥの底面（下面）よりも深い領域では、半導体層ＥＰはゲート電極ＧＥによって挟まれておらず、従って、半導体層ＥＰはゲート電極ＧＥと隣り合っておらず、半導体層ＥＰの側面が絶縁層ＺＳによって囲まれた（覆われた）状態になっている。
【００４１】
半導体層ＥＰおよびゲート電極ＧＥの平面レイアウトは、次のようになっている。なお、Ｘ方向とＹ方向とは、半導体基板ＳＢの主面に平行な方向であるが、互いに交差する方向であり、好ましくは、互いに直交する方向である。
【００４２】
図３に示されるように、トランジスタセル領域において、Ｙ方向に延在する半導体層ＥＰが、Ｘ方向に所定の間隔（ピッチ）で複数配列している。すなわち、トランジスタセル領域において、各半導体層ＥＰは、Ｙ方向に延在しており、Ｙ方向に延在する半導体層ＥＰが、Ｘ方向に所定の間隔（ピッチ）で複数配列している。Ｙ方向に延在する各半導体層ＥＰの両側（Ｘ方向の両側）に、Ｙ方向に延在するゲート電極ＧＥが配置されている。すなわち、Ｙ方向に延在する１本の半導体層ＥＰに対して、Ｙ方向に延在する２本（一対）のゲート電極ＧＥが設けられており、それぞれＹ方向に延在する２本（一対）のゲート電極ＧＥが、Ｙ方向に延在する半導体層ＥＰを、Ｘ方向に挟んでいる。そして、Ｙ方向に延在する半導体層ＥＰがＹ方向に延在する２本（一対）のゲート電極ＧＥによってＸ方向に挟まれた構造体が、Ｘ方向に所定の間隔（ピッチ）で複数配列している。従って、Ｙ方向は、半導体層ＥＰの延在方向であり、また、ゲート電極ＧＥの延在方向でもあり、一方、Ｘ方向は、半導体層ＥＰを一対のゲート電極ＧＥが挟む方向である。
【００４３】
なお、図３の場合は、Ｙ方向に延在する半導体層ＥＰを挟むように半導体層ＥＰの両側（Ｘ方向の両側）に形成された２本（一対）のゲート電極ＧＥは、一体的に連結されてはいない（繋がってはいない）。但し、Ｙ方向に延在する半導体層ＥＰを挟むように半導体層ＥＰの両側に形成された２本（一対）のゲート電極ＧＥは、ゲート用ビア部ＶＧおよびゲート用の配線Ｍ１Ｇを介して互いに電気的に接続されている。
【００４４】
他の形態として、Ｙ方向に延在する半導体層ＥＰを挟むように半導体層ＥＰの両側（Ｘ方向の両側）に形成された２本（一対）のゲート電極ＧＥは、一体的に連結されている（繋がっている）場合もあり得る。その場合、例えば、Ｙ方向に延在する半導体層ＥＰを挟むように半導体層ＥＰの両側に形成された２本（一対）のゲート電極ＧＥを、そのゲート電極ＧＥの端部（Ｙ方向の端部）において、一体的に連結する（繋ぐ）ことができる。
【００４５】
図４および図７に示されるように、各半導体層ＥＰにおいて、半導体層ＥＰの上部（上層部）には、ｐ型半導体領域（ｐ型ベース層）ＰＲが形成されており、ｐ型半導体領域ＰＲの上部に、ｎ＋型半導体領域（ｎ型エミッタ層）ＮＲが形成されている。すなわち、各半導体層ＥＰにおいて、半導体層ＥＰの最表層部にｎ＋型半導体領域ＮＲが形成され、ｎ＋型半導体領域ＮＲの下には、ｐ型半導体領域ＰＲが存在している。ｐ型半導体領域ＰＲは、ｐ型ベース層（ｐ型ベース領域）であり、ｎ＋型半導体領域ＮＲは、ｎ型エミッタ層（ｎ型エミッタ領域）である。また、ゲート電極ＧＥへの電圧の印加により、ｎ＋型半導体領域ＮＲとｎ型半導体領域ＥＰ１との間に位置しかつゲート絶縁膜ＧＩを介してゲート電極ＧＥに対向する部分のｐ型半導体領域ＰＲにチャネル（ｎ型反転層）が形成されるため、ｐ型半導体領域ＰＲは、ｐ型チャネル形成層とみなすこともできる。
【００４６】
ｐ型半導体領域ＰＲの底面（下面）は、溝部ＴＲ２の底面よりも浅く、従って、ゲート電極ＧＥの底面（下面）よりも浅い。換言すれば、溝部ＴＲ２の底面は、ｐ型半導体領域ＰＲの底面よりも深く、従って、ゲート電極ＧＥの底面（下面）は、ｐ型半導体領域ＰＲの底面（下面）よりも深い。
【００４７】
ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲを形成する前は、半導体層ＥＰは全体がｎ型の半導体層であるが、ｎ型の半導体層ＥＰに、ｐ型不純物を注入することでｎ型の半導体層ＥＰとは導電型が逆のｐ型半導体領域ＰＲが形成され、更にｎ型不純物を注入することでｎ型の半導体層ＥＰと同じ導電型だが不純物濃度がより高いｎ＋型半導体領域ＮＲが形成されている。このため、ｐ型半導体領域ＰＲの下に位置する部分の半導体層ＥＰは、ｎ型となっている。
【００４８】
ここで、半導体層ＥＰのうち、ｐ型半導体領域ＰＲの下に位置する部分を、ｎ型半導体領域ＥＰ１と称することとする。このため、半導体層ＥＰは、ｎ型半導体領域ＥＰ１と、ｎ型半導体領域ＥＰ１上に存在するｐ型半導体領域ＰＲと、ｐ型半導体領域ＰＲ上に存在するｎ＋型半導体領域ＮＲとにより構成されている。
【００４９】
ｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが存在し、ｐ型半導体領域ＰＲの下にｎ型半導体領域ＥＰ１が存在し、ｎ型半導体領域ＥＰ１の下に、ｎ型の半導体基板ＳＢ（すなわちｎ型基板領域ＮＳＢ）が存在している。
【００５０】
ｐ型半導体領域ＰＲの下面（すなわちｐ型半導体領域ＰＲとｎ型半導体領域ＥＰ１との界面）は、ゲート電極ＧＥの下面よりも浅く、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して、ｎ＋型半導体領域ＮＲと、ｐ型半導体領域ＰＲと、ｎ型半導体領域ＥＰ１の一部とに隣接（対向）している。
【００５１】
ここで、半導体基板ＳＢのうち、ｎ型の半導体基板として形成されたときのｎ型の状態が維持されている領域を、ｎ型基板領域ＮＳＢと称することとする。このため、ｎ型基板領域ＮＳＢの下にｎ型基板領域ＮＳＢよりも高不純物濃度のｎ型半導体領域（フィールドストップ層）ＦＳが存在し、ｎ型半導体領域ＦＳの下にｐ型半導体領域（ｐ型コレクタ層）ＣＬが存在している。半導体層ＥＰは、溝部ＴＲ１の底部で露出する部分のｎ型基板領域ＮＳＢ上に形成されているため、ｎ型半導体領域ＥＰ１の下には、ｎ型基板領域ＮＳＢが存在している。ｎ型半導体領域ＥＰ１の不純物濃度（ｎ型不純物濃度）は、ｎ型基板領域ＮＳＢの不純物濃度（ｎ型不純物濃度）よりも高いことが好ましい。
【００５２】
ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１は、ｎ型ベース層（ｎ型ベース領域）である。ｎ型基板領域ＮＳＢは、ｎ型ドリフト層とみなすこともできる。また、ｎ型半導体領域ＥＰ１は、ホールバリア層とみなすこともできる。また、ｎ型半導体領域ＦＳは、半導体基板ＳＢの表面側から延びる空乏層がｐ型半導体領域（ｐ型コレクタ層）ＣＬに到達しないようにするフィールドストップ層として機能することができる。
【００５３】
また、「深さ」または「深さ位置」とは、半導体基板ＳＢの主面上に形成された絶縁層ＺＳの上面からの距離（半導体基板ＳＢの主面に垂直な方向の距離）に対応している。ここで、深さの基準面としての絶縁層ＺＳの上面とは、溝ＴＲ（溝ＴＲ１ａ，ＴＲ２ａ）を形成する前における絶縁層ＺＳの上面に対応しているため、溝ＴＲ（ＴＲ１ａ，ＴＲ２ａ）を形成した後は、溝ＴＲ（溝ＴＲ１ａ，ＴＲ２ａ）が形成されていない領域における絶縁層ＺＳの上面の延長面が、深さの基準面となる。そして、絶縁層ＺＳの上面に近い側を浅い側とし、絶縁層ＺＳの上面から遠い側（換言すれば半導体基板ＳＢの裏面に近い側）を深い側とする。
【００５４】
また、「高さ」または「高さ位置」とは、半導体基板ＳＢの主面（絶縁層ＺＳが形成された側の主面）が基準面であり、半導体基板ＳＢの主面からの距離（半導体基板ＳＢの主面に垂直な方向の距離）に対応している。そして、半導体基板ＳＢの裏面から遠い側を高い側とし、半導体基板ＳＢの裏面に近い側を低い側とする。このため、例えば、「ｐ型半導体領域ＰＲの下面がゲート電極ＧＥの下面よりも浅い」ことは、「ｐ型半導体領域ＰＲの下面の高さ位置がゲート電極ＧＥの下面の高さ位置よりも高い」ことと、実質的に同じ意味である。
【００５５】
次に、絶縁層ＺＳよりも上層の構造について説明する。
【００５６】
図４〜図７に示されるように、絶縁層ＺＳ上には、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、絶縁層（絶縁膜、層間絶縁膜）ＩＬが形成されている。絶縁層ＩＬは、層間絶縁膜であり、例えば酸化シリコン層からなる。
【００５７】
絶縁層ＩＬにはコンタクトホール（開口部、貫通孔）ＣＴ１，ＣＴ２が形成されている。
【００５８】
コンタクトホールＣＴ１は、エミッタ用のコンタクトホールであり、各半導体層ＥＰ上に形成（配置）されており、絶縁層ＩＬを貫通して半導体層ＥＰに達している。図３、図４および図７からも分かるように、平面視において、コンタクトホールＣＴ１は、半導体層ＥＰに内包されている。
【００５９】
なお、「平面視」または「平面的に見て」などと言うときは、半導体基板ＳＢの主面に平行な平面で見た場合をいう。
【００６０】
図４および図７に示されるように、コンタクトホールＣＴ１は、絶縁層ＩＬを貫通するとともに、更に半導体層ＥＰの一部を掘り込んでおり、コンタクトホールＣＴ１からは、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとが露出されている。すなわち、コンタクトホールＣＴ１は、絶縁層ＩＬを貫通するとともに、更にｎ＋型半導体領域ＮＲを貫通し、コンタクトホールＣＴ１の底面は、ｐ型半導体領域ＰＲに達している。このため、コンタクトホールＣＴ１の底面は、ｐ型半導体領域ＰＲの厚みの途中に位置している。コンタクトホールＣＴ１の底面の下には、ｐ型半導体領域ＰＲが存在している。但し、コンタクトホールＣＴ１は、ｎ型半導体領域ＥＰ１には達していない。このため、コンタクトホールＣＴ１の底面は、ｎ＋型半導体領域ＮＲの底面（すなわちｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとの境界面）よりも深いが、ｐ型半導体領域ＰＲの底面（すなわちｐ型半導体領域ＰＲとｎ型半導体領域ＥＰ１との境界面）よりも浅い位置にある。
【００６１】
コンタクトホールＣＴ２は、ゲート用のコンタクトホールである。図３および図５からも分かるように、コンタクトホールＣＴ２は、ゲート電極ＧＥ上に配置されている。なお、ゲート用のコンタクトホールＣＴ２は、エミッタ用のコンタクトホールＣＴ１やエミッタ用の配線Ｍ１Ｅとは平面視で重ならない位置に設ける必要がある。このため、図３に示されるように、平面視において、Ｙ方向に延在する各ゲート電極ＧＥの端部（Ｙ方向の端部）近傍において、そのゲート電極ＧＥ上にゲート用のコンタクトホールＣＴ２を形成している。図５に示されるように、コンタクトホールＣＴ２は、絶縁層ＩＬを貫通し、コンタクトホールＣＴ２の底面はゲート電極ＧＥに達している。このため、コンタクトホールＣＴ２の底部では、ゲート電極ＧＥの一部が露出されている。
【００６２】
図４〜図７に示されるように、絶縁層ＩＬ上には、導電膜（導電体）からなる配線Ｍ１が形成されている。配線Ｍ１は、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとを含んでいる。エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、同工程で同層に形成されている。エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、互いに分離されており、繋がっていない。すなわち、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとは、導体を通じて繋がっていない。
【００６３】
エミッタ用の配線Ｍ１Ｅは、絶縁層ＩＬ上に形成されるとともに、エミッタ用の配線Ｍ１Ｅの一部は、エミッタ用のコンタクトホールＣＴ１内を埋め込んでいる。エミッタ用の配線Ｍ１Ｅのうち、エミッタ用のコンタクトホールＣＴ１内を埋め込む部分を、エミッタ用ビア部ＶＥと称することとする。エミッタ用ビア部ＶＥは、エミッタ用の配線Ｍ１Ｅのビア部とみなすこともできる。また、エミッタ用ビア部ＶＥを電極（エミッタ電極）とみなすこともできる。すなわち、コンタクトホールＣＴ１内には、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに電気的に接続されるエミッタ電極として、エミッタ用ビア部ＶＥが形成されている。
【００６４】
ゲート用の配線Ｍ１Ｇは、絶縁層ＩＬ上に形成されるとともに、ゲート用の配線Ｍ１Ｇの一部は、ゲート用のコンタクトホールＣＴ２内を埋め込んでいる。ゲート用の配線Ｍ１Ｇのうち、ゲート用のコンタクトホールＣＴ２内を埋め込む部分を、ゲート用ビア部ＶＧと称することとする。ゲート用ビア部ＶＧは、ゲート用の配線Ｍ１Ｇのビア部とみなすこともできる。また、ゲート用ビア部ＶＧを電極（ゲート用の電極）とみなすこともできる。
【００６５】
また、ここでは、エミッタ用ビア部ＶＥがエミッタ用の配線Ｍ１Ｅと一体的に形成され、ゲート用ビア部ＶＧがゲート用の配線Ｍ１Ｇと一体的に形成されている場合について説明している。他の形態として、エミッタ用ビア部ＶＥ（エミッタ用のコンタクトホールＣＴ１内を埋め込む導電部）をエミッタ用の配線Ｍ１Ｅとは別個に（別工程で）形成し、ゲート用ビア部ＶＧ（ゲート用のコンタクトホールＣＴ２内を埋め込む導電部）をゲート用の配線Ｍ１Ｇとは別個に（別工程で）形成することもできる。
【００６６】
エミッタ用の配線Ｍ１Ｅは、複数の単位トランジスタＱ１が形成されている平面領域（トランジスタセル領域）のほぼ全体に形成されている。エミッタ用のコンタクトホールＣＴ１は、トランジスタセル領域において、平面視でゲート電極ＧＥに挟まれた半導体層ＥＰの上方に形成されており、絶縁層ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、エミッタ用のコンタクトホールＣＴ１内に埋め込まれたエミッタ用ビア部ＶＥも、絶縁層ＩＬおよびｎ＋型半導体領域ＮＲを貫通し、エミッタ用ビア部ＶＥの底部がｐ型半導体領域ＰＲに達している。
【００６７】
エミッタ用ビア部ＶＥの下部側面がｎ＋型半導体領域ＮＲに接しているため、エミッタ用ビア部ＶＥはｎ＋型半導体領域ＮＲと接してｎ＋型半導体領域ＮＲと電気的に接続されている。また、エミッタ用ビア部ＶＥの底面（下面）がｐ型半導体領域ＰＲに接しているため、エミッタ用ビア部ＶＥは、ｐ型半導体領域ＰＲと接してｐ型半導体領域ＰＲと電気的に接続されている。
【００６８】
但し、コンタクトホールＣＴ１は、ｎ型半導体領域ＥＰ１には達しておらず、コンタクトホールＣＴ１の底面は、ｐ型半導体領域ＰＲの下面（すなわちｐ型半導体領域ＰＲとｎ型半導体領域ＥＰ１との境界面）よりも浅い位置にあるため、コンタクトホールＣＴ１からｎ型半導体領域ＥＰ１は露出されておらず、エミッタ用ビア部ＶＥは、ｎ型半導体領域ＥＰ１には接していない。
【００６９】
なお、図４および図７の場合は、エミッタ用ビア部ＶＥは、ｐ型半導体領域ＰＲと直接的に接している。他の形態として、エミッタ用ビア部ＶＥの底面に接しかつｐ型半導体領域ＰＲに内包される位置に、ｐ型半導体領域ＰＲよりも高不純物濃度のｐ＋型半導体領域を設け、そのｐ＋型半導体領域を介してエミッタ用ビア部ＶＥをｐ型半導体領域ＰＲに電気的に接続することもできる。エミッタ用ビア部ＶＥとｐ型半導体領域ＰＲとの間にｐ＋型半導体領域を介在させた場合は、エミッタ用ビア部ＶＥのコンタクト抵抗を低減することができるため、エミッタ用ビア部ＶＥとｐ型半導体領域ＰＲとの間を低抵抗で接続することができるようになる。
【００７０】
このように、エミッタ用の配線Ｍ１Ｅのビア部、すなわちエミッタ用ビア部ＶＥは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。従って、エミッタ用の配線Ｍ１Ｅは、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に電気的に接続されている。すなわち、ｎ＋型半導体領域ＮＲとその下のｐ型半導体領域ＰＲとは、エミッタ用ビア部ＶＥを介して、エミッタ用の配線Ｍ１Ｅと電気的に接続されている。
【００７１】
エミッタ用のコンタクトホールＣＴ１は、トランジスタセル領域において、各半導体層ＥＰ上に形成されている。このため、コンタクトホールＣＴ１は、トランジスタセル領域において複数形成され、それら複数のコンタクトホールＣＴ１に埋め込まれたエミッタ用ビア部ＶＥを介して、トランジスタセル領域に設けられた複数の単位トランジスタＱ１のｎ型エミッタ領域（ｎ＋型半導体領域ＮＲ）およびｐ型ベース領域（ｐ型半導体領域ＰＲ）が、共通のエミッタ用の配線Ｍ１Ｅに電気的に接続されている。従って、エミッタ用の配線Ｍ１Ｅは、エミッタ用ビア部ＶＥを介して、トランジスタセル領域に設けられた複数の単位トランジスタＱ１のｎ型エミッタ領域（ｎ＋型半導体領域ＮＲ）およびｐ型ベース領域（ｐ型半導体領域ＰＲ）に電気的に接続されている。
【００７２】
ゲート用の配線Ｍ１Ｇは、平面視において、エミッタ用の配線Ｍ１Ｅと重ならない位置に形成されている。このため、ゲート用の配線Ｍ１Ｇは、平面視において、トランジスタセル領域の周囲に形成されている。Ｙ方向に延在するゲート電極ＧＥの端部（Ｙ方向の端部）近傍において、ゲート電極ＧＥ上にゲート用のコンタクトホールＣＴ２が形成されているため、ゲート用ビア部ＶＧはゲート電極ＧＥ上に配置されて、ゲート電極ＧＥと接して電気的に接続されている。このため、各ゲート電極ＧＥは、ゲート用ビア部ＶＧを介して、ゲート用の配線Ｍ１Ｇに電気的に接続されている。従って、ゲート用の配線Ｍ１Ｇは、ゲート用ビア部ＶＧを介して、トランジスタセル領域に設けられた複数の単位トランジスタＱ１のゲート電極ＧＥに電気的に接続されている。
【００７３】
また、本実施の形態では、トランジスタセル領域の周囲において、溝部ＴＲ２に埋め込まれたゲート電極ＧＥ上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用ビア部ＶＧを配置することで、溝部ＴＲ２に埋め込まれたゲート電極ＧＥをゲート用ビア部ＶＧに接続している。他の形態として、ゲート電極ＧＥと一体的に形成されたゲート引き出し用配線部を溝部ＴＲ２の外部の絶縁層ＺＳ上に延在させて、そのゲート引き出し用配線部上にゲート用のコンタクトホールＣＴ２およびそれを埋めるゲート用ビア部ＶＧを配置することで、ゲート引き出し用配線部をゲート用ビア部ＶＧに接続することも可能である。その場合、ゲート電極ＧＥは、ゲート引き出し用配線部およびゲート用ビア部ＶＧを介して、ゲート用の配線Ｍ１Ｇに電気的に接続されることになる。
【００７４】
エミッタ用ビア部ＶＥおよびゲート用ビア部ＶＧは、それぞれ、金属伝導を示す導電体からなり、電極（電極部）とみなすことができる。具体的には、エミッタ用ビア部ＶＥは、エミッタ電極とみなすことができ、ゲート用ビア部ＶＧは、ゲート用の電極とみなすことができる。
【００７５】
配線Ｍ１（ゲート用の配線Ｍ１Ｇおよびエミッタ用の配線Ｍ１Ｅ）は、表面保護のための絶縁膜ＰＡにより覆われている。すなわち、絶縁層ＩＬ上に、配線Ｍ１（ゲート用の配線Ｍ１Ｇおよびエミッタ用の配線Ｍ１Ｅ）を覆うように、絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体装置ＣＰの最上層の膜（絶縁膜）である。
【００７６】
絶縁膜ＰＡには複数の開口部ＯＰが形成されており、各開口部ＯＰからは、配線Ｍ１の一部が露出されている。開口部ＯＰから露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。
【００７７】
すなわち、絶縁膜ＰＡに形成された開口部ＯＰのうち、エミッタ用の開口部ＯＰＥから露出するエミッタ用の配線Ｍ１Ｅによって、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成されている。なお、エミッタ用の開口部ＯＰＥは、上記図１に示されており、図４の断面図は、エミッタ用の開口部ＯＰＥ内の領域の断面図に対応している。
【００７８】
また、絶縁膜ＰＡに形成された開口部ＯＰのうち、ゲート用の開口部ＯＰＧから露出するゲート用の配線Ｍ１Ｇによって、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成されている。なお、ゲート用の開口部ＯＰＧは、上記図１および図６に示されている。
【００７９】
エミッタ用の開口部ＯＰＥは、エミッタ用のボンディングパッド（ここではエミッタ用パッドＰＤＥ）を形成するための開口部であり、ゲート用の開口部ＯＰＧは、ゲート用のボンディングパッド（ここではゲート用パッドＰＤＧ）を形成するための開口部である。
【００８０】
このような構成の半導体装置においては、ＩＧＢＴの動作電流は、エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）と裏面電極ＢＥとの間に流れる。すなわち、トランジスタセル領域に形成されたＩＧＢＴの動作電流は、半導体基板ＳＢの厚さ方向に流れる。このため、トランジスタセル領域に形成されたＩＧＢＴは、縦型のトランジスタ（縦型のＩＧＢＴ）でもある。ここで、縦型のトランジスタとは、動作電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるトランジスタに対応する。ゲート用パッドＰＤＧは、エミッタ用パッドＰＤＥ（エミッタ用の配線Ｍ１Ｅ）と裏面電極ＢＥとの間の導通を制御するための端子である。
【００８１】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図８〜図２５を参照して説明する。図８および図９は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。図１０〜図２５は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図４に対応する断面図が示されている。
【００８２】
半導体装置を製造するには、まず、図１０に示されるように、例えばｎ型の単結晶シリコンなどからなるｎ型の半導体基板ＳＢ（半導体ウエハ）を用意する（図８のステップＳ１）。半導体基板ＳＢとして、ｎ型の単結晶シリコン基板からなる基板本体上にそれよりも低不純物濃度のｎ−型の単結晶シリコンからなるエピタキシャル半導体層を形成した半導体基板（いわゆるエピタキシャルウエハ）を用いることも可能である。
【００８３】
次に、図１１に示されるように、半導体基板ＳＢの主面（主面全面）上に、絶縁層ＺＳを形成する（図８のステップＳ２）。絶縁層ＺＳは、酸化シリコン膜などからなり、例えば熱酸化法などを用いて形成することができる。絶縁層ＺＳは、比較的厚く、例えば４μｍ程度の厚みを有することができる。
【００８４】
次に、図１２〜図１５に示されるように、絶縁層ＺＳに、溝（トレンチ）ＴＲ１ａを形成する（図８のステップＳ３）。ステップＳ３で形成された溝ＴＲ１ａは、絶縁層ＺＳを貫通して、半導体基板ＳＢに到達し、溝ＴＲ１ａの底部で半導体基板ＳＢが露出される。溝ＴＲ１ａは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。例えば、図１２に示されるように、絶縁層ＺＳ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ１を形成してから、図１３および図１４に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁層ＺＳをエッチングすることにより、絶縁層ＺＳに溝ＴＲ１ａを形成することができる。その後、図１５に示されるように、フォトレジストパターンＲＰ１を除去する。
【００８５】
ここで、ステップＳ３で形成される溝ＴＲ１ａの形状を工夫している。すなわち、図１５からも分かるように、溝ＴＲ１ａの上部における溝ＴＲ１ａの幅Ｗ３が、溝ＴＲ１ａの下部における溝ＴＲ１ａの幅Ｗ４よりも大きくなるようにしている（すなわちＷ３＞Ｗ４）。別の見方をすると、溝ＴＲ１ａの下部では、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であり、溝ＴＲ１ａの幅Ｗ４は、深さ位置によらずほぼ一定であるが、溝ＴＲ１ａの上部では、深さ位置が浅くなるほど、溝ＴＲ１ａの幅Ｗ３が大きくなっている。更に別の見方をすると、溝ＴＲ１ａの下部では、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であるが、溝ＴＲ１ａの上部では、溝ＴＲ１ａの側面は、テーパを有している。なお、幅Ｗ３，Ｗ４は、Ｘ方向の幅（寸法）である。
【００８６】
このような形状の溝ＴＲ１ａを形成することは、ステップＳ３における、溝ＴＲ１ａを形成するエッチング工程において、等方性エッチングと異方性エッチングとを組み合わせて行うことにより、実現することができる。
【００８７】
例えば、ステップＳ３において、図１２に示されるように、絶縁層ＺＳ上にフォトレジストパターンＲＰ１を形成してから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁層ＺＳをエッチングする際に、まず、図１３に示されるように、溝ＴＲ１ａの深さが所定の深さＤ１になるまで等方性エッチングを行う。これにより、図１３に示されるように、絶縁層ＺＳの厚みの途中まで溝ＴＲ１ａが形成され、溝ＴＲ１ａの底面の深さ位置は、深さＤ１に一致したものとなる。なお、深さＤ１は、絶縁層ＺＳの厚みよりも小さい。このときのエッチングは等方性のエッチングであり、溝ＴＲ１ａの側面ではサイドエッチングが発生するため、溝ＴＲ１ａの幅Ｗ５ａは、フォトレジストパターンＲＰ１の開口部ＲＰ１ａの幅Ｗ６よりも若干大きくなる（すなわちＷ５ａ＞Ｗ６）。等方性エッチングとしては、ドライエッチングまたはウェットエッチングあるいはその組み合わせを用いることができる。ここで、フォトレジストパターンＲＰ１の開口部ＲＰ１ａは、溝ＴＲ１ａ形成用の開口部であり、開口部ＲＰ１ａから露出される部分の絶縁層ＺＳがエッチングされて溝ＴＲ１ａが形成される。幅Ｗ５ａ，Ｗ６は、Ｘ方向の幅（寸法）である。
【００８８】
それから、等方性のエッチングから異方性のエッチングに切り替えて、図１４に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして用いて絶縁層ＺＳを異方性エッチングする。この異方性エッチングを、溝ＴＲ１ａが半導体基板ＳＢに達するまで行う。これにより、図１４に示されるように、溝ＴＲ１ａが絶縁層ＺＳを貫通して、溝ＴＲ１ａの底部で半導体基板ＳＢが露出され、溝ＴＲ１ａ形成用のエッチング工程が完了する。異方性エッチングとしては、異方性のドライエッチングが用いられる。異方性のエッチングを行っている間は、溝ＴＲ１ａの側面ではサイドエッチングがほとんど発生しないため、異方性エッチングによって形成された部分の溝ＴＲ１ａ（すなわち深さＤ１よりも深い位置における溝ＴＲ１ａ）では、溝ＴＲ１ａの幅Ｗ５ｂは、フォトレジストパターンＲＰ１の開口部ＲＰ１ａの幅Ｗ６とほぼ同じになる（すなわちＷ５ｂ＝Ｗ６）。なお、幅Ｗ５ｂは、Ｘ方向の幅（寸法）である。
【００８９】
従って、このようにして形成された溝ＴＲ１ａにおいては、深さＤ１よりも深い位置では、溝ＴＲ１ａの幅Ｗ５ｂは、ほぼ一定であり、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であるが、深さＤ１よりも浅い位置では、溝ＴＲ１ａの幅Ｗ５ａは、深さＤ１よりも深い位置での溝ＴＲ１ａの幅Ｗ５ｂよりも大きく（すなわちＷ５ａ＞Ｗ５ｂ）なる。そして、深さＤ１よりも浅い位置では、深さ位置が浅くなるほど、溝ＴＲ１ａの幅Ｗ５ａが大きくなっており、溝ＴＲ１ａの側面はテーパを有したものとなる。幅Ｗ５ｂが、上記幅Ｗ４に対応し、幅Ｗ５ａが上記幅Ｗ３に対応している。
【００９０】
ステップＳ３における溝ＴＲ１ａを形成するエッチング工程において、等方性エッチングを終了してエッチングを一旦停止してから、異方性エッチングを開始する場合と、等方性エッチングから異方性エッチングに連続的に移行する場合とがあり得る。等方性エッチングから異方性エッチングに連続的に移行する場合は、等方性エッチングと異方性エッチングとは、いずれもドライエッチングにより行い、ガス種やガス流量などを変えることで、等方性エッチングから異方性エッチングに連続的に移行することができる。
【００９１】
絶縁層ＺＳとして、酸化シリコン層を用いた場合には、ステップＳ３のエッチングに用いる処理ガスは、例えば、エッチングガス（反応ガス）として、ＣＦ４ガス、ＣＨＦ３ガス、Ｃ２Ｆ６ガスまたはＣ３Ｆ６ガスなどのフルオロカーボン系のガスを含み、添加ガスとして、Ｈ２ガスまたはＯ２ガスなどを含んでいる。処理ガスが、更に、キャリアガスとして、ＡｒガスまたはＨｅガスなどの不活性ガスを含むこともできる。
【００９２】
例えば、ステップＳ３のエッチングの処理ガス（フルオロカーボン系のエッチングガスを含む）に添加ガスとしてＨ２ガスを添加すると、エッチング中にフルオロカーボン系のポリマが生成されて溝ＴＲ１ａの側壁に堆積するため、溝ＴＲ１ａの側壁はエッチングされにくくなり、異方性のエッチングが進行する。このときのエッチングで形成された部分の溝ＴＲ１ａの側壁は、半導体基板ＳＢの主面にほぼ垂直になる。一方、ステップＳ３のエッチングの処理ガス（フルオロカーボン系のエッチングガスを含む）に添加ガスとしてＯ２ガスを添加すると、エッチング中のポリマの生成が抑制されるため、エッチング中に溝ＴＲ１ａの側壁にポリマは堆積されにくく、等方性に近いエッチングが進行することになる。このため、例えば、ステップＳ３において、まず、処理ガスとしてＣＦ４ガスとＯ２ガスとの混合ガス（Ａｒガスを更に含有していてもよい）を用いて等方性に近いエッチングを深さＤ１まで行ってから、処理ガスをＣＦ４ガスとＨ２ガスとの混合ガス（Ａｒガスを更に含有していてもよい）に切り換えて、溝ＴＲ１ａが絶縁層ＺＳを貫通するまで異方性のエッチングを行うことができる。
【００９３】
次に、図１６に示されるように、溝ＴＲ１ａから露出する半導体基板ＳＢ上に、半導体層ＥＰをエピタキシャル成長させる（図８のステップＳ４）。半導体層ＥＰは、下地の半導体基板ＳＢと同種の半導体材料からなり、ここでは、単結晶シリコンからなる。半導体層ＥＰは、ｎ型の不純物が導入されたｎ型の半導体層である。半導体層ＥＰは、溝ＴＲ１ａから露出する半導体基板ＳＢ上に選択的に成長するため、半導体層ＥＰを成長させると、溝ＴＲ１ａ内は半導体層ＥＰで埋められることになる。半導体層ＥＰのエピタキシャル成長は、半導体層ＥＰの上面が絶縁層ＺＳの上面とほぼ一致した段階で終了させる。半導体層ＥＰを形成すると、溝ＴＲ１ａ内が半導体層ＥＰで埋め込まれた状態になる。半導体層ＥＰが溝ＴＲ１ａ内を埋め込んだ状態になるため、溝ＴＲ１ａの形状と溝ＴＲ１ａに埋め込まれた半導体層ＥＰの形状とは、ほぼ一致している。
【００９４】
溝ＴＲ１ａは、Ｙ方向に延在しているため、半導体層ＥＰも、Ｙ方向に延在している。なお、溝ＴＲ１ａに半導体層ＥＰが埋め込まれているため、溝ＴＲ１ａのレイアウトは、上記図３において半導体層ＥＰが形成されている領域とほぼ一致しており、上記図３において半導体層ＥＰが形成されている領域が、溝ＴＲ１ａが形成された領域に対応している。
【００９５】
次に、図１７および図１８に示されるように、絶縁層ＺＳにおいて、溝ＴＲ１ａの両側に、溝（トレンチ）ＴＲ２ａを形成する（図８のステップＳ５）。
【００９６】
溝ＴＲ２ａは、絶縁層ＺＳを貫通せずに、溝ＴＲ２ａの下に絶縁層ＺＳの厚みの一部が残存するように、形成される。溝ＴＲ２ａは、フォトリソグラフィ技術およびエッチング技術を用いて形成することができる。例えば、図１７に示されるように、半導体層ＥＰが埋めこまれた絶縁層ＺＳ上にフォトリソグラフィ技術を用いてフォトレジストパターンＲＰ２を形成してから、フォトレジストパターンＲＰ２をエッチングマスクとして用いて絶縁層ＺＳをエッチングすることにより、図１８に示されるように、絶縁層ＺＳに溝ＴＲ２ａを形成することができる。このときのエッチングは、異方性エッチングを用いることが好ましい。
【００９７】
ステップＳ５で溝ＴＲ２ａを形成すると、平面視において、Ｙ方向に延在する一対の溝ＴＲ２ａが、Ｙ方向に延在する溝ＴＲ１ａ（半導体層ＥＰ）をＸ方向に挟んだ状態になる。ここで、Ｙ方向は、上記図３に示されているが、図４および図１０〜図２５では、紙面に垂直な方向がＹ方向に対応している。また、Ｘ方向は、上記図３に示されているが、図４および図１０〜図２５では、紙面に平行な横方向がＸ方向に対応している。
【００９８】
但し、平面視において、溝ＴＲ２ａは、溝ＴＲ１ａから離間して形成され、従って、溝ＴＲ２ａは、溝ＴＲ１ａ内に埋め込まれた半導体層ＥＰから離間して形成される。このため、溝ＴＲ１ａと溝ＴＲ２ａとの間には、絶縁層ＺＳの一部が介在しており、従って、溝ＴＲ１ａに埋め込まれた半導体層ＥＰと、溝ＴＲ２ａとの間には、絶縁層ＺＳの一部が介在している。このため、ステップＳ５で溝ＴＲ２ａを形成した段階では、溝ＴＲ２ａから半導体層ＥＰの側面は露出されない。
【００９９】
なお、ステップＳ３で形成された溝ＴＲ１ａと同様に、ステップＳ５で形成された溝ＴＲ２ａにおいても、溝ＴＲ２ａの上部における溝ＴＲ２ａの幅が、溝ＴＲ２ａの下部における溝ＴＲ２ａの幅よりも大きくなるようにすることもできる。別の見方をすると、ステップＳ３で形成された溝ＴＲ１ａと同様に、ステップＳ５で形成された溝ＴＲ２ａにおいても、溝ＴＲ２ａの下部では、溝ＴＲ２ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であり、溝ＴＲ２ａの幅は、深さ位置によらずほぼ一定であるが、溝ＴＲ２ａの上部では、深さ位置が浅くなるほど、溝ＴＲ２ａの幅が大きくなるようにすることもできる。そうすれば、後述のステップＳ６のエッチングの際に、溝ＴＲ２ａ内にエッチング液が侵入しやすくなるため、後述のステップＳ６のエッチングを行いやすくなる。ステップＳ５で形成された溝ＴＲ２ａにおいて、溝ＴＲ２ａの上部における溝ＴＲ２ａの幅が、溝ＴＲ２ａの下部における溝ＴＲ２ａの幅よりも大きくなるようにするには、ステップＳ３のエッチングと同様に、ステップＳ５のエッチングにおいても、上記フォトレジストパターンＲＰ２を形成した後、等方性エッチングを行ってから異方性エッチングを行うことで、溝ＴＲ２ａを形成すればよい。
【０１００】
次に、図１９に示されるように、等方性エッチングを用いて、溝ＴＲ２ａの内面（側面および底面）において絶縁層ＺＳをエッチングすることにより、溝ＴＲ２ａを拡張する（図８のステップＳ６）。等方性エッチングとしては、ウェットエッチングがより好ましい。この際、絶縁層ＺＳ上に上記フォトレジストパターンＲＰ２が形成されている状態で、ウェットエッチングを行うことが好ましい。これにより、絶縁層ＺＳの上面はフォトレジストパターンＲＰ２で覆われることでエッチングが阻止され、一方、エッチング液が溝ＴＲ２ａ内に侵入することにより、溝ＴＲ２ａの内面を構成する絶縁層ＺＳの露出面がエッチングされることになる。これにより、絶縁層ＺＳの上面のエッチングを防ぎながら、溝ＴＲ２ａの内面で露出する絶縁層ＺＳをエッチングして、溝ＴＲ２ａを拡張することができる。ステップＳ６のエッチング工程の後、フォトレジストパターンＲＰ２は除去される。ステップＳ６のエッチングにおいて、溝ＴＲ２ａは、横方向にも下方向にも斜め方向にも拡張されるが、溝ＴＲ２ａと半導体層ＥＰとの間に介在していた部分の絶縁層ＺＳもエッチングされて除去されるため、溝ＴＲ２ａの側面（半導体層ＥＰ側の側面）で、半導体層ＥＰの側面の一部（上部）が露出されることになる。
【０１０１】
すなわち、ステップＳ５で溝ＴＲ２ａを形成した段階、すなわち、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程を行う前の段階では、溝ＴＲ２ａと半導体層ＥＰとの間には絶縁層ＺＳが介在していたため、溝ＴＲ２ａの内面で半導体層ＥＰは露出されていなかった。しかしながら、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程を行うと、溝ＴＲ２ａと半導体層ＥＰとの間に介在していた部分の絶縁層ＺＳもエッチングされて除去されるため、溝ＴＲ２ａの内面（具体的には半導体層ＥＰ側の側面）で、半導体層ＥＰの側面の一部（上部）が露出されることになる。
【０１０２】
別の見方をすると、ステップＳ５においては、溝ＴＲ２ａの内面で半導体層ＥＰの側面が露出されないように、溝ＴＲ２ａを形成し、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程においては、溝ＴＲ２ａの内面（具体的には半導体層ＥＰ側の側面）で半導体層ＥＰの側面が露出されるように、エッチングを行う必要がある。
【０１０３】
なお、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程は、絶縁層ＺＳに比べて半導体層ＥＰがエッチングされにくいエッチング条件、すなわち、絶縁層ＺＳのエッチング速度に比べて半導体層ＥＰのエッチング速度が小さくなるようなエッチング条件、を採用することが好ましい。これにより、ステップＳ６において、溝ＴＲ２ａの内面で露出した半導体層ＥＰがエッチングされるのを抑制または防止することができる。つまり、ステップＳ６において、半導体層ＥＰをエッチングストッパとして機能させることができる。従って、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程では、絶縁層ＺＳを選択的にエッチングできるようなエッチング液を用いることが望ましい。絶縁層ＺＳが酸化シリコン膜で半導体層ＥＰが単結晶シリコン層の場合は、ステップＳ６で用いるエッチング液としては、例えばフッ酸の水溶液などを好適に用いることができる。
【０１０４】
ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程を行う前よりも、行った後の方が、溝ＴＲ２ａの深さは深くなり、かつ、溝ＴＲ２ａの幅は大きくなる。但し、ステップＳ６を行っても、溝ＴＲ２ａの絶縁層ＺＳの一部が残存するようにする。これは、ステップＳ５で形成した溝ＴＲ２ａの深さと、ステップＳ６におけるエッチング量を制御することにより、実現できる。
【０１０５】
また、ステップＳ６の溝ＴＲ２ａを拡張するエッチング工程では、等方性のエッチングが行われるため、溝ＴＲ２ａを拡張するエッチング工程を行うと、溝ＴＲ２ａの内面の角部はラウンド形状となり、丸みを帯びたものになり得る。
【０１０６】
上記ステップＳ２で形成した絶縁層ＺＳの厚みは、例えば４μｍ程度とすることができ、ステップＳ６（溝ＴＲ２ａ拡張工程）を終えた段階における溝ＴＲ２ａの深さは、例えば０．７〜２μｍ程度とすることができる。この場合、ステップＳ６（溝ＴＲ２ａ拡張工程）を終えた段階において、溝ＴＲ２ａの直下に位置する部分の絶縁層ＺＳの厚みは、２〜３．３μｍ程度になる。この場合、後述のステップＳ８でゲート電極ＧＥを形成すると、ゲート電極ＧＥの直下に存在する部分の絶縁層ＺＳの厚みは、溝ＴＲ１ａ，ＴＲ２ａが形成されていない領域における絶縁層ＺＳの厚み（ステップＳ２における絶縁膜ＺＳの形成厚みにほぼ対応）の概ね半分以上になる。
【０１０７】
また、フォトマスクの合わせずれなどに起因してステップＳ５で溝ＴＲ２ａの形成位置が設計から多少ずれる場合がある。そのような場合でもステップＳ６で半導体層ＥＰの側面が露出されるようにステップＳ６のエッチング量を予め設定しておき、半導体層ＥＰをエッチングストッパとして機能させることで、ステップＳ５で溝ＴＲ２ａの形成位置が設計から多少ずれた場合であっても、ステップＳ６において、溝ＴＲ２ａから半導体層ＥＰを露出させることができる。
【０１０８】
次に、図２０に示されるように、半導体層ＥＰの露出面を熱酸化法などを用いて酸化することにより、半導体層ＥＰの露出面上にゲート絶縁膜用の絶縁膜ＧＩａを形成する（図８のステップＳ７）。絶縁膜ＧＩａは、酸化シリコン膜などからなり、溝ＴＲ２ａから露出する半導体層ＥＰの側面上と、半導体層ＥＰの上面上とに形成される。
【０１０９】
なお、ステップＳ７の絶縁膜ＧＩａ形成工程は、溝ＴＲ２ａから露出する半導体層ＥＰの側面に絶縁膜ＧＩａを形成するために行っているため、溝ＴＲ２ａから露出する半導体層ＥＰの側面を酸化する（すなわち溝ＴＲ２ａから露出する半導体層ＥＰの側面に酸化膜を形成する）ことが重要であり、半導体層ＥＰの上面は酸化してもしなくてもよい。このため、ステップＳ７の絶縁膜ＧＩａ形成工程は、溝ＴＲ２ａから露出する半導体層ＥＰの側面にゲート絶縁膜用の絶縁膜ＧＩａを形成する工程とみなすことができる。但し、図２０に示されるように、溝ＴＲ２ａから露出する半導体層ＥＰの側面だけでなく、半導体層ＥＰの上面も酸化する場合の方が、半導体層ＥＰ上に耐酸化用のマスク層を形成しないで済むため、製造工程が簡易になる。
【０１１０】
次に、図２１に示されるように、溝ＴＲ２内にゲート電極ＧＥを形成する（図８のステップＳ８）。
【０１１１】
ステップＳ８において、ゲート電極ＧＥは、例えば次のようにして形成することができる。すなわち、まず、絶縁層ＺＳ上に、溝ＴＲ２ａ内を埋めるように、ゲート電極用導電膜を形成する。ゲート電極用導電膜は、例えば、不純物（例えばｎ型不純物）が導入されて低抵抗率とされた多結晶シリコン膜（ドープトポリシリコン膜）などからなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。それから、ゲート電極用導電膜をエッチバック（エッチング、異方性エッチング）することにより、溝ＴＲ２ａ内にゲート電極用導電膜を残し、溝ＴＲ２ａの外部のゲート電極用導電膜を除去する。溝ＴＲ２ａ内に残存するゲート電極用導電膜により、ゲート電極ＧＥが形成される。また、ゲート電極ＧＥと半導体層ＥＰとの間に介在して残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなる。半導体層ＥＰの上面の絶縁膜ＧＩａは、ゲート電極用導電膜のエッチバック工程で除去される場合と、残存する場合とがあり得る。
【０１１２】
このようにして、図２１に示されるように、溝ＴＲ２ａ内に埋め込まれた導電膜からなるゲート電極ＧＥが形成される。ゲート電極ＧＥと半導体層ＥＰとの間には、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）が介在している。また、ゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在している。上記ステップＳ６で溝ＴＲ２ａの下に絶縁層ＺＳの一部を残存させたことにより、ステップＳ８でゲート電極ＧＥを形成したときに、ゲート電極ＧＥの下に絶縁層ＺＳの一部が存在する構造を得ることができる。
【０１１３】
溝ＴＲ２ａは、Ｙ方向に延在しているため、ゲート電極ＧＥも、Ｙ方向に延在している。なお、溝ＴＲ２ａにゲート電極ＧＥが埋め込まれているため、溝ＴＲ２ａのレイアウトは、上記図３においてゲート電極ＧＥが形成されている領域とほぼ一致しており、上記図３においてゲート電極ＧＥが形成されている領域が、溝ＴＲ２ａが形成された領域に対応している。
【０１１４】
なお、ステップＳ５で溝ＴＲ２ａを形成した段階では、溝ＴＲ２ａは溝ＴＲ１ａから離間し、溝ＴＲ２ａと溝ＴＲ１ａとの間に絶縁層ＺＳの一部が介在しているため、溝ＴＲ１ａ内に埋め込まれている半導体層ＥＰの側面は、溝ＴＲ２ａから露出されない。しかしながら、ステップＳ６で溝ＴＲ２ａを拡張すると、溝ＴＲ２ａと溝ＴＲ１ａとの間に介在していた部分の絶縁層ＺＳがエッチングによって除去されるため、溝ＴＲ２ａが溝ＴＲ１ａと繋がり、溝ＴＲ２ａの底面よりも浅い部分の半導体層ＥＰの側面が溝ＴＲ２ａから露出されることになる。これにより、溝ＴＲ１ａが上記溝部ＴＲ１になり、溝ＴＲ２ａが上記溝部ＴＲ２になり、溝部ＴＲ１と溝部ＴＲ２とにより、上記溝ＴＲが形成されることになる。
【０１１５】
次に、図２２に示されるように、半導体層ＥＰの上部（上層部）にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、半導体層ＥＰの上部にｐ型半導体領域ＰＲを形成する（図８のステップＳ９）。
【０１１６】
次に、半導体層ＥＰの上部（上層部）にｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域ＮＲを形成する（図９のステップＳ１０）。
【０１１７】
ｎ＋型半導体領域ＮＲの深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲの深さ（底部の深さ位置）よりも浅い。このため、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲは、半導体層ＥＰの上層部（表層部）に形成されるが、ｎ＋型半導体領域ＮＲはｐ型半導体領域ＰＲの上部に形成され、ｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが存在し、ｐ型半導体領域ＰＲの上にｎ＋型半導体領域ＮＲが存在する状態になる。ｐ型半導体領域ＰＲの下には、ｎ型を維持している半導体層ＥＰ、すなわちｎ型半導体領域ＥＰ１が存在している。
【０１１８】
但し、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲは、ゲート電極ＧＥの底面（下面）よりも浅く形成される。このため、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとの間の界面は、ゲート電極ＧＥの底面（下面）よりも浅い位置にあり、かつ、ｐ型半導体領域ＰＲとｎ型半導体領域ＥＰ１との間の界面も、ゲート電極ＧＥの底面（下面）よりも浅い位置にある。
【０１１９】
また、ここでは、ｐ型半導体領域ＰＲを先に形成してから、ｎ＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ＋型半導体領域ＮＲを先に形成してから、ｐ型半導体領域ＰＲを形成することもできる。すなわち、ステップＳ９とステップＳ１０との順番を入れ替えることもできる。
【０１２０】
次に、導入された不純物を活性化するための熱処理である活性化アニールを行う（図９のステップＳ１１）。この活性化アニールは、例えば８００〜１０００℃程度で行うことができる。これにより、半導体基板ＳＢや半導体層ＥＰに形成した各半導体領域（ｐ型半導体領域ＣＬ，ＰＲおよびｎ＋型半導体領域ＮＲなど）に導入された不純物を活性化させることができる。
【０１２１】
次に、図２３に示されるように、絶縁層ＺＳ上に、ゲート電極ＧＥおよび半導体層ＥＰを覆うように、層間絶縁膜として絶縁層（絶縁膜）ＩＬを形成する（図９のステップＳ１２）。絶縁層ＩＬは、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁層ＩＬとして、積層絶縁膜を用いることも可能である。絶縁層ＩＬの形成後、絶縁層ＩＬの上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法で研磨するなどして、絶縁層ＩＬの平坦性を高めることもできる。
【０１２２】
次に、図２４に示されるように、フォトリソグラフィ法を用いて絶縁層ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁層ＩＬをエッチング（好ましくはドライエッチング）し、更に、半導体層ＥＰをエッチング（好ましくはドライエッチング）することにより、コンタクトホールＣＴ１を形成する（図９のステップＳ１３）。
【０１２３】
コンタクトホールＣＴ１は、平面視で半導体層ＥＰに内包されるように形成され、絶縁層ＩＬおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲに達している。このため、コンタクトホールＣＴ１の底面では、ｐ型半導体領域ＰＲが露出され、コンタクトホールＣＴ１の側面の下部では、ｎ＋型半導体領域ＮＲが露出される。
【０１２４】
次に、図２４には図示されないが、上記図５に示されるように、フォトリソグラフィ法を用いて絶縁層ＩＬ上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁層ＩＬをエッチング（好ましくはドライエッチング）することにより、コンタクトホールＣＴ２を形成する（図９のステップＳ１４）。コンタクトホールＣＴ２は、ゲート電極ＧＥの上に形成され、コンタクトホールＣＴ２の底部ではゲート電極ＧＥが露出される。コンタクトホールＣＴ２をコンタクトホールＣＴ１と同工程で形成する場合もあり得る。
【０１２５】
次に、図２５に示されるように、絶縁層ＩＬ上に配線Ｍ１を形成する（図９のステップＳ１５）。配線Ｍ１は、例えば、次のようにして形成することができる。まず、コンタクトホールＣＴ１，ＣＴ２内を含む絶縁層ＩＬ上に、配線Ｍ１形成用の導電膜を形成する。配線Ｍ１形成用の導電膜は、例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜からなる。それから、その配線Ｍ１形成用の導電膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１を形成することができる。上述のように、配線Ｍ１は、エミッタ用の配線Ｍ１Ｅとゲート用の配線Ｍ１Ｇとを含んでいる。なお、ゲート用の配線Ｍ１Ｇは、図２５には示されていないが、上記図５および図６に示されている。
【０１２６】
エミッタ用の配線Ｍ１Ｅのビア部（エミッタ用のコンタクトホールＣＴ１内を埋め込む部分）であるエミッタ用ビア部ＶＥは、エミッタ用の配線Ｍ１Ｅと一体的に形成され、ゲート用の配線Ｍ１Ｇのビア部（ゲート用のコンタクトホールＣＴ２内を埋め込む部分）であるゲート用ビア部ＶＧは、ゲート用の配線Ｍ１Ｇと一体的に形成されている。エミッタ用ビア部ＶＥは、コンタクトホールＣＴ１の底部付近で、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに接して、それらと電気的に接続される。ゲート用ビア部ＶＧは、コンタクトホールＣＴ２の底部でゲート電極ＧＥに接して電気的に接続される。
【０１２７】
他の形態として、エミッタ用ビア部ＶＥ（エミッタ用のコンタクトホールＣＴ１内を埋め込む導電部）をエミッタ用の配線Ｍ１Ｅとは別個に（別工程で）形成し、ゲート用ビア部ＶＧ（ゲート用のコンタクトホールＣＴ２内を埋め込む導電部）をゲート用の配線Ｍ１Ｇとは別個に（別工程で）形成することもできる。その場合は、コンタクトホールＣＴ１，ＣＴ２を形成した後、絶縁層ＩＬ上に、コンタクトホールＣＴ１，ＣＴ２内を埋めるように、プラグ形成用の導電膜を形成してから、ＣＭＰ法などを用いてコンタクトホールＣＴ１，ＣＴ２の外部の導電膜（プラグ形成用の導電膜）を除去することで、コンタクトホールＣＴ１，ＣＴ２内を埋め込む導電性プラグを形成する。コンタクトホールＣＴ２内を埋め込む導電性プラグがゲート用ビア部ＶＧに相当し、コンタクトホールＣＴ１内を埋め込む導電性プラグがエミッタ用ビア部ＶＥに相当する。その後、導電性プラグが埋め込まれた絶縁層ＩＬ上に、配線Ｍ１形成用の導電膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いてその配線Ｍ１形成用の導電膜をパターニングすることにより、配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）を形成すればよい。
【０１２８】
次に、上記図１、図４〜図６に示されるように、絶縁層ＩＬ上に、配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）を覆うように、絶縁膜ＰＡを形成する（図９のステップＳ１６）。それから、絶縁膜ＰＡに開口部ＯＰを形成する（図９のステップＳ１７）。絶縁膜ＰＡは、例えばポリイミド系の樹脂などの樹脂膜からなり、表面保護の機能を有することができる。絶縁膜ＰＡを形成した段階では、配線Ｍ１全体が絶縁膜ＰＡで覆われることになる。
【０１２９】
開口部ＯＰは、例えば次のようにして形成することができる。すなわち、絶縁膜ＰＡを感光性樹脂膜として形成しておき、感光性樹脂からなる絶縁膜ＰＡ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをマスクとして用いて、感光性樹脂からなる絶縁膜ＰＡを露光する。これにより、フォトレジストパターンで覆われずに露出した部分の絶縁膜ＰＡが露光される。その後、フォトレジストパターンを除去してから、感光性樹脂からなる絶縁膜ＰＡを現像処理することにより、絶縁膜ＰＡにおける露光部を除去する。この露光、現像処理により、開口部ＯＰとなる部分の絶縁膜ＰＡを選択的に除去することで、絶縁膜ＰＡに開口部ＯＰを形成することができる。その後、熱処理を施して、絶縁膜ＰＡを硬化させることもできる。開口部ＯＰは、絶縁膜ＰＡを貫通するように形成され、開口部ＯＰから配線Ｍ１の一部が露出される。
【０１３０】
また、他の形態として、絶縁膜ＰＡ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡをエッチング（例えばドライエッチング）することにより、絶縁膜ＰＡに開口部ＯＰを形成することもできる。その場合は、絶縁膜ＰＡは感光性の樹脂膜でなくともよい。
【０１３１】
開口部ＯＰは、エミッタ用の開口部ＯＰＥとゲート用の開口部ＯＰＧとを含んでいる。エミッタ用の開口部ＯＰＥとゲート用の開口部ＯＰＧとは、つながっておらず、互いに離間している。エミッタ用の開口部ＯＰＥは、エミッタ用の配線Ｍ１Ｅ上に形成されてそのエミッタ用の配線Ｍ１Ｅの一部を露出する。このため、エミッタ用の開口部ＯＰＥは、平面視において、エミッタ用の配線Ｍ１Ｅに内包されている。絶縁膜ＰＡの開口部ＯＰＥから露出するエミッタ用の配線Ｍ１Ｅによって、エミッタ用のボンディングパッドであるエミッタ用パッドＰＤＥが形成される。ゲート用の開口部ＯＰＧは、ゲート用の配線Ｍ１Ｇ上に形成されてそのゲート用の配線Ｍ１Ｇの一部を露出する。このため、ゲート用の開口部ＯＰＧは、平面視において、ゲート用の配線Ｍ１Ｇに内包されている。絶縁膜ＰＡの開口部ＯＰＧから露出するゲート用の配線Ｍ１Ｇによって、ゲート用のボンディングパッドであるゲート用パッドＰＤＧが形成される。
【０１３２】
また、開口部ＯＰから露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成されたニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（配線Ｍ１）の表面の酸化を抑制または防止することができる。
【０１３３】
次に、必要に応じて、半導体基板ＳＢの裏面（絶縁層ＺＳを形成した側の主面とは反対側の主面）を研削または研磨して、半導体基板ＳＢの厚みを薄くする。
【０１３４】
次に、上記図４〜図６示されるように、半導体基板ＳＢの裏面側に、ｐ型半導体領域ＣＬをイオン注入法などを用いて形成し（図９のステップＳ１８）、更に、ｎ型半導体領域ＦＳをイオン注入法などを用いて形成する（図９のステップＳ１９）。ステップＳ１８（ｐ型半導体領域ＣＬ形成工程）とステップＳ１９（ｎ型半導体領域ＦＳ形成工程）とは、順序を入れ替えることもできる。また、他の形態として、上記ステップＳ２（絶縁層形成ＺＳ工程）の前に、ステップＳ１８（ｐ型半導体領域ＣＬ形成工程）およびステップＳ１９（ｎ型半導体領域ＦＳ形成工程）を行うこともできる。
【０１３５】
その後、上記図４〜図６に示されるように、半導体基板ＳＢの裏面全体に裏面電極ＢＥを形成する（図９のステップＳ２０）。裏面電極ＢＥは、半導体基板ＳＢの裏面に近い側から順に、アルミニウム（Ａｌ）膜とチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層金属膜などからなり、例えば蒸着法などを用いて形成することができる。
【０１３６】
このようにして、本実施の形態の半導体装置が製造される。その後、半導体基板ＳＢおよび半導体基板ＳＢ上の構造体をダイシングなどによって分割（分離、切断）することにより、半導体基板ＳＢから個々の半導体チップ（半導体装置ＣＰ）が取得される。
【０１３７】
＜ＩＧＢＴの構成および動作について＞
図２６は、半導体基板ＳＢのトランジスタセル領域に形成されている上記単位トランジスタＱ１を構成するＩＧＢＴの等価回路図である。
【０１３８】
半導体基板ＳＢに形成されたＩＧＢＴの回路構成について、図２６および上記図７を参照しながら説明する。なお、図２６中の符号Ｅはエミッタ電極であり、上記エミッタ用ビア部ＶＥがエミッタ電極Ｅに対応し、また、図２６中の符号Ｃはコレクタ電極であり、上記裏面電極ＢＥがコレクタ電極Ｃに対応し、また、図２６中の符号Ｇは、ゲート用の電極であり、上記ゲート用ビア部ＶＧが、ゲート用の電極Ｇに対応している。
【０１３９】
半導体基板ＳＢのトランジスタセル領域に形成された単位トランジスタＱ１を構成するＩＧＢＴは、図２６に示されるように、ｐｎｐバイポーラトランジスタＢＰ１と、ｎｐｎバイポーラトランジスタＢＰ２と、電界効果トランジスタＦＥとを有している。ここで、ｐｎｐバイポーラトランジスタＢＰ１と電界効果トランジスタＦＥとにより、ＩＧＢＴが構成されており、ｎｐｎバイポーラトランジスタＢＰ２は、デバイス構造上寄生的に形成される寄生トランジスタである。すなわち、ＩＧＢＴの主要構成は、ｐｎｐバイポーラトランジスタＢＰ１と電界効果トランジスタＦＥとであり、ｎｐｎバイポーラトランジスタＢＰ２は寄生的な構成要素である。
【０１４０】
ｐｎｐバイポーラトランジスタＢＰ１は、ｐ型半導体領域ＰＲとｎ型領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）とｐ型半導体領域ＣＬとにより構成されている。また、寄生的な構成要素であるｎｐｎバイポーラトランジスタＢＰ２は、ｎ＋型半導体領域ＮＲとｐ型半導体領域ＰＲとｎ型領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）とにより構成されている。そして、電界効果トランジスタＦＥは、ソース領域となるｎ＋型半導体領域ＮＲと、ドレイン領域となるｎ型領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）と、ゲート電極ＧＥと、ゲート絶縁膜ＧＩとにより構成されている。ｎ＋型半導体領域ＮＲとｎ型半導体領域ＥＰ１との間に位置しかつゲート絶縁膜ＧＩを介してゲート電極ＧＥに対向する部分のｐ型半導体領域ＰＲが、電界効果トランジスタＦＥのチャネル形成領域となる。
【０１４１】
次に、ｐｎｐバイポーラトランジスタＢＰ１、ｎｐｎバイポーラトランジスタＢＰ２および電界効果トランジスタＦＥの接続関係について説明する。エミッタ電極Ｅ（エミッタ用ビア部ＶＥに対応）とコレクタ電極Ｃ（裏面電極ＢＥに対応）との間に、ｐｎｐバイポーラトランジスタＢＰ１が接続されている。そして、ｐｎｐバイポーラトランジスタＢＰ１のベース（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）が電界効果トランジスタＦＥのドレイン領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）に接続され、電界効果トランジスタＦＥのソース領域（ｎ＋型半導体領域ＮＲ）がエミッタ電極Ｅ（エミッタ用ビア部ＶＥ）に接続されている。このとき、寄生的に形成されるｎｐｎバイポーラトランジスタＢＰ２のコレクタ（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）がｐｎｐバイポーラトランジスタＢＰ１のベース（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）に接続され、ｎｐｎバイポーラトランジスタＢＰ２のエミッタ（ｎ＋型半導体領域ＮＲ）がエミッタ電極Ｅ（エミッタ用ビア部ＶＥ）に接続されている。そして、寄生的に形成されるｎｐｎバイポーラトランジスタＢＰ２のベース（ｐ型半導体領域ＰＲ）がエミッタ電極Ｅ（エミッタ用ビア部ＶＥ）に接続されている。
【０１４２】
次に、ＩＧＢＴの動作について、図７および図２６を参照しながら説明する。
【０１４３】
エミッタ電極Ｅ（エミッタ用ビア部ＶＥ）よりも高電位をコレクタ電極Ｃ（裏面電極ＢＥ）に印加した状態で、ゲート用の電極Ｇ（ゲート用ビア部ＶＧ）を介して電界効果トランジスタＦＥのゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオンして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れる。その結果、ｐｎｐバイポーラトランジスタＢＰ１が接続されているコレクタ電極Ｃ（裏面電極ＢＥ）とエミッタ電極Ｅ（エミッタ用ビア部ＶＥ）との間に電流が流れる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオン（導通）する。このようにして、ＩＧＢＴがオン（導通）する。続いて、電界効果トランジスタＦＥのゲート電極ＧＥにしきい値電圧以下のゲート電圧を印加する。すると、電界効果トランジスタＦＥがオフして、ｐｎｐバイポーラトランジスタＢＰ１のベース電流が流れなくなる。このため、ベース電流に基づいてコレクタ電極Ｃ（裏面電極ＢＥ）とエミッタ電極Ｅ（エミッタ用ビア部ＶＥ）との間に流れている電流が流れなくなる。すなわち、ｐｎｐバイポーラトランジスタＢＰ１がオフする結果、ＩＧＢＴがオフする。このようにＩＧＢＴでは、電界効果トランジスタＦＥのオン／オフを制御することによって、ｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断を制御している。このｐｎｐバイポーラトランジスタＢＰ１のベース電流の通電および遮断によって、結果的に、ｐｎｐバイポーラトランジスタＢＰ１のコレクタ電流の通電および遮断が制御され、ＩＧＢＴのオン／オフが制御されることになる。したがって、ＩＧＢＴは、電界効果トランジスタＦＥの高速スイッチング特性や電圧駆動特性と、ｐｎｐバイポーラトランジスタＢＰ１の低オン電圧特性を兼ね備える半導体素子である。
【０１４４】
次に、デバイス構造での動作について図７を参照しながら説明する。エミッタ用ビア部ＶＥ（エミッタ電極Ｅ）よりも高電位を裏面電極ＢＥ（コレクタ電極Ｃ）に印加した状態で、ゲート用ビア部ＶＧを介してゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加する。すると、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに対向しているｐ型チャネル形成領域（ｐ型半導体領域ＰＲ）に、ｎ型半導体層からなる反転層（チャネル）が形成される。従って、ｎ＋型半導体領域ＮＲとｎ型半導体領域ＥＰ１とは反転層（チャネル）で電気的に接続されることとなり、ｎ＋型半導体領域ＮＲから反転層を介してｎ型ベース領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）に電子が流れる。一方、ｎ型ベース領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）とｐ型コレクタ領域（ｐ型半導体領域ＣＬ）との間が順バイアスされるので、ｐ型コレクタ領域（ｐ型半導体領域ＣＬ）からｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に正孔（ホール）が注入される。このため、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）には正孔が蓄積される。この蓄積された正孔による正電荷によって電子が引き寄せられる結果、ｎ型ベース領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）に多量の電子が流入する。これにより、ｎ型ベース領域（ｎ型半導体領域ＥＰ１、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＦＳ）の抵抗が低下する。この現象がいわゆる伝導度変調であり、この伝導度変調によりＩＧＢＴのオン電圧が低くなる。そして、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に流入した正孔は、ｐ型半導体領域ＰＲを介してエミッタ用ビア部ＶＥ（エミッタ電極Ｅ）に流出する。このようにして、裏面電極ＢＥ（コレクタ電極Ｃ）からエミッタ用ビア部ＶＥ（エミッタ電極Ｅ）に電流が流れることによりＩＧＢＴがターンオンする。このとき、ｐ型コレクタ領域（ｐ型半導体領域ＣＬ）からｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に注入された正孔は、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に存在する電子と再結合することが考えられる。しかしながら、シリコンを主体とする半導体材料では、化合物半導体を主体とする半導体材料に比べて、電子と正孔の再結合が起こりにくい性質がある。従って、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に注入された正孔の大部分は、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）にある電子と再結合せず蓄積される。その結果、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に正孔が蓄積され、この蓄積された正孔に引き寄せられるように、ｎ＋型半導体領域ＮＲから流入した電子がｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に蓄積されて伝導度変調が生じるのである。以上のことから、ＩＧＢＴでは伝導度変調によりオン電圧（オン時の電圧）が低くなる特徴がある。
【０１４５】
このようなＩＧＢＴを形成する単位トランジスタＱ１が、エミッタ用ビア部ＶＥ（エミッタ電極Ｅ）と裏面電極ＢＥ（コレクタ電極Ｃ）との間に形成されており、そのような単位トランジスタＱ１が半導体基板ＳＢのトランジスタセル領域に複数形成されて規則的に配置（配列）されている。各エミッタ用ビア部ＶＥ（エミッタ電極Ｅ）は共通のエミッタ用の配線Ｍ１Ｅに接続されているため、エミッタ用の配線Ｍ１Ｅと裏面電極ＢＥとの間に、複数の単位トランジスタＱ１（単位ＩＧＢＴ）が並列に接続された状態になっている。複数の単位トランジスタＱ１（単位ＩＧＢＴ）のゲート電極ＧＥは、ゲート用の配線Ｍ１Ｇを介して互いに電気的に接続され、ゲート用の配線Ｍ１Ｇを通じて共通のゲート用パッドＰＤＧに電気的に接続されている。並列に接続された複数の単位トランジスタＱ１（単位ＩＧＢＴ）により、１つのパワートランジスタ（パワーＩＧＢＴ）が、エミッタ用の配線Ｍ１Ｅと裏面電極ＢＥとの間に、従ってエミッタ用パッドＰＤＥと裏面電極ＢＥとの間に、形成されることになる。
【０１４６】
＜検討例について＞
次に、本発明者が検討した検討例の半導体装置について説明する。
【０１４７】
図２７〜図３３は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図である。この検討例の半導体装置も、ＩＧＢＴを有する半導体装置である。
【０１４８】
検討例の半導体装置を製造するには、まず、図２７に示されるように、ｎ型の半導体基板ＳＢ１００の主面全面上に絶縁層ＺＳ１００を形成する。それから、図２８に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて絶縁層ＺＳ１００に溝（トレンチ）ＴＲ１０１を形成する。溝ＴＲ１０１は、絶縁層ＺＳ１００を貫通し、溝ＴＲ１０１の底部では半導体基板ＳＢ１００の一部が露出される。それから、図２９に示されるように、溝ＴＲ１０１の底部で露出する半導体基板ＳＢ１００上に、ｎ型の半導体層ＥＰ１００をエピタキシャル成長により形成する。ｎ型の半導体層ＥＰ１００を形成すると、溝ＴＲ１０１内はｎ型の半導体層ＥＰ１００で埋められた状態になる。
【０１４９】
それから、図３０に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて半導体層ＥＰ１００に溝（トレンチ）ＴＲ１０２を形成する。それから、図３１に示されるように、溝ＴＲ１０２内に、ゲート絶縁膜ＧＩ１００を介してゲート電極ＧＥ１００を形成する。例えば、半導体層ＥＰ１００の露出面上にゲート絶縁膜ＧＩ１００を形成してから、溝ＴＲ１０２内を埋めるように、半導体層ＥＰ１００および絶縁層ＺＳ１００上にゲート電極用導電膜を形成し、その後、溝ＴＲ１０２の外部のゲート電極用導電膜を除去することにより、溝ＴＲ１０２内にゲート絶縁膜ＧＩ１００を介して埋め込まれたゲート電極ＧＥ１００を形成することができる。それから、図３２に示されるように、半導体層ＥＰにおいて、半導体層ＥＰの上部にｐ型ベース層ＰＲ１００をイオン注入により形成し、更に、ｐ型ベース層ＰＲ１００の上部にｎ型エミッタ層ＮＲ１００をイオン注入により形成する。
【０１５０】
それから、図３３に示されるように、絶縁層ＺＳ１００上に、半導体層ＥＰ１００およびゲート電極ＧＥ１００を覆うように、絶縁層ＩＬ１００を形成してから、絶縁層ＩＬ１００およびｎ型エミッタ層ＮＲ１００を貫通してｐ型ベース層ＰＲ１００に達するコンタクトホールＣＴ１００を形成する。その後、絶縁層ＩＬ１００上に、コンタクトホールＣＴ１００内を埋めるように、導電膜を形成してから、その導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、エミッタ用の配線Ｍ１Ｅ１００とエミッタ用ビア部ＶＥ１００を形成する。エミッタ用ビア部ＶＥ１００は、エミッタ用の配線Ｍ１Ｅ１００と一体的に形成されてコンタクトホールＣＴ１００内を埋め込んでおり、ｐ型ベース層ＰＲ１００とｎ型エミッタ層ＮＲ１００の両方に接して電気的に接続されている。その後、上記絶縁膜ＰＡに相当する保護膜を形成し、更に、半導体基板ＳＢ１００の裏面側にｐ型コレクタ層ＣＬ１００を形成してから、ｐ型コレクタ層ＣＬ１００に接する裏面コレクタ電極ＢＥ１００を形成する。
【０１５１】
図２７〜図３３に示される検討例の半導体装置では、絶縁層ＺＳ１００の溝ＴＲ１０１内にｎ型の半導体層ＥＰ１００を埋め込み、半導体層ＥＰ１００に溝ＴＲ１０２を形成してその溝ＴＲ１０２にゲート絶縁膜ＧＩ１００を介してゲート電極ＧＥ１００を埋め込んでいる。このため、検討例は、ゲート電極ＧＥ１００の両側に、ｎ型エミッタ層ＮＲ１００とｐ型ベース層ＰＲ１００とを含む半導体層ＥＰ１００が存在し、その半導体層ＥＰ１００の外側（ゲート電極ＧＥ１００から離れる側）には絶縁層ＺＳ１００が存在する構造となっている。このため、ｐ型ベース層ＰＲ１００の下に位置し、かつ、絶縁層ＺＳ１００とゲート電極ＧＥ１００とで挟まれた部分のｎ型の半導体層ＥＰ１００の幅Ｗ１１，Ｗ１２を小さくすることができる。従って、コレクタ側からｐ型ベース層ＰＲ１００側へ流れる正孔電流が、幅Ｗ１１，Ｗ１２が狭いｎ型の半導体層ＥＰ１００に集中するため、ｎ型の半導体層ＥＰ１００に蓄積されるキャリア密度（正孔密度）を高めることができる。これにより、ＩＥ（Injection Enhancement：注入促進）効果を高めて、伝導度変調によるオン電圧の低減を促進することができる。
【０１５２】
しかしながら、本発明者の検討によれば、図２７〜図３３に示される検討例の半導体装置では、次のような課題が生じることが分かった。
【０１５３】
図２７〜図３３に示される検討例の半導体装置では、絶縁層ＺＳ１００の溝ＴＲ１０１内にｎ型の半導体層ＥＰ１００を埋め込み、半導体層ＥＰ１００に溝ＴＲ１０２を形成してその溝ＴＲ１０２にゲート絶縁膜ＧＩ１００を介してゲート電極ＧＥ１００を埋め込んでいる。溝ＴＲ１０１と溝ＴＲ１０２とは別工程で形成するため、溝ＴＲ１０１と溝ＴＲ１０２の相対的な位置関係については、設計通りに形成することは容易ではない。例えば、溝ＴＲ１０１を形成する際に用いたフォトリソグラフィ技術における位置合わせのずれと、溝ＴＲ１０２を形成する際に用いたフォトリソグラフィ技術における位置合わせのずれとに起因して、溝ＴＲ１０１の形成位置に対する溝ＴＲ１０２の形成位置が、設計からずれてしまう虞がある。溝ＴＲ１０１の形成位置に対する溝ＴＲ１０２の形成位置が設計からずれてしまうことは、ｎ型の半導体層ＥＰ１００の幅Ｗ１１と幅Ｗ１２とが設計値からずれることにつながる。ここで、ゲート電極ＧＥ１００の両側のうちの一方（図３３では左側）における半導体層ＥＰ１００の幅が、幅Ｗ１１に対応し、ゲート電極ＧＥ１００の両側のうちの他方（図３３では右側）における半導体層ＥＰ１００の幅が、幅Ｗ１２に対応している。
【０１５４】
例えば、図３３において、設計上は溝ＴＲ１０１の中央に溝ＴＲ１０２を形成すべきであった場合に、溝ＴＲ１０１の中央よりも左側にずれて溝ＴＲ１０２が形成されてしまうと、幅Ｗ１１は設計値よりも小さくなり、幅Ｗ１２は設計値よりも大きくなってしまう。一方、図３３において、設計上は溝ＴＲ１０１の中央に溝ＴＲ１０２を形成すべきであった場合に、溝ＴＲ１０１の中央よりも右側にずれて溝ＴＲ１０２が形成されてしまうと、幅Ｗ１１は設計値よりも大きくなり、幅Ｗ１２は設計値よりも小さくなってしまう。
【０１５５】
幅Ｗ１１，Ｗ１２の値は、ＩＧＢＴの電気的特性を決めるうえで重要であり、幅Ｗ１１，Ｗ１２の値が設計値からずれると、特性ばらつきを招くなどして、半導体装置の性能が低下してしまう。また、半導体装置の信頼性が低下してしまう。特に、ＩＥ効果をより高めるために幅Ｗ１１，Ｗ１２の設計値を小さくしようとすると、幅Ｗ１１，Ｗ１２の値が設計値からずれたときの特性ばらつきが大きくなってしまう。
【０１５６】
また、図３３に示される検討例の半導体装置では、ゲート電極ＧＥ１００の下面の直下に薄いゲート絶縁膜ＧＩ１００が存在し、それが容量絶縁膜となって、ゲート電極ＧＥ１００に起因した寄生容量、例えばゲート・コレクタ間の寄生容量を増大させてしまう。ゲート・コレクタ間の寄生容量の増大は、ＩＧＢＴのスイッチングスピードの低下につながり、ひいては、半導体装置の性能の低下につながってしまう。
【０１５７】
また、図３３に示される検討例の半導体装置では、ゲート電極ＧＥ１００の両側面と下面とにゲート絶縁膜ＧＩ１００が形成されているため、ゲート電極ＧＥ１００の表面に形成したゲート絶縁膜ＧＩ１００の総面積が大きくなる。ゲート絶縁膜ＧＩ１００は、比較的薄い絶縁膜であり、ゲート絶縁膜ＧＩ１００において一か所でもショート破壊が発生すると、ＩＧＢＴとして機能しなくなる。このため、半導体装置の信頼性をできるだけ高めるためには、ゲート絶縁膜ＧＩ１００の総面積は小さい方が望ましい。
【０１５８】
また、図３３に示される検討例の半導体装置では、半導体層ＥＰ１００の幅は、深さ位置にかかわらず一定である。すなわち、半導体層ＥＰ１００の上部における半導体層ＥＰ１００の幅と、半導体層ＥＰ１００の下部における半導体層ＥＰ１００の幅とは同じである。このため、ＩＥ効果をより高めるために幅Ｗ１１，Ｗ１２の設計値を小さくしようとすると、半導体層ＥＰ１００上にコンタクトホールＣＴ１００を形成しにくくなる。また、ＩＥ効果をより高めるために幅Ｗ１１，Ｗ１２の設計値を小さくしようとすると、エミッタ用ビア部ＶＥ１００がｎ型エミッタ層ＮＲ１００とｐ型ベース層ＰＲ１００との両方に接続し、かつ、ソース領域としても機能するｎ型エミッタ層ＮＲ１００がゲート絶縁膜ＧＩ１００を介してゲート電極ＧＥ１００に対向する構造を、半導体層ＥＰ１００の上部に上手く形成しにくくなる。これを避けるために、幅Ｗ１１，Ｗ１２の設計値を大きくしてしまうと、ＩＥ効果が低下してしまう。
【０１５９】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、ｎ型の半導体基板ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層ＺＳと、絶縁層ＺＳに形成された溝ＴＲと、溝ＴＲ内において、溝ＴＲの底部で露出する半導体基板ＳＢ上に形成された半導体層ＥＰと、溝ＴＲ内において、半導体層ＥＰを挟むように半導体層ＥＰの両側に形成された一対のゲート電極ＧＥと、を有している。本実施の形態の半導体装置は、更に、溝ＴＲ内において、半導体層ＥＰと一対のゲート電極ＧＥとの間に介在するゲート絶縁膜ＧＩと、絶縁層ＺＳ上に、半導体層ＥＰおよび一対のゲート電極ＧＥを覆うように形成された絶縁層ＩＬと、半導体層ＥＰ上に形成され、絶縁層ＩＬを貫通し、半導体層ＥＰに達するコンタクトホールＣＴ１と、を有している。本実施の形態の半導体装置は、更に、コンタクトホールＣＴ１内に形成されたエミッタ用ビア部ＶＥ（電極部、エミッタ電極）と、半導体基板ＳＢにおいて、絶縁層ＺＳが形成されている側とは反対側である裏面側に形成されたｐ型半導体領域ＣＬと、半導体基板ＳＢの裏面上に形成され、ｐ型半導体領域ＣＬに電気的に接続された裏面電極ＢＥと、を有している。半導体層ＥＰにおいて、半導体層ＥＰの上部には、ｐ型半導体領域ＰＲとｐ型半導体領域ＰＲ上のｎ＋型半導体領域ＮＲとが形成されている。半導体層ＥＰにおいて、ｐ型半導体領域ＰＲの下の部分はｎ型である。エミッタ用ビア部ＶＥ（電極部、エミッタ電極）は、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲと電気的に接続されている。半導体層ＥＰの両側に形成された一対のゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在し、一対のゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面は、絶縁層ＺＳに隣接している。
【０１６０】
本実施の形態の半導体装置の主要な特徴のうちの一つは、半導体基板ＳＢの主面上に形成された絶縁層ＺＳの溝ＴＲ内に、溝ＴＲの底部で露出する半導体基板ＳＢ上に形成された半導体層ＥＰと、半導体層ＥＰを挟むように半導体層ＥＰの両側に形成された一対のゲート電極ＧＥとが形成されていることである。溝ＴＲ内において、半導体層ＥＰと一対のゲート電極ＧＥとの間にはゲート絶縁膜ＧＩが介在している。そして、半導体層ＥＰの両側に形成された一対のゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在し、一対のゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面は、絶縁層ＺＳに隣接している。
【０１６１】
本実施の形態の半導体装置では、絶縁層ＺＳの溝ＴＲ内に、半導体基板ＳＢ上に形成された半導体層ＥＰと、半導体層ＥＰの両側に形成された一対のゲート電極ＧＥとが形成されており、半導体層ＥＰに、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲが形成されている。このため、ｐ型半導体領域ＰＲの下に位置する部分の半導体層ＥＰ（ｎ型半導体領域ＥＰ１）の幅（Ｘ方向の幅）を小さくすることができる。従って、コレクタ側からｐ型ベース層（ｐ型半導体領域ＰＲ）側へ流れる正孔電流が、幅が狭いｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰ１）に集中するため、ｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰ１）に蓄積されるキャリア密度（正孔密度）を高めることができる。これにより、ＩＥ（Injection Enhancement：注入促進）効果を高めて、伝導度変調によるオン電圧の低減を促進することができる。このため、オン電圧（オン時の電圧）を低減することができ、従って、オン抵抗（オン時の抵抗）を低減することができる。従って、半導体装置の性能を向上させることができる。
【０１６２】
上記図３３に示される検討例の半導体装置では、半導体基板ＳＢ１００の主面上に形成された絶縁層ＺＳ１００の溝ＴＲ１０１内に、半導体層ＥＰ１００とゲート電極ＧＥ１００とが形成されているが、半導体層ＥＰ１００の両側にゲート電極ＧＥ１００が設けられているのではなく、ゲート電極ＧＥ１００の両側に半導体層ＥＰ１００が設けられている構造である。このため、ゲート電極ＧＥ１００の下面の直下の薄いゲート絶縁膜ＧＩ１００が容量絶縁膜として作用することで、ゲート電極ＧＥ１０１に起因した寄生容量、例えばゲート・コレクタ間の寄生容量を増大させてしまう。また、上記図３３に示される検討例の半導体装置では、ゲート電極ＧＥ１００の両側面と下面とにゲート絶縁膜ＧＩ１００が形成されているため、ゲート絶縁膜ＧＩ１００の総面積が大きくなってしまう。
【０１６３】
それに対して、本実施の形態では、半導体基板ＳＢの主面上に形成された絶縁層ＺＳの溝ＴＲ内に、半導体層ＥＰと、半導体層ＥＰの両側に形成された一対のゲート電極ＧＥとが形成されており、一対のゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在し、一対のゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面は、絶縁層ＺＳに隣接している。
【０１６４】
本実施の形態では、ゲート電極ＧＥの下には、絶縁層ＺＳの一部が存在しており、ゲート電極ＧＥの下面が薄いゲート絶縁膜ＧＩを介して半導体または半導体領域に対向する構造とはなっていないため、ゲート電極ＧＥに起因した寄生容量、例えばゲート・コレクタ間の寄生容量を抑制することができる。これにより、半導体装置の性能を向上させることができる。例えば、ゲート・コレクタ間の寄生容量の増大は、ＩＧＢＴのスイッチングスピードの低下につながるが、本実施の形態では、ゲート・コレクタ間の寄生容量を抑制することができるため、ＩＧＢＴのスイッチングスピードを向上させることができる。
【０１６５】
また、本実施の形態では、ゲート電極ＧＥの下には絶縁層ＺＳの一部が存在し、かつ、ゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面は、絶縁層ＺＳに隣接している。このため、ゲート電極ＧＥが薄いゲート絶縁膜ＧＩを介して半導体領域に隣接しているのは、ゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側の側面だけである。ゲート電極ＧＥにおけるゲート絶縁膜ＧＩを介して半導体層ＥＰに対向する側とは反対側の側面と、ゲート電極ＧＥの下面とは、薄いゲート絶縁膜ＧＩを介して半導体領域に隣接してはおらず、絶縁層ＺＳに隣接している。このため、ゲート電極ＧＥに接するゲート絶縁膜ＧＩの総面積を抑制することができる。ゲート絶縁膜ＧＩは、比較的薄い絶縁膜であり、ゲート絶縁膜ＧＩにおいて一か所でもショート破壊が発生すると、ＩＧＢＴとして機能しなくなるが、本実施の形態では、ゲート絶縁膜ＧＩの総面積を抑制できることにより、ゲート絶縁膜ＧＩにおけるショート破壊の発生確率を低減することができる。従って、半導体装置の信頼性を向上させることができる。
【０１６６】
また、本実施の形態の半導体装置の製造工程は、ステップＳ１で、ｎ型ベース領域用のｎ型の半導体基板ＳＢを用意し、ステップＳ２で、半導体基板ＳＢの主面上に絶縁層ＺＳを形成し、ステップＳ３で、絶縁層ＺＳに、絶縁層ＺＳを貫通して半導体基板ＳＢの一部を露出する溝ＴＲ１ａを形成する。それから、ステップＳ４で、溝ＴＲ１ａの底部で露出する半導体基板ＳＢ上に、溝ＴＲ１ａ内を埋めるように、ｎ型の半導体層ＥＰを形成する。それから、ステップＳ５で、絶縁層ＺＳにおいて、溝ＴＲ１ａの両側に、溝ＴＲ１ａを挟むように、一対の溝ＴＲ２ａを形成し、ステップＳ６で、一対の溝ＴＲ２ａを拡張して、一対の溝ＴＲ２ａから、半導体層ＥＰの側面の一部を露出させる。なお、ステップＳ５では、一対の溝ＴＲ２ａから半導体層ＥＰの側面は露出されず、かつ、一対の溝ＴＲ２ａは、半導体基板ＳＢに達していない。それから、ステップＳ７で、一対の溝ＴＲ２ａから露出する半導体層ＥＰの側面にゲート絶縁膜用の絶縁膜ＧＩａを形成し、ステップＳ８で、一対の溝ＴＲ２ａ内のそれぞれにゲート電極ＧＥを形成し、ステップＳ９，Ｓ１０で、半導体層ＥＰの上部にｐ型ベース領域（ｐ型半導体領域ＰＲ）とｎ型エミッタ領域（ｎ＋型半導体領域ＮＲ）とを形成する。
【０１６７】
上記図２７〜図３３に示される検討例では、溝ＴＲ１０１内に埋め込まれた半導体層ＥＰ１００に、溝ＴＲ１０２を形成して、その溝ＴＲ１０２にゲート絶縁膜ＧＩ１００を介してゲート電極ＧＥ１００を埋め込んでいる。このため、上述のように、溝ＴＲ１０１の形成位置に対する溝ＴＲ１０２の形成位置が、設計からずれてしまった場合には、ｎ型の半導体層ＥＰ１００の幅Ｗ１１，幅Ｗ１２が設計値からずれることになり、特性変動を招くなどして、半導体装置の性能が低下してしまう。
【０１６８】
それに対して、本実施の形態では、溝ＴＲ１ａ内に埋め込まれた半導体層ＥＰに溝ＴＲ２ａを形成するのではなく、ステップＳ５で、絶縁層ＺＳにおいて、溝ＴＲ１ａの両側に、すなわち、溝ＴＲ１ａ内に埋め込まれた半導体層ＥＰの両側に、溝ＴＲ２ａを形成する。この段階では、溝ＴＲ２ａから半導体層ＥＰの側面は露出されない。そして、ステップＳ６で、溝ＴＲ２ａを拡張して溝ＴＲ２ａから半導体層ＥＰの側面の一部を露出させるのである。このため、半導体層ＥＰの幅（Ｘ方向の幅）は、ステップＳ３で形成した溝ＴＲ１ａの幅（Ｘ方向の幅）によって規定されることになり、ステップＳ５における溝ＴＲ２ａの形成位置がたとえ設計からずれたとしても、半導体層ＥＰの幅（Ｘ方向の幅）が設計値からずれるのを抑制または防止することができる。半導体層ＥＰの幅（Ｘ方向の幅）が設計値からずれると、特性ばらつきを招く虞があるが、本実施の形態では、半導体層ＥＰの幅（Ｘ方向の幅）が設計値からずれるのを抑制または防止できるため、特性ばらつきを抑制または防止することができ、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【０１６９】
また、本実施の形態では、ステップＳ５で溝ＴＲ２ａを形成した段階では、溝ＴＲ２ａから半導体層ＥＰの側面は露出されておらず、ステップＳ６で溝ＴＲ２ａを拡張することにより、溝ＴＲ２ａから半導体層ＥＰの側面の一部を露出させる。これは、ステップＳ５では、溝ＴＲ１ａから離間して、すなわち溝ＴＲ１ａ内に埋め込まれた半導体層ＥＰから離間して、溝ＴＲ２ａを形成するため、ステップＳ５で溝ＴＲ２ａを形成した段階では、溝ＴＲ２ａから半導体層ＥＰの側面は露出されず、ステップＳ６で溝ＴＲ２ａを拡張することにより、溝ＴＲ２ａから半導体層ＥＰの側面が露出されるからである。このため、たとえステップＳ５で溝ＴＲ２ａの形成位置が設計位置から多少ずれたとしても、ステップＳ６で溝ＴＲ２ａを拡張することにより、溝ＴＲ２ａから半導体層ＥＰの側面の一部を露出させることができるため、ステップＳ５とステップＳ６とにより、半導体層ＥＰの両側に、半導体層ＥＰに隣接した位置に、溝ＴＲ２ａを自己整合的に形成することが可能になる。
【０１７０】
このため、本実施の形態では、たとえステップＳ３での溝ＴＲ１ａの形成位置に対するステップＳ５での溝ＴＲ２ａの形成位置が、設計から多少ずれたとしても、ステップＳ６を終了した段階で、半導体層ＥＰの幅はほぼ設計値通りの寸法にすることができ、また、半導体層ＥＰの両側に、半導体層ＥＰに隣接した位置に、溝ＴＲ２ａを自己整合的に形成することができる。そして、ステップＳ７で、溝ＴＲ２ａから露出する半導体層ＥＰの側面にゲート絶縁膜用の絶縁膜ＧＩａを形成し、ステップＳ８で、溝ＴＲ２ａ内にゲート電極ＧＥを形成する。このため、たとえステップＳ３での溝ＴＲ１ａの形成位置に対するステップＳ５での溝ＴＲ２ａの形成位置が、設計から多少ずれたとしても、ステップＳ８を終了した段階で、半導体層ＥＰの幅はほぼ設計値通りの寸法にすることができ、また、半導体層ＥＰの両側に、半導体層ＥＰに隣接した位置に、絶縁膜ＧＩａ（ゲート絶縁膜ＧＩ）を介してゲート電極ＧＥを形成することができる。半導体層ＥＰの幅が設計値からずれるのを抑制または防止できるため、特性ばらつきを抑制または防止することができ、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、ステップＳ３での溝ＴＲ１ａの形成位置に対するステップＳ５での溝ＴＲ２ａの形成位置が、設計から多少ずれることを許容できるようになるため、半導体装置の製造工程を行いやすくなる。また、半導体装置の製造歩留まりを向上させることができる。また、製造工程の管理が容易になる。
【０１７１】
また、フォトリソグラフィ工程を用いて何らかのパターン（例えば溝）を形成する場合、フォトマスクの合わせずれなどに起因してパターン（例えば溝）の形成位置は設計位置からずれる可能性があるが、パターン（例えば溝）の寸法については、ほとんど変動せず、ほぼ設計値通りに形成することができる。製造された半導体装置における半導体層ＥＰの幅は、主としてステップＳ３で形成した溝ＴＲ１ａの幅により規定されるため、半導体層ＥＰの幅が設計値からずれるのを抑制または防止することができる。このため、半導体層ＥＰの幅がばらつくことに起因した特性ばらつきを抑制または防止することができ、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【０１７２】
また、半導体層ＥＰの幅（Ｘ方向の幅）は、深さ位置によらずにほぼ一定にすることも可能である。しかしながら、上記図７に示されるように、半導体層ＥＰの幅（Ｘ方向の幅）を半導体層ＥＰの上部において相対的に大きくすることが、より好ましい。
【０１７３】
具体的には、本実施の形態の半導体装置では、コンタクトホールＣＴ１の底面の深さ位置における半導体層ＥＰの幅Ｗ１と、ｐ型半導体領域ＰＲの下でかつゲート電極ＧＥによって挟まれた部分の半導体層ＥＰの幅Ｗ２とが、Ｗ１＞Ｗ２の関係を有していることが好ましい。すなわち、幅Ｗ１が幅Ｗ２よりも大きいことが好ましく、言い換えると、幅Ｗ２が幅Ｗ１よりも小さいことが好ましい。なお、幅Ｗ１，Ｗ２は、上記図７に示されており、幅Ｗ１と幅Ｗ２は、いずれもＸ方向の幅（寸法）である。幅Ｗ１は、コンタクトホールＣＴ１の底面の深さ位置における半導体層ＥＰの幅であるが、コンタクトホールＣＴ１の底面の深さ位置とエミッタ用ビア部ＶＥの底面（下面）の深さ位置とは実質的に同じなので、幅Ｗ１は、エミッタ用ビア部ＶＥの底面（下面）の深さ位置における半導体層ＥＰの幅とみなすこともできる。また、幅Ｗ２は、ｐ型半導体領域ＰＲの下でかつゲート電極ＧＥによって挟まれた部分の半導体層ＥＰの幅であるが、ｐ型半導体領域ＰＲよりも深くかつゲート電極ＧＥの下面よりも浅い位置での半導体層ＥＰの幅とみなすこともできる。
【０１７４】
次に、Ｗ１＞Ｗ２の関係が成り立つことが好ましい理由について説明する。
【０１７５】
ＩＥ効果を高めるためには、ｐ型半導体領域ＰＲの下における半導体層ＥＰ（ｎ型半導体領域ＥＰ１）の幅Ｗ２を小さくすることが有効である。幅Ｗ２を小さくすることにより、ｐ型半導体領域ＰＲの下におけるｎ型の半導体層ＥＰ（ｎ型半導体領域ＥＰ１）に蓄積されるキャリア密度（正孔密度）を高めることができるため、ＩＥ効果を高めることができる。
【０１７６】
一方、コンタクトホールＣＴ１の底面の深さ位置における半導体層ＥＰの幅Ｗ１は、ある程度大きくすることが望ましい。幅Ｗ１が小さいと、コンタクトホールＣＴ１を形成しにくくなる。例えば、幅Ｗ１が小さい場合には、コンタクトホールＣＴ１の形成位置が設計位置からずれてしまうと、コンタクトホールＣＴ１がゲート電極ＧＥと重なってしまい、コンタクトホールＣＴ１内に形成するエミッタ用ビア部ＶＥがゲート電極ＧＥとショートしてしまう虞がある。これを防ぐために、コンタクトホールＣＴ１の幅（Ｘ方向の幅）Ｗ９を更に小さくしてしまうと、コンタクトホールＣＴ１内に形成するエミッタ用ビア部ＶＥのコンタクト抵抗が増大してしまう。エミッタ用ビア部ＶＥのコンタクト抵抗が増大すると、上述した寄生バイポーラトランジスタであるｎｐｎバイポーラトランジスタＢＰ２がオンしやすくなるため、エミッタ用ビア部ＶＥのコンタクト抵抗は小さくすることが望ましく、従って、コンタクトホールＣＴ１の幅Ｗ９は、ある程度大きくすることが望ましい。ここで、コンタクトホールＣＴ１の幅Ｗ９は、上記図７に示されており、Ｘ方向の幅（寸法）である。なお、コンタクトホールＣＴ１を形成したときに、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接する位置にｎ＋型半導体領域ＮＲが存在できるように、コンタクトホールＣＴ１の幅Ｗ９は、コンタクトホールＣＴ１の底面の深さ位置における半導体層ＥＰの幅Ｗ１よりも小さい（Ｗ９＜Ｗ１）。
【０１７７】
そこで、本実施の形態では、コンタクトホールＣＴ１の底面の深さ位置における半導体層ＥＰの幅Ｗ１が、ｐ型半導体領域ＰＲの下でかつゲート電極ＧＥによって挟まれた部分の半導体層ＥＰの幅Ｗ２よりも大きく（Ｗ１＞Ｗ２）なるようにしている。これにより、幅Ｗ２を小さくしたことにより、ＩＥ効果を高めてオン電圧をより低減することができるとともに、幅Ｗ１を大きくしたことにより、コンタクトホールＣＴ１を形成しやすくなる。つまり、Ｗ１＞Ｗ２が成り立つようにすることで、ＩＥ効果の向上とコンタクトホールＣＴ１の形成しやすさとを両立することができる。また、幅Ｗ１を大きくしたことにより、コンタクトホールＣＴ１内のエミッタ用ビア部ＶＥがｎ型エミッタ層（ｎ＋型半導体領域ＮＲ）とｐ型ベース層（ｐ型半導体領域ＰＲ）との両方に接続し、かつ、ソース領域として機能するｎ型エミッタ層（ｎ＋型半導体領域ＮＲ）がゲート絶縁膜ＧＩを介してゲート電極ＧＥに対向する構造を、半導体層ＥＰの上部に形成しやすくなる。従って、幅Ｗ２を小さくしたことにより、半導体装置の性能向上を図りながら、幅Ｗ１を大きくしたことにより、半導体装置の製造工程が行いやすくなり、また、半導体装置の製造歩留まりを向上させることができる。また、幅Ｗ１を大きくしたことにより、コンタクトホールＣＴ１の幅Ｗ９を大きくすることが可能になるため、エミッタ用ビア部ＶＥのコンタクト抵抗を低減することができ、この点でも、半導体装置の性能向上を図ることができる。
【０１７８】
また、Ｗ１＝Ｗ２であれば、コンタクトホールＣＴ１の幅Ｗ９を、ｐ型半導体領域ＰＲの下における半導体層ＥＰの幅Ｗ２よりも大きく（Ｗ９＞Ｗ２）することはできないが、Ｗ１＞Ｗ２としたことにより、コンタクトホールＣＴ１の幅Ｗ９を、ｐ型半導体領域ＰＲの下における半導体層ＥＰの幅Ｗ２よりも大きく（Ｗ９＞Ｗ２）することができるようになる。このため、本実施の形態では、幅Ｗ９を幅Ｗ２よりも大きくし（Ｗ９＞Ｗ２）、かつ、幅Ｗ１を幅Ｗ９よりも大きく（Ｗ１＞Ｗ９）することも可能である。すなわち、Ｗ１＞Ｗ９＞Ｗ２が成り立つようにすることも可能である。この場合、Ｗ９＞Ｗ２としたことで、幅Ｗ２を小さくしたことによりＩＥ効果を高めてオン電圧をより低減できるとともに、コンタクトホールＣＴ１の幅Ｗ９を大きくしたことによりエミッタ用ビア部ＶＥのコンタクト抵抗を低減することができる。そして、Ｗ１＞Ｗ９としたことで、コンタクトホールＣＴ１を形成しても、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接する位置にｎ＋型半導体領域ＮＲが存在することができる。
【０１７９】
また、製造された半導体装置において、Ｗ１＞Ｗ２の関係が成り立つようにするには、ステップＳ３で形成される溝ＴＲ１ａの形状を工夫すればよい。すなわち、ステップＳ３で形成された溝ＴＲ１ａは、溝ＴＲ１ａの上部における幅Ｗ３が、溝ＴＲ１ａの下部における幅Ｗ４よりも大きく（Ｗ３＞Ｗ４）なるようにしている。別の見方をすると、溝ＴＲ１ａの下部では、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であり、溝ＴＲ１ａの幅Ｗ４は、深さ位置によらずほぼ一定であるが、溝ＴＲ１ａの上部では、深さ位置が浅くなるほど、溝ＴＲ１ａの幅Ｗ３が大きくなるようにしている。更に別の見方をすると、溝ＴＲ１ａの下部では、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であるが、溝ＴＲ１ａの上部では、溝ＴＲ１ａの側面は、テーパを有している。なお、幅Ｗ３，Ｗ４は、上記図１５に示されており、幅Ｗ３と幅Ｗ４は、いずれもＸ方向の幅（寸法）である。また、上記図１３〜図１５に関連して説明した上記幅Ｗ５ａ，Ｗ５ｂ，Ｗ６も、Ｘ方向の幅（寸法）である。
【０１８０】
これにより、ステップＳ４で溝ＴＲ１ａ内に形成された半導体層ＥＰは、半導体層ＥＰの上部における幅Ｗ７が、半導体層ＥＰの下部における幅Ｗ８よりも大きくなる（Ｗ７＞Ｗ８）。別の見方をすると、半導体層ＥＰの下部では、半導体層ＥＰの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であり、半導体層ＥＰの幅Ｗ８は、深さ位置によらずほぼ一定であるが、半導体層ＥＰの上部では、深さ位置が浅くなるほど、半導体層ＥＰの幅Ｗ７が大きくなる。更に別の見方をすると、半導体層ＥＰの下部では、半導体層ＥＰの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直であるが、半導体層ＥＰの上部では、半導体層ＥＰの側面は、テーパを有している。なお、幅Ｗ７，Ｗ８は、上記図１６に示されており、幅Ｗ７と幅Ｗ８は、いずれもＸ方向の幅（寸法）である。半導体層ＥＰは、溝ＴＲ１ａ内を埋めるように形成されるため、半導体層ＥＰの側面は溝ＴＲ１ａの内面と実質的に一致している。このため、幅Ｗ７は、上記幅Ｗ３と実質的に同じであり、幅Ｗ８は、上記幅Ｗ４と実質的に同じである。
【０１８１】
このようにステップＳ３で形成した溝ＴＲ１ａの形状を工夫し、それによってステップＳ４で形成される半導体層ＥＰの形状を工夫することにより、上述したＷ１＞Ｗ２の関係を成り立たせ、上述した効果を享受することができる。
【０１８２】
（実施の形態２）
図３４および図３５は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１８３】
上記ステップＳ６を行って上記図１９の構造を得るまでは、本実施の形態２も、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略し、上記ステップＳ６に続く工程について説明する。
【０１８４】
上記実施の形態と同様にしてステップＳ６の工程までを行って上記図１９の構造を得た後、本実施の形態２では、図３４に示されるように、半導体層ＥＰの露出面を酸化することにより、半導体層ＥＰの露出面上に酸化膜（犠牲酸化膜）ＯＸを形成する。酸化法としては、熱酸化法が好ましい。酸化膜ＯＸは、犠牲酸化膜である。半導体層ＥＰがシリコン層の場合は、酸化膜ＯＸは酸化シリコン膜である。酸化膜ＯＸは、溝ＴＲ２ａから露出する半導体層ＥＰの側面上と、半導体層ＥＰの上面上とに形成される。
【０１８５】
なお、この図３４の酸化工程（酸化膜ＯＸ形成工程）は、溝ＴＲ２ａから露出する部分の半導体層ＥＰの幅（Ｘ方向の幅）を縮小するために行っているため、溝ＴＲ２ａから露出する半導体層ＥＰの側面を酸化する（すなわち溝ＴＲ２ａから露出する半導体層ＥＰの側面に酸化膜ＯＸを形成する）ことが重要であり、半導体層ＥＰの上面は酸化してもしなくてもよい。このため、図３４の酸化工程（酸化膜ＯＸ形成工程）は、溝ＴＲ２ａから露出する半導体層ＥＰの側面を酸化する工程とみなすことができる。但し、図３４に示されるように、溝ＴＲ２ａから露出する半導体層ＥＰの側面だけでなく、半導体層ＥＰの上面も酸化する場合の方が、半導体層ＥＰ上に耐酸化用のマスク層を形成しないで済むため、製造工程が簡易になる。
【０１８６】
それから、図３５に示されるように、酸化膜ＯＸをエッチングによって除去する。酸化膜ＯＸの除去工程は、例えばウェットエッチングによって行うことができ、酸化膜ＯＸを除去するエッチング工程は、酸化膜ＯＸに比べて半導体層ＥＰがエッチングされにくいエッチング条件、すなわち、酸化膜ＯＸのエッチング速度に比べて半導体層ＥＰのエッチング速度が小さくなるようなエッチング条件、を採用することが好ましい。これにより、酸化膜ＯＸを除去したことで露出した半導体層ＥＰがエッチングされるのを抑制または防止することができる。酸化膜ＯＸを除去するエッチング工程で用いるエッチング液としては、例えばフッ酸の水溶液などを好適に用いることができる。
【０１８７】
その後、上記実施の形態１のステップＳ７（ゲート絶縁膜用の絶縁膜ＧＩａ形成工程）およびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
【０１８８】
すなわち、上記実施の形態１の製造工程において、上記ステップＳ６と上記ステップＳ７との間に、酸化膜ＯＸ形成工程と酸化膜ＯＸ除去工程とを追加したものが、本実施の形態２に対応している。また、ここでは、上記ステップＳ６とステップＳ７との間に、酸化膜ＯＸ形成工程（犠牲酸化膜形成工程）と酸化膜ＯＸ除去工程（犠牲酸化膜除去工程）とを１サイクル行った場合について説明したが、上記ステップＳ６とステップＳ７との間に、酸化膜ＯＸ形成工程（犠牲酸化膜形成工程）と酸化膜ＯＸ除去工程（犠牲酸化膜除去工程）とを２サイクル以上行うこともできる。例えば、２サイクル行う場合は、上記ステップＳ６の後に、半導体層ＥＰの露出面を酸化して酸化膜ＯＸを形成してから、エッチングによりその酸化膜ＯＸを除去し、酸化膜ＯＸを除去したことで露出した半導体層ＥＰの露出面を再度酸化して酸化膜ＯＸと同様の酸化膜（犠牲酸化膜）を形成してから、その酸化膜をエッチングによって除去し、その後、上記ステップＳ７を行えばよい。
【０１８９】
本実施の形態２では、上記ステップＳ６とステップＳ７との間に、酸化膜ＯＸ形成工程（犠牲酸化膜形成工程）と酸化膜ＯＸ除去工程（犠牲酸化膜除去工程）とを１サイクル以上行うことにより、溝ＴＲ２ａから露出する部分の半導体層ＥＰの幅（Ｘ方向の幅）を縮小することができる。すなわち、上記図１９の段階に比べて、酸化膜ＯＸ形成工程および酸化膜ＯＸ除去工程を行った図３５の方が、溝ＴＲ２ａから露出する部分の半導体層ＥＰの幅（Ｘ方向の幅）が小さくなる。これにより、上記幅Ｗ２を小さくすることができるため、ＩＥ効果をより向上させることができる。
【０１９０】
また、溝ＴＲ１ａの上記幅Ｗ４（Ｗ５ｂ）を小さくすれば、上記幅Ｗ２を小さくできるため、上述したＩＥ効果を高めることができるが、溝ＴＲ１ａの上記幅Ｗ４（Ｗ５ｂ）を小さくし過ぎると、上記ステップＳ４で溝ＴＲ１ａ内を半導体層ＥＰで埋め込みにくくなる虞がある。それに対して、本実施の形態２を適用した場合、溝ＴＲ１ａの上記幅Ｗ４を確保して上記ステップＳ４で溝ＴＲ１ａ内を半導体層ＥＰで埋め込みやすくしながら、酸化膜ＯＸ形成工程と酸化膜ＯＸ除去工程とを１サイクル以上行うことにより、溝ＴＲ２ａから露出する部分の半導体層ＥＰの幅（Ｘ方向の幅）を小さくすることができることで、上述したＩＥ効果を高めることができる。
【０１９１】
また、溝ＴＲ１ａの幅Ｗ４を小さくする限界は、フォトリソグラフィによる加工精度に依存するが、本実施の形態２を適用すれば、溝ＴＲ２ａから露出する部分の半導体層ＥＰの幅（Ｘ方向の幅）を、その限界より更に小さくすることも可能になる。
【０１９２】
（実施の形態３）
図３６および図３７は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１９３】
上記ステップＳ２を行って上記図１１の構造を得るまでは、本実施の形態３も、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略し、上記ステップＳ２に続く工程について説明する。
【０１９４】
上記実施の形態と同様にしてステップＳ２の工程までを行って上記図１１の構造を得た後、本実施の形態３では、ステップＳ３で、図３６に示されるように、絶縁層ＺＳに溝ＴＲ１ａを形成する。溝ＴＲ１ａは、絶縁層ＺＳを貫通して、半導体基板ＳＢに到達し、溝ＴＲ１ａの底部で半導体基板ＳＢが露出される。本実施の形態３においては、ステップＳ３で形成された溝ＴＲ１ａは、テーパを有している。
【０１９５】
以降の工程は、本実施の形態３も、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に、本実施の形態３においても、ステップＳ４で、図３７に示されるように、溝ＴＲ１ａから露出する半導体基板ＳＢ上に、半導体層ＥＰをエピタキシャル成長させる。半導体層ＥＰを成長させると、溝ＴＲ１ａ内は半導体層ＥＰで埋められることになる。その後、上記ステップＳ５およびそれ以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。
【０１９６】
本実施の形態３における溝ＴＲ１ａが上記実施の形態１における溝ＴＲ１ａと相違しているのは、本実施の形態３の場合は、ステップＳ３で形成された溝ＴＲ１ａが、テーパを有していることである。
【０１９７】
すなわち、上記実施の形態１の場合は、溝ＴＲ１ａの下部では、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直である。
【０１９８】
それに対して、本実施の形態３の場合は、溝ＴＲ１ａの下部においても、溝ＴＲ１ａの側面（側壁）は、半導体基板ＳＢの主面に対して垂直な面から傾斜しており、深さ位置が浅くなるほど、溝ＴＲ１ａの幅（Ｘ方向の幅）が大きくなっている。
【０１９９】
但し、溝ＴＲ１ａの下部よりも、溝ＴＲ１ａの上部の方が、溝ＴＲ１ａの側面（側壁）の傾斜角（半導体基板ＳＢの主面に対して垂直な面からの傾斜角）が大きくなっていることが好ましい。すなわち、溝ＴＲ１ａの上部よりも、溝ＴＲ１ａの下部の方が、溝ＴＲ１ａの側面（側壁）が半導体基板ＳＢの主面に対して垂直に近いことが好ましい。これにより、上述したＷ１＞Ｗ２の関係を満たすとともに、上記幅Ｗ１と上記幅Ｗ２との差（すなわちＷ１−Ｗ２）をより大きくすることができるため、上述したＩＥ効果の向上とコンタクトホールＣＴ１の形成しやすさの向上との両方を、より的確に実現することができるようになる。
【０２００】
ここで、溝ＴＲ１ａの側面（側壁）の傾斜角とは、半導体基板ＳＢの主面に垂直でかつＹ方向に平行な平面に対する傾斜角に対応している。例えば、溝ＴＲ１ａの側面が、半導体基板ＳＢの主面に垂直でかつＹ方向に平行な平面に対して１０°傾いている場合は、溝ＴＲ１ａの側面の傾斜角は、１０°ということになる。
【０２０１】
また、溝ＴＲ１ａの下部が、上記図４および図７に示される溝部ＴＲ１になる。このため、上記実施の形態１では、上記溝部ＴＲ１の側面（側壁）は、半導体基板ＳＢの主面に対してほぼ垂直である。一方、本実施の形態３を適用した場合は、溝ＴＲ１ａがテーパを有することに伴い、上記溝部ＴＲ１がテーパを有することになり、上記溝部ＴＲ１の側面（側壁）が、半導体基板ＳＢの主面に対して垂直な面から傾斜し、深さ位置が浅くなるほど、溝部ＴＲ１の幅（Ｘ方向の幅）が大きくなる。
【０２０２】
それ以外は、本実施の形態３も、上記実施の形態１と基本的には同じである。
【０２０３】
本実施の形態３では、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
【０２０４】
すなわち、本実施の形態３では、ステップＳ３で形成された溝ＴＲ１ａがテーパを有していることにより、ステップＳ４において、溝ＴＲ１ａ内が半導体層ＥＰで埋まりやすくなるという利点を得られる。
【０２０５】
また、本実施の形態３を、上記実施の形態２と組み合わせることもできる。
【０２０６】
（実施の形態４）
図３８は、本実施の形態４の半導体装置の要部平面図であり、上記実施の形態１の上記図３に対応するものである。図３９は、本実施の形態４の半導体装置の要部断面図であり、上記実施の形態１の上記図４に対応するものである。図３９は、図３８のＡ−Ａ線の断面図にほぼ対応している。
【０２０７】
本実施の形態４の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、本実施の形態４では、キャリア排出用セルＣＣを設けていることであり、それ以外は、上記実施の形態１の半導体装置と基本的には同じである。このため、ここでは、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と同様の部分については、繰り返しの説明は省略する。
【０２０８】
図３８および図３９に示されるように、本実施の形態４では、半導体基板ＳＢ上の絶縁層ＺＳに、溝（トレンチ）ＴＲ３が形成され、溝ＴＲ３の底部で露出する半導体基板ＳＢ上に、溝ＴＲ３内を埋めるように、半導体層ＥＰ２が形成されている。半導体層ＥＰ２は、キャリア排出用セルＣＣを構成している。
【０２０９】
溝ＴＲ３は、溝ＴＲから離間して形成されている。溝ＴＲ３は、Ｙ方向に延在しているため、溝ＴＲ３内の半導体層ＥＰ２も、Ｙ方向に延在している。図３８および図３９の場合は、溝ＴＲと溝ＴＲ３とは、どちらもＹ方向に延在しており、Ｘ方向に隣り合う溝ＴＲの間に、溝ＴＲ３が配置されている。すなわち、半導体層ＥＰを一対のゲート電極ＧＥがＸ方向に挟んだ構造体（但し半導体層ＥＰとゲート電極ＧＥとの間にはゲート絶縁膜ＧＩが介在している）が、Ｙ方向に延在し、Ｘ方向に隣り合う前記構造体の間に、Ｙ方向に延在する半導体層ＥＰ２が配置されている。
【０２１０】
半導体層ＥＰ２の両側には、絶縁層ＺＳが存在している。すなわち、半導体層ＥＰ２の側面全体が絶縁層ＺＳに接している（覆われている）。半導体層ＥＰ２に隣接するゲート電極は形成されていない。
【０２１１】
キャリア排出用セルＣＣと単位トランジスタ（単位トランジスタセル）Ｑ１とは、Ｘ方向に離間しており、間に絶縁層ＺＳが介在している。このため、キャリア排出用セルＣＣを構成する半導体層ＥＰ２と、単位トランジスタＱ１を構成する構造体（半導体層ＥＰを一対のゲート電極ＧＥが挟んだ構造体）とは、Ｘ方向に離間しており、間に絶縁層ＺＳが介在している。従って、キャリア排出用セルＣＣを構成する半導体層ＥＰ２と、そのキャリア排出用セルＣＣにＸ方向に隣り合う単位トランジスタＱ１のゲート電極ＧＥとの間には、絶縁層ＺＳが介在しており、その半導体層ＥＰ２とゲート電極ＧＥとの間に介在する部分の絶縁層ＺＳの寸法（Ｘ方向の寸法）は、ゲート絶縁膜ＧＩの厚みよりも十分に大きく、例えば、ゲート絶縁膜ＧＩの厚みの１０倍以上である。
【０２１２】
半導体層ＥＰ２は、溝ＴＲ３内において、溝ＴＲ３の底部で露出する半導体基板ＳＢ上に形成されたエピタキシャル層（エピタキシャル半導体層）であり、例えば、不純物が導入された単結晶シリコンからなる。半導体層ＥＰ２は、半導体層ＥＰと同工程で形成することが半導体装置の製造工程数を抑制する上で好ましいため、半導体層ＥＰ２は、半導体層ＥＰと同材料からなることが好ましい。
【０２１３】
各半導体層ＥＰ２において、半導体層ＥＰ２の上部（上層部）には、ｐ型半導体領域ＰＲ２が形成されている。ｐ型半導体領域ＰＲ２上には、ｎ型半導体領域は形成されていない。
【０２１４】
ｐ型半導体領域ＰＲ２を形成する前は、半導体層ＥＰ２は全体がｎ型の半導体層であるが、ｎ型の半導体層ＥＰ２に、ｐ型不純物を注入することでｎ型の半導体層ＥＰ２とは導電型が逆のｐ型半導体領域ＰＲ２が形成されている。このため、ｐ型半導体領域ＰＲ２の下に位置する部分の半導体層ＥＰ２は、ｎ型となっている。
【０２１５】
ここで、半導体層ＥＰ２のうち、ｐ型半導体領域ＰＲ２の下に位置する部分を、ｎ型半導体領域ＥＰ３と称することとする。このため、半導体層ＥＰ２は、ｎ型半導体領域ＥＰ３と、ｎ型半導体領域ＥＰ３上に存在するｐ型半導体領域ＰＲ２とにより構成されている。
【０２１６】
絶縁層ＩＬには、絶縁層ＩＬを貫通し、半導体層ＥＰ２に達するコンタクトホール（開口部、貫通孔）ＣＴ３が形成されている。コンタクトホールＣＴ３は、半導体層ＥＰ２上に形成され、絶縁層ＩＬを貫通するとともに、更に半導体層ＥＰ２の一部を掘り込んでおり、コンタクトホールＣＴ３からは、ｐ型半導体領域ＰＲ２が露出されている。このため、コンタクトホールＣＴ３の底面は、ｐ型半導体領域ＰＲ２の厚みの途中に位置しているが、コンタクトホールＣＴ３は、ｎ型半導体領域ＥＰ３には達していない。
【０２１７】
エミッタ用の配線Ｍ１Ｅの一部は、コンタクトホールＣＴ３内を埋め込んでいる。エミッタ用の配線Ｍ１Ｅのうち、コンタクトホールＣＴ３内を埋め込む部分を、キャリア排出用ビア部ＶＣと称することとする。キャリア排出用ビア部ＶＣは、エミッタ用の配線Ｍ１Ｅのビア部とみなすこともできる。また、キャリア排出用ビア部ＶＣは、金属伝導を示す導電体からなり、電極（電極部）とみなすことができる。
【０２１８】
キャリア排出用ビア部ＶＣの底面（下面）がｐ型半導体領域ＰＲ２に接しているため、キャリア排出用ビア部ＶＣは、ｐ型半導体領域ＰＲ２と接してｐ型半導体領域ＰＲ２と電気的に接続されている。キャリア排出用ビア部ＶＣは、ｎ型半導体領域ＥＰ３には接していない。キャリア排出用ビア部ＶＣとエミッタ用ビア部ＶＥとは、導体であるエミッタ用の配線Ｍ１Ｅで繋がっている。
【０２１９】
本実施の形態４の半導体装置の他の構成は、上記実施の形態１の半導体装置と基本的には同じであるので、ここでは繰り返しの説明は省略する。
【０２２０】
次に、本実施の形態４の半導体装置の製造工程について説明する。図４０〜図４５は、本実施の形態４の半導体装置の製造工程中の要部断面図である。
【０２２１】
上記ステップＳ２を行って上記図１１の構造を得るまでは、本実施の形態４も、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略し、上記ステップＳ２に続く工程について説明する。
【０２２２】
上記実施の形態と同様にしてステップＳ２の工程までを行って上記図１１の構造を得た後、本実施の形態４では、ステップＳ３で、上記図１５に相当する図４０に示されるように、絶縁層ＺＳに溝ＴＲ１ａおよび溝ＴＲ３を形成する。溝ＴＲ１ａと溝ＴＲ３とは、いずれも、絶縁層ＺＳを貫通して、半導体基板ＳＢに到達し、各溝ＴＲ１ａ，ＴＲ３の底部で半導体基板ＳＢが露出される。
【０２２３】
上記実施の形態１では、ステップＳ３では溝ＴＲ１ａを形成したが、本実施の形態４では、ステップＳ３において、溝ＴＲ１ａだけでなく溝ＴＲ３も形成する点が、上記実施の形態１と相違している。溝ＴＲ１ａの形成法については、本実施の形態４も上記実施の形態１と同様であり、溝ＴＲ３は、溝ＴＲ１ａと同工程で同様の手法で形成される。このため、本実施の形態４の場合は、上記図１２〜１４に示されるフォトレジストパターンＲＰ１が、溝ＴＲ１ａ形成用の開口部ＲＰ１ａだけでなく、溝ＴＲ３形成用の開口部も有することになる。
【０２２４】
溝ＴＲ３は、溝ＴＲ１ａから離間して形成される。図４０の場合は、各溝ＴＲ１ａ，ＴＲ３はＹ方向（図４０の紙面に垂直な方向）に延在しており、Ｘ方向に隣り合う溝ＴＲ１ａの間に、溝ＴＲ３が配置され、溝ＴＲ１ａと溝ＴＲ３とはＸ方向に離間している。
【０２２５】
溝ＴＲ３の形状は、溝ＴＲ１ａと同様であるため、ここではその繰り返しの説明は省略する。また、溝ＴＲ３の寸法（Ｘ方向の寸法、Ｙ方向の寸法）は、溝ＴＲ１ａと同じであっても、あるいは、溝ＴＲ１ａと異なっていてもよい。
【０２２６】
それから、ステップＳ４で、上記図１６に相当する図４１に示されるように、半導体層ＥＰおよび半導体層ＥＰ２をエピタキシャル成長により形成する。半導体層ＥＰは、溝ＴＲ１ａから露出する半導体基板ＳＢ上に、溝ＴＲ１ａ内を埋めるように形成され、半導体層ＥＰ２は、溝ＴＲ３から露出する半導体基板ＳＢ上に、溝ＴＲ３内を埋めるように形成される。
【０２２７】
上記実施の形態１では、ステップＳ４では溝ＴＲ１ａ内に半導体層ＥＰを形成したが、本実施の形態４では、ステップＳ４において、溝ＴＲ１ａ内に半導体層ＥＰを形成するだけでなく、溝ＴＲ３内に半導体層ＥＰも形成する点が、上記実施の形態１と相違している。半導体層ＥＰの形成法については、本実施の形態４も上記実施の形態１と同様であり、半導体層ＥＰ２は、半導体層ＥＰと同工程で同様の手法で形成される。半導体層ＥＰ２は、半導体層ＥＰと同種の半導体材料からなる。ここでは、半導体層ＥＰと半導体層ＥＰ２とは、いずれも単結晶シリコンからなる。また、半導体層ＥＰと半導体層ＥＰ２とは、いずれも、ｎ型の不純物が導入されたｎ型の半導体層である。
【０２２８】
それから、上記実施の形態１と同様にステップＳ５（溝ＴＲ２ａ形成工程）およびステップＳ６（溝ＴＲ２ａ拡張工程）を行うことにより、上記図１９に相当する図４２に示されるように、溝ＴＲ２ａを形成する。ステップＳ５（溝ＴＲ２ａ形成工程）およびステップＳ６（溝ＴＲ２ａ拡張工程）については、本実施の形態４も上記実施の形態１と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０２２９】
溝ＴＲ２ａについては、本実施の形態４も上記実施の形態１と同様である。このため、本実施の形態４においても、上記実施の形態１と同様に、溝ＴＲ１ａの両側に溝ＴＲ２ａが形成され、溝ＴＲ２ａから半導体層ＥＰの側面が露出される。一方、溝ＴＲ３に埋め込まれた半導体層ＥＰ２に対しては、溝ＴＲ２ａに相当するものは形成されない。このため、ステップＳ５（溝ＴＲ２ａ形成工程）およびステップＳ６（溝ＴＲ２ａ拡張工程）を行っても、半導体層ＥＰ２の側面は露出されず、半導体層ＥＰ２の側面全体が絶縁層ＺＳで覆われた状態は維持されている。
【０２３０】
このように、本実施の形態４では、ステップＳ５（溝ＴＲ２ａ形成工程）およびステップＳ６（溝ＴＲ２ａ拡張工程）では、半導体層ＥＰ２に隣接して半導体層ＥＰ２の側面を露出させるような溝は形成されない。ステップＳ５およびステップＳ６によって形成された溝ＴＲ２ａは、半導体層ＥＰ２ではなく、半導体層ＥＰに隣接して、半導体層ＥＰの側面を露出させる。
【０２３１】
それから、上記実施の形態１と同様にステップＳ７（ゲート絶縁膜用の絶縁膜ＧＩａ形成工程）およびステップＳ８（ゲート電極ＧＥ形成工程）を行うことにより、上記図２１に相当する図４３に示されるように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。ステップＳ７（絶縁膜ＧＩａ形成工程）およびステップＳ８（ゲート電極ＧＥ形成工程）については、本実施の形態４も上記実施の形態１と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０２３２】
本実施の形態４においては、半導体層ＥＰ２の側面は、絶縁層ＺＳで覆われているので、半導体層ＥＰ２の側面には、ゲート絶縁膜ＧＩに相当するものは形成されず、また、半導体層ＥＰ２に隣接する位置には溝ＴＲ２ａに相当するものは形成されていなかったため、半導体層ＥＰ２に隣接するゲート電極ＧＥは形成されない。
【０２３３】
それから、ステップＳ９で、上記図２２に相当する図４４に示されるように、半導体層ＥＰの上部（上層部）にｐ型半導体領域ＰＲを形成し、ステップＳ１０で、半導体層ＥＰの上部（上層部）にｎ＋型半導体領域ＮＲを形成する。ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲについては、本実施の形態４も上記実施の形態１と同様であるため、ここではその繰り返しの説明は省略する。
【０２３４】
本実施の形態４では、ステップＳ９で半導体層ＥＰの上部（上層部）にｐ型半導体領域ＰＲを形成する際に、半導体層ＥＰ２の上部（上層部）にｐ型半導体領域ＰＲ２を形成する。すなわち、同じイオン注入工程（ｐ型不純物のイオン注入工程）により、半導体層ＥＰの上部（上層部）にｐ型半導体領域ＰＲを形成し、かつ、半導体層ＥＰ２の上部（上層部）にｐ型半導体領域ＰＲ２を形成する。
【０２３５】
しかしながら、ステップＳ１０では、半導体層ＥＰの上部（上層部）にｎ＋型半導体領域ＮＲを形成するが、半導体層ＥＰ２には、ｎ＋型半導体領域ＮＲに相当するｎ型半導体領域は形成しない。すなわち、ステップＳ１０では、半導体層ＥＰを露出しかつ半導体層ＥＰ２を覆うようなマスク層を形成した状態で、ｎ型不純物をイオン注入することにより、半導体層ＥＰの上部（上層部）にｎ型不純物を注入（イオン注入）してｎ＋型半導体領域ＮＲを形成し、半導体層ＥＰ２にはｎ型不純物が注入（イオン注入）されないようにする。
【０２３６】
ステップＳ９，Ｓ１０を行うと、半導体層ＥＰは、ｎ型半導体領域ＥＰ１とｎ型半導体領域ＥＰ１上のｐ型半導体領域ＰＲとｐ型半導体領域ＰＲ上のｎ＋型半導体領域ＮＲとにより構成された状態になり、一方、半導体層ＥＰ２は、ｎ型半導体領域ＥＰ３とｎ型半導体領域ＥＰ３上のｐ型半導体領域ＰＲ２とにより構成された状態になる。
【０２３７】
それから、上記図２５に相当する図４５に示されるように、上記実施の形態１と同様に、ステップＳ１１で活性化アニールを行い、ステップＳ１２で層間絶縁膜として絶縁層ＩＬを形成する。
【０２３８】
それから、ステップＳ１３で上記実施の形態１と同様のコンタクトホールＣＴ１を形成するが、本実施の形態４では、ステップＳ１３においては、コンタクトホールＣＴ１だけでなく、コンタクトホールＣＴ３も形成する。
【０２３９】
コンタクトホールＣＴ３は、平面視で半導体層ＥＰ２に内包されるように形成され、絶縁層ＩＬを貫通して、コンタクトホールＣＴ３の底部がｐ型半導体領域ＰＲ２に達している。このため、コンタクトホールＣＴ３は、半導体層ＥＰ２上に形成され、コンタクトホールＣＴ３の底面では、ｐ型半導体領域ＰＲ２が露出される。コンタクトホールＣＴ３は、コンタクトホールＣＴ１と同工程で同様の手法により形成される。このため、コンタクトホールＣＴ３の深さ位置は、コンタクトホールＣＴ１の深さ位置とほぼ同じであり、コンタクトホールＣＴ３が、絶縁層ＩＬを貫通するとともに、更に半導体層ＥＰ２の一部（ｐ型半導体領域ＰＲ２の厚みの一部）を掘り込んでいてもよい。但し、コンタクトホールＣＴ３は、ｐ型半導体領域ＰＲ２を貫通せず、ｎ型半導体領域ＥＰ３には達していない。
【０２４０】
それから、上記実施の形態１と同様に、ステップＳ１４で上記コンタクトホールＣＴ２を形成する。上記コンタクトホールＣＴ２を、コンタクトホールＣＴ１，ＣＴ３と同工程で形成する場合もあり得る。
【０２４１】
それから、ステップＳ１５で絶縁層ＩＬ上に配線Ｍ１を形成する。エミッタ用の配線Ｍ１Ｅの一部がコンタクトホールＣＴ３内を埋め込む点以外は、本実施の形態４の配線Ｍ１（エミッタ用の配線Ｍ１Ｅおよびゲート用の配線Ｍ１Ｇ）の構成および製造法は、上記実施の形態１と基本的には同じである。コンタクトホールＣＴ１内には、エミッタ用の配線Ｍ１Ｅの一部が埋め込まれて、エミッタ用ビア部ＶＥが形成され、コンタクトホールＣＴ３内には、エミッタ用の配線Ｍ１Ｅの他の一部が埋め込まれて、キャリア排出用ビア部ＶＣが形成される。コンタクトホールＣＴ３内に埋め込まれたエミッタ用ビア部ＶＥと、コンタクトホールＣＴ３内に埋め込まれたキャリア排出用ビア部ＶＣとは、導体で繋がっており、具体的には、エミッタ用の配線Ｍ１Ｅを通じて繋がっており、互いに電気的に接続されている。
【０２４２】
エミッタ用ビア部ＶＥは、コンタクトホールＣＴ１の底部付近で、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに接して、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両者と電気的に接続される。キャリア排出用ビア部ＶＣは、コンタクトホールＣＴ３の底部でｐ型半導体領域ＰＲ２に接して、ｐ型半導体領域ＰＲ２と電気的に接続される。ゲート用ビア部ＶＧは、コンタクトホールＣＴ２の底部でゲート電極ＧＥに接してゲート電極ＧＥと電気的に接続される。
【０２４３】
以降の工程は、本実施の形態４も上記実施の形態１と同様である。すなわち、ステップＳ１６〜Ｓ２０で、上記絶縁膜ＰＡを形成してから上記絶縁膜ＰＡに上記開口部ＯＰを形成し、半導体基板ＳＢの裏面を必要に応じて研削または研磨してから、ｐ型半導体領域ＣＬおよびｎ型半導体領域ＦＳを形成し、半導体基板ＳＢの裏面全体に上記裏面電極ＢＥを形成するが、ここではその繰り返しの説明は省略する。
【０２４４】
本実施の形態４では、キャリア排出用セルＣＣを設けていることにより、上記実施の形態１で得られる効果に加えて、更に次のような効果も得ることができる。
【０２４５】
すなわち、上記実施の形態１の「ＩＧＢＴの構成および動作について」の欄で説明したように、ＩＧＢＴのオン状態では、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に正孔が蓄積される。ＩＧＢＴをオン状態からオフ状態に切り替えるには、ゲート電極ＧＥの電圧をしきい値以下の電圧にする。しかしながら、ゲート電極ＧＥの電圧をしきい値以下の電圧にしても、ＩＧＢＴが直ぐにターンオフするのではなく、ｎ型ベース領域に蓄積された正孔がＩＧＢＴの外部に流出する時間だけ、ターンオフが遅れる。このため、オフ動作（ゲート電極ＧＥの電圧をしきい値以下の電圧にする動作）を行った時に、ＩＧＢＴを速やかにターンオフして電流が速やかに流れなくなるようにするためには、オフ動作時に、ｎ型ベース領域に蓄積されている正孔がＩＧＢＴの外部に速やかに排出されるようにすることが望ましい。
【０２４６】
本実施の形態４では、キャリア排出用セルＣＣを設けていることにより、オフ動作を行ったときに、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に蓄積されている正孔を、キャリア排出用セルＣＣからも、エミッタ用の配線Ｍ１Ｅ側に排出することができる。すなわち、キャリア排出用セルＣＣを設けた場合は、キャリア排出用セルＣＣも正孔の排出経路になり、ｎ型ベース領域（ｎ型半導体領域ＦＳ、ｎ型基板領域ＮＳＢおよびｎ型半導体領域ＥＰ１）に蓄積されている正孔を、半導体層ＥＰ２のｎ型半導体領域ＥＰ３とｐ型半導体領域ＰＲ２とを経由してキャリア排出用ビア部ＶＣ側に排出することができる。
【０２４７】
本実施の形態４では、キャリア排出用セルＣＣを設けた分、オフ動作時に、ｎ型ベース領域に蓄積されている正孔をＩＧＢＴの外部に排出する経路が増加することになり、オフ動作を行った時に、ｎ型ベース領域に蓄積されている正孔をＩＧＢＴの外部に排出しやすくなる。このため、オフ動作を行ってからＩＧＢＴがターンオフして電流が流れなくなるまでの時間（ターンオフ損失）を、より短く（小さく）することができる。ＩＧＢＴのターンオフ損失を小さくすることは、ＩＧＢＴのスイッチング速度を向上させることにつながる。従って、半導体装置の性能を向上させることができる。
【０２４８】
一方、キャリア排出用セルＣＣを設けた場合は、オン時に、ｎ型ベース領域に蓄積されている正孔の一部がキャリア排出用セルＣＣから排出されてしまう可能性がある。オン時に、ｎ型ベース領域に蓄積されている正孔がキャリア排出用セルＣＣから排出されてしまうと、ＩＧＢＴのオン電圧が高くなりやすい。
【０２４９】
このため、キャリア排出用セルＣＣを設けていない上記実施の形態１は、ＩＧＢＴのオン電圧を低減する観点で、より有利であり、一方、キャリア排出用セルＣＣを設けた本実施の形態４は、ターンオフ損失を小さくする（従ってスイッチング速度を向上させる）観点で、より有利である。
【０２５０】
従って、ＩＧＢＴのオン電圧を重視するか、スイッチング速度を重視するかで、キャリア排出用セルＣＣを設けるか設けないかを選択することができ、また、キャリア排出用セルＣＣを設ける場合も、キャリア排出用セルＣＣの数などを選択することができる。例えば、上記図３８および図３９の場合は、Ｘ方向に隣り合う単位トランジスタＱ１の間にキャリア排出用セルＣＣを配置しているが、他の形態として、Ｘ方向に隣り合う単位トランジスタＱ１の間にキャリア排出用セルＣＣが配置されている箇所と、Ｘ方向に隣り合う単位トランジスタＱ１の間にキャリア排出用セルＣＣが配置されていない箇所とを、混在させることもできる。
【０２５１】
また、本実施の形態４において、上記実施の形態２，３の一方または両方を適用することもできる。
【０２５２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５３】
ＢＥ  裏面電極
ＢＥ１００  裏面コレクタ電極
Ｃ  コレクタ電極
ＣＣ  キャリア排出用セル
ＣＬ  ｐ型半導体領域
ＣＬ１００  ｐ型コレクタ層
ＣＰ  半導体装置
ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ１００  コンタクトホール
Ｗ１，Ｗ２  幅
Ｅ  エミッタ電極
ＥＰ，ＥＰ２，ＥＰ１００  半導体層
ＥＰ１，ＥＰ３  ｎ型半導体領域
ＦＳ  ｎ型半導体領域
Ｇ  電極
ＧＥ，ＧＥ１００  ゲート電極
ＧＩ，ＧＩ１００  ゲート絶縁膜
ＧＩａ  絶縁膜
ＩＬ，ＩＬ１００  絶縁層
Ｍ１  配線
Ｍ１Ｅ，Ｍ１Ｅ１００  エミッタ用の配線
Ｍ１Ｇ  ゲート用の配線
ＮＲ  ｎ＋型半導体領域
ＮＲ１００  ｎ型エミッタ層
ＮＳＢ  ｎ型基板領域
ＯＰ  開口部
ＯＰＥ  エミッタ用開口部
ＯＰＧ  ゲート用開口部
ＯＸ  酸化膜
ＰＡ  絶縁膜
ＰＤＥ  エミッタ用パッド
ＰＤＧ  ゲート用パッド
ＰＲ，ＰＲ２  ｐ型半導体領域
ＰＲ１００  ｐ型ベース層
Ｑ１  単位トランジスタ
ＲＧ１  領域
ＲＰ１，ＲＰ２  フォトレジストパターン
ＲＰ１ａ  開口部
ＳＢ，ＳＢ１００  半導体基板
ＴＲ，ＴＲ１ａ，ＴＲ２ａ，ＴＲ１０１，ＴＲ１０２  溝
ＴＲ１，ＴＲ２  溝部
ＴＲ１ａ，ＴＲ２ａ，ＴＲ３  溝
ＵＣＬ  単位構造
ＶＣ  キャリア排出用ビア部
ＶＥ，ＶＥ１００  エミッタ用ビア部
ＶＧ  ゲート用ビア部
Ｗ３，Ｗ４，Ｗ５ａ，Ｗ５ｂ，Ｗ６，Ｗ７，Ｗ８，Ｗ９，Ｗ１１，Ｗ１２  幅
ＺＳ，ＺＳ１００  絶縁層
【図１】
0006385755.tif 000002
【図２】
0006385755.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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