(57)【特許請求の範囲】
【請求項１】
各々が焦点検出用の信号を出力する複数の焦点検出画素が配された測距行と、
各行に、各々が画像を生成するための信号を出力する複数の撮像画素が配された複数の撮像行と、
各々が、前記焦点検出画素と前記撮像画素の信号が出力される複数の信号処理部とを備え、
前記複数の焦点検出画素および前記複数の撮像画素を含む複数の画素が複数の列に配列され、前記複数の信号処理部のそれぞれが前記複数の列の１つに対応して配されている撮像装置の駆動方法であって、
前記複数の撮像行から前記複数の信号処理部に信号を読み出す第１の動作と、
前記第１の動作の後、あるいは前に、前記測距行から前記複数の信号処理部に信号を読み出す第２の動作とを行い、
前記複数の信号処理部を前記第１および第２の動作の一方において動作状態とし、
前記複数の信号処理部の一部の信号処理部を前記第１および第２の動作の他方において動作抑制状態とすることを特徴とする撮像装置の駆動方法。
【請求項２】
前記第１の動作において複数の列の前記複数の撮像画素の信号を加算し、
加算した信号を処理する前記信号処理部を動作状態とし、他の前記信号処理部を動作抑制状態とし、
前記第２の動作において前記他の信号処理部を動作状態とすることを特徴とする請求項１に記載の撮像装置の駆動方法。
【請求項３】
前記第２の動作において、測距領域に対応するブロックの画素に対応する前記信号処理部を動作状態とし、他の前記信号処理部を動作抑制状態とし、
前記第１の動作において、前記第２の動作で動作抑制状態であった前記信号処理部を動作状態とすることを特徴とする請求項１に記載の撮像装置の駆動方法。
【請求項４】
前記複数の焦点検出画素と前記複数の撮像画素の各々は、光に基づく電荷を生成する光電変換素子と、前記電荷に基づく信号を出力する増幅ＭＯＳトランジスタとを有し、
前記複数の信号処理部の各々は、前記増幅ＭＯＳトランジスタに電流を供給する電流回路を含み、
前記信号処理部の前記動作状態は、前記増幅ＭＯＳトランジスタが前記信号を出力可能なように前記電流回路が前記増幅ＭＯＳトランジスタに電流を供給する状態であって、
前記信号処理部の前記動作抑制状態は、前記電流回路が前記増幅ＭＯＳトランジスタに電流を供給する電流を前記動作状態に比して抑制した状態であることを特徴とする請求項１〜３のいずれか１項に記載の撮像装置の駆動方法。
【請求項５】
各々が焦点検出用の信号を出力する複数の焦点検出画素が配された測距行と、
各行に、各々が画像を生成するための信号を出力する複数の撮像画素が配された複数の撮像行と、
各々が、前記焦点検出画素と前記撮像画素の信号が出力される複数の信号処理部と、
制御部とを備え、
前記複数の焦点検出画素および前記複数の撮像画素を含む複数の画素が複数の列に配列され、前記複数の信号処理部のそれぞれが前記複数の列の１つに対応して配されており、
前記制御部は、
前記複数の撮像行に、前記複数の信号処理部に信号を読み出す第１の動作を行わせ、
前記第１の動作の後、あるいは前に、前記測距行に、前記複数の信号処理部に信号を読み出す第２の動作を行わせ、
前記複数の信号処理部を前記第１および第２の動作の一方において動作状態とし、
前記複数の信号処理部の一部の信号処理部を前記第１および第２の動作の他方において動作抑制状態とすることを特徴とする撮像装置。
【請求項６】
請求項５に記載の撮像装置と、
前記撮像装置が出力する信号を処理することで画像を生成する出力信号処理部と
を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像用と測距用の信号を出力可能な撮像装置、撮像システム、および撮像装置の駆動方法に関する。
【背景技術】
【０００２】
近年、撮像用と測距用の信号を出力可能な撮像装置が案出されており、例えば特許文献１には、撮像用の画素行と測距用の画素行とを備えた撮像装置が開示されている。この撮像装置は第１走査期間で撮像用の画素行のみを連続して駆動し、次に、第２走査期間で測距用の画素行のみを連続して駆動する画素信号の飛び越し走査を行っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−７４２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
先行文献１に記載の撮像装置は、撮像用の画素行および測距用の画素行を駆動する際における電力の制御を行うものではなく、消費電流を低減する試みはなされていない。
【課題を解決するための手段】
【０００５】
本発明の撮像装置の駆動方法は、各々が焦点検出用の信号を出力する複数の焦点検出画素が配された測距行と、各行に、各々が画像を生成するための信号を出力する複数の撮像画素が配された複数の撮像行と、各々が、前記焦点検出画素と前記撮像画素の信号が出力される複数の信号処理部とを備え、前記複数の焦点検出画素および前記複数の撮像画素を含む複数の画素が複数の列に配列され、前記複数の信号処理部のそれぞれが前記複数の列の１つに対応して配されている撮像装置の駆動方法であって、前記複数の撮像行から前記複数の信号処理部に信号を読み出す第１の動作と、前記第１の動作の後、あるいは前に、前記測距行から前記複数の信号処理部に信号を読み出す第２の動作とを行い、前記複数の信号処理部を前記第１および第２の動作の一方において動作状態とし、前記複数の信号処理部の一部の信号処理部を前記第１および第２の動作の他方において動作抑制状態とする。
【０００６】
さらに、本発明の撮像装置は、各々が焦点検出用の信号を出力する複数の焦点検出画素が配された測距行と、各行に、各々が画像を生成するための信号を出力する複数の撮像画素が配された複数の撮像行と、各々が、前記焦点検出画素と前記撮像画素の信号が出力される複数の信号処理部と、制御部とを備え、前記複数の焦点検出画素および前記複数の撮像画素を含む複数の画素が複数の列に配列され、前記複数の信号処理部のそれぞれが前記複数の列の１つに対応して配されており、前記制御部は、前記複数の撮像行に、前記複数の信号処理部に信号を読み出す第１の動作を行わせ、前記第１の動作の後、あるいは前に、前記測距行に、前記複数の信号処理部に信号を読み出す第２の動作を行わせ、前記複数の信号処理部を前記第１および第２の動作の一方において動作状態とし、前記複数の信号処理部の一部の信号処理部を前記第１および第２の動作の他方において動作抑制状態とする。
【発明の効果】
【０００７】
本発明によれば、撮像行および測距行の読み出しにおける信号処理部の消費電流を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る撮像装置のブロック図
【図２】本発明の第１実施形態に係る単位画素の回路図
【図３】本発明の第１実施形態に係る列回路選択部、電流源、列アンプ、ＡＤ変換部の回路図
【図４】本発明の第１実施形態に係る単位画素のタイミングチャート
【図５】本発明の第１実施形態に係る撮像行の加算読み出しの説明図
【図６】本発明の第２実施形態に係る測距行のブロック読み出しの説明図
【図７】本発明の第３実施形態に係る列回路選択の説明図
【図８】本発明の第３実施形態に係る読み出しのタイミングチャート
【図９】本発明の第４実施形態に係る撮像システムのブロック図
【発明を実施するための形態】
【０００９】
図面を参照しつつ本発明の実施形態を説明する。各実施形態の図面において、同様な機能を有する要素には同一の符号を付して、重複した説明は省略することもある。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態に係る撮像装置のブロック図である。第１実施形態の撮像装置は、画素領域１と、画素を走査する垂直走査回路２と、その周辺回路から構成される。周辺回路は画素信号の信号処理回路４Ａ、４Ｂと、撮像装置の全体の動作を制御するＴＧ（タイミングジェネレータ）３と、信号処理回路４Ａ、４Ｂを制御する列制御回路５Ａ、５Ｂと、信号処理回路４Ａ、４Ｂの各列回路の動作状態と動作抑制状態を選択する列回路選択部６Ａ、６Ｂとを有する。
【００１１】
画素領域１には、複数の単位画素１０が行方向および列方向に沿って二次元マトリクス状に配置される。図１の画素領域１はｎ行ｍ列の単位画素１０を含むが、説明の簡略化のために限られた数の単位画素１０が示されている。なお、本明細書において、行方向とは図面における水平方向を示し、列方向とは図面において垂直方向を示すものとする。画素領域１には、焦点検出用の信号を出力する焦点検出画素が配された測距行と、画像を生成するための信号を出力する撮像画素が配された複数の撮像行とが設けられている。また、画素領域１の一部の単位画素１０はＯＢ（オプティカル・ブラック）画素として遮光されても良い。
【００１２】
垂直走査回路２はＴＧ３からの制御信号を受けて、画素領域１の読取走査を行う。すなわち、水平方向の複数の単位画素１０からなる画素行には垂直走査回路２から水平駆動信号Ｖ１〜Ｖｎが供給され、光電変換された信号が単位画素１０から読み出される。水平駆動信号Ｖ１〜Ｖｎのそれぞれは、後述するように複数の駆動信号φｒｅｓ、φｔｘ、φｓｅｌを含む。列方向の複数の単位画素１０の出力は垂直信号線Ｌ１〜Ｌｍのそれぞれに共通して接続されており、垂直信号線Ｌ１〜Ｌｍは奇数列の垂直信号線Ｌ１、Ｌ３、・・・、Ｌｍ−１と偶数例の垂直信号線Ｌ２、Ｌ４、・・・、Ｌｍとからなる。奇数列の垂直信号線Ｌ１、Ｌ３、・・・、Ｌｍ−１は画素領域１の図面下方向の信号処理回路４Ａに入力され、偶数列の垂直信号線Ｌ２、Ｌ４、〜、Ｌｍは画素領域１の図面上方向の信号処理回路４Ｂに入力されている。なお、本明細書では、Ｖ１〜Ｖｎは行を表記することもあり、Ｌ１〜Ｌｍは列を表記することもある。
【００１３】
ＴＧ３は制御部として機能し、基準クロックに基づく制御信号を垂直走査回路２、列制御回路５Ａ、５Ｂに出力し、垂直走査回路２、列制御回路５Ａ、５Ｂの動作を制御する。信号処理回路４Ａ、４Ｂは同様の構成および機能を備え、信号処理回路４Ａ、４Ｂを制御する列制御回路５Ａ、５Ｂも同様の構成および機能を備えている。また、列回路選択部６Ａ、６Ｂも同様の構成および機能を備える。本実施形態においては、奇数列、偶数列のための信号処理回路４Ａ、４Ｂ、列制御回路５Ａ、５Ｂ、列回路選択部６Ａ、６Ｂを設けることにより、画素領域１から信号を高速に読み出すことが可能となる。以後、奇数列の信号処理を行う信号処理回路４Ａ、列制御回路５Ａ、列回路選択部６Ａを中心に説明する。
【００１４】
信号処理回路４Ａは、電流源４１、列アンプ４０、ＡＤ変換部４２、水平走査回路４４、出力アンプ４５を備える。電流源４１、列アンプ４０、ＡＤ変換部４２、水平走査回路４４は列毎に設けられた列回路（信号処理部）から構成されている。すなわち、信号処理回路４Ａは複数の列回路から構成され、それぞれの列回路は電流源４１、列アンプ４０、ＡＤ変換部４２、水平走査回路４４のうちの１列分の回路を含む。なお、本明細書において、垂直信号線Ｌおよび単位画素１０の１列の回路を含めて列回路と称呼されることもある。
【００１５】
電流源４１は列信号線毎の電流源を含み、単位画素１０の増幅ＭＯＳトランジスタの負荷として機能する。列アンプ４０は列毎の増幅回路を備え、単位画素１０から垂直信号線Ｌ１〜Ｌｍ−１を介して出力された信号を増幅する。ＡＤ変換部４２は列アンプ４０からの信号とＲＡＭＰ回路５３からのランプ信号とを比較する比較回路、比較結果が反転するまでの計数値をデジタル信号として保持するメモリを備える。水平走査回路４４はシフトレジスタを含み、各列のデジタル信号を順次に出力アンプ４５に出力走査する。
【００１６】
列制御回路５Ａは、選択制御回路５１、バイアス回路５２、ＲＡＭＰ回路５３、カウンタ信号供給回路５４を備える。バイアス回路５２は、信号処理回路４Ａの各列の電流回路用のバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂを発生させる。列回路選択部６Ａは選択制御回路５１の制御信号φＳｅｌｅｃｔに従い、２つのバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂのいずれかを選択的に各列の電流回路に供給する。電流回路は印加されたバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂに応じて電流を変化させ、電流回路に接続された列回路の動作状態および動作抑制状態を制御する。ＲＡＭＰ回路５３は、時間とともに信号レベルが変化するランプ信号ＶＲａｍｐを生成し、このランプ信号ＶＲａｍｐをＡＤ変換部４２の比較回路に供給する。カウンタ信号供給回路５４はランプ信号ＶＲａｍｐに同期したカウンタ信号φＣｏを生成し、ＡＤ変換部４２に供給する。上述したように、ＡＤ変換部４２は比較回路による比較結果が反転するまでの時間を、カウンタ信号に基づきカウントし、カウント結果をデジタル信号としてメモリに保持する。
【００１７】
列回路選択部６Ａは、選択制御回路５１からの制御信号φＳｅｌｅｃｔに基づき、選択信号φＳｅｌ１〜φＳｅｌｍ−１を各列の電流回路に出力する。選択信号φＳｅｌ１〜φＳｅｌｍ−１が例えばローレベルである場合、電流回路は列回路に電流を供給し、列回路を動作状態とする。一方、選択信号φＳｅｌ１〜φＳｅｌｍ−１がハイレベルである場合、電流回路は電流を動作状態よりも少なくする、若しくは遮断し、列回路を動作抑制状態とすることができる。これにより、列回路における消費電流を低減することが可能となる。
【００１８】
図２は、図１に記載された単位画素１０の回路図を示している。単位画素１０は光電変換素子ＰＤ、転送ＭＯＳトランジスタＭ１、リセットＭＯＳトランジスタＭ２、増幅ＭＯＳトランジスタＭ３、選択ＭＯＳトランジスタＭ４、浮遊部（フローティング・ディフュージョン）ＦＤを備える。光電変換素子ＰＤは、例えばフォトダイオードから構成され、照射された光を電子（電荷）に変換する。転送ＭＯＳトランジスタＭ１のゲートには駆動信号φｔｘが印加され、駆動信号φｔｘがハイレベルになると、転送ＭＯＳトランジスタＭ１は光電変換素子ＰＤに発生した電子を浮遊部ＦＤに転送する。リセットＭＯＳトランジスタＭ２のゲートには駆動信号φｒｅｓが印加され、駆動信号φｒｅｓがハイレベルとなると、リセットＭＯＳトランジスタＭ２は浮遊部ＦＤの電位を所定の電圧（電源電圧）にリセットする。転送ＭＯＳトランジスタＭ１とリセットＭＯＳトランジスタＭ２を同時にオンさせることにより、光電変換素子ＰＤの電子がリセットされる。増幅ＭＯＳトランジスタＭ３は、浮遊部ＦＤの電位に応じてソースの電位が変わるソースフォロアとして動作する。選択ＭＯＳトランジスタＭ４のゲートには駆動信号φｓｅｌが印加され、駆動信号φｓｅｌがハイレベルとなると、選択ＭＯＳトランジスタＭ４は増幅ＭＯＳトランジスタＭ３のソースを垂直信号線Ｌに接続する。読み出すべき行の選択ＭＯＳトランジスタＭ４をオンさせることで、当該行の光電変換素子ＰＤの信号が垂直出力線Ｌに読み出される。ＭＯＳトランジスタＭ１〜Ｍ４はＮチャネルＭＯＳトランジスタに限定されることなく、ＰチャネルＭＯＳトランジスタであっても良い。また、複数の光電変換素子ＰＤが１つの増幅ＭＯＳトランジスタＭ３を共有しても良い。
【００１９】
図３は、第１実施形態の列回路選択部６Ａ、電流源４１、列アンプ４０、ＡＤ変換部４２の回路図である。列回路選択部６Ａ、電流源４１、列アンプ４０、ＡＤ変換部４２は奇数列の垂直信号線Ｌ１、Ｌ３、・・・、Ｌｍ−１のそれぞれに対応する列回路を備えている。図３には、垂直信号線Ｌ１、Ｌ３、Ｌ５のための列回路が示されているが、他の列回路も同様に構成されている。以下、垂直信号線Ｌ３のための列回路の構成を中心に説明し、他の列回路の説明を適宜省略する。
【００２０】
電流源４１は電流回路４１１を備え、電流回路４１１は垂直信号線Ｌ３に電気的に接続されている。電流回路４１１は単位画素１０の増幅ＭＯＳトランジスタＭ３の負荷回路として機能する。列アンプ４０はアンプ４０１、電流回路４０２、スイッチＳＷ１〜ＳＷ４、入力容量Ｃｏ、帰還容量Ｃｆ、付加容量Ｃａｄｄを備える。アンプ４０１は差動増幅回路を構成しており、反転入力端子は入力容量Ｃｏを介して垂直信号線Ｌ３に電気的に接続されている。また、アンプ４０１の反転入力端子と出力端子との間には帰還容量Ｃｆ、スイッチＳＷ１が並列に電気的に接続され、非反転入力端子には基準電圧ＶＲｅｆが印加されている。スイッチＳＷ１はＭＯＳトランジスタから構成され、スイッチＳＷ１のゲートには制御信号φＣが印加される。スイッチＳＷ１がオンの場合には、帰還容量Ｃｆはリセットされ、入力容量Ｃｏが基準電圧ＶＲｅｆにクランプされる。スイッチＳＷ１がオフの場合には、アンプ４０１は（−Ｃｆ／Ｃｏ）の増幅率にて信号を増幅する。
【００２１】
垂直信号線Ｌ３のアンプ４０１の非反転入力端子と垂直信号線Ｌ１、Ｌ５との間には付加容量Ｃａｄｄ、スイッチＳＷ２が接続され、スイッチＳＷ２のゲートには加算読み出しのための制御信号φａｄが印加されている。また、スイッチＳＷ３には反転回路４０３によって反転された制御信号φａｄが印加されている。制御信号φａｄがハイレベルになると、スイッチＳＷ２がオン、スイッチＳＷ３がオフになり、垂直信号線Ｌ１、Ｌ５の信号が垂直信号線Ｌ３の信号に加算される。一方、制御信号φａｄがローレベルになると、スイッチＳＷ２がオフ、スイッチＳＷ３がオンになり、垂直信号線Ｌ１、Ｌ５は垂直信号線Ｌ３の入力容量Ｃｏとは非接続になる。垂直信号線Ｌ１、Ｌ３、Ｌ５の加算は行われず、垂直信号線Ｌ３の信号がアンプ４０１によって増幅される。アンプ４０１には動作用の電流が電流回路４０２から供給される。
【００２２】
ＡＤ変換部４２は比較器４２１、デジタルメモリ４２２、電流回路４２３を備える。比較器４２１の第１の入力端子にはアンプ４０１からの信号が入力され、比較器４２１の第２の入力端子にはランプ信号ＶＲａｍｐが入力される。比較器４２１はアンプ４０１からの信号と、ランプ信号ＶＲａｍｐとを比較する。比較結果が反転するまでの時間がカウンタ信号φＣｏに基づきカウントされ、カウント値がデジタルメモリ４２２に保持される。これにより、列アンプ４０からの信号がＡＤ変換される。比較器４２１には動作用の電流が電流回路４２３から供給される。
【００２３】
本実施形態においては、上述の電流回路４０２、４２３は印加されたバイアス電圧に応じて電流を変更可能に構成されている。電流回路４０２の制御部はスイッチＳＷ４の出力端子に接続されており、スイッチＳＷ４の２つの入力端子にはバイアス回路５２から供給されるバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂが印加されている。スイッチＳＷ４はＭＯＳトランジスタから構成され、ゲートには列選択信号φＳｅｌ３が印加される。列選択信号φＳｅｌ３に応じてスイッチＳＷ４はバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂのいずれかを選択的に電流回路４０２、４２３に供給する。バイアス電圧ＶＢ＿Ａはバイアス電圧ＶＢ＿Ｂよりも高い。バイアス電圧ＶＢ＿Ａが電流回路４０２、４２３に印加されると、電流回路４０２、４２３は動作状態のための電流をアンプ４０１、比較器４２１にそれぞれ供給する。例えば、電流回路４０２、４２３はアンプ４０１と比較器４２１が正常動作を行うための電流Ｉａを流す。一方、バイアス電圧ＶＢ＿Ｂが電流回路４０２、４２３に印加されると、電流回路４０２、４２３は待機状態のための電流をアンプ４０１、比較器４２１にそれぞれ供給する。すなわち、スイッチＳＷ４がバイアス電圧ＶＢ＿Ｂに接続されると、電流回路４０２、４２３はアンプ４０１、比較器４２１の待機状態である小電流Ｉｂを流す。待機状態にすることで、スイッチＳＷ４をバイアス電圧ＶＢ＿Ａに切り替えた際に、回路が動作状態へ復帰するまでの時間を早くすることができる。なお、図示されていないが、増幅ＭＯＳトランジスタＭ３に電流を供給する電流回路４１１を動作状態、動作待機状態に切り替えても良い。すなわち、電流回路４１１にバイアス電圧ＶＢ＿Ａが供給されると、増幅ＭＯＳトランジスタＭ３が光電変換に基づく信号を出力可能なように、電流回路４１１は増幅ＭＯＳトランジスタＭ３に電流を供給する。電流回路４１１にバイアス電圧ＶＢ＿Ｂが供給されると、増幅ＭＯＳトランジスタＭ３が動作状態に比して抑制された状態（動作抑制状態）となるように、電流回路４１１は増幅ＭＯＳトランジスタＭ３への電流を制限することができる。また、バイアス電圧ＶＢ＿Ｂをゼロ電圧（ＧＮＤ）として、電流回路４０２、４１１、４２３の電流を遮断し、列回路を完全にオフ状態に制御しても良い。さらに、列回路を動作状態、待機状態、遮断状態の３つの状態に制御しても良い。以上のように、電流回路４０２、４１１、４２３を動作状態から待機あるいはオフの状態に切り替えることで、列回路の消費電力を削減できる。以降、列回路の動作待機状態あるいはオフの状態を動作抑制状態と呼称する。
【００２４】
以上述べたように、本実施形態の信号処理回路４Ａ、４Ｂは各列回路の動作状態を動作状態または動作抑制状態に制御できる電流回路を備えている。このため、消費電力の制御が可能となる。また、撮像装置の仕様に応じて適宜、消費電流を制御することができる。
【００２５】
図４は単位画素のタイミングチャートであって、一行分の単位画素の動作を表している。制御信号φｈは図示されていない撮像システムからＴＧ３に供給される水平同期用の信号である。ＴＧ３は制御信号φｈに同期して行毎の駆動信号φｒｅｓ、φｔｘ、φｓｅｌを生成し、単位画素１０に供給する。これにより、画素行毎に順次に垂直走査が行われる。
【００２６】
上述したように、駆動信号φｒｅｓはリセットＭＯＳトランジスタＭ２のゲートに印加され、駆動信号φｔｘは転送ＭＯＳトランジスタＭ１のゲートに印加される。また、駆動信号φｓｅｌは選択ＭＯＳトランジスタＭ４のゲートに印加される。制御信号φＣは列アンプ４０のスイッチＳＷ１（図３参照）のゲートに印加される。上記の制御信号φｈ以外の信号はＴＧ３で生成され、各回路に供給される。時刻ｔ０〜ｔ６はブランキング期間ＢＬＫを示し、時刻ｔ６以降は水平走査期間を示している。
【００２７】
時刻ｔ０において、制御信号φｈがＴＧ３に印加され、読み出すべき行が選択される。このとき、駆動信号φｒｅｓはハイレベルであり、リセットＭＯＳトランジスタＭ２がオンとなり、浮遊部ＦＤが電源電圧にリセットされる。時刻ｔ１において、駆動信号φｒｅｓがローレベルになり、選択された行のリセットＭＯＳトランジスタＭ２がオフとなり、浮遊部ＦＤがフローティング状態になる。この時、駆動信号φｓｅｌがハイレベルになり、選択行の選択ＭＯＳトランジスタＭ４がオンとなり、垂直出力線Ｌと増幅ＭＯＳトランジスタＭ３のソースが電気的に接続される。
【００２８】
時刻ｔ２において、制御信号φＣがハイレベルになり、列アンプ４０と帰還容量Ｃｆは増幅の初期状態にリセットされる。時刻ｔ３において、制御信号φＣがローレベルになり、帰還容量Ｃｆのリセットが解除される。時刻ｔ３からｔ４の期間に、浮遊部ＦＤの電位が信号Ｎとして後段のアンプ４０１の入力容量Ｃｏでクランプされる。時刻ｔ４において、駆動信号φｔｘがハイレベルになり、光電変換素子ＰＤにおいて光電変換により発生じた電子が浮遊部ＦＤに転送される。
【００２９】
時刻ｔ５において、パルスφｔｘがローレベルになり、転送ＭＯＳトランジスタＭ１がオフとなる。これにより、光電変換素子ＰＤから浮遊部ＦＤへの電子の転送が終了し、転送された電子量に応じたＳ信号の電位だけ浮遊部ＦＤの電位が低下する。時刻ｔ５からｔ６の期間に、浮遊部ＦＤの電位は（Ｎ＋Ｓ）信号として増幅ＭＯＳトランジスタＭ３から選択ＭＯＳトランジスタＭ４を介して垂直信号線Ｌに出力される。信号（Ｎ＋Ｓ）はアンプ４０１の入力部に導かれる。アンプ４０１において、上述の信号Ｎと信号（Ｎ＋Ｓ）の差分処理がなされ、リセット時のノイズ成分が除去された信号Ｓが出力される。アンプ４０１は（−Ｃｏ／Ｃｆ）で信号Ｓを増幅し、増幅されたＳ信号が比較器４２１に入力される。比較器４２１はランプ信号ＶＲａｍｐと信号Ｓとを比較し、比較結果が反転するまでの時間がカウンタ信号φＣｏに基づきカウントされ、カウント値がデジタルメモリ４２２に保持される。このようにして、光電変換された電子に基づく信号Ｓが増幅およびＡＤ変換される。なお、信号（Ｎ＋Ｓ）、信号Ｎを図示されていない差動増幅器により相関二重サンプリングし、信号Ｓを求めても良い。また、信号（Ｎ＋Ｓ）、信号ＮをＡＤ変換した後に、相関二重サンプリングによりＳ信号を得ても良い。時刻ｔ６以降の水平走査期間において、画素信号に対応したＡＤ変換部４２のデジタル信号が出力アンプ４５から外部へ出力される。
【００３０】
図５は本実施形態の撮像行の加算読み出しの説明図である。図５（Ａ）は画素領域１におけるカラーフィルタの配列を示しており、図５（Ｂ）は各画素行の駆動タイミングを示す。ここでは説明を容易にするために１２行６列の単位画素が図示されているが、単位画素の数は限定されるものではない。
【００３１】
図５（Ａ）において、カラーフィルタの各色Ｒ（赤）、Ｇ（緑）、Ｂ（青）は、ベイヤー配列に従いモザイク状に配置されている。本実施形態において、行Ｖ１、Ｖ２、Ｖ７、Ｖ８は画像を生成するための信号を出力する撮像行であり、行Ｖ３、Ｖ５、Ｖ６、Ｖ９、Ｖ１１、Ｖ１２は駆動されない間引き行である。また、行Ｖ４、Ｖ１０は焦点検出用の信号を出力する測距行である。
【００３２】
第１の動作としての撮像行の読み出しは以下のように行われる。撮像行の信号は、信号処理回路４Ａ、４Ｂへ導かれ、列アンプ４０の入力部で３列分の同色の信号が加算される。以下、行Ｖ１と行Ｖ２を例として、信号の加算読み出しの方法を説明する。奇数列Ｌ１、Ｌ３、Ｌ５からは、画素信号Ｇ１１、Ｇ１３、Ｇ１５が読み出され、信号処理回路４Ａにおいて加算される。このとき、信号処理回路４Ａにおいて、列Ｌ３のアンプ４０１、比較器４２１は動作状態となっているが、列Ｌ１、Ｌ５のアンプ４０１、比較器４２１は動作抑制状態となっている。すなわち、図３において、選択信号φＳｅｌ３はローレベルとなり、バイアス電圧ＶＢ＿Ａが電流回路４０２、４２３に印加される。電流回路４０２、４２３からは動作用の電流Ｉａがアンプ４０１、比較器４２１にそれぞれ供給され、列Ｌ３におけるアンプ４０１、比較器４２１は動作状態となる。一方、列Ｌ１、Ｌ５において、選択信号φＳｅｌ１、φＳｅｌ５はハイレベルとなり、バイアス電圧ＶＢ＿Ｂが電流回路４０２、４２３に印加される。電流回路４０２、４２３からは制限された電流Ｉｂが列Ｌ１、Ｌ５のアンプ４０１、比較器４２１にそれぞれ供給され、アンプ４０１、比較器４２１は動作抑制状態となる。この結果、画素加算時における消費電流を低減することができる。加算された信号は列Ｌ３のＡＤ変換部４２においてデジタル信号に変換され、水平走査回路４４によって順次出力される。
【００３３】
偶数列においては、３つの画素信号Ｒが列Ｌ２、Ｌ４、Ｌ６から読み出され、信号処理回路４Ｂにおいて加算される。このとき、信号処理回路４Ｂにおいて、列Ｌ４のアンプ４０１、比較器４２１は動作状態であり、列Ｌ２、Ｌ６のアンプ４０１、比較器４２１は動作抑制状態となっている。このように、それぞれの読み出し行において６列単位で信号が読み出され、各色の信号は奇数列、偶数列のそれぞれにおいて３列単位で加算される。同様の動作により行Ｖ２から画素信号Ｂと、画素信号Ｇが読み出される。すなわち、２つの画素行からモザイク配置に対応した色信号が得られる。
【００３４】
第２の動作としての測距行Ｖ４、Ｖ１０の読み出しにおいては、奇数列Ｌ１、Ｌ３、Ｌ５における信号は加算されずに、信号処理回路４Ａにおいて増幅およびＡＤ変換される。同様に偶数列Ｌ２、Ｌ４、Ｌ６における信号も加算されずに、信号処理回路４Ｂにおいて増幅およびＡＤ変換される。このとき、信号処理回路４Ａ、４Ｂにおいて、すべての列のアンプ４０１、比較器４２１は動作状態となっている。
【００３５】
図５（Ｂ）に撮像行の加算読み出しのタイミングチャートを示す。横軸はフレーム期間を表し、縦軸は走査する画素行を表している。１フレーム期間は、期間ＴＳ、期間ＴＡＦ、期間ＴＢＬＫからなる。期間ＴＳは撮像行から撮像用信号を読み出す期間（第１の動作）、期間ＴＡＦは測距用信号を読み出す期間（第２の動作）、期間ＴＢＬＫは垂直走査の準備などを行うブランキング期間である。図中、矢印で示された期間が１水平走査期間を表している。なお、期間ＴＳ、期間ＴＡＦの前後は図示されたものに限定されず、期間ＴＡＦの後に期間ＴＳを設けても良い。本実施例の１フレーム期間は、ＴＧ３が垂直走査回路２に垂直走査の開始を指示する制御信号（垂直同期信号）を出力してから、次に制御信号（垂直同期信号）を出力するまでの期間である。
【００３６】
時刻ｔ１〜ｔ２、すなわち、期間ＴＳにおいて、行Ｖ１、Ｖ２、Ｖ７、Ｖ８の順に撮像用の信号が読み出される。上述したように、撮像行においては、奇数列、偶数列のそれぞれにおいて３列単位で信号が加算される。すなわち、制御信号φａｄがハイレベルになることで、スイッチＳＷ２がオン、スイッチＳＷ３がオフになり、列Ｌ１、Ｌ５の信号が列Ｌ３の信号に加算される。また、列回路選択部６Ａは選択信号φＳｅｌ３をローレベルとし、選択信号φＳｅｌ１、φＳｅｌ５をハイレベルとすることで、列Ｌ３の電流回路４０２、４２３にバイアス電圧ＶＢ＿Ａが印加され、列Ｌ１、Ｌ５の電流回路４０２、４２３にバイアス電圧ＶＢ＿Ｂが印加される。これにより、列Ｌ３の列回路は動作状態となり、列Ｌ１、Ｌ５の列回路は動作抑制状態となる。列Ｌ３における加算後の信号は増幅およびＡＤ変換され、列Ｌ３のデジタルメモリ４２２に保持される。
【００３７】
時刻ｔ２〜ｔ３、すなわち、期間ＴＡＦにおいて、測距行Ｖ４、Ｖ１０から焦点検出用の信号が読み出される。このとき、制御信号φａｄはローレベルになることで、スイッチＳＷ２がオフ、スイッチＳＷ３がオンになり、列Ｌ１、Ｌ３、Ｌ５の信号は加算されることなく独立に増幅およびＡＤ変換される。また、選択信号φＳｅｌ１、φＳｅｌ３、φＳｅｌ５はいずれもローレベルとなり、列Ｌ１、Ｌ３、Ｌ５の電流回路４０２、４２３にバイアス電圧ＶＢ＿Ａが印加される。列Ｌ１、Ｌ３、Ｌ５の列回路は動作状態となり、測距行における列Ｌ１、Ｌ３、Ｌ５の信号が増幅およびＡＤ変換され、焦点検出用の信号が得られる。焦点検出用の信号は図示されていない演算部によって自動焦点（以下、「ＡＦ」と称する）の制御のために用いられる。時刻ｔ３〜ｔ４はＢＬＫ期間であり、ＢＬＫ期間が経過した後、時刻ｔ４から次のフレームの読み出しが行われる。
【００３８】
本実施形態において、撮像行と測距行との間には間引き行Ｖ３、Ｖ５、Ｖ６、Ｖ９、Ｖ１１、Ｖ１２が設けられている。このように、期間ＴＳ、期間ＴＡＦにおいて、間引き行を設けることにより、読み出し時間を短縮できる。また、複数の撮像行が読み出された後、複数の測距行が読み出される。すなわち、撮像行と測距行のそれぞれは纏めて読み出されるため、測距用と撮像用のそれぞれの画素信号をまとめて処理することができ、ＡＦ動作及び画像処理を高速化することができる。
【００３９】
また、信号処理回路４Ａ、４Ｂは、撮像行の読み出しにおいて３列分の信号の加算を行う際に、加算した信号を処理する１列の列回路を動作状態とし、残りの２列の列回路を動作抑制状態としている。このため、撮像行の加算読み出しにおいて、撮像装置の消費電力を低減することが可能となる。一方、測距行の読み出しにおいては、信号処理回路４Ａ、４Ｂは各列の列回路を正常動作させている。つまり、撮像行で動作抑制状態であった信号処理回路４Ａ、４Ｂの列回路は、測距行の読み出しにおいて動作状態となる。
【００４０】
本実施形態において、複数の撮像行の間に測距行が位置している場合、複数の撮像行が纏めて読み出され、その後あるいは、その前に、測距行の読み出しが行われる。これにより、列回路が動作状態または動作抑制状態に遷移する待機時間を減少させることができる。比較のため、複数の撮像行のうちの一の撮像行を読み出してから、次の撮像行の読み出しを行う前に、測距行の読み出しを行う場合を想定する。この場合、撮像行で動作抑制状態であった信号処理部４Ａ、４Ｂは、測距行の読み出しにおいて動作状態となり、その後、再び撮像行の読み出しにおいて動作抑制状態となる。このため、信号処理部４Ａ、４Ｂは、動作状態から動作抑制状態への遷移と、動作抑制状態から動作状態への遷移とを繰り返さなければならない。それぞれの遷移において、信号処理部４Ａ、４Ｂが安定した動作を行うまでの待機時間を設けなければならない。一方、本実施形態によれば、複数の撮像行を纏めて読み出し、その後、あるいはその前に、測距行を読み出すことにより、待機時間を短縮させることができる。
尚、測距行には、焦点検出画素に加えてさらに撮像画素が配されていても良い。この場合には、撮像画素の信号が入力された信号処理部は、撮像画素の信号の出力を行うようにしても良い。すなわち、測距行の信号の読み出しにおいては、少なくとも焦点検出画素の信号が、信号処理部から出力されれば良い。
【００４１】
（第２実施形態）
続いて、本発明の第２実施形態に係る撮像装置を説明する。本実施形態に係る撮像装置において、第１実施形態と同様の構成についてはその説明を省略し、相違する構成を中心に説明する。図６は第２実施形態の測距行のブロック読み出しの説明図である。すなわち、図６（Ａ）は画素領域１の測距行のブロック読み出し領域を示しており、図６（Ｂ）は各画素行の駆動タイミングを示している。ここでは、説明を容易にするために、行Ｖ１〜Ｖ１２、および奇数列の列回路選択部６Ａ、信号処理回路４Ａを中心に説明し、他の構成の説明を省略する。
【００４２】
図６（Ａ）において、行Ｖ１〜Ｖ６、Ｖ８、Ｖ１０〜Ｖ１２は撮像行であり、行Ｖ７、Ｖ９は測距行である。本実施形態においては、撮像行における水平加算は行われず、また、間引き行は設けられていない。これらは、撮像装置の仕様に応じて適宜、変更可能である。奇数列Ｌ１〜Ｌｍ−１は４つのブロックＢＬ１〜ＢＬ４に分けられている。ブロックＢＬ１〜ＢＬ４のそれぞれに含まれる列の数は均等に限定されず、ブロックＢＬ１〜ＢＬ４のそれぞれに含まれる列の数は異なっていても良い。さらに、ブロックの数も４に限定されない。また、偶数列Ｌ２〜Ｌｍは図示されていないが、奇数列と同様に複数のブロックに分けられている。
【００４３】
列回路選択部６Ａは、選択制御回路５１からの選択信号φＳｅｌｅｃｔに基づき、各列の選択信号φＳｅｌ１〜φＳｅｌｍ−１を信号処理回路４Ａに出力する。列回路選択部６Ａは、ブロック毎に選択信号φＳｅｌ１〜φＳｅｌｍ−１をハイレベルまたはローレベルにすることにより、信号処理回路４Ａの列回路をブロック毎に動作状態または動作抑制状態に制御することができる。本実施形態においては、測距行Ｖ７、Ｖ９のブロックＢＬ３が測距領域として読み出される。列回路選択部６Ａは測距行の読み出しにおいてブロックＢＬ３の選択信号φＳｅｌのみをローレベルとし、他のブロックＢＬ１、ＢＬ２、ＢＬ４の選択信号φＳｅｌをハイレベルとする。信号処理回路４ＡのブロックＢＬ３の列回路は動作状態となり、測距行Ｖ７、Ｖ９のブロックＢＬ３が測距領域として読み出される。信号処理回路４Ａにおいて他のブロックＢＬ１、ＢＬ２、ＢＬ４の列回路は動作抑制状態となり、消費電流を低減することが可能となる。なお、測距領域はブロックＢＬＫ３に限定されず、任意に設定可能である。
【００４４】
図６（Ｂ）において、時刻ｔ１〜ｔ２、すなわち、期間ＴＳに、行Ｖ１〜Ｖ６、Ｖ８、Ｖ１０〜Ｖ１２の順に撮像用の信号が読み出される（第１の動作）。本実施形態においては、撮像行の水平加算は行われず、各列の信号の増幅およびＡＤ変換が信号処理回路４Ａにおいてなされる。また、列回路選択部６Ａは選択信号φＳｅｌ１〜φＳｅｌｍ−１のすべてをローレベルに維持し、各列の電流回路４０２、４２３は列回路に動作電流を供給し、ブロックＢＬ１〜ＢＬ４の列回路はすべて動作状態となる。
【００４５】
時刻ｔ２〜ｔ３、すなわち、期間ＴＡＦにおいて、測距行Ｖ７、Ｖ９の測距領域から焦点検出用の信号が読み出される（第２の動作）。列回路選択部６ＡはブロックＢＬ３における選択信号φＳｅｌをローベルとし、他のブロックＢＬ１、ＢＬ２、ＢＬ４における選択信号φＳｅｌをハイレベルとする。ブロックＢＬ３における列回路は動作状態となり、他のブロックＢＬ１、ＢＬ２、ＢＬ４の列回路は動作抑制状態となる。測距行Ｖ７、Ｖ９の測距領域であるブロックＢＬ３の信号は増幅およびＡＤ変換され、焦点検出用の信号が得られる。時刻ｔ３〜ｔ４はＢＬＫ期間であり、ＢＬＫ期間が経過した後、時刻ｔ４から次のフレームの読み出しが行われる。
【００４６】
従って、本実施形態によれば、測距行の信号読み出しにおいて、ブロックＢＬ３の列回路のみを動作状態にし、他のブロックの列回路を動作抑制状態にすることができる。すなわち、列回路をブロック毎に動作状態または動作抑制状態に制御することにより、消費電力を低減できる。
【００４７】
（第３実施形態）
続いて、本発明の第３実施形態に係る撮像装置を説明する。本実施形態に係る撮像装置において、第１、第２実施形態と同様の構成についてはその説明を省略し、相違する構成を中心に説明する。図７は列回路選択部６Ａおよび制御信号の説明図である。本実施形態の列回路選択部６Ａは、第１実施形態の画素信号の加算読み出し、および第２実施形態の測距行のブロック読み出しを実行可能なものである。
【００４８】
図７（Ａ）において、列は４つのブロックＢＬ１〜ＢＬ４に分けられており、それぞれのブロックには列Ｌ１、Ｌ３、・・・、Ｌ１１が含まれる。列回路選択部６Ａには選択制御回路５１からの制御信号φＳｅｌｅｃｔが入力されている。制御信号φＳｅｌｅｃｔには、加算読み出しのための制御信号φＡｄｄ１〜φＡｄｄ４、測距行のブロック読み出しのための制御信号φＡＦ１〜φＡＦ４が含まれる。制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜φＡＦ４はブロックＢＬ１〜ＢＬ４に対応しており、信号処理回路４Ａにおける４つのブロックの列回路にそれぞれ供給される。列回路選択部６Ａからは、制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜φＡＦ４に基づき、選択信号φＳｅｌ、φＳｅｌ３、・・・、φＳｅｌ１１が出力される。選択信号φＳｅｌ１〜φＳｅｌ１１は各列回路のスイッチＳＷ４のゲートに接続されている。上述したように、スイッチＳＷ４はバイアス電圧ＶＢ＿Ａ、ＶＢ＿Ｂのいずれかを選択的に電流回路４０２、４２３に印加し、電流回路４０１、４２１は列回路を動作状態または動作抑制状態に遷移させる。
【００４９】
列回路選択部６ＡのブロックＢＬ１において、制御信号φＡｄｄ１は選択信号φＳｅｌ１、φＳｅｌ５、φＳｅｌ７、φＳｅｌ１１に電気的に接続され、制御信号φＡＦ１は選択信号φＳｅｌ３、φＳｅｌ９に電気的に接続されている。また、列回路選択部６ＡのブロックＢＬ２において、制御信号φＡｄｄ２は選択信号φＳｅｌ１、φＳｅｌ５、φＳｅｌ７、φＳｅｌ１１に電気的に接続され、制御信号φＡＦ２は選択信号φＳｅｌ３、φＳｅｌ９に電気的に接続されている。ブロックＢＬ３、ＢＬ４においても、同様に制御信号φＡｄｄ３、φＡｄｄ４、φＡＦ３、φＡＦ４と選択信号φＳｅｌとが電気的に接続されている。このように、制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜φＡＦ４と、選択信号φＳｅｌ１〜１１との配線を適宜変更することにより、撮像装置の仕様に応じた様々な読み出しモードを容易に実現することができる。
【００５０】
図７（Ｂ）に、図７（Ａ）の列回路選択部６Ａにおける制御信号を示す。第１の動作としての撮像行の加算読み出し時において、制御信号φＡｄｄ１〜φＡｄｄ４をハイレベルとすると、制御信号φＡｄｄ１〜φＡｄｄ４がハイレベルであることから、これらの制御信号に接続された選択信号φＳｅｌ１、φＳｅｌ５、φＳｅｌ７、φＳｅｌ１１も同様にハイレベルとなる。従って、ブロックＢＬ１〜ＢＬ４において、列Ｌ１、Ｌ５、Ｌ７、Ｌ１１の列回路が動作抑制状態になる。制御信号φＡＦ１〜φＡＦ４がローレベルであることから、これらの制御信号に接続された制御信号φＳｅｌ３、φＳｅｌ９もローレベルとなり、列Ｌ３、Ｌ９の列回路は動作状態となる。加算読み出しのための制御信号φａｄはハイレベルとなり、ＳＷ２がオン、ＳＷ３がオフとなる。ブロックＢＬ１〜ＢＬ４において、列Ｌ１、Ｌ５の信号が列Ｌ３に加算され、列Ｌ７、Ｌ１１の信号が列Ｌ９に加算される。
【００５１】
第２の動作としての測距行のブロック読み出し時には、読み出すべきブロックに応じて、制御信号φＡＦ１〜φＡＦ４と制御信号φＡｄｄ１〜φＡｄｄ４とが制御される。例えば、ブロックＢＬ３を読み出す際には、制御信号φＡｄｄ３、φＡＦ３をローレベルとし、他の制御信号φＡｄｄ１、φＡｄｄ２、φＡｄｄ４、φＡＦ１、φＡＦ２、φＡＦ４をハイレベルとする。制御信号φＡＦ３がローレベルであることから、ブロックＢＬ３の選択信号φＳｅｌ３、φＳｅｌ９もローレベルとなり、ブロックＢＬ３の列Ｌ３、Ｌ９の列回路は動作状態となる。また、ブロックＢＬ３の制御信号φＡｄｄ３がローレベルであることから、選択信号φＳｅｌ１、φＳｅｌ５、φＳｅｌ７、φＳｅｌ１１も同様にローレベルとなり、ブロックＢＬ３の列Ｌ１、Ｌ５、Ｌ７、Ｌ１１の列回路は動作状態となる。すなわち、ブロックＢＬ３における列Ｌ１、Ｌ３、Ｌ５、Ｌ７、Ｌ９、Ｌ１１の列回路はすべて動作状態となる。他のブロックＢＬ１、ＢＬ２、ＢＬ４においては、制御信号φＡＦ１、φＡＦ２、φＡＦ４、φＡｄｄ１、φＡｄｄ２、φＡｄｄ４がハイレベルであるため、選択信号φＳｅｌ１、φＳｅｌ３、φＳｅｌ５、φＳｅｌ７、φＳｅｌ９、φＳｅｌ１１はすべてハイレベルとなる。よって、ブロックＢＬ３を除くブロックＢＬ１、ＢＬ２、ＢＬ４の列回路は動作抑制状態となる。また、測距行のブロック読み出し時において、加算読み出しのための制御信号φａｄはローレベルであり、信号の加算は行われない。
【００５２】
本実施形態の測距行のブロック読み出しにおいては、読み出さないブロックの列回路は動作抑制状態に制御されるので消費電力を低減できる。測距行において、読み出されるブロックは、撮影シーンの測距位置に応じて設定され得る。撮像装置の仕様が、加算読み出しを行い、測距行のブロック読み出しを行わないものである場合、列回路選択部６Ａにおいて制御信号φＡｄｄ１〜φＡｄｄ４を共通の配線とすれば良い。選択制御回路５１からの制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜ＡＦ４と列回路選択部６Ａの配線を適宜変更することにより、任意の列回路を動作抑制状態にすることができる。
【００５３】
図８は、第３実施形態による読み出しのタイミングチャートである。なお、このタイミングチャートは第１、第２実施形態においても適用される。図８（Ａ）は撮像行の加算読み出しのタイミングチャートである。期間ＴＳは撮像行の加算読み出し期間であり、期間ＴＡＦは測距行の読み出し期間である。期間ＴＳにおいて、制御信号φａｄ、φＡｄｄ１〜φＡｄｄ４はハイレベル、制御信号φＡＦ１〜φＡＦ４はローレベルである。制御信号φａｄがハイレベルであることから、加算読み出しのためのＳＷ２がオン、ＳＷ３がオフとなり、列Ｌ１、Ｌ５の信号が列Ｌ３に加算され、列Ｌ７、Ｌ１１の信号が列Ｌ９に加算される。制御信号φＡＦ１〜φＡＦ４がローレベルであることから、ブロックＢＬ１〜ＢＬ４において、選択信号φＳｅｌ３、φＳｅｌ９がローレベルとなり、列Ｌ３、Ｌ９の列回路が動作状態となる。列Ｌ３、Ｌ９において、列回路は加算された信号を増幅およびＡＤ変換する。また、制御信号φＡｄｄ１〜φＡｄｄ４はハイレベルであることから、選択信号φＳｅｌ１、φＳｅｌ５、φＳｅｌ７、φＳｅｌ１１もハイレベルとなり、列Ｌ１、Ｌ５、Ｌ７、Ｌ１１の列回路は動作抑制状態となる。これにより、撮像行の加算読み出しにおける消費電流を低減することが可能となる。
【００５４】
測距行の読み出し期間ＴＡＦにおいては、制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜φＡＦ４がすべてローレベルになり、ブロックＢＬ１〜ＢＬ４における選択信号φＳｅｌ１、φＳｅｌ３、φＳｅｌ５、φＳｅｌ７、φＳｅｌ９、φＳｅｌ１１がローレベルとなる。よって、ブロックＢＬ１〜ＢＬ４において、すべての列Ｌ１、Ｌ３、Ｌ５、Ｌ７、Ｌ９、Ｌ１１の列回路は動作状態となる。また、加算読み出しのための制御信号φａｄがローレベルであることから、信号の加算も行われない。制御信号φａｄがローレベルであることから、ブロックＢＬ１〜ＢＬ４におけるすべての列回路は動作状態となる。
【００５５】
図８（Ｂ）は測距行のブロック読み出しのタイミングチャートである。期間ＴＳでは、制御信号φＡｄｄ１〜φＡｄｄ４、φＡＦ１〜φＡＦ４がすべてローレベルになり、ブロックＢＬ１〜ＢＬ４のすべての列回路は動作状態となる。また、加算読み出しのための制御信号φａｄもローレベルであるため、信号の加算は行われない。期間ＴＡＦでは、制御信号φＡｄｄ１、φＡｄｄ２、φＡｄｄ４、制御信号φＡＦ１、φＡＦ２、φＡＦ４がハイレベルとなり、制御信号φＡｄｄ３、φＡＦ３がローレベルとなる。制御信号φＡｄｄ３、φＡＦ３がローレベルとなると、ブロックＢＬ３における選択信号φＳｅｌがすべてローレベルとなる。よって、ブロックＢＬ３の列回路が動作状態となり、ブロックＢＬ１、ＢＬ２、ＢＬ４の列回路は動作抑制状態となる。これにより、測距行のブロック読み出しにおける消費電流を低減することが可能となる。
【００５６】
なお、撮像装置は、撮像行における加算読み出し、測距行におけるブロック読み出しを同一フレーム内において実行し、それぞれの読み出しにおいて列回路を動作状態または動作抑制状態に制御する動作を、さらに行っても良い。すなわち、図８（Ａ）の期間ＴＳにおける制御と、図８（Ｂ）の期間ＴＡＦにおける制御とを同一フレーム内において実行しても良い。
【００５７】
（第４実施形態）
上記の各実施例で述べた撮像装置は、種々の撮像システムに適用可能である。撮像システムの一例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどがあげられる。図９に、撮像システムの一例としてデジタルスチルカメラに、上述した実施形態のいずれかの撮像装置を適用した撮像システムの図を示す。
【００５８】
図９に例示した撮像システムは、撮像装置１５４、レンズ１５２の保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、及びレンズ１５２を通過する光量を可変にするための絞り１５３を有する。レンズ１５２及び絞り１５３は撮像装置１５４に光を集光する光学系である。撮像装置１５４は、上述した実施形態のいずれかの撮像装置である。また、図９に例示した撮像システムは、撮像装置１５４より出力される出力信号の処理を行う出力信号処理部１５５を有する。出力信号処理部１５５は、撮像装置１５４が出力する信号に基づいて画像を生成する。具体的には、出力信号処理部１５５は、その他、必要に応じて、各種の補正及び圧縮を行って、画像データを出力する。また、出力信号処理部１５５は、撮像装置１５４が出力する信号を用いて、焦点検出を行う。
【００５９】
図９に例示した撮像システムは、さらに、画像データを一時的に記憶するためのバッファメモリ部１５６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１５７を有する。さらに、撮像システムは、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１５９、記録媒体１５９に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１５８を有する。なお、記録媒体１５９は、撮像システムに内蔵されていてもよく、着脱可能であってもよい。
【００６０】
さらに、撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０、撮像装置１５４と出力信号処理部１５５に各種タイミング信号を出力するタイミング発生部１５１１を有する。ここで、タイミング信号などは、外部から入力されてもよく、撮像システムは少なくとも撮像装置１５４と、撮像装置１５４から出力された出力信号を処理する出力信号処理部１５５とを有すればよい。
【００６１】
以上のように、本実施形態の撮像システムは、撮像装置１５４を適用して撮像動作を行うことが可能である。
【００６２】
（他の実施形態）
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、偶数列または奇数列の画素を間引きながら読み出す場合には、奇数列の信号処理回路４Ａまたは偶数列の信号処理回路４Ｂの一方を動作状態とし、他方を動作抑制状態としても良い。
【００６３】
また、動作抑制状態に制御される列回路（信号処理部）はアンプ４０１、比較器４２１に限定されず、駆動のための電流を要する能動回路であればその種類を問わない。例えば、図３において、単位画素１０の増幅ＭＯＳトランジスタの負荷となる電流回路４１１に制御部を設け、単位画素１０の動作状態および動作抑制状態を制御しても良い。すなわち、測距行のブロック読み出し時において、読み出さないブロックの電流回路４１１をオフ動作とすることも可能である。
【符号の説明】
【００６４】
１  画素領域
２  垂直走査回路
３  ＴＧ
４Ａ、４Ｂ  信号処理回路
６Ａ、６Ｂ  列回路選択部
５１  選択制御回路
４０２、４２３  電流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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