(57)【特許請求の範囲】
【請求項１】
基板上の第１の領域内の複数の微細加工超音波トランスデューサセルと、前記基板上の第２の領域内の複数の相互接続部と、を含むデバイスを製造する方法であって、前記方法は、
前記基板上に誘電層スタックを形成するステップであって、前記誘電層スタックが、前記第１の領域内の前記微細加工超音波トランスデューサセルの各膜を画定する、ステップと、
前記第２の領域内の前記誘電層スタックを部分的にエッチング除去することによって前記第２の領域内の前記誘電層スタックの厚さを低減するステップと、
前記誘電層スタックの低減された厚さ部分に複数のトレンチをエッチングするステップであって、前記トレンチのそれぞれが前記第２の領域内の導電性コンタクトを露出させる、ステップと、
前記トレンチを導電性材料で少なくとも裏張りするステップと、
を含む、方法。
【請求項２】
前記第２の領域内の前記誘電層スタックの厚さを低減する前記ステップが、前記誘電層スタック上にレジスト層を堆積させるステップと、リソグラフィマスクを介して前記レジスト層を現像するステップと、前記第２の領域から前記レジストを除去するステップと、を含む、請求項１に記載の方法。
【請求項３】
前記第２の領域内の前記誘電層スタックの厚さを低減する前記ステップが、前記誘電層スタック上にハードマスクを堆積させるステップと、前記第２の領域を露出させるために前記ハードマスクをパターニングするステップと、を含む、請求項１に記載の方法。
【請求項４】
前記基板上に誘電層スタックを形成する前記ステップが、前記第２の領域内の前記誘電層スタック内にエッチストップ層を形成するステップを更に含み、
前記第２の領域内の前記誘電層スタックを部分的にエッチング除去する前記ステップが、前記エッチストップ層上で前記エッチングステップを終了するステップを含む、
請求項１乃至３の何れか一項に記載の方法。
【請求項５】
前記エッチストップ層を除去するステップを更に含む、請求項４に記載の方法。
【請求項６】
前記基板上の前記第１の領域内に複数の第１の電極を形成するステップと、
前記第１の電極それぞれの上に犠牲材料層部分を形成するステップと、
前記犠牲材料層部分上に前記誘電層スタックの第１の誘電層を形成するステップと、
前記犠牲材料層部分それぞれの上の前記第１の誘電層上に各第２の電極を形成するステップと、
得られた構造を前記誘電層スタックの少なくとも１つの更なる誘電層によって被覆するステップと、
前記第１の誘電層及び前記少なくとも１つの更なる誘電層に複数の開口を形成するステップであって、各開口が前記犠牲材料層部分の１つへのアクセスを提供する、ステップと、
前記開口を介して前記犠牲材料層部分を除去するステップと、
前記第１の誘電層上に前記誘電層スタックの少なくとも第２の更なる誘電層を形成するステップであって、前記第２の更なる誘電層が前記開口を封止する、ステップと、
を更に含む、請求項１乃至５の何れか一項に記載の方法。
【請求項７】
前記複数の第１の電極を形成する前記ステップが、前記基板上に第１の金属層を堆積させるステップと、前記第１の金属層をパターニングするステップと、を含み、前記パターニングするステップが、前記第２の領域内に前記導電性コンタクトを形成するステップを更に含む、請求項６に記載の方法。
【請求項８】
前記第２の電極を形成する前記ステップが、前記第１の誘電層上に第２の金属層を堆積させるステップと、前記第２の金属層をパターニングするステップと、を含み、前記パターニングするステップが、前記第２の領域内に前記導電性コンタクトを形成するステップを更に含む、請求項６に記載の方法。
【請求項９】
前記基板が平坦化スタック及び不動態化スタックの少なくとも１つを担持し、前記導電性コンタクトが前記平坦化スタック及び／又は前記不動態化スタックの下に配置される、請求項１乃至８の何れか一項に記載の方法。
【請求項１０】
基板上の第１の領域内の複数の微細加工超音波トランスデューサセルと、前記基板上の各導電性コンタクトへの接続を設けるための、前記基板上の第２の領域内の複数の相互接続部と、を含むデバイスであって、
前記第１の領域内の前記微細加工超音波トランスデューサセルの各膜を画定する、前記基板上の誘電層スタックを更に含み、
前記複数の相互接続部が前記第２の領域内の前記誘電層スタック内に延び、前記誘電層スタックが前記第２の領域において凹設される階段状の外形を前記誘電層スタックが有するように、前記誘電層スタックの一部が前記第２の領域から除去されていて、
前記第２の領域内の前記誘電層スタックの一部が除去された部分に、導電性材料で裏張りされたトレンチが形成されている、
デバイス。
【請求項１１】
前記誘電層スタックが前記第２の領域において少なくとも２ミクロン凹設されている、請求項１０に記載のデバイス。
【請求項１２】
前記膜がそれぞれ、少なくとも１００ミクロンの直径及び／又は少なくとも３ミクロンの厚さを有する、請求項１０又は１１に記載のデバイス。
【請求項１３】
前記第２の領域が前記デバイスの周辺領域である、請求項１０乃至１２の何れか一項に記載のデバイス。
【請求項１４】
各微細加工超音波トランスデューサセルが、空洞部によって第２の電極から分離される第１の電極を含み、前記第２の電極が前記誘電層スタックの第１の誘電層によって前記空洞部から分離されるように各第２の電極が前記膜に埋設されており、前記膜が、前記第２の電極上の前記誘電層スタックの少なくとも１つの更なる誘電層を更に含み、前記少なくとも１つの更なる誘電層が前記第１の誘電層よりも厚い、請求項１０乃至１３の何れか一項に記載のデバイス。
【請求項１５】
請求項１０乃至１４の何れか一項に記載のデバイスを含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＭＵＴ（capacitive micro-machined ultrasonic transducer：容量性微細加工超音波トランスデューサ）セルと、複数の相互接続部と、を含むＣＭＵＴデバイスを製造する方法に関する。
【０００２】
本発明は、更に、複数のＣＭＵＴセルと、複数の相互接続部と、を含むＣＭＵＴデバイスに関する。
【背景技術】
【０００３】
容量性微細加工超音波トランスデューサ（ＣＭＵＴ：capacitive micro-machined ultrasonic transducer）デバイスは画像装置などの様々な検出装置のセンサとして急速に人気が高まっている。これはＣＭＵＴデバイスが優れた帯域特性及び音響インピーダンス特性を提供できるからであり、ＣＭＵＴデバイスを例えば圧電トランスデューサよりも好ましいものにしている。
【０００４】
ＣＭＵＴ膜の振動は、（例えば、超音波を用いて）圧力を印加することによって引き起こされ得る、或いは、電気的に誘起され得る。多くの場合、特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuit）などの集積回路（ＩＣ：integrated circuit）によるＣＭＵＴデバイスへの電気接続により、デバイスの送信モード及び受信モードの双方が容易になる。受信モードでは、膜位置の変化により静電容量の変化が生じる。静電容量の変化は電子的に記録され得る。送信モードでは、電気信号を印加すると膜の振動が生じる。
【０００５】
ＣＭＵＴデバイスは、概して、印加されるバイアス電圧によって動作する。ＣＭＵＴは、いわゆる崩壊モード（collapsed mode）で動作され得る。このモードでは、印加されるバイアス電圧は崩壊電圧（collapse voltage）を超えて増加され、膜を制限し、膜の一部を基板に対し閉じ込める。ＣＭＵＴデバイスの動作周波数は、剛性などの膜の材料特性及び物性並びに空洞部の大きさにより特徴付けられる。バイアス電圧及びＣＭＵＴデバイスの用途も動作モードに影響を及ぼす。ＣＭＵＴデバイスは、多くの場合、超音波画像化用途及びＣＭＵＴデバイスが流体圧又は空気圧を検出するために用いられる他の用途の装置にて用いられる。圧力は膜の撓みを引き起こし、この撓みは静電容量の変化として電子的に検出される。次いで、圧力読取り値が得られ得る。
【０００６】
図１は、頂面図を概略的に示し、図２は、従来のＣＭＵＴデバイス１の図１の線Ａ−Ａ’に沿って切った断面を概略的に示す。ＣＭＵＴデバイスは、デバイス１のＣＭＵＴ領域１０内の複数のＣＭＵＴセル１００と、複数の相互接続部２００と、を含み、複数の相互接続部２００は、デバイス１の相互接続領域２０内にルーティング線２０５を含んでもよい。図２において、ＣＭＵＴ領域１０と相互接続領域２０との間の境界は垂直破線によって示される。相互接続部２００は、通常、ＣＭＵＴデバイス１内部にあるボンドパッドなどの導電性コンタクト２１０への相互接続を設ける。こうした導電性コンタクトは、外界への接続を設けても、ＣＭＵＴデバイス１の異なる要素間、例えば、異なるＣＭＵＴセル１００間、ＣＭＵＴセル１００と信号処理要素との間等の相互接続を容易にするために用いられてもよい。
【０００７】
各ＣＭＵＴセル１００は、通常、第２の電極１２０から、空洞部１３０によって分離された第１の電極１１０を含む。第２の電極１２０は、通常、１つ以上の電気絶縁又は誘電層で作製された膜１４０内に埋設されている。幾つかの設計では、第２の電極１２０は膜１４０内に埋設されている、即ち、空洞部１３０から、比較的薄い誘電層部分１４２と比較的厚い誘電層部分１４４との間に挟まれ、第２の電極１２０を含む膜１４０が第１の電極１１０の方へと変形する際の第１の電極１１０と第２の電極１２０との間の短絡を防止する。
【０００８】
従来のＣＭＵＴ設計は膜１４０の層厚さが１〜２ミクロンのオーダーであり、これはプラズマ化学気相堆積法（ＰＥＣＶＤ：plasma-enhanced chemical vapour deposition）などの一般的な加工技術により加工され得る。しかしながら、ＣＭＵＴセル１００が低周波で動作することが求められる場合、膜直径Ｄは１００ミクロンを超えることが必要な場合があり、膜１４０の厚さが３ミクロン超になる可能性がある。結果として、導電性コンタクト２１０、例えばボンドパッドの上にある相互接続領域２０内の誘電層スタック全体の厚さが６ミクロンを超える可能性がある。例えば、ＣＭＵＴセル１００が上にある基板３０が平坦化層及び／又は封入層を含み、導電性コンタクト２１０、例えば、ボンドパッドがこれら更なる層の下に、例えば、メタライゼーションスタックのトップメタライゼーション層内に形成される場合、この全体の厚さは更に増加する場合がある。こうした更なる層は誘電層スタックの全体の厚さに更に２〜３ミクロンを付加する可能性がある。
【０００９】
ＣＭＵＴ及びＡＳＩＣ電極への電気接続を設けるために、ＣＭＵＴデバイス１の相互接続領域２０内に導電性コンタクト２１０が設けられる。この領域は、例えば、ダイの外周部に配置されてもよい。導電性コンタクト２１０は、通常、導電性材料、例えば、アルミニウムなどの金属で作製され、最初に、誘電層スタックの電気絶縁層によって被覆される。導電性コンタクト２１０への電気接続を可能にするために、導電性コンタクト２１０は、通常、ＣＭＵＴ製造の最終段階の１つにおいて、エッチングで開口され、トレンチ２２を形成する。トレンチ２２は、その後、金属相互接続部２００が裏張りされるか充填される。
【００１０】
しかしながら、ＣＭＵＴデバイス１の相互接続領域２０における導電性コンタクト２１０の開口は、導電性コンタクト２１０を被覆する誘電層スタックの全体の厚さが大きくなり過ぎる、即ち、２ミクロンを超える場合は困難となり得る。これにより、通常、こうした厚い誘電層をエッチングするために、所要エッチング時間の増加が必要となる。しかしながら、最大許容エッチング時間は選択性及びレジスト消費の問題によって制限される可能性がある。これらの矛盾する要件は、厚い膜層１４０を有するＣＭＵＴデバイス１を従来の手法で製造することを不可能にする可能性がある。
【００１１】
更なる課題は、金属相互接続部２００のアスペクト比、即ち、高さＨ／幅Ｗが好ましくないものになる場合、厚い金属相互接続部２００を有する導電性コンタクト２１０のメタライゼーションが困難になり得ることである。これは、金属相互接続部２００がＩ／Ｏルーティングに用いられる場合は特に重要である。こうしたルーティングでは高電流を流すことが必要であり、従って、抵抗率を低減するためには比較的厚い金属相互接続部２００が実装される必要があるからである。こうしたＩ／Ｏルーティングでは、導電性コンタクト２１０と金属相互接続部２００とは互いの間に低抵抗の電気接続を必要とする。このため、金属相互接続部が形成され、金属が効果的に裏張りされるか充填されるトレンチを必要とする。しかしながら、こうした効果的な裏張り又は充填は急勾配且つ深い側壁を有する、即ち、高アスペクト比を有するトレンチにおいては困難となり得る。
【００１２】
従って、設計仕様を満足するＣＭＵＴデバイスの製造は大変な作業である。コスト効果的なデバイスを得るためには、例えば、ＣＭＵＴデバイスを既存の製造技術で製造することが望ましい。ＣＭＯＳはこうした技術の非限定的な例である。米国特許第８，３０９，４２８Ｂ２号は、例えば、このようなデバイスのＣＭＯＳ製造方法を開示している。
【００１３】
しかしながら、特に、個々のＣＭＵＴセルが、例えば、ＣＭＵＴデバイスが低周波モードで動作される場合に必要とされる、１００ミクロンを超える直径などの比較的大きな直径を有する場合、こうした技術で製造されたウェハから高歩留まりの許容可能なＣＭＵＴデバイスを得るのは困難であることが判明している。
【発明の概要】
【課題を解決するための手段】
【００１４】
本発明は、複数のＣＭＵＴセルと、複数の相互接続部と、を含むＣＭＵＴデバイスを製造する方法であって、こうしたＣＭＵＴデバイスを良好な歩留まりで製造することができる方法を提供する。
【００１５】
本発明は、更に、こうしたＣＭＵＴデバイスを提供する。
【００１６】
一態様によれば、基板上の第１の領域内の複数の微細加工超音波トランスデューサセルと、前記基板上の第２の領域内の複数の相互接続部と、を含むデバイスを製造する方法が提供される。方法は、基板上に誘電層スタックを形成するステップであって、前記誘電層スタックが、第１の領域内の微細加工超音波トランスデューサの各膜を画定する、ステップと、第２の領域内の誘電層スタックを部分的にエッチング除去することによって第２の領域内の誘電層スタックの厚さを低減するステップと、誘電層スタックの低減された厚さ部分に複数のトレンチをエッチングするステップであって、前記トレンチのそれぞれが第２の領域内の導電性コンタクトを露出させる、ステップと、前記トレンチを導電性材料で裏張り又は充填するステップと、を含む。
【００１７】
第２の領域上の誘電層スタックの高さを、誘電層スタックのこのセクション内にボンドパッドなどの導電性コンタクトへの相互接続部を形成する前に低減することによって、相互接続部が形成されることになるトレンチのアスペクト比（Ｈ／Ｗ）が低減されることにより、これらトレンチへの導電性材料の効果的な充填に関する問題を軽減する。これにより、相互接続部の品質が向上する。即ち、トレンチの一部分のみを裏張り又は充填することによる相互接続部の抵抗の増加を回避し、相互接続部の品質が不十分なために不合格にされなければならないデバイスがより少数になることから、製造プロセスの歩留まりが結果的に向上する。
【００１８】
第２の領域内の誘電層スタックの厚さが低減されるエッチングステップは、誘電層スタック上にレジスト層を堆積させるステップと、リソグラフィマスクを介してレジスト層を現像するステップと、第１の領域上のレジスト保護により第１の領域に影響することなく第２の領域の一部の選択的除去を容易にするために、前記第２の領域からレジストを除去するステップと、などによる任意の適切な手法で実施されてもよい。
【００１９】
或いは、第２の領域内の誘電層スタックの厚さを低減するステップは、誘電層スタック上にハードマスク、例えば、金属層を堆積させるステップと、第２の領域を露出させるためにハードマスクをパターニングするステップと、を含んでもよい。
【００２０】
誘電層スタックが第２の領域から部分的に除去されるエッチングステップに対する制御を向上させるために、基板上に誘電層スタックを形成するステップは、第２の領域内の前記スタック内にエッチストップ層を形成するステップを更に含んでもよく、第２の領域内の誘電層スタックを部分的にエッチング除去するステップは、エッチストップ層上で前記エッチングステップを終了するステップを含んでもよい。
【００２１】
エッチストップ層は、例えば、形成されるトレンチのアスペクト比を更に低減するために、前記複数のトレンチをエッチングする前に除去されてもよい。
【００２２】
例示的実施形態においては、ＣＭＵＴセルは、前記基板上の前記第１の領域内に複数の第１の電極を形成するステップと、第１の電極それぞれの上に犠牲材料層部分を形成するステップと、犠牲材料層部分上に誘電層スタックの第１の誘電層を形成するステップと、犠牲材料層部分それぞれの上の第１の誘電層上に各第２の電極を形成するステップと、得られた構造を誘電層スタックの少なくとも１つの更なる誘電層によって被覆するステップと、第１の誘電層及び少なくとも１つの更なる誘電層に複数の開口を形成するステップであって、各開口が前記犠牲材料部分の１つへのアクセスを提供する、ステップと、前記開口を介して犠牲材料部分を除去するステップと、第１の誘電層上に誘電層スタックの少なくとも第２の更なる誘電層を形成するステップであって、前記第２の更なる誘電層が前記開口を封止する、ステップと、によって形成されてもよい。
【００２３】
前記複数の第１の電極を形成するステップは、前記基板上に第１の金属層を堆積させるステップと、第１の金属層をパターニングするステップと、を含んでもよく、前記パターニングステップは、前記第２の領域内に導電性コンタクトを形成するステップを更に含む。
【００２４】
前記第２の電極を形成するステップは、前記第１の誘電層上に第２の金属層を堆積させるステップと、第２の金属層をパターニングするステップと、を含んでもよく、前記パターニングステップは、前記第２の領域内に導電性コンタクトを形成するステップを更に含む。
【００２５】
基板は平坦化スタック及び不動態化スタックの少なくとも１つを担持してもよく、導電性コンタクトは平坦化スタック及び／又は不動態化スタックの下に配置される。
【００２６】
ＣＭＵＴセルが低周波での使用に適するように、各膜は少なくとも１００ミクロンの直径を有してもよい。この実施形態においては、誘電層スタックの一部によって画定される各膜は、少なくとも３ミクロンの厚さを有することが好ましい。
【００２７】
別の態様によれば、基板上の第１の領域内の複数の微細加工超音波トランスデューサセルと、基板上の各ボンドパッドへの接続を設けるための、前記基板上の第２の領域内の複数の相互接続部と、を含むデバイスが提供される。デバイスは、前記第１の領域内の微細加工超音波トランスデューサセルの各膜を画定する、前記基板上の誘電層スタックを更に含み、前記スタックが前記第２の領域において凹設される階段状の外形を誘電層スタックが有するように、複数の相互接続部が前記第２の領域内の前記誘電層スタック内に延び、前記誘電層スタックの一部が第２の領域から除去される。
【００２８】
前で説明したように、誘電層スタックに階段状の外形を有するデバイス、即ち、相互接続部を含む第２の領域において低減された厚さを誘電層スタックが有するこうしたデバイスの提供により、相互接続部が形成されるトレンチの低減されたアスペクト比による十分な品質の相互接続部の生成が容易になる。これにより、デバイス製造プロセスの歩留まりが向上し、個々のデバイスのコストを低減する。
【００２９】
一実施形態においては、トレンチのアスペクト比を実質的に低減するために、前記スタックは前記第２の領域において少なくとも２ミクロン凹設されている。
【００３０】
低周波でのデバイスの使用を容易にするために、膜のそれぞれは、少なくとも１００ミクロンの直径を有してもよく、任意選択的に、少なくとも３ミクロンの厚さを有してもよい。
【００３１】
第２の領域はデバイスの周辺領域、例えば、ウェハ又はダイの周辺領域であってもよく、周辺領域は第１の領域を取り囲む。
【００３２】
例示的実施形態においては、各微細加工超音波トランスデューサセルは、空洞部によって第２の電極から分離される第１の電極を含み、第２の電極が前記誘電層スタックの第１の誘電層によって空洞部から分離されるように各第２の電極が膜に埋設されており、膜は、第２の電極上の誘電層スタックの少なくとも１つの更なる誘電層を更に含み、少なくとも１つの更なる誘電層は第１の誘電層よりも厚い。この配置構成は、空洞部のリリース時の座屈に耐える膜を有するＣＭＵＴセルを生じ、これにより、製造プロセスの歩留まりが更に向上し、結果的に、デバイスのコストを低下させることが判明している。
【００３３】
更に別の態様によれば、本発明の一実施形態によるデバイスを含む装置が提供される。こうした装置は、例えば、超音波画像化デバイスであっても圧力検出デバイスであってもよい。
【００３４】
添付の図面を参照しながら、本発明の実施形態がより詳細に及び非限定的な例によって記載される。
【図面の簡単な説明】
【００３５】
【図１】先行技術のＣＭＵＴデバイスの頂面図を概略的に示す。
【図２】図１の線Ａ−Ａ’に沿って切った先行技術のＣＭＵＴデバイスの断面を概略的に示す。
【図３】本発明の一実施形態によるＣＭＵＴデバイスの断面を概略的に示す。
【図４】本発明の別の実施形態によるＣＭＵＴデバイスの種々の態様の断面を概略的に示す。
【図５】本発明の一実施形態によるＣＭＵＴデバイスを製造する方法を概略的に示す。
【発明を実施するための形態】
【００３６】
図は単に概略であり、一定の縮尺で描かれていないことは理解されるべきである。また、同じ又は類似の部品を示すために図の全体を通して同じ参照番号が使用されることは理解されるべきである。
【００３７】
本願の明細書及び特許請求の範囲のコンテキストにおいて、層構造が記載されている場合、第１の層が第２の層上又は上方にあると記載されている場合、これは、第１の層が直に第２の層上にある、即ち、接している実施形態、及び第１の層と第２の層との間に１つ以上の中間層が存在する実施形態を含むことが意図されることは理解されるべきである。同様に、本願がこうした層構造を製造する方法を記載した場合、第１の層が第２の層上又は上方に形成される場合、これは、第１の層が第２の層上に又は上方に直に形成される、即ち、第２の層に接することを意味してもよく、或いは、第２の層上又は上方への第１の層の形成前に、第２の層上に１つ以上の中間層が形成されることを意味してもよいことは理解されるべきである。
【００３８】
図３は、図２に示すような先行技術のデバイスを以下のように変更した、本発明の一実施形態による複数のＣＭＵＴセル１００を含むデバイス１の断面を概略的に示す。図２に示される先行技術のデバイスと比較すると、本発明のデバイス１は、階段状誘電層スタックを含む。階段状誘電層スタックは、２つの段、即ち、誘電層スタックの第１の領域１０内である上段と、誘電層スタックの第２の領域２０内である下段と、を含む。第１の領域１０は、種々のＣＭＵＴセル１００の膜１４０が配置される領域に相当し、第２の領域２０は、ボンドパッドなどの導電性コンタクト２１０への相互接続部２００が配置される領域に相当する。第１の領域１０はＣＭＵＴ領域とも呼ばれ、第２の領域２０は相互接続領域とも呼ばれる。
【００３９】
第２の領域２０内の誘電層スタックの一部除去により、第２の領域２０内の誘電層スタックの高さを高さＨ’に低減する。結果として、トレンチ２２内の相互接続部２００のアスペクト比はＨ’／Ｗに低下する。少なくとも幾つかの実施形態においては、Ｈ’はＨよりも少なくとも２ミクロン、例えば約３ミクロン小さく、例えば図２に示されるように、Ｈは誘電層スタックの最大厚さである。これにより、ボンドパッドなどの導電性コンタクト２１０を露出させる、領域２０内の誘電層スタック内のトレンチ２２を適切な金属でより効果的に裏張り又は充填することを容易にし、相互接続部２００を形成する。結果として、これらトレンチの低減されたアスペクト比により、優れた導電性特性を有する相互接続部２００の形成を容易にするとともに、これらトレンチ２２を一部のみ裏張り又は充填することに起因する、高い抵抗率を持つ相互接続部２００の形成というリスクを低減する。従って、これにより、比較的大きな厚み、例えば３ミクロンを超える厚みを有するＣＭＵＴ膜１４０の形成を容易にし、こうした比較的厚いＣＭＵＴ膜１４０により生じる増加したアスペクト比により相互接続部２００の形成が複雑化することはない。
【００４０】
この点において、相互接続部２００は任意の適切な相互接続を提供してもよいことに留意されたい。こうした相互接続の非限定的な例としては、基板３０内又は上のＣＭＵＴセル１００又は別の回路に外部コンタクトを設けることが挙げられる。この場合、導電性コンタクト２１０は、ボンドパッド、１つ以上のＣＭＵＴセル１００と１つ以上の外部ボンドパッドとの間のＩ／Ｏルーティング接続部、他のＣＭＵＴセル若しくはＣＭＵＴセル１００の下にある、基板３０上のメタライゼーションスタックの金属層へのＩ／Ｏルーティング接続部等として実装されてもよい。
【００４１】
図３では、導電性コンタクト２１０がメタライゼーション層の一部を形成するものとして示される。このメタライゼーション層から、後により詳細に説明されるような、例えば、堆積されたメタライゼーション層のパターニングによってＣＭＵＴセル１００の第１の電極１１０が形成されている。しかしながら、導電性コンタクト２１０のこの位置は単に非限定的な例によることは理解されるべきである。導電性コンタクト２１０は任意の適切な位置に配置されてもよく、その幾つかの非限定的な例が図４に示される。図４は、導電性コンタクト２１０、２１０’及び２１０’’が３つの異なる適切な位置にて示されるデバイス１のセクションの断面を概略的に示す。各導電性コンタクトは各相互接続部２００、２００’及び２００’’に接続されている。
【００４２】
前で説明したように、導電性コンタクト２１０は第１の電極１１０のメタライゼーション層内に形成されてもよい。しかしながら、第２の電極１２０のメタライゼーション層内に導電性コンタクト２１０’を形成すること、或いは基板３０によって支持される層スタック３５の下にあるメタライゼーションスタック（図示せず）の上部メタライゼーション層内に導電性コンタクト２１０’’を形成することも等しく実現可能である。層スタック３５は、例えば、基板３０内及び上に形成されたＡＳＩＣなどのＩＣの不動態化スタック及び／又は平坦化スタックであってもよい。幾つかの実施形態では、各導電性コンタクト２１０、２１０’及び２１０’’を露出させるためのトレンチがサブトレンチによって形成されてもよいことに留意されたい。特に、デバイスの不動態化及び／又は平坦化スタックの下にある導電性コンタクト２１０’’の場合、以下、より詳細に説明されるように、相互接続部２００’’は、トレンチ２２内に形成された、層スタック３５まで延びる第１部分と、例えば、別の加工ステップにおいて形成された、層スタック３５内に延びる第２部分と、を含んでもよい。
【００４３】
当業者には明らかなように、層スタック３５の上方に配置される導電性コンタクト２１０、２１０’の場合、これら導電性コンタクトから層スタック３５内に延び、導電性コンタクト２１０、２１０’を基板３０上のメタライゼーションスタックに接続する更なる相互接続部が存在してもよい。こうした追加の相互接続部により、例えば基板３０がＡＳＩＣの一部を形成する場合、ＣＭＵＴセル１００によって発生した信号が、例えば、基板３０上の回路素子（図示せず）により処理されることが可能になる。
【００４４】
疑義を回避するため、導電性コンタクト、例えば、ボンドパッドにより、デバイス１の種々の部品、例えば、各第１の電極１１０及び各第２の電極１２０へのコンタクトを設け、これら電極により発生した信号がオンチップ回路又はオフチップ回路の何れかによって処理され得るようにすることに留意されたい。こうした導電性コンタクトのこの機能は、当然、当業者には良く知られており、単に簡略化の理由から更に詳細には説明されない。
【００４５】
図５は、上で説明したような、ＣＭＵＴデバイスの相互接続領域２０の高さを低減するための加工ステップを含む、ＣＭＵＴ製造方法の一実施形態を概略的に示す。当該方法は、基板３０の準備により、ステップ（ａ）に進む。基板３０は、シリコン基板、シリコンオンインシュレータ基板、シリコンゲルマニウム基板、窒化ガリウム基板等などの任意の適切な基板であってもよい。シリコン系基板は、例えば、ＣＭＯＳ製造プロセスで用いられてもよい。基板３０は、半導体デバイス、半導体デバイス及び／又はＣＭＵＴセルを相互接続するメタライゼーションスタック、メタライゼーションスタック上の不動態化スタック３５等のような幾つかの構造を含んでもよい。基板３０は、その層スタック３５、例えば、不動態化スタック及び／又は平坦化スタック上のＣＭＵＴセル１００を含む、例えば、特定用途向け集積回路（ＡＳＩＣ）の基板であってもよい。ＣＭＵＴセル１００は、メタライゼーションスタックによって基板３０上の信号処理回路に接続されてもよい。こうした基板３０の準備については本質的によく知られており、当業者の通常の技能に属するため、適切な基板３０の準備については単に簡略化の理由から更に詳細には記載されない。
【００４６】
第１の電極１１０が基板３０上に形成される。この電極は、任意の適切な導電性材料、例えば、金属又は金属合金、ドープポリシリコン、（半）導電性酸化物等のようなドープ半導体材料から形成されてもよい。例えば、選択した製造技術において即座に利用可能な金属材料を用いると特に有利である。これには製造フローの最小限の再設計しか要さず、コストの観点から魅力的である。例えば、ＣＭＯＳプロセスにおいては、第１の電極１１０を形成するために、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、ＴｉＮ等、及びこうした材料の組み合わせなどの導電性材料が用いられてもよい。こうした電極の形成については本質的によく知られているため、これについては簡略化の理由から更に詳細には説明されない。
【００４７】
同時に、導電性コンタクト２１０が基板３０上に形成されてもよい。導電性コンタクト２１０は、例えば、堆積させた金属又は金属合金層を、１つ以上の第１の電極１１０及び１つ以上のボンドパッドを形成するようにパターニングすることにより、第１の電極１１０と同じ材料で作製してもよい。例えば、導電性コンタクト２１０が、前に述べたように、（内部）Ｉ／Ｏルーティング目的のコンタクトを設けるためのものである場合、導電性コンタクト２１０は必ずしもボンドパッドである必要はなく、任意の適切な形状を採ってもよいことは繰り返し述べられる。図４にも示されるように、ボンドパッド２１０が異なる層内、例えば、基板３０のメタライゼーションスタック（図示せず）のトップ層内、後により詳細に説明されるような第２の電極１２０を画定する層内等に設けられる場合、導電性コンタクト２１０の形成はこのステップから省略されてもよい。
【００４８】
第１の電極１１０、（任意選択の）導電性コンタクト２１０及び基板３０は、その後、任意選択的に、電気絶縁材料層１１によって被覆されてもよい。これはステップ（ｂ）に示される。電気絶縁層は、本願では誘電層とも称される。こうした誘電層１１は、例えば、第１の電極１１０をそのカウンター電極（以下を参照のこと）から電気的に絶縁し、ＣＭＵＴデバイスの動作中における電極間の短絡を防止するために用いられてもよい。加えて、誘電層１１は、犠牲材料を除去して第１の電極１１０上に空洞部を形成する際に第１の電極１１０及び基板３０を損傷から保護するために用いられてもよい。
【００４９】
誘電層１１は基板表面３０全体を被覆するように示されるものの、基板３０の特定部分のみが第１の電極１１０と共に誘電層１１によって被覆される、パターニングされた誘電層１１の提供も等しく実現可能である。第１の電極１１０及び基板３０の保護のために、任意の適切な誘電体材料、例えば、窒化ケイ素（Ｓｉ３Ｎ４）、酸化ケイ素（ＳｉＯ２）等から選択される１種以上の材料が用いられてもよいが、適切な誘電体材料はこれら例示的材料に限定されないことは強調される。従って、誘電層１１は、例えば、ＣＶＤ及びＰＥＣＶＤなどの適切な堆積技術を用いた任意の適切な手法で形成されてもよく、その形成については簡略化の理由から更に詳細には説明されない。
【００５０】
ステップ（ｃ）では、例えば、適切な堆積技術により誘電層１１上に犠牲材料が形成される。犠牲材料は第１部分１２（第１部分１２から空洞部が形成される）を形成するようにパターニングされ、犠牲材料が除去されるチャネルとして機能する第２部分１２’を更に含んでもよい。
【００５１】
形成される空洞部のギャップ高さに相当する犠牲材料の第１部分１２及び第２部分１２’の高さは、通常、１００〜１０００ｎｍの範囲であるが、この範囲外の値もまた企図されてもよいことは理解されるべきである。
【００５２】
一実施形態においては、第１部分１２は、第２部分１２’のような幾つかの歯様突起、例えば、２〜８つのこうした突起を有する円形部分として堆積される。こうした犠牲材料部分の頂面図がステップ（ｃ’）に示される。この図では、単に非限定的な例による４つのこうした突起が示される。歯様第２部分１２’は、通常、形成される膜外部の空洞部アクセスプラットフォーム（cavity access platform）として用いられ、空洞部アクセスプラットフォームにより、空洞部を開口又はリリースするための第１部分１２へのアクセスが提供され得る。第１部分１２と第２部分１２’は、通常、形成される膜が歯様第２部分１２’間にて基板３０に向かって延びる状態で、同じ厚さ又は高さに形成されることは理解されるべきである。本願の種々の図面において、第２部分１２’は、この態様、即ち、ＣＭＵＴデバイスの膜が歯様第２部分１２’の間にて基板３０に向かって延びる態様を示すために、異なる厚さを有するように示される。これは、第１部分１２と第２部分１２’とが実際に異なる厚さを有するものと解釈されるべきではない。
【００５３】
原則的に、任意の適切な犠牲材料が用いられてもよいものの、デバイスの性能の理由から、後のエッチングステップにおいて効果的に除去され得る犠牲材料を用いることが好ましい。例えば、Ａｌ、Ｃｒ及びＭｏなどの金属、又はアモルファスシリコン若しくは酸化ケイ素などの非金属の使用が企図されてもよい。Ａｌ、アモルファスシリコン及び酸化ケイ素などの材料は、例えば、ＣＭＯＳプロセスにおいて容易に利用可能であり、これら材料のうち、Ａｌがエッチングによって特に効果的に除去され得る。パターニングされた犠牲材料は、任意の適切な手法で、例えば、適切な堆積及びパターニング技術を用いて形成されてもよく、その形成については簡略化の理由から更に詳細には説明されない。
【００５４】
第１部分１２の直径は、形成されるＣＭＵＴデバイスの空洞部の直径を画定することは理解されよう。一実施形態においては、直径は、２０〜５００ミクロンの範囲内、より好ましくは５０〜３００ミクロンの範囲内において選択されるが、それよりも大きな直径、例えば、１，０００ミクロン以下の直径もまた企図されてもよいことは理解されるべきである。
【００５５】
ステップ（ｄ）では、形成される膜の第１の誘電層１３が、犠牲材料の第１部分１２及び第２部分１２’並びに誘電層１１の露出部分の上に堆積される。第１の誘電層１３及び誘電層１１の双方が、犠牲層を除去するためのエッチングレシピ（etch recipe）に曝されるため、第１の誘電層１３と誘電層１１は同じ材料のものであってよいものの、当然、第１の誘電層１２０と誘電層１１とにそれぞれ異なる材料を用いるのも妥当である。一実施形態においては、第１の誘電層１３と誘電層１１はそれぞれ、酸化ケイ素層、例えばＳｉＯ２、窒化ケイ素層、例えばＳｉ３Ｎ４等のような任意の適切な誘電体材料で形成された少なくとも１つの層を含む。多くの他の適切な誘電層材料が当業者には明らかであろう。第１の誘電層１３は、層スタック、例えば、酸化物−窒化物スタック又は酸化物−窒化物−酸化物スタックとして形成されてもよい。同様に、誘電層１１はこうしたスタックとして形成されてもよい。誘電層１１及び第１の誘電層１３に対し、任意の適切な誘電体材料が用いられてもよいことは繰り返し述べられる。
【００５６】
後により詳細に説明されるように、相互接続領域２０内の誘電スタックの厚さの低減を容易にするために、第１の誘電層１３の形成後、ボンドパッド２１０上の相互接続領域２０内にエッチストップ層１４が形成されてもよい。窒化ケイ素などの任意の適切なエッチストップ材料又は適切な金属が選択されてもよい。当業者には明らかなように、エッチストップ層は、製造プロセスの後の段階において、下層の第１の誘電層１３に対し選択的に除去され得ることが好ましい。エッチストップ層１４が後の段階で除去される必要がある場合、下層の第１の誘電層１３に大きく影響を及ぼすことなく選択的に除去され得るエッチストップ層１４の材料が、従って、選択されるべきである。
【００５７】
エッチストップ層１４の目的は、前に説明したように、相互接続領域２０内の誘電スタックの厚さを低減するためのエッチングプロセスが終了され得る、十分に画定された箇所をボンドパッド２１０上に設け、相互接続領域２０内の誘電スタックの厚さを低減し、相互接続部２００のアスペクト比（Ｈ／Ｗ）を低減することである。これについては、以下、より詳細に説明される。しかしながら、誘電スタック内のエッチストップ層１４の位置は様々とされ得る、即ち、エッチストップ層１４は必ずしも第１の誘電層１３の上に形成される必要はなく、ＣＭＵＴデバイス１の製造プロセスにおいて、任意の適切な中間層の上に形成されてもよいことは理解されるべきである。更に、誘電層スタックの所望の層にて終了し得る高選択性エッチングプロセスが提供され得る場合は、エッチストップ層１４は省略されてもよい。例えば、誘電層スタックの中間層の１つはエッチストップ層としても機能し得るように選択されてもよい。この場合、この中間層上の誘電層スタックの層を除去するために用いられるエッチングレシピがエッチストップ層として機能するこの中間層に影響しないようにするために、この中間層は誘電層スタックのその真上に重なる層と十分に異なる組成を有していなければならないことは理解されよう。
【００５８】
次に、ステップ（ｅ）に示されるように、第２の電極１２０が第１の電極１１０に対向して配向されるように、第２の電極１２０が第１の誘電層１３上に形成される。第２の電極１２０は第１の電極１１０と同じ導電性材料で形成されることが好ましいものの、第２の電極１２０と第１の電極１１０は、別法として、異なる材料で形成されてもよいことは理解されるべきである。第２の電極１２０は、例えば、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、ＴｉＮ等のような任意の適切な導電性材料、及びこうした材料の組み合わせから形成されてもよい。第２の電極１２０は、単に簡略化の理由から更には説明されない良く知られた技術を用いて形成されてもよい。第１の電極１１０及び第２の電極１２０は任意の適切な厚さ、例えば、厚さ２００〜７００ｎｍに形成されてもよい。
【００５９】
第２の電極１２０の形成後、方法は、ステップ（ｆ）に示されるように進む。ステップ（ｆ）では、第２の誘電層１５が形成される。任意選択の実施形態においては、第２の誘電層１５は第１の厚さｔ１に形成される。空洞部１３０の形成時、空洞部ギャップの高さｇが厚さｔ１よりも大幅に小さくなる、即ち、ｇ／ｔ１＜＜１、好ましくはｔ１≧５ｇとなるように、第１の厚さｔ１は、第１の電極１１０と第２の電極１２０との間にある犠牲材料の第１部分１２の厚さを超える。これにより、ステップ（ｇ）における空洞部１３０のリリース時、即ち、アクセス又はビア１６の形成、並びに後に続く犠牲材料の第１部分１２及び第２部分１２’の除去によって、膜は、空洞部リリースステップ時、犠牲材料を除去して空洞部１３０を形成する段階にてｇ＜＜ｔ１のような優れた膜堅牢性を示すようになる。更に、第２の誘電層１５は空洞部１３０のリリースの前に形成される、例えば、堆積されることから、第２の誘電層１５の形成時、犠牲材料の存在が第１の誘電層１３の変形を防止するため、優れた平坦特性を備えた膜が得られる。
【００６０】
ステップ（ｇ）に示されるように、犠牲材料の第１部分１２及び第２部分１２’は、その後、適切なエッチングレシピを用いたアクセス又はビア１６の形成によって除去され、第１の電極１１０と、ＣＭＵＴデバイスの膜１４０の第１の誘電層１３と第２の誘電層１５との間に埋設された第２の電極１２０と、の間に空洞部１３０を形成する。こうした従来の犠牲材料の適切なエッチングレシピは本質的によく知られており、当業者であれば自身の共通一般知識を用いて適切なエッチングレシピを難なく選択するであろう。
【００６１】
膜１４０を含む誘電層スタックの厚みは、ステップ（ｈ）におけるアクセス又はビア１６の封止時に、アクセス又はビア１６内のプラグ１８を含む更なる誘電層１７の形成によって更に増加される。更なる誘電層１７は第２の誘電層１５よりも大幅に薄くてもよい。アクセス又はビア１６を効果的に封止するために、更なる誘電層１７は空洞部１３０の高さの少なくとも２倍の厚さに形成されてもよい。
【００６２】
この時点で、ステップ（ａ）〜（ｈ）は、基板３０上に１つ以上のＣＭＵＴセル１００を形成する、有利ではあるものの非限定的な例を概略的に示すということが強調される。多くの代替的ルートが当業者には明らかであろう。特に、以下のステップはステップ（ａ）〜（ｈ）で示した実施形態に限定されず、誘電層スタックが、ＣＭＵＴデバイス１００の膜１４０が画定されるＣＭＵＴ領域１０と、ＣＭＵＴデバイス１のボンドパッド２００を被覆する相互接続領域２０と、を含む任意のＣＭＵＴ製造プロセスに適用されてもよいことに留意されたい。
【００６３】
特筆すべきプロセスの変更は、プラグ１８を形成するために、アクセス又はビア１６が、任意の適切な材料を用いて、任意の適切な手法で、例えば、金属層などの専用封止層を堆積させパターニングすることによって封止されてもよいことである。更に、空洞部１３０はＣＭＵＴ製造プロセスの任意の適切な時点にて、例えば、第２の誘電層１５の形成の前にリリースされてもよいことに留意されたい。別の特筆すべきプロセスの変更は、第１の電極１１０及び／又は第２の電極１２０が誘電層によって空洞部１３０から分離されてもされなくてもよいことであり、これは典型的な設計の選択である。前に述べたように、ＣＭＵＴセル１００の動作時における第１の電極１１０と第２の電極１２０との間の直接接触を防止するために、誘電層、即ち、電気絶縁層が第１の電極１１０及び／又は第２の電極１２０上に設けられてもよい。膜１４０は、例えば、誘電層のスタックよりもむしろ単一誘電層によって等、任意の適切な手法で形成されてもよい。こうしたプロセスの選択は、当業者の通常の技能の範囲内にあり、従って、単に簡略化の理由から詳細に明示的に述べられることはない。
【００６４】
ステップ（ｉ）では、レジスト層１９が誘電スタック上に堆積され、垂直矢印によって示されるように、相互接続領域２０上のレジスト層１９の領域がマスク３００を介して選択的に現像され、現像されたレジストは、その後、例えば、適切な溶剤を用いて除去され（図示せず）、誘電層スタックの相互接続領域２０を選択的に露出させる。こうしたレジスト層の形成及び現像については本質的によく知られており、多くの適切なレジスト材料は当業者には明らかであるため、これについては単に簡略化の理由から更に詳細には説明されない。図５はポジ型レジストの使用を概略的に示すものの、ネガ型レジストの使用も等しく実現可能であり、この場合、除去されるレジストの部分に露光するためにマスク３００を反転させたものが用いられてもよいことに更に留意されたい。更に、加工中のデバイスの露出した表面上にレジスト層１９の代わりにハードマスクが堆積されてもよく、相互接続領域２０を露出させるためにパターニングされてもよいことは理解されよう。他の適切なマスキング技術は当業者には明らかであろう。
【００６５】
ステップ（ｊ）において、誘電層スタックの露光された相互接続領域２０を適切なエッチングレシピ（又は、誘電層スタックが異なる材料で形成される場合は適切なエッチングレシピの組み合わせ）に曝し、所望の深さにてエッチングステップを終了することによって、例えば、前に説明したようにエッチストップ層部分１４上でエッチングステップを終了することによって、相互接続領域２０内の誘電層スタックの厚さが低減される。誘電層のエッチングは例えば半導体加工の分野において本質的によく知られているため、これについては単に簡略化の理由から更に詳細には説明されない。相互接続領域２０内の誘電スタックの所望の部分を選択的に除去するために任意の適切なエッチングレシピが用いられてもよいことを述べることで十分である。
【００６６】
ステップ（ｋ）において、エッチストップ層部分１４は、必要であれば、例えば、適切なエッチングレシピを用いて除去されてもよい。付加的に又は代替的に、レジスト層１９はこの段階で、例えば、適切な溶剤を用いて除去されてもよい。レジスト層１９の代わりにハードマスクが使用される場合、本質的によく知られているように、ハードマスクはこの段階で、適切なエッチングレシピを用いて除去されてもよい。ステップ（ｌ）に示されるように、レジスト層１９について前に説明したように、導電性コンタクト２１０上の領域２１’を露出させるために、更なるレジスト層又はハードマスク層２１が、その後、形成及びパターニングされてもよい。
【００６７】
次に、ステップ（ｍ）に示されるように、凹設された相互接続領域２０の露出部分にトレンチ２２がエッチングされてもよい。例えば、前に説明したように、基板３０のメタライゼーションスタックの上部層内にボンドパッド２１０が形成される場合、導電性コンタクト２１０の位置に応じて、トレンチ２２の形成に、基板３０上の不動態化スタック３５内にトレンチ２２を延ばすことを含んでもよい。或いは、導電性コンタクト２１０がメタライゼーションスタックの一部を成す場合、ビア（図示せず）が不動態化及び／又は平坦化スタック３５内に予め形成されてもよく、この場合、トレンチ２２は不動態化スタック３５上で終端し、それにより、予め形成されたビアを露出させる。幾つかの実施形態では、不動態化（及び／又は平坦化）スタック３５内に予め形成されたビアは、第１の電極１１０用の金属層が同時に堆積されるプロセスステップにおいて適切な導電性材料、例えば金属によって充填、例えば、裏打ちされてもよい。多くの更に実現可能なプロセスの変更については当業者には明らかであろう。
【００６８】
ＣＭＵＴデバイス１の製造プロセスは、その後、相互接続部２００を形成するために、トレンチ２２を適切な導電性材料、例えば、アルミニウムなどの金属、アルミニウム合金などの金属合金、電極１１０及び電極１２０の形成の文脈で前に述べた金属又は金属合金の何れか等によって充填することによって完了されてもよい。この目的のために、ステップ（ｎ）に示されるように、更なるレジスト層又はハードマスク２１（並びに尚存在する場合は任意の下層レジスト及び／又はハードマスク層）がレジスト層又はハードマスク１９について前に説明したように除去され、その後、得られる構造の上に相互接続部２００を含む金属層２４が堆積される。ステップ（ｎ）に示されるように、トレンチ２２は金属層２４によって裏打ちされるものの、幾つかの実施形態では、トレンチ２２は、例えば、金属堆積ステップの所要時間を延長することによって、金属層２４により（実質的に）充填されてもよいことは理解されるべきである。
【００６９】
次に、金属層２４は、金属が存在すべきではない領域から金属層２４を除去するためにパターニングされる。この目的のために、第２の更なるレジスト層（又はハードマスク）２５が金属層２４の上に堆積されてもよく、その後、相互接続部２００が除去されることから保護するためにパターニングされてもよい。これはステップ（ｏ）に示される。金属層２４の露出部分は、その後、例えば、適切なエッチングレシピを用いて除去され、その後、パターニングされた第２の更なるレジスト層（又はハードマスク）２５の除去が続き、ステップ（ｐ）に示されるような相互接続部２００を含むデバイス１を得る。前で説明したように、ＣＭＵＴデバイス１の相互接続領域２０内の誘電スタックの厚さを低減する、即ち、凹設された相互接続領域２０を設けることによって、相互接続部２００は低減された高さ、即ち、低減されたアスペクト比を有し、これにより、高品質の相互接続部２００の形成が容易になり、従って、ＣＭＵＴ領域１０内の誘電層スタック部分と同じ厚さを有する相互接続領域２０内の誘電層スタック部分全体に相互接続部２００が下方に延びる必要がある製造プロセスと比較した場合に製造プロセスの歩留まりが向上する。
【００７０】
この時点で、種々の実施形態において図示されないものの、実施形態に従い製造されるＣＭＵＴデバイス１は更なる回路素子を含んでもよいと理解されるべきであることに留意されたい。更なる回路素子は、基板３０上に集積されてもよい、或いは、別個の基板上に設けられ、本発明の実施形態に従い製造されたウェハからＣＭＵＴデバイスの１つ以上と共に単一パッケージに集積されてもよい。こうした更なる回路は、例えば、前に説明したように、１つ以上のＣＭＵＴデバイス１の送信及び／若しくは受信モードを制御するために、１つ以上のＣＭＵＴデバイス１を制御するための及び／又は１つ以上のＣＭＵＴデバイス１によって発生した信号を処理するための、例えば、ＩＣ、例えば、ＡＳＩＣであってもよい。
【００７１】
前述の製造プロセスにおいて、製造プロセス中に加工されるウェハは単一ダイ、即ち、単一デバイス（この場合、基板３０がウェハに相当する）又はデバイス製造プロセスの完了後、任意の適切な手法で切り出されてもよい、例えば、ダイシングされてもよい複数のダイ（この場合、基板３０はウェハの一部分に相当する）を含んでもよいことに更に留意されたい。相互接続領域２０は基板及び／又はウェハ全体の周辺部であってもよい。
【００７２】
本発明の実施形態による１つ以上のＣＭＵＴデバイス１は、圧力検出装置などの検出装置、特に、医療画像化装置、例えば、超音波画像化装置に有利に組み込まれてもよい。この場合、ＣＭＵＴベースの検出素子の集積化により装置の画像分解能を大幅に向上させることができ、これにより、例えば、小さなサイズの物体、例えば、調査対象の体、例えば、ヒトの体などの哺乳動物の体内の腫瘍などの異常の検出能が向上する。一実施形態においては、こうした装置は、複数のＣＭＵＴセル１００を含む本発明の実施形態によるＣＭＵＴデバイス１を含んでもよい。ＣＭＵＴセル１００のそれぞれは個々にアドレス指定可能であってもよい。或いは、音響素子を共に形成する適切なＣＭＵＴセル１００の群は群レベルで個々にアドレス指定可能であってもよい。ＣＭＵＴセル１００又はＣＭＵＴセル１００の群はマトリックスで配列されてもよい。更なる実施形態においては、幾つかのＣＭＵＴデバイス１、例えば、ＣＭＵＴダイは、キャリア上に実装されてもよい、例えば、タイル状に配置されてもよく、複数のＣＭＵＴデバイス１は広いセンサ領域を共に画定する。こうした装置は、例えば、１つ以上のＣＭＵＴデバイス１上に分配された数百又は数千の（個々にアドレス指定可能な）ＣＭＵＴセル１００を含んでもよい。
【００７３】
上述の実施形態は、本発明を制限するよりもむしろ説明するものであり、当業者であれば多くの代替的な実施形態を添付の特許請求の範囲の範囲から逸脱することなく設計できるであろうことに留意されたい。特許請求の範囲において、括弧間に配置される任意の参照符号はクレームを限定するものと解釈されるべきではない。「含む（comprising）」という語は、クレームに列挙されたもの以外の要素又はステップの存在を排除しない。要素に先行する「a」又は「an」という語は、複数のそのような要素の存在を排除しない。本発明は幾つかの異なる要素を含むハードウェアによって実施され得る。幾つかの手段を列挙するデバイスクレームにおいて、これら手段の幾つかは同一のハードウェア物品によって具現化され得る。特定の施策が相互に異なる従属請求項で列挙されるという単なる事実は、これら施策の組み合わせが効果的に使用され得ないことを示すものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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【図５−５】
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【図５−６】
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【図５−７】
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