(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のチップ領域を有する半導体ウエハであって、各チップ領域に、裏面照射型イメージセンサを構成する多数のフォトダイオードがマトリクス状に配置された前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの第１の主面上に、多層配線層を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記半導体ウエハの第２の主面上に、第１の絶縁膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１の絶縁膜上に、遮光膜を成膜する工程；
（ｅ）前記遮光膜をパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記半導体ウエハの前記第２の主面上に、第２の絶縁膜を形成する工程；
（ｇ）前記第２の絶縁膜上に、カラーフィルタ層を形成する工程、
ここで、前記工程（ｆ）は、以下の下位工程を含む：
（ｆ１）前記第２の絶縁膜を成膜する工程；
（ｆ２）少なくとも、前記第２の絶縁膜をパターニングする工程；
（ｆ３）前記工程（ｆ２）の後、前記半導体ウエハの前記第２の主面に対して、遠紫外線を照射する工程；
（ｆ４）前記工程（ｆ３）の後、前記半導体ウエハに対して、熱処理を施す工程。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記遠紫外線は、波長が２５０ｎｍ未満の帯域を有する。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、前記工程（ｆ３）は、減圧雰囲気下で実行される。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、前記減圧雰囲気の気圧範囲は、１キロパスカル以上、７０キロパスカル未満である。
【請求項５】
請求項４に記載の半導体集積回路装置の製造方法において、前記熱処理の処理温度の範囲は、摂氏３００度以上、摂氏４５０度未満である。
【請求項６】
請求項５に記載の半導体集積回路装置の製造方法において、前記熱処理は、水素を主要な還元性ガス成分として含む還元性雰囲気下で実行される。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）の製造方法等に関し、たとえば、半導体撮像素子を有する半導体集積回路装置等に適用することができるものである。
【背景技術】
【０００２】
日本特開２０１２−２３３１９号公報（特許文献１）は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ（Ｉｍａｇｅ  Ｓｅｎｓｏｒ）等に関するものである。そこでは、表面照射型ＣＭＯＳイメージセンサ等の製造プロセスに関して、プラズマ処理に伴う紫外線照射による界面準位等の増大に起因する暗電流等の問題が論じられている。そして、この界面準位を低下させる方法として、メタル配線上に堆積するパッシベーション膜（ＳｉＮ膜）が後工程の熱処理により水素を脱離し、その水素が半導体基板表面上のダングリングボンドと結合することを利用することが開示されている。更に、このＰ−ＳｉＮ膜質をより水素含有量が多いものとすることにより、ダングリングボンドの結合効率を向上することが開示されている。
【０００３】
日本特開２００９−１３０１１１号公報（特許文献２）も、ＣＭＯＳイメージセンサ等に関するものである。そこには、表面照射型ＣＭＯＳイメージセンサ等の製造プロセスに関して、ドライエッチング等に伴う
紫外線照射によって、結晶中にダングリングボンド（結晶欠陥）が発生することが開示されている。更に、このような結晶欠陥を有する半導体基板に熱エネルギが与えられることによって、キャリアが発生し、白傷やザラツキが発生することが開示されている。また、これらの結晶欠陥の回復に関して、すでに配線やカラーフィルタが基板上に形成されている段階では、熱処理や水素終端等のダメージ回復処理を施すことが困難であることが述べられている。更に、これらの結晶欠陥を減少させる方法として、摂氏８００度から１０００度の熱処理によって、結晶中のダメージを回復させることや、水素処理を施すことで、Ｓｉ−Ｈ結合でダングリングボンドを終端させることが開示されている。
【０００４】
日本特開２００５−７２２６０号公報（特許文献３）または、これに対応する米国特許公開２００５−８５０８７号公報（特許文献４）は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）イメージセンサ等に関するものである。そこには、ＣＣＤイメージセンサ等の製造プロセスに関して、フロロカーボン系ガスを用いたドライエッチングにおいては、１５０ｎｍ前後から３５０ｎｍ前後に亘る広いスペクトル域の紫外線が被処理ウエハに照射されることが開示されている。
【０００５】
日本特開２００２−３２４８９９号公報（特許文献５）も、ＣＣＤイメージセンサ等に関するものである。そこには、ＣＣＤイメージセンサ等の製造プロセスに関して、十分な水素アニール効果を与えて暗電流や白傷の発生を抑制しながら、受光部の形成領域にシリコン窒化膜が形成されないプロセスが開示されている。すなわち、水素含有膜としてシリコン窒化膜をプラズマＣＶＤ法により製膜した後、低温アニール（摂氏３８０度）を行い、その後、受光部の形成領域にあるシリコン窒化膜を選択的に除去することが開示されている。
【０００６】
日本特開２００９−１０３８７号公報（特許文献６）または、これに対応する米国特許第７７５４５５７号公報（特許文献７）も、ＣＭＯＳイメージセンサ等に関するものである。そこには、表面照射型ＣＭＯＳイメージセンサ等の製造プロセスに関して、上部配線金属層のエッチング後に保護酸化膜と保護窒化膜を順に積層し、その後、暗電流を減少させるために、摂氏４００度で水素アニールすることが開示されている。更に、同様に状況で、最上層金属層を形成した後、保護膜を形成して、摂氏４００度から４３５度で水素アニールすることが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−２３３１９号公報
【特許文献２】特開２００９−１３０１１１号公報
【特許文献３】特開２００５−７２２６０号公報
【特許文献４】米国特許公開２００５−８５０８７号公報
【特許文献５】特開２００２−３２４８９９号公報
【特許文献６】特開２００９−１０３８７号公報
【特許文献７】米国特許第７７５４５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
固体撮像素子では、半導体と絶縁膜の界面、たとえば、シリコン−酸化シリコン界面の界面準位やデバイス製造過程で生じたチャージ等の影響により、暗電流が発生し、それが信号ノイズとなり、デバイスの機能、すなわち、撮像品質が劣化するといった問題が発生する。
【０００９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一実施の形態の概要は、表面照射型イメージセンサ部を有する半導体集積回路装置の製造方法において、多層配線層の最下層の配線層を形成した後であって、カラーフィルタ層を形成する前に、フォトダイオードが形成されている半導体ウエハの主面に対して、遠紫外線を照射し、その後、熱処理するものである。
【発明の効果】
【００１２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、前記本願の一実施の形態によれば、イメージセンサ部における暗電流等を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明するためのチップ全体上面回路構成図である。
【図２】図1のＣＭＯＳイメージセンサ領域ＩＳの一例を示す全体回路構成図である。
【図３】図２の画素領域ＰＸの一例を示す全体回路図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例を説明するための図３に対応するデバイスレイアウトの一例を示すレイアウト図である。
【図５】図４のレイアウトにほぼ対応する（見やすくするため、一部の接続構造等を省略している）デバイス断面構造説明図である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）の画素領域ＰＸ（図２及び図３）におけるデバイス構造等の詳細を説明するための図４のＸ−Ｘ’断面に対応するデバイス断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）のパッド形成領域９（図１）におけるデバイス構造等の詳細を説明するためのデバイス断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等を説明するためのウエハ表面におけるチップ領域の配列を示す半導体ウエハの上面部分レイアウト図である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等を説明するための主要プロセスブロックフロー図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（半導体基板処理工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（多層配線層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（多層配線層形成工程）のパッド形成領域９におけるプロセスフロー等を説明するための図７に対応する部分のデバイス断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（パッド層上パッシベーション膜形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（パッド層上パッシベーション膜形成工程）のパッド形成領域９におけるプロセスフロー等を説明するための図７に対応する部分のデバイス断面図である。
【図１５】図９の遠紫外線照射工程１０２ｄに使用する紫外線照射装置５０の一例を示す装置模式断面図である。
【図１６】図９の熱処理工程１０２ｅに使用する熱処理装置６０の一例を示す装置模式断面図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（カラーフィルタ層＆マイクロレンズ層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の画素領域ＰＸ（図２及び図３）におけるデバイス構造等の詳細を説明するための図４のＸ−Ｘ’断面に対応するデバイス断面図である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）のパッド形成領域９（図１）におけるデバイス構造等の詳細を説明するためのデバイス断面図である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の主要製造工程におけるプロセスフロー等を説明するための主要プロセスブロックフロー図である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（裏面支持基板貼り付け工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（遮蔽膜等形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。
【図２３】図２０の遠紫外線照射工程１０２ｄに使用する紫外線照射装置５０の一例を示す装置模式断面図である。
【図２４】図２０の熱処理工程１０２ｅに使用する熱処理装置６０の一例を示す装置模式断面図である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（カラーフィルタ層＆マイクロレンズ層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（パッド開口工程）のパッド形成領域９におけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのプロセスブロックフロー図である。
【図２８】図９及び図２０の遠紫外線照射工程１０２ｄにおいて使用する遠紫外ランプの一例のスペクトル分布図である。
【図２９】図９の遠紫外線照射工程１０２ｄおよび熱処理工程１０２ｅの前と後における画素位置による暗電流分布のプロット図である。
【図３０】図２０の遠紫外線照射工程１０２ｄおよび熱処理工程１０２ｅの前と後における画素位置による白傷個数分布のプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のチップ領域を有する半導体ウエハであって、各チップ領域の前記半導体ウエハの第１の主面内の半導体領域に、表面照射型イメージセンサを構成する多数のフォトダイオードがマトリクス状に形成された前記半導体ウエハを準備する工程；
（ｂ）前記工程（ａ）の後、前記半導体ウエハの前記第１の主面上に、多層配線層を形成する工程；
（ｃ）前記工程（ｂ）の後、前記多層配線層上に、カラーフィルタ層を形成する工程、
ここで、前記工程（ｂ）は、以下の下位工程を含む：
（ｂ１）前記多層配線層を構成する第１の配線層を形成する工程；
（ｂ２）前記工程（ｂ１）の後、前記半導体ウエハの前記第１の主面に対して、遠紫外線を照射する工程；
（ｂ３）前記工程（ｂ２）の後、前記半導体ウエハに対して、熱処理を施す工程。
【００１７】
２．前記項１に記載の半導体集積回路装置の製造方法において、前記遠紫外線は、波長が２５０ｎｍ未満の帯域を有する。
【００１８】
３．前記項１または２に記載の半導体集積回路装置の製造方法において、前記工程（ｂ２）は、減圧雰囲気下で実行される。
【００１９】
４．前記項３に記載の半導体集積回路装置の製造方法において、前記減圧雰囲気の気圧範囲は、１キロパスカル以上、７０キロパスカル未満である。
【００２０】
５．前記項１から４のいずれか一つに記載の半導体集積回路装置の製造方法において、前記熱処理の処理温度の範囲は、摂氏３００度以上、摂氏４５０度未満である。
【００２１】
６．前記項１から５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記熱処理は、水素を主要な還元性ガス成分として含む還元性雰囲気下で実行される。
【００２２】
７．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）多数のチップ領域を有する半導体ウエハであって、各チップ領域に、裏面照射型イメージセンサを構成する多数のフォトダイオードがマトリクス状に配置された前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの第１の主面上に、多層配線層を形成する工程；
（ｃ）前記工程（ａ）および（ｂ）の後、前記半導体ウエハの第２の主面上に、第１の絶縁膜を形成する工程；
（ｄ）前記工程（ｃ）の後、前記第１の絶縁膜上に、遮光膜を成膜する工程；
（ｅ）前記遮光膜をパターニングする工程；
（ｆ）前記工程（ｅ）の後、前記半導体ウエハの前記第２の主面上に、第２の絶縁膜を形成する工程；
（ｇ）前記第２の絶縁膜上に、カラーフィルタ層を形成する工程、
ここで、前記工程（ｆ）は、以下の下位工程を含む：
（ｆ１）前記第２の絶縁膜を成膜する工程；
（ｆ２）少なくとも、前記第２の絶縁膜をパターニングする工程；
（ｆ３）前記工程（ｆ２）の後、前記半導体ウエハの前記第２の主面に対して、遠紫外線を照射する工程；
（ｆ４）前記工程（ｆ３）の後、前記半導体ウエハに対して、熱処理を施す工程。
【００２３】
８．前記項７に記載の半導体集積回路装置の製造方法において、前記遠紫外線は、波長が２５０ｎｍ未満の帯域を有する。
【００２４】
９．前記項または８に記載の半導体集積回路装置の製造方法において、前記工程（ｆ３）は、減圧雰囲気下で実行される。
【００２５】
１０．前記項９に記載の半導体集積回路装置の製造方法において、前記減圧雰囲気の気圧範囲は、１キロパスカル以上、７０キロパスカル未満である。
【００２６】
１１．前記項７から１０のいずれか一つに記載の半導体集積回路装置の製造方法において、前記熱処理の処理温度の範囲は、摂氏３００度以上、摂氏４５０度未満である。
【００２７】
１２．前記項７から１１のいずれか一つに記載の半導体集積回路装置の製造方法において、前記熱処理は、水素を主要な還元性ガス成分として含む還元性雰囲気下で実行される。
【００２８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）の前あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、プリメタル工程から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。なお、厳密な境目は、必要に応じて、微妙に前後することがある。
【００３１】
なお、本願に於いては、便宜上、層間絶縁膜の層に着目して、同一の層間絶縁膜に属する配線とビアを同一の層名を付す。すなわち、第１層埋め込み配線と第２層埋め込み配線の間のビアは第２層ビアである。
【００３２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３３】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３４】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３５】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮ（ＳｉＯＣ，ＳｉＯＣＮ）は、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜や参照光反射促進膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。従って、これらの酸化物と窒化物（炭化物、炭窒化物）の分類は、どちらが主要な要素によって分類される。
【００３６】
窒化シリコン膜等の窒化シリコン系絶縁膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３７】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３８】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３９】
また、「チップ領域」というときは、まだ現実の形状としては顕在化されていない概念段階のもの、すなわち、「チップ領域となるべき領域」も含むものとする。これは、導入直後のウエハにおいては、チップ領域は、まだ顕在化していないからである。
【００４０】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００４１】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００４２】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００４３】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００４４】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４５】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４６】
６．本願において、紫外線の分類は、ほぼ、半導体リソグラフィの例に倣う。したがって、一般の分光学上の分類とは異なる。これは、半導体リソグラフィにおける分類上の着目点と、一般の分光学上の分類上の着目点が異なるからである。また、半導体リソグラフィにおいても、若干、相違がみられるので、本願においては、以下の分類に従う。すなわち、紫外線は、一般の分光学上の可視光の短波長端部から軟エックス線領域に及ぶ。波長でいうと、大略、４４０ｎｍ未満から１０ｎｍ以上の範囲をいう。これらの内、３００ｎｍ以上、４４０ｎｍ未満を「近紫外線」と呼び、２００ｎｍ以上、３００ｎｍ未満を「遠紫外線」と呼ぶ。更に、１００ｎｍ以上、２００ｎｍ未満を「真空紫外線」と呼び、１０ｎｍ以上、１００ｎｍ未満を「極端紫外線」と呼ぶ。
【００４７】
また、ドライエッチングの際に必然的に伴う紫外線の照射は、本願でいう「照射」ではない。これは、半導体プロセスで多用されるドライエッチングの際に、プラズマからの紫外線放射が必然的に存在する（帯域としては、一般に、１００ｎｍ程度から４４０ｎｍ程度に亘る）。このドライエッチングに伴う紫外線放射は、半導体やその界面にダメージを与え、イメージセンサ等においては、ノイズ等の原因となるものである。したがって、これらの紫外線がウエハに照射されることは、本願でいうところの「遠紫外線等の照射」には含まれない。なお、プラズマＣＶＤ等においても、プラズマからの紫外線放射が必然的に存在するので、ドライエッチングの場合と同じである。一方、ウエハに対して紫外線等を照射しながら行われるＣＶＤその他の成膜処理、熱処理、エッチング、表面処理等であって、プラズマからウエハへの紫外線照射を伴わないものにおけるウエハへの紫外線等の照射は、本願でいう「照射」に含まれる場合がある。
【００４８】
また、本願において、「多層配線層」というときは、ボンディングパッドを構成する層、すなわち、パッド層の全部または一部を含む場合と含まない場合の両方の場合がある。言い換えると、多層配線層とは、少なくとも２層以上の配線層（パッド層を除く）から構成されたものをいう。
【００４９】
さらに、本願において、「半導体基板処理工程」というときは、そうでない旨、明記されている場合、または、原理的に、または、文脈等から明らかにそうでない場合を除き、ほぼＦＥＯＬ工程に対応する。すなわち、シリコンウエハ等の準備、不純物ドープ領域（フォトダイオード）の形成、画素領域および制御回路を構成するＮ型およびＰ型ＭＩＳＦＥＴ等のゲート構造の形成、反射防止膜の形成（表面照射型の場合など）等である。なお、これらの部分の一部を半導体基板処理工程以外の工程で、形成し、または、構造、特性等を調整することを排除するものではないことは言うまでもない。
【００５０】
また、本願においては、最終デバイス形態にかかわらず、半導体基板処理工程において、Ｎ型およびＰ型ＭＩＳＦＥＴ等のゲート構造等が形成される半導体基板１ｓ（図５）の主面を「表面」と呼び、その反対側の主面を「裏面」と呼ぶ。これは、イメージセンサ搭載チップには、表面照射型と裏面照射型があるので、最終形態での向きによると、種々の混乱を生じるからである。したがって、裏面照射型イメージセンサ搭載チップのデバイス完成時において、カラーフィルタやマイクロレンズ等が形成されている面は、裏面である。
【００５１】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５２】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５３】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５４】
１．本願の一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例の説明（主に図１から図３）
このセクションでは、ＣＭＯＳイメージセンサを搭載したデジタルカメラ（携帯電話等に搭載されたものを含む）用半導体集積回路チップ等に対応する典型的な構成を例に取り具体的に説明するが、以下の例は、デジタルカメラに限らず、光学的イメージ情報を処理する半導体集積回路装置全般に適用できることは言うまでもない。
【００５５】
このセクションで説明する事項は、以下の全てのセクションで説明する事項のベースとなるものであるので、セクション２以下では、原則として繰り返しの説明は避けることとする。
【００５６】
なお、ここでは、簡単のために、４トランジスタ型画素を例にとり、具体的に説明するが、画素構成は、その他の構成でも、複数画素共有方式でも良い。
【００５７】
また、ここでは、フォトダイオードアレー領域として、マトリクス状に画素を配列したものを例にとり、具体的に説明するが、たとえば、１行おきに半ピッチずつずらせる等して配列しても良い。
【００５８】
更に、以下では、Ｘ−Ｙアドレス型フォトダイオードアレー領域を有するものを例にとり、具体的に説明するが、その他の読み出し形式でも良いことは言うまでもない。
【００５９】
図１は本願の一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明するためのチップ全体上面回路構成図である。図２は図1のＣＭＯＳイメージセンサ領域ＩＳの一例を示す全体回路構成図である。図３は図２の画素領域ＰＸの一例を示す全体回路図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサを有するＣＭＯＳチップの回路構成等一例を説明する。
【００６０】
まず、ＣＭＯＳチップ上の回路構成の一例を図１に示す。図１に示すように、チップ２の第1の主面１ａ（デバイス面、すなわち、第２の主面１ｂの反対の面）上には、フォトダイオードアレー領域ＤＭおよび周辺回路領域ＰＣを有するＣＭＯＳイメージセンサＩＳ（ＣＭＯＳイメージセンサ領域、ＣＭＯＳイメージセンサ回路部）が設けられている。ＣＭＯＳイメージセンサ回路部ＩＳからの出力信号は、たとえば、ＡＤ変換回路領域ＡＤＣ（ＡＤ変換回路部）でデジタル信号に変換され、たとえば、デジタル信号処理回路領域ＤＳＰ（デジタル信号処理回路部）に供給され、必要に応じて、外部に出力される。なお、これらの回路は、たとえば、制御回路領域ＣＣ（制御回路部）によって制御されている。
【００６１】
次に、図１のＣＭＯＳイメージセンサ領域ＩＳの回路構成の一例を図２に示す。図２に示すように、ＣＭＯＳイメージセンサ領域ＩＳには、画素領域ＰＸ（画素）をマトリクス状に配列したフォトダイオードアレー領域ＤＭが設けられている。これらの多数の画素領域ＰＸは、行ごとに、対応する行選択線ＲＬに電気的に接続されており、これらの多数の行選択線ＲＬは、行選択回路領域ＲＳ（行選択回路部）によって制御されている。同様に、これらの多数の画素領域ＰＸは、列ごとに、対応する読み出し線ＣＬに電気的に接続されており、これらの多数の読み出し線ＣＬは、読み出し回路領域ＣＳ（読み出し回路部）に電気的に接続されている。
【００６２】
次に、図２の画素領域ＰＸの回路構成の一例を図３に示す。図３に示すように、画素領域ＰＸ内には、アノードが接地電位に接続されるようになっているフォトダイオードＰＤが設けられており、そのカソードは、転送トランジスタＴＸを介して、浮遊拡散層ＦＤ（浮遊拡散層ノード）に電気的に接続されるようになっている。この転送トランジスタＴＸのオン及びオフは、転送信号Φｔによって制御されている。この浮遊拡散層ＦＤは、リセットトランジスタＲＴを介して、電源Ｖｄｄ（電源電位）と電気的に接続されるようになっており、その制御は、リセット信号Φｒによって行われている。浮遊拡散層ＦＤに移送された信号電荷（信号電位）は、増幅トランジスタＳＦによって増幅され、行選択トランジスタＳＴを介して、読み出し線ＣＬに電気的に接続されるようになっている。
【００６３】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例の説明（主に図４及び図５）
このセクションでは、セクション1で説明した回路構成等を例に取り、画素領域の構造等を具体的に説明する。
【００６４】
このセクションで説明する事項は、以下の全てのセクションで説明する事項のベースとなるものであるので、セクション３以下では、原則として繰り返しの説明は避けることとする。
【００６５】
なお、ここでは、電荷転送型画素を例にとり、具体的に説明するが、その他の形式の画素でも良いことは言うまでもない。
【００６６】
また、ここでは、埋め込みフォトダイオード（Ｐｉｎｎｅｄ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）を有する画素を例にとり、具体的に説明するが、その他の形式の画素でも良いことは言うまでもない。
【００６７】
更に、ここでは、基板および不純物領域の構造に関して、Ｎ型基板を用いたものを例にとり、具体的に説明するが、Ｐ型基板を用いたものでも良いことは言うまでもない。同様に、ここでは、Ｎ型基板にディープＰウエルを形成するものを例にとり、具体的に説明するが、Ｐ型エピタキシ領域を設けるものでも、ディープＰウエルを用いないものでもよいことは言うまでもない。
【００６８】
また、以下では、オンチップマイクロレンズ、カラーフィルタを設けた構造を例にとり、具体的に説明するが、これらのうち全部又は一部を用いないものでもよいことは言うまでもない。また、インナレンズを設けた構造でもよいことは言うまでもない。
【００６９】
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例を説明するための図３に対応するデバイスレイアウトの一例を示すレイアウト図である。図５は図４のレイアウトにほぼ対応する（見やすくするため、一部の接続構造等を省略している）デバイス断面構造説明図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサの画素領域のデバイス構造等の一例を説明する。
【００７０】
図３の画素領域ＰＸの平面レイアウトの一例を図４に示す。図４に示すように、この例に於いては、画素領域ＰＸ内には、複数のアクティブ領域４ａ，４ｂ，４ｃが設けられており、その間は、ＳＴＩ領域３（素子分離領域）で相互に分離されている。
【００７１】
アクティブ領域４ａには、フォトダイオードＰＤおよび転送トランジスタＴＸが設けられており、アクティブ領域４ｂには、リセットトランジスタＲＴ、増幅トランジスタＳＦおよび行選択トランジスタＳＴが設けられている。一方、アクティブ領域４ｃには、接地用コンタクト部７ｇが設けられている。フォトダイオードＰＤの平面形状は、ここでは、ほぼ矩形のものを示したが、矩形に限らず、円形でも、５角形以上の多角形でも良い。
【００７２】
アクティブ領域４ａの右端部近傍には、転送トランジスタＴＸのゲート電極５ａが設けられており、メタル配線とのビア部８ｔを介して、転送信号Φｔ（図３）が供給されるようになっている。
【００７３】
アクティブ領域４ａの右端部には、浮遊拡散層ＦＤおよびメタル配線とのコンタクト部７ｔが設けられており、たとえば、相互接続配線６（第1層銅埋め込み配線）およびメタル配線とのコンタクト部７ｒを介して、リセットトランジスタＲＴと接続されている。この相互接続配線６は、メタル配線とのビア部８ｓを介して、増幅トランジスタＳＦのゲート電極５ｃと接続されており、ゲート電極５ｃとリセットトランジスタＲＴのゲート電極５ｂの間のアクティブ領域４ｂには、電源用コンタクト部７ｄが設けられている。
【００７４】
行選択トランジスタＳＴの読み出し線ＣＬ（図３）とのコンタクト部７ｓと増幅トランジスタＳＦのゲート電極５ｃの間のアクティブ領域４ｂには、行選択トランジスタＳＴのゲート電極５ｄが設けられており、このゲート電極５ｄは、行選択線とのビア部８ｃを介して、行選択線ＲＬ（図３）と電気的に接続されている。
【００７５】
次に、図３に対応して、動作原理がわかりやすいように、画素領域ＰＸの模式的な断面構造を図５に示す。なお、この図では、簡素化のため、図４とは、対応しない部分がある。たとえば、浮遊拡散層ＦＤは、単一の不純物領域で代表させている。図５に示すように、この例に於いては、半導体基板１ｓの第1の主面１ａ側の表面領域には、Ｐ型ディープウエル領域ＤＰよりも高濃度のＰ型ウエル領域ＰＷ１、ＰＷ２が設けられている。Ｐ型ウエル領域ＰＷ１の表面には、リセットトランジスタＲＴまたは転送トランジスタＴＸのソースドレイン領域に対応する高濃度Ｎ型領域ＳＤＮ＋１、ＳＤＮ＋２が設けられている。高濃度Ｎ型領域ＳＤＮ＋２は、リセットの基準電位としての電源電位Ｖｄｄに電気的に接続されている。高濃度Ｎ型領域ＳＤＮ＋１は、浮遊拡散層ＦＤであり、高濃度Ｎ型領域ＳＤＮ＋１と高濃度Ｎ型領域ＳＤＮ＋２の間であって、半導体基板１ｓの第1の主面１ａ上には、ゲート絶縁膜等を介して、リセットトランジスタＲＴのゲート電極５ｂが設けられている。
【００７６】
一方、Ｐ型ウエル領域ＰＷ２の表面には、接地電位Ｇｎｄを供給するための高濃度Ｐ型領域ＳＤＰ＋が設けられている。また、半導体基板１ｓの第1の主面１ａ側の表面領域には、Ｐ型ウエル領域ＰＷ２と境を接するように、フォトダイオードＰＤのＮ型カソード領域１６ｎが設けられており、この例では、Ｐ型ディープウエル領域ＤＰとの間で、ＰＮ接合を構成している。Ｎ型カソード領域１６ｎの表面には、Ｐ型ウエル領域ＰＷ２と電気的に接続された表面Ｐ＋型領域１７ｐがあり、フォトダイオードＰＤへの表面の影響を緩和している。
【００７７】
高濃度Ｎ型領域ＳＤＮ＋１とＮ型カソード領域１６ｎの間であって、半導体基板１ｓの第1の主面１ａ上には、ゲート絶縁膜等を介して、転送トランジスタＴＸのゲート電極５ａが設けられている。
【００７８】
動作時には、Ｎ型基板領域１ｎは、電源電位Ｖｄｄに電気的に接続されており、Ｐ型ディープウエル領域ＤＰ、Ｐ型ウエル領域ＰＷ１、ＰＷ２および表面Ｐ＋型領域１７ｐは、接地電位Ｇｎｄに電気的に接続されている。従って、フォトダイオードＰＤを構成するＰＮ接合は、逆バイアスされている。
【００７９】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）の画素領域およびパッド形成領域におけるデバイス構造等の詳細の説明（主に図６および図７）
このセクションでは、本願の前記一実施の形態の半導体集積回路装置の製造方法における製造プロセスを説明する前提として、その完成状態のデバイス構造の一例を説明する。ＣＭＯＳイメージセンサ搭載チップのようなイメージセンサ搭載チップでは、フォトダイオードアレー領域ＤＭ（図１）等と、制御回路領域ＣＣ（図１）等の非フォトダイオードアレー領域で、断面構造が一部異なっているので、以下では、非フォトダイオードアレー領域の一例として、パッド形成領域９（図１）を例にとり説明する。
【００８０】
なお、実際の半導体デバイスの積層構造は非常に複雑であるので、以下の説明（対象とする図）では、主要な膜のみを示し、一部の膜を非表示とした。
【００８１】
図６は本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）の画素領域ＰＸ（図２及び図３）におけるデバイス構造等の詳細を説明するための図４のＸ−Ｘ’断面に対応するデバイス断面図である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）のパッド形成領域９（図１）におけるデバイス構造等の詳細を説明するためのデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法によるＣＭＯＳイメージセンサ（表面照射型）の画素領域およびパッド形成領域におけるデバイス構造等の詳細を説明する。
【００８２】
半導体チップ２の断面を図６（画素領域ＰＸ）および図７（パッド形成領域９）に示す。図６および図７に示すように、たとえば、半導体基板１ｓ（たとえば、Ｎ型単結晶シリコン基板）の主要部は、たとえば、Ｎ型単結晶シリコン基板領域１ｎ（Ｎ型基板領域）で構成されている。
【００８３】
画素領域ＰＸにおいては、半導体基板１ｓの表面１ａ（第1の主面）すなわち、裏面１ｂ（第２の主面）と反対側の主面内には、たとえば、Ｐ型ディープウエル領域ＤＰが設けられている。このＰ型ディープウエル領域ＤＰの表面近傍には、フォトダイオードＰＤが設けられている。更に、Ｐ型ディープウエル領域ＤＰの表面上には、たとえば、反射防止膜ＡＲが設けられている。この反射防止膜ＡＲとしては、たとえば、窒化シリコン膜および酸化シリコン膜の積層膜を好適なものとして例示することができる。
【００８４】
一方、パッド形成領域９においては、半導体基板１ｓの表面１ａ上には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域等の素子分離領域３を構成する酸化シリコン膜等を主要な構成要素とするフィールド絶縁膜が設けられている。
【００８５】
画素領域ＰＸの反射防止膜ＡＲ上、および、パッド形成領域９のフィールド絶縁膜３上には、たとえば、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成要素とするプリメタル（Ｐｒｅｍｅｔａｌ）絶縁膜２０が設けられている。このプリメタル絶縁膜２０上には、たとえば、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成要素とする第１層配線層主絶縁膜２１が設けられている。この第１層配線層主絶縁膜２１内には、たとえば、銅系シングルダマシン配線等の第１層メタル配線ＷＭ１が埋め込まれている。このように、第１層配線層主絶縁膜２１、第１層メタル配線ＷＭ１等により、第１の配線層４１が構成されている。
【００８６】
この第１の配線層４１上には、たとえば、ＳｉＣＮ膜等の窒化シリコン系バリア絶縁膜等から構成された第１層メタル配線上絶縁性バリア膜３１が設けられている。この第１層メタル配線上絶縁性バリア膜３１上には、たとえば、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成要素とする第２層配線層主絶縁膜２２が設けられている。この第２層配線層主絶縁膜２２内には、たとえば、銅系デュアルダマシン配線等の第２層メタル配線ＷＭ２が埋め込まれている。このように、第２層配線層主絶縁膜２２、第２層メタル配線ＷＭ２等により、第２の配線層４２が構成されている。
【００８７】
この第２の配線層４２上には、たとえば、ＳｉＣＮ膜等の窒化シリコン系バリア絶縁膜等から構成された第２層メタル配線上絶縁性バリア膜３２が設けられている。この第２層メタル配線上絶縁性バリア膜３２上には、たとえば、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成要素とする第３層配線層主絶縁膜２３が設けられている。この第３層配線層主絶縁膜２３内には、たとえば、銅系デュアルダマシン配線等の第３層メタル配線ＷＭ３が埋め込まれている。このように、第３層配線層主絶縁膜２３、第３層メタル配線ＷＭ３等により、第３の配線層４３が構成されている。ここで、画素領域ＰＸにおいては、第３層メタル配線ＷＭ３は、たとえば、光遮蔽膜としても使用されている。
【００８８】
この第３の配線層４３上には、たとえば、ＳｉＣＮ膜等の窒化シリコン系バリア絶縁膜等から構成された第３層メタル配線上絶縁性バリア膜３３が設けられている。この第３層メタル配線上絶縁性バリア膜３３上には、たとえば、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成要素とするパッド層下絶縁膜１１が設けられている。
【００８９】
パッド形成領域９において、たとえば、第３層メタル配線上絶縁性バリア膜３３およびパッド層下絶縁膜１１には、パッド層ビアホール１０が設けられている。パッド層下絶縁膜１１上、およびパッド層ビアホール１０内には、ボンディングパッド１９（パッド層メタル配線）が設けられている。このボンディングパッド１９としては、たとえば、下層の窒化チタン膜、中層主要部のアルミニウム系配線膜、上層の窒化チタン膜等から構成された多層金属膜を好適なものとして例示することができる。
【００９０】
パッド形成領域９のパッド層下絶縁膜１１上、パッド開口１８を除くボンディングパッド１９上、および、
画素領域ＰＸのパッド層下絶縁膜１１上には、パッド層上パッシベーション膜１２が設けられている。このパッド層上パッシベーション膜１２としては、たとえば、下層の比較的薄い酸化シリコン膜等の酸化シリコン系絶縁膜、上層の比較的厚い窒化シリコン膜等の窒化シリコン系絶縁膜等から構成された多層絶縁膜を好適なものとして例示することができる。なお、この例においては、たとえば、プリメタル絶縁膜２０あたりから、パッド層上パッシベーション膜１２あたりまでが、多層配線層ＭＷである。なお、パッド開口１８部分では、通常、ボンディングパッド１９を構成する上層の窒化チタン膜は、除去されている。
【００９１】
画素領域ＰＸのパッド層上パッシベーション膜１２上には、たとえば、カラーフィルタ層１４が設けられており、その上には、たとえば、マイクロレンズ層１５が設けられている。これらのカラーフィルタ層１４およびマイクロレンズ層１５は、通常、フォトダイオードアレー領域ＤＭ（図１）の部分の全体に設けられる。
【００９２】
なお、パッド層上パッシベーション膜１２とカラーフィルタ層１４の間に、たとえば、窒化シリコン膜等によるインナレンズ層を挿入してもよい。この場合は、通常、その上に、たとえば、ポリイミド樹脂等の平坦化膜を塗布して、表面を平坦化する。また、パッド層上パッシベーション膜１２を構成する窒化シリコン膜により、インナレンズ層を構成してもよい。
【００９３】
また、パッド層メタル配線は、アルミニウム系非埋め込み配線のほか、例えば、銅系埋め込み配線としてもよい。
【００９４】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等の説明（主に図８から図１７）
このセクションでは、セクション１から３で説明したデバイス構造を例にとり、本願の前記一実施の形態の半導体集積回路装置の製造方法の主要プロセスを説明するが、デバイス構造は、この構造に限らず、いかなる構造でもよいことは言うまでもない。また、以下のプロセスは一例であって、工程の順序、ある処理を適用するタイミング、具体的処理方法等は、必要に応じて、変更可能であることは言うまでもない。
【００９５】
また、このセクションで説明する事項は、他の製法においても、そのまま、または、ほぼそのまま適用できるので、同様の部分については、原則として、繰り返さないものとする。
【００９６】
また、以下のプロセスの説明では、画素領域ＰＸ（図２、図１０、図１１、図１３および図１７）を中心に説明し、特に必要なときは、パッド形成領域９（図１、図１２及び図１４）を合わせて説明する。
【００９７】
図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等を説明するためのウエハ表面におけるチップ領域の配列を示す半導体ウエハの上面部分レイアウト図である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等を説明するための主要プロセスブロックフロー図である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（半導体基板処理工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（多層配線層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（多層配線層形成工程）のパッド形成領域９におけるプロセスフロー等を説明するための図７に対応する部分のデバイス断面図である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（パッド層上パッシベーション膜形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（パッド層上パッシベーション膜形成工程）のパッド形成領域９におけるプロセスフロー等を説明するための図７に対応する部分のデバイス断面図である。図１５は図９の遠紫外線照射工程１０２ｄに使用する紫外線照射装置５０の一例を示す装置模式断面図である。図１６は図９の熱処理工程１０２ｅに使用する熱処理装置６０の一例を示す装置模式断面図である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の製造工程中（カラーフィルタ層＆マイクロレンズ層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図６に対応する部分のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるＣＭＯＳイメージセンサ（表面照射型）の主要製造工程におけるプロセスフロー等を説明する。
【００９８】
まず、図８に示すように、たとえば、３００Φ程度の直径を有するＮ型単結晶シリコンウエハ１（半導体ウエハ）を準備する（厚さは、たとえば、８００ｎｍ程度）。ウエハ１の表面１ａ（第1の主面）上には、マトリクス状（直交格子状）に、チップ領域２が設けられている。なお、ウエハ１の直径は、３００Φ程度に限らず、４５０Φ程度でも、２００Φ程度でも、それ以外でもよいことは、言うまでもない。また、ウエハ１の導電型は、Ｎ型に限らず、必要に応じて、Ｐ型でもよい。また、ウエハ１の形態は、単結晶シリコンウエハ、すなわち、非エピタキシャルウエハに限らず、エピタキシャルウエハでもよい。
【００９９】
次に、図９に示すフローに従って、順次、製造工程を説明する。図９の半導体基板処理工程１０１の完了時のデバイス断面を図１０（画素領域）に示す。図１０に示すように、ウエハ１（１ｓ）の表面１ａ内に、たとえば、イオン注入等により、選択的に、Ｐ型ディープウエル領域ＤＰを形成する。次に、たとえば、イオン注入等を組み合わせて、Ｐ型ディープウエル領域ＤＰの表面又はその近傍にフォトダイオードＰＤを形成する。次に、ウエハ１（１ｓ）の表面１ａ上に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、反射防止膜ＡＲを成膜する。反射防止膜ＡＲ（たとえば、厚さ９０ｎｍ程度）としては、たとえば、窒化シリコン膜、酸化シリコン膜等から構成された多層膜等を好適なものとして、例示することができる。
【０１００】
その後、必要に応じて、例えば、通常のリソグラフィにより、不要な部分の反射防止膜ＡＲを除去する。
【０１０１】
次に、図９の多層配線層形成工程１０２を説明する。図１１（画素領域）および図１２（パッド形成領域）に示すように、反射防止膜ＡＲおよびフィールド絶縁膜３上に、たとえば、ＣＶＤ等により、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成膜とするプリメタル絶縁膜２０（厚さは、たとえば、２５０ｎｍ程度）を成膜する。プリメタル絶縁膜２０としては、たとえば、ＨＤＰ（ＨＩｇｈＤｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＳｉＯ２膜を好適なものとして例示することができる。なお、フィールド絶縁膜３は、たとえば、図９の半導体基板処理工程１０１内において、形成される。
【０１０２】
次に、プリメタル絶縁膜２０上に、たとえば、プラズマＣＶＤ等により、ＳｉＯＣ膜等の酸化シリコン系絶縁膜を主要な構成膜とする第１層配線層主絶縁膜２１（厚さは、たとえば、１７０ｎｍ程度）を成膜する。次に、第１層配線層主絶縁膜２１内に、たとえば、シングルダマシン法等により、銅埋め込み配線等の第１層メタル配線ＷＭ１を埋め込む（図９の第１層埋め込み配線層形成工程１０２ａ）。次に、たとえば、プラズマＣＶＤ等により、たとえば、ＳｉＣＮ膜等の窒化シリコン系絶縁膜を主要な構成膜とする第１層メタル配線上絶縁性バリア膜３１（厚さは、たとえば、３０ｎｍ程度）を成膜する。
【０１０３】
次に、第１層メタル配線上絶縁性バリア膜３１上に、たとえば、プラズマＣＶＤ等により、ＳｉＯＣ等の酸化シリコン系絶縁膜を主要な構成膜とする第２層配線層主絶縁膜２２（厚さは、たとえば、３５０ｎｍ程度）を成膜する。次に、第２層配線層主絶縁膜２２内に、たとえば、デュアルダマシン法等により、銅埋め込み配線等の第２層メタル配線ＷＭ２を埋め込む。次に、たとえば、プラズマＣＶＤ等により、たとえば、ＳｉＣＮ膜等の窒化シリコン系絶縁膜を主要な構成膜とする第２層メタル配線上絶縁性バリア膜３２（厚さは、たとえば、３０ｎｍ程度）を成膜する。
【０１０４】
次に、第２層メタル配線上絶縁性バリア膜３２上に、たとえば、プラズマＣＶＤ等により、ＳｉＯＣ膜等の酸化シリコン系絶縁膜を主要な構成膜とする第３層配線層主絶縁膜２３（厚さは、たとえば、６００ｎｍ程度）を成膜する。次に、第３層配線層主絶縁膜２３内に、たとえば、デュアルダマシン法等により、銅埋め込み配線等の第３層メタル配線ＷＭ３を埋め込む（図９の最上層埋め込み配線層形成工程１０２ｂ）。次に、たとえば、プラズマＣＶＤ等により、たとえば、ＳｉＣＮ膜等の窒化シリコン系絶縁膜を主要な構成膜とする第３層メタル配線上絶縁性バリア膜３３（厚さは、たとえば、８０ｎｍ程度）を成膜する。次に、第３層メタル配線上絶縁性バリア膜３３上に、たとえば、プラズマＣＶＤ等により、酸化シリコン膜等の酸化シリコン系絶縁膜を主要な構成膜とするパッド層下絶縁膜１１（厚さは、たとえば、３００ｎｍ程度）を成膜する。
【０１０５】
次に、図１４（パッド形成領域）に示すように、パッド層下絶縁膜１１および第３層メタル配線上絶縁性バリア膜３３に、たとえば、異方性ドライエッチング等により、パッド層ビアホール１０を形成する。次に、パッド層下絶縁膜１１上、および、パッド層ビアホール１０内に、たとえば、スパッタリング成膜等により、アルミニウム系メタル膜等（たとえば、上下の窒化チタン膜）を成膜し、例えば、通常のリソグラフィにより、パターニングすることで、ボンディングパッド１９（パッド層メタル配線）を形成する。なお、アルミニウム系メタル膜の厚さは、たとえば、８００ｎｍ程度、上下の窒化チタン膜の厚さは、たとえば、各５０ｎｍ程度を好適なものとして例示することができる。
【０１０６】
次に、図１３（画素領域）および図１４（パッド形成領域）に示すように、パッド層下絶縁膜１１上および、ボンディングパッド１９上に、たとえば、プラズマＣＶＤ等により、たとえば、窒化シリコン膜等の窒化シリコン系絶縁膜を主要な構成膜とするパッド層上パッシベーション膜１２（厚さは、たとえば、４００ｎｍ程度）を成膜する。なお、本願においては、パッド層上パッシベーション膜１２のように、窒化シリコン系絶縁膜を主要な構成膜とする絶縁膜を「ガラスコート膜」と呼ぶ場合がある。
【０１０７】
次に、たとえば、異方性ドライエッチング等により、ボンディングパッド１９上に、パッド開口１８（幅は、たとえば、１００マイクロメートル程度）を形成する。パッド層下絶縁膜１１の成膜からパッド開口１８の形成までが、たとえば、図９のパッド配線層形成工程１０２ｃである。
【０１０８】
次に、たとえば、図１５に示すような紫外線照射装置５０を用いて、図９の遠紫外線照射工程１０２ｄを実行する。図１５に基づいて、紫外線照射装置５０および遠紫外線照射工程１０２ｄの概要を説明する。図１５に示すように、遠紫外線照射工程１０２ｄの際、被処理ウエハ１は、たとえば、その表面１ａを上に向けて、ウエハ処理室５３内に設けられたウエハステージ５５上に設置されている。ウエハ処理室５３の上方には、透明隔壁５１（たとえば、石英ガラスなど）を介して、ランプ室５２が設けられており、ランプ室５２内には、たとえば、複数の遠紫外線ランプ５４が設置されている。なお、光源としてのランプは、遠紫外線ランプに限らず、通常の紫外線を発光するランプであってもよい。遠紫外線照射処理においては、たとえば、ガス供給口５６を介して、遠紫外線照射処理用雰囲気ガス５７がウエハ処理室５３に供給され、真空ポンプ５９を有する真空排気系５８を介して、外部に排気され、ウエハ処理室５３は、例えば、所定の減圧状態に保持される。なお、減圧状態は、もちろん、必須ではない。
【０１０９】
なお、遠紫外線照射処理の条件の一例を示すと、以下のごとくである。すなわち、たとえば、光源：遠紫外線ランプ（詳細は図２８参照）、放射強度：２０００ワット/ｍ２程度、照射時間：３００秒程度、ウエハ表面温度：常温（照射時には、数十度程度温度が上昇する場合がある）、処理室の気圧：１３キロパスカル程度、ガス雰囲気：窒素である。
【０１１０】
なお、遠紫外線照射処理は、パッド層上パッシベーション膜１２の形成後に実施するのが、プロセス的には簡便であるが、たとえば、パッド層上パッシベーション膜１２の成膜前やそれ以前、または、パッド層上パッシベーション膜１２の形成の途中等（たとえば、下層の酸化シリコン膜成膜後で上層の窒化シリコン膜成膜前等）に実施してもよい。このような先行遠紫外線照射処理の方が、欠陥等の回復効果が大きいと考えられる。一方、ガラスコート膜等の成膜後に、熱処理工程１０２ｅとともに前後して実施する場合は、工程の簡略化に有効である。
【０１１１】
次に、たとえば、図１６に示すような熱処理装置６０を用いて、図９の熱処理工程１０２ｅを実行する。図１６に基づいて、熱処理装置６０および熱処理工程１０２ｅの概要を説明する。図１６に示すように、熱処理工程１０２ｅの際、被処理ウエハ１は、たとえば、その表面１ａを上に向けて、ウエハ処理室５３内に設けられたウエハステージ５５上に設置されている。ウエハ処理室５３の上方には、透明隔壁５１（たとえば、石英ガラスなど）を介して、ランプ室５２が設けられており、ランプ室５２内には、たとえば、複数の加熱ランプ６４（例えば、赤外線ランプ）が設置されている。遠紫外線照射処理後の熱処理においては、たとえば、ガス供給口５６を介して、熱処理用雰囲気ガス５７がウエハ処理室５３に供給され、真空ポンプ５９を有する真空排気系５８を介して、外部に排気され、ウエハ処理室５３は、例えば、常圧状態に保持される。なお、常圧状態は、もちろん、必須ではない。
【０１１２】
なお、熱処理工程の条件の一例を示すと、以下のごとくである。すなわち、たとえば、ウエハ表面温度：摂氏４２０度程度、処理室の気圧：常圧、ガス雰囲気：水素フォーミングガス（窒素９５％、水素５％程度）、熱処理時間：３０分程度である。
【０１１３】
なお、この熱処理工程は、パッド層上パッシベーション膜１２の形成後に実施するのが、欠陥等の回復の観点から有効であるが、パッド層上パッシベーション膜１２の成膜前やそれ以前、または、パッド層上パッシベーション膜１２の形成の途中等（たとえば、下層の酸化シリコン膜成膜後で上層の窒化シリコン膜成膜前等）に実施してもよい。また、パッド層上パッシベーション膜１２が、たとえば、下層の酸化シリコン膜、中層の窒化シリコン膜および上層の酸化シリコン膜から構成される場合は、たとえば、窒化シリコン膜と上層の酸化シリコン膜の成膜の間に実施してもよい。
【０１１４】
紫外線照射工程および、紫外線照射後熱処理工程の後、図１７に示すように、画素領域において、たとえば、パッド層上パッシベーション膜１２上に、カラーフィルタ層１４が形成される（図９のカラーフィルタ層形成工程１２１）。次に、画素領域において、カラーフィルタ層１４上に、マイクロレンズ層１５が形成される（図９のマイクロレンズ層形成工程１２２）。
【０１１５】
その後、必要に応じて、ウエハ１の裏面１ｂ対して、ウエハ薄膜化処理（必要に応じて裏面研削処理、裏面ＣＭＰ処理、裏面エッチング処理等から構成される）が実行され、薄膜化処理がされたウエハ１の裏面は、たとえば、ダイシングテープ等に張り付けられた状態で、ダイシング処理等が施され、個々のチップ２に分割される。その後、必要に応じて、組み立て処理（たとえば、チップボンディング、ワイヤボンディング、封止等）が施される。
【０１１６】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の画素領域およびパッド形成領域におけるデバイス構造等の詳細の説明（主に図１８および図１９）
このセクションで説明する例は、セクション１から４（基本例すなわち表面照射型イメージセンサ）で説明した例のデバイス構造に関する変形例（裏面照射型イメージセンサ）であるので、基本的な部分の構造（材料、寸法その他）は、ほぼ同一である。したがって、以下の説明では、原則として、異なる部分のみを中心に説明する。なお、以下の図１８は図６に対応し、図１９は図７に対応する。
【０１１７】
図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の画素領域ＰＸ（図２及び図３）におけるデバイス構造等の詳細を説明するための図４のＸ−Ｘ’断面に対応するデバイス断面図である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）のパッド形成領域９（図１）におけるデバイス構造等の詳細を説明するためのデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の画素領域およびパッド形成領域におけるデバイス構造等の詳細を説明する。
【０１１８】
図１８（画素領域）及び図１９（パッド形成領域）に示すように、パッケージ基板３９（配線基板）の上面上は、たとえば、ダイボンディング剤層３８を介して、たとえば、パッド層下絶縁膜１１となっている。パッド層下絶縁膜１１上は、第３層メタル配線上絶縁性バリア膜３３となっており、第３層メタル配線上絶縁性バリア膜３３上は、第３層配線層主絶縁膜２３となっている。この第３層配線層主絶縁膜２３中には、第３層メタル配線ＷＭ３が埋め込まれている。ただし、第３層配線層主絶縁膜２３中における第３層メタル配線ＷＭ３の位置が、図６の場合と、上下反対になっている（以下同じ）。
【０１１９】
第３層配線層主絶縁膜２３上は、第２層メタル配線上絶縁性バリア膜３２となっており、第２層メタル配線上絶縁性バリア膜３２上は、第２層配線層主絶縁膜２２となっている。この第２層配線層主絶縁膜２２中には、第２層メタル配線ＷＭ２が埋め込まれている。
【０１２０】
第２層配線層主絶縁膜２２上は、第１層メタル配線上絶縁性バリア膜３１となっており、第１層メタル配線上絶縁性バリア膜３１上は、第１層配線層主絶縁膜２１となっている。この第１層配線層主絶縁膜２１中には、第１層メタル配線ＷＭ１が埋め込まれている。
【０１２１】
第１層配線層主絶縁膜２１上、および第１層メタル配線ＷＭ１上は、プリメタル絶縁膜２０となっている。この例では、プリメタル絶縁膜２０は、Ｎ型単結晶シリコン基板１ｓ（半導体基板）となっている。この半導体基板１ｓ中には、フォトダイオードＰＤが設けられている。
【０１２２】
半導体基板１ｓの裏面１ｂ（第２の主面）上には、たとえば、反射防止膜ＡＲが設けられている。この反射防止膜ＡＲ上には、遮蔽メタル膜下絶縁膜２６（遮光膜下絶縁膜）が設けられている。遮蔽メタル膜下絶縁膜２６上には、たとえば、遮蔽メタル膜２５（遮光膜）が設けられている。この遮蔽メタル膜２５上、および、遮蔽メタル膜下絶縁膜２６上には、たとえば、遮蔽メタル膜上パッシベーション膜２７（遮光膜上パッシベーション膜）が設けられている。この遮蔽メタル膜上パッシベーション膜２７上には、たとえば、有機平坦化絶縁膜２４（例えば、ポリイミド系樹脂膜）が設けられている。
【０１２３】
さらに、画素領域ＰＸにおいては、この有機平坦化絶縁膜２４上に、たとえば、カラーフィルタ層１４およびマイクロレンズ層１５が設けられている。
【０１２４】
一方、パッド形成領域９（パッド部）においては、チップ２の裏面１ｂ側から、第３層メタル配線ＷＭ３から構成されたボンディングパッド１９に至るパッド開口１８が設けられている。
【０１２５】
なお、この例においては、たとえば、プリメタル絶縁膜２０あたりからパッド層下絶縁膜１１あたりまでが、多層配線層ＭＷである。
【０１２６】
また、たとえば、遮蔽メタル膜上パッシベーション膜２７と有機平坦化絶縁膜２４の間に、たとえば、窒化シリコン膜等によるインナレンズ層を挿入してもよい。この場合は、通常、その上に、たとえば、ポリイミド樹脂等の平坦化膜を塗布して、表面を平坦化する。また、遮蔽メタル膜上パッシベーション膜２７を構成する窒化シリコン膜により、インナレンズ層を構成してもよい。
【０１２７】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の主要製造工程におけるプロセスフロー等の説明（主に図２０から図２６）
このセクションで説明する例は、セクション４で説明した製法の変形例であり、デバイス構造の一部が異なり、それに伴って、プロセスフローが一部異なるほか、基本的な部分は、同一またはほぼ同一であるから、以下では、原則として、異なる部分のみを主に説明する。
【０１２８】
図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の主要製造工程におけるプロセスフロー等を説明するための主要プロセスブロックフロー図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（裏面支持基板貼り付け工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（遮蔽膜等形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。図２３は図２０の遠紫外線照射工程１０２ｄに使用する紫外線照射装置５０の一例を示す装置模式断面図である。図２４は図２０の熱処理工程１０２ｅに使用する熱処理装置６０の一例を示す装置模式断面図である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（カラーフィルタ層＆マイクロレンズ層形成工程）の画素領域ＰＸにおけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の製造工程中（パッド開口工程）のパッド形成領域９におけるプロセスフロー等を説明するための図１８に対応する部分のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法の変形例によるＣＭＯＳイメージセンサ（裏面照射型）の主要製造工程におけるプロセスフロー等を説明する。
【０１２９】
まず、図１０及び図１２と同様に、ウエハ１の表面１ａ（第1の主面）側に、フォトダイオードＰＤ（図２０の半導体基板処理工程１０１）、多層配線層ＭＷ（多層配線層形成工程１０２）等を形成する。ただし、この場合、ウエハ１の表面１ａには、通常、反射防止膜ＡＲを設けない。なお、フォトダイオードＰＤ等の形成は、このタイミングに限らず、のちの適当なタイミングで形成してもよい。
【０１３０】
図２１に示すように、たとえば、多層配線層ＭＷのパッド層下絶縁膜１１が形成されると、ウエハ１を表裏反転させ、たとえば、ウエハ１の表面１ａ（第1の主面）に接着剤層２８を介してサポート基板２９を張り付けた状態（図２０の支持基板貼り付け工程１０３）で、ウエハ１の裏面１ｂ（第２の主面）に対して、必要に応じて、裏面研削、ＣＭＰ処理、ケミカルエッチ処理等を施す。これにより、ウエハ１の半導体基板１ｓ部分の厚さを、たとえば、数マイクロメートル程度まで薄くする（図２０の裏面研削工程１０４）。
【０１３１】
次に、図２２に示すように、ウエハ１の裏面１ｂ（第２の主面）上に、たとえば、プラズマＣＶＤ等により、反射防止膜ＡＲ（たとえば、厚さ９０ｎｍ程度）を成膜する。反射防止膜ＡＲとしては、たとえば、窒化シリコン膜、酸化シリコン膜等から構成された多層膜等を好適なものとして、例示することができる。
【０１３２】
次に、反射防止膜ＡＲ上に、たとえば、プラズマＣＶＤ等により、酸化シリコン系絶縁膜（たとえば、ＴＥＯＳ−ＳｉＯ２膜）等を、遮蔽メタル膜下絶縁膜２６（遮光膜下絶縁膜）として成膜する（図２０の遮光膜下絶縁膜成膜工程１０５）。遮蔽メタル膜下絶縁膜２６の厚さとしては、たとえば、２００ｎｍ程度を好適なものとして例示することができる。
【０１３３】
次に、遮蔽メタル膜下絶縁膜２６上に、たとえば、スパッタリング成膜等により、遮蔽メタル膜２５（遮光膜）を成膜（たとえば、厚さ２００ｎｍ程度）し（図２０の遮光膜成膜工程１０６）、例えば、通常のリソグラフィにより、パターニングする（図２０の遮光膜加工工程）。遮蔽メタル膜２５としては、アルミニウム膜、タングステン膜等の金属膜を好適なものとして、例示することができる。なお、遮蔽メタル膜２５の成膜方法としては、スパッタリング成膜に限らず、ＣＶＤでもよいことは言うまでもない。なお、遮蔽メタル膜の材料としては、アルミニウム、タングステンのほか銅やその他の金属であってもよい。また、光遮蔽効果のある膜であれば、金属以外（たとえば、金属酸化物、金属窒化物等）でもよい。
【０１３４】
次に、遮蔽メタル膜２５上、および、遮蔽メタル膜下絶縁膜２６上に、たとえば、プラズマＣＶＤ等により、酸化シリコン系絶縁膜（たとえば、ＴＥＯＳ−ＳｉＯ２膜）等を、遮蔽メタル膜上パッシベーション膜２７（遮光膜上パッシベーション膜）として成膜する（図２０の遮光膜上絶縁膜成膜工程１０８）。遮蔽メタル膜上パッシベーション膜２７の厚さとしては、たとえば、５００ｎｍ程度を好適なものとして例示することができる。こののち、必要に応じて、平坦化処理を実行する。この平坦化処理としては、たとえば、ＣＭＰ処理を好適なものとして例示することができる。もちろん、この平坦化処理は必須ではない。
【０１３５】
なお、遮蔽メタル膜上パッシベーション膜２７としては、酸化シリコン系絶縁膜の単層膜のほか、たとえば、窒化シリコン膜のような窒化シリコン系絶縁膜に単層膜、下層の酸化シリコン膜（酸化シリコン系絶縁膜）と上層の窒化シリコン膜（窒化シリコン系絶縁膜）等から構成された複合膜であってもよい。
【０１３６】
次に、たとえば、図２３に示すような紫外線照射装置５０を用いて、図２０の遠紫外線照射工程１０２ｄを実行する。図２３に基づいて、紫外線照射装置５０および遠紫外線照射工程１０２ｄの概要を説明する。図２３に示すように、遠紫外線照射工程１０２ｄの際、被処理ウエハ１は、たとえば、その裏面１ｂを上に向けて、ウエハ処理室５３内に設けられたウエハステージ５５上に設置されている。ウエハ処理室５３の上方には、透明隔壁５１（たとえば、石英ガラスなど）を介して、ランプ室５２が設けられており、ランプ室５２内には、たとえば、複数の遠紫外線ランプ５４が設置されている。遠紫外線照射処理においては、たとえば、ガス供給口５６を介して、遠紫外線照射処理用雰囲気ガス５７がウエハ処理室５３に供給され、真空ポンプ５９を有する真空排気系５８を介して、外部に排気され、ウエハ処理室５３は、例えば、所定の減圧状態に保持される。なお、減圧状態は、もちろん、必須ではない。
【０１３７】
なお、遠紫外線照射処理の条件の一例を示すと、以下のごとくである。すなわち、たとえば、光源：遠紫外線ランプ図２８）、放射強度：２０００ワット/ｍ２程度、照射時間：３００秒程度、ウエハ裏面温度：常温（照射時には、数十度程度温度が上昇する場合がある）、処理室の気圧：１３キロパスカル程度、ガス雰囲気：窒素である。
【０１３８】
遠紫外線照射処理のタイミングとしては、遮蔽メタル膜上パッシベーション膜２７の成膜後に、熱処理工程１０２ｅとともに実施するのが、プロセス的に簡便であるが、その他のタイミングで実施してもよい。たとえば、遮蔽メタル膜上パッシベーション膜２７の成膜前に実施すると、欠陥等の回復の観点から特に有効である。また、遮蔽メタル膜上パッシベーション膜２７は複合膜の場合は、その成膜の途中、たとえば、下層の酸化シリコン膜（酸化シリコン系絶縁膜）と上層の窒化シリコン膜（窒化シリコン系絶縁膜）の成膜の間に実施してもよい。
【０１３９】
次に、たとえば、図２４に示すような熱処理装置６０を用いて、図２０の熱処理工程１０２ｅを実行する。図２４に基づいて、熱処理装置６０および熱処理工程１０２ｅの概要を説明する。図１６に示すように、熱処理工程１０２ｅの際、被処理ウエハ１は、たとえば、その裏面１ｂを上に向けて、ウエハ処理室５３内に設けられたウエハステージ５５上に設置されている。ウエハ処理室５３の上方には、透明隔壁５１（たとえば、石英ガラスなど）を介して、ランプ室５２が設けられており、ランプ室５２内には、たとえば、複数の加熱ランプ６４（例えば、赤外線ランプ）が設置されている。遠紫外線照射処理後の熱処理においては、たとえば、ガス供給口５６を介して、熱処理用雰囲気ガス５７がウエハ処理室５３に供給され、真空ポンプ５９を有する真空排気系５８を介して、外部に排気され、ウエハ処理室５３は、例えば、常圧状態に保持される。なお、常圧状態は、もちろん、必須ではない。
【０１４０】
なお、熱処理工程の条件の一例を示すと、以下のごとくである。すなわち、たとえば、ウエハ裏面温度：摂氏４２０度程度、処理室の気圧：常圧、ガス雰囲気：水素フォーミングガス（窒素９５％、水素５％程度）、熱処理時間：３０分程度である。
【０１４１】
なお、この熱処理工程のタイミングとしては、遮蔽メタル膜上パッシベーション膜２７の成膜後に実施するのが、欠陥等の回復の観点から有効であるが、その他のタイミングで実施してもよい。たとえば、遮蔽メタル膜上パッシベーション膜２７の成膜前や、遮蔽メタル膜上パッシベーション膜２７（複合膜）の成膜途中で実施してもよい。途中実施の場合とは、たとえば、遮蔽メタル膜上パッシベーション膜２７が、下層の酸化シリコン膜（酸化シリコン系絶縁膜）、中層の窒化シリコン膜（窒化シリコン系絶縁膜）、上層の酸化シリコン膜（酸化シリコン系絶縁膜）等から構成される場合、たとえば、窒化シリコン膜と上層の酸化シリコン膜の成膜の間に実施してもよい。
【０１４２】
紫外線照射工程および、紫外線照射後熱処理工程の後、図２５及び図２６に示すように、画素領域およびパッド形成領域において、たとえば、ポリイミド系樹脂膜等を、例えば、塗布により、成膜することにより、有機平坦化絶縁膜２４（厚さは、例えば、８００ｎｍ程度）を形成する。
【０１４３】
次に、図２５に示すように、画素領域において、たとえば、有機平坦化絶縁膜２４上に、カラーフィルタ層１４が形成される（図２０のカラーフィルタ層形成工程１２１）。次に、画素領域において、カラーフィルタ層１４上に、マイクロレンズ層１５が形成される（図２０のマイクロレンズ層形成工程１２２）。
【０１４４】
次に、図２６に示すように、パッド形成領域において、たとえば、通常のリソグラフィ及びドライエッチング等の組み合わせにより、ウエハ１の裏面１ｂ（第２の主面）から第３層メタル配線ＷＭ３から構成されたボンディングパッド１９に至るパッド開口１８が形成される。なお、このパッド開口等は、紫外線照射工程の前、または、その他のタイミングで、実施してもよい。
【０１４５】
その後、必要に応じて、ウエハ１の表面１ａ（第1の主面）側は、たとえば、ダイシングテープ等に張り替えられ、ダイシング処理等が施され、個々のチップ２に分割される。その後、必要に応じて、組み立て処理（たとえば、チップボンディング、ワイヤボンディング、封止等）が施される。
【０１４６】
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２７から図３０）
図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのプロセスブロックフロー図である。図２８は図９及び図２０の遠紫外線照射工程１０２ｄにおいて使用する遠紫外ランプの一例のスペクトル分布図である。図２９は図９の遠紫外線照射工程１０２ｄおよび熱処理工程１０２ｅの前と後における画素位置による暗電流分布のプロット図である。図３０は図２０の遠紫外線照射工程１０２ｄおよび熱処理工程１０２ｅの前と後における画素位置による白傷個数分布のプロット図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１４７】
（１）技術的課題等に関する補足的説明並びに考察：
先に説明したように、固体撮像素子では、半導体と絶縁膜の界面、たとえば、シリコンと酸化シリコン界面の界面準位やデバイス製造過程で発生したチャージの影響により、暗電流が発生する。この暗電流が、信号ノイズの原因となり、デバイスの機能、つまり表示品質が劣化するといった問題が発生する。
【０１４８】
一般に、デバイス製造過程で汎用されているプラズマを用いたドライエッチング等に伴う紫外線の影響により、各種の結晶欠陥、チャージ、界面準位（以下、まとめて「界面準位等」という）が増加すると考えられている。
【０１４９】
しかし、本願発明者らが検討したところによって、紫外線の照射により、一部の界面準位等は、増加するが、他の界面準位等は、減少することが明らかとなった。また、一部の界面準位等の増加も、その後の熱処理により、回復させることができることが明らかとなった（水素によるダングリングボンド等の終端効果等）。
【０１５０】
（２）本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインの説明（主に図２７）：
したがって、本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインは、図２７に示すように、すなわち、
以下の工程を含む半導体集積回路装置の製造方法であって：
（ａ）多数のチップ領域を有する半導体ウエハであって、各チップ領域の半導体ウエハの第１の主面内の半導体領域に、表面照射型イメージセンサを構成する多数のフォトダイオードがマトリクス状に形成された半導体ウエハを準備する工程１０１；
（ｂ）工程（ａ）の後、半導体ウエハの第１の主面上に、多層配線層を形成する工程１０２；
（ｃ）工程（ｂ）の後、多層配線層上に、カラーフィルタ層を形成する工程１２１、
ここで、工程（ｂ）は、以下の下位工程を含むものである：
すなわち、
（ｂ１）多層配線層を構成する第１の配線層を形成する工程１０２ａ；
（ｂ２）工程（ｂ１）の後、半導体ウエハの第１の主面に対して、遠紫外線を照射する工程１０２ｄ；
（ｂ３）工程（ｂ２）の後、半導体ウエハに対して、熱処理を施す工程１０２ｅである。
【０１５１】
このようにすることにより、イメージセンサ部における暗電流等を低減することができる。
【０１５２】
さらに、紫外線照射と熱処理を併用することにより、暗電流が少なく、かつ、白傷が少ない、高品質の固体撮像素子の製造を可能とすることができる。
【０１５３】
（３）遠紫外線照射工程１０２ｄ（図９及び図２０）の条件等に関する補足的説明（主に図２８、図２９及び図３０）：
図９及び図２０（または、図２７）の遠紫外線照射工程１０２ｄの条件等に関して、更に説明する。
【０１５４】
すなわち、
（３−１）放射照度について：
遠紫外線照射工程１０２ｄにおける紫外線の好適な放射照度としては、たとえば、２０００ｗ/ｍ２程度を例示することができる。
【０１５５】
また、好適な放射照度の範囲としては、たとえば、１５００から２５００ｗ/ｍ２程度を例示することができる。
【０１５６】
さらに、量産において、実用的な放射照度の範囲としては、たとえば、１０００から４０００ｗ/ｍ２程度を例示することができる。
【０１５７】
なお、放射照度は、照射時間とも密接に関係するものであるから、これ以外の範囲を排除するものでないことは言うまでもない。
【０１５８】
（３−２）照射時間について：
遠紫外線照射工程１０２ｄにおける紫外線の好適な照射時間としては、たとえば、３００秒程度を例示することができる。
【０１５９】
また、好適な照射時間の範囲としては、たとえば、３０から６００秒程度を例示することができる。
【０１６０】
さらに、量産において、実用的な照射時間の範囲としては、たとえば、１０から１０００秒程度を例示することができる。
【０１６１】
なお、照射時間は、放射照度とも密接に関係するものであるから、これ以外の範囲を排除するものでないことは言うまでもない。
【０１６２】
（３−３）照射処理雰囲気の気圧（処理圧）について：
遠紫外線照射工程１０２ｄにおける好適な照射処理雰囲気の気圧（処理室内の気圧、以下単に「処理圧」という）としては、たとえば、１３ｋｐａ程度を例示することができる。すなわち、減圧雰囲気化で実施するのが望ましい。
【０１６３】
また、好適な処理圧の範囲としては、たとえば、１ｋｐａ以上、７０ｋｐａ未満程度を例示することができる。
【０１６４】
さらに、量産において、実用的な放射時間の範囲としては、たとえば、０．１ｋｐａから常圧程度（若干の陽圧を含む）を例示することができる。
【０１６５】
なお、必要に応じて、ここに示した範囲外の高真空、及び、加圧状態を使用することを排除するものでないことは言うまでもない。
【０１６６】
このように、減圧が好ましいものとするのは、雰囲気ガスによる紫外線の吸収を防止するためである。
【０１６７】
（３−４）ガス雰囲気について：
遠紫外線照射工程１０２ｄにおける好適な処理室のガス雰囲気としては、たとえば、非酸化性雰囲気を例示することができる。非酸化性雰囲気としては、たとえば、不活性ガス（アルゴン、ヘリウム等）、窒素ガス、または、アンモニアガスのように水素ラジカルを発生するガス等（水蒸気、水素ガス等）を主要な成分とするガス雰囲気を例示することができる。不活性ガスおよび窒素ガスは、安全性が高いメリットを有する。また、水素ラジカル発生ガスは、紫外線照射と同時に、界面準位等の回復に寄与するメリットを有する。
【０１６８】
なお、パッシベーション膜等で被覆した後（広く、酸化が問題とならない場合）においては、大気中すなわち、空気等の雰囲気中で処理してもよい。
【０１６９】
（３−５）遠紫外線ランプ（遠紫外線光源）の紫外線スペクトル分布について：
前記実施の形態で使用可能な遠紫外線ランプ（遠紫外線光源）の一例における紫外線スペクトル分布を図２８に示す。
【０１７０】
本願発明者等の検討によると、暗電流を低減できる波長範囲は、主に、波長２００ｎｍ以上、３００ｎｍ未満の遠紫外線に属する範囲（遠紫外域）と考えられる。また、光のエネルギを考慮すると、波長２００ｎｍ以上、２５０ｎｍ未満の遠紫外線が、欠陥等の回復の観点から、特に、有効である。
【０１７１】
遠紫外線ランプの発光スペクトルは、図２８に示すように、一般に、１００ｎｍ以上（真空紫外域）、４４０ｎｍ未満（近紫外域）の広い範囲に亘る線スペクトルと連続スペクトルの混合体である。
【０１７２】
暗電流を低減するという目的においては、遠紫外域の全体としての強度が、真空紫外域の全体としての強度よりも、強い場合が、特に有効である。一方、近紫外域の比較的強い線スペクトルの影響は、比較的少ないと考えられる。したがって、必要があれば、フィルタ等で、真空紫外域を遮断または減衰させてもよい。
【０１７３】
なお、遠紫外線光源としては、遠紫外線ランプのほか、通常の紫外線ランプ、紫外線レーザ等が利用可能である。
【０１７４】
（３−６）照射処理時のウエハ温度（ウエハ表面の温度、裏面照射型では、裏面温度）について：
遠紫外線照射工程１０２ｄは、通常、ウエハステージを常温に設定（特に制御しない場合を含む）して、実行されるが、ウエハの表面温度は、紫外線の照射により、若干上昇する。
【０１７５】
なお、ウエハステージを常温より高い温度に設定すると、欠陥回復の効果がある。
【０１７６】
（４）熱処理工程１０２ｅ（図９及び図２０）すなわち、ポストアニールの条件等に関する補足的説明（主に図）：
図９及び図２０（または、図２７）の熱処理工程１０２ｅの条件等に関して、更に説明する。
【０１７７】
すなわち、
（４−１）熱処理温度について：
熱処理工程１０２ｅにおける好適な熱処理温度（ウエハの表面温度）としては、たとえば、摂氏４２０度程度を例示することができる。
【０１７８】
また、好適な熱処理温度の範囲としては、たとえば、摂氏３８０度以上、４４０度未満程度を例示することができる。
【０１７９】
さらに、量産において、実用的な熱処理温度の範囲としては、たとえば、摂氏３００度以上、４５０度未満程度を例示することができる。
【０１８０】
（４−２）熱処理雰囲気について：
熱処理工程１０２ｅにおける好適な熱処理ガス雰囲気としては、たとえば、還元性ガス雰囲気を例示することができる。還元性ガス雰囲気としては、たとえば、水素ガス雰囲気（水素を主要な成分として含む雰囲気）が、水素フォーミングガス雰囲気（不活性ガスや窒素ガスを除き、水素を主要な成分として含むガス、たとえば、窒素９５％、水素５％の混合気体）すなわち、水素ガスを主要な還元性ガス成分として含む還元層雰囲気を好適なものとして例示することができる。
【０１８１】
なお、以下に説明するように、欠陥の回復等に必要な水素は、窒化シリコン系絶縁膜等からも供給されるので、熱処理雰囲気は、必ずしも、還元性ガス雰囲気等とする必要はない。
【０１８２】
（４−３）熱処理雰囲気の気圧（処理圧）について：
熱処理工程１０２ｅにおける熱処理室の気圧としては、常圧を使用するのがプロセス的には簡便であるが、減圧や加圧状態を使用することもできる。
【０１８３】
（４−４）熱処理時間等について：
熱処理温度およびマイクロ波アニール、ランプアニール、レーザアニールのような高速アニールを使用するか、通常の抵抗加熱アニール（「通常加熱」という）を用いるかで、熱処理時間は異なるが、通常加熱の場合を中心に例を挙げると以下のごとくである。すなわち、
熱処理工程１０２ｅにおける好適な熱処理時間としては、たとえば、３０分程度を例示することができる。
【０１８４】
また、好適な熱処理時間の範囲としては、たとえば、１５分から６０分程度を例示することができる。
【０１８５】
さらに、量産において、実用的な熱処理時間の範囲としては、たとえば８分から１８０分程度を例示することができる。
【０１８６】
なお、高速アニールの場合の好適な熱処理時間の範囲としては、たとえば、１０秒から５分程度を例示することができる。
【０１８７】
（５）前記実施の形態（変形例を含む）における各種のバリエーション等に関する補足的説明並びに全般についての考察：
（５−１）窒化シリコン系絶縁膜からの水素の供給について：
たとえば、図９及び図２０（または、図２７）の遠紫外線照射工程１０２ｄの前に、プラズマＣＶＤによる窒化シリコン膜のような窒化シリコン系絶縁膜が、センサとしての光照射側（表面照射型の場合は表面側、裏面照射型の場合は裏面側）に、すでに形成されている場合がある。このような場合は、その膜から熱処理工程１０２ｅにおいて必要な水素が供給されるので、熱処理雰囲気は必ずしも還元性である必要はない。もちろん、還元性雰囲気と組み合わせるとより効果がある。
【０１８８】
また、この時、通常のもの（通常脱水素量窒化シリコン膜）と比べて、特に水素含有量が多い窒化シリコン膜（窒化シリコン系絶縁膜）すなわち、高脱水素量窒化シリコン膜を用いると、この効果はさらに大きくなる。
【０１８９】
参考として、通常脱水素量窒化シリコン膜および高脱水素量窒化シリコン膜の製造条件の各一例を以下に示す。
【０１９０】
すなわち、通常脱水素量窒化シリコン膜のプラズマＣＶＤ条件は、たとえば、ガス流量：ＳｉＨ４/ＮＨ３/Ｎ２＝４００/２００/２００００ｓｃｃｍ程度、ウエハステージ設定温度：摂氏４００度程度、処理気圧：１ｋｐａ程度、高周波パワー：１００ｗ程度である。一方、高脱水素量窒化シリコン膜のプラズマＣＶＤ条件は、たとえば、ガス流量：ＳｉＨ４/ＮＨ３/Ｎ２＝５０/１０００/１２００ｓｃｃｍ程度、ウエハステージ設定温度：摂氏４００度程度、処理気圧：１ｋｐａ程度、高周波パワー：１００ｗ程度である。
【０１９１】
（５−２）遠紫外線照射工程および熱処理工程（ポストアニール工程）のタイミング等について：
遠紫外線照射工程は、全ての配線層（パッド配線層を含む）を形成した後に行うのが、効率的であるが、各配線層を形成した際ごと（選択的に複数の配線層を形成した際ごとを含む）に実施してもよい。各配線層を形成した際ごと（選択的に複数の配線層を形成した際ごとを含む）の場合は、少なくとも、最後の遠紫外線照射工程の後に、ポストアニール工程を実施する。
【０１９２】
遠紫外線照射工程は、プラズマ窒化シリコン膜等のガラスコート膜を形成する前に実施するのが有効であるが、その後に実施してもよい。
【０１９３】
ポストアニール工程は、プラズマ窒化シリコン膜等のガラスコート膜を形成した後に実施するのが有効であるが、その前に実施してもよい。
【０１９４】
（６）遠紫外線照射および熱処理の効果について：
セクション４の例における表面照射型イメージセンサの画素領域における暗電流分布の遠紫外線照射および熱処理（合わせて「暗電流等低減処理」という）の前後の比較を図２９に示す。
【０１９５】
また、セクション６の例における裏面照射型イメージセンサの画素領域における白傷分布の暗電流等低減処理の前後の比較を図３０に示す。なお、裏面照射型イメージセンサの場合は、裏面研削等により、多くの欠陥が導入されるという問題があるので、遠紫外線照射および熱処理の効果（暗電流低減効果、白傷数低減効果等）が特に大きいと考えられる。
【０１９６】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１９７】
例えば、前記実施の形態では、多層配線として、主に銅系埋め込み配線を使用したものを例に取り具体的に説明したが、銅以外の埋め込み配線を使用したもの、アルミニウム系等の非埋め込み配線を使用したものでもよいことは言うまでもない。
【０１９８】
また、前記実施の形態では、半導体集積回路装置のイメージセンサ領域として、主にＣＭＯＳイメージセンサ領域を設けたものを例に取り具体的に説明したが、ＣＭＯＳイメージセンサ領域に限らず、ＣＣＤイメージセンサ領域等のその他の形式のイメージセンサ領域でも良いことは言うまでもない。
【０１９９】
更に、前記実施の形態では、イメージセンサ領域と他の回路領域を混載した半導体チップを例に取り具体的に説明したが、半導体チップのほぼ全部をイメージセンサ領域が占有するものでも良いことは言うまでもない。
【０２００】
また、前記実施の形態では、シリコン系半導体基板（ＳｉＧｅ基板、ＳＯＩ基板等を含む）を用いたものを例に取り具体的に説明したが、その他の半導体基板（たとえば、ＧａＡｓ基板）を用いたものでも、その他の絶縁性基板を用いたものでもよいことは言うまでもない。
【符号の説明】
【０２０１】
１  ウエハ（半導体基板）
１ａ  ウエハまたはチップの表面（第1の主面）
１ｂ  ウエハまたはチップの裏面（第２の主面）
１ｎ  Ｎ型単結晶シリコン基板領域（Ｎ型基板領域）
１ｓ  Ｎ型単結晶シリコン基板（半導体基板）
２  半導体チップ（半導体基板、チップ領域）
３  ＳＴＩ領域（素子分離領域）
４ａ，４ｂ，４ｃ  アクティブ領域
５ａ，５ｂ，５ｃ，５ｄ  ゲート電極
６  相互接続配線
７ｄ  電源用コンタクト部
７ｇ  接地用コンタクト部
７ｒ  リセットトランジスタのメタル配線とのコンタクト部
７ｓ  読み出し線とのコンタクト部
７ｔ  転送トランジスタのメタル配線とのコンタクト部
８ｃ  行選択線とのビア部
８ｒ  リセット信号用ビア部
８ｓ  増幅トランジスタのメタル配線とのビア部
８ｔ  転送トランジスタのメタル配線とのビア部
９  パッド形成領域（パッド部）
１０  パッド層ビアホール
１１  パッド層下絶縁膜
１２  パッド層上パッシベーション膜
１４  カラーフィルタ層
１５  マイクロレンズ層
１６ｎ  Ｎ型カソード領域
１７ｐ  表面Ｐ＋型領域
１８  パッド開口
１９  ボンディングパッド（パッド層メタル配線）
２０  プリメタル絶縁膜
２１  第１層配線層主絶縁膜
２２  第２層配線層主絶縁膜
２３  第３層配線層主絶縁膜
２４  有機平坦化絶縁膜
２５  遮蔽メタル膜（遮光膜）
２６  遮蔽メタル膜下絶縁膜（遮光膜下絶縁膜）
２７  遮蔽メタル膜上パッシベーション膜（遮光膜上パッシベーション膜）
２８  接着剤層
２９  サポート基板
３１  第１層メタル配線上絶縁性バリア膜
３２  第２層メタル配線上絶縁性バリア膜
３３  第３層メタル配線上絶縁性バリア膜
３８  ダイボンディング剤層
３９  パッケージ基板（配線基板）
４１  第１の配線層
４２  第２の配線層
４３  第３の配線層
５０  紫外線照射装置
５１  透明隔壁
５２  ランプ室
５３  ウエハ処理室
５４  遠紫外線ランプ
５５  ウエハステージ
５６  ガス供給口
５７  雰囲気ガス
５８  真空排気系
５９  真空ポンプ
６０  熱処理装置
６４  加熱ランプ
１０１  半導体基板処理工程
１０２  多層配線層形成工程
１０２ａ  第１層埋め込み配線層形成工程
１０２ｂ  最上層埋め込み配線層形成工程
１０２ｃ  パッド配線層形成工程
１０２ｄ  遠紫外線照射工程
１０２ｅ  熱処理工程
１０３  支持基板貼り付け工程
１０４  裏面研削工程
１０５  遮光膜下絶縁膜成膜工程
１０６  遮光膜成膜工程
１０７  遮光膜加工工程
１０８  遮光膜上絶縁膜成膜工程
１０９  有機平坦化膜成膜工程
１１０  パッド開口工程
１２１  カラーフィルタ層形成工程
１２２  マイクロレンズ層形成工程
ＡＤＣ  ＡＤ変換回路領域
ＡＲ  反射防止膜
ＣＣ  制御回路領域
ＣＬ  読み出し線
ＣＳ  読み出し回路領域
ＤＭ  フォトダイオードアレー領域
ＤＰ  Ｐ型ディープウエル領域
ＤＳＰ  デジタル信号処理回路領域
ＦＤ  浮遊拡散層
Ｇｎｄ  接地（接地電位）
ＩＳ  ＣＭＯＳイメージセンサ（ＣＭＯＳイメージセンサ領域）
ＭＷ  多層配線層
ＰＣ  周辺回路領域
ＰＤ  フォトダイオード
ＰＷ１、ＰＷ２  Ｐ型ウエル領域
ＰＸ  画素領域
ＲＬ  行選択線
ＲＳ  行選択回路領域
ＲＴ  リセットトランジスタ
ＳＤＮ＋１、ＳＤＮ＋２  高濃度Ｎ型領域
ＳＤＰ＋  高濃度Ｐ型領域
ＳＦ  増幅トランジスタ
ＳＴ  行選択トランジスタ
ＴＸ  転送トランジスタ
Ｖｄｄ  電源（電源電位）
ＷＭ１  第１層メタル配線
ＷＭ２  第２層メタル配線
ＷＭ３  第３層メタル配線
Φｒ  リセット信号
Φｔ  転送信号
【図１】
0006346826.tif 000002
【図２】
0006346826.tif 000003
【図３】
0006346826.tif 000004
【図４】
0006346826.tif 000005
【図５】
0006346826.tif 000006
【図６】
0006346826.tif 000007
【図７】
0006346826.tif 000008
【図８】
0006346826.tif 000009
【図９】
0006346826.tif 000010
【図１０】
0006346826.tif 000011
【図１１】
0006346826.tif 000012
【図１２】
0006346826.tif 000013
【図１３】
0006346826.tif 000014
【図１４】
0006346826.tif 000015
【図１５】
0006346826.tif 000016
【図１６】
0006346826.tif 000017
【図１７】
0006346826.tif 000018
【図１８】
0006346826.tif 000019
【図１９】
0006346826.tif 000020
【図２０】
0006346826.tif 000021
【図２１】
0006346826.tif 000022
【図２２】
0006346826.tif 000023
【図２３】
0006346826.tif 000024
【図２４】
0006346826.tif 000025
【図２５】
0006346826.tif 000026
【図２６】
0006346826.tif 000027
【図２７】
0006346826.tif 000028
【図２８】
0006346826.tif 000029
【図２９】
0006346826.tif 000030
【図３０】
0006346826.tif 000031