(57)【特許請求の範囲】
【請求項１】
互いに積層されると共に相互接続構造を介して互いに電気的に接続された第一および第二の半導体ダイを含む半導体アセンブリであって、
前記第一の半導体ダイは、
第一の半導体基板と、
前記第一の半導体基板を通って延びる第一の基板貫通ビア（ＴＳＶ）と、
前記第一のＴＳＶの前記第二の半導体ダイ側に位置する端部に設けられた第一のボンドパッドと、
前記第一のボンドパッドから水平方向に延在形成された第一の導電性トレースと、
を含み、
前記第二の半導体ダイは、
第二の半導体基板と、
前記第二の半導体基板を通って延びる第二のＴＳＶと、
前記第二のＴＳＶの前記第一の半導体ダイ側に位置する端部に設けられた第二のボンドパッドと、
前記第二のボンドパッドから水平方向に延在形成された第二の導電性トレースと、
を含み、
前記相互接続構造は、
複数の冗長電気コネクタであって、各々が、前記第一および第二のボンドパッドから水平方向に離れた位置において、前記第一および第二の導電性トレースに結合された複数の冗長電気コネクタ、
を含む、
半導体ダイアセンブリ。
【請求項２】
前記複数の冗長電気コネクタのうちの少なくとも一つは、その途中に分断部分を有することにより、前記第一および第二の導電性トレース間の電気的接続に寄与しなくなっている、
請求項１に記載の半導体ダイアセンブリ。
【請求項３】
前記複数の冗長電気コネクタの各々は、
前記第一の導電性トレースに結合された第一の導電性部材と、
前記第二の導電性トレースに結合された第二の導電性部材と、
前記第一および第二の導電性部材の間に介在する導電性接合材料と、
を含む
請求項１に記載の半導体ダイアセンブリ。
【請求項４】
前記導電性接合材料ははんだ材料であり、
前記複数の冗長電気コネクタのうちの少なくとも一つは、その中の前記はんだ材料が前記第一および第二の導電性部材を接続できていないことにより、前記第一および第二の導電性トレース間の電気的接続に寄与しなくなっている、
請求項３に記載の半導体ダイアセンブリ。
【請求項５】
前記第一の半導体ダイは、
前記第一の半導体基板を通って延びる第一の付加ＴＳＶと、
前記第一の付加ＴＳＶの前記第二の半導体ダイ側に位置する端部に設けられた第一の付加ボンドパッドと、
前記第一の付加ボンドパッドから水平方向に延在形成された第一の付加導電性トレースと、
をさらに含み、
前記第二の半導体ダイは、
前記第二の半導体基板を通って延びる第二の付加ＴＳＶと、
前記第二の付加ＴＳＶの前記第一の半導体ダイ側に位置する端部に設けられた第二の付加ボンドパッドと、
前記第二の付加ボンドパッドから水平方向に延在形成された第二の付加導電性トレースと、
をさらに含み、
前記相互接続構造は、
複数の付加冗長電気コネクタであって、各々が、前記第一および第二の付加ボンドパッドから水平方向に離れた位置において、前記第一および第二の付加導電性トレースに結合された複数の付加冗長電気コネクタ、
をさらに含む、
請求項１または３に記載の半導体ダイアセンブリ。
【請求項６】
前記第一および第二のＴＳＶおよび前記第一および第二の付加ＴＳＶは、前記複数の冗長電気コネクタと前記複数の付加冗長電気コネクタとの間に、位置するように配置されている、
請求項５に記載の半導体ダイアセンブリ。
【請求項７】
前記第一の半導体ダイは論理ダイまたはメモリダイであり、
前記第二の半導体ダイは論理ダイまたはメモリダイである、
請求項１乃至６のいずれか一項に記載の半導体ダイアセンブリ。
【請求項８】
前記第一の導電性部材は前記第二の導電性トレースに向かって突出する第一の導電性柱部として形成され、前記第二の導電性部材は前記第一の導電性トレースに向かって突出する第二の導電性柱部として形成され、前記第一の導電性柱部は前記第二の導電性柱部よりも長い、
請求項３に記載の半導体ダイアセンブリ。
【請求項９】
前記第二の半導体ダイを支持するパッケージ基板と、
筐体内に前記第一および第二の半導体ダイを少なくとも部分的に包囲する熱伝導性ケーシングと、
をさらに含む、
請求項１に記載の半導体ダイアセンブリ。
【請求項１０】
半導体ダイアセンブリを形成する方法であって、
第一の半導体基板と、前記第一の半導体基板を通って延びる第一の基板貫通ビア（ＴＳＶ）と、前記第一のＴＳＶの一方の端部に設けられた第一のボンドパッドと、前記第一のボンドパッドから水平方向に延在形成された第一の導電性トレースと、前記第一のボンドパッドから水平方向に離れた位置において前記第一の導電性トレースに結合された複数の第一の導電性部材と、を含む、第一の半導体ダイを形成することと、
第二の半導体基板と、前記第二の半導体基板を通って延びる第二のＴＳＶと、前記第二のＴＳＶの一方の端部に設けられた第二のボンドパッドと、前記第二のボンドパッドから水平方向に延在形成された第二の導電性トレースと、前記第二のボンドパッドから水平方向に離れた位置において前記第二の導電性トレースに結合された複数の第二の導電性部材と、を含む、第二の半導体ダイを形成することと、
前記複数の第一の導電性部材のそれぞれを前記複数の第二の導電性部材の対応する導電性部材に接続することと、を含む、
方法。
【請求項１１】
前記複数の第一の導電性部材のそれぞれを前記複数の第二の導電性部材の対応する導電性部材に接続することは、導電性接合材料を用いて行うことを含む、
請求項１０に記載の方法。
【請求項１２】
前記導電性接合材料ははんだを含む、
請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、半導体ダイアセンブリ内の積層された半導体ダイ間に形成される相互接続構造に関する。幾つかの実施形態においては、本技術は、冗長導電性電気コネクタを有する相互接続構造に関する。
【背景技術】
【０００２】
メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージ化された半導体ダイは、基板上に取り付けられ、プラスチック保護カバー内に収容された半導体ダイを、一般的に含む。ダイは、メモリセル、プロセッサ回路およびイメージャデバイスなどの機能的フィーチャだけでなく、この機能的フィーチャに電気的に接続されたボンドパッドも含む。ボンドパッドは、外部回路にダイを接続できるように、保護カバーの外部の端子に電気的に接続することが出来る。
【０００３】
幾つかのダイパッケージ内で、半導体ダイは、隣接するダイ間に配置された相互接続によって、互いに、積層され、電気的に接続されることが出来る。相互接続は、金属はんだで、隣接するダイのボンドパッドに接続することが出来る。しかしながら、金属はんだ接合による一つの課題は、相互接続および／またはボンドパッドに金属はんだが常に適切に接合するとは限らないということである。その結果として、相互接続は開回路（オープンサーキット）となることがあり、それによってダイパッケージが適切に機能しない原因と成り得る。これが、次は、製造中のプロセス収率を減少させ得る。
【図面の簡単な説明】
【０００４】
【図１】本技術の一実施形態により構成される半導体ダイアセンブリの断面図である。
【図２Ａ】本技術の一実施形態により構成される相互接続構造を含む半導体デバイスの拡大断面図である。
【図２Ｂ】製造中に生じ得るはんだ接合の、特定の故障モードを図示する断面図である。
【図３】本技術の別の実施形態により構成される相互接続構造を示す上面図である。
【図４Ａ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｂ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｃ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｄ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｅ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｆ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｇ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図４Ｈ】本技術の選択された実施形態による、相互接続構造を製造するための方法の様々な段階における半導体デバイスを図示する断面図である。
【図５】本技術の実施形態により構成される半導体ダイアセンブリを含むシステムの概略図である。
【発明を実施するための形態】
【０００５】
冗長電気コネクタを有する相互接続構造を有する積層半導体ダイアセンブリと、それに関連するシステムおよび方法の幾つかの実施形態の具体的な詳細事項が以下に記述される。“半導体デバイス”および“半導体ダイ”という語は、論理デバイス、メモリデバイスまたは他の半導体回路、コンポーネントなどの半導体材料を含むソリッドステートデバイスを一般的に指す。また、“半導体デバイス”および“半導体ダイ”という語は、完成したデバイスを指すことが出来、または完成したデバイスになる前の様々な処理段階におけるアセンブリもしくは他の構造を指すことが出来る。それが用いられる状況に応じて、“基板”という語は、ウェーハレベルの基板または単一化されたダイレベルの基板を指すことが出来る。本明細書に記述された方法の適切なステップが、ウェーハレベルまたはダイレベルにて実行されることが出来ることを当業者は理解するだろう。さらに、文脈がそうでないと示さない限りにおいて、本明細書に開示された構造は、従来の半導体製造技術を用いて形成されることが出来る。材料は、例えば、化学蒸着、物理蒸着、原子層堆積、スピンコーティングおよび／または他の適切な技術を用いて堆積されることが出来る。同様に、材料は、例えば、プラズマエッチング、ウェットエッチング、化学機械平坦化、または他の適切な技術を用いて除去されることが出来る。本技術はさらなる実施形態を有することが出来ることと、本技術は図１−図５を参照して以下に記述される実施形態の詳細事項のうちの幾つかがなくても実行され得ることを当業者はまた理解するだろう。
【０００６】
本明細書で用いられるように、“垂直方向（ｖｅｒｔｉｃａｌ）”“横方向（ｌａｔｅｒａｌ）”“より上（ｕｐｐｅｒ）”“より下（ｌｏｗｅｒ）”という語は、図面に示された方向から見て、半導体ダイアセンブリにおけるフィーチャの相対的な方向または位置を指すことが出来る。例えば、“より上（ｕｐｐｅｒ）”または“最上（ｕｐｐｅｒｍｏｓｔ）”とは、他のフィーチャよりもページの上部により近く配置されたフィーチャを指すことが出来る。しかしながら、これらの用語は、他の方向を有する半導体デバイスを含むように広く解釈されるべきである。
【０００７】
図１は、本技術の一実施形態により構成される半導体ダイアセンブリ１００（“アセンブリ１００”）の断面図である。アセンブリ１００は、第二の半導体ダイ１０２ｂによって支持された第一の半導体ダイ１０２ａの積層（まとめて“半導体ダイ１０２”）を含む。次に、第二の半導体ダイ１０２ｂは、インターポーザ１２０によって支持される。インターポーザ１２０は、例えば、半導体ダイ、誘電体スペーサ、および／または、インターポーザ１２０とパッケージ基板１２５との間に接続されたビア、金属トレースなどの電気コネクタ（図示せず）を有する別の適切な基板、を含むことが出来る。パッケージ基板１２５は、例えば、インターポーザ、プリント回路基板、別の論理ダイ、または、パッケージ接触部１２７（例えば、ボンドパッド）と、外部回路（図示せず）にアセンブリ１００を電気的に結合する電気コネクタ１２８（例えば、はんだボール）とに接続された別の適切な基板を含むことが出来る。幾つかの実施形態においては、パッケージ基板１２５および／またはインターポーザ１２０は、異なるように構成することが出来る。例えば、幾つかの実施形態においては、インターポーザ１２０は、省略することが出来、第二の半導体ダイ１０２ｂは、パッケージ基板１２５に直接接続することが出来る。
【０００８】
アセンブリ１００は、熱伝導性ケーシング１１０（“ケーシング１１０”）をさらに含むことが出来る。ケーシング１１０は、キャップ部分１１２と、キャップ部分１１２に取り付けられるか、またはキャップ部分１１２と一体化して形成される壁部分１１３とを含むことが出来る。キャップ部分１１２は、第一の接合材料１１４ａ（例えば、接着剤）によって、最上部の第一の半導体ダイ１０２ａに取り付けることが出来る。壁部分１１３は、キャップ部分１１２から垂直方向に延び、第二の接合材料１１４ｂ（例えば、接着剤）によって、第一の半導体ダイ１０２ａの周辺部分１０６（“ポーチ”または“シェルフ”として当業者に既知）に取り付けることが出来る。保護カバーを提供するのに加え、ケーシング１１０は、半導体ダイ１０２から熱エネルギーを吸収し、放散するための、熱スプレッダとして機能することが出来る。ケーシング１１０は、したがって、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、高い熱伝導率を有するセラミック材料（例えば、窒化アルミニウム）および／または他の適切な熱伝導性材料などの熱伝導性材料から製造することが出来る。
【０００９】
幾つかの実施形態においては、第一の接合材料１１４ａおよび／または第二の接合材料１１４ｂは、“熱接合材料”または“ＴＩＭ”として本技術分野で既知の材料から製造することが出来、熱接合材料またはＴＩＭは、表面接合部（例えば、ダイ表面と熱スプレッダとの間）において、熱接触コンダクタンスを増加させるように設計されている。ＴＩＭは、導電性材料（例えば、カーボンナノチューブ、はんだ材料、ダイアモンド状炭素（ＤＬＣ）など）や相変化材料をドープされた、シリコンベースのグリース、ゲルまたは接着剤を含むことが出来る。他の実施形態においては、第一の接合材料１１４ａおよび／または第二の接合材料１１４ｂは、金属（例えば銅）および／または他の適切な熱伝導性材料などの他の適切な材料を含むことが出来る。
【００１０】
第一および／または第二の半導体ダイ１０２のうちの、幾つかまたは全ては、誘電体アンダーフィル材料１１６内に少なくとも部分的に封入されることが出来る。アンダーフィル材料１１６は、ダイとの機械的接続を強化するために、および／または、導電性フィーチャ間および／もしくは構造（例えば、相互接続）間の電気的絶縁を提供するために、ダイのうちの幾つかまたはその全ての周囲および／またはその間に堆積されるか、または形成されることが出来る。アンダーフィル材料１１６は、非導電性エポキシペースト、キャピラリアンダーフィル、非導電性膜、鋳造アンダーフィルとすることが出来、および／または他の適切な電気的に絶縁性の材料を含むことが出来る。幾つかの実施形態においては、アンダーフィル材料１１６は、アセンブリ１００のダイを通じた熱放散を促進するために、その熱伝導性に基づいて選択することが出来る。幾つかの実施形態においては、アンダーフィル材料１１６は、ケーシング１１０を最上部の第一の半導体ダイ１０２ａに取り付けるために、第一の接合材料１１４ａおよび／または第二の接合材料１１４ｂの代わりに用いることが出来る。
【００１１】
半導体ダイ１０２は、シリコン、シリコン・オン・インシュレータ、化合物半導体（例えば、窒化ガリウム）または他の適切な基板などの半導体基板から各々形成されることが出来る。半導体基板は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）と、フラッシュメモリと、メモリ、処理回路、イメージングコンポーネントおよび／もしくは他の半導体デバイスを含む他の形式の集積回路デバイスなどの、様々な集積回路コンポーネントまたは機能的フィーチャのうちの、任意のものを有する半導体ダイへと、切断されるか、または単一化されることが出来る。選択された実施形態においては、アセンブリ１００は、ハイブリッドメモリキューブ（ＨＭＣ）として構成されることが出来、その場合、第一の半導体ダイ１０２ａは、データストレージ（例えば、ＤＲＡＭダイ）を提供し、第二の半導体ダイ１０２ｂは、そのＨＭＣ内のメモリ制御（例えば、ＤＲＡＭ制御）を提供する。幾つかの実施形態においては、アセンブリ１００は、半導体ダイ１０２のうちの一つ以上に加えて、および／または、半導体ダイ１０２のうちの一つ以上の代わりに、他の半導体ダイを含むことが出来る。例えば、このような半導体ダイは、データストレージおよび／またはメモリ制御コンポーネント以外の集積回路コンポーネントを含むことが出来る。さらに、アセンブリ１００は、インターポーザ１２０上に積層された９個のダイを含むが、他の実施形態においては、アセンブリ１００は、９個未満のダイ（例えば、６個のダイ）または９個を超えるダイ（例えば、１２個のダイ、１４個のダイ、１６個のダイ、３２個のダイなど）を含むことが出来る。例えば、一実施形態においては、アセンブリ１００は、二つの論理ダイ上に積層された４個のメモリダイを含むことが出来る。また、種々の実施形態においては、半導体ダイ１０２は、異なるサイズを有することが出来る。例えば、幾つかの実施形態においては、第二の半導体ダイ１０２ｂは、第一の半導体ダイ１０２ａのうちの少なくとも一つと同一の設置面積を有することが出来る。
【００１２】
図１にさらに示されるように、アセンブリ１００は、半導体ダイ１０２の第一側１０９ａ（例えば、前側）上に複数の第一の導電性トレース１４０ａ（“第一のトレース１４０ａ”）と、半導体ダイ１０２の第二側１０９ｂ（例えば、裏側）上の複数の第二の導電性トレース１４０ｂ（“第二のトレース１４０ｂ”）と、個々の第二のトレース１４０ｂと個々の第一のトレース１４０ａを相互結合する複数の相互接続構造１３０と、をさらに含む。第一のトレース１４０ａと第二のトレース１４０ｂのうちの各々は、例えば、導電性ライン、導電性プレート、または半導体ダイ１０２のある側を横方向にわたって延びる他の導電性構造を含むことが出来る。図示された実施形態においては、第一のトレース１４０ａおよび第二のトレース１４０ｂは、対応する基板貫通ビア（ＴＳＶ）１４２に結合される。ＴＳＶは、半導体ダイ１０２の対向側で第一のトレース１４０ａと第二のトレース１４０ｂとを相互結合するように構成される。図示されるように、ＴＳＶ１４２は、半導体ダイ１０２の中心に向かって配置されることが出来、第一のトレース１４０ａと第二のトレース１４０ｂは、ＴＳＶ１４２から相互接続構造１３０に向かって外側に広がることが出来る。しかしながら、他の実施形態においては、ＴＳＶ１４２、第一のトレース１４０ａと第二のトレース１４０ｂおよび／または相互接続構造１３０は、これとは異なるように配置されることが出来る。
【００１３】
相互接続構造１３０は、隣接する半導体ダイ１０２の個々の第一のトレース１４０ａと個々の第二のトレース１４０ｂとの間に結合された複数の冗長電気コネクタ１３４（“冗長コネクタ１３４”）を、各々含むことが出来る。このように、第一のトレース１４０ａと第二のトレース１４０ｂの各対は、複数の冗長コネクタ１３４によって電気的、かつ熱的に結合される。この実施形態の一態様においては、冗長コネクタ１３４は、製造中のプロセス収率を改善することが出来る。例えば、以下により詳細に記述されるように、個々の構造１３０は、従来の相互接続またはほかの電気コネクタと比較して開回路になりにくい。なぜなら、トレース１４０ａおよび１４０ｂに沿って互いに離隔された複数の冗長コネクタが存在するからである。この実施形態の別の態様においては、冗長コネクタ１３４は、半導体ダイ１０２の積層を通り、ケーシング１１０のキャップ部分１１２に向かう熱伝導を促進することが出来る。特に、冗長コネクタ１３４は、隣接する半導体ダイ１０２の間に複数の熱伝導経路を提供することが出来る。幾つかの実施形態においては、冗長コネクタ１３４は、半導体ダイ１０２にわたって横方向に熱を分散させるために、個々のトレース１４０ａおよび１４０ｂに沿って互いに離隔されることが出来る。さらなる実施形態または別の実施形態においては、熱をさらに分散させるために、さらなる冗長電気コネクタ１３８（隠線で図示される）が、半導体ダイ１０２の内部（例えば、ＴＳＶ１４２の間）および／または外部（例えば、ダイ１０２の端部に向かって）の間に延びることが出来る。
【００１４】
図２Ａは、本技術の一実施形態により構成される相互接続構造２３０を有する半導体デバイス２０５の拡大図である。図示されるように、相互接続構造２３０は、第一の半導体基板２０４ａ（例えば、半導体ウェーハまたはダイ）と第二の半導体基板２０４ｂ（例えば、半導体ウェーハまたはダイ）との間に延びる複数の冗長電気コネクタ２３４（“冗長コネクタ２３４”）を含む。冗長コネクタ２３４の各々は、第一の基板２０４ａの第一の導電性膜または第一のトレース２４０ａに結合された導電性部材または柱部２３２を含む。冗長コネクタ２３４は、また、第二の基板２０４ｂ上の第二の導電性膜または第二のトレース２４０ｂに結合された第二の導電性部材またはボンドパッド２３３（例えば、レイズドボンドパッド）を含む。導電性接合材料２３５は、対応する柱部２３２の端部２３７にボンドパッド２３３を結合する導電性接合部を形成することが出来る。導電性接合材料２３５は、例えば、はんだ（例えば、金属はんだ）、導電性エポキシ、または導電性ペーストを含むことが出来る。
【００１５】
一般的に、はんだ接合材料を用いることを課題の一つは、ボンドパッドへの相互接続を適切に接合することに失敗し得ることである。図２Ｂは、例えば、はんだ接合材料２９５の幾つかの故障モードを示す。第一の故障モードＦ１は、相互接続２９２が、隣接する相互接続（図示せず）の高さと比較してより低い高さを有するときに起きる。この故障モードにおいては、相互接続２９２とその対応するボンドパッド２９３との間のより大きい間隙によって、接合材料２９５とボンドパッド２９３との接触を妨げる。第二の故障モードＦ２は、相互接続２９２および／またはボンドパッド２９３上の残留汚染（図示せず）が相互接続２９２および／またはボンドパッド２９３への接合材料２９５の湿潤を妨げるときに起きる。第三の故障モードＦ３は、リフローまたは他の加熱プロセス中に起きるはんだウイッキングによるものであり得る。特に、ボンドパッド２９３から相互接続２９２の側壁２９６に向かって、（加熱された）接合材料２９５を表面張力が引っ張るときに、はんだウイッキングが起きる。第四の故障モードＦ４は、相互接続２９２とボンドパッド２９３との間の接合材料２９５のクラッキングまたは破損を含む。クラッキングは、例えば、はんだ材料が相互接続の特定の材料（例えば、パラジウム（Ｐｄ））を消費（即ち、反応）し、接合材料２９５が脆弱になり、破損しやすくなるときに生じ得る。
【００１６】
しかしながら、本技術の幾つかの実施形態により構成される相互接続構造は、従来の相互接続および関連する構造のこれらの制限および他の制限に対処することが出来る。図２Ａを再度参照すると、或るコネクタ２３４が（例えば、故障モードＦ１からＦ４のうちの一つによって）機能しなくなる場合でも、第一のトレース２４０ａと第二のトレース２４０ｂに他の冗長コネクタ２３４のうちの少なくとも一つが接続されたままである限りは、相互接続構造２３０が機能しなくならないように、冗長コネクタ２３４が構成される。図２Ａに示された実施形態においては、例えば、最大4つの冗長コネクタ234が、相互接続構造２３０を開回路することなく故障する可能性がある。他の実施形態においては、相互接続構造２３０は、５個を超える冗長コネクタ（例えば、６，８，１０もしくはそれ以上のコネクタ）または５個未満の冗長コネクタ（例えば、２，３もしくは４個のコネクタ）などの様々な数の冗長コネクタを有することが出来る。幾つかの実施形態においては、冗長コネクタの数は、製造中に期待されるプロセス収率を改善するために選択されうる。例えば、幾つかの例においては、３個の冗長コネクタを有する相互接続構造は、プロセス収率を０．５％増加させるが、４個の冗長コネクタは、さらに０．０５％しか収率を増加させ得ない。このような状況においては、３個のコネクタ構成が４個のコネクタ構成よりも好ましい設計であり得る。なぜなら、プロセス収率において期待される差が無視でき得るからである。
【００１７】
様々な実施形態の相互接続構造の別の利点は、冗長電気コネクタが導電性接合部を通る（例えば、冗長相互接続２３４の接合材料２３５を通る）電流密度を減少させることが出来ることである。例えば、１０個の冗長コネクタを有する相互接続構造は、その導電性接合部の各々を通る電流密度において約１０倍の低減を有することが出来る。関連する利点は、電流密度が低くなることによってエレクトロマイグレーションを減少させることが出来ることである。例えば、電流密度が低くなると、一般的に、他の相互接続材料（例えば、銅）よりもエレクトロマイグレーションをより受けやすい錫／銀ベース（ＳｎＡｇ）はんだ接合部を通るエレクトロマイグレーションを低減させることが出来る。幾つかの実施形態においては、冗長電気コネクタの数は、相互接続構造全体の静電容量の潜在的な増加に対してバランスのとれたエレクトロマイグレーションの一定の減少を達成するために選択することが出来る。
【００１８】
様々な実施形態の相互接続構造のさらなる利点は、冗長電気コネクタを密に詰めることが出来ることである。図３は、例えば、本技術の別の実施形態により構成された、対応する相互接続構造３３０の、密に詰まった冗長電気コネクタ３３４（“冗長コネクタ３３４”）を示す上面図である。示されるように、冗長コネクタ３３４は、対応する相互接続構造３３０の導電性トレース３４０上に各々形成される。冗長コネクタ３３４は、直径ｄ１を各々有し、離隔距離ｓ１により、互いから離隔される。一実施形態においては、直径ｄ１の寸法は、離隔距離ｓ１とほぼ同一とすることが出来る。別の実施形態においては、離隔距離ｓ１は、直径ｄ１よりも小さくすることが出来る。例えば、離隔距離ｓ１は、ｄ１の７５％未満、ｄ１の５０％未満、またはｄ１の２５％未満とすることが出来る。対称的に、従来の相互接続は、このように密に詰めることが出来ない。なぜなら、金属はんだが相互接続をブリッジして、電気的短絡を引き起こし得るリスクが存在するからである。しかしながら、冗長コネクタ３３４は、互いに（即ち、導電性トレース３４０を介して）電気的に結合されるため、電気的短絡はこのようなリスクを引き起こさない。
【００１９】
図４Ａ−図４Ｈは、本技術の選択された実施形態による、相互接続構造を製造するための方法における様々な段階の半導体デバイス４０５の一部を示す断面図である。まず、図４Ａを参照すると、半導体デバイス４０５は、第一の基板４０４ａ（例えば、シリコンウェーハまたはダイ）と、それに接するように形成された第一の誘電体材料４５０ａとを含む。第一の誘電体材料４５０ａは、基板接触部４０７（例えば、銅ボンドパッド）を露出するためにパターン化される。第一の誘電体材料４５０ａは、また、第一の基板４０４ａの集積回路（ＩＣ）デバイス（例えば、メモリ、図示せず）に接続された基板接触部などの、第一の基板４０４ａの他の基板接触部（図示せず）を露出するためにパターン化されることが出来る。半導体デバイス４０５は、第一の誘電体材料４５０ａおよび基板接触部４０７に接するよう形成された、パターン化された第一の導電性膜、または、第一の導電性トレース４４０ａ（例えば、銅または銅合金膜）をさらに含む。
【００２０】
図４Ｂは、第一の誘電体材料４５０ａ内にマスク４６０（例えば、フォトレジストマスク、ハードマスクなど）および開口部４５２を形成した後の半導体デバイス４０５を示す。開口部４５２は、対応するマスク開口部４６１を通じて、第一の誘電体材料４５０ａの一部を除去する（例えば、エッチング）することによって形成することが出来る。図４Ｂに示されるように、開口部４５２は、下にある第一の導電性トレース４４０ａの一部を露出することが出来る。
【００２１】
図４Ｃは、第一の導電性トレース４４０ａに接する導電性部材または柱部４３２を形成した後の半導体デバイス４０５を示す。幾つかの実施形態においては、柱部４３２は、マスク開口部４６１（図４Ｂ）の側壁４６２および／または第一の導電性トレース４４０ａに接してシード材料４７２（例えば、銅）を堆積し、その後、シード材料４７２上に導電性材料４７０（例えば、銅）を電気メッキすることによって形成することが出来る。図示された実施形態においては、バリア材料４７４（例えば、ニッケル）および界面材料４７５（例えば、パラジウム）は、また、導電性材料４７２上に連続的に電気メッキされることが出来る。他の実施形態においては、スパッタ堆積など他の堆積技術が、電気メッキの代わりに用いられることが出来る。
【００２２】
図４Ｄは、第一の基板４０４ａ内に開口部４０８を形成し、柱部４３２上に保護材料４６３を形成した後の半導体デバイス４０５を示す。示されるように、開口部４０８は、第一の基板４０４ａを通って延び、開口部４０８の底に向かい基板接触部４０７の一部を露出する。幾つかの実施形態においては、開口部４０８は、（例えば、エッチング、裏面研削などを介して）第一の基板４０４ａをまず薄層化して、その後、（例えば、エッチングを介して）基板材料を除去することによって形成することが出来る。図示された実施形態においては、保護材料または膜４６３（例えば、ポリマー膜）は、製造中、柱部４３２を保護することが出来る。
【００２３】
図４Ｅは、ＴＳＶ４４２、第二の誘電体材料４５０ｂ、第二の導電性膜または第二の導電性トレース４４０ｂを形成した後の半導体デバイス４０５を示す。ＴＳＶ４４２は、銅または銅合金などの導電性材料４７６で、第一の基板４０４ａ内の開口部４０８（図４Ｄ）を充填することによって形成することが出来る。幾つかの実施形態においては、第二の導電性トレース４４０ｂおよび第二の誘電体材料４５０ｂは、第一の導電性トレース４４０ａおよび第一の誘電体材料４５０ａに係る方法と類似の方法で形成されることが出来る。
【００２４】
図４Ｆは、第二の誘電体材料４５０ｂにおいてマスク４６５および開口部４５３を形成した後の半導体デバイス４０５を示す。開口部４５３は、対応するマスク開口部４６６を通じて、第二の誘電体材料４５０ｂの一部を除去する（例えば、エッチングする）ことによって形成することが出来る。図４Ｆに示されるように、第二の誘電体材料４５０ｂにおける開口部４５３は、下にある第二の導電性トレース４４０ｂの一部を露出することが出来る。
【００２５】
図４Ｇは、第二の導電性トレース４４０ｂ上に、導電性部材またはボンドパッド４３３を形成した後の半導体デバイス４０５を示す。柱部４３２と類似し、ボンドパッド４３３は、マスク開口部４６６（図４Ｆ）の側壁４６７および／または第二の導電性トレース４４０ｂ上にシード材料４７７（例えば、銅）を堆積し、その後、シード材料４７７上に導電性材料４７８（例えば、銅）を電気メッキすることによって形成することが出来る。幾つかの実施形態においては、ボンドパッド４３２は、導電性材料４７８上に連続的に電気メッキされるバリア材料４８４（例えば、ニッケル）および界面材料４８５（例えば、パラジウム）を含むことが出来る。
【００２６】
図４Ｈは、マスク４６５および保護膜４６３（図４Ｇ）を除去し、柱部４３２の端部４３７上に接合材料４３５（例えば、金属はんだ）を形成した後の半導体デバイス４０５を示す。一実施形態においては、接合材料４３５は、電気メッキされた材料とすることが出来る。別の実施形態においては、接合材料４３５は、はんだボールの形状とすることが出来る。いずれかの場合においては、接合材料４３５は、加熱（例えば、リフロー）され、第二の基板４０４ｂの対応するボンドパッド４３３と接触させることが出来る。リフローの後、接合材料４３５は、冷却されて、ボンドパッド４３３に柱部４３２を取り付ける導電性接合部へと固定することを可能とすることが出来る。幾つかの実施形態においては、ボンドパッド４３３は、第一の基板４０４ａ（図４Ｇ）のボンドパッド４３３に対する構造および機能が一般的に類似することが出来る。
【００２７】
図１−図４Ｈを参照して上述された相互接続構造および／または半導体ダイアセンブリのうちの任意のものは、多数の、より大きいおよび／またはより複雑なシステムのうちの任意のシステムに組み込むことが出来、そのシステムの代表例は図５に概略的に示されるシステム５９０である。システム５９０は、半導体ダイアセンブリ５００と、電源５９２と、ドライバ５９４と、プロセッサ５９６および／または他のサブシステムもしくはコンポーネント５９８とを含むことが出来る。半導体ダイアセンブリ５００は、上述された積層半導体ダイアセンブリの特徴とほぼ類似の特徴を含むことが出来るため、熱放散を促進する様々な特徴を含むことが出来る。結果として生じるシステム５９０は、メモリストレージ、データ処理および／または他の適切な機能などの様々な広範囲の機能のうちの任意の機能を実施することが出来る。したがって、代表的なシステム５９０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、デジタル音声プレイヤー）、コンピュータ、家電製品を含むことが出来るが、そのいずれにも限定はされない。システム５９０のコンポーネントは、単一のユニット内に包囲されるか、または（例えば、通信ネットワークを通じて）複数の相互接続されたユニットにわたって分散されてもよい。システム５９０のコンポーネントは、また、リモートデバイスと、様々な広範囲のコンピュータ可読媒体のうちの任意の媒体を含むことが出来る。
【００２８】
前述から、本技術の具体的な実施形態が、例示として本明細書に記述されてきたが、本開示から逸脱することなく、様々な改変が行われてもよいことが理解されるだろう。例えば、半導体ダイアセンブリの実施形態のうちの幾つかは、ＨＭＣに関連して記述されてきたが、他の実施形態においては、半導体ダイアセンブリは、他のメモリデバイスとして、または他の種類の積層ダイアセンブリとして構成することが出来る。さらに、図示された実施形態においては、特定の特徴またはコンポーネントは、特定の配置または構成を有するものとして示されているが、他の配置および構成も可能である。例えば、図示された実施形態においては、ＴＳＶ４４２（図４Ｅ）は、フロント・エンド・メタライゼーション後（即ち、基板接触部４０７の形成後）に形成されるが、他の実施形態においては、ＴＳＶ４４２は、フロント・エンド・メタライゼーション前またはそれと同時に形成することが出来る。また、図示された実施形態における柱部は、レイズドパッドに接合されるが、他の実施形態においては、柱部は、他の構造または導電性トレースに直接接合することが出来る。さらに、新規技術の特定の実施形態に関連する利点は、これらの実施形態の文脈で記述されてきたが、他の実施形態も、また、このような利点を示すことが出来、全ての実施形態が、本技術の範囲内にあるために、このような利点を必ずしも示す必要はない。したがって、本開示および関連する技術は、本明細書に明確に図示されるかまたは記述されていない他の実施形態を包含することが出来る。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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