(57)【特許請求の範囲】
【請求項１】
３次元（３Ｄ）メモリ構成に配置された第１の複数の記憶素子を備えた第１のメモリダイと、
第１のコントローラダイであって、前記第１のメモリダイと前記第１のコントローラダイとの隣接する表面間の第１の複数の電気コンタクトで形成された第１のバスを介して前記第１のメモリダイに結合された第１のコントローラダイと、
読込回路、書込回路、制御回路の少なくとも何れか１つに対応するサポート回路を備えるダイであって、前記第１のバスに結合されている前記ダイと、
を含む第１のチップスタックと、
３Ｄメモリ構成に配置された第２の複数の記憶素子を備えた第２のメモリダイと、
第２のコントローラダイであって、前記第２のメモリダイと前記第２のコントローラダイとの隣接する表面間の第２の複数の電気コンタクトで形成された第２のバスを介して前記第２のメモリダイに結合された第２のコントローラダイと、
を含む第２のチップスタックと、
第１の表面を有する基板であって、前記第１のチップスタックと前記第２のチップスタックとが前記第１の表面において前記基板に結合されている、基板と、
を備えるデータ記憶デバイスであって、
前記基板は、
前記第１の表面とは反対側の第２の表面と、
前記第２の表面に位置する第３の複数の電気コンタクトであって、前記第３の複数の電気コンタクトは、前記第１のチップスタック、前記第２のチップスタック、またはこれらの両方に電気的に結合されている、第３の複数の電気コンタクトと、
を含む、データ記憶デバイス。
【請求項２】
前記基板は、
シリコン基板と、
前記第１のチップスタックと前記第２のチップスタックとの間のデータ通信を可能にするように構成された相互接続回路と、
を含んでいる、請求項１に記載のデータ記憶デバイス。
【請求項３】
前記第１のコントローラダイは、前記第１のメモリダイに記憶される第１のデータを受信するように構成されており、
前記第１のコントローラダイは、前記第１のデータを示す第１のコードワードであって、第１のビット数を有する前記第１のコードワードを生成するように構成されており、
前記第１のコントローラダイは、前記第１の複数の記憶素子に前記第１のコードワードを書き込むように構成されており、
前記第１の複数の電気コンタクトは、前記第１のコードワードの前記第１のビット数と少なくとも同数のコンタクトを含む、請求項１に記載のデータ記憶デバイス。
【請求項４】
前記第２のコントローラダイは、前記第２のメモリダイに記憶される第２のデータを受信するように構成されており、
前記第２のコントローラダイは、前記第２のデータを示す第２のコードワードであって、第２のビット数を有する前記第２のコードワードを生成するように構成されており、
前記第２のコントローラダイは、前記第２の複数の記憶素子に前記第２のコードワードを書き込むように構成されており、
前記第２の複数の電気コンタクトは、前記第２のコードワードの前記第２のビット数と少なくとも同数のコンタクトを含む、請求項３に記載のデータ記憶デバイス。
【請求項５】
前記第１のビット数が前記第２のビット数と異なっている、請求項４に記載のデータ記憶デバイス。
【請求項６】
前記第１の複数の記憶素子が不揮発性記憶素子を含んでおり、前記第２の複数の記憶素子が揮発性記憶素子を含んでいる、請求項１に記載のデータ記憶デバイス。
【請求項７】
前記第１のチップスタックが第３のメモリダイをさらに含み、
前記第３のメモリダイは、３次元（３Ｄ）メモリ構成に配置された第３の複数の記憶素子を含む、請求項１に記載のデータ記憶デバイス。
【請求項８】
前記第１のメモリダイが複数の貫通ビアを含み、
前記第１のコントローラダイが、前記複数の貫通ビアによって前記第３のメモリダイに結合されており、
前記第３のメモリダイが、前記第３のメモリダイと前記第１のメモリダイとの隣接する表面間の第４の複数の電気コンタクトによって前記複数の貫通ビアに結合されている、請求項７に記載のデータ記憶デバイス。
【請求項９】
前記ダイが第３のコントローラダイを備える、請求項７に記載のデータ記憶デバイス。
【請求項１０】
前記第１のコントローラダイが前記第１のメモリダイを制御するように構成され、前記第３のコントローラダイが前記第３のメモリダイを制御するように構成されている、請求項９に記載のデータ記憶デバイス。
【請求項１１】
前記ダイは、前記ダイの表面と前記第１のコントローラダイの隣接する表面との間、または、前記ダイの前記表面と前記第１のメモリダイの隣接する表面との間の第４の複数の電気コンタクトによって前記第１のバスに結合されている、請求項１に記載のデータ記憶デバイス。
【請求項１２】
基板の相互接続回路を介して第２のチップスタックに結合されている第１のチップスタックを備えたデータ記憶デバイスであって、
前記第１のチップスタックは、
第１のメモリダイと、
３次元（３Ｄ）メモリ構成に配置された複数の記憶素子を備えた第２のメモリダイと、
読込回路、書込回路、追加のメモリ制御回路の少なくとも何れか１つに対応するサポート回路を備えるダイと、
第１のコントローラダイであって、前記第２のメモリダイと前記第１のコントローラダイとの隣接する表面間の第１の複数の電気コンタクトを含んだバスを介して前記第２のメモリダイに結合された前記第１のコントローラダイと、
を備え、
前記第１のコントローラダイは、
前記第２のメモリダイに記憶されるデータを受信し、
前記データを示すコードワードを生成し、
前記コードワードを示す信号を前記第２のメモリダイに前記第１の複数の電気コンタクトを介して並行に送信するように構成されている、データ記憶デバイス。
【請求項１３】
前記ダイは、前記ダイの表面と前記第１のコントローラダイの隣接する表面との間、または、前記ダイの前記表面と前記第２のメモリダイの隣接する表面との間の第２の複数の電気コンタクトによって前記バスに結合されている、請求項１２に記載のデータ記憶デバイス。
【請求項１４】
前記第２のチップスタックは、
第３のメモリダイと、
前記第３のメモリダイの３次元（３Ｄ）メモリ構成に配置された複数の記憶素子を制御するように構成されている第２のコントローラダイと、
を備える、請求項１２に記載のデータ記憶デバイス。
【請求項１５】
シリコン基板と、第１のチップスタックおよび第２のチップスタックに結合されている相互接続回路と、を備えたデータ記憶デバイスにおける方法であって、
前記第１のチップスタックは、
３次元（３Ｄ）メモリ構成に配置された複数の記憶素子を含む第１のメモリダイと、
第１のコントローラダイであって、前記第１のメモリダイと前記第１のコントローラダイとの隣接する表面間の第１の複数の電気コンタクトを含む第１のバスを介して前記第１のメモリダイに結合された前記第１のコントローラダイと、
読込回路、書込回路、制御回路の少なくとも何れか１つに対応するメモリサポート回路を備えるダイと、
を備えており、
前記第１のメモリダイに記憶される第１のデータを前記第１のコントローラダイにおいて受信するステップと、
前記第１のデータを示す第１のコードワードであって第１のビット数を含む前記第１のコードワードを、前記第１のコントローラダイにおいて生成するステップと、
前記第１のコントローラダイから前記第１のメモリダイに前記第１の複数の電気コンタクトを介して信号を送信するステップと、
を備え、
前記第１の複数の電気コンタクトは、前記第１のコードワードの前記第１のビット数と少なくとも同数の電気コンタクトを含み、
前記第１のコードワードを示す前記信号が、前記第１のコントローラダイから前記第１のメモリダイに並行して送信される、方法。
【請求項１６】
前記第１のチップスタックが、前記シリコン基板の第１の表面に結合されており、
前記シリコン基板は、前記第１の表面とは反対側の前記シリコン基板の第２の表面に第２の複数の電気コンタクトを含み、
前記第１のデータは、前記第２の複数の電気コンタクトに結合されたホストデバイスから受信され、
前記第１のコードワードを示す前記信号は、前記データ記憶デバイスのクロックまたは前記ホストデバイスのプロセッサのクロックの１クロックサイクルの間に送信される、請求項１５に記載の方法。
【請求項１７】
前記データ記憶デバイスはさらに、
３Ｄメモリ構成に配置された第２の複数の記憶素子を備えた第２のメモリダイと、
第２のコントローラダイであって、前記第２のメモリダイと前記第２のコントローラダイとの隣接する表面間の第３の複数の電気コンタクトで形成された第２のバスを介して前記第２のメモリダイに結合された前記第２のコントローラダイと、
を含む、請求項１５に記載の方法。
【請求項１８】
前記第２のメモリダイに記憶される第２のデータを前記第２のコントローラダイにおいて受信するステップと、
前記第２のデータを示す第２のコードワードであって、第２のビット数を含む前記第２のコードワードを、前記第２のコントローラダイにおいて生成するステップと、
前記第２のコントローラダイから前記第２のメモリダイに前記第３の複数の電気コンタクトを介して信号を送信するステップと、
をさらに備え、
前記第３の複数の電気コンタクトは、前記第２のコードワードの前記第２のビット数と少なくとも同数の電気コンタクトを含み、
前記第２のコードワードを示す前記信号は、前記第２のコントローラダイから前記第２のメモリダイに並行して送信される、請求項１７に記載の方法。
【請求項１９】
前記第１のビット数が前記第２のビット数と異なっている、請求項１８に記載の方法。
【請求項２０】
前記ダイは、前記ダイの表面と前記第１のコントローラダイの隣接する表面との間、または、前記ダイの前記表面と前記第１のメモリダイの隣接する表面との間の第４の複数の電気コンタクトによって前記第１のバスに結合されている、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、メモリモジュールに関する。
【背景技術】
【０００２】
埋込メモリデバイス（たとえば埋込マルチメディアカード（ｅＭＭＣ）デバイス）ならびに移動型メモリデバイス（たとえば移動型ユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ・メモリ・デバイスおよび他の移動型記憶カード）などの不揮発性データ記憶デバイスにより、データおよびソフトウェアアプリケーションの携帯性の向上が許容されてきている。不揮発性データ記憶デバイスのユーザは、大容量のデータを記憶するとともに迅速にアクセスするために、不揮発性記憶デバイスにますます依存するようになっている。
【０００３】
メモリモジュールの記憶容量が増大するにつれて、データ記憶デバイス内のデータ通信により、データ記憶デバイスの性能が著しく低下し得る。たとえば、大容量メモリモジュール（たとえば、１つまたは複数の大容量メモリアレイを含むメモリモジュール）は、大容量のデータを記憶する場合がある。メモリアレイからデータを読み込むことと、メモリアレイにデータを書き込むこととは、通常、メモリコントローラからメモリアレイへのデータ通信を伴う。そのようなデータ通信の各々は、待ち時間と結びついており、この待ち時間は、メモリモジュールの全体の性能、または、メモリモジュールを含むデータ記憶デバイスの全体の性能を低減させる可能性がある。
【発明の概要】
【０００４】
メモリとコントローラとの間の通信におけるデータ処理量は、フリップチップおよびバンプ技術を使用することで向上され得る。たとえば、コントローラダイおよびメモリダイが、フリップチップのバンプ技術を使用してチップスタックを形成することで、共に結合され得る。メモリダイは、コントローラダイに結合された複数の電気コンタクトを含み得る。データを示すコードワードとして、データをメモリダイ内に記憶するように、コントローラダイを構成することができる。コードワードは特定のビット数を有する。メモリダイの電気コンタクトは、少なくともコードワードのビット数と同数の電気コンタクトを含み得る。したがって、コードワード全体は、コントローラダイからメモリダイへ、またはメモリダイからコントローラダイへパラレルで（たとえば１クロックサイクルで）通信され得る。
【０００５】
たとえば、コントローラダイのメモリ制御回路が５１２ビットのコードワードを生成するように構成された場合、メモリダイとコントローラダイとの間の電気コンタクトは、バス（たとえば、複数の貫通シリコンビア（ＴＳＶ）によって形成されるバス）を形成する少なくとも５１２の電気コンタクトを含み得る。バスの各電気コンタクトは、１つのビットを、コントローラダイからメモリダイへ、またはメモリダイからコントローラダイへ、伝達するために使用され得る。したがって、コードワードの全ビットの完全なパラレル通信は、ホストデバイスのプロセッサの１クロックサイクルの間、またはコントローラダイのプロセッサの１クロックサイクルの間に達成され得る。
【０００６】
各ダイ間の完全なパラレル通信によってデータ伝達の待ち時間が低減された高い記憶密度を有するメモリ技術（３次元（３Ｄ）メモリなど）は、メモリデバイスの性能を著しく向上することができる。さらに、そのようなダイの複数スタックは、共通の基板上に配置することができる。この共通の基板は、記憶容量および／またはデータ処理量の増大をさらに可能にするために相互接続部を含んでいる。
【図面の簡単な説明】
【０００７】
【図１】図１は、コントローラとメモリとの間でデータを通信するように構成されたデータ記憶デバイスを含むシステムの特定の例示的実施形態を示すブロック図である。
【図２】図２は、図１のデータ記憶デバイスに組み込まれ得るメモリモジュールの第１の特定の実施形態を示すブロック図である。
【図３】図３は、図１のデータ記憶デバイスに組み込まれ得るメモリモジュールの第１の特定の実施形態を示すブロック図である。
【図４】図４は、コントローラとメモリとの間でデータを通信するための方法の例示的実施形態のフロー図である。
【図５】図５は、図１のデータ記憶デバイス、図２のメモリモジュール、または図３のメモリモジュールでの使用のための不揮発性メモリの特定の実施形態のブロック図である。
【図６】図６は、図１のデータ記憶デバイス、図２のメモリモジュール、または図３のメモリモジュールでの使用のための不揮発性メモリの別の特定の実施形態のブロック図である。
【発明を実施するための形態】
【０００８】
本開示の特定の実施形態を、図面を参照して説明する。この詳細な説明では、共通の特徴は図面を通して共通の参照符号によって示されている。
【０００９】
図１は、ホストデバイス１３０に結合されたデータ記憶デバイス１０２を含むシステム１００の特定の実施形態を示している。データ記憶デバイス１０２はメモリ１０４を含んでいる。
【００１０】
ホストデバイス１３０は、メモリ１０４に記憶されるユーザデータ１３２などのデータを提供するか、メモリ１０４から読み込まれるデータを要求するように構成され得る。たとえば、ホストデバイス１３０は、携帯電話、音楽プレーヤ、ビデオプレーヤ、ゲーミングコンソール、電子ブックリーダ、個人情報端末（ＰＤＡ）、ラップトップコンピュータもしくはノートパソコンなどのコンピュータ、任意の他の電子デバイス、またはそれらの任意の組合せを含み得る。ホストデバイス１３０は、メモリ１０４からの読込およびメモリ１０４への書込を可能にするメモリインターフェースを介して通信する。たとえば、ホストデバイス１３０は、Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ  （ＵＦＳ）  Ｈｏｓｔ  Ｃｏｎｔｒｏｌｌｅｒ  Ｉｎｔｅｒｆａｃｅの仕様書などのＪｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）の業界の仕様書に従って作動し得る。他の例としては、ホストデバイス１３０が、図示の例としてのＳｅｃｕｒｅ  Ｄｉｇｉｔａｌ  （ＳＤ）  Ｈｏｓｔ  Ｃｏｎｔｒｏｌｌｅｒの仕様書などの、１つまたは複数の他の仕様書に従って作動し得る。ホストデバイス１３０は、任意の他の適切な通信プロトコルに従ってメモリ１０４と通信し得る。
【００１１】
メモリ１０４は、ＮＡＮＤフラッシュメモリまたは抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）などの不揮発性メモリであってもよい。メモリ１０４は３Ｄメモリであってもよく、３Ｄ  ＮＡＮＤおよびＲｅＲＡＭ構造の例は、図５および６をそれぞれ参照して説明される。メモリ１０４は、多段セル（ＭＬＣ）フラッシュメモリのワードラインなどの、記憶素子の代表グループ１０６を含んでいる。グループ１０６は、代表記憶素子１０８を含んでいる。記憶素子のグループ１０６は、３次元（３Ｄ）メモリ構成（たとえば、記憶素子の３Ｄアレイ）に配置され得る。
【００１２】
データ記憶デバイス１０２は、説明的例として、ｅＭＭＣ（登録商標）（ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ，Ａｒｌｉｎｇｔｏｎ，Ｖｉｒｇｉｎｉａの商標）およびｅＳＤなどの、埋め込まれたメモリとしてのホストデバイス１３０に結合されるように構成され得る。説明のために、データ記憶デバイス１０２は、ｅＭＭＣ（埋込マルチメディアカード）デバイスに対応し得る。別の例として、データ記憶デバイス１０２は、Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  ＳＤ（登録商標）カード、マイクロＳＤ（登録商標）カード、ミニＳＤ．ＴＭカード（ＳＤ−３Ｃ  ＬＬＣ，Ｗｉｌｍｉｎｇｔｏｎ，Ｄｅｌａｗａｒｅの商標）、マルチメディアカード．ＴＭ（ＭＭＣ．ＴＭ）カード（ＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ，Ａｒｌｉｎｇｔｏｎ，Ｖｉｒｇｉｎｉａの商標）、またはコンパクトフラッシュ（登録商標）（ＣＦ）カード（ＳａｎＤｉｓｋ  Ｃｏｒｐｏｒａｔｉｏｎ，Ｍｉｌｐｉｔａｓ，Ｃａｌｉｆｏｒｎｉａの商標）などのメモリカードであってもよい。データ記憶デバイス１０２は、ＪＥＤＥＣの業界の仕様書に従って作動し得る。たとえば、データ記憶デバイス１０２は、ＪＥＤＥＣ  ｅＭＭＣの仕様書、ＪＥＤＥＣ  Ｕｎｉｖｅｒｓａｌ  Ｆｌａｓｈ  Ｓｔｏｒａｇｅ（ＵＦＳ）の仕様書、１つもしくは複数の他の仕様書、またはそれらの組合せに従って作動し得る。
【００１３】
メモリ１０４は、読込／書込回路１８０および／または１つもしくは複数のラッチ１８２などの、記憶素子の作動に関連する回路をも含んでいる。ラッチ１８２は、メモリ１０４の記憶素子から読み込まれるか、記憶素子に書き込まれるデータを記憶するように構成されている。読込／書込回路１８０は、メモリ１０４の記憶素子からラッチ１８２へのデータの読込、または、ラッチ１８２からメモリ１０４の記憶素子へのデータの書き込みを制御するように構成されている。
【００１４】
コントローラ１２０は、ホストデバイス１３０からデータおよび指示を受け取り、ホストデバイス１３０にデータを送信するように構成されている。その一方で、データ記憶デバイス１０２はホストデバイス１３０に作動可能に結合されている。コントローラ１２０はさらに、メモリ１０４にデータおよびコマンドを送信し、メモリ１０４からデータを受信するように構成されている。たとえば、コントローラ１２０は、特定のアドレスにデータを記憶するようにメモリ１０４に指示するために、データを送信し、コマンドを書き込むように構成されている。別の例としては、コントローラ１２０は、メモリ１０４の特定のアドレスからデータを読み込むために読込コマンドを送信するように構成されている。
【００１５】
コントローラ１２０は、メモリ１０４に記憶されるデータを受信してコードワード１２８を生成するように構成されたＥＣＣエンジン１２２を含んでいる。たとえば、ＥＣＣエンジン１２２は、Ｒｅｅｄ  Ｓｏｌｏｍｏｎエンコーダ、Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ（ＢＣＨ）エンコーダ、低密度パリティチェック（ＬＤＰＣ）エンコーダ、Ｔｕｒｂｏ  Ｃｏｄｅエンコーダ、１つもしくは複数の他のＥＣＣエンコーディングスキームをエンコードするように構成されたエンコーダ、またはそれらの任意の組合せなどの、ＥＣＣエンコーディングスキームを使用してデータをエンコードするように構成されたエンコーダ１２４を含み得る。ＥＣＣエンジン１２２は、データ内に存在する場合があるビットエラーを、ＥＣＣスキームのエラー訂正能力に応じて、検出および訂正するために、メモリ１０４から読み込まれたデータをデコードするように構成されたデコーダ１２６を含み得る。
【００１６】
特定の実施形態では、メモリ１０４は、メモリダイまたは複数のメモリダイを含んだり、メモリダイまたは複数のメモリダイに対応する。またコントローラ１２０は、メモリ・コントローラ・ダイを含んだり、メモリ・コントローラ・ダイに対応する。この実施形態では、メモリダイは複数の電気コンタクト１５０を含む。またコントローラダイは、少なくともバス１５６の一部分を形成するようにメモリダイの複数の電気コンタクト１５０に結合された、対応する複数の電気コンタクト１５４を含んでいる。
【００１７】
コードワード１２８は、ＥＣＣエンジン１２２のＥＣＣエンコーディングスキームに基づく特定のビット数（Ｎビット）を有する。特定の実施形態では、複数の電気コンタクト１５０および複数の電気コンタクト１５４の各々は、少なくともコードワード１２８のビット数と同数の電気コンタクトを含んでいる。たとえば、コードワード１２８がＮビットを含む場合、複数の電気コンタクト１５０は、（たとえば、Ｎ番目の電気コンタクト１５２への第１のコンタクトを含む）少なくともＮの電気コンタクトを含む。さらに、複数の電気コンタクト１５４は、少なくともＮの電気コンタクトを含み得る。したがって、バス１５６により、メモリ１０４とコントローラ１２０との間のコードワード１２８の全ビットの同時（すなわち、パラレル）通信が可能になる。
【００１８】
コントローラ１２０は、論理アドレスから物理アドレスへのアドレスマッピング回路やクロック回路などの、メモリ制御回路１１０をも含み得る。メモリ制御回路１１０は、ホストデバイス１３０からのユーザデータ１３２の受信と、メモリ１０４へのコードワード１２８の提供とを促進することができる。特定の実施形態では、メモリ１０４およびコントローラ１２０は、第１のチップスタック１４０などのチップスタック内に配置されている。データ記憶デバイス１０２は、第２のチップスタック１９０などの、１つまたは複数の追加のチップスタックをも含み得る。１つまたは複数の追加のチップスタックは、追加のメモリダイ、追加のコントローラダイ、またはこれらの両方を含み得る。たとえば、第２のチップスタック１９０は、図２および３を参照して記載したように、第２のコントローラダイおよび第２のメモリダイを含み得る。第１のチップスタック１４０および第２のチップスタック１９０は、シリコン基板などの基板１４２に結合され得る。基板１４２は、複数の電気コンタクト１３４を含み得る。たとえば、複数の電気コンタクト１３４は、基板１４２の第１のサイド上にあり得、第１のチップスタック１４０および第２のチップスタック１９０は、第１のサイドとは反対側である基板１４２の第２のサイド上にあり得る。
【００１９】
電気コンタクト１３４は、図２および３を参照してさらに記載するように、１つまたは複数の貫通ビア（たとえば、貫通シリコンビア（ＴＳＶＳ））により、第１のチップスタック１４０、第２のチップスタック１９０、またはこれらの両方に結合され得る。さらに、基板１４２は、第１のチップスタック１４０を１つまたは複数の追加のチップスタック（たとえば、第２のチップスタック１９０）に結合する相互接続回路を含み得る。
【００２０】
作動時には、ユーザデータ１３２は、データ記憶デバイス１０２においてホストデバイス１３０から、電気コンタクト１３４に印加される信号として受信され得る。メモリ制御回路１１０は、ユーザデータ１３２を処理することができる。たとえば、メモリ制御回路１１０は、ユーザデータ１３２が読込コマンドと書込コマンドのいずれに対応するかを判定し得る。さらに、メモリ制御回路１１０は、ユーザデータ１３２によって示される論理アドレスを検出し得、この論理アドレスをメモリ１０４の物理アドレスへマッピングし得る。メモリ１０４が複数のメモリダイを含む場合、物理アドレスは特定のメモリダイ、および記憶素子の特定のグループに対応し得る。たとえば、物理アドレスは、チップ選択情報、および、記憶素子の特定のグループを示す情報（たとえば、行の選択情報および列の選択情報）を含み得る。
【００２１】
メモリ制御回路１１０はまた、コードワード１２８を生成するために、ユーザデータ１３２（またはその一部分）をＥＣＣエンジン１２２に提供し得る。ＥＣＣエンジン１２２がコードワード１２８を生成した後は、コードワード１２８はメモリ１０４に（物理アドレスを示す情報とともに、またはそれに加えて）送られる場合がある。コードワード１２８は、コントローラ１２０からメモリ１０４に、コードワード１２８に対応する信号をバス１５６（たとえば、複数の電気コンタクト１５４）に印加することによって送信され得る。特定の実施形態では、コードワード１２８の各ビットに対応する信号（たとえば、コードワード１２８が５１２ビットを含む場合は５１２の信号）は、並行してバス１５６に印加される。たとえば、コードワード１２８の各ビットに対応する信号すべては、メモリ制御回路１１０のクロックの１クロックサイクルの間に印加され得る。あるいは、データ記憶デバイス１０２がホストデバイス１３０からクロック信号を受信した場合、コードワード１２８の各ビットに対応するすべての信号は、ホストデバイス１３０のプロセッサの１クロックサイクルの間に印加され得る。
【００２２】
したがって、バンプ技術およびチップスタックを使用することと、少なくともコードワード１２８内のビット数と同数の電気コンタクトを含む複数の電気コンタクトを使用することによって、データ記憶デバイス１０２では、コントローラ１２０からメモリ１０４へのデータスループットおよび通信が増大している。結果として、メモリ１０４とコントローラ１２０との間のデータ通信に関連する待ち時間が低減され得ることから、データ記憶デバイス１０２の全体の性能を向上させることができる。単一スタックでの実施の場合に比べ、複数スタックを使用することにより、記憶容量を増大させることができる。さらに、複数スタックにおけるパラレルなデータの読込および書込動作をサポートすることにより、データ記憶デバイス１０２における高いデータスループットレートを達成することができる。
【００２３】
図２は、メモリモジュール２００の実施形態を示している。メモリモジュール２００は、図１のデータ記憶デバイス１０２に含まれてもよいし、データ記憶デバイス１０２に対応していてもよい。
【００２４】
メモリモジュール２００は、１つまたは複数のチップスタックを少なくとも部分的に包含するパッケージング２０２（たとえば、ポリマ封入材）を含んでいてもよい。たとえば、１つまたは複数のチップスタックは、第１のチップスタック２１０および第２のチップスタック２２０を含み得る。第１のチップスタック２１０、第２のチップスタック２２０、またはこれらの両方は、図１の第１のチップスタック１４０を参照して記載したように機能し得る。第１のチップスタック２１０および第２のチップスタック２２０は、基板２３０（たとえば、シリコン基板）に結合され得る。基板２３０は、第１のチップスタック２１０と第２のチップスタック２２０との間のデータ通信を可能にするように構成された電気相互接続回路を含み得る。基板２３０は、パッケージング２０２の外部の複数の電気コンタクト２３６をも含み得る。
【００２５】
第１のチップスタック２１０は、第１のダイ２１２を含み得る。たとえば、第１のダイ２１２は、複数の記憶素子を含むメモリダイを含み得る。第１のチップスタック２１０は、第２のダイ２１６をも含み得る。たとえば、第２のダイ２１６は、第１のコントローラダイを含み得る。第１のダイ２１２および第２のダイ２１６は、（たとえば、バンプ技術を使用して）第１のダイ２１２と第２のダイ２１６との隣接する表面間の第１の複数の電気コンタクト２１４を介してともに結合され得る。
【００２６】
特定の実施形態では、第１のチップスタック２１０は、（たとえば、バンプ技術を使用して）第２のダイ２１６と基板２３０との隣接する表面間の第２の複数の電気コンタクト２１８を介して基板２３０と結合され得る。たとえば、第２のダイ２１６は、基板２３０の第１の表面２３２において、基板２３０の相互接続回路２３８に結合され得る。
【００２７】
第２のチップスタック２２０は、第３のダイ２２２を含み得る。たとえば、第３のダイ２２２は、第２の複数の記憶素子を含む第２のメモリダイであり得る。第３のダイ２２２は、第４のダイ２２６に結合され得る。第４のダイ２２６は、第２のコントローラダイを含み得る。第３のダイ２２２と第４のダイ２２６とは、（たとえば、バンプ技術を使用して）第３のダイ２２２と第４のダイ２２６との隣接する表面間の第３の複数の電気コンタクト２２４を介してともに結合され得る。
【００２８】
特定の実施形態では、第２のチップスタック２２０は、（たとえば、バンプ技術を使用して）第４のダイ２２６と基板２３０との隣接する表面間の第４の複数の電気コンタクト２２８を介して基板２３０に結合され得る。たとえば、第４のダイ２２６は、基板２３０の第１の表面２３２において、基板２３０の相互接続回路２３８、この基板の貫通ビア２４０、またはこれらの両方に結合され得る。
【００２９】
基板２３０は、第５の複数の電気コンタクト２３６を含む第２の表面２３４を有し得る。第５の複数の電気コンタクト２３６は、第１のチップスタック２１０、第２のチップスタック２２０、またはこれらの両方に電気的に結合され得る。たとえば、第５の複数の電気コンタクト２３６は、貫通ビア２４０により、第２のチップスタック２２０に結合され得る。さらに、または代替的に、第５の複数の電気コンタクト２３６は、相互接続回路２３８により、第１のチップスタック２１０および／または、第５の複数の電気コンタクト２３６に結合され得る。相互接続回路２３８は、基板２３０の層内に導電ラインを含み得、データのスイッチング／ルーティングのため、かつ／または制御信号（たとえば、非限定的な例として、チップ選択信号またはチップイネーブル信号）を生成するためなどの、能動および／または受動回路素子を含み得る。
【００３０】
作動時には、データは、第５の複数の電気コンタクト２３６によって受信され得る。たとえば、データは、図１のホストデバイス１３０などのホストデバイスからの信号として受信され得る。データの受信に応じて、第２のダイ２１６または第４のダイ２２６などの１つまたは複数のメモリ・コントローラ・ダイは、対応するメモリダイにおいてデータの示すものを記憶する。たとえば、データには、データの記憶アドレス（たとえば、論理アドレス）を示すアドレス情報が含まれるか、このアドレス情報が伴われ得る。記憶アドレスは、第１のチップスタック２１０のメモリダイ、または第２のチップスタック２２０のメモリダイに対応し得る。図３に示す特定の実施形態では、メモリモジュール２００は、記憶アドレスに関連する特定のメモリダイまたは特定のチップスタックを識別するように構成された、追加の制御回路を含み得る。
【００３１】
たとえば、ユーザデータが、第１のダイ２１２の１つまたは複数の記憶素子に記憶されるデータを含む場合、データは、相互接続回路２３８を介して第２のダイ２１６に提供され得る。第２のダイ２１６のＥＣＣエンジンは、データを示すコードワードを生成するように構成され得る。コードワードは、ＥＣＣエンジンによって実施されるＥＣＣプロセスに基づく特定のビット数を有する。コードワードを生成した後に、第２のダイ２１６は、第１のダイ２１２の複数の記憶素子にコードワードを書き込み得る。たとえば、第２のダイ２１６は、第１のダイ２１２の複数の記憶素子にコードワードを書き込むために、複数の電気コンタクト２１４に信号を印加し得る。特定の実施形態では、電気コンタクト２１４の数がコードワードのビット数と同じかそれ以上であり得る。たとえば、第２のダイ２１６が５１２ビットのコードワードを生成するように構成される場合、複数の電気コンタクト２１４は少なくとも５１２の電気コンタクトを含み得る。別の例としては、第２のダイ２１６が１０２４ビットのコードワードを生成するように構成される場合、複数の電気コンタクト２１４は、少なくとも１０２４の電気コンタクトを含み得る。したがって、第２のダイ２１６は、１クロックサイクルの間にコードワード全体を並行して第１のダイ２１２に伝達し得る。すなわち、コードワードの各ビットは、１クロックサイクルの間に第２のダイ２１６から第１のダイ２１２へ提供され得る。
【００３２】
別の例では、メモリモジュール２００は、第３のダイ２２２の１つまたは複数の記憶素子に記憶される第２のデータを受信し得る。第２のデータは、貫通ビア２４０または相互接続回路２３８により、第４のダイ２２６に提供され得る。第４のダイ２２６は、第２のデータに基づいて第２のコードワードを生成するように構成されたＥＣＣエンジンを含み得る。第２のコードワードは、第４のダイ２２６から第３のダイ２２２に記憶されるために提供され得る。たとえば、第４のダイ２２６は、第２のコードワードを第３のダイ２２２の複数の記憶素子に書き込むために、複数の電気コンタクト２２４に信号を印加し得る。
【００３３】
第２のコードワードは、第４のダイ２２６のＥＣＣエンジンによって実施されるＥＣＣ操作に基づく特定のビット数を含み得る。特定の実施形態では、複数の電気コンタクト２２４の電気コンタクトの数には、少なくとも第２のコードワードのビット数と同数の電気コンタクトが含まれ得る。たとえば、第４のダイ２２６が５１２ビットのコードワードを生成するように構成された場合、複数の電気コンタクト２２４は、少なくとも５１２の電気コンタクトを含み得る。別の例としては、第４のダイ２２６が１０２４ビットのコードワードを生成するように構成される場合、複数の電気コンタクト２２４は少なくとも１０２４の電気コンタクトを含み得る。特定の実施形態では、第２のダイ２１６によって生成されるコードワードは、第４のダイ２２６によって生成されるコードワードとは異なるサイズである場合がある（たとえば、異なるビット数を有し得る）。したがって、第２のダイ２１６と第１のダイ２１２との間の複数の電気コンタクト２１４は、第４のダイ２２６と第３のダイ２２２との間の複数の電気コンタクト２２４とは異なる数のコンタクトを有し得る。
【００３４】
したがって、第２のダイ２１６および第４のダイ２２６などの１つまたは複数のメモリ・コントローラ・ダイは、対応するメモリダイに書き込まれるデータに基づくコードワードを生成し得る。さらに、コントローラダイの内の１つまたは複数は、メモリ・コントローラ・ダイからメモリダイへコードワード全体を１クロックサイクルで提供することを可能にする複数の電気コンタクトを介して、対応するメモリダイに結合され得る。共通の基板を共有する複数のコントローラを有することにより、メモリアクセス操作は、同時に（たとえば、少なくとも部分的に重なって）実施され得る。その結果、単一のコントローラを使用するデータ記憶デバイスに比べて効果が強化されたデータの読込処理量および／または書込処理量を、ホストデバイスの単一のメモリインターフェースを介してホストデバイスに提供できる。
【００３５】
図３は、メモリモジュール３００の別の実施形態を示している。メモリモジュール３００は、図１のデータ記憶デバイス１０２に含まれてもよいし、データ記憶デバイス１０２に対応していてもよい。
【００３６】
メモリモジュール３００は、１つまたは複数のチップスタックを少なくとも部分的に包含するパッケージング３０２（たとえば、ポリマ封入材）を含み得る。たとえば、１つまたは複数のチップスタックは、第１のチップスタック３１０および第２のチップスタック３３０を含み得る。パッケージング３０２は、以下にさらに記載する第８のダイ３７０などの、１つまたは複数の追加のチップをも少なくとも部分的に包含し得る。第１のチップスタック３１０、第２のチップスタック３３０、またはこれらの両方は、図１の第１のチップスタック１４０を参照して記載したように、または図２の第１のチップスタック２１０を参照して記載したように、またはこれらの両方のように機能し得る。第１のチップスタック３１０、第２のチップスタック３３０、１つもしくは複数の追加のチップ、またはこれらの組合せは、基板３５０（たとえば、シリコン基板）に結合され得る。基板３５０は、第１のチップスタック３１０、第２のチップスタック３３０、１つもしくは複数の追加のチップ、またはこれらの組合せの間でのデータ通信を可能にするように構成された相互接続回路３５８を含み得る。基板３５０は、パッケージング３０２の外部（たとえば、基板３５０の第２の表面３５４）にある複数の電気コンタクト３５６をも含み得る。
【００３７】
第１のチップスタック３１０および第２のチップスタック３３０は、様々な異なる構成を有し得る。チップスタック構成の具体例は図３に示されているが、これらは単に例でしかなく、限定的ではない。たとえば、図３は２つのチップスタックを示しているが、他の実施形態では、メモリモジュール３００は３つ以上のチップスタックまたは１つのチップスタックを含み得る。別の例としては、ダイの具体的数および、ダイの順番および配置は、他の実施形態では異なり得る。さらに、図３において、メモリモジュール３００は、１つの追加のチップ、第８のダイ３７０を含むが、他の実施形態では、メモリモジュール３００は、追加のチップを含まず（たとえば、チップスタックのみを含む）、さらに他の実施形態では、メモリモジュール３００は、２つ以上の追加のチップを含む。
【００３８】
特定の実施形態では、第１のチップスタック３１０は、第１のダイ３２６を含んでいる。たとえば、第１のダイ３２６は第１のコントローラ・メモリ・ダイを含み得る。第１のダイ３２６は、第２のダイ３２０に結合され得る。第２のダイ３２０は、たとえば、複数の記憶素子を含む第１のメモリダイであり得る。第１のダイ３２６および第２のダイ３２０は、（たとえば、バンプ技術を使用して）第１のダイ３２６と第２のダイ３２０との隣接する表面間の第１の複数の電気コンタクト３２４を介してともに結合され得る。
【００３９】
第１のチップスタック３１０は、第３のダイ３１６および第４のダイ３１２などの追加のダイをも含み得る。たとえば、第３のダイ３１６は、第２のメモリダイ、第２のメモリ・コントローラ・ダイ、またはメモリ・サポート・ダイ（たとえば、図１の読込／書込回路１８０またはラッチ１８２などの、メモリダイの記憶素子からのデータの読込またはこの記憶素子へのデータの書込を促進するサポート回路を含むダイ）であってもよい。第１のダイ３２６が第３のダイ３１６と直接通信するものであるように、第１のチップスタック３１０が構成される場合、第２のダイ３２０は、第１のダイ３２６と第３のダイ３１６との間の通信を可能にする複数の貫通ビア３２２を含み得る。
【００４０】
第４のダイ３１２は、メモリダイ（たとえば、第３のダイ３１６がメモリダイではない場合は、第２のメモリダイであり、または、第３のダイ３１６がメモリダイである場合は、第３のメモリダイ）であってもよい。代替的には、第４のダイ３１２はメモリ・コントローラ・ダイまたはメモリ・サポート・ダイであってもよい。第１のダイ３２６または第２のダイ３２０が第４のダイ３１２と直接通信するものであるように、第１のチップスタック３１０が構成される場合、第３のダイ３１６は、第４のダイ３１２と、第１のダイ３２６、第２のダイ３２０、またはこれらの両方との間の通信を可能にする複数の貫通ビア（図示せず）を含み得る。
【００４１】
第１のチップスタック３１０の各ダイは、バンプ技術を使用して隣接するダイに結合され得る。図示するように、第４のダイ３１２は、第４のダイ３１２と第３のダイ３１６との隣接する表面間の複数の電気コンタクト３１４を介して第３のダイ３１６に結合され得る。さらに、第３のダイ３１６は、第３のダイ３１６と第２のダイ３２０との隣接する表面間の複数の電気コンタクト３１８を介して第２のダイ３２０に結合され得る。さらに、上述したように、第２のダイ３２０は、複数の電気コンタクト３２４を介して第１のダイ３２６に結合され得る。第１のチップスタック３１０は、バンプ技術を使用して基板３５０に結合され得る。たとえば、第１のダイ３２６は、第１のダイ３２６と基板３５０との隣接する表面間の複数の電気コンタクト３２８を介して基板３５０の第１のサイド３５２と結合され得る。たとえば複数の電気コンタクト３２８は、第１のチップスタック３１０を、基板３５０の貫通ビア３６０の第１のセット、基板の相互接続回路３５８、またはこれらの両方に結合し得る。たとえば、第１のチップスタック３１０は、（貫通ビア３６０または相互接続回路３５８により）第２のチップスタック３３０、１つまたは複数の追加のチップ（たとえば、第８のダイ３７０）、パッケージング３０２の外部の電気コンタクト３５６、またはこれらの組合せに電気的に接続され得る。
【００４２】
特定の実施形態では、第２のチップスタック３３０は第５のダイ３４２を含んでいる。たとえば、第５のダイ３４２はコントローラ・メモリ・ダイであり得る。第５のダイ３４２は、第６のダイ３３６に結合されていてもよい。第６のダイ３３６は、メモリダイ、メモリ・コントローラ・ダイ、またはメモリ・サポート・ダイ（たとえば、図１の読込／書込回路１８０またはラッチ１８２などの、メモリダイの記憶素子からのデータの読込またはこの記憶素子へのデータの書込を促進するサポート回路を含むダイ）であってもよい。
【００４３】
第２のチップスタック３３０は、第７のダイ３３２などの１つまたは複数の追加のダイをも含み得る。たとえば、第７のダイ３３２はメモリダイ、メモリ・コントローラ・ダイ、またはメモリ・サポート・ダイ（たとえば、図１の読込／書込回路１８０またはラッチ１８２などの、メモリダイの記憶素子からのデータの読込またはこの記憶素子へのデータの書込を促進するサポート回路を含むダイ）であってもよい。第５のダイ３４２が第７のダイ３３２と直接通信するものであるように、第２のチップスタック３３０が構成される場合、第６のダイ３３６は、第５のダイ３４２と第７のダイ３３２との間の通信を可能にする複数の貫通ビア３３８を含み得る。
【００４４】
第２のチップスタック３３０の各ダイは、バンプ技術を使用して隣接するダイに結合され得る。図示するように、第７のダイ３３２は、第７のダイ３３２と第６のダイ３３６との隣接する表面間の複数の電気コンタクト３３４を介して第６のダイ３３６に結合され得る。さらに、第６のダイ３３６は、第６のダイ３３６と第５のダイ３４２との隣接する表面間の複数の電気コンタクト３４０を介して第５のダイ３４２に結合され得る。第２のチップスタック３３０は、バンプ技術を使用して基板３５０にも結合され得る。たとえば、第５のダイ３４２は、第５のダイ３４２と基板３５０との隣接する表面間の複数の電気コンタクト３４４を介して基板３５０の第１のサイド３５２に結合され得る。たとえば複数の電気コンタクト３４４は、第２のチップスタック３３０を、基板３５０の貫通ビア３６２の第２のセット、この基板の相互接続回路３５８、またはこれらの両方に結合し得る。たとえば、第２のチップスタック３３０は、（貫通ビア３６２または相互接続回路３５８により）第１のチップスタック３１０、１つまたは複数の追加のチップ（たとえば、第８のダイ３７０）、パッケージング３０２の外部の電気コンタクト３５６、またはこれらの組合せに電気的に結合され得る。
【００４５】
メモリモジュール３００が、第８のダイ３７０などの１つまたは複数の追加のダイを含む場合、１つまたは複数の追加のダイには、メモリダイ、メモリ・コントローラ・ダイ、メモリ・サポート・ダイ、またはこれらの組合せが含まれ得る。１つまたは複数の追加のダイは、メモリモジュール３００の１つまたは複数のチップスタックに電気的に接続され得る。たとえば図３では、第８のダイ３７０は、第８のダイ３７０と基板３５０との隣接する表面間の複数の電気コンタクト３７２を介して相互接続回路３５８に結合されている。
【００４６】
特定の実施形態では、第８のダイ３７０は、チップスタック３１０、３３０の各々に関する機能を発揮し得る。たとえば、第８のダイ３７０は、ホストデバイス（図１のホストデバイス１３０など）からデータおよびコマンドを受信し、（たとえば、ホストデバイスによって提供される論理アドレスに基づいて）このデータおよびコマンドに関連する特定のチップスタックを判定し、特定のチップスタックのメモリ・コントローラ・ダイにデータおよびコマンドを提供するマスタコントローラを含み得る。図示するように、第４のダイ３１２に書き込まれるデータがメモリモジュール３００において受信された場合、第８のダイ３７０は、第４のダイ３１２が第１のチップスタック３１０にあると判定し得、第１のダイ３２６にデータを提供し得る。第１のダイ３２６は、このデータに基づいてコードワードを生成し得、第２のダイ３２０および第３のダイ３１６を通る貫通ビア（たとえば、貫通ビア３２２）により、このコードワードを第４のダイ３１２に提供し得る。代替的には、第３のダイ３１６が、第４のダイ３１２に関連するメモリ・コントローラ・ダイである場合があり、第１のダイ３２６は、貫通ビア３２２によってデータを第３のダイ３１６に送信し得る。この場合、第３のダイ３１６は、このデータに基づいてコードワードを生成するとともに、このコードワードを第４のダイ３１２に提供し得る。
【００４７】
チップスタック３１０、３３０に関連する機能を発揮する第８のダイ３７０の別の例では、第８のダイ３７０はメモリダイである場合がある。この例では、第８のダイ３７０は、チップスタックのメモリダイにおいて記憶されるデータ用、またはチップスタックのメモリダイから読み込まれるデータ用のキャッシュまたはバッファとして機能し得る。たとえば、チップスタックのメモリダイは不揮発性メモリを含み得、第８のダイ３７０はより高速の揮発性メモリを含み得る。
【００４８】
チップスタック３１０、３３０に関連する機能を発揮する第８のダイ３７０のさらに別の例では、第８のダイ３７０はメモリ・サポート・ダイである場合がある。この例では、第８のダイ３７０は、ロードバランシング、ウェアレベリング、データシェーピング、電力管理、または、メモリモジュール３００の全体の性能および／または寿命を向上させる他の機能などの機能を発揮し得る。
【００４９】
作動時には、複数の電気コンタクト３５６により、メモリモジュール３００とホストデバイス（図１のホストデバイス１３０など）との間でデータおよびコマンドを通信し得る。データを受信するのに応じて、第１のダイ３２６、第５のダイ３４２、または第８のダイ３７０などの１つまたは複数のメモリ・コントローラ・ダイは、データが示すものを対応するメモリダイに記憶し得る。たとえば、データは、このデータのための記憶アドレス（たとえば論理アドレス）を含むアドレス情報を含み得るか、伴い得る。記憶アドレスは、第１のチップスタック３１０のメモリダイ、または第２のチップスタック３３０のメモリダイに対応し得る。
【００５０】
図３に示す特定の実施形態では、第８のダイ３７０は、記憶アドレスに関連する特定のメモリダイまたは特定のチップスタックを識別するように構成された回路を含み得る。たとえば、第８のダイ３７０は、ホストデバイス（図１のホストデバイス１３０など）からデータおよびコマンドを受信し、（たとえば論理アドレスに基づいて）このデータおよびコマンドに関連する特定のチップスタックを判定し、このデータおよびコマンドを特定のチップスタックのメモリ・コントローラ・ダイに提供するマスタコントローラを含み得る。図示するように、第４のダイ３１２に書き込まれるデータがメモリモジュール３００において受信される場合、第８のダイ３７０は、第４のダイ３１２が第１のチップスタック３１０内にあると判定できるとともに、このデータを第１のダイ３２６に提供し得る。第１のダイ３２６は、このデータに基づいてコードワードを生成できるとともに、第２のダイ３２０および第３のダイ３１６を通る貫通ビア（たとえば、貫通ビア３２２）により、このコードワードを第４のダイ３１２に提供し得る。代替的には、第３のダイ３１６が第４のダイ３１２に関連するメモリ・コントローラ・ダイである場合、第１のダイ３２６はこのデータを貫通ビア３２２により第３のダイ３１６に送信し得る。この場合、第３のダイ３１６は、このデータに基づいてコードワードを生成するとともに、このコードワードを第４のダイ３１２に提供し得る。
【００５１】
メモリモジュール３００の１つまたは複数のメモリ・コントローラ・ダイは、ＥＣＣエンジンを含み得る。たとえば、第１のダイ３２６は、第１のチップスタック３１０のメモリダイに記憶されることになるデータを示す第１のコードワードを生成するように構成された第１のＥＣＣエンジンを含み得る。さらに、第５のダイ３４２は、第２のチップスタック３３０のメモリダイに記憶されることになるデータを示す第２のコードワードを生成するように構成された第２のＥＣＣエンジンを含み得る。各コードワードは、対応するＥＣＣエンジンによって実施されるＥＣＣプロセスに基づく特定のビット数を有する。たとえば、第１のコードワードは第１のビット数を有し得、第２のコードワードは第２のビット数を有し得る。第１のビット数は第２のビット数と同じである場合があり、あるいは、第１のビット数は第２のビット数と異なる場合がある。各メモリ・コントローラ・ダイと、その関連するメモリダイまたは複数のダイとの間の電気コンタクトは、メモリ・コントローラ・ダイから関連するメモリダイへのコードワードの全ビットの通信を可能にするバス（またはバスの一部分）を形成し得る。
【００５２】
たとえば、第１のダイ３２６は、５１２ビットのコードワードを生成するように構成され得る。この例では、第１のダイ３２６と第２のダイ３２０との間の電気コンタクト３２４は、少なくとも５１２の電気コンタクトを含み得る。これにより、第１のダイ３２６によって生成された全５１２ビットのコードワードを並行して（たとえば、メモリモジュール３００またはホストデバイスのプロセッサの１クロックサイクルの間に）第２のダイ３２０に送信することが可能になる。別の例としては、第１のダイ３２６は、１０２４ビットのコードワードを生成するように構成され得る。この例では、第１のダイ３２６と第２のダイ３２０との間の電気コンタクト３２４は、少なくとも１０２４の電気コンタクトを含み得る。これにより、第１のダイ３２６によって生成された全１０２４ビットのコードワードを並行して第２のダイ３２０に送信することが可能になる。
【００５３】
さらに別の例では、第５のダイ３４２は、第７のダイ３３２で記憶されることになる５１２ビットのコードワードを生成するように構成され得る。この例では、第６のダイ３３６を通る貫通ビア３３８は、少なくとも５１２の貫通ビアを含み得、第６のダイ３３６と第７のダイ３３２との間の電気コンタクト３３４は、少なくとも５１２の電気コンタクトを含み得る。この例では、第５のダイ３４２と第６のダイ３３６との間の電気コンタクト３４０により、第５のダイ３４２によって生成された全５１２ビットのコードワードが並行して第６のダイ３３６と第７のダイ３３２のいずれかに送られることが可能になり得る。
【００５４】
したがって、第１のダイ３２６または第５のダイ３４２などの１つまたは複数のメモリ・コントローラ・ダイは、対応するメモリダイに書き込まれることになるデータに基づいてコードワードを生成し得る。さらに、１つまたは複数のコントローラダイは、全コードワードがメモリ・コントローラ・ダイからメモリダイに１クロックサイクルで提供されることを可能にする複数の電気コンタクトを介して、対応するメモリダイに結合され得る。
【００５５】
図４を参照すると、コードワードのビットをコントローラとメモリとの間で並行して通信するための方法４００の例示的実施形態が示されている。たとえば、方法４００は、図１のデータ記憶デバイス１０２のコントローラ１２０、または、図２および３のメモリ・コントローラ・ダイの１つもしくは複数などのデータ記憶デバイスのコントローラによって実施され得る。
【００５６】
方法４００には、４０２で、第１のメモリダイに記憶されることになる第１のデータを、第１のコントローラダイで受信することが含まれている。たとえば、第１のデータは、図１のコントローラ１２０によって受信され得る。他の例として、第１のデータは、図２の第２のダイ２１６もしくは第４のダイ２２６によって、または図３の第５のダイ３４２もしくは第１のダイ３２６によって受信され得る。
【００５７】
方法４００には、４０４で、第１のデータを示す第１のコードワードを第１のコントローラダイにおいて生成することが含まれている。第１のコードワードは、たとえば、第１のコードワードを生成するために実施されるＥＣＣ操作に基づく第１のビット数を含んでいる。たとえば、コントローラ１２０は、第１のデータにＥＣＣ操作を実施して、Ｎビットを含むコードワード１２８を生成し得る。
【００５８】
方法４００には、４０６で、第１のコントローラダイから第１のメモリダイに、第１の複数の電気コンタクトを介して信号を送信することが含まれている。第１の複数の電気コンタクトには、第１のコードワードの第１のビット数と少なくとも同数の電気コンタクトが含まれ、第１のコードワードを示す信号が第１のコントローラダイから第１のメモリダイに並行して送られる。たとえば、コントローラ１２０は、少なくともＮの電気コンタクト１５０とＮの電気コンタクト１５４を含むバス１５６によってメモリ１０４に結合され得る。したがって、コードワード１２８の全Ｎビットは、コントローラ１２０からメモリ１０４に（たとえば書込操作の間に）、またはメモリ１０４からコントローラ１２０に（たとえば読込操作の間に）並行して通信され得る。
【００５９】
したがって、方法４００により、全コードワードを（たとえば、メモリ・コントローラ・ダイからメモリダイに、またはメモリダイからメモリ・コントローラ・ダイに）１クロックサイクルで通信することが可能になる。
【００６０】
図５は、ＮＡＮＤフラッシュ構成の３Ｄメモリ５００の実施形態を示している。３Ｄメモリ５００は、図１のメモリ１０４、または、図２および３のメモリダイの１つもしくは複数に対応し得る。３Ｄメモリ５００は、シリコン基板などの基板５０４上にモノリシックに形成された複数の物理層５０２を含んでいる。複数の物理層は、記憶素子の第１のグループ１０６を含む物理層の第１のグループを含んでもよいし、第１のグループに対応していてもよい。代表メモリセル５１０などの記憶素子（たとえば、メモリセル）は、物理層にアレイ状に配置されている。
【００６１】
メモリセル５１０は、ワードライン／コントロールゲート（ＷＬ４）５２８と導電チャネル５１２との間にチャージトラップ構造５１４を含んでいる。チャージは、ワードライン５２８に対して導電チャネル５１２をバイアスすることにより、チャージトラップ構造５１４に注入されるか、チャージトラップ構造５１４から排出され得る。たとえば、チャージトラップ構造５１４は、窒化ケイ素を含み得、シリコン酸化膜などのゲート誘電体によってワードライン５２８および導電チャネル５１２から分離され得る。チャージトラップ構造５１４内のチャージ量は、メモリセル５１０の読込操作の間に導電チャネル５１２を通る電流の量に影響を与える。これにより、メモリセル５１０に記憶された１つまたは複数のビット値が示される。
【００６２】
３Ｄメモリ５００は、第１のブロック（ブロック０）５５０、第２のブロック（ブロック１）５５２、および第３のブロック（ブロック２）５５４を含む複数のブロックを含んでいる。各ブロック５５０〜５５４は、第１のワードライン（ＷＬ０）５２０、第２のワードライン（ＷＬ１）５２２、第３のワードライン（ＷＬ２）５２４、第４のワードライン（ＷＬ３）５２６、および第５のワードライン（ＷＬ４）５２８として図示された、ワードラインのスタックを含む物理層５０２の「垂直構造」を含んでいる。複数の導電チャネル（図５に関してはほぼ垂直の向きである）は、ワードラインのスタックを通じて延びている。各導電チャネルは、各ワードライン５２０〜５２８の記憶素子と結合し、記憶素子のＮＡＮＤストリングを形成している。図５は、図示の明確化のために、３つのブロック５５０〜５５４、各ブロック内の５つのワードライン５２０〜５２８、および、各ブロック内の３つの導電チャネルを示している。しかし、３Ｄメモリ５００は、４つ以上のブロック、各ブロックに６つ以上のワードライン、および、各ブロックに４つ以上の導電チャネルを有してもよい。
【００６３】
読込／書込回路５６０は、導電チャネルの「頂」端部（たとえば、基板５０４から離れている部分）の第１のビットライン（ＢＬ０）５３０、第２のビットライン（ＢＬ１）５３２、および第３のビットライン（ＢＬ２）５３４、ならびに、導電チャネルの「底」端部（たとえば、基板５０４に近いか、基板５０４内にある部分）の第１のソースライン（ＳＬ０）５４０、第２のソースライン（ＳＬ１）５４２、および第３のソースライン（ＳＬ２）５４４として示されている、複数の導電ラインを介して導電チャネルに結合されている。読込／書込回路５６０は、ビットライン５３０〜５３４に「Ｐ」コントロールラインを介して結合され、ソースライン５４０〜５４４に「Ｍ」コントロールラインを介して結合され、ワードライン５２０〜５２８に「Ｎ」コントロールラインを介して結合されているものとして示されている。Ｐ、Ｍ、およびＮの各々は、３Ｄメモリ５００の特定の構成に基づく正の整数値を有し得る。図５の図示の例では、Ｐ＝３、Ｍ＝３、Ｎ＝５である。
【００６４】
特定の実施形態では、各ビットラインおよび各ソースラインは、異なる導電チャネルの同じ端部（たとえば、頂端部または底端部）に結合され得る。たとえば、特定のビットラインは導電チャネル５９２の頂部に結合されてもよいし、特定のソースラインは導電チャネル５１２の頂部に結合されてもよい。導電チャネル５９２の底部は、導電チャネル５１２の底部に結合（たとえば、電気的に結合）され得る。したがって、導電チャネル５９２および導電チャネル５１２は、直列で結合され得、かつ、特定のビットラインおよび特定のソースラインに結合され得る。
【００６５】
読込／書込回路５６０は、図１の読込／書込回路１８０に関して記載したように作動し得る。たとえば、データを、ワードライン５２８に結合された記憶素子に記憶することができるし、読込／書込回路５６０は、その記憶素子からビット値を読み込むことができる。別の例としては、読込／書込回路５６０は、ワードライン５２０〜５２８、ビットライン５３０〜５３４、およびソースライン５４０〜５４２に結合されたコントロールラインに選択信号を印加して、プログラミング電圧（たとえば、電圧パルスまたは一連の電圧パルス）を選択されたワードライン（たとえば、第４のワードライン５２８）の選択された記憶素子（複数の場合もある）に印加させ得る。
【００６６】
読込操作の間、コントローラ１２０は、図１のホストデバイス１３０などのホストデバイスから要求を受信し得る。コントローラ１２０は、適切な信号をコントロールラインに印加して、選択されたワードラインの記憶素子をセンスさせることで、読込／書込回路５６０に、３Ｄメモリ５００の特定の記憶素子からビットを読み込ませ得る。したがって、３Ｄメモリ５００は、１つまたは複数の記憶素子からの読込および、１つまたは複数の記憶素子への書込をするように構成され得る。上述のように、信号は、データを示すために使用されるコードワードのビット数と少なくとも同数の電気コンタクトを含むバスに並行して印加され得る。さらに、３Ｄメモリ５００は、共通の基板の相互接続回路を介して、１つまたは複数の他の複数ダイスタックに結合された複数ダイスタックのメモリダイに含まれ得る。この１つまたは複数の他の複数ダイスタックも、図１〜３を参照して記載したような３Ｄメモリを含み得る。
【００６７】
図６は、メモリ６００の特定の実施形態の図である。メモリ６００は、図１のデータ記憶デバイス１０２か、図２および図３の１つまたは複数のメモリダイに含まれ得る。さらに、メモリ６００は、共通の基板の相互接続回路を介して、１つまたは複数の他の複数ダイスタックに結合された複数ダイスタックのメモリダイに含まれ得る。この１つまたは複数の他の複数ダイスタックも、図１〜３を参照して記載したような３Ｄメモリを含み得る。図６は、メモリ１０４などの、メモリ６００の３次元構造の一部分を示している。図６に示す実施形態では、メモリは、代表的なワードライン６２０、６２１、６２２、および６２３（図６には一部のみ示されている）などの基板にわたる（たとえば、基板の表面に対してほぼ水平である）物理層内の複数の導電ライン、ならびに、代表的なビットライン６１０、６１１、６１２、および６１３などの、物理層を通る複数の垂直導電ラインを有する垂直ビットラインの抵抗変化型ランダム・アクセス・メモリ（ＲｅＲＡＭ）である。ワードライン６２２は、物理層の第１のグループを含んでもよいし、物理層の第１のグループに対応していてもよい。ワードライン６２０、６２１は物理層の第２のグループを含んでもよいし、物理層の第２のグループに対応していてもよい。
【００６８】
メモリ６００は、代表的な記憶素子６３０、６３１、６３２、６４０、６４１、および６４２などの複数の抵抗ベースの記憶素子（たとえば、メモリセル）をも含んでいる。記憶素子６３０、６３１、６３２、６４０、６４１、および６４２の各々は、基板（たとえばシリコン基板）上の複数の物理層内のメモリセルの、アレイ状のビットラインおよびワードラインに結合されている。メモリ６００は、図１の読込／書込回路１８０などの読込／書込回路６０４をも含んでいる。読込／書込回路６０４は、ワードラインドライバ６０８およびビット・ライン・ドライバ６０６に結合されている。
【００６９】
図６に示す実施形態では、ワードラインの各々が複数のフィンガを含んでいる（たとえば、第１のワードライン６２０はフィンガ６２４、６２５、６２６、および６２７を含んでいる）。各フィンガは、２つ以上のビットラインに結合され得る。図示するように、第１のワードライン６２０の第１のフィンガ６２４は、第１のフィンガ６２４の第１の端部において第１の記憶素子６３０を介して第１のビットライン６１０に結合され、第１のフィンガ６２４の第２の端部において第２の記憶素子６４０を介して第２のビットライン６１１に結合されている。
【００７０】
図６に示す実施形態では、各ビットラインは２つ以上のワードラインに結合され得る。図示するように、第１のビットライン６１０は、第１の記憶素子６３０を介して第１のワードライン６２０に結合され、第３の記憶素子６３２を介して第３のワードライン６２２に結合されている。
【００７１】
書込操作時には、コントローラ１２０は、図１のホストデバイス１３０などのホストデバイスからデータを受信し得る。コントローラ１２０は、データ（または、コードワードなどのデータによって示されるもの）をメモリ６００に送信し得る。たとえば、コントローラ１２０は、データをエンコードする場合があり、その後にエンコードされたデータをメモリ６００に送信する。上述のように、コントローラは、バスに信号を印加することにより、データを送信し得る。バスは、データを示すのに使用されるコードワードのビット数と少なくとも同数の電気コンタクトを含んでおり、それにより、コードワードのビットを並行して送信することができるようになっている。
【００７２】
読込／書込回路６０４は、データの行き先に対応する記憶素子にデータを書き込み得る。たとえば、読込／書込回路６０４は、ワードラインドライバ６０８およびビット・ライン・ドライバ６０６に結合された選択コントロールラインに選択信号を印加して、書込電圧を選択された記憶素子に印加させ得る。たとえば、第１の記憶素子６３０を選択するために、読込／書込回路６０４は、ワードラインドライバ６０８およびビット・ライン・ドライバ６０６を動作させて、第１の記憶素子６３０を通るプログラミング電流（書込電流とも呼ばれる）を駆動し得る。図示するように、第１の書込電流が、第１の論理値（たとえば、高抵抗状態に対応する値）を第１の記憶素子６３０に書き込むのに使用され得る。また、第２の書込電流は、第２の論理値（たとえば、低抵抗状態に対応する値）を第１の記憶素子６３０に書き込むのに使用され得る。プログラミング電流は、第１のビットライン６１０と、第１のワードライン６２０とは別のワードラインとに第１の電圧を印加し、第２の電圧を第１のワードライン６２０に印加することで、第１の記憶素子６３０の両側にプログラミング電圧を生成することによって生成され得る。特定の実施形態では、メモリ６００内のリーク電流を低減するために、第１の電圧が他のビットライン（たとえば、ビットライン６１４、６１５）に印加される。
【００７３】
読込操作の間、コントローラ１２０は、図１のホストデバイス１３０などのホストデバイスからの要求を受信し得る。コントローラ１２０は、ワードラインドライバ６０８およびビット・ライン・ドライバ６０６に結合された選択コントロールラインに選択信号を印加して、読込電圧を選択された記憶素子の両側に印加させることで、読込／書込回路６０４に、メモリ６００の特定の記憶素子からのビットを読み込ませ得る。たとえば、第１の記憶素子６３０を選択するために、読込／書込回路６０４は、ワードラインドライバ６０８およびビット・ライン・ドライバ６０６を動作させて、第１の電圧（たとえば、０．７ボルト（Ｖ））を第１のビットライン６１０および、第１のビットライン６２０とは別のワードラインに印加し得る。より低い電圧（たとえば０Ｖ）が第１のワードライン６２０に印加され得る。したがって、読込電圧が第１の記憶素子６３０の両側に印加され、読込電圧に対応する読込電流が、読込／書込回路６０４のセンスアンプにおいて検出され得る。読込電流は、（オームの法則を介して）第１の記憶素子６３０の抵抗状態に対応し、第１の記憶素子６３０の抵抗状態は、第１の記憶素子６３０に記憶された論理値に対応する。読込操作時に、第１の記憶素子６３０および他の素子から読み込まれた論理値は、コントローラ１２０に提供され得る。
【００７４】
本明細書に示された様々な構成要素がブロック構成要素として図示され、一般的な用語で記載されたが、そのような構成要素は、１つまたは複数のマイクロプロセッサ、ステートマシン、または、データ記憶デバイス１０２が本明細書に記載の１つまたは複数の操作を実施することを可能にするように構成された他の回路を含み得る。たとえば、図１のコントローラ１２０および／またはメモリ（たとえば読込／書込回路１８０）は、メモリ１０４からのデータの読込およびメモリ１０４へのデータの書込を可能にするための、ハードウェアコントローラ、ステートマシン、論理回路、または他の構造などの物理構成要素に相当し得る。さらに、コントローラ１２０および／またはメモリは、（チップイネーブルおよびチップ選択する論理回路、バスマスタリングおよび／またはバス調停する回路などの）基板の相互接続回路を使用して、共通の基板上の複数スタック構成におけるデータおよびコマンドのルーティングを可能にするための物理構成要素を含み得る。
【００７５】
代替的に、または追加的に、データ記憶デバイス１０２の１つまたは複数の構成要素は、本明細書に記載の１つまたは複数の操作を実施するようにプログラムされたマイクロプロセッサまたはマイクロコントローラを使用して実施され得る。図示するように、コントローラ１２０、読込／書込回路１８０、または他の構成要素に対応する操作は、図示の例のように、指示を実行するプロセッサを使用して実施され得る。たとえば、コントローラ１２０は、（チップイネーブルおよびチップ選択する論理、バスマスタリングおよび／または調停する操作などの）基板の相互接続回路を使用して、共通の基板上の複数スタック構成のデータおよびコマンドのルーティングを可能にするために指示を実行し得る。特定の実施形態では、指示はメモリ１０４に記憶されている。代替的に、または追加的に、プロセッサによって実行される実行可能な指示は、リード・オンリ・メモリ（ＲＯＭ）などの、メモリ１０４の一部ではない別のメモリ位置、に記憶され得る。
【００７６】
メモリ１０４などの半導体メモリデバイスは、ダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」）またはスタティック・ランダム・アクセス・メモリ（「ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗変化型ランダム・アクセス・メモリ（「ＲｅＲＡＭ」）などの不揮発性メモリデバイス、電気的に消去可能なプログラム可能なリード・オンリ・メモリ（「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電体ランダム・アクセス・メモリ（「ＦＲＡＭ（登録商標）」）、および、情報を記憶することが可能な他の半導体素子などの揮発性メモリデバイスを含んでいる。メモリデバイスの各タイプは異なる構成を有し得る。たとえば、フラッシュ・メモリ・デバイスは、ＮＡＮＤまたはＮＯＲ構成で構成され得る。
【００７７】
メモリデバイスは、受動および／または能動素子から、任意の組合せで形成することができる。非限定的な例として、受動半導体メモリ素子は、いくつかの実施形態では、（アンチヒューズ、位相変化材料などの抵抗変化型記憶素子、および、任意選択的にダイオードなどのステアリング素子を含んだ）ＲｅＲＡＭデバイス素子を含んでいる。さらに、非限定的な例として、能動半導体メモリ素子は、いくつかの実施形態では、（浮遊ゲート、導電性ナノ粒子、またはチャージ記憶誘電体材料などのチャージ記憶領域を包含する素子を含む、）ＥＥＰＲＯＭおよびフラッシュ・メモリ・デバイス素子を含んでいる。
【００７８】
複数のメモリ素子は、それらが直列に接続されるか、各素子が個別にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成のフラッシュメモリ・デバイス（ＮＡＮＤメモリ）は通常、直列に接続されたメモリ素子を含有している。ＮＡＮＤメモリアレイは、このアレイがメモリの複数のストリングで構成され、その中で、ストリングが、単一のビットラインを共有するとともに、グループとしてアクセスされる複数のメモリ素子で構成されるように構成され得る。代替的には、メモリ素子は、各素子が、たとえばＮＯＲメモリアレイにおいて、個別にアクセス可能であるように構成され得る。記載のＮＡＮＤおよびＮＯＲメモリ構成を例として提供してきたが、メモリ素子は別様に構成され得る。
【００７９】
基板内および／または基板上に位置する半導体メモリ素子は、２次元メモリ構造または３次元メモリ構造など、２次元または３次元で配置され得る。
【００８０】
２次元メモリ構造では、半導体メモリ素子は、単一の平面内または単一のメモリ・デバイス・レベルに配置される。通常、２次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主要な表面に対してほぼ平行に延びる平面（たとえば、ｘ−ｚ方向の平面）内に配置されている。基板は、メモリ素子の層が上か内部に形成されるウエハであってもよく、あるいは、基板は、メモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体材料を含み得る。
【００８１】
メモリ素子は、複数の行および／または列などの並べられたアレイの単一のメモリ・デバイス・レベルに配置され得る。しかし、メモリ素子は不規則的または直交していない構成で配置され得る。メモリ素子の各々は、ビットラインおよびワードラインなどの２つ以上の電極またはコンタクトラインを有し得る。
【００８２】
３次元メモリアレイは、メモリ素子が複数の平面または複数のメモリ・デバイス・レベルを占め、それにより、３次元構造（すなわち、ｘ、ｙ、ｚ方向であり、ここで、ｙ方向は基板の主要な表面に対してほぼ垂直であり、ｘ方向およびｚ方向は基板の主要な表面に対してほぼ平行である）を形成するように配置されている。
【００８３】
非限定的な例として、３次元メモリ構造が、複数の２次元メモリ・デバイス・レベルのスタックとして垂直に配置され得る。別の非限定的な例として、３次元メモリアレイは、複数の垂直列（たとえば、基板の主要な表面にほぼ垂直に、すなわちｙ方向に延びる列）として配置され、各列は、各列内に複数のメモリ素子を有する。列は２次元構成（たとえば、ｘ−ｚ平面）で配置され得、垂直にスタックされた複数のメモリ平面に配置された要素を有するメモリ素子の３次元構成となる。３次元のメモリ素子の他の構成は、３次元メモリアレイを構成することもできる。
【００８４】
非限定的な例として、３次元ＮＡＮＤメモリアレイでは、メモリ素子は一体に結合されて、単一の水平（たとえばｘ−ｚ）メモリ・デバイス・レベル内のＮＡＮＤストリングを形成し得る。代替的には、メモリ素子は、一体に結合されて、複数の水平メモリ・デバイス・レベルにわたって横断する垂直ＮＡＮＤストリングを形成し得る。他の３次元構成を予見することができる。いくつかのＮＡＮＤストリングは単一のメモリレベルのメモリ素子を包含し、一方、他のストリングが複数のメモリレベルにかかるメモリ素子を包含する。３次元メモリアレイは、ＮＯＲ構成およびＲｅＲＡＭ構成でも設計され得る。
【００８５】
通常、モノリシックな３次元メモリアレイでは、１つまたは複数のメモリ・デバイス・レベルが単一の基板上に形成される。任意選択的には、モノリシックな３次元メモリアレイは、少なくとも部分的に単一の基板内にある１つまたは複数のメモリ層をも有し得る。非限定的な例として、基板は、シリコンなどの半導体材料を含み得る。モノリシックな３次元アレイでは、アレイの各メモリ・デバイス・レベルを構成する層は、通常、アレイの下層メモリ・デバイス・レベルの上に形成される。しかし、モノリシックな３次元メモリアレイの隣接するメモリ・デバイス・レベルの層は、メモリ・デバイス・レベル間で共有され得るか、メモリ・デバイス・レベル間の介在層を有し得る。
【００８６】
２次元アレイは別々に形成され得、次いで、共にパッケージングされて、メモリの複数の層を有する非モノリシックなメモリデバイスを形成する。たとえば、非モノリシックなスタックされたメモリは、別々の基板上にメモリレベルを形成し、次いで相互の頂上にメモリレベルをスタックすることによって構成することができる。図示するように、メモリ・デバイス・レベルの各々は、メモリ・デバイス・レベルをスタックする前に薄く形成されるか除去されて、メモリアレイを形成する、対応する基板を有し得る。メモリ・デバイス・レベルの各々が、別々の基板上に最初に形成されることから、結果として得られるメモリアレイはモノリシックな３次元メモリアレイではない。さらに、複数の２次元メモリアレイまたは３次元メモリアレイ（モノリシックまたは非モノリシック）は、別々のチップ上に形成され得、次いで共にパッケージングされて、スタックされたチップ・メモリ・デバイスを形成する。
【００８７】
いくつかの実施態様では、メモリ１０４は、シリコン基板上に配置されたアクティブエリアを有するメモリセルのアレイの１つまたは複数の物理レベルにモノリシックに形成された３次元（３Ｄ）メモリ構成を有する、不揮発性メモリである。メモリセルのアクティブエリアは、メモリセルのチャージトラップ部分によって導電性が調整されたメモリセルのエリアであり得る。データ記憶デバイス１０２および／またはホストデバイス１３０は、メモリセルの操作に関連する回路（説明的な、非限定的な例として、読込／書込回路など）を含み得る。
【００８８】
関連する回路は通常、メモリ素子の操作およびメモリ素子との通信のために使用される。非限定的な例として、メモリデバイスは、プログラミングおよび書込などの機能を実施するように、メモリ素子を制御および駆動するための回路を有し得る。関連する回路は、メモリ素子と同じ基板上および／または別の基板上にあり得る。たとえば、メモリ読込−書込操作のためのコントローラは、メモリ素子とは別のコントローラチップ上および／またはメモリ素子と同じ基板上に位置し得る。
【００８９】
本開示は記載の２次元および３次元構造に限定されないが、本明細書に記載され、当業者に理解される本開示の精神および範囲内にあるすべての関連するメモリ構造を包含することを当業者は理解するであろう。
【００９０】
本開示の要約は、特許請求の範囲の範囲または意味を解釈または制限するためには使用されないものと理解された上で提出されている。さらに、前述の詳細な説明では、本開示の合理化の目的のために、様々な特徴がともにグループにされ得、または単一の実施形態として記載され得る。本開示は、請求される実施形態が、各請求項に明確に述べられるよりも多くの特徴を要することの意図を反映するものとしては解釈されない。むしろ、添付の特許請求の範囲が反映するように、発明的な主題は、開示の任意の実施形態の特徴すべてよりも少ない特徴に向けられ得る。
【００９１】
本明細書に記載の実施形態の図は、様々な実施形態の一般的な理解を提供することが意図されている。他の実施形態が、本開示に由来して利用されうる。それにより、構造および論理の置き換えや変形が、本開示の範囲を逸脱することなく行われ得る。本開示は、これに続く改変または、様々な実施形態の変形形態の任意のものおよびすべてを包含することが意図されている。
【００９２】
上に開示した主題は、制限的ではなく説明的ものとして解釈され、添付の特許請求の範囲は、本開示の範囲内にあるそのような変形例、充実例、および他の実施形態をすべて包含することが意図される。したがって、法律により最大範囲が許容されるために、本開示の範囲は、添付の特許請求の範囲およびその均等の許容可能なもっとも広い解釈によって判定され、前述の詳細な説明によって制限または限定されるべきではない。
以下に、開示例を列挙する。
［開示例１］
３次元（３Ｄ）メモリ構成に配置された第１の複数の記憶素子を備えた第１のメモリダイと、
第１のコントローラダイであって、前記第１のメモリダイと前記第１のコントローラダイとの隣接する表面間の第１の複数の電気コンタクトで形成された第１のバスを介して前記第１のメモリダイに結合された第１のコントローラダイと、
を含む第１のチップスタックと、
３Ｄメモリ構成に配置された第２の複数の記憶素子を備えた第２のメモリダイと、
第２のコントローラダイであって、前記第２のメモリダイと前記第２のコントローラダイとの隣接する表面間の第２の複数の電気コンタクトで形成された第２のバスを介して前記第２のメモリダイに結合された第２のコントローラダイと、
を含む第２のチップスタックと、
第１の表面を有する基板であって、前記第１のチップスタックと前記第２のチップスタックとが前記第１の表面において前記基板に結合されている、基板と、
を備えるデータ記憶デバイスであって、
前記基板は、
前記第１の表面とは反対側の第２の表面と、
前記第２の表面に位置する第３の複数の電気コンタクトであって、前記第３の複数の電気コンタクトは、前記第１のチップスタック、前記第２のチップスタック、またはこれらの両方に電気的に結合されている、第３の複数の電気コンタクトと、
を含む、データ記憶デバイス。
［開示例２］
前記基板はシリコン基板であり、
前記基板は、前記第１のチップスタックと前記第２のチップスタックとの間のデータ通信を可能にするように構成された相互接続回路をさらに含んでいる、開示例１に記載のデータ記憶デバイス。
［開示例３］
前記第１のコントローラダイは、前記第１のメモリダイに記憶される第１のデータを受信するように構成されており、
前記第１のコントローラダイは、前記第１のデータを示す第１のコードワードであって、第１のビット数を有する前記第１のコードワードを生成するように構成されており、
前記第１のコントローラダイは、前記第１の複数の記憶素子に前記第１のコードワードを書き込むように構成されており、
前記第１の複数の電気コンタクトは、前記第１のコードワードの前記第１のビット数と少なくとも同数のコンタクトを含む、開示例１に記載のデータ記憶デバイス。
［開示例４］
前記第２のコントローラダイは、前記第２のメモリダイに記憶される第２のデータを受信するように構成されており、
前記第２のコントローラダイは、前記第２のデータを示す第２のコードワードであって、第２のビット数を有する前記第２のコードワードを生成するように構成されており、
前記第２のコントローラダイは、前記第２の複数の記憶素子に前記第２のコードワードを書き込むように構成されており、
前記第２の複数の電気コンタクトは、前記第２のコードワードの前記第２のビット数と少なくとも同数のコンタクトを含む、開示例３に記載のデータ記憶デバイス。
［開示例５］
前記第１のビット数が前記第２のビット数と異なっている、開示例４に記載のデータ記憶デバイス。
［開示例６］
前記第１の複数の記憶素子が不揮発性記憶素子であり、前記第２の複数の記憶素子が揮発性記憶素子である、開示例１に記載のデータ記憶デバイス。
［開示例７］
前記第１のチップスタックが第３のメモリダイをさらに含み、
前記第３のメモリダイは、３次元（３Ｄ）メモリ構成に配置された第３の複数の記憶素子を含む、開示例１に記載のデータ記憶デバイス。
［開示例８］
前記第１のメモリダイが複数の貫通ビアを含み、
前記第１のコントローラダイが、前記複数の貫通ビアによって前記第３のメモリダイに結合されており、
前記第３のメモリダイが、前記第３のメモリダイと前記第１のメモリダイとの隣接する表面間の第４の複数の電気コンタクトによって前記複数の貫通ビアに結合されている、開示例７に記載のデータ記憶デバイス。
［開示例９］
前記第１のチップスタックが第３のコントローラダイをさらに含み、
前記第３のメモリダイが、前記第３のメモリダイと前記第３のコントローラダイとの隣接する表面間の第４の複数の電気コンタクトによって前記第３のコントローラダイに結合されている、開示例７に記載のデータ記憶デバイス。
［開示例１０］
前記第１のコントローラダイが前記第１のメモリダイを制御するように構成され、前記第３のコントローラダイが前記第３のメモリダイを制御するように構成されている、開示例９に記載のデータ記憶デバイス。
［開示例１１］
前記第１のチップスタックは、読込回路、書込回路、追加のメモリ制御回路、またはこれらの組合せに対応するメモリサポート回路を含む第３のダイをさらに備え、
前記第３のダイは、前記第３のダイの表面と前記第１のコントローラダイの隣接する表面との間、または、前記第３のダイの前記表面と前記第１のメモリダイの隣接する表面との間の第４の複数の電気コンタクトによって前記第１のバスに結合されている、開示例１に記載のデータ記憶デバイス。
［開示例１２］
前記基板の相互接続回路を介して前記第１のチップスタックに結合された第４のダイをさらに備えた、開示例１に記載のデータ記憶デバイス。
［開示例１３］
前記第４のダイが第４の複数の記憶素子を含む、開示例１２に記載のデータ記憶デバイス。
［開示例１４］
前記第１のコントローラダイが、前記第４の複数の記憶素子を制御するように構成されている、開示例１３に記載のデータ記憶デバイス。
［開示例１５］
３次元（３Ｄ）メモリ構成に配置された複数の記憶素子を含む第１のメモリダイと、第１のコントローラダイであって、前記第１のメモリダイと前記第１のコントローラダイとの隣接する表面間の第１の複数の電気コンタクトを含む第１のバスを介して前記第１のメモリダイに結合された前記第１のコントローラダイと、を備えたデータ記憶デバイスにおいて、
前記第１のメモリダイに記憶される第１のデータを前記第１のコントローラダイにおいて受信するステップと、
前記第１のデータを示す第１のコードワードであって第１のビット数を含む前記第１のコードワードを、前記第１のコントローラダイにおいて生成するステップと、
前記第１のコントローラダイから前記第１のメモリダイに前記第１の複数の電気コンタクトを介して信号を送信するステップと、
を備える方法であって、
前記第１の複数の電気コンタクトは、前記第１のコードワードの前記第１のビット数と少なくとも同数の電気コンタクトを含み、
前記第１のコードワードを示す前記信号が、前記第１のコントローラダイから前記第１のメモリダイに並行して送信される、方法。
［開示例１６］
前記第１のメモリダイおよび前記第１のコントローラダイが、シリコン基板の第１の表面に結合されたチップスタックを形成し、
前記シリコン基板は、前記第１の表面とは反対側の前記シリコン基板の第２の表面に第２の複数の電気コンタクトを含み、
前記第１のデータは、前記第２の複数の電気コンタクトに結合されたホストデバイスから受信され、
前記第１のコードワードを示す前記信号は、前記データ記憶デバイスのクロックまたは前記ホストデバイスのプロセッサのクロックの１クロックサイクルの間に送信される、開示例１５に記載の方法。
［開示例１７］
前記データ記憶デバイスはさらに、
３Ｄメモリ構成に配置された第２の複数の記憶素子を備えた第２のメモリダイと、
第２のコントローラダイであって、前記第２のメモリダイと前記第２のコントローラダイとの隣接する表面間の第３の複数の電気コンタクトで形成された第２のバスを介して前記第２のメモリダイに結合された前記第２のコントローラダイと、
を含む、開示例１５に記載の方法。
［開示例１８］
前記第２のメモリダイに記憶される第２のデータを前記第２のコントローラダイにおいて受信するステップと、
前記第２のデータを示す第２のコードワードであって、第２のビット数を含む前記第２のコードワードを、前記第２のコントローラダイにおいて生成するステップと、
前記第２のコントローラダイから前記第２のメモリダイに前記第３の複数の電気コンタクトを介して信号を送信するステップと、
をさらに備え、
前記第３の複数の電気コンタクトは、前記第２のコードワードの前記第２のビット数と少なくとも同数の電気コンタクトを含み、
前記第２のコードワードを示す前記信号は、前記第２のコントローラダイから前記第２のメモリダイに並行して送信される、開示例１７に記載の方法。
［開示例１９］
前記第１のビット数が前記第２のビット数と異なっている、開示例１８に記載の方法。
［開示例２０］
前記第１のメモリダイ、前記第１のコントローラダイ、前記第２のメモリダイ、および前記第２のコントローラダイが、シリコン基板に結合された第１のチップスタックを形成し、
前記データ記憶デバイスが、前記シリコン基板に結合された第２のチップスタックを含み、
前記シリコン基板の相互接続回路が、前記第１のチップスタックおよび前記第２のチップスタックに結合されている、開示例１７に記載の方法。
【図１】
0006346303.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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