(57)【特許請求の範囲】
【請求項１】
基板上に、前記基板の表面に対して垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を囲んで、ゲート導体層を含むもしくは含まない、最外層が第１の絶縁層で囲まれた、単層または複数層の第１の材料層を形成する工程と、
前記第１の材料層を囲み且つ上表面位置が前記半導体柱の頂部より下方にある第２の絶縁層を形成する工程と、
前記第１の材料層の一部を前記半導体柱の側面または前記ゲート導体層の側面に達するまで除去することにより開口部を形成する工程であって、該開口部の下端が前記第２の絶縁層の上表面と前記垂直方向において同じ高さに位置する、工程と、
前記開口部に露出している前記半導体柱の前記側面または前記ゲート導体層の前記側面に接し且つ平面視において外周が前記第１の材料層の外周より外側になる、半導体または金属を含む接続材料層を、前記接続材料層を構成する材料が前記第１の絶縁層の表面及び前記第２の絶縁層の表面よりも前記半導体柱の側面または前記ゲート導体層の側面に選択的に堆積する選択堆積法により、形成する工程と、
前記接続材料層に接し且つ前記第２の絶縁層上に延びる配線導体層を形成する工程と、を備え、
前記接続材料層は、前記接続材料層の上面と、前記開口部の上面との間に空間が生じるように形成される、
ことを特徴とする柱状半導体装置の製造方法。
【請求項２】
前記接続材料層を、前記半導体柱内にあるドナーまたはアクセプタ不純物を含有する不純物領域の側面に接して形成する工程を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項３】
前記接続材料層を前記選択堆積法により形成する工程において、ドナーまたはアクセプタ不純物を含んだ前記接続材料層を形成する、または、前記ドナーまたはアクセプタ不純物を前記接続材料層に添加する工程をさらに備え、且つ、
熱処理により前記ドナーまたはアクセプタ不純物を前記半導体柱内に拡散させる工程をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項４】
前記接続材料層は、少なくとも前記半導体柱に接した部分が半導体層であり、
熱処理により、前記半導体層が合金化される工程をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項５】
前記接続材料層と前記配線導体層との一方または両者が金属原子を含んでおり、
熱処理により前記金属原子を前記半導体柱内まで拡散させる工程をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項６】
前記配線導体層を形成する工程において、ドナーまたはアクセプタ不純物を含有する前記配線導体層が形成され、且つ、
熱処理により前記ドナーまたはアクセプタ不純物を前記半導体柱の内部に拡散させる工程をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項７】
前記半導体柱を形成する工程において、前記半導体柱を上下に絶縁する第３の絶縁層を内部にもつ前記半導体柱が形成され、且つ、
前記第３の絶縁層の上方及び下方且つ前記半導体柱内にドナーまたはアクセプタ不純物を含んだ不純物領域を形成する工程をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項８】
前記第３の絶縁層の外周部を囲む前記ゲート導体層の一部を除去する工程を有する、
ことを特徴とする請求項７に記載の柱状半導体装置の製造方法。
【請求項９】
基板上に、前記基板の表面に対して垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を囲んで、ゲート導体層を含むもしくは含まない、最外層が第１の絶縁層で囲まれた、単層または複数層の第１の材料層を形成する工程と、
前記第１の材料層を囲み且つ上表面位置が前記半導体柱の頂部より下方にある第２の絶縁層を形成する工程と、
前記第１の材料層の一部を前記半導体柱の側面または前記ゲート導体層の側面に達するまで除去することにより開口部を形成する工程であって、該開口部の下端が前記第２の絶縁層の上表面と前記垂直方向において同じ高さに位置する、工程と、
前記開口部に露出している前記半導体柱の前記側面または前記ゲート導体層の前記側面に接し且つ平面視において外周が前記第１の材料層の外周より外側になる、半導体を含む接続材料層を、前記接続材料層を構成する材料が前記第１の絶縁層の表面及び前記第２の絶縁層の表面よりも前記半導体柱の側面または前記ゲート導体層の側面に選択的に堆積する選択堆積法により、形成する工程と、
前記接続材料層に接し且つ前記第２の絶縁層上に延びる配線導体層を形成する工程と、を備え、
前記接続材料層が、ドナーまたはアクセプタ不純物を含有し、且つ前記半導体柱と異なる半導体原子から構成されており、
前記接続材料層が、ソースまたはドレインとして機能する、
ことを特徴とする柱状半導体装置の製造方法。
【請求項１０】
前記開口部を形成する工程から、前記接続材料層を形成する工程までの間に、前記開口部内の前記半導体柱の側面表層を除去する工程をさらに有する、
ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
【請求項１１】
前記第１の材料層を囲み且つ上表面位置が前記半導体柱の頂部より下方にある第３の絶縁層を形成する工程と、
前記第１の材料層の一部を前記ゲート導体層の側面に達するまで除去することにより第２の開口部を形成する工程であって、該第２の開口部の下端が前記第３の絶縁層の上表面と前記垂直方向において同じ高さに位置する、工程と、
前記第２の開口部に露出している前記ゲート導体層の前記側面に接し且つ平面視において外周が前記第１の材料層の外周より外側になる第２の接続材料層を、前記第２の接続材料層を構成する材料が前記第１の絶縁層の表面及び前記第３の絶縁層の表面よりも前記半導体柱の側面または前記ゲート導体層の側面に選択的に堆積する選択堆積法により、形成する工程と、
前記第２の接続材料層に接し且つ前記第３の絶縁層上に延びる配線導体層を形成する工程と、をさらに備える、
ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
【請求項１２】
前記接続材料層を前記選択堆積法により形成する工程では、前記接続材料層としてアクセプタ不純物を含有する第１のシリコン・ゲルマニウム層が形成され、且つ、
前記ゲート導体層で囲まれた前記半導体柱の一部の上または下にアクセプタ不純物を含有する第２のシリコン・ゲルマニウム層を前記選択堆積法により形成する工程をさらに備える、
ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
【請求項１３】
基板上に、前記基板平面に対して垂直方向に立つ半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記ゲート導体層を囲む第１の絶縁層と、
前記垂直方向において前記ゲート導体層の上方及び下方で且つ前記半導体柱内にあるソースまたはドレインとなる不純物領域と、
前記不純物領域の一方若しくは両者の側面または前記ゲート導体層の側面から前記第１の絶縁層までを水平方向に貫通する開口部と、
前記不純物領域の一方若しくは両者または前記ゲート導体層と接して、前記開口部内で水平方向に延び、平面視において、前記第１の絶縁層より外側に外周端を有し、前記開口部の上面との間に空間が生じており、且つ前記開口部の下面と接している、第１の半導体原子または第１の金属原子を含有する第１の導体層と、
前記第１の導体層の外周部で繋がり且つ水平方向に延びる第２の金属原子を含有する第２の導体層と、を備える、
ことを特徴とする柱状半導体装置。
【請求項１４】
前記第１の導体層はドナーまたはアクセプタ不純物を含有し、
前記不純物領域は前記ドナーまたはアクセプタ不純物を含有する、
ことを特徴とする請求項１３に記載の柱状半導体装置。
【請求項１５】
前記第２の導体層はドナーまたはアクセプタ不純物を含有し、
前記不純物領域は前記ドナーまたはアクセプタ不純物を含有する、
ことを特徴とする請求項１３に記載の柱状半導体装置。
【請求項１６】
前記金属原子を含有する合金層が前記第１の導体層に接した前記半導体柱の側面より内部にある、
ことを特徴とする請求項１３に記載の柱状半導体装置。
【請求項１７】
前記半導体柱内にあり、前記半導体柱を上下に絶縁する第２の絶縁層をさらに備え、
前記第２の絶縁層の上方及び下方にソースまたはドレインとなる不純物領域が形成されている、
ことを特徴とする請求項１３に記載の柱状半導体装置。
【請求項１８】
前記ゲート導体層が、前記第２の絶縁層と水平方向に並ぶ第３の絶縁層により分離されている、
ことを特徴とする請求項１７に記載の柱状半導体装置。
【請求項１９】
垂直方向において、前記第１の導体層の上表面が、前記第１の絶縁層の下端及び前記ゲート絶縁層の下端と離れている、
ことを特徴とする請求項１３に記載の柱状半導体装置。
【請求項２０】
基板上に、前記基板平面に対して垂直方向に立つ半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記ゲート導体層を囲む第１の絶縁層と、
前記半導体柱の側面または前記ゲート導体層と接して、水平方向に延び、且つ平面視において、前記第１の絶縁層より外側に外周端を有する半導体層と、
前記半導体層の外周部で繋がった配線導体層と、を備え、
前記半導体層が、ドナーまたはアクセプタ不純物を含有し、且つ前記半導体柱と異なる半導体原子から構成されており、
前記半導体層が、ソースまたはドレインとして機能する、
ことを特徴とする柱状半導体装置。
【請求項２１】
前記半導体層に接している前記半導体柱の側面外周が、平面視において、前記ゲート絶縁層に接している前記半導体柱の側面外周よりも内側にある、
ことを特徴とする請求項２０に記載の柱状半導体装置。
【請求項２２】
前記ゲート導体層に接し、且つ、平面視において、前記第１の絶縁層より外側に外周端を有する第１の導体層と、
前記第１の導体層と接した第２の導体層と、
をさらに有する、
ことを特徴とする請求項２０に記載の柱状半導体装置。
【請求項２３】
前記半導体層がアクセプタ不純物を含んだシリコン・ゲルマニウム層から構成されており、
前記シリコン・ゲルマニウム層が前記ソースまたはドレインとして機能する、
ことを特徴とする請求項２０に記載の柱状半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、柱状半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。また、ＳＧＴを有する半導体装置の更なる高集積化が求められている。【０００３】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。【０００４】
現在、ＳＧＴを用いた回路チップのサイズを縮小化するための更なる取り組みがなされている。例えば、図１０の模式構造図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測されている。【０００５】
図１０に、Ｓｉ柱１１５の下部に形成されたＮチャネルＳＧＴ１１６ａと、Ｓｉ柱１１５の上部に形成されたＰチャネルＳＧＴ１１６ｂとから構成されたＣＭＯＳインバータ回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。また、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂが形成されている。ゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂが形成されている。Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａが形成されている。このＮ＋領域１２１ａの上方のＳｉ柱１１５内にＮ＋領域１２１ｂが形成されている。このＮ＋領域１２１ｂに繋がるＳｉ柱１１５内にＰ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）が形成されている。そして、Ｓｉ柱１１５の頂部にＰ＋領域１２２ｂが形成されている。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂはＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのソースであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのドレインである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｎ＋領域１２１ａに繋がるようにグランド配線導体層１２６ａが形成され、グランド配線導体層１２６ａはグランド端子ＶＳＳに接続されている。Ｎ＋領域１２１ｂと、Ｐ＋領域１２２ａとに繋がるように出力配線導体層１２６ｂが形成され、出力配線導体層１２６ｂは出力端子Ｖｏに接続されている。Ｐ＋領域１２２ｂに繋がるように電源配線導体層１２６ｃが形成され、電源配線導体層１２６ｃは電源端子ＶＤＤに接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるように入力配線導体層１２７ａ、１２７ｂが形成され、入力配線導体層１２７ａ、１２７ｂはそれぞれ入力端子Ｖｉに接続されている。【０００６】
図１０に示した構成では、Ｓｉ柱１１５の側面において、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａと出力配線導体層１２６ｂとの接続を確実に行う手法が課題となっている。また、Ｓｉ柱１１５の側面における加工を伴うため、ゲート導体層１２０ａ、１２０ｂと入力配線導体層１２７ａ、１２７ｂとの接続を確実に行わなければいけない。通常のプレナー型またはＦｉｎ型トランジスタにより形成される回路チップ形成において用いられる、例えば縦方向エッチングのＲＩＥ（Reactive Ion Etching）法などでは、Ｓｉ柱１１５側面で配線を接続することができない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−１８８９６６号公報
【非特許文献】
【０００８】
【非特許文献１】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【非特許文献２】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
【非特許文献３】C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:“Study of planarized sputter-deposited SiO2”J.Vac.Sci.Technol, 15(3), May/Jun (1978)
【非特許文献４】T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: “Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI” IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)
【非特許文献５】Shyam Gannavaram, Nemanja Pesovic & Mehmet C. Qzturk : "Low Temperature(<800℃) Recessed Junction Selective Silicon-Germanium Source-Drain Technology for 70nm CMOS" IEDM 2000 Technical Digest, pp.437-440 (2000)
【非特許文献６】H.Itoh, T.Moriya, and M.Kashiwagi : " Selective CVD of tungsten and its applications to MOSLSI ", Solid-State Techn., November, pp.83 (1986)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上のとおり、図１０に示すＳＧＴを有する柱状半導体装置においては、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａと出力配線金属層１２６ｂとの接続、及び／又は、ゲート導体層１２０ａ、１２０ｂと入力配線金属層１２７ａ、１２７ｂとの接続を、Ｓｉ柱１１５の側面において、確実かつ簡易に形成する手法が求められている。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係る、柱状半導体装置の製造方法は、
基板上に、前記基板の表面に対して垂直方向に立つ半導体柱を形成する工程と、
前記半導体柱を囲んで、ゲート導体層を含むもしくは含まない、単層または複数層の第１の材料層を形成する工程と、
前記第１の材料層を囲んで第１の絶縁層を形成する工程と、
前記第１の材料層の一部を前記半導体柱の側面または前記ゲート導体層の側面に達するまで除去することにより開口部を形成する工程であって、該開口部の下端が前記第１の絶縁層の上表面と前記垂直方向において同じ高さに位置する、工程と、
前記開口部に露出している前記半導体柱の前記側面または前記ゲート導体層の前記側面に接し且つ平面視において外周が前記第１の材料層の外周より外側になる、半導体または金属を含む接続材料層を、前記接続材料層を構成する材料が前記第１の絶縁層の表面よりも前記半導体柱の側面または前記ゲート導体層の側面に選択的に堆積する選択堆積法により、形成する工程と、
前記接続材料層に接し且つ前記第１の絶縁層上に延びる配線導体層を形成する工程と、を備える、
ことを特徴とする。【００１１】
前記接続材料層を、前記半導体柱内にあるドナーまたはアクセプタ不純物を含有する不純物領域の側面に接して形成する工程を有する、
ことが望ましい。【００１２】
前記接続材料層を前記選択堆積法により形成する工程において、ドナーまたはアクセプタ不純物を含んだ前記接続材料層を形成する、または、前記ドナーまたはアクセプタ不純物を前記接続材料層に添加する工程をさらに備え、且つ、
熱処理により前記ドナーまたはアクセプタ不純物を前記半導体柱内に拡散させる工程をさらに備える、
ことが望ましい。【００１３】
前記接続材料層は、少なくとも前記半導体柱に接した部分が半導体層であり、
熱処理により、前記半導体層が合金化される工程をさらに備える、
ことが望ましい。【００１４】
前記接続材料層と前記配線導体層との一方または両者が金属原子を含んでおり、
熱処理により前記金属原子を前記半導体柱内まで拡散させる工程をさらに備える、
ことが望ましい。【００１５】
前記配線導体層を形成する工程において、ドナーまたはアクセプタ不純物を含有する前記配線導体層が形成され、且つ、
熱処理により前記ドナーまたはアクセプタ不純物を前記半導体柱の内部に拡散させる工程をさらに備える、
ことが望ましい。【００１６】
前記半導体柱を形成する工程において、前記半導体柱を上下に絶縁する第２の絶縁層を内部にもつ前記半導体柱が形成され、且つ、
前記第２の絶縁層の上方及び下方且つ前記半導体柱内にドナーまたはアクセプタ不純物を含んだ不純物領域を形成する工程をさらに備える、
ことが望ましい。【００１７】
前記第２の絶縁層の外周部を囲む前記ゲート導体層の一部を除去する工程を有する、
ことが望ましい。【００１８】
前記接続材料層を前記選択堆積法により形成する工程では、前記接続材料層としてアクセプタ不純物を含有する第１のシリコン・ゲルマニウム層が形成され、且つ、
前記ゲート導体層で囲まれた前記半導体柱の一部の上または下にアクセプタ不純物を含有する第２のシリコン・ゲルマニウム層を前記選択堆積法により形成する工程をさらに備える、
ことが望ましい。【００１９】
本発明の第２の観点に係る、柱状半導体装置は、
基板上に、前記基板平面に対して垂直方向に立つ半導体柱と、
前記半導体柱を囲むゲート絶縁層と、
前記ゲート絶縁層を囲むゲート導体層と、
前記垂直方向において前記ゲート導体層の上方及び下方で且つ前記半導体柱内にあるソースまたはドレインとなる不純物領域と、
前記不純物領域の一方若しくは両者または前記ゲート導体層と接して、水平方向に延び、且つ平面視において、前記ゲート導体層より外側に、外周端を有する第１の半導体原子または第１の金属原子を含有する第１の導体層と、
前記第１の導体層の外周部で繋がり且つ水平方向に延びる第２の金属原子を含有する第２の導体層と、を備える、
ことを特徴とする。【００２０】
前記第１の導体層はドナーまたはアクセプタ不純物を含有し、
前記不純物領域は前記ドナーまたはアクセプタ不純物を含有する、
ことが望ましい。【００２１】
前記第２の導体層はドナーまたはアクセプタ不純物を含有し、
前記不純物領域は前記ドナーまたはアクセプタ不純物を含有する、
ことが望ましい。【００２２】
前記金属原子を含有する合金層が前記第１の導体層に接した前記半導体柱の側面より内部にある、
ことが望ましい。【００２３】
前記ゲート導体層を囲む第１の絶縁層をさらに備え、
平面視において、前記第１の導体層の外周が、前記第１の絶縁層の外周より外側にあり、
且つ、前記第２の導体層が前記第１の絶縁層の外周部にある、
ことが望ましい。【００２４】
前記半導体柱内にあり、前記半導体柱を上下に絶縁する第２の絶縁層をさらに備え、
前記第２の絶縁層の上方及び下方にソースまたはドレインとなる不純物領域が形成されている、
ことが望ましい。【００２５】
前記ゲート導体層が、前記第２の絶縁層と水平方向に並ぶ第３の絶縁層により分離されている、
ことが望ましい。【００２６】
垂直方向において、前記第１の導体層の上表面が、前記第１の絶縁層の下端及び前記ゲート絶縁層の下端と離れている、
ことが望ましい。【００２７】
前記第１の導体層が、ドナーまたはアクセプタ不純物を含有し、且つ前記半導体柱と異なる第２の半導体原子から構成されており、
前記第１の導体層が、前記ソースまたはドレインとして機能する、
ことが望ましい。【００２８】
前記第１の導体層がアクセプタ不純物を含んだシリコン・ゲルマニウム層から構成されており、
前記シリコン・ゲルマニウム層が前記ソースまたはドレインとして機能する、
ことが望ましい。
【発明の効果】
【００２９】
本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部に存在する、半導体領域又はゲート導体層と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
【図面の簡単な説明】
【００３０】
【図１Ａ】本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｂ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｃ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｄ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｅ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｆ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｇ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｈ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｉ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｊ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｋ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１Ｌ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ａ】本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｂ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｃ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｄ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｅ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図３Ａ】本発明の第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図３Ｂ】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図３Ｃ】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図４Ａ】本発明の第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図４Ｂ】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図４Ｃ】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図５Ａ】本発明の第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図５Ｂ】第５実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図６Ａ】本発明の第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図６Ｂ】第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図６Ｃ】第６実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図７Ａ】本発明の第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図７Ｂ】第７実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図８】本発明の第８実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図９】本発明の第９実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図１０】従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを形成し、上方にＰチャネルＳＧＴを形成したＣＭＯＳインバータ回路の模式構造図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体装置の製造方法について、図面を参照しながら説明する。
【００３２】
（第１実施形態）
以下、図１Ａ〜図１Ｌを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。
【００３３】
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。以下に参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係はこれと同様である。
【００３４】
図１Ａに示すように、ｉ層基板１上に、ヒ素（Ａｓ）などのドナー不純物を含むＮ＋層２を、例えばイオン注入法又はエピタキシャル成長法を用いて、形成する。次に、Ｎ＋層２上に、ボロン（Ｂ）などのアクセプタ不純物を含むＰ＋層３を、例えばイオン注入法又はエピタキシャル成長法を用いて、形成する。続いて、Ｐ＋層３上に、例えばエピタキシャル成長法を用いてｉ層４を形成する。その後、ｉ層４上に、例えば熱酸化法によりＳｉＯ２層５を形成する。
【００３５】
次に、図１Ｂに示すように、例えばリソグラフィ法とＲＩＥ（Reactive Ion Etching）法とを用いてＳｉＯ２層５をエッチングすることで、ＳｉＯ２層５ａを形成する。さらにＳｉＯ２層５ａをマスクとして用いて、ｉ層４、Ｐ＋層３、Ｎ＋層２、ｉ層基板１をＲＩＥ法などによりエッチングすることで、ｉ層４ａ、Ｐ＋領域３ａ、Ｎ＋領域２ａ、ｉ層１ａから構成され、縦（上下）方向に延びるＳｉ柱６を形成する。Ｓｉ柱６の側面の角度は、ｉ層基板１の上表面に対して略直角である。Ｓｉ柱６の断面形状は、図１Ｂ（ａ）に示すように、円形であることが望ましい。
【００３６】
次に、図１Ｃに示すように、Ｓｉ柱６の外周におけるｉ層基板１の上表面表層に、例えばイオン注入法によってＮ＋領域２ｂを形成する。続いて、例えばＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜（図示せず）を堆積し、ＳｉＯ２膜の上表面を例えばＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック法を用いてＳｉＯ２膜をエッチングする。これにより、Ｓｉ柱６の外周におけるｉ層基板１上にＳｉＯ２層８を残存させる。続いて、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ２）層９と、窒化チタン（ＴｉＮ）層１０とによって、Ｓｉ柱６及びＳｉＯ２層８の全体を被覆する。その後、例えばＣＶＤ法によって、Ｓｉ柱６と、Ｓｉ柱６の周辺全体とをＳｉＯ２層１１で覆う。
【００３７】
次に、例えばリソグラフィ法により形成したレジストをマスクとして用い、図１Ｄに示すように、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法によってエッチングすることで、Ｓｉ柱６の上表面からＳｉＯ２層８の上表面に亘って、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
【００３８】
次に、図１Ｅに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２を形成する。ここで、ＳｉＮ層１２は、その上表面の位置がＳｉ柱６内に形成されたＮ＋領域２ａの上端未満で下端以上の高さ、例えば、下端と同じ高さとなるように形成する。続いて、ＳｉＮ層１２上にレジスト層７を形成する。ここで、レジスト層７は、その上表面の位置が、Ｐ＋領域３ａの上端以下で下端超の高さ、例えば、上端と同じ高さとなるように形成する。レジスト層７は、例えば、レジスト材料を全体に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１３内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ２＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層７内を拡散して、レジスト層７に接触するＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層７に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層７を除去する。
【００３９】
以上によって、ＳｉＯ２層１１ａは、ＳｉＮ層１２で覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａが、Ｓｉ柱６の下方領域でＳｉＯ２層１１ｂに覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上方領域でＳｉＯ２層１１ｃに覆われたＴｉＮ層１０ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃと、ＴｉＮ層１０ｂ、１０ｃと、をマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９が、Ｓｉ柱６の下方領域でＴｉＮ層１０ｂにその一部が覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域でＴｉＮ層１０ｃに覆われたＨｆＯ２層９ｂとに分離される。これにより、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周側面が露出した開口部１３ａが形成される。その後、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化することで、ＴｉＯ（酸化チタン）層１４ａ、１４ｂを形成する。そして、この酸化によりＮ＋領域２ａ、Ｐ＋領域３ａの外周側面表面に形成された薄いＳｉＯ２層（図示せず）を除去する。こうして、図１Ｆに示すような構成が得られる。
【００４０】
次に、図１Ｇに示すように、Ｓｉ選択エピタキシャル成長法により、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周側面に接し、かつ開口部１３ａを囲んだＳｉ層１５を形成する。Ｓｉ選択エピタキシャル成長法では、ＣＶＤ（Chemical Vapor deposition）装置内で、反応ガスとして、例えばジシラン（Si2H6）と塩素（Cl2）を用いて、平坦なＳｉＮ層１２上にＳｉ原子またはＳｉ分子を到達させる。そして、到達したＳｉ原子またはＳｉ分子（Ｓｉ単体及びＳｉ化合物の両方を含む）が、ＳｉＮ層１２上を移動して、Ｎ＋領域２ａ底部を結晶成長核にして、開口部１３ａを埋めるように、結晶成長してＳｉ層１５が形成される。このＳｉ選択エピタキシャル成長は、平面視において、Ｓｉ層１５の外周位置がＳｉＯ２層１１ｃの外周より外側にはみ出すまで行う。
【００４１】
次に、例えば、ｉ層基板１を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１上に堆積させるバイアス・スパッタ法を用いて、例えばニッケル（Ｎｉ）原子をｉ層基板１の上表面に垂直な方向から入射させ、ＳｉＮ層１２上とＳｉ柱６上にＮｉ層（図示せず）を形成する。このＮｉ層の上表面位置はＳｉ層１５の上表面位置より上にあることが望ましい。ここで、Ｎｉ原子は、ｉ層基板１の上表面に対して垂直な方向から入射する。そして、Ｓｉ柱６の側面の角度がｉ層基板１の上表面に対して略直角であるので、バイアス・スパッタ装置の対向金属板と、ｉ層基板１が配置される基板金属板との間に印加するバイアス電圧を制御することで、Ｎｉ層はＳｉ柱６の側面に付着しない（基本的な制御方法については非特許文献３を参照のこと。）。そして、例えばリソグラフィ法とＲＩＥエッチングにより、図１Ｈに示すように、平面視においてＳｉ層１５を囲んだＮｉ層１６を形成する。
【００４２】
次に、図１Ｉに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層１６のＮｉ原子をＳｉ層１５内に拡散させて、Ｓｉ層１５をシリサイド化させて、ＮｉＳｉ層１５ａを形成する。また、この熱処理により、Ｎ＋領域２ｂの不純物を周囲のｉ層基板１に拡散させて、Ｎ＋領域２ｃを形成する。
【００４３】
次に、図１Ｊに示すように、ＳｉＮ層１２の形成と同様に、その上表面が、Ｐ＋領域３ａより上方でＳｉＯ２層５ａより下方となるように、ＳｉＮ層２０を形成する。続いて、開口部１３ａを形成した方法と同じ方法を用いることで、ＴｉＮ層１０ｃの外周に開口部１３ｂを形成する。続いて、Ｓｉ層１５の形成と同様にＳｉ選択エピタキシャル成長法を用いて、ＴｉＮ層１０ｃに接して、且つ開口部１３ｂを埋めたＳｉ層（図示せず）を形成する。そして、ＮｉＳｉ層１５ａの形成と同様に、例えばバイアス・スパッタ法により、ｉ層基板１の上表面に対して垂直な方向からＮｉ原子を入射してＮｉ層（図示せず）を形成する。その後、Ｎｉ層１６の形成と同様に、例えばリソグラフィ法とＲＩＥ法とを用いてＮｉ層２２を形成する。そして、例えば５５０℃の熱処理によりＳｉ層をシリサイド化して、ＮｉＳｉ層２１を形成する。
【００４４】
次に、図１Ｋに示すように、Ｓｉ柱６の外周部に、ＳｉＯ２層２３を、その上表面の位置がＮｉ層２２の表面よりも上方にあり、かつＳｉ柱６の頂部よりも低くなるように、例えばＣＶＤ法とエッチバック法によって形成する。その後、ＳｉＯ２層２３をマスクとして用い、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。次に、ＳｉＯ２層２３、１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとして用い、例えばボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２４を形成する。
【００４５】
次に、図１Ｌに示すように、ＳｉＯ２層２７を例えばＣＶＤ法によって全体に形成する。続いて、例えばリソグラフィ法とＲＩＥ法とを用いて、Ｎｉ層２２を貫通するようにＴｉＮ層１０ｂ上にコンタクトホール２８ａを形成し、Ｓｉ柱６の頂部上にコンタクトホール２８ｂを形成し、Ｎｉ層１６上にコンタクトホール２８ｃを形成し、Ｎ＋領域２ｃ上にコンタクトホール２８ｄを形成する。次に、コンタクトホール２８ａを介して、Ｎｉ層２２、ＴｉＮ層１０ｂに電気的に接続された入力配線金属層Ｖｉｎを形成し、コンタクトホール２８ｂを介して、Ｓｉ柱６の頂部のＰ＋領域２４に電気的に接続された電源配線金属層Ｖｄｄを形成し、コンタクトホール２８ｃを介して、Ｎｉ層１６に電気的に接続された出力配線金属層Ｖｏｕｔを形成し、コンタクトホール２８ｄを介して、Ｎ＋領域２ｃに電気的に接続されたグランド配線金属層Ｖｓｓを形成する。
【００４６】
上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネル、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層、ｉ層１ａの下方に位置するＮ＋領域２ｃをソース、ｉ層１ａ上に位置するＮ＋領域２ａをドレインとしてそれぞれ機能させるＮチャネル型ＳＧＴと、Ｓｉ柱６の上部のｉ層４ａをチャネル、ｉ層４ａの外周を囲むＨｆＯ２層９ｃをゲート絶縁層、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層、ｉ層４ａの下方に位置するＰ＋領域３ａをドレイン、ｉ層４ａ上に位置するＰ＋領域２４をソースとしてそれぞれ機能させるＰチャネル型ＳＧＴと、から構成される、ＣＭＯＳ型インバータ回路が形成される。
【００４７】
第１実施形態のＣＭＯＳ型インバータ回路の製造方法によれば、以下の効果が奏される。
１．図１０で示すような従来の方法では、Ｓｉ柱１１５の側面からの、Ｎ＋領域１２１ｂ、Ｐ＋領域１２２ｂと出力配線導体層１２６ｂとの接続が困難であった。これに対して、本実施形態においては、Ｓｉ柱６の外周部に開口部１３ａを形成し、その後にＳｉ選択エピタキシャル成長法により、Ｓｉ層１５を、Ｎ＋領域２ａ、Ｐ＋領域３ａに接触させ、且つ開口部１３ａを埋め、且つ、平面視において、その外周が、ＳｉＯ２層１１ｃの外周より、外側になるように形成した。これにより、ＳｉＮ層１２表面に対して垂直方向から入射したＮｉ原子によるＮｉ層１６とＳｉ層１５との接続を可能にした。そして、熱処理によりＳｉ層１５をシリサイド化してＮｉＳｉ層１５ａを形成することにより、Ｎ＋領域２ａ、Ｐ＋領域３ａと、配線導体層であるＮｉ層１６と、の接続を容易に行える。
２．同様にして、Ｓｉ選択エピタキシャル成長法により、Ｓｉ層（図示せず）をＴｉＮ層１０ｄに接続した状態で、開口部１３ｂを埋め、且つ平面視において、Ｓｉ層の外周を、ＳｉＯ２層１１ｃの外周より、外側になるように形成することにより、シリサイド化されたＮｉＳｉ層２１を介した、ＴｉＮ層１０ｃと、配線導体層であるＮｉ層２２と、の接続を容易に行える。
３．また、ＮｉＳｉ層１５ａを形成する熱処理を、更に長くすることにより、Ｎ＋領域２ａ、Ｐ＋領域３ａの側面から内部までシリサイド化を進めて、Ｓｉ柱６の内部にＮｉＳｉ層（図示せず）を形成することにより、配線導体層であるＮｉ層１６とＮ＋領域２ａ、Ｐ＋領域３ａとの接続抵抗を更に小さくすることができる。
【００４８】
（第２実施形態）
以下、図２Ａ〜図２Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第２実施形態の回路製造方法は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
【００４９】
図１Ａに示して説明した工程で、Ｎ＋層２とＰ＋層３の間にＳｉＯ２層（図示せず）を設けた基板を用意する。そして、図１Ｂ〜図１Ｄに示して説明した工程を行う。これにより、図２Ａに示すように、Ｓｉ柱６ａの下部のｉ層１ａと、上部のｉ層４ａの間に、下からＮ＋領域２ｄ、ＳｉＯ２層３０、Ｐ＋領域３ｂが形成される。そして、Ｓｉ柱６ａの頂部上にＳｉＯ２層５ｂを有する。そして、Ｓｉ柱６ａの外周部におけるｉ層基板１の表層にＮ＋領域２ｃを形成する。そして、Ｓｉ柱６ａの外周部におけるｉ層基板１上に、ＳｉＯ２層８を形成する。そして、Ｓｉ柱６ａ全体を覆い、且つＳｉＯ２層８上に延びた、ＨｆＯ２層９ａと、ＴｉＮ層１０ａと、ＳｉＯ２層１１ａと、を形成する。
【００５０】
次に、図２Ｂに示すように、ＳｉＮ層３１を、その表面位置がＮ＋領域２ｄの下端と同じ高さに位置するように形成する。そして、レジスト層（図示せず）を表面位置がＮ＋領域２ｄの上端と同じ高さに位置するように形成する。そして、図１Ｆに示した工程と同じ工程を用いて、図２Ｂに示すように、Ｎ＋領域２ｄの側面を露出させた開口部３２ａを形成する。そして、ＴｉＮ層１０ｂ、１０ｃの露出部を酸化させてＴｉＯ層３３ａ、３３ｂを形成する。
【００５１】
次に、図２Ｃに示すように、図１Ｇ、図１Ｈに示した工程と同じく、Ｓｉ選択エピタキシャル成長法により、Ｓｉ層（図示せず）をＮ＋領域２ｄの側面に接し、且つ開口部３２ａを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成する。そして、図１Ｈに示した工程と同じく、Ｎｉスパッタ蒸着、リソグラフィ法、熱処理により、Ｓｉ層をシリサイド化したＮｉＳｉ層３５と、ＮｉＳｉ層３５に繋がるＮｉ層３６を形成する。
【００５２】
次に、図２Ｄに示すように、ＳｉＯ２層１１ｃの外周部を囲み、且つその上表面位置がＮｉ層３６より上にあるＳｉＮ層３８を形成する。そして、図１Ｆに示した工程と同じ工程を用いてＰ＋領域３ｂの側面を露出させた開口部３２ｂを形成する。そして、ＴｉＮ層１０ｄ、１０ｅの露出部を酸化させてＴｉＯ層３３ｃ、３３ｄを形成する。そして、図１Ｇ、図１Ｈに示した工程と同じく、Ｓｉ選択エピタキシャル成長法により、Ｓｉ層（図示せず）をＰ＋領域３ｂの側面に接し、且つ開口部３２ｂを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成する。そして、図１Ｈに示した工程と同じく、Ｎｉスパッタ蒸着、リソグラフィ法、熱処理により、Ｓｉ層をシリサイド化したＮｉＳｉ層３９と、ＮｉＳｉ層３９に繋がるＮｉ層４０を形成する。Ｎｉ層４０は、平面視において、下部のＮｉ層３６の伸延している方向と逆方向に伸延させる。
【００５３】
次に、図２Ｅに示すように、図１Ｋと同様に、ＳｉＯ２層４５を例えばＣＶＤ法とエッチバック法によって全体に形成し、Ｓｉ柱６ａの頂部にＰ＋領域２４ａを形成する。続いて、図１Ｌと同様に、ＳｉＯ２層４６を例えばＣＶＤ法によって全体に形成し、その後、例えばリソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層１０ｂ上にコンタクトホール４７ａ、Ｎｉ層４４上にコンタクトホール４７ｂ、Ｎ＋領域２ｃ上にコンタクトホール４７ｃ、Ｎｉ層３６上にコンタクトホール４７ｄ、Ｎｉ層４０上にコンタクトホール４７ｅをそれぞれ形成する。次に、コンタクトホール４７ａを介して、ＴｉＮ層１０ｂに電気的に接続されたゲート配線金属層Ｇ１を形成し、コンタクトホール４７ｂを介して、Ｎｉ層４４に電気的に接続されたゲート配線金属層Ｇ２を形成し、そして、コンタクトホール４７ｃを介して、Ｎ＋領域２ｃに電気的に接続されたソースまたはドレイン配線金属層Ｎ１を形成する。そして、コンタクトホール４７ｄを介して、Ｎ＋領域２ｄに電気的に接続されたソースまたはドレイン配線金属層Ｎ２を形成する。そして、コンタクトホール４７ｅを介して、Ｐ＋領域３ｂに電気的に接続されたソースまたはドレイン配線金属層Ｐ１を形成する。そして、Ｓｉ柱６ａの全体を覆ってＳｉＯ２層４８を形成し、Ｐ＋領域２４ａ上にコンタクトホール４９を形成する。そして、コンタクトホール４９を介して、Ｓｉ柱６ａの頂部のＰ＋領域２４ａと電気的に接続されたソースまたはドレイン配線金属層Ｐ２を形成する。これにより、ｉ層基板１上に、２つのＳＧＴよりなる回路が形成される。
【００５４】
第２実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．本実施形態においては、ＳｉＯ２層３０により分離された、Ｎ＋領域２ｄとＰ＋領域３ｂとに第１実施形態と同じ製造方法を適用させることにより、Ｎ＋領域２ｄとＰ＋領域３ｂとが電気的に独立に形成される。これにより、Ｓｉ柱６ａの上下に形成された２つのＳＧＴは、電気的に独立になる。このため、例えば、ソースまたはドレイン配線金属層Ｐ１、Ｎ２を接続すると、第１実施形態と同じくＣＭＯＳインバータ回路が形成される。また、接続を変えることで、他の回路を自在に形成できる。
２．図２Ｄに示したように、Ｎ＋領域２ｄとＰ＋領域３ｂと繋がったＮｉ層３６、４０を独立に形成できる。そして、平面視において、Ｎｉ層３６、４０の互いの重なりを少なくさせるように、形成することができる。これにより、Ｎ＋領域２ｄとＰ＋領域３ｂと繋がった配線導体層であるＮｉ層３６、４０の結合容量を小さくすることができる。
３．本実施形態においては、Ｎ＋領域２ｄとＰ＋領域３ｂとに繋がったＳｉ層が独立に形成される。これにより、Ｎ＋領域２ｄに繋がったＮｉＳｉ層３６では、Ｓｉ選択エピタキシャル成長法またはイオン注入法により、ドナー不純物をＳｉ層に混入させたＳｉ層を形成できる。同様に、Ｐ＋領域３ｂに繋がったＮｉＳｉ層３９では、Ｓｉ選択エピタキシャル成長法またはイオン注入法により、アクセプタ不純物を混入させたＳｉ層を形成することができる。そのあとの熱処理により、ＮｉＳｉ層３５、３９の形成と同時に、各Ｓｉ層からドナーおよびアクセプタ不純物が、Ｎ＋領域２ｄとＰ＋領域３ｂ内に拡散される。これにより、Ｎ＋領域２ｄとＰ＋領域３ｂとの不純物濃度が更に高められる。これにより、Ｎ＋領域２ｄ、Ｐ＋領域３ｂでの接合抵抗が減少して、回路の高速化がなされる。
４．本実施形態では、Ｎ＋領域２ｄとＰ＋領域３ｂとに繋がり、且つドナーおよびアクセプタ不純物を含んだＳｉ層を独立に形成することができる。このドナーおよびアクセプタ不純物を多く含ませることにより、Ｓｉ層の抵抗を十分低くすることができる。これにより、Ｎｉ層３６、４０の代わりに、例えばタングステン（Ｗ）を用いて、Ｓｉ層全体のシリサイド化を行わないで、Ｎ＋領域２ｄとＰ＋領域３ｂと配線導体層のＷ層との接続を行うことができる。このように、ドナーおよびアクセプタ不純物を含んだＳｉ層を用いることにより、配線導体層に用いる導体材料の選択を、製造の容易性、高性能化などを考慮して、選ぶことができる。
【００５５】
（第３実施形態）
以下、図３Ａ〜図３Ｃを参照しながら、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法について説明する。第３実施形態のＣＭＯＳインバータ回路は、以下に説明する構造上の相違点が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｌに示す工程と同様な工程によって製造される。
【００５６】
図３Ａに示すように、ｉ層基板１上に、下からＮ＋領域５１、ｉ層１ａ、Ｎ＋領域２ａ、Ｐ＋領域３ａ、ｉ層４ａと、頂部にＳｉＯ２層５ａを持つＳｉ柱６ｂを形成する。Ｎ＋領域５１は、Ｓｉ柱６ｂの最底部より少し上部にあるのが望ましい。そして、Ｓｉ柱６ｂの外周部にＳｉＮ層５２を形成する。そして、Ｓｉ柱６ｂとＳｉＮ層５２を覆って、ＳｉＯ２層５３を形成する。そして、上表面位置がＮ＋領域５１の上面位置にあるレジスト層５４を形成する。
【００５７】
次に、図３Ｂに示すように、ＨＦガスをレジスト層５４に供給し、レジスト層５４に含まれたＨＦイオンによりレジスト層５４に接触しているＳｉＯ２層５３をエッチングして、開口部５５を形成する。そして、レジスト層５４を除去する。そして、Ｓｉ選択エピタキシャル成長法により、Ｎ＋領域５１の側面に接し、且つ開口部５５を埋め、且つ平面視において外周がＳｉＯ２層５３ａより外側にあるＳｉ層を形成する。そして、例えばＮｉスパッタ法とリソグラフィ法とＲＩＥエッチング法により、その上表面位置がこのＳｉ層の上表面位置より上にあり、且つＳｉ層に接したＮｉ層５７を形成する。そして、熱処理を行い、Ｓｉ層のシリサイド化を行いＮｉＳｉ層５６を形成する。
【００５８】
次に、図３Ｃに示すように、Ｓｉナイトライド・オキサイド（ＳｉＮＯ）層５８を、その上表面位置がＮｉ層５７の上面より上になるように形成する。そして、全体を覆って、例えばＡＬＤ法により、ＨｆＯ２層５９ａと、ＴｉＮ層５９ｂ、ＳｉＯ２層５９ｃを形成する。その後、図１Ｄ〜図１Ｌと同じ工程を行うことにより、ｉ層基板１上にＳＧＴを有するＣＭＯＳインバータ回路が形成される。
【００５９】
第３実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．第１の実施形態の説明では、Ｓｉ柱６の底部から繋がるｉ層基板１の表層のＮ＋領域２ｃとグランド配線金属層Ｖｓｓが電気的に繋がっている。この場合、Ｓｉ柱６の底部から繋がるｉ層基板１の表層のＮ＋領域２ｃの抵抗が、例えば演算速度などの回路性能の低下に繋がっていた。これに対して、本実施形態では、Ｓｉ柱６の底部から繋がるｉ層基板１の表層にＮ＋領域がなく、Ｎ＋領域５１は、直接に低抵抗のＮｉＳｉ層５６、Ｎｉ層５７に繋がっている。これにより、第１実施形態の場合のような、回路性能の低下を防止することができる。
【００６０】
（第４実施形態）
以下、図４Ａ〜図４Ｃを参照しながら、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。第４実施形態の回路形成は、以下に説明する構造上の相違点が生じたこと以外は、第２実施形態と同様な工程によって製造される。
【００６１】
図１Ａに示して説明した工程で、Ｎ＋層２とＰ＋層３の間を省略し、本来これらが形成される予定であった領域の間にＳｉＯ２層（図示せず）を設けた基板を用意する。そして、図１Ｂ〜図１Ｄに示して説明した工程を行う。これにより、図４Ａに示すように、ＳｉＯ２層３０の上下にあるＮ＋領域２ｄ、Ｐ＋領域３ｂがない点を除いては図２Ｂに示したのと同様の構造を形成する。開口部３２ａのＳｉ柱６ａの側面は、Ｓｉ面が露出している。
【００６２】
次に、図４Ｂに示すように、図１Ｇ、図１Ｈに示した工程と同じく、Ｓｉ選択エピタキシャル成長法により、ドナー不純物を含んだＳｉ層（図示せず）をＳｉ柱６ａの側面に接し、且つ開口部３２ａを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成する。そして、Ｓｉ層を囲んでＮｉ層３６ａを形成する。そして、熱処理を行って、Ｓｉ層をシリサイド化してＮｉＳｉ層３５ａを形成すると同時に、Ｓｉ層中のドナー不純物をＳｉ柱６ａ内に拡散して、Ｎ＋領域２ＡをＳｉ柱６ａ内に形成する。
【００６３】
次に、図４Ｃに示すように、図２Ｄに示した工程と同じく、Ｓｉ選択エピタキシャル成長法により、アクセプタ不純物を含んだＳｉ層（図示せず）をＳｉ柱６ａの側面に接し、且つ開口部３２ｂを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成する。そして、熱処理を行って、Ｓｉ層をシリサイド化してＮｉＳｉ層３９ａを形成すると同時に、Ｓｉ層中のアクセプタ不純物をＳｉ柱６ａ内に拡散して、Ｐ＋領域３ＡをＳｉ柱６ａ内に形成する。なお、Ｎ＋領域２Ａを形成するための熱処理は、Ｐ＋領域３Ａを行うのと同時に行ってもよい。そして、図２Ｅを用いて説明した工程を行うことによって、第２実施形態と同じＳＧＴを有する回路を形成することが出来る。
【００６４】
第４実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．第１実施形態では、ｉ層基板１上に、例えばヒ素（Ａｓ）などのドナー不純物を含むＮ＋層２を、イオン注入法又はエピタキシャル成長法を用いて形成し、次に、Ｎ＋層２上に、例えばボロン（Ｂ）などのアクセプタ不純物を含むＰ＋層３を、イオン注入法又はエピタキシャル成長法を用いて形成した。続いて、Ｐ＋層３上に、エピタキシャル成長法を用いてｉ層４を形成した。これに対し、本実施形態では、Ｎ＋領域２Ａ、Ｐ＋領域３Ａを形成するためのイオン注入法又はエピタキシャル成長法を用いる必要がない。このため、製造方法が簡単になり、これは製造のコストダウンに繋がる。
【００６５】
（第５実施形態）
以下、図５Ａ、図５Ｂを参照しながら、本発明の第５実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。第５実施形態の回路形成は、以下に説明する構造上の相違点が生じたこと以外は、第２実施形態と同様な工程によって製造される。
【００６６】
図５Ａに示すように、図２Ａ、図２Ｂを用いて説明した工程と同じ工程を行い、Ｎ＋領域２ｂの側面に開口部３２ａを形成する。そして、Ｓｉ選択エピタキシャル成長法により、Ｓｉ層（図示せず）をＳｉ柱６ａの側面に接し、且つ開口部３２ａを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるようにドナー不純物を含んだＳｉ層６０を形成する。そして、このＳｉ層６０を囲んで、上部にＮｉ層６２を有する、ドナー不純物を含んだポリＳｉ層６１を形成する。
【００６７】
次に、図５Ｂに示すように、熱処理を行って、ドナー不純物を含んだポリＳｉ層６１、Ｓｉ層６０をシリサイド化してＮｉＳｉ層６３、６０ａを形成する。この場合、Ｎ＋領域２ｂの側面にはＮｉＳｉ層６５が形成される。その後、図２Ｄ、図２Ｅを用いて説明した工程を行うことによって、第２実施形態と同じＳＧＴを有する回路を形成することができる。
【００６８】
第５実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．本実施形態では、ポリＳｉ層６１、Ｓｉ層６０の両方にドナー不純物を含ませているので、熱処理によるポリＳｉ層６１、Ｓｉ層６０のシリサイド化による、ドナー不純物のＮ＋領域２ｂへの押し出し効果が大きく、Ｎ＋領域２ｂに多くのドナー不純物を含ませることができる（シリサイド化による不純物の押し出し効果については非特許文献４を参照）。これにより、更にＮ＋領域２ｂの低抵抗化が行われる。
【００６９】
（第６実施形態）
以下、図６Ａ〜図６Ｃを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。第６実施形態の回路形成は、以下に説明する構造上の相違点が生じたこと以外は、第２実施形態と同様な工程によって製造される。
【００７０】
図２Ａ〜図２Ｃを用いて説明した工程を行う。次に図６Ａに示すように、ＳｉＮ層６７を、上表面位置がＮｉ層３６の上面より上になるように形成する。そして、レジスト層６８をＳｉ柱６ａの外周部においてＳｉＮ層６７上に形成する。
【００７１】
次に、図６Ｂに示すように、ＨＦガスをレジスト層６８に供給し、レジスト層６８に含まれたＨＦイオンによりレジスト層６８に接触しているＳｉＯ２層１１ｃをエッチングして、その後にレジスト層６８を除去する。そして、ＳｉＯ２層１１ｃをマスクにしてＴｉＮ層１０ｃをエッチングし、ＳｉＯ２層１１ｃとＴｉＮ層１０ｃをマスクにしてＨｆＯ２層９をエッチングして、開口部６９を形成する。
【００７２】
次に、図６Ｃに示すように、例えばフロー（Flow)ＣＶＤにより、開口部６９を埋め、且つ上表面位置が開口部６９の上端より上になるＳｉＯ２層７０を形成する。そして、例えばスパッタ蒸着により酸化アルミニウム（Ａｌ２Ｏ３）層７１をＳｉＯ２層７０上に形成する。以後、図２Ｄ、図２Ｅを用いて説明した工程と同じ工程を行うことにより、Ｓｉ柱６ａに２つのＳＧＴを有する回路を形成する。
【００７３】
第６実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．第２実施形態では、Ｎ＋領域２ｄとＰ＋領域３ｂの間のＳｉ柱６ａを囲んで導体であるＴｉＮ層１０ｅが形成されている。このため、ＴｉＮ層１０ｅの上下にあるＮｉＳｉ層３５、３９間の結合容量が大きくなっている。これに対して、本実施形態では、ＴｉＮ層１０ｅが除去され、絶縁層であるＳｉＯ２層７０が埋められているので、第２実施形態の構造と比べて、結合容量が大きく減少される。
【００７４】
（第７実施形態）
以下、図７Ａ、図７Ｂを参照しながら、本発明の第７実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。第７実施形態の回路形成は、以下に説明する構造上の相違点が生じたこと以外は、第２実施形態と同様な工程によって製造される。
【００７５】
図２Ａ、図２Ｂを用いて説明した工程と同じ工程を行う。そして、図７Ａに示すように、Ｓｉ選択エピタキシャル成長法により、Ｎ＋領域２ｄの外周側面に接し、且つ開口部３２ａの底部を埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外側にあるＳｉ層７５を形成する。Ｓｉ層７５の上面は、開口部３２ａの全てを埋めていない。
【００７６】
次に、図７Ｂに示すように、例えばスパッタ蒸着法によりＮｉ層（図示せず）を、ＳｉＯ２層１１ｃの外周部にあって、且つＳｉＮ層３１上にあり、且つその上表面位置が開口部３２ａの上部に位置するように形成する。そして、例えばリソグラフィ法とＲＩＥエッチング法によりＮｉ層７６を形成する。そして、熱処理により、Ｓｉ層のシリサイド化を行いＮｉＳｉ層７７を形成する。そして、図２Ｄ、図２Ｅを用いて説明した工程と同じ工程を行うことによって、ｉ層基板１上にＳＧＴを有した回路形成がなされる。
【００７７】
第７実施形態の回路の製造方法によれば、以下の効果が奏される。
１．第２実施形態においては、開口部３２ａの全体がＳｉ層により埋められているのに対して、本実施形態ではＳｉ層は開口部３２ａの底部に形成され、その上表面位置は開口部３２ａの最上端位置より離れている。この場合、ＮｉＳｉ層７７と、Ｎ＋領域２ｄとＮｉ層７６とは接続されているので、これは、なんら、ＳＧＴ性能を損なわない。Ｓｉ選択エピタキシャル成長法においては、ＳｉＮ層３１表面に到達したＳｉ原子、またはＳｉ原子を含んだ分子が、ＳｉＮ層３１表面を移動し、Ｎ＋領域２ｄ側面を成長核にして、水平方向および垂直方向に結晶成長してＳｉ層を形成する。この場合、開口部３２ａの全てを埋める必要がないことは、製造の容易さに繋がる。
２．Ｓｉ層のシリサイド化により形成されたＮｉＳｉ層７７は、Ｎｉ原子のＳｉ層への混入により体積増加がなされる（シリサイド化によるシリサイド層の体積増加については非特許文献４を参照）。第２実施形態では、本実施形態のような空間がないため、シリサイド化時に生じたＮｉＳｉ層３５での応力が直接にＳｉ柱６ａに加わって、Ｓｉ柱６ａの曲がりなどの問題が生じる可能性がある。これに対して、本実施形態では、Ｓｉ層上部に空間があるため、シリサイド化時に生じたＮｉＳｉ層３５が、この空間内に突起するため、応力が直接にＳｉ柱６ａに加わることが緩和される。これにより、Ｓｉ柱６ａの曲がりなどの問題が生じづらくなる。
【００７８】
（第８実施形態）
以下、図８を参照しながら、本発明の第８実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。
【００７９】
第２実施形態では、選択エピタキシャル成長Ｓｉ層（図示せず）をシリサイド化して形成したＮｉＳｉ層３９が、Ｐ＋領域３ｂの側面に接し、且つ開口部３２ｂを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成されていた。これに対して、第８実施形態では、図８に示すように、Ｐ＋領域３ｂを形成せず、選択ヘテロエピタキシャル成長により形成したアクセプタ不純物を含んだシリコン・ゲルマニウム（ＳｉＧｅ）層７８をＳｉ柱６ａの側面に接し、且つ開口部３２ｂを埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外周より外側になるように形成する。そして、ＳｉＧｅ層７８を囲んで配線導体層である例えばＷ層７９を形成する。そして、Ｓｉ柱６ａの頂部に、第２実施形態におけるＳｉを母体とするＰ＋領域２４ａに替えて、アクセプタ不純物を含んだ選択エピタキシャル成長法によるＳｉＧｅを母体とするＰ＋領域８０を形成する。他は、第２実施形態で説明したのと同じ工程を行うことにより、ｉ層基板１上にＳＧＴを有する回路を形成することができる。
【００８０】
第８実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．本実施形態では、Ｓｉ柱６ａに形成された上部にあるＳＧＴのチャネルとなるｉ層４ａの上下にＰ＋領域である選択ヘテロエピタキシャル成長法によるＳｉＧｅ層７８、８０が形成される。このＳｉＧｅ層７８、８０による応力発生と、Ｓｉ柱６ａ及びＳｉＧｅ層７８、８０の間の界面で高濃度のアクセプタ不純物分布をステップ状に変化できることとにより、チャネルであるｉ層４ａを走行するホールの移動度向上と、オン電流向上とができる（性能向上効果に関しては非特許文献５を参照）。これにより、ＳＧＴ回路の性能向上が図れる。
【００８１】
（第９実施形態）
以下、図９を参照しながら、本発明の第９実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路形成について説明する。
【００８２】
図９に、第１実施形態における図１Ｇに対応する工程を示す。Ｗ選択ＣＶＤ成長法により、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周側面に接し、かつ開口部１３ａを囲んだＷ層８１を形成する。この場合、平面視において、Ｗ層８１の外周位置が、ＳｉＯ２層１１ｃの外周より、外側になるように形成する。図９に示した工程以外は、第１実施形態で説明した工程と同じである。但し、Ｓｉ層１５をシリサイド化する工程は不要である。これによって、ｉ層基板１上にＳＧＴを有する回路を形成することができる。
【００８３】
第１実施形態では、Ｓｉ選択エピタキシャル成長法を用いて、Ｓｉ層１５を形成した。この場合、Ｓｉ層１５に接するＮ＋領域２ａ、Ｐ＋領域３ａは、Ｓｉの単結晶であるため、Ｓｉ層１５も、結晶軸をＮ＋領域２ａ、Ｐ＋領域３ａのＳｉ層に揃えてエピタキシャル（epitaxial)成長される。それに対して、Ｗ層８１の形成では、Ｗ層８１とＮ＋領域２ａ、Ｐ＋領域３ａとが構成原子が異なるため、Ｗ層８１はエピタキシャル成長されない。Ｗ層８１が、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周に選択的に形成される。このＷ層８１の形成は、例えば、Ｗのハロゲン化物を原料ガスとした、ＣＶＤ法によりＷのハロゲン化物を還元すると、特定の材料表面のみに選択的にＷ膜が形成されることによる。この選択性は、表面材質が異なると、Ｗのハロゲン化物の還元速度が著しく異なるために生じる。ＷはＳｉや金属表面に堆積し、ＳｉＯ２膜などの絶縁膜上には堆積しない（詳しくは、非特許文献６を参照）。
【００８４】
第９実施形態のＣＭＯＳインバータ回路の製造方法によれば、以下の効果が奏される。
１．Ｗ層８１は低抵抗の導電層であるので、第１実施形態のように、Ｓｉ層１５のシリサイド化による低抵抗化の必要はない。これにより、工程の簡略化ができるとともに、Ｎｉ層１６に替えた配線材料層の選択肢を広げることができる。
２．また、Ｗ選択ＣＶＤ法において、反応ガス中にジボランまたはホスフィンガスを導入して、アクセプタまたはドナー不純物を含んだＷ層８１を形成してもよい。これにより、第４実施形態と同じく、Ｗ層８１からＳｉ柱６内に不純物を拡散させることができ、第４実施形態と同じ効果を得ることができる。
【００８５】
なお、上記各実施形態では、１つのＳｉ柱に２個のＳＧＴが形成されている半導体装置の製造方法とした。しかしこれに限られず、本発明の技術思想は、１個の半導体柱に１個、または３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
【００８６】
また、第１実施形態及び第２実施形態では、Ｓｉ柱６、６ａにおいて、下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されている形態としたが、下部にＰチャネルＳＧＴ、上部にＮチャネルＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル又はＰチャネルＳＧＴの一方を用いた回路の形成にも本発明の技術思想は適用可能である。このことは、本発明に係るその他の実施形態においても適用可能である。
【００８７】
また、第１実施形態では、Ｓｉ層１５をＳｉ選択エピタキシャル成長法により形成した。エピタキシャル成長とは、薄膜結晶成長技術のひとつである。基板となる結晶の上に結晶成長を行い、成長させる基板の結晶面にそろえて配列する成長の様式である。従って、第１実施形態でのＳｉ層１５は単結晶にできる。しかし、Ｓｉ層１５の低抵抗化は、図１Ｉで示したように、Ｎｉ層１６によるシリサイド化により行われ、ＮｉＳｉ層１５ａになる。このため、Ｓｉ層１５は単結晶であることは必須ではない。従って、Ｓｉ層１５は、ＣＶＤ法により選択的にＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成されるものであってもよい。このことは、本発明に係るその他の実施形態においても同じである。
【００８８】
また、上述した第１実施形態の変形例では、Ｓｉ層１５をＣＶＤ法により選択的にＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成させた。また、第９実施形態ではＷ層８１をＣＶＤ法により、選択的にＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成させた。このＣＶＤ法以外の方法、例えば、分子線法または液相法などの、選択的にＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成されるものであれば、他の方法であってもよい。このことは、本発明に係るその他の実施形態においても同じである。
【００８９】
また、第１実施形態では、Ｓｉ層１５の下地に、ＳｉＮ層１２を用いた。Ｓｉ選択エピタキシャル成長では、エピタキシャル成長される場所の外周部材料層表面は、Ｓｉ原子が堆積されづらいことが望ましい。この条件を満たせば、ＳｉＮ層１２の替わりに、単層または複数層よりなる他の材料層を用いてもよい。このＳｉ層１５形成過程において、ＳｉＮ層１２表面に吸着したＳｉ分子が、ＳｉＮ層１２表面に到着してから、ＳｉＮ層１２表面を移動する距離が長くなる供給律速条件で堆積されるのが望ましい。このことは、本発明に係るその他の実施形態においても同じである。
【００９０】
また、第１実施形態では、Ｓｉ層１５の単層を選択ＣＶＤ法により選択的にＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成させた。これに対して、Ｓｉ層１５の単層の代わりに又は追加で他の材料層の単層又は複数層を選択ＣＶＤ法によりＮ＋領域２ａ、Ｐ＋領域３ａの側面に接して形成させてもよい。この場合、平面視において、内層の外周はＳｉＯ２層１１ｃの外周内にあってもよいが、最外層の外周はＳｉＯ２層１１ｃの外周より外側になることが必要である。例えば、Ｓｉ層１５形成の後に、Ｗ層を選択ＣＶＤ法により選択的に堆積させてもよい。このことは、本発明に係るその他の実施形態においても同じである。また、最内層として、不純物領域との接触抵抗を抑制するためのバッファ金属層を設けてもよい。例えば、第９実施形態において、Ｗ層８１とＮ＋領域２ａ、Ｐ＋領域３ａとの間にＴｉ層又はＴｉＮ層を設けてもよい。このことは、本発明に係るその他の実施形態においても同じである。
【００９１】
また、第１実施形態では、ＨＦイオンを含んだレジスト層７を、平面視において、ＳｉＯ２層１１ａの外周部全体に形成して、図１Ｆに示すように、Ｓｉ柱６の外周部全体に繋がる開口部１３ａを形成した。これに対して、レジスト層を、リソグラフィ法により、平面視において、ＳｉＯ２層１１ａの外周部の一部に接するように形成し、その後第１実施形態と同じ開口部形成工程を行う。これにより、平面視において、Ｓｉ柱６の外周部の一部に開口部を形成することができる。これによっても、Ｎ＋領域２ａ、Ｐ＋領域３ａと、ＮｉＳｉ層１５ａ、Ｎｉ層１６との、接続は実現される。この場合、図１Ｌに示したインバータ回路においては、ゲート電極のＴｉＮ層１０ｂ、１０ｄが繋がるので、ＴｉＮ層１０ｄに繋がるＮｉＳｉ層２１、Ｎｉ層２２の形成工程を不要にできる利点を得る。このことは、本発明に係るその他の実施形態においても同じである。
【００９２】
また、第１実施形態では、バイアス・スパッタ法を用いてｉ層基板１の上表面に対して垂直な方向からＮｉ原子を入射し、Ｎｉ層１６を、ＳｉＮ層１２上と、Ｓｉ柱６の頂部上とに堆積させた。ここでのバイアス・スパッタ法は、ｉ層基板１が配置される基板電極板と、ｉ層基板１から離間した対抗電極板にＲＦ高周波電圧を印加するとともに、基板電極板に電圧を印加することで、Ｎｉ原子イオンをｉ層基板１の上方に堆積させるものである。ｉ層基板１の上表面に対して垂直な方向からＮｉ原子を入射することでＮｉ層１６を形成できる方法であれば、バイアス・スパッタ法以外の方法を用いてもよい。このような方法は、上部のＮｉ層２２形成にも適用可能である。また、本発明に関する同じ目的をもって、Ｎｉ層１６、２２に替えて、他の導体材料よりなる導体層を形成してもよいが、この場合においても上述したようにバイアス・スパッタ法以外の方法を用いることができる。また、このような方法は、本発明に係るその他の実施形態においても同様に適用可能である。
【００９３】
また、第１実施形態では、ｉ層基板１の上表面に対して側面の角度が略直角（約９０度）であるＳｉ柱６を形成した。ここでは、Ｓｉ柱６の側面の角度を、ｉ層基板１の上表面に対して略直角とすることにより、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面へのＮｉ原子の堆積が防止されている。Ｓｉ柱６の内側からみたときのＳｉ柱６の側面とｉ層基板１の上表面との角度は、Ｓｉ柱６の外周を囲むＳｉＯ２層１１ｃの側部表面にＮｉ原子が堆積されない限り、９０度よりも小さくともよい（即ち、Ｓｉ柱６の側面がＳｉ柱６の内向きに傾いていてもよい）。例えば、バイアス・スパッタ法では、ｉ層基板１を配置する基板電極板と、ｉ層基板１から離間した対抗電極板との間に印加するバイアス電圧を制御することで、ＳｉＯ２層１１ｃの側部表面にＮｉ原子が堆積されることが防止できる（これについて基本的な方法に関しては、非特許文献３を参照のこと。）。また、ＳｉＯ２層１１ｃの側部表面にＮｉ原子が堆積されても、例えば希釈フッ酸溶液などで簡単に除去可能なものであれば問題はない。このことは、上部のＮｉ層２２の形成においても同じである。さらに、このことは、本発明に係るその他の実施形態においても適用可能である。なお、Ｓｉ柱６の内側からみたときのＳｉ柱６の側面とｉ層基板１の上表面との角度が９０度よりも大きい場合（即ち、Ｓｉ柱６の側面がＳｉ柱６の外向きに傾いている場合）、Ｓｉ柱６の頂部がＮｉ原子への遮蔽となるので、当然に、Ｓｉ柱６の側面にＮｉ原子は堆積しない。
【００９４】
また、第１実施形態では、開口部１３ａ、１３ｂの形成を、レジスト層７にＨＦガスを供給し、発生したＨＦイオンによりＳｉＯ２層１１ａをエッチングする方法を用いて行った。これに対して、ＨＦイオンを含んだレジスト層７、またはＨＦイオンを含んだ有機材料層、またはＨＦイオンを含んだ無機材料層を形成して、ＳｉＯ２層１１ａをエッチングしてもよい。この開口部の形成は、他の方法を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
【００９５】
また、第１実施形態では、図１Ｆにて説明したように、露出したＴｉＮ層１０ｂ、１０ｃ端を酸化して絶縁層であるＴｉＯ層１４ａ、１４ｂを形成したが、窒化により窒素（Ｎ）が含まれた絶縁層を形成してもよい。また他の方法で絶縁層を形成してもよい。このことは、本発明に係るその他の実施形態においても同じである。
【００９６】
また、第１実施形態におけるＳｉＮ層１２、２０は、表層にＳｉＮ層が積層されている単層または複数のほかの材料層（例えば、ＳｉＯ２層など）より構成させてもよい。また、ＳｉＮ層１２、２０は、開口部１３ａ、１３ｂをＨＦイオンエッチングする際のストッパ層としての役割をしているので、例えば、第３実施形態において用いたＳｉＮＯ層５８などのＨＦイオンの拡散係数が小さい材料層を用いてもよい。また、本実施形態ではＨＦイオンによるエッチング法を用いて開口部１３ａ、１３ｂを形成したが、他の方法で開口部１３ａ、１３ｂを形成する場合は、構造および電気的特性に、不都合を生じないかぎりにおいて、単層または複数の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
【００９７】
また、第１実施形態を説明した図１Ｌにおいて、ＮｉＳｉ層１５ａと接した、Ｎ＋領域２ａ及びＰ＋領域３ａの側面表層にＮｉＳｉ層が形成されていないが、第５実施形態と同様にこれらの領域の側面表層にＮｉＳｉ層が形成されてもよい。例えば、ＮｉＳｉ層１５ａを形成するための熱処理での加熱時間の延長及び／若しくは加熱温度の増加又は追加の熱処理により、Ｎｉ原子の拡散を促進することで、Ｎｉ原子をＮ＋領域２ａ、Ｐ＋領域３ａまで拡散させることにより、Ｎ＋領域２ａ及びＰ＋領域３ａの側面表層にＮｉＳｉ層を形成することができる。このＮｉＳｉ層はＳｉ柱６の中心まで形成されてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。
【００９８】
また、第１実施形態では、ゲート導電層がＴｉＮ層１０ｂ、１０ｄからなる形態とした。しかしこれに限られず、ゲート導電層は、他の金属材料からなる形態でもよい。また、ゲート導電層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【００９９】
また、第１実施形態では、Ｓｉ層１５に接した配線導体層としてＮｉ層１６を用いた。このＮｉ層１６に替えて、Ｓｉ層のシリサイド化ができるコバルト（Ｃｏ）、タングステン（Ｗ）などの他の金属層を用いてもよい。また、このＮｉ層に変えて、例えばＮｉＳｉ層などのシリサイド層を用いても、Ｓｉ層１５のシリサイド化ができるので、用いてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１００】
また、第１実施形態では、最初にＳｉ柱６を形成してから、ゲート絶縁層であるＨｆＯ２層９、ゲートＴｉＮ層１０を形成する工程を用いて説明した。これに対して、例えば、ＳｉＯ２膜に孔を空けて、その中にＡＬＤ法でＴｉＮ層、ＨｆＯ２層を堆積させ、底部のＴｉＮ層、ＨｆＯ２層を除去した後にＳｉエピタキシャル成長法によりＳｉ柱を形成する方法、または、空けた孔の内部にＡＬＤ法により、連続してＴｉＮ層、ＨｆＯ２層を堆積した後、連続してＡＬＤ法により孔をＳｉ層で埋めてＳｉ柱を形成してもよい。この場合、孔を空ける最初のＳｉＯ２膜は、Ｓｉ柱６形成後に、除去する必要がある。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１０１】
また、第１実施形態では、上下のＳＧＴのゲート導電層を同じ材料のＴｉＮ層１０ｂ、１０ｄを用いて説明したが、他のゲート材料層を用いてもよいし、上下で異なる材料を用いてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１０２】
また、第１実施形態では、Ｎｉ層（図示せず）を積層し、これからＮｉ層１６、２２を形成した後に、シリサイド化によりＮｉＳｉ層１５ａ、２１を形成したが、Ｎｉ層を積層した後に、シリサイド化によりＮｉＳｉ層１５ａ、２１を形成し、その後、Ｎｉ層１６、２２を形成してもよい。
【０１０３】
また、第７実施形態では、Ｓｉ選択エピタキシャル成長法により、Ｎ＋領域２ｄの外周側面に接し、且つ開口部３２ａの底部を埋め、且つ平面視において、その外周がＳｉＯ２層１１ｃの外側にあるＳｉ層７５を形成した。この場合、Ｓｉ層７５の上面は、開口部３２ａの全てを埋めないようにして、ＳｉＯ２層１１ｃの下端から離れている。こうしたＳｉ層７５の形状は、例えば第８実施形態におけるＳｉＧｅ層７８、また第９実施形態におけるＷ層８１のように他の材料層においても、適用可能である。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１０４】
また、第１実施形態では、Ｎｉ層（図示せず）を積層し、これからＮｉ層１６、２２を形成した後に、シリサイド化によりＮｉＳｉ層１５ａ、２１を形成した。これに対し、Ｓｉ層１５を形成した後、Ｓｉ層１５を埋めるようにＮｉ層を堆積し、熱処理を行って、ＮｉＳｉ層１５ａを形成してから、例えばリソグラフィ法とＲＩＥ法とを用いて、Ｎｉ層１６を形成してもよい。同様に、ＮｉＳｉ層２１を形成した後にＮｉ層２２を形成することもできる。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１０５】
また、第１実施形態では、Ｎｉ層（図示せず）を積層し、これからＮｉ層１６、２２を形成した後に、シリサイド化によりＮｉＳｉ層１５ａ、２１を形成した。これに対し、Ｓｉ層１５を形成した後、ＡＬＤ法により全体に薄いＮｉ層を堆積し、熱処理を行って、ＮｉＳｉ層１５ａを形成してもよい。この場合、ＮｉＳｉ層１５ａを形成した後に、残存しているＮｉ層を除去する。これにより、Ｓｉ層１５のシリサイド化を行わず、Ｎｉ層１６の代わりに、他の配線導体層を用いることができる。同様にＮｉ層２２を別の配線導体層に置き換えることもできる。これは配線導体層の材料の選択枝が広がることに繋がる。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１０６】
また第３実施形態では、Ｓｉ柱６ｂを覆ってＳｉＮ層５２を形成した後に、ＳｉＯ２層５３の形成を行った。これに対して、ＳｉＯ２層５３の形成を、ＳｉＮ層５２形成前に行ってもよい。
【０１０７】
また、第８実施形態では、ＳｉＧｅ層７８はＳｉ柱６ａの垂直な外周側面に接しているが、開口部３２ｂを形成する工程において、露出したＳｉ柱６ａの表面をエッチングしてＳｉ柱６ａの表層を凹ましてもよい。これにより、ＳｉＧｅ層７８の応力効果及び電流注入効果が更に向上することができる。
【０１０８】
また、第８実施形態では、アクセプタ不純物を含んだＳｉＧｅ層７８がＳｉ柱６ａを囲んで形成された。その後の熱処理により、ＳｉＧｅ層７８に含まれているアクセプタ不純物はＳｉ柱６ａ内に拡散される。この場合、細かく観察すると、Ｓｉ柱６ａの側面内部にＰ＋領域が形成されている。
【０１０９】
また、第８実施形態では、Ｓｉ柱６ａに形成された２つのＳＧＴの内の上部のＳＧＴのソースおよびドレインにＰ＋領域であるアクセプタ不純物を含んだＳｉＧｅ層７８、８０を形成した。しかし、Ｓｉ柱６ａに形成された２つのＳＧＴの内の下部のＳＧＴに本発明を適用することもできる。この場合、Ｓｉ柱６ａの底部に形成するＳｉＧｅ層は、第３実施形態で説明した方法を用いて、形成すればよい。また、１つのＳｉ柱６ａに３個以上のＳＧＴを形成する場合においても本発明を適用することができる。
【０１１０】
また、第８実施形態では、Ｐ＋領域としてアクセプタ不純物を含んだＳｉＧｅ層７８、８０を用いたが、同じ効果を得られるものであれば、他の半導体原子組成よりなるものであってもよい。または、ＳＧＴのソースまたはドレインとしての機能が実現できるものであれば、他の半導体原子組成よりなるものであってもよい。Ｐ＋領域のそれぞれが、異なる半導体原子組成よりなるものであってもよい。
【０１１１】
また、第８実施形態では、Ｗ層７９をＳｉＧｅ層７８上にそれと直接接して形成した。これに対して、選択エピタキシャル成長法でＳｉＧｅ層７８を形成した後に、続けて例えば選択エピタキシャル成長法でＳｉ層を、バッファ層として形成してもよい。また、Ｗ層７９の代わりに、単層または複数層の他の材料層からなる導電層を用いてもよい。
【０１１２】
また、第１実施形態では、ｉ層基板１の代わりに、ＳＯＩ基板を用いることができる。また、ｉ層基板１の上表面にＮ型またはＰ型の不純物領域を形成したウエル（well）構造を設けてもよい。これらは、本発明に係るその他の実施形態においても同様に適用可能である。
【０１１３】
また、第９実施形態では、Ｗ層８１を形成したが、Ｗと異なる金属材料を選択ＣＶＤ法により形成してもよい。
【０１１４】
また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
【０１１５】
また、上記各実施形態では、ＳＧＴの上下にあるソースとドレインを形成する不純物領域が同じ導電性を有した場合を例として説明したが、ソースとドレインの不純物領域の導電性が異なるトンネル効果ＳＧＴに対しても本発明は適用できる。
【０１１６】
また、上記各実施形態では、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周に、例えばＨｆＯ２層９ａ、９ｂによるゲート絶縁層が形成され、ゲート絶縁層の外周に例えばＴｉＮ層１０ｂ、１０ｄによるゲート導体層が形成されている構造を有する。しかしこれに限られず、ゲート導体層とゲート絶縁層との間に電気的に浮遊した導体層、又は、例えばＳｉＮ層などの電荷蓄積層を有するフラッシュメモリ素子もＳＧＴの１種であるので、このようなフラッシュメモリ素子の製造方法にも、本発明の技術思想を適用することができる。
【０１１７】
本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
【産業上の利用可能性】
【０１１８】
本発明に係る、柱状半導体装置と、その製造方法によれば、高集積度な半導体装置が得られる。
【符号の説明】
【０１１９】
１  ｉ層基板
１ａ、４、４ａ  ｉ層
２  Ｎ＋層
３  Ｐ＋層
２ａ、２ｂ、２ｃ、２ｄ、２Ａ、５１  Ｎ＋領域
３ａ、３ｂ、３Ａ、２４、２４ａ、８０  Ｐ＋領域
５、５ａ、５ｂ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、２３、２７、３０、４５、４６、４８、５３、５３ａ、５９ｃ、７０  ＳｉＯ２層
６、６ａ、６ｂ  Ｓｉ柱
９、９ａ、９ｂ、９ｃ、５９ａ  ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、５９ｂ  ＴｉＮ層
１２、２０、３１、３８、５２、６７  ＳｉＮ層
７、１３、５４、６８  レジスト層
１４ａ、１４ｂ、３３ａ、３３ｂ、３３ｃ、３３ｄ  ＴｉＯ層
１５、３５、５６、６０、６１、７５  Ｓｉ層
３５ａ  ドナー不純物を含んだＮｉＳｉ層
３９ａ  アクセプタ不純物を含んだＮｉＳｉ層
１３ａ、１３ｂ、３２ａ、３２ｂ、５５、６９  開口部
１６、２２、３６、３６ａ、４０、４０ａ、４４、５７、６２、７６  Ｎｉ層
１５ａ、２１、３５、３９、５６、６０ａ、６３、６５、７７  ＮｉＳｉ層
５８  ＳｉＮＯ層
７１  Ａｌ２Ｏ３層
７９、８１  Ｗ層
７８、８０  アクセプタ不純物を含んだＳｉＧｅ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、４７ａ、４７ｂ、４７ｃ、４７ｄ、４７ｅ、４９  コンタクトホール
６１  ポリＳｉ層
Ｖｉｎ  入力配線金属層
Ｖｄｄ  電源配線金属層
Ｖｏｕｔ  出力配線金属層
Ｖｓｓ  グランド配線金属層
Ｇ１、Ｇ２  ゲート配線金属層
Ｎ１、Ｎ２、Ｐ１、Ｐ２  ソースまたはドレイン配線金属層
【要約】
Ｓｉ柱６のＮ＋領域（２ａ）、Ｐ＋領域（３ａ）、またはＴｉＮ層（１０ｄ）に接し、且つ、平面視において、その外周がＳｉＯ２層（１１ｄ）の外周より外側にある半導体原子Ｓｉを含む第１の導体層（１５ａ、２１）と、第１の導体層（１５ａ、２１）の外周部に繋がり、水平方向に伸延する金属原子Ｎｉを含む第２の導体層（２２）を有したＳＧＴ回路。【図１Ａ】
0006442645.tif 000002
【図１Ｂ】
0006442645.tif 000003
【図１Ｃ】
0006442645.tif 000004
【図１Ｄ】
0006442645.tif 000005
【図１Ｅ】
0006442645.tif 000006
【図１Ｆ】
0006442645.tif 000007
【図１Ｇ】
0006442645.tif 000008
【図１Ｈ】
0006442645.tif 000009
【図１Ｉ】
0006442645.tif 000010
【図１Ｊ】
0006442645.tif 000011
【図１Ｋ】
0006442645.tif 000012
【図１Ｌ】
0006442645.tif 000013
【図２Ａ】
0006442645.tif 000014
【図２Ｂ】
0006442645.tif 000015
【図２Ｃ】
0006442645.tif 000016
【図２Ｄ】
0006442645.tif 000017
【図２Ｅ】
0006442645.tif 000018
【図３Ａ】
0006442645.tif 000019
【図３Ｂ】
0006442645.tif 000020
【図３Ｃ】
0006442645.tif 000021
【図４Ａ】
0006442645.tif 000022
【図４Ｂ】
0006442645.tif 000023
【図４Ｃ】
0006442645.tif 000024
【図５Ａ】
0006442645.tif 000025
【図５Ｂ】
0006442645.tif 000026
【図６Ａ】
0006442645.tif 000027
【図６Ｂ】
0006442645.tif 000028
【図６Ｃ】
0006442645.tif 000029
【図７Ａ】
0006442645.tif 000030
【図７Ｂ】
0006442645.tif 000031
【図８】
0006442645.tif 000032
【図９】
0006442645.tif 000033
【図１０】
0006442645.tif 000034