(57)【特許請求の範囲】
【請求項１】
マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための情報ビットを含むデータ列を送信する通信方法であって、
前記マスタ装置は、前記情報ビットを誤り訂正符号化してパリティ付き情報ビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記パリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータを受信パリティ付き情報ビットとして受け入れ、該受信パリティ付き情報ビットを復号して復号情報ビットを作成し、該復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付き情報ビットを作成し、
前記再生パリティ付き情報ビットと前記受信パリティ付き情報ビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、
前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、
ことを特徴とする通信方法。
【請求項２】
マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビットを含むデータ列を送信する通信方法であって、
前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビットとして受け入れ、前記第１乃至第ｎの受信パリティ付き情報ビットをそれぞれ復号して第１乃至第ｎの復号情報ビットを作成し、前記第１乃至第ｎの復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化をそれぞれ行って第１乃至第ｎの再生パリティ付き情報ビットを作成し、
前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットの第ｎの比較をそれぞれ行い、
前記第１乃至第ｎの比較のそれぞれにおける不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、
前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、
ことを特徴とする通信方法。
【請求項３】
マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から、制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビット、並びに前記第１乃至第ｎの情報ビットに基づき作成されるチェックサムビットを順次含むデータ列を送信する通信方法であって、
前記マスタ装置は、前記第１乃至第ｎの情報ビット並びに前記チェックサムビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビット並びにパリティ付きチェックサムビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れ、前記第１乃至第ｎの受信パリティ付きチェックサムビットを復号化して第１乃至第ｎの復号パリティ付きチェックサムビットを作成し、前記復号パリティ付きチェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付きチェックサムビットを作成し、
前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、
前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、
ことを特徴とする通信方法。
【請求項４】
マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から、制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づき作成されるチェックサムビットを順次含むデータ列を送信する通信方法であって、
前記マスタ装置は、前記第１乃至第ｎの情報ビット並びに前記チェックサムビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビット並びにパリティ付きチェックサムビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れ、前記第１乃至第ｎの受信パリティ付き情報ビット並びに前記受信パリティ付きチェックサムビットを復号して第１乃至第ｎの復号パリティ付き情報ビット並びに復号パリティ付きチェックサムビットを作成し、前記第１乃至第ｎの復号パリティ付き情報ビット並びに前記復号パリティ付きチェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビット並びに再生パリティ付きチェックサムビットを作成し、
前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットの第ｎの比較、並びに前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットのチェックサムビット比較をそれぞれ行い、
前記第１乃至第ｎの比較、並びに前記チェックサムビット比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、
前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、
ことを特徴とする通信方法。
【請求項５】
請求項１乃至４のいずれか１つに記載の通信方法において、
前記誤り訂正符号化および復号は、ＢＣＨ符号により行うことを特徴とする通信方法。
【請求項６】
マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための情報ビットを含むデータ列を送信する通信システムであって、
前記マスタ装置は、前記情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記パリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、前記データ列は、前記アドレスビットと前記パリティ付き情報ビットで構成され、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを受信パリティ付き情報ビットとして受け入れて復号情報ビットに復号するデコーダと、前記復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付き情報ビットを作成する第２のエンコーダと、前記受信パリティ付き情報ビットと前記再生パリティ付き情報ビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、
ことを特徴とする通信システム。
【請求項７】
マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビットを含むデータ列を送信する通信システムであって、
前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加して前記データ列として送信するアドレスビット作成回路とを備え、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビットとして受け入れて第１乃至第ｎの復号情報ビットに復号するデコーダと、前記第１乃至第ｎの復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビットを作成する第２のエンコーダと、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットとの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットとの第ｎの比較を行い、前記第１乃至第ｎの比較のそれぞれにおける不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、
ことを特徴とする通信システム。
【請求項８】
マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づいて作成されたチェックサムビットを順次含むデータ列を送信する通信システムであって、
前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成するとともに前記チェックサムビットを誤り訂正符号化してパリティ付きチェックサムビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れて第１乃至第ｎの復号情報ビット並びに復号チェックサムビット復号するデコーダと、前記復号チェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付きチェックサムビットを作成する第２のエンコーダと、前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、
ことを特徴とする通信システム。
【請求項９】
マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づいて作成されたチェックサムビットを順次含むデータ列を送信する通信システムであって、
前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成するとともに前記チェックサムビットを誤り訂正符号化してパリティ付きチェックサムビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、
前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れて復号して第１乃至第ｎの復号情報ビット並びに復号チェックサムビットを作成するデコーダと、前記第１乃至第ｎの復号情報ビット並びに前記復号チェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビット並びに再生パリティ付きチェックサムビットを作成する第２のエンコーダと、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットとの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットとの第ｎの比較、並びに前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとのチェックサム比較を行い、前記第１乃至第ｎの比較並びに前記チェックサム比較における不一致ビット数がそれぞれ所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、
ことを特徴とする通信システム。
【請求項１０】
請求項６乃至９のいずれか１つに記載の通信システムにおいて、
前記誤り訂正符号化および復号はＢＣＨ符号により行うことを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタ装置に対して２以上のスレーブ装置をシリーズに接続して通信を行う通信方法および通信システムに係り、特に、マスタ装置から送信されたデータ列を特定のスレーブ装置が選択的に受信して当該スレーブ装置の負荷が制御されるようにした通信方法および通信システムに関する。
【背景技術】
【０００２】
１個のマスタ装置に対して複数のスレーブ装置を直列に接続してシングルマスタ／マルチスレーブ方式で構成した通信システムでは、ＳＰＩ（Serial Peripheral Interface）等による同期式においては、複数のスレーブ装置を、連続するシフトレジスタにみたてて制御する方式が一般的であった。
【０００３】
一方、非同期式の通信システムでは、個々のスレーブ装置に予め固有のＩＤコードをセットしておくことにより、マスタ装置によって、個々のスレーブ装置を独立して制御することが可能である。
【０００４】
＜第１の従来例＞
図９に、非同期式の通信システムで使用される従来の複数の並列接続される同一構成のスレーブ装置３００＿１，３００＿２，３００＿３の構成を示す。スレーブ装置３００＿１を代表して説明する。スレーブ装置３００＿１は、非同期のデータ列ＳＤを受信してシリアル／パラレル変換その他を処理するＵＡＲＴ（Universal Asynchronous Receiver Transmitter）３０１、受信したデータ列をデコードするデコーダ３０２、入力されデコーダされたＩＤコードを比較識別するためのＩＤコードが設定されたＩＤレジスタ３０３、当該スレーブ装置３００＿１の負荷を制御するためのデータが格納される汎用レジスタ３０４を備えている。
【０００５】
図９の通信システムでは、各スレーブ装置３００＿１，３００＿２，３００＿３のＩＤレジスタ３０３に、互いに異なるＩＤコードを設定しておく。そして、図示しないマスタ装置から入力するデータ列ＳＤに含まれていたＩＤコードが、いずれかのスレーブ装置のＩＤレジスタ３０３に記憶されていたＩＤコードと一致すれば、当該データ列ＳＤに含まれていた制御データが、ＩＤコードが一致する当該スレーブ装置の汎用レジスタ３０４に格納される。これにより、この汎用レジスタ３０４に格納されたデータに応じて、当該スレーブ装置の負荷としてのＬＥＤ等のオン／オフ等が制御されるものである。
【０００６】
このように、それぞれのスレーブ装置に異なるＩＤレジスタを事前に設定しておいて、その後にＩＤコードと制御データを含むデータ列ＳＤを各スレーブ装置に送信し、特定のスレーブ装置を選択し制御するものとして、特許文献１，２に記載がある。
【０００７】
＜第２の従来例＞
図１０に、“０”としてＧＮＤ電位が設定され、“１”としてＶＤＤがそれぞれ設定される、例えば４ビットのＩＤ設定端子４０４を備えた従来のスレーブ装置４００＿１，４００＿２，４００＿３を示す。４０１はＵＡＲＴ、４０２はデコーダ、４０３は汎用レジスタである。この従来例では、ＩＤ設定端子４０４を操作することによって当該スレーブ装置のＩＤコードが設定できる。
【０００８】
＜第３の従来例＞
図１１は、従来の別の例の非同期式の通信システムで使用される複数の直列接続の同一構成のスレーブ装置５００＿１，５００＿２，５００＿３，５００＿４を示す図である。図１１の通信システムでは、すべてのスレーブ装置５００＿１〜５００＿４に割り当てるＩＤコードを、共通の例えば０ｘ００（０ｘはその後に続く数値が１６進数であることを表す）として設定しておく。
【０００９】
この通信システムでは、図示しないマスタ装置から、例えば０ｘ０３のＩＤコードと負荷を制御する制御データを含むデータ列ＳＤ１が出力すると、１段目のスレーブ装置５００＿１においてそのデータ列ＳＤ１中のＩＤコードが１（＝０ｘ０１）だけ減じられて０ｘ０２となったデータ列ＳＤ２として２段目のスレーブ装置５００＿２に入力する。
【００１０】
２段目のスレーブ装置５００＿２においては、そのデータ列ＳＤ２中のＩＤコードがさらに１だけ減じられて０ｘ０１となったデータ列ＳＤ３として３段目のスレーブ装置５００＿３に入力する。
【００１１】
３段目のスレーブ装置５００＿３においては、そのデータ列ＳＤ３中のＩＤコードがさらに１だけ減じられて０ｘ００となったデータ列ＳＤ４として４段目のスレーブ装置５００＿４に入力する。
【００１２】
４段目のスレーブ装置５００＿４においては、そこに予め設定されている０ｘ００のＩＤコードと、入力したデータ列ＳＤ４のＩＤコードが一致する。このため、その入力したデータ列ＳＤ４に含まれている制御データが、４段目のスレーブ装置５００＿４の負荷を制御することになる。
【００１３】
このように、複数のスレーブ装置５００＿１〜５００＿４に共通のＩＤコードを設定しておき、マスタ装置４００から送信するデータ列ＳＤ０に含ませたＩＤコードを、それぞれの段のスレーブ装置で１づつ減算して、減算結果のＩＤコードが特定のスレーブ装置のＩＤコードと一致すると当該のスレーブ装置が選択されるようにするものとして、特許文献３に記載がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第４７０３３９４号公報
【特許文献２】特許第４８８１６９６号公報
【特許文献３】特開２０１４−１３４８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、第１および第２の従来例では、複数のそれぞれのスレーブ装置に互いに異なった固有のＩＤコードを事前に設定する必要がある。また、第３の従来例では複数のスレーブ装置に共通のＩＤコードを設定することができるが、それぞれのスレーブ装置においてマスタ装置から送信するデータ列の中のＩＤコードの減算の演算処理を行うので、データ列ＳＤ１に誤り訂正用のパリティビットを付加して送信することができない。
【００１６】
本発明の目的は、複数のスレーブ装置に固有のＩＤコードを設定する必要がなく、しかも誤り訂正用のパリティビットを付加したデータ列を送信して特定のスレーブ装置が選択できるようにした通信方法および通信システムを提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１にかかる発明は、マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための情報ビットを含むデータ列を送信する通信方法であって、前記マスタ装置は、前記情報ビットを誤り訂正符号化してパリティ付き情報ビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記パリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータを受信パリティ付き情報ビットとして受け入れ、該受信パリティ付き情報ビットを復号して復号情報ビットを作成し、該復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付き情報ビットを作成し、前記再生パリティ付き情報ビットと前記受信パリティ付き情報ビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、ことを特徴とする。
【００１８】
請求項２にかかる発明は、マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビットを含むデータ列を送信する通信方法であって、前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビットとして受け入れ、前記第１乃至第ｎの受信パリティ付き情報ビットをそれぞれ復号して第１乃至第ｎの復号情報ビットを作成し、前記第１乃至第ｎの復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化をそれぞれ行って第１乃至第ｎの再生パリティ付き情報ビットを作成し、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットの第ｎの比較をそれぞれ行い、前記第１乃至第ｎの比較のそれぞれにおける不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、ことを特徴とする。
【００１９】
請求項３にかかる発明は、マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から、制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビット、並びに前記第１乃至第ｎの情報ビットに基づき作成されるチェックサムビットを順次含むデータ列を送信する通信方法であって、前記マスタ装置は、前記第１乃至第ｎの情報ビット並びに前記チェックサムビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビット並びにパリティ付きチェックサムビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れ、前記第１乃至第ｎの受信パリティ付きチェックサムビットを復号化して第１乃至第ｎの復号パリティ付きチェックサムビットを作成し、前記復号パリティ付きチェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付きチェックサムビットを作成し、前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、ことを特徴とする。
【００２０】
請求項４にかかる発明は、マスタ装置に対してシリーズに接続された複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から、制御のための第１乃至第ｎ（ｎは２以上の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づき作成されるチェックサムビットを順次含むデータ列を送信する通信方法であって、前記マスタ装置は、前記第１乃至第ｎの情報ビット並びに前記チェックサムビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビット並びにパリティ付きチェックサムビットとし、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加することにより前記データ列を作成して送信し、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信して、前記アドレスビットの先頭の１つの"１"のビットの次のビットから始まるデータから順次、第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れ、前記第１乃至第ｎの受信パリティ付き情報ビット並びに前記受信パリティ付きチェックサムビットを復号して第１乃至第ｎの復号パリティ付き情報ビット並びに復号パリティ付きチェックサムビットを作成し、前記第１乃至第ｎの復号パリティ付き情報ビット並びに前記復号パリティ付きチェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビット並びに再生パリティ付きチェックサムビットを作成し、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットの第ｎの比較、並びに前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットのチェックサムビット比較をそれぞれ行い、前記第１乃至第ｎの比較、並びに前記チェックサムビット比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定し、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信する、ことを特徴とする。
【００２１】
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の通信方法において、前記誤り訂正符号化および復号は、ＢＣＨ符号により行うことを特徴とする。
【００２２】
請求項６にかかる発明は、マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための情報ビットを含むデータ列を送信する通信システムであって、前記マスタ装置は、前記情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記パリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、前記データ列は、前記アドレスビットと前記パリティ付き情報ビットで構成され、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを受信パリティ付き情報ビットとして受け入れて復号情報ビットに復号するデコーダと、前記復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付き情報ビットを作成する第２のエンコーダと、前記受信パリティ付き情報ビットと前記再生パリティ付き情報ビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、ことを特徴とする。
【００２３】
請求項７にかかる発明は、マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビットを含むデータ列を送信する通信システムであって、前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化して第１乃至第ｎのパリティ付き情報ビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加して前記データ列として送信するアドレスビット作成回路とを備え、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビットとして受け入れて第１乃至第ｎの復号情報ビットに復号するデコーダと、前記第１乃至第ｎの復号情報ビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビットを作成する第２のエンコーダと、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットとの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットとの第ｎの比較を行い、前記第１乃至第ｎの比較のそれぞれにおける不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、ことを特徴とする。
【００２４】
請求項８にかかる発明は、マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づいて作成されたチェックサムビットを順次含むデータ列を送信する通信システムであって、前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成するとともに前記チェックサムビットを誤り訂正符号化してパリティ付きチェックサムビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れて第１乃至第ｎの復号情報ビット並びに復号チェックサムビット復号するデコーダと、前記復号チェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って再生パリティ付きチェックサムビットを作成する第２のエンコーダと、前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとの比較における不一致ビット数が所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、ことを特徴とする。
【００２５】
請求項９にかかる発明は、マスタ装置と、該マスタ装置に対してシリーズに接続される複数のスレーブ装置とを備え、前記複数のスレーブ装置のうちの１つのスレーブ装置を選択して前記マスタ装置から制御のための第１乃至第ｎ（ｎは正の整数）の情報ビット並びに前記第１乃至第ｎの情報ビットに基づいて作成されたチェックサムビットを順次含むデータ列を送信する通信システムであって、前記マスタ装置は、前記第１乃至第ｎの情報ビットを誤り訂正符号化してパリティ付き情報ビットを作成するとともに前記チェックサムビットを誤り訂正符号化してパリティ付きチェックサムビットを作成する第１のエンコーダと、前記複数のスレーブ装置のうちの選択すべき１つのスレーブ装置の前記マスタ装置からの順番に相当する数の“１”のビットをアドレスビットとして前記第１のパリティ付き情報ビットの先頭に付加するアドレスビット作成回路とを備え、前記複数のスレーブ装置のそれぞれは、前記マスタ装置から送信された前記データ列又は前段のスレーブ装置から送信されたデータ列を受信し、前記データ列の先頭の１つの"１"のビットの次から始まるデータを第１乃至第ｎの受信パリティ付き情報ビット並びに受信パリティ付きチェックサムビットとして受け入れて復号して第１乃至第ｎの復号情報ビット並びに復号チェックサムビットを作成するデコーダと、前記第１乃至第ｎの復号情報ビット並びに前記復号チェックサムビットに対して前記誤り訂正符号化と同じ誤り訂正符号化を行って第１乃至第ｎの再生パリティ付き情報ビット並びに再生パリティ付きチェックサムビットを作成する第２のエンコーダと、前記第１の受信パリティ付き情報ビットと前記第１の再生パリティ付き情報ビットとの第１の比較、乃至、前記第ｎの受信パリティ付き情報ビットと前記第ｎの再生パリティ付き情報ビットとの第ｎの比較、並びに前記受信パリティ付きチェックサムビットと前記再生パリティ付きチェックサムビットとのチェックサム比較を行い、前記第１乃至第ｎの比較並びに前記チェックサム比較における不一致ビット数がそれぞれ所定値以下のとき、受信した前記データ列が当該のスレーブ装置宛の情報ビットを含むと判定するデータ比較回路と、前記受信したデータ列から前記アドレスビットの“１”のビットを１個だけ削除した新たなデータ列を作成して次段のスレーブ装置に送信するビット操作回路とを備える、ことを特徴とする。
【００２６】
請求項１０にかかる発明は、請求項６乃至９のいずれか１つに記載の通信システムにおいて、前記誤り訂正符号化および復号はＢＣＨ符号により行うことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、複数のスレーブ装置に固有のＩＤコードを設定せずとも、また、誤り訂正用のパリティビットを付加したデータ列を送信しても、特定のスレーブ装置を正確に選択することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例の通信システムの構成を示すブロック図である。
【図２】図１のマスタ装置から出力する４種類のデータ列の波形図である。
【図３Ａ】はＢＣＨ符号化のテーブルである。
【図３Ｂ】はＢＣＨ符号化のテーブルである。
【図４】スレーブ装置のシリアルパラレル変換回路およびビット操作回路の回路図である。
【図５】図４の制御回路の内部構成示すブロック図である。
【図６】図５のステートマシンのサイクル図である。
【図７】マスタ装置にアドレスとして「４」を設定したときの各スレーブ装置での波形図である。
【図８】マスタ装置のアドレスとして「４」を設定したときの各スレーブ装置におけるデータの説明図である。
【図９】第１の従来例の説明図である。
【図１０】第２の従来例の説明図である。
【図１１】第３の従来例の説明図である。
【発明を実施するための形態】
【００２９】
図１に、本発明の実施例の通信システムの構成を示す。１００＿１，１００＿２，・・・，１００＿４は、１台のマスタ装置２００によって互いに独立して制御される４台のスレーブ装置であり、マスタ装置２００に対して１本のデータ線と１本のクロック線を介して順番にシリーズ接続されている。１００＿１，１００＿２，・・・，１００＿４は同じ構成である。
【００３０】
図２はマスタ装置２００で生成するデータ構造を示す図である。ここでは、スレーブ装置が４台であるので、マスタ装置２００から出力するデータ列ＳＤ１とクロックＳＣＫ１としては（ａ）〜（ｄ）に示す４種類のうちの１つが用いられる。（ａ）は１台目のスレーブ装置１００＿１の選択用であり、データ列ＳＤ１の先頭にアドレスビットとしての"１"のデータが１個だけ付加された例である。（ｂ）は２台目のスレーブ装置１００＿２の選択用であり、データ列ＳＤ１の先頭にアドレスビットとしての"１"のデータが２個だけ付加された例である。（ｃ）は３台目のスレーブ装置１００＿３の選択用であり、データ列ＳＤ１の先頭にアドレスビットとしての"１"のデータが３個だけ付加された例である。（ｄ）は４台目のスレーブ装置１００＿４の選択用であり、データ列ＳＤ１の先頭にアドレスビットとしての"１"のデータが４個だけ付加された例である。
【００３１】
（ａ）〜（ｄ）に示すデータ列ＳＤ１は、"１"のビットが１個乃至４個のアドレスビットの後に、８ビットの情報ビットＤＢ１と８ビットのパリティビットＰＢ１からなるパリティ付き情報ビットであるＤＡＴＡ１が設けられる。さらに、そのＤＡＴＡ１の後ろに同様の構造のＤＡＴＡ２〜ＤＡＴＡ４が設けられる。最後に、ＤＡＴＡ１〜ＤＡＴＡ４の情報ビットＤＢ１〜ＤＢ４に基づいて作成された８ビットのチェックサムビットＤＢ５と８ビットのパリティビットＢＰ５からなるパリティ付きチェックサムビットであるＳＵＭが設けられている。
【００３２】
ＳＣＫ１はデータ列ＳＤ１とは別経路で伝送される同期用のクロックである。このクロックＳＣＫ１には、アドレスビットの同期をとるために、ＤＡＴＡ１の直前に付加された１乃至４個分の"１"のビットに対応する数のクロック成分が付加されている。
【００３３】
図１のマスタ装置２００の構成を説明する。２０１はＤＡＴＡ１〜ＤＡＴＡ４のうちの情報ビットＤＢ１〜ＤＢ４が格納されているデータレジスタ、２０２はデータレジスタ２０１に格納された情報ビットＤＢ１〜ＤＢ４に基づいてチェックサムビットＤＢ５を計算作成するチェックサム計算回路、２０３はデータレジスタ２０１から読み出した情報ビットＤＢ１〜ＤＢ４とチェックサム計算回路２０２で生成したチェックサムビットＤＢ５のうちから情報ビットＤＢ１〜ＤＢ４のいずれか１つ又はチェックサムビットを選択する選択回路である。
【００３４】
２０４はＢＣＨエンコーダであり、選択回路２０３で得られた情報ビットＤＢ１〜ＤＢ４とチェックサブビットＤＢ５について、個々に誤り訂正のためのＢＣＨ符号化を行ってパリティ付き情報ビットＤＡＴＡ１〜ＤＡＴＡ４と、パリティ付きチェックサムビットＳＵＭを作成する。
【００３５】
このＢＣＨ符号化は、例えば、生成多項式として下記の式
ＧＰ（ｘ）＝ｘ８＋ｘ５＋ｘ４＋＋ｘ３＋１
を使用する場合は、８ビットの情報ビットやチェックサムビットについて、図３Ａ、図３Ｂのテーブルに示すように２８（＝２５６）個のデータのいずれかに符号化される。例えば、情報ビットが０ｘ０１の場合のＢＣＨ符号のパリティ付きビットは０ｘ０１Ｄ７となる。
【００３６】
２０５はいずれか１つのスレーブ装置を特定するためのアドレスビットを設定するアドレスビット作成回路であり、前記したように、１個の"１"のビット、あるいは２個、３個又は４個の連続する“１”のビットによってアドレスビットを設定し、ＤＡＴＡ１〜ＤＡＴＡ４、ＳＵＭの前段に付加する。
【００３７】
２０６はパラレルシリアル変換回路であり、、ＤＡＴＡ１〜ＤＡＴＡ４、ＳＵＭのパラレルデータを、図２の（ａ）〜（ｄ）のいずれか１つに示すリアルのデータ列ＳＤ１に変換して、クロックＳＣＫ１とともに出力する。２０７はマスタ装置２００の全体を制御するコンピュータからなる制御回路である。
【００３８】
次に、スレーブ装置について、図１のスレーブ装置１００＿１を代表してその構成を説明する。１０１は入力するシリアルのデータ列ＳＤ１を、入力するクロック信号ＳＣＫ１によってパラレル信号に変換するシリアルパラレル変換回路、１０２はパラレルデータとなったデータ列ＳＤ１からパリティ付き情報ビットＤＡＴＡ１〜ＤＡＴＡ４を復号するＢＣＨデコーダである。
【００３９】
このＢＣＨデコーダ１０２では、データ列ＳＤ１のアドレスビットＡＤＢの先頭の１個の"１"のビットの次のビットから始まるデータから、１６ビット毎の５個のデータ（４個の受信パリティ付き情報ビットおよび１個の受信パリティ付きチェックサムビット）を、それそれ８ビットの情報ビット（ＤＢ１〜ＤＢ４相当する復号情報ビットとＤＢ５に相当する復号チェックサムビット）に復号する。このそれぞれの復号では、図２１６（＝６５，５３６）個の復号情報ビットが得られるので、例えば予めルックアップテーブルを作成しておく。
【００４０】
１ビット誤り訂正が可能な場合、１６＋１＝１７通り、全部で２５６×１７＝４３２５通りが有効データとなり、その他は無効データとなる。２ビット誤り訂正が可能な場合は、１６×１５＋１＝２４１通り、全部で２５６×２４１＝６１９６９通りが有効データとなる。この復号においては、図３Ａ，図３Ｂの「パリティ付き」の欄にあるデータ以外については、適正な情報ビットを復号できない。復号テーブルを作成する場合、複数のデータを識別できない場合があり、その場合は訂正不可能であるので、それを示すデータを「ＦＦＦＦ］とする。出力データは８ビット（内１ビット誤り）となる。なお、誤り訂正自体については本発明は直接関係しないので詳述は省略する。
【００４１】
１０３はＢＣＨエンコーダであり、ＢＣＨデコーダ１０２で復号された４個の情報ビットのそれぞれに基づいて、再度ＢＣＨ符号化を行って１６ビットの４個の再生パリティ付き情報ビットを作成する。このＢＣＨエンコーダ１０３は、マスタ装置２００のＢＣＨエンコーダ２０４と同じ符号化を行う。
【００４２】
１０４はチェックサム計算回路であり、ＢＣＨデコーダ１０２で復号された４個の復号情報ビットに基づいて、チェックサムを計算して再生チェックサムビット（ＤＢ５相当）を作成する。
【００４３】
１０５はＢＣＨエンコーダであり、チェックサム計算回路１０４で計算されたチェックサムビットをＢＣＨ符号化して再生パリティ付きチェックサムビット（ＳＵＭ相当）を作成する。なお、このＢＣＨエンコーダ１０５は、ＢＣＨエンコーダ１０３を時分割で利用することにり実現している。
【００４４】
１０６はデータ比較回路であり、シリアルパラレル変換回路１０１で得られた４個の受信パリティ付き情報ビットおよび１個の受信パリティ付きチェックサムビットからなる受信データ列と、ＢＣＨエンコーダ１０３、チェックサム計算回路１０４およびＢＣＨエンコーダ１０５で得られた４個の再生パリティ付き情報ビットと１個の再生パリティ付きチェックサムビットからなる再生データ列とを比較し、不一致ビットの数を計算して一致度を判定する。
【００４５】
１０７はデータレジスタであり、データ比較回路１０６での比較における不一致ビット数が所定値以下であとき、受信したデータ列ＳＤ１は有効であるとして、このときのＢＣＨデコーダで復号された４個の情報ビットの内の情報ビット（ＤＢ１〜ＤＢ４相当）を取り出して格納する。１０８はこのデータレジスタ１７０に格納されたデータによって制御されるＬＥＤ等の負荷、１０９は全体を制御する制御回路である。
【００４６】
１１０はビット操作回路であり、受信したデータ列ＳＤ１から先頭の"１"のビットを１個だけ削除して作成した新たなデータ列ＳＤ２と、クロックＳＣＫ１から先頭の１クロックを削除して生成した新たなクロックＳＣＫ２をそれぞれ作成して、次段のスレーブ装置１００＿２に送出する。
【００４７】
図４にスレーブ装置１００＿１のシリアルパラレル変換器１０１とビット操作回路１１０の回路を示す。リアルパラレル変換は、受信データＳＤ１の先頭から１６ビット単位で受信クロックＳＣＫ１によってサンプリングして行うので、シリアルパラレル変換器１０１は１６個のＤＦＦ回路ＦＦ１〜ＦＦ１６を直列接続して構成されている。シリアルパラレル変換器１０１は、受信クロックＳＣＫ１が１６個入力しする毎に、Ｄ０〜Ｄ１５として出力する１６個分のデータを、ＢＣＨデコーダ１０２に出力する。
【００４８】
ビット操作回路１１０は、受信したデータ列ＳＤ１と受信したクロックＳＣＫ１を取り込む制御回路１１０ａと、ＤＦＦ回路ＦＦ２０と、インバータＩＮＶ１，ＩＮＶ２と、マルチプレクサＭＰＸ１，ＭＰＸ２とで構成されている。
【００４９】
制御回路１１０ａは、図５に示すように、入力クロックＳＣＫ１をカウントするカウンタ１１０ａ１とステートマシン１０１ａ２で構成されている。ステートマシン１０１ａ２は、図６で示すマシンサイクルで示すように、「ＩＤＬＥ」の状態において、クロックＳＣＫ１の立上りでデータ列ＳＤ１の“１”を検出すると、ステートが「ＬＯＡＤ」に移行し、次のクロックＳＣＫ１の立上りで信号ＳＥＬを“１”にする。信号ＳＥＬが“１”になると、マルチプレクサＭＰＸ１がＤＦＦ回路ＦＦ２０のＱ出力を選択し、マルチプレクサＭＰＸ２がインバータＩＮＶ２の出力を選択する。このとき、マルチプレクサＭＰ１，ＭＰ２が選択したタイミングは、データ列ＳＤ１の“１”が検出されてからクロックＳＣＫ１が１クロック分経過した時点であるので、この１クロック分だけ後のデータ列ＳＤ１が新たなデータ列ＳＤ２として出力する。
【００５０】
このようにして、ビット操作回路１１０からは、データ列ＳＤ１の先頭の“１”のビットを１個だけ削除した新たなデータ列ＳＤ２が後段のスレーブ装置に出力する。クロックＳＣＫ２もクロックＳＣＫ１の先頭から１クロック分経過したクロックから開始するものとなる。
【００５１】
１クロック分のＬＯＡＤが終了すると、ステートマシン１１０ａ２の状態は「ＤＡＴＡ１」となり、スレーブ装置１００＿１はその時点から入力するデータ列ＳＤ１を「ＤＡＴＡ１」のデータとして処理（前記したデコーダ、エンコーダ、比較等の処理）する。この後、カウンタ１１０ａ１が１６カウント（カウント値＝０ｘ０Ｆ）する毎に状態を「ＤＡＴＡ２」→「ＤＡＴＡ３」→「ＤＡＴＡ４」→「ＳＵＭ」→「ＳＴＯＰ」と変化して、受信したデータ列ＳＤ１を同様に処理する。そして、その後にクロック信号ＳＣＫ０を一定時間受信しない場合に、タイムオーバーとなって「ＬＯＡＤ」に戻る。
【００５２】
次に動作を説明する。ここでは、スレーブ装置２００のデータレジスタ２０１に格納する情報ビットＤＢ１〜ＤＢ４が、
ＤＢ１＝０ｘ９Ｄ
ＤＢ２＝０ｘ７Ｃ
ＤＢ３＝０ｘＢ９
ＤＢ４＝０ｘ９０
の場合について説明する。この場合は、チェックサム計算回路２０２で作成されるチェックサムビットＤＢ５は、
ＤＢ５＝０ｘ６２
となる。
【００５３】
そして、ＢＣＨエンコーダ２０４においてＢＣＨ符号化により作成されるパリティ付き情報ビットＤＡＴＡ１〜ＤＡＴＡ４とパリティ付きチェックサムビットＳＵＭは、図３Ａ，図３Ｂに示すテーブルから、
ＤＡＴＡ１＝０ｘ９ＤＢ９
ＤＡＴＡ２＝０ｘ７Ｃ６６
ＤＡＴＡ３＝０ｘＢ９Ｄ２
ＤＡＴＡ４＝０ｘ９０９５
ＳＵＭ    ＝０ｘ６２ＤＡ
となる。
【００５４】
ここで、そのデータ列ＳＤ１の情報ビットＤＢ１〜ＤＢ４がスレーブ装置１００＿４で選択的に受信されその負荷１０８が駆動されるようにするときは、そのデータ列ＳＤ１の先頭に４個の連続した“１”のビットからなるアドレスビット付加しておく。
【００５５】
以上の条件におけるマスタ装置２００から出力するデータ列ＳＤ１とクロック信号ＳＣＫ１を図７の（ａ）のＳＤ１，ＳＣＫ１に示した。また、データの内容を図８の（ａ）に示した。
【００５６】
このデータ列ＳＤ１がマスタ装置２００からスレーブ装置１００＿１に入力すると、データ列ＳＤ１の先頭の“１”のビットがクロックＳＣＫ１の立上りによって検出され、スレーブ装置１００＿１のステートマシン１１０ａ２のマシンサイクルが１クロック分だけ「ＬＯＡＤ」の状態になり、その後、１６ビット毎に、状態が「ＤＡＴＡ１」→「ＤＡＴＡ２」→「ＤＡＴＡ３」→「ＤＡＴＡ４」→「ＳＵＭ」に変化する。
【００５７】
この「ＤＡＴＡ１」の状態で取り込んだそれぞれのデータは、元の４個の"１"のアドレスビットの先頭から２番目のビットを開始点とするデータである。つまり、「ＤＡＴＡ１」、「ＤＡＴＡ２」、「ＤＡＴＡ３」、「ＤＡＴＡ４」、「ＳＵＭ」で取り込むデータは、データ列ＳＤ１を１ビットだけ左シフトしたデータであり、図８の（ｂ）の「受信データ（Ａ）」の欄に示す値となる。そして、これをＢＣＨデコーダ１０２で復号したデータは、図８（ｂ）の「情報ビット」の欄に示す値となる。
【００５８】
この「情報ビット」の欄に示す値をＢＣＨエンコーダ１０３で再符号化し、同様にチェックサム計算回路１０４でチェックサムビットを作成してからＢＣＨエンコーダ１０５で再符号化して作成した、再生データ列ＤＡＴＡ１〜ＤＡＴＡ４，ＳＵＭのデータは、図８（ｂ）の「再エンコード（Ｂ）」の欄に示す値となる。
【００５９】
そこで、「受信データ（Ａ）」の欄のデータＤＡＴＡ１〜ＤＡＴＡ４，ＳＵＭと、「再エンコード（Ｂ）」の欄のデータＤＡＴＡ１〜ＤＡＴＡ４，ＳＵＭとをデータ比較回路１０６で比較すると、「不一致ビット数」の欄に示す値が得られる。このように、「不一致ビット数」の欄の値が０以外であるので、ここでは、入力したデータ列ＳＤ１はスレーブ装置１００＿１を宛先としたデータ列ではない、と判定される。
【００６０】
次に、スレーブ装置１００＿１においてデータ列ＳＤ１の先頭の“１”ビットが１個だけ削除されることで作成されたデータ列ＳＤ２が、次段のスレーブ装置１００＿２に入力する。しかし、このスレーブ装置１００＿２においても、図７の（ｂ）、図８の（ｃ）に示すように、送信されてきたデータＤＡＴＡ１〜ＤＡＴＡ４，ＳＵＭと、状態「ＤＡＴＡ１」、「ＤＡＴＡ２」、「ＤＡＴＡ３」、「ＤＡＴＡ４」、「ＳＵＭ」で取り込んだデータとは一致せず、図８（ｃ）に示す「不一致ビット数」の欄の値は０にならず、入力したデータ列ＳＤ２はスレーブ装置１００＿２を宛先としたデータ列ではない、と判定される。これは、次段のスレーブ装置１００＿３に入力す場合でも、図７の（ｃ）、図８の（ｄ）に示すように、同様となる。
【００６１】
さて、スレーブ装置１００＿４に入力するデータ列ＳＤ４は、データ列ＳＤ３の先頭の“１”のビットが３個削除されたデータ列となる。このときは、データ列ＳＤ４の先頭の“１”のビット（１個だけ残っている。）がクロックＳＣＫ１の立上りによって検出され、スレーブ装置１００＿４のステートマシン１１０ａ２のマシンサイクルが１クロック分だけ「ＬＯＡＤ」の状態になる。そして、その後に、１６ビット毎に状態が「ＤＡＴＡ１」→「ＤＡＴＡ２」→「ＤＡＴＡ３」→「ＤＡＴＡ４」→「ＳＵＭ」に変化すると、図７の（ｄ）に示すように、その状態「ＤＡＴＡ１」〜「ＤＡＴＡ４」、「ＳＵＭ」のそれぞれが、データ列ＳＤ４のＤＡＴＡ１〜ＤＡＴＡ４，ＳＵＭのそれぞれと一致する。
【００６２】
このため、図８の（ｅ）に示すように、「受信データ（Ａ）」の欄のデータは図８の（ａ）の「受信データ（Ａ）」の欄のデータと同じとなる。よって、これを復号した「情報ビット」の欄のデータも、図８の（ａ）の「情報ビット」の欄のデータと同じになり、これを再度エンコードした「再エンコーダ（Ｂ）」のデータも、同様となる。よって、「不一致ビット数」の欄はすべて０となる。これにより、マスタ装置２００から送信されたデータ列ＳＤ１は、スレーブ装置１００＿４を宛先としたものであることが判定される。
【００６３】
なお、本実施例では、４個の情報ビットについてそれぞれ受信パリティ付き情報ビットと再生パリティ付き情報ビットの比較を行い、さらに１個のチェックサムビットについて受信パリティ付きチェックサムビットと再生パリティ付きチェックサムビットとの比較を行って、当該のスレーブ装置宛か否かを判定しているが、これに限られるものではない。例えば、１個の受信パリティ付き情報ビットと再生パリティ付き情報ビットの比較を行って当該のスレーブ装置宛か否かを判定してもよく、また、４個の受信パリティ付き情報ビットと再生パリティ付き情報ビットの比較を行って当該のスレーブ装置宛か否かを判定してもよく、１個の受信パリティ付きチェックサムビットと再生パリティ付きチェックサムビットとの比較を行って当該のスレーブ装置宛か否かを判定してもよい。また、誤り訂正符号としてＢＣＨ符号を使用したが、これに限られるものではなく、その他の符号化を使用することもできることはもちろんである。
【符号の説明】
【００６４】
１００＿１〜１００＿４：スレーブ装置、１０１：シリアルパラレル変換回路、１０２：ＢＣＨデコーダ、１０３：ＢＣＨデコーダ、１０４：チェックサム計算回路、１０５：ＢＣＨエンコーダ、１０６：データ比較回路、１０７：データレジスタ、１０８：負荷、１０９：制御回路、１１０：ビット操作回路
２００：マスタ回路、２０１：データレジスタ、２０２：チェックサム計算回路、２０３：選択回路、２０４：ＢＣＨエンコーダ、２０５：アドレスビット作成回路、２０６：パラレルシリアル変換回路、２０７：クロック発生回路
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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