(57)【特許請求の範囲】
【請求項１】
ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子（５ａ）を有し、前記スイッチング素子にローレベルのゲート信号が印加されてから所定の遮断時間が経過したときに前記スイッチング素子を通る電流の遮断が完了する特性を有する検査対象としての半導体素子（５）を検査する半導体素子の検査回路において、
前記半導体素子と前記半導体素子に接続される電源（１）との間に接続され、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御され、前記スイッチング素子よりも破壊耐量が大きい保護スイッチング素子（４ａ）を有し、前記保護スイッチング素子にローレベルのゲート信号が印加されてから所定の遅れ時間が経過したときに前記保護スイッチング素子を通る電流が減少し始める特性を有する保護素子（４）と、
前記半導体素子および前記保護素子のオン、オフを制御する制御部（１０）と、を備え、
前記制御部は、前記半導体素子をオフする際、前記半導体素子にローレベルのゲート信号を印加してから前記遮断時間が経過するまでの間に、前記保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の前記遅れ時間が含まれるように、前記保護素子にローレベルのゲート信号を印加するタイミングを設定することを特徴とする半導体素子の検査回路。
【請求項２】
前記制御部は、前記半導体素子にローレベルのゲート信号を印加してから前記保護素子にローレベルのゲート信号を印加するまでの時間の長さを変化させて、前記半導体素子および前記保護素子をオフする動作を複数回繰り返すことを特徴とする請求項１に記載の半導体素子の検査回路。
【請求項３】
前記半導体素子の破壊を検出する破壊検出手段（６、１０）を備え、
前記破壊検出手段は、前記制御部が前記半導体素子および前記保護素子をオンする動作と前記半導体素子および前記保護素子をオフする動作とを交互に複数回繰り返すことにより行う検査の間に、前記半導体素子が破壊されたか否かを判定し、
前記制御部は、前記破壊検出手段が前記半導体素子の破壊を検出したとき、その後の前記半導体素子の検査を中止することを特徴とする請求項２に記載の半導体素子の検査回路。
【請求項４】
前記保護素子のオフ速度は、前記半導体素子のオフ速度よりも速いことを特徴とする請求項１ないし３のいずれか１つに記載の半導体素子の検査回路。
【請求項５】
ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子（５ａ）を有し、前記スイッチング素子にローレベルのゲート信号が印加されてから所定の遮断時間が経過したときに前記スイッチング素子を通る電流の遮断が完了する特性を有する検査対象としての半導体素子（５）を検査する半導体素子の検査方法において、
前記半導体素子と前記半導体素子に接続される電源（１）との間に、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御され、前記スイッチング素子よりも破壊耐量が大きい保護スイッチング素子（４ａ）を有し、前記保護スイッチング素子にローレベルのゲート信号が印加されてから所定の遅れ時間が経過したときに前記保護スイッチング素子を通る電流が減少し始める特性を有する保護素子（４）を配置し、
前記半導体素子をオフする際、前記半導体素子にローレベルのゲート信号を印加してから前記遮断時間が経過するまでの間に、前記保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の前記遅れ時間が含まれるように、前記保護素子にローレベルのゲート信号を印加するタイミングを設定することを特徴とする半導体素子の検査方法。
【請求項６】
前記半導体素子にローレベルのゲート信号を印加してから前記保護素子にローレベルのゲート信号を印加するまでの時間の長さを変化させて、前記半導体素子および前記保護素子をオフする動作を複数回繰り返すことを特徴とする請求項５に記載の半導体素子の検査方法。
【請求項７】
前記半導体素子および前記保護素子をオンする動作と前記半導体素子および前記保護素子をオフする動作とを交互に複数回繰り返すことにより行う検査の間に、前記半導体素子が破壊されたか否かを判定し、
前記半導体素子が破壊されたと判定したとき、その後の前記半導体素子の検査を中止することを特徴とする請求項６に記載の半導体素子の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を有する半導体素子の検査回路および検査方法に関するものである。
【背景技術】
【０００２】
従来、この種の検査回路として、例えば、特許文献１に次のような検査回路が提案されている。すなわち、この検査回路では、電源と検査対象の半導体素子（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）との間にスイッチが配置されていると共に、ＤＵＴに流れる電流を測定する電流計が配置されている。また、電流計の測定結果に基づいて、スイッチのオン、オフを制御するコントローラが配置されている。なお、ＤＵＴとしては、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるＩＧＢＴ素子等のスイッチング素子が用いられる。
【０００３】
このような検査回路では、ＤＵＴは、オフされた際（ゲート電極にローレベルのゲート信号が印加された際）に過渡的に電流が集中して破壊されやすい。そして、上記検査回路では、電流計で測定された結果が所定の閾値より大きいとき、コントローラはＤＵＴが破壊されたと判定してスイッチをオフする。つまり、ＤＵＴが破壊されてＤＵＴに大電流が流れる場合には、コントローラによってスイッチがオフされる。このため、ＤＵＴが破壊された際、ＤＵＴを検査するために用いられるステージやプローブ等の検査機器が損傷することを抑制できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６４３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記検査回路では、ＤＵＴが実際に破壊されてからＤＵＴが破壊されたと判定するまでの期間と、ＤＵＴが破壊されたと判定してからスイッチをオフにするまでの期間とが必要となる。このため、スイッチがオフされるまでの間にＤＵＴに大電流が流れる可能性があり、この場合は検査機器が損傷する可能性がある。
【０００６】
これについて、本発明者らは、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子を有する検査対象としてのＤＵＴを検査するＤＵＴの検査回路において、以下の点を特徴とする検査回路を提案した。
【０００７】
すなわち、この検査回路では、ＤＵＴと当該ＤＵＴに接続される電源との間に、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子が配置されている。そして、保護素子は、ＤＵＴのゲート電極にローレベルのゲート信号が印加されて当該ＤＵＴをオフする際、ＤＵＴのゲート電極にローレベルのゲート信号が印加されてから所定期間経過後に当該保護素子のゲート電極にローレベルのゲート信号が印加されることによって電源とＤＵＴとの接続を遮断する。
【０００８】
これによれば、ＤＵＴのゲート電極にローレベルのゲート信号を印加することで過渡電流によってＤＵＴが破壊されたとしても、ＤＵＴのゲート電極にローレベルのゲート信号を印加してから所定期間経過後に必ず保護素子がオフとなる。したがって、ＤＵＴのゲート電極にローレベルのゲート信号を印加する時点と、保護素子のゲート電極にローレベルのゲート信号を印加する時点との間の期間を適宜調整することにより、ＤＵＴに大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。また、保護素子をＤＵＴよりも破壊耐量が大きくなるようにしているため、ＤＵＴが破壊された際に保護素子も同時に破壊されることを抑制できる。
【０００９】
しかしながら、保護素子にローレベルのゲート信号を印加してから、保護素子へのローレベルのゲート信号の印加によりＤＵＴを流れる電流が減少し始めるまでには、遅れ時間が存在する。そのため、ＤＵＴにローレベルのゲート信号を印加してから保護素子にローレベルのゲート信号を印加するまでの期間の長さ、および、遅れ時間の長さによっては、ＤＵＴが破壊されてから電流が減少し始めるまでの時間が長くなり、検査機器の損傷が大きくなる。本発明者らが提案した上記検査回路では、この点において、検査機器の損傷をさらに抑制する必要がある。
【００１０】
本発明は上記点に鑑みて、ＤＵＴが破壊されたときに検査機器が損傷することを抑制できるＤＵＴの検査回路および検査方法を提供する。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子（５ａ）を有し、スイッチング素子にローレベルのゲート信号が印加されてから所定の遮断時間が経過したときにスイッチング素子を通る電流の遮断が完了する特性を有する検査対象としての半導体素子（５）を検査する半導体素子の検査回路において、半導体素子と半導体素子に接続される電源（１）との間に接続され、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きい保護スイッチング素子（４ａ）を有し、保護スイッチング素子にローレベルのゲート信号が印加されてから所定の遅れ時間が経過したときに保護スイッチング素子を通る電流が減少し始める特性を有する保護素子（４）と、半導体素子および保護素子のオン、オフを制御する制御部（１０）と、を備え、制御部は、半導体素子をオフする際、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの間に、保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の遅れ時間が含まれるように、保護素子にローレベルのゲート信号を印加するタイミングを設定することを特徴としている。
【００１２】
これによれば、制御部は、半導体素子をオフする際、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの間に、保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の遅れ時間が含まれるように、保護素子にローレベルのゲート信号を印加するタイミングを設定する。また、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの期間には、半導体素子が破壊される可能性の高い期間が含まれている。そのため、このタイミングで保護素子にローレベルのゲート信号を印加することにより、半導体素子が破壊されたときに検査機器の損傷を抑制することができる。
【００１３】
また、請求項５に記載の発明では、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子（５ａ）を有し、スイッチング素子にローレベルのゲート信号が印加されてから所定の遮断時間が経過したときにスイッチング素子を通る電流の遮断が完了する特性を有する検査対象としての半導体素子（５）を検査する半導体素子の検査方法において、半導体素子と半導体素子に接続される電源（１）との間に、ハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きい保護スイッチング素子（４ａ）を有し、保護スイッチング素子にローレベルのゲート信号が印加されてから所定の遅れ時間が経過したときに保護スイッチング素子を通る電流が減少し始める特性を有する保護素子（４）を配置し、半導体素子をオフする際、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの間に、保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の遅れ時間が含まれるように、保護素子にローレベルのゲート信号を印加するタイミングを設定することを特徴としている。
【００１４】
このように本発明をＤＵＴの検査方法として把握することもできる。そして、この検査方法によれば、半導体素子をオフする際、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの間に、保護素子にローレベルのゲート信号を印加したタイミングと該タイミング後の遅れ時間が含まれるように、保護素子にローレベルのゲート信号を印加するタイミングを設定する。また、半導体素子にローレベルのゲート信号を印加してから遮断時間が経過するまでの期間には、半導体素子が破壊される可能性の高い期間が含まれている。そのため、このタイミングで保護素子にローレベルのゲート信号を印加することにより、半導体素子が破壊されたときに検査機器の損傷を抑制することができる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態におけるＤＵＴの検査回路の回路図である。
【図２】ＤＵＴの検査方法を示すフローチャートである。
【図３】第１実施形態の動作を示すタイミングチャートである。
【図４】比較例の動作を示すタイミングチャートである。
【図５】保護素子のオフ速度と電流との関係を示すタイミングチャートである。
【図６】本発明の第２実施形態における検査回路の回路図である。
【図７】本発明の第３実施形態における検査回路の回路図である。
【図８】本発明の第４実施形態における検査回路の回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ＤＵＴのスイッチング試験を行う検査回路および検査方法について説明する。
【００１９】
図１に示すように、本実施形態の検査回路は、電源１、過電流保護スイッチ２、コイル３、保護素子４、ＤＵＴ５、電流計６、ダイオード素子７、第１コンデンサ８、第２コンデンサ９、制御部１０を備えている。
【００２０】
電源１には、過電流保護スイッチ２、コイル３、保護素子４、ＤＵＴ５、電流計６が順に直列に接続されている。過電流保護スイッチ２は、ＤＵＴ５が破壊された際に電源１や図示しないテスター等を保護するためのものであり、ＤＵＴ５の破壊が検出されるとオフされる。過電流保護スイッチ２は、例えば、ゲート電極、コレクタ電極、エミッタ電極を有するＮチャネル型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）素子で構成される。
【００２１】
コイル３は、ＤＵＴ５がオン、オフされたときの特性を調べるためにＤＵＴ５に流れる電流を制御するためのものである。具体的には、過電流保護スイッチ２および保護素子４がオンされており、コイル３に電流が流れていない状態においてＤＵＴ５がオフからオンに切り替えられると、コイル３およびＤＵＴ５に流れる電流は、コイル３のインダクタンスにより徐々に増加する。
【００２２】
検査回路にはコイル３に並列となるようにダイオード素子７が配置されており、ＤＵＴ５がオフされると、コイル３およびダイオード素子７により形成されるループ経路を還流電流が流れる。このループ経路に還流電流が流れている状態においてＤＵＴ５がオンされると、還流電流の経路が切り替えられて、ＤＵＴ５に流れる電流が急峻に大きくなる。
【００２３】
ダイオード素子７は、本実施形態では、ＦＷＤ（フリーホイールダイオード）素子で構成されている。ダイオード素子７のカソード電極は、過電流保護スイッチ２およびコイル３の接続点に接続されており、ダイオード素子７のアノード電極は、コイル３および保護スイッチ４の接続点に接続されている。
【００２４】
保護素子４は、ＤＵＴ５が破壊された場合に検査機器を保護するためのものである。保護素子４と同じく検査機器を保護するものとして過電流保護スイッチ２が配置されているが、保護素子４は、第１コンデンサ８の放電の際に検査機器を保護する役割を果たす。
【００２５】
ＤＵＴ５は、本実施形態における検査対象であり、本発明の半導体素子に相当する。保護素子４およびＤＵＴ５は、本実施形態では、ゲート電極、コレクタ電極、エミッタ電極を有するＮチャネル型のＩＧＢＴ素子で構成されている。
【００２６】
つまり、保護素子４およびＤＵＴ５は、ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子で構成されている。また、保護素子４は、ＤＵＴ５よりも破壊耐量が大きいＩＧＢＴ素子で構成されている。
【００２７】
また、ＤＵＴ５は、ローレベルのゲート信号が印加されてから所定の遅れ時間Ｔｄ１が経過したときにＤＵＴ５を通る電流が減少し始める特性を有する。また、ＤＵＴ５は、ローレベルのゲート信号が印加されてから所定の遮断時間が経過したときにＤＵＴ５を通る電流の遮断が完了する特性を有する。また、保護素子４は、ローレベルのゲート信号が印加されてから所定の遅れ時間Ｔｄ２が経過したときに保護素子４を通る電流が減少し始める特性を有する。
【００２８】
そして、電源１の正極に過電流保護スイッチ２を介してコイル３の一端が接続され、コイル３の他端に保護素子４のコレクタ電極が接続されている。また、保護素子４のエミッタ電極にＤＵＴ５のコレクタ電極が接続され、ＤＵＴ５のエミッタ電極に電流計６を介して電源１の負極（グランド）が接続されている。なお、保護素子４は電源１に対してコイル３と直列に配置されていればよいが、前述したように、保護素子４には第１コンデンサ８の放電から検査機器を保護する役割があるため、保護素子４を第１コンデンサ８よりもＤＵＴ５側に配置することが好ましい。
【００２９】
電流計６は、ＤＵＴ５の破壊を検出するためにＤＵＴ５に流れる電流を測定するものである。破壊検出の方法として、特許文献１に記載の方法を用いることができる。電流計６は、図１に示すように制御部１０に接続されており、制御部１０は、電流計６の出力に基づいて、過電流を検出し、ＤＵＴ５が破壊されたか否かを判定する。
【００３０】
このように、電流計６はＤＵＴ５に流れる電流を測定し、制御部１０は電流計６の出力に基づいてＤＵＴ５の破壊を検出する。したがって、電流計６および制御部１０は、本発明の破壊検出手段に相当する。
【００３１】
第１コンデンサ８は、寄生インダクタンスを低減し、スイッチング時のリプルの低減やノイズの影響を抑制するためのコンデンサである。第１コンデンサ８は、電源１に対してコイル３、保護素子４、ＤＵＴ５、電流計６、ダイオード素子７と並列となるように配置されている。
【００３２】
第２コンデンサ９は、寄生インダクタンスを低減して一定な電源電圧を形成するためのコンデンサであり、第１コンデンサ８よりも容量の大きいコンデンサが第２コンデンサ９として用いられる。第２コンデンサ９は、電源１に対して過電流保護スイッチ２、コイル３、保護素子４、ＤＵＴ５、電流計６、ダイオード素子７、第１コンデンサ８と並列となるように配置されている。
【００３３】
制御部１０は、ＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏなどを備えた周知のマイクロコンピュータによって構成されている。制御部１０は、ＲＯＭなどに記憶されたプログラムに従って各種演算などの処理を実行し、保護素子４およびＤＵＴ５のオン、オフを制御し、ＤＵＴ５のスイッチング試験を行う。図１に示すように、過電流保護スイッチ２、保護素子４、ＤＵＴ５、電流計６は、制御部１０に接続されている。以上が本実施形態における検査回路である。
【００３４】
次に、上記検査回路を用いたＤＵＴ５の検査方法について説明する。ＤＵＴ５の検査は、基本的には、ＤＵＴ５および保護素子４のゲート電極にハイレベルまたはローレベルのゲート信号Ｖｇ１、Ｖｇ２を印加することによってオン、オフを制御し、ＤＵＴ５に流れる電流や電圧を変化させることによって行う。なお、図３および図４では、ハイレベルのゲート信号Ｖｇ１、Ｖｇ２をＨとして図示し、ローレベルのゲート信号Ｖｇ１、Ｖｇ２をＬとして図示している。
【００３５】
本実施形態の検査回路では、制御部１０が図２のフローチャートに示す動作を行うことにより、ＤＵＴ５をオフする際のスイッチング試験が行われる。具体的には、制御部１０は、ＤＵＴ５および保護素子４をオンする動作と、ＤＵＴ５および保護素子４をオフする動作とを交互に複数回繰り返すことによりＤＵＴ５の検査を行う。
【００３６】
本実施形態では、制御部１０は、ＤＵＴ５にローレベルのゲート信号を印加してから保護素子４にローレベルのゲート信号を印加するまでの時間の長さを変化させて、ＤＵＴ５および保護素子４をオフする動作を複数回繰り返す。また、制御部１０は、ＤＵＴ５および保護素子４をオンする動作と、ＤＵＴ５および保護素子４をオフする動作とを交互に複数回繰り返す間に、ＤＵＴ５が破壊されたか否かを判定する。
【００３７】
スイッチング試験が開始されると、ステップＳ１０１において、制御部１０は条件１による動作を行い、ステップＳ１０２に進む。具体的には、制御部１０は、過電流保護スイッチ２および保護素子４をオンした後、図３に示すように、時点Ｔ１においてＤＵＴ５をオンする。そして、制御部１０は、所定の時間の経過後、時点Ｔ２においてＤＵＴ５をオフし、時点Ｔ２から一定の期間Ｔｄｅｌａｙ１が経過したとき、保護素子４をオフする。
【００３８】
なお、図３に示すように、電流Ｉｃは、時点Ｔ２から遅れ時間Ｔｄ１が経過した時点Ｔ３において減少し始める。そして、後述するステップＳ１０７においてＤＵＴ５が破壊されない場合、電流Ｉｃは、時点Ｔ２からＤＵＴ５の遮断時間が経過した時点Ｔ４において０となる。
【００３９】
また、制御部１０は、ＤＵＴ５をオフする際、ＤＵＴ５にローレベルのゲート信号を印加する時点Ｔ２からＤＵＴ５の遮断時間が経過する時点Ｔ４までの間に、保護素子４にローレベルのゲート信号を印加したタイミングと、このタイミング後の遅れ時間Ｔｄ２とが含まれるように、保護素子４にローレベルのゲート信号を印加するタイミングを設定する。つまり、制御部１０は、期間Ｔｄｅｌａｙ１と遅れ時間Ｔｄ２との和が、時点Ｔ４と時点Ｔ２との差よりも小さくなるように、保護素子４にローレベルのゲート信号を印加する。
【００４０】
ＤＵＴ５のオフによりＤＵＴ５を流れる電流Ｉｃの減少が開始される時点Ｔ３と、電流Ｉｃの遮断が完了する時点Ｔ４との間の期間は、ＤＵＴ５の破壊の可能性が高い期間である。この期間内に保護素子４のオフによる電流Ｉｃの減少が開始されることにより、ＤＵＴ５が破壊されたときの検査機器の損傷を抑制することができる。
【００４１】
本実施形態では、時点Ｔ３と時点Ｔ４との間の時点Ｔ５において、保護素子４のオフによる電流Ｉｃの減少が開始される。
【００４２】
ステップＳ１０２において、制御部１０は、電流計６からの信号に基づいて、ＤＵＴ５が破壊されたか否か判定する。具体的には、例えば、ステップＳ１０１においてＤＵＴ５をオフした後に、ＤＵＴ５に流れる電流が所定の閾値よりも大きい値になった場合、制御部１０はＤＵＴ５が破壊されたと判定する。
【００４３】
制御部１０は、ＤＵＴ５が破壊されていないと判定するとステップＳ１０３に進み、ＤＵＴ５が破壊されたと判定すると、その後のＤＵＴ５および保護素子４をオフする動作を中止し、ＤＵＴ５のスイッチング試験を終了する。ステップＳ１０３では、制御部１０は、条件２による動作を行い、ステップＳ１０４に進む。
【００４４】
具体的には、制御部１０は、過電流保護スイッチ２および保護素子４をオンした後、図３に示すように、時点Ｔ１においてＤＵＴ５をオンする。そして、制御部１０は、所定の時間の経過後、時点Ｔ２においてＤＵＴ５をオフし、時点Ｔ２から期間Ｔｄｅｌａｙ１よりも長い一定の期間Ｔｄｅｌａｙ２が経過したとき、保護素子４をオフする。
【００４５】
ステップＳ１０４において、制御部１０は、ステップＳ１０２と同様に、ＤＵＴ５が破壊されたか否か判定する。制御部１０は、ＤＵＴ５が破壊されていないと判定するとステップＳ１０５に進み、ＤＵＴ５が破壊されたと判定すると、その後のＤＵＴ５への電源電圧とゲート電圧の印加を中止し、試験を終了する。ステップＳ１０５では、制御部１０は、条件３による動作を行い、ステップＳ１０６に進む。
【００４６】
具体的には、制御部１０は、過電流保護スイッチ２および保護素子４をオンした後、図３に示すように、時点Ｔ１においてＤＵＴ５をオンする。そして、制御部１０は、所定の時間の経過後、時点Ｔ２においてＤＵＴ５をオフし、時点Ｔ２から期間Ｔｄｅｌａｙ２よりも長い一定の期間Ｔｄｅｌａｙ３が経過したとき、保護素子４をオフする。
【００４７】
ステップＳ１０６において、制御部１０は、ステップＳ１０２と同様に、ＤＵＴ５が破壊されたか否か判定する。制御部１０は、ＤＵＴ５が破壊されていないと判定するとステップＳ１０７に進み、ＤＵＴ５が破壊されたと判定すると、ＤＵＴ５のスイッチング試験を終了する。ステップＳ１０７では、制御部１０は、保護素子４を常時オンとする動作を行う。
【００４８】
具体的には、制御部１０は、過電流保護スイッチ２および保護素子４をオンした後、時点Ｔ１においてＤＵＴ５をオンする。そして、制御部１０は、所定の時間の経過後、時点Ｔ２においてＤＵＴ５をオフする。制御部１０は、ステップＳ１０７の後、このＤＵＴ５に対するスイッチング試験を終了するまで保護素子４をオンのままにする。制御部１０のステップＳ１０７における動作により、条件１〜３で破壊されなかったＤＵＴ５の特性の確認が完了する。
【００４９】
なお、制御部１０は、保護素子４およびＤＵＴ５にシングルパルスのゲート信号を印加して以上の動作を行う。つまり、制御部１０は、ステップＳ１０１で保護素子４およびＤＵＴ５をオフした後、十分長い時間が経過してから、ステップＳ１０３の動作を行う。
【００５０】
ＤＵＴ５をオフするとコイル３およびダイオード素子７に還流電流が流れる。還流電流が流れている間に保護素子４およびＤＵＴ５をオンにすると、電流Ｉｃが急峻に大きくなるが、ステップＳ１０１の後、十分長い時間が経過してから、つまり、還流電流が減衰して０になってからステップＳ１０３の動作を行うと、電流Ｉｃが徐々に大きくなる。したがって、保護素子４およびＤＵＴ５にシングルパルスのゲート信号を印加して以上の動作を行うことにより、ＤＵＴ５のオン特性は検査されず、オフ特性のみを調べることができる。同様に、制御部１０は、ステップＳ１０３の後、十分長い時間が経過してから、ステップＳ１０５の動作を行い、ステップＳ１０５の後、十分長い時間が経過してから、ステップＳ１０７の動作を行う。
【００５１】
比較例の検査回路および検査方法における電流Ｉｃの変化を図４に示す。比較例の検査方法では、制御部１０は、時点Ｔ２から一定期間Ｔｄｅｌａｙの経過後に保護素子４をオフするが、保護素子４をオフしてから電流Ｉｃが減少し始めるまでには遅れ時間Ｔｄ２が存在する。
【００５２】
そのため、ＤＵＴ５の破壊のタイミング、一定期間Ｔｄｅｌａｙおよび遅れ時間Ｔｄ２の長さにより、ＤＵＴ５が破壊されてから保護素子４のオフにより電流Ｉｃが減少し始める時点Ｔ６までの時間が長くなり、検査機器の損傷が大きくなる。
【００５３】
例えば、ＤＵＴ５の破壊タイミングが早く、ＤＵＴ５が時点Ｔ７で破壊された場合、ＤＵＴ５の破壊タイミングが遅く、ＤＵＴ５が時点Ｔ７よりも後の時点Ｔ８で破壊された場合よりも、ＤＵＴ５が破壊された時点から時点Ｔ６までの時間が長い。そのため、ＤＵＴ５の破壊タイミングが早い場合、検査機器の損傷が大きくなる。
【００５４】
なお、図４の電流Ｉｃのグラフにおいて、時点Ｔ７の後の破線は、ＤＵＴ５の特性が正常であり、ＤＵＴ５が破壊されなかった場合の電流Ｉｃを示す。また、実線は、時点Ｔ７でＤＵＴ５が破壊された場合の電流Ｉｃを示す。また、一点鎖線は、時点Ｔ８でＤＵＴ５が破壊された場合の電流Ｉｃを示す。
【００５５】
これに対し、本実施形態では、制御部１０は、ステップＳ１０１においてＤＵＴ５をオフする際、ＤＵＴ５にローレベルのゲート信号を印加してから遮断時間が経過するまでの間に、保護素子４にローレベルのゲート信号を印加したタイミングと、このタイミング後の遅れ時間とが含まれるように、保護素子４にローレベルのゲート信号を印加するタイミングを設定する。つまり、図３に示すように制御部１０は時点Ｔ５が時点Ｔ４よりも早くなるように保護素子４をオフする。
【００５６】
また、ＤＵＴ５にローレベルのゲート信号を印加してから遮断時間が経過するまでの期間には、ＤＵＴ５が破壊される可能性の高い期間が含まれている。また、このタイミングで保護素子４にローレベルのゲート信号を印加することにより、ＤＵＴ５の破壊の可能性が高い期間内に電流Ｉｃの減少が始まる。そのため、ＤＵＴ５に大電流が流れることを抑制して、ＤＵＴ５が破壊タイミングの早いものであった場合、ＤＵＴ５の破壊による検査機器の損傷を抑制することができる。また、これにより、検査コストを低減することができる。
【００５７】
また、このように検査機器の損傷が抑制されるため、比較例よりも大きな電流を用いてスイッチング試験を行うことができる。
【００５８】
また、保護素子４をＤＵＴ５よりも破壊耐量が大きくなるようにしている。このため、ＤＵＴ５が破壊された際に保護素子４も同時に破壊されることを抑制できる。
【００５９】
また、比較例の検査回路では、ＤＵＴ５の破壊のタイミングのばらつきにより、検査機器の損傷の大きさが変化する。これに対し、本実施形態では、制御部１０は、図２、図３に示すように、ＤＵＴ５にローレベルのゲート信号を印加してから保護素子４にローレベルのゲート信号を印加するまでの時間を徐々に長くして、ＤＵＴ５および保護素子４をオフする動作を複数回繰り返す。これにより、図３に示すように、ＤＵＴ５が時点Ｔ２から時点Ｔ４までのどの時点で破壊されても、検査機器の損傷を抑制することができる。
【００６０】
例えば、ＤＵＴ５が、制御部１０の条件１による動作では破壊されず、条件２による動作で破壊された場合、時点Ｔ２の後、期間Ｔｄｅｌａｙ２と遅れ時間Ｔｄ２とを合わせた時間が経過したときに、電流Ｉｃが減少し始める。そして、ステップＳ１０４においてＤＵＴ５が破壊されたと判定され、その後のＤＵＴ５へのパルス印加は中止される。
【００６１】
また、ＤＵＴ５が、制御部１０の条件１、条件２による動作では破壊されず、条件３による動作で破壊される特性である場合、期間Ｔｄｅｌａｙ３と遅れ時間Ｔｄ２とを合わせた時間が経過したときに、電流Ｉｃが減少し始める。そして、ステップＳ１０６においてＤＵＴ５が破壊されたと判定され、その後のＤＵＴ５への電圧印加は中止される。
【００６２】
また、制御部１０の条件３による動作においてもＤＵＴ５が破壊されなかった場合、ステップＳ１０７において保護素子４を時点Ｔ２の後に常時オンとする動作が行われ、試験が終了する。
【００６３】
つまり、制御部１０は、保護素子４を常時オンとするステップＳ１０７のスイッチング試験の前に、ステップＳ１０１〜Ｓ１０６の動作を行うことで破壊タイミングの早いＤＵＴ５を判別し、このＤＵＴ５に対するスイッチング試験を中止する。したがって、破壊タイミングの遅いＤＵＴ５に対してのみ、保護素子４を常時オンとするスイッチング試験ＤＵＴ５が行われるため、ＤＵＴ５が破壊されてから電流Ｉｃが遮断されるまでの時間が長くなることを抑制できる。
【００６４】
なお、図３のＤＵＴ５が破壊されたときの電流Ｉｃのグラフにおいて、実線はステップＳ１０３でＤＵＴ５が破壊されたときの電流Ｉｃを示し、一点鎖線はステップＳ１０５でＤＵＴ５が破壊されたときの電流Ｉｃを示す。
【００６５】
このように、本実施形態では、ＤＵＴ５が時点Ｔ２から時点Ｔ４までのどの時点で破壊されても、ＤＵＴ５が破壊されてから電流Ｉｃが遮断されるまでの時間が長くなることを抑制し、ＤＵＴ５が破壊されたときの検査機器の損傷を抑制することができる。
【００６６】
また、ステップＳ１０７において保護素子４を常時オンとする動作が行われるため、条件３において破壊されなかったＤＵＴ５について、電流や電圧等の検査負荷を低下させることなく検査を行うことができる。
【００６７】
また、複数のＤＵＴ５についてスイッチング試験を行う場合に、各ＤＵＴ５について、ＤＵＴ５が破壊されてから電流Ｉｃが遮断される時点までの時間が長くなることを抑制することができる。これにより、各ＤＵＴ５の破壊のタイミングによる検査機器の損傷の大きさのばらつきを小さくすることができる。また、これにより、ステージやプローブ等の検査機器のメンテナンス周期を安定化して、検査コストを低減することができる。
【００６８】
なお、本実施形態では、保護素子４を常時オンとするステップＳ１０７のスイッチング試験の前に条件１〜３による検査を行ったが、ステップＳ１０７の前に条件１による検査のみを行ってもよい。また、ステップＳ１０７の前に条件１および条件２による検査のみを行ってもよい。また、時点Ｔ２から保護素子４にローレベルのゲート信号が印加される時点までの期間の長さを本実施形態よりも細かく変化させて、破壊タイミングが早いＤＵＴ５を判別する検査をステップＳ１０７の前に４回以上行ってもよい。保護素子４にローレベルのゲート信号を印加するタイミングを細かく変化させて複数回の検査を行うことにより、検査機器の損傷をさらに抑制し、ＤＵＴ５の破壊のタイミングによる検査機器の損傷の大きさのばらつきをさらに小さくすることができる。
【００６９】
また、本実施形態では、保護素子４およびＤＵＴ５にシングルパルスのゲート信号を印加したが、保護素子４およびＤＵＴ５にダブルパルスのゲート信号を印加してもよい。つまり、ステップＳ１０１においてＤＵＴ５をオフした後、コイル３およびダイオード素子７に流れる還流電流が減衰して０になる前に、ステップＳ１０３において保護素子４およびＤＵＴ５をオンしてもよい。これにより、ステップＳ１０３でＤＵＴ５をオンしたときに電流Ｉｃが急峻に大きくなるため、ＤＵＴ５のオフ特性だけでなく、オン特性も調べることができる。また、制御部１０が、還流電流が０になるのを待たずにステップＳ１０３に進むので、保護素子４およびＤＵＴ５にシングルパルスのゲート信号を印加する場合よりも短時間でスイッチング試験を行うことができる。
【００７０】
同様に、ＤＵＴ５をオフした後、コイル３およびダイオード素子７に流れる還流電流が減衰して０になる前に保護素子４およびＤＵＴ５をオンする動作を３回以上繰り返してもよい。
【００７１】
また、検査回路には、コイル３、保護素子４、ＤＵＴ５、電流計６、ダイオード素子７と並列となるように、第１コンデンサ８が配置されている。つまり、第１コンデンサ８とＤＵＴ５とが構成する電流経路の間に保護素子４が配置されている。このため、保護素子４をオフすることによって第１コンデンサ８とＤＵＴ５との接続も遮断することができ、ＤＵＴ５が破壊された際にコイル３に蓄積されたエネルギーによってＤＵＴ５に大電流が流れることを抑制できる。
【００７２】
なお、図５の破線で示すように、保護素子４のオフ速度ｄｉ／ｄｔが遅いと、保護素子４がオフされてから電流Ｉｃが遮断されるまでの時間が長くなり、検査機器の損傷が大きくなる。そのため、ゲート抵抗が小さい素子等の選定、適切なゲートドライバの選定等により、保護素子４のオフ速度を、例えば図５の一点鎖線で示すＤＵＴ５のオフ速度よりも速くすることが好ましい。これにより、図５の実線で示すように、保護素子４がオフされてから電流Ｉｃが遮断されるまでの時間を短くして、検査機器の損傷をさらに抑制することができる。
【００７３】
また、本実施形態では、ステップＳ１０７において、制御部１０は、保護素子４を常時オンとする動作を行ったが、制御部１０が、ＤＵＴ５にローレベルのゲート信号を印加した後、保護素子４を十分に長い時間オンとする動作を行ってもよい。
【００７４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態をスイッチング試験およびリカバリ試験共用としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００７５】
本実施形態では、図６に示されるように、ＤＵＴ５は、ＩＧＢＴ素子５ａと、ＩＧＢＴ素子５ａと並列に接続されたダイオード素子５ｂとにより構成されている。なお、図６では、電流計６および制御部１０の図示を省略している。また、保護素子４は、ＩＧＢＴ素子４ａと、ＩＧＢＴ素子４ａと並列に接続されたダイオード素子４ｂとにより構成されている。ＩＧＢＴ素子４ａ、５ａは、それぞれ、本発明の保護スイッチング素子、スイッチング素子に相当する。
【００７６】
そして、電源１に対して、保護素子４、ＤＵＴ５と共に直列に接続されるように、ＩＧＢＴ素子１１ａおよびダイオード素子１１ｂで構成された対抗素子１１が配置されており、本実施形態では、電源１の正極側から対抗素子１１、保護素子４、ＤＵＴ５の順に配置されている。
【００７７】
なお、対抗素子１１のＩＧＢＴ素子１１ａは、ゲート電極にハイレベルまたはローレベルのゲート信号が印加されることによってオン、オフが制御される。そして、各ダイオード素子４ｂ、５ｂ、１１ｂは、カソード電極が各ＩＧＢＴ素子４ａ、５ａ、１１ａのコレクタ電極と接続され、アノード電極が各ＩＧＢＴ素子４ａ、５ａ、１１ａのエミッタ電極と接続されている。また、保護素子４、ＤＵＴ５、対抗素子１１における各ＩＧＢＴ素子４ａ、５ａ、１１ａと各ダイオード素子４ｂ、５ｂ、１１ｂは、共通の半導体基板に形成された１チップ構造とされていてもよいし、別々の半導体基板に形成された別チップ構造とされていてもよい。
【００７８】
そして、対抗素子１１、保護素子４、ＤＵＴ５と並列となるように、第１スイッチ１２および第２スイッチ１３が配置されている。また、第１スイッチ１２と第２スイッチ１３との間の接続点と、対抗素子１１と保護素子４との間の接続点を接続するように、コイル３が配置されている。なお、第１スイッチ１２および第２スイッチ１３は、ＩＧＢＴ素子やＭＯＳ素子等のスイッチング素子によって構成されている。
【００７９】
このような検査回路では、対抗素子１１、保護素子４、ＤＵＴ５の各ＩＧＢＴ素子１１ａ、４ａ、５ａ、第１スイッチ１２、第２スイッチ１３のオン、オフを制御してＤＵＴ５に流れる電流や電圧を変化せることによってＤＵＴ５の特性検査を行う。
【００８０】
すなわち、主としてＤＵＴ５におけるダイオード素子５ｂの特性を検査する場合には、第１スイッチ１２をオフすると共に第２スイッチ１３をオンし、保護素子４およびＤＵＴ５のＩＧＢＴ素子４ａ、５ａをオフした状態で対抗素子１１のＩＧＢＴ素子１１ａを駆動制御すればよい。
【００８１】
また、主としてＤＵＴ５におけるＩＧＢＴ素子５ａの特性を検査する場合には、第１スイッチ１２をオンすると共に第２スイッチ１３をオフし、保護素子４のＩＧＢＴ素子４ａをオンした状態でＤＵＴ５のＩＧＢＴ素子５ａを駆動制御すればよい。
【００８２】
このように、ＤＵＴ５をＩＧＢＴ素子５ａとダイオード素子５ｂとを有するものとしても、図２に示す方法でスイッチング試験を行うことにより、上記第１実施形態と同様の効果を得ることができる。
【００８３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ５のアバランシェ試験を行うように検査回路の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００８４】
図７に示されるように、本実施形態の検査回路は、ダイオード素子７を備えず、ＤＵＴ５に対してアバランシェ試験を行うように構成されている。そして、アバランシェ試験を行う際には、第１実施形態と同様に、ＤＵＴ５をオフしてから保護素子４をオフする動作を、保護素子４をオフするタイミングの条件を変えて複数回繰り返す。なお、図７では、電流計６および制御部１０の図示を省略している。
【００８５】
このように、本発明をアバランシェ試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。
【００８６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ５の短絡試験を行うように検査回路の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００８７】
図８に示されるように、本実施形態の検査回路は、コイル３およびダイオード素子７を備えず、ＤＵＴ５に対して短絡試験を行うように構成されている。そして、短絡試験を行う際には、第１実施形態と同様に、ＤＵＴ５をオフしてから保護素子４をオフする動作を、保護素子４をオフするタイミングの条件を変えて複数回繰り返す。なお、図８では、電流計６および制御部１０の図示を省略している。
【００８８】
このように、本発明を短絡試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。
【００８９】
（他の実施形態）
なお、本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００９０】
例えば、上記第１〜第４実施形態において、ＤＵＴ５は、ＩＧＢＴ素子を有するものではなく、ＭＯＳ素子、バイポーラトランジスタ等のスイッチング素子を有するものであってもよい。
【００９１】
また、破壊検出手段としてＤＵＴ５に印加される電圧を測定する電圧計を用い、ＤＵＴ５に印加される電圧が所定の閾値よりも小さい値になったときにＤＵＴ５が破壊されたと判定してもよい。また、検査回路が、過電流保護スイッチ２、第１コンデンサ８を備えていなくてもよい。
【００９２】
また、上記第１〜第４実施形態において、保護素子４がＤＵＴ５より電源１の負極側に配置されていてもよい。また、上記第１実施形態において、ダイオード素子７およびコイル３がＤＵＴ５および保護素子４より電源１の負極側に配置されていてもよい。つまり、コイル３、保護素子４、ＤＵＴ５の配列は適宜変更可能である。同様に、上記第２〜第４実施形態においてもＤＵＴ５の配置箇所は適宜変更可能である。また、上記各実施形態において、例えば、電源１の正極とコイル３との間に保護素子４を配置してもよい。
【符号の説明】
【００９３】
１    電源
４    保護素子
５    ＤＵＴ
１０  制御部
【図１】
0006409697.tif 000002
【図２】
0006409697.tif 000003
【図３】
0006409697.tif 000004
【図４】
0006409697.tif 000005
【図５】
0006409697.tif 000006
【図６】
0006409697.tif 000007
【図７】
0006409697.tif 000008
【図８】
0006409697.tif 000009