(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた電荷を蓄積するキャパシタと、該キャパシタに蓄積した電荷を一定電流で所定電圧まで放電させる電流源回路と、前記キャパシタの電圧が放電開始から前記所定電圧に達するまでの時間を計測するカウンタとを備えた積分型Ａ／Ｄ変換器において、
前記キャパシタは、同一容量値の第１および第２のキャパシタを逆並列接続して構成され、
前記電流源回路は、前記入力電圧に対して依存性のない第１の電流と前記入力電圧の二乗に比例して変化する第２の電流とを加算した電流を生成する、
ことを特徴とする積分型Ａ／Ｄ変換器。
【請求項２】
請求項１に記載の積分型Ａ／Ｄ変換器において、
前記キャパシタの容量値の電圧依存２次係数をαとし、前記電流回路の第２の電流の電圧依存２次係数をβとするとき、前記βを前記αに等しくなるように設定したことを特徴とする積分型Ａ／Ｄ変換器。
【請求項３】
請求項１又は２に記載の積分型Ａ／Ｄ変換器において、
前記電流源回路は、前記第２の電流を電流二乗回路によって生成することを特徴とする積分型Ａ／Ｄ変換器。
【請求項４】
入力電圧に応じた電荷をキャパシタに蓄積し、該キャパシタに蓄積した電荷を一定電流で所定電圧まで放電させ、前記キャパシタの電圧が放電開始から前記所定電圧に達するまでの時間を計測してデジタル信号を生成する積分型Ａ／Ｄ変換方法において、
前記キャパシタを同一容量値の第１および第２のキャパシタを逆並列接続したキャパシタとし、前記キャパシタを放電する一定電流を前記入力電圧に対して依存性のない第１の電流と前記入力電圧の二乗に比例して変化する第２の電流とを加算した電流とする、
ことを特徴とする積分型Ａ／Ｄ変換方法。
【請求項５】
請求項４に記載の積分型Ａ／Ｄ変換方法において、
前記キャパシタの容量値の電圧依存２次係数をαとし、前記電流回路の第２の電流の電圧依存２次係数をβとするとき、該βを前記αに等しくなるように設定したことを特徴とする積分型Ａ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧をデジタル信号に変換する積分型Ａ／Ｄ変換器および積分型Ａ／Ｄ変換方法に関する。
【背景技術】
【０００２】
図４に従来の積分型Ａ／Ｄ変換器の構成を示す（特許文献１）。この積分型Ａ／Ｄ変換器は、入力電圧Ｖｉｎをインピーダンス変換するボルテージホロア構成のバッファ回路１０と、抵抗Ｒ１と、キャパシタＣ３およびオペアンプＯＰ１からなる積分回路７０と、コンパレータ４０と、制御回路５０と、カウンタ６０と、クロックＣＫ１でＯＮ／ＯＦＦするスイッチＳＷ１と、クロックＣＫ２でＯＮ／ＯＦＦするスイッチＳＷ２とから構成されている。クロックＣＫ１、ＣＫ２は制御回路５０で生成される。
【０００３】
動作に当たっては、まずスイッチＳＷ１がＯＮし、スイッチＳＷ２がＯＦＦする。これにより、入力電圧Ｖｉｎがバッファ回路１０でインピーダンス変換されて抵抗Ｒ１に印加し、Ｖｉｎ／Ｒ１で決まる電流が流れ、この電流でキャパシタＣ３が充電される。この充電により、図５に示すように、積分回路７０の出力電圧Ｖｓｉｇが電圧ＶＣＭから低下していくが、この充電期間、つまりサンプリング時間Ｔ１は予め設定された時間である。
【０００４】
サンプリング時間Ｔ１が経過すると、スイッチＳＷ１がＯＦＦし、スイッチＳＷ２がＯＮする。これにより、−Ｖｒｅｆの基準電圧が抵抗Ｒ１に印加して、−Ｖｒｅｆ／Ｒ１で決まる一定電流が流れ、この電流でキャパシタＣ３が放電される。この放電によって積分回路７０の出力電圧Ｖｓｉｇが電圧ＶＣＭに到達すると、コンパレータ４０の出力電圧Ｖｃｏｍｐが“Ｌ”から“Ｈ”に変化して、制御回路５０によりスイッチＳＷ２がＯＦＦに切り替わる。
【０００５】
カウンタ６０は、制御回路５０から出力するクロックＣＫ２によってスイッチＳＷ２がＯＮしてからＯＦＦするまでの時間Ｔ２をカウントして、得られたカウント値に応じたデジタル信号ＡＤＣｏｕｔを出力する。
【０００６】
積分型Ａ／Ｄ変換器の分解能がＮビットの場合では、カウンタ６０は、キャパシタＣ３の充電時間であるサンプリング時間Ｔ１が、２N分のカウント分に設定される。キャパシタＣ３の放電期間Ｔ２は入力電圧Ｖｉｎのレベルが高くなるほど長くなり、この間のカウンタ６０のカウント値をＰとすると、Ｐ／２N＝Ｖｉｎ／Ｖｒｅｆの関係があるので、入力電圧Ｖｉｎは、
0006445918.tif 000002
で与えられる。Ｖｒｅｆ，２Nは定数であるので、デジタル出力信号ＶＤＣoutは、カウント値Ｐに対応した値となる。
【０００７】
ところが、図４で説明した積分型Ａ／Ｄ変換器は、その分解能がＮビットの場合では、入力電圧Ｖｉｎのサンプリングのために、２N分のカウント（時間Ｔ１）が必要となる。カウンタ６０のクロックＣＫの周期が１μｓの場合では、１２ビット分解能で４，０９６ｍｓ、１６ビット分解能で６５，５３６ｍｓという長いサンプリング時間が必要となる。
【０００８】
そこで、入力電圧Ｖｉｎのサンプリング時間Ｔ１を短縮して高速化を実現した積分型Ａ／Ｄ変換器として、図６に示すものが提案されている（特許文献１）。この積分型Ａ／Ｄ変換器は、積分回路７０をキャパシタＣ４に置き換え、−Ｖｒｅｆの基準電圧を定電流Ｉｒｅｆを供給する電流源回路８０に置き換えて、サンプリングは図４と同様に電圧モードで行うが、放電期間の計測を電流モードで行うようにしたものである。
【０００９】
つまり、スイッチＳＷ１をＯＮにし、スイッチＳＷ２をＯＦＦにしてキャパシタＣ４に充電を行うサンプリングを行った後に、スイッチＳＷ１をＯＦＦにし、スイッチＳＷ２をＯＮにして、キャパシタＣ４の電荷をコンパレータ４０が反転するまで放電して、その放電期間の計測するようにしたものである。図７に動作波形図を示した。
【００１０】
ここで、バッファ回路１０の出力インピーダンスを１００Ω、キャパシタＣ４の容量値を１００ｐＦとすると、その時定数Ｔｘは１０ｎｓ（＝１００×１０×１０−12 ）となる。そして、キャパシタＣ４の充電電圧をＶｓｉｇとし、サンプリング時間をＴ１とすると、
0006445918.tif 000003
の関係があるので、１６ビットの場合では、
0006445918.tif 000004
となる。つまり、サンプリング時間Ｔ１が、時定数Ｔｘのほぼ１１.１倍、（１０ｎｓ×１１.１＝０．１１１μｓ）程度となり、高速化が可能となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１６０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、図６で説明した積分型Ａ／Ｄ変換器は、入力電圧ＶｉｎによってキャパシタＣ４を充電するので、そのキャパシタＣ４の入力電圧依存性によって、変換特性の線形性が劣化するという問題があった。
【００１３】
本発明の目的は、高速化を実現しながら線形性が良好なＡ／Ｄ変換を実現することができるようにすることである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明の積分型Ａ／Ｄ変換器は、入力電圧に応じた電荷を蓄積するキャパシタと、該キャパシタに蓄積した電荷を一定電流で所定電圧まで放電させる電流源回路と、前記キャパシタの電圧が放電開始から前記所定電圧に達するまでの時間を計測するカウンタとを備えた積分型Ａ／Ｄ変換器において、前記キャパシタは、同一容量値の第１および第２のキャパシタを逆並列接続して構成され、前記電流源回路は、前記入力電圧に対して依存性のない第１の電流と前記入力電圧の二乗に比例して変化する第２の電流とを加算した電流を生成する、ことを特徴とする。
【００１５】
請求項２にかかる発明は、請求項１に記載の積分型Ａ／Ｄ変換器において、前記キャパシタの容量値の電圧依存２次係数をαとし、前記電流回路の第２の電流の電圧依存２次係数をβとするとき、前記βを前記αに等しくなるように設定したことを特徴とする。
【００１６】
請求項３にかかる発明は、請求項１又は２に記載の積分型Ａ／Ｄ変換器において、前記電流源回路は、前記第２の電流を電流二乗回路によって生成することを特徴とする。
【００１７】
請求項４にかかる発明の積分型Ａ／Ｄ変換方法は、入力電圧に応じた電荷をキャパシタに蓄積し、該キャパシタに蓄積した電荷を一定電流で所定電圧まで放電させ、前記キャパシタの電圧が放電開始から前記所定電圧に達するまでの時間を計測してデジタル信号を生成する積分型Ａ／Ｄ変換方法において、前記キャパシタを同一容量値の第１および第２のキャパシタを逆並列接続したキャパシタとし、前記キャパシタを放電する一定電流を前記入力電圧に対して依存性のない第１の電流と前記入力電圧の二乗に比例して変化する第２の電流とを加算した電流とする、ことを特徴とする。
【００１８】
請求項５にかかる発明は、請求項４に記載の積分型Ａ／Ｄ変換方法において、前記キャパシタの容量値の電圧依存２次係数をαとし、前記電流回路の第２の電流の電圧依存２次係数をβとするとき、該βを前記αに等しくなるように設定したことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、高速化を実現しながら線形性が良好なＡ／Ｄ変換を実現することができるようになる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例の積分型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２】逆並列接続した２個のキャパシタの合計容量値の電圧依存性を示す特性図である。
【図３】図１の積分型Ａ／Ｄ変換器の電流源回路の構成を示す回路図である。
【図４】従来の積分型Ａ／Ｄ変換器の構成を示すブロック図である。
【図５】図４の積分型Ａ／Ｄ変換器の動作波形図である。
【図６】従来の別の積分型Ａ／Ｄ変換器の構成を示すブロック図である。
【図７】図６の積分型Ａ／Ｄ変換器の動作波形図である。
【発明を実施するための形態】
【００２１】
図１に本発明の積分型Ａ／Ｄ変換器の構成を示す。図１において、図６と同じものには同じ符号を付した。本実施例では、入力電圧Ｖｉｎを計測するためのキャパシタとして、同一の２個のキャパシタＣ１，Ｃ２を逆並列接続したキャパシタ３０を用いる。「逆並列接続」とは、キャパシタＣ１のボトム電極とキャパシタＣ２のトップ電極を接続し、キャパシタＣ１のトップ電極とキャパシタＣ２のボトム電極を接続することである。これにより、キャパシタ３０の入力電圧依存性を抑制することができる。
【００２２】
図２の（ａ）はキャパシタＣ１，Ｃ２の電圧依存係数が正の場合についての特性図、（ｂ）は負の場合についての特性図である。両キャパシタＣ１，Ｃ２のトップ電極を相互に接続しボトム電極を相互に接続した「正並列接続」では、両電極間の電位差によって容量値が大きく変動しているが、前記した「逆並列接続」では、両電極間の電位差が０Ｖ付近で変曲点を持つような容量特性となる。その合計容量Ｃは、αを入力電圧依存係数とし、電位差が０Ｖのときの合計容量をＣ０とすると、両極間の電位差がＶTop-Bottomでは、
0006445918.tif 000005
で表される。
【００２３】
また、本実施例では、キャパシタ３０の電荷を放電するための電流源回路として、入力電圧Ｖｉｎに依存性のない電流Ｉｒｅｆ１と、入力電圧Ｖｉｎに依存性のある電流Ｉｒｅｆ２を加算した電流Ｉｒｅｆ＝Ｉｒｅｆ１＋Ｉｒｅｆ２を生成する電流源回路２０を用いる。
【００２４】
図３にこの電流源回路２０の具体的な回路を示す。ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６はＮＭＯＳトランジスタ、Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６は電流源である。電流源Ｉ１，Ｉ３の電流値はＩａである。また、電流源Ｉ５の電流値は「ｍ×２Ｉａ」であり、電流源Ｉ６の電流値はＩｒｅｆ１である。
【００２５】
トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２と電流源Ｉ１，Ｉ２は第１の差動回路を構成する。トランジスタＭＰ３，ＭＰ４，ＭＮ３，ＭＮ４と電流源Ｉ３，Ｉ４は第２の差動回路を構成する。そして、この第１の差動回路と第２の差動回路は、入力信号Ｖｉｎと電圧ＶＣＭに対して交差接続され、電流二乗回路２１を構成している（例えば、特開平１１−１０２４０７参照）。
【００２６】
この電流二乗回路２１からは、トランジスタＭＮ１のドレイン電流Ｉｄ１がトランジスタＭＰ１とＭＰ６からなるカレントミラー回路によってｍ倍になって取り出され、トランジスタＭＮ３のドレイン電流Ｉｄ３がトランジスタＭＰ３とＭＰ５からなるカレントミラー回路によってｍ倍になって取り出され、それらはトランジスタＭＰ５とＭＰ６のドレインで加算される。このｍ倍の値は、トランジスタＭＰ１とＭＰ６のサイズ（Ｗ／Ｌ）比、トランジスタＭＰ３とＭＰ５のサイズ比によって、設定されている。
【００２７】
また、トランジスタＭＰ５とＭＰ６の共通ドレインのノードと接地との間には電流源Ｉ５が接続され、同じノードと電源ＶＤＤとの間には電流源Ｉ６が接続されている。そして、トランジスタＭＰ５とＭＰ６の加算ドレイン電流（＝ｍＩｄ１＋ｍＩｄ３）から電流源Ｉ５の電流（＝ｍ×２Ｉａ）を減算した電流がＩｒｅｆ２となり、さらにこの電流Ｉｒｅｆ２に電流源６の電流（＝Ｉｒｅｆ１）を加算した電流が、トランジスタＭＮ５とＭＮ６からなるカレントミラー回路によって、電流源回路２０の出力電流Ｉｒｅｆとして取り出される。
【００２８】
電流二乗回路２１によって、トランジスタＭＮ１，ＭＮ３のドレイン電流Ｉｄ１，Ｉｄ３を加算した電流（＝Ｉｄ１＋Ｉｄ２）は、電流源Ｉ１，Ｉ３の電流値がＩａであるので、
0006445918.tif 000006
となる。この電流（＝Ｉｄ１＋Ｉｄ２）はトランジスタＭＰ５，ＭＰ６で加算される際にｍ倍され、電流Ｉｒｅｆ２は、このｍ倍された電流から電流源Ｉ５の電流（＝ｍ×２Ｉａ）が減算された値であるので、
0006445918.tif 000007
となる。
【００２９】
よって、出力電流Ｉｒｅｆは、
0006445918.tif 000008
となる。ここで、
0006445918.tif 000009
とすれば、式（７）は、
0006445918.tif 000010
となる。
【００３０】
クロックＣＫの周期をＴとし、放電期間Ｔ２をカウントしたカウンタ６０のカウント値をＭとすれば、Ｔ２＝Ｔ×Ｍである。そして、式（４）と式（９）から、次の式（１０）が成立する。
0006445918.tif 000011
【００３１】
以上から、α＝βが満足させることにより、入力電圧ＶｉｎをＡ／Ｄ変換したデジタル出力ＡＤＣｏｕｔの入力電圧Ｖｉｎに対する依存性をキャンセルすることができ、積分型Ａ／Ｄ変換器の変換の線形性を改善することができることがわかる。αは固定値（プロセスに依存する）であるため、倍率ｍ、定数Ｋ、電流源Ｉ６の電流（＝Ｉｒｅｆ１）を調整することで、式（８）のβを調整して、α＝βを実現すればよい。
0006445918.tif 000012
【符号の説明】
【００３２】
１０：バッファ回路
２０：電流源回路、２１：電流二乗回路
３０：キャパシタ
４０：コンパレータ
５０：制御回路
６０：カウンタ
７０：積分回路
８０：電流源回路
【図１】
0006445918.tif 000013
【図２】
0006445918.tif 000014
【図３】
0006445918.tif 000015
【図４】
0006445918.tif 000016
【図５】
0006445918.tif 000017
【図６】
0006445918.tif 000018
【図７】
0006445918.tif 000019