(57)【特許請求の範囲】
【請求項１】
ソース電極と、ゲート電極と、ドレイン電極とを含み、前記ソース電極が背面金属に形成される高電圧ディプレッションモード半導体トランジスタと、
ソース電極と、ゲート電極と、ドレイン電極とを含む低電圧エンハンスメントモード半導体トランジスタと、
前記高電圧ディプレッションモード半導体トランジスタ及び前記低電圧エンハンスメントモード半導体トランジスタを収容するためのキャビティ体と、高圧端子と、第１の低圧端子と、第２の低圧端子とを含むケースと、
前記高電圧ディプレッションモード半導体トランジスタの前記ドレイン電極及び前記ケースの前記高圧端子を接続する回路と、前記高電圧ディプレッションモード半導体トランジスタの前記ゲート電極、前記低電圧エンハンスメントモード半導体トランジスタの前記ソース電極及び前記ケースの前記第１の低圧端子を接続する回路と、前記低電圧エンハンスメントモード半導体トランジスタの前記ゲート電極及び前記ケースの前記第２の低圧端子を接続する回路と、導電表面を有する支持片を含むカスコード回路と
を備える半導体パッケージ構造のパッケージ方法であって、
前記支持片の本体の導電表面から離れる表面に、非導電性接着剤を塗布し、該非導電性接着剤によって、前記支持片の本体の導電表面から離れる表面を前記ケースのキャビティ体の内底表面に固定し、
前記支持片の導電表面には、前記高電圧ディプレッションモード半導体トランジスタ及び前記低電圧エンハンスメントモード半導体トランジスタの底面面積及び取付位置に基づいて、導電性接着剤を塗布し、
前記高電圧ディプレッションモード半導体トランジスタの背面金属が形成された一側、及び前記低電圧エンハンスメントモード半導体トランジスタのドレイン電極が形成された一側は、前記支持片の導電表面に塗布されている導電性接着剤によって、前記支持片に固定され、
前記高電圧ディプレッションモード半導体トランジスタのドレイン電極は、第一導線を介して前記ケースの高圧端子に電気接続され、前記低電圧エンハンスメントモード半導体トランジスタのソース電極及び前記高電圧ディプレッションモード半導体トランジスタのゲート電極は、第二導線を介して電気接続された後に、該第二導線を介して前記ケースの第１の低圧端子に電気接続され、前記低電圧エンハンスメントモード半導体トランジスタのゲート電極は、第三導線を介して前記ケースの第２の低圧端子に電気接続される
ことを特徴とする半導体パッケージ構造のパッケージ方法。
【請求項２】
前記支持片は、絶縁材料で形成される本体をさらに備え、
前記導電表面は、前記本体に位置し、導電材料で形成される、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項３】
前記本体は、セラミックで形成され、
前記導電表面は、金属で形成される、ことを特徴とする請求項２に記載の半導体パッケージ構造のパッケージ方法。
【請求項４】
前記高電圧ディプレッションモード半導体トランジスタは、基板と、チャネル層と、障壁層と、ソース電極オーミック金属と、ドレイン電極と、ゲート電極と、貫通孔と、貫通孔金属と、背面金属とを備え、
前記チャネル層は、前記基板上に位置し、前記障壁層は、前記チャネル層上に位置し、前記チャネル層及び前記障壁層の界面には、二次元電子ガスが形成され、
前記ソース電極オーミック金属及びドレイン電極は、前記チャネル層上に位置し、前記ゲート電極は、前記障壁層上に位置し、
前記貫通孔は、前記ソース電極オーミック金属の背面に位置し、前記基板を通過して延伸し、
貫通孔金属は、前記貫通孔内に位置し、前記ソース電極オーミック金属に電気接続され、
背面金属は、前記基板の背面に位置し、前記貫通孔の金属に電気接続され、
前記高電圧ディプレッションモード半導体トランジスタの前記ソース電極は、前記ソース電極オーミック金属、前記貫通孔金属及び前記背面金属で共に構成される、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項５】
前記高電圧ディプレッションモード半導体トランジスタの背面金属は、前記支持片の前記導電表面に固定され、前記支持片の前記導電表面に電気接続される、ことを特徴とする請求項４に記載の半導体パッケージ構造のパッケージ方法。
【請求項６】
前記高電圧ディプレッションモード半導体トランジスタは、前記障壁層に位置するゲート誘電層及び／又は表面パッシベーション誘電層をさらに備える、ことを特徴とする請求項４に記載の半導体パッケージ構造のパッケージ方法。
【請求項７】
前記低電圧エンハンスメントモード半導体トランジスタの前記ソース電極及び前記ゲート電極は、一方側に位置し、前記ドレイン電極は、前記低電圧エンハンスメントモード半導体トランジスタの前記ソース電極及び前記ゲート電極の位置する前記一方側と異なる他方側に位置する、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項８】
前記高電圧ディプレッションモード半導体トランジスタは、窒化ガリウム半導体トランジスタであり、
前記低電圧エンハンスメントモード半導体トランジスタは、シリコン半導体電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項９】
前記低電圧エンハンスメントモード半導体トランジスタは、垂直構造を有するエンハンスメントモード半導体トランジスタである、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項１０】
前記ケースの前記高圧端子、前記第１の低圧端子及び前記第２の低圧端子の少なくとも1つは、平面方向に延伸する導電板を含む、ことを特徴とする請求項１に記載の半導体パッケージ構造のパッケージ方法。
【請求項１１】
前記低電圧エンハンスメントモード半導体トランジスタの前記ソース電極と前記高電圧ディプレッションモード半導体トランジスタの前記ゲート電極との間に直列に接続される１つ又は複数の抵抗素子をさらに備える、ことを特徴とする請求項１又は１０に記載の半導体パッケージ構造のパッケージ方法。
【請求項１２】
前記低電圧エンハンスメントモード半導体トランジスタの前記ソース電極と前記高電圧ディプレッションモード半導体トランジスタの前記ゲート電極との間に並列に接続される１つ又は複数の容量素子をさらに備える、ことを特徴とする請求項１又は１０に記載の半導体パッケージ構造のパッケージ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の技術分野に関し、特にカスコード回路に基づく半導体パッケージ構造に関する。
【背景技術】
【０００２】
現在、Ｓｉ  ＣｏｏｌＭＯＳや、Ｓｉ  ＩＧＢＴ、Ｓｉ  ＭＯＳＦＥＴなどの伝統的なシリコン素子を主に用いて、パワーエレクトロニクス素子の応用におけるトランジスタとしている。しかしながら、パワー素子技術の急速な発展に伴って、伝統的なＳｉ材料及び第２世代半導体材料に基づくパワー素子は、具体的な応用における高速や低消費電力などの差し迫った要求を満たすことができない。ＳｉＣパワー素子は、材料として優れており、業界において非常に重視されている。 同時に、近年、第３世代ワイドバンドギャップ半導体パワー素子、特に窒化ガリウムパワー素子は、徐々に研究のホットスポットとなってきており、無線周波数分野及び電力電子分野に幅広く利用されている。その理由は、一方では、窒化ガリウムが、ワイドバンドギャップ半導体材料であり、シリコン材料よりも１０倍ほどの臨界降伏電界及び対応する高耐圧特性を有していること、他方では、二次元電子ガスチャネルが、非常に小さい導通抵抗を提供できることで、スイッチの電力損失を低減することである。したがって、窒化アルミニウムガリウム／窒化ガリウムの異質構造に基づくプレーナ型トランジスタは、業界において重要な研究対象となってきている。
【０００３】
高圧パワー素子の具体的な応用において、応用システム及び動作環境の安全性を保証するために、ノーマリーオフ型素子を一般的に用いており、つまり、パワー素子のゲート電極にゼロ電圧を印加している場合、素子は電流を出力しない。しかし、窒化アルミニウムガリウム／窒化ガリウムの異質接合材料の特性のため、ディプレッションモード素子がより容易に実現される。
【０００４】
現在、ノーマリーオフ型窒化ガリウム素子を製造するために、米国特許公開第ＵＳ２０１４０１６７８２２Ａ１号に開示されるように、１つの技術案は、高電圧ディプレッションモード素子を伝統的な低電圧エンハンスメントモード素子とカスコードする。すなわち、高電圧ディプレッションモード素子のソース電極及び低電圧エンハンスメントモード素子のドレイン電極は、導線を介して電気接続され、高電圧ディプレッションモード素子のゲート電極及び低電圧エンハンスメントモード素子のソース電極は、導線を介して電気接続されて、共に半導体パッケージ構造のソース電極となる。したがって、低電圧エンハンスメントモード素子のドレイン電圧は、高電圧ディプレッションモード素子の負ゲート電圧となり、このようにして、ディプレッションモード素子のオフ操作を実現するように、必要な負バイアス電圧を自動的に提供することができる。
【０００５】
しかし、現在のカスコード技術案は、ソース電極、ドレイン電極及びゲート電極などの電極の間に導線を介して互いに接続されているため、寄生インダクタンス及び寄生抵抗が導入され、信号の切替速度が低減されることで、窒化ガリウムパワー素子の高周波及び高速特性を妨げる。そのため、カスコード回路に導入される寄生インダクタンス及び寄生抵抗を最小化させる必要がある。
【発明の概要】
【０００６】
このため、本発明の目的は、寄生インダクタンス及び寄生抵抗を最小化させる半導体パッケージ構造を提供するものである。
【０００７】
本発明の実施例によれば、半導体パッケージ構造は、ソース電極、ゲート電極及びドレイン電極を含む高電圧ディプレッションモード半導体トランジスタと、ソース電極、ゲート電極及びドレイン電極を含む低電圧エンハンスメントモード半導体トランジスタと、高電圧ディプレッションモード半導体トランジスタ及び低電圧エンハンスメントモード半導体トランジスタを収容するためのキャビティ体、高圧端子、第１の低圧端子、第２の低圧端子を含むケースと、高電圧ディプレッションモード半導体トランジスタのドレイン電極及びケースの高圧端子を接続する回路と、高電圧ディプレッションモード半導体トランジスタのゲート電極、低電圧エンハンスメントモード半導体トランジスタのソース電極及びケースの第１の低圧端子を接続する回路と、低電圧エンハンスメントモード半導体トランジスタのゲート電極及びケースの第２の低圧端子を接続する回路とを含むカスコード回路とを備える。カスコード回路は、導電表面を有する支持片をさらに備える。高電圧ディプレッションモード半導体トランジスタのソース電極及び低電圧エンハンスメントモード半導体トランジスタのドレイン電極は、支持片の導電表面に固定され、導電表面により電気接続される。導電表面から離れる支持片の一側は、ケースのキャビティ体に固定される。
【０００８】
支持片は、絶縁材料で形成される本体をさらに備えてもよく、導電表面は、本体に位置し、導電材料で形成されてもよい。本体は、セラミックで形成されてもよく、導電表面は、金属で形成されてもよい。
【０００９】
高電圧ディプレッションモード半導体トランジスタは、基板と、チャネル層と、障壁層と、ソース電極オーミック金属と、ドレイン電極と、ゲート電極と、貫通孔と、貫通孔金属と、背面金属とを備えてもよい。チャネル層は、基板に上位置し、障壁層は、チャネル層上に位置する。チャネル層及び障壁層の界面には、二次元電子ガスが形成される。ソース電極オーミック金属及びドレイン電極は、チャネル層上に位置し、ゲート電極は、障壁層上に位置する。貫通孔は、ソース電極オーミック金属の背面に位置し、基板を通過して延伸する。貫通孔金属は、貫通孔の中に位置し、ソース電極オーミック金属に電気接続される。背面金属は、基板の背面に位置し、貫通孔の金属に電気接続される。高電圧ディプレッションモード半導体トランジスタのソース電極は、ソース電極オーミック金属、貫通孔金属及び背面金属から共に構成される。
【００１０】
高電圧ディプレッションモード半導体トランジスタの背面金属は、支持片の導電表面に固定され、支持片の導電表面に電気接続されてもよい。
【００１１】
高電圧ディプレッションモード半導体トランジスタは、障壁層上に位置するゲート誘電層及び／又は表面パッシベーション誘電層をさらに備えてもよい。
【００１２】
低電圧エンハンスメントモード半導体トランジスタのソース電極及びゲート電極は、一方側に位置し、ドレイン電極は、低電圧エンハンスメントモード半導体トランジスタのソース電極及びゲート電極の位置する一方側と異なる他方側に位置する。
【００１３】
高電圧ディプレッションモード半導体トランジスタは、窒化ガリウム半導体トランジスタであってもよく、低電圧エンハンスメントモード半導体トランジスタは、シリコン半導体電界効果トランジスタであってもよい。
【００１４】
低電圧エンハンスメントモード半導体トランジスタは、垂直構造を有するエンハンスメントモード半導体トランジスタであってもよい。
【００１５】
高電圧ディプレッションモード半導体トランジスタのドレイン電極は、導線を介してケースの高圧端子に電気接続されてもよく、低電圧エンハンスメントモード半導体トランジスタのソース電極は、導線を介して高電圧ディプレッションモード半導体トランジスタのゲート電極及びケースの第１の低圧端子に電気接続されてもよく、低電圧エンハンスメントモード半導体トランジスタのゲート電極は、導線を介してケースの第２の低圧端子に電気接続されてもよい。
【００１６】
ケースの高圧端子、第１の低圧端子及び第２の低圧端子の少なくとも1つは、平面方向に延伸する導電板を含んでもよい。
【００１７】
半導体パッケージ構造は、低電圧エンハンスメントモード半導体トランジスタのソース電極と高電圧ディプレッションモード半導体トランジスタのゲート電極との間に直列に接続される１つ又は複数の抵抗素子をさらに備えてもよい。
【００１８】
半導体パッケージ構造は、低電圧エンハンスメントモード半導体トランジスタのソース電極と高電圧ディプレッションモード半導体トランジスタのゲート電極との間に並列に接続される１つ又は複数の容量素子をさらに備えてもよい。
【００１９】
高電圧ディプレッションモード半導体トランジスタのソース電極及び低電圧エンハンスメントモード半導体トランジスタのドレイン電極は、導電性接着剤により支持片の導電表面に固定されてもよい。
【００２０】
導電表面から離れる支持片の一方側は、非導電性接着剤によりケースのキャビティ体に固定されてもよい。
【００２１】
本発明の実施例によれば、高電圧ディプレッションモード半導体トランジスタを背面貫通孔の技術に基づいて形成され、つまり、貫通孔金属、背面金属及びオーミック金属をソース電極として共に用い、支持片により低電圧エンハンスメントモード半導体トランジスタのドレイン電極と電気接続するので、従来技術における導線接続を省略する。したがって、導線による寄生インダクタンス及び寄生抵抗を効果的に低減又はほぼ除去し、半導体素子の動作性能を向上することができる。なお、当該パッケージ技術は、導線の電気接続プロセスを簡略化し、半導体カスコードパッケージの効率を向上することもできる。さらに、高電圧ディプレッションモード半導体トランジスタの構造にソース電極の貫通孔金属の工程が用いられるので、大電流のソース電極の面積拡大及び支持片の更なる面積拡大により、大電流による熱の放熱面積を拡大することができる。したがって、放熱による半導体素子の動作性能低下をさらに改善する。なお、支持片によって、２種類のトランジスタの組立スペースを節約し、トランジスタの電極の間のスペースをさらに縮小し、電気接続導線の長さ短縮を部分的に実現する。寄生インダクタンス及び寄生抵抗をさらに低減するだけでなく、製造コストも低減することができる。
【００２２】
なお、ケースの端子の導電板を平面方向に延伸させることで、トランジスタの電極とケースの端子との間の電気接続導線をさらに短縮させる。したがって、パッケージプロセスによる寄生インダクタンス及び寄生抵抗をさらに低減し、半導体パッケージ構造の動作性能を向上することができる。
【００２３】
なお、高電圧ディプレッションモード半導体トランジスタのゲートと低電圧エンハンスメントモード半導体トランジスタのソース電極との間に抵抗素子が直列に接続され又は容量素子が並列に接続されることで、電気ノイズ及び電磁干渉を低減し、ゲート電極の駆動故障を防止し、半導体トランジスタの動作信頼性を高める。
【図面の簡単な説明】
【００２４】
以下、本発明の実施例又は先行技術の技術案をさらに明瞭に説明するために、実施例又は先行技術の説明に用いられている図面について簡単に紹介する。明らかに、後述の図面は、本発明の実施例を説明するものに過ぎず、当業者は、創造的な活動をしない前提で、提供された図面に基づいて他の図面を得ることもできる。
【００２５】
【図１】図１は、本発明の第１実施例に係る半導体パッケージ構造の模式図である。
【図２】図２は、本発明の第１実施例に係る典型的な高電圧ディプレッションモード半導体トランジスタの構造模式図である。
【図３Ａ−３Ｃ】図３Ａ〜３Ｃは、本発明の第１実施例に係るトランジスタの固定プロセスの模式図である。
【図４Ａ】図４Ａは、本発明の第１実施例に係る半導体パッケージ構造に対応するインダクタンス分布図である。
【図４Ｂ】図４Ｂは、比較ための従来技術の半導体パッケージ構造に対応するインダクタンス分布図である。
【図５Ａ】図５Ａは、本発明の第２実施例に係る半導体パッケージ構造の模式図である。
【図５Ｂ】図５Ｂは、本発明の第３実施例に係る半導体パッケージ構造の模式図である。
【図５Ｃ】図５Ｃは、本発明の第４実施例に係る半導体パッケージ構造の模式図である。
【発明を実施するための形態】
【００２６】
以下、図面に示された具体的な実施形態を参照しながら、本発明について詳細に説明する。しかし、これらの実施形態は、本発明を限定するものではなく、当業者がこれらの実施形態に基づいて実施し得る構造、方法又は機能の変更は、全て本発明の範囲に含まれる。
【００２７】
以下、図１〜４Ｂを参照して、本発明の第１実施例について説明する。
【００２８】
図１は、本発明の第１実施例に係るカスコード回路に基づく半導体パッケージ構造を示す。図１に示すように、当該半導体パッケージ構造３００は、高電圧ディプレッションモード半導体トランジスタ３０４と、低電圧エンハンスメントモード半導体トランジスタ３２０と、ケース３０１と、カスコード回路とを備える。
【００２９】
ケース３０１は、高電圧ディプレッションモード半導体トランジスタ３０４及び低電圧エンハンスメントモード半導体トランジスタ３２０を収容するためのキャビティ体３０１−１（図３Ａに示すように）を備え、キャビティ体３０１−１の側壁に形成された高圧端子３０３、第１の低圧端子３３０及び第２の低圧端子３３１をさらに備える。この実施例において、ケース３０１は、従来技術における任意のケースであってもよく、本発明において限定されない。
【００３０】
低電圧エンハンスメントモード半導体トランジスタ３２０は、シリコン半導体電界効果トランジスタであってもよく、本実施例において垂直構造を有する低電圧エンハンスメントモード半導体トランジスタであることが好ましい。低電圧エンハンスメントモード半導体トランジスタ３２０は、ソース電極３０８と、ドレイン電極３０９と、ゲート電極３１０とを備える。ソース電極３０８及びゲート電極３１０は、同じ側に位置し、つまり、後述の支持片３０２から離れる一側に位置する。ドレイン電極３０９は、ソース電極３０８及びゲート電極３１０に対する反対側に位置し、つまり、支持片３０２に対向する側に位置する。
【００３１】
高電圧ディプレッションモード半導体トランジスタ３０４は、窒化ガリウム半導体トランジスタであってもよく、他の半導体材料で形成される高圧半導体トランジスタであってもよい。以下、図２を参照しながら、高電圧ディプレッションモード半導体トランジスタ３０４の詳細な構成について説明する。
【００３２】
図２は、本発明の第１実施例に係る高電圧ディプレッションモード半導体トランジスタ構造模式図である。図２に示すように、高電圧ディプレッションモード半導体トランジスタ３０４は、基板４０１と、基板４０１上に位置するチャネル層４０２と、チャネル層４０２上に位置する障壁層４０５と、チャネル層４０２上に位置するソース電極オーミック金属４０４−１及びドレイン電極３０５と、障壁層４０５上に位置するゲート電極３０７を備える。チャネル層４０２及び障壁層４０５の界面には、二次元電子ガス４０３が形成される。
【００３３】
この実施例において、高電圧ディプレッションモード半導体トランジスタ３０４は、貫通孔４０９と、貫通孔金属４１０と、背面金属４１１とをさらに備える。貫通孔４０９は、ソース電極オーミック金属４０４−１の背面に位置し、基板４０１を通過して延伸し、つまり、基板４０１に対向するソース電極オーミック金属４０４−１の一側から、基板４０１に向かって、チャネル層４０２から離れる基板４０１の一側に延伸する。貫通孔金属４１０は、貫通孔４０９内に位置し、ソース電極オーミック金属４０４−１と電気接続する。背面金属４１１は、基板４０１の背面に位置し、つまり、チャネル層４０２から離れる基板４０１の一側に位置し、貫通孔金属４１０と電気接続する。このようにして、ソース電極オーミック金属４０４−１、貫通孔金属４１０及び背面金属４１１は、高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６を共に構成する。
【００３４】
図２に示すように、好ましくは、障壁層４０５には、ゲート誘電層４０７及び表面パッシベーション誘電層４０６がさらに覆われる。ゲート誘電層４０７は、高電圧ディプレッションモード半導体トランジスタ３０４のゲート電極３０７の下方におけるチャネル内の二次元電子ガス４０３の制御電圧を調節し、半導体素子のゲート電極の閾値電圧を調節することに主に用いられ、同時に、ゲート電極金属の下方材料の界面を改善し、ゲート電極の漏電を低減することに用いられる。表面パッシベーション誘電層４０６は、材料表面の表面状態濃度を低減し、トランジスタにおける電流コラプス現象を効果的に抑制又は低減することができる。当業者は、ゲート誘電層４０７及び表面パッシベーション誘電層４０６の一方又は両方を省略することができることを理解するであろう。
【００３５】
図１に戻り、この実施例において、カスコード回路は、支持片３０２を備える。同時に、本発明の第１実施例に係るトランジスタの固定プロセスを示す図３Ａ〜３Ｃを参照し、特に図３Ａを参照し、この実施例において、支持片３０２は、全体的に１つの薄片構造であり、本体３０２−２と、本体３０２−２に位置する導電表面３０２−1とを備える。本体３０２−２は、セラミックなどの絶縁材料で形成されるが、本発明において限定されず、任意の絶縁材料で形成されてもよい。本体３０２−２に位置する導電表面３０２−1は、低い抵抗率の導電材料で形成され、例えば銅（Ｃｕ）や金（Ａｕ）などの金属で形成されるが、本発明において限定されず、任意の導電材料で形成されてもよい。導電表面３０２−1は、塗布方式又は電気めっき方式によって、本体３０２−２に形成されることができる。
【００３６】
この実施例において、支持片３０２は全体的に１つの薄片構造であるが、本発明において限定されず、支持片３０２の形状及び寸法は、ケース３０１のキャビティ体の寸法と高電圧ディプレッションモード半導体トランジスタ３０４及び低電圧エンハンスメントモード半導体トランジスタ３２０の面積とによって、决定されることができる。
【００３７】
この実施例において、カスコード回路は、高電圧ディプレッションモード半導体トランジスタ３０４のドレイン電極３０５及びケース３０１の高圧端子３０３を接続する回路と、低電圧エンハンスメントモード半導体トランジスタ３２０のソース電極３０８、高電圧ディプレッションモード半導体トランジスタ３０４のゲート電極３０７及びケース３０１の第１の低圧端子３３０を接続する回路と、低電圧エンハンスメントモード半導体トランジスタ３２０のゲート電極３１０及びケース３０１の第２の低圧端子３３１を接続する回路とを備える。
【００３８】
例えば、高電圧ディプレッションモード半導体トランジスタ３０４のドレイン電極３０５は、導線３１１を介してケース３０１の高圧端子３０３に電気接続され、低電圧エンハンスメントモード半導体トランジスタ３２０のソース電極３０８及び高電圧ディプレッションモード半導体トランジスタ３０４のゲート電極３０７は、導線３９０を介して電気接続された後に、導線３９０を介してケース３０１の第１の低圧端子３３０に電気接続され、低電圧エンハンスメントモード半導体トランジスタ３２０のゲート電極３１０は、導線３８０を介してケース３０１の第２の低圧端子３３１に電気接続される。ここで、導線３１１、３９０、３８０及び上述の支持片３０２は、本発明のカスコード回路を共に構成する。
【００３９】
以下、図３Ａ〜３Ｃを参照し、本発明の第１実施例のトランジスタの固定プロセスについて説明する。
【００４０】
まず、図３Ａに示すように、支持片３０２の本体３０２−２の底表面に、つまり導電表面３０２−1から離れる表面に、非導電性接着剤３５０を塗布し、次に、非導電性接着剤３５０によって、支持片３０２の本体３０２−２の底表面をケース３０１のキャビティ体の内底表面に固定し、同時に、支持片３０２及びケース３０１の任意の箇所が分離されて絶縁されることを保証する。もちろん、当業者は、ケース３０１のキャビティ体の内底表面に非導電性接着剤３５０を塗布してから支持片３０２を固定することを理解するであろう。ここで、非導電性接着剤３５０は、従来の任意の非導電性接着剤であってもよい。
【００４１】
続いて、図３Ｂに示すように、支持片３０２の導電表面３０２−1には、高電圧ディプレッションモード半導体トランジスタ３０４及び低電圧エンハンスメントモード半導体トランジスタ３２０の底面面積及び所定の取付位置に基づいて、導電性接着剤３６０を塗布する。ここで、導電性接着剤３６０は、従来の任意の導電性接着剤であってもよい。好ましくは、導電性接着剤３６０は、高い伝熱性を有する。
【００４２】
続いて、図３Ｃに示すように、高電圧ディプレッションモード半導体トランジスタ３０４の底面、つまり背面金属４１１が形成された一側、及び低電圧エンハンスメントモード半導体トランジスタ３２０の底面、つまりドレイン電極３０９が形成された一側は、支持片３０２の導電表面３０２−１に塗布されている導電性接着剤３６０によって、同じ支持片３０２に固定される。すなわち、高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６及び低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９は、従来技術のように導線を介して電気接続されているのではなく、同じ支持片３０２により電気接続される。したがって、導線による寄生抵抗及び寄生インダクタンスをほぼ除去し、もしくは高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６と低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９との間の寄生抵抗及び寄生インダクタンスを最小化することができる。
【００４３】
最後には、図示されていないが、高電圧ディプレッションモード半導体トランジスタ３０４のドレイン電極３０５は、導線３１１を介してケース３０１の高圧端子３０３に電気接続され、低電圧エンハンスメントモード半導体トランジスタ３２０のソース電極３０８及び高電圧ディプレッションモード半導体トランジスタ３０４のゲート電極３０７は、導線３９０を介して電気接続された後に、導線３９０を介してケース３０１の第１の低圧端子３３０に電気接続され、低電圧エンハンスメントモード半導体トランジスタ３２０のゲート電極３１０は、導線３８０を介してケース３０１の第２の低圧端子３３１に電気接続される。このプロセスは、従来技術の組み立てプロセスと類似するので、詳細な説明は省略する。
【００４４】
組み立てた半導体パッケージ構造において、低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電圧ＶＤＳが高電圧ディプレッションモード半導体トランジスタ３０４の負ゲート電圧ＶＧＳとなるので、高電圧ディプレッションモード半導体トランジスタ３０４のオフ操作を実現するように、必要な負バイアス電圧を自動的に提供する。
【００４５】
この実施例において、高電圧ディプレッションモード半導体トランジスタ３０４の構造を背面貫通孔の技術に基づいて形成し、つまり貫通孔金属、背面金属及びオーミック金属をソース電極３０６として共に用い、支持片３０２によって低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９と電気接続するので、従来技術における導線接続を省略する。したがって、導線による寄生インダクタンス及び寄生抵抗を効果的に低減又はほぼ除去し、半導体素子の動作性能を向上する。
【００４６】
なお、当該パッケージ技術は、導線の電気接続プロセスを簡略化し、半導体カスコードパッケージの効率を向上することもできる。
【００４７】
さらに、高電圧ディプレッションモード半導体トランジスタ３０４の構造にソース電極の貫通孔金属の工程が用いられるので、大電流のソース電極３０６の面積拡大及び支持片３０２の更なる面積拡大により、大電流による熱の放熱面積を拡大する。したがって、放熱による半導体素子の動作性能低下をさらに改善する。
【００４８】
なお、支持片３０２によって、２種類のトランジスタの組立スペースを節約し、トランジスの電極の間のスペースを縮小し、電気接続導線の長さ短縮を部分的に実現する。寄生インダクタンス及び寄生抵抗をさらに低減するだけでなく、製造コストも低減することができる。
【００４９】
以下、図４Ａ、４Ｂを参照しながら、本発明により寄生インダクタンスの低減における効果をさらに比較する。
【００５０】
図４Ａは、本発明の第１実施例に係るカスコード回路のインダクタンス分布図を示す。図４Ｂは、比較ための従来技術の半導体パッケージ構造に対応するインダクタンス分布図を示す。
【００５１】
図４Ａに示すカスコード回路の寄生インダクタンス分布は、本発明に係る半導体パッケージ構造に基づく。図４Ａ、４Ｂでは、ＬＳ、ＬＤ及びＬＧは半導体パッケージ構造のソース端子、ドレイン端子及びゲート端子のインダクタンスをそれぞれ表し、Ｌｉｎｔ１は高電圧ディプレッションモード半導体トランジスタのソース電極と低電圧エンハンスメントモード半導体トランジスタのドレイン電極との間の寄生インダクタンスを表し、Ｌｉｎｔ２'及びＬｉｎｔ２はこの実施例及び従来技術のパッケージ構造のソース電極と高電圧ディプレッションモード半導体トランジスタのゲート電極との間の寄生インダクタンスを表し、Ｌｉｎｔ３'及びＬｉｎｔ３はこの実施例及び従来技術のパッケージ構造のソース電極と低電圧エンハンスメントモード半導体トランジスタのゲート電極との間の寄生インダクタンスを表す。
【００５２】
図４Ａ及び図４Ｂの比較からわかるように、導線ではなく、支持片３０２を用いて高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６及び低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９を接続するので、高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６と低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９の寄生インダクタンスは、ゼロ又はほぼゼロとなる。したがって、高電圧ディプレッションモード半導体トランジスタ３０４のソース電極３０６と低電圧エンハンスメントモード半導体トランジスタ３２０のドレイン電極３０９との間の寄生インダクタンスＬｉｎｔ１及び寄生抵抗を効果的に抑制することができる。
【００５３】
同様に、上記のように、支持片３０２を用いることで、本発明に係るカスコードパッケージの電気接続方式は、高電圧ディプレッションモード半導体トランジスタ３０４、低電圧エンハンスメントモード半導体トランジスタ３２０及びケースのピンにおいて電気導線接続される電極の間の空間距離をさらに減少させ、そして、電気導線接続の長さを縮小させることができる。このように、パッケージ半導体素子のソース電極３３０と高電圧ディプレッションモード半導体トランジスタ３０４のゲート電極３０７との間の寄生インダクタンスＬｉｎｔ２'（Ｌｉｎｔ２'＜Ｌｉｎｔ２）、及びパッケージ半導体素子のソース電極３３０と低電圧エンハンスメントモード半導体トランジスタ３２０のソース電極３０８との間の寄生インダクタンスＬｉｎｔ３'（Ｌｉｎｔ３'＜Ｌｉｎｔ３）をさらに低減することができる。
【００５４】
以下、図５Ａを参照しながら、本発明の第２実施例について説明する。
【００５５】
図５Ａは、本発明の第２実施例に係るカスコード回路に基づく半導体パッケージ構造を示す。図５Ａに示すように、第１実施例に対して、第２実施例による半導体パッケージ構造５００ａは、第１実施例に基づいて、ケース５０１の高圧端子５０３、第１の低圧端子５３０及び第２の低圧端子５３１の導電板を平面方向（平行方向であり、つまりケース５０１のキャビティ体の底表面に平行する方向である）に延伸させる。しかし、本発明において限定されず、ケース５０１の高圧端子５０３、第１の低圧端子５３０及び第２の低圧端子５３１の一方又は両方は、延伸する導電板を有してもよい。
【００５６】
高電圧ディプレッションモード半導体トランジスタ５０４のドレイン電極５０５は、導線５１１を介してケース５０１の高圧端子５０３に電気接続され、高電圧ディプレッションモード半導体トランジスタ５０４のゲート電極５０７及び低電圧エンハンスメントモード半導体トランジスタ５２０のソース電極５０８は、導線５９０を介して電気接続された後に、ケース５０１の第１の低圧端子５３０に電気接続され、高電圧ディプレッションモード半導体トランジスタ５０４のソース電極５０６は、支持片５０２を介して低電圧エンハンスメントモード半導体トランジスタ５２０のドレイン電極５０９に電気接続され、低電圧エンハンスメントモード半導体トランジスタ５２０のゲート電極５１０は、導線５８０を介してケース５０１の第２の低圧端子５３１に電気接続される。
【００５７】
上述の相違のほかには、第２実施例は、第１実施例と同じなので、重複説明を省略する。
【００５８】
本発明の第１実施例によるカスコード回路と比較すると、ケース５０１の端子５０３、５３０及び５３１の導電板を平面方向に延伸させることで、トランジスタの電極とケースの端子との間の電気接続導線がさらに短縮される。したがって、パッケージプロセスによる寄生インダクタンス及び寄生抵抗をさらに低減し、半導体パッケージ構造の動作性能を向上することができる。
【００５９】
以下、図５Ｂを参照しながら、本発明の第３実施例について説明する。
【００６０】
図５Ｂは、本発明の第３実施例に係るカスコード回路に基づく半導体パッケージ構造を示す。図５Ｂに示すように、第２実施例に対して、第３実施例による半導体パッケージ構造５００ｂには、高電圧ディプレッションモード半導体トランジスタ５０４のゲート電極５０７及び低電圧エンハンスメントモード半導体トランジスタ５２０のソース電極５０８は、直列に接続される１つ又は複数の抵抗素子５２４によって電気接続される。
【００６１】
上述の相違のほかには、第３実施例は、第２実施例と同じなので、重複説明を省略する。
【００６２】
本発明の第１実施例及び第２実施例によるカスコード回路を比較すると、抵抗素子５２４を用いるので、所定の入力電圧を提供する場合、増加される抵抗は、信号変換速度を制限し、電気ノイズ及び電磁干渉を低減し、ゲート電極の駆動故障を防止し、半導体パッケージ構造の信頼性を高める。
【００６３】
以下、図５Ｃを参照しながら、本発明の第４実施例について説明する。
【００６４】
図５Ｃは、本発明の第４実施例によるカスコード回路に基づく半導体パッケージ構造を示す。図５Ｃに示すように、第２実施例に対して、高電圧ディプレッションモード半導体トランジスタ５０４のゲート電極５０７と低電圧エンハンスメントモード半導体トランジスタ５２０のソース電極５０８との間には、１つ又は複数の容量素子５２５が並列に接続される。
【００６５】
上述の相違のほかには、第４実施例は、第２実施例と同じなので、重複説明を省略する。
【００６６】
本発明の第１実施例及び第２実施例によるカスコード回路を比較すると、容量素子を用いるので、所定の入力電圧を提供した後、添加される容量は、電気ノイズ及び電磁干渉を効果的に低減し、ゲート電極の駆動故障を防止し、半導体パッケージ構造の信頼性を高める。
【００６７】
以上において第２実施例に基づいて第３実施例及び第４実施例を説明したが、当業者は、第３実施例及び第４実施例が第１実施例に基づいて形成され、つまり、ケースの端子の導電板の延伸を必要とせず、半導体パッケージ構造に抵抗素子又は容量素子を用いてもよいことを理解するであろう。
【００６８】
本発明は、上述の例示した実施例の詳細に限定されるものではなく、本発明の趣旨又は基本的な特徴を逸脱しない範囲で他の具体的な形態により実現されることができることは、当業者には明らかであろう。したがって、どの視点から見ても、上述の実施例は、例示的なものに過ぎず、本発明を制限するものではない。本発明の範囲は、明細書ではなく、請求の範囲により決定される。したがって、請求項の均等物の意味及び範囲に入る全ての変更は、本発明の範囲に含まれることが意図されている。請求項における参照符号は、請求項を限定するものと解釈されるべきではない。
【００６９】
なお、本明細書が実施形態により説明されたが、各実施形態が１つの独立の技術案のみを含むことではないことは理解されるべきである。当業者は、明確にするために上述の方式で明細書を説明したが、明細書を全体として、各実施例の技術案が組み合わせられることで他の実施形態を形成することと理解すべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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