(57)【特許請求の範囲】
【請求項１】
第１の構成可能ゲートバイアス電圧に結合された第１のカスコードトランジスタと、
第２の構成可能ゲートバイアス電圧に結合された第２のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備える、並列に結合された少なくとも２つの増幅器を備える装置であって、
ここにおいて、前記第１の構成可能ゲートバイアス電圧は、そのような増幅器がオフにされ、前記少なくとも２つの増幅器のうちの少なくとももう１つがオンにされたときに、第１のターンオフ電圧に設定され、前記第１のターンオフ電圧は、前記第１のカスコードトランジスタのドレインゲート間電圧が、前記第１のカスコードトランジスタのゲート電圧を接地した場合のドレインゲート間電圧より低くなるように選択され、
前記少なくとも２つの増幅器のうちの１つがオフにされたときに、前記第２の構成可能ゲートバイアス電圧は、接地に設定される、装置。
【請求項２】
前記少なくとも２つの増幅器のサブセットが、前記少なくとも２つの増幅器の複合利得を調整するために選択的にオンまたはオフにされるように構成可能である、請求項１に記載の装置。
【請求項３】
並列に接続された少なくとも２つの増幅器を備え、各増幅器が、
入力トランジスタと、
第１のカスコードトランジスタと、
第２のカスコードトランジスタと、
そのような増幅器がオフにされ、前記少なくとも２つの増幅器のうちの少なくとももう１つがオンにされたときに前記増幅器の前記第１のカスコードトランジスタを第１のターンオフ電圧でバイアスするための手段と、
を備える、装置であって、
前記装置は、前記増幅器がオフにされたときに前記第２のカスコードトランジスタを接地電圧でバイアスするための手段をさらに備える、装置。
【請求項４】
前記第１のカスコードトランジスタのドレインがＤＣ電源電圧に結合され、ここにおいて、前記第１のターンオフ電圧が前記ＤＣ電源電圧の１／２よりも大きい、請求項３に記載の装置。
【請求項５】
増幅器がオンにされたときに前記増幅器の第１のカスコードトランジスタのための第１のターンオンゲートバイアス電圧を生成することと、前記第１のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第１のカスコードトランジスタのための第１のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第２のカスコードトランジスタのための第２のターンオンゲートバイアス電圧を生成することと、前記第２のカスコードトランジスタのドレインが前記第１のカスコードトランジスタのソースに結合され、前記第２のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第２のカスコードトランジスタのための第２のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第１のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第１のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第１の電圧に設定され、ここにおいて、前記第２のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、対応する前記増幅器がオフにされたときに前記第１および第２のカスコードトランジスタの各々のゲートをＡＣ接地から選択的に分離することをさらに備える、方法。
【請求項６】
増幅器がオンにされたときに前記増幅器の第１のカスコードトランジスタのための第１のターンオンゲートバイアス電圧を生成することと、前記第１のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第１のカスコードトランジスタのための第１のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第２のカスコードトランジスタのための第２のターンオンゲートバイアス電圧を生成することと、前記第２のカスコードトランジスタのドレインが前記第１のカスコードトランジスタのソースに結合され、前記第２のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第２のカスコードトランジスタのための第２のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第１のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第１のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第１の電圧に設定され、ここにおいて、前記第２のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、前記増幅器がオンにされたときに前記増幅器の第３のカスコードトランジスタのための第３のターンオンゲートバイアス電圧を生成することと、前記第３のカスコードトランジスタのドレインが前記第１のカスコードトランジスタの前記ソースに結合され、前記第３のカスコードトランジスタの前記ソースが前記第２のカスコードトランジスタの前記ドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第３のカスコードトランジスタのための第３のターンオフゲートバイアス電圧を生成することと、前記第３のターンオフゲートバイアス電圧が接地と前記第１のターンオフゲートバイアス電圧との間の電圧に対応する、をさらに備える、方法。
【請求項７】
前記対応する増幅器がオフにされたときに前記第３のカスコードトランジスタのゲートをＡＣ接地から選択的に分離することをさらに備える、請求項６に記載の方法。
【請求項８】
増幅器がオンにされたときに前記増幅器の第１のカスコードトランジスタのための第１のターンオンゲートバイアス電圧を生成することと、前記第１のカスコードトランジスタのドレインが出力電圧に結合され、
前記増幅器がオフにされたときに前記増幅器の前記第１のカスコードトランジスタのための第１のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第２のカスコードトランジスタのための第２のターンオンゲートバイアス電圧を生成することと、前記第２のカスコードトランジスタのドレインが前記第１のカスコードトランジスタのソースに結合され、前記第２のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタの前記ドレインに結合され、
前記増幅器がオフにされたときに前記増幅器の前記第２のカスコードトランジスタのための第２のターンオフゲートバイアス電圧を生成することとを備える方法であって、
ここにおいて、前記第１のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第１のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第１の電圧に設定され、ここにおいて、前記第２のターンオフゲートバイアス電圧が接地である方法であり、
前記方法は、複数の増幅器のサブセットをオンまたはオフにすることによって複合増幅器の利得を選択することをさらに備え、各増幅器が、第１のカスコードトランジスタと、第２のカスコードトランジスタと、入力トランジスタとを備える、方法。
【請求項９】
並列に結合された少なくとも２つの増幅器を使用して信号を増幅することと、各増幅器は、第１の構成可能ゲートバイアス電圧に結合された第１のカスコードトランジスタ、第２の構成可能ゲートバイアス電圧に結合された第２のカスコードトランジスタ、および入力電圧に結合された入力トランジスタを備え、前記第１の構成可能ゲートバイアス電圧を第１のターンオフ電圧に設定することによって前記少なくとも２つの増幅器のうちの１つをオフにする一方、前記少なくとも２つの増幅器のうちの少なくとももう１つをオンにし、前記オフにすることは、前記第２の構成可能ゲートバイアス電圧を接地に設定することを備え、
前記第１のターンオフ電圧に設定される場合の前記第１のカスコードトランジスタのドレインゲート間電圧は、前記第１のカスコードトランジスタのゲート電圧を接地した場合のドレインゲート間電圧より低い、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、調整可能利得をもつ増幅器を提供するための技法に関する。
【背景技術】
【０００２】
[0002]調整可能利得をもつ増幅器は、一般に、多くのタイプの回路において、たとえば、ワイヤレス媒体を介した送信のために信号を増幅するための電力増幅器を含むワイヤレストランシーバにおいて、利用される。調整可能利得を与えるために、並列に結合された複数の個々の増幅器を使用して複合増幅器（composite amplifier）が実装され得、複数の増幅器の各々が、複合増幅器の有効サイズを変化させるためにオンまたはオフにされ得る。一般的な増幅器トポロジーは、入力トランジスタが少なくとも２つのカスコードトランジスタに結合された、マルチスタックカスコード回路（multi-stacked cascode circuit）である。マルチスタックカスコード回路トポロジーを採用する増幅器をオフにするために、カスコードトランジスタのゲートバイアス電圧が、増幅器を通るＤＣバイアス電流をオフにするために接地され得る。
【０００３】
[0003]このようにしてゲートバイアス電圧を接地することの欠点は、選択された増幅器が効果的にオフにされ得るが、オフにされたカスコードトランジスタの端子の両端間に大きい電圧降下が依然として現れ得ることである。これは、依然としてオンにされている複合増幅器中の他の増幅器の動作によるものであり、これは、依然として出力ノードを駆動し得る。場合によっては、大きい電圧降下は、オフにされたデバイスの破壊限界（breakdown limit）を超え、それにより複合増幅器回路の故障率および／またはコストを望ましくなく増加させ得る。
【０００４】
[0004]増幅器の利得を調整するための改善された技法を提供することが望ましいであろう。
【図面の簡単な説明】
【０００５】
【図１】[0005]本開示の技法が実装され得るワイヤレス通信デバイスの設計のブロック図。
【図２】[0006]調整可能利得を有する増幅器の従来技術実装形態を示す図。
【図３】[0007]調整可能利得を有する複合増幅器を生成するために組み合わされた複数の並列結合増幅器の特定の実装形態を示す図。
【図４】[0008]複合増幅器が調整可能利得を有し得るように、マルチカスコード（multi-cascode）増幅器のうちの１つがそれによってオフにされる、例示的な技法を示す図。
【図５】[0009]本開示による、デバイスをオンまたはオフにするようにマルチカスコード増幅器を構成するための技法の例示的な実施形態を示す図。
【図６】[0010]図５における回路のためのターンオフ電圧の例を示す図。
【図７】[0011]増幅器５１０．ｍがオンであるのかオフであるのかに応じて、ＡＣ結合キャパシタＣ１．ｍ、Ｃ２．ｍが選択的に接地から結合または分離される、本開示の代替の例示的な実施形態を示す図。
【図８】[0012]本開示のターンオフ電圧バイアス技法と切替え可能キャパシタ技法が組み合わされた、本開示による、２カスコード増幅器の例示的な実施形態を示す図。
【図９】[0013]複数の増幅器が並列に結合された、調整可能利得増幅器の例示的な実施形態を示す図。
【図１０】[0014]本開示による方法の例示的な実施形態を示す図。
【発明を実施するための形態】
【０００６】
[0015]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈されるべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるように与えられる。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わされるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者は諒解されたい。たとえば、本明細書に記載の態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載の本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。
【０００７】
[0016]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る例示的な様態のみを表すものではない。この説明全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な態様よりも好ましいまたは有利であると解釈されるべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実施するように構成されたエンティティを示すために互換的に使用され得る。
【０００８】
[0017]図１に、本開示の技法が実装され得るワイヤレス通信デバイス１００の設計のブロック図を示す。図１は例示的なトランシーバ設計を示している。概して、送信機および受信機中の信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実施され得る。これらの回路ブロックは、図１に示された構成とは異なって構成され得る。さらに、図１に示されていない他の回路ブロックも、送信機および受信機において信号を調整するために使用され得る。別段に記載されていない限り、図１、または図面における他の図におけるいかなる信号も、シングルエンドまたは差分のいずれかであり得る。また、図１中のいくつかの回路ブロックが省略され得る。
【０００９】
[0018]図１に示された設計では、ワイヤレスデバイス１００は、トランシーバ１２０とデータプロセッサ１１０とを含む。データプロセッサ１１０は、データとプログラムコードとを記憶するためのメモリ（図示せず）を含み得る。トランシーバ１２０は、双方向通信をサポートする送信機１３０と受信機１５０とを含む。概して、ワイヤレスデバイス１００は、任意の数の通信システムおよび周波数帯域のための任意の数の送信機および／または受信機を含み得る。トランシーバ１２０の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。
【００１０】
[0019]送信機または受信機が、スーパーヘテロダインアーキテクチャまたは直接変換アーキテクチャを用いて実装され得る。スーパーヘテロダインアーキテクチャでは、信号が、複数の段において無線周波数（ＲＦ）とベースバンドとの間で、たとえば、ある段ではＲＦから中間周波数（ＩＦ）に、次いで受信機のための別の段ではＩＦからベースバンドに、周波数変換される。直接変換アーキテクチャでは、信号が、１つの段においてＲＦとベースバンドとの間で周波数変換される。スーパーヘテロダインアーキテクチャと直接変換アーキテクチャは、異なる回路ブロックを使用し、および／または異なる要件を有し得る。図１に示された設計では、送信機１３０および受信機１５０は、直接変換アーキテクチャを用いて実装される。
【００１１】
[0020]送信経路では、データプロセッサ１１０は、送信されるべきデータを処理し、送信機１３０にＩおよびＱアナログ出力信号を与える。図示の例示的な実施形態では、データプロセッサ１１０は、さらなる処理のために、データプロセッサ１１０によって生成されたデジタル信号をＩおよびＱアナログ出力信号、たとえば、ＩおよびＱ出力電流に変換するための、デジタルアナログ変換器（ＤＡＣ）１１４ａおよび１１４ｂを含む。
【００１２】
[0021]送信機１３０内で、低域フィルタ１３２ａおよび１３２ｂが、それぞれＩおよびＱアナログ出力信号をフィルタ処理して、前のデジタルアナログ変換によって生じた不要な画像を除去する。増幅器（アンプ）１３４ａおよび１３４ｂが、それぞれ低域フィルタ１３２ａおよび１３２ｂからの信号を増幅し、ＩおよびＱベースバンド信号を与える。アップコンバータ１４０が、送信（ＴＸ）局部発振（ＬＯ）信号生成器１９０からのＩおよびＱ  ＴＸ  ＬＯ信号とともにＩおよびＱベースバンド信号をアップコンバートし、アップコンバートされた信号を与える。フィルタ１４２が、アップコンバートされた信号をフィルタ処理して、周波数アップコンバージョンによって生じた不要な画像、ならびに受信周波数帯域における雑音を除去する。電力増幅器（ＰＡ）１４４が、フィルタ１４２からの信号を増幅して、所望の出力電力レベルを取得し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、アンテナ１４８を介して送信される。
【００１３】
[0022]例示的な実施形態では、ＰＡ１４４は本開示の技法を使用して設計され得る。たとえば、ＰＡ１４４は調整可能利得を与えられ得、ＰＡ１４４中のバイアス電圧および／または１つまたは複数の切替え可能キャパシタが本開示の技法に従って与えられ得る。ただし、本明細書で開示する技法は、図１に示されたような電力増幅器での実装形態に制限される必要がなく、概して、何らかのシステム中の増幅器、たとえば、オーディオ増幅器または他のタイプの増幅器を設計するために適用され得ることに留意されたい。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００１４】
[0023]受信経路では、アンテナ１４８は、基地局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサまたはスイッチ１４６を通してルーティングされ、低雑音増幅器（ＬＮＡ）１５２に与えられる。受信ＲＦ信号は、ＬＮＡ１５２によって増幅され、フィルタ１５４によってフィルタ処理されて、望ましいＲＦ入力信号が取得される。ダウンコンバージョンミキサ１６１ａおよび１６１ｂが、フィルタ１５４の出力を受信（ＲＸ）ＬＯ信号生成器１８０からのＩおよびＱ  ＲＸ  ＬＯ信号（すなわち、ＬＯ＿ＩおよびＬＯ＿Ｑ）と混合して、ＩおよびＱベースバンド信号を生成する。ＩおよびＱベースバンド信号は、増幅器１６２ａおよび１６２ｂによって増幅され、さらに低域フィルタ１６４ａおよび１６４ｂによってフィルタ処理されて、ＩおよびＱアナログ入力信号が取得され、ＩおよびＱアナログ入力信号はデータプロセッサ１１０に与えられる。図示の例示的な実施形態では、データプロセッサ１１０は、アナログ入力信号を、データプロセッサ１１０によってさらに処理されるべきデジタル信号に変換するためのアナログデジタル変換器（ＡＤＣ）１１６ａおよび１１６ｂを含む。
【００１５】
[0024]ＴＸ  ＬＯ信号生成器１９０は、周波数アップコンバージョンのために使用されるＩおよびＱ  ＴＸ  ＬＯ信号を生成する。ＲＸ  ＬＯ信号生成器１８０は、周波数ダウンコンバージョンのために使用されるＩおよびＱ  ＲＸ  ＬＯ信号を生成する。各ＬＯ信号は、特定の基本周波数をもつ周期信号である。ＰＬＬ１９２が、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１９０からのＴＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。同様に、ＰＬＬ１８２が、データプロセッサ１１０からタイミング情報を受信し、ＬＯ信号生成器１８０からのＲＸ  ＬＯ信号の周波数および／または位相を調整するために使用される制御信号を生成する。
【００１６】
[0025]図２に、調整可能利得を有する増幅器の従来技術実装形態２０１を示す。図２では、増幅器２０１が、出力電圧ＯＵＴを生成するために入力電圧ＩＮを増幅するために与えられる。いくつかの実装形態では、増幅器２０１は、たとえば、図１における要素１４４に関して説明したように、たとえば、通信媒体を介した送信のために信号を増幅するように構成された無線周波数（ＲＦ）電力増幅器（ＰＡ）であり得る。効率を最適化するために、増幅器２０１は、たとえば、変動するチャネル状態に基づいて必要とされ得るように、複数の利得モードで与えられ得る。特に、第１のまたは高利得モードでは、増幅器２０１は、ＯＵＴを生成するために入力電圧ＩＮに高レベルの利得を与え得、第２のまたは低利得モードでは、増幅器２０１は、ＩＮに低レベルの利得を与え得る。
【００１７】
[0026]高利得モードが低利得モードよりも大きいＤＣ電力消費を必要とし得るので、そのような高利得が必要とされるときのみ、高利得モードで増幅器２０１を動作させることが望ましい。説明の目的で２つの利得モード（たとえば、「第１の」および「第２の」）について説明したにすぎず、調整可能利得を有する増幅器のいくつかの実装形態は、以下でさらに説明するように、任意の数の利得モードを組み込み得ることに留意されたい。
【００１８】
[0027]図２は、複合増幅器２０１の実装形態２０１．１をさらに示しており、それぞれの並列結合増幅器２１０．１〜２１０．Ｍをオンまたはオフにすることによって複数の利得モードが選択され得る。特に、有効化された増幅器２１０．１〜２１０．Ｍの数に応じて、複合増幅器２０１．１の全体的利得が調整され得る。このようにして、増幅器２０１．１のための調整可能利得は、「調整可能サイズ」を使用して実装されるものとして理解され得る。特に、並列結合増幅器２１０．１〜２１０．Ｍの有効化または無効化は、複合増幅器２０１．１の「サイズ」を効果的に調整し、それにより複合増幅器２０１．１の全体的利得を調整することが、理解され得る。
【００１９】
[0028]本明細書および特許請求の範囲において、「複合増幅器」という用語は、調整可能利得を用いて出力電圧を生成するために入力電圧を増幅するように構成された（２０１．１などの）エンティティを示し得、「増幅器」という用語は、出力電圧を生成するために電圧を増幅および入力するように同じく構成された、（２１０．１〜２１０．Ｍのいずれかなどの）エンティティを示し得る。例示的な実施形態では、複合増幅器が、並列に結合された複数の増幅器を含み得る。２０１．１は、説明の目的で示されているにすぎず、本開示の範囲を、構成要素増幅器２１０．１〜２１０．Ｍの特定の実装形態に限定するものではなく、また、本開示の範囲を、調整可能利得を生成するために構成要素増幅器を互いに結合する特定の様式に限定するものでもないことに留意されたい。
【００２０】
[0029]図３に、調整可能利得を有する複合増幅器２０１．２を生成するために組み合わされた複数の並列結合増幅器２１０．１〜２１０．Ｍの特定の実装形態を示す。図３は、説明の目的で示されているにすぎず、本開示の範囲を特定のタイプの構成要素増幅器、たとえば、２カスコード増幅器に限定するものではないことに留意されたい。
【００２１】
[0030]図３では、並列結合増幅器２１０．１〜２１０．Ｍの各々がマルチカスコード回路トポロジーまたは構成を採用する。マルチカスコード回路トポロジーは、本明細書では「マルチスタック」増幅器トポロジーと呼ばれることもあることに留意されたい。たとえば、ｍが、両端値を含む１からＭまでの任意のインデックスである、増幅器２１０．ｍが、調整可能利得増幅器２０１．２の入力電圧ＩＮに結合された、入力トランジスタＮＩＮ．ｍを含む。トランジスタＮ１．ｍおよびＮ２．ｍが、カスコード構成においてトランジスタＮＩＮ．ｍのドレインに結合される。特に、「第１のカスコードトランジスタ」も示された、トランジスタＮ１．ｍは、出力電圧ＯＵＴに結合されたドレインと、「第２のカスコードトランジスタ」も示された、トランジスタＮ２．ｍのドレインに結合されたソースとを有する。Ｎ２．ｍは、ＮＩＮ．ｍのドレインに結合されたソースを有する。
【００２２】
[0031]Ｎ１．ｍおよびＮ２．ｍのゲートは、それぞれバイアス電圧ＶＢ１．ｍおよびＶＢ２．ｍに結合され、バイアス電圧は、マルチカスコード増幅器２１０．ｍのための適切な利得特性を与えるように選定され得る。たとえば、一実装形態では、ＶＢ１．ｍはＶＢ２．ｍよりも大きいことがある。さらに、Ｎ１．ｍおよびＮ２．ｍのゲートに、それぞれＡＣ結合キャパシタＣ１．ｍおよびＣ２．ｍが結合され、ＡＣ結合キャパシタは、カスコードトランジスタのゲートをＡＣ接地に結合する。マルチカスコード増幅器２１０．１〜２１０．Ｍの他のものの要素は、図３において標示されていないが、増幅器２１０．ｍに関して説明した要素と同様の機能を実施し得ることに留意されたい。
【００２３】
[0032]図３では、増幅器２０１．２に調整可能利得を与えるために、好適な複数のマルチカスコード増幅器２１０．１〜２１０．Ｍがオンに（または「有効化」）され得、マルチカスコード増幅器の残りが同時にオフに（または「無効化」）され得ることが諒解されよう。このようにして、複合増幅器２０１．２は、有効化された増幅器の数とともに増加する利得をＩＮに与える。
【００２４】
[0033]図４に、複合増幅器２０１．２が調整可能利得を有し得るように、マルチカスコード増幅器のうちの１つ２１０．ｍがそれによってオフにされる、例示的な技法を示す。特に、第１のカスコードトランジスタＮ１．ｍと第２のカスコードトランジスタＮ２．ｍの両方のゲート電圧が接地される（または図４に示されているように、０Ｖに結合される）。これが、名目上トランジスタＮ１．ｍおよびＮ２．ｍをオフにし、したがって増幅器２１０．ｍをオフにすることが諒解されよう。増幅器２１０．ｍはこのようにして明確にオフにされ得るが、他の増幅器２１０．１〜（図３において標示されていない）２１０．ｍ−１または（図３において標示されていない）増幅器２１０．ｍ＋１〜２１０．Ｍのいずれかまたはすべてが依然としてオンにされていることがあることに留意されたい。
【００２５】
[0034]２１０．ｍの第１および第２のカスコードトランジスタのゲート電圧が、上記で説明した様式で接地に連結されたとき、いくつかの問題が起こり得ることが諒解されよう。たとえば、他の増幅器（たとえば、２１０．１〜２１０．ｍ−１および／または２１０．ｍ＋１〜２１０．Ｍのいずれか）が依然としてアクティブであると仮定すると、（たとえば、図４に示された例示的な事例では３．５Ｖに等しい、レール電圧ＶＤＤに近い）高電圧がＮ１．ｍのドレインに依然として存在し得る。（同じくＮ１．ｍのドレインに結合された）ＯＵＴが高電圧にある場合、Ｎ１．ｍのドレイン（「Ｄ」）とゲート（「Ｇ」）の両端間に、ならびにそれのドレイン（「Ｄ」）とソース（「Ｓ」）の両端間に、大きい電圧差が存在し得る。Ｎ１．ｍの両端間でＯＵＴによって引き起こされる高電圧降下は、たとえば、そのような電圧降下が、許容される最大電圧降下のためのデバイス仕様を超えるとき、デバイスの破壊を望ましくなく引き起こし得る。たとえば、そのような状況は、０．１８μｍデバイスが３．５Ｖ電源で使用されるとき、または０．６５μｍデバイスが１．８Ｖ電源で使用されるときなど、起こり得る。
【００２６】
[0035]これらの問題に対処するための技法を与えること、たとえば、調整可能利得増幅器におけるデバイスの破壊を防ぐことが望ましいであろう。
【００２７】
[0036]図５に、本開示による、デバイスをオンまたはオフにするようにマルチカスコード増幅器５１０．ｍを構成するための技法の例示的な実施形態５００を示す。マルチカスコード増幅器５１０．ｍは、調整可能利得複合増幅器を実装するために同様の技法を採用する他のマルチカスコード増幅器（たとえば、５１０．１〜５１０．ｍ−１および／または５１０．ｍ＋１〜５１０．Ｍ）と並列に結合され得ることに留意されたい。図５は、説明の目的で示されているにすぎず、本開示の範囲を図示の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００２８】
[0037]図５では、第１のカスコードトランジスタＮ１．ｍに与えられるゲート電圧は、増幅器５１０．ｍがオンにされるのかオフにされるのかに応じて、２つの値の間で選択可能である。特に、５１０．ｍがオンにされたとき、Ｎ１．ｍおよびＮ２．ｍのゲート電圧は、それぞれＶＢ１．ｍおよびＶＢ２．ｍである。例示的な実施形態では、ＶＢ１．ｍおよびＶＢ２．ｍは、当業者によって理解されるように、マルチカスコード回路動作のためにトランジスタＮ１．ｍおよびＮ２．ｍをオンにするのに十分な「ターンオン」電圧に対応する。
【００２９】
[0038]５１０．ｍがオフにされたとき、Ｎ１．ｍおよびＮ２．ｍのゲート電圧は、それぞれＶＢ１．ｍ＊およびＶＢ２．ｍ＊Ｖであり、ＶＢ１．ｍ＊およびＶＢ２．ｍ＊は、それぞれ第１および第２のカスコードトランジスタＮ１．ｍ、Ｎ２．ｍのための第１および第２のターンオフ電圧に対応する。例示的な実施形態では、第１のターンオフ電圧ＶＢ１．ｍ＊は、Ｎ１．ｍの両端間のドレインゲート間（Ｖｄｇ）電圧を低減するように選定される。特に、ＶＢ１．ｍ＊およびＶＢ２．ｍ＊は、第１のカスコードトランジスタＮ１．ｍおよび第２のカスコードトランジスタＮ２．ｍの端子の両端間の電圧降下、たとえば、ドレインゲート間（Ｖｄｇ）電圧およびドレインソース間（Ｖｄｓ）電圧を、同時に最小限に抑えるように特別に選定された「最適」ターンオフ電圧であり得る。
【００３０】
[0039]図６を参照しながら、本開示による、５１０．ｍ中の回路のための例示的なターンオフ電圧について以下で説明する。例示的な電圧レベルは、単に例として与えられており、本開示の範囲を図示の特定の電圧に限定するものではないことが諒解されよう。
【００３１】
[0040]図６では、ＯＵＴが、３．５Ｖの例示的なＶＤＤに結合される。Ｎ１．ｍのゲートは、ＶＢ１．ｍ／ＶＢ１．ｍ＊＝２．９Ｖ／２．０Ｖに結合され、第１の電圧２．９ＶはＮ１．ｍのための例示的なターンオン電圧であり、第２の電圧２．０Ｖは例示的なターンオフ電圧である。Ｎ２．ｍのゲートは、ＶＢ２．ｍ／ＶＢ２．ｍ＊Ｖ＝１．９Ｖ／０Ｖに結合され、第１の電圧１．９ＶはＮ２．ｍのための例示的なターンオン電圧であり、第２の電圧０Ｖは例示的なターンオフ電圧である。ＶＢ１．ｍ＊を２Ｖに設定することによって、５１０．ｍがオフにされたとき、Ｎ１．ｍのドレインゲート間電圧（Ｖｄｇ）は、（たとえば、図４に示された実装形態によるものとして）Ｎ１．ｍが接地された場合の３．５Ｖとは対照的に、１．５Ｖであることに留意されたい。さらに、Ｎ１．ｍのソース電圧も、（トランジスタＮ２．ｍのゲート電圧が接地されるので）Ｎ２．ｍを通る電流の流れがないことにより、Ｎ１．ｍのゲートソース間電圧（Ｖｇｓ）が０Ｖに維持されることになるので、２Ｖとなる。したがって、Ｎ１．ｍのドレインソース間電圧（Ｖｄｓ）も１．５Ｖである。これらの例示的な電圧設定に照らして、トランジスタＮ１．ｍおよびＮ２．ｍの両端間の端子間電圧降下が２Ｖ以下に制限され、これは、３．５ＶのＶＤＤよりも著しく低いことが諒解されよう。
【００３２】
[0041]本開示に照らして、第１のカスコードトランジスタＮ１．ｍのためのターンオフ電圧が最適ターンオフ電圧範囲からあらかじめ選択され得ることを、当業者は諒解されよう。特に、最適ターンオフ範囲は、カスコードトランジスタのいずれかの両端間のすべての端子間電圧降下が、そのようなトランジスタがサポートすることができる最大電圧降下よりも小さくなり、好ましくは実質的なマージンだけそのような最大電圧降下よりも小さくなることを引き起こすであろう、Ｎ１．ｍに印加される任意の電圧を含む。
【００３３】
[0042]マルチカスコード増幅器５１０．ｍが２つのカスコードトランジスタＮ１．ｍおよびＮ２．ｍを含む、図５の例示的な実施形態５００では、第２のカスコードトランジスタＮ２．ｍのためのターンオフ電圧ＶＢ２．ｍ＊は接地、すなわち、０Ｖであり得、第１のカスコードトランジスタＮ１．ｍのための第１のターンオフ電圧ＶＢ１．ｍ＊は、接地を実質的に上回り、たとえば、図６に示されているように、Ｎ１．ｍのドレインに結合されたＶＤＤのレベルの少なくとも１／２であり得ることに留意されたい。さらに、図５の例示的な実施形態５００には２つのカスコードトランジスタ（Ｎ１．ｍおよびＮ２．ｍ）が示されているが、本明細書で開示する技法は、３つ以上のカスコードトランジスタを採用するマルチカスコード構成に容易に適用され得ることが諒解されることになることに留意されたい。そのような代替の例示的な実施形態では、本明細書では「第２のカスコードトランジスタ」または「最低カスコードトランジスタ」としても示される、入力トランジスタＮＩＮ．ｍに最も近いカスコードトランジスタのゲートは接地され、したがって、カスコードトランジスタのいずれかを通るＤＣ電流の流れがないことを保証し得る。例示的な実施形態では、他のカスコードトランジスタのゲート電圧は電圧が連続的により高くされ得、本明細書では「第１のカスコードトランジスタ」としても示される、ＯＵＴに最も近いカスコードトランジスタのゲートが、すべてのカスコードトランジスタの最高ゲート電圧を有する。
【００３４】
[0043]たとえば、３カスコードの例示的な実施形態（図示せず）では、第１のカスコードトランジスタが、ＯＵＴに直接結合されたドレインを有し得、第３のカスコードトランジスタが、第１のカスコードトランジスタのソースに結合されたドレインを有し得、第２のまたは最低カスコードトランジスタが、第３のカスコードトランジスタのソースに結合されたドレインを有し得、第２のカスコードトランジスタのソースが入力トランジスタのドレインに直接結合される、などである。そのような例示的な３カスコード実施形態では、第２のカスコードトランジスタのゲート電圧は、オフにされたときに接地され得、第１のカスコードトランジスタのゲート電圧は、たとえば、ＶＤＤの約２／３に設定され、第３のカスコードトランジスタのためのゲート電圧はＶＤＤの約１／３に設定される。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３５】
[0044]ＮＭＯＳトランジスタが使用される、いくつかの例示的な実施形態について説明するが、増幅器を設計するためにＰＭＯＳおよび／または他のタイプのトランジスタも使用され得ることを、当業者は諒解されよう。そのような場合、本開示の技法は、そのような代替タイプのトランジスタ、たとえば、ＰＭＯＳトランジスタ対ＮＭＯＳトランジスタの逆バイアス極性などに適応するために容易に変更され得ることが諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３６】
[0045]図７に、増幅器５１０．ｍがオンであるのかオフであるのかに応じて、ＡＣ結合キャパシタＣ１．ｍ、Ｃ２．ｍが選択的に接地から結合または分離される、本開示の代替の例示的な実施形態７００を示す。図７は、説明の目的で示されているにすぎず、本開示の範囲を限定するものではないことに留意されたい。
【００３７】
[0046]図７では、Ｎ１．ｍおよびＮ２．ｍのゲートはそれぞれのバイアス電圧に結合される。例示的な実施形態では、Ｎ１．ｍおよびＮ２．ｍのためのバイアス電圧は、たとえば、図５および図６を参照しながら説明したように設定され得るが（たとえば、増幅器５１０．ｍがオフにされたときに「最適ターンオフ」バイアス電圧に結合され得る）、図７の例示的な実施形態７００は、そのようなバイアス電圧結合に制限される必要がない。図７では、Ｎ１．ｍのゲートはキャパシタＣ１．ｍにさらに結合され、キャパシタＣ１．ｍはスイッチＳ１．ｍを介して接地に選択的に結合される。Ｎ２．ｍのゲートはキャパシタＣ２．ｍに結合され、キャパシタＣ２．ｍはスイッチＳ２．ｍを介して接地に選択的に結合される。
【００３８】
[0047]図７に示されているように、５１０．ｍがオンにされたとき、スイッチＳ１．ｍ、Ｓ２．ｍは、キャパシタＣ１．ｍおよびＣ２．ｍが、それぞれＮ１．ｍおよびＮ２．ｍをＡＣ接地に結合するように、両方とも閉じられ得る。一方、５１０．ｍがオフにされたとき、スイッチＳ１．ｍ、Ｓ２．ｍは両方とも開かれ得る。この場合、キャパシタＣ１．ｍおよびＣ２．ｍは、したがって、トランジスタＮ１．ｍおよびＮ２．ｍがオフにされたときにＮ１．ｍおよびＮ２．ｍのゲート端子に追加のキャパシタンスを与えないことになることが諒解されよう。これらは、カスコードデバイスのゲートを「フローティング」にし、その結果、カスコードデバイスのＶｄｇは低減され、したがってカスコードトランジスタに対する電圧ストレスをさらに低減する。例示的な実施形態について２つのカスコードトランジスタＮ１．ｍ、Ｎ２．ｍに関して上記で説明したが、本明細書で説明する切替え可能ＡＣ結合キャパシタは他のマルチカスコード構成に容易に組み込まれ、たとえば、３つさらにはより多くのカスコードトランジスタを組み込み得ることが諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３９】
[0048]図８に、本開示のターンオフ電圧バイアス技法と切替え可能キャパシタ技法が組み合わされた、本開示による、２カスコード増幅器５１０．ｍの例示的な実施形態８００を示す。図８は、説明の目的で示されているにすぎず、本開示の範囲を特定の例示的な実施形態に、たとえば、ターンオフ電圧バイアスと切替え可能キャパシタが必ず同時に実装された実施形態に限定するものではないことに留意されたい。図８では、Ｎ１．ｍおよびＮ２．ｍのゲート電圧は、５１０．ｍがオンにされたときにバイアス電圧ＶＢ１．ｍおよびＶＢ２．ｍに結合され、５１０．ｍがオフにされたときにターンオフバイアス電圧ＶＢ１．ｍ＊およびＶＢ２．ｍ＊に結合される。
【００４０】
[0049]図９に、複数の増幅器５１０．１〜５１０．Ｍが並列に結合された、調整可能利得増幅器２０１の例示的な実施形態２０１．３を示す。本開示に照らして、増幅器５１０．１〜５１０．Ｍのいずれかまたはすべてが、たとえば、図５、図７、または図８などを参照しながら、本明細書で開示する技法のいずれかを実装し得ることが諒解されよう。
【００４１】
[0050]図１０に、本開示による方法の例示的な実施形態１０００を示す。図１０は、説明の目的で示されているにすぎず、本開示の範囲を限定するものではないことに留意されたい。
【００４２】
[0051]図１０では、ブロック１０１０において、増幅器がオンにされたときに増幅器の第１のカスコードトランジスタのための第１のターンオンゲートバイアス電圧を生成し、第１のカスコードトランジスタのドレインが出力電圧に結合される。
【００４３】
[0052]ブロック１０２０において、増幅器がオフにされたときに増幅器の第１のカスコードトランジスタのための第１のターンオフゲートバイアス電圧を生成する。
【００４４】
[0053]ブロック１０３０において、増幅器がオンにされたときに増幅器の第２のカスコードトランジスタのための第２のターンオンゲートバイアス電圧を生成する。第２のカスコードトランジスタのドレインが第１のカスコードトランジスタのソースに結合され、第２のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合される。
【００４５】
[0054]ブロック１０４０において、増幅器がオフにされたときに増幅器の第２のカスコードトランジスタのための第２のターンオフゲートバイアス電圧を生成する。
【００４６】
[0055]本方法の例示的な実施形態１０００では、第１のターンオフゲートバイアス電圧は、増幅器がオフにされたときに第１のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第１のターンオフ電圧に設定され、第２のターンオフゲートバイアス電圧は接地である。
【００４７】
[0056]本明細書および特許請求の範囲において、ある要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素はその別の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、ある要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、ある要素が別の要素に「電気的に結合」されていると言及されるときは、それは、そのような要素間に低抵抗の経路が存在することを示し、ある要素が別の要素に単に「結合」されていると言及されるときは、そのような要素間に低抵抗の経路があることもないこともある。
【００４８】
[0057]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００４９】
[0058]さらに、本明細書で開示する例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課せられた設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００５０】
[0059]本明細書で開示する例示的な態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実施するように設計されたそれらの任意の組合せを用いて実装または実施され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００５１】
[0060]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
【００５２】
[0061]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００５３】
[0062]開示する例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示する原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
第１の構成可能ゲートバイアス電圧に結合された第１のカスコードトランジスタと、
第２の構成可能ゲートバイアス電圧に結合された第２のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備える増幅器
を備える装置であって、
ここにおいて、前記第１の構成可能ゲート電圧は、前記増幅器がオフにされたときに前記第１のカスコードトランジスタのドレインゲート間電圧を低減するために第１のターンオフ電圧に設定される、
装置。
［Ｃ２］
前記装置が少なくとも２つの増幅器を備え、各増幅器が、
第１の構成可能ゲートバイアス電圧に結合された第１のカスコードトランジスタと、
第２の構成可能ゲートバイアス電圧に結合された第２のカスコードトランジスタと、
入力電圧に結合された入力トランジスタと
を備え、
ここにおいて、前記対応する増幅器がオフにされたとき、前記第１の構成可能ゲート電圧が、前記第１のカスコードトランジスタのドレインゲート間電圧を低減するために第１のターンオフ電圧に設定され、前記第２の構成可能ゲート電圧が接地に設定され、
ここにおいて、前記少なくとも２つの増幅器のサブセットが、前記少なくとも２つの増幅器の複合利得を調整するために選択的にオンまたはオフにされるように構成可能である、
Ｃ１に記載の装置。
［Ｃ３］
前記第１のターンオフ電圧は、前記第１および第２のカスコードトランジスタのドレインソース間電圧およびドレインゲート間電圧が各デバイスの所定の破壊電圧よりも小さくなるような電圧を備える、Ｃ１に記載の装置。
［Ｃ４］
前記第１のカスコードトランジスタのドレインがＤＣ電源電圧に結合され、ここにおいて、前記第１のターンオフ電圧が前記ＤＣ電源電圧の１／２よりも大きい、Ｃ１に記載の装置。
［Ｃ５］
少なくとも１つの増幅器の各々が、
第３の構成可能ゲートバイアス電圧に結合された第３のカスコードトランジスタと、前記第１のカスコードトランジスタのソースに結合された前記第３のカスコードトランジスタのドレインと、前記第３のカスコードトランジスタのソースに結合された前記第２のトランジスタのドレインと
をさらに備え、
ここにおいて、前記第１の構成可能ゲート電圧が前記第１のターンオフ電圧に設定されたとき、前記第３の構成可能ゲートバイアス電圧が第３のターンオフ電圧に設定され、
ここにおいて、前記第１および第３のターンオフ電圧は、前記増幅器がオフにされたときに前記第１および第３のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるように選定される、
Ｃ１に記載の装置。
［Ｃ６］
前記第１のカスコードトランジスタの前記ドレインがソース電圧に結合され、
前記第３のターンオフ電圧が接地よりも高く、
前記第１のターンオフ電圧が前記ソース電圧と前記第３のターンオフ電圧との間にある、
Ｃ５に記載の装置。
［Ｃ７］
各増幅器の前記第１のカスコードトランジスタのゲートが第１のキャパシタと第１のスイッチとを介してＡＣ接地にさらに結合され、前記第１のスイッチは、前記増幅器がオフにされたときに前記第１のキャパシタをＡＣ接地から分離するように構成された、
Ｃ１に記載の装置。
［Ｃ８］
前記増幅器の前記第２のカスコードトランジスタのゲートが第２のキャパシタと第２のスイッチとを介してＡＣ接地にさらに結合され、前記第２のスイッチは、前記増幅器がオフにされたときに前記第２のキャパシタをＡＣ接地から分離するように構成された、
Ｃ７に記載の装置。
［Ｃ９］
前記増幅器が、第３の構成可能ゲートバイアス電圧に結合された第３のカスコードトランジスタと、前記第１のカスコードトランジスタのソースに結合された前記第３のカスコードトランジスタのドレインと、前記第３のカスコードトランジスタのソースに結合された前記第２のトランジスタの前記ドレインとをさらに備え、ここにおいて、前記第３のカスコードトランジスタのゲートが第３のキャパシタと第３のスイッチとを介してＡＣ接地にさらに結合され、前記第３のスイッチは、前記増幅器がオフにされたときに前記第３のキャパシタをＡＣ接地から分離するように構成された、Ｃ８に記載の装置。
［Ｃ１０］
出力電圧がＤＣ電源電圧に結合された、Ｃ９に記載の装置。
［Ｃ１１］
入力トランジスタと、
第１のカスコードトランジスタと、
第２のカスコードトランジスタと、
増幅器がオフにされたときに前記増幅器の前記第１のカスコードトランジスタを第１のターンオフ電圧でバイアスするための手段と
を備える増幅器
を備える装置。
［Ｃ１２］
前記増幅器がオフにされたときに前記第２のカスコードトランジスタを接地電圧でバイアスするための手段をさらに備える、Ｃ１１に記載の装置。
［Ｃ１３］
前記第１のカスコードトランジスタのソースに結合されたドレインと前記第２のカスコードトランジスタのドレインに結合されたソースとを備える第３のカスコードトランジスタと、
前記増幅器がオフにされたときに前記第３のカスコードトランジスタを第３のターンオフ電圧でバイアスするための手段と
をさらに備える、Ｃ１１に記載の装置。
［Ｃ１４］
前記増幅器がオフにされたときに前記第１、第２、および第３のカスコードトランジスタの各々のゲートをＡＣ接地から選択的に分離するための手段
をさらに備える、Ｃ１３に記載の装置。
［Ｃ１５］
前記第１のカスコードトランジスタのドレインがＤＣ電源電圧に結合され、ここにおいて、前記第１のターンオフ電圧が前記ＤＣ電源電圧の１／２よりも大きい、Ｃ１１に記載の装置。
［Ｃ１６］
増幅器がオンにされたときに前記増幅器の第１のカスコードトランジスタのための第１のターンオンゲートバイアス電圧を生成することと、前記第１のカスコードトランジスタのドレインが出力電圧に結合された、
前記増幅器がオフにされたときに前記増幅器の前記第１のカスコードトランジスタのための第１のターンオフゲートバイアス電圧を生成することと、
前記増幅器がオンにされたときに前記増幅器の第２のカスコードトランジスタのための第２のターンオンゲートバイアス電圧を生成することと、前記第２のカスコードトランジスタのドレインが前記第１のカスコードトランジスタのソースに結合され、前記第２のカスコードトランジスタのソースが、入力電圧に結合された入力トランジスタのドレインに結合された、
前記増幅器がオフにされたときに前記増幅器の前記第２のカスコードトランジスタのための第２のターンオフゲートバイアス電圧を生成することと
を備える方法であって、
ここにおいて、前記第１のターンオフゲートバイアス電圧は、前記増幅器がオフにされたときに前記第１のカスコードトランジスタのドレインゲート間電圧を最小限に抑えるために第１の電圧に設定され、ここにおいて、前記第２のターンオフゲートバイアス電圧が接地である、
方法。
［Ｃ１７］
前記対応する増幅器がオフにされたときに前記第１および第２のカスコードトランジスタの各々のゲートをＡＣ接地から選択的に分離すること
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記増幅器がオンにされたときに前記増幅器の第３のカスコードトランジスタのための第３のターンオンゲートバイアス電圧を生成することと、前記第３のカスコードトランジスタのドレインが前記第１のカスコードトランジスタの前記ソースに結合され、前記第３のカスコードトランジスタのソースが前記第２のカスコードトランジスタの前記ドレインに結合された、
前記増幅器がオフにされたときに前記増幅器の前記第３のカスコードトランジスタのための第３のターンオフゲートバイアス電圧を生成することと、前記第３のターンオフゲートバイアス電圧が接地と前記第１のターンオフゲートバイアス電圧との間の電圧に対応する、
をさらに備える、Ｃ１６に記載の方法。
［Ｃ１９］
前記対応する増幅器がオフにされたときに前記第３のカスコードトランジスタのゲートをＡＣ接地から選択的に分離すること
をさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］
複数の増幅器のサブセットをオンまたはオフにすることによって複合増幅器の利得を選択すること
をさらに備え、各増幅器が、第１のカスコードトランジスタと、第２のカスコードトランジスタと、入力トランジスタとを備える、Ｃ１６に記載の方法。
【図１】
0006373856.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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