(57)【特許請求の範囲】
【請求項１】
基板と、
該基板上に設けられたＩＩＩ−Ｖ族化合物層と、
前記基板から前記ＩＩＩ−Ｖ族化合物層に向かう第1方向に前記基板及び前記ＩＩＩ−Ｖ族化合物層を貫通するビアホールと、
前記ビアホールの側面上に設けられた金属窒化物層と、
前記ビアホール内の前記金属窒化物層上に設けられた裏面金属と、
を備え、
前記ＩＩＩ−Ｖ族化合物層は、トランジスタのための導電領域と、素子分離のための素子分離領域とを有し、
前記ＩＩＩ−Ｖ族化合物層は、中間層を有し、
前記中間層は、前記ビアホールの前記側面上の前記金属窒化物層に沿って延在し、
前記中間層の抵抗値は、前記金属窒化物層の抵抗値よりも高く、
前記金属窒化物層、前記中間層、前記素子分離領域、及び前記導電領域は、前記第１方向に交差する第２方向に沿って並んでいる、半導体装置。
【請求項２】
前記ＩＩＩ−Ｖ族化合物層が、Ｖ族元素として窒素を含む窒化物半導体層である、請求項１に記載の半導体装置。
【請求項３】
前記金属窒化物層が、ＴａＮ、ＷＳｉＮ及びＴｉＷＮのいずれか一つを含む、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記中間層の電気比抵抗は、１×１０−１Ωｃｍ〜１×１０４Ωｃｍである、請求項１に記載の半導体装置。
【請求項５】
基板上にＩＩＩ−Ｖ族化合物層を成長する工程と、
前記ＩＩＩ−Ｖ族化合物層内に、トランジスタのための導電領域を形成する工程と、
前記基板から前記ＩＩＩ−Ｖ族化合物層に向かう第1方向に前記基板及び前記ＩＩＩ−Ｖ族化合物層を貫通するビアホールを形成して、該ビアホールと、前記ＩＩＩ−Ｖ族化合物層と、前記基板とを作製する工程と、
前記ビアホールの側面上に金属窒化物層を形成する工程と、
前記金属窒化物層上に裏面金属を作製する工程と、
素子分離のための素子分離領域を前記ＩＩＩ−Ｖ族化合物層内に形成する工程と、
前記基板、前記ＩＩＩ−Ｖ族化合物層、前記ビアホール、前記金属窒化物層及び前記裏面金属を含む半導体チップを形成する工程と、
前記金属窒化物層の加熱処理を行って、前記金属窒化物層に沿って中間層を前記ＩＩＩ−Ｖ族化合物層内に形成する工程と、
を含み、
前記中間層は、ＩＩＩ−Ｖ族化合物を構成する元素と窒素とを含み、前記金属窒化物層の抵抗値よりも高い抵抗値を有し、
前記金属窒化物層、前記中間層、前記素子分離領域、及び前記導電領域は、前記第１方向に直交又は交差する第２方向に沿って並んでいる、半導体装置を製造する方法。
【請求項６】
前記素子分離領域は、前記ＩＩＩ−Ｖ族化合物層へのアルゴンイオンの注入によって形成される、請求項５に記載の半導体装置を製造する方法。
【請求項７】
前記金属窒化物層はＴａＮであり、
前記ＩＩＩ−Ｖ族化合物層は、ｎ型ＧａＮであり、
２５０℃〜４００℃の温度下で前記加熱処理を行う、請求項５に記載の半導体装置を製造する方法。
【請求項８】
前記加熱処理は、真空下又は窒素雰囲気下で施される、請求項７に記載の半導体装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置を製造する方法に関する。
【背景技術】
【０００２】
特許文献１は、ＦＥＴ（Field Effect Transistor）を開示する。特許文献１では、基板上の半導体素子がビアホールを通して裏面金属に電気的に接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８９９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
裏面金属を備えた半導体チップでは、チップの応力と裏面金属の応力とのバランスが崩れて、チップ上の半導体素子が反ることがある。半導体チップの加熱処理は、半導体チップの反り量を低減する有効な手法である一方、加熱処理の結果として、半導体層内の素子分離領域のアイソレーション特性が劣化することがある。この劣化は、例えば、トランジスタのための導電領域と、ビアホール内の裏面金属との間に流れるリーク電流を増加させる。
【０００５】
本発明の一側面は、半導体素子を含む導電領域と、裏面金属との間のリーク電流を低減できる半導体装置を提供することを目的とする。また、本発明の別の側面は、この半導体装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体装置は、基板と、該基板上に設けられたＩＩＩ−Ｖ族化合物層と、基板からＩＩＩ−Ｖ族化合物層に向かう第1方向に基板及びＩＩＩ−Ｖ族化合物層を貫通するビアホールと、ビアホールの側面上に設けられた金属窒化物層と、ビアホール内の金属窒化物層上に設けられた裏面金属と、を備え、ＩＩＩ−Ｖ族化合物層は、トランジスタのための導電領域と、素子分離のための素子分離領域とを有し、ＩＩＩ−Ｖ族化合物層は、中間層を有し、中間層は、ビアホールの側面上の金属窒化物層に沿って延在し、中間層の抵抗値は、金属窒化物層の抵抗値よりも高く、金属窒化物層、中間層、素子分離領域、及び導電領域は、第１方向に交差する第２方向に沿って並んでいる。
【０００７】
本発明の別の側面に係る半導体装置を製造する方法は、基板上にＩＩＩ−Ｖ族化合物層を成長する工程と、ＩＩＩ−Ｖ族化合物層内に、トランジスタのための導電領域を形成する工程と、基板からＩＩＩ−Ｖ族化合物層に向かう第1方向に基板及びＩＩＩ−Ｖ族化合物層を貫通するビアホールを形成して、該ビアホールと、ＩＩＩ−Ｖ族化合物層と、基板とを作製する工程と、ビアホールの側面上に金属窒化物層を形成する工程と、金属窒化物層上に裏面金属を作製する工程と、素子分離のための素子分離領域をＩＩＩ−Ｖ族化合物層内に形成する工程と、基板、ＩＩＩ−Ｖ族化合物層、ビアホール、金属窒化物層及び裏面金属を含む半導体チップを形成する工程と、金属窒化物層の加熱処理を行って、金属窒化物層に沿って中間層をＩＩＩ−Ｖ族化合物層内に形成する工程と、を含み、中間層は、ＩＩＩ−Ｖ族化合物を構成する元素と窒素とを含み、金属窒化物層、中間層、素子分離領域、及び導電領域は、第１方向に直交又は交差する第２方向に沿って並んでいる。
【発明の効果】
【０００８】
本発明の一側面によれば、半導体素子を含む導電領域と、裏面金属との間のリーク電流を低減できる半導体装置を提供することができる。また、本発明の別の側面によれば、この半導体装置を製造する方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態における半導体装置を示す概略図である。
【図２】本発明の実施形態における半導体装置を作製する方法を示す流れ図である。
【図３】本発明の実施形態における加熱処理前の半導体装置を概略的に示す断面図である。
【図４】本発明の実施形態における加熱処理後の金属窒化物に対するＡｕｇｅｒ電子分光分析法による分析結果を示す図である。
【図５】本発明の実施形態における加熱処理に伴うコンタクト抵抗の変化とＩ−Ｖプロファイルとを測定する素子構造を示す図である。
【図６】本発明の実施形態における加熱処理に伴うコンタクト抵抗の変化を示す図である。
【図７】本発明の実施形態における加熱処理に伴うＩ−Ｖプロファイルを示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態の内容を説明する。本発明の一形態に係る半導体装置は、（ａ）基板と、（ｂ）該基板上に設けられたＩＩＩ−Ｖ族化合物層と、（ｃ）基板からＩＩＩ−Ｖ族化合物層に向かう第1方向に基板及びＩＩＩ−Ｖ族化合物層を貫通するビアホールと、（ｄ）ビアホールの側面上に設けられた金属窒化物層と、ビアホール内の金属窒化物層上に設けられた裏面金属と、を備え、ＩＩＩ−Ｖ族化合物層は、トランジスタのための導電領域と、素子分離のための素子分離領域とを有し、ＩＩＩ−Ｖ族化合物層は、中間層を有し、中間層は、ビアホールの側面上の金属窒化物層に沿って延在し、中間層の抵抗値は、金属窒化物層の抵抗値よりも高く、金属窒化物層、中間層、素子分離領域、及び導電領域は、第１方向に交差する第２方向に沿って並んでいる。
【００１１】
この半導体装置によれば、素子分離のための素子分離領域が設けられるので、トランジスタのための導電領域から裏面金属へのリーク電流が抑えられる。また、ビアホールの側面上の金属窒化物層に沿って、中間層が延在する。この中間層は、ＩＩＩ−Ｖ族化合物の構成元素と窒素とを含んで、素子分離領域よりも高い電気比抵抗を有する。中間層の原子配列が窒素を含むことで変化し電気的な障壁となるからである。また、金属窒化物層、中間層、素子分離領域、及び導電領域が、第２方向に沿って並ぶので、中間層は、導電領域から金属窒化物層（裏面金属）に向かうリーク経路に障壁を提供する。中間層は、半導体素子を含む導電領域から裏面金属へのリーク電流の低減に寄与する。半導体チップの加熱処理により、金属窒化物内の窒素がビアホールの側面を通して拡散して中間層が形成される。また、この加熱処理により、半導体チップの反りが低減される。
【００１２】
上記の半導体装置では、ＩＩＩ−Ｖ族化合物層が、Ｖ族元素として窒素を含む窒化物半導体層であることが好ましい。この半導体装置によれば、加熱処理により発生する素子間のリーク電流を抑制することができる。
【００１３】
上記の半導体装置では、金属窒化物層が、ＴａＮ、ＷＳｉＮ及びＴｉＷＮのいずれか一つを含むことが好ましい。この半導体装置によれば、金属窒化物層が、ＴａＮ、ＷＳｉＮ及びＴｉＷＮの少なくともいずれか一つを含むと、加熱処理によって、金属窒化物層内の窒素がビアホールの側面から素子分離領域に拡散する。この拡散によって、ＩＩＩ−Ｖ族化合物層内において金属窒化物層に沿って中間層が好適に形成される。上記の半導体装置では、中間層の電気比抵抗は、１×１０−１Ωｃｍ〜１×１０４Ωｃｍであることが好ましい。
【００１４】
本発明の一形態に係る半導体装置を製造する方法は、（ａ）基板上にＩＩＩ−Ｖ族化合物層を成長する工程と、（ｂ）ＩＩＩ−Ｖ族化合物層内に、トランジスタのための導電領域を形成する工程と、（ｃ）基板からＩＩＩ−Ｖ族化合物層に向かう第1方向に基板及びＩＩＩ−Ｖ族化合物層を貫通するビアホールを形成して、該ビアホールと、ＩＩＩ−Ｖ族化合物層と、基板とを作製する工程と、（ｄ）ビアホールの側面上に金属窒化物層を形成する工程と、（ｅ）金属窒化物層上に裏面金属を作製する工程と、（ｆ）素子分離のための素子分離領域をＩＩＩ−Ｖ族化合物層内に形成する工程と、（ｇ）基板、ＩＩＩ−Ｖ族化合物層、ビアホール、金属窒化物層及び裏面金属を含む半導体チップを形成する工程と、（ｈ）金属窒化物層の加熱処理を行って、金属窒化物層に沿って中間層をＩＩＩ−Ｖ族化合物層内に形成する工程と、を含み、中間層は、ＩＩＩ−Ｖ族化合物を構成する元素と窒素とを含み、金属窒化物層、中間層、素子分離領域、及び導電領域は、第１方向に直交又は交差する第２方向に沿って並んでいる。
【００１５】
この半導体装置を製造する方法によれば、加熱処理によって、半導体チップの反りの低減と、中間層の形成とが可能になる。中間層は、素子分離領域よりも高い電気比抵抗を有し、また、第２方向に沿って導電領域と金属窒化物層との間に位置する。このため、加熱処理によって素子分離領域が導電性を有するようになっても、中間層は、トランジスタのための導電領域と裏面金属との間のリーク経路に障壁を提供して、導電領域から裏面金属へのリーク電流を低減できる。
【００１６】
上記の半導体装置を製造する方法では、ＩＩＩ−Ｖ族化合物層へのアルゴンイオンの注入によって形成されることが好ましい。この半導体装置を製造する方法によれば、ＩＩＩ−Ｖ族化合物層にアルゴンイオンが注入されるので、これにより、ＩＩＩ−Ｖ族化合物層を構成する結晶の結晶性が下がり、ＩＩＩ−Ｖ族化合物層内に素子分離領域が好適に形成される。
【００１７】
上記の半導体装置を製造する方法では、２５０℃〜４００℃の温度下で加熱処理を行うことが好ましい。この半導体装置を製造する方法によれば、２５０℃程度以上の温度の加熱処理が行われるので、金属窒化物層内の窒素がＩＩＩ−Ｖ族化合物層に拡散し易くなる。また、加熱処理が４００℃以下の温度下で行われるので、金属窒化物層内の金属がＩＩＩ−Ｖ族化合物半導体層内で合金化することが防止される。
【００１８】
上記の半導体装置を製造する方法では、加熱処理は、真空下又は窒素雰囲気下で施されることが好ましい。この半導体装置を製造する方法によれば、加熱処理により発生する素子間のリーク電流を抑制することができる。
【００１９】
いくつかの実施形態に係る半導体装置及び半導体装置を製造する方法を、以下に図面を参照しつつ説明する。以下の説明では、図面の説明において同一の要素には同一の符号を付する。
【００２０】
（実施の形態）
図１は、本実施形態における半導体装置を示す概略図である。図１では、半導体装置１は、半導体チップの形態を有する。図１の（ａ）部は半導体装置１の平面図を示す。図１の（ｂ）部は、（ａ）部のＡ−Ａ線に沿ってとられた半導体装置１の断面を示す図である。半導体装置１は、積層構造体１０を備える。積層構造体１０は、基板１１と、基板１１上に設けられたＩＩＩ−Ｖ族化合物層１２とを有する。また、積層構造体１０は、基板１１からＩＩＩ−Ｖ族化合物層１２に向かう第１方向Ｄ１に延在するビアホール１３を有する。ビアホール１３は、基板１１及びＩＩＩ−Ｖ族化合物層１２を貫通する。ビアホール１３は側面１３Ａを有し、ビアホール１３の側面１３Ａ上に金属窒化物層１４が設けられる。ビアホール１３内には、裏面金属１５が設けられる。裏面金属１５は、ビアホール１３内に加えて、基板１１の裏面１１Ｂ上にも設けられる。金属窒化物層１４は、ビアホール１３内において裏面金属１５に接する。基板１１は、例えば、ＳｉＣ、ＧａＮ、Ｓｉ、ＧａＡｓ、又はＩｎＰを含む。ＩＩＩ−Ｖ族化合物層１２は、例えば、ＧａＮ又はＧａＡｓを含む。金属窒化物層１４は、導電性を有しており、例えば、ＴａＮ、ＷＳｉＮ及びＴｉＷＮの少なくともいずれか一つを含むことができる。裏面金属１５は、例えば、Ａｕ及びＣｕの少なくともいずれかを含む。ＩＩＩ−Ｖ族化合物層１２の上面１２Ａには、パッド電極１５ａが設けられ、パッド電極１５ａは、金属窒化物層１４を介して、裏面金属１５に電気的に結合される。パッド電極１５ａは、例えば、Ａｕ及びＣｕの少なくともいずれかを含む。また、半導体装置１では、ＩＩＩ−Ｖ族化合物層１２の上面１２Ａを保護するための保護層１７が設けられる。保護層１７は、例えば、ＳｉＮ、ＳｉＯ及びＡｌＯｘを含むことができる。
【００２１】
ＩＩＩ−Ｖ族化合物層１２は、ｐ型又はｎ型の半導体を備える導電領域１２ａと、素子分離のための素子分離領域１２ｂとを有する。素子分離領域１２ｂは、導電領域１２ａとビアホール１３の側面１３Ａとの間に設けられ、ビアホール１３を囲むように設けられることが好ましい。導電領域１２ａには、例えばトランジスタ１２ｃが設けられ、例えば、トランジスタのためのソース領域、ドレイン領域及びチャネル領域、並びに、ソース電極、ドレイン電極及びゲート電極が設けられる。ソース領域、ドレイン領域及びチャネル領域は、ＩＩＩ−Ｖ族化合物層１２と同じ半導体を備える。導電領域１２ａは、例えばトランジスタ１２ｃに電流が流されてトランジスタ動作が可能となるような導電性を有する。素子分離領域１２ｂは、例えば、ＩＩＩ−Ｖ族化合物層１２へのイオン注入によって形成される。注入されるイオン種は、例えば、アルゴン、ボロン、カーボンである。ＩＩＩ−Ｖ族化合物層１２へのアルゴンイオンなどのイオン注入により、ＩＩＩ−Ｖ族化合物層１２の結晶構造が破壊されて、その導電性が低下する。素子分離領域１２ｂの導電性は、導電領域１２ａの導電性に比べて小さいので、導電領域１２ａは、素子分離領域１２ｂによって、裏面金属１５などの他の導体部分から電気的に分離される。半導体装置１では、素子分離領域１２ｂが、導電領域１２ａから裏面金属１５へのリーク電流を抑える。
【００２２】
ＩＩＩ−Ｖ族化合物層１２は、ビアホール１３の側面１３Ａ上の金属窒化物層１４に沿って延在する中間層１６を有する。中間層１６は、例えば、半導体チップに生じた反りを低減させる加熱処理によって形成される。金属窒化物層１４に含まれる窒素は、加熱に伴う熱エネルギーの増大を受けて、ビアホール１３の側面１３Ａを通してＩＩＩ−Ｖ族化合物層１２に拡散する。この窒素の拡散により、中間層１６が形成される。ＩＩＩ−Ｖ族化合物は、例えば、ＧａＡｓ、ＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮなどを含む。中間層１６の厚みは、例えば２０ｎｍ〜５０ｎｍである。また、中間層１６に含まれる窒素の濃度は、例えば、１×１０２１ｃｍ−３以上、６×１０２３ｃｍ−３以下である。中間層１６は、例えば、ＩＩＩ−Ｖ族化合物を構成する元素と窒素とを含んで、素子分離領域１２ｂよりも高い電気比抵抗を有する。中間層１６の電気比抵抗は、例えば１×１０−１Ωｃｍ〜１×１０４Ωｃｍである。金属窒化物層１４の厚みは、例えば１０ｎｍ〜１００ｎｍである。金属窒化物層１４の電気比抵抗は、例えば１．８×１０−４Ωｃｍである。中間層１６の抵抗値は、金属窒化物層１４の抵抗値よりも高い。電気比抵抗は、例えば四探針法によって測定される。
【００２３】
半導体装置１では、導電領域１２ａとビアホール１３の側面１３Ａとの間に素子分離領域１２ｂが設けられるので、導電領域１２ａから裏面金属１５へのリーク電流が抑えられる。また、適切な加熱処理が半導体素子の半導体チップに施されるので、半導体チップの反りは、所望のレベルにまで小さい。この反りを低減させる加熱処理が施されると、金属窒化物層１４内の窒素の拡散によってＩＩＩ−Ｖ族化合物層１２に中間層１６が形成される。中間層１６は、ＩＩＩ−Ｖ族化合物の構成元素と窒素とを含んで、素子分離領域よりも高い電気比抵抗を有する。中間層の原子配列が窒素を含むことで変化し電気的な障壁となるからである。半導体装置１では、金属窒化物層１４、中間層１６、素子分離領域１２ｂ、及び導電領域１２ａは、第１方向Ｄ１に直交又は交差する第２方向Ｄ２に沿って並ぶので、中間層１６は、導電領域１２ａから裏面金属１５に向かうリーク経路に障壁を提供する。中間層１６によって、半導体素子を含む導電領域１２ａから裏面金属１５へのリーク電流が低減する。
【００２４】
図２は、本実施形態における半導体装置を作製する方法を示す流れ図である。この作製方法では、通常、大きなサイズのウエハに多数の半導体装置を一括して作製する。引く続く説明において、理解を容易にするために、可能な場合には、一素子サイズの半導体装置１の説明に用いた参照符号を用いる。図２に示されるように、本実施形態の作製方法の工程Ｓ１においては、ＩＩＩ−Ｖ族化合物層１２が、例えば有機金属気相成長法又は分子線エピタキシー法によって、基板１１上に成長される。工程Ｓ２では、ＩＩＩ−Ｖ族化合物層１２内に、導電領域１２ａが形成される。導電領域１２ａには、例えば、イオン注入等によりトランジスタのためのソース領域、ドレイン領域及びチャネル領域が形成され、また、成膜、フォトリソグラフィ及びリフトオフ等により、ソース電極、ドレイン電極及びゲート電極が形成される。工程Ｓ２として、ＩＩＩ−Ｖ族化合物層１２の上面１２Ａにパッド電極１５ａが形成される。工程Ｓ３では、ビアホール１３が形成される。ビアホール１３は、パッド電極１５ａに合わせて基板１１の裏面１１Ｂに形成されたマスクを用いて、エッチングにより形成される。ビアホール１３は、基板１１からＩＩＩ−Ｖ族化合物層１２に向かう第１方向Ｄ１に沿って形成され、基板１１及びＩＩＩ−Ｖ族化合物層１２を貫通してパッド電極１５ａに到達する。工程Ｓ３が完了すると、基板１１、ＩＩＩ−Ｖ族化合物層１２、及びビアホール１３を含む積層構造体１０が作製される。
【００２５】
工程Ｓ４では、ビアホール１３の側面１３Ａ上に金属窒化物層１４が成長され、工程Ｓ５では、ビアホール１３内に裏面金属１５が作製される。金属窒化物層１４の成長は、例えばスパッタ法による。また、裏面金属１５の作製は、例えばスパッタ法による。金属窒化物層１４はビアホール１３の側面１３Ａと裏面金属１５との間に位置する。工程Ｓ６では、ＩＩＩ−Ｖ族化合物層１２内には、更に、導電領域１２ａとビアホール１３の側面１３Ａとの間に素子分離のための素子分離領域１２ｂが形成される。本実施例では、素子分離領域１２ｂは、例えば、イオン注入を行うことによって形成される。イオン注入のイオン種は、例えば、アルゴンイオンであることができる。イオン注入された原子によって、ＩＩＩ−Ｖ族化合物層１２の結晶構造が破壊されて、ＩＩＩ−Ｖ族化合物層１２の導電性が低下して、素子分離領域１２ｂが形成される。ＩＩＩ−Ｖ族化合物層１２の上面１２Ａを保護するための保護層１７が、上面１２Ａに設けられる。保護層１７は、例えば、ＳｉＮ、ＳｉＯ及びＡｌＯｘを含む。保護層１７の形成は、例えば、ＣＶＤ法による。これらの工程により、基板生産物が作製される。続いて、工程Ｓ７では、基板生産物が分離されて、複数の半導体チップを形成する。半導体チップは、半導体装置１のための積層構造体１０、金属窒化物層１４及び裏面金属１５を含む。半導体チップの形成は、例えば、ダイシング及びへき開などによって行われる。
【００２６】
図３は、本実施形態における工程Ｓ７までの作製工程が適用されて半導体チップの形態を有する半導体装置を概略的に示す断面図である。この断面は、図１の（ｂ）部の断面と対応する。図３の半導体装置は、加熱処理がなされていないので、図１の（ｂ）部に示されるような中間層１６を有していない。
【００２７】
図３に示されるように、半導体装置の半導体チップでは、例えば、ＧａＮなどからなる積層構造体１０上に裏面金属１５が設けられているので、半導体チップに反りが生じることがある。半導体チップの反りを低減するために、工程８では、半導体装置に加熱処理が行われる。この加熱処理は、例えば３５０℃の温度下で行われる。加熱処理により、半導体装置に生じた反りが低減される一方で、素子分離領域１２ｂの構造（本実施例では破壊された結晶構造）がアニールのような作用を受ける結果、素子分離領域１２ｂの絶縁性が劣化して、そのアイソレーション特性が低下することがある。
【００２８】
発明者の実験によれば、工程８の加熱処理において、半導体チップ内の金属窒化物層１４が加熱される。工程８の加熱処理に依存して、金属窒化物層１４に含まれる窒素が、ビアホール１３の側面１３Ａを通してＩＩＩ−Ｖ族化合物層１２に拡散する。この拡散により、工程８では、ＩＩＩ−Ｖ族化合物層１２内に、ビアホール１３の側面１３Ａ上の金属窒化物層１４に沿って中間層１６が形成される。中間層１６は、ＩＩＩ−Ｖ族化合物を構成する元素と金属窒化物層１４からの窒素とを含む。工程Ｓ８によれば、一度の加熱処理によって、半導体チップの反りが低減され、また、ＩＩＩ−Ｖ族化合物層１２内においてビアホール１３の側面１３Ａに接して中間層１６が形成される。
【００２９】
本実施例では、加熱処理は、真空下又は窒素雰囲気下で施されることができる。加熱処理が窒素雰囲気下で施されると、例えば半導体表面の荒れが抑制される効果がある。また、本実施例の加熱処理は、裏面金属１５の作製後に行われる。金属窒化物層１４を覆う裏面金属１５は、金属窒化物層１４の表面酸化を防止する。
【００３０】
工程Ｓ８の適用により、半導体装置１が形成される。半導体装置１では、工程Ｓ８の後に、金属窒化物層１４、中間層１６、素子分離領域１２ｂ、及び導電領域１２ａが、第１方向Ｄ１に直交又は交差する第２方向Ｄ２に沿って並んでいる。中間層１６は、導電領域１２ａと金属窒化物層１４との間に位置し、ビアホール１３の側面１３Ａ上の金属窒化物層１４に沿って延在する。中間層１６は、導電領域１２ａから裏面金属１５に向かうリーク経路に障壁を提供する。中間層１６によって、半導体素子を含む導電領域１２ａから裏面金属１５へのリーク電流が低減される。加えて、素子分離領域１２ｂも、その絶縁性に応じて、導電領域１２ａと裏面金属１５とのアイソレーションに寄与する。
【００３１】
以上説明したように、ビアホール１３の側面１３Ａ上に形成された金属窒化物層１４に加熱処理を適用することによって、素子分離に必要な高い比抵抗の領域（本実施例での中間層１６）を形成できる。本実施例の知見は、ビアホールを有する半導体チップであれば、一例として、モノリシックマイクロ波集積回路（ＭＭＩＣ）におけるソースビアを有する半導体チップにも適用できる。
【００３２】
（実施例１）
図４は、加熱処理後の金属窒化物に対するＡｕｇｅｒ電子分光分析法による分析結果を示す図である。本実施形態では、加熱処理によってＧａＮ層内に窒素が拡散する様子を調べるために、図４の（ａ）部に示されるような素子構造を有する第１デバイス２０を作製した。第１デバイス２０は、ＧａＮ層２１と、このＧａＮ層２１上に設けられた第１のＴａＮ層２２とを含む。第１のＴａＮ層２２は、例えば、スパッタ法によってＧａＮ層２１上に形成される。スパッタ法による第１のＴａＮ層２２の形成では、ステージ温度は、例えば、２５℃〜２００℃である。ＧａＮ層２１及び第１のＴａＮ層２２の厚みは、それぞれ１μｍ程度及び１５ｎｍ程度である。第１デバイス２０は、３５０℃の温度で１０分間置かれた。この加熱処理後の第１デバイス２０をＡｕｇｅｒ電子分光分析法に適用して、ＧａＮ層２１及び第１のＴａＮ層２２に含まれる窒素の濃度を調べた。図４の（ｂ）部は、Ａｕｇｅｒ電子分光分析法による窒素濃度の分析結果を示す。図４の（ｂ）部において、横軸は、第１デバイス２０内で、第１のＴａＮ層２２からＧａＮ層２１に向かう第３方向Ｄ３に沿って計測した深さ（任意単位）を示す。縦軸は、第１のＴａＮ層２２及びＧａＮ層２１に含まれる窒素濃度（任意単位）を示す。第１デバイス２０では、上記の加熱処理が施されると、第１のＴａＮ層２２とＧａＮ層２１との境界線Ｂの近傍において、窒素濃度が変化する。境界線Ｂは、第１デバイス２０の作製時における第１のＴａＮ層２２とＧａＮ層２１との境界を示す。境界線Ｂの近傍のＧａＮ層２１内では、加熱処理後の窒素濃度が、加熱処理前の窒素濃度の２倍近くに増大している。また、窒素濃度は、境界線ＢからＧａＮ層２１内に向かう方向に次第に減少するものの、加熱処理後の第１デバイス２０では、加熱処理前に比べて、ＧａＮ層２１内での窒素濃度の減少の割合が少なくなっている。第１デバイス２０における第１のＴａＮ層２２内の窒素が、加熱処理によって、ＧａＮ層２１内の深くにまで分布している。図４の（ｂ）部の窒素プロファイルは、加熱処理に基づいて、金属窒化物層１４内の窒素が、金属窒化物層１４に隣接するＩＩＩ−Ｖ族化合物層１２に拡散して、この結果、中間層１６に利用可能な高い抵抗値を有する層がＩＩＩ−Ｖ族化合物層１２内で金属窒化物層１４に沿って新たに形成されることを示している。
【００３３】
（実施例２）
図５は、加熱処理に伴うコンタクト抵抗の変化とＩ−Ｖプロファイルとを測定する素子構造を示す図である。実験のために４つの第２デバイス３０ａ〜３０ｄが、以下のようにして準備された。第２デバイス３０ａ〜３０ｄは、ｎ型ＧａＮ層３３と、ｎ型ＧａＮ層３３の上に設けられた第２のＴａＮ層３４とを含む。第２のＴａＮ層３４上には、第１金属電極３２ａと第２金属電極３２ｂとが形成されている。第２のＴａＮ層３４は、例えば、スパッタ法によってｎ型ＧａＮ層３３上に形成される。第２のＴａＮ層３４の形成では、ステージ温度は、例えば２５０℃である。ｎ型ＧａＮ層３３及び第２のＴａＮ層３４の厚みは、それぞれ１μｍ程度及び１５ｎｍ程度である。第２のＴａＮ層３４の組成は、Ｔａが９０％程度であり、窒素が１０％程度である。この第２のＴａＮ層３４の組成は、ＥＳＣＡ法やＳＩＭＳ法によって調べられる。第１金属電極３２ａ及び第２金属電極３２ｂは、例えばＡｌからなり、第１金属電極３２ａ及び第２金属電極３２ｂの厚みは、４００ｎｍ程度である。第１金属電極３２ａと第２金属電極３２ｂとの間の幅Ｗ１は、例えば、４０μｍである。
【００３４】
図６は、加熱処理に伴うコンタクト抵抗の変化を示す図である。第２デバイス３０ａには、加熱処理を行わず、その一方で、第２デバイス３０ｂ〜３０ｄに加熱処理を行った。引き続く説明では、説明の簡単化のために、加熱処理しなかったデバイスを第２デバイス３０ａとして参照し、加熱処理されたデバイスを第２デバイス３０ｂ〜３０ｄとして参照する。第２デバイス３０ａとともに、第２デバイス３０ｂ〜３０ｄについて、その加熱温度をまとめて示すと、以下の通りである。
第２デバイス名称、    加熱温度。
第２デバイス３０ａ、  加熱なし。
第２デバイス３０ｂ、  ３５０℃。
第２デバイス３０ｃ、  ５００℃。
第２デバイス３０ｄ、  ５５０℃。
第２デバイス３０ｂ〜３０ｄにおいて、加熱処理時間は、いずれの温度においても１０分間である。図６では、加熱処理が行われない第２デバイス３０ａでのコンタクト抵抗値（データＰ１）と、加熱処理された第２デバイス３０ｂ〜３０ｄでのコンタクト抵抗値（データＰ２〜データＰ４）とがプロットされている。第２デバイス３０ａ〜３０ｄのｎ型ＧａＮは、１×１０１８ｃｍ−３程度のキャリア濃度を有するので、コンタクト抵抗は、加熱処理に殆ど依存せずに、比較的低い１×１０−３Ωｃｍ２程度の値を示す。
【００３５】
第２デバイス３０ｂは、３５０℃程度の温度下に置かれると、そのコンタクト抵抗を大幅に増大させる。例えば、第２デバイス３０ｂが３５０℃程度の温度下に１０分間程度置かれると、第２デバイス３０ｂのコンタクト抵抗は１×１０−１Ωｃｍ２以上又はこれを超える値（データＰ２）を示す。この理由は、第２のＴａＮ層３４に含まれる窒素が、３５０℃程度の加熱処理によってｎ型ＧａＮ層３３内に拡散するからである。その結果、ｎ型ＧａＮ層３３が、第２のＴａＮ層３４からの窒素とｎ型ＧａＮ層３３のＧａＮとを含むようになるので、第２デバイス３０ｂのコンタクト抵抗が増大する。
【００３６】
加熱処理では、３５０℃を含むある温度範囲での加熱処理が、他の温度範囲での加熱処理に比べて、第２デバイスのコンタクト抵抗の値を好適に上昇させる。加熱処理の温度が５００℃程度以上になると、加熱後の第２デバイス３０ｃ、３０ｄのコンタクト抵抗は著しく減少する。例えば、加熱処理の温度が５００℃近傍になると、第２デバイス３０ｃのコンタクト抵抗は１×１０−５Ωｃｍ２に近づく。また、加熱処理の温度が５５０℃近傍になると、第２デバイス３０ｄのコンタクト抵抗は１×１０−６Ωｃｍ２に近づく。加熱温度が高くなると、加えられた熱エネルギーの増加に伴って、第２のＴａＮ層３４に含まれるＴａがｎ型ＧａＮ層３３内に拡散し、ｎ型ＧａＮ層３３内で合金化反応などが起こるからである。ｎ型ＧａＮ層３３内での合金化によって、第２デバイス３０のコンタクト抵抗は急激に低下する。従って、全ての加熱処理が本実験の形態に適用されるものではない。
【００３７】
本実施例では、第２デバイス３０ａ〜３０ｄにおける第２のＴａＮ層３４の成膜温度は２５０℃程度である。このため、２５０℃以上の温度での加熱処理がなされて、第２のＴａＮ層３４の窒素がｎ型ＧａＮ層３３に拡散するようになる。第２デバイスにおいて、所望の高いコンタクト抵抗を実現するためには、第２デバイスの加熱温度の下限値は２５０℃程度となる。一方、図６に示されるように、データＰ２、データＰ３及びデータＰ４を含む温度領域では、加熱温度が４００℃以下になると、データＰ１とデータＰ２とを含む温度領域における２５０℃でのコンタクト抵抗とほぼ同程度以上のコンタクト抵抗値を有する。この実験及び他の実験の結果から、４００℃以下の温度における加熱処理は、第２のＴａＮ層３４内のＴａがｎ型ＧａＮ層３３内で合金化することを防止できる。中間層１６に利用可能な高い抵抗値を有する層を形成するためには、第２デバイスの加熱温度の上限値は４００℃程度であることが示される。図６に示される実験結果によれば、中間層１６に利用可能な高い抵抗値を有する層の形成のための好適な温度範囲Ｒ１は、２５０℃〜４００℃であることが示される。実施例１及び実施例２並びに他の実験から、中間層１６形成のための加熱時間は、５分〜１０分間であることが好ましい。
【００３８】
図７は、第２デバイスについての加熱処理に伴うＩ−Ｖプロファイルを示す図である。図７のＩ−Ｖプロファイルは、電圧値に対する電流値の変化を示す。Ａｌ電極間の幅は４０μｍである。図７では、３５０℃程度の加熱処理がなされた第２デバイス３０ｂでは、例えば、印加された電圧の値の０．２Ｖ程度に対して、電流値は１×１０−５Ａより小さい。この低い電流値は、コンタクト抵抗の増大に対応する。加熱処理が施されない第２デバイス３０ａでは、例えば、印加された電圧の値の０．２Ｖ程度に対して、電流値は１×１０−３Ａ程度に増大する。また、加熱温度が５００℃程度以上となっても、電流値は増大する。加熱温度が５００℃程度の第２デバイス３０ｃでは、例えば、印加された電圧の値の０．２Ｖ程度に対して、電流値は１×１０−３Ａを上回る。加熱温度が５５０℃程度の第２デバイス３０ｄでは、例えば、印加された電圧の値の０．２Ｖ程度に対して、電流値は１×１０−２Ａ程度に達する。図７の結果によれば、５００℃程度以上の加熱温度では、Ｔａがｎ型ＧａＮ層３３内へ広がって合金化して、第２デバイスの抵抗値が下がる。
【００３９】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲及びその精神の範囲から来る全ての修正及び変更に権利を請求する。
【符号の説明】
【００４０】
１…半導体装置、１０…積層構造体、１１…基板、１２…ＩＩＩ−Ｖ族化合物層、１３…ビアホール、１３Ａ…側面、１４…金属窒化物層、１５…裏面金属、１６…中間層、Ｄ１…第１方向、Ｄ２…第２方向。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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