(57)【特許請求の範囲】
【請求項１】
パワーアップシステムであって、
第１の供給レールの電圧を第２の供給レールの電圧と比較することと、前記比較に基づいて出力信号を出力することとを行うように構成された電圧コンパレータと、ここにおいて、前記電圧コンパレータは、
第１の電圧制御型発振器と、ここにおいて、前記第１の電圧制御型発振器の出力信号の周波数は、前記第１の供給レールの前記電圧によって制御される、
第２の電圧制御型発振器と、ここにおいて、前記第２の電圧制御型発振器の出力信号の周波数は、前記第２の供給レールの前記電圧によって制御される、
第１のカウント値を取得するために、第１の時間期間の間、前記第１の電圧制御型発振器の前記出力信号の周期の数をカウントするように構成された第１のカウンタと、
第２のカウント値を取得するために、前記第１の時間期間の間、前記第２の電圧制御型発振器の前記出力信号の周期の数をカウントするように構成された第２のカウンタと、
前記第１のカウント値と前記第２のカウント値との間の差分に基づいて、前記電圧コンパレータの前記出力信号を生成するように構成された比較回路と
を備える、
前記電圧コンパレータの前記出力信号に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定することと、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始することとを行うように構成されたコントローラと、
第３のカウンタと、
を備え、
前記第１のカウント値および前記第２のカウント値は、前記第１の時間期間に続く第２の時間期間中に、前記比較回路に同期的に出力され、
前記電圧コンパレータの前記出力信号は、前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内であるときに第１の論理状態を有し、
前記コントローラは、前記第１の論理状態を有する、連続する出力信号の数を、前記第３のカウンタを用いてカウントし、前記第３のカウンタのカウンタ値が前記所定の時間期間に対応する所定のカウント値に達する時、前記複数のスイッチの切替えを開始するように構成される、システム。
【請求項２】
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、請求項１に記載のシステム。
【請求項３】
前記コントローラは、前記電圧コンパレータの前記出力信号が少なくとも前記所定の時間期間の間前記第１の論理状態に留まるとき、前記複数のスイッチの切替えを開始するように構成される、請求項１に記載のシステム。
【請求項４】
前記比較回路は、前記差分を閾値と比較することと、前記差分と前記閾値との前記比較に基づいて、前記電圧コンパレータの前記出力信号を生成することとを行うように構成される、請求項１に記載のシステム。
【請求項５】
前記第１のカウンタと前記比較回路との間に結合された第１の同期レジスタと、
前記第２のカウンタと前記比較回路との間に結合された第２の同期レジスタと、ここにおいて、前記第１の同期レジスタ及び前記第２の同期レジスタは、前記第１のカウント値及び前記第２のカウント値をそれぞれ前記比較回路に同期的に出力するように構成される、
を更に備える、請求項１に記載のシステム。
【請求項６】
前記第１の時間期間の間、前記第１のカウンタをイネーブルにすることと、前記第１の時間期間に続く前記第２の時間期間の間、前記第１のカウンタをディセーブルにすることとを行うように構成されたカウンタ制御回路を更に備え、ここにおいて、前記第１のカウンタは、前記第１の時間期間中、前記第１の電圧制御型コントローラ発振器の前記出力信号の前記周期の数をカウントし、前記第１の同期レジスタは、前記第２の時間期間中、前記第１のカウンタから前記第１のカウント値を読み出すように構成される、請求項５に記載のシステム。
【請求項７】
前記電圧コンパレータは、
第１の減少された電圧を取得するために前記第１の供給レールの前記電圧を減少することと、第２の減少された電圧を取得するために前記第２の供給レールの前記電圧を減少することとを行うように構成された分圧器と、
前記第１の減少された電圧を前記第２の減少された電圧と比較することと、前記第１の減少された電圧と前記第２の減少された電圧との前記比較に基づいて前記出力信号を生成することとを行うように構成された比較増幅器と
を備える、請求項１に記載のシステム。
【請求項８】
前記分圧器は、前記第１の供給レールの前記電圧よりも大きい量ぶん、前記第２の供給レールの前記電圧を減少するように構成される、請求項７に記載のシステム。
【請求項９】
前記コントローラは、パワーシーケンサに確認信号を出力することで前記複数のスイッチの切替えを開始するように構成され、前記確認信号は、前記複数のスイッチをオンに切り替えることを前記パワーシーケンサに行わせる、請求項１に記載のシステム。
【請求項１０】
前記コントローラは、パワーアップの開始を示す、前記パワーシーケンサからの信号を検出することと、前記パワーシーケンサからの前記信号に応答して、前記電圧コンパレータをイネーブルにすることとを行うように構成される、請求項９に記載のシステム。
【請求項１１】
前記コントローラは、前記電圧コンパレータの前記出力信号が第２の論理状態から前記第１の論理状態に変化することに応答して前記第３のカウンタを起動することと、前記電圧コンパレータの前記出力信号が前記第１の論理状態から前記第２の論理状態に変化することに応答して前記第３のカウンタをリセットすることと、前記第３のカウンタのカウント値が、前記所定の時間期間に対応する所定のカウント値に達するとき、前記複数のスイッチの切替えを開始することとを行うように、さらに構成される、
請求項３に記載のシステム。
【請求項１２】
パワーアップのための方法であって、
第１の供給レールの電圧によって制御される第１の電圧制御型発振器を使用して、前記第１の供給レールの前記電圧を第１の周波数へと変換することと、
第２の供給レールの電圧によって制御される第２の電圧制御型発振器を使用して、前記第２の供給レールの前記電圧を第２の周波数へと変換することと、
第１のカウンタを使用して、第１の時間期間の間、前記第１の周波数を第１のカウント値へと変換することと、
第２のカウンタを使用して、前記第１の時間期間の間、前記第２の周波数を第２のカウント値へと変換することと、
前記第１のカウント値と前記第２のカウント値との間のカウント差分を決定することと、
前記カウント差分に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定することと、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始することと、
を備え、
前記カウント差分を決定することは、前記第１の時間期間に続く第２の時間期間中に、前記第１のカウント値および前記第２のカウント値を同期的に取得することを備え、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを決定することは、
前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内に留まっている間、第３のカウンタを用いて、カウントすること、
前記第３のカウンタのカウント値が、前記所定の時間期間に対応するカウント値に達するとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定することと、
を備える、方法。
【請求項１３】
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、請求項１２に記載の方法。
【請求項１４】
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを決定することは、前記カウント差分が少なくとも前記所定の時間期間の間閾値を下回るとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定することを備える、
請求項１２に記載の方法。
【請求項１５】
パワーアップのための装置であって、
第１の供給レールの電圧を第１の周波数へと変換するための手段と、
第２の供給レールの電圧を第２の周波数へと変換するための手段と、
第１の時間期間の間、前記第１の周波数を第１のカウント値へと変換するための手段と、
前記第１の時間期間の間、前記第２の周波数を第２のカウント値へと変換するための手段と、
前記第１のカウント値と前記第２のカウント値との間のカウント差分を決定するための手段と、
前記カウント差分に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定するための手段と、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始するための手段と
を備え、
前記カウント差分を決定するための手段は、前記第１の時間期間に続く第２の時間期間中に、前記第１のカウント値および前記第２のカウント値を同期的に取得するための手段を備え、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを前記決定するための手段は、前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内に留まっている間、カウントするための手段を備え、前記カウントするための手段のカウント値が、前記所定の時間期間に対応するカウント値に達するとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定される、装置。
【請求項１６】
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、請求項１５に記載の装置。
【請求項１７】
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを前記決定するための手段は、前記カウント差分が少なくとも前記所定の時間期間の間前記閾値を下回るとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定するための手段を備える、
請求項１５に記載の装置。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本願は、２０１５年２月２５日に出願された米国特許仮出願第６２／１２０，７９８号及び２０１５年２月２７日に出願された米国特許仮出願第６２／１２６，３１１号への優先権を、米国特許法第１１９（ｅ）条に基づいて主張し、それらの明細書全体は、参照によって本明細書に組み込まれる。
【技術分野】
【０００２】
[0002]本開示の態様は一般に、回路をパワーアップするためのシステム及び方法に関し、より具体的には、電圧コンパレータを使用して、回路をパワーアップする時間を短縮することに関する。
【背景技術】
【０００３】
[0003]回路（例えば、ＣＰＵ、ＧＰＵ、プロセッサコア、等）は、ヘッドスイッチのアレイによって電力供給レールに選択的に結合され得る。ヘッドスイッチは、回路が非アクティブ状態（例えば、スリープ状態）にあるとき、電力供給レールから回路を切り離し（decuple）、回路がアクティブ状態（例えば、機能状態）にあるとき、電力供給レールに回路を結合し得る。例えば、ヘッドスイッチは、回路が非アクティブ状態にあるとき、電力漏れを低減するために、電力供給レールから回路を切り離し得る。
【０００４】
[0004]非アクティブ状態からアクティブ状態に回路をパワーアップするために、ヘッドスイッチは、回路の電圧を増加する（ramp up）ために、パワーシーケンサによって連続してオンに切り替えられ（オンにされ）得る。パワーアップ前、回路におけるキャパシタは、十分に放電され得る。結果として、初期のパワーアップ中、回路は、キャパシタを充電するために、電力供給レールから大きい電流を引き込み得、これは、電力供給レール上に電力ドループを作り出す。パワーアップが速すぎる場合、電圧ドループは、電力供給源に結合された他の回路が誤動作することを引き起こすのに十分な大きさであり得る。これを防ぐために、パワーアップは、ヘッドスイッチ間に遅延を挿入することで減速され得る。
【発明の概要】
【０００５】
[0005]以下に、１つ又は複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図される全ての実施形態の広範な概観ではなく、全ての実施形態の主要又は重要な要素を識別することも、任意又は全ての実施形態の範囲を定めることも意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つ又は複数の実施形態の幾つかの概念を、簡略化された形式で提示することである。
【０００６】
[0006]ある態様に従って、パワーアップシステムが本明細書で説明される。システムは、第１の供給レールの電圧を第２の供給レールの電圧と比較することと、この比較に基づいて出力信号を出力することとを行うように構成された電圧コンパレータを備える。システムはまた、電圧コンパレータの出力信号に基づいて、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるかどうかを決定することと、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるとの決定に応じて、第１の供給レールと第２の供給レールとの間に結合された複数のスイッチの切替えを開始する（initiate）こととを行うように構成されたコントローラを備える。
【０００７】
[0007]第２の態様は、パワーアップのための方法に関する。方法は、第１の供給レールの電圧を第２の供給レールの電圧と比較することと、この比較に基づいて、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるかどうかを決定することとを備える。方法はまた、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるとの決定に応じて、第１の供給レールと第２の供給レールとの間に結合された複数のスイッチの切替えを開始することを備える。
【０００８】
[0008]第３の態様は、パワーアップのための装置に関する。装置は、第１の供給レールの電圧を第２の供給レールの電圧と比較するための手段と、この比較に基づいて、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるかどうかを決定するための手段とを備える。装置はまた、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるとの決定に応じて、第１の供給レールと第２の供給レールとの間に結合された複数のスイッチの切替えを開始するための手段を備える。
【０００９】
[0009]前述した目的及び関連する目的を達成するために、１つ又は複数の実施形態は、以下に十分に説明されかつ特許請求の範囲において具体的に示される特徴を備える。以下の説明及び添付の図面は、１つ又は複数の実施形態の実例となる特定の態様を詳細に示す。しかしならが、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のほんの一部しか示さず、説明される実施形態は、そのような態様及びそれらの等化物の全てを含むことが意図される。
【図面の簡単な説明】
【００１０】
【図１】[0010]図１は、ヘッドスイッチアレイの例を示す。
【図２】[0011]図２は、本開示の実施形態に係る、パワーシーケンサ及びヘッドスイッチアレイの例を示す。
【図３】[0012]図３は、本開示の実施形態に係る、電圧コンパレータを有するパワーアップシステムを示す。
【図４】[0013]図４は、本開示の実施形態に係る、アナログ電圧コンパレータを有するパワーアップシステムを示す。
【図５】[0014]図５は、本開示の実施形態に係る、デジタル電圧コンパレータを示す。
【図６】[0015]図６は、本開示の実施形態に係る、分周器を備えるデジタル電圧コンパレータを示す。
【図７】[0016]図７は、本開示の別の実施形態に係る、デジタル電圧コンパレータを示す。
【図８】[0017]図８は、本開示の実施形態に係る、図７におけるデジタル電圧コンパレータの動作についての例示的なタイムラインを示す。
【図９】[0018]図９は、本開示の実施形態に係る、電圧レベルシフタを備えるデジタル電圧コンパレータを示す。
【図１０】[0019]図１０は、本開示の実施形態に係る、パワーアップのための方法のフロー図である。
【発明の詳細な説明】
【００１１】
[0020]添付の図面に関連して以下に示される詳細な説明は、様々な構成の説明を意図しており、本明細書で説明される概念が実施され得る唯一の構成を表すことを意図したものではない。詳細な説明は、様々な概念の完全な理解を提供するために特定の詳細を含む。しかしながら、これらの概念がこれらの特定の詳細なしに実施され得ることは当業者には明らかであろう。幾つかの事例では、そのような概念を曖昧にしないために、周知の構造及び構成要素はブロック図の形式で示される。
【００１２】
[0021]図１は、外部電力供給レール１１２と内部電力供給レール１１４との間に結合されたヘッドスイッチアレイ１１０の例を示す。外部供給レール１１２は、外部電源１４０に結合され、内部供給レール１１４は、電源１４０によって電力供給される回路（図示されない）に結合される。回路は、ＣＰＵ、ＧＰＵ、プロセッサコア又は別のタイプの回路を備え得る。外部電源１４０は、電力管理集積回路（ＰＭＩＣ）又は他の供給源（source）を備え得る。電源１４０は、その上に回路が組み立てられるチップの外部に電源があるという点で外付けである。供給レール１１２は、外部供給レールと呼ばれるが、供給レールの一部が、その上に回路が集積されるチップ上にあり得ることは認識されるべきである。例示を容易にするために内部供給レール１１４は図１では簡略されていること及び実際の内部供給レール１１４は電力供給メッシュ又は他の構造を備え得ることも認識されるべきである。
【００１３】
[0022]ヘッドスイッチアレイ１１０は、内部供給レール１１４（故に、回路）を外部供給レール１１２に選択的に結合するように構成される。ヘッドスイッチアレイ１１０は、回路が非アクティブ状態（例えば、スリープ状態）にあるとき、外部供給レール１１２から回路を切り離し、回路がアクティブ状態（例えば、機能状態）にあるとき、外部供給レールに回路を結合するために使用され得る。例えば、ヘッドスイッチアレイ１１０は、回路が非アクティブ状態にあるとき、電力漏れを低減するために、外部供給レールから回路を切り離し得る。
【００１４】
[0023]ヘッドスイッチアレイ１１０は、複数の弱スイッチ１１５と、第１の遅延チェーン１２０と、複数の強スイッチ１２５と、第２の遅延チェーン１３０とを備える。弱スイッチ１１５及び強スイッチ１２５は、図１に示されるように、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを備え得る。弱スイッチ１１５は、回路がパワーアップされるとき、突入電流を制限するために使用され得、強スイッチ１２５は、回路が機能状態にあるとき、外部供給レール１１２と内部供給レール１１４との間に高伝導率経路を提供するために使用され得る。この点について、強スイッチ１２５は、オンに切り替えられる（オンにされる）とき、弱スイッチ１１５よりも遥かに高い伝導率を有し得る。例えば、各強スイッチ１２５は、弱スイッチ１１５よりも遥かに大きい寸法（例えば、ゲート幅）を有し得る。弱スイッチは、「few」と呼ばれ得、強スイッチは「rest」と呼ばれ得る。図１が原寸大に描かれていないこと及び図１に示されるよりも強スイッチ１２５が弱スイッチ１１５に対して遥かに大きい可能性があることは認識されるべきである。ヘッドスイッチアレイ１１０が、図１に示されるよりも遥かに大きい数のスイッチ（例えば、数百個のスイッチ）を備え得ることも認識されるべきである。
【００１５】
[0024]第１の遅延チェーン１２０は、図１に示されるように、直列に結合された第１の複数の遅延素子を備える。各弱スイッチ１１５のゲートは、第１の遅延チェーン１２０に沿って異なる点に結合される。図１における例では、遅延素子は、各対の隣接したスイッチ１１５の間に結合される。以下で更に説明されるように、第１の遅延チェーン１２０は、パワーアップ中、弱スイッチ１１５を連続してオンに切り替える（オンにする）ように構成される。第１の遅延チェーン１２０における各遅延素子は、伝播遅延を有する１つ又は複数のインバータ及び／又は他の論理デバイスを備え得る。
【００１６】
[0025]第２の遅延チェーン１３０は、図１に示されるように、直列に結合された第２の複数の遅延素子を備える。各強スイッチ１２５のゲートは、第２の遅延チェーン１３０に沿って異なる点に結合される。図１おける例では、遅延素子は、各対の隣接したスイッチ１２５の間に結合される。以下で更に説明されるように、第２の遅延チェーン１３０は、パワーアップ中、強スイッチ１２５を連続してオンに切り替える（オンにする）ように構成される。
【００１７】
[0026]回路が非アクティブ状態（例えば、スリープ状態）であるとき、弱スイッチ１１５及び強スイッチ１２５はオフにされ得、それによって、外部供給レール１１２から内部供給レール１１４（故に、回路）を切り離す。回路がアクティブ状態（例えば、機能状態）であるとき、弱スイッチ１１５及び強スイッチ１２５はオンにされ、それによって、外部供給レール１１２に内部供給レール１１４（故に、回路）を結合する。強スイッチ１２５は、回路が機能状態にあるとき、外部供給レール１１２と内部供給レール１１４との間に高伝導率経路を提供する。
【００１８】
[0027]図２は、ヘッドスイッチアレイ１１０と、このヘッドスイッチアレイ１１０に結合されたパワーシーケンサ２１５とを備えるパワーアップシステム２１０を示す。パワーシーケンサ２１５は、以下で更に説明されるように、パワーアップシーケンスに従ってヘッドスイッチアレイ１１０におけるスイッチを連続してオンにすることで、回路をパワーアップするように構成される。
【００１９】
[0028]回路をパワーアップするために、パワーシーケンサ２１５は、第１の出力２１８から第１の遅延チェーン１２０の入力１２２に第１のスイッチイネーブル信号（「enf」と表される）を出力する。第１のスイッチイネーブル信号enfが、第１の遅延チェーン１２０を通って伝播すると、第１の遅延チェーン１２０における遅延素子は、弱スイッチ１１５を連続してオンにする。２つの隣接した弱スイッチ間の時間遅延は、隣接したスイッチ間の遅延素子の遅延（例えば、数ナノ秒）に略等しい。各弱スイッチがＰＭＯＳトランジスタを備える例の場合、第１のスイッチイネーブル信号enfは、それぞれの弱スイッチをオンにするためにそれぞれの弱スイッチのゲートに論理０を出力することを、弱スイッチに結合された各遅延素子に行わせ得る。
【００２０】
[0029]弱スイッチ１１５をオンにすることにより、電流は、外部供給レール１１２から内部供給レール１１４に流れることが可能になる。これは、回路におけるキャパシタを充電し、それによって、内部供給レール１１４の電圧を上昇させる。弱スイッチ１１５は、強スイッチ１２５と比べて比較的低い伝導率を有する。低い伝導率は、初期のパワーアップ中、外部供給レール１１２から内部供給レール１１４への突入電流を制限し、それによって、外部供給レール１１２上の電圧ドループを低減する。
【００２１】
[0030]弱スイッチ１１５の全てがオンにされた後、第１のスイッチイネーブル信号enfは、この信号が、第１の確認信号（「enf_ack」と表される）としてパワーシーケンサ２１５に出力し戻される、第１の遅延チェーン１２０の出力１２４に伝播する。パワーシーケンサ２１５は、第１の確認入力２２０において第１の確認信号enf_ackを受ける。第１の確認信号enf_ackは、弱スイッチ１１５がオンにされていることをパワーシーケンサ２１５に示す。第１の確認信号enf_ackを受けると、パワーシーケンサ２１５は、第２の出力２２２から、ヘッドスイッチアレイ１１０における第２の遅延チェーン１３０の入力１３２に第２のスイッチイネーブル信号（「enr」と表される）を出力し得る。幾つかの態様では、パワーシーケンサ２１５は、第１の確認信号enf_ackの受入れから所定の時間遅延の後に第２のスイッチイネーブル信号enrを出力し得る。
【００２２】
[0031]第２のスイッチイネーブル信号enrが、第２の遅延チェーン１３０を通って伝播すると、第２の遅延１３０チェーンにおける遅延素子は、強スイッチ１２５を連続してオンにする。２つの隣接した強スイッチ間の時間遅延は、隣接したスイッチ間の遅延素子の遅延に略等しい。各強スイッチがＰＭＯＳトランジスタを備える例の場合、第２のスイッチイネーブル信号enrは、それぞれの強スイッチをオンにするためにそれぞれの強スイッチのゲートに論理０を出力することを、強スイッチに結合された各遅延素子に行わせ得る。
【００２３】
[0032]強スイッチ１２５の全てがオンにされた後、第２のスイッチイネーブル信号enrは、この信号が、第２の確認信号（「enr_ack」と表される）としてパワーシーケンサ２１５に出力し戻される、第２の遅延チェーン１３０の出力１３４に伝播する。パワーシーケンサ２１５は、第２の確認入力２２４において第２の確認信号enr_ackを受ける。第２の確認信号enr_ackは、強スイッチ１２５がオンにされていることをパワーシーケンサ２１５に示す。第１の確認信号enf_ackを受けると、パワーシーケンサ２１５は、第２の出力２２２から、ヘッドスイッチアレイ１１０における第２の遅延チェーン１３０の入力１３２に第２のスイッチイネーブル信号（「enr」と表される）を出力し得る。
【００２４】
[0033]第１の遅延チェーン１２０の時間遅延は、パワーシーケンサ２１５が強スイッチ１２５をオンにし始める（start）時までに、内部供給レール１１４の電圧が外部供給レール１１２の電圧に近くなるように選ばれ得る。例えば、時間遅延は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の少なくとも９０％に等しくなるように選ばれ得る。これは、強スイッチ１２５をオンにすることによって供給レール１１２上の電圧ドループが特定の量を超えることがないようにすることを確実にするのを助ける。しかしながら、このアプローチの欠点は、第１の遅延チェーン１２０の時間遅延が、内部供給レール１１４の電圧が特定のレベルに達するのにかかる時間の推定値に基づいていることである。この時間推定値は、過度に保守的であり得（例えば、プロセス−電圧−温度（ＰＶＴ）変動を考慮するために大きいマージンを含み）、これは、大きい電圧ドループを防ぐのに必要とされるよりも長い遅延を引き起こす。長い遅延は、アクティブ状態に回路をパワーアップする時間を増加させる。
【００２５】
[0034]これに対処するために、本開示の実施形態は、電圧ドループを許容可能なレベル内に保ちつつ、回路をパワーアップする時間を短縮する。これは、電圧コンパレータを使用して内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較することと、内部供給レールの電圧が外部供給レールの電圧の特定の量（例えば、少なくとも９５％）内であるとき、パワーシーケンス２１５の第１の確認入力２２０に早送り確認信号を送ることとを行うことによって達成される。早送り確認信号に応答して、パワーシーケンサ２１５は、強スイッチ１２５をオンに切り替え（オンにし）始めるために、第２のスイッチイネーブル信号enrをヘッドスイッチアレイ１１０に送る。早送り確認信号は典型的に、上述したようなヘッドスイッチアレイ１１０における第１の遅延チェーン１２０によって出力される第１の確認信号enf_ackよりも速い。結果として、早送り確認信号は、第２のスイッチイネーブル信号enrを先に出力することをパワーシーケンサ２１５に行わせ、故に、先に強スイッチ１２５をオンにさせ、それによって、回路のランプアップ時間を短縮する。
【００２６】
[0035]図３は、本開示の実施形態に係る、パワーアップシステム３１０を示す。パワーアップシステム３１０は、パワーシーケンサ２１５と、ヘッドスイッチアレイ１１０と、早送り確認回路３１２とを備える。早送り確認回路３１２は、電圧コンパレータ３２２と制御デバイス３１５とを更に備える。
【００２７】
[0036]電圧コンパレータ３２２は、外部供給レール１１２に結合された第１の入力（「ＥＸＴ」と表される）と、内部供給レール１１４に結合された第２の入力（「ＩＮＴ」と表される）とを有し得る。この例では、電圧コンパレータ３２２は、外部供給レール１１２の電圧を内部供給レール１１４の電圧と比較することと、この比較に基づいて制御デバイス３１５に信号を出力することとを行うように構成される。例えば、電圧コンパレータ３２２は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるときに、制御デバイス３１５に論理１を出力するように構成され得る。
【００２８】
[0037]図３に示されるように、制御デバイス３１５は、パワーシーケンサ２１５の第１の出力２１８に結合された入力を有する。これにより、以下で更に説明されるように、制御デバイス３１５は、第１のスイッチイネーブル信号enfを検出することが可能になる。制御デバイス３１５はまた、パワーシーケンサ２１５の第１の確認入力２２０に結合された出力を有する。これにより、以下で更に説明されるように、制御デバイス３１５は、強スイッチの切替えを開始するために、パワーシーケンサ２１５に早送り確認を出力することが可能になる。
【００２９】
[0038]動作中、制御デバイス３１５は、第１のスイッチイネーブル信号enfについて、パワーシーケンサ２１５の第１の出力２１８をモニタする。制御デバイス３１５が第１のスイッチイネーブル信号enfを検出するとき、制御デバイス３１５は、電圧コンパレータ３２２が、内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較し始めることを可能にする。故に、制御デバイス３１５は、パワーシーケンサ２１５が回路のパワーアップを開始するとき、電圧コンパレータ３２２をイネーブルにする。この時より前は、電圧コンパレータ３２２は、電力を節約するためにディセーブルにされ得る。
【００３０】
[0039]第１のスイッチイネーブル信号enfに応答して、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０は、弱スイッチ１１５をオンに切り替え（オンにし）始める。これは、内部供給レール１１４の電圧を増加させる。内部供給レール１１４の電圧が増加すると、電圧コンパレータ３２２は、この電圧を、外部供給レール１１２の電圧と比較する。内部供給レール１１４の電圧が、外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるとき、電圧コンパレータ３２２は、制御デバイス３１５に論理１を出力する。これに応答して、制御デバイス３１５は、パワーシーケンサ２１５の第１の確認入力２２０に早送り確認信号を出力し得る。早送り確認信号は、強スイッチ１２５をオンに切り替え（オンにし）始めるために、第２のスイッチイネーブル信号enrをヘッドスイッチアレイ１１０に送ることをパワーシーケンサ２１５に行わせる。早送り確認信号は典型的に、上述した第１の遅延チェーン１２０によって出力される第１の確認信号よりも速い。結果として、早送り確認信号は、第２のスイッチイネーブル信号enrを先に出力することをパワーシーケンサ２１５に行わせ、故に、先に強スイッチ１２５をオンにし始めさせ、それによって、回路のランプアップ時間を短縮する。
【００３１】
[0040]一態様では、制御デバイス３１５は、電圧コンパレータ３２２の出力が最初に論理１を出力するとき、カウンタを起動し得る。電圧コンパレータ３２２が、論理１を出力した後に（例えば、内部供給レール１１４の電圧上のグリッチ及び／又はノイズにより）一時的に論理０を出力する場合、制御デバイス３１５は、カウンタを再起動し得る。この態様では、制御デバイス３１５は、カウンタのカウント値が特定の値に達するとき、パワーシーケンサ２１５に早送り確認信号を出力し得る。結果として、制御デバイス３１５は、電圧コンパレータ３２２の出力が、ある時間期間の間、論理１で不変であるとき、早送り確認を出力する。
【００３２】
[0041]図３おける例では、制御デバイス３１５は、コントローラ３２０と、ＯＲゲート３２５と、クロック分周器３３０と、カウンタ３３５と、第１のシンセサイザ３５０と、第２のシンセサイザ３５５と、第３のシンセサイザ３６０とを更に備える。
【００３３】
[0042]クロック分周器は、クロック（「clk」と表される）を受けることと、分割クロック（「div_clk」と表される）を生成するためにクロックclkの周波数を分周することとを行うように構成される。クロック分周器３３０がクロックclkの周波数を分割する量は、入力ビット（「clk_div_by」と表される）によってプログラムされ得る。換言すると、クロック分周器３３０の除数は、入力ビットclk_div_byの値によって制御され得る。分割クロックdiv_clkは、以下で更に説明されるように、コントローラ３２０及びカウンタ３３５の動作を時間調整（time）するために、コントローラ３２０及びカウンタ３３５に入力される。一態様では、クロックclkは、１つ又は複数のプロセッサコアの動作を時間調整するためにも使用される（例えば、ＧＨｚ範囲における）高周波数クロックであり得る。この態様では、コントローラ３２０及びカウンタ３３５は、適切に機能するのに高周波数クロックを必要としない場合がある。結果として、クロック分周器３３０は、クロックclkの周波数を分周することで、（例えば、ＭＨｚ範囲に）クロックclkを減速し、コントローラ３２０及びカウンタ３３５に減速クロック（即ち、分割クロックdiv_clk）を出力し得る。より遅いクロック速度は、コントローラ３２０及び３３５の信頼度を増加させ得る及び／又はコントローラ３２０及びカウンタ３３５の構造を単純化し得る（例えば、下位ビットのカウンタの使用を可能にする）。クロック分周器３３０が省略され得る、そのケースでは、クロックclkがコントローラ３２０及びカウンタ３３５に直接入力され得る、ことは認識されるべきである。
【００３４】
[0043]第１のシンセサイザ３５０は、パワーシーケンサ２１５の第１の出力２１８とコントローラ３２０との間に結合される。第１のシンセサイザ３５０は、コントローラ３２０に第１のスイッチイネーブル信号enfを入力する前に、パワーシーケンサ２１５からの第１のスイッチイネーブル信号enfを分割クロックdiv_clkと同期させるように構成される。換言すると、パワーシーケンサ２１５が第１のスイッチイネーブル信号enfを出力するとき、第１のシンセサイザ３５０は、コントローラ３２０にスイッチイネーブル信号enfを入力する前に、スイッチイネーブル信号enfのエッジを分割クロックdiv_clkのエッジと合わせる。第２のシンセサイザ３５５は、第１の遅延チェーン１２０の出力１２４とコントローラ３２０との間に結合される。第２のシンセサイザ３５５は、コントローラ３２０に第１の確認信号enf_ackを入力する前に、第１の遅延チェーン１２０からの第１の確認信号enf_ackを分割クロックdiv_clkと同期させるように構成される。第３のシンセサイザ３６０は、電圧コンパレータ３２２の出力とコントローラ３２０との間に結合される。第３のシンセサイザ３６０は、コンパレータ出力信号をコントローラ３２０に入力する前に、コンパレータ出力信号を分割クロックdiv_clkと同期させるように構成される。
【００３５】
[0044]ＯＲゲート３２５は、第１の遅延チェーン１２０の出力１２４に結合された第１の入力と、コントローラ３２０の早送り確認出力（「ff-ack」と表される）に結合された第２の入力と、パワーシーケンサ２１５の第１の確認入力２２０に結合された出力とを有する。
【００３６】
[0045]動作中、コントローラ３２０は、第１のスイッチイネーブル信号enfについて、パワーシーケンサ２１５の第１の出力２１８をモニタする。コントローラ３２０が第１のスイッチイネーブル信号enfを検出するとき、コントローラ３２０は、電圧コンパレータ３２２が、内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較し始めることを可能にする。この時より前は、電圧コンパレータ３２２は、電力を節約するためにディセーブルにされ得る。
【００３７】
[0046]第１のスイッチイネーブル信号enfに応答して、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０は、弱スイッチ１１５をオンに切り替え（オンにし）始める。これは、内部供給レール１１４の電圧を増加させる。内部供給レール１１４の電圧が増加すると、電圧コンパレータ３２２は、この電圧を、外部供給レール１１２の電圧と比較する。内部供給レール１１４の電圧が、外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるとき、電圧コンパレータ３２２は、コントローラ３２０に論理１を出力する。
【００３８】
[0047]これに応答して、コントローラ３２０は、カウンタ３３５がカウントし始めることを可能にし得る。電圧コンパレータ３２２が、論理１を出力した後に（例えば、内部供給レール１１４の電圧上のグリッチ及び／又はノイズにより）一時的に論理０を出力する場合、コントローラ３２０は、カウンタ３３５をディセーブルにし、リセットし得る。次に、コントローラ３２０は、電圧コンパレータ出力が再度１になるとき、カウンタ３３５をイネーブルにし得る。カウンタ３３５がカウントする間、コントローラ３２０は、カウンタのカウント値（「cnt_val」と表される）をモニタし得る。以下で更に説明されるように、カウント値が特定の値に達するとき、コントローラ３２０は、ＯＲゲート３２５に早送り確認信号を出力し得、それは、この早送り確認信号をパワーシーケンサ２１５の第１の確認入力２２０にパスする。結果として、コントローラ３２０は、コンパレータ出力が、ある時間期間の間、論理１で不変であるとき、早送り確認信号を出力する。一態様では、（特定のカウント値に対応する）時間期間は、入力ビット（「遅延」と表される）によってコントローラ３２０に設定され得る。故に、時間期間は、プログラマブルであり得る。早送り確認信号を送った後、コントローラ３２０は、電力を節約するために、次のパワーアップサイクルまで電圧コンパレータ３２２をディセーブルにし得る。
【００３９】
[0048]一態様では、カウンタ３３５は、早送り確認信号が送られた後、カウントし続け得る。この態様では、コントローラ３２０は、第１の確認信号enf_ackについて、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０の出力１２４をモニタし得る。コントローラ３２０が第１の確認信号enf_ackを検出するとき、コントローラ３２０は、カウンタ３３５のカウント値を記録し得る。次に、コントローラ３２０は、このカウント値と、早送り確認信号が送られたときのカウント値との差分を決定し得る。これらのカウント値における差分は、早送り確認回路３１２が、パワーシーケンサ２１５による第２のスイッチイネーブル信号enrの出力を加速させる時間を示す。第１の確認信号enf_ackを受けた後、コントローラ３２０は、次のパワーアップサイクルの間、カウンタ３３５をディセーブルにし、リセットし得る。
【００４０】
[0049]上述したように、コントローラ３２０が早送り確認信号を出力するとき、ＯＲゲート３２５は、パワーシーケンサ２１５の第１の確認入力２２０に早送り確認信号をパスする。この例では、早送り確認信号及び第１の確認信号enf_ackは両方とも、１の論理値を有し得る。結果として、ＯＲゲート３２５は、最初にＯＲゲート３２５に到達する確認信号を、パワーシーケンサ２１５の第１の確認入力２２０にパスする。早送り確認信号が第１の確認信号enf_ackの前にある（故に、最初にＯＲゲート３２５に到達する）と仮定して、ＯＲゲート３２５は、パワーシーケンサ２１５に早送り確認信号をパスする。一態様では、コントローラ３２０は、例えば、コントローラ３２０が適切に機能していない場合、ディセーブルにされ得る。この態様では、コントローラ３２０は、ディセーブルにされている間、ＯＲゲート３２５に論理０を継続的に出力し得る。結果として、ＯＲゲート３２５は、パワーシーケンサ２１５にヘッドスイッチアレイ１１０からの第１の確認信号enf_ackをパスする。このケースでは、図３におけるパワーアップシステム３１０は、図２におけるパワーアップシステム２１０と同様の方法で動作する。
【００４１】
[0050]図４は、本開示の別の実施形態に係る、パワーアップシステム４１０を示す。パワーアップシステム４１０は、パワーシーケンサ２１５と、ヘッドスイッチアレイ１１０と、早送り確認回路４１２とを備える。早送り確認回路４１２は、アナログ電圧コンパレータ４２２と制御デバイス４１５とを更に備える。制御デバイス４１５は、図３における制御デバイス３１５と同様であるが、以下で更に説明されるように、早送り確認回路４１２を選択的にイネーブルにするための追加の論理回路を有する。
【００４２】
[0051]アナログ電圧コンパレータ４２２は、比較増幅器４４０と、イネーブルスイッチ４４２と、分圧器４４５とを備える。電圧コンパレータ４２２は、外部供給レール１１２に結合された第１の入力（「ＥＸＴ」と表される）と、内部供給レール１１４に結合された第２の入力（「ＩＮＴ」と表される）とを有する。この例では、イネーブルスイッチ４４２は、第１の入力ＥＸＴと、比較増幅器４４０の供給入力との間に結合される。イネーブルスイッチ４４２がオンにされるとき、イネーブルスイッチ４４２は、比較増幅器４４０に電力供給するために、外部供給レール１１２の電圧を比較増幅器４４０の供給入力に結合する。イネーブルメントスイッチ４４２がオフにされるとき、比較増幅器４４０は、ディセーブルにされる。図４における例では、イネーブルスイッチ４４２は、ＰＭＯＳトランジスタを備える。この例では、イネーブルスイッチ４４２は、イネーブルスイッチ４４２のゲートに論理０を適用することでオンにされ、イネーブルスイッチ４４２は、イネーブルスイッチ４４２のゲートに論理１を適用することでオフにされる。
【００４３】
[0052]分圧器４４５は、外部供給レール１１２の電圧を比較増幅器４４０のマイナス（−）入力に入力する前に、外部供給レール１１２の電圧を減少するように構成される。同様に、分圧器４４５は、内部供給レール１１４の電圧を比較増幅器４４０のプラス（＋）入力に入力する前に、内部供給レール１１４の電圧を減少するように構成される。外部及び内部供給レールの電圧は、比較増幅器４４０が飽和状態になることを防ぐために減少される。これは、外部供給レール１１２の電圧もまた、比較増幅器４４０に電力供給するために使用されるためである。一例では、分圧器４４５は、外部及び内部供給レールの電圧を略５０パーセント減少し得る。この例では、外部供給レール１１２の電圧は、比較増幅器４４０のマイナス（−）入力に入力される前に、略半分（例えば、１／２ ＥＸＴ ＶＤＤ）に減少される。
【００４４】
[0053]比較増幅器４４０は、信号出力差動増幅器を備え得る。一態様では、比較増幅器４４０は、プラス（＋）入力における電圧がマイナス（−）入力における電圧よりも大きいときに論理１を出力し、プラス（＋）入力における電圧がマイナス（−）入力における電圧よりも小さいときに論理０を出力するように構成され得る。この態様では、分圧器４４５は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるときに比較増幅器４４０が論理１を出力するように、外部供給レール１１２の電圧を、内部供給レール１１４の電圧よりも僅かに大きい量減少し得る。例えば、分圧器４４５は、比較増幅器４４０を飽和状態にしないために、両方の電圧を５０％スケーリングし得る。分圧器４４５は更に、外部供給レールの電圧を追加で５％減少し得る。結果として、比較増幅器４４０の入力における電圧は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の９５％に略等しいとき、略等しい。この例では、比較増幅器４４０は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の９５％に達するとき、制御デバイス４１５に論理１を出力する。
【００４５】
[0054]一態様では、比較増幅器４４０は、比較増幅器４４０の入力オフセットを調整するためのオフセット制御入力（「offset_control」と表される）を含み得る。典型的に、比較増幅器は、比較増幅器４４０における構成要素間の不一致による入力オフセットを有する。これは、比較増幅器４４０の入力が等しいときでなく、それらが特定の量オフセットされるときに、比較増幅器４４０を論理０から論理１に遷移させる。慣例的に、入力オフセットは、比較増幅器４４０の入力が略等しいときに、比較増幅器４４０が論理０から論理に遷移するように、０に近くなるように調整される。一例では、比較増幅器４４０の入力オフセットは、０に近くなるように調整され得る。
【００４６】
[0055]別の例では、比較増幅器４４０の入力オフセットは、内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるとき、比較増幅器４４０を論理０から論理１に遷移させる値に意図的に調整され得る。故に、比較増幅器４４０が論理１を出力する内部供給電圧は、比較増幅器４４０の入力オフセットを調整することで調整され得る。この例では、分圧器４４５は、外部及び内部供給レールの電圧を略同じ量（例えば、５０パーセント）減少し得る。
【００４７】
[0056]従って、比較増幅器４４０が論理１を出力する内部供給電圧は、分圧器が外部及び内部供給レールの電圧を減少する量を調整すること及び／又は比較増幅器４４０の入力オフセットを調整することで調整され得る。
【００４８】
[0057]比較増幅器４４０の出力は、内部供給レール１４２の電圧がノイズにより比較増幅器の閾値電圧に近いとき、１と０との間の複数の遷移を生じさせる。閾値電圧は、外部供給レールの電圧の特定のパーセンテージ（例えば、９５％）に対応し得る。一態様では、比較増幅器４４０は、複数の遷移を防ぐために、ヒステリシスを含み得る。ヒステリシスは、内部供給電圧が閾値を僅かに上回る第１の値に達するとき０から１に遷移し、内部供給電圧が閾値を僅かに下回る第２の値より低くなるとき１から０に遷移することを比較増幅器に行わせる。第１及び第２の値は、プログラマブルであり得る。別の態様では、ヒステリシスは、比較増幅器４４０から省略され得る。これは、早送り確認信号を送る前に、コンパレータ出力が、ある時間期間の間、論理１に留まるまで待つことでコントローラ４２０が複数の遷移を効率的にフィルタ処理し得るためである。
【００４９】
[0058]上述したように、制御デバイス４１５は、図３における制御デバイス３１５と同様であるが、早送り確認回路４１２を選択的にイネーブルにするための追加の論理回路を有する。一態様では、早送り確認回路４１２は、主イネーブル信号（「イネーブル」と表される）の論理状態に従って選択的にイネーブルにされる。主イネーブル信号が論理１であるとき、早送り確認回路４１２はイネーブルにされ、主イネーブル信号が論理０であるとき、早送り確認回路４１２はディセーブルにされる。
【００５０】
[0059]図４における例では、制御デバイス４１５は、ＮＡＮＤゲート４３０とＡＮＤゲート４３５とを含む。この例では、ＮＡＮＤゲート４３０は、コントローラ４２０のコンパレータイネーブル出力（「comp_en」と表される）に結合された第１の入力と、主イネーブル信号に結合された第２の入力と、アナログコンパレータ４２２におけるイネーブルスイッチ４４２のゲートに結合された出力とを有する。主イネーブルメント信号が論理０であるとき、ＮＡＮＤゲート４３０は、コントローラ４２０のコンパレータイネーブル出力comp_enの論理状態に関わらず、イネーブルスイッチ４４２のゲートに論理１を出力する。結果として、イネーブルスイッチ４４２（図４における例ではＰＭＯＳトランジスタ）がオフにされ、これは、コンパレータ増幅器４４０をディセーブルにする。また、分圧器４４５は、ＮＡＮＤゲート４３０の出力が論理１のとき、ディセーブルにされるように構成され得る。
【００５１】
[0060]主イネーブルメント信号が論理１であるとき、ＮＡＮＤゲート４３０は、コントローラ４２０のコンパレータイネーブル出力comp_enの論理状態を反転させるインバータとして機能する。この例では、コントローラ４２０は、コンパレータイネーブル出力comp_enにおいて論理１を出力することでアナログ電圧コンパレータ４２２をイネーブルにし得る。ＮＡＮＤゲート４３０は、論理１を論理０に反転させ、これは、イネーブルスイッチ４４２（図４における例ではＰＭＯＳトランジスタ）のゲートに適用される。これは、イネーブルスイッチ４４２をオンにし、それによって、比較増幅器４４０をイネーブルにする。
【００５２】
[0061]ＡＮＤゲート４３５は、コントローラ４２０の早送り確認出力（「ff_ack」と表される）に結合された第１の入力と、主イネーブル信号に結合された第２の入力と、ＯＲゲート３２５の第２の入力に結合された出力とを有する。主イネーブル信号が論理０であるとき、ＡＮＤゲート４３５は、コントローラ４２０の早送り確認出力ff_ackにおける論理状態に関わらず論理０をＯＲゲート３２５に出力する。結果として、ＯＲゲート３２５は、パワーシーケンサ２１５にヘッドスイッチアレイ１１０からの第１の確認信号enf_ackをパスする。故に、早送り確認回路４１２がディセーブルにされているとき、図４におけるパワーアップシステム４１０は、図２におけるパワーアップシステム２１０と同様の方法で動作する。上述したように、主イネーブル信号が論理１であるとき、ＡＮＤゲート４３５は、ＯＲゲート３２５にコントローラ４２０からの早送り確認信号をパスし、それは次に、パワーシーケンサ２１４にこの早送り確認信号をパスする。
【００５３】
[0062]コントローラ４２０はまた、主イネーブル信号に結合されたイネーブル入力（「controller_enable」と表される）を含み得る。この例では、コントローラ４２０は、主イネーブル信号が論理１のときイネーブルにされ、主イネーブル信号が論理０のときディセーブルにされ得る。
【００５４】
[0063]主イネーブル信号によってイネーブルにされるとき、コントローラ４２０は、図３におけるコントローラ３２０と同様の方法で機能し得る。この点について、コントローラ４２０は、第１のスイッチイネーブル信号enfについて、パワーシーケンサ２１５の第１の出力２１８をモニタする。コントローラ４２０が第１のスイッチイネーブル信号enfを検出するとき、コントローラ４２０は、電圧コンパレータ４２２が、内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較し始めることを可能にする。
【００５５】
[0064]第１のスイッチイネーブル信号enfに応答して、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０は、弱スイッチ１１５をオンに切り替え（オンにし）始める。これは、内部供給レール１１４の電圧を増加させる。内部供給レール１１４の電圧が増加すると、電圧コンパレータ４２２は、この電圧を、外部供給レール１１２の電圧と比較する。内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるとき、電圧コンパレータ４２２は、コントローラ４２０に論理１を出力する。
【００５６】
[0065]これに応答して、コントローラ４２０は、カウンタ３３５がカウントし始めることを可能にし得る。電圧コンパレータ４２２が、論理１を出力した後に（例えば、内部供給レール１１４の電圧上のグリッチ及び／又はノイズにより）一時的に論理０を出力する場合、コントローラ４２０は、カウンタ３３５をディセーブルにし、リセットし得る。次に、コントローラ４２０は、電圧コンパレータ出力が再度１になるとき、カウンタ３３５をイネーブルにし得る。カウンタ３３５がカウントする間、コントローラ４２０は、カウンタのカウント値（「cnt_val」と表される）をモニタし得る。カウント値が特定の値に達するとき、コントローラ４２０は、ＡＮＤゲート４３５に早送り確認信号を出力し得る。ＡＮＤゲート４３５は、ＯＲゲート３２５に早送り確認信号をパスし、これは次に、パワーシーケンサ２１５の第１の確認入力２２０にこの早送り確認信号をパスする。早送り確認信号に応答して、パワーシーケンサ２１５は、ヘッドスイッチアレイ１１０における強スイッチ１２５をオンに切り替え（オンにし）始めるために、第２のスイッチイネーブル信号enrを放つ。コントローラ４２０もまた、電力を節約するために電圧コンパレータ４２２をディセーブルにし得る。
【００５７】
[0066]図５は、本開示の実施形態に係る、デジタル電圧コンパレータ５２２を示す。デジタル電圧コンパレータ５２２は、図３における電圧コンパレータ３２２を実現するために使用され得る。デジタル電圧コンパレータ５２２はまた、図４におけるアナログ電圧コンパレータ４２２の代わりに使用され得る。図５における例では、デジタル電圧コンパレータ５２２は、第１のリング発振器５２０と、第２のリング発振器５３０と、第１のカウンタ５４５と、第２のカウンタ５５５と、比較回路５５７と、カウンタリセット回路５８０とを備える。
【００５８】
[0067]第１のリング発振器５２０は、第１のＮＡＮＤゲート５２５と、第１のインバータチェーンを形成するために直列に結合された第１の複数のインバータとを備える。第１のＮＡＮＤゲート５２５は、第１のインバータチェーンにおける最後のインバータの出力に結合された第１の入力と、リング発振器（ＲＯ）イネーブル信号（「ＲＯイネーブル」と表される）に結合された第２の入力と、第１のインバータチェーンにおける第１のインバータの入力に結合された出力とを有する。ＲＯイネーブル信号が論理１であるとき、第１のＮＡＮＤゲート５２５は、第１のインバータチェーンにおける最後のインバータと第１のインバータチェーンにおける第１のインバータとの間のインバータとして機能する。結果として、第１のＮＡＮＤゲート５２５及び第１のインバータチェーンは、第１のリング発振器５２０を発振させるインバータループを、このループにおける反転数が奇数であると仮定して、形成する。ＲＯイネーブル信号が論理０であるとき、第１のＮＡＮＤゲート５２５の出力は、論理１で変化しないままである。結果として、第１のリング発振器５２０は、ＲＯイネーブル信号が論理０であるとき、発振しない（故に、ディセーブルにされている）。故に、第１のＮＡＮＤゲート５２５により、第１のリング発振器５２０は、制御デバイス３１５又は４１５によって選択的にイネーブルにされることが可能になる。本開示がＮＡＮＤゲートに限定されないこと及び第１のリング発振器５２０を選択的にイネーブルにするために別のタイプの論理ゲートが使用され得ることは認識されるべきである。
【００５９】
[0068]第１のリング発振器５２０における第１のＮＡＮＤゲート５２５及びインバータは、外部供給レール１１２の電圧（「ＥＸＴ ＶＤＤ」と表される）によって電力供給される。結果として、第１のリング発振器５２０がイネーブルにされるとき、第１のリング発振器５２０の出力周波数は、外部供給レール１１２の電圧の関数である。この点において、第１のリング発振器５２０は、ＥＸＴ ＶＤＤによって制御される電圧制御型発振器であると考えられ得る。故に、第１のリング発振器５２０の出力周波数は、外部供給レール１１２の電圧レベルを示すインジケーションを提供する。
【００６０】
[0069]第２のリング発振器５３０は、第２のＮＡＮＤゲート５３５と、第２のインバータチェーンを形成するために直列に結合された第２の複数のインバータとを備える。第２のＮＡＮＤゲート５３５は、第２のインバータチェーンにおける最後のインバータの出力に結合された第１の入力と、ＲＯイネーブル信号に結合された第２の入力と、第２のインバータチェーンにおける第１のインバータの入力に結合された出力とを有する。ＲＯイネーブル信号が論理１であるとき、第２のＮＡＮＤゲート５３５及び第２のインバータチェーンは、第２のリング発振器５３０を発振させるインバータループを形成する。ＲＯイネーブル信号が論理０であるとき、第２のＮＡＮＤゲート５３５の出力は、論理１で変化しないままである。結果として、第２のリング発振器５３０は、ＲＯイネーブル信号が論理０であるとき、発振しない（故に、ディセーブルにされている）。
【００６１】
[0070]第２のリング発振器５３０における第２のＮＡＮＤゲート５３５及びインバータは、内部供給レール１１４の電圧（「ＩＮＴ ＶＤＤ」と表される）によって電力供給される。結果として、第２のリング発振器５３０がイネーブルにされるとき、第２のリング発振器５３０の出力周波数は、内部供給レール１１４の電圧の関数である。この点において、第２のリング発振器５３０は、ＩＮＴ ＶＤＤによって制御される電圧制御型発振器であると考えられ得る。故に、第２のリング発振器５３０の出力周波数は、内部供給レール１１４の電圧レベルを示すインジケーションを提供する。一態様では、リング発振器５２０及び５３０の各々の出力周波数は、略、それぞれの電圧の一次関数であり得る。
【００６２】
[0071]第１のカウンタ５４５は、第１のリング発振器５２０の出力に結合されたクロック入力を有する。第１のカウンタ５４５は、第１のリング発振器５２０の出力のサイクル（周期）の数をカウントするように構成される。故に、第１のカウンタ５４５は、第１のリング発振器５２０の出力周波数をカウント値へと変換する。第１のリング発振器５２０の出力周波数が外部供給レール１１２の電圧の関数であるため、第１のカウンタ５４５のカウント値もまた、外部供給レール１１２の電圧の関数であり、従って、外部供給レール１１２の電圧レベルを示す。第１のカウンタ５４５はまた、カウンタ５４５のカウント値を選択的にリセットするためのリセット入力（「res」と表される）と、カウンタ５４５を選択的にイネーブルにするためのイネーブル入力（「en」と表される）とを含む。
【００６３】
[0072]第２のカウンタ５５５は、第２のリング発振器５３０の出力に結合されたクロック入力を有する。第２のカウンタ５５５は、第２のリング発振器５３０の出力のサイクル（周期）の数をカウントするように構成される。故に、第２のカウンタ５５５は、第２のリング発振器５３０の出力周波数をカウント値へと変換する。第２のリング発振器５３０の出力周波数が内部供給レール１１４の電圧の関数であるため、第２のカウンタ５５５のカウント値もまた、内部供給レール１１４の電圧の関数であり、従って、内部供給レール１１４の電圧レベルを示す。第２のカウンタ５５５はまた、カウンタ５５５のカウント値を選択的にリセットするためのリセット入力（「res」と表される）と、カウンタ５５５を選択的にイネーブルにするためのイネーブル入力（「en」と表される）とを含む。
【００６４】
[0073]比較回路５５７は、第１のカウンタ５４５及び第２のカウンタ５５５の出力に結合される。比較回路５５７は、第１のカウンタ５４５及び第２のカウンタ５５５のカウント値間のカウント差分を決定するように構成される。第１のカウンタ５４５のカウント値が、外部供給レール１１２の電圧を示し、第２のカウンタ５５５のカウント値が、内部供給レール１１４の電圧を示すため、カウント差分は、外部供給レール１１２と内部供給レール１１４との間の電圧差を示す。故に、カウント差分は、いつ、内部供給レール１１４の電圧が、外部供給レール１１２の電圧の所望の量（例えば、９５％）内であるかを決定するために使用され得る。この点について、比較回路５５７は、カウント差分が閾値カウント値よりも小さいとき、内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、９５％）内であると決定することと、カウント差分が閾値カウント値よりも小さいとき、制御デバイスに論理１を出力することとを行うように構成され得る。
【００６５】
[0074]図５における例では、比較回路５５７は、減算器５６０とカウント比較回路５７０とを備える。減算器５６０は、第１のカウンタ５４５のカウント値から第２のカウンタ５５５のカウント値を減算することと、カウント比較回路５７０に、結果として得られたカウント差分を出力することとを行うように構成される。カウント差分は、上述したように、外部供給レール１１２と内部供給レール１１４との間の電圧差を示す。
【００６６】
[0075]カウント比較回路５７０は、減算器５６０からのカウント差分を閾値カウント値と比較することと、この比較に基づいて制御デバイス３１５又は４１５に信号を出力することとを行うように構成される。閾値カウント値は、プログラマブルであり得る。一例では、閾値カウント値は、内部供給レール１１４の電圧が外部供給レール１１２の電圧の特定の量（例えば、少なくとも９５％）内であるときカウント差分が閾値カウント値よりも小さくなるように設定され得る。この例では、以下で更に説明されるように、カウント比較回路５７０は、カウント差分が閾値カウントを上回るとき、論理０を出力し、カウント差分が閾値カウントを下回るとき、論理１を出力し得る。
【００６７】
[0076]カウンタリセット回路５８０は、第１のカウンタ５４５及び第２のカウンタ５５５を周期的にリセットするように構成される。この点について、カウンタリセット回路５８０は、入力クロックClkを受け、入力クロックClkの第Ｍのサイクル（周期）ごとに第１のカウンタ５４５及び第２のカウンタ５５５をリセットし、ここで、Ｍは整数である。入力クロックClkは、分周器３３０へのクロック入力又は別のクロックと同じであり得る。故に、第１のカウンタ５４５及び第２のカウンタ５５５のカウント値は、入力クロックClkのＭサイクルごとに０にリセットされる。これは、ランプアップ中、内部供給レール１１４の電圧が増加するにつれ、第２のリング発振器５３０の出力周波数が増加するため、行われる。周期的にカウント値をリセットすることは、第２のカウンタ５５５のカウント値が、第２のリング発振器の現在の出力周波数、故に、内部供給レール１１４の現在の電圧レベル、を示す正確なインジケーションを提供することを確実にするのを助ける。カウンタリセット回路５８０はまた、カウンタリセット回路５８０を選択的にリセットするリセット入力（「res」と表される）と、カウンタリセット回路５８０を選択的にイネーブルにするイネーブル入力（「en」と表される）と備え得る。
【００６８】
[0077]パワーアップ中のデジタル電圧コンパレータ５２２の動作が、本開示の実施形態に従って、これから説明されるだろう。パワーアップの開始前、制御デバイス３１５又は４１５は、第１のスイッチイネーブル信号enfについて、パワーシーケンサ２１５の第１の出力２１８をモニタする。制御デバイス３１５又は４１５が第１のスイッチイネーブル信号enfを検出するとき、制御デバイス３１５又は４１５は、電圧コンパレータ５２２が、内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較し始めることを可能にする。図５における例では、制御デバイス３１５又は４１５は、ＲＯイネーブル信号に１の論理状態を持たせることで第１のリング発振器５２０及び第２のリング発振器５３０をイネーブルにし、カウントイネーブル信号に１の論理状態を持たせることで第１のカウンタ５４５及び第２のカウンタ５５５並びにカウンタリセット回路５８０をイネーブルにし得る。
【００６９】
[0078]第１のスイッチイネーブル信号enfに応答して、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０は、弱スイッチ１１５をオンに切り替え（オンにし）始める。初めは、内部供給レール１４の電圧は低い。結果として、（内部供給レール１１４によって電力供給される）第２のリング発振器５３０の出力周波数は、初めは、（外部供給レール１１２によって電力供給される）第１のリング発振器５２０の出力周波数よりも遥かに遅い。故に、初めは、カウント差分は、閾値カウント値よりも遥かに大きく、これは、制御デバイス３１５又は４１５に論理０を出力することをカウント比較回路５７０に行わせる。
【００７０】
[0079]時間とともに、内部供給レール１１４の電圧は増加する。結果として、第２のリング発振器５３０の出力周波数は、時間とともに増加（加速）し、これは、カウント差分を時間とともに減少させる。最終的に、カウント差分は、閾値カウントより低くなり、これは、内部供給レール１１４の電圧が、外部供給レール１１２の電圧の所望の量（例えば、少なくとも９５％）内であることを示す。これが発生するとき、電圧コンパレータ５２２は、制御デバイス３１５又は４１５に論理１を出力し得る。
【００７１】
[0080]これに応答して、制御デバイス３１５又は４１５は、ヘッドスイッチアレイ１１０における強スイッチ１２５の切替えを開始するために、パワーシーケンサ２１５に早送り確認信号を出力し得る。一態様では、制御デバイス３１５又は４１５は、コンパレータ５２２の出力が、早送り確認信号を送る前に、（カウンタ３３５によって測定されたような）ある時間期間の間、論理１に留まるのを待ち得る。早送り確認信号を送った後、制御デバイス３１５又は４１５は、電力を節約するために、次のパワーアップサイクルまで、リング発振器５２０及び５３０、カウンタ５４５及び５５５並びにカウンタリセット回路５８０をディセーブルにし得る。制御デバイス３１５又は４１５はまた、カウンタリセット回路５８０をリセットし得る。
【００７２】
[0081]一態様では、減算器５６０及びカウント比較回路５７０の動作は、クロックClkを使用して時間調整され得る。この態様では、減算器５６０は、クロックClkのサイクルごとにカウント差分を算出し得る。これは、カウンタ５４５及び５５５が異なるクロックドメインにおいて動作する（run）ため、グリッチを引き起こし得る。より具体的には、第１のカウンタ５４５は、第１のリング発振器５２０の出力を使用してクロックされ、第２のカウンタ５５５は、第２のリング発振器５３０の出力を使用してクロックされる。この態様では、カウント比較回路５７０は、減算器５６０からのＫ個の連続したカウント差分が閾値を下回るとき、論理１を制御デバイス３１５又は４１５に出力することでグリッチをフィルタ除去し得、ここで、Ｋは、整数である（即ち、カウント差分は、クロックClkのＫ個の連続したサイクルの間、閾値を下回る）。Ｋは、８又は別の数に等しいだろう。カウント比較回路５７０が論理１を出力すると、カウント比較回路５７０は、減算器５６０からの連続したカウント差分が閾値を下回る限り、論理１を出力し続け得る。
【００７３】
[0082]一実施形態では、カウント比較回路５７０は、減算器５６０からの連続したカウント差分が閾値を下回る回数をトラッキングするウェイトカウンタを有し得る。この実施形態では、カウント差分が閾値を下回り、かつ、前のカウント差分が閾値を上回るたびに、カウント比較回路５７０は、ウェイトカウンタをインクリメントし始め得る。カウント差分が閾値を下回り、かつ、前のカウント差分が閾値を下回るたびに、カウント比較回路５７０は、ウェイトカウンタをインクリメントし得る。カウント差分が閾値を上回るたびに、カウント比較回路５７０は、前のカウント差分が閾値を下回る場合には、ウェイトカウンタをリセットし得、前のカウント差分が閾値を上回る場合には、ウェイトカウンタを０に保ち得る。カウント比較回路５７０は、ウェイトカウンタがＫに達する、これは、Ｋ個の連続したカウント差分が閾値を下回ることを示す、とき、論理１を出力し得る。カウント比較回路５７０が論理１を出力すると、カウント比較回路５７０は、減算器５６０からの連続したカウント差分が閾値を下回る限り、論理１を出力し続け得る。
【００７４】
[0083]一実施形態では、第１のリング発振器５２０の出力周波数は、比較的高い（例えば、数百ＭＨｚ）であり得、これは、第１のカウンタ５４５を実現することをより困難にする。これに対処するために、第１のリング発振器５２０の出力信号の周波数は、第１のカウンタ５４５に行く前に、減少（減速）され得る。この点について、図６は、第１の分周器６４０が第１のリング発振器５２０の出力と第１のカウンタ５４５のクロック入力との間に挿入されるデジタル電圧コンパレータ６２２の例を示す。第１の分周器６４０は、第１のリング発振器５２０の出力信号の周波数を、この出力信号が第１のカウンタ５４５に入力される前に、減少する。例えば、第１の分周器６４０は、出力信号の周波数を４又は別の値で分周し得る。デジタル電圧コンパレータ６２２はまた、第２のリング発振器５３０の出力と第２のカウンタ５５５のクロック入力との間に第２の分周器６５０を備え得る。第２の分周器６５０は、第１の発振器５２０の出力信号の周波数と同じ量だけ、第２のリング発振器５３０の出力信号の周波数を減少し得る。
【００７５】
[0084]図７は、本開示の実施形態に係る、デジタル電圧コンパレータ７２２を示す。デジタル電圧コンパレータ７２２は、第１のカウンタ５４５の出力と減算器５６０との間の第１の同期レジスタ７４５と、第２のカウンタ５５５の出力と減算器５６０との間の第２の同期レジスタ７５５とを含む。デジタル電圧コンパレータ７２２は、以下で更に説明されるように、コンパレータ７２２におけるグリッチを低減するように、カウンタ５４５及び５５５並びに同期レジスタ７４５及び７５５を制御するように構成されたカウントコントローラ７８０を更に含む。
【００７６】
[0085]カウントコントローラ７８０は、分周器３３０へのクロック入力又は他のクロックと同じであり得る、入力クロック（「Clk」と表される）を受ける。動作中、カウントコントローラ７８０は、第１のカウンタ５４５及び第２のカウンタ５５５にカウントリセット信号を、それらのカウント値をリセットするために、周期的に出力する。カウントコントローラ７８０はまた、カウントイネーブル信号を使用して第１のカウンタ５４５及び第２のカウンタ５５５を選択的にイネーブルにする。以下で更に説明されるように、カウントコントローラ７８０は、第１のカウンタ５４５及び第２のカウンタ５５５のカウント値を一時的に保持するために、短い時間間隔のリセット間で第１のカウンタ５４５及び第２のカウンタ５５５を周期的にディセーブルにする。カウントコントローラ７８０はまた、カウンタ５４５及び５５５がディセーブルにされているとき、同期レジスタ７４５及び７５５に同期信号を周期的に出力する。これは、それぞれのカウンタ５４５及び５５５のカウント値を読み出すことと、減算器５６０にカウント値を出力することとを、各同期レジスタ７４５及び７５５に行わせる。両方の同期レジスタ７４５及び７５５が同じ同期信号によって時間調整されるため、同期レジスタ７４５及び７５５の出力は、略同期している。これは、以下で更に説明されるように、非同期信号が減算器５６０に入力されることによって引き起こされる、減算器５６０におけるグリッチを低減する。
【００７７】
[0086]デジタル電圧コンパレータ７２２の動作が、ある実施形態に従って、図８に関連してこれから説明されるだろう。図８は、入力クロックClk、カウントリセット信号、カウントイネーブル信号及び同期信号の例示的なタイムラインを示す。図８に示されるように、カウントコントローラ７８０は、クロックClkのＭ＋Ｎサイクルにつき１回、カウントリセット信号を出力し、ここで、Ｍ及びＮは整数である。故に、カウントコントローラ７８０は、クロックClkのＭ＋Ｎサイクルごとに第１のカウンタ５４５及び第２のカウンタ５５５のカウント値をリセット（クリア）する。各リセットにおいて、カウントコントローラ７８０は、Ｍサイクルの間、カウンタ５４５及び５５５にカウントイネーブル信号を出力する（即ち、Ｍサイクルの間、カウンタ５４５及び５５５のイネーブル入力に論理１を出力する）。結果として、各カウンタ５４５及び５５５は、クロックClkのＭサイクルにわたって、それぞれの発振器出力信号の周期をカウントする。
【００７８】
[0087]クロックClkのＭサイクルの間カウンタ５４５及び５５５をイネーブルにした後、カウントコントローラ７８０は、クロックClkのＮサイクルの間、カウンタ５４５及び５５５をディセーブルにする。結果として、各カウンタ５４５及び５５５は、Ｎサイクルの間、カウントするのを止め、その現在のカウント値を保持する。各カウンタ５４５及び５５５のカウント値は、クロックClkのＭサイクルにわたってカウントされるそれぞれの発振器出力信号の周期の数を示す。
【００７９】
[0088]クロックClkのＮサイクルの間、カウンタ５４５及び５５５がディセーブルにされるたびに、カウントコントローラ７８０は、同期レジスタ７４５及び７５５に同期信号を出力する。これは、それぞれのカウンタ５４５及び５５５のカウント値を読み出すことと、減算器５６０にカウント値を出力することとを、各同期レジスタ７４５及び７５５に行わせる。故に、各同期レジスタ７４５及び７５５は、クロックClkのＭ＋Ｎサイクルごとに減算器５６０にカウント値を出力し、ここで、カウント値は、クロックclkのＭサイクルにわたってカウントされるそれぞれの発振器出力信号の周期の数を示す。Ｍ及びＮの値は、プログラマブルであり得る。
【００８０】
[0089]従って、クロックClkの全てのＭ＋Ｎサイクルの間、各カウンタ５４５及び５５５は、Ｍサイクルにわたってそれぞれの発振器出力の周期の数をカウントし、続くＮサイクルの間、対応するカウント値を保持する。続くＮサイクル中、各同期レジスタ７４５及び７５５は、それぞれのカウンタのカウント値を読み出し、減算器５６０にカウント値を出力する。減算器５６０は、カウント比較回路５７０に出力されるカウント差分を取得するために、カウント値間の差分を算出する。故に、減算器５６０は、クロックClkのＭ＋Ｎサイクルごとに、カウント比較回路５７０にカウント差分を出力し得る。
【００８１】
[0090]カウント比較回路５７０が減算器５６０からカウント差分を受けるたびに、カウント比較回路５７０は、上述したように、カウント差分を閾値カウントと比較し得る。カウント差分が閾値カウントを上回る場合、カウント比較回路５７０は、略Ｍ＋Ｎサイクルの間、制御デバイス３１５又は４１５に論理０を出力し得る。カウント差分が閾値カウントを下回る場合、カウント比較回路５７０は、略Ｍ＋Ｎサイクルの間、制御デバイス３１５又は４１５に論理１を出力し得る。故に、この例では、カウント比較回路５７０は、カウント比較回路５７０がカウント差分を受けるたびに（クロックClkのＭ＋Ｎサイクルごとに）、制御デバイスへの出力を更新し得る。
【００８２】
[0091]一実施形態では、カウント比較回路５７０は、Ｋ個の連続したカウント差分が閾値カウントを下回るまで、論理１を出力せず、ここで、Ｋは整数でありかつプログラマブルであり得る。これは、例えば、上述した内部供給レール１１４上のグリッチをフィルタ除去するために行われる。Ｋ個の連続したカウント差分が閾値カウントを下回った後、カウント比較回路５７０は、後続のカウント差分が閾値カウントを下回る限り、論理１を出力し得る。この実施形態では、制御デバイス３１５又は４１５は、電圧コンパレータ７２２からの出力信号が論理１に遷移するか、カウンタ３３５によって測定されたような所定の時間期間の間論理１に留まるとき、パワーシーケンサ２１５に早送り確認信号を送り得る。
【００８３】
[0092]別の実施形態では、カウント比較回路５７０は、カウント差分が閾値カウントを下回るとすぐに、論理１を出力し得る。この実施形態では、制御デバイス３１５又は４１５は、電圧コンパレータ７２２からの出力信号が、上述されたカウンタ３３５によって測定されたような所定の時間期間の間論理１に留まるとき、パワーシーケンサ２１５に早送り確認信号を送り得る。
【００８４】
[0093]上述したように、同期レジスタ７４５及び７５５は、減算器５６０におけるグリッチを低減する。これは、同期レジスタ７４５及び７５５が、減算器５６０へのカウント値の出力を同期させるためである。図８における例に示されるように、同期レジスタ７４５及び７５５への同期信号は、クロックClkと同期している。この例では、減算器５６０の動作もまた、クロックClkに従って時間調整され得る。故に、同期レジスタ７４５及び７５５は、減算器５６０のクロックドメインと、カウンタ５４５及び５５５からのカウント値を合わし得る。カウント比較回路５７０の動作はまた、クロックClkに従って時間調整され得る。
【００８５】
[0094]パワーアップ中のデジタル電圧コンパレータ７２２の動作が、本開示の実施形態に従って、これから説明されるだろう。パワーアップの開始前、制御デバイス３１５又は４１５は、第１のスイッチイネーブル信号enfについて、パワーシーケンサ２１５の第１の出力２１８をモニタする。制御デバイス３１５又は４１５が第１のスイッチイネーブル信号enfを検出するとき、制御デバイス３１５又は４１５は、電圧コンパレータ７２２が、内部供給レール１１４の電圧を外部供給レール１１２の電圧と比較し始めることを可能にする。図７における例では、制御デバイス３１５又は４１５は、第１のリング発振器５２０及び第２のリング発振器５３０並びにカウントコントローラ７８０をイネーブルにし得る。
【００８６】
[0095]第１のスイッチイネーブル信号enfに応答して、ヘッドスイッチアレイ１１０における第１の遅延チェーン１２０は、弱スイッチ１１５をオンに切り替え（オンにし）始める。初めは、内部供給レール１４の電圧は低い。結果として、（内部供給レール１１４によって電力供給される）第２のリング発振器５３０の出力周波数は、初めは、（外部供給レール１１２によって電力供給される）第１のリング発振器５２０の出力周波数よりも遥かに遅い。故に、初めは、カウント差分は、閾値カウント値よりも遥かに大きく、これは、制御デバイス３１５又は４１５に論理０を出力することをカウント比較回路５７０に行わせる。
【００８７】
[0096]時間とともに、内部供給レール１１４の電圧は増加する。結果として、第２のリング発振器５３０の出力周波数は、時間とともに増加（加速）し、これは、カウント差分を時間とともに減少させる。最終的に、カウント差分は、閾値カウントより低くなり、これは、内部供給レール１１４の電圧が、外部供給レール１１２の電圧の所望の量（例えば、少なくとも９５％）内であることを示す。これが発生するとき、電圧コンパレータ７２２は、制御デバイス３１５又は４１５に論理１を出力し得る。
【００８８】
[0097]これに応答して、制御デバイス３１５又は４１５は、ヘッドスイッチアレイ１１０における強スイッチ１２５の切替えを開始するために、パワーシーケンサ２１５に早送り確認信号を出力し得る。一態様では、制御デバイス３１５又は４１５は、コンパレータ７２２の出力が、早送り確認信号を送る前に、（カウンタ３３５によって測定されたような）ある時間期間の間、論理１に留まるのを待ち得る。早送り確認信号を送った後、制御デバイス３１５又は４１５は、電力を節約するために、次のパワーアップサイクルまで、リング発振器５２０及び５３０並びにカウントコントローラ７８０をディセーブルにし得る。制御デバイス３１５又は４１５はまた、カウントコントローラ７８０をリセットし得る。
【００８９】
[0098]第２のリング発振器５３０が内部供給レール１１４によって電力供給されるため、第２のリング発振器５３０の出力信号の電圧レベルは、内部供給レール１１４の電圧によって制限される。特に、第２のリング発振器５３０の出力電圧は、第２のリング発振器５３０の周波数において、略ＩＮＴ ＶＤＤと接地との間で切り替わり（トグルし）得る。パワーアップ中、内部供給レール１１４の電圧は、初めは、低いだろう。結果として、第２のリング発振器５３０の出力信号の電圧レベルも、初めは、低いだろう。対処するために、第２のリング発振器５３０の出力信号は、第２のカウンタ５５５に入力される前に、電圧レベルシフトされ得る。この点について、図９は、電圧レベルシフタ９２０が第２のリング発振器５３０の出力と第２のカウンタ５５５のクロック入力との間に結合されるデジタル電圧コンパレータ９２２の例を示す。電圧レベルシフタ９２０は、信号が第２のカウンタ５５５に入力される前に、第２のリング発振器５３０の周波数において、信号が略ＥＸＴ ＶＤＤと接地との間で切り替わる（トグルする）ように、第２のリング発振器５３０の出力信号をレベルシフトするように構成される。
【００９０】
[0099]図１０は、本開示の実施形態に係る、パワーアップのための方法１０００を例示するフロー図である。
【００９１】
[0100]ステップ１０１０において、第１の供給レールの電圧が、第２の供給レールの電圧と比較される。第１の供給レールは、内部供給レール（例えば、内部供給レール１１４）であり得、第２の供給レールは、外部供給レール（例えば、外部供給レール１１２）であり得る。第１の供給レールの電圧及び第２の供給レールの電圧は、電圧コンパレータ（例えば、電圧コンパレータ３２２、４２２又は５２２）を使用して比較され得る。
【００９２】
[0101]ステップ１０２０において、比較に基づいて、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レール電圧の所定の量内であるかどうかの決定が行われる。例えば、電圧コンパレータ（例えば、３２２、４２２又は５２２）は、第１の供給レールの電圧が第２の供給レールの電圧の所定の量内であるとき、特定の論理状態（例えば、論理１）を出力し得、電圧コンパレータ（例えば、３２２、４２２又は５２２）がこの論理状態（例えば、論理１）を出力するとき、第１の供給レールの電圧が第２の供給レールの電圧の所定の量内であるとの決定が行われ得る。この例では、電圧コンパレータが、カウンタ（例えば、カウンタ３３５）を使用して測定され得る、所定の時間期間の間この論理状態（例えば、論理１）を出力するとき、第１の供給レールの電圧が少なくとも所定の時間量の間第２の供給レールの電圧の所定の量内であるとの決定が行われ得る。
【００９３】
[0102]ステップ１０３０において、第１の供給レールと第２の供給レールとの間に結合された複数のスイッチの切替えは、第１の供給レールの電圧が少なくとも所定の時間期間の間第２の供給レールの電圧の所定の量内であるとの決定に応じて開始される。例えば、複数のスイッチは、強スイッチ（例えば、スイッチ１２５）を備え得る。また、複数のスイッチの切替えは、パワーシーケンサ（例えば、パワーシーケンサ２１５）に確認信号（例えば、早送り確認信号）を出力することで開始され得、確認信号は、複数のスイッチをオンに切り替えることをパワーシーケンサに行わせる。
【００９４】
[0103]当業者であれば、本明細書における開示に関連して説明された実例となる様々な論理ブロック、モジュール、回路及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア又は両方の組み合わせとして実現され得ることは認識するであろう。このハードウェア及びソフトウェアの互換性を明確に例示するために、実例となる様々な構成要素、ブロック、モジュール、回路及びステップが、概してそれらの機能性の観点から上述されている。このような機能性がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の用途及びシステム全体に課せられる設計制約に依存する。当業者は、説明された機能性を特定の用途ごとに様々な方法で実現し得るが、このような実現の決定は本開示の範囲からの逸脱をさせるものとして解釈されるべきでない。
【００９５】
[0104]本明細書の開示に関連して説明された実例となる様々な論理ブロック、モジュール、回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は他のプログラマブル論理デバイス、ディスクリートゲート又はトランジスタ論理、ディスクリートハードウェア構成要素又は本明細書で説明された機能を実行するよう設計されたそれらの任意の組み合わせで実現又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ又はステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアに連結した１つ又は複数のマイクロプロセッサ又は任意の他のそのような構成との組み合わせとして実現され得る。
【００９６】
[0105]本明細書の開示に関連して説明されたアルゴリズム又は方法のステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで又は両者の組み合わせで具現化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ又は当技術分野において知られている任意の他の形式の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサに一体化され得る。プロセッサ及び記憶媒体はＡＳＩＣ内に存在し得る。ＡＳＩＣはユーザ端末内に存在し得る。代替的に、プロセッサ及び記憶媒体は、ユーザ端末においてディスクリート構成要素として存在し得る。
【００９７】
[0106]１つ又は複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア又はそれらの任意の組み合わせで実現され得る。ソフトウェアで実現される場合、これら機能は、コンピュータ読取可能な媒体上で、１つ又は複数の命令又はコードとして、記憶又は送信されることができる。コンピュータ読取可能な媒体は、ある箇所から別の箇所へのコンピュータプログラムの移送を容易にする任意の媒体を含むコンピュータ通信媒体及びコンピュータ記憶媒体の両方を含む。記憶媒体は、汎用コンピュータ又は専用コンピュータによりアクセスされることができる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又は他の光ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス又は命令若しくはデータ構造の形式で所望のプログラムコード手段を搬送若しくは記憶するために使用されることができ、かつ、汎用コンピュータ若しくは専用コンピュータ又は汎用プロセッサ若しくは専用プロセッサによってアクセスされることができる任意の他の媒体を備え得る。また、任意の接続は厳密には、送信される信号の非一時的な記憶を伴う範囲で、コンピュータ読取り可能な媒体と称され得る。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）又は赤外線、電波及びマイクロ波のようなワイヤレス技術を使用して、ウェブサイト、サーバ又は他のリモートソースから送信される場合、信号が任意の非一時的な時間長の間記憶媒体又はデバイスメモリ上で送信チェーンにおいて保持される範囲で、この同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ又は赤外線、電波及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク及びブルーレイディスクを含み、ここで、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００９８】
[0107]本開示の先の説明は、当業者が本開示を実施又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。故に、本開示は、本明細書で説明された例に制限されることが意図されず、本明細書に開示された原理及び新規な特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
パワーアップシステムであって、
第１の供給レールの電圧を第２の供給レールの電圧と比較することと、前記比較に基づいて出力信号を出力することとを行うように構成された電圧コンパレータと、
前記電圧コンパレータの前記出力信号に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定することと、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始することとを行うように構成されたコントローラと
を備えるシステム。
［Ｃ２］
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、Ｃ１に記載のシステム。
［Ｃ３］
前記電圧コンパレータの前記出力信号は、前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内であるときに第１の論理状態を有し、前記コントローラは、前記電圧コンパレータの前記出力信号が少なくとも前記所定の時間期間の間前記第１の論理状態に留まるとき、前記複数のスイッチの切替えを開始するように構成される、Ｃ１に記載のシステム。
［Ｃ４］
カウンタを更に備え、ここにおいて、前記コントローラは、前記電圧コンパレータの前記出力信号が第２の論理状態から前記第１の論理状態に変化することに応答して前記カウンタを起動することと、前記電圧コンパレータの前記出力信号が前記第１の論理状態から前記第２の論理状態に変化することに応答して前記カウンタをリセットすることと、前記カウンタのカウント値が、前記所定の時間期間に対応する所定のカウント値に達するとき、前記複数のスイッチの切替えを開始することとを行うように構成される、Ｃ３に記載のシステム。
［Ｃ５］
前記電圧コンパレータは、
第１の電圧制御型発振器と、ここにおいて、前記第１の電圧制御型発振器の出力信号の周波数は、前記第１の供給レールの前記電圧によって制御される、
第２の電圧制御型発振器と、ここにおいて、前記第２の電圧制御型発振器の出力信号の周波数は、前記第２の供給レールの前記電圧によって制御される、
第１のカウント値を取得するために、前記第１の電圧制御型発振器の前記出力信号の周期の数をカウントするように構成された第１のカウンタと、
第２のカウント値を取得するために、前記第２の電圧制御型発振器の前記出力信号の周期の数をカウントするように構成された第２のカウンタと、
前記第１のカウント値と前記第２のカウント値との間の差分に基づいて、前記電圧コンパレータの前記出力信号を生成するように構成された比較回路と
を備える、Ｃ１に記載のシステム。
［Ｃ６］
前記比較回路は、前記差分を閾値と比較することと、前記差分と前記閾値との前記比較に基づいて、前記電圧コンパレータの前記出力信号を生成することとを行うように構成される、Ｃ５に記載のシステム。
［Ｃ７］
前記第１のカウンタと前記比較回路との間に結合された第１の同期レジスタと、
前記第２のカウンタと前記比較回路との間に結合された第２の同期レジスタと、ここにおいて、前記第１の同期レジスタ及び前記第２の同期レジスタは、前記第１のカウント値及び前記第２のカウント値をそれぞれ前記比較回路に同期的に出力するように構成される、
を更に備える、Ｃ５に記載のシステム。
［Ｃ８］
第１の時間期間の間、前記第１のカウンタをイネーブルにすることと、前記第１の時間期間に続く第２の時間期間の間、前記第１のカウンタをディセーブルにすることとを行うように構成されたカウンタ制御回路を更に備え、ここにおいて、前記第１のカウンタは、前記第１の時間期間中、前記第１の電圧コントローラ発振器の前記出力信号の前記周期の数をカウントし、前記第１の同期レジスタは、前記第２の時間期間中、前記第１のカウンタから前記第１のカウント値を読み出すように構成される、Ｃ７に記載のシステム。
［Ｃ９］
前記電圧コンパレータは、
第１の減少された電圧を取得するために前記第１の供給レールの前記電圧を減少することと、第２の減少された電圧を取得するために前記第２の供給レールの前記電圧を減少することとを行うように構成された分圧器と、
前記第１の減少された電圧を前記第２の減少された電圧と比較することと、前記第１の減少された電圧と前記第２の減少された電圧との前記比較に基づいて前記出力信号を生成することとを行うように構成された比較増幅器と
を備える、Ｃ１に記載のシステム。
［Ｃ１０］
前記分圧器は、前記第１の供給レールの前記電圧よりも大きい量ぶん、前記第２の供給レールの前記電圧を減少するように構成される、Ｃ９に記載のシステム。
［Ｃ１１］
前記コントローラは、パワーシーケンサに確認信号を出力することで前記複数のスイッチの切替えを開始するように構成され、前記確認信号は、前記複数のスイッチをオンに切り替えることを前記パワーシーケンサに行わせる、Ｃ１に記載のシステム。
［Ｃ１２］
前記コントローラは、パワーアップの開始を示す、前記パワーシーケンサからの信号を検出することと、前記パワーシーケンサからの前記信号に応答して、前記電圧コンパレータをイネーブルにすることとを行うように構成される、Ｃ１１に記載のシステム。
［Ｃ１３］
パワーアップのための方法であって、
第１の供給レールの電圧を第２の供給レールの電圧と比較することと、
前記比較に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定することと、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始することと
を備える方法。
［Ｃ１４］
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、Ｃ１３に記載の方法。
［Ｃ１５］
前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内に留まっている間、カウンタを用いてカウントすること
を更に備え、
ここにおいて、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを決定することは、前記カウンタのカウント値が、前記所定の時間期間に対応するカウント値に達するとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定することを備える、
Ｃ１３に記載の方法。
［Ｃ１６］
前記第１の供給レールの前記電圧を前記第２の供給レールの前記電圧と比較することは、
前記第１の供給レールの前記電圧によって制御される第１の電圧制御型発振器を使用して、前記第１の供給レールの前記電圧を第１の周波数へと変換することと、
前記第２の供給レールの前記電圧によって制御される第２の電圧制御型発振器を使用して、前記第２の供給レールの前記電圧を第２の周波数へと変換することと、
第１のカウンタを使用して、前記第１の周波数を第１のカウント値へと変換することと、
第２のカウンタを使用して、前記第２の周波数を第２のカウント値へと変換することと、
前記第１のカウント値と前記第２のカウント値との間のカウント差分を決定することと、
前記差分を閾値と比較することと
を備える、Ｃ１３に記載の方法。
［Ｃ１７］
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを決定することは、前記カウント差分が少なくとも前記所定の時間期間の間閾値を下回るとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定することを備える、
Ｃ１６に記載の方法。
［Ｃ１８］
パワーアップのための装置であって、
第１の供給レールの電圧を第２の供給レールの電圧と比較するための手段と、
前記比較に基づいて、前記第１の供給レールの前記電圧が少なくとも所定の時間期間の間前記第２の供給レールの前記電圧の所定の量内であるかどうかを決定するための手段と、
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるとの決定に応じて、前記第１の供給レールと前記第２の供給レールとの間に結合された複数のスイッチの切替えを開始するための手段と
を備える装置。
［Ｃ１９］
前記第１の供給レールは、内部供給レールであり、前記第２の供給レールは、外部供給レールである、Ｃ１８に記載の装置。
［Ｃ２０］
前記第１の供給レールの前記電圧が、前記第２の供給レールの前記電圧の前記所定の量内に留まっている、カウントするための手段
を更に備え、
ここにおいて、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを前記決定するための手段は、前記カウントするための手段のカウント値が、前記所定の時間期間に対応するカウント値に達するとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定するための手段を備える、
Ｃ１８に記載の装置。
［Ｃ２１］
前記第１の供給レールの前記電圧を前記第２の供給レールの前記電圧と前記比較するための手段は、
前記第１の供給レールの前記電圧を第１の周波数へと変換するための手段と、
前記第２の供給レールの前記電圧を第２の周波数へと変換するための手段と、
前記第１の周波数を第１のカウント値へと変換するための手段と、
前記第２の周波数を第２のカウント値へと変換するための手段と、
前記第１のカウント値と前記第２のカウント値との間のカウント差分を決定するための手段と、
前記差分を閾値と比較するための手段と
を備える、Ｃ１８に記載の装置。
［Ｃ２２］
前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であるかどうかを前記決定するための手段は、前記カウント差分が少なくとも前記所定の時間期間の間前記閾値を下回るとき、前記第１の供給レールの前記電圧が少なくとも前記所定の時間期間の間前記第２の供給レールの前記電圧の前記所定の量内であると決定するための手段を備える、
Ｃ２１に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006445179.tif 000009
【図９】
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【図１０】
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