(57)【特許請求の範囲】
【請求項１】
構造体と前記構造体の表面の上に配置された絶縁膜とを有する光電変換装置であって、前記構造体は、
前記構造体の前記表面に垂直な方向からの平面視において、仮想線で相互に接する第１領域および第２領域を含む活性領域を取り囲むように配された素子分離と、
前記第１領域に配された第１導電型の電荷蓄積領域と、
前記第１領域および前記第２領域にまたがって配された前記第１導電型の浮遊拡散領域と、
前記電荷蓄積領域に蓄積された電荷を前記浮遊拡散領域に転送するためのチャネルを形成するためのゲート電極と、
前記チャネルが形成される領域に前記素子分離を接しさせないように配置された第１半導体領域と、を有し、
前記第１半導体領域は、前記電荷蓄積領域の少なくとも一部を取り囲むように前記電荷蓄積領域と前記素子分離との間に配された部分、前記第２領域に配された部分、および、前記素子分離の下に配置された部分を含み、前記第１導電型とは異なる第２導電型を有し、
前記仮想線に平行な方向における前記第２領域の幅は、前記方向における前記第１領域の幅より狭く、
前記平面視において前記第２領域の外縁を規定する境界線は、前記仮想線の上の第１点を一端とし前記仮想線の上にはない第２点を他端とする第１境界線と、前記仮想線の上の第３点を一端とし前記仮想線の上にはない第４点を他端とする第２境界線とを含み、
前記ゲート電極は、前記第１点を覆うように前記平面視において前記第１領域および前記第２領域にまたがった第１部分と、前記第３点を覆うように前記平面視において前記第１領域および前記第２領域にまたがった第２部分と、前記第１部分と前記第２部分とを連結するように前記第１領域の上に配された第３部分とを含むが、前記第１部分と前記第２部分との間に配置された部分を含まない形状を有し、
前記平面視において前記第１半導体領域の外縁を規定する境界線は、前記平面視において、前記第１部分、前記第２部分、前記第３部分および前記仮想線によって囲まれた領域を通る部分を含む、
ことを特徴とする光電変換装置。
【請求項２】
前記電荷蓄積領域、前記浮遊拡散領域および前記第１半導体領域は、前記第２導電型の第２半導体領域の中に配され、
前記第１半導体領域における前記第２導電型の不純物濃度は、前記第２半導体領域における前記第２導電型の不純物濃度より高く、
前記チャネルは、前記第２半導体領域における前記ゲート電極の下に形成される、
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記浮遊拡散領域および前記第２半導体領域の少なくとも一方が前記素子分離に接していない、
ことを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記第１領域において前記第１半導体領域と接するように前記電荷蓄積領域の上に配された前記第２導電型の第３半導体領域を更に含む、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記仮想線に平行な方向において、前記電荷蓄積領域と前記第１半導体領域とが離隔されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
【請求項６】
前記電荷蓄積領域の前記仮想線に平行な方向における幅が、前記第１領域の上における前記ゲート電極の前記仮想線に平行な方向における幅よりも小さい、
ことを特徴とする請求項５に記載の光電変換装置。
【請求項７】
前記電荷蓄積領域は、第１蓄積領域と、前記第１蓄積領域と前記ゲート電極との間に配された第２蓄積領域と、前記第１蓄積領域と前記第２蓄積領域との間に配された第３蓄積領域とを含み、
前記仮想線に平行な方向における前記第１蓄積領域の幅は、前記仮想線に平行な方向における前記第２蓄積領域の幅より小さく、
前記仮想線に平行な方向における前記第３蓄積領域の幅は、前記浮遊拡散領域に近づくにつれて大きくなる、
ことを特徴とする請求項４乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
前記浮遊拡散領域は、第１拡散領域と、前記第１拡散領域と前記ゲート電極との間に配された第２拡散領域とを含み、
前記仮想線に平行な方向における前記第２拡散領域の幅は、前記仮想線に平行な方向における前記第１拡散領域の幅より大きい、
ことを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記第１部分および前記第２部分は、前記仮想線に直交する方向に延び、前記第３部分は、前記仮想線に平行な方向に延びている、
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記第３部分は、前記浮遊拡散領域から遠ざかるにつれて前記仮想線に平行な方向における幅が狭くなった部分を有する、
ことを特徴とする請求項９に記載の光電変換装置。
【請求項１１】
前記ゲート電極は、前記平面視において円弧形状を有し、前記仮想線は、直線である、
ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１２】
前記第１半導体領域のうち前記電荷蓄積領域の前記少なくとも一部を取り囲むように前記電荷蓄積領域と前記素子分離との間に配された前記部分は、前記電荷蓄積領域を挟むように互いに対向する一対の対向部分を含み、前記第１半導体領域は、前記一対の対向部分の間隔が前記浮遊拡散領域に近づくにつれて小さくなった部分を含む、
ことを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記第１領域は、前記浮遊拡散領域に近づくにつれて前記仮想線に平行な方向における幅が狭くなった部分を有する、
ことを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
前記第１半導体領域および前記電荷蓄積領域は、前記仮想線に対して斜めに交差する方向に延びた部分を有する、
ことを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
【請求項１５】
キャパシタと、前記浮遊拡散領域に前記キャパシタを接続するトランジスタを更に含み、
前記トランジスタは、前記活性領域に配されている、
ことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
【請求項１６】
キャパシタと、前記浮遊拡散領域に前記キャパシタを接続する第１トランジスタおよび前記浮遊拡散領域の電位をリセットする第２トランジスタを更に含み、
前記第１トランジスタおよび前記第２トランジスタは、前記活性領域に配されている、
ことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
【請求項１７】
キャパシタと、前記浮遊拡散領域に前記キャパシタを接続する第１トランジスタおよび前記浮遊拡散領域の電位をリセットする第２トランジスタを更に含み、
前記第１トランジスタおよび前記第２トランジスタの少なくとも一方は、前記活性領域とは分離された活性領域に配されている、
ことを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
【請求項１８】
前記浮遊拡散領域は、前記平面視において前記第１部分と前記第２部分との間に配置された部分を含む、
ことを特徴とする請求項１乃至１７のいずれか１項に記載の光電変換装置。
【請求項１９】
前記第１部分および前記第２部分は、互いに対向する辺を有し、前記互いに対向する辺は、前記ゲート電極の外縁の一部を規定する、
ことを特徴とする請求項１８に記載の光電変換装置。
【請求項２０】
前記第３部分は、前記ゲート電極の前記外縁の一部を規定し、かつ前記互いに対向する辺を相互に接続する辺を含む、
ことを特徴とする請求項１９に記載の光電変換装置。
【請求項２１】
前記電荷蓄積領域と前記素子分離との間に配された、前記第１半導体領域の前記部分は、前記電荷蓄積領域を挟むように互いに対向する一対の対向部分を含み、前記仮想線に最も近い部分における前記一対の対向部分の間隔が前記仮想線の上における前記ゲート電極の幅より大きい、
ことを特徴とする請求項１乃至２０のいずれか１項に記載の光電変換装置。
【請求項２２】
前記仮想線に平行な方向における前記第１蓄積領域の幅は、前記仮想線に平行な方向における前記浮遊拡散領域の幅より小さく、
前記仮想線に平行な方向における前記第２蓄積領域の幅は、前記仮想線に平行な方向における前記浮遊拡散領域の幅より大きい、
ことを特徴とする請求項７に記載の光電変換装置。
【請求項２３】
前記第１領域の外縁の一部は、前記仮想線を含む直線によって規定されている、
ことを特徴とする請求項１乃至２２のいずれか１項に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。
【背景技術】
【０００２】
特許文献１の図１８には、フォトダイオード、浮遊拡散層および転送トランジスタを有する固体撮像装置が記載されている。フォトダイオードは、ｐ型シリコン基板の上に配されたｎ層からなる電荷蓄積領域を有する。浮遊拡散領域は、ｐ型シリコン基板の上に配されたｐウェルの上に配されたｎ層からなる。転送トランジスタは、電荷蓄積領域から浮遊拡散層に電荷を転送するチャネルをｐ型シリコン基板に形成する。ｐウェルは、チャネルが形成される領域には配されておらず、チャネルが形成される領域には、画素分離酸化膜（ＳＴＩ）が露出している。このような構成では、チャネルが形成される領域に、ｐ型シリコン基板よりも高濃度のｐウェルが存在しないので、低照度時（即ち、電荷蓄積領域に蓄積される電荷が少ない時）における転送効率が向上する。これにより、照度（入射光量）と浮遊拡散層に現れる電位変化との間のリニアリティが改善される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2013-225774号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された構成では、チャネルが形成される領域（ｐ型半導体領域）に画素分離酸化膜が露出しており、チャネルが形成される領域（ｐ型半導体領域）と画素分離酸化膜との界面には結晶欠陥が多いので、暗電流が発生しやすい。この暗電流によって浮遊拡散層の電位が変化しうる。つまり、特許文献１に記載された構成では、照度（入射光量）と浮遊拡散層に現れる電位変化との間のリニアリティが改善される一方で、暗電流ノイズが増大しうる。
【０００５】
本発明は、上記の課題認識を契機としてなされたものであり、リニアリティの向上とノイズの低減に有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の１つの側面は、構造体と前記構造体の表面の上に配置された絶縁膜とを有する光電変換装置であって、前記構造体は、前記構造体の前記表面に垂直な方向からの平面視において、仮想線で相互に接する第１領域および第２領域を含む活性領域を取り囲むように配された素子分離と、前記第１領域に配された第１導電型の電荷蓄積領域と、前記第１領域および前記第２領域にまたがって配された前記第１導電型の浮遊拡散領域と、前記電荷蓄積領域に蓄積された電荷を前記浮遊拡散領域に転送するためのチャネルを形成するためのゲート電極と、前記チャネルが形成される領域に前記素子分離を接しさせないように配置された第１半導体領域と、を有し、前記第１半導体領域は、前記電荷蓄積領域の少なくとも一部を取り囲むように前記電荷蓄積領域と前記素子分離との間に配された部分、前記第２領域に配された部分、および、前記素子分離の下に配置された部分を含み、前記第１導電型とは異なる第２導電型を有し、前記仮想線に平行な方向における前記第２領域の幅は、前記方向における前記第１領域の幅より狭く、前記平面視において前記第２領域の外縁を規定する境界線は、前記仮想線の上の第１点を一端とし前記仮想線の上にはない第２点を他端とする第１境界線と、前記仮想線の上の第３点を一端とし前記仮想線の上にはない第４点を他端とする第２境界線とを含み、前記ゲート電極は、前記第１点を覆うように前記平面視において前記第１領域および前記第２領域にまたがった第１部分と、前記第３点を覆うように前記平面視において前記第１領域および前記第２領域にまたがった第２部分と、前記第１部分と前記第２部分とを連結するように前記第１領域の上に配された第３部分とを含むが、前記第１部分と前記第２部分との間に配置された部分を含まない形状を有し、前記平面視において前記第１半導体領域の外縁を規定する境界線は、前記平面視において、前記第１部分、前記第２部分、前記第３部分および前記仮想線によって囲まれた領域を通る部分を含む。
【発明の効果】
【０００７】
本発明によれば、リニアリティの向上とノイズの低減に有利な技術が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態の光電変換装置を示す図。
【図２】本発明の第１実施形態の光電変換装置を示す図。
【図３】活性領域（ａ）、ならびに、ゲート電極および浮遊拡散領域（ｂ）を示す図。
【図４】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図５】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図６】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図７】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図８】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図９】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図１０】本発明の第１実施形態の光電変換装置の製造方法を説明する図。
【図１１】本発明の第２実施形態の光電変換装置を示す図。
【図１２】本発明の第３実施形態の光電変換装置を示す図。
【図１３】本発明の第４実施形態の光電変換装置を示す図。
【図１４】本発明の第５実施形態の光電変換装置を示す図。
【図１５】本発明の第６実施形態の光電変換装置を示す図。
【図１６】本発明の第７実施形態の光電変換装置を示す図。
【図１７】本発明の第８実施形態の光電変換装置を示す図。
【図１８】本発明の第９実施形態の光電変換装置を示す図。
【図１９】本発明の第１０実施形態の光電変換装置を示す図。
【図２０】本発明の第１１実施形態の光電変換装置を示す図。
【図２１】第１実施形態および比較例における低照度時のリニアリティを示す図。
【図２２】本発明の第１実施形態の光電変換装置を示す図。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。
【００１０】
以下の実施形態では、説明の簡単化のために、単一の光電変換部を含む光電変換装置について説明するが、典型的には、複数の光電変換部が配列されうる。複数の光電変換部を含む光電変換装置は、例えば、ＡＦ（Ａｕｔｏ  Ｆｏｃｕｓ）センサ、ラインセンサまたはイメージセンサを構成しうる。該光電変換装置は、画像を取得するためのイメージングデバイス、例えば、カメラの一部を構成する。
【００１１】
以下で説明するｐ型、ｎ型は、相互に入れ替え可能である。つまり、以下で説明されるｐ型をｎ型に変更し、ｎ型をｐ型に変更することができる。特許請求の範囲に記載された「第１導電型」、「第２導電型」は、相互に異なる導電型を意味し、それぞれｐ型、ｎ型であってもよいし、それぞれｎ型、ｐ型であってもよい。以下の説明においては、信号電荷が正孔の場合を説明し、導電型を入れ替えた場合には、信号電荷は電子となる。
【００１２】
図１には、本発明の第１実施形態の光電変換装置が示されている。図１は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。なお、平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。
【００１３】
光電変換装置は、素子分離９１と、ｐ型の電荷蓄積領域２１と、ｐ型の浮遊拡散領域４１と、ゲート電極Ｇと、ｎ型の第１半導体領域１００とを含む。光電変換装置はまた、ｎ型の第２半導体領域３を含み、ｐ型の電荷蓄積領域２１、ｐ型の浮遊拡散領域４１およびｎ型の第１半導体領域１００は、ｎ型の第２半導体領域３の中に配されている。第１半導体領域１００におけるｎ型の不純物濃度は、第２半導体領域３におけるｎ型の不純物濃度より高い。第２半導体領域３は、例えば、ｎ型エピタキシャル層でありうる。第２半導体領域３は、例えば、ｎ型の半導体基板１の上にｎ型の埋め込み層２を介して配されうる。埋め込み層２のｎ型の不純物濃度は、半導体基板１のｎ型の不純物濃度および第２半導体領域３のｎ型の不純物濃度よりも高い。ｐ型の電荷蓄積領域２１の上には、ｎ型の第３半導体領域（表面領域）２２が配されうる。ｐ型の電荷蓄積領域２１と、ｎ型の第２半導体領域３のうちｐ型の電荷蓄積領域２１の近傍の領域と、ｎ型の第３半導体領域２２とによって埋め込み型のフォトダイオード（光電変換部）が構成される。第１半導体領域１００は、断面図ＣＳＶＡおよび断面図ＣＳＶＢに示すように、素子分離９１の下にも存在している。
【００１４】
ゲート電極Ｇは、ゲート絶縁膜３１を介してｎ型の第２半導体領域３の上に配され、所定の電位が印加されることにより、ｐ型の電荷蓄積領域２１に蓄積された電荷をｐ型の浮遊拡散領域４１に転送するためのチャネルをｎ型の第２半導体領域３に形成する。ゲート電極Ｇの側面には、サイドスペーサ３３が配されうる。ゲート電極Ｇ、第３半導体領域２２、浮遊拡散領域４１および素子分離９１は、層間絶縁膜４で覆われる。浮遊拡散領域４１には、コンタクトプラグ４２が接続され、浮遊拡散領域４１は、コンタクトプラグ４２を介して増幅トランジスタ(不図示）のゲート電極に電気的に接続されうる。
【００１５】
図１では、電荷蓄積領域２１を含む光電変換部の一部分のみが示されているが、他の部分は任意である。例えば、光電変換部は、図２２に例示されるような構成、即ち、電荷蓄積領域２１のうちゲート電極Ｇが配される側とは反対側の部分と素子分離９１との間にも第１半導体領域１００が配された構成を有しうる。
【００１６】
図２は、図１（ａ）の同様の領域を示す平面図であるが、図２では、ゲート電極Ｇが点線で示され、第３半導体領域２２が取り除かれ、電荷蓄積領域２１の一部が切り欠いて示され、また、浮遊拡散領域４１が取り除かれている。図３（ａ）には、活性領域ＡＲが示され、図３（ｂ）には、ゲート電極Ｇおよび浮遊拡散領域４１が示されている。また、図２、図３（ａ）、図３（ｂ）では、活性領域ＡＲ、素子分離９１およびゲート電極Ｇのそれぞれの構造を説明するための線や点が付加されている。
【００１７】
層間絶縁膜４の下に存在する構造体（半導体基板）の表面において、活性領域ＡＲと素子分離９１が配された素子分離領域とは排他的な関係にあり、素子分離９１が存在しない領域が活性領域ＡＲである。活性領域ＡＲには、電荷蓄積領域２１、第３半導体領域２２、浮遊拡散領域４１および第１半導体領域１００が含まれる。
【００１８】
素子分離９１は、活性領域ＡＲを取り囲むように配されている。活性領域ＡＲは、仮想線ＶＬで相互に接する第１領域ＡＲ１および第２領域ＡＲ２を含む。図３（ａ）に示されるように、仮想線ＶＬに平行な方向における第２領域ＡＲ２の幅Ｗ２は、該方向における第１領域ＡＲ１の幅Ｗ１より狭い。図２および図３（ａ）に示されるように、第２領域ＡＲ２の外縁を規定する境界線は、第１境界線ＢＬ１と第２境界線ＢＬ２とを含む。第１境界線ＢＬ１は、仮想線ＶＬの上の第１点Ｐ１を一端とし仮想線ＶＬの上にはない第２点Ｐ２を他端とする線である。第２境界線ＢＬ２は、仮想線ＶＬの上の第３点Ｐ３を一端とし仮想線ＶＬの上にはない第４点Ｐ４を他端とする線である。また、図３（ａ）に示されるように、第１領域ＡＲ１および第２領域ＡＲ２は、それぞれ矩形形状を有している。
【００１９】
電荷蓄積領域２１は、第１領域ＡＲ１に配され、浮遊拡散領域４１は、第１領域ＡＲ１および第２領域ＡＲ２にまたがって配されている。ｎ型の第１半導体領域１００は、ｐ型の電荷蓄積領域２１の少なくとも一部を取り囲むようにｐ型の電荷蓄積領域２１と素子分離９１との間に配された部分（図１のＰＶ、図２参照）を含む。該部分は、図５において部分１０１として示されている。また、ｎ型の第１半導体領域１００は、第２領域ＡＲ２（浮遊拡散領域４１の下）に配された部分（図１のＣＳＶＡ、ＣＳＶＢ参照）を含む。該部分は、図５において部分１０２として示されている。
【００２０】
図２に示されるように、ゲート電極Ｇは、第１部分Ｇ１、第２部分Ｇ２および第３部分Ｇ３を含む。第１部分Ｇ１は、第１点Ｐ１を覆うように第１領域ＡＲ１よび第２領域ＡＲ２にまたがっている。また、第１部分Ｇ１は、第１境界線ＢＬ１に沿って（第１境界線ＢＬ１に平行に）設けられている。第２部分Ｇ２は、第３点Ｐ３を覆うように第１領域ＡＲ１よび第２領域ＡＲ２にまたがっている。また、第２部分Ｇ２は、第２境界線ＢＬ２に沿って（第２境界線ＢＬ２に平行に）設けられている。第３部分Ｇ３は、第１部分Ｇ１と第２部分Ｇ２とを連結するように第１領域ＡＲ１の上に配されている。ｎ型の第１半導体領域１００の外縁を規定する境界線ＢＬ（図５参照）は、第３部分Ｇ３と仮想線ＶＬとの間を通る部分を含む。一例において、第１部分Ｇ１および第２部分Ｇ２は、仮想線ＶＬに直交する方向に延び、第３部分Ｇ３は、仮想線ＶＬに平行な方向に延びている。
【００２１】
上記のような構成では、電荷蓄積領域２１の電荷を浮遊拡散領域４１に転送するチャネルが形成されるｎ型の第２半導体領域３は、素子分離９１に接していない。換言すると、ｎ型の第２半導体領域３における前記チャネルが形成される領域およびその近傍の領域は、素子分離９１に接していない。このような構成は、暗電流の発生を低減するために効果的である。また、このような構成では、前記チャネルが形成されるｎ型の第２半導体領域３よりもｎ型の不純物濃度が高いｎ型の第１半導体領域１００が、前記チャネルが形成される領域の下に存在しない。よって、低照度時（即ち、電荷蓄積領域に蓄積される電荷が少ない時）における転送効率が向上する。これにより、照度（入射光量）と浮遊拡散層に現れる電位変化との間のリニアリティが改善される。また、ゲート電極Ｇを第１部分Ｇ１、第２部分Ｇ２および第３部分Ｇ３を含む構成とすることで、電界集中を緩和することができる。
【００２２】
以下、図４乃至図１０を参照しながら第１実施形態の光電変換装置の製造方法を説明する。なお、図４乃至図１０も、図１と同様に、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。
【００２３】
まず、図４に示された工程では、ｎ型の半導体基板１の上にｎ型の埋め込み層２を有し、その上にｎ型の第２半導体領域３を有する半導体基板に第１領域ＡＲ１および第２領域ＡＲ２を含む活性領域ＡＲを定義するように素子分離９１を形成する。素子分離９１は、活性領域ＡＲを取り囲んでいる。素子分離９１は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）で構成されうるが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）等で構成されてもよい。その後、バッファ酸化膜（不図示）を形成する。
【００２４】
次いで、図５に示された工程では、ｎ型の第１半導体領域１００を形成するためのレジストパターン２０１を形成し、レジストパターン２０１の開口（つまり、レジストパターン２０１が存在しない領域）を通してｎ型の第２半導体領域３にｎ型の不純物を注入する。これにより、ｎ型の第１半導体領域１００が形成される。ｎ型の第１半導体領域１００は、ｐ型の電荷蓄積領域２１の少なくとも一部を取り囲むようにｐ型の電荷蓄積領域２１と素子分離９１との間に配された部分１０１、および、第２領域ＡＲ２（浮遊拡散領域４１の下）に配された部分１０２を含む。第１部分１０１は、チャネルストッパーとして機能する。
【００２５】
次いで、図６に示された工程では、まず、レジストパターン２０１およびバッファ酸化膜を除去する。そして、酸化膜（例えば、７．５ｎｍ厚）およびドープドポリシリコン膜（例えば、２５０ｎｍ厚）を形成した後に、レジストパターンを形成し、ドープドポリシリコン膜のエッチング、レジストパターンの剥離を行ない、該酸化膜およびドープドポリシリコン膜でゲート絶縁膜３１およびゲート電極Ｇをそれぞれ形成する。
【００２６】
次いで、図７に示された工程では、ｐ型の電荷蓄積領域２１を形成すべき領域に開口を有するレジストパターン（不図示）を形成し、該開口を通してｎ型の第２半導体領域３にｐ型の不純物を注入する。これにより、ｐ型の電荷蓄積領域２１が形成される。
【００２７】
次いで、図８に示された工程では、図７の工程において形成されたレジストパターンを除去した後に、例えば、減圧ＣＶＤ法等によって酸化膜（例えば、１２０ｎｍ厚）を形成し、これをエッチバックすることによってサイドスペーサ３３を形成する。なお、図８の平面図ＰＶでは、サイドスペーサ３３は省略されている。ここで、該酸化膜は、酸化膜／窒化膜等の積層膜でもよい。また、光電変換部（電荷蓄積領域２１）の表面の一部に該酸化膜を残してもよい。次いで、光電変換部およびＭＯＳトランジスタのソースおよびドレイン領域（浮遊拡散領域４１を形成すべき領域を含む）の表面にバッファ酸化膜（例えば、１０ｎｍ厚）を形成する。次いで、ｎ型の第３半導体領域（表面領域）２２を形成すべき領域に開口を有するレジストパターン（不図示）を形成し、該開口を通してｐ型の電荷蓄積領域２１の表面側にｎ型の不純物を注入する。これにより、ｎ型の第３半導体領域（表面領域）２２が形成される。
【００２８】
次いで、図９に示された工程では、ｐ型の浮遊拡散領域４１を形成すべき領域に開口を有するレジストパターン（不図示）を形成し、該開口を通して、ｐ型の浮遊拡散領域４１を形成すべき領域にｐ型の不純物を注入する。これにより、ｐ型の浮遊拡散領域４１が形成される。ここで、ｐ型の浮遊拡散領域４１は、ゲート電極Ｇを有する転送トランジスタのドレイン領域として考えることもできる。
【００２９】
次いで、図１０に示された工程では、層間絶縁膜４を形成し、その表面を平坦化するためにＣＭＰ処理を行い、コンタクトホールを形成し、コンタクトイオン注入を行った後に、バリアメタル（例えば、Ｔｉ／ＴｉＮ膜）を形成し、コンタクトプラグ４２を形成する。
【００３０】
更に、図示されていないが、配線層の形成、配線層用のレジストパターンの形成、エッチング、レジストパターンの剥離、層間絶縁膜の形成、ＣＰＭ処理、ビア用のレジストパターンの形成、エッチング、レジストパターンの剥離を繰り返す。
【００３１】
図２１には、第１実施形態の構造、即ちゲート電極Ｇの下にｎ型の第１半導体領域１００が存在しない構造と、ゲート電極Ｇの下にｎ型の第１半導体領域１００が存在する構造（比較例）とにおける低照度時のリニアリティの比較が示されている。横軸は、光電変換装置に入射する光の照度[ｍｌｘ・ｓｅｃ]であり、縦軸は、浮遊拡散領域に転送された電荷による電位変化[ｍＶ]である。比較例に比べて第１実施形態の方が低照度時にリニアリティが優れていることが分かる。また、第１実施形態では、暗電流の発生が低減される。
【００３２】
図１１には、本発明の第２実施形態の光電変換装置が示されている。図１１は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１１中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。
【００３３】
第２実施形態では、仮想線ＶＬに平行な方向において、ｐ型の電荷蓄積領域２１とｎ型の第１半導体領域１００とが離隔されている。ｐ型の電荷蓄積領域２１とｎ型の第１半導体領域１００との間にｎ型の第２半導体領域３が設けられている。例えば、電荷蓄積領域２１の仮想線ＶＬに平行な方向における幅は、第１領域ＡＲ１の上におけるゲート電極Ｇの仮想線ＶＬに平行な方向における幅よりも小さい。
【００３４】
また、第２実施形態では、ｐ型の浮遊拡散領域４１を含む活性領域を延長し、感度切り替えのためのＭＯＳトランジスタ（第１トランジスタ）５０とリセットのためのＭＯＳトランジスタ（第２トランジスタ）７０とが設けられている。ＭＯＳトランジスタ５０は、ゲート酸化膜５１、ゲート電極５２、サイドスペーサ５３を有し、ｐ型の浮遊拡散領域４１とｐ型の拡散領域６１との間にチャネルを形成する。ＭＯＳトランジスタ７０は、ゲート酸化膜１１、ゲート電極７２、サイドスペーサ７３を有し、ｐ型の拡散領域６１とｐ型の拡散領域８１との間にチャネルを形成する。拡散領域６１、８１には、それぞれコンタクトプラグ６２、８２が接続されている。
【００３５】
拡散領域６１は、コンタクトプラグ６２を介して不図示のキャパシタの１つの電極に接続される。感度切り替えのためのＭＯＳトランジスタ５０がオン状態にされた状態でゲート電極Ｇを含む転送トランジスタがオンすると、電荷蓄積領域２１の電荷は、浮遊拡散領域４１の容量と前記キャパシタの容量とに転送される。よって、電荷の転送による浮遊拡散領域４１の電位の変化は、ＭＯＳトランジスタ５０がオフ状態の場合よりもオン状態の場合の方が小さい。すなわち、光電変換装置は、ＭＯＳトランジスタ５０がオン状態のときは低感度、オフ状態のときは高感度になる。
【００３６】
電荷蓄積領域２１は、第１蓄積領域２１１と、第１蓄積領域２１１とゲート電極Ｇとの間に配された第２蓄積領域２１２とを含む。第２実施形態では、仮想線ＶＬに平行な方向における第１蓄積領域２１１の幅は、仮想線ＶＬに平行な方向における第２蓄積領域２１２の幅より小さい。
【００３７】
図１２には、本発明の第３実施形態の光電変換装置が示されている。図１２は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１２中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第３実施形態として言及しない事項は、第１又は第２実施形態に従いうる。第３実施形態では、浮遊拡散領域４１は、第１拡散領域４１１と、第１拡散領域４１１とゲート電極Ｇとの間に配された第２拡散領域４１２とを含む。仮想線ＶＬに平行な方向における第２拡散領域４１２の幅Ｗ４は、仮想線ＶＬに平行な方向における第１拡散領域４１１の幅Ｗ３より大きい。このような構成は、仮想線ＶＬに平行な方向におけるゲート電極Ｇに対する電荷蓄積領域２１のミスアライメントに対するマージンの増大に寄与する。
【００３８】
図１３には、本発明の第４実施形態の光電変換装置が示されている。図１３は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１３中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第４実施形態として言及しない事項は、第１乃至第３実施形態に従いうる。第４実施形態では、ゲート電極Ｇの第３部分Ｇ３は、浮遊拡散領域４１から遠ざかるにつれて仮想線ＶＬに平行な方向における幅が狭くなった部分を有する。このような構成は、ゲート電極Ｇの容量を低減し、ゲート電極Ｇを駆動する際の負荷を低減するために有利である。
【００３９】
図１４には、本発明の第５実施形態の光電変換装置が示されている。図１４は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１４中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第５実施形態として言及しない事項は、第１乃至第４実施形態に従いうる。第５実施形態では、ゲート電極Ｇ（ゲート電極Ｇにおける第１部分Ｇ１、第２部分Ｇ２および第３部分Ｇ３を含む部分）は、円弧形状を有する。この円弧形状は、例えば、浮遊拡散領域４１の側に曲率中心を有する。このような構成は、電荷蓄積領域２１から浮遊拡散領域４１への電荷の転送長（つまりチャネル長）をゲート電極Ｇの幅にわたって均一化すること、あるいは、該転送長の変化を滑らかにするために有利であり、これは転送特性の安定に寄与する。
【００４０】
図１５には、本発明の第６実施形態の光電変換装置が示されている。図１５は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１４中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第６実施形態として言及しない事項は、第１乃至第５実施形態に従いうる。ｎ型の第１半導体領域１００のうちｐ型の電荷蓄積領域２１の少なくとも一部を取り囲むように電荷蓄積領域２１と素子分離９１との間に配された部分１０１は、電荷蓄積領域２１を挟むように互いに対向する一対の対向部分ＯＰ１、ＯＰ２を含む。第６実施形態では、第１半導体領域１００は、一対の対向部分ＯＰ１、ＯＰ２の間隔Ｗ５が浮遊拡散領域４１に近づくにつれて小さくなった部分を含む。このような構成は、感度が低下するものの、暗電流の低減に有利である。
【００４１】
図１６には、本発明の第７実施形態の光電変換装置が示されている。図１６は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１４中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。第７実施形態は、第６実施形態の変形例である。第７実施形態では、第６実施形態における一対の対向部分ＯＰ１、ＯＰ２の間隔Ｗ５が浮遊拡散領域４１に近づくにつれて小さくなった部分の形状に合わせて、素子分離９１および活性領域の形状が規定されている。第７実施形態では、感度に寄与しない活性領域を除去することができるので、レイアウトの自由度が増加する。
【００４２】
図１７には、本発明の第８実施形態の光電変換装置の平面図ＰＶが示されている。図１７では、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。第８実施形態として言及しない事項は、第１乃至第７実施形態に従いうる。第８実施形態では、第１半導体領域１００および電荷蓄積領域２１は、仮想線ＶＬに対して斜めに交差する方向ＤＩＲに延びた部分を有する。これに応じて、第３半導体領域２２（不図示）も方向ＤＩＲに延びた部分を有する。第８実施形態は、例えば、仮想線ＶＬに対して斜めに交差する方向ＤＩＲに延びた複数の光電変換部が配列されたラインセンサに応用されうる。
【００４３】
図１８には、本発明の第９実施形態の光電変換装置が示されている。図１８は、光電変換装置の平面図ＰＶ、平面図ＰＶのＡ−Ａ’線に沿った断面図ＣＳＶＡ、平面図ＰＶのＢ−Ｂ’線に沿った断面図ＣＳＶＢを含む。図１８中の平面図ＰＶでは、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。なお、第９実施形態として言及しない事項は、第１乃至第６実施形態に従いうる。第９実施形態では、浮遊拡散領域４１および／または拡散領域６１が素子分離９１かり離隔している。第９実施形態によれば、浮遊拡散領域４１および／または拡散領域６１で発生する暗電流を低減することができる。ここで、拡散領域６１は、信号が経由する領域である。一方、拡散領域８１は、素子分離９１と接していてもよい。このような拡散領域８１は、例えば、電源電圧ラインと接続される部分であり、信号が経由しない領域である。なお、拡散領域８１も離隔してもよい。
【００４４】
図１９には、本発明の第１０実施形態の光電変換装置の平面図ＰＶが示されている。図１９では、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。第１０実施形態として言及しない事項は、第１乃至第９実施形態に従いうる。第１０実施形態では、感度切り替え用のＭＯＳトランジスタ５０とリセット用のＭＯＳトランジスタ７０とが光電変換部および浮遊拡散領域４１が配された活性領域とは別の活性領域６０３に配されている。ＭＯＳトランジスタ５０は、ゲート電極５２１を有し、ｐ型の拡散領域４１３とｐ型の拡散領域６１３との間にチャネルを形成する。ＭＯＳトランジスタ７０は、ゲート電極７２１を有し、ｐ型の拡散領域６１３とｐ型の拡散領域８１３との間にチャネルを形成する。拡散領域４１３、６１３、８１３には、それぞれコンタクトプラグ４３、６３、８３が接続されている。
【００４５】
図２０には、本発明の第１１実施形態の光電変換装置の平面図ＰＶが示されている。図２０では、構造の理解の容易化のために、層間絶縁膜４、第３半導体領域（表面領域）２２およびサイドスペーサ３３は取り除かれている。第１１実施形態として言及しない事項は、第１乃至第１０実施形態に従いうる。第１１実施形態では、感度切り替え用のＭＯＳトランジスタ５０とリセット用のＭＯＳトランジスタ７０とが光電変換部および浮遊拡散領域４１が配された活性領域とは別の活性領域６０３に配されている。また、ＭＯＳトランジスタ５０とリセット用のＭＯＳトランジスタ７０も、互いに異なる第１活性領域６０４および第２活性領域６０５に配されている。ＭＯＳトランジスタ５０は、ゲート電極５２１を有し、ｐ型の拡散領域４１４とｐ型の拡散領域６１４との間にチャネルを形成する。ＭＯＳトランジスタ７０は、ゲート電極７２２を有し、ｐ型の拡散領域６１５とｐ型の拡散領域８１４との間にチャネルを形成する。拡散領域４１４、６１４、６１５、８１４には、それぞれコンタクトプラグ４４、６４、６５、８４１が接続されている。
【００４６】
上述の各実施形態の構成は、適宜、変更可能であり、組み合わせが可能である。
【符号の説明】
【００４７】
ＶＬ：仮想線、ＡＲ１：第１領域、ＡＲ２：第２領域、ＡＲ：活性領域、９１：素子分離、２１：電荷蓄積領域、４１：浮遊拡散領域、Ｇ：ゲート電極、Ｇ１：第１部分、Ｇ２：第２部分、Ｇ３：第３部分、１００：第１半導体領域、ＢＬ：境界線、Ｐ１〜Ｐ４：第１点〜第４点、ＢＬ１：第１境界線、ＢＬ２：第２境界線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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