(57)【特許請求の範囲】
【請求項１】
複数の駆動回路を備え、当該複数の駆動回路による所定の設定に基づく駆動動作によりインクの吐出を行うインクジェットヘッドであって、
前記複数の駆動回路には、
第１駆動回路と、当該第１駆動回路の後段に電気的に接続された第２駆動回路と、
が含まれ、
前記第１駆動回路は、
前記所定の設定を記憶する第１記憶部と、
前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第１設定出力部と、
を備え、
前記第２駆動回路は、
前記所定の設定を記憶する第２記憶部と、
前記第１設定出力部の出力が入力される第２設定入力部と、
当該第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第２比較部と、
前記第２比較部の比較結果を出力する第２結果出力部と、
を備えることを特徴とするインクジェットヘッド。
【請求項２】
前記複数の駆動回路には、前記第２駆動回路の後段に電気的に接続された第３駆動回路が含まれ、
前記第２駆動回路は、前記第２記憶部に記憶された前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第２設定出力部を備え、
前記第３駆動回路は、
前記所定の設定を記憶する第３記憶部と、
前記第２設定出力部の出力が入力される第３設定入力部と、
前記第２結果出力部から出力された比較結果が入力される第３結果入力部と、
前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第３比較部と、
前記第３比較部の比較結果と、前記第３結果入力部から入力された比較結果とを累積した累積比較結果を出力する第３累積比較結果出力部と、
を備える
ことを特徴とする請求項１に記載のインクジェットヘッド。
【請求項３】
複数の駆動回路を備え、当該複数の駆動回路による所定の設定に基づく駆動動作によりインクの吐出を行うインクジェットヘッドであって、
前記複数の駆動回路には、
第１駆動回路と、当該第１駆動回路の後段に電気的に接続された第２駆動回路と、
が含まれ、
前記第１駆動回路は、
前記所定の設定を記憶する第１記憶部と、
前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第１設定出力部と、
前記第１記憶部に記憶された前記所定の設定のうちの前記少なくとも一部と、所定の参照データとを比較する第１比較部と、
前記第１比較部の比較結果が出力される第１結果出力部と、
を備え、
前記第２駆動回路は、
前記所定の設定を記憶する第２記憶部と、
前記第１設定出力部の出力が入力される第２設定入力部と、
当該第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第２比較部と、
前記第１結果出力部からの出力が入力される第２結果入力部と、
前記第２比較部の比較結果と、前記第２結果入力部からの入力とを累積した累積比較結果を出力する第２累積比較結果出力部と、
を備えることを特徴とするインクジェットヘッド。
【請求項４】
前記複数の駆動回路には、前記第２駆動回路の後段に電気的に接続された第３駆動回路が含まれ、
前記第２駆動回路は、前記第２記憶部に記憶された前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第２設定出力部を備え、
前記第３駆動回路は、
前記所定の設定を記憶する第３記憶部と、
前記第２設定出力部の出力が入力される第３設定入力部と、
前記第２累積比較結果出力部から出力された累積比較結果が入力される第３累積比較結果入力部と、
前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第３比較部と、
前記第３比較部の比較結果と、前記第３累積比較結果入力部から入力された累積比較結果とを累積した累積比較結果を出力する第３累積比較結果出力部と、
を備える
ことを特徴とする請求項３に記載のインクジェットヘッド。
【請求項５】
前記第１駆動回路は、
前記所定の設定に係る設定情報が入力される第１設定情報入力部と、
当該設定情報を出力する第１設定情報出力部と、
を備え、
前記第２駆動回路は、
前記第１設定情報出力部の出力する前記設定情報が入力される第２設定情報入力部を備え、
前記第１設定出力部から出力される読み出しデータの範囲、及び前記第２比較部により比較される、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータの範囲は、前記設定情報に基づいて定められる
ことを特徴とする請求項１又は３に記載のインクジェットヘッド。
【請求項６】
前記第１記憶部及び前記第２記憶部に対して前記所定の設定を書き込む書き込みモードと、前記第１記憶部及び前記第２記憶部から読み出しデータを出力する読み出しモードとの切り換えを行わせる読み書き切換手段を備え、
前記書き込みモードでは、前記設定情報には、書き込まれる前記所定の設定が含まれる
ことを特徴とする請求項５に記載のインクジェットヘッド。
【請求項７】
前記第１設定情報入力部への入力データを前記所定の設定の書き込み又は読み出しデータの出力に係る前記設定情報として前記第１記憶部及び前記第２記憶部に出力するか、又は、前記インクの吐出量に係る駆動動作を定めるための入力データとして所定の記憶部に出力するかを切り換える入力切換手段を備えることを特徴とする請求項６に記載のインクジェットヘッド。
【請求項８】
前記第２比較部は、前記比較がなされるデータを所定のデータ単位で比較することを特徴とする請求項１，３，５，６，７の何れか一項に記載のインクジェットヘッド。
【請求項９】
前記第１駆動回路は、
前記所定の設定に係る設定情報が入力される第１設定情報入力部と、
当該設定情報を出力する第１設定情報出力部と、
を備え、
前記第２駆動回路は、
前記第１設定情報出力部の出力する前記設定情報が入力される第２設定情報入力部と、
当該設定情報を出力する第２設定情報出力部と、
を備え、
前記第３駆動回路は、
前記第２設定情報出力部の出力する前記設定情報が入力される第３設定情報入力部を備え、
前記第１設定出力部及び前記第２設定出力部からそれぞれ出力される読み出しデータの範囲、及び前記第３比較部により比較される、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータの範囲は、前記設定情報に基づいて定められる
ことを特徴とする請求項２又は４に記載のインクジェットヘッド。
【請求項１０】
前記第１記憶部、前記第２記憶部及び前記第３記憶部に対して前記所定の設定を書き込む書き込みモードと、前記第１記憶部、前記第２記憶部及び前記第３記憶部から読み出しデータを出力する読み出しモードとの切り換えを行わせる読み書き切換手段を備え、
前記書き込みモードでは、前記設定情報には、書き込まれる前記所定の設定が含まれる
ことを特徴とする請求項９に記載のインクジェットヘッド。
【請求項１１】
前記第１設定情報入力部への入力データを前記所定の設定の書き込み又は読み出しデータの出力に係る前記設定情報として前記第１記憶部、前記第２記憶部及び前記第３記憶部に出力するか、又は、前記インクの吐出量に係る駆動動作を定めるための入力データとして所定の記憶部に出力するかを切り換える入力切換手段を備えることを特徴とする請求項１０に記載のインクジェットヘッド。
【請求項１２】
前記第２比較部及び前記第３比較部は、前記比較がなされるデータを所定のデータ単位で比較することを特徴とする請求項２，４，９，１０，１１の何れか一項に記載のインクジェットヘッド。
【請求項１３】
前記第３累積比較結果出力部は、前記比較された所定のデータ単位の内容が互いに異なる比較結果を累積して出力することを特徴とする請求項１２に記載のインクジェットヘッド。
【請求項１４】
前記第２比較部は、前記比較がなされるデータを所定のデータ単位で比較し、
前記第２累積比較結果出力部は、前記比較された所定のデータ単位の内容が互いに異なる比較結果を累積して出力することを特徴とする請求項３又は４に記載のインクジェットヘッド。
【請求項１５】
前記所定のデータ単位は１ビットであることを特徴とする請求項８，１２，１３，１４の何れか一項に記載のインクジェットヘッド。
【請求項１６】
前記第２比較部は、前記第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含むことを特徴とする請求項１５に記載のインクジェットヘッド。
【請求項１７】
前記所定のデータ単位は１ビットであり、
前記第２比較部は、前記第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含み、
前記第３比較部は、前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含む
ことを特徴とする請求項１２又は１３に記載のインクジェットヘッド。
【請求項１８】
前記第１比較部は、
前記所定の参照データと、前記第１記憶部からの前記読み出しデータとが入力される排他的論理和回路と、
当該排他的論理和回路の出力が一方の入力に入力される論理積回路とを含み、
前記論理積回路の他方の入力には、前記論理積回路の出力を偽とする信号が入力され、
前記第１比較部は、前記論理積回路の出力を比較結果とする
ことを特徴とする請求項３又は４に記載のインクジェットヘッド。
【請求項１９】
前記第１比較部は、
前記第１記憶部からの前記読み出しデータが一方の入力に入力される排他的論理和回路を含み、
前記排他的論理和回路の他方の入力には、正しい前記所定の設定のうち、前記第１記憶部からの読み出しデータに対応する部分のデータが前記所定の参照データとして入力され、
前記第１比較部は、前記排他的論理和回路の出力を比較結果とする
ことを特徴とする請求項３又は４に記載のインクジェットヘッド。
【請求項２０】
前記所定の設定は、前記インクの吐出量に係る駆動動作を定める駆動波形パターンデータであることを特徴とする請求項１〜１９の何れか一項に記載のインクジェットヘッド。
【請求項２１】
請求項１〜２０の何れか一項に記載のインクジェットヘッドを備えることを特徴とするインクジェット記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェットヘッド及びインクジェット記録装置に関する。
【背景技術】
【０００２】
インクジェットヘッドに設けられた複数のノズルからタイミングを制御してインクを吐出させることで、記録媒体上に画像を形成するインクジェット記録装置が知られている。インクの吐出方式としては、インクを貯留する圧力室の壁面に設けられた圧電素子に、駆動回路を介して電圧を印加して圧力室内の圧力を変化させることで、圧力室に連通するノズルからインクを吐出させるピエゾ方式や、ノズル端に設けられたヒーターに駆動回路を介して通電することでインクを加熱し、インク流路に気泡を生じさせることでインクを押し出すサーマル方式などが主に用いられている。
【０００３】
また、インクジェットヘッドにおいて、複数の駆動回路をカスケード接続する構成が知られている。さらに、各駆動回路にレジスター等の記憶部を設け、記憶部に記憶された各種設定に基づいてインクを吐出させる技術が知られている。例えば特許文献１には、駆動回路のレジスターに、画素データに応じたノズルの駆動電圧波形パターンデータを保存しておき、画像形成時に画素データに対応する駆動電圧波形パターンデータを選択し、その駆動電圧波形パターンデータに基づいた駆動電圧によりインクを吐出させることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４００４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の駆動回路を同一の設定に基づいて動作させるためには、複数の駆動回路の記憶部の各々に同一の設定データが書き込まれている必要がある。しかしながら、これらの記憶部に同一のデータが書き込まれていない場合があり、複数の駆動回路が異なる設定に基づいて動作してしまうことがあるという課題があった。
【０００６】
本発明の目的は、複数の駆動回路の記憶部に同一のデータが書き込まれていることを容易に確認することが可能なインクジェットヘッド、及びインクジェット記録装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明は、
複数の駆動回路を備え、当該複数の駆動回路による所定の設定に基づく駆動動作によりインクの吐出を行うインクジェットヘッドであって、
前記複数の駆動回路には、
第１駆動回路と、当該第１駆動回路の後段に電気的に接続された第２駆動回路と、
が含まれ、
前記第１駆動回路は、
前記所定の設定を記憶する第１記憶部と、
前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第１設定出力部と、
を備え、
前記第２駆動回路は、
前記所定の設定を記憶する第２記憶部と、
前記第１設定出力部の出力が入力される第２設定入力部と、
当該第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第２比較部と、
前記第２比較部の比較結果を出力する第２結果出力部と、
を備えることを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載のインクジェットヘッドにおいて、
前記複数の駆動回路には、前記第２駆動回路の後段に電気的に接続された第３駆動回路が含まれ、
前記第２駆動回路は、前記第２記憶部に記憶された前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第２設定出力部を備え、
前記第３駆動回路は、
前記所定の設定を記憶する第３記憶部と、
前記第２設定出力部の出力が入力される第３設定入力部と、
前記第２結果出力部から出力された比較結果が入力される第３結果入力部と、
前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第３比較部と、
前記第３比較部の比較結果と、前記第３結果入力部から入力された比較結果とを累積した累積比較結果を出力する第３累積比較結果出力部と、
を備える
ことを特徴としている。
【０００９】
請求項３に記載の発明は、
複数の駆動回路を備え、当該複数の駆動回路による所定の設定に基づく駆動動作によりインクの吐出を行うインクジェットヘッドであって、
前記複数の駆動回路には、
第１駆動回路と、当該第１駆動回路の後段に電気的に接続された第２駆動回路と、
が含まれ、
前記第１駆動回路は、
前記所定の設定を記憶する第１記憶部と、
前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第１設定出力部と、
前記第１記憶部に記憶された前記所定の設定のうちの前記少なくとも一部と、所定の参照データとを比較する第１比較部と、
前記第１比較部の比較結果が出力される第１結果出力部と、
を備え、
前記第２駆動回路は、
前記所定の設定を記憶する第２記憶部と、
前記第１設定出力部の出力が入力される第２設定入力部と、
当該第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第２比較部と、
前記第１結果出力部からの出力が入力される第２結果入力部と、
前記第２比較部の比較結果と、前記第２結果入力部からの入力とを累積した累積比較結果を出力する第２累積比較結果出力部と、
を備えることを特徴としている。
【００１０】
請求項４に記載の発明は、請求項３に記載のインクジェットヘッドにおいて、
前記複数の駆動回路には、前記第２駆動回路の後段に電気的に接続された第３駆動回路が含まれ、
前記第２駆動回路は、前記第２記憶部に記憶された前記所定の設定のうち少なくとも一部を読み出しデータとして出力する第２設定出力部を備え、
前記第３駆動回路は、
前記所定の設定を記憶する第３記憶部と、
前記第２設定出力部の出力が入力される第３設定入力部と、
前記第２累積比較結果出力部から出力された累積比較結果が入力される第３累積比較結果入力部と、
前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとを比較する第３比較部と、
前記第３比較部の比較結果と、前記第３累積比較結果入力部から入力された累積比較結果とを累積した累積比較結果を出力する第３累積比較結果出力部と、
を備える
ことを特徴としている。
【００１１】
請求項５に記載の発明は、請求項１又は３に記載のインクジェットヘッドにおいて、
前記第１駆動回路は、
前記所定の設定に係る設定情報が入力される第１設定情報入力部と、
当該設定情報を出力する第１設定情報出力部と、
を備え、
前記第２駆動回路は、
前記第１設定情報出力部の出力する前記設定情報が入力される第２設定情報入力部を備え、
前記第１設定出力部から出力される読み出しデータの範囲、及び前記第２比較部により比較される、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータの範囲は、前記設定情報に基づいて定められる
ことを特徴としている。
【００１２】
請求項６に記載の発明は、請求項５に記載のインクジェットヘッドにおいて、
前記第１記憶部及び前記第２記憶部に対して前記所定の設定を書き込む書き込みモードと、前記第１記憶部及び前記第２記憶部から読み出しデータを出力する読み出しモードとの切り換えを行わせる読み書き切換手段を備え、
前記書き込みモードでは、前記設定情報には、書き込まれる前記所定の設定が含まれる
ことを特徴としている。
【００１３】
請求項７に記載の発明は、請求項６に記載のインクジェットヘッドにおいて、
前記第１設定情報入力部への入力データを前記所定の設定の書き込み又は読み出しデータの出力に係る前記設定情報として前記第１記憶部及び前記第２記憶部に出力するか、又は、前記インクの吐出量に係る駆動動作を定めるための入力データとして所定の記憶部に出力するかを切り換える入力切換手段を備えることを特徴としている。
【００１４】
請求項８に記載の発明は、請求項１，３，５，６，７の何れか一項に記載のインクジェットヘッドにおいて、
前記第２比較部は、前記比較がなされるデータを所定のデータ単位で比較することを特徴としている。
【００１５】
請求項９に記載の発明は、請求項２又は４に記載のインクジェットヘッドにおいて、
前記第１駆動回路は、
前記所定の設定に係る設定情報が入力される第１設定情報入力部と、
当該設定情報を出力する第１設定情報出力部と、
を備え、
前記第２駆動回路は、
前記第１設定情報出力部の出力する前記設定情報が入力される第２設定情報入力部と、
当該設定情報を出力する第２設定情報出力部と、
を備え、
前記第３駆動回路は、
前記第２設定情報出力部の出力する前記設定情報が入力される第３設定情報入力部を備え、
前記第１設定出力部及び前記第２設定出力部からそれぞれ出力される読み出しデータの範囲、及び前記第３比較部により比較される、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータの範囲は、前記設定情報に基づいて定められる
ことを特徴としている。
【００１６】
請求項１０に記載の発明は、請求項９に記載のインクジェットヘッドにおいて、
前記第１記憶部、前記第２記憶部及び前記第３記憶部に対して前記所定の設定を書き込む書き込みモードと、前記第１記憶部、前記第２記憶部及び前記第３記憶部から読み出しデータを出力する読み出しモードとの切り換えを行わせる読み書き切換手段を備え、
前記書き込みモードでは、前記設定情報には、書き込まれる前記所定の設定が含まれる
ことを特徴としている。
【００１７】
請求項１１に記載の発明は、請求項１０に記載のインクジェットヘッドにおいて、
前記第１設定情報入力部への入力データを前記所定の設定の書き込み又は読み出しデータの出力に係る前記設定情報として前記第１記憶部、前記第２記憶部及び前記第３記憶部に出力するか、又は、前記インクの吐出量に係る駆動動作を定めるための入力データとして所定の記憶部に出力するかを切り換える入力切換手段を備えることを特徴としている。
【００１８】
請求項１２に記載の発明は、請求項２，４，９，１０，１１の何れか一項に記載のインクジェットヘッドにおいて、
前記第２比較部及び前記第３比較部は、前記比較がなされるデータを所定のデータ単位で比較することを特徴としている。
【００１９】
請求項１３に記載の発明は、請求項１２に記載のインクジェットヘッドにおいて、
前記第３累積比較結果出力部は、前記比較された所定のデータ単位の内容が互いに異なる比較結果を累積して出力することを特徴としている。
【００２０】
請求項１４に記載の発明は、請求項３又は４に記載のインクジェットヘッドにおいて、
前記第２比較部は、前記比較がなされるデータを所定のデータ単位で比較し、
前記第２累積比較結果出力部は、前記比較された所定のデータ単位の内容が互いに異なる比較結果を累積して出力することを特徴としている。
【００２１】
請求項１５に記載の発明は、請求項８，１２，１３，１４の何れか一項に記載のインクジェットヘッドにおいて、
前記所定のデータ単位は１ビットであることを特徴としている。
【００２２】
請求項１６に記載の発明は、請求項１５に記載のインクジェットヘッドにおいて、
前記第２比較部は、前記第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含むことを特徴としている。
【００２３】
請求項１７に記載の発明は、請求項１２又は１３に記載のインクジェットヘッドにおいて、
前記所定のデータ単位は１ビットであり、
前記第２比較部は、前記第２設定入力部から入力された読み出しデータと、前記第２記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含み、
前記第３比較部は、前記第３設定入力部から入力された読み出しデータと、前記第３記憶部に記憶された前記所定の設定のうち当該読み出しデータに対応する部分のデータとが入力される排他的論理和回路を含む
ことを特徴としている。
【００２４】
請求項１８に記載の発明は、請求項３又は４に記載のインクジェットヘッドにおいて、
前記第１比較部は、
前記所定の参照データと、前記第１記憶部からの前記読み出しデータとが入力される排他的論理和回路と、
当該排他的論理和回路の出力が一方の入力に入力される論理積回路とを含み、
前記論理積回路の他方の入力には、前記論理積回路の出力を偽とする信号が入力され、
前記第１比較部は、前記論理積回路の出力を比較結果とする
ことを特徴としている。
【００２５】
請求項１９に記載の発明は、請求項３又は４に記載のインクジェットヘッドにおいて、
前記第１比較部は、
前記第１記憶部からの前記読み出しデータが一方の入力に入力される排他的論理和回路を含み、
前記排他的論理和回路の他方の入力には、正しい前記所定の設定のうち、前記第１記憶部からの読み出しデータに対応する部分のデータが前記所定の参照データとして入力され、
前記第１比較部は、前記排他的論理和回路の出力を比較結果とする
ことを特徴としている。
【００２６】
請求項２０に記載の発明は、請求項１〜１９の何れか一項に記載のインクジェットヘッドにおいて、
前記所定の設定は、前記インクの吐出量に係る駆動動作を定める駆動波形パターンデータであることを特徴としている。
【００２７】
請求項２１に記載の発明に係るインクジェット記録装置は、請求項１〜２０の何れか一項に記載のインクジェットヘッドを備えることを特徴としている。
【発明の効果】
【００２８】
本発明によれば、複数の駆動回路の記憶部に同一のデータが書き込まれていることを容易に確認することができる。
【図面の簡単な説明】
【００２９】
【図１】インクジェット記録装置の電気的な構成を示すブロック図である。
【図２】せん断モードのインクジェットヘッドのヘッド本体の構成を示す分解斜視図である。
【図３】せん断モードのインクジェットヘッドの基本動作を示す断面図である。
【図４】インクジェットヘッドに含まれる駆動部の概略構成を示す図である。
【図５】駆動回路の内部構成を示す図である。
【図６】吐出波形、非動作波形、及び非吐出波形を含む駆動信号の出力波形を示す図である。
【図７】画素データから駆動波形パターンデータへの変換テーブルを示す図である。
【図８】バッファーアンプから供給される駆動電圧パターンを示す図である。
【図９】駆動回路の入出力部を示す図である。
【図１０】レジスターに記憶されるデータとそのアドレスを示す図である。
【図１１】レジスターへのデータの書き込みシーケンスを示すタイミングチャートである。
【図１２】駆動波形パターンデータの書き込みの例を示すタイミングチャートである。
【図１３】レジスターからのデータの読み出しシーケンスを示すタイミングチャートである。
【図１４】駆動波形パターンデータの読み出しの例を示すタイミングチャートである。
【図１５】変形例１に係る駆動回路の入出力部を示す図である。
【図１６】変形例２に係る駆動回路の入出力部を示す図である。
【図１７】変形例２における読み出しシーケンスの例を示すタイミングチャートである。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３１】
＜インクジェット記録装置の構成＞
図１は、インクジェット記録装置１の電気的な構成を示すブロック図である。
インクジェット記録装置１は、本体２と、本体２に配線１９を有するフレキシブルケーブルを介して接続されたイエロー、マゼンタ、シアン、ブラックの各色にそれぞれ対応するインクジェットヘッド２０Ｙ，２０Ｍ，２０Ｃ，２０Ｋ（以下では、色を区別しない場合には単にインクジェットヘッド２０とも表記する）とを備えている。インクジェットヘッド２０Ｙ，２０Ｍ，２０Ｃ，２０Ｋはそれぞれ、イエロー、マゼンタ、シアン、ブラックのインクを吐出する複数のノズルからなるノズル列２２Ｙ，２２Ｍ，２２Ｃ，２２Ｋ（以下では、色を区別しない場合には単にノズル列２２とも表記する）を備えている。ノズル列２２に含まれる各ノズルは、インクを貯留するチャネル（圧力室）に連通されており、このチャネルの壁面に設けられた圧電素子に電圧を印加して圧力室内の圧力を変化させることで、当該ノズルからインクが吐出される。
また、インクジェットヘッド２０Ｙ，２０Ｍ，２０Ｃ，２０Ｋはそれぞれ、ノズル列２２Ｙ，２２Ｍ，２２Ｃ，２２Ｋの各ノズルに対応して設けられた上記圧電素子に電気的に接続された駆動部２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋ（以下では、色を区別しない場合には単に駆動部２１とも表記する）を備えている。駆動部２１は、ノズル列２２に含まれる各々のノズルから所定のタイミングでインクを吐出させるための駆動電圧を上記圧電素子に供給する。
インクジェットヘッド２０は、駆動部２１から供給される駆動電圧に応じてノズル列２２の各ノズルからインクを吐出させることで、記録媒体上に画像を形成する。
【００３２】
本体２は、ＣＰＵ（Central Processing Unit）１１と、ＣＰＵ１１に電気的に接続されたＲＡＭ１２（Random Access Memory）と、ＲＯＭ（Read Only Memory）１３と、インターフェース１４と、ページメモリー１５と、ラインメモリー１６と、制御回路１７と、駆動信号発生回路１８とを備えている。ＣＰＵ１１は、ＲＯＭ１３に記憶されているプログラムをＲＡＭ１２に読み出して、当該プログラムに従ってインクジェット記録装置１の各部の動作を制御する。
【００３３】
インターフェース１４は、パーソナルコンピューター等の外部装置４との間でデータの送受信を行う手段であり、各種シリアルインターフェース、各種パラレルインターフェースのいずれか又はこれらの組み合わせで構成される。
【００３４】
ページメモリー１５は、外部装置４から受け取った画像データを記憶する。ここで、画像データは、記録媒体上に形成される対象の画像全体を表すデータであり、複数の画素データの集合からなるデータである。インクジェット記録装置１は、当該画像データに基づいた駆動電圧を駆動部２１からノズル列２２の各ノズルに対応して設けられた圧電素子へ供給することで、記録媒体上に当該画像データに対応する画像を形成する。
【００３５】
ラインメモリー１６は、記録媒体に画像形成を行う際に、ノズル列２２の各ノズルに対応する画素の画素データを記憶するメモリーである。ここで、画素データは、インクジェット記録装置１による記録の単位である１画素の階調を表すデータである。この画素データは、ページメモリー１５からラインメモリー１６へ供給される。また、ラインメモリー１６に記憶された画素データは、フレキシブルケーブルを介して駆動部２１に供給される。
また、ラインメモリー１６は、駆動部２１に含まれるレジスター４６（図５参照）にデータを書き込む際、及びレジスター４６からデータを読み出す際に、当該データやそのアドレスを一時的に記憶し、駆動部２１に供給する。当該データやアドレスは、一例ではＲＯＭ１３からラインメモリー１６へ供給される。あるいは、当該データやアドレスは、外部装置４からインターフェース１４を介してラインメモリー１６へ書き込まれてもよい。
【００３６】
制御回路１７は、駆動部２１に各種制御信号を供給する。制御信号としては、画素データの転送や駆動電圧の供給等のタイミング及びその動作を制御するための信号や、駆動部２１に含まれるレジスター４６へのデータの書き込み、読み出しのタイミング及びその動作を制御するための信号が含まれる。
【００３７】
駆動信号発生回路１８は、駆動部２１が生成する駆動電圧の波形を表す駆動信号を駆動部２１に供給する。駆動信号発生回路１８には、３種類の駆動信号（非吐出波形を含む駆動信号pulse_timing0、非動作波形を含む駆動信号pulse_timing1、吐出波形を含む駆動信号pulse_timing2）が図示しないラインメモリーにデジタルデータとして記憶されている。このラインメモリーには、例えばＳＲＡＭが用いられる。
【００３８】
図２は、せん断モード（シェアモード）のインクジェットヘッド２０のヘッド本体の構成を示す分解斜視図である。なお、図２では、模式的に７個のノズル３０を有するヘッド本体が描かれているが、本実施形態の各インクジェットヘッド２０のノズル列２２は、実際には５１２個のノズル３０を含んでいる。
インクジェットヘッド２０は、チャネル２８（インクの流路）が形成されたチャネル基板３３を有している。チャネル基板３３の端面には、インクの吐出口であるノズル３０が設けられたノズルプレート３１が接着されている。ノズル３０は、チャネル基板３３のチャネル２８と連通しており、チャネル２８に貯留されたインクが吐出されるようになっている。チャネル基板３３のノズルプレート３１側の上部にはカバープレート２４が取り付けられている。
【００３９】
チャネル基板３３は、２枚の基板２６，２７が接着部３２を介して互いに接着された構造を有している。基板２６，２７は、チタン酸ジルコン酸鉛（ＰＺＴ）等の圧電材料から構成されており、厚さ方向において互いに逆方向に分極されている。チャネル基板３３には互いに等しい間隔をあけた状態で複数のチャネル２８が形成されており、各チャネル２８の間に隔壁２９が形成されている。すなわち、チャネル基板３３にはチャネル２８と隔壁２９とが交互に形成されている。ノズルプレート３１には、チャネル２８に対応する位置に複数のノズル３０が一列に設けられており、これがノズル列２２を構成している。複数のノズル３０は、その配列順に、Ａ組、Ｂ組、Ｃ組、Ａ組…のように、Ａ〜Ｃの各組に振り分けられ、これらの組ごとにインクが吐出される。
【００４０】
図３は、せん断モードのインクジェットヘッド２０の基本動作を示す断面図であり、（ａ）は、隔壁２９がせん断変形していない状態を示し、（ｂ）及び（ｃ）は、隔壁２９がせん断変形している状態を示す。図３（ａ）〜（ｃ）は、ノズルプレート３１に平行な平面でのインクジェットヘッド２０の断面図である。
せん断モードのインクジェットヘッド２０では、各チャネル２８（２８Ａ，２８Ｂ，２８Ｃ）の側壁には、アルミニウム等の金属製の電極２５（２５Ａ，２５Ｂ，２５Ｃ）がＵ字状に製膜されている。上記の通り、基板２６，２７が互いに逆方向に分極されているため、各電極２５に駆動電圧が印加されると、図３（ｂ），（ｃ）に示す通り、印加された電圧に応じて各隔壁２９が基板２６，２７との接着部３２を中心として屈曲（せん断変形）する。そして、各チャネル２８の容積が変化してインクに加わる圧力が変動し、当該圧力が所定値に達すると、インクがノズル３０から吐出される。
【００４１】
詳しくは、図３（ｂ）に示すように、電極２５Ｂに電圧ＶＨ１を供給し、電極２５Ａ，２５Ｃに基準電圧（ＧＮＤ）を供給することで、隔壁２９をせん断変形させてチャネル２８Ｂの容積を膨張させた後に、図３（ｃ）に示すように、電極２５Ｂに基準電圧を供給し、電極２５Ａ，２５Ｃに電圧ＶＨ２（＜ＶＨ１）を供給して、隔壁２９をせん断変形させてチャネル２８Ｂの容積を収縮させることで、チャネル２８Ｂ内のインクに高い圧力がかり、ノズル３０からインクが吐出される。
本明細書では、ノズル３０からインクを吐出させるための機構をまとめて「インク吐出機構」とも記す。このインク吐出機構には、電極２５、チャネル２８、隔壁２９及びノズル３０が含まれる。また、インク吐出機構のうち、電極２５及び隔壁２９から構成され、電極２５に印加された駆動電圧に応じてせん断変形する素子を圧電素子とも記す。
【００４２】
次に、ノズル列２２の各ノズルに対応するインク吐出機構の圧電素子へ駆動電圧を供給する駆動部２１の構成について説明する。
図４は、インクジェットヘッド２０Ｙに含まれる駆動部２１Ｙの概略構成を示す図である。なお、駆動部２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋの構成は同一であるので、ここでは駆動部２１Ｙの構成について説明する。また、図４中の各駆動回路２３の端子の数は、実際より少なく描かれている。
駆動部２１Ｙは、第１段駆動回路２３１Ｙ（第１駆動回路）、第２段駆動回路２３２Ｙ（第２駆動回路）、第３段駆動回路２３３Ｙ（第３駆動回路）、第４段駆動回路２３４Ｙ（以下では、これらを互いに区別しない場合には駆動回路２３とも表記する）が電気的にカスケード接続（直列接続）された構成を有している。すなわち、第２段駆動回路２３２Ｙは第１段駆動回路２３１Ｙの後段に電気的に接続され、第３段駆動回路２３３Ｙは第２段駆動回路２３２Ｙの後段に電気的に接続され、第４段駆動回路２３４Ｙは第３段駆動回路２３３Ｙの後段に電気的に接続されている。各駆動回路２３は、例えば同一の構造を有する半導体集積回路で構成することができる。これら直列に接続された４つの駆動回路２３には、ラインメモリー１６から第１段駆動回路２３１Ｙにシリアルに入力された画素データの各ビット値ＳＩ０，ＳＩ１，ＳＩ２が、第２段駆動回路２３２Ｙ、第３段駆動回路２３３Ｙ、第４段駆動回路２３４Ｙへ順次転送される。
また、第１段駆動回路２３１Ｙには、画素データの転送クロック信号ＤＣＬＫ及びレジスター４６に対するデータの書き込み、読み出しに用いるクロック信号ｒｅｇＣＬＫとして用いられるクロック信号が入力される。また、４つの駆動回路２３の各々には、レジスター４６への書き込みを認めるイネーブル信号ｒｅｇＥＮ、書き込み／読み出し選択信号ｒｅｇＲｎＷ、カスケード接続の先頭か否かを示す設定信号ｒｅｇＣａｓｃ、及びその他の各種の制御信号が入力される。また、４つの駆動回路２３の各々には、電源回路から電圧ＶＨ１及び電圧ＶＨ２が供給される。ここで、先頭の第１段駆動回路２３１Ｙに入力される設定信号ｒｅｇＣａｓｃはハイレベルで固定されており、第２段駆動回路２３２Ｙ、第３段駆動回路２３３Ｙ及び第４段駆動回路２３４Ｙに入力される設定信号ｒｅｇＣａｓｃは、ローレベルで固定されている（ハイレベル、ローレベルの信号を、以下ではそれぞれ単に「Ｈ」、「Ｌ」とも表記する）。これらクロック信号ｒｅｇＣＬＫ、イネーブル信号ｒｅｇＥＮ、書き込み／読み出し選択信号ｒｅｇＲｎＷ、設定信号ｒｅｇＣａｓｃは、レジスター４６に対するデータの書き込み及び読み出しに用いられる信号であり、詳細は後述する。
【００４３】
第１段駆動回路２３１Ｙでは、ノズル列２２Ｙの１２８個のインク吐出機構の圧電素子へ供給する駆動電圧が生成され、端子ｏｕｔ１〜ｏｕｔ１２８から各圧電素子の電極２５へ出力される。同様に、第２段駆動回路２３２Ｙ、第３段駆動回路２３３Ｙ及び第４段駆動回路２３４Ｙでは、各々１２８個のインク吐出機構に対応する駆動電圧が生成され、端子ｏｕｔ１２９〜ｏｕｔ２５６，端子ｏｕｔ２５７〜ｏｕｔ３８４，端子ｏｕｔ３８５〜ｏｕｔ５１２からそれぞれ出力される。
なお、第１段駆動回路２３１Ｙ及び第４段駆動回路２３４Ｙには、ダミーチャネル用の駆動電圧を出力するための端子ｏｕｔ−Ｄがそれぞれ設けられている。ダミーチャネルは、ノズル列２２のうちインクが吐出される最端部のチャネル２８の外側に設けられた、インクの吐出を行わないチャネルである。ダミーチャネルを設けることにより、インクの吐出を行う最端部のチャネル２８からのインク吐出量が低下するのを防止することができる。
このように、駆動部２１Ｙは、５１２個のノズル３０を有するノズル列２２Ｙに駆動電圧を供給してインクを吐出させる。同様に、ノズル列２２Ｍ，２２Ｃ，２２Ｋも５１２個のノズル３０を備え、駆動部２１Ｍ，２１Ｃ，２１Ｋから供給される駆動電圧に基づいて各ノズル３０からインクを吐出する。
【００４４】
図５は、駆動回路２３の内部構成を示す図である。なお、各駆動部２１に含まれる各駆動回路２３の構成は同一である。
駆動回路２３は、シフトレジスター４１、ラッチ回路４２、グレイスケールコントローラー（波形選択部）４３、バッファーアンプ４４、入力切換部（入力切換手段）４７、及び出力切換部（出力切換手段）４８を備えている。また、グレイスケールコントローラー４３は、カウンター４５とレジスター４６とを備えている。ここで、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙに設けられたレジスター４６は、それぞれ第１段記憶部（第１記憶部）、第２段記憶部（第２記憶部）、第３段記憶部（第３記憶部）、第４段記憶部（第４記憶部）に相当する。
図５中のシフトレジスター４１、ラッチ回路４２、グレイスケールコントローラー４３、並びにバッファーアンプ４４を互いに接続する配線の数、及びバッファーアンプの出力端子の数は、実際より少なく描かれている。
【００４５】
シフトレジスター４１は、３ビットデータを１２８チャネル分記憶するＦＩＦＯ型のメモリーである。シフトレジスター４１は、入力切換部４７を介してラインメモリー１６から入力された１画素当たり３ビットの画素データを転送クロック信号ＤＣＬＫに同期して転送し、記憶する。画素データの各ビット値ＳＩ０〜ＳＩ２は、それぞれシフトレジスター４１に入力された順番に１２８個ずつ記憶された後、さらに、出力切換部４８を介してビット値ＳＯ０〜ＳＯ２として出力される。シフトレジスター４１に記憶された３×１２８ビットのデータは、所定のタイミングでラッチ回路４２にパラレルデータとして一括して出力される。このインクジェット記録装置１では、第１段駆動回路２３１Ｙのシフトレジスター４１には、各ビットにつき５１２個ずつの画素データが入力され、先に入力された３８４個ずつの画素データは、第１段駆動回路２３１Ｙのシフトレジスター４１からビット値ＳＯ０、ＳＯ１、ＳＯ２として出力された後、カスケード接続された第２段駆動回路２３２Ｙにビット値ＳＩ０、ＳＩ１、ＳＩ２として入力される。同様に、第２段駆動回路２３２Ｙに入力された各ビット３８４個ずつの画素データのうち、先頭の２５６個の画素データは第３段駆動回路２３３Ｙに転送され、第３段駆動回路２３３Ｙに入力された各ビット２５６個ずつの画素データのうち、先頭の１２８個の画素データは第４段駆動回路２３４Ｙに転送される。従って、第１段駆動回路２３１Ｙ、第２段駆動回路２３２Ｙ、第３段駆動回路２３３Ｙ、第４段駆動回路２３４Ｙのシフトレジスター４１からは、それぞれ１２８個、合計５１２個の画素データが並列にラッチ回路４２に出力される。
【００４６】
ラッチ回路４２は、シフトレジスター４１から出力された１２８チャネル分の３ビットデータをラッチ信号ＬＡＴにより指定されたタイミングまで保持して、グレイスケールコントローラー４３へ出力する。
【００４７】
グレイスケールコントローラー４３は、ラッチ回路４２から入力された３ビットの画素データで示される階調に応じた駆動電圧パターン（図８参照）を表す選択信号をバッファーアンプ４４に出力する。
【００４８】
グレイスケールコントローラー４３には、制御回路１７から、同期クロック信号ＧＳＣＬＫ、リセット信号ＲＳＴ、ノズル群選択信号ＳＴＢ−１，ＳＴＢ−２，ＳＴＢ−３が入力される。ノズル群選択信号ＳＴＢ−１，ＳＴＢ−２，ＳＴＢ−３は、５１２個のノズル３０をそれぞれ含むインク吐出機構をＡ組、Ｂ組、Ｃ組の３個の組に分割して、これらの組ごとにインクが順次吐出されるように制御するための信号である。
【００４９】
グレイスケールコントローラー４３に設けられたカウンター４５は、カウント値としてグレイスケールカウントＧＳＣ（０〜７）を計数して出力する。グレイスケールカウントＧＳＣは、駆動電圧パターンにおける何番目の波形を出力する期間であるかを表す。
【００５０】
また、グレイスケールコントローラー４３には、駆動信号発生回路１８から３種類の駆動信号（非吐出波形を含む駆動信号pulse_timing0、非動作波形を含む駆動信号pulse_timing1、吐出波形を含む駆動信号pulse_timing2の駆動信号の３種類）が入力される。図６は、３種類の駆動信号の出力波形を示す図である。非吐出波形を含む駆動信号pulse_timing0は、グレイスケールカウントＧＳＣの１カウント分の期間中ローレベルに維持される信号である。吐出波形を含む駆動信号pulse_timing2は、グレイスケールカウントＧＳＣの１カウント分の期間のうちの所定期間ハイレベルとなる信号である。非動作波形を含む駆動信号pulse_timing1は、グレイスケールカウントＧＳＣの１カウント分の期間のうち、駆動信号pulse_timing2がローレベルに戻った後の所定期間ハイレベルとなる信号である。
【００５１】
グレイスケールコントローラー４３に設けられたレジスター４６には、３ビットの各画素データと、インク吐出機構の圧電素子を駆動する複数の駆動電圧パターンの配列を表す駆動波形パターンデータとの関係を規定した情報である変換テーブルが記憶されている。
【００５２】
図７は、画素データと駆動波形パターンデータの変換テーブルを示す図である。当該変換テーブル及びこれに含まれる駆動波形パターンデータは、画素データに応じたインクの吐出タイミングを定めるデータであり、またレジスター４６に記憶されるパラメーター（所定の設定）の一態様である。
【００５３】
レジスター４６には、クロック信号ｒｅｇＣＬＫに同期して入力切換部４７を介して入力データｒｅｇＤａｔａが入力されることで駆動波形パターンデータの書き込みを行うことができる。また、レジスター４６からは、クロック信号ｒｅｇＣＬＫに同期して出力切換部４８を介して読み出しデータｒｅｇＯｕｔＯを出力させることで、駆動波形パターンデータの読み出しを行うことができる。入力切換部４７は、入力される信号を、シフトレジスター４１へ入力させるか、又はレジスター４６に対する書き込み及び読み出しに用いられる回路素子に入力させるかをイネーブル信号ｒｅｇＥＮに応じて切り換えるスイッチング素子を備える。出力切換部４８は、シフトレジスター４１、又はレジスター４６に対する書き込み及び読み出しに用いられる回路素子のいずれかの出力をイネーブル信号ｒｅｇＥＮに応じて切り換えるスイッチング素子を備える。ここで、レジスター４６に対する書き込み及び読み出しに用いられる回路素子の例としては、図９に示すレジスター４６、排他的論理和回路５１、論理積回路５３、及び論理和回路５４が挙げられる。なお、図５においては、入力切換部４７及び出力切換部４８が１つずつ記載されているが、実際には入力切換部４７及び出力切換部４８はそれぞれ複数のスイッチを含んでいる（図９参照）。また、図５では、入力切換部４７及び出力切換部４８の上記回路素子への接続に係る記載を省略している。図５において破線枠で示した範囲、すなわち、入力切換部４７及び出力切換部４８を含む入出力部４９の構成、並びに入出力部４９を用いたレジスター４６へのデータの書き込み、及びレジスター４６からのデータの読み出しについては後に詳述する。
【００５４】
図７の変換テーブルにおいて、上記のように画素データは３ビット８階調であるので、（０，０，０）〜（１，１，１）のように表されている。駆動波形パターンデータは、グレイスケールカウントＧＳＣ（０〜７）の各々に対応した８個の駆動波形の配列を表すデータであり、０，１，２の３通りの値をとりうる。例えば、画素データ（１，０，１）に対しては、（１，１，２，２，２，２，２，０）の駆動波形パターンデータが選択される。ここで、駆動波形パターンデータの値である０，１，２は、グレイスケールカウントＧＳＣの１カウント分の期間において、それぞれ駆動信号pulse_timing0、駆動信号pulse_timing1、駆動信号pulse_timing2が選択されることを表す。したがって、画素データ（１，０，１）に対しては、グレイスケールカウントＧＳＣ＝０から順に、駆動信号がpulse_timing0, pulse_timing2, pulse_timing2, pulse_timing2, pulse_timing2, pulse_timing2, pulse_timing1, pulse_timing1の順に選択されて、対応する駆動信号が繋ぎ合わされた駆動電圧パターンを表す選択信号が生成される。
【００５５】
このように、グレイスケールコントローラー４３は、画素データに基づいて選択された駆動波形パターンデータと、上記３種の駆動信号とを組み合わせることで、駆動電圧パターンを表す選択信号を生成し、バッファーアンプ４４に出力する。ここで、グレイスケールコントローラー４３が画素データに基づいて出力する選択信号は、インクの吐出量に係る駆動動作を定める出力データの一態様である。また、画素データは、当該出力データの設定に係る入力データの一態様であり、インクの吐出量に係る駆動動作を定めるための入力データの一態様である。
【００５６】
図７中のＳＴＢ−ｎに関し、ｎ＝１でありノズル群選択信号ＳＴＢ−１に基づいてＡ組のノズル群が駆動される場合、Ａ組のノズル群については画素データ（０，０，０）〜（１，１，１）に対応する駆動波形パターンデータが選択され、ｎ＝２，３に対応するＢ組及びＣ組のノズル群については、画素データによらず（１，１，１，１，１，１，１，０）の駆動波形パターンデータが選択される。ノズル群選択信号ＳＴＢ−２に基づいてＢ組のノズル群が駆動される場合（ｎ＝２）、及びノズル群選択信号ＳＴＢ−３に基づいてＣ組のノズル群が駆動される場合（ｎ＝３）も同様である。
また、ダミーチャネル用の端子ｏｕｔ−Ｄについては、常に（１，１，１，１，１，１，１，０）の駆動波形パターンデータが選択される。
また、全ての駆動波形パターンデータにおいて、グレイスケールカウントＧＳＣ＝０では、駆動波形パターンデータの値として「０」（非吐出波形）が設定されている。
【００５７】
バッファーアンプ４４は、グレイスケールコントローラー４３から入力された選択信号に基づいて、インク吐出機構の圧電素子の駆動に必要な電圧にレベルシフトされた駆動電圧パターンを生成する。
【００５８】
図８には、バッファーアンプ４４からインク吐出機構の圧電素子に出力される駆動電圧パターンを示す。
バッファーアンプ４４には、入力端子から電圧ＶＨ１及び電圧ＶＨ２が供給されている。バッファーアンプ４４は、グレイスケールコントローラー４３から入力された各チャネル２本の選択信号に基づいて、図６の下部に示すように、吐出波形を含む駆動信号pulse_timing2がハイレベルとなるタイミングでは電圧ＶＨ１をインク吐出機構の圧電素子に供給し、非動作波形を含む駆動信号pulse_timing1がハイレベルとなるタイミングでは電圧ＶＨ１より小さい電圧ＶＨ２をインク吐出機構の圧電素子に供給し、駆動信号pulse_timing1, pulse_timing2がいずれもローレベルである期間、又は駆動信号pulse_timing0が選択されている期間では基準電圧（ＧＮＤ）をインク吐出機構の圧電素子に供給する。これにより、各画素データに応じて電圧ＶＨ１とＧＮＤの吐出波形、電圧ＶＨ２とＧＮＤの非動作波形、基準電圧（ＧＮＤ）の非吐出波形を含む駆動電圧パターンが生成され、それぞれ対応するインク吐出機構の圧電素子に供給される。これらの駆動電圧パターンが供給されたインク吐出機構から、それぞれ駆動電圧パターンに応じてインクが吐出される。
【００５９】
Ａ組〜Ｃ組のノズル列２２の動作制御は、具体的には以下のように行われる。入力されるノズル群選択信号ＳＴＢ−１，ＳＴＢ−２，ＳＴＢ−３は、この順に択一的にハイレベルとされ、これらがハイレベルとなっている選択期間でそれぞれＡ組、Ｂ組、又はＣ組が選択される。これらの選択期間の各々において、カウンター４５によりグレイスケールカウントＧＳＣが０から７までカウントアップされ、選択された組のノズル列２２については図８の画素データ（０，０，０）〜（１，１，１）に対応する駆動波形パターンデータが選択され、選択されていない組のノズル列２２については、画素データによらず図８の画素データ（ａｎｙ）の（１，１，１，１，１，１，１，０）の駆動波形パターンデータが選択される。グレイスケールカウントＧＳＣが７に達すると、リセット信号ＲＳＴによりグレイスケールカウントＧＳＣがリセットされ、次のノズル群選択信号ＳＴＢ−ｎが選択的にハイレベルとなる。このようにして、Ａ組〜Ｃ組の順に、インク吐出機構の圧電素子に対して駆動電圧パターンが順次供給される。これにより、図３（ａ）〜（ｃ）の吐出動作がＡ組〜Ｃ組の順に行われる。
【００６０】
＜レジスターに対するデータの書き込み／読み出しに係る構成＞
本実施形態では、レジスター４６は、駆動部２１に含まれる複数の駆動回路２３にそれぞれ設けられている。従って、これらの各駆動回路２３を同一の設定に基づいて動作させるために、各駆動回路２３のレジスター４６には、同一のデータが書き込まれている必要がある。
各レジスター４６に同一のデータが書き込まれていることを確認するために、各レジスター４６に記憶されたデータは、読み出されて比較される。
以下では、レジスター４６に対してデータの書き込み及び読み出しを行うための構成について説明する。
【００６１】
図９は、駆動回路２３の入出力部４９を示す図である。
入力部６１，６２，６３は、それぞれバッファを介してスイッチ８１，８２，８３（入力切換手段としての入力切換部４７）に電気的に接続されている。スイッチ８１，８２，８３は、入力部６５に入力されたイネーブル信号ｒｅｇＥＮに基づいて、入力部６１，６２，６３の接続先を切り換える。具体的には、スイッチ８１，８２，８３は、イネーブル信号ｒｅｇＥＮがネゲートされている（ローレベルである）ときには、入力部６１，６２，６３をそれぞれシフトレジスター４１に接続する。イネーブル信号ｒｅｇＥＮがアサートされている（ハイレベルである）ときには、スイッチ８１は、入力部６１をレジスター４６の入力及びスイッチ９１に接続し、スイッチ８２は、入力部６２を排他的論理和回路５１の一方の入力に接続し、スイッチ８３は、入力部６３を論理和回路５４の一方の入力に接続する。
【００６２】
レジスター４６の出力は、排他的論理和回路５１の他方の入力及びスイッチ９２に接続されている。排他的論理和回路５１の出力は、論理積回路５３の一方の入力に接続されている。論理積回路５３の他方の入力は、設定信号ｒｅｇＣａｓｃが入力される反転回路５２の出力に接続されている。論理積回路５３の出力は、論理和回路５４の他方の入力に接続されている。論理和回路５４の出力は、スイッチ９３に接続されている。
【００６３】
スイッチ９１，９２，９３（出力切換手段としての出力切換部４８）は、それぞれバッファを介して出力部７１，７２，７３に電気的に接続されている。スイッチ９１，９２，９３は、入力部６５に入力されたイネーブル信号ｒｅｇＥＮに基づいて出力部７１，７２，７３の接続先を切り換える。具体的には、スイッチ９１，９２，９３は、イネーブル信号ｒｅｇＥＮがネゲートされている（ローレベルである）ときには、出力部７１，７２，７３をそれぞれシフトレジスター４１に接続する。イネーブル信号ｒｅｇＥＮがアサートされている（ハイレベルである）ときには、スイッチ９１は、出力部７１をスイッチ８１及びレジスター４６の入力に接続し、スイッチ９２は、出力部７２をレジスター４６の出力及び排他的論理和回路５１の入力に接続し、スイッチ９３は、出力部７３を論理和回路５４の出力に接続する。
【００６４】
第１段駆動回路２３１Ｙの出力部７１，７２，７３は、それぞれ第２段駆動回路２３２Ｙの入力部６１，６２，６３に電気的に接続されている。第２段駆動回路２３２Ｙの出力部７１，７２，７３は、それぞれ第３段駆動回路２３３Ｙの入力部６１，６２，６３に電気的に接続されている。第３段駆動回路２３３Ｙの出力部７１，７２，７３は、それぞれ第４段駆動回路２３４Ｙの入力部６１，６２，６３に電気的に接続されている。
本実施形態においては、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙの入力部６１が、それぞれ第１段設定情報入力部（第１設定情報入力部）、第２段設定情報入力部（第２設定情報入力部）、第３段設定情報入力部（第３設定情報入力部）、第４段設定情報入力部（第４設定情報入力部）に対応し、第１段駆動回路２３１Ｙ〜第３段駆動回路２３３Ｙの出力部７１が、それぞれ第１段設定情報出力部（第１設定情報出力部）、第２段設定情報出力部（第２設定情報出力部）、第３段設定情報出力部（第３設定情報出力部）に対応する。また、第１段駆動回路２３１Ｙ〜第３段駆動回路２３３Ｙの出力部７２が、それぞれ第１段設定出力部（第１設定出力部）、第２段設定出力部（第２設定出力部）、第３段設定出力部（第３設定出力部）に対応する。また、第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙの入力部６２が、それぞれ第２段設定入力部（第２設定入力部）、第３段設定入力部（第３設定入力部）、第４段設定入力部（第４設定入力部）に対応する。また、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙの出力部７３が、それぞれ第１段結果出力部（第１結果出力部）、第２段結果出力部（第２結果出力部）（又は第２段累積比較結果出力部（第２累積比較結果出力部））、第３段累積比較結果出力部（第３累積比較結果出力部）、第４段累積比較結果出力部（第４累積比較結果出力部）に対応する。また、第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙの入力部６３が、それぞれ第２段結果入力部（第２結果入力部）、第３段結果入力部（第３結果入力部）、第４段結果入力部（第４結果入力部）に対応する。また、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙにおける排他的論理和回路５１及び論理積回路５３を含む部分が、それぞれ第１段比較部（第１比較部）、第２段比較部（第２比較部）、第３段比較部（第３比較部）、第４段比較部（第４比較部）に対応する。
なお、本実施形態において最終段となる第４段駆動回路２３４Ｙの出力部７１、７２は省略することも可能である。
【００６５】
入力部６６には、所定の周波数のクロック信号が入力され、画素データの転送に係る転送クロック信号ＤＣＬＫとして各シフトレジスター４１に出力されるとともに、レジスター４６に対するデータの書き込み、読み出しに係るクロック信号ｒｅｇＣＬＫとしてレジスター４６に出力される。
入力部６７には、レジスター４６に対し書き込み動作、読み出し動作のいずれかを実行させるための書き込み／読み出し選択信号ｒｅｇＲｎＷが入力され、レジスター４６に出力される。
【００６６】
なお、レジスター４６の構成は、アドレス及びデータからなる入力データｒｅｇＤａｔａを入力することで当該アドレスに対応する記憶領域に当該データが書き込まれ、またアドレスを入力することで当該アドレスに対応する記憶領域に記憶されたデータが読み出されるものであれば、どのような構成であってもよい。例えば、アドレスごとに（例えば１６ビットの）記憶素子が１列に並べられたシフトレジスターを複数備え、アドレスが入力された場合に、当該アドレスに対応する列のシフトレジスターから（１６ビットの）データを出力するメモリー装置をレジスター４６とすることもできるし、入力されたアドレスをデコーダによりデコードし、デコードされた情報に基づいて書き込み及び読み出しを行うデータの位置を特定するメモリー装置をレジスター４６としてもよい。
【００６７】
＜画素データの転送＞
次に、画素データを転送する場合の駆動回路２３の動作について、図９を用いて説明する。
本実施形態では、画素データの転送を行う場合には、イネーブル信号ｒｅｇＥＮがネゲートされ、入力部６１，６２，６３、及び出力部７１，７２，７３がそれぞれシフトレジスター４１に接続される。すなわち、スイッチ８１，８２，８３は、入力部６１，６２，６３への入力データ（画素データ）を、インクの吐出量に係る駆動動作を定めるための入力データ（画素データ）を所定の記憶部としてのシフトレジスター４１に記憶させるために、入力部６１，６２，６３の接続先を、所定の回路としてのシフトレジスター４１に切り換える。この状態で、第１段駆動回路２３１Ｙの入力部６１，６２，６３に３ビットの画素データの各ビット値ＳＩ０，ＳＩ１，ＳＩ２がそれぞれ入力され、転送クロック信号ＤＣＬＫに従って転送される。また、入力された画素データの一部は、各ビット値ＳＯ０，ＳＯ１，ＳＯ２として後段の駆動回路２３に転送される。
【００６８】
＜レジスターへのデータの書き込み＞
一方、レジスター４６にデータを書き込む場合には、イネーブル信号ｒｅｇＥＮがアサートされて、入力部６１及び出力部７１がそれぞれレジスター４６に接続される。すなわち、スイッチ８１，８２，８３は、入力部６１，６２，６３への入力データを、レジスター４６に対する所定の設定の書き込みに用いるために、入力部６１，６２，６３の接続先を切り換える。この状態で第１段駆動回路２３１Ｙの入力部６１に入力データｒｅｇＤａｔａ（設定情報）が入力される。入力データｒｅｇＤａｔａは、書き込まれる駆動波形パターンデータに対応するデータとその書き込み先アドレスからなる。
【００６９】
図１０は、レジスター４６に書き込まれる駆動波形パターンデータとそのアドレスを示す図である。図１０においてＮｏ．０〜Ｎｏ．９で示される１０パターンの駆動波形パターンデータに係る各アドレス及びデータは、図７の変換テーブルにおけるＮｏ．０〜Ｎｏ．９の各駆動波形パターンデータに対応する。
これらＮｏ．０〜Ｎｏ．９の各行について、８ビットのアドレス（００００００００）〜（００００１００１）が設定されている。また、各駆動波形パターンデータは、１６ビットで表されている。図１０の駆動波形パターンデータは、８つの「０〜２」のいずれかの値で表される駆動波形パターンデータを２進数で表した場合の上位ビット（１ｂｉｔ）を１５ｂｉｔ目から０８ｂｉｔ目に割り当て、下位ビット（０ｂｉｔ）を０７ｂｉｔ目から００ｂｉｔ目に割り当てたものである。例えば、画素データ（１，０，１）に対応する駆動波形パターンデータ（１，１，２，２，２，２，２，０）を２進数で表すと（０１，０１，１０，１０，１０，１０，１０，００）であるので、画素データ（１，０，１）に対して、アドレス（０００００１０１）に、この２進数の駆動波形パターンデータの上位ビット（００１１１１１０）が駆動波形パターンデータの１５ｂｉｔから０８ｂｉｔに割り当てられ、下位ビット（１１００００００）が０７ｂｉｔから００ｂｉｔに割り当てられている。
【００７０】
図１１は、レジスター４６へのデータの書き込みシーケンスを示すタイミングチャートである。また、図１２は、アドレス（０００００１０１）に駆動波形パターンデータ（００１１１１１０１１００００００）を書き込む際の書き込みシーケンスの例を示すタイミングチャートである。
書き込み／読み出し選択信号ｒｅｇＲｎＷは、レジスター４６に対し書き込み及び読み出しのうちいずれの動作を行わせるかを指定するための信号である。書き込み／読み出し選択信号ｒｅｇＲｎＷがローレベルの場合には、レジスター４６は、書き込み動作を行う書き込みモードとなり、ハイレベルの場合には、読み出し動作を行う読み出しモードとなる。レジスター４６のうち、書き込み／読み出し選択信号ｒｅｇＲｎＷに基づいて書き込み／読み出し動作を切り換える機能を実現する部分が、読み書き切換手段に対応する。また、入力データｒｅｇＤａｔａのうちＡ０７〜Ａ００は、データが書き込まれるアドレスを表し、Ｄ１５〜Ｄ００は、それぞれ書き込まれる駆動波形パターンデータの１５ｂｉｔ〜００ｂｉｔの各データを表す。
【００７１】
レジスター４６へのデータの書き込みは、書き込み／読み出し選択信号ｒｅｇＲｎＷがローレベルとなり、かつイネーブル信号ｒｅｇＥＮがハイレベルとなった後、クロック信号ｒｅｇＣＬＫに同期して、アドレス及びデータをこの順に含む入力データｒｅｇＤａｔａをレジスター４６に入力することにより行われる。
【００７２】
このとき、図９において、イネーブル信号ｒｅｇＥＮがハイレベルとなっているため、第１段駆動回路２３１Ｙの入力部６１は、レジスター４６の入力及び出力部７１に電気的に接続されている。そして、入力部６１に入力データｒｅｇＤａｔａが入力されると、入力データｒｅｇＤａｔａは、第１段駆動回路２３１Ｙのレジスター４６に順番に書き込まれるとともに、出力部７１から出力され、次段の第２段駆動回路２３２Ｙの入力部６１に入力される。
【００７３】
ハイレベルのイネーブル信号ｒｅｇＥＮは、４つの駆動回路２３のすべてに入力されるため、各駆動回路２３の入力部６１及び出力部７１は、すべて上記の接続状態となる。したがって、第１段駆動回路２３１Ｙの入力部６１は、出力部７１を介して第２段駆動回路２３２Ｙの入力部６１及びレジスター４６に接続され、同様に第３段駆動回路２３３Ｙ、第４段駆動回路２３４Ｙの入力部６１及びレジスター４６にも接続される。この状態で、第１段駆動回路２３１Ｙの入力部６１に入力データｒｅｇＤａｔａが入力されることにより、４つの駆動回路２３のレジスター４６の指定アドレスに駆動波形パターンデータが同時に書き込まれる。この動作を全ての駆動波形パターンデータにそれぞれ対応するアドレス（００００００００）〜（００００１００１）について行うことにより、全ての駆動回路２３のレジスター４６に駆動波形パターンデータが書き込まれる。
【００７４】
＜レジスターからのデータの読み出し＞
次に、レジスター４６からのデータの読み出しを行う際の動作について説明する。
図１３は、レジスター４６からの駆動波形パターンデータの読み出しシーケンスを示すタイミングチャートである。
【００７５】
レジスター４６からのデータの読み出しを行う場合にも、イネーブル信号ｒｅｇＥＮをアサートすることで、４つの駆動回路２３の全てにおいて、入力部６１をレジスター４６の入力及びスイッチ９１に接続させ、入力部６２を排他的論理和回路５１の一方の入力に接続させ、また、入力部６３を論理和回路５４の一方の入力に接続させると共に、出力部７１をスイッチ８１及びレジスター４６の入力に接続させ、出力部７２をレジスター４６の出力及び排他的論理和回路５１の入力に接続させ、また、出力部７３を論理和回路５４の出力に接続させる。すなわち、スイッチ８１，８２，８３は、入力部６１，６２，６３への入力データを、レジスター４６に対する所定の設定の読み出しに用いるために、入力部６１，６２，６３の接続先を切り換える。
【００７６】
レジスター４６からの駆動波形パターンデータの読み出しは、書き込み／読み出し選択信号ｒｅｇＲｎＷがハイレベルとなり、かつイネーブル信号ｒｅｇＥＮがハイレベルとなった後、クロック信号ｒｅｇＣＬＫに同期して、読み出すデータのアドレスを含む入力データｒｅｇＤａｔａ（設定情報）をレジスター４６に入力することにより行われる。入力データｒｅｇＤａｔａにより８ビットのアドレスの入力が完了すると、次のクロックタイミングから、当該アドレスに対応する１６ビットの駆動波形パターンデータを示す読み出しデータｒｅｇＯｕｔＯがレジスター４６の出力より出力される。
【００７７】
第１段駆動回路２３１Ｙの入力部６１に読み出すデータのアドレスを含む入力データｒｅｇＤａｔａが入力されると、この入力データｒｅｇＤａｔａは、第１段駆動回路２３１Ｙのレジスター４６に入力されるとともに、第２段駆動回路２３２Ｙ、第３段駆動回路２３３Ｙ、第４段駆動回路２３４Ｙの入力部６１及びレジスター４６にも入力される。従って、４つの駆動回路２３の各レジスター４６に同時に読み出しデータのアドレス入力が行われ、続いて各レジスター４６から、当該入力されたアドレスの駆動波形パターンデータが読み出しデータｒｅｇＯｕｔＯとして同時に読み出される。
【００７８】
本実施形態では、このように１回の読み出しシーケンスにより各レジスター４６から同時に駆動波形パターンデータが読み出され、当該１回の読み出しシーケンスにおいて、これら各レジスター４６から読み出された駆動波形パターンデータが一致しているか否かが確認される。以下では、このデータの一致確認に係る動作について説明する。
【００７９】
図９に示したように、レジスター４６から読み出された読み出しデータｒｅｇＯｕｔＯは、出力部７２から出力され、次段の駆動回路２３の入力部６２に読み出しデータｒｅｇＯｕｔＩとして入力される。また、読み出しデータｒｅｇＯｕｔＯは、排他的論理和回路５１の一方の入力にも入力される。従って、次段の排他的論理和回路５１では、前段からの読み出しデータｒｅｇＯｕｔＩと自段の読み出しデータｒｅｇＯｕｔＯとが同時に入力されて各ビット値が同一であるか否かが比較され、その比較結果が出力される。ここで、先頭の第１段駆動回路２３１Ｙの排他的論理和回路５１には、他方の入力として任意の信号を入力することができる。当該任意の信号は、第１段駆動回路２３１Ｙの第１段比較部（第１比較部）に入力される所定の参照データの一態様である。
【００８０】
論理積回路５３には、排他的論理和回路５１からの出力と、設定信号ｒｅｇＣａｓｃの反転信号が入力されている。上述のように、先頭の第１段駆動回路２３１Ｙに入力される設定信号ｒｅｇＣａｓｃは「Ｈ」であり、従って、論理積回路５３には、「Ｌ」が入力される。すなわち、第１段駆動回路２３１Ｙに入力される設定信号ｒｅｇＣａｓｃは、論理積回路５３の出力を偽とする信号である。このため、第１段駆動回路２３１Ｙの論理積回路５３からは、排他的論理和回路５１からの出力によらず常に「Ｌ」が比較結果として出力されて論理和回路５４に入力される。
一方、次段以降の第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙに入力される設定信号ｒｅｇＣａｓｃは、「Ｌ」であり、従って、論理積回路５３には、「Ｈ」が入力される。よって、排他的論理和回路５１での比較結果が異なる値を示す場合、すなわち出力が「Ｈ」となる場合には、論理積回路５３からは「Ｈ」が比較結果として出力されて論理和回路５４に入力され、比較結果が等しい値を示す場合、すなわち出力が「Ｌ」となる場合には、論理積回路が５３からは「Ｌ」が比較結果として出力されて論理和回路５４に入力される。
【００８１】
論理和回路５４は、論理積回路５３の出力と、入力部６３からの信号との論理和を出力する。論理和回路５４の出力は、出力部７３を介して累積比較データｒｅｇＯｒＯとして出力され、次段の駆動回路２３の入力部６３に累積比較データｒｅｇＯｒＩとして入力される。ここで、第１段駆動回路２３１Ｙでは、入力部６３には累積比較データｒｅｇＯｒＩとして常に「Ｌ」が入力されており、論理和回路５４は、常に「Ｌ」を出力する。従って、２段目以降の第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙで論理積回路５３から「Ｈ」が入力されたビットのデータについては、それ以降の駆動回路２３における論理和回路５４の出力が累積的に「Ｈ」となり、一度も「Ｈ」が入力されないビットのデータについては、「Ｌ」の出力が維持されることになる。
よって、最終段の第４段駆動回路２３４Ｙから出力される累積比較データｒｅｇＯｒＯを検出することで、４つのレジスター４６に記憶された駆動波形パターンデータのいずれかに不一致（エラー）のあるビットが検出される。
【００８２】
この一連の読み出しシーケンスを、全ての駆動波形パターンデータにそれぞれ対応するアドレス（００００００００）〜（００００１００１）について行うことにより、全ての駆動回路２３のレジスター４６に記憶された駆動波形パターンデータが一致しているか否かを確認することができる。
なお、読み出しシーケンスを、アドレス（００００００００）〜（００００１００１）のうち一部についてのみ行ってもよい。このようにすることで、駆動波形パターンデータのうち所望の部分のみについて一致の検出を行うことができる。
【００８３】
第２段駆動回路２３２Ｙの入力部６３には、累積比較データｒｅｇＯｒＩとして常に「Ｌ」が入力されるため、第２段駆動回路２３２Ｙの出力部７３からは、論理積回路５３の出力（比較結果）がそのまま出力される。よって、第２段駆動回路２３２Ｙの出力部７３は、排他的論理和回路５１及び論理積回路５３（第２段比較部（第２比較部））の比較結果と、第１段駆動回路２３１Ｙからの累積比較データｒｅｇＯｒＩとを累積した累積比較結果を出力する第２段累積比較結果出力部（第２累積比較結果出力部）に相当するとともに、第２段比較部の比較結果を出力する第２段結果出力部（第２結果出力部）にも相当する。
また、第２段駆動回路２３２Ｙの出力部７３と接続される第３段駆動回路２３３Ｙの入力部６３は、第２段駆動回路２３２Ｙからの累積比較結果が入力される第３段累積比較結果入力部（第３累積比較結果入力部）に相当するとともに、第２段駆動回路２３２Ｙの第２段比較部での比較結果が入力される第３段結果入力部（第３結果入力部）にも相当する。
また、第３段駆動回路２３３Ｙの出力部７３は、排他的論理和回路５１及び論理積回路５３（第３段比較部（第３比較部））の比較結果と、第２段駆動回路２３２Ｙからの累積比較データｒｅｇＯｒＩとを累積した累積比較結果を出力する第３段累積比較結果出力部（第３累積比較結果出力部）に相当する。
さらに、第３段駆動回路２３３Ｙの出力部７３と接続される第４段駆動回路２３４Ｙの入力部６３は、第３段駆動回路２３３Ｙからの累積比較結果が入力される第４段累積比較結果入力部（第４累積比較結果入力部）に相当する。
また、上記の通り、本実施形態では第２段駆動回路２３２Ｙの出力部７３からは排他的論理和回路５１の出力がそのまま出力されるため、第２段駆動回路２３２Ｙの排他的論理和回路５１の出力を、スイッチ９３を介して出力部７３に接続する構成としてもよい。
【００８４】
図１４は、図１０においてアドレス（０００００１０１）で指定される駆動波形パターンデータ（００１１１１１０１１００００００）を読み出す際の読み出しシーケンスの例を示すタイミングチャートである。図１４では、第１段駆動回路２３１Ｙに入力される入力データｒｅｇＤａｔａと、第１段駆動回路２３１Ｙ（ＩＣ１）、第２段駆動回路２３２Ｙ（ＩＣ２）、第３段駆動回路２３３Ｙ（ＩＣ３）及び第４段駆動回路２３４Ｙ（ＩＣ４）の各々において出力される読み出しデータｒｅｇＯｕｔＯ、排他的論理和出力ｒｅｇＥｘＯｒＯ及び累積比較データｒｅｇＯｒＯとが示されている。ここで、排他的論理和出力ｒｅｇＥｘＯｒＯは、図９中の排他的論理和回路５１（又は論理積回路５３）の出力信号である。
【００８５】
８ビットのアドレス（０００００１０１）を含む入力データｒｅｇＤａｔａが各駆動回路２３のレジスター４６に入力されると、各駆動回路２３のレジスター４６は、次のクロックタイミングから１６ビットの駆動波形パターンデータ（００１１１１１０１１００００００）を含む読み出しデータｒｅｇＯｕｔＯを出力する。ここで、第１段駆動回路２３１Ｙ及び第４段駆動回路２３４Ｙからは、正しいデータが読み出されているが、第２段駆動回路２３２Ｙからは、Ｄ０２が「Ｈ」となっている誤ったデータ（００１１１１１０１１０００１００）が読み出され、また、第３段駆動回路２３３Ｙからは、Ｄ０１が「Ｈ」となっている誤ったデータ（００１１１１１０１１００００１０）が読み出されているものとする。
【００８６】
第１段駆動回路２３１Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯ及び累積比較データｒｅｇＯｒＯは、上述した通り常に「Ｌ」となる。
【００８７】
また、第２段駆動回路２３２Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯは、読み出しデータｒｅｇＯｕｔＯのうちＤ０２のビットが読み出されるタイミングで「Ｈ」となる。これは、当該タイミングにおいて、排他的論理和回路５１に、第１段駆動回路２３１Ｙからの正しい「Ｌ」の読み出しデータｒｅｇＯｕｔＩと、第２段駆動回路２３２Ｙでの誤った「Ｈ」の読み出しデータｒｅｇＯｕｔＯとが入力されるためである。また、これに伴って累積比較データｒｅｇＯｒＯは、Ｄ０２のビットが読み出されるタイミングで「Ｈ」となる。
【００８８】
第３段駆動回路２３３Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯは、読み出しデータｒｅｇＯｕｔＯのうちＤ０２及びＤ０１のビットが読み出されるタイミングで「Ｈ」となる。これは、Ｄ０２のビットが読み出されるタイミングにおいて、排他的論理和回路５１に、第２段駆動回路２３２Ｙからの誤った「Ｈ」の読み出しデータｒｅｇＯｕｔＩと、第３段駆動回路２３３Ｙでの正しい「Ｌ」の読み出しデータｒｅｇＯｕｔＯとが入力され、またＤ０１のビットが読み出されるタイミングにおいて、排他的論理和回路５１に、第２段駆動回路２３２Ｙからの正しい「Ｌ」の読み出しデータｒｅｇＯｕｔＩと、第３段駆動回路２３３Ｙでの誤った「Ｈ」の読み出しデータｒｅｇＯｕｔＯとが入力されるためである。また、累積比較データｒｅｇＯｒＯは、Ｄ０２及びＤ０１のビットが読み出されるタイミングで「Ｈ」となる。これは、Ｄ０２のビットが「Ｈ」である第２段駆動回路２３２Ｙまでの累積比較データｒｅｇＯｒＯ（第２段駆動回路２３２Ｙにおける排他的論理和出力ｒｅｇＥｘＯｒＯ）が第３段駆動回路２３３Ｙへ入力された信号である累積比較データｒｅｇＯｒＩと、Ｄ０１、Ｄ０２のビットが「Ｈ」である第３段駆動回路２３３Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯとの論理和が累積比較データｒｅｇＯｒＯとして出力されるためである。すなわち、累積比較データｒｅｇＯｒＯは、駆動波形パターンデータの異なるビットの比較結果を第１段駆動回路２３１Ｙ〜第３段駆動回路２３３Ｙについて累積したデータである。
【００８９】
第４段駆動回路２３３Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯは、読み出しデータｒｅｇＯｕｔＯのうちＤ０１のビットが読み出されるタイミングで「Ｈ」となる。これは、Ｄ０１のビットが読み出されるタイミングにおいて、排他的論理和回路５１に第３段駆動回路２３３Ｙからの誤った「Ｈ」の読み出しデータｒｅｇＯｕｔＩと、第４段駆動回路２３４Ｙでの正しい「Ｌ」の読み出しデータｒｅｇＯｕｔＯとが入力されるためである。また、累積比較データｒｅｇＯｒＯは、第３段駆動回路２３３Ｙまでの累積比較データｒｅｇＯｒＯが第４段駆動回路２３４Ｙへ入力された信号である累積比較データｒｅｇＯｒＩと、第４段駆動回路２３４Ｙの排他的論理和出力ｒｅｇＥｘＯｒＯとの論理和を示し、Ｄ０２及びＤ０１のビットが読み出されるタイミングで「Ｈ」となる。すなわち、累積比較データｒｅｇＯｒＯは、駆動波形パターンデータの異なるビットの比較結果を第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙについて累積したデータである。
【００９０】
このように、第４段駆動回路２３４Ｙの累積比較データｒｅｇＯｒＯが、Ｄ０２及びＤ０１のビットが読み出されるタイミングで「Ｈ」となっていることから、いずれかの駆動回路２３のレジスター４６において、Ｄ０２及びＤ０１のビットの読み出しデータｒｅｇＯｕｔＯが誤っていること、すなわち当該ビットに誤ったデータが書き込まれていることが検出される。
【００９１】
インクジェット記録装置１は、以上に説明したレジスター４６に対する駆動波形パターンデータの書き込み及び読み出しシーケンスを所定のタイミングで実行する。当該所定のタイミングは、例えば、インクジェット記録装置１の電源が投入されたタイミングであり、あるいは、現在と異なる駆動波形パターンデータに基づく記録を行う場合における当該記録に先立つタイミングである。これらのタイミングでＣＰＵ１１がレジスター４６に対する書き込みプログラムをＲＯＭ１３から読み出して実行し、ＲＯＭ１３に記憶され、又は外部装置４から入力された駆動波形パターンデータを各駆動回路２３のレジスター４６に書き込む。ＣＰＵ１１は、書き込みシーケンスに引き続き、レジスター４６からの読み出しシーケンスを実行する。読み出しシーケンスの結果、図１の配線１９のうち駆動部２１ＫとＣＰＵ１１とを接続する配線を介して各駆動回路２３から読み出されたデータに不一致があることを示すデータ（すなわち、第４段駆動回路２３４Ｙの累積比較データｒｅｇＯｒＯにおける「Ｈ」の信号）が検出された場合には、ＣＰＵ１１は、再度同一のデータを用いて書き込みシーケンスを実行することができる。
なお、レジスター４６を不揮発メモリーで構成した場合は、インクジェット記録装置１の電源が投入されたタイミングでのレジスター４６に対する駆動波形パターンデータの書き込み及び読み出しシーケンスを実行する必要はない。
【００９２】
なお、上記実施形態では、各駆動部２１において４つの駆動回路２３がカスケード接続されている態様を例に説明したが、駆動回路２３の数をこれに限定する趣旨ではなく、例えば第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙの２つの駆動回路２３がカスケード接続されている態様であってもよい。この場合、後段の第２段駆動回路２３２Ｙの累積比較データｒｅｇＯｒＯを取得することで、２つの駆動回路２３のレジスター４６に記憶された駆動波形パターンデータが同一であることを１回の読み出しシーケンスで確認することができる。
なお、このような構成においては最終段となる第２段駆動回路２３２Ｙの出力部７１、７２は省略することも可能である。
また、カスケード接続される駆動回路２３の数を３、又は５以上とすることもできる。この場合も、最終段の駆動回路２３の累積比較データｒｅｇＯｒＯを取得することで、全ての駆動回路２３のレジスター４６に記憶された駆動波形パターンデータが同一であることを１回の読み出しシーケンスで確認することができる。
なお、このような構成においても同様に、最終段となる駆動回路の出力部７１、７２は省略することも可能である。
また、上記実施形態では、直列接続された４つの駆動回路の先頭の第１段駆動回路２３１Ｙ〜最終段の第４段駆動回路２３４Ｙがそれぞれ第１駆動回路、第２駆動回路、第３駆動回路、第４駆動回路に相当する（前述のように記憶部、比較部等においても同様の対応関係を有する）好ましい形態について説明したが、これに限定されるものではない。
例えば、上記実施形態において、第２段駆動回路２３２Ｙのレジスター４６からの読み出しデータを後段の第３段駆動回路２３３Ｙに出力しない構成としても良い。この場合、第１段駆動回路２３１Ｙ及び第３段駆動回路２３３Ｙが第１駆動回路に相当し、第２段駆動回路２３２Ｙ及び第４段駆動回路２３４Ｙが第２駆動回路に相当することになる。
いずれにせよ、直列接続された複数の駆動回路のうち、前段の駆動回路のレジスター４６の読み出しデータを隣の後段の駆動回路に出力して後段のレジスター４６の読み出しデータと比較するように構成されて連接された２以上の駆動回路の先頭から順に第１駆動回路、第２駆動回路、・・・・に相当するものとなる。
【００９３】
以上のように、本実施形態のインクジェットヘッド２０は、互いに電気的に接続された第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙを備え、第１段駆動回路２３１Ｙは、所定の設定としての駆動波形パターンデータを記憶するレジスター４６と、駆動波形パターンデータのうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２と、を備え、第２段駆動回路２３２Ｙは、駆動波形パターンデータを記憶するレジスター４６と、第１段駆動回路２３１Ｙの出力部７２から読み出しデータｒｅｇＯｕｔＩが入力される入力部６２と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩと第２段駆動回路２３２Ｙのレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分とを比較する第２段比較部（第２比較部）としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３から出力される比較結果を出力する出力部７３と、を備えている。このような構成によれば、第２段駆動回路２３２Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙのレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９４】
また、本実施形態のインクジェットヘッド２０は、第２段駆動回路２３２Ｙに電気的に接続された第３段駆動回路２３３Ｙを含み、第２段駆動回路２３２Ｙは、レジスター４６に記憶された駆動波形パターンデータのうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２を備え、第３段駆動回路２３３Ｙは、駆動波形パターンデータを記憶するレジスター４６と、第２段駆動回路２３２Ｙの出力部７２から読み出しデータｒｅｇＯｕｔＩが入力される入力部６２と、第２段駆動回路２３２Ｙの出力部７３から出力された比較結果が入力される入力部６３と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩと第３段駆動回路２３３Ｙのレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分とを比較する第３段比較部（第３比較部）としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３から出力される比較結果と入力部６３から入力された比較結果とを累積して累積比較データｒｅｇＯｒＯとして出力する出力部７３と、を備えている。このような構成によれば、第３段駆動回路２３３Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ、第２段駆動回路２３２Ｙ、及び第３段駆動回路２３３Ｙのレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９５】
また、本実施形態では、第３段駆動回路は、レジスター４６に記憶された前記所定の設定のうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２を備え、かつインクジェットヘッド２０は、第３段駆動回路２３３Ｙに電気的に接続された第４段駆動回路２３４Ｙを備え、第４段駆動回路２３４Ｙは、駆動波形パターンデータを記憶するレジスター４６と、第３段駆動回路２３３Ｙの出力部７２から読み出しデータｒｅｇＯｕｔＩが入力される入力部６２と、第３段駆動回路２３３Ｙの出力部７３から出力された累積比較結果が累積比較データｒｅｇＯｒＩとして入力される入力部６３と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩとレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分のデータとを比較する第４段比較部（第４比較部）としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３から出力された比較結果と、入力部６３から入力された累積比較データｒｅｇＯｒＩとを累積して累積比較データｒｅｇＯｒＯとして出力する出力部７３と、を備えている。このような構成によれば、第４段駆動回路２３４Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙのレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９６】
また、より一般的には、第３段駆動回路２３３Ｙは、レジスター４６に記憶された駆動波形パターンデータのうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２を備え、インクジェットヘッド２０は、（Ｎ−３）個（Ｎは４以上の整数）の第Ｍ段駆動回路（Ｍは４≦Ｍ≦Ｎを満たす整数）を備え、第Ｍ段駆動回路は、駆動波形パターンデータを記憶するレジスター４６と、第（Ｍ−１）段駆動回路の出力部７２の出力が入力される入力部６２と、第（Ｍ−１）段駆動回路の出力部７３から累積比較結果として累積比較データｒｅｇＯｒＩが入力される入力部６３と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩとレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分のデータとを比較する第Ｍ段比較部としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３から出力された比較結果と入力部６３から入力された累積比較データｒｅｇＯｒＩとを累積して出力する出力部７３とを備え、第Ｍ段駆動回路は第（Ｍ−１）段駆動回路に対して電気的に直列接続される。このような構成によれば、最終段の駆動回路２３（第Ｎ段駆動回路）の出力部７３から出力される信号を検出することにより、各駆動回路２３のレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９７】
また、本実施形態のインクジェットヘッド２０は、互いに電気的に接続された第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙを備え、第１段駆動回路２３１Ｙは、所定の設定としての駆動波形パターンデータを記憶するレジスター４６と、駆動波形パターンデータのうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２と、レジスター４６に記憶された駆動波形パターンデータのうちの前記少なくとも一部と、所定の参照データとを比較する第１段比較部（第１比較部）としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３の出力である比較結果が出力される出力部７３と、を備え、第２段駆動回路２３２Ｙは、駆動波形パターンデータを記憶するレジスター４６と、第１段駆動回路２３１Ｙの出力部７２から読み出しデータｒｅｇＯｕｔＩが入力される入力部６２と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩと第２段駆動回路２３２Ｙのレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分とを比較する第２段比較部（第２比較部）としての排他的論理和回路５１及び論理積回路５３と、第１段駆動回路２３１Ｙの出力部７３からの出力が入力される入力部６３と、論理積回路５３から出力される比較結果と入力部６３からの入力とを累積した累積比較データｒｅｇＯｒＯを出力する出力部７３と、を備えている。このような構成によれば、第２段駆動回路２３２Ｙは、第１段駆動回路２３１において駆動波形パターンデータの一部と所定の参照データとを比較した結果と、第２段駆動回路２３２Ｙでの比較結果とを累積して出力することができ、第２段駆動回路２３２Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙのレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９８】
また、本実施形態のインクジェットヘッド２０は、第２段駆動回路２３２Ｙに電気的に接続された第３段駆動回路２３３Ｙを含み、第２段駆動回路２３２Ｙは、レジスター４６に記憶された駆動波形パターンデータのうち少なくとも一部を読み出しデータｒｅｇＯｕｔＯとして出力する出力部７２を備え、第３段駆動回路２３３Ｙは、駆動波形パターンデータを記憶するレジスター４６と、第２段駆動回路２３２Ｙの出力部７２から読み出しデータｒｅｇＯｕｔＩが入力される入力部６２と、第２段駆動回路２３２Ｙの出力部７３から出力された累積比較データｒｅｇＯｒＯが入力される入力部６３と、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩと第３段駆動回路２３３Ｙのレジスター４６に記憶された駆動波形パターンデータのうち読み出しデータｒｅｇＯｕｔＩに対応する部分とを比較する第３段比較部（第３比較部）としての排他的論理和回路５１及び論理積回路５３と、論理積回路５３から出力される比較結果と入力部６３から入力された累積比較データｒｅｇＯｒＩとを累積して累積比較データｒｅｇＯｒＯとして出力する出力部７３と、を備えている。このような構成によれば、第３段駆動回路２３３Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ、第２段駆動回路２３２Ｙ、及び第３段駆動回路２３３Ｙのレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【００９９】
また、第１段駆動回路２３１Ｙは、駆動波形パターンデータに係るアドレスを含む入力データｒｅｇＤａｔａ（設定情報）が入力される入力部６１と、入力データｒｅｇＤａｔａを出力する出力部７１と、を備え、第２段駆動回路２３２Ｙは、第１段駆動回路２３１Ｙの出力部７１が出力する入力データｒｅｇＤａｔａが入力される入力部６１を備え、第１段駆動回路２３１Ｙの出力部７２から出力される読み出しデータｒｅｇＯｕｔＯの範囲は、当該入力データｒｅｇＤａｔａに基づいて定められる。このような構成によれば、カスケード接続された第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙのレジスター４６から同時に、入力データｒｅｇＤａｔａに基づいて定められた範囲の駆動波形パターンデータを読み出しデータｒｅｇＯｕｔＯとして読み出すことができる。よって、１回の読み出しシーケンスで各駆動回路２３のレジスター４６に同一のデータが書き込まれていることを確認することができる。第３段駆動回路２３３Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１００】
また、インクジェットヘッド２０は、第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙのレジスター４６に対して駆動波形パターンデータを書き込む書き込みモードと、当該レジスター４６から読み出しデータｒｅｇＯｕｔＯを出力する読み出しモードとの切り換えを行わせる読み書き切換手段を備え、書き込みモードでは、入力データｒｅｇＤａｔａには、書き込まれる駆動波形パターンデータが含まれている。このような構成によれば、容易にレジスター４６に対する書き込み及び読み出しを行うことができる。第３段駆動回路２３３Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１０１】
また、インクジェットヘッド２０は、第１段駆動回路２３１Ｙへの入力データｒｅｇＤａｔａを駆動波形パターンデータの書き込み又は読み出しデータｒｅｇＯｕｔＯの出力に係る入力データｒｅｇＤａｔａとして第１段駆動回路２３１Ｙ及び第２段駆動回路２３２Ｙのレジスター４６に出力するか、又は、インクの吐出量に係る駆動動作を定めるための入力データ（画素データ）として所定の記憶部としてのシフトレジスター４１に出力するかを切り換える入力切換部４７（スイッチ８１，８２，８３）を備える。このような構成によれば、各駆動回路２３において入力部６１，６２，６３を、レジスター４６に対する駆動波形パターンの書き込み又は読み出しと、上記入力データ（画素データ）のシフトレジスター４１への記憶との２つの用途で共用することができ、駆動回路２３の端子数を削減することができる。第３段駆動回路２３３Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１０２】
また、第２段駆動回路の第２段比較部（第２比較部）としての排他的論理和回路５１及び論理積回路５３は、比較がなされるデータを所定のデータ単位で比較する。このような構成によれば、駆動波形パターンデータのうち所定のデータ単位に係る部分ごとに、各駆動回路２３のレジスター４６に同一のデータが書き込まれていることを確認することができる。
特に、本実施形態では所定のデータ単位は１ビットとされている。このような構成によれば、駆動波形パターンデータの１ビットごとに、各駆動回路２３のレジスター４６に同一のデータが書き込まれていることを確認することができる。
第３段駆動回路２３３Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１０３】
また、第２段累積比較結果出力部（第２累積比較結果出力部）としての第２段駆動回路の出力部７３、及び第３段累積比較結果出力部（第３累積比較結果出力部）としての第３段駆動回路の出力部７３は、比較された所定のデータ単位の内容が互いに異なる比較結果を累積して出力する。このような構成によれば、所定のデータ単位で比較された複数の比較結果が累積されて第３段駆動回路の出力部７３から累積比較データｒｅｇＯｒＯとして出力されるので、第２段駆動回路２３２Ｙの出力部７３、又は第３段駆動回路２３３Ｙの出力部７３からの出力を検出することにより、所定のデータ単位で比較された複数の比較結果をまとめて得ることができる。第４段駆動回路２３４Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１０４】
また、第２段駆動回路２３２Ｙの第２段比較部（第２比較部）は、入力部６２から入力された読み出しデータｒｅｇＯｕｔＩと、自段のレジスター４６に記憶された駆動波形パターンデータのうち当該読み出しデータｒｅｇＯｕｔＩに対応する部分のデータとが入力される排他的論理和回路を含む。このような構成によれば、入力された２つの読み出しデータｒｅｇＯｕｔＩ及び読み出しデータｒｅｇＯｕｔＯが異なる場合にのみ排他的論理和回路の出力がハイレベル（真）となる。よって、排他的論理和回路５１により、前段と自段のレジスター４６からの読み出しデータｒｅｇＯｕｔＩ及び読み出しデータｒｅｇＯｕｔＯが一致しているか否かを確認することができる。第３段駆動回路２３３Ｙ以降の駆動回路２３がさらに直列接続される場合にも、同様の構成とすることで上記の効果を得ることができる。
【０１０５】
また、第１段駆動回路２３１Ｙの第１段比較部（第１比較部）は、所定の参照データと、レジスター４６からの読み出しデータｒｅｇＯｕｔＯとが入力される排他的論理和回路５１と、排他的論理和回路５１の出力が一方の入力に入力される論理積回路５３とを含み、論理積回路５３の他方の入力には、論理積回路５３の出力を偽とする信号が入力され、第１段比較部（第１比較部）は、論理積回路５３の出力を比較結果とする。このような構成によれば、第１段駆動回路２３１Ｙのレジスター４６からの読み出しデータｒｅｇＯｕｔＯの値によらず、論理積回路５３から、データのエラーがないことを示す値を出力することができる。従って、第１段駆動回路２３１Ｙと第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙ（又は第Ｎ段駆動回路）に同一のチップを用いることが出来、生産性が向上する。
【０１０６】
また、本実施形態において、所定の設定は、インクの吐出量に係る駆動動作を定める駆動波形パターンデータである。このような構成によれば、各駆動回路２３のレジスター４６に同一の駆動波形パターンデータが書き込まれていることを容易に検出することができる。
【０１０７】
また、本実施形態のインクジェット記録装置１は、上述した構成を有するインクジェットヘッド２０を備えるため、各駆動回路２３のレジスター４６に同一のデータが書き込まれていることを容易に確認することができる。
【０１０８】
次に、本実施形態のインクジェット記録装置１及びインクジェットヘッド２０の変形例について説明する。以下の各変形例は、上記実施形態と組み合わせてもよく、また他のいずれの変形例と組み合わせてもよい。
【０１０９】
＜変形例１＞
図１５は、変形例１に係る駆動回路２３の入出力部４９を示す図である。以下では、図９との差異を中心に説明する。
【０１１０】
各駆動回路２３には、４つの入力部６１，６２，６３，６４と、４つの出力部７１，７２，７３，７４とが設けられている。入力部６１，６２，６３、及び出力部７１，７２，７３の接続先は、上記実施形態と同様である。新たに設けられた入力部６４及び出力部７４は、イネーブル信号ｒｅｇＥＮがネゲートされている場合に、それぞれシフトレジスター４１に接続される。また、出力部７４は、イネーブル信号ｒｅｇＥＮがアサートされている場合に、論理積回路５３の出力に接続される。出力部７４は、次段の駆動回路２３の入力部６４に電気的に接続されている。
【０１１１】
本変形例１では、画素データの転送時には、入力部６１，６２，６３，６４に４ビットの画素データの各ビット値ＳＩ０〜ＳＩ３が入力され、出力部７１，７２，７３，７４から４ビットの画素データの各ビット値ＳＯ０〜ＳＯ３が出力される。
一方、レジスター４６から駆動波形パターンデータを読み出す際には、論理積回路５３の出力結果（排他的論理和出力ｒｅｇＥｘＯｒＯ）が出力部７４から出力される。従って、第２段駆動回路２３２Ｙ、及び第３段駆動回路２３３Ｙの出力部７４からの出力信号を検出することで、前段の駆動回路２３から読み出されて入力された読み出しデータｒｅｇＯｕｔＩと自段の駆動回路２３の読み出しデータｒｅｇＯｕｔＯとが異なっているか否かを検出することができる。具体的には、入力された読み出しデータｒｅｇＯｕｔＩと読み出された読み出しデータｒｅｇＯｕｔＯとが異なっている場合には、そのビットに対するタイミングでの出力部７４からの出力信号である排他的論理和出力ｒｅｇＥｘＯｒＯが「Ｈ」となる。
【０１１２】
なお、本変形例１の構成において、転送される画素データのビット数が３ビット以下であってもよい。この場合には、４つの入力部６１，６２，６３，６４、及び出力部７１，７２，７３，７４のうち、必要なビット数分の入力部、出力部を用いればよい。また、本変形例１の構成において、レジスター４６に対する駆動波形パターンデータの読み出し時に入力部６４及び出力部７４を使用しないようにしてもよい。また、本変形例１における入力部及び出力部の数は、４つずつに限られず、画素データの転送に必要な数、及び読み出しシーケンスにおいて必要とされる数のうち多い方の数とすることができる。
【０１１３】
上記のように、本変形例１の構成によれば、出力部７４からの排他的論理和出力ｒｅｇＥｘＯｒＯを検出することにより、前段の駆動回路２３と自段の駆動回路２３とでレジスター４６からの読み出しデータｒｅｇＯｕｔＩ及び読み出しデータｒｅｇＯｕｔＯが異なっているか否かを検出することができる。上記実施形態では、最終段の駆動回路２３の出力部７３から出力される累積比較データｒｅｇＯｒＯを検出することにより、少なくとも一つの駆動回路２３のレジスター４６からの読み出しデータｒｅｇＯｕｔＯが他と異なることを検出することができるが、本変形例１によれば、どの駆動回路２３のレジスター４６からの読み出しデータｒｅｇＯｕｔＯが前段の読み出しデータｒｅｇＯｕｔＯと異なっているかを確認することができる。
【０１１４】
＜変形例２＞
図１６は、変形例２に係る駆動回路２３の入出力部４９を示す図である。また、図１７は、本変形例における読み出しシーケンスの例を示すタイミングチャートである。以下では、図１６については変形例１に係る図１５との差異を中心に説明する。
【０１１５】
図１６の駆動回路２３においては、反転回路５２及び論理積回路５３が設けられておらず、排他的論理和回路５１の出力が直接論理和回路５４の入力及びスイッチ９４に接続されている。これに伴って、設定信号ｒｅｇＣａｓｃが駆動回路２３に入力されていない。本変形例２では、排他的論理和回路５１が比較部に相当する。
【０１１６】
このような構成とした上で、レジスター４６からの読み出しシーケンスにおいて、第１段駆動回路２３１Ｙの入力部６３に、図１７に示す参照データｒｅｇＯｕｔ＿ｒｅｆが入力される。ここで、参照データｒｅｇＯｕｔ＿ｒｅｆは、レジスター４６からの読み出しデータｒｅｇＯｕｔＯに対応するタイミングで入力される、正しい駆動波形パターンデータである。参照データｒｅｇＯｕｔ＿ｒｅｆは、第１段駆動回路２３１Ｙの比較部としての排他的論理和回路５１（第１段比較部（第１比較部））に入力される所定の参照データ信号の一態様である。このような構成とすることで、第１段駆動回路２３１Ｙの排他的論理和回路５１において、レジスター４６からの読み出しデータｒｅｇＯｕｔＯと、正しい駆動波形パターンデータである参照データｒｅｇＯｕｔ＿ｒｅｆとが比較され、その比較結果が出力される。このため、上記実施形態に係る図９、及び変形例１に係る図１５に示したように、反転回路５２及び論理積回路５３を設けて反転回路５２に設定信号ｒｅｇＣａｓｃを入力せずとも、読み出しデータｒｅｇＯｕｔＯが参照データｒｅｇＯｕｔ＿ｒｅｆと一致していれば排他的論理和回路５１からは「Ｌ」が出力される。また、図９及び図１５の構成では、読み出しデータｒｅｇＯｕｔＯの値に関わらず論理和回路５３からは常に「Ｌ」が出力されるため、第１段駆動回路２３１Ｙにおいては読み出しデータｒｅｇＯｕｔＯが誤っていたとしても、第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙの読み出しデータにおいても同じ誤りがある場合、これを検出することができなかったが、本変形例２では、読み出しデータｒｅｇＯｕｔＯが誤っている場合、すなわち参照データｒｅｇＯｕｔ＿ｒｅｆと異なっている場合には、排他的論理和回路５１の出力が「Ｈ」となり、出力部７３，７４に「Ｈ」の信号が出力されるため、第１段駆動回路２３１Ｙ〜第４段駆動回路２３４Ｙの読み出しデータにおいて同じ誤りがある場合でも、第１段駆動回路２３１Ｙにおける読み出しデータｒｅｇＯｕｔＯについて誤りを検出することでこれらの誤りを検出ができる。
【０１１７】
このように、本変形例２では、第１段駆動回路２３１Ｙの第１段比較部（第１比較部）は、レジスター４６からの読み出しデータｒｅｇＯｕｔＯが一方の入力に入力される排他的論理和回路５１を含み、排他的論理和回路５１の他方の入力には、正しい駆動波形パターンの設定のうち、レジスター４６からの読み出しデータｒｅｇＯｕｔＯに対応する部分のデータが所定の参照データとして入力され、第１段比較部（第１比較部）は、排他的論理和回路５１の出力を比較結果とする。また、当該比較結果を第１段結果出力部（第１結果出力部）としての出力部７３から出力する。第２段駆動回路２３２Ｙは、第２段結果入力部（第２結果入力部）としての入力部６３に入力された当該比較結果と、第２段比較部（第２比較部）としての排他的論理和回路５１での比較結果とを累積した累積比較データｒｅｇＯｒＯ（累積比較結果）を第２段累積比較結果出力部（第２累積比較結果出力部）としての出力部７３から出力する。このような構成によれば、反転回路５２及び論理積回路５３が不要となり、また設定信号ｒｅｇＣａｓｃを各駆動回路２３へ入力する必要がなくなるため、駆動回路２３の構成を簡略化することができる。また、排他的論理和回路５１において読み出しデータｒｅｇＯｕｔＯと正しい参照データｒｅｇＯｕｔ＿ｒｅｆとが比較されるため、第１段駆動回路２３１Ｙにおいて読み出しデータｒｅｇＯｕｔＯの誤りを検出することが可能となる。また、第２段駆動回路２３２Ｙは、第１段駆動回路２３１において読み出しデータｒｅｇＯｕｔＯと正しい参照データｒｅｇＯｕｔ＿ｒｅｆとを比較した結果と、第２段駆動回路２３２Ｙでの比較結果とを累積して出力するため、第２段駆動回路２３２Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ又は第２段駆動回路２３２Ｙのレジスター４６に誤ったデータが書き込まれている場合にこれを容易に確認することができる。
また、第２段駆動回路２３２Ｙに電気的に接続された第３段駆動回路２３３Ｙは、第２段駆動回路２３２Ｙの出力部７３から出力された累積比較データｒｅｇＯｒＯが入力される入力部６３と、第３段比較部（第３比較部）としての排他的論理和回路５１から出力される比較結果と入力部６３から入力された累積比較データｒｅｇＯｒＩとを累積して累積比較データｒｅｇＯｒＯ（累積比較結果）として出力する第３段累積比較結果出力部（第３累積比較結果出力部）としての出力部７３と、を備えている。このような構成によれば、第３段駆動回路２３３Ｙの出力部７３から出力される信号を検出することにより、第１段駆動回路２３１Ｙ、第２段駆動回路２３２Ｙ、及び第３段駆動回路２３３Ｙのレジスター４６のいずれかに誤ったデータが書き込まれている場合にこれを容易に確認することができる。
【０１１８】
なお、上記構成に代えて、第１段駆動回路２３１Ｙのレジスター４６からの読み出しデータｒｅｇＯｕｔを第１段駆動回路２３１Ｙの排他的論理和回路５１の双方の入力に入力してもよい。具体的には、図１６に係る構成において、レジスター４６からの出力を排他的論理和回路５１の一方の入力に入力するとともに、入力部６２を介して排他的論理和回路５１の他方の入力にも入力する。このような構成によっても、図９及び図１５に示した反転回路５２及び論理積回路５３を設けることなく、排他的論理和回路５１から常に「Ｌ」を出力させることができる。
また、変形例２において、第１段駆動回路２３１Ｙのレジスター４６からの読み出しデータを後段の第２段駆動回路２３２Ｙに出力しない構成としても良い。この場合、第２段駆動回路２３２Ｙ〜第４段駆動回路２３４Ｙは、それぞれ第１駆動回路、第２駆動回路、第３駆動回路に相当することになる。
【０１１９】
＜変形例３＞
次に、変形例３のインクジェット記録装置１について説明する。
上記実施形態では、レジスター４６に記憶させるパラメーター（所定の設定）として、駆動波形パターンデータを例に説明したが、これに限定する趣旨ではない。当該パラメーターは、インクジェット記録装置１により記録が行われる際に参照されるデータであればどのようなものであってもよく、例えば画素データ転送モードを定める設定値であってもよい。
【０１２０】
ここで、画素データ転送モードは、駆動回路２３への入力データとしての画素データのデコード方法を定めるものである。画素データ転送モードは、例えば、画素データが４ビット（１６階調）である場合の第１の画素データ転送モードと、画素データが２ビット（４階調）である場合の第２の画素データ転送モードと、画素データが１ビット（２階調）である場合の第３の画素データ転送モードと、から選択される。
【０１２１】
第１の画素データ転送モードでは、図１５に示したように、４つの入力部６１，６２，６３，６４の各々に画素データ（４ビット）の各ビットのデータが入力され、また出力部７１，７２，７３，７４から次段の駆動回路２３へ出力される。
また、第２の画素データ転送モードでは、例えば、入力部６１，６２の各々に奇数番目のインク吐出機構へ供給される画素データ（２ビット）の各ビットのデータが入力され、出力部７１，７２から出力されて次段の駆動回路２３へ出力される。また、入力部６３，６４の各々には、偶数番目のインク吐出機構へ供給される画素データの各ビットのデータが入力され、出力部７３，７４から出力されて次段の駆動回路２３へ出力される。
また、第３の画素データ転送モードでは、入力部６１及び出力部７１を用いて、１，５，９，…（４ｎ−３）番目のインク吐出機構へ供給される１ビットの画素データの入力及び出力が行われ、入力部６２及び出力部７２を用いて、２，６，１０，…（４ｎ−２）番目のインク吐出機構へ供給される１ビットの画素データの入力及び出力が行われ、入力部６４及び出力部７４を用いて、３，７，１１，…（４ｎ−１）番目のインク吐出機構へ供給される１ビットの画素データの入力及び出力が行われ、入力部６３及び出力部７３を用いて、４，８，１２，…（４ｎ）番目のインク吐出機構へ供給される１ビットの画素データの入力及び出力が行われる。
【０１２２】
第２又は第３の画素データ転送モードのように、あるクロックタイミングにおいて、４つの入力部６１，６２，６３，６４、及び出力部７１，７２，７３，７４を単一の画素データの転送のためだけに使用するのではなく、複数の画素データの転送用途に振り分けることで、単位時間当たりに転送できる画素データの数を増大させることができる。
【０１２３】
画素データ転送モードの選択は、第１〜第３の画素データ転送モードのうちいずれのモードを選択するかを示す設定値をレジスター４６に記憶させておき、これをＣＰＵ１１が参照することで行われる。画素データ転送モードを選択するための設定値のレジスター４６への書き込み及び読み出しは、上記実施形態で説明した駆動波形パターンデータの書き込み及び読み出しと同様に行うことができる。
【０１２４】
画素データ転送モードを選択するための設定値をレジスター４６に記憶させる場合、書き込み及び読み出しは、インクジェット記録装置１による画像の形成が行われるごとに行うことが好ましい。あるいは、少なくとも、インクジェット記録装置１が選択する画素データ転送モードが現在の設定と異なる状態で画像の形成を行う場合、その画像の形成を行う前に行うことが必要である。
【０１２５】
以上、本発明の実施形態及び変形例について説明したが、本発明は、上記実施形態及び変形例に限られるものではなく、様々な変更が可能である。
例えば、上記実施形態では、入力部６１，６２，６３、及び出力部７１，７２，７３を、画素データの入出力と、レジスター４６に対する駆動波形パターンデータの書き込み又は読み出しとの２つの用途で共用しているが、これらの用途ごとに別の入力部及び出力部を備える構成としてもよい。
【０１２６】
また、上記実施形態では、レジスター４６から駆動波形パターンデータを読み出す際に、先頭の第１段駆動回路２３１Ｙの入力部６１にアドレスを入力し、当該アドレスを出力部７１を介して後段の駆動回路に順次供給しているが、アドレス入力の態様はこれに限られない。例えば、各駆動回路２３にアドレスを直接入力する態様であってもよい。また、同様に、レジスター４６に駆動波形パターンデータを書き込む際に、アドレス及び駆動波形パターンデータを各駆動回路２３に直接入力する態様であってもよい。
【０１２７】
また、上記実施形態では、読み出す駆動波形パターンデータのアドレスをレジスターに入力することによりレジスター４６からデータの読み出しを行っているが、所望のデータの読み出しを行わせるための命令をレジスター４６に入力することでレジスター４６からデータを読み出す態様であってもよい。例えば、アドレスが指定されない場合には、レジスター４６の全データが読み出されてもよい。
【０１２８】
また、上記実施形態では、駆動波形パターンデータの読み出しの際、ビットごとに駆動波形パターンデータの比較を行い、データが一致するか否かの検出を行っているが、比較の単位はこれに限られず、設定情報により定められた範囲であればどのような単位であってもよい。
例えば、駆動波形パターンデータのうち複数ビットを読み込んで当該複数ビットごとに比較を行ってもよいし、駆動波形パターンデータの全体を読み込んだ後にこれらの比較を行ってもよい。これらの場合には、駆動回路２３は、図９、図１５、又は図１６に示した回路の一部を適宜変更してもよい。
【０１２９】
また、上記実施形態では、チャネル２８の隔壁２９を変形させるせん断モードのインクジェットヘッド２０について説明したが、インク吐出機構の形態はこれに限られない。例えば、圧電素子を用いたインク室上壁の薄膜振動によるインク吐出機構（たわみモード）のインクジェットヘッドに本発明を用いてもよいし、サーマル方式のインクジェットヘッドに用いることもできる。
【０１３０】
また、上記実施形態では、各インクジェットヘッド２０のノズル列２２に含まれるノズルの数を５１２個としたが、ノズルの数はこれに限られず、必要に応じて増減させることができる。また、各インクジェットヘッド２０が単一のノズル列２２を備える構成について説明したが、各インクジェットヘッド２０に２列又は３列以上のノズル列が設けられていてもよい。
【０１３１】
また、上記実施形態では、１２８チャネルに対応した駆動回路２３をカスケード接続させているが、各駆動回路２３の対応チャネル数はこれに限られず、必要に応じて増減させることができる。
その他、画素データのビット数、ラッチ回路の数、駆動電圧パターンの形状、各駆動回路２３の内部構成などの上記実施形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【０１３２】
１  インクジェット記録装置
２  本体
３  キャリッジ
４  外部装置
１１  ＣＰＵ
１２  ＲＯＭ
１４  インターフェース
１５  ページメモリー
１６  ラインメモリー
１７  制御回路
１８  駆動信号発生回路
１９  配線
２０  インクジェットヘッド
２１  駆動部
２２  ノズル列
２３  駆動回路
２３１Ｙ  第１段駆動回路
２３２Ｙ  第２段駆動回路
２３３Ｙ  第３段駆動回路
２３４Ｙ  第４段駆動回路
２５  電極
３０  ノズル
４１  シフトレジスター
４２  ラッチ回路
４３  グレイスケールコントローラー
４４  バッファーアンプ
４５  カウンター
４６  レジスター
４７  入力切換部
４８  出力切換部
４９  入出力部
５１  排他的論理和回路
５２  反転回路
５３  論理積回路
５４  論理和回路
６１，６２，６３，６４，６５，６６，６７  入力部
７１，７２，７３，７４  出力部
８１，８２，８３，８４，９１，９２，９３，９４  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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