(57)【特許請求の範囲】
【請求項１】
回路ブロックを有する複数枚の半導体チップが積層され、前記各半導体チップの回路ブロックに接続されると共に前記各半導体チップ間を貫通して設けられた貫通電極を備える半導体装置において、
前記各半導体チップ間を貫通して予備に設けられた冗長貫通電極と、
前記半導体チップとは別に積層され、回路ブロックを備えない予備配線層であって、前記貫通電極に接合不良が発生したときに、当該予備配線層において前記貫通電極と前記冗長貫通電極との間を接続する予備配線を備える予備用配線層と
を具備し、
前記半導体チップには、前記貫通電極と前記冗長貫通電極との間を接続する予備配線が備えられていない
ことを特徴とする半導体装置。
【請求項２】
予備用配線層を、積層の最上層と最下位層とに設けたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
予備用配線層を、積層の最上層と最下位層以外にも少なくとも１層設けたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体装置における積層の最上層と最下位層に設けられた当該半導体装置の配線用の配線層に、予備配線を設け、予備用配線層として用いることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記予備配線は、プログラマブルロジックデバイス技術またはＦＰＤＡ(Field Programmable Gate Array)によってプログラマブルに行われることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
予備用配線層は、予め所定の配線がなされた予備配線を有する半導体チップであり、回路検査後に積層内に、設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数枚の半導体チップを積層して構成した貫通電極を備える半導体装置において、積層した貫通電極が接合不良が発生した場合に救済することが可能な半導体装置に関するものである。
【背景技術】
【０００２】
図１に、複数枚（ここでは、３枚）の半導体チップ１０１〜１０３を積層して構成した構成の半導体装置を示す。この半導体チップ１０１〜１０３には、回路ブロック１１１〜１１３が設けられている。回路ブロック１１１〜１１３には、配線１２１〜１２３と配線１３１〜１３３とが接続されている。
【０００３】
１４１〜１４３は、配線１２１〜１２３に接続する貫通電極であり、図では半導体チップ１０１〜１０３を離間して描いているため、半導体チップ１０１〜１０３間で切り離されているが、実際には１本に接合されている。このような描き方は、本明細書に添付された全ての図面において同様に用いている。貫通電極１４１は、配線１２１〜１２３に接続する貫通電極であり、貫通電極１４２は、配線１３１〜１３３に接続する貫通電極である。
【０００４】
また、貫通電極１４３は、当初は、どこにも接続されていない冗長貫通電極である。貫通電極１４１〜１４３の一端側（図の下側）には、リードフレームまたはベース基板などの配線層を設けることができる。また、貫通電極１４１〜１４３の他端側（図の上側）には、配線がなされたインターフェースチップなどの配線層を設けることができる。
【０００５】
上記のように構成した半導体装置において、例えば図２に示されるように、半導体チップ１０２と半導体チップ１０３間において貫通電極１４２に接合不良が生じたとする。この場合には、接合不良部位Ｄ１より上方の半導体チップ１０１、１０２の回路ブロック１１１、１１２から信号が得られなくなり、製品不良となる。これに対して、冗長貫通電極である貫通電極１４３を以下のように用いることができる。
【０００６】
上記の如くの半導体装置において、積層した貫通電極が接合不良が発生した場合に救済するために、貫通電極を二重化して形成し両方を生かして用い、一方が接合不良の場合に他方で代替するものが知られている。また、貫通電極を二重化して形成すると共に二重化貫通電極のいずれに接続するかを切り換えるスイッチを備えるようにして接合不良の貫通電極から他方の貫通電極へ乗換えを行う半導体装置が知られている（特許文献１参照）。
【０００７】
また、ｎ個のドライバ回路とｎ個のレシーバ回路との間を貫通電極により連絡する半導体装置において、貫通電極をｎ＋１本設け、第１のドライバ回路と第１のレシーバ回路がそれぞれ第１と第２の貫通電極を選択接続可能となるように第１のスイッチを設け、第２のドライバ回路と第２のレシーバ回路がそれぞれ第２と第３の貫通電極を選択接続可能となるように第２のスイッチを設け、第３のドライバ回路と第３のレシーバ回路がそれぞれ第３と第４の貫通電極を選択接続可能となるように第１のスイッチを設け、・・・、第ｎのドライバ回路と第ｎのレシーバ回路がそれぞれ第ｎと第ｎ＋１の貫通電極を選択接続可能となるように第ｎのスイッチを設け、いずれか１本の貫通電極に接合不良が生じた場合に、上記スイッチにより切リ換えを行って、当該接合不良の貫通電極を除いたｎ本の貫通電極によりｎ個のドライバ回路とｎ個のレシーバ回路との間を連絡するようにした半導体装置が知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１５８２３７号公報
【特許文献２】特開２０１１−８１８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の半導体装置によると、貫通電極を二重化するために通常の２倍の貫通電極が必要となり、構成が複雑化大型化する虞があり、また、コスト高となる問題がある。
【００１０】
また、特許文献２に記載の半導体装置によると、リカバーリ用の貫通電極が１本設けられていることになり、２か所以上の貫通電極に接合不良が生じると対処できないという問題がある。
【００１１】
本発明は、このような半導体装置の現状に鑑みてなされたものであり、貫通電極に接合不良が生じた場合に、貫通電極を二重化する必要がなく、構成が複雑化大型化、コスト高となることなく、接合不良への対処を行うできる半導体装置を提供することである。また、２か所以上の貫通電極に接合不良が生じた場合にも接合不良の対処することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、回路ブロックを有する複数枚の半導体チップが積層され、前記各半導体チップの回路ブロックに接続されると共に前記各半導体チップ間を貫通して設けられた貫通電極を備える半導体装置において、前記各半導体チップ間を貫通して予備に設けられた冗長貫通電極と、前記半導体チップとは別に積層され、回路ブロックを備えない予備配線層であって、前記貫通電極に接合不良が発生したときに、当該予備配線層において前記貫通電極と前記冗長貫通電極との間を接続する予備配線を備える予備用配線層とを具備し、前記半導体チップには、前記貫通電極と前記冗長貫通電極との間を接続する予備配線が備えられていないことを特徴とする。
【００１３】
本発明に係る半導体装置では、予備用配線層を、積層の最上層と最下位層とに設けたことを特徴とする。
【００１４】
本発明に係る半導体装置では、予備用配線層を、積層の最上層と最下位層以外にも少なくとも１層設けたことを特徴とすることを特徴とする。
【００１５】
本発明に係る半導体装置では、半導体装置における積層の最上層と最下位層に設けられた当該半導体装置の配線用の配線層に、予備配線を設け、予備用配線層として用いることを特徴とすることを特徴とする。
【００１６】
本発明に係る半導体装置では、前記予備配線は、プログラマブルロジックデバイス技術またはＦＰＤＡ(Field Programmable Gate Array)によってプログラマブルに行われることを特徴とする。
【００１７】
本発明に係る半導体装置では、予備用配線層は、予め所定の配線がなされた予備配線を有する半導体チップであり、回路検査後に積層内に、設けられることを特徴とする。
【発明の効果】
【００１８】
本発明に係る半導体装置によれば、接合不良の貫通電極が発生したときに、接合不良の貫通電極と冗長貫通電極との間を接続する予備配線を用いて、接合不良部分をから積層の上方向へ向かう経路と積層の下方向へ向かう経路を形成して、接合不良の発生を救済することができる。このため、二重に貫通電極を設ける必要がなく、構成が複雑化大型化、コスト高となることを回避できる。また、接合不良部分をから積層の上方向へ向かう経路と積層の下方向へ向かう経路を形成することができれば良いため、接合不良部分の上下に予備用配線層を設ければ良く、２か所以上の貫通電極に接合不良が生じた場合にも対処することが可能である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る半導体装置の一例であり、貫通電極に接合不良が生じていないときの組立斜視図。
【図２】本発明の実施形態に係る半導体装置の一例であり、貫通電極に接合不良が生じたときの組立斜視図。
【図３】本発明の第１の実施形態に係る半導体装置の一例であり、貫通電極に接合不良が生じたときの組立斜視図。
【図４】本発明の第１の実施形態に係る半導体装置の例を示すであり、貫通電極に接合不良が生じた後に予備配線用層において予備配線により接合不良への対処がされる状態を示す組立斜視図。
【図５】本発明の第２の実施形態に係る半導体装置の一例であり、貫通電極に接合不良が生じたときの組立斜視図。
【図６】本発明の第２の実施形態に係る半導体装置の例を示す図であり、貫通電極に接合不良が生じた後に予備用配線層において予備配線により接合不良への対処がされる状態を示す組立斜視図。
【発明を実施するための形態】
【００２０】
以下添付図面を参照して本発明の半導体装置の実施形態を説明する。各図において、同一の構成要素には同一の符号を付して重複する説明を省略する。この半導体装置は、図３に示すように、複数枚（ここでは、３枚）の半導体チップ１１〜１３を積層して構成した構成を有する。この半導体チップ１１〜１３には、回路ブロック２１〜２３が設けられている。回路ブロック２１〜２３には、配線４１〜４３と配線５１〜５３とが接続されている。
【００２１】
積層された半導体チップ１１〜１３の上部に予備用配線層６０を積層する。積層された半導体チップ１１〜１３の下部に予備用配線層７０を積層する。この予備用配線層６０、７０は、半導体チップによって構成することができる。８１〜８３は貫通電極を示す。貫通電極８１には配線４１〜４３が接続されており、貫通電極８２には配線５１〜５３が接続されている。貫通電極８３は、冗長貫通電極である。
【００２２】
貫通電極８１〜８３の一端側（図の下側）には、リードフレームまたはベース基板などの配線層を設けることができる。また、貫通電極８１〜８３の他端側（図の上側）には、配線がなされたインターフェースチップなどの配線層を設けることができる。
【００２３】
予備用配線層６０、７０には、接合不良の貫通電極が発生したときに、この接合不良の貫通電極と冗長貫通電極８３との間を接続する予備配線（図示せず）が備えられている。予備配線は、プログラマブルロジックデバイス技術またはＦＰＤＡ(Field Programmable Gate Array)によってプログラマブル配線を行う構成を採用することができる。予備配線は、接合不良が発生した場合に救済する前には、冗長貫通電極８３と他の貫通電極との間は接続していない。
【００２４】
以上のように構成された第１の実施形態に係る半導体装置において、例えば図３、図４に示されるように、半導体チップ１２と半導体チップ１３間において貫通電極８２に接合不良Ｄ１が生じたとする。このとき、前述したプログラマブル配線を行う構成によって、接合不良の貫通電極８２と冗長貫通電極８３との間を接続する予備配線９１を予備用配線層６０において形成し、また、予備配線９２を予備用配線層７０において形成する（図４）。
【００２５】
上記予備配線９１によって貫通電極８２と冗長貫通電極８３とが接続され、回路ブロック２１、２２の配線５１、５２の信号を貫通電極８２と予備配線９１と冗長貫通電極８３とを介して線路Ｌ１によって流すことができる。また、上記予備配線９２によって貫通電極８２と冗長貫通電極８３とが接続され、回路ブロック２３の配線４３の信号を貫通電極８２と予備配線９２と冗長貫通電極８３とを介して線路Ｌ２によって流すことができる。
【００２６】
以上のようにして、この第１の実施形態に係る半導体装置によれば、回路ブロック２１〜２３の間の貫通電極８１、８２において接合不良が生じたときに、接合不良の発生を救済することができる。
【００２７】
なお、上記においては、予備配線は、プログラマブル配線を行う構成によって形成したがこれに限定されない。予備用配線層を、予め所定の配線がなされた予備用配線を有する半導体チップに構成し、回路検査後に積層内に接合不良箇所の半導体チップを上下から挟むように設けても良い。この場合、予備配線は、冗長貫通電極を含む全ての貫通電極間を接続するようにグリッド状の配線を施しておき、接合不良が発生した貫通電極に応じて、接合不良が発生した貫通電極と冗長貫通電極を接続する以外の配線をレーザで切断するか、過電流で切断するかの構成を採用することができる。
【００２８】
また、予備用配線層を半導体チップに設けたが、半導体装置における積層の最上層と最下位層に設けられた当該半導体装置の配線用の配線層に、予備配線を設け、予備用配線層として用いても良い。即ち、積層の最上層や最下位層には、通常、リードフレーム接続などの配線を行うための配線を備えるチップやボードが配置される。そこで、このチップやボードの空き領域に予備配線を設けても良い。このような構成を採用することによって、予備配線のために、別途予備用配線層を設ける必要がなく、積層の厚みが増加することもない。また、予備配線以外の配線は従来の回路の配線であり、検証済みであるから、新たな検証を行う必要がないという利点がある。
【００２９】
次に、第２の実施形態に係る半導体装置を説明する。図５には、第２の実施形態に係る半導体装置が示されている。この半導体装置は、複数枚（ここでは、６枚）の半導体チップ１−１〜１−６を積層して構成した構成を有する。この半導体チップ１−１〜１−６には、回路ブロックや配線が設けられているが、省略してある。
【００３０】
積層された半導体チップ１−１〜１−６の上部に予備用配線層２−１を積層し、また、積層された半導体チップ１―１〜１−６の下部に予備用配線層２−３を積層する。更に、半導体チップ１−３と半導体チップ１−４との間に予備用配線層２−２を挿入する。
【００３１】
この予備用配線層２−１〜２−３は、半導体チップによって構成することができる。３−１、３−２は貫通電極を示す。貫通電極３−１には図示しない回路ブロックへ延びる配線が接続されており、貫通電極３−２は、冗長貫通電極である。
【００３２】
貫通電極３−１、３一２の端側（図の下側）には、リードフレームまたはベース基板などの配線層を設けることができる。また、貫通電極３−１、３−２の他端側（図の上側）には、配線がなされたインターフェースチップなどの配線層を設けることができる。
【００３３】
予備用配線層２−１〜２−３には、接合不良の貫通電極が発生したときに、この接合不良の貫通電極３−１と冗長貫通電極３−２との間を接続する予備配線（図示せず）が備えられている。予備配線は、プログラマブルロジックデバイス技術またはＦＰＤＡ(Field Programmable Gate Array)によってプログラマブル配線を行う構成を採用することができる。予備配線は、接合不良が発生した場合に救済する前には、冗長貫通電極３−２と他の貫通電極との間は接続していない。
【００３４】
以上のように構成された第２の実施形態に係る半導体装置において、例えば図５、図６に示されるように、半導体チップ１−１と半導体チップ１−２間及び半導体チップ１−４と半導体チップ１−４間において貫通電極３−１に接合不良Ｄ２、Ｄ３が生じたとする。即ち、接合不良箇所は２か所である。
【００３５】
このとき、前述したプログラマブル配線を行う構成によって、接合不良の貫通電極３−１と冗長貫通電極３−２との間を接続する予備配線４−１、４−２、４−３を予備用配線層２−１、２−２、２−３において形成する（図６）。
【００３６】
上記予備配線４−１によって貫通電極８２と冗長貫通電極８３とが接続され、半導体チップ１−１の配線の信号を貫通電極３−１と予備配線４−１と冗長貫通電極３−２とを介して線路Ｌ１１によって流すことができる。また、上記予備配線４−２によって貫通電極３−１と冗長貫通電極３−２とが接続され、半導体チップ１−２、１−３、１−４の配線の信号を貫通電極３−１と予備配線４−２と冗長貫通電極３−２とを介して線路Ｌ１２によって流すことができる。更に、上記予備配線４−３によって貫通電極３−１と冗長貫通電極３−２とが接続され、半導体チップ１−５、１−６の配線の信号を貫通電極３−１と予備配線４−３と冗長貫通電極３−２とを介して線路Ｌ１３によって流すことができる。
【００３７】
以上のようにして、この第２の実施形態に係る半導体装置によれば、半導体チップ１−１と半導体チップ１−２間及び半導体チップ１−４と半導体チップ１−４間の２か所において貫通電極３−１に接合不良が生じたときに、接合不良の発生を救済することができる。
【００３８】
この第２の実施形態においても、予備用配線層を、予め所定の配線がなされた予備用配線を有する半導体チップにより構成し、回路検査後に積層内に接合不良箇所の半導体チップを上下から挟むように設けても良い。この場合、予備配線は、冗長貫通電極を含む全ての貫通電極間を接続するようにグリッド状の配線を施しておき、接合不良が発生した貫通電極に応じて、接合不良が発生した貫通電極と冗長貫通電極を接続する以外の配線をレーザで切断するか、過電流で切断するかの構成を採用することができる。
【００３９】
また、半導体装置における積層の最上層と最下位層に設けられた当該半導体装置の配線用の配線層に、予備配線を設け、予備用配線層として用いても良い。即ち、積層の最上層や最下位層には、通常、リードフレーム接続などの配線を行うための配線を備えるチップやボードが配置される。そこで、このチップやボードの空き領域に予備配線を設けても良い。
【００４０】
また、第２の実施形態では、３枚の予備用配線層を設けたが、４枚以上の予備用配線層を設けても良い。このように予備用配線層の数を多くすることによって、同じ貫通電極に３か所以上の接合不具合が発生したときに対処することができる。
【符号の説明】
【００４１】
１１〜１３、１−１〜１−６  半導体チップ
２１〜２３  回路ブロック
４１〜４３、５１〜５３  配線
８１〜８３、３−１、３−２  貫通電極
６０、７０  予備用配線層
８３、３−２  冗長貫通電極
９１、９２、４−１、４−２  予備配線
【図１】
0006385817.tif 000002
【図２】
0006385817.tif 000003
【図３】
0006385817.tif 000004
【図４】
0006385817.tif 000005
【図５】
0006385817.tif 000006
【図６】
0006385817.tif 000007