(57)【特許請求の範囲】
【請求項１】
ラッチ回路と、伝達回路とを含むシフトレジスタユニットにおいて、
前記ラッチ回路は、
選択信号がハイレベルである場合に、シフトレジスタユニットの第１クロック信号端で受信するローレベルのクロック信号とローレベル信号とをＮＯＲ演算してから出力し、
選択信号の一つ目のローレベル期間に、前記ラッチ回路がハイレベルの選択信号の場合に出力する信号をＮＯＴ演算した信号と、フィードバック信号とをＮＯＲ演算をしてから出力し、
選択信号がローレベルである期間のうち、前記選択信号の一つ目のローレベル期間以外の期間に、ローレベル信号を出力し、
前記伝達回路は、
前記ラッチ回路からの出力信号がハイレベルである場合に、前記第１クロック信号端で受信するクロック信号に関する信号を出力し、前記ラッチ回路からの出力信号がローレベルである場合に、対応するレベル信号を出力し、
前記フィードバック信号により、前記ラッチ回路から、前記選択信号がハイレベルである期間に出力する信号と、前記選択信号の一つ目のローレベル期間に出力する信号とを同じくすることができ、
前記選択信号の一つ目のローレベル期間の終了時刻において、前記フィードバック信号は、ローレベルからハイレベルに変わり、
前記選択信号の一つ目のローレベル期間は、前記選択信号がハイレベルからローレベルに変わる時刻から、前記シフトレジスタユニットの次の段のシフトレジスタユニットからの出力信号がローレベルからハイレベルに変わる時刻までの期間である。
【請求項２】
請求項１に記載のシフトレジスタユニットにおいて、
前記ラッチ回路は、
第１インバータと、スリーステートインバータと、第１伝達ゲートと、第２伝達ゲートと、第１ＮＯＲゲートと、第１トランジスタとを含み、
前記第１インバータは、前記選択信号を受信し、前記選択信号をＮＯＴ演算して出力し、
前記第１伝達ゲートは、ローレベルに有効な制御端で前記第１インバータからの出力信号を受信し、ハイレベルに有効な制御端で前記選択信号を受信し、入力端が前記シフトレジスタユニットの第１クロック信号端であり、開であるときに、入力端で受信するクロック信号を出力し、
前記第２伝達ゲートは、ローレベルに有効な制御端で前記選択信号を受信し、ハイレベルに有効な制御端で前記第１インバータからの出力信号を受信し、前記フィードバック信号を受信し、開であるときに前記フィードバック信号を出力し、
前記第１ＮＯＲゲートは、１つの入力端が前記第１伝達ゲートの出力端と前記スリーステートインバータの出力端にそれぞれ接続され、別の入力端が前記第２伝達ゲートの出力端と前記第１トランジスタの第１電極にそれぞれ接続され、出力信号が前記ラッチ回路からの出力信号であり、
前記スリーステートインバータは、ローレベルに有効な制御端で前記選択信号を受信し、ハイレベルに有効な制御端で前記第１インバータからの出力信号を受信し、前記第１ＮＯＲゲートからの出力信号を受信し、前記選択信号がローレベルであり且つ前記第１インバータからの出力信号がハイレベルである場合に、前記第１ＮＯＲゲートからの出力信号をＮＯＴ演算して出力し、
前記第１トランジスタは、ゲートで前記選択信号を受信し、第２電極でローレベル信号を受信する。
【請求項３】
請求項１に記載のシフトレジスタユニットにおいて、
前記ラッチ回路は、
第２インバータと、第３インバータと、第３伝達ゲートと、第４伝達ゲートと、第５伝達ゲートと、第２ＮＯＲゲートと、第２トランジスタとを含み、
前記第２インバータは、前記選択信号を受信し、前記選択信号をＮＯＴ演算して出力し、
前記第３伝達ゲートは、ローレベルに有効な制御端で前記第２インバータからの出力信号を受信し、ハイレベルに有効な制御端で前記選択信号を受信し、入力端が前記シフトレジスタユニットの第１クロック信号端であり、開であるときに、入力端で受信するクロック信号を出力し、
前記第４伝達ゲートは、ローレベルに有効な制御端で前記選択信号を受信し、ハイレベルに有効な制御端で前記第２インバータからの出力信号を受信し、前記フィードバック信号を受信し、開であるときに前記フィードバック信号を出力し、
前記第２ＮＯＲゲートは、１つの入力端が前記第３伝達ゲートの出力端と前記第５伝達ゲートの出力端にそれぞれ接続され、別の入力端が前記第４伝達ゲートの出力端と前記第２トランジスタの第１電極にそれぞれ接続され、出力信号が前記ラッチ回路からの出力信号であり、
前記第３インバータは、前記第２ＮＯＲゲートからの出力信号を受信し、前記第２ＮＯＲゲートからの出力信号をＮＯＴ演算して出力し、
前記第５伝達ゲートは、ローレベルに有効な制御端で前記選択信号を受信し、ハイレベルに有効な制御端で前記第２インバータからの出力信号を受信し、前記第３インバータからの出力信号を受信し、前記選択信号がローレベルである場合に、前記第３インバータ３からの出力信号を出力し、
前記第２トランジスタは、ゲートで前記選択信号を受信し、第２電極でローレベル信号を受信する。
【請求項４】
請求項１〜３のいずれか一項に記載のシフトレジスタユニットにおいて、
前記伝達回路は、
第６伝達ゲートと、第３トランジスタと、第１ＮＡＮＤゲートとを含み、
前記第６伝達ゲートは、ハイレベルに有効な制御端で前記ラッチ回路からの出力信号を受信し、ローレベルに有効な制御端で前記ラッチ回路からの出力信号をＮＯＴ演算した信号を受信し、入力端が前記シフトレジスタユニットの第１クロック信号端に接続し、前記ラッチ回路からの出力信号がハイレベルである場合に、入力端で受信するクロック信号を出力し、
前記第１ＮＡＮＤゲートは、１つの入力端で、ワンフレーム画像の表示期間にハイレベルであるイネーブル信号を受信し、別の入力端がそれぞれ前記第６伝達ゲートの出力端と前記第３トランジスタの第１電極に接続し、出力信号が伝達回路からの出力信号であり、
前記第３トランジスタは、ゲートで前記ラッチ回路からの出力信号をＮＯＴ演算した信号を受信し、第２電極でローレベル信号を受信する。
【請求項５】
請求項１〜３のいずれか一項に記載のシフトレジスタユニットにおいて、
前記伝達回路は、
１つの入力端で前記ラッチ回路からの出力信号を受信し、別の入力端が前記シフトレジスタユニットの第１クロック信号端に接続し、出力信号が伝達回路からの出力信号である第２ＮＡＮＤゲートを含む。
【請求項６】
請求項１〜５のいずれか一項に記載のシフトレジスタユニットにおいて、
前記伝達回路からの出力信号を受信し、前記伝達回路からの出力信号をＮＯＴ演算して出力するバッファ回路をさらに含む。
【請求項７】
請求項６に記載のシフトレジスタユニットにおいて、
前記バッファ回路は、奇数個の第４インバータを含み、
前記奇数個の第４インバータは、直列に接続し、
直列に接続した一つ目の第４インバータの入力端は、前記伝達回路からの出力信号を受信し、
直列に接続した奇数個の第４インバータは、前記伝達回路からの出力信号をＮＯＴ演算して出力する。
【請求項８】
請求項１〜７のいずれか一項に記載のシフトレジスタユニットにおいて、
順方向制御信号がハイレベルであり且つ逆方向制御信号がローレベルである場合に、順方向選択信号を出力して前記選択信号とし、順方向制御信号がローレベルであり且つ逆方向制御信号がハイレベルである場合に、逆方向選択信号を出力して前記選択信号とする走査方向選択回路をさらに含む。
【請求項９】
請求項８に記載のシフトレジスタユニットにおいて、
前記走査方向選択回路は、
ハイレベルに有効な制御端で順方向制御信号を受信し、ローレベルに有効な制御端で逆方向制御信号を受信し、順方向制御信号がハイレベルであり且つ逆方向制御信号がローレベルである場合に、受信する順方向選択信号を出力する第７伝達ゲートと、
ハイレベルに有効な制御端で逆方向制御信号を受信し、ローレベルに有効な制御端で順方向制御信号を受信し、順方向制御信号がローレベルであり且つ逆方向制御信号がハイレベルである場合に、受信する逆方向選択信号を出力する第８伝達ゲートとを含む。
【請求項１０】
請求項８または９に記載のシフトレジスタユニットにおいて、
前記フィードバック信号は、順方向走査時の選択信号である順方向選択信号と、逆方向走査時の選択信号である逆方向選択信号とをＯＲ演算した信号である。
【請求項１１】
請求項１〜９のいずれか一項に記載のシフトレジスタユニットにおいて、
前記フィードバック信号は、前記シフトレジスタユニットの第２クロック信号端で受信するクロック信号であり、
前記シフトレジスタユニットの第１クロック信号端で受信するクロック信号がハイレベルである場合に、前記シフトレジスタユニットの第２クロック信号端で受信するクロック信号は、ローレベルであり、
前記シフトレジスタユニットの第２クロック信号端で受信するクロック信号がハイレベルである場合に、前記シフトレジスタユニットの第１クロック信号端で受信するクロック信号は、ローレベルである。
【請求項１２】
請求項１〜９のいずれか一項に記載のシフトレジスタユニットにおいて、
前記フィードバック信号は、前記伝達回路からの出力信号である。
【請求項１３】
請求項１〜１２のいずれか一項に記載のシフトレジスタユニットを複数段含む表示パネル。
【請求項１４】
請求項１３に記載の表示パネルを含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１４年１０月２９日に中国で提出した中国特許出願番号Ｎｏ.２０１４１０５９４０９５．４の優先権を主張し、その全内容が援用によりここに含まれる。
【０００２】
本発明は、表示の技術分野に係るものであり、特に、シフトレジスタユニット、表示パネル及び表示装置に係るものである。
【背景技術】
【０００３】
従来のＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ‐Ｓｉｌｉｃｏｎ、低温ポリシリコン）シフトレジスタユニットは、インバータと伝達ゲートからなるＤ型フリップフロップが用いられる。１つの従来のＬＴＰＳシフトレジスタユニットは、通常２つのＤ型フリップフロップを有する。ＬＴＰＳシフトレジスタユニットは、Ｄ型フリップフロップにより出力信号をラッチし、クロック信号により信号の伝達とシフトを制御する。
【０００４】
図１は、従来のＬＴＰＳシフトレジスタユニットの典型的な構造である。図１に示すＬＴＰＳシフトレジスタユニットでは、伝達ゲートＴＧ１と、ＮＡＮＤゲートＮａｎｄ１と、インバータＩＮＶ１と、伝達ゲートＴＧ２により第１のＤ型フリップフロップを構成するが、伝達ゲートＴＧ３と、ＮＡＮＤゲートＮａｎｄ２と、インバータＩＮＶ２と、伝達ゲートＴＧ４により第２のＤ型フリップフロップを構成する。ローレベルのクロック信号ＣＬＫ且つハイレベルの逆相クロック信号ＣＬＫＢにより第１のＤ型フリップフロップを起動させると、第１のＤ型フリップフロップには、前段のシフトレジスタユニットからの出力信号が入力される。このとき、第２のＤ型フリップフロップの前端に位置する伝達ゲートＴＧ３が閉であるため、ＮＡＮＤゲートＮａｎｄ１からの出力信号は、第２のＤ型フリップフロップに入力することができない。一方、ハイレベルのクロック信号ＣＬＫ且つローレベルの逆相クロック信号ＣＬＫＢにより第１のＤ型フリップフロップの中の伝達ゲートＴＧ１を閉にすると、第１のＤ型フリップフロップは、当該Ｄ型フリップフロップの直前クロックでの状態をラッチする。即ち、クロック信号ＣＬＫがハイレベルであり且つ逆相クロック信号ＣＬＫＢがローレベルである場合に、第１のＤ型フリップフロップは、第１のＤ型フリップフロップがローレベルのクロック信号ＣＬＫとハイレベルの逆相クロック信号ＣＬＫＢのときに出力した信号をラッチする。このとき、第２のＤ型フリップフロップの中の伝達ゲートＴＧ３が開になり、第１のＤ型フリップフロップからの出力信号が第２のＤ型フリップフロップに入力されて出力されることにより、信号は、前段のシフトレジスタユニットから後段のシフトレジスタユニットへシフトする。シフトレジスタユニットの動作時に、リセット信号ＲＳＴは、ハイレベルである。
【０００５】
しかし、表示装置の場合、各シフトレジスタユニットは、ワンフレーム画像の表示中に一回しか使用されない。例えば、計Ｎ行の画素を有する１台の表示装置において、ワンフレーム画像の表示時間がＴ秒である場合に、１つのシフトレジスタユニットは、ワンフレーム画像の表示中にＴ／Ｎ秒しか使用されない。即ち、ワンフレーム画像の表示中に、１つのシフトレジスタユニットは、動作段階時間がＴ／Ｎ秒しかなく、非動作段階時間がＴ−Ｔ／Ｎ秒である。即ち、ワンフレーム画像の表示中に、１つのシフトレジスタユニットは、動作状態にある時間がＴ／Ｎ秒しかなく、非動作状態にある時間がＴ−Ｔ／Ｎ秒である。
【０００６】
従来のシフトレジスタユニットの中の全ての伝達ゲートの開閉は、クロック信号ＣＬＫ及び逆相クロック信号ＣＬＫＢにより制御される。即ち、非動作段階においても、相変らずクロック信号ＣＬＫ及び逆相クロック信号ＣＬＫＢにより伝達ゲートを開閉させる。伝達ゲートは、相補のトランジスタを並列に接続して形成されるため、クロック信号ＣＬＫ及び逆相クロック信号ＣＬＫＢにより伝達ゲートの開閉を制御するとき、クロック信号ＣＬＫ及び逆相クロック信号ＣＬＫＢをトランジスタのゲートにロードする必要がある。トランジスタのゲートの下はゲート絶縁層であり、ゲート絶縁層の下は基板であるため、ゲート容量と呼ばれる容量は、ゲートと基板との間に形成される。このように、トランジスタのゲートにロードされる信号がハイレベルであるときにトランジスタのゲート容量に充電を行われ、ローレベルであるときにゲート容量に放電を行われるが、非動作段階におけるこのような充放電により、無駄な電力損失が生じる。現在の表示装置は、通常シフトレジスタユニットを百や千単位で有するが、同一時間内に、動作中であるシフトレジスタユニットが１つしかなく、他のシフトレジスタユニットがすべて非動作状態にある。同時に、クロック信号ＣＬＫ及び逆相クロック信号ＣＬＫＢは、これらの非動作状態にあるシフトレジスタユニットの中の伝達ゲートにロードされるため、無駄な電力損失が多く生じる。
【０００７】
以上をまとめると、相補であり逆位相である２つのクロック信号により、非動作段階において従来のシフトレジスタユニットの中の伝達ゲートの開閉の切り替えを制御し、即ち非動作段階に伝達ゲートの中のトランジスタのゲート容量に充放電を行われるため、無駄な電力損失が多く生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のシフトレジスタユニットにおいて、相補であり逆位相である２つのクロック信号により、シフトレジスタユニットの中の伝達ゲートの開閉の切り替えを制御することが必要であり、シフトレジスタユニットの非動作段階にその中の伝達ゲートの中のトランジスタのゲート容量に充放電を行われるため、無駄な電力損失が多く生じるという問題を解決するために、本発明の実施例は、シフトレジスタユニット、表示パネル及び表示装置を提供する。
【課題を解決するための手段】
【０００９】
上記問題に基づいて、本発明の実施例によるシフトレジスタユニットは、ラッチ回路と、伝達回路とを含む。
前記シフトレジスタユニットにおいて、
前記ラッチ回路は、
選択信号がハイレベルである場合に、シフトレジスタユニットの第１クロック信号端で受信するローレベルのクロック信号とローレベル信号とをＮＯＲ演算してから出力し、
選択信号の一つ目のローレベル期間に、前記ラッチ回路がハイレベルの選択信号の場合に出力する信号をＮＯＴ演算した信号と、フィードバック信号とをＮＯＲ演算をしてから出力し、
選択信号がローレベルである期間のうち、前記選択信号の一つ目のローレベル期間以外の期間に、ローレベル信号を出力し、
前記伝達回路は、
前記ラッチ回路からの出力信号がハイレベルである場合に、前記第１クロック信号端で受信するクロック信号に関する信号を出力し、前記ラッチ回路からの出力信号がローレベルである場合に、対応するレベル信号を出力し、
前記フィードバック信号により、前記ラッチ回路から、前記選択信号がハイレベルである期間に出力する信号と、前記選択信号の一つ目のローレベル期間に出力する信号とを同じくすることができ、
前記選択信号の一つ目のローレベル期間の終了時刻において、前記フィードバック信号は、ローレベルからハイレベルに変わり、
前記選択信号の一つ目のローレベル期間は、前記選択信号がハイレベルからローレベルに変わる時刻から、前記シフトレジスタユニットの次の段のシフトレジスタユニットからの出力信号がローレベルからハイレベルに変わる時刻までの期間である。
【００１０】
また、本発明の実施例による表示パネルは、本発明の実施例によるシフトレジスタユニットを複数段含む。
【００１１】
また、本発明の実施例による表示装置は、本発明の実施例による表示パネルを含む。
【発明の効果】
【００１２】
本発明の実施例は、少なくとも以下の有益な効果を奏する。
本発明の実施例のシフトレジスタユニット、表示パネル及び表示装置によれば、シフトレジスタユニットの中のラッチ回路は、選択信号がハイレベルである場合に、第１クロック信号端で受信するクロック信号とローレベル信号とをＮＯＲ演算をしてハイレベル信号を出力し、選択信号がハイレベルである場合のラッチ回路の状態を選択信号の一つ目のローレベル期間にラッチすることができる。即ち、ラッチ回路は、選択信号がハイレベルである場合の状態をラッチすることができ、フィードバック信号によりラッチ回路の状態を変更させ、ラッチ回路からの出力信号により、伝達回路からの出力信号を制御して、シフトレジスタ機能を実現する。即ち、本発明の実施例によるシフトレジスタユニットは、選択信号によりシフトレジスタユニットを制御してシフトレジスタ機能を実現するのであって、相補であり逆位相である２つのクロック信号によりシフトレジスタユニットの中の伝達ゲートを制御してシフト機能を実現することを回避し、シフトレジスタユニットの非動作段階での無駄な電力損失を低下させる。
【００１３】
本発明の実施例又は従来技術の技術をより明確に説明するために、以下、実施例の記載に用いられる図面を簡単に紹介する。明らかに、以下の記載における図面は、単に本願の一部の実施例に過ぎない。当業者は、創造性のある作業をせずに、これらの図面に基づいて他の図面を得られる。
【図面の簡単な説明】
【００１４】
【図１】従来のシフトレジスタユニットの構造模式図である。
【図２】本発明の実施例によるシフトレジスタユニットの構造を示すブロック図である。
【図３】本発明の実施例によるシフトレジスタユニットにおけるラッチ回路の構造模式図その１である。
【図４】本発明の実施例によるシフトレジスタユニットにおけるラッチ回路の構造模式図その２である。
【図５】本発明の実施例によるシフトレジスタユニットにおける伝達回路の構造模式図その１である。
【図６】本発明の実施例によるシフトレジスタユニットにおける伝達回路の構造模式図その２である。
【図７】本発明の実施例によるシフトレジスタユニットにおけるバッファ回路の構造模式図である。
【図８】本発明の実施例によるシフトレジスタユニットにおける走査方向選択回路の構造模式図である。
【図９】本発明の実施例によるシフトレジスタユニットの構造模式図その１である。
【図１０】本発明の実施例によるシフトレジスタユニットの構造模式図その２である。
【図１１】図９又は図１０に示すシフトレジスタユニットの順方向走査時の動作シーケンス図である。
【図１２】図９又は図１０に示すシフトレジスタユニットの逆方向走査時の動作シーケンス図である。
【図１３】本発明の実施例によるシフトレジスタユニットの構造模式図その３である。
【図１４】本発明の実施例によるシフトレジスタユニットの構造模式図その４である。
【図１５】図１３又は図１４に示すシフトレジスタユニットの順方向走査時の動作シーケンス図である。
【図１６】図１３又は図１４に示すシフトレジスタユニットの逆方向走査時の動作シーケンス図である。
【図１７】本発明の実施例によるシフトレジスタユニットの構造模式図その５である。
【図１８】本発明の実施例によるシフトレジスタユニットの構造模式図その６である。
【図１９】図１７又は図１８に示すシフトレジスタユニットの順方向走査時の動作シーケンス図である。
【図２０】図１７又は図１８に示すシフトレジスタユニットの逆方向走査時の動作シーケンス図である。
【図２１】本発明の実施例によるシフトレジスタユニットの構造模式図その７である。
【図２２】本発明の実施例によるシフトレジスタユニットの構造模式図その８である。
【図２３】本発明の実施例によるシフトレジスタユニットの構造模式図その９である。
【図２４】本発明の実施例によるシフトレジスタユニットの構造模式図その１０である。
【図２５】本発明の実施例によるシフトレジスタユニットの構造模式図その１１である。
【図２６】本発明の実施例によるシフトレジスタユニットの構造模式図その１２である。
【図２７】図９、図１０、図１３、図１４の何れか１つに示すシフトレジスタユニットの多段接続時の接続関係模式図その１である。
【図２８】図９、図１０、図１３、図１４の何れか１つに示すシフトレジスタユニットの多段接続時の接続関係模式図その２である。
【図２９】図１７又は図１８に示すシフトレジスタユニットの多段接続時の接続関係模式図その１である。
【図３０】図１７又は図１８に示すシフトレジスタユニットの多段接続時の接続関係模式図その２である。
【図３１】図２１、図２２、図２３、図２４の何れか１つに示すシフトレジスタユニットの多段接続時の接続関係模式図である。
【図３２】図２５又は図２６に示すシフトレジスタユニットの多段接続時の接続関係模式図である。
【発明を実施するための形態】
【００１５】
以下、図面と実施例により、本発明の具体的な実施形態をさらに詳細に記載する。なお、以下の実施例は、単に本発明を説明するために用いられるものであり、本発明の範囲を限定するためのものではない。
【００１６】
本発明の実施例の目的、技術及び利点をより明確にするために、以下、本発明の実施例の図面とともに、本発明の実施例の技術を明確的且つ完全に記載する。明らかに、記載する実施例は、本発明の一部の実施例であり、全ての実施例ではない。当業者により、記載する本発明の実施例に基づいて得られる全てのほかの実施例は、いずれも本発明の保護範囲に含まれる。
【００１７】
別途定義することを除き、ここで使用される技術用語又は科学用語は、本発明の分野内の一般知識を有する者が理解する通常の意味である。本発明の明細書及び特許請求の範囲で使用されている「第１」、「第２」などのような用語は、順番、数又は重要度を示すものではなく、単に異なる構成部分を区分するためのものである。同様に、「１つ」又は「一」などのような用語は、数の限定ではなく、少なくとも１つ存在することを示す。「接続」又は「繋がる」などのような用語は、物理又は機械的な接続に限定するのではなく、直接か間接かを関係なしに、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、単に相対的な位置関係を示すためのものであるが、記載対象の絶対位置が変わると、当該相対的な位置関係も対応的に変更することになる。
【００１８】
本発明の実施例のシフトレジスタユニット、表示パネル及び表示装置によれば、シフトレジスタユニットの中のラッチ回路は、選択信号がハイレベルである場合に、回路の状態をラッチすることができ、フィードバック信号によりラッチ回路の状態を変更させ、ラッチ回路からの出力信号により、伝達回路からの出力信号を制御して、シフトレジスタ機能を実現する。このように、相補であり逆位相である２つのクロック信号によりシフトレジスタユニットの中の伝達ゲートを制御してシフト機能を実現することを回避し、シフトレジスタユニットの非動作段階での無駄な電力損失を低下させることができる。
【００１９】
以下、明細書の図面とともに、本発明の実施例によるシフトレジスタユニット、表示パネル及び表示装置の具体的な実施形態を説明する。
（全体的な回路構造）
【００２０】
本発明の実施例によるシフトレジスタユニットは、図２に示すように、ラッチ回路２１と伝達回路２２とを含む。
【００２１】
ラッチ回路２１は、選択信号がハイレベルである場合に、シフトレジスタユニットの第１クロック信号端で受信するクロック信号とローレベル信号とをＮＯＲ演算をしてから出力する。選択信号がハイレベルである場合に、前記第１クロック信号端で受信するクロック信号は、ローレベルである。その後、ラッチ回路２１は、選択信号の一つ目のローレベル期間に、前記ラッチ回路２１がハイレベルの選択信号の場合に出力する信号をＮＯＴ演算した信号と、フィードバック信号とをＮＯＲ演算をしてから出力する。また、選択信号がローレベルである期間のうち、前記選択信号の一つ目のローレベル期間以外の期間に、ローレベル信号を出力する。
【００２２】
伝達回路２２は、前記ラッチ回路２１からの出力信号がハイレベルである場合に、前記第１クロック信号端で受信するクロック信号に関する信号を出力し、ラッチ回路２１からの出力信号がローレベルである場合に、対応するレベル信号を出力する。
【００２３】
具体的に、前記フィードバック信号により、前記ラッチ回路２１から、前記選択信号がハイレベルである期間に出力する信号と、前記選択信号の一つ目のローレベル期間に出力する信号とを同じくすることができる。前記選択信号の一つ目のローレベル期間の終了時刻において、前記フィードバック信号は、ローレベルからハイレベルになる。前記選択信号の一つ目のローレベル期間は、前記選択信号がハイレベルからローレベルに変わる時刻から、前記シフトレジスタユニットの次の段のシフトレジスタユニットからの出力信号がローレベルからハイレベルに変わる時刻までの期間である。
【００２４】
順方向走査の場合に、ｋ段目シフトレジスタユニットが受信する選択信号は、ｋ−１段目シフトレジスタユニットからの出力信号である。このとき、ｋ段目シフトレジスタユニットの次の段のシフトレジスタユニットは、ｋ＋１段目シフトレジスタユニットである。逆に、逆方向走査の場合に、ｋ段目シフトレジスタユニットが受信する選択信号は、ｋ＋１段目シフトレジスタユニットからの出力信号である。このとき、ｋ段目シフトレジスタユニットの次の段のシフトレジスタユニットは、ｋ−１段目シフトレジスタユニットである。選択信号がハイレベルである期間及び当該選択信号の一つ目のローレベル期間に、ｋ段目シフトレジスタユニットは、動作状態にある。
【００２５】
選択信号がハイレベルである期間に、選択信号がハイレベルであるため、シフトレジスタユニットの第１クロック信号端で受信する信号は、ローレベルであり、ラッチ回路２１からの出力信号は、ハイレベルである。また、選択信号の一つ目のローレベル期間に、選択信号がローレベルであるため、シフトレジスタユニットの第１クロック信号端で受信する信号は、ハイレベルであり、ラッチ回路２１からの出力信号は、相変らずハイレベルである。即ち、選択信号の一つ目のローレベル期間に、ラッチ回路２１は、選択信号がハイレベルである場合の状態をラッチすることができる。しかも、選択信号の一つ目のローレベル期間に、ラッチ回路２１は、ラッチ回路２１がハイレベルの選択信号の場合の出力信号をＮＯＴ演算した信号と、フィードバック信号とをＮＯＲ演算をしてから出力する。従って、いったんフィードバック信号がハイレベルとなると、ラッチ回路２１からの出力信号は、ローレベルになる。即ち、選択信号がローレベルである場合に、ラッチ回路からの出力信号をフィードバック信号により変更させることができ、シフトレジスタユニットは、動作状態から非動作状態に移行される。選択信号の一つ目のローレベル期間の終了時刻において、フィードバック信号は、ローレベルからハイレベルになるため、選択信号の一つ目のローレベル期間の終了時刻において、ラッチ回路からの出力信号は、ローレベルになる。即ち、選択信号の一つ目のローレベル期間の終了時刻において、シフトレジスタユニットは、動作状態から非動作状態になる。
【００２６】
ラッチ回路２１からの出力信号がハイレベルである場合に、伝達回路２２は、シフトレジスタユニットの第１クロック信号端で受信するクロック信号に関する信号を出力する。具体的に、ラッチ回路２１からの出力信号がハイレベルである場合に、伝達回路２２は、シフトレジスタユニットの第１クロック信号端で受信するクロック信号と同一の信号を出力してもよく、ラッチ回路２１からの出力信号がハイレベルである場合に、伝達回路２２は、シフトレジスタユニットのクロック信号端で受信するクロック信号と逆位相の信号を出力してもよく、当該シフトレジスタユニットによるシフトレジスタユニット機能を実現させる。ラッチ回路２１からの出力信号がローレベルである場合に、伝達回路２２は、対応するレベル信号を出力する。具体的に、ラッチ回路２１からの出力信号がローレベルである場合に、伝達回路２２は、ハイレベル信号を出力してもよく、ラッチ回路２１からの出力信号がローレベルである場合に、伝達回路２２は、ローレベル信号を出力してもよく、当該シフトレジスタユニットは、非動作状態に移行する。
【００２７】
即ち、本発明の実施例によるシフトレジスタユニットは、選択信号を用いて、選択信号の一つ目のローレベル期間に、選択信号がハイレベルである場合のラッチ回路の状態をラッチするようにラッチ回路を制御し、ラッチ回路の状態により伝達回路を制御することにより、シフトレジスタユニットによるシフトレジスタユニット機能を実現させる。また、選択信号がローレベルである場合のフィードバック信号のレベル変化により、ラッチ回路の状態を変更させることにより、シフトレジスタユニットは、非動作状態に移行する。このように、相補であり逆位相である２つのクロック信号を用いて伝達ゲートを制御して、シフトレジスタユニットによるシフトレジスタユニット機能を実現させ、シフトレジスタユニットが非動作状態となるようにする必要がなく、シフトレジスタユニットの非動作段階での無駄な電力損失を低下させる。
（ラッチ回路に関する実施例１、２）
【００２８】
例えば、図３に示すように、ラッチ回路は、第１インバータＩＮＶ１と、スリーステートインバータＴ＿ＩＮＶと、第１伝達ゲートＴＧ１、第２伝達ゲートＴＧ２、第１ＮＯＲゲートＮｏｒ１と、第１トランジスタＴ１とを含む。
【００２９】
第１インバータＩＮＶ１は、選択信号ＣＨＯを受信し、選択信号ＣＨＯをＮＯＴ演算して出力する。選択信号ＣＨＯがハイレベルである場合に、第１インバータＩＮＶ１からの出力信号は、ローレベルである。逆に、選択信号ＣＨＯがローレベルである場合に、第１インバータＩＮＶ１からの出力信号は、ハイレベルである。
【００３０】
第１伝達ゲートＴＧ１のローレベルに有効な制御端は、第１インバータＩＮＶ１からの出力信号を受信する。第１伝達ゲートＴＧ１のハイレベルに有効な制御端は、選択信号ＣＨＯを受信する。第１伝達ゲートＴＧ１の入力端は、前記シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１である。第１伝達ゲートＴＧ１は、第１伝達ゲートＴＧ１が開であるときに、第１伝達ゲートＴＧ１の入力端で受信するクロック信号を出力する。選択信号ＣＨＯがハイレベルである場合に、第１伝達ゲートＴＧ１は、開になる。逆に、選択信号ＣＨＯがローレベルである場合に、第１伝達ゲートＴＧ１は、閉になる。
【００３１】
第２伝達ゲートＴＧ２のローレベルに有効な制御端は、選択信号ＣＨＯを受信する。第２伝達ゲートＴＧ２のハイレベルに有効な制御端は、第１インバータＩＮＶ１からの出力信号を受信する。第２伝達ゲートＴＧ２は、フィードバック信号ＦＢを受信し、第２伝達ゲートＴＧ２が開であるときにフィードバック信号ＦＢを出力する。選択信号ＣＨＯがローレベルである場合に、第２伝達ゲートＴＧ２は、開になる。逆に、選択信号ＣＨＯがハイレベルである場合に、第２伝達ゲートＴＧ２は、閉になる。
【００３２】
第１ＮＯＲゲートＮｏｒ１は、１つの入力端が第１伝達ゲートＴＧ１の出力端とスリーステートインバータＴ＿ＩＮＶの出力端にそれぞれ接続され、別の入力端が第２伝達ゲートＴＧ２の出力端と第１トランジスタＴ１の第１電極にそれぞれ接続される。第１ＮＯＲゲートＮｏｒ１からの出力信号は、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈである。ここで、第１トランジスタＴ１の第１電極は、第１トランジスタＴ１のソース（ＳＯＵＲＣＥ）またはドレイン（ＤＲＡＩＮ）を指す。ただし、第１トランジスタＴ１の第１電極がソースである場合に、第１トランジスタＴ１の第２電極は、ドレインである。第１トランジスタＴ１の第１電極がドレインである場合に、第１トランジスタＴ１の第２電極は、ソースである。本発明は、これに限定されないことは当業者が理解できる。
【００３３】
スリーステートインバータＴ＿ＩＮＶのローレベルに有効な制御端は、選択信号ＣＨＯを受信する。スリーステートインバータＴ＿ＩＮＶのハイレベルに有効な制御端は、第１インバータＩＮＶ１からの出力信号を受信する。スリーステートインバータＴ＿ＩＮＶは、第１ＮＯＲゲートＮｏｒ１からの出力信号を受信するとともに、選択信号ＣＨＯがローレベルであり且つ第１インバータＩＮＶ１からの出力信号がハイレベルである場合に、第１ＮＯＲゲートＮｏｒ１からの出力信号をＮＯＴ演算して出力する。図３に示すように、選択信号ＣＨＯがハイレベルである場合に、スリーステートインバータＴ＿ＩＮＶは、ハイインピーダンス状態である。逆に、選択信号ＣＨＯがローレベルである場合に、スリーステートインバータＴ＿ＩＮＶは、開になる。スリーステートインバータＴ＿ＩＮＶは、受信する信号をＮＯＴ演算して出力する。
【００３４】
図３に示すように、第１トランジスタＴ１のゲートで選択信号ＣＨＯを受信し、第１トランジスタＴ１のドレインでローレベル信号ＶＳＳを受信する。もちろん、当業者は、第１トランジスタＴ１のドレインで選択信号ＣＨＯを、第１トランジスタＴ１のソースでローレベル信号ＶＳＳを受信してもよく、本発明はこれに限定されないことが理解できる。
【００３５】
選択信号ＣＨＯがハイレベルである期間に、選択信号ＣＨＯは、ハイレベルであり、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号は、ローレベルであり、フィードバック信号ＦＢは、ハイレベルであり、第１インバータＩＮＶ１からの出力信号は、ローレベルである。従って、第１伝達ゲートＴＧ１は、開になり、第２伝達ゲートＴＧ２は、閉になり、第１トランジスタＴ１は、オンになり、スリーステートインバータＴ＿ＩＮＶは、ハイインピーダンス状態である。従って、第１ＮＯＲゲートＮｏｒ１で受信する２つの信号は、ともにローレベルであり、第１ＮＯＲゲートＮｏｒ１からの出力信号は、ハイレベルである。
【００３６】
選択信号ＣＨＯの一つ目のローレベル期間に、選択信号ＣＨＯは、ローレベルであり、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号は、ハイレベルであり、フィードバック信号ＦＢは、ローレベルであり、第１インバータＩＮＶ１からの出力信号は、ハイレベルである。従って、第１伝達ゲートＴＧ１は、閉になり、第２伝達ゲートＴＧ２は、開になり、第１トランジスタＴ１は、オフになり、スリーステートインバータＴ＿ＩＮＶは、開になる。スリーステートインバータＴ＿ＩＮＶは、ハイレベルの選択信号ＣＨＯの場合に第１ＮＯＲゲートＮｏｒ１からの出力信号、即ちハイレベル信号をＮＯＴ演算してから、第１ＮＯＲゲートＮｏｒ１の１つの入力端に出力する。第１トランジスタＴ１がオフになるため、第２伝達ゲートＴＧ２は、開になる。従って、第１ＮＯＲゲートＮｏｒ１の別の入力端は、ローレベルであるフィードバック信号ＦＢを受信する。従って、選択信号ＣＨＯの一つ目のローレベル期間に、第１ＮＯＲゲートＮｏｒ１は、相変らずハイレベル信号を出力する。
【００３７】
選択信号ＣＨＯがハイレベルである期間及び選択信号ＣＨＯの一つ目のローレベル期間に、ラッチ回路からの出力信号は、ともにハイレベル信号であり、伝達回路からの出力信号は、シフトレジスタユニットの第１クロック信号端で受信するクロック信号に関係し、シフトレジスタユニットは、動作状態にある。
【００３８】
選択信号ＣＨＯの一つ目のローレベル期間が終了してから選択信号ＣＨＯが再びハイレベルになるまでの期間に、選択信号ＣＨＯは、ローレベルのままである。従って、第１伝達ゲートＴＧ１は、閉になり、第２伝達ゲートＴＧ２は、開になり、第１トランジスタＴ１は、オフになり、スリーステートインバータＴ＿ＩＮＶは、開になる。いったんフィードバック信号ＦＢがハイレベルとなると、第１ＮＯＲゲートＮｏｒ１は、ハイレベル信号を受信すると、ローレベル信号を出力する。そのため、スリーステートインバータＴ＿ＩＮＶは、ハイレベル信号を出力し、ラッチ回路は、ローレベル信号出力状態に保持するが、選択信号ＣＨＯが再びハイレベルになってから、ラッチ回路からの出力信号は、初めて変化する。
【００３９】
即ち、選択信号ＣＨＯの一つ目のローレベル期間が終了してから選択信号ＣＨＯが再びハイレベルになるまでの期間に、いったんフィードバック信号ＦＢがハイレベルになると、ラッチ回路は、ハイレベル信号出力状態からローレベル信号出力状態に変化する。ラッチ回路がローレベル信号を出力するときに、伝達回路からの出力信号は、対応するレベル信号であり、シフトレジスタユニットは、非動作状態にある。フィードバック信号ＦＢは、選択信号ＣＨＯの一つ目のローレベル期間の終了時刻にローレベルからハイレベルに変化するため、シフトレジスタユニットは、選択信号ＣＨＯの一つ目のローレベル期間の終了時刻に動作状態から非動作状態に移行する。
【００４０】
図３に示す例示の変形例として、例えば、図４に示すように、ラッチ回路は、第２インバータＩＮＶ２と、第３インバータＩＮＶ３と、第３伝達ゲートＴＧ３と、第４伝達ゲートＴＧ４と、第５伝達ゲートＴＧ５と、第２ＮＯＲゲートＮｏｒ２と、第２トランジスタＴ２とを含む。
【００４１】
第２インバータＩＮＶ２は、選択信号ＣＨＯを受信し、選択信号ＣＨＯをＮＯＴ演算して出力する。選択信号ＣＨＯがハイレベルである場合に、第２インバータＩＮＶ２からの出力信号は、ローレベルである。逆に、選択信号ＣＨＯがローレベルである場合に、第２インバータＩＮＶ２からの出力信号は、ハイレベルである。
【００４２】
第３伝達ゲートＴＧ３のローレベルに有効な制御端は、第２インバータＩＮＶ２からの出力信号を受信する。第３伝達ゲートＴＧ３のハイレベルに有効な制御端は、選択信号ＣＨＯを受信する。第３伝達ゲートＴＧ３の入力端は、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１に接続する。第３伝達ゲートＴＧ３は、第３伝達ゲートＴＧ３が開であるときに、第３伝達ゲートＴＧ３の入力端で受信するクロック信号を出力する。選択信号ＣＨＯがハイレベルである場合に、第３伝達ゲートＴＧ３は、開になる。逆に、選択信号ＣＨＯがローレベルである場合に、第３伝達ゲートＴＧ３は、閉になる。
【００４３】
第４伝達ゲートＴＧ４のローレベルに有効な制御端は、選択信号ＣＨＯを受信する。第４伝達ゲートＴＧ４のハイレベルに有効な制御端は、第２インバータＩＮＶ２からの出力信号を受信する。第４伝達ゲートＴＧ４は、フィードバック信号ＦＢを受信し、第４伝達ゲートＴＧ４が開であるときにフィードバック信号ＦＢを出力する。選択信号ＣＨＯがローレベルである場合に、第４伝達ゲートＴＧ４は、開になる。逆に、選択信号ＣＨＯがハイレベルである場合に、第４伝達ゲートＴＧ４は、閉になる。
【００４４】
第２ＮＯＲゲートＮｏｒ２は、１つの入力端が第３伝達ゲートＴＧ３の出力端と第５伝達ゲートＴＧ５の出力端にそれぞれ接続され、別の入力端が第４伝達ゲートＴＧ４の出力端と第２トランジスタＴ２の第１電極にそれぞれ接続される。第２ＮＯＲゲートＮｏｒ２からの出力信号は、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈである。ここで、第２トランジスタＴ２の第１電極は、第２トランジスタＴ２のソースまたはドレインを指す。ただし、第２トランジスタＴ２の第１電極がソースである場合に、第２トランジスタＴ２の第２電極は、ドレインである。第２トランジスタＴ２の第１電極がドレインである場合に、第２トランジスタＴ２の第２電極は、ソースである。本発明は、これに限定されないことは当業者が理解できる。
【００４５】
第３インバータＩＮＶ３は、第２ＮＯＲゲートＮｏｒ２からの出力信号を受信し、第２ＮＯＲゲートＮｏｒ２からの出力信号をＮＯＴ演算して出力する。第２ＮＯＲゲートＮｏｒ２からハイレベル信号を出力する場合に、第３インバータＩＮＶ３は、ローレベル信号を出力する。逆に、第２ＮＯＲゲートＮｏｒ２からローレベル信号を出力する場合に、第３インバータＩＮＶ３は、ハイレベル信号を出力する。
【００４６】
第５伝達ゲートＴＧ５のローレベルに有効な制御端は、選択信号ＣＨＯを受信する。第５伝達ゲートＴＧ５のハイレベルに有効な制御端は、第２インバータＩＮＶ２からの出力信号を受信する。第５伝達ゲートＴＧ５は、第３インバータＩＮＶ３からの出力信号を受信するとともに、選択信号ＣＨＯがローレベルである場合に、第３インバータＩＮＶ３からの出力信号を出力する。選択信号ＣＨＯがローレベルである場合に、第５伝達ゲートＴＧ５は、開になる。逆に、選択信号ＣＨＯがハイレベルである場合に、第５伝達ゲートＴＧ５は、閉になる。
【００４７】
図４に示すように、第２トランジスタＴ２のゲートで選択信号ＣＨＯを受信し、第２トランジスタＴ２のドレインでローレベル信号ＶＳＳを受信する。もちろん、当業者は、第２トランジスタＴ２のドレインで選択信号ＣＨＯを、第２トランジスタＴ２のソースでローレベル信号ＶＳＳを受信してもよく、本発明はこれに限定されないことが理解できる。
【００４８】
選択信号ＣＨＯがハイレベルである期間に、選択信号ＣＨＯがハイレベルであるため、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号は、ローレベルであり、フィードバック信号ＦＢは、ハイレベルであり、第２インバータＩＮＶ２からの出力信号は、ローレベルである。従って、第３伝達ゲートＴＧ３は、開になり、第４伝達ゲートＴＧ４は、閉になり、第５伝達ゲートＴＧ５は、閉になり、第２トランジスタＴ２は、オンになる。したがって、第２ＮＯＲゲートＮｏｒ２で受信する２つの信号は、ともにローレベルであり、第２ＮＯＲゲートＮｏｒ２からの出力信号は、ハイレベルである。
【００４９】
選択信号ＣＨＯの一つ目のローレベル期間に、選択信号ＣＨＯは、ローレベルであり、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号は、ハイレベルであり、フィードバック信号ＦＢは、ローレベルであり、第２インバータＩＮＶ２からの出力信号は、ハイレベルである。従って、第３伝達ゲートＴＧ３は、閉になり、第４伝達ゲートＴＧ４は、開になり、第５伝達ゲートＴＧ５は、開になり、第２トランジスタＴ２は、オフになる。第３インバータＩＮＶ３は、ハイレベルの選択信号ＣＨＯの場合に第２ＮＯＲゲートＮｏｒ２からの出力信号、即ちハイレベル信号をＮＯＴ演算してから、第５伝達ゲートＴＧ５を介して第２ＮＯＲゲートＮｏｒ２の１つの入力端に出力する。第２トランジスタＴ２がオフになるため、第４伝達ゲートＴＧ４は、開になる。従って、第２ＮＯＲゲートＮｏｒ２の別の入力端は、ローレベルであるフィードバック信号ＦＢを受信する。従って、選択信号ＣＨＯの一つ目のローレベル期間に、第２ＮＯＲゲートＮｏｒ２は、相変らずハイレベル信号を出力する。
【００５０】
選択信号ＣＨＯがハイレベルである期間及び選択信号ＣＨＯの一つ目のローレベル期間に、ラッチ回路からの出力信号は、ともにハイレベル信号であり、伝達回路からの出力信号は、シフトレジスタユニットの第１クロック信号端で受信するクロック信号に関係し、シフトレジスタユニットは、動作状態にある。
【００５１】
選択信号ＣＨＯの一つ目のローレベル期間が終了してから選択信号ＣＨＯが再びハイレベルになるまでの期間に、選択信号ＣＨＯは、ローレベルのままである。従って、第３伝達ゲートＴＧ３は、閉になり、第４伝達ゲートＴＧ４は、開になり、第５伝達ゲートＴＧ５は、開になり、第２トランジスタＴ２は、オフになる。いったんフィードバック信号ＦＢがハイレベルになると、第２ＮＯＲゲートＮｏｒ２は、ハイレベル信号を受信すると、ローレベル信号を出力する。そのため、第３インバータＩＮＶ３は、ハイレベル信号を出力し、ラッチ回路は、ローレベル信号出力状態に保持するが、選択信号ＣＨＯが再びハイレベルになってから、ラッチ回路からの出力信号は、初めて変化する。
【００５２】
即ち、選択信号ＣＨＯの一つ目のローレベル期間が終了してから選択信号ＣＨＯが再びハイレベルになるまでの期間に、いったんフィードバック信号ＦＢがハイレベルになると、ラッチ回路は、ハイレベル信号出力状態からローレベル信号出力状態に変化する。ラッチ回路がローレベル信号を出力するときに、伝達回路からの出力信号は、対応するレベル信号であり、シフトレジスタユニットは、非動作状態にある。
（伝達回路に関する実施例３、４）
【００５３】
例えば、図５に示すように、伝達回路は、第６伝達ゲートＴＧ６と、第３トランジスタＴ３と、第１ＮＡＮＤゲートＮａｎｄ１とを含む。
【００５４】
第６伝達ゲートＴＧ６のハイレベルに有効な制御端は、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈを受信する。第６伝達ゲートＴＧ６のローレベルに有効な制御端は、ラッチ回路からの出力信号ＯＵＴ＿ＬａｔｃｈをＮＯＴ演算した信号ＯＵＴ＿Ｌａｔｃｈ＿Ｉｎｖを受信する。第６伝達ゲートＴＧ６の入力端は、前記シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１に接続する。第６伝達ゲートＴＧ６は、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈがハイレベルである場合に、第６伝達ゲートＴＧ６の入力端で受信するクロック信号を出力する。
【００５５】
第１ＮＡＮＤゲートＮａｎｄ１は、１つの入力端でイネーブル信号ＥＮを受信し、別の入力端がそれぞれ第６伝達ゲートＴＧ６の出力端と第３トランジスタＴ３の第１電極に接続する。第１ＮＡＮＤゲートＮａｎｄ１からの出力信号は、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである。ここで、イネーブル信号ＥＮは、ワンフレーム画像の表示期間にハイレベルである。
【００５６】
第３トランジスタＴ３のゲートは、ラッチ回路からの出力信号ＯＵＴ＿ＬａｔｃｈをＮＯＴ演算した信号ＯＵＴ＿Ｌａｔｃｈ＿Ｉｎｖを受信する。第３トランジスタＴ３の第２電極は、ローレベル信号ＶＳＳを受信する。ただし、第３トランジスタＴ３の第１電極がソースである場合に、第３トランジスタＴ３の第２電極は、ドレインである。逆に、第３トランジスタＴ３の第１電極がドレインである場合に、第３トランジスタＴ３の第２電極は、ソースである。
【００５７】
ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈがハイレベルである場合に、第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになり、第６伝達ゲートＴＧ６は、その入力端で受信するクロック信号を第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に出力する。このとき、イネーブル信号ＥＮがハイレベルであるため、第６伝達ゲートＴＧ６の入力端で受信するクロック信号がローレベルであると、第１ＮＡＮＤゲートＮａｎｄ１は、ハイレベル信号を出力する。逆に、第６伝達ゲートＴＧ６の入力端で受信するクロック信号がハイレベルであると、第１ＮＡＮＤゲートＮａｎｄ１は、ローレベル信号を出力する。ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈがローレベルである場合に、第６伝達ゲートＴＧ６は、閉になり、第３トランジスタＴ３は、オンになる。従って、ローレベル信号ＶＳＳは、第３トランジスタＴ３を介して第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に出力する。このとき、第１ＮＡＮＤゲートＮａｎｄ１は、ハイレベル信号を出力する。
【００５８】
図５に示す例示の変形例として、例えば、図６に示すように、伝達回路は、第２ＮＡＮＤゲートＮａｎｄ２を含む。第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈを受信する。第２ＮＡＮＤゲートＮａｎｄ２の別の入力端は、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１に接続する。第２ＮＡＮＤゲートＮａｎｄ２からの出力信号は、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである。
【００５９】
ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈがハイレベルである場合に、第２ＮＡＮＤゲートＮａｎｄ２からの出力信号は、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号をＮＯＴ演算した信号である。即ち、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルである場合に、第２ＮＡＮＤゲートＮａｎｄ２は、ローレベル信号を出力する。逆に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルである場合に、第２ＮＡＮＤゲートＮａｎｄ２は、ハイレベル信号を出力する。
（バッファ回路に関する実施例５）
【００６０】
シフトレジスタユニットの駆動力を向上させるために、１つの例示として、本発明の実施例によるシフトレジスタユニットは、バッファ回路をさらに含む。バッファ回路は、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓを受信し、伝達回路からの出力信号ＯＵＴ＿ＴｒａｎｓをＮＯＴ演算して出力する。即ち、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓがハイレベルである場合に、バッファ回路からの出力信号ＯＵＴ＿Ｂｕｆｆｅｒは、ローレベル信号である。伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓがローレベルである場合に、バッファ回路からの出力信号ＯＵＴ＿Ｂｕｆｆｅｒは、ハイレベル信号である。本発明の実施例によるシフトレジスタユニットがバッファ回路を含む場合に、バッファ回路からの出力信号ＯＵＴ＿Ｂｕｆｆｅｒは、シフトレジスタユニットからの出力信号ＯＵＴである。
【００６１】
図７に示すように、バッファ回路は、２ｋ＋１個の第４インバータＩＮＶ４を含む（ｋはマイナスではない整数であり、ｋ＝０の場合に、バッファ回路は、１つの第４インバータＩＮＶ４を含む）。２ｋ＋１個の第４インバータＩＮＶ４は、直列に接続する。直列に接続した一つ目の第４インバータＩＮＶ４の入力端は、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓを受信し、一つ目の第４インバータＩＮＶ４以外の第４インバータＩＮＶ４のうち、前の第４インバータＩＮＶ４の入力端が次の第４インバータＩＮＶ４の入力端に接続し、最後の第４インバータＩＮＶ４の入力端がバッファ回路の出力端である。直列に接続した２ｋ＋１個の第４インバータＩＮＶ４は、伝達回路からの出力信号ＯＵＴ＿ＴｒａｎｓをＮＯＴ演算して出力する。
（走査方向選択回路に関する実施例６）
【００６２】
シフトレジスタユニットが順方向走査と逆方向走査の両方ができるように、本発明の実施例によるシフトレジスタユニットは、走査方向選択回路をさらに含む。走査方向選択回路は、順方向制御信号ＦＳがハイレベルであり且つ逆方向制御信号ＢＳがローレベルである場合に、順方向選択信号ＣＨＯＦを出力して選択信号ＣＨＯとする。逆に、順方向制御信号ＦＳがローレベルであり且つ逆方向制御信号ＢＳがハイレベルである場合に、逆方向選択信号ＣＨＯＢを出力して選択信号ＣＨＯとする。
【００６３】
例えば、図８に示すように、走査方向選択回路は、第７伝達ゲートＴＧ７と第８伝達ゲートＴＧ８とを含む。第７伝達ゲートＴＧ７のハイレベルに有効な制御端は、順方向制御信号ＦＳを受信し、第７伝達ゲートＴＧ７のローレベルに有効な制御端は、逆方向制御信号ＢＳを受信する。第７伝達ゲートＴＧ７は、順方向選択信号ＣＨＯＦを受信し、順方向制御信号ＦＳがハイレベルであり且つ逆方向制御信号ＢＳがローレベルである場合に、順方向選択信号ＣＨＯＦを出力する。また、順方向制御信号ＦＳがハイレベルであり且つ逆方向制御信号ＢＳがローレベルである場合に、第７伝達ゲートＴＧ７は、開になる。逆に、順方向制御信号ＦＳがローレベルであり且つ逆方向制御信号ＢＳがハイレベルである場合に、第７伝達ゲートＴＧ７は、閉になる。
【００６４】
第８伝達ゲートＴＧ８のハイレベルに有効な制御端は、逆方向制御信号ＢＳを受信し、第８伝達ゲートＴＧ８のローレベルに有効な制御端は、順方向制御信号ＦＳを受信する。第８伝達ゲートＴＧ８は、逆方向選択信号ＣＨＯＢを受信し、順方向制御信号ＦＳがローレベルであり且つ逆方向制御信号ＢＳがハイレベルである場合に、逆方向選択信号ＣＨＯＢを出力する。また、順方向制御信号ＦＳがハイレベルであり且つ逆方向制御信号ＢＳがローレベルである場合に、第８伝達ゲートＴＧ８は、閉になる。逆に、順方向制御信号ＦＳがローレベルであり且つ逆方向制御信号ＢＳがハイレベルである場合に、第８伝達ゲートＴＧ８は、開になる。
【００６５】
本発明の実施例によるシフトレジスタユニットは、第１クロック信号端で受信するクロック信号が第１クロック信号ＣＬＫ１又は第２クロック信号ＣＬＫ２である。第１クロック信号ＣＬＫ１がハイレベルである場合に、第２クロック信号ＣＬＫ２は、ローレベルである。第２クロック信号ＣＬＫ２がハイレベルである場合に、第１クロック信号ＣＬＫ１は、ローレベルである。
【００６６】
例えば、フィードバック信号ＦＢは、順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとをＯＲ演算した信号である。順方向選択信号ＣＨＯＦは、順方向走査時の選択信号ＣＨＯであり、逆方向選択信号ＣＨＯＢは、逆方向走査時の選択信号ＣＨＯである。
【００６７】
例えば、フィードバック信号ＦＢは、前記シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号である。前記シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルである場合に、前記シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、ローレベルである。また、前記シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号がハイレベルである場合に、前記シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、ローレベルである。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号が第１クロック信号ＣＬＫ１である場合に、信号ＦＢをフィードバックする。即ち、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信する信号は、第２クロック信号ＣＬＫ２である。シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信する信号が第２クロック信号ＣＬＫ２である場合に、信号ＦＢをフィードバックする。即ち、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信する信号は、第１クロック信号ＣＬＫ１である。
【００６８】
例えば、フィードバック信号ＦＢは、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである。
（シフトレジスタユニットに関する実施例７、８）
【００６９】
フィードバック信号ＦＢが順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとのＯＲ演算後の信号である場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図９に示すとおりである。
【００７０】
フィードバック信号ＦＢが順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとのＯＲ演算後の信号である場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図１０に示すとおりである。
【００７１】
図９と図１０の第３ＮＯＲゲートＮｏｒ３と第５インバータＩＮＶ５は、順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとのＯＲ演算のためのものである。図９又は図１０に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号が第１クロック信号ＣＬＫ１であることを例として説明する。もちろん、図９又は図１０に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２であってもよい。
【００７２】
図９又は図１０に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１１に示すとおりである。以下、図９又は図１０に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号が第１クロック信号ＣＬＫ１であることを例として説明する。もちろん、図９又は図１０に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２であってもよい。
【００７３】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図９又は図１０の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端（第１ＮＡＮＤゲートＮａｎｄ１の当該入力端の信号は、Ｍｉｄ＿ＯＵＴである）に伝達される。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであり、イネーブル信号ＥＮがハイレベルであるため、第１期間に、図９又は図１０に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００７４】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図９又は図１０の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであり、イネーブル信号ＥＮがハイレベルであるため、第２期間に、図９又は図１０に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【００７５】
第２期間から第３期間に移行するとき、逆方向選択信号ＣＨＯＢがハイレベルになり、順方向選択信号ＣＨＯＦが相変らずローレベルであるため、順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢを第３ＮＯＲゲートＮｏｒ３と第５インバータＩＮＶ５により演算した信号は、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。即ち、第２期間から第３期間に移行するとき、逆方向選択信号ＣＨＯＢがローレベルからハイレベルになるため、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈがハイレベルからローレベルになる。よって、図９又は図１０に示す第６伝達ゲートＴＧ６は、閉になり、第３トランジスタＴ３は、オンになり、ローレベル信号ＶＳＳは、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。従って、第３期間に、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端は、ローレベル信号ＶＳＳを受信し、第１ＮＡＮＤゲートＮａｎｄ１の別の入力端は、イネーブル信号ＥＮを受信する。第３期間に、イネーブル信号ＥＮは、ハイレベルである。従って、第３期間に、図９又は図１０に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００７６】
その後、図９又は図１０に示すシフトレジスタユニットは、第３期間のままであり、順方向選択信号ＣＨＯＦが再びハイレベルになってから、図９又は図１０に示すシフトレジスタユニットは、第３期間から第１期間に移行できるようになる。第１期間と第２期間に、図９と図１０に示すシフトレジスタユニットは、ともに動作状態にあるが、第３期間に、図９と図１０に示すシフトレジスタユニットは、ともに非動作状態にある。
【００７７】
図９又は図１０に示すシフトレジスタユニットの逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１２に示すとおりである。図９又は図１０に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。
【００７８】
図９又は図１０に示すシフトレジスタユニットを用いて走査をする場合に、相補であり逆位相である２つのクロック信号により伝達ゲートの開閉を制御する必要が全くなく、クロック信号が論理ゲート（ノア、ナンド、インバータ）の入力端にロードされることもないため、シフトレジスタユニットの非動作状態時にゲート容量に対して充放電を行われず、シフトレジスタユニットの非動作状態での無駄な電力損失を低下させる。
（シフトレジスタユニットに関する実施例９、１０）
【００７９】
フィードバック信号ＦＢが伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図１３に示すとおりである。
【００８０】
フィードバック信号ＦＢが伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図１４に示すとおりである。
【００８１】
図１３又は図１４に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１５に示すとおりである。以下、図１３又は図１４に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号が第１クロック信号ＣＬＫ１であることを例として説明する。もちろん、図１３又は図１４に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２であってもよい。
【００８２】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図１３又は図１４の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端（第１ＮＡＮＤゲートＮａｎｄ１の当該入力端の信号は、Ｍｉｄ＿ＯＵＴである）に伝達される。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであり、イネーブル信号ＥＮがハイレベルであるため、第１期間に、図１３又は図１４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００８３】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図１３又は図１４の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであり、イネーブル信号ＥＮがハイレベルであるため、第２期間に、図１３又は図１４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【００８４】
第２期間から第３期間に移行するとき、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、ハイレベルからローレベルになるが、第６伝達ゲートＴＧ６と第３トランジスタＴ３は、相変らず第２期間の状態を保持し、即ち、第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、図１３又は図１４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルからローレベルになる。即ち、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである第１ＮＡＮＤゲートＮａｎｄ１からの出力信号は、ローレベルからハイレベルになる。即ちフィードバック信号ＦＢは、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。即ち、第２期間から第３期間に移行するとき、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルからローレベルになるため、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになり、図１３又は図１４に示す第６伝達ゲートＴＧ６は、閉になり、第３トランジスタＴ３は、オンになり、ローレベル信号ＶＳＳは、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。従って、第３期間に、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端は、ローレベル信号ＶＳＳを受信し、第１ＮＡＮＤゲートＮａｎｄ１の別の入力端は、イネーブル信号ＥＮを受信する。第３期間に、イネーブル信号ＥＮがハイレベルであるため、第３期間に、図１３又は図１４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００８５】
その後、図１３又は図１４に示すシフトレジスタユニットは、第３期間のままであり、順方向選択信号ＣＨＯＦが再びハイレベルになってから、図１３又は図１４に示すシフトレジスタユニットは、第３期間から第１期間に移行できるようになる。第１期間と第２期間に、図１３と図１４に示すシフトレジスタユニットは、ともに動作状態にあるが、第３期間に、図１３と図１４に示すシフトレジスタユニットは、ともに非動作状態にある。順方向走査時に、逆方向選択信号ＣＨＯＢにより、シフトレジスタユニットの各回路に影響を与えることがない。
【００８６】
図１３又は図１４に示すシフトレジスタユニットの逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１６に示すとおりである。図１３又は図１４に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。逆方向走査時に、順方向選択信号ＣＨＯＦにより、シフトレジスタユニットの各回路に影響を与えることがない。
【００８７】
図１３又は図１４に示すシフトレジスタユニットを用いて走査をする場合に、クロック信号ＣＬＫにより伝達ゲートの開閉を制御する必要が全くなく、クロック信号が論理ゲート（ノア、ナンド、インバータ）の入力端にロードされることもないため、シフトレジスタユニットの非動作状態時にゲート容量に対して充放電を行われず、シフトレジスタユニットの非動作状態での無駄な電力損失を低下させる。しかし、図１３又は図１４に示すシフトレジスタユニットは、クロック信号のデューティー比が５０％未満である場合に、ロジック競争のリスクが存在する。
（シフトレジスタユニットに関する実施例１１、１２）
【００８８】
フィードバック信号ＦＢがシフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号である場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図１７に示すとおりである。
【００８９】
フィードバック信号ＦＢがシフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号である場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図５に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図１８に示すとおりである。
【００９０】
図１７又は図１８に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１９に示すとおりである。
【００９１】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図１７又は図１８の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端（第１ＮＡＮＤゲートＮａｎｄ１の当該入力端の信号は、Ｍｉｄ＿ＯＵＴである）に伝達される。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであり、イネーブル信号ＥＮがハイレベルであるため、第１期間に、図１７又は図１８に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００９２】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図１７又は図１８の第６伝達ゲートＴＧ６は、開になり、第３トランジスタＴ３は、オフになる。従って、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであり、イネーブル信号ＥＮがハイレベルであるため、第２期間に、図１７又は図１８に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【００９３】
第２期間から第３期間に移行するとき、選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルであるため、第４伝達ゲートＴＧ４は、開になり、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになり、図１７又は図１８に示す第６伝達ゲートＴＧ６は、閉になり、第３トランジスタＴ３は、オンになり、ローレベル信号ＶＳＳは、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端に伝達される。従って、第３期間に、第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端は、ローレベル信号ＶＳＳを受信し、第１ＮＡＮＤゲートＮａｎｄ１の別の入力端は、イネーブル信号ＥＮを受信する。第３期間に、イネーブル信号ＥＮがハイレベルであるため、第３期間に、図１７又は図１８に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【００９４】
その後、図１７又は図１８に示すシフトレジスタユニットは、第３期間のままであり、順方向選択信号ＣＨＯＦが再びハイレベルになってから、図１７又は図１８に示すシフトレジスタユニットは、第３期間から第１期間に移行できるようになる。第１期間と第２期間に、図１７と図１８に示すシフトレジスタユニットは、ともに動作状態にあるが、第３期間に、図１７と図１８に示すシフトレジスタユニットは、ともに非動作状態にある。順方向走査時に、逆方向選択信号ＣＨＯＢにより、シフトレジスタユニットの各回路に影響を与えることがないため、逆方向選択信号ＣＨＯＢは、図１９に示されていない。
【００９５】
図１７又は図１８に示すシフトレジスタユニットの逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図２０に示すとおりである。図１７又は図１８に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。逆方向走査時に、順方向選択信号ＣＨＯＦにより、シフトレジスタユニットの各回路に影響を与えることがない。
【００９６】
図１７又は図１８に示すシフトレジスタユニットを用いて走査をする場合に、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、シフトレジスタユニットの非動作状態時にＮＯＲゲートの入力端にロードされ、ＮＯＲゲートにおけるゲート容量に対して充放電を行われる。しかし、当該シフトレジスタユニットは、相補であり逆位相である２つのクロック信号により伝達ゲートの開閉を制御する必要が全くない。従って、従来のシフトレジスタユニットの非動作状態での電力損失に比較し、当該シフトレジスタユニットの非動作状態での無駄な電力損失が低下する。
（シフトレジスタユニットに関する実施例１３、１４）
【００９７】
フィードバック信号ＦＢが順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとのＯＲ演算後の信号である場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２１に示すとおりである。
【００９８】
フィードバック信号ＦＢが順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢとのＯＲ演算後の信号である場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２２に示すとおりである。
【００９９】
図２１又は図２２に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１１に示すとおりである。以下、図２１又は図２２に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号が第１クロック信号ＣＬＫ１であることを例として説明する。もちろん、図２１又は図２２に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２であってもよい。
【０１００】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図２１又は図２２の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであるため、第１期間に、図２１又は図２２に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１０１】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図２１又は図２２の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであるため、第２期間に、図２１又は図２２に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【０１０２】
第２期間から第３期間に移行するとき、逆方向選択信号ＣＨＯＢがハイレベルになり、順方向選択信号ＣＨＯＦが相変らずローレベルであるため、順方向選択信号ＣＨＯＦと逆方向選択信号ＣＨＯＢを第３ＮＯＲゲートＮｏｒ３と第５インバータＩＮＶ５により演算した信号は、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。即ち、第２期間から第３期間に移行するとき、逆方向選択信号ＣＨＯＢがローレベルからハイレベルになるため、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。第２期間から第３期間に移行するとき、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、ハイレベルからローレベルになるため、図２１又は図２２に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルからローレベルになる。従って、第３期間に、図２１又は図２２に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１０３】
その後、図２１又は図２２に示すシフトレジスタユニットは、第３期間のままであり、順方向選択信号ＣＨＯＦが再びハイレベルになってから、図２１又は図２２に示すシフトレジスタユニットは、第３期間から第１期間に移行できるようになる。第１期間と第２期間に、図２１と図２２に示すシフトレジスタユニットは、ともに動作状態にあるが、第３期間に、図２１と図２２に示すシフトレジスタユニットは、ともに非動作状態にある。
【０１０４】
図２１又は図２２に示すシフトレジスタユニットは、逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１２に示すとおりである。図２１又は図２２に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。
【０１０５】
図２１又は図２２に示すシフトレジスタユニットを用いて走査をする場合に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、シフトレジスタユニットの非動作状態時にＮＯＲゲートの入力端にロードされ、ＮＯＲゲートにおけるゲート容量に対して充放電を行われる。しかし、当該シフトレジスタユニットは、相補であり逆位相である２つのクロック信号により伝達ゲートの開閉を制御する必要が全くない。従って、従来のシフトレジスタユニットの非動作状態での電力損失に比較し、当該シフトレジスタユニットの非動作状態での無駄な電力損失が低下する。
（シフトレジスタユニットに関する実施例１５、１６）
【０１０６】
フィードバック信号ＦＢが伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２３に示すとおりである。
【０１０７】
フィードバック信号ＦＢが伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２４に示すとおりである。
【０１０８】
図２３又は図２４に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１５に示すとおりである。以下、図２３又は図２４に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号が第１クロック信号ＣＬＫ１であることを例として説明する。もちろん、図２３又は図２４に示すシフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２であってもよい。
【０１０９】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図２３又は図２４の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであるため、第１期間に、図２３又は図２４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１１０】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図２３又は図２４の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであるため、第２期間に、図２３又は図２４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【０１１１】
第２期間から第３期間に移行するとき、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、ハイレベルからローレベルになるが、ラッチ回路は、相変らず第２期間の状態を保持し、即ち、ラッチ回路は、相変らずハイレベル信号を出力する。従って、図２３又は図２４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルからローレベルになる。即ち、伝達回路からの出力信号ＯＵＴ＿Ｔｒａｎｓである第２ＮＡＮＤゲートＮａｎｄ２からの出力信号は、ローレベルからハイレベルになる。即ちフィードバック信号ＦＢは、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。即ち、第２期間から第３期間に移行するとき、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルからローレベルになるため、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになる。よって、図２３又は図２４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルからローレベルになる。従って、第３期間に、図２３又は図２４に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１１２】
その後、図２３又は図２４に示すシフトレジスタユニットは、第３期間のままであり、順方向選択信号ＣＨＯＦが再びハイレベルになってから、図２３又は図２４に示すシフトレジスタユニットは、第３期間から第１期間に移行できるようになる。第１期間と第２期間に、図２３と図２４に示すシフトレジスタユニットは、ともに動作状態にあるが、第３期間に、図２３と図２４に示すシフトレジスタユニットは、ともに非動作状態にある。
【０１１３】
図２３又は図２４に示すシフトレジスタユニットは、逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１６に示すとおりである。図２３又は図２４に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。
【０１１４】
図２３又は図２４に示すシフトレジスタユニットを用いて走査をする場合に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、シフトレジスタユニットの非動作状態時にＮＯＲゲートの入力端にロードされ、ＮＯＲゲートにおけるゲート容量に対して充放電を行われる。しかし、当該シフトレジスタユニットは、相補であり逆位相である２つのクロック信号により伝達ゲートの開閉を制御する必要が全くない。従って、従来のシフトレジスタユニットの非動作状態での電力損失に比較し、当該シフトレジスタユニットの非動作状態での無駄な電力損失が低下する。しかし、図２３又は図２４に示すシフトレジスタユニットは、クロック信号のデューティー比が５０％未満である場合に、ロジック競争のリスクが存在する。
（シフトレジスタユニットに関する実施例１７、１８）
【０１１５】
フィードバック信号ＦＢがシフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号である場合に、本発明の実施例によるシフトレジスタユニットには、図３に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２５に示すとおりである。
【０１１６】
フィードバック信号ＦＢがシフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号である場合に、本発明の実施例によるシフトレジスタユニットには、図４に示す構造のラッチ回路と、図６に示す構造の伝達回路と、１つの第４インバータしか含まないバッファ回路と、図８に示す構造の走査方向選択回路を含むと、本発明の実施例によるシフトレジスタユニットは、図２６に示すとおりである。
【０１１７】
図２５又は図２６に示すシフトレジスタユニットの順方向走査時に、順方向制御信号ＦＳは、ハイレベルであり、逆方向制御信号ＢＳは、ローレベルである。従って、第７伝達ゲートＴＧ７は、開になり、第８伝達ゲートＴＧ８は、閉になり、順方向選択信号ＣＨＯＦを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図１９に示すとおりである。
【０１１８】
第１期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがハイレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルである。従って、図２５又は図２６の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第１期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであるため、第１期間に、図２５又は図２６に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１１９】
第２期間、即ち選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルである期間に、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、相変らずハイレベルである。従って、図２５又は図２６の第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ハイレベルである。第２期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がハイレベルであるため、第２期間に、図２５又は図２６に示すシフトレジスタユニットからの出力信号ＯＵＴは、ハイレベルである。
【０１２０】
第２期間から第３期間に移行するとき、選択信号ＣＨＯである順方向選択信号ＣＨＯＦがローレベルであるため、第４伝達ゲートＴＧ４は、開になり、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、ローレベルからハイレベルになり、ラッチ回路からの出力信号ＯＵＴ＿Ｌａｔｃｈは、ハイレベルからローレベルになり、図２５又は図２６に示す第２ＮＡＮＤゲートＮａｎｄ２の１つの入力端は、ローレベル信号を受信する。第３期間に、シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号がローレベルであるため、第３期間に、図２５又は図２６に示すシフトレジスタユニットからの出力信号ＯＵＴは、ローレベルである。
【０１２１】
図２５又は図２６に示すシフトレジスタユニットは、逆方向走査時に、逆方向制御信号ＢＳがハイレベルであり、順方向制御信号ＦＳがローレベルであるため、第７伝達ゲートＴＧ７は、閉になり、第８伝達ゲートＴＧ８は、開になり、逆方向選択信号ＣＨＯＢを選択信号ＣＨＯとし、シフトレジスタユニットの動作シーケンス図は、図２０に示すとおりである。図２５又は図２６に示すシフトレジスタユニットは、逆方向走査時に、そのラッチ回路、伝達回路及びバッファ回路が当該シフトレジスタユニットの順方向走査時の場合と完全に同一であり、ここでは詳細に記載しない。
【０１２２】
図２５又は図２６に示すシフトレジスタユニットを用いて走査をする場合に、シフトレジスタユニットの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、シフトレジスタユニットの非動作状態時にＮＯＲゲートの入力端にロードされ、ＮＯＲゲートにおけるゲート容量に対して充放電を行われる。シフトレジスタユニットの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号も、シフトレジスタユニットの非動作状態時にＮＯＲゲートの入力端にロードされ、ＮＯＲゲートにおけるゲート容量に対して充放電を行われる。しかし、当該シフトレジスタユニットは、相補であり逆位相である２つのクロック信号により伝達ゲートの開閉を制御する必要が全くない。従って、従来のシフトレジスタユニットの非動作状態での電力損失に比較し、当該シフトレジスタユニットの非動作状態での無駄な電力損失が低下する。
（表示パネルに関する実施例１９、２０）
【０１２３】
本発明の実施例による表示パネルは、本発明の実施例によるシフトレジスタユニットを複数段含む。
【０１２４】
表示パネルにおけるシフトレジスタユニットが図９、図１０、図１３又は図１４に示すものである場合に、各段のシフトレジスタユニットの接続関係は、図２７又は図２８に示すとおりである。
【０１２５】
図２７に示す接続関係において、１段目シフトレジスタユニットＳＲ１以外のｍ段目シフトレジスタユニットＳＲｍが受信する順方向選択信号ＣＨＯＦは、ｍ−１段目シフトレジスタユニットＳＲｍ−１の伝達回路の中の第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端の信号Ｍｉｄ＿ＯＵＴである（ｍは、２以上であり、Ｎ以下である）。１段目シフトレジスタユニットＳＲ１が受信する順方向選択信号ＣＨＯＦは、初期起動信号ＳＴＶである。図２７に示す接続関係において、Ｎ段目シフトレジスタユニットＳＲＮ以外のｋ段目シフトレジスタユニットＳＲｋが受信する逆方向選択信号ＣＨＯＢは、ｋ＋１段目シフトレジスタユニットＳＲｋ＋１の伝達回路の中の第１ＮＡＮＤゲートＮａｎｄ１の１つの入力端の信号Ｍｉｄ＿ＯＵＴである（ｋは、１以上であり、Ｎ−１以下である）。Ｎ段目シフトレジスタユニットＳＲＮが受信する逆方向選択信号ＣＨＯＢも、初期起動信号ＳＴＶである。図２７において、ｐが奇数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１クロック信号ＣＬＫ１である。ｐが偶数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２である（ｐは、１以上であり、Ｎ以下である）。図２７における各シフトレジスタユニットが受信する電源信号ＶＤＤは、シフトレジスタユニットのアクティブデバイスに給電するためのものである。
【０１２６】
図２８に示す接続関係において、１段目シフトレジスタユニットＳＲ１以外のｍ段目シフトレジスタユニットＳＲｍが受信する順方向選択信号ＣＨＯＦは、ｍ−１段目シフトレジスタユニットＳＲｍ−１からの出力信号ＯＵＴ（ｍ−１）である（ｍは、２以上であり、Ｎ以下である）。１段目シフトレジスタユニットＳＲ１が受信する順方向選択信号ＣＨＯＦは、初期起動信号ＳＴＶである。図２８に示す接続関係において、Ｎ段目シフトレジスタユニットＳＲＮ以外のｋ段目シフトレジスタユニットＳＲｋが受信する逆方向選択信号ＣＨＯＢは、ｋ＋１段目シフトレジスタユニットＳＲｋ＋１からの出力信号ＯＵＴ（ｋ＋１）である（ｋは、１以上であり、Ｎ−１以下である）。Ｎ段目シフトレジスタユニットＳＲＮが受信する逆方向選択信号ＣＨＯＢも、初期起動信号ＳＴＶである。図２８において、ｐが奇数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第１クロック信号ＣＬＫ１である。ｐが偶数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第１クロック信号端ＣＬＫＩＮ１で受信するクロック信号は、第２クロック信号ＣＬＫ２である（ｐは、１以上であり、Ｎ以下である）。図２８における各シフトレジスタユニットが受信する電源信号ＶＤＤは、シフトレジスタユニットのアクティブデバイスに給電するためのものである。
（表示パネルに関する実施例２１、２２）
【０１２７】
表示パネルにおけるシフトレジスタユニットが図１７又は図１８に示すものである場合に、各段のシフトレジスタユニットの接続関係は、図２９又は図３０に示すとおりである。図２９に示す各段のシフトレジスタユニットの接続関係は、図２９に示す各段のシフトレジスタユニットが第２クロック信号端ＣＬＫＩＮ２をさらに含むという点のみで、図２７に示す各段のシフトレジスタユニットの接続関係と相違する。図２９では、ｐが奇数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、第２クロック信号ＣＬＫ２である。ｐが偶数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、第１クロック信号ＣＬＫ１である（ｐは、１以上であり、Ｎ以下である）。図３０に示す各段のシフトレジスタユニットの接続関係は、図３０に示す各段のシフトレジスタユニットが第２クロック信号端ＣＬＫＩＮ２をさらに含むという点のみで、図２８に示す各段のシフトレジスタユニットの接続関係と相違する。図３０では、ｐが奇数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、第２クロック信号ＣＬＫ２である。ｐが偶数である場合に、ｐ段目シフトレジスタユニットＳＲｐの第２クロック信号端ＣＬＫＩＮ２で受信するクロック信号は、第１クロック信号ＣＬＫ１である（ｐは、１以上であり、Ｎ以下である）。
（表示パネルに関する実施例２３、２４）
【０１２８】
表示パネルにおけるシフトレジスタユニットが図２１、図２２、図２３又は図２４に示すものである場合に、各段のシフトレジスタユニットの接続関係は、図３１に示すとおりである。図３１に示す各段のシフトレジスタユニットの接続関係は、図２８に示す各段のシフトレジスタユニットの接続関係と比べたところ、図２８に示す各段のシフトレジスタユニットの場合にイネーブル信号ＥＮの受信が必要であるのに対して、図３１に示す各段のシフトレジスタユニットの場合にイネーブル信号ＥＮを受信しなくてもよい。
【０１２９】
表示パネルにおけるシフトレジスタユニットが図２５又は図２６に示すものである場合に、各段のシフトレジスタユニットの接続関係は、図３２に示すとおりである。図３２に示す各段のシフトレジスタユニットの接続関係は、図２９に示す各段のシフトレジスタユニットの接続関係と比べたところ、図２９に示す各段のシフトレジスタユニットの場合にイネーブル信号ＥＮの受信が必要であるのに対して、図３２に示す各段のシフトレジスタユニットの場合にイネーブル信号ＥＮを受信しなくてもよい。
（表示装置に関する実施例２５）
【０１３０】
本発明の実施例は、本発明の実施例による表示パネルを含む表示装置をさらに提供する。
【０１３１】
当業者は、図面について、１つの好ましい実施例の模式図に過ぎず、図面におけるモジュール又はフローが必ずしも本発明の実施に必須なものではないことが理解できる。
【０１３２】
当業者は、実施例における装置のモジュールについて、実施例の記載に従い実施例の装置に配置してもよく、本実施例と異なる１つ又は複数の装置に対応的に変更して配置してもよいことが理解できる。上記実施例のモジュールは、１つのモジュールに合併されてもよく、さらに複数のサブモジュールに分けてもよい。
【０１３３】
上記の本発明の実施例の番号は、単に記載のためのものであり、実施例の優劣を示すものではない。
【０１３４】
明らかに、当業者は、本発明の精神と範囲を逸脱することなく、本発明に対して様々な変更や変形をすることができる。本発明のこれらの修正や変形が本発明の請求項及びその同等の技術の範囲内に含まれるものであれば、本発明は、これらの変更と変形を含むことを意図とする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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