(57)【特許請求の範囲】
【請求項１】
第１または第２導電型の基板（１）、および、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２）を有し、
セル領域には、
前記ドリフト層の上に形成された第２導電型のベース領域（３）と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（８）と、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、を有して構成されたトレンチゲート構造と、
前記ドリフト層の表面から前記ゲートトレンチよりも深い位置まで形成された複数のライン状のディープトレンチ（５ｃ）内に埋め込まれた第１層（５ａ）を有するディープ層（５）と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を備え、
前記ゲート電極への印加電圧を制御することで前記ゲートトレンチの側面に位置する前記ベース領域の表面部にチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す半導体素子が形成され、
前記セル領域の外周を囲む外周領域には、
前記ドリフト層のうち、該外周領域に形成された凹部（２０）により前記ソース領域および前記ベース領域が除去されて露出した部分に、前記ドリフト層の表面において前記セル領域を囲む複数の枠形状とされたライン状のガードリングトレンチ（２１ｃ）内に配置された、第２導電型不純物濃度が前記第１層と等しい第２導電型の第１ガードリング（２１ａ）を有してなるガードリング層（２１）が形成され、
ライン状とされた前記ディープトレンチと前記ガードリングトレンチの幅が等しくされていることを特徴とする半導体装置。
【請求項２】
ライン状とされる前記ディープ層の長手方向両端は前記ガードリング層から離間していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト層の表層部には、第２導電型不純物のイオン注入部分であり、前記ディープ層のうち前記半導体素子が形成された領域よりも前記外周領域側に位置している部分と前記外周領域のうち最も前記セル領域側に位置している前記ガードリング層とを連結する連結層（３０）が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記凹部の境界位置が前記連結層と重なっており、前記境界位置において前記凹部の底面が前記連結層によって構成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
複数の前記ディープトレンチの間隔と、複数の前記ガードリングトレンチの間隔が等しいことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
等間隔に並べられた複数の前記ガードリングトレンチ内に配置された第１ガードリングそれぞれと重なるように、第２導電型不純物のイオン注入部分によって形成された複数の第２導電型層（２１ｄ）が備えられ、前記ガードリング層が前記第１ガードリングと前記第２導電型層を有した構成とされ、複数の前記第２導電型層の間隔が前記セル領域から離れるに連れて広がっていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２導電型層は、前記連結層と同じ深さおよび同じ不純物濃度とされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ライン状とされる前記ディープ層の長手方向両端は前記ガードリング層に接続されており、該接続箇所において、前記ディープ層の幅と前記ガードリング層の幅が該接続箇所と異なる場所における前記ディープ層の幅と前記ガードリング層の幅よりも狭くされていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ディープトレンチは、＜１１−２０＞方向が長手方向とされていることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ディープトレンチの底部には、前記ディープ層の一部を構成するイオン注入部分によって形成された第２導電型の第２層（５ｂ）が形成され、
前記ガードリングトレンチの底部には、前記ガードリング層の一部を構成するイオン注入部分によって形成された第２導電型の第２ガードリング（２１ｂ）が形成されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
請求項１ないし１０のいずれか１つに記載の半導体装置の製造方法であって、
前記基板の主表面上にドリフト層を形成する工程と、
前記ドリフト層の上に前記ディープトレンチおよび前記ガードリングトレンチの形成予定領域が開口するマスク（４０）を配置したのち、該マスクを用いて前記ドリフト層をエッチングすることで、前記ディープトレンチおよび前記ガードリングトレンチを同時に形成する工程と、
前記ディープトレンチおよび前記ガードリングトレンチ内を埋め込むように、前記ドリフト層の上に第２導電型不純物層（４１）をエピタキシャル成長させる工程と、
前記ドリフト層の上に形成された前記第２導電型不純物層を除去しつつ表面を平坦化することで、前記ディープトレンチ内に前記第１層を形成すると共に前記ガードリングトレンチ内に前記第１ガードリングを形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディープ層およびガードリング層を有する半導体装置およびその製造方法に関し、特に炭化珪素（以下、ＳｉＣという）半導体装置に適用されて好適なものである。
【背景技術】
【０００２】
従来より、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。しかしながら、ＳｉＣの破壊電界強度が高いことから、ＳｉＣを用いたトレンチゲート構造のＭＯＳＦＥＴでは、トレンチ底部のゲート絶縁膜に高電界が掛かり、必要な寿命を満足させられない。このため、トレンチ底部の電界緩和が必要になる。
【０００３】
このようなトレンチ底部の電界緩和が行える構造として、トレンチ底部よりも深いｐ型ディープ層を備えた構造がある。このような構造とすることで、ＭＯＳＦＥＴのオフ時にトレンチ底部への電界の入り込みを抑制してトレンチ底部での電界集中を緩和でき、ゲート絶縁膜の破壊を防止することが可能となる。
【０００４】
ところが、ＳｉＣでは不純物が拡散し難いことから、イオン注入および不純物の熱拡散によって例えば１μｍを超える深さの深いｐ型ディープ層を形成することは困難である。
【０００５】
このため、非特許文献１に示されるように、深いｐ型ディープ層を形成する方法として、トレンチ内にｐ型層を埋め込むようにエピタキシャル成長させる埋込エピ技術が開発されている。このような埋込エピ技術を用いることで、イオン注入や不純物の熱拡散によらずに、例えば１μｍを超える深いｐ型ディープ層を形成することが可能となる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Materials Science Forum Vols.600-603(2009)pp171-174、Growth Mechanism and 2D Aluminum Dopant Distribution of Embedded Trench 4H-SiC Region、N.Sugiyama et. al.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｉＣ半導体装置では、セル領域にはｐ型ディープ層が設けられ、セル領域の外周を囲むように外周耐圧構造が構成される外周領域ではｐ型ガードリング層が形成される。これらｐ型ディープ層やｐ型ガードリング層を共に埋込エピ技術によって形成することができる。
【０００８】
しかしながら、深いｐ型ディープ層やｐ型ガードリング層の形成に埋込エピ技術を適用すると、形状異常や表面に凹凸が発生することが確認された。例えば、図１１（ａ）に示すように、トレンチＪ１の幅が異なっているために埋め込まれる領域が広がったり、図１１（ｂ）に示すようにライン状のトレンチＪ１が交差した部分において、形状異常や表面に凹凸が発生した。
【０００９】
このような凹凸が存在した状態で、その後のトレンチゲート形成工程に移行すると、所望のゲート形状を得ることができず、ゲート絶縁膜を通じてのリークが発生したり、トレンチ底部の電界緩和が十分に行えず、必要な寿命を満足させられなくなる。特に、ｐ型ディープ層とｐ型ガードリング層とを両方共に形成する場合には、それぞれで設計されることから、表面の形状異常や凹凸の発生が起こり易い。
【００１０】
一方、表面の凹凸を無くすために、研削や研磨によって表面を平坦化する方法もあるが、ＳｉＣは硬いことから、制御性良く加工することが困難である。したがって、埋込エピが行われるトレンチのパターンを工夫してｐ型ディープ層の表面の平坦化を実現することが必要である。
【００１１】
なお、ここでは半導体材料としてＳｉＣを用いる場合について説明しているが、ＳｉＣ以外の半導体材料、例えばＳｉ（シリコン）やＧａＮ（窒化珪素）などが用いられる場合についても、ｐ型ディープ層を埋込エピ技術で形成する場合には同様のことが言える。
【００１２】
本発明は上記点に鑑みて、ディープ層およびガードリング層の表面の平坦化が行え、ゲート絶縁膜を通じてのリークを抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、請求項１に記載の発明では、セル領域には、ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、ベース領域の上に形成され、ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、ソース領域の表面からベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（８）と、ゲート絶縁膜の上に形成されたゲート電極（９）と、を有して構成されたトレンチゲート構造と、ドリフト層の表面からゲートトレンチよりも深い位置まで形成された複数のライン状のディープトレンチ（５ｃ）内に埋め込まれた第１層（５ａ）を有するディープ層（５）と、ソース領域およびベース領域に電気的に接続されたソース電極（１１）と、基板の裏面側に形成されたドレイン電極（１２）と、を備え、ゲート電極への印加電圧を制御することでゲートトレンチの側面に位置するベース領域の表面部にチャネル領域を形成し、ソース領域およびドリフト層を介して、ソース電極およびドレイン電極の間に電流を流す半導体素子が形成される。また、セル領域の外周を囲む外周領域には、ドリフト層のうち、該外周領域に形成された凹部（２０）によりソース領域およびベース領域が除去されて露出した部分に、ドリフト層の表面においてセル領域を囲む複数の枠形状とされたライン状のガードリングトレンチ（２１ｃ）内に配置された、第２導電型不純物濃度が第１層と等しい第２導電型の第１ガードリング（２１ａ）を有してなるガードリング層（２１）が形成される。そして、ライン状とされたディープトレンチとガードリングトレンチの幅が等しくされていることを特徴としている。
【００１４】
このように、ディープ層やガードリング層を形成するためのディープトレンチやガードリングトレンチを同じ幅で形成している。このため、埋込エピによって各トレンチを埋め込んだときの第２導電型層の表面の形状異常や凹凸の発生を抑制できる。そして、第２導電型層の表面を凹凸が無い平坦な形状にできることから、その後の工程においても、表面が平坦な状態からの加工となり、トレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。したがって、ゲート絶縁膜を通じてのリークの発生を抑制できる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図である。
【図２】図１のII-II断面図である。
【図３】図１および図２に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】図４に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図６】図５に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図である。
【図８】図７のVIII−VIII断面図である。
【図９】本発明の第３実施形態にかかるＳｉＣ半導体装置の上面レイアウトを示す図である。
【図１０】図９中の一点鎖線で囲んだ部分の拡大図である。
【図１１】トレンチＪ１を埋込エピ技術で埋め込んだときに表面に凹みが発生するレイアウトの一例を示した図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。ここではトレンチゲート構造のＭＯＳＦＥＴとして反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１９】
図１に示すＳｉＣ半導体装置は、半導体素子としてトレンチゲート構造のＭＯＳＦＥＴが形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域（終端構造領域）とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
【００２０】
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１を用いて形成され、ｎ+型基板１の主表面上にＳｉＣからなるｎ型ドリフト層２とｐ型ベース領域３、および、ｎ+型ソース領域４が順にエピタキシャル成長させられている。
【００２１】
ｎ+型基板１は、ｎ型不純物濃度が例えば６．０×１０18／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ型ドリフト層２は、下層部２ａと上層部２ｂとでｎ型不純物濃度が変えられている。下層部２ａは、例えば１．０×１０16／ｃｍ3で厚さ９μｍ、上層部２ｂは下層部よりも高濃度とされることで電流を広範囲に分散させる分散層として機能し、例えば２．０〜３．０×１０16／ｃｍ3で厚さ１．９μｍとされている。
【００２２】
また、ｐ型ベース領域３は、チャネル領域が形成されるチャネルエピ層を構成するもので、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3、厚さ０．５μｍ程度で構成されている。ｎ+型ソース領域４は、ｎ型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば８．０×１０18／ｃｍ3、厚さ０．４μｍ程度で構成されている。
【００２３】
セル領域では、半導体基板の表面側においてｐ型ベース領域３およびｎ+型ソース領域４が残されており、外周領域では、これらｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するように凹部２０が形成され、メサ構造とされている。
【００２４】
また、セル領域では、ｎ型ドリフト層２のうちの上層部２ｂを貫通して下層部２ａに達するように、ｐ型ベース領域３の底面から伸びるｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ型ドリフト層２に形成されたライン状のトレンチ（ディープトレンチ）５ｃ内に埋め込まれるように形成された上部ディープ層（第１層）５ａと、トレンチ５ｃの底面に対してｐ型不純物がイオン注入されて形成された下部ディープ層（第２層）５ｂとを有して構成されている。ｐ型ディープ層５の延設方向については任意であるが、＜１１−２０＞方向に延びており、トレンチ５ｃのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
【００２５】
ｐ型ディープ層５は、図１に示すように、複数本が等間隔にストライプ状に配置されており、各ｐ型ディープ層５のうちの上部ディープ層５ａの幅Ｗ１は一定とされている。また、図１に示すように、各ディープ層５における長手方向の両端では、ｐ型ディープ層５の上面形状が丸められている。
【００２６】
上部ディープ層５ａは、ｐ型不純物濃度が例えば６．０×１０17／ｃｍ3、幅０．７μｍ、厚さ（深さ）１．６μｍ程度で構成されている。下部ディープ層５ｂは、ｐ型不純物濃度が上部ディープ層５ａより低くされ、例えば１．０〜３．０×１０17／ｃｍ3、厚さ（深さ）０．９μｍ程度で構成されている。下部ディープｐ層５ｂは、上部ディープｐ層より不純物濃度を低くすることにより、ディープｐ層５の角部の電界集中を緩和でき、より高耐圧化が可能となる。これら上部ディープ層５ａおよび下部ディープ層５ｂを含むｐ型ディープ層５は、図１に示すようにセル領域の一端から他端に渡って形成されている。そして、後述するトレンチゲート構造と同方向を長手方向として延設されているが、トレンチゲート構造の両端よりも更にセル領域の外側まで延設されたレイアウトとされている。
【００２７】
なお、図２では、下部ディープ層５ｂの幅は、上部ディープ層５ａよりも若干広く示してある。これは、イオン注入および熱拡散によってｐ型不純物が若干広がるためであるが、Ｓｉなどと比較すると広がりは小さく、下部ディープ層５ｂと上部ディープ層５ａの幅はあまり変わらない。
【００２８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本が平行に等間隔で並べられることでストライプ状とされている。
【００２９】
また、各ゲートトレンチ６の間や全ゲートトレンチ６を挟んだ両側、つまりセル領域においてｐ型ディープ層５が形成された位置と対応する位置に、ゲートトレンチ６と同方向を延設方向とするトレンチ７が形成されている。トレンチ７は、ゲートトレンチ６の間などに配置されているため、複数本がストライプ状にレイアウトされている。このトレンチ７は、ｎ+型ソース領域４を貫通してｐ型ベース領域３に達するように形成されている。さらに、トレンチ７の底部において、ｐ型ベース領域３にはｐ型不純物が注入されることによってｐ+型コンタクト領域３ａが形成されている。
【００３０】
さらに、ゲートトレンチ６の内壁面はゲート絶縁膜８にて覆われている。ゲート絶縁膜８は、例えばゲートトレンチ６の内壁面を熱酸化した熱酸化膜などによって構成されており、ゲート絶縁膜８の厚みはゲートトレンチ６の側面側と底部側共に例えば７５ｎｍ程度となっている。図１および図２では、ゲートトレンチ６の底部および長手方向両端においてゲート絶縁膜８の角部が角張った形状となっているが、予めゲートトレンチ６を丸め処理しておくことで丸まった形状となるようにもできる。
【００３１】
そして、このゲート絶縁膜８の表面において、ゲートトレンチ６を埋め込むようにゲート電極９が形成されている。ゲート電極９は、例えば不純物がドープされたＰｏｌｙ−Ｓｉによって構成されている。
【００３２】
また、ｎ+型ソース領域４およびｐ+型コンタクト領域３ａの表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域３ａ）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４やｐ+型コンタクト領域３ａを介してｐ型ベース領域３と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００３３】
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。そして、基板表面側にパッシベーション膜１３が形成されており、パッシベーション膜１３に設けられた開口部より、ソース電極１１やゲート配線の一部が露出させられており、この露出部分をパッドとして外部との電気的接続が図れるようにされている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。
【００３４】
一方、外周領域では、上記したように、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するように凹部２０が形成されることでメサ構造とされている。このため、セル領域から離れた位置ではｐ型ベース領域３が除去され、ｎ型ドリフト層２が露出させられている。
【００３５】
また、凹部２０の下方に位置するｎ型ドリフト層２の表層部には、セル領域を囲むように、複数本（図１中では４本記載してある）のｐ型ガードリング層２１が備えられている。ｐ型ガードリング層２１は、トレンチ（ガードリングトレンチ）２１ｃ内に埋め込まれた上部ガードリング２１ａとその底部に形成された下部ガードリング２１ｂとを備えた構造となっている。ｐ型ガードリング層２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされており、トレンチ２１ｃの上面形状がセル領域を囲む枠形状のライン状とされている点において、ライン状に形成されたトレンチ５ｃと異なっているが、他は同様である。すなわち、上部ガードリング２１ａは上部ディープ層５ａと同様の幅、同様の厚さ（深さ）とされ、下部ガードリング２１ｂは下部ディープ層５ｂと同様の幅、同様の厚さ（深さ）とされている。また、各ｐ型ガードリング層２１の間隔については、等間隔であっても良いが、より内周側、つまりセル領域側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング層２１の間隔がセル領域側で狭く外周側になるほど広くされている。
【００３６】
さらに、セル領域のうち外周領域の近傍から外周領域にかけて、ｎ型ドリフト層２の表層部には、例えば１．０×１０18／ｃｍ3、厚さ（深さ）０．９μｍ程度のｐ+型連結層３０が形成されている。ｐ+型連結層３０は、セル領域のうち外周領域側に位置しているｐ型ディープ層５、より詳しくはｐ型ディープ層５のうち全ゲートトレンチ６よりも外周領域側に位置しているものとｐ型ガードリング層２１のうちの最もセル領域側に位置しているものとを連結する。これにより、凹部２０の境界位置（メサ構造の境界位置）がｐ+型連結層３０と重なり、この境界位置において凹部２０の底面がｎ型ドリフト層２の表面ではなくｐ+型連結層３０によって構成された構造とされ、かつ、ｐ型ガードリング層２１のうちのセル領域側の部分がソース電位に固定されている。
【００３７】
そして、図示していないが、必要に応じてｐ型ガードリング層２１よりも外周にＥＱＲ構造が備えられることにより、セル領域を囲む外周耐圧構造が備えられた外周領域が構成されている。
【００３８】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極９への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ+型ソース領域４およびｎ型ドリフト層２を介して、ソース電極１１およびドレイン電極１２の間に電流を流す。
【００３９】
そして、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜８の破壊が防止される。また、外周領域では、ｐ型ガードリング層２１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、外周領域においても所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。
【００４０】
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図３〜図６を参照して説明する。
【００４１】
〔図３（ａ）に示す工程〕
まず、半導体基板として、ｎ型不純物濃度が例えば６．０×１０18／ｃｍ3とされ、厚さが３００μｍのＳｉＣからなるｎ+型基板１を用意する。このｎ+型基板１の主表面上に、例えばｎ型不純物濃度が１．０×１０16／ｃｍ3で厚さ９μｍのＳｉＣからなる下層部２ａをエピタキシャル成長させる。
【００４２】
〔図３（ｂ）に示す工程〕
次に、下層部２ａの表面上に、下層部２ａよりも高濃度、例えばｎ型不純物濃度が２．０〜３．０×１０16／ｃｍ3で厚さ２．４μｍのＳｉＣからなる上層部２ｂをエピタキシャル成長させる。
【００４３】
〔図３（ｃ）に示す工程〕
上層部２ｂの上に例えば２μｍ程度の膜厚の酸化膜４０を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４０をパターニングして酸化膜４０のうちのｐ型ディープ層５のトレンチ５ｃおよびｐ型ガードリング層２１のトレンチ２１ｃの形成予定領域を開口させる。そして、パターニング後の酸化膜４０をマスクとして用いて、上層部２ａをＲＩＥ（Reactive Ion Etching）などによって異方性エッチングし、例えば幅０．７μｍ、深さ２．１μｍのトレンチ５ｃ、２１ｃを形成する。
【００４４】
〔図３（ｄ）に示す工程〕
酸化膜４０をマスクとしたままＡｌなどのｐ型不純物のイオン注入を深さ方向において多段階に行ったのち熱処理することで、ｐ型不純物濃度が例えば１．５〜２．０×１０17／ｃｍ3、厚さ（深さ）０．９μｍ程度の下部ディープ層５ｂおよび下部ガードリング２１ｂを形成する。
【００４５】
〔図３（ｅ）に示す工程〕
酸化膜４０を除去した後、ｐ型不純物濃度が例えば６．０×１０17／ｃｍ3のｐ型層４１を成膜する。このとき、埋込エピにより、トレンチ５ｃ、２１ｃ内にもｐ型層４１が埋め込まれることになるが、トレンチ５ｃ、２１ｃを同じ幅で形成していることから、ｐ型層４１の表面に形状異常が発生したり凹凸が発生することを抑制できる。したがって、ｐ型層４１の表面は凹凸が無い平坦な形状となる。
【００４６】
〔図４（ａ）に示す工程〕
ドライエッチングによってｐ型層４１のうち上層部２ｂの表面より上に形成された部分がなくなるようにエッチバックする。具体的には、上層部２ｂが１．９μｍ程度残るようにオーバエッチングを行う。これにより、上部ディープ層５ａや上部ガードリング２１ａが形成される。このとき、上記したように、ｐ型層４１の表面が凹凸の無い平坦な形状となっていることから、上部ディープ層５ａや上部ガードリング２１ａおよびｎ型ドリフト層２の表面は平坦な状態となる。したがって、この後にトレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。
【００４７】
〔図４（ｂ）に示す工程〕
上部ディープ層５ａや上部ガードリング２１ａおよび上層部２ｂの上にマスクとして例えば酸化膜４２を成膜したのち、フォトエッチング工程を経て、酸化膜４２をパターニングし、ｐ+型連結層３０の形成予定領域において開口させる。そして、酸化膜４２をマスクとしてＡｌなどのｐ型不純物のイオン注入を行うことで、ｐ型不純物濃度が例えば１．０×１０18／ｃｍ3、厚さ（深さ）０．９μｍ程度のｐ+型連結層３０を形成する。
【００４８】
〔図４（ｃ）に示す工程〕
酸化膜４２を除去した後、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3、厚さ０．５μｍ程度のｐ型ベース領域３と、表層部におけるｎ型不純物濃度が例えば８．０×１０18／ｃｍ3、厚さ０．４μｍ程度のｎ+型ソース領域４を連続してエピタキシャル成長させる。
【００４９】
〔図４（ｄ）に示す工程〕
ｎ+型ソース領域４の上にマスクとして例えば酸化膜４３を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４３をパターニングして酸化膜４３のうちのゲートトレンチ６および凹部２０の形成予定領域を開口させる。そして、パターニング後の酸化膜４３をマスクとして用いて、ｎ+型ソース領域４やｐ型ベース領域３およびｎ型ドリフト層２の一部をＲＩＥなどによって異方性エッチングし、ゲートトレンチ６および凹部２０を同時に形成する。
【００５０】
〔図５（ａ）に示す工程〕
酸化膜４３を除去した後、ゲートトレンチ６および凹部２０内を含めてｎ+型ソース領域４の上に再びマスクとして例えば酸化膜４４を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４４をパターニングして酸化膜４４のうちのトレンチ７の形成予定領域を開口させる。そして、パターニング後の酸化膜４４をマスクとして用いて、ｎ+型ソース領域４やｐ型ベース領域３の一部をＲＩＥなどによって異方性エッチングし、トレンチ７を形成する。
【００５１】
さらに、酸化膜４４をマスクとしたままＡｌなどのｐ型不純物のイオン注入を深さ方向において多段階に行ったのち熱処理することで、ｐ+型コンタクト領域３ａを形成する。
【００５２】
〔図５（ｂ）に示す工程〕
例えば熱酸化工程を行うことによって、熱酸化膜により構成されるゲート絶縁膜８によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。
【００５３】
〔図５（ｃ）に示す工程〕
ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極９を形成する。
【００５４】
〔図５（ｄ）に示す工程〕
ゲート電極９およびゲート絶縁膜８の表面上にマスクとして例えば酸化膜４５を成膜する。続いて、図示しないマスクを用いたフォトエッチング工程を経て、酸化膜４５をパターニングして酸化膜４５のうちのトレンチ７と対応する領域を開口させる。そして、パターニング後の酸化膜４５をマスクとして用いて、トレンチ７内に残っていたＰｏｌｙ−Ｓｉを除去する。
【００５５】
〔図６（ａ）に示す工程〕
ゲート電極９およびゲート絶縁膜８の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。
【００５６】
〔図６（ｂ）に示す工程〕
層間絶縁膜１０の表面上にマスクとして例えばレジスト４６を成膜する。続いて、図示しないマスクを用いたフォト工程を経て、レジスト４６を露光してレジスト４６のうちのトレンチ７と対応する領域を開口させる。そして、パターニング後のレジスト４６をマスクとして用いて、トレンチ７内に形成されている層間絶縁膜１０およびゲート絶縁膜８を除去する。
【００５７】
〔図６（ｃ）に示す工程〕
トレンチ７内を含めて、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極１１およびゲート配線を形成する。なお、本図とは異なる断面において各セルのゲート電極９に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲート配線とゲート電極９との電気的接続が行われるようになっている。
【００５８】
〔図６（ｄ）に示す工程〕
基板表面側の全面にパッシベーション膜１３を成膜したのち、パターニングして開口部を設け、部分的にソース電極１１やゲート配線を露出させる。
【００５９】
この後の工程については図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、本実施形態にかかるＳｉＣ半導体装置が完成する。
【００６０】
以上説明したように、本実施形態では、ｐ型ディープ層５やｐ型ガードリング層２１を形成するためのトレンチ５ｃ、２１ｃを同じ幅で形成している。このため、埋込エピによってトレンチ５ｃ、２１ｃを埋め込んだときのｐ型層４１の表面の形状異常や凹凸の発生を抑制できる。そして、ｐ型層４１の表面を凹凸が無い平坦な形状にできることから、その後の工程においても、表面が平坦な状態からの加工となり、トレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。
【００６１】
したがって、ゲート絶縁膜８を通じてのリークの発生を抑制できると共に、トレンチ底部の電界緩和を的確に行うことが可能となって、必要な寿命を満足させることが可能となる。
【００６２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ガードリング層２１の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６３】
上記第１実施形態では、ｐ型ガードリング層２１の間隔がセル領域側で狭く外周側になるほど広くしてあり、上部ディープ層５ａおよび下部ディープ層５ｂの間隔をそのように設定してある。これに対して、図７および図８に示すように、本実施形態では、上部ディープ層５ａおよび下部ディープ層５ｂの間隔については一定とし、ｐ型ガードリング層２１の一部としてｐ+型不純物層２１ｄを設けることで、同様の構造を構成している。すなわち、各上部ディープ層５ａと重なるようにｎ型ドリフト層２の表層部にｐ+型不純物層２１ｄを備え、ｐ+型不純物層２１ｄの間隔がセル領域側で狭く外周側になるほど広くなるようにしている。このようなｐ+型不純物層２１ｄは、ｐ型不純物をイオン注入することによって形成され、同じ深さ同じ不純物濃度とされている。例えば、ｐ+型不純物層２１ｄをｐ+型連結層３０と同時に形成することが可能である。ｐ+型不純物層２１ｄをｐ+型連結層３０と同時に形成することで、ｐ+型不純物層２１ｄの形成のみに必要な工程を追加することなくｐ+型不純物層２１ｄを形成できる。
【００６４】
このように、トレンチ２１ｃ内に形成される上部ガードリング２１ａやトレンチ２１ｃの底部に形成される下部ガードリング２１ｃではなく、イオン注入によって別途形成できるｐ+型不純物層２１ｄによってｐ型ガードリング層２１の間隔を調整できる。そして、このようにすれば、トレンチ２１ｃの間隔については一定にし、トレンチ５の間隔と等しくすることができる。
【００６５】
例えば、第１実施形態のようにトレンチ２１ｃの間隔が異なっている場合、トレンチ５ｃが形成されたセル領域とトレンチ２１ｃが形成された外周領域との間においてトレンチ形成面積に疎密が発生する。このため、埋め込まれるｐ型層４１に凹みが発生する可能性がある。しかしながら、本実施形態のようにすれば、トレンチ２１ｃの間隔を一定としてトレンチ５ｃの間隔と等しくできることから、セル領域と外周領域とでトレンチ形成面積の疎密を抑制できる。したがって、トレンチ５ｃ、２１ｃに埋め込まれるｐ型層４１に凹みが発生することをより抑制することが可能となる。
【００６６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｐ型ディープ層５とｐ型ガードリング層２１とを接続するようにしたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態のレイアウトに対して本実施形態の構成を適用する場合を例に挙げて説明するが、第２実施形態のレイアウトに対しても同様のことが言える。
【００６７】
図９に示すように、本実施形態では、ｐ型ディープ層５の長手方向両端がｐ型ガードリング層２１に接続されるようにしている。ただし、ｐ型ディープ層５とｐ型ガードリング層２１との接続箇所において、埋め込まれる領域が広がらないようにする必要がある。このため、本実施形態では、図１０に示すように、ｐ型ディープ層５の長手方向両端がそれよりもセル領域側よりも幅狭となるようにしてある。同様に、ｐ型ガードリング層２１のうちのｐ型ディープ層５との接続箇所が接続箇所ではない場所よりも幅狭となるようにしてある。
【００６８】
このような構成とすることで、ｐ型ディープ層５とｐ型ガードリング層２１とが接続される構造においても、第１実施形態と同様の効果を得ることができる。
【００６９】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７０】
（１）例えば、上記各実施形態では、ｐ型ディープ層５を上部ディープ層５ａと下部ディープ層５ｂにより構成する場合について説明したが、ｐ型ディープ層５を上部ディープ層５ａのみで構成しても良い。その場合、電界の入り込みを抑制するために、下層部２ａと比べて高不純物濃度とされた上層部２ｂよりもｐ型ディープ層５が深い位置まで形成されているのが好ましいことから、トレンチ５ｃが上層部２ｂを貫通するように形成すると良い。
【００７１】
（２）上記各実施形態では、ｐ型ベース領域３をソース電極１１と接続するために、トレンチ７を形成してソース電極１１が直接ｐ型ベース領域５と接するような構造とした。しかしながら、このような構成も一例を示したに過ぎず、例えばｐ型不純物のイオン注入等によって、ｎ+型ソース領域４を貫通してｐ型ベース領域３に達するようにｐ+型コンタクト領域３ａを形成しても良い。
【００７２】
（３）上記各実施形態では、ｐ型ベース領域３の上にｎ+型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ+型ソース領域４を形成しても良い。
【００７３】
（４）上記第１、第２実施形態では、ｐ型ディープ層５のうちの長手方向両端が丸まった形状である場合について説明したが、先端が尖った三角形状、先端が平面とされた四角形状であっても良い。三角形状とする場合、ｐ型ディープ層５の延設方向が＜１１−２０＞方向であると、ＳｉＣのような六方晶においては、三角形状とされる先端の２辺を構成する壁面の面方位が共に等価な（１−１００）面となり易い。したがって、等価な面それぞれでの埋込エピ時の成長が等しくなり、均一な膜質にできると共に埋込不良の抑制効果も得られる。
【００７４】
（５）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。さらに、上記説明では、トレンチゲート構造の半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【００７５】
（６）上記各実施形態では、ＳｉＣで構成される半導体装置を例に挙げて説明したが、他の半導体材料、例えばＳｉやＧａＮなどで構成される半導体装置についても、本発明を適用することができる。
【００７６】
（７）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００７７】
１    ｎ+型基板
２    ｎ型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ型ディープ層
６    ゲートトレンチ
８    ゲート絶縁膜
９    ゲート電極
１１  ソース電極
１２  ドレイン電極
２１  ｐ型ガードリング層
【図１】
0006409681.tif 000002
【図２】
0006409681.tif 000003
【図３】
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【図４】
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【図５】
0006409681.tif 000006
【図６】
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【図７】
0006409681.tif 000008
【図８】
0006409681.tif 000009
【図９】
0006409681.tif 000010
【図１０】
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【図１１】
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