(57)【特許請求の範囲】
【請求項１】
第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた第１導電形の第１半導体領域と、
第１部分と、
下端が、前記第１部分の下端よりも下方に位置する第２部分と、
を有し、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間に設けられた第１導電形の第６半導体領域であって、前記第６半導体領域における第１導電形の不純物濃度は前記第１半導体領域における第１導電形の不純物濃度よりも高く、前記第６半導体領域は、
前記第１半導体領域と前記第１部分との間に設けられた第３部分と、
前記第１半導体領域と前記第２部分との間に設けられた第４部分と、
を有し、前記第３部分における第１導電形の不純物濃度は前記第４部分における第１導電形の不純物濃度よりも高い、前記第６半導体領域と、
前記第１部分の上に設けられた第１導電形の第３半導体領域と、
前記第２部分の上に設けられ、前記第２半導体領域よりも第２導電形の不純物濃度が高い第２導電形の第４半導体領域と、
ゲート電極と、
前記第２半導体領域と前記ゲート電極との間に設けられたゲート絶縁層と、
を備えた半導体装置。
【請求項２】
前記第３部分の、前記第１半導体領域から前記第２半導体領域に向かう第１方向における厚みは、前記第４部分の前記第１方向における厚みよりも厚い請求項１記載の半導体装置。
【請求項３】
前記第２部分における第２導電形の不純物濃度は、前記第１部分における第２導電形の不純物濃度よりも高い請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)や、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、内部に寄生トランジスタを有する。寄生トランジスタが動作すると半導体装置が破壊される場合があるため、寄生トランジスタは、動作し難いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−５６４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、寄生トランジスタの動作を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第２導電形の第５半導体領域と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第６半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、ゲート電極と、ゲート絶縁層と、を有する。
前記第１半導体領域は、前記第５半導体領域の上に設けられている。
前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第２半導体領域は、第１部分と、第２部分と、を有する。前記第２部分の下端は、前記第１部分の下端よりも下方に位置している。
前記第６半導体領域は、前記第１半導体領域と前記第２半導体領域との間に設けられている。前記第６半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高い。前記第６半導体領域は、前記第１半導体領域と前記第１部分との間に設けられた第３部分と、前記第１半導体領域と前記第２部分との間に設けられた第４部分と、を有する。前記第３部分における第１導電形の不純物濃度は、前記第４部分における第１導電形の不純物濃度よりも高い。
前記第３半導体領域は、前記第１部分の上に設けられている。
前記第４半導体領域は、前記第２部分の上に設けられている。前記第４半導体領域の第２導電形の不純物濃度は、前記第２半導体領域よりも高い。
前記ゲート絶縁層は、前記第２半導体領域と前記ゲート電極との間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図３】実施形態に係る半導体装置の製造工程を表す工程斜視断面図である。
【図４】実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。
【図５】実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
【図６】（ａ）図５のＡ−Ａ’断面を含む斜視断面図である。（ｂ）図５のＢ−Ｂ’断面を含む斜視断面図である。
【図７】実施形態の第３変形例に係る半導体装置の一部を表す斜視断面図である。
【図８】実施形態の第４変形例に係る半導体装置の一部を表す平面図である。
【図９】図８のＡ−Ａ’断面を含む斜視断面図である。
【図１０】実施形態の第５変形例に係る半導体装置の一部を表す斜視断面図である。
【図１１】実施形態の第６変形例に係る半導体装置の一部を表す斜視断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であって相互に直交する２方向をＸ方向及びＹ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に係る半導体装置１００の一部を表す斜視断面図である。
半導体装置１００は、ＭＯＳＦＥＴである。
図１に表すように、半導体装置１００は、ｎ＋形（第１導電形）ドレイン領域７、ｎ−形半導体領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４（第４半導体領域）、ゲート電極１０、ゲート絶縁層１１、ドレイン電極３１、およびソース電極３２を有する。
【０００９】
ドレイン電極３１は、半導体装置１００の下面に設けられている。
ｎ＋形ドレイン領域７は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域７の上に設けられている。
ｐ形ベース領域２は、ｎ−形半導体領域１の上に設けられている。ｐ形ベース領域２は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１０】
ｐ形ベース領域２は、第１部分２ａと、第２部分２ｂと、を有する。
第２部分２ｂの下端は、第１部分２ａの下端よりも、下方に位置している。換言すると、第２部分２ｂの下端とソース電極３２との間のＺ方向における距離は、第１部分２ａの下端とソース電極３２との間のＺ方向における距離よりも長い。また、ｎ−形半導体領域１と第２部分２ｂとの間のｐｎ接合面は、ｎ−形半導体領域１と第１部分２ａとの間のｐｎ接合面よりも、下方に位置している。
【００１１】
第２部分２ｂにおけるｐ形不純物濃度は、例えば、第１部分２ａにおけるｐ形不純物濃度と等しい。あるいは、第２部分２ｂにおけるｐ形不純物濃度が、第１部分２ａにおけるｐ形不純物濃度よりも高くてもよい。
【００１２】
ｎ＋形ソース領域３は、第１部分２ａの上に設けられている。
ｐ＋形コンタクト領域４は、第２部分２ｂの上に設けられている。
図１に表す例では、第１部分２ａと第２部分２ｂが、Ｙ方向において交互に設けられている。このため、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４も同様に、Ｙ方向において交互に設けられている。
【００１３】
ゲート電極１０は、Ｘ方向においてｐ形ベース領域２と並んでいる。ゲート電極１０とｐ形ベース領域２との間には、ゲート絶縁層１１が設けられている。ゲート電極１０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
【００１４】
ソース電極３２は、半導体装置１００の上面に設けられ、ゲート電極１０、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４の上に位置している。ソース電極３２は、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と電気的に接続されている。また、ソース電極３２とゲート電極１０との間には、ゲート絶縁層１１が設けられ、これらの電極は電気的に分離されている。
【００１５】
ここで、半導体装置１００の動作について説明する。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、ｐ形ベース領域２のゲート絶縁層１１近傍の領域にチャネル（反転層）が形成される。
その後、ゲート電極１０に印加される電圧が閾値未満になると、チャネルが消失し、半導体装置がオン状態からオフ状態に切り替わる。このとき、半導体装置１００が接続された電気回路におけるインダクタンス成分により、ソース電極３２に対してドレイン電極３１にサージ電圧が発生する。ドレイン電極３１に一時的に大きな電圧が加わることで、ゲート絶縁層１１の下端近傍などの電界強度が高い部分で、インパクトイオン化が発生する。インパクトイオン化によって発生した電子は、ｎ−形半導体領域１およびｎ＋形ドレイン領域７を通ってドレイン電極３１から排出され、正孔は、ｐ＋形コンタクト領域４を通ってソース電極３２から排出される。
【００１６】
次に、各構成要素の材料の一例を説明する。
ｎ＋形ドレイン領域７、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、およびｐ＋形コンタクト領域４は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物としては、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極３１およびソース電極３２は、アルミニウムやニッケルなどの金属を含む。
【００１７】
次に、実施形態に係る半導体装置１００の製造方法の一例を説明する。
図２および図３は、実施形態に係る半導体装置１００の製造工程を表す工程斜視断面図である。
【００１８】
まず、ｎ＋形半導体層７ａと、ｎ−形半導体層１ａと、を有する半導体基板を用意する。次に、ｎ−形半導体層１ａの表面にｐ形不純物をイオン注入し、ｐ形ベース領域２を形成する。このとき、ｐ形ベース領域２の一部の下端が、他の一部の下端よりも下方に位置するように、ｐ形ベース領域２を形成する。これにより、図２（ａ）に表すように、第１部分２ａおよび第２部分２ｂを有するｐ形ベース領域２が形成される。
【００１９】
このようなｐ形ベース領域２は、例えば、ｎ−形半導体層１ａの表面の一部に対して、他の部分よりも深くにｐ形不純物をイオン注入することで、形成される。
あるいは、ｎ−形半導体層１ａの表面の一部に、他の部分よりも多量のｐ形不純物をイオン注入することで、ｐ形ベース領域２を形成してもよい。多量のｐ形不純物がイオン注入された領域では、ｐ形不純物がより下方まで拡散するためである。この方法でｐ形ベース領域２を形成した場合、第２部分２ｂにおけるｐ形不純物濃度は、第１部分２ａにおけるｐ形不純物濃度よりも高くなる。
【００２０】
次に、ｐ形ベース領域２を貫通し、ｎ−形半導体層１ａに達する複数のトレンチを形成する。続いて、熱酸化を行うことで、トレンチの内壁およびｐ形ベース領域２の上面に絶縁層ＩＬ１を形成する。続いて、絶縁層ＩＬ１の上に導電層を形成する。この導電層をエッチバックすることで、図２（ｂ）に表すように、各トレンチの内部にゲート電極１０が形成される。
【００２１】
次に、第１部分２ａの表面にｎ形不純物をイオン注入し、第２部分２ｂの表面にｐ形不純物をイオン注入する。これにより、図３（ａ）に表すように、第１部分２ａの上にｎ＋形ソース領域３が形成され、第２部分２ｂの上にｐ＋形コンタクト領域４が形成される。
【００２２】
次に、絶縁層ＩＬ１の上に、ゲート電極１０を覆う絶縁層ＩＬ２を形成する。続いて、絶縁層ＩＬ１およびＩＬ２をパターニングすることで、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４を露出させる。続いて、パターニングされた絶縁層ＩＬ１およびＩＬ２を覆う金属層を形成する。この金属層をパターニングすることで、図３（ｂ）に表すように、ソース電極３２が形成される。
【００２３】
次に、ｎ＋形半導体層７ａが所定の厚みになるまで、ｎ＋形半導体層７ａの裏面を研削する。その後、ｎ＋形半導体層７ａの裏面にドレイン電極３１を形成することで、図１に表す半導体装置１００が得られる。
【００２４】
ここで、本実施形態による作用および効果について説明する。
本実施形態に係る半導体装置では、ｐ形ベース領域２が、第１部分２ａおよび第２部分２ｂを有する。そして、ｐ＋形コンタクト領域４の下に位置する第２部分２ｂの下端が、ｎ＋形ソース領域３の下に位置する第１部分２ａの下端よりも、下方に位置している。
半導体装置がこのような構造を有する場合、ゲート絶縁層１１の下端近傍のインパクトイオン化によって発生した正孔は、ｐ形ベース領域２に向かって流れる際に、第１部分２ａの下端よりも第２部分２ｂの下端に向けて引き寄せられる。正孔が第２部分２ｂに引き寄せられることで、第２部分２ｂを通ってｐ＋形コンタクト領域４に流れる正孔の量を増加させ、第１部分２ａを通ってｐ＋形コンタクト領域４に流れる正孔の量を減少させることができる。ｎ＋形ソース領域３の下に位置する第１部分２ａを流れる正孔の量を減少させることで、第１部分２ａにおける電圧の上昇を抑制することができる。
このため、本実施形態によれば、ｎ−形半導体領域１、ｐ形ベース領域２（第１部分２ａ）、およびｎ＋形ソース領域３から構成される寄生ｎｐｎトランジスタの動作を抑制し、半導体装置の破壊耐量を向上させることが可能となる。
【００２５】
このとき、第２部分２ｂにおけるｐ形不純物濃度を、第１部分２ａにおけるｐ形不純物濃度よりも高くすることで、第２部分２ｂにおける正孔に対する抵抗を、第１部分２ａよりも小さくすることができる。このため、第１部分２ａを通ってｐ＋形コンタクト領域４に流れる正孔の量をさらに減少させ、半導体装置の破壊耐量をより一層向上させることが可能となる。
【００２６】
（第１変形例）
図４は、実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。
半導体装置１１０では、ゲート電極１０同士の間で、第１部分２ａおよび第２部分２ｂがＸ方向に並び、それぞれがＹ方向に延びている。同様に、第１部分２ａの上のｎ＋形ソース領域３および第２部分２ｂの上のｐ＋形コンタクト領域４も、Ｙ方向に延びている。
【００２７】
本変形例においても、第２部分２ｂの下端が、第１部分２ａの下端よりも、下方に位置している。そして、ｎ＋形ソース領域３が第１部分２ａの上に設けられ、ｐ＋形コンタクト領域４が第２部分２ｂの上に設けられている。このため、半導体装置１００と同様に、寄生トランジスタの動作を抑制し、半導体装置の破壊耐量を向上させることが可能である。
【００２８】
（第２変形例）
図５（ａ）および図５（ｂ）は、実施形態の第２変形例に係る半導体装置１２０の一部を表す平面図である。
図６（ａ）は、図５のＡ−Ａ’断面を含む斜視断面図であり、図６（ｂ）は、図５のＢ−Ｂ’断面を含む斜視断面図である。
なお、図５（ａ）および図５（ｂ）では、ゲート絶縁層１１およびソース電極３２が省略されている。また、図５（ｂ）では、ゲート電極１０の外縁のみを破線で表し、ゲート電極１０を透過させて表している。
【００２９】
図１〜図４で説明した半導体装置１００および１１０は、ゲート電極１０およびゲート絶縁層１１が半導体領域中に設けられた、トレンチ型ゲート構造を有している。
これに対して、図５および図６に表す半導体装置１２０は、ゲート電極１０が半導体領域の上にゲート絶縁層１１を介して設けられた、プレーナ型ゲート構造を有している。
【００３０】
図６に表すように、ｐ形ベース領域２は、ｎ−形半導体領域１の上に選択的に設けられている。ｐ形ベース領域２は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
【００３１】
図５に表すように、ｐ＋形コンタクト領域４は、Ｙ方向に延びている。
ｎ＋形ソース領域３は、Ｘ方向において、互いに離間して複数設けられている。
ゲート電極１０は、ｎ−形半導体領域１、ｐ形ベース領域２、およびｎ＋形ソース領域３の上にゲート絶縁層１１を介して設けられ、Ｙ方向に延びている。
【００３２】
図６（ａ）および図６（ｂ）に表すように、半導体装置１２０では、第１部分２ａと第２部分２ｂとが、Ｘ方向において交互に設けられている。
ｐ＋形コンタクト領域４は、第１部分２ａおよび第２部分２ｂの両方の上に設けられているのに対して、ｎ＋形ソース領域３は、第１部分２ａの上にのみ設けられている。
【００３３】
半導体装置がプレーナ型ゲート構造を有する場合、ドレイン電極３１にサージ電圧が印加された際には、主に、ｐ形ベース領域２の下端でインパクトイオン化が発生する。このとき、第２部分２ｂの下端を第１部分２ａの下端よりも下方に位置させることで、インパクトイオン化が、第１部分２ａの下端よりも第２部分２ｂの下端で発生しやすくなる。
第２部分２ｂの下端で発生した正孔は、そのまま上方へ移動し、ｐ＋形コンタクト領域４を通ってソース電極３１へ排出される。すなわち、インパクトイオン化が第２部分２ｂの下端で発生し易くなることで、第１部分２ａを通ってｐ＋形コンタクト領域４に流れる正孔の量を減少させることができる。
このため、本変形例によっても、半導体装置１００および１１０と同様に、寄生トランジスタの動作を抑制し、半導体装置の破壊耐量を向上させることが可能である。
【００３４】
（第３変形例）
図７は、実施形態の第３変形例に係る半導体装置１３０の一部を表す斜視断面図である。
半導体装置１３０は、半導体装置１２０との比較において、さらにｐ−形ピラー領域８を有する点で異なる。
【００３５】
図７に表すように、ｐ−形ピラー領域８は、ｎ−形半導体領域１中に設けられ、Ｘ−Ｙ面に沿ってｎ−形半導体領域１に囲まれている。ｐ形ベース領域２は、ｐ−形ピラー領域８の上に設けられている。
また、ｎ−形半導体領域１の一部とｐ−形ピラー領域８とは、Ｘ方向において交互に設けられており、スーパージャンクション構造（以下、ＳＪ構造という）を構成している。
【００３６】
ｐ−形ピラー領域８を設けてＳＪ構造を構成することで、半導体装置の耐圧を高めることができる。すなわち、本変形例によれば、第２変形例に比べて、半導体装置の耐圧をさらに高めることが可能である。
【００３７】
なお、図７では、ｐ−形ピラー領域８が、ｎ−形半導体領域１の上部のみとＸ方向において並んでいるが、ｐ−形ピラー領域８は、さらにｎ−形半導体領域１の下部とＸ方向において並んでいても良い。すなわち、ｐ−形ピラー領域８は、ｎ−形半導体領域１中を−Ｚ方向に延び、ｎ＋形ドレイン領域７と接していても良い。
【００３８】
（第４変形例）
図８（ａ）および図８（ｂ）は、実施形態の第４変形例に係る半導体装置１４０の一部を表す平面図である。
図９は、図８のＡ−Ａ’断面を含む斜視断面図である。
なお、図８では、ゲート絶縁層１１およびソース電極３２が省略されている。また、図８（ｂ）では、ゲート電極１０の外縁のみを破線で表し、ゲート電極１０を透過させて表している。
【００３９】
図８（ｂ）および図９に表すように、半導体装置１４０では、ｐ形ベース領域２が、ｎ−形半導体領域１の上において、Ｘ方向およびＹ方向に複数設けられている。
ｎ＋形ソース領域３は、ｐ形ベース領域２の上に環状に設けられ、ｐ＋形コンタクト領域４は、ｎ＋形ソース領域３の内側に設けられている。
ゲート電極１０は、Ｘ方向およびＹ方向に沿って広がっている。また、図８（ａ）に表すように、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４に対応して形成された複数の開口ＯＰを有する。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、開口ＯＰを通してソース電極３２と電気的に接続されている。
【００４０】
半導体装置１４０では、第１部分２ａは、ｎ＋形ソース領域３と同様に環状に設けられている。また、第２部分２ｂは、第１部分２ａの内側に設けられ、第１部分２ａに囲まれている。
【００４１】
本変形例においても、ｎ＋形ソース領域３は第１部分２ａの上に設けられ、ｐ＋形コンタクト領域４は第２部分２ｂの上に設けられているため、半導体装置１００〜１３０と同様に、半導体装置の破壊耐量を向上させることが可能である。
なお、半導体装置１３０と同様に、半導体装置１４０に対してｐ形ベース領域２の下にｐ−形ピラー領域８を設け、ＳＪ構造を構成することも可能である。
【００４２】
（第５変形例）
図１０は、実施形態の第５変形例に係る半導体装置１５０の一部を表す斜視断面図である。
半導体装置１５０は、ＩＧＢＴである。
半導体装置１５０は、半導体装置１００との比較において、ｎ形バリア領域６（第６半導体領域）をさらに有し、ｎ＋形ドレイン領域７に代えてｐ＋形コレクタ領域５（第５半導体領域）およびｎ形フィールドストップ領域（以下、ｎ形ＦＳ領域という）９を有する点で異なる。また、半導体装置１５０では、電極３１は、コレクタ電極として機能し、電極３２は、エミッタ電極として機能する。
【００４３】
ｐ＋形コレクタ領域５は、コレクタ電極３１の上に設けられ、コレクタ電極３１と電気的に接続されている。
ｎ形ＦＳ領域９は、ｐ＋形コレクタ領域５の上に設けられている。
ｎ−形半導体領域１は、ｎ形ＦＳ領域９の上に設けられている。
ｎ−形半導体領域１の上であって、ゲート電極１０同士の間には、ｎ形バリア領域６が設けられている。
ｐ形ベース領域２は、ｎ形バリア領域６の上に設けられている。
【００４４】
ｐ形ベース領域２は、第１部分２ａおよび第２部分２ｂを有する。
また、ｎ形バリア領域６は、第３部分６ｃおよび第４部分６ｄを有する。
第１部分２ａは、第３部分６ｃの上に設けられ、ｎ＋形ソース領域３は、第１部分２ａの上に設けられている。
第２部分２ｂは、第４部分６ｄの上に設けられ、ｐ＋形コンタクト領域４は、第２部分２ｂの上に設けられている。
【００４５】
第２部分２ｂの下端は、第１部分２ａの下端よりも下方に位置し、第４部分６ｄの上端は、第３部分６ｃの上端よりも下方に位置している。すなわち、第２部分２ｂと第４部分６ｄとの間のｐｎ接合面は、第１部分２ａと第３部分６ｃとの間のｐｎ接合面よりも下方に位置している。
【００４６】
半導体装置１５０においても、オン状態からオフ状態にスイッチングした際に、コレクタ電極３１にサージ電圧が発生し、ゲート絶縁層１１の下端近傍においてインパクトイオン化が発生する。このため、第２部分２ｂの下端を、第１部分２ａの下端よりも下方に位置させることで、半導体装置１００と同様に、寄生ｎｐｎトランジスタの動作を抑制し、半導体装置の破壊耐量を向上させることができる。
【００４７】
また、図１０に表すように、第４部分６ｄの厚みを、第３部分６ｃの厚みよりも薄くすることで、第４部分６ｄにおける正孔に対する抵抗を、第３部分６ｃにおける正孔に対する抵抗よりも小さくすることができる。このため、第３部分６ｃの上に設けられた第１部分２ａを流れる正孔の量をさらに減少させることができる。
このとき、第４部分６ｄにおけるｎ形不純物濃度を、第３部分６ｃにおけるｎ形不純物濃度よりも低くすることで、第４部分６ｄにおける抵抗を、第３部分６ｃにおける抵抗よりもさらに小さくすることが可能である。
【００４８】
また、第４部分６ｄの下端を、第３部分６ｃの下端よりも下方に設けることで、第３部分６ｃに流れ込む正孔の量を減少させ、第４部分６ｄに向けて流れ込む正孔の量を増加させることができる。このため、第１部分２ａを流れる正孔の量をより一層低減させることが可能となる。
【００４９】
（第６変形例）
図１１は、実施形態の第６変形例に係る半導体装置１６０の一部を表す斜視断面図である。
半導体装置１６０は、ｐ＋形コンタクト領域４の下（第２部分２ｂの下）にｎ形バリア領域６が設けられていない点で、半導体装置１５０と異なる。すなわち、ｎ形バリア領域６は、ｎ＋形ソース領域３の下（第１部分２ａの下）にのみ設けられている。
ｐ＋形コンタクト領域４の下にｎ形バリア領域６が設けられていないことで、正孔はｎ形バリア領域６同士の間を通り、第２部分２ｂに流れ込みやすくなる。このため、本変形例によれば、第５変形例に比べて、第１部分２ａを流れる正孔の量をさらに減少させ、半導体装置の破壊耐量をより一層向上させることが可能である。
【００５０】
第５変形例および第６変形例では、ＩＧＢＴである半導体装置１５０および１６０が、トレンチ型ゲート構造を有する場合にのみついて説明した。しかし、本実施形態は、ＩＧＢＴが、第２変形例〜第４変形例のように、プレーナ型ゲート構造を有する場合についても、適用可能である。すなわち、半導体装置１２０および１４０において、ｎ＋形ドレイン領域７に代えてｐ＋形コレクタ領域５およびｎ形ＦＳ領域９を設け、ｎ形バリア領域６をベース領域２の下に設けることで、ＩＧＢＴとして用いることも可能である。
【００５１】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００５２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ｐ＋形コレクタ領域５、ｎ形バリア領域６、ｎ＋形ドレイン領域７、ｐ−形ピラー領域８、ｎ形ＦＳ領域９、ゲート電極１０、ゲート絶縁層１１、電極３１、および電極３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５３】
１００〜１６０…半導体装置、  １…ｎ−形半導体領域、  ２…ｐ形ベース領域、  ３…ｎ＋形ソース領域、  ４…ｐ＋形コンタクト領域、  ５…ｐ＋形コレクタ領域、  ６…ｎ形バリア領域、  ７…ｎ＋形ドレイン領域、  １０…ゲート電極、  ３１、３２…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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