(57)【特許請求の範囲】
【請求項１】
高濃度領域を有するＳＯＩ基板の製造方法であって、
裏面側半導体層と、前記裏面側半導体層の表面に接している絶縁層と、前記絶縁層の表面に接している表面側半導体層を有するＳＯＩ予備基板を準備する工程と、
前記表面側半導体層に不純物を注入することで、前記表面側半導体層に不純物濃度を上昇させた高濃度領域を形成する工程と、
前記高濃度領域を形成した前記ＳＯＩ予備基板を熱処理する工程と、
熱処理後の前記ＳＯＩ予備基板の前記表面側半導体層の表面に、前記高濃度領域よりも不純物濃度が低い追加半導体層をエピタキシャル成長させる工程、
を有し、
前記高濃度領域を形成する前記工程では、前記表面側半導体層への不純物注入範囲を変更しながら不純物注入を繰り返し行うことで、前記表面側半導体層の横方向に配列されているとともに不純物濃度が互いに異なる複数の領域を有する前記高濃度領域を形成する、
製造方法。
【請求項２】
前記追加半導体層に不純物を注入することで、前記追加半導体層の一部にｐ型領域とｎ型領域を形成する工程をさらに有し、
前記高濃度領域がｎ型であり、
前記追加半導体層がｎ型であり、
前記追加半導体層に不純物を注入する前記工程において、元の前記追加半導体層の不純物濃度を維持している領域が中間領域であり、
前記中間領域が、前記ｐ型領域と前記ｎ型領域の間に配置され、
前記高濃度領域が、前記中間領域と前記絶縁層の間に配置される、
請求項１の製造方法。
【請求項３】
前記高濃度領域内の前記複数の領域が、前記ｎ型領域から前記ｐ型領域に向かうにしたがってｎ型不純物濃度が低下するように配列されている、請求項２の製造方法。
【請求項４】
前記ｐ型領域がダイオードのアノード領域であり、
前記ｎ型領域がダイオードのカソード領域である、
請求項２または３の製造方法。
【請求項５】
前記ｐ型領域が、ＭＯＳＦＥＴのドレイン領域であり、
前記ｎ型領域が、ＭＯＳＦＥＴのソース領域に隣接している、
請求項２または３の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、ＳＯＩ（Silicon on Insulator）基板の製造方法を開示する。
【０００２】
特許文献１に、ＳＯＩ基板を利用する半導体装置が開示されている。ＳＯＩ基板は、裏面側半導体層の表面に絶縁層が接しており、その絶縁層の表面にデバイス層が接している構造を備えている。本明細書では、ダイオードまたはスイッチング素子等として動作する半導体素子構造が作りこまれる側の半導体層をデバイス層という。絶縁層は、裏面側半導体層の表面を覆うだけでなく、裏面側半導体層の側面と裏面をも覆っていることがある。絶縁層が裏面側半導体層の全表面を覆っている場合は、その絶縁層をボックス層という。
【０００３】
特許文献１の半導体装置では、デバイス層の裏面近傍の領域（デバイス層とボックス層との界面近傍）に、それよりも表面側に比べて不純物濃度が高い高濃度領域が設けられている。デバイス層の裏面近傍に高濃度領域を設けることによって、半導体装置の縦方向の耐圧（すなわち、デバイス層から裏面側半導体層に向かう方向における耐圧）が改善される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１７３４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デバイス層の裏面近傍に高濃度領域が設けられているＳＯＩ基板を利用すると、縦方向の耐圧が高い半導体装置を容易に製造することができる。
【０００６】
高濃度領域を形成する前のＳＯＩ基板のデバイス層の裏面近傍に不純物を注入してから熱処理することによって、デバイス層の裏面近傍に高濃度領域が設けられているＳＯＩ基板を製造することができる。ただし、その製造方法によると、熱処理の際に、デバイス層の裏面近傍の領域から表面近傍の領域まで不純物が拡散する。このため、その後に、デバイス層に半導体素子を形成すると、デバイス層の表面近傍に拡散した不純物の影響によって半導体素子の特性を所望の特性に制御することができない。したがって、本明細書では、デバイス層の表面近傍へ不純物が拡散することを抑制できるＳＯＩ基板の製造方法を開示する。
【課題を解決するための手段】
【０００７】
本明細書が開示する製造方法では、デバイス層の裏面近傍に高濃度領域を有するＳＯＩ基板を製造する。この製造方法は、ＳＯＩ予備基板準備工程と、高濃度領域形成工程と、熱処理工程と、エピタキシャル成長工程を有する。ＳＯＩ予備基板準備工程では、裏面側半導体層と、裏面側半導体層の表面に接している絶縁層と、絶縁層の表面に接している表面側半導体層を有するＳＯＩ予備基板を準備する。高濃度領域形成工程では、表面側半導体層に不純物を注入することで、表面側半導体層に不純物濃度を上昇させた高濃度領域を形成する。表面側半導体層の表面の全域に不純物を注入する場合もあれば、局所的な範囲に不純物を注入することもある。熱処理工程では、高濃度領域を形成したＳＯＩ予備基板を熱処理する。エピタキシャル成長工程では、熱処理工程後のＳＯＩ予備基板の表面側半導体層の表面に、高濃度領域よりも不純物濃度が低い半導体によって構成される追加半導体層をエピタキシャル成長させる。
【０００８】
この製造方法では、表面側半導体層に不純物を注入することによって表面側半導体層内に高濃度領域を形成し、その後にＳＯＩ基板を熱処理する。これによって、表面側半導体層内で、不純物を拡散させる。熱処理の段階では追加半導体層が形成されていないので、熱処理時に表面側半導体層から追加半導体層へ不純物が拡散することがない。このため、表面側半導体層から追加半導体層への不純物拡散を考慮することなく熱処理を行うことが可能であり、表面側半導体層の厚み方向に十分に不純物を拡散させることできる。したがって、不純物濃度が厚み方向に十分に均質化された高濃度領域を形成することができる。次に、表面側半導体層の表面に、不純物濃度が低い追加半導体層をエピタキシャル成長させる。表面側半導体層と追加半導体層によってデバイス層を形成する。エピタキシャル成長工程では、ＳＯＩ基板が高温となるが、半導体素子を形成するのに必要な厚み（例えば、数μｍ程度）の追加半導体層をエピタキシャル成長させるのに必要な処理時間は短い。すなわち、エピタキシャル成長工程では、ＳＯＩ基板が高温に曝される時間が短い。したがって、表面側半導体層の高濃度領域から追加半導体層への不純物の拡散はほとんど生じない。したがって、不純物濃度が低い追加半導体層を形成することができる。この製造方法によれば、デバイス層の裏面近傍の領域（すなわち、表面側半導体層）に高濃度領域が形成されているとともに、デバイス層の表面近傍の領域（すなわち、追加半導体層）の不純物濃度が低いＳＯＩ基板を製造することができる。このＳＯＩ基板を用いることで、縦方向の耐圧が高く、特性に優れる半導体装置を製造することができる。
【図面の簡単な説明】
【０００９】
【図１】ＳＯＩ予備基板１０の縦断面図。
【図２】酸化膜２２が形成されたＳＯＩ予備基板１０の縦断面図。
【図３】表面側半導体層１６へのｎ型不純物注入を示す縦断面図。
【図４】高濃度領域３０の拡大断面図。
【図５】酸化膜２２を除去した後のＳＯＩ予備基板１０の縦断面図。
【図６】追加半導体層４０を形成した後のＳＯＩ基板の縦断面図。
【図７】ダイオードの構成を示す拡大断面図。
【図８】ＭＯＳＦＥＴの構成を示す拡大断面図。
【図９】第１エピタキシャル層４０ａを形成した後の縦断面図。
【図１０】第２エピタキシャル層４０ｂを形成した後の縦断面図。
【発明を実施するための形態】
【実施例１】
【００１０】
実施例１の製造方法では、図１に示すＳＯＩ予備基板１０を用意する。ＳＯＩ予備基板１０は、裏面側半導体層１２と、ボックス層１４と、表面側半導体層１６を有している。裏面側半導体層１２は、ｐ型のシリコンによって構成されている。ボックス層１４は、酸化シリコンによって構成されている絶縁層である。ボックス層１４は、裏面側半導体層１２の表面全体を覆っている。ボックス層１４は、従来公知の方法によって形成することができる。例えば、ボックス層１４を形成する前の裏面側半導体層１２（すなわち、ｐ型のシリコンにより構成された半導体ウエハ）の表面を酸化させることで、ボックス層１４を形成することができる。表面側半導体層１６は、ｎ型のシリコンによって構成されている。表面側半導体層１６は、ボックス層１４の表面に固定されている。表面側半導体層１６の厚みは、０．５〜１．０μｍである。表面側半導体層１６は、従来公知の方法によって形成することができる。例えば、ｎ型のシリコンにより構成された半導体ウエハを、ボックス層１４に貼り付けることで表面側半導体層１６を形成することができる。
【００１１】
最初に、図２に示すように、表面側半導体層１６を部分的にエッチングすることによって、表面側半導体層１６の表面にアライメントマーク（凹部）２０を形成する。次に、表面側半導体層１６の表面に、酸化膜２２を形成する。ここでは、熱酸化法またはＣＶＤ法によって酸化膜２２を形成する。酸化膜２２が略均一な厚さで形成されるので、酸化膜２２の表面にアライメントマーク２０に沿って凹部が形成される。
【００１２】
次に、図３に示すように、酸化膜２２の表面に、レジストマスク２４を形成する。レジストマスク２４の表面には、アライメントマーク２０に沿って凹部が形成される。次に、レジストマスク２４に、開口２４ａを形成する。アライメントマーク２０（より詳細には、レジストマスク２４の表面の凹部）を基準として位置を調整して、開口２４ａを形成することができる。次に、レジストマスク２４を介して、表面側半導体層１６に向けてｎ型不純物（例えば、Ａｓ）のイオンを照射する。ここでは、約６０ｋｅＶのエネルギーでｎ型不純物を照射する。ｎ型不純物は、開口２４ａ内において、酸化膜２２を貫通して表面側半導体層１６に注入される。このため、開口２４ａ内の表面側半導体層１６におけるｎ型不純物濃度が上昇する。これによって、図３に示すように、表面側半導体層１６内に複数の高濃度領域３０（すなわち、元の表面側半導体層１６に対してｎ型不純物濃度が上昇した領域）が形成される。
【００１３】
なお、ここでは、レジストマスク２４の形成、ｎ型不純物注入及びレジストマスク２４の除去のサイクルを複数回（例えば、３回）繰り返し行う。各サイクルにおいて、開口２４ａの形状が変更される。また、各サイクルにおいて、ｎ型不純物注入工程におけるドーズ量（不純物の面密度）が変更される。ドーズ量は、０．５×１０１１〜５．０×１０１２ｃｍ−２の範囲で変更される。このように条件を変更しながら複数サイクルの不純物注入を行うことで、図４に示すように、高濃度領域３０内にｎ型不純物濃度が互いに異なる領域３１〜３５が形成される。本実施例では、高濃度領域３０内において、領域３５のｎ型不純物濃度が最も高く、領域３５から離れるにしたがって階段状にｎ型不純物濃度が低くなる。なお、図３、４の低濃度領域１６ａは、各サイクルにおいてｎ型不純物が注入されず、元の表面側半導体層１６のｎ型不純物濃度を維持している領域である。
【００１４】
なお、各サイクルのｎ型不純物の注入工程において、酸化膜２２によって、表面側半導体層１６の金属汚染が防止されるとともに、チャネリングが防止される。
【００１５】
次に、ＳＯＩ予備基板１０を炉により熱処理する。ここでは、ＳＯＩ予備基板１０を、１０００〜１２００℃に３〜６時間維持する。熱処理が終了したら、図５に示すように、酸化膜２２をウェットエッチング等によって除去する。
【００１６】
上述した熱処理によって、表面側半導体層１６に注入されたｎ型不純物が拡散するとともに活性化する。ここでは、表面側半導体層１６内におけるｎ型不純物の平均拡散長が表面側半導体層１６の厚みの２倍以上となるように、熱処理工程の温度と時間が調整される。例えば、ｎ型不純物の平均拡散長を１〜２μｍ程度とすることができる。ｎ型不純物の平均拡散長が表面側半導体層１６の厚みの２倍以上であると、表面側半導体層１６内をその厚み方向に拡散するｎ型不純物の大部分が、表面側半導体層１６の上端と下端の間を１往復以上移動する。このため、熱処理後に、高濃度領域３０内のｎ型不純物濃度が厚み方向において略均一となる。すなわち、高濃度領域３０内のｎ型不純物濃度の厚み方向におけるプロファイルにおいて、濃度差が極めて小さくなる。この方法によれば、厚み方向にｎ型不純物濃度が一様に分布する高濃度領域３０を形成することができる。なお、熱処理において、ｎ型不純物は横方向にも拡散する。しかしながら、熱処理前において、領域３５から領域３１に向かうにしたがってｎ型不純物濃度が低下するように分布しており、領域３５から領域３１までの間の距離がｎ型不純物の拡散長に対して十分長いので、熱処理後においても領域３５から領域３１に向かうにしたがってｎ型不純物濃度が低下するように分布している。
【００１７】
次に、図６に示すように、表面側半導体層１６上に、追加半導体層４０をエピタキシャル成長させる。追加半導体層４０は、表面側半導体層１６よりも厚く形成される。例えば、追加半導体層４０の厚みを、１〜１２μｍ程度とすることができる。追加半導体層４０は、ｎ型のシリコンによって構成されている。追加半導体層４０のｎ型不純物濃度は、高濃度領域３０のｎ型不純物濃度（例えば、領域３１のｎ型不純物濃度）よりも低い。なお、表面側半導体層１６の表面には、アライメントマーク２０に沿って凹部２０ａが形成される。
【００１８】
追加半導体層４０と表面側半導体層１６によって、デバイス層が構成される。追加半導体層４０を形成することで、ＳＯＩ基板が完成する。
【００１９】
なお、追加半導体層４０をエピタキシャル成長させるときに、ＳＯＩ基板が高温（約１２００℃）に加熱される。しかしながら、半導体素子を形成するのに必要な追加半導体層４０の厚みは上記の通り１〜１２μｍ程度であり、この程度の厚みの追加半導体層は短時間（例えば、数分程度）で成長させることができる。エピタキシャル成長工程では、ＳＯＩ基板が加熱される時間が短いので、高濃度領域３０から追加半導体層４０にほとんどｎ型不純物が拡散しない。したがって、ｎ型不純物濃度が低い追加半導体層４０を形成することができる。
【００２０】
以上に説明したように、この製造方法によれば、デバイス層の下端近傍の領域（すなわち、表面側半導体層１６）に高濃度領域３０が形成されていると共に、デバイス層の表面近傍の領域（すなわち、追加半導体層４０）の不純物濃度が低いＳＯＩ基板を製造することができる。
【００２１】
また、この製造方法によれば、デバイス層の厚み（すなわち、表面側半導体層の厚みと追加半導体層の厚みの和）を厚くすることができる。従来のように完成したデバイス層の表面から不純物を注入して高濃度領域を形成する方法では、デバイス層が厚いと、不純物の注入エネルギーを大きくして、不純物の注入深さを深くする必要がある。不純物の注入エネルギーには限界があるので、不純物の注入エネルギーによってデバイス層の厚さが制限される。これに対し、本実施例の方法では、高濃度領域３０を形成した後に追加半導体層４０を形成するので、高濃度領域３０への不純物の注入エネルギーに関係なく追加半導体層の厚みを設定することができる。このため、この方法によれば、デバイス層の厚みが厚いＳＯＩ基板を製造することができる。
【００２２】
また、この製造方法によれば、ＳＯＩ基板の量産時に、高濃度領域３０のｎ型不純物濃度にばらつきが生じ難く、また、追加半導体層４０のｎ型不純物濃度にばらつきが生じ難い。したがって、このＳＯＩ基板を用いて半導体装置を製造することがで、半導体装置の特性のばらつきを抑制することができる。
【００２３】
なお、このＳＯＩ基板を用いて、以下のように半導体装置を製造することができる。
【００２４】
追加半導体層４０にｐ型及びｎ型の不純物を注入することによって、追加半導体層４０に半導体素子を形成する。実施例１では、図７に示すように、各高濃度領域３０の上部に、ダイオードを形成する。図７においては、追加半導体層４０から表面側半導体層１６にかけて、ｎ型のカソード領域５６が設けられている。カソード領域５６は、カソード電極５６ａに接続される。また、カソード領域５６から離れた位置に、追加半導体層４０から表面側半導体層１６にかけて、ｐ型のアノード領域５２が設けられている。アノード領域５２は、アノード電極５２ａに接続される。また、アノード領域５２に隣接する範囲の表層部に、ｐ型領域５４が設けられている。ｐ型領域５４のｐ型不純物濃度は、アノード領域５２のｐ型不純物濃度よりも低い。カソード領域５６とアノード領域５２の間の範囲に、ｎ型のドリフト領域５８が形成されている。ドリフト領域５８は、元の追加半導体層４０の濃度を維持している領域である。カソード領域５６、アノード領域５２、ｐ型領域５４及びドリフト領域５８によって、ダイオードが構成されている。ドリフト領域５８の下部に高濃度領域３０が設けられている。高濃度領域３０内のｎ型不純物濃度は、カソード領域５６側からアノード領域５２側に向かうにしたがって低下している。
【００２５】
カソード領域５６は、追加半導体層４０にｎ型不純物を注入することにより形成される。アノード領域５２とｐ型領域５４は、追加半導体層４０にｐ型不純物を注入することにより形成される。追加半導体層４０に注入された不純物の活性化処理は、フラッシュランプアニールやレーザアニールのように、加熱時間が短時間で、不純物の拡散が生じ難い方法で実施するのが好ましい。
【００２６】
上述したダイオードを形成した後に、ＳＯＩ基板をダイシングすることで、ダイオードを有する半導体装置が完成する。
【００２７】
ダイオードを形成する前の追加半導体層４０のｎ型不純物濃度が低いので、ダイオードのドリフト領域５８のｎ型不純物濃度を低くすることができる。このため、ダイオードのドリフト領域５８の抵抗が小さくなり、ダイオードのオン抵抗が小さくなる。したがって、この方法によれば、損失が小さいダイオードを有する半導体装置を製造することができる。
【００２８】
また、上述した方法で製造される半導体装置では、ドリフト領域５８の下部であって、ボックス層１４と表面側半導体層１６の界面に隣接する位置に高濃度領域３０が設けられている。この位置に高濃度領域３０を設けることで、ダイオードの縦方向（すなわち、追加半導体層４０から裏面側半導体層１２に向かう方向）における耐圧を向上させることができる。特に、高濃度領域３０内のｎ型不純物濃度が、カソード領域５６からアノード領域５２に向かうにしたがって低くなるように分布しているので、ダイオードの縦方向の耐圧を効果的に向上させることができる。特に、追加半導体層４０の厚みが表面側半導体層１６（すなわち、高濃度領域３０）の厚みよりも厚い。この構成によれば、ダイオードの縦方向における耐圧がより高くなる。
【実施例２】
【００２９】
実施例２の製造方法では、半導体素子形成工程で、追加半導体層４０に、図８に示すＭＯＳＦＥＴを形成する。実施例２の製造方法のその他の構成は、実施例１の製造方法と等しい。
【００３０】
図８においては、追加半導体層４０の表層部にｐ型のソース領域６２が形成されている。ソース領域６２は、ソース電極６２ａに接続される。また、ソース領域６２に隣接する位置に、追加半導体層４０から表面側半導体層１６にかけて、ｎ型領域６４が形成されている。また、ｎ型領域６４に隣接する位置の追加半導体層４０に、ｎ型領域６６が形成されている。ｎ型領域６６の上部に、ｐ型のドレイン領域６８、７０が形成されている。ドレイン領域７０は、ドレイン領域６８よりも高いｐ型不純物濃度を有している。ドレイン領域７０は、ドレイン電極７０ａに接続される。ソース領域６２とドレイン領域６８、７０は、ｐ型不純物の注入によって形成される。ｎ型領域６４は、ｎ型不純物の注入によって形成される。ｎ型領域６６は、元の追加半導体層４０の濃度を維持している領域である。追加半導体層４０の表面に、ゲート絶縁膜７２とゲート電極７４が形成されている。ゲート電極７４、ゲート絶縁膜７２、ソース領域６２、ｎ型領域６４、６６、ドレイン領域６８、７０によって、ＭＯＳＦＥＴが構成されている。ドリフト領域５８の下部に高濃度領域３０が設けられている。高濃度領域３０内のｎ型不純物濃度は、ソース領域６２側からドレイン領域７０側に向かうにしたがって低下している。ＭＯＳＦＥＴを形成した後に、ＳＯＩ基板をダイシングすることで、ＭＯＳＦＥＴを有する半導体装置が完成する。
【００３１】
実施例２の製造方法によれば、ｎ型領域６６のｎ型不純物濃度を低くすることができる。この構成によれば、ＭＯＳＦＥＴの横方向の耐圧を向上させることができる。また、高濃度領域３０によって、ＭＯＳＦＥＴの縦方向の耐圧を向上させることができる。特に、追加半導体層４０の厚みが表面側半導体層１６（すなわち、高濃度領域３０）の厚みよりも厚いので、ＭＯＳＦＥＴの縦方向における耐圧がより高くなる。この方法によれば、耐圧が高いＭＯＳＦＥＴを有する半導体装置を製造することができる。
【実施例３】
【００３２】
実施例３の製造方法では、エピタキシャル成長を繰り返し実施することで、複数のエピタキシャル層の積層体を形成する。積層体によって追加半導体層４０が構成される。実施例３の製造方法のその他の構成は、実施例１の製造方法と等しい。
【００３３】
実施例３の製造方法では、追加半導体層４０の形成工程において、まず、図９に示すように、表面側半導体層１６上に第１エピタキシャル層４０ａを成長させる。第１エピタキシャル層４０ａは、ｎ型不純物濃度が低いｎ型のシリコンによって構成されている。なお、第１エピタキシャル層４０ａの表面に、アライメントマーク２０に対応する凹部２０ｂが形成される。
【００３４】
次に、第１エピタキシャル層４０ａ上に開口を有するレジストマスクを形成する。開口の位置調整は、凹部２０ｂを用いて行う。次に、レジストマスクを介して第１エピタキシャル層４０ａにｐ型不純物（例えば、ボロンやリン）を注入する。これによって、図９に示すように、第１エピタキシャル層４０ａの一部に、ｐ型領域４２を形成する。図９では、各高濃度領域３０の上部にｐ型領域４２が形成されている。なお、第１エピタキシャル層４０ａに注入した不純物の活性化は、加熱時間が短時間で、不純物の拡散が生じ難い方法で実施する。
【００３５】
次に、図１０に示すように、第１エピタキシャル層４０ａ上に第２エピタキシャル層４０ｂを成長させる。第２エピタキシャル層４０ｂは、ｎ型不純物濃度が低いｎ型のシリコンによって構成されている。なお、第２エピタキシャル層４０ｂの表面に、凹部２０ｂに対応する凹部２０ｃが形成される。第１エピタキシャル層４０ａと第２エピタキシャル層４０ｂによって、追加半導体層４０が構成される。
【００３６】
次に、第２エピタキシャル層４０ｂに選択的に不純物を注入する。これによって、追加半導体層４０内に半導体素子（例えば、上述したダイオードやＭＯＳＦＥＴ）を形成する。なお、不純物注入範囲の位置調整は、凹部２０ｃを用いて行うことができる。その後、ＳＯＩ基板をダイシングすることで、半導体装置が完成する。
【００３７】
実施例３の方法によれば、デバイス層の中間深さ（高濃度領域３０の上部）にｐ型領域４２を形成することができる。この構成によれば、半導体素子の縦方向の耐圧をさらに向上させることができる。
【００３８】
以上のように、実施例３の製造方法によれば、第１エピタキシャル層４０ａ内の拡散領域と第２エピタキシャル層４０ｂ内の拡散領域を組み合わせてより複雑な構造の半導体素子を形成することができる。なお、実施例３では、第１エピタキシャル層４０ａと第２エピタキシャル層４０ｂによって追加半導体層４０が形成されたが、３層以上のエピタキシャル層によって追加半導体層４０が形成されてもよい。
【００３９】
なお、上述した実施例においては、高濃度領域３０内の領域３１〜３５の間でｎ型不純物濃度に差を設けたが、高濃度領域３０内でｎ型不純物濃度が略一定であってもよい。この構成でも、半導体素子の縦方向の耐圧を向上させることができる。
【００４０】
また、上述した実施例においては、表面側半導体層１６の一部に高濃度領域３０を形成したが、表面側半導体層１６の全体に高濃度領域３０を設けてもよい。この構成によれば、表面側半導体層１６へのｎ型不純物注入工程においてレジストマスクが不要となる。
【００４１】
また、上述した実施例においては、デバイス層にダイオードとＭＯＳＦＥＴを形成する場合について説明したが、その他の半導体素子をデバイス層に形成してもよい。
【００４２】
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
【００４３】
本明細書が開示する一例の製造方法では、ＳＯＩ予備基板を熱処理する工程において、表面側半導体層内における不純物の平均拡散長が、表面側半導体層の厚みの２倍以上である。
【００４４】
この構成によれば、表面側半導体層の厚み方向における高濃度領域内の不純物濃度分布を均一化することができる。
【００４５】
本明細書が開示する一例の製造方法では、追加半導体層をエピタキシャル成長させる工程では、エピタキシャル成長とエピタキシャル層への不純物注入を繰り返すことで、複数のエピタキシャル層の積層体によって構成されている追加半導体層を形成する。
【００４６】
この構成によれば、デバイス層に複雑な構造を形成することができる。このＳＯＩ基板を用いることで、より複雑な半導体装置を製造することができる。
【００４７】
本明細書が開示する一例の製造方法では、追加半導体層の厚みが、表面側半導体層の厚みよりも厚い。
【００４８】
この構成によれば、ＳＯＩ基板の耐圧がより高くなる。
【００４９】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００５０】
１０  ：ＳＯＩ予備基板
１２  ：裏面側半導体層
１４  ：ボックス層
１６  ：表面側半導体層
３０  ：高濃度領域
４０  ：追加半導体層
【図１】
0006445480.tif 000002
【図２】
0006445480.tif 000003
【図３】
0006445480.tif 000004
【図４】
0006445480.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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