(57)【特許請求の範囲】
【請求項１】
一対の端子を有するインダクタと、
各トランジスタが、前記トランジスタのソース・ドレイン通路を通って、前記インダクタのそれぞれの端子と接地基準電圧との間に接続されている、第１の対のトランジスタと、
各コンデンサが、前記第１の対のそれぞれのトランジスタに接続されたインダクタ端子と前記第１の対の他方のトランジスタのゲートとの間の信号経路に設けられている、第１の対のコンデンサと、
を含むタンク回路を備えており、
少なくとも１つのサブタンク回路をさらに備え、各サブタンク回路が、
各トランジスタが、前記トランジスタのソース・ドレイン通路を通って、前記インダクタのそれぞれの端子と前記接地基準電圧との間に接続されている、第２の対のトランジスタと、
各コンデンサが、前記第２の対のトランジスタのそれぞれに接続されたインダクタ端子と前記第２の対の他方のトランジスタのゲートとの間の信号経路に設けられている、第２の対のコンデンサと、
を含み、
各サブタンク回路は、それらのソース・ドレイン通路を通って、前記第２の対のコンデンサの前記コンデンサと前記第２の対のトランジスタのトランジスタの前記ゲートとの間に接続され、第２の制御信号を受信するゲートを有する第３の対のトランジスタをさらに備える、発振器回路。
【請求項２】
前記タンク回路は、
ソース・ドレイン通路を通って、前記第１の対のそれぞれのトランジスタの前記ゲートと前記接地基準電圧との間に接続され、制御信号を受信するゲートを有する第２の対のトランジスタをさらに含む、請求項１に記載の発振器回路。
【請求項３】
前記制御信号の第１の状態は前記第２の対のトランジスタをアクティブ化し、前記第２の対のトランジスタの前記アクティブ化が前記第１の対のトランジスタを非アクティブ化し、かつ前記発振器回路の発振を無効にする、請求項２に記載の発振器回路。
【請求項４】
前記制御信号の第２の状態は前記第２の対のトランジスタを非アクティブ化し、前記第２の対のトランジスタの前記非アクティブ化が前記第１の対のトランジスタをアクティブ化し、かつ前記発振器回路の発振を有効にする、請求項３に記載の発振器回路。
【請求項５】
前記制御信号を提供する制御回路をさらに備える、請求項２に記載の発振器回路。
【請求項６】
前記第１の対のトランジスタは、ＤＭＯＳトランジスタである、請求項１に記載の発振器回路。
【請求項７】
前記第１の対のコンデンサは、ほぼ同一の容量を有する、請求項１に記載の発振器回路。
【請求項８】
前記第１の対のトランジスタは、ほぼ同一のサイズである、請求項１に記載の発振器回路。
【請求項９】
各サブタンク回路は、それらのソース・ドレイン通路を通って、前記第２の対のそれぞれのトランジスタの前記ゲートと前記接地基準電圧との間に接続され、制御信号を受信するゲートを有する第３の対のトランジスタをさらに備える、請求項１に記載の発振器回路。
【請求項１０】
前記制御信号の第１の状態は前記第３の対のトランジスタをアクティブ化し、前記第３の対のトランジスタの前記アクティブ化が前記第２の対のトランジスタを非アクティブ化し、
前記制御信号の第２の状態は前記第３の対のトランジスタを非アクティブ化し、前記第３の対のトランジスタの前記非アクティブ化が前記第２の対のトランジスタをアクティブ化する、請求項９に記載の発振器回路。
【請求項１１】
前記第２の制御信号の第１の状態は前記第３の対のトランジスタをアクティブ化し、前記第３の対のトランジスタの前記アクティブ化が前記サブタンク回路の発振を有効にし、
前記第２の制御信号の第２の状態が前記第３の対のトランジスタを非アクティブ化する、請求項１に記載の発振器回路。
【請求項１２】
前記第１の対及び第２の対のトランジスタはＤＭＯＳトランジスタであり、かつほぼ同一のサイズである、請求項１に記載の発振器回路。
【請求項１３】
前記インダクタは、第１の回路システムに設けられたトランスの一次巻き線であり、前記第１の回路システムから直流的に絶縁された第２の回路システムに設けられた前記トランスの二次巻き線である、請求項１に記載の発振器回路。
【請求項１４】
前記インダクタは、電源に接続されたセンタートラップを含む、請求項１に記載の発振器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には、絶縁障壁間において電力を送信する回路及び送信電力における周波数ホッピングの適用に関する。
【背景技術】
【０００２】
いくつかの集積回路は、互いに直流的に絶縁された２つ以上の電圧領域を含む。このような集積回路においては、１つの領域から別の領域に電力を送信することが望ましい。直流絶縁を維持しながら、１つの領域から別の領域に電力を送信する既存の回路には、様々な欠点がある。例えば、いくつかの従来のタンク回路は交差結合型の金属酸化膜半導体（ＭＯＳ）トランジスタを使用しているので、効率が低くかつ電磁干渉（ＥＭＩ）に対する性能が脆弱である。
【発明の概要】
【０００３】
したがって、本発明者らは、本技術分野において、直流的に絶縁された領域間に効率的に電力を送信し、かつ、ＥＭＩに対する性能を向上する回路及び方法の必要性を認めた。
【０００４】
本開示の実施形態は、タンク回路を備える回路を提供し得る。そのタンク回路は、一対の端子を有するインダクタ、第１の対のトランジスタ、及び第１の対のコンデンサを含んでもよい。各トランジスタは、そのトランジスタのソース・ドレイン通路を通って、インダクタのそれぞれの端子と基準電圧との間に接続されてもよい。各コンデンサは、第１の対のそれぞれの第１のトランジスタに接続されたインダクタ端子と第１の対の第２のトランジスタのゲートとの間の信号経路に設けられてもよい。
【０００５】
本開示の実施形態は、発振周波数を生成するコントローラ方法を提供し得る。その方法は、最初の時間例では、タンク回路の第１の対のトランジスタをアクティブ化し、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、一対の端子を有するインダクタのそれぞれの端子と基準電圧との間に接続されること、そのアクティブ化によって、第１の対の第１のトランジスタのソース端子またはドレイン端子と第１の対の第２のトランジスタのゲートとの間の信号経路に設けられたタンク回路の第１の対のコンデンサを接続すること、及び、そのアクティブ化によって、第１の対の第２のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続することを含んでもよい。この場合において、発振周波数を含む電圧がインダクタ端子で生成されて、絶縁障壁を超えて電力を送信する。
【０００６】
本開示の実施形態は回路を提供し得る。その回路は、最初の時間例では、インダクタ・コンデンサ（ＬＣ）タンクの第１の対のトランジスタをアクティブ化する手段を含んでもよく、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、一対の端子を有するインダクタのそれぞれの端子と基準電圧との間に接続されている。そのアクティブ化によって、その回路はまた、第１の対の第１のトランジスタのソース端子またはドレイン端子と第１の対の第２のトランジスタのゲートとの間の信号経路に設けられたタンク回路の第１の対のコンデンサを接続する第１の手段を含んでもよい。そのアクティブ化によって、その回路はさらに、第１の対の他のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続する第２の手段を含んでもよい。この場合において、発振周波数を含む電圧がインダクタ端子で生成されて、絶縁障壁を超えて電力を送信する。
【図面の簡単な説明】
【０００７】
【図１】図１は、本開示の実施形態における発振器回路を示す。
【図２】図２は、本開示の実施形態における発振回器回路を示す。
【図３】図３は、本開示の実施形態における周波数ホッピングの制御方法を示す。
【図４】図４は、本開示の実施形態における一例の周波数ホッピングの図である。
【図５】図５は、本開示の実施形態における集積回路におけるトポロジーを示す。
【発明を実施するための形態】
【０００８】
図１は、本開示の実施形態における発振器回路１００を示す。発振器回路１００は、コントローラ１２０によって制御されるＬＣタンク１１０を含んでもよい。ＬＣタンク１１０は、一対のインダクタＬ１．１、Ｌ１．２、一対のコンデンサＣ０．１、Ｃ０．２、一対の二重拡散型の金属酸化膜半導体（ＤＭＯＳ）トランジスタＤ０．１、Ｄ０．２、及び一対の無効化トランジスタＴＤ０．１、ＴＤ０．２を含んでもよい。
【０００９】
一対のインダクタＬ１．１、Ｌ１．２は、直列に接続されてセンタータップ及び一対の端子（ＶＮ、ＶＰ）を構成してもよい。センタータップは、電源ＶＤＤに接続されてもよい。一対のＤＭＯＳトランジスタＤ０．１、Ｄ０．２は、各々がそれぞれのソース・ドレイン通路を通って、一対のインダクタＬ１．１、Ｌ１．２のそれぞれの端子と基準電圧ＧＮＤとの間に接続されてもよい。コンデンサＣ０．１は、ＤＭＯＳトランジスタＤ０．１に接続されたインダクタＬ１．１とＤＭＯＳトランジスタＤ０．２のゲートとの間の信号経路に設けられてもよい。同様に、コンデンサＣ０．２は、ＤＭＯＳトランジスタＤ０．２に接続されたインダクタＬ１．２とＤＭＯＳトランジスタＤ０．１のゲートとの間の信号経路に設けられてもよい。一対の無効化トランジスタＴＤ０．１、ＴＤ０．２は、それらのゲートが制御入力（ＯＦＦ）（論理はハイレベル）に接続され、かつ、それぞれのソース・ドレイン通路を通って、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２ のゲートと基準電圧ＧＮＤとの間にそれぞれ接続されてもよい。無効化トランジスタＴＤ０．１、ＴＤ０．２は、任意の既知のトランジスタのタイプ（例えば、ＭＯＳ、ＦＥＴ、ＢＪＴ、ＤＭＯＳその他）として実装されてもよい。
【００１０】
コントローラ１２０は、無効化トランジスタＴＤ０．１、ＴＤ０．２のゲートに制御信号ＯＦＦ（論理はハイレベル）を与えて、無効化トランジスタＴ０．１、Ｔ０．２をアクティブ化してもよい。無効化トランジスタＴＤ０．１、ＴＤ０．２は、アクティブ化されると、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２のゲートをローレベルに下げてもよいので、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２をオフにし、かつ、ＬＣタンク２１０を無効にする。無効化トランジスタＴＤ０．１、ＴＤ０．２が非アクティブ化される（すなわち、ＯＦＦ信号がない）場合には、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２はアクティブ化されてもよく、コンデンサＣ０．１、Ｃ０．２をインダクタＬ１．１、Ｌ１．２にそれぞれ接続する。したがって、ＬＣタンク１１０は、共振周波数または発振周波数ｆｏｓｃで共振または発振して、一対のインダクタＬ２．１、Ｌ２．２を介して、電源ＶＤＤからの電力を第２の電圧領域１３０に送信してもよい。絶縁障壁は、インダクタＬ１．１、Ｌ１．２とインダクタＬ２．１、Ｌ２．２との間 に設けられてもよいので、インダクタＬ２．１、Ｌ２．２はインダクタＬ１．１、Ｌ１．２に電磁的に接続され得るが、直流的にはインダクタＬ１．１、Ｌ１．２から絶縁される。ある実施形態では、インダクタＬ１．１、Ｌ１．２はトランスの一次巻き線でもよく、インダクタＬ２．１、Ｌ２．２はそのトランスの二次巻き線でもよい。ＬＣタンク１１０の発振電圧のピークからピークまでの電圧は、ノードＶＮとノードＶＰとの間であり、電源ＶＤＤの２倍〜３倍の電圧であってもよい。
【００１１】
発振器回路１００の発振周波数ｆｏｓｃは、インダクタＬ１．１、Ｌ１．２のインダクタンス、コンデンサＣ０．１、Ｃ０．２の容量、及びＤＭＯＳトランジスタＤ０．１、Ｄ０．２の容量に関連し得る。したがって、発振周波数ｆｏｓｃは、ＬＣタンク１１０の製造中において、インダクタＬ１．１、Ｌ１．２、コンデンサＣ０．１、Ｃ０．２、及びＤＭＯＳトランジスタＤ０．１、Ｄ０．２のサイズを調整することによって調整されてもよい。理想的には、インダクタＬ１．１、Ｌ１．２はほぼ同一のインダクタンスを持つことが望ましく、コンデンサＣ０．１、Ｃ０．２はほぼ同一の容量を持つことが望ましく、またＤＭＯＳトランジスタＤ０．１、Ｄ０．２はほぼ同一の（寄生）容量を持つようにサイズ化されることが望ましい。しかしながら、実際には、製造上の変動及び他の要因のせいで、インダクタンス及び容量は完全には一致しない可能性がある。１つの実施形態において、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２及び無効化トランジスタＴＤ０．１、ＴＤ０．２は、ｎ型トランジスタとして製造されてもよい。
【００１２】
図２は、本開示の実施形態における発振器回路２００を示す。発振器回路２００は、ＬＣタンク２１０、複数のサブタンク２４０．１〜２４０．Ｎ、及びコントローラ２２０を含んでもよい。ＬＣタンク２１０は、一対のインダクタＬ１．１、Ｌ１．２、一対のコンデンサＣ０．１、Ｃ０．２、一対のＤＭＯＳトランジスタＤ０．１、Ｄ０．２、及び一対の無効化トランジスタＴ０．１、Ｔ０．２を含んでもよい。サブタンク２４０．１〜２４０．Ｎの各々は、一対のコンデンサＣ１．１、Ｃ１．２〜ＣＮ．１、ＣＮ．２、一対のＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２、一対の無効化トランジスタＴＤ１．１、ＴＤ１．２〜ＴＤＮ．１、ＴＤＮ．２、及び一対の有効化トランジスタＴＥ１．３、ＴＥ１．４〜ＴＥＮ．３、ＴＥＮ．４を含んでもよい。
【００１３】
ＬＣタンク２１０において、一対のインダクタＬ１．１、Ｌ１．２は直列に接続されてセンタータップ及び一対の端子を構成してもよい。センタータップは、電源ＶＤＤに接続されてもよい。一対のＤＭＯＳトランジスタＤ０．１、Ｄ０．２の各々は、それぞれのソース・ドレイン通路を通って、一対のインダクタＬ１．１、Ｌ１．２のそれぞれの端子と基準電圧ＧＮＤの間に接続されてもよい。コンデンサＣ０．１は、ＤＭＯＳトランジスタＤ０．１に接続されたインダクタＬ１．１とＤＭＯＳトランジスタＤ０．２のゲートとの間の信号経路に設けられてもよい。同様に、コンデンサＣ０．２は、ＤＭＯＳトランジスタＤ０．２に接続されたインダクタＬ１．２とＤＭＯＳトランジスタＤ０．１のゲートとの間の信号経路に設けられてもよい。一対の無効化トランジスタＴＤ０．１、ＴＤ０．２は、それらのゲートが制御入力（ＯＦＦ）に接続されてもよく、また、それぞれのソース・ドレイン通路を通って、ＤＭＯＳトランジスタＤ０．１．Ｄ０．２のゲートと基準電圧ＧＮＤとの間にそれぞれ接続されてもよい。
【００１４】
図２に示すように、サブタンク２４０．１〜２４０．Ｎの各々は、インダクタＬ１．１、Ｌ１．２の一対の端子（ＶＮ、ＶＰ）の両端においてＬＣタンク２１０と並列接続されてもよい。サブタンク２４０．１〜２４０．Ｎの各々において、一対のＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２の各々は、それぞれのソース・ドレイン通路を通って、一対のインダクタＬ１．１、Ｌ１．２のそれぞれの端子と基準電圧ＧＮＤとの間に接続されてもよい。コンデンサＣ１．１〜ＣＮ．１は、有効化トランジスタＴＥ１．３〜ＴＥＮ．３と直列接続されて、ＤＭＯＳトランジスタＤ１．１〜ＤＮ．１に接続されたインダクタＬ１．１とＤＭＯＳトランジスタＤ１．２〜ＤＮ．２のゲートとの間の信号経路に設けられてもよい。同様に、コンデンサＣ１．２〜ＣＮ．２は、有効化トランジスタＴＥ１．４〜ＴＥＮ．４と直列接続されて、ＤＭＯＳトランジスタＤ１．２〜ＤＮ．２に接続されたインダクタＬ１．２とＤＭＯＳトランジスタＤ１．１〜ＤＮ．１のゲートとの間の信号経路に設けられてもよい。有効化トランジスタＴＥ１．３〜ＴＥＮ．３及びＴＥ１．４〜ＴＥＮ．４は、それぞれのゲートがそれぞれの制御入力（ＣＴＲＬ１．１〜ＣＴＲＬＮ．１）に接続されてもよい。一対の無効化トランジスタＴＤ１．１、ＴＤ１．２〜ＴＤＮ．１、ＴＤＮ．２は、それぞれのゲートが別の制御入力（ＣＴＲＬ１．２〜ＣＴＲＬＮ．２）に接続され接続されてもよく、また、それぞれのソース・ドレイン通路を通って、ＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２のゲートと基準電圧ＧＮＤとの間にそれぞれ接続されてもよい。
【００１５】
コントローラ２２０は、（例えば、論理はハイレベルの）制御信号ＣＴＲＬ１．２〜ＣＴＲＬＮ．２を無効化トランジスタＴＤ０．１、ＴＤ０．２〜ＴＤＮ．１、ＴＤＮ．２のゲートに与えて、無効化トランジスタＴＤ０．１、ＴＤ０．２〜ＴＤＮ．１、ＴＤＮ．２をアクティブ化してもよい。制御信号ＣＴＲＬ１．２〜ＣＴＲＬＮ．２の各々は、制御信号ＯＦＦと反転された対応する制御信号ＣＴＲＬ１．１〜ＣＴＲＬＮ．１の１つとの論理和としてコントローラによって構成されてもよい。無効化トランジスタＴＤ０．１、ＴＤ０．２〜ＴＤＮ．１、ＴＤＮ．２は、アクティブ化されると、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２〜ＤＮ．１、ＤＮ．２のゲートをローレベルに引き下げてもよく、これによりＤＭＯＳトランジスタＤ０．１、Ｄ０．２〜ＤＮ．１、ＤＮ．２をオフにして、ＬＣタンク２１０及びサブタンク２４０．１〜２４０．Ｎを無効にする。
【００１６】
無効化トランジスタＴＤ０．１、ＴＤ０．２〜ＴＤＮ．１、ＴＤＮ．２が非アクティブ化されると、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２はアクティブ化されてもよく、コンデンサＣ０．１、Ｃ０．２がそれぞれインダクタＬ１．１、Ｌ１．２と直列接続で配置される。したがって、ＬＣタンク２１０は、共振周波数または発振周波数ｆｏｓｃで共振または発振して、一対のインダクタＬ２．１、Ｌ２．２を介して、電源ＶＤＤからの電力を第２の電圧領域２３０に送信してもよい。インダクタＬ２．１、Ｌ２．２はインダクタＬ１．１、Ｌ１．２と電磁的に接続されてもよいが、直流的にはインダクタＬ１．１、Ｌ１．２から絶縁される。インダクタＬ１．１、Ｌ１．２はトランスの一次巻き線でもよく、インダクタＬ２．１、Ｌ２．２はそのトランスの二次巻き線でもよい。
【００１７】
無効化トランジスタＴＤ１．１、ＴＤ１．２〜ＴＤＮ．１、ＴＤＮ．２が非アクティブ化されると、コントローラ２２０も制御信号ＣＴＲＬ１．１〜ＣＴＲＬＮ．１のそれぞれによってサブタンク２４０．１〜２４０．Ｎの１つ以上をアクティブ化してもよい。コントローラ２２０は、（例えば、論理はハイレベルの）制御信号ＣＴＲＬ１．１、・・・、ＣＴＲＬＮ．１を有効化トランジスタＴＥ１．３、ＴＥ１．４〜ＴＮ．３、ＴＮ．４のゲートに与えて、有効化トランジスタＴＥ１．３、ＴＥ１．４〜ＴＥＮ．３、ＴＥＮ．４を有効にしてもよい。したがって、ＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２はアクティブ化されてもよく、コンデンサＣ１．１〜ＣＮ．１がコンデンサＣ０．１と並列接続で配置され、かつ、コンデンサＣ１．２〜ＣＮ．２がコンデンサＣ０．２と並列接続で配置され、これにより発振器回路２００の有効容量が増加し、かつ、発振周波数ｆｏｓｃが低くなる。したがって、発振周波数ｆｏｓｃは、コントローラ２２０によってアクティブ化されるサブタンク２４０．１〜２４０．Ｎの組み合わせ／順列に基づいて、複数の離散的な値に設定されてもよい。コントローラ２２０は、所定の発振周波数ｆｏｓｃの順序に基づいて、サブタンク２４０．１〜２４０．Ｎを選択的にアクティブ化することによって、１つの発振周波数ｆｏｓｃから別の所定の時間ステップｔｓｔｅｐに「ホップ」するようにプログラムされてもよい。所定の発振周波数ｆｏｓｃの順序は、期間Ｔの間続いてもよいし、かつその後繰り返されてもよい。所定の発振周波数ｆｏｓｃの順序は、昇順、降順、ランダムな順序、または他の適当な順序でもよい。
【００１８】
サブタンク２４０．１〜２４０．Ｎが非アクティブ化された場合の発振周波数ｆｏｓｃは、ＬＣタンク２１０の製造中に、インダクタＬ１．１、Ｌ１．２、コンデンサＣ０．１、Ｃ０．２、及びＤＭＯＳトランジスタＤ０．１、Ｄ０．２のサイズを調整することによって調整されてもよい。理想的には、インダクタＬ１．１、Ｌ１．２はほぼ同一のインダクタンスを持つことが望ましく、コンデンサＣ０．１、Ｃ０．２はほぼ同一の容量を持つことが望ましく、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２はほぼ同一の容量を持つようにサイズ化されることが望ましい。しかしながら、実際には、製造上の変動及び他の要因のせいで、インダクタンス及び容量は完全には一致しない可能性がある。１つの実施形態では、ＤＭＯＳトランジスタＤ０．１、Ｄ０．２〜ＤＮ．１、ＤＮ．２、無効化トランジスタＴＤ０．１、ＴＤ０．２〜ＴＤＮ．１、ＴＤＮ．２、及び有効化トランジスタＴＥ１．３、ＴＥ１．４〜ＴＥＮ．３、ＴＥＮ．４は、ｎ型トランジスタとして製造されてもよい。
【００１９】
サブタンク２４０．１〜２４０．Ｎは、サブタンク２４０．１、・・・、２４０．Ｎの各々がアクティブ化された場合に、周波数ステップｆｓｔｅｐによって発振周波数ｆｏｓｃを低くできるように、全く同一に製造されてもよい。周波数ステップｆｓｔｅｐは、コンデンサＣ１．１、Ｃ１．２〜ＣＮ．１、ＣＮ．２及びＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２のサイズを調整することによって調整されてもよい。理想的には、コンデンサＣ１．１、Ｃ１．２〜ＣＮ．１、ＣＮ．２はほぼ同一の容量を持つことが望ましく、ＤＭＯＳトランジスタＤ１．１、Ｄ１．２〜ＤＮ．１、ＤＮ．２はほぼ同一の容量を持つようにサイズ化されることが望ましい。しかしながら、実際には、製造上の変動及び他の要因のせいで、容量は完全には一致しない可能性がある。時間ステップｔｓｔｅｐ、期間Ｔ、及び周波数ステップｆｓｔｅｐは、例えば、発振器回路２００の適用及び電磁干渉（ＥＭＩ）の要件に基づいて設定されてもよい。さらに、サブタンク回路の個数は、周波数ホッピング方式におけるビット数に対応してもよい。例えば、４ビットの周波数ホッピング方式の場合、１５（２４−１）個のサブタンク回路が用意されてもよい。１５個のサブタンク回路及びＬＣタンク回路は、４ビットの周波数ホッピング方式に対して１６個の搬送波を提供してもよい。
【００２０】
図３は、本開示の実施形態における周波数「ホッピング」の制御方法３００を示す。方法３００は、例えば、図２の発振器回路２００によって実行されてもよい。方法３００は、ステップ３１０においてで開始し、ステップ３２０において、所定の発振周波数ｆｏｓｃの順序｛（ｔ０、ｆ０）、（ｔ１、ｆ１）、・・・、（ｔＮ、ｆＮ）｝がロードされてもよい。所定の発振周波数ｆｏｓｃの順序は、昇順、降順、ランダムな順序、または任意の他の適当な順序でもよい。所定の発振周波数ｆｏｓｃの順序は、異なる時間においては異なる発振周波数に規定されてもよい。ステップ３３０において、時間はｔ０であるので、選択のサブタンクがアクティブ化（すなわち、オンに反転またはオンが維持）されてよく、対応する発振周波数ｆｏｓｃ＝ｆ０を生成する。ステップ３４０において、時間はｔ１であるので、選択のサブタンクがアクティブ化（すなわち、オンに反転またはオンが維持）されてよく、対応する発振周波数ｆｏｓｃ＝ｆ１を生成する。ステップ３５０において、時間はｔ２であるので、選択のサブタンクがアクティブ化（すなわち、オンに反転またはオンが維持）されもよく、対応する発振周波数ｆｏｓｃ＝ｆ２を生成する。その方法は、ｔＮにおいて期間Ｔの最後に至るまで継続してもよい。この場合において、選択のサブタンクがアクティブ化（すなわち、オンに反転またはオンが維持）されもよく、ステップ３６０において対応する発振周波数ｆｏｓｃ＝ｆＮを生成する。この後、周波数ホッピングのステップ（すなわち、ステップ３３０〜３６０）は、次の期間Ｔにおいて繰り返されてもよい。
【００２１】
図４は、本開示の実施形態における一例の周波数ホッピングの図４００を示す。図４００は、発振器回路（例えば、発振器回路２００）の発振周波数ｆｏｓｃが時間ステップｔｓｔｅｐで変化されることができて、（例えば、図３の方法３００を使用するコントローラ２２０によって）期間Ｔにわたって、所定の発振周波数ｆｏｓｃの順序｛（ｔ０、ｆ０）、（ｔ１、ｆ１）、・・・、（ｔＮ、ｆＮ）｝に従うやり方を示す。この実施例における所定の発振周波数ｆｏｓｃの順序は、ランダムな順序である。しかしながら、上述したように、所定の発振周波数ｆｏｓｃの順序もまた、昇順、降順、ランダムな順序、または他の適当な順序でもよい。
【００２２】
図５は、本開示の実施形態における集積回路５００のトポロジーを示す。集積回路５００は、第１のチップ５０２及び第２のチップ５０４を含んでもよい。第１のチップ５０２は、ＬＣタンク５１０及びＬＣタンク５１０に並列に接続された複数のサブタンク５４０．１〜５４０．Ｎ、及び二次側のインダクタ５５０を含んでもよい。ＬＣタンク５１０は二次側のインダクタ５５０に隣接して作られた一次側のインダクタ５１２を含んでもよく、この場合、一次側のインダクタ５１２は二次側のインダクタ５５０と電磁的に結合されているが、直流的には二次側のインダクタ５５０から絶縁されてもよい。二次側のインダクタ５５０は、例えば、接続線によって第２のチップ５４０に接続されてもよい。
【００２３】
ＬＣタンク５１０及び複数のサブタンク５４０．１〜５４０．Ｎは、図２のＬＣタンク２１０及び複数のサブタンク２４０．１〜２４０．Ｎにそれぞれ対応してもよい。一次側のインダクタ５１２は、一対のインダクタＬ１．１、Ｌ１．２に対応してもよく、かつ二次側のインダクタ５５０は、一対のインダクタＬ２．１、Ｌ２．２に対応してもよい。したがって、図５に示される配置によって、集積回路５００は、第１のチップ５０２（すなわち、第１の電圧領域）から第２のチップ５０４（すなわち、二次側のインダクタ５５０を介した第２の電圧領域）に電力を送信してもよい。
【００２４】
本出願の態様によれば、方法が提供され、本方法は、最初の時間例では、インダクタ・コンデンサ（ＬＣ）タンク回路をアクティブ化することを含み、それは、タンク回路の第１の対のトランジスタをアクティブ化し、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、一対の端子を有するインダクタのそれぞれの端子と基準電圧（それは、いくつかの実施形態では接地基準電圧）との間に接続されること、そのアクティブ化によって、第１の対の第１のトランジスタのソース端子またはドレイン端子と第１の対の第２のトランジスタのゲートとの間の信号経路に設けられたタンク回路の第１の対のコンデンサを接続すること、及び、そのアクティブ化によって、第１の対の第２のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続することによる。この場合において、発振周波数を含む電圧がインダクタ端子で生成されて、絶縁障壁を超えて電力を送信する。
【００２５】
このような実施形態のいくつかにおいて、タンク回路の第１の対のトランジスタをアクティブ化することは、制御信号の第１の状態を第２の対のトランジスのゲートに与えることによって、タンク回路の第２の対のトランジスタを非アクティブ化することを含み、タンク回路の第２の対のトランジスタが、それらのソース・ドレイン通路を通って、第１の対のそれぞれのトランジスタのゲートと基準電圧との間に接続される。
【００２６】
いくつかの実施形態において、本方法は、最初の時間例では、ＬＣタンク回路に並列に接続された複数のサブタンク回路の１つ以上を選択的にアクティブ化することをさらに含む。このような実施形態のいくつかにおいて、選択的にアクティブ化された複数のサブタンク回路の各々をアクティブ化することは、サブタンク回路の第１の対のトランジスタをアクティブ化し、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、インダクタのそれぞれの端子と基準電圧との間に接続され、かつ、そのアクティブ化によって、サブタンク回路の第１の対のトランジスタの第１のトランジスタのソース端子またはドレイン端子とサブタンク回路の第１の対のトランジスタの第２のトランジスタのゲートとの間の信号経路に設けられたタンク回路の第１の対のコンデンサを接続すること、かつ、そのアクティブ化によって、サブタンク回路の第１の対のトランジスタの他のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続することを含む。いくつかの実施例において、タンク回路の第１の対のトランジスタをアクティブ化することは、制御信号の第１の状態をサブタンク回路の第２の対のトランジスのゲートに与えることによって、サブタンク回路の第２の対のトランジスタを非アクティブ化することであり、サブタンク回路の第２の対のトランジスタは、それらのソース・ドレイン通路を通って、サブタンク回路の第１の対のトランジスタのそれぞれのトランジスタのゲートと基準電圧との間に接続される。このような実施形態のいくつかにおいて、サブタンク回路の第１の対のトランジスタをアクティブ化することは、サブタンク回路の第３の対のトランジスタのゲートに第２の制御信号の第１の状態を与えることによって、サブタンク回路の第３の対のトランジスタをアクティブ化し、それらのソース・ドレイン通路を通って、サブタンク回路の第１の対のトランジスタのそれぞれのトランジスタのゲートとサブタンク回路の対のコンデンサとを接続することをさらに含む。
【００２７】
いくつかの実施形態において、次の時間例では、方法は、複数のサブタンク回路の１つ以上を最初の時間例とは異なる設定で選択的にアクティブ化することによって、第２の発振周波数に周波数ホッピングをすることをさらに含む。
【００２８】
方法のいくつかの実施形態において、期間の各々の時間例において異なる発振周波数が生成される。
【００２９】
本出願の態様によれば、回路が提供され、この回路は、最初の時間例では、インダクタ・コンデンサ（ＬＣ）タンクの第１の対のトランジスタをアクティブ化する手段を備え、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、一対の端子を有するインダクタのそれぞれの端子と基準電圧に接続される。その回路は、そのアクティブ化によって、第１の対の第１のトランジスタのソース端子またはドレイン端子と第１の対の第２のトランジスタのゲートとの間の信号経路に設けられたタンク回路の第１の対のコンデンサを接続する第１の手段をさらに備える。その回路は、そのアクティブ化によって、第１の対の他のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続する第２の手段をさらに備える。この場合において、発振周波数を含む電圧がインダクタ端子で生成されて、絶縁障壁を超えて電力を送信する。
【００３０】
このような実施形態のいくつかにおいて、タンク回路の第１の対のトランジスタをアクティブ化する手段は、タンク回路の第２の対のトランジスタを非アクティブ化する手段を含み、タンク回路の第２の対のトランジスタは、それらのソース・ドレイン通路を通って、タンク回路の第１の対のトランジスタのそれぞれのトランジスタのゲートと基準電圧との間に接続される。
【００３１】
いくつかの実施形態において、その回路は、最初の時間例では、ＬＣタンク回路に並列に接続された複数のサブタンクの１つ以上を選択的にアクティブ化する手段をさらに備える。このような実施形態のいくつかにおいて、サブタンク回路の１つ以上の各々を選択的にアクティブ化する手段は、サブタンク回路の第１の対のトランジスタをアクティブ化し、各トランジスタが、そのトランジスタのソース・ドレイン通路を通って、インダクタのそれぞれの端子と基準電圧との間に接続される手段と、そのアクティブ化によって、サブタンク回路の第１の対のトランジスタの第１のトランジスタのソース端子またはドレイン端子とサブタンク回路の第１の対のトランジスタの第２のトランジスタのゲートとの間の信号経路に設けられた第１の対のコンデンサを接続する第１の手段とを含む。サブタンクの１つ以上を選択的にアクティブ化する手段は、そのアクティブ化によって、タンク回路の第１の対のトランジスタの第２のトランジスタのソース端子またはドレイン端子と第１の対の第１のトランジスタのゲートとの間の信号経路に設けられた第２の対のコンデンサを接続する第２の手段をさらに備えてもよい。
【００３２】
いくつかの実施形態において、その回路は、次の時間例では、複数のサブタンク回路の１つ以上を最初の時間例とは異なる設定で選択的にアクティブ化することによって、周波数ホッピングする手段をさらに含む。
【００３３】
その回路のいくつかの実施形態において、期間の各々の時間例において異なる発振周波数が生成される。
【００３４】
開示の様々な実施形態は、この明細書において特定的に図示され及びまたは説明される。しかしながら、開示の趣旨及び意図された範囲を逸脱することなく、開示の修正及び変形は、上記の教示及び添付された特許請求の範囲の範囲内によって包摂されることは明らかである。さらに、上記説明された原理と整合性が取れる変形は許容される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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