(57)【特許請求の範囲】
【請求項１】
ロジックダイと、
前記ロジックダイと接触し、かつ、電流源から合計の量の電流を取るように構成されるメモリダイであって
前記合計の量の電流を前記電流源から前記メモリダイに提供するために前記メモリダイに形成され、各々が前記電流源から前記メモリダイへの前記合計の量の電流の一部を提供するように構成される複数の基板貫通ビア（ＴＳＶ）と、
接続されず、かつ、前記電流源により近い第一のＴＳＶと関連付けられる少なくとも２つの相互接続接点と、および
前記第一のＴＳＶよりも前記電流源から距離的に遠い第二のＴＳＶと関連付けられる少なくとも２つの相互接続接点の間の電気接続、を含むメモリダイ、
を含む半導体デバイス。
【請求項２】
前記第一のＴＳＶと関連付けられる前記少なくとも２つの相互接続接点の間の抵抗は、前記電気接続の抵抗より大きい、
請求項１に記載の半導体デバイス。
【請求項３】
前記合計の量の電流はパワーバスと通って前記メモリダイに関連するダイ上の回路に提供される、
請求項１に記載の半導体デバイス。
【請求項４】
前記メモリダイによって取られる前記合計の量の電流は、前記複数のＴＳＶの間で分けられ、
半導体処理に従って形成される導電線は、特定の閾値電流より低く前記複数のＴＳＶの各々を通る電流を維持するためにサイズ付けされ接続される、
請求項１に記載の半導体デバイス。
【請求項５】
追加のメモリダイが前記メモリダイに積層され、追加の複数のＴＳＶが前記追加のメモリダイを通ってのび、前記メモリダイを通ってのびる前記複数のＴＳＶの少なくとも一部にそろえられる、
請求項１に記載の半導体デバイス。
【請求項６】
前記複数のＴＳＶのＴＳＶの第一の集合と関連付けられる相互接続接点の第一の集合と関連付けられる少なくとも２つの相互接続接点と、前記電流源に物理的距離でより近い前記追加の複数のＴＳＶのＴＳＶの第二の集合と関連付けられる相互接続接点の第二の集合とは、接続されず、
前記複数のＴＳＶのＴＳＶの第三の集合と関連付けられる相互接続接点の第三の集合と、前記第一の集合よりも前記電流源から遠い距離にある前記追加の複数のＴＳＶのＴＳＶの第四の集合と関連付けられる相互接続接点の第四の集合とは、接続される、
請求項５に記載の半導体デバイス。
【請求項７】
前記追加の複数のＴＳＶのＴＳＶに関連する導電線の幅は、前記電流源からより遠いＴＳＶに関連する導電線の幅より小さい、
請求項６に記載の半導体デバイス。
【請求項８】
ロジックダイと、
前記ロジックダイと接触し、かつ、電流源からある量の電流を取るように構成されるメモリダイと、
前記メモリダイに形成され、かつ、前記電流源から前記メモリダイへの前記量の電流を提供するように構成される複数の基板貫通ビア（ＴＳＶ）と、
前記電流源に対して第一の距離を持ちかつ前記複数のＴＳＶに関連付けられる、第一のＴＳＶと、
前記メモリダイの回路、
との間の、前記電流源から物理的距離でより遠い第二のＴＳＶに接続する第二の導電線より小さい幅を持つ第一の導電線、
を含む、半導体デバイス。
【請求項９】
前記複数のＴＳＶの導電線の幅は、前記電流源に関する距離に依存する、
請求項８に記載の半導体デバイス。
【請求項１０】
前記第一のＴＳＶは前記電流源に最も近く、
前記第二のＴＳＶは前記電流源に二番目に最も近く、
前記第一の導電線は最も小さい幅を持ち、
前記第二の導電線は二番目に最も小さい幅を持つ、
請求項８に記載の半導体デバイス。
【請求項１１】
前記複数のＴＳＶの第三のＴＳＶが前記電流源に三番目に最も近く、
第四のＴＳＶが前記電流源に四番目に最も近く、
第五のＴＳＶが前記電流源に五番目に最も近く、
第六のＴＳＶが六番目に最も近く、
前記第三のＴＳＶの導電線は三番目に最も小さい幅を持ち、
前記第四のＴＳＶの導電線は四番目に最も小さい幅を持ち、
前記第五のＴＳＶの導電線は五番目に最も小さい幅を持ち、
前記第六のＴＳＶの導電線は六番目に最も小さい幅を持つ、
請求項１０に記載の半導体デバイス。
【請求項１２】
第一の基板貫通ビア（ＴＳＶ）とメモリダイの回路との間に、前記第一のＴＳＶと前記回路とを結合し第一の幅である第一の導電線を形成すること、
第二のＴＳＶと前記回路との間に、前記第二のＴＳＶと前記回路とを結合し第二の幅である第二の導電線を形成すること、および
電流源を前記第一のＴＳＶおよび前記第二のＴＳＶに接続することを含み、
前記第一のＴＳＶは前記第二のＴＳＶより前記電流源に近く、
前記第一の幅は前記第二の幅より小さい、
半導体デバイスを形成する方法。
【請求項１３】
前記複数のＴＳＶを通して前記メモリダイに前記電流源からの合計量の電流を提供するための前記メモリダイ内の複数のＴＳＶ、
を含む、請求項１２に記載の方法。
【請求項１４】
前記複数のＴＳＶの各々と前記回路との間に、各々の幅が前記電流源からの距離に基づいて形成される複数の導電線を形成すること、
を含む請求項１３に記載の方法。
【請求項１５】
導電線と関連付けられる幅は、前記電流源により近いときはより小さく、前記電流源からより遠いときはより大きいように形成される、
請求項１４に記載の方法。
【請求項１６】
ロジックダイと、
前記ロジックダイと接触する複数の積層メモリダイと、
前記複数の積層メモリダイの各々を通る基板貫通ビア（ＴＳＶ）と、
前記複数の積層メモリダイの各々の間の相互接続接点と、および
前記ＴＳＶの各ＴＳＶを前記複数の積層メモリダイの少なくとも１つに関連するダイ上の回路に結合する導電線を含み、
前記ＴＳＶの各々および前記ダイ上の回路への導電線の幅は、電流源からの前記ＴＳＶの各々の距離に基づいて変動し、
他のＴＳＶより前記電流源に近いＴＳＶと関連付けられるダイの間の少なくとも２つの相互接続接点は電気接続されず、
前記他のＴＳＶと関連付けられるダイの間の相互接続接点は電気接続される、
半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に、修正された電流分布を持つ半導体デバイス、および、それを形成する方法に関する。
【背景技術】
【０００２】
半導体デバイスは、パーソナルコンピューター、携帯電話、デジタルカメラ、およびその他の電子デバイスといった多様な電子的用途にて使用されることが可能である。例えばメモリダイといった様々な半導体デバイスは、例えばシリコンウエハまたはダイといった半導体デバイスを通って電気的連続性を提供することが可能な導電性ビアである、基板貫通ビア（ｔｈｒｏｕｇｈ−ｓｕｂｓｔｒａｔｅ−ｖｉａｓ）（ＴＳＶ）を利用する。ＴＳＶによって、２つ以上の集積回路（ＩＣ）装置は３次元（３Ｄ）チップスタックへと垂直に積層されることが可能となる。例えば、スタックの最上部にあるＩＣデバイスのＴＳＶは、スタック内のより低いＩＣデバイスのＴＳＶに接続することが可能である。スタック内のＩＣデバイスを電気的に接続することによって、ＴＳＶは、スタック内のＩＣデバイスが単一のデバイスとして機能できるようにすることが可能である。ＴＳＶ技術は、３Ｄチップスタックが、他の利点の中でも、小さい設置面積を使いながら向上した接続性、帯域幅、および／または機能性を持つことを可能とすることが可能である。それでも、適切な電力および耐用寿命を提供するために３Ｄチップスタックを接続することは、課題を課す。
【図面の簡単な説明】
【０００３】
【図１】本開示のいくつかの実施形態に従う半導体ダイアセンブリの例である。
【図２】半導体デバイスへのＴＳＶへの電流供給の例である。
【図３】本開示のいくつかの実施形態に従う半導体デバイスの例である。
【図４】図４は、本開示のいくつかの実施形態にしたがう、修正された電流分布を持つ半導体デバイスの例である。
【発明を実施するための形態】
【０００４】
修正された電流分布を持つ半導体デバイスおよびそれを形成する方法が本明細書に記載される。例えば、メモリダイは、ロジックダイの最上部にありかつロジックダイと接触していることが可能である。メモリダイは、電流源からある量の電流を取るように構成されることが可能である。メモリダイは、メモリダイに形成される（例えばシリコン貫通ビアと言った）複数の基板貫通ビア（ＴＳＶ）を含むことが可能であり、電流源からメモリダイにある量の電流を提供するように構成されることが可能である。メモリダイは、接続されておらず、かつ、電流源により近い第一のＴＳＶと関連付けられる少なくとも２つの相互接続接点を含むことが可能である。メモリダイは、第一のＴＳＶよりもさらに電流源からより遠い物理的距離にある第二のＴＳＶと関連付けられる少なくとも２つの相互接続接点の間に電気接続を含むことが可能である。
【０００５】
ＴＳＶは、多様な処理によって半導体デバイスに形成され得る。例として、半導体ウエハの前側の面といった面にフォトレジストが適用されることが可能である。その後、ウエハはパターン付けされることが可能であり、深掘反応性イオンエッチング処理といったエッチング処理が、パターン付けされたウエハにおいてビアを作成するために利用されることが可能である。基板と呼ばれる場合もあるウエハは、その他の中でも、シリコン、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア、シリコンゲルマニウム、ガリウムヒ素を含むことが可能であるいくつかの半導体ベースの構造を含むことが可能である。様々な用途では、いくつかの材料が、ビア内に形成され得る。例えば、酸化物といった内張り材料、および、例えばタンタルといったバリア材料は、ビアに形成されることが可能である。ビアは、例えば銅、タングステン、またはアルミニウムといった導電性材料で充填されることが可能である。この段階で、充填されるビアは、ウエハを通して完全にはのびない場合がある。そのようなものとして、ウエハは裏返しにされることが可能であり、裏面処理（ｂａｃｋｓｉｄｅ  ｐｒｏｃｅｓｓｉｎｇ）が生じ得る。例えば、薄くする処理および／またはＴＳＶ露出処理は、実施されることが可能であり、これによって、ウエハ全体を通してのびるビア内に導電性材料が生じる。
【０００６】
ＴＳＶの形成の後、例えばビアがウエハを通ってのびた後、様々な用途のためにいくつかの更なる処理が実施されることが可能である。例えば、いくつかの他の半導体デバイスおよび／または（例えば、ダイ上の回路、メタライズ層といった相互接続接点、その他といった）電子デバイスの他のコンポーネントへの、半導体デバイスの例えば物理的なおよび／または電気的な接続を容易にするために、導電線はＴＳＶを接続するために形成されることが可能である。導電線の幅は、本開示のいくつかの例に従って変動することが可能である。例えば、導電線と関連付けられるＴＳＶの電流源からの距離は相互接続の幅を決定することが可能である。いくつかの例において、電流源に距離的により近いＴＳＶと関連付けられる導電線は、電流源から距離にしてより遠いＴＳＶと関連付けられる導電線よりも小幅であることが可能である。
【０００７】
本開示の以下の詳細な記載において、本明細書の一部を成し、開示の１つ以上の実施形態がどのように実施され得るのかが例示として示される添付図面に対して参照が行われる。これらの実施形態は、当業者が本開示の実施形態を実施することが可能であるために充分に詳細に記載されており、また、他の実施形態が利用され得ることおよび処理の、電気的なおよび／または構造上の変更が本開示の範囲から逸脱することなくなされ得ることが理解されるべきである。
【０００８】
本明細書での数字は、最初の一つまたは複数の数字は図面番号に対応し残りの数字は図面での要素またはコンポーネントを特定するナンバリング上の慣例に従う。異なる図の間における同様の要素またはコンポーネントは、同様の数字の使用によって特定され得る。例えば、１２７は、図１での要素「２７」を参照し得、同様の要素は図２で２２７として参照され得る。また、本明細書で使用される場合、「いくつかの（ａ  ｎｕｍｂｅｒ  ｏｆ）」特定の要素および／または特徴は、そのような要素および／または特徴の一つまたはそれより多くを参照する場合がある。
【０００９】
図１は、本開示のいくつかの実施形態に従う半導体ダイアセンブリ１００の例示の例である。半導体ダイアセンブリ１００はハイブリッドメモリキューブ（ＨＭＣ）を含むことが可能である。ダイ１０６はスタック１０４のダイ１０２より大きい設置面積を持ち得る。この例では、例えば、ダイ１０６は、スタック１０４の少なくとも一つの側面を越えて横方向外側に向かってのびる周辺部１０８を含む。アセンブリ１００は、第一の熱転写特徴１１０−Ａをダイ１０６の周辺部１０８に更に含むことが可能であり、また、ダイ１０２に重ねられるオプションとしての第二の熱転写特徴１１０−Ｂを更に含むことが可能である。
【００１０】
第一および第二の熱転写特徴１１０−Ａおよび１１０−Ｂは、第一および第二の半導体ダイ１０２および１０６の周囲に少なくとも部分的にのびる熱導電性ケーシング１２２と各々熱接触することが可能である。ケーシング１２２は、パッケージ基板１３０上でダイ１０６から横方向に離れて間隔を置かれる外側部分１２４と、外側部分１２４によって支えられるキャップ部分１２６とを含むことが可能である。外側部分１２４およびキャップ部分１２６は、縦にのびる第一の熱転写特徴１１０−Ａと第二の熱転写特徴１１０−Ｂとの両方がキャップ部分１２６の下面に熱接触するように構成される凹部１３６を形成する。図１に示されないが、パッケージ基板１３０は、例えば、プリント基板（ＰＣＢ）といった、下にあるベース構造に結合されることが可能である。
【００１１】
例として、アセンブリ１００は、ダイ１０２がダイナミックランダムアクセスメモリ（ＤＲＡＭ）ダイおよび／またはデータ保存を提供する他のメモリダイであるハイブリッドメモリキューブ（ＨＢＣ）として構成されることが可能であり、また、ダイ１０６は、（例えばＤＲＡＭ制御といった）メモリ制御および／またはＨＭＣ内の他の機能を提供するロジックダイであることが可能である。例えば、アセンブリ１００は、（例えばＨＭＣ内でメモリ制御を提供する高速ロジックダイといった）第二の半導体ダイ１０６上のスタック１０４に配置される（例えばメモリダイといった）複数の第一の半導体ダイ１０２を含むことが可能である。（「ダイ１０２、１０６」と総称される）半導体ダイ１０２および１０６は、様々なタイプの半導体コンポーネントおよび、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、他の形態の集積回路メモリ、処理回路、画像化コンポーネントおよび／または他の半導体特徴といった機能的特徴を含むことが可能である。
【００１２】
いくつかの基板貫通ビア（ＴＳＶ）１２７は、図１に示されるように、いくつかのダイに沿って位置決めされることが可能である。すなわち、いくつかのＴＳＶは、（例えば半導体ダイ１０２のメモリダイといった）メモリダイを通って移動することが可能である。半導体ダイ１０２の最下部のメモリダイは、最下部のメモリダイの真上でメモリダイの対応するＴＳＶと接続するＴＳＶを含むことが可能である（図３に更に示される）。ＴＳＶ１２７は、メモリダイの各々を通して、最下部のメモリダイから最上部のメモリダイまで接続することが可能である。メモリダイ１２７のメモリダイのＴＳＶの各々を通って流れる電流は、電流源からの距離に応じて変動する場合がある。
【００１３】
加えて、いくつかの例において、各メモリダイが（例えば半導体ダイ１０２といった）半導体ダイのスタックに付け加えられると、第一の最下部のメモリダイを通って流れる電流は増大させられる。第一のメモリダイの真上に第二のメモリダイを積層するとき、最下部のメモリダイのＴＳＶの各々を通して電流は増大させられる可能性がある。例えば、（例えば９．１ｍＡといった）特定の電流は、第一のメモリダイと関連付けられるダイ上の回路に電流を供給するために、第一のメモリダイの電流源に距離的に最も近い第一のＴＳＶを通って通過するように、提供され得る。第一のメモリダイの最上部に積層される第二のメモリダイは、第二のメモリダイと関連付けられるダイ上の回路に電流を供給するために、第二のメモリダイの第一のＴＳＶを通って流れる（例えば９．１ｍＡの）特定の電流を持ち得る。従って、両方の特定の電流（例えば９．１＋９．１＝１８．２ｍＡ）の合計が、第一のメモリダイと関連付けられる回路に（例えば９．１ｍＡといった）特定の電流を供給するため、また、第二のメモリダイと関連付けられる回路に（例えば９．１ｍＡといった）特定の電流を供給するために、第一のメモリダイの第一のＴＳＶを通って流れるだろう。第二のメモリダイの第一のＴＳＶは、第一のＴＳＶを通って流れる（例えば、９．１ｍＡといった）特定の電流の一部を受けるだろう。
【００１４】
ＴＳＶは、ＴＳＶを通って流れる電流に基づく特定の稼働寿命を持ち得る。すなわちＴＳＶを通ってどれだけの電流が流れているのかに基づく複雑さおよび／または誤動作なしに、ＴＳＶはより長く続き得る。例えば、（例えば１３ｍＡといった）特定の閾値未満の電流を維持するＴＳＶは、特定の閾値を上回る電流を持つＴＳＶより長い稼働耐用年数を持つことが可能である。
【００１５】
図２は、本開示のいくつかの実施形態に従う半導体デバイス２２０の例示の例である。半導体デバイス２２０は、２１９にて電流をメモリダイのダイ上の回路に提供するパワーバス２１１を含むことが可能である。パワーバス２１１は、（例えばはんだバンプ等とったメタライズバンプのような）いくつかの電気接続２１７−１〜２１７−６に結合されることが可能である。いくつかの電気接続２１７−１〜２１７−６は、各々、（図３にＴＳＶ３２７−１〜３２７−６として図示される）いくつかのＴＳＶに結合されることが可能である。電流２３８の量の合計は、（例えば図３に示されるＴＳＶ３２７−１〜３２７−６のような）対応するいくつかのＴＳＶと関連付けられるいくつかの電流部分２１５−１〜２１５−６において提供されることが可能である。２３８に示されるように、電流２１５−１〜２１５−６は、電流源２３４によって、いくつかのＴＳＶを通ってパワーバス２１１に供給されることが可能である。例えば、電流源２３４は、コンピュータ処理ユニット（ＣＰＵ）、メモリコントローラ、等によって提供される電流であることが可能である。
【００１６】
電流源２３４からの電流の量は、ＴＳＶをまたいで分布されることが可能である。すなわち、電流２１５−１〜２１５−６の各々は、電流源２３４によってダイ上の回路に提供されている合計の電流２３８の部分であることが可能である。各ＴＳＶに達する電流は、電流源２３４からのＴＳＶの物理的距離に基づくことが可能である。すなわち、前述の例において、電流源２３４に物理的により近いＴＳＶを通って電流２１５−１が流れるため、電流２１５−１は電流２１５−２より大きくあることが可能である。例えば、電流源２３４に最も近い第一のＴＳＶと関連付けられる電流２１５−１は２４ｍＡであり得る。電流源２３４に二番目に最も近い第二のＴＳＶと関連付けられる電流２１５−２は４．８ｍＡであり得る。電流源２３４に三番目に最も近い第三のＴＳＶと関連付けられる電流２１５−３は０．９ｍＡであり得る。電流源２３４に四番目に最も近い第四のＴＳＶと関連付けられる電流２１５−４は０．３ｍＡであり得る。第五のＴＳＶおよび第六のＴＳＶと関連付けられる電流２１５−５および２１５−６は、各々、ゼロの電流および／または無視してよい電流を持ち得る。この例において、電流２１５−１〜２１５−６によって示される、６つのＴＳＶに達する電流は、３０ｍＡの合計の電流に合計でなり得る。しかし、各ＴＳＶに達する電流の大きさは、所与のＴＳＶが電流源２３４から遠い程、著しく異なる。
【００１７】
ＴＳＶを通る電流の大きさがより大きいと、電流が閾値を越える場合、ＴＳＶの稼働寿命はより著しく短縮し得る。例えば、ＴＳＶが１３ｍＡの例示的閾値電流を超える場合、ＴＳＶの稼働寿命は、より高い割合で短縮し得る。従って、各ＴＳＶを通る電流を閾値電流未満に維持するためにＴＳＶをまたいで電流を分布させることによってＴＳＶの稼働寿命を延長するために、ＴＳＶを通る電流をこの閾値未満に維持することは有益であり得る。
【００１８】
図３は、本開示のいくつかの実施形態に従う半導体デバイス３２８の例示の例である。半導体デバイス３２８は、３３８にて合計量の電流として示されるように、いくつかのＴＳＶ３２７−１〜３２７−６に電流を提供する電流源３３４を含む。ＴＳＶ３２７−１〜３２７−６に提供される合計量の電流３３８は、ＴＳＶ３２７−１に提供される合計量の電流３３８の電流の部分３１５−１を含む。電流の部分３１５−２は、ＴＳＶ３２７−２に提供され、電流の部分３１５−３はＴＳＶ３２７−３に提供され、電流の部分３１５−４はＴＳＶ３２７−４に提供され、電流の部分３１５−５はＴＳＶ３２７−５に提供され、電流の部分３１５−６はＴＳＶ３２７−６に提供される。
【００１９】
各ＴＳＶ３２７−１〜３２７−６の電流３１５−１〜３１５−６は、（例えば導電層、メタライズ層等といった）いくつかの相互接続接点３２９−１〜３２９−６に送られる。すなわち、電流３１５−１は相互接続接点３２９−１に送られ、電流３１５−２は相互接続接点３２９−２に送られ、電流３１５−３は相互接続接点３２９−３に送られ、電流３１５−４は相互接続接点３２９−４に送られ、電流３１５−５は相互接続接点３２９−５に送られ、電流３１５−６は相互接続接点３２９−６に送られる。相互接続接点３２９−１〜３２９−６は、３１９−１に示されるように、ダイ上の回路に導電線３２１−１〜３２１−６を通して結合される。すなわち、相互接続接点３２９−１は導電線３２１−１に結合され、相互接続接点３２９−２は導電線３２１−２に結合され、相互接続接点３２９−３は導電線３２１−３に結合され、相互接続接点３２９−４は導電線３２１−４に結合され、相互接続接点３２９−５は導電線３２１−５に結合され、相互接続接点３２９−６は導電線３２１−６に結合される。いくつかの例において、導電線３２１−１は、１０μｍの長さと１μｍの幅を持ち得、導電線３２１−２は、４０μｍの長さと４μｍの幅を持ち得、導電線３２１−３は、８０μｍの長さと８μｍの幅を持ち得、導電線３２１−４は、１２０μｍの長さと１２μｍの幅を持ち得、導電線３２１−５は、１６０μｍの長さと１６μｍの幅を持ち得、導電線３２１−６は、２００μｍの長さの幅と２０μｍの幅を持ち得る。
【００２０】
追加のＴＳＶ３２１−Ｘからの電流は、３１９−２に示されるように、ダイ上の回路に提供される。半導体デバイス３２８のメモリダイのＴＳＶ３２７−１〜３２７−６は、（（例えばメタライズバンプ、はんだバンプ等といった）いくつかの電気接続を通してメモリダイに積層される、（図３には図示されないが図４には図示される）追加のメモリダイに結合される。例えば、（例えば電気接続４１７−１といった）電気接続３１７−１は、（例えばダイ２  ４２５−２といった）上記積層ダイの（例えばＴＳＶ４２７−７といった）対応するＴＳＶに電気的に接続される。同様に、電気接続３１７−２〜３１７−６の各々は、（例えばダイ２  ４２５−２といった）上記積層ダイの（例えばＴＳＶ４２７−８〜４２７−１２といった）対応するＴＳＶに電気接続される。
【００２１】
ＴＳＶ３２７−１は、電流源２３４に（例えば物理的に最も近いといったように）最も近いＴＳＶであることが可能である。ＴＳＶ３２７−２は、電流源３３４に二番目に最も近いＴＳＶであることが可能であり、ＴＳＶ３２７−３は三番目に最も近くあることが可能であり、ＴＳＶ３２７−４は四番目に最も近くあることが可能であり、ＴＳＶ３２７−５は五番目に最も近くあることが可能であり、ＴＳＶ３２７−６は六番目に最も近くあることが可能である。（例えば導電線３２１−１〜３２１−６のうちの一つといった）導電線の幅は、電流源２３４からの、関連付けられるＴＳＶの（例えば物理的距離といった）近接性（ｐｒｏｘｉｍｉｔｙ）に基づくことが可能である。例えば、ＴＳＶ３２７−１は、電流源２３４に最も近いＴＳＶであることが可能である。ＴＳＶ３２７−１は、相互接続接点３２９−１および導電線３２１−１と関連付けられることが可能である。導電線３２１−１が物理的により近いＴＳＶと関連付けられるため、導電線３２１−１は、導電線３２１−２〜３２１−６と異なる幅を持つことが可能である。
【００２２】
より近いＴＳＶと関連付けられる導電線は、電流源からより遠いＴＳＶと関連付けられる導電線より小幅であることが可能である。例えば、導電線３２１−１は、導電線３２１−２〜３２１−６より小さい幅を持つことが可能であり、導電線３２１−２は、導電線３２１−３〜３２１−６より小さい幅を持つことが可能であり、導電線３２１−３は、導電線３２１−４〜３２１−６より小さい幅を持つことが可能であり、導電線３２１−４は、導電線３２１−５〜３２１−６より小さい幅を持つことが可能であり、導電線３２１−５は、３２１−６より小さい幅を持つことが可能である。代替案において、導電線３２１−６は、導電線３２１−１〜３２１−５その他より大きい幅を持っているとして参照されることが可能である。
【００２３】
導電線の幅および長さは、導電線の抵抗と関連付けられることが可能である。より小さい幅を持つ導電線は、より大きい幅を持つ導電線より大きい抵抗を持つことが可能である。例えば、導電線３２１−１は電流源３３４に最も近いＴＳＶ３２７−１と関連付けられるため、導電線３２１−１は、最も小さい幅を持ち、しかし、最も短い物理的長さを持つ。導電線３２１−１は、導電線３２１−２〜３２１−６よりも、断面積でより大きい抵抗とその物理的長さにわたるより小さい抵抗を持つであろう。導電線３２１−６は、導電線３２１−１〜３２１−５よりも、断面積でより小さい抵抗とその物理的長さにわたる最も大きい抵抗を持つであろう。このように、ＴＳＶを通る電流はＴＳＶと関連付けられる導電線の幅および長さに基づいて変動することが可能である。
【００２４】
上記のようにＴＳＶは、ＴＳＶを通る電流が（例えば１３ｍＡといった）閾値を越える場合、稼働寿命を短縮し得る。ＴＳＶと関連付けられる導電線の幅を変動させることによって、メモリダイのいくつかのＴＳＶの全体にわたる電流の分布は、（例えば１３ｍＡといった）特定の閾値未満にＴＳＶの各々を通る電流の各々を維持するために、変動することが可能である。例えば、（図２に関連して図示され記述されるように）メモリダイのいくつかのＴＳＶにわたって、導電線の各々の幅が同一であるとき、最も近いＴＳＶは、電流源がらより長い物理的距離を持つ他のＴＳＶと比べ、はるかに高い電流を持つことが可能である。例えば、図２における電流２１５−１は２４ｍＡであることが可能であり、電流２１５−２は４．８ｍＡであることが可能である。
【００２５】
ＴＳＶと関連付けられる導電線の幅を変動させることにより、電流分布は、電流の部分のより均一な分布がＴＳＶの各々を通して提供されることが可能であるように、維持されることが可能である。一つの例では、所与の電流源にとって９．１ｍＡの電流がＴＳＶ３２７−１を通って流れると計算されるような幅および長さに、導電線３２１−１は形成されることが可能である。次に、電流源からより遠いＴＳＶを通してより多くの電流が取られる。すなわち、導電線３２１−２の幅は、導電線３２１−１より大きくあることが可能であり、導電線３２１−３〜３２１−６より小さくあることが可能である。ＴＳＶ３２７−２と関連付けられる導電線３２１−２は、所与の電流源にとって８．０ｍＡの電流がＴＳＶ３２７−２を通って流れると計算されるような幅および長さに、形成されることが可能である。導電線３２１−３の幅は、導電線３２１−１〜３２１−２より大きくあることが可能であり、導電線３２１−４〜３２１−６より小さくあることが可能である。導電線３２１−３は、所与の電流源にとって１１．６ｍＡの電流がＴＳＶ３２７−３を通ると計算されるような幅および長さに形成されることが可能である。同様に、導電線３２１−４は、導電線３２１−１〜３２１−３より幅広に形成されることが可能であり、導電線３２１−５は、導電線３２１−１〜３２１−４より幅広に形成されることが可能であり、導電線３２１−６は、導電線３２１−１〜３２１−５より幅広に形成されることが可能であり、この結果、ＴＳＶ３２７−４は１．２ｍＡの電流を持ち、ＴＳＶ３２７−５は０．１ｍＡの電流を持ち、ＴＳＶ３２７−６は０．０ｍＡの電流を持つことになる。このように、３つの最も近い第一のＴＳＶの各々（ＴＳＶ３２７−１〜３２７−３）は、各々が（例えば１３ｍＡといった）特定の閾値未満で、それらを流れる概ね等しい電流を持つ。
【００２６】
図４は、本開示のいくつかの実施形態にしたがう、修正された電流分布を持つ半導体デバイス４３０の例示の例である。半導体デバイス４３０は、（例えばシステムオンチップ（ＳＯＣ）といった）ロジックダイ４３２、第一のダイ（ダイ１）４２５−１および第二のダイ（ダイ２）４２５−２を含む。ダイ２  ４２５−２はダイ１  ４２５−１に積層される。いくつかの（例えば導電層といった）相互接続接点はロジックダイ４３２とダイ１  ４２５−１を接続する。ダイ１  ４２５−１は、いくつかの基板（例えばシリコン）貫通ビア（ＴＳＶ）４２７−１〜４２７−６を含む。ＴＳＶ４２７−１〜４２７−６は対応する電流４１５−１〜４１５−６を持つ。すなわち、ＴＳＶ４２７−１は、ＴＳＶ４２７−１を通って流れる電流４１５−１を持ち、ＴＳＶ４２７−２は、ＴＳＶ４２７−２を通る電流４１５−２を持つなどである。電流源４３４は、ダイ１  ４２５−１に結合されるロジックダイ４３２に合計の電流を４３８にて提供し、ダイ１  ４２５−１を通して電流源４３４から電流を送る。ダイ１  ４２５−１は、いくつかの相互接続接点４１９−１を含む。
【００２７】
（例えばダイ２  ４２５−２といった）追加のメモリダイをダイ１  ４２５−１に積層する場合、合計の電流が、一つではなく二つのメモリダイに供給するために取られる。これによって、電流源４３４に物理的距離的で近い（例えばダイ１  ４２５−１といった）メモリダイでＴＳＶを通って流れる電流の量を増やすことが可能である。すなわち、電流を取る追加のメモリダイがあるため、追加のメモリダイが上記ダイ１  ４２５−１に積層される場合、ＴＳＶ４２７−１は、単一のメモリダイのダイ上の回路が取るであろう電流の２倍である１８．２ｍＡの電流を持つことが可能である。同様の方法で、また、図３に記載の変動する幅の導電線を想定すると、ＴＳＶ４２７−２は、１６．０ｍＡの電流を持つことが可能であり、ＴＳＶ４２７−３は２３．２ｍＡの電流を持つことが可能であり、ＴＳＶ４２７−４は１．２ｍＡの電流を持つことが可能であり、ＴＳＶ４２７−５は０．１ｍＡの電流を持つことが可能であり、ＴＳＶ４２７−６は０．０ｍＡの電流を持つことが可能である。ＴＳＶの各々のための特定の閾値未満に電流を低下させるために、いくつかの相互接続接点は、電流が電流源４３４からより遠い（例えばダイ２  ４２５−２といった）メモリダイの回路に達することを防ぐために、非接続および／または非結合とされることが可能である。
【００２８】
上述されたように、ダイ２  ４２５−２は、ダイ１  ４２５−１に積層されることが可能である。ダイ２  ４２５−２は、いくつかのＴＳＶ４２７−７〜４２７−１２を含む。各々対応する電流４１５−１０〜４１５−１２を持つＴＳＶ４２７−１０〜４２７−１２は、それぞれ、ＴＳＶ４２７−１０〜４２７−１２を通って流れる。ダイ２  ４２５−２は、いくつかの相互接続接点４１９−２を含む。相互接続接点４２９−１０が相互接続接点４２９−９に結合されていないことによって電流がＴＳＶ４２７−７〜４２７−９を通って流れていないため、ＴＳＶ４２７−７〜４２７−９は電流を持つものとして示されていない。参照として、相互接続接点４２９−１は、図３に図示されるように、相互接続接点３２９−１と同一の相互接続接点であることが可能である。代替案において、相互接続接点３２９−１は、どの相互接続接点がダイ上の回路に電気的に結合されるかに依存して、相互接続接点４２９−１、４２９−７および／または４２９−８のうちの一つと対応することが可能である。相互接続接点４２９−１０の上の（例えばはんだバンプ、メタライズバンプ等といった）電気接続は、図３での電気接続３１７−１と同一の電気接続であることが可能である。
【００２９】
ダイ１  ４２５−１の相互接続接点の第一の集合４３１−１は、電流源４３４により近くかつＴＳＶ４２７−１〜４２７−３に対応する相互接続接点を表す。ダイ１  ４２４−１の相互接続接点の第二の集合４３１−２は、電流源４３４からより遠くかつＴＳＶ４２７−４〜４２７−６に対応する相互接続接点を表す。相互接続接点の第一の集合４３１−１は、矢印４４１−１によって示されるように非接続および／または非結合の（例えば相互接続接点４２９−７および４２９−８といった）相互接続層を持つ。相互接続接点の第二の集合４３１−２は、電気接続４４０−１によって示されるように、接続されるおよび／または結合される相互接続接点を持つ。
【００３０】
（ＴＳＶ４２７−７〜４２７−９と関連付けられる相互接続接点を含む）ダイ２  ４２５−２の（例えば導電層、メタライズ層等といった）相互接続接点の第三の集合４３１−３は、電流源４３４により近くかつＴＳＶ４２７−７〜４２７−９に対応する相互接続接点を表す。ダイ２  ４２５−２の相互接続接点の第四の集合４３１−４は、電流源４３４からより遠くかつＴＳＶ４２７−１０〜４２７−１２に対応する相互接続接点を表す。相互接続接点の第三の集合４３１−３は、矢印４４１−２として示されるように、非接続および／または非結合の（例えば相互接続接点４２９−９および４２９−１０といった）少なくとも２つの相互接続接点を含み、これによって電流がＴＳＶ４２７−７〜４２７−９を通って流れることを防ぐ。相互接続接点の第四の集合４３１−４は、電気接続４４０−２にて、接続されるおよび／または結合される（例えば相互接続接点４２９−１１および４２９−１２といった）相互接続接点を持つ。図示されるように、電流４１５−１〜４１５−６はＴＳＶ４２７−１〜４２７−３を通って取られるが、（例えば、不図示の電流４１５−７〜４１５−９になるものといった）電流は、矢印４４１−１および４４１−２に示されるように、相互接続接点の第一の集合４３１−１および第三の集合４３１−２が非接続および／または非結合であるためにＴＳＶ４２７−７〜４２７−９を通って流れない。相互接続接点の第二の集合４３１−３および第四の集合４３１−４が、電気接続４４０−１および４４０−２によって示されるように、接続されおよび／または結合されているため、電流４１５−４〜４１５−６は対応するＴＳＶ２４７−４〜４２７−６を通って流れ、電流４１５−１０〜４１５−１２は対応するＴＳＶ４２７−１０〜４２７−１２を通って流れる。
【００３１】
以下の記述は、（図３に記載され例示されるように）相互接続接点およびダイ上の回路の間の導電線の異なる幅と図４への上記参照にて記載される相互接続接点の非接続および／または非結合との両方を使用する積層されたメモリダイの例示的電流分布である。この例において、ダイ１  ４２５−１のＴＳＶ４２７−１〜４２７−６は、９．１ｍＡの電流４１５−１を持つＴＳＶ４２７−１、８．０ｍＡの電流４１５−２を持つＴＳＶ４２７−２、１１．６ｍＡの電流４１５−３を持つＴＳＶ４２７−３、１０．７ｍＡの電流４１５−４を持つＴＳＶ４２７−４、８．５ｍＡの電流４１５−５を持つＴＳＶ４２７−５、１２．１ｍＡの電流４１５−６を持つＴＳＶ４２７−６、を含む。この例において、ダイ２  ４２５−２のＴＳＶ４２７−７〜４２７−１２は、０ｍＡ（または少なくとも無視してよい）の電流を持つＴＳＶ４２７−７、０ｍＡ（または少なくとも無視してよい）の電流を持つＴＳＶ４２７−８、０ｍＡ（または少なくとも無視してよい）の電流を持つＴＳＶ４２７−９、９．５ｍＡの電流４１５−１０を持つＴＳＶ４２７−１０、８．４ｍＡの電流４１５−１１を持つＴＳＶ４２７−１１、１２．１ｍＡの電流４１５−１２を持つＴＳＶ４２７−１２、を含む。先述の、例としての電流が以下の表１に更に示される。
【表１】
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【００３２】
表１に示されるように、ダイ１  ４２５−１と関連付けられるおよび／または対応するＴＳＶ４２７−１〜４２７−６を通る合計の電流分布は、６０ｍＡ（９．１＋８．０＋１１．６＋１０．７＋８．５＋１２．１＝６０）であり、ダイ２  ４２５−２と関連付けられるおよび／または対応するＴＳＶ４２７−７〜４２７−１２を通って分布される合計の電流は３０ｍＡ（９．５＋８．４＋１２．１＝３０）である。上述のように、異なる導電線の幅を使用する一つのメモリダイを持つ例としての分布を参照するとき、６つのＴＳＶにわたる電流分布は、各々、９．１ｍＡ、８．０ｍＡ、１１．６ｍＡ、１．２ｍＡ、０．１ｍＡおよび０ｍＡを含むことが可能である。この例において、（例えばＴＳＶ４２７−４の上の４２７−１０、ＴＳＶ４２７−５の上のＴＳＶ４２７−１１およびＴＳＶ４２７−６の上の４２７−１２といった）上記で積層されたＴＳＶの各々からの電流をＴＳＶ４２７−４、４２７−５および４２７−６を通る量が含むことを除いて、上記で積層されたダイと同様のパターンが生じる。すなわち、単一の積層配列におけるＴＳＶ４２７−４の例からの１．２ｍＡは、積層配列においてＴＳＶ４２７−１０によって取られる９．５ｍＡの電流に加えられ、結果として（表１に示されるように）１０．７ｍＡの電流が生じる。
【００３３】
従って、相互接続接点とメモリダイのダイ上の回路との間の導電線の幅を変動させることにより、メモリダイのいくつかのＴＳＶの各々のＴＳＶを通る電流を特定の閾値電流未満に維持することが可能である。加えて、メモリダイを積層するとき、非接続および／または非結合の相互接続接点は、ＴＳＶの電流を特定の閾値未満に維持する間、上記で積層されたメモリダイにおけるＴＳＶに電流を提供することが可能である。
【００３４】
本明細書において特定の実施形態が図示され記載されてきたが、同様の結果を達成するように推定される仕組み（ａｒｒａｎｇｅｍｅｎｔ）は示された特定の実施形態の代用となることが可能であるということを当業者は理解するだろう。この開示は、本開示の様々な実施形態の適合または変形を網羅することが意図されている。
【００３５】
上記記載は説明の方法でなされ、限定の方法でなされたものではないということが理解されるべきである。上記実施形態の組み合わせおよび本明細書に具体的には記載されない他の実施形態が、上記記載を検討することで当業者に明らかになるだろう。本開示の様々な実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。従って、本開示の様々な実施形態の範囲は、添付の特許請求の範囲およびそれら特許請求の範囲が権利を与えられる均等物の最大限の範囲を参照して決定されるべきである。
【００３６】
前述の詳細な説明において、開示を効率的にする目的で、様々な特徴が単一の実施形態にまとめられている。開示のこの方法は、本開示の開示される実施形態が各請求項で明確に記載されているものより多くの特徴を使用しなければならないという意図を反映するものとして解釈されるべきでない。
【００３７】
むしろ、以下の特許請求の範囲が反映するように、発明の主題は単一の開示の実施形態の全ての特徴より少なくある。従って、以下の特許請求の範囲は、各請求項が別個の実施形態としてそれ自身存在する状態で、詳細な説明にここで組みこまれる。
【図１】
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【図２】
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【図３】
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【図４】
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