(57)【特許請求の範囲】
【請求項１】
半導体デバイスであって、
第１のトランジスタを備え、前記第１のトランジスタは、
基板の上に配置された第１の半導体チャネル領域と、
前記基板の上で前記第１の半導体チャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域であって、前記第１の半導体チャネル領域に相補的な導電型である第１の半導体ソース領域および第１のドレイン領域と、
前記第１の半導体ソース領域と界面接触している第１のソースコンタクトと、前記第１のドレイン領域と界面接触している第１のドレインコンタクトと、
前記第１の半導体チャネル領域の上に配置された第１のゲート誘電体と、
前記第１のゲート誘電体によって前記第１の半導体チャネル領域から分離されるとともに、第１の介在スペーサ誘電体によって前記第１のドレインコンタクトおよび前記第１のソースコンタクトから分離された第１のゲート電極であって、該第１のゲート電極は、さらに、前記第１の半導体ソース領域と前記第１のドレイン領域の間で該第１のゲート電極のゲート長にわたって単調に変化する仕事関数を有する少なくとも第１のゲート金属を含む、第１のゲート電極と、を含み、
前記第１のゲート金属の厚さは、前記第１のゲート電極のソース端における非ゼロの第１の厚さ値から、前記第１のゲート電極のドレイン端における第２の厚さ値まで増加している
デバイス。
【請求項２】
前記第１の半導体ソース領域および前記第１のドレイン領域はｎ型であり、前記第１のゲート金属の仕事関数は、前記第１の半導体ソース領域の近位における第１の仕事関数値から、前記第１のドレイン領域の近位における第２の仕事関数値まで単調に減少しており、または、
前記第１の半導体ソース領域および前記第１のドレイン領域はｐ型であり、前記第１のゲート金属の仕事関数は、前記第１の半導体ソース領域の近位における第１の仕事関数値から、前記第１のドレイン領域の近位における第２の仕事関数値まで単調に増加している、請求項１に記載のデバイス。
【請求項３】
前記第２の厚さ値は、前記第１の厚さ値よりも少なくとも１０％大きく、
前記第１の厚さ値での前記第１のゲート金属に関連付けられる第１の閾値電圧（Ｖt）は、前記第２の厚さ値での前記第１のゲート金属に関連付けられる第２のＶtよりも少なくとも１００ｍＶ低い、請求項１または２に記載のデバイス。
【請求項４】
前記第１のゲート電極のソース端とドレイン端の両方における頂面は、前記第１の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されており、
前記第１の介在スペーサ誘電体の間で前記第１のゲート金属の上に配置されたゲートキャップ材料をさらに含む、請求項１から３のいずれか一項に記載のデバイス。
【請求項５】
第２のトランジスタをさらに備え、前記第２のトランジスタは、
前記基板の上に配置された第２の半導体チャネル領域と、
前記基板の上で前記第２の半導体チャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域であって、前記第２の半導体チャネル領域に相補的な導電型である第２の半導体ソース領域および第２のドレイン領域と、
前記第２の半導体ソース領域と界面接触している第２のソースコンタクトと、前記第２のドレイン領域と界面接触している第２のドレインコンタクトと、
前記第２の半導体チャネル領域の上に配置された第２のゲート誘電体と、
前記第２のゲート誘電体によって前記第２の半導体チャネル領域から分離されるとともに、第２の介在スペーサ誘電体によって前記第２のドレインコンタクトおよび前記第２のソースコンタクトから分離された第２のゲート電極であって、該第２のゲート電極は、さらに少なくとも第２のゲート金属を含み、前記第２のゲート金属は、前記第２の半導体ソース領域と前記第２のドレイン領域の間で該第２のゲート電極の長さにわたって、前記第１のゲート電極における変化量よりも少ない量で変化する厚さを有する、第２のゲート電極と、を含む、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記第１のゲート金属の厚さは、前記第１のゲート電極のソース端における非ゼロの第１の厚さ値から、前記第１のゲート電極のドレイン端における第２の厚さ値まで増加しており、前記第２の厚さ値は、前記第１の厚さ値よりも少なくとも１０％大きく、
前記第２のゲート金属は、前記第２のゲート電極のソース端とドレイン端の間で１０％未満で変化する厚さを有し、前記第１の厚さ値よりも小さい平均厚さを有する、請求項５に記載のデバイス。
【請求項７】
前記第１のゲート金属の厚さは、前記第１のゲート電極のソース端における非ゼロの第１の厚さ値から、前記第１のゲート電極のドレイン端における第２の厚さ値まで増加しており、前記第２の厚さ値は、前記第１の厚さ値よりも少なくとも１０％大きく、
前記第２のゲート金属は、前記第２のゲート電極のソース端とドレイン端の間で１０％未満で変化する厚さを有し、前記第１の厚さ値よりも小さい平均厚さを有し、
前記第２のゲート金属は、前記第１のゲート電極の前記ゲート長よりも小さい第２のゲート長を有する、請求項５または６に記載のデバイス。
【請求項８】
前記第１のゲート金属のソース端における頂面は、前記第１の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されており、
前記第２のゲート金属のドレイン端とソース端の両方における頂面は、前記第２の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されており、
前記第１の介在スペーサ誘電体の間で前記第１のゲート金属の上にゲートキャップ材料が配置されており、
前記第２の介在スペーサ誘電体の間で前記第２のゲート金属の上に前記ゲートキャップ材料が配置されている、請求項７に記載のデバイス。
【請求項９】
前記第１の厚さ値は、１００ｎｍ未満であり、
前記第２の厚さ値は、前記第１の厚さ値よりも少なくとも２０％大きく、
前記第１のゲート電極は、少なくとも１０ｎｍのゲート長を有し、前記第２のゲート電極は、前記第１のゲート電極のゲート長よりも小さいゲート長を有し、
前記第１と第２のゲート金属は、同じ組成を有し、
前記ゲートキャップ材料は誘電体であり、
前記ゲートキャップ材料は、前記第１のゲート金属および前記第２のゲート金属と界面接触している、請求項８に記載のデバイス。
【請求項１０】
半導体デバイスを製造する方法であって、
周囲の誘電体材料内に第１のゲート電極用開口部を形成することであって、前記第１のゲート電極用開口部によって、第１の半導体チャネル領域を露出させることと、
前記第１の半導体チャネル領域の上に第１のゲート誘電体を形成することと、
前記第１のゲート電極用開口部に第１のゲート金属を堆積させることと、
前記第１のゲート電極用開口部内で前記周囲の誘電体材料に対して前記第１のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることと、
前記第１の半導体チャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することと、を含み、
ソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることは、前記第１のゲート電極のドレイン端におけるよりも前記第１のゲート電極のソース端において大きな量で、前記第１のゲート金属にリセスを形成することを含む
方法。
【請求項１１】
半導体デバイスを製造する方法であって、
周囲の誘電体材料内に第１のゲート電極用開口部を形成することであって、前記第１のゲート電極用開口部によって、第１の半導体チャネル領域を露出させることと、
前記第１の半導体チャネル領域の上に第１のゲート誘電体を形成することと、
前記第１のゲート電極用開口部に第１のゲート金属を堆積させることと、
前記第１のゲート電極用開口部内で前記周囲の誘電体材料に対して前記第１のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることと、
前記第１の半導体チャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することと、を含み、
前記第１のゲート金属の厚さを漸変させることは、
前記第１のゲート金属を前記周囲の誘電体材料と平坦化することと、
前記周囲の誘電体材料よりも低いリセスを前記第１のゲート金属に形成することと、
リセス形成された前記第１のゲート金属の上でマスク材を方向性堆積または方向性改質させることであって、前記第１のゲート電極用開口部のアスペクト比の関数として、前記第１のゲート電極用開口部内で前記マスク材の長さに沿って不均一に堆積または改質させることと、を含む
方法。
【請求項１２】
半導体デバイスを製造する方法であって、
周囲の誘電体材料内に第１のゲート電極用開口部を形成することであって、前記第１のゲート電極用開口部によって、第１の半導体チャネル領域を露出させることと、
前記第１の半導体チャネル領域の上に第１のゲート誘電体を形成することと、
前記第１のゲート電極用開口部に第１のゲート金属を堆積させることと、
前記第１のゲート電極用開口部内で前記周囲の誘電体材料に対して前記第１のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることと、
前記第１の半導体チャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することと、
周囲の誘電体材料内に第２の開口部を形成することであって、前記第２の開口部によって、第２の半導体チャネル領域を露出させることと、
前記第２の半導体チャネル領域の上に第２のゲート誘電体を形成することと、
前記第１のゲート金属で前記第２の開口部に埋め戻すことにより、第２のゲート電極を形成することと、
前記第２のゲート電極のソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることなく、前記第２の開口部内で前記第１のゲート金属にリセスを形成することと、
前記第２の半導体チャネル領域の相対する両側に配置された第２のソース領域および第２のドレイン領域に対する第２のソースコンタクトおよび第２のドレインコンタクトを形成することと、を含み、
前記第１のゲート電極用開口部は、前記第２の開口部の横方向寸法よりも大きい横方向寸法を有し、
前記第１のゲート電極用開口部内で前記第１のゲート金属の厚さを漸変させること、および、前記第２の開口部内で前記第１のゲート金属の厚さを漸変させることなく前記第１のゲート金属にリセスを形成することは、さらに、
前記第１のゲート金属を前記周囲の誘電体材料と平坦化することと、
前記第１と第２の開口部内で前記周囲の誘電体材料よりも低いリセスを前記第１のゲート金属に形成することと、
リセス形成された前記第１のゲート金属の上にマスク材を堆積させることと、
前記第１のゲート電極用開口部内で照射を受けた前記マスク材の部分のエッチング速度を変化させる斜め注入を実施することと、
異なるマスク材エッチング速度の関数として、前記第２のゲート電極の長さにわたる変化量よりも前記第１のゲート電極の長さにわたって多く変化する第２の量で、前記第１のゲート金属にリセスを形成することと、を含み、
前記方法は、
リセス形成された前記第１のゲート金属の上にゲートキャップ材料を堆積させることと、
前記ゲートキャップ材料を前記周囲の誘電体材料と平坦化することと、をさらに含む、
方法。
【請求項１３】
ソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることは、前記第１のゲート電極のドレイン端におけるよりも前記第１のゲート電極のソース端において大きな量で、前記第１のゲート金属にリセスを形成することを含む、請求項１１または１２に記載の方法。
【請求項１４】
前記マスク材を方向性堆積または方向性改質させることは、さらに、照射を受けたマスク材のエッチング速度を変化させる斜め注入に、前記開口部内の前記マスク材の一部を暴露することによって、前記マスク材を改質させることを含み、
第２の材料を堆積させることは、さらに、誘電体材料を堆積させることを含む、請求項１１に記載の方法。
【請求項１５】
前記半導体デバイスを製造することは、
周囲の誘電体材料内に第２の開口部を形成することであって、前記第２の開口部によって、第２の半導体チャネル領域を露出させることと、
前記第２の半導体チャネル領域の上に第２のゲート誘電体を形成することと、
前記第１のゲート金属で前記第２の開口部に埋め戻すことにより、第２のゲート電極を形成することと、
前記第２のゲート電極のソース端とドレイン端の間で前記第１のゲート金属の厚さを漸変させることなく、前記第２の開口部内で前記第１のゲート金属にリセスを形成することと、
前記第２の半導体チャネル領域の相対する両側に配置された第２のソース領域および第２のドレイン領域に対する第２のソースコンタクトおよび第２のドレインコンタクトを形成することと、をさらに含む、請求項１０、１１、および１４のいずれか一項に記載の方法。
【請求項１６】
システムオンチップ（ＳｏＣ）であって、
プロセッサ論理回路と、
前記プロセッサ論理回路に結合されたメモリ回路と、
前記プロセッサ論理回路に結合されたＲＦ回路であって、無線送信回路および無線受信回路を含むＲＦ回路と、
パワーマネジメント回路であって、ＤＣ電源を受けるための入力と、前記プロセッサ論理回路、前記メモリ回路、または前記ＲＦ回路のうちの少なくとも１つに結合された出力と、を有するパワーマネジメント回路と、を備え、
前記ＲＦ回路または前記パワーマネジメント回路の少なくとも一方は、請求項１〜９のいずれか一項に記載の半導体デバイスを含む、ＳｏＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、広くは、集積回路（ＩＣ）およびモノリシック半導体デバイスに関し、より具体的には、横方向漸変仕事関数を有する金属ゲート電極を採用したトランジスタに関するものである。
【背景技術】
【０００２】
モノリシックＩＣは、一般に、シリコンウェハのような平面基板上に製造された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）またはより一般的に金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）などのいくつかのトランジスタを含む。最新のシステムオンチップ（ＳｏＣ）技術では、ムーアの法則に沿って性能と面積のスケーリングを提供するために、ＦＥＴゲート長（Ｌg）のスケーリングを積極的に進めている。
【０００３】
横方向スケーリングによるマイナスの影響の一つは、高電圧トランジスタのアーキテクチャが、最小デザインルール（ノミナル）のロジックトランジスタのアーキテクチャとは乖離していることから、そのどちらもＳｏＣ応用において重要である低リークかつ高電圧のデバイスのサポートが、より難しくなることである。また、横方向スケーリングは、ゲート・コンタクト間隔を減少させ、これによりピーク電界が高くなって、トランジスタの高電圧動作ウィンドウをさらに減少させる。
【０００４】
ＦＥＴにおける半導体チャネル領域の長さに沿ったピーク電界は、チャネルドーピング（例えば、高角度注入、低エネルギー注入など）によって変化させることが可能である。また、ゲート電極材料によっては、ゲート電極の仕事関数値をチューニングすることにより、チャネル半導体に対するゲート電極の仕事関数差をエンジニアリングすることによって、電界を変化させることも可能であり得る。例えば、ポリシリコンゲート電極は、ゲート電極内で様々に異なる程度に活性化された不純物を有し得る。他の例では、ゲート電極を、ゲート誘電体を介してチャネル領域の異なる部分に静電的に結合する異なる材料の２つの電極に分割することができる。しかしながら、このような構造は、比較的低いソース・ドレイン電圧および／またはゲート・ドレイン電圧で動作するロジックトランジスタと共に集積化することが容易ではなく、それらはピーク電界に対する感度を共有しない。
【０００５】
低電圧ロジックトランジスタの動作を阻害することなく、ある種のトランジスタの高電圧動作を向上させるＦＥＴアーキテクチャおよび関連した製造技術が、特にＳｏＣ技術として効果的である。
【図面の簡単な説明】
【０００６】
本明細書に記載の内容を、例示的かつ非限定的に、添付の図面に示している。説明を簡単かつ明確にするため、図面に示す要素は必ずしも正確な縮尺で描かれてはいない。例えば、一部の要素の寸法は、他の要素に比べて拡大されている場合がある。また、適切であると考えられる場合には、いくつかの図面で対応する要素または類似の要素を示すために同じ参照符号を繰り返し用いている。
【０００７】
【図１Ａ】図１Ａは、いくつかの実施形態によるトランジスタ閾値電圧の横方向変化を示している。
【図１Ｂ】図１Ｂは、いくつかの実施形態による、横方向漸変仕事関数を有する例示的なｎＭＯＳトランジスタを示している。
【図２Ａ】図２Ａは、いくつかの実施形態により仕事関数を変化させるためのゲート金属組成の横方向変化を示している。
【図２Ｂ】図２Ｂは、いくつかの実施形態により仕事関数を変化させるためのゲート金属厚の横方向漸変を示している。
【図３Ａ】図３Ａは、いくつかの実施形態による、横方向漸変仕事関数を有するゲート金属を採用したＭＯＳＦＥＴの断面図を示している。
【図３Ｂ】図３Ｂは、いくつかの実施形態による、横方向漸変仕事関数を有するゲート金属を採用したＭＯＳＦＥＴの断面図を示している。
【図４】図４は、一実施形態による、漸変されていない仕事関数を有するゲート金属を採用したＭＯＳＦＥＴと共に集積化された、横方向漸変仕事関数を有するゲート金属を採用したＭＯＳＦＥＴの断面図である。
【図５Ａ】図５Ａは、一実施形態による、横方向漸変仕事関数を有するゲート金属を含むトランジスタを形成する方法を示すフロー図である。
【図５Ｂ】図５Ｂは、一実施形態による、ソース端とドレイン端の間のゲート長にわたってゲート金属の厚さを漸変させる方法を示すフロー図である。
【図５Ｃ】図５Ｃは、一実施形態による、横方向漸変仕事関数を有するゲート金属を含むトランジスタを、漸変されていない仕事関数を有するゲート金属を含むトランジスタと共に形成する方法を示すフロー図である。
【図６Ａ】図６Ａは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｂ】図６Ｂは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｃ】図６Ｃは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｄ】図６Ｄは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｅ】図６Ｅは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｆ】図６Ｆは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｇ】図６Ｇは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｈ】図６Ｈは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｉ】図６Ｉは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図６Ｊ】図６Ｊは、一実施形態により、図５Ｃに示す方法における選択されたオペレーションを実施するにつれて進展する際の、横方向漸変仕事関数を有するゲート金属を含むトランジスタと、漸変されていない仕事関数を有するゲート金属を含むトランジスタの断面図である。
【図７】図７は、本発明の実施形態による、横方向漸変仕事関数を有するゲート金属を含むトランジスタを採用しているモバイルコンピューティングプラットフォームおよびデータサーバマシンを示している。
【図８】図８は、本発明の一実施形態による電子コンピュータ装置の機能ブロック図である。
【発明を実施するための形態】
【０００８】
１つまたはいくつかの実施形態について、添付の図面を参照して説明する。具体的な構成および配置について詳細に図示および解説されているものの、理解されるべきことは、これは単なる例示目的のものにすぎないということである。本明細書の趣旨および範囲から逸脱することなく、他の構成および配置が可能であることは、当業者であれば理解できるであろう。本明細書に記載の技術および／または構成は、本明細書で詳細に記載されているもの以外の他の様々なシステムおよび用途で採用され得ることは、当業者には明らかであろう。
【０００９】
以下の詳細な説明では、本明細書の一部をなす添付の図面を参照し、それらは例示的な実施形態を示している。さらに、理解されるべきことは、特許請求の範囲から逸脱することなく、他の実施形態を用いることができ、構造的および／または論理的変更を実施できるということである。また、例えば、上（ｕｐ）、下（ｄｏｗｎ）、頂（ｔｏｐ）、底（ｂｏｔｔｏｍ）などの方向および表現は、単に図中の特徴の説明の便宜のために使用され得るということにも留意すべきである。「上側（ｕｐｐｅｒ）」および「下側（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」および「下方（ｂｅｌｏｗ）」というような用語は、図示のＸ〜Ｚ座標を参照することにより理解することができ、また、「隣接」というような用語は、Ｘ、Ｙ座標を、すなわちＺ座標以外の座標を参照することにより理解することができる。相対位置用語は、本明細書では、単に、ある構造的特徴を他の構造的特徴と区別するラベルとして、「第１」、「第２」、「第３」などの列挙的ラベルよりも明確であり得るように使用されるものである。
【００１０】
以下の説明では、様々な詳細について記載しているが、本発明は、それらの具体的詳細を省いても実施できることは、当業者には明らかであろう。また、本発明を不明瞭にすることがないよう、周知の方法および装置は、詳細にではなく、ブロック図形式で示している場合がある。本明細書全体を通して、「実施形態」または「一実施形態」という表現は、その実施形態に関連して記載される特定の特徴、構造、機能、または特性が、本発明の少なくとも１つの実施形態に含まれることを意味している。従って、本明細書全体を通して様々な箇所に記載されている「実施形態では」または「一実施形態では」という表現は、必ずしも本発明の同じ実施形態を指しているとは限らない。また、それらの具体的な特徴、構造、機能、または特性を、１つまたはいくつかの実施形態において適切に組み合わせることができる。例えば、第１の実施形態と第２の実施形態は、これら２つの実施形態に関連した具体的な特徴、構造、機能、または特性が相互排他的でない場合であれば、組み合わせることができる。
【００１１】
本発明の明細書および添付の請求項において使用される場合の単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、特に文脈で明確に示していない限り、複数形も含むものである。また、本明細書で使用される場合の「および／または（ａｎｄ／ｏｒ）」という用語は、関連して列挙されるアイテムのうちの１つ以上からなるあらゆる可能な組み合わせを指し、また、包含するものと理解される。
【００１２】
本明細書では、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という用語は、その派生語と共に、構成要素間の機能的または構造的関係を記述するために使用されることがある。理解されるべきことは、これらの用語は、互いに同義語としてのものではないということである。むしろ、具体的な実施形態では、「接続された（ｃｏｎｎｅｃｔｅｄ）」は、２つ以上の要素が互いに直接的に、物理的、光学的、または電気的に接触していることを示すために使用されることがある。「結合された（ｃｏｕｐｌｅｄ）」は、２つ以上の要素が互いに直接的または（それらの間に介在する他の要素を伴って）間接的に、物理的、光学的、または電気的に接触していること、および／または２つ以上の要素が互いに（例えば、因果関係のように）連携または相互作用すること、を示すために使用されることがある。
【００１３】
本明細書で使用される場合の「〜の上に（ｏｖｅｒ）」、「〜の下に（ｕｎｄｅｒ）」、「〜の間に（ｂｅｔｗｅｅｎ）」、および「〜上に（ｏｎ）」という用語は、そのような物理的関係に注目すべきである場合の、ある構成要素または材料の、他の構成要素または材料に対する相対位置を意味する。例えば、材料の文脈では、ある材料または材料層が他の材料または材料層の上（ｏｖｅｒ）もしくは下（ｕｎｄｅｒ）に配置されるとは、それらが直接接触している場合も、または１つ以上の材料層が介在している場合もある。また、ある材料が２つの材料または材料層の間（ｂｅｔｗｅｅｎ）に配置されるとは、それらの２つの層と直接接触している場合も、または１つ以上の層が介在している場合もある。これに対し、第２の材料または材料層「上に（ｏｎ）」ある第１の材料または材料層は、その第２の材料／材料層に直接接触している。構成要素のアセンブリの文脈においても同様の区別がなされるべきである。
【００１４】
本明細書全体および請求項において使用される場合の、「〜のうちの少なくとも１つ」または「〜のうちの１つ以上」という用語によって結び付けられたアイテムのリストは、リストに挙げられた用語の任意の組み合わせを意味し得る。例えば、「Ａ、Ｂ、またはＣのうちの少なくとも１つ」という表現は、Ａ；Ｂ；Ｃ；ＡとＢ；ＡとＣ；ＢとＣ；またはＡとＢとＣを意味し得る。
【００１５】
横方向に漸変させたゲート金属仕事関数を採用したモノリシック半導体デバイス、ならびにそのような構造体を製造するための例示的な技術について、本明細書で記載する。いくつかの実施形態において、高電圧性能を向上させるために、ゲート金属の仕事関数を、ゲート電極のソース端とドレイン端の間で漸変させる。いくつかの実施形態において、ゲート金属の厚さは、ソース端における非ゼロ値から、ドレイン端におけるより大きな厚さまで漸変している。さらなる実施形態では、漸変ゲート金属厚を有する高電圧トランジスタは、漸変されていないノミナル厚さのゲート電極金属を採用した他のトランジスタと共に集積化される。いくつかの実施形態において、半導体デバイスを製造する方法は、第１の開口部内で周囲の誘電体材料に対して第１のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間でゲート金属厚を漸変させることを含む。
【００１６】
図１Ａは、いくつかの実施形態によるトランジスタ閾値電圧の横方向変化を示している。図示のように、電界効果トランジスタ１０１は、半導体チャネル領域１０８によって半導体ドレイン領域１１０Ｂから分離された半導体ソース領域１１０Ａを含み、これらはすべて基板１０５の上に配置されている。チャネル領域１０８は、略アンドープであり得る（すなわち、基板１０５に対して意図的にはドープされていない）。しかしながら、例示的な実施形態では、チャネル領域１０８は、ある特定の導電型（例えば、ｐ型）のノミナルドーピングレベルを有する一方、ソース領域１１０Ａ、ドレイン領域１１０Ｂは、相補的な導電型（例えば、ｎ型）のノミナルドーピングレベルを有する。基板１０５は、ＩＣを形成するのに適した任意の基板であってよく、半導体基板、半導体・オン・インシュレータ（ＳＯＩ）基板、または絶縁体基板（例えば、サファイア）など、および／またはそれらの組み合わせとすることができるが、ただし、これらに限定されない。例示的な一実施形態では、基板１０５は、限定するものではないがシリコンのような、略単結晶の半導体を含む。さらに、典型例となる半導体組成として、シリコン、ゲルマニウム、またはその合金のようなＩＶ族系；ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓなどのようなＩＩＩ−Ｖ族系；またはＧａＮのようなＩＩＩ族−Ｎ系が含まれる。
【００１７】
チャネル領域１０８の上には、ゲート金属１３０を含むゲート電極が配置されて、それらの間にゲート誘電体膜（図示せず）が配置されている。本明細書における実施形態では、ゲート金属１３０は、ゲート電極仕事関数の設定を少なくとも部分的に担っており、その仕事関数は、ゲート電極長Ｌgにわたって横方向に（例えば、ｙ次元において）漸変されている。ゲート電極仕事関数の変化は、トランジスタ１０１の閾値電圧Ｖtに影響を及ぼす。図１Ａは、さらに、ゲート金属１３０を、ソース領域１１０Ａとドレイン領域１１０Ｂの間のゲート電極長Ｌgにわたって、複数のスライス１３０Ａ〜１３０Ｋに分割して示している。各スライス１３０Ａ〜１３０Ｋを、増分ゲート長ΔＬgを有する分離されたゲート電極であると考えた場合、ΔＬgにおける閾値電圧Ｖtへの影響は、本明細書における実施形態によるゲート金属仕事関数の変化の関数として見ることができる。（例えば、ゲート・ドレイン電圧が３Ｖを超える）高電圧トランジスタ用途に好適な例示的実施形態では、ゲート電極１３０のソース端（例えば、スライス１３０Ａ）におけるゲート金属仕事関数に関連付けられる閾値電圧Ｖt,sは、ドレイン端（例えば、スライス１３０Ｋ）におけるゲート金属仕事関数に関連付けられる閾値電圧Ｖt,dよりも著しく高い。トランジスタ１０１は、例えばＶt,sに制限される単一の実効閾値電圧に関連付けられることがあるものの、図１Ａに示すドレイン端の近位におけるＶtの低減によって、ドレイン１１０Ｂの近傍の電界は低減して、所与のＬgに対して動作電圧が高くなるにつれて主なトランジスタ故障メカニズムとなり得るホットエレクトロン効果が、軽減される。さらに後述するように、ゲート金属仕事関数は、ＬgにわたってΔＶtを実現するように漸変されており、そのΔＶtは、好適には少なくとも１００ｍＶ、より好適には少なくとも２００ｍＶであって、２５０ｍＶまたはそれ以上とすることができる。さらなる実施形態では、Ｌgにわたるゲート金属仕事関数の漸変によって、所望のΔＶtを実現するようにＶt,sからＶt,dまで単調に減少するＶtを提供することができる。Ｖtは、実線１３１で示すように漸変的に、または破線１３２で示すようにステップ関数を近似して、より急峻に、単調減少させることができる。
【００１８】
図１Ｂは、ｎ型ソース領域１１０Ａおよびドレイン領域１１０Ｂと、ｐ型チャネル領域１０８を有する例示的なｎＭＯＳトランジスタ１０２を示している。ゲート金属１３０は、図１Ａに示すＶtの変化を提供するために、Ｌgにわたって変化するゲート金属仕事関数φgmを有する。ゲート金属仕事関数φgmは、均一な（一定の）チャネル半導体仕事関数とともに、所望のΔＶtを実現するように、Ｌgにわたってφgm,sからφgm,dまで単調に減少させられる。さらに後述するように、ゲート金属仕事関数φgmは、実線１３４で示すように漸変的に、または破線１３４で示すようにステップ関数を近似して、より急峻に、単調減少させることができる。代替的なｐＭＯＳの実施形態では、ソース領域１１０Ａ、ドレイン領域１１０Ｂはｐ型であり、チャネル領域１０８はｎ型であって、図１Ａに示すように、同様にＶt,sに対してＶt,dを低減させるために、ゲート金属仕事関数φgmは、ソース領域の近位における第１の仕事関数値から、ドレイン領域の近位における第２の仕事関数値まで単調に増加している。
【００１９】
一実施形態では、所望の方向に（例えば、ソースからドレインへ、ドレインからソースへ）ゲート金属仕事関数を横方向に漸変させるために、ゲート金属の合金組成が、ゲート電極の長さにわたって変化する。図２Ａは、例示的な実施形態による、トランジスタ２０１におけるゲート電極３３１の仕事関数を変化させるためのゲート金属組成の横方向変化を示している。この例示的な実施形態では、ゲート金属二元合金組成は、第１の金属（Ｍ１）と第２の金属（Ｍ２）を含む。Ｍ１の原子分率ｘを、ソース領域１１０Ａからドレイン領域１１０Ｂまでの横方向距離の関数として変化させる。効果的な実施形態では、ゲート金属合金の各成分の原子分率ｘは、ゲート長Ｌg全体にわたって非ゼロである。図示の例示的な実施形態では、Ｍ１の原子分率ｘは、ゲート電極１３０のソース端（例えば、ｙ＝０）における第１の非ゼロ値から、ゲート電極１３０のドレイン端（例えば、ｙ＝Ｌg）における第２の非ゼロ値まで増加しており、一方、Ｍ２の原子分率１−ｘは、ゲート電極１３０のソース端における第１の非ゼロ値から、ゲート電極１３０のドレイン端における第２の非ゼロ値まで減少している。さらに後述するように、ソース端とドレイン端の両方におけるＭ１の非ゼロ濃度は、効果的には、横方向に漸変させたゲート金属仕事関数を有するゲート電極を備えた第１のトランジスタを、ゲート長にわたって略一定である何らかのノミナルゲート金属仕事関数を採用したゲート電極を備える第２のトランジスタと共に集積化することを可能とし得るものである。さらなる実施形態では、Ｍ１の原子分率ｘは、例えば曲線２１５（例えば、ソース領域１１０Ａからの距離の関数としてｘの線形漸変を表す実線、およびｘにおけるステップ関数を近似する破線）のいずれかで示されるように、ソース端からドレイン端まで単調に増加している。合金組成は、Ｍ１とＭ２の仕事関数に応じて、さらにはトランジスタ２０１の導電型（ｎＭＯＳまたはｐＭＯＳ）に応じて、幅広く様々であり得る。所望の方向にゲート電極金属仕事関数を横方向に漸変させるために、最も高い仕事関数を有する成分の原子分率を、ソース領域１１０Ａからの横方向距離が大きくなるにつれて減少または増加させることができる。ゲート電極として好適であることが知られている任意の金属（例えば、十分に低抵抗であるもの、十分な熱安定性を有するものなど）を、金属Ｍ１および金属Ｍ２として選択してよい。典型例となる金属として、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タンタル（Ｔ）、チタン（Ｔｉ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）、および白金（Ｐｔ）が含まれる。ゲート金属合金は、これらの典型例の金属の２つ以上を含み得る。ゲート金属合金には、（限定するものではないが、炭素、シリコン、窒素などの）１種以上の追加の添加物をさらに導入してよい。また、ゲート金属合金は、（限定するものではないが、炭素、シリコン、窒素などの）添加物を用いる場合でも、または用いない場合でも、これらの典型例の金属の１つを他の任意の金属と合金化したものを含んでもよい。
【００２０】
一実施形態では、ゲート金属仕事関数を横方向に漸変させるために、ゲート金属の膜厚を、ゲート電極の長さにわたって漸変させる。図２Ｂは、トランジスタ２０２におけるゲート電極１３０の仕事関数を変化させるためのゲート金属厚の横方向漸変を示している。この例示的な実施形態では、第１のゲート金属Ｍ１の厚さは、ソース領域１１０Ａの近位におけるソース端厚さＴM1,sからドレイン領域１１０Ｂの近位におけるドレイン端厚さＴM1,dまで、第１のゲート電極の長さにわたって単調に増加している。このような実施形態では、ソース端厚さとドレイン端厚さの少なくとも一方は、それを超えると仕事関数が金属膜厚に依存しなくなる臨界厚さよりも小さい。この臨界厚さが約１００ｎｍである場合の例示的な実施形態では、少なくともソース端厚さＴM1,sは、１００ｎｍ未満である。さらなる実施形態では、ゲート金属のソース端厚さとドレイン端厚さの両方が、１００ｎｍ未満である。
【００２１】
いくつかの実施形態において、ソース端厚さＴM1,sとドレイン端厚さＴM1,dとの差（すなわち、Δｚ高さ）は、好適には少なくとも１０％、より好適には少なくとも２０％であって、２５％を超えるものとすることができる。例えば、図２Ａおよび図２Ｂにおけるドレイン端厚さＴM1,dは、ソース端厚さＴM1,sよりも少なくとも１０％大きくてよい。いくつかの実施形態では、閾値電圧は、ゲート金属仕事関数の線形関数であり、ゲート金属仕事関数は、第１の金属の厚さの線形関数である。効果的な一実施形態では、ソース端厚さＴM1,sでの第１のゲート金属に関連付けられるＶtは、ドレイン端厚さＴM1,dでの第１のゲート金属に関連付けられる第２のＶtよりも少なくとも１００ｍＶ低い。さらなる実施形態では、第１のゲート金属は、ソース端厚さＴM1,sよりも少なくとも１０％大きいドレイン端厚さＴM1,dを有し、ドレイン端は、ソース端よりも少なくとも１００ｍＶ低い対応するＶtを有する（すなわち、ゲート金属のｚ高さの５％の変化につき、Ｖtは５０ｍＶ変化する）。
【００２２】
注目すべきは、図２Ａと２Ｂで示す実施形態は、相互に両立し得るということであり、効果的な一実施形態では、厚さを漸変させた後のその膜の上に配置される他の金属膜と後に合金化されることになる少なくとも１つの金属膜の厚さを横方向に漸変させることによって、ゲート金属合金組成を横方向に変化させる。さらに後述するように、合金成分の原子分率を変化させるために、アズデポの厚さ変化を利用することができる。
【００２３】
図３Ａは、いくつかの実施形態による、横方向漸変仕事関数を有するゲート金属を含むゲートスタック３３０を採用したＭＯＳＦＥＴ３０１の断面図である。図３Ａに示す断面図は、平面型と非平面（例えば、フィン）型の両方のＭＯＳＦＥＴ構造に適用可能である。平面型と非平面型の実施形態の構造的差異は、図３Ａに示す平面から延出する軸に沿って、より顕著となるが、図示はしておらず、なぜなら、本明細書における実施形態は、そのような特徴に依存することなく、平面型と非平面型のＦＥＴ技術に同じように適用可能であるからである。
【００２４】
ＭＯＳＦＥＴ３０１は、概ね上述の通り、半導体ソース領域１１０Ａ、ドレイン領域１１０Ｂ、チャネル領域１０８、および基板１０５を含む。さらに図示しているように、ソースコンタクト３１４Ａがソース領域１１０Ａに界面接触しており、ドレインコンタクト３１４Ｂがドレイン領域１１０Ｂに界面接触している。コンタクト３１４Ａ、３１４Ｂでは、半導体ソース領域１１０Ａ、ドレイン領域１１０Ｂの組成に適合する（例えば、良好なオーミック挙動が得られる）ことが知られている任意のコンタクト・メタライゼーションを用いることができる。
【００２５】
コンタクト・メタライゼーションは、誘電体材料３１５、３２５で取り囲まれている。絶縁誘電体３１５および介在スペーサ誘電体３２５は、任意の周知の誘電体材料であってよく、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、またはＬｏｗ−ｋ材料（例えば、炭素ドープ二酸化シリコン（ＳｉＯＣ）、多孔質誘電体など）とすることができるが、ただし、これらに限定されない。スペーサ誘電体３２５は、先進ＣＭＯＳ技術では、例えば２０ｎｍまたはそれ未満の、横方向（例えば、ｙ次元）ノミナル厚さのものである。絶縁誘電体３１５は、ゲート電極キャップ材料３３２、および／またはソースコンタクト３１４Ａ、ドレインコンタクト３１４Ｂとの平坦化に適応した任意の厚さ（例えば、ｚ寸法）とすることができる。
【００２６】
チャネル領域１０８の上には、ゲート誘電体３２０が配置されている。ゲート誘電体３２０は、任意の材料であってよく、ＭＯＳスタック内で適切な機能を提供することが知られている任意の厚さを有するものであってよい。３．９〜約８の範囲のバルク誘電率を有する、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸窒化シリコン（ＳｉＯＮ）のような材料を、ゲート誘電体３２０に用いることができる。しかしながら、効果的な実施形態では、ゲート誘電体３２０は、Ｈｉｇｈ−ｋ誘電体材料であって、少なくとも１０であるバルク誘電率を有する。典型例となるＨｉｇｈ−ｋ材料として、金属酸化物（例えば、ＨｆＯ2）および金属シリケートが含まれるが、ただし、これらに限定されない。また、ゲート誘電体３２０は、２つ以上の誘電体（例えば、上記の材料の２つ以上の薄膜）の積層スタックであってもよい。ゲート誘電体３２０は、リーク電流などの典型的なＭＯＳスタックパラメータによって制限される誘電体組成に依存し得る様々な物理的厚さを有することができる。例示的な実施形態では、ゲート誘電体３２０は、例えば１０ｎｍまたはそれ未満の、所望の等価酸化膜厚（ＥＯＴ）を実現するためのそのバルク比誘電率に依存するノミナル厚さのものである。
【００２７】
いくつかの実施形態において、ゲート仕事関数金属は、その下層のゲート誘電体との界面からのｚ高さを有し、それは、ゲート長Ｌgにわたって変化している。仕事関数金属のｚ高さにおけるこの変化によって、上記の仕事関数金属の厚さの変化をいずれも得ることができる。例えば、ゲート仕事関数金属のｚ高さを、ゲート長Ｌgにわたって、１０％〜２０％またはそれ以上で変化させることができる。例示的な実施形態では、ゲート仕事関数金属は、ゲート誘電体と直接接触しているが、有意なｚ高さの変化がない他のゲート仕事関数金属のような１つ以上の他の材料によってゲート誘電体から分離されていてもよい。図３Ａに示す実施形態では、ゲート金属３３１は、ゲート誘電体３２０と界面接触しており、ゲート電極のソース端３３１Ｓにおいて非ゼロの最小ｚ高さＨg,sを有する。ゲート金属３３１のｚ高さは、ゲート電極のドレイン端３３１Ｄにおける最大ｚ高さＨg,dまで漸変的に単調増加している。最大ｚ高さＨg,dは、様々に異なり得るが、例示的な一実施形態では、１００ｎｍ以下である。さらに図３Ａに示すように、ドレイン端でのｚ高さＨg,dは、スペーサ誘電体３２５の対応するｚ高さ（例えば、Ｈg,dと同じ基準面から測定したｚ高さＨ2）よりも小さい。さらなる実施形態では、ドレイン端でのｚ高さＨg,dは、さらに、絶縁誘電体３１５の対応するｚ高さ（例えば、同じくＨg,dと同じ基準面から測定したｚ高さＨ2）よりも小さい。いくつかの実施形態において、ソース端でのｚ高さＨg,sは、スペーサ誘電体３２５の対応するｚ高さよりも小さい。さらなる実施形態では、ソース端でのｚ高さＨg,sは、さらに、絶縁誘電体３１５の対応するｚ高さ（例えば、Ｈg,dと同じ基準面から測定したｚ高さＨ2）よりも小さい。いくつかの実施形態において、ゲート金属３３１のソース端でのｚ高さＨg,sとドレイン端でのｚ高さＨg,sは両方とも、スペーサ誘電体３２５の対応するｚ高さよりも小さい。
【００２８】
いくつかの実施形態において、ゲートスタックは、さらに、漸変厚さのゲート仕事関数金属の上に配置されたゲートキャップ材料を含む。図３Ａに示す例示的な実施形態では、ゲートスタック３３０は、ゲート金属３３１の上に配置されたゲートキャップ材料３３２を含む。ゲートキャップ材料３３２は、スペーサ誘電体３２５の頂面と略平坦な頂面を有し、ゲートスタック３３０のｚ高さを、スペーサ誘電体３２５のｚ高さと略等しく（例えば、ｚ高さＨ2に等しく）している。ゲートキャップ材料３３２は、金属、半導体、または誘電体であってよい。
【００２９】
金属および半導体の実施形態では、ゲートキャップ材料３３２は、ゲート金属３３１と合金化し得るが、ただし、そうである必要はない。他の実施形態では、金属ゲートキャップ材料３３２とゲート金属３３１との間に拡散バリア層（例えば、ＴａＮ）を配置することができる。ゲートキャップ材料３３２がゲート金属３３１と合金化する場合の実施形態では、図３Ａに示すゲート金属３３１のｚ高さ（厚さ）の変化によって、ゲート金属合金の組成を横方向に変化させるための基礎を提供することができる。例えば、ゲート金属３３１とゲートキャップ材料３３２のそれぞれに帰属するｚ高さＨ2の相対比率に応じた組成で金属合金を形成するように、ゲート金属３３１と金属ゲートキャップ材料３３２との間で固体拡散が生じ得る。ゲートキャップ材料３３２の頂面が平坦であることから、結果として得られるゲート金属合金の体積比は、ゲート金属３３１のｚ高さの変化によって制御される。ゲート金属３３１とゲートキャップ材料３３２が合金化する場合の実施形態について、図３Ａに示すゲート金属３３１とゲートキャップ材料３３２との間の界面３３１Ｔは、熱アニールの前の「アズデポの」状態を表している。典型例となるゲートキャップ金属および半導体として、ポリシリコン、Ｗ、Ｃｕ、Ｔｉ、Ａｌ、Ｎｉ、Ｃｏ、その合金、および炭化物が含まれるが、ただし、これらに限定されない。
【００３０】
誘電体の実施形態では、ゲートキャップ材料３３２は、ゲート金属３３１の頂面の上で電気的絶縁を提供し得る。誘電体ゲートキャップ材料３３２は、ゲート誘電体３２０、絶縁誘電体３１５、およびスペーサ誘電体３２５のうちの１つ以上と同じ組成を有するものであってよく、または他の誘電体のいずれかおよび／またはすべてと異なる組成を有して、材料間で選択的にエッチングを可能とするものであってよい。例示的な実施形態では、ゲートキャップ材料３３２は、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、Ｌｏｗ−ｋ誘電体（例えば、炭素ドープ酸化物）などのうちの１つ以上を含む。ゲートキャップ材料３３２が誘電体である場合の実施形態では、仕事関数の横方向の漸変は、図２Ｂの文脈で上述したように、金属３３１における図示の厚さ変化の直接的な結果であり得る。また、ゲート金属３３１とゲート誘電体３２０との間に、略一定の厚さの第２の仕事関数金属が配置されている場合には、仕事関数の横方向の漸変は、金属３３１における図示の厚さ変化の間接的な結果であり得る。そのような実施形態の場合、ゲート金属の合金組成は、概ね金属ゲートキャップ材料３３２の文脈で上述したように、金属３３１の厚さすなわちｚ高さの変化に基づいて変化され得る。従って、ゲート金属３３１が、ゲート電極スタック３３０内の唯一の仕事関数金属であるのか、または（例えば、上層の金属ゲートキャップ材料３３２および／または図示していない下層の金属を含む）２つ以上の金属膜のうちの１つであるのかにかかわりなく、ゲート長Ｌgにわたる金属３３１の厚さ変化によって、ゲート電極スタック３３０内の電極の実効仕事関数を横方向に漸変させる。
【００３１】
仕事関数金属のｚ高さの変化は、図３Ａに示すように漸変的であってよく、または図３Ｂに示すように２つの非ゼロ値のステップ関数であってよい。図３Ｂでは、ＭＯＳＦＥＴ３０２は、ゲート電極スタック３７０のソース端（Ｈg,s）とドレイン端（Ｈg,d）の間でｚ高さ（金属厚）に離散ステップを有するゲート金属３３１を含んでいる。図３Ａの漸変的な金属厚プロファイルまたは図３Ｂのステップ関数的な金属厚プロファイルを形成するための製造技術については、さらに後述する。
【００３２】
いくつかの実施形態において、半導体デバイスは、横方向漸変仕事関数を有するゲート電極金属を用いた第１のトランジスタと、ゲート電極長にわたる仕事関数の変化量がより少ない（例えば、漸変されていない）ゲート電極金属を用いた第２のトランジスタと、を含む。さらなる実施形態では、半導体デバイスは、横方向漸変厚さを有するゲート電極金属を用いた第１のトランジスタと、ゲート電極長にわたる厚さの変化量がより少ない（例えば、漸変されていない）ゲート電極金属を用いた第２のトランジスタと、を含む。効果的な実施形態では、ゲート長に沿ったゲート電極の厚さ変化は、ゲート電極の寸法に依存する。閾値未満のノミナルゲート長を有するゲート電極は、ソース端とドレイン端の間で金属厚に単調増加がないものであり得る一方、閾値を超えるゲート長を有するゲート電極は、ソース端とドレイン端の間で金属厚に（例えば、ソース端からドレイン端への）単調増加を伴うものである。
【００３３】
図４は、半導体デバイス４０１の断面図であり、これは、一実施形態により、ノミナル仕事関数を有するゲート金属を採用したＭＯＳＦＥＴ４００と共に集積化された、横方向漸変仕事関数を有するゲート金属を採用したＭＯＳＦＥＴ３０１を含んでいる。ＭＯＳＦＥＴ３０１は、図３Ａを参照して上述した構造的特徴をいずれも有し得る。
【００３４】
ＭＯＳＦＥＴ４００は、さらに、基板１０５の他の部分の上に配置された半導体チャネル領域２０８を含む。半導体チャネル領域２０８は、半導体チャネル１０８の導電型と同じ導電型であっても、または相補型であってもよい。ＭＯＳＦＥＴ４００は、さらに、半導体ソース領域２１０Ａおよびドレイン領域２１０Ｂを含み、それぞれは、チャネル領域２０８に対して相補的な導電型のものである。ソース領域２１０Ａ、ドレイン領域２１０Ｂは、例えば再成長させた／育成された半導体領域として、基板１０５の上でチャネル領域２０８の相対する両側に配置されている。チャネル領域２０８がチャネル領域１０８と同じ導電型を有する場合の例示的な実施形態では、ソース領域２１０Ａおよびドレイン領域２１０Ｂは、ソース領域１１０Ａ、ドレイン領域１１０Ｂと同じ導電型（例えば、ｎ型）を有する。さらなる実施形態では、ソース領域１１０Ａ、ドレイン領域１１０Ｂ、およびソース領域２１０Ａ、ドレイン領域２１０Ｂは、すべて略同じ組成のもの（例えば、同じ不純物レベルにドープされたものなど）である。ＭＯＳＦＥＴ４００は、さらに、半導体ソース領域２１０Ａと界面接触しているソースコンタクト３１４Ａと、半導体ドレイン領域２１０Ｂと界面接触しているドレインコンタクト３１４Ｂと、を含む。ＭＯＳＦＥＴ４００は、さらに、ゲート誘電体３２０を含む。
【００３５】
ＭＯＳＦＥＴ４００は、さらに、ゲート誘電体３２０によってチャネル領域２０８から分離されたゲート電極スタック４３０を含む。ゲート電極スタック４３０は、さらに、介在スペーサ誘電体３２５によってソースコンタクト３１４Ａおよびドレインコンタクト３１４Ｂから分離されている。図４に示すように、ゲート電極スタック４３０は、概ねＭＯＳＦＥＴ３０１について上述したように、ゲート金属３３１およびゲートキャップ材料３３２を含むが、ただし、ゲート金属３３１は、略平坦であって、ノミナルｚ高さＨg,lを有し、Ｈg,sとＨg,dの間でｚ高さの単調増加はない。効果的な実施形態では、ゲート電極スタック４３０は、ゲート電極スタック３３０と同じ材料組成（すなわち、同じゲート金属３３１および同じゲートキャップ材料３３２）を有する。さらなる実施形態では、閾値ゲート電極長を超えていれば、ゲート金属３３１の厚さすなわちｚ高さは単調増加している。閾値未満では、ゲート金属３３１の厚さすなわちｚ高さは、ゲート電極の端から端へと単調増加していない。ゲート電極スタック３３０は、ゲート電極スタック４３０が有するものよりも大きい横臨界寸法（ＣＤ）を有するように設計することができる。図４に示す、より大きい横ゲート長ＬHVは、数十から数百ナノメートルのゲート長を有し得る高電圧（ＨＶ）トランジスタ用に適している。図４に示す、より小さい横ゲート長ＬLVは、１０ｎｍ程度のゲート長を有し得るロジックトランジスタ用に適している。さらに後述するように、ゲート金属３３１のゲート長と厚さとを相関させることによって、効果的に、横方向漸変ゲート金属仕事関数を有するＨＶトランジスタを、仕事関数の横方向漸変がない低電圧ロジックトランジスタと共に集積化することが可能となる。
【００３６】
一実施形態では、ゲート金属３３１の厚さは、ゲート電極スタック３３０のソース端における非ゼロの厚さ値Ｈg,sからドレイン端における厚さ値Ｈg,dまで増加しており、ドレイン端厚さ値Ｈg,dは、ソース端厚さ値Ｈg,sよりも少なくとも１０％（より好適には、少なくとも２０％）大きい。一方、同じくゲート金属３３１は、ゲート電極スタック４３０のソース端とドレイン端の間では、１０％未満で変化する厚さを有する。ゲート電極スタック４３０におけるゲート金属３３１のノミナル厚さは、採用される製造技術に応じて、ゲート電極スタック３３０のソース端厚さ値Ｈg,sよりも大きいか、ソース端厚さ値Ｈg,sに略等しいか、またはソース端厚さ値Ｈg,sよりも小さくてよい。図示の例示的な実施形態では、ゲート電極スタック４３０におけるゲート金属３３１は、ゲート電極スタック３３０におけるソース端厚さ値Ｈg,sよりも小さい平均厚さＨg,lを有する。
【００３７】
一実施形態では、ゲート金属仕事関数の横方向変化は、ゲート電極を形成するプロセスに依存した特徴である。仕事関数を横方向に漸変させたゲート金属を採用したゲート電極を備えたトランジスタ構造は、幅広く様々な手法を用いて製造することができる。図５Ａは、一実施形態による、横方向漸変仕事関数を有するゲート金属を用いたＭＯＳトランジスタを形成する方法を示すフロー図である。方法５０１は、例えば、図３Ａおよび３Ｂに示すＭＯＳＦＥＴ３０１または３０２を製造するために実施することができる。
【００３８】
方法５０１は、オペレーション５１０で、誘電体材料層に開口部を形成することから開始する。この開口部によって、基板の半導体チャネル領域を露出させることができる。オペレーション５１０では、後にゲート電極が堆積される開口部を形成するために、任意の周知の手法を実施してよい。ある１つの手法は、図５Ｃおよび図６Ａ〜６Ｄの文脈でさらに後述するように、犠牲ゲート電極を周囲の構造から除去することを含む。また、限定するものではないが、ブランケット誘電体膜のパターンエッチングなど、他の手法を実施してもよい。周囲の誘電体の厚さまたはｚ高さ、および開口部のＣＤは、後にゲート電極金属で開口部を埋め戻すとともに埋め戻したゲート電極金属にリセスを形成する際に所望のアスペクト比（ＡＲ）が得られるように選択することができる。
【００３９】
オペレーション５１０で形成された開口部内で露出された半導体チャネル領域の上に、オペレーション５２０で、ゲート誘電体層を形成する。オペレーション５２０では、ＭＯＳ誘電体として好適であることが知られている任意の材料を形成するために、任意の周知のゲート誘電体形成プロセス（例えば、熱酸化、ＣＶＤ、およびＡＬＤ）を採用してよい。効果的な実施形態では、オペレーション５２０は、Ｈｉｇｈ−ｋ材料のＡＬＤを伴う。
【００４０】
方法５０１は、オペレーション５３０に進んで、オペレーション５１０で形成された開口部内にゲート金属を形成する。例示的な実施形態では、オペレーション５３０は、限定するものではないがスパッタリングのような非コンフォーマルプロセスを用いて、または、限定するものではないがＣＶＤおよびＡＬＤのようなコンフォーマルプロセスを用いて、または、限定するものではないがスピンオンもしくは電解メッキもしくは無電解メッキのようなスーパーフィリングプロセスを用いて、ゲート仕事関数金属を堆積させることを伴う。
【００４１】
方法５０１は、オペレーション５４０に進んで、開口部内で、オペレーション５３０で堆積されたゲート金属に不均一にリセスを形成する。不均一なエッチバックによって、図１Ａ〜図４の文脈で上述した例のいずれかに従って、ゲート長にわたるゲート金属の厚さを漸変させることができる。オペレーション５４０は、ゲート金属組成の関数として、１つ以上の周知のリセスエッチングプロセスを伴い得る。一実施形態では、オペレーション５４０は、所望のゲート金属厚プロファイルに応じて、異方性のプラズマによるリセスエッチングおよび／または等方性の化学的ウェットリセスエッチングを含む。さらなる実施形態では、オペレーション５４０は、堆積された余剰ゲート金属を除去するためのゲート金属の平坦化と、その後に続く不均一なリセスエッチングを伴う。このような実施形態について、図５Ｂおよび図５Ｃの文脈において以下でさらに説明する。方法５０１は、オペレーション５５０で、任意の周知の手法を用いて、ソース領域／ドレイン領域を形成し、さらにソース領域／ドレイン領域に対するソースコンタクト／ドレインコンタクトを形成することによって、トランジスタを完成させて、終了する。ゲート金属合金を形成すべき場合には、例えばソース／ドレインを再成長させるときなどに、熱アニールを実施することができる。
【００４２】
図５Ｂは、一実施形態による、ソース端とドレイン端の間のゲート長にわたってゲート金属の厚さを漸変させる方法５０２を示すフロー図である。方法５０２は、方法５０１におけるオペレーション５４０の具体的な実施形態であり、例えば、図３Ａおよび３Ｂに示すＭＯＳＦＥＴ３０１または３０２を製造するために実施することができる。
【００４３】
方法５０２は、オペレーション５０４で、周囲の誘電体の開口部内に配置された平坦化済みゲート金属を受け取ることから開始する。オペレーション５０５で、周囲の誘電体に対して第１の量でゲート金属にリセスを形成する。周囲の誘電体に対して選択的にゲート金属にリセスを形成するために、限定するものではないが（例えば、フッ素、塩素、臭素などの酸化剤を用いた）プラズマエッチングプロセスのような任意のエッチバックのためのエッチング手法を採用してよい。リセス形成されたゲート金属の上で、オペレーション５０６において、マスク材を不均一に堆積および／または改質させる。リセス形成されたゲート金属の上に配置されたマスク材の第２の部分に対して選択的に、リセス形成されたゲート金属の上に配置されたマスク材の第１の部分の厚さまたは質を変化させることを目的として、マスク材の堆積および／または改質は、多くの形態をとり得る。
【００４４】
マスク改質の１つの形態は、フォトレジストマスクのリソグラフィパターニングであり得るが、このような手法は、リソグラフィ印刷の制約を満たす比較的大きなゲート電極長の場合にのみ適し得る。効果的な実施形態では、オペレーション５０６は、自己整合マスク堆積および／または改質手法を伴う。より効果的な実施形態では、オペレーション５０６は、限定するものではないが斜め堆積および斜め注入のような方向性の自己整合堆積および／またはマスク改質手法を伴う。例えば、一実施形態では、リセス形成されたゲート金属は、追加の第２のゲート金属（リセス形成されたゲート金属と同じ組成であっても、または異なる組成であってもよい）の方向性堆積を不均一に受けることができる。他の実施形態では、犠牲マスク材を所定の角度で方向性堆積させることで、リセスのアスペクト比によって、犠牲マスク材の堆積の一部が陰となって遮断されるようする。他の実施形態では、所定の角度で実施される注入によって、犠牲マスク材を方向性改質させることで、リセスのアスペクト比によって、犠牲マスク材への照射の一部が陰となって遮断されるようする。斜め注入の実施形態のより詳細な例について、図５Ｃの文脈でさらに後述する。
【００４５】
方法５０２は、オペレーション５０７に進んで、リセス形成されたゲート金属に、不均一なマスク材の関数としてゲート電極長にわたって変化する量で、再びリセスを形成する。オペレーション５０６で非犠牲マスクが方向性堆積された場合には、オペレーション５０７は回避されてよい。例示的な実施形態では、オペレーション５０７のリセスエッチングは、オペレーション５０５で実施されるリセスエッチングと略同じであるが、さらに、オペレーション５０６で形成された不均一なマスクが存在することによってゲート金属厚が横方向に漸変されることに依拠している。このとき、ゲート電極長に沿ったゲート金属厚の変化は、例えば上述のように、ゲート金属仕事関数を横方向に漸変させるために利用することができる。方法５０２は、オペレーション５５３で、例えば任意の周知の手法を用いて、ソース／ドレイン半導体領域および拡散コンタクト・メタライゼーションを形成して、完了する。
【００４６】
図５Ｃは、一実施形態による、横方向漸変仕事関数を有するゲート金属を含むトランジスタを、漸変されていない仕事関数を有するゲート金属を含むトランジスタと共に形成する方法５０３を示すフロー図である。方法５０３は、例えば、図４に示すＭＯＳＦＥＴ３０１および４００を製造するために実施することができる。方法５０３の文脈で説明されるいくつかのオペレーションを、図６Ａ〜６Ｊにさらに示している。図６Ａ〜６Ｊは、効果的な実施形態により、方法５０３における選択されたオペレーションを実施するにつれて進展する際の、横方向に変化されたゲート金属厚を有するＭＯＳＦＥＴと、ゲート金属厚が横方向に変化されていないＭＯＳＦＥＴの断面図である。図４で導入された参照番号は、図６Ａ〜６Ｊに示す対応する構造に対しても維持されている。図６Ａ〜６Ｊによって、より詳細に示す各種オペレーションは、上記の方法５０１および５０２における対応するオペレーションで同様に適用されてよい。
【００４７】
図５Ｃを参照して、方法５０３は、オペレーション５１３で、絶縁誘電体材料層に第１と第２の開口部を形成することから開始する。これらの開口部によって、基板の２つの別々の半導体チャネル領域を露出させる。オペレーション５１１では、後にゲート電極が堆積される開口部を形成するために、任意の周知の手法を実施してよい。ある１つの手法は、２つの犠牲ゲート電極を同時に周囲の構造から除去することを含む。図６Ａに示す例示的な実施形態では、半導体チャネル領域１０８、２０８の上の犠牲ゲート構造６３０の形成から開始して、ゲート置換プロセスを実行する。犠牲ゲート構造６３０は、任意の周知の手法で製造してよい。一実施形態では、限定するものではないがポリシリコンのような犠牲材料を、基板の上に堆積させて、パターニングすることで、複数の犠牲ゲート構造を形成する。限定するものではないが、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）など、任意の適切な堆積手法を用いてよい。例示的な一実施形態では、ＣＶＤによってポリシリコンを堆積させる。犠牲材料をパターニングするために、任意の適切な異方性エッチングを用いることができる。犠牲ゲート構造６３０の周囲に、絶縁誘電体材料３１５を形成する。誘電体材料３１５を形成するために、限定するものではないが、ＣＶＤおよびスピンオンプロセスのような任意の堆積プロセスを用いてよい。平坦化を伴わない堆積プロセスの場合には、堆積された誘電体を、犠牲ゲート構造の頂面を露出させるように、例えば化学機械研磨（ＣＭＰ）によって平坦化することができる。
【００４８】
図５Ｃに戻って、オペレーション５１４で、図６Ｂにさらに示すように、犠牲ゲート構造を除去する。１つ以上の犠牲ゲート構造を周囲の誘電体に対して選択的に除去するために、限定するものではないが、化学的ウェットエッチングまたはプラズマドライエッチングのような任意の従来のエッチングプロセスを用いてよい。限定するものではないが、ＳｉＯ、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣなどの任意の適切な誘電体材料を、限定するものではないが、化学気相成長（ＣＶＤ）または原子層堆積（ＡＬＤ）のような任意の周知の手法を用いて堆積させることで、スペーサ誘電体３２５を形成することができる。誘電体材料の堆積は、効果的には、コンフォーマルである。次に、トポグラフィックステップに自己整合されたスペーサ誘電体３２５のみを残して、異方性エッチングにより誘電体材料を除去することができる。図６Ｂに示す例示的な実施形態では、スペーサ誘電体３２５は、絶縁誘電体３１５のエッジに自己整合される。別の実施形態では、絶縁誘電体３１５の形成および犠牲ゲート構造６３０の除去を、スペーサ誘電体３２５の形成の後にすることができる。
【００４９】
図５Ｃに戻って、誘電体３１５、３２５の厚さ（ｚ高さ）、および第１のゲート電極用開口部のＣＤは、オペレーション５１４で形成された開口部に後に堆積されるゲート金属の不均一なリセス形成を可能とするように選択することができる。図６Ａに示す例示的な実施形態では、略均一な厚さすなわちｚ高さの周囲の誘電体に、より大きいＣＤであるＬHVの第１の開口部と、より小さいＣＤであるＬLVの第２の開口部が形成される。
【００５０】
図５Ｃをさらに参照して、方法５０３は、オペレーション５１５に進み、オペレーション５１３で形成された第１と第２の開口部のそれぞれに、ゲート誘電体を形成する。オペレーション５１５では、好適なＭＯＳ誘電体であることが知られている任意の材料を形成するために、任意の周知のゲート誘電体形成プロセス（例えば、熱酸化、ＣＶＤ、およびＡＬＤ）を用いてよい。図６Ｃでさらに示す効果的な実施形態では、Ｈｉｇｈ−ｋのゲート誘電体３２０を、ＡＬＤによって堆積させる。図示されていないものの、ゲート誘電体３２０は、スペーサ誘電体３２５の側壁にも形成され得る。次に、例えば上記の手法のいずれかを用いて、ゲート金属３３１で、第１と第２の開口部に同時に埋め戻す。
【００５１】
図５Ｃに戻って、方法５０３は、オペレーション５１６に進み、オペレーション５１５で堆積されたゲート金属を、任意の周知の手法（例えば、ＣＭＰ）で平坦化する。図６Ｄにさらに示すように、平坦化によって、余剰ゲート金属を除去して、絶縁誘電体３２５および／または介在する誘電体材料（例えば、スペーサ誘電体３２５）を露出させることができる。次に、任意の周知の手法を用いて、ゲート金属３３１に、周囲の誘電体よりも低いリセスを形成する。図６Ｅにさらに示す効果的な実施形態では、プラズマによるゲート電極のリセスエッチング６５０を実施する。リセスエッチングは、ゲート金属３３１のｚ高さを縮小させて、スペーサ誘電体３２５の頂面に対して所定のリセス深さＤR,1を実現するために実施される。所望のアスペクト比を有するリセスを実現するように、目標リセス深さＤR,1は、ゲート長ＬHVに依存し得る（例えば、ＤR,1＝ＬHV、すなわち１：１のＡＲ）。図６Ｅに示すように、リセスエッチング６５０は、ゲート長ＬHVおよびＬLVにわたって略均一（すなわち、ｚ高さの変化が１０％未満）である。
【００５２】
図５Ｃに戻って、方法５０３は、オペレーション５３５に進み、基板の上にマスク材を堆積させて、スペーサ誘電体３２５の間のリセスを埋め戻す。オペレーション５３５では、当技術分野で知られている任意の適切なマスク材および堆積プロセスを用いてよい。図６Ｆに示す例示的な実施形態では、炭素質マスク６６０を堆積させる。炭素質マスクは、良好なエッチング速度制御と、周囲材料に対する十分なエッチング選択性が得られるとともに、適切に平坦化が可能である任意の炭素系材料であってよい。一実施形態では、炭素質マスク６６０は、自己平坦化スピンオンプロセスによって塗布されるフォトレジストである。別の実施形態として、後に平坦化が必要となり得るＣＶＤダイヤモンドライクカーボン（ＤＬＣ）マスクが含まれる。次に、平坦化されたマスク材６６０に、周囲のスペーサ誘電体３２５のｚ高さよりも低いレベルまでリセスを形成する。特定のマスク材を薄化するのに適していることが知られているプラズマドライエッチングなどの任意のエッチバックプロセス（例えば、フォトレジストマスクに対しては、酸化プラズマ）を用いることができる。マスクのリセスエッチングは、マスク６６０のｚ高さを縮小させて、スペーサ誘電体３２５の頂面に対して所定のリセス深さＤR,2を実現するためのものである。所望のアスペクト比（例えば、＜１：１のＡＲ）のリセスを実現するように、リセス深さＤR,2は、ゲート長ＬHVに依存し得る。図６Ｆにさらに示すように、マスクのリセスエッチング６５１は、ゲート長ＬHVおよびＬLVにわたって略均一（すなわち、ｚ高さの変化が１０％未満）である。
【００５３】
図５Ｃに戻って、オペレーション５３７で、開口部内に配置されたマスク材の一部のエッチング耐性を選択的に改質させるために、斜め注入を実施する。効果的には、斜め注入は、オペレーション５１６および／または５３５で形成されたリセスのアスペクト比によって決まる立体角の関数として、イオンフラックスにとって見通せるマスク材のみ改質させる。図６Ｇに示すように、注入６７０によって、横方向長さＬHVの一部にわたって改質されたマスク材６６１が形成される。実際の注入角度は、任意の角度を用いてよいが、典型的な注入角度は、４５°〜８０°の間である。より大きい横方向長さＬHVの開口部に配置されたマスクの一部６６１が照射を受ける一方、より小さい横方向長さＬHVの開口部に配置されたマスク材６６０の全体が注入種フラックスから陰となるように、リセス深さＤR,2との関連で、注入角度を選択することができる。実施形態に応じて、注入種への暴露によって改質されたマスク材は、未改質のマスク材よりも、特定のエッチングプロセスに対する耐性が高く、もしくは低くなり得る。マスク材が炭素質マスク（例えば、フォトレジスト）である場合の例示的な一実施形態では、Ｓｉイオンの注入によって、改質されたマスク材６６１の（例えば、フッ素系プラズマにおける）エッチング速度は低下して、未改質のマスク６６０のエッチング速度よりも顕著に低くなる。マスク材が炭素質マスク（例えば、フォトレジスト）である場合の別の実施形態では、Ａｒイオンの注入によって、改質されたマスク材６６１の（例えば、フッ素系プラズマにおける）エッチング速度は増加して、未改質マスク６６０のエッチング速度よりも顕著に高くなる。
【００５４】
図５Ｃに戻って、オペレーション５３９で、ゲート金属に二度目のリセスを形成する。オペレーション５３９における金属リセスエッチングは、ゲート金属の上に配置されたマスク材のエッチング速度にさらに依存し、そのマスク材の一部は、オペレーション５３７での斜め注入によって改質されている。改質されたマスク材がゲート金属のエッチングプロセスに対して高められた耐性を有する場合の第１の実施形態では、未改質マスク材の下に配置されたゲート金属の部分は、改質マスク材の下に配置されたゲート金属の部分よりも、大きな量でリセス形成される。注入種プロファイルの急峻性、マスク材の材料特性、およびリセスエッチング特性に応じて、ゲート金属のリセスプロファイルは、漸変的／テーパ状、または急峻的／ステップ関数となり得る。図６Ｈに示す例示的な一実施形態では、ゲート電極長ＬHVに沿ってゲート金属３３１の厚さを漸変させるために、等方性エッチングプロセス６８０を用いる。横方向寸法ＬLの開口部では、マスク材６６０の全体が改質されなかったので、等方性エッチングプロセス６８０によって、ゲート電極長ＬLVに沿って均一に、ゲート電極長ＬHVに沿った最小厚さに略等しい厚さまで、未改質マスク６６０および続いてゲート金属３３１にリセスが形成される。オペレーション５３９で異方性のゲート金属リセスエッチングが実施される場合の別の実施形態では、リセスＡＲの制御によって、ゲート金属３３１の厚さにおける急峻なステップ関数が、ゲート電極長ＬHVに沿って配置され得る。
【００５５】
改質されたマスク材がゲート金属エッチングプロセスに対して弱められた耐性を有する場合の第２の実施形態では、未改質マスク材の下に配置されたゲート金属の部分は、改質マスク材の下に配置されたゲート金属の部分よりも、少ない量でリセス形成される。そのような実施形態では、注入に暴露されたマスク材はいずれも加速されたエッチング速度を有するため、オペレーション５３９のゲート金属リセスエッチングは、主に初期リセス深さＤR,1（図６Ｅ）に依存するので、マスク材に所定の深さＤR,2（図６Ｆ）までリセスを形成することは、それほど重要ではない。従って、オペレーション５３９でのゲート金属のリセス形成に関連して必要なのは、単にマスク材にリセスを形成することのみである。第２の実施形態の場合、横方向寸法ＬLの開口部では、マスク材６６０の全体が改質されなかったので、リセスエッチングプロセスによって、ゲート電極長ＬLVに沿って均一に、ゲート電極長ＬHVに沿った最大厚さに略等しい厚さまで、マスクおよびゲート金属３３１にリセスが形成される。注目すべきは、マスク材への斜め注入を採用した第１と第２の例示的な実施形態は両方とも、（例えば、図３Ａ、図３Ｂ、図４の文脈で）上述したように、十分な横方向長さのゲート電極にわたってゲート金属厚の単調変化を提供し得るということである。
【００５６】
図５Ｃに戻って、オペレーション５４３で、オペレーション５３９で形成されたリセスにゲートキャップ材料で埋め戻す。上述のように、ゲートキャップ材料は、金属、半導体、または誘電体であってよい。図６Ｉに示すように、ゲートキャップ材料３３２は、堆積されて、さらにスペーサ誘電体３２５および／または絶縁誘電体３１５の頂面と平坦化される。平坦化は、ゲートキャップ材料３３２がゲート金属３３１と合金化すべき場合に特に効果的である。ゲートキャップ材料３３２を堆積させるために、自己平坦化スピンオン堆積または非平坦蒸着のような任意の周知の堆積手法を用いてよい。非平坦堆積による実施形態は、さらに、後の平坦化（例えば、ＣＭＰ）工程を含み得る。その後、方法５０３は、オペレーション５５３で、より幅広のゲート電極を用いたＨＶ ＭＯＳトランジスタを完成させ、さらに、より幅狭のゲート電極を用いたロジックＭＯＳトランジスタを完成させて、終了する。図６Ｊに示すようにソースコンタクト／ドレインコンタクトが形成されると、横方向に漸変させたゲート金属仕事関数を有するＨＶトランジスタ３０１と、漸変されていないゲート金属仕事関数を有するＬＶロジックトランジスタ４００と、を含む半導体デバイスは、従来通りの上位レベルのメタライゼーションのための準備が整う。
【００５７】
図７は、モバイルコンピューティングプラットフォーム１００５および／またはデータサーバマシン１００６において、本発明の実施形態による横方向に漸変させたゲート金属仕事関数を有するトランジスタと、漸変されていないゲート金属仕事関数を有するトランジスタと、を含む半導体デバイスを採用しているシステム１０００を示している。サーバマシン１００６は、任意の商用サーバであってよく、例えば、ラックに配置されるとともに、電子データ処理のために互いにネットワーク接続された任意の数の高性能コンピューティングプラットフォームを含み、それは、例示的な実施形態では、パッケージ化したモノリシックＩＣ １０５０を含んでいる。モバイルコンピューティングプラットフォーム１００５は、電子データ表示、電子データ処理、無線電子データ伝送などのそれぞれのために構成された任意の携帯機器であってよい。例えば、モバイルコンピューティングプラットフォーム１００５は、タブレット、スマートフォン、ラップトップコンピュータなどのいずれかとすることができ、ディスプレイ画面（例えば、容量式、誘導式、抵抗式、タッチスクリーン）、チップレベルまたはパッケージレベル統合システム１０１０、およびバッテリ１０１５を有し得る。
【００５８】
拡大図１０２０に示す統合システム１０１０内に配置されたものであるか、またはサーバマシン１００６内のスタンドアロン・パッケージチップとしてのものであるかにかかわりなく、パッケージ化したモノリシックＩＣ１０５０は、例えば本明細書の他の箇所で説明したように横方向に漸変させたゲート金属仕事関数を有するトランジスタを備えたモノリシックアーキテクチャを採用したメモリチップ（例えば、ＲＡＭ）またはプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、グラフィックプロセッサなど）を含む。効果的には、統合システム１０１０は、半導体デバイスを含み、その半導体デバイスは、さらに、例えば本明細書の他の箇所で説明したように、横方向に漸変させたゲート金属仕事関数を有するトランジスタと、漸変されていないゲート金属仕事関数を有するトランジスタと、を備えるものである。モノリシックＩＣ１０５０は、さらに、パワーマネジメント集積回路（ＰＭＩＣ）１０３０；（例えば、デジタルベースバンドおよびアナログフロントエンドモジュールを含み、さらに、送信経路に電力増幅器、受信経路に低雑音増幅器を備えた）広帯域ＲＦ（無線）送信機および／または受信機（ＴＸ／ＲＸ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）１０２５；およびそのコントローラ１０３５：のうちの１つ以上と共に、ボード、基板、またはインタポーザ１０６０に結合され得る。
【００５９】
機能的には、ＰＭＩＣ１０３０は、バッテリ電力調整、ＤＣ−ＤＣ変換などを実行することができ、従って、バッテリ１０１５に結合された入力と、他の機能モジュールに電流を供給する出力と、を有する。さらに図示されているように、例示的な実施形態では、ＲＦＩＣ１０２５は、いくつかの無線規格またはプロトコルのいずれかを実行するために、アンテナ（図示せず）に結合された出力を有し、それらの無線規格またはプロトコルとして、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生型、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以降のものとして表される他のいずれかの無線プロトコルが含まれるが、ただし、これらに限定されない。別の実装形態では、これらのボードレベルのモジュールの各々を、モノリシックＩＣ１０５０のパッケージ基板に結合された個別のＩＣに組み込むことができ、またはモノリシックＩＣ１０５０のパッケージ基板に結合された単一のＩＣ内に組み込むことができる。
【００６０】
図８は、本開示の少なくともいくつかの実装形態により構成されたコンピュータ装置１１００の機能ブロック図である。コンピュータ装置１１００は、例えば、プラットフォーム１００５またはサーバマシン１００６に内蔵されていることがある。装置１１００は、さらに、いくつかのコンポーネントをホストするマザーボード１１０２を含み、それらのコンポーネントは、限定するものではないが、プロセッサ１１０４（例えば、アプリケーションプロセッサ）などであって、これは、さらに、例えば本明細書の他の箇所で説明したように横方向に漸変させたゲート金属仕事関数を有するトランジスタを組み込んだものであり得る。プロセッサ１１０４は、マザーボード１１０２に物理的および／または電気的に結合され得る。いくつかの例では、プロセッサ１１０４は、プロセッサ１１０４内にパッケージ化された集積回路ダイを含む。一般的に、「プロセッサ」または「マイクロプロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、その電子データを、さらにレジスタおよび／またはメモリに記憶されることがある他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。
【００６１】
種々の例において、さらに、１つ以上の通信チップ１１０６が、マザーボード１１０２に物理的および／または電気的に結合され得る。さらなる実装形態では、通信チップ１１０６は、プロセッサ１１０４の一部であってよい。その用途に応じて、コンピュータ装置１１００は、他のコンポーネントを含むことができ、それらは、マザーボード１１０２に物理的および電気的に結合されたものであっても、または結合されていないものであってもよい。このような他のコンポーネントとして、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバルポジショニングシステム（ＧＰＳ）装置、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（ハードディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）マスストレージデバイスなどが含まれるが、ただし、これらに限定されない。
【００６２】
通信チップ１１０６は、コンピュータ装置１１００に出入りするデータ伝送のための無線通信を可能とし得る。「無線」という用語およびその派生語は、非固形媒体を介した変調電磁放射を用いることによりデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを記述するために使用されることがある。この用語は、関連したデバイスがワイヤを含まないことを意味するものではないが、一部の実施形態では、ワイヤを含まないことがある。通信チップ１１０６は、いくつかの無線規格またはプロトコルのいずれかを実行することができ、それらの無線規格またはプロトコルとして、本明細書の他の箇所で記載したものが含まれるが、ただし、それらに限定されない。前述のように、コンピュータ装置１１００は、複数の通信チップ１１０６を含み得る。例えば、第１の通信チップは、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信に専用のものであってよく、第２の通信チップは、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯなどのような遠距離無線通信に専用のものであってよい。
【００６３】
本明細書に記載のいくつかの特徴について、種々の実施形態を参照して説明しているが、本記載は、限定的な意味で解釈されるべきものではない。よって、本明細書に記載の実施形態の様々な変更、ならびに本開示の関連技術分野の当業者に明らかである他の実施形態は、本開示の趣旨および範囲内にあるものとみなされる。
【００６４】
本発明は、記載されたような実施形態に限定されるものではなく、添付の請求項の範囲から逸脱することなく、変形および変更して実施することが可能であることは理解されるであろう。上記の実施形態は、例えば以下のように、特徴の特定の組み合わせを含み得る。
【００６５】
１つまたはいくつかの第１の例示的な実施形態において、半導体デバイスは、第１のトランジスタを含む。第１のトランジスタは、さらに、基板の上に配置された第１の半導体チャネル領域を含む。第１のトランジスタは、基板の上で第１のチャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域をさらに含み、これらは、第１のチャネル領域に相補的な導電型のものである。第１のトランジスタは、第１のソース領域と界面接触している第１のソースコンタクトと、第１のドレイン領域と界面接触している第１のドレインコンタクトと、をさらに含む。第１のトランジスタは、第１のチャネル領域の上に配置された第１のゲート誘電体をさらに含む。第１のトランジスタは、第１のゲート誘電体によって第１のチャネル領域から分離されるとともに、第１の介在スペーサ誘電体によって第１のドレインコンタクトおよび第１のソースコンタクトから分離された第１のゲート電極をさらに含み、第１のゲート電極は、さらに、第１のソース領域と第１のドレイン領域の間でゲート電極のゲート長にわたって単調に変化する仕事関数を有する少なくとも第１のゲート金属を含む。
【００６６】
第１の実施形態のさらなる構成では、第１のソース領域および第１のドレイン領域はｎ型であり、第１のゲート金属の仕事関数は、第１のソース領域の近位における第１の仕事関数値から、第１のドレイン領域の近位における第２の仕事関数値まで単調に減少している。あるいは、第１のソース領域および第１のドレイン領域はｐ型であり、第１のゲート金属の仕事関数は、第１のソース領域の近位における第１の仕事関数値から、第１のドレイン領域の近位における第２の仕事関数値まで単調に増加している。
【００６７】
第１の実施形態のさらなる構成では、第１のゲート金属の厚さは、第１のソース領域と第１のドレイン領域の間で第１のゲート電極の長さにわたって単調に変化している。あるいは、第１のゲート金属の合金組成は、第１のソース領域と第１のドレイン領域の間で第１のゲート電極の長さにわたって単調に変化している。
【００６８】
直上に記載の実施形態のさらなる構成では、第１のゲート金属の厚さは、第１のゲート電極のソース端における非ゼロの第１の厚さ値から、第１のゲート電極のドレイン端における第２の厚さ値まで増加している。
【００６９】
直上に記載の実施形態のさらなる構成では、第２の厚さ値は、第１の厚さ値よりも少なくとも１０％大きく、第１の厚さ値での第１のゲート金属に関連付けられる第１の閾値電圧（Ｖt）は、第２の厚さ値での第１のゲート金属に関連付けられる第２のＶtよりも少なくとも１００ｍＶ低い。
【００７０】
上記の実施形態のさらなる構成では、第１のゲート電極のソース端とドレイン端の両方における頂面は、第１の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されている。第１のトランジスタは、第１の介在スペーサ誘電体の間で第１のゲート金属の上に配置されたゲートキャップ材料をさらに含む。
【００７１】
上記の実施形態のさらなる構成では、デバイスは、第２のトランジスタをさらに含む。第２のトランジスタは、さらに、基板の上に配置された第２の半導体チャネル領域を含む。第２のトランジスタは、基板の上で第２のチャネル領域の相対する両側に配置された第２の半導体ソース領域および第２のドレイン領域をさらに含み、これらは、第２のチャネル領域に相補的な導電型のものである。第２のトランジスタは、第２のソース領域と界面接触している第２のソースコンタクトと、第２のドレイン領域と界面接触している第２のドレインコンタクトと、をさらに含む。第２のトランジスタは、第２のチャネル領域の上に配置された第２のゲート誘電体をさらに含む。第２のトランジスタは、第２のゲート誘電体によって第２のチャネル領域から分離されるとともに、第２の介在スペーサ誘電体によって第２のドレインコンタクトおよび第２のソースコンタクトから分離された第２のゲート電極をさらに含み、第２のゲート電極は、さらに少なくとも第１のゲート金属を含み、第１のゲート金属は、第２のソース領域と第２のドレイン領域の間で第２のゲート電極の長さにわたって、第１のゲート電極における変化量よりも少ない量で変化する厚さを有する。
【００７２】
直上に記載の実施形態のさらなる構成では、第１のゲート金属の厚さは、第１のゲート電極のソース端における非ゼロの第１の厚さ値から、第１のゲート電極のドレイン端における第２の厚さ値まで増加しており、第２の厚さ値は、第１の厚さ値よりも少なくとも１０％大きい。第２のゲート金属は、第２のゲート電極のソース端とドレイン端の間で１０％未満で変化する厚さを有し、第１の厚さ値よりも小さい平均厚さを有する。
【００７３】
直上に記載の実施形態のさらなる構成では、第２のゲート金属は、第１のゲート長よりも小さい第２のゲート長を有する。
【００７４】
上記の実施形態のさらなる構成では、第１のゲート金属のソース端における頂面は、第１の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されている。第２のゲート金属のドレイン端とソース端の両方における頂面は、第２の介在スペーサ誘電体の頂面のｚ高さよりも低いｚ高さまでのリセスが形成されている。第１の介在スペーサ誘電体の間で第１のゲート金属の上にゲートキャップ材料が配置されている。第２の介在スペーサ誘電体の間で第２のゲート金属の上にゲートキャップ材料が配置されている。
【００７５】
直上に記載の実施形態のさらなる構成では、第１の厚さ値は、１００ｎｍ未満である。第２の厚さ値は、第１の厚さ値よりも少なくとも２０％大きい。第１のゲート電極は、少なくとも１０ｎｍのゲート長を有し、第２のゲート電極は、第１のゲート電極のゲート長よりも小さいゲート長を有する。第１と第２のゲート金属は、同じ組成を有する。ゲートキャップ材料は誘電体である。ゲートキャップ材料は、第１のゲート金属および第２のゲート金属と界面接触している。
【００７６】
１つまたはいくつかの第２の例示的な実施形態において、半導体デバイスを製造する方法は、周囲の誘電体材料内に第１のゲート電極用開口部を形成することを含み、このとき、第１の開口部によって、第１の半導体チャネル領域を露出させる。本方法は、第１の半導体チャネル領域の上に第１のゲート誘電体を形成することをさらに含む。本方法は、第１の開口部に第１のゲート金属を堆積させることをさらに含む。本方法は、第１の開口部内で周囲の誘電体材料に対して第１のゲート金属にリセスを不均一に形成することにより、ソース端とドレイン端の間で第１のゲート金属の厚さを漸変させることをさらに含む。本方法は、第１のチャネル領域の相対する両側に配置された第１のソース領域および第１のドレイン領域に対する第１のソースコンタクトおよび第１のドレインコンタクトを形成することをさらに含む。
【００７７】
第２の実施形態のさらなる方法では、ソース端とドレイン端の間で第１のゲート金属の厚さを漸変させることは、第１のゲート電極のドレイン端におけるよりも第１のゲート電極のソース端において大きな量で、第１のゲート金属にリセスを形成することを含む。
【００７８】
直上に記載の実施形態のさらなる方法では、第１のゲート金属の厚さを漸変させることは、第１のゲート金属を周囲の誘電体材料と平坦化することをさらに含む。第１のゲート金属の厚さを漸変させることは、周囲の誘電体材料よりも低いリセスを第１のゲート金属に形成することをさらに含む。第１のゲート金属の厚さを漸変させることは、リセス形成された第１のゲート金属の上でマスク材を方向性堆積または方向性改質させることをさらに含み、このとき、その堆積または改質は、第１の開口部のアスペクト比の関数として、第１の開口部内でマスク材の長さに沿って不均一である。
【００７９】
上記の実施形態のさらなる方法では、マスク材の特性を改質させることは、さらに、照射を受けたマスク材のエッチング速度を変化させる斜め注入に、開口部内のマスク材の一部を暴露することを含む。第２の材料を堆積させることは、さらに、誘電体材料を堆積させることを含む。
【００８０】
第２の実施形態のさらなる方法では、デバイスを製造することは、周囲の誘電体材料内に第２の開口部を形成することをさらに含み、このとき、第２の開口部によって、第２の半導体チャネル領域を露出させる。デバイスを製造することは、第２の半導体チャネル領域の上に第２のゲート誘電体を形成することをさらに含む。デバイスを製造することは、第１のゲート金属で第２の開口部に埋め戻すことにより、第２のゲート電極を形成することをさらに含む。デバイスを製造することは、第２のゲート電極のソース端とドレイン端の間で第１のゲート金属の厚さを漸変させることなく、第２の開口部内で第１のゲート金属にリセスを形成することをさらに含む。デバイスを製造することは、第２のチャネル領域の相対する両側に配置された第２のソース領域および第２のドレイン領域に対する第２のソースコンタクトおよび第２のドレインコンタクトを形成することをさらに含む。
【００８１】
直上に記載の実施形態のさらなる方法では、第１の開口部は、第２の開口部の横方向寸法よりも大きい横方向寸法を有する。第１の開口部内で第１のゲート金属の厚さを漸変させること、および、第２の開口部内で第１のゲート金属の厚さを漸変させることなく第１のゲート金属にリセスを形成することは、さらに、第１のゲート金属を周囲の誘電体材料と平坦化することと、第１と第２の開口部内で周囲の誘電体材料よりも低いリセスを第１のゲート金属に形成することと、リセス形成されたゲート金属の上にマスク材を堆積させることと、第１の開口部内で照射を受けたマスク材の部分のエッチング速度を変化させる斜め注入を実施することと、異なるマスク材エッチング速度の関数として、第２のゲート電極の長さにわたる変化量よりも第１のゲート電極の長さにわたって多く変化する第２の量で、第１のゲート金属にリセスを形成することと、を含む。本方法は、リセス形成された第１のゲート金属の上にゲートキャップ材料を堆積させることをさらに含む。本方法は、ゲートキャップ材料を周囲の誘電体材料と平坦化することをさらに含む。
【００８２】
１つまたはいくつかの第３の例示的な実施形態において、システムオンチップ（ＳｏＣ）は、プロセッサ論理回路と、プロセッサ論理回路に結合されたメモリ回路と、プロセッサ論理回路に結合されたＲＦ回路であって、無線送信回路および無線受信回路を含むＲＦ回路と、パワーマネジメント回路であって、ＤＣ電源を受けるための入力と、プロセッサ論理回路、メモリ回路、またはＲＦ回路のうちの少なくとも１つに結合された出力と、を有するパワーマネジメント回路と、を備える。ＲＦ回路またはパワーマネジメント回路の少なくとも一方は、第１の実施形態のいずれかに記載の半導体デバイスを含む。
【００８３】
第３の実施形態のさらなる構成では、半導体デバイスは、さらに、第１のトランジスタを備える。第１のトランジスタは、基板の上に配置された第１の半導体チャネル領域を含む。第１のトランジスタは、基板の上で第１のチャネル領域の相対する両側に配置された第１の半導体ソース領域および第１のドレイン領域を含み、これらは、第１のチャネル領域に相補的な導電型のものである。第１のトランジスタは、第１のソース領域と界面接触している第１のソースコンタクトと、第１のドレイン領域と界面接触している第１のドレインコンタクトと、を含む。第１のトランジスタは、第１のチャネル領域の上に配置された第１のゲート誘電体を含む。第１のトランジスタは、第１のゲート誘電体によって第１のチャネル領域から分離されるとともに、第１の介在スペーサ誘電体によって第１のドレインコンタクトおよび第１のソースコンタクトから分離された第１のゲート電極を含み、第１のゲート電極は、さらに、第１のソース領域と第１のドレイン領域の間でゲート電極のゲート長にわたって単調に変化する仕事関数を有する少なくとも第１のゲート金属を含む。
【００８４】
直上に記載の実施形態のさらなる構成では、第１のゲート金属の厚さは、第１のゲート電極のソース端における非ゼロの第１の厚さ値から、第１のゲート電極のドレイン端における第２の厚さ値まで増加している。
【００８５】
ただし、上記の実施形態は、限定されるものではなく、種々の実施において、上記の実施形態は、かかる特徴の一部のみを企図すること、かかる特徴の異なる順序を企図すること、かかる特徴の異なる組み合わせを企図すること、および／または明示された特徴以外の追加的な特徴を企図すること、を含み得る。よって、本発明の範囲は、添付の請求項を、かかる請求項によって権利が認められる均等物の全範囲とともに参照して、決定されるべきである。
【図１Ａ】
0006422041.tif 000002
【図１Ｂ】
0006422041.tif 000003
【図２Ａ】
0006422041.tif 000004
【図２Ｂ】
0006422041.tif 000005
【図３Ａ】
0006422041.tif 000006
【図３Ｂ】
0006422041.tif 000007
【図４】
0006422041.tif 000008
【図５Ａ】
0006422041.tif 000009
【図５Ｂ】
0006422041.tif 000010
【図５Ｃ】
0006422041.tif 000011
【図６Ａ】
0006422041.tif 000012
【図６Ｂ】
0006422041.tif 000013
【図６Ｃ】
0006422041.tif 000014
【図６Ｄ】
0006422041.tif 000015
【図６Ｅ】
0006422041.tif 000016
【図６Ｆ】
0006422041.tif 000017
【図６Ｇ】
0006422041.tif 000018
【図６Ｈ】
0006422041.tif 000019
【図６Ｉ】
0006422041.tif 000020
【図６Ｊ】
0006422041.tif 000021
【図７】
0006422041.tif 000022
【図８】
0006422041.tif 000023