(57)【特許請求の範囲】
【請求項１】
一主面と前記一主面とは反対側の他の主面とを有する半導体基板と、
前記他の主面に第１絶縁層を介して設けられた導電層と、
前記半導体基板と前記第１絶縁層とを貫通する貫通孔の側面に形成された第２絶縁層と、
前記貫通孔から露出される前記導電層と、前記貫通孔内の前記第２絶縁層とを被覆するシードメタル層と、
前記シードメタル層の表面と、前記貫通孔内において前記シードメタル層から露出される前記導電層とを被覆する第１の導電めっき層と、
前記第１の導電めっき層上に形成され、かつ、前記一主面上の前記第１の導電めっき層の端部に一致させた端部を有する第２の導電めっき層と、
を備え、
前記導電層は、前記導電層と前記シードメタル層と前記第２絶縁層とが接する部位の近傍に凹部を有する
半導体装置。
【請求項２】
前記他の主面上に形成された半導体素子を更に備え、
前記導電層は前記半導体素子に電気的に接続されている請求項１記載の半導体装置。
【請求項３】
前記第１の導電めっき層の膜厚は、前記第２の導電めっき層の膜厚よりも薄い請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の導電めっき層は、前記貫通孔底部の角部において前記導電層を被覆している請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の導電めっき層は、前記凹部に侵入している請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シードメタル層は、前記一主面上において前記第２絶縁層を介して形成されている請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、シリコン貫通電極（ＴＳＶ：Through Silicon Via）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板等の半導体基板を貫通する貫通孔を介して電極を設ける構造を備える半導体装置やその製造方法が種々提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２９４３２０号公報
【特許文献２】特開２０１０−１１４２０１号公報
【特許文献３】特開２００８−５３４３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者がＴＳＶを備える半導体装置およびその製造方法を鋭意研究した結果、シリコン基板に設けられた貫通孔に形成したメッキ用のシード層にピンホール等の欠陥が生じ、その欠陥からシリコン基板の表面に設けた電極層に侵食が生じてしまい、それが原因となって、半導体装置の信頼性が低くなってしまうことがあることを見出した。
【０００５】
本発明の主な目的は、基板に設けられた貫通電極を備える半導体装置であって、信頼性の高い半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
一主面と前記一主面とは反対側の他の主面とを有する半導体基板と、
前記他の主面に第１絶縁層を介して設けられた導電層と、
前記半導体基板と前記第１絶縁層とを貫通する貫通孔の側面に形成された第２絶縁層と、
前記貫通孔から露出される前記導電層と、前記貫通孔内の前記第２絶縁層とを被覆するシードメタル層と、
前記シードメタル層の表面と、前記貫通孔内において前記シードメタル層から露出される前記導電層とを被覆する第１の導電めっき層と、
前記第１の導電めっき層上に形成され、かつ、前記一主面上の前記第１の導電めっき層の端部に一致させた端部を有する第２の導電めっき層と、
を備え、
前記導電層は、前記導電層と前記シードメタル層と前記第２絶縁層とが接する部位の近傍に凹部を有する
半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、基板に設けられた貫通電極を備える半導体装置であって、信頼性の高い半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１−１】図１−１は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１−２】図１−２は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１−３】図１−３は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１−４】図１−４は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１−５】図１−５は、本発明の好ましい第１の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図２】図２は、図１−３（Ｆ）のＡ部の部分拡大概略縦断面図である。
【図３】図３は、図１−３（Ｇ）のＢ部の部分拡大概略縦断面図である。
【図４】図４は、図３のＣ部の部分拡大概略縦断面図である。
【図５】図５は、図１−４（Ｈ）のＤ部の部分拡大概略縦断面図である。
【図６−１】図６−１は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図６−２】図６−２は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図６−３】図６−３は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図６−４】図６−４は、本発明の好ましい第２の実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図７】図７は、図６−１（Ｃ）のＥ部の部分拡大概略縦断面図である。
【図８】図８は、図６−２（Ｄ）のＦ部の部分拡大概略縦断面図である。
【図９】図９は、図６−２（Ｅ）のＧ部の部分拡大概略縦断面図である。
【図１０】図１０は、図６−３（Ｆ）のＨ部の部分拡大概略縦断面図である。
【図１１】図１１は、図６−３（Ｇ）のＩ部の部分拡大概略縦断面図である。
【図１２】図１２は、比較のための半導体装置の製造方法を説明するための概略縦断面図である。
【図１３】図１３は、図１２のＪ部の部分拡大概略縦断面図である。
【図１４】図１４は、比較のための半導体装置の製造方法を説明するための概略縦断面図である。
【図１５】図１５は、図１４のＫ部の部分拡大概略縦断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００１０】
（第１の実施の形態）
図１−５（Ｊ）を参照すれば、本発明の好ましい第１の実施の形態の半導体装置１は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、シードメタル層２４と、Ｃｕめっき層２６と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。
【００１１】
酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられている。ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられている。Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２およびＴｉＮ膜１４を貫通し、底部にＡｌ膜１６を露出して設けられている。ＣＶＤ酸化膜２２は、貫通孔２０の側面２１およびシリコン基板１０の主面１３上に設けられている。シードメタル層２４は、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に設けられている。Ｃｕめっき層２６は、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に設けられている。Ｃｕめっき層３０は、貫通孔２０内のＣｕめっき層２６上および主面１３上のＣｕめっき層２６上ならびに貫通孔２０の底部に設けられたＣｕめっき層２６上に設けられている。ソルダーレジスト３２は、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。なお、ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。Ａｌ膜１６は、半導体装置１を接続するデバイスパッド等として用いられる。
【００１２】
次に、図１−１〜１−５、図２〜５を参照して本発明の好ましい第１の実施の形態の半導体装置１の製造方法を説明する。
【００１３】
ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。
【００１４】
図１―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。
【００１５】
図１―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。
【００１６】
図１―１（Ｃ）を参照すれば、次に、さらに酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させる。
【００１７】
図１―２（Ｄ）を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。
【００１８】
図１―２（Ｅ）を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＡｌ膜１６を露出させる。
【００１９】
図１―３（Ｆ）を参照すれば、次に、スパッタ法により、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＡｌ膜１６上に、シードメタル層２４を形成する。シードメタル層２４は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。
【００２０】
図１―３（Ｇ）を参照すれば、次に、全面Ｃｕめっきにより、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に、Ｃｕめっき層２６を形成する。Ｃｕめっき層２６は無電解めっきまたはシードメタル層２４を利用した電解めっきで行う。
【００２１】
図１―４（Ｈ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のＣｕめっき層２６を露出するように形成する。
【００２２】
図１―４（Ｉ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０内のＣｕめっき層２６上、主面１３上であってドライフィルム２８の開孔２９内のＣｕめっき層２６上ならびに貫通孔２０の底部に設けられたＣｕめっき層２６上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２４およびＣｕめっき層２６を利用した電解めっきで行う。
【００２３】
図１―５（Ｊ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないＣｕめっき層２６およびシードメタル層２４を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。
【００２４】
スパッタにより貫通孔２０内にシードメタル層２４を均一に形成するのは困難であり、貫通孔２０の底部の角部では、図２に示すように、未スパッタ部分２４１が発生する場合がある。本実施の形態では、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成しているので、図３に示すように、全面Ｃｕめっきにより、未スパッタ部分２４１に蓋をすることができる。Ｃｕめっきは等方成長なので、図４に示すように、未スパッタ部分２４１は、全面Ｃｕめっきにより埋め込まれる。従って、図５に示すように、ドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止できる。なお、埋め込むためのＣｕめっき層２６の膜厚は１．０〜１．５μｍが好ましい。
【００２５】
これに対して、図１２に示すように、全面Ｃｕめっきにより、シードメタル層２４上にＣｕめっき層２６を形成せずに、シードメタル層２４上にドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成すると、図１３に示すように、ドライフィルム２８の現像液３４が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食し、Ａｌ空洞部１６１を形成してしまう。そして、その後、図１４に示すように、ドライフィルム２８をマスクにしてシードメタル層２４上にＣｕめっき層３０を形成し、その後ソルダーレジスト３２を形成する。その後の工程の半田ボール形成時のリフロ熱や半導体装置１の実装時の実装リフロ熱、外部応力、熱ストレス等が加わると、図１５に示すように、Ａｌ空洞部１６１を起点としてＣＶＤ酸化膜２２にクラック２２１が生じ、その結果、リーク不良の可能性が高くなり、信頼性を低下させてしまう。
【００２６】
（第２の実施の形態）
図６−４（Ｉ）を参照すれば、本発明の好ましい第２の実施の形態の半導体装置２は、半導体シリコン基板１０と、酸化シリコン膜１２と、ＴｉＮ膜１４と、Ａｌ膜１６と、貫通孔２０と、ＣＶＤ酸化膜２２と、シードメタル層２４と、Ｃｕめっき層３０と、ソルダーレジスト３２とを備えている。
【００２７】
第１の実施の形態では、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成して、シードメタル層２４の未スパッタ部分２４１に蓋をすることにより、その後のドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４１を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止したのに対して、本実施の形態では、シードメタル層２４上に、全面ＣｕめっきによりＣｕめっき層２６を形成しない。第１の実施の形態では、酸化シリコン膜１２およびＴｉＮ膜１４をエッチングして、貫通孔２０の底部にＡｌ膜１６を露出させた（図１―１（Ｃ）参照）が、本実施の形態では、酸化シリコン膜１２のみを除去し、ＴｉＮ膜１４は除去しない。従って、貫通孔２０は、シリコン基板１０の主面１１とは反対側の主面１３から主面１１までシリコン基板１０を貫通し、さらに酸化シリコン膜１２を貫通し、底部にＴｉＮ膜１４を露出して設けられている。ＣＶＤ酸化膜２２は、貫通孔２０の側面２１およびシリコン基板１０の主面１３上に設けられている。シードメタル層２４は、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＴｉＮ膜１４上に設けられている。Ｃｕめっき層３０は、貫通孔２０内のシードメタル層２４上および主面１３上のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に設けられている。ソルダーレジスト３２は、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に設けられている。なお、酸化シリコン膜１２は、シリコン基板１０の主面１１上に設けられ、ＴｉＮ膜１４は、酸化シリコン膜１２上に設けられ、Ａｌ膜１６は、ＴｉＮ膜１４上に設けられている。ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）は、シリコン基板１０の主面１１に形成され、酸化シリコン膜１２によって覆われている。
【００２８】
次に、図６−１〜６−４、図７〜１１を参照して本発明の好ましい第２の実施の形態の半導体装置２の製造方法を説明する。
【００２９】
ＭＯＳトランジスタ等の半導体素子等の回路素子（図示せず）を、シリコン基板１０の主面１１に形成する。
【００３０】
図６―１（Ａ）を参照すれば、次に、シリコン基板１０の主面１１上に酸化シリコン膜１２を形成し、酸化シリコン膜１２上にＴｉＮ膜１４を形成し、ＴｉＮ膜１４上にＡｌ膜１６を形成する。なお、ＴｉＮ膜１４はＡｌのマイグレーションを防止するために設けている。
【００３１】
図６―１（Ｂ）を参照すれば、次に、シリコン基板１０の主面１１とは反対側の主面１３上にレジスト１８を形成し、レジスト１８に選択的に開孔１９を形成する。その後、レジスト１８をマスクとしてシリコン基板１０をエッチングして、シリコン基板１０の主面１３から主面１１までシリコン基板１０を貫通する貫通孔２０を形成する。
【００３２】
図６―１（Ｃ）、図７を参照すれば、次に、さらに酸化シリコン膜１２をエッチングして、貫通孔２０の底部にＴｉＮ膜１４を露出させる。
【００３３】
図６―２（Ｄ）、図８を参照すれば、次に、貫通孔２０の側面２１、底部およびシリコン基板１０の主面１３上に、ＣＶＤ酸化膜２２を形成する。
【００３４】
図６―２（Ｅ）、図９を参照すれば、次に、ＣＶＤ酸化膜２２をエッチバックして、貫通孔２０の底部にＴｉＮ膜１４を露出させる。
【００３５】
図６―３（Ｆ）、図１０を参照すれば、次に、スパッタ法により、貫通孔２０内のＣＶＤ酸化膜２２上および主面１３上のＣＶＤ酸化膜２２上ならびに貫通孔２０の底部に露出するＴｉＮ膜１４上に、シードメタル層２４を形成する。シードメタル層２４は、最初にＴｉをスパッタし、その後、Ｃｕをスパッタして形成する。
【００３６】
図６―３（Ｇ）を参照すれば、次に、ドライフィルム２８を形成し、ドライフィルム２８に選択的に開孔２９を形成する。開孔２９は、貫通孔２０を露出し、貫通孔２０周辺のシードメタル層２４を露出するように形成する。
【００３７】
図６―４（Ｈ）を参照すれば、次に、ドライフィルム２８をマスクとして、貫通孔２０内のシードメタル層２４上、主面１３上であってドライフィルム２８の開孔２９内のシードメタル層２４上ならびに貫通孔２０の底部に設けられたシードメタル層２４上に、Ｃｕめっき層３０を形成する。Ｃｕめっき層３０はシードメタル層２４を利用した電解めっきで行う。
【００３８】
図６―５（Ｉ）を参照すれば、次に、ドライフィルム２８を除去し、その後、Ｃｕめっき層３０に覆われていないシードメタル層２４を除去する。その後、ソルダーレジスト３２を、シリコン基板１０の主面１３上のＣＶＤ酸化膜２２上、主面１３上のＣｕめっき層３０上および貫通孔２０内のＣｕめっき層３０の開孔３１内に形成する。
【００３９】
スパッタにより貫通孔２０内にシードメタル層２４を均一に形成するのは困難であり、貫通孔２０の底部の角部では、図１１に示すように、未スパッタ部分２４２が発生する場合がある。本実施の形態では、ＴｉＮ膜１４を除去せずに残しているので、未スパッタ部分２４２が発生したとしても、ＴｉＮ膜１４がバリアとなり、ドライフィルム２８の現像液３４（炭酸ナトリウム混合液）が未スパッタ部分２４２を介してＡｌ膜１６に侵入して、Ａｌ膜１６を侵食するのを防止できる。
【００４０】
なお、本実施の形態のように、ＴｉＮ膜１４を除去せずに残す場合であっても、酸化シリコン膜１２をエッチングするが、貫通孔２０の底部にＴｉＮ膜１４を残す際の面内のエッチング特性のばらつきにより、ＴｉＮ膜１４が一部除去されてしまい、ドライフィルム２８の現像液３４により、未スパッタ部分２４２とＴｉＮ膜１４が一部除去されてしまった部分からＡｌ膜１６が侵食される可能性もあるので、第１の実施の形態のように、全面Ｃｕめっきにより、シードメタル層２４上に、Ｃｕめっき層２６を形成することがより好ましい。
【００４１】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００４２】
１０  半導体シリコン基板
１２  酸化シリコン膜
１４  ＴｉＮ膜
１６  Ａｌ膜
２０  貫通孔
２２  ＣＶＤ酸化膜
２４  シードメタル層
２６  Ｃｕめっき層
２８  ドライフィルム
３０  Ｃｕめっき層
３２  ソルダーレジスト
【図１−１】
0006445672.tif 000002
【図１−２】
0006445672.tif 000003
【図１−３】
0006445672.tif 000004
【図１−４】
0006445672.tif 000005
【図１−５】
0006445672.tif 000006
【図２】
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【図３】
0006445672.tif 000008
【図４】
0006445672.tif 000009
【図５】
0006445672.tif 000010
【図６−１】
0006445672.tif 000011
【図６−２】
0006445672.tif 000012
【図６−３】
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【図６−４】
0006445672.tif 000014
【図７】
0006445672.tif 000015
【図８】
0006445672.tif 000016
【図９】
0006445672.tif 000017
【図１０】
0006445672.tif 000018
【図１１】
0006445672.tif 000019
【図１２】
0006445672.tif 000020
【図１３】
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【図１４】
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【図１５】
0006445672.tif 000023