(57)【特許請求の範囲】
【請求項１】
ソースコンタクトと、ゲート絶縁体上にある第1のゲートとを含むIII-Nエンハンスメントモードトランジスタと、
ドレインコンタクトを含むIII-Nデプレションモードトランジスタと、
導電性チャネルを含み、前記導電性チャネルの第1の部分が前記III-Nエンハンスメントモードトランジスタのデバイスチャネルとして働き、前記導電性チャネルの第2の部分が前記III-Nデプレションモードトランジスタのデバイスチャネルとして働く、III-N構造と、
前記III-N構造の上の絶縁層であって、第1の陥凹部が前記III-Nエンハンスメントモードトランジスタのゲート領域における絶縁層を貫いて形成され、前記ゲート絶縁体及び前記第1のゲートが少なくとも部分的に前記陥凹部内にある、絶縁層と、
厚さを有し、前記絶縁層の上にある電極画定層であって、前記ドレインコンタクトに近接した側壁を含む第2の陥凹部が、前記III-Nデプレションモードトランジスタのゲート領域における電極画定層に形成される、電極画定層と、
前記第2の陥凹部内にある電極であって、前記III-Nデプレションモードトランジスタの第2のゲートと第1の延長部分と第2の延長部分とを含み、前記第2のゲートが前記III-Nデプレションモードトランジスタのゲート領域にあり、前記第1の延長部分が前記第2のゲートと前記ドレインコンタクトとの間で少なくとも部分的に前記側壁の上にあり、前記第2の延長部分が前記第1のゲートと前記ソースコンタクトとの間にある、電極と、を備え、  前記電極が前記ソースコンタクトに電気的に接続されている、III-Nデバイス。
【請求項２】
前記III-N構造の遠位にある前記第2の陥凹部の頂部が第1の幅を有し、前記III-N構造の近位にある前記第2の陥凹部の底部が第2の幅を有し、前記第1の幅が前記第2の幅よりも広い、請求項1に記載のデバイス。
【請求項３】
前記III-Nデプレションモードトランジスタの破壊電圧が、前記III-Nエンハンスメントモードトランジスタの破壊電圧の少なくとも3倍である、請求項1に記載のデバイス。
【請求項４】
前記III-Nエンハンスメントモードトランジスタの前記破壊電圧の少なくとも3倍の破壊電圧を有するエンハンスメントモードトランジスタとして機能するように構成されている、請求項3に記載のデバイス。
【請求項５】
前記電極画定層が、前記III-Nエンハンスメントモードトランジスタの前記デバイスチャネル及び前記III-Nデプレションモードトランジスタの前記デバイスチャネル両方の上にある、請求項1に記載のデバイス。
【請求項６】
前記第1のゲートが、前記第1の陥凹部の外にあって前記ドレインコンタクトに向かって延在する延長部分を含んでいる、請求項1に記載のデバイス。
【請求項７】
前記導電性チャネルと前記第1のゲートの前記延長部分との間の距離が、前記導電性チャネルと前記第2のゲートとの間の距離よりも広い、請求項6に記載のデバイス。
【請求項８】
前記第1の陥凹部が前記III-N構造内へと延在している、請求項7に記載のデバイス。
【請求項９】
前記第1の陥凹部が前記導電性チャネルを通って延在している、請求項8に記載のデバイス。
【請求項１０】
前記III-N構造が第1のIII-N層及び第2のIII-N層を備え、前記導電性チャネルが前記第1のIII-N層と前記第2のIII-N層との間の組成の差の結果として、前記第2のIII-N層に隣接して前記第1のIII-N層に生じる2DEGチャネルである、請求項1に記載のデバイス。
【請求項１１】
前記第2の陥凹部が前記電極画定層の厚さ全体を貫いて延在する、請求項1に記載のデバイス。
【請求項１２】
前記電極画定層がSiNxを含んでいる、請求項1に記載のデバイス。
【請求項１３】
前記絶縁層と前記電極画定層との間に追加の誘電体層を更に備えている、請求項12に記載のデバイス。
【請求項１４】
前記追加の誘電体層がAlNを含み、前記絶縁層がSiNを含んでいる、請求項13に記載のデバイス。
【請求項１５】
前記側壁が複数の段差を含んでいる、請求項1に記載のデバイス。
【請求項１６】
前記第1のゲートと前記第2のゲートとの間に、前記導電性チャネルに接触する追加のコンタクトを更に備えている、請求項1に記載のデバイス。
【請求項１７】
通電構成要素を更に備え、前記通電構成要素の第1の側が前記ソースコンタクトに電気的に接続され、前記通電構成要素の第2の側が前記追加のコンタクトに電気的に接続されている、請求項16に記載のデバイス。
【請求項１８】
前記通電構成要素がダイオードを含み、前記通電構成要素の前記第1の側がアノードであり、前記通電構成要素の前記第2の側がカソードである、請求項17に記載のデバイス。
【請求項１９】
前記通電構成要素が抵抗器を含んでいる、請求項17に記載のデバイス。
【請求項２０】
前記III-Nエンハンスメントモードトランジスタがドレインコンタクトを有さず、前記III-Nデプレションモードトランジスタがソースコンタクトを有さず、前記III-Nエンハンスメントモードトランジスタ及び前記III-Nデプレションモードトランジスタが、前記第1のゲートと前記第2のゲートとの間で共通のドリフト領域を共有している、請求項1に記載のデバイス。
【請求項２１】
導電性チャネルを中に含むIII-N構造と、
前記導電性チャネルに電気的に接触するソースコンタクト及びドレインコンタクトと、  前記ソースコンタクトと前記ドレインコンタクトとの間に位置付けられるゲート電極と、
前記III-N構造の上の絶縁層であって、陥凹部が前記III-Nエンハンスメントモードトランジスタのゲート領域における絶縁層を貫いて形成され、前記ゲート電極が少なくとも部分的に前記陥凹部内にある、絶縁層と、
前記ゲート電極と前記ドレインコンタクトとの間にある第1の部分と、前記ゲート電極と前記ソースコンタクトの間にある第2の部分とを有し、前記ソースコンタクトに電気的に接続されている、フィールドプレートとを備え、
前記ゲート電極が、前記陥凹部の外にあって前記ドレインコンタクトに向かって延在する延長部分を含み、
前記導電性チャネルと前記ゲート電極の前記延長部分との間の距離が、前記導電性チャネルと、前記ゲート電極と前記ドレインコンタクトとの間にある前記フィールドプレートの前記一部分との間の距離よりも広い、III-Nエンハンスメントモードトランジスタ。
【請求項２２】
前記ゲート電極とドレイン電極との間に追加のコンタクトを更に備えている、請求項21に記載のトランジスタ。
【請求項２３】
前記追加のコンタクトが前記導電性チャネルに電気的に接触している、請求項22に記載のトランジスタ。
【請求項２４】
ダイオードを更に備え、前記ダイオードの第1の側が前記フィールドプレートに電気的に接続され、前記ダイオードの第2の側が前記追加のコンタクトに電気的に接続されている、請求項22に記載のトランジスタ。
【請求項２５】
前記ダイオードの前記第1の側がアノードであり、前記ダイオードの前記第2側がカソードである、請求項24に記載のトランジスタ。
【請求項２６】
導電性チャネルを中に含む半導体材料構造と、
前記導電性チャネルに電気的に接触するソースコンタクト及びドレインコンタクトと、  前記ソースコンタクトと前記ドレインコンタクトとの間に位置付けられるゲート電極と、
前記ゲート電極と前記ドレインコンタクトとの間にある第1の部分と、前記ゲート電極と前記ソースコンタクトの間にある第2の部分とを有し、前記ソースコンタクトに電気的に接続されるフィールドプレートと、
ダイオードと、を備え、
前記ダイオードの第1の側が前記フィールドプレートに電気的に接続されており、
前記ゲート電極が主ゲート部分及び延長部分を含み、前記延長部分が前記主ゲート部分から前記ドレインコンタクトに向かって延在し、前記フィールドプレートが前記延長部分と前記ドレインコンタクトとの間にある一部分を含み、前記導電性チャネルと前記ゲート電極の前記延長部分との間の距離が、前記導電性チャネルと、前記延長部分と前記ドレインコンタクトとの間にある前記フィールドプレートの前記一部分との間の距離よりも広い、エンハンスメントモードトランジスタ。
【請求項２７】
前記半導体材料構造が一つ以上のIII族窒化物層を含み、前記導電性チャネルが前記一つ以上のIII族窒化物層にある、請求項26に記載のトランジスタ。
【請求項２８】
前記ゲート電極とドレイン電極との間に追加のコンタクトを更に備えている、請求項26に記載のトランジスタ。
【請求項２９】
前記追加のコンタクトが前記導電性チャネルに電気的に接触している、請求項28に記載のトランジスタ。
【請求項３０】
前記ダイオードの第2の側が前記追加のコンタクトに電気的に接続されている、請求項28に記載のトランジスタ。
【請求項３１】
前記ダイオードの前記第1の側がアノードであり、前記ダイオードの前記第2の側がカソードである、請求項30に記載のトランジスタ。
【請求項３２】
導電性チャネルを中に含むIII-N構造と、
前記III-N構造上にある第1のゲート電極及び第2のゲート電極と、
前記導電性チャネルに電気的に接触している第1のソースコンタクト及びドレインコンタクトであって、前記第1及び第2のゲート電極が両方とも第1のソースコンタクトとドレインコンタクトとの間にある、第1のソースコンタクト及びドレインコンタクトと、
前記導電性チャネルに電気的に接触している第1の部分を含む第2のソースコンタクトであって、前記第1の部分が前記第1のゲート電極と前記第2のゲート電極との間にある、第2のソースコンタクトと、を備え、
前記第1のソースコンタクトが第1の電極の一部であり、前記第2のソースコンタクトが第2の電極の一部であり、前記第1の電極が前記第1のゲート電極と前記第2のソースコンタクトとの間にある第1の部分と、前記第1のゲート電極と前記第1のソースコンタクトとの間にある第2の部分と、を含み、前記第2の電極が前記第2のゲート電極と前記ドレインコンタクトとの間にある第3の部分と、前記第2のゲート電極と前記第2のソースコンタクトとの間にある第4の部分とを含んでいる、ハーフブリッジ。
【請求項３３】
前記第1のゲート電極と前記ドレインコンタクトとの間にある追加のコンタクトと、
アノード及びカソードを有するダイオードと、を更に備え、
前記アノードが前記第1の電極又は前記第2の電極に電気的に接続され、前記カソードが前記追加のコンタクトに電気的に接続されている、請求項32に記載のハーフブリッジ。
【請求項３４】
前記追加のコンタクトが前記導電性チャネルに電気的に接触している、請求項33に記載のハーフブリッジ。
【請求項３５】
前記第1のゲートが第1のIII-Nスイッチの一部であり、前記第2のゲートが第2のIII-Nスイッチの一部である、請求項32に記載のハーフブリッジ。
【請求項３６】
前記第1のゲート電極と前記第2のソースコンタクトとの間にある追加のコンタクトと、  アノード及びカソードを有するダイオードと、を更に備え、
前記アノードが前記第1の電極に電気的に接続され、前記カソードが前記追加のコンタクトに電気的に接続されている、請求項35に記載のハーフブリッジ。
【請求項３７】
前記ダイオードの逆バイアス破壊電圧が前記第1のIII-Nスイッチの破壊電圧よりも低い、請求項36に記載のハーフブリッジ。
【請求項３８】
前記ダイオードの前記逆バイアス破壊電圧が前記第1のIII-Nスイッチの前記破壊電圧の0.5倍未満である、請求項37に記載のハーフブリッジ。
【請求項３９】
前記第2の電極が、前記第1のIII-Nスイッチのドレインとして動作するように構成されている、請求項35に記載のハーフブリッジ。
【請求項４０】
前記第1のゲート電極が主ゲート部分及び延長部分を含み、前記延長部分が前記主ゲート部分から前記ドレインコンタクトに向かって延在し、前記導電性チャネルと前記第1のゲート電極の前記延長部分との間の距離が、前記導電性チャネルと、前記第1のゲート電極と前記第2のソースコンタクトとの間にある前記第1の電極の前記一部分との間の距離よりも広い、請求項32に記載のハーフブリッジ。
【請求項４１】
前記III-N構造の上に絶縁材料を更に備え、前記絶縁材料が第1の陥凹部及び第2の陥凹部を含み、前記第1のゲート電極と前記第2のソースコンタクトとの間にある前記第1の電極の前記一部分が前記第1の陥凹部内にあり、前記第2のゲート電極と前記ドレインコンタクトとの間にある前記第2の電極の前記一部分が前記第2の陥凹部内にある、請求項32に記載のハーフブリッジ。
【請求項４２】
導電性チャネルを中に含むIII-N構造と、
前記III-N構造上にある第1のゲート電極及び第2のゲート電極と、
前記導電性チャネルに電気的に接触している第1のソースコンタクト及び第2のソースコンタクトであって、前記第1及び第2のゲート電極がそれぞれ第1及び第2のソースコンタクト間にある、第1のソースコンタクト及び第2のソースコンタクトと、を備え、
前記第1のソースコンタクトが第1の電極の一部であり、前記第2のソースコンタクトが第2の電極の一部であり、前記第1の電極が第1及び第2の部分を含み、前記第1の部分が前記第1及び第2のゲート電極の間にあり、前記第2の部分が前記第1のソースコンタクトと前記第1のゲート電極との間にあり、前記第2の電極が第3及び第4の部分を含み、前記第3の部分が前記第1及び第2のゲート電極との間にあり、前記第4の部分が前記第2ソースコンタクトと前記第2のゲート電極との間にあり、
前記III-N構造の上に絶縁材料を更に備え、前記絶縁材料が第1の陥凹部及び第2の陥凹部を含み、前記第1の電極の前記第1の部分が前記第1の陥凹部内にあり、前記第2の電極の前記第2の部分が前記第2の陥凹部内にある、双方向スイッチ。
【請求項４３】
前記第1のゲート電極と前記第2のゲート電極との間にある第1の追加のコンタクトと、  第1のアノード及び第1のカソードを有する第1のダイオードと、を更に備え、
前記第1のアノードが前記の第1の電極に電気的に接続され、前記第1のカソードが前記第1の追加のコンタクトに電気的に接続されている、請求項42に記載の双方向スイッチ。
【請求項４４】
前記追加のコンタクトが前記導電性チャネルに電気的に接触している、請求項43に記載の双方向スイッチ。
【請求項４５】
前記第1のゲート電極と前記第2のゲート電極との間にある第2の追加のコンタクトと、第2のアノード及び第2のカソードを有する第2のダイオードと、を更に備え、
前記第2のアノードが前記第2の電極に電気的に接続され、前記第2のカソードが前記第2の追加のコンタクトに電気的に接続されている、請求項43に記載の双方向スイッチ。
【請求項４６】
前記ダイオードの逆バイアス破壊電圧が前記双方向スイッチの破壊電圧よりも低い、請求項43に記載の双方向スイッチ。
【請求項４７】
前記ダイオードの前記逆バイアス破壊電圧が前記双方向スイッチの前記破壊電圧の0.3倍未満である、請求項46に記載の双方向スイッチ。
【請求項４８】
前記第1のゲート電極が主ゲート部分及び延長部分を含み、前記延長部分が前記主ゲート部分から前記第2のゲート電極に向かって延在し、前記導電性チャネルと前記第1のゲート電極の前記延長部分との間の距離が、前記導電性チャネルと前記第1の電極の前記第1の部分との間の距離よりも広い、請求項42に記載の双方向スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電子デバイスに関し、具体的には、フィールドプレートに接続された電極を備えるデバイスに関する。
【背景技術】
【０００２】
高電圧P-I-Nダイオード、並びにパワーMOSFET及び絶縁ゲートバイポーラトランジスタ(IGBT)などのパワートランジスタなど、ほとんどの電力半導体デバイスは、一般的に、シリコン(Si)半導体材料で製作されている。より最近では、性質が優れていることから、炭化シリコン(SiC)の電力デバイスが使用されてきている。大電流を伝送すると共に高電圧を支持し、オン抵抗が非常に低く、高電圧で動作し、且つスイッチング時間が高速である魅力的な候補として、III族窒化物(III-N)半導体デバイスが出現している。本明細書で使用するとき、III-N又はIII族窒化物材料、層、デバイスなどの用語は、化学量論式BwAlxInyGazN(式中、w+x+y+zは約1)に従った化合物半導体材料で構成される、材料又はデバイスを指す。
【０００３】
従来技術のIII-N高電子移動度トランジスタ(HEMT)の例が、図1及び図2に示される。図1のIII-N HEMTは、基板10と、基板の上にあるGaN層などのIII-Nチャネル層11と、チャネル層の上にあるAlxGa1-xN層などのIII-N空乏層12とを含む。二次元電子ガス(2DEG)チャネル19は、チャネル層11と空乏層12との間の境界面付近でチャネル層11内に生じる。ソースコンタクト14及びドレインコンタクト15は、それぞれ2DEGチャネルに対するオームコンタクトを形成する。ゲートコンタクト16は、ゲート領域内の、即ちゲートコンタクト16の直下における、2DEGの部分を変調する。
【０００４】
フィールドプレートは、ピーク電界を低減すると共にデバイスの破壊電圧を増大させ、それによってより高電圧での動作を可能にするように、デバイスの高電界領域における電界を形作るため、III-Nデバイスで一般に使用される。従来技術のフィールドプレート付きIII-N HEMTの一例が図2に示される。図1のデバイスに含まれる層に加えて、図2のデバイスは、ゲート16に接続されたフィールドプレート18を含み、SiN層などの絶縁層13がフィールドプレート18とIII-N空乏層12との間にある。フィールドプレート18は、ゲート16と同じ材料を含むか、又は同じ材料で形成することができる。絶縁層13は、絶縁層13に隣接したIII-N材料の表面における電圧フリッカを防止又は抑圧する、表面パシベーション層として作用することができる。
【０００５】
傾斜したフィールドプレートは、ピーク電界を低減すると共にIII-Nデバイスにおける破壊電圧を増大させるのに、特に有効であることが示されている。図2のものに類似した、但し傾斜したフィールドプレート24を備える、従来技術のIII-Nデバイスが図3に示される。このデバイスでは、ゲート16(即ち、垂直の破線の間にある電極29の部分)及び傾斜したフィールドプレート24は、単一の電極29で形成される。電極画定層(electrode-defining layer)23は、電極29の形状を少なくとも部分的に画定する陥凹部を含む、SiNなどの絶縁層である。電極画定層23はまた、電極画定層23に隣接したIII-N材料の表面における電圧フリッカを防止又は抑圧する、表面パシベーション層として作用することができる。このデバイスのゲート16及び傾斜したフィールドプレート24は、最初に電極画定層23をIII-N空乏層12の表面全体に堆積させ、次にゲート16を含む領域に、電極画定層23を貫く傾斜した側壁25を含む陥凹部をエッチングし、最後に、少なくとも陥凹部内及び傾斜した側壁25の上に電極29を堆積させることによって、形成することができる。
【０００６】
図3のフィールドプレート24などの傾斜したフィールドプレートは、傾斜した部分を含まない図2のフィールドプレート18などの従来のフィールドプレートと比べて、より大きい体積にわたってデバイス内で電界を広げる傾向がある。したがって、傾斜したフィールドプレートは、下にあるデバイスのピーク電界を低減し、それによってより高い動作電圧及び破壊電圧を可能にするのに、より有効となる傾向がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図1〜図3に示されるIII-N HEMTは、デプレションモード(即ち、Dモード)、つまりノーマリオンデバイスである。即ち、0Vがソースに対してゲートに印加されたとき、及び正電圧がソースに対してドレインに印加されたとき、オン(導電)状態である。デバイスをオフにして非導電状態にするためには、ソースに対して十分な負電圧がゲートに印加されなければならない。多くの用途において、エンハンスメントモード(即ち、Eモード)デバイスを、即ち正の閾値電圧を有するデバイスを利用するのが望ましいが、それは、このことによって、ゲートドライブ回路からデバイスに加えられる信号の形態を単純化することができ、デバイス又は回路が故障した場合にデバイスが偶発的にオンになるのを防ぐことができるためである。
【０００８】
このように、高電圧III-N Eモードデバイスの信頼性が高い製作及び製造は、非常に困難であることがこれまで証明されてきた。単一の高電圧III-N Eモードデバイスに代わる一つの従来技術は、高電圧III-N Dモードデバイスを、図4の構成の低電圧シリコン系Eモードデバイスと組み合わせて、ハイブリッドデバイスを形成するというものであり、それによって多くの場合、単一の高電圧Eモードデバイスと同じ又は同様の出力特性が達成される。図4のハイブリッドデバイスは、高電圧III-N Dモードトランジスタ5と、低電圧シリコン系Eモードトランジスタ4とを含む。ノード1はハイブリッドデバイスのソースとして働き、ノード2はハイブリッドデバイスのゲートとして働き、ノード3はハイブリッドデバイスのドレインとして働く。低電圧Eモードトランジスタ4のソース電極及び高電圧Dモードトランジスタ5のゲート電極は両方とも、ソースノード1に電気的に接続される。低電圧Eモードトランジスタ4のゲート電極はゲートノード2に電気的に接続される。高電圧Dモードトランジスタ5のドレイン電極はドレインノード3に電気的に接続される。高電圧Dモードトランジスタ5のソース電極は、低電圧用Eモードトランジスタ4のドレイン電極に電気的に接続される。Eモードトランジスタ4の閾値電圧よりも高い電圧でゲートノード2がソースノード1に対してバイアスされると、ハイブリッドデバイスはオン状態になり、正電圧がソースノード1に対してドレインノード3に印加されるとソースノード1とドレインノード3との間で電流を伝導する。ゼロボルト又はEモードトランジスタ4の閾値電圧よりも低い別の電圧でゲートノード2がソースノード1に対してバイアスされると、ハイブリッドデバイスはオフ状態になる。オフ状態では、ハイブリッドデバイスは、正電圧がソースノード1に対してドレインノード3に印加されたとき、ソースノード1とドレインノード3との間で電流を実質的に伝導しない。この状態では、ハイブリッドデバイスは、高電圧Dモードトランジスタ5の破壊電圧以下の任意のドレイン-ソース間電圧を支持することができる。
【課題を解決するための手段】
【０００９】
本発明の第1の態様では、III-Nデバイスについて記載する。III-Nデバイスは、ソースコンタクトとゲート絶縁体上にある第1のゲートとを含むIII-Nエンハンスメントモードトランジスタ、及びドレインコンタクトを含むIII-Nデプレションモードトランジスタを備える。III-Nデバイスはまた、導電性チャネルを含むIII-N構造を含み、その導電性チャネルの第1の部分はIII-Nエンハンスメントモードトランジスタのデバイスチャネルとして働き、導電性チャネルの第2の部分はIII-Nデプレションモードトランジスタのデバイスチャネルとして働く。III-Nデバイスは更に、III-N構造の上に絶縁層を含み、第1の陥凹部がIII-Nエンハンスメントモードトランジスタのゲート領域における絶縁層を貫いて形成され、ゲート絶縁体及び第1のゲートは少なくとも部分的に陥凹部内にある。III-Nデバイスはまた、厚さを有し、絶縁層の上にある電極画定層を含み、ドレインコンタクトに近接した側壁を含む第2の陥凹部が、III-Nデプレションモードトランジスタのゲート領域における電極画定層に形成される。III-Nデバイスは更に、第2の陥凹部内に、III-Nデプレションモードトランジスタの第2のゲートと延長部分とを含む電極を含み、第2のゲートはIII-Nデプレションモードトランジスタのゲート領域にあり、延長部分は少なくとも部分的に側壁の上にある。それに加えて、電極はソースコンタクトに電気的に接続される。
【００１０】
本発明の第2の態様では、III-Nエンハンスメントモードトランジスタについて記載する。トランジスタは、中にある導電性チャネル、ソースコンタクト、及びドレインコンタクトを含むIII-N構造を備え、ソースコンタクト及びドレインコンタクトは導電性チャネルに電気的に接触し、ゲート電極はソースコンタクトとドレインコンタクトとの間に位置付けられる。トランジスタはまた、III-N構造の上に絶縁層を含み、陥凹部がIII-Nエンハンスメントモードトランジスタのゲート領域における絶縁層を貫いて形成され、ゲート電極は少なくとも部分的に陥凹部内にある。トランジスタは更に、一部分がゲート電極とドレインコンタクトとの間にあり、ソースコンタクトに電気的に接続される、フィールドプレートを含む。ゲート電極は、陥凹部の外にあってドレインコンタクトに向かって延在する延長部分を含み、導電性チャネルとゲート電極の延長部分との間の距離は、導電性チャネルと、ゲート電極とドレインコンタクトとの間にあるフィールドプレートの部分との間の距離よりも広い。
【００１１】
本発明の第3の態様では、別のエンハンスメントモードトランジスタについて記載する。トランジスタは、中にある導電性チャネル、ソースコンタクト、及びドレインコンタクトを含む半導体材料構造を備え、ソースコンタクト及びドレインコンタクトは導電性チャネルに電気的に接触する。トランジスタはまた、ソースコンタクトとドレインコンタクトとの間に位置付けられるゲート電極と、ソースコンタクトに電気的に接続されるフィールドプレートと、第1の側がフィールドプレートに電気的に接続されるダイオードとを含む。
【００１２】
本発明の第4の態様では、ハーフブリッジについて記載する。ハーフブリッジは、中にある導電性チャネルと、第1のゲート電極及び第2のゲート電極とを含むIII-N構造を備え、第1及び第2のゲート電極はIII-N構造上にある。ハーフブリッジはまた、第1のソースコンタクト及びドレインコンタクトを含み、第1のソースコンタクト及びドレインコンタクトは導電性チャネルに電気的に接触し、第1及び第2のゲート電極は両方とも、第1のソースコンタクトとドレインコンタクトとの間にある。ハーフブリッジは更に、導電性チャネルに電気的に接触する第1の部分を含む、第2のソースコンタクトを含み、第2のソースコンタクトの第1の部分は第1のゲート電極と第2のゲート電極との間にある。それに加えて、第1のソースコンタクトは第1の電極の一部であり、第2のソースコンタクトは第2の電極の一部であり、第1の電極は、第1のゲート電極と第2のソースコンタクトとの間の一部分を含み、第2の電極は、第2のゲート電極とドレインコンタクトとの間の一部分を含む。
【００１３】
本発明の第5の態様では、双方向スイッチについて記載する。双方向スイッチは、中にある導電性チャネルと、第1のゲート電極及び第2のゲート電極とを含むIII-N構造を備え、第1及び第2のゲート電極はIII-N構造上にある。双方向スイッチはまた、導電性チャネルに電気的に接触する第1のソースコンタクト及び第2のソースコンタクトを含み、第1及び第2のゲート電極はそれぞれ第1及び第2のソースコンタクトの間にある。更に、第1のソースコンタクトは第1の電極の一部であり、第2のソースコンタクトは第2の電極の一部であり、第1の電極は、第1及び第2のゲート電極の間の第1の部分を含み、第2の電極は、第1及び第2のゲート電極の間の第2の部分を含む。
【００１４】
本明細書に記載するデバイス、トランジスタ、ハーフブリッジ、及び双方向スイッチはそれぞれ、次の特徴の一つ以上を含むことができる。III-N構造の遠位にある第2の陥凹部の一部分は第1の幅を有することができ、III-N構造の近位にある第2の陥凹部の一部分は第2の幅を有することができ、第1の幅は第2の幅よりも広い。III-Nデプレションモードトランジスタの破壊電圧は、III-Nエンハンスメントモードトランジスタの破壊電圧の少なくとも3倍であることができる。デバイスは、III-Nエンハンスメントモードトランジスタの破壊電圧の少なくとも3倍の破壊電圧を有するエンハンスメントモードトランジスタとして機能するように構成することができる。電極画定層は、III-Nエンハンスメントモードトランジスタのデバイスチャネル及びIII-Nデプレションモードトランジスタのデバイスチャネル両方の上にあることができる。第1のゲートは、第1の陥凹部の外にあってドレインコンタクトに向かって延在する延長部分を含むことができる。導電性チャネルと第1のゲートの延長部分との間の距離は、導電性チャネルと第2のゲートとの間の距離よりも広いことが可能である。第1の陥凹部はIII-N構造内へと延在することができる。第1の陥凹部は導電性チャネルを通って延在することができる。
【００１５】
III-N構造は、第1のIII-N層及び第2のIII-N層を備えることができ、導電性チャネルは、第1のIII-N層と第2のIII-N層との構成の差の結果として、第2のIII-N層に隣接した第1のIII-N層内に生じる2DEGチャネルである。第2の陥凹部は、電極画定層の厚さ全体を貫いて延在することができる。電極画定層はSiNxを含むことができる。デバイスは更に、絶縁層と電極画定層との間に追加の誘電体層を含むことができる。追加の誘電体層はAlNを含むことができ、絶縁層はSiNを含むことができる。側壁は複数の段差を含むことができる。デバイスは更に、第1のゲートと第2のゲートとの間に、導電性チャネルに接触する追加のコンタクトを備えることができる。デバイスは更に、通電構成要素を含むことができ、通電構成要素の第1の側はソースコンタクトに電気的に接続され、通電構成要素の第2の側は追加のコンタクトに電気的に接続される。通電構成要素はダイオードを含むことができ、通電構成要素の第1の側はアノードであり、通電構成要素の第2の側はカソードである。通電構成要素は抵抗器を含むことができる。III-Nエンハンスメントモードトランジスタはドレインコンタクトを有さないことができ、III-Nデプレションモードトランジスタはソースコンタクトを有さないことができ、III-Nエンハンスメントモードトランジスタ及びIII-Nデプレションモードトランジスタは、第1のゲートと第2のゲートとの間で共通のドリフト領域を共有することができる。
【００１６】
デバイスは更に、ゲート電極とドレイン電極との間に追加のコンタクトを備えることができる。追加のコンタクトは導電性チャネルに電気的に接触することができる。デバイスは更にダイオードを含むことができ、ダイオードの第1の側はフィールドプレートに電気的に接続され、ダイオードの第2の側は追加のコンタクトに電気的に接続される。ダイオードの第1の側はアノードであることができ、ダイオードの第2の側はカソードであることができる。半導体材料構造は一つ以上のIII族窒化物層を備えることができ、導電性チャネルが一つ以上のIII族窒化物層内にある。デバイスは更に、ゲート電極とドレイン電極との間に追加のコンタクトを備えることができる。追加のコンタクトは導電性チャネルと電気的に接触することができる。ダイオードの第2の側は追加のコンタクトに電気的に接続することができる。ゲート電極は、主ゲート部分と、主ゲート部分からドレインコンタクトに向かって延在する延長部分とを含むことができ、フィールドプレートは、延長部分とドレインコンタクトとの間にある一部分を含むことができ、導電性チャネルとゲート電極の延長部分との間の距離は、導電性チャネルと、延長部分とドレインコンタクトとの間にあるフィールドプレートの部分との間の距離よりも広いことが可能である。
【００１７】
デバイス又はハーフブリッジは更に、第1のゲート電極とドレインコンタクトとの間にある追加のコンタクト、並びにアノード及びカソードを有するダイオードを備えることができ、アノードは、第1の電極又は第2の電極に電気的に接続され、カソードは追加のコンタクトに電気的に接続される。追加のコンタクトは導電性チャネルに電気的に接触することができる。第1のゲートは第1のIII-Nスイッチの一部であることができ、第2のゲートは第2のIII-Nスイッチの一部であることができる。ハーフブリッジ又はデバイスは更に、第1のゲート電極と第2のソースコンタクトとの間にある追加のコンタクト、並びにアノード及びカソードを有するダイオードを備えることができ、アノードは第1の電極に電気的に接続され、カソードは追加のコンタクトに電気的に接続される。ダイオードの逆バイアス破壊電圧は、第1のIII-Nスイッチの破壊電圧よりも低いことが可能である。ダイオードの逆バイアス破壊電圧は、第1のIII-Nスイッチの破壊電圧の0.5倍未満であることができる。第2の電極は、第1のIII-Nスイッチのドレインとして動作するように構成することができる。
【００１８】
第1のゲート電極は、主ゲート部分と、主ゲート部分からドレインコンタクトに向かって延在する延長部分とを含むことができ、導電性チャネルと第1のゲート電極の延長部分との間の距離は、導電性チャネルと、第1のゲート電極と第2のソースコンタクトとの間にある第1の電極の部分との間の距離よりも広いことが可能である。ハーフブリッジは更に、III-N構造の上にある、第1の陥凹部及び第2の陥凹部を含む絶縁材料を含むことができ、第1のゲート電極と第2のソースコンタクトとの間にある第1の電極の部分は第1の陥凹部内にあり、第2のゲート電極とドレインコンタクトとの間にある第2の電極の部分は第2の陥凹部内にある。
【００１９】
双方向スイッチ又はデバイスは更に、第1のゲート電極と第2のゲート電極との間にある第1の追加のコンタクト、並びに第1のアノード及び第1のカソードを有する第1のダイオードを備えることができ、第1のアノードは第1の電極に電気的に接続され、第1のカソードは第1の追加のコンタクトに電気的に接続される。追加のコンタクトは導電性チャネルに電気的に接触することができる。双方向スイッチ又はデバイスは更に、第1のゲート電極と第2のゲート電極との間にある第2追加のコンタクトと、第2のアノード及び第2のカソードを有する第2のダイオードとを備えることができ、第2のアノードは第2の電極に電気的に接続され、第2のカソードは第2の追加のコンタクトに電気的に接続される。ダイオードの逆バイアス破壊電圧は、デバイス又は双方向スイッチの破壊電圧よりも低いことが可能である。ダイオードの逆バイアス破壊電圧は、デバイス又は双方向スイッチの破壊電圧の0.3倍未満である。
【００２０】
第1のゲート電極は、主ゲート部分と、主ゲート部分から第2のゲート電極に向かって延在する延長部分とを含むことができ、導電性チャネルと第1のゲート電極の延長部分との間の距離は、導電性チャネルと第1の電極の第1の部分との間の距離よりも広い。双方向スイッチ又はデバイスは更に、III-N構造の上にある、第1の陥凹部及び第2の陥凹部を含む絶縁材料を含むことができ、第1の電極の第1の部分は第1の陥凹部内にあり、第2の電極の第2の部分は第2の陥凹部内にある。
【００２１】
再現可能に製作することができ、少ない漏れで高電圧を支持することができ、それと同時に、低いオン抵抗及び高い破壊電圧を呈することができる、III-Nデバイスについて記載される。デバイスを形成する方法も記載される。本明細書に記載するIII-Nデバイスは、トランジスタ、ハーフブリッジ、及び/又は双方向スイッチであることができ、高電圧用途に適した高電圧デバイスであることができる。本発明の一つ以上の実現例の詳細について、添付図面及び以下の説明に記述する。本発明の他の特徴及び利点は、説明及び図面から、また請求項から明白となるであろう。
【図面の簡単な説明】
【００２２】
【図１】従来技術のIII-N HEMTデバイスを示す断面図である。
【図２】従来技術のIII-N HEMTデバイスを示す断面図である。
【図３】従来技術のIII-N HEMTデバイスを示す断面図である。
【図４】従来技術のハイブリッドエンハンスメントモードデバイスの回路図である。
【図５Ａ】III-Nデバイスの一実現例を示す断面図である。
【図５Ｂ】図5Aのデバイスの回路図である。
【図６】III-Nデバイスの他の実現例を示す断面図である。
【図７】III-Nデバイスの他の実現例を示す断面図である。
【図８】III-Nデバイスの他の実現例を示す断面図である。
【図９Ａ】III-Nデバイスの更に別の実現例を示す平面図である。
【図９Ｂ】図9AのIII-Nデバイスの破線8に沿った断面図である。
【図９Ｃ】図9AのIII-Nデバイスの破線9に沿った断面図である。
【図１０Ａ】III-Nデバイスの更に別の実現例を示す断面図及び平面図である。
【図１０Ｂ】III-Nデバイスの更に別の実現例を示す断面図及び平面図である。
【図１０Ｃ】III-Nデバイスの更に別の実現例を示す平面図である。
【図１０Ｄ】III-Nデバイスの更に別の実現例を示す断面図である。
【図１１】図8のIII-Nデバイスを製作する方法を示す図である。
【図１２】図8のIII-Nデバイスを製作する方法を示す図である。
【図１３】図8のIII-Nデバイスを製作する方法を示す図である。
【図１４】図8のIII-Nデバイスを製作する方法を示す図である。
【図１５】図8のIII-Nデバイスを製作する方法を示す図である。
【図１６】図8のIII-Nデバイスを製作する方法を示す図である。
【図１７】図8のIII-Nデバイスを製作する方法を示す図である。
【図１８】図8のIII-Nデバイスを製作する方法を示す図である。
【図１９】図8のIII-Nデバイスを製作する方法を示す図である。
【図２０】図8のIII-Nデバイスを製作する方法を示す図である。
【図２１Ａ】ハーフブリッジの一実現例を示す断面図である。
【図２１Ｂ】誘導負荷に接続された図21Aのハーフブリッジの回路模式図である。
【図２２】双方向スイッチの実現例を示す断面図である。
【図２３】双方向スイッチの実現例を示す断面図である。
【図２４】双方向スイッチの実現例を示す断面図である。
【発明を実施するための形態】
【００２３】
様々な図面における類似の参照符号は類似の要素を示す。
【００２４】
III-Nヘテロ構造に基づくデバイスについて記載する。III-Nデバイスは、エンハンスメントモードトランジスタデバイスとして動作するように設計される。本明細書に記載するIII-Nデバイスは、高電圧用途に適した高電圧デバイスであることができる。かかる高電圧デバイスでは、デバイスがバイアスを外されている(即ち、ソースに対してゲートに対する電圧がデバイス閾値電圧よりも低い)とき、例えば100V、300V、600V、1200V、1700V、又はそれ以上であってもよい、デバイスが使用される用途における高電圧以下の全てのソース-ドレイン間電圧を支持することが少なくとも可能である。高電圧デバイスがバイアスを掛けられている(即ち、ソースに対してゲートに対する電圧がデバイス閾値電圧よりも高い)とき、低いオン電圧で実質的に電流を伝導することができる。最大許容可能なオン電圧は、デバイスが使用される用途において持続させることができる最大電圧である。
【００２５】
本明細書に記載するデバイスの実現例が図5〜図23に示される。図5Aはデバイスの断面図であり、図5Bは図5Aのデバイスの回路模式図である。図5A及び図5Bを参照すると、ハイブリッドエンハンスメントモード電子デバイス40は、III族窒化物低電圧エンハンスメントモードトランジスタ41及びIII族窒化物高電圧デプレションモードトランジスタ42で形成される。トランジスタ41及び42は、ハイブリッドデバイス40全体が単一のチップ上へと統合されるようにして、共通の一組のIII族窒化物層11及び12上に形成される。図5Aに示されるように、デバイス41及び42は両方とも、共通の一組のIII-N材料層11及び12にあるデバイスチャネル19を含む。ハイブリッドデバイス40は更に、例えばシリコン、GaN、炭化シリコン、AlN、又はサファイアであることができる基板10(但し、基板は任意である)、並びに基板の上の第1のIII-N層11と、第1のIII-N層の上の第2のIII-N層12とを含む。III-N層11及び12は、二次元電子ガス(2DEG)19(破線によって図示される)、即ち導電性チャネルが、第1のIII-N層11と第2のIII-N層12との間の境界面付近で第1のIII-N層11内で生じるようにして選択される、相互に異なる組成を有する。ハイブリッドデバイス40は更に、第2のIII-N層12上に、SiNなどの絶縁層22を含む。絶縁層22は、III族窒化物材料層11及び12に対するパシベーション層として働くと共に、更に後述するように、デプレションモードトランジスタ42に対するゲート絶縁層として働くことができる。
【００２６】
エンハンスメントモードトランジスタ41は、それに加えて、2DEG 19に対するオームコンタクトを形成するソースコンタクト34及びドレインコンタクト35と、ゲート絶縁体37上に形成されるゲートコンタクト38とを含む。エンハンスメントモードトランジスタ41のゲートは次のように形成される。III-N層12の上に絶縁層22を堆積させた後、絶縁層22を貫いて、エンハンスメントモードトランジスタ41のゲート領域61においてIII-N材料内へと陥凹部がエッチングされる。図5Aに示されるように、陥凹部は2DEGチャネル19を通って延在することができる。或いは、陥凹部は、陥凹部が2DEGチャネル19をずっと貫いて延在しないようにして(図示なし)、III-N層11内へと延在せずに、III-N層12を部分的に貫いて延在してもよい。陥凹部は、0Vがソースコンタクト34に対してゲートコンタクト38に印加されたときは、エンハンスメントモードトランジスタ41のゲート領域61は導電性ではないが、十分な正電圧がソースコンタクト34に対してゲートコンタクト38に印加されると、容易に導電性であることを確実にするのに十分な深さである。陥凹部の側壁は、実質的に垂直であるように示されるが、或いは傾斜した側壁(図示なし)として形成することができる。
【００２７】
次に、ゲート絶縁体37が、ゲート領域61において、また絶縁層22の上側表面全体の上に共形的に堆積される。ゲート絶縁体37は、例えば、酸化アルミニウム、二酸化シリコン、若しくは別の広バンドギャップ絶縁体で形成するか、又はそれを含むことができる。次に、ゲートコンタクト38が、ゲート領域61の陥凹部内のゲート絶縁体37の上に共形的に堆積される。ゲートコンタクト38は、ソースコンタクト34及びドレインコンタクト35に向かって延在する、延長部分31及び32を含む。延長部分31及び32はそれぞれ、エンハンスメントモードトランジスタ41のソースアクセス領域62及びドレインアクセス領域63内にあり、ゲート絶縁体37及び絶縁層22両方の上側表面の上にある。延長部分32は、エンハンスメントモードトランジスタ41のフィールドプレートとして機能する。層37及び38が堆積される陥凹部の側壁が傾斜している実現例では、延長部分32は傾斜したフィールドプレートとして機能し、それによってデバイス性能が改善されてもよい。最後に、ゲートコンタクト38は、ゲート絶縁体37がゲートコンタクト38の直下では残るがその他の全ての場所ではエッチング除去されるようにして、ゲート絶縁体37をエッチングするためのエッチマスクとして使用される。
【００２８】
次に、ハイブリッドデバイス40の高電圧デプレションモードトランジスタ42を参照すると、デプレションモードトランジスタ42は、2DEG 19に対するオームコンタクトを形成する、ソースコンタクト44及びドレインコンタクト45を含む。デプレションモードトランジスタ42はまた、III-N材料層11及び12の上に形成される、電極画定層33の陥凹部17内に堆積される電極49を含む。陥凹部17は、図5Aに示されるように、電極画定層33の厚さ全体を貫いて延在することができる。或いは、陥凹部17は、電極画定層33を部分的にのみ貫いて延在してもよい(図示なし)。陥凹部17の頂部における幅は、陥凹部17の底部における幅よりも広い。電極49は、電極画定層33の陥凹部17内で、陥凹部の側壁の上にある延長部分46及び47と共形的に堆積される。したがって、延長部分のプロファイルは、対応する側壁のプロファイルによって少なくとも部分的に決定される。
【００２９】
電極画定層33は、一般的に、約0.1ミクロン〜5ミクロンの厚さ、例えば約0.85ミクロンの厚さである。電極画定層33は、全体にわたって実質的に均一な組成を有することができる。電極画定層33は、窒化シリコン(SiNx)などの絶縁体で形成される。
【００３０】
上述したように、電極49は陥凹部17内に形成される。図5Aに示される実現例では、電極49は陥凹部内の露出した表面全体を共形的に被覆するが、いくつかの実現例では、電極49は、更に後述するように、陥凹部内の露出した表面の一部分のみを被覆する(図示なし)。ゲート領域51内にある電極49の部分はデバイスのゲート48である。電極49は更に、ドレインアクセス領域53における電極画定層33の一部分の上にある第1の延長部分47と、ソースアクセス領域52における電極画定層33の一部分の上にある第2の延長部分46とを含む。第1の延長部分47はフィールドプレートとして機能して、高いドレイン-ソース間電圧を用いてハイブリッドデバイス40がオフ状態(即ち、ソースノード1に対するゲートノード2の電圧がデバイス閾値電圧よりも低い)でバイアスされたときの、デプレションモードトランジスタ42のピーク電界を低減する。第2の延長部分46は、デバイス製作中における陥凹部に対するゲート電極49のミスアライメントの場合に、ゲート領域51のソース側縁部を少なくとも越えて、電極49がソースコンタクト44に向かって延在することを確実にするために含まれる。第2の延長部分46は、陥凹部17のソース側の側壁全体にわたってずっと延在するものとして示されるが、ある実現例では、側壁を上って部分的にのみ延在してもよい(図示なし)。第2の延長部分46を、側壁を上って部分的に延在させることで、デバイス内の容量が低減され、それによってデバイス性能が改善されてもよい。
【００３１】
ソースコンタクト44及びドレインコンタクト45はゲート48の両側にある。デプレションモードトランジスタ42はまた、ゲート48が堆積されるゲート領域51と、ゲート領域の両側にあるソースアクセス領域52及びドレインアクセス領域53とを含む。ソースコンタクト44及びドレインコンタクト45が堆積されるデバイス構造の領域56は、デバイスのオーム領域と呼ばれる。ソースアクセス領域52はソースコンタクト44とゲート48との間にあり、ドレインアクセス領域53はドレインコンタクト45とゲート48との間にある。
【００３２】
デプレションモードトランジスタ42は、任意に、電極画定層33と絶縁層22との間に追加の誘電体層21を含む。AlNなどの絶縁体で形成することができる追加の誘電体層21は、更に後述するように、陥凹部17を形成する間のエッチストップ層として働くことができる。図5Aで分かるように、陥凹部17は、任意に、電極画定層33の厚さ全体を貫いて、また追加の誘電体層21の厚さ全体を貫いて延在してもよい。次に、絶縁層22がIII-N材料とゲート48との間にあり、絶縁層22がデプレションモードトランジスタ42のゲート絶縁体として働くようにして、ゲート48を絶縁層22上に形成することができる。ゲート絶縁体は、デプレションモードトランジスタ42におけるゲート漏れ電流を防ぐのを助けることができる。やはり図5Aに示されるように、追加の誘電体層21及び電極画定層33は、エンハンスメントモードトランジスタ41上に付加的に形成されるか又はそれに含まれてもよい。
【００３３】
ハイブリッドデバイス40を高電圧エンハンスメントモードデバイスとして動作させるために、トランジスタ41及び42は図5Bに示される回路構成で接続される。即ち、デプレションモードトランジスタ42のソースコンタクト44はエンハンスメントモードトランジスタ41のドレインコンタクト35に電気的に接続され、デプレションモードトランジスタ42のゲート48はエンハンスメントモードトランジスタ41のソースコンタクト34に電気的に接続される。図5Aで分かるように、かかる構成は、ワイヤボンド36を介してコンタクト35をコンタクト44に接続することによって、またワイヤボンド43を介してコンタクト34を電極49に接続することによって達成することができる。或いは、これらの接続は、例えばコンタクト35からコンタクト44まで、またコンタクト34から電極49まで金属のトレースラインを通すことによって、他のやり方で形成することができる。
【００３４】
いくつかの実現例では、デバイスに安定性を提供するため、及び/又は信頼性を改善するために、通電構成要素39(図5Bではなく図5Aに示される)を、エンハンスメントモードトランジスタ41のソースコンタクト34とドレインコンタクト35との間で接続することができる。例えば、電流が両方向でデバイスを通って流れる用途において、例えばブリッジ回路のスイッチとして、デバイスが使用される場合、エンハンスメントモードトランジスタ41は逆導通モードにおいて不安定なことがある。この場合、デバイスの安定化は、通電構成要素39をダイオードとし、ダイオードのアノードがソースコンタクト34に接続され、ダイオードのカソードがドレインコンタクト35に接続されることによって達成することができる。図5Aのデバイスを、正電圧がソースコンタクト34に対してドレインコンタクト45に印加される、オフ状態で動作させたとき、ダイオードは逆バイアスされ、エンハンスメントモードトランジスタ41とほぼ同じ電圧を阻止する。したがって、ダイオードは高電圧構成要素である必要はない。そのため、ハイブリッドデバイス40は、ダイオードの少なくとも2倍、又は少なくとも3倍、又は少なくとも10倍の破壊電圧を有することができる。
【００３５】
或いは、エンハンスメントモードトランジスタ41におけるオフ状態漏れ電流をデプレションモードトランジスタ42におけるオフ状態漏れ電流により良好に一致させることができるように、通電構成要素39を含めることができる。この場合、通電構成要素39は、抵抗器であるか、又はアノードがドレインコンタクト35に接続され、カソードがソースコンタクト34に接続された、ダイオードであることができる。或いは、通電構成要素39は、並列、直列、又は並列及び直列接続の組み合わせで接続された、トランジスタとダイオードの組み合わせであることができる。
【００３６】
やはり図5Aを参照すると、エンハンスメントモードトランジスタ41のゲートコンタクト38の延長部分32とデバイスチャネル19との間の距離は、矢印6によって示され、デプレションモードトランジスタ42のゲート48とデバイスチャネル19との間の距離は、矢印7によって示される。図示されるように、矢印6によって示される距離は、矢印7によって示される距離よりも長く作ることができる。この関係はまた、後述する他のデバイスの実現例全てにおいて維持することができる。矢印6によって示される距離が矢印7によって示される距離よりも短いような深さに陥凹部17が延在しない類似のデバイスと比較して、図5Aのデバイスの破壊電圧は増加され、特にデバイスの高電圧動作の間、デバイスの安定性が実質的に改善されることが見出されている。この結果は予期しないものであった。ゲート48を延長部分32よりもデバイスチャネル19に近付けることによって、ハイブリッドデバイス40の両端間に印加される合計電圧のより大きい割合が、延長部分32の下方又は付近の電界の代わりに、延長部分47の下方の電界によって支持されることが推測される。言い換えると、ゲート48を延長部分32よりもデバイスチャネル19に近付けることによって、デバイスのピーク電界を、延長部分32の下方又は付近ではなく、延長部分47の下方又は付近とすることができる。これには、エンハンスメントモードトランジスタ41によって支持される電圧とデプレションモードトランジスタ42によって支持される電圧との比を低減する効果がある。デプレションモードトランジスタ42は、大電圧を支持するようにエンハンスメントモードトランジスタ41よりも良好に装備されているので、かかる構成は、エンハンスメントモードトランジスタ41の両端間の電圧がそれに対応して低減されることに加えて、エンハンスメントモードトランジスタ41に更なる安定性を提供してもよい。或いは、延長部分32と2DEG 19との間の材料よりも高い平均誘電率を有する絶縁材料を、電極49の部分48と2DEG 19との間に利用することによって、デバイス安定性における同様の改善を達成することができる。具体的には、矢印6によって示される距離を、延長部分32と2DEG 19との間に直接ある材料の平均誘電率で割ったものが、矢印6によって示される距離を、部分48と2DEG 19との間に直接ある材料の平均誘電率で割ったものよりも大きい場合、ハイブリッドデバイス40の両端間に印加される合計電圧のより大きい割合が、延長部分32の下方又は付近の電界の代わりに、延長部分47の下方の電界によって支持され、デバイス安定性が同様に改善される。
【００３７】
本明細書で使用するとき、2つ以上のコンタクト、又は導電性層若しくは構成要素などの他の要素は、あらゆるバイアス条件下で常に、コンタクト又は他の要素それぞれにおける電位が同じであることが意図される、即ちほぼ同じであることを確実にするのに十分な導電性である材料によって接続されている場合に、「電気的に接続され」ていると言われる。本明細書で使用するとき、「ハイブリッドエンハンスメントモード電子デバイス又は構成要素」は、構成要素が単一の高電圧エンハンスメントモードトランジスタと同様に動作することができるように構成される、高電圧デプレションモードトランジスタ及び低電圧エンハンスメントモードトランジスタで形成される、電子デバイス又は構成要素である。即ち、ハイブリッドエンハンスメントモードデバイス又は構成要素は、以下の性質を有する少なくとも3つのノードを含む。第1のノード(ソースノード)及び第2のノード(ゲートノード)が同じ電圧で保たれているとき、ハイブリッドエンハンスメントモードデバイス又は構成要素は、正の高電圧がソースノードに対する第3のノード(ドレインノード)に印加されるのを阻止することができる。ゲートノードがソースノードに対して十分に正の電圧で保たれているとき、十分に正の電圧がドレインノードに対してソースノードに、又はソースノードに対してドレインノードにそれぞれ印加されると、電流は、ソースノードからドレインノードへ、又はドレインノードからソースノードへと進む。本明細書で使用するとき、「電圧を阻止する」とは、トランジスタ、デバイス、又は構成要素が、電圧をトランジスタ、デバイス、又は構成要素の両端間に印加したときに、標準の導通中における動作電流の0.001倍を超える電流などの著しい電流が、トランジスタ、デバイス、又は構成要素を通って流れるのを防ぐことができることを指す。換言すれば、トランジスタ、デバイス、又は構成要素が、それを横切って印加される電圧を阻止している間、トランジスタ、デバイス、又は構成要素を通過する電流の合計は、標準の導通中における動作電流の0.001倍を超えない。この値よりも高いオフ状態電流を有するデバイスは、高い損失及び低い効率を呈し、一般的には多くの用途に適さない。
【００３８】
本明細書で使用するとき、高電圧スイッチングトランジスタなどの「高電圧デバイス」は、高電圧スイッチング用途に対して最適化された電子デバイスである。即ち、トランジスタがオフのとき、約300V以上、約600V以上、又は約1200V以上などの高電圧を阻止することができ、トランジスタがオンのとき、それが使用される用途に対して十分に低いオン抵抗(RON)を有し、即ち、相当な電流がデバイスを通過するとき十分に低い伝導損を経験する。高電圧デバイスは少なくとも、それが使用される回路における高電圧供給又は最高電圧に等しい電圧を阻止することが可能であり得る。高電圧デバイスは、300V、600V、1200V、又は用途が必要とする他の適切な阻止電圧を阻止することができてもよい。換言すれば、高電圧デバイスは、0Vと少なくともVmaxとの間の全ての電圧を阻止することができ、Vmaxは、回路又は電源によって供給することができる最高電圧であり、Vmaxは、例えば、300V、600V、1200V、又は用途が必要とする他の適切な阻止電圧であることができる。いくつかの実現例では、高電圧デバイスは0Vと少なくとも2*Vmaxとの間の任意の電圧を阻止することができる。本明細書で使用するとき、低電圧トランジスタなどの「低電圧デバイス」は、0V〜Vlow(ここで、VlowはVmax未満)などの低電圧を阻止することができるが、Vlowよりも高い電圧は阻止することができない電子デバイスである。いくつかの実現例では、Vlowは、約|Vth|、約2*|Vth|、約3*|Vth|、又は約|Vth|〜3*|Vth|に等しく、ここで、|Vth|は、低電圧デバイスが使用される回路内に含まれる高電圧トランジスタの閾値電圧の絶対値である。他の実現例では、Vlowは、約10V、約20V、約30V、約40V、又は約10V〜30Vなど、約5V〜50Vである。更に他の実現例では、Vlowは、約0.5*Vmax未満、約0.3*Vmax未満、約0.1*Vmax未満、約0.05*Vmax未満、又は約0.02*Vmax未満である。本明細書に記載する実現例では、低電圧トランジスタに接続又は結合される高電圧トランジスタは、低電圧トランジスタの破壊電圧の少なくとも3倍、少なくとも5倍、又は少なくとも10倍の破壊電圧を有することができる。
【００３９】
分散は、デバイスをDC条件下で動作させているときと比較して、デバイスをRF又は開閉条件下で動作させているときの、観察される電流-電圧(I-V)特性の差を指す。III-Nデバイスでは、分散などの効果は、デバイス動作中の表面状態の変化の結果、III-N材料層の最上面(一つ以上)における電圧フリッカによって引き起こされる場合が多い。したがって、図5Aの層22などの絶縁層は、III-Nの最上面における電圧フリッカを防止若しくは抑圧することによって分散を防止又は抑圧する、パシベーション層として働くことができる。追加の誘電体層21が絶縁層22と電極画定層33との間に含まれる実現例では、絶縁層22、追加の誘電体層21、及び電極画定層33の組み合わせは、III-Nの最上面の有効なパシベーションを維持する。場合によっては、例えば追加の誘電体層21がAlNであるとき、層21は、約20nm未満の薄さ、約10nm未満の薄さ、又は約5nm未満の薄さなど、III-Nの最上面における有効なパシベーションが依然として維持されていることを確実にするのに十分な薄さにする必要があることがある。約20nm超過など、追加の誘電体層21が厚すぎると、層22及び33のパシベーション効果が低下する場合がある。
【００４０】
図5Aを再び参照すると、エンハンスメントモードトランジスタ41のドレインコンタクト35はデプレションモードトランジスタ42のソースコンタクト44に隣接しており、二つのコンタクトは電気的に接続されているので、ドレインコンタクト35及びソースコンタクト44は、組み合わされて単一のコンタクト55にされてもよい。かかる構成が図6に示される。図6のデバイス50は、トランジスタ41及び42それぞれのドレインコンタクト及びソースコンタクトが組み合わされて単一のコンタクト55にされている点を除いて、図5Aのデバイスと同じである(明瞭にするため、図5Aの参照番号のいくつかは図6には示されない)。図6のデバイス50では、通電構成要素39が含まれる場合、図示されるようにソースコンタクト34及びコンタクト55に接続される。図5Aのデバイスと比較して、図6に示される構成は、デバイスのフットプリントを低減し、それによってコストを低減することができ、また製作プロセスを単純化することができる。
【００４１】
次に図5A及び図6を参照すると、エンハンスメントモードトランジスタ41のソースコンタクト34は(接続43によって)デプレションモードトランジスタ42の電極49に電気的に接続されるので、ソースコンタクト34及び電極49は組み合わされて単一の電極にされてもよい。かかる構成が図7に示される。図7のデバイス60は、電極画定層33(及び任意に誘電体層21)がコンタクト55の上に形成される点を除いて、図6のデバイス50と同じである。更に、電極49は、ソースコンタクト34までずっと延在し、そこに接触する部分69を含むように延長される。したがって、ソースコンタクト34及び電極49は単一の電極67として提供される。図7には示されないが、図5A及び図6に示され、上述したような通電構成要素39は、通電構成要素の一端がコンタクト34に電気的に接続され、他端がコンタクト55に電気的に接続されて、コンタクト34及び55の間にあることもできる。通電構成要素を接続することができるようにコンタクト55にアクセスするために、コンタクト55は単一の電極67の下方にあるので、デバイス60は部分69が含まれない領域を含むことができ、コンタクト55の上方の層(即ち、層33及び21)は除去される。エンハンスメントモードトランジスタ41のゲート38は同様にアクセスされてもよい。
【００４２】
図5〜図7のデバイスの場合、通電構成要素39が利用されない実現例では、エンハンスメントモードトランジスタ41のドレイン及びデプレションモードトランジスタ42のソースを形成するコンタクト(図5Aのコンタクト35及び44、並びに図5〜図6のコンタクト55)は、デバイス動作中のいかなる機能上の目的にも使用されない。したがって、これらのコンタクトは省略することができる。結果として、図5A、図6、及び図7のデバイス40、50、及び60では、III-Nエンハンスメントモードトランジスタ41はドレインコンタクトを有さないことができ、III-Nデプレションモードトランジスタ42はソースコンタクトを有さないことができ、その場合、III-Nエンハンスメントモードトランジスタ41及びIII-Nデプレションモードトランジスタ42は、ゲートコンタクト38とゲート48との間で共通のドリフト領域を共有する。
【００４３】
図8は、III族窒化物デバイス70の別の実現例の断面図を示す。デバイス70は、単一のエンハンスメントモードIII族窒化物トランジスタである。デバイス70の電極77は、ソースコンタクト74及びソース接続フィールドプレート(source-connected field plate)79の両方を含む。図5A、図6、及び図7の実現例におけるデプレションモードトランジスタのゲート電極と同様に、フィールドプレート79は少なくとも部分的に、電極画定層33に形成された陥凹部17内にある。やはり図5A、図6、及び図7の実現例と同様に、デバイス70は更に、基板10(但し、基板は任意である)と、基板10上のIII-N層11及び12を含むIII族窒化物材料構造と、III族窒化物材料構造内の2DEGチャネル19と、III族窒化物材料構造上の絶縁層22と、絶縁層22上の追加の誘電体層21と、追加の誘電体層21上の電極画定層33とを含む。いくつかの実現例では、追加の誘電体層21及び絶縁層22は任意であり、省略されてもよい(図示なし)。デバイス70はまた、ドレインコンタクト75、並びにゲート絶縁体87上に形成されたゲート88を含む。ゲート88が堆積される領域81は、デバイスのゲート領域と呼ばれる。ソースコンタクト74及びドレインコンタクト75が堆積される領域86は、コンタクト領域と呼ばれる。ソースコンタクト領域とゲート領域との間の領域82は、ソースアクセス領域と呼ばれる。ドレインコンタクト領域とゲート領域との間の領域83は、ドレインアクセス領域と呼ばれる。
【００４４】
上述の実現例と同様に、陥凹部は、絶縁層22を貫いて、また任意にゲート88が形成されるゲート領域81のIII-N材料構造内まで形成され、ゲート絶縁体87及びゲート88は陥凹部内に堆積される。図8で分かるように、ゲート絶縁体87及びゲート88を含む陥凹部は、2DEGチャネル19を貫いて形成することができる。陥凹部は、0Vがソースコンタクト74に対してゲート88に印加され、ゲート領域81のデバイスチャネルの電荷が使い尽され、デバイスがオフ状態であるが、ソースコンタクト74に対してゲート88に十分な正電圧が印加されたときにゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。
【００４５】
図5Aのデバイス40に関して記載した例と同様に、図8のデバイス70では、III-N材料構造(層11及び12)の上側表面の上にあり、ゲート接続フィールドプレートとして機能するゲート88の延長部分89は、2DEGチャネル19からの距離を、陥凹部17の底部にあるソース接続フィールドプレート79の部分78よりも長くすることができる。或いは、図5Aのデバイス40を参照して上述した、中間材料の2DEG 19からの部分距離と平均誘電率との関係も、デバイス70において維持されてもよい。
【００４６】
図9A〜図9C、図10A〜図10B、図10C、及び図10Dにそれぞれ示されるデバイス80、90、90'、及び90''に関しても、同じことを言うことができ、以下に更に詳細に記載する。陥凹部17が深く延在せず、したがってゲート接続フィールドプレートよりもチャネルから離れたいずれかの場所にあるソース接続フィールドプレートをもたらす、又は上記で参照した比を満たさない、同様のデバイスと比較して、図8のデバイス70の破壊電圧が増加し、特にデバイスの高電圧動作の間、デバイスの安定性が実質的に改善されることが見出されている。この結果は予期しないものであった。デバイス70では、フィールドプレート79の部分78を延長部分89よりもデバイスチャネル19に近付けることで、デバイス70の両端間に印加される合計電圧のより大きい割合が、延長部分89の下方又は付近の電界の代わりに、フィールドプレート79の下方又は付近の電界によって支持されることが示されている。言い換えると、フィールドプレート79の部分78を延長部分89よりもデバイスチャネル19に近付けることによって、デバイスのピーク電界を、延長部分89の下方又は付近ではなく、フィールドプレート79の下方又は付近とすることができる。フィールドプレート79の下方の領域は、より小さいピーク電界で大電圧を支持するように、ゲート88の下方又は付近の領域よりも良好に装備されている。したがって、かかる構成はデバイス70に対して更なる安定性を提供してもよい。
【００４７】
図8のデバイス70では、ソース接続フィールドプレート79はゲート88の直上を通って示されている。即ち、フィールドプレート79の部分71は、ゲート88の直上にあり、少なくとも部分的にデバイスのゲート領域81内にある。部分71は、ゲートの全幅にわたってゲート88の上にあることができるが、かかる構成は、大きいゲート-ソース間容量をもたらす場合があり、それによってデバイス性能が低下する可能性がある。その代わりに、部分71は、ゲート幅Wgateの一部分にわたってのみゲートの上にあるように設計することができる。
【００４８】
かかる構成は図9A〜図9Cのデバイス80に示されており、図9Aはデバイス80の平面図(上面図)、図9Bは図9Aの破線8に沿った断面図、図9Cは図9Aの破線9に沿った断面図である。図9Aで分かるように、部分71は、それぞれゲート88の上を通り、ソースコンタクト74を電極79の残りに接続する、複数のストリップで形成される。しかしながら、ストリップ71それぞれの間には、電極77の材料は含まれない。図9Cで分かるように、電極画定層33はストリップ71とゲート88との間にあり、それによってストリップ71が、ゲート88をソースコンタクト74へと短絡させることなく、ゲート88の上を通ることが可能になる。いくつかの実現例では、フィールドプレート79はゲートの幅の半分以下の直上にある。
【００４９】
図8及び図9のデバイス70及び80それぞれについて、電流が両方向でデバイスを通って流れる用途に、例えばブリッジ回路のスイッチとしてデバイスが使用される場合、デバイスは、(ドレインがソースよりも低電圧であり、電流がデバイスを通って流れる)逆導通モードにおいて不安定になることがある。この場合、ダイオードのアノードがソースコンタクト74に接続され、ダイオードのドレインがドレインコンタクト75に接続される、デバイスに対して逆並列でダイオードを接続することによって(図示なし)、デバイスの安定化を達成することができる。かかる構成について、ゲートをソースに対するデバイス閾値電圧未満にバイアスして、デバイス70又は80を逆導通モードで動作させると、逆電流は、デバイスのチャネルを通るのではなくダイオードを通って流れる。この構成では、ダイオードの逆バイアス破壊電圧並びにデバイス70又は80の破壊電圧を、回路の高電圧よりも高くすることが必要であろう。
【００５０】
図10A及び図10Bは、デバイス90よりも実質的に低い逆バイアス破壊電圧を有するダイオード99が、逆導通中のデバイス90を安定化させるために使用される、デバイス90の代替の構成を示す。図10Aはデバイスの断面図であり、図10Bは平面図(上面図)である。図10A及び図10Bのデバイス90は、図8及び図9のデバイス70及び80にそれぞれ類似しているが、ゲート88とドレインコンタクト75との間で2DEG 19に接触する電極85を更に含む。ダイオード99の対向する端部は電極85及び電極77に接続される。図示されるように、ダイオード99のアノードは電極77に電気的に接続され、カソードは電極85に電気的に接続される。やはり図示されるように、ダイオード99のアノードは、電極77のソース接続フィールドプレート79に直接電気的に接続される。或いは、ダイオード99のアノードは、ソースコンタクト74に(図示なし)、又はデバイスのソースフィンガーがそれぞれ接続されるソースバスに(図示なし)直接電気的に接続することができる。
【００５１】
図10A及び図10Bに示される構成では、ドレインコンタクト75がソースコンタクト74よりも僅かに低い電圧でバイアスされ、ゲート88がソースコンタクト74に対してデバイス閾値電圧未満でバイアスされる、デバイス90が逆導通モードのとき、電流はソースコンタクト74からソース接続フィールドプレート79に流れ込み、次にダイオード99を通って電極85に流れ込み、次に2DEG 19を通って電極85からドレインコンタクト75に流れる。ダイオード99のアノードがソースコンタクト74又はソースバスに直接電気的に接続されるように、デバイス90の設計が修正された場合、逆導通モードでは、電流はソースコンタクト74から、又はソースバスから、ソース接続フィールドプレート79に流れ込むことなく、ダイオード99に直接流れ込む。ソースコンタクト74に対してドレインコンタクト75に大きい正電圧でデバイス90がバイアスされ、またゲート88がソースコンタクト74に対してデバイス閾値電圧未満であり、それによってデバイスがドレイン-ソース間電圧を阻止しているとき、ドレイン-ソース間電圧のほとんどがドレインコンタクト75と電極85との間で降下する。したがって、ダイオード99の両端間の電圧は、ドレイン-ソース間の合計電圧よりもはるかに低い。そのため、ダイオード99の逆バイアス破壊電圧は、デバイス90の破壊電圧よりもはるかに低いことが可能であり、それにより、より高電圧のダイオードがデバイス全体を横切って接続される場合と比較して、スイッチング中のスイッチング損失が低くなると共に電磁干渉(EMI)が低くなることが可能である。
【００５２】
図10Cは、図10A及び図10Bのデバイス90に類似しているがいくつかの修正を含む、デバイス90'の平面図である。図10Bで分かるように、デバイス90では、電極85はデバイスの全幅を横切って延在する。しかしながら、図10Cのデバイス90'では、電極85は、デバイスの幅に沿った複数の電極85'と置き換えられる。電極85'全ての幅の合計はデバイス90'のゲート幅Wgateよりも小さい。図10Cで分かるように、電極85'はそれぞれ、電極77と電極85'との間に接続されたダイオード99を有する。或いは、単一のダイオード99を電極85'の一つに接続することができ、電極85'を全て相互に電気的に接続することができる(図示なし)。
【００５３】
図10Dは、図10A及び図10Bのデバイス90に類似しているがいくつかの修正を含む、デバイス90''の断面図である。図10Dで分かるように、デバイス90''は、デバイス90に含まれていたダイオード99及び電極85の代わりにコンタクト85'を含む。コンタクト85'は、フィールドプレート79に接続されるか又はその一部であり、III-N材料の上側表面に直接接触して、III-N材料に対するショットキーコンタクトを形成する。従って、この構成を用いて、電極77と2DEG 19との間のダイオードは、外部構成要素として提供されるのではなく、デバイスに統合される。
【００５４】
上述したように、III-N層11及び12は相互に異なる組成を有する。組成は、第2のIII-N層12が第1のIII-N層11よりも大きいバンドギャップを有するように選択され、そのことが2DEG 19の形成を可能にする助けとなる。一例として、III-N層11はGaNであることができ、III-N層12はAlGaN又はAlInGaNであることができる一方、層12はnドープすることができ、又は著しい濃度のドーピング不純物を含まないことが可能である。層12がドープされていない場合、生じる2DEGは、層11及び12の間の分極場の差によってもたらされる。
【００５５】
基板10は、その上にIII-N層11及び12を形成することができる任意の適切な基板、例えば炭化シリコン(SiC)、シリコン、サファイア、GaN、AlN、又はIII-Nデバイスを上に形成することができる他の任意の適切な基板であることができる。いくつかの実現例では、層11及び12における材料欠陥を最小限に抑えるため、AlGaN又はAlNなどのIII-Nバッファ層(図示なし)が、基板10と半導体層11との間に含まれる。
【００５６】
図8のデバイスを形成する方法が図11〜図20に示される。図5〜図7、図9〜図10、及び図21〜図24に示される実現例に含まれる追加の特徴を付加する追加のステップも行われるという条件で、同じ方法を使用してこれらの実現例を形成することができる。図11を参照すると、III-N材料層11及び12が、例えば金属有機化学蒸着(MOCVD)又は分子線エピタキシー(MBE)によって、基板10上に形成される。次に、III-N材料層11及び12の上に形成される絶縁層22が、MOCVD、プラズマ促進化学蒸着(PECVD)又は低圧化学蒸着(LPCVD)などの方法によって堆積される。次に、図12で分かるように、陥凹部がデバイスのゲート領域に形成される。従来のリソグラフィ及びエッチング技術を使用して形成することができる陥凹部は、絶縁層22を貫いて、また任意にIII-N材料層内までエッチングすることによって達成される。陥凹部は、任意に、III-N材料層の2DEGチャネル19を貫いて延在してもよい。
【００５７】
図13を参照すると、次に、例えば酸化アルミニウム、二酸化シリコン、窒化シリコン、酸化ハフニウム、及び/又は別の広バンドギャップ絶縁体で形成されるか若しくはそれを含んでもよい、ゲート絶縁層87が、陥凹部内及びデバイスの上側表面の上に共形的に堆積される。次に、図14で分かるように、ソースコンタクト74及びドレインコンタクト75が形成される。ソースコンタクト及びドレインコンタクトは、III-N材料層内に生じる2DEG 19と電気的に接触している。ソースコンタクト74及びドレインコンタクト75は多数のやり方で形成することができる。例えば、金属又は金属の組み合わせを、層12の表面上のオームコンタクト領域86(図8に示される)に、例えば蒸発、スパッタリング、又はCVDによって堆積させ、続いて熱アニーリングを施して、半導体材料が下にある金属合金を形成する堆積金属をもたらすことができる。或いは、n型ドーパントをオーム領域86にイオン注入し、続いて蒸発、スパッタリング、又はCVDによってこの領域の上に金属蒸着することができる。又は、オームコンタクト領域86の材料をエッチング除去することができ、n型材料をMOCVD又はMBEによってこの領域で再成長させることができ、次に金属をこの領域の上に堆積させることができる。代替の実現例では、ソースコンタクト及びドレインコンタクトは、ゲート領域に陥凹部をエッチングする前に形成される。
【００５８】
次に、図15に示されるように、ゲート88が、ゲート絶縁体87上に共形的に堆積され、デバイスのゲート領域81(図8で名付けられる)内に少なくとも部分的にある。ゲート88は、陥凹部内にある主ゲート部分、並びに陥凹部の外にあり、絶縁層22の上(及びゲート絶縁体87の上)にあり、ドレインコンタクト75に向かって延在する、延長部分89を含む。延長部分89はゲート接続フィールドプレートとして機能する。図16を参照すると、次に、ゲート絶縁体87はゲート金属88をマスクとして使用してエッチングされ、結果として、ゲートの直下及び延長部分89の下以外の全ての場所でゲート絶縁層87が除去される。エッチングは、ゲート金属88又は絶縁層22の材料を実質的にエッチングすることなく、ゲート絶縁層87の材料をエッチングするエッチング化学を使用して行われてもよい。
【００５９】
次に、図17で分かるように、追加の誘電体層21及び電極画定層33がそれぞれ、例えばPECVD、スパッタリング、又は蒸発によって、絶縁層22の上に堆積される。次に、陥凹部17が次のように形成される。図18を参照すると、陥凹部の一方の面にある電極画定層33の表面が、フォトレジスト(図示なし)などのマスキング材料で被覆され、電極画定層33が、例えば反応性イオンエッチングRIE又は誘導結合プラズマ(ICP)エッチングによって、陥凹部17を形成するようにエッチングされる。追加の誘電体層21は、電極画定層33に陥凹部をエッチングするのに使用されるエッチング手順によって実質的にエッチングされない材料で形成することができる。かかる場合には、追加の誘電体層21はエッチストップ層として機能して、下にある絶縁層22がエッチングによって損傷しないことが確実にされる。
【００６０】
図19を参照すると、電極画定層33の厚さ全体を貫いて陥凹部17をエッチングした後、次に、陥凹部17に隣接した追加の誘電体層21の部分が、例えば、追加の誘電体層21の材料をエッチングするが、電極画定層33又は絶縁層22の材料はエッチングしないエッチングを行うことによって除去される。例えば、層33及び22が両方ともSiNxであり、層21がAlNであるとき、電極画定層33における陥凹部17に隣接した層21の部分を、フォトレジスト現像液などの基材中で科学的にエッチングすることができる。
【００６１】
次に、図20に示されるように、電極79が、例えば蒸発、スパッタリング、又はCVDによって、陥凹部に共形的に堆積される。最後に、ソースコンタクト74をフィールドプレートの残りに接続するフィールドプレートの部分71(図8に示される)が形成されて、図8のトランジスタが得られる。或いは、部分71は電極79と同じステップで形成されてもよい。
【００６２】
III族窒化物デバイス100の別の実現例が図21A及び図21Bに示されており、図21Aはデバイス100の断面図、図21Bは誘導負荷113に接続されたデバイス100の回路模式図である。デバイス100は、ハーフブリッジとして動作するように構成され、誘導負荷113の両端間で電圧を切り替えるように動作可能である。デバイス100はスイッチ111及び112を含む。スイッチ111及び112はそれぞれ、スイッチ111自体のドレインコンタクトを有さない点を除いて、図8のトランジスタ70に類似している。その代わりに、スイッチ112のソースコンタクト104は、スイッチ111のドレインコンタクトとしても働く。或いは、スイッチ111及び112は、図21Aのように、好ましくはスイッチ112のソースコンタクト及びスイッチ111のドレインコンタクトが単一のコンタクトとして形成された、図5〜図7及び図9〜図10に示されるエンハンスメントモードデバイスのいずれかとして提供することができる。
【００６３】
図21Aを参照すると、III族窒化物デバイス100は、基板10(但し、基板は任意である)と、基板10上のIII-N層11及び12を含むIII族窒化物材料構造と、III族窒化物材料構造内の2DEGチャネル19と、III族窒化物材料構造上の絶縁層22と、絶縁層22上の追加の誘電体層21と、追加の誘電体層21上の電極画定層33とを含む。いくつかの実現例では、追加の誘電体層21及び絶縁層22は任意であり、省略されてもよい(図示なし)。デバイス100はまた、第1のソースコンタクト94、第2のソースコンタクト104、ドレインコンタクト105、第1のゲート絶縁体97上に形成される第1のゲート電極98、及び第2のゲート絶縁体107上に形成される第2のゲート電極108を含む。第1のソースコンタクト94及び第1のゲート電極98はそれぞれ、スイッチ111のソース及びゲートとして働く。第2のゲート電極108及びドレインコンタクト105はそれぞれ、スイッチ112のゲート及びドレインとして働く。第2のソースコンタクト104は、スイッチ111のドレイン及びスイッチ112のソースの両方として働き、また、図21Bに示されるように、誘導負荷113に電気的に接続されるように構成される。第1のソースコンタクト94、第2のソースコンタクト104、及びドレインコンタクト105はそれぞれ、2DEGチャネル19に電気的に接触する。
【００６４】
上述の実現例と同様に、スイッチ111及び112はそれぞれ、ソース接続フィールドプレート92及び102を含む。フィールドプレート92は、フィールドプレート92及び第1のソースコンタクト94が電極96の一部であるようにして、第1のソースコンタクト94に電気的に接続される。フィールドプレート102は、フィールドプレート102及び第2のソースコンタクト104が電極106の一部であるようにして、第2のソースコンタクト104に電気的に接続される。図8のトランジスタ70のフィールドプレート79と同様に、フィールドプレート92は、第1のゲート電極98と第2のソースコンタクト104との間で電極画定層33に形成された陥凹部内に少なくとも部分的にあり、フィールドプレート102は、第2のゲート電極108とドレインコンタクト105との間で電極画定層33に形成された陥凹部内に少なくとも部分的にある。
【００６５】
やはり上述の実現例と同様に、両方のスイッチ111及び112のゲートに対するゲート陥凹部は絶縁層22を貫いて、任意にゲート98及び108が形成されるゲート領域のIII-N材料構造内まで形成され、ゲート絶縁体97及びゲート電極98は第1の陥凹部内に堆積され、ゲート絶縁体107及びゲート電極108は第2の陥凹部内に堆積される。図21Aで分かるように、ゲート電極98及び108を含む陥凹部は、2DEGチャネル19を貫いて形成することができる。第1の陥凹部は、0Vが第1のソースコンタクト94に対して第1のゲート電極98に印加され、スイッチ111のゲート領域のデバイスチャネルの電荷が使い尽され、スイッチ111がオフ状態であるが、第1のソースコンタクト94に対して第1のゲート電極98に十分な正電圧が印加されたときにゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。第2の陥凹部は、0Vが第2のソースコンタクト104に対して第2のゲート電極108に印加され、スイッチ112のゲート領域のデバイスチャネルの電荷が使い尽され、スイッチ112がオフ状態であるが、第2のソースコンタクト104に対して第2のゲート電極108に十分な正電圧が印加されたときにゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。
【００６６】
やはり上述の実現例と同様に、図21Aのデバイス100では、ゲート電極98及び108はそれぞれ、主ゲート部分及び延長部分を含むことができる。主ゲート部分は陥凹部の底部の部分であり、延長部分は、陥凹部の外にあって主ゲート部分からドレインコンタクトに向かって延在する。III-N材料構造(層11及び12)の上側表面の上にあり、ゲート接続フィールドプレートとして機能する、ゲート電極98及び108の延長部分は、ソース接続フィールドプレート92及び102それぞれの部分93及び103よりも大きい、2DEGチャネル19からの距離を有することができる。図示されるように、部分93及び103はそれぞれ、電極画定層33のそれぞれの陥凹部の底部にある、フィールドプレート92及び102の部分である。
【００６７】
図21Aには示されないが、スイッチ111及び112はそれぞれ、図10A及び図10Bに示される追加の機構も含んでもよい。例えば、スイッチ111及び112はそれぞれ、スイッチ111及び112よりも実質的に低い逆バイアス破壊電圧を有するダイオードを含むことができる。ダイオードは、逆導通の間、スイッチ111及び112を安定させるように構成される。図10Aと同様に、スイッチ111及び/又はスイッチ112は更に、それぞれのスイッチのゲート電極とドレインコンタクトとの間で2DEG 19に接触する追加の電極を含むことができる。ダイオードの対向する端部は、ソースコンタクト及び追加の電極に接続される。図10Aと同様に、ダイオードのアノードはソースコンタクトに電気的に接続され、カソードは追加の電極に電気的に接続される。やはり図10Aに示されるように、ダイオードのアノードはソース接続フィールドプレートに直接電気的に接続されてもよい。或いは、ダイオードのアノードは、ソースコンタクト94若しくは104に、又は複数のソースフィンガーに接続されたソースバスに直接電気的に接続することができる。ダイオードのアノードがソース接続フィールドプレートに直接電気的に接続される構成では、スイッチ111又は112が、ドレインコンタクトがソースコンタクトよりも僅かに低い電圧でバイアスされ、ゲートがソースコンタクトに対してデバイス閾値電圧未満でバイアスされる、逆導通モードのとき、電流は、ソースコンタクトからソース接続フィールドプレートに流れ込み、次にダイオードを通って追加の電極に流れ込み、次に2DEG 19を通って追加の電極からドレインコンタクトに流れる。ダイオードのアノードがソースコンタクト94若しくは104に、又は複数のソースフィンガーに接続されたソースバスに直接電気的に接続される代替の構成では、電流は、ソース接続フィールドプレートに流れ込むことなく、ソースコンタクトからダイオードに直接流れ込む。スイッチ111又は112がそのソースコンタクトに対してそのドレインコンタクトに大きい正電圧でバイアスされ、またそのゲートがそのソースコンタクトに対してデバイス閾値電圧未満であり、それによってデバイスがドレイン-ソース間電圧を阻止しているとき、ドレイン-ソース間電圧のほとんどがドレインコンタクトと追加の電極との間で降下する。したがって、ダイオードの両端間の電圧は、ドレイン-ソース間の合計電圧よりもはるかに低い。そのため、ダイオードの逆バイアス破壊電圧は、ダイオードが接続されたスイッチ111又は112の破壊電圧よりもはるかに低いことが可能であり、それにより、より高電圧のダイオードがスイッチ全体を横切って接続される場合と比較して、スイッチング中のスイッチング損失が低くなると共に電磁干渉(EMI)が低くなることが可能である。一実現例では、ダイオードの逆バイアス破壊電圧は、ダイオードが接続されるスイッチ111又は112の破壊電圧の0.5倍未満である。
【００６８】
III族窒化物デバイス120の別の実現例が図22に示される。デバイス120は、カドラントスイッチ(quadrant switch)と呼ばれることもある、双方向スイッチとして動作するように構成される。本明細書に記載する他のデバイスと同様に、デバイス120は、基板10(但し、基板は任意である)と、基板10上のIII-N層11及び12を含むIII族窒化物材料構造と、III族窒化物材料構造内の2DEGチャネル19と、III族窒化物材料構造上の絶縁層22と、絶縁層22上の追加の誘電体層21と、追加の誘電体層21上の電極画定層33とを含む。いくつかの実現例では、追加の誘電体層21及び絶縁層22は任意であり、省略されてもよい(図示なし)。デバイス120はまた、第1のソースコンタクト124、第2のソースコンタクト134、第1のゲート絶縁体127上に形成される第1のゲート電極128、及び第2のゲート絶縁体137上に形成される第2のゲート電極138を含む。第1のソースコンタクト124及び第2のソースコンタクト134はそれぞれ、2DEGチャネル19に電気的に接触する。
【００６９】
上述の実現例と同様に、デバイス120はまた、ソース接続フィールドプレート122及び132を含む。フィールドプレート122は、フィールドプレート122及び第1のソースコンタクト124が電極126の一部であるようにして、第1のソースコンタクト124に電気的に接続される。フィールドプレート132は、フィールドプレート132及び第2のソースコンタクト134が電極136の一部であるようにして、第2のソースコンタクト134に電気的に接続される。図8のトランジスタ70のフィールドプレート79と同様に、フィールドプレート122は少なくとも部分的に、第1のゲート電極128と第2のゲート電極138との間で電極画定層33に形成される第1の陥凹部内にあり、フィールドプレート132は少なくとも部分的に、第1のゲート電極128と第2のゲート電極138との間で電極画定層33に形成される第2の陥凹部内にある。
【００７０】
やはり上述の実現例と同様に、両方のゲート128及び138に対するゲート陥凹部は絶縁層22を貫いて、任意にゲート128及び138が形成されるゲート領域のIII-N材料構造内まで形成され、ゲート絶縁体127及びゲート電極128は第1の陥凹部内に堆積され、ゲート絶縁体137及びゲート電極138は第2の陥凹部内に堆積される。図22で分かるように、ゲート電極128及び138を含む陥凹部は、2DEGチャネル19を貫いて形成することができる。第1のゲート陥凹部は、0Vが第1のソースコンタクト124に対して第1のゲート電極128に印加され、第2のソースコンタクト134が第1のソースコンタクト124よりも高い電圧でバイアスされ、ゲート128に対応するゲート領域のデバイスチャネルの電荷が使い尽され、双方向スイッチがオフ状態であるが、第2のソースコンタクト134が第1のソースコンタクト124よりも高い電圧でバイアスされているままの状態で、第1のソースコンタクト124に対して第1のゲート電極128に十分な正電圧が印加されたときに、ゲート128に対応するゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。第2のゲート陥凹部は、0Vが第2のソースコンタクト134に対して第2のゲート電極138に印加され、第2のソースコンタクト134が第1のソースコンタクト124よりも低い電圧でバイアスされ、ゲート138に対応するゲート領域のデバイスチャネルの電荷が使い尽され、双方向スイッチがオフ状態であるが、第2のソースコンタクト134が第1のソースコンタクト124よりも低い電圧でバイアスされているままの状態で、第2のソースコンタクト134に対して第2のゲート電極138に十分な正電圧が印加されたときに、ゲート138に対応するゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。ゲート128がバイアスを外され(即ち、コンタクト124に対するその閾値電圧未満)、ゲート138がバイアスを外され(即ち、コンタクト134に対するその閾値電圧未満)ると、デバイス120は、どちらかの極性(即ち、コンタクト124の電圧がコンタクト134よりも高いとき、及びコンタクト134の電圧がコンタクト124よりも高いときの両方)のコンタクト124及び134間の電圧を阻止する。ゲート128がバイアスされ(即ち、コンタクト124に対するその閾値電圧超過)、ゲート138がバイアスされ(即ち、コンタクト134に対するその閾値電圧超過)ると、デバイス120は、どちらかの方向で電流を伝導することができる。
【００７１】
やはり上述の実現例と同様に、図22のデバイス120では、ゲート電極128及び138はそれぞれ、主ゲート部分及び延長部分を含むことができる。主ゲート部分は陥凹部の底部の部分であり、延長部分は、陥凹部の外にあって主ゲート部分から他方のゲート電極に向かって延在する。III-N材料構造(層11及び12)の上側表面の上にあり、ゲート接続フィールドプレートとして機能する、ゲート電極128及び138の延長部分は、ソース接続フィールドプレート122及び132それぞれの部分123及び133よりも大きい、2DEGチャネル19からの距離を有することができる。図示されるように、部分123及び133はそれぞれ、電極画定層33のそれぞれの陥凹部の底部にある、フィールドプレート122及び132の部分である。
【００７２】
図23のデバイス130も双方向スイッチであり、図22のデバイス120に類似している。しかしながら、デバイス130は更に、デバイス120に含まれない追加の機構を含む。具体的には、双方向スイッチ130は更に、双方向スイッチ130の破壊電圧よりも実質的に低い逆バイアス破壊電圧をそれぞれ有する、ダイオード148及び149を含む。ダイオードは、動作中のデバイス130を安定させるように構成される。
【００７３】
上述の実現例と同様に、デバイス130は更に、二つのゲート電極128及び138の間で2DEG 19に接触する追加のコンタクト125及び135を含むことができる。第1のダイオード148の対向する端部は、第1の電極126及び第1の追加のコンタクト125に接続され、第2のダイオード149の対向する端部は、第2の電極136及び第2の追加のコンタクト135に接続される。図23に示されるように、ダイオード148及び149のアノードはそれぞれ電極126及び136に電気的に接続され、カソードはそれぞれ追加のコンタクト125及び135に電気的に接続される。やはり図23に示されるように、ダイオードのアノードは、ソース接続フィールドプレートに直接電気的に接続されてもよい。或いは、ダイオードのアノードは、コンタクト124及び134に、又は複数のソース/ドレインフィンガー(図示なし)に接続されるソース/ドレインバスに、直接電気的に接続することができる。ダイオードのアノードがソース接続フィールドプレートに直接電気的に接続される構成では、第1のゲート電極128が第1のソースコンタクト124に対するデバイス閾値電圧超過でバイアスされ、第2のソースコンタクトが第1のソースコンタクトよりも僅かに高い電圧でバイアスされ、第2のゲート電極138が第2のソースコンタクト134に対してその閾値電圧未満でバイアスされると、電流が第2のソースコンタクト134からソース接続フィールドプレート132に流れ込み、次にダイオード149を通って追加の電極135に流れ込み、次に2DEG 19を通って追加の電極135から第1のソースコンタクト124に直接流れ込む。ダイオードのアノードがソースコンタクト124若しくは134に、又は複数のソースフィンガーに接続されるソースバスに直接電気的に接続される代替の構成では、電流は、ソース接続フィールドプレート132に流れ込むことなく、ソースコンタクト134からダイオード149に直接流れ込む。いずれの場合も、第2のゲート電極138に対する電圧がその結果高く切り替えられた場合、ゲート電極138の下方のチャネルは強化され、電流は、いかなる実質的な電流もダイオード148又は149のどちらかを通過することなく、2DEG 19を通して第2のソースコンタクト134から第1のソースコンタクト124に直接流れる。
【００７４】
例えば、第1のソースコンタクト124に対して第2のソースコンタクト134に高電圧が印加され、第1のゲート128が第1のソースコンタクト124に対するその閾値電圧未満でバイアスされて、オフ状態でデバイス130がバイアスされると、デバイスの両端間で降下した合計電圧の大部分が、部分123及び133の間の領域のIII-N材料内において支持/阻止される。低い電圧のみがダイオード148及び149のどちらかの両端間に印加される。そのため、ダイオードの逆バイアス破壊電圧は双方向スイッチの破壊電圧よりもはるかに低いことが可能であり、それにより、より高電圧のダイオードが使用される場合と比較して、スイッチング中のスイッチング損失が低くなると共に電磁干渉(EMI)が低くなることが可能である。一実現例では、ダイオードの逆バイアス破壊電圧は、双方向スイッチ130の破壊電圧の0.3倍未満である。第1のソースコンタクト124に対して第2のソースコンタクト134に高電圧が印加されて、デバイス130が上述したような状態でバイアスを外されたとき、デバイスは、第2のゲート電極138がその閾値電圧超過又は未満のどちらかでバイアスされる、オフ状態にあることに留意されたい。
【００７５】
III族窒化物デバイス140の別の実現例が図24に示される。図22及び図23それぞれのデバイス120及び130と同じく、デバイス140は、カドラントスイッチと呼ばれることもある、双方向スイッチとして動作するように構成される。本明細書に記載する他のデバイスと同様に、デバイス140は、基板10(但し、基板は任意である)と、基板10上のIII-N層11及び12を含むIII族窒化物材料構造と、III族窒化物材料構造内の2DEGチャネル19と、III族窒化物材料構造上の絶縁層22と、絶縁層22上の追加の誘電体層21と、追加の誘電体層21上の電極画定層33とを含む。いくつかの実現例では、追加の誘電体層21及び絶縁層22は任意であり、省略されてもよい(図示なし)。デバイス140はまた、ソースコンタクト144、第1のドレインコンタクト155、第2のドレインコンタクト165、第1のゲート絶縁体167上に形成され、ソースコンタクト144と第1のドレインコンタクト155との間にある第1のゲート電極168、及び第2のゲート絶縁体177上に形成され、ソースコンタクト144と第2のドレインコンタクト165との間にある第2のゲート電極178を含む。ソースコンタクト144、第1のドレインコンタクト155、及び第2のドレインコンタクト155はそれぞれ、2DEGチャネル19に電気的に接触する。
【００７６】
図24で分かるように、デバイス140はまた、両方ともソースコンタクト144に接続され、相互に反対方向で延在するフィールドプレート142及び152を含み、フィールドプレート142は第1のドレインコンタクト155に向かって延在し、フィールドプレート152は第1のドレインコンタクト165に向かって延在する。そのため、ソースコンタクト144、フィールドプレート142、及びフィールドプレート152は全て、単一の電極146として提供される。図8のトランジスタ70のフィールドプレート79と同様に、フィールドプレート142は少なくとも部分的に、第1のゲート電極168と第1のドレインコンタクト155との間で電極画定層33に形成される第1の陥凹部内にあり、フィールドプレート152は少なくとも部分的に、第2のゲート電極178と第2のドレインコンタクト165との間で電極画定層33に形成される第2の陥凹部内にある。
【００７７】
やはり上述の実現例と同様に、両方のゲート168及び178に対するゲート陥凹部は絶縁層22を貫いて、任意にゲート168及び178が形成されるゲート領域のIII-N材料構造内まで形成され、ゲート絶縁体167及びゲート電極168は第1の陥凹部内に堆積され、ゲート絶縁体177及びゲート電極178は第2の陥凹部内に堆積される。図24で分かるように、ゲート電極178及び188を含む陥凹部は、2DEGチャネル19を貫いて形成することができる。第1のゲート陥凹部は、0Vがソースコンタクト144に対して第1のゲート電極168に印加され、第1のドレインコンタクト155が第2のドレインコンタクト165よりも高い電圧でバイアスされ、ゲート168に対応するゲート領域のデバイスチャネルの電荷が使い尽され、双方向スイッチがオフ状態であるが、第1のドレインコンタクト155が第2のドレインコンタクト165よりも高い電圧のままの状態で、ソースコンタクト144に対して第1のゲート電極168に十分な正電圧が印加されたときに、ゲート168に対応するゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。第2のゲート陥凹部は、0Vがソースコンタクト144に対して第2のゲート電極178に印加され、第2のドレインコンタクト165が第1のドレインコンタクト155よりも高い電圧でバイアスされ、ゲート178に対応するゲート領域のデバイスチャネルの電荷が使い尽され、双方向スイッチがオフ状態であるが、第2のドレインコンタクト165が第1のドレインコンタクト155よりも高い電圧のままの状態で、ソースコンタクト144に対して第2のゲート電極178に十分な正電圧が印加されたときに、ゲート178に対応するゲート領域のデバイスチャネルが容易に導電性になるのに、少なくとも十分な深さに形成することができる。ゲート168がバイアスを外され(即ち、ソースコンタクト144に対するその閾値電圧未満)、ゲート178がバイアスを外され(即ち、ソースコンタクト144に対するその閾値電圧未満)ると、デバイス140は、どちらかの極性(即ち、ドレインコンタクト155の電圧がドレインコンタクト165よりも高いとき、及びドレインコンタクト165の電圧がドレインコンタクト155よりも高いときの両方)のドレインコンタクト155及び165間の電圧を阻止する。ゲート168がバイアスされ(即ち、ソースコンタクト144に対するその閾値電圧超過)、ゲート178がバイアスされ(即ち、ソースコンタクト144に対するその閾値電圧超過)ると、デバイス140は、どちらかの方向で電流を伝導することができる。
【００７８】
やはり上述の実現例と同様に、図24のデバイス140では、ゲート電極168及び178はそれぞれ、主ゲート部分及び延長部分を含むことができる。主ゲート部分は陥凹部の底部の部分であり、延長部分は、陥凹部の外にあってソースコンタクト144から離れる方向で主ゲート部分から延在する。III-N材料構造(層11及び12)の上側表面の上にあり、ゲート接続フィールドプレートとして機能する、ゲート電極168及び178の延長部分は、ソース接続フィールドプレート142及び152それぞれの部分143及び153よりも大きい、2DEGチャネル19からの距離を有することができる。図示されるように、部分143及び153はそれぞれ、電力画定層33のそれぞれの陥凹部の底部にある、フィールドプレート142及び152の部分である。
【００７９】
図24に更に示されるように、双方向スイッチ140はまた、双方向スイッチ140の破壊電圧よりも実質的に低い逆バイアス破壊電圧をそれぞれ有する、ダイオード158及び159を含む。ダイオードは、動作中のデバイス140を安定させるように構成される。
【００８０】
上述の実現例と同様に、デバイス140は更に、2DEG 19に接触する追加のコンタクト165及び175を含むことができる。第1のダイオード158の対向する端部は、電極146及び第1の追加のコンタクト165に接続され、第2のダイオード159の対向する端部は、電極146及び第2の追加のコンタクト175に接続される。図24に示されるように、ダイオード158及び159のアノードは電極146に電気的に接続され、カソードはそれぞれ追加のコンタクト165及び175に電気的に接続される。やはり図24に示されるように、ダイオードのアノードは、ソース接続フィールドプレート142及び152に直接電気的に接続されてもよい。或いは、ダイオードのアノードは、ソースコンタクト144に、又は複数のソースフィンガー(図示なし)に接続されるソースバスに、直接電気的に接続することができる。ダイオードのアノードがソース接続フィールドプレートに直接電気的に接続される構成では、ゲート電極168がソースコンタクト144に対するデバイス閾値電圧超過でバイアスされ、第1のドレインコンタクト155が第2のドレインコンタクト165よりも高い電圧でバイアスされ、ゲート電極178がソースコンタクト144に対してその閾値電圧未満でバイアスされると、電流が第1のドレインコンタクト155から2DEG 19を通ってソースコンタクト144に直接流れ込み、次にソースコンタクト144を通ってソース接続フィールドプレート152に流れ込み、次にダイオード159を通って電極175に流れ込み、次に2DEG 19を通って追加の電極175から第2のドレインコンタクト165に直接流れ込む。ダイオードのアノードがソースコンタクト144に、又は複数のソースフィンガーに接続されるソースバスに直接電気的に接続される代替の構成では、電流は、ソース接続フィールドプレート152に流れ込むことなく、ソースコンタクト144からダイオード159に直接流れ込む。いずれの場合も、第2のゲート電極178に対する電圧がその結果高く切り替えられた場合、ゲート電極178の下方のチャネルは強化され、電流は、いかなる実質的な電流もダイオード158又は159のどちらかを通過することなく、2DEG 19を通して第1のドレインコンタクト155から第2のドレインコンタクト165に直接流れることができる。
【００８１】
例えば、第2のドレインコンタクト165に対して第1のドレインコンタクト155に高電圧が印加され、第1のゲート168がソースコンタクト144に対するその閾値電圧未満でバイアスされて、オフ状態でデバイス140がバイアスされると、デバイス140の両端間で降下した合計電圧の大部分が、第1のドレインコンタクト155とフィールドプレート142の部分143との間の領域のIII-N材料内において支持/阻止される。低い電圧のみがダイオード158及び159のどちらかの両端間に印加される。そのため、ダイオードの逆バイアス破壊電圧は双方向スイッチの破壊電圧よりはるかに低いことが可能であり、それにより、より高電圧のダイオードが使用される場合と比較して、スイッチング中のスイッチング損失が低くなると共に電磁干渉(EMI)が低くなることが可能である。一実現例では、ダイオードの逆バイアス破壊電圧は、双方向スイッチ130の破壊電圧の0.3倍未満である。第2のコンタクト165に対して第1のドレインコンタクト155に高電圧が印加され、ゲート168がソースコンタクト144に対するその閾値電圧未満でバイアスされて、デバイス140が上述の状態でバイアスを外されたとき、デバイスは、第2のゲート電極178がその閾値電圧超過又は未満のどちらかでバイアスされる、オフ状態にあることに留意されたい。
【００８２】
図22及び図23の双方向スイッチ120及び130はそれぞれ、二つの電源電極(124及び134)と二つのゲート電極(128及び138)とを含むが、図24に示される双方向スイッチ140は、二つの電源電極(155及び165)と、二つのゲート電極(168及び178)と、追加のソース電極144とを含む。かかる構成は、図22及び図23に示される構成と比較してより複雑にされ、より大きいフットプリントを要することがあるが、図24の構成は多くの用途におけるデバイスの安定性を増大させることができる。
【００８３】
多数の実現例について記載してきた。しかしながら、本明細書に記載する技術とデバイスの趣旨及び範囲から逸脱することなく、様々な修正が成されてもよいことが理解されるであろう。実現例それぞれに示される特徴は、独立して、又は相互に組み合わせて使用されてもよい。したがって、他の実現例は以下の請求項の範囲内にある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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【図２４】
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