(57)【特許請求の範囲】
【請求項１】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路又はプルアップ回路と、
一方の入力端子が前記プルダウン回路又は前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記論理回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項２】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続する制御レジスタ側プルダウン回路又は制御レジスタ側プルアップ回路と、
前記制御レジスタ側プルダウン回路又は前記制御レジスタ側プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能である制御レジスタ側回路と、
アナログ回路側外部信号入力端子と接続するアナログ回路側プルダウン回路又はアナログ回路側プルアップ回路と、
一方の入力端子が前記アナログ回路側プルダウン回路又は前記アナログ回路側プルアップ回路と接続し、他方の入力端子が前記制御レジスタ側回路と接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記制御レジスタ側回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタ側回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記制御レジスタ側回路は、論理レベルが固定された信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記論理回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項３】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項４】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルＨの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルアップ回路と、
一方の入力端子が前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＡＮＤ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＡＮＤ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＡＮＤ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項５】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルＬの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＯＲ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項６】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるＡＮＤ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記ＡＮＤ回路と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記ＡＮＤ回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記ＡＮＤ回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記ＡＮＤ回路は、論理レベルＬに固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項７】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
インバータ回路を介して前記プルアップ回路に接続し、前記プルアップ回路から出力される信号の反転信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるＯＲ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記ＯＲ回路と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記ＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記ＯＲ回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記ＯＲ回路は、論理レベルＨに固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【請求項８】
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、入力側が、前記制御レジスタと接続するか、固定電位と接続するかを、切り替え可能であるスイッチ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記スイッチ回路の出力側と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子が開放又はＧＮＤと短絡されることで、前記スイッチ回路の入力側は前記制御レジスタと接続し、前記制御レジスタから前記ＥＸＯＲ回路へ直接信号が出力され、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記制御レジスタから出力される信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡又は開放することで、前記スイッチ回路は固定電位と接続し、論理レベルが固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とするアナログ回路制御用デジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルインタフェースを有し、高機能又は多並列なアナログＩＣ上において、アナログ回路を制御するために設けられた、デジタル回路に関する。
【背景技術】
【０００２】
高機能化、多並列化が進んだアナログＩＣでは、それぞれの機能ごとに制御用のパッドを用意すると、パッド数が増大するという問題がある。
【０００３】
パッド数の増大は面積の増加、すなわちコストの増加につながるため、速度が重視されない制御にはＳＰＩ（下記非特許文献１）、Ｉ2Ｃ（下記非特許文献２）といったシリアル通信（以下、デジタルインタフェース）を用いて、ＩＣ内部に用意したレジスタを書き換え、制御レジスタの出力を制御信号とすれば、パッド数を削減することができる。
【０００４】
図６は、デジタルインタフェースを用いたアナログＩＣの従来例を示す回路図である。従来のアナログＩＣ１００は、例えば、可変ゲインアンプ１０１、出力バッファ１０２、制御レジスタ１０３及びシリアル通信用回路１０４を備えており、さらに、外部にパソコンのような通信や制御のための通信制御装置１０５が設置されている。
【０００５】
可変ゲインアンプ１０１には入力信号１が入力され、制御レジスタ１０３からの制御信号により、出力する信号が制御される。出力バッファ１０２は、可変ゲインアンプ１０１の後段に設けられ、可変ゲインアンプ１０１から出力された信号が入力され、制御レジスタ１０３からの制御信号により出力信号１が制御される。シリアル通信用回路１０４は、通信制御装置１０５の入力データに基づき、制御レジスタ１０３の書き換えを行う。
【０００６】
また、回路内部の状態をモニタする場合には、ＡＤＣ（Ａ／Ｄコンバータ）を搭載し、ＡＤＣ出力が書き込まれた制御レジスタ１０３の値を読み取れば、モニタ用のパッドを設ける必要がなくなり、パッド数が削減できる。
【０００７】
このような技術は、デジタル回路との集積が容易なＣＭＯＳプロセスを用いたアナログＩＣで用いられることが多い。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】“KeyStone Architecture Serial Peripheral Interface (SPI) User Guide Literature Number : SPRUGP2A” [online], March 2012, TEXAS INSTRUMENTS,［2015年12月2日検索］  〈URL: http://www.ti.com/lit/ug/sprugp2a/sprugp2a.pdf〉
【非特許文献２】“I2C Guide” [online], 2013, TEXAS INSTRUMENTS, ［2015年12月2日検索］〈URL: http://www.ti.com/lit/sg/sszc003e/sszc003e.pdf〉
【発明の概要】
【発明が解決しようとする課題】
【０００９】
デジタルインタフェースを使用する場合、パッド数を削減することが可能となる一方、図６に示すように、外部に通信制御装置１０５を必要とする。
【００１０】
ユーザの中にはこのようなデジタルインタフェースを必要とせず、通信制御装置１０５を用いずに簡易に使用することを望む者もいる。そういったユーザにとっては、電源を投入したらそのまま使える、又は、最小限の制御パッドに電圧を印可するだけで使用できることが重要であるが、このようなユーザのために専用のアナログＩＣを別途製造するとなると、量産効果が得られず、コストの増加につながってしまう。また、単にアナログ制御用のパッドを追加しただけでは、デジタルインタフェース側で保持する制御信号と競合してしまう。
【００１１】
上記の課題に鑑み、本発明では、デジタルインタフェースを用いたアナログＩＣを、デジタルインタフェースを利用しないユーザにも使えるようにすることで、別途製造する必要がなくなり、量産効果が向上し、これによってコストダウンが図ることができる、アナログ回路制御用デジタル回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決する第１の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路又はプルアップ回路と、
一方の入力端子が前記プルダウン回路又は前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記論理回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１３】
上記課題を解決する第２の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続する制御レジスタ側プルダウン回路又は制御レジスタ側プルアップ回路と、
前記制御レジスタ側プルダウン回路又は前記制御レジスタ側プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能である制御レジスタ側回路と、
アナログ回路側外部信号入力端子と接続するアナログ回路側プルダウン回路又はアナログ回路側プルアップ回路と、
一方の入力端子が前記アナログ回路側プルダウン回路又は前記アナログ回路側プルアップ回路と接続し、他方の入力端子が前記制御レジスタ側回路と接続し、出力端子が前記アナログ回路と接続する論理回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記制御レジスタ側回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記論理回路は、前記制御レジスタ側回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記制御レジスタ側回路は、論理レベルが固定された信号を前記論理回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記論理回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１４】
上記課題を解決する第３の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１５】
上記課題を解決する第４の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルＨの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルアップ回路と、
一方の入力端子が前記プルアップ回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＡＮＤ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＡＮＤ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＡＮＤ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１６】
上記課題を解決する第５の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能であり、初期値が論理レベルＬの信号を出力する制御レジスタと、
外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記制御レジスタと接続し、出力端子が前記アナログ回路と接続するＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記外部信号入力端子を開放することで、前記ＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記外部信号入力端子に信号が入力されることで、前記ＯＲ回路は、前記外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１７】
上記課題を解決する第６の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるＡＮＤ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記ＡＮＤ回路と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記ＡＮＤ回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記ＡＮＤ回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記ＡＮＤ回路は、論理レベルＬに固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１８】
上記課題を解決する第７の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
インバータ回路を介して前記プルアップ回路に接続し、前記プルアップ回路から出力される信号の反転信号に基づき、前記制御レジスタから出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能であるＯＲ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記ＯＲ回路と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子を開放することで、前記ＯＲ回路は、前記制御レジスタから入力する信号と同じ論理レベルの信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記ＯＲ回路から入力する信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡することで、前記ＯＲ回路は、論理レベルＨに固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【００１９】
上記課題を解決する第８の発明に係るアナログ回路制御用デジタル回路は、
アナログ回路を制御する、アナログ回路制御用デジタル回路であって、
デジタルインタフェースを用いることで書き換え可能な制御レジスタと、
制御レジスタ側外部信号入力端子と接続するプルアップ回路と、
前記プルアップ回路から出力される信号に基づき、入力側が、前記制御レジスタと接続するか、固定電位と接続するかを、切り替え可能であるスイッチ回路と、
アナログ回路側外部信号入力端子と接続するプルダウン回路と、
一方の入力端子が前記プルダウン回路と接続し、他方の入力端子が前記スイッチ回路の出力側と接続し、出力端子が前記アナログ回路と接続するＥＸＯＲ回路とを備え、
前記制御レジスタが書き換えられる場合は、前記制御レジスタ側外部信号入力端子が開放又はＧＮＤと短絡されることで、前記スイッチ回路の入力側は前記制御レジスタと接続し、前記制御レジスタから前記ＥＸＯＲ回路へ直接信号が出力され、それとともに、前記アナログ回路側外部信号入力端子を開放することで、前記ＥＸＯＲ回路は、前記制御レジスタから出力される信号と同じ論理レベルの制御信号を、前記アナログ回路に出力し、
前記制御レジスタが書き換えられない場合は、前記制御レジスタ側外部信号入力端子をＧＮＤと短絡又は開放することで、前記スイッチ回路は固定電位と接続し、論理レベルが固定された信号を前記ＥＸＯＲ回路へ出力し、それとともに、前記アナログ回路側外部信号入力端子に信号が入力されることで、前記ＥＸＯＲ回路は、前記アナログ回路側外部信号入力端子に入力される信号によって論理レベルが可変の制御信号を、前記アナログ回路に出力する
ことを特徴とする。
【発明の効果】
【００２０】
本発明に係るアナログ回路制御用デジタル回路によれば、デジタルインタフェースを用いたアナログＩＣを、デジタルインタフェースを利用しないユーザにも使えるようにすることで、別途製造する必要がなくなり量産効果が向上し、これによってコストダウンが図ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例１に係るアナログ回路制御用デジタル回路が適用されるアナログＩＣの回路図の一例である。
【図２】本発明の実施例１に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
【図３】本発明の実施例１に係るアナログ回路制御用デジタル回路の他の構成を示す回路図である。
【図４】本発明の実施例２に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
【図５】本発明の実施例３に係るアナログ回路制御用デジタル回路の構成を示す回路図である。
【図６】デジタルインタフェースを用いたアナログＩＣの従来例を示す回路図である。
【発明を実施するための形態】
【００２２】
本発明に係るアナログ回路制御用デジタル回路は、デジタルインタフェースを有し、高機能又は多並列なアナログＩＣにおいて、外部からの信号と内部に設けた制御レジスタからの信号との論理演算出力を、アナログ回路（例えば可変ゲインアンプ及び出力バッファを備える）の制御に用いるものである。
【００２３】
すなわち、本発明に係るアナログ回路制御用デジタル回路では、デジタルインタフェースによって書き換えが行われる制御レジスタからの信号と外部信号入力端子からの信号との論理演算を行うことで、アナログ回路を制御するための制御信号を生成する。そして、外部信号入力端子にプルアップ回路又はプルダウン回路を接続することで、デジタルインタフェースを用いる場合に不要となる外部信号入力端子を、フローティング（外部信号入力端子の開放）状態としても誤りなく動作させることができる。
【００２４】
これにより、デジタルインタフェースを利用可能なアナログＩＣが、デジタルインタフェースを利用しないユーザにも使えるようになる（一つのチップを、デジタルインタフェースを使用するユーザとそうでないユーザとで共用することが可能となる）。そして、この量産効果によってコストダウンを図ることができる。
【００２５】
以下、本発明に係るアナログ回路制御用デジタル回路を、実施例にて図面を用いて具体的に説明する。
【００２６】
［実施例１］
図１は、本実施例に係るアナログ回路制御用デジタル回路が適用されるアナログＩＣの回路図の一例である。この回路は、アナログ回路に備わる構成としての可変ゲインアンプ１１と出力バッファ１２、及び、これらの制御を行う制御レジスタ１３を備えている。なお、図１では、制御レジスタ１３への書き込み及び読み出しを行うシリアル通信用回路（図６のシリアル通信用回路１０４参照）は記載を省略している（図２〜５も同様）。
【００２７】
可変ゲインアンプ１１は、一方の入力端子に入力信号１が入力され、他方の入力端子に外部から制御電圧Ｖｃｔｒが入力され、出力端子が出力バッファ１２の入力端子に接続しており、出力バッファ１２へ信号を出力する。
【００２８】
また、可変ゲインアンプ１１には、自動利得制御回路が内蔵されており、制御レジスタ１３からの制御信号（図１中の「ＡＧＣ／ＭＧＣ」）に基づき、自動利得制御（ＡＧＣ）モードと手動利得制御（ＭＧＣ）モードとを切り替えることができる。ＡＧＣモードでは、外部からの制御電圧Ｖｃｔｒに応じた出力振幅となるよう利得を自動で調整し、ＭＧＣモードでは、制御電圧Ｖｃｔｒに応じた利得で入力信号１を増幅し、出力する。
【００２９】
出力バッファ１２は、可変ゲインアンプ１１の後段に設けられ、可変ゲインアンプ１１より出力された出力信号を、出力信号１として出力する。また、出力バッファ１２は、制御レジスタ１３からの制御信号（図１中の「Ｓｈｕｔｄｏｗｎ」）に基づき、出力信号１を出力するか遮断するかを切り替える、シャットダウン機能を有する。
【００３０】
図２は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。なお、図２中の可変ゲインアンプ１１、出力バッファ１２及び制御レジスタ１３は、図１と同様である（図３〜５も同様）。本実施例に係るアナログ回路制御用デジタル回路は、デジタルインタフェースを用いることで書き換え可能な上記制御レジスタ１３に加え、第１，２ＥＸＯＲ回路１４，１５、及び、第１，２プルダウン回路１６，１７を備えている。
【００３１】
第１，２プルダウン回路１６，１７は、フローティング時に論理レベルをＬに固定するものである。本実施例においては、第１プルダウン回路１６は、外部から制御信号が入力される外部信号入力端子Ｍｏｄｅと接続しており、第２プルダウン回路１７は、外部から制御信号が入力される外部信号入力端子ＳＤと接続している。
【００３２】
第１ＥＸＯＲ回路１４は、制御レジスタ１３及び第１プルダウン回路１６と、可変ゲインアンプ１１との間に設けられている。具体的には、第１ＥＸＯＲ回路１４の一方の入力端子は、第１プルダウン回路１６を介して、外部信号入力端子Ｍｏｄｅと接続し、第１ＥＸＯＲ回路１４の他方の入力端子は制御レジスタ１３と接続し、第１ＥＸＯＲ回路１４の出力端子は可変ゲインアンプ１１と接続している。
【００３３】
第２ＥＸＯＲ回路１５は、制御レジスタ１３及び第２プルダウン回路１７と、出力バッファ１２との間に設けられている。具体的には、第２ＥＸＯＲ回路１５の一方の入力端子は、フローティング時に論理レベルをＬに固定する第２プルダウン回路１７を介して、外部信号入力端子ＳＤと接続し、第２ＥＸＯＲ回路１５の他方の入力端子は制御レジスタ１３と接続し、第２ＥＸＯＲ回路１５の出力端子は出力バッファ１２と接続している。
【００３４】
以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。
【００３５】
デジタルインタフェースを使用する場合（すなわち、制御レジスタ１３が書き換えられ、制御レジスタ１３からの信号が所望の制御信号である場合）、まず、外部信号入力端子Ｍｏｄｅを開放することで、第１プルダウン回路１６により論理レベルＬが第１ＥＸＯＲ回路１４に入力される。また、それとともに、外部信号入力端子ＳＤを開放することで、第２プルダウン回路１７により論理レベルＬが第２ＥＸＯＲ回路１５に入力される。
【００３６】
したがって、第１ＥＸＯＲ回路１４から可変ゲインアンプ１１への制御信号、及び、第２ＥＸＯＲ回路１５から出力バッファ１２への制御信号としては、制御レジスタ１３から出力される信号と同じ論理レベルが出力され、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。
【００３７】
一方、デジタルインタフェースを使用しない場合（すなわち、制御レジスタ１３が書き換えられない場合）、外部信号入力端子Ｍｏｄｅ及びＳＤを通して、信号（論理レベルＨ又はＬ）をそれぞれ第１ＥＸＯＲ回路１４及び第２ＥＸＯＲ回路１５へ入力する。
【００３８】
すなわち、外部信号入力端子Ｍｏｄｅ及びＳＤに入力される信号によって、制御レジスタ１３の出力する、電源投入時に初期設定された論理レベル（以下、初期値）がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ１１及び出力バッファ１２に与えることができ、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。なお、この場合、制御レジスタ１３の初期値がＨであってもＬであっても対応可能となる。
【００３９】
また、上述において、第１ＥＸＯＲ回路１４からの制御信号の論理レベルがＨのときには可変ゲインアンプ１１をＡＧＣモードとし、論理レベルがＬのときにはＭＧＣモードとしてもよく、また、これらの組み合わせを逆にしてもよい。さらに、第２ＥＸＯＲ回路１５からの制御信号の論理レベルがＨのときには出力バッファ１２を出力状態とし、論理レベルがＬのときには遮断状態としてもよく、また、これらの組み合わせを逆にしてもよい。
【００４０】
また、本実施例は、上述のように、制御レジスタ１３と可変ゲインアンプ１１との間、及び、制御レジスタ１３と出力バッファ１２との間にそれぞれ設けられる論理回路を、ＥＸＯＲ回路に限定するものではない。図３は、本実施例の他の構成として、図２の第１，２ＥＸＯＲ回路１４，１５に代えてＡＮＤ回路１９及びＯＲ回路１８を用いた場合の回路図を表している。なお、図３中では、一例として、可変ゲインアンプ１１側の上記初期値がＬであり、出力バッファ１２側の上記初期値がＨである場合を示している。
【００４１】
図３に示すように、上記初期値がＨである場合には、図２のＥＸＯＲ回路（第１ＥＸＯＲ回路１４又は第２ＥＸＯＲ回路１５）に代えてＡＮＤ回路１９を設け、さらに、図２のプルダウン回路（第１プルダウン回路１６又は第２プルダウン回路１７）に代えてフローティング時に論理レベルをＨに固定するプルアップ回路２０を設ける。
【００４２】
一方、上記初期値がＬである場合には、図２のＥＸＯＲ回路（第１ＥＸＯＲ回路１４又は第２ＥＸＯＲ回路１５）に代えてＯＲ回路１８を設ける。なお、図３中のプルダウン回路１６ａは、図２のプルダウン回路（第１プルダウン回路１６又は第２プルダウン回路１７）と同じものである。これらの構成により、デジタルインタフェースを使用する場合、使用しない場合ともに、図２に示す回路と同様の結果を得ることができる。
【００４３】
［実施例２］
実施例１では、デジタルインタフェースを使用しない場合でも、制御レジスタ１３からの制御信号を論理演算に用いることになるため、制御レジスタ１３から正しく初期値が出力されている必要がある。
【００４４】
一般的に、ＩＣ内の制御レジスタ１３の論理レベルは、電源投入時に不定状態となってしまうため、電源電圧が安定した後に、外部からリセット信号を与えて初期化するか、あるいは、電源電圧の上昇に伴い自動でリセット信号を生成するＰＯＲ（パワーオンリセット）回路を用いることが多い。
【００４５】
デジタルインタフェースを使用しない場合、外部からのリセット信号も使用しないことが考えられ、ＰＯＲ回路のみの利用となる。そのような条件下でＩＣの実装あるいは使用環境等により、ＰＯＲ回路が正常に動作しない場合、実施例１の回路構成では、論理演算に不定状態を用いることになり、所望の動作を得ることができない。
【００４６】
それに対して本実施例では、制御レジスタ１３から出力される信号が不定な場合でも、実施例１の図２における第１，２ＥＸＯＲ回路１４，１５（又は、図３におけるＯＲ回路１８及びＡＮＤ回路１９）に入力される信号を確定することができるものである。以下、本実施例に係るアナログ回路制御用デジタル回路の構成について説明する。
【００４７】
図４は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。本実施例に係るアナログ回路制御用デジタル回路は、実施例１に示す構成（ここでは図２を例としている）に加え、さらに、ＡＮＤ回路２１（制御レジスタ側回路）、ＯＲ回路２２とインバータ回路２４（制御レジスタ側回路）、及び、プルアップ回路２３（制御レジスタ側プルアップ回路）が設けられている。
【００４８】
プルアップ回路２３は、外部信号入力端子Ａ／Ｄ（制御レジスタ側外部信号入力端子）に接続している。
【００４９】
ＡＮＤ回路２１は、制御レジスタ１３及びプルアップ回路２３と、第１ＥＸＯＲ回路１４との間に設けられている。具体的には、ＡＮＤ回路２１の一方の入力端子は、プルアップ回路２３と接続し、ＡＮＤ回路２１の他方の入力端子は制御レジスタ１３と接続し、ＡＮＤ回路２１の出力端子は第１ＥＸＯＲ回路１４の他方の入力端子（第１ＥＸＯＲ回路１４の入力端子における「一方」「他方」の使い方は、実施例１と同様）と接続している。
【００５０】
ＯＲ回路２２は、制御レジスタ１３及び（インバータ回路２４を介した）プルアップ回路２３と、第２ＥＸＯＲ回路１５との間に設けられている。具体的には、ＯＲ回路２２の一方の入力端子は、インバータ回路２４を介してプルアップ回路２３と接続し、ＯＲ回路２２の他方の入力端子は制御レジスタ１３と接続し、ＯＲ回路２２の出力端子は第２ＥＸＯＲ回路１５の他方の入力端子（第２ＥＸＯＲ回路１５の入力端子における「一方」「他方」の使い方は、実施例１と同様）と接続している。
【００５１】
これにより、ＡＮＤ回路２１、及び、ＯＲ回路２２とインバータ回路２４は、それぞれ、プルアップ回路２３から出力される信号に基づき、制御レジスタ１３から出力される信号と同じ論理レベルの信号を出力するか、固定された論理レベルの信号を出力するかを、切り替え可能としている。
【００５２】
以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。
【００５３】
デジタルインタフェースを使用する場合（すなわち、制御レジスタ１３が書き換えられ、制御レジスタ１３からの信号が所望の制御信号である場合）、外部信号入力端子Ａ／Ｄを開放することで、プルアップ回路２３により、ＡＮＤ回路２１には論理レベルＨが、ＯＲ回路２２には（インバータ回路２４を介することで）論理レベルＬが、それぞれ入力される。よって、ＡＮＤ回路２１から第１ＥＸＯＲ回路１４へ出力する信号、及び、ＯＲ回路２２から第２ＥＸＯＲ回路１５へ出力する信号は、制御レジスタ１３からＡＮＤ回路２１、ＯＲ回路２２がそれぞれ入力する信号と同じ論理レベルとなる。
【００５４】
また、それとともに、外部信号入力端子Ｍｏｄｅ及びＳＤ（アナログ回路側外部信号入力端子）を開放することで、第１プルダウン回路１６により、第１ＥＸＯＲ回路１４の一方の入力端子に論理レベルＬが入力され、第２プルダウン回路１７により、第２ＥＸＯＲ回路１５の一方の入力端子に論理レベルＬが入力される。
【００５５】
したがって、実施例１と同様に、第１ＥＸＯＲ回路１４から可変ゲインアンプ１１へ出力する制御信号、及び、第２ＥＸＯＲ回路１５から出力バッファ１２へ出力する制御信号は、第１ＥＸＯＲ回路１４、第２ＥＸＯＲ回路１５が、それぞれＡＮＤ回路２１、ＯＲ回路２２から入力した信号と同じ論理レベル（すなわち、制御レジスタ１３から出力される信号と同じ論理レベル）となり、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。
【００５６】
一方、デジタルインタフェースを使用しない場合（すなわち、制御レジスタ１３が書き換えられない場合）は、外部信号入力端子Ａ／ＤをＧＮＤと短絡することで、ＡＮＤ回路２１に論理レベルＬが、ＯＲ回路２２に論理レベルＨが入力される。そして、これらの論理レベルは固定されている。したがって、制御レジスタ１３の出力が不定であっても、必ず所望の論理レベル、つまり、ＡＮＤ回路２１から第１ＥＸＯＲ回路１４へ出力される信号としては論理レベルＬ、ＯＲ回路２２から第２ＥＸＯＲ回路１５へ出力される信号としては論理レベルＨとなる。
【００５７】
また、それとともに、外部信号入力端子Ｍｏｄｅ及びＳＤを通して、信号（論理レベルＨ又はＬ）をそれぞれ第１ＥＸＯＲ回路１４及び第２ＥＸＯＲ回路１５へ入力する。
【００５８】
すなわち、外部信号入力端子Ｍｏｄｅ及びＳＤに入力される信号によって、制御レジスタ１３の出力する初期値がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ１１及び出力バッファ１２に与えることができ、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。
【００５９】
また、本実施例は、ＡＮＤ回路２１、ＯＲ回路２２、プルアップ回路２３、及び、インバータ回路２４の組み合わせを限定するものではない。例えば、上述においては、可変ゲインアンプ１１及び第１ＥＸＯＲ回路１４側にＡＮＤ回路２１を用い、出力バッファ１２及び第２ＥＸＯＲ回路１５側にＯＲ回路２２及びインバータ回路２４を用いた場合を説明したが、これを逆にして、可変ゲインアンプ１１及び第１ＥＸＯＲ回路１４側にＯＲ回路２２及びインバータ回路２４を用い、出力バッファ１２及び第２ＥＸＯＲ回路１５側にＡＮＤ回路２１を用いてもよい。さらには、可変ゲインアンプ１１及び第１ＥＸＯＲ回路１４側と、出力バッファ１２及び第２ＥＸＯＲ回路１５側とを、同じ構成としてもよい。
【００６０】
さらに、プルアップ回路２３に代えてプルダウン回路（制御レジスタ側プルダウン回路）を設けてもよい。この場合は、インバータ回路２４は、ＯＲ回路２２ではなくＡＮＤ回路２１に接続することになる。このように、プルアップ回路又はプルダウン回路を用いることで、デジタルインタフェースを使用しない場合にＧＮＤと短絡するだけでよく、実装が容易になる。
【００６１】
［実施例３］
本実施例は、実施例２と同様、制御レジスタ１３からの出力が不定な場合でも、実施例１の図２における第１，２ＥＸＯＲ回路１４，１５（又は、図３におけるＡＮＤ回路１９及びＯＲ回路１８）に入力される信号を確定することができるものである。以下、本実施例に係るアナログ回路制御用デジタル回路の構成について説明する。
【００６２】
図５は、本実施例に係るアナログ回路制御用デジタル回路の構成を示す回路図である。本実施例に係るアナログ回路制御用デジタル回路は、実施例１に示す構成（ここでは図２を例としている）に加え、さらに、第１の１回路２接点スイッチ３１（スイッチ回路、制御レジスタ側回路）、第２の１回路２接点スイッチ３２（スイッチ回路、制御レジスタ側回路）、及び、プルアップ回路３３（制御レジスタ側プルアップ回路）を備えている。
【００６３】
プルアップ回路３３は、外部信号入力端子Ａ／Ｄ（制御レジスタ側外部信号入力端子）に接続している。
【００６４】
第１の１回路２接点スイッチ３１は、制御レジスタ１３と第１ＥＸＯＲ回路１４との間に設けられている。第１の１回路２接点スイッチ３１の入力側は、プルアップ回路３３から出力される信号に基づき、制御レジスタ１３と接続するか、ＧＮＤと短絡するかを切り替え可能であり、第１の１回路２接点スイッチ３１の出力側は、第１ＥＸＯＲ回路１４の他方の入力端子（第１ＥＸＯＲ回路１４の入力端子における「一方」「他方」の使い方は、実施例１と同様）と接続している。
【００６５】
第２の１回路２接点スイッチ３２は、制御レジスタ１３と第２ＥＸＯＲ回路１５との間に設けられている。第２の１回路２接点スイッチ３２の入力側は、プルアップ回路３３から出力される信号に基づき、制御レジスタ１３と接続するか、正電源電圧ＶＣＣと接続するかを切り替え可能であり、第２の１回路２接点スイッチ３２の出力側は、第２ＥＸＯＲ回路１５の他方の入力端子（第２ＥＸＯＲ回路１５の入力端子における「一方」「他方」の使い方は、実施例１と同様）に接続されている。
【００６６】
本実施例では、外部信号入力端子Ａ／Ｄを開放するかＧＮＤと短絡するかによって、プルアップ回路３３から出力される信号が変化し、これにより、第１，２の１回路２接点スイッチ３１，３２は、それぞれ、制御レジスタ１３と接続するか、固定電位（ＧＮＤ，ＶＣＣ）と接続するかを切り替え可能である。
【００６７】
なお、第１，２の１回路２接点スイッチ３１，３２の入力側が、制御レジスタ１３と接続する場合は、制御レジスタ１３から第１，２ＥＸＯＲ回路１４，１５へ直接信号が出力され、第１，２の１回路２接点スイッチ３１，３２の入力側が、固定電位（ＧＮＤ，ＶＣＣ）と接続する場合は、それぞれ固定された論理レベル（Ｌ，Ｈ）が第１，２ＥＸＯＲ回路１４，１５へ出力される。
【００６８】
以下では、本実施例に係るアナログ回路制御用デジタル回路の動作について、デジタルインタフェースを使用する場合と使用しない場合とに分けて説明する。なお、以下では、第１，２の１回路２接点スイッチ３１，３２は、論理レベルＨが入力されると、それぞれ入力側が制御レジスタ１３と接続し、論理レベルＬが入力されると、それぞれ入力側が固定電位（ＧＮＤ，ＶＣＣ）に接続するものとして説明するが、これらの組み合わせを逆にしてもよい。
【００６９】
デジタルインタフェースを使用する場合は、外部信号入力端子Ａ／Ｄを開放することで、プルアップ回路３３により、第１，２の１回路２接点スイッチ３１，３２に、それぞれ論理レベルＨが入力される。第１，２の１回路２接点スイッチ３１，３２は、論理レベルＨが入力されると、それぞれ入力側が制御レジスタ１３と接続するように切り替わる。
【００７０】
よって、第１の１回路２接点スイッチ３１から第１ＥＸＯＲ回路１４へ出力される信号、及び、第２の１回路２接点スイッチ３２から第２ＥＸＯＲ回路１５へ出力される信号は、制御レジスタ１３から出力される信号と同じ論理レベルとなる。
【００７１】
また、それとともに、外部信号入力端子Ｍｏｄｅ及びＳＤを開放することで、第１プルダウン回路１６により、第１ＥＸＯＲ回路１４の一方の入力端子に論理レベルＬが入力され、第２プルダウン回路１７により、第２ＥＸＯＲ回路１５の一方の入力端子に論理レベルＬが入力される。
【００７２】
したがって、実施例１と同様に、第１ＥＸＯＲ回路１４から可変ゲインアンプ１１への制御信号、及び、第２ＥＸＯＲ回路１５から出力バッファ１２への制御信号は、制御レジスタ１３から出力される信号と同じ論理レベルとなり、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。
【００７３】
一方、デジタルインタフェースを使用しない場合は、外部信号入力端子Ａ／ＤをＧＮＤと短絡することで、第１，２の１回路２接点スイッチ３１，３２に、それぞれ論理レベルＬが入力される。第１，２の１回路２接点スイッチ３１，３２は、論理レベルＬが入力されると、それぞれ入力側が固定電位（ＧＮＤ，ＶＣＣ）に接続するように切り替わる。
【００７４】
よって、第１の１回路２接点スイッチ３１から第１ＥＸＯＲ回路１４へ出力される信号は論理レベルＬ、第２の１回路２接点スイッチ３２から第２ＥＸＯＲ回路１５へ出力される信号は論理レベルＨとなる。
【００７５】
また、それとともに、外部信号入力端子Ｍｏｄｅ及びＳＤを通して、信号（論理レベルＨ又はＬ）をそれぞれ第１ＥＸＯＲ回路１４及び第２ＥＸＯＲ回路１５へ入力する。
【００７６】
すなわち、外部信号入力端子Ｍｏｄｅ及びＳＤに入力される信号によって、制御レジスタ１３の出力する初期値がそのままであっても、初期値を任意に反転又は正転させた制御信号を、可変ゲインアンプ１１及び出力バッファ１２に与えることができ、可変ゲインアンプ１１におけるＡＧＣモード／ＭＧＣモードの切り替え、及び、出力バッファ１２における出力信号１の出力／遮断の切り替えを行うことができる。
【００７７】
また、上述においては、第１の１回路２接点スイッチ３１がＧＮＤと短絡され、第２の１回路２接点スイッチ３２に正電源電圧ＶＣＣが接続された場合を説明したが、これを逆にしてもよい。さらには、第１，２の１回路２接点スイッチ３１，３２ともに、ＧＮＤと短絡あるいは正電源電圧ＶＣＣが接続されているものとしてもよい。また、プルアップ回路３３に代えて、プルダウン回路を設けるようにしてもよい。
【００７８】
以上、各実施例により、本発明に係るアナログ回路制御用デジタル回路を説明したが、本発明に係るアナログ回路制御用デジタル回路の制御対象となるアナログ回路の構成は、可変ゲインアンプ及び出力バッファに限定されるものではない。また、各実施例においては、本発明に係るアナログ回路制御用デジタル回路が、論理回路から２つ制御信号を並行して出力するものとしたが、制御信号の数はこれに限定されるものではなく、制御対象となるアナログ回路の構成により適宜変更する。
【００７９】
さらに、各実施例中における、制御レジスタが書き換えられる場合、及び、書き換えられない場合の各動作は、制御装置によって制御されるものとしてもよい。
【産業上の利用可能性】
【００８０】
本発明は、デジタルインタフェースを有し高機能又は多並列なアナログＩＣ上において、アナログ回路を制御するための、デジタル回路として好適である。
【符号の説明】
【００８１】
１１，１０１  可変ゲインアンプ
１２，１０２  出力バッファ
１３，１０３  制御レジスタ
１４  第１ＥＸＯＲ回路
１５  第２ＥＸＯＲ回路
１６  第１プルダウン回路
１６ａ  プルダウン回路
１７  第２プルダウン回路
１８，２２  ＯＲ回路
１９，２１  ＡＮＤ回路
２０，２３，３３  プルアップ回路
２４  インバータ回路
３１  第１の１回路２接点スイッチ
３２  第２の１回路２接点スイッチ
１００  アナログＩＣ
１０４  シリアル通信用回路
１０５  通信制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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