(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２１）を有する半導体基板（２０）と、
前記ドリフト層上に形成された第２導電型のベース層（２２）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（３３）および第１導電型のカソード層（３４）と、
前記ベース層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（２３）と、
前記トレンチの壁面に形成されたゲート絶縁膜（２６）と、
前記ゲート絶縁膜上に形成されたゲート電極（２７）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（２４）と、
前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２９）と、
前記第１電極上に配置され、前記第１電極の一部を露出させる開口部が形成された保護膜（３０）と、
前記第１電極における前記開口部から露出する部分の全面に形成された導電性を有するメッキ膜（３１）と、
前記コレクタ層および前記カソード層と電気的に接続される第２電極（３５）と、備え、
前記半導体基板のうちのＩＧＢＴ素子（１１ａ）として動作する領域がＩＧＢＴ領域（１２ａ）とされていると共にＦＷＤ素子（１１ｂ）として動作する領域がＦＷＤ領域（１２ｂ）とされている半導体装置において、
前記ＩＧＢＴ領域と前記ＦＷＤ領域とは、前記トレンチの延設方向に沿って交互に形成されていると共に、前記メッキ膜のうちの前記保護膜側の外縁部の直下に前記ＩＧＢＴ領域が形成されており、
前記ＩＧＢＴ領域および前記ＦＷＤ領域が形成されるセル領域（１）と、
前記セル領域を囲む周辺領域（２）と、を有し、
前記セル領域は、外縁部が前記ＩＧＢＴ領域とされ、内縁部において前記ＩＧＢＴ領域と前記ＦＷＤ領域とが交互に形成されており、
前記保護膜は、前記セル領域における前記ＩＧＢＴ領域とされた外縁部から前記周辺領域に渡って形成され、
前記保護膜の下方に位置する前記ＩＧＢＴ領域には、前記トレンチが複数形成されていることを特徴とする半導体装置。
【請求項２】
前記メッキ膜における前記保護膜側の端部は、前記セル領域における前記ＩＧＢＴ領域とされた外縁部の中央部付近に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記ドリフト層および前記ベース層を有し、前記ベース層を挟んで前記ドリフト層と反対側の一面（２０ａ）において、前記トレンチ間に位置する部分が平坦とされ、
前記第１電極は、前記半導体基板における平坦な一面と電気的に接続されることにより、前記ベース層および前記エミッタ領域と電気的に接続されることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ素子（以下、ＩＧＢＴ素子という）とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば、インバータ等に使用されるスイッチング素子として、ＩＧＢＴ素子が形成されたＩＧＢＴ領域とＦＷＤ素子が形成されたＦＷＤ領域とを有する半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように所定方向に延設された複数のトレンチが形成されている。そして、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。これにより、トレンチゲート構造が構成されている。半導体基板の裏面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されている。そして、ベース層のうちのコレクタ層上に位置する部分にはＮ＋型のエミッタ領域が形成されている。
【０００４】
半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続される上部電極が形成され、半導体基板の裏面側にはコレクタ層およびカソード層と電気的に接続される下部電極が形成されている。また、上部電極上には、上部電極の一部を露出させる開口部が形成された保護膜が形成され、保護膜から露出する部分の全面にニッケル等の金属で構成されるメッキ膜が形成されている。
【０００５】
そして、半導体基板の裏面側にコレクタ層が形成されている領域は、ＩＧＢＴ素子が形成されているＩＧＢＴ領域とされ、カソード層が形成されている領域は、ＦＷＤ素子が形成されているＦＷＤ領域とされている。なお、このような半導体装置では、ＩＧＢＴ領域（ＩＧＢＴ素子）およびＦＷＤ領域（ＦＷＤ素子）は、トレンチの延設方向と直交する方向に交互にストライプ状に形成される。
【０００６】
このような半導体装置では、ＩＧＢＴ素子は、上部電極に下部電極より低い電圧が印加されると共に、ゲート電極に所定の電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（チャネル）が形成される。そして、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、所定の電圧とは、ゲート−エミッタ間の電圧Ｖｇｅを絶縁ゲート構造の閾値電圧Ｖｔｈより高くする電圧のことである。
【０００７】
また、ＦＷＤ素子は、上部電極に下部電極より高い電圧が印加され、上部電極と下部電極との間の電圧が順方向電圧より高くなるとオン状態となり、ベース層からホールがドリフト層に注入される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１０３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、上記半導体装置は、例えば、ヒートシンクや制御端子等と共に半導体モジュールを構成するものとして用いられる。具体的には、この半導体モジュールでは、メッキ膜上にはんだ等を介して上側ヒートシンクが配置されると共に下部電極側にはんだ等を介して下側ヒートシンクが配置され、半導体装置、上側ヒートシンク、下側ヒートシンク、および制御端子等がモールド樹脂にて一体化されている。
【００１０】
しかしながら、上記半導体装置では、上部電極上にメッキ膜が形成される際、上部電極に凹部が形成され、メッキ膜が当該凹部に食い込んで（入り込んで）形成されることがある。この場合、上記のように半導体モジュールを構成すると、半導体基板、上部電極、メッキ膜、はんだ、上側ヒートシンク（金属）のそれぞれの熱膨張係数の差に起因する熱歪によってメッキ膜が変位する。このため、上部電極に凹部が形成され、メッキ膜が当該凹部に食い込んだ状態となっている場合、メッキ膜の変位に伴って上部電極がメッキ膜に引っ張られ、半導体装置（半導体モジュール）が破壊される可能性がある。
【００１１】
なお、メッキ膜は上部電極のうちの保護膜から露出する部分の全面に形成されており、メッキ膜の膨張は保護膜によって抑制されるため、ここでのメッキ膜の変位とは収縮のことである。また、メッキ膜が収縮する場合にはメッキ膜の中心部に向かって収縮するため、メッキ膜の収縮量は保護膜側の外縁部が最も大きくなる。つまり、メッキ膜の外縁部の直下に位置する上部電極に凹部が形成されている場合に半導体装置が破壊される可能性が最も高くなる。
【００１２】
上記問題を解決するため、本発明者らは、半導体モジュールを形成する前に、上部電極に凹部が形成されているか否かを検査する検査工程を実施し、上部電極に凹部が形成されていない半導体装置を用いて半導体モジュールを構成することを考えた。具体的には、上部電極の凹部はメッキ膜を形成する際に形成される。そして、上部電極に凹部が形成されると当該凹部を介してメッキ液中の不純物イオン（Ｎａ等）がトレンチゲート構造に達し、これによって界面電荷が変化することでＩＧＢＴ素子のＶｔｈ特性が変化する。このため、検査工程において、ＩＧＢＴ素子のＶｔｈ特性を検査することを考えた。なお、ＩＧＢＴ素子のＶｔｈとは、上部電極と下部電極との間に電流が流れ始める際のゲート−エミッタ間の電圧（閾値電圧）のことである。
【００１３】
しかしながら、上記の検査工程では、凹部が形成されている部分の直下に位置する領域がＦＷＤ領域である場合、ＩＧＢＴ素子のＶｔｈ特性は変化しない。そして、上記半導体装置では、ＩＧＢＴ領域とＦＷＤ領域との形成箇所に関しては特に考慮されていない。このため、メッキ膜のうちの外縁部の直下に位置する部分がＦＷＤ領域とされている場合、メッキ膜のうちの最も変位する部分の直下に凹部が形成されているか否かを判定できず、検査精度が低くなる。
【００１４】
本発明は上記点に鑑みて、検査精度の向上を図ることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（２１）を有する半導体基板（２０）と、ドリフト層上に形成された第２導電型のベース層（２２）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（３３）および第１導電型のカソード層（３４）と、ベース層を貫通してドリフト層に達し、半導体基板の面方向における一方向に沿って形成された複数のトレンチ（２３）と、トレンチの壁面に形成されたゲート絶縁膜（２６）と、ゲート絶縁膜上に形成されたゲート電極（２７）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（２４）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２９）と、第１電極上に配置され、第１電極の一部を露出させる開口部が形成された保護膜（３０）と、第１電極における開口部から露出する部分の全面に形成された導電性を有するメッキ膜（３１）と、コレクタ層およびカソード層と電気的に接続される第２電極（３５）と、備え、半導体基板のうちのＩＧＢＴ素子（１１ａ）として動作する領域がＩＧＢＴ領域（１２ａ）とされていると共にＦＷＤ素子（１１ｂ）として動作する領域がＦＷＤ領域（１２ｂ）とされている半導体装置において、以下の点を特徴としている。
【００１６】
すなわち、ＩＧＢＴ領域とＦＷＤ領域とは、トレンチの延設方向に沿って交互に形成されていると共に、メッキ膜のうちの保護膜側の外縁部の直下にＩＧＢＴ領域が形成されており、ＩＧＢＴ領域およびＦＷＤ領域が形成されるセル領域（１）と、セル領域を囲む周辺領域（２）と、を有し、セル領域は、外縁部がＩＧＢＴ領域とされ、内縁部においてＩＧＢＴ領域とＦＷＤ領域とが交互に形成されており、保護膜は、セル領域におけるＩＧＢＴ領域とされた外縁部から周辺領域に渡って形成され、保護膜の下方に位置するＩＧＢＴ領域には、トレンチが複数形成されていることを特徴としている。
【００１７】
これによれば、メッキ膜のうちの外縁部の直下にＩＧＢＴ領域が形成されている。つまり、メッキ膜が収縮する際、メッキ膜の変位量が最も大きい部分の直下にＩＧＢＴ領域が形成されている。このため、少なくともメッキ膜の変位量が最も大きくなる部分が第１電極に食い込んでいるか否かを高精度に判定でき、検出精度の向上を図ることができる。また、ＩＧＢＴ領域とＦＷＤ領域とがトレンチの延設方向と直交する方向に交互に形成されている。このため、半導体装置に発生する熱が局所的に集中することを抑制できる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態における半導体装置の平面図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】上部電極に凹部が形成されている半導体装置を示す断面図である。
【図４】ＩＧＢＴ素子のＶｔｈ特性を検査した際の波形を示す図である。
【図５Ａ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図５Ｂ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【図５Ｃ】本発明の他の実施形態におけるＩＧＢＴ素子の最小単位の構造を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２１】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。半導体装置は、図１に示されるように、平面矩形状のチップ状とされており、セル領域１と、セル領域１を囲む周辺領域２とを備えている。
【００２２】
セル領域１は、ＩＧＢＴ素子１１ａが形成されたＩＧＢＴ領域１２ａおよびＦＷＤ素子１１ｂが形成されたＦＷＤ領域１２ｂを有している。つまり、本実施形態では、ＩＧＢＴ素子１１ａおよびＦＷＤ素子１１ｂが共通のセル領域１に形成されている。まず、ＩＧＢＴ領域１２ａ（ＩＧＢＴ素子１１ａ）およびＦＷＤ領域１２ｂ（ＦＷＤ素子１１ｂ）の基本的な構成について説明する。
【００２３】
セル領域１は、図２に示されるように、ドリフト層２１として機能するＮ−型の共通の半導体基板２０を有しており、ドリフト層２１上（半導体基板２０の一面２０ａ側）にＰ型のベース層２２が形成されている。そして、ベース層２２を貫通してドリフト層２１に達するように複数のトレンチ２３が形成され、このトレンチ２３によってベース層２２が複数個に分離されている。
【００２４】
本実施形態では、複数のトレンチ２３は、ＩＧＢＴ領域１２ａおよびＦＷＤ領域１２ｂにそれぞれ形成されており、半導体基板２０の一面２０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔にストライプ状に形成されている。なお、複数のトレンチ２３は、先端部が引き回されることで環状構造とされていてもよい。また、本実施形態では、ベース層２２のうちのドリフト層２１と反対側の一面にて半導体基板２０の一面２０ａが構成されている。
【００２５】
ベース層２２は、ＩＧＢＴ領域１２ａでは、チャネル領域として機能する。そして、チャネル領域としてのベース層２２（ＩＧＢＴ領域１２ａのベース層２２）には、Ｎ＋型のエミッタ領域２４と、エミッタ領域２４に挟まれるようにＰ＋型のボディ領域２５とが形成されている。
【００２６】
エミッタ領域２４は、ドリフト層２１よりも高不純物濃度で構成され、ベース層２２内において終端し、かつ、トレンチ２３の側面に接するように形成されている。一方、ボディ領域２５は、ベース層２２よりも高不純物濃度で構成され、エミッタ領域２４と同様に、ベース層２２内において終端するように形成されている。
【００２７】
より詳しくは、エミッタ領域２４は、トレンチ２３間の領域において、トレンチ２３の長手方向に沿ってトレンチ２３の側面に接するように棒状に延設され、トレンチ２３の先端よりも内側で終端する構造とされている。また、ボディ領域２５は、２つのエミッタ領域２４に挟まれてトレンチ２３の長手方向（つまりエミッタ領域２４）に沿って棒状に延設されている。なお、本実施形態のボディ領域２５は、半導体基板２０の一面２０ａを基準としてエミッタ領域２４よりも深く形成されている。
【００２８】
また、各トレンチ２３内は、各トレンチ２３の壁面を覆うように形成されたゲート絶縁膜２６と、このゲート絶縁膜２６の上に形成されたポリシリコン等により構成されるゲート電極２７とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２９】
ベース層２２（半導体基板２０の一面２０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜２８が形成されている。そして、層間絶縁膜２８には、ＩＧＢＴ領域１２ａにおいて、エミッタ領域２４の一部およびボディ領域２５を露出させるコンタクトホール２８ａが形成されている。また、ＦＷＤ領域１２ｂにおいて、ベース層２２を露出させるコンタクトホール２８ｂが形成されている。
【００３０】
層間絶縁膜２８上には上部電極２９が形成されている。この上部電極２９は、ＩＧＢＴ領域１２ａでは、コンタクトホール２８ａを介してエミッタ領域２４およびボディ領域２５と電気的に接続され、ＦＷＤ領域１２ｂでは、コンタクトホール２８ｂを介してベース層２２と電気的に接続されている。つまり、上部電極２９は、ＩＧＢＴ領域１２ａにおいてエミッタ電極として機能し、ＦＷＤ領域１２ｂにおいてアノード電極として機能する。なお、本実施形態では、上部電極２９が本発明の第１電極に相当している。
【００３１】
上部電極２９上には、ＰＩＱ等で構成される保護膜３０が形成されており、保護膜３０には上部電極２９の一部（内縁部）が露出するように開口部３０ａが形成されている。具体的には、この開口部３０ａは、保護膜３０がセル領域１の外縁部から周辺領域２に渡って残存するように形成されている。そして、上部電極２９のうちの保護膜３０から露出する部分の全面上には、Ｎｉ等の導電性部材（金属）で構成されるメッキ膜３１が形成されている。なお、メッキ膜３１は、例えば、無電解メッキ法によって形成される。
【００３２】
また、ドリフト層２１のうちのベース層２２側と反対側（半導体基板２０の他面２０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）３２が形成されている。このＦＳ層３２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板２０の他面２０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００３３】
そして、ＩＧＢＴ領域１２ａでは、ＦＳ層３２を挟んでドリフト層２１と反対側にＰ型のコレクタ層３３が形成され、ＦＷＤ領域１２ｂでは、ＦＳ層３２を挟んでドリフト層２１と反対側にＮ型のカソード層３４が形成されている。つまり、ＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとは、半導体基板２０の他面２０ｂ側に形成される層がコレクタ層３３であるかカソード層３４であるかによって区画されている。
【００３４】
コレクタ層３３およびカソード層３４上（半導体基板２０の他面２０ｂ）には下部電極３５が形成されている。この下部電極３５は、ＩＧＢＴ領域１２ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１２ｂにおいてはカソード電極として機能する。なお、本実施形態では、下部電極３５が本発明の第２電極に相当している。
【００３５】
そして、上記のように構成されていることにより、ＦＷＤ領域１２ｂにおいては、ベース層２２をアノードとし、ドリフト層２１、ＦＳ層３２、カソード層３４をカソードとしてＰＮ接合されたＦＷＤ素子１１ｂが構成されている。すなわち、本実施形態では、半導体基板２０は、コレクタ層３３上の部分がＩＧＢＴ素子１１ａを構成する（ＩＧＢＴ素子１１ａとして動作する）ＩＧＢＴ領域１２ａとされ、カソード層３４上の部分がＦＷＤ素子１１ｂを構成する（ＦＷＤ素子１１ｂとして動作する）ＦＷＤ領域１２ｂとされている。
【００３６】
以上が本実施形態におけるＩＧＢＴ領域１２ａ（ＩＧＢＴ素子１１ａ）およびＦＷＤ領域１２ｂ（ＦＷＤ素子１１ｂ）の基本的な構成である。なお、本実施形態では、Ｎ型、Ｎ＋型が本発明の第１導電型に相当し、Ｐ型、Ｐ＋型が本発明の第２導電型に相当している。
【００３７】
そして、セル領域１には、図１に示されるように、外縁部にＩＧＢＴ領域１２ａが形成され、内縁部においてＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとがトレンチ２３の延設方向と直交する方向に交互に形成されている。さらに、詳述すると、上記のように、保護膜３０はセル領域１の外縁部から周辺領域２に渡って形成されており、メッキ膜３１のうちの保護膜３０側の外縁部の直下にＩＧＢＴ領域１２ａが形成されている。
【００３８】
周辺領域２は、特に図示しないが、耐圧向上を図ることができるように、半導体基板２０の表層部に、セル領域１を囲むように環状のＰ型のウェル領域や複数のＰ型のガードリングが多重リング構造として形成されている。
【００３９】
また、周辺領域２には、ゲート電極２７と接続されるゲート用パッド、温度センスパッド、電流センスパッド等の複数のパッド３が備えられている。
【００４０】
以上が本実施形態における半導体装置の構成である。このような半導体装置は、検査工程にて正常であると判定された場合、メッキ膜３１上にはんだ等を介して上側ヒートシンクが配置されると共に下部電極３５側にはんだ等を介して下側ヒートシンクが配置され、これらと共にモールド樹脂にて一体化された半導体モジュールとして用いられる。
【００４１】
そして、検査工程では、ＩＧＢＴ素子１１ａのＶｔｈ特性を評価する。すなわち、図３に示されるように、上部電極２９に凹部２９ａが形成され、凹部２９ａ内にメッキ膜３１が食い込んでいる場合、メッキ膜３１を形成する際のメッキ液中の不純物イオン（Ｎａ等）が凹部２９ａを介して当該凹部２９ａの近傍に位置するトレンチゲート構造に到達する。そして、メッキ液中の不純物イオンがＩＧＢＴ領域１２ａにおけるトレンチゲート構造に到達すると界面電荷が変化する。このため、図４に示されるように、ゲート電極２７にゲート電圧Ｖｇを印加してコレクタ−エミッタ間に電流Ｉｃを流すと、ＩＧＢＴ素子１１ａのＶｔｈ特性異常（電流波形異常）が発生する。したがって、ＩＧＢＴ素子１１ａのＶｔｈ特性異常が発生しているか否かを判定することにより、上部電極２９に凹部２９ａが形成されているか否かを判定する。
【００４２】
この際、上記のように、ＦＷＤ領域１２ｂに形成されたトレンチゲート構造にメッキ液中の不純物イオンが到達したとしてもＩＧＢＴ素子１１ａのＶｔｈ特性に影響はない。しかしながら、本実施形態では、ＩＧＢＴ領域１２ａがメッキ膜３１における外縁部の直下に形成されている。つまり、メッキ膜３１が変位する際、メッキ膜３１の変位量が最も大きくなる部分の直下にＩＧＢＴ領域１２ａが形成されている。このため、少なくともメッキ膜３１の変位量が最も大きくなる部分が上部電極２９に食い込んでいるか否かを高精度に判定でき、検査精度の向上を図ることができる。
【００４３】
以上説明したように、本実施形態では、メッキ膜３１のうちの外縁部の直下にＩＧＢＴ領域１２ａが形成されている。つまり、メッキ膜３１が収縮する際、メッキ膜３１の変位量が最も大きい部分の直下にＩＧＢＴ領域１２ａが形成されている。このため、少なくともメッキ膜３１の変位量が最も大きくなる部分が上部電極２９に食い込んでいるか否かを高精度に判定できる。
【００４４】
また、セル領域１の内縁部では、ＩＧＢＴ領域１２ａとＦＷＤ領域１２ｂとがトレンチ２３の延設方向と直交する方向に交互に形成されている。このため、単純にセル領域１の外縁部をＩＧＢＴ領域１２ａとし、内縁部をＦＷＤ領域１２ｂのみで構成した場合と比較して、半導体装置に発生する熱が局所的に集中することを抑制できる。
【００４５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４６】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００４７】
また、上記各実施形態において、ＩＧＢＴ領域１２ａは、図５Ａに示されるように、エミッタ領域２４およびボディ領域２５が適宜間引かれたものが繰り返しミラー反転されることで構成されるものであってもよい。この場合、トレンチ２３によって分割されたベース層２２のうち、エミッタ領域２４が形成されたものがチャネル領域２２ａとなると共に、エミッタ領域２４が形成されていないものがフロート領域２２ｂとなる。
【００４８】
また、ＩＧＢＴ領域１２ａは、図５Ｂに示されるように、図５Ａの変形例として、フロート領域２２ｂに、当該フロート領域２２ｂを深さ方向に分割するＮ型のホールストッパー層（ＨＳ層）３６が形成されたものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ホールストッパー層３６によってドリフト層２１内のホールがフロート領域２２ｂを介して上部電極２９に抜け出ることを抑制できる。
【００４９】
そして、ＩＧＢＴ領域１２ａは、図５Ｃに示されるように、ホールストッパー層３６と共に、チャネル領域２２ａとドリフト層２１との間にＮ型のキャリアストレージ層（ＣＳ層）３７を備えるものが繰り返しミラー反転されることで構成されるものであってもよい。これによれば、ドリフト層２１に蓄積されたホールがチャネル領域２２ａを介して上部電極２９から抜け出ることを抑制できる。
【００５０】
なお、特に図示しないが、ＩＧＢＴ領域１２ａは、図５Ｃにおいて、ホールストッパー層３６が形成されていないものが繰り返しミラー反転されることで構成されるものであってもよい。
【符号の説明】
【００５１】
２０    半導体基板
２１    ドリフト層
２２    ベース層
２３    トレンチ
２４    エミッタ領域
２６    ゲート絶縁膜
２７    ゲート電極
２９    上部電極（第１電極）
３０    保護膜
３５    下部電極（第２電極）
【図１】
0006428503.tif 000002
【図２】
0006428503.tif 000003
【図３】
0006428503.tif 000004
【図４】
0006428503.tif 000005
【図５Ａ】
0006428503.tif 000006
【図５Ｂ】
0006428503.tif 000007
【図５Ｃ】
0006428503.tif 000008