(57)【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、
基板上に形成され、ｐ型ドーパントがドーピングされたｐ型ドーピング層と、
前記ｐ型ドーピング層上に形成されたチャネル層と、
前記チャネル層上に形成されたバリア層と、
を備え、
前記ｐ型ドーピング層における単位面積当たりの前記ｐ型ドーパントの濃度と、前記ｐ型ドーピング層、前記チャネル層、および前記バリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和は、８．４×１０１１ｃｍ−２以下であることを特徴とする、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記ｐ型ドーパントは、炭素であることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記ｐ型ドーパントは、鉄であることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記チャネル層は、ＧａＮからなることを特徴とする、請求項１から３のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
前記バリア層は、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなることを特徴とする、請求項１から４のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
前記バリア層は、ＩｎｚＡｌ１−ｚＮ（０＜ｚ≦１）からなることを特徴とする、請求項１から４のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
前記基板は、ＧａＮからなることを特徴とする、請求項１から６のいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項８】
窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
（ａ）基板上にｐ型ドーパントがドーピングされたｐ型ドーピング層を形成する工程と、
（ｂ）前記ｐ型ドーピング層上にチャネル層を形成する工程と、
（ｃ）前記チャネル層上にバリア層を形成する工程と、
を備え、
前記工程（ａ）、前記工程（ｂ）、および前記工程（ｃ）において、
前記ｐ型ドーピング層における単位面積当たりの前記ｐ型ドーパントの濃度と、前記ｐ型ドーピング層、前記チャネル層、および前記バリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和が８．４×１０１１ｃｍ−２以下となるように、前記ｐ型ドーピング層、前記チャネル層、および前記バリア層を形成することを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記工程（ａ）において、前記ｐ型ドーパントは炭素であることを特徴とする、請求項８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１０】
前記工程（ａ）において、前記ｐ型ドーパントは鉄であることを特徴とする、請求項８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１１】
前記工程（ｂ）において、前記チャネル層はＧａＮからなることを特徴とする、請求項８から１０のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１２】
前記工程（ｃ）において、前記バリア層はＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなることを特徴とする、請求項８から１１のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１３】
前記工程（ｃ）において、前記バリア層はＩｎｚＡｌ１−ｚＮ（０＜ｚ≦１）からなることを特徴とする、請求項８から１１のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項１４】
前記工程（ａ）において、前記基板はＧａＮからなることを特徴とする、請求項８から１３のいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタは、少なくとも２層の半導体層を基板上にエピタキシャル成長することによって積層して形成される。ここで、２層の半導体層の各々は、窒化物を含んでおり、かつ互いにバンドギャップが異なっている。このようなヘテロ接合電界効果型トランジスタは、２層の半導体層におけるヘテロ接合の界面で発生する高濃度かつ高移動度の２次元電子ガスを、上層の半導体層の表面に形成されたソース電極、ドレイン電極、およびゲート電極によって制御することによって動作し、高周波および高出力を実現している。
【０００３】
上記の２層の半導体層を基板上にエピタキシャル成長することによって形成する際、当該２層の半導体層には転位が少なからず発生する。転位はｎ型ドーパントとして振る舞うため、オフ動作時にドレインリーク電流が生じる。従来、このような転位によって発生するｎ型ドーパントを補償してドレインリーク電流を抑制するために、下層の半導体層にｐ型ドーパントをドーピングする技術が開示されている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】C.Poblenz et al.、「Effect of carbon doping on buffer leakage in AlGaN/GaN high electron mobility transistors」、JOURNAL OF VACUUM AND TECHNOLOGY B、2004、Vol.22、No.3、p.1145-1149
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタでは、上記の半導体層中に形成される転位、および下層にドーピングしたｐ型ドーパントがトラップ準位として振る舞い、高速動作時のドレイン電流の低下（電流コラプスの発生）を招く。従って、半導体層中における転位密度およびｐ型ドーパントの濃度は少ない方が好ましい。しかし、従来、半導体層中における転位密度およびｐ型ドーパントの濃度と、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタの特性との関係が解明されておらず、転位密度およびｐ型ドーパントの濃度をどの程度制御すればよいのか知られていない。
【０００６】
本発明は、このような問題を解決するためになされたものであり、高速動作時のドレイン電流の低下を抑制することが可能なヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成され、ｐ型ドーパントがドーピングされたｐ型ドーピング層と、ｐ型ドーピング層上に形成されたチャネル層と、チャネル層上に形成されたバリア層とを備え、ｐ型ドーピング層における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層、チャネル層、およびバリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和は、８．４×１０１１ｃｍ−２以下であることを特徴とする。
【０００８】
また、本発明によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にｐ型ドーパントがドーピングされたｐ型ドーピング層を形成する工程と、（ｂ）ｐ型ドーピング層上にチャネル層を形成する工程と、（ｃ）チャネル層上にバリア層を形成する工程とを備え、工程（ａ）、工程（ｂ）、および工程（ｃ）において、ｐ型ドーピング層における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層、チャネル層、およびバリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和が８．４×１０１１ｃｍ−２以下となるように、ｐ型ドーピング層、チャネル層、およびバリア層を形成することを特徴とする。
【発明の効果】
【０００９】
本発明によると、ヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、基板上に形成され、ｐ型ドーパントがドーピングされたｐ型ドーピング層と、ｐ型ドーピング層上に形成されたチャネル層と、チャネル層上に形成されたバリア層とを備え、ｐ型ドーピング層における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層、チャネル層、およびバリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和は、８．４×１０１１ｃｍ−２以下であるため、高速動作時のドレイン電流の低下を抑制することが可能となる。
【００１０】
また、ヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）基板上にｐ型ドーパントがドーピングされたｐ型ドーピング層を形成する工程と、（ｂ）ｐ型ドーピング層上にチャネル層を形成する工程と、（ｃ）チャネル層上にバリア層を形成する工程とを備え、工程（ａ）、工程（ｂ）、および工程（ｃ）において、ｐ型ドーピング層における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層、チャネル層、およびバリア層の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和が８．４×１０１１ｃｍ−２以下となるように、ｐ型ドーピング層、チャネル層、およびバリア層を形成するため、高速動作時のドレイン電流の低下を抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【図２】本発明の実施の形態による半導体層におけるｐ型ドーパントの濃度およびトラップ準位の密度の和と、高速動作時とＤＣ動作時のドレイン電流の比（高速動作時／ＤＣ動作時）との関係を示す図である。
【図３】窒化物半導体からなる半導体層中に形成される転位をＴＥＭで観察した結果の一例を示す図である。
【図４】エッチング後の窒化物半導体からなる半導体層の表面に形成されるピットをＳＥＭで観察した結果の一例を示す図である。
【図５】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構造の他の一例を示す図である。
【図６】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図７】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図８】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図９】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１０】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【図１１】本発明の実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態について、図面に基づいて以下に説明する。
【００１３】
＜実施の形態＞
＜構成＞
まず、本発明の実施の形態によるヘテロ接合電界効果型トランジスタの構成について説明する。
【００１４】
図１は、本実施の形態によるヘテロ接合電界効果型トランジスタの構造の一例を示す図である。
【００１５】
図１に示すように、本実施の形態によるヘテロ接合電界効果型トランジスタは、半絶縁性基板１と、半絶縁性基板１上に形成されたＧａＮからなるｐ型ドーピング層２と、ｐ型ドーピング層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなるバリア層４とを備えている。ｐ型ドーピング層２には炭素がドーピングされており、チャネル層３には何もドーピングされていない。なお、以下では、ｐ型ドーピング層２、チャネル層３、およびバリア層４を総称して半導体層ともいう。
【００１６】
バリア層４上には、ソース電極５、ドレイン電極６、およびゲート電極９が形成されており、ソース電極５、ドレイン電極６、およびバリア層４の表面を覆うように表面保護膜８が形成されている。ｐ型ドーピング層２、チャネル層３、およびバリア層４の深さ方向には、素子分離領域７が形成されている。
【００１７】
ｐ型ドーピング層２には、単位面積当たり濃度ＮＡの炭素（ｐ型ドーパント）がドーピングされている。また、ｐ型ドーピング層２、チャネル層３、およびバリア層４（すなわち、半導体層）には、単位面積当たり密度ρで、深さ方向に転位が発生している。当該転位は、ｐ型ドーピング層２、チャネル層３、およびバリア層４の単位面積当たり密度ＮＤのトラップ準位を形成する。ｐ型ドーピング層２における濃度ＮＡと、半導体層中に形成される転位によるトラップ準位の密度ＮＤとの和Ｎｔｏｔａｌは、下記の式（１）に示すように８．４×１０１１ｃｍ−２以下となっている。
【００１８】
Ｎｔｏｔａｌ＝ＮＡ＋ＮＤ≦８．４×１０１１ｃｍ−２  ・・・（１）
次に、ｐ型ドーピング層２におけるｐ型ドーパントの濃度ＮＡと、半導体層中に形成される転位によるトラップ準位の密度ＮＤとの和Ｎｔｏｔａｌを８．４×１０１１ｃｍ−２以下とする理由について説明する。
【００１９】
半導体層中に発生する転位は、当該半導体層中にトラップ準位を形成する。トラップ準位は、高速動作時のドレイン電流の低下（電流コラプスの発生）を引き起こすとともに、オフ動作時のドレインリーク電流が生じる要因となる。このドレインリーク電流を抑制するために、ｐ型ドーピング層２が設けられている。転位によるトラップ準位によって発生したキャリア（ｎ型ドーパント）は、ｐ型ドーピング層２にドーピングしたｐ型ドーパントで補償されるため、ドレインリーク電流が抑制される。しかし、ｐ型ドーピング層２にドーピングされたｐ型ドーパントは、高速動作時にトラップ準位として作用するため、高速動作時のドレイン電流の低下（電流コラプスの発生）を引き起こす。
【００２０】
なお、このような高速動作時のドレイン電流が低下（電流コラプスが発生）する現象は、バンドギャップが窒化物半導体よりも小さいＳｉまたはＧａＡｓ等を用いた半導体層を備えるトランジスタでは生じにくく、バンドギャップが大きい窒化物半導体を用いた半導体層を備えるトランジスタに特有の現象である。
【００２１】
図２は、半導体層におけるｐ型ドーパントの濃度ＮＡおよびトラップ準位の密度ＮＤの和Ｎｔｏｔａｌと、高速動作時とＤＣ動作時のドレイン電流の比（高速動作時／ＤＣ動作時）との関係を示す図である。
【００２２】
図２に示すように、高速動作時とＤＣ動作時のドレイン電流の比（高速動作時／ＤＣ動作時）は、Ｎｔｏｔａｌが８．４×１０１１ｃｍ−２以上である場合に大きく減少している。この場合、出力電力および効率といった高周波特性に大きな悪影響が生じる。従って、Ｎｔｏｔａｌは、８．４×１０１１ｃｍ−２以下にすることが重要である。
【００２３】
次に、ｐ型ドーピング層２におけるｐ型ドーパントの濃度ＮＡと、半導体層中に形成される転位によるトラップ準位の密度ＮＤとの和Ｎｔｏｔａｌの導出方法について説明する。
【００２４】
図３は、窒化物半導体からなる半導体層中に形成される転位をＴＥＭ（Transmission Electron Microscopy）で観察した結果の一例を示す図である。
【００２５】
図３に示すように、窒化物半導体からなる半導体層中に形成される転位は、半導体層の深さ方向（表面から裏面に渡る方向）に沿って連続して形成される。この転位が半導体層中に電流コラプスまたはドレインリーク電流を引き起こすトラップ準位を形成する場合において、当該トラップ準位は、１つの転位に対して１つ形成されるのではなく、１つの転位に対して深さ方向に連続して形成されるはずである。従って、本実施の形態では、深さ方向に発生する１つの転位において、半導体層を構成する半導体の１つの格子に対して１つのトラップ準位が形成されると仮定する。具体的には、ｐ型ドーピング層２、チャネル層３、およびバリア層４の各々において、１つの転位に対して、各層の厚さを、各層を構成する半導体の深さ方向の格子定数で割った数だけトラップ準位が形成されることになる。従って、トラップ準位の密度ＮＤは、転位の密度ρを用いると下記の式（２）で表される。
【００２６】
ＮＤ＝ρ×（ｄ２／ｌｃ２＋ｄ３／ｌｃ３＋ｄ４／ｌｃ４）  ・・・（２）
ここで、ｄ２はｐ型ドーピング層２の厚さ、ｄ３はチャネル層３の厚さ、およびｄ４はバリア層４の厚さを示している。また、ｌｃ２はｐ型ドーピング層２における深さ方向の格子定数、ｌｃ３はチャネル層３における深さ方向の格子定数、ｌｃ４はバリア層４における深さ方向の格子定数を示している。
【００２７】
なお、転位の密度ρは、トランジスタが形成される領域における半導体の表面を、３６０℃に熱した水酸化カリウム（ＫＯＨ）に１分間浸漬した際に、図４に示すような半導体の表面に形成されるピット（エッチングピット）の数に基づいて算出してもよい。ここで、図４は、エッチング後の窒化物半導体からなる半導体層の表面に形成されるピットをＳＥＭ（Scanning Electron Microscopy）で観察した結果の一例を示している。また、転位の密度ρは、例えば図３における転位の数に基づいて算出してもよい。
【００２８】
ｐ型ドーピング層２にドーピングされるｐ型ドーパントは、当該ｐ型ドーパント（ここでは炭素）の１つの炭素原子が、電流コラプスまたはドレインリーク電流を引き起こすトラップ準位となる。なお、ｐ型ドーピング層２の単位面積当たりのｐ型ドーパントの濃度ＮＡは、ｐ型ドーピング層２にドーピングした単位体積当たりのｐ型ドーパントの濃度に、ｐ型ドーピング層２の厚さｔ２を乗算することによって算出することができる。
【００２９】
上記より、ｐ型ドーパントの濃度ＮＡは、ｐ型ドーピング層２に形成されるトラップ準位の密度と同等であるといえる。従って、ｐ型ドーパントの濃度ＮＡと、半導体層中に形成される転位によるトラップ準位の密度ＮＤとの和Ｎｔｏｔａｌは、半導体層全体における単位面積当たりのトラップ準位の密度となる。このように、本実施の形態では、半導体層全体における単位面積当たりのトラップ準位の密度（Ｎｔｏｔａｌ）と、電流コラプス（高速動作時のドレイン電流値）との関係を実験（図２参照）によって明確にしている。
【００３０】
なお、ｐ型ドーピング層２にドーピングされるｐ型ドーパントは、半導体層中の転位によるトラップ準位を補償する必要があるため、ｐ型ドーパントの濃度ＮＡがドレインリーク電流を生じさせる程度に高い場合は、ｐ型ドーパントの濃度ＮＡをトラップ準位の密度ＮＤよりも大きくすることが一般的である。また、ｐ型ドーパントの濃度ＮＡがドレインリーク電流を生じさせない程度に十分低い場合は、ｐ型ドーパントをドーピングする必要はなくなる。すなわち、図２に示すＮｔｏｔａｌが８．４×１０１１ｃｍ−２以下であっても、ｐ型ドーパントの濃度ＮＡを十分に低くするか、またはｐ型ドーパントの濃度ＮＡ＞トラップ準位の密度ＮＤの関係を満たせば、ドレインリーク電流は発生しない。
【００３１】
本実施の形態によるヘテロ接合電界効果型トランジスタは、Ｎｔｏｔａｌが８．４×１０１１ｃｍ−２以下の場合において上記の関係を満たしている。実際に、ドレイン電圧１００Ｖおよびゲート電圧−５Ｖのオフ動作状態で本実施の形態によるヘテロ接合電界効果型トランジスタを測定した結果、ドレインリーク電流は１×１０−６Ａ／ｍｍ以下であり、非特許文献１に記載のドレインリーク電流よりも十分に低い。
【００３２】
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタは、窒化物半導体からなるヘテロ接合電界効果型トランジスタであって、半絶縁性基板１上に形成され、ｐ型ドーパントがドーピングされたｐ型ドーピング層２と、ｐ型ドーピング層２上に形成されたチャネル層３と、チャネル層３上に形成されたバリア層４とを備え、ｐ型ドーピング層２における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層２、チャネル層３、およびバリア層４の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和は、８．４×１０１１ｃｍ−２以下である。
【００３３】
このような構成とすることによって、高速動作時のドレイン電流の低下を抑制することが可能となる。ｐ型ドーピング層２にドービングされるｐ型ドーパントを炭素とすることによって、ｐ型ドーパントをｐ型ドーピング層２にドーピングする際にｐ型ドーピング層２中に形成される欠陥密度を低減する（転位の数を低減する）ことができ、高速動作時のドレイン電流の低下をさらに抑制することが可能となる。チャネル層３をＧａＮとすることによって、チャネル層３にＩｎまたはＡｌを含む場合よりも電子の移動度が高くなるため、ドレイン電流が増加する。バリア層４をＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）とすることによって、バリア層４にＩｎを含む場合よりもバンドギャップが大きくなるため、耐圧が向上する。
【００３４】
＜変形例＞
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの代表的な構造について説明したが、下記に示すような各構造にしても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの各変形例について説明する。
【００３５】
＜変形例１＞
本実施の形態によるヘテロ接合電界効果型トランジスタは、互いにバンドギャップが異なる窒化物半導体からなるチャネル層３とバリア層４とのヘテロ界面であってチャネル層３側に形成される２次元電子ガスをキャリアとして動作する。従って、チャネル層３とバリア層４を構成する窒化物半導体のバンドギャップが各々異なっていれば２次元電子ガスが形成されてトランジスタとして動作するため、図１に示すようなチャネル層３をＧａＮ、およびバリア層４をＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）とする構成に限るものではない。
【００３６】
例えば、チャネル層３をバリア層４とはＡｌの組成が異なるＡｌｙＧａ１−ｙＮ（ｙ＜ｘ≦１）で構成してもよく、バリア層４はＩｎｚＡｌ１−ｚＮ（０＜ｚ≦１）で構成してもよい。あるいは、チャネル層３およびバリア層４をＩｎｚＡｌｘＧａ１−ｘ−ｚＮ（０＜ｘ≦１、０＜ｚ≦１）として互いに異なる組成で構成するようにしてもよい。
【００３７】
バリア層４をＩｎｚＡｌ１−ｚＮ（０＜ｚ≦１）とすることによって、チャネル層３を構成する半導体材料と格子整合する半導体材料とすることが可能となり、結晶欠陥を低減することができ、高速動作時のドレイン電流の低下をさらに抑制することができる。
【００３８】
＜変形例２＞
上記では、ｐ型ドーピング層２は、図１に示すようなチャネル層３と同じＧａＮで構成しているが、これに限るものではない。例えば、ｐ型ドーピング層２は、ＩｎｚＡｌ１−ｚＮ（０＜ｚ≦１）からなる窒化物半導体で構成してもよい。
【００３９】
＜変形例３＞
上記では、ｐ型ドーピング層２にドーピングされるｐ型ドーパントが炭素である場合について説明しているが、これに限るものではない。例えば、ｐ型ドーパントは、鉄、亜鉛、クロム、マグネシウム等、転位によって発生するキャリアを補償できる元素であればよい。これらのｐ型ドーパントであっても、上記と同様の効果が得られる。
【００４０】
＜変形例４＞
図１に示すように、ヘテロ接合電界効果型トランジスタは、少なくともチャネル層３およびバリア層４の２層を備えているが、トランジスタとして動作可能であれば、チャネル層３およびバリア層４を含む複数層を備えてもよい。
【００４１】
例えば、図５に示すように、ｐ型ドーピング層２またはチャネル層３とは異なる材料からなる半絶縁性基板１を用いる場合は、格子定数の違いを緩和するために、半絶縁性基板１とｐ型ドーピング層２との間にＡｌＮからなるバッファ層１０を形成してもよい。また、バリア層４による２次元電子ガスの合金散乱を抑制して移動度を向上させるために、チャネル層３とバリア層４との間にＡｌＮからなるスペーサ層１１を形成してもよい。また、コンタクト抵抗の低減およびゲートリーク電流の低減のために、バリア層４上にＧａＮからなるキャップ層１２を形成してもよい。
【００４２】
なお、バッファ層１０、スペーサ層１１、およびキャップ層１２は、ＩｎｚＡｌｘＧａ１−ｘ−ｚＮ（０＜ｘ≦１、０＜ｚ≦１）で構成してもよい。
【００４３】
また、図５に示すヘテロ接合電界効果トランジスタにおいて、半導体層（ｐ型ドーピング層２、チャネル層３、バリア層４、バッファ層１０、スペーサ層１１、およびキャップ層１２）中で形成される転位によるトラップ準位の密度ＮＤは、下記の式（３）で表される。
【００４４】
ＮＤ＝ρ×（ｄ２／ｌｃ２＋ｄ３／ｌｃ３＋ｄ４／ｌｃ４＋ｄ１０／ｌｃ１０＋ｄ１１／ｌｃ１１＋ｄ１２／ｌｃ１２）  ・・・（３）
ここで、ｄ１０はバッファ層１０の厚さ、ｄ１１はスペーサ層１１の厚さ、ｄ１２はキャップ層１２の厚さを示している。また、ｌｃ１０はバッファ層１０における深さ方向の格子定数、ｌｃ１１はスペーサ層１１における深さ方向の格子定数、ｌｃ１２はキャップ層１２における深さ方向の格子定数を示している。
【００４５】
なお、図５よりもさらに窒化物半導体からなる層を追加する場合は、追加分の層の厚さおよび深さ方向の格子定数を式（３）に追加することによって、トラップ準位の密度ＮＤを算出することができる。
【００４６】
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、本実施の形態によるヘテロ接合電界効果型トランジスタは、最終的にはフィールドプレート電極、配線、エアブリッジ、バイアホール等が形成された構造においてデバイスとして用いられる。
【００４７】
＜製造方法＞
次に、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
【００４８】
図６〜図１１は、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程の一例を示す図である。なお、これらの図において、図１，５と同様の符号を付した構成要素は同一または対応する構成要素を示すものとする。
【００４９】
まず、図６に示すように、半絶縁性基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法等のエピタキシャル成長法を適用することによって、ｐ型ドーピング層２、チャネル層３、およびバリア層４の各々を下から順にエピタキシャル成長させる。
【００５０】
次に、図７に示すように、例えばＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｍｏ，Ｗ等の金属、またはこれらの金属から構成される多層膜を、蒸着法またはスパッタ法を用いて堆積し、リフトオフ法等によって形成する。その後、ＲＴＡ法等を用いて合金化することによってソース電極５およびドレイン電極６を形成する。
【００５１】
次に、図８に示すように、トランジスタを構成する領域以外のｐ型ドーピング層２、チャネル層３、およびバリア層４の深さ方向に渡って、例えばイオン注入法またはエッチング等によって素子分離領域７を形成する。図８の例では、イオン注入法によって素子分離領域７を形成する場合について示している。
【００５２】
次に、図９に示すように、バリア層４、ソース電極５、ドレイン電極６、および素子分離領域７の表面を覆うように、例えば触媒化学気相堆積法、プラズマ化学気相堆積法、またはスパッタ法等を用いて表面保護膜８を形成する。表面保護膜８は、例えばＳｉＮｘ、ＳｉＯｘ、またはＳｉＯｘＮｙ等からなる。
【００５３】
次に、図１０に示すように、レジストパターン（図示せず）をマスクとして、例えばＣＨＦ３またはＳＦ６等のフッ素系のガスを用いたプラズマ処理（ドライエッチング法）を用いて、表面保護膜８のゲート電極９を形成すべき領域を除去して開口部を形成する。
【００５４】
次に、図１１に示すように、表面保護膜８の開口部に、例えばＴｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、もしくはＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ２等のシリサイド、もしくはＴｉＮ，ＷＮ等の窒化物金属、またはこれらの金属から構成される多層膜を、蒸着法またはスパッタ法を用いて堆積し、リフトオフ法等によってゲート電極９を形成する。
【００５５】
上記より、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、（ａ）半絶縁性基板１上にｐ型ドーパントがドーピングされたｐ型ドーピング層２を形成する工程と、（ｂ）ｐ型ドーピング層２上にチャネル層３を形成する工程と、（ｃ）チャネル層３上にバリア層４を形成する工程とを備え、工程（ａ）、工程（ｂ）、および工程（ｃ）において、ｐ型ドーピング層２における単位面積当たりのｐ型ドーパントの濃度と、ｐ型ドーピング層２、チャネル層３、およびバリア層４の深さ方向に生じる転位によって形成される単位面積当たりのトラップ準位の密度との和が８．４×１０１１ｃｍ−２以下となるように、ｐ型ドーピング層２、チャネル層３、およびバリア層４を形成する。
【００５６】
上記の工程を経て、図１に示す構造を有するヘテロ接合電界効果型トランジスタを作製することができる。すなわち、上記の工程を経て作製されたヘテロ接合電界効果型トランジスタは、高速動作時のドレイン電流の低下を抑制することが可能となる。ｐ型ドーピング層２にドービングされるｐ型ドーパントを炭素とすることによって、ｐ型ドーパントをｐ型ドーピング層２にドーピングする際にｐ型ドーピング層２中に形成される欠陥密度を低減する（転位の数を低減する）ことができ、高速動作時のドレイン電流の低下をさらに抑制することが可能となる。チャネル層３をＧａＮとすることによって、チャネル層３にＩｎまたはＡｌを含む場合よりも電子の移動度が高くなるため、ドレイン電流が増加する。バリア層４をＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）とすることによって、バリア層４にＩｎを含む場合よりもバンドギャップが大きくなるため、耐圧が向上する。
【００５７】
以上では、トランジスタとして動作する必要最小限の要素のみを記載したが、最終的にはフィールドプレート電極、配線、エアブリッジ、バイアホール等の形成プロセスを経てデバイスとして用いられる。
【００５８】
＜変形例＞
なお、上記では、本実施の形態によるヘテロ接合電界効果型トランジスタの製造工程における代表的な条件について説明したが、下記に示すような条件であっても同様の効果が得られる。以下、本実施の形態によるヘテロ接合電界効果型トランジスタの製造方法の各変形例について説明する。
【００５９】
＜変形例１＞
図６に示す工程において、ｐ型ドーピング層２、チャネル層３、およびバリア層４を形成する際に、ＩｎｚＡｌｘＧａ１−ｘ−ｚＮ（０＜ｘ≦１、０＜ｚ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアンモニウム、トリメチルガリウム、アンモニア等の流量、圧力、および温度（成長条件）を調整することによって、ｐ型ドーピング層２、チャネル層３、およびバリア層４を所望の組成とすることができる。
【００６０】
また、ｐ型ドーピング層２に対するｐ型ドーパントのドーピングは、原料ガスとなるフェロセン（鉄の原料ガス）、ビスシクロペンタジエニルマグネシウム（マグネシウムの原料ガス）等の流量、圧力、および温度（成長条件）を調整することによって、所望のｐ型ドーパントの濃度ＮＡとすることができる。このとき、成長条件を変化させることによって、半導体層中に形成される転位の数が変化する。
【００６１】
＜変形例２＞
図６に示す工程において、半絶縁性基板１上にバッファ層１０を形成し、チャネル層３とバリア層４との間にスペーサ層１１を形成し、バリア層４上にキャップ層１２を形成することによって、図５に示す構造を有するヘテロ接合電界効果型トランジスタを作製することができる。
【００６２】
＜変形例３＞
図６に示す工程において、半絶縁性基板１に用いる材料を変えることによって、半導体層中に形成される転位の数を変化させることができる。例えば、ｐ型ドーピング層２またはチャネル層３を構成する半導体と同一の半導体を半絶縁性基板１に用いることによって、半導体層中に形成される転位の数を抑制する（結晶欠陥を抑制する）ことができる。具体的には、ｐ型ドーピング層２およびチャネル層３が図１に示すようなＧａＮから構成される場合は、ＧａＮからなる半絶縁性基板１を用いればよい。
【００６３】
なお、半絶縁性基板１は、ｐ型ドーピング層２およびチャネル層３と同じ材料を用いなくてもよい。例えば、半絶縁性基板１とｐ型ドーピング層２およびチャネル層３とで用いられる材料が異なる場合であっても、半導体層の成長条件および構造を変化させることによって、半導体層中に形成される転位の数を抑制することが可能となる。
【００６４】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６５】
１  半絶縁性基板、２  ｐ型ドーピング層、３  チャネル層、４  バリア層、５  ソース電極、６  ドレイン電極、７  素子分離領域、８  表面保護膜、９  ゲート電極、１０  バッファ層、１１  スペーサ層、１２  キャップ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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