(57)【特許請求の範囲】
【請求項１】
基板に対して平行な第１の方向及び前記基板に対して垂直な第２の方向に配設され、前記第１の方向及び前記第２の方向と交差する第３の方向に延びる複数の第１の配線と、
前記第１の方向に配設され、前記第２の方向に延び、前記複数の第１の配線と交差する複数の第２の配線と、
前記複数の第１の配線及び前記複数の第２の配線の交差部に配置された複数のメモリセルと、
前記複数の第２の配線の一端にそれぞれ接続された複数の選択ゲートトランジスタと、
前記複数の選択ゲートトランジスタの一端に共通に接続された第３の配線と
を備え、
前記選択ゲートトランジスタは、
前記第３の配線上に順に積層された第１の半導体層、第２の半導体層及び第３の半導体層であって、前記第２の半導体層の前記第１の方向における幅が前記第１の半導体層及び前記第３の半導体層の前記第１の方向における幅よりも小さい第１、第２及び第３の半導体層と、
前記第１の半導体層の前記第１の方向の側面に設けられた第１の部分、前記第２の半導体層の前記第１の方向の側面に設けられた第２の部分、及び、前記第３の半導体層の前記第１の方向の側面に設けられた第３の部分、を含む絶縁層と、
少なくとも前記第１の方向から前記第２の半導体層の側面に対向するゲート電極と
を備え、
前記第３の方向と垂直な断面において、前記ゲート電極は、前記絶縁層の第１の部分の前記第１の半導体層と反対側の側面と、前記絶縁層の第３の部分の前記第３の半導体層と反対側の側面と、を通る線よりも、前記第２の半導体層側に設けられている半導体記憶装置。
【請求項２】
前記ゲート電極は、前記第２の半導体層の前記第１の方向における両側面及び前記第３の方向における両側面に対向している請求項１記載の半導体記憶装置。
【請求項３】
前記ゲート電極は、前記第１の方向に離間する２つの導電層を有し、
前記２つの導電層の一方は、前記第２の半導体層の前記第１の方向における一の側面に対向し、
前記２つの導電層の他方は、前記第２の半導体層の前記第１の方向における他の側面に対向している
請求項１記載の半導体記憶装置。
【請求項４】
前記ゲート電極は、
下面において前記第１の半導体層の上面と対向し、
上面において前記第３の半導体層の下面と対向する
請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記第１の半導体層及び前記第３の半導体層は、Ｎ型の半導体層であり、
前記第２の半導体層は、Ｐ型の半導体層である
請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第１の半導体層及び前記第３の半導体層は、Ｐ型の半導体層であり、
前記第２の半導体層は、Ｎ型の半導体層である
請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項７】
前記第１の半導体層及び前記第３の半導体層は、Ｎ型の半導体層であり、
前記第２の半導体層は、酸化物半導体層である
請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項８】
基板上に形成された下層配線、この下層配線よりも上部に位置する上層配線、並びに、前記下層配線及び前記上層配線に接続されたトランジスタを備える半導体装置の製造方法であって、
前記基板上に前記下層配線を形成する下層配線形成層を形成し、
前記下層配線形成層上に、前記トランジスタを形成する第１の半導体層、第２の半導体層及び第３の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を第１の方向に分断し、
前記第２の半導体層の前記第１の方向における幅を削減し、
前記第２の半導体層に前記第１の方向から対向する位置に、前記トランジスタのゲート電極を形成するゲート電極形成層を形成し、
前記第３の半導体層上に、前記上層配線を形成する上層配線形成層を形成する半導体装置の製造方法。
【請求項９】
前記ゲート電極形成層を、前記第１の方向に分断する請求項８記載の半導体装置の製造方法。
【請求項１０】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を形成した後、前記ゲート電極形成層を形成する前に、
前記第１の方向と交差する第２の方向に、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を分断し、
前記第２の半導体層の前記第２の方向における幅を削減し、
前記第２の半導体層の前記第１の方向における側面及び前記第２の方向における側面に対向する様に、前記ゲート電極形成層を形成する
請求項８又は９記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極形成層を形成した後、前記第１の方向と交差する第２の方向に、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を分断する請求項８又は９記載の半導体装置の製造方法。
【請求項１２】
前記第１の方向に、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を分断した後、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、
前記第１の方向に分断され、前記第２の方向に延びる第１の部分と、
前記第１の方向に延び、複数の前記第１の部分に共通に接続された第２の部分と
を有する請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、半導体記憶装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。このようなＲｅＲＡＭは、ビット線と、ビット線に対して交差するワード線と、ビット線及びワード線に接続されたメモリセルとを備える。ここで、ビット線を、基板に対して垂直な方向に延びるように形成し、このビット線に沿ってメモリセルを形成する構成が提案されている。例えばこのような構成においては、各ビット線の一端に選択トランジスタを接続し、この選択トランジスタを介して、所定のビット線をグローバルビット線に選択的に接続している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１３／０３３９５７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施の形態に係る半導体記憶装置及び半導体装置の製造方法は、高集積化が可能である。
【課題を解決するための手段】
【０００５】
本発明の一の実施の形態に係る半導体記憶装置は、複数の第１の配線と、複数の第２の配線と、複数のメモリセルと、複数の選択ゲートトランジスタと、第３の配線とを備える。複数の第１の配線は、基板に対して平行な第１の方向及び基板に対して垂直な第２の方向に配設される。また、複数の第１の配線は、基板に対して平行で、第１の方向及び第２の方向と交差する第３の方向に延びる。複数の第２の配線は、第１の方向に配設され、第２の方向に延び、複数の第１の配線と交差する。複数のメモリセルは、複数の第１の配線及び複数の第２の配線の交差部に配置される。複数の選択ゲートトランジスタは、複数の第２の配線の一端にそれぞれ接続される。第３の配線は、複数の選択ゲートトランジスタの一端に共通に接続される。また、選択ゲートトランジスタは、第３の配線上に順に積層された第１の半導体層、第２の半導体層及び第３の半導体層と、ゲート電極とを有する。ゲート電極は、第１の方向から第２の半導体層の側面に対向する。第２の半導体層の第１の方向における幅は、第１の半導体層及び第３の半導体層の第１の方向における幅よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】同半導体記憶装置の一部の構成を示す回路図である。
【図３】同半導体記憶装置の一部の構成を示す斜視図である。
【図４】図３のＸ方向から見た断面図である。
【図５】同半導体記憶装置の一部の構成を示す断面図である。
【図６】同半導体記憶装置の一部の構成を示す断面図である。
【図７】同半導体記憶装置の一部の構成を示す断面図である。
【図８】同半導体記憶装置の一部の構成を示す断面図である。
【図９】比較例に係る半導体記憶装置の一部の構成を示す断面図である。
【図１０】同半導体記憶装置の製造方法を示す断面図である。
【図１１】同半導体記憶装置の製造方法を示す断面図である。
【図１２】同半導体記憶装置の製造方法を示す断面図である。
【図１３】同半導体記憶装置の製造方法を示す断面図である。
【図１４】同半導体記憶装置の製造方法を示す断面図である。
【図１５】同半導体記憶装置の製造方法を示す断面図である。
【図１６】同半導体記憶装置の製造方法を示す断面図である。
【図１７】同半導体記憶装置の製造方法を示す断面図である。
【図１８】同半導体記憶装置の製造方法を示す断面図である。
【図１９】同半導体記憶装置の製造方法を示す断面図である。
【図２０】同半導体記憶装置の製造方法を示す断面図である。
【図２１】同半導体記憶装置の製造方法を示す断面図である。
【図２２】同半導体記憶装置の製造方法を示す断面図である。
【図２３】同半導体記憶装置の製造方法を示す断面図である。
【図２４】同半導体記憶装置の製造方法を示す断面図である。
【図２５】同半導体記憶装置の製造方法を示す断面図である。
【図２６】同半導体記憶装置の製造方法を示す断面図である。
【図２７】同半導体記憶装置の製造方法を示す断面図である。
【図２８】第２の実施の形態に係る半導体記憶装置の一部の構成を示す断面図である。
【図２９】同半導体記憶装置の一部の構成を示す断面図である。
【図３０】同半導体記憶装置の一部の構成を示す断面図である。
【図３１】同半導体記憶装置の製造方法を示す断面図である。
【図３２】同半導体記憶装置の製造方法を示す断面図である。
【図３３】同半導体記憶装置の製造方法を示す断面図である。
【図３４】同半導体記憶装置の製造方法を示す断面図である。
【図３５】同半導体記憶装置の製造方法を示す断面図である。
【図３６】同半導体記憶装置の製造方法を示す断面図である。
【図３７】同半導体記憶装置の製造方法を示す断面図である。
【図３８】同半導体記憶装置の製造方法を示す断面図である。
【図３９】同半導体記憶装置の製造方法を示す断面図である。
【図４０】同半導体記憶装置の製造方法を示す断面図である。
【図４１】同半導体記憶装置の製造方法を示す断面図である。
【図４２】同半導体記憶装置の製造方法を示す断面図である。
【図４３】同半導体記憶装置の製造方法を示す断面図である。
【図４４】同半導体記憶装置の製造方法を示す断面図である。
【図４５】同半導体記憶装置の製造方法を示す断面図である。
【図４６】同半導体記憶装置の製造方法を示す断面図である。
【図４７】同半導体記憶装置の製造方法を示す断面図である。
【図４８】同半導体記憶装置の製造方法を示す断面図である。
【図４９】同半導体記憶装置の製造方法を示す断面図である。
【図５０】同半導体記憶装置の製造方法を示す断面図である。
【図５１】同半導体記憶装置の製造方法を示す断面図である。
【図５２】同半導体記憶装置の製造方法を示す断面図である。
【図５３】同半導体記憶装置の製造方法を示す断面図である。
【図５４】同半導体記憶装置の製造方法を示す断面図である。
【図５５】同半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
【０００８】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【０００９】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。
【００１０】
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１１】
メモリセルアレイ１１は、図２に示す通り、上述したワード線ＷＬ（ＷＬ１〜ＷＬ４）、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ及び選択ゲート線ＳＧを有する。
【００１２】
ワード線ＷＬ１〜ＷＬ４は、図２に示す通り、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００１３】
メモリセルＭＣは、図２に示す通り、可変抵抗素子ＶＲを含む。メモリセルＭＣは、可変抵抗素子ＶＲの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、その抵抗値に基づいてデータを不揮発に記憶する。
【００１４】
可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。リセット動作は、例えばセット動作と逆方向に電圧を印加することによって行われる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
【００１５】
選択トランジスタＳＴｒは、図２に示す通り、ビット線ＢＬとグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの下端（一端）に共通に接続されている。
【００１６】
選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通に接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒは、異なる選択ゲート線ＳＧに接続され、独立して動作する。
【００１７】
次に、図３及び図４を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３はメモリセルアレイ１１の積層構造を示す斜視図である。図４は図３のＸ方向から見た断面図である。なお、図３においては、層間絶縁層等、一部の構成の図示を省略している。
【００１８】
メモリセルアレイ１１は、図３に示す通り、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。基板２０上には、図４に示す通り、層間絶縁層２１が形成されている。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
【００１９】
図３及び図４に示す通り、選択トランジスタ層３０は、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びるストライプ形状を有する導電層３１と、複数の導電層３１の間に設けられた図示しない層間絶縁層とを有する。導電層３１は、グローバルビット線ＧＢＬとして機能する。また、導電層３１は、例えば、タングステン（Ｗ）やポリシリコンにより構成される。
【００２０】
また、図３及び図４に示す通り、選択トランジスタ層３０は、導電層３１に沿ってＸ方向及びＹ方向に複数設けられ、Ｚ方向に延びる半導体層３５を有する。また、選択トランジスタ層３０は、半導体層３５の一部の側壁を覆う絶縁層３６と、絶縁層３６を介して半導体層３５の側壁に対向し、Ｘ方向に延びる導電層３３を有する。また、図４に示す通り、半導体層３５は、下方から上方へ積層された下層半導体層３５ａ、中層半導体層３５ｂ、及び上層半導体層３５ｃを有する。更に、Ｙ方向に隣接する下層半導体層３５ａの間には絶縁層３２が設けられ、導電層３３の間には絶縁層３４が設けられる。
【００２１】
下層半導体層３５ａ及び上層半導体層３５ｃは、選択トランジスタＳＴｒのソース及びドレイン（拡散層）として機能する。中層半導体層３５ｂは、選択トランジスタＳＴｒのチャネル（ボディ）として機能する。絶縁層３６は、選択トランジスタＳＴｒのゲート絶縁層として機能する。導電層３３は、選択トランジスタＳＴｒのゲート電極及び選択ゲート線ＳＧとして機能する。
【００２２】
尚、導電層３３は、例えば、ポリシリコン等から構成される。また、絶縁層３２、絶縁層３４及び絶縁層３６は、例えば、酸化シリコン（ＳｉＯ２）から構成される。また、下層半導体層３５ａ及び上層半導体層３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、中層半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ただし、例えば、下層半導体層３５ａ及び上層半導体層３５ｃをＰ＋型の不純物を注入されたポリシリコンから構成し、中層半導体層３５ｂをＮ＋型の不純物を注入されたポリシリコンから構成しても良い。また、例えば、下層半導体層３５ａ及び上層半導体層３５ｃをＮ＋型の不純物を注入されたポリシリコンから構成し、中層半導体層３５ｂを酸化物半導体から構成しても良い。
【００２３】
メモリ層４０は、図４に示す通り、Ｚ方向に交互に積層され、Ｘ方向に延びる層間絶縁層４１ａ〜４１ｄ及び導電層４２ａ〜４２ｄ、並びに、導電層４２ｄ上に積層された保護層５１を有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンにて構成される。尚、図３及び図４に示す通り、導電層４２ａ〜４２ｄのＹ方向における中心位置は、導電層３３のＹ方向の中心位置と異なっている。図３及び図４に示す例においては、導電層４２ａ〜４２ｄのＹ方向における中心位置が、Ｙ方向に隣接する２つの導電層３３の中間に位置している。
【００２４】
また、メモリ層４０は、図４に示す通り、例えば柱状の導電層４３及び可変抵抗層４４を有する。導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は可変抵抗素子ＶＲとして機能する。
【００２５】
導電層４３は、図３に示す通り、Ｘ及びＹ方向にマトリクス状に配置され、その下端（一端）において半導体層３５の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４は、図４に示す通り、導電層４３のＹ方向の側面と層間絶縁層４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、図４に示す通り、導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。
【００２６】
本実施の形態において、導電層４３は例えばタングステン（Ｗ）やポリシリコンにより構成され、可変抵抗層４４は例えば金属酸化物（例えば、ＨｆＯＸ、Ａｌ２ＯＸ、ＴｉＯＸ、ＮｉＯＸ、ＷＯＸ、Ｔａ２ＯＸ等）により構成される。しかしながら、例えば可変抵抗層４４をシリコン酸化層とイオン源金属の積層層等から構成することも可能である。
【００２７】
尚、各層の膜構成等は適宜変更可能であり、各層の間に他の層を挿入したり、特定の層を省略したり、他の層によって置き換えたりする事も可能である。例えば、図６に示す通り、導電層３１と下層半導体層３５ａとの間に、導電層３７を挿入しても良い。同様に、図６に示す通り、上層半導体層３５ｃの上面に、導電層３８を挿入しても良い。導電層３７及び導電層３８は、製造工程において、バリア層の役割を果たす。尚、導電層３７及び導電層３８は、例えば、窒化チタン（ＴｉＮ）から構成することが可能である。
【００２８】
次に、図５〜図８を参照して、本実施の形態に係る半導体記憶装置について、より詳しく説明する。図５は、選択トランジスタ層３０を、半導体層３５を通るＸＹ面によって切断し、Ｚ方向から見た断面図である。図６及び図８は、選択トランジスタ層３０を、図５のＡＡによって切断し、Ｘ方向から見た断面図である。図７は、選択トランジスタ層３０を、図５のＢＢによって切断し、Ｙ方向から見た断面図である。尚、図５においては、絶縁層等、一部の構成を省略している。
【００２９】
図５に示す通り、本実施の形態に係る選択トランジスタ層３０は、Ｙ方向に延び、絶縁層３２を介してＸ方向に複数配設された導電層３１と、Ｘ方向に延び、Ｙ方向に複数配設された導電層３３を有する。また、導電層３１と導電層３３が交差する部分には、それぞれ、選択ゲートトランジスタＳＴｒが設けられる。導電層３３は、絶縁層３６を介して、選択ゲートトランジスタＳＴｒのチャネルとして動作する中層半導体層３５ｂの周囲を覆っている。また、図５に示す例において、導電層３３のＹ方向における幅は一定の大きさＷ１である。換言すれば、導電層３３のＹ方向における幅は、選択ゲートトランジスタＳＴｒの周辺と、Ｘ方向に隣接する２つの選択ゲートトランジスタＳＴｒの間の位置において同じである。
【００３０】
図６及び図７に示す通り、本実施の形態に係る選択トランジスタ層３０は、下方から上方へ積層された下層半導体層３５ａ、中層半導体層３５ｂ、及び上層半導体層３５ｃを有する。ここで、中層半導体層３５ｂのＸ方向及びＹ方向における幅は、下層半導体層３５ａ及び上層半導体層３５ｃのＸ方向及びＹ方向における幅と比較して小さい。換言すれば、半導体層３５の側面は、中層半導体層３５ｂに沿って凹んでいる。尚、図６及び図７に示す例においては、中層半導体層３５ｂのＸ方向及びＹ方向における幅のみが小さく形成されているが、例えば、下層半導体層３５ａの上部や上層半導体層３５ｃの下部の幅も小さくなっていても良い。この場合、導電層３３は、中層半導体層３５ｂだけでなく、絶縁層３６を介して、下層半導体層３５ａの上部や上層半導体層３５ｃの下部の周囲を覆っていても良い。
【００３１】
また、図６に示す通り、導電層３３は、中層半導体層３５ｂの側面に、絶縁層３６を介して形成されている。導電層３３は、半導体層３５の側面に形成され、絶縁層３６によって覆われた凹みに埋め込まれる様に形成されている。換言すれば、導電層３３の上面は、絶縁層３６を介して上層半導体層３５ｃの下面に対向しており、導電層３３の下面は、絶縁層３６を介して下層半導体層３５ａの上面に対向している。また、導電層３３の半導体層３５と反対側の側面は、Ｘ方向から見ると、下層半導体層３５ａ及び上層半導体層３５ｃに沿って形成された絶縁層３６の外側の側面と略一致する様に形成されている。
【００３２】
尚、図８に示す通り、製造の都合上、半導体層３５のＹ方向における幅が導電層３１に近づく程大きくなるように半導体層３５の側壁が傾いたり、下層半導体層３５ａ上面の縁部分及び上層半導体層３５ｃ下面の縁部分の曲率半径が大きくなったりする事も考えられる。このような場合においても、例えば下層半導体層３５ａ及び上層半導体層３５ｃの幅の平均値と、中層半導体層３５ｂの幅の平均値とを比較した場合、中層半導体層３５ｂの幅の平均値の方が小さくなるものと考えられる。
【００３３】
また、半導体層３５が図８の様に形成された場合、導電層３３の少なくとも一部は、下層半導体層３５ａの側壁に沿って延びる仮想的な線ｌ１より中層半導体層３５ｂ側に入り込んでいても良いし、上層半導体層３５ｃの側壁に沿って延びる仮想的な線ｌ２より中層半導体層３５ｂ側に入り込んでいても良い。更に、導電層３３全体は、絶縁層３６の上端と、絶縁層３６の下層半導体層３５ａを覆う部分の側壁とを通る仮想的な線ｌ３より中層半導体層３５ｂ側に入り込んでいても良い。また、導電層３３のうち、仮想的な線ｌ１よりも外側（仮想的な線ｌ１に対して、中層半導体層３５ｂとは逆側）に位置する部分のＹ方向における幅は、絶縁層３６の膜厚以下になっても良い。
【００３４】
次に、比較のために、図９を参照して、比較例に係る半導体記憶装置について説明する。図９は、比較例に係るメモリセルアレイ１１１の積層構造を示す断面図である。
【００３５】
図９に示す通り、比較例に係るメモリセルアレイ１１１においては、下層半導体層１３５ａ、中層半導体層１３５ｂ及び上層半導体層１３５ｃのＹ方向における幅が、ほぼ一致している。換言すれば、半導体層１３５ｃの側面に、凹みが形成されていない。尚、下層半導体層１３５ａ及び上層半導体層１３５ｃは、選択ゲートトランジスタＳＴｒ＿０のソース及びドレイン（拡散層）として機能する。また、中層半導体層１３５ｂは、選択ゲートトランジスタＳＴｒ＿０のチャネルとして機能する。
【００３６】
また、図９に示す通り、比較例に係るメモリセルアレイ１１１においては、Ｙ方向に隣接する２つの半導体層１３５の間に、絶縁層１３６を介して、Ｘ方向に延びる導電層１３３が設けられている。ここで、絶縁層１３６は、選択ゲートトランジスタＳＴｒ＿０のゲート絶縁層として機能する。また、導電層１３３は、Ｙ方向に隣接する２つの選択ゲートトランジスタＳＴｒ＿０の共通のゲート電極として機能する。即ち、図９に示す比較例においては、Ｙ方向に隣接する２つの選択ゲートトランジスタＳＴｒ＿０のゲート電極が、電気的に共通となる。
【００３７】
更に、図９に示す通り、比較例に係るメモリセルアレイ１１１においては、導電層１３３の上面全体が導電層４２ａと対向している。また、比較例に係るメモリセルアレイ１１１においては、導電層１３３の下面全体が導電層３１と対向している。
【００３８】
ここで、図９に示した比較例に係る半導体記憶装置においては、Ｙ方向に隣接する２つの選択ゲートトランジスタＳＴｒ＿０のゲート電極が、電気的に共通となる。従って、ある特定のビット線ＢＬとグローバルビット線ＧＢＬを接続する場合、選択状態にしたい選択ゲートトランジスタＳＴｒ＿０に隣接する選択ゲートトランジスタＳＴｒ＿０が半選択状態となってしまい、この選択ゲートトランジスタＳＴｒ＿０におけるオフ電流（リーク電流）が大きくなってしまうことがある。
【００３９】
これに対し、本実施の形態においては、図２に示す通り、Ｙ方向に隣接する選択ゲートトランジスタＳＴｒ間において、ゲート電極が電気的に独立している。従って、上記オフ電流（リーク電流）の増大を防止し、低消費電力化が可能な半導体記憶装置を提供することが出来る。
【００４０】
ここで、Ｙ方向に隣接する選択ゲートトランジスタＳＴｒ間において、ゲート電極を電気的に独立させる場合、例えば図９に示した導電層１３３をＹ方向に分断することも考えられる。しかしながら、この場合、Ｙ方向に隣接する２つの導電層間における耐圧が低くなってしまう場合がある。一方、耐圧を確保するためにこれら導電層をＹ方向に離間させた場合、選択ゲートトランジスタＳＴｒの微細化が困難となってしまうことがある。
【００４１】
そこで、本実施の形態においては、中層半導体層３５ｂのＹ方向における幅を削減し、この側面に対向する様に導電層３３を形成している。従って、Ｙ方向に隣接する導電層３３同士の耐圧を確保しつつ、回路面積の増大も招くことなく、Ｙ方向に隣接する選択ゲートトランジスタＳＴｒ間においてゲート電極を電気的に独立させることが可能である。
【００４２】
また、本実施の形態においては、下層半導体層３５ａ及び上層半導体層３５ｃのＹ方向における幅を、中層半導体層３５ｂのＹ方向における幅と比較して大きく形成している。これにより、下層半導体層３５ａ及び上層半導体層３５ｃのＸＹ平面における面積を大きくして、選択ゲートトランジスタＳＴｒの抵抗を削減している。
【００４３】
また、本実施の形態においては、導電層３３が、選択ゲートトランジスタＳＴｒのチャネルとして動作する中層半導体層３５ｂの周囲を覆っている。従って、導電層３３と中層半導体層３５ｂの間の静電容量を大きくして、ゲートの支配力を向上させることが可能となる。これにより、良好なスイッチング特性を有する選択ゲートトランジスタＳＴｒを製造することが出来る。
【００４４】
また、図９に示した比較例に係る半導体記憶装置においては、導電層１３３の上面全体が導電層４２ａの下面と対向している。また、同様に、導電層１３３の下面全体が導電層３１の上面と対向している。これに対し、本実施の形態に係る半導体記憶装置においては、図４に示す通り、導電層３３が、半導体層３５の側面に形成され、絶縁層３６によって覆われた凹みに埋め込まれる様に形成されている。換言すれば、導電層３３は、下面において下層半導体層３５ａの上面と対向し、上面において上層半導体層３５ｃの下面と対向する。従って、導電層３３のＹＺ平面における面積を確保しつつ導電層４２ａ及び導電層３１に対して対向するＸＹ平面の面積を削減し、これらの間に生じる寄生容量を削減して、高速に動作する半導体記憶装置を提供することが可能となる。また、導電層３３のＹＺ平面における面積を確保しつつＹ方向に隣接する導電層３３同士の距離を離間させ、導電層４２ａと導電層３３の間の耐圧を強化して、リーク電流の発生を抑制することが可能である。
【００４５】
［製造方法］
次に、図１０〜図２３を参照して、本実施の形態に係る半導体記憶装置の製造方法について説明する。図１０〜図２３は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【００４６】
本実施の形態に係る製造方法においては、図１０及び図１１に示す通り、図示しない基板上に、導電層３１Ａ、導電層３７Ａ、半導体層３５ａＡ、半導体層３５ｂＡ、半導体層３５ｃＡ及び導電層３８Ａを積層する。
【００４７】
次に、図１２及び図１３に示す通り、導電層３１Ａ及び導電層３７ＡをＸ方向に分断し、導電層３１及び導電層３７を形成する。また、半導体層３５ａＡ、半導体層３５ｂＡ、半導体層３５ｃＡ及び導電層３８Ａを柱状に形成し、下層半導体層３５ａ、半導体層３５ｂＢ、上層半導体層３５ｃ及び導電層３８を形成する。この工程においては、例えば、ＰＥＰ（Photo Engraving Process）によって図示しないレジスト等をパターニングし、このレジスト等をマスクとしてＲＩＥ（Reactive Ion Etching）を行う。
【００４８】
次に、図１４及び図１５に示す通り、導電層３１及び導電層３７、下層半導体層３５ａ、半導体層３５ｂＢ、上層半導体層３５ｃ及び導電層３８の間の領域に、絶縁層３２となる絶縁層３２Ａを埋め込む。尚、絶縁層３２Ａは、ＣＭＰ（Chemical Mechanical Polishing）等の手段により、平坦化されても良い。この場合、例えば、導電層３８をストッパとすることが出来る。
【００４９】
次に、図１６及び図１７に示す通り、絶縁層３２Ａを一部除去して上面の高さを下げ、絶縁層３２を形成する。この際、絶縁層３２の上面の高さは、半導体層３５ｂＢの下面の高さよりも低くなるように調整される。尚、この工程は、例えば、ＲＩＥ等の手段によって行われる。
【００５０】
次に、図１８及び図１９に示す通り、半導体層３５ｂＢのＸ方向及びＹ方向における幅を、下層半導体層３５ａ及び上層半導体層３５ｃよりも小さくする。この工程により、中層半導体層３５ｂを形成する。この工程においては、後述する。
【００５１】
次に、図２０及び図２１に示す通り、絶縁層３２の上面、下層半導体層３５ａ、中層半導体層３５ｂ、上層半導体層３５ｃ及び導電層３８の側面、並びに、導電層３８の上面に、絶縁層３６となる絶縁層３６Ａを形成する。絶縁層３６Ａのうち、絶縁層３２の上面に位置する部分の高さは、半導体層３５ｂの下面の高さよりも低くなるように調整される。また、図２０及び図２１に示す通り、導電層３３となる導電層３３Ａを埋め込む。この際、導電層３３Ａの上面は、ＣＭＰ等の手段によって平坦化されても良い。
【００５２】
次に、図２２及び図２３に示す通り、導電層３３Ａの上に、マスク材６１を形成する。マスク材６１は、Ｘ方向に延び、Ｙ方向に複数設けられる。更に、マスク材６１をマスクとして、導電層３３Ａの一部を除去し、導電層３３Ｂを形成する。この工程は、例えば、ＰＥＰによってマスク材６１を形成し、ＲＩＥによって導電層３３Ｂを形成することによって行われる。
【００５３】
次に、図６及び図７に示す通り、マスク材６１を除去し、導電層３３Ｂの上面の高さを調整して導電層３３を形成し、絶縁層３４を埋め込み、更に絶縁層３６Ａのうち、導電層３８の上面に位置する部分を除去することにより、本実施の形態に係る選択トランジスタ層３０を製造することが出来る。更に、例えば、この選択トランジスタ層３０の上層に導電層及び絶縁層を交互に積層し、これらをＹ方向に分断してトレンチを形成し、このトレンチ内に可変抵抗層４４及び柱状の導電層４３を形成することにより、本実施の形態に係る半導体記憶装置を製造することが出来る。
【００５４】
次に、図１８及び図１９を参照して説明した、半導体層３５ｂＢのＸ方向及びＹ方向における幅を小さくする工程について、より詳しく説明する。図３及び図４を参照して説明した通り、本実施の形態においては、下層半導体層３５ａ、中層半導体層３５ｂ及び上層半導体層３５ｃを、種々の材料から構成することが可能である。ここで、図１８及び図１９を参照して説明した工程は、下層半導体層３５ａ、中層半導体層３５ｂ及び上層半導体層３５ｃの材料によって、異なる方法で行うことが考えられる。
【００５５】
例えば、下層半導体層３５ａ及び上層半導体層３５ｃを、Ｎ＋型の不純物が注入されたポリシリコンによって構成し、中層半導体層３５ｂを、Ｐ＋型の不純物が注入されたポリシリコンによって構成しても良い。
【００５６】
このような場合には、例えば、図１６及び図１７に示す通り、絶縁層３２を形成した後で、図２４及び図２５に示す通り、酸化処理を行う。これにより、下層半導体層３５ａ、半導体層３５ｂＢ、上層半導体層３５ｃ及び導電層３８の露出した面に、酸化物層３５ａｏｘ、３５ｂｏｘ、３５ｃｏｘ及び３８ｏｘを形成する。ここで、シリコンの酸化レートはＰ型よりもＮ型の方が速い。従って、下層半導体層３５ａ及び上層半導体層３５ｃの側壁に形成される酸化物層３５ａｏｘ及び酸化物層３５ｃｏｘの膜厚は、半導体層３５ｂＢの側壁に形成される酸化物層３５ｂｏｘの膜厚と比較して厚くなる。
【００５７】
次に、例えば、図２６及び図２７に示す通り、等方性のドライエッチングを行う。この際、等方性のドライエッチングは、シリコンのエッチングレートが、酸化シリコンのエッチングレートよりも高くなる様な条件で行う。これにより、比較的薄く形成された酸化物層３５ｂｏｘが除去され、半導体層３５ｂＢが狭窄化される。この間、下層半導体層３５ａ及び上層半導体層３５ｂは、酸化物層３５ａｏｘ及び３５ｃｏｘによって保護される。これにより、図１８及び図１９に示す通り、半導体層３５ｂＢのＸ方向及びＹ方向における幅を、下層半導体層３５ａ及び上層半導体層３５ｃよりも小さくする事が出来る。尚、半導体層３５ｂの狭窄化が終了する前に酸化物層３５ａｏｘ及び３５ｃｏｘが除去されてしまう恐れがある場合には、再度酸化処理を行っても良い。
【００５８】
また、例えば、下層半導体層３５ａ及び上層半導体層３５ｃを、Ｐ＋型の不純物が注入されたポリシリコンによって構成し、中層半導体層３５ｂを、Ｎ＋型の不純物を注入されたポリシリコンから構成しても良い。このような場合には、例えば、図１６及び図１７に示す通り、絶縁層３２を形成した後で、アルカリ系のウェットエッチングを行うことが考えられる。ここで、アルカリ系のウェットエッチングにおいては、電子の濃度が高い部分ほど、エッチングレートが高くなる。従って、半導体層３５ｂＢのエッチングレートが、下層半導体層３５ａ及び上層半導体層３５ｃのエッチングレートよりも高くなる。これにより、図１８及び図１９に示す通り、半導体層３５ｂＢのＸ方向及びＹ方向における幅を、下層半導体層３５ａ及び上層半導体層３５ｃよりも小さくする事が出来る。
【００５９】
また、例えば、下層半導体層３５ａ及び上層半導体層３５ｃを、Ｎ＋型の不純物が注入されたポリシリコンから構成し、中層半導体層３５ｂを酸化物半導体から構成しても良い。このような場合には、例えば、図１６及び図１７に示す通り、絶縁層３２を形成した後で、エッチングを行うことが考えられる。ここで、エッチングは、ポリシリコンよりも酸化物半導体のエッチングレートが高くなる様な条件で行うことが考えられる。例えば、塩酸系のガスを用いた等方性のドライエッチングを行うことが考えられる。これにより、図１８及び図１９に示す通り、半導体層３５ｂＢのＸ方向及びＹ方向における幅を、下層半導体層３５ａ及び上層半導体層３５ｃよりも小さくする事が出来る。
【００６０】
［第２の実施の形態］
次に、図２８〜図３０を参照して、第２の実施の形態に係る半導体記憶装置について説明する。図２８は、本実施の形態に係る半導体記憶装置の選択トランジスタ層３０´を、半導体層３５´を通るＸＹ面によって切断し、Ｚ方向から見た断面図である。図２９は、選択トランジスタ層３０´を、図２８のＡ´Ａ´によって切断し、Ｘ方向から見た断面図である。図３０は、選択トランジスタ層３０´を、図２８のＢ´Ｂ´によって切断し、Ｙ方向から見た断面図である。尚、図２８においては、絶縁層等、一部の構成を省略している。また、以下の説明において、第１の実施の形態と同様の構成については同一の符号を付し、説明を省略する。
【００６１】
第２の実施の形態に係る半導体記憶装置は、第１の実施の形態と同様に、図１及び図２に示した様な構成を有する。また、図２８〜図３０に示す通り、本実施の形態に係る選択トランジスタ層３０´は、基本的には第１の実施の形態に係る選択トランジスタ層３０と同様に構成されている。しかし、第２の実施の形態においては、図２８に示す通り、中層半導体層３５ｂ´のＸ方向における幅Ｄｘが、下層半導体層３５ａ及び上層半導体層３５ｃのＸ方向における幅と略一致しており、この点において第１の実施の形態と異なる。また、本実施の形態においては、中層半導体層３５ｂ´に、２本の導電層３３´が対向している点において異なる。このような半導体記憶装置は、後述の通り、好適に製造することが可能である。これら２本の導電層３３´は、選択トランジスタＳＴｒのゲート電極及び選択ゲート線ＳＧとして機能する。尚、本実施の形態においては、導電層３３´をタングステン（Ｗ）等の金属材料から形成することが好ましい。
【００６２】
次に、図３１〜図５５を参照して、本実施の形態に係る半導体記憶装置の製造方法について説明する。図３１〜図５５は、本実施の形態に係る半導体記憶装置の製造方法を示す断面図である。
【００６３】
本実施の形態に係る製造方法においては、図３１及び図３２に示す通り、図示しない基板上に、導電層３１Ａ及び導電層３７Ａを積層する。
【００６４】
次に、図３３及び図３４に示す通り、導電層３１Ａ及び導電層３７ＡをＸ方向に分断し、導電層３１及び導電層３７を形成する。この工程においては、例えば、ＰＥＰによって図示しないレジスト等をパターニングし、このレジスト等をマスクとしてＲＩＥを行う。
【００６５】
次に、図３５に示す通り、導電層３１及び導電層３７の間の領域に、絶縁層３２´を埋め込む。尚、絶縁層３２´は、例えば、導電層３１及び導電層３７の間の領域に絶縁層を埋め込み、導電層３７をストッパとしてＣＭＰ等を行うことにより形成しても良い。
【００６６】
次に、図３６及び図３７に示す通り、導電層３７及び絶縁層３２´の上面に、半導体層３５ａＡ、半導体層３５ｂＡ´、半導体層３５ｃＡ及び導電層３８Ａを積層する。
【００６７】
次に、図３８〜図４０に示す通り、半導体層３５ａＡ、半導体層３５ｂＡ´、半導体層３５ｃＡ及び導電層３８ＡをＹ方向に分断し、半導体層３５ａＢ、半導体層３５ｂＢ´、半導体層３５ｃＢ及び導電層３８Ｂを形成する。この工程においては、例えば、ＰＥＰによって図示しないレジスト等をパターニングし、このレジスト等をマスクとしてＲＩＥを行う。また、図４０に示す通り、半導体層３５ａＢ、半導体層３５ｂＢ´、半導体層３５ｃＢ及び導電層３８Ｂは、Ｘ方向に延び、Ｙ方向に並ぶ複数の第１の部分ｐ１と、Ｙ方向に延び、これら複数の第１の部分ｐ１の一端及び他端に接続された一対の第２の部分ｐ２とを有する様に形成されても良い。第１の部分ｐ１の一部は、半導体層３５´を形成する。また、第２の部分ｐ２は、第１の部分ｐ１のＹ方向への倒壊を防止する。
【００６８】
次に、図４１に示す通り、半導体層３５ａＢ、半導体層３５ｂＢ´、半導体層３５ｃＢ及び導電層３８Ｂの間の領域に、絶縁層３４´となる絶縁層３４Ａ´を埋め込む。尚、絶縁層３４Ａ´は、ＣＭＰ等の手段により、平坦化されても良い。この場合、例えば、導電層３８Ｂをストッパとすることが出来る。
【００６９】
次に、図４２に示す通り、絶縁層３４Ａ´の一部を除去して上面の高さを下げ、絶縁層３４´を形成する。この際、絶縁層３４´の上面の高さは、半導体層３５ｂＢ´の下面の高さよりも低くなるように調整される。尚、この工程は、例えば、ＲＩＥ等の手段によって行われる。
【００７０】
次に、図４３〜図４５に示す通り、半導体層３５ｂＢ´の第１の部分ｐ１のＹ方向における幅を、半導体層３５ａＢ及び半導体層３５ｃＢよりも小さくする。この工程により、中層半導体層３５ｂＣ´を形成する。この工程は、第１の実施の形態と同様に行うことが出来る。
【００７１】
次に、図４６及び図４７に示す通り、半導体層３５ａＢ、半導体層３５ｂＣ´、半導体層３５ｃＢ及び導電層３８Ｂの側面、並びに、導電層３８Ｂの上面に、絶縁層３６´となる絶縁層３６Ａ´を形成する。また、図４６及び図４７に示す通り、導電層３３´となる導電層３３Ａ´を埋め込む。この際、導電層３３Ａ´の上面は、ＣＭＰ等の手段によって平坦化されても良い。
【００７２】
次に、図４８及び図４９に示す通り、導電層３３Ａ´の一部を除去し、導電層３３Ｂ´を形成する。この工程は、例えば、ＰＥＰによって図示しないマスク材を形成し、ＲＩＥによって導電層３３Ａ´の一部を除去することによって行われる。
【００７３】
次に、図５０及び図５１に示す通り、絶縁層３６Ａ´及び導電層３３Ｂ´の側壁に、絶縁層３９Ａ´を埋め込む。
【００７４】
次に、図５２〜図５４に示す通り、Ｙ方向に延びるマスク材６２を形成し、半導体層３５ａＢ、半導体層３５ｂＣ´、半導体層３５ｃＢ、導電層３８Ｂ及び絶縁層３６Ａ´をＸ方向に分断する。これにより、下層半導体層３５ａ、中層半導体層３５ｂ´、上層半導体層３５ｃ、導電層３８及び絶縁層３６´を形成する。尚、ここで、導電層３３Ｂ´をタングステン（Ｗ）等の金属材料から形成し、上記各層のＸ方向への分断をエッチング等の手段によって行った場合、導電層３３Ｂ´のＸ方向への分断を好適に防止することが出来る。また、下層半導体層３５ａのうち、導電層３３Ｂ´直下に位置する部分については、等方性のエッチングを行うことにより、好適に除去することが出来る。
【００７５】
次に、図５５に示す通り、導電層３３Ｂ´のうち、Ｙ方向に延びる部分を除去し、導電層３３´を形成する。次に、図３０に示す通り、絶縁層３９´´を埋め込むことにより、本実施の形態に係る選択トランジスタ層３０´を製造することが出来る。更に、この選択トランジスタ層３０´の上層に導電層及び絶縁層を交互に積層し、これらをＹ方向に分断してトレンチを形成し、このトレンチ内に可変抵抗層４４及び柱状の導電層４３を形成することにより、本実施の形態に係る半導体記憶装置を製造することが出来る。
【００７６】
即ち、本実施の形態に係る製造方法では、半導体層３５ａＢ、半導体層３５ｂＢ´、半導体層３５ｃＢ及び導電層３８Ｂは、Ｘ方向に延び、Ｙ方向に並ぶ複数の第１部分と、Ｙ方向に延び、これら複数の部分の一端に接続された第２部分とを有する様に形成される。これにより、パターンの倒壊を好適に防止して、本実施の形態に係る半導体記憶装置を好適に製造することが可能となる。
【００７７】
［その他の実施の形態］
尚、第１及び第２の実施の形態においては、選択トランジスタ層３０又は選択トランジスタ層３０´を、メモリ層４０と組み合わせて使用する例について説明した。しかしながら、選択トランジスタ層３０及び選択トランジスタ層３０´は、メモリ層４０以外の構成と組み合わせて使用することも可能である。このような場合においても、例えば、下層半導体層３５ａは、この下層半導体層３５ａの下方に位置する下層電極に接続され、上層半導体層３５ｃは、この上層半導体層３５ｃの上方に位置する上層電極に接続される。尚、第１及び第２の実施の形態においては、グローバルビット線ＧＢＬとして動作する導電層３１が下層電極に該当し、ビット線ＢＬとして動作する導電層４３が上層電極に該当する。また、第１及び第２の実施の形態においては、下層電極がＹ方向に延び、上層電極がＺ方向に延びていたが、下層電極及び上層電極が延びる方向は、適宜変更可能である。また、下層電極及び上層電極のうちの一方が複数のトランジスタに共通に接続され、他方が独立して接続されていても良い。このような構成においては、複数のトランジスタに独立して接続された配線から一又は複数の配線を選択し、共通に接続された配線に好適に接続することが出来る。例えば、ゲート電極がＸ方向に延び、下層電極及び上層電極のうちの一方がＹ方向に延び、他方がＺ方向に延びている場合、Ｘ方向に配設された複数の選択トランジスタを選択的にＯＮ状態とし、これら選択トランジスタに接続された上層電極を下層電極に接続することが可能である。
【００７８】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
１１…メモリセルアレイ、１２…行デコーダ、１３…列デコーダ、１４…上位ブロック、１５…電源、１６…制御回路、２０…基板、２１…層間絶縁層、３０…選択トランジスタ層、３１…導電層、３２…層間絶縁層、３３…導電層、３４…層間絶縁層、３５…半導体層、３５ａ…下層半導体層、３５ｂ…中層半導体層、３５ｃ…上層型半導体層、３６…ゲート絶縁層、４０…メモリ層、４１ａ〜４１ｄ…層間絶縁層、４２ａ〜４２ｄ…導電層、４３…導電層、４４…可変抵抗層、５１…保護層、ＢＬ…ビット線、ＧＢＬ…グローバルビット線、ＭＣ…メモリセル、ＳＧ…選択ゲート線、ＳＴｒ…選択トランジスタ、ＶＲ…可変抵抗素子、ＷＬ（ＷＬ１〜ＷＬ４）…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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