(57)【特許請求の範囲】
【請求項１】
複数の基板を接合する方法であって、
第１の半導体基板を提供する段階と、
前記第１の半導体基板の上部に、酸化剤に曝露されると安定酸化物を生成する封入材料で形成される封入層を形成する段階と、
第１の上部面を有する第１の接合層を前記封入層の上部に形成する段階と、
第２の半導体基板を提供する段階と、
第２の上部面を有する第２の接合層を前記第２の半導体基板の上部に形成する段階と、
前記第１の上部面および前記第２の上部面に、大気圧下でのＯ２アッシングであるプラズマ表面処理をする段階であって、前記第１の上部面および前記第２の上部面にヒドロキシル終端を生成する段階と、
前記第１の上部面を前記第２の上部面に接合することにより、前記第１の半導体基板を前記第２の半導体基板に貼り付ける段階とを備える、方法。
【請求項２】
複数の基板を接合する方法であって、
ゲルマニウムを含む第１の半導体基板を提供する段階と、
前記第１の半導体基板の上部に、酸化剤に曝露されると安定酸化物を生成する封入材料で形成された、シリコンを含む封入層を形成する段階と、
第１の上部面を有する第１の接合層を前記封入層の上部に形成する段階と、
シリコンを含む第２の半導体基板を提供する段階と、
第２の上部面を有する第２の接合層を前記第２の半導体基板の上部に形成する段階と、
前記第１の上部面を前記第２の上部面に接合することにより、前記第１の半導体基板を前記第２の半導体基板に貼り付ける段階と、
前記第１の半導体基板および前記封入層をパターニングすることにより、前記第１の半導体基板および前記封入層で形成されたフィンを形成する段階と
を備える、方法。
【請求項３】
前記第１の半導体基板は、酸化剤に曝露されると不安定な酸化物を生成する第１の半導体材料を含む、請求項１に記載の方法。
【請求項４】
前記第１の半導体材料は、ゲルマニウムを含む、請求項３に記載の方法。
【請求項５】
前記酸化剤は、酸素および水のうちの少なくとも１つである、請求項３または４に記載の方法。
【請求項６】
前記封入材料は、シリコンを含む、請求項１、３、４または５のいずれか１項に記載の方法。
【請求項７】
前記第１の半導体基板を前記第２の半導体基板に貼り付ける段階は、前記第１の接合層および前記第２の接合層の拡散接合により実行される、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
熱アニーリングを適用する段階を更に備える、請求項７に記載の方法。
【請求項９】
前記第１の接合層および前記第２の接合層を形成する段階は、堆積処理により形成される、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記堆積処理は、酸化シリコン材料を堆積させるＣＶＤプロセスである、請求項９に記載の方法。
【請求項１１】
前記第１の接合層を形成する段階は、酸化により実行される、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
フィンを形成し、ゲルマニウムを含む第１の半導体基板と、
シリコンを含む第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板との間に配置され、前記第１の半導体基板を前記第２の半導体基板に貼り付ける接合層と、
前記フィンを形成し、シリコンを含み、前記第１の半導体基板と前記接合層との間に配置される封入層とを備える、接合半導体構造物。
【請求項１３】
前記封入層は、２〜６ｎｍの範囲の厚さを有する、請求項１２に記載の接合半導体構造物。
【請求項１４】
前記接合層は、前記第１の半導体基板と前記第２の半導体基板の接合に対して２〜３Ｊ／ｍ２の接着強度を有する、請求項１２または１３に記載の接合半導体構造物。
【請求項１５】
前記接合層は、５０〜１５０ｎｍの範囲の厚さを有する、請求項１２〜１４のいずれか１項に記載の接合半導体構造物。
【請求項１６】
前記第１の半導体基板は、少なくとも９０％のゲルマニウムを含む、請求項１２〜１５のいずれか１項に記載の接合半導体構造物。
【請求項１７】
前記フィンの上部面および両側壁、前記封入層の両側壁、および前記接合層の上部面に形成されたゲートスタックをさらに備える、請求項１２〜１６のいずれか１項に記載の接合半導体構造物。
【請求項１８】
マザーボードと、
前記マザーボードにマウントされたプロセッサと、
前記プロセッサと同一のチップ上に製造されるか、または前記マザーボードにマウントされる通信チップとを備え、
前記プロセッサは、
フィンを形成し、ゲルマニウムを含む第１の半導体基板と、
シリコンを含む第２の半導体基板と、
前記第１の半導体基板と前記第２の半導体基板との間に配置され、前記第１の半導体基板を前記第２の半導体基板に貼り付ける接合層と、
前記フィンを形成し、シリコンを含み、前記第１の半導体基板と前記接合層との間に配置される封入層とを有する、コンピュータデバイス。
【請求項１９】
前記封入層は、エピタキシャルシリコンである、請求項１８に記載のコンピュータデバイス。
【請求項２０】
前記封入層は、２〜６ｎｍの範囲の厚さを有する、請求項１８または１９に記載のコンピュータデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、概ね半導体ウェハ接合処理に関する。より具体的には、本発明の複数の実施形態は、半導体ウェハ接合処理のための複数の表面封入層に関する。
【背景技術】
【０００２】
シリコンは、タブレット、携帯電話、およびラップトップ／ノートブックコンピュータ等、最新の電子工学における複数の半導体デバイスを製造するための半導体材料に広く採用されている。しかし、より低い電力消費およびより高い性能等、今日の消費者の需要および期待があるので、この産業における技術的進歩は、複数の半導体デバイスの製造のためのベース材料としてのシリコンの機能では不十分なものとなっている地点まで発展している。結果として、シリコンに対する好適な代替物または補完物を発見する努力において、代替的な複数の材料が調査されている。研究により、ゲルマニウムがそのような複数の半導体材料の最も有望なもののうちの１つであることが明らかになった。
【図面の簡単な説明】
【０００３】
【図１Ａ】第１の基板および第２の基板を有する従来の異質の接合ウェハ構造物の断面図を例示する。
【０００４】
【図１Ｂ】従来の異質の接合ウェハ構造物から形成された従来の複数のフィンの断面図を例示する。
【０００５】
【図２Ａ】本発明の一実施形態による、封入層を有する異質の接合ウェハ構造物の断面図を例示する。
【０００６】
【図２Ｂ】本発明の一実施形態による、封入層を有する異質の接合ウェハ構造物から形成された複数のフィンの断面図を例示する。
【０００７】
【図３Ａ】本発明の一実施形態による、第２の基板と接合するための第１の基板を準備する方法の断面図を例示する。
【図３Ｂ】本発明の一実施形態による、第２の基板と接合するための第１の基板を準備する方法の断面図を例示する。
【図３Ｃ】本発明の一実施形態による、第２の基板と接合するための第１の基板を準備する方法の断面図を例示する。
【図３Ｄ】本発明の一実施形態による、第２の基板と接合するための第１の基板を準備する方法の断面図を例示する。
【０００８】
【図４Ａ】本発明の一実施形態による、第１の基板と接合するための第２の基板を準備する方法の断面図を例示する。
【図４Ｂ】本発明の一実施形態による、第１の基板と接合するための第２の基板を準備する方法の断面図を例示する。
【図４Ｃ】本発明の一実施形態による、第１の基板と接合するための第２の基板を準備する方法の断面図を例示する。
【０００９】
【図５Ａ】本発明の一実施形態による、第１の基板を第２の基板と接合する方法の断面図を例示する。
【図５Ｂ】本発明の一実施形態による、第１の基板を第２の基板と接合する方法の断面図を例示する。
【００１０】
【図６Ａ】本発明の一実施形態による、酸化物層により基板に異質に貼り付けられる封入層を有するフィンを含む非プレーナ型ｆｉｎＦＥＴデバイスの等角図を例示する。
【００１１】
【図６Ｂ】本発明の一実施形態による、酸化物層により基板に異質に貼り付けられる封入層を有するフィンを含む非プレーナ型ｆｉｎＦＥＴデバイスの断面図を例示する。
【図７】本発明の１または複数の実施形態を実装するインタポーザを例示する。
【図８】本発明の一実施形態により構築されるコンピューティングデバイスを例示する。
【発明を実施するための形態】
【００１２】
封入層を含む接合基板スタック、およびその製造の複数の方法が、本明細書において説明される。以下の説明において、作業の実体を他の当業者に伝えるべく、当業者により一般に使用される複数の用語を用いて、複数の例示的な実装の様々な態様が説明される。しかし、本発明は、説明される複数の態様のうちのいくつかのみで実施され得ることが当業者には明らかであろう。説明の目的で、特定の数、材料、および構成は、複数の例示的な実装の完全な理解を提供するべく記載される。しかし、本発明が特定の詳細を用いずに実施され得ることが当業者には明らかであろう。他の複数の例において、周知の複数の機能は、複数の例示的な実装を不明瞭にしないようにするべく、省略され、または簡略化されている。
【００１３】
次に、様々な動作は、本発明を理解するのに最も有用となるように複数の別個の動作として説明される。しかし、説明の順序は、これらの動作が必ず順序に依存することを暗示するものと解釈されるべきではない。具体的には、これらの動作は、表示される順序で実行される必要はない。
【００１４】
本発明の複数の実施形態は、第１の基板を第２の基板に接合するための封入層を組み込む複数の方法を対象とする。本発明の一実施形態において、第１の基板が提供される。一実施形態において、第１の基板は、酸化されると、複数の亜酸化物を生成する半導体材料で形成される。一実施形態において、半導体材料は、ゲルマニウムである。次に、封入層は、第１の基板の上部面上に形成される。  その後、第１の接合酸化物層は次に、封入層上に堆積される。封入層は、第１の接合酸化物層が第１の基板と接触することを防止することにより、第１の基板の酸化を阻止する。一実施形態において、封入層は、酸化されると、安定酸化物を生成する材料で形成される。一実施形態において、材料はシリコンである。シリコン基板等の第２の基板が提供される。第２の接合酸化物層は、第２の基板の上部面上に堆積される。次に、第２の基板および第１の基板は、第１の接合酸化物層を第２の接合酸化物層に貼り付けることにより、互いに接合される。封入層は、接合中に第１の基板の酸化を阻止し、従って第２の基板からの第１の基板の剥離のための電位を実質的に最小化することにより、第１の基板と第２の基板との間に堅牢な接合を生成する。
【００１５】
図１Ａに示されるように、ウェハ接合のための複数の技術は、ゲルマニウム基板１０２を、シリコンのような異なる半導体材料で形成された別の基板１０４に貼り付けるべく、薄い酸化物層１０６を使用する。酸化物層１０６が、露出したゲルマニウム上に堆積されると、酸化物層１０６とゲルマニウム基板１０２との間の界面で、必然的に酸化が生じ、それにより酸化ゲルマニウムの薄層１０８を形成し得る。更に、酸化物層１０６が半導体基板１０４をゲルマニウム基板１０２に化学的に接合する場合、複数の水分子は、化学的接合の副生物として形成される。複数の水分子は、ゲルマニウム基板を更に酸化させると共に、堆積処理から形成された酸化ゲルマニウム層を溶解させる。また、下流の複数の半導体処理は、ゲルマニウム基板の更なる酸化をもたらし得る。例えば、図１Ｂに示されるように、複数のフィン１１１は、ゲルマニウム基板１０２をパターニングすることにより形成され得る。複数のフィン１１１を形成することにより、ゲルマニウム基板１０２と酸化物層１０６との間の複数の曝露界面領域１１３は、下流の半導体処理中にゲルマニウム基板１０２の更なる酸化を可能にし得る。酸化ゲルマニウムの層１０８は、ゲルマニウム基板１０２とシリコン基板１０４との間に不十分な接着を引き起こす不安定な酸化物層である。更に、酸化ゲルマニウムの層１０８は、水中で容易に溶解する。従って、ゲルマニウム基板１０２は、酸化物層１０６からの剥離によりシリコン基板１０４から容易に分離される。
【００１６】
図２Ａは、本発明の一実施形態による、封入層２０８を有する異質の接合基板スタック２００の断面図を例示する。一実施形態において、第１の基板２０２は、安定酸化物相を欠く半導体材料である。すなわち、半導体材料は、酸素（Ｏ２）および／または水（Ｈ２Ｏ）のような酸化剤に曝露されると、不安定な酸化物材料を形成する。一実施形態において、第１の半導体材料は、ゲルマニウムである。第２の基板２０４が提供される。第２の基板２０４は、半導体製造に用いられる任意の好適な基板であり得る。一実施形態において、第２の基板２０４は、バルクの単結晶シリコン基板である。
【００１７】
接合酸化物層２０６は、第１の基板２０２と第２の基板２０４との間に配置される。一実施形態において、接合酸化物層２０６は、第２の基板２０４と封入層２０８との間に直接に配置される。接合酸化物層２０６は、封入層２０８および第１の基板２０２を第２の基板２０４に貼り付け、異質の接合基板スタック２００のような異質の構造物を形成する。次に、異質の接合基板スタック２００は、図６Ａおよび図６Ｂに例示される非プレーナ型ｆｉｎＦＥＴデバイスのような１つの半導体デバイスまたは複数の半導体デバイスを形成するべく用いられ得る。接合酸化物層２０６は、複数の基板を互いに接合することができる任意の好適な材料で形成され得る。一実施形態において、接合酸化物層２０６は、酸化シリコン（ＳｉＯｘ）で形成される。特定の実施形態において、接合酸化物層２０６は、二酸化シリコン（ＳｉＯ２）で形成される。接合酸化物層２０６は、酸化拡散接合処理のような接合処理により互いに融合された２つの別個の接合酸化物層で構成され得る。
【００１８】
封入層２０８は、第１の基板２０２の上部面２０３上に直接に配置される。封入層２０８は、酸化物材料の堆積中に、ゲルマニウム基板などの第１の基板２０２の酸化を阻止する。更に、封入層２０８は、酸化拡散接合処理中に生成された複数の副生水を吸収する。また、封入層２０８は、下流半導体処理からの第１の基板２０２の酸化を最小化し得る。例えば、図２Ｂに示されるように、複数のフィン２１１は、第１の基板２０２をパターニングすることにより形成され得る。複数のフィン２１１を形成することにより、複数のフィン２１１のエッジ付近の曝露界面領域２１３は、下流の半導体処理からの水への曝露の影響を受けやすい場合がある。しかし、不安定な酸化物は、第１の基板２０２と封入層２０８との間の界面には存在しないので、複数のフィン２１１は、容易に剥離しない。本質的に、封入層２０８は、界面において第１の基板２０２の酸化を阻止し、および／または最小化するパッシベーション層として機能する。第１の基板の酸化を阻止し、および／または最小化することにより、堅牢な接合が第２の基板２０４と第１の基板２０２との間に形成されることを可能にする。複数の実施形態において、封入層２０８は、Ｏ２および／またはＨ２Ｏのような酸化剤に曝露されると、安定酸化物相を形成する材料で形成される。封入層は、第１の基板２０２の酸化を阻止するのに十分な厚さを有するように形成され得る。一実施形態において、封入層２０８は、２〜６ｎｍの範囲の厚さを有する。特定の実施形態において、封入層２０８は、約４ｎｍの厚さを有する。  更に、複数の実施形態において、封入層２０８は、第１の基板２０２上でヘテロエピタキシャル成長させられ得る材料で形成される。一実施形態において、封入層２０８は、酸化されると、安定酸化物を形成する材料で形成される。一実施形態において、封入層は、シリコンで形成される。特定の実施形態において、封入層２０８は、エピタキシャルシリコンである。
【００１９】
図３Ａ〜図５Ｂは、本発明の複数の実施形態による、異質の接合基板スタック２００を形成する方法を例示する。より具体的には、図３Ａ〜図３Ｄは、本発明の複数の実施形態による、第２の接合基板４００と接合するための第１の接合基板３００を形成する方法の断面図を例示する。図４Ａ〜図４Ｃは、本発明の複数の実施形態による、第１の接合基板３００と接合するための第２の接合基板４００を形成する方法の断面図を例示する。図５Ａ〜図５Ｂは、本発明の複数の実施形態による、第１の接合基板３００を第２の接合基板４００と接合する方法の断面図を例示する。
【００２０】
ここで図３Ａ〜図３Ｄを参照すると、第１の接合基板３００を形成する方法が例示される。図３Ａにおいて、上部面２０３を有する第１の基板２０２が提供される。一実施形態において、第１の基板２０２は、安定酸化物相を欠く材料で形成される。すなわち、材料は、Ｏ２および／またはＨ２Ｏのような酸化剤に曝露されると、不安定な酸化物材料を形成する。不安定な酸化物材料は、化学量論的理想より小さい亜酸化物材料であり得る。例えば、化学量論的理想ゲルマニウム酸化物（ＧｅＯ２）は、２対１の酸素・ゲルマニウム比を有し得る。より小さい非化学量論的理想のゲルマニウム酸化物（例えば、ＧｅＯｘ。ｘは、２より小さい）は、２対１より小さい酸素・ゲルマニウム比（すなわち、ＧｅＯ１．５またはＧｅＯ１．８）を有し得る。複数の不安定な酸化物材料は、外部環境との反応の影響を受けやすい。第１の基板２０２は、不安定な酸化物を形成する任意の材料で形成され得る。一実施形態において、第１の基板２０２は、ゲルマニウムで形成される。一実施形態において、第１の基板２０２は、ヒ化ガリウム（ＧａＡｓ）、ヒ化ガリウムインジウム（ＩｎＧａＡｓ）、ヒ化ガリウムアルミニウム（ＡｌＧａＡｓ）、および錫インジウム（ＩｎＳｂ）等であるが、これらに限定されない不安定な酸化物を形成する他の複数の材料で形成される。一実施形態において、第１の基板２０２は、バルクのゲルマニウム基板で形成される。一実施形態において、第１の基板２０２は、少なくとも５０％のＧｅを含む半導体材料で形成される。特定の実施形態において、第１の基板２０２は、少なくとも９０％のＧｅを含む半導体材料で形成される。一実施形態において、第１の基板２０２の少なくとも上部面は、酸化剤に曝露されると不安定な酸化物を形成する材料で形成される。
【００２１】
次に、図３Ｂに示されるように、封入層２０８は、第１の基板２０２の上部面２０３上に形成される。一実施形態において、封入層２０８は、安定酸化物相を有する材料で形成される。すなわち、材料は、Ｏ２および／またはＨ２Ｏ等であるが、これらに限定されない酸化剤に曝露される場合に、不安定な酸化物を形成しない。一実施形態において、封入層２０８は、シリコンで形成される。特定の実施形態において、封入層２０８は、エピタキシャルシリコンである。一実施形態において、封入層２０８はエピタキシャルシリコンであり、第１の基板２０２はゲルマニウムである。封入層２０８は、封入層２０８が第１の基板２０２の１または複数の結晶学的配向に組み込まれるように、第１の基板２０２上でヘテロエピタキシャル成長させられ得る。従って、封入層２０８は、第１の基板２０２の格子構造に統合され得る。あるいは、封入層２０８は、アモルファス膜として堆積され得る。封入層２０８は、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、原子層堆積（ＡＬＤ）、および分子線エピタキシ（ＭＢＥ）等であるが、これらに限定されない、当技術分野において周知の任意の好適な処理により形成され得る。一実施形態において、封入層２０８は、第１の基板２０２の酸化が生じることを阻止するべく、第１の基板２０２の上部面２０３をパッシベートするのに十分な厚さｔ１を有する。更に、封入層２０８の厚さｔ１は、水が第１の基板２０２の上部面２０３に接触することを阻止するべく、ウェハ接合処理中に生成される実質的に全ての副生水を吸収するのに十分である。一実施形態において、封入層２０８の厚さｔ１は、２ｎｍ〜６ｎｍの範囲である。特定の実施形態において、封入層２０８の厚さｔ１は、約４ｎｍである。
【００２２】
次に、図３Ｃに示されるように、第１の接合酸化物層２０６Ａは、封入層２０８の上部面２０９上に形成され、それにより第１の接合基板３００を形成する。第１の接合酸化物層２０６Ａは、上部面２１０を有する。第１の接合酸化物層２０６Ａは、図４Ｂに後述される第２の接合酸化物層２０６Ｂのような別の材料に化学的に接合することができる材料で形成され得る。一実施形態において、第１の接合酸化物層２０６Ａは、酸化物材料で形成される。例えば、一実施形態において、第１の接合酸化物層２０６Ａは、ＳｉＯｘである。特定の実施形態において、接合酸化物層２０６ＡはＳｉＯ２である。第１の接合酸化物層２０６Ａは、別の接合層に接着されると、強い接合を形成するのに十分な厚さｔ２を有するように形成される。厚さｔ２は、典型的なウェハハンドリング力、およびそれに後続する半導体処理に耐えることができる接合強度を有する接合の形成を可能にする。一実施形態において、接合強度は、２〜３Ｊ／ｍ２の範囲である。更に、一実施形態において、厚さｔ２は、接合酸化物層２０６Ａ上に形成されない隣接デバイス等、複数の他のデバイスとの集積化を可能にするように十分薄い。従って、一実施形態において、第１の接合酸化物層２０６Ａの厚さｔ２は、２５ｎｍ〜７５ｎｍの範囲である。特定の実施形態において、第１の接合酸化物層２０６Ａの厚さｔ２は、５０ｎｍである。第１の接合酸化物層２０６Ａは、化学気相成長（ＣＶＤ）または物理気相成長（ＰＶＤ）のような任意の好適な堆積処理により形成され得る。あるいは、第１の接合酸化物層２０６Ａは、酸化により形成され得、封入層２０８の一部は、酸化物材料を形成するべく費やされる。一実施形態において、封入層２０８の上部は、第１の接合酸化物層２０６Ａへと酸化される。複数のそのような実施形態において、封入層２０８は、酸化処理中に封入材料の消費および体積膨張を補償するべく、最初に、最終的封入層の厚さｔ１と、最終的な第１の酸化物層の厚さｔ２との和に等しい同等の厚さｔ３を有するように形成される。
【００２３】
次に、図３Ｄにおいて、第１の接合基板３００は、接合のために準備される。一実施形態において、第１の接合基板３００の準備は、ヒドロキシル（ＯＨ）終端３０２の数を最大化するべく第１の接合酸化物層２０６Ａの上部面２１０を処理することを含む。各ＯＨ終端３０２は、化学接合が形成され得る活性部位である。第１の接合酸化物層２０６Ａの上部面２１０においてＯＨ終端３０２を最大化することにより、化学接合が行われ得るより多くの活性部位を生成する。従って、第１の接合酸化物層２０６Ａは、より強い化学接合を形成することができる場合がある。特定の実施形態において、第１の接合酸化物層２０６Ａの上部面２１０は、プラズマ処理または湿式化学処理により活性化される。一実施形態において、プラズマ処理は、室温でのＯ２アッシングのような酸素プラズマ処理である。あるいは、一実施形態において、湿式化学処理は、塩酸を含む化学混合物を用いたＲＣＡ洗浄である。一実施形態において、ＯＨ終端３０２の最大化は、第１の接合酸化物層２０６Ａの上部面２１０を、過酸化水素（Ｈ２Ｏ２）のような化学溶液に曝露することにより実行される。
【００２４】
図４Ａ〜図４Ｃにおいて、本発明の複数の実施形態による、第２の接合基板４００を形成する方法が例示される。図４Ａにおいて、上部面２０５を有する第２の基板２０４が、最初に提供される。第２の基板２０４は、半導体デバイス製造に用いられる任意の好適な基板であり得る。例えば、一実施形態において、第２の基板２０４は、バルクの単結晶シリコン基板である。代替的な実施形態において、第２の基板２０４は、サファイア基板である。
【００２５】
本発明の複数の実施形態によれば、その後、図４Ｂにおいて、第２の接合酸化物層２０６Ｂが第２の基板２０４の上部面２０５上に直接に形成され、第２の接合基板４００を形成する。一実施形態において、第２の接合酸化物層２０６Ｂは、上部面２１２を有する。第２の接合酸化物層２０６Ｂの上部面２１２は、第２の接合基板４００の上部面２１２でもある。第２の接合酸化物層２０６Ｂは、第１の酸化物層２０６Ａと化学的に接合することができる任意の好適な酸化物層で形成され得る。一実施形態において、第２の接合酸化物層２０６Ｂは、第１の接合酸化物層２０６Ａと同一の材料で形成される。あるいは、第２の接合酸化物層２０６Ｂは、第１の接合酸化物層２０６Ａとは異なる材料で形成される。一実施形態において、第２の接合酸化物層２０６Ｂは、ＳｉＯｘで形成される。特定の実施形態において、第２の接合酸化物層２０６Ｂは、ＳｉＯ２で形成される。第２の接合酸化物層２０６Ｂは、ウェハハンドリングおよび後続の半導体処理に耐えるべく第１の接合酸化物層２０６Ａとの強い化学接合を可能にするのに十分な厚さｔ４を有する。一実施形態において、第２の接合酸化物層２０６Ｂの厚さｔ４は、２５ｎｍ〜７５ｎｍの範囲である。特定の実施形態において、第２の接合酸化物層２０６Ｂの厚さｔ４は、５０ｎｍである。
【００２６】
次に、図４Ｃにおいて、第２の接合基板４００は、接合のために準備される。上記の図３Ｄにおける第１の接合酸化物層２０６Ａの上部面２１０と同様に、第２の接合酸化物層２０６Ｂの上部面２１２は、ヒドロキシル（ＯＨ）終端４０２の数を最大化するように処理される。ＯＨ終端４０２の数を増やすことにより、第２の接合酸化物層２０６Ｂが第１の接合酸化物層２０６Ａとの強い化学接合を形成することを可能にする。本発明の複数の実施形態による強い化学接合を形成する処理が、以下に検討される。
【００２７】
図５Ａは、接合のために互いに位置合わせされた第１の接合基板３００および第２の接合基板４００を例示する。第１の接合酸化物層２０６Ａ上のＯＨ終端３０２は、第２の接合酸化物層２０６Ｂ上のＯＨ終端４０２の方に向けられ得る。
【００２８】
本発明の複数の実施形態によれば、その後、図５Ｂに図示されるように、第１の接合基板３００は、第２の接合基板４００と接合され、それにより異質の接合基板スタック２００を形成する。複数の実施形態において、第１の接合基板３００の第１の接合酸化物層２０６Ａは、接合部位５０２において第２の接合基板４００の第２の接合酸化物層２０６Ｂと接合される。従って、第１の接合酸化物層２０６Ａおよび第２の接合酸化物層２０６Ｂは、単一の接合酸化物層２０６に融合する。一実施形態において、接合酸化物層２０６は、異質の接合基板スタック２００が典型的なウェハハンドリングおよび後続の半導体処理に耐えることができるように、第１の基板２０２を第２の基板２０４に確実に接合するのに十分な接着強度を形成する厚さｔ５を有する。更に、接合酸化物層２０６は、接合酸化物層２０６Ｂ上に形成されない複数の隣接デバイス等の複数の他のデバイスとのデバイス集積化を可能にするように十分に薄い。特定の実施形態において、接合酸化物層２０６の厚さｔ５は、第１の接合酸化物層２０６Ａおよび第２の接合酸化物層２０６Ｂの各々の厚さｔ２およびｔ４の和である。例えば、接合酸化物層２０６の厚さｔ５は、５０ｎｍ〜１５０ｎｍの範囲になり得る。一実施形態において、接合酸化物層２０６の厚さｔ５は、１００ｎｍである。一実施形態において、接合酸化物層２０６により生成された接着強度は、少なくとも２Ｊ／ｍ２である。特定の実施形態において、接着強度は、２〜３Ｊ／ｍ２の範囲である。
【００２９】
第１の接合基板３００は、拡散酸化接合のような任意の好適な直接の接合処理により、第２の接合基板４００に接合され得る。複数のそのような実施形態において、接合は、最初に、第１の接合基板３００の上部面２１０を、第２の接合基板４００の上部面２１２上へと直接に配置することにより実行される。一実施形態において、２つの基板の間の接触を保持するべく、圧力は加えられない。これに代えて、ファン・デル・ワールス力（すなわち、静電力）は、２つの基板を定位置に一時的に保持するのに十分な初期の弱い接合を生成する。その後、第１の接合酸化物層２０６Ａを第２の接合酸化物層２０６Ｂに化学的に接合して、接合酸化物層２０６を形成するべく、熱アニーリングが適用され得る。一実施形態において、熱アニーリングは、化学接合（例えば、共有接合による陽イオン接合）により、第１の接合酸化物層２０６Ａを第２の接合酸化物層２０６Ｂに完全に融合するのに十分な特定の期間、特定の温度で実行される。特定の実施形態において、熱アニーリングは、３００〜４００℃の温度で３０分〜１時間、大気圧下で実行される。
【００３０】
第１の接合基板３００のＯＨ終端３０２は、熱アニーリング中に第２の接合基板４００のＯＨ終端４０２との化学接合を形成して、接合部位５０２において化学反応の副生物として水を生成する。これらの水分子は、第２の基板２０４および封入層２０８のような接合部位５０２に近接する複数の半導体材料に拡散し得る。封入層２０８は、酸化剤に曝露されると、安定酸化物を生成する材料で形成されるので、接合酸化物層２０６との強い接合は、たとえ複数の水分子が封入層２０８の一部を酸化させても、持続され得る。一実施形態において、封入層２０８は、複数の水分子を吸収し、それらが第１の基板２０２に到達することを阻止する。従って、複数の水分子は、第１の基板２０２と接触する可能性は実質的になく、不安定な酸化物層は、第１の基板２０２と封入層２０８との間の界面に形成される可能性は実質的にない。従って、異質の接合基板スタック２００を形成する第１の基板２０２と第２の基板２０４との間の堅牢な接合が得られ得る。
【００３１】
第１の基板２０２および第２の基板２０４は、露出した複数の基板として図示されるが、実施形態は、そのようには限定されない。一実施形態において、第１の基板２０２は、封入層２０８に対向する第１の基板２０２の表面上に既に形成された複数のデバイスを含む。従って、第１の基板２０２が第２の基板２０４と接合される場合、複数の半導体デバイスは、第２の基板２０４へと送られる。
【００３２】
更に、第１の基板２０２および第２の基板２０４は、個別のウェハであってもよい。従って、本発明の複数の実施形態は、２つの個別のウェハ間でウェハ・ウェハの接合を実行するべく用いられ得る。単一のウェハは、様々な配置で多くの異なる材料で形成される上部面を含み得る。従って、２つの別個のウェハを接合することにより、いくつかの異質の接合領域およびいくつかの同質の接合領域をもたらし得る。
【００３３】
次に、所望である場合、１または複数の半導体デバイスが第２の基板２０４上に形成され得る。半導体デバイスは、プレーナ型トランジスタ、非プレーナ型トランジスタ、または両方の組み合わせであってもよい。非プレーナ型トランジスタは、ダブルゲートトランジスタおよびトライゲートトランジスタのようなｆｉｎＦＥＴトランジスタを含む。図６Ａは、基板２０４上に形成された非プレーナ型ｆｉｎＦＥＴトランジスタ６００の等角図を例示する。非プレーナ型ｆｉｎＦＥＴトランジスタ６００は、接合酸化物層２０６および封入層２０８により基板２０４に貼り付けられたフィン２１１を含む。フィン２１１は、ゲルマニウムのような半導体材料で形成され得る。ゲートスタックは、フィン２１１の曝露面の周囲を囲み、接合酸化物層２０６の上部面上に配置され得る。ゲートスタックは、少なくとも２つの層、ゲート誘電体層６０４およびゲート電極層で形成され得る。ゲート誘電体層６０４の一部は、フィン２１１とゲート電極層との間に直接に配置され得る。
【００３４】
ゲート誘電体層６０４は、１つの層または複数の層のスタックを含み得る。１または複数の層は、酸化シリコン、二酸化シリコン（ＳｉＯ２）、および／またはｈｉｇｈ−ｋの誘電体材料を含み得る。ｈｉｇｈ−ｋの誘電体材料は、ハフニウム、シリコン、酸素、チタニウム、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛等の元素を含み得る。ゲート誘電体層において用いられ得る複数のｈｉｇｈ−ｋ材料の例としては、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および亜鉛ニオブ酸鉛が挙げられるが、これらに限定されない。いくつかの実施形態において、ｈｉｇｈ−ｋ材料が用いられる場合、アニーリング処理は、ゲート誘電体層上で実行され、品質を向上させ得る。
【００３５】
ゲート電極層は、ゲート誘電体層６０４上に形成され、トランジスタがＰＭＯＳまたはＮＭＯＳトランジスタであるかに応じて、少なくとも１つのＰ型仕事関数金属またはＮ型仕事関数金属からなり得る。いくつかの実装において、ゲート電極層は、２つまたはそれより多くの金属層のスタックからなり得、１または複数の金属層は、仕事関数金属層６０３であり、少なくとも１つの金属層は、充填金属層６０２である。
【００３６】
ＰＭＯＳトランジスタについては、ゲート電極に用いられ得る複数の金属としては、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物、例えば酸化ルテニウム等が挙げられるが、これらに限定されない。Ｐ型金属層は、約４．９ｅＶ〜約５．２ｅＶの仕事関数を有するＰＭＯＳゲート電極の形成を可能にするであろう。ＮＭＯＳトランジスタについては、ゲート電極に用いられ得る複数の金属としては、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、これらの金属の合金、ならびに炭化ハフニウム、炭化ジルコニウム、炭化チタニウム、炭化タンタル、および炭化アルミニウム等、これらの金属の炭化物が挙げられるが、これらに限定されない。Ｎ型金属層は、約３．９ｅＶ〜約４．２ｅＶの仕事関数を有するＮＭＯＳゲート電極の形成を可能にするであろう。
【００３７】
図６Ａに例示されるように、ゲート電極は、接合酸化物層２０６の表面と実質的に平行な底部を含む「Ｕ字」形状の構造物、および接合酸化物層２０６の上部面に実質的に垂直な２つの側壁部からなり得る。別の実装において、ゲート電極を形成する複数の金属層のうちの少なくとも１つは、単に、接合酸化物層２０６の上部面に実質的に平行であり、接合酸化物層２０６の上部面に実質的に垂直な複数の側壁部を含まないプレーナ型層であってもよい。本発明の複数の更なる実装において、ゲート電極は、Ｕ字形構造物およびプレーナ型の非Ｕ字形構造物の組み合わせからなり得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上に形成された１または複数のＵ字形金属層からなり得る。
【００３８】
本発明のいくつかの実装において、一対の側壁スペーサは、ゲートスタックを囲むゲートスタックの反対側に形成され得る。側壁スペーサは、窒化シリコン、酸化シリコン、炭化シリコン、炭素でドープされた窒化シリコン、および酸窒化シリコン等の材料から形成され得る。側壁スペーサを形成するための複数の処理は、当技術分野において周知であり、一般に、堆積およびエッチング処理の段階を含む。代替的な実装において、複数のスペーサの対が用いられ得、例えば、２対、３対、または４対の側壁スペーサがゲートスタックの反対側に形成され得る。
【００３９】
当技術分野において周知なように、ソース領域６０６およびドレイン領域６０８は、ｆｉｎＦＥＴトランジスタ６００のゲートスタックに隣接するフィン２１１内に形成される。チャネル領域６１０は、図６Ｂに示されるように、フィン２１１内に、かつソース領域６０６とドレイン領域６０８との間に配置される。
【００４０】
図６Ｂは、図６Ａに示されるフィン２１１に沿った線にわたる非プレーナ型ｆｉｎＦＥＴトランジスタ６００の断面図を例示する。非プレーナ型ｆｉｎＦＥＴトランジスタ６００は、ゲート誘電体層６０４、ＰまたはＮ型仕事関数金属層６０３、および充填金属層６０２で形成されたゲートスタックを含む。ゲートスタックは、フィン２１１上に直接に配置される。フィン２１１は、ゲートスタックの下に直接に配置されたチャネル領域６１０を含んでもよく、ソース領域６０６およびドレイン領域６０８は、チャネル領域６１０の反対側に配置されてもよい。更に、フィン２１１は、封入層２０８を含む。本発明の複数の実施形態によれば、封入層２０８は、フィン２１１が接合酸化物層２０６に確実に貼り付けられ、非プレーナ型ｆｉｎＦＥＴトランジスタ６００を形成することを可能にする。
【００４１】
図７は、本発明の複数の実施形態による、１または複数の接合構造物を含むインタポーザ７００を例示する。インタポーザ７００は、第１の基板７０２を第２の基板７０４にブリッジするべく用いられる介在基板である。第１の基板７０２は、例えば集積回路ダイであってもよい。集積回路ダイは、本発明の複数の実施形態による接合構造物を含み得る。第２の基板７０４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってもよい。一般に、インタポーザ７００の目的は、接続をより広いピッチに広げ、またはある接続を異なる接続にルート変更することである。例えば、インタポーザ７００は、集積回路ダイをボールグリッドアレイ（ＢＧＡ）７０６に結合し得、ＢＧＡ７０６は、次に第２の基板７０４に結合し得る。いくつかの実施形態において、第１および第２の基板７０２／７０４は、インタポーザ７００の反対側に貼り付けられる。他の複数の実施形態において、第１および第２の基板７０２／７０４は、インタポーザ７００の同じ側に貼り付けられる。複数の更なる実施形態において、３つまたはそれより多い基板がインタポーザ７００により相互接続される。第１の基板７０２および／または第２の基板７０４は、本発明の複数の実施形態による接合構造物を含み得る。
【００４２】
インタポーザ７００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドのようなポリマー材料で形成され得る。更なる実装において、インタポーザは、シリコン、ゲルマニウム、および他のＩＩＩ−Ｖ族およびＩＶ族材料等、半導体基板において用いるための上記の同一の材料を含み得る交互の複数の硬質または可撓性材料で形成され得る。
【００４３】
インタポーザは、複数の金属相互接続７０８、およびシリコン貫通ビア（ＴＳＶ）７１２を含むがこれに限定されないビア７１０を含み得る。インタポーザ７００は、受動デバイスおよび能動デバイスの両方を含む複数の埋め込みデバイス７１４を更に含み得る。そのような複数のデバイスとしては、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスが挙げられるが、これらに限定されない。無線周波数（ＲＦ）デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスのようなより複雑なデバイスも、インタポーザ７００上に形成されてもよい。
【００４４】
本発明の複数の実施形態によれば、本明細書において開示される複数の装置または処理は、インタポーザ７００の製造において用いられ得る。
【００４５】
図８は、本発明の一実施形態によるコンピューティングデバイス８００を例示する。コンピューティングデバイス８００は、いくつかのコンポーネントを含み得る。一実施形態において、これらのコンポーネントは、１または複数のマザーボードに貼り付けられる。代替的な実施形態において、これらのコンポーネントは、マザーボードではなく単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。コンピューティングデバイス８００内の複数のコンポーネントとしては、集積回路ダイ８０２および少なくとも１つの通信チップ８０８が挙げられるが、これらに限定されない。いくつかの実装において、通信チップ８０８は、集積回路ダイ８０２の一部として製造される。集積回路ダイ８０２は、ＣＰＵ８０４、ならびに多くの場合、エンベデッドＤＲＡＭ（ｅＤＲＡＭ）または回転トルク転送メモリ（ＳＴＴＭまたはＳＴＴＭ−ＲＡＭ）のような複数の技術により提供され得るキャッシュメモリとして用いられるオンダイメモリ８０６を含み得る。
【００４６】
コンピューティングデバイス８００は、マザーボードに物理的および電気的に結合され得るか、もしくは結合されない場合があり、またはＳｏＣダイ内で製造され得る複数の他のコンポーネントを含み得る。これらの複数の他のコンポーネントは、揮発性メモリ８１０（例えば、ＤＲＡＭ）、不揮発性メモリ８１２（例えば、ＲＯＭもしくはフラッシュメモリ）、グラフィックス処理ユニット８１４（ＧＰＵ）、デジタル信号プロセッサ８１６、暗号プロセッサ８４２（ハードウェア内で暗号学的アルゴリズムを実行する専用プロセッサ）、チップセット８２０、アンテナ８２２、ディスプレイもしくはタッチスクリーンディスプレイ８２４、タッチスクリーンコントローラ８２６、バッテリ８２８もしくは他の電力源、電力増幅器（図示せず）、全地球測位システム（ＧＰＳ）デバイス８２８、コンパス８３０、モーションコプロセッサもしくはセンサ８３２（加速度計、ジャイロスコープ、およびコンパスを含み得る）、スピーカ８３４、カメラ８３６、ユーザ入力デバイス８３８（キーボード、マウス、スタイラス、およびタッチパッド）、ならびに大容量ストレージデバイス８４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）を含むが、これらに限定されない。
【００４７】
通信チップ８０８は、コンピューティングデバイス８００への、およびこれからのデータの転送のための複数の無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を介する変調電磁放射を用いることによりデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明するべく用いられ得る。この用語は、関連付けられた複数のデバイスがいずれの配線も含まないことを暗示するものではないが、いくつかの実施形態では、含まない場合がある。通信チップ８０８は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以上として指定されるその他の無線プロトコルを含むが、これらに限定されないいくつかの無線規格またはプロトコルのうちのいずれかを実装し得る。コンピューティングデバイス８００は、複数の通信チップ８０８を含み得る。例えば、第１の通信チップ８０８は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）のようなより短い距離の無線通信専用であってもよく、第２の通信チップ８０８は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯのようなより長い距離の無線通信専用であってもよい。
【００４８】
コンピューティングデバイス８００のプロセッサ８０４は、封入層が内部に形成された状態で異質の接合基板スタックを含むように形成され、本発明の複数の実装により形成される１または複数のデバイスを含む。「プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、当該電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。
【００４９】
通信チップ８０８は、封入層が内部に形成された状態で異質の接合基板スタックを含むように形成され、本発明の複数の実装により形成される１または複数のデバイスも含み得る。
【００５０】
更なる実施形態において、コンピューティングデバイス８００内に収納される別のコンポーネントは、封入層が内部に形成された状態で異質の接合基板スタックを含むように形成され、本発明の複数の実装により形成される１または複数のデバイスを含み得る。
【００５１】
様々な実施形態において、コンピューティングデバイス８００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、デジタルカメラ、携帯音楽プレーヤ、またはデジタルビデオレコーダであってもよい。複数の更なる実装において、コンピューティングデバイス８００は、データを処理するその他の電子デバイスであってもよい。
【００５２】
一実施形態において、複数の基板を接合する方法は、第１の半導体基板を提供する段階と、第１の半導体基板の上部に、酸化剤に曝露されると安定酸化物を生成する封入材料で形成される封入層を形成する段階と、第１の上部面を有する第１の接合層を封入層の上部に形成する段階と、第２の半導体基板を提供する段階と、第２の上部面を有する第２の接合層を第２の半導体基板の上部に形成する段階と、第１の上部面を第２の上部面に接合することにより、第１の半導体基板を第２の半導体基板に貼り付ける段階とを備える。
【００５３】
一実施形態において、第１の半導体基板は、酸化剤に曝露されると不安定な酸化物を生成する第１の半導体材料を含む。一実施形態において、第１の半導体材料は、ゲルマニウムを含み得る。
【００５４】
更に、一実施形態において、封入材料はシリコンを含む。一実施形態において、酸化剤は、酸素および水のうちの少なくとも１つである。一実施形態において、本方法は、第１の上部面および第２の上部面を表面処理する段階を更に備える。一実施形態において、第１の上部面および第２の上部面を表面処理する段階は、第１の上部面および第２の上部面にヒドロキシル終端を生成する。一実施形態において、第１の上部面および第２の上部面を表面処理する段階は、プラズマ処理を有する。一実施形態において、プラズマ処理は、大気圧下でのＯ２アッシングである。
【００５５】
一実施形態において、第１の半導体基板を第２の半導体基板に貼り付ける段階は、第１の接合層および第２の接合層の拡散接合により実行される。一実施形態において、第１の半導体基板を第２の半導体基板に貼り付ける段階は、熱アニーリングを適用する段階を有する。一実施形態において、熱アニーリングは、３０分〜１時間、３００〜４００℃の温度で実行される。一実施形態において、第１の接合層および第２の接合層を形成する段階は、堆積処理により形成される。堆積処理は、酸化シリコン材料を堆積させるＣＶＤプロセスであってもよい。一実施形態において、第１の接合層を形成する段階は、酸化により実行される。
【００５６】
一実施形態において、接合半導体構造物は、第１の半導体基板と、第２の半導体基板と、第１の半導体基板と第２の半導体基板との間に配置され、第１の半導体基板を第２の半導体基板に貼り付ける接合層と、第１の半導体基板と接合層との間に配置される封入層とを備える。一実施形態において、第１の半導体基板は、ゲルマニウムを含む。一実施形態において、第２の半導体基板は、シリコンを含む。一実施形態において、封入層はシリコンを含む。一実施形態において、封入層は、エピタキシャルシリコンである。一実施形態において、封入層は、複数の副生水が第１の半導体基板に到達することを阻止する。一実施形態において、封入層は、２〜６ｎｍの範囲の厚さを有する。一実施形態において、接合層は、２〜３Ｊ／ｍ２の接着強度で前記第１の表面を前記第２の基板に接合する。一実施形態において、接合層は、５０〜１５０ｎｍの範囲の厚さを有する。
【００５７】
一実施形態において、コンピュータデバイスは、マザーボードと、マザーボードにマウントされたプロセッサと、プロセッサと同一のチップ上に製造されるか、またはマザーボードにマウントされる通信チップとを備え、プロセッサは、第１の半導体基板と、第２の半導体基板と、第１の半導体基板と第２の半導体基板との間に配置され、第１の半導体基板を第２の半導体基板に貼り付ける接合層と、第１の半導体基板と接合層との間に配置される封入層とを有する。一実施形態において、第１の半導体基板は、ゲルマニウムを含む。一実施形態において、第２の半導体基板は、シリコンを含む。一実施形態において、封入層はシリコンを含む。一実施形態において、封入層は、エピタキシャルシリコンである。一実施形態において、封入層は、２〜６ｎｍの範囲の厚さを有する。
【００５８】
要約書において説明されることを含む、本発明の例示された複数の実装の上記の説明は、網羅的であるか、または開示される正確な形態に本発明を限定することを意図しない。本発明の特定の実装および例は、例示的目的で本明細書に説明されるが、当業者が理解するように、様々な均等な修正が本発明の範囲内で可能である。
【００５９】
これらの修正は、上記の詳細な説明に照らして本発明に対してなされ得る。以下の特許請求の範囲において用いられる用語は、本明細書および特許請求の範囲で開示される特定の実装に本発明を限定するものと解釈されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲により専ら判断されるものであり、特許請求の範囲は、特許請求の範囲の解釈において確立された理論により解釈される。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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