(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１ゲート長を有する第１ダミーゲート電極と、第１ゲート長より長い第２ゲート長を有する第２ダミーゲート電極と、前記第１ダミーゲート電極上に設けられ第１絶縁材料を含み第１膜厚を有する第１ストップ膜と、前記第２ダミーゲート電極上に設けられ前記第１絶縁材料を含み、前記第１膜厚より厚い第２膜厚を有する第２ストップ膜とを形成する工程と、
前記第１ダミーゲート電極上、前記第２ダミーゲート電極上及び前記半導体基板上に、第２絶縁材料を含む絶縁膜を形成する工程と、
前記絶縁膜、前記第１ストップ膜及び第２ストップ膜を研磨して、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程後に、前記第１ダミーゲート電極と前記第２ダミーゲート電極とを除去する工程と、
前記第１ダミーゲート電極を除去した第１領域と前記第２ダミーゲート電極を除去した第２領域それぞれにメタルゲートを形成する工程とを有する
半導体装置の製造方法。
【請求項２】
前記第２ストップ膜の中央部は、前記第２ストップ膜の周端部より厚いことを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程は、
前記半導体基板上にダミーゲート材料を形成する工程と、
前記ダミーゲート材料上に、第１凸部を有し前記第１絶縁材料を含む第１絶縁膜を形成する工程と、
前記第１ダミーゲート電極に対応し前記第１絶縁膜の平坦部を覆う第１マスクパターンと、前記第２ダミーゲート電極に対応し前記第１凸部を覆う第２マスクパターンとを形成する工程と、
前記第１マスクパターン及び前記第２マスクパターンをマスクとして前記第１絶縁膜と前記ダミーゲート材料とをエッチングして、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程と、を有することを
特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜を形成する工程は、
前記ダミーゲート材料上に、前記第１絶縁材料を含む下部絶縁膜と、前記第１絶縁材料とは異なる第３絶縁材料を含む、前記下部絶縁膜上の上部絶縁膜とを形成する工程と、
前記上部絶縁膜上に、前記第１凸部に対応する第３マスクパターンを形成する工程と、
前記第３マスクパターンをマスクとして前記上部絶縁膜と前記下部絶縁膜の上部とをエッチングして前記下部絶縁膜に第２凸部を形成しつつ、前記上部絶縁膜のうち前記第２凸部上の部分を有する第１絶縁膜パターンを形成する工程と、
前記第３マスクパターンで上面が覆われた状態の前記第１絶縁膜パターンを側面からエッチングして、前記上部絶縁膜の第２絶縁膜パターンを形成する工程と、
前記第２凸部の形成後の前記下部絶縁膜の上部を前記第２絶縁膜パターンを介してエッチングして、前記第１凸部を有する前記第１絶縁膜を形成する工程と、を有することを
特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１ストップ膜の中央部は、前記第１ストップ膜の周端部より厚いことを
特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程は、
前記半導体基板上にダミーゲート材料を堆積し、
前記ダミーゲート材料上に、前記第１絶縁材料を含む下部絶縁膜と前記第１絶縁材料とは異なる第３絶縁材料を含む、前記下部絶縁膜上の上部絶縁膜とを形成する工程と、
前記第１ダミーゲート電極に対応する第１マスクパターンと前記第２ダミーゲート電極に対応する第２マスクパターンとを、前記上部絶縁膜上に形成する工程と、
前記第１マスクパターン及び前記第２マスクパターンをマスクとして前記上部絶縁膜と前記下部絶縁膜と前記ダミーゲート材料とをエッチングして、前記第１ダミーゲート電極と、前記下部絶縁膜の前記第１ダミーゲート電極上の部分を有する第１下部絶縁膜パターンと、前記上部絶縁膜の前記第１ダミーゲート電極上の部分を有する第１上部絶縁膜パターンと、前記第２ダミーゲート電極と、前記下部絶縁膜の前記第２ダミーゲート電極上の部分を有する第２下部絶縁膜パターンと、前記上部絶縁膜の前記第２ダミーゲート電極上の部分を有する第２上部絶縁膜パターンとを形成する工程と、
前記第１マスクパターンで上面が覆われた状態の前記第１上部絶縁膜パターンを側面からエッチングして、第１サイズを有する第３上部絶縁膜パターンを形成する工程と、
前記第２マスクパターンで上面が覆われた状態の前記第２上部絶縁膜パターンを側面からエッチングして、前記第１サイズより大きい第２サイズを有する第４上部絶縁膜パターンを形成する工程と、
前記第３上部絶縁膜パターンと前記第４上部絶縁膜パターンとをエッチングしながら前記第１ダミーゲート電極上の前記第１下部絶縁膜パターンと前記第２ダミーゲート電極上の前記第２下部絶縁膜パターンとをエッチングして、前記第１ストップ膜と前記第２ストップ膜を形成する工程とを有することを
特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上の堆積膜は、研磨により平坦化することができる。堆積膜の研磨は、トレンチアイソレーションの埋め込み絶縁膜の平坦化や層間絶縁膜の平坦化など半導体装置の製造に広く用いられている（特許文献１）。
【０００３】
なお特許文献１には、基板凸部上の堆積膜を研磨すると、パターン寸法が小さい基板凸部上ではパターン寸法が大きい基板凸部上より堆積膜が薄くなることが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開１１−２６０７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メタルゲート電極を有するMOSFET（metal-oxide-semiconductor field-effect transistor）は、周囲を絶縁膜で囲まれたダミーゲート電極を除去した領域にゲートメタル材料を埋め込むことで形成される。ここでダミーゲート電極を囲う絶縁膜は、ダミーゲート電極を埋め込む絶縁膜を研磨することで形成される。
【０００６】
ダミーゲート電極を埋め込む絶縁膜の研磨には、ダミーゲート電極が長くなるほど、研磨により露出するダミーゲート電極上面の凹み（すなわち、ディッシング）が大きくなるという問題がある。
【課題を解決するための手段】
【０００７】
上記の問題を解決するために、本製造方法の一観点によれば、半導体基板上に、第１ゲート長を有する第１ダミーゲート電極と、第１ゲート長より長い第２ゲート長を有する第２ダミーゲート電極と、前記第１ダミーゲート電極上に設けられ第１絶縁材料を含み第１膜厚を有する第１ストップ膜と、前記第２ダミーゲート電極上に設けられ前記第１絶縁材料を含み、前記第１膜厚より厚い第２膜厚を有する第２ストップ膜とを形成する工程と、前記第１ダミーゲート電極上、前記第２ダミーゲート電極上及び前記半導体基板上に、第２絶縁材料を含む絶縁膜を形成する工程と、前記絶縁膜、前記第１ストップ膜及び第２ストップ膜を研磨して、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程後に、前記第１ダミーゲート電極と前記第２ダミーゲート電極とを除去する工程と、前記第１ダミーゲート電極を除去した第１領域と前記第２ダミーゲート電極を除去した第２領域それぞれにメタルゲートを形成する工程とを有する半導体装置の製造方法が提供される。 
【発明の効果】
【０００８】
実施の形態によれば、ダミーゲート電極のディッシングを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、Finの形成工程を説明する図である。
【図２】図２は、Finの活性化工程を説明する図である。
【図３】図３は、Finの活性化工程を説明する図である。
【図４】図４は、Finの活性化工程を説明する図である。
【図５】図５は、Finの活性化工程を説明する図である。
【図６】図６は、Finの活性化工程を説明する図である。
【図７】図７は、ダミーゲート材料の形成工程を説明する図である。
【図８】図８は、ダミーゲート材料の研磨工程を説明する図である。
【図９】図９は、第１絶縁膜の形成工程を説明する図である。
【図１０】図１０は、第１絶縁膜の形成工程を説明する図である。
【図１１】図１１は、第１絶縁膜の形成工程を説明する図である。
【図１２】図１２は、第１絶縁膜の形成工程を説明する図である。
【図１３】図１３は、第１絶縁膜の形成工程を説明する図である。
【図１４】図１４は、第１絶縁膜の形成工程を説明する図である。
【図１５】図１５は、第１絶縁膜の形成工程を説明する図である。
【図１６】図１６は、第１マスクパターンの形成工程を説明する図である。
【図１７】図１７は、第１マスクパターンの形成工程を説明する図である。
【図１８】図１８は、ダミーゲート材料および第１絶縁膜のエッチング工程を説明する図である。
【図１９】図１９は、ソース／ドレイン領域等の形成工程を説明する図である。
【図２０】図２０は、ソース／ドレイン領域等の形成工程を説明する図である。
【図２１】図２１は、ソース／ドレイン領域等の形成工程を説明する図である。
【図２２】図２２は、ソース／ドレイン領域等の形成工程を説明する図である。
【図２３】図２３は、層間絶縁膜の形成工程を説明する図である。
【図２４】図２４は、層間絶縁膜の化学機械研磨工程を説明する図である。
【図２５】図２５は、ストップ膜の化学機械研磨工程を説明する図である。
【図２６】図２６は、ダミーゲート電極の除去工程を説明する図である。
【図２７】図２７は、メタルゲートの形成工程を説明する図である。
【図２８】図２８は、メタルゲートの形成工程を説明する図である。
【図２９】図２９は、配線層の形成工程を説明する図である。
【図３０】図３０は、配線層の形成工程を説明する図である。
【図３１】図３１は、配線層の形成工程を説明する図である。
【図３２】図３２は、第１ダミーゲート電極上の第１ストップ膜と略同じ厚さの第３ストップ膜が第２ダミーゲート電極上に設けられた場合の化学機械研磨を説明する断面図である。
【図３３】図３３は、ゲート長の異なる複数のダミーゲート電極上に略同じ厚さのストップ膜を設けて製造したFinFETのPelgrom図である。
【図３４】図３４は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図３５】図３５は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図３６】図３６は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図３７】図３７は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図３８】図３８は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図３９】図３９は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図４０】図４０は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【図４１】図４１は、ソース／ドレイン領域等の形成工程を説明する図である。
【図４２】図４２は、層間絶縁膜の形成工程を説明する図である。
【図４３】図４３は、絶縁膜の化学機械研磨工程を説明する図である。
【図４４】図４４は、ストップ膜の化学機械研磨工程を説明する図である。
【図４５】図４５は、実施の形態３の半導体装置の製造方法を説明する図である。
【図４６】図４６は、実施の形態４の半導体装置の製造方法を説明する図である。
【図４７】図４７は、実施の形態４の半導体装置の製造方法を説明する図である。
【発明を実施するための形態】
【００１０】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１１】
（実施の形態１）
実施の形態１の製造方法は、FinFET（Fin field-effect transistor）を有する半導体装置の製造方法である。図１〜図３１は、実施の形態１の半導体装置の製造方法を説明する図である。
【００１２】
図１（ａ）、図２（ａ）・・・図３０（ａ）は、平面図である。図１（ｂ）、図２（ｂ）・・・図３０（ｂ）それぞれは、図１（ａ）のIB線、図２（ａ）のIIB線・・・図３０（ａ）のXXXB線に沿った断面図である。図1（ｃ）、図２（ｃ）・・・図３０（ｃ）それぞれは、図１（ａ）のIC線、図２（ａ）のIIC線・・・図３０（ａ）のXXXC線に沿った断面図である。図３１は、実施の形態１の半導体装置の断面図である。
【００１３】
（１）Finの形成および活性化（図１〜図６参照）
先ず、ひれ状に突出した半導体領域（Fin）を半導体基板（例えば、Ｓｉ基板）に形成し、その後活性化する。具体的には例えば以下の手順により、Finを形成し活性化する。
【００１４】
（１−１）Finの形成（図１参照）
図１は、Finの形成工程を説明する図である。
【００１５】
先ず図１に示すように、例えばハードマス（図示せず）を介して半導体基板２をドライ・エッチングして、ひれ状に突出した凸状の第１半導体領域４ａ（Fin）およびひれ状に突出した凸状の第２半導体領域４ｂ（Fin）を形成する。
【００１６】
第１半導体領域４ａおよび第２半導体領域４ｂの幅は例えば、１０ｎｍ以下（例えば、２ｎｍ以上１０ｎｍ以下）である。第１半導体領域４ａおよび第２半導体領域４ｂの高さは例えば、８０ｎｍ以上１２０ｎｍ以下である。
【００１７】
（１−２）Finの活性化（図２〜図６参照）
図２〜図６は、Finの活性化工程を説明する図である。
【００１８】
第１半導体領域４ａおよび第２半導体領域４ｂの形成後、図２に示すように、半導体基板２上に絶縁膜６（例えば、シリコン酸化膜(ＳｉＯ２膜）)を堆積する。
【００１９】
次に図３に示すように、化学機械研磨（すなわち、Chemical Mechanical Polishing）によりが絶縁膜６を研磨して、第１半導体領域４ａおよび第２半導体領域４ｂの上面を露出させる。絶縁膜６は、例えば後述する第１スラリーによる化学機械研磨で研磨する。
【００２０】
次に図４に示すように、研磨した絶縁膜６の上部を例えばウェット・エッチングにより除去して、第１半導体領域４ａおよび第２半導体領域４ｂの上部（上面および側面の一部）を露出させる。第１半導体領域４ａおよび第２半導体領域４ｂのうち露出した部分の高さは、例えば１５ｎｍ〜６０ｎｍ（例えば、３０ｎｍ）である。
【００２１】
次に図５に示すように、第１半導体領域４ａおよび第２半導体領域４ｂに第１導電型の不純物（例えば、ｐ型不純物）のイオン８を注入する。
【００２２】
次に、第１半導体領域４ａおよび第２半導体領域４ｂを熱処理して、注入した不純物を活性化しつつ、第１半導体領域４ａおよび第２半導体領域４ｂのダメージを回復する。これにより、第１半導体領域４ａおよび第２半導体領域４ｂは第１導電型の半導体領域になる。
【００２３】
次に図６に示すように、第１半導体領域４ａおよび第２半導体領域４ｂの上部を酸化して熱酸化膜１０を形成する。
【００２４】
なお図２（ａ）には、絶縁膜６を透視した部分（具体的には、第１半導体領域４ａおよび第２半導体領域４ｂ）が破線により示されている（以下の図面においても、同様である）。
【００２５】
（２）ダミーゲート電極の形成（図７〜図１８参照）
図７〜図１８は、ダミーゲート電極の形成工程を説明する図である。
【００２６】
熱酸化膜１０の形成後、図１８に示すように、半導体基板２上に、第１ダミーゲート電極１２ａと第２ダミーゲート電極１２ｂと第１ストップ膜１４ａと第２ストップ膜１４ｂとを形成する。
【００２７】
第１ダミーゲート電極１２ａは、第１ゲート長Ｌ１（図１８（ｂ）参照）と第１上面１６ａとを有するダミーゲート電極である。第２ダミーゲート電極１２ｂは、第１ゲート長Ｌ１より長い第２ゲート長Ｌ２と第２上面１６ｂとを有するダミーゲート電極である。
【００２８】
第１ストップ膜１４ａは、第１ダミーゲート電極１２ａ上に設けられ第１絶縁材料(例えば、窒化シリコン（SiN）)を含み、第１上面１６ａからの第１高さＨ１（すなわち第１膜厚、図１８（ｃ）参照）を有するストップ膜である。第２ストップ膜１４ｂは、第２ダミーゲート電極１２ｂ上に設けられ第１絶縁材料(例えば、窒化シリコン)を含み第１高さＨ１より高い、第２上面１６ｂからの第２高さＨ２（すなわち、第１膜厚より厚い第２膜厚）を有するストップ膜である。
【００２９】
第１ダミーゲート電極１２ａは、平面視において第１半導体領域４ａに交差しつつ、第1ゲート絶縁膜１８ａを介して第１半導体領域４ａの上面と側面を覆うように設けられる。同様に、第２ダミーゲート電極１２ｂは、平面視において第２半導体領域４ｂに交差しつつ、第２ゲート絶縁膜１８ｂを介して第２半導体領域４ｂの上面と側面を覆うように設けられる。第1ゲート絶縁膜１８ａは例えば、第１半導体領域４ａの上部を酸化して形成した熱酸化膜１０の一部である。第２ゲート絶縁膜１８ｂは例えば、第２半導体領域４ｂの上部を酸化して形成した熱酸化膜１０の一部である。
【００３０】
第１ダミーゲート電極１２ａの幅Ｗ１および第２ダミーゲート電極１２ｂの幅Ｗ２は、例えば１０ｎｍ〜１０００ｎｍである。第１ダミーゲート電極１２ａのゲート長Ｌ１は、例えば１０ｎｍ〜５０ｎｍである。第２ダミーゲート電極１２ａのゲート長Ｌ２は、例えば１５０ｎｍ〜１０００ｎｍである。
【００３１】
第１ダミーゲート電極１２ａに対応するFinFETは、例えば高速で動作可能な電界効果トランジスタである。第２ダミーゲート電極１２ｂに対応するFinFETは、例えば低消費電力で動作可能な電界効果トランジスタである。
【００３２】
具体的には例えば以下の手順により、第１及び第２ダミーゲート電極１２ａ,１２ｂと第１及び第２ストップ膜１４ａ，１４ｂとを形成する。
【００３３】
（２−１）ダミーゲート材料の形成（図７〜図８）
図７は、ダミーゲート材料の形成工程を説明する図である。図８は、ダミーゲート材料の研磨工程を説明する図である。
【００３４】
熱酸化膜１０の形成後図７に示すように、例えば化学気相成長法により、半導体基板２上にダミーゲート材料２０（例えば、多結晶シリコン）を堆積する。その後、図８に示すように、例えば化学機械研磨によりダミーゲート材料２０を平坦化する。
【００３５】
なお、図７（ｃ）及び図８（ｃ）に示す破線Ｂは夫々、VIIC線およびVIIIC線の屈折位置を示している（図９以降についても、同様である）。
【００３６】
（２−２）第１絶縁膜の形成（図９〜図１５参照）
図９〜図１５は、第１絶縁膜の形成工程を説明する図である。
【００３７】
ダミーゲート材料２０の形成後、図１５に示すように、平坦化したダミーゲート材料２０上に、第１凸部２２ａを有し第１絶縁材料(例えば、窒化シリコン)を含む第１絶縁膜２４ａを形成する。
【００３８】
具体的には例えば、以下の手順により第１絶縁膜２４ａを形成する。
【００３９】
（２−２−１）下部絶縁膜および上部絶縁膜の形成（図９参照）
先ず図９に示すように、平坦化されたダミーゲート材料２０上に、例えばプラズマＣＶＤ（plasma chemical vapor deposition）により、下部絶縁膜２６と下部絶縁膜２６上の上部絶縁膜２８とを形成する。
【００４０】
下部絶縁膜２６は、第１絶縁材料(例えば、窒化シリコン)を含む絶縁膜（例えば、SiN膜）である。下部絶縁膜２６の厚さは、例えば３０ｎｍ〜５０ｎｍである。上部絶縁膜２８は、第１絶縁材料とは異なる第３絶縁材料（例えば、酸化シリコン（ＳｉＯ２））を含む絶縁膜（例えば、ＳｉＯ２膜）である。上部絶縁膜２８の厚さは、例えば５ｎｍ〜２０ｎｍである。
【００４１】
（２−２−２）マスクパターンの形成(図１０参照)
図１０に示すように、上部絶縁膜２８上に、第１凸部２２ａに対応する第３マスクパターン３０ｃ（例えば、フォトレジスト膜のパターン）を形成する。
【００４２】
（２−２−３）第１絶縁膜パターンの形成（図１１〜図１３参照）
―上部絶縁膜のエッチング(図１１参照)―
図１１に示すように、第３マスクパターン３０ｃをマスクとして上部絶縁膜２８と下部絶縁膜２６の上部とをドライ・エッチングによりエッチングして、下部絶縁膜２６に第２凸部２２ｂを形成する。このエッチングにより、第１絶縁膜パターン３２ａも形成される。第１絶縁膜パターン３２ａは、上部絶縁膜２８（図１０参照）の第２凸部２２ｂ上の部分を有する絶縁膜のパターン（例えば、ＳｉＯ２膜のパターン）である。
【００４３】
第１絶縁膜パターン３２ａを形成するドライ・エッチングは例えば、上部絶縁膜２８（例えば、酸化シリコン）のエッチング速度VUに対する下部絶縁膜２６（例えば、窒化シリコン）のエッチング速度VLの比（＝VL/VU）が略１のドライ・エッチングである。この様なドライ・エッチングを以下、低選択比ドライ・エッチングと呼ぶ。
【００４４】
低選択比ドライ・エッチングは、例えば流量３〜１０ｓｃｃｍのＳＦ６ガスと流量２０〜５０ｓｃｃｍのＯ２ガスと流量２０〜８０ｓｃｃｍのＮ２ガスとをプラズマ化し、被エッチング膜に照射するＲＩＥ（reactive ion etching）である。この低選択比ドライ・エッチングによれば、酸化シリコンのエッチング速度VSIOに対する窒化シリコンのエッチング速度VSINの比（＝VSIN/VSIO）は、例えば１．２〜２．０になる。
【００４５】
―上部絶縁膜のサイドエッチング(図１２〜図１３参照)―
第３マスクパターン３０ｃ（図１１参照）で上面が覆われた状態の第１絶縁膜パターン３２ａを、例えばウェット・エッチングにより側面からエッチング（すなわち、サイドエッチング）する。これにより図１２に示すように、上部絶縁膜２８から第２絶縁膜パターン３２ｂが形成される。第２絶縁膜パターン３２ｂは、絶縁膜のパターン（例えば、ＳｉＯ２膜のパターン）である。
【００４６】
その後図１３に示すように、第３マスクパターン３０ｃを除去する。
【００４７】
（２−２−４）下部絶縁膜のエッチング(図１４〜図１５参照) 
第２凸部２２ｂ（図１３参照）の形成後の下部絶縁膜２６の上部を更に、第２絶縁膜パターン３２ｂを介して、例えばドライ・エッチングによりエッチングする。これにより図１４に示すように、第１凸部２２ａを有する第１絶縁膜２４ａ（例えば、ＳｉＮ膜）が形成される。
【００４８】
その後図１５に示すように、例えばウェット・エッチング（例えば、希釈ＨＦによるエッチング）により第２絶縁膜パターン３２ｂを除去する。
【００４９】
下部絶縁膜２６（図１３参照）の上部を第２絶縁膜パターン３２ｂを介してエッチングするドライ・エッチングは例えば、第２絶縁膜パターン３２ｂ（例えば、酸化シリコン）のエッチング速度VUに対する下部絶縁膜２６（例えば、窒化シリコン）のエッチング速度VLの比（＝VL/VU）が２より大きいドライ・エッチングである。この様なドライ・エッチングを以下、高選択比ドライ・エッチングと呼ぶ。
【００５０】
図１３に示すように、第２凸部２２ｂの中央部は、ドライ・エッチング速度が下部絶縁膜２６より遅い第２絶縁膜パターン３２ｂにより覆われている。このため、高選択比ドライ・エッチングにより、第２絶縁膜パターン３２ｂを介して下部絶縁膜２６の上部をエッチングすると、図１５に示すように中央部が周端部より厚い第１凸部２２ａが形成される。
【００５１】
上述した高選択比ドライ・エッチングは、例えば流量５〜１０ｓｃｃｍのＯ２ガスと流量６０〜１００ｓｃｃｍのＣＨＦ３ガスとを圧力（２０〜６０ｍＴｏｒｒ）でプラズマ化し、被エッチング膜に照射するＲＩＥである。
【００５２】
この高選択比ドライ・エッチングによれば、酸化シリコンのエッチング速度VSIOに対する窒化シリコンのエッチング速度VSINの比（＝VSIN/VSIO）は、例えば４．５〜１０になる。
【００５３】
（２−３）マスクパターンの形成（図１６〜図１７参照）
図１６〜図１７は、第１マスクパターンの形成工程を説明する図である。
【００５４】
第１絶縁膜２４ａの形成後、図１７に示すように、第１ダミーゲート電極１２ａに対応し第１絶縁膜２４ａの平坦部を覆う第１マスクパターン３０ａと、第２ダミーゲート電極１２ｂに対応し第１凸部２２ａを覆う第２マスクパターン３０ｂとを形成する。
【００５５】
（２−３−１）保護膜の形成（図１６参照）
先ず図１６に示すように、第１マスクパターン３０ａ（図１７参照）及び第２マスクパターン３０ｂを形成する前に、第１絶縁材料（例えば、窒化シリコン）とは異なる第４絶縁材料（例えば、酸化シリコン）を含む保護膜３４で第１絶縁膜２４ａを覆う。保護膜３４は、例えばプラズマＣＶＤにより、第１絶縁膜２４ａ上に形成される。
【００５６】
（２−３−２）マスクパターンの形成（図１７参照）
その後図１７に示すように、保護膜３４を介して第１絶縁膜２４ａ上に第１マスクパターン３０ａ及び第２マスクパターン３０ｂを形成する。第１マスクパターン３０ａおよび第２マスクパターン３０ｂは、例えばフォトレジスト膜のパターンである。
【００５７】
（２−４）ダミーゲート材料および第１絶縁膜のエッチング（図１８参照）
図１８は、ダミーゲート材料２０および第１絶縁膜２４ａのエッチング工程を説明する図である。
【００５８】
第１マスクパターン３０ａ（図１７参照）及び第２マスクパターン３０ｂをマスクとして、保護膜３４と第１絶縁膜２４ａとダミーゲート材料２０とをエッチングする。第１絶縁膜２４ａとダミーゲート材料２０は例えば、ドライ・エッチングによりエッチングする。
【００５９】
その後、ダミーゲート材料２０のエッチングにより露出した熱酸化膜１０をウェット・エッチングにより除去する。その後、第１マスクパターン３０ａと第２マスクパターン３０ｂを除去する。
【００６０】
これにより、図１８に示すように、第１ダミーゲート電極１２ａと、第２ダミーゲート電極１２ｂと、第１ストップ膜１４ａと、第２ストップ膜１４ｂとが形成される。
【００６１】
第１ダミーゲート電極１２ａ上の第１絶縁膜２４ａは、２度エッチングされる（「（２−２−３）第１絶縁膜パターンの形成」および「（２−２−４）下部絶縁膜のエッチング」参照）。一方、第２ダミーゲート電極１２ｂ上の第１絶縁膜２４ａの中央部は、一度もエッチングされない。このため、第２ダミーゲート電極１２ｂ上の第２ストップ膜１４ｂの高さＨ２は、第１ダミーゲート電極１２ａ上の第１ストップ膜１４ａの高さＨ１より高くなる。
【００６２】
第２ストップ膜１４ｂは、第１絶縁膜２４ａの第１凸部２２ａ（図１５参照）から形成される。従って第２ストップ膜１４ｂの中央部は、周端部より厚くなる。
【００６３】
なおダミーゲート材料２０（例えば、多結晶シリコン）は例えば、ＣＦ４ガスとＨ２ガスとをプラズマ化して被エッチング膜に照射するＲＩＥによりエッチングされる。
【００６４】
（３）ソース／ドレイン領域等の形成（図１９〜図２２参照）
図１９〜図２２は、ソース／ドレイン領域等の形成工程を説明する図である。
【００６５】
先ず図１９に示すように、第１ダミーゲート電極１２ａおよび第２ダミーゲート電極１２ｂの側面にサイドウォール３６を形成する。サイドウォール３６は例えば、第１絶縁材料(例えば、窒化シリコン)の堆積と、エッチング・バックにより形成される。
【００６６】
この時、第１絶縁材料(例えば、窒化シリコン)は例えば、上述した高選択比ドライ・エッチングによりエッチングされる。この時、第１ストップ膜１４ａおよび第２ストップ膜１４ｂは、保護膜３４（例えば、酸化シリコン膜）により保護されているため、エッチングされない。
【００６７】
次に、第１ダミーゲート電極１２ａおよび第２ダミーゲート電極１２ｂの両側に、第１導電型とは反対の第２導電型の不純物（例えば、ｎ型不純物）をイオン注入する。その後、半導体基板２を熱処理して、注入した不純物を活性化しつつ半導体基板２のダメージを回復する。これにより、第１ダミーゲート電極１２ａおよび第２ダミーゲート電極１２ｂそれぞれの両側に、図２０に示すようにソース／ドレイン領域３８が形成される。
【００６８】
ソース／ドレイン領域３８の形成後、半導体基板２の表面に、金属膜（図示せず）を堆積する。その後、半導体基板２を熱処理して金属膜と反応させて、図２１に示すように、ソース／ドレイン領域３８にシリサイド電極４０（例えば、ＮｉＰｔＳｉ電極、ＣｏＳｉ電極、ＮｉＳｉ電極等）を形成する。熱処理後、未反応の金属膜をウェット・エッチングにより除去する。次に保護膜３４を、ウェット・エッチング（例えば、希釈ＨＦによるエッチング）により除去する。
【００６９】
その後、図２２に示すように例えば、第１絶縁材料(例えば、窒化シリコン)を半導体基板２上に堆積して、ＣＥＳＬ４２（contact-etch-stop layer）を形成する。
【００７０】
（４）層間絶縁膜の形成（図２３参照）
図２３は、層間絶縁膜４４の形成工程を説明する図である。
【００７１】
図２３に示すようにＣＥＳＬ４２を介して、第１ダミーゲート電極１２ａ上、第２ダミーゲート電極１２ｂ上、および半導体基板２の上に、第２絶縁材料（例えば、酸化シリコン）を含む絶縁膜４４（層間絶縁膜）を形成する。絶縁膜４４は、例えばプラズマＣＶＤにより形成する。絶縁膜４４は、例えばＳｉＯ２膜である。
【００７２】
（５）絶縁膜およびストップ膜の化学機械研磨（図２４〜図２５参照）
図２４は、絶縁膜４４の化学機械研磨工程を説明する図である。図２５は、ストップ膜１４ａ，１４ｂの化学機械研磨工程を説明する図である。
【００７３】
図２４及び図２５に示すように、絶縁膜４４及び第１ストップ膜１４ａ及び第２ストップ膜１４ｂを研磨して、第１ダミーゲート電極１２ａの上面及び第２ダミーゲート電極１２ｂの上面を露出させる。具体的には例えば以下の手順により、第１ダミーゲート電極１２ａの上面及び第２ダミーゲート電極１２ｂの上面を露出させる。
【００７４】
（５−１）第１化学機械研磨(図２４参照)
先ず、第１絶縁材料(例えば、窒化シリコン)より第２絶縁材料（例えば、酸化シリコン）を速く研磨する第１化学機械研磨により、絶縁膜４４（図２３参照）を研磨する。この研磨により図２４に示すように、第１ストップ膜１４ａ（例えば、窒化シリコン膜）および第２ストップ膜１４ｂ（例えば、窒化シリコン膜）上の絶縁膜４４が除去される。
【００７５】
第１化学機械研磨は、第１スラリーにより被研磨膜を研磨する化学機械研磨である。第１スラリーは、第１ストップ膜１４ａおよび第２ストップ膜１４ｂに含まれる第１絶縁材料(例えば、窒化シリコン)に対する第１研磨速度より、絶縁膜４４に含まれる第２絶縁材料(例えば、酸化シリコン)に対する第２研磨速度が速い研磨剤である。従って第１化学機械研磨は、第１ストップ膜１４ａおよび第２ストップ膜１４ｂで略停止する。或いは、第１絶縁材料を有するＣＥＣＬ４２が十分に厚い場合には、第１化学機械研磨はＣＥＣＬ４２で略停止する。
【００７６】
第１スラリーは例えば、シリカ（ＳｉＯ２）またはセリア（ＣｅＯ２）の砥粒を水酸化カリウム（ＫＯＨ）またはアンモニア水（ＮＨ４ＯＨ）などのアルカリ性溶液に混ぜたスラリーである。
【００７７】
（５−２）第２化学機械研磨(図２５参照)
次に図２５に示すように、第２絶縁材料（例えば、酸化シリコン）より第１絶縁材料(例えば、窒化シリコン)を速く研磨する第２化学機械研磨により、第１ストップ膜１４ａと第２ストップ膜１４ｂとを除去する。第１絶縁材料を有するＣＥＣＬ４２が第１ストップ膜１４ａおよび第２ストップ膜１４ｂ上に残っている場合には、ＣＥＣＬ４２、第１ストップ膜１４ａおよび第２ストップ膜１４ｂを、第２化学機械研磨により除去する。
【００７８】
第２化学機械研磨は、第２スラリーにより被研磨膜を研磨する化学機械研磨である。第２スラリーは、第１絶縁材料（例えば、窒化シリコン）に対する第１研磨速度が、第２絶縁材料（例えば、酸化シリコン）に対する第２研磨速度より速い研磨剤である。
【００７９】
第１絶縁材料（例えば、窒化シリコン）を第２絶縁材料（例えば、酸化シリコン）より速く研磨するスラリー（すなわち、第２スラリー）は、ダミーゲート材料２０（例えば、多結晶シリコン）を第２絶縁材料（例えば、酸化シリコン）より速く研磨する。
【００８０】
第２化学機械研磨における第２研磨速度に対する第１研磨速度の比は、例えば１００〜１５０である。第２スラリーのダミーゲート材料２０（例えば、多結晶シリコン）に対する第３研磨速度と第１絶縁材料（例えば、窒化シリコン）に対する第１研磨速度の比は、例えば略１である。
【００８１】
第２スラリーは例えば、シリカ（ＳｉＯ２）またはセリア（ＣｅＯ２）の砥粒をリン酸（Ｈ３ＰＯ４）水溶液に混ぜたスラリーである。
【００８２】
（６）ダミーゲート電極の除去（図２６参照）
図２６は、ダミーゲート電極の除去工程を説明する図である。
【００８３】
次に図２６に示すように、第１ダミーゲート電極１２ａと第２ダミーゲート電極１２ｂとを除去する。第１ダミーゲート電極１２ａと第２ダミーゲート電極１２ｂの除去は例えば、ダミーゲート材料のドライ・エッチングにより除去する（「（２−４）ダミーゲート材料および第１絶縁膜のエッチング」参照）。
【００８４】
（７）メタルゲートの形成（図２７〜図２８参照）
図２７及び図２８は、メタルゲートの形成工程を説明する図である。
【００８５】
第１ダミーゲート電極１２ａを除去した第１領域４６ａ（図２６参照）と第２ダミーゲート電極１２ｂを除去した第２領域４６ｂそれぞれにメタルゲート４８（図２８参照）を形成する。メタルゲート４８は例えば、以下の手順により形成される。
【００８６】
先ず図２７に示すように、金属を有する導電膜５１（例えば、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、Ｎｉ膜、Ｉｒ膜）を半導体基板２上に堆積する。この導電膜５１を化学機械研磨により研磨して、図２８に示すように、第１領域４６ａおよび第２領域４６ｂそれぞれに配置されたメタルゲート４８を形成する。
【００８７】
（８）配線層の形成（図２９〜図３１参照）
図２９〜図３１は、配線層の形成工程を説明する図である。
【００８８】
メタルゲート４８の形成後、絶縁膜４４（以下、第１層間絶縁膜と呼ぶ）上に第２層間絶縁膜４４ｂ（図２９参照）を形成する。その後、第１層間絶縁膜４４と第２層間絶縁膜４４ｂに、図２９に示すように、シリサイド電極４０に達する第１コンタクトホール５０ａと、メタルゲート４８に達する第２コンタクトホール５０ｂとを形成する。
【００８９】
次に図３０に示すように、第１コンタクトホール５０ａおよび第２コンタクトホール５０ｂそれぞれにビア５２を形成する。ビア５２は例えば、バリア金属膜（例えば、ＴｉＮ膜）と低抵抗金属（例えば、Ｗ）とを有する導体である。これにより、第１層目の配線層５４ａ（図３１参照）が形成される。
【００９０】
その後図３１に示すように、第２絶縁膜４４ｂ上にビア５２に接続される配線５６を含む２層目以降の配線層５４ｂを形成する。以上により、半導体装置５８が形成される。
【００９１】
（９）ディッシングの抑制（図３２〜図３３参照）
図３２は、第１ダミーゲート電極１２ａ上の第１ストップ膜１４ａと略同じ厚さの第３ストップ膜１４ｃが第２ダミーゲート電極１２ｂ上に設けられた場合の化学機械研磨を説明する断面図である。第３ストップ膜１４ｃは、第１ストップ膜１４ａと同じ第１絶縁材料（例えば、窒化シリコン）を有する絶縁膜である。
【００９２】
図３２（ａ）は、絶縁膜４４を第１化学機械研磨により研磨した後の断面図である。図３２（ｂ）は、第１ストップ膜１４ａおよび第３ストップ膜１４ｃを、第２化学機械研磨により研磨した後の断面図である。
【００９３】
第２化学機械研磨は、第１及び第２ダミーゲート電極１２ａ，１２ｂの上面が露出した後も一定期間継続される。このオーバエッチングにより、第１及び第２ダミーゲート電極１２ａ，１２ｂの上面が確実に露出される。
【００９４】
第２化学機械研磨は、第１及び第３ストップ膜１４ａ，１４ｃ（例えば、窒化シリコン膜）に対する第１研磨速度が、絶縁膜４４（例えば、酸化シリコン膜）に対する第２研磨速度より速い化学機械研磨である。更に第２化学機械研磨は、ダミーゲート材料２０（例えば、多結晶シリコン）に対する第３研磨速度が、絶縁膜４４（例えば、酸化シリコン）に対する第２研磨速度より速い化学機械研磨である。
【００９５】
いま第２化学機械研磨により第１及び第３ストップ膜１４ａ，１４ｃが除去され、第１及び第２ダミーゲート電極１２ａ，１２ｂの上面が絶縁膜４４と略同一平面上に位置するようになった状態を考える。この状態になると、第１及び第２ダミーゲート電極１２ａ，１２ｂの研磨速度は、周囲を囲む絶縁膜４４の影響を受けて低下する。
【００９６】
研磨速度の低下は、絶縁膜４４の近傍ほど大きい。このため、第１及び第２ダミーゲート電極１２ａ，１２ｂの上面が中央部で凹むディッシングが発生し易くなる。
【００９７】
研磨速度の低下は絶縁膜４４から離れるほど小さくなる。このため、図３２（ｂ）に示すように、ゲート長の長い第２ダミーゲート電極１２ｂには深い凹みが生じる。一方、ゲート長の短い第１ダミーゲート電極１２ａに生じる凹みは浅い（図３２（ｂ）には、第１ダミーゲート電極１２ａの凹みが無視できる場合が示されている）。第２ダミーゲート電極１２ｂの凹みは、研磨時間が長くなるほど深くなる。
【００９８】
実施の形態１の製造方法では図１８に示すように、第２ストップ膜１４ｂが第１ストップ膜１４ａより厚いので、第２ダミーゲート電極１２ｂの研磨が開始する時点が、第１ダミーゲート電極１２ａの研磨が開始する時点より遅くなる。このため、第２ダミーゲート電極１２ｂの研磨時間が第１ダミーゲート電極１２ａの研磨時間より短くなる。その結果、深い凹みが発生しやすい第２ダミーゲート電極１２ｂのディッシングが抑制される。従って実施の形態１によれば、ディッシングを抑制することができる。
【００９９】
更に実施の形態１では、第２ストップ膜１４ｂの中央部が、周端部より厚くなっている。このため、第２ダミーゲート電極１２ｂの中央部の研磨時間が周端部より短くなる。このため、第２ダミーゲート電極１２ｂのディッシングが更に抑制される。
【０１００】
―ディッシングによる閾値のバラツキ―
図３３は、図３２のようにゲート長の異なる複数のダミーゲート電極上に略同じ厚さのストップ膜を設けて製造したFinFETのPelgrom図である。縦軸は、FinFETの閾値の標準偏差σである。横軸は、FinFETのゲート長Ｌとゲート幅Ｗの積の平方根すなわちゲート面積（＝Ｌ×Ｗ）の平方根である。図３３には、ピッチ及びFinの幅が一定のFinFET群で測定された標準偏差σが示されている。
【０１０１】
図３３のデータ点「■」は、ゲート長が１０ｎｍ〜５０ｎｍのFinFETを測定して得られた標準偏差σａを示している。図３３のデータ点「●」は、ゲート長が１５０ｎｍ〜１０００ｎｍのFinFETを測定して得られた標準偏差σｂを示している。
【０１０２】
図３３から明らかなように、ゲート面積（＝Ｌ×Ｗ）が同じ場合、ゲート長が長いFinFETの標準偏差σｂは、ゲート長が短いFinFETの標準偏差σａより大きくなる。すなわち図３３は、ゲート長が長くなると、閾値のバラツキが大きくなることを示している。
【０１０３】
上述したように、メタルゲート４８は、ダミーゲート電極１２ａ，１２ｂをドライ・エッチングにより除去した領域に形成される。このメタルゲート４８の下方の半導体基板の表層が、キャリアが走行するチャネル領域になる。
【０１０４】
図３２に示すように、ゲート長の長い第２ダミーゲート電極１２ｂは、ディッシングにより生じる凹み６０の深さの分、ゲート長の短い第１ダミーゲート電極１２ａより薄い。このため、第２ダミーゲート電極１２ｂは、第１ダミーゲート電極１２ａより短時間で除去される。
【０１０５】
第２ダミーゲート電極１２ｂの除去後、第１ダミーゲート電極１２ａのドライ・エッチングが終了するまで、第２ダミーゲート電極１２ｂが存在していた領域の半導体基板２は熱酸化膜１０を介して（ドライ・エッチングの）プラズマに曝される。
【０１０６】
この時プラズマに曝された半導体基板２の表層が、第２ダミーゲート電極１２ｂをメタルゲートで置き換えたFinFETのチャネル領域になる。このチャネル領域の物性は、プラズマから受けるダメージによって変動する。その結果、第２ダミーゲート電極１２ｂをメタルゲートで置き換えたFinFETすなわちゲート長が長いFinFETでは、閾値のバラツキが大きくなる。
【０１０７】
上述したように実施の形態１では、図２２に示すように第２ダミーゲート電極１２ｂ上の第２ストップ膜１４ｂを厚くすることで、ディッシングを抑制する。従って実施の形態１によれば、FinFETの閾値のバラツキを抑制することができる。
【０１０８】
ところでFinFETの閾値のバラつきは、ダミーゲート電極のデッシングが５ｎｍ以上なると顕在化する。従って、第２ストップ膜１４ｂの高さＨ２（図１８（ｃ）参照）は、第１ストップ膜１４ａの高さＨ1（図１８（ｃ）参照）より５ｎｍ以上高いことが好ましい。
【０１０９】
一方、第１ストップ膜１４ａと第２ストップ膜１４ｂの高低差が３０ｎｍより大きくなると、第１化学機械研磨による絶縁膜４４の平坦化が困難になる。
【０１１０】
従って、第２ストップ膜１４ｂの高さＨ２は、第１ストップ膜１４ａの高さＨ１より５ｎｍ以上３０ｎｍ以下高いことが好ましい。更に好ましくは、第２ストップ膜１４ｂの高さＨ２は、第１ストップ膜１４ａの高さＨ１より１５ｎｍ以上２０ｎｍ以下高いことが好ましい。
【０１１１】
例えば、第１ストップ膜１４ａの高さＨ１が１５ｎｍ〜３０ｎｍの場合、第２ストップ膜１４ｂの高さＨ２は２０ｎｍ（＝１５ｎｍ＋５ｎｍ）以上６０ｎｍ（＝３０ｎｍ＋３０ｎｍ）以下が好ましい。更に好ましくは、第２ストップ膜１４ｂの高さＨ２は、３０ｎｍ（＝１５ｎｍ＋１５ｎｍ）以上５０ｎｍ（＝３０ｎｍ＋２０ｎｍ）以下である。
【０１１２】
（実施の形態２）
実施の形態２は、実施の形態１に類似している。従って、実施の形態１と共通する部分の説明は、省略または簡単にする。
【０１１３】
図３４〜図４４は、実施の形態２の半導体装置の製造方法を説明する図である。
【０１１４】
図３４（ａ）、図３５（ａ）・・・図４４（ａ）は、平面図である。図３４（ｂ）、図３５（ｂ）・・・図４４（ｂ）それぞれは、図３４（ａ）のXXXIVB線、図３５（ａ）のXXXVB線・・・図４４（ａ）のXLIVB線に沿った断面図である。図３４（ｃ）、図３５（ｃ）・・・図４４（ｃ）それぞれは、図３４（ａ）のXXXIVC線、図３５（ａ）のXXXVC線・・・図４４（ａ）のXLIVC線に沿った断面図である。
【０１１５】
（１）Finの形成等（図１〜図６参照）
図１〜図６を参照して説明した実施の形態１の手順により、半導体基板２（例えば、Ｓｉ基板）に第１半導体領域４ａ（Fin）および第２半導体領域４ｂ（Fin）を形成し、その後活性化する。
【０１１６】
（２）ダミーゲート電極およびストップ膜の形成（図７〜図９、図３４〜図４０参照）
図３４〜図４０は、実施の形態２のダミーゲート電極およびストップ膜の形成工程を説明する図である。
【０１１７】
第１半導体領域４ａおよび第２半導体領域４ｂの形成後、図４０に示すように、半導体基板２（例えば、Ｓｉ基板）上に、第１ダミーゲート電極１２ａ、第２ダミーゲート電極１２ｂ、第１ストップ膜１４ａ、および第２ストップ膜１４ｂを形成する。
【０１１８】
図４０に示すように、第２ストップ膜１４ｂの高さＨ２（図４０（ｃ）参照）は、実施の形態１と同様、第１ストップ膜１４ａの高さＨ１より高い。更に、第２ストップ膜１４ｂの中央部は実施の形態１と同様、第２ストップ膜１４ｂの周端部より厚い。
【０１１９】
実施の形態１の第１ストップ膜１４ａは、図１８に示すように平坦である。一方、実施の形態２の第１ストップ膜１４ａは、図４０に示すように凸状である。すなわち、実施の形態２の第１ストップ膜１４ａの中央部は、第１ストップ膜１４ａの周端部より厚い。
【０１２０】
具体的には例えば以下の手順により、第１ダミーゲート電極１２ａ、第２ダミーゲート電極１２ｂ、第１ストップ膜１４ａ、および第２ストップ膜１４ｂを形成する。
【０１２１】
（２−１）ダミーゲート材料の形成〜マスクパターンの形成（図７〜図９、図３４参照）
図３４は、ダミーゲート材料の形成工程〜マスクパターンの形成工程を説明する図である。
【０１２２】
先ず図７〜図８を参照して説明した実施の形態１の手順により、半導体基板２上にダミーゲート材料２０（例えば、多結晶シリコン）を堆積し、その後平坦化する。
【０１２３】
次に図９を参照して説明した実施の形態１の手順により、平坦化したダミーゲート材料２０上に、第１絶縁材料(例えば、窒化シリコン)を含む下部絶縁膜２６を形成する。更に、第１絶縁材料とは異なる第３絶縁材料(例えば、酸化シリコン)を含む上部絶縁膜２８を、下部絶縁膜２６上に形成する。
【０１２４】
その後図３４に示すように、第１ダミーゲート電極１２ａに対応する第１マスクパターン３０ａと第２ダミーゲート電極１２ｂに対応する第２マスクパターン３０ｂとを、上部絶縁膜２８上に形成する。第１マスクパターン３０ａおよび第２マスクパターン３０ｂは、例えばフォトレジスト膜のパターンである。
【０１２５】
（２−２）ダミーゲート材料のエッチング（図３５参照）
図３５は、ダミーゲート材料のエッチング工程を説明する図である。
【０１２６】
第１マスクパターン３０ａおよび第２マスクパターン３０ｂをマスクとして、上部絶縁膜２８と下部絶縁膜２６とダミーゲート材料２０とをエッチングする。
【０１２７】
第１マスクパターン３０ａおよび第２マスクパターン３０ｂは例えば、実施の形態１で説明した低選択比ドライ・エッチングによりエッチングする。ダミーゲート材料２０は例えば、実施の形態１で説明したダミーゲート材料２０のドライ・エッチングによりエッチングする（実施の形態１の「（２−４）ダミーゲート材料および第１絶縁膜のエッチング」参照）。
【０１２８】
これらのエッチングにより、第１ダミーゲート電極１２ａと、下部絶縁膜２６の第１ダミーゲート電極１２ａ上の部分を有する第１下部絶縁膜パターン６２ａとが形成される。更に、上部絶縁膜２８の第１ダミーゲート電極１２ａ上の部分を有する第１上部絶縁膜パターン６４ａが形成される。
【０１２９】
更に上記エッチングにより、第２ダミーゲート電極１２ｂと、下部絶縁膜２６の第２ダミーゲート電極１２ｂ上の部分を有する第２下部絶縁膜パターン６２ｂとが形成される。更に、上部絶縁膜２８の第２ダミーゲート電極１２ｂ上の部分を有する第２上部絶縁膜パターン６４ｂが形成される。
【０１３０】
（２−３）上部絶縁膜パターンのサイドエッチング（図３６〜図３７参照）
図３６及び図３７は、上部絶縁膜パターン６４ａ，６４ｂのサイドエッチング工程を説明する図である。
【０１３１】
第１マスクパターン３０ａで上面が覆われた状態の第１上部絶縁膜パターン６４ａ（図３５参照）と第２マスクパターン３０ｂで上面が覆われた状態の第２上部絶縁膜パターン６４ｂ（図３５参照）とを、図３６に示すようにそれぞれの側面からエッチングする。このエッチングは例えば、希釈ＨＦによるウェット・エッチングである。
【０１３２】
これにより図３７に示すように、第１サイズＳ１,ｓ１を有する第３上部絶縁膜パターン６４ｃと、第１サイズＳ１,ｓ１より大きい第２サイズＳ２,ｓ２を有する第４上部絶縁膜パターン６４ｄとを形成する。
【０１３３】
その後、第１マスク３０ａおよび第２マスク３０ｂを除去する。
【０１３４】
（２−４）ストップ膜の形成(図３８〜図４０参照)
図３８〜図４０は、第１ストップ膜１４ａおよび第２ストップ膜１４ｂの形成工程を説明する図である。
【０１３５】
図３８〜図４０に示すように、第３上部絶縁膜パターン６４ｃと第４上部絶縁膜パターン６４ｄとをエッチングしながら、第１下部絶縁膜パターン６２ａと第２下部絶縁膜パターン６２ｂとをエッチングする。第１下部絶縁膜パターン６２ａ、第２下部絶縁膜パターン６２ｂ、第３上部絶縁膜パターン６４ｃ、および第４上部絶縁膜パターン６４ｄは例えば、実施の形態１で説明した低選択比ドライ・エッチングにより、エッチングする。
【０１３６】
図３８及び図３９は、第１下部絶縁膜パターン６２ａ〜第４上部絶縁膜パターン６４ｄの状態をエッチングの進行過程に従って示す図である。図３８は、エッチング開始後間もない時点での状態を示している。図３９は、第１ダミーゲート電極１２ａ上の第３上部絶縁膜パターン６４ｃが消失した時点での状態を示している。図４０は、第１下部絶縁膜パターン６２ａ〜第４上部絶縁膜パターン６４ｄのエッチングが終了した時点の状態を示す図である。
【０１３７】
図４０に示すように、第１下部絶縁膜パターン６２ａ〜第４上部絶縁膜パターン６４ｄのエッチングは、第２ダミーゲート電極１２ｂ上の第４上部絶縁膜パターン６４ｄが消失した時点で（または、その後間もなく）終了する。このエッチングにより、第１ストップ膜１４ａと第２ストップ膜１４ｂが形成される。
【０１３８】
（３）ソース／ドレイン領域等の形成（図４１参照）
図４１は、ソース／ドレイン領域３８等の形成工程を説明する図である。
【０１３９】
図４１に示すように、例えば実施の形態１と略同じ手順（実施の形態１の「（３）ソース／ドレイン領域等の形成」参照）により、サイドウォール３６、ソース／ドレイン領域３８、シリサイド電極４０、およびＣＥＳＬ４２を形成する。
【０１４０】
サイドウォール３６は、半導体基板２上に堆積した第１絶縁材料(例えば、窒化シリコン)をエッチ・バック(etch back)することで形成する。第１及び第２ストップ膜１４ａ，１４ｂはサイドウォール３６と同じ第１絶縁材料で形成されているので、サイドウォール３６のエッチ・バックによりエッチングされる虞がある。
【０１４１】
実施の形態１では、第１及び第２ストップ膜１４ａ，１４ｂのエッチングを保護膜３４により抑制している。しかし実施の形態２では図４０に示すように、第１ストップ膜１４ａ上および第２ストップ膜１４ｂ上に保護膜は設けられない。
【０１４２】
そこで実施の形態２では、サイド・ウォール３６となる第１絶縁材料のエッチ・バックを第１絶縁材料の消失後直ちに終了する。これにより、第１ストップ膜１４ａおよび第２ストップ膜１４ｂのエッチングが抑制される。
【０１４３】
シリサイド電極４０は、金属膜を堆積した半導体基板２を熱処理することで形成される。この際、金属膜／絶縁膜界面（例えば、金属膜／ストップ膜界面）には変成層が形成される。このような変成層を、第２化学機械研磨で除去することは容易ではない。
【０１４４】
実施の形態１では、ウェット・エッチングにより未反応金属を除去した後、例えば希釈ＨＦにより保護膜３４（図１８参照）と一緒に変成層を除去する。
【０１４５】
実施の形態２では保護膜３４を設けないので、未反応金属のウェット・エッチング時間を長くすることで、未反応金属と共に変成層を除去する。
【０１４６】
（４）層間絶縁膜の形成（図４２参照）
図４２は、層間絶縁膜４４の形成工程を説明する図である。
【０１４７】
図４２に示すように、第１ダミーゲート電極１２ａ、第２ダミーゲート電極１２ｂおよび半導体基板２の上に、第２絶縁材料（例えば、酸化シリコン）を含む絶縁膜４４（層間絶縁膜）を形成する。絶縁膜４４は、例えば実施の形態１で説明した手順により形成する。
【０１４８】
（５）絶縁膜およびストップ膜の化学機械研磨（図４３〜図４４参照）
図４３及び図４４はそれぞれ、絶縁膜４４及びストップ膜１４ａ，１４ｂの化学機械研磨工程を説明する図である。
【０１４９】
先ず図４３に示すように、例えば実施の形態１で説明した手順（実施の形態１の「（５−１）第１化学機械研磨」参照）により、絶縁膜４４を研磨する。この研磨より、第１ストップ膜１４ａ上の絶縁膜４４および第２ストップ膜１４ｂ上の絶縁膜４４が除去される。
【０１５０】
次に図４４に示すように、例えば実施の形態１で説明した手順（実施の形態１の「（５−２）第２化学機械研磨」参照）により、第１ストップ膜１４ａと第２ストップ膜１４ｂとを除去する。これにより、第１ダミーゲート電極１２ａの上面及び第２ダミーゲート電極１２ｂの上面を露出させる。
【０１５１】
（６）ダミーゲート電極の除去〜配線層の形成
次に、例えば実施の形態１で説明した手順（実施の形態１の「（６）ダミーゲート電極の除去」参照）により、第１ダミーゲート電極１２ａと第２ダミーゲート電極１２ｂとを除去する。
【０１５２】
次に、例えば実施の形態１で説明した手順（実施の形態１の「（７）メタルゲートの形成」参照）により、第１ダミーゲート電極１２ａを除去した領域および第２ダミーゲート電極１２ｂを除去した領域それぞれにメタルゲートを形成する。
【０１５３】
その後、例えば実施の形態１で説明した手順（実施の形態１の「（８）配線層の形成」参照）により、配線層を形成する。以上により、実施の形態２の半導体装置が完成する。
【０１５４】
実施の形態２では、第１ストップ膜１４ａおよび第２ストップ膜１４ｂを、第１凸部２２ａ（図１５参照）を設けずに形成する。このため第１凸部２２ａに対応する第３マスクパターン３０ｃ（図１１参照）は形成されないので、フォトリソグラフィ工程が一つ少なくなる。従って実施の形態２によれば、製造工程が簡素化される。
【０１５５】
（実施の形態３）
実施の形態３は、実施の形態２に類似している。従って実施の形態２と共通する部分の説明は、省略または簡単にする。
【０１５６】
図４５は、実施の形態３の半導体装置の製造方法を説明する図である。
【０１５７】
図４５（ａ）は、平面図である。図４５（ｂ）は、図４５（ａ）のXLVB線に沿った断面図である。図４５（c）は、図４５（ａ）のXLVC線に沿った断面図である。
【０１５８】
（１）Finの形成〜上部絶縁膜パターンのサイドエッチング
先ず実施の形態２で説明した手順により、第１下部絶縁膜パターン６２ａ（図３７参照）および第３上部絶縁膜パターン６４ｃが上面に形成された第１ダミーゲート電極１２ａを形成する。更に、第２下部絶縁膜パターン６２ｂ（図３７参照）および第４上部絶縁膜パターン６４ｄが上面に形成された第２ダミーゲート電極１２ｂを形成する。すなわち、実施の形態２の「（１）Finの形成等」〜「（２−３）上部絶縁膜のサイドエッチング」で説明した手順により、図３７に示す第１及び第２ダミーゲート電極１２ａ,１２ｂを形成する。
【０１５９】
（２）ストップ膜の形成
次に実施の形態２と略同じ手順により、第３上部絶縁膜パターン６４ｃと第４上部絶縁膜パターン６４ｄをエッチングしながら、第１下部絶縁膜パターン６２ａと第２下部絶縁膜パターン６２ｂとをエッチングする。このエッチングにより、第１ストップ膜１４ａと第２ストップ膜１４ｂとが形成される（実施の形態２の「（２−４）ストップ膜の形成」参照）。
【０１６０】
実施の形態２では図４０に示すように、第２ダミーゲート電極１２ｂ上の第４上部絶縁膜パターン６４ｄが消失した後に、第１下部絶縁膜パターン６２ａおよび第２下部絶縁膜パターン６２ｂのエッチングを終了する。
【０１６１】
一方、実施の形態３では、第１ダミーゲート電極１２ａ上の第３上部絶縁膜パターン６４ｃが消失した後、第４上部絶縁膜パターン６４ｄが消失する前に、第１下部絶縁膜パターン６２ａおよび第２下部絶縁膜パターン６２ｂのエッチングを終了する。
【０１６２】
（３）ソース／ドレイン領域等の形成（図４５参照）
次に実施の形態２で説明した手順により、サイドウォール３６、ソース／ドレイン領域３８、およびシリサイド電極４０を形成する（実施の形態２の「（３）ソース／ドレイン領域等の形成」参照）。その後、第４上部絶縁膜パターン６４ｄ（図４５参照）を第２ストップ膜１４ｂ上に残したまま、ＣＥＳＬ４２を形成する。
【０１６３】
（４）層間絶縁膜の形成〜配線層の形成
次に実施の形態２で説明した手順により、半導体装置を完成させる（実施の形態２の「（４）層間絶縁膜の形成」〜「（６）ダミーゲート電極〜配線層の形成」参照）。
【０１６４】
この際、第４上部絶縁膜パターン６４ｄが上面に残されたままの第２ストップ膜１４ｂを第２化学機械研磨により除去する。第４上部絶縁膜パターン６４ｄを形成する第３絶縁材料（例えば、酸化シリコン）に対する第２化学機械研磨のエッチング速度は遅い。
【０１６５】
しかし第４上部絶縁膜パターン６４ｄは、第１ストップ膜１４ａおよび第２ストップ膜１４ｂを形成するためのドライ・エッチングにより、例えば１０ｎｍ以下に薄層化されている。従って、第４上部絶縁膜パターン６４ｄは第２化学機械研磨により容易に除去することができる。
【０１６６】
実施の形態３によれば、実施の形態２と同様にフォトリソグラフィ工程が一つ少なくなるので、製造工程が簡素化される。
【０１６７】
（実施の形態４）
実施の形態４は、実施の形態１に類似している。従って、実施の形態１と共通する部分の説明は、省略または簡単にする。実施の形態４の半導体装置は、プレーナ型のMOSFET（metal-oxide-semiconductor field-effect transistor）を有する半導体装置である。
【０１６８】
図４６および図４７は、実施の形態４の半導体装置の製造方法を説明する図である。
【０１６９】
図４６（ａ）および図４７（ａ）は、平面図である。図４６（ｂ）および図４７（ｂ）はそれぞれ、図４６（ａ）のXLVIB線および図４７（ａ）のXLVIIB線に沿った断面図である。図４７（ｃ）は、図４７（ａ）のXLVIIC線に沿った断面図である。
【０１７０】
（１）活性領域の形成および活性化（図４６参照）
先ず図４６に示すように、半導体基板２に、素子分離溝内の絶縁層６６に囲まれた第１及び第２半導体領域４ａ,４ｂを形成する。次に、例えば実施の形態１で説明した手順により、第１半導体領域４ａおよび第２半導体領域４ｂを活性化する（実施の形態１の「（１―２）Finの活性化」参照）。
【０１７１】
その後、第１半導体領域４ａおよび第２半導体領域４ｂの上面を酸化して、熱酸化膜７０を形成する。
【０１７２】
（２）ダミーゲート電極の形成（図４７参照）
熱酸化膜７０の形成後、図４７に示すように、半導体基板２上に、第１ダミーゲート電極１２ａ、第２ダミーゲート電極１２ｂ、第１ストップ膜１４ａ、第２ストップ膜１４ｂ、および保護膜３４を形成する。第１ダミーゲート電極１２ａ〜保護膜３４は、実施の形態１で説明した手順により形成する（実施の形態１の「（２）ダミーゲート電極の形成」参照）。
【０１７３】
図４７に示すように、第１ダミーゲート電極１２ａは、平面視において第１半導体領域４ａ（活性領域）に交差しつつ、第1ゲート絶縁膜１８ａを介して第１半導体領域４ａの上面を覆うように設けられる。同様に、第２ダミーゲート電極１２ｂは、平面視において第２半導体領域４ｂ（活性領域）に交差しつつ、第２ゲート絶縁膜１８ｂを介して第２半導体領域４ｂの上面を覆うように設けられる。第1ゲート絶縁膜１８ａおよび第２ゲート絶縁膜１８ｂはそれぞれ例えば、第１半導体領域４ａおよび第２半導体領域４ｂの上面を酸化して形成した熱酸化膜１０の一部である。
【０１７４】
（３）ソース／ドレイン領域等の形成〜層間絶縁膜の形成
その後、実施の形態１で説明した手順と略同じ手順により、プレーナ型のMOSFETを有する半導体装置を完成する（実施の形態１の「（３）ソース／ドレイン領域等の形成」〜「（８）配線層の形成」参照）。
【０１７５】
実施の形態４によれば、プレーナ型のMOSFETを有する半導体装置を、ダミーゲート電極のディッシングを抑制しながら製造することができる。
【０１７６】
実施の形態１〜４は、例示であって制限的なものではない。
【０１７７】
例えば、実施の形態１〜４では第１絶縁材料は、窒化シリコンである。しかし、第１絶縁材料は、他の絶縁材料（例えば、酸窒化シリコン）であってもよい。
【０１７８】
また、実施の形態１〜４では第２絶縁材料は、酸化シリコンである。しかし、第２絶縁材料は、他の絶縁材料（例えば、ＰＳＧ（Phosphorus silicate glass），ＵＳＧ（un-doped silicate glass），ＢＰＳＧ（boron-silicate glass）等）であってもよい。第３絶縁材料および第４絶縁材料についても、同様である。
【０１７９】
また実施の形態１〜４では、第１導電型および第２導電型はそれぞれ、ｐ型およびｎ型である。しかし、第１導電型および第２導電型はそれぞれ、ｎ型およびｐ型であってもよい。
【０１８０】
また、実施の形態１〜４では、第１半導体領域４ａと第２半導体領域４ｂは異なる半導体領域である。しかし、第１半導体領域４ａと第２半導体領域４ｂは一つの領域であってもよい。
【０１８１】
以上の実施の形態１〜４に関し、更に以下の付記を開示する。
【０１８２】
（付記１）
半導体基板上に、第１ゲート長を有する第１ダミーゲート電極と、第１ゲート長より長い第２ゲート長を有する第２ダミーゲート電極と、前記第１ダミーゲート電極上に設けられ第１絶縁材料を含み第１膜厚を有する第１ストップ膜と、前記第２ダミーゲート電極上に設けられ前記第１絶縁材料を含み、前記第１膜厚より厚い第２膜厚を有する第２ストップ膜とを形成する工程と、
前記第１ダミーゲート電極上、前記第２ダミーゲート電極上及び前記半導体基板上に、第２絶縁材料を含む絶縁膜を形成する工程と、
前記絶縁膜、前記第１ストップ膜及び第２ストップ膜を研磨して、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を露出させる工程後に、前記第１ダミーゲート電極と前記第２ダミーゲート電極とを除去する工程と、
前記第１ダミーゲート電極を除去した第１領域と前記第２ダミーゲート電極を除去した第２領域それぞれにメタルゲートを形成する工程とを有する
半導体装置の製造方法。
【０１８３】
（付記２）  
前記第２ストップ膜の中央部は、前記第２ストップ膜の周端部より厚いことを
特徴とする付記１に記載の半導体装置の製造方法。
【０１８４】
（付記３）
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程は、
前記半導体基板上にダミーゲート材料を形成する工程と、
前記ダミーゲート材料上に、第１凸部を有し前記第１絶縁材料を含む第１絶縁膜を形成する工程と、
前記第１ダミーゲート電極に対応し前記第１絶縁膜の平坦部を覆う第１マスクパターンと、前記第２ダミーゲート電極に対応し前記第１凸部を覆う第２マスクパターンとを形成する工程と、
前記第１マスクパターン及び前記第２マスクパターンをマスクとして前記第１絶縁膜と前記ダミーゲート材料とをエッチングして、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程と、を有することを
特徴とする付記２に記載の半導体装置の製造方法。
【０１８５】
（付記４）
前記第１絶縁膜を形成する工程は、
前記ダミーゲート材料上に、前記第１絶縁材料を含む下部絶縁膜と、前記第１絶縁材料とは異なる第３絶縁材料を含む、前記下部絶縁膜上の上部絶縁膜とを形成する工程と、
前記上部絶縁膜上に、前記第１凸部に対応する第３マスクパターンを形成する工程と、
前記第３マスクパターンをマスクとして前記上部絶縁膜と前記下部絶縁膜の上部とをエッチングして前記下部絶縁膜に第２凸部を形成しつつ、前記上部絶縁膜のうち前記第２凸部上の部分を有する第１絶縁膜パターンを形成する工程と、
前記第３マスクパターンで上面が覆われた状態の前記第１絶縁膜パターンを側面からエッチングして、前記上部絶縁膜の第２絶縁膜パターンを形成する工程と、
前記第２凸部の形成後の前記下部絶縁膜の上部を前記第２絶縁膜パターンを介してエッチングして、前記第１凸部を有する前記第１絶縁膜を形成する工程と、を有することを
特徴とする付記３に記載の半導体装置の製造方法。
【０１８６】
（付記５）
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程は、
前記第１マスクパターン及び前記第２マスクパターンを形成する前に、前記第１絶縁材料とは異なる第４絶縁材料を含む保護膜で前記第１絶縁膜を覆う工程と、
前記保護膜を介して前記第１絶縁膜上に前記第１マスクパターン及び前記第２マスクパターンを形成する工程と、
前記第１マスクパターン及び前記第２マスクパターンをマスクとして前記保護膜と前記第１絶縁膜と前記ダミーゲート材料とをエッチングして、前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程と、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程の後であって前記絶縁膜を形成する工程の前に、
前記第１ダミーゲート電極及び前記第２ダミーゲート電極の側面に、サイドウォールを形成する工程と、
前記サイドウォールの形成後、前記第１ダミーゲート電極および前記第２ダミーゲート電極それぞれの両側の前記半導体基板にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域の形成後、前記保護膜を除去することを
特徴とする付記３又は４に記載の半導体装置の製造方法。
【０１８７】
（付記６）
前記第１ストップ膜の中央部は、前記第１ストップ膜の周端部より厚いことを
特徴とする付記２に記載の半導体装置の製造方法。
【０１８８】
（付記７）
前記第１ダミーゲート電極及び前記第２ダミーゲート電極を形成する工程は、
前記半導体基板上にダミーゲート材料を堆積し、
前記ダミーゲート材料上に、前記第１絶縁材料を含む下部絶縁膜と前記第１絶縁材料とは異なる第３絶縁材料を含む、前記下部絶縁膜上の上部絶縁膜とを形成する工程と、
前記第１ダミーゲート電極に対応する第１マスクパターンと前記第２ダミーゲート電極に対応する第２マスクパターンとを、前記上部絶縁膜上に形成する工程と、
前記第１マスクパターン及び前記第２マスクパターンをマスクとして前記上部絶縁膜と前記下部絶縁膜と前記ダミーゲート材料とをエッチングして、前記第１ダミーゲート電極と、前記下部絶縁膜の前記第１ダミーゲート電極上の部分を有する第１下部絶縁膜パターンと、前記上部絶縁膜の前記第１ダミーゲート電極上の部分を有する第１上部絶縁膜パターンと、前記第２ダミーゲート電極と、前記下部絶縁膜の前記第２ダミーゲート電極上の部分を有する第２下部絶縁膜パターンと、前記上部絶縁膜の前記第２ダミーゲート電極上の部分を有する第２上部絶縁膜パターンとを形成する工程と、
前記第１マスクパターンで上面が覆われた状態の前記第１上部絶縁膜パターンを側面からエッチングして、第１サイズを有する第３上部絶縁膜パターンを形成する工程と、
前記第２マスクパターンで上面が覆われた状態の前記第２上部絶縁膜パターンを側面からエッチングして、前記第１サイズより大きい第２サイズを有する第４上部絶縁膜パターンを形成する工程と、
前記第３上部絶縁膜パターンと前記第４上部絶縁膜パターンとをエッチングしながら前記第１ダミーゲート電極上の前記第１下部絶縁膜パターンと前記第２ゲート電極上の前記第２下部絶縁膜パターンとをエッチングして、前記第１ストップ膜と前記第２ストップ膜を形成する工程とを有することを
特徴とする付記６に記載の半導体装置の製造方法。
【０１８９】
（付記８）
前記研磨する工程は、
前記第１絶縁材料より前記第２絶縁材料を速く研磨する第１化学機械研磨により前記絶縁膜を研磨して、前記第１ストップ膜上の前記絶縁膜および前記第２ストップ膜上の前記絶縁膜を除去する工程と、
前記第２絶縁材料より前記第１絶縁材料を速く研磨する第２化学機械研磨により、前記第１ストップ膜と前記第２ストップ膜とを除去する工程とを有することを
特徴とする付記１〜７に記載の半導体装置の製造方法。
【０１９０】
（付記９）
前記第１化学機械研磨は、前記第１ストップ膜および前記第２ストップ膜に含まれる前記第１絶縁材料に対する第１研磨速度より、前記絶縁膜に含まれる前記第２絶縁材料に対する第２研磨速度が速い第１スラリーにより被研磨膜を研磨する化学機械研磨であり、
前記第２化学機械研磨は、前記第２研磨速度より前記第１研磨速度が速い第２スラリーにより被研磨膜を研磨する化学機械研磨であることを
特徴とする付記８に記載の半導体装置の製造方法。
【０１９１】
（付記１０）
前記半導体基板は、凸状の第１半導体領域と、凸状の第２半導体領域とを有し、
前記第１ダミーゲート電極は、平面視において前記第１半導体領域に交差しつつ、第1ゲート絶縁膜を介して前記第１半導体領域の上面と側面を覆うように設けられ、
前記第２ダミーゲート電極は、平面視において前記第２半導体領域に交差しつつ、第２ゲート絶縁膜を介して前記第２半導体領域の上面と側面を覆うように設けられることを
特徴とする付記１乃至９に記載の半導体装置の製造方法。
【符号の説明】
【０１９２】
２・・・半導体基板
４ａ・・・第１半導体領域      ４ｂ・・・第２半導体領域
１２ａ・・・第１ダミーゲート電極      １２ｂ・・・第２ダミーゲート電極
１４ａ・・・第１ストップ膜      １４ｂ・・・第２ストップ膜
１６ａ・・・第１上面      １６ｂ・・・第２上面
１８ａ・・・第1ゲート絶縁膜      １８ｂ・・・第２ゲート絶縁膜
２０・・・ダミーゲート材料
２２ａ・・・第１凸部      ２２ｂ・・・第２凸部
２４ａ・・・第１絶縁膜
２６・・・下部絶縁膜
２８・・・上部絶縁膜
３０ａ・・・第１マスクパターン      ３０ｂ・・・第２マスクパターン
３０ｃ・・・第３マスクパターン
３２ａ・・・第１絶縁膜パターン      ３２ｂ・・・第２絶縁膜パターン
３４・・・保護膜
３６・・・サイドウォール
３８・・・ソース／ドレイン領域
４４・・・絶縁膜
４８・・・メタルゲート
６２ａ・・・第１下部絶縁膜パターン      ６２ｂ・・・第２下部絶縁膜パターン
６４ａ・・・第１上部絶縁膜パターン      ６４ｂ・・・第２上部絶縁膜パターン
６４ｃ・・・第３上部絶縁膜パターン      ６４ｄ・・・第４上部絶縁膜パターン
【図１】
0006340979.tif 000002
【図２】
0006340979.tif 000003
【図３】
0006340979.tif 000004
【図４】
0006340979.tif 000005
【図５】
0006340979.tif 000006
【図６】
0006340979.tif 000007
【図７】
0006340979.tif 000008
【図８】
0006340979.tif 000009
【図９】
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【図１０】
0006340979.tif 000011
【図１１】
0006340979.tif 000012
【図１２】
0006340979.tif 000013
【図１３】
0006340979.tif 000014
【図１４】
0006340979.tif 000015
【図１５】
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【図１６】
0006340979.tif 000017
【図１７】
0006340979.tif 000018
【図１８】
0006340979.tif 000019
【図１９】
0006340979.tif 000020
【図２０】
0006340979.tif 000021
【図２１】
0006340979.tif 000022
【図２２】
0006340979.tif 000023
【図２３】
0006340979.tif 000024
【図２４】
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【図２５】
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【図２６】
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【図２７】
0006340979.tif 000028
【図２８】
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【図２９】
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【図３０】
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【図３１】
0006340979.tif 000032
【図３２】
0006340979.tif 000033
【図３３】
0006340979.tif 000034
【図３４】
0006340979.tif 000035
【図３５】
0006340979.tif 000036
【図３６】
0006340979.tif 000037
【図３７】
0006340979.tif 000038
【図３８】
0006340979.tif 000039
【図３９】
0006340979.tif 000040
【図４０】
0006340979.tif 000041
【図４１】
0006340979.tif 000042
【図４２】
0006340979.tif 000043
【図４３】
0006340979.tif 000044
【図４４】
0006340979.tif 000045
【図４５】
0006340979.tif 000046
【図４６】
0006340979.tif 000047
【図４７】
0006340979.tif 000048