(57)【特許請求の範囲】
【請求項１】
入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において前記所定の領域外のゲインより高いゲインで前記入力電圧を増幅する増幅部と、光を電荷に変換する光電変換部と、前記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を前記入力端子に供給する電荷蓄積部と、前記入力電圧の初期化が指示されると前記入力端子と前記出力端子との間の短絡により前記入力電圧を前記均衡電圧に初期化する電圧初期化部とを備える複数の画素回路と、
前記複数の画素回路のそれぞれにおいて増幅された前記出力電圧から前記光の光量を検出する検出回路と
を具備し、
前記初期化部は、前記出力電圧を補正するための補正係数の取得が指示された場合には前記入力電圧を前記均衡電圧に初期化した後に前記入力電圧を前記均衡電圧と異なる所定のダミー電圧に制御し、
前記検出回路は、前記補正係数の取得が指示された場合には前記ダミー電圧の電気信号をダミー信号として読み出して当該ダミー信号に応じた補正係数を取得する
半導体光検出装置。
【請求項２】
前記複数の画素回路の全ての露光の開始および終了を指示する駆動回路をさらに具備し、
前記光電変換部は、
前記光を前記電荷に変換する光電変換素子と、
前記電荷を保持するアナログメモリと、
前記露光の終了が指示されると前記電荷を前記光電変換素子から前記アナログメモリに転送する第１の転送トランジスタと、
前記入力電圧の初期化が指示された後に前記電荷を前記アナログメモリから前記電荷蓄積部へ転送する第２の転送トランジスタと
を備える請求項１記載の半導体光検出装置。
【請求項３】
前記初期化部は、前記補正係数の取得が指示されていない場合には前記入力電圧を前記均衡電圧に初期化し、
前記検出回路は、前記補正係数の取得が指示されていない場合には前記入力電圧の電気信号を蓄積信号として読み出して前記補正係数により前記蓄積信号を補正する
請求項１記載の半導体光検出装置。
【請求項４】
前記光電変換部は、
前記光を前記電荷に変換する光電変換素子と、
ゲート電圧が初期化された後に前記電荷を前記光電変換素子から前記電荷蓄積部に転送する転送トランジスタと
を具備し、
前記検出回路は、前記入力電圧が初期化されたタイミングに同期して前記出力電圧の電気信号をリセット信号として読み出し、前記電荷が転送されたタイミングに同期して前記出力電圧の電気信号を蓄積信号として読み出し、前記リセット信号および前記蓄積信号の差分を前記光量として検出する
請求項１記載の半導体光検出装置。
【請求項５】
前記リセット信号が読み出されるときと前記蓄積信号が読み出されるときとのそれぞれにおいて異なる一定の電流を信号線に供給して前記均衡電圧を前記領域内の値に調整する定電流回路をさらに具備し、
前記出力端子は前記信号線に接続される
請求項４記載の半導体光検出装置。
【請求項６】
放射線が入射されるとシンチレーション光を発光するシンチレータと、
入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において前記所定の領域外のゲインより高いゲインで前記入力電圧を増幅する増幅部と、
前記シンチレーション光を電荷に変換する光電変換部と、
前記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を前記入力端子に供給する電荷蓄積部と、
前記入力電圧の初期化が指示されると前記入力端子と前記出力端子との間の短絡により前記入力電圧を前記均衡電圧に初期化する電圧初期化部と
を具備し、
前記初期化部は、前記出力電圧を補正するための補正係数の取得が指示された場合には前記入力電圧を前記均衡電圧に初期化した後に前記入力電圧を前記均衡電圧と異なる所定のダミー電圧に制御し、
前記検出回路は、前記補正係数の取得が指示された場合には前記ダミー電圧の電気信号をダミー信号として読み出して当該ダミー信号に応じた補正係数を取得する
放射線計数装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、画素回路、半導体光検出装置および放射線計数装置に関する。詳しくは、微弱な光を検出する画素回路、半導体光検出装置および放射線計数装置に関する。
【背景技術】
【０００２】
近年、デジタルスチルカメラ、カムコーダ、監視カメラなどの用途に、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージャーが広く使われるようになり、市場も拡大している。このＣＭＯＳイメージャーにおいて各画素は、入射した光をフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたＡＤ（Analog to Digital）変換器に出力する。ＡＤ変換器は、その信号をデジタル化して次段に出力する。ＣＭＯＳイメージャーにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
【０００３】
一般的な画素回路においては、フォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、浮遊拡散層および選択トランジスタなどが設けられる。この画素回路のシリコン基板に入射した光子は電子とホールのペアを発生させ、その内の電子がフォトダイオードによって、フォトダイオードと転送トランジスタとの間のノードに蓄積される。それらの電子は所定のタイミングで転送トランジスタをオンさせることで浮遊拡散層に転送され、アンプトランジスタのゲートを駆動する。これにより信号電荷は、選択トランジスタを介して垂直信号線への信号となって読み出される。
【０００４】
また、アンプトランジスタと垂直信号線には、定電流回路が接続されており、この定電流回路はソースフォロアを構成している。そして、電荷蓄積層の信号は１弱のゲインで若干減衰されて垂直信号線に出力される。
【０００５】
ここで、一般的な画素回路ではリセットトランジスタのー端は電荷蓄積層を介して増幅トランジスタのゲートに接続され、他端は増幅トランジスタのソースおよび電源に接続される。行駆動回路は、このリセットトランジスタを転送トランジスタと同時にオンさせることで、フォトダイオードに蓄積された電子を電源に引き抜き、画素回路を蓄積前の暗状態、即ち光が未入射の状態にリセットする。電源の電圧として、例えば３ボルト（Ｖ）が供給されている。
【０００６】
このようなＣＭＯＳイメージャーは、近年微細化によって画素内の寄生容量が低減され、具体的には浮遊拡散層の寄生容量が著しく低減されて変換効率が向上し、感度が向上している。その一方で基板の結晶品質が向上して低ノイズ化が進められてきた。即ち信号のＳＮ（Signal to Noise）比が著しく向上してきている。このような傾向から、超低照度に対応した光検出器としてＣＭＯＳイメージャーを利用する可能性が出てきた。例えば、時分割及び複数画素による面分割を併用してダイナミックレンジを上げた、フォトンカウンティングによる新しい撮像素子が提案されている（例えば、特許文献１参照。）。このようなデバイスはチップ内の画素アレイ全体を１受光面としたフォトンカウンティング用デバイスとして使用することも可能であり、光電子増倍管等の代替が期待される。
【０００７】
このようなフォトンカウンティングを使用したイメージセンサーは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。この際に残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳＮ比を得ることが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−９７５８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のシステムにおいて、ＣＭＯＳイメージャーの信号検出は、画素からの出力信号をＡＤ変換することで実施される。ただし、フォトンカウンティング等の超微小な画素出力信号の検出には、画素の高い変換効率を保ちつつ、ランダムノイズや固定ノイズを極限まで低減する手法が求められる。
【００１０】
特に超低照度における主たるノイズの構成要因としては、画素のアンプトランジスタで発生するランダムノイズ、リセットノイズを含む画素のオフセット、ＡＤＣ変換器で発生するオフセットおよびランダムノイズなどがある。これらのオフセットは全てキャンセルされ、ランダムノイズは極限まで低減されねばならない。しかし、１光子検出を可能にする程の徹底したノイズキャンセルとノイズ低減の具体的かつ簡便な実現手法は、現状まだ確立されていない。
【００１１】
本技術はこのような状況に鑑みて生み出されたものであり、微弱な光を確実に検出することを目的とする。
【課題を解決するための手段】
【００１２】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで上記入力電圧を増幅する増幅部と、光を電荷に変換する光電変換部と、上記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を上記入力端子に供給する電荷蓄積部と、上記入力電圧の初期化が指示されると上記入力端子と上記出力端子との間の短絡により上記入力電圧を上記均衡電圧に初期化する電圧初期化部とを具備する画素回路である。これにより、入力端子と出力端子との間の短絡によって入力電圧が均衡電圧に初期化されるという作用をもたらす。
【００１３】
また、この第１の側面において、上記光電変換部の初期化が指示されると上記光電変換部における上記電荷の量を初期化する電荷量初期化部をさらに具備してもよい。これにより、光電変換部の初期化が指示されると光電変換部における電荷の量が初期化されるという作用をもたらす。
【００１４】
また、この第１の側面において、上記光を上記電荷に変換する複数の光電変換素子と、上記複数の光電変換素子を順に選択して当該選択した光電変換素子により変換された上記電荷を上記電荷蓄積部に転送する転送部とを備え、上記電圧初期化部は、上記複数の光電変換素子のそれぞれが選択されるタイミングに同期して上記入力電圧を初期化してもよい。これにより、複数の光電変換素子のそれぞれが選択されるタイミングに同期して入力電圧が初期化されるという作用をもたらす。
【００１５】
また、この第１の側面において、上記増幅部は、ソースに固定電位が印加され、ゲートを上記入力端子とし、ドレインが上記出力端子に接続される電界効果トランジスタを含んでもよい。これにより、電界効果トランジスタにより入力電圧が増幅されるという作用をもたらす。
【００１６】
また、この第１の側面において、上記増幅部は、上記画素回路が選択されて上記入力電圧の初期化が指示されると上記ドレインを上記出力端子に接続する選択トランジスタをさらに含んでもよい。これにより、画素回路が選択されて入力電圧の初期化が指示されるとドレインが出力端子に接続されるという作用をもたらす。
【００１７】
また、本技術の第２の側面は、入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで上記入力電圧を増幅する増幅部と、光を電荷に変換する光電変換部と、上記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を上記入力端子に供給する電荷蓄積部と、上記入力電圧の初期化が指示されると上記入力端子と上記出力端子との間の短絡により上記入力電圧を上記均衡電圧に初期化する電圧初期化部とを備える複数の画素回路と、上記複数の画素回路のそれぞれにおいて増幅された上記出力電圧から上記光の光量を検出する検出回路とを具備する半導体光検出装置である。これにより、入力端子と出力端子との間の短絡によって入力電圧が均衡電圧に初期化されるという作用をもたらす。
【００１８】
また、この第２の側面において、上記複数の画素回路の全ての露光の開始および終了を指示する駆動回路をさらに具備し、上記光電変換部は、上記光を上記電荷に変換する光電変換素子と、上記電荷を保持するアナログメモリと、上記露光の終了が指示されると上記電荷を上記光電変換素子から上記アナログメモリに転送する第１の転送トランジスタと、上記入力電圧の初期化が指示された後に上記電荷を上記アナログメモリから上記電荷蓄積部へ転送する第２の転送トランジスタとを備えてもよい。これにより、複数の画素回路の全ての露光の開始および終了が行われるという作用をもたらす。
【００１９】
また、この第２の側面において、上記初期化部は、上記出力電圧を補正するための補正係数の取得が指示された場合には上記入力電圧を上記均衡電圧に初期化した後に上記入力電圧を上記均衡電圧と異なる所定のダミー電圧に制御し、上記補正係数の取得が指示されていない場合には上記入力電圧を上記均衡電圧に初期化し、
上記検出回路は、上記補正係数の取得が指示された場合には上記ダミー電圧の電気信号をダミー信号として読み出して当該ダミー信号に応じた補正係数を取得し、上記補正係数の取得が指示されていない場合には上記入力電圧の電気信号を蓄積信号として読み出して上記補正係数により上記蓄積信号を補正してもよい。これにより、蓄積信号が読み出されて補正係数により補正されるという作用をもたらす。
【００２０】
また、この第２の側面において、上記光電変換部は、上記光を上記電荷に変換する光電変換素子と、上記ゲート電圧が初期化された後に上記電荷を上記光電変換素子から上記電荷蓄積部に転送する転送トランジスタとを具備し、上記検出回路は、上記入力電圧が初期化されたタイミングに同期して上記出力電圧の電気信号をリセット信号として読み出し、上記電荷が転送されたタイミングに同期して上記出力電圧の電気信号を蓄積信号として読み出し、上記リセット信号および上記蓄積信号の差分を上記光量として検出してもよい。これにより、リセット信号および蓄積信号の差分が光量として検出されるという作用をもたらす。
【００２１】
また、この第２の側面において、上記リセット信号が読み出されるときと上記蓄積信号が読み出されるときとのそれぞれにおいて異なる一定の電流を信号線に供給して上記均衡電圧を上記領域内の値に調整する定電流回路をさらに具備し、上記出力端子は上記信号線に接続されてもよい。これにより、閾値電圧を超える値に閾値電圧が調整されるという作用をもたらす。
【００２２】
また、本技術の第３の側面は、放射線が入射されるとシンチレーション光を発光するシンチレータと、入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで上記入力電圧を増幅する増幅部と、上記シンチレーション光を電荷に変換する光電変換部と、上記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を上記入力端子に供給する電荷蓄積部と、上記入力電圧の初期化が指示されると上記入力端子と上記出力端子との間の短絡により上記入力電圧を上記均衡電圧に初期化する電圧初期化部とを具備する放射線計数装置。である。これにより、入力端子と出力端子との間の短絡によって入力電圧が均衡電圧に初期化されるという作用をもたらす。
【発明の効果】
【００２３】
本技術によれば、微弱な光を確実に検出することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態における撮像素子の一構成例を示すブロック図である。
【図２】第１の実施の形態における画素回路の回路図の一例である。
【図３】第１の実施の形態における画素回路の露光および読出し動作の一例を示すタイミングチャートである。
【図４】第１の実施の形態における画素回路の平面図の一構成例を示すブロック図である。
【図５】第１の実施の形態における画素回路を簡略化した回路図の一例である。
【図６】第１の実施の形態における増幅トランジスタを含むアンプの特性を示すグラフの一例である。
【図７】第１の実施の形態における検出回路の機能構成例と検出回路の動作例とを示す図である。
【図８】第１の実施の形態における画素回路のキャリブレーション動作の一例を示すタイミングチャートである。
【図９】第１の実施の形態の変形例における放射線計数装置の一構成例を示す全体図である。
【図１０】第２の実施の形態における画素回路の回路図の一例である。
【図１１】第２の実施の形態における画素回路の露光および読出し動作の一例を示すタイミングチャートである。
【図１２】第３の実施の形態における画素ブロックの回路図の一例である。
【図１３】第３の実施の形態における画素ブロックの露光および読出し動作の一例を示すタイミングチャートである。
【図１４】第４の実施の形態における画素回路の回路図の一例である。
【図１５】第４の実施の形態における画素回路の露光および読出し動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（増幅トランジスタのゲートおよびドレインを短絡する例）
２．第２の実施の形態（ＰＤリセットトランジスタを設けて増幅トランジスタのゲートおよびドレインを短絡する例）
３．第３の実施の形態（２画素共有の画素ブロックにおいて増幅トランジスタのゲートおよびドレインを短絡する例）
４．第４の実施の形態（グローバルシャッター方式において増幅トランジスタのゲートおよびドレインを短絡する例）
【００２６】
＜１．第１の実施の形態＞
［撮像素子の構成例］
図１は、第１の実施の形態における撮像素子１００の一構成例を示すブロック図である。この撮像素子１００は、複数の定電流回路１１０と、画素アレイ部１２０と、行駆動回路１５０と、複数の検出回路１６０と、複数のスイッチ１７０と、出力回路１８０とを備える。なお、撮像素子１００は、特許請求の範囲に記載の半導体光検出装置の一例である。
【００２７】
画素アレイ部１２０には、複数の画素回路１３０が二次元格子状に配列される。所定の方向に配列された複数の画素回路１３０を以下、「行」と称し、行に垂直な方向に配列された複数の画素回路１３０を以下、「列」と称する。前述の定電流回路１１０、検出回路１６０、および、スイッチ１７０は、列ごとに設けられる。
【００２８】
画素回路１３０は、行駆動回路１５０の制御に従って、光をアナログの電気信号に変換するものである。この画素回路１３０は、垂直信号線１２９を介して対応する検出回路１６０に電気信号を供給する。
【００２９】
行駆動回路１５０は、複数の制御線を介して画素回路１３０のそれぞれを制御するものである。この行駆動回路１５０は、行を順に選択し、選択した行を露光させ、露光が終了した行内の画素回路１３０から電気信号を出力させる。この電気信号は、検出回路１６０により読み出される。このように、行を順に露光させる制御は、ローリングシャッター方式と呼ばれる。露光および読出し時の制御の詳細については後述する。なお、行駆動回路１５０は、特許請求の範囲に記載の駆動回路の一例である。
【００３０】
定電流回路１１０は、一定の電流を生成し、対応する垂直信号線１２９に供給するものである。
【００３１】
検出回路１６０は、電気信号に基づいて光検出を行うものである。この検出回路１６０は、この検出回路１６０は、電気信号に対して、ＡＤ変換や、ＣＤＳ(Correlated Double Sampling)処理を行って、光を検出する。検出回路１６０は、検出結果を示すデジタル信号をスイッチ１７０に供給する。
【００３２】
スイッチ１７０は、対応する検出回路１６０と出力回路１８０との間の経路を開閉するものである。各列のスイッチ１７０は、列を順に選択する列駆動回路（不図示）の制御に従って、順にデジタル信号を出力回路１８０に供給する。
【００３３】
出力回路１８０は、画像処理装置などにデジタル信号を出力するものである。全ての行のデジタル信号の出力が完了すると、１フレーム分の画像データの出力が完了することになる。
【００３４】
[画素回路の構成例]
図２は、第１の実施の形態における画素回路１３０の回路図の一例である。この画素回路１３０は、選択トランジスタ１３１、リセットトランジスタ１３２、転送トランジスタ１３３、フォトダイオード１３４、浮遊拡散層１３５および増幅トランジスタ１３６を備える。例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が、選択トランジスタ１３１として用いられる。リセットトランジスタ１３２、転送トランジスタ１３３、および、増幅トランジスタ１３６についても同様にｎ型のＭＯＳＦＥＴなどが用いられる。
【００３５】
転送トランジスタ１３３のゲートは、行駆動回路１５０に接続され、ソースはフォトダイオード１３４に接続され、ドレインは浮遊拡散層１３５に接続される。リセットトランジスタ１３２のゲートは行駆動回路１５０に接続され、ソースは浮遊拡散層１３５を介して増幅トランジスタ１３６のゲートに接続される。また、リセットトランジスタ１３２のドレインは増幅トランジスタ１３６のドレインと選択トランジスタ１３１のソースとに接続される。
【００３６】
増幅トランジスタ１３６のゲートは浮遊拡散層１３５を介してリセットトランジスタ１３２および転送トランジスタ１３３に接続され、ソースには接地電位が印加される。また、増幅トランジスタ１３６のドレインは選択トランジスタ１３１およびリセットトランジスタ１３２に接続される。選択トランジスタ１３１のゲートは行駆動回路１５０に接続され、ソースはリセットトランジスタ１３２および増幅トランジスタ１３６に接続され、ドレインは垂直信号線１２９に接続される。
【００３７】
フォトダイオード１３４は、光を電荷に変換するものである。フォトダイオード１３４により生成された電荷は、フォトダイオード１３４と転送トランジスタ１３３との間のノード（不図示）に蓄積される。なお、フォトダイオード１３４は、特許請求の範囲に記載の光電変換素子の一例である。
【００３８】
転送トランジスタ１３３は、行駆動回路１５０の制御に従って、フォトダイオード１３４からの電荷を浮遊拡散層１３５に転送するものである。
【００３９】
浮遊拡散層１３５は、フォトダイオード１３４からの電荷を蓄積し、蓄積した電荷の量に応じて増幅トランジスタ１３６のゲート電圧を降圧するものである。なお、浮遊拡散層１３５は、特許請求の範囲に記載の電荷蓄積部の一例である。
【００４０】
増幅トランジスタ１３６は、ゲート電圧が閾値電圧より高いときに、そのゲート電圧を増幅してドレインから出力するものである。
【００４１】
ここで、垂直信号線に接続された定電流回路１１０は、例えば、Ｐ型のＭＯＳトランジスタ１１１を備える。このＭＯＳトランジスタのゲートには、固定電圧Ｖfixが印加され、ドレインには電源電圧（例えば、３ボルト）が印加され、ソースは垂直信号線１２９に接続される。ゲート電圧を固定したため、ＭＯＳトランジスタ１１１は、飽和状態で動作し、一定の電流を供給する。
【００４２】
前述したように増幅トランジスタ１３６のソースは接地され、ドレインは垂直信号線を介して定電流回路１１０が接続されているため、増幅トランジスタ１３６は、定電流回路１１０とともにオープンループ型のアンプを構成している。このようなアンプは、適切な動作点を選ぶことにより、入力された浮遊拡散層１３５の電圧を、例えば、数十から数十倍のゲインで出力することができる。増幅された電圧は、垂直信号線１２９を介して検出回路１６０に供給される。
【００４３】
リセットトランジスタ１３２は、行駆動回路１５０の制御に従って画素回路１３０を初期化するものである。このリセットトランジスタ１３２は、行駆動回路１５０により露光開始が指示されると、オン状態に移行して増幅トランジスタ１３６のゲートおよびドレインを短絡する。露光開始時には、選択トランジスタ１３１も同時にオン状態に移行する。この制御により、フォトダイオード１３４の電荷は、浮遊拡散層１３５、リセットトランジスタ１３２および選択トランジスタ１３１を介して垂直信号線１２９に引き抜かれる。フォトダイオード１３４は、例えば、Ｎ型のノード拡散層がＰ型のウエル拡散層で囲まれた埋め込み型であり、ウエル拡散層に対して１Ｖ程度、浮遊拡散層１３５をバイアスすることで完全空乏状態となり、蓄積されていた全ての電荷が引き抜かれる。この露光開始時の制御を、以下、「ＰＤ（Photo Diode）リセット」と称する。
【００４４】
また、リセットトランジスタ１３２は、浮遊拡散層（ＦＤ：Floating Diffusion）１３５の電圧の初期化（以下、「ＦＤリセット」と称する。）が指示されたときにもオン状態に移行する。このＦＤリセットにより、浮遊拡散層１３５の電圧、すなわち増幅トランジスタ１３６のゲート電圧が初期値に初期化される。前述したように、増幅トランジスタ１３６のゲートおよびドレインは初期化時に短絡されるため、ゲート電圧は、ゲートおよびドレインの電圧が均衡したときの均衡電圧に初期化される。この均衡電圧は、後述する正常動作領域内の電圧である。なお、リセットトランジスタ１３２は、特許請求の範囲に記載の電圧初期化部の一例である。
【００４５】
選択トランジスタ１３１は、行駆動回路１５０の制御に従って、増幅トランジスタ１３６のドレインを垂直信号線１２９に接続するものである。この選択トランジスタ１３１は、電気信号の読出し時の他、ＰＤリセット（言い換えれば、露光開始）のときにおいてもオン状態に移行する。
【００４６】
図３は、第１の実施の形態における画素回路の露光および読出し動作の一例を示すタイミングチャートである。
【００４７】
露光開始のタイミングＴ０において、行駆動回路１５０は、ＰＤリセットを行う。このＰＤリセットにおいて、行駆動回路１５０は、転送トランジスタ１３３、リセットトランジスタ１３２および選択トランジスタ１３１をともにオン状態に制御し、パルス期間経過後にオフ状態に制御する。この制御により、浮遊拡散層１３５は浮遊状態に移行して新たな電荷蓄積が開始される。なお、電荷蓄積（すなわち、露光期間）中に、リセットトランジスタはオフ状態に制御されるが、オン状態のままであってもよい。一方、選択トランジスタ１３１は、垂直信号線１２９に接続された他の画素回路１３０のアクセスを可能にするために、オフ状態に制御される。
【００４８】
次に電気信号の読み出し動作について説明する。露光終了の直前のタイミングＴ１において、行駆動回路１５０は、選択トランジスタ１３１をオン状態に制御する。また、行駆動回路１５０は、タイミングＴ１においてリセットトランジスタ１３２をオン状態に制御する。リセットトランジスタ１３２がオンすることにより、増幅トランジスタ１３６の入力である浮遊拡散層１３５と垂直信号線１２９とが短絡される。これにより、選択された画素回路１３０に固有の基準電位が生成される。
【００４９】
そして、タイミングＴ１からパルス期間が経過したときに行駆動回路１５０は、リセットトランジスタ１３２をオフ状態に制御する。このとき、浮遊拡散層１３５の電位は、増幅トランジスタ１３６のゲートとのカップリングの影響を受けて、基準電位から幾分低下して、浮遊状態となる。さらに、この浮遊拡散層１３５には、有意なｋＴＣノイズが発生する。この手順は、前述のＦＤリセットに相当する。
【００５０】
次いで、リセットトランジスタ１３２がオフ状態に制御されてから、タイミングＴ２までの間において、検出回路１６０により電気信号がリセット信号として読み出される。
【００５１】
タイミングＴ２において、行駆動回路１５０は、転送トランジスタ１３３をオン状態に制御する。これにより、フォトダイオード１３４と転送トランジスタ１３３との間のノードに蓄積された電子が浮遊拡散層１３５に流れ込む。この際、浮遊拡散層１３５のポテンシャルが十分高ければ、フォトダイオード１３４と転送トランジスタ１３３との間のノードに蓄積されていた電子は全て浮遊拡散層１３５に流出し、ノードは完全空乏状態になる。
【００５２】
そして、タイミングＴ２からパルス期間が経過したときに行駆動回路１５０は、転送トランジスタ１３３をオフ状態に制御する。これにより、浮遊拡散層１３５の電位は、転送トランジスタ１３３の駆動前に比べて蓄積電荷分だけ下降する。低下した分の電位が増幅トランジスタ１３６により増幅されて垂直信号線１２９に出力される。
【００５３】
転送トランジスタ１３３がオフ状態に制御されてから、タイミングＴ３までの間において、電気信号が蓄積信号として検出回路１６０により読み出される。検出回路１６０は、リセット信号および蓄積信号を比較して、入射された光子の量を判定する。ＦＤリセットの際に生じたｋＴＣノイズ等による出力のノイズ成分は、蓄積信号とリセット信号の差分を正味の蓄積信号とすることにより相殺される。
【００５４】
また、画素回路１３０の露光期間は、転送トランジスタ１３３がタイミングＴ０後にオフしてから、リセット信号の読出し後に再度オフするまでの期間である。この間にフォトダイオードに光子が入射し電荷が発生すると、それは２回目の蓄積信号の読み出しにおける信号の間の差分として検出回路１６０により導出される。
【００５５】
図４は、第１の実施の形態における画素回路１３０の平面図の一構成例を示すブロック図である。同図において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。アンプの入力ノードは、転送トランジスタ１３３とリセットトランジスタ１３２とに挟まれた浮遊拡散層１３５と、増幅トランジスタ１３６のゲートと、それらの間の配線部とから構成されるが、それらはいずれも最小面積となるよう配置されている。このようにして、浮遊拡散層１３５の寄生容量は極小となるように設計されており、半導体加工の微細化に伴って寄生容量低減がさらに進むことが期待される。
【００５６】
例えば、１光子信号に対する画素出力のＳＮ比は、浮遊拡散層１３５の１電子分の振幅（１電子電荷な寄生容量）と、増幅トランジスタ１３６のゲート換算でのランダムノイズによってほぼ決定される。後者は増幅トランジスタ１３６固有のデザインによって決まる一方、前者を決めるのは浮遊拡散層１３５の寄生容量である。従って浮遊拡散層１３５の寄生容量は出来る限り極小化するのが望ましい。この観点から、本発明ではアンプの出力をアンプの入力にフィードバックするクローズドループ型ではなく、帰還ループのないオープンループ型のアンプが採用されている。ここでアンプの入力換算のＳＮ比が決定され、同じＳＮ比を保ちつつ、信号とノイズが同様のゲインで増倍されて垂直信号線へ出力されることになる。
【００５７】
ここで、画素回路１３０に高ゲインのアンプを採用するのは、検出回路１６０側の各種ノイズを相対的に抑制するためである。しかし、その一方で、このようなアンプは通常のソースフォロアに比べて、高感度に動作する入力のレンジが著しく限定される。従ってＦＤリセットを従来のように固定した電位で実施すると、ロットごと、チップごと、或いは画素ごとのトランジスタの特性ばらつきの影響を受けて、適切な動作点から外れてしまう問題がある。これに対して、第１の実施の形態では浮遊拡散層１３５と画素出力（垂直信号線１２９）を短絡させているため、画素ごとに適切な入力レベルが得られる。
【００５８】
図５は、第１の実施の形態における画素回路１３０を簡略化した回路図の一例である。同図においては、画素回路１３０からアンプを構成する部分が抽出されている。同図に示すようにアンプは、増幅トランジスタ１３６と定電流回路１１０とにより構成される。アンプの入力端子（増幅トランジスタ１３６のゲート）は、浮遊拡散層１３５に接続され、その電圧をＶｆｄとする。アンプの出力端子は、垂直信号線１２９と増幅トランジスタ１３６との接続点であり、その電圧をＶｏｕｔとする。
【００５９】
図６は、第１の実施の形態における増幅トランジスタ１３６を含むアンプの特性を示すグラフの一例である。同図におけるａは、入力電圧Ｖｆｄと出力電圧Ｖｏｕｔとの関係の一例を示す図である。同図のａにおいて、縦軸は、出力電圧Ｖｏｕｔであり、横軸は、入力電圧Ｖｆｄである。これらの電圧の単位は、例えば、ボルト（Ｖ）である。また、同図のａにおける太線の曲線は、平均的なアンプＡｍ１の特性を示す。また、一点鎖線の曲線は、アンプＡｍ１と正常動作領域の異なるアンプＡｍ２の特性を示す。
【００６０】
ここで、アンプの正常動作領域は、入力電圧Ｖｆｄに対する出力電圧Ｖｏｕｔのゲインが所定値よりも高くなる入力電圧の領域である。
【００６１】
アンプＡｍ１を、その正常動作領域の電圧によりＦＤリセットすれば、高いゲインにより、図６に示すように、リニアな出力特性が得られる。しかし、製造工程やチップごとあるいは画素ごとにトランジスタの閾値電圧等がばらつくため、ある画素回路１３０のアンプＡｍ２の入出力特性は一点鎖線のように高電圧側にシフトし、その正常動作領域は、アンプＡｍ１の正常動作領域よりも高電位側になる。このアンプＡｍ２を仮に、アンプＡｍ１の正常動作領域内の電圧（すなわち、アンプＡｍ２の正常動作領域外の電圧）でＦＤリセットすると、十分な高さのゲインが得られず、正常な動作が望めない。このため、微弱な光を低ノイズで検出することが困難となる。
【００６２】
これに対して、ゲートおよびドレインの短絡によりＦＤリセットを実施した場合、そのリセット電位Ｖｒｓｔ１、Ｖｒｓｔ２は、入力電圧Ｖｆｄと入力電圧Ｖｏｕｔとが均衡するときの直線と、各トランジスタの特性曲線との交点により与えられる。従って特性曲線が高電圧側にシフトすればリセット電位も高電圧側にシフトし、適切な動作点が維持される。
【００６３】
詳細には、ゲートおよびドレインのそれぞれの電圧が均衡するときの電圧Ｖｒｓｔ１、Ｖｒｓｔ２は、アンプＡｍ１、Ａｍ２の各正常動作領域内に含まれる。したがって、この均衡時の電圧Ｖｒｓｔ１、Ｖｒｓｔ２により初期化すれば、十分に高いゲインにより、リニアな出力特性が得られる。
【００６４】
ここで、実際の画素動作においては、リセットトランジスタ１３２をオン状態からオフ状態に戻した際に、浮遊状態のＶｆｄはカップリングにより一定量変動する。あるいは、トランジスタの設計上、Ｖｆｄ＝Ｖｏｕｔとなる点が最適な動作点からずれている場合もあり、さらなる微調整が求められる場合がある。これらの調整値は予め予測することができ、どの画素回路でもほぼ一定である。したがって、このようなケースではＦＤリセット時と読み出し時とで定電流回路１１０に異なる電流量を流して、調整を実施するとよい。電流を増加させれば特性曲線は高電圧側に、減少させれば低電圧側にシフトする。例えば、スイッチオフ時のカップリングでＶｆｄが低下する場合、読み出し時の電流をリセット時より減少させてその分、特性曲線を低電圧側にシフトさせる。この制御により、ソースおよびドレインが均衡するときの電圧を正常動作領域内の値に調整することができる。このような電流量の調整は定電流回路１１０内のＭＯＳトランジスタ１１１のゲート電位を変えることで容易に実施することができる。
【００６５】
[検出回路の構成例]
図７は、第１の実施の形態における検出回路１６０の機能構成例と検出回路１６０の動作例とを示す図である。同図におけるａは第１の実施の形態における検出回路１６０の機能構成例を示す回路図である。この検出回路１６０は、ＣＤＳ回路１６１、ＡＤＣ（Analog to Digital Converter）回路１６５、スイッチ１６６、レジスタ１６７、および、減算器１６８とを備える。
【００６６】
ＣＤＳ回路１６１は、相関二重サンプリングにより、電気信号からｋＴＣノイズなどのオフセット成分を除去するものである。このＣＤＳ回路１６１は、スイッチ１６２、キャパシタ１６３、および、比較器１６４を備える。
【００６７】
スイッチ１６２は、比較器１６４に基準電圧を入力する入力端子と、比較器１６４に比較対象の信号を入力する入力端子とのいずれかに垂直信号線１２９を接続するためのスイッチである。このスイッチ１６２は、画素回路１３０のリセット信号をサンプルホールドさせる場合には、基準電圧を入力する入力端子（キャパシタ１６３側の端子）に垂直信号線１２９を接続する。また、スイッチ１６２は、アナログＣＤＳの結果を比較器１６４が出力する場合には、比較対象の信号を入力する入力端子（キャパシタ１６３が無い右側の端子）に垂直信号線１２９を接続する。
【００６８】
キャパシタ１６３は、画素回路１３０のリセット信号をサンプルホールドするための保持容量である。
【００６９】
比較器１６４は、サンプルホールドした信号と、比較対象の信号との差分を出力するものである。すなわち、比較器１６４は、サンプルホールドされたリセット信号と、垂直信号線１２９から供給された信号（蓄積信号またはリセット信号）との差分を出力する。言い換えれば、比較器１６４は、ｋＴＣノイズなどの画素回路１３０において生じたオフセット成分などを、蓄積信号またはリセット信号から除去する。
【００７０】
なお、比較器１６４は、例えば、ゲイン１のオペアンプにより実現される。比較器１６４は、差分の信号を、ＡＤＣ回路１６５に供給する。なお、ここでは、リセット信号とリセット信号との差分の信号を無信号と称し、リセット信号と蓄積信号との差分の信号を正味の蓄積信号と称する。
【００７１】
ＡＤＣ回路１６５は、比較器１６４から供給された信号をＡＤ変換するものである
【００７２】
スイッチ１６６は、ＡＤＣ回路１６５が生成したＡＤ変換後の信号の供給先を切り替えるスイッチである。このスイッチ１６６は、ＡＤＣ回路１６５が無信号のＡＤ変換の結果（デジタルの無信号）を出力した場合には、この信号をレジスタ１６７に供給し、レジスタ１６７にラッチ（保持）させる。これにより、比較器１６４やＡＤＣ回路１６５のオフセットの値がレジスタ１６７に保持される。また、スイッチ１６６は、ＡＤＣ回路１６５が正味の蓄積信号のＡＤ変換の結果（デジタルの正味の蓄積信号）を出力した場合には、この信号を減算器１６８に供給する。
【００７３】
レジスタ１６７は、無信号のＡＤ変換の結果を保持するものである。レジスタ１６７は、保持する無信号のＡＤ変換の結果（デジタルの無信号）を減算器１６８に供給する。
【００７４】
減算器１６８は、デジタルの正味の蓄積信号の値からデジタルの無信号の値を減算するものである。この減算器１６８は、減算した結果（正味のデジタル値）を出力する。
【００７５】
図７におけるｂは、検出回路１６０の動作例を示す図である。まず、選択された画素回路１３０からのリセット信号が垂直信号線１２９に出力される（ステップＳ９０１）。
【００７６】
そして、ＣＤＳ回路１６１はリセット信号を読み出した際に、その相殺電荷を保持する（ステップＳ９０２）。このＣＤＳ回路１６１の出力はＣＤＳ回路の入力信号とリセット信号の差分を反映し、入力がリセット信号の場合、出力は無信号である。なお、このＣＤＳ回路１６１はＡＤＣ回路１６５内の比較器（不図示）と一体化させ、そのオートゼロ操作でＣＤＳを行っても良い。このＣＤＳ回路１６１により、選択された画素回路１３０のｋＴＣノイズを含むオフセットが相殺除去される。
【００７７】
そして、ＣＤＳ回路１６１の入力が画素出力に接続され、無信号が出力される。ＡＤＣ回路１６５は、１回目の信号（無信号）をＡＤ変換する（ステップＳ９０３）。この信号には新たにＣＤＳ回路１６１及びＡＤＣ回路１６５のオフセットが含まれており、さらに画素、ＣＤＳ回路１６１、ＡＤＣ回路１６５のランダムノイズが含まれている。それらをデジタル変換した値がレジスタ１６７にラッチされる。
【００７８】
次に、画素回路１３０から蓄積信号が垂直信号線１２９に出力される（ステップＳ９０４）。ＣＤＳ回路１６１を介して、その蓄積信号とリセット信号の差分が次段のＡＤＣ回路１６５に出力される。
【００７９】
ＡＤＣ回路１６５は、２回目の信号（差分信号）をＡＤ変換する（ステップＳ９０５）。この信号には正味の蓄積信号と、ＣＤＳ回路１６１およびＡＤＣ回路１６５のオフセットと、画素回路１３０、ＣＤＳ回路１６１およびＡＤＣ回路１６５のランダムノイズとが含まれている。この出力からレジスタ１６７の値が減算器１６８で減算されて、差分値が出力される（ステップＳ９０６）。２回のＡＤ変換が画素信号検出の必要精度に対して十分な分解能で実施されていれば、ＣＤＳ回路１６１およびＡＤＣ回路１６５のオフセットはこれにより相殺され、正味の蓄積信号を得ることが可能である。なお、信号には画素回路１３０、ＣＤＳ回路１６１、ＡＤＣ回路１６５のランダムノイズが含まれている。
【００８０】
本発明においては、オープンループ型のアンプにより、画素信号が１より遥かに大きなゲインＧで増倍されている。したがって、ステップＳ９０６において残存したＣＤＳ回路１６１やＡＤＣ回路１６５のノイズは相対的に１／Ｇとなる。その他の各種オフセットは全て相殺されるので、残存するのはほぼアンプのランダムノイズのみとなる。
【００８１】
なお、Ｓ９０３およびＳ９０５のサンプリングを複数回実施して平均化を行ったり、経路に帯域制限を施したりしてもよい。これにより、ランダムノイズも低減され、画素ノイズは究極まで低減される。この結果、１光子検出に匹敵する高感度、低ノイズの光検出が可能となる。
【００８２】
また、１光子の検出に対するＳＮ比が十分に高くなった場合は、ステップＳ９０６の出力からさらに閾値によるバイナリ判定を行うバイナリ判定部をさらに設け、画素ごとに１光子の入射の有無を判定しても良い。このような判定を実施した場合、この撮像素子１００はフォトンカウンティングモードで動作するものとなり、残存ノイズは全てフィルタリングされる。
【００８３】
例えば２０画素×２０画素の画素アレイ部１２０で検出単位を構成し、シンチレーション光や蛍光等の一瞬の光入射における光量を判定するものとする。この場合、フォトンカウンティングモードでは、撮像素子１００は、最大４００個の光子を同時に検出することができる。例えば、ステップＳ９０６の出力結果を閾値判定して、光子入射ありと判定された画素数が全体の４０％以下であればフォトンカウンティングモードで、それ以上であれば通常の階調モードで入射光量を導出する。このような光検出器は数光子レベルの超微小光から、数万光子の入射光まで、ほぼ正確に光量判定を実施することが可能である。
【００８４】
図８は、第１の実施の形態における画素回路１３０のキャリブレーション動作の一例を示すタイミングチャートである。
【００８５】
撮像素子１００を用いた光検出器では、前述したように、蓄積信号をオープンループ型のアンプで増倍するため、画素ごとのゲインばらつきが比較的大きくなる。このため、キャリブレーションを実施して画素ごとにゲインを導出しておくことが望ましい。この場合、例えば、一定かつ均一な微弱光を照射して、その出力からゲインを導出する。各画素のゲインは経時的に殆ど一定なので、このようなキャリブレーションは製品出荷時及び定期的な機器点検時に実施される。
【００８６】
ただし、このようなキャリブレーションは煩雑であり、実施頻度が低いと検出の精度も悪化する。したがって、より手軽にキャリブレーションを実施するために、行駆動回路１５０に、図６に示すようなキャリブレーション機能を設けるのが望ましい。同図では、画素回路１３０内のリセットトランジスタ１３２のゲート駆動からダミー信号を発生させて、画素アンプのゲインを導出している。
【００８７】
ここでは、フォトダイオードの蓄積信号は使用しないため、転送トランジスタ１３３はキャリブレーション中は、オフ状態に制御される。まず、タイミングＴ５において選択トランジスタ１３１がオン状態に制御されて、選択画素が垂直信号線１２９に接続される。さらにリセットトランジスタ１３２がオンされて、増幅トランジスタ１３６の入力である浮遊拡散層１３５と、出力に接続された垂直信号線１２９とが短絡される。これによって、選択画素に固有の基準電位が生成される。
【００８８】
タイミングＴ５からパルス期間経過時にリセットトランジスタ１３２がオフ状態に制御される。このとき、浮遊拡散層１３５の電位はリセットトランジスタ１３２のゲートとのカップリングを受けて基準電位から幾分低下して、浮遊状態となる。さらに、この際、浮遊拡散層１３５には、有意なｋＴＣノイズが発生する。
【００８９】
リセットトランジスタ１３２をオフ状態に制御された後、タイミングＴ６までの間において、１回目の読み出しが実施され、垂直信号線１２９に現れた電位が浮遊拡散層１３５のリセット信号として、検出回路１６０によって取得される。
【００９０】
そして、タイミングＴ６において、行駆動回路１５０は、転送トランジスタ１３３をオン状態にせずに、リセットトランジスタ１３２のゲートを一定量駆動する。この駆動はリセットトランジスタ１３２のオフ状態を保ちながら実施され、例えば０Ｖから−１Ｖに駆動される。このとき、リセットトランジスタ１３２のゲートと浮遊拡散層１３５との間の寄生容量を介して、浮遊拡散層１３５のポテンシャルが一定量変動する。これがアンプで増倍されて、キャリブレーション用のダミー信号として垂直信号線１２９に出力される。
【００９１】
タイミングＴ６から、タイミングＴ７までの間において、２回目の読み出し、即ちダミー信号読み出しが実施される。ダミー信号を取得した検出回路１６０は、先ほどリセット信号と今回のダミー信号を比較して、正味のダミー信号量を判定する。ＦＤリセットの際に生じたｋＴＣノイズ等による出力のノイズ成分は、蓄積信号とダミー信号の差分を正味のダミー信号とすることで相殺される。
【００９２】
タイミングＴ６においてリセットトランジスタ１３２のゲートを一定量駆動することにより浮遊拡散層１３５に現れるダミー信号は、画素間でほぼ一定である。従って最終的に取得される正味のダミー信号は、画素回路１３０ごとのアンプのゲイン量にほぼ比例し、そのばらつきを反映している。
【００９３】
したがって、そのダミー信号をキャリブレーション信号として利用することで、撮像素子１００は、ロット、チップ、或いは画素ごとに発生する画素アンプのゲインばらつきを補正することができる。このようなキャリブレーションは、テスト用に均一光を入射する必要もなく容易に実施することができるため、光検出システムの電源投入時或いは測定前等に自動的に実施するように、システム中に組み込むことが可能である。
【００９４】
例えば、正味のダミー信号から、それに比例した画素ごとの補正係数が導出され、検出回路１６０のメモリ（不図示）内に保存される。検出回路１６０が、光量測定時には各画素の蓄積信号量を、対応する補正係数で割り戻すことにより、ゲインばらつきの補正が実施される。
【００９５】
このように、本技術の第１の実施の形態によれば、画素回路１３０は、増幅トランジスタのゲートおよびドレインの短絡により、正常動作領域内の電圧にゲート電圧を初期化するため、正常動作領域外の電圧での初期化を防止することができる。これにより、撮像素子１００は、微弱な光を確実に検出することができる。
【００９６】
［変形例］
第１の実施の形態では、光検出に撮像素子１００を利用していたが、この撮像素子１００を放射線計数に利用することもできる。第１の実施の形態における変形例は、撮像素子１００を放射線計数に用いる点において第１の実施の形態と異なる。
【００９７】
図９は、第１の実施の形態の変形例における放射線計数装置の一構成例を示す全体図である。この放射線計数装置は、複数のシンチレータ２００と、半導体装置１０１を備える。半導体装置１０１には、第１の実施の形態の撮像素子１００とデジタル処理部（不図示）とが設けられる。
【００９８】
シンチレータ２００は、柱状またはファイバー状に加工されたシンチレータであり、例えば、１ミリメートル（ｍｍ）のピッチで配置されている。各々のシンチレータ２００はシンチレーション光が内部に閉じ込められるように、光を反射する隔壁により隔てられている。
【００９９】
半導体装置１０１において、画素アレイ部１２０は、シンチレータ２００に対応して１ｍｍ角の領域ごとに論理的に区分けされている。シンチレータ２００と撮像素子１００とを接続することで、シンチレータ２００で発生したシンチレーション光は、画素アレイ部１２０内の対応する区画に選択的に照射され、その光量が測定される。
【０１００】
半導体装置１０１内のデジタル処理部は、シンチレータの発光量によって入射した放射線のエネルギーを分別しつつ、発光回数でその入射頻度を計測する。
【０１０１】
例えば、半導体装置１０１の各画素サイズが４マイクロメートル角程度であったとして、画素アレイ部１２０の区画には、２５０×２５０＝６２，５００の画素回路１３０が含まれる。光量判定は、区画ごとに、その中の画素出力を総計することによって導出される。各画素出力は１０ビット等の階調判定値でも良いし、光子入射の有無にもとづいて閾値判定されたバイナリ判定値でも良い。
【０１０２】
シンチレータ２００には、例えば、ＬＹＳＯ：Ｃｅ（Cerium doped Lutetium Yttrium Orthosilicate）が用いられる。この場合、６６２ｋｅＶのガンマ線が入射した際の発光量は１万フォトン程度なので、各画素の受光量は多くが０光子か１光子である。バイナリ判定ではこれをそのまま総和すれば良いが、階調判定ではそこに各画素のランダムノイズが加わる。
【０１０３】
階調判定の場合、その最小分解能（ＬＳＢ：least significant bit値）は１光子信号より十分小さいことが望ましく、これによってノイズ量の総計は安定的範囲に留められる。例えば各画素のランダムノイズが１電子信号（ｒｍｓ）程度の場合、各区画の画素ノイズの総計は２５０電子信号（ｒｍｓ）程度となる。
【０１０４】
このような放射線計数装置は、単体では線量計として放射能汚染や宇宙線の検出に使用できる。さらに半導体装置１０１の余白部分を積層構造を活用して最小化し、検出器のアレイ状の敷き詰めを可能にすれば、ガンマカメラ等の放射線の二次元撮像に使用することができる。
【０１０５】
このように、変形例によれば、放射線計数装置は、撮像素子１００により微弱なシンチレーション光を検出するため、その検出結果から放射線を計数することができる。
【０１０６】
＜２．第２の実施の形態＞
第１の実施の形態では、リセットトランジスタ１３２によりＰＤリセットおよびＦＤリセットの両方を行っていたが、ＰＤリセットのみを行うトランジスタを追加してもよい。ＰＤリセットのみを行うトランジスタの追加により、画素回路１３０は、選択トランジスタ１３１をオフ状態にしたままで、ＰＤリセットを行うことができる。これにより、撮像素子１００は、ある行を読出しの最中に、他の行をＰＤリセットし、その露出を開始することができる。第２の実施の形態の画素回路１３０は、ＰＤリセットのみを行うトランジスタを追加した点において第１の実施の形態と異なる。
【０１０７】
図１０は、第２の実施の形態における画素回路１３０の回路図の一例である。第２の実施の形態の画素回路１３０は、リセットトランジスタ１３２の代わりに、ＰＤリセットトランジスタ１３８およびＦＤリセットトランジスタ１３９を備える点において第１の実施の形態と異なる。
【０１０８】
ＦＤリセットトランジスタ１３９は、リセットトランジスタ１３２と同様のトランジスタである。このＦＤリセットトランジスタ１３９は、第１の実施の形態と異なり、ＦＤリセットのみに用いられるため、第１の実施の形態と異なる名称を付したものである。
【０１０９】
ＰＤリセットトランジスタ１３９のゲートは行駆動回路１５０に接続され、ソースはフォトダイオード１３４に接続され、ドレインは、固定電位の電源に接続される。このＰＤリセットトランジスタ１３９は、行駆動回路１５０の制御に従って、ＰＤリセットを行う。このようなＰＤリセットトランジスタ１３９は、オフ状態でも蓄積電荷が一定量以上になると固定電位に抜けるようにデザインされているのが望ましく、この際はブルーミング防止用のドレインとして機能する。なお、ＰＤリセットトランジスタ１３９は、特許請求の範囲に記載の電荷量初期化部の一例である。
【０１１０】
図１１は、第２の実施の形態における画素回路１３０の露光および読出し動作の一例を示すタイミングチャートである。露光開始のタイミングＴ０からパルス期間に亘って、行駆動回路１５０は、ＰＤリセットトランジスタ１３８をオン状態に制御する。ただし、転送トランジスタ１３３、ＦＤリセットトランジスタ１３９および選択トランジスタ１３１をオフ状態のままである。
【０１１１】
また、露光期間中と、蓄積信号の読出しとのそれぞれにおいて、ＰＤリセットトランジスタ１３８は、オフ状態に維持される。一方、ＰＤリセットトランジスタ１３９がオフ状態に制御された後は、転送トランジスタ１３３、ＦＤリセットトランジスタ１３９および選択トランジスタ１３１は、第１の実施の形態と同様の手順で制御される。
【０１１２】
このように第２の実施の形態によれば、ＰＤリセットトランジスタを設けたため、ある行の読出しの間に、別の行の露光を開始することができる。これにより、全ての行の露光および読出しが完了するまでの時間を短くすることができる。
【０１１３】
＜３．第３の実施の形態＞
第１の実施の形態では、フォトダイオード１３４ごとに、選択トランジスタ１３１、リセットトランジスタ１３２、浮遊拡散層１３５および増幅トランジスタ１３６が１つずつ設けられていた。しかし、選択トランジスタ１３１、リセットトランジスタ１３２、浮遊拡散層１３５および増幅トランジスタ１３６を１つずつ備える回路を複数のフォトダイオード１３４で共有してもよい。これにより、画素アレイ部１２０のトランジスタ数を削減することができる。第３の実施の形態の撮像素子１００は、複数のフォトダイオードが浮遊拡散層１３５等を共有する点において第１の実施の形態と異なる。
【０１１４】
図１２は、第３の実施の形態における画素ブロック１４０の回路図の一例である。この画素ブロック１４０は、撮像素子１００の画素アレイ部１２０に複数設けられる。画素ブロック１４０は、選択トランジスタ１３１、リセットトランジスタ１３２、浮遊拡散層１３５および増幅トランジスタ１３６と、画素回路１４１および１４２とを備える。
【０１１５】
画素回路１４１は、フォトダイオード１３４および転送トランジスタ１３３を備える。
【０１１６】
選択トランジスタ１３１、リセットトランジスタ１３２、浮遊拡散層１３５および増幅トランジスタ１３６および画素回路１４１からなる回路は、第１の実施の形態の画素回路１３０と同様の構成である。ただし、浮遊拡散層１３５は、画素回路１４２にも接続される。
【０１１７】
画素回路１４２は、転送トランジスタ１４３およびフォトダイオード１４４を備える。転送トランジスタ１４３のゲートは行駆動回路１５０に接続され、ソースはフォトダイオード１４４に接続され、ドレインは浮遊拡散層１３５に接続される。転送トランジスタ１４３として、例えば、ｎ型のＭＯＳＦＥＴが用いられる。
【０１１８】
なお、フォトダイオード１３４および１４４は、特許請求の範囲に記載の光電変換素子の一例である。また、転送トランジスタ１３３および１４３からなる回路は、特許請求の範囲に記載の転送部の一例である。
【０１１９】
また、２つの画素回路１４１および１４２で１つの浮遊拡散層１３５等を共有しているが、３つ以上の画素回路で１つの浮遊拡散層１３５等を共有する構成であってもよい。
【０１２０】
図１３は、第３の実施の形態における画素ブロック１４０の露光および読出し動作の一例を示すタイミングチャートである。
【０１２１】
タイミングＴ０からタイミングＴ３までの転送トランジスタ１３３、リセットトランジスタ１３２および選択トランジスタ１３１の制御方法は、第１の実施の形態と同様である。
【０１２２】
また、転送トランジスタ１４３は、タイミングＴ０からパルス期間に亘ってオン状態に制御される。そして、タイミングＴ２の後のタイミングＴ３からパルス期間に亘って、リセットトランジスタ１３２が再度オン状態に制御される。一方、選択トランジスタ１３１は、オン状態のままに維持される。
【０１２３】
転送トランジスタ１４３がオフ状態に制御されたときから、タイミングＴ４までの間において、画素回路１４２のリセット信号が読み出される。
【０１２４】
そして、タイミングＴ４からパルス期間に亘って転送トランジスタ１４３がオン状態に制御される。転送トランジスタ１４３がオフ状態に制御されたときから、タイミングＴ５までの間において、画素回路１４２の蓄積信号が読み出される。そして、タイミングＴ５において、選択トランジスタ１３１がオフ状態に制御される。
【０１２５】
このように第３の実施の形態によれば、複数の画素回路で１つのリセットトランジスタ等を共有するため、トランジスタ数を少なくすることができる。
【０１２６】
＜４．第４の実施の形態＞
第１の実施の形態では、撮像素子１００は、ローリングシャッター方式で露光を行っていたが、グローバルシャッター方式で露光を行ってもよい。第４の実施の形態の撮像素子１００は、グローバルシャッター方式で露光を行う点において第１の実施の形態と異なる。
【０１２７】
図１４は、第４の実施の形態における画素回路１３０の回路図の一例である。第４の実施の形態の画素回路１３０は、転送トランジスタ１３３の代わりに直列トランジスタ１４５、１４６および１４７とＰＤリセットトランジスタ１３８とＦＤリセットトランジスタ１３９とを備える点において第１の実施の形態と異なる。
【０１２８】
ＰＤリセットトランジスタ１３８とＦＤリセットトランジスタ１３９の構成は、第２の実施の形態と同様である。
【０１２９】
直列トランジスタ１４５、１４６および１４７は、一体化された３段のトランジスタである。
【０１３０】
直列トランジスタ１４５は、行駆動回路１５０の制御に従って、フォトダイオード１３４から直列トランジスタ１４６へ電荷を転送するものである。なお、直列トランジスタ１４５は、特許請求の範囲に記載の第１の転送トランジスタの一例である。
【０１３１】
直列トランジスタ１４６は、チャネルに電荷を保持するものであり、アナログメモリとして用いられる。
【０１３２】
直列トランジスタ１４７は、行駆動回路１５０の制御に従って、直列トランジスタ１４６から浮遊拡散層１３５へ電荷を転送するものである。なお、直列トランジスタ１４７は、特許請求の範囲に記載の第２の転送トランジスタの一例である。
【０１３３】
図１５は、第４の実施の形態における画素回路１３０の露光および読出し動作の一例を示すタイミングチャートである。
【０１３４】
まず、タイミングＴ０からパルス期間に亘ってＰＤリセットトランジスタ１３８のみがオン状態に制御される。
【０１３５】
次に、露光終了直前のタイミングＴ１１において直列トランジスタ１４５および１４６はオン状態に制御される。そして、タイミングＴ１１からパルス期間が経過すると、直列トランジスタ１４５はオフ状態に制御される。この制御により、フォトダイオード１３４に蓄積された電荷は、アナログメモリ（すなわち、直列トランジスタ１４６）のチャンネルに転送され、保持される。
【０１３６】
ＰＤリセットとアナログメモリへの電荷転送とは、例えば、全ての画素で一斉に行われる。これにより、グローバルシャッター方式の露光が実現される。
【０１３７】
一方、検出回路１６０による電気信号の読み出しは、行ごとに順に行われる。タイミングＴ１１の後のタイミングＴ１２において、ＦＤリセットトランジスタ１３９および選択トランジスタ１３１がオン状態に制御され、ＦＤリセットが行われる。そして、リセット信号の読出し後のタイミングＴ１３からパルス期間に亘って、直列トランジスタ１４７がオン状態に制御され、アナログメモリから浮遊拡散層１３５への電荷の転送が行われる。
【０１３８】
なお、第４の実施の形態におけるキャリブレーションは、第１の実施の形態と同様の手順で行われる。
【０１３９】
このように第４の実施の形態によれば、アナログメモリとアナログメモリへ電荷を転送するトランジスタとアナログメモリから電荷を転送するトランジスタとを画素回路に設けたため、全ての画素回路１３０を一斉に露光させることができる。
【０１４０】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１４１】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【０１４２】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１４３】
なお、本技術は以下のような構成もとることができる。
（１）入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで前記入力電圧を増幅する増幅部と、
光を電荷に変換する光電変換部と、
前記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を前記入力端子に供給する電荷蓄積部と、
前記入力電圧の初期化が指示されると前記入力端子と前記出力端子との間の短絡により前記入力電圧を前記均衡電圧に初期化する電圧初期化部と
を具備する画素回路。
（２）前記光電変換部の初期化が指示されると前記光電変換部における前記電荷の量を初期化する電荷量初期化部をさらに具備する
前記（１）記載の画素回路。
（３）前記光電変換部は、
前記光を前記電荷に変換する複数の光電変換素子と、
前記複数の光電変換素子を順に選択して当該選択した光電変換素子により変換された前記電荷を前記電荷蓄積部に転送する転送部と
を備え、
前記電圧初期化部は、前記複数の光電変換素子のそれぞれが選択されるタイミングに同期して前記入力電圧を初期化する前記（１）または（２）記載の画素回路。
（４）前記増幅部は、ソースに固定電位が印加され、ゲートを前記入力端子とし、ドレインが前記出力端子に接続される電界効果トランジスタを含む
前記（１）から（３）のいずれかに記載の画素回路。
（５）前記増幅部は、前記画素回路が選択されて前記入力電圧の初期化が指示されると前記ドレインを前記出力端子に接続する選択トランジスタをさらに含む
前記（４）記載の画素回路。
（６）入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで前記入力電圧を増幅する増幅部と、光を電荷に変換する光電変換部と、前記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を前記入力端子に供給する電荷蓄積部と、前記入力電圧の初期化が指示されると前記入力端子と前記出力端子との間の短絡により前記入力電圧を前記均衡電圧に初期化する電圧初期化部とを備える複数の画素回路と、
前記複数の画素回路のそれぞれにおいて増幅された前記出力電圧から前記光の光量を検出する検出回路と
を具備する半導体光検出装置。
（７）前記複数の画素回路の全ての露光の開始および終了を指示する駆動回路をさらに具備し、
前記光電変換部は、
前記光を前記電荷に変換する光電変換素子と、
前記電荷を保持するアナログメモリと、
前記露光の終了が指示されると前記電荷を前記光電変換素子から前記アナログメモリに転送する第１の転送トランジスタと、
前記入力電圧の初期化が指示された後に前記電荷を前記アナログメモリから前記電荷蓄積部へ転送する第２の転送トランジスタと
を備える前記（６）記載の半導体光検出装置。
（８）前記初期化部は、前記出力電圧を補正するための補正係数の取得が指示された場合には前記入力電圧を前記均衡電圧に初期化した後に前記入力電圧を前記均衡電圧と異なる所定のダミー電圧に制御し、前記補正係数の取得が指示されていない場合には前記入力電圧を前記均衡電圧に初期化し、
前記検出回路は、前記補正係数の取得が指示された場合には前記ダミー電圧の電気信号をダミー信号として読み出して当該ダミー信号に応じた補正係数を取得し、前記補正係数の取得が指示されていない場合には前記入力電圧の電気信号を蓄積信号として読み出して前記補正係数により前記蓄積信号を補正する
前記（６）または（７）に記載の半導体光検出装置。
（９）前記光電変換部は、
前記光を前記電荷に変換する光電変換素子と、
前記ゲート電圧が初期化された後に前記電荷を前記光電変換素子から前記電荷蓄積部に転送する転送トランジスタと
を具備し、
前記検出回路は、前記入力電圧が初期化されたタイミングに同期して前記出力電圧の電気信号をリセット信号として読み出し、前記電荷が転送されたタイミングに同期して前記出力電圧の電気信号を蓄積信号として読み出し、前記リセット信号および前記蓄積信号の差分を前記光量として検出する
前記（６）から（８）のいずれかに記載の半導体光検出装置。
（１０）前記リセット信号が読み出されるときと前記蓄積信号が読み出されるときとのそれぞれにおいて異なる一定の電流を信号線に供給して前記均衡電圧を前記領域内の値に調整する定電流回路をさらに具備し、
前記出力端子は前記信号線に接続される
前記（９）記載の半導体光検出装置。
（１１）放射線が入射されるとシンチレーション光を発光するシンチレータと、
入力端子の入力電圧と出力端子の出力電圧とが均衡する均衡電圧を含む所定の領域内において所定値より高いゲインで前記入力電圧を増幅する増幅部と、
前記シンチレーション光を電荷に変換する光電変換部と、
前記電荷を蓄積して当該蓄積した電荷の量に応じた電圧を前記入力端子に供給する電荷蓄積部と、
前記入力電圧の初期化が指示されると前記入力端子と前記出力端子との間の短絡により前記入力電圧を前記均衡電圧に初期化する電圧初期化部と
を具備する放射線計数装置。
【符号の説明】
【０１４４】
１００  撮像素子
１０１  半導体装置
１１０  定電流回路
１１１  ＭＯＳトランジスタ
１２０  画素アレイ部
１３０、１４１、１４２  画素回路
１３１  選択トランジスタ
１３２  リセットトランジスタ
１３３、１４３、  転送トランジスタ
１３４、１４４  フォトダイオード
１３５  浮遊拡散層
１３６  増幅トランジスタ
１３８  ＰＤリセットトランジスタ
１３９  ＦＤリセットトランジスタ
１４０  画素ブロック
１４５、１４６、１４７  直列トランジスタ
１５０  行駆動回路
１６０  検出回路
１６１  ＣＤＳ回路
１６２、１６６、１７０  スイッチ
１６３  キャパシタ
１６４  比較器
１６５  ＡＤＣ回路
１６７  レジスタ
１６８  減算器
１８０  出力回路
２００  シンチレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0006353300.tif 000013
【図１３】
0006353300.tif 000014
【図１４】
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【図１５】
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