(57)【特許請求の範囲】
【請求項１】
ＤＣ‐ＤＣコンバータであって、
スイッチングノードに接続される少なくとも１つのスイッチを含むスイッチング回路と、
コンバータ出力ノードの出力電圧を制御するように前記少なくとも１つのスイッチを選択的に作動および停止させるためにスイッチング制御信号を提供する変調器回路と、
前記出力電圧に少なくとも部分的に基づいてフィードバック電圧信号を提供するために前記コンバータ出力ノードと結合されるフィードバック回路と、
前記フィードバック電圧信号を受信するように接続される第１のコンパレータ入力と、補償された基準信号を受信するように接続される第２のコンパレータ入力と、前記フィードバック電圧信号と前記補償された基準信号とに基づいて前記出力電圧をレギュレートするためにループコンパレータ出力信号を前記変調器回路に提供するループコンパレータ出力とを備えるループ比較器回路と、
デジタル積分器回路であって、
基準電圧に少なくとも部分的に基づいて積分器基準電圧信号を提供する基準回路と、
前記積分器基準電圧信号を受信するように前記基準回路に結合される第１の入力と、前記フィードバック電圧信号を受信するように前記フィードバック回路に結合される第２の入力と、前記基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供するコンパレータ出力とを含む比較器回路と、
デュアルカウンタ回路と、
を含み、
前記デュアルカウンタ回路が、
積分器回路クロックソースに結合される第１のクロック入力と、前記比較器回路から前記コンパレータ出力信号を受信するように結合される第１のアップ／ダウンカウント入力と、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力とを含むマルチビットの第１のカウンタと、
第２のクロック入力と、第２のアップ／ダウンカウント入力と、マルチビットの第２のカウンタ出力値を示す信号を提供する複数の第２のカウンタビット出力とを含むマルチビットの第２のカウンタと、
前記第１のカウンタビット出力が初期に前記第１のカウンタの所定の値を示すことに応答して前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタビット出力が前記第１のカウンタの全値範囲にわたって一方向に遷移した後に前記第１のカウンタビット出力が再び前記所定の値を示すことに応答して前記第２のカウンタをインクリメントまたはデクリメントするように作用する、論理回路と、
を含む、
前記デジタル積分器回路と、
前記第２のカウンタビット出力に接続される複数の入力と、前記第２のカウンタビット出力と前記基準電圧とに少なくとも部分的に基づいて前記第２のコンパレータ入力に提供される前記補償された基準信号を制御する出力とを備えるデジタル‐アナログコンバータと、
を含む、ＤＣ‐ＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記論理回路が、前記第１のカウンタに結合される複数の入力と、前記第２のクロック入力に結合される第１の論理出力と、前記第２のアップ／ダウンカウント入力に結合される第２の論理出力とを含み、
前記論理回路が、
前記第１のカウンタビット出力が前記第１のカウンタの第１の所定の値を示すことに応答して前記第１の論理出力を第１のバイナリクロック入力状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの第２の所定の値を示すことに応答して前記第１の論理出力を第２のバイナリクロック入力状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの前記第２の所定の値へ第１の方向に遷移することに応答して前記第２の論理出力を第１のバイナリカウンタ状態に設定し、
前記第１のカウンタビット出力が前記第１のカウンタの前記第２の所定の値へ第２の方向に遷移することに応答して前記第２の論理出力を第２のバイナリカウンタ状態に設定するように、
作用する、ＤＣ‐ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ‐ＤＣコンバータであって、
前記デュアルカウンタ回路が、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路の前記第１の論理出力に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路の前記第２の論理出力に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＤＣ‐ＤＣコンバータ。
【請求項４】
請求項３に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項５】
請求項２に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項６】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記デュアルカウンタ回路が、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＤＣ‐ＤＣコンバータ。
【請求項７】
請求項６に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項８】
請求項１に記載のＤＣ‐ＤＣコンバータであって、
前記第１および第２のカウンタが、第１のモードにおいて対応するクロック入力と対応するアップ／ダウンカウント入力とに従ってそれらのそれぞれのカウンタビット出力を選択的に更新するために、第２のモードにおいてそれらのそれぞれのカウンタビット出力の更新を控えるために、保留制御入力信号に従って個別に動作可能である、ＤＣ‐ＤＣコンバータ。
【請求項９】
パルス幅変調（ＰＷＭ）コントローラであって、
マルチビットデジタル入力と基準電圧とに少なくとも部分的に従って補償された基準信号を提供する基準補償回路と、
フィードバック電圧信号と前記補償された基準信号とに基づいて電力コンバータ出力電圧を制御するためにループコンパレータ出力信号を変調器回路に提供するループ比較器回路と、
基準電圧に少なくとも部分的に基づいて積分器基準電圧信号を提供する基準回路と、基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供する比較器回路と、デュアルカウンタ回路とを含む、デジタル積分器回路と、
を含み、
前記デュアルカウンタ回路が、
前記コンパレータ出力信号と積分器クロック入力信号とを受信し、マルチビットの第１のカウンタ値を提供する、第１のカウンタと、
第２のクロック入力と第２のアップ／ダウンカウント入力とを含み、前記マルチビットデジタル入力を前記基準補償回路に提供する、第２のカウンタと、
前記第１のカウンタ値が所定の値を示すことに基づいて前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタ値が所定のマルチビットカウント範囲にわたってインクリメントまたはデクリメントすることに応答して第２のカウンタを選択的にインクリメントまたはデクリメントする、論理回路と、
を含む、パルス幅変調コントローラ。
【請求項１０】
請求項９に記載のＰＷＭコントローラであって、
前記所定のマルチビットカウント範囲が前記第１のカウンタの全範囲である、ＰＷＭコントローラ。
【請求項１１】
請求項１０に記載のＰＷＭコントローラであって、
第１の状態において前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のクロック入力を前記積分器クロック入力信号に接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＰＷＭコントローラ。
【請求項１２】
請求項１１に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１３】
請求項１２に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１４】
請求項９に記載のＰＷＭコントローラであって、
第１の状態において前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のクロック入力を前記積分器クロック入力信号に接続するために、制御入力に従って作用する第１のスイッチと、
前記第１の状態において前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する第２のスイッチと、
を更に含む、ＰＷＭコントローラ。
【請求項１５】
請求項１４に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１６】
請求項１５に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１７】
請求項９に記載のＰＷＭコントローラであって、
前記第２のカウンタが、前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするための保留制御入力を更に含む、ＰＷＭコントローラ。
【請求項１８】
請求項１７に記載のＰＷＭコントローラであって、
過電流制限状況が検出されるときに前記基準補償回路に提供される前記マルチビットデジタル入力をフリーズするために前記第２のカウンタの前記保留制御入力に保留信号を選択的に提供するように作用する過電流制限回路を更に含む、ＰＷＭコントローラ。
【請求項１９】
請求項９に記載のＰＷＭコントローラであって、
前記基準補償回路が、前記マルチビットデジタル入力と前記基準電圧とに少なくとも部分的に従って前記補償された基準信号を提供するために、前記マルチビットデジタル入力に従って動作されるスイッチを備える、スイッチングされる抵抗ディバイダ回路を含む、ＰＷＭコントローラ。
【請求項２０】
基準電圧信号とフィードバック電圧信号との間の誤差を積分するためのデジタル積分器回路であって、
前記基準電圧信号が前記フィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供するコンパレータ出力を含む、比較器回路と、
積分器回路クロックソースに結合される第１のクロック入力と、前記コンパレータ出力信号を受信するように結合される第１のアップ／ダウンカウント入力と、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力とを含む、第１のカウンタと、
第２のクロック入力と、第２のアップ／ダウンカウント入力と、マルチビットの第２のカウンタ出力値を示す信号を提供する複数の第２のカウンタビット出力と、前記第２のカウンタビット出力をフリーズするための保留制御入力とを含む、第２のカウンタと、
前記第１のカウンタビット出力が初期に所定の値を示すことに応答して前記第２のカウンタを初期にインクリメントまたはデクリメントし、その後、前記第１のカウンタビット出力が前記第１のカウンタの全値範囲にわたって一方向に遷移した後に前記第１のカウンタビット出力が再び前記所定の値を示すことのみに応答して前記第２のカウンタをインクリメントまたはデクリメントするように作用する、論理回路と、
第１の状態において前記第２のカウンタの前記第２のクロック入力を前記論理回路に接続するために、第２の状態において前記第２のカウンタの前記第２のクロック入力を前記積分器回路クロックソースに接続するために、制御入力に従って作用する、第１のスイッチと、
前記第１の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記論理回路に接続するために、前記第２の状態において前記第２のカウンタの前記第２のアップ／ダウンカウント入力を前記コンパレータ出力に接続するために、前記制御入力に従って作用する、第２のスイッチと、
を含む、デジタル積分器回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＤＣ‐ＤＣコンバータの制御に関し、より詳細には、デュアルカウンタデジタル積分器回路要素を備えるＤＣ‐ＤＣコンバータコントローラ装置に関する。
【背景技術】
【０００２】
電圧レギュレータおよびＤＣ‐ＤＣコンバータは、典型的に、プロセッサ、ＡＳＩＣ、メモリ、および、当今の電子回路におけるその他の構成要素の適正な動作のために、安定したレギュレートされた供給電圧を提供することが必要とされる。コンピュータ、スマートフォン、タブレット、および、その他の電子製品は特に、プロセッサおよび他の内部回路要素の動作のために、高度に正確な供給電圧を必要とする。ＤＣ‐ＤＣコンバータコントローラは、典型的に、初始動、負荷トランジェント、過電流状況、および定常状態動作の間、概ね一定の出力電圧を維持するために、閉ループコンバータ動作を提供する。スイッチングコンバータは、典型的に、パルス幅変調されたスイッチング制御信号により動作される一つまたは複数のスイッチングデバイスを含み、パルス幅変調（ＰＷＭ）の一般的な形態は、概ね固定のスイッチング周波数を用い、コントローラは、フィードバック信号に従って出力電圧をレギュレートするためにスイッチング制御信号パルスの幅または期間を修正する。しかし、固定周波数ＤＣ‐ＤＣ変換は、負荷電流に突然の変化がある状態で、電圧レギュレーション制限を受ける。定常状態動作においてさえ、供給電圧の正確さは、ＰＷＭ比較器回路要素におけるオフセット、電流信号変動、および、基準ディバイダ誤差によって不利に影響され、システムオフセットを補償するためにアナログ積分器回路がしばしば用いられる。しかし、アナログ積分器は、外部コンデンサを必要とし、集積回路ダイの大部分を占有し、また、高電力消費および有限の時定数を受け、負荷トランジェントの間、出力レギュレーションを不十分なものにする。また、不連続導通モード（ＤＣＭ）と連続導通モード（ＣＣＭ）との間の遷移の間アナログ積分器をオフにすると、積分器コンデンサ両端の電圧が経時的に放電するので、記憶された積算値としての不安定性がもたらされる。それゆえ、アナログ積分器の解決策は、軽負荷状況におけるアナログ積分器の遮断による負荷効率の犠牲を必要とするか、或いは、システムにおけるその他の機能ブロックからの電力を削減することにより許容可能な軽負荷効率および正確さを提供し得る。デジタル積分器は、アナログ積分器に比べて占有する領域が小さく使用する電力が少ないが、デジタルアップ／ダウンカウンタを用いるデジタル積分器は、特に負荷トランジェント状況の間、ループ安定性問題に悩まされる。従って、従来のアプローチよりも良好なループ安定性を有する、レギュレーション正確さの改善のための、改善されたパルス幅変調コントローラおよびＤＣ‐ＤＣコンバータに対する需要がある。
【発明の概要】
【０００３】
本開示は、ループ比較器およびその他のＰＷＭ制御回路オフセットを補償するために、一体化した、安定した正確な動作を助長するために有利に用いられ得る複数のカウンタを用いる新規のデジタル積分器を備える、ＤＣ‐ＤＣコンバータおよびコントローラの実施形態を提供する。
【０００４】
ＤＣ‐ＤＣコンバータが開示される。ＤＣ‐ＤＣコンバータは、スイッチング回路、変調器、フィードバック回路、および、フィードバック電圧信号および補償された基準信号に基づいて出力電圧をレギュレートするために出力信号を変調器に提供する、ループ比較器回路を含む。ＤＣ‐ＤＣコンバータはまた、デジタル積分器回路を含み、デジタル積分器回路は、積分器基準電圧信号を受信するために結合される第１の入力と、フィードバック電圧信号を受信するために結合される第２の入力と、基準電圧がフィードバック電圧よりも大きいかどうかを示す出力信号を提供するコンパレータ出力とを含む比較器回路を備える。デジタル積分器は、第１および第２のマルチビットカウンタを備えるデュアルカウンタ回路を含む。第１のカウンタのクロック入力が、積分器回路クロックソースと結合され、第１のカウンタのアップ／ダウンカウント入力が、コンパレータ出力を受信するように結合され、第１のカウンタは、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力を有する。論理回路が、第１のカウンタビット出力が所定の第１のカウンタ値を初期に示すことに応答して、第２のカウンタを初期にインクリメントまたはデクリメントし、その後、第１のカウンタビット出力が、第１のカウンタの全値範囲にわたって一方向に遷移した後、第１のカウンタビット出力が再び所定の値を示すことに応答して、第２のカウンタをインクリメントまたはデクリメントする。デジタル‐アナログコンバータ（ＤＡＣ）が提供される。ＤＡＣは、第２のカウンタビット出力に接続される複数の入力と、第２のカウンタビット出力および基準電圧に少なくとも部分的に基づいて第２のコンパレータ入力に提供される補償された基準信号を制御する出力とを含む。幾つかの実施形態における、第２のカウンタの制御されたインクリメントおよびデクリメントを有する２つの別個のカウンタの提供が、安定性の向上のために積分器の帯域幅または応答時間を有利に制御するために用いられ得、これにより、安定した正確なＤＣ‐ＤＣコンバータ動作が向上される。
【０００５】
幾つかの実施形態において、通常または定常状態動作にわたり、第２のカウンタのクロックおよびアップ／ダウンカウント入力を論理回路に選択的に接続するために、および、第２のモードにおいて、第２のカウンタアップ／ダウンカウント入力をコンパレータ出力に代替的に接続し、第２のカウンタのクロック入力を積分器回路クロックソースに接続するために、スイッチが含まれ得る。幾つかの実施形態のこの更なる態様は、ＤＣ‐ＤＣコンバータの始動の間、補償された基準信号の、正確な値への迅速な遷移を促進し得る。
【０００６】
カウンタの一方または両方が、幾つかの実施形態において、保留制御入力信号を受信するため、ならびに、第１のモードにおいて、対応するクロックおよびアップ／ダウンカウント入力に従ってそれらのそれぞれのカウンタ出力を選択的に更新するように、および、第２のモードにおいて、それらのそれぞれのカウンタビット出力の更新を控えるように機能するために、入力を含み得る。このような実施形態は、過電流制限状況、過電圧状況等など、フィードバックが不正確であると知られるかまたは考えられる状況において、積算値をフリーズまたは保留するために有利に用いられ得る。
【０００７】
パルス幅変調（ＰＷＭ）コントローラ実施形態が、本開示の更なる態様に従って提供される。ＰＷＭコントローラ実施形態は、マルチビットデジタル入力および基準電圧に少なくとも部分的に従って、補償された基準信号を提供する基準補償回路、ならびに、フィードバック電圧および補償された基準信号に基づいて電力コンバータ出力電圧を制御するためのループ比較器回路、ならびに、デジタル積分器回路を含む。デジタル積分器回路は、基準電圧信号がフィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供する比較器回路と、第１および第２のカウンタ及び論理回路を備えるデュアルカウンタ回路とを含む。第１のカウンタは、コンパレータ出力信号および積分器クロック入力信号を受信し、マルチビットの第１のカウンタ値を提供し、第２のカウンタは、マルチビットのデジタル入力を基準補償回路に提供する。論理回路は、第１のカウンタ値が所定の値を示すことに基づいて第２のカウンタを初期にインクリメントまたはデクリメントし、その後、第１のカウンタ値が所定のマルチビットカウント範囲にわたってインクリメントまたはデクリメントすることに応答して、第２のカウンタを選択的にインクリメントまたはデクリメントする。
【０００８】
幾つかの実施形態における所定のマルチビットカウント範囲は、第１のカウンタの全範囲である。また、幾つかの実施形態において、第１のスイッチが提供され、第１のスイッチは、制御入力に従って、第１の状態において第２のクロック入力を論理回路に接続するように、および、第２の状態において第２のクロック入力を積分器クロック入力信号に接続するように作用し、また、第２のスイッチが提供され、第２のスイッチは、制御入力に従って、第１の状態において第２のアップ／ダウンカウント入力を論理回路に接続するように、および、第２の状態において第２のアップ／ダウンカウント入力をコンパレータ出力に接続するように作用する。幾つかの実施形態における第２のカウンタは、基準補償回路に提供されるデジタル入力をフリーズするための保留制御入力を含む。また、幾つかの実施形態は、過電流制限状況が検出されるとき、基準補償回路に提供されるマルチビットデジタル入力をフリーズするために、第２のカウンタの保留制御入力に保留信号を選択的に提供するように作用する、過電流制限回路を含む。幾つかの実施形態における基準補償回路は、マルチビットデジタル入力および基準電圧に少なくとも部分的に従って、補償された基準信号を提供するため、マルチビットデジタル入力に従って動作されるスイッチを備える、スイッチングされる抵抗ディバイダ回路を含む。
【０００９】
基準電圧信号とフィードバック電圧信号との間の誤差を積分するために、本開示の更なる態様に従ってデジタル積分器回路が提供される。デジタル積分器は、基準電圧信号がフィードバック電圧信号よりも大きいかどうかを示すバイナリ比較器出力信号を提供する出力を備える比較器回路、第１および第２のカウンタ、ならびに、論理回路を含む。第１のカウンタは、積分器回路クロックソースに結合される第１のクロック入力と、コンパレータ出力信号を受信するために結合される第１のアップ／ダウンカウント入力と、マルチビットの第１のカウンタ出力値を示す信号を提供する複数の第１のカウンタビット出力とを含む。第２のカウンタは、第２のクロック入力と、第２のアップ／ダウンカウント入力と、マルチビットの第２のカウンタ出力値を示す信号を提供する複数の第２のカウンタビット出力と、第２のカウンタビット出力をフリーズするための保留制御入力とを含む。論理回路は、第１のカウンタビット出力が初期に所定の値を示すことに応答して第２のカウンタを初期にインクリメントまたはデクリメントするように作用する。その後、論理回路は、第１のカウンタビット出力が第１のカウンタの全値範囲にわたって一方向に遷移した後、第１のカウンタビット出力が再び所定の値を示すことのみに応答して、第２のカウンタをインクリメントまたはデクリメントする。幾つかの実施形態におけるデジタル積分器は、制御入力に従って、第２のカウンタのクロック入力を論理回路に接続するように第１の状態において、および、第２のカウンタの第２のクロック入力を積分器回路クロックソースに接続するように第２の状態において作用する第１のスイッチと、制御入力に従って、第２のアップ／ダウンカウント入力を論理回路に接続するように第１の状態において、および、第２のアップ／ダウンカウント入力をコンパレータ出力に接続するように第２の状態において作用する第２のスイッチとを含む。
【図面の簡単な説明】
【００１０】
以下の説明および図面は、本開示の幾つかの例示的な実装を詳細に述べたものであり、本開示の様々な原理が実施され得る幾つかの方法を示す。しかし、例示される例は、本開示の多くの可能な実施形態を網羅するものでない。本開示のその他の目的、利点、および新規の特徴が、図面と共に検討される際に、以下の詳細な説明において述べられる。
【００１１】
【図１】本開示の一つまたは複数の態様に従った、補償された基準電圧を変調器回路ループコントローラに提供するデュアルカウンタデジタル積分器回路を備えるＤＣ‐ＤＣコンバータを図示する概略図である。
【００１２】
【図２】デジタル積分器におけるデュアルカウンタ回路の更なる詳細を図示する概略図である。
【００１３】
【図３】デジタル積分器における論理回路の動作を図示する状態図である。
【００１４】
【図４】デジタル積分器におけるスイッチングされる抵抗ディバイダデジタル‐アナログコンバータを図示する概略図である。
【００１５】
【図５】図１のＤＣ‐ＤＣコンバータにおける種々の信号波形を図示する波形図である。
【００１６】
【図６】本開示の一つまたは複数の態様に従った、補償された基準電圧を変調器回路ループコントローラに提供するデュアルカウンタデジタル積分器回路を備える、別のＤＣ‐ＤＣコンバータを図示する概略図である。
【００１７】
【図７】図６のＤＣ‐ＤＣコンバータにおける種々の信号波形を図示する波形図である。
【発明を実施するための形態】
【００１８】
一つまたは複数の実施形態または実装が、図面と共に以下で説明される。図面において、同様の参照数字は、全体を通して同様の要素を参照するために用いられ、種々の特徴は必ずしも等倍に描かれていない。
【００１９】
図１は、コンバータ出力端子および回路接地３の間に接続される関連する負荷２を駆動するように、出力電圧Ｖｏｕｔを提供するためのＤＣ‐ＤＣコンバータ１０を図示し、この非限定的な例におけるコンバータ１０は、スイッチングノードＳＷおよび出力端子の間に接続される出力インダクタ４を備えるバックコンバータである。関連する等価直列抵抗（ＥＳＲ）８を有する出力コンデンサ６が、出力端子および回路接地３の間に、駆動負荷２と並列に接続される。図示されるＤＣ‐ＤＣコンバータ１０は、疑似一定周波数で動作する変調器を提供するが、一定周波数または疑似一定周波数動作は、全ての実施形態の厳格な要件ではない。適切な変調器および関連する回路要素の一般動作は、米国特許番号第６，６４２，６９６号、第７，６５２，４６１号、および、第８，４７６，８８７号において説明されており、これらは参照により全般的に本明細書に組み込まれる。図１におけるＤＣ‐ＤＣコンバータ１０は、入力供給電圧Ｖｉｎおよび回路接地３の間に接続される上部および下部電界効果トランジスタ（ＦＥＴ）スイッチングデバイス２０および２４（この例ではＮＭＯＳ）を含むスイッチング回路を含み、スイッチ２０および２４は、スイッチングノードＳＷで互いに接続される。任意の適切なスイッチング回路要素が、少なくとも一つの対応するスイッチング制御信号に従った選択的動作のためにスイッチングノードに接続される少なくとも一つのスイッチを有して用いられ得る。図示される例において、それぞれ、ハイおよびロードライバ回路２２および２６が、ＰＷＭラッチフリップフロップ６４（ＰＷＭＬ）からの変調された出力信号６５に基づいて、それぞれ、スイッチ２０および２４にスイッチング制御信号を提供し、ラッチ６４は、クロスコンダクション制御回路６６に入力信号を提供し、クロスコンダクション制御回路６６は、負荷２に提供される出力電圧Ｖｏｕｔを制御するように、ハイおよびロースイッチングデバイス２０および２４の相補パルス幅変調動作のためにドライバ２２および２６に入力を提供する。
【００２０】
幾つかの実施形態において、ＤＣ‐ＤＣコンバータ１０のパルス幅変調制御は、ＰＷＭコントローラ集積回路（ＩＣ）を介して提供される。ＰＷＭコントローラ集積回路（ＩＣ）は、必ずしもスイッチ２０および２４を含まなくてもよく、外部出力インダクタ４の接続のため端子１８を提供する。電圧感知（ＶＳＮＳ）入力端子１１が、ＤＣ‐ＤＣコンバータ出力電圧Ｖｏｕｔを感知するように、感知された電圧ノード２８への接続のために提供され得、入力電圧端子１２が、図１に概略的に示されるように、入力電圧Ｖｉｎを受信するために含まれ得る。スイッチングデバイス２０および２４、ならびに／または、関連するドライバ２２および２６が、コントローラＩＣの外にあり得、コントローラＩＣが、そのような構成要素を内部変調器回路要素に接続するための適切な端子を含み得る、その他の実施形態が可能である。また、図示される例は、ハイおよびロードライバ２２および２６ならびに関連するスイッチングデバイス２０および２４の両方を含むが、或る実装において、ダイオードがスイッチングノードＳＷおよび回路接地３の間に接続されることによりローサイドスイッチ２４および対応するドライバ２６は省略され得る。また、図１におけるＤＣ‐ＤＣコンバータ１０はバックタイプコンバータであるが、本開示の種々の概念は、ＤＣ‐ＤＣコンバータまたは電圧レギュレータの任意の適切な形態に関して用いられ得、こういった形態には、バックコンバータ、ブーストコンバータ、バックブーストコンバータ、ＣＵＫコンバータ等が含まれるが、これらに限定されない。また、図示される実施形態において、外部から制御可能なＳＴＡＲＴ信号が、対応する端子１４を介してコントローラＩＣに提供され得、または、起動制御信号が、種々の実施形態において、コントローラＩＣにおけるタイマーまたはその他の回路要素（図示せず）を用いて内部に生成され得る。ＰＷＭ制御回路要素は一般に、基準電圧ＶＲＥＦに従って出力電圧Ｖｏｕｔをレギュレートするために通常モードにおいて動作し、基準電圧ＶＲＥＦは、図示される実施形態において、ＰＷＭコントローラＩＣに基準電圧端子４６を介して提供される外部入力信号である。
【００２１】
ＰＷＭラッチ６４は、ドライバ２２、２６、任意に含まれるクロスコンダクション制御回路６６、およびループ比較器３６と共に、ＰＷＭコントローラの一部として変調器回路を形成する。ループ比較器３６は、ＡＮＤゲート６２を介してラッチ６４のセット入力「Ｓ」にループコンパレータ出力３７を提供して、以下で更に説明されるように、非反転の第１のコンパレータ入力３４に接続されるフィードバック信号（ＦＢ）に、および、デジタル積分器４０から非反転ループコンパレータ入力３８に提供される補償された基準信号ＶＲＥＦｏｕｔに基づいて、コンバータ出力電圧Ｖｏｕｔをレギュレートする。この場合のフィードバック信号ＦＢは、ノード２８の出力電圧感知信号ＶＳＮＳと回路接地３との間に接続される上部および下部レジスタ３０および３２を含む、抵抗ディバイダフィードバック回路によって提供され、ディバイダ３０、３２のセンターノードは、感知された出力電圧Ｖｏｕｔの一部として、ループ比較器回路３６およびデジタル積分器４０にフィードバック電圧信号ＦＢを提供する。
【００２２】
図示される例において、ＰＷＭラッチ６４の出力６５（「Ｑ」）は、入力として、クロスコンダクション制御回路６６に、また、最小オフ時間タイマー回路７０に、ならびに、ＯＲゲート８２および８４に提供される。タイマー回路７０は、正の供給電圧とオフ時間タイマーコンデンサ７４（Ｃｏｆｆ）の上部端子との間に接続される電流源７２（Ｉｏｆｆ）を含み、オフ時間タイマーコンデンサ７４（Ｃｏｆｆ）の下部端子は回路接地に接続され、ＮＭＯＳトランジスタ７６が、ＰＷＭラッチ出力６５を受信し、これに応じてコンデンサ７４の両端の電圧を選択的に短絡（例えば、放電）させる。電流源７２およびコンデンサ７４は、その後、比較器７８の非反転入力に立ち上がり電圧信号を提供し、立ち上がり電圧信号は、比較器７８がＯＲゲート８２の入力に出力信号を提供するように、基準電圧７９と比較される。ＯＲゲート８２の出力は、ＰＷＭラッチ６４のＳ入力を制御するために、第２の入力としてＡＮＤゲート６２に提供され、これにより、ＰＷＭラッチ出力信号６５がオフである時間の最小量を制御する。
【００２３】
図１に更に示されるように、ゼロ交差比較器回路６８が、スイッチノードＳＷの電圧を回路接地と比較し、ゼロ交差信号６９を第２の入力としてＯＲゲート８４に提供する。ＯＲゲート８２および８４は、ＡＮＤゲート８６に入力を提供し、ＡＮＤゲート８６の出力が、ゼロ交差ラッチ（ＺＣＬ）８０へのリセット「Ｒ」入力を制御し、図示されるように、ゼロ交差ラッチ（ＺＣＬ）８０は、ＯＲゲート８２の出力によりインバータ８８を介して駆動されるセット「Ｓ」入力を有する。また、図示される実施形態において、クロスコンダクション制御回路６６は、オン時間タイマー回路９０を制御する出力信号を提供するため、ドライバ２２の出力を基準電圧と比較し、オン時間タイマー回路９０は、電流源９２（Ｉｏｎ：これは、或る実装において、入力電圧Ｖｉｎ対外部制御レジスタＲｏｎの比であるように設定される）、タイミングコンデンサ９４（Ｃｏｎ）、制御トランジスタ９６、および、比較器９８を含み、比較器９８は、コンデンサ９４両端の立ち上がり電圧を、感知された出力電圧２８と比較し、ドライバ２２および２６に提供されるＰＷＭスイッチング信号のオン時間を制御するため、ＰＷＭラッチのリセット「Ｒ」入力に出力信号９９を提供する。このように、ＰＷＭ制御回路要素は、負荷２に提供されるＤＣ‐ＤＣコンバータ出力電圧Ｖｏｕｔを制御するため、閉ループ変調器を提供する。
【００２４】
次に図１および図２を参照すると、ループ比較器３６は、フィードバック電圧信号ＦＢを受信するように接続される第１の入力３４、および、補償された基準信号ＶＲＥＦｏｕｔをデジタル積分器回路４０から受信するように接続される第２のコンパレータ入力３８を有する。例えば、ループ比較器オフセット、レジスタディバイダオフセット等、変調器回路要素におけるオフセットを補償するため、積分器４０は、基準信号ＶＲＥＦおよびフィードバック信号ＦＢを受信し、補償された基準信号ＶＲＥＦｏｕｔをループ比較器３６に提供する。デジタル積分器４０は、基準入力ＶＲＥＦと回路接地３との間に互いに直列に接続される上部レジスタ４２および下部レジスタ４４を備える抵抗ディバイダ基準回路を含み、積分器比較器４８の非反転入力に積分器基準信号を提供する。比較器４８の反転入力は、図示されるように、レジスタ５０およびコンデンサ５２を含む任意選択のＲＣフィルタ回路を介してフィードバック信号ＦＢを受信するように結合される。コンパレータ出力４９は、基準電圧信号がフィードバック電圧信号ＦＢよりも大きいかどうかを示すバイナリ比較器出力信号を生成する。コンパレータ出力４９は、デュアルカウンタ回路５４に入力信号として提供され、デュアルカウンタ回路５４は、デジタル‐アナログコンバータ（ＤＡＣ）６０に、７ビットバイナリコードデジタル出力ＱＨ（６：０）を提供する。ＤＡＣ６０は、基準電圧ＶＲＥＦおよびデジタルカウンタ出力を受信し、補償された基準電圧ＶＲＥＦｏｕｔをループ比較器３６の非反転入力３８に提供する。
【００２５】
図示される実施形態において、デュアルカウンタ回路５４はまた、ＨＯＬＤ制御信号５８および積分器クロック信号５６（ＣＬＫ）を受信する。任意の適切なクロックソースが、積分器クロック信号５６として用いられ得る。例えば、ＰＷＭラッチ６４を動作させるために用いられるＰＷＭクロックが用いられ得るが、デジタル積分器４０を動作させるために別個のクロックソース５６を用いる種々の実装が可能である。一つの可能な実施形態において、ＨＯＬＤ信号５８は、図２に示すように、過電流制限（ＯＣＬ）検出回路４７から出力として提供され、回路４７は、スイッチングノードＳＷの電圧および出力電圧感知信号ＶＳＮＳに基づいて、ＤＣ‐ＤＣコンバータ１０における過電流状況を検出する。ＨＯＬＤ信号５８は、これに限定されないが過電圧状況等を含む、ＤＣ‐ＤＣコンバータ回路１０におけるその他の状況に従って、代替的にまたは組み合わせて提供され得る。特に、ＨＯＬＤ信号５８は、有利に、デジタル積分器４０の値をフリーズさせ、従って、過電流制限において、および／または、感知された出力電圧及びそれゆえフィードバック信号ＦＢが不正確であると考えられるその他の状況において、有用性を提供する。
【００２６】
図２で最もよく分かるように、デュアルカウンタ回路５４は、第１のカウンタ１００（例えば、この例における低ビットカウンタ）を含み、第１のカウンタ１００は、積分器回路クロックソースＣＬＫを受信するクロック入力ＣＬＫＬ、および、比較器４８から出力信号４９を受信するように結合される第１のアップ／ダウンカウント入力ＵＰＬを備える。第１のカウンタ１００は、６ビット出力ＱＬ（５：０）を提供するが、任意のマルチビットの第１のカウンタ１００が、マルチビットの第１のカウンタ出力値を示す信号を提供する２またはそれ以上のバイナリ出力を有して用いられ得る。デュアルカウンタ回路５４は更に、論理回路１０２およびマルチビットの第２のカウンタ１０４（例えば、高ビットカウンタ）を含み、マルチビットの第２のカウンタ１０４は、第２のクロック入力ＣＬＫＨ、第２のアップ／ダウンカウント入力ＵＰＨ、および、補償された基準電圧ＶＲＥＦｏｕｔを生成するために７ビットの第２のカウンタ出力値を示す信号をＤＡＣ６０に提供する、複数の第２のカウンタビット出力ＱＨ（６：０）を備える。図示される実施形態において７ビットの第２のカウンタ１０４が示されているが、第２のカウンタ１０４が任意の数のビットのマルチビットカウンタ出力を提供する、その他の実施形態が可能である。
【００２７】
また、図３を参照すると、一実施形態における論理回路１０２は、状態機械を含むか、または、状態機械をその他の方式で実装し、状態機械は、第１のカウンタビット出力ＱＬ（５：０）が第１のカウンタ１００の所定の値１０００００を初期に示すことに応答して、第２のカウンタ１０４を初期にインクリメントまたはデクリメントするように動作する。任意の適切な所定の値が用いられ得、値１０００００は一つの非限定的な例に過ぎない。また、所定の値（または第１および第２の所定の値、ならびに、以下で説明される既定の範囲）は、幾つかの実施形態においてプログラム可能とし得る。この点で、論理回路１０２は、同期回路、フリップフロップ、論理ゲート、レジスタ等、またはそれらの組合せを含む、任意の適切な固定またはプログラム可能な論理回路要素であり得る。論理回路１０２は、第１の（低ビット）カウンタ１００からカウンタ出力を受信するように結合される複数の入力、ならびに、第２のクロック入力ＣＬＫＨと（例えば、直接的に、または、図２に示されるようにスイッチ１０６を介して）結合される第１の論理出力（ＣＬＫＨ）、および、第２のアップ／ダウンカウント入力ＵＰＨと（例えば、直接的に、または、スイッチ１０８を介して）結合される第２の論理出力を有する。以下で更に説明されるように、スイッチ１０６および１０８は、図示されるデュアルカウンタ回路実施形態５４において、ＳＴＡＲＴ信号１４に従って通常モードおよび「起動」モードでの選択的動作のために、クロックおよびアップ／ダウンカウンタ入力の、第２のカウンタ１０４への接続を選択的に制御するように提供される。
【００２８】
第２のカウンタクロック入力ＣＬＫＨがスイッチ１０６を介して論理回路１０２の第１の論理出力に接続され、ＵＰＨカウンタ入力がスイッチ１０８を介して第２の論理出力に接続される通常動作において、且つ、高ビットカウンタ１０４の第１の更新の後、第１のカウンタビット出力ＱＬ（５：０）が所定の値範囲にわたってアップまたはダウンのいずれかに一方向に遷移した後、第１のカウンタビット出力ＱＬ（５：０）が再び所定の値１０００００を示すことに応答して、論理回路１０２は、第２のカウンタ１０４を選択的にインクリメントまたはデクリメントする。図示される実施形態において、所定のマルチビットカウンタ範囲は第１のカウンタ１００の全範囲であるが、論理回路１０２は、第１のカウンタ１００の２つまたはそれ以上のカウント（アップまたはダウン）を表す任意の所定の範囲を実装するように構成され得る。また、或る実装において、すべての実施形態の厳格な要件ではないが、第１のカウンタ１００が、方向を変えることなく所定の値範囲にわたって一方向の連続的遷移をすることに応答して、論理回路１０２は、第２のカウンタ１０４を選択的にインクリメントまたはデクリメントするように作用する。
【００２９】
図３は、論理回路１０２の一実施形態の動作を示す状態図２００を図示し、アクティブローＨＯＬＤ信号が、２０２に置かれており、また２０２でアクティブ「１」状態である。ＨＯＬＤ信号５８が通常動作を開始するためにいったんローになると、論理回路１０２は、初期の第１のカウンタ値または状態２０４で、第１のカウンタ値またはコード００００００（図３におけるＣＯＤＥ１）で開始する。第１のカウンタ値がこの第１の所定の値００００００に達する際、論理回路１０２は、スイッチ１０６を介する第２のカウンタ１０４へのクロック入力をリセットするために、状態２２４で、第１の論理出力（ＣＬＫＨ）を、第１のバイナリクロック入力状態（ＬＯＷ）に設定する。初期状態２０４から、第１のカウンタ１００は、低ビットクロックＣＬＫＬの各アクティブエッジでカウントアップまたはカウントダウンするために、クロック入力５６および積分器回路比較器４８からのアップ／ダウン入力４９に従って動作し、第１のカウンタ１００は、ＵＰＬ＝１では、指定されたクロックエッジでインクリメントまたはカウントアップし（図面では時計回り）、および、ＵＰＬ＝０では、デクリメントまたはカウントダウン（反時計回り）する。
【００３０】
初期状態２０４からのアップカウントにより入力される第１の状態２０６（０００００１）、次の上方値または状態２０８（０００１０）を含め、多くの可能な第１のカウンタ値または状態のほんのいくつかが図３に図示されており、連続的なインクリメントは状態２１０（０１１１１１）に至る。この場合、第１のカウンタビット出力ＱＬ（５：０）が第２の所定の値１０００００まで上方に遷移することに応答して、論理回路１０２が、状態２１２で、第２の論理出力（ＵＰＨ）を第２のバイナリカウンタ状態（ＨＩＧＨ）に設定することにより、第１のカウンタ１００（ＵＰＬ＝１）のそれに続く上方カウントが、論理回路１０２を、状態２１２を介して第２の所定の値または状態２１４（カウント値が１０００００である、図３におけるＣＯＤＥ２）に遷移させる。また、この上方カウントの例における論理回路は、第１のカウンタ１００が第２の所定の値１０００００までカウントすることに応答して、第２のカウンタ１０４のクロック入力をトリガするために、第１の論理出力（ＣＬＫＨ）を、第２のバイナリクロック入力状態（ＨＩＧＨ）２１６に設定する。
【００３１】
図示されるデジタル積分器４０において、第１のカウンタ１００のこの上方カウント、及びその後に続く、第１のカウンタが所定のカウント値１０００００に達することに応答した第２のカウンタ１０４の選択的なトリガが、第２のカウンタ１０４をインクリメントし、それゆえ、ＤＡＣ６０に提供されるカウント値ＱＨ（６：０）をインクリメントし、これにより、補償された基準電圧ＶＲＥＦｏｕｔが上昇する。次に、ループ比較器３６の閉ループ動作が、ＶＲＥＦｏｕｔをフィードバック信号ＦＢと比較し、これに従ってＰＷＭ制御回路要素の変調を改変し、これにより、ＤＣ‐ＤＣコンバータ出力電圧Ｖｏｕｔが上昇し、入力としてデジタル積分器４０に提供されるフィードバック信号ＦＢの上昇がもたらされる。この補償された基準電圧およびコンバータ出力調整の結果は、積分器比較器４８からのコンパレータ出力４９を変化させても、変化させなくてもよい。変化させない場合、第１のカウンタ１００は、状態２１４から状態２１８へ上方（図３において時計回り）にカウントし続け、この上方カウント（ＵＰＬ＝１）が、図示される状態２２０および２２２を介して継続し得、カウンタ１００は、場合によって、状態２０４で第１の所定の値００００００に再び達し得る。この場合、論理回路１０２は、状態２２４で第２のカウンタクロックＣＬＫＨをリセットするために、第１の論理出力を再びローに設定し、論理回路１０２は、第１のカウンタ１００の任意の更なる上方カウントのために上述の動作を継続する。
【００３２】
積分器比較器４８による、基準信号と調整されたフィードバック信号との相対的な比較がコンパレータ出力４９の状態を変化させる場合、第１のカウンタ１００は、代わりに、下方へカウントし（ＵＰＬ＝０）、このような下方カウントは、図３の状態図２００において反時計回りの方向で発生する。この場合、状態２１８（第１のカウンタ値１００００１）から第２の所定の値１０００００への下方遷移が、論理回路１０２に、状態２２６で、スイッチ１０８を介して第２のカウンタ１０４のＵＰＨ入力へ提供されるアップ／ダウン信号（ＬＯＷ）を変化させ、また、カウンタ１００が状態２１４で下方方向に１０００００値に達することに応答して、論理回路１０２に、状態２１６（ハイに向かうパルスエッジ）で、スイッチ１０６を介して第２のカウンタ１０４のクロック入力ＣＬＫＨを再びトリガさせ、これにより、第２のカウンタ１０４のカウント値をデクリメントする。この例における下方方向の更なるカウントが、状態図２００を、状態２１０、２０８、および２０６を介して後方に遷移させ、場合によって、２０４での第１の所定の値００００００に再び達し、第１のカウンタ１００の下方カウント動作が、上述したような論理回路動作となる。それゆえ、第２のカウンタは、所定のカウント範囲（例えば、この例において全範囲）にわたる一方向（または他方）の第１のカウンタ１００のカウント動作に応答して、通常モード動作において選択的にインクリメントまたはデクリメントされる。
【００３３】
この動作により、論理回路１０２は、第２の（高ビット）カウンタ１０４のインクリメントまたはデクリメントを選択的に制御し、このことが、ＤＡＣ６０により提供されるカウント値の調整を制御する。このように、デュアルカウンタ回路５４は、デジタル積分器４０の応答時間を減少または減速させ、これにより、ＤＣ‐ＤＣコンバータ１０における安定した動作を促進し、一方で、従来のアナログ積分器回路要素と比較して、デジタル積分器の利点（例えば、削減された集積回路ダイスペース、削減された電力消費、デジタル積分器値保持等）を促進する。この点で、第１のカウンタ１００が、この場合では第１のカウンタ１００の全範囲である既定のカウント範囲にわたって遷移するまで、第２のカウンタ１０４の出力は変化されないので、補償された基準電圧ＶＲＥＦｏｕｔは安定する。例えば、第２のカウンタ１０４の応答を設定するために、第１のカウンタ１００のカウント値の異なる既定の範囲を実装することにより、論理回路１０２のその他の実施形態が、デジタル積分器４０のための異なる応答時定数を提供するように実装され得る。
【００３４】
また、カウント値の既定の範囲が第１のカウンタ１００において継続的に達成される場合に限り第２のカウンタ１０４がインクリメントまたはデクリメントされる、論理回路１０２の幾つかの実装が可能である。この点で、このような実施形態は、第１のカウンタ１００が、カウント値の所定の範囲にわたって（如何なる下方カウントもなく）上方に継続的にカウントした後にのみ、第２のカウンタ１０４をインクリメントし得、また、第１のカウンタ１００が、所定の範囲にわたって（如何なる上方カウントもなく）下方に継続的にカウントした後にのみ、第２のカウンタ１０４をデクリメントし得る。また、幾つかの実施形態において、異なる既定の範囲が上方カウントおよび下方カウントに対して実装され得るが、図示される実施形態のような両方向にカウントするために単一の範囲が用いられてもよい。また、論理回路１０２は、既定の値範囲の選択的な調整のために、（例えば、外部通信を通じて、またはＰＷＭコントローラ集積回路の入力ピンを介して等）構築可能またはプログラム可能であり得、これにより、デジタル積分器４０の応答性の動的な調整を可能にし、または、異なる最終用途にいて単一のＰＷＭコントローラ集積回路製品を適応または構築することが可能となる。
【００３５】
開示されるデジタル積分器４０の概念は、このように、アナログ積分器アプローチと比較して、削減された集積回路ダイサイズおよび電力消費を有利に促進し、外部積分器コンデンサの必要性をなくす。加えて、積分器４０におけるデュアルカウンタ回路要素５４の使用が、従来のアナログ積分器アプローチにおいて見られるループ安定性問題を軽減または防止し、一方で、ループ補償器オフセット等を含め、変調器回路におけるオフセットに関して、閉ループＤＣ‐ＤＣコンバータ制御を補償する。
【００３６】
図４は、幾つかの実施形態において用いられ得る抵抗ディバイダＤＡＣ回路６０を図示する。この実施形態におけるＤＡＣ６０は７個のスイッチ６１を含み、スイッチ６１は、対応するレジスタ分岐を、基準電圧ＶＲＥＦにまたは回路接地３に選択的に接続するため、第２のカウンタ１０４のバイナリ出力（ＱＨ（６：０））の対応する一つに従って個別に作用する。任意の適切な抵抗値Ｒおよび２Ｒが用いられ得、図示される例はバイナリ重み付けを提供するものであり、幾つかの実施形態は更に、信号安定性および補償された基準電圧ＶＲＥＦｏｕｔを促進するために、非反転ループコンパレータ入力３８と回路接地３との間に接続される、静電容量（図示せず）を含み得る。図示される例は、７ビットＲ‐２Ｒラダー回路であり、バイナリ重み付けによりループ比較器３６に提供される補償された基準電圧ＶＲＥＦｏｕｔのために２７のあり得るアナログ電圧レベルが提供される。また、図示されるスイッチングされる抵抗ディバイダ回路ＤＡＣ６０は一つの可能な実施形態に過ぎず、第２のカウンタ１０４からのカウンタ出力（ＱＨ（６：０））および基準電圧ＶＲＥＦに少なくとも部分的に基づいて、補償された基準電圧ＶＲＥＦｏｕｔを提供するように動作する、任意の適切な形態のデジタル‐アナログコンバータ６０が用いられ得る。
【００３７】
図２に更に示されるように、デジタル積分器４０は更に、起動の間、および／または、デジタル積分器４０を迅速に応答させ得ることが望ましいその他の状況の間の迅速な動的応答のために、スイッチ１０６および１０８を提供する。第１のスイッチ１０６は、端子１４で受信されるＳＴＡＲＴ信号に従って、第２のカウンタ１０４の第２のクロック入力ＣＬＫＨを論理回路１０２の第１の論理出力に接続するように第１の状態（通常動作）において、および、第２のカウンタ１０４の第２のクロック入力ＣＬＫＨを積分器回路クロックソース５６（ＣＬＫ）に接続するように（ＳＴＡＲＴ信号がアクティベートされる）第２の状態において動作する。また、第２のスイッチ１０８は、第２のカウンタ１０４の第２のアップ／ダウンカウント入力ＵＰＨを、論理回路１０２の第２の論理出力に接続するように通常モードにおいて、および、第２のカウンタ１０４の第２のアップ／ダウンカウント入力ＵＰＨをコンパレータ出力４９に接続するように（ＳＴＡＲＴ信号がアクティブである）起動モードにおいて動作する。それゆえ、ＳＴＡＲＴ信号がアクティベートされるとき、第２のカウンタ１０４は、ＤＡＣ６０を制御するため、７ビット出力ＱＨ（６、０）を提供する単一の７ビットバイナリカウンタとして動作し、これにより、抵抗ディバイダ４２、４４からの基準信号と、積分器比較器４８を介するフィードバック信号ＦＢとの間の大きな差に迅速に応答する。ＳＴＡＲＴ信号は、図示されるように、外部ソースから端子１４を介して提供され得、または、種々の実施形態において、（例えば、ＰＷＭ制御回路要素の起動の際の動作のため、および／または、その他の検出された動作状況等に基づいて）内部で生成され得、または、それらの組合せであり得る。
【００３８】
図１および図２を再び参照すると、カウンタ１００および１０４の一方または両方がＨＯＬＤ入力を含み得、外部ソースから、および／または、図２に示されるＯＣＬ検出回路４７などの内部ソースから、保留制御入力信号５８を提供され得る。ＨＯＬＤ入力が、対応するクロック入力ＣＬＫＬ、ＣＬＫＨ、および対応するアップ／ダウンカウント入力ＵＰＬ、ＵＰＨに従って、それらのそれぞれのカウンタビット出力を選択的に更新するためにアクティベートされない場合、図示される例におけるカウンタ１００および１０４は、通常または起動モードにおいて上述したように動作する。ＨＯＬＤ信号がアクティベートされる場合（例えば、一例においてアクティブハイ）、カウンタ１００および１０４は、それらのそれぞれのカウンタビット出力を更新するのを控える（それらは、カウントアップまたはカウントダウンしない）。幾つかの動作状況において、特に、感知される出力電圧およびそれゆえフィードバック信号ＦＢが不正確であることが分かっているかまたは想定される場合、デジタル積分器４０の値を本質的に保持または「フリーズ」するこの能力は、ＰＷＭコントローラの閉ループ動作における不正確さまたは不安定性さを防止または軽減する。例えば、ＣＣＭおよびＤＣＭ動作間の遷移、（例えば、図２におけるＯＣＬ検出回路４７により検出される）過電圧状況または過電流制限状況の間、ＨＯＬＤ信号５８の作動は、第２のカウンタ１０４の出力値をフリーズすることによってデジタル積分器４０の積分動作を中断し得、これにより、ＤＡＣ６０による補償された基準信号ＶＲＥＦｏｕｔの不正確な調整を潜在的に防止し、また、ＨＯＬＤ信号５８のディアクティベーションの際のセーブまたはフリーズされたカウンタ値を用いる後続の再開が可能となる。その結果、カウンタ１００および１０４の一方もしくは両方（または少なくとも第２のカウンタ１０４）の出力値を保持またはフリーズする能力が、システム安定性を向上させる。また、デジタル積分器４０を用いることで、アナログ積分器コンデンサの電圧がリークを受けるアナログ積分器回路要素と比較して、より正確な積分器値保持が可能となり、これにより、積分器値は徐々に失われる。通常動作の再開の際、図示される実施形態におけるＨＯＬＤ信号５８は、デジタル積分器４０が、積分器出力情報を失うことなく、以前の状態から動作を再開することによって停止され得る。
【００３９】
図５は、デジタル積分器１４０が初期化されるまでシステムソフトスタートが遅延される、図１のＤＣ‐ＤＣコンバータ１０の一実施形態の動作における種々の信号波形を図示するグラフ３００を提供する。この例において、出力電圧Ｖｏｕｔ（図５における曲線３０２）は、時間Ｔｌに０Ｖで始まり、ＳＴＡＲＴ信号１４（曲線３０４）は初期にアクティブ（ロー）であり、ＨＯＬＤ信号５８（図５における曲線３１０）は初期にアクティブ（ハイ）である。ＨＯＬＤ信号がアクティブである論理回路１０２の動作において、第２の論理出力（ＵＰＨ、グラフ３０６）はハイのままであり、クロックパルス（ＣＬＫＨ）は、ＳＴＡＲＴ信号１４がアクティブである第１の論理出力により第２のクロック１０４に印加されない。所定の時間の後、または外部制御下で、ＨＯＬＤおよびＳＴＡＲＴ信号は、時間Ｔ２辺りでディアクティベートされ、第２のカウンタ１０４（曲線３０８）が、クロックパルスを受信するために開始し、一方で、対応するアップ／ダウンカウント入力（ＵＰＨ）信号が、コンパレータ出力４９によりスイッチ１０８を介してハイに駆動される。このことが、第２のカウンタ１０４のカウンタ出力の上昇をもたらし、これにより、Ｔ２からＴ３へのデジタル積分器初期化の間、ＤＡＣ６０の動作を介する補償された基準電圧ＶＲＥＦｏｕｔ（曲線３１２）が増大される。フィードバック値ＦＢが、比較器４８により、積分器基準電圧を超えると判定されると、システムソフトスタートがＴ３で開始し、出力電圧３０２がＴ３からＴ４へランプアップし、時間Ｔ４の後の曲線３０６および３０８に見られるように、デジタル積分器４０が第２のカウンタ１０４をゆっくりとインクリメントまたはデクリメントする。
【００４０】
それゆえ、図５のグラフ３００に示すように、補償された基準電圧ＶＲＥＦｏｕｔの曲線３１２は、Ｔ３の後概して安定しており、デュアルカウンタ回路５４のように相対的にのみ稀に変化し、論理回路１０２の動作は、ＰＷＭ制御変調器回路要素の動作においてループ比較器３６により用いられる補償された基準電圧における過度のジッタを防止または軽減するようにデジタル積分器４０の時定数を効果的に制御する。また、図示される実施形態は、トランジェントの間積分器動作を保持またはフリーズする機能により、定常状態動作の間の安定したループ応答に加えて迅速な初期化も提供する。それゆえ、開示されるデジタル積分器概念は、正確さおよびＤＣ‐ＤＣ変換の改善のため、また、外部積分器コンデンサの除去に伴う削減された電力消費および集積回路ダイサイズ、ならびに、アナログ積分器設計と比較して改善された安定性および積分器値保持のため、回路オフセットを補償する機能を提供する。
【００４１】
上述したようなデジタル積分器１４０および変調器を含むＤＣ‐ＤＣコンバータ１０の別の実施形態が図６に示されており、この実施形態において、ループ比較器３６ａおよび積分器比較器４８ａに電流ランプ情報を提供するため、電流フィードバックが、レジスタＲＳ１およびＲＳ２ならびにコンデンサＣＳ１およびＣＳ２を介し、相互コンダクタンス増幅器Ｇを介して提供される。この実施形態において、ループ比較器３６ａは、基準ディバイダ４２、４４からの信号およびＲＣ回路５０、５２からのフィードバックを受信する第１の入力差動対と、相互コンダクタンス増幅器Ｇからの差動出力を受信する第２の入力差動対とを含み、電流情報が、補償された基準信号ＶＲＥＦｏｕｔとの比較のためにフィードバックに追加される。また、積分器比較器４８ａは、第１および第２の差動対入力を有し、第１の差動入力対は、ＦＢ信号およびＤＡＣ６０から補償された基準信号ＶＲＥＦｏｕｔを受信し、第２の差動入力対は、相互コンダクタンス増幅器Ｇから差動出力を受信する。この実施形態において、比較器３６ａおよび４８ａに追加された入力は、ループ安定性の向上のために電流ランプ情報を提供する。また、ＤＡＣ６０の調整範囲は、好ましくは、メインループ比較器３６ａにおけるオフセット、電流ランプ信号ＤＣ誤差、リップル誤差の半分、および任意のディバイダ比誤差、の補償を可能にするように設定される。
【００４２】
図７は、ソフトスタートが終わった後にデジタル積分器１４０が開始される、図６のＤＣ‐ＤＣコンバータ１０の実施形態の動作における種々の信号波形を図示するグラフ５００を示す。システム１０が起動を終えるとき電流ランプ信号が有効であるため、一実施形態において、デジタル積分器１４０は、ソフトスタートが終わった後（但し、Ｖｏｕｔは負荷に備えている）開始され得る。この例において、出力電圧Ｖｏｕｔ（図７における曲線５０２）は、時間Ｔｌに０Ｖで開始し、ＴｌからＴ２へのシステムソフトスタート期間の間ランプアップし、一方で、ＳＴＡＲＴ信号１４（曲線５０４）は、初期にアクティブ（ロー）であり、ＨＯＬＤ信号５８（図７における曲線５１０）は、初期にアクティブ（ハイ）である。ＨＯＬＤ信号がアクティブである論理回路１０２の動作において、第２の論理出力（ＵＰＨ、グラフ５０６）はハイのままであり、クロックパルス（ＣＬＫＨ）は、ＳＴＡＲＴ信号１４がアクティブである第１の論理出力により第２のクロック１０４に印加されない。所定の時間の後、または外部制御下で、ＨＯＬＤおよびＳＴＡＲＴ信号は、時間Ｔ２辺りでディアクティベートされ、第２のカウンタ１０４（曲線５０８）は、クロックパルスを受信するために開始し、一方で、対応するアップ／ダウンカウント入力（ＵＰＨ）信号は、Ｔ２からＴ３へのデジタル積分器４０の初期化の間、コンパレータ出力４９によりスイッチ１０８を介してハイに駆動される。このことが、第２のカウンタ１０４のカウンタ出力の増加をもたらし、これにより、出力電圧曲線５０２のランプされた増加と共に、ＤＡＣ６０の動作を介する補償された基準電圧ＶＲＥＦｏｕｔ（曲線５１２）が増大される。比較器４８が、フィードバック値ＦＢが積分器基準電圧を超えると判定すると、デジタル積分器４０は、時間Ｔ３の後の曲線５０６および５０８に見られるように、第２のカウンタ１０４をゆっくりとインクリメントまたはデクリメントする。それゆえ、図７のグラフ５００に示されるように、補償された基準電圧ＶＲＥＦｏｕｔ曲線５１２は、時間Ｔ３の後概して安定しており、デュアルカウンタ回路５４のように相対的にのみ稀に変化し、論理回路１０２の動作は、デジタル積分器４０の時定数を効果的に制御する。
【００４３】
上記の例は、本開示の種々の態様の幾つかの可能な実施形態を説明するものに過ぎず、同等の変更および／または改変が、本明細書および添付の図面を読んで理解すれば当業者に見いだされる。また、本開示の特定の特徴が、複数の実装の一つのみに関して開示されてきたが、このような特徴は、所望され得るように、また、任意の所与または特定の用途に有利であり得るように、その他の実施形態の一つまたは複数の他の特徴と組み合わされてもよい。また、「含む（including）、（includes）」、「有する（having）、（has）」、「備える（with）」という用語またはそれらの変形が、詳細な説明および／または特許請求の範囲において用いられる限り、このような用語は、「含む（comprising）」という用語と同様に包括的であることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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