(57)【特許請求の範囲】
【請求項１】
第１制御回路および第２制御回路と、
どちらか一方の制御回路に接続される複数のインタフェース回路と、
によって構成される同期確立システムであって、
前記第１制御回路および第２制御回路はそれぞれ、
基準クロックを生成して出力するクロック生成手段と、
フレームの先頭を示すフレームヘッドを生成するフレームヘッド生成手段と、
前記基準クロックを用いて所定の間隔で調整信号を生成し、前記フレームヘッドの所定の位置に挿入して出力する調整信号生成手段と、
を備え、
前記複数のインタフェース回路はそれぞれ、
前記基準クロックが入力されるごとにカウントアップされ、前記調整信号が入力されることによってクリアされるｂｉｔカウンタと、
前記調整信号が入力されるごとにカウントアップされ、前記フレームヘッドが入力されることによってクリアされるｃｈカウンタと、
を用いて前記接続された制御回路との同期を取り、
前記複数のインタフェース回路が８ｂｉｔから成る複数ｃｈによって構成されるＰＣＭデータを送受信する場合、
前記調整信号生成手段は、
８ｂｉｔごとに前記調整信号を生成し、
前記フレームヘッドの１ｂｉｔ前に配置されるタイミングで挿入する、
ことを特徴とする同期確立システム。
【請求項２】
前記インタフェース回路は、
前記調整信号が入力された１ｂｉｔ後に、前記ｂｉｔカウンタのクリアおよび前記ｃｈカウンタのカウントアップを行う、
ことを特徴とする請求項１に記載の同期確立システム。
【請求項３】
前記クロック生成手段は、１ｂｉｔごとに前記基準クロックを出力し、
前記フレームヘッド生成手段は、１２５μｓごとにフレームヘッドを出力し、
前記インタフェース回路は、
前記基準クロックおよび前記フレームヘッドが入力された時、
前記ｂｉｔカウンタのカウントアップおよび前記ｃｈカウンタのクリアを行う、
ことを特徴とする請求項１又は２に記載の同期確立システム。
【請求項４】
前記複数のインタフェース回路とされていない制御回路は、
前記基準クロック、フレームヘッドおよび調整信号を生成する一方、出力は行わない、
ことを特徴とする請求項１乃至３のいずれか１項に記載の同期確立システム。
【請求項５】
前記第１制御回路および第２制御回路と、
前記複数のインタフェース回路と、
の接続を切り替える切替手段をさらに備える、
ことを特徴とする請求項１乃至４のいずれか１項に記載の同期確立システム。
【請求項６】
前記制御回路は、
前記クロック生成手段およびフレームヘッド生成手段を含む時分割スイッチ回路と、
前記調整信号生成手段を含む多重制御回路と、
を備え、
前記複数のインタフェース回路には、
端末装置と接続されるライン回路および公衆回線と接続されるトランク回路が含まれる、
ことを特徴とする請求項１乃至５のいずれか１項に記載の同期確立システム。
【請求項７】
第１制御回路および第２制御回路と、
どちらか一方の制御回路に接続される複数のインタフェース回路と、
における同期確立方法であって、
前記制御回路において、
基準クロックを生成して出力し、
フレームの先頭を示すフレームヘッドを生成し、
前記基準クロックを用いて所定の間隔で調整信号を生成し、前記フレームヘッドの所定の位置に挿入して出力し、
前記インタフェース回路において、
前記基準クロックが入力されるごとにカウントアップされ、前記調整信号が入力されることによってクリアされるｂｉｔカウンタと、
前記調整信号が入力されるごとにカウントアップされ、前記フレームヘッドが入力されることによってクリアされるｃｈカウンタと、
に基づいて前記接続された制御回路との同期を取り、
前記複数のインタフェース回路が８ｂｉｔから成る複数ｃｈによって構成されるＰＣＭデータを送受信する場合、
８ｂｉｔごとに前記調整信号を生成し、
前記フレームヘッドの１ｂｉｔ前に配置されるタイミングで挿入する、
ことを特徴とする同期確立方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期確立システムおよび同期確立方法に関し、特に、二重化された回路を含む場合の同期確立システムおよび同期確立方法に関する。
【背景技術】
【０００２】
一般的な交換機は、時分割スイッチ回路、公衆網に接続されるインタフェースを有する回路（以下、トランク回路と記載する。）、デジタル電話機、アナログ電話機、ＩＰ電話機などを接続するインタフェースを有する回路（以下、ライン回路と記載する。）、時分割スイッチ回路およびライン・トランク回路間を接続する制御回路（以下、多重制御回路と記載する）等を備える。
【０００３】
時分割スイッチ回路は、通話路を制御するための時分割スイッチ機能を有し、音声データ等のパルス符号変調（ＰＣＭ：pulse code modulation）データの送受信および通話のスイッチ制御等を司る。時分割スイッチ回路はさらに、ＰＣＭデータの送受信の基準となるクロックの生成や、ＰＣＭデータのフレームの先頭を示すフレームヘッドを生成して出力する。一方、多重制御回路は、時分割スイッチ回路から入力されたクロック、フレームヘッド、ＰＣＭデータ等を各ライン・トランク回路に分配する。
【０００４】
従って、交換機において、時分割スイッチ回路および多重制御回路を二重化することにより、交換機の信頼性が向上する。一方、時分割スイッチ回路および多重制御回路を二重化する場合、運用系と待機系とを切り替える際に、切り替えによるＰＣＭデータのデータ誤りを最小限に防ぎ、音声ノイズを抑える（データの欠落を防ぐ）必要がある。時分割スイッチ回路および多重制御回路を二重化した交換機において、系の切り替え時にＰＣＭデータのデータ誤りが発生することを抑制する技術は、例えば、特許文献１、２に開示されている。
【０００５】
特許文献１には、ライン・トランク回路等の従装置において、時分割スイッチ回路および多重制御回路等の主装置から出力された４つの基準クロックから直接、自チャンネルのデータを抽出するための各種同期信号を生成することにより、系の切り替えを適切なタイミングで行い、データ誤りが発生することを抑制する技術が開示されている。
【０００６】
一方、特許文献２には、運用系を通過した固定長のデータユニット（セル）に識別用のＡＣＴ（activation）ビットを付加することにより、運用系と待機系の両系からデータを取り込んだ時に運用系と待機系とを判別する技術が開示されている。従装置においてＡＣＴビットが付加されているデータを選択することにより、系が切り替わった時でもデータ誤りが発生することなく適切にデータを取得できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−１１１０８３号公報
【特許文献２】特開平９−０６４８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従装置において、主装置から出力された基準クロックから直接、自チャンネルのデータを抽出するための各種同期信号を生成する場合、系の切り替えを、４つの基準クロックの状況を考慮して実施する必要があるため、利便性が悪い。
【０００９】
一方、データユニットに識別用のＡＣＴビットを付加する場合、ＰＣＭデータとＡＣＴビットとによってデータユニットを共用することとなり、ビットレートが低下する。ビットレートを維持するためには、別途、ＡＣＴビット用のデータユニット（信号線）を追加する必要があり、回路規模が大きくなる。
【００１０】
本発明は、主装置回路を二重化した同期確立システムおよびその同期確立方法において、所望のタイミングにおいて主装置回路の系を切り替えた場合であっても、制御負荷や回路規模が大きくなることなく、データ誤りを最小限に抑制できる同期確立システムおよび同期確立方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明に係る同期確立システムは、第１制御回路および第２制御回路と、どちらか一方の制御回路に接続される複数のインタフェース回路と、によって構成される。第１制御回路および第２制御回路はそれぞれ、基準クロックを生成して出力するクロック生成手段と、フレームの先頭を示すフレームヘッドを生成するフレームヘッド生成手段と、基準クロックを用いて所定の間隔で調整信号を生成し、フレームヘッドの所定の位置に挿入して出力する調整信号生成手段と、を備え、複数のインタフェース回路はそれぞれ、基準クロックが入力されるごとにカウントアップされ、調整信号が入力されることによってクリアされるｂｉｔカウンタと、調整信号が入力されるごとにカウントアップされ、フレームヘッドが入力されることによってクリアされるｃｈカウンタと、を用いて接続された制御回路との同期を取る。
【００１２】
上記目的を達成するために本発明に係る同期確立方法は、第１制御回路および第２制御回路と、どちらか一方の制御回路に接続される複数のインタフェース回路と、における同期確立方法であって、制御回路において、基準クロックを生成して出力し、フレームの先頭を示すフレームヘッドを生成し、基準クロックを用いて所定の間隔で調整信号を生成し、フレームヘッドの所定の位置に挿入して出力し、インタフェース回路において、基準クロックが入力されるごとにカウントアップされ、調整信号が入力されることによってクリアされるｂｉｔカウンタと、調整信号が入力されるごとにカウントアップされ、フレームヘッドが入力されることによってクリアされるｃｈカウンタと、に基づいて接続された制御回路との同期を取る。
【発明の効果】
【００１３】
上述した本発明の態様によれば、主装置回路を二重化した同期確立システムおよびその同期確立方法において、所望のタイミングにおいて主装置回路の系を切り替えた場合であっても、制御負荷や回路規模が大きくなることなく、データ誤りを最小限に抑制できる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る同期確立システム１０のシステム構成図である。
【図２】第２の実施形態に係る交換機１００のブロック構成図である。
【図３】第２の実施形態に係る交換機１００において生成される各種信号のタイミングチャートである。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
本発明に係る第１の実施形態について説明する。本実施形態に係る同期確立システムのシステム構成図を図１に示す。図１において、同期確立システム１００は、第１制御回路２０、第２制御回路３０およびどちらか一方の制御回路に接続される複数のインタフェース（Ｉ／Ｆ）回路４０ａ、４０ｂ、…、によって構成される。図１において、第１制御回路２０が複数のインタフェース回路４０と接続され、運用系に設定されている。一方、第２制御回路３０が待機系に設定されている。
【００１６】
第１制御回路２０および第２制御回路３０はそれぞれ、クロック生成手段２１、３１、フレームヘッド生成手段２２、３２および調整信号生成手段２３、３３を備える。クロック生成手段２１、３１は、基準クロックを生成して出力する。フレームヘッド生成手段２２、３２は、フレームの先頭を示すフレームヘッドを生成する。調整信号生成手段２３、３３は、基準クロックを用いてタイムスロットごとに調整信号を生成し、フレームヘッドの所定の位置に挿入して出力する。
【００１７】
本実施形態において、クロック生成手段２１、３１は１ｂｉｔの基準クロックを生成して出力し、フレームヘッド生成手段２２、３２は、１２５μｓごとにフレームヘッドを生成する。一方、調整信号生成手段２３、３３は、送受信データが８ｂｉｔごとの複数ｃｈによって構成される場合、８ｂｉｔごとに調整信号を生成し、調整信号がフレームヘッドの１ｂｉｔ前に配置されるタイミングで、調整信号をフレームヘッドに挿入して出力する。
【００１８】
複数のインタフェース回路４０ａ、４０ｂ、…、はそれぞれ、どちらか一方の制御回路と、公衆網、デジタル電話機、アナログ電話機、ＩＰ電話機等のクライアントと、に接続される。インタフェース回路４０はそれぞれ、基準クロックが入力されるごとにカウントアップされ、調整信号が入力されることによってクリアされるｂｉｔカウンタと、調整信号が入力されるごとにカウントアップされ、フレームヘッドが入力されることによってクリアされるｃｈカウンタと、を用いて、接続されている制御回路との同期を取る。
【００１９】
本実施形態において、インタフェース回路４０は、調整信号が重畳されたフレームヘッドが入力される信号線において単独のパルスが入力された場合、調整信号が入力されたと認識して１ｂｉｔ後にｂｉｔカウンタをクリアする。一方、インタフェース回路４０は、この信号線において連続したパルスが入力された場合、調整信号およびフレームヘッドが入力されたと認識して、先頭のパルスが入力された１ｂｉｔ後に、ｂｉｔカウンタとｃｈカウンタとを同時にクリアする。
【００２０】
上記のように構成された同期確立システム１００において、制御回路２０、３０と複数のインタフェース回路４０との接続は、切替手段５０によって切り替えられる。本実施形態において、第１制御回路２０と第２制御回路３０とは同一のタイミングの基準クロックを生成しているが、個体差等によって基準クロックにズレが生じる。従って、運用系と待機系とを切り替えるにあたって制御回路２０、３０と、複数のインタフェース回路４０との接続を切り替えた時、インタフェース回路４０において基準クロックのズレ（以下、グリッジノイズと記載する。）が生じる。
【００２１】
この時、基準クロックおよびフレームヘッドのみで接続先の制御回路との同期を取る場合、運用系から待機系へ系を切り替える時にグリッジノイズが発生した場合、インタフェース回路４０は次のフレームヘッドが入力するまで、最大１２５μｓにわたって基準クロックのズレを修正することができない。これに対して、接続先の制御回路との同期を基準クロック、調整信号およびフレームヘッドによって取る場合、グリッジノイズが発生した場合においても最大８ｂｉｔでｂｉｔカウンタがクリアされ、基準クロックのズレが解消される。
【００２２】
従って、本実施形態に係る同期確立システム１００は、系の切り替えによって基準クロックがズレが生じた場合においても、制御負荷や回路規模が大きくなることなく、最大８ｂｉｔで基準クロックのずれが解消され、データ誤りを最小限に抑制できる。
【００２３】
なお、本実施形態においては制御回路２０、３０が調整信号をタイムスロットごと（８ｂｉｔごと）にフレームヘッドに重畳させる例について説明したが、これに限定されない。基準クロックのズレが発生する頻度や影響等に応じて、例えば、１６ｂｉｔごとや３２ｂｉｔごとに調整信号をフレームヘッドに重畳させることでも良い。
【００２４】
＜第２の実施形態＞
第２の実施形態について説明する。本実施形態においては、電話システム等で用いられる交換機について説明する。一般的な交換機は運用系と待機系の二重化構造を有し、運用系に異常が生じた場合や計画的な切り替えの時に運用系から待機系に切り替わる。
【００２５】
本実施形態に係る交換機１００のブロック構成図を図２に示す。図２において、交換機１００は、時分割スイッチ回路２１０、２２０、多重制御回路３１０、３２０、複数のライン回路４００ａ、４００ｂ、…、および、複数のトランク回路５００ａ、５００ｂ、…、によって構成される。
【００２６】
通常動作時において、時分割スイッチ回路２１０および多重制御回路３１０が運用系に設定され、複数のライン回路４００および複数のトランク回路５００と接続されている。一方、時分割スイッチ回路２２０および多重制御回路３２０が待機系に設定されている。ここで、二重化には、ホットスタンバイ方式とコールドスタンバイ方式の二種類が存在する。本実施形態においては、ホットスタンバイ方式を適用し、待機系が動作状態で待機しており、運用系から切り替わる時に動作状態をそのまま保持することによって、連続的に動作する。従って、待機系の時分割スイッチ回路２２０および多重制御回路３２０も、運用系の時分割スイッチ回路２１０および多重制御回路３１０と同様の処理を行う。しかし、時分割スイッチ回路２２０および多重制御回路３２０と、ライン回路４００およびトランク回路５００と、は接続されていないため、各種信号の送受信は行われない。以下、区別する必要がない場合、単に、時分割スイッチ回路２００、多重制御回路３００、ライン回路４００、トランク回路５００と記載する。
【００２７】
時分割スイッチ回路２００は、ＰＣＭデータが多重制御回路３００から入力された場合、ＰＣＭデータの送信元の回線と送信先の回線とを接続し、入力されたＰＣＭデータを多重制御回路３００を介して送信先へ送出する。時分割スイッチ回路２００はさらに、ＰＣＭデータを送受信するタイミングの基準となる、クロックおよびフレームヘッドを生成・出力する。クロックは１ｂｉｔごとに出力される。一方、フレームヘッドはフレームの先頭を表す信号であり、１２５μｓ毎に出力される。
【００２８】
多重制御回路３００は、接続されているライン回路４００、トランク回路５００から入力されたＰＣＭデータを多重化して時分割スイッチ回路２００へ送信する。さらに、多重制御回路３００は、時分割スイッチ回路２００からＰＣＭデータを受信した場合、逆多重を実施して、受信したＰＣＭデータを送信先のライン回路４００、トランク回路５００へ送信する。本実施形態に係る多重制御回路３００はさらに、時分割スイッチ回路２００から入力されたクロックを用い、ＰＣＭデータの速度に応じたＴＳ（Time Slot）ビットを生成し、フレームヘッドの１ｂｉｔ前に位置するように重畳する。ＴＳビットについては後述する。
【００２９】
ライン回路４００は、端末等と運用系の多重制御回路３１０とに接続される。ライン回路４００は、接続されている端末等から音声データ等の各種データを受信した場合、受信したデータをデジタル信号に変換し、ＰＣＭデータとして多重制御回路３１０へ送信する。一方、ライン回路４００は、多重制御回路３１０からＰＣＭデータを受信した場合、受信したデータをアナログ信号に変換して接続されている端末等へ出力する。
【００３０】
トランク回路５００は、公衆回線等と運用系の多重制御回路３１０とに接続される。トランク回路５００は、接続されている、公衆回線等から音声データ等の各種データを受信した場合、受信したデータをデジタル信号に変換し、ＰＣＭデータとして多重制御回路３１０へ送信する。一方、トランク回路５００は、多重制御回路３１０からＰＣＭデータを受信した場合、ラ受信したデータをアナログ信号に変換して接続されている公衆回線等へ出力する。
【００３１】
そして、本実施形態に係るライン回路４００およびトランク回路５００は、時分割スイッチ回路２１０において生成されたクロックと、ＴＳビットが重畳されたフレームヘッドと、を基準にＰＣＭデータの送受信タイミングを決定する。ＰＣＭデータの送受信タイミングの決定方法については後述する。
【００３２】
上記のように構成された交換機１００において、ライン回路４００ａに接続された端末からトランク回路５００ａに接続されている公衆回線に向けて音声データが送信された場合、ライン回路４００ａは、端末から受信した音声データをデジタル信号に変換し、ＰＣＭデータとして多重制御回路３１０へ送信する。多重制御回路３１０は、複数のライン回路４００から出力されたＰＣＭデータを多重化して時分割スイッチ回路２１０へ送信する。
【００３３】
時分割スイッチ回路２１０は、多重制御回路３１０を介してライン回路４００ａからＰＣＭデータを受信した場合、送信元の回線と送信先の回線とを接続し、受信したＰＣＭデータを多重制御回路３１０を介して送信先のトランク回路５００ａへ出力する。
【００３４】
多重制御回路３１０は、時分割スイッチ回路２１０からＰＣＭデータを受信した場合、逆多重を実施して、受信したＰＣＭデータを送信先のトランク回路５００ａへ送信する。トランク回路５００ａは、受信したＰＣＭデータを復号し、音声データを接続されている公衆回線へ送信する。なお、公衆回線から端末への音声データの送信も同様に行われる。
【００３５】
次に、ライン回路４００およびトランク回路５００が、時分割スイッチ回路２１０において生成されたクロックおよびフレームヘッドと、多重制御回路３００において生成されるＴＳビットと、に基づいてＰＣＭデータの送受信タイミングを決定する方法について説明する。
【００３６】
上述のように、本実施形態に係る多重制御回路３００は、ＰＣＭデータの速度に応じたＴＳビットを生成し、フレームヘッドの１ｂｉｔ前に位置するように重畳する。例えば、ＰＣＭクロックが８．１９２ＭＨｚであり、６４ｋｂｐｓのＰＣＭデータを、１２５μｓフレームによって１２８ｃｈ（＝１２５μｓ／（（１／８．１９２ＭＨｚ）・８ｂｉｔ）））分扱う場合、多重制御回路３００は、１フレーム内に９７６ｎｓの送出間隔（８ｂｉｔ幅）でＴＳビットを１２８回送出する。
【００３７】
また、図２に示すように、交換機１００内には通常、ＰＣＭデータの送信／受信のタイミングを生成するクロック（ＣＬＫ）１本、ＰＣＭデータ１フレームの先頭を示すフレームヘッド（ＦＨ）１本、ＰＣＭデータ送信、受信（ＰＣＭ）の２本の合計４本の信号線が配置される。多重制御回路３００は、生成したＴＳビットを、フレームヘッド用の信号線において、フレームヘッドの１ｂｉｔ前に配置されるタイミングで重畳して出力する。
【００３８】
クロック、ＴＳビットおよびフレームヘッドと、ＰＣＭデータのｂｉｔ位置およびｃｈ位置との関係を、図３に示す。図３において、１ｂｉｔごとにクロック（ＣＬＫ）が出力され、１２５μｓごとにフレームヘッド（ＦＨ）が生成・出力される。
【００３９】
ライン回路４００およびトランク回路５００は、時分割スイッチ回路２１０において生成されたクロックに基づいてｂｉｔカウンタを、多重制御回路３１０から受信したＴＳビットが挿入されたフレームヘッドに基づいてｃｈカウンタを生成する。ｂｉｔカウンタは、クロックが入力されることによってカウンタが更新され、ＴＳビットが入力されることによってその１ｂｉｔ後にクリアされる。一方、ｃｈカウンタは、ＴＳビットが入力されることによってその１ｂｉｔ後にカウンタが更新され、フレームヘッドが入力されることによってクリアされる。
【００４０】
多重制御回路３１０がＰＣＭデータの構成に応じてＴＳビットを８ｂｉｔずつ挿入することにより、図３に示すように、ｂｉｔカウンタは０から７までカウントされる。一方、ｃｈカウンタはシステムのチャネル数分までカウントされ、１２５μｓフレームによって１２８ｃｈのＰＣＭデータを取り扱う場合、ｃｈカウンタは０から１２７までカウントされる。そして、ライン回路４００およびトランク回路５００は、ｂｉｔカウンタおよびｃｈカウンタの値により、送受信するＰＣＭデータの位置を認識する。
【００４１】
ここで、ＴＳビットを、フレームヘッドの１ｂｉｔ前に配置されるタイミングでフレームヘッドに重畳することにより、ライン回路４００およびトランク回路５００において連続したパルスが入力した際にはＴＳビットとフレームヘッドとが入力したものであると定義しておくことによって、ライン回路４００およびトランク回路５００においてＴＳビットとフレームヘッドの入力を認識することができる。そして、ライン回路４００およびトランク回路５００においてＴＳビットの入力の１ｂｉｔ後にｂｉｔカウンタのクリアおよびｃｈカウンタの更新を行うことにより、フレームヘッドが入力された時にｂｉｔカウンタとｃｈカウンタとを同時にクリアすることができる。なお、ＴＳビットを、フレームヘッドの１ｂｉｔ前に配置されるタイミングでフレームヘッドに重畳する場合、１つの信号線で両者を取り扱うことができ、ビットレートの低下や信号線の追加等が発生することを避けることができる。
【００４２】
次に、運用系と待機系とを切り替える時の動作について説明する。運用系と待機系の切り替えは、図２には図示されないＣＰＵからの処理によって行われる。図示しないＣＰＵの指示により運用系と待機系とが切り替えられる場合、複数のライン回路４００および複数のトランク回路５００の接続先が、運用系であった時分割スイッチ回路２１０および多重制御回路３１０から、待機系であった時分割スイッチ回路２２０および多重制御回路３２０へ変更される。
【００４３】
ここで、通常動作時において、待機系の時分割スイッチ２２０および多重制御回路３２０においても運用系と同様に、クロックの生成およびＴＳビットが重畳されたフレームヘッドの生成が行われている。しかし、時分割スイッチ回路２１０と時分割スイッチ回路２２０とは、同一のクロック、フレームヘッドを生成しているが、時分割スイッチ２１０、２２０内のデバイスの遅延や、時分割スイッチ回路２１０、２２０と多重制御回路３１０、３２０とをそれぞれ接続している信号線の遅延等により、２つのクロックにはズレが生じている。さらに、多重制御回路３１０、３２０内のデバイス遅延も存在する。従って、系切り替えの際に多重制御回路３１０から多重制御回路３２０へ切り替わることにより、ライン回路４００およびトランク回路５００において、グリッジノイズが発生する。
【００４４】
クロックにグリッジノイズが印加されることにより、ライン回路４００およびトランク回路５００においてｂｉｔカウンタが異常となる。短いパルスのグリッジノイズが１回発生すると、ｂｉｔカウンタは通常よりも１つ進み、認識しているｂｉｔ位置が１つずれる。クロックとフレームヘッドのみでカウンタしている場合、１２５μｓ毎にしかフレームヘッドが到来しないため、１ビットのズレは、次のフレームヘッドが到来するまでの最大１２５μｓ間継続される。
【００４５】
これに対して本実施形態に係る交換機１００においては、８ｂｉｔごとにＴＳビットが挿入されているため、グリッジノイズが発生してｂｉｔカウンタが１進み、ｂｉｔのずれが生じている場合においても、ＴＳビットの到来により８ｂｉｔ以内にクリアされ、ｃｈカウンタは正常にカウントアップする。すなわち、グリッジノイズが発生した場合に切り替えが発生した時のｃｈカウンタは異常となるものの、最大８ｂｉｔ以内にデータ異常が解消され、次のｃｈからは正常となる。
【００４６】
なお、上述の実施形態では、運用系と待機系とを切り替える際に発生するグリッジノイズが解消される例について説明したが、上記の交換機１００は、外来ノイズにより発生したグリッジノイズの解消に対しても有効である。外来によるグリッジノイズが発生した場合も内部カウンタが通常より多くカウントされる等によって、ｂｉｔ位置の誤認識やｃｈ位置の誤認識が発生する。
【００４７】
上記の実施形態においては、タイムスロット（８ｂｉｔ）ごとにＴＳビットが送出されてｃｈカウンタがクリアされるため、外来ノイズによるｂｉｔの誤認識およびｃｈの誤認識は８ｂｉｔ以内で解消され、つぎのｃｈから正常に認識されるようになる。ただし、外来ノイズが数ｂｉｔ幅ではなく、数ｃｈ分を超えるような長い期間発生した場合は、８ｂｉｔ以内では異常を解消できない。この場合、外来ノイズが解消されてから８ｂｉｔ以内に、正常なｂｉｔ位置およびｃｈ位置の認識ができるようになる。
【００４８】
本願発明は、例えば、回線回路は一重化し、時分割スイッチ回路とその他制御回路を二重化することによって信頼性向上を図っている交換機に好適に適用することができる。
【００４９】
本願発明は上記実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【符号の説明】
【００５０】
１０    同期確立システム
２０    第１制御回路
２１    クロック生成手段
２２    フレームヘッド生成手段
２３    調整信号生成手段
３０    第２制御回路
３１    クロック生成手段
３２    フレームヘッド生成手段
３３    調整信号生成手段
４０ａ、４０ｂ、…、    インタフェース回路
１００    交換機
２００、２１０、２２０    時分割スイッチ回路
３００、３１０、３２０    多重制御回路
４００    ライン回路
５００    トランク回路
【図１】
0006437767.tif 000002
【図２】
0006437767.tif 000003
【図３】
0006437767.tif 000004