(57)【特許請求の範囲】
【請求項１】
基板層と、
前記基板層の上に配置される第１磁性層と、
前記第１磁性層の上に配置される第１誘電体層と、
前記第１誘電体層の上に配置される第２誘電体層と、
前記第２誘電体層の上に配置されるカンチレバーと、
前記基板層上に配置される非磁性層と
を備え、
前記カンチレバーは、電圧が前記カンチレバーに印加される場合に、前記基板層に向かって第１の位置から第２の位置まで撓む、
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）。
【請求項２】
前記カンチレバーは、第２磁性層及び前記第２磁性層の上に配置されるポリシリコン層を含む、請求項１に記載のＮＥＭＳデバイス。
【請求項３】
基板層と、
前記基板層の上に配置される第１磁性層と、
前記第１磁性層の上に配置される第１誘電体層と、
前記第１誘電体層の上に配置される第２誘電体層と、
前記第２誘電体層の上に配置されるカンチレバーと
を備え、
前記カンチレバーは、電圧が前記カンチレバーに印加される場合に、前記基板層に向かって第１の位置から第２の位置まで撓み、
前記カンチレバーは、第２磁性層及び前記第２磁性層の上に配置されるポリシリコン層を含む、
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）。
【請求項４】
前記第１磁性層及び前記第２磁性層は、接着場に対抗して作用する磁場を生成し、前記ＮＥＭＳデバイスの動作電圧をより低くする、請求項２又は３に記載のＮＥＭＳデバイス。
【請求項５】
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）であって、
基板層と、
前記基板層の上に配置される第１磁性層と、
前記第１磁性層の上に配置される第１誘電体層と、
前記第１誘電体層の上に配置される第２誘電体層と、
前記第２誘電体層の上に配置されるカンチレバーと、
を備え、
前記カンチレバーは、電圧が前記カンチレバーに印加される場合に、前記基板層に向かって第１の位置から第２の位置まで撓み、
前記カンチレバーは、第２磁性層を含み、
前記第１磁性層及び前記第２磁性層は、接着場に対抗して作用する磁場を生成し、前記ＮＥＭＳデバイスの動作電圧をより低くする、
ＮＥＭＳデバイス。
【請求項６】
前記第１磁性層及び前記第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲を増大させ、前記カンチレバーと前記第１誘電体層との間で許容できる複数のギャップの範囲を増大させる、請求項２から５のいずれか一項に記載のＮＥＭＳデバイス。
【請求項７】
基板層と、
前記基板層の上に配置される第１磁性層と、
前記第１磁性層の上に配置される第１誘電体層と、
前記第１誘電体層の上に配置される第２誘電体層と、
前記第２誘電体層の上に配置されるカンチレバーと
を備え、
前記カンチレバーは、電圧が前記カンチレバーに印加される場合に、前記基板層に向かって第１の位置から第２の位置まで撓み、
前記カンチレバーは、第２磁性層を含み、
前記第１磁性層及び前記第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲を増大させ、前記カンチレバーと前記第１誘電体層との間で許容できる複数のギャップの範囲を増大させる、
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）。
【請求項８】
前記第２の位置にある間の前記カンチレバーは、前記カンチレバーが前記第１誘電体層と接し続けるための力を加える接着場をもつ前記第１誘電体層と接する、請求項２から７のいずれか一項に記載のＮＥＭＳデバイス。
【請求項９】
前記カンチレバーは、前記電圧が前記カンチレバーから除去される場合に、前記第２の位置から、前記第１誘電体層と接しない前記第１の位置まで復元される、請求項２から８のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１０】
前記基板層上に配置される非磁性層を更に備える請求項５又は７に記載のＮＥＭＳデバイス。
【請求項１１】
前記第１磁性層及び前記第２磁性層は、コバルト（Ｃｏ）を含む、請求項２から１０のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１２】
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）であって、
基板と、
前記基板上に配置され又は前記基板内に形成されるソース領域と、
前記基板上に配置され又は前記基板内に形成されるドレイン領域と、
前記基板上に配置され又は前記基板内に形成され、第１磁性層を有し、前記ソース領域が、電圧がゲート領域に印加される場合に、カンチレバーを第１の位置から前記ドレイン領域に接する第２の位置まで撓ませる第２磁性層を有する前記カンチレバーを含む、前記ゲート領域と
を備え、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記ＮＥＭＳデバイスの動作電圧をより低くする、
ＮＥＭＳデバイス。
【請求項１３】
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲を増大させ、前記カンチレバーと前記ドレイン領域との間で許容できる複数のギャップの範囲を増大させる、請求項１２に記載のＮＥＭＳデバイス。
【請求項１４】
基板と、
前記基板上に配置され又は前記基板内に形成されるソース領域と、
前記基板上に配置され又は前記基板内に形成されるドレイン領域と、
前記基板上に配置され又は前記基板内に形成され、第１磁性層を有し、前記ソース領域が、電圧がゲート領域に印加される場合に、カンチレバーを第１の位置から前記ドレイン領域に接する第２の位置まで撓ませる第２磁性層を有する前記カンチレバーを含む、前記ゲート領域と
を備え、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲を増大させ、前記カンチレバーと前記ドレイン領域との間で許容できる複数のギャップの範囲を増大させる、
ナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）。
【請求項１５】
前記ＮＥＭＳデバイスは、前記第１の位置と前記第２の位置との間をスイッチングするためのリレーである、請求項１２から１４のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１６】
前記カンチレバーは、前記第２の位置にある間前記ドレイン領域に接触し、前記カンチレバーが前記ドレイン領域と接し続ける力を加える前記接着場をもつ自由端を含む、請求項１２から１５のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１７】
前記カンチレバーは、前記電圧が前記ゲート領域から除去される場合に、前記第２の位置から、前記ドレイン領域と接しない前記第１の位置まで復元される、請求項１２から１６のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１８】
前記第１磁性層及び前記第２磁性層は、コバルト（Ｃｏ）を含む、請求項１２から１７のいずれか一項に記載のＮＥＭＳデバイス。
【請求項１９】
１又は複数のソフトウェアプログラムの複数の命令を実行するための少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに通信可能に連結される少なくとも１つの通信チップとを備え、前記少なくとも１つのプロセッサ又は前記少なくとも１つの通信チップは、ソース領域、ドレイン領域、及び第１磁性層を有するゲート領域を含む少なくとも１つのナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）を更に有し、前記ソース領域は、電圧が前記ゲート領域に印加される場合に、カンチレバーを第１の位置から前記ドレイン領域に接する第２の位置まで撓ませる第２磁性層を有する前記カンチレバーを含み、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記ＮＥＭＳデバイスの動作電圧をより低くする、
コンピューティングデバイス。
【請求項２０】
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲と、前記カンチレバーと前記ドレイン領域との間で許容できる複数のギャップの範囲とを増大させる、請求項１９に記載のコンピューティングデバイス。
【請求項２１】
１又は複数のソフトウェアプログラムの複数の命令を実行するための少なくとも１つのプロセッサと、
前記少なくとも１つのプロセッサに通信可能に連結される少なくとも１つの通信チップとを備え、前記少なくとも１つのプロセッサ又は前記少なくとも１つの通信チップは、ソース領域、ドレイン領域、及び第１磁性層を有するゲート領域を含む少なくとも１つのナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）を更に有し、前記ソース領域は、電圧が前記ゲート領域に印加される場合に、カンチレバーを第１の位置から前記ドレイン領域に接する第２の位置まで撓ませる第２磁性層を有する前記カンチレバーを含み、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲と、前記カンチレバーと前記ドレイン領域との間で許容できる複数のギャップの範囲とを増大させる、
コンピューティングデバイス。
【請求項２２】
前記カンチレバーは、前記第２の位置にある間前記ドレイン領域に接触し、前記カンチレバーが前記ドレイン領域と接し続ける力を加える前記接着場をもつ自由端を含む、請求項１９から２１のいずれか一項に記載のコンピューティングデバイス。
【請求項２３】
前記カンチレバーは、前記電圧が前記ゲート領域から除去される場合に、前記第２の位置から、前記ドレイン領域と接しない前記第１の位置まで復元される、請求項１９から２２のいずれか一項に記載のコンピューティングデバイス。
【請求項２４】
基板上に少なくとも１つの非磁性金属層を形成する工程と、
前記少なくとも１つの非磁性金属層上に第１強磁性体金属層を形成する工程と、
前記第１強磁性体金属層上に第１誘電体層を形成する工程と、
前記第１誘電体層上に第２誘電体層を堆積させる工程と、
前記第２誘電体層上に第２強磁性体金属層を形成する工程と、
前記第２強磁性体金属層上にポリシリコン層を堆積させる工程と、
フォトレジストによりマスクされない前記ポリシリコン層と、前記第２強磁性体金属層と、前記第２誘電体層との複数の領域をエッチングし、電圧がカンチレバーに印加される場合に、基板に向かって第１の位置から第２の位置まで撓む前記カンチレバーを形成する工程と
を備える
複数のナノ磁石をもつナノエレクトロメカニカルデバイス（ＮＥＭＳデバイス）を製造するための方法。
【請求項２５】
前記第１強磁性体金属層及び前記第２強磁性体金属層は、接着場に対抗して作用する磁場を生成し、前記ＮＥＭＳデバイスの動作電圧をより低くする、請求項２４に記載の方法。
【請求項２６】
前記第１強磁性体金属層及び前記第２強磁性体金属層は、接着場に対抗して作用する磁場を生成し、前記カンチレバーの長さ及び厚さに対する複数のサイズ範囲と、前記カンチレバーと前記第１誘電体層との間のギャップとを増大させる、請求項２４又は２５に記載の方法。
【請求項２７】
第１磁性層及び誘電体層を支持するための手段と、
第１位置及び第２位置の間をスイッチングするための手段であって、電圧がスイッチングするための前記手段に印加される場合に、第１の位置から前記誘電体層に対して第２の位置まで移動する、スイッチングするための手段と
を備え、
前記スイッチングするための手段は、第２磁性層及びポリシリコン層を備える、
装置。
【請求項２８】
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、装置の動作電圧をより低くし、スイッチングするための前記手段の長さ及び厚さに対する複数のサイズ範囲を増大させ、スイッチングするための前記手段と前記誘電体層との間で許容できる複数のギャップの範囲を増大させる、請求項２７に記載の装置。
【請求項２９】
第１磁性層及び誘電体層を支持するための手段と、
第１位置及び第２位置の間をスイッチングするための手段であって、電圧がスイッチングするための前記手段に印加される場合に、第１の位置から前記誘電体層に対して第２の位置まで移動する、スイッチングするための手段と
を備え、
前記スイッチングするための手段は、第２磁性層を備え、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、装置の動作電圧をより低くする、
装置。
【請求項３０】
第１磁性層及び誘電体層を支持するための手段と、
第１位置及び第２位置の間をスイッチングするための手段であって、電圧がスイッチングするための前記手段に印加される場合に、第１の位置から前記誘電体層に対して第２の位置まで移動する、スイッチングするための手段と
を備え、
前記スイッチングするための手段は、第２磁性層を備え、
前記第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、スイッチングするための前記手段の長さ及び厚さに対する複数のサイズ範囲を増大させ、スイッチングするための前記手段と前記誘電体層との間で許容できる複数のギャップの範囲を増大させる、
装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、磁気デバイスの分野に係り、特に、スティクション補償のためのナノエレクトロメカニカルデバイスに係る。
【背景技術】
【０００２】
過去数十年の間、集積回路における構造のスケーリングは、常に成長する半導体産業を後押しする原動力であった。ますます小さな構造へとスケーリングすることは、半導体チップの限られた敷地上での機能ユニットの密度増大を可能にする。例えば、トランジスタサイズを縮小することは、より多くの数のメモリデバイスをチップ上に組み込むことを可能にするので、容量の増大した製品の製造につながる。しかしながら、これまで以上の容量に向かうことには問題が無いわけではない。それぞれのデバイスの性能を最適化する必要性が次第に顕著になる。
【０００３】
ナノエレクトロメカニカル（ＮＥＭＳ）リレーは、スイッチと同様に動作する。ＮＥＭＳリレーは、電圧を使用して回路を物理的に開閉する。ＮＥＭＳリレーは、複数のＣＭＯＳトランジスタと異なり、電源をオフにされる場合に電流をリークさせないことによるエネルギー効率の利点を有する。しかしながら、複数のナノリレーが低電圧で動作される物理的寸法は限られており、製造公差は小さい。
【図面の簡単な説明】
【０００４】
【図１】従来のアプローチに従ったナノエレクトロメカニカル（ＮＥＭＳ）デバイスの断面図を示す。
【図２Ａ】本発明の一実施形態に従った複数のナノ磁石をもつナノエレクトロメカニカル（ＮＥＭＳ）デバイスの断面図を示す。
【図２Ｂ】本発明の一実施形態に従った複数のナノ磁石をもつナノエレクトロメカニカル（ＮＥＭＳ）デバイスの断面図を示す。
【図３】本発明の１つの実施形態に従った異なる複数のギャップに対するカンチレバー長対カンチレバー厚のプロットを示す。
【図４】本発明の１つの実施形態に従った複数のナノ磁石を含むデバイスにおける異なる複数のギャップに対するカンチレバー長対カンチレバー厚のプロットを示す。
【図５Ａ】本発明の１つの実施形態に従った異なる複数のカンチレバー形状に対するアクチュエーション電圧に応じたシリコンカンチレバーのばね復元力のプロットを示す。
【図５Ｂ】本発明の１つの実施形態に従った複数のナノ磁石を含むデバイスのための、及び複数のナノ磁石を含まないデバイスのための最小電圧におけるカンチレバー厚対カンチレバー長のプロットを示す。
【図６】第１の位置（例えば、論理レベル０）から第２の位置（例えば、論理レベル１）までスイッチングするＮＥＭＳデバイスを示す。
【図７】第２の位置（例えば、論理レベル１）から第１の位置（例えば、論理レベル０）までスイッチングするＮＥＭＳデバイスを示す。
【図８】本発明の１つの実施形態に従った、第１の位置（例えば、論理レベル０）から第２の位置（例えば、論理レベル１）までスイッチングする複数のナノ磁石を有するＮＥＭＳデバイスを示す。
【図９】本発明の１つの実施形態に従った、第２の位置（例えば、論理レベル１）から第１の位置（例えば、論理レベル０）までスイッチングする複数のナノ磁石を有するＮＥＭＳデバイスを示す。
【図１０Ａ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｂ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｃ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｄ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｅ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｆ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｇ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｈ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｉ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１０Ｊ】本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。
【図１１】本発明の一実施形態に従った電子システムのブロック図を示す。
【図１２】本発明の１つの実施例に従ったコンピューティングデバイスを示す。
【発明を実施するための形態】
【０００５】
スティクション補償のための複数のナノ磁石をもつ複数のナノエレクトロメカニカル（ＮＥＭＳ）デバイスが、記載されている。以下の記載においては、本発明の複数の実施形態の深い理解を提供するために、具体的な磁性層インテグレーション及び材料の体制等の、多くの具体的な詳細が説明される。これらの具体的な詳細が無くとも本発明の複数の実施形態を実施し得る点は、当業者には明らかとなるであろう。その他の例において、集積回路設計レイアウト等のよく知られた構造は、本発明の複数の実施形態を不必要に不明瞭としないように、詳細には記載されていない。更に、図に示された様々な実施形態は、例示的な表現であって、必ずしも原寸に比例して描写されたものではないことを理解されたい。
【０００６】
一又は複数の実施形態が、ＮＥＭＳデバイスの動作電圧の制御を改善させ（例えば、ＮＥＭＳデバイスのより低い動作電圧）、カンチレバーのサイズの制御とカンチレバーとＮＥＭＳデバイスの基板との間のギャップの制御とを改善させるための複数のナノ磁石をもつ複数のＮＥＭＳデバイスに関する。複数の用途は、複数の計算（例えば、複数のより低い性能計算）のためにＣＰＵ、プロセッサ、チップセット、無線デバイス等での使用を含んでもよい。
【０００７】
図１は、従来のアプローチに従ったナノエレクトロメカニカル（ＮＥＭＳ）デバイスの断面図を示す。デバイス１００は、グランド電極として作用するシリコン基板１１０、酸化層１２０、ＳｉＯ２層１３０、並びにポリシリコン層１４０及び１４２を備える。図１で示されるように、層１４０は、層１４０に電圧が印加される場合、基板に向かって移動する自由端を含むカンチレバーである。自由端は、層１４０に電圧が印加されない場合（例えば、ＶＤＤ電極）、基板から離れる。 
【０００８】
図２Ａ及び図２Ｂは、本発明の一実施形態に従った複数のナノ磁石をもつナノエレクトロメカニカル（ＮＥＭＳ）デバイスの断面図を示す。デバイス２００は、基板層２１０（例えば、シリコン基板層）、基板層の上に配置される非磁性層２２０、非磁性及び基板層の上に配置される第１磁性層２３０、第１磁性層の上に配置される第１誘電体層２４０、第１誘電体層の上に配置される第２誘電体２５０（例えば、犠牲酸化）、及びカンチレバー２８０を備える。カンチレバー２８０は、磁性層２６２及びポリシリコン層２７２を含む。磁性層２６０は、磁性層２６２と比較して同一又は異なる磁性層から形成されてもよい。ポリシリコン層２７０は、ポリシリコン層２７２と比較して同一又は異なるポリシリコン層から形成されてもよい。図２Ａは、電圧が、ポリシリコン層２７２（すなわち、ＶＤＤ電極）と基板２１０（すなわち、グランド電極）との間で印加されていない、第１の位置にあるカンチレバー２８０を示す。図２Ｂは、電圧（例えば、Ｖｄｄ）が、ポリシリコン層２７２（すなわち、ＶＤＤ電極）と基板２１０（すなわち、グランド電極）との間で一定時間（例えば、１ナノ秒）印加される、第２の位置にあるカンチレバー２８０を示す。カンチレバーは、電圧がカンチレバーに印加される場合に、第１の位置から、第１誘電体層と接する第２の位置まで撓む。カンチレバーは、電圧がカンチレバーから除去される場合に、第２の位置から、第１誘電体層と接しない第１の位置まで復元される。基板層２１０は、電圧（Ｖｄｄ）がカンチレバーに印加される場合にグランド電極として作用する。カンチレバーは、長さ２８２、厚さ２８４、及びギャップ２８６を有し、ギャップ２８６はカンチレバーの下面から誘電体層２４０の上面までの距離を表す。
【０００９】
１つの実施形態において、非磁性層は、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、及びマグネシウム（Ｍｇ）のうちの少なくとも１つを含む。非磁性層は、磁性層２３０に対する結晶化テンプレート（例えば、配向）を提供する。磁性層２３０、２６０及び２６２は、コバルト（Ｃｏ）又は他の適した複数の強磁性体層（例えば、Ｆｅ）を含んでもよい。誘電体層２４０は、酸化マグネシウム（ＭｇＯ）又は任意の他の適切な誘電体層であってもよい。 
【００１０】
磁性層２３０及び２６２（例えば、複数のナノ磁石）は、これらのサイズ（例えば、長くて薄い）及び磁気異方性により、同一の方向に磁化される状態を維持する。以下で説明されるように、これらのナノ磁石は、カンチレバーの接着力に対抗して作用し、複数の動作電圧の範囲及びカンチレバーに対する複数のサイズ範囲を改善する磁気反発力を生成する。
【００１１】
図３は、本発明の１つの実施形態に従った異なる複数のギャップに対するカンチレバー長対カンチレバー厚のプロットを示す。プロット３００は、カンチレバーの下面と基板の上面との間で、２、３、４、及び５ｎｍの複数のギャップに対して、１ボルト（すなわち、１ボルトのＶｄｄ）で動作するシリコンカンチレバーに対するカンチレバー長（ナノメートル（ｎｍ））対カンチレバー厚（ｎｍ）を示す。複数のナノ磁石を含まない、この特定のデバイスは、５ｎｍ又はそれより大きいギャップ分離で対象の寸法において機能せず、したがってプロットにおける５ｎｍの複数の影付き領域は存在しない。２ｎｍ未満の複数のギャップは、この形態においてトンネル電流が顕著になり始めるので、プロット上に示されていない。２ｎｍ領域より下の非稼働領域に対して、カンチレバーは、長さが短いことに起因して硬くなり（例えば、十分に撓むことができない）、印加される電圧から十分な静電力を有さない。４ｎｍ領域より上の非稼働領域に対して、カンチレバーは、長さがより長いことに起因して軟らかくなり（例えば、誘電体層と接する屈曲位置にとどまる）、接着力を克服するために印加される電圧からの十分な静電力を有さない。プロットのために使用される楽観的な接着力は、ファンデルワールス力のみを含む。湿度及び金属接合等の複数の環境条件が、このプロットで説明されてこなかったものの２０倍ものスティクションを増大させ得る。スティクションは、接している複数の静止目的物の相対的な動きを可能にするために、克服される必要がある静摩擦である。これらの環境条件は望ましくなく、動作範囲を変更するであろうが、プロット３００における一般的な複数のトレンドは変更しないであろう。 
【００１２】
図４で示されるように、複数のナノ磁石がデバイスの設計に含まれる場合、その結果動作範囲は増大される。図４は、本発明の１つの実施形態に従った複数のナノ磁石を含むデバイスにおける異なる複数のギャップに対するカンチレバー長対カンチレバー厚のプロットを示す。プロット４００は、カンチレバーの下面と基板の上面との間で、２、３、４、及び５ｎｍの複数のギャップに対して、１ボルト（すなわち、１ボルトのＶｄｄ）で動作するシリコンカンチレバーに対するカンチレバー長（ナノメートル（ｎｍ））対カンチレバー厚（ｎｍ）を示す。複数のナノ磁石を含む、この特定のデバイスは、５ｎｍ又はそれより大きいギャップ分離で対象の寸法において機能せず、したがってプロットにおける５ｎｍの複数の影付き領域は存在しない。２ｎｍ未満の複数のギャップは、この形態においてトンネル電流が顕著になり始めるので、プロット上に示されていない。プロットのために使用される楽観的な接着力は、ファンデルワールス力のみを含む。 
【００１３】
プロット３００及び４００は、平行板リレーを用いてシミュレーションされている。復元力は、カンチレバーの有効ばね定数に由来し、静電力は、複数の平行板の間の解析静電引力に由来する。接着力は、ファンデルワールス相互作用を構成する力学分野で展開される密度汎関数理論で算出された。複数の磁力は、原子双極子‐双極子相互作用から連続形態への複数の力を測定するモデルを用いて算出された。平行板リレーモデルが確かであることを検証するため、アクチュエーション電圧に応じたシリコンカンチレバーのばね復元力は、本発明の１つの実施形態に従ったカンチレバーに対して図５Ａにおいてプロットされている複数の結果と、フリンジキャパシタンス及び異なる複数のカンチレバー形状を数値によって構成して算出された。カンチレバーは、５ｎｍの幅、３ｎｍから３０ｎｍまで変化するギャップ、３ｎｍから３０ｎｍまで変化する厚さ、及び１００ｎｍから３００ｎｍまで長さが変化する長さを有する。より高い復元力をもつ複数のデータポイントは、より高いカンチレバー厚を有するが、より低い復元力をもつ複数のデータポイントは、より小さいギャップを有する。 
【００１４】
複数のナノ磁石は、ギャップ動作範囲を拡大することによりこのデバイスのロバストを改善する、なぜなら、ギャップは、最も小さく最も制御が難しい寸法であり、デバイスは、このパラメータに対して非常に影響を受けやすいからである。複数のナノ磁石はまた、プロット４００で示されるように、異なる厚さ（例えば、２ｎｍから４ｎｍ）における複数の動作領域の重なりを可能にする。例えば、領域４１０は、デバイスが２、３、及び４ｎｍの複数のギャップに対して動作される重なり領域である。この重なり領域４１０に対して、デバイスは、約２５０ｎｍから３００ｎｍの長さ、及び約２５ｎｍから３０ｎｍの厚さを有する。この実施形態において、磁性材料の他の寸法も同様に機能するが、磁性材料は、カンチレバーの約半分を占める。強力なナノ磁石は、鉄に類似する磁気モーメントを含み、動作範囲は、適切な磁気要素又は合金を選択することにより更に最適化され得る。
【００１５】
図５Ｂは、本発明の１つの実施形態に従った複数のナノ磁石を含むデバイスのための、及び複数のナノ磁石を含まないデバイスのための最小電圧（例えば、１ボルト）におけるカンチレバー厚対カンチレバー長のプロットを示す。プロット５５０は、複数の磁石のないデバイスに対して、及び複数のナノ磁石のあるデバイスに対して、１ボルト（すなわち、１ボルトのＶｄｄ）で動作するシリコンカンチレバーに対するカンチレバー厚（ナノメートル（ｎｍ））対カンチレバー長（ｎｍ）を示す。カンチレバーが約１００ｎｍより長い場合に、複数のナノ磁石は、カンチレバーを動作するのに必要とされる厚さを低減する。カンチレバーの厚さ及び長さは、図２Ｂで示される屈曲位置から図２Ａで示される復元位置までカンチレバーを復元するのに必要とされる復元力を決定する。
【００１６】
複数のＮＥＭＳデバイス（例えば、複数のＮＥＭＳリレー又は複数のスイッチ）は、複数のＣＭＯＳチップを製造するために現在使用されている複数の技術により作成され得、最近は複数の計算用途に使用されている。ＮＥＭＳデバイスは、現在、ＣＭＯＳデバイスの少なくとも１００倍は遅いが、リーク電流を有しない。計算が可能であるＮＥＭＳデバイスが、いくつかの方法で実現され得る。例えば、形成され、プロットされたＮＥＭＳリレーは、シリコンカンチレバー及び基板を含む。電圧が印加される場合に、静電力は、カンチレバーを基板に向かって撓ませる。動作可能なカンチレバーが、図２Ｂで示されるように電圧が印加される時間の間接触し、その復元力に起因して電圧が除去された後に図２Ａで示されるようにその元の位置に戻る。第１の故障モードが、とても硬くなり、接触しない状態であるカンチレバーであり、第２の故障モードが、とても軟らかくなり、ファンデルワールス力又は他の接着力に起因して基板上に配置される誘電体層から離れることができないカンチレバーである。従って、デバイスが機能するために、静電力は、復元力より大きくならなければならず、復元力は、図６−図８に示される接着力より大きくならなければならない。
【００１７】
図６は、第１の位置（例えば、論理レベル０）から第２の位置（例えば、論理レベル１）までスイッチングするＮＥＭＳデバイスを示す。デバイス６００は、ソース領域６１０を備え、ソース領域６１０は、カンチレバー６１２、ドレイン領域６２０、及びゲート領域６３０を有する。静電力及び接着力６４２が、ばね復元力６４４より大きい場合、静電力６４０を加えることにより、カンチレバー６１２を、カンチレバーの自由端がドレイン領域６２０に接触している状態で、ドレイン領域６２０に向かって撓ませる。デバイスは、静電力及び接着力６４２がばね復元力６４４より大きい場合、第１の位置６５０（例えば、論理レベル０）から図６で破線を有する第２の位置６５２（例えば、論理レベル１）までスイッチングする。
【００１８】
図７は、第２の位置（例えば、論理レベル１）から第１の位置（例えば、論理レベル０）までスイッチングするＮＥＭＳデバイスを示す。デバイス７００は、ソース領域７１０を備え、ソース領域７１０は、カンチレバー７１２、ドレイン領域７２０、及びゲート領域７３０を有する。ばね復元力７４４が接着力７４２より大きい場合、静電力が存在しないので、カンチレバー７１２の自由端がドレイン領域７２０から離れて、カンチレバーは復元される。デバイスは、ばね復元力７４４が接着力７４２より大きい場合、図７において破線を有する第２の位置７５２（例えば、論理レベル１）から第１の位置７５０（例えば、論理レベル０）までスイッチングする。
【００１９】
通常、数マイクロメータを下回り数百ナノメートルまでのカンチレバー長をもってＮＥＭＳリレーが構築される。マイクロスケールにおいて、複数のリレーは、１ボルト近くで動作し得るが、ナノスケールにおいては、接着力及び復元力が増大し、これにより、動作電圧は約何十倍も高くなる。複数の固有の接着力が、電流ＭＯＳトランジスタと同等の寸法の複数のナノリレーの低電圧動作に対する主な制約である。 
【００２０】
本発明の設計の複数の実施形態は、デバイスにおける磁性材料の少なくとも２つの長く薄い板を含み、接着力を部分的にオフセットし、デバイスの複数の寸法の範囲に対して更なる柔軟性とギャップにおける複数のばらつきに対するより良い公差を有する。
【００２１】
図８は、本発明の１つの実施形態に従った、第１の位置（例えば、論理レベル０）から第２の位置（例えば、論理レベル１）までスイッチングする複数のナノ磁石を有するＮＥＭＳデバイスを示す。デバイス８００は、ソース領域８１０を備え、ソース領域８１０は、カンチレバー８１２、ドレイン領域８２０、及びゲート領域８３０を有する。カンチレバーは、図８において破線で示される磁性材料８６２を含み、ゲートも、図８において破線で示される磁性材料８６０を含む。静電力及び接着力８４２が、ばね復元力８４４及び磁力８４６より大きい場合、静電力８４０を加えることにより、カンチレバー８１２を、カンチレバーの自由端がドレイン領域８２０に接触している状態で、ドレイン領域８２０に向かって撓ませる。デバイスは、静電力及び接着力８４２がばね復元力８４４及び磁力８４６より大きい場合、第１の位置８５０（例えば、論理レベル０）から図８で破線を有する第２の位置８５２（例えば、論理レベル１）までスイッチングする。 
【００２２】
図９は、本発明の１つの実施形態に従った、第２の位置（例えば、論理レベル１）から第１の位置（例えば、論理レベル０）までスイッチングする複数のナノ磁石を有するＮＥＭＳデバイスを示す。デバイス９００は、ソース領域９１０を備え、ソース領域９１０は、カンチレバー９１２、ドレイン領域９２０、及びゲート領域９３０を有する。カンチレバーは、図９において破線で示される磁性材料９６２を含み、ゲートも、図９において破線で示される磁性材料９６０を含む。ばね復元力９４４及び磁力９４６が接着力９４２より大きい場合、静電力が存在しないので、カンチレバー９１２の自由端がドレイン領域９２０から離れて、カンチレバーは復元される。デバイスは、ばね復元力９４４及び磁力が接着力９４２より大きい場合、図９において破線を有する第２の位置９５２（例えば、論理レベル１）から第１の位置９５０（例えば、論理レベル０）までスイッチングする。
【００２３】
磁性材料の位置、長さ、厚さ、及び型は、図８及び図９の複数の例と比較して変更され得、接着力を部分的にオフセットし、デバイスの複数の寸法の範囲に対して更なる柔軟性及びギャップにおける複数のばらつきに対するより良い公差を有する。複数のナノ磁石は、外部の磁場とこれらの長さ方向に沿って分極され得、その後、複数のナノ磁石は、これらのサイズ及び形状に起因して同一の方向に磁化される状態を維持する。複数のナノ磁石が、単一ドメインであることはサイズによって確実にされ、このことは、複数のナノ磁石が複数のドメインウォールの典型的なサイズより小さい（例えば、約１００ｎｍである）場合に、これらの形状に関わらず一般的にあてはまる。細長い形状は、単軸の形状異方性をもたらし、複数の磁石は、これらの磁化性を異方性の容易な方向に位置合わせすることにより、これらのエネルギーを最小化する。実際は、異方性は複数の単一磁気ドメインを優先するので、複数の細長いナノ構造が、最大約５００ｎｍの長さの単一ドメインである。この約５００ｎｍ又は５００ｎｍ未満の長さの範囲は、対象の動作ナノリレー長と一致する。複数のナノ磁石の保磁場は十分大きいので、複数のナノ磁石が互いに近位であり、複数のナノ磁石の厚さ及び硬さを変化させることにより制御され得る場合に、複数のナノ磁石が複数の磁化性をスイッチしないことを確実にする。複数の金属表面間の接着はファンデルワールス力の３０倍かそれより強いので、複数のナノ磁石が互いに約１ｎｍよりも近くないことが望ましい。
【００２４】
図１０Ａから図１０Ｊは、本発明の１つの実施形態に従った複数のナノ磁石をもつＮＥＭＳデバイスを製造するための処理工程をもつ方法を示す。図１０Ａは、少なくとも１つの非磁性金属層１００４（例えば、Ｔａ、Ｒｕ）が、シリコン基板１００２上に形成（例えば、スパッタ）されている処理工程を示す。少なくとも１つの非磁性金属層は、次に成長させられ、スパッタされる磁性層のための結晶化テンプレート（例えば、向き）を提供し得る。この非磁性層は、次に成長させられ、スパッタされる磁性層及びシリコン基板からの拡散も阻止し得る。図１０Ｂは、強磁性体金属層１００６（例えば、Ｃｏ）が、少なくとも１つの非磁性金属層１００４上に形成（例えば、スパッタ）されている処理工程を示す。
【００２５】
図１０Ｃは、誘電体層１００８（例えば、Ｔａ、Ｒｕ）が、強磁性体層１００６上に形成（例えば、スパッタ）されている処理工程を示す。図１０Ｄは、誘電体層１０１０（例えば、犠牲酸化）が、誘電体層１００８上に堆積されている処理工程を示す。図１０Ｅは、強磁性体金属層１０１２（例えば、Ｔａ、Ｒｕ）が、誘電体層１０１０上に形成（例えば、スパッタ）されている処理工程を示す。
【００２６】
図１０Ｆは、ポリシリコン層１０１４（又は半導体又は金属製層）が、強磁性体層１０１２上に堆積されている処理工程を示す。図１０Ｇは、フォトレジスト層１０１６が、ポリシリコン層１０１４上に形成され、リソグラフィを施し、次にフォトレジストの複数の露出領域を現像し除去する複数の処理工程を示す。図１０Ｈは、ポリシリコン層１０１４及び強磁性体金属層１０１２を含む、エッチングされているフォトレジストによりマスクされない複数の領域を反応性イオンエッチング（ＲＩＥ）する処理工程を示す。図１０Ｉは、エッチングされている誘電体層１０１０の露出領域をウェットエッチングする処理工程を示す。カンチレバー１０２０が、ＲＩＥ及び複数のウェットエッチング工程に基づき形成される。図１０Ｊは、フォトレジストが除去され、ナノ磁石１００６及び１０１２を含むＮＥＭデバイス１０３０を形成する処理工程を示す。 
【００２７】
図１１は、本発明の一実施形態に従った電子システム１１００のブロック図を示す。電子システム１１００は、例えば、携帯システム、コンピュータシステム、処理制御システム、又はプロセッサ及び関連メモリを利用する任意の他のシステムに対応し得る。電子システム１１００は、（プロセッサ１１０４及びコントロールユニット１１０６を有する）マイクロプロセッサ１１０２、メモリデバイス１１０８、及び入出力デバイス１１１０を含んでもよい（電子システム１１００は、様々な実施形態において複数のプロセッサ、複数のコントロールユニット、複数のメモリデバイスユニット及び／又は複数の入出力デバイスを有してもよいことを理解されたい）。１つの実施形態において、電子システム１１００は、プロセッサ１１０４、並びにプロセッサ１１０４、メモリデバイス１１０８、及び入出力デバイス９１０間の他の処理によりデータに対して実行される工程を画定する命令のセットを有する。コントロールユニット１１０６は、複数の命令がメモリデバイス１１０８から読み出され、実行されるようにさせる工程のセットを巡回することにより、プロセッサ１１０４、メモリデバイス１１０８、及び入出力デバイス１１１０の複数の工程を調整する。本明細書に記載されているように、メモリデバイス１１０８は、複数のＮＥＭＳデバイス（例えば、複数のＮＥＭＳリレー）を含み得る。一実施形態において、図１１で描かれるように、メモリデバイス１１０８は、マイクロプロセッサ１０２に埋め込まれている。
【００２８】
図１２は、本発明の１つの実施例に従ったコンピューティングデバイス１２００を示す。コンピューティングデバイス１２００は、ボード１２０２を収容する。ボード１２０２は、これらに限定されるものではないが、プロセッサ１２０４及び少なくとも１つの通信チップ１２０６を含め、多数の構成部品を含んでもよい。プロセッサ１２０４は、ボード１２０２に物理的及び電気的に連結される。いくつかの実施例において、少なくとも１つの通信チップ１２０６もまた、ボード１２０２に対して物理的及び電気的に連結される。更なる複数の実施例において、通信チップ１２０６はプロセッサ１２０４の一部である。
【００２９】
その複数の用途に応じて、コンピューティングデバイス１２００は、ボード１２０２に物理的及び電気的に連結されてもよいし、あるいは連結されなくてもよい他の複数の構成部品を含んでもよい。これら他の複数の構成部品としては、これらに限定されるものではないが、揮発性メモリ（例えばＤＲＡＭ）、不揮発性メモリ（例えばＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、電池、オーディオコーデック、映像コーデック、出力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等の）大容量ストレージデバイスを含む。
【００３０】
通信チップ１２０６によって、コンピューティングデバイス１２００へのデータ転送及びコンピューティングデバイス１２００からのデータ転送に対して無線通信が可能となる。 "無線"という用語及びその派生語は、変調された電磁放射を使用して、非固体の媒体を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を記載するために使用されてよい。当該用語は、複数の関連付けられるデバイスが、いかなる有線も含まないことを暗示するものではないが、いくつかの実施形態においては、含まないこともある。通信チップ１２０６は、これらに限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ  ８０２．１１系統）、ＷｉＭＡＸ（ＩＥＥＥ  ８０２．１６系統）、ＩＥＥＥ  ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生物、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以上に指定される任意の他の無線プロトコルを含む多数の無線規格又は無線プロトコルの任意のものを実装してもよい。コンピューティングデバイス１２００は、複数の通信チップ１２０６を含んでもよい。例えば、第１の通信チップ１２０６は、Ｗｉ‐Ｆｉ及びブルートゥース（登録商標）等の短距離の無線通信専用であってよく、第２の通信チップ１２０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及びその他のような長距離の無線通信専用であってよい。
【００３１】
コンピューティングデバイス１２００のプロセッサ１２０４は、プロセッサ１２０４内にパッケージ化された集積回路ダイ１２１０を含む。本発明のいくつかの実施例において、プロセッサの集積回路ダイは、本発明の複数の実施例に従って構築されたスピン注入メモリのような、１又は複数のデバイス１２１２を含む。 "プロセッサ"という用語は、レジスタ及び／又はメモリからの電子データを処理して、この電子データを、レジスタ及び／又はメモリに格納され得る他の電子データに変換する、任意のデバイス又はデバイスの一部分のことを指してよい。
【００３２】
通信チップ１２０６もまた、通信チップ１２０６内にパッケージ化された集積回路ダイ１２２０を含む。本発明の別の実施例に従うと、通信チップの集積回路ダイは、本発明の複数の実施例に従って構築されたＮＥＭＳデバイスのような、１又は複数のデバイス１２２１を含む。
【００３３】
更なる複数の実施例において、コンピューティングデバイス１２００内に収容される別の構成部品は、本発明の複数の実施例に従って構築されたＮＥＭＳデバイスのような、１又は複数のデバイスを含む集積回路ダイを含んでよい。
【００３４】
様々な実施例においてコンピューティングデバイス１２００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダであってもよい。更なる複数の実施例において、コンピューティングデバイス１２００は、データを処理する任意の他の電子デバイスであってよい。
【００３５】
従って、本発明の１又は複数の実施形態は、動作電圧を増大させ、カンチレバーの寸法とカンチレバーのと基板との間のギャップとの制御を改善させる複数のナノ磁石を有するＮＥＭＳデバイスに一般的に関する。
【００３６】
一実施形態において、ナノエレクトロメカニカル（ＮＥＭＳ）デバイスは、基板層、基板層の上に配置される第１磁性層、第１磁性層の上に配置される第１誘電体層、第１誘電体層の上に配置される第２誘電体層、及び第２誘電体層の上に配置されるカンチレバーを備える。カンチレバーは、電圧がカンチレバーに印加される場合に、基板層に向かって第１の位置から第２の位置まで撓む。
【００３７】
１つの実施形態において、カンチレバーは、第２磁性層及び第２磁性層の上に配置されるポリシリコン層を有する。第１磁性層及び第２磁性層は、コバルト（Ｃｏ）を含んでもよい。
【００３８】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、ＮＥＭＳデバイスの動作電圧をより低くする。
【００３９】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、カンチレバーの長さ及び厚さに対する複数のサイズ範囲を増大させ、カンチレバーと第１誘電体層との間で許容できる複数のギャップの範囲を増大させる。
【００４０】
１つの実施形態において、第２の位置にある間のカンチレバーは、カンチレバーが第１誘電体層と接し続けるための力を加える接着場をもつ第１誘電体層と接する。カンチレバーは、電圧がカンチレバーから除去される場合に、第２の位置から、第１誘電体層と接しない第１の位置まで復元される。 
【００４１】
１つの実施形態において、ＮＥＭＳデバイスは、基板の上に配置される非磁性層を更に備える。
【００４２】
１つの実施形態において、ナノエレクトロメカニカル（ＮＥＭＳ）デバイスは、基板、基板の上に配置され、又は中に形成されるソース領域、基板の上に配置され、又は中に形成されるドレイン領域、及び基板の上に配置され、又は中に形成されるゲート領域を備える。ゲート領域は、第１磁性層を含む。ソース領域は、電圧がゲート領域に印加される場合に、カンチレバーを第１の位置からドレイン領域に接する第２の位置まで撓ませる第２磁性層を有するカンチレバーを含む。
【００４３】
１つの実施形態において、ＮＥＭＳデバイスは、第１及び第２位置の間をスイッチングするためのリレーである。 
【００４４】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、ＮＥＭＳデバイスの動作電圧をより低くする。第１磁性層及び第２磁性層は、コバルト（Ｃｏ）を含む。
【００４５】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、カンチレバーの長さ及び厚さに対する複数のサイズ範囲、並びにカンチレバーとドレイン領域との間で許容できる複数のギャップの範囲を増大させる。
【００４６】
１つの実施形態において、カンチレバーは、第２の位置にある間ドレイン領域に接触し、カンチレバーがドレイン領域と接し続ける力を加える接着場をもつ自由端を含む。カンチレバーは、電圧がゲート領域から除去される場合に、第２の位置から、ドレイン領域と接しない第１の位置まで復元される。
【００４７】
１つの実施形態において、コンピューティングデバイスは、１又は複数のソフトウェアプログラムの複数の命令を実行するための少なくとも１つのプロセッサと、少なくとも１つのプロセッサに通信可能に連結される少なくとも１つの通信チップとを含む。少なくとも１つのプロセッサ又は少なくとも１つの通信チップは、ソース領域、ドレイン領域、及び第１磁性層を有するゲート領域を含む少なくとも１つのナノエレクトロメカニカル（ＮＥＭＳ）デバイスを更に含む。ソース領域は、電圧がゲート領域に印加される場合に、カンチレバーを第１の位置からドレイン領域に接する第２の位置まで撓ませる第２磁性層を有するカンチレバーを含む。
【００４８】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、ＮＥＭＳデバイスの動作電圧をより低くする。
【００４９】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、カンチレバーの長さ及び厚さに対する複数のサイズ範囲、並びにカンチレバーとドレイン領域との間で許容できる複数のギャップの範囲を増大させる。
【００５０】
１つの実施形態において、カンチレバーは、第２の位置にある間ドレイン領域に接触し、カンチレバーがドレイン領域と接し続ける力を加える接着場をもつ自由端を含む。
【００５１】
１つの実施形態において、カンチレバーは、電圧がゲート領域から除去される場合に、第２の位置から、ドレイン領域と接しない第１の位置まで復元される。
【００５２】
１つの実施形態において、複数のナノ磁石をもつナノエレクトロメカニカル（ＮＥＭＳ）デバイスを製造するための方法は、基板上に少なくとも１つの非磁性金属層を形成する工程と、少なくとも１つの非磁性金属層上に第１強磁性体金属層を形成する工程と、強磁性体層上に第１誘電体層を形成する工程と、第１誘電体層上に第２誘電体層を堆積させる工程と、第２誘電体層上に第２強磁性体金属層を形成する工程と、第２強磁性体層上にポリシリコン層を堆積させる工程と、フォトレジストによりマスクされないポリシリコン層と、第２強磁性体層と、第２誘電体層との複数の領域をエッチングし、電圧がカンチレバーに印加される場合に、基板に向かって第１の位置から第２の位置まで撓むカンチレバーを形成する工程とを含む。 
【００５３】
１つの実施形態において、第１及び第２強磁性体層は、接着場に対抗して作用する磁場を生成し、ＮＥＭＳデバイスの動作電圧をより低くする。
【００５４】
１つの実施形態において、第１及び第２強磁性体層は、接着場に対抗して作用する磁場を生成し、カンチレバーの長さ及び厚さに対する複数のサイズ範囲と、カンチレバーと第１誘電体層との間のギャップとを増大させる。
【００５５】
１つの実施形態において、装置は、第１磁性層及び誘電体層を支持するための手段を含む。装置は、第１位置及び第２位置の間をスイッチングするための手段も含む。スイッチングするための手段は、電圧がスイッチングするための手段に印加される場合に、第１の位置から誘電体層に向かって第２の位置まで移動する。
【００５６】
１つの実施形態において、スイッチングするための手段は、第２磁性層及びポリシリコン層を備える。第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、装置の動作電圧をより低くする。
【００５７】
１つの実施形態において、第１及び第２磁性層は、接着場に対抗して作用する磁場を生成し、スイッチングするための手段の長さ及び厚さに対する複数のサイズ範囲を増大させ、スイッチングするための手段と誘電体層との間で許容できる複数のギャップの範囲を増大させる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
0006440039.tif 000013
【図１０Ｂ】
0006440039.tif 000014
【図１０Ｃ】
0006440039.tif 000015
【図１０Ｄ】
0006440039.tif 000016
【図１０Ｅ】
0006440039.tif 000017
【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
0006440039.tif 000020
【図１０Ｉ】
0006440039.tif 000021
【図１０Ｊ】
0006440039.tif 000022
【図１１】
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【図１２】
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