(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して、第１の信号及び前記第１の信号に依存して生成される第１のスプリアスを含む信号を生成する第１の信号源と、
前記クロック信号に同期して、第２の信号及び前記第２の信号に依存して生成される第２のスプリアスを含む信号を生成する第２の信号源と、
第１の通過帯域を有し、前記第１の信号源が生成した信号のうち前記第１の通過帯域外に存在する信号を抑圧する第１のフィルタと、
第２の通過帯域を有し、前記第２の信号源が生成した信号のうち前記第２の通過帯域外に存在する信号を抑圧する第２のフィルタと、
前記第１のフィルタが出力した信号と前記第２のフィルタが出力した信号とを混合し、混合した信号を出力する混合器と、
前記第１の信号と前記第２の信号との周波数差または周波数和が一定であって、かつ前記第１のスプリアスが、前記第１のフィルタの前記第１の通過帯域外に移動するように、または前記第２のスプリアスが、前記第２のフィルタの前記第２の通過帯域外に移動するように、前記第１の信号源及び前記第２の信号源を制御する制御回路と
を備えたことを特徴とする信号発生器。
【請求項２】
前記制御回路は、前記第１のフィルタの前記第１の通過帯域外に前記第１のスプリアスが存在する時間より、前記第１のフィルタの前記第１の通過帯域外に前記第１の信号が存在する時間が短く、前記第２のフィルタの前記第２の通過帯域外に前記第２のスプリアスが存在する時間より、前記第２のフィルタの前記第２の通過帯域外に前記第２の信号が存在する時間が短くなるように、前記第１の信号源及び前記第２の信号源を制御することを特徴とする請求項１に記載の信号発生器。
【請求項３】
前記第１の信号源及び前記第２の信号源はダイレクトデジタルシンセサイザーであって、
前記制御回路は、周波数データを用いて前記第１の信号源及び前記第２の信号源を制御することを特徴とする請求項１に記載の信号発生器。
【請求項４】
前記第１の信号源及び前記第２の信号源はデジタルアナログ変換回路であって、
前記制御回路は、振幅データを用いて前記第１の信号源及び前記第２の信号源を制御することを特徴とする請求項１に記載の信号発生器。
【請求項５】
前記クロック信号の周波数を変化させ、変化した前記クロック信号を第１の信号源に出力する第１のクロック可変回路と、
前記クロック信号の周波数を変化させ、変化した前記クロック信号を第２の信号源に出力する第２のクロック可変回路と、
を備え
前記制御回路は、前記第１のクロック可変回路及び前記第２のクロック可変回路を制御することを特徴とする請求項１または請求項２に記載の信号発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意の周波数の信号を生成する信号発生器に関する。
【背景技術】
【０００２】
信号発生器は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば、信号発生器は、ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ：ダイレクトデジタルシンセサイザー）またはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などを用いて構成される。
【０００３】
ＤＤＳは、加算器、ラッチ、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：デジタルアナログ変換回路）を備え、任意の信号波形または任意の周波数の信号をディジタル的に生成できる回路である。
【０００４】
例えば、ＤＤＳを用いた信号発生器の従来技術として、非特許文献１において、ＤＤＳと基準信号源、ローパスフィルタを用いた構成が示されている。この信号発生器は、ＤＤＳが基準信号源の出力信号に同期してアナログ信号を生成し、ローパスフィルタに出力する。ローパスフィルタは、ＤＤＳから出力された信号に含まれるスプリアスを抑圧する。この構成によって、信号発生器として所望の信号を出力することができる。ここで、スプリアスとは、高調波、高調波のエリアシング歪みなど、所望信号以外の不要信号を意味する。
【０００５】
図２１は、従来の信号発生器の出力信号の周波数スペクトルを示す図である。
横軸は周波数であり、縦軸は電力である。ｆｏｕｔは信号発生器が出力する所望信号の周波数、ｆｓｐｒｓ１は所望信号近傍のスプリアスの周波数、ｆｓｐｒｓ２は所望信号から離れたスプリアスの周波数、ｆｃは、ローパスフィルタの遮断周波数、ｆｓはＤＤＳのサンプリング周波数である。なお、ｆｓは、一般的に、基準信号源が出力するクロック信号の周波数と一致する。
従来の信号発生器が所望信号を出力するとき、ＤＤＳから出力されたスプリアスをすべてローパスフィルタで抑圧できることが理想であるが、アナログ回路で減衰特性が急峻なフィルタを作成することは難しいため、所望信号近傍のスプリアスを抑圧することは難しい。したがって、図２１において、ｆｏｕｔから離れたｆｓｐｒｓ２は抑圧できるが、ｆｏｕｔ近傍のｆｓｐｒｓ１を抑圧することはできない。よって、ＤＤＳを用いた従来の信号発生器では、その出力信号にスプリアスが含まれていた。
【０００６】
ｆｓｐｒｓ１を抑圧するために、ｆｏｕｔをｆｃに近づけて使用することも考えられる。しかし、その場合、ｆｓｐｒｓ１は抑圧できるが、ｆｏｕｔの電力は低下する。また、ｆｏｕｔがｆｃに近くないと、スプリアスを抑圧できないため、使用できるｆｏｕｔが制限される。
【０００７】
様々なｆｏｕｔを出力する場合、別の課題も生じる。図２１において、ｆｓｐｒｓ１が高調波の歪みであり、ｆｓｐｒｓ２がエリアシング歪みだとする。その場合、図２１において、ｆｏｕｔを矢印の方向に動かし、ｆｏｕｔをｆｓに近づけると、ｆｓｐｒｓ１はｆｏｕｔと同じ方向に動くため、抑圧される。しかし、ｆｓｐｒｓ２はエリアシング歪みであるため、ｆｏｕｔと反対方向に動き、フィルタの通過帯域内に入ってくる。このため、ｆｏｕｔをｆｃに近づけると、ｆｓｐｒｓ１を抑圧できても、ｆｓｐｒｓ２を抑圧できなくなる。ｆｏｕｔの近傍のスプリアスが高調波の歪みによるスプリアスになるか、高調波のエイリアスの歪みによるスプリアスになるかは、ｆｏｕｔとｆｓとの周波数関係で決定される。
【０００８】
このように、ｆｏｕｔとｆｓとの周波数差により、ｆｏｕｔ近傍のスプリアスが、何に起因するスプリアスなのかは変化するので、従来の信号発生器が様々なｆｏｕｔを出力する場合、すべてのｆｏｕｔに対して、ｆｏｕｔ近傍のスプリアスを抑圧することは難しい。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｊ.Ｔｉｅｒｎｅｙ, Ｃ.Ｍ.Ｒａｄｅｒ, Ｂ.Ｇｏｌｄ「Ａ Ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｚｅｒ」, ＩＥＥＥ Ｔａｎｓａｃｔｉｏｎ ｏｎ Ａｕｄｉｏ ａｎｄ Ｅｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ．
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＤＤＳを用いた従来の信号発生器では、所望信号の近傍に存在するスプリアスを抑圧できないため、信号発生器の出力信号にスプリアスが含まれるという課題があった。
【００１１】
本発明は、上記のような課題を解決するためになされたもので、スプリアスを抑圧できる信号発生器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の信号発生器は、クロック信号に同期して、第１の信号及び第１の信号に依存して生成される第１のスプリアスを含む信号を生成する第１の信号源と、クロック信号に同期して、第２の信号及び第２の信号に依存して生成される第２のスプリアスを含む信号を生成する第２の信号源と、第１の通過帯域を有し、第１の信号源が生成した信号のうち第１の通過帯域外に存在する信号を抑圧する第１のフィルタと、第２の通過帯域を有し、第２の信号源が生成した信号のうち第２の通過帯域外に存在する信号を抑圧する第２のフィルタと、第１のフィルタが出力した信号と第２のフィルタが出力した信号とを混合し、混合した信号を出力する混合器と、第１の信号と第２の信号との周波数差または周波数和が一定であって、かつ第１のスプリアスが、第１のフィルタの第１の通過帯域外に移動するように、または第２のスプリアスが、第２のフィルタの第２の通過帯域外に移動するように、第１の信号源及び第２の信号源を制御する制御回路とを備える。
【発明の効果】
【００１３】
本発明によれば、信号発生器のスプリアスを低減できるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る信号発生器の一構成例を示す構成図である。
【図２】実施の形態１に係るＤＤＳ制御回路２におけるｋ１（ｔ）及びｋ２（ｔ）の演算手順の一例を示すフローチャートである。
【図３】実施の形態１に係るｋ１（ｔ）の変化を示す図である。
【図４】実施の形態１に係るｋ２（ｔ）の変化を示す図である。
【図５】実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）の時間変化の一例を示す図である。
【図６】実施の形態１に係るＤＤＳ３の出力信号の周波数スペクトルを示す図である。
【図７】実施の形態１に係るスプリアスが高調波のエリアシング歪みのときのＤＤＳ３の出力信号の周波数スペクトルを示す図である。
【図８】実施の形態１に係るＤＤＳ４の出力信号の周波数スペクトルを示す図である。
【図９】実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）を三角波状に変化させたときの例を示す図である。
【図１０】実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）を矩形波状に変化させたときの例を示す図である。
【図１１】実施の形態１に係るフィルタ５の出力信号の周波数スペクトルを示す図である。
【図１２】実施の形態１に係るフィルタ６の出力信号の周波数スペクトルを示す図である。
【図１３】実施の形態１に係るミキサ７の出力信号の周波数スペクトルを示す図である。
【図１４】実施の形態１に係るフィルタ８の出力信号の周波数スペクトルを示す図である。
【図１５】実施の形態１に係るスプリアスを抑圧するフィルタ５及びフィルタ６が無い場合におけるフィルタ８の出力信号の周波数スペクトルを示す図である。
【図１６】実施の形態１に係るｆ１（ｔ）とｆ２（ｔ）との周波数和が時間によらず一定である場合におけるｆ１（ｔ）及びｆ２（ｔ）の制御の一例を示す図である。
【図１７】実施の形態２に係る信号発生器の一構成例を示す構成図である。
【図１８】実施の形態２に係るＤＡＣ制御回路１２におけるＡ１（ｔ）及びＡ２（ｔ）の演算手順の一例を示すフローチャートである。
【図１９】実施の形態３に係る信号発生器の一構成例を示す構成図である。
【図２０】実施の形態３に係るＤＤＳ制御回路２１におけるｋ１（ｔ）、ｋ２（ｔ）、ｍ１（ｔ）、ｍ２（ｔ）の演算手順の一例を示すフローチャートである。
【図２１】従来の信号発生器の出力信号の周波数スペクトルを示す図である。
【発明を実施するための形態】
【００１５】
実施の形態１
図１は、実施の形態１に係る信号発生器の一構成例を示す構成図である。
本信号発生器は、基準信号源１（基準信号源の一例）、ＤＤＳ制御回路２（制御回路の一例）、ＤＤＳ３（第１の信号源の一例）、ＤＤＳ４（第２の信号源の一例）、フィルタ５（第１のフィルタの一例）、フィルタ６（第２のフィルタの一例）、ミキサ７（混合器の一例）、フィルタ８を備える。図１において、ｆ１（ｔ）はＤＤＳ３の所望信号の周波数、ｆ２（ｔ）はＤＤＳ４の所望信号の周波数、ｆｏｕｔは本信号発生器が出力する所望信号の周波数を示す。ｋ１（ｔ）、ｋ２（ｔ）は、それぞれｆ１（ｔ）、ｆ２（ｔ）を示すディジタルの周波数データである。ｆＣＬＫは、基準信号源が出力するクロック信号の周波数である。
【００１６】
基準信号源１は、本信号発生器のクロック信号を出力する発振器である。例えば、基準信号源１には、正確な周波数を出力できる水晶発振器、ＰＬＬ、ＤＤＳなどが用いられる。基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。基準信号源１の出力端子は、ＤＤＳ制御回路２のクロック端子、ＤＤＳ３のクロック端子、ＤＤＳ４のクロック端子に接続される。基準信号源１は、周波数ｆＣＬＫにて発振し、ｆＣＬＫの信号をＤＤＳ制御回路２、ＤＤＳ３，ＤＤＳ４に出力する。
【００１７】
ＤＤＳ制御回路２は、基準信号源１が出力した周波数ｆＣＬＫのクロック信号に同期し、ＤＤＳ３及びＤＤＳ４の所望信号の周波数データを演算し、演算した周波数データをそれぞれＤＤＳ３とＤＤＳ４とに出力する制御回路である。ＤＤＳ制御回路２のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ制御回路２の第１の出力端子は、ＤＤＳ３の入力端子に接続され、ＤＤＳ制御回路２の第２の出力端子は、ＤＤＳ４の入力端子に接続される。
【００１８】
また、ＤＤＳ制御回路２は、所望信号の周波数ｆｏｕｔを示すディジタルデータが入力され、ｆｏｕｔからｋ１（ｔ）及びｋ２（ｔ）を演算し、ｋ１（ｔ）をＤＤＳ３に出力し、ｋ２（ｔ）をＤＤＳ４に出力する。ＤＤＳ制御回路２には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などが用いられる。ＤＤＳ制御回路２は、ｋ１（ｔ）及びｋ２（ｔ）を演算する演算回路を有し、フィルタ５の通過帯域、フィルタ５の遮断周波数（ｆｃ１）、フィルタ６の通過帯域及びフィルタ６の遮断周波数（ｆｃ２）を記憶するメモリを有する。
【００１９】
図２は、実施の形態１に係るＤＤＳ制御回路２におけるｋ１（ｔ）及びｋ２（ｔ）の演算手順の一例を示すフローチャートである。このフローチャートでは、ｆｃ１及びｆｃ２のうち少なくとも一方がｆｏｕｔよりも大きいとする。また、フローチャートにおいて２つの値を比較して次のステップを決定する際、両者が等しい場合は、どちらのステップに進んでも良い。
【００２０】
まず、ステップＳ１０１において、ＤＤＳ制御回路２にｆｏｕｔを示すディジタルデータが入力され、ｆｏｕｔが設定される。
次に、ステップＳ１０２において、ＤＤＳ制御回路２は、自身のメモリからｆｃ１及びｆｃ２を読み出す。
次に、ステップＳ１０３において、ｆｃ１とｆｃ２とを比較する。ｆｃ１＞ｆｃ２の場合、Ｓ１０４に進み、ｆｃ１＜ｆｃ２の場合、Ｓ１０９に進む。
【００２１】
次に、ステップＳ１０４において、ＤＤＳ制御回路２は、以下の式（１）からｋ１ｍｉｎを計算し、以下の式（２）からｋ２ｍｉｎを計算する。ｋ１ｍｉｎは、ｋ１（ｔ）の最小値であり、ｋ２ｍｉｎは、ｋ２（ｔ）の最小値である。
【００２２】
【数１】
0006428498.tif 000002
Ｌは、ＤＤＳのワード長（ビット）であり、定数である。ｆＣＬＫはクロック信号の周波数である。
【００２３】
【数２】
0006428498.tif 000003
【００２４】
次に、ステップＳ１０５において、ＤＤＳ制御回路２は、ｆｃ１−ｆｃ２とｆｏｕｔとを比較する。ｆｃ１−ｆｃ２＞ｆｏｕｔの場合、ステップＳ１０６に進み、ｆｃ１−ｆｃ２＜ｆｏｕｔの場合、ステップＳ１０８に進む。
次に、ステップＳ１０６において、ＤＤＳ制御回路２は、以下の式（３）からｋ１ｍａｘを計算し、以下の式（４）からｋ２ｍａｘを計算する。ｋ１ｍａｘは、ｋ１（ｔ）の最大値であり、ｋ２ｍａｘは、ｋ２（ｔ）の最大値である。
【００２５】
【数３】
0006428498.tif 000004
【００２６】
【数４】
0006428498.tif 000005
【００２７】
次に、ステップＳ１０７において、ＤＤＳ制御回路２は、ｋ１（ｔ）及びｋ２（ｔ）を計算する。この実施の形態では、ｋ１（ｔ）が正弦波である場合を説明する。ＤＤＳ制御回路２は、ｋ１（ｔ）がｋ１ｍｉｎとｋ１ｍａｘとの間において正弦波で変化するように、ｋ１（ｔ）を算出する。ｋ２（ｔ）は、ｋ１（ｔ）と同様に算出される。ＤＤＳ制御回路２は、ｋ１（ｔ）をＤＤＳ３に出力し、ｋ２（ｔ）をＤＤＳ４に出力し、フローを終了する。
【００２８】
図３は、実施の形態１に係るｋ１（ｔ）の変化を示す図である。
縦軸が周波数データｋ１（ｔ）であり、横軸が時間である。Ｔは、正弦波の周期である。このように、ｋ１（ｔ）は正弦波であるので、ｋ１ｍｉｎ及びｋ１ｍａｘが決まれば、ｋ１（ｔ）の変化は決定される。なお、ここでは正弦波を用いているが、三角波であっても良いし、矩形波であっても良い。
【００２９】
図４は、実施の形態１に係るｋ２（ｔ）の変化を示す図である。
縦軸が周波数データｋ２（ｔ）であり、横軸が時間である。ｋ２（ｔ）は、ｋ１（ｔ）と同様に正弦波で変化するが、最大値及び最小値が異なる。
【００３０】
前記のステップＳ１０５において、ＤＤＳ制御回路２がｆｃ１−ｆｃ２＜ｆｏｕｔと判断した場合、ステップＳ１０８において、ＤＤＳ制御回路２は、以下の式（５）からｋ１ｍａｘを計算し、以下の式（６）からｋ２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。
【００３１】
【数５】
0006428498.tif 000006
【００３２】
【数６】
0006428498.tif 000007
【００３３】
次に、前述のステップＳ１０３において、ｆｃ１＜ｆｃ２と判断された場合について説明する。ステップＳ１０９において、ＤＤＳ制御回路２は、以下の式（７）からｋ１ｍｉｎを計算し、以下の式（８）からｋ２ｍｉｎを計算する。
【００３４】
【数７】
0006428498.tif 000008
【００３５】
【数８】
0006428498.tif 000009
【００３６】
次に、ステップＳ１１０において、ＤＤＳ制御回路２は、ｆｃ２−ｆｃ１とｆｏｕｔとを比較する。ｆｃ２−ｆｃ１＞ｆｏｕｔの場合、ステップＳ１１１に進み、ｆｃ２−ｆｃ１＜ｆｏｕｔの場合、ステップＳ１１２に進む。
【００３７】
次に、ステップＳ１１１において、ＤＤＳ制御回路２は、以下の式（８）からｋ１ｍａｘを計算し、以下の式（９）からｋ２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。
【００３８】
【数９】
0006428498.tif 000010
【００３９】
【数１０】
0006428498.tif 000011
【００４０】
ステップＳ１１２において、ＤＤＳ制御回路２は、以下の式（１１）からｋ１ｍａｘを計算し、以下の式（１２）からｋ２ｍａｘを計算する。その後、ステップＳ１０７に進むが、ステップＳ１０７の処理は上述した通りなので、説明を省略する。以上で、図２のフローチャートの説明を終了する。
【００４１】
【数１１】
0006428498.tif 000012
【００４２】
【数１２】
0006428498.tif 000013
【００４３】
ＤＤＳ制御回路２は、場合によっては、ｆｏｕｔを記憶するメモリを有しても良い。さらに、ＤＤＳ制御回路２は、入力されたｆｏｕｔに対応するｋ１（ｔ）及びｋ２（ｔ）のデータを記憶しておくメモリを有しても良い。この場合、ＤＤＳ制御回路２は、ｋ１（ｔ）及びｋ２（ｔ）に対して、上記の演算処理を行わず、入力されたｆｏｕｔを示すデータをアドレスとして、ｋ１（ｔ）及びｋ２（ｔ）のデータを読み出し、ＤＤＳ３にｋ１（ｔ）を出力し、ＤＤＳ４にｋ２（ｔ）を出力する。
【００４４】
ＤＤＳ３は、ＤＤＳ制御回路２が出力した周波数データｋ１（ｔ）から周波数ｆ１（ｔ）のアナログ信号を生成する信号源である。例えば、ＤＤＳ３は、加算器、ラッチ、ＲＯＭ、ＤＡＣから構成される。ＤＤＳ３の入力端子は、ＤＤＳ制御回路２の第１の出力端子に接続され、ＤＤＳ３のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ３の出力端子は、フィルタ５の入力端子に接続される。ＤＤＳ３は、基準信号源１からのクロック信号に同期して、ＤＤＳ制御回路２が出力したｋ１（ｔ）から、周波数ｆ１（ｔ）のアナログ信号を生成し、生成したアナログ信号をフィルタ５に出力する。
【００４５】
ＤＤＳ４は、ＤＤＳ３と同様に、ＤＤＳ制御回路２が出力した周波数データｋ２（ｔ）から周波数ｆ２（ｔ）のアナログ信号を生成する信号源である。ＤＤＳ４の入力端子は、ＤＤＳ制御回路２の第２の出力端子に接続され、ＤＤＳ４のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ４の出力端子は、フィルタ６の入力端子に接続される。
【００４６】
フィルタ５は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ５の入力端子は、ＤＤＳ３の出力端子に接続され、フィルタ５の出力端子はミキサ７のＬＯ端子（Ｌｏｃａｌ  Ｏｓｃｉｌｌａｔｏｒ）に接続される。フィルタ５は、ＤＤＳ３が出力した信号のうち通過帯域外に存在するスプリアスを抑圧してミキサ７に出力する。例えば、フィルタ５の通過帯域の設定は、ｆ１（ｔ）が必ずｆｏｕｔ以下になることから、ｆｃ１＝ｆｏｕｔとする。
【００４７】
フィルタ６は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ６の入力端子は、ＤＤＳ４の出力端子に接続され、フィルタ６の出力端子はミキサ７のＩＦ（Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）端子またはＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）端子に接続される。フィルタ６は、ＤＤＳ４が出力した信号のうち通過帯域外に存在するスプリアスを抑圧してミキサ７に出力する。例えば、フィルタ６の通過帯域の設定は、ｆ２（ｔ）が必ずｆｏｕｔ以下になることから、ｆｃ２＝ｆｏｕｔとする。
【００４８】
ミキサ７は、入力された２つの信号を混合し、その混合信号を出力する混合器である。混合信号とは、入力された２つの信号の周波数をそれぞれｍ倍、ｎ倍した信号の差周波、和周波である。ここで、ｍ、ｎは、整数である。例えば、ミキサ７は、ダイオードの非線形性を利用して混合を行うダイオードミキサが用いられる。ミキサ７から混合信号として差周波信号を取り出す場合、ミキサ７のＬＯ端子は、フィルタ５の出力端子に接続され、ミキサ７のＲＦ端子は、フィルタ６の出力端子に接続され、ミキサ７のＩＦ端子は、フィルタ８の入力端子に接続される。一方、ミキサ７から混合信号として和周波信号を取り出す場合、ミキサ７のＬＯ端子は、フィルタ５の出力端子またはフィルタ６の出力端子に接続され、ミキサ７のＩＦ端子は、フィルタ５の出力端子またはフィルタ６の出力端子のうちでミキサ７のＬＯ端子が接続されなかった方の出力端子に接続され、ミキサ７のＲＦ端子は、フィルタ８の入力端子に接続される。ミキサ７は、フィルタ５が出力した信号とフィルタ６が出力した信号とを混合し、その混合信号をフィルタ８に出力する。
【００４９】
フィルタ８は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ８の入力端子は、ミキサ７のＩＦ端子に接続される。フィルタ８は、ミキサ７が出力した信号から通過帯域外に存在するスプリアスを抑圧した信号を出力する。フィルタ８の通過帯域の設定としては、ｆｏｕｔが含まれており、できるだけ狭帯域であることが望ましいが、例えば、ｆｏｕｔに対して２倍の帯域とする。
【００５０】
なお、フィルタ５、フィルタ６及びフィルタ８は、例えばチップインダクタ、チップキャパシタ等を用いて実装される。通過させる周波数帯や、必要な抑圧量に応じて他のマイクロストリップや、同軸共振器等の共振器を用いて構成してもよい。ここでは、入力信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧する機能を有していれば、集中定数型ＢＰＦ（Ｂａｎｄ  Ｐａｓｓ  Ｆｉｌｔｅｒ）や結合線路型ＢＰＦなど、どのような構成のフィルタを用いてもよい。
【００５１】
次に、実施の形態１に係る信号発生器の動作について説明する。
【００５２】
基準信号源１は、ＤＤＳ制御回路２、ＤＤＳ３、ＤＤＳ４にそれぞれ周波数ｆＣＬＫのクロック信号を出力する。
【００５３】
ＤＤＳ制御回路２は、基準信号源１が出力したクロック信号に同期して、信号発生器の出力信号の周波数ｆｏｕｔから周波数データｋ１（ｔ）及びｋ２（ｔ）を演算する。演算した後、ＤＤＳ３にｋ１（ｔ）を出力し、ＤＤＳ４にｋ２（ｔ）を出力する。このとき、ＤＤＳ制御回路２は、クロック信号に同期して、ｋ１（ｔ）及びｋ２（ｔ）の演算、ｋ１（ｔ）及びｋ２（ｔ）の出力を行う。
【００５４】
ｆ１（ｔ）とｋ１（ｔ）との関係は、以下の式（１３）で表される。
【００５５】
【数１３】
0006428498.tif 000014
【００５６】
同様に、ｆ２（ｔ）とｋ２（ｔ）との関係は、以下の式（１４）で表される。
【００５７】
【数１４】
0006428498.tif 000015
【００５８】
Ｌは、ＤＤＳのワード長（ビット）であり、定数である。ここでは、ｆＣＬＫ１（ｔ）＝ｆＣＬＫ２（ｔ）＝ｆＣＬＫである。
【００５９】
ＤＤＳ制御回路２は、ｆ１（ｔ）及びｆ２（ｔ）に対して、以下の（条件１）から（条件３）を満たすようにｋ１（ｔ）及びｋ２（ｔ）を決定する。
【００６０】
（条件１）：ＤＤＳ制御回路２は、ｆｏｕｔ＝｜ｆ１（ｔ）−ｆ２（ｔ）｜が一定であるように、ｆ１（ｔ）及びｆ２（ｔ）を時間変化させる。
（条件２）：ＤＤＳ制御回路２は、ＤＤＳ３の出力信号に含まれるスプリアスが一定時間、フィルタ５の通過帯域外に存在するように、ｆ１（ｔ）を時間変化させる。同様に、ＤＤＳ制御回路２は、ＤＤＳ４の出力信号に含まれるスプリアスが一定時間、フィルタ６の通過帯域外に存在するように、ｆ２（ｔ）を時間変化させる。
（条件３）：ｆ１（ｔ）がフィルタ５の通過帯域外に存在する時間が、スプリアスがフィルタ５の通過帯域外に存在する時間より短くなるように、ＤＤＳ制御回路２は、ｆ１（ｔ）を時間変化させる。同様に、ｆ２（ｔ）がフィルタ６の通過帯域外に存在する時間が、スプリアスがフィルタ６の通過帯域外に存在する時間より短くなるように、ＤＤＳ制御回路２は、ｆ２（ｔ）を時間変化させる。
【００６１】
ここで、スプリアスは、ｆ１（ｔ）の周波数のｎ倍（ｎ＝２、３、…）の成分をもつｎ次の高調波または第一のナイキストゾーン内に折り返された高調波のイメージ波である。これらのスプリアスは、所望信号ｆ１（ｔ）の高調波に依存するので、ｆ１（ｔ）に依存してスプリアスの周波数も変化する。また、後述するが、ｆ１（ｔ）の周波数変化より、スプリアスの周波数変化は大きくなる。高調波のイメージ波は、高調波のエイリアス歪みとも言われる。第一のナイキストゾーンとは、周波数０からＤＤＳのサンプリング周波数の半分までの周波数領域である。サンプリング周波数とは、ＤＤＳのクロック信号の周波数である。上記のｆ１（ｔ）に対するスプリアスの説明は、ｆ２（ｔ）に対しても同様である。説明を簡単にするため、以降スプリアスとは、ｆ１（ｔ）及びｆ２（ｔ）の２倍波（ｎ＝２）とする。
【００６２】
（条件２）において、一定時間、ＤＤＳ３のスプリアスがフィルタ５の通過帯域外に存在するようにとしているが、全ての時間においてフィルタ５の通過帯域外にあっても良い。また、ＤＤＳ３のスプリアスがフィルタ５の通過帯域外に存在する時間が生じていれば良く、スプリアスが通過帯域外に存在する時間は一定でなくても良い。同様に、ＤＤＳ４のスプリアスがフィルタ６の通過帯域外に存在するようにとしているが、全ての時間においてフィルタ６の通過帯域外にあっても良い。
【００６３】
（条件３）では、ｆ１（ｔ）がフィルタ５の通過帯域外に存在する時間が、スプリアスがフィルタ５の通過帯域外に存在する時間より短いとしているが、ｆ１（ｔ）が時間変化するすべての時間において、ｆ１（ｔ）がフィルタ５の通過帯域外に存在しないようにしても良い。つまり、ｆ１（ｔ）が時間変化するすべての時間においてｆ１（ｔ）がフィルタ５の通過帯域内に存在するようにしても良い。同様に、ｆ２（ｔ）がフィルタ６の通過帯域外に存在する時間が、スプリアスがフィルタ６の通過帯域外に存在する時間より短いとしているが、ｆ２（ｔ）が時間変化するすべての時間において、ｆ２（ｔ）がフィルタ６の通過帯域外に存在しないようにしても良い。
【００６４】
図５は、実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）の時間変化の一例を示す図である。横軸は時間、縦軸は周波数である。ｔ１、ｔ２、ｔ３は、それぞれある任意の時刻である。ＤＤＳ制御回路２は、ｆ１（ｔ）―ｆ２（ｔ）＝ｆｏｕｔが時間に関わらず一定であるように、ｆ１（ｔ）及びｆ２（ｔ）を時間変化させる。図５におけるｆＢＷは、ｆ１（ｔ）とｆ２（ｔ）が変化する周波数帯域幅を表す。
【００６５】
ＤＤＳ３は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２から入力されたｋ１（ｔ）から式（１３）に基づいて、ｆ１（ｔ）のアナログ信号を生成し、フィルタ５に出力する。
【００６６】
図６は、実施の形態１に係るＤＤＳ３の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ｆ１（ｔ）は連続的に変化するが、ここでは、説明を簡単にするため、時刻ｔ１、ｔ２、ｔ３の動作を考える。ｆ１（ｔ）は、ｔ１、ｔ２、ｔ３においてフィルタ５の通過帯域内に存在するとする。
【００６７】
図６において、ｆ１（ｔ１）、ｆ１（ｔ２）、ｆ１（ｔ３）は、それぞれ時刻ｔ１、ｔ２、ｔ３にＤＤＳ３が出力する所望信号の周波数であり、ｆｓｐｒｓ１（ｔ１）、ｆｓｐｒｓ１（ｔ２）、ｆｓｐｒｓ１（ｔ３）は、それぞれ時刻ｔ１、ｔ２、ｔ３のスプリアスの周波数である。所望信号は、時間とともにｆＢＷの範囲で周波数が変化し、スプリアスは、時間とともにｆｓｐｒｓＢＷの範囲で周波数が変化する。ここで、ｆｓｐｒｓＢＷは、スプリアスの周波数帯域幅である。スプリアスは、所望信号の２倍波としているため、２ｆＢＷ＝ｆｓｐｒｓＢＷである。また、２ｆ１（ｔ１）＝ｆｓｐｒｓ１（ｔ１）、２ｆ１（ｔ２）＝ｆｓｐｒｓ１（ｔ２）、２ｆ１（ｔ３）＝ｆｓｐｒｓ１（ｔ３）が成り立つ。このように、所望信号の周波数変化に対して、スプリアスの周波数変化は大きくなるので、ＤＤＳ３は、フィルタ５の通過帯域内で所望信号の周波数を変化させることにより、フィルタ５の通過帯域外にスプリアスを移動させることができる。今回はスプリアスを２倍波としているため、スプリアスの周波数変化は所望信号の周波数変化の２倍となる。スプリアスがＮ（Ｎ＞２）倍波もしくはＮ次高調波のエリアシング歪みの場合は、所望信号の周波数変化のＮ倍となり、２倍波の場合よりも容易にフィルタ５の通過帯域外にスプリアスを移動させることができる。
【００６８】
ここでは、スプリアスが所望信号の２倍波の場合を説明しているが、スプリアスが高調波のエリアシング歪みである場合は、以下のようになる。
図７は、実施の形態１に係るスプリアスが高調波のエリアシング歪みのときのＤＤＳ３の出力信号の周波数スペクトルを示す図である。
図７において、ｆ１（ｔ）はＤＤＳ３の所望信号の周波数であり、ｆｓｐｒｓ１（ｔ）は、高調波のエリアシング歪みによるスプリアスである。ｆ１（ｔ）が周波数の高い方向に移動すると、ｆｓｐｒｓ１（ｔ）は周波数の低い方向に移動する。ｔ１では、スプリアスがフィルタ５の通過帯域外にあるため、ｆｓｐｒｓ１（ｔ１）は抑圧される。ｔ２及びｔ３では、スプリアスがフィルタ５の通過帯域内にあるため、ｆｓｐｒｓ１（ｔ２）及びｆｓｐｒｓ１（ｔ３）は抑圧されない。
【００６９】
図６及び図７を見ると、ｔ１では、図７のｆｓｐｒｓ１（ｔ１）は抑圧されるが、図６のｆｓｐｒｓ１（ｔ１）は抑圧されない。ｔ２では、図７のｆｓｐｒｓ１（ｔ２）は抑圧されないが、図６のｆｓｐｒｓ１（ｔ２）は抑圧される。ｔ３は、ｔ２と同様である。
ｆ１（ｔ）が固定のときには、高調波の歪みによるスプリアス及び高調波のエリアシング歪みによるスプリアスの両方を抑圧することはできないが、ｆ１（ｔ）を変化させることで、ｔ１では、高調波のエリアシング歪みによるスプリアスを抑圧し、ｔ２及びｔ３では、高調波の歪みによるスプリアスを抑圧できる。したがって、ｆ１（ｔ）を変化させることで、平均的に見れば、両方のスプリアスを抑圧できる。
【００７０】
ここでは、スプリアスが、高調波のエリアシング歪みである場合を説明したが、高調波の歪みによるスプリアスを抑圧する場合も、高調波のエリアシング歪みによるスプリアスを抑圧する場合も、原理は同じであるので、説明を簡単にするために、以下では、２倍波によるスプリアスを抑圧する場合の説明に戻る。
【００７１】
図６及び図７では、フィルタ５をローパスフィルタとしているが、所望信号ｆ１（ｔ）がフィルタ５の通過帯域内に存在し、スプリアスｆｓｐｒｓ１（ｔ）の一部が通過帯域外に存在すれば、バンドパスフィルタであっても良い。
【００７２】
ＤＤＳ４は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２が出力したｋ２（ｔ）からｆ２（ｔ）のアナログ信号を生成して、生成したアナログ信号をフィルタ６に出力する。
【００７３】
図８は、実施の形態１に係るＤＤＳ４の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ｆ２（ｔ）は連続的に変化するが、ＤＤＳ３の場合と同様に、時刻ｔ１、ｔ２、ｔ３の動作を考える。また、ｆ２（ｔ）は、ｔ１、ｔ２、ｔ３においてフィルタ６の通過帯域内に存在するとする。
【００７４】
図８において、ｆ２（ｔ１）、ｆ２（ｔ２）、ｆ２（ｔ３）は、それぞれ時刻ｔ１、ｔ２、ｔ３にＤＤＳ３が出力する所望信号の周波数であり、ｆｓｐｒｓ２（ｔ１）、ｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ２（ｔ３）は、それぞれ時刻ｔ１、ｔ２、ｔ３のスプリアスの周波数である。所望信号は、時間とともにｆＢＷの範囲で周波数が変化し、スプリアスは、時間とともにｆｓｐｒｓＢＷの範囲で周波数が変化する。ここで、ｆｓｐｒｓＢＷは、スプリアスの周波数帯域幅である。スプリアスは、所望信号の２倍波としているため、２ｆＢＷ＝ｆｓｐｒｓＢＷである。また、２ｆ２（ｔ１）＝ｆｓｐｒｓ２（ｔ１）、２ｆ２（ｔ２）＝ｆｓｐｒｓ２（ｔ２）、２ｆ２（ｔ３）＝ｆｓｐｒｓ２（ｔ３）が成り立つ。このように、所望信号の周波数変化に対して、スプリアスの周波数変化は大きくなるので、ＤＤＳ３の場合と同様に、ＤＤＳ４は、フィルタ６の通過帯域内で所望信号の周波数を変化させることにより、フィルタ６の通過帯域外にスプリアスを移動させることができる。
【００７５】
図８では、フィルタ６をローパスフィルタとしているが、所望信号ｆ２（ｔ）がフィルタ６の通過帯域内に存在し、スプリアスｆｓｐｒｓ２（ｔ）の一部が通過帯域外に存在すれば、バンドパスフィルタであってもよい。
【００７６】
なお、図２ではｆ１（ｔ）、ｆ２（ｔ）ともに正弦波状に変化させているが、（条件１）から（条件３）を満たしていれば、ｆ１（ｔ）とｆ２（ｔ）はどのように変化させても良い。
図９は、実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）を三角波状に変化させたときの例を示す図である。図９に示すように、ｆ１（ｔ）及びｆ２（ｔ）は、その差が一定であれば、三角波状に変化しても良い。
図１０は、実施の形態１に係るｆ１（ｔ）及びｆ２（ｔ）を矩形波状に変化させたときの例を示す図である。図１０に示すように、ｆ１（ｔ）及びｆ２（ｔ）は、その差が一定であれば、矩形波状に変化しても良い。
特定のスプリアスを抑圧するだけであれば、ｆ１（ｔ）及びｆ２（ｔ）を上げるだけ、または下げるだけというように変化させても良いし、ｆ１（ｔ）及びｆ２（ｔ）を変化させずに固定させても良い。
【００７７】
フィルタ５は、ＤＤＳ３が出力した信号のうち通過帯域外に存在するスプリアスを抑圧し、通過帯域内にある信号を通過させ、スプリアスを抑圧した信号をミキサ７に出力する。
図１１は、実施の形態１に係るフィルタ５の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ＤＤＳ３で生成した信号のうち、フィルタ５の通過帯域内にあるｆ１（ｔ１）、ｆ１（ｔ２）、ｆ１（ｔ３）、ｆｓｐｒｓ１（ｔ１）は、フィルタ５を通過する。しかし、フィルタ５の通過帯域外に存在するｆｓｐｒｓ１（ｔ２）、ｆｓｐｒｓ１（ｔ３）は、フィルタ５で抑圧される。その結果、スプリアスについては、通過帯域内に存在するｆｓｐｒｓ１（ｔ１）がフィルタ５を通過する。このように、周波数ｆ１（ｔ）の所望信号は、全ての時間でフィルタ５の通過帯域内に存在するため、フィルタ５を通過するが、スプリアスは、フィルタ５の通過帯域外に存在する時間があるので、ＤＤＳ３が出力するスプリアスの一部はフィルタ５で抑圧される。
【００７８】
フィルタ６は、ＤＤＳ４が出力した信号のうち通過帯域外に存在するスプリアスを抑圧し、通過帯域内にある信号を通過させ、スプリアスを抑圧した信号をミキサ７に出力する。
図１２は、実施の形態１に係るフィルタ６の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。ＤＤＳ４で生成した信号のうち、フィルタ６の通過帯域内にあるｆ２（ｔ１）、ｆ２（ｔ２）、ｆ２（ｔ３）、ｆｓｐｒｓ２（ｔ１）は、フィルタ６を通過する。しかし、フィルタ６の通過帯域外に存在するｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ２（ｔ３）は、フィルタ６で抑圧される。その結果、スプリアスについては通過帯域内に存在するｆｓｐｒｓ２（ｔ１）がフィルタ６を通過する。このように、周波数ｆ２（ｔ）の所望信号は、全ての時間でフィルタ６の通過帯域内にその信号が存在するため、フィルタ６を通過するが、スプリアスは、フィルタ６の通過帯域外に存在する時間があるので、ＤＤＳ４が出力するスプリアスの一部はフィルタ６で抑圧される。
【００７９】
なお、ここでは、周波数帯域ｆｓｐｒｓＢＷ内のスプリアスの一部が、フィルタ５またはフィルタ６の通過帯域外にある場合を説明したが、ｆｓｐｒｓＢＷ内の全てのスプリアスが、フィルタ５またはフィルタ６の通過帯域外にあるようにしても良い。一方で、周波数帯域ｆＢＷ内の信号の一部は、フィルタ５またはフィルタ６の通過帯域外にあるようにしても良い。ただし、その場合、スプリアスがフィルタ５またはフィルタ６の通過帯域外にある時間よりも、所望信号が通過帯域外にある時間は短い。
【００８０】
ミキサ７は、フィルタ５が出力した信号とフィルタ６が出力した信号とを混合する。その結果、ミキサ７は、フィルタ５の出力信号のｍ倍高調波とフィルタ６の出力信号のｎ倍高調波との差周波信号及び和周波信号をフィルタ８に出力する。ここで、ｍ、ｎは整数である。この差周波信号及び和周波信号がミキサ７の混合信号である。
【００８１】
図１３は、実施の形態１に係るミキサ７の出力信号の周波数スペクトルを示す図である。横軸は周波数、縦軸は電力である。ここでは、説明を簡単にするため、ｍ＝１、ｎ＝１とする。この場合、ミキサ７は、ｆ１（ｔ）とｆ２（ｔ）との差周波及び和周波、並びにｆｓｐｒｓ１（ｔ）とｆｓｐｒｓ２（ｔ）との差周波及び和周波を出力する。時刻ｔ１、ｔ２、ｔ３におけるミキサ７の出力信号は、以下のように表現できる。
【００８２】
時刻ｔ１のとき：ｆ１（ｔ１）−ｆ２（ｔ１）、ｆ１（ｔ１）＋ｆ２（ｔ１）、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）及びｆｓｐｒｓ１（ｔ１）＋ｆｓｐｒｓ２（ｔ１）
時刻ｔ２のとき：ｆ１（ｔ２）−ｆ２（ｔ２）及びｆ１（ｔ２）＋ｆ２（ｔ２）
時刻ｔ３のとき：ｆ１（ｔ２）−ｆ２（ｔ２）及びｆ１（ｔ３）＋ｆ２（ｔ３）
【００８３】
スプリアスについては、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）及びｆｓｐｒｓ１（ｔ１）＋ｆｓｐｒｓ２（ｔ１）がミキサ７から出力される。ｆｓｐｒｓ１（ｔ２）、ｆｓｐｒｓ１（ｔ３）は、フィルタ５で抑圧され、ｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ３（ｔ３）は、フィルタ６で抑圧されており、ミキサ７に入力されないため、ミキサ７においてｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ１（ｔ２）＋ｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ１（ｔ３）−ｆｓｐｒｓ２（ｔ３）及びｆｓｐｒｓ１（ｔ３）＋ｆｓｐｒｓ２（ｔ３）は、生成されない。
【００８４】
ｆ１（ｔ）−ｆ２（ｔ）は、時間によらず一定であるため、ミキサ７の出力信号の周波数のうち、ｆ１（ｔ１）−ｆ２（ｔ１）、ｆ１（ｔ２）−ｆ２（ｔ２）、及びｆ１（ｔ３）−ｆ２（ｔ３）は、同じ値となる。その一方で、ｆ１（ｔ１）＋ｆ２（ｔ１）、ｆ１（ｔ２）＋ｆ２（ｔ２）、ｆ１（ｔ３）＋ｆ２（ｔ３）、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）及びｆｓｐｒｓ１（ｔ１）＋ｆｓｐｒｓ２（ｔ１）は、異なる値となる。つまり、ｆ１（ｔ）−ｆ２（ｔ）は、時間に関わらず一定の周波数で出力され続けるが、それ以外の周波数成分については、時間によって周波数が変化する。また、ｆｓｐｒｓ１（ｔ）−ｆｓｐｒｓ２（ｔ）は、時間によって電力が変化する。ｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）及びｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）が存在しないため、その時間は、電力が生じないからである。
【００８５】
フィルタ８は、ミキサ７が出力した信号のうち、フィルタ８の通過帯域外に存在する周波数成分を抑圧し、通過帯域内にある信号を本信号発生器の出力信号として出力する。
図１４は、実施の形態１に係るフィルタ８の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。  図１４において、フィルタ８は、その通過帯域内に存在する周波数ｆ１（ｔ１）−ｆ２（ｔ１）、ｆ１（ｔ２）−ｆ２（ｔ２）、ｆ１（ｔ３）−ｆ２（ｔ３）、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）の成分を通過させる。また、フィルタ８は、通過帯域外に存在する周波数ｆ１（ｔ１）＋ｆ２（ｔ１）、ｆ１（ｔ２）＋ｆ２（ｔ２）、ｆ１（ｔ３）＋ｆ２（ｔ３）、ｆｓｐｒｓ１（ｔ１）＋ｆｓｐｒｓ２（ｔ１）の成分を抑圧する。
【００８６】
所望信号であるｆ１（ｔ）−ｆ２（ｔ）は時間によらず周波数軸上に存在するため、その平均電力は大きい。これに対して、ｆｓｐｒｓ１（ｔ）−ｆｓｐｒｓ２（ｔ）の成分は、ｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）、ｆｓｐｒｓ１（ｔ３）−ｆｓｐｒｓ２（ｔ３）が存在しないため、平均電力は小さくなる。
【００８７】
図１５は、実施の形態１に係るスプリアスを抑圧するフィルタ５及びフィルタ６が無い場合におけるフィルタ８の出力信号の周波数スペクトルを示す図である。
横軸は周波数、縦軸は電力である。フィルタ５及びフィルタ６がない場合、ＤＤＳ３並びにＤＤＳ４は、それぞれｆｓｐｒｓ１（ｔ１）、ｆｓｐｒｓ１（ｔ２）及びｆｓｐｒｓ１（ｔ３）、並びにｆｓｐｒｓ２（ｔ１）、ｆｓｐｒｓ２（ｔ２）及びｆｓｐｒｓ２（ｔ３）をミキサ７に出力する。ミキサ７は、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）、ｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）及びｆｓｐｒｓ１（ｔ３）−ｆｓｐｒｓ２（ｔ３）をフィルタ８に出力する。スプリアスｆｓｐｒｓ１（ｔ）、ｆｓｐｒｓ２（ｔ）は、それぞれｆ１（ｔ）、ｆ２（ｔ）の２倍高調波である。したがって、ｆｓｐｒｓ１（ｔ１）−ｆｓｐｒｓ２（ｔ１）＝ｆｓｐｒｓ１（ｔ２）−ｆｓｐｒｓ２（ｔ２）＝ｆｓｐｒｓ１（ｔ３）−ｆｓｐｒｓ２（ｔ３）であり、ミキサ７が出力するスプリアスｆｓｐｒｓ１（ｔ）−ｆｓｐｒｓ２（ｔ）は、時間によらず一定値をもつ。スプリアスｆｓｐｒｓ１（ｔ）−ｆｓｐｒｓ２（ｔ）がフィルタ８の通過帯域内に存在すると、フィルタ８は、スプリアスを抑圧できないので、フィルタ８からスプリアスは出力される。このように、フィルタ５及びフィルタ６が無い場合、ｔ１、ｔ２、ｔ３において、スプリアスが存在するので、その平均電力は大きくなる。なお、ｆｓｐｒｓ１（ｔ）−ｆｓｐｒｓ２（ｔ）＝２ｆ１（ｔ）−２ｆ２（ｔ）＝２ｆｏｕｔである。
【００８８】
以上のように実施の形態１によれば、ＤＤＳ３の所望出力信号ｆ１（ｔ）とＤＤＳ４の所望出力信号ｆ２（ｔ）との周波数差が時間によらず一定であり、ＤＤＳ３、ＤＤＳ４のスプリアスが、それぞれフィルタ５、フィルタ６の通過帯域外にある時間が存在するように、ＤＤＳ制御回路２は、ｆ１（ｔ）及びｆ２（ｔ）を制御し、ミキサ７は、フィルタ５の出力信号とフィルタ６の出力信号とを混合し、その差周波を本信号発生器の出力信号として出力する。ｆ１（ｔ）及びｆ２（ｔ）を変化させているが、その周波数差は一定であるので、その差周波はミキサ７から時間によらず出力される。一方、スプリアスは、フィルタ５及びフィルタ６の通過帯域外にある時間が存在し、フィルタ５及びフィルタ６で抑圧されるので、その時間、スプリアスはミキサ７から出力されない。このため、本信号発生器は、差周波である所望出力信号に対して、所望出力信号の近傍に存在するスプリアスの平均電力を小さくすることができる。
【００８９】
なお、ＤＤＳ３の所望出力信号ｆ１（ｔ）とＤＤＳ４の所望出力信号ｆ２（ｔ）との周波数差が時間によらず一定であり、ミキサ７が、所望出力信号として、差周波ｆ１（ｔ）−ｆ２（ｔ）を出力する場合を説明したが、ｆ１（ｔ）ｆ２（ｔ）との周波数和が時間によらず一定であり、ミキサ７が、所望出力信号として、和周波ｆ１（ｔ）＋ｆ２（ｔ）を出力するようにしても良い。
【００９０】
図１６は、実施の形態１に係るｆ１（ｔ）とｆ２（ｔ）との周波数和が時間によらず一定である場合におけるｆ１（ｔ）及びｆ２（ｔ）の制御の一例を示す図である。
図１６において、ｆｏｕｔ＝ｆ１（ｔ）＋ｆ２（ｔ）である。ｆＢＷは、ｆ１（ｔ）及びｆ２（ｔ）の周波数帯域幅である。ＤＤＳ制御回路２は、ｆ１（ｔ）を増加させる分、ｆ２（ｔ）を減少させて、ｆ１（ｔ）＋ｆ２（ｔ）が一定になるようにｆ１（ｔ）及びｆ２（ｔ）を制御する。
【００９１】
実施の形態２
実施の形態１では、ＤＤＳ制御回路２が、周波数データｋ１（ｔ）をＤＤＳ３に出力し、周波数データｋ２（ｔ）をＤＤＳ４に出力し、ＤＤＳ３及びＤＤＳ４は、内部で、入力されたディジタルの周波数データをディジタルの振幅データに変換し、ディジタルの振幅データからアナログ信号を生成していた。ここで、ディジタルの振幅データとは、時間に対する振幅値のデータであり、量子化されたディジタル正弦波信号のデータである。
実施の形態２では、ＤＤＳの代わりにＤＡＣを用いることにより、直接、ディジタルの振幅データをＤＡＣに入力し、ディジタルの振幅データからアナログ信号を生成する構成を説明する。これにより、実施の形態２の信号発生器は、周波数データを振幅データに変換する必要がなくなり、高速にアナログ信号を生成できる。
【００９２】
図１７は、実施の形態２に係る信号発生器の一構成例を示す構成図である。
図１７において図１と同一の符号は、同一または相当の部分を表している。図１７において、Ａ１（ｔ）は、ｆ１（ｔ）の振幅データであり、Ａ２（ｔ）は、ｆ２（ｔ）の振幅データである。
実施の形態２では、実施の形態１におけるＤＤＳ３とＤＤＳ４との代わりに、それぞれＤＡＣ１３とＤＡＣ１４とを用いる。また、ＤＤＳ制御回路２の代わりにＤＡＣ制御回路１２を用いる。
【００９３】
ＤＡＣ制御回路１２は、ＤＡＣ１３とＤＡＣ１４とにそれぞれ振幅データＡ１（ｔ）、Ａ２（ｔ）を出力し、ＤＡＣ１３及びＤＡＣ１４の出力アナログ信号の周波数を制御する制御回路である。ＤＡＣ制御回路１２のクロック端子には、基準信号源１の出力端子が接続され、ＤＡＣ制御回路１２の第１の出力端子には、ＤＡＣ１３の入力端子が接続され、ＤＡＣ制御回路１２の第２の出力端子には、ＤＡＣ１４の入力端子が接続される。ＤＡＣ制御回路１２は、入力されたｆｏｕｔを示すデータから振幅データを計算する演算回路を有する。また、ＤＡＣ制御回路１２は、ｆｏｕｔ、フィルタ５及びフィルタ６の遮断周波数を記憶するメモリを有する。例えば、ＤＡＣ制御回路１２には、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが用いられる。
【００９４】
図１８は、実施の形態２に係るＤＡＣ制御回路１２におけるＡ１（ｔ）及びＡ２（ｔ）の演算手順の一例を示すフローチャートである。このとき、ｆｃ１とｆｃ２のどちらか，もしくは両方ともがｆｏｕｔよりも大きいとする。また、フローチャートにおいて２つの値を比較して次のステップを決定する際、両者が等しい場合は、どちらのステップに進んでも良い。
【００９５】
まず、ステップＳ２０１において、ＤＡＣ制御回路１２にｆｏｕｔを示すデータが入力され、ｆｏｕｔが設定される。
次に、ステップＳ２０２において、ＤＡＣ制御回路１２は、自身のメモリからｆｃ１及びｆｃ２を読み出す。
次に、ステップＳ２０３において、ｆｃ１とｆｃ２とを比較する。ｆｃ１＞ｆｃ２の場合、ステップＳ２０４に進み、ｆｃ１＜ｆｃ２の場合、ステップＳ２０９に進む。
【００９６】
次に、ステップＳ２０４において、ＤＡＣ制御回路１２は、ｆ１ｍｉｎ＝ｆｏｕｔと決定し、ｆ２ｍｉｎ＝０と決定する。ｆ１ｍｉｎは、ｆ１（ｔ）の最小値であり、ｆ２ｍｉｎは、ｆ２（ｔ）の最小値である。
【００９７】
次に、ステップＳ２０５において、ＤＡＣ制御回路１２は、ｆｃ１−ｆｃ２とｆｏｕｔとを比較する。ｆｃ１−ｆｃ２＞ｆｏｕｔの場合、ステップＳ２０６に進み、ｆｃ１−ｆｃ２＜ｆｏｕｔの場合、ステップＳ２０８に進む。
【００９８】
次に、ステップＳ２０６において、ＤＡＣ制御回路１２は、ｆ１ｍａｘ＝ｆｃ２＋ｆｏｕｔと決定し、ｆ２ｍａｘ＝ｆｃ２と決定する。ｆ１ｍａｘは、ｆ１（ｔ）の最大値であり、ｆ２ｍａｘは、ｆ２（ｔ）の最大値である。
【００９９】
次に、ステップＳ２０７において、ＤＡＣ制御回路１２は、ｆ１（ｔ）及びｆ２（ｔ）を計算する。ｆ１（ｔ）は、ｆ１ｍｉｎとｆ１ｍａｘとの間において正弦波で変化するように、ＤＡＣ制御回路１２は、以下の式（１５）からｆ１（ｔ）を算出する。同様に、ＤＡＣ制御回路１２は、以下の式（１６）からｆ２（ｔ）を算出する。Ｔは、ｆ１（ｔ）及びｆ２（ｔ）が正弦波で変化するときの周期である。
【０１００】
【数１５】
0006428498.tif 000016
【０１０１】
【数１６】
0006428498.tif 000017
【０１０２】
ＤＡＣ制御回路１２は、ｆ１（ｔ）及びｆ２（ｔ）を求めた後、以下の式（１７）及び式（１８）で対応づけられるＡ１（ｔ）及びＡ２（ｔ）を読みだす。ここで、ＤＡＣ制御回路１２は、予め周波数データと振幅データの変換テーブルを用意しておき、ｆ１（ｔ）及びｆ２（ｔ）をアドレスとして、対応するＡ１（ｔ）及びＡ２（ｔ）を読みだす。このようにすることで、周波数データから振幅データを計算する必要がなくなるので、処理の高速化が図れる。なお、ＤＡＣ制御回路１２は、式（１７）及び式（１８）を用いて、Ａ１（ｔ）及びＡ２（ｔ）を算出するようにしても良い。
【０１０３】
【数１７】
0006428498.tif 000018
【０１０４】
【数１８】
0006428498.tif 000019
【０１０５】
なお、ここでは、ｆ１（ｔ）、ｆ２（ｔ）、Ａ１（ｔ）及びＡ２（ｔ）正弦波を仮定しているが、三角波でも良いし、矩形波でも良い。
【０１０６】
次に、ステップＳ２０８において、ＤＡＣ制御回路１２は、ｆ１ｍａｘ＝ｆｃ１と決定し、ｆ２ｍａｘ＝ｆｃ１−ｆｏｕｔと決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。
【０１０７】
次に、ステップＳ２０９において、ＤＡＣ制御回路１２は、ｆ１ｍｉｎ＝０と決定し、ｆ２ｍｉｎ＝ｆｏｕｔと決定する。
【０１０８】
次に、ステップＳ２１０において、ＤＡＣ制御回路１２は、ｆｃ２−ｆｃ１とｆｏｕｔとを比較する。ｆｃ２−ｆｃ１＞ｆｏｕｔの場合、ステップＳ２１１に進み、ｆｃ２−ｆｃ１＜ｆｏｕｔの場合、ステップＳ２１２に進む。
【０１０９】
次に、ステップＳ２１１において、ＤＡＣ制御回路１２は、ｆ１ｍａｘ＝ｆｃ１と決定し、ｆ２ｍａｘ＝ｆｃ１＋ｆｏｕｔと決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。
【０１１０】
ステップＳ２１２において、ＤＡＣ制御回路１２は、ｆ１ｍａｘ＝ｆｃ２−ｆｏｕｔと決定し、ｆ２ｍａｘ＝ｆｃ２と決定する。その後、ステップＳ２０７に進むが、ステップＳ２０７の処理は上述した通りなので、説明を省略する。以上で、図１８のフローチャートの説明を終了する。
【０１１１】
ＤＡＣ制御回路１２は、図１におけるＤＤＳ３またはＤＤＳ４が有する加算器、ラッチ、ＲＯＭを、ＤＤＳ制御回路２に組み込んだ形としても良い。更に、ＤＡＣ制御回路１２は、演算回路を有さず、入力されたｆｏｕｔに対応するｆ１（ｔ）及びｆ２（ｔ）の振幅データを記憶しておくメモリを有するようにしても良い。この場合、ＤＡＣ制御回路１２は、基準信号源１からのクロック信号に同期し、入力されたｆｏｕｔを示すデータをアドレスとしてｆ１（ｔ）及びｆ２（ｔ）の振幅データを読み出し、それぞれの振幅データをそれぞれＤＡＣ１３、ＤＡＣ１４に出力する。これにより、ｆ１（ｔ）及びｆ２（ｔ）の振幅データを求める演算回路が必要なくなるので、ＤＡＣ制御回路１２の消費電力低減、高速化を図ることができる。
【０１１２】
ＤＡＣ１３は、基準信号１から出力されたクロック信号に同期して、Ａ１（ｔ）からｆ１（ｔ）のアナログ信号を生成する回路である。ＤＡＣ１３の入力端子には、ＤＡＣ制御回路１２の第１の出力端子が接続され、ＤＡＣ１３の出力端子には、フィルタ５の入力端子が接続され、ＤＡＣ１３のクロック端子には、基準信号源１の出力端子が接続される。例えば、ＤＡＣ１３には、抵抗ラダー型ＤＡＣやΔΣ型ＤＡＣが用いられる。ＤＡＣ１３は、ディジタルの振幅データからアナログ信号を生成する回路であればどのような構成のＤＡＣを用いても良い。
【０１１３】
ＤＡＣ１４は、基準信号１から出力されたクロック信号に同期して、Ａ２（ｔ）からｆ２（ｔ）のアナログ信号を生成する回路である。ＤＡＣ１４の入力端子には、ＤＡＣ制御回路１２の第２の出力端子が接続され、ＤＡＣ１４の出力端子には、フィルタ６の入力端子が接続され、ＤＡＣ１４のクロック端子には、基準信号源１の出力端子が接続される。例えば、ＤＡＣ１４には、抵抗ラダー型ＤＡＣやΔΣ型ＤＡＣが用いられる。ＤＡＣ１４は、ディジタルの振幅データからアナログ信号を生成する回路であればどのような構成のＤＡＣを用いても良い。
【０１１４】
次に、実施の形態２の動作について説明する。
ＤＡＣ制御回路１２は、基準信号源１から出力されたクロック信号に同期して、上記（条件１）から（条件３）を満たすＡ１（ｔ）とＡ２（ｔ）とを、それぞれＤＡＣ１３とＤＡＣ１４とに出力する。
【０１１５】
ＤＡＣ１３は、基準信号１から出力されたクロック信号に同期して、Ａ１（ｔ）からｆ１（ｔ）のアナログ信号を生成し、フィルタ６に出力する。ＤＡＣ１３の出力信号は、ｆ１（ｔ）のアナログ信号の他に、ｆ１（ｔ）の高調波や高調波のイメージ成分などのスプリアスを含む。
【０１１６】
ＤＡＣ１４は、基準信号１から出力されたクロック信号に同期して、Ａ２（ｔ）からｆ２（ｔ）のアナログ信号を生成し、フィルタ５に出力する。ＤＡＣ１４の出力信号は、周波数ｆ２（ｔ）のアナログ信号の他に、ｆ２（ｔ）の高調波や高調波のイメージ成分などのスプリアスを含む。
【０１１７】
これ以降のフィルタ５、フィルタ６、ミキサ７、フィルタ８の動作は、実施の形態１と同様であるため説明を省略する。
【０１１８】
以上のように実施の形態２によれば、ＤＤＳではなく、ＤＡＣを用いても実施の形態１と同様の効果を奏することができる。加えて、ＤＡＣ制御回路１２は、振幅データをＤＡＣ１３及びＤＡＣ１４に出力するので、周波数データから振幅データを演算する必要がなくなり、実施の形態２の信号発生器は、信号生成の高速化を図ることができる。
【０１１９】
実施の形態３
実施の形態１では、ＤＤＳ制御回路２は、ＤＤＳ３、ＤＤＳ４にそれぞれ出力するｋ１（ｔ）、ｋ２（ｔ）を時間変化させることによって、ｆ１（ｔ）、ｆ２（ｔ）を変化させていた。実施の形態３では、ｋ１（ｔ）、ｋ２（ｔ）を変化させることに加えて、クロック信号ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）を変化させ、ｆ１（ｔ）、ｆ２（ｔ）を高精度に制御する。
【０１２０】
図１９は、実施の形態３に係る信号発生器の一構成例を示す構成図である。
図１９において図１と同一の符号は、同一または相当の部分を表している。
実施の形態３では、実施の形態１におけるＤＤＳ制御回路２の代わりにＤＤＳ制御回路２１を用い、基準信号源１とＤＤＳ３との間にクロック可変回路２２（第１のクロック可変回路の一例）を挿入し、基準信号源１とＤＤＳ４との間にクロック可変回路２３（第２のクロック可変回路の一例）を挿入している。クロック可変回路は、以下ＣＬＫ可変回路と言う。ｍ１（ｔ）は、ＣＬＫ可変回路２２の出力周波数を制御する制御信号であり、ｍ２（ｔ）は、ＣＬＫ可変回路２３の出力周波数を制御する制御信号である。ｆＣＬＫ１（ｔ）は、ＣＬＫ可変回路２２が出力するＤＤＳ３のクロック信号の周波数であり、ｆＣＬＫ２（ｔ）は、ＣＬＫ可変回路２３が出力するＤＤＳ４のクロック信号の周波数である。
【０１２１】
ＤＤＳ制御回路２１は、所望の出力周波数ｆｏｕｔを示すデータが入力され、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３が出力するクロック信号を制御し、ＤＤＳ３及びＤＤ４の出力周波数を制御する制御回路である。ＤＤＳ制御回路２１は、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３にそれぞれｍ１（ｔ）、ｍ２（ｔ）を出力し、ＤＤＳ３、ＤＤＳ４にそれぞれｋ１（ｔ）、ｋ２（ｔ）を出力することによって、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３の出力周波数、ＤＤＳ３及びＤＤＳ４の出力周波数を制御する。ＤＤＳ制御回路２１のクロック端子は、基準信号源１の出力端子に接続され、ＤＤＳ制御回路２１の第１の制御信号出力端子は、ＣＬＫ可変回路２２の制御端子に接続され、ＤＤＳ制御回路２１の第２の制御信号出力端子は、ＣＬＫ可変回路２３の制御端子に接続され、ＤＤＳ制御回路２１の第１の出力端子は、ＤＤＳ３の入力端子に接続され、ＤＤＳ制御回路２１の第２の出力端子は、ＤＤＳ４の入力端子に接続される。ＤＤＳ制御回路２１は、ディジタル信号を演算する演算回路を有する。ＤＤＳ制御回路２１は、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡなどが用いられる。ＤＤＳ制御回路２１は、フィルタ５及びフィルタ６の通過帯域、ｍ１（ｔ）とｆＣＬＫ１（ｔ）との関係、ｍ２（ｔ）とｆＣＬＫ２（ｔ）との関係を記憶するメモリを有する。また、ＤＤＳ制御回路２１は、ｆｏｕｔを記憶するメモリを有しても良い。
【０１２２】
図２０は、実施の形態３に係るＤＤＳ制御回路２１におけるｋ１（ｔ）、ｋ２（ｔ）、ｍ１（ｔ）、ｍ２（ｔ）の演算手順の一例を示すフローチャート図である。
ｆ１（ｔ）、ｆＣＬＫ１（ｔ）、ｋ１（ｔ）及びｍ１（ｔ）に関するフローチャートであるが、ｆ２（ｔ）、ｆＣＬＫ２（ｔ）、ｋ２（ｔ）及びｍ２（ｔ）に対しても同様である。代表して、ｆ１（ｔ）、ｆＣＬＫ１（ｔ）、ｋ１（ｔ）及びｍ１（ｔ）の場合を説明する。
【０１２３】
まず、Ｓ３０１において、ＤＤＳ制御回路２１は、ｆ１（ｔ）を設定する。ＤＤＳ制御回路２１は、図２のフローチャートにより、ｆ１（ｔ）の変化を決定しても良いし、予め決まったｆ１（ｔ）をメモリに保存しておき、そのｆ１（ｔ）を読みだしても良い。
【０１２４】
次に、ステップＳ３０２において、ＤＤＳ制御回路２１は、以下の式（１９）により、時刻ｔにおけるｆＣＬＫ１（ｔ）を算出する。ｆＣＬＫ＿ｍａｘは、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３で生成できる最大の周波数である。Ｒは、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３の周波数分解能を表す値であり、正の整数である。ｒは、正の整数で、ｆＣＬＫ１（ｔ）を制御する変数である。初めてステップＳ３０２の処理を行う場合、ＤＤＳ制御回路２１は、ｒ＝Ｒと設定する。
【０１２５】
【数１９】
0006428498.tif 000020
【０１２６】
ＣＬＫ可変回路２２及びＣＬＫ可変回路２３が出力する周波数の最小ステップΔｆは、以下の式（２０）で表される。
【０１２７】
【数２０】
0006428498.tif 000021
【０１２８】
次に、ステップＳ３０３において、ＤＤＳ制御回路２１は、算出したｆＣＬＫ１（ｔ）と以下の式（２１）とから周波数データｎ１（ｔ）を算出する。ｎ１（ｔ）は、ＤＤＳ３の周波数分解能を考慮せずに決定されるので、理想状態の周波数データである。
【０１２９】
【数２１】
0006428498.tif 000022
【０１３０】
次に、ステップＳ３０４において、ＤＤＳ制御回路２１は、算出したｎ１（ｔ）に最も近い周波数データｋ１（ｔ）を選択する。ＤＤＳ制御回路２１は、ＤＤＳ３が出力できる周波数ｋ１（ｔ）を保持したメモリから、ｎ１（ｔ）に最も近いｋ１（ｔ）を選択する。
【０１３１】
次に、ステップＳ３０５において、ｎ１（ｔ）に対するｋ１（ｔ）の誤差｜ｎ１（ｔ）−ｋ１（ｔ）｜を算出する。｜ｎ１（ｔ）−ｋ１（ｔ）｜と予め設定された許容誤差Ａとを比較し、｜ｎ１（ｔ）−ｋ１（ｔ）｜≦Ａであれば、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）は決定され、ステップＳ３０６に進む。これに対して、｜ｎ１（ｔ）−ｋ１（ｔ）｜＞Ａであれば、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）は決定されず、ステップＳ３０７に進む。
【０１３２】
次に、ステップＳ３０６において、ＤＤＳ制御回路２１は、以下の式（２２）から、ｍ１（ｔ）を算出し、ｍ１（ｔ）及びステップＳ３０５で決定したｋ１（ｔ）をＤＤＳ３に出力し、時刻ｔにおけるフローを終了する。ＤＤＳ制御回路２１は、時刻ｔごとにステップＳ３０２〜ステップＳ３０６の処理を行う。式（２２）において、ｆＣＬＫは、基準信号源１が出力するクロック信号の周波数である。ただし、式（２２）は、ＣＬＫ可変回路２２及びＣＬＫ可変回路２３がＰＬＬの場合の式である。
【０１３３】
【数２２】
0006428498.tif 000023
【０１３４】
次に、ステップＳ３０７において、ＤＤＳ制御回路２１は、｜ｎ１（ｔ）−ｋ１（ｔ）｜が許容誤差Ａを満たさなかったので、ｒの値を１減らし、ステップＳ３０２に進む。ｒの値を１減らすことは、ｆＣＬＫ１（ｔ）を式（２０）のΔｆだけ、低くすることを意味する。
【０１３５】
その後、上記で説明したように、ステップＳ３０２〜ステップＳ３０５処理を行うが、｜ｎ１（ｔ）−ｋ１（ｔ）｜が、許容誤差Ａを満足するまで、ステップＳ３０２〜ステップＳ３０５、ステップＳ３０７の処理のループを行う。ただし、どうしても許容誤差Ａを満たさない場合は、最も誤差の小さいｋ１（ｔ）及びｆＣＬＫ１（ｔ）を選択する。予め設定したループ回数を超えた場合に、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）を選択しても良いし、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）が所定時間以上決まらなかった場合に、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）を選択するようにしても良い。その後、ステップＳ３０７に進み、フローを終了する。
【０１３６】
以上説明したフローチャートは、できるだけ高いクロック周波数で周波数データを生成できるので、周波数ｆ１（ｔ）とｆ２（ｔ）の信号の量子化雑音を小さくできる。したがって、ｆ１（ｔ）とｆ２（ｔ）とから生成されるｆｏｕｔの信号の量子化雑音を低減できる。さらに、ＤＤＳ制御回路２１は、クロック周波数と周波数データの２つのパラメータを変化させるので、クロック周波数を変化させないときに比べて、ｆ１（ｔ）及びｆ２（ｔ）の周波数ステップを小さくでき、ｆ１（ｔ）及びｆ２（ｔ）の周波数分解能が向上する。これにより、ｆｏｕｔの周波数分解能が改善する。ここで、図２０のフローチャートの説明を終了する。
【０１３７】
ＤＤＳ制御回路２１は、入力されたｆｏｕｔを示すデータに対応するｋ１（ｔ）、ｋ２（ｔ）、ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）のデータを記憶しておくメモリを有してもよい。この場合、ＤＤＳ制御回路２１は、基準信号源１からのクロック信号に同期し、入力されたｆｏｕｔを示すデータをアドレスとしてｋ１（ｔ）、ｋ２（ｔ）、ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）のデータを読み出し、それぞれＤＤＳ３、ＤＤＳ４、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３に出力する。
【０１３８】
ＣＬＫ可変回路２２は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２１が出力する制御信号ｍ１（ｔ）から、ｆＣＬＫ１（ｔ）の信号を生成する回路である。ＣＬＫ回路２２の入力端子は、基準信号源１の出力端子に接続され、ＣＬＫ回路２２の制御端子は、ＤＤＳ制御回路２１の第１の制御信号出力端子に接続され、ＣＬＫ回路２２の制御端子は、ＤＤＳ３のクロック端子に接続される。例えば、ＣＬＫ可変回路２２には、ＰＬＬを用いることができる。ＰＬＬの場合、ｍ１（ｔ）は、ＰＬＬ内の分周器の分周比を制御する信号である。その場合、ＣＬＫ可変回路２２は、基準信号源１が出力するｆＣＬＫに同期して、周波数安定度の高いｆＣＬＫ１（ｔ）を生成することができる。ＣＬＫ可変回路２２は、ＤＤＳ３にクロック信号として周波数ｆＣＬＫ１（ｔ）の信号を出力する。
【０１３９】
ＣＬＫ可変回路２３は、基準信号源１が出力したクロック信号に同期して、ＤＤＳ制御回路２１が出力する制御信号ｍ２（ｔ）から、ｆＣＬＫ２（ｔ）の信号を生成する回路である。ＣＬＫ回路２３の入力端子は、基準信号源１の出力端子に接続され、ＣＬＫ回路２３の制御端子は、ＤＤＳ制御回路２１の第２の制御信号出力端子に接続され、ＣＬＫ回路２３の出力端子は、ＤＤＳ４のクロック端子に接続される。例えば、ＣＬＫ可変回路２３には、ＰＬＬを用いることができる。ＰＬＬの場合、ｍ２（ｔ）は、ＰＬＬ内の分周器の分周比を制御する信号である。その場合、ＣＬＫ可変回路２３は、基準信号源１が出力するｆＣＬＫに同期して、周波数安定度の高いｆＣＬＫ２（ｔ）を生成することができる。ＣＬＫ可変回路２３は、ＤＤＳ４にクロック信号として周波数ｆＣＬＫ２（ｔ）の信号を出力する。
【０１４０】
次に、実施の形態３の動作について説明する。
【０１４１】
ＤＤＳ制御回路２１は、基準信号源１が出力したクロック信号に同期して、所望の出力信号周波数ｆｏｕｔから、式（１）及び式（２）に基づいて、上記（条件１）から（条件３）を満たすｋ１（ｔ）、ｋ２（ｔ）、ｍ１（ｔ）及びｍ２（ｔ）を計算する。そして、ＤＤＳ制御回路２１は、ＤＤＳ３、ＤＤＳ４にそれぞれｋ１（ｔ）、ｋ２（ｔ）を出力し、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３に、それぞれｍ１（ｔ）、ｍ２（ｔ）を出力する。ここで、ＤＤＳ制御回路２１における計算及び計算結果の出力は、クロック信号ｆＣＬＫに同期して行う。
【０１４２】
ＣＬＫ可変回路２２は、基準信号源１から入力されたクロック信号ｆＣＬＫに同期して、ＤＤＳ制御回路２１が出力したｍ１（ｔ）と基準信号源１が出力したｆＣＬＫとからｆＣＬＫ１（ｔ）の信号を生成する。例えば、ＣＬＫ可変回路２２がＰＬＬの場合、ｆＣＬＫのｍ１（ｔ）倍の周波数であるｆＣＬＫ１（ｔ）を生成する。ＣＬＫ可変回路２２は、生成したｆＣＬＫ１（ｔ）をＤＤＳ３に出力する。
【０１４３】
ＣＬＫ可変回路２３は、基準信号源１から入力されたクロック信号に同期して、ＤＤＳ制御回路２１が出力したｍ２（ｔ）と基準信号源１が出力したｆＣＬＫとからｆＣＬＫ２（ｔ）の信号を生成する。例えば、ＣＬＫ可変回路２３がＰＬＬの場合、ｆＣＬＫのｍ２（ｔ）倍の周波数であるｆＣＬＫ２（ｔ）を生成する。ＣＬＫ可変回路２３は、生成したｆＣＬＫ2（ｔ）をＤＤＳ４に出力する。
【０１４４】
ＤＤＳ３は、ＤＤＳ制御回路２１が出力したｋ１（ｔ）とＣＬＫ可変回路２２が出力したｆＣＬＫ１（ｔ）とから、式（１）に基づいてｆ１（ｔ）を生成し、ｆ１（ｔ）をフィルタ５に出力する。
【０１４５】
ＤＤＳ４は、ＤＤＳ制御回路２１が出力したｋ２（ｔ）とＣＬＫ可変回路２３が出力したｆＣＬＫ２（ｔ）とから、式（２）に基づいてｆ２（ｔ）を生成し、ｆ２（ｔ）をフィルタ５に出力する。
【０１４６】
これ以降のフィルタ５、フィルタ６、ミキサ７、フィルタ８の動作は、実施の形態１と同様であるため説明を省略する。
【０１４７】
なお、ＤＤＳ３、ＤＤＳ４が、それぞれｆ１（ｔ）、ｆ２（ｔ）を生成するとき、ｆ１（ｔ）及びｆ２（ｔ）が（条件１）から（条件３）を満たしていれば、ｋ１（ｔ）、ｋ２（ｔ）が固定の値で、ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）が時間変化しても良い。また、ｆ１（ｔ）及びｆ２（ｔ）の周波数変化を細かく制御するために、ｋ１（ｔ）、ｋ２（ｔ）、ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）の全てが時間変化しても良い。
【０１４８】
以上のように、実施の形態３によれば、周波数データｋ１（ｔ）、ｋ２（ｔ）だけでなく、ＣＬＫ可変回路２２、ＣＬＫ可変回路２３を用いてＤＤＳ３、ＤＤＳ４のクロック信号ｆＣＬＫ１（ｔ）、ｆＣＬＫ２（ｔ）を可変にする。そして、可変したクロック信号に対して周波数データを決定するので、クロック信号の周波数を高くすることで、周波数ｆ１（ｔ）およびｆ２（ｔ）の信号の量子化雑音を低減できる。これにより、ｆ１（ｔ）とｆ２（ｔ）とから生成されるｆｏｕｔの信号の量子化雑音を低減できる。また、実施の形態３の信号発生器は、ｋ１（ｔ）及びｆＣＬＫ１（ｔ）の２つのパラメータを変化させてｆ１（ｔ）を生成でき、ｋ２（ｔ）及びｆＣＬＫ２（ｔ）の２つのパラメータを変化させてｆ２（ｔ）を生成できるため、ｆ１（ｔ）及びｆ２（ｔ）の周波数分解能が向上する。したがって、実施の形態３の信号発生器は、より細かい周波数ステップで出力信号ｆｏｕｔを出力できる。
【符号の説明】
【０１４９】
１  基準信号源、２  ２１  ＤＤＳ制御回路、３  ４  ＤＤＳ、５  ６  ８  フィルタ、７  ミキサ、１２  ＤＡＣ制御回路、  １３  １４  ＤＡＣ、２２  ２３  ＣＬＫ可変回路。
【図１】
0006428498.tif 000024
【図２】
0006428498.tif 000025
【図３】
0006428498.tif 000026
【図４】
0006428498.tif 000027
【図５】
0006428498.tif 000028
【図６】
0006428498.tif 000029
【図７】
0006428498.tif 000030
【図８】
0006428498.tif 000031
【図９】
0006428498.tif 000032
【図１０】
0006428498.tif 000033
【図１１】
0006428498.tif 000034
【図１２】
0006428498.tif 000035
【図１３】
0006428498.tif 000036
【図１４】
0006428498.tif 000037
【図１５】
0006428498.tif 000038
【図１６】
0006428498.tif 000039
【図１７】
0006428498.tif 000040
【図１８】
0006428498.tif 000041
【図１９】
0006428498.tif 000042
【図２０】
0006428498.tif 000043
【図２１】
0006428498.tif 000044