(57)【特許請求の範囲】
【請求項１】
透明基板と、前記透明基板上に形成されるゲート電極線と、前記透明基板上に形成される薄膜トランジスタと、前記透明基板上に形成されるデータ線と、前記透明基板及び前記薄膜トランジスタ上に形成される画素電極と、前記画素電極、前記透明基板及び前記データ線上に形成される不活性化層と、前記不活性化層上に形成される共通電極とを備え、
前記不活性化層は、前記データ線上に位置する第１部分と、前記画素電極上に位置する第２部分と、前記透明基板上に位置しかつ前記データ線の両側に位置する第３部分とを含み、前記不活性化層の第１部分の厚さは第２部分の厚さより厚く、
前記画素電極と前記共通電極とは部分的に重畳して蓄積容量を形成し、
前記不活性化層の第１部分の厚さは第３部分の厚さよりも厚く、前記不活性化層の第２部分の上面と第３部分の上面とが面一であり、
前記薄膜トランジスタと前記画素電極との間に形成される保護層をさらに備え、
前記薄膜トランジスタは、ゲート電極、ドレイン電極及びソース電極を有し、前記ゲート電極は前記ゲート電極線に電気接続され、前記ソース電極は前記データ線に電気接続され、前記ドレイン電極は前記画素電極に電気接続され、
前記画素電極は透明導電層であり、前記共通電極は透明導電層であることを特徴とする画素構造。
【請求項２】
透明基板を提供するステップ１１と、
前記透明基板上にゲート電極線、薄膜トランジスタ、データ線及び画素電極を沈積して形成するステップ１２と、
前記透明基板、前記データ線及び前記画素電極上に不活性化層を沈積して形成するステップであって、前記不活性化層は、前記データ線上に位置する第１部分と、前記画素電極上に位置する第２部分と、前記透明基板上に位置しかつ前記データ線の両側に位置する第３部分とを含むステップ１３と、
前記データ線と前記画素電極の周辺の前記不活性化層に対して１つ目のエッチングを行い、その後、前記不活性化層の第１部分の厚さが第２部分の厚さより厚くなるように、前記不活性化層の第２部分に対して２つ目のエッチングを行うことにより、前記不活性化層の第２部分の厚さを減少させるステップ１４と、
前記不活性化層上に共通電極を沈積して形成するステップ１５と、を含むことを特徴とする画素構造の製造方法。
【請求項３】
前記ステップ１２は、前記透明基板に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極との間に形成されることを特徴とする請求項２に記載の画素構造の製造方法。
【請求項４】
前記ステップ１４における２つ目のエッチングは、前記不活性化層の第３部分に対するエッチングも含み、該２つ目のエッチングの完了後は、前記不活性化層の第１部分の厚さは第３部分の厚さより厚く、前記不活性化層の第２部分の上面と第３部分の上面とが面一であることを特徴とする請求項２に記載の画素構造の製造方法。
【請求項５】
前記画素電極は透明導電層であり、前記共通電極は透明導電層であることを特徴とする請求項２に記載の画素構造の製造方法。
【請求項６】
透明基板を提供するステップ２１と、
前記透明基板上にゲート電極線、薄膜トランジスタ、データ線及び画素電極を沈積して形成するステップ２２と、
前記透明基板、前記データ線及び前記画素電極上に第１不活性化層を沈積して形成し、前記第１不活性化層に対してエッチングを行って、前記データ線上の第１不活性化層のみを残し、他の部分は除去するステップ２３と、
前記透明基板、前記画素電極及び前記第１不活性化層上に第２不活性化層を沈積して形成し、前記第２不活性化層に対してエッチングを行って、前記画素電極と前記第１不活性化層の周辺の第２不活性化層を除去し、他の部分は残すステップ２４と、
前記第２不活性化層上に共通電極を沈積して形成するステップ２５と、を含むことを特徴とする画素構造の製造方法。
【請求項７】
前記第１不活性化層の厚さは前記第２不活性化層の厚さより厚いことを特徴とする請求項６に記載の画素構造の製造方法。
【請求項８】
前記ステップ２２は、前記透明基板に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極との間に形成され、
前記画素電極は透明導電層であり、前記共通電極は透明導電層であることを特徴とする請求項６に記載の画素構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示技術分野に関し、特に画素構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近来、表示技術は快速に発展し、平面表示装置は、その全く異なる表示技術及び製造技術によって伝統的な画像表示装置とは大きな差別を有している。伝統的な画像表示装置としては、主に陰極線管ＣＲＴ（Cathode Ray  Tube）であり、平面表示装置と陰極線管ＣＲＴとの主な相違は重量及び体積（厚さ）にあり、平面表示装置の厚さは一般に１０ｃｍを超えない。また、表示原理、製造材料や工程、画像表示駆動方面における各技術などのような別の相違もあるのは勿論である。
【０００３】
液晶表示装置は、現在最も広く使用されかつ高解像度のカラー画面を有する平面表示装置の１つとして、携帯電話、個人用携帯情報端末（ＰＤＡ）、デジタルカメラ、コンピューターやノートパソコンなどのような各種電子装置に広く使用されている。
【０００４】
現在使用されている液晶表示装置は、一般に上下の基板及び中間の液晶層によって構成されるものであり、基板はガラス及び電極などによって構成される。上下の基板に電極が無い場合は、ＴＮ（Twist  Nematic、ねじれネマティック）方式の液晶表示装置、ＶＡ（Vertical  Alignment、垂直配向）方式の液晶表示装置、及び視野角が狭すぎることを解決するために開発されたＭＶＡ（Multidomain  Vertical  Alignment、マルチドメイン型の垂直配向）方式の液晶表示装置のような縦電界方式の液晶表示装置を形成する。上記のような液晶表示装置とは異なり、電極が基板の一側のみに配置される場合は、ＩＰＳ（In-plane  switching、平行な面内でのスイッチング）方式の液晶表示装置、ＦＦＳ（Fringe  Field  Switching、フリンジフィールドスイッチング）方式の液晶表示装置などのような横電界方式の液晶表示装置を形成する。ＦＦＳ方式の液晶表示装置は、その高開口、高解像度、広視野角などのようなメリットによって携帯通信装置に多く使用されている。
【０００５】
現在、携帯通信装置は、高解像度（Pixels  per  inch、ＰＰＩ）、高色域値、高コントラスト、低電力消耗の方向に発展している。解像度が向上されるに従ってスクリーン内部の寄生容量がひどくなる。スクリーン内部の寄生容量を減少するためには、一般に電極間の窒化ケイ素化合物（ＳｉＮｘ）又は二酸化ケイ素（ＳｉＯ２）によって形成される絶縁層の厚さを増加したり、より厚い有機絶縁層を用いたりする。これらの方法は、有害の寄生容量を減少させつつ、蓄積容量Ｃｓｔのような有用の容量も減少させてしまう。
【０００６】
具体的には、図１及び図２を参照すれば、図１は従来技術における携帯電話のスクリーンに使用される画素構造であり、図２は図１のＡ‐Ａ線による断面図である。説明の便宜上、図１及び図２では、薄膜トランジスタ（Thin  Film  Transistor、ＴＦＴ）部分の構造を省略している。前記ＦＦＳ方式の液晶表示装置の画素構造において、共通電極の透明導電電極１００とデータ線（Date  line）２００との間の寄生容量（１）がデータ線２００におけるＲＣ  ｄｅｌａｙを増加させること（即ち、データ線での信号伝送の遅速が抵抗（Ｒ）と容量（Ｃ）との相乗積によって支配されること）により、液晶パネルにおける一部画素の充電不足をもたらし、エラーの階調が表示されることによって画質に影響を与える。寄生容量（１）を減少させるために、一般に共通電極の透明導電電極１００とデータ線２００との間の絶縁層の厚さを増加するが、これは共通電極の透明導電電極１００と画素電極の透明導電電極３００との間の蓄積容量（２）も減少させてしまう。下記の数式によれば、蓄積容量（２）の減少はフィードスル電圧の増加をもたらして、液晶パネルの輝度を低下させ、透過を低下させる。
【０００７】
【数１】
0006370003.tif 000002
【０００８】
ただし、Ｃｌｃは液晶セルにて生成された容量であり、Ｃｓｔは蓄積容量であり、Ｃｇｓは薄膜トランジスタのゲート電極とドレイン電極との間に存在するカップリング容量の容量値であり、Ｖｇｈ−Ｖｇｌはゲート電極で変化した電圧である。
【０００９】
図３を参照すれば、それは従来技術におけるＦＦＳ方式の液晶表示装置の画素構造の製造流れ図であり、１つ目の方法は、ガラス基板に、第１金属層（ＧＥ）、ゲート電極絶縁層（ＧＩ）、アモルファスシリコン層（α−Ｓｉ）、画素電極（Ｐｉｘｅｌ  ＩＴＯ）、第２金属層（Ｓ／Ｄ）、不活性化層（ＰＶ）及び共通電極（Ｃｏｍ  ＩＴＯ）を順次に沈積して形成するものであり、２つ目の方法は、ガラス基板に、第１金属層（ＧＥ）、ゲート電極絶縁層（ＧＩ）、アモルファスシリコン層（α−Ｓｉ）、第２金属層（Ｓ／Ｄ）、画素電極（Ｐｉｘｅｌ  ＩＴＯ）、不活性化層（ＰＶ）及び共通電極（Ｃｏｍ  ＩＴＯ）を順次に沈積して形成するものである。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、画素電極と共通電極との距離を小さくすることによって蓄積容量を増大させることで、フィードスル電圧及び漏電がＦＦＳ方式の液晶表示装置の画質に与える影響を減少させるための画素構造を提供することにある。
【００１１】
また、本発明の別の目的は、製造方法が簡単で、２回のエッチングによって蓄積容量を増大させることで、フィードスル電圧及び漏電がＦＦＳ方式の液晶表示装置の画質に与える影響を減少させるための画素構造の製造方法を提供することにある。
【００１２】
また、本発明の別の目的は、製造方法が簡単で、２層の不活性化層によって蓄積容量を増大させることで、フィードスル電圧及び漏電がＦＦＳ方式の液晶表示装置の画質に与える影響を減少させるための画素構造の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述した問題を解決するため、本発明は、透明基板と、前記透明基板上に形成されるゲート電極線と、前記透明基板上に形成される薄膜トランジスタと、前記透明基板上に形成されるデータ線と、前記透明基板及び前記薄膜トランジスタ上に形成される画素電極と、前記画素電極、前記透明基板及び前記データ線上に形成される不活性化層と、前記不活性化層上に形成される共通電極とを備える画素構造を提供する。前記不活性化層は、前記データ線上に位置する第１部分と、前記画素電極上に位置する第２部分と、前記透明基板上に位置しかつ前記データ線の両側に位置する第３部分とを含み、前記不活性化層の前記第１部分の厚さは前記第２部分の厚さより厚く、前記画素電極と前記共通電極とは部分的に重畳して蓄積容量を形成する。
【００１４】
また、前記不活性化層の第１部分の厚さは第３部分の厚さよりも厚く、前記不活性化層の前記第２部分の上面と前記第３部分の上面とが面一であり、前記画素構造は、前記薄膜トランジスタと前記画素電極との間に形成される保護層をさらに備える。
【００１５】
また、前記薄膜トランジスタは、ゲート電極、ドレイン電極及びソース電極を有し、前記ゲート電極は前記ゲート電極線に電気接続され、前記ソース電極は前記データ線に電気接続され、前記ドレイン電極は前記画素電極６２に電気接続され、前記画素電極は透明導電層であり、前記共通電極は透明導電層である。
【００１６】
上述した問題を解決するため、本発明は、透明基板を提供するステップ１１と、
前記透明基板上にゲート電極線、薄膜トランジスタ、データ線及び画素電極を沈積して形成するステップ１２と、
前記透明基板、前記データ線及び前記画素電極上に、前記データ線上に位置する第１部分と、前記画素電極上に位置する第２部分と、前記透明基板上に位置しかつ前記データ線の両側に位置する第３部分とを含む不活性化層を沈積して形成するステップ１３と、
周辺回路上の前記不活性化層に対して１つ目のエッチングを行い、その後、前記不活性化層の第１部分の厚さが第２部分の厚さより厚くなるように、前記不活性化層の第２部分に対して２つ目のエッチングを行うことにより、前記不活性化層の第２部分の厚さを減少させるステップ１４と、
前記不活性化層上に共通電極を沈積して形成するステップ１５と、を含む画素構造の製造方法を提供する。
【００１７】
また、前記ステップ１２は、前記透明基板に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極との間に形成される。
【００１８】
また、前記ステップ１４における２つ目のエッチングは、前記不活性化層の第３部分に対するエッチングも含み、該２つ目のエッチングの完了後は、前記不活性化層の第１部分の厚さは第３部分の厚さより厚く、前記不活性化層の第２部分の上面と第３部分の上面とが面一である。
【００１９】
また、前記画素電極は透明導電層であり、前記共通電極は透明導電層である。
【００２０】
上述した問題を解決するため、本発明は、透明基板を提供するステップ２１と、
前記透明基板上にゲート電極線、薄膜トランジスタ、データ線及び画素電極を沈積して形成するステップ２２と、
前記透明基板、前記データ線及び前記画素電極上に第１不活性化層を沈積して形成し、前記第１不活性化層に対してエッチングを行って、前記データ線上の第１不活性化層のみを残し、他の部分は除去するステップ２３と、
前記透明基板、前記画素電極及び前記第１不活性化層上に第２不活性化層を沈積して形成し、前記第２不活性化層に対してエッチングを行って、周辺回路上の第２不活性化層を除去し、他の部分は残すステップ２４と、
前記第２不活性化層上に共通電極を沈積して形成するステップ２５と、を含む画素構造の製造方法を提供する。
【００２１】
また、前記第１不活性化層の厚さは前記第２不活性化層の厚さより厚い。
【００２２】
また、前記ステップ２２は、前記透明基板に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極との間に形成され、前記画素電極は透明導電層であり、前記共通電極は透明導電層である。
【発明の効果】
【００２３】
本発明に係る画素構造及びその製造方法によれば、２回のエッチングまたは２層の不活性化層によって共通電極と画素電極との距離を小さくしつつ、データ線と共通電極との距離を大きくすることで、有害の寄生容量を減少させ、フィードスル電圧及び漏電が前記画素構造を使用するＦＦＳ方式の液晶表示装置の画質に与える影響を減少させ、かつ前記画素構造の製造方法は簡単であるという効果を有する。
【００２４】
本発明の特徴及び技術内容をより明確に了解させるために、以下、本発明に関する詳細な説明及び図面を提供したが、図面は参考及び説明するためのものにすぎず、本発明に対して限定するためのものではない。
【図面の簡単な説明】
【００２５】
以下、本発明の技術内容及びその技術効果が自明になるように、図面を参照しながら本発明に係る具体的な実施例について説明する。
【図１】従来技術における画素構造を示す図である。
【図２】図１のＡ‐Ａ線による断面図である。
【図３】従来技術における画素構造の製造流れ図である。
【図４】本発明に係る画素構造を示す図である。
【図５】本発明に係る画素構造の製造方法の１つの実施例の流れ図である。
【図６】図５の製造流れにおける構造を示す図である。
【図７】本発明に係る画素構造の製造方法の別の実施例の流れ図である。
【図８】図７の製造流れにおける構造を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の技術手段及びその効果の更なる陳述のために、本発明の好ましい実施例及びその図面を併せて参照しながら説明する。
【００２７】
図４を参照すれば、本発明は、透明基板６０と、透明基板６０上に形成されるゲート電極線（観察の便宜上、図示せず）と、透明基板６０上に形成される薄膜トランジスタ（観察の便宜上、図示せず）と、透明基板６０上に形成されるデータ線６８と、透明基板６０及び薄膜トランジスタ上に形成される画素電極６２と、画素電極６２、透明基板６０及びデータ線６８上に形成される不活性化層６４と、不活性化層６４上に形成される共通電極６６とを備える画素構造を提供する。
【００２８】
前記不活性化層６４は、データ線６８上に位置する第１部分７２と、画素電極６２上に位置する第２部分７４と、透明基板６０上に位置しかつデータ線６８の両側に位置する第３部分７６とを含む。前記不活性化層６４の第１部分７２の厚さは第２部分７４の厚さより厚く、前記画素電極６２と前記共通電極６６とは部分的に重畳して蓄積容量Ｃｓｔを形成する。本発明は、データ線６８と共通電極６６との距離を大きくすることによって寄生容量Ｃ寄生を減少させつつ、画素電極６２と共通電極６６との距離を小さくすることよって蓄積容量Ｃｓｔを増大させることで、フィードスル電圧及び漏電が前記画素構造を使用するＦＦＳ方式の液晶表示装置の画質に与える影響を減少させる。
【００２９】
前記透明基板６０は、ガラス基板である。前記画素構造は、薄膜トランジスタと画素電極６２との間に形成される保護層（図示せず）をさらに備える。
【００３０】
同様に、前記不活性化層６４の第１部分７２の厚さは第３部分７６の厚さよりも厚く、前記不活性化層６４の第２部分７４の上面と第３部分７６の上面とが面一であることが好ましい。
【００３１】
前記薄膜トランジスタは、ゲート電極線における走査信号に基づいてデータ線６８におけるデータ信号を、前記画素電極６２と前記共通電極６６との部分的な重畳によって形成された蓄積容量Ｃｓｔに入力するためのものであり、ゲート電極、ドレイン電極及びソース電極を有し、前記ゲート電極はゲート電極線に電気接続され、前記ソース電極はデータ線６８に電気接続され、前記ドレイン電極は画素電極６２に電気接続される。
【００３２】
前記共通電極６６は、前記データ線６８の上方に位置する一部８２と、前記画素電極６２の上方に位置する他部８４とを含む。本実施例において、前記画素電極６２は透明導電層であり、前記共通電極６６も透明導電層である。
【００３３】
図４から図６を参照すれば、本発明は、以下のステップを含む画素構造の製造方法を提供する。
【００３４】
ステップ１１では、透明基板６０を提供する。
【００３５】
前記透明基板６０は、ガラス基板である。
【００３６】
ステップ１２では、前記透明基板６０上にゲート電極線、薄膜トランジスタ、データ線６８及び画素電極６２を沈積して形成する。
【００３７】
前記ゲート電極線、前記薄膜トランジスタ、前記データ線６８及び前記画素電極６２は、いずれも従来技術によって形成される。
【００３８】
当該ステップは、前記透明基板６０に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極６２との間に形成される。前記保護層の形成工程は従来技術における工程と同じである。
【００３９】
前記薄膜トランジスタは、ゲート電極、ドレイン電極及びソース電極を有し、前記ゲート電極はゲート電極線に電気接続され、前記ソース電極はデータ線６８に電気接続される。前記薄膜トランジスタのドレイン電極は画素電極６２に電気接続され、データ線６８におけるデータ信号を蓄積容量Ｃｓｔに入力する。前記画素電極６２は透明導電層である。
【００４０】
ステップ１３では、前記透明基板６０上に不活性化層６４を沈積して形成する。前記不活性化層６４は、前記データ線６８上に位置する第１部分７２と、画素電極６２上に位置する第２部分７４と、透明基板６０上に位置しかつデータ線６８の両側に位置する第３部分７６とを含む。
【００４１】
ステップ１４では、周辺回路上の不活性化層６４に対して１つ目のエッチングを行い、その後、不活性化層６４の第１部分７２の厚さが第２部分７４の厚さより厚くなるように、不活性化層６４の第２部分７４に対して２つ目のエッチングを行うことにより、不活性化層６４の第２部分７４の厚さを減少させる。
【００４２】
前記ステップ１４における２つ目のエッチングは、不活性化層６４の第３部分７６に対するエッチングも含み、該２つ目のエッチングの完了後は、前記不活性化層６４の第１部分７２の厚さが第３部分７６の厚さより厚く、前記不活性化層６４の第２部分７４の上面と第３部分７６の上面とが面一であることが好ましい。
【００４３】
ステップ１５では、前記不活性化層６４上に共通電極６６を沈積して形成する。
【００４４】
前記共通電極６６は透明導電層であり、前記データ線６８の上方に位置する一部８２と、前記画素電極６２の上方に位置する他部８４とを含む。本実施例において、不活性化層６４の第１部分７２の厚さを第２部分７４の厚さより厚く、即ちデータ線６８と共通電極６６との距離を大きくすることによって寄生容量Ｃ寄生を減少させつつ、画素電極６２と共通電極６６との距離を小さくすることよって蓄積容量Ｃｓｔを増大させることで、フィードスル電圧及び漏電が前記画素構造を使用するＦＦＳ方式の液晶表示装置の画質に与える影響を減少させる。
【００４５】
図７及び図８と図４とを併せて参照すれば、本発明は、以下のステップを含む画素構造の製造方法をさらに提供する。
【００４６】
ステップ２１では、透明基板６０を提供する。
【００４７】
前記透明基板６０は、ガラス基板である。
【００４８】
ステップ２２では、前記透明基板６０上にゲート電極線、薄膜トランジスタ、データ線６８及び画素電極６２を沈積して形成する。
【００４９】
前記ゲート電極線、前記薄膜トランジスタ、前記データ線６８及び前記画素電極６２は、いずれも従来技術によって形成される。
【００５０】
当該ステップは、前記透明基板６０に保護層を形成する工程をさらに含み、前記保護層は前記薄膜トランジスタと前記画素電極６２との間に形成される。前記保護層の形成工程は従来技術における工程と同じである。
【００５１】
前記薄膜トランジスタは、ゲート電極、ドレイン電極及びソース電極を有し、前記ゲート電極はゲート電極線に電気接続され、前記ソース電極はデータ線６８に電気接続される。前記薄膜トランジスタのドレイン電極は画素電極６２に電気接続され、データ線６８におけるデータ信号を蓄積容量Ｃｓｔに入力する。
【００５２】
前記画素電極６２は透明導電層である。
【００５３】
ステップ２３では、前記透明基板６０、前記データ線６８及び前記画素電極６２上に第１不活性化層９２を沈積して形成し、前記第１不活性化層９２に対してエッチングを行って、データ線６８上の第１不活性化層９２のみを残し、他の部分は除去する。
【００５４】
ステップ２４では、前記透明基板６０、前記画素電極６２及び前記第１不活性化層９２上に第２不活性化層９４を沈積して形成し、前記第２不活性化層９４に対してエッチングを行って、周辺回路上の第２不活性化層９４を除去し、他の部分は残す。
【００５５】
本実施例において、前記第１不活性化層９２の厚さは前記第２不活性化層９４の厚さより厚い。
【００５６】
ステップ２５では、前記第２不活性化層９４上に共通電極６６を沈積して形成する。
【００５７】
前記共通電極６６は透明導電層であり、前記データ線６８の上方に位置する一部８２と、前記画素電極６２の上方に位置する他部８４とを含む。
【００５８】
前記データ線６８と前記共通電極６６との間には第１、第２不活性化層９２、９４が形成されているが、前記画素電極６２と前記共通電極６６との間には第２不活性化層９４のみが形成されているので、前記データ線６８と前記共通電極６６との距離が前記画素電極６２と前記共通電極６６との距離より大きく、データ線６８と共通電極６６との距離を大きくすることによって寄生容量Ｃ寄生を減少させつつ、画素電極６２と共通電極６６との距離を小さくすることよって蓄積容量Ｃｓｔを増大させることで、フィードスル電圧及び漏電が前記画素構造を使用するＦＦＳ方式の液晶表示装置の画質に与える影響を減少させる。
【００５９】
上記したように、本発明は、画素構造及びその製造方法を提供し、２回のエッチングまたは２層の不活性化層によって共通電極と画素電極との距離を小さくしつつ、データ線と共通電極との距離を大きくすることで、有害の寄生容量を減少させ、フィードスル電圧及び漏電が前記画素構造を使用するＦＦＳ方式の液晶表示装置の画質に与える影響を減少させ、かつ前記画素構造の製造方法は簡単である。
【００６０】
当業者であれば、本発明の技術内容及び技術思想に基づいて相応的な修正及び変更を行うことはできるが、これらの修正及び変更は本発明の特許請求の範囲に属すべきものである。
【図１】
0006370003.tif 000003
【図２】
0006370003.tif 000004
【図３】
0006370003.tif 000005
【図４】
0006370003.tif 000006
【図５】
0006370003.tif 000007
【図６】
0006370003.tif 000008
【図７】
0006370003.tif 000009
【図８】
0006370003.tif 000010