(57)【特許請求の範囲】
【請求項１】
一対の高電位側信号線（３Ｐ），低電位側信号線（３Ｎ）によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路（３）に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子（１５）と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子をオンさせて前記信号線間のインピーダンスを低下させる制御部（６）と、
入力される設定信号により示される抑制期間の長さを検出する期間検出部（１０，３３，４３）と、
前記検出された抑制期間の長さを記憶する抑制期間記憶部（１１，５４）とを備え、
前記制御部は、抑制期間記憶部に記憶された長さの抑制期間だけ、前記線間スイッチング素子をオンさせ、
前記設定信号は、前記抑制期間の長さを電圧レベルで示すリンギング抑制回路。
【請求項２】
前記電圧レベルは、電源電圧を、複数の抵抗素子（６３，６４，６５，６６）からなる分圧回路により分圧することで示される請求項１記載のリンギング抑制回路。
【請求項３】
前記複数の抵抗素子の１つ以上が、可変抵抗素子（６５，６６）である請求項２記載のリンギング抑制回路。
【請求項４】
前記分圧回路にセレクタ（６７）を備え、
前記セレクタにより抵抗素子の通電経路を切替えて、前記電圧レベルを変更する請求項２又は３記載のリンギング抑制回路。
【請求項５】
前記セレクタは、電圧駆動型の半導体スイッチング素子（６８）で構成される請求項４記載のリンギング抑制回路。
【請求項６】
一対の高電位側信号線（３Ｐ），低電位側信号線（３Ｎ）によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路（３）に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子（１５）と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子をオンさせて前記信号線間のインピーダンスを低下させる制御部（６）と、
入力される設定信号により示される抑制期間の長さを検出する期間検出部（１０，３３，４３）と、
前記検出された抑制期間の長さを記憶する抑制期間記憶部（１１，５４）とを備え、
前記制御部は、抑制期間記憶部に記憶された長さの抑制期間だけ、前記線間スイッチング素子をオンさせ、
前記設定信号は、前記抑制期間の長さをパルス幅で示し、
前記期間検出部は、電源の供給が開始されたことを検出する電源供給検出部と、
前記設定信号のパルスの立下りエッジを検出するエッジ検出部と、
前記電源の供給開始が検出されたことをトリガとして設定イネーブル信号をアクティブにし、前記立下りエッジが検出されたことをトリガとして設定イネーブル信号をインアクティブにするイネーブル信号出力部と、
前記設定イネーブル信号がアクティブである期間の長さに応じた電圧レベルを生成する電圧信号変換部とを備えるリンギング抑制回路。
【請求項７】
一対の高電位側信号線（３Ｐ），低電位側信号線（３Ｎ）によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路（３）に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子（１５）と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子をオンさせて前記信号線間のインピーダンスを低下させる制御部（６）と、
入力される設定信号により示される抑制期間の長さを検出する期間検出部（１０，３３，４３）と、
前記検出された抑制期間の長さを記憶する抑制期間記憶部（１１，５４）と、
前記設定信号を前記期間検出部に送信する設定信号送信部（９）とを備え、
前記制御部は、抑制期間記憶部に記憶された長さの抑制期間だけ、前記線間スイッチング素子をオンさせ、
前記設定信号送信部は、前記抑制期間の長さに応じて、前記設定信号が示すハイ又はローレベルの何れかを継続する時間の長さを変化させて送信し、
前記期間検出部は、前記時間の長さに応じてコンデンサ（２６）を充電する充電部（２４，２５）と、
前記コンデンサの端子電圧を、それぞれ異なる閾値と比較する複数のコンパレータ（２７）とを備え、
これら複数のコンパレータの出力信号が変化する数に応じて、前記時間の長さを検出するリンギング抑制回路。
【請求項８】
前記抑制期間記憶部（１１）は、前記複数のコンパレータの出力信号の変化状態を記憶するラッチ回路を備える請求項７記載のリンギング抑制回路。
【請求項９】
一対の高電位側信号線（３Ｐ），低電位側信号線（３Ｎ）によりハイ，ローの２値レベルに変化する差動信号を伝送する伝送線路（３）に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される電圧駆動型で単一の線間スイッチング素子（１５）と、
前記差動信号のレベルが変化したことを検出すると、前記線間スイッチング素子をオンさせて前記信号線間のインピーダンスを低下させる制御部（６）と、
入力される設定信号により示される抑制期間の長さを検出する期間検出部（１０，３３，４３）と、
前記検出された抑制期間の長さを記憶する抑制期間記憶部（１１，５４）とを備え、
前記制御部は、抑制期間記憶部に記憶された長さの抑制期間だけ、前記線間スイッチング素子をオンさせ、
前記設定信号送信部（３２）は、前記抑制期間の長さに応じて、前記設定信号が２値レベル間で遷移するエッジの出力回数を変化させて送信し、
前記期間検出部（３３）は、前記出力回数を検出するリンギング抑制回路。
【請求項１０】
前記期間検出部は、前記設定信号が変化する回数をカウントするカウンタ（３６）を備える請求項９記載のリンギング抑制回路。
【請求項１１】
前記抑制期間記憶部（１１）は、前記コンパレータの出力信号が変化しない状態が所定期間継続すると、前記カウンタのカウンタ値をラッチするラッチ回路で構成される請求項１０記載のリンギング抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の高電位側信号線，低電位側信号線により差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制する回路に関する。
【背景技術】
【０００２】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み，すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。例えば特許文献１では、伝送路の電圧レベルがロー，ハイ間で遷移する際に、通信に影響しない一定期間のみインピーダンスを整合させてリンギングを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５４９８５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、インピーダンスを整合させる期間が固定されている。そのため、実際の通信速度が想定していたものよりも低速であった場合は、十分なリンギング抑制効果が得られない。また、実際の通信速度が想定していたものよりも高速であった場合は、通信信号を正常に受信できなくなってしまう。このような事態を回避するには、個別の通信速度に対応して製品を設計する必要があり、品番の増加やコストアップの要因となっていた。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、異なる通信速度に対応して最適にリンギングを抑制できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載のリンギング抑制回路によれば、期間検出部は、設定信号により電圧レベルで示される抑制期間の長さを検出し、抑制期間記憶部は検出された抑制期間の長さを記憶する。そして、制御部は、差動信号のレベルが変化したことを検出すると、抑制期間記憶部に記憶された長さの抑制期間だけ線間スイッチング素子をオンさせる。
【０００７】
このように構成すれば、差動信号の通信速度に応じて抑制期間の長さを決定して、その長さに応じた設定信号を付与し、抑制期間の長さを抑制期間記憶部に記憶することで、制御部が線間スイッチング素子をオンさせる期間を可変設定できる。したがって、通信速度に応じて最適にリンギングを抑制することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態であり、リンギング抑制回路の構成を示す機能ブロック図
【図２】リンギング抑制回路の一部を、具体的な回路で示す図
【図３】抑制期間検出部及び抑制期間記憶部の構成をより具体的に示す図
【図４】動作タイミングチャート
【図５】抑制期間設定部の具体的な構成例を示す図（その１）
【図６】信号Ｔ１〜Ｔｎと各スイッチのオンオフ状態を示す図
【図７】抑制期間設定部の具体的な構成例を示す図（その２）
【図８】信号Ｔ１〜Ｔｎ＋１と各スイッチのオンオフ状態を示す図
【図９】第２実施形態であり、リンギング抑制回路の構成を示す機能ブロック図
【図１０】抑制期間検出部及び抑制期間記憶部の構成をより具体的に示す図
【図１１】動作タイミングチャート
【図１２】回路動作を示すフローチャート
【図１３】第３実施形態であり、リンギング抑制回路の構成を示す機能ブロック図
【図１４】抑制期間検出部及び抑制期間記憶部の構成をより具体的に示す図
【図１５】動作タイミングチャート
【図１６】第４実施形態を示す動作タイミングチャート
【図１７】第５実施形態であり、リンギング抑制回路の構成を示す機能ブロック図
【図１８】設定信号を付与する構成の変形例を示す図（その１）
【図１９】設定信号を付与する構成の変形例を示す図（その２）
【図２０】設定信号を付与する構成の変形例を示す図（その３）
【図２１】第６実施形態であり、リンギング抑制回路の構成を示す機能ブロック図
【図２２】動作タイミングチャート
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、第１実施形態について説明する。図１に示すように、リンギング抑制回路１は、送受信回路２と共に、高電位側信号線３Ｐ，低電位側信号線３Ｎよりなる伝送線路３の間に並列に接続されている。尚、送受信回路２に替えて、送信回路又は受信回路でも良い。送受信回路２は、通信コントローラ４により制御され、伝送線路３を駆動して差動信号を送信し、また、伝送線路３を介して他の送信ノードより送信された差動信号を受信すると、受信データを通信コントローラ４に入力する。
【００１０】
歪開始回路検出部５は、差動信号が伝送される際に伝送線路３の電圧が変化したことを検出し、抑制期間制御部６に歪，リンギングの抑制動作を開始させるトリガ信号を与える。信号線３Ｐ，３Ｎの間には、抑制素子７及びスイッチ回路８の直列回路が接続されている。抑制期間制御部６は、上記のトリガ信号が入力されると、設定された抑制期間だけスイッチ回路８をオンして伝送路３のインピーダンスを低下させる。
【００１１】
本実施形態において、前記抑制期間の長さの設定を変更可能にする。そのため、抑制期間送信部９は、抑制期間の長さを抑制期間制御部６に設定する設定信号を送信する。設定信号は抑制期間検出部１０により受信されて検出されると、抑制期間記憶部１１に記憶される。そして、抑制期間制御部６は、抑制期間記憶部１１に記憶された長さの抑制期間だけスイッチ回路８をオンする。
【００１２】
より具体的な構成を示す図２において、４つのＮチャネルＭＯＳＦＥＴ１２〜１５の電位基準側導通端子であるソースは、何れも低電位側信号線３Ｎに接続されており、ＮチャネルＭＯＳＦＥＴ１２及び１４の制御端子であるゲートは、高電位側信号線３Ｐに接続されている。
【００１３】
線間スイッチング素子であるＦＥＴ１５の非基準側導通端子であるドレインは高電位側信号線３Ｐに接続されており、ＦＥＴ１３及び１４のドレインはＦＥＴ１５のゲートに接続されていると共に抵抗素子１６を介してハイレベル，すなわち電源レベル；Ｖcc）にプルアップされている。ＦＥＴ１２のドレインは、抵抗素子１７を介してハイレベルにプルアップされていると共に、抑制期間設定部１８を介してＦＥＴ１３のゲートに接続されている。以上において、ＦＥＴ１５は図１に示す抑制素子７及びスイッチ回路８の直列回路に相当する。つまり、ＦＥＴ１５のオン抵抗が抑制素子７に相当している。また、ＦＥＴ１２は歪開始回路検出部５に相当し、その他は抑制期間制御部６に相当する。
【００１４】
図３に示すように、抑制期間検出部１０はコンパレータ２１を備えている。コンパレータ２１の非反転入力端子には、抑制期間送信部９からの送信信号が与えられる。電源とグランドとの間には抵抗素子２２及び２３の直列回路が接続されており、それらの共通接続点はコンパレータ２１の反転入力端子に接続されている。
【００１５】
また、電源とグランドとの間には、電流源２４，セレクタ２５及びコンデンサ２６の直列回路が接続されている。電流源２４及びセレクタ２５は充電部に相当する。電流源２４の下端は、セレクタ２５のＨ側入力端子に接続されており、セレクタ２５の出力端子がコンデンサ２６の上端に接続されている。セレクタ２５のＬ側入力端子はオープンである。セレクタ２５の入力選択はコンパレータ２１の出力信号で制御される。すなわち、前記出力信号の二値レベル変化に応じて、Ｈ／Ｌ側入力端子が選択される。
【００１６】
更に、抑制期間検出部１０は、例えばｎ個のコンパレータ２７＿１〜２７＿ｎを備えており、これらの非反転入力端子は共通に、セレクタ２５の出力端子に接続されている。各コンパレータ２７＿１〜２７＿ｎに対応して、コンパレータ２１と同様に抵抗素子２８＿１〜ｎ及び２９＿１〜ｎの直列回路が設けられており、それぞれの共通接続点がコンパレータ２７＿１〜２７＿ｎの反転入力端子に接続されている。各共通接続点の電位によりそれぞれ閾値１〜ｎが付与される。閾値１が最低レベル，閾値ｎが最高レベルであり、それらの間は順次レベルが上昇するように設定されている。各コンパレータ２７＿１〜２７＿ｎの出力信号Ｔ１〜Ｔｎは、ラッチ回路で構成される抑制期間記憶部１１を介して抑制期間制御部６に入力されている。
【００１７】
図２に示す抑制期間設定部１８は、図５又は図７に示すように、時定数を変更可能な積分回路，すなわち遅延回路で構成されている。図５に示す抑制期間設定部１８Ａは、抵抗素子Ｒ０〜Ｒｎ，コンデンサＣ０〜Ｃｎ，スイッチＳＷｒ１〜ＳＷｒｎ及びＳＷｃ１〜ＳＷｃｎを有している。抵抗素子Ｒ０に対して、スイッチＳＷｒ１及び抵抗素子Ｒ１〜ＳＷｒｎ及びＲｎからなる各直列回路が並列に接続されている。
【００１８】
各抵抗素子Ｒ０〜Ｒｎの共通接続点は、コンデンサＣ０を介してグランドに接続されている。その他のコンデンサＣ１〜Ｃｎの下端は何れもグランドに接続され、コンデンサＣ０，Ｃ１の上端はスイッチＳＷｃ１を介して接続され、…コンデンサＣｎ−１，Ｃｎの上端はスイッチＳＷｃｎを介して接続されている。スイッチＳＷｒ１及びＳＷｃ１〜ＳＷｒｎ及びＳＷｃｎのオンオフは、それぞれ抑制期間記憶部１１より入力される信号Ｔ１〜Ｔｎにより制御される。
【００１９】
また、図７に示す抑制期間設定部１８Ｂは、抑制期間設定部１８Ａに加えてスイッチＳＷｒ０及びＳＷｃ０を備えている。抵抗素子Ｒ０及びコンデンサＣ０，…，抵抗素子Ｒｎ及びコンデンサＣｎがそれぞれ積分回路を構成しており、共通の入力端子と抵抗素子Ｒ０，Ｒ１，…，Ｒｎとの間にはそれぞれスイッチＳＷｒ０，…，ＳＷｒｎが配置されており、コンデンサＣ０，…，Ｃｎと共通の出力端子との間にはそれぞれスイッチＳＷｃ０，…，ＳＷｃｎが配置されている。スイッチＳＷｒ０及びＳＷｃ０〜ＳＷｒｎ及びＳＷｃｎのオンオフは、抑制期間設定部１８Ａと同様に抑制期間記憶部１１より入力される信号により制御されるが、この場合は信号Ｔｎ＋１まで必要となる。
【００２０】
次に、本実施形態の作用について説明する。図４に示すように、抑制期間送信部９は、抑制期間の長さをハイレベル期間で示す抑制期間設定信号を送信する。すると、抑制期間検出部１０のコンパレータ２１は、抑制期間設定信号がハイレベルを示す間に出力信号をハイレベルにする。コンパレータ２１の出力信号がハイレベルを示す間、コンデンサ２６は電流源２４により充電されるので、その端子電圧は線形に上昇する。
【００２１】
コンデンサ２６の端子電圧が上昇する期間の長さに応じて、コンパレータ２７は、設定されている閾値が低い方から順次出力信号をハイレベルに変化させる。抑制期間記憶部１１は例えばラッチ回路で構成され、各信号の立上りエッジをトリガとして出力信号Ｔ１，…をハイレベルにする。
【００２２】
図５に示す抑制期間設定部１８Ａの構成では、全てのスイッチがオフの場合は抵抗素子Ｒ０及びコンデンサＣ０のみで積分回路が構成され、時定数が最小になっている。その状態から出力信号Ｔ１，…，Ｔｎが順次ハイレベルに変化すると、スイッチＳＷｒ１及びＳＷｃ１，…，ＳＷｒｎ及びＳＷｃｎが順次オンになり、時定数が漸増する（図６参照）。
【００２３】
また、図７に示す抑制期間設定部１８Ｂの構成では、出力信号Ｔ１，…，Ｔｎ＋１により、スイッチＳＷｒ１及びＳＷｃ１，…，ＳＷｒｎ及びＳＷｃｎの何れか一組のだけが排他的にオンされる。これにより、積分回路Ｒ０及びＣ０〜Ｒｎ及びＣｎの何れか１つが接続される（図８参照）。この場合、積分回路Ｒ０及びＣ０〜Ｒｎ及びＣｎの時定数が、次第に大きくなるように設定されている。
【００２４】
そして、伝送線路３に接続されている通信ノードによって伝送線路３がドライブされて差動信号が送信された際に、差動信号レベルがハイの場合にＦＥＴ１２及び１４はオンしているので、ＦＥＴ１３はオフしている。したがって、ＦＥＴ１５はオフ状態となっている。この状態から、差動信号レベルがハイからローに変化するとＦＥＴ４及び６がターンオフする。すると、抑制期間設定部１８において、抑制期間記憶部１１に記憶された設定期間の長さに応じた遅延時間が経過した後にＦＥＴ１５がターンオンする。すると、高電位側信号線３Ｐ，低電位側信号線３Ｎ間はＦＥＴ１５のオン抵抗を介して接続されることになり、インピーダンスが低下する。これにより、差動信号レベルがハイからローに変化する立下り期間に発生する波形歪みのエネルギーが上記オン抵抗により消費され、リンギングが抑制される。
【００２５】
以上のように本実施形態によれば、抑制期間送信部９が抑制期間の長さを示す設定信号を送信すると、抑制期間検出部１０が設定信号により示される抑制期間の長さを検出し、抑制期間記憶部１１は検出された抑制期間の長さを記憶する。そして、抑制期間制御部６は、歪み抑制開始検出部５が差動信号のレベルが変化したことを検出すると、抑制期間記憶部１１に記憶された長さの抑制期間だけＦＥＴ１５をオンさせる。
【００２６】
このように構成すれば、差動信号の通信速度に応じて抑制期間の長さを決定し、抑制期間送信部９が設定信号を送信することで、抑制期間制御部６がＦＥＴ１５をオンさせる期間を可変設定できる。したがって、リンギング抑制回路１は、適用される通信速度に応じてリンギングを最適に抑制することが可能になる。
【００２７】
この場合、抑制期間送信部９は、抑制期間の長さに応じて設定信号が示すハイレベルの継続時間を変化させて送信し、抑制期間検出部１０は前記継続時間の長さを検出するので、簡単な信号形式により抑制期間の長さを示すことができる。
【００２８】
また、抑制期間検出部１０は、前記継続時間の長さに応じてコンデンサ２６を充電し、コンデンサ２６の端子電圧を、コンパレータ２７＿１〜２７＿ｎによりそれぞれ異なる閾値と比較し、コンパレータ２７＿１〜２７＿ｎの出力信号が変化する数に応じて継続時間の長さを検出するので、簡単なハードウェアにより継続時間の長さを検出できる。そして、抑制期間記憶部１１は、コンパレータ２７＿１〜２７＿ｎの出力信号の変化状態を記憶するラッチ回路を備えるので、継続時間の長さで示された抑制期間の長さをラッチ回路で記憶することができる。
【００２９】
加えて、抑制期間設定部１８は、時定数を変更可能に構成される積分回路を備え、抑制期間記憶部１１に記憶された抑制期間の長さに応じて時定数を変化させ、抑制期間制御部６は、前記時定数に応じてＦＥＴ１５をオンさせる。したがって、抑制期間の長さを簡単な構成によって調整できる。
【００３０】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態では、抑制期間の長さを示す設定信号の形式が第１実施形態とは異なっている。すなわち、図１１に示すように、設定信号のレベルがハイ／ローに変化する回数により抑制期間の長さが示される。
【００３１】
図９に示すように、第２実施形態のリンギング抑制回路３１は、抑制期間送信部９及び抑制期間検出部１０に替わる抑制期間送信部３２及び抑制期間検出部３３を備えている。抑制期間検出部３３は、エッジカウント開始検出部３４，エッジカウント停止検出部３５及び立下りエッジカウント部３６を有している。
【００３２】
図１０に示すように、エッジカウント開始検出部３４はラッチ回路で構成されている。エッジカウント停止検出部３５は、第１実施形態の充電部及びコンデンサ２６と、１つのコンパレータ２７とを備えている。但し、電流源２４はセレクタ２５のＬ側入力端子に接続されており、Ｈ側入力端子はグランドに接続されている。
【００３３】
これらに加えて、エッジカウント停止検出部３５は、もう１つのセレクタ３７を備えている。セレクタ３７のＨ側入力端子は抑制期間送信部３２の出力端子に接続され、Ｌ側入力端子は電源にプルアップされている。セレクタ３７の入力選択はエッジカウント開始検出部３４の出力信号によって行われ、セレクタ２５の入力選択はセレクタ３７の出力信号によって行われる。
【００３４】
立下りエッジカウント部３６はｎビットカウンタで構成され、そのカウント値は、抑制期間記憶部１１のラッチ回路によりラッチされる。前記カウンタは、コンパレータ２７の出力信号がハイレベルになるとクリアされ、前記ラッチ回路は前記出力信号の立上りエッジで入力データをラッチする。
【００３５】
次に、第２実施形態の作用について説明する。図１１に示すように、初期状態では、抑制期間送信部３２は出力信号のレベルをローに維持している（図１２；Ｓ１）。エッジカウント開始検出部３４の出力信号Ａはローレベルであるから、セレクタ３７の出力信号はハイレベルになり、セレクタ２５はコンデンサ２６を放電させている。したがって、コンパレータ２７の出力信号Ｂはローレベルになっている。この状態から、抑制期間送信部３２は出力信号のレベルをハイ／ローの二値レベルで変化させる回数によって設定信号を送信する。
【００３６】
最初に抑制期間送信部３２の出力信号がハイレベルに変化すると、出力信号Ａがハイレベルになり（Ｓ２，Ｓ３；ＹＥＳ）、以後この状態が固定される（Ｓ４）。すると、セレクタ３７はＨ側入力端子を選択するので、コンデンサ２６が充電される。ここで、抑制期間送信部３２が設定信号としてハイレベルパルスを５回出力したとする。この時、セレクタ２５は、設定信号がハイレベルを示す毎にコンデンサ２６を放電させるので、設定信号のレベルが一定時間内で変化している間は、信号Ｂはローレベルのままである（Ｓ１０〜Ｓ１２）。
【００３７】
設定信号の立下りエッジにより、立下りエッジカウント部３６のカウンタはカウント動作を行う（Ｓ５，Ｓ６）。図１１では３ビット（Ｑ１〜Ｑ３）のみを示す。そして、設定信号の送信が完了してローレベルが継続する状態になると（Ｓ７）、コンデンサ２６の充電が継続されて端子電圧が上昇する。端子電圧がコンパレータ２７の閾値電圧を超えると信号Ｂがハイレベルとなり（Ｓ１２；ＹＥＳ）、抑制期間記憶部１１のラッチ回路はカウント値「５」をラッチし（Ｓ８）、立下りエッジカウント部３６のカウンタはクリアされる（Ｓ９）。
【００３８】
以上のように第２実施形態によれば、抑制期間送信部３２は、抑制期間の長さに応じて設定信号が２値レベル間で遷移するエッジの出力回数を変化させて送信し、抑制期間検出部３３は、その出力回数を検出する。したがって、よりノイズ耐性を向上させた態様で設定信号を送信できる。この場合、抑制期間検出部３３は、立下りエッジカウント部３６により前記出力回数をカウントするので、設定信号で示される抑制期間の長さをカウント値により簡単に検出できる。
【００３９】
（第３実施形態）
第３実施形態では、抑制期間の長さを示す設定信号の形式が第１及び第２実施形態とは異なっており、図１５に示すように、ＮＲＺ信号によるデジタルデータで抑制期間の長さが示される。図１３に示すように、第３実施形態のリンギング抑制回路４１は、抑制期間送信部９及び抑制期間検出部１０に替わる抑制期間送信部４２及び抑制期間検出部４３を備えている。抑制期間検出部４３は、設定信号検出開始部４４，設定信号検出停止部４５及びビット判定部４６を有している。
【００４０】
図１４に示すように、設定信号検出開始部４４は、第２実施形態のエッジカウント開始検出部３４と同じくラッチ回路で構成されている。設定信号検出停止部４５は、第２実施形態のエッジカウント停止検出部３５に、ＡＮＤゲート４７及びＤフリップフロップ４８を加えて構成されている。上記のラッチ回路の出力信号Ａは、ＡＮＤゲート４７を介した信号Ｄとしてセレクタ３７に入力される。コンパレータ２７の出力信号Ｂは、Ｄフリップフロップ４８のクロック端子ＣＫに与えられ、Ｄフリップフロップ４８の出力端子Ｑ（バー）は、信号ＣをＡＮＤゲート４７の入力端子に与える。Ｄフリップフロップ４８の入力端子Ｄは、電源にプルアップされている。
【００４１】
ビット判定部４６は、コンパレータ４９，Ｄフリップフロップ５０を備えている。コンパレータ４９の非反転入力端子は、ＡＮＤゲート５５の出力端子に接続されている。ＡＮＤゲート５５の入力端子は、それぞれ抑制期間送信部４２の出力端子，ＡＮＤゲート４７の出力端子に接続されている。反転入力端子には、電源電圧を抵抗素子５１及び５２により分圧した閾値が与えられている。コンパレータ４９の出力端子は、Ｄフリップフロップ５０の入力端子Ｄに接続されており、Ｄフリップフロップ５０のクロック端子ＣＫには、クロック発振回路５３よりクロック信号が与えられている。また、第３実施形態の抑制期間記憶部５４はメモリ等により構成され、Ｄフリップフロップ４８の出力端子Ｑより出力される信号（データ）Ｅは、上記のメモリにより記憶される。
【００４２】
次に、第３実施形態の作用について説明する。図１６に示すように、初期状態では、抑制期間送信部４２は出力信号のレベルをローに維持している。尚、Ｄフリップフロップ４８の出力信号Ｃは、初期状態でハイレベルである。第２実施形態と同様、設定信号検出開始部４４の出力信号Ａはローレベルでセレクタ３７の出力信号はハイレベルになり、セレクタ２５はコンデンサ２６を放電させている。したがって、コンパレータ２７の出力信号Ｂはローレベルである。また、信号ＤがローレベルであるからＡＮＤゲート５５の出力信号もローレベルとなり、信号Ｅもローレベルのままである。
【００４３】
この状態から、抑制期間送信部４２が出力信号をハイレベルに変化させると、出力信号Ａがハイレベルになり、以後この状態が固定される。すると、セレクタ３７がＨ側入力端子を選択してコンデンサ２６が充電される。ここで、抑制期間送信部４２が設定信号として、５ビットのデータ「１０１０１」を送信したとする。この時、セレクタ２５は第２実施形態と同様に、設定信号がハイレベルを示す毎にコンデンサ２６を放電させるので、設定信号のレベルが一定時間内で変化している間は、信号Ｂはローレベルのままである。尚、データ送信周期は、ビット判定部４４におけるクロック信号周期の２分周に設定する。
【００４４】
また、信号Ａがハイレベルになると信号Ｄもハイレベルになる。これにより、ＡＮＤゲート５５を介してＤフリップフロップ５０の入力端子Ｄに設定信号が与えられる。すると、Ｄフリップフロップ５０はデータ「１０１０１」に応じたレベル変化によりトリガされる。したがって、信号Ｅもデータ「１０１０１」をシリアルに示す信号となる。
【００４５】
そして、設定信号の送信が完了してローレベルが継続する状態になると、第２実施形態と同様にコンデンサ２６の充電が継続されて端子電圧が上昇し、コンパレータ２７の閾値電圧を超えると信号ＢがハイレベルとなりＤフリップフロップ４８がトリガされる。すると信号Ｃがローレベルになり、それに伴い信号Ｄもローレベルになる。
【００４６】
ここで、抑制期間記憶部５４によるデータの記憶は、例えばシフトレジスタ等により入力されるシリアルデータをクロック信号によりシフトすることで行うようにすれば良い。そして、抑制期間記憶部５４に記憶されたデータを、デコーダを介してデコードすることで、第１実施形態と同様に時定数を調整すれば良い。
【００４７】
以上のように第３実施形態によれば、抑制期間送信部４２は、設定信号において抑制期間の長さを所定の形式であるＮＲＺ信号によりデータ化して送信し、抑制期間検出部４３はそのデータ値を検出するようにした。このように構成すれば、抑制期間をより長く設定する場合に応じて、設定信号の送信期間を長くする必要がなくなる。
【００４８】
（第４実施形態）
第４実施形態は、第３実施形態のリンギング抑制回路４１を用いて、設定信号をＰＷＭ信号形式で送信する場合を示す。図１６に示すように、例えばデューティ比７５％をデータ「０」とし、デューティ比２５％をデータ「１」とする。そして、ＰＷＭ周期をクロック発振回路５３のクロック信号周期に合わせ、当該クロック信号の立上りエッジがＰＷＭ周期の中心位相に一致するタイミングで設定信号を送信する。すると、信号Ｅは、デューティ比１００％がデータ「０」，デューティ比０％がデータ「１」を示す信号となる。
以上のように構成される第４実施形態によれば、設定信号をＰＷＭ信号形式で送信することができる。
【００４９】
（第５実施形態）
図１７に示すように、第５実施形態のリンギング抑制回路６１は、第１〜第４実施形態における抑制期間送信部９等を備えておらず、抑制期間検出部６２の入力端子には、電源とグランドとの間に接続される抵抗素子６３及び６４の共通接続点が接続されている。つまり第５実施形態では設定信号を、電源電圧を分圧した電圧レベルで付与する。そして、抑制期間検出部６２は、第１実施形態の抑制期間検出部１０よりコンパレータ２１〜コンデンサ２６を削除した構成であり、コンパレータ２７＿１〜２７＿ｎの非反転入力端子には、抵抗素子６３及び６４の共通接続点が直接接続されている。すなわち第５実施形態では、設定信号により示される電圧レベルの高低に応じて抑制期間の長短を設定する。
【００５０】
以上のように構成される第５実施形態によれば、第１〜第４実施形態のように抑制期間送信部９等を備えずとも、電源電圧を分圧した電圧レベルによって設定信号を付与できる。
【００５１】
また、上記のように設定信号を電圧レベルで付与する構成としてはその他、抵抗素子６３及び６４に替えて、例えば図１８に示すように、可変抵抗素子６５及び６６の直列回路を用いて電圧レベルを変更することもできる。尚、抵抗素子６３及び６４の何れか一方だけを可変抵抗素子に置き換えても良い。
同様に、電圧レベルを変更可能な構成としては、例えば図１９に示すように、抵抗素子６３の下端にセレクタ６７を接続し、それぞれ抵抗値が異なるグランド側の抵抗素子６４（１）〜６４（ｎ）との接続を切替える構成を採用しても良い。
【００５２】
また、例えば図２０に示すように、セレクタ６７をｎ個のＮチャネルＭＯＳＦＥＴ６８（１）〜６８（ｎ）に置き換えて、それらの１つ以上を選択的にオンすることで電圧レベルを変更することもできる。この場合、抵抗素子６４（１）〜６４（ｎ）の抵抗値は全て同じであっても良い。また、ＮチャネルＭＯＳＦＥＴ６８に替えて、ＮＰＮトランジスタやアナログスイッチ等を用いても良い。
【００５３】
（第６実施形態）
図２１に示すように、第６実施形態では、設定信号がパルス信号としてリンギング抑制回路７１の抑制期間検出部７２に入力される。そして、抑制期間の長短は、上記信号のパルス幅で示される。抑制期間検出部７２では、第１実施形態の抑制期間検出部１０におけるコンパレータ２１がセレクタ７３に置き換えられており、コンデンサ２６の上端とコンパレータ２７との間にもセレクタ７４が挿入されている。また、抑制期間検出部７２は、エッジ検出部７５，電源検出部７６及び設定イネーブル信号生成部７７を備えている。
【００５４】
電源検出部７６は、リンギング抑制回路７１に電源が投入されたことを検出するとＯＮトリガ信号を設定イネーブル信号生成部７７に出力する。エッジ検出部７５は例えばフリップフロップ等で構成され、入力されるパルス信号の立下りエッジを検出するとＯＦＦトリガ信号を設定イネーブル信号生成部７７に出力する。設定イネーブル信号生成部７７は、ＯＮトリガ信号が入力されると設定イネーブル信号をアクティブレベルのハイにし、ＯＦＦトリガ信号が入力されると設定イネーブル信号をローレベルにする。セレクタ７３及び７４の切替制御は、設定イネーブル信号によって行われる。
以上において、電源検出部７６は電源供給検出部に相当し、設定イネーブル信号生成部７７はイネーブル信号出力部に相当する。また、電流源２４〜コンデンサ２６は電圧信号変換部に相当する。
【００５５】
次に、第６実施形態の作用について説明する。初期状態で、セレクタ２５はＲ側に，セレクタ７３及び７４はＯＦＦ側になっている。図２２に示すように、リンギング抑制回路７１に電源が投入されると電源検出部７６がＯＮトリガ信号を出力し、設定イネーブル信号生成部７７は設定イネーブル信号をハイレベルにする。これにより、セレクタ７３及び７４は何れもＯＮ側に切り替わる。
【００５６】
この状態で、セレクタ７３にパルス信号が入力されると、セレクタ２５は、前記信号がハイレベルを示すパルス幅相当の期間だけＤ側に切り替わり、コンデンサ２６は電流源２４により充電される。そして、パルス信号のレベルがハイからローに変化すると、その立下りエッジのタイミングでエッジ検出部７５がＯＦＦトリガ信号を出力する。これにより、設定イネーブル信号生成部７７は、設定イネーブル信号をローレベルにする。すると、コンデンサ２６の充電が停止されると共に、セレクタ７３及び７４が何れもＯＦＦ側に切り替わり、その時点のコンデンサ２６の端子電圧がコンパレータ２７に出力される。
【００５７】
つまり、抑制期間検出部７２では、設定イネーブル信号がアクティブレベルである期間において、入力されるパルス信号がハイレベルとなる期間，パルス幅に対応する期間でコンデンサ２６が充電され、コンデンサ２６の端子電圧に応じた長さの抑制期間が設定される。尚、図２２では入力される設定信号を複数のパルス列で示しているが、設定信号としては単一のパルス信号で良い。また、設定信号は、例えば第１〜第４実施形態のような設定信号送信部が送信しても良い。
【００５８】
以上のように第６実施形態によれば、電源検出部７６は、リンギング抑制回路７１に電源が投入されたことを検出するとＯＮトリガ信号を出力し、エッジ検出部７５は、抑制期間の長さをパルス幅で示す設定信号の立下りエッジを検出するとＯＦＦトリガ信号を出力する。そして、設定イネーブル信号生成部７７は、ＯＮトリガ信号が入力されると設定イネーブル信号をハイレベルにし、ＯＦＦトリガ信号が入力されると同信号をローレベルにし、電流源２４〜コンデンサ２６は、設定イネーブル信号がアクティブである期間に入力される設定信号を、そのパルス幅に応じたレベルの電圧信号に変換する。したがって、抑制期間の設定を短時間で行うことができる。
【００５９】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
設定信号送信部により送信される設定信号は、その他、例えば抑制期間の長さを抵抗分圧による電圧レベルで示す形式などでも良い。
何れの構成要素もハードウェアのみならず、ソフトウェアで実現しても良い。
第３及び第４実施形態において、データ「１，０」の定義は逆でも良い。また、第４実施形態におけるデータ値に対応するデューティ比は、適宜変更して定義すれば良い。
抑制期間設定部を、タイマを用いて構成しても良い。
第６実施形態における抑制期間検出部７２の構成は一例であり、設定信号のパルス幅に応じたレベルの電圧信号に変換する構成であれば、どのようなロジックであっても良い。
【符号の説明】
【００６０】
１  リンギング抑制回路、３  伝送線路、５  歪開始回路検出部、６  抑制期間制御部、９  抑制期間送信部、１０  抑制期間検出部、１１  抑制期間記憶部、１５  ＮチャネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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