(57)【特許請求の範囲】
【請求項１】
サービスデータのビットをエンコーディングするステップと、
前記エンコーディングされたサービスデータのビットをシンボルにマッピングするステップと、
前記シンボルを伝送する複数の信号フレームを生成するステップと、
前記複数の信号フレーム内のシンボルのデータを、インターリービングシーケンスによりフリークエンシーインターリービングするステップであって、前記インターリービングシーケンスは、メインシーケンス及びシンボルオフセットに基づいて生成される、ステップと、
前記フリークエンシーインターリービングされたデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で変調するステップと、
前記変調されたデータを含む放送信号を送信するステップとを含み、
前記インターリービングシーケンスはＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）サイズに基づいて生成され、
前記インターリービングシーケンスは２つの連続したＯＦＤＭシンボルを含むＯＦＤＭシンボルペアそれぞれに対して異なって利用され、
前記ＦＦＴサイズは３２Ｋであり、
前記フリークエンシーインターリービングが、ある信号フレームの次の信号フレームに適用される時、前記シンボルオフセットに対する値はリセットされる、放送信号送信方法。
【請求項２】
前記フリークエンシーインターリービングするステップは、
前記インターリービングシーケンスのためのメモリインデックスを確認するステップをさらに含む、請求項１に記載の放送信号送信方法。
【請求項３】
サービスデータのビットをエンコーディングするエンコーダと、
前記エンコーディングされたサービスデータのビットをシンボルにマッピングするマッパーと、
前記シンボルを伝送する複数の信号フレームを生成するフレームビルダーと、
前記複数の信号フレーム内のシンボルのデータを、インターリービングシーケンスによりフリークエンシーインターリービングするフリークエンシーインターリーバであって、前記インターリービングシーケンスは、メインシーケンス及びシンボルオフセットに基づいて生成される、フリークエンシーインターリーバと、
前記フリークエンシーインターリービングされたデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で変調する変調部と、
前記変調されたデータを含む放送信号を送信する送信部とを含み、
前記インターリービングシーケンスはＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）サイズに基づいて生成され、
前記インターリービングシーケンスは、２つの連続したＯＦＤＭシンボルを含むＯＦＤＭシンボルペアそれぞれに対して異なって利用され、
前記ＦＦＴサイズは３２Ｋであり、
前記フリークエンシーインターリービングが、ある信号フレームの次の信号フレームに適用される時、前記シンボルオフセットに対する値はリセットされる、放送信号送信装置。
【請求項４】
前記インターリービングシーケンスのためのメモリインデックスは確認される、請求項３に記載の放送信号送信装置。
【請求項５】
放送信号を受信するステップと、
前記受信した放送信号をＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で復調するステップと、
前記復調された放送信号に含まれる複数の信号フレームのデータを、デインターリービングシーケンスによりフリークエンシーデインターリービングするステップであって、前記デインターリービングシーケンスは、メインシーケンスとシンボルオフセットに基づいて生成される、ステップと、
前記デインターリービングシーケンスはＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）に基づいて生成され、
前記デインターリービングシーケンスは、２つの連続したＯＦＤＭシンボルを含むＯＦＤＭシンボルペアそれぞれに対して異なって利用され、
前記ＦＦＴサイズは３２Ｋであり、
前記フリークエンシーデインターリービングが、ある信号フレームの次の信号フレームに適用される時、前記シンボルオフセットに対する値はリセットされ、
前記フリークエンシーデインターリービングされたデータを出力シンボルにパーシングするステップと、
前記シンボルをサービスデータのビットにデマッピングするステップと、
前記デマッピングされたサービスデータのビットをデコーディングするステップとを含む、放送信号受信方法。
【請求項６】
前記デインターリービングシーケンスのためのメモリインデックスは確認される、請求項５に記載の放送信号受信方法。
【請求項７】
放送信号を受信する受信部と、
前記受信した放送信号をＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で復調する復調部と、
前記復調された放送信号に含まれる複数の信号フレームのデータを、デインターリービングシーケンスによりフリークエインシーデインターリービングするフリークエンシーデインターリーバであって、前記デインターリービングシーケンスは、メインシーケンスとシンボルオフセットに基づいて生成される、フリークエンシーデインターリーバと、
前記デインターリービングシーケンスはＦＦＴ（Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）サイズに基づいて生成され、
前記デインターリービングシーケンスは、２つの連続したＯＦＤＭシンボルを含むＯＦＤＭシンボルペアそれぞれに対して異なって利用され、
前記ＦＦＴサイズは３２Ｋであり、
前記フリークエンシーデインターリービングが、ある信号フレームの次の信号フレームに適用される時、前記シンボルオフセットに対する値はリセットされ、
前記フリークエンシーデインターリービングされたデータを出力シンボルにパーシングするフレームパーサーと、
前記シンボルをサービスデータのビットにデマッピングするデマッパーと、
前記サービスデータのビットをデコーディングするデコーダとを含む、放送信号受信装置。
【請求項８】
前記デインターリービングシーケンスのためのメモリインデックスは確認される、請求項７に記載の放送信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放送信号を送信する放送信号送信装置、放送信号を受信する放送信号受信装置及び放送信号を送信し、受信する方法に関する。
【背景技術】
【０００２】
アナログ放送信号に対する送出の中断時点が近づくにつれて、デジタル放送信号を送受信するための様々な技術が開発されている。デジタル放送信号は、アナログ放送信号に比べて大容量のビデオ／オーディオデータを含むことができ、ビデオ／オーディオデータ以外にも様々な付加データを含むことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
すなわち、デジタル放送のためのデジタル放送システムは、ＨＤ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ）級の映像、多チャネルの音響及び様々な付加サービスを提供することができる。ただし、高容量のデータ伝送のためのデータ伝送効率、送受信ネットワークのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）及びモバイル受信装備を考慮したネットワークの柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）は、依然として改善しなければならない課題である。
【課題を解決するための手段】
【０００４】
上記のような目的を達成するための本発明の一実施例に係る放送信号送信方法は、サービスデータをエンコーディングするステップ、前記エンコーディングされたサービスデータを含む少なくとも１つ以上の信号フレームを生成するステップであって、前記少なくとも１つ以上の信号フレームは複数のＯＦＤＭシンボルを含む、ステップ、前記生成された信号フレーム内のデータをＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）方式で変調するステップ、及び前記変調されたデータを含む放送信号を送信するステップを含むことができる。
【発明の効果】
【０００５】
本発明は、様々な放送サービスを提供するために、サービスの特性に応じてデータを処理することによって、サービスやサービスコンポーネント別にＱｏＳを調節することができる。
【０００６】
本発明は、様々な放送サービスを同一のＲＦ信号帯域幅を介して伝送することによって、伝送上の柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を確保することができる。
【０００７】
本発明は、ＭＩＭＯシステムを使用することによって、データ伝送効率を高め、放送信号送受信のロバスト性（Ｒｏｂｕｓｔｎｅｓｓ）を増加させることができる。
【０００８】
したがって、本発明によれば、モバイル受信装備またはインドア環境でもデジタル放送信号をエラーなしに受信可能な放送信号の送受信方法及び装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【図２】本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。
【図３】本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図４】本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【図５】本発明の一実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【図６】本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【図７】本発明の一実施例に係るウェーブフォームジェネレーションモジュールを示す図である。
【図８】本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【図９】本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールを示す図である。
【図１０】本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【図１１】本発明の一実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【図１２】本発明の一実施例に係るアウトプットプロセッサを示す図である。
【図１３】本発明の他の実施例に係るアウトプットプロセッサを示す図である。
【図１４】本発明の他の実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【図１５】本発明の他の実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【図１６】本発明の一実施例に係るフリークエンシーインターリーバの動作を示す図である。
【図１７】本発明の一実施例に係るマックス（ＭＵＸ）及びデマックス（ＤＥＭＵＸ）動作のための基本スイッチモデルを示す図である。
【図１８】本発明の一実施例に係るシングルスーパーフレームに適用されるフリークエンシーインターリービングの概念図である。
【図１９】本発明の一実施例に係るシングルスーパーフレームに適用されるフリークエンシーインターリービングのロジカルオペレーションメカニズム（ｌｏｇｉｃａｌ  ｏｐｅｒａｔｉｏｎ  ｍｅｃｈａｎｉｓｍ）を示す図である。
【図２０】本発明の一実施例に係る１つのスーパーフレームに適用されるフリークエンシーインターリービングのロジカルオペレーションメカニズムの数式を示す図である。
【図２１】本発明の一実施例に係るメモリバンクの動作を示す図である。
【図２２】本発明の一実施例に係るフリークエンシーデインターリービング過程を示す図である。
【図２３】本発明の一実施例に係るタイムインターリーバの出力信号を示す図である。
【図２４】本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターを示す図である。
【図２５】本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターの動作を表現する数式を示す図である。
【図２６】本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターを示す図である。
【図２７】本発明の一実施例に係る３２Ｋ ＦＦＴモードの０ビットのスプレッダと１５ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示す数式を示す図である。
【図２８】本発明の一実施例に係る３２Ｋ ＦＦＴモードの１ビットのスプレッダと１４ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示す数式を示す図である。
【図２９】本発明の一実施例に係る３２Ｋ ＦＦＴモードの２ビットのスプレッダと１３ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示す数式を示す図である。
【図３０】本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターのロジカル（ｌｏｇｉｃａｌ）構造図である。
【図３１】本発明の他の実施例に係るタイムインターリーバの出力信号を示す図である。
【図３２】本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ（ｑｕａｓｉ）−ランダムインターリービングシードジェネレーターを示す図である。
【図３３】本発明の一実施例に係る３２Ｋ ＦＦＴモードのビットシャフリング及び３２Ｋ ＦＦＴモードのクワージ−ランダムメインインターリービングシードジェネレーターの動作を表現する数式を示す図である。
【図３４】本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターのロジカル（ｌｏｇｉｃａｌ）構造図である。
【図３５】順次入力されるＯＦＤＭシンボルに対するシングルメモリデインターリービングを示す図である。
【図３６】本発明の一実施例に係る放送信号送信方法のフローチャートである。
【図３７】本発明の一実施例に係る放送信号受信方法のフローチャートである。
【発明を実施するための形態】
【００１０】
以下、上記目的を具体的に実現できる本発明の好適な実施例を添付の図面を参照して説明する。このとき、図面に図示され、またこれによって説明される本発明の構成と作用は、少なくとも一つの実施例として説明されるものであり、これによって本発明の技術的思想とその核心構成及び作用が制限されるものではない。
【００１１】
本発明で使用される用語は、本発明における機能を考慮した上、できるだけ現在広く使用されている一般的な用語を選択したが、これは、当該分野に従事する技術者の意図、慣例又は新しい技術の出現などによって変わり得る。また、特定の場合、出願人が任意に選定した用語もあり、その場合には、該当する発明の説明の部分で詳細にその意味を記載する。したがって、本発明で使用される用語は、単純な用語の名称ではなく、その用語が持つ意味と本発明の全般にわたる内容に基づいて定義されなければならないということは明らかである。
【００１２】
本発明は、次世代放送サービスのための放送信号を送受信できる装置及び方法を提供するためのものである。本発明の一実施例に係る次世代放送サービスは、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを含む概念である。本発明の一実施例に係る放送送信装置及び方法は、地上波放送サービスのためのベースプロファイル（ｂａｓｅ  ｐｒｏｆｉｌｅ）、モバイル放送サービスのためのハンドヘルドプロファイル（ｈａｎｄｈｅｌｄ  ｐｒｏｆｉｌｅ）及びＵＨＤＴＶサービスのためのアドバンスドプロファイル（ａｄｖａｎｃｅｄ  ｐｒｏｆｉｌｅ）に区別することができる。この場合、ベースプロファイルは、地上波放送サービス及びモバイル放送サービスの両方のためのプロファイルとして使用することができる。すなわち、ベースプロファイルは、モバイルプロファイルを含むプロファイルのコンセプトを定義するために使用することができる。これは、設計者の意図によって変更されてもよい。
【００１３】
本発明は、上述した次世代放送サービスのための放送信号を非ＭＩＭＯ（ｎｏｎ−ＭＩＭＯ、Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｍｕｌｔｉ  Ｏｕｔｐｕｔ）方式またはＭＩＭＯ方式で処理することを一実施例とすることができる。本発明の一実施例に係る非ＭＩＭＯ方式は、ＭＩＳＯ（Ｍｕｌｔｉ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）、ＳＩＳＯ（Ｓｉｎｇｌｅ  Ｉｎｐｕｔ  Ｓｉｎｇｌｅ  Ｏｕｔｐｕｔ）方式などを含むことができる。
【００１４】
以下で、ＭＩＳＯ又はＭＩＭＯの多重アンテナは、説明の便宜のため、２つのアンテナを例として説明するが、このような本発明の説明は、２つ以上のアンテナを使用するシステムに適用されてもよい。
【００１５】
図１は、本発明の一実施例に係る次世代放送サービスのための送信装置の構造を示す図である。
【００１６】
本発明の一実施例に係る次世代放送サービスのための送信装置は、インプットフォーマッティング（Ｉｎｐｕｔ  ｆｏｒｍａｔｔｉｎｇ）モジュール１０００、コーディングアンドモジュレーション（ｃｏｄｉｎｇ  ＆  ｍｏｄｕｌａｔｉｏｎ）モジュール１１００、フレームストラクチャ（ｆｒａｍｅ  ｓｔｒｕｃｔｕｒｅ）モジュール１２００、ウェーブフォームジェネレーション（ｗａｖｅｆｏｒｍ  ｇｅｎｅｒａｔｉｏｎ）モジュール１３００及びシグナリングジェネレーション（ｓｉｇｎａｌｉｎｇ  ｇｅｎｅｒａｔｉｏｎ）モジュール１４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【００１７】
図１に示したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、入力信号として、ＭＰＥＧ−ＴＳストリーム、ＩＰストリーム（ｖ４／ｖ６）、そして、ＧＳ（Ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）を受信することができる。また、入力信号を構成する各ストリームの構成に関する付加情報（ｍａｎａｇｅｍｅｎｔ  ｉｎｆｏｒｍａｔｉｏｎ）を受信し、受信した付加情報を参照して最終的な物理層信号（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌ）を生成することができる。
【００１８】
本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、入力されたストリームを、コーディング（ｃｏｄｉｎｇ）及びモジュレーション（ｍｏｄｕｌａｔｉｏｎ）を行うための基準、またはサービス及びサービスコンポーネント基準によって分けて複数のロジカル（ｌｏｇｉｃａｌ）ＤＰ（又は、ＤＰまたはＤＰデータ）を生成することができる。ＤＰは、物理層段のロジカルチャネルであって、サービスデータまたは関連メタデータを運搬することができ、少なくとも１つ以上のサービスまたは少なくとも１つ以上のサービスコンポーネントを運搬することができる。また、ＤＰを介して伝送されるデータをＤＰデータと呼ぶことができる。
【００１９】
また、本発明の一実施例に係るインプットフォーマッティングモジュール１０００は、生成されたそれぞれのＤＰを、コーディング及びモジュレーションを行うために必要なブロック単位に分け、伝送効率を高めたり、スケジューリングを行ったりするために必要な一連の過程を行うことができる。具体的な内容は後述する。
【００２０】
本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、インプットフォーマッティングモジュール１０００から入力されたそれぞれのＤＰに対してＦＥＣ（ｆｏｒｗａｒｄ  ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ）エンコーディングを行うことで、伝送チャネルで発生し得るエラーを受信端で修正できるようにする。また、本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、ＦＥＣ出力のビットデータをシンボルデータに転換し、インターリービングを行うことで、チャネルによるバーストエラー（ｂｕｒｓｔ  ｅｒｒｏｒ）を修正することができる。また、図１に示したように、２つ以上の伝送アンテナ（Ｔｘ  ａｎｔｅｎｎａ）を介して伝送するために、本発明の一実施例に係るコーディングアンドモジュレーションモジュール１１００は、処理したデータを、各アンテナに出力するためのデータ通路（またはアンテナ通路）に分けて出力することがきる。
【００２１】
本発明の一実施例に係るフレームストラクチャモジュール１２００は、コーディングアンドモジュレーションモジュール１１００から出力されたデータを信号フレーム（またはフレーム）にマッピングすることができる。本発明の一実施例に係るフレームストラクチャモジュール１２００は、インプットフォーマッティングモジュール１０００から出力されたスケジューリング情報を用いてマッピングを行うことができ、追加的なダイバーシティ利得（ｄｉｖｅｒｓｉｔｙ  ｇａｉｎ）を得るために、信号フレーム内のデータに対してインターリービングを行うことができる。
【００２２】
本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、フレームストラクチャモジュール１２００から出力された信号フレームを最終的に伝送できる形態の信号に変換させることができる。この場合、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、受信機で伝送システムの信号フレームを獲得できるようにするためにプリアンブル信号（またはプリアンブル）を挿入し、伝送チャネルを推定して歪曲を補償できるようにレファレンス信号（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ）を挿入することができる。また、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、多重経路受信によるチャネル遅延拡散（ｃｈａｎｎｅｌ  ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を相殺させるために、ガードインターバル（ｇｕａｒｄ  ｉｎｔｅｒｖａｌ）をおいて当該区間に特定のシーケンスを挿入することができる。また、本発明の一実施例に係るウェーブフォームジェネレーションモジュール１３００は、付加的に出力信号のＰＡＰＲ（Ｐｅａｋ−ｔｏ−Ａｖｅｒａｇｅ  Ｐｏｗｅｒ  Ｒａｔｉｏ）のような信号特性を考慮して、効率的な伝送に必要な過程を行うことができる。
【００２３】
本発明の一実施例に係るシグナリングジェネレーションモジュール１４００は、入力された付加情報、及びインプットフォーマッティングモジュール１０００、コーディングアンドモジュレーションモジュール１１００及びフレームストラクチャモジュール１２００で発生した情報を用いて、最終的なシグナリング情報（ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ情報、以下、ＰＬＳ情報と呼ぶ）を生成する。したがって、本発明の一実施例に係る受信装置は、シグナリング情報を復号化して、受信された信号をデコーディングすることができる。
【００２４】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。したがって、本発明の一実施例に係る次世代放送サービスのための送信装置は、互いに異なるサービスのための信号を時間領域でマルチプレクシングして伝送することができる。
【００２５】
図２乃至図４は、図１で説明した本発明の一実施例に係るインプットフォーマッティングモジュール１０００の実施例を示す図である。以下、各図面について説明する。
【００２６】
図２は、本発明の一実施例に係るインプットフォーマッティングモジュールを示す図である。図２は、インプット信号がシングルインプットストリームである場合のインプットフォーマッティングモジュールを示す。
【００２７】
図２に示したように、本発明の一実施例に係るインプットフォーマッティングモジュールは、モードアダプテーションモジュール２０００とストリームアダプテーションモジュール２１００を含むことができる。
【００２８】
図２に示したように、モードアダプテーションモジュール２０００は、インプットインターフェース（ｉｎｐｕｔ  ｉｎｔｅｒｆａｃｅ）ブロック２０１０、ＣＲＣ−８エンコーダ（ＣＲＣ−８  ｅｎｃｏｄｅｒ）ブロック２０２０及びＢＢヘッダーインサーション（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロック２０３０を含むことができる。以下、各ブロックについて簡略に説明する。
【００２９】
インプットインターフェースブロック２０１０は、入力されたシングルインプットストリームを、後でＦＥＣ（ＢＣＨ／ＬＤＰＣ）を行うためのＢＢ（ｂａｓｅｂａｎｄ）フレーム長単位に分けて出力することができる。
【００３０】
ＣＲＣ−８エンコーダブロック２０２０は、各ＢＢフレームのデータに対してＣＲＣエンコーディングを行ってリダンダンシー（ｒｅｄｕｎｄａｎｃｙ）データを追加することができる。
【００３１】
その後、ＢＢヘッダーインサーションブロック２０３０は、モードアダプテーションタイプ（Ｍｏｄｅ  Ａｄａｐｔａｔｉｏｎ  Ｔｙｐｅ（ＴＳ／ＧＳ／ＩＰ））、ユーザパケット長（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｌｅｎｇｔｈ）、データフィールド長（Ｄａｔａ  Ｆｉｅｌｄ  Ｌｅｎｇｔｈ）、ユーザパケットシンクバイト（Ｕｓｅｒ  Ｐａｃｋｅｔ  Ｓｙｎｃ  Ｂｙｔｅ）、データフィールド内のユーザパケットシンクバイトのスタートアドレス（Ｓｔａｒｔ  Ａｄｄｒｅｓｓ）、ハイエフィシエンシモードインジケーター（Ｈｉｇｈ  Ｅｆｆｉｃｉｅｎｃｙ  Ｍｏｄｅ  Ｉｎｄｉｃａｔｏｒ）、インプットストリームシンクロナイゼーションフィールド（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｆｉｅｌｄ）などの情報を含むヘッダーをＢＢフレームに挿入することができる。
【００３２】
図２に示したように、ストリームアダプテーションモジュール２１００は、パディングインサーション（Ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック２１１０及びＢＢスクランブラ（ＢＢ  ｓｃｒａｍｂｌｅｒ）ブロック２１２０を含むことができる。以下、各ブロックについて簡略に説明する。
【００３３】
パディングインサーションブロック２１１０は、モードアダプテーションモジュール２０００から入力されたデータが、ＦＥＣエンコーディングに必要な入力データ長よりも小さい場合、パディングビットを挿入して必要な入力データ長を有するように出力することができる。
【００３４】
ＢＢスクランブラブロック２１２０は、入力されたビットストリームに対して、ＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）を用いてＸＯＲを行ってランダム化することができる。
【００３５】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００３６】
図２に示したように、インプットフォーマッティングモジュールは、最終的にＤＰをコーディングアンドモジュレーションモジュールに出力することができる。
【００３７】
図３は、本発明の他の実施例に係るインプットフォーマッティングモジュールを示す図である。図３は、インプット信号がマルチプルインプットストリームである場合のインプットフォーマッティングモジュールのモードアダプテーションモジュールを示す図である。
【００３８】
マルチプルインプットストリームを処理するためのインプットフォーマッティングモジュールのモードアダプテーションモジュールは、各インプットストリームを独立に処理することができる。
【００３９】
図３に示したように、マルチプルインプットストリームをそれぞれ処理するためのモードアダプテーションモジュール３０００は、インプットインターフェース（ｉｎｐｕｔ  ｉｎｔｅｒｆａｃｅ）ブロック、インプットストリームシンクロナイザ（ｉｎｐｕｔ  ｓｔｒｅａｍ  ｓｙｎｃｈｒｏｎｉｚｅｒ）ブロック、コンペンセーティングディレイ（ｃｏｍｐｅｎｓａｔｉｎｇ  ｄｅｌａｙ）ブロック、ヌルパケットディリーション（ｎｕｌｌ  ｐａｃｋｅｔ  ｄｅｌｅｔｉｏｎ）ブロック、ＣＲＣ−８エンコーダ（ＣＲＣ−８ｅｎｃｏｄｅｒ）ブロック及びＢＢヘッダーインサーション（ＢＢ  ｈｅａｄｅｒ  ｉｎｓｅｒｔｉｏｎ）ブロックを含むことができる。以下、各ブロックについて簡略に説明する。
【００４０】
インプットインターフェースブロック、ＣＲＣ−８エンコーダブロック及びＢＢヘッダーインサーションブロックの動作は、図２で説明した通りであるので省略する。
【００４１】
インプットストリームシンクロナイザブロック３１００は、ＩＳＣＲ（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）情報を伝送して、受信端でＴＳあるいはＧＳストリームを復元するのに必要なタイミング情報を挿入することができる。
【００４２】
コンペンセーティングディレイブロック３２００は、インプットストリームシンクロナイザブロックによって発生したタイミング情報と共に、送信装置のデータプロセシングによるＤＰ間のディレイが発生した場合、受信装置で同期を合わせることができるように入力データを遅延させて出力することができる。
【００４３】
ヌルパケットディリーションブロック３３００は、不必要に伝送される入力ヌルパケットを除去し、除去された位置に応じて除去されたヌルパケットの個数を挿入して伝送することができる。
【００４４】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００４５】
図４は、本発明の更に他の実施例に係るインプットフォーマッティングモジュールを示す図である。
【００４６】
具体的には、図４は、インプット信号がマルチプルインプットストリームである場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールを示す図である。
【００４７】
本発明の一実施例に係るマルチプルインプットストリーム（ｍｕｌｔｉｐｌｅ  ｉｎｐｕｔ  ｓｔｒｅａｍｓ）である場合のインプットフォーマッティングモジュールのストリームアダプテーションモジュールは、スケジューラ（ｓｃｈｅｄｕｌｅｒ）４０００、１−フレームディレイ（１−ｆｒａｍｅ  ｄｅｌａｙ）ブロック４１００、インバンドシグナリング又はパディングインサーション（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｏｒ  ｐａｄｄｉｎｇ  ｉｎｓｅｒｔｉｏｎ）ブロック４２００、ＰＬＳ生成（ＰＬＳ、ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ、ｇｅｎｅｒａｔｉｏｎ）ブロック４３００及びＢＢスクランブラ（ＢＢ  ｓｃｒａｍｂｌｅｒ）ブロック４４００を含むことができる。以下、各ブロックの動作について説明する。
【００４８】
スケジューラ４０００は、デュアル極性（ｄｕａｌ  ｐｏｌａｒｉｔｙ）を含む多重アンテナを使用するＭＩＭＯシステムのためのスケジューリングを行うことができる。また、スケジューラ４０００は、図１で説明したコーディングアンドモジュレーションモジュール内のビットトゥセルデマックス（ｂｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍｕｘ）ブロック、セルインターリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック、タイムインターリーバ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｒ）ブロックなどの各アンテナ経路のための信号処理ブロックに使用されるパラメータを発生させることができる。
【００４９】
１−フレームディレイブロック４１００は、ＤＰ内に挿入されるインバンドシグナリングなどのために、次のフレームに対するスケジューリング情報が現在のフレームに伝送され得るように、入力データを１つの信号フレームだけ遅延させることができる。
【００５０】
インバンドシグナリング又はパディングインサーションブロック４２００は、１つの信号フレームだけ遅延されたデータに、遅延されてないＰＬＳ−ダイナミックシグナリング（ｄｙｎａｍｉｃ  ｓｉｇｎａｌｉｎｇ）情報を挿入することができる。この場合、インバンドシグナリング又はパディングインサーションブロック４２００は、パディングのための空間がある場合にパディングビットを挿入したり、インバンドシグナリング情報をパディング空間に挿入したりすることができる。また、スケジューラ４０００は、インバンドシグナリングと別個に、現在のフレームに対するＰＬＳ−ダイナミックシグナリング情報を出力することができる。したがって、後述するセルマッパーは、スケジューラ４０００で出力したスケジューリング情報に従って入力セルをマッピングすることができる。
【００５１】
ＰＬＳ生成ブロック４３００は、インバンドシグナリングを除いて、信号フレームのプリアンブルシンボル（ｐｒｅａｍｂｌｅ  ｓｙｍｂｏｌ）やスプレッディングされてデータシンボルなどに伝送されるＰＬＳデータ（またはＰＬＳ）を生成することができる。この場合、本発明の一実施例に係るＰＬＳデータは、シグナリング情報と呼ぶことができる。また、本発明の一実施例に係るＰＬＳデータは、ＰＬＳ−プレ情報とＰＬＳ−ポスト情報とに分離できる。ＰＬＳ−プレ情報は、放送信号受信装置がＰＬＳ−ポスト情報をデコーディングするのに必要なパラメータ、及びスタティック（ｓｔａｔｉｃ）ＰＬＳシグナリング情報を含むことができ、ＰＬＳ−ポスト情報は、放送信号受信装置がＤＰをデコーディングするのに必要なパラメータを含むことができる。上述したＤＰをデコーディングするのに必要なパラメータは、再びスタティックＰＬＳシグナリング情報とダイナミックＰＬＳシグナリング情報とに分離できる。スタティックＰＬＳシグナリング情報は、スーパーフレームに含まれた全てのフレームに共通に適用され得るパラメータであって、スーパーフレーム単位で変更され得る。ダイナミックＰＬＳシグナリング情報は、スーパーフレームに含まれたフレーム毎に異ならせて適用され得るパラメータであって、フレーム単位で変更され得る。したがって、受信装置は、ＰＬＳ−プレ情報をデコーディングしてＰＬＳ−ポスト情報を獲得し、ＰＬＳ−ポスト情報をデコーディングして所望のＤＰをデコーディングすることができる。
【００５２】
ＢＢスクランブラブロック４４００は、最終的にウェーブフォームジェネレーションブロックの出力信号のＰＡＰＲ値が低くなるようにＰＲＢＳを発生させて、入力ビット列とＸＯＲさせて出力することができる。図４に示したように、ＢＢスクランブラブロック４４００のスクランブルリングは、ＤＰとＰＬＳの両方に対して適用され得る。
【００５３】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００５４】
図４に示したように、ストリームアダプテーションモジュールは、最終的に各ｄａｔａ ｐｉｐｅをコーディングアンドモジュレーションモジュールに出力することができる。
【００５５】
図５は、本発明の一実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【００５６】
図５のコーディングアンドモジュレーションモジュールは、図１で説明したコーディングアンドモジュレーションモジュール１１００の一実施例に該当する。
【００５７】
上述したように、本発明の一実施例に係る次世代放送サービスのための送信装置は、地上波放送サービス、モバイル放送サービス及びＵＨＤＴＶサービスなどを提供することができる。
【００５８】
すなわち、本発明の一実施例に係る次世代放送サービスのための送信装置が提供しようとするサービスの特性に応じてＱｏＳ（ｑｕａｌｉｔｙ  ｏｆ  ｓｅｒｖｉｃｅ）が異なるので、各サービスに対応するデータが処理される方式が変わらなければならない。したがって、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、入力されたＤＰに対して、それぞれの経路別にＳＩＳＯ、ＭＩＳＯとＭＩＭＯ方式を独立に適用して処理することができる。結果的に、本発明の一実施例に係る次世代放送サービスのための送信装置は、各ＤＰを介して伝送するサービスやサービスコンポーネント別にＱｏＳを調節することができる。
【００５９】
したがって、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、ＳＩＳＯ方式のための第１ブロック５０００、ＭＩＳＯ方式のための第２ブロック５１００、ＭＩＭＯ方式のための第３ブロック５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック５３００を含むことができる。図５に示されたコーディングアンドモジュレーションモジュールは一実施例に過ぎず、設計者の意図によってコーディングアンドモジュレーションモジュールは、第１ブロック５０００及び第４ブロック５３００のみを含んでいてもよく、第２ブロック５１００及び第４ブロック５３００のみを含んでいてもよく、第３ブロック５２００及び第４ブロック５３００のみを含んでいてもよい。すなわち、設計者の意図によって、コーディングアンドモジュレーションモジュールは、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。
【００６０】
以下、各ブロックについて説明する。
【００６１】
第１ブロック５０００は、入力されたＤＰをＳＩＳＯ処理するためのブロックであって、ＦＥＣエンコーダ（ＦＥＣ  ｅｎｃｏｄｅｒ）ブロック５０１０、ビットインターリーバ（ｂｉｔ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０２０、ビットトゥセルデマックス（ｂｉｔ  ｔｏ  ｃｅｌｌ  ｄｅｍｕｘ）ブロック５０３０、コンステレーションマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｍａｐｐｅｒ）ブロック５０４０、セルインターリーバ（ｃｅｌｌ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０５０及びタイムインターリーバ（ｔｉｍｅ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック５０６０を含むことができる。
【００６２】
ＦＥＣエンコーダブロック５０１０は、入力されたＤＰに対してＢＣＨエンコーディング及びＬＤＰＣエンコーディングを行ってリダンダンシーを追加し、伝送チャネル上のエラーを受信端で訂正してＦＥＣブロックを出力することができる。
【００６３】
ビットインターリーバブロック５０２０は、ＦＥＣエンコーディングが行われたデータのビット列をインターリービングルール（ｒｕｌｅ）によってインターリービングして、伝送チャネル上で発生し得るバーストエラーに対してロバスト性を有するように処理することができる。したがって、ＱＡＭシンボルにディープフェージング（ｄｅｅｐ  ｆａｄｉｎｇ）あるいはイレイジャー（ｅｒａｓｕｒｅ）が加えられた場合、各ＱＡＭシンボルにはインターリービングされたビットがマッピングされているので、全コードワードビットにおいて連続したビットにエラーが発生することを防止することができる。
【００６４】
ビットトゥセルデマックスブロック５０３０は、入力されたビット列の順序及びコンステレーションマッピングルールの両方とも考慮して、ＦＥＣブロック内の各ビットが適切なロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を有して伝送され得るように入力ビット列の順序を決定して出力することができる。
【００６５】
また、ビットインターリーバブロック５０２０は、ＦＥＣエンコーダブロック５０１０とコンステレーションマッパーブロック５０４０との間に位置し、受信端のＬＤＰＣデコーディングを考慮して、ＦＥＣエンコーダブロック５０１０で行ったＬＤＰＣエンコーディングの出力ビットを、コンステレーションマッパーブロックの互いに異なる信頼性（ｒｅｌｉａｂｉｌｉｔｙ）及び最適の値を有するビットポジション（ｂｉｔ  ｐｏｓｉｔｉｏｎ）と連結させる役割を果たすことができる。したがって、ビットトゥセルデマックスブロック５０３０は、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００６６】
コンステレーションマッパーブロック５０４０は、入力されたビットワードを１つのコンステレーションにマッピングすることができる。この場合、コンステレーションマッパーブロックは、追加的にローテーションアンドＱ−ディレイ（ｒｏｔａｔｉｏｎ  ＆  Ｑ−ｄｅｌａｙ）を行うことができる。すなわち、コンステレーションマッパーブロックは、入力されたコンステレーションをローテーション角度（ｒｏｔａｔｉｏｎ  ａｎｇｌｅ）に応じてローテーションさせた後、Ｉ（Ｉｎ−ｐｈａｓｅ）成分とＱ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分とに分けた後、Ｑ成分のみを任意の値でディレイさせることができる。その後、ペアになったＩ成分とＱ成分を用いて、新しいコンステレーションに再マッピングすることができる。
【００６７】
また、コンステレーションマッパーブロック５０４０は、最適のコンステレーションポイントを見つけるために、２次元平面上のコンステレーションポイントを動かす動作を行うことができる。この過程を通じて、コーディングアンドモジュレーションモジュール１１００の容量（ｃａｐａｃｉｔｙ）を最適化することができる。また、コンステレーションマッパーブロック５０４０は、ＩＱバランスドコンステレーションポイント（ＩＱ−ｂａｌａｎｃｅｄ  ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｐｏｉｎｔｓ）及びローテーション方式を用いて、上述した動作を行うことができる。また、コンステレーションマッパーブロック５０４０は、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００６８】
セルインターリーバブロック５０５０は、一つのＦＥＣブロックに該当するセルをランダムに混ぜて出力し、各ＦＥＣブロックに該当するセルをＦＥＣブロック毎に互いに異なる順序で出力することができる。
【００６９】
タイムインターリーバブロック５０６０は、多数個のＦＥＣブロックに属するｃｅｌｌを互いに混ぜて出力することができる。したがって、各ＦＥＣブロックのセルは、タイムインターリービングデプス（ｄｅｐｔｈ）だけの区間内に分散されて伝送されるので、ダイバーシティ利得を獲得することができる。
【００７０】
第２ブロック５１００は、入力されたＤＰをＭＩＳＯ処理するためのブロックであって、図５に示したように、第１ブロック５０００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック及びタイムインターリーバブロックを含むことができるが、ＭＩＳＯプロセシング（ｐｒｏｃｅｓｓｉｎｇ）ブロック５１１０をさらに含むという点で異なる。第２ブロック５１００は、第１ブロック５０００と同様に、入力からタイムインターリーバまで同一の役割の過程を行うので、同一のブロックについての説明は省略する。
【００７１】
ＭＩＳＯプロセシングブロック５１１０は、入力された一連のセルに対して、伝送ダイバーシティ（ｔｒａｎｓｍｉｔ  ｄｉｖｅｒｓｉｔｙ）を与えるＭＩＳＯエンコーディングマトリックスに従ってエンコーディングを行い、ＭＩＳＯプロセシングされたデータを２つの経路を介して出力することができる。本発明の一実施例に係るＭＩＳＯプロセシングは、ＯＳＴＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｔｉｍｅ  ｂｌｏｃｋ  ｃｏｄｉｎｇ）／ＯＳＦＢＣ（ｏｒｔｈｏｇｏｎａｌ  ｓｐａｃｅ  ｆｒｅｑｕｅｎｃｙ  ｂｌｏｃｋ  ｃｏｄｉｎｇ、いわゆるＡｌａｍｏｕｔｉ  ｃｏｄｉｎｇ）を含むことができる。
【００７２】
第３ブロック５２００は、入力されたＤＰをＭＩＭＯ処理するためのブロックであって、図５に示したように、第２ブロック５１００と同様に、ＦＥＣエンコーダブロック、ビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック及びタイムインターリーバブロックを含むことができるが、ＭＩＭＯプロセシングブロック５２２０を含むという点でデータ処理過程が異なる。
【００７３】
すなわち、第３ブロック５２００の場合、ＦＥＣエンコーダブロック及びビットインターリーバブロックは、第１及び２ブロック５０００，５１００と具体的な機能は異なるが、基本的な役割は同一である。
【００７４】
ビットトゥセルデマックスブロック５２１０は、ＭＩＭＯプロセシングの入力数と同じ数の出力ビット列を生成し、ＭＩＭＯプロセシングのためのＭＩＭＯ ｐａｔｈを介して出力することができる。この場合、ビットトゥセルデマックスブロック５２１０は、ＬＤＰＣとＭＩＭＯプロセシングの特性を考慮して、受信端のデコーディング性能を最適化するように設計され得る。
【００７５】
コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックも、具体的な機能は異なるが、基本的な役割は第１及び２ブロック５０００，５１００で説明したものと同一である。また、図５に示したように、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックは、ビットトゥセルデマックスブロックから出力された出力ビット列を処理するために、ＭＩＭＯプロセシングのためのＭＩＭＯ経路の数だけ存在し得る。この場合、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロックは、各経路を介して入力されるデータに対して、それぞれ同一あるいは独立に動作することができる。
【００７６】
ＭＩＭＯプロセシングブロック５２２０は、入力された２つの入力セルに対して、ＭＩＭＯエンコーディングマトリックスを使用してＭＩＭＯプロセシングを行い、ＭＩＭＯプロセシングされたデータを２つの経路を介して出力することができる。本発明の一実施例に係るＭＩＭＯエンコーディングマトリックスは、ＳＭマトリックス（ｓｐａｔｉａｌ  ｍｕｌｔｉｐｌｅｘｉｎｇ）、ゴールデンコード（Ｇｏｌｄｅｎ  ｃｏｄｅ）、フルレートフルダイバーシティコード（Ｆｕｌｌ−ｒａｔｅ  ｆｕｌｌ  ｄｉｖｅｒｓｉｔｙ  ｃｏｄｅ）、リニアディスパージョンコード（Ｌｉｎｅａｒ  ｄｉｓｐｅｒｓｉｏｎ  ｃｏｄｅ）などを含むことができる。
【００７７】
第４ブロック５３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯまたはＭＩＳＯプロセシングを行うことができる。
【００７８】
第４ブロック５３００に含まれたビットインターリーバブロック、ビットトゥセルデマックスブロック、コンステレーションマッパーブロック、セルインターリーバブロック、タイムインターリーバブロック及びＭＩＳＯプロセシングブロックは、上述した第２ブロック５１００に含まれたブロックと具体的な機能は異なるが、基本的な役割は同一である。
【００７９】
第４ブロック５３００に含まれたＦＥＣエンコーダ（Ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｅｎｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））ブロック５３１０は、入力データの長さがＦＥＣエンコーディングを行うのに必要な長さよりも短い場合に備えた、ＰＬＳ経路のためのＦＥＣエンコーディング方式を用いてＰＬＳデータを処理することができる。具体的には、ＦＥＣエンコーダブロック５３１０は、入力ビット列に対してＢＣＨエンコーディングを行い、その後、ノーマルＬＤＰＣエンコーディングに必要な入力ビット列の長さだけゼロパディング（ｚｅｒｏ  ｐａｄｄｉｎｇ）を行い、ＬＤＰＣエンコーディングを行った後、パディングされたゼロを除去して、エフェクティブコードレート（ｅｆｆｅｃｔｉｖｅ  ｃｏｄｅ  ｒａｔｅ）がＤＰと同一又はＤＰよりも低くなるようにパリティビット（ｐａｒｉｔｙ  ｂｉｔ）をパンクチャリング（ｐｕｎｃｔｕｒｉｎｇ）することができる。
【００８０】
上述した第１ブロック５０００乃至第４ブロック５３００に含まれたブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００８１】
図５に示したように、コーディングアンドモジュレーションモジュールは、最終的に、各経路別に処理されたＤＰ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【００８２】
図６は、本発明の一実施例に係るフレームストラクチャモジュールを示す図である。
【００８３】
図６に示されたフレームストラクチャモジュールは、図１で説明したフレームストラクチャモジュール１２００の一実施例に該当する。
【００８４】
本発明の一実施例に係るフレームストラクチャブロックは、少なくとも１つ以上のセルマッパー（（ｐａｉｒ−ｗｉｓｅ）  ｃｅｌｌ−ｍａｐｐｅｒ）６０００、少なくとも１つ以上のディレイ補償（ｄｅｌａｙ  ｃｏｍｐｅｎｓａｔｉｏｎ）モジュール６１００及び少なくとも１つ以上のブロックインターリーバ（（ｐａｉｒ−ｗｉｓｅ）  ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）６２００を含むことができる。セルマッパー６０００、ディレイ補償モジュール６１００及びブロックインターリーバ６２００の数は、設計者の意図によって変更されてもよい。以下、各モジュールの動作を中心に説明する。
【００８５】
セルマッパー６０００は、コーディングアンドモジュレーションモジュールから出力されたＳＩＳＯ、ＭＩＳＯまたはＭＩＭＯ処理されたＤＰに対応するセル、ＤＰ間に共通に適用され得るコモンデータ（ｃｏｍｍｏｎ  ｄａｔａ）に対応するセル、ＰＬＳ−プレ／ポスト情報に対応するセルを、スケジューリング情報に従って信号フレームに割り当てる（または配置）ことができる。コモンデータは、全部又は一部のＤＰ間に共通に適用され得るシグナリング情報を意味し、特定のＤＰを介して伝送することができる。コモンデータを伝送するＤＰをコモンＤＰ（ｃｏｍｍｏｎ  ＤＰ）と呼ぶことができ、これは、設計者の意図によって変更されてもよい。
【００８６】
本発明の一実施例に係る送信装置が２つの出力アンテナを使用し、上述したＭＩＳＯプロセシングにおいてアラモウチコーディング（Ａｌａｍｏｕｔｉ  ｃｏｄｉｎｇ）を使用する場合、アラモウチエンコーディングによるオーソゴナリティ（ｏｒｔｈｏｇｏｎａｌｉｔｙ）を維持するために、セルマッパー６０００はペアワイズセルマッピング（ｐａｉｒ−ｗｉｓｅ  ｃｅｌｌ  ｍａｐｐｉｎｇ）を行うことができる。すなわち、セルマッパー６０００は、入力セルに対して、連続した２つのセルを１つの単位として処理して信号フレームにマッピングすることができる。したがって、各アンテナの出力経路に該当する入力経路内のペアになったセルは、信号フレーム内の互いに隣接する位置に割り当てられ得る。
【００８７】
ディレイ補償ブロック６１００は、次の信号フレームに対する入力ＰＬＳデータセルを１信号フレームだけディレイし、現在の信号フレームに該当するＰＬＳデータを獲得することができる。この場合、現在の信号フレームのＰＬＳデータは、現在の信号フレーム内のプリアンブル領域を介して伝送され得、次の信号フレームに対するＰＬＳデータは、現在の信号フレーム内のプリアンブル領域または現在の信号フレームの各ＤＰ内のインバンドシグナリングを介して伝送されてもよい。これは、設計者の意図によって変更されてもよい。
【００８８】
ブロックインターリーバ６２００は、信号フレームの単位となる伝送ブロック内のセルをインターリービングすることによって、追加的なダイバーシティ利得を獲得することができる。また、ブロックインターリーバ６２００は、上述したペアワイズセルマッピングが行われた場合、入力セルに対して、連続した２つのセルを１つの単位として処理してインターリービングを行うことができる。したがって、ブロックインターリーバ６２００から出力されるセルは、同一の２つの連続したセル（ｃｅｌｌ）であり得る。
【００８９】
ペアワイズマッピング及びペアワイズインターリービングが行われる場合、少なくとも１つ以上のセルマッパーと少なくとも１つ以上のブロックインターリーバは、それぞれの経路を介して入力されるデータに対して同一あるいは独立に動作することができる。
【００９０】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【００９１】
図６に示したように、フレームストラクチャモジュールは、少なくとも１つ以上の信号フレームをウェーブフォームジェネレーションモジュールに出力することができる。
【００９２】
図７は、本発明の一実施例に係るウェーブフォームジェネレーションモジュールを示す図である。
【００９３】
図７に示されたウェーブフォームジェネレーションモジュールは、図１で説明したウェーブフォームジェネレーションモジュール１３００の一実施例に該当する。
【００９４】
本発明の一実施例に係るウェーブフォームジェネレーションモジュールは、図６で説明したフレームストラクチャモジュールから出力された信号フレームの入力を受け、出力するためのアンテナの数だけ信号フレームを変調して伝送することができる。
【００９５】
具体的には、図７に示されたウェーブフォームジェネレーションモジュールは、ｍ個のＴｘアンテナを使用する送信装置のウェーブフォームジェネレーションモジュールの実施例であって、ｍ個の経路だけ入力されたフレームを変調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理過程を行うことができる。以下では、ｍ個の処理ブロックにおいて最初の処理ブロック７０００の動作を中心に説明する。
【００９６】
最初の処理ブロック７０００は、レファレンスシグナルインサーションアンドＰＡＰＲリダクション（ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｉｎｓｅｒｔｉｏｎ  ＆  ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ）ブロック７１００、インバースウェーブフォームトランスフォーム（Ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック７２００、ＰＡＰＲリダクション（ＰＡＰＲ  ｒｅｄｕｃｔｉｏｎ  ｉｎ  ｔｉｍｅ）ブロック７３００、ガードシーケンスインサーション（Ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７４００、プリアンブルインサーション（ｐｒｅａｍｂｌｅ  ｉｎｓｅｒｔｉｏｎ）ブロック７５００、ウェーブフォームプロセシング（ｗａｖｅｆｏｒｍ  ｐｒｏｃｅｓｓｉｎｇ）ブロック７６００、他システムインサーション（ｏｔｈｅｒ  ｓｙｓｔｅｍ  ｉｎｓｅｒｔｉｏｎ）ブロック７７００及びＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｔｅｒ）ブロック７８００を含むことができる。
【００９７】
レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、信号ブロック毎に定められた位置にレファレンス信号を挿入し、タイムドメインでのＰＡＰＲ値を低くするために、ＰＡＰＲリダクションスキーム（ｒｅｄｕｃｔｉｏｎ  ｓｃｈｅｍｅ）を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、アクティブサブキャリアの一部を使用せずに保存（ｒｅｓｅｒｖｅ）する方法を用いることができる。また、レファレンスシグナルインサーションアンドＰＡＰＲリダクションブロック７１００は、放送送受信システムに応じてＰＡＰＲリダクションスキームを追加特徴として使用しなくてもよい。
【００９８】
インバースウェーブフォームトランスフォームブロック７２００は、伝送チャネルの特性とシステム構造を考慮して、伝送効率及び柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）が向上する方式で入力信号をトランスフォームして出力することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、インバースウェーブフォームトランスフォームブロック７２００は、インバースＦＦＴオペレーション（Ｉｎｖｅｒｓｅ  ＦＦＴ  ｏｐｅｒａｔｉｏｎ）を使用して周波数領域の信号を時間領域に変換する方式を用いることができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、インバースウェーブフォームトランスフォームブロックはウェーブフォームジェネレーションモジュール内で使用されなくてもよい。
【００９９】
ＰＡＰＲリダクションブロック７３００は、入力された信号に対して、時間領域でＰＡＰＲを低くするための方法を適用することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、ＰＡＰＲリダクションブロック７３００は、簡単にピークアンプリチュード（ｐｅａｋ  ａｍｐｌｉｔｕｄｅ）をクリッピング（ｃｌｉｐｐｉｎｇ）する方法を用いてもよい。また、ＰＡＰＲリダクションブロック７３００は追加特徴であって、本発明の一実施例に係る放送送受信システムに応じて使用されなくてもよい。
【０１００】
ガードシーケンスインサーションブロック７４００は、伝送チャネルのディレイスプレッド（ｄｅｌａｙ  ｓｐｒｅａｄ）による影響を最小化するために、隣接する信号ブロック間にガードインターバルをおいて、必要に応じて特定のシーケンスを挿入することができる。したがって、受信装置は、同期化やチャネル推定を容易に行うことができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、ガードシーケンスインサーションブロック７４００は、ＯＦＤＭシンボルのガードインターバル区間にサイクリックプレフィックス（ｃｙｃｌｉｃ  ｐｒｅｆｉｘ）を挿入してもよい。
【０１０１】
プリアンブルインサーションブロック７５００は、受信装置がターゲッティングするシステム信号を迅速且つ効率的にディテクトし得るように、送受信装置間の約束されたノーンタイプ（ｋｎｏｗｎ  ｔｙｐｅ）の信号（プリアンブル又はプリアンブルシンボル）を伝送信号に挿入することができる。本発明の一実施例に係る放送送受信システムがＯＦＤＭシステムである場合、プリアンブルインサーションブロック７５００は、多数個のＯＦＤＭシンボルで構成された信号フレームを定義し、毎信号フレームの開始部分にプリアンブルを挿入することができる。したがって、プリアンブルは、基本ＰＳＬデータを運搬することができ、各信号フレームの開始部分に位置することができる。
【０１０２】
ウェーブフォームプロセシングブロック７６００は、入力ベースバンド信号に対して、チャネルの伝送特性に合わせてウェーブフォームプロセシングを行うことができる。ウェーブフォームプロセシングブロック７６００は、一実施例として、伝送信号のアウトオブバンドエミッション（ｏｕｔ−ｏｆ−ｂａｎｄ  ｅｍｉｓｓｉｏｎ）の基準を得るためにＳＲＲＣフィルタリング（ｓｑｕａｒｅ−ｒｏｏｔ−ｒａｉｓｅｄ  ｃｏｓｉｎｅ  ｆｉｌｔｅｒｉｎｇ）を行う方式を用いてもよい。また、本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、ウェーブフォームプロセシングブロック７６００は使用されなくてもよい。
【０１０３】
他システムインサーションブロック７７００は、同一のＲＦ信号帯域幅内に互いに異なる２つ以上の放送サービスを提供する放送送受信システムのデータを共に伝送できるように、複数の放送送受信システムの信号を時間領域でマルチプレクシングすることができる。この場合、互いに異なる２つ以上のシステムは、互いに異なる放送サービスを伝送するシステムを意味する。互いに異なる放送サービスは、地上波放送サービス、モバイル放送サービスなどを意味し得る。また、各放送サービスと関連するデータは、互いに異なるフレームを介して伝送され得る。
【０１０４】
ＤＡＣブロック７８００は、入力デジタル信号をアナログ信号に変換して出力することができる。ＤＡＣブロック７８００から出力された信号は、ｍ個の出力アンテナを介して伝送され得る。本発明の一実施例に係る伝送アンテナは、垂直（ｖｅｒｔｉｃａｌ）又は水平（ｈｏｒｉｚｏｎｔａｌ）極性（ｐｏｌａｒｉｔｙ）を有することができる。
【０１０５】
また、上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１０６】
図８は、本発明の一実施例に係る次世代放送サービスのための受信装置の構造を示す図である。
【０１０７】
本発明の一実施例に係る次世代放送サービスのための受信装置は、図１で説明した次世代放送サービスのための送信装置に対応し得る。本発明の一実施例に係る次世代放送サービスのための受信装置は、シンクロナイゼーションアンドデモジュレーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ＆  ｄｅｍｏｄｕｌａｔｉｏｎ）モジュール８０００、フレームパーシング（ｆｒａｍｅ  ｐａｒｓｉｎｇ）モジュール８１００、デマッピングアンドデコーディング（ｄｅｍａｐｐｉｎｇ  ＆  ｄｅｃｏｄｉｎｇ）モジュール８２００、アウトプットプロセッサ（ｏｕｔｐｕｔ  ｐｒｏｃｅｓｓｏｒ）８３００及びシグナリングデコーディング（ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｉｎｇ）モジュール８４００を含むことができる。以下、各モジュールの動作を中心に説明する。
【０１０８】
シンクロナイゼーションアンドデモジュレーションモジュール８０００は、ｍ個の受信アンテナを介して入力信号を受信し、受信装置に対応するシステムに対する信号のディテクティング及びシンクロナイゼーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）を行い、送信端で行った方式の逆過程に該当するデモジュレーション（ｄｅｍｏｄｕｌａｔｉｏｎ）を行うことができる。
【０１０９】
フレームパーシングモジュール８１００は、入力された信号フレームをパーシングし、ユーザが選択したサービスを伝送するデータを抽出することができる。フレームパーシングモジュール８１００は、送信装置でインターリービングを行った場合、これに対する逆過程としてデインターリービングを行うことができる。この場合、抽出しなければならない信号及びデータの位置は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、送信装置で行ったスケジューリング情報などを復元して獲得することができる。
【０１１０】
デマッピングアンドデコーディングモジュール８２００は、入力信号をビットドメインのデータに変換した後、必要に応じてデインターリービング過程を行うことができる。デマッピングアンドデコーディングモジュール８２００は、伝送効率のために適用されたマッピングに対してデマッピングを行い、伝送チャネル上で発生したエラーに対してデコーディングを通じてエラー訂正を行うことができる。この場合、デマッピングアンドデコーディングモジュール８２００は、シグナリングデコーディングモジュール８４００から出力されたデータをデコーディングして、デマッピング及びデコーディングに必要な伝送パラメータを獲得することができる。
【０１１１】
アウトプットプロセッサ８３００は、送信装置で伝送効率を高めるために適用した様々な圧縮／信号処理過程の逆過程を行うことができる。この場合、アウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータから、必要な制御情報を獲得することができる。アウトプットプロセッサ８３００の最終出力は、送信装置に入力された信号に該当し、ＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）及びＧＳ（ｇｅｎｅｒｉｃ  ｓｔｒｅａｍ）であり得る。
【０１１２】
シグナリングデコーディングモジュール８４００は、デモジュレートされた信号からＰＬＳ情報を獲得することができる。上述したように、フレームパーシングモジュール８１００、デマッピングアンドデコーディングモジュール８２００及びアウトプットプロセッサ８３００は、シグナリングデコーディングモジュール８４００から出力されたデータを用いて当該モジュールの機能を行うことができる。
【０１１３】
図９は、本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールを示す図である。
【０１１４】
図９に示されたシンクロナイゼーションアンドデモジュレーションモジュールは、図８で説明したシンクロナイゼーションアンドデモジュレーションモジュールの一実施例に該当する。また、図９に示されたシンクロナイゼーションアンドデモジュレーションモジュールは、図７で説明したウェーブフォームジェネレーションモジュールの逆動作を行うことができる。
【０１１５】
図９に示したように、本発明の一実施例に係るシンクロナイゼーションアンドデモジュレーションモジュールは、ｍ個のＲｘアンテナを使用する受信装置のシンクロナイゼーションアンドデモジュレーションモジュールの実施例であって、ｍ個の経路だけ入力された信号を復調して出力するためのｍ個の処理ブロックを含むことができる。ｍ個の処理ブロックは、全て同一の処理過程を行うことができる。以下では、ｍ個の処理ブロックにおいて最初の処理ブロック９０００の動作を中心に説明する。
【０１１６】
最初の処理ブロック９０００は、チューナー（ｔｕｎｅｒ）９１００、ＡＤＣブロック９２００、プリアンブルディテクター（ｐｒｅａｍｂｌｅ  ｄｅｃｔｅｃｔｏｒ）９３００、ガードシーケンスディテクター（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｏｒ）９４００、ウェーブフォームトランスフォーム（ｗａｖｅｆｏｒｍ  ｔｒａｎｓｍｆｏｒｍ）ブロック９５００、タイム／フリークエンシーシンク（Ｔｉｍｅ／ｆｒｅｑ  ｓｙｎｃ）ブロック９６００、レファレンス信号ディテクター（Ｒｅｆｅｒｅｎｃｅ  ｓｉｇｎａｌ  ｄｅｔｅｃｔｏｒ）９７００、チャネルイコライザー（Ｃｈａｎｎｅｌ  ｅｑｕａｌｉｚｅｒ）９８００及びインバースウェーブフォームトランスフォーム（Ｉｎｖｅｒｓｅ  ｗａｖｅｆｏｒｍ  ｔｒａｎｓｆｏｒｍ）ブロック９９００を含むことができる。
【０１１７】
チューナー９１００は、所望の周波数帯域を選択し、受信した信号の大きさを補償してＡＤＣブロック９２００に出力することができる。
【０１１８】
ＡＤＣブロック９２００は、チューナー９１００から出力された信号をデジタル信号に変換することができる。
【０１１９】
プリアンブルディテクター９３００は、デジタル信号に対して、受信装置に対応するシステムの信号であるか否かを確認するためにプリアンブル（またはプリアンブル信号又はプリアンブルシンボル）をディテクトすることができる。この場合、プリアンブルディテクター９３００は、プリアンブルを介して受信される基本的な伝送パラメータを復号することができる。
【０１２０】
ガードシーケンスディテクター９４００は、デジタル信号内のガードシーケンスをディテクトすることができる。タイム／フリークエンシーシンクブロック９６００は、ディテクトされたガードシーケンスを用いてタイム／フリークエンシーシンクロナイゼーション（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）を行うことができ、チャネルイコライザー９８００は、ディテクトされたガードシーケンスを用いて受信／復元されたシーケンスを介してチャネルを推定することができる。
【０１２１】
ウェーブフォームトランスフォームブロック９５００は、送信側でインバースウェーブフォームトランスフォームが行われた場合、これに対する逆変換過程を行うことができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、ウェーブフォームトランスフォームブロック９５００はＦＦＴ変換過程を行うことができる。また、本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、受信された時間領域の信号が周波数領域で処理するために使用されたり、時間領域で全て処理されたりする場合、ウェーブフォームトランスフォームブロック９５００は使用されなくてもよい。
【０１２２】
タイム／フリークエンシーシンクブロック９６００は、プリアンブルディテクター９３００、ガードシーケンスディテクター９４００、レファレンス信号ディテクター９７００の出力データを受信し、検出された信号に対して、ガードシーケンスディテクション（ｇｕａｒｄ  ｓｅｑｕｅｎｃｅ  ｄｅｔｅｃｔｉｏｎ）、ブロックウィンドウポジショニング（ｂｌｏｃｋ  ｗｉｎｄｏｗ  ｐｏｓｉｔｉｏｎｉｎｇ）を含む時間同期化及びキャリア周波数同期化を行うことができる。このとき、周波数同期化のために、タイム／フリークエンシーシンクブロック９６００は、ウェーブフォームトランスフォームブロック９５００の出力信号をフィードバックして使用することができる。
【０１２３】
レファレンス信号ディテクター９７００は、受信されたレファレンス信号を検出することができる。したがって、本発明の一実施例に係る受信装置は、シンクロナイゼーションを行ったり、チャネル推定（ｃｈａｎｎｅｌ  ｅｓｔｉｍａｔｉｏｎ）を行ったりすることができる。
【０１２４】
チャネルイコライザー９８００は、ガードシーケンスやレファレンス信号から、各伝送アンテナから各受信アンテナまでの伝送チャネルを推定し、推定されたチャネルを用いて各受信データに対するチャネル補償（ｅｑｕａｌｉｚａｔｉｏｎ）を行うことができる。
【０１２５】
インバースウェーブフォームトランスフォームブロック９９００は、同期及びチャネル推定／補償を効率的に行うためにウェーブフォームトランスフォームブロック９５００がウェーブフォームトランスフォームを行った場合、再び元の受信データドメインに復元する役割を果たすことができる。本発明の一実施例に係る放送送受信システムがシングルキャリアシステムである場合、ウェーブフォームトランスフォームブロック９５００は、同期／チャネル推定／補償を周波数領域で行うためにＦＦＴを行うことができ、インバースウェーブフォームトランスフォームブロック９９００は、チャネル補償が完了した信号に対してＩＦＦＴを行うことによって、伝送されたデータシンボルを復元することができる。本発明の一実施例に係る放送送受信システムがマルチキャリアシステムである場合、インバースウェーブフォームトランスフォームブロック９９００は使用されなくてもよい。
【０１２６】
また、上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１２７】
図１０は、本発明の一実施例に係るフレームパーシングモジュールを示す図である。
【０１２８】
図１０に示されたフレームパーシングモジュールは、図８で説明したフレームパーシングモジュールの一実施例に該当する。また、図１０に示されたフレームパーシングモジュールは、図６で説明したフレームストラクチャモジュールの逆動作を行うことができる。
【０１２９】
図１０に示したように、本発明の一実施例に係るフレームパーシングモジュールは、少なくとも１つ以上のブロックインターリーバ（（ｐａｉｒ−ｗｉｓｅ）ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）１００００及び少なくとも１つ以上のセルデマッパー（（ｐａｉｒ−ｗｉｓｅ）ｃｅｌｌ  ｄｅｍａｐｐｅｒ）１０１００を含むことができる。
【０１３０】
ブロックインターリーバ１００００は、ｍ個の受信アンテナの各ｄａｔａ経路に入力されてシンクロナイゼーションアンドデモジュレーションモジュールで処理されたデータに対して、各信号ブロック単位で、データに対するデインターリービングを行うことができる。この場合、図８で説明したように、送信側でペアワイズインターリービングが行われた場合、ブロックインターリーバ１００００は、各入力経路に対して、連続した２つのデータを１つのペア（ｐａｉｒ）として処理することができる。したがって、ブロックインターリーバ１００００は、デインターリービングを行った場合にも、連続した２つの出力データを出力することができる。また、ブロックインターリーバ１００００は、送信端で行ったインターリービング過程の逆過程を行って元のデータ順に出力することができる。
【０１３１】
セルデマッパー１０１００は、受信された信号フレームから、コモンデータに対応するセル、ＤＰに対応するセル及びＰＬＳ情報に対応するセルを抽出することができる。必要であれば、セルデマッパー１０１００は、複数個の部分に分散されて伝送されたデータをマージング（ｍｅｒｇｉｎｇ）し、１つのストリームとして出力することができる。また、図６で説明したように、送信端で２つの連続したセルの入力データが１つのペアとして処理されてマッピングされた場合、セルデマッパー１０１００は、これに該当する逆過程として、連続した２つの入力セルを１つの単位として処理するペアワイズセルデマッピングを行うことができる。
【０１３２】
また、セルデマッパー１０１００は、現在のフレームを介して受信したＰＬＳシグナリング情報に対して、それぞれＰＬＳ−プレ情報及びＰＬＳ−ポスト情報として全て抽出して出力することができる。
【０１３３】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１３４】
図１１は、本発明の一実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【０１３５】
図１１に示されたデマッピングアンドデコーディングモジュールは、図８で説明したデマッピングアンドデコーディングモジュールの一実施例に該当する。また、図１１に示されたデマッピングアンドデコーディングモジュールは、図５で説明したコーディングアンドモジュレーションモジュールの逆動作を行うことができる。
【０１３６】
上述したように、本発明の一実施例に係る送信装置のコーディングアンドモジュレーションモジュールは、入力されたｄａｔａ ｐｉｐｅに対して、それぞれの経路別にＳＩＳＯ、ＭＩＳＯとＭＩＭＯ方式を独立に適用して処理することができる。したがって、図１１に示されたデマッピングアンドデコーディングモジュールも、送信装置に対応してフレームパーサーから出力されたデータをそれぞれＳＩＳＯ、ＭＩＳＯ、ＭＩＭＯ処理するためのブロックを含むことができる。
【０１３７】
図１１に示したように、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１１０００、ＭＩＳＯ方式のための第２ブロック１１１００、ＭＩＭＯ方式のための第３ブロック１１２００及びＰＬＳ ｐｒｅ／ｐｏｓｔ情報を処理するための第４ブロック１１３００を含むことができる。図１１に示されたデマッピングアンドデコーディングモジュールは一実施例に過ぎず、設計者の意図によって、デマッピングアンドデコーディングモジュールは、第１ブロック１１０００及び第４ブロック１１３００のみを含んでいてもよく、第２ブロック１１１００及び第４ブロック１１３００のみを含んでいてもよく、第３ブロック１１２００及び第４ブロック１１３００のみを含んでいてもよい。すなわち、設計者の意図によって、デマッピングアンドデコーディングモジュールは、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。
【０１３８】
以下、各ブロックについて説明する。
【０１３９】
第１ブロック１１０００は、入力されたＤＰをＳＩＳＯ処理するためのブロックであって、タイムデインターリーバ（ｔｉｍｅ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０１０、セルデインターリーバ（ｃｅｌｌ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０２０、コンステレーションデマッパー（ｃｏｎｓｔｅｌｌａｔｉｏｎ  ｄｅｍａｐｐｅｒ）ブロック１１０３０、セルトゥビットマックス（ｃｅｌｌ  ｔｏ  ｂｉｔ  ｍｕｘ）ブロック１１０４０、ビットデインターリーバ（ｂｉｔ  ｄｅ−ｉｎｔｅｒｌｅａｖｅｒ）ブロック１１０５０及びＦＥＣデコーダ（ＦＥＣ  ｄｅｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））ブロック１１０６０を含むことができる。
【０１４０】
タイムインターリーバブロック１１０１０は、図５で説明したタイムインターリーバブロック５０６０の逆過程を行うことができる。すなわち、タイムインターリーバブロック１１０１０は、時間領域でインターリービングされた入力シンボルを元の位置にデインターリービングすることができる。
【０１４１】
セルデインターリーバブロック１１０２０は、図５で説明したセルデインターリーバブロック５０５０の逆過程を行うことができる。すなわち、セルデインターリーバブロック１１０２０は、１つのＦＥＣブロック内でスプレッドされたセルの位置を元の位置にデインターリービングすることができる。
【０１４２】
コンステレーションデマッパーブロック１１０３０は、図５で説明したコンステレーションデマッパーブロック５０４０の逆過程を行うことができる。すなわち、コンステレーションデマッパーブロック１１０３０は、シンボルドメインの入力信号をビットドメインのデータにデマッピングすることができる。また、コンステレーションデマッパーブロック１１０３０は、ハードデシジョン（ｈａｒｄ  ｄｅｃｉｓｉｏｎ）を行い、ハードデシジョンの結果に従ってビットデータを出力してもよく、ソフトデシジョン（ｓｏｆｔ  ｄｅｃｉｓｉｏｎ）値あるいは確率的な値に該当する各ビットのＬＬＲ（Ｌｏｇ−ｌｉｋｅｌｉｈｏｏｄ  ｒａｔｉｏ）値を出力することができる。もし、送信端で追加的なダイバーシティ利得を得るためにローテートされたコンステレーションを適用した場合、コンステレーションデマッパーブロック１１０３０は、これに対応する２−Ｄ（２−Ｄｉｍｅｎｓｉｏｎａｌ） ＬＬＲデマッピングを行うことができる。このとき、コンステレーションデマッパーブロック１１０３０は、ＬＬＲを計算するとき、送信装置でＩ又はＱ成分に対して行われたディレイ値を補償できるように計算を行うことができる。
【０１４３】
セルトゥビットマックスブロック１１０４０は、図５で説明したビットトゥセルデマックスブロック５０３０の逆過程を行うことができる。すなわち、セルトゥビットマックスブロック１１０４０は、ビットトゥセルデマックスブロック５０３０でマッピングされたビットデータを元のビットストリームの形態に復元することができる。
【０１４４】
ビットデインターリーバブロック１１０５０は、図５で説明したビットインターリーバブロック５０２０の逆過程を行うことができる。すなわち、ビットデインターリーバブロック１１０５０は、セルトゥビットマックスブロック１１０４０から出力されたビットストリームを元の順にデインターリービングすることができる。
【０１４５】
ＦＥＣデコーダブロック１１０６０は、図５で説明したＦＥＣエンコーダブロック５０１０の逆過程を行うことができる。すなわち、ＦＥＣデコーダブロック１１０６０は、ＬＤＰＣデコーディングとＢＣＨデコーディングを行うことで、伝送チャネル上で発生したエラーを訂正することができる。
【０１４６】
第２ブロック１１１００は、入力されたＤＰをＭＩＳＯ処理するためのブロックであって、図１１に示したように、第１ブロック１１０００と同様に、タイムデインターリーバブロック、セルデインターリーバブロック、コンステレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＳＯデコーディングブロック１１１１０をさらに含むという点で異なる。第２ブロック１１１００は、第１ブロック１１０００と同様にタイムデインターリーバから出力まで同一の役割の過程を行うので、同一のブロックについての説明は省略する。
【０１４７】
ＭＩＳＯデコーディングブロック１１１１０は、図５で説明したＭＩＳＯプロセシングブロック５１１０の逆過程を行うことができる。本発明の一実施例に係る放送送受信システムがＳＴＢＣを使用したシステムである場合、ＭＩＳＯデコーディングブロック１１１１０はアラモウチデコーディングを行うことができる。
【０１４８】
第３ブロック１１２００は、入力されたＤＰをＭＩＭＯ処理するためのブロックであって、図１１に示したように、第２ブロック１１１００と同様に、タイムデインターリーバブロック、セルデインターリーバブロック、コンステレーションデマッパーブロック、セルトゥビットマックスブロック、ビットデインターリーバブロック及びＦＥＣデコーダブロックを含むことができるが、ＭＩＭＯデコーディングブロック１１２１０を含むという点でデータ処理過程が異なる。第３ブロック１１２００に含まれたタイムデインターリーバ、セルデインターリーバ、コンステレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１〜第２ブロック１１０００〜１１１００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１４９】
ＭＩＭＯデコーディングブロック１１２１０は、ｍ個の受信アンテナ入力信号に対して、セルデインターリーバの出力データを入力として受け、図５で説明したＭＩＭＯプロセシングブロック５２２０の逆過程としてＭＩＭＯデコーディングを行うことができる。ＭＩＭＯデコーディングブロック１１２１０は、最高の復号化性能を得るためにマキシマムライクリフッド（Ｍａｘｉｍｕｍ  ｌｉｋｅｌｉｈｏｏｄ）デコーディングを行ったり、複雑度を減少させたスフィアーデコーディング（Ｓｐｈｅｒｅ  ｄｅｃｏｄｉｎｇ）を行うことができる。または、ＭＩＭＯデコーディングブロック１１２１０は、ＭＭＳＥディテクションを行ったり、イタレイティブデコーディング（ｉｔｅｒａｔｉｖｅ  ｄｅｃｏｄｉｎｇ）を共に結合行ったりして、向上したデコーディング性能を確保することができる。
【０１５０】
第４ブロック１１３００は、ＰＬＳ−プレ／ポスト情報を処理するためのブロックであって、ＳＩＳＯ又はＭＩＳＯデコーディングを行うことができる。第４ブロック１１３００は、図５で説明した第４ブロック５３００の逆過程を行うことができる。
【０１５１】
第４ブロック１１３００に含まれたタイムデインターリーバ、セルデインターリーバ、コンステレーションデマッパー、セルトゥビットマックス、ビットデインターリーバブロックの動作は、第１〜第３ブロック１１０００〜１１２００に含まれた当該ブロックの動作と具体的な機能は異なり得るが、基本的な役割は同一である。
【０１５２】
第４ブロック１１３００に含まれたＦＥＣデコーダ（Ｓｈｏｒｔｅｎｅｄ／Ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｄｅｃｏｄｅｒ（ＬＤＰＣ／ＢＣＨ））１１３１０は、図５で説明したＦＥＣエンコーダ（Ｓｈｏｒｔｅｎｅｄ／ｐｕｎｃｔｕｒｅｄ  ＦＥＣ  ｅｎｃｏｄｅｒ）ブロック５３１０の逆過程を行うことができる。すなわち、ＦＥＣデコーダ１１３１０は、ＰＬＳデータの長さに応じてショートニング／パンクチャリング（ｓｈｏｒｔｅｎｉｎｇ／ｐｕｎｃｔｕｒｉｎｇ）されて受信されたデータに対してデショートニング（ｄｅ−ｓｈｏｒｔｅｎｉｎｇ）及びデパンクチャリング（ｄｅ−ｐｕｎｃｔｕｒｉｎｇ）を行った後、ＦＥＣデコーディングを行うことができる。この場合、ＤＰに使用されたＦＥＣデコーダを同一にＰＬＳデータにも使用できるので、ＰＬＳデータのみのための別途のＦＥＣデコーディングハードウェアを必要としないので、システムの設計が容易であり、効率的なコーディングが可能であるという利点がある。
【０１５３】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１５４】
結果的に、図１１に示したように、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、各経路別に処理されたＤＰ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１５５】
図１２及び図１３は、本発明の一実施例に係るアウトプットプロセッサを示す図である。
【０１５６】
図１２は、本発明の一実施例に係るアウトプットプロセッサを示す図である。図１２に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１２に示されたアウトプットプロセッサは、デマッピングアンドデコーディングモジュールから出力されたＤＰを受信してシングルアウトプットストリーム（ｓｉｎｇｌｅ  ｏｕｔｐｕｔ  ｓｔｒｅａｍ）を出力するためのもので、図２で説明したインプットフォーマッティングモジュールの逆動作を行うことができる。
【０１５７】
図１２に示されたアウトプットプロセッサは、ＢＢデスクランブラ（ＢＢ  ｄｅｓｃｒａｍｂｌｅｒ）ブロック１２０００、パディングリムーバル（Ｐａｄｄｉｎｇ  ｒｅｍｏｖａｌ）ブロック１２１００、ＣＲＣ−８デコーダ（ＣＲＣ−８  ｄｅｃｏｄｅｒ）ブロック１２２００及びＢＢフレームプロセッサ（ＢＢ  ｆｒａｍｅ  ｐｒｏｃｅｓｓｏｒ）ブロック１２３００を含むことができる。
【０１５８】
ＢＢデスクランブラブロック１２０００は、入力されたビットストリームに対して、送信端で使用したものと同一のＰＲＢＳを発生させてビット列とＸＯＲしてデスクランブルを行うことができる。
【０１５９】
パディングリムーバルブロック１２１００は、送信端で必要に応じて挿入されたパディングビットを除去することができる。
【０１６０】
ＣＲＣ−８デコーダブロック１２２００は、パディングリムーバルブロック１２１００から入力されたビットストリームに対してＣＲＣデコーディングを行ってブロックエラーをチェックすることができる。
【０１６１】
ＢＢフレームプロセッサブロック１２３００は、ＢＢフレームヘッダーに伝送された情報をデコーディングし、デコーディングされた情報を用いてＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）またはＧＳ（Ｇｅｎｅｒｉｃ  Ｓｔｒｅａｍ）を復元することができる。
【０１６２】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１６３】
図１３は、本発明の他の実施例に係るアウトプットプロセッサを示す図である。図１３に示されたアウトプットプロセッサは、図８で説明したアウトプットプロセッサの一実施例に該当する。また、図１３に示されたアウトプットプロセッサは、デマッピングアンドデコーディングモジュールから出力された複数のＤＰを受信するケースに該当する。複数のＤＰに対するデコーディングは、複数のＤＰに共通に適用され得るコモンデータ及びこれと関連するＤＰをマージング（ｍｅｒｇｉｎｇ）してデコーディングする場合、または、受信装置が複数のサービスあるいはサービスコンポーネント（ＳＶＣ、ｓｃａｌａｂｌｅ  ｖｉｄｅｏ  ｓｅｒｖｉｃｅを含む）を同時にデコーディングする場合を含むことができる。
【０１６４】
図１３に示されたアウトプットプロセッサは、図１２で説明したアウトプットプロセッサの場合と同様に、ＢＢデスクランブラブロック、パディングリムーバルブロック、ＣＲＣ−８デコーダブロック及びＢＢフレームプロセッサブロックを含むことができる、各ブロックは、図１２で説明したブロックの動作と具体的な動作は異なり得るが、基本的な役割は同一である。
【０１６５】
図１３に示されたアウトプットプロセッサに含まれたデジッタバッファ（Ｄｅ−ｊｉｔｔｅｒ  ｂｕｆｆｅｒ）ブロック１３０００は、複数のＤＰ間のシンクのために送信端で任意に挿入されたディレイを、復元されたＴＴＯ（ｔｉｍｅ  ｔｏ  ｏｕｔｐｕｔ）パラメータによって補償することができる。
【０１６６】
また、ヌルパケットインサーション（Ｎｕｌｌ  ｐａｃｋｅｔ  ｉｎｓｅｒｔｉｏｎ）ブロック１３１００は、復元されたＤＮＰ（ｄｅｌｅｔｅｄ  ｎｕｌｌ  ｐａｃｋｅｔ）情報を参考にしてストリーム内の除去されたヌルパケットを復元することができ、コモンデータを出力することができる。
【０１６７】
ＴＳクロックリジェネレーション（ＴＳ  ｃｌｏｃｋ  ｒｅｇｅｎｅｒａｔｉｏｎ）ブロック１３２００は、ＩＳＣＲ（Ｉｎｐｕｔ  Ｓｔｒｅａｍ  Ｔｉｍｅ  Ｒｅｆｅｒｅｎｃｅ）情報を基準として出力パケットの詳細な時間同期を復元することができる。
【０１６８】
ＴＳリコンバイニング（ＴＳ  ｒｅｃｏｍｂｉｎｉｎｇ）ブロック１３３００は、ヌルパケットインサーションブロック１３１００から出力されたコモンデータ及びこれと関連するＤＰを再結合して、元のＭＰＥＧ−ＴＳ、ＩＰストリーム（ｖ４  ｏｒ  ｖ６）あるいはＧＳ（Ｇｅｎｅｒｉｃ  Ｓｔｒｅａｍ）に復元して出力することができる。ＴＴＯ、ＤＮＰ、ＩＳＣＲ情報は、いずれもＢＢフレームヘッダーを介して獲得することができる。
【０１６９】
インバンドシグナリングデコーダ（Ｉｎ−ｂａｎｄ  ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｅｒ）ブロック１３４００は、ＤＰの各ＦＥＣフレーム内のパディングビットフィールドを介して伝送されるインバンドフィジカルレイヤシグナリング（ｉｎ−ｂａｎｄ  ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｓｉｇｎａｌｉｎｇ）情報を復元して出力することができる。
【０１７０】
図１３に示されたアウトプットプロセッサのＢＢデスクランブラは、ＰＬＳ−プレ経路とＰＬＳ−ポスト経路を介して入力されるＰＬＳ−プレ情報及びＰＬＳ−ポスト情報をそれぞれＢＢデスクランブルし、フィジカルレイヤシグナリングデコーダ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｓｉｇｎａｌｉｎｇ  ｄｅｃｏｄｅｒ）は、デスクランブルされたデータに対してデコーディングを行って元のＰＬＳデータを復元することができる。復元されたＰＬＳデータは、受信装置内のシステムコントローラー（ｓｙｓｔｅｍ  ｃｏｎｔｒｏｌｅｒ）に伝達され、システムコントローラーは、受信装置のシンクロナイゼーションアンドデモジュレーションモジュール、フレームパーシングモジュール、デマッピングアンドデコーディングモジュール及びアウトプットプロセッサモジュールに必要なパラメータを供給することができる。
【０１７１】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１７２】
図１４は、本発明の他の実施例に係るコーディングアンドモジュレーションモジュールを示す図である。
【０１７３】
図１４に示されたコーディングアンドモジュレーションモジュールは、図１及び図５で説明したコーディングアンドモジュレーションモジュールの他の実施例に該当する。
【０１７４】
図１４に示されたコーディングアンドモジュレーションモジュールは、図５で説明したように、各ＤＰを介して伝送するサービスやサービスコンポーネント別にＱｏＳを調節するために、ＳＩＳＯ方式のための第１ブロック１４０００、ＭＩＳＯ方式のための第２ブロック１４１００、ＭＩＭＯ方式のための第３ブロック１４２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００を含むことができる。また、本発明の一実施例に係るコーディングアンドモジュレーションモジュールは、上述したように、設計者の意図によって、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。図１４に示された第１ブロック〜第４ブロック１４０００〜１４３００は、図５で説明した第１ブロック〜第４ブロック５０００〜５３００とほぼ同一のブロックを含んでいる。
【０１７５】
しかし、第１ブロック〜第３ブロック１４０００〜１４２００に含まれたコンステレーションマッパーブロック１４０１０の機能が図５の第１ブロック〜第３ブロック５０００〜５２００に含まれたコンステレーションマッパーブロック５０４０の機能と異なるという点、第１ブロック〜第４ブロック１４０００〜１４３００のセルインターリーバとタイムインターリーバとの間にローテーションアンドＩ／Ｑインターリーバ（ｒｏｔａｔｉｏｎ  ＆  Ｉ／Ｑ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック１４０２０が含まれているという点、及びＭＩＭＯ方式のための第３ブロック１４２００の構成が図５に示されたＭＩＭＯ方式のための第３ブロック５２００の構成と異なるという点で相違する。以下では、図５と同一のブロックについての説明は省略し、上述した相違点を中心に説明する。
【０１７６】
図１４に示されたコンステレーションマッパーブロック１４０１０は、入力されたビットワードをコンプレックスシンボル（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ）にマッピングすることができる。ただし、図５に示されたコンステレーションマッパーブロック５０４０とは異なり、コンステレーションローテーションを行わなくてもよい。図１４に示されたコンステレーションマッパーブロック１４０１０は、上述したように、第１ブロック〜第３ブロック１４０００〜１４２００に共通に適用され得る。
【０１７７】
ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、セルインターリーバから出力されたセルインターリービングされたデータの各コンプレックスシンボルのＩ（Ｉｎ−ｐｈａｓｅ）成分とＱ（Ｑｕａｄｒａｔｕｒｅ−ｐｈａｓｅ）成分を独立にインターリービングして、シンボル単位で出力することができる。ローテーションアンドＩ／Ｑインターリーバブロック１４０２０の入力データ及び出力シンボルの数は２つ以上であり、これは、設計者の意図によって変更されてもよい。また、ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、Ｉ成分に対してはインターリービングを行わなくてもよい。
【０１７８】
ローテーションアンドＩ／Ｑインターリーバブロック１４０２０は、上述したように、第１ブロック〜第４ブロック１４０００〜１４３００に共通に適用され得る。この場合、ローテーションアンドＩ／Ｑインターリーバブロック１４０２０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１４３００に適用されるか否かは、上述したプリアンブルを介してシグナリングされ得る。
【０１７９】
ＭＩＭＯ方式のための第３ブロック１４２００は、図１４に示したように、Ｑ−ブロックインターリーバ（Ｑ−ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｅｒ）ブロック１４２１０及びコンプレックスシンボルジェネレーター（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｇｅｎｅｒａｔｏｒ）ブロック１４２２０を含むことができる。
【０１８０】
Ｑ−ブロックインターリーバブロック１４２１０は、ＦＥＣエンコーダから入力された、ＦＥＣエンコーディングが行われたＦＥＣブロックのパリティパートに対して置換（ｐｅｒｍｕｔａｔｉｏｎ）を行うことができる。これによって、ＬＤＰＣ Ｈマトリックスのパリティパートをインフォメーションパート（ｉｎｆｏｒｍａｔｉｏｎ  ｐａｒｔ）と同一に循環構造（ｃｙｃｌｉｃ  ｓｔｒｕｃｔｕｒｅ）にすることができる。Ｑ−ブロックインターリーバブロック１４２１０は、ＬＤＰＣ ＨマトリックスのＱサイズを有する出力ビットブロックの順序を置換（ｐｅｒｍｕｔａｔｉｏｎ）した後、行−列ブロックインターリービング（ｒｏｗ−ｃｏｌｕｍｎ  ｂｌｏｃｋ  ｉｎｔｅｒｌｅａｖｉｎｇ）を行って最終ビット列を生成して出力することができる。
【０１８１】
コンプレックスシンボルジェネレーターブロック１４２２０は、Ｑ−ブロックインターリーバブロック１４２１０から出力されたビット列の入力を受け、コンプレックスシンボルにマッピングして出力することができる。この場合、コンプレックスシンボルジェネレーターブロック１４２２０は、少なくとも２つの経路を介してシンボルを出力することができる。これは、設計者の意図によって変更されてもよい。
【０１８２】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１８３】
結果的に、図１４に示したように、本発明の他の実施例に係るコーディングアンドモジュレーションモジュールは、各経路別に処理されたＤＰ、ＰＬＳ−プレ情報、ＰＬＳ−ポスト情報をフレームストラクチャモジュールに出力することができる。
【０１８４】
図１５は、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールを示す図である。
【０１８５】
図１５に示されたデマッピングアンドデコーディングモジュールは、図８及び図１１で説明したデマッピングアンドデコーディングモジュールの他の実施例に該当する。また、図１５に示されたデマッピングアンドデコーディングモジュールは、図１４で説明したコーディングアンドモジュレーションモジュールの逆動作を行うことができる。
【０１８６】
図１５に示したように、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールは、ＳＩＳＯ方式のための第１ブロック１５０００、ＭＩＳＯ方式のための第２ブロック１５１００、ＭＩＭＯ方式のための第３ブロック１５２００及びＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００を含むことができる。また、本発明の一実施例に係るデマッピングアンドデコーディングモジュールは、上述したように、設計者の意図によって、各ＤＰを同一又は異ならせて処理するためのブロックを含むことができる。図１５に示された第１ブロック〜第４ブロック１５０００〜１５３００は、図１１で説明した第１ブロック〜第４ブロック１１０００〜１１３００とほぼ同一のブロックを含んでいる。
【０１８７】
しかし、第１ブロック〜第４ブロック１５０００〜１５３００のタイムデインターリーバとセルデインターリーバとの間にＩ／Ｑデインターリーバアンドデローテーション（Ｉ／Ｑ  ｄｅｉｎｔｅｒｌｅａｖｅｒ  ＆  ｄｅｒｏｔａｔｉｏｎ）ブロック１５０１０が含まれているという点、第１ブロック〜第３ブロック１５０００〜１５２００に含まれたコンステレーションデマッパーブロック１５０２０の機能が図１１の第１ブロック〜第３ブロック１１０００〜１１２００に含まれたコンステレーションデマッパーブロック１１０３０の機能と異なるという点、及びＭＩＭＯ方式のための第３ブロック１５２００の構成が図１１に示されたＭＩＭＯ方式のための第３ブロック１１２００の構成と異なるという点で相違する。以下では、図１１と同一のブロックについての説明は省略し、上述した相違点を中心に説明する。
【０１８８】
Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、図１４で説明したローテーションアンドＩ／Ｑインターリーバブロック１４０２０の逆過程を行うことができる。すなわち、Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、送信端でＩ／Ｑインターリービングされて伝送されたＩ及びＱ成分に対してそれぞれデインターリービングを行うことができ、復元されたＩ／Ｑ成分を有するコンプレックスシンボルを再びデローテーションして出力することができる。
【０１８９】
Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０は、上述したように、第１ブロック〜第４ブロック１５０００〜１５３００に共通に適用され得る。この場合、Ｉ／Ｑデインターリーバアンドデローテーションブロック１５０１０がＰＬＳ−プレ／ポスト情報を処理するための第４ブロック１５３００に適用されるか否かは、上述したプリアンブルを介してシグナリングされ得る。
【０１９０】
コンステレーションデマッパーブロック１５０２０は、図１４で説明したコンステレーションマッパーブロック１４０１０の逆過程を行うことができる。すなわち、コンステレーションデマッパーブロック１５０２０は、デローテーションを行わずに、セルデインターリービングされたデータに対してデマッピングを行うことができる。
【０１９１】
ＭＩＭＯ方式のための第３ブロック１５２００は、図１５に示したように、コンプレックスシンボルパーシング（ｃｏｍｐｌｅｘ  ｓｙｍｂｏｌ  ｐａｒｓｉｎｇ）ブロック１５２１０及びＱ−ブロックデインターリーバ（Ｑ−ｂｌｏｃｋ  ｄｅｉｎｔｅｒｌｅａｖｅｒ）ブロック１５２２０を含むことができる。
【０１９２】
コンプレックスシンボルパーシングブロック１５２１０は、図１４で説明したコンプレックスシンボルジェネレーターブロック１４２２０の逆過程を行うことができる。すなわち、コンプレックスデータシンボルをパーシングし、ビットデータにデマッピングして出力することができる。この場合、コンプレックスシンボルパーシングブロック１５２１０は、少なくとも２つの経路を介してコンプレックスデータシンボルの入力を受けることができる。
【０１９３】
Ｑ−ブロックデインターリーバブロック１５２２０は、図１４で説明したＱ−ブロックインターリーバブロック１４２１０の逆過程を行うことができる。すなわち、Ｑ−ブロックデインターリーバブロック１５２２０は、行−列デインターリービング（ｒｏｗ−ｃｏｌｕｍｎ  ｄｅｉｎｔｅｒｌｅａｖｉｎｇ）によってＱサイズのブロックを復元した後、置換（ｐｅｒｍｕｔａｔｉｏｎ）された各ブロックの順序を元の順に復元した後、パリティデインターリービングを通じてパリティビットの位置を元通りに復元して出力することができる。
【０１９４】
上述したブロックは、設計者の意図によって省略されたり、類似又は同一の機能を有する他のブロックによって代替されてもよい。
【０１９５】
結果的に、図１５に示したように、本発明の他の実施例に係るデマッピングアンドデコーディングモジュールは、各経路別に処理されたＤＰ及びＰＬＳ情報をアウトプットプロセッサに出力することができる。
【０１９６】
上述したように、本発明の一実施例に係る放送信号送信装置及び方法は、同じＲＦチャネル内の異なる放送送／受信システムの信号をマルチプレクシングすることができ、マルチプレクシングされた信号を伝送することができる。また、本発明の一実施例に係る放送信号受信装置及び方法は、放送信号送信動作に対応して信号を処理することができる。結果的に、本発明は、柔軟な（ｆｌｅｘｉｂｌｅ）放送送信及び受信システムを提供することができる。
【０１９７】
以下では、本発明の一実施例に係るフリークエンシーインターリービング過程について説明する。
【０１９８】
上述したように、セルマッパー６０００の基本的な動作は、各ＤＰ及びＰＬＳデータのデータセルを１つのシングルフレーム内の各ＯＦＤＭシンボルに対応するアクティブＯＦＤＭセルの列にマッピングすることである。その後、ブロックインターリーバ６２００は、１つのＯＦＤＭシンボル単位で、セルマッパー６０００から入力されたセルをランダムにインターリービングしてフリークエンシーダイバーシティ（ｆｒｅｑｕｅｎｃｙ  ｄｉｖｅｒｓｉｔｙ）を提供することができる。また、本発明では、１つのシングルフレーム内で最も大きいインターリービング利得を得るために、順次的な２つのＯＦＤＭシンボルで構成されたＯＦＤＭシンボルペアのそれぞれに異なるインターリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ）を使用することを一実施例とすることができる。
【０１９９】
上述したブロックインターリーバ６２００は、信号フレームの単位となる伝送ブロック内のセルをインターリービングして、追加のダイバーシティ利得を獲得することができる。本発明の一実施例に係るブロックインターリーバ６２００は、フリークエンシーインターリーバと呼ぶことができ、これは、設計者の意図によって変更されてもよい。本発明のブロックインターリーバ６２００は、少なくとも１つ以上のＯＦＤＭシンボルに対して互いに異なるインターリービングシードを適用したり、複数のＯＦＤＭシンボルを含むフレームに対して互いに異なるインターリービングシードを適用することを一実施例とすることができる。
【０２００】
本発明では、上述したフリークエンシーインターリービング方法をランダムフリークエンシーインターリービング（ランダムＦＩ）と呼ぶことができる。
【０２０１】
また、本発明のランダムＦＩは、複数個のＯＦＤＭシンボルを含む信号フレームが複数個含まれたスーパーフレーム構造に適用されることを一実施例とすることができる。
【０２０２】
上述したように、本発明の一実施例に係る放送信号送信装置または放送信号送信装置内のフリークエンシーインターリーバは、少なくとも１つ以上のＯＦＤＭシンボル、すなわち、各ＯＦＤＭシンボルまたはペアになった２つのＯＦＤＭシンボル（ペアワイズＯＦＤＭシンボル）毎に互いに異なるインターリービングシード（またはインターリービングパターン）を適用してランダムＦＩを行うので、フリークエンシーダイバーシティを獲得することができる。また、本発明の一実施例に係るフリークエンシーインターリーバは、各信号フレーム毎に互いに異なるインターリービングシードを適用してランダムＦＩを行うことによって、追加のフリークエンシーダイバーシティを獲得することができる。
【０２０３】
したがって、本発明の一実施例に係る放送信号送信装置またはフリークエンシーインターリーバは、２つのメモリバンクを用いて連続した一対のＯＦＤＭシンボル（ペアワイズＯＦＤＭシンボル）単位でフリークエンシーインターリービングを行う、ピンポン（ｐｉｎｇ−ｐｏｎｇ）フリークエンシーインターリーバ構造を有することができる。以下では、本発明の一実施例に係るフリークエンシーインターリーバのインターリービング動作を、ペアワイズシンボルＦＩ（またはペアワイズＦＩ）またはピンポンＦＩ（ピンポンインターリービング、ｐｉｎｇ−ｐｏｎｇ  ｉｎｔｅｒｌｅａｖｉｎｇ）と呼ぶことができる。上述したインターリービング動作は、ランダムＦＩの実施例に該当し、呼称は設計者の意図によって変更されてもよい。
【０２０４】
偶数番目のペアワイズＯＦＤＭシンボルと奇数番目のペアワイズＯＦＤＭシンボルは、互いに異なるＦＩメモリバンクを介して不連続的にインターリービングされてもよい。また、本発明の一実施例に係るフリークエンシーインターリーバは、各メモリバンクに入力される連続した一対のＯＦＤＭシンボルに対して、任意のインターリービングシードを使用してリーディングオペレーション（ｒｅａｄｉｎｇ  ｏｐｅｒａｔｉｏｎ）及びライティングオペレーション（ｗｒｉｔｉｎｇ  ｏｐｅｒａｔｉｏｎ）を同時に行うことができる。具体的な動作については後述する。
【０２０５】
また、スーパーフレーム内の全てのＯＦＤＭシンボルを合理的且つ効率的にインターリービングするための論理的なフリークエンシーインターリービング動作として、本発明では、基本的に、インターリービングシードが一対のＯＦＤＭシンボル単位で変化することを一実施例とすることができる。
【０２０６】
この場合、本発明のインターリービングシードは、任意のジェネレーター（ｒａｎｄｏｍ  ｇｅｎｅｒａｔｏｒ）または複数個のランダムジェネレーターの組み合わせで構成されたランダムジェネレーター（またはインターリービングシードジェネレーター、ｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）によって生成されることを一実施例とすることができる。また、本発明では、効率的なインターリービングシードの変化のために、１つのメインインターリービングシードをサイクリックシフト（ｃｙｃｌｉｃ−ｓｈｉｆｔｉｎｇ）して様々なインターリービングシードを生成することを一実施例とすることができる。この場合、サイクリックシフトルールは、ＯＦＤＭシンボルと信号フレームの単位を考慮して階層的に定義することができる。これは、設計者の意図によって変更されてもよく、具体的な内容は後述する。
【０２０７】
また、本発明の一実施例に係る放送信号受信装置は、上述したランダムフリークエンシーインターリービングの逆過程を行うことができる。この場合、本発明の一実施例に係る放送信号受信装置または放送信号受信装置のフリークエンシーデインターリーバは、２つのメモリを使用するピンポン構造を使用せず、連続した入力ＯＦＤＭシンボルに対してシングルメモリを使用してデインターリービングを行うことができる。したがって、メモリ使用の効率性を増加させることができる。また、シングル−メモリデインターリービングオペレーションと呼ばれるリーディング及びライティングオペレーションも依然として要求されるので、このようなデインターリービング方式（ｓｃｈｅｍｅ）は、メモリ使用の観点で非常に効率性が高い。
【０２０８】
図１６は、本発明の一実施例に係るフリークエンシーインターリーバの動作を示す図である。
【０２０９】
図１６は、送信機で２つのメモリバンクを使用することによって受信機でシングルメモリを使用するデインターリービングを可能にするフリークエンシーインターリーバの基本動作を示す。
【０２１０】
上述したように、本発明の一実施例に係るフリークエンシーインターリーバは、ピンポンインターリービングオペレーションを行うことができる。
【０２１１】
典型的には、ピンポンインターリービングオペレーションは、２つのメモリバンクを使用して行うことができる。提示されたフリークエンシー動作において、２つのメモリバンクを各ペアワイズＯＦＤＭシンボルのために使用することができる。
【０２１２】
インターリービングのためのマキシマムメモリＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）サイズは、マキシマムＦＦＴサイズの略２倍となり得る。送信端では、受信端よりはＲＯＭサイズの増加があまり重要ではない。
【０２１３】
上述したように、偶数番目のペアワイズＯＦＤＭシンボルと奇数番目のペアワイズＯＦＤＭシンボルは、互いに異なるＦＩメモリ−バンクを介して不連続的にインターリービングされてもよい。すなわち、１番目のペアワイズＯＦＤＭシンボルが、１番目のメモリバンクでインターリービングされる間、２番目（奇数インデックス）のペアワイズＯＦＤＭシンボルは、２番目のメモリバンクでインターリービングされ、このような過程が繰り返される。また、各ペアワイズＯＦＤＭシンボルに対して１つのインターリービングシードが使用されてもよい。したがって、インターリービングシード及びリーディング−ライティング（またはライティング−リーディング）オペレーションをベースとして、２つのＯＦＤＭシンボルは順次にインターリービングされる。
【０２１４】
本発明の一実施例に係るリーディング−ライティングオペレーションは、衝突なしに同時に行うことができる。本発明の一実施例に係るライティング−リーディングオペレーションも、衝突なしに同時に行うことができる。
【０２１５】
図１６は、上述したフリークエンシーインターリーバの動作を示す。図示のように、フリークエンシーインターリーバは、デマックス（ｄｅｍｕｘ）１６０００、２つのメモリバンク、メモリバンク（ｍｅｍｏｒｙ  ｂａｎｋ）−Ａ１６１００及びメモリバンク（ｍｅｍｏｒｙ  ｂａｎｋ）−Ｂ１６２００、及びマックス（ｍｕｘ）１６３００を含むことができる。
【０２１６】
まず、本発明の一実施例に係るフリークエンシーインターリーバは、ペアワイズＯＦＤＭシンボルフリークエンシーインターリービングのための順次入力されるＯＦＤＭシンボルに対するデマルチプレクシングを行うことができる。その後、本発明の一実施例に係るフリークエンシーインターリーバは、各メモリバンクＡ及びＢ内でシングルインターリービングシードを使用してリーディング−ライティングオペレーションを行うことができる。図１６に示したように、２つのメモリバンクは、各ＯＦＤＭシンボルペアのために使用され得る。動作上、２番目（奇数インデックス）のＯＦＤＭシンボルペアがメモリバンクＢでインターリービングされる間、１番目（偶数インデックス）のＯＦＤＭシンボルペアはメモリバンクＡでインターリービングされ、このような方式は、メモリバンクＡとＢとの間で交互に行われる。
【０２１７】
その後、本発明の一実施例に係るフリークエンシーインターリーバは、順次的なＯＦＤＭシンボル伝送のためのピンポンフリークエンシーインターリービングアウトプットに対してマルチプレクシングを行うことができる。
【０２１８】
図１７は、本発明の一実施例に係るマックス及びデマックス動作のための基本スイッチモデルを示す図である。
【０２１９】
図１７は、上述したピンポンＦＩ構造においてメモリバンク−Ａ／−Ｂの入出力に適用されたデマックス及びマックスの簡単な動作を示す。
【０２２０】
デマックス及びマックスは、インターリービングのために順次入力されるＯＦＤＭシンボル及び伝送される出力ＯＦＤＭシンボルペアをそれぞれ統制することができる。異なるインターリービングシードは、各ＯＦＤＭシンボルペアのために使用され得る。
【０２２１】
以下では、本発明の一実施例に係るフリークエンシーインターリービングのリーディングオペレーション及びライティングオペレーションを説明する。
【０２２２】
本発明の一実施例に係るフリークエンシーインターリーバは、１つのインターリービングシードを選択または使用することができ、１番目及び２番目のＯＦＤＭシンボルのそれぞれに対するライティング及びリーディングオペレーションにおいてインターリービングシードを使用することができる。すなわち、本発明の一実施例に係るフリークエンシーインターリーバは、選択した１つの任意のインターリービングシードをペアワイズＯＦＤＭシンボルの１番目のＯＦＤＭシンボルに対するライティングオペレーションに使用し、２番目のＯＦＤＭシンボルに対するライティングオペレーションに使用することによって、効果的にインターリービングを行うことができる。実際に２つのＯＦＤＭシンボルに２つの互いに異なるインターリービングシードがそれぞれ適用されるものと同一である。
【０２２３】
本発明の一実施例に係るリーディング−ライティングオペレーションの詳細な内容は、次の通りである。
【０２２４】
１番目のＯＦＤＭシンボルに対して、本発明の一実施例に係るフリークエンシーインターリーバは、インターリービングシードに従って、シンボルを任意に（ｒａｎｄｏｍ）メモリに書き込むライティングオペレーションを行い、その後、書き込まれたシンボルを線形に（ｌｉｎｅａｒ）読み出すリーディングオペレーションを行うことができる。２番目のＯＦＤＭシンボルに対して、本発明の一実施例に係るフリークエンシーインターリーバは、１番目のシンボルに対する線形リーディングオペレーションによる影響によって同時に２番目のシンボルをメモリに線形的に書き込むことができる。また、本発明の一実施例に係るフリークエンシーインターリーバは、インターリービングシードに従って、書き込まれた２番目のシンボルに対して、任意に（ｒａｎｄｏｍ）読み出すリーディングオペレーションを行うことができる。
【０２２５】
上述したように、本発明の一実施例に係る放送信号送信装置は、複数個の信号フレームを時間軸上で連続的に伝送することができる。本発明では、一定時間の間伝送される信号フレームの集合をスーパーフレームと呼ぶことができる。したがって、１つのスーパーフレームにはＮ個の信号フレームが含まれてもよく、各信号フレームは複数個のＯＦＤＭシンボルを含むことができる。
【０２２６】
図１８は、本発明の一実施例に係るシングルスーパーフレームに適用されるフリークエンシーインターリービングの概念図を示す。
【０２２７】
本発明の一実施例に係るフリークエンシーインターリーバは、１つのシングル信号フレーム内でペアワイズＯＦＤＭシンボル毎にインターリービングシードを変更してもよく（シンボルインデックスリセット）、毎フレーム単位で各信号フレームに使用されるインターリービングシードを変更してもよい（フレームインデックスリセット）。結果的に、本発明の一実施例に係るフリークエンシーインターリーバは、スーパーフレーム内またはスーパーフレーム単位でインターリービングシードを変更してもよい（スーパーフレームインデックスリセット）。
【０２２８】
したがって、本発明の一実施例に係るフリークエンシーインターリーバは、スーパーフレーム内の全てのＯＦＤＭシンボルを合理的且つ効率的にインターリービングすることができる。
【０２２９】
図１９は、本発明の一実施例に係るシングルスーパーフレームに適用されるフリークエンシーインターリービングのロジカルオペレーションメカニズム（ｌｏｇｉｃａｌ  ｏｐｅｒａｔｉｏｎ  ｍｅｃｈａｎｉｓｍ）を示す図である。
【０２３０】
図１９は、図１８で説明した１つのスーパーフレーム内に使用されるインターリービングシードを効果的に変えるためのフリークエンシーインターリーバのロジカルオペレーションメカニズム及び関連パラメータを示す。
【０２３１】
上述したように、本発明では、１つのメインインターリービングシードを任意のオフセット（ｏｆｆｓｅｔ）だけサイクリックシフトすることによって、様々なインターリービングシードを効率的に生成することができる。同図に示したように、本発明では、上述したオフセットを毎フレーム及びペアワイズＯＦＤＭシンボル毎に異ならせて生成して、異なるインターリービングシードを生成することを一実施例とすることができる。以下、ロジカルオペレーションメカニズムを説明する。
【０２３２】
図面の下端ブロックに示したように、本発明の一実施例に係るフリークエンシーインターリーバは、入力されるフレームインデックスを用いて信号フレーム毎にオフセットをランダムに発生させることができる。本発明の一実施例に係るオフセットは、フリークエンシーインターリーバに含まれたフレームオフセットジェネレーター（ｆｒａｍｅ  ｏｆｆｓｅｔ  ｇｅｎｅｒａｔｏｒ）によって生成されてもよい。この場合、フレーム毎に適用できるフレームオフセットは、スーパーフレームインデックスがリセットされると、スーパーフレームインデックスによって識別される各スーパーフレーム内の各信号フレームに対して発生する。
【０２３３】
図面の中間に位置したブロックに示したように、本発明の一実施例に係るフリークエンシーインターリーバは、入力されるシンボルインデックスを用いて、各信号フレームに含まれた各ＯＦＤＭシンボルに適用するためのシンボルオフセットをランダムに発生させることができる。本発明の一実施例に係るシンボルオフセットは、フリークエンシーインターリーバに含まれたシンボルオフセットジェネレーターによって生成されてもよい。この場合、各シンボルに対するシンボルオフセットは、フレームインデックスがリセットされると、フレームインデックスによって識別される各信号フレーム内のシンボルに対して発生する。また、本発明の一実施例に係るフリークエンシーインターリーバは、毎ＯＦＤＭシンボルに対してメインインターリービングシードをシンボルオフセットだけサイクリックシフトすることによって、様々なインターリービングシードを生成することができる。
【０２３４】
その後、図面の上端に位置したブロックに示したように、本発明の一実施例に係るフリークエンシーインターリーバは、入力されるセルインデックスを用いて、各ＯＦＤＭシンボルに含まれたセルに対してランダムＦＩを行うことができる。本発明の一実施例に係るランダムＦＩパラメータは、フリークエンシーインターリーバに含まれたランダムＦＩジェネレーターによって生成されてもよい。
【０２３５】
図２０は、本発明の一実施例に係る１つのスーパーフレームに適用されるフリークエンシーインターリービングのロジカルオペレーションメカニズムの数式を示す。
【０２３６】
具体的には、図２０は、上述したフレームオフセットパラメータ、シンボルオフセットパラメータ、及び各ＯＦＤＭに含まれたセルに適用されるランダムＦＩのパラメータの関係を示す。同図に示したように、毎ＯＦＤＭシンボルに使用されるオフセットは、上述したフレームオフセットジェネレーター及び上述したシンボルオフセットジェネレーターの階層的な構造を通じて発生し得る。この場合、フレームオフセットジェネレーター及びシンボルオフセットジェネレーターは、任意のジェネレーター（ｒａｎｄｏｍ  ｇｅｎｅｒａｔｏｒ）を用いて設計されてもよい。
【０２３７】
図２１は、本発明の一実施例に係るメモリバンクの動作を示す。
【０２３８】
上述したように、本発明の一実施例に含まれた２つのメモリバンクは、上述した過程を通じて発生した任意のインターリービングシードを各ペアワイズＯＦＤＭシンボルに適用することができる。また、各メモリバンクは、ペアワイズＯＦＤＭシンボル毎にインターリービングシードを変更することができる。
【０２３９】
図２２は、本発明の一実施例に係るフリークエンシーデインターリービング過程を示す図である。
【０２４０】
本発明の一実施例に係る放送信号受信装置は、シングルメモリを用いて、上述したフリークエンシーインターリービング過程の逆過程を行うことができる。本図は、入力連続ＯＦＤＭシンボルに対するシングルメモリを使用したデインターリービングを示す。
【０２４１】
基本的に、フリークエンシーデインターリービング動作は、上述したフリークエンシーインターリービング動作の逆過程に従うことができる。すなわち、シングルメモリの使用のためのこれ以上の動作は要求されない。
【０２４２】
図面の左側に示されたペアワイズＯＦＤＭシンボルが連続的に入力されると、図面の右側に示したように、本発明の一実施例に係る放送信号受信装置は、シングルメモリを用いて、上述したリーディング及びライティングオペレーションを行うことができる。この場合、本発明の一実施例に係る放送信号受信装置は、メモリ−インデックスを生成して、放送信号送信装置で行ったフリークエンシーインターリービングのライティング及びリーディングオペレーションの逆過程に対応するフリークエンシーデインターリービング、すなわち、リーディング及びライティングオペレーションを行うことができる。これは、本発明で提案したペアワイズピンポンインターリービング構造によって発生する効果である。
【０２４３】
下記の数式は、上述した各メモリバンク内のインターリービングシードの変更過程を示す。
【０２４４】
【数１】
0006437548.tif 000002
（i番目のペアワイズＯＦＤＭシンボル内の、ランダムジェネレーターによって生成されたランダムシード)
【０２４５】
【数２】
0006437548.tif 000003
（１番目のシンボルに使用された同一のランダムシード)
【０２４６】
上述した数式１は、１番目のＯＦＤＭシンボルのためのものであり（ｉ．ｅ．，（ｊ  ｍｏｄ  ２）ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ  ｍｏｄ  ２）＝０）、数式２は、２番目のＯＦＤＭシンボルのためのものである（ｉ．ｅ．，ｉ番目のペアワイズＯＦＤＭシンボルの（ｊ  ｍｏｄ  ２）＝１）。
【０２４７】
上述したように、ウェーブフォームトランスフォームブロック９５００は、入力されたデータに対してＦＦＴ変換を行うことができる。本発明の一実施例に係るＦＦＴサイズは、４Ｋ、８Ｋ、１６Ｋ、３２Ｋなどであってもよく、ＦＦＴサイズを指示するためにＦＦＴモードが定義されてもよい。上述したＦＦＴモードは、信号フレーム内のプリアンブル（またはプリアンブル信号、プリアンブルシンボル）を介してシグナリングされてもよく、ＰＬＳ−プレ、ＰＬＳ−ポストを介してシグナリングされてもよい。ＦＦＴサイズは、設計者の意図によってその大きさが変更されてもよい。
【０２４８】
本発明の一実施例に係るフリークエンシーインターリーバまたはフリークエンシーインターリーバに含まれたインターリービングシードジェネレーターは、上述したＦＦＴモードに従って動作を行うことができる。また、本発明の一実施例に係るインターリービングシードジェネレーターは、ランダムシードジェネレーター及びクワージ−ランダムインターリービングシードジェネレーター（ｑｕａｓｉ−ｒａｎｄｏｍ  ｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）を含むことができる。以下では、各ＦＦＴモードによるインターリービングシードジェネレーターの動作を、ランダムシードジェネレーター及びクワージ−ランダムインターリービングシードジェネレーターの動作に分けて説明する。
【０２４９】
以下では、３２Ｋ ＦＦＴモードに対するランダムシードジェネレーターを説明する。
【０２５０】
本発明の一実施例に係るランダムシードジェネレーターは、上述したように、毎ＯＦＤＭシンボル毎に互いに異なるインターリービングシードを適用してフリークエンシーダイバーシティを獲得することができる。ランダムシードジェネレーターのロジカル構成（ｌｏｇｉｃａｌ  ｃｏｍｐｏｓｉｔｉｏｎ）は、１つのＯＦＤＭシンボル内のセルをインターリービングするためのランダムメイン−シードジェネレーター（ｒａｎｄｏｍ  ｍａｉｎ−ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）（またはメインインターリービングシードジェネレーター）（Ｃj（Ｋ））、及び
【数３】
0006437548.tif 000004
【０２５１】
ランダムメイン−シードジェネレーターは、上述したランダムＦＩパラメータを生成することができる。すなわち、ランダムメイン−シードジェネレーターは、１つのＯＦＤＭシンボル内のセルをインターリービングするためのインターリービングシードを生成することができる。
【０２５２】
本発明の一実施例に係るランダムメイン−シードジェネレーターは、スプレッダ（ｓｐｒｅａｄｅｒ）及びランダマイザー（ｒａｎｄｏｍｉｚｅｒ）を含むことができ、周波数ドメインの完全な任意性（ｒａｎｄｏｍｎｅｓｓ）のためのレンダリング（ｒｅｎｄｅｒｉｎｇ）を行うことができる。本発明では、３２Ｋ ＦＦＴモードの場合、１ｂｉｔスプレッダ及び１４ｂｉｔ−ランダマイザーを含むことを一実施例とすることができる。本発明の一実施例に係るランダマイザーは、１４ビットバイナリワードシーケンス（またはバイナリシーケンス）に基づいて決定されるメイン−ＰＲＢＳジェネレーター（ｍａｉｎ−ＰＲＢＳ  ｇｅｎｅｒａｔｏｒ）であってもよい。
【０２５３】
本発明の一実施例に係るランダムシンボル−オフセットジェネレーターは、毎ＯＦＤＭシンボルのオフセットを変更して上述したシンボルオフセットを生成することができる。本発明の一実施例に係るランダムシンボル−オフセットジェネレーターは、ｋビット−スプレッダ及び（Ｘ−ｋ）ビットのランダマイザーを含むことができ、時間ドメインで、２kの場合のスプレッディングのためのレンダリング（ｒｅｎｄｅｒｉｎｇ）を行うことができる。Ｘ値は、ＦＦＴモード毎に異ならせて設定されてもよい。本発明では、３２Ｋ ＦＦＴモードの場合、（１５−ｋ）ビットのランダマイザーであることを一実施例とすることができる。本発明の一実施例に係る（Ｘ−ｋ）ビット−ランダマイザーは、（１５−ｋ）ビットバイナリワードシーケンス（またはバイナリシーケンス）に基づいて決定されるサブ−ＰＲＢＳジェネレーター（ｓｕｂ−ＰＲＢＳ  ｇｅｎｅｒａｔｏｒ）であってもよい。
【０２５４】
上述したスプレッダ及びランダマイザーは、インターリービングシードの生成時に、スプレッディング効果とランダム効果を発生させるために使用されてもよい。
【０２５５】
図２３は、本発明の一実施例に係るタイムインターリーバの出力信号を示す図である。
【０２５６】
本発明の一実施例に係るタイムインターリーバは、同図の左側に示したように、１つのＦＥＣブロックに対してカラム−ワイズライティング（ｃｏｌｕｍｎ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）オペレーションを行い、ロー−ワイズリーディング（ｒｏｗ−ｗｉｓｅ  ｒｅａｄｉｎｇ）オペレーションを行うことができる。同図の右側に示されたブロックは、タイムインターリーバの出力信号であって、本発明の一実施例に係るフリークエンシーインターリーバに入力される。
【０２５７】
したがって、１つのＦＥＣブロックは、各ＦＩブロックで周期的にスプレッド（ｓｐｒｅａｄ）される。したがって、周期的な性質が強いチャネルのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を増加させるために、上述したランダムインターリービングシードジェネレーターが使用されてもよい。
【０２５８】
図２４は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターを示す図である。
【０２５９】
本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターは、スプレッダ（ｓｐｒｅａｄｅｒ  （１−ｂｉｔ  ｔｏｇｇｌｉｎｇ））、ランダマイザー（ｒａｎｄｏｍｉｚｅｒ）、メモリ−インデックスチェック（ｍｅｍｏｒｙ−ｉｎｄｅｘ  ｃｈｅｃｋ）ブロック、ランダムシンボル−オフセットジェネレーター（ｒａｎｄｏｍ  ｓｙｍｂｏｌ−ｏｆｆｓｅｔ  ｇｅｎｅｒａｔｏｒ）、及びモジュロオペレーター（ｍｏｄｕｌｏ  ｏｐｅｒａｔｏｒ）を含むことができる。上述したように、ランダムメイン−シードジェネレーターは、スプレッダ及びランダマイザーを含むことができる。以下、各ブロックの動作を説明する。
【０２６０】
スプレッダは、全１５ビットのうちｎビットの上位部分を用いて動作することができ、ルックアップテーブル（ｌｏｏｋ−ｕｐ  ｔａｂｌｅ）をベースとするマルチプレクサとして動作可能である。３２Ｋ ＦＦＴモードの場合、１ビットマルチプレクサ（またはトグリング）であってもよい。
【０２６１】
ランダマイザーは、ＰＮジェネレーターを介して動作し、インターリービング時に全体任意性（ｆｕｌｌ  ｒａｎｄｏｍｎｅｓｓ）を提供することができる。上述したように、３２Ｋ ＦＦＴモードの場合、１４ビットを考慮したＰＮジェネレーターであってもよい。これは、設計者の意図によって変更されてもよい。また、スプレッダ及びランダマイザーは、それぞれマルチプレクサ及びＰＮジェネレーターを介して動作し得る。
【０２６２】
メモリ−インデックスチェックブロックは、スプレッダ及びランダマイザーによって発生するメモリ−インデックス値がＮdataよりも大きい場合、インターリービングシードを使用せず、反復的にスプレッダとランダマイザーを動作させて出力メモリ−インデックス値がＮdataを超えないように調節する役割を果たすことができる。
【０２６３】
ランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎にメインインターリービングシードジェネレーターによって発生するインターリービングシード（またはメインインターリービングシード）をサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は後述する。
【０２６４】
モジュロオペレーターは、メモリ−インデックスチェックブロックによって出力されるメモリ−インデックス値に、毎ペアワイズＯＦＤＭシンボル毎にランダムシンボル−オフセットジェネレーターによって出力されるシンボルオフセットを加算した結果がＮdataを超える場合に動作することができる。同図に示されたメモリ−インデックスチェックブロック及びモジュロオペレーターの位置は、設計者の意図によって変更されてもよい。
【０２６５】
図２５は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターの動作を表現する数式である。
【０２６６】
図面の上端に示された数式は、ランダマイザーの初期値設定及びＰＰ（ｐｒｉｍｉｔｉｖｅ  ｐｏｌｙｎｏｍｉａｌ）を示す。この場合、ＰＰは１４th ＰＰであってもよく、初期値は任意の値に変更可能である。
【０２６７】
図面の下端に示された数式は、スプレッダとランダマイザーの出力信号に対してメインインターリービングシードを計算及び出力する過程を示す。数式に示されたように、１つのシンボルオフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用されてもよい。
【０２６８】
図２６は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターを示す図である。
【０２６９】
上述したように、本発明の一実施例に係るランダムシンボル−オフセットジェネレーターは、ｋビットのスプレッダ及び（Ｘ−ｋ）ビットのランダマイザーを含むことができる。
【０２７０】
以下、各ブロックを説明する。
【０２７１】
ｋビットのスプレッダは、２kマルチプレクサを介して動作し、シンボル間のスプレッド性質を最大化（またはコリレーション（ｃｏｒｒｅｌａｔｉｏｎ）性質を最小化）するように最適化設計されてもよい。
【０２７２】
ランダマイザーは、ＮビットのＰＮジェネレーターを介して動作し、任意性を提供するように設計されてもよい。
【０２７３】
３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターは、０／１／２ビット（またはビット）のスプレッダ（ｂｉｔ／ｂｉｔｓ−ｓｐｒｅａｄｅｒ）、及び１５／１４／１３ビットのランダムジェネレーター（ｂｉｔｓ−ｒａｎｄｏｍ  ｇｅｎｅｒａｔｏｒ）（またはＰＮジェネレーター）を含むことができる。具体的な内容は後述する。
【０２７４】
図２７は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの０ビット−スプレッダと１５ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示した数式である。
【０２７５】
（ａ）は、０ビット−スプレッダと１５ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーターを示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターの動作を示した数式を示す。
【０２７６】
（ａ）に示されたランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。
【０２７７】
（ｂ）の上端に示された数式は、ランダマイザーの初期値設定及びＰＰを示す。この場合、ＰＰは１５th ＰＰであってもよく、初期値は任意の値に変更可能である。
【０２７８】
（ｂ）の下端に示された数式は、スプレッダとランダマイザーの出力信号に対してシンボル−オフセットを計算及び出力する過程を示す。数式に示されたように、ランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。したがって、出力されるオフセット全体の長さは、全体ＯＦＤＭシンボルの長さの半分に該当する。
【０２７９】
図２８は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの１ビットのスプレッダと１４ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示した数式である。
【０２８０】
（ａ）は、１ビットのスプレッダと１４ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーターを示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターの動作を示した数式を示す。
【０２８１】
（ａ）に示されたランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。
【０２８２】
（ｂ）の上端に示された数式は、ランダマイザーの初期値設定及びＰＰを示す。この場合、ＰＰは１４th ＰＰであってもよく、初期値は任意の値に変更可能である。
【０２８３】
（ｂ）の下端に示された数式は、スプレッダとランダマイザーの出力信号に対してシンボル−オフセットを計算及び出力する過程を示す。数式に示されたように、ランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。したがって、出力されるオフセット全体の長さは、全体ＯＦＤＭシンボルの長さの半分に該当する。
【０２８４】
図２９は、本発明の一実施例に係る３２Ｋ ＦＦＴモードの２ビットのスプレッダと１３ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーター、及びランダムシンボル−オフセットジェネレーターの動作を示した数式である。
【０２８５】
（ａ）は、２ビットのスプレッダと１３ビットのＰＮジェネレーターを含むランダムシンボル−オフセットジェネレーターを示し、（ｂ）は、３２Ｋ ＦＦＴモードのランダムシンボル−オフセットジェネレーターの動作を示した数式を示す。
【０２８６】
（ａ）に示されたランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。
【０２８７】
（ｂ）の上端に示された数式は、ランダマイザーの初期値設定及びＰＰを示す。この場合、ＰＰは１３th ＰＰであってもよく、初期値は任意の値に変更可能である。
【０２８８】
（ｂ）の下端に示された数式は、スプレッダとランダマイザーの出力信号に対してシンボル−オフセットを計算及び出力する過程を示す。数式に示されたように、ランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎に動作することができる。したがって、出力されるオフセット全体の長さは、全体ＯＦＤＭシンボルの長さの半分に該当する。
【０２８９】
図３０は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターのロジカル（ｌｏｇｉｃａｌ）構造図を示す。
【０２９０】
上述したように、本発明の一実施例に係る３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターは、ランダムメインインターリービング−シードジェネレーター（ｒａｎｄｏｍ  ｍａｉｎ  ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）、ランダムシンボル−オフセットジェネレーター、メモリインデックス−チェックブロック及びモジュロオペレーターを含むことができる。
【０２９１】
図３０は、ランダムメインインターリービングシードジェネレーター及びランダムシンボル−オフセットジェネレーターが結合された３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターのロジカル構造を示す。図３０のランダムメインインターリービングシードジェネレーターは１ビットのスプレッダ及び１４ビットのランダマイザーを含み、ランダムシンボル−オフセットジェネレーターは２ビットのスプレッダ及び１３ビットのランダマイザーを含む場合の実施例を示す。具体的な説明は、上述したものと同一であるので省略する。
【０２９２】
以下では、３２Ｋ ＦＦＴモードに対するクワージ−ランダムインターリービングシードジェネレーター（ｑｕａｓｉ−ｒａｎｄｏｍ  ｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）を説明する。
【０２９３】
本発明の一実施例に係るクワージ−ランダムインターリービングシードジェネレーターは、上述したように、毎ＯＦＤＭシンボル毎に互いに異なるインターリービングシードを適用してフリークエンシーダイバーシティを獲得することができる。クワージ−ランダムインターリービングシードジェネレーターのロジカル構成（ｌｏｇｉｃａｌ  ｃｏｍｐｏｓｉｔｉｏｎ）は、１つのＯＦＤＭシンボル内のセルをインターリービングするためのメインクワージ−ランダムシードジェネレーター（ｍａｉｎ  ｑｕａｓｉ−ｒａｎｄｏｍ  ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）（またはクワージ−ランダムメインインターリービングシードジェネレーター、ｑｕａｓｉ−ｒａｎｄｏｍ  ｍａｉｎ  ｉｎｔｅｒｌｅａｖｉｎｇ−ｓｅｅｄ  ｇｅｎｅｒａｔｏｒ）（Ｃj（Ｋ））、
【数４】
0006437548.tif 000005
【０２９４】
メインクワージ−ランダムシードジェネレーターは、上述したランダムＦＩパラメータを生成することができる。すなわち、メインクワージ−ランダムシードジェネレーターは、１つのＯＦＤＭシンボル内のセルをインターリービングするためのシード（またはインターリービングシード）を生成することができる。
【０２９５】
本発明の一実施例に係るメインクワージランダム−シードジェネレーターは、スプレッダ（ｓｐｒｅａｄｅｒ）及びランダマイザー（ｒａｎｄｏｍｉｚｅｒ）を含むことができ、周波数ドメインの完全な任意性（ｒａｎｄｏｍｎｅｓｓ）のためのレンダリング（ｒｅｎｄｅｒｉｎｇ）を行うことができる。本発明では、３２Ｋ ＦＦＴモードの場合、３ビットのスプレッダ及び１２ビットのランダマイザーを含むことを一実施例とすることができる。本発明の一実施例に係るランダマイザーは、１２ビットバイナリワードシーケンス（またはバイナリシーケンス）をベースとして決定されるメイン−ＰＲＢＳジェネレーター（ｍａｉｎ−ＰＲＢＳ  ｇｅｎｅｒａｔｏｒ）であってもよい。
【０２９６】
本発明の一実施例に係るランダムシンボル−オフセットジェネレーターは、毎ＯＦＤＭシンボルのオフセットを変更して、上述したシンボルオフセットを生成することができる。本発明の一実施例に係るランダムシンボル−オフセットジェネレーターは、ｋビット−スプレッダ及び（Ｘ−ｋ）ビットのランダマイザーを含むことができ、時間ドメインで、２kの場合のスプレッディングのためのレンダリング（ｒｅｎｄｅｒｉｎｇ）を行うことができる。Ｘ値は、ＦＦＴモード毎に異ならせて設定されてもよい。本発明では、３２Ｋ ＦＦＴモードの場合、（１５−ｋ）ビットのランダマイザーであることを一実施例とすることができる。本発明の一実施例に係る（Ｘ−ｋ）ビット−ランダマイザーは、（１５−ｋ）ビットバイナリワードシーケンス（またはバイナリシーケンス）をベースとして決定されるサブ−ＰＲＢＳジェネレーター（ｓｕｂ−ＰＲＢＳ  ｇｅｎｅｒａｔｏｒ）であってもよい。
【０２９７】
本発明の一実施例に係るスプレッダ及びランダマイザーの主要な役割は、次の通りである。
【０２９８】
スプレッダ：フリークエンシーインターリービングにスプレッディング効果をレンダリング（ｒｅｎｄｅｒｉｎｇ）
【０２９９】
ランダマイザー：フリークエンシーインターリービングにランダム効果をレンダリング（ｒｅｎｄｅｒｉｎｇ）
【０３００】
図３１は、本発明の他の実施例に係るタイムインターリーバの出力信号を示す図である。
【０３０１】
本発明の一実施例に係るタイムインターリーバは、同図の左側に示したように、５の大きさを有する各ＦＥＣブロックに対してカラム−ワイズライティング（ｃｏｌｕｍｎ−ｗｉｓｅ  ｗｒｉｔｉｎｇ）オペレーションを行い、ロー−ワイズリーディング（ｒｏｗ−ｗｉｓｅ  ｒｅａｄｉｎｇ）オペレーションを行うことができる。同図の右側に示されたブロックは、タイムインターリーバの出力信号であって、本発明の一実施例に係るフリークエンシーインターリーバに入力される。
【０３０２】
したがって、１つのＦＥＣブロックは、各ＦＩブロックにおいて５の長さを有し、バースト（ｂｕｒｓｔ）状に塊になる。したがって、バーストエラー性質が強いチャネルのロバスト性（ｒｏｂｕｓｔｎｅｓｓ）を増加させるために、任意性だけでなくスプレッディング性質の良いインターリービングシードが必要である。したがって、上述したクワージ−ランダムインターリービングシードジェネレーターが使用されてもよい。
【０３０３】
図３２は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターを示す図である。
【０３０４】
本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターは、スプレッダ（３−ｂｉｔ  ｔｏｇｇｌｉｎｇ）、ランダマイザー、メモリ−インデックスチェックブロック、ランダムシンボル−オフセットジェネレーター、モジュロオペレーターを含むことができる。上述したように、ランダムメイン−シードジェネレーターはスプレッダ及びランダマイザーを含むことができる。以下、各ブロックの動作を説明する。
【０３０５】
スプレッダは、ｎビットのマルチプレクサを介して動作することができ、セル間スプレッディングを最大化（またはセル間コリレーションを最小化）することができる。３２Ｋ ＦＦＴモードの場合、３ビットを考慮したルックアップテーブルを使用することができる。
【０３０６】
ランダマイザーは、（１５−ｎ）ビットのＰＮジェネレーターとして動作し、任意性（ｒａｎｄｏｍｎｅｓｓ）（またはコリレーション（ｃｏｒｒｅｌａｔｉｏｎ）性質）を提供することができる。本発明の一実施例に係るランダマイザーはビットシャフリング（ｂｉｔ  ｓｈｕｆｆｌｉｎｇ）を含むことができる。ビットシャフリングは、スプレッディング性質または任意性性質を最適化する機能を行い、Ｎdataを考慮して設計される。３２Ｋ ＦＦＴモードの場合、１２ビットのＰＮジェネレーターを使用することができ、これは変更可能である。
【０３０７】
メモリ−インデックスチェックブロックは、スプレッダ及びランダマイザーによって発生するメモリ−インデックス値がＮdataよりも大きい場合、インターリービングシードを使用せず、反復的にスプレッダとランダマイザーを動作させて出力メモリ−インデックス値がＮdataを超えないように調節する役割を果たすことができる。
【０３０８】
ランダムシンボル−オフセットジェネレーターは、毎ペアワイズＯＦＤＭシンボル毎にクワージ−ランダムインターリービングシードジェネレーターによって発生するインターリービングシードをサイクリックシフトするためのシンボルオフセットを生成することができる。具体的な動作は３２Ｋ ＦＦＴモードのランダムメイン−シードジェネレーターで説明したものと同一であるので、省略する。
【０３０９】
モジュロオペレーターは、メモリ−インデックスチェックブロックによって出力されるメモリ−インデックス値に、毎ペアワイズＯＦＤＭシンボル毎にランダムシンボル−オフセットジェネレーターによって出力されるシンボルオフセットを加算した結果がＮdataを超える場合に動作することができる。同図に示されたメモリ−インデックスチェックブロック及びモジュロオペレーターの位置は、設計者の意図によって変更されてもよい。
【０３１０】
図３３は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのビットシャフリング、及び３２Ｋ ＦＦＴモードのクワージ−ランダムメインインターリービングシードジェネレーターの動作を表現する数式である。
【０３１１】
（ａ）は、上述した３２Ｋ ＦＦＴモードのビットシャフリングを示し、（ｂ）は、３２Ｋ ＦＦＴモードのクワージ−ランダムメインインターリービングシードジェネレーターの動作を表現する数式である。
【０３１２】
（ａ）に示されたように、３２Ｋ ＦＦＴモードのビットシャフリングは、メモリ−インデックスの計算時、ＰＮジェネレーターのレジスター（ｒｅｇｉｓｔｅｒ）のビットを混合することができる。
【０３１３】
（ｂ）の上端に示された数式は、ランダマイザーの初期値設定及びＰＰを示す。この場合、ＰＰは１２th ＰＰであってもよく、初期値は任意の値に変更可能である。
【０３１４】
（ｂ）の下端に示された数式は、スプレッダとランダマイザーの出力信号に対してインターリービングシードを計算及び出力する過程を示す。数式に示されたように、１つのシンボル−オフセットは、毎ペアワイズＯＦＤＭシンボルに同一に適用されてもよい。
【０３１５】
図３４は、本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターのロジカル（ｌｏｇｉｃａｌ）構造図を示す。
【０３１６】
上述したように、本発明の一実施例に係る３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターは、クワージ−ランダムメインインターリービングシードジェネレーター、ランダムシンボル−オフセットジェネレーター、メモリインデックス−チェックブロック及びモジュロオペレーターを含むことができる。
【０３１７】
図３４は、クワージ−ランダムメインインターリービングシードジェネレーター及びランダムシンボル−オフセットジェネレーターが結合された３２Ｋ ＦＦＴモードのクワージ−ランダムインターリービングシードジェネレーターのロジカル構造を示す。図３４は、クワージ−ランダムメインインターリービングシードジェネレーターは３ビットのスプレッダ及び１２ビットのランダマイザーを含み、ランダムシンボル−オフセットジェネレーターは２ビットのスプレッダ及び１３ビットのランダマイザーを含む場合の実施例を示す。具体的な説明は、上述したものと同一であるので省略する。
【０３１８】
図３５は、順次入力されるＯＦＤＭシンボルに対するシングルメモリデインターリービングを示す図である。
【０３１９】
図３５は、放送信号送信装置（またはフリークエンシーインターリーバ）で使用されたインターリービングシードを毎ペアワイズＯＦＤＭシンボルに適用してデインターリービングを行う放送信号受信装置または放送信号受信装置のフリークエンシーデインターリーバの動作を概念化させて示した図である。
【０３２０】
上述したように、本発明の一実施例に係る放送信号受信装置は、シングルメモリを用いて、上述したフリークエンシーインターリービング過程の逆過程を行うことができる。本図は、順次入力されるＯＦＤＭシンボルに対するシングルメモリデインターリービングを行う放送信号受信装置の動作を示す。
【０３２１】
本発明の一実施例に係る放送信号受信装置は、上述したフリークエンシーインターリーバの動作の逆過程を行うことができる。したがって、デインターリービングシード（ｄｅｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ）は、上述したインターリービングシードに対応する。
【０３２２】
図３６は、本発明の一実施例に係る放送信号送信方法のフローチャートである。
【０３２３】
本発明の一実施例に係る放送信号送信装置は、サービスデータをエンコーディングすることができる（Ｓ３６０００）。上述したように、本発明の一実施例に係るサービスは、データパイプを介して伝送され、データパイプは、フィジカルレイヤでのロジカルチャネルであって、１つ又はそれ以上のサービスまたはサービスコンポーネントを伝送することができる。データパイプを介して伝送されるデータは、ＤＰデータまたはサービスデータと呼ぶことができる。具体的なエンコーディング方法は、図１、図５で説明した通りである。
【０３２４】
その後、本発明の一実施例に係る放送信号送信装置は、エンコーディングされたサービスデータを含む少なくとも１つ以上の信号フレームを生成することができる（Ｓ３６０１０）。具体的な内容は、図６で説明した通りである。
【０３２５】
この場合、本発明の一実施例に係る放送信号送信装置は、信号フレームのＯＦＤＭシンボルに上述したエンコーディングされたサービスデータをマッピングした後、フリークエンシーインターリービングを行うことができる。具体的には、上述したように、セルマッパー６０００の基本的な動作は、各ＤＰ及びＰＬＳデータのデータセルを１つのシングルフレーム内の各ＯＦＤＭシンボルに対応するアクティブＯＦＤＭセルの列にマッピングすることである。その後、ブロックインターリーバ６２００は、１つのＯＦＤＭシンボル単位で、セルマッパー６０００から入力されたセルをランダムにインターリービングしてフリークエンシーダイバーシティ（ｆｒｅｑｕｅｎｃｙ  ｄｉｖｅｒｓｉｔｙ）を提供することができる。また、本発明では、１つのシングルフレーム内で最も大きいインターリービング利得を得るために、順次的な２つのＯＦＤＭシンボルで構成されたＯＦＤＭシンボルペアのそれぞれに異なるインターリービングシード（ｉｎｔｅｒｌｅａｖｉｎｇ  ｓｅｅｄ）を使用することを一実施例とすることができる。具体的なフリークエンシーインターリービング方法は、図１６乃至図３５で説明した通りである。
【０３２６】
その後、本発明の一実施例に係る放送信号送信装置は、生成された少なくとも１つ以上の信号フレームに含まれたデータをＯＦＤＭ方式で変調することができる（Ｓ３６０２０）。具体的な内容は、図１及び図７で説明した通りである。
【０３２７】
その後、本発明の一実施例に係る放送信号送信装置は、変調された少なくとも１つ以上の信号フレームを含む放送信号を送信することができる（Ｓ３６０３０）。具体的な内容は、図１及び図７で説明した通りである。
【０３２８】
図３７は、本発明の一実施例に係る放送信号受信方法のフローチャートである。
【０３２９】
図３７は、図３６で説明した放送信号送信方法の逆過程に該当する。
【０３３０】
本発明の一実施例に係る放送信号受信装置は放送信号を受信することができる（Ｓ３７０００）。その後、本発明の一実施例に係る放送信号受信装置は、受信した放送信号をＯＦＤＭ（Ｏｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式で復調することができる（Ｓ３７０１０）。具体的な過程は、図８及び図９で説明した通りである。
【０３３１】
その後、本発明の一実施例に係る放送信号受信装置は、復調された放送信号から少なくとも１つ以上の信号フレームをパーシングすることができる（Ｓ３７０２０）。具体的な過程は、図８及び図１０で説明した通りである。この場合、本発明の一実施例に係る放送信号受信装置は、上述したフリークエンシーインターリービングの逆過程に該当するフリークエンシーデインターリービングを行うことができる。具体的なフリークエンシーインターリービング方法は、図１６乃至図３５で説明した通りである。
【０３３２】
その後、本発明の一実施例に係る放送信号受信装置は、パーシングされた少なくとも１つ以上の信号フレームに含まれたサービスデータをデコーディングすることができる（Ｓ３７０３０）。具体的な過程は、図８、図１１及び図１５で説明した通りである。
【０３３３】
上述したように、本発明の一実施例に係るサービスはデータパイプを介して伝送され、データパイプは、フィジカルレイヤでのロジカルチャネルであって、１つ又はそれ以上のサービスまたはサービスコンポーネントを伝送することができる。データパイプを介して伝送されるデータは、ＤＰデータまたはサービスデータと呼ぶことができる。
【０３３４】
本発明の範囲を逸脱しない範囲内で本発明に対する様々な変更及び変形が可能であるということは当業者にとって明らかである。したがって、本発明は、添付の特許請求の範囲及びその同等範囲内で発生した本発明の変更及び変形を全て含むことができる。
〔発明を実施するための形態〕
【０３３５】
上述したように、前記発明を実施するための最良の形態において、関連する事項を記述した。
【産業上の利用可能性】
【０３３６】
上述したように、本発明は、デジタル放送送受信装置またはシステムに全体的又は部分的に適用可能である。
【０３３７】
本発明の範囲を逸脱しない範囲内で本発明に対する様々な変更及び変形が可能であるということは当業者にとって明らかである。したがって、本発明は、添付の特許請求の範囲及びその同等範囲内で発生した本発明の変更及び変形を全て含むことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７（ａ）】
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【図２７（ｂ）】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３（ａ）】
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【図３３（ｂ）】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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