(57)【特許請求の範囲】
【請求項１】
２つの給電レール間に接続されており、かつ、前記２つの給電レール間において全電圧を有する記憶素子と、
前記記憶素子に接続された検出ユニットであって、前記記憶素子の実質的に一定のバイアスを維持しながら、同時に、前記記憶素子に流れる電流を検出するように構成されている検出ユニットと、
を備えていることを特徴とする回路。
【請求項２】
前記検出ユニットはさらに、前記記憶素子の前記実質的に一定のバイアスを維持しながら、同時に、検出した前記電流を、対応する出力信号に変換するように構成されている、
請求項１記載の回路。
【請求項３】
前記検出ユニットは、前記記憶素子の少なくとも１つの接続端アクセス点を実質的に一定に維持することにより、前記記憶素子の前記実質的に一定のバイアスを維持するように構成されている、
請求項１記載の回路。
【請求項４】
前記検出ユニットは、前記記憶素子の複数の接続端アクセス点を実質的に一定に維持することにより、前記記憶素子の前記実質的に一定のバイアスを維持する、
請求項１記載の回路。
【請求項５】
前記検出ユニットは、
前記記憶素子の接続端アクセス点に接続された第１の接続端を有するキャパシタであって、前記検出ユニットを前記記憶素子から絶縁するように構成されているキャパシタと、
前記キャパシタの第２の接続端に接続された制御ユニットであって、前記記憶素子の少なくとも１つの接続端アクセス点の電圧を実質的に一定に維持するように構成されている制御ユニットと、
前記キャパシタの第２の接続端に接続された信号変換器であって、検出された電圧を、対応する出力信号に変換するように構成された信号変換器と、
を備えている、
請求項１記載の回路。
【請求項６】
前記信号変換器は、検出された電圧をデジタル出力信号に変換するように構成されたアナログデジタル変換器である、
請求項５記載の回路。
【請求項７】
前記回路はさらに、前記キャパシタの第２の接続端に直流バイアスするように構成されたバイアスユニットを備えている、
請求項５記載の回路。
【請求項８】
前記検出ユニットは、前記記憶素子に流れる電流を、定電流と、制御対象の差分電流と、に分割するように構成されており、
前記差分電流は、前記記憶素子に流れる電流と前記定電流との差分である、
請求項１記載の回路。
【請求項９】
前記検出ユニットは、第１の分岐および第２の分岐を備えており、
前記第１の分岐は、
第１の接続端および第２の接続端を備えた第１のキャパシタと、
前記第１のキャパシタの第２の接続端に接続された定電流源と、
を備えており、
前記第２の分岐は、
第１の接続端および第２の接続端を備えた第２のキャパシタと、
前記第２のキャパシタの第１の接続端と第２の接続端との間に接続された制御ユニットであって、前記記憶素子の接続端アクセス点の少なくとも１つの電圧を実質的に一定に維持するように構成されている制御ユニットと、
前記第２のキャパシタの第２の接続端に接続された信号変換器であって、検出された電圧を出力信号に変換するように構成された信号変換器と、
を備えている、
請求項１記載の回路。
【請求項１０】
前記信号変換器は、検出された電圧をデジタル出力信号に変換するように構成されたアナログデジタル変換器である、
請求項９記載の回路。
【請求項１１】
前記回路はさらに、前記第２のキャパシタの第２の接続端に直流バイアスするように構成されたバイアスユニットを備えている、
請求項９記載の回路。
【請求項１２】
記憶素子の読み出し方法であって、
前記記憶素子の実質的に一定のバイアスを維持するステップと、
同時に、前記記憶素子に流れる電流を検出するステップと、
を有し、
前記記憶素子は、２つの給電レール間に接続されており、かつ、前記２つの給電レール間において全電圧を有する、
ことを特徴とする読み出し方法。
【請求項１３】
前記読み出し方法はさらに、
前記記憶素子の前記実質的に一定のバイアスを維持しながら、同時に、検出した前記電流を、対応する出力信号に変換するステップを有する、
請求項１２記載の読み出し方法。
【請求項１４】
前記記憶素子の前記実質的に一定のバイアスを維持するステップは、
前記記憶素子の少なくとも１つの接続端アクセス点を実質的に一定に維持するステップを含む、
請求項１２記載の読み出し方法。
【請求項１５】
前記読み出し方法はさらに、
検出した前記電流を出力信号に変換するステップを含む、
請求項１２記載の読み出し方法。
【請求項１６】
前記読み出し方法はさらに、
検出される前記電流のセンスノードに直接バイアスするステップを含む、
請求項１２記載の読み出し方法。
【請求項１７】
前記読み出し方法はさらに、
前記記憶素子に流れる電流を、定電流、および、前記記憶素子に流れる前記電流と前記定電流との差分である制御対象の差分電流に分割するステップを含む、
請求項１２記載の読み出し方法。
【請求項１８】
２つの給電レール間に接続されており、かつ、前記２つの給電レール間において全電圧を有する記憶素子と、
前記記憶素子に接続された検出手段であって、前記記憶素子の実質的に一定のバイアスを維持しながら、同時に、前記記憶素子に流れる電流を検出するための検出手段と、
を備えていることを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には、記憶素子状態検出回路に関し、具体的には、記憶素子の実質的に一定のバイアスを維持しながら、同時に、記憶素子に流れる電流を検出する記憶素子状態検出回路に関する。
【背景技術】
【０００２】
組み込まれた記憶素子からの読み出しは、電力を消費する動作である。というのも、回路素子は最大速度で動作するからである。その結果、読み出し動作中に使用可能な内部電圧は、他の動作中よりも低くなる。また、より高い計算性能とアルゴリズム複雑性とを達成するためには、アクセス時間を短縮し、かつ、コードおよびデータに使用可能な記憶容量を多くする必要もある。これら２つの要求は相反するものである。というのも、メモリアレイが大きくなると、このことは時定数が長くなることを意味し、これにより、記憶されている情報を検索するための時間量が長くなることにもなるからである。
【図面の簡単な説明】
【０００３】
【図１Ａ】本発明の記憶素子状態検出回路を示す図である。
【図１Ｂ】図１Ａの記憶素子状態検出回路に対応するグラフである。
【図２Ａ】本発明の記憶素子状態検出回路を示す図である。
【図２Ｂ】図２Ａの記憶素子状態検出回路に対応するグラフである。
【図３Ａ】本発明の記憶素子状態検出回路を示す図である。
【図３Ｂ】図３Ａの記憶素子状態検出回路に対応するグラフである。
【図４】図１Ａ，図２Ａおよび図３Ａのいずれかの図の記憶素子状態検出回路に対応するグラフである。
【図５】本発明の方法のフローチャートである。
【発明を実施するための形態】
【０００４】
本発明は、２つの給電レール間に全電圧を有する、当該２つの給電レール間に接続された記憶素子と、当該記憶素子に接続された検出ユニットと、を備えた回路であって、検出ユニットは、当該記憶素子の実質的に一定のバイアスを維持しながら、同時に、当該記憶素子に流れる電流を検出するように構成されている回路に関する。
【０００５】
検出ユニットは、記憶素子におけるバイアス条件を不変に維持しながら、同時に、記憶素子内に流れる電流から情報を取り出し、この電流を、対応するデジタル信号に変換する。本発明の検出ユニットの利点は、当該検出ユニットが可能な限り低い電圧で、すなわち、記憶素子の直流（ＤＣ）バイアスに使用される電圧が可能な限り低電圧で動作すること、記憶素子のバイアス条件の選択のフレキシビリティを達成できること、および、時間を要する不要な過渡状態を回避しながら、記憶素子に記憶された情報を取り出せることである。さらに、低電圧用途の場合において電圧余裕が必要である場合、記憶素子は全レール間電圧を有することができ、または、電圧が十分または過度に多い場合には、バイアス条件を指定することができる。
【０００６】
図１Ａは、本発明の記憶素子状態検出回路１００Ａを示す図である。
【０００７】
記憶素子状態検出回路１００Ａは、検出ユニット１２０に接続された記憶素子１１０を備えている。記憶素子１１０は、接続端アクセス点ＡおよびＢを備えている。記憶素子電流Ｉはいずれか一方向に、すなわち、記憶素子１１０から検出ユニット１２０に向かう方向、またはその逆方向に流れることができる。記憶素子１１０は２つの給電レール間に接続されており、かつ、これら２つの給電レール間において全電圧を有する。
【０００８】
検出ユニット１２０は、入力端Ｉｎと出力端Ｏｕｔを備えている。検出ユニット１２０は、記憶素子１１０の実質的に一定のバイアスを維持しながら、同時に、記憶素子１１０内に流れる電流Ｉを検出して、この検出した電流Ｉを、対応する出力信号に変換するように構成されている。検出ユニット１２０は、記憶素子の接続端アクセス点Ａおよび／またはＢに印加される電圧を制約することにより、実質的に一定のバイアスを維持する。記憶素子１１０のバイアスが「実質的に一定」であるとは、バイアスが記憶素子１１０の状態を変化させないために十分であること、すなわち、回路１００Ａの自然変動を考慮することを意味する。自然変動とはたとえば、メモリセルを外部の周辺回路に接続するために必要な金属線の電圧降下等であり得る。
【０００９】
図１Ｂは、図１Ａの記憶素子状態検出回路１００Ａに対応するグラフ１００Ｂである。
【００１０】
本グラフ例１００Ｂでは、接続端アクセス点Ａの電圧は接続端アクセス点Ｂの電圧より高いが、本発明はかかる点において限定されるものではない。Ｉは、検出ユニット１２０の入力端Ｉｎに流れる電流である。初期化フェーズは公知のように、検出フェーズ中に読み出しを行うため、当初は低いバイアスを有する未選択の記憶素子１１０を目標バイアススキームにするものである。検出フェーズ中、検出ユニット１２０は、記憶素子の接続端アクセス点Ａおよび／またはＢに印加される電圧を制約することにより、当該記憶素子１１０の実質的に一定のバイアスを維持する。
【００１１】
図２Ａは、本発明の記憶素子状態検出回路２００Ａを示す図である。図２Ｂは、図２Ａの記憶素子状態検出回路２００Ａに対応するグラフ２００Ｂである。
【００１２】
記憶素子状態検出回路２００Ａは、記憶素子２１０および検出ユニット２２０を備えている。記憶素子２１０は図１Ａの記憶素子１１０に対応し、検出ユニット２２０は図１の検出ユニット１２０に対応する。ここでは、記憶素子１１０がマトリクスに組み込まれており、当該マトリクスでは、当該記憶素子１１０を選択またはアドレス指定するためのワードライン側の選択機構とビットライン側のマルチプレクサとにより、出力平行性が縮小されていることを想定する。
【００１３】
検出ユニット２２０は、キャパシタＣＡＣと、制御ユニット（制御部）と、信号変換器Ａ２Ｄと、を備えている。バイアスユニットは、以下にて図４を参照して説明するように、オプションの要素である。
【００１４】
キャパシタＣＡＣは、記憶素子２１０の接続端アクセス点Ｂに接続されたノードＩｎに第１の接続端を有し、キャパシタＣＡＣは、検出ユニット２２０を記憶素子２１０から直流（ＤＣ）絶縁するように構成されている。交流結合を達成するために記憶素子電流ＩがキャパシタＣＡＣに流れ、記憶素子電流ＩとキャパシタＣＡＣの容量値とに依存する速度で、キャパシタＣＡＣは充電される。このようにして検出ユニット２２０は、接続端アクセス点Ｂの静電圧レベルから完全に分離される。
【００１５】
制御ユニットはノードＢ＿ＩＮＴにおいて、キャパシタＣＡＣの第２の接続端に接続されており、制御ユニットは、記憶素子２１０の接続端アクセス点Ａおよび／またはＢの少なくとも１つの電圧を実質的に一定に維持するように構成されている。制御ユニットは、ノードＢを一定に維持するために必要な電圧にノードＢ＿ＩＮＴを調整する。その電圧レベルは、図２Ｂに示されているように減少している。Ｂ＿ＩＮＴの勾配は電流値に依存し、初期化フェーズの後、Ｂ＿ＩＮＴにおいて示されている直線の破線のように減少していき、初期化フェーズの終了時にはノードＢ＿ＩＮＴは参照電圧Ｖｒｅｆに達する。
【００１６】
検出フェーズ中にノードＢ＿ＩＮＴにおける電圧が、実線により示されているように、破線で示された参照電圧と交差すると、記憶素子は１から０へ、または０から１へ変化する。たとえば図２Ｂでは、１００ｍＶ（Ｉ＝α）は参照電圧を上回り、これは、記憶素子電流Ｉが低いことを示すことができ、かかる記憶素子電流Ｉは、記憶される０として定義することができる。また、２００ｍＶ（Ｉ＝２α）は参照電圧を下回り、これは、記憶素子電流Ｉが高いことを示すことができ、かかる記憶素子電流Ｉは、記憶される１として定義することができる。上述の制御ユニットが従来の制御ユニットと相違する点は、電圧余裕を消費する記憶素子信号路の一部ではなく、付加的パスの一部であることである。
【００１７】
検出フェーズ中は、ノードＢ＿ＩＮＴのキャパシタ接続端ＣＡＣに電圧を強制的に印加することにより、接続端アクセス点Ｂにおける電圧の変化を生じさせることなくキャパシタ絶対電圧を一定に増大／減少させることによって、接続端アクセス点Ｂのバイアス条件は維持される。ノードＢ＿ＩＮＴはセンスノードであり、記憶素子電流Ｉに依存して変化する。制御ユニットは、検出フェーズ中に接続端アクセス点Ｂの上限を一定のレベルに制限することを保証する。
【００１８】
初期化フェーズ中、ノードＢ＿ＩＮＴにおける電圧が特定の参照電圧すなわち給電レール電圧に達するまで、待機する必要はない。記憶素子状態検出回路２００Ａは、一定に維持される他の参照電圧でも、適切に機能することができる。
【００１９】
信号変換器Ａ２Ｄは、キャパシタＣＡＣのノードＢ＿ＩＮＴ側の第２の接続端に接続されており、Ｂ＿ＩＮＴの検出された電圧レベルを、当該Ｂ＿ＩＮＴレベルと参照電圧Ｖｒｅｆとの比較によって変換し、対応する信号を出力するように構成されている。信号変換器Ａ２Ｄは、検出された電圧レベルＢ＿ＩＮＴをデジタル出力信号に変換するアナログデジタル変換器とすることができる。電流はキャパシタＣＡＣによって電圧に変換され、記憶素子２１０の対応するデジタル情報に処理される。信号路において、接続端アクセス点ＡおよびＢに印加される電圧以外の追加の電圧は不要であるから、内部電圧範囲は、記憶素子２１０に必要とされる範囲に抑えられ、接続端アクセス点バイアス条件についてフレキシビリティを達成することができる。
【００２０】
記憶素子２１０の値を求めるべくノードＢ＿ＩＮＴの電圧と参照電圧とを比較するためには、適切な時期においてトリガ信号を、たとえばラッチパルス等によって生成する必要がある。
【００２１】
図３Ａは、本発明の記憶素子状態検出回路３００Ａを示す図である。図３Ｂは、図３Ａの記憶素子状態検出回路３００Ａに対応するグラフ３００Ｂである。
【００２２】
記憶素子状態検出回路３００Ａは、記憶素子３１０および検出ユニット３２０を備えている。記憶素子３１０は図１Ａの記憶素子１１０に対応し、検出ユニット３２０は図１の検出ユニット１２０に対応する。
【００２３】
検出ユニット３２０は、第１の分岐と第２の分岐とを備えている。第１の分岐は、第１の接続端および第２の接続端を有する第１のキャパシタＣＡＣ１と、当該第１のキャパシタＣＡＣ１の第２の接続端に接続された定電流源ＩＦＩＸと、を備えている。第２の分岐は、第１の接続端ならびに第２の接続端を備えた第２のキャパシタＣＡＣ２、第２のキャパシタＣＡＣ２の第１の接続端と第２の接続端との間に接続された制御ユニット、第２のキャパシタＣＡＣ２の第２の接続端に接続された信号変換器Ａ２Ｄ、および、オプションとしてバイアスユニットを備えており、このバイアスユニットについては、以下において図４を参照して説明する。信号変換器Ａ２Ｄは、Ｂ＿ＩＮＴの検出された電圧レベルを出力信号に変換するように構成されている。信号変換器Ａ２Ｄは、電圧レベルＢ＿ＩＮＴをデジタル出力信号に変換するアナログデジタル変換器とすることができる。
【００２４】
図２Ａの検出ユニット２２０と同様、検出ユニット３２０は、記憶素子３１０の接続端アクセス点Ａおよび／またはＢのうち少なくとも１つの接続端アクセス点の電圧を実質的に一定に維持するように構成されている。
【００２５】
図３Ａの実施形態では、図２ＡのキャパシタＣＡＣを２つのキャパシタＣＡＣ１とＣＡＣ２とに分割することにより、記憶素子３１０の電流Ｉが定電流ＩＦＩＸ（参照電流）と制御対象の差分電流ＩＤＩＦＦとに分割されるようにしている。具体的には、第１のキャパシタＣＡＣ１は接続端アクセス点Ｂから定電流ＩＦＩＸを引き込むように構成されており、第２のキャパシタＣＡＣ２は、残りの所要電流を引き込むおよび／または引き出すことにより接続端アクセス点Ｂを保持するように構成されている。第２のキャパシタＣＡＣ２は記憶素子電流Ｉと参照電流ＩＦＩＸとの差分電流ＩＤＩＦＦをセンシングして差分信号を発生させる。この差分信号は、符号（正負）に基づき、記憶素子３１０状態を示すものである。よって制御ユニット３２０は、記憶素子２１０の電流範囲全体にわたって動作する図２Ａの制御ユニット２２０と異なって、参照電流ＩＦＩＸ前後の制限された電流範囲の付近で動作する。記憶素子３１０の内容を求めるために必要なのは、図３Ｂに示されているように、記憶素子電流Ｉが定電流ＩＦＩＸより高いか（Ｉ−ＩＦＩＸ＞０）または定電流ＩＦＩＸより低いか（Ｉ−ＩＦＩＸ＜０）を知ることのみである。記憶素子電流Ｉが定電流ＩＦＩＸを上回るまたは下回る量は、センスマージンおよびロバスト性の観点では重要ではない。
【００２６】
図４は、図１Ａ，図２Ａおよび図３Ａのいずれかの図の記憶素子状態検出回路１００Ａ，２００Ａ，３００Ａに対応するグラフ４００である。
【００２７】
図１Ａ，図２Ａ，図３Ａのどの検出要素１２０，２２０，３２０にも、バイアスユニットを追加することができ、このバイアスユニットは、図２Ａおよび図３Ａの各図において破線のボックスを用いて示されている。バイアスユニットは、キャパシタ（図２ＡではＣＡＣ、図３ＡではＣＡＣ２）のノードＢ＿ＩＮＴ側の第２の接続端に直接バイアスするように構成されている。ノードＢ＿ＩＮＴのバイアスは初期化フェーズ中に、信号変換器Ａ２Ｄならびに制御ユニットに生じるオフセットが最小になるように、および／または、信号変換器Ａ２Ｄならびに制御ユニットの動的特性が最大限になるように行われる。
【００２８】
ノードＢ＿ＩＮＴは、検出ユニット１２０，２２０，３２０の閾値電圧ＶＴＨにバイアスされる。検出ユニット１２０，２２０，３２０は、記憶素子電流Ｉが参照電流より高いかまたは低いかを判別し、またこれにより、検出要素１２０，２２０，３２０の不整合も補償する。
【００２９】
図５は、本発明の方法のフローチャート５００である。
【００３０】
ステップ５１０において、記憶素子１１０，２１０，３１０の実質的に一定のバイアスを維持する。この実質的に一定のバイアスは、記憶素子１１０，２１０，３１０の少なくとも１つの接続端アクセス点Ａおよび／またはＢを実質的に一定に維持することによって維持される。
【００３１】
ステップ５２０において、記憶素子１１０，２１０，３１０の実質的に一定のバイアスを維持しながら、記憶素子１１０，２１０，３１０に流れる電流Ｉを検出する。記憶素子１１０、２１０，３１０は２つの給電レール間に接続されており、かつ、これら２つの給電レール間において全電圧を有する。
【００３２】
ステップ５３０において、記憶素子１１０，２１０，３１０の実質的に一定のバイアスを維持しながら、同時に、検出された電流Ｉを、対応する出力信号に変換する。
【００３３】
記憶素子１１０，２１０，３１０は、たとえばＳＲＡＭ、ＭＲＡＭ、ＤＲＡＭ、フラッシュ、フローティングゲート、ＢＣＲＡＭ等の任意の不揮発性記憶素子とすることができる。一般的には記憶素子１１０，２１０，３１０は、信号が電流である記憶素子であれば、いかなる記憶素子とすることもできる。
【００３４】
図面中に示された具体的な電圧値、電流値および時間値は、本願明細書の理解を助けるための単なる例である。本発明は、かかる具体値に限定されない。
【００３５】
上記の説明は実施例を参照してなされているが、「例」との用語は単なる一例を意味しているに過ぎず、最良例または最適例を意味するものではないと解すべきである。よって本発明は、本発明の範囲に属し得る、これに代わる代替的態様、改良態様および均等態様も含むものである。
【００３６】
上記では特定の側面を図示および記載したが、当業者であれば、本願の範囲を逸脱することなく、図示および記載されている当該特定の側面について、種々の代替的および／または均等の態様と置き換えることが可能であることが明らかである。本願の対象は、本願明細書にて説明した特定の側面のあらゆる変更または改良を含む。
【図１Ａ】
0006336151.tif 000002
【図１Ｂ】
0006336151.tif 000003
【図２Ａ】
0006336151.tif 000004
【図２Ｂ】
0006336151.tif 000005
【図３Ａ】
0006336151.tif 000006
【図３Ｂ】
0006336151.tif 000007
【図４】
0006336151.tif 000008
【図５】
0006336151.tif 000009