(57)【特許請求の範囲】
【請求項１】
第１のソースまたは第１のドレインの一方が電源に接続され、他方が出力端子に接続され、前記第１のソースと前記第１のドレインとの間に、複数の入力バイアス電流の合計値に基づいた電流が流れる第１のトランジスタを有し、前記複数の入力バイアス電流の比率で複数の入力信号を足し合わせることで、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、
前記合計値が増加する場合に、前記第１のトランジスタのオン抵抗を小さくし、前記合計値が減少する場合に、前記オン抵抗を大きくするように前記第１のトランジスタのゲート電圧を制御することで、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、
前記複数の入力信号に対する前記出力信号のスルーレートを大きくする場合に、前記合計値を大きくし、前記スルーレートを小さくする場合に、前記合計値を小さくする電流制御部と、
を有することを特徴とする位相制御回路。
【請求項２】
前記バイアス回路は、前記出力コモン電圧と同じ値となり前記合計値に基づき変化する第１の電圧と、一定の値である第２の電圧とを比較し、前記第１の電圧を前記第２の電圧と一致するように制御する比較回路を、有していることを特徴とする請求項１に記載の位相制御回路。
【請求項３】
前記バイアス回路は、第２のソースまたは第２のドレインの一方に前記電源が接続され、他方が前記第１の電圧となり、前記第２のソースと前記第２のドレインとの間に前記合計値に基づく電流が流れる第２のトランジスタを有し、
前記比較回路は、前記第１の電圧と前記第２の電圧との比較結果に基づき、前記第１のトランジスタ及び前記第２のトランジスタに印加する前記ゲート電圧を調整して、前記第１の電圧と前記第２の電圧とが一致するように制御する、ことを特徴とする請求項２に記載の位相制御回路。
【請求項４】
前記出力コモン電圧と前記第１の電圧とが同じ値となるように、前記第１のトランジスタと前記第２のトランジスタのトランジスタサイズが調整されている、ことを特徴とする請求項３に記載の位相制御回路。
【請求項５】
第１のソースまたは第１のドレインの一方が電源に接続され、他方が出力端子に接続され、前記第１のソースと前記第１のドレインとの間に、複数の入力バイアス電流の合計値に基づいた電流が流れる第１のトランジスタを有し、前記複数の入力バイアス電流の比率で複数の入力信号を足し合わせることで、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、
前記合計値が増加する場合に、前記第１のトランジスタのオン抵抗を小さくし、前記合計値が減少する場合に、前記オン抵抗を大きくするように前記第１のトランジスタのゲート電圧を制御することで、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、
を有することを特徴とする位相制御回路。
【請求項６】
第１のソースまたは第１のドレインの一方が電源に接続され、他方が出力端子に接続され、前記第１のソースと前記第１のドレインとの間に、複数の入力バイアス電流の合計値に基づいた電流が流れる第１のトランジスタを有し、前記複数の入力バイアス電流の比率で複数の入力信号を足し合わせることで、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、前記合計値が増加する場合に、前記第１のトランジスタのオン抵抗を小さくし、前記合計値が減少する場合に、前記オン抵抗を大きくするように前記第１のトランジスタのゲート電圧を制御することで、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、前記複数の入力信号に対する前記出力信号のスルーレートを大きくする場合に、前記合計値を大きくし、前記スルーレートを小さくする場合に、前記合計値を小さくする電流制御部と、を備えた位相制御回路と、
前記出力信号に基づき、受信データをサンプリングする受信処理部と、
を有する受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相制御回路及び受信装置に関する。
【背景技術】
【０００２】
回路基板間やＬＳＩ（Large Scale Integrated circuit）間などでデータの送受信を行うインターフェイス回路において、データを複数のタイミングでサンプリングするために、多相クロックが用いられている。
【０００３】
例えば、高速信号伝送システムでは、送信装置が送信したデータを、受信装置が受信して多相クロックを用いてサンプリングする。
このような多相クロックを用いるシステムでは、データのサンプリングを正確に行うために、サンプリングクロックの位相を制御する位相補間回路が用いられる場合がある。
【０００４】
位相補間回路は、複数の入力信号（例えば、リファレンスクロック）の位相の間を、位相コードに基づき補間して出力信号（例えば、サンプリングクロック）の位相を決定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１４０６３９号公報
【特許文献２】特表２００９−５２９２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、位相補間回路に入力される入力信号に対する出力信号のスルーレート（信号の変化速度（または応答速度）を示す）によっては、位相コードで意図した出力信号の位相に調整できない可能性がある。
【０００７】
例えば、スルーレートが大きすぎる場合、調整しようとする位相によっては、出力信号の波形に歪みが生じる可能性がある（図５参照）。スルーレートを調整することで、このような位相調整精度の悪化を抑制することが考えられる。例えば、位相補間回路に入力される入力信号に対する入力バイアス電流の合計値を調整することが考えられるが、出力コモン電圧が変化してしまい、次段の回路などの動作に影響を及ぼしてしまう場合がある。
【０００８】
このように、出力信号の位相を精度良く調整することは困難であった。このため、位相補間回路の出力信号の位相を精度良く調整することが課題である。
【課題を解決するための手段】
【０００９】
発明の一観点によれば、電源と出力端子との間に接続された第１のトランジスタを有し、複数の入力バイアス電流の比率に基づき、互いに異なる第１の位相をもつ複数の入力信号を足し合わせ、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、前記複数の入力バイアス電流の合計値に基づき、前記第１のトランジスタのゲート電圧を調整してオン抵抗を制御し、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、前記複数の入力信号に対する前記出力信号のスルーレートを、前記合計値を調整することで制御する電流制御部と、を有する位相制御回路が提供される。
【００１０】
また、発明の一観点によれば、電源と出力端子との間に接続されたトランジスタを有し、複数の入力バイアス電流の比率に基づき、互いに異なる第１の位相をもつ複数の入力信号を足し合わせ、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、前記複数の入力バイアス電流の合計値に基づき、前記トランジスタのゲート電圧を調整してオン抵抗を制御し、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、を有する位相制御回路が提供される。
【００１１】
また、発明の一観点によれば、電源と出力端子との間に接続されたトランジスタを有し、複数の入力バイアス電流の比率に基づき、互いに異なる第１の位相をもつ複数の入力信号を足し合わせ、第２の位相をもつ出力信号を前記出力端子から出力する位相補間回路と、前記複数の入力バイアス電流の合計値に基づき、前記トランジスタのゲート電圧を調整してオン抵抗を制御し、前記合計値によらず、前記位相補間回路の出力コモン電圧を維持させるバイアス回路と、前記複数の入力信号に対する前記出力信号のスルーレートを、前記合計値を調整することで制御する電流制御部と、を備えた位相制御回路と、前記出力信号に基づき、受信データをサンプリングする受信処理部と、を有する受信装置が提供される。
【発明の効果】
【００１２】
開示の位相制御回路及び受信装置によれば、位相補間回路の出力信号の位相を精度良く調整できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態の位相制御回路の一例を示す図である。
【図２】バイアス電流の比率と入力信号、出力信号の位相の一例の関係を説明する図である。
【図３】低スルーレート時の電圧Ｖｉ１ｄ，Ｖｉ２ｄと出力信号Ｖｏ１ｘの波形の一例を示す図である。
【図４】低スルーレート時の、補間係数αと出力信号の位相のシフト量の関係の一例を示す図である。
【図５】高スルーレート時の電圧Ｖｉ１ｄ，Ｖｉ２ｄと出力信号の波形の一例を示す図である。
【図６】高スルーレート時の、補間係数αと出力信号の位相のシフト量の関係の一例を示す図である。
【図７】位相補間回路の１つ目の比較例を示す図である。
【図８】位相補間回路の２つ目の比較例を示す図である。
【図９】位相補間回路の３つ目の比較例を示す図である。
【図１０】位相制御回路の全体構成の一例を示す図である。
【図１１】第２の実施の形態の位相制御回路の全体構成の一例を示す図である。
【図１２】第２の実施の形態の位相補間回路とバイアス回路の一例を示す図である。
【図１３】高速信号伝送システムの一例を示す図である。
【図１４】受信データとサンプリングタイミングの一例の関係を示す図である。
【図１５】位相制御回路の変形例を示す図である。
【発明を実施するための形態】
【００１４】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の位相制御回路の一例を示す図である。
【００１５】
位相制御回路１は、位相補間回路２、バイアス回路３、電流制御部４を有する。
位相補間回路２は、トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８を有する。
【００１６】
以下では、トランジスタＴ１〜Ｔ６はｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）、トランジスタＴ７，Ｔ８はｐチャネル型ＭＯＳＦＥＴとして説明する。なお、入力信号Ｖｉ１，Ｖｉ１ｘ，Ｖｉ２，Ｖｉ２ｘは、例えば、リファレンスクロック信号であり、例えば、図示しない発振回路などから供給される。入力信号Ｖｉ１と入力信号Ｖｉ１ｘは、位相が１８０度ずれている。入力信号Ｖｉ２と入力信号Ｖｉ２ｘは、位相が１８０度ずれている。また、入力信号Ｖｉ２は入力信号Ｖｉ１に対して、例えば、位相が９０度ずれており、入力信号Ｖｉ２ｘは、入力信号Ｖｉ１ｘに対して、例えば、位相が９０度ずれている。
【００１７】
トランジスタＴ１のゲートには入力端子Ｐ１が接続され、入力信号Ｖｉ１が入力され、トランジスタＴ２のゲートには入力端子Ｐ２が接続され、入力信号Ｖｉ１ｘが入力される。
【００１８】
トランジスタＴ１，Ｔ２のソースは、トランジスタＴ３のドレインと接続されている。また、トランジスタＴ１のドレインはトランジスタＴ７のドレイン及び出力端子Ｐ５と接続され、トランジスタＴ２のドレインはトランジスタＴ８のドレイン及び出力端子Ｐ６と接続されている。出力端子Ｐ５から出力される出力信号Ｖｏ１ｘと、出力端子Ｐ６から出力される出力信号Ｖｏ１は、位相が１８０度ずれている。
【００１９】
トランジスタＴ３のソースは接地されており、ゲートにはバイアス電圧Ｖｂ１が印加される。トランジスタＴ３は、バイアス電圧Ｖｂ１を受けると、入力バイアス電流（以下単にバイアス電流という）Ｉ１をドレイン‐ソース間に流す。
【００２０】
トランジスタＴ４のゲートには入力端子Ｐ３が接続され、入力信号Ｖｉ２が入力され、トランジスタＴ５のゲートには入力端子Ｐ４が接続され、入力信号Ｖｉ２ｘが入力される。
【００２１】
トランジスタＴ４，Ｔ５のソースは、トランジスタＴ６のドレインと接続されている。また、トランジスタＴ４のドレインはトランジスタＴ７のドレイン及び出力端子Ｐ５と接続され、トランジスタＴ５のドレインはトランジスタＴ８のドレイン及び出力端子Ｐ６と接続されている。
【００２２】
トランジスタＴ６のソースは接地されており、ゲートにはバイアス電圧Ｖｂ２が印加される。トランジスタＴ６は、バイアス電圧Ｖｂ２を受けると、バイアス電流Ｉ２をドレイン‐ソース間に流す。
【００２３】
トランジスタＴ７，Ｔ８は、電源ＶＤＤと出力端子Ｐ５，Ｐ６との間に接続されており、位相補間回路２において、２つの入力差動対（トランジスタＴ１，Ｔ２、トランジスタＴ３，Ｔ４）の負荷抵抗として機能する。トランジスタＴ７，Ｔ８のゲート電圧はバイアス回路３によって制御され、電圧Ｖｐ１がゲート電圧としてバイアス回路３から供給される。また、トランジスタＴ７，Ｔ８のソースには電源ＶＤＤが接続されている。
【００２４】
位相補間回路２は、バイアス電流Ｉ１，Ｉ２の比率に基づき、互いに異なる位相をもつ入力信号（例えば、入力信号Ｖｉ１と入力信号Ｖｉ２）を足し合わせて、これらの入力信号の位相とは異なる位相をもつ出力信号（例えば、出力信号Ｖｏ１）を出力する。
【００２５】
一方、バイアス回路３は、トランジスタＴ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４、比較回路（以下オペアンプという）ａｍｐ１を有する。
以下では、トランジスタＴ９〜Ｔ１３をｎチャネル型ＭＯＳＦＥＴ、トランジスタＴ１４をｐチャネル型ＭＯＳＦＥＴとして説明する。
【００２６】
トランジスタＴ９のドレインには端子Ｐ７を介して電流制御部４からバイアス電流Ｉｂ１が入力され、トランジスタＴ９のソースは接地されている。トランジスタＴ９のゲートは自身のドレイン、トランジスタＴ１０のゲート及び位相補間回路２のトランジスタＴ３のゲートに接続されている。これにより、トランジスタＴ９のゲート電圧がバイアス電圧Ｖｂ１としてトランジスタＴ３のゲートに印加される。
【００２７】
トランジスタＴ１０のソースは接地されており、トランジスタＴ１０のドレインはトランジスタＴ１３のソース及びトランジスタＴ１２のドレインと接続されている。
トランジスタＴ１１のドレインには端子Ｐ８を介して電流制御部４からバイアス電流Ｉｂ２が入力され、トランジスタＴ１１のソースは接地されている。トランジスタＴ１１のゲートは自身のドレイン、トランジスタＴ１２のゲート及び位相補間回路２のトランジスタＴ６のゲートに接続されている。これにより、トランジスタＴ１１のゲート電圧がバイアス電圧Ｖｂ２としてトランジスタＴ６のゲートに印加される。
【００２８】
トランジスタＴ１２のソースは接地されており、トランジスタＴ１２のドレインはトランジスタＴ１３のソース及びトランジスタＴ１０のドレインと接続されている。
トランジスタＴ１３のドレインは、自身のゲート、トランジスタＴ１４のドレイン及びオペアンプａｍｐ１の非反転入力端子に接続されている。
【００２９】
トランジスタＴ１４のゲートは、トランジスタＴ７，Ｔ８のゲート及びオペアンプａｍｐ１の出力端子に接続されている。トランジスタＴ１４のソースには、電源ＶＤＤが接続されている。
【００３０】
オペアンプａｍｐ１の反転入力端子には一定の値である基準電圧Ｖｃｒｅｆ１が印加される。基準電圧Ｖｃｒｅｆ１は、例えば、図示しない電圧生成部で生成されたものが用いられる。
【００３１】
このようなバイアス回路３は、バイアス電流Ｉ１，Ｉ２の合計値に基づき、トランジスタＴ７，Ｔ９のゲート電圧を調整してオン抵抗を制御し、その合計値によらず、位相補間回路２の出力コモン電圧を基準電圧Ｖｃｒｅｆ１に維持させる。
【００３２】
電流制御部４は、複数の入力信号Ｖｉ１，Ｖｉ１ｘ，Ｖｉ２，Ｖｉ２ｘに対するスルーレートを、上記のバイアス電流Ｉ１，Ｉ２の合計値を、バイアス電流Ｉｂ１，Ｉｂ２で調整することで制御する。例えば、スルーレートを小さくする場合は、電流制御部４は、バイアス電流Ｉｂ１，Ｉｂ２の合計値を小さくし、スルーレートを大きくする場合は、電流制御部４は、バイアス電流Ｉｂ１，Ｉｂ２の合計値を大きくする。
【００３３】
以下、本実施の形態の位相制御回路１の動作を説明する。
まず、位相補間回路２のバイアス電流Ｉ１，Ｉ２の比率と生成される出力信号の位相の関係について説明する。
【００３４】
図２は、バイアス電流の比率と入力信号、出力信号の位相の一例の関係を説明する図である。なお、バイアス電流Ｉ１，Ｉ２の比率は、α：１−α（０＜α＜１）であるとする（以下αを補間係数と呼ぶ）。補間係数αは、位相コードにしたがって設定される。
【００３５】
図２の例では、入力信号Ｖｉ１の位相は０度、入力信号Ｖｉ２の位相は９０度、入力信号Ｖｉ１ｘの位相は１８０度、入力信号Ｖｉ２ｘの位相は２７０度としている。
出力信号Ｖｏ１は、入力信号Ｖｉ１，Ｖｉ２に、それぞれα、１−αを乗算した結果を足し合わせて生成される。そのため、補間係数αの値が大きいほど、出力信号Ｖｏ１の位相は、入力信号Ｖｉ２の位相に近づく。さらに、補間係数αの値が小さいほど、出力信号Ｖｏ１の位相は、入力信号Ｖｉ１の位相に近づく。
【００３６】
このとき、バイアス電流Ｉ１，Ｉ２の比率を補間係数αにより制御して出力信号Ｖｏ１，Ｖｏ１ｘの位相を精度良く調整するためには、補間係数αに対して出力信号Ｖｏ１，Ｖｏ１ｘの位相が線形的に変化することが望ましい。しかし、例えば、入力信号Ｖｉ１，Ｖｉ２に対応した、位相補間回路２のトランジスタＴ１，Ｔ４のドレインの電圧Ｖｉ１ｄ，Ｖｉ２ｄの立ち上がりが速すぎる（以下高スルーレート時という）と、出力信号Ｖｏ１ｘの波形が歪む場合がある。以下、これを説明する。
【００３７】
まず、電圧Ｖｉ１ｄ，Ｖｉ２ｄの立ち上がりが比較的遅いとき（以下低スルーレート時という）の、出力信号Ｖｏ１ｘと位相のシフト量の変化について、図３、図４を用いて説明する。
【００３８】
図３は、低スルーレート時の電圧Ｖｉ１ｄ，Ｖｉ２ｄと出力信号Ｖｏ１ｘの波形の一例を示す図である。横軸は時間を示し、縦軸は電圧を示す。
低スルーレート時には、図３に示すように、電圧Ｖｉ１ｄ，Ｖｉ２ｄの電圧レベルの変化に対応した出力信号Ｖｏ１ｘが出力される。これにより、出力信号Ｖｏ１ｘの波形の形状は、入力信号Ｖｉ１，Ｖｉ２の波形の同等の形状となり、歪まない。
【００３９】
図４は、低スルーレート時の、補間係数αと出力信号の位相のシフト量の関係の一例を示す図である。横軸は補間係数αを示し、縦軸は出力信号Ｖｏ１ｘの位相のシフト量を示す。補間係数αは、図示しない制御部で生成されるデジタルコードである位相コードにしたがって、一定のステップで調整可能である。補間係数αが一定のステップで変化するとき、位相のシフト量も一定のステップで変化する場合は、精度のよい位相調整が可能になる。
【００４０】
低スルーレート時には、実線で示すように、補間係数αの変化に対応して、出力信号Ｖｏ１ｘの位相のシフト量も一定のステップで変化する。このため、出力信号Ｖｏ１ｘの位相のシフト量は、点線で示すように、補間係数αの変化に対して線形的に変化する。
【００４１】
一方、高スルーレート時には、例えば、以下のようになる可能性がある。
図５は、高スルーレート時の電圧Ｖｉ１ｄ，Ｖｉ２ｄと出力信号の波形の一例を示す図である。横軸は時間を示し、縦軸は電圧を示す。
【００４２】
高スルーレート時には、電圧Ｖｉ１ｄ，Ｖｉ２ｄは、電源ＶＤＤから供給される電源電圧でクリップされ、図５の区間Ｂ，Ｃに示すように飽和する場合がある。このとき、出力信号Ｖｏ１ｘの波形は歪み、例えば、矢印Ａが示すように、立ち上がりや立ち下がりが非線形となる。
【００４３】
図６は、高スルーレート時の、補間係数αと出力信号の位相のシフト量の関係の一例を示す図である。横軸は補間係数αを示し、縦軸は出力信号Ｖｏ１ｘの位相のシフト量を示す。
【００４４】
図５に示したように、出力信号Ｖｏ１ｘの立ち上がりが非線形となると、図６の実線で示すように、補間係数αを一定のステップで変化させても、出力信号Ｖｏ１ｘの位相のシフト量は線形的には変化しない。位相のシフト量は、補間係数αの変化に対して、非線形的に変化する。
【００４５】
このように、スルーレートによっては、補間係数αの変化に対する出力信号Ｖｏ１ｘの位相のシフト量（同様に出力信号Ｖｏ１の位相のシフト量）の変化が非線形になる場合がある。その場合、精度良く出力信号Ｖｏ１，Ｖｏ１ｘの位相を調整することができない。
【００４６】
そこで、本実施の形態の位相制御回路１では、バイアス回路３と電流制御部４によりスルーレートを調整して、上記の図４のように補間係数αの変化に対して、出力信号Ｖｏ１，Ｖｏ１ｘの位相のシフト量の変化が線形的になるようにする。
【００４７】
以下、図１に示した位相制御回路１のバイアス回路３及び電流制御部４の動作を説明する。
なお、以下では、説明を簡単にするために、位相補間回路２とバイアス回路３のトランジスタＴ１〜Ｔ１４の、ゲート幅（Ｗ）とゲート長（Ｌ）で決まるトランジスタサイズを以下のようにする。
【００４８】
トランジスタＴ１４のゲート長に対するゲート幅の割合（Ｗ／Ｌ）は、トランジスタＴ７，Ｔ８のＷ／Ｌと等しい。また、トランジスタＴ１３のＷ／Ｌは、トランジスタＴ１〜Ｔ５のＷ／Ｌの２倍である。さらに、トランジスタＴ９〜Ｔ１２のＷ／Ｌは、トランジスタＴ３，Ｔ６のＷ／Ｌの０．５倍である。
【００４９】
バイアス電流Ｉｂ１，Ｉｂ２は、位相補間回路２のバイアス電流Ｉ１，Ｉ２の大きさと、その比率を決める。上記のトランジスタサイズの関係を有するとき、カレントミラーの機能により、バイアス電流Ｉｂ１，Ｉｂ２は、それぞれ、バイアス電流Ｉ１，Ｉ２の０．５倍となる。
【００５０】
また、上記のトランジスタサイズの関係を有するとき、カレントミラーの機能により、トランジスタＴ１０のドレインにはバイアス電流Ｉｂ１と同等の電流が、トランジスタＴ１２のドレインにはバイアス電流Ｉｂ２と同等の電流が流れる。よって、トランジスタＴ１３のソースすなわちトランジスタＴ１４のドレインには、バイアス電流Ｉｂ１，Ｉｂ２の合計値が流れる。
【００５１】
また、トランジスタＴ１４，Ｔ７，Ｔ８のドレイン‐ソース間に流れる電流は同等であり、バイアス電流Ｉｂ１，Ｉｂ２が、それぞれ、バイアス電流Ｉ１，Ｉ２の０．５倍であることから、これらに流れる電流はバイアス電流Ｉ１，Ｉ２の合計値の半分になる。さらに、トランジスタＴ７，Ｔ８，Ｔ１４は、トランジスタサイズが等しいため、ＯＮ抵抗値も同等になる。
【００５２】
上記のように、トランジスタサイズが調整されていることで、位相補間回路２の出力コモン電圧は、電圧Ｖｏｒｅｐ１（トランジスタＴ１４のドレイン電圧）と同じ値となる。バイアス電流Ｉ１，Ｉ２の合計値が変化すると、電圧Ｖｏｒｅｐ１も変化するが、オペアンプａｍｐ１は、電圧Ｖｏｒｅｐ１が基準電圧Ｖｃｒｅｆ１と一致するように、トランジスタＴ７，Ｔ８，Ｔ１４のゲート電圧を調整する。
【００５３】
例えば、バイアス電流Ｉ１，Ｉ２の合計値が増加すると、電圧Ｖｄｄ（電源ＶＤＤの電圧）−電圧Ｖｏｒｅｐ１が増加するが、オペアンプａｍｐ１は、トランジスタＴ７，Ｔ８，Ｔ１４のゲート電圧を大きくする。これにより、トランジスタＴ７，Ｔ８，Ｔ１４のオン抵抗は小さくなり、電圧Ｖｄｄ−電圧Ｖｏｒｅｐ１は小さくなる。このオペアンプａｍｐ１のフィードバック制御によって、電圧Ｖｏｒｅｐ１は、基準電圧Ｖｃｒｅｆ１と等しくなる。電圧Ｖｏｒｅｐ１は、位相補間回路２の出力コモン電圧と等しいため、出力コモン電圧も基準電圧Ｖｃｒｅｆ１となる。
【００５４】
このように、オペアンプａｍｐ１のフィードバック制御によって、バイアス電流Ｉ１，Ｉ２の合計値が変化しても、出力コモン電圧は、基準電圧Ｖｃｒｅｆ１に維持される。
このようなバイアス回路３を用いることで、位相補間回路２の複数のバイアス電流Ｉ１，Ｉ２の合計値が変化しても、位相補間回路２の出力コモン電圧を基準電圧Ｖｃｒｅｆ１に維持することができる。
【００５５】
図１には、図５に示したものと同様の、高スルーレート時の電圧Ｖｉ１ｄ，Ｖｉ２ｄと出力信号Ｖｏ１ｘの波形が示されている。出力信号Ｖｏ１ｘの立ち上がりと、立ち下がりは非線形となっている。
【００５６】
出力信号Ｖｏ１ｘは、例えば、後述する受信装置（図１３参照）で、受信データをサンプリングするサンプリングクロックとして用いられる。出力信号Ｖｏ１ｘの立ち上がりや立ち下がりが非線形となると、正しいサンプリングができない。そのため、受信装置の制御部は、サンプリング結果に基づき、出力信号Ｖｏ１ｘが適切ではないと判定したときは、スルーレートを小さくすることを指示するスルーレート制御信号を電流制御部４に供給する。
【００５７】
電流制御部４は、スルーレート制御信号に基づき、スルーレートを小さくするために、バイアス電流Ｉｂ１，Ｉｂ２の合計値を小さくする。これにより、位相補間回路２におけるバイアス電流Ｉ１，Ｉ２の合計値も小さくなり、図１の右下に示すような波形が得られる。このようにスルーレートを制御することで、出力信号の波形が歪むようなスルーレートを避けられ、図４に示したように補間係数αの変化に対して、出力信号Ｖｏ１，Ｖｏ１ｘの位相のシフト量が線形的に変化するようになる。これにより、位相調整精度の悪化を防げ、位相を広範囲で精度良く制御できる。
【００５８】
また、スルーレートの制御の際、バイアス電流Ｉ１，Ｉ２の合計値を増やしても、前述のオペアンプａｍｐ１の機能により、トランジスタＴ７，Ｔ８，Ｔ１４のオン抵抗値が自動的に減少する。そのため、位相補間回路２の出力コモン電圧が基準電圧Ｖｃｒｅｆ１に維持される。
【００５９】
また、バイアス電流Ｉ１，Ｉ２の合計値を減らす場合も、オペアンプａｍｐ１の機能により、トランジスタＴ７，Ｔ８，Ｔ１４のオン抵抗値が自動的に増加する。そのため、位相補間回路２の出力コモン電圧が基準電圧Ｖｃｒｅｆ１に維持される。このように、バイアス電流Ｉ１，Ｉ２の合計値を変えても出力コモン電圧は維持され、位相補間回路２の出力コモン電圧が変化することにより、次段の回路などの動作に影響を及ぼす、という事態の発生を抑制できる。
【００６０】
また、トランジスタＴ７，Ｔ８が飽和領域だけでなく線形領域でも動作できるようになるため、動作周波数を高速化させるとともに、より小さいサイズのトランジスタを適用することができ、寄生容量を削減することができる。
【００６１】
なお、バイアス回路３と位相補間回路２のトランジスタサイズの比は、上記の関係に限定されない。例えば、トランジスタＴ１４のサイズをトランジスタＴ７，Ｔ８のサイズの０．５倍とした場合、トランジスタＴ１３のサイズをトランジスタＴ１，Ｔ２，Ｔ４，Ｔ５のサイズと等しくし、トランジスタＴ９，Ｔ１０，Ｔ１１，Ｔ１２のサイズをトランジスタＴ３，Ｔ６のサイズの０．２５倍とすればよい。
【００６２】
また、カレントミラーを形成しているトランジスタＴ３，Ｔ９，Ｔ１０において、トランジスタＴ９，Ｔ１０のサイズはトランジスタＴ３のサイズの０．５倍という関係を維持すれば、サイズを変更してもよい。例えば、トランジスタＴ３，Ｔ９，Ｔ１０があるサイズのときに、電流制御部４は、ある電流値のバイアス電流Ｉｂ１をこれらのトランジスタに流していたとする。ここで、トランジスタＴ３，Ｔ９，Ｔ１０のサイズをそれぞれ０．５倍とすると、バイアス電流Ｉｂ１も０．５倍とすれば同様の動作となる。
【００６３】
トランジスタＴ６，Ｔ１１，Ｔ１２についても同様にトランジスタサイズを変更可能である。
（比較例）
図７は、位相補間回路の１つ目の比較例を示す図である。
【００６４】
図７において、図１に示した位相補間回路２と同じ要素については同一符号を付している。
位相補間回路１２は、図１に示した位相補間回路２と異なり、出力端子Ｐ５，Ｐ６と電源ＶＤＤとの間に、抵抗Ｒ１，Ｒ２が接続されている。
【００６５】
このような位相補間回路１２では、スルーレートを制御するために、バイアス電流Ｉ１，Ｉ２の合計値を増やすと、抵抗Ｒ１，Ｒ２に流れる電流が変化することにより、位相補間回路１２の出力コモン電圧が変化してしまう場合がある。
【００６６】
これに対し、位相制御回路１では、電源ＶＤＤと出力端子Ｐ５，Ｐ６との間に設けられたトランジスタＴ７，Ｔ８のゲート電圧をバイアス回路３により調整し、バイアス電流Ｉ１，Ｉ２の合計値が変化しても、出力コモン電圧が維持されるようにしている。このため、次段の回路などの動作に影響を及ぼさない。
【００６７】
また、抵抗Ｒ１，Ｒ２の代わりに、トランジスタＴ７，Ｔ８を用いているため、回路面積を削減することができる。
図８は、位相補間回路の２つ目の比較例を示す図である。
【００６８】
図１に示した位相補間回路２と同じ要素については同一符号を付している。
位相補間回路１２ａは、図１に示した位相補間回路２と異なり、出力端子Ｐ５，Ｐ６と電源ＶＤＤとの間に、ｐチャネル型ＭＯＳＦＥＴであるトランジスタＴ２０，Ｔ２１が接続されている。
【００６９】
トランジスタＴ２０，Ｔ２１のゲートは自身のドレインに接続されている。すなわち、トランジスタＴ２０，Ｔ２１は、出力端子Ｐ５，Ｐ６と電源ＶＤＤとの間にダイオード接続されている。
【００７０】
このような位相補間回路１２ａでは、本実施の形態の位相補間回路２と同様に、図７に示したような抵抗Ｒ１，Ｒ２を使用しなくて済むため、回路面積を削減することができる。しかし、出力端子Ｐ５，Ｐ６にトランジスタＴ２０，Ｔ２１のゲートが接続されているため、出力端子Ｐ５，Ｐ６に接続される負荷が大きくなる。
【００７１】
これに対し、本実施の形態の位相補間回路２では、トランジスタＴ７，Ｔ８のゲートが出力端子Ｐ５，Ｐ６に接続されていないため、出力端子Ｐ５，Ｐ６の負荷が軽減される。出力端子Ｐ５，Ｐ６の負荷が軽減されることから、動作速度の悪化を抑制できる。
【００７２】
さらに、位相補間回路２では、トランジスタＴ７，Ｔ８のゲートを自身のドレイン（出力端子Ｐ５，Ｐ６）に接続せず、バイアス回路３のオペアンプａｍｐ１の出力端子に接続させて、ゲート電圧を与えている。
【００７３】
そのため、トランジスタＴ７，Ｔ８のゲートに、出力レベルの電圧より、低いレベルの電圧を印加することができる。これによって、より小さいサイズのトランジスタをトランジスタＴ７，Ｔ８に適用できるため、寄生容量が削減でき、より動作速度を向上させることができる。
【００７４】
また、このような位相補間回路１２ａでも、バイアス電流Ｉ１，Ｉ２の合計値を変えると、位相補間回路１２ａの出力コモン電圧が変化してしまう。
図９は、位相補間回路の３つ目の比較例を示す図である。
【００７５】
図７に示した位相補間回路１２と同じ要素については同一符号を付している。
図９に示されている位相補間回路１２ｂは、トランジスタＴ１のドレイン及びトランジスタＴ２のドレインと、トランジスタＴ３のドレイン及びトランジスタＴ４のドレインとの間に、可変容量Ｃｒが接続されている。可変容量Ｃｒは、図示しない制御部から端子Ｐ１０を介して印加される制御電圧Ｖｃｏｎによって容量値が制御される。
【００７６】
このような位相補間回路１２ｂでは、可変容量Ｃｒの容量値を制御することでスルーレートが制御可能である。これにより、バイアス電流Ｉ１，Ｉ２の合計値を変化させなくてよいため、位相補間回路１２ｂの出力コモン電圧を維持することができる。しかし、可変容量Ｃｒの容量値の可変範囲は限られているため、スルーレートを広い範囲で制御することは難しい。さらに、出力端子Ｐ５，Ｐ６に可変容量Ｃｒが接続されているため、可変容量Ｃｒの容量値を最低値に設定した場合でも、容量が出力端子Ｐ５，Ｐ６に付加される。
【００７７】
これに対し、本実施の形態の位相補間回路２では、バイアス電流Ｉ１，Ｉ２の合計値を変化させることで、比較的広い範囲でスルーレートを制御でき、また、出力端子Ｐ５，Ｐ６に、上記のような可変容量Ｃｒによる容量が付加されないため、動作速度の悪化を抑制できる。
【００７８】
次に、位相制御回路１の全体構成について説明する。
図１０は、位相制御回路の全体構成の一例を示す図である。
位相制御回路１は、位相補間回路２、バイアス回路３、電流制御部４を有している。
【００７９】
また、電流制御部４は、合計値制御部４１、補間電流制御部４２を有している。
合計値制御部４１は、例えば、前述した図示しない制御部から供給されるスルーレート制御信号に基づき、バイアス電流Ｉｂ１，Ｉｂ２の合計値である全体バイアス電流Ｉｔ１を制御して、補間電流制御部４２に供給する。合計値制御部４１は、スルーレート制御信号に基づき、全体バイアス電流Ｉｔ１を、例えば、スルーレートを大きくする場合には増加させ、また、スルーレートを小さくする場合には減少させる。
【００８０】
補間電流制御部４２は、例えば、図示しない制御部から供給される位相コードにしたがって前述の補間係数αを設定し、補間係数αに基づいて、全体バイアス電流Ｉｔ１をα：１−αの比で、バイアス電流Ｉｂ１，Ｉｂ２に分け、バイアス回路３に供給する。
【００８１】
バイアス回路３は、基準電圧Ｖｃｒｅｆ１に基づいて電圧Ｖｐ１を生成し、位相補間回路２に供給する。また、バイアス回路３は、補間電流制御部４２から供給されるバイアス電流Ｉｂ１，Ｉｂ２に基づいてバイアス電圧Ｖｂ１，Ｖｂ２を生成し、位相補間回路２に供給する。
【００８２】
位相補間回路２は、バイアス回路３から供給される電圧Ｖｐ１，Ｖｂ１，Ｖｂ２に基づき、図示しない発振回路などから出力される入力信号Ｖｉ１，Ｖｉ２，Ｖｉ１ｘ，Ｖｉ２ｘの位相を補間して、出力信号Ｖｏ１，Ｖｏ１ｘを生成する。
【００８３】
（第２の実施の形態）
以上説明してきた第１の実施の形態の位相制御回路１では、出力信号Ｖｏ１，Ｖｏ１ｘの位相を２つのバイアス電流Ｉ１，Ｉ２の比率に基づいて４つの入力信号Ｖｉ１，Ｖｉ１ｘ，Ｖｉ２，Ｖｉ２ｘの位相を補間して調整する例を説明した。しかし、これに限定されず、３つ以上のバイアス電流の比率に基づいて５以上の入力信号の位相を補間して出力信号の位相を調整するようにしてもよい。
【００８４】
以下、第２の実施の形態の位相制御回路として、４つのバイアス電流の比率に基づいて、８つの入力信号の位相を補間して出力信号の位相を調整するものを説明する。
図１１は、第２の実施の形態の位相制御回路の全体構成の一例を示す図である。
【００８５】
位相制御回路１ａは、位相補間回路２ａ、バイアス回路３ａ、電流制御部４ａを有する。
また、電流制御部４ａは、合計値制御部４１ａ、補間電流制御部４２ａを有する。
【００８６】
合計値制御部４１ａは、図１０に示した合計値制御部４１と同様の機能を有し、スルーレート制御信号に基づいた全体バイアス電流Ｉｔ２を補間電流制御部４２ａに供給する。  補間電流制御部４２ａは、位相コードにしたがって補間係数αを設定し、補間係数αに基づいて、バイアス電流Ｉｂ３，Ｉｂ４，Ｉｂ５，Ｉｂ６の比率を設定する。そして、補間電流制御部４２ａは、その比率に基づいて、全体バイアス電流Ｉｔ２を、バイアス電流Ｉｂ３〜Ｉｂ６に分け、バイアス回路３ａに供給する。
【００８７】
バイアス回路３ａは、一定値である基準電圧Ｖｃｒｅｆ２に基づいて電圧Ｖｐ２を生成し、位相補間回路２ａに供給する。基準電圧Ｖｃｒｅｆ２は、例えば、図示しない電圧生成部で生成されたものが用いられる。また、バイアス回路３ａは、補間電流制御部４２ａから供給されるバイアス電流Ｉｂ３〜Ｉｂ６に基づいてバイアス電圧Ｖｂ３，Ｖｂ４，Ｖｂ５，Ｖｂ６を生成し、位相補間回路２ａに供給する。
【００８８】
位相補間回路２ａは、バイアス回路３ａから供給される電圧Ｖｐ２，Ｖｂ３〜Ｖｂ６に基づき、入力信号Ｖｉ１，Ｖｉ２，Ｖｉ３，Ｖｉ４，Ｖｉ１ｘ，Ｖｉ２ｘ，Ｖｉ３ｘ，Ｖｉ４ｘの位相を補間して、出力信号Ｖｏ１，Ｖｏ１ｘを生成する。入力信号Ｖｉ１〜Ｖｉ４，Ｖｉ１ｘ〜Ｖｉ４ｘは、例えば、図示しない発振回路などから供給される。複数の入力信号Ｖｉ１〜Ｖｉ４，Ｖｉ１ｘ〜Ｖｉ４ｘは、それぞれ異なる位相を有している。
【００８９】
図１２は、第２の実施の形態の位相補間回路とバイアス回路の一例を示す図である。
位相補間回路２ａは、トランジスタＴ３０，Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５，Ｔ３６，Ｔ３７，Ｔ３８，Ｔ３９，Ｔ４０，Ｔ４１，Ｔ４２，Ｔ４３を有する。
【００９０】
以下では、トランジスタＴ３０〜Ｔ４１はｎチャネル型ＭＯＳＦＥＴ、トランジスタＴ４２，Ｔ４３はｐチャネル型ＭＯＳＦＥＴとして説明する。
トランジスタＴ３０，Ｔ３３，Ｔ３６，Ｔ３９のドレインは、トランジスタＴ４２のドレイン及び出力端子Ｐ２８に接続されている。また、トランジスタＴ３１，Ｔ３４，Ｔ３７，Ｔ４０のドレインは、トランジスタＴ４３のドレイン及び出力端子Ｐ２９に接続されている。出力端子Ｐ２８から出力される出力信号Ｖｏ１ｘと、出力端子Ｐ２９から出力される出力信号Ｖｏ１は、位相が１８０度ずれている。
【００９１】
また、トランジスタＴ３０のゲートには、入力端子Ｐ２０を介して入力信号Ｖｉ１が入力され、トランジスタＴ３１のゲートには、入力端子Ｐ２１を介して入力信号Ｖｉ１ｘが入力される。トランジスタＴ３３のゲートには、入力端子Ｐ２２を介して入力信号Ｖｉ２が入力され、トランジスタＴ３４のゲートには、入力端子Ｐ２３を介して入力信号Ｖｉ２ｘが入力される。
【００９２】
トランジスタＴ３６のゲートには、入力端子Ｐ２４を介して入力信号Ｖｉ３が入力され、トランジスタＴ３７のゲートには、入力端子Ｐ２５を介して入力信号Ｖｉ３ｘが入力される。トランジスタＴ３９のゲートには、入力端子Ｐ２６を介して入力信号Ｖｉ４が入力され、トランジスタＴ４０のゲートには、入力端子Ｐ２７を介して入力信号Ｖｉ４ｘが入力される。
【００９３】
トランジスタＴ３０，Ｔ３１のソースはトランジスタＴ３２のドレインに接続され、トランジスタＴ３３，Ｔ３４のソースはトランジスタＴ３５のドレインに接続されている。また、トランジスタＴ３６，Ｔ３７のソースはトランジスタＴ３８のドレインに接続され、トランジスタＴ３９，Ｔ４０のソースはトランジスタＴ４１のドレインに接続されている。
【００９４】
トランジスタＴ３２，Ｔ３５，Ｔ３８，Ｔ４１のソースは接地されている。トランジスタＴ３２のゲートには、バイアス電圧Ｖｂ３が印加され、トランジスタＴ３２は、バイアス電圧Ｖｂ３を受けると、バイアス電流Ｉ３をドレイン‐ソース間に流す。トランジスタＴ３５のゲートには、バイアス電圧Ｖｂ４が印加され、トランジスタＴ３５は、バイアス電圧Ｖｂ４を受けると、バイアス電流Ｉ４をドレイン‐ソース間に流す。
【００９５】
トランジスタＴ３８のゲートには、バイアス電圧Ｖｂ５が印加され、トランジスタＴ３８は、バイアス電圧Ｖｂ５を受けると、バイアス電流Ｉ５をドレイン‐ソース間に流す。トランジスタＴ４１のゲートには、バイアス電圧Ｖｂ６が印加され、トランジスタＴ４１は、バイアス電圧Ｖｂ６を受けると、バイアス電流Ｉ６をドレイン‐ソース間に流す。
【００９６】
トランジスタＴ４２，Ｔ４３は、電源ＶＤＤと出力端子Ｐ２８，Ｐ２９との間に接続されている。
トランジスタＴ４２，Ｔ４３のゲートにはオペアンプａｍｐ２の出力端子が接続され、電圧Ｖｐ２が印加される。
【００９７】
このような位相補間回路２ａは、バイアス電流Ｉ３〜Ｉ６の比率に基づき、それぞれ異なる位相を持つ複数の入力信号Ｖｉ１〜Ｖｉ４，Ｖｉ１ｘ〜Ｖｉ４ｘを足し合わせ、別の位相をもつ出力信号Ｖｏ１，Ｖｏ１ｘを出力する。
【００９８】
一方、バイアス回路３ａは、トランジスタＴ４４，Ｔ４５，Ｔ４６，Ｔ４７，Ｔ４８，Ｔ４９，Ｔ５０，Ｔ５１，Ｔ５２，Ｔ５３、オペアンプａｍｐ２を有する。
以下では、トランジスタＴ４４〜Ｔ５２をｎチャネル型ＭＯＳＦＥＴ、トランジスタＴ５３をｐチャネル型ＭＯＳＦＥＴとして説明する。
【００９９】
トランジスタＴ４４のドレインには端子Ｐ３０を介して補間電流制御部４２ａから出力されるバイアス電流Ｉｂ３が入力され、トランジスタＴ４４のソースは接地されている。トランジスタＴ４４のゲートは自身のドレイン、トランジスタＴ４５のゲート及び位相補間回路２ａのトランジスタＴ３２のゲートに接続されている。これにより、トランジスタＴ４４のゲート電圧がバイアス電圧Ｖｂ３としてトランジスタＴ３２のゲートに印加される。
【０１００】
トランジスタＴ４５のソースは接地されており、トランジスタＴ４５のドレインはトランジスタＴ５２のソース、トランジスタＴ４７のドレイン、トランジスタＴ４９のドレイン及びトランジスタＴ５１のドレインと接続されている。
【０１０１】
トランジスタＴ４６のドレインには端子Ｐ３１を介して補間電流制御部４２ａから出力されるバイアス電流Ｉｂ４が入力され、トランジスタＴ４６のソースは接地されている。トランジスタＴ４６のゲートは自身のドレイン、トランジスタＴ４７のゲート及び位相補間回路２ａのトランジスタＴ３５のゲートに接続されている。これにより、トランジスタＴ４６のゲート電圧がバイアス電圧Ｖｂ４としてトランジスタＴ３５のゲートに印加される。
【０１０２】
トランジスタＴ４７のソースは接地されており、トランジスタＴ４７のドレインはトランジスタＴ５２のソース、トランジスタＴ４５のドレイン、トランジスタＴ４９のドレイン及びトランジスタＴ５１のドレインと接続されている。
【０１０３】
トランジスタＴ４８のドレインには端子Ｐ３２を介して補間電流制御部４２ａから出力されるバイアス電流Ｉｂ５が入力され、トランジスタＴ４８のソースは接地されている。トランジスタＴ４８のゲートは自身のドレイン、トランジスタＴ４９のゲート及び位相補間回路２ａのトランジスタＴ３８のゲートに接続されている。これにより、トランジスタＴ４８のゲート電圧がバイアス電圧Ｖｂ５としてトランジスタＴ３８のゲートに印加される。
【０１０４】
トランジスタＴ４９のソースは接地されており、トランジスタＴ４９のドレインはトランジスタＴ５２のソース、トランジスタＴ４５のドレイン、トランジスタＴ４７のドレイン及びトランジスタＴ５１のドレインと接続されている。
【０１０５】
トランジスタＴ５０のドレインには端子Ｐ３３を介して補間電流制御部４２ａから出力されるバイアス電流Ｉｂ６が入力され、トランジスタＴ５０のソースは接地されている。トランジスタＴ５０のゲートは自身のドレイン、トランジスタＴ５１のゲート及び位相補間回路２ａのトランジスタＴ４１のゲートに接続されている。これにより、トランジスタＴ５０のゲート電圧がバイアス電圧Ｖｂ６としてトランジスタＴ４１のゲートに印加される。
【０１０６】
トランジスタＴ５１のソースは接地されており、トランジスタＴ５１のドレインはトランジスタＴ５２のソース、トランジスタＴ４５のドレイン、トランジスタＴ４７のドレイン及びトランジスタＴ４９のドレインと接続されている。
【０１０７】
トランジスタＴ５２のドレインは、自身のゲート、トランジスタＴ５３のドレイン及びオペアンプａｍｐ２の非反転入力端子に接続されている。
トランジスタＴ５３のゲートは、トランジスタＴ４２，Ｔ４３のゲート及びオペアンプａｍｐ２の出力端子に接続されている。トランジスタＴ５３のソースには、電源ＶＤＤが接続されている。図１２では、トランジスタＴ５３のドレイン電圧は、電圧Ｖｏｒｅｐ２と表記されている。
【０１０８】
オペアンプａｍｐ２の反転入力端子には基準電圧Ｖｃｒｅｆ２が印加される。基準電圧Ｖｃｒｅｆ２は、例えば、図示しない電圧生成部で生成されたものが用いられる。
オペアンプａｍｐ２は、前述したオペアンプａｍｐ１と同様の機能を有している。すなわち、バイアス電流Ｉ３〜Ｉ６の合計値が変化すると、電圧Ｖｏｒｅｐ２も変化するが、オペアンプａｍｐ２は、電圧Ｖｏｒｅｐ２が基準電圧Ｖｃｒｅｆ２と一致するように、トランジスタＴ４２，Ｔ４３，Ｔ５３のゲート電圧を調整する。
【０１０９】
このようなバイアス回路３ａでも、第１の実施の形態と同様に、位相補間回路２ａの複数のバイアス電流Ｉ３〜Ｉ６の合計値が変化しても、位相補間回路２ａの出力コモン電圧を基準電圧Ｖｃｒｅｆ２に維持する。
【０１１０】
そのため、上記のような第２の実施の形態の位相制御回路１ａでも、第１の実施の形態の位相制御回路１と同様の効果を得ることができる。
なお、位相補間回路２ａは、例えば、出力信号Ｖｏ１を生成する際、入力信号Ｖｉ１〜Ｖｉ４のうち、４つ全ての入力信号の位相を補間して生成してもよいし、２つの入力信号の位相を補間して生成してもよい。
【０１１１】
以上のような、第１，２の実施の形態の位相制御回路１，１ａは、例えば、高速信号伝送システムにおける受信装置に適用することができる。
図１３は、高速信号伝送システムの一例を示す図である。
【０１１２】
図１３では、送信装置２０が伝送線路２１を介して受信装置２２にデータを送信する例が示されている。
送信装置２０は、発振回路２０ａ、送信処理部２０ｂを有している。
【０１１３】
発振回路２２ａは、クロック信号ＴＸＣＬＫを生成し、送信処理部２０ｂに出力する。
送信処理部２０ｂは、入力されたデータにクロック信号ＴＸＣＬＫを重畳し、伝送線路２１を介して、受信装置２２に送信する。
【０１１４】
受信装置２２は、発振回路２２ａ、位相制御回路２２ｂ、受信処理部２２ｃを有する。
発振回路２２ａは、クロック信号（リファレンスクロック）ＲＸＣＬＫを生成し、位相制御回路２２ｂに供給する。
【０１１５】
位相制御回路２２ｂは、受信処理部２２ｃの制御部２２ｃ１から供給される前述の位相コードやスルーレート制御信号に基づき、前述の位相制御回路１または位相制御回路１ａの機能を行う。図１３の例では、位相制御回路２２ｂは、位相コードに基づき、複数の異なる位相をもつ複数のクロック信号ＲＸＣＬＫの位相を補間し、サンプリングクロックを生成して、受信処理部２２ｃに出力する。
【０１１６】
受信処理部２２ｃは、位相制御回路２２ｂから供給されるサンプリングクロックに基づき、受信データをサンプリングし、データやクロックを再生する。また、制御部２２ｃ１は、例えば、再生結果に基づき、位相コードやスルーレート制御信号を位相制御回路２２ｂに供給する。例えば、サンプリングクロックから、図５に示したような歪みを検出すると、スルーレートを小さくする（サンプリングクロックの立ち上がりや立ち下がりを遅くする）ようなスルーレート制御信号を位相制御回路２２ｂに供給する。
【０１１７】
図１４は、受信データとサンプリングタイミングの一例の関係を示す図である。
図１４には、受信データＤ（ｄａｔａ１，ｄａｔａ２）の中心でサンプリングする場合のサンプリングタイミングｔｄ１，ｔｄ２が示されている。
【０１１８】
前述したような位相制御回路１，１ａを位相制御回路２２ｂとして適用することで、サンプリングクロックの位相を広い範囲で精度良く調整することができるので、より精度良く適切なサンプリングタイミングを設定することが可能である。
【０１１９】
なお、位相補間回路及びバイアス回路は、上記の例に限定されるものではない。第１，２の実施の形態の位相制御回路において、ｎチャネル型ＭＯＳＦＥＴのトランジスタをｐチャネル型ＭＯＳＦＥＴに、ｐチャネル型ＭＯＳＦＥＴのトランジスタをｎチャネル型ＭＯＳＦＥＴに変更することもできる。以下では、第１の実施の形態の位相制御回路１の変形例を図１５に示す。
【０１２０】
（変形例）
図１５は、位相制御回路の変形例を示す図である。
位相制御回路１ｂは、位相補間回路２ｂ、バイアス回路３ｂを有する。
【０１２１】
位相補間回路２ｂは、トランジスタＴ６０，Ｔ６１，Ｔ６２，Ｔ６３，Ｔ６４，Ｔ６５，Ｔ６６，Ｔ６７を有する。
以下では、トランジスタＴ６０〜Ｔ６５はｐチャネル型ＭＯＳＦＥＴ、トランジスタＴ６６，Ｔ６７はｎチャネル型ＭＯＳＦＥＴとして説明する。
【０１２２】
トランジスタＴ６０のゲートには入力端子Ｐ４０が接続され、入力信号Ｖｉ１が入力される。トランジスタＴ６１のゲートには入力端子Ｐ４１が接続され、入力信号Ｖｉ１ｘが入力される。トランジスタＴ６０，Ｔ６１のソースは、トランジスタＴ６２のドレインと接続されている。また、トランジスタＴ６０のドレインはトランジスタＴ６６のドレイン及び出力端子Ｐ４４と接続され、トランジスタＴ６１のドレインはトランジスタＴ６７のドレイン及び出力端子Ｐ４５と接続されている。出力端子Ｐ４４から出力される出力信号Ｖｏ１ｘと、出力端子Ｐ４５から出力される出力信号Ｖｏ１は、位相が１８０度ずれている。
【０１２３】
トランジスタＴ６２のソースには電源ＶＤＤが接続され、ゲートにはバイアス電圧Ｖｂ７が印加される。トランジスタＴ６２は、バイアス電圧Ｖｂ７を受けると、バイアス電流Ｉ７をドレイン‐ソース間に流す。
【０１２４】
トランジスタＴ６３のゲートには入力端子Ｐ４２が接続され、入力信号Ｖｉ２が入力される。トランジスタＴ６４のゲートには入力端子Ｐ４３が接続され、入力信号Ｖｉ２ｘが入力される。トランジスタＴ６３，Ｔ６４のソースは、トランジスタＴ６５のドレインと接続されている。また、トランジスタＴ６３のドレインはトランジスタＴ６６のドレイン及び出力端子Ｐ４４と接続され、トランジスタＴ６４のドレインはトランジスタＴ６７のドレイン及び出力端子Ｐ４５と接続されている。
【０１２５】
トランジスタＴ６５のソースは、電源ＶＤＤと接続されており、ゲートにはバイアス電圧Ｖｂ８が印加される。トランジスタＴ６５は、バイアス電圧Ｖｂ８を受けると、バイアス電流Ｉ８をドレイン‐ソース間に流す。
【０１２６】
トランジスタＴ６６のゲートにはオペアンプａｍｐ３の出力端子が接続され、電圧Ｖｎ１が印加される。また、トランジスタＴ６６のソースは接地されている（基準電源に接続されている）。トランジスタＴ６７のゲートにはオペアンプａｍｐ３の出力端子が接続され、電圧Ｖｎ１が印加される。また、トランジスタＴ６７のソースは接地されている（基準電源に接続されている）。
【０１２７】
トランジスタＴ６６，Ｔ６７は、位相補間回路２ｂにおいて、２つの入力差動対（トランジスタＴ６０，Ｔ６１、トランジスタＴ６３，Ｔ６４）の負荷抵抗として機能する。
このような位相補間回路２ｂは、バイアス電流Ｉ７，Ｉ８の比率に基づき、複数の入力信号Ｖｉ１，Ｖｉ２，Ｖｉ１ｘ，Ｖｉ２ｘを足し合わせ、別の位相をもつ出力信号Ｖｏ１，Ｖｏ１ｘを出力する。
【０１２８】
一方、バイアス回路３ｂは、トランジスタＴ６８，Ｔ６９，Ｔ７０，Ｔ７１，Ｔ７２，Ｔ７３、オペアンプａｍｐ３を有する。
以下では、トランジスタＴ６８〜Ｔ７２をｎチャネル型ＭＯＳＦＥＴ、トランジスタＴ７３をｐチャネル型ＭＯＳＦＥＴとして説明する。
【０１２９】
トランジスタＴ６８のドレインには端子Ｐ４６を介してバイアス電流Ｉｂ７が入力され、トランジスタＴ６８のソースには電源ＶＤＤが接続されている。トランジスタＴ６８のゲートは自身のドレイン、トランジスタＴ６９のゲート及び位相補間回路２ｂのトランジスタＴ６２のゲートに接続されている。これにより、トランジスタＴ６８のゲート電圧がバイアス電圧Ｖｂ７としてトランジスタＴ６２のゲートに印加される。
【０１３０】
トランジスタＴ６９のソースには電源ＶＤＤが接続されている。トランジスタＴ６９のドレインはトランジスタＴ７２のソース及びトランジスタＴ７１のドレインと接続されている。
【０１３１】
トランジスタＴ７０のドレインには端子Ｐ４７を介してバイアス電流Ｉｂ８が入力され、トランジスタＴ７０のソースには電源ＶＤＤが接続されている。トランジスタＴ７０のゲートは自身のドレイン、トランジスタＴ７１のゲート及び位相補間回路２ｂのトランジスタＴ６５のゲートに接続されている。これにより、トランジスタＴ７０のゲート電圧がバイアス電圧Ｖｂ８としてトランジスタＴ６５のゲートに印加される。
【０１３２】
トランジスタＴ７１のソースには電源ＶＤＤが接続されている。トランジスタＴ７１のドレインはトランジスタＴ７２のソース及びトランジスタＴ６９のドレインと接続されている。
【０１３３】
トランジスタＴ７２のドレインは、自身のゲート、トランジスタＴ７３のドレイン及びオペアンプａｍｐ３の非反転入力端子に接続されている。
トランジスタＴ７３のゲートは、トランジスタＴ６６，Ｔ６７のゲート及びオペアンプａｍｐ３の出力端子に接続されており、トランジスタＴ７３のソースは接地されている。図１５では、トランジスタＴ７３のドレイン電圧は、電圧Ｖｏｒｅｐ３と表記されている。
【０１３４】
オペアンプａｍｐ３の反転入力端子には基準電圧Ｖｃｒｅｆ３が印加される。一定値である基準電圧Ｖｃｒｅｆ３は、例えば、図示しない電圧生成部で生成されたものが用いられる。このようなオペアンプａｍｐ３は、前述したオペアンプａｍｐ１，ａｍｐ２と同様の機能をもつ。
【０１３５】
バイアス回路３ｂは、バイアス電流Ｉ７，Ｉ８の合計値に基づき、トランジスタＴ６６，Ｔ６７のゲート電圧を調整してオン抵抗を制御し、その合計値によらず位相補間回路２ｂの出力コモン電圧を、基準電圧Ｖｃｒｅｆ３に維持する。
【０１３６】
そのため、このような位相制御回路１ｂでも、第１，２の実施の形態の位相制御回路１，１ａと同様の効果を得ることができる。
以上、実施の形態に基づき、本発明の位相制御回路及び受信装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１３７】
１  位相制御回路
２  位相補間回路
３  バイアス回路
４  電流制御部
ａｍｐ１  比較回路（オペアンプ）
Ｔ１〜Ｔ１４  トランジスタ
Ｐ１〜Ｐ４  入力端子
Ｐ５，Ｐ６  出力端子
Ｐ７，Ｐ８  端子
ＶＤＤ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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