(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された、不揮発性メモリのメモリセル用の第１導電型の第１半導体領域および第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に第１ゲート絶縁膜を介して形成された、前記メモリセル用の第１ゲート電極と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第２ゲート絶縁膜を介して形成された、前記メモリセル用の第２ゲート電極と、
前記第１ゲート電極の前記第２ゲート電極に隣り合う側とは反対側の第１側面に隣接して形成された第１サイドウォールスペーサと、
前記第２ゲート電極の前記第１ゲート電極に隣り合う側とは反対側の第２側面に隣接して形成された第２サイドウォールスペーサと、
を有し、
前記第１ゲート電極および前記第２ゲート電極のうち、前記第１ゲート電極は前記第１半導体領域側に配置され、前記第２ゲート電極は前記第２半導体領域側に配置され、
前記第１半導体領域は、第１低濃度半導体領域と、前記第１低濃度半導体領域よりも高不純物濃度の第１高濃度半導体領域とを有し、
前記第２半導体領域は、第２低濃度半導体領域と、前記第２低濃度半導体領域よりも高不純物濃度の第２高濃度半導体領域とを有し、
前記第１低濃度半導体領域は、前記第１サイドウォールスペーサの下に形成され、
前記第２低濃度半導体領域は、前記第２サイドウォールスペーサの下に形成され、
前記メモリセルの書込み動作時には、前記第２ゲート絶縁膜の前記電荷蓄積部にソースサイド注入により電荷を注入することにより、前記メモリセルの書込みが行われ、
前記メモリセルの読み出し動作時には、前記第１半導体領域は前記メモリセルのドレイン領域として機能し、前記第２半導体領域は前記メモリセルのソース領域として機能し、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第１の幅よりも、前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第２の幅が大きく、
前記第１ゲート電極のゲート長方向における、前記第１低濃度半導体領域の第１の寸法よりも、前記第２ゲート電極のゲート長方向における、前記第２低濃度半導体領域の第２の寸法が大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２ゲート絶縁膜を介して隣り合っている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２サイドウォールスペーサを構成する絶縁膜の層数は、前記第１サイドウォールスペーサを構成する絶縁膜の層数よりも多い、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記メモリセルの書込み動作時には、前記第２半導体領域に、前記第１半導体領域の電位よりも高い第１電圧が印加され、
前記メモリセルの読み出し動作時には、前記第１半導体領域に、前記第２半導体領域の電位よりも高い第２電圧が印加され、
前記第１電圧は、前記第２電圧よりも高い、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記メモリセルの書込み動作時には、前記第２半導体領域に、前記第１半導体領域の電位よりも高い第１電圧が印加され、前記第２ゲート電極に、前記第１電圧よりも高い第３電圧が印加され、前記半導体基板から前記第２ゲート絶縁膜の前記電荷蓄積部にホットエレクトロンが注入されることにより、前記メモリセルの書込みが行われる、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記半導体基板内に形成された、第１電界効果トランジスタ用の前記第１導電型の第３半導体領域および第４半導体領域と、
前記第３半導体領域と前記第４半導体領域との間の前記半導体基板上に第３ゲート絶縁膜を介して形成された、前記第１電界効果トランジスタ用の第３ゲート電極と、
前記第３ゲート電極の前記第３半導体領域側の第３側面に隣接して形成された第３サイドウォールスペーサと、
前記第３ゲート電極の前記第４半導体領域側の第４側面に隣接して形成された第４サイドウォールスペーサと、
を更に有し、
前記第３半導体領域は、前記第１電界効果トランジスタのドレイン領域として機能し、
前記第４半導体領域は、前記第１電界効果トランジスタのソース領域として機能し、
前記第３ゲート電極のゲート長方向における、前記第３サイドウォールスペーサの第３の幅が、前記第３ゲート電極のゲート長方向における、前記第４サイドウォールスペーサの第４の幅よりも大きい、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第３半導体領域は、第３低濃度半導体領域と、前記第３低濃度半導体領域よりも高不純物濃度の第３高濃度半導体領域とを有し、
前記第４半導体領域は、第４低濃度半導体領域と、前記第４低濃度半導体領域よりも高不純物濃度の第４高濃度半導体領域とを有し、
前記第３低濃度半導体領域は、前記第３サイドウォールスペーサの下に形成され、
前記第４低濃度半導体領域は、前記第４サイドウォールスペーサの下に形成されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第３ゲート電極のゲート長方向における、前記第３低濃度半導体領域の第３の寸法は、前記第３ゲート電極のゲート長方向における、前記第４低濃度半導体領域の第４の寸法よりも大きい、半導体装置。
【請求項９】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程であって、前記第２絶縁膜を介して前記第１ゲート電極と隣り合うように、前記第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法により、前記半導体基板に第１導電型の第１低濃度半導体領域および第２低濃度半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極の前記第２ゲート電極に隣り合う側とは反対側の第１側面に隣接して第１サイドウォールスペーサを形成し、前記第２ゲート電極の前記第１ゲート電極に隣り合う側とは反対側の第２側面に隣接して第２サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程後、イオン注入法により、前記半導体基板に前記第１導電型の第１高濃度半導体領域および第２高濃度半導体領域を形成する工程、
を有し、
前記（ｄ）工程では、前記第１低濃度半導体領域は、前記第１ゲート電極に自己整合して形成され、前記第２低濃度半導体領域は、前記第２ゲート電極に自己整合して形成され、
前記（ｆ）工程では、前記第１高濃度半導体領域は、前記第１サイドウォールスペーサに自己整合して形成され、前記第２高濃度半導体領域は、前記第２サイドウォールスペーサに自己整合して形成され、
前記第１高濃度半導体領域の不純物濃度は、前記第１低濃度半導体領域の不純物濃度よりも高く、
前記第２高濃度半導体領域の不純物濃度は、前記第１低濃度半導体領域の不純物濃度よりも高く、
前記メモリセルの読み出し動作時には、前記第１高濃度半導体領域および前記第１低濃度半導体領域は、前記メモリセルのドレイン領域として機能し、前記第２高濃度半導体領域および前記第２低濃度半導体領域は、前記メモリセルのソース領域として機能し、
前記メモリセルの書込み動作時には、前記第２絶縁膜の前記電荷蓄積部にソースサイド注入により電荷を注入することにより、前記メモリセルの書込みが行われ、
前記第１ゲート電極のゲート長方向における、前記第１サイドウォールスペーサの第１の幅よりも、前記第２ゲート電極のゲート長方向における、前記第２サイドウォールスペーサの第２の幅が大きい、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ）工程は、
（ｅ１）前記第１ゲート電極および前記第２ゲート電極を覆うように、第３絶縁膜を形成する工程、
（ｅ２）前記第３絶縁膜をエッチバックして、前記第１ゲート電極の前記第１側面側に第１側壁絶縁膜を形成し、前記第２ゲート電極の前記第２側面側に第２側壁絶縁膜を形成する工程、
（ｅ３）前記第１側壁絶縁膜を除去し、前記第２側壁絶縁膜を残す工程、
（ｅ４）前記第１ゲート電極、前記第２ゲート電極および前記第２側壁絶縁膜を覆うように、第４絶縁膜を形成する工程、
（ｅ５）前記第４絶縁膜をエッチバックして、前記第１ゲート電極の前記第１側面側に第３側壁絶縁膜を形成し、前記第２ゲート電極の前記第２側壁絶縁膜側に第４側壁絶縁膜を形成する工程、
を有し、
前記第１サイドウォールスペーサは、前記第３側壁絶縁膜を含み、
前記第２サイドウォールスペーサは、前記第２側壁絶縁膜および前記第４側壁絶縁膜を含む、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記メモリセルの書込み動作時には、前記第２高濃度半導体領域に、前記第１高濃度半導体領域の電位よりも高い第１電圧が印加され、
前記メモリセルの読み出し動作時には、前記第１高濃度半導体領域に、前記第２高濃度半導体領域の電位よりも高い第２電圧が印加され、
前記第１電圧は、前記第２電圧よりも高い、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記メモリセルの書込み動作時には、前記第２高濃度半導体領域に、前記第１高濃度半導体領域の電位よりも高い第１電圧が印加され、前記第２ゲート電極に、前記第１電圧よりも高い第３電圧が印加され、前記半導体基板から前記第２絶縁膜の前記電荷蓄積部にホットエレクトロンが注入されることにより、前記メモリセルの書込みが行われる、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程後、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォールスペーサおよび前記第２サイドウォールスペーサを覆うように、第１層間絶縁膜を形成する工程、
（ｈ）前記第１層間絶縁膜を研磨して、前記第１ゲート電極を露出させる工程、
（ｉ）前記第１ゲート電極を除去する工程、
（ｊ）前記第１ゲート電極が除去された領域に、前記メモリセル用の第３ゲート電極を形成する工程、
を更に有し、
前記第１ゲート電極は、ダミーのゲート電極である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２０１２−５９７７７号公報（特許文献１）には、電界効果トランジスタを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５９７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、半導体装置の性能を向上させることが望まれる。若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、不揮発性メモリのメモリセルを有し、前記メモリセルはスプリットゲート型であり、前記メモリセルの書込みにはＳＳＩ方式を用いる。そして、読み出し時にソース領域となる側のサイドウォールスペーサの幅は、読み出し時にドレイン領域となる側のサイドウォールスペーサの幅よりも大きい。
【０００８】
一実施の形態によれば、半導体装置の製造方法は、不揮発性メモリのメモリセルを有する半導体装置の製造方法であり、前記メモリセルはスプリットゲート型であり、前記メモリセルの書込みにはＳＳＩ方式を用いる。そして、読み出し時にソース領域となる側のサイドウォールスペーサの幅を、読み出し時にドレイン領域となる側のサイドウォールスペーサの幅よりも大きくする。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１０】
または、半導体装置の性能を向上させることができる。
【００１１】
若しくは、半導体装置の信頼性を向上させ、かつ、性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態である半導体装置の要部断面図である。
【図２】一実施の形態である半導体装置の要部断面図である。
【図３】一実施の形態である半導体装置の要部断面図である。
【図４】一実施の形態である半導体装置の要部断面図である。
【図５】一実施の形態である半導体装置の要部断面図である。
【図６】メモリセルの等価回路図である。
【図７】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図８】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】第１検討例の半導体装置の要部断面図である。
【図４０】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】他の実施の形態である半導体装置の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１７】
本実施の形態の半導体装置を図面を参照して説明する。
【００１８】
図１〜図５は、本実施の形態の半導体装置の要部断面図である。このうち、図１には、メモリセル領域１Ａの要部断面図が示されており、図２には、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの要部断面図が示されている。また、図３には、図１の右半分に相当する断面領域（すなわちメモリセル１つ分の断面領域）が示され、図４には、図２の右半分に相当する断面領域（すなわち低耐圧ＭＩＳＦＥＴ形成領域１Ｂ）が示され、図５には、図２の左半分に相当する断面領域（すなわち高耐圧ＭＩＳＦＥＴ形成領域１Ｃ）が示されている。但し、図面を見やすくするために、図１および図２に示されている絶縁膜ＩＬ２，ＩＬ３については、図３〜図５では図示を省略してある。図６は、メモリセルＭＣの等価回路図である。
【００１９】
ここで、メモリセル領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成されている領域である。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂは、半導体基板ＳＢの主面において、周辺回路を構成する低耐圧のＭＩＳＦＥＴが形成されている領域である。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃは、半導体基板ＳＢの主面において、周辺回路を構成する高耐圧のＭＩＳＦＥＴが形成されている領域である。高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されているＭＩＳＦＥＴ（Ｑ２）の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されているＭＩＳＦＥＴ（Ｑ１）の耐圧よりも高い。メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる平面領域に対応している。なお、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは互いに隣り合っていなくともよいが、理解を簡単にするために、図２の断面図においては、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの隣に高耐圧ＭＩＳＦＥＴ形成領域１Ｃを図示している。
【００２０】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴは、いずれも周辺回路用のＭＩＳＦＥＴである。
【００２１】
また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された高耐圧のＭＩＳＦＥＴＱ２の動作電圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された低耐圧のＭＩＳＦＥＴＱ１の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ２は、第１の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴＱ１は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴである。後述するように、高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜の厚みは、低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜の厚みよりも厚い。
【００２２】
なお、本実施の形態では、各ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴである場合について説明するが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００２３】
図１〜図５に示される本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置である。
【００２４】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域ＳＴが形成されている。メモリセル領域１Ａにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ１が形成されている。
【００２５】
メモリセル領域１Ａには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されているが、図１には、ｎ+型半導体領域Ｈ２（ドレイン領域）を共通にする２つのメモリセルＭＣの断面図が示され、そのうちの１つのメモリセルＭＣの断面図が図３に示されている。
【００２６】
メモリセル領域１Ａに形成された不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２７】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
【００２８】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００２９】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００３０】
図１および図３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域Ｓ１，Ｄ１と、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧとを有している。不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＦ１と、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜ＭＺと、を有している。不揮発性メモリのメモリセルＭＣは、更に、メモリゲート電極ＭＧおよび選択ゲート電極ＳＧの互いに隣接していない側の側面上に形成されたサイドウォールスペーサＳＷを有している。
【００３１】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１および図３の紙面に垂直な方向である。
【００３２】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域Ｄ１と半導体領域Ｓ１との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＦ１または絶縁膜ＭＺを介して形成されており、半導体領域Ｓ１側にメモリゲート電極ＭＧが位置し、半導体領域Ｄ１側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦ１を介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている。
【００３３】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面（側壁）上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。また、絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって連続的に延在している。
【００３４】
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に形成された絶縁膜ＧＦ１、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦ１は、例えば酸化シリコン膜などにより形成することができる。
【００３５】
また、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間の領域とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間の領域とに延在している絶縁膜ＭＺを、ゲート絶縁膜とみなすことができる。但し、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３６】
絶縁膜ＭＺは、積層絶縁膜であり、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上の絶縁膜ＭＺ２と、絶縁膜ＭＺ２上の絶縁膜ＭＺ３とを有する積層膜からなる。ここでは、絶縁膜ＭＺ１は、酸化シリコン膜（酸化膜）からなり、絶縁膜ＭＺ２は、窒化シリコン膜（窒化膜）からなり、絶縁膜ＭＺ３は、酸化シリコン膜（酸化膜）からなる。
【００３７】
なお、図１では、図面を見やすくするために、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる積層膜を、単に絶縁膜ＭＺとして図示しているが、実際には、図３に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【００３８】
絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷蓄積機能を有する絶縁膜である。すなわち、絶縁膜ＭＺのうち、絶縁膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積部（電荷蓄積層）として機能することができる。つまり、絶縁膜ＭＺは、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。ここで、トラップ性絶縁膜とは、電荷の蓄積が可能な絶縁膜を指す。このように、トラップ準位を有する絶縁膜として、絶縁膜ＭＺ２が用いられている。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは絶縁膜ＭＺ２）を有する絶縁膜とみなすことができる。
【００３９】
絶縁膜ＭＺのうち、トラップ性絶縁膜である絶縁膜ＭＺ２の上下に位置する絶縁膜ＭＺ３と絶縁膜ＭＺ１とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層（電荷閉じ込め層）として機能することができる。トラップ性絶縁膜である絶縁膜ＭＺ２を、電荷ブロック層として機能する絶縁膜ＭＺ１および絶縁膜ＭＺ３で挟んだ構造を採用することで、絶縁膜ＭＺ２への電荷の蓄積が可能となる。
【００４０】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有している。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは絶縁膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは絶縁膜ＭＺ２）のポテンシャル障壁高さが低くなる。
【００４１】
絶縁膜ＭＺ３および絶縁膜ＭＺ１のそれぞれのバンドギャップは、絶縁膜ＭＺ３と絶縁膜ＭＺ１との間の電荷蓄積層（ここでは絶縁膜ＭＺ２）のバンドギャップよりも大きい必要がある。すなわち、絶縁膜ＭＺ１および絶縁膜ＭＺ３のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜ＭＺ２のバンドギャップよりも大きい。そうすることで、電荷蓄積層としての絶縁膜ＭＺ２を挟む絶縁膜ＭＺ３と絶縁膜ＭＺ１とが、それぞれ電荷ブロック層として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、絶縁膜ＭＺ２として窒化シリコン膜を採用し、絶縁膜ＭＺ１および絶縁膜ＭＺ３としてそれぞれ酸化シリコン膜を採用することができる。
【００４２】
半導体領域Ｓ１は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ１は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ１はソース領域として機能する半導体領域であり、半導体領域Ｄ１はドレイン領域として機能する半導体領域である。なお、メモリセルＭＣにおけるソース（ソース領域）およびドレイン（ドレイン領域）の呼称については、メモリセルＭＣの読み出し動作時におけるソース（ソース領域）およびドレイン（ドレイン領域）を指している。
【００４３】
半導体領域Ｓ１，Ｄ１は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域Ｓ１は、ｎ-型半導体領域Ｅ１と、ｎ-型半導体領域Ｅ１よりも高い不純物濃度を有するｎ+型半導体領域Ｈ１とを有し、ドレイン用の半導体領域Ｄ１は、ｎ-型半導体領域Ｅ２と、ｎ-型半導体領域Ｅ２よりも高い不純物濃度を有するｎ+型半導体領域Ｈ２とを有している。ｎ+型半導体領域Ｈ１は、ｎ-型半導体領域Ｅ１よりも接合深さが深くかつ不純物濃度が高く、また、ｎ+型半導体領域Ｈ２は、ｎ-型半導体領域Ｅ２よりも接合深さが深くかつ不純物濃度が高い。
【００４４】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側面（互いに隣接していない側の側面）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷが形成されている。すなわち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面（側壁）上と、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側面（側壁）上とに、サイドウォールスペーサＳＷが形成されている。
【００４５】
ここで、メモリゲート電極ＭＧの側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付して、サイドウォールスペーサＳＷ１と称することとする。また、制御ゲート電極ＣＧの側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ２を付して、サイドウォールスペーサＳＷ２と称することとする。サイドウォールスペーサＳＷ１は、メモリゲート電極の側面（制御ゲート電極ＣＧに隣り合う側とは反対側の側面）に隣接して形成されている。また、サイドウォールスペーサＳＷ２は、制御ゲート電極ＣＧの側面（メモリゲート電極に隣り合う側とは反対側の側面）に隣接して形成されている。
【００４６】
ソース側のｎ-型半導体領域Ｅ１は、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ+型半導体領域Ｈ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷ１の側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、ｐ型ウエルＰＷ１において、低濃度のｎ-型半導体領域Ｅ１は、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷ１の下に形成され、高濃度のｎ+型半導体領域Ｈ１は、低濃度のｎ-型半導体領域Ｅ１の外側に形成されている。従って、低濃度のｎ-型半導体領域Ｅ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ+型半導体領域Ｈ１は、低濃度のｎ-型半導体領域Ｅ１に隣接し、メモリトランジスタのチャネル領域からｎ-型半導体領域Ｅ１の分だけ離間するように形成されている。ｎ-型半導体領域Ｅ１は、ｎ+型半導体領域Ｈ１とメモリトランジスタのチャネル領域との間に介在している。
【００４７】
ドレイン側のｎ-型半導体領域Ｅ２は、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ+型半導体領域Ｈ２は、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷ２の側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、ｐ型ウエルＰＷ１において、低濃度のｎ-型半導体領域Ｅ２は、制御ゲート電極ＣＧの側面上のサイドウォールスペーサＳＷ２の下に形成され、高濃度のｎ+型半導体領域Ｈ２は、低濃度のｎ-型半導体領域Ｅ２の外側に形成されている。従って、低濃度のｎ-型半導体領域Ｅ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ+型半導体領域Ｈ２は、低濃度のｎ-型半導体領域Ｅ２に隣接し、制御トランジスタのチャネル領域からｎ-型半導体領域Ｅ２の分だけ離間するように形成されている。ｎ-型半導体領域Ｅ２は、ｎ+型半導体領域Ｈ２と制御トランジスタのチャネル領域との間に介在している。
【００４８】
ｐ型ウエルＰＷ１において、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧの下の絶縁膜ＧＦ１の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧの下の絶縁膜ＧＦ１の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。また、メモリゲート電極ＭＧの下の絶縁膜ＭＺの下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００４９】
制御ゲート電極ＣＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧは、パターニングされたシリコン膜からなる。
【００５０】
メモリゲート電極ＭＧは、導電膜からなり、例えば、ｎ型ポリシリコン膜のようなシリコン膜からなる。具体的には、半導体基板ＳＢ上に制御ゲート電極ＣＧを覆うように形成したシリコン膜を異方性エッチング（エッチバック）し、制御ゲート電極ＣＧの側面上に絶縁膜ＭＺを介してシリコン膜を残存させることにより形成されている。このため、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されている。
【００５１】
次に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されたＭＩＳＦＥＴＱ１の構成を具体的に説明する。
【００５２】
図２および図４に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ２が形成されている。低耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されたＭＩＳＦＥＴＱ１は、半導体基板ＳＢのｐ型ウエルＰＷ２中に形成されたソースおよびドレイン用のｎ型の半導体領域Ｓ２，Ｄ２と、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫ１を介して形成されたゲート電極ＧＥ１と、を有している。
【００５３】
ゲート電極ＧＥ１は、半導体領域Ｄ２と半導体領域Ｓ２との間の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２，ＨＫ１を介して形成されている。
【００５４】
半導体領域Ｓ２は、ＭＩＳＦＥＴＱ１のソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ２は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ２はソース領域として機能する半導体領域であり、半導体領域Ｄ２はドレイン領域として機能する半導体領域である。
【００５５】
ゲート電極ＧＥ１の側面（側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
【００５６】
ここで、ゲート電極ＧＥ１のソース側の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ３を付して、サイドウォールスペーサＳＷ３と称することとする。また、ゲート電極ＧＥ１のドレイン側の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ４を付して、サイドウォールスペーサＳＷ４と称することとする。サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１の半導体領域Ｓ２側（ソース側）の側面に隣接して形成され、サイドウォールスペーサＳＷ４は、ゲート電極ＧＥ１の半導体領域Ｄ２側（ドレイン側）の側面に隣接して形成されている。ゲート電極ＧＥ１において、サイドウォールスペーサＳＷ３が形成されている側の側面と、サイドウォールスペーサＳＷ４が形成されている側の側面とは、互いに反対側である。
【００５７】
ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＦ２と絶縁膜ＨＫ１との積層膜が介在した状態になっており、下側（半導体基板ＳＢ側）が絶縁膜ＧＦ２であり、上側（ゲート電極ＧＥ１側）が絶縁膜ＨＫ１である。ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２と絶縁膜ＨＫ１との積層膜が、ＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。
【００５８】
絶縁膜ＧＦ２は、例えば酸化シリコン膜からなり、絶縁膜ＨＫ１は、高誘電率絶縁膜からなる。ここで、高誘電率絶縁膜とは、窒化シリコン膜よりも高い誘電率を有する絶縁膜を意味し、例えば、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜などを例示できる。
【００５９】
ゲート電極ＧＥ１は、導電膜からなるが、ここでは、金属膜からなり、いわゆるメタルゲート電極である。
【００６０】
なお、本願において、ゲート電極を構成する金属膜に言及する場合、金属膜とは金属伝導を示す導電膜を指し、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、ゲート電極ＧＥ１、後述のゲート電極ＧＥ２および後述の制御ゲート電極ＣＧ１は、金属伝導を示す導電膜からなり、金属級に抵抗率が低い。
【００６１】
詳細は後述するが、後述のゲート電極ＧＥ３を除去してから、その除去領域にゲート電極ＧＥ１および絶縁膜ＨＫ１を埋め込んでいる。このため、絶縁膜ＧＦ２は、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域に形成されているが、絶縁膜ＨＫ１は、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）とに挟まれた領域だけでなく、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ３とに挟まれた領域と、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ４とに挟まれた領域とにも形成されている。すなわち、絶縁膜ＨＫ１は、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）上の絶縁膜ＧＦ２との間と、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ３との間と、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ４との間とにわたって、連続的に延在している。従って、サイドウォールスペーサＳＷ３は、ゲート電極ＧＥ１のソース側の側面上に、絶縁膜ＨＫ１を介して形成され、サイドウォールスペーサＳＷ４は、ゲート電極ＧＥ１のドレイン側の側面上に、絶縁膜ＨＫ１を介して形成されている。
【００６２】
半導体領域Ｓ２，Ｄ２は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域Ｓ２は、ｎ-型半導体領域Ｅ３と、それよりも高不純物濃度のｎ+型半導体領域Ｈ３とを有し、ドレイン用の半導体領域Ｄ２は、ｎ-型半導体領域Ｅ４と、それよりも高不純物濃度のｎ+型半導体領域Ｈ４とを有している。ｎ+型半導体領域Ｈ３は、ｎ-型半導体領域Ｅ３よりも接合深さが深くかつ不純物濃度が高く、また、ｎ+型半導体領域Ｈ４は、ｎ-型半導体領域Ｅ４よりも接合深さが深くかつ不純物濃度が高い。
【００６３】
ｐ型ウエルＰＷ２において、低濃度のｎ-型半導体領域Ｅ３は、ゲート電極ＧＥ１の一方の側面上のサイドウォールスペーサＳＷ３の下に形成され、高濃度のｎ+型半導体領域Ｈ３は、低濃度のｎ-型半導体領域Ｅ３の外側に形成されている。また、ｐ型ウエルＰＷ２において、低濃度のｎ-型半導体領域Ｅ４は、ゲート電極ＧＥ１の他方の側面上のサイドウォールスペーサＳＷ４の下に形成され、高濃度のｎ+型半導体領域Ｈ４は、低濃度のｎ-型半導体領域Ｅ４の外側に形成されている。従って、低濃度のｎ-型半導体領域Ｅ３とｎ-型半導体領域Ｅ４とは、ＭＩＳＦＥＴＱ１のチャネル領域に隣接し、かつ、そのチャネル領域をチャネル長方向に挟むように形成されている。そして、高濃度のｎ+型半導体領域Ｈ３は、低濃度のｎ-型半導体領域Ｅ３に隣接し、かつＭＩＳＦＥＴＱ１のチャネル領域からｎ-型半導体領域Ｅ３の分だけ離間するように形成され、また、高濃度のｎ+型半導体領域Ｈ４は、低濃度のｎ-型半導体領域Ｅ４に隣接し、かつＭＩＳＦＥＴＱ１のチャネル領域からｎ-型半導体領域Ｅ４の分だけ離間するように形成されている。このため、ｎ-型半導体領域Ｅ３は、ｎ+型半導体領域Ｈ３とＭＩＳＦＥＴＱ１のチャネル領域との間に介在し、ｎ-型半導体領域Ｅ４は、ｎ+型半導体領域Ｈ４とＭＩＳＦＥＴＱ１のチャネル領域との間に介在している。
【００６４】
ｐ型ウエルＰＷ２において、ゲート電極ＧＥ１の下の絶縁膜ＨＫ１，ＧＦ２の下にＭＩＳＦＥＴＱ１のチャネル領域が形成される。ゲート電極ＧＥ１の下の絶縁膜ＨＫ１，ＧＦ２の下のＭＩＳＦＥＴＱ１のチャネル形成領域には、ＭＩＳＦＥＴＱ１のしきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００６５】
次に、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されたＭＩＳＦＥＴＱ２の構成を具体的に説明する。
【００６６】
図２および図５に示されるように、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、素子分離領域ＳＴで規定された活性領域に、ｐ型ウエルＰＷ３が形成されている。高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されたＭＩＳＦＥＴＱ２は、半導体基板ＳＢのｐ型ウエルＰＷ３中に形成されたソースおよびドレイン用のｎ型の半導体領域Ｓ３，Ｄ３と、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ３，ＨＫ２を介して形成されたゲート電極ＧＥ２と、を有している。
【００６７】
ゲート電極ＧＥ２は、半導体領域Ｄ３と半導体領域Ｓ３との間の半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ３，ＨＫ２（ゲート絶縁膜）を介して形成されている。
【００６８】
半導体領域Ｓ３は、ＭＩＳＦＥＴＱ２のソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域Ｄ３は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域Ｓ３はソース領域として機能する半導体領域であり、半導体領域Ｄ３はドレイン領域として機能する半導体領域である。
【００６９】
ゲート電極ＧＥ２の側面（側壁）上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
【００７０】
ここで、ゲート電極ＧＥ２のソース側の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ５を付して、サイドウォールスペーサＳＷ５と称することとする。また、ゲート電極ＧＥ２のドレイン側の側面（側壁）上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ６を付して、サイドウォールスペーサＳＷ６と称することとする。サイドウォールスペーサＳＷ５は、ゲート電極ＧＥ２の半導体領域Ｓ３側（ソース側）の側面に隣接して形成され、サイドウォールスペーサＳＷ６は、ゲート電極ＧＥ２の半導体領域Ｄ３側（ドレイン側）の側面に隣接して形成されている。ゲート電極ＧＥ２において、サイドウォールスペーサＳＷ５が形成されている側の側面と、サイドウォールスペーサＳＷ６が形成されている側の側面とは、互いに反対側である。
【００７１】
ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間には、絶縁膜ＧＦ３と絶縁膜ＨＫ２との積層膜が介在した状態になっており、下側（半導体基板ＳＢ側）が絶縁膜ＧＦ３であり、上側（ゲート電極ＧＥ２側）が絶縁膜ＨＫ２である。ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在する絶縁膜ＧＦ３と絶縁膜ＨＫ２との積層膜が、ＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する。
【００７２】
絶縁膜ＧＦ３は、例えば酸化シリコン膜からなり、絶縁膜ＨＫ２は、高誘電率絶縁膜からなる。絶縁膜ＧＦ３の厚みは、上記絶縁膜ＧＦ２の厚みよりも厚い。絶縁膜ＨＫ２と上記絶縁膜ＨＫ１とは、共通の絶縁膜により形成されているため、絶縁膜ＨＫ２と上記絶縁膜ＨＫ１とは、同じ絶縁材料からなり、また、絶縁膜ＨＫ２の厚みと上記絶縁膜ＨＫ１の厚みとは、ほぼ同じである。このため、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在する絶縁膜ＧＦ３と絶縁膜ＨＫ２との合計の厚み（すなわちＭＩＳＦＥＴＱ２のゲート絶縁膜の厚み）は、ゲート電極ＧＥ１と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間に介在する絶縁膜ＧＦ２と絶縁膜ＨＫ１との合計の厚み（すなわちＭＩＳＦＥＴＱ１のゲート絶縁膜の厚み）よりも大きくなっている。
【００７３】
ゲート電極ＧＥ２は、導電膜からなるが、ここでは、金属膜（金属伝導を示す導電膜）からなり、いわゆるメタルゲート電極である。
【００７４】
詳細は後述するが、後述のゲート電極ＧＥ４を除去してから、その除去領域にゲート電極ＧＥ２および絶縁膜ＨＫ２を埋め込んでいる。このため、絶縁膜ＧＦ３は、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）とに挟まれた領域に形成されているが、絶縁膜ＨＫ２は、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）とに挟まれた領域だけでなく、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ５とに挟まれた領域と、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ６とに挟まれた領域とにも形成されている。すなわち、絶縁膜ＨＫ２は、ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ３）上の絶縁膜ＧＦ３との間と、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ５との間と、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ６との間とにわたって、連続的に延在している。従って、サイドウォールスペーサＳＷ５は、ゲート電極ＧＥ２のソース側の側面上に、絶縁膜ＨＫ２を介して形成され、サイドウォールスペーサＳＷ６は、ゲート電極ＧＥ２のドレイン側の側面上に、絶縁膜ＨＫ２を介して形成されている。
【００７５】
半導体領域Ｓ３，Ｄ３は、ｎ型の不純物が導入されたｎ型の半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域Ｓ３は、ｎ-型半導体領域Ｅ５と、それよりも高不純物濃度のｎ+型半導体領域Ｈ５とを有し、ドレイン用の半導体領域Ｄ３は、ｎ-型半導体領域Ｅ６と、それよりも高不純物濃度のｎ+型半導体領域Ｈ６とを有している。ｎ+型半導体領域Ｈ５は、ｎ-型半導体領域Ｅ５よりも接合深さが深くかつ不純物濃度が高く、また、ｎ+型半導体領域Ｈ６は、ｎ-型半導体領域Ｅ６よりも接合深さが深くかつ不純物濃度が高い。
【００７６】
ｐ型ウエルＰＷ３において、低濃度のｎ-型半導体領域Ｅ５は、ゲート電極ＧＥ２の一方の側面上のサイドウォールスペーサＳＷ５の下に形成され、高濃度のｎ+型半導体領域Ｈ５は、低濃度のｎ-型半導体領域Ｅ５の外側に形成されている。また、ｐ型ウエルＰＷ３において、低濃度のｎ-型半導体領域Ｅ６は、ゲート電極ＧＥ２の他方の側面上のサイドウォールスペーサＳＷ６の下に形成され、高濃度のｎ+型半導体領域Ｈ６は、低濃度のｎ-型半導体領域Ｅ６の外側に形成されている。従って、低濃度のｎ-型半導体領域Ｅ５とｎ-型半導体領域Ｅ６とは、ＭＩＳＦＥＴＱ２のチャネル領域に隣接し、かつ、そのチャネル領域をチャネル長方向に挟むように形成されている。そして、高濃度のｎ+型半導体領域Ｈ５は、低濃度のｎ-型半導体領域Ｅ５に隣接し、かつＭＩＳＦＥＴＱ２のチャネル領域からｎ-型半導体領域Ｅ５の分だけ離間するように形成され、また、高濃度のｎ+型半導体領域Ｈ６は、低濃度のｎ-型半導体領域Ｅ６に隣接し、かつＭＩＳＦＥＴＱ２のチャネル領域からｎ-型半導体領域Ｅ６の分だけ離間するように形成されている。このため、ｎ-型半導体領域Ｅ５は、ｎ+型半導体領域Ｈ５とＭＩＳＦＥＴＱ２のチャネル領域との間に介在し、ｎ-型半導体領域Ｅ６は、ｎ+型半導体領域Ｈ６とＭＩＳＦＥＴＱ２のチャネル領域との間に介在している。
【００７７】
ｐ型ウエルＰＷ３において、ゲート電極ＧＥ２の下の絶縁膜ＨＫ２，ＧＦ３の下にＭＩＳＦＥＴＱ２のチャネル領域が形成される。ゲート電極ＧＥ２の下の絶縁膜ＨＫ２，ＧＦ３の下のＭＩＳＦＥＴＱ２のチャネル形成領域には、ＭＩＳＦＥＴＱ２のしきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００７８】
メモリゲート電極ＭＧの上部（上面）と制御ゲート電極ＣＧの上部（上面）とｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６の各上部（上面）とには、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。金属シリサイド層ＳＬにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００７９】
制御ゲート電極ＣＧを構成するシリコン膜と、その上の金属シリサイド層ＳＬとを合わせたものを、制御ゲート電極ＣＧとみなすこともでき、また、メモリゲート電極ＭＧを構成するシリコン膜と、その上の金属シリサイド層ＳＬとを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のショートをできるだけ防止するという観点から、メモリゲート電極ＭＧと制御ゲート電極ＣＧの一方または両方の上部に金属シリサイド層ＳＬを形成しない場合もあり得る。
【００８０】
半導体基板ＳＢ上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されている。ここでは、層間絶縁膜ＩＬ１は、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３とからなる。層間絶縁膜ＩＬ１の上面、すなわち絶縁膜ＩＬ２は、平坦化されている。
【００８１】
層間絶縁膜ＩＬ１には後述のコンタクトホールが形成され、コンタクトホール内には後述のプラグＰＧが形成され、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上には後述の絶縁膜ＩＬ６が形成され、絶縁膜ＩＬ６の配線溝に後述の配線Ｍ１が形成されているが、ここではその図示および説明は省略する。
【００８２】
本実施の形態では、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＳＷ１の幅Ｗ１は、制御ゲート電極ＣＧの側面上に形成されたサイドウォールスペーサＳＷ２の幅Ｗ２よりも大きい（Ｗ１＞Ｗ２）。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ１のソース側の側面上に形成されたサイドウォールスペーサＳＷ３の幅Ｗ３と、ゲート電極ＧＥ１のドレイン側の側面上に形成されたサイドウォールスペーサＳＷ４の幅Ｗ４とは、ほぼ同じである（Ｗ３＝Ｗ４）。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ２のドレイン側の側面上に形成されたサイドウォールスペーサＳＷ６の幅Ｗ６は、ゲート電極ＧＥ２のソース側の側面上に形成されたサイドウォールスペーサＳＷ５の幅Ｗ５よりも大きい（Ｗ６＞Ｗ５）。
【００８３】
ここで、サイドウォールスペーサＳＷ１の幅Ｗ１は、メモリゲート電極ＭＧのゲート長方向におけるサイドウォールスペーサＳＷ１の幅（寸法）であり、メモリゲート電極ＭＧのゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ１の幅（寸法）に対応している。また、サイドウォールスペーサＳＷ２の幅Ｗ２は、制御ゲート電極ＣＧのゲート長方向におけるサイドウォールスペーサＳＷ２の幅（寸法）であり、制御ゲート電極ＣＧのゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ２の幅（寸法）に対応している。また、サイドウォールスペーサＳＷ３，ＳＷ４の各幅Ｗ３，Ｗ４は、ゲート電極ＧＥ１のゲート長方向におけるサイドウォールスペーサＳＷ３，ＳＷ４の各幅（寸法）であり、ゲート電極ＧＥ１のゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ３，ＳＷ４の各幅（寸法）に対応している。また、サイドウォールスペーサＳＷ５，ＳＷ６の各幅Ｗ５，Ｗ６は、ゲート電極ＧＥ２のゲート長方向におけるサイドウォールスペーサＳＷ５，ＳＷ６の各幅（寸法）であり、ゲート電極ＧＥ２のゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ５，ＳＷ６の各幅（寸法）に対応している。
【００８４】
サイドウォールスペーサＳＷ１の幅Ｗ１がサイドウォールスペーサＳＷ２の幅Ｗ２よりも大きいのは、サイドウォールスペーサＳＷ１を構成する絶縁膜の層数が、サイドウォールスペーサＳＷ２を構成する絶縁膜の層数よりも多いためである。具体的には、サイドウォールスペーサＳＷ１は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ２とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなり、サイドウォールスペーサＳＷ２は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなる。つまり、サイドウォールスペーサＳＷ１の幅Ｗ１は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ２の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応し、サイドウォールスペーサＳＷ２の幅Ｗ２は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応している。このため、サイドウォールスペーサＰ２の厚みの分だけ、幅Ｗ１が幅Ｗ２よりも大きくなっている。
【００８５】
また、サイドウォールスペーサＳＷ３の幅Ｗ３とサイドウォールスペーサＳＷ４の幅Ｗ４とがほぼ同じであるのは、サイドウォールスペーサＳＷ３を構成する絶縁膜の層数と、サイドウォールスペーサＳＷ４を構成する絶縁膜の層数とが同じためである。具体的には、サイドウォールスペーサＳＷ３は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなり、サイドウォールスペーサＳＷ４は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなる。つまり、サイドウォールスペーサＳＷ３の厚みＷ３は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応し、サイドウォールスペーサＳＷ４の厚みＷ４は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応している。
【００８６】
また、サイドウォールスペーサＳＷ６の幅Ｗ６がサイドウォールスペーサＳＷ５の幅Ｗ５よりも大きいのは、サイドウォールスペーサＳＷ６を構成する絶縁膜の層数が、サイドウォールスペーサＳＷ５を構成する絶縁膜の層数よりも多いためである。具体的には、サイドウォールスペーサＳＷ５は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなり、サイドウォールスペーサＳＷ６は、絶縁膜Ｚ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ１とサイドウォールスペーサ（側壁絶縁膜）Ｐ２とサイドウォールスペーサ（側壁絶縁膜）Ｐ３とからなる。つまり、サイドウォールスペーサＳＷ５の幅Ｗ５は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応し、サイドウォールスペーサＳＷ６の幅Ｗ６は、絶縁膜Ｚ１の厚みとサイドウォールスペーサＰ１の厚みとサイドウォールスペーサＰ２の厚みとサイドウォールスペーサＰ３の厚みとの合計に対応している。このため、サイドウォールスペーサＰ１，Ｐ２の厚みの分だけ、幅Ｗ６が幅Ｗ５よりも大きくなっている。
【００８７】
サイドウォールスペーサＳＷ１の幅Ｗ１とサイドウォールスペーサＳＷ２の幅Ｗ２との差は、例えば１０〜３０ｎｍ程度とすることができる。また、サイドウォールスペーサＳＷ６の幅Ｗ６とサイドウォールスペーサＳＷ５の幅Ｗ５との差は、例えば４０〜８０ｎｍ程度とすることができる。
【００８８】
また、サイドウォールスペーサＳＷ２の幅Ｗ２よりもサイドウォールスペーサＳＷ１の幅Ｗ１が大きい（Ｗ１＞Ｗ２）ことを反映して、ｎ-型半導体領域Ｅ２の寸法Ｌ２よりもｎ-型半導体領域Ｅ１の寸法Ｌ１が大きくなっている（Ｌ１＞Ｌ２）。また、サイドウォールスペーサＳＷ３の幅Ｗ３とサイドウォールスペーサＳＷ４の幅Ｗ４とがほぼ同じ（Ｗ１＝Ｗ２）であることを反映して、ｎ-型半導体領域Ｅ３の寸法Ｌ３とｎ-型半導体領域Ｅ４の寸法Ｌ４とは、ほぼ同じになっている（Ｌ３＝Ｌ４）。また、サイドウォールスペーサＳＷ５の幅Ｗ５よりもサイドウォールスペーサＳＷ６の幅Ｗ６が大きい（Ｗ６＞Ｗ５）ことを反映して、ｎ-型半導体領域Ｅ５の寸法Ｌ５よりもｎ-型半導体領域Ｅ６の寸法Ｌ６が大きくなっている（Ｌ６＞Ｌ５）。
【００８９】
ここで、ｎ-型半導体領域Ｅ１の寸法Ｌ１は、メモリゲート電極ＭＧのゲート長方向におけるｎ-型半導体領域Ｅ１の寸法（長さ）であり、メモリゲート電極ＭＧのゲート長方向（すなわちメモリトランジスタのチャネル長方向）に平行な方向に測ったときのｎ-型半導体領域Ｅ１の寸法（長さ）に対応している。また、ｎ-型半導体領域Ｅ２の寸法Ｌ２は、制御ゲート電極ＣＧのゲート長方向におけるｎ-型半導体領域Ｅ２の寸法（長さ）であり、制御ゲート電極ＣＧのゲート長方向（すなわち制御トランジスタのチャネル長方向）に平行な方向に測ったときのｎ-型半導体領域Ｅ２の寸法（長さ）に対応している。また、ｎ-型半導体領域Ｅ３の寸法Ｌ３とｎ-型半導体領域Ｅ４の寸法Ｌ４とは、ゲート電極ＧＥ１のゲート長方向におけるｎ-型半導体領域Ｅ３，Ｅ４の各寸法（長さ）であり、ゲート電極ＧＥ１のゲート長方向（すなわちＭＩＳＦＥＴＱ１のチャネル長方向）に平行な方向に測ったときのｎ-型半導体領域Ｅ３とｎ-型半導体領域Ｅ４の各寸法（長さ）に対応している。また、ｎ-型半導体領域Ｅ５の寸法Ｌ５とｎ-型半導体領域Ｅ６の寸法Ｌ６とは、ゲート電極ＧＥ２のゲート長方向におけるｎ-型半導体領域Ｅ５，Ｅ６の各寸法（長さ）であり、ゲート電極ＧＥ２のゲート長方向（すなわちＭＩＳＦＥＴＱ２のチャネル長方向）に平行な方向に測ったときのｎ-型半導体領域Ｅ５とｎ-型半導体領域Ｅ６の各寸法（長さ）に対応している。
【００９０】
＜半導体装置の動作について＞
図７は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１、図３および図６に示されるようなメモリセル（選択メモリセル）の各部位に印加する電圧（Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂ）が示されている。ここで、電圧Ｖｍｇは、メモリゲート電極ＭＧに印加する電圧Ｖｍｇである。また、電圧Ｖｓは、半導体領域Ｓ１（ソース領域）に印加する電圧Ｖｓである。また、電圧Ｖｃｇは、制御ゲート電極ＣＧに印加する電圧Ｖｃｇである。また、電圧Ｖｄは、半導体領域Ｄ１（ドレイン領域）に印加する電圧Ｖｄである。また、ベース電圧Ｖｂは、ｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂである。
【００９１】
なお、上記メモリセルＭＣにおいて、半導体領域Ｓ１に印加する電圧Ｖｓは、実際には、ｎ+型半導体領域Ｈ１上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｓ１を構成する高濃度のｎ+型半導体領域Ｈ１に印加される。また、半導体領域Ｄ１に印加する電圧Ｖｄは、実際には、ｎ+型半導体領域Ｈ２上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｄ１を構成する高濃度のｎ+型半導体領域Ｈ２に印加される。また、上記低耐圧のＭＩＳＦＥＴＱ１において、半導体領域Ｓ２に印加する電圧は、実際には、ｎ+型半導体領域Ｈ３上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｓ２を構成する高濃度のｎ+型半導体領域Ｈ３に印加される。また、半導体領域Ｄ２に印加する電圧は、実際には、ｎ+型半導体領域Ｈ４上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｄ２を構成する高濃度のｎ+型半導体領域Ｈ４に印加される。また、上記高耐圧のＭＩＳＦＥＴＱ２において、半導体領域Ｓ３に印加する電圧は、実際には、ｎ+型半導体領域Ｈ５上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｓ３を構成する高濃度のｎ+型半導体領域Ｈ５に印加される。また、半導体領域Ｄ３に印加する電圧は、実際には、ｎ+型半導体領域Ｈ６上に配置されたプラグ（後述のプラグＰＧに対応）を介して、半導体領域Ｄ３を構成する高濃度のｎ+型半導体領域Ｈ６に印加される。
【００９２】
また、図７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００９３】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）を好適に用いることができる。
【００９４】
ＳＳＩ方式の書込みでは、例えば図７の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）に電子を注入することで書込みを行う。このときの印加電圧には、電圧Ｖｓが電圧Ｖｄよりも高く、電圧Ｖｍｇが電圧Ｖｓよりも高いという関係（Ｖｍｇ＞Ｖｓ＞Ｖｄ）がある。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入される。このため、ＳＳＩ方式では、絶縁膜ＭＺの制御ゲート電極ＣＧ側に電子が注入される。このように、ＳＳＩ方式では、半導体基板ＳＢから絶縁膜ＭＺの電荷蓄積部（ここでは絶縁膜ＭＺ２）にホットエレクトロンが注入されることにより、メモリセルの書込みが行われる。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００９５】
消去方式は、いわゆるＦＮ方式と呼ばれる、ＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）を好適に用いることができる。
【００９６】
ＦＮ方式の消去では、例えば図７の「消去」の欄に示されるような電圧（Ｖｍｇが正電圧で、Ｖｄ，Ｖｃｇ，Ｖｓ，Ｖｂがゼロボルト）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホール（正孔）をトンネリングさせて絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により絶縁膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００９７】
読出し時には、例えば図７の表の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。このときの印加電圧には、電圧Ｖｄが電圧Ｖｓよりも高い（Ｖｄ＞Ｖｓ）という関係がある。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９８】
また、消去方式として、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）を採用することもできる。ＢＴＢＴ方式の消去では、ＢＴＢＴ（Band-To-Band Tunneling）により発生したホール（正孔）を半導体基板（ＳＢ）側から絶縁膜ＭＺ中の電荷蓄積部（ここでは絶縁膜ＭＺ２）に注入することにより消去を行う。ＢＴＢＴ方式の消去では、例えば、Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖの電圧を、消去を行う選択メモリセルの各部位に印加する。
【００９９】
しかしながら、消去方式としては、ＢＴＢＴ方式（ＢＴＢＴ消去方式）よりもＦＮ方式（トンネリング消去方式）の方が、消去時の消費電流（消費電力）が少なくて済むため、消費電力の低減を図る上では有利である。
【０１００】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
【０１０１】
図８〜図３８は、本実施の形態の半導体装置の製造工程中の要部断面図である。図８〜図３８には、上記メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとの要部断面図が示されている。なお、メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは隣り合っていなくともよいが、理解を簡単にするために、図８〜図３８の断面図においては、メモリセル領域１Ａの隣に低耐圧ＭＩＳＦＥＴ形成領域１Ｂを図示し、その隣に高耐圧ＭＩＳＦＥＴ形成領域１Ｃを図示している。
【０１０２】
図８に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する。
【０１０３】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
【０１０４】
次に、図９に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板ＳＢの低耐圧ＭＩＳＦＥＴ形成領域１Ｂにｐ型ウエルＰＷ２を、半導体基板ＳＢの高耐圧ＭＩＳＦＥＴ形成領域１Ｃにｐ型ウエルＰＷ３を形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＢの主面から所定の深さにわたって形成される。
【０１０５】
次に、図９に示されるように、半導体基板ＳＢの主面に絶縁膜ＧＦ１，ＧＦ２，ＧＦ３を形成する。絶縁膜ＧＦ１は、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）に形成され、絶縁膜ＧＦ２は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）に形成され、絶縁膜ＧＦ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ３の上面）に形成される。
【０１０６】
絶縁膜ＧＦ１，ＧＦ２，ＧＦ３形成工程は、例えば、次のようにして行うことができる。すなわち、まず、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）の表面を清浄化してから、メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の上面）に、絶縁膜ＧＦ３用の酸化シリコン膜を熱酸化法などを用いて形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いてメモリセル領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける絶縁膜ＧＦ３用の酸化シリコン膜を除去し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける絶縁膜ＧＦ３用の酸化シリコン膜を残す。それから、絶縁膜ＧＦ１用と絶縁膜ＧＦ２用とを兼ねた酸化シリコン膜を、熱酸化法を用いて、メモリセル領域１Ａおよび低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の上面）に形成する。この際の熱酸化処理で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける絶縁膜ＧＦ３用の酸化シリコン膜の厚みが増加する。これにより、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）の表面に酸化シリコン膜からなる絶縁膜ＧＦ１が形成され、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ（ｐ型ウエルＰＷ２）の半導体基板ＳＢの表面に酸化シリコン膜からなる絶縁膜ＧＦ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）の表面に、絶縁膜ＧＦ３が形成された構造が得られる。なお、図９では、素子分離領域ＳＴ上に絶縁膜ＧＦ１，ＧＦ２，ＧＦ３が形成されている場合が図示されているが、熱酸化法を用いて絶縁膜ＧＦ１，ＧＦ２，ＧＦ３を形成した場合には、素子分離領域ＳＴ上には絶縁膜ＧＦ１，ＧＦ２，ＧＦ３は形成されない。
【０１０７】
高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦ３の厚みは、メモリセル領域１Ａの絶縁膜ＧＦ１の厚みや、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚みよりも、大きくなっている。メモリセル領域１Ａの絶縁膜ＧＦ１の厚みと、低耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＧＦ２の厚みとは、ほぼ同じである。
【０１０８】
次に、図１０に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＧＦ１，ＧＦ２，ＧＦ３上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する。
【０１０９】
シリコン膜ＰＳ１は、ポリシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、ポリシリコン膜からなるシリコン膜ＰＳ１に変えることもできる。
【０１１０】
シリコン膜ＰＳ１は、成膜後のイオン注入でｎ型不純物を導入するか、あるいは、成膜用ガスにより成膜時にｎ型不純物を導入することで、低抵抗率のドープトポリシリコン膜とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、ｎ型不純物が導入されるが、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃのシリコン膜ＰＳ１は、ノンドープのシリコン膜であってもよい。
【０１１１】
次に、図１０に示されるように、半導体基板ＳＢの主面全面上に、すなわちシリコン膜ＰＳ１上に、絶縁膜ＣＰＺを形成する。
【０１１２】
絶縁膜ＣＰＺは、例えば窒化シリコン膜からなる。絶縁膜ＣＰＺとして、酸化シリコン膜と、該酸化シリコン膜上に形成されかつ該酸化シリコン膜よりも厚い窒化シリコン膜との積層膜を用いることもできる。
【０１１３】
次に、図１１に示されるように、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＣＰＺとの積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上のキャップ絶縁膜ＣＰ１とからなる積層体ＬＭ１を形成する。
【０１１４】
このパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａの絶縁膜ＣＰＺおよびシリコン膜ＰＳ１を順次エッチング（ドライエッチング）してパターニングする。このフォトレジストパターンは、ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ全体と高耐圧ＭＩＳＦＥＴ形成領域１Ｃ全体とに形成される。シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜をパターニングした後で、このフォトレジストパターンは除去される。
【０１１５】
このようにして、図１１に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧと、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰ１との積層体ＬＭ１が形成される。このとき、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜ＰＳ１および絶縁膜ＣＰＺのパターニングは行われず、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜がそのまま残存する。低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに残存するシリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜を、符号ＬＭを付して積層膜ＬＭと称することとする。
【０１１６】
メモリセル領域１Ａにおいて、積層体ＬＭ１の下に残存する絶縁膜ＧＦ１が、制御トランジスタのゲート絶縁膜となる。従って、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＦ１を介して形成され、制御ゲート電極ＣＧ上に制御ゲート電極ＣＧとほぼ同じ平面形状のキャップ絶縁膜ＣＰ１が形成された状態となる。
【０１１７】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦ１は、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１１８】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図１２に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と積層体ＬＭ１の表面（上面および側面）上に、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する。この際、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、積層膜ＬＭが残存していたので、この積層膜ＬＭの表面（上面および側面）上にも絶縁膜ＭＺが形成され得る。このため、絶縁膜ＭＺは、半導体基板ＳＢ上に、積層体ＬＭ１および積層膜ＬＭを覆うように形成される。
【０１１９】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、絶縁膜ＭＺ１と、絶縁膜ＭＺ１上に形成された絶縁膜ＭＺ２と、絶縁膜ＭＺ２上に形成された絶縁膜ＭＺ３とを有する積層膜からなる。ここで、絶縁膜ＭＺ１と絶縁膜ＭＺ３とは、それぞれ酸化シリコン膜により形成することができ、絶縁膜ＭＺ２は、窒化シリコン膜により形成することができる。
【０１２０】
なお、図面を見やすくするために、図１２では、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３とからなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図１２において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、絶縁膜ＭＺ１と絶縁膜ＭＺ２と絶縁膜ＭＺ３との積層膜からなる。
【０１２１】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜からなる絶縁膜ＭＺ１を熱酸化法により形成してから、絶縁膜ＭＺ１上に窒化シリコン膜からなる絶縁膜ＭＺ２をＣＶＤ法で堆積し、更に絶縁膜ＭＺ２上に酸化シリコン膜からなる絶縁膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。熱酸化法としては、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることもできる。これにより、絶縁膜ＭＺ１（酸化シリコン膜）と絶縁膜ＭＺ２（窒化シリコン膜）と絶縁膜ＭＺ３（酸化シリコン膜）とを有する絶縁膜ＭＺを形成することができる。
【０１２２】
次に、図１３に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては積層体ＬＭ１を覆うように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては積層膜ＬＭを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する。
【０１２３】
シリコン膜ＰＳ２は、ポリシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、ポリシリコン膜からなるシリコン膜ＰＳ２に変えることもできる。
【０１２４】
シリコン膜ＰＳ２は、ｎ型不純物が導入されて低抵抗率とされている。シリコン膜ＰＳ２の成膜後のイオン注入でシリコン膜ＰＳ２にｎ型不純物を導入することもできるが、シリコン膜ＰＳ２の成膜時にシリコン膜ＰＳ２にｎ型不純物を導入することもできる。
【０１２５】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。このシリコン膜ＰＳ２のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチングすることにより、積層体ＬＭ１の両方の側面上に（絶縁膜ＭＺを介して）シリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１４に示されるように、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側面のうち、一方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。また、メモリセル領域１Ａにおいて、積層体ＬＭ１の両方の側面のうち、他方の側面上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＳが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、積層体ＬＭ１と絶縁膜ＭＺを介して隣り合うように形成される。
【０１２６】
シリコンスペーサＳＳは、導電体からなるサイドウォールスペーサ、すなわち導電体スペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＳとは、積層体ＬＭ１の互いに反対側となる側面上に形成されており、積層体ＬＭ１を挟んでほぼ対称な構造を有している。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃに残存させている積層膜ＬＭの側面上にも、絶縁膜ＭＺを介してシリコンスペーサＳＳが形成され得る。
【０１２７】
シリコン膜ＰＳ２のエッチバック工程を行った段階で、メモリゲート電極ＭＧとシリコンスペーサＳＳで覆われていない領域の絶縁膜ＭＺが露出される。メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと積層体ＬＭ１（制御ゲート電極ＣＧ）との間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記図１３の工程で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート電極ＭＧのゲート長を調整することができる。
【０１２８】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＳが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＳを除去する。その後、このフォトレジストパターンを除去し、図１５にはこの段階が示されている。シリコンスペーサＳＳは除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０１２９】
次に、図１６に示されるように、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび積層体ＬＭ１間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１６からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと積層体ＬＭ１（制御ゲート電極ＣＧ）との間の領域の、両領域にわたって絶縁膜ＭＺが連続的に延在している。
【０１３０】
次に、図１７に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの積層膜ＬＭを、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥ３とキャップ絶縁膜ＣＰ２とからなる積層体ＬＭ２と、ゲート電極ＧＥ４とキャップ絶縁膜ＣＰ３とからなる積層体ＬＭ３とを形成する。
【０１３１】
この積層膜ＬＭのパターニング工程は、具体的には、例えば次のようにして行うことができる。すなわち、シリコン膜ＰＳ１と絶縁膜ＣＰＺとの積層膜ＬＭ上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、積層膜ＬＭを構成する絶縁膜ＣＰＺおよびシリコン膜ＰＳ１を順次エッチング（ドライエッチング）してパターニングする。このフォトレジストパターンは、ここでは図示しないけれども、ゲート電極ＧＥ３形成予定領域と、ゲート電極ＧＥ４形成予定領域と、メモリセル領域１Ａ全体とに形成される。積層膜ＬＭをパターニングした後で、このフォトレジストパターンは除去される。
【０１３２】
このようにして、図１６に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ｂに、パターニングされた積層膜ＬＭからなる積層体ＬＭ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに、パターニングされた積層膜ＬＭからなる積層体ＬＭ３が形成される。このとき、メモリセル領域１Ａでは、上述したようにフォトレジストパターンを形成していたため、メモリゲート電極ＭＧや積層体ＬＭ１はエッチングされずに、そのまま残存する。
【０１３３】
積層体ＬＭ２は、ゲート電極ＧＥ３とゲート電極ＧＥ３上のキャップ絶縁膜ＣＰ２とからなり、ゲート電極ＧＥ３は、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ２は、パターニングされた絶縁膜ＣＰＺからなる。積層体ＬＭ３は、ゲート電極ＧＥ４とゲート電極ＧＥ４上のキャップ絶縁膜ＣＰ３とからなり、ゲート電極ＧＥ４は、パターニングされたシリコン膜ＰＳ１からなり、キャップ絶縁膜ＣＰ３は、パターニングされた絶縁膜ＣＰＺからなる。
【０１３４】
低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、積層体ＬＭ２の下に絶縁膜ＧＦ２が残存し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、積層体ＬＭ３の下に絶縁膜ＧＦ３が残存する。低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ３で覆われた部分以外の絶縁膜ＧＦ２は、積層膜ＬＭのパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。同様に、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ４で覆われた部分以外の絶縁膜ＧＦ３は、積層膜ＬＭのパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。従って、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥ３が、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に絶縁膜ＧＦ２を介して形成され、ゲート電極ＧＥ３上にゲート電極ＧＥ３とほぼ同じ平面形状のキャップ絶縁膜ＣＰ２が形成された状態となる。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥ４が、半導体基板ＳＢ（ｐ型ウエルＰＷ３）上に絶縁膜ＧＦ３を介して形成され、ゲート電極ＧＥ４上にゲート電極ＧＥ４とほぼ同じ平面形状のキャップ絶縁膜ＣＰ３が形成された状態となる。
【０１３５】
次に、図１８に示されるように、ｎ-型半導体領域（不純物拡散層）Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６を、イオン注入法などを用いて形成する。
【０１３６】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層体ＬＭ１、メモリゲート電極ＭＧ、積層体ＬＭ２および積層体ＬＭ３をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入することで、ｎ-型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６を形成することができる。
【０１３７】
この際、ｎ-型半導体領域Ｅ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して積層体ＬＭ１に隣接している側とは反対側の側面）に自己整合して形成される。また、ｎ-型半導体領域Ｅ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１の側面（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側面）に自己整合して形成される。また、ｎ-型半導体領域Ｅ３は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、積層体ＬＭ２の一方の側面（ソース側の側面）に自己整合して形成され、ｎ-型半導体領域Ｅ４は、積層体ＬＭ２の他方の側面（ドレイン側の側面）に自己整合して形成される。また、ｎ-型半導体領域Ｅ５は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、積層体ＬＭ３の一方の側面（ソース側の側面）に自己整合して形成され、ｎ-型半導体領域Ｅ６は、積層体ＬＭ３の他方の側面（ドレイン側の側面）に自己整合して形成される。ｎ-型半導体領域Ｅ１とｎ-型半導体領域Ｅ２とｎ-型半導体領域Ｅ３とｎ-型半導体領域Ｅ４とｎ-型半導体領域Ｅ５とｎ-型半導体領域Ｅ６とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１３８】
次に、図１９に示されるように、半導体基板ＳＢの主面全面上に、積層体ＬＭ１，ＬＭ２，ＬＭ３およびメモリゲート電極ＭＧを覆うように、絶縁膜Ｚ１を形成してから、半導体基板ＳＢの主面全面上に、すなわち絶縁膜Ｚ１上に、絶縁膜Ｚ２を形成する。
【０１３９】
絶縁膜Ｚ１と絶縁膜Ｚ２とは、互いに異なる絶縁材料からなる。これは、絶縁膜Ｚ１をエッチングする際に、絶縁膜Ｚ２をエッチングストッパ膜として機能させるためである。例えば、絶縁膜Ｚ１としては、窒化シリコン膜を好適に用いることができ、絶縁膜Ｚ２としては、酸化シリコン膜を好適に用いることができる。絶縁膜Ｚ２の形成膜厚は、絶縁膜Ｚ１の形成膜厚よりも厚くすることができる。
【０１４０】
次に、図２０に示されるように、絶縁膜Ｚ２をエッチバック（異方性エッチング）することにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上と、積層体ＬＭ２の側面上と、積層体ＬＭ３の側面上とに、選択的に絶縁膜Ｚ２を残して、サイドウォールスペーサ（側壁絶縁膜）Ｐ１を形成する。この工程を、以下では「絶縁膜Ｚ２のエッチバック工程」と称することとする。
【０１４１】
サイドウォールスペーサＰ１は、積層体ＬＭ２の両側面上と、積層体ＬＭ３の両側面上と、積層体ＬＭ１の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側面とは反対側の側面上と、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側面とは反対側の側面上とに形成される。但し、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３の各側面とサイドウォールスペーサＰ１との間には、絶縁膜Ｚ１が介在している。このため、積層体ＬＭ２の両側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ１が形成され、積層体ＬＭ３の両側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ１が形成され、積層体ＬＭ１の側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ１が形成され、メモリゲート電極ＭＧの側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ１が形成される。
【０１４２】
絶縁膜Ｚ２のエッチバック工程では、絶縁膜Ｚ１上に、絶縁膜Ｚ２をサイドウォールスペーサＰ１として残し、他の領域の絶縁膜Ｚ２を除去する。このため、絶縁膜Ｚ２のエッチバック工程を行うと、絶縁膜Ｚ１上に絶縁膜Ｚ２が局所的に残存してサイドウォールスペーサＰ１となり、サイドウォールスペーサＰ１で覆われた部分以外の絶縁膜Ｚ１は露出された状態となる。
【０１４３】
絶縁膜Ｚ２のエッチバック工程では、絶縁膜Ｚ２に比べて絶縁膜Ｚ１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。これにより、絶縁膜Ｚ２のエッチバック工程において、絶縁膜Ｚ１をエッチングストッパとして機能させることができ、絶縁膜Ｚ１がエッチングされるのを抑制または防止することができる。絶縁膜Ｚ２のエッチバック工程を終了した段階で、半導体基板ＳＢの主面上に絶縁膜Ｚ１が層状に残存していることが好ましく、これにより、絶縁膜Ｚ２のエッチバック工程で半導体基板ＳＢやメモリゲート電極ＭＧなどがエッチングされてしまうのを防止することができる。
【０１４４】
なお、「Ａに比べてＢがエッチングされにくい」ことは、「Ａのエッチング速度よりもＢのエッチング速度が小さい」ことに対応している。
【０１４５】
次に、図２１に示されるように、メモリセル領域１ＡのサイドウォールスペーサＰ１と、低耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＰ１と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ１とをエッチングにより除去し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ１は、除去せずに残存させる。この工程を、以下では「図２１のサイドウォールスペーサＰ１の除去工程」と称することとする。
【０１４６】
ここで、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ１とは、積層体ＬＭ３の両側に形成されたサイドウォールスペーサＰ１のうち、ドレイン領域（半導体領域Ｄ３）が形成される側に形成されたサイドウォールスペーサＰ１に対応している。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ１とは、積層体ＬＭ３の両側に形成されたサイドウォールスペーサＰ１のうち、ソース領域（半導体領域Ｓ３）が形成される側に形成されたサイドウォールスペーサＰ１に対応している。
【０１４７】
図２１のサイドウォールスペーサＰ１の除去工程は、具体的には、次のようにして行うことができる。すなわち、図２１に示されるように、まず、半導体基板ＳＢの主面上に、マスク層としてフォトレジストパターンＰＲ１をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＰＲ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ１を覆い、かつ、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ１を露出し、かつ、メモリセル領域１Ａ全体と低耐圧ＭＩＳＦＥＴ形成領域１Ｂ全体とを露出する。それから、フォトレジストパターンＰＲ１で覆われずに露出するサイドウォールスペーサＰ１を、エッチングにより除去する。図２１は、この段階が示されている。その後、フォトレジストパターンＰＲ１を除去する。このようにして、図２１のサイドウォールスペーサＰ１の除去工程が行われ、積層体ＬＭ１の側面上のサイドウォールスペーサＰ１と、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＰ１と、積層体ＬＭ２の両側面上のサイドウォールスペーサＰ１と、積層体ＬＭ３のソース側の側面上のサイドウォールスペーサＰ１とが除去される。積層体ＬＭ３のドレイン側の側面上のサイドウォールスペーサＰ１は、フォトレジストパターンＰＲ１で覆われていたため、除去されずに残存する。
【０１４８】
図２１のサイドウォールスペーサＰ１の除去工程では、サイドウォールスペーサＰ１に比べて絶縁膜Ｚ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、図２１のサイドウォールスペーサＰ１の除去工程においては、絶縁膜Ｚ１をエッチングストッパとして機能させることができ、絶縁膜Ｚ１がエッチングされるのを抑制または防止することができる。図２１のサイドウォールスペーサＰ１の除去工程では、エッチング工程を終了した段階で、半導体基板ＳＢの主面上に絶縁膜Ｚ１が層状に残存していることが好ましく、これにより、図２１のサイドウォールスペーサＰ１の除去工程で半導体基板ＳＢやメモリゲート電極ＭＧなどがエッチングされてしまうのを防止することができる。
【０１４９】
図２１のサイドウォールスペーサＰ１の除去工程では、露出している絶縁膜Ｚ１のエッチングを抑制しながら、サイドウォールスペーサＰ１を的確に除去するため、等方性のエッチングが好ましく、ウェットエッチングが特に好ましい。
【０１５０】
次に、図２２に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜Ｚ１上に、サイドウォールスペーサＰ１を覆うように、絶縁膜Ｚ３を形成する。
【０１５１】
絶縁膜Ｚ３と絶縁膜Ｚ１とは、互いに異なる絶縁材料からなる。これは、絶縁膜Ｚ３をエッチングする際に、絶縁膜Ｚ１をエッチングストッパ膜として機能させるためである。例えば、絶縁膜Ｚ１としては、窒化シリコン膜を好適に用いることができ、絶縁膜Ｚ３としては、酸化シリコン膜を好適に用いることができる。絶縁膜Ｚ３の形成膜厚は、絶縁膜Ｚ１の形成膜厚よりも厚くすることができる。
【０１５２】
次に、図２３に示されるように、絶縁膜Ｚ３をエッチバック（異方性エッチング）することにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上と、積層体ＬＭ２の側面上と、積層体ＬＭ３の側面上とに、選択的に絶縁膜Ｚ３を残して、サイドウォールスペーサ（側壁絶縁膜）Ｐ２を形成する。この工程を、以下では「絶縁膜Ｚ３のエッチバック工程」と称することとする。
【０１５３】
サイドウォールスペーサＰ２は、積層体ＬＭ２の両側面上と、積層体ＬＭ３の両側面上と、積層体ＬＭ１の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側面とは反対側の側面上と、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側面とは反対側の側面上とに形成される。
【０１５４】
但し、積層体ＬＭ２の両側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ２が形成され、積層体ＬＭ３のソース側の側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ２が形成され、積層体ＬＭ３のドレイン側の側面上に、絶縁膜ＭＺ１およびサイドウォールスペーサＰ１を介してサイドウォールスペーサＰ２が形成される。また、積層体ＬＭ１の側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ２が形成され、メモリゲート電極ＭＧの側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ２が形成される。
【０１５５】
絶縁膜Ｚ３のエッチバック工程では、絶縁膜Ｚ１上に、絶縁膜Ｚ３をサイドウォールスペーサＰ２として残し、他の領域の絶縁膜Ｚ３を除去する。このため、絶縁膜Ｚ３のエッチバック工程を行うと、絶縁膜Ｚ１上に絶縁膜Ｚ３が局所的に残存してサイドウォールスペーサＰ２となり、サイドウォールスペーサＰ１，Ｐ２で覆われた部分以外の絶縁膜Ｚ１は露出された状態となる。
【０１５６】
絶縁膜Ｚ３のエッチバック工程では、絶縁膜Ｚ３に比べて絶縁膜Ｚ１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。これにより、絶縁膜Ｚ３のエッチバック工程においては、絶縁膜Ｚ１をエッチングストッパとして機能させることができ、絶縁膜Ｚ１がエッチングされるのを抑制または防止することができる。絶縁膜Ｚ３のエッチバック工程を終了した段階で、半導体基板ＳＢの主面上に絶縁膜Ｚ１が層状に残存していることが好ましく、これにより、絶縁膜Ｚ３のエッチバック工程で半導体基板ＳＢやメモリゲート電極ＭＧなどがエッチングされてしまうのを防止することができる。
【０１５７】
次に、図２４に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＰ２と、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ２と、メモリセル領域１Ａのドレイン側のサイドウォールスペーサＰ２とを除去する。この際、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ２，Ｐ１と、メモリセル領域１Ａのソース側のサイドウォールスペーサＰ２とは、除去せずに残存させる。この工程を、以下では「図２４のサイドウォールスペーサＰ２の除去工程」と称することとする。
【０１５８】
ここで、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ２とは、積層体ＬＭ３の両側に形成されたサイドウォールスペーサＰ２のうち、ドレイン領域（半導体領域Ｄ３）が形成される側に形成されたサイドウォールスペーサＰ２に対応している。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ２とは、積層体ＬＭ３の両側に形成されたサイドウォールスペーサＰ２のうち、ソース領域（半導体領域Ｓ３）が形成される側に形成されたサイドウォールスペーサＰ２に対応している。また、メモリセル領域１Ａのドレイン側のサイドウォールスペーサＰ２とは、積層体ＬＭ１およびメモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＰ２のうち、ドレイン用の半導体領域Ｄ１が形成される側のサイドウォールスペーサＰ２、すなわち、積層体ＬＭ１の側面上に形成されたサイドウォールスペーサＰ２に対応している。また、メモリセル領域１Ａのソース側のサイドウォールスペーサＰ２とは、積層体ＬＭ１およびメモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＰ２のうち、ソース用の半導体領域Ｓ１が形成される側のサイドウォールスペーサＰ２、すなわち、メモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＰ２に対応している。
【０１５９】
図２４のサイドウォールスペーサＰ２の除去工程は、具体的には、次のようにして行うことができる。すなわち、図２４に示されるように、まず、半導体基板ＳＢの主面上に、マスク層としてフォトレジストパターンＰＲ２をフォトリソグラフィ技術を用いて形成する。フォトレジストパターンＰＲ２は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのドレイン側のサイドウォールスペーサＰ１，Ｐ２を覆い、かつ、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのソース側のサイドウォールスペーサＰ２を露出し、かつ、メモリセル領域１Ａのソース側のサイドウォールスペーサＰ２を覆い、かつ、メモリセル領域１Ａのドレイン側のサイドウォールスペーサＰ２を露出する。また、低耐圧ＭＩＳＦＥＴ形成領域１Ｂ全体は、フォトレジストパターンＰＲ２で覆われずに露出する。それから、フォトレジストパターンＰＲ２で覆われずに露出するサイドウォールスペーサＰ２を、エッチングにより除去する。図２４には、この段階が示されている。その後、フォトレジストパターンＰＲ２を除去する。このようにして、図２４のサイドウォールスペーサＰ２の除去工程が行われ、積層体ＬＭ１の側面上のサイドウォールスペーサＰ１と、積層体ＬＭ２の両側面上のサイドウォールスペーサＰ１と、積層体ＬＭ３のソース側の側面上のサイドウォールスペーサＰ１とが除去される。メモリゲート電極ＭＧの側面上のサイドウォールスペーサＰ１と、積層体ＬＭ３のドレイン側の側面上のサイドウォールスペーサＰ１とは、フォトレジストパターンＰＲ２で覆われていたため、除去されずに残存する。
【０１６０】
図２４のサイドウォールスペーサＰ２の除去工程では、サイドウォールスペーサＰ２に比べて絶縁膜Ｚ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、図２４のサイドウォールスペーサＰ２の除去工程においては、絶縁膜Ｚ１をエッチングストッパとして機能させることができ、絶縁膜Ｚ１がエッチングされるのを抑制または防止することができる。図２４のサイドウォールスペーサＰ２の除去工程を終了した段階で、半導体基板ＳＢの主面上に絶縁膜Ｚ１が層状に残存していることが好ましく、これにより、図２４のサイドウォールスペーサＰ２の除去工程で半導体基板ＳＢやメモリゲート電極ＭＧなどがエッチングされてしまうのを防止することができる。
【０１６１】
次に、図２５に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜Ｚ１上に、サイドウォールスペーサＰ１，Ｐ２を覆うように、絶縁膜Ｚ４を形成する。
【０１６２】
絶縁膜Ｚ４と絶縁膜Ｚ１とは、互いに異なる絶縁材料からなる。これは、絶縁膜Ｚ４をエッチングする際に、絶縁膜Ｚ１をエッチングストッパ膜として機能させるためである。例えば、絶縁膜Ｚ１としては、窒化シリコン膜を好適に用いることができ、絶縁膜Ｚ４としては、酸化シリコン膜を好適に用いることができる。絶縁膜Ｚ４の形成膜厚は、絶縁膜Ｚ１の形成膜厚よりも厚くすることができる。
【０１６３】
次に、図２６に示されるように、絶縁膜Ｚ４をエッチバック（異方性エッチング）することにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上と、積層体ＬＭ２の側面上と、積層体ＬＭ３の側面上とに、選択的に絶縁膜Ｚ３を残して、サイドウォールスペーサ（側壁絶縁膜）Ｐ３を形成する。この工程を、以下では「絶縁膜Ｚ４のエッチバック工程」と称することとする。
【０１６４】
サイドウォールスペーサＰ３は、積層体ＬＭ２の両側面上と、積層体ＬＭ３の両側面上と、積層体ＬＭ１の側面のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側面とは反対側の側面上と、メモリゲート電極ＭＧの側面のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側面とは反対側の側面上とに形成される。
【０１６５】
但し、積層体ＬＭ２の両側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ２が形成され、積層体ＬＭ３のソース側の側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ３が形成され、積層体ＬＭ３のドレイン側の側面上に、絶縁膜ＭＺ１とサイドウォールスペーサＰ１とサイドウォールスペーサＰ２とを介してサイドウォールスペーサＰ３が形成される。また、積層体ＬＭ１の側面上に、絶縁膜ＭＺ１を介してサイドウォールスペーサＰ３が形成され、メモリゲート電極ＭＧの側面上に、絶縁膜ＭＺ１およびサイドウォールスペーサＰ２を介してサイドウォールスペーサＰ３が形成される。
【０１６６】
絶縁膜Ｚ４のエッチバック工程では、絶縁膜Ｚ１上に、絶縁膜Ｚ４をサイドウォールスペーサＰ３として残し、他の領域の絶縁膜Ｚ４を除去する。このため、絶縁膜Ｚ４のエッチバック工程を行うと、絶縁膜Ｚ１上に絶縁膜Ｚ４が局所的に残存してサイドウォールスペーサＰ２となり、サイドウォールスペーサＰ１，Ｐ２，Ｐ３で覆われた部分以外の絶縁膜Ｚ１は露出された状態となる。
【０１６７】
絶縁膜Ｚ４のエッチバック工程では、絶縁膜Ｚ４に比べて絶縁膜Ｚ１がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。これにより、絶縁膜Ｚ４のエッチバック工程においては、絶縁膜Ｚ１をエッチングストッパとして機能させることができ、絶縁膜Ｚ１がエッチングされるのを抑制または防止することができる。
【０１６８】
次に、図２７に示されるように、絶縁膜ＭＺ１のうち、サイドウォールスペーサＰ１，Ｐ２，Ｐ３で覆われずに露出する部分をエッチングによって除去する。この工程を、以下では「図２７の絶縁膜Ｚ１の除去工程」と称することとする。
【０１６９】
図２７の絶縁膜Ｚ１の除去工程では、絶縁膜Ｚ１に比べて、サイドウォールスペーサＰ１，Ｐ２，Ｐ３、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、図２７の絶縁膜Ｚ１の除去工程において、サイドウォールスペーサＰ１，Ｐ２，Ｐ３、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされてしまうのを抑制または防止することができる。
【０１７０】
このように、図１９〜図２７の工程を行うことにより、積層体ＬＭ１およびメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側面）上と、積層体ＬＭ２の側面上と、積層体ＬＭ３の側面上とに、サイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６を形成することができる。
【０１７１】
すなわち、メモリゲート電極ＭＧの側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ２とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ１が形成される。また、積層体ＬＭ１の側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ２が形成される。また、積層体ＬＭ２のソース側の側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ３が形成される。また、積層体ＬＭ２のドレイン側の側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ４が形成される。また、積層体ＬＭ３のソース側の側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ５が形成される。また、積層体ＬＭ３のドレイン側の側面（側壁）上に形成された絶縁膜Ｚ１とサイドウォールスペーサＰ１とサイドウォールスペーサＰ２とサイドウォールスペーサＰ３とにより、サイドウォールスペーサＳＷ６が形成される。
【０１７２】
このため、サイドウォールスペーサＳＷ１は、メモリゲート電極ＭＧの側面に隣接して形成され、サイドウォールスペーサＳＷ２は、積層体ＬＭ１（制御ゲート電極ＣＧ）の側面に隣接して形成される。また、サイドウォールスペーサＳＷ３は、積層体ＬＭ１（ゲート電極ＧＥ３）のソース側の側面に隣接して形成され、サイドウォールスペーサＳＷ４は、積層体ＬＭ１（ゲート電極ＧＥ３）のドレイン側の側面に隣接して形成される。また、サイドウォールスペーサＳＷ５は、積層体ＬＭ２（ゲート電極ＧＥ４）のソース側の側面に隣接して形成され、サイドウォールスペーサＳＷ６は、積層体ＬＭ２（ゲート電極ＧＥ４）のドレイン側の側面に隣接して形成される。
【０１７３】
積層体ＬＭ３のドレイン側の側面上に形成されたサイドウォールスペーサＳＷ６の幅Ｗ６は、積層体ＬＭ３のソース側の側面上に形成されたサイドウォールスペーサＳＷ５の幅Ｗ５よりも大きくなっている（Ｗ６＞Ｗ５）。また、メモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＳＷ１の幅Ｗ１は、積層体ＬＭ１の側面上に形成されたサイドウォールスペーサＳＷ２の幅Ｗ２よりも大きくなっている（Ｗ１＞Ｗ２）。一方、積層体ＬＭ２のソース側の側面上に形成されたサイドウォールスペーサＳＷ３の幅Ｗ３と、積層体ＬＭ２のドレイン側の側面上に形成されたサイドウォールスペーサＳＷ４の幅Ｗ３とは、ほぼ同じである（Ｗ３＝Ｗ４）。
【０１７４】
次に、図２８に示されるように、ｎ+型半導体領域（不純物拡散層）Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６を、イオン注入法などを用いて形成する。
【０１７５】
具体的には、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、メモリゲート電極ＭＧおよび積層体ＬＭ１，ＬＭ２，ＬＭ３とそれらの側面上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）にイオン注入する。これにより、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６を形成することができる。この際、ｎ+型半導体領域Ｈ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面上のサイドウォールスペーサＳＷ１に自己整合して形成され、ｎ+型半導体領域Ｈ２は、メモリセル領域１Ａにおいて、積層体ＬＭ１（制御ゲート電極ＣＧ）の側面上のサイドウォールスペーサＳＷ２に自己整合して形成される。また、ｎ+型半導体領域Ｈ３は、低耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、積層体ＬＭ２（ゲート電極ＧＥ３）のソース側の側面上のサイドウォールスペーサＳＷ３に自己整合して形成され、ｎ+型半導体領域Ｈ４は、積層体ＬＭ２（ゲート電極ＧＥ３）のドレイン側の側面上のサイドウォールスペーサＳＷ４に自己整合して形成される。また、ｎ+型半導体領域Ｈ５は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、積層体ＬＭ３（ゲート電極ＧＥ４）のソース側の側面上のサイドウォールスペーサＳＷ５に自己整合して形成され、ｎ+型半導体領域Ｈ６は、積層体ＬＭ３（ゲート電極ＧＥ４）のドレイン側の側面上のサイドウォールスペーサＳＷ６に自己整合して形成される。これにより、ＬＤＤ構造が形成される。ｎ+型半導体領域Ｈ１とｎ+型半導体領域Ｈ２とｎ+型半導体領域Ｈ３とｎ+型半導体領域Ｈ４とｎ+型半導体領域Ｈ５とｎ+型半導体領域Ｈ６は、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１７６】
このようにして、ｎ-型半導体領域Ｅ１とそれよりも高不純物濃度のｎ+型半導体領域Ｈ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域Ｓ１が形成され、ｎ-型半導体領域Ｅ２とそれよりも高不純物濃度のｎ+型半導体領域Ｈ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域Ｄ１が形成される。また、ｎ-型半導体領域Ｅ３とそれよりも高不純物濃度のｎ+型半導体領域Ｈ３とにより、低耐圧のＭＩＳＦＥＴＱ１のソース領域として機能するｎ型の半導体領域Ｓ２が形成され、ｎ-型半導体領域Ｅ４とそれよりも高不純物濃度のｎ+型半導体領域Ｈ４とにより、低耐圧のＭＩＳＦＥＴＱ１のドレイン領域として機能するｎ型の半導体領域Ｄ２が形成される。また、ｎ-型半導体領域Ｅ５とそれよりも高不純物濃度のｎ+型半導体領域Ｈ５とにより、高耐圧のＭＩＳＦＥＴＱ２のソース領域として機能するｎ型の半導体領域Ｓ３が形成され、ｎ-型半導体領域Ｅ６とそれよりも高不純物濃度のｎ+型半導体領域Ｈ６とにより、高耐圧のＭＩＳＦＥＴＱ２のドレイン領域として機能するｎ型の半導体領域Ｄ３が形成される。
【０１７７】
ｎ+型半導体領域Ｈ１とメモリトランジスタのチャネル領域との間の距離（間隔）は、サイドウォールスペーサＳＷ１によって規定され、ｎ+型半導体領域Ｈ２と制御トランジスタのチャネル領域との間の距離（間隔）は、サイドウォールスペーサＳＷ２によって規定される。このように高濃度領域（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６）とチャネル領域との間の距離がサイドウォールスペーサ（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６）によって規定されることは、サイドウォールスペーサＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６でも成り立つ。このため、サイドウォールスペーサＳＷ２の幅Ｗ２よりもサイドウォールスペーサＳＷ１の幅Ｗ１が大きい（Ｗ１＞Ｗ２）ことを反映して、ｎ-型半導体領域Ｅ２の寸法Ｌ２よりもｎ-型半導体領域Ｅ１の寸法Ｌ１が大きくなる（Ｌ１＞Ｌ２）。また、サイドウォールスペーサＳＷ３の幅Ｗ３とサイドウォールスペーサＳＷ４の幅Ｗ４とがほぼ同じ（Ｗ１＝Ｗ２）であることを反映して、ｎ-型半導体領域Ｅ３の寸法Ｌ３とｎ-型半導体領域Ｅ４の寸法Ｌ４とは、ほぼ同じになる（Ｌ３＝Ｌ４）。また、サイドウォールスペーサＳＷ５の幅Ｗ５よりもサイドウォールスペーサＳＷ６の幅Ｗ６が大きい（Ｗ６＞Ｗ５）ことを反映して、ｎ-型半導体領域Ｅ５の寸法Ｌ５よりもｎ-型半導体領域Ｅ６の寸法Ｌ６が大きくなる（Ｌ６＞Ｌ５）。ここで、寸法Ｌ１，Ｌ２は上記図３に示され、寸法Ｌ３，Ｌ４は上記図４に示され、寸法Ｌ５，Ｌ６は上記図５に示されている。
【０１７８】
次に、ソースおよびドレイン用の半導体領域（ｎ-型半導体領域Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５，Ｅ６およびｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１７９】
次に、図２９に示されるように、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６の上面上とメモリゲート電極ＭＧの上面上とに、サリサイド技術を用いて金属シリサイド層ＳＬを形成する。
【０１８０】
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３およびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６を覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６およびメモリゲート電極ＭＧの各上部を上記金属膜と反応させる。これにより、図２９に示されるように、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６およびメモリゲート電極ＭＧの各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図２９には、この段階の断面図が示されている。
【０１８１】
次に、図３０に示されるように、半導体基板ＳＢの主面全面上に、メモリゲート電極ＭＧ、積層体ＬＭ１，ＬＭ２，ＬＭ３およびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ２を形成（堆積）する。
【０１８２】
絶縁膜ＩＬ２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【０１８３】
次に、絶縁膜ＩＬ２の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する。この研磨工程により、ゲート電極ＧＥ３、ゲート電極ＧＥ４および制御ゲート電極ＣＧの各上面が露出される。この研磨工程を、以下では「図３１の絶縁膜ＩＬ２の研磨工程」と称することとする。
【０１８４】
図３１の絶縁膜ＩＬ２の研磨工程では、ゲート電極ＧＥ３およびゲート電極ＧＥ４の各上面が露出するまで、絶縁膜ＩＬ２を研磨するが、制御ゲート電極ＣＧの高さはゲート電極ＧＥ３，ＧＥ４の各高さと同じであるため、ゲート電極ＧＥ３，ＧＥ４の各上面を露出させると、制御ゲート電極ＣＧの上面も露出されることになる。このため、図３１の絶縁膜ＩＬ２の研磨工程では、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３も研磨されて除去され、また、サイドウォールスペーサＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６の各上部も研磨され得る。
【０１８５】
なお、上記図１４の工程でシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧを形成する際に、メモリゲート電極ＭＧの高さ（最頂部の高さ）を制御ゲート電極ＣＧの高さ（上面の高さ）よりも低くしておき、図３１の絶縁膜ＩＬ２の研磨工程で、ゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧの各上面を露出させるが、メモリゲート電極ＭＧは露出しないようにすることもできる。これにより、図３１の絶縁膜ＩＬ２の研磨工程において、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬを研磨しなくて済むので、研磨工程を行いやすくなる。
【０１８６】
次に、図３２に示されるように、絶縁膜ＩＬ２上に、メモリセル領域１Ａを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出する絶縁膜ＩＬ４を形成する。絶縁膜ＩＬ４は、メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを含む絶縁膜ＩＬ２上に絶縁膜を形成してから、その絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＩＬ４を形成することにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＬ４で覆われているため露出しておらず、一方、ゲート電極ＧＥ３，ＧＥ４の各上面は、絶縁膜ＩＬ４で覆われずに露出した状態になる。
【０１８７】
次に、図３２に示されるように、ゲート電極ＧＥ３およびゲート電極ＧＥ４をエッチングして除去する。この工程を、以下では「図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程」と称することとする。
【０１８８】
図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程は、ゲート電極ＧＥ３，ＧＥ４に比べて、絶縁膜ＩＬ４、絶縁膜ＩＬ２、サイドウォールスペーサＳＷ、絶縁膜ＭＺ、絶縁膜ＧＦ２および絶縁膜ＧＦ３がエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程で、ゲート電極ＧＥ３およびゲート電極ＧＥ４を選択的にエッチングすることができる。ゲート電極ＧＥ３，ＧＥ４は、シリコンにより形成されているため、図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程において、ゲート電極ＧＥ３，ＧＥ４の高いエッチング選択比を確保しやすい。図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程は、ゲート電極ＧＥ３，ＧＥ４の各上面が露出し、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは露出していない状態で行われるため、ゲート電極ＧＥ３，ＧＥ４が選択的にエッチングされて除去され、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧはエッチングされずにそのまま残存する。
【０１８９】
図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程でゲート電極ＧＥ３，ＧＥ４が除去されたことにより、溝（凹部、窪み部）ＴＲ１，ＴＲ２が形成される。溝ＴＲ１は、ゲート電極ＧＥ３が除去された領域であり、ゲート電極ＧＥ３を除去するまでゲート電極ＧＥ３が存在していた領域に対応している。また、溝ＴＲ２は、ゲート電極ＧＥ４が除去された領域であり、ゲート電極ＧＥ４を除去するまでゲート電極ＧＥ４が存在していた領域に対応している。溝ＴＲ１の底面は、絶縁膜ＧＦ２の上面により形成され、溝ＴＲ１の側面は、サイドウォールスペーサＳＷ３，ＳＷ４を構成する絶縁膜Ｚ１により形成されている。溝ＴＲ２の底面は、絶縁膜ＧＦ３の上面により形成され、溝ＴＲ２の側面は、サイドウォールスペーサＳＷ５，ＳＷ６を構成する絶縁膜Ｚ１により形成されている。
【０１９０】
次に、図３３に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１，ＴＲ２の内面（底面および側面）上を含む絶縁膜ＩＬ２，ＩＬ４上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。絶縁膜ＨＫは、高誘電率絶縁膜からなる。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１，ＴＲ２内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥを形成する。金属膜ＭＥは、金属伝導を示す導電膜である。金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを例示できる。
【０１９１】
次に、図３４に示されるように、溝ＴＲ１，ＴＲ２の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。すなわち、溝ＴＲ１，ＴＲ２の外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ１，ＴＲ２内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
【０１９２】
このようにして、ゲート電極ＧＥ３が除去された領域である溝ＴＲ１内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ１が形成される。また、ゲート電極ＧＥ４が除去された領域である溝ＴＲ２内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ２が形成される。
【０１９３】
溝ＴＲ１に埋め込まれた金属膜ＭＥが、低耐圧のＭＩＳＦＥＴＱ１のゲート電極ＧＥ１となり、溝ＴＲ１に埋め込まれた絶縁膜ＨＫが、上記絶縁膜ＨＫ１となり、ゲート電極ＧＥ１の下に存在する絶縁膜ＨＫ１（ＨＫ）と絶縁膜ＧＦ２との積層体が、低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜として機能する。また、溝ＴＲ２に埋め込まれた金属膜ＭＥが、高耐圧のＭＩＳＦＥＴＱ２のゲート電極ＧＥ２となり、溝ＴＲ２に埋め込まれた絶縁膜ＨＫが、上記絶縁膜ＨＫ２となり、ゲート電極ＧＥ２の下に存在する絶縁膜ＨＫ２（ＨＫ）と絶縁膜ＧＦ３との積層体が、高耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜として機能する。
【０１９４】
本実施の形態では、ゲート電極ＧＥ３を除去してゲート電極ＧＥ１に置き換え、このゲート電極ＧＥ１を低耐圧ＭＩＳＦＥＴ形成領域１ＢのＭＩＳＦＥＴＱ１のゲート電極として用いている。このため、上記ゲート電極ＧＥ３は、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ１は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
【０１９５】
また、ゲート電極ＧＥ４を除去してゲート電極ＧＥ２に置き換え、このゲート電極ＧＥ２を高耐圧ＭＩＳＦＥＴ形成領域１ＣのＭＩＳＦＥＴＱ２のゲート電極として用いている。このため、上記ゲート電極ＧＥ４は、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ２は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
【０１９６】
また、本実施の形態では、金属膜ＭＥを用いてゲート電極ＧＥ１およびゲート電極ＧＥ２を形成しているため、ゲート電極ＧＥ１およびゲート電極ＧＥ２を、それぞれメタルゲート電極とすることができる。ゲート電極ＧＥ１およびゲート電極ＧＥ２を、それぞれメタルゲート電極としたことで、ゲート電極ＧＥ１およびゲート電極ＧＥ２の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１９７】
また、絶縁膜ＨＫ１，ＨＫ２に高誘電率絶縁膜を用いたことにより、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness）を抑制しながら、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１９８】
次に、図３５に示されるように、絶縁膜ＩＬ４を除去してから、絶縁膜ＩＬ２上に、低耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、かつメモリセル領域１Ａを露出する絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、メモリセル領域１Ａと低耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを含む絶縁膜ＩＬ２上に絶縁膜を形成してから、その絶縁膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＩＬ５を形成することにより、ゲート電極ＧＥ３，ＧＥ４は絶縁膜ＩＬ５で覆われているため露出しておらず、一方、制御ゲート電極ＣＧの上面は、絶縁膜ＩＬ５で覆われずに露出した状態になる。メモリゲート電極ＭＧは、絶縁膜ＩＬ２で覆われているため、露出されない。
【０１９９】
次に、制御ゲート電極ＣＧの上部に、サリサイド技術を用いて金属シリサイド層ＳＬ２を形成する。
【０２００】
金属シリサイド層ＳＬ２は、具体的には次のようにして形成することができる。すなわち、制御ゲート電極ＣＧの上面上を含む絶縁膜ＩＬ２および絶縁膜ＩＬ５上に、金属シリサイド層ＳＬ２形成用の金属膜を形成する。この金属膜は、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。それから、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧの上部を上記金属膜と反応させる。これにより、図３５に示されるように、制御ゲート電極ＣＧの上部に、金属シリサイド層ＳＬ２が形成される。その後、未反応の金属膜を除去し、図３５には、この段階の断面図が示されている。制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成することにより、制御ゲート電極ＣＧの抵抗を低減することができる。
【０２０１】
ここでは、上記図２９の工程では、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬを形成せずに、図３５の工程で、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成する場合について説明した。この場合は、上記図３において、制御ゲート電極ＣＧの上部に形成された金属シリサイド層ＳＬは、図３５の工程で形成した金属シリサイド層ＳＬ２に対応することになる。
【０２０２】
また、本実施の形態では、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成する場合について説明した。他の形態として、制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成しない場合もあり得る。制御ゲート電極ＣＧの上部に金属シリサイド層ＳＬ２を形成しない場合は、絶縁膜ＩＬ５形成工程と、金属シリサイド層ＳＬ２をサリサイドプロセスで形成する工程とを省略すればよい。
【０２０３】
次に、図３６に示されるように、半導体基板ＳＢの主面全面上に、絶縁膜（層間絶縁膜）ＩＬ３を形成（堆積）する。
【０２０４】
なお、図３６には、絶縁膜ＩＬ５をエッチングなどにより除去してから、絶縁膜ＩＬ２上に絶縁膜ＩＬ３を形成した場合が示されている。他の形態として、絶縁膜ＩＬ５を除去せずに絶縁膜ＩＬ３を形成することもできる。絶縁膜ＩＬ３としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ３の形成後、絶縁膜ＩＬ３の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ３の上面の平坦性を高めることもできる。絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより、層間絶縁膜ＩＬ１が構成される。
【０２０５】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１（ＩＬ３）上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１（ＩＬ３，ＩＬ２）をドライエッチングすることにより、図３７に示されるように、層間絶縁膜ＩＬ１(ＩＬ３，ＩＬ２)にコンタクトホール（開口部、貫通孔）を形成する。それから、そのコンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグ（コンタクトプラグ）ＰＧを形成する。
【０２０６】
プラグＰＧを形成するには、例えば、コンタクトホールの内面（底面および側面上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。バリア導体膜としては、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜などを用いることができる。それから、バリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール内を埋めるように形成する。その後、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、コンタクトホール内に埋め込まれたバリア導体膜および主導体膜からなるが、図面の簡略化のために、図３７では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０２０７】
コンタクトホールおよびそれに埋め込まれたプラグＰＧは、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上などに形成される。ｎ+型半導体領域Ｈ１上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ１と電気的に接続され、ｎ+型半導体領域Ｈ２上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ２と電気的に接続される。上記電圧Ｖｓは、ｎ+型半導体領域Ｈ１上に配置されたプラグＰＧからｎ+型半導体領域Ｈ１に印加され、上記電圧Ｖｄは、ｎ+型半導体領域Ｈ２上に配置されたプラグＰＧからｎ+型半導体領域Ｈ２に印加される。また、ｎ+型半導体領域Ｈ３上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ３と電気的に接続され、ｎ+型半導体領域Ｈ４上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ４と電気的に接続される。また、ｎ+型半導体領域Ｈ５上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ５と電気的に接続され、ｎ+型半導体領域Ｈ６上に配置されたプラグＰＧは、そのｎ+型半導体領域Ｈ６と電気的に接続される。また、図示はしないけれども、制御ゲート電極ＣＧ上に配置されたプラグＰＧは、その制御ゲート電極ＣＧと電気的に接続され、メモリゲート電極ＭＧ上に配置されたプラグＰＧは、そのメモリゲート電極ＭＧと電気的に接続される。
【０２０８】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０２０９】
まず、図３８に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ６の所定の領域に配線溝を形成した後、配線溝の底面および側面上を含む絶縁膜ＩＬ６上にバリア導体膜を形成する。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。
【０２１０】
配線Ｍ１は、プラグＰＧを介して、ｎ+型半導体領域Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
【０２１１】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０２１２】
以上のようにして、本実施の形態の半導体装置が製造される。
【０２１３】
また、本実施の形態では、制御ゲート電極ＣＧ、ゲート電極ＧＥ３およびゲート電極ＧＥ４上にキャップ絶縁膜ＣＰ１、キャップ絶縁膜ＣＰ２およびキャップ絶縁膜ＣＰ３を形成した場合について説明した。他の形態として、キャップ絶縁膜ＣＰ１、キャップ絶縁膜ＣＰ２およびキャップ絶縁膜ＣＰ３の形成を省略することもできる。その場合、制御ゲート電極ＣＧ、ゲート電極ＧＥ３およびゲート電極ＧＥ４の各上部に金属シリサイド層ＳＬを形成することもできる。
【０２１４】
また、本実施の形態では、ゲート電極ＧＥ３，ＧＥ４をメタルゲート電極であるゲート電極ＧＥ１，ＧＥ２に置き換える場合について説明した。他の形態として、ゲート電極ＧＥ３，ＧＥ４をメタルゲート電極に置き換えることなく、ＭＩＳＦＥＴのゲート電極として使用することも可能である。この場合、低耐圧のＭＩＳＦＥＴＱ１と高耐圧のＭＩＳＦＥＴＱ２とは、上記図２９に示される構成を有したものとなり、ゲート電極ＧＥ３が低耐圧のＭＩＳＦＥＴＱ１として機能し、ゲート電極ＧＥ４が低耐圧のＭＩＳＦＥＴＱ２として機能する。この場合、ゲート電極ＧＥ３，ＧＥ４は、ドープトポリシリコンからなるシリコンゲート電極である。この場合、上記図２９の構造を得た後、上記絶縁膜（層間絶縁膜）ＩＬ２を形成してから、ＣＭＰ法などで絶縁膜ＩＬ２の上面を平坦化するが、積層体ＬＭ１，ＬＭ２，ＬＭ３が露出する前に、絶縁膜ＩＬ２の研磨を終了する。それから、絶縁膜ＩＬ２にコンタクトホールを形成してから、コンタクトホール内に上記プラグＰＧを形成し、その後、絶縁膜ＩＬ２上に上記絶縁膜ＩＬ６を形成してから、絶縁膜ＩＬ６に配線溝を形成し、その配線溝内に上記配線Ｍ１を形成すればよい。また、この場合においては、制御ゲート電極ＣＧ上にキャップ絶縁膜Ｃ１が形成され、ゲート電極ＧＥ３上にキャップ絶縁膜ＣＰ２が形成され、ゲート電極ＧＥ４上にキャップ絶縁膜ＣＰ３が形成された構造となるが、キャップ絶縁膜ＣＰ１，ＣＰ２，ＣＰ３の形成を省略することもできる。
【０２１５】
＜検討例について＞
次に、本発明者が検討した検討例について説明する。図３９は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、本実施の形態の上記図３に相当するものである。
【０２１６】
図３９に示される第１検討例における不揮発性メモリのメモリセルＭＣ１０１は、以下の点が上記図３のメモリセルＭＣと相違している。
【０２１７】
すなわち、図３９に示される第１検討例におけるメモリセルＭＣ１０１では、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側面上に、絶縁体からなるサイドウォールスペーサＳＷ１０１が形成されている。また、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側面上に、絶縁体からなるサイドウォールスペーサＳＷ１０２が形成されている。また、メモリセルＭＣ１０１のソース用の半導体領域Ｓ１０１は、ｎ-型半導体領域Ｅ１０１と、ｎ-型半導体領域Ｅ１０１よりも高い不純物濃度を有するｎ+型半導体領域Ｈ１０１とにより形成されている。また、ドレイン用の半導体領域Ｄ１０１は、ｎ-型半導体領域Ｅ１０２と、ｎ-型半導体領域Ｅ１０２よりも高い不純物濃度を有するｎ+型半導体領域Ｈ１０２とにより形成されている。ｎ-型半導体領域Ｅ１０１は、サイドウォールスペーサＳＷ１０１の下に形成され、ｎ-型半導体領域Ｅ１０２は、サイドウォールスペーサＳＷ１０２の下に形成されている。
【０２１８】
図３９に示される第１検討例の場合、メモリゲート電極ＭＧの側面上に形成されたサイドウォールスペーサＳＷ１０１の幅Ｗ１０１と、制御ゲート電極ＣＧの側面上に形成されたサイドウォールスペーサＳＷ１０２の幅Ｗ１０２とは、同じである（すなわちＷ１０１＝Ｗ１０２）。これを反映して、ソース領域（半導体領域Ｓ１０１）のエクステンション領域である低不純物濃度のｎ-型半導体領域Ｅ１０１の寸法Ｌ１０１と、ドレイン領域（半導体領域Ｄ１０１）のエクステンション領域である低不純物濃度のｎ-型半導体領域Ｅ１０２の寸法Ｌ１０２とは、同じになっている（すなわちＬ１０１＝Ｌ１０２）。
【０２１９】
不揮発性メモリのメモリセルにおいても、耐圧を高めることは、半導体装置の信頼性を向上させる上で重要である。耐圧向上のためには、サイドウォールスペーサの幅（ゲート長方向の幅）を大きくして、ソース・ドレイン領域における低不純物濃度のエクステンション領域の寸法（ゲート長方向の寸法）を大きくすることが、有効である。このため、図３９の第１検討例のメモリセルＭＣ１０１においては、耐圧向上を図ろうとすると、サイドウォールスペーサＳＷ１０１の幅Ｗ１０１とｎ-型半導体領域Ｅ１０１の寸法Ｌ１０１とが等しい（Ｗ１０１＝Ｗ１０２）という関係を維持しながら、その幅Ｗ１０１，Ｗ１０２を大きくすることになる。しかしながら、サイドウォールスペーサＳＷ１０１，ＳＷ１０２の幅Ｗ１０１，Ｗ１０２を大きくすることは、メモリセルＭＣ１０１のセルサイズが大きくなることにつながるため、半導体装置の面積の増大を招いてしまい、半導体装置の小型化を図る上では、不利となる。
【０２２０】
このため、図３９の第１検討例の場合は、耐圧向上による半導体装置の信頼性の向上と、半導体装置の小型化とを両立させることは難しい。
【０２２１】
なお、サイドウォールスペーサの幅（ゲート長方向の幅）を大きくすれば、ＬＤＤ構造を有するソース・ドレイン領域において、高不純物濃度の半導体領域とチャネル領域との間の距離が大きくなり、高不純物濃度の半導体領域とチャネル領域との間に介在する低不純物濃度のエクステンション領域の寸法（ゲート長方向の寸法）が大きくなるため、耐圧を高めることができるのである。
【０２２２】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、不揮発性メモリのメモリセルを有する半導体装置である。本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ内に形成された半導体領域Ｄ１（第１半導体領域）および半導体領域Ｓ１（第２半導体領域）と、半導体領域Ｄ１と半導体領域Ｓ１との間の半導体基板ＳＢ上に絶縁膜ＧＦ１（第１ゲート絶縁膜）を介して形成された制御ゲート電極ＣＧ（第１ゲート電極）と、を有している。本実施の形態の半導体装置は、更に、半導体領域Ｄ１と半導体領域Ｓ１との間の半導体基板ＳＢ上に、電荷蓄積部を有する絶縁膜ＭＺ（第２ゲート絶縁膜）を介して形成されたメモリゲート電極ＭＧ（第２ゲート電極）を有している。本実施の形態の半導体装置は、更に、制御ゲート電極ＣＧのメモリゲート電極ＭＧに隣り合う側とは反対側の側面に隣接して形成されたサイドウォールスペーサＳＷ２（第１サイドウォールスペーサ）と、メモリゲート電極ＭＧの制御ゲート電極ＣＧに隣り合う側とは反対側の側面に隣接して形成されたサイドウォールスペーサＳＷ１（第２サイドウォールスペーサ）と、を有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのうち、制御ゲート電極ＣＧは半導体領域Ｄ１側に配置され、メモリゲート電極ＭＧは半導体領域Ｓ１側に配置されている。メモリセルＭＣの読み出し動作時には、半導体領域Ｄ１はメモリセルＭＣのドレイン領域として機能し、半導体領域Ｓ１はメモリセルＭＣのソース領域として機能する。
【０２２３】
本実施の形態の主要な特徴のうちの一つは、メモリセルＭＣが、シングルゲート型のメモリセルではなく、スプリットゲート型のメモリセルであることである。
【０２２４】
本実施の形態の主要な特徴のうちの他の一つは、メモリセルＭＣの書込み動作時には、絶縁膜ＭＺの電荷蓄積部（ここでは絶縁膜ＭＺ２）にソースサイド注入により電荷（ここでは電子）を注入することにより、メモリセルＭＣの書込みが行われることである。
【０２２５】
本実施の形態の主要な特徴のうちの更に他の一つは、制御ゲート電極ＣＧのゲート長方向における、サイドウォールスペーサＳＷ２の幅Ｗ２（第１の幅）よりも、メモリゲート電極ＭＧのゲート長方向における、サイドウォールスペーサＳＷ１の幅Ｗ１（第２の幅）が大きいことである。
【０２２６】
本実施の形態とは異なり、不揮発性メモリのメモリセルがシングルゲート型である場合を仮定する。シングルゲート型のメモリセルの場合は、書込み方式と消去方式に、トンネリングにより書込みや消去を行うトンネリング方式を用いることが一般的である。このため、シングルゲート型のメモリセルの場合は、書込み時と消去時にはソース・ドレイン領域に電圧が印加されないことになる。一方、読み出し時には、ソース領域に比べてドレイン領域に高電圧を印加する。このため、シングルゲート型のメモリセルの場合は、耐圧向上を図ろうとすると、読み出し時に高電圧が印加されるドレイン側の耐圧を高めることが重要になる。
【０２２７】
それに対して、本実施の形態では、不揮発性メモリのメモリセルＭＣは、シングルゲート型のメモリセルではなく、スプリットゲート型のメモリセルである。スプリットゲート型のメモリセルにおいても、書込み方式と消去方式に、トンネリングにより書込みや消去を行うトンネリング方式を用いた場合には、書込み時と消去時にはソース・ドレイン領域に電圧は印加されないことになる。一方、読み出し時には、ソース領域に比べてドレイン領域に高電圧を印加する。このため、書込み方式と消去方式にトンネリング方式を用いるのであれば、シングルゲート型のメモリセルの場合だけでなく、スプリットゲート型のメモリセルの場合でも、耐圧向上を図ろうとすると、読み出し時に高電圧が印加されるドレイン側の耐圧を高めることが重要になる。
【０２２８】
しかしながら、本発明者は、スプリットゲート型のメモリセルにおける書込み方式を検討した結果、トンネリング方式よりもＳＳＩ方式を採用した方が有利であることを見出した。例えば、トンネリング方式を採用した場合は、電荷蓄積部を有する絶縁膜（ここでは絶縁膜ＭＺ）において、電荷ブロック膜をトンネリングして電荷蓄積部（ここでは絶縁膜ＭＺ２）中に電子を注入するため、電荷ブロック膜（ここでは絶縁膜ＭＺ１または絶縁膜ＭＺ３）の厚みを薄くすることが必要になる。しかしながら、電荷ブロック膜を薄くすることは、不揮発性メモリのリテンション特性（電荷保持特性）の低下につながってしまう。このため、書込み方式にトンネリング方式を採用した場合は、リテンション特性を向上させにくくなってしまう。それに対して、書込み方式にＳＳＩ方式を採用した場合は、絶縁膜中の電荷蓄積部（ここでは絶縁膜ＭＺ２）にホットエレクトロンを注入するため、書込み方式にトンネリング方式を採用した場合に比べて、電荷ブロック膜（ここでは絶縁膜ＭＺ１または絶縁膜ＭＺ３）の厚みを厚くすることが可能になる。このため、書込み方式にトンネリング方式を採用した場合に比べて、書込み方式にＳＳＩ方式を採用した場合の方が、不揮発性メモリのリテンション特性を向上させやすい。このため、本実施の形態では、スプリットゲート型のメモリセルの書込み方式として、ＳＳＩ方式を採用している。従って、本実施の形態の半導体装置では、メモリセルＭＣの書込み動作時には、絶縁膜ＭＺの電荷蓄積部（ここでは絶縁膜ＭＺ２）にソースサイド注入により電荷（ここでは電子）を注入することにより、メモリセルＭＣの書込みが行われる。
【０２２９】
スプリットゲート型のメモリセルＭＣにおいて、書込み方式にＳＳＩ方式を採用した場合は、書込み時に半導体領域Ｓ１に正電圧を印加し、一方、読み出し時には半導体領域Ｄ１に正電圧を印加するが、読み出し時に半導体領域Ｄ１に印加される電圧に比べて、ＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧の方が、高くなっている。つまり、上記図６および図７において、読み出し時の電圧Ｖｄよりも書込み時の電圧Ｖｓの方が高電圧になっている。言い換えると、メモリセルＭＣの書込み動作時には、半導体領域Ｓ１に、半導体領域Ｄ１の電位よりも高い第１電圧が印加され、メモリセルＭＣの読み出し動作時には、半導体領域Ｄ１に、半導体領域Ｓ１の電位よりも高い第２電圧が印加されるが、第１電圧は第２電圧よりも高くなっているのである。
【０２３０】
これは、ＳＳＩ方式の書込み時には、ホットエレクトロンを絶縁膜ＭＺの電荷蓄積部（ここでは絶縁膜ＭＺ２）中に注入するために、半導体領域Ｓ１にある程度高い電位を印加するとともに、半導体領域Ｓ１への印加電圧よりも更に高い電圧をメモリゲート電極ＭＧに印加する必要があるためである。このため、書込み方式にＳＳＩ方式を採用した場合には、書込み時に半導体領域Ｓ１にある程度高い電圧を印加することが必要になることから、読み出し時に半導体領域Ｄ１に印加される電圧に比べて、ＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧の方が、高くなってしまう。つまり、上記図６および図７において、読み出し時の電圧Ｖｄよりも書込み時の電圧Ｖｓの方が高電圧になってしまうのである。このため、スプリットゲート型のメモリセルＭＣにおいて、書込み方式にＳＳＩ方式を採用した場合は、書込み時、消去時および読み出し時に半導体領域Ｄ１に印加される電圧の最高値よりも、書込み時、消去時および読み出し時に半導体領域Ｓ１に印加される電圧の最高値の方が高くなる。
【０２３１】
従って、スプリットゲート型のメモリセルＭＣにおいて、書込み方式にＳＳＩ方式を採用した場合は、ソース側である半導体領域Ｓ１側の耐圧を高めることが重要になる。
【０２３２】
そこで、本実施の形態では、不揮発性メモリのメモリセルに、スプリットゲート型のメモリセルＭＣを適用し、かつ、書込み方式にＳＳＩ方式を採用するとともに、サイドウォールスペーサＳＷ２の幅Ｗ２よりも、サイドウォールスペーサＳＷ１の幅Ｗ１を大きくしている（Ｗ１＞Ｗ２）。
【０２３３】
本実施の形態では、サイドウォールスペーサＳＷ１の幅Ｗ１を大きくしたことにより、ソース側である半導体領域Ｓ１側の耐圧を向上させることができる。具体的には、サイドウォールスペーサＳＷ１の幅Ｗ１を大きくしたことにより、高不純物濃度のｎ+型半導体領域Ｈ１とメモリトランジスタのチャネル領域との間の距離（間隔）を大きくし、高不純物濃度のｎ+型半導体領域Ｈ１とチャネル領域との間に介在する低不純物濃度のｎ-型半導体領域Ｅ１の寸法Ｌ１を大きくすることができるため、半導体領域Ｓ１側の耐圧を高めることができる。
【０２３４】
一方、ドレイン側である半導体領域Ｄ１側では、ソース側である半導体領域Ｓ１側ほどは、耐圧が要求されない。これは、上述したように、スプリットゲート型のメモリセルＭＣにおいて、書込み方式にＳＳＩ方式を採用した場合は、ＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧に比べて、読み出し時に半導体領域Ｄ１に印加される電圧の方が、低いからである。別の見方をすると、書込み時、消去時および読み出し時に半導体領域Ｓ１に印加される電圧の最高値よりも、書込み時、消去時および読み出し時に半導体領域Ｄ１に印加される電圧の最高値の方が低くなるからである。
【０２３５】
このため、半導体領域Ｓ１側ほど耐圧が要求されない半導体領域Ｄ１側では、サイドウォールスペーサＳＷ２の幅Ｗ２を小さくし、それによって、メモリセルＭＣの寸法（セルサイズ）を縮小することができる。これにより、半導体装置の面積を縮小することができ、半導体装置の小型化を図ることができる。
【０２３６】
このように、本実施の形態では、サイドウォールスペーサＳＷ２の幅Ｗ２よりも、サイドウォールスペーサＳＷ１の幅Ｗ１を大きく（Ｗ１＞Ｗ２）している。そうすることで、高電圧が印加される半導体領域Ｓ１側では、サイドウォールスペーサＳＷ１の幅Ｗ１を大きくして耐圧を向上させ、それほど高い電圧は印加されない半導体領域Ｄ１側では、サイドウォールスペーサＳＷ２の幅Ｗ２を小さくして、セルサイズを縮小することができる。これにより、耐圧向上による半導体装置の信頼性の向上と、半導体装置の小型化とを両立させることができる。
【０２３７】
上述のように、シングルゲート型のメモリセルでは、高電圧が印加されるのはソース領域ではなくドレイン領域であり、ドレイン側の耐圧を高めることが要求されるため、ソース側のサイドウォールスペーサの幅よりも、ドレイン側のサイドウォールスペーサの幅を大きくすることが想定される。このシングルゲート型のメモリセルの構造をスプリットゲート型のメモリセルにそのまま適用した場合には、本実施の形態とは異なり、ソース側のサイドウォールスペーサＳＷ１の幅Ｗ１よりも、ドレイン側のサイドウォールスペーサＳＷ２の幅Ｗ２を大きく（Ｗ２＞Ｗ１）することになる。
【０２３８】
しかしながら、本発明者は、書込み方式にはトンネリング方式よりもＳＳＩ方式を採用した方がリテンション特性で有利であることから、ＳＳＩ方式を採用した場合について検討した。その結果、スプリットゲート型のメモリセルの書込み方式にＳＳＩ方式を採用した場合には、読み出し時に半導体領域Ｄ１に印加される電圧に比べて、ＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧の方が高くなることに着目し、ドレイン側のサイドウォールスペーサＳＷ２の幅Ｗ２よりも、ソース側のサイドウォールスペーサＳＷ１の幅Ｗ１を大きく（Ｗ２＜Ｗ１）しているのである。
【０２３９】
また、本実施の形態では、サイドウォールスペーサＳＷ１を構成する絶縁膜の層数を、サイドウォールスペーサＳＷ２を構成する絶縁膜の層数よりも多くしている。これにより、サイドウォールスペーサＳＷ２の幅Ｗ２よりも、サイドウォールスペーサＳＷ１の幅Ｗ１が大きい（Ｗ２＜Ｗ１）という関係を、容易かつ的確に実現することができる。例えば、サイドウォールスペーサＳＷ２を、上記絶縁膜Ｚ１と上記サイドウォールスペーサ（側壁絶縁膜）Ｐ３とにより形成しており、合計２層の絶縁膜によりサイドウォールスペーサＳＷ２を形成している。一方、サイドウォールスペーサＳＷ１は、上記絶縁膜Ｚ１と上記サイドウォールスペーサ（側壁絶縁膜）Ｐ２と上記サイドウォールスペーサ（側壁絶縁膜）Ｐ３とにより形成しており、合計３層の絶縁膜によりサイドウォールスペーサＳＷ１を形成している。
【０２４０】
また、本実施の形態では、半導体基板ＳＢの主面上に、メモリセルＭＣだけでなく、周辺回路用の高耐圧のＭＩＳＦＥＴＱ２も形成している。
【０２４１】
ＭＩＳＦＥＴＱ２は、耐圧を高めるために、ゲート絶縁膜の厚みを厚くしているが、更に、ドレイン側のサイドウォールスペーサＳＷ６の幅Ｗ６を、ソース側のサイドウォールスペーサＳＷ５の幅Ｗ５よりも大きく（Ｗ６＞Ｗ５）し、それによって、ドレイン側である半導体領域Ｄ３側の耐圧を向上させている。具体的には、サイドウォールスペーサＳＷ６の幅Ｗ６を大きくしたことにより、高不純物濃度のｎ+型半導体領域Ｈ６とＭＩＳＦＥＴＱ２のチャネル領域との間の距離（間隔）を大きくし、高不純物濃度のｎ+型半導体領域Ｈ６とチャネル領域との間に介在する低不純物濃度のｎ-型半導体領域Ｅ６の寸法Ｌ６を大きくすることができるため、半導体領域Ｄ３側の耐圧を高めることができる。
【０２４２】
ＭＩＳＦＥＴＱ２は、不揮発性メモリではないため、書込みや消去に伴う電荷の注入は行われず、ＭＩＳＦＥＴＱ２の動作時には、ソース領域に比べてドレイン領域に高電圧を印加する。すなわち、ＭＩＳＦＥＴＱ２の動作時には、半導体領域Ｓ３の電位よりも高い電圧が半導体領域Ｄ３に印加される。このため、耐圧向上を図ろうとすると、高電圧が印加されるドレイン側の耐圧を高めることが重要になる。
【０２４３】
このため、ＭＩＳＦＥＴＱ２については、高電圧が印加されるドレイン側では、サイドウォールスペーサＳＷ６の幅Ｗ６を大きくすることで耐圧を向上させ、一方、ソース側である半導体領域Ｓ３には高電圧は印加されないため、ソース側のサイドウォールスペーサＳＷ５の幅Ｗ５は小さくして、半導体装置の面積を縮小させることができる。これにより、耐圧向上による半導体装置の信頼性の向上と、半導体装置の小型化とを両立させることができる。
【０２４４】
ここで、ソース側のサイドウォールスペーサの幅とドレイン側のサイドウォールスペーサの幅との大小関係は、ＭＩＳＦＥＴＱ２とメモリセルＭＣとでは、逆である。つまり、高耐圧のＭＩＳＦＥＴＱ２ではドレイン側のサイドウォールスペーサＳＷ６の幅Ｗ６をソース側のサイドウォールスペーサＳＷ５の幅Ｗ５よりも大きくするが、この技術を、そのままメモリセルＭＣに適用した場合は、本実施の形態とは異なり、ソース側のサイドウォールスペーサＳＷ１の幅Ｗ１よりも、ドレイン側のサイドウォールスペーサＳＷ２の幅Ｗ２を大きくすることになる。
【０２４５】
しかしながら、スプリットゲート型のメモリセルの書込み方式にＳＳＩ方式を採用した場合には、読み出し時に半導体領域Ｄ１に印加される電圧に比べて、ＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧が高くなることに着目し、ドレイン側のサイドウォールスペーサＳＷ２の幅Ｗ２よりも、ソース側のサイドウォールスペーサＳＷ１の幅Ｗ１を大きく（Ｗ２＜Ｗ１）しているのである。
【０２４６】
このように、本実施の形態では、不揮発性メモリの動作方式まで考慮に入れた上で、不揮発性メモリのメモリセルＭＣと周辺回路用の高耐圧のＭＩＳＦＥＴＱ２の構造を設計し、それによって、メモリセルＭＣとＭＩＳＦＥＴＱ２の両者の耐圧向上を図りながら、半導体装置の小型化も図っている。
【０２４７】
また、サイドウォールスペーサＳＷ６の幅Ｗ６は、ＭＩＳＦＥＴＱ２に要求される耐圧レベルを考慮して設定することができ、サイドウォールスペーサＳＷ１の幅Ｗ１は、メモリセルＭＣに要求される耐圧レベルを考慮して設定することができる。このため、サイドウォールスペーサＳＷ６の幅Ｗ６とサイドウォールスペーサＳＷ１の幅Ｗ１とを比べると、Ｗ６＞Ｗ１の場合と、Ｗ６＝Ｗ１の場合と、Ｗ６＜Ｗ１の場合とがあり得る。上記図３および図５には、サイドウォールスペーサＳＷ６の幅Ｗ６がサイドウォールスペーサＳＷ１の幅Ｗ１よりも大きい場合（すなわちＷ６＞Ｗ１の場合）が示されているが、これは、高耐圧のＭＩＳＦＥＴＱ２のドレイン用の半導体領域Ｄ３に印加されるドレイン電圧が、メモリセルＭＣのＳＳＩ方式の書込み時に半導体領域Ｓ１に印加される電圧Ｖｓよりも大きい場合に、特に好適である。
【０２４８】
また、本実施の形態では、半導体基板ＳＢの主面上に、更に、周辺回路用の低耐圧のＭＩＳＦＥＴＱ１も形成している。低耐圧のＭＩＳＦＥＴＱ１については、耐圧を高める要求が小さいため、ソース側のサイドウォールスペーサＳＷ３の幅Ｗ３とドレイン側のサイドウォールスペーサＳＷ４の幅Ｗ４とは、いずれも大きくする必要はない。このため、ソース側のサイドウォールスペーサＳＷ３の幅Ｗ３とドレイン側のサイドウォールスペーサＳＷ４の幅Ｗ４とは、ほぼ同じになっている（Ｗ３＝Ｗ４）。
【０２４９】
（実施の形態２）
上記実施の形態１では、シリコンゲート電極であるゲート電極ＧＥ３を、メタルゲート電極であるゲート電極ＧＥ１に置換し、シリコンゲート電極であるゲート電極ＧＥ４を、メタルゲート電極であるゲート電極ＧＥ２に置換したが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとは、メタルゲート電極に置換していなかった。
【０２５０】
それに対して、本実施の形態２では、シリコンゲート電極であるゲート電極ＧＥ３を、メタルゲート電極であるゲート電極ＧＥ１に置換し、シリコンゲート電極であるゲート電極ＧＥ４を、メタルゲート電極であるゲート電極ＧＥ２に置換し、シリコンゲート電極である制御ゲート電極ＣＧを、メタルゲート電極である後述の制御ゲート電極ＣＧ１に置換している。メモリゲート電極ＭＧとは、メタルゲート電極に置換しない。
【０２５１】
以下、図４０〜図４２を参照して具体的に説明する。図４０〜図４２は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０２５２】
絶縁膜ＩＬ２の研磨工程を行って上記図３１の構造を得るまでは、本実施の形態２も上記実施の形態１の製造工程と同様であるので、ここではその説明は省略する。
【０２５３】
上記実施の形態１と同様にして、上記図３１の構造を得た後、本実施の形態２では、図４０に示されるように、ゲート電極ＧＥ３、ゲート電極ＧＥ４および制御ゲート電極ＣＧをエッチングして除去する。この工程を、以下では「図４０のエッチング工程」と称することとする。
【０２５４】
図４０のエッチング工程は、ゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧに比べて、絶縁膜ＩＬ２、サイドウォールスペーサＳＷ、絶縁膜ＭＺおよび絶縁膜ＧＦ１，ＧＦ２，ＧＦ３がエッチングされにくい条件で、エッチングを行うことが好ましい。これにより、図４０のエッチング工程で、ゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧを選択的にエッチングすることができる。図４０のエッチング工程は、ゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧの各上面が露出し、メモリゲート電極ＭＧは露出していない状態で行われるため、ゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧが選択的にエッチングされて除去され、メモリゲート電極ＭＧはエッチングされずにそのまま残存する。
【０２５５】
図３２のゲート電極ＧＥ３，ＧＥ４のエッチング工程でゲート電極ＧＥ３，ＧＥ４および制御ゲート電極ＣＧが除去されたことにより、溝（凹部、窪み部）ＴＲ１，ＴＲ２，ＴＲ３が形成される。溝ＴＲ１，ＴＲ２については、上記実施の形態１と同様である。溝ＴＲ３は、制御ゲート電極ＣＧが除去された領域であり、制御ゲート電極ＣＧを除去するまで制御ゲート電極ＣＧが存在していた領域に対応している。溝ＴＲ３の底面は、絶縁膜ＧＦ１の上面により形成され、溝ＴＲ３の側面は、サイドウォールスペーサＳＷ２を構成する絶縁膜Ｚ１と、絶縁膜ＭＺとにより形成されている。
【０２５６】
次に、図４１に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲ１，ＴＲ２，ＴＲ３の内面（底面および側面）上を含む絶縁膜ＩＬ２上に、高誘電率ゲート絶縁膜用の絶縁膜として、絶縁膜ＨＫを形成する。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ１，ＴＲ２，ＴＲ３内を埋めるように、メタルゲート電極用の導電膜として、金属膜ＭＥを形成する。絶縁膜ＨＫと金属膜ＭＥの各材料については、上記実施の形態１と同様である。
【０２５７】
次に、図３４に示されるように、溝ＴＲ１，ＴＲ２，ＴＲ３の外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって除去することにより、溝ＴＲ１，ＴＲ２，ＴＲ３内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む。
【０２５８】
このようにして、ゲート電極ＧＥ３が除去された領域である溝ＴＲ１内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ１が形成される。また、ゲート電極ＧＥ４が除去された領域である溝ＴＲ２内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＧＥ２が形成される。また、制御ゲート電極ＣＧが除去された領域である溝ＴＲ３内に、高誘電率絶縁膜である絶縁膜ＨＫを介して、メタルゲート電極であるゲート電極ＣＧ１が形成される。ゲート電極ＧＥ１，ＧＥ２については、上記実施の形態１と同様である。
【０２５９】
溝ＴＲ３に埋め込まれた金属膜ＭＥが、制御ゲート電極ＣＧ１となり、制御トランジスタのゲート電極として機能する。制御ゲート電極ＣＧ１の下に存在する絶縁膜ＨＫと絶縁膜ＧＦ１との積層体が、制御トランジスタのゲート絶縁膜として機能する。
【０２６０】
本実施の形態２では、制御ゲート電極ＣＧを除去して制御ゲート電極ＣＧ１に置き換え、この制御ゲート電極ＣＧ１を、不揮発性メモリのメモリセルを構成する制御トランジスタのゲート電極として用いている。このため、本実施の形態２の場合は、上記制御ゲート電極ＣＧは、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、制御ゲート電極ＣＧ１は、制御トランジスタを構成するゲート電極とみなすことができる。
【０２６１】
その後、上記実施の形態１の上記図３６〜図３８の工程を行う。すなわち、絶縁膜ＩＬ２上に、ゲート電極ＧＥ１，ＧＥ２および制御ゲート電極ＣＧ１を覆うように、上記絶縁膜ＩＬ３を形成し、上記絶縁膜ＩＬ３，ＩＬ２にコンタクトホールを形成し、コンタクトホール内に上記プラグＰＧを形成し、プラグＰＧが埋め込まれた絶縁膜ＩＬ３上に上記絶縁膜ＩＬ６および上記配線Ｍ１を形成するが、ここではその図示および説明は省略する。
【０２６２】
図４３は、本実施の形態２の半導体装置の要部断面図であり、上記図３に相当する断面図が示されている。
【０２６３】
本実施の形態２の半導体装置が、上記実施の形態１と相違しているのは、上記実施の形態１における制御ゲート電極ＣＧが、本実施の形態２では、絶縁膜ＨＫと制御ゲート電極ＣＧ１とに置換されていることである。絶縁膜ＨＫは高誘電率絶縁膜であり、制御ゲート電極ＣＧ１はメタルゲート電極である。制御ゲート電極ＣＧ１の直下に絶縁膜ＨＫと絶縁膜ＧＦ１との積層膜が存在し、絶縁膜ＨＫが上側で、絶縁膜ＧＦ１が下側である。この絶縁膜ＨＫは、制御ゲート電極ＣＧ１の下面だけでなく、制御ゲート電極ＣＧ１の側面も覆っている。このため、絶縁膜ＨＫは、制御ゲート電極ＣＧ１の下面と絶縁膜ＧＦ１との間と、制御ゲート電極ＣＧ１の側面とサイドウォールスペーサＳＷ１（絶縁膜Ｚ１）との間
と、制御ゲート電極ＣＧ１の側面と絶縁膜ＭＺとの間とに、連続的に延在している。従って、制御ゲート電極ＣＧ１とメモリゲート電極ＭＧとの間には、絶縁膜ＭＺと絶縁膜ＨＫとが介在することになる。
【０２６４】
本実施の形態２の半導体装置の他の構成は、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２６５】
本実施の形態２においても、上記実施の形態１で説明したような特徴を有することにより、上述したような効果を得ることができる。
【０２６６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２６７】
ＣＧ  制御ゲート電極
Ｄ１  半導体領域
ＧＦ１  絶縁膜
ＭＣ  メモリセル
ＭＧ  メモリゲート電極
ＭＺ  絶縁膜
Ｓ１   半導体領域
ＳＢ  半導体基板
ＳＷ１，ＳＷ２  サイドウォールスペーサ
Ｗ１，Ｗ２  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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