(57)【特許請求の範囲】
【請求項１】
一端が接地されて他端がインダクタの一端に接続されたキャパシタと抵抗とが並列接続され、該インダクタの他端にソースが接続されたトランジスタと、
前記トランジスタのゲートバイアスを複数の分圧比を実現できる構成の分圧抵抗により印加することを特徴とする低雑音増幅回路。
【請求項２】
請求項１に記載の低雑音増幅回路を複数備え、
前段の出力が後段の入力に接続されて多段で構成されていることを特徴とする低雑音増幅器。
【請求項３】
トランジスタのソースを接地した低雑音増幅回路と請求項１に記載した低雑音増幅回路とにより構成されていることを特徴とする低雑音増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一例としてＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）によって形成される低雑音増幅回路及び低雑音増幅器に関する。
【背景技術】
【０００２】
図７で示したＵＭＳ社製ＧａＡｓ  ＬＮＡ  ＭＭＩＣ（ＣＨＡ３６８９−９９Ｆ）の回路構成においては、ゲートバイアス電圧の調整をＦＥＴのソース電極-接地間の抵抗１７，３８の各々について接地あるいは、抵抗１７と抵抗４１の直列回路や抵抗３８と抵抗４４の直列回路の接地を選択することで実施するため、抵抗値の高い直列回路を選択した場合は、ドレイン電流の低減のほかに高周波の損失が増大し、出力が低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ゲートバイアス電圧の調整のためにＦＥＴのソース電極-接地間の抵抗値の高い直列回路を選択した場合は、ドレイン電流の低減のほかに高周波の損失が増大し、出力が低下する。
【０００４】
本発明は、上記に鑑みてなされたものであって、高周波の出力低下を低減したゲートバイアス調整のためのバイアス設定回路を備えた低雑音増幅回路を得ることを目的とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決し、目的を達成するために、本発明は、一端が接地されて他端がインダクタの一端に接続されたキャパシタと抵抗とが並列接続され、該インダクタの他端にソースが接続されたトランジスタと、前記トランジスタのゲートバイアスを複数の分圧比を実現できる構成の分圧抵抗により印加することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、高周波の出力低下を低減したゲートバイアス調整のためのバイアス設定回路を備えた低雑音増幅回路を得ることができるという効果を奏する。
【図面の簡単な説明】
【０００７】
【図１】実施の形態１に係る低雑音増幅器の一構成例を示す図
【図２】図１に示す低雑音増幅器のドレイン電流とＮＦの関係を示す図
【図３】図１に示す低雑音増幅器のドレイン電流と利得の関係を示す図
【図４】図１に示す低雑音増幅器のドレイン電流とＮＦの温度特性ΔＮＦ／ΔＴｃ示す図
【図５】図１に示す低雑音増幅器のドレイン電流に対する利得の温度特性を示す図
【図６】実施の形態２に係る低雑音増幅器の一構成例を示す図
【図７】従来の低雑音増幅器の構成を示す図
【発明を実施するための形態】
【０００８】
以下に、本発明の実施の形態にかかる低雑音増幅回路及び低雑音増幅器を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。なお、以下の説明における素子間の接続は電気的接続であり、接続される素子の間に他の素子が含まれていてもよい。
【０００９】
実施の形態１．
図１は、本実施の形態１に係る低雑音増幅器の一構成例を示す図である。図１に示す低雑音増幅器は、一端が接地されて他端がインダクタ７の一端に接続されたキャパシタ９と抵抗８とが並列接続され、インダクタ７の他端にソースが接続されたトランジスタ６と、トランジスタ６のゲートに接続され、インダクタ４とキャパシタ２５とが直列接続された回路を含む入力整合回路と、トランジスタ６のドレインに接続され、インダクタ１１とキャパシタ１２とが直列接続された回路を含む出力整合回路とを備える。そして、トランジスタ６のドレインにはインダクタ１０，１１を介してドレインバイアス端子３０が接続され、インダクタ４とキャパシタ２５との間には一端が接地された抵抗２４の他端と、抵抗である抵抗２６の一端とが接続され、抵抗２６の他端はゲートバイアス端子２３及び抵抗４６の一端に接続され、抵抗４６の他端はゲートバイアス端子４７に接続され、ゲートバイアス端子２３及び抵抗４６を介したゲートバイアス端子４７によって印加されるゲートバイアス電圧によってトランジスタ６のドレインバイアス電圧を選択可能である低雑音増幅回路を２段接続して構成されている。
【００１０】
また、図１に示す低雑音増幅器は、入力端子１と、出力端子２と、第１の回路１００と、第２の回路２００と、第３の回路３００と、第４の回路４００と、キャパシタ９，１８と、インダクタ７，１６と、トランジスタ６，１５と、抵抗８，１７，２４，２６，２７，２９，４６，４９と、ゲートバイアス端子２３，４７，４８，５０と、ドレインバイアス端子３０とを備える。第１の回路１００は、キャパシタ３，２５と、インダクタ４，５とを備える。第２の回路２００は、キャパシタ１２と、インダクタ１０，１１とを備える。第３の回路３００は、キャパシタ１３，２８と、インダクタ１４とを備える。第４の回路４００は、キャパシタ２１，２２と、インダクタ１９，２０とを備える。
【００１１】
図１に示す低雑音増幅器では、入力端子１は、第１の回路１００の入力に接続され、第１の回路１００の出力は、トランジスタ６のゲートに接続され、トランジスタ６のドレインは、第２の回路２００の入力に接続され、トランジスタ６のソースは、インダクタ７の一端に接続され、インダクタ７の他端は抵抗８の一端及びキャパシタ９の一端に接続され、抵抗８の他端及びキャパシタ９の他端は接地され、第２の回路２００の出力は、第３の回路３００の入力に接続されている。第３の回路３００の出力は、トランジスタ１５のゲートに接続され、トランジスタ１５のドレインは、第４の回路４００の入力に接続され、トランジスタ１５のソースは、インダクタ１６の一端に接続され、インダクタ１６の他端は抵抗１７の一端及びキャパシタ１８の一端に接続され、抵抗１７の他端及びキャパシタ１８の他端は接地されている。第４の回路４００の出力は、出力端子２に接続されている。
【００１２】
第１の回路１００の入力は、キャパシタ３の一端に接続され、キャパシタ３の他端は、インダクタ４の一端と、インダクタ５の一端に接続され、インダクタ５の他端は、第１の回路１００の出力に接続されている。インダクタ４の他端は、抵抗２４，２６の一端と、キャパシタ２５の一端とに接続されている。抵抗２４及びキャパシタ２５の他端は接地され、抵抗２６の他端はゲートバイアス端子２３及び抵抗４６の一端に接続されている。抵抗４６の他端はゲートバイアス端子４７に接続されている。キャパシタ３は直流電流を遮断する。
【００１３】
第２の回路２００の入力は、インダクタ１０の一端に接続され、インダクタ１０の他端は、インダクタ１１の一端と、第２の回路２００の出力とに接続されている。インダクタ１１の他端は、キャパシタ１２の一端と、ドレインバイアス端子３０とに接続されている。キャパシタ１２の他端は接地されている。キャパシタ１２は直流電流を遮断する。
【００１４】
第３の回路３００の入力は、キャパシタ１３の一端に接続され、キャパシタ１３の他端は、インダクタ１４の一端と、第３の回路３００の出力とに接続されている。インダクタ１４の他端は、抵抗２７，２９の一端と、キャパシタ２８の一端とに接続されている。抵抗２７及びキャパシタ２８の他端は接地され、抵抗２９の他端はゲートバイアス端子４８及び抵抗４９の一端に接続されている。抵抗４９の他端はゲートバイアス端子５０に接続されている。キャパシタ１３は直流電流を遮断する。
【００１５】
第４の回路４００の入力は、インダクタ１９の一端に接続され、インダクタ１９の他端は、インダクタ２０の一端と、キャパシタ２２の一端に接続され、キャパシタ２２の他端は、第４の回路４００の出力とに接続されている。インダクタ２０の他端は、キャパシタ２１の一端と、ドレインバイアス端子３０とに接続されている。キャパシタ２１の他端は接地されている。キャパシタ２２も直流電流を遮断する。
【００１６】
なお、図１において、第１の回路１００及びインダクタ５は前段の入力整合回路を構成し、第２の回路２００は前段の出力整合回路を構成し、第３の回路３００は後段の入力整合回路を構成し、第４の回路４００及びキャパシタ２２は後段の出力整合回路を構成している。
【００１７】
次に、図１に示す低雑音増幅器の動作について説明する。入力端子１から入力された信号は、前段の入力整合回路及び前段の出力整合回路で整合されたトランジスタ６で増幅され、トランジスタ６で増幅された信号は、後段の入力整合回路及び後段の出力整合回路で整合されたトランジスタ１５で増幅され、出力端子２から出力される。
【００１８】
トランジスタ６，１５のドレイン電圧は、ドレインバイアス端子３０により印加される。トランジスタ６，１５のゲートバイアスは、トランジスタ６，１５の各々のドレイン電流が抵抗８，１７に流れることで生じる電圧降下分が、抵抗２４，２７を介して印加されるゲートバイアスと、ゲートバイアス端子２３，４８により抵抗２４，２６及び抵抗２７，２９で構成された分圧回路を介して外部から印加するゲートバイアス又は抵抗４６，４９を介したゲートバイアス端子４７，５０により抵抗２４，２６及び抵抗２７，２９で構成された分圧回路を介して外部から印加するゲートバイアスのいずれかとの合成された電圧を選択することができる。
【００１９】
このように、ゲートバイアス端子２３，４８及びゲートバイアス端子４７，５０から抵抗２４，２６又は抵抗２７，２９により分圧抵抗を介して、ゲートバイアスを印加可能とし、従来の１電源動作の低雑音増幅器において生じていたドレイン電流のばらつきを低減し、低雑音増幅器の特性を均一にすることができる。
【００２０】
図２は、図１に示す低雑音増幅器のドレイン電流に対するＮＦ（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）を示す図である。横軸がドレイン電流Ｉｄであり、縦軸がＮＦである。図１に示す低雑音増幅器は、図２においてＮＦが最小となるドレイン電流にゲートバイアスを設定
することでＮＦを低減することができる。
【００２１】
図３は、図１に示す低雑音増幅器のドレイン電流に対する利得を示す図である。横軸がドレイン電流Ｉｄであり、縦軸は利得である。図１に示す低雑音増幅器は、図３において利得が最大となるドレイン電流にゲートバイアスを設定することで高利得化することができる。
【００２２】
図４は、図１に示す低雑音増幅器のドレイン電流に対するＮＦの温度特性ΔＮＦ／ΔＴｃを示す図である。ここで、温度特性ΔＮＦ／ΔＴｃは、温度の変化量ΔＴｃに対するＮＦの変化量ΔＮＦによって表される。横軸がドレイン電流Ｉｄであり、縦軸は温度特性ΔＮＦ／ΔＴｃである。図１に示す低雑音増幅器は、図４において温度特性、すなわちΔＮＦ／ΔＴｃを低減するドレイン電流にゲートバイアスを設定することができる。
【００２３】
図５は、図１に示す低雑音増幅器のドレイン電流に対する利得の温度特性を示す図である。ここで、温度特性Δ利得／ΔＴｃは、温度の変化量ΔＴｃに対する利得の変化量Δ利得によって表される。横軸がドレイン電流Ｉｄであり、縦軸は温度特性Δ利得／ΔＴｃである。図１に示す低雑音増幅器は、図５において温度特性、すなわちΔ利得／ΔＴｃ低減するドレイン電流にゲートバイアスを設定することができる。
【００２４】
図７は、従来の低雑音増幅器の構成を示す図である。図７には、抵抗３２，３３，３４，３６，３７，３８，４１，４４、キャパシタ３５、増幅器３９，４０，４３及び端子４２，４５が示されている。その他の構成については同一符号を付したものについては図１に示す構成と同様である。図７に示す回路構成では、ゲートバイアス電圧の調整をトランジスタのソースと接地間の抵抗１７，３８の各々について、接地、抵抗１７と抵抗４１によって構成される直列回路、又は抵抗３８と抵抗４４の直列回路の接地を選択することにより行う。そのため、抵抗値の高い直列回路を選択した場合には、ドレイン電流の低減のほかに高周波の損失が増大し、出力が低下する。
【００２５】
また、図１に示す低雑音増幅器は、ＭＭＩＣ上の分圧抵抗により、抵抗の温度特性を無視することが可能となり、ゲートバイアスの温度特性を低減することができる。また、複数のゲートバイアス端子のいずれかを選択する構成とすることで、従来の低雑音増幅器に対し、高周波の出力低下を低減したゲートバイアス調整をすることができる。
【００２６】
実施の形態２．
図６は、本実施の形態２に係る低雑音増幅器の一構成例を示す図である。図６に示す低雑音増幅器は、図１に示す低雑音増幅器から抵抗１７，２７及びキャパシタ１８を除き、抵抗２９はゲートバイアス端子３１にのみ接続されている点が異なり、その他の構成は同一である。なお、実施の形態１と同じ構成には同じ符号を付している。
【００２７】
トランジスタ６のゲートバイアスはゲートバイアス端子２３，４７により印加され、トランジスタ１５のゲートバイアスはゲートバイアス端子３１により印加される。
【００２８】
すなわち、本実施の形態に係る低雑音増幅器は、初段は実施の形態１にて説明した低雑音増幅回路を備え、後段の低雑音増幅回路では、一端が接地されたインダクタ１６の他端にソースが接続されたトランジスタ１５と、トランジスタ１５のゲートに接続され、インダクタ１４とキャパシタ２８とが直列接続された回路を含む入力整合回路と、トランジスタ１５のドレインに接続され、インダクタ２０とキャパシタ２１，２２とが直列接続された回路を含む出力整合回路とを備え、トランジスタ１５のドレインにはインダクタ１９，２０を介してドレインバイアス端子３０が接続され、インダクタ１４とキャパシタ２８との間には抵抗２９の一端が接続され、抵抗２９の他端は後段用のゲートバイアス端子３１に接続される。後段用のゲートバイアス端子３１によって印加されるゲートバイアス電圧によってトランジスタ１５のゲートバイアス電圧を初段とは別個に印加可能な低雑音増幅器である。
【００２９】
図６に示す低雑音増幅器によれば、抵抗１７によって生じる出力の低下を回避することができ、実施の形態１の低雑音増幅器よりも高出力化が可能となる。
【００３０】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００３１】
１  入力端子、２  出力端子、３，９，１２，１３，１８，２１，２２，２５，２８，３５  キャパシタ、４，５，７，１０，１１，１４，１６，１９，２０  インダクタ、６，１５  トランジスタ、８，１７，２４，２６，２７，２９，３２，３３，３４，３６，３７，３８，４１，４４，４６，４９  抵抗、２３，３１，４７，４８，５０  ゲートバイアス端子、３０  ドレインバイアス端子、３９，４０，４３  増幅器、４２，４５  端子、１００  第１の回路、２００  第２の回路、３００  第３の回路、４００  第４の回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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