(57)【特許請求の範囲】
【請求項１】
第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、
第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、
前記第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、前記第２のＩ信号を増幅する第３のトランジスタと、
前記第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、前記第２のＱ信号を増幅する第４のトランジスタと、
前記第１のトランジスタの出力端子と前記第２の入力端子との間に接続されている第１のコンデンサと、
前記第２のトランジスタの出力端子と前記第３の入力端子との間に接続されている第２のコンデンサと、
前記第３のトランジスタの出力端子と前記第４の入力端子との間に接続されている第３のコンデンサと、
前記第４のトランジスタの出力端子と前記第１の入力端子との間に接続されている第４のコンデンサとを備え、
前記第１から第４のトランジスタを流れる電流を可変することで、前記第１から第４のトランジスタが有するトランスコンダクタンスと、前記第１から第４のコンデンサの容量値とによって決まる角周波数が可変するものであり、
前記第１から第４のトランジスタのそれぞれが、ベース端子が接地されているバイポーラトランジスタであり、
前記第１のトランジスタのエミッタ端子が前記第１の入力端子と接続され、前記第１のトランジスタのコレクタ端子が前記第１のトランジスタの出力端子であり、
前記第２のトランジスタのエミッタ端子が前記第２の入力端子と接続され、前記第２のトランジスタのコレクタ端子が前記第２のトランジスタの出力端子であり、
前記第３のトランジスタのエミッタ端子が前記第３の入力端子と接続され、前記第３のトランジスタのコレクタ端子が前記第３のトランジスタの出力端子であり、
前記第４のトランジスタのエミッタ端子が前記第４の入力端子と接続され、前記第４のトランジスタのコレクタ端子が前記第４のトランジスタの出力端子であることを特徴とするポリフェーズフィルタ。
【請求項２】
前記第１のトランジスタのエミッタ端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
前記第２のトランジスタのエミッタ端子は、第２の電流源又は第２の抵抗を介してグランドと接続され、
前記第３のトランジスタのエミッタ端子は、第３の電流源又は第３の抵抗を介してグランドと接続され、
前記第４のトランジスタのエミッタ端子は、第４の電流源又は第４の抵抗を介してグランドと接続されていることを特徴とする請求項１記載のポリフェーズフィルタ。
【請求項３】
第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、
第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、
前記第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、前記第２のＩ信号を増幅する第３のトランジスタと、
前記第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、前記第２のＱ信号を増幅する第４のトランジスタと、
前記第１のトランジスタの出力端子と前記第２の入力端子との間に接続されている第１のコンデンサと、
前記第２のトランジスタの出力端子と前記第３の入力端子との間に接続されている第２のコンデンサと、
前記第３のトランジスタの出力端子と前記第４の入力端子との間に接続されている第３のコンデンサと、
前記第４のトランジスタの出力端子と前記第１の入力端子との間に接続されている第４のコンデンサとを備え、
前記第１から第４のトランジスタを流れる電流を可変することで、前記第１から第４のトランジスタが有するトランスコンダクタンスと、前記第１から第４のコンデンサの容量値とによって決まる角周波数が可変するものであり、
前記第１から第４のトランジスタのそれぞれが、ゲート端子が接地されている電界効果トランジスタであり、
前記第１のトランジスタのソース端子が前記第１の入力端子と接続され、前記第１のトランジスタのドレイン端子が前記第１のトランジスタの出力端子であり、
前記第２のトランジスタのソース端子が前記第２の入力端子と接続され、前記第２のトランジスタのドレイン端子が前記第２のトランジスタの出力端子であり、
前記第３のトランジスタのソース端子が前記第３の入力端子と接続され、前記第３のトランジスタのドレイン端子が前記第３のトランジスタの出力端子であり、
前記第４のトランジスタのソース端子が前記第４の入力端子と接続され、前記第４のトランジスタのドレイン端子が前記第４のトランジスタの出力端子であることを特徴とするポリフェーズフィルタ。
【請求項４】
前記第１のトランジスタのソース端子は、第１の電流源又は第１の抵抗を介してグランドと接続され、
前記第２のトランジスタのソース端子は、第２の電流源又は第２の抵抗を介してグランドと接続され、
前記第３のトランジスタのソース端子は、第３の電流源又は第３の抵抗を介してグランドと接続され、
前記第４のトランジスタのソース端子は、第４の電流源又は第４の抵抗を介してグランドと接続されていることを特徴とする請求項３記載のポリフェーズフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタを備えているポリフェーズフィルタに関するものである。
【背景技術】
【０００２】
無線通信機器においては、高周波の受信信号を処理する半導体集積回路が用いられることがある。
例えば、レーダ用のスーパーヘテロダイン受信機を構成する半導体集積回路においては、受信信号の帯域を制限することが可能なフィルタのほか、受信信号の周波数変換に伴うイメージ妨害波を抑圧することが可能なポリフェーズフィルタなどが用いられることがある。
以下の特許文献１には、複数の抵抗と、複数のコンデンサとを備えたポリフェーズフィルタが開示されている。【０００３】
ポリフェーズフィルタは、本来、９０度の位相差がある信号の生成等に用いられるフィルタであるが、イメージ妨害波を抑圧することが可能なフィルタでもある。
ポリフェーズフィルタは、備えている抵抗の抵抗値及びコンデンサの容量値に応じて、イメージ妨害波を抑圧することが可能な周波数が変化する。
イメージ妨害波を抑圧することが可能な周波数の中心周波数Ｆｃは、以下の式（１）で表される。
0006336217.tif 000002
式（１）において、Ｒは抵抗の抵抗値、Ｃはコンデンサの容量値である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のポリフェーズフィルタは以上のように構成されているので、備えている抵抗の抵抗値Ｒを制御することで、イメージ妨害波を抑圧することが可能な周波数を可変することができる。しかし、ポリフェーズフィルタは、受動素子である抵抗を用いて構成されているため、イメージ妨害波を抑圧する際、通過ロスが発生してしまうという課題があった。【０００６】
この発明は上記のような課題を解決するためになされたもので、通過ロスの発生を抑えることができるポリフェーズフィルタを得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るポリフェーズフィルタは、第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、第２のＩ信号を増幅する第３のトランジスタと、第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、第２のＱ信号を増幅する第４のトランジスタと、第１のトランジスタの出力端子と第２の入力端子との間に接続されている第１のコンデンサと、第２のトランジスタの出力端子と第３の入力端子との間に接続されている第２のコンデンサと、第３のトランジスタの出力端子と第４の入力端子との間に接続されている第３のコンデンサと、第４のトランジスタの出力端子と第１の入力端子との間に接続されている第４のコンデンサとを備え、第１から第４のトランジスタを流れる電流を可変することで、第１から第４のトランジスタが有するトランスコンダクタンスと、第１から第４のコンデンサの容量値とによって決まる角周波数が可変するものであり、
第１から第４のトランジスタのそれぞれが、ベース端子が接地されているバイポーラトランジスタであり、第１のトランジスタのエミッタ端子が第１の入力端子と接続され、第１のトランジスタのコレクタ端子が第１のトランジスタの出力端子であり、第２のトランジスタのエミッタ端子が第２の入力端子と接続され、第２のトランジスタのコレクタ端子が第２のトランジスタの出力端子であり、第３のトランジスタのエミッタ端子が第３の入力端子と接続され、第３のトランジスタのコレクタ端子が第３のトランジスタの出力端子であり、第４のトランジスタのエミッタ端子が第４の入力端子と接続され、第４のトランジスタのコレクタ端子が第４のトランジスタの出力端子であるようにしたものである。
【発明の効果】
【０００８】
この発明によれば、第１の入力端子から入力される第１のＩ信号を増幅する第１のトランジスタと、第２の入力端子から入力される第１のＱ信号を増幅する第２のトランジスタと、第１のＩ信号と差動信号を構成している第２のＩ信号が第３の入力端子から入力されると、第２のＩ信号を増幅する第３のトランジスタと、第１のＱ信号と差動信号を構成している第２のＱ信号が第４の入力端子から入力されると、第２のＱ信号を増幅する第４のトランジスタとを備えるように構成したので、通過ロスの発生を抑えることができる効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるポリフェーズフィルタを示す回路図である。
【図２】この発明の実施の形態１による他のポリフェーズフィルタを示す回路図である。
【図３】抵抗を備えている従来のポリフェーズフィルタを示す回路図である。
【図４】この発明の実施の形態２によるポリフェーズフィルタを示す回路図である。
【図５】この発明の実施の形態２による他のポリフェーズフィルタを示す回路図である。
【図６】この発明の実施の形態３によるポリフェーズフィルタを示す回路図である。
【図７】この発明の実施の形態３による他のポリフェーズフィルタを示す回路図である。
【発明を実施するための形態】
【００１０】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
【００１１】
実施の形態１．
図１はこの発明の実施の形態１によるポリフェーズフィルタを示す回路図である。
図１において、第１の入力端子１ａは第１のＩ信号ＶＩＰが入力される端子である。
第２の入力端子１ｂは第１のＱ信号ＶＱＰが入力される端子である。
第３の入力端子１ｃは第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが入力される端子である。理想的には、ＶＩＰ＋ＶＩＮ＝０である。
第４の入力端子１ｄは第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが入力される端子である。理想的には、ＶＱＰ＋ＶＱＮ＝０である。
【００１２】
第１のトランジスタ２ａはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
第１のトランジスタ２ａは、ベース端子が第１の入力端子１ａと接続され、コレクタ端子（第１のトランジスタ２ａの出力端子）が第１の出力端子４ａと接続されており、第１の入力端子１ａから入力された第１のＩ信号ＶＩＰを増幅して、増幅後の第１のＩ信号ＶＩＰを第１の出力端子４ａに出力する。
第２のトランジスタ２ｂはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
第２のトランジスタ２ｂは、ベース端子が第２の入力端子１ｂと接続され、コレクタ端子（第２のトランジスタ２ｂの出力端子）が第２の出力端子４ｂと接続されており、第２の入力端子１ｂから入力された第１のＱ信号ＶＱＰを増幅して、増幅後の第１のＱ信号ＶＱＰを第２の出力端子４ｂに出力する。
【００１３】
第３のトランジスタ２ｃはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
第３のトランジスタ２ｃは、ベース端子が第３の入力端子１ｃと接続され、コレクタ端子（第３のトランジスタ２ｃの出力端子）が第３の出力端子４ｃと接続されており、第３の入力端子１ｃから入力された第２のＩ信号ＶＩＮを増幅して、増幅後の第２のＩ信号ＶＩＮを第３の出力端子４ｃに出力する。
第４のトランジスタ２ｄはトランスコンダクタンスｇｍを有し、エミッタ端子が接地されているバイポーラトランジスタである。
第４のトランジスタ２ｄは、ベース端子が第４の入力端子１ｄと接続され、コレクタ端子（第４のトランジスタ２ｄの出力端子）が第４の出力端子４ｄと接続されており、第４の入力端子１ｄから入力された第２のＱ信号ＶＱＮを増幅して、増幅後の第２のＱ信号ＶＱＮを第４の出力端子４ｄに出力する。
【００１４】
第１のコンデンサ３ａは一端が第１のトランジスタ２ａのコレクタ端子と接続され、他端が第２の入力端子１ｂと接続されている。
第２のコンデンサ３ｂは一端が第２のトランジスタ２ｂのコレクタ端子と接続され、他端が第３の入力端子１ｃと接続されている。
第３のコンデンサ３ｃは一端が第３のトランジスタ２ｃのコレクタ端子と接続され、他端が第４の入力端子１ｄと接続されている。
第４のコンデンサ３ｄは一端が第４のトランジスタ２ｄのコレクタ端子と接続され、他端が第１の入力端子１ａと接続されている。
【００１５】
第１の出力端子４ａは第１のトランジスタ２ａのコレクタ端子と接続されており、第１のトランジスタ２ａにより増幅された第１のＩ信号ＶＯ＿ＩＰを出力する端子である。
第２の出力端子４ｂは第２のトランジスタ２ｂのコレクタ端子と接続されており、第２のトランジスタ２ｂにより増幅された第１のＱ信号ＶＯ＿ＱＰを出力する端子である。
第３の出力端子４ｃは第３のトランジスタ２ｃのコレクタ端子と接続されており、第３のトランジスタ２ｃにより増幅された第２のＩ信号ＶＯ＿ＩＮを出力する端子である。
第４の出力端子４ｄは第４のトランジスタ２ｄのコレクタ端子と接続されており、第４のトランジスタ２ｄにより増幅された第２のＱ信号ＶＯ＿ＱＮを出力する端子である。
【００１６】
図２はこの発明の実施の形態１による他のポリフェーズフィルタを示す回路図である。
図２のポリフェーズフィルタは、第１から第４のトランジスタのコレクタ端子（出力端子）のそれぞれが負荷を介して電源Ｖｃｃと接続されている点で、図１のポリフェーズフィルタと相違している。
負荷５ａはインピーダンスがＺの抵抗であり、一端が第１のトランジスタ２ａのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
負荷５ｂはインピーダンスがＺの抵抗であり、一端が第２のトランジスタ２ｂのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
負荷５ｃはインピーダンスがＺの抵抗であり、一端が第３のトランジスタ２ｃのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
負荷５ｄはインピーダンスがＺの抵抗であり、一端が第４のトランジスタ２ｄのコレクタ端子と接続され、他端が電源Ｖｃｃと接続されている。
図１のポリフェーズフィルタでは、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれに、トランスインピーダンスアンプなどの負荷回路が接続されていることを想定しており、このような負荷回路が接続されている場合、図２のように負荷５ａ〜５ｄが接続されている必要はない。
【００１７】
図３は抵抗を備えている従来のポリフェーズフィルタを示す回路図であり、図３において、図１及び図２と同一符号は同一または相当部分を示している。
抵抗６ａは第１の入力端子１ａと第１の出力端子４ａとの間に接続されている。
抵抗６ｂは第２の入力端子１ｂと第２の出力端子４ｂとの間に接続されている。
抵抗６ｃは第３の入力端子１ｃと第３の出力端子４ｃとの間に接続されている。
抵抗６ｄは第４の入力端子１ｄと第４の出力端子４ｄとの間に接続されている。
【００１８】
次に動作について説明する。
この実施の形態１のポリフェーズフィルタとの比較のために、図３に示す従来のポリフェーズフィルタを解析する。
まず、従来のポリフェーズフィルタから出力されるＩ信号に係る差動信号ΔＶＩＯＵＴについて説明する。ΔＶＩＯＵＴ＝ＶＯ＿ＩＰ−ＶＯ＿ＩＮである。
例えば、抵抗６ａを流れる電流Ｉａは、以下の式（２）で表され、第１のコンデンサ３ａを流れる電流Ｉｂは、以下の式（３）で表される。
このため、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（４）で表される。
0006336217.tif 000003
0006336217.tif 000004
0006336217.tif 000005
式（２）〜（４）において、Ｒは抵抗６ａの抵抗値、Ｃは第１のコンデンサ３ａの容量値、Ｚは負荷５ａのインピーダンスである。
【００１９】
式（２）で表される電流Ｉａ及び式（３）で表される電流Ｉｂを式（４）に代入すると、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（５）のようになる。
0006336217.tif 000006
ここでは、第１のＩ信号ＶＯ＿ＩＰについて説明しているが、第２のＩ信号ＶＯ＿ＩＮについても同様に得ることができる。
第２のＩ信号ＶＯ＿ＩＮは、以下の式（６）のように表される。
0006336217.tif 000007
【００２０】
式（５）及び式（６）より、Ｉ信号に係る差動信号ΔＶＩＯＵＴが得られる。差動信号ΔＶＩＯＵＴは、以下の式（７）のように表される。
0006336217.tif 000008
【００２１】
次に、従来のポリフェーズフィルタから出力されるＱ信号に係る差動信号ΔＶＱＯＵＴについて説明する。ΔＶＱＯＵＴ＝ＶＯ＿ＱＰ−ＶＯ＿ＱＮである。
例えば、抵抗６ｂを流れる電流Ｉｆは、以下の式（８）で表され、第２のコンデンサ３ｂを流れる電流Ｉｅは、以下の式（９）で表される。
このため、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（１０）で表される。
0006336217.tif 000009
0006336217.tif 000010
0006336217.tif 000011
式（８）〜（１０）において、Ｒは抵抗６ｂの抵抗値、Ｃは第２のコンデンサ３ｂの容量値、Ｚは負荷５ｂのインピーダンスである。
【００２２】
式（８）で表される電流Ｉｆ及び式（９）で表される電流Ｉｅを式（１０）に代入すると、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（１１）のようになる。
0006336217.tif 000012
ここでは、第１のＱ信号ＶＯ＿ＱＰについて説明しているが、第２のＱ信号ＶＯ＿ＱＮについても同様に得ることができる。
第２のＱ信号ＶＯ＿ＱＮは、以下の式（１２）のように表される。
0006336217.tif 000013
【００２３】
式（１１）及び式（１２）より、Ｑ信号に係る差動信号ΔＶＱＯＵＴが得られる。差動信号ΔＶＱＯＵＴは、以下の式（１３）のように表される。
0006336217.tif 000014
【００２４】
ここで、ポリフェーズフィルタの入力が理想の差動信号（ＶＩＰ＋ＶＩＮ＝０）であるとして、ポリフェーズフィルタの入力が以下の式（１４）に示すようにＩＱで短絡されている状況を想定する。この状況では、以下の式（１５）及び式（１６）が成立する。
0006336217.tif 000015
0006336217.tif 000016
0006336217.tif 000017
式（１５）及び式（１６）より、ＩＱ信号の振幅は、周波数によらず一定となり、ＩＱ信号の位相は、角周波数ω＝１／ＣＲのみで９０度差となることが分かる。また、分子＞分母となるため、ＩＱ信号は減衰することが分かる。
【００２５】
次に、この実施の形態１における図２のポリフェーズフィルタを解析する。
まず、ポリフェーズフィルタから出力されるＩ信号に係る差動信号ΔＶＩＯＵＴについて説明する。ΔＶＩＯＵＴ＝ＶＯ＿ＩＰ−ＶＯ＿ＩＮである。
例えば、第１のトランジスタ２ａを流れる電流Ｉａは、以下の式（１７）で表され、第１のコンデンサ３ａを流れる電流Ｉｂは、以下の式（１８）で表される。
このため、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（１８）で表される。
0006336217.tif 000018
0006336217.tif 000019
0006336217.tif 000020
式（１８）において、ｇｍは第１のトランジスタ２ａのトランスコンダクタンスである。
【００２６】
式（１７）で表される電流Ｉａ及び式（１８）で表される電流Ｉｂを式（１９）に代入すると、第１の出力端子４ａから出力される第１のＩ信号ＶＯ＿ＩＰは、以下の式（２０）のようになる。
0006336217.tif 000021
ここでは、第１のＩ信号ＶＯ＿ＩＰについて説明しているが、第２のＩ信号ＶＯ＿ＩＮについても同様に得ることができる。
第２のＩ信号ＶＯ＿ＩＮは、以下の式（２１）のように表される。
0006336217.tif 000022
【００２７】
式（２０）及び式（２１）より、Ｉ信号に係る差動信号ΔＶＩＯＵＴが得られる。差動信号ΔＶＩＯＵＴは、以下の式（２２）のように表される。
0006336217.tif 000023
【００２８】
次に、ポリフェーズフィルタから出力されるＱ信号に係る差動信号ΔＶＱＯＵＴについて説明する。ΔＶＱＯＵＴ＝ＶＯ＿ＱＰ−ＶＯ＿ＱＮである。
例えば、第２のトランジスタ２ｂを流れる電流Ｉｆは、以下の式（２３）で表され、第２のコンデンサ３ｂを流れる電流Ｉｅは、以下の式（２４）で表される。
このため、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（２５）で表される。
0006336217.tif 000024
0006336217.tif 000025
0006336217.tif 000026
【００２９】
式（２３）で表される電流Ｉｆ及び式（２４）で表される電流Ｉｅを式（２５）に代入すると、第２の出力端子４ｂから出力される第１のＱ信号ＶＯ＿ＱＰは、以下の式（２６）のようになる。
0006336217.tif 000027
ここでは、第１のＱ信号ＶＯ＿ＱＰについて説明しているが、第２のＱ信号ＶＯ＿ＱＮについても同様に得ることができる。
第２のＱ信号ＶＯ＿ＱＮは、以下の式（２７）のように表される。
0006336217.tif 000028
【００３０】
式（２６）及び式（２７）より、Ｑ信号に係る差動信号ΔＶＱＯＵＴが得られる。差動信号ΔＶＱＯＵＴは、以下の式（２８）のように表される。
0006336217.tif 000029
【００３１】
ここで、ポリフェーズフィルタの入力が理想の差動信号（ＶＩＰ＋ＶＩＮ＝０）であるとして、ポリフェーズフィルタの入力が以下の式（２９）に示すようにＩＱで短絡されている状況を想定する。この状況では、以下の式（３０）及び式（３１）が成立する。
0006336217.tif 000030
0006336217.tif 000031
0006336217.tif 000032
式（３０）及び式（３１）より、ＩＱ信号の振幅は常に一定となり、ＩＱ信号の位相は、角周波数ω＝ｇｍ／ＣＲで９０度差となることが分かる。
【００３２】
抵抗６ａ〜６ｄを備えている図３のポリフェーズフィルタの伝達関数と、この実施の形態１における図２のポリフェーズフィルタの伝達関数とを比較すると、以下の表１のようになる。
【表１】
0006336217.tif 000033
【００３３】
この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタの抵抗６ａ〜６ｄが、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄに置き換わっている点で相違している。
このため、この実施の形態１のポリフェーズフィルタにおいても、図３のポリフェーズフィルタと同様に、ＩＱ信号の振幅が常に一定となり、ＩＱ信号の位相が角周波数ωで９０度差となる。
したがって、この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタと同じＩＱ特性を実現することができる。
ただし、この実施の形態１のポリフェーズフィルタは、図３のポリフェーズフィルタと異なり、トランスコンダクタンスｇｍを有するトランジスタを用いて構成されているため、利得を持たせることが可能である。
【００３４】
この実施の形態１のポリフェーズフィルタが持つことが可能な利得は、以下の表２に示すように、トランスコンダクタンスｇｍとωＣの大小関係によって決まる。ωは角周波数、Ｃは第１のコンデンサ３ａ、第２のコンデンサ３ｂ、第３のコンデンサ３ｃ及び第４のコンデンサ３ｄの容量値である。
【表２】
0006336217.tif 000034
【００３５】
ωＣ＝ｇｍの場合、分子が分母よりも大きいため利得が１以上になる。また、ωＣ<<ｇｍの場合も利得が１以上になる。
したがって、この実施の形態１のポリフェーズフィルタは、トランスコンダクタンスｇｍとωＣの大小関係にかかわらず、１以上の利得を持つことが可能である。
また、この実施の形態１のポリフェーズフィルタは、角周波数がω＝ｇｍ／ＣＲで決定される。トランスコンダクタンスｇｍは、トランジスタを流れる電流によって決まるため、電流を可変することで、角周波数ωを可変することが可能である。したがって、この実施の形態１のポリフェーズフィルタは、特性の可変が可能なポリフェーズフィルタである。
【００３６】
以上で明らかなように、この実施の形態１によれば、第１の入力端子１ａから入力される第１のＩ信号ＶＩＰを増幅する第１のトランジスタ２ａと、第２の入力端子１ｂから入力される第１のＱ信号ＶＱＰを増幅する第２のトランジスタ２ｂと、第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが第３の入力端子１ｃから入力されると、第２のＩ信号ＶＩＮを増幅する第３のトランジスタ２ｃと、第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが第４の入力端子１ｄから入力されると、第２のＱ信号ＶＱＮを増幅する第４のトランジスタ２ｄとを備えるように構成したので、通過ロスの発生を抑えることができる効果を奏する。
また、利得を有し、かつ、特性を可変することが可能なポリフェーズフィルタを得ることができる。
【００３７】
また、この実施の形態１によれば、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているように構成したので、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄとして、ＮＰＮ型のバイポーラトランジスタを用いることができる。
【００３８】
この実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが、バイポーラトランジスタである例を示しているが、トランスコンダクタンスｇｍを有していればよく、バイポーラトランジスタに限るものではない。
このため、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄは、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などのＭＯＳトランジスタであってもよい。
なお、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが電界効果トランジスタである場合、電界効果トランジスタのゲート端子は、バイポーラトランジスタのベース端子に相当する。
また、電界効果トランジスタのドレイン端子は、バイポーラトランジスタのコレクタ端子に相当し、電界効果トランジスタのソース端子は、バイポーラトランジスタのエミッタ端子に相当する。
【００３９】
実施の形態２．
上記実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのエミッタ端子が接地されている例を示している。
この実施の形態２では、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が第１の電流源７ａを介してグランドと接続され、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が第２の電流源７ｂを介してグランドと接続されている例を説明する。
【００４０】
図４はこの発明の実施の形態２によるポリフェーズフィルタを示す回路図である。図４において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
第１の電流源７ａは＋側が第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子と接続され、−側がグランドと接続されている。
第２の電流源７ｂは＋側が第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子と接続され、−側がグランドと接続されている。
【００４１】
図４では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているが、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれにトランスインピーダンスアンプなどの負荷回路が接続される場合には、負荷５ａ〜５ｄが接続されている必要はない。
【００４２】
次に動作について説明する。
第１のＩ信号ＶＩＰと第２のＩ信号ＶＩＮとの間に差動アンバランスが生じている場合でも、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が第１の電流源７ａを介してグランドと接続されることで、第１のトランジスタ２ａを流れる電流Ｉａと、第３のトランジスタ２ｃを流れる電流Ｉｄとは差動信号になる。
また、第１のＱ信号ＶＱＰと第２のＱ信号ＶＱＮとの間に差動アンバランスが生じている場合でも、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が第２の電流源７ｂを介してグランドと接続されることで、第２のトランジスタ２ｂを流れる電流Ｉｆと、第４のトランジスタ２ｄを流れる電流Ｉｈとは差動信号になる。
これにより、上記実施の形態１よりも、ポリフェーズフィルタによるイメージ妨害波の抑圧精度を高めることができる。
【００４３】
この実施の形態２では、第１のトランジスタ２ａのエミッタ端子及び第３のトランジスタ２ｃのエミッタ端子が、第１の電流源７ａを介してグランドと接続され、第２のトランジスタ２ｂのエミッタ端子及び第４のトランジスタ２ｄのエミッタ端子が、第２の電流源７ｂを介してグランドと接続されている例を示している。
図５に示すように、第１の電流源７ａの代わりに、第１の抵抗８ａが接続され、第２の電流源７ｂの代わりに、第２の抵抗８ｂが接続されていても、同様の効果を得ることができる。
図５はこの発明の実施の形態２による他のポリフェーズフィルタを示す回路図である。
【００４４】
この実施の形態２では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄが、バイポーラトランジスタである例を示しているが、上記実施の形態１と同様に、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳなどのＭＯＳトランジスタであってもよい。
【００４５】
実施の形態３．
上記実施の形態１では、第１のトランジスタ２ａ，第２のトランジスタ２ｂ，第３のトランジスタ２ｃ及び第４のトランジスタ２ｄのエミッタ端子が接地されている例を示している。
この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのベース端子が接地されている例を説明する。
【００４６】
図６はこの発明の実施の形態３によるポリフェーズフィルタを示す回路図である。図６において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
第１のトランジスタ９ａはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
第１のトランジスタ９ａは、エミッタ端子が第１の入力端子１ａと接続され、コレクタ端子（第１のトランジスタ９ａの出力端子）が第１の出力端子４ａと接続されており、第１の入力端子１ａから入力された第１のＩ信号ＶＩＰを増幅して、増幅後の第１のＩ信号ＶＩＰを第１の出力端子４ａに出力する。
第２のトランジスタ９ｂはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
第２のトランジスタ９ｂは、エミッタ端子が第２の入力端子１ｂと接続され、コレクタ端子（第２のトランジスタ９ｂの出力端子）が第２の出力端子４ｂと接続されており、第２の入力端子１ｂから入力された第１のＱ信号ＶＱＰを増幅して、増幅後の第１のＱ信号ＶＱＰを第２の出力端子４ｂに出力する。
【００４７】
第３のトランジスタ９ｃはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
第３のトランジスタ９ｃは、エミッタ端子が第３の入力端子１ｃと接続され、コレクタ端子（第３のトランジスタ９ｃの出力端子）が第３の出力端子４ｃと接続されており、第３の入力端子１ｃから入力された第２のＩ信号ＶＩＮを増幅して、増幅後の第２のＩ信号ＶＩＮを第３の出力端子４ｃに出力する。
第４のトランジスタ９ｄはトランスコンダクタンスｇｍを有し、ベース端子が接地されているバイポーラトランジスタである。
第４のトランジスタ９ｄは、エミッタ端子が第４の入力端子１ｄと接続され、コレクタ端子（第４のトランジスタ９ｄの出力端子）が第４の出力端子４ｄと接続されており、第４の入力端子１ｄから入力された第２のＱ信号ＶＱＮを増幅して、増幅後の第２のＱ信号ＶＱＮを第４の出力端子４ｄに出力する。
【００４８】
第１の電流源１０ａは＋側が第１のトランジスタ９ａのエミッタ端子と接続され、−側がグランドと接続されている。
第２の電流源１０ｂは＋側が第２のトランジスタ９ｂのエミッタ端子と接続され、−側がグランドと接続されている。
第３の電流源１０ｃは＋側が第３のトランジスタ９ｃのエミッタ端子と接続され、−側がグランドと接続されている。
第４の電流源１０ｄは＋側が第４のトランジスタ９ｄのエミッタ端子と接続され、−側がグランドと接続されている。
【００４９】
図６では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのコレクタ端子のそれぞれが負荷５ａ，５ｂ，５ｃ，５ｄを介して電源Ｖｃｃと接続されているが、第１の出力端子４ａ、第２の出力端子４ｂ、第３の出力端子４ｃ及び第４の出力端子４ｄのそれぞれにトランスインピーダンスアンプなどの負荷回路が接続される場合には、負荷５ａ〜５ｄが接続されている必要はない。
【００５０】
次に動作について説明する。
この実施の形態３のポリフェーズフィルタの動作は、上記実施の形態１のポリフェーズフィルタの動作と概ね同じである。
ただし、この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのベース端子が接地されている。
このため、第１の入力端子１ａ，第２の入力端子１ｂ，第３の入力端子１ｃ及び第４の入力端子１ｄから見た入力インピーダンスを、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄにおけるインピーダンスの１／ｇｍとすることができる。
【００５１】
これにより、第１の出力端子４ａ，第２の出力端子４ｂ，第３の出力端子４ｃ及び第４の出力端子４ｄから見た出力インピーダンスに応じて、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄのトランスコンダクタンスｇｍを設定することで、広帯域な入出力整合を実現することができる。また、不要な整合素子を排除して、小型化を図ることができるとともに、広帯域性能を実現することができる。
【００５２】
この実施の形態３では、第１のトランジスタ９ａのエミッタ端子が第１の電流源１０ａを介してグランドと接続され、第２のトランジスタ９ｂのエミッタ端子が第２の電流源１０ｂを介してグランドと接続されている。また、第３のトランジスタ９ｃのエミッタ端子が第３の電流源１０ｃを介してグランドと接続され、第４のトランジスタ９ｄのエミッタ端子が第４の電流源１０ｄを介してグランドと接続されている。
図７に示すように、第１の電流源１０ａの代わりに第１の抵抗１１ａが接続され、第２の電流源１０ｂの代わりに第２の抵抗１１ｂが接続され、第３の電流源１０ｃの代わりに第３の抵抗１１ｃが接続され、第４の電流源１０ｄの代わりに第４の抵抗１１ｄが接続されていてもよい。この場合も同様の効果を得ることができる。
図７はこの発明の実施の形態３による他のポリフェーズフィルタを示す回路図である。
【００５３】
この実施の形態３では、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄが、バイポーラトランジスタである例を示しているが、第１のトランジスタ９ａ，第２のトランジスタ９ｂ，第３のトランジスタ９ｃ及び第４のトランジスタ９ｄは、例えば、電界効果トランジスタであってもよいし、ＣＭＯＳなどのＭＯＳトランジスタであってもよい。
【００５４】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００５５】
この発明は、トランジスタを備えているポリフェーズフィルタに適している。
【符号の説明】
【００５６】
１ａ  第１の入力端子、１ｂ  第２の入力端子、１ｃ  第３の入力端子、１ｄ  第４の入力端子、２ａ  第１のトランジスタ、２ｂ  第２のトランジスタ、２ｃ  第３のトランジスタ、２ｄ  第４のトランジスタ、３ａ  第１のコンデンサ、３ｂ  第２のコンデンサ、３ｃ  第３のコンデンサ、３ｄ  第４のコンデンサ、４ａ  第１の出力端子、４ｂ  第２の出力端子、４ｃ  第３の出力端子、４ｄ  第４の出力端子、５ａ〜５ｄ  負荷、６ａ〜６ｄ  抵抗、７ａ  第１の電流源、７ｂ  第２の電流源、８ａ  第１の抵抗、８ｂ  第２の抵抗、９ａ  第１のトランジスタ、９ｂ  第２のトランジスタ、９ｃ  第３のトランジスタ、９ｄ  第４のトランジスタ、１０ａ  第１の電流源、１０ｂ  第２の電流源、１０ｃ  第３の電流源、１０ｄ  第４の電流源、１１ａ  第１の抵抗、１１ｂ  第２の抵抗、１１ｃ  第３の抵抗、１１ｄ  第４の抵抗。
【要約】
第１の入力端子（１ａ）から入力される第１のＩ信号ＶＩＰを増幅する第１のトランジスタ（２ａ）と、第２の入力端子（１ｂ）から入力される第１のＱ信号ＶＱＰを増幅する第２のトランジスタ（２ｂ）と、第１のＩ信号ＶＩＰと差動信号を構成している第２のＩ信号ＶＩＮが第３の入力端子（１ｃ）から入力されると、第２のＩ信号ＶＩＮを増幅する第３のトランジスタ（２ｃ）と、第１のＱ信号ＶＱＰと差動信号を構成している第２のＱ信号ＶＱＮが第４の入力端子（１ｄ）から入力されると、第２のＱ信号ＶＱＮを増幅する第４のトランジスタ（２ｄ）とを備える。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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