(57)【特許請求の範囲】
【請求項１】
入力される第１遅延量設定信号の設定値が所定の下限値よりも大きいか否かを判定して判定信号を生成する判定部と、
前記下限値に固定された設定値を持つ第２遅延量設定信号を格納する格納部と、
前記判定信号に応じて前記第１遅延量設定信号と前記第２遅延量設定信号の一方を最終的な遅延量設定信号として遅延部に出力する信号選択部と、
を有することを特徴とする下限値設定回路。
【請求項２】
請求項１に記載の下限値設定回路と、
前記下限値設定回路から入力される遅延量設定信号の設定値に応じた遅延を入力信号に与えて出力信号を生成する遅延部と、
を有することを特徴とする可変遅延回路。
【請求項３】
異なる２電位間に直列接続された上側スイッチと下側スイッチの同時オフ時間を調整する同時オフ時間調整回路を有し、
前記同時オフ時間調整回路は、入力信号に遅延を与えて上側スイッチ制御信号と下側スイッチ制御信号を生成する手段として請求項２に記載の可変遅延回路を含むことを特徴とするスイッチ駆動回路。
【請求項４】
前記同時オフ時間調整回路は、前記上側スイッチまたは前記下側スイッチに流れるスイッチ電流を監視して前記第１遅延量設定信号を生成する電流監視部をさらに含むことを特徴とする請求項３に記載のスイッチ駆動回路。
【請求項５】
前記電流監視部は、
前記スイッチ電流に応じたアナログ電圧をデジタル信号に変換するアナログ／デジタル変換部と、
前記デジタル信号の入力を受けて前記第１遅延量設定信号を生成するデジタル信号処理部と、
を含むことを特徴とする請求項４に記載のスイッチ駆動回路。
【請求項６】
前記デジタル信号処理部は、前記上側スイッチまたは前記下側スイッチのオン期間毎に前記第１遅延量設定信号の設定値を更新することを特徴とする請求項５に記載のスイッチ駆動回路。
【請求項７】
前記同時オフ時間調整回路は、前記入力信号を論理反転させて反転入力信号を生成するインバータをさらに含み、
前記可変遅延回路は、前記遅延部として、前記入力信号の立上りエッジに遅延を与えて前記上側スイッチ制御信号を生成する第１遅延部と、前記反転入力信号の立上りエッジに遅延を与えて前記下側スイッチ制御信号を生成する第２遅延部と、を含むことを特徴とする請求項３〜請求項５のいずれか一項に記載のスイッチ駆動回路。
【請求項８】
請求項３〜請求項７のいずれか一項に記載のスイッチ駆動回路と、
前記上側スイッチ及び前記下側スイッチのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力段と、
を有することを特徴とするスイッチング電源装置。
【請求項９】
前記スイッチ駆動回路は、帰還入力される前記出力電圧が所定の目標値と一致するように前記入力信号のパルス駆動を行う制御回路をさらに有することを特徴とする請求項８に記載のスイッチング電源装置。
【請求項１０】
請求項３〜請求項７のいずれか一項に記載のスイッチ駆動回路と、
前記上側スイッチ及び前記下側スイッチのオン／オフ制御に応じてモータの駆動電流を生成するスイッチング出力段と、
を有することを特徴とするモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下限値設定回路、並びに、これを用いた可変遅延回路、スイッチ駆動回路、スイッチング電源装置、及び、モータ駆動装置に関する。
【背景技術】
【０００２】
スイッチング電源装置やモータ駆動装置のスイッチング出力段を駆動するスイッチ駆動回路は、スイッチング出力段を形成する上側スイッチと下側スイッチに過大な貫通電流が流れないように、一方のスイッチをオフさせてから他方のスイッチをオンさせるまでの間に両スイッチの同時オフ時間（デッドタイム）を設ける機能を備えている。また、従来のスイッチ駆動回路には、同時オフ時間の可変制御機能を備えたものも存在する。
【０００３】
なお、上記に関連する従来技術の一例として、特許文献１には、遅延時間を設定することのできる可変遅延回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９６４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の一般的なスイッチ駆動回路では、同時オフ時間の可変範囲に下限値が設けられていなかった。そのため、同時オフ時間をあまりに短く設定し過ぎた場合には、上側スイッチと下側スイッチに過大な貫通電流が流れてスイッチング出力段の破壊を招くおそれがあった。
【０００６】
また、特許文献１の従来技術では、遅延時間の最小値がＭＯＳトランジスタのプロセスに依存して決定されていた。そのため、遅延時間の微調整回路が複雑化し、回路規模が大きくなるという課題があった。また、遅延時間の最小値を設定するためにＭＯＳトランジスタのサイズや負荷条件を調整する必要があった。可変遅延回路の適用対象がＰＬＬなどであれば、設定すべき遅延時間が数百ｐｓから数ｎｓオーダーであるので、さほど問題とはならない。しかしながら、スイッチング電源装置やモータ駆動装置のスイッチ駆動回路に同時オフ時間を設けるためには、数十ｎｓオーダーから数μｓオーダーの遅延時間を設定する必要がある。そのため、ＭＯＳトランジスタのサイズや負荷条件による調整手法を採用すると、素子のサイズが増大するという課題があった。
【０００７】
本明細書中に開示されている発明は、本願の発明者らによって見出された上記の課題に鑑み、過小な同時オフ時間の設定を防止することのできる下限値設定回路、並びに、これを用いた可変遅延回路、スイッチ駆動回路、スイッチング電源装置、及び、モータ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本明細書中に開示されている下限値設定回路は、入力される第１遅延量設定信号の設定値が所定の下限値よりも大きいか否かを判定して判定信号を生成する判定部と、前記下限値に固定された設定値を持つ第２遅延量設定信号を格納する格納部と、前記判定信号に応じて前記第１遅延量設定信号と前記第２遅延量設定信号の一方を最終的な遅延量設定信号として遅延部に出力する信号選択部とを有する構成（第１の構成）とされている。
【０００９】
また、本明細書中に開示されている可変遅延回路は、第１の構成から成る下限値設定回路と、前記下限値設定回路から入力される遅延量設定信号の設定値に応じた遅延を入力信号に与えて出力信号を生成する遅延部と、を有する構成（第２の構成）とされている。
【００１０】
また、本明細書中に開示されているスイッチ駆動回路は、異なる２電位間に直列接続された上側スイッチと下側スイッチの同時オフ時間を調整する同時オフ時間調整回路を有しており、前記同時オフ時間調整回路は、入力信号に遅延を与えて上側スイッチ制御信号と下側スイッチ制御信号を生成する手段として第２の構成から成る可変遅延回路を含む構成（第３の構成）とされている。
【００１１】
なお、第３の構成から成るスイッチ駆動回路において、前記同時オフ時間調整回路は、前記上側スイッチまたは前記下側スイッチに流れるスイッチ電流を監視して前記第１遅延量設定信号を生成する電流監視部をさらに含む構成（第４の構成）にするとよい。
【００１２】
また、第４の構成から成るスイッチ駆動回路において、前記電流監視部は、前記スイッチ電流に応じたアナログ電圧をデジタル信号に変換するアナログ／デジタル変換部と、前記デジタル信号の入力を受けて前記第１遅延量設定信号を生成するデジタル信号処理部とを含む構成（第５の構成）にするとよい。
【００１３】
また、第５の構成から成るスイッチ駆動回路において、前記デジタル信号処理部は、前記上側スイッチまたは前記下側スイッチのオン期間毎に前記第１遅延量設定信号の設定値を更新する構成（第６の構成）にするとよい。
【００１４】
また、第３〜第５いずれかの構成から成るスイッチ駆動回路において、前記同時オフ時間調整回路は、前記入力信号を論理反転させて反転入力信号を生成するインバータをさらに含み、前記可変遅延回路は、前記遅延部として、前記入力信号の立上りエッジに遅延を与えて前記上側スイッチ制御信号を生成する第１遅延部と、前記反転入力信号の立上りエッジに遅延を与えて前記下側スイッチ制御信号を生成する第２遅延部と、を含む構成（第７の構成）にするとよい。
【００１５】
また、本明細書中に開示されているスイッチング電源装置は、第３〜第７いずれかの構成から成るスイッチ駆動回路と、前記上側スイッチ及び前記下側スイッチのオン／オフ制御に応じて入力電圧から出力電圧を生成するスイッチング出力段と、を有する構成（第８の構成）とされている。
【００１６】
なお、第８の構成から成るスイッチング電源装置において、前記スイッチ駆動回路は、帰還入力される前記出力電圧が所定の目標値と一致するように前記入力信号のパルス駆動を行う制御回路をさらに有する構成（第９の構成）にするとよい。
【００１７】
また、本明細書中に開示されているモータ駆動装置は、第３〜第７いずれかの構成から成るスイッチ駆動回路と、前記上側スイッチ及び前記下側スイッチのオン／オフ制御に応じてモータの駆動電流を生成するスイッチング出力段を有する構成（第１０の構成）とされている。
【発明の効果】
【００１８】
本明細書中に開示されている発明によれば、過小な同時オフ時間の設定を防止することのできる下限値設定回路、並びに、これを用いた可変遅延回路、スイッチ駆動回路、スイッチング電源装置、及び、モータ駆動装置を提供することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】可変遅延回路１０の一構成例を示すブロック図
【図２】下限値設定回路１１の入出力テーブル
【図３】スイッチング電源装置Ｘの一構成例を示すブロック図
【図４】同時オフ時間生成動作の一例を示すタイミングチャート
【図５】電流監視部３０の一構成例を示すブロック図
【図６】同時オフ時間更新動作の一例を示すタイミングチャート
【図７】モータ駆動装置Ｙの一構成例を示すブロック図
【発明を実施するための形態】
【００２０】
＜可変遅延回路＞
図１は、可変遅延回路１０の一構成例を示すブロック図である。本構成例の可変遅延回路１０は、下限値設定回路１１と遅延部１２を有する。また、下限値設定回路１１は、判定部１１ａと、格納部１１ｂと、信号選択部１１ｃとを含む。
【００２１】
判定部１１ａは、入力されるｎビットの第１遅延量設定信号ＤＳＥＴ１の設定値が所定の下限値ＤＳＥＴＬよりも大きいか否かを判定して判定信号Ｓｄｅｔを生成する。判定信号Ｓｄｅｔは、ＤＳＥＴ１＞ＤＳＥＴＬであるときにハイレベルとなり、ＤＳＥＴ１≦ＤＳＥＴＬであるときにローレベルとなる。
【００２２】
格納部１１ｂは、下限値ＤＳＥＴＬに固定された設定値を持つｎビットの第２遅延量設定信号ＤＳＥＴ２を不揮発的に格納する。なお、格納部１１ｂとしては、フラッシュメモリ、ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］、ないしは、ＯＴＰＲＯＭ［one time programmable ROM］などを好適に用いることができる。
【００２３】
信号選択部１１ｃは、判定信号Ｓｄｅｔに応じて第１遅延量設定信号ＤＳＥＴ１と第２遅延量設定信号ＤＳＥＴ２の一方を最終的な遅延量設定信号ＤＳＥＴとして遅延部１２に出力する。より具体的に述べると、信号選択部１１ｃは、Ｓｄｅｔ＝Ｈであるときに第１遅延量設定信号ＤＳＥＴ１を選択出力し、Ｓｄｅｔ＝Ｌであるときに第２遅延量設定信号ＤＳＥＴ２を選択出力する。
【００２４】
遅延部１２は、下限値設定回路１１から入力されるｎビットの遅延量設定信号ＤＳＥＴの設定値に応じた遅延時間Ｔｄだけ入力信号ＩＮのパルスエッジを遅らせることにより出力信号ＯＵＴを生成する。なお、遅延時間Ｔｄは、遅延量設定信号ＤＳＥＴの設定値が大きいほど長くなり、遅延量設定信号ＤＳＥＴの設定値が小さいほど短くなる。
【００２５】
図２は、下限値設定回路１１の入出力テーブル（ＤＳＥＴ１とＤＳＥＴとの比較テーブル）である。なお、本図の例では、各遅延量設定信号ＤＳＥＴ１及びＤＳＥＴがいずれも１０ビットのデジタル信号であるものとする。また、テーブル中の設定値はいずれも１０進数（＊ｄ）で表記されている。また、ＤＳＥＴ２（ＤＳＥＴＬ）＝１０ｄ（０Ａｈ）であるものとする。
【００２６】
ＤＳＥＴ１＜１０ｄであるときには、Ｓｄｅｔ＝Ｌとなるので、ＤＳＥＴ＝１０ｄに固定される。一方、ＤＳＥＴ１≧１０であるときには、Ｓｄｅｔ＝Ｈとなるので、ＤＳＥＴ＝ＤＳＥＴ１となり、第１遅延量設定信号ＤＳＥＴ１の設定値に応じて遅延量設定信号ＤＳＥＴの設定値も変動する。
【００２７】
このように、下限値設定回路１１で生成される遅延量設定信号ＤＳＥＴは、決して下限値ＤＳＥＴＬ（＝１０ｄ）を下回らない。従って、遅延部１２で生成される遅延時間Ｔｄには、下限値ＤＳＥＴＬに応じた最小遅延時間Ｔｄｍｉｎが設定されることになる。
【００２８】
なお、スイッチング出力段を形成する上側スイッチと下側スイッチの同時オフ時間調整手段として、本構成例の可変遅延回路１０を適用すれば、過小な同時オフ時間の設定を防止することが可能となる。以下では、具体的な適用例を挙げて詳細に説明する。
【００２９】
＜スイッチング電源装置＞
図３は、スイッチング電源装置Ｘの一構成例を示すブロック図である。本構成例のスイッチング電源装置Ｘは、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する同期整流方式の降圧ＤＣ／ＤＣコンバータであり、スイッチ駆動回路Ｘ１と、スイッチング出力段Ｘ２（上側スイッチＳＷ１、下側スイッチＳＷ２、インダクタＬ１、及び、キャパシタＣ１）と、を有する。
【００３０】
上側スイッチＳＷ１と下側スイッチＳＷ２は、異なる２電位間（入力電圧Ｖｉｎの印加端と接地端との間）に直列接続されている。上側スイッチＳＷ１と下側スイッチＳＷ２との接続ノードは、インダクタＬ１を介して出力電圧Ｖｏｕｔの印加端に接続されている。出力電圧Ｖｏｕｔの印加端は、キャパシタＣ１を介して接地端に接続される一方、スイッチ駆動回路Ｘ１の帰還入力端にも接続されている。
【００３１】
なお、上側スイッチＳＷ１及び下側スイッチＳＷ２に高電圧が印加される場合には、パワーＭＯＳＦＥＴ［metal-oxide-semiconductor field effect transistor］、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧スイッチを用いることが望ましい。また、出力電圧Ｖｏｕｔに代えてその分圧電圧をスイッチ駆動回路Ｘ１に帰還入力させてもよい。
【００３２】
スイッチ駆動回路Ｘ１は、制御回路Ｘ１０と同時オフ時間調整回路Ｘ２０を含む。制御回路Ｘ１０は、帰還入力される出力電圧Ｖｏ（またはその分圧電圧）が所定の目標値と一致するように入力信号ＩＮのパルス駆動を行う。同時オフ時間調整回路Ｘ２０は、入力信号ＩＮから第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２を生成し、それぞれを上側スイッチＳＷ１及び下側スイッチＳＷ２の各制御信号として出力する。
【００３３】
上側スイッチＳＷ１及び下側スイッチＳＷ２は、それぞれ、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２に応じて、相補的（排他的）にオン／オフ制御される。例えば、上側スイッチＳＷ１は、第１出力信号ＯＵＴ１がハイレベルであるときにオンし、第１出力信号ＯＵＴ１がローレベルであるときにオフする。同じく、下側スイッチＳＷ２は、第２出力信号ＯＵＴ２がハイレベルであるときにオンし、第２出力信号ＯＵＴ２がローレベルであるときにオフする。
【００３４】
このようなオン／オフ制御により、上側スイッチＳＷ１と下側スイッチＳＷ２との接続ノードには、パルス状のスイッチ電圧Ｖｓｗが生成される。従って、スイッチ電圧ＶｓｗをインダクタＬ１とキャパシタＣ１で整流／平滑することにより、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを得ることができる。
【００３５】
ここで、同時オフ時間調整回路Ｘ２０は、上側スイッチＳＷ１と下側スイッチＳＷ２の同時オフ時間Ｔｄを設けるように、入力信号ＩＮから第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成する機能を備えている。また、同時オフ時間調整回路Ｘ２０は、上側スイッチＳＷ１（または下側スイッチＳＷ２でも可）に流れるスイッチ電流Ｉｓｗに応じて同時オフ時間Ｔｄを自動的に調整する機能も備えている。
【００３６】
上記機能を実現するための手段として、同時オフ時間調整回路Ｘ２０は、可変遅延回路１０と、インバータ２０と、電流監視部３０とを含む。
【００３７】
可変遅延回路１０は、入力信号ＩＮ及び反転入力信号ＩＮＢに各々遅延を与えて第１出力信号ＯＵＴ１（上側スイッチ制御信号）と第２出力信号ＯＵＴ２（下側スイッチ制御信号）を生成する手段であり、基本的に図１の構成をそのまま適用することができる。ただし、可変遅延回路１０は、先出の遅延部１２として、第１遅延部１２−１と第２遅延部１２−２を含む。第１遅延部１２−１は、入力信号ＩＮの立上りエッジを遅延量設定信号ＤＳＥＴに応じた遅延量（同時オフ時間Ｔｄ）だけ遅らせて第１出力信号ＯＵＴ１を生成する。第２遅延部１２−２は、反転入力信号ＩＮＢの立上りエッジを遅延量設定信号ＤＳＥＴに応じた遅延量（同時オフ時間Ｔｄ）だけ遅らせて第２出力信号ＯＵＴ２を生成する。
【００３８】
インバータ２０は、入力信号ＩＮを論理反転させて反転入力信号ＩＮＢを生成する。
【００３９】
電流監視部３０は、スイッチ電流Ｉｓｗに応じたセンス電圧Ｖｃｓ（アナログ電圧）を監視して第１遅延量設定信号ＤＳＥＴ１を生成する。なお、センス電圧Ｖｃｓの生成手法については、周知の手法（スイッチ電流Ｉｓｗの流れる経路に挿入されたセンス抵抗の両端間電圧をセンス電圧Ｖｃｓとして引き出す手法など）を適宜採用すればよい。また、電流監視部３０の構成及び動作については、後ほど詳細に説明する。
【００４０】
図４は、同時オフ時間生成動作の一例を示すタイミングチャートであり、上から順に、入力信号ＩＮ、第１出力信号ＯＵＴ１、反転入力信号ＩＮＢ、及び、第２出力信号ＯＵＴ２が描写されている。
【００４１】
本図の例において、入力信号ＩＮは、時刻ｔ１１でハイレベルに立ち上がり、時刻ｔ１３でローレベルに立ち下がり、時刻ｔ１５でハイレベルに立ち上がり、時刻ｔ１７でローレベルに立ち下がっている。一方、反転入力信号ＩＮは、入力信号ＩＮとは逆に、時刻ｔ１１でローレベルに立ち下がり、時刻ｔ１３でハイレベルに立ち上がり、時刻ｔ１５でローレベルに立ち下がり、時刻ｔ１７でハイレベルに立ち上がっている。
【００４２】
第１出力信号ＯＵＴ１は、時刻ｔ１１（入力信号ＩＮの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ１２でハイレベルに立ち上がり、時刻ｔ１３（入力信号ＩＮの立下りタイミング）でローレベルに立ち下がる。同様に、第１出力信号ＯＵＴ１は、時刻ｔ１５（入力信号ＩＮの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ１６でハイレベルに立ち上がり、時刻ｔ１７（入力信号ＩＮの立下りタイミング）でローレベルに立ち下がる。
【００４３】
第２出力信号ＯＵＴ２は、時刻ｔ１１（反転入力信号ＩＮＢの立下りタイミング）でローレベルに立ち下がり、時刻ｔ１３（反転入力信号ＩＮＢの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ１４でハイレベルに立ち上がる。同様に、第２出力信号ＯＵＴ２は、時刻ｔ１５（反転入力信号ＩＮＢの立下りタイミング）でローレベルに立ち下がり、時刻ｔ１７（反転入力信号ＩＮＢの立上りタイミング）から同時オフ時間Ｔｄだけ遅れた時刻ｔ１８でハイレベルに立ち上がる。
【００４４】
上記の信号遅延処理により、上側スイッチＳＷ１及び下側スイッチＳＷ２のオン／オフ状態を切り替える際には、必ず同時オフ時間Ｔｄ（時刻ｔ１１〜ｔ１２、時刻ｔ１３〜ｔ１４、時刻ｔ１５〜ｔ１６、及び、時刻ｔ１７〜ｔ１８）を介することになる。従って、入力電圧Ｖｉｎの印加端から接地端に向けて上側スイッチＳＷ１及び下側スイッチＳＷ２を介した貫通電流の発生を未然に防止することが可能となる。
【００４５】
なお、入力信号ＩＮ及び反転入力信号ＩＮＢに与えられる遅延量（同時オフ時間Ｔｄ）は、遅延量設定信号ＤＳＥＴ（基本的には第１遅延量設定信号ＤＳＥＴ１と同値）に応じて自動的に調整される。従って、上側スイッチＳＷ１と下側スイッチＳＷ２の同時オフ時間Ｔｄは、スイッチ電流Ｉｓｗに応じて最適化された長さとなるので、貫通電流の防止と効率の向上を両立させることが可能となる。
【００４６】
また、電流監視部３０で生成される第１遅延量設定信号ＤＳＥＴ１の設定値が下がり過ぎた場合であっても、下限値設定回路１１で生成される遅延量設定信号ＤＳＥＴは、決して所定の下限値ＤＳＥＴＬ（＝１０ｄ）を下回らないので、過小な同時オフ時間Ｔｄの設定を防止することができる。
【００４７】
従って、貫通電流が発生してからこれを遮断するという後手の保護動作（過電流保護動作や短絡保護動作）に頼るのではなく、貫通電流の発生を未然に防止するという先手の保護動作を掛けることが可能となる。もちろん、過電流保護回路や短絡保護回路の搭載は、何ら忌避されるものではなく、それぞれの保護機能を組み合わせることにより、スイッチング電源装置Ｘの安全性が向上されることは言うまでもない。
【００４８】
また、遅延量設定信号ＤＳＥＴの設定値が所定の下限値ＤＳＥＴＬよりも大きいか否かを判定する回路構成を採用することにより、スイッチ駆動回路Ｘ１の同時オフ時間Ｔｄとして必要な数十ｎｓから数μｓの遅延量を回路規模を増大させることなく生成することが可能となる。
【００４９】
＜電流監視部＞
図５は、電流監視部３０の一構成例を示すブロック図である。本構成例の電流監視部３０は、アナログ／デジタル変換部３１とデジタル信号処理部３２を含む。
【００５０】
アナログ／デジタル変換部３１は、スイッチ電流Ｉｓｗに応じたセンス電圧Ｖｃｓをｎビット（例えば１０ビット）のデジタル信号ＣＳに変換する。
【００５１】
デジタル信号処理部３２は、デジタル信号ＣＳの入力を受けて第１遅延量設定信号ＤＳＥＴ１を生成する。第１遅延量設定信号ＤＳＥＴ１の設定値は、例えば、所定の演算式に従い、スイッチ電流Ｉｓｗが大きいほど引き上げられて、スイッチ電流Ｉｓｗが小さいほど引き下げられる。すなわち、スイッチ電流Ｉｓｗが大きいほど同時オフ時間Ｔｄが長くなり、スイッチ電流Ｉｓｗが小さいほど同時オフ時間Ｔｄが短くなる。
【００５２】
ただし、スイッチ電流Ｉｓｗと第１遅延設定信号ＤＳＥＴ１との相関関係については、上記に限定されるものではなく、スイッチング出力段Ｘ２の構成に応じて適切に調整することが望ましい。
【００５３】
図６は、同時オフ時間更新動作の一例を示すタイミングチャートであり、上から順に、遅延量設定信号ＤＳＥＴ（＝第１遅延量設定信号ＤＳＥＴ１）、第１出力信号ＯＵＴ１、及び、第２出力信号ＯＵＴ２が描写されている。
【００５４】
時刻ｔ２２において、第１出力信号ＯＵＴ１がハイレベルに立ち上げられ、上側スイッチＳＷ１がオンされると、スイッチ電流Ｉｓｗに応じたセンス電圧Ｖｃｓが生成される。電流監視部３０は、このセンス電圧Ｖｃｓを検出して第１遅延量設定信号ＤＳＥＴ１の設定値を算出し、第１出力信号ＯＵＴ１がローレベルに立ち下げられる時刻ｔ２３までに、第１遅延量設定信号ＤＳＥＴ１の設定値を更新する。その結果、同時オフ時間ＴｄがＴｄ０からＴｄ１に切り替えられる。
【００５５】
時刻ｔ２６〜ｔ２７における上側スイッチＳＷ１のオン期間についても同様であり、電流監視部３０は、上側スイッチＳＷ１がオンされた後、センス電圧Ｖｃｓに応じて第１遅延量設定信号ＤＳＥＴ１の設定値を算出し、第１出力信号ＯＵＴ１がローレベルに立ち下げられるまでに、第１遅延量設定信号ＤＳＥＴ１の設定値を更新する。その結果、同時オフ時間ＴｄがＴｄ１からＴｄ２に切り替えられる。
【００５６】
このように、電流監視部３０（特にこれに含まれるデジタル信号処理部３２）は、上側スイッチＳＷ１のオン期間（時刻ｔ２２〜ｔ２３、及び、時刻ｔ２６〜ｔ２７）毎に第１遅延量設定信号ＤＳＥＴ１の設定値を更新する。このような構成とすることにより、スイッチ電流Ｉｓｗの変動に追従して、同時オフ時間Ｔｄを常に最適な長さに維持することが可能となる。
【００５７】
＜モータ駆動装置＞
図７は、モータ駆動装置Ｙの一構成例を示すブロックである。本構成例のモータ駆動装置Ｙは、スイッチ駆動回路Ｙ１と、スイッチング出力段Ｙ２（上側スイッチＳＷ１（Ｕ、Ｖ、Ｗ）、及び、下側スイッチＳＷ２（Ｕ、Ｖ、Ｗ））と、を有する。
【００５８】
スイッチ駆動回路Ｙ１は、スイッチング出力段Ｙ２の駆動制御を行う主体であり、先の可変遅延回路１０を用いた同時オフ時間調整回路が具備されている（本図では不図示）。
【００５９】
スイッチング出力段Ｙ２は、３相の上側スイッチＳＷ１（Ｕ、Ｖ、Ｗ）及び下側スイッチＳＷ２（Ｕ、Ｖ、Ｗ）のオン／オフ制御に応じてモータＭの駆動電流を生成する。
【００６０】
このように、可変遅延回路１０の適用対象は、スイッチング電源装置Ｘに限定されるものではなく、モータ駆動装置Ｙにも適用することが可能である。
【００６１】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００６２】
本発明は、スイッチング電源装置やモータ駆動装置などのスイッチング出力段に流れる貫通電流を防止するための技術として利用することが可能である。
【符号の説明】
【００６３】
１０    可変遅延回路
１１    下限値設定回路
１１ａ    判定部
１１ｂ    格納部
１１ｃ    信号選択部
１２、１２−１、１２−２    遅延部
２０    インバータ
３０    電流監視部
３１    アナログ／デジタル変換部
３２    デジタル信号処理部
Ｘ    スイッチング電源装置
Ｘ１    スイッチ駆動回路
Ｘ２    スイッチング出力段
Ｘ１０    制御回路
Ｘ２０    同時オフ時間調整回路
Ｙ    モータ駆動装置
Ｙ１    スイッチ駆動回路
Ｙ２    スイッチング出力段
ＳＷ１、ＳＷ１Ｕ、ＳＷ１Ｖ、ＳＷ１Ｗ    上側スイッチ
ＳＷ２、ＳＷ２Ｕ、ＳＷ２Ｖ、ＳＷ２Ｗ    下側スイッチ
Ｌ１    インダクタ
Ｃ１    キャパシタ
Ｍ    モータ
【図１】
0006364359.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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