(57)【特許請求の範囲】
【請求項１】
マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信機器であって、
アクセスする送信メモリまたは受信メモリのアドレスと、
リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、
タイミング信号に基づいてデータ回線を制御するバス信号制御手段を備え、
前記マスタデバイス側に、クロックを２つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジをタイミング信号として該２つのタイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、
マスタデバイスから各スレーブデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、リードモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を送信方向に設定し、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、データを確定、受信して、
第１のタイミング信号の立上がりタイミングにおいて、当該スレーブデバイスが、送信メモリのアドレスからデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶して、
第２のタイミング信号の立上がりタイミングで、つまり、送信メモリに対する各スレーブデバイスからの読み取りがないタイミングにおいて、データ回線を遮断するとともに、
各スレーブデバイスからマスタデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、ライトモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を受信方向に設定し、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、自己のメモリに記憶されているデータを、データ回線を介して受信メモリのアドレスに書き込み、
これと同時に、第２のタイミング信号の立下りタイミングでマスタデバイスにおいて、受信したデータを確定して、
第２のタイミング信号の立上がりタイミングで、つまり、受信メモリに対する各スレーブデバイスからの書き込みがないタイミングにおいて、データ回線を遮断する、
ことを特徴とするパラレル通信機器。
【請求項２】
前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする請求項１に記載のパラレル通信機器。
【請求項３】
マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信方法であって、
前記マスタデバイス側に、クロックを２つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジをタイミング信号として該２つのタイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、
マスタデバイスから各スレーブデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、リードモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し（ステップＳ１）、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を送信方向に設定し（ステップＳ２）、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して（ステップＳ３）、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、データを確定、受信して（ステップＳ４）、
第１のタイミング信号の立上がりタイミングにおいて、当該スレーブデバイスが、送信メモリのアドレスからデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶して（ステップＳ５）、
第２のタイミング信号の立上がりタイミングで、送信メモリに対する各スレーブデバイスからの読み取りがないタイミングにおいて、データ回線を遮断するとともに（ステップＳ６）、
各スレーブデバイスからマスタデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、ライトモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し（ステップＳ１１）、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を受信方向に設定し（ステップＳ１２）、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して（ステップＳ１３）、
第２のタイミング信号の立下りタイミングで、ブロック情報に該当するスレーブデバイスが、自己のメモリに記憶されているデータを、データ回線を介して受信メモリのアドレスに書き込み（ステップＳ１４）、
これと同時に、マスタデバイスにおいて、受信したデータを確定して（ステップＳ１５）、
第２のタイミング信号の立上がりタイミング、つまり、受信メモリに対する各スレーブデバイスからの書き込みがないタイミングにおいて、データ回線を遮断する（ステップＳ１６）、
ことを特徴とするパラレル通信方法。
【請求項４】
前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする請求項３に記載のパラレル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタデバイスとスレーブデバイスとの間で、バスを介して信号を伝送するパラレル通信機器およびパラレル通信方法に関する。
【背景技術】
【０００２】
一般に、シリアル通信は、信号数や長距離伝送においてパラレル通信に比べて優位性を有し、ハードウエアとしての部品点数が少なく安価に構成できる、という利点を有する。その一方で、ソフトウエア処理が必要なため、高信頼性が要求される装置などにおいて、ソフトウエア処理を介さない制御信号のバス通信には適用することができない、という欠点を有する。
【０００３】
また、ＣＰＵなどのマスタデバイスと、記憶回路や入出力回路などのスレーブデバイスとの間で、バスを介してデータやアドレスなどを授受する通信方式として、ＩＥＥＥ４８８規格やＧＰＩＢ規格、またはＳＣＳＩ規格によるパラレル通信が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−３１１７２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
これらのパラレル通信方式は、確実なデータ伝送・転送を保証する規格であるが、例えば、ＳＣＳＩ規格での通信距離が最大２５ｍで、しかも、規格化された高価なケーブルを要する、という欠点を有する。また、コマンド体系が複雑で汎用性・万能性が低く、高速通信や複雑な制御を必要としない機器には不向きであった。
【０００６】
そこで本発明は、簡易な構成で確実なデータ伝送を可能にするパラレル通信機器およびパラレル通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、請求項１に記載の発明は、マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信機器であって、
アクセスする送信メモリまたは受信メモリのアドレスと、
リードかライトかを識別するモード情報と、送受信先のスレーブデバイスを識別するブロック情報と、を含む送受信情報を設定し、
タイミング信号に基づいてデータ回線を制御するバス信号制御手段を備え、
前記マスタデバイス側に、クロックを２つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジをタイミング信号として該２つのタイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、
マスタデバイスから各スレーブデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、リードモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を送信方向に設定し、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、データを確定、受信して、
第１のタイミング信号の立上がりタイミングにおいて、当該スレーブデバイスが、送信メモリのアドレスからデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶して、
第２のタイミング信号の立上がりタイミングで、送信メモリに対する各スレーブデバイスからの読み取りがないタイミングにおいて、データ回線を遮断するとともに、
各スレーブデバイスからマスタデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、ライトモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を受信方向に設定し、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、自己のメモリに記憶されているデータを、データ回線を介して受信メモリのアドレスに書き込み、
これと同時に、第２のタイミング信号の立下りタイミングでマスタデバイスにおいて、受信したデータを確定して、
第２のタイミング信号の立上がりタイミングで、つまり、受信メモリに対する各スレーブデバイスからの書き込みがないタイミングにおいて、データ回線を遮断する、
ことを特徴とする。
【０００８】
この発明によれば、マスタデバイス側のバス信号制御手段によって、タイミング信号が周期的に生成されて各スレーブデバイスに送信されるとともに、送受信情報が設定され、各スレーブデバイスによって、タイミング信号に基づいて送受信情報が受信される。そして、送受信情報中のブロック情報に該当するスレーブデバイスが、タイミング信号に基づいて、モード情報がリードの場合には、送信メモリの所定アドレスからデータを読み取り、モード情報がライトの場合には、受信メモリの所定アドレスに先に読み取ったデータを書き込む。
【０００９】
請求項２に記載の発明は、請求項１に記載のパラレル通信機器において、前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする。
【００１０】
請求項３に記載の発明は、
マスタデバイスと複数のスレーブデバイスとの間で信号を伝送するパラレル通信方法であって、
前記マスタデバイス側に、クロックを２つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジをタイミング信号として該２つのタイミング信号を周期的に生成して前記各スレーブデバイスに送信するとともに、
マスタデバイスから各スレーブデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、リードモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し（ステップＳ１）、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を送信方向に設定し（ステップＳ２）、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して（ステップＳ３）、
第２のタイミング信号の立下りタイミングにおいて、ブロック情報に該当するスレーブデバイスが、データを確定、受信して（ステップＳ４）、
第１のタイミング信号の立上がりタイミングにおいて、当該スレーブデバイスが、送信メモリのアドレスからデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶して（ステップＳ５）、
第２のタイミング信号の立上がりタイミングで、送信メモリに対する各スレーブデバイスからの読み取りがないタイミングにおいて、データ回線を遮断するとともに（ステップＳ６）、
各スレーブデバイスからマスタデバイスへの送信の場合は、
マスタデバイスにおいて所定のタイミングで、データアドレスと、ライトモードに設定されモード情報と、送受信先のスレーブデバイスを識別するブロック情報を設定し（ステップＳ１１）、
第１のタイミング信号の立下りタイミングで、マスタデバイスにおいて、データのデータ回線を受信方向に設定し（ステップＳ１２）、
これと同時に、各スレーブデバイスにおいて、アドレスとモード情報とブロック情報を確定、受信して（ステップＳ１３）、
第２のタイミング信号の立下りタイミングで、ブロック情報に該当するスレーブデバイスが、自己のメモリに記憶されているデータを、データ回線を介して受信メモリのアドレスに書き込み（ステップＳ１４）、
これと同時に、マスタデバイスにおいて、受信したデータを確定して（ステップＳ１５）、
第２のタイミング信号の立上がりタイミングで、つまり、受信メモリに対する各スレーブデバイスからの書き込みがないタイミングにおいて、データ回線を遮断する（ステップＳ１６）、
ことを特徴とする。
【００１１】
請求項４に記載の発明は、請求項３に記載のパラレル通信方法において、前記各スレーブデバイスは、前記マスタデバイス側から受信した信号をパリティチェックし、パリティエラーが発生した場合に前記マスタデバイス側にエラー信号を送信する、ことを特徴とする。
【発明の効果】
【００１２】
請求項１および請求項３の発明によれば、各スレーブデバイスで、送信メモリからデータを読み取り、この読み取ったデータを受信メモリに書き込むため、マスタデバイス側においてデータが確実に伝送されたか否かを確認することが可能となり、この結果、確実なデータ伝送が可能となる。しかも、送信メモリおよび受信メモリに対する各スレーブデバイスからの読み書きがない期間（第２のタイミング信号の立上がりタイミングから第１のタイミング信号の立下りタイミングまでの間）においては、データ回線が遮断されるため、データ衝突が回避されて、より確実なデータ伝送が可能となる。
【００１３】
また、マスタデバイス側においてタイミング信号を生成したり送受信情報を設定したりする、ハードロジックのみで構成することが可能で、ソフトウエア処理を不要にすることが可能となる。この結果、簡易な構成とすることが可能となり、かつ、信頼性が高まりより確実なデータ伝送が可能となる。
【００１４】
請求項２および請求項４の発明によれば、マスタデバイス側から受信した信号を各スレーブデバイスでパリティチェックするため、信頼性がより高い確実なデータ伝送が可能となる。しかも、パリティエラーが発生した場合には、マスタデバイス側にエラー信号が送信されるため、マスタデバイス側において適正なエラー処理を行うことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】この発明の実施の形態に係るパラレル通信機器を示す概略構成ブロック図である。
【図２】図１のパラレル通信機器によるマスタデバイスからスレーブデバイスへの送信手順を示すタイミングチャートである。
【図３】図１のパラレル通信機器によるスレーブデバイスからマスタデバイスへの受信手順を示すタイミングチャートである。
【図４】図１のパラレル通信機器によるマスタデバイスと各スレーブデバイスとのデータ伝送手順を示すフローチャートである。
【発明を実施するための形態】
【００１６】
以下、この発明を図示の実施の形態に基づいて説明する。
【００１７】
図１〜図４は、この発明の実施の形態を示し、図１は、この実施の形態に係るパラレル通信機器１を示す概略構成ブロック図である。このパラレル通信機器１は、マスタデバイス２と複数のスレーブデバイス３１〜３４との間で信号・データを伝送・転送する機器であり、マスタデバイス２側に、バス信号制御回路（バス信号制御手段）４と、送信メモリ５と、受信メモリ６とを備え、各スレーブデバイス３１〜３４はメモリを備えている。ここで、この実施の形態では、スレーブデバイス３が４つの場合について説明するが、４つの以外の数であってもよいことは勿論である。
【００１８】
まず、各信号の構成について説明すると、８ビットのデータ構成で、１つのスレーブデバイス３１〜３４当たりのビット数が５１２ビット、全スレーブデバイス３１〜３４で２０４８ビットであり、次のような信号（ビット）内容となっている。
【００１９】
ＡＤＲ５〜ＡＤＲ０：データのアドレス（アクセスする送信メモリ５または受信メモリ６のアドレス）
ＭＯＤ２〜ＭＯＤ０：リードライト信号（リードかライトかを識別するモード情報）、スレーブ基準で送信モードまたは受信モードを設定し、例えば、ＭＯＤ０のみが「１」の場合にリードモード（送信モード）、ＭＯＤ２のみが「１」の場合にライトモード（受信モード）
ＢＬＫ１〜ＢＬＫ０：データを送受信するスレーブデバイスのブロック番号（送受信先のスレーブデバイス３１〜３４を識別するブロック情報）、例えば、２進数で「００」の場合にはスレーブデバイス３１を通信先に選択し、「０１」の場合にはスレーブデバイス３２を通信先に選択する、などとする。
ＰＲＴＹ：ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とのパリティ信号、
以上のＡＤＲ５〜ＡＤＲ０と、ＭＯＤ２〜ＭＯＤ０と、ＢＬＫ１〜ＢＬＫ０と、ＰＲＴＹと、を送受信情報とする。
ＤＡＴ６〜ＤＡＴ０：データ
ＤＡＴＰ：データパリティ（ＤＡＴ６〜ＤＡＴ０のパリティ信号）
ＳＴＢ１、ＳＴＢ２：データ送受信制御（タイミング信号）、デューティー５０％のクロックを２つに分配して、一方のクロックを遅延させて、それぞれの立下りおよび立上がりエッジ（タイミング信号）を用いて、バス通信を制御する。
ＥＲＲ：ＰＲＴＹとＤＡＴＰのパリティ信号に対するパリティチェックで、パリティエラーが発生した場合にスレーブデバイス３１〜３４からマスタデバイス２に送信するエラー信号
【００２０】
これらの信号の方向性は、マスタデバイス２を基準とし、ＤＡＴ６〜ＤＡＴ０とＤＡＴＰとＥＲＲとを除く信号は、マスタデバイス２からスレーブデバイス３１〜３４への一方向である。また、ＤＡＴ６〜ＤＡＴ０とＤＡＴＰは、マスタデバイス２とスレーブデバイス３１〜３４との間で双方向であり、双方向信号を用いる。一方、ＥＲＲは、スレーブデバイス３１〜３４からマスタデバイス２への一方向であり、専用線を介して送信される。また、これらの信号の信号線（データ回線を含む）は、ディファレンシャル信号となっている。
【００２１】
バス信号制御回路４は、ＳＴＢ１、ＳＴＢ２（タイミング信号）を周期的に生成して各スレーブデバイス３１〜３４に送信するとともに、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とＢＬＫ１〜ＢＬＫ０とＰＲＴＹ（送受信情報）を設定し、ＳＴＢ１、ＳＴＢ２に基づいてデータ回線を制御するものである。
【００２２】
そして、各スレーブデバイス３１〜３４は、ＳＴＢ１、ＳＴＢ２に基づいて送受信情報を受信し、この送受信情報中のＢＬＫ１〜ＢＬＫ０（ブロック情報）に該当するスレーブデバイス３１〜３４は、ＳＴＢ１、ＳＴＢ２に基づいて、ＭＯＤ２〜ＭＯＤ０（モード情報）がリードの場合に送信メモリ５のＡＤＲ５〜ＡＤＲ０（所定アドレス）からデータ回線を介してデータを読み取り、ＭＯＤ２〜ＭＯＤ０がライトの場合に受信メモリ６のＡＤＲ５〜ＡＤＲ０にデータ回線を介して先に読み取ったデータを書き込む。また、バス信号制御回路４は、送信メモリ５および受信メモリ６に対する各スレーブデバイス３１〜３４からのアクセスがない、ＳＴＢ１、ＳＴＢ２間（タイミング信号）間においてデータ回線を遮断する。一方、各スレーブデバイス３１〜３４は、マスタデバイス２側から受信した信号をパリティチェックし、つまり、ＰＲＴＹとＤＡＴＰのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合にマスタデバイス２にＥＲＲ（エラー信号）を送信するものである。
【００２３】
次に、このようなパラレル通信機器１の作用およびパラレル通信機器１によるパラレル通信方法について、図２〜図４に従って具体的に説明する。
【００２４】
図２、図３に示すように、マスタデバイス２において、ＳＴＢ１、ＳＴＢ２を周期的に生成して各スレーブデバイス３１〜３４に送信する。この状態で、マスタデバイス２から各スレーブデバイス３１〜３４への送信の場合、まず、マスタデバイス２において所定のタイミングで、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とＢＬＫ１〜ＢＬＫ０とＰＲＴＹを設定する（ステップＳ１）。ここで、ＭＯＤ２〜ＭＯＤ０はリードモードに設定されている。次に、ＳＴＢ１の立下りタイミングで、マスタデバイス２において、ＤＡＴ６〜ＤＡＴ０およびＤＡＴＰのデータ回線を送信方向に設定する（ステップＳ２）。これと同時に、各スレーブデバイス３１〜３４において、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とＢＬＫ１〜ＢＬＫ０とＰＲＴＹを確定、受信する（ステップＳ３）。
【００２５】
続いて、ＳＴＢ２の立下りタイミングにおいて、ＢＬＫ１〜ＢＬＫ０に該当するスレーブデバイス３１〜３４が、ＤＡＴ６〜ＤＡＴ０とＤＡＴＰを確定、受信する（ステップＳ４）。さらに、ＳＴＢ１の立上がりタイミングにおいて、当該スレーブデバイス３１〜３４が、送信メモリ５のＡＤＲ５〜ＡＤＲ０からデータ回線を介してデータを読み取って、自己のメモリに書き込み記憶する（ステップＳ５）。これと同時に、該スレーブデバイス３１〜３４において、ＰＲＴＹとＤＡＴＰのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合には、マスタデバイス２にＥＲＲ（エラー信号）を送信する。
【００２６】
そして、ＳＴＢ２の立上がりタイミング、つまり、送信メモリ５に対する各スレーブデバイス３１〜３４からの読み取りがないタイミングにおいて、データ回線を遮断・開放する（ステップＳ６）ものである。
【００２７】
一方、各スレーブデバイス３１〜３４からマスタデバイス２への送信の場合（マスタデバイス２が各スレーブデバイス３１〜３４から受信する場合）、まず、図３に示すように、マスタデバイス２において所定のタイミングで、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とＢＬＫ１〜ＢＬＫ０とＰＲＴＹを設定する（ステップＳ１１）。ここで、ＭＯＤ２〜ＭＯＤ０はライトモードに設定されている。次に、ＳＴＢ１の立下りタイミングで、マスタデバイス２において、ＤＡＴ６〜ＤＡＴ０およびＤＡＴＰのデータ回線を受信方向に設定する（ステップＳ１２）。これと同時に、各スレーブデバイス３１〜３４において、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０とＢＬＫ１〜ＢＬＫ０とＰＲＴＹを確定、受信する（ステップＳ１３）。
【００２８】
続いて、ＳＴＢ２の立下りタイミングにおいて、ＢＬＫ１〜ＢＬＫ０に該当するスレーブデバイス３１〜３４が、自己のメモリに記憶されているデータ（ステップＳ５で読み取ったデータ）を、データ回線を介して受信メモリ６のＡＤＲ５〜ＡＤＲ０に書き込む（ステップＳ１４）。さらに、当該スレーブデバイス３１〜３４において、ＰＲＴＹのパリティ信号に対してパリティチェックし、パリティエラーが発生した場合には、マスタデバイス２にＥＲＲ（エラー信号）を送信する（ステップＳ１４）。
【００２９】
これと同時に、ＳＴＢ２の立下りタイミングでマスタデバイス２において、受信したＤＡＴ６〜ＤＡＴ０およびＤＡＴＰを確定する（ステップＳ１５）。続いて、ＳＴＢ２の立上がりタイミング、つまり、受信メモリ６に対する各スレーブデバイス３１〜３４からの書き込みがないタイミングにおいて、データ回線を遮断・開放する（ステップＳ１６）ものである。
【００３０】
このような読み取り、書き込みを、マスタデバイス２と各スレーブデバイス３１〜３４との間で順次行う。すなわち、図４に示すように、まず、第１のスレーブデバイス３１による、送信メモリ５からのデータの読み取りと受信メモリ６へのデータの書き込みとを行う（ステップＳ２１）。同様にして、順次、第２のスレーブデバイス３２、第３のスレーブデバイス３３および第４のスレーブデバイス３４による、送信メモリ５からのデータの読み取りと受信メモリ６へのデータの書き込みとを行う（ステップＳ２２〜Ｓ２４）。続いて、ステップＳ２１に戻り、同様の送受信を繰り返し行うものである。
【００３１】
以上のように、このパラレル通信機器１およびパラレル通信方法によれば、各スレーブデバイス３１〜３４で、送信メモリ５からデータを読み取り、この読み取ったデータを受信メモリ６に書き込むため、マスタデバイス２側においてデータが確実に伝送されたか否かを確認することが可能となり、この結果、確実なデータ伝送が可能となる。しかも、送信メモリ５および受信メモリ６に対する各スレーブデバイス３１〜３４からの読み書きがない期間（ＳＴＢ２の立上がりタイミングからＳＴＢ１の立下りタイミングまでの間）においては、データ回線が遮断・開放されるため、データ衝突が回避されて、より確実なデータ伝送が可能となる。
【００３２】
また、バス通信の制御は、マスタデバイス２側（バス信号制御回路４）ですべて行い、各スレーブデバイス３１〜３４では行わない。しかも、マスタデバイス２側においてＳＴＢ１、ＳＴＢ２を生成したり、ＡＤＲ５〜ＡＤＲ０やＭＯＤ２〜ＭＯＤ０などの送受信情報を設定したりする、ハードロジックのみで構成することが可能で、ソフトウエア処理を不要にすることが可能となる。そして、単純なロジック構成でソフトウエアを介さないため、コマンド制御が不要となる。これらの結果、簡易、安価な構成とすることが可能となり、かつ、信頼性が高まりより確実なデータ伝送が可能となる。一方、信号線がディファレンシャル信号であるため、ノイズに強く、パラレル通信に比べて長距離通信が可能となる。
【００３３】
また、マスタデバイス２から受信した信号、つまり、ＡＤＲ５〜ＡＤＲ０とＭＯＤ２〜ＭＯＤ０およびＤＡＴ６〜ＤＡＴ０を、各スレーブデバイス３１〜３４でパリティチェックするため、信頼性がより高い確実なデータ伝送が可能となる。しかも、パリティエラーが発生した場合には、マスタデバイス２にＥＲＲが送信されるため、マスタデバイス２において適正なエラー処理を行うことが可能となる。
【００３４】
このようにして簡易、安価な構成で確実なデータ伝送が可能になるため、規格化されたシリアル通信やパラレル通信で制御する程ではないが、ディスクリート信号やセンサ信号などの入出力信号を少ない電線・通信線で通信したい器材（カメラ制御や温度センサの遠隔操作等）を、安価に実現することが可能となる。また、確実な制御、監視を複数の器材に対して行いたい器材に適用できるように、バス通信をハード的に停止させることができるＥＲＲを備えているため、信頼性が高いデータ通信と合わせて危険を伴う器材に用いることが可能となる。
【００３５】
以上、この発明の実施の形態について説明したが、具体的な構成は、上記の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があっても、この発明に含まれる。例えば、上記の実施の形態では、１つのスレーブデバイス３１〜３４による、送信メモリ５からのデータの読み取りと受信メモリ６へのデータの書き込みとを行った後に、次のスレーブデバイス３１〜３４による同処理を行っているが、すべてのスレーブデバイス３１〜３４による送信メモリ５からのデータの読み取りを行った後に、すべてのスレーブデバイス３１〜３４による受信メモリ６へのデータの書き込みを行ってもよい。
【符号の説明】
【００３６】
１      パラレル通信機器
２      マスタデバイス
３１〜３４  スレーブデバイス
４      バス信号制御回路（バス信号制御手段）
５      送信メモリ
６      受信メモリ
【図１】
0006440475.tif 000002
【図２】
0006440475.tif 000003
【図３】
0006440475.tif 000004
【図４】
0006440475.tif 000005