(57)【特許請求の範囲】
【請求項１】
コンピュータが、
半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、
前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、
前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、
算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、
前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、
ことを特徴とする設計方法。
【請求項２】
前記コンピュータは、前記第１のレジスタの数が、前記第２のレジスタの数よりも少なくなるように、前記第１のグループと前記第２のグループのグループ分けを行うことを特徴とする請求項１に記載の設計方法。
【請求項３】
前記コンピュータは、前記第１のレジスタをエンドポイントとする第１のロジックコーンについては、ユーザからの入力に基づくマニュアルレイアウトを行い、前記第２のレジスタをエンドポイントとする第２のロジックコーンについては、自動レイアウトを行う、ことを特徴とする請求項１または２に記載の設計方法。
【請求項４】
前記第１のレジスタの数は、前記マニュアルレイアウトによる、工数と面積の増加分に基づき設定されていることを特徴とする請求項３に記載の設計方法。
【請求項５】
プロセッサを有し、
前記プロセッサが、
半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、
前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、
前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、
算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、
前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、
ことを特徴とする設計装置。
【請求項６】
半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、
前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、
前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、
算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、
前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、
処理をコンピュータに実行させるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計方法、設計装置及びプログラムに関する。
【背景技術】
【０００２】
半導体集積回路の設計の際、ＲＴＬ（Register Transfer Level）の設計情報から、ゲートレベルの設計情報（ネットリスト）に変換する論理合成が行われる。論理合成処理では、ＲＴＬの設計情報、タイミング条件、ＤＲＣ（Design Rule Check）などに基づき、どのような回路で機能を実現するかが選択される。
【０００３】
論理合成時に与えられるタイミング条件は、タイミングに関する設計マージン（以下タイミングマージンという）を示すものである。
クロックスキュー、クロックＯＣＶ（On Chip Variation）、クロストークディレイ、配線遅延見積もりと実配線遅延とのギャップ、ＰＬＬ（Phase Locked Loop）ジッタなどによるクロック信号の遅延時間の変動は、論理合成時には考慮できない。そのため、論理合成時に与えられるタイミング条件は、クロックスキューなど上記の各遅延変動要素において生じる遅延時間の変動のワーストケースの値の加算値に基づいて、タイミングマージンが設定されたものとなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７６７２９号公報
【特許文献２】特開平１１−１４５２９７号公報
【特許文献３】特開平６−１９９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のようにタイミングマージンが設定されると、満たすべきタイミング制約が厳しくなり、論理合成ツールは、その制約を満たすために、比較的速い速度で動作する回路を選択してネットリストを生成する。そのような回路は、回路面積が大きくなってしまう傾向がある。そのため、半導体集積回路の回路面積を縮小することが課題である。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、コンピュータが、半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、設計方法が提供される。
【０００７】
また、発明の一観点によれば、プロセッサを有し、前記プロセッサが、半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、設計装置が提供される。
【０００８】
また、発明の一観点によれば、半導体集積回路の第１の設計情報に含まれる複数のレジスタに対して第１のタイミング条件を設定して、第１の論理合成を行い第２の設計情報を生成し、前記複数のレジスタに対して、前記第１のタイミング条件よりもタイミングマージンが小さい第２のタイミング条件を設定して、第２の論理合成を行い第３の設計情報を生成し、前記第２の設計情報と前記第３の設計情報に基づき、前記複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率を算出し、算出した前記変化率の大きさに基づき、前記複数のレジスタを、第１のグループと、前記変化率が、前記第１のグループよりも小さい第２のグループに分け、前記第１のグループの第１のレジスタに、前記第２のタイミング条件を設定し、前記第２のグループの第２のレジスタに、前記第１のタイミング条件を設定し、第３の論理合成を行う、処理をコンピュータに実行させるプログラムが提供される。
【発明の効果】
【０００９】
開示の設計方法、設計装置及びプログラムによれば、半導体集積回路の回路面積を縮小できる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の設計方法の一例を示す図である。
【図２】第２の実施の形態の設計装置の一例を示す図である。
【図３】第２の実施の形態の設計方法の一例の流れを説明する図である。
【図４】タイミング条件の一例を説明する図である。
【図５】論理合成処理の一例の流れを示すフローチャートである。
【図６】タイミング条件の適用例を示す図である。
【図７】ネットリストの一例とそのネットリストが示す回路例を示す図である。
【図８】ロジックコーンの面積の算出処理の一例の流れを示すフローチャートである。
【図９】面積対比表の一例を示す図である。
【図１０】面積変化率を追加した面積対比表の一例を示す図である。
【図１１】タイミング条件の違いによるロジックコーン面積の変化例を示す図である。
【図１２】ソート後の面積対比表の一例を示す図である。
【図１３】エリア・オーバーヘッドを抑えながらマニュアルレイアウト可能なエンドポイントのレジスタの割合と、工数との一例の関係を示す図である。
【図１４】個別タイミング条件とその適用例を示す図である。
【図１５】面積対比表の表示例を示す図である。
【図１６】マニュアルレイアウトの一例を示す図である。
【図１７】マニュアルレイアウトの他の例を示す図である。
【図１８】本実施の形態の設計方法で得られる半導体集積回路の面積の縮小効果の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
本実施の形態の設計方法は、コンピュータによって、半導体集積回路の設計を行うものである。
【００１２】
図１は、第１の実施の形態の設計方法の一例を示す図である。
設計方法は、以下のような設計装置１によって実行される。
設計装置１は、たとえば、コンピュータであり、プロセッサ２と記憶部３を有している。プロセッサ２は、記憶部３に記憶されているデータ及びプログラムに基づき、以下のような処理を実行する。
【００１３】
記憶部３は、プロセッサ２が実行するプログラムや、各種データを記憶する。たとえば、記憶部３は、設計情報Ｄ１，Ｄ２ａ，Ｄ２ｂ，Ｄ３などを記憶する。
設計情報Ｄ１は、ＲＴＬで記述されている半導体集積回路の設計情報を含む。
【００１４】
設計情報Ｄ２ａ，Ｄ２ｂ，Ｄ３は、論理合成で生成されるネットリストである。
なお、図１では図示が省略されているが、記憶部３は、各セルの機能や面積などが記載されたライブラリを格納する。
【００１５】
第１の実施の形態の設計方法において、まず、プロセッサ２は、設計情報Ｄ１に含まれる複数のレジスタに対してタイミング条件ｔｍａｘを設定して論理合成を行い、設計情報Ｄ２ａを生成する（ステップＳ１）。さらに、プロセッサ２は、設計情報Ｄ１に含まれる複数のレジスタに対してタイミング条件ｔｍａｘよりもタイミングマージンが小さいタイミング条件ｔｍｉｎを設定して論理合成を行い、設計情報Ｄ２ｂを生成する（ステップＳ２）。なお、ステップＳ１の処理とステップＳ２の処理は、どちらを先に実行してもよいし、並列に行ってもよい。
【００１６】
なお、タイミング条件ｔｍｉｎは、遅延変動要素による遅延時間の変動量を比較的小さく見積もってレジスタに設定するタイミング条件である。そのため、このようなタイミング条件ｔｍｉｎは、タイミング制約が緩い条件ともいえる。また、後述のように遅延変動量はマニュアルレイアウトにより小さくすることができるため、タイミング条件ｔｍｉｎは、マニュアルレイアウト用のタイミング条件ということもできる。
【００１７】
一方、タイミング条件ｔｍａｘは、遅延変動要素による遅延時間の変動量を大きく見積もって（たとえば、ワーストケースで見積もる）、レジスタに設定するタイミング条件のことである。そのため、このようなタイミング条件ｔｍａｘは、タイミング制約が厳しい条件であるともいえる。また、タイミング条件ｔｍａｘは、自動レイアウト用のタイミング条件ということもできる。
【００１８】
上記のようなタイミング条件ｔｍｉｎ，ｔｍａｘは、タイミングマージン（単位は時間）で与えられる。タイミング条件ｔｍｉｎでのタイミングマージンは、タイミング条件ｔｍａｘでのタイミングマージンよりも小さい。
【００１９】
ステップＳ２の処理後、プロセッサ２は設計情報Ｄ２ａ，Ｄ２ｂに基づき、複数のレジスタのそれぞれをエンドポイントとする複数のロジックコーンのそれぞれの、タイミング条件の差異による面積の変化率（以下面積変化率という）を算出する（ステップＳ３）。
【００２０】
図１には、エンドポイントであるレジスタ１０と、その前段の複数のレジスタ１１，１２，１３，１４との間にある組み合わせ回路で形成されたロジックコーン１５が示されている。
【００２１】
ロジックコーン１５の面積は、レジスタ１０に設定されるタイミングマージンが大きい（満たすべきタイミング制約が厳しい）ほど、大きくなる傾向にある。そのため、ロジックコーン１５は、レジスタ１０にタイミング条件ｔｍｉｎが設定されるときよりも、タイミング条件ｔｍａｘが設定されるときのほうが大きくなる傾向になる。ただ、レジスタ１０がどのような演算をする回路に用いられるかによって、タイミング条件の違いによるロジックコーン１５の面積の差異の大きさは変わってくる。
【００２２】
ステップＳ３の処理では、プロセッサ２は、レジスタごとにそのレジスタをエンドポイントとするロジックコーンの、タイミング条件の違いによる面積の差異を、面積変化率として算出する。面積変化率は、タイミング条件ｔｍａｘが設定されたときに得られるロジックコーンの面積と、タイミング条件ｔｍｉｎが設定されたときに得られるロジックコーンの面積との差分を、論理合成後の回路全体の面積で割ったものとして算出される。
【００２３】
なお、ロジックコーンの面積は、ロジックコーン内の各セルの面積（ライブラリに記述されている）を加算することで求めるものとする。また、回路全体の面積は、各セルの面積を加算することで求めるものとする。
【００２４】
図１では、レジスタ名“ｒｅｇ１”，“ｒｅｇ２”，ｒｅｇ３”，…，“ｒｅｇａ”，“ｒｅｇｂ”，“ｒｅｇｃ”の各レジスタをエンドポイントとしたときの、各タイミング条件ｔｍａｘ，ｔｍｉｎでのロジックコーン面積と、面積変化率の一例が示されている。
【００２５】
ステップＳ３の処理後、プロセッサ２は、面積変化率の大きさに基づき、複数のレジスタを、２つのグループに分ける（ステップ４）。図１の例では、レジスタ名“ｒｅｇ１”，“ｒｅｇ２”，ｒｅｇ３”のレジスタがグループＧ１に分類されている。そして、レジスタ名“ｒｅｇ１”，“ｒｅｇ２”，ｒｅｇ３”のレジスタよりも面積変化率が小さいレジスタ名“ｒｅｇａ”，“ｒｅｇｂ”，“ｒｅｇｃ”のレジスタがグループＧ２に分類されている。
【００２６】
ステップＳ４の処理の際、プロセッサ２は、グループＧ１に分類されるレジスタの数を、グループＧ２に分類されるレジスタの数よりも少なく、たとえば、エンドポイントとなる全体のレジスタ数のうち、面積変化率が大きい上位１０％程度とする。その理由については後述する。
【００２７】
なお、ステップＳ４の処理の際、プロセッサ２は、図１に示すようなレジスタごとの面積変化率を図示しないディスプレイに表示して、ユーザから、グループＧ１に分類するレジスタ数などの情報の入力を受け付け、入力された情報に基づきグループ分けしてもよい。
【００２８】
ステップＳ４の処理後、プロセッサ２は、レジスタに対するタイミング条件の再設定を行い（ステップＳ５）、再度、論理合成を行い設計情報Ｄ３（ネットリスト）を生成する（ステップＳ６）。
【００２９】
ステップＳ５の処理では、プロセッサ２は、たとえば、図１のように、グループＧ１のレジスタにタイミング条件ｔｍｉｎを設定し、グループＧ２のレジスタにタイミング条件ｔｍａｘを設定する。これにより、面積変化率の大きいロジックコーンのエンドポイントとなるレジスタには、タイミング条件ｔｍｉｎが設定される。また、面積変化率の小さいロジックコーンのエンドポイントとなるレジスタには、タイミング条件ｔｍａｘが設定されることになる。
【００３０】
このように、タイミング条件ｔｍａｘを与えるとロジックコーンがより大きい面積となるレジスタ群（面積変化率が大きいレジスタ群）に対して、タイミング条件ｔｍｉｎを設定することで、論理合成後の回路面積を効率的に小さくすることができる。
【００３１】
ステップＳ６の処理後は、プロセッサ２は、設計情報Ｄ３に基づきレイアウトを行う（ステップＳ７）。
ステップＳ７の処理では、プロセッサ２は、ステップＳ４の処理で２つのグループＧ１，Ｇ２に分類された各レジスタのうち、グループＧ２に分類された各レジスタをエンドポイントとするロジックコーンに対して、自動レイアウトを行う。
【００３２】
一方、グループＧ１に分類された各レジスタをエンドポイントするロジックコーンに対しては、ユーザによるマニュアルレイアウトが行われる。グループＧ１に分類されたレジスタに設定されているタイミングマージンが比較的小さいタイミング条件ｔｍｉｎを満たすためには、自動レイアウトよりも前述した遅延変動要素による遅延の変動量を減らせるマニュアルレイアウトが適しているからである。ただ、マニュアルレイアウトによる工数の増加を抑えるため、前述のようにグループＧ１に分類されるレジスタの数は、グループＧ２に分類されるレジスタの数よりも少なく設定されている。
【００３３】
以上のような設計方法によれば、プロセッサ２は、タイミング条件の違いによる論理合成後の面積変化が大きいロジックコーンを特定し、そのロジックコーンのエンドポイントとなるレジスタに小さいタイミングマージンのタイミング条件を設定している。このため、論理合成後のロジックコーンの面積が効率よく抑えられ、その結果、半導体集積回路の回路面積を縮小できる。
【００３４】
また、マニュアルレイアウト用のタイミング条件ｔｍｉｎが設定されるレジスタの数を、自動レイアウト用のタイミング条件ｔｍａｘが設定されるレジスタの数よりも少なくすることで、マニュアルレイアウト時の工数の増加を抑えられる。
【００３５】
（第２の実施の形態）
以下、第２の実施の形態の設計方法及び設計装置の一例を示す。
図２は、第２の実施の形態の設計装置の一例を示す図である。
【００３６】
設計装置は、たとえば、コンピュータ２０であり、プロセッサ２１によって装置全体が制御されている。プロセッサ２１には、バス２９を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。プロセッサ２１は、マルチプロセッサであってもよい。プロセッサ２１は、たとえばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ２１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。
【００３７】
ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、プロセッサ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、プロセッサ２１による処理に必要な各種データが格納される。
【００３８】
バス２９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、機器接続インタフェース２７及びネットワークインタフェース２８がある。
【００３９】
ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の補助記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００４０】
グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、プロセッサ２１からの命令にしたがって、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【００４１】
入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をプロセッサ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【００４２】
光学ドライブ装置２６は、レーザ光などを利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
【００４３】
機器接続インタフェース２７は、コンピュータ２０に周辺機器を接続するための通信インタフェースである。たとえば機器接続インタフェース２７には、メモリ装置２７ａやメモリリーダライタ２７ｂを接続することができる。メモリ装置２７ａは、機器接続インタフェース２７との通信機能を搭載した記録媒体である。メモリリーダライタ２７ｂは、メモリカード２７ｃへのデータの書き込み、またはメモリカード２７ｃからのデータの読み出しを行う装置である。メモリカード２７ｃは、カード型の記録媒体である。
【００４４】
ネットワークインタフェース２８は、ネットワーク２８ａに接続されている。ネットワークインタフェース２８は、ネットワーク２８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００４５】
以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。なお、図１に示した第１の実施の形態の設計装置１も、図２に示したコンピュータ２０と同様のハードウェアにより実現することができる。
【００４６】
コンピュータ２０は、たとえばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。コンピュータ２０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、コンピュータ２０に実行させるプログラムをＨＤＤ２３に格納しておくことができる。プロセッサ２１は、ＨＤＤ２３内のプログラムの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。またコンピュータ２０に実行させるプログラムを、光ディスク２６ａ、メモリ装置２７ａ、メモリカード２７ｃなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ２１からの制御により、ＨＤＤ２３にインストールされた後、実行可能となる。またプロセッサ２１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。
【００４７】
（設計方法）
図３は、第２の実施の形態の設計方法の一例の流れを説明する図である。
第２の実施の形態の設計方法は、タイミング条件取得処理（ステップＳ１０）、論理合成処理（タイミング条件再設定処理を含む）（ステップＳ１１）、レイアウト処理（ステップＳ１２）、という流れで行われる。このような処理は、プロセッサ２１が、ＨＤＤ２３内に格納されたプログラム（論理合成ツールなどを含む）を読み出して実行することで行われる。
【００４８】
以下各ステップの処理について説明する。
（タイミング条件取得処理）
ステップＳ１０のタイミング条件取得処理では、たとえば、ユーザによるキーボード２５ａまたはマウス２５ｂの操作によって入力される２種のタイミング条件をプロセッサ２１が取得する。なお、タイミング条件は、予めＨＤＤ２３に記憶されていてもよく、プロセッサ２１は、ＨＤＤ２３に記憶されているタイミング条件を取得するようにしてもよい。
【００４９】
２種のタイミング条件は、たとえば、以下のようなものである。
図４は、タイミング条件の一例を説明する図である。
図４には、各遅延変動要素での自動レイアウト時の遅延変動量と、マニュアルレイアウト時の遅延変動量の一例が示されている。遅延変動要素としては、クロックスキュー、クロストークディレイ、クロックＯＣＶ、配線遅延ギャップ（配線遅延見積もりと実配線遅延とのギャップ）、ＰＬＬジッタがある。各遅延変動要素の遅延変動量は、設計仕様に基づき決定される。
【００５０】
自動レイアウト時と比べ、マニュアルレイアウト時には、クロックスキュー、クロストークディレイ、クロックＯＣＶについては、遅延変動量を小さくすることができる。たとえば、クロックスキューによる遅延変動量（スキュー量）については、クロック配線の調整により小さくでき、クロストークディレイによる遅延変動量については、シールド配線などの追加によって小さくできる。また、クロックＯＣＶによる遅延変動量については、クロック配線の分岐点の最適化をマニュアルで行うことで小さくできる。
【００５１】
以下では、プロセッサ２１は、論理合成処理の際にレジスタに設定するタイミング条件として、自動レイアウト時の各遅延変動要素での遅延変動量を加算した値と、マニュアルレイアウト時の各遅延変動要素での遅延変動量を加算した値を適用する。以下では、前者をマージンｍａｘのタイミング条件、後者をマージンｍｉｎのタイミング条件と呼ぶ。図４の例では、マージンｍａｘのタイミング条件は、９５０ｐｓであり、マージンｍｉｎのタイミング条件は、４００ｐｓである。
【００５２】
（論理合成処理）
次に、図３のステップＳ１１の、タイミング条件の再設定処理を含む論理合成処理を説明する。
【００５３】
図５は、論理合成処理の一例の流れを示すフローチャートである。
まず、プロセッサ２１は、たとえば、ＨＤＤ２３に記憶されている半導体集積回路のＲＴＬの設計情報やライブラリを読み出し、全レジスタにマージンｍａｘのタイミング条件を適用して、論理合成を実行する（ステップＳ２０）。
【００５４】
図６は、タイミング条件の適用例を示す図である。
図６には、レジスタ（フリップフロップ）ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５に対して、マージンｍａｘのタイミング条件Ｔｍａｘ（またはマージンｍｉｎのタイミング条件Ｔｍｉｎ）が一律に適用される例が示されている。
【００５５】
ステップＳ２０の処理では、クロックＣＬＫが入力される各レジスタＦＦ１〜ＦＦ５用のマージン（タイミング条件）として、マージンｍａｘのタイミング条件Ｔｍａｘ（図６の例では９５０ｐｓ）が一律に適用される。
【００５６】
ステップＳ２０の処理により、ネットリストが生成される。
図７は、ネットリストの一例とそのネットリストが示す回路例を示す図である。
図７に示すネットリストｎｔｌ１は、モジュール名“ＡＡＡ”という回路の各セルの接続情報を示すものである。たとえば、“ＦＦ”から始まる行では、レジスタＦＦａの接続情報が示されており、“ＮＡＮＤ”から始まる行では、ＮＡＮＤ回路Ａ１の接続情報が示されている。
【００５７】
図７には、このようなネットリストｎｔｌ１で表されるモジュール名“ＡＡＡ”の回路の一部が示されている。
レジスタＦＦａの入力端子には、ＮＡＮＤ回路Ａ１の出力端子が接続され、ＮＡＮＤ回路Ａ１の一方の入力端子には、ＯＲ回路Ｂ１の出力端子が接続されている。ＮＡＮＤ回路Ａ１の他方の入力端子には、ＯＲ回路Ｂ２の出力端子が接続されている。ＯＲ回路Ｂ１の一方の入力端子には、ＯＲ回路Ｂ３の出力端子が接続されており、ＯＲ回路Ｂ１の他方の入力端子には、ＯＲ回路Ｂ４の出力端子が接続されている。ＯＲ回路Ｂ２の一方の入力端子には、ＯＲ回路Ｂ５の出力端子が接続されており、ＯＲ回路Ｂ２の他方の入力端子には、ＯＲ回路Ｂ６の出力端子が接続されている。
【００５８】
ＯＲ回路Ｂ３の一方の入力端子には、レジスタＦＦｂの出力端子が接続されており、ＯＲ回路Ｂ３の他方の入力端子には、レジスタＦＦｃの出力端子が接続されている。ＯＲ回路Ｂ４の一方の入力端子には、レジスタＦＦｄの出力端子が接続されており、ＯＲ回路Ｂ４の他方の入力端子には、レジスタＦＦｅの出力端子が接続されている。ＯＲ回路Ｂ５の一方の入力端子には、レジスタＦＦｆの出力端子が接続されており、ＯＲ回路Ｂ５の他方の入力端子には、レジスタＦＦｇの出力端子が接続されている。ＯＲ回路Ｂ６の一方の入力端子には、レジスタＦＦｈの出力端子が接続されており、ＯＲ回路Ｂ６の他方の入力端子には、レジスタＦＦｉの出力端子が接続されている。
【００５９】
ステップＳ２０の処理後、プロセッサ２１は、生成されたネットリストと、ライブラリに基づき、全ロジックコーンのそれぞれの面積を算出する（ステップＳ２１）。
図８は、ロジックコーンの面積の算出処理の一例の流れを示すフローチャートである。
【００６０】
プロセッサ２１は、以下に示す処理を、エンドポイントとなるレジスタごとに行う。
まず、プロセッサ２１は、ネットリストを参照して、ロジックコーンのエンドポイントとなるレジスタを選択し（ステップＳ４０）、１段バックトレースする（ステップＳ４１）。そして、プロセッサ２１は、バックトレースにより到達したセルが組み合わせセルか否かを判定し（ステップＳ４２）、組み合わせセルではないときには、ステップＳ４１からの処理を繰り返す。組み合わせセルとしては、ＯＲ回路、ＮＡＮＤ回路などがある。たとえば、図７に示したような回路の場合、レジスタＦＦａがロジックコーンのエンドポイントとなっているため、レジスタＦＦａからバックトレースが行われる。図７の例では、レジスタＦＦａから１段バックトレースした到達セルは、ＮＡＮＤ回路Ａ１であるため、プロセッサ２１は、到達セルが、組み合わせセルであると判定する。
【００６１】
到達セルが組み合わせセルであるとき、プロセッサ２１は、到達セルのエリア（面積）をライブラリから取得する（ステップＳ４３）。たとえば、図８に示すライブラリｌｂ１の例では、到達セルがＮＡＮＤ回路Ａ１であった場合、そのエリアとして“１００”が取得される。
【００６２】
そして、プロセッサ２１は、ロジックコーン面積に到達セルのエリアを加えて、ロジックコーン面積を更新する（ステップＳ４４）。
その後、プロセッサ２１は、ロジックコーンの全セルに対してトレースが完了したか否か判定し（ステップＳ４５）、トレースが完了していなければ、ステップＳ４１からの処理を繰り返し、トレースが完了したときには、ステップＳ４０の処理で選択したレジスタをエンドポイントとするロジックコーンの面積の算出を終える。
【００６３】
たとえば、図７に示したようなロジックコーンの場合、トレースにより、すべてのＦＦｂ〜ＦＦｉの出力端子に達した場合には、レジスタＦＦａをエンドポイントとするロジックコーンの面積の算出が終わる。プロセッサ２１は、ロジックコーンの面積の算出結果をたとえば、ＲＡＭ２２に記憶しておく。
【００６４】
以上のような処理が、マージンｍａｘのタイミング条件を適用した論理合成で得られたネットリストにおいて、ロジックコーンのエンドポイントとなるレジスタすべてに対して行われ、全ロジックコーンのそれぞれの面積が算出される。
【００６５】
次に、図５のステップＳ２２の処理が行われる。
ステップＳ２２の処理では、プロセッサ２１は、たとえば、ＨＤＤ２３に記憶されている半導体集積回路のＲＴＬの設計情報やライブラリを読み出し、全レジスタにマージンｍｉｎのタイミング条件を適用して、論理合成を実行する。ステップＳ２２の処理では、たとえば、図６に示した例の場合、レジスタＦＦ１〜ＦＦ５用のマージンとして、マージンｍｉｎのタイミング条件Ｔｍｉｎ（図６の例では４００ｐｓ）が一律に適用される。
【００６６】
ステップＳ２２の処理により、ステップＳ２０の処理で生成されたネットリストとは別のネットリストが生成される。
ステップＳ２２の処理後、プロセッサ２１は、ライブラリと、ステップＳ２２の処理で生成されたネットリストに基づき、生成される回路全体の面積と、全ロジックコーンのそれぞれの面積を算出する（ステップＳ２３，Ｓ２４）。
【００６７】
ステップＳ２３の処理では、プロセッサ２１は、ネットリストに含まれる全セルの面積をライブラリから取得して加算することで、回路全体の面積を求める。ステップＳ２４の処理は、図８に示した処理と同様の処理で行われる。
【００６８】
なお、ステップＳ２３の処理は、ステップＳ２０の処理で生成されたネットリストに基づき行ってもよい。また、ステップＳ２０〜Ｓ２４の処理は、上記の順序に限定されず、たとえば、ステップＳ２２〜Ｓ２４の処理後に、ステップＳ２０，Ｓ２１の処理を行ってもよい。
【００６９】
次に、プロセッサ２１は、ステップＳ２１，Ｓ２４の処理結果に基づき、各レジスタをエンドポイントとするロジックコーンの各タイミング条件での面積を対比する面積対比表を生成する（ステップＳ２５）。
【００７０】
図９は、面積対比表の一例を示す図である。
図９の面積対比表３０には、各レジスタをエンドポイントとしたときの、各タイミング条件Ｔｍａｘ，Ｔｍｉｎでのロジックコーン面積の一例が示されている。
【００７１】
たとえば、レジスタ名“ＦＦ＿ｉｎｃｒ０ｐ［２８］”のレジスタをエンドポイントとしたロジックコーンでは、タイミング条件Ｔｍｉｎ適用時のロジックコーン面積は１１６、タイミング条件Ｔｍａｘ適用時のロジックコーン面積は１２９である。また、レジスタ名“ＦＦ＿ｉｎｃｒ６ｐ［８］”のレジスタをエンドポイントとしたロジックコーンでは、タイミング条件Ｔｍｉｎ適用時のロジックコーン面積は１３１９３５、タイミング条件Ｔｍａｘ適用時のロジックコーン面積は１４１００４である。
【００７２】
プロセッサ２１は、生成した面積対比表３０を、たとえば、一旦、ＨＤＤ２３に記憶してもよい。
その後、プロセッサ２１は、面積対比表に基づき、タイミング条件の差異による面積変化率を算出し面積対比表に追加する（ステップＳ２６）。
【００７３】
面積変化率は、タイミング条件Ｔｍａｘ適用時のロジックコーン面積からタイミング条件Ｔｍｉｎ適用時のロジックコーン面積を引いた値を、ステップＳ２３の処理で得られた回路全体の面積で割ることで得られる。
【００７４】
図１０は、面積変化率を追加した面積対比表の一例を示す図である。
図１０の面積対比表３０ａは、図９に示した面積対比表３０に、各レジスタをエンドポイントとしたときの、各タイミング条件Ｔｍａｘ，Ｔｍｉｎでのロジックコーン面積の面積変化率が追加されたものである。
【００７５】
たとえば、レジスタ名“ＦＦ＿ｉｎｃｒ０ｐ［２８］”のレジスタをエンドポイントとしたロジックコーンでは、タイミング条件の差異による面積変化率は、０．０１％となっている。これに対し、レジスタ名“ＦＦ＿ｉｎｃｒ６ｐ［８］”のレジスタをエンドポイントとしたロジックコーンでは、タイミング条件の差異による面積変化率は、６．００％と比較的大きくなっている。
【００７６】
面積変化率が大きいということは、タイミング条件Ｔｍｉｎのときのロジックコーン面積とタイミング条件Ｔｍａｘのときのロジックコーン面積とが大きく異なることを意味する。また、面積変化率が小さいということは、タイミング条件Ｔｍｉｎのときのロジックコーン面積とタイミング条件Ｔｍａｘのときのロジックコーン面積とがあまり変わらないことを意味する。
【００７７】
図１１は、タイミング条件の違いによるロジックコーン面積の変化例を示す図である。
横軸はタイミングマージンを示し、縦軸はロジックコーン面積を示している。タイミングマージンが大きいほどタイミング制約が厳しく、タイミングマージンが小さいほどタイミング制約が緩い。
【００７８】
図１１には、論理合成後に生成されるロジックコーンＬ１，Ｌ２，Ｌ３，Ｌ４の、タイミングマージンの違いによる面積の差異が示されている。
ロジックコーンＬ３，Ｌ４については、タイミングマージンが変わっても、面積はあまり変わらない。これに対し、ロジックコーンＬ１，Ｌ２については、タイミングマージンが変わると、面積は大きく変化する。特にロジックコーンＬ１では、タイミング条件Ｔｍｉｎとタイミング条件Ｔｍａｘの間で大きく面積が変化している。
【００７９】
このようにロジックコーン面積が大きく変化する理由としては、タイミング条件Ｔｍａｘ設定時の論理合成では、そのタイミング条件Ｔｍａｘを満たすために、面積は大きいものの速い速度で動作する回路が生成されることが考えられる。論理合成では、生成される回路の面積よりも、タイミング条件を満たすことが優先される傾向にあるためである。
【００８０】
これによって、同じ機能を実現する回路であっても、レジスタに適用されるタイミング条件によっては異なる回路となる場合がある。たとえば、加算回路を実現する際に、演算速度は遅いが面積は小さいリップルキャリー型の加算回路にするか、面積は大きいが演算速度は速いキャリールックアヘッド型の加算回路にするか、などのアルゴリズム変更がタイミング条件の差異によって行われる。また、トランスファーゲートを用いたセレクタを使用する代わりに、面積は大きくなるが、複数の論理素子の組み合わせでセレクタ機能を実現して、速度が速くなるようにする場合もある。
【００８１】
ステップＳ２６の処理によって、面積変化率を求めることで、どのレジスタをエンドポイントとしたときのロジックコーンで、タイミング条件の差異によって上記のようなアルゴリズム変更などが起こり、面積が増大するのかを推定できる。
【００８２】
なお、プロセッサ２１は、面積変化率を追加した面積対比表３０ａを、たとえば、一旦、ＨＤＤ２３に記憶してもよい。
次に、プロセッサ２１は、面積対比表において、レジスタ名を、そのレジスタ名で示されるレジスタをエンドポイントとしたロジックコーンの面積変化率が大きい順にソートする（ステップＳ２７）。
【００８３】
図１２は、ソート後の面積対比表の一例を示す図である。
図１２の面積対比表３０ｂは、図１０に示した面積対比表３０ａに対するソート後に生成されるものである。
【００８４】
面積対比表３０ｂでは、レジスタ名が、そのレジスタ名で示されるレジスタをエンドポイントとしたロジックコーンの面積変化率が大きい順にソートされている。図１２の例では、ロジックコーンの面積変化率が６．００％となるレジスタ名“ＦＦ＿ｉｎｃｒ６ｐ［１０］”，“ＦＦ＿ｉｎｃｒ６ｐ［９］”，“ＦＦ＿ｉｎｃｒ６ｐ［８］”が、面積対比表３０ｂの上位（図１２中の上側）に配列されている。
【００８５】
ロジックコーンの面積変化率が大きくなる上記のようなレジスタに対しては、タイミング条件Ｔｍｉｎを設定し、論理合成で小さい面積の回路が選択されるようにすることで、ロジックコーンの面積が抑えられ、半導体集積回路の回路面積を縮小できる。
【００８６】
そこで、プロセッサ２１は、図１２に示したような面積対比表３０ｂにおいて、上位のレジスタ（面積変化率が最も大きいレジスタ）から順に選択して、そのレジスタが面積対比表３０ｂの上位Ｘ％のレジスタであるか否かを判定する（ステップＳ２８）。
【００８７】
Ｘ％は、マニュアルレイアウトによる工数の増加や、マニュアルレイアウト（シールド配線の追加など）により生じるエリア・オーバーヘッド（面積増加）に基づき、プロセッサ２１またはユーザにより設定される。
【００８８】
図１３は、エリア・オーバーヘッドを抑えながらマニュアルレイアウト可能なエンドポイントのレジスタの割合と、工数との一例の関係を示す図である。このような関係は、たとえば、コンピュータ２０上でのシミュレーションによって算出される。
【００８９】
横軸は工数（人月）、縦軸は全レジスタに対して、マニュアルレイアウトを適用するエンドポイントとなるレジスタの割合（％）を示している。
図１３に示すように、工数をかけたとしても、エリア・オーバーヘッドを抑えながら（たとえば、所定の増加率以下に抑えながら）、マニュアルレイアウトを適用できるレジスタ数には制限がある。図１３の例では、工数をかけても、エリア・オーバーヘッドを抑えながら、マニュアルレイアウトを適用できるレジスタ数は、最大で全体の１２％程度である。そこで、たとえば、図１３のような関係が得られる場合、工数も考慮して、Ｘ＝１０％程度とすることが望ましい。
【００９０】
ステップＳ２８の処理後、プロセッサ２１は、個別タイミング条件を生成する（ステップＳ２９）。ステップＳ２９の処理は、上位Ｘ％と判定されたレジスタに対してマージンｍｉｎのタイミング条件Ｔｍｉｎを設定し（ステップＳ２９ａ）、それ以外のレジスタに対してマージンｍａｘのタイミング条件Ｔｍａｘを設定する（ステップＳ２９ｂ）、ことで行われる。
【００９１】
図１４は、個別タイミング条件とその適用例を示す図である。
図１４において、個別タイミング条件Ｔｘが適用される回路については、図６に示した回路と同じであるため説明を省略する。図１４の例では、ステップＳ２９ａ，Ｓ２９ｂの処理で、レジスタＦＦ１，ＦＦ５にマージンｍａｘのタイミング条件Ｔｍａｘが設定され、レジスタＦＦ２にマージンｍｉｎのタイミング条件Ｔｍｉｎが設定されたときの個別タイミング条件Ｔｘが示されている。
【００９２】
図６に示した、タイミング条件の適用例と異なり、各レジスタＦＦ１〜ＦＦ５に個別にタイミング条件が設定される。
ステップＳ２９の処理後、プロセッサ２１は、エンドポイントとなる全レジスタにタイミング条件が設定されたか否かを判定する（ステップＳ３０）。タイミング条件が設定されていないレジスタがあるときには、ステップＳ２８からの処理が繰り返される。全レジスタにタイミング条件が設定されたとき、プロセッサ２１は、個別タイミング条件と、ＲＴＬの設計情報と、ライブラリに基づき論理合成を行う（ステップＳ３１）。論理合成によって、新たにネットリストが生成される。
【００９３】
以上で論理合成処理が終了する。
（レイアウト処理）
図３のステップＳ１２のレイアウト処理は、論理合成処理のステップＳ３１の処理で生成されたネットリストに基づき行われる。
【００９４】
このとき、全レジスタのうち、面積変化率が大きい順に並べられた上位Ｘ％のレジスタをエンドポイントとするロジックコーンについては、マニュアルレイアウトが行われる。どのレジスタが上位Ｘ％のレジスタかをユーザに提示するため、たとえば、図２に示したコンピュータ２０において、プロセッサ２１は、グラフィック処理装置２４を制御して、モニタ２４ａに、図１２に示したような面積対比表を表示させる。
【００９５】
図１５は、面積対比表の表示例を示す図である。
モニタ２４ａの画面４０上に、面積対比表３０ｂが表示されている例が示されている。図１５の例では、面積変化率が大きい順に並べられた上位１０％のレジスタ名と、そのレジスタ名をもつレジスタをエンドポイントとしたときのロジックコーン面積と面積変化率が、強調表示されている。さらに、図１５の例では、強調表示されている部分（マーカー部分）がマニュアルレイアウト対象であることを示すメッセージが表示されている。
【００９６】
ユーザは、このような画面４０を参照して、レジスタ名“ＦＦ＿ｉｎｃｒ６ｐ［１０］”，“ＦＦ＿ｉｎｃｒ６ｐ［９］”，“ＦＦ＿ｉｎｃｒ６ｐ［８］”の各レジスタに関するロジックコーンについては、コンピュータ２０上でマニュアルレイアウトを行う。
【００９７】
なお、図１５の例では、面積対比表３０ｂの全データが画面４０に表示されているが、マニュアルレイアウトを行うレジスタ名だけを表示するようにしてもよい。
マニュアルレイアウトでは、タイミング条件Ｔｍｉｎを満たすために、クロックスキュー、クロストークディレイ、クロックＯＣＶによる遅延変動を小さくするためのレイアウトが行われる。以下クロストークディレイによる遅延変動を小さくするためのマニュアルレイアウトの例を説明する。
【００９８】
図１６は、マニュアルレイアウトの一例を示す図である。
配線５０は、たとえば、タイミング条件Ｔｍｉｎが設定されたレジスタに接続される信号線であり、配線５１，５２は任意の信号線である。配線５０と配線５１，５２とを近づけると、クロストークディレイによる遅延変動が大きくなる。そのため、マニュアルレイアウトにより、図１６のように、配線５０と配線５１，５２との間に、シールド配線として、たとえば、電源（ＶＳＳ）配線５３，５４が配置される。
【００９９】
図１７は、マニュアルレイアウトの他の例を示す図である。
図１６と同様に、配線５０は、たとえば、タイミング条件Ｔｍｉｎが設定されたレジスタに接続される信号線であり、配線５１，５２は任意の信号線である。図１７の例では、配線５０と配線５１，５２との距離を遠ざけて、両者の間のカップリング容量を削減するために、配線可能なトラック５５，５６では配線が行われていない。
【０１００】
小さなタイミングマージンのタイミング条件Ｔｍｉｎが設定されたレジスタについては、上記のようなマニュアルレイアウトにより遅延変動量の調整が行われ、そのタイミング条件Ｔｍｉｎを満たすことができる。
【０１０１】
一方、全レジスタのうち、面積変化率が大きい順に並べられた上位Ｘ％のレジスタ以外のレジスタをエンドポイントとするロジックコーンについては、自動レイアウトが行われる。
【０１０２】
レイアウト処理によって得られる設計情報は、たとえば、半導体集積回路の製造の際に用いるマスクを生成するために用いられる。
以上で、本実施の形態の設計方法の一例の説明を終える。
【０１０３】
図１８は、本実施の形態の設計方法で得られる半導体集積回路の面積の縮小効果の一例を示す図である。
図１８には、複数の論理合成条件下で生成される半導体集積回路の面積と、全レジスタにマニュアルレイアウト用のタイミング条件Ｔｍｉｎを設定して論理合成及びマニュアルレイアウトしたときの面積を基準とした、面積の増加率が示されている。
【０１０４】
全レジスタに自動レイアウト用のタイミング条件Ｔｍａｘを設定して論理合成を行い自動レイアウトすると、面積の増加率は２７％となっている。これに対し、本実施の形態の設計方法によって、面積変化率の大きい上位１０％のレジスタにタイミング条件Ｔｍｉｎを設定し、残りはタイミング条件Ｔｍａｘを設定して論理合成し、一部をマニュアルレイアウトするときの面積の増加率は、０．９７％となる。
【０１０５】
このように、本実施の形態の設計方法では、プロセッサ２１は、面積変化率が大きいロジックコーンのエンドポイントとなるレジスタに、タイミングマージンの小さいタイミング条件Ｔｍｉｎを再設定して論理合成を行う。このため、論理合成後のロジックコーンの面積が効率よく抑えられ、その結果、半導体集積回路の回路面積を縮小できる。
【０１０６】
また、タイミング条件Ｔｍｉｎが設定されるレジスタの数を、タイミング条件Ｔｍａｘが設定されるレジスタの数よりも少なくし、たとえば、面積変化率の大きい上位１０％などと限定することで、マニュアルレイアウト時の工数や面積の増加を抑えられる。
【０１０７】
以上、実施の形態に基づき、本発明の設計方法、設計装置及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【０１０８】
１  設計装置（コンピュータ）
２  プロセッサ
３  記憶部
１０〜１４  レジスタ
１５  ロジックコーン
Ｄ１  設計情報（ＲＴＬ）
Ｄ２ａ，Ｄ２ｂ，Ｄ３  設計情報（ネットリスト）
ｔｍａｘ，ｔｍｉｎ  タイミング条件
【図１】
0006428207.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0006428207.tif 000017
【図１７】
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【図１８】
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