(57)【特許請求の範囲】
【請求項１】
凹部が設けられている実装部材、及び
前記凹部に配置された状態で前記実装部材に搭載されている半導体素子
を備え、
前記実装部材の前記凹部が設けられている部分は、金属で構成されており、
前記凹部の外周部に形成されている段差の高さは、２０[μｍ]以上、５０[μｍ]未満になっており、
レーザの波長λ＝６３２．８[ｎｍ]とすると、前記レーザの照射によって形成される干渉縞に基づいて測定される前記凹部の底面の平坦度は、λ／８．７［μｍ］以上、λ／１．２［μｍ］以下であり、
前記半導体素子には、金属膜が設けられ、
前記凹部の底面と前記金属膜とは、互いに直接接合されている半導体素子接合体。
【請求項２】
前記金属膜を構成する材料には、Ａｕ、Ａｇ、Ｃｕ、Ｐｔ及びＰｄの少なくともいずれかの金属が含まれている請求項１に記載の半導体素子接合体。
【請求項３】
前記金属膜を構成する材料には、Ａｕが含まれ、
前記実装部材の前記凹部が設けられている部分を構成する金属には、Ｃｕが含まれ、
前記凹部の底面と前記金属膜との界面には、平均空孔径が０．１[μｍ]以上、０．４[μｍ]未満の空孔が存在している請求項１に記載の半導体素子接合体。
【請求項４】
請求項１〜請求項３のいずれか一項に記載の半導体素子接合体、及び
前記実装部材に接合材を介して接合されている放熱板
を備えている半導体装置。
【請求項５】
請求項１〜請求項３のいずれか一項に記載の半導体素子接合体を製造する方法であって、
前記凹部が設けられている前記実装部材を製造する凹部形成工程、
前記凹部形成工程の後、前記半導体素子に設けられている前記金属膜を前記凹部の底面に重ねた状態で前記半導体素子を前記凹部に配置するマウント工程、及び
前記マウント工程の後、２００[℃]以上、３５０[℃]未満の温度、及び１[ＭＰａ]以上、５０[ＭＰａ]未満の加圧力で、前記金属膜と前記実装部材とを互いに接合する接合工程
を備えている半導体素子接合体の製造方法。
【請求項６】
前記凹部形成工程では、８０[ＭＰａ]以上、１２０[ＭＰａ]以下のプレス圧力で前記実装部材に対してプレス加工を行うことにより前記実装部材に前記凹部を形成する請求項５に記載の半導体素子接合体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子機器等に用いられる半導体素子接合体、半導体装置、及び半導体素子接合体の製造方法に関する。
【背景技術】
【０００２】
従来、金属粒子と有機溶剤とを含む金属ペーストを接合材として用いて半導体チップを基板に接合する半導体装置の製造方法が知られている。このような従来の半導体装置の製造方法では、金属ペーストを介して半導体チップを基板に接着した後、金属ペーストから有機溶剤を揮発させて金属ペーストを凝集体とし、凝集体における金属粒子を還元した後に、半導体チップを基板に押圧して凝集体を潰すことにより半導体チップを基板に接合している（例えば特許文献１参照）。【０００３】
また、従来、金属の固溶体層及び金属層を含む接合層を介して半導体素子が基板に接合された半導体装置も知られている（例えば特許文献２参照）。【０００４】
さらに、従来、基板に形成された金めっき層に半導体素子が接着剤によって接合された半導体装置も知られている（例えば特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５４３５８号公報
【特許文献２】特開２０１３−１８７４１８号公報
【特許文献３】特開２００８−２０５２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１及び３に示されている従来の半導体装置では、半導体素子と基板との間に接合材又は接着剤が介在しているので、接合材又は接着剤が熱抵抗になり、半導体素子で発生した熱が基板に伝わりにくくなってしまう。これにより、半導体素子の放熱性が悪化してしまう。【０００７】
また、特許文献２に示されている従来の半導体装置では、固溶体層及び金属層を有する接合層を介して半導体素子が基板に接合されているので、接合層の構造が複雑になり、接合温度、接合時間、各層の厚みの管理に手間がかかってしまう。従って、量産性及び接合品質の安定性に乏しい。また、接合層の構造が複雑であるため、複数の半導体装置を製造したときに個々の接合層の熱抵抗のばらつきも大きくなってしまうだけでなく、半導体素子の放熱性を高めるにも限界がある。【０００８】
ここで、半導体素子の放熱性の向上を図るには、半導体素子と基板とを接合材を介さずに直接接合する固相拡散接合が優れている。しかし、固相拡散接合によって半導体素子と基板とを接合するためには、半導体素子を接合する基板の接合面を研磨して平滑にしておく必要がある。従って、半導体素子を基板の接合面に配置した状態で半導体素子と基板とを自動機で接合すると、接合時の振動等によって基板に対する半導体素子の位置がずれてしまう。【０００９】
この発明は、上記のような課題を解決するためになされたものであり、半導体素子の放熱性の向上を図ることができ、実装部材に対する半導体素子の位置ずれの発生を抑制することができる半導体素子接合体、半導体装置、及び半導体素子接合体の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明による半導体素子接合体は、凹部が設けられている実装部材、及び凹部に配置された状態で実装部材に搭載されている半導体素子を備え、実装部材の凹部が設けられている部分は、金属で構成されており、凹部の外周部に形成されている段差の高さは、２０[μｍ]以上、５０[μｍ]未満になっており、レーザの波長λ＝６３２．８[ｎｍ]とすると、凹部の底面の平坦度は、λ／８．７［μｍ］以上、λ／１．２［μｍ］以下であり、半導体素子には、金属膜が設けられ、凹部の底面と金属膜とは、互いに直接接合されている。
【発明の効果】
【００１１】
この発明による半導体素子接合体、半導体装置、及び半導体素子接合体の製造方法によれば、凹部の底面と金属膜との接合性を良好にすることができ、半導体素子の放熱性の向上を図ることができる。また、実装部材に対する半導体素子の位置ずれの発生を抑制することもできる。
【図面の簡単な説明】
【００１２】
【図１】この発明による実施の形態１を示す半導体装置の断面図である。
【図２】図１の半導体素子接合体を製造するときの手順を示すフローチャートである。
【図３】図１の凹部が設けられていない基板を示す断面図である。
【図４】図３の基板に対するプレス加工が行われている状態を示す断面図である。
【図５】図４の基板に凹部が形成されている状態を示す断面図である。
【図６】図５の基板に半導体素子が接合されている状態を示す断面図である。
【図７】比較例１〜７及び実施例１〜５のそれぞれについての評価の結果を示す表である。
【図８】図７の比較例１〜７及び実施例１〜５のそれぞれにおける段差の高さｄとＨ／Ｃ後の接合率との関係を示すグラフである。
【図９】図７の比較例１〜７及び実施例１〜５のそれぞれにおける平坦度λ／ａとＨ／Ｃ後の接合率との関係を示すグラフである。
【図１０】図６の半導体素子の金属膜と基板の第１の表面層との接合部を示す断面写真（図面代用写真）である。
【図１１】この発明の実施の形態２による半導体素子接合体の基板にレジスト膜が設けられている状態を示す断面図である。
【図１２】図１１のレジスト膜が基板から除去されている状態を示す断面図である。
【図１３】この発明の実施の形態３による半導体素子接合体の第１の表面層を示す断面図である。
【図１４】図１３の第１の表面層に凹部が設けられている状態を示す断面図である。
【図１５】この発明の実施の形態４による半導体素子接合体の凹部が設けられていない金属板を示す断面図である。
【図１６】図１５の金属板に対するプレス加工が行われている状態を示す断面図である。
【図１７】図１６の金属板に凹部が形成されている状態を示す断面図である。
【図１８】図１７の金属板に半導体素子が接合されている状態を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して説明する。
実施の形態１．
図１は、この発明による半導体装置を示す断面図である。図において、半導体装置１は、半導体素子接合体２と、半導体素子接合体２に接合材３を介して接合されている放熱板４とを有している。
【００１４】
半導体素子接合体２は、実装部材である基板５と、基板５に搭載されている半導体素子６とを有している。
【００１５】
基板５としては、ＤＢＣ（Ｄｉｒｅｃｔ  Ｂｏｎｄｅｄ  Ｃｏｐｐｅｒ）基板が用いられている。基板５は、第１の表面層７と、第２の表面層８と、第１の表面層７及び第２の表面層８間に配置されている中間層９とを有している。第１の表面層７及び第２の表面層８のそれぞれは、Ｃｕで構成された金属層である。中間層９は、Ｓｉ３Ｎ４で構成されたセラミック層である。
【００１６】
第１の表面層７及び第２の表面層８のそれぞれと中間層９とは、ろう材で接合されている。第１の表面層７及び第２の表面層８のそれぞれと中間層９とを接合するろう材としては、例えば、Ａｇ−Ｃｕ共晶ろう材、又はセラミックとの反応を促進するため少量のＴｉを添加したＡｇ−Ｃｕ−Ｔｉろう材が用いられている。
【００１７】
第１の表面層７には、凹部１０が設けられている。従って、基板５の凹部１０が設けられている部分は、金属Ｃｕで構成されている。凹部１０は、第１の表面層７の予め設定された設定搭載領域Ｓに設けられている。凹部１０の底面の平坦度［μｍ］は、Ｈｅ−Ｎｅレーザの波長をλ＝６３２．８[ｎｍ]＝０．６３２８[μｍ]とすると、（λ／１．２）[μｍ]以下になっている。ここで、平坦度とは、正確な平面から外れている度合いである。底面の平坦度は、互いに平行な２つの平面の間に底面を挟んだとき、２つの平面の間隔が最小となるときの２つの平面の間の距離で表される。
【００１８】
半導体素子６は、凹部１０に嵌っている。これにより、半導体素子６は、基板５の設定搭載領域Ｓに配置されている。凹部１０の外周部に形成されている段差は、半導体素子６の外周面に沿って半導体素子６の外周面を囲んでいる。凹部１０の外周部に形成されている段差の高さｄ、即ち凹部１０の外周部の深さｄは、２０[μｍ]以上、５０[μｍ]未満になっている。
【００１９】
第２の表面層８には、金属粒子を含む接合材３を介して放熱板４が接合されている。従って、放熱板４には、基板５からの熱が接合材３を介して伝わる。放熱板４に伝わった熱は、放熱板４から外部へ放散される。
【００２０】
半導体素子６には、金属膜１２が設けられている。金属膜１２は、凹部１０の底面と半導体素子６との間に介在している。この例では、凹部１０の底面に対向する半導体素子６の接合面にのみ金属膜１２が形成されている。また、この例では、Ａｕで構成された膜、即ちＡｕ膜が金属膜１２として用いられている。
【００２１】
凹部１０の底面と金属膜１２とは、互いに直接接合されている。即ち、金属膜１２は、第１の表面層７に直接接合されている。第１の表面層７と金属膜１２とは、接合材を介さずに、固相状態における金属拡散による接合、即ち固相拡散接合によって互いに接合されている。半導体素子６には、複数の通電用の導線１３が接続されている。
【００２２】
次に、半導体素子接合体２を製造する方法について説明する。図２は、図１の半導体素子接合体２を製造するときの手順を示すフローチャートである。また、図３〜図６は、図１の半導体素子接合体２の製造時の状態を示す断面図であり、図３は基板５を示す断面図、図４は基板５に対するプレス加工が行われている状態を示す断面図、図５は基板５に凹部１０が形成されている状態を示す断面図、図６は基板５に半導体素子６が接合されている状態を示す断面図である。
【００２３】
半導体素子接合体２を製造するときには、まず、図３に示すように、実装部材である基板５を用意する。この例では、ＤＢＣ基板を基板５として用意する。
【００２４】
この後、図４に示すように、プレス用ジグ２１のプレス面２１ａを基板５の第１の表面層７の設定搭載領域Ｓに押し付けることにより基板５に対してプレス加工を行う。この例では、８０ＭＰａ以上、１２０ＭＰａ以下のプレス圧力で基板５に対してプレス加工を行う。これにより、図５に示すように、第１の表面層７の設定搭載領域Ｓに凹部１０が形成され、凹部１０が設けられた基板５が製造される。プレス用ジグ２１のプレス面２１ａは、平坦度が高くかつ表面粗さが低い平滑な面になっている。従って、プレス面２１ａの平坦度は、プレス加工によって、基板５の第１の表面層７の設定搭載領域Ｓに転写される。これにより、凹部１０の底面の平坦度及び表面粗さは、プレス面２１ａの平坦度及び表面粗さと同じになる（凹部形成工程）。
【００２５】
この後、金属膜１２が設けられた半導体素子６を凹部１０に嵌める。このとき、金属膜１２を凹部１０の底面に重ねた状態で半導体素子６を凹部１０に配置する。金属膜１２は、半導体素子６の接合面に設けられている。凹部１０の形状は、半導体素子６の接合面の形状に合わせて決められている（マウント工程）。
【００２６】
この後、大気中で基板５及び半導体素子６に対して加熱及び加圧を行うことにより、金属膜１２と基板５とを互いに直接接合する。このとき、基板５の第１の表面層７を構成する金属であるＣｕの融点１０８３[℃]、及び金属膜１２を構成する金属であるＡｕの融点１０６３[℃]のそれぞれよりも低い温度で、基板５及び半導体素子６を加熱する。具体的には、２００[℃]以上、３５０[℃]未満の温度、及び１[ＭＰａ]以上、５０[ＭＰａ]未満の加圧力によって、基板５の第１の表面層７と金属膜１２との間で固相状態における金属拡散を生じさせ、基板５と金属膜１２とを互いに接合する（接合工程）。これにより、図６に示すように、半導体素子接合体２が完成する。
【００２７】
半導体装置１は、半導体素子接合体２の第２の表面層８に接合材３を介して放熱板４を接合するとともに、半導体素子接合体２の半導体素子６に複数の導線１３を接続することにより製造される。
【００２８】
次に、半導体素子接合体２の金属膜１２と半導体素子６との間の接合状態を評価するために、サンプルとしての半導体素子接合体２を以下のようにして製造した。
【００２９】
まず、ＳｉＣチップを半導体素子６として用意し、ＤＢＣ基板を基板５として用意した。半導体素子６の接合面サイズは□１０[ｍｍ]、半導体素子６の厚みは０．３５[ｍｍ]である。ここで、「□」は、正方形のサイズを示す寸法補助記号である。例えば「□１０[ｍｍ]」は、縦及び横の長さが１０[ｍｍ]の正方形を意味している。
【００３０】
半導体素子６の接合面には、金属膜１２が形成されている。通常、はんだ材の接合においては、酸化防止及びはんだの濡れ性の観点から、半導体素子に形成される金属膜がＡｕ膜とされる。この例でも、同様に、半導体素子６の接合面に形成されている金属膜１２としてＡｕ膜が用いられている。
【００３１】
基板５の平面サイズについては、Ｃｕで構成された第１の表面層７の平面サイズが□２５[ｍｍ]、Ｓｉ3Ｎ4で構成された中間層９の平面サイズが□２９[ｍｍ]、Ｃｕで構成された第２の表面層８の平面サイズが□２５[ｍｍ]である。従って、中間層９の平面サイズが第１の表面層７及び第２の表面層８のそれぞれの平面サイズよりも大きくなっている。これにより、中間層９の外周部は、第１の表面層７及び第２の表面層８が重ならない露出部になっている。中間層９の露出部は、中間層９の全周にわたって（２９[ｍｍ]−２５[ｍｍ]）／２＝２[ｍｍ]だけ第１の表面層７及び第２の表面層８から突出している。第１の表面層７の厚みは０．８[ｍｍ]、中間層９の厚みは０．３２[ｍｍ]、第２の表面層８の厚みは０．８[ｍｍ]である。
【００３２】
なお、ＤＢＣ基板の表面には外観上光沢性のよいＮｉめっき又はＡｇめっきを施すことがあるが、この例では、基板５の表面にめっきは施していない。
【００３３】
この後、鋼材であるＳＫＤ１１で構成されたプレス用ジグ２１を用意した。プレス用ジグ２１のプレス面２１ａのサイズは、半導体素子６の接合面サイズ□１０[ｍｍ]、及びマウンタの搭載精度±０．１[ｍｍ]を考慮して、□１０．３[ｍｍ]とした。
【００３４】
プレス用ジグ２１のプレス面２１ａの平坦度は、Ｈｅ−Ｎｅレーザによるレーザ干渉計で測定した。レーザ干渉計による平坦度の測定は、特許文献１を参考にして、Ｈｅ−Ｎｅレーザの照射によって形成される干渉縞のピッチ及び干渉縞の曲がり度に基づいて行った。なお、平坦度の測定は、ダイヤルゲージを用いた測定と、オプティカルフラットを用いた測定と、レーザを用いた測定とに分けられる。ダイヤルゲージを用いた測定では、アームにダイヤルゲージを取りつけて対象物をなぞりながら数値の変化を読み取ることにより、表面の反り及びうねりを測定する。オプティカルフラットを用いた測定では、平らな測定面を持つ透明なガラスでできた基準原器「オプティカルフラット」を測定対象の表面に接触させ、接触面に短波長の光を照射するとできる縞模様である光並干渉縞、即ちニュートンリングの本数をもとに測定する。レーザを用いた測定では、レーザ光を測定対象に照射して、その反射光をCMOSセンサで結像させて測定する。なお、ＪＩＳにおいては、ＪＩＳ  Ｂ  ７４４１に測定方法について定義されている。また、プレス用ジグ２１のプレス面２１ａの表面粗さは、（ＪＩＳ  Ｂ０６３３  ；２００１）に則った手順で触針式表面粗さ測定機を用いて測定した。
【００３５】
上記の測定の結果、プレス用ジグ２１のプレス面２１ａの平坦度は、Ｈｅ−Ｎｅレーザの波長λ＝６３２．８[ｎｍ]＝０．６３２８[μｍ]を用いると、おおよそ（λ／１０）［μｍ］であった。また、プレス用ジグ２１のプレス面２１ａの表面粗さＲａはおおよそ０．１[μｍ]、プレス用ジグ２１のプレス面２１ａの表面粗さＲｚはおおよそ０．２[μｍ]であった。ここで、Ｒａ及びＲｚとは、ＪＩＳ  Ｂ  ０６０１−２００１（ＩＳＯ  ４２８７−１９９７）に規格されている表面粗さの指標である。Ｒａは算術平均粗さである。Ｒａは、粗さ計で測定した粗さ曲線の一部を基準長さで抜き出し、その区間の凹凸状体を平均値で表した数値である。また、Ｒｚは最大高さである。Ｒｚは、粗さ計で測定した粗さ曲線の一部を基準長さで抜き出し、その区間で最も高い部分、即ち最大山高さＲｐと、その区間で最も深い部分、即ち最大谷深さＲｖとの和の値である。
【００３６】
この後、プレス用ジグ２１を用いて基板５の第１の表面層７の設定搭載領域Ｓにプレス加工を行うことにより第１の表面層７に凹部１０を形成した（凹部形成工程）。このとき、温度を室温２５℃とし、雰囲気を大気中とした状態で、基板５のプレス加工を行った。凹部１０は、第１の表面層７にプレス用ジグ２１でプレス圧力を加えたまま時間３０[ｓｅｃ]保持することにより形成した。第１の表面層７に凹部１０を形成したサンプルは、０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０、１４０及び１５０[ＭＰａ]の互いに異なる１２種類のプレス圧力ごとに、ｎ＝５個ずつ作製した。
【００３７】
ここで、０[ＭＰａ]のプレス圧力で凹部１０を形成したサンプルを比較例１とし、５０[ＭＰａ]のプレス圧力で凹部１０を形成したサンプルを比較例２とし、６０[ＭＰａ]のプレス圧力で凹部１０を形成したサンプルを比較例３とし、７０[ＭＰａ]のプレス圧力で凹部１０を形成したサンプルを比較例４とした。同様に、８０、９０、１００、１１０及び１２０ [ＭＰａ]のプレス圧力で凹部１０を形成した各サンプルを、それぞれ実施例１、実施例２、実施例３、実施例４及び実施例５とした。また、１３０、１４０及び１５０[ＭＰａ]のプレス圧力で凹部１０を形成した各サンプルを、それぞれ比較例５、比較例６及び比較例７とした。
【００３８】
凹部形成工程の後、凹部１０が形成された基板５をＳＡＴ（Ｓｃａｎｎｉｎｇ  Ａｃｏｕｓｔｉｃ  Ｔｏｍｏｇｒａｐｈ、超音波映像装置、探傷の周波数１０ＭＨｚ、装置名：日立パワーソリューションズ製ＦｉｎｅＳＡＴ  ＩＩＩ）による観察及び外観観察により、基板割れの有無の判断を比較例１〜７及び実施例１〜５ごとに行った。具体的には、サンプルの個数ｎ＝５個のうち１個でも基板５の割れが発生していた場合、基板割れありの判断（×）を行い、サンプルの個数ｎ＝５個のすべてに基板５の割れが発生していない場合、基板割れなしの判断（○）を行った。
【００３９】
また、サンプルの凹部１０の段差の高さｄを比較例１〜７及び実施例１〜５ごとにレーザ変位計で測定した。測定箇所は凹部１０の四隅とし、四隅の段差の高さのうち最も大きい数値をｎ＝５個のサンプルからそれぞれ取得し、取得した各数値の平均値（単位：μｍ）をサンプルの段差の高さｄとして求めた。サンプルの段差の高さｄは、小数点以下を四捨五入した。
【００４０】
また、凹部形成工程の後、プレス用ジグ２１のプレス面２１ａの平坦度の測定方法と同様の方法で、凹部形成工程で形成された凹部１０の底面の平坦度を比較例１〜７及び実施例１〜５ごとにｎ＝５個のサンプルに対して測定した。即ち、比較例１〜７及び実施例１〜５ごとにすべてのサンプルについて凹部１０の底面の平坦度を測定した。平坦度は通常、測定に用いるＨｅ−Ｎｅレーザの波長λ＝０．６３２８[μｍ]と、平坦度の指標値ａとを用いて、（λ／ａ）［μｍ］と表記している。従って、本実施の形態でも、各サンプルの平坦度の測定値から平坦度の個別の指標値を算出し、比較例１〜７及び実施例１〜５ごとに、ｎ＝５個のサンプルの凹部１０の平坦度の個別の指標値の平均値を平坦度の指標値ａとして算出した。平坦度の指標値ａは、小数点第２位以下を四捨五入した。また、平坦度λ／ａについては、小数点第３位以下を四捨五入した値を評価に用いた。
【００４１】
この後、第１の表面層７に形成された凹部１０に半導体素子６をマウンタで配置した（マウント工程）。このとき、金属膜１２を凹部１０の底面に重ねた状態で半導体素子６を凹部１０に配置した。
【００４２】
マウント工程の後、マウント工程によって凹部１０に配置された半導体素子６の位置が、目標とする設定搭載領域Ｓからずれているか否かの判断を比較例１〜７及び実施例１〜５ごとに行った。具体的には、半導体素子６の位置が設定搭載領域Ｓから０．３[ｍｍ]以上ずれている場合、又は半導体素子６が設定搭載領域Ｓから２[°]以上回転している場合に、半導体素子６の位置ずれありの判断（×）を行い、これ以外の場合に、半導体素子６の位置ずれなしの判断（○）を行った。
【００４３】
この後、基板５の第１の表面層７を構成する金属であるＣｕの融点１０８３[℃]、及び金属膜１２を構成する金属であるＡｕの融点１０６３[℃]のそれぞれよりも低い温度である温度３００[℃]で基板５及び半導体素子６を加熱し、かつ圧力３０[ＭＰａ]で基板５及び半導体素子６を加圧した状態を大気中で５[ｍｉｎ]の間保つことにより、基板５の第１の表面層７と金属膜１２との間で固相状態における金属拡散を生じさせ、金属膜１２と基板５とを直接接合した（接合工程）。このようにして、サンプルとしての半導体素子接合体２を製造した。
【００４４】
また、完成した半導体素子接合体２について、金属膜１２と基板５との初期接合率[％]が目標値以上であるか否かの判断を比較例１〜７及び実施例１〜５ごとに行った。具体的には、金属膜１２と基板５との接合部の断面をＳＡＴによって観察し、ＳＡＴによって得られた画像をソフトウェアで２値化して初期接合率[％]を算出した。初期接合率については、小数点以下四捨五入した値を評価に用いた。また、初期接合率[％]の目標値は、金属膜１２と基板５との接合部での熱抵抗を考慮して９５[％]に設定した。従って、初期接合率[％]が目標値９５[％]以上である場合、接合性良好の判断（○）を行い、初期接合率[％]が目標値９５[％]未満である場合、接合性不良の判断（×）を行った。
【００４５】
さらに、完成した半導体素子接合体２に対して、信頼性試験としてのヒートサイクル試験を比較例１〜７及び実施例１〜５ごとに行った。ヒートサイクル試験（以下、「Ｈ／Ｃ」と略して呼ぶこともある）は、試験対象物に対して低温及び高温を繰り返す試験であり、試験対象物の不具合の発生の有無を判断することによって試験対象物の信頼性を評価する試験である。ここでは、半導体素子接合体２に対して、低温−５５[℃]を１５分間保持する状態と、高温１７５[℃]を１５分間保持する状態とを６００回繰り返すヒートサイクル試験を行った。
【００４６】
また、ヒートサイクル試験を行った半導体素子接合体２について、金属膜１２と基板５との接合率[％]が目標値以上であるか否かの判断を比較例１〜７及び実施例１〜５ごとに行った。即ち、Ｈ／Ｃ後の接合率[％]が目標値以上であるか否かの判断を比較例１〜７及び実施例１〜５ごとに行った。具体的には、ヒートサイクル試験を行った半導体素子接合体２について、初期接合率の算出と同様にして、金属膜１２と基板５との接合部の断面をＳＡＴによって観察し、ＳＡＴによって得られた画像をソフトウェアで２値化してＨ／Ｃ後の接合率[％]を算出した。そして、Ｈ／Ｃ後の接合率[％]が目標値９５[％]以上である場合、Ｈ／Ｃ性良好の判断（○）を行い、Ｈ／Ｃ後の接合率[％]が目標値９５[％]未満である場合、Ｈ／Ｃ性不良の判断（×）を行った。
【００４７】
図７は、比較例１〜７及び実施例１〜５のそれぞれについての評価の結果を示す表である。また、図８は、図７の比較例１〜７及び実施例１〜５のそれぞれにおける段差の高さｄとＨ／Ｃ後の接合率との関係を示すグラフである。さらに、図９は、図７の比較例１〜７及び実施例１〜５のそれぞれにおける平坦度λ／ａとＨ／Ｃ後の接合率との関係を示すグラフである。なお、図８及び図９では、比較例１〜７を白丸で示し、実施例１〜５を黒丸で示している。図７に示すように、凹部形成工程でのプレス圧力が０[ＭＰａ]以上、７０[ＭＰａ]以下である比較例１〜４では、基板５に対する半導体素子６の位置ずれありの判断がされているとともに、初期接合率が９５[％]未満であるため接合性不良の判断もされている。また、凹部形成工程でのプレス圧力が１３０[ＭＰａ]以上、１５０[ＭＰａ]以下である比較例５〜７では、過剰なプレス圧力により基板５の割れが発生し、基板割れありの判断がされている。基板５の割れが発生すると、Ｈ／Ｃで接合部に加わるせん断応力が正常に加わらないため、比較例５〜７についてはＨ／Ｃを行わずＮＧと判断した。
【００４８】
一方、凹部形成工程でのプレス圧力が８０[ＭＰａ]以上、１２０[ＭＰａ]以下である実施例１〜５では、基板５の割れも基板５に対する半導体素子６の位置ずれも発生しておらず、また接合性及びＨ／Ｃ性のいずれも良好の判断がされている。また、図７及び図８から分かるように、実施例１〜５では、凹部１０の段差の高さｄが２０[μｍ]以上、５０[μｍ]未満である。従って、凹部１０の段差の高さｄが２０[μｍ]以上、５０[μｍ]未満である場合に、基板５に対する半導体素子６の位置ずれの発生が抑制されることが確認された。さらに、図７及び図９から分かるように、平坦度の指標値ａが１．２以上、８．７以下である場合、即ち、凹部１０の底部の平坦度λ／ａがλ／８．７以上、λ／１．２以下である場合には、金属膜１２と基板５との接合性が良好になることが確認された。従って、本実施の形態における凹部１０の底部の平坦度λ／ａの上限値はλ／１．２であり、下限値はλ／８．７である。なお、凹部形成工程で形成された凹部１０の底面の表面粗さについては、実施例１〜５のすべてにおいてＲａが０．５[μｍ]未満、Ｒｚが１[μｍ]未満であった。
【００４９】
次に、基板５と半導体素子６とを接合材で接合した半導体素子接合体を比較例８として製造した。比較例８の基板５は、１００[ＭＰａ]のプレス圧力で凹部１０を設けた実施例３の基板５を用いた。また、比較例８の接合材は、ＤＯＷＡエレクトロニクス製の焼結型Ａｇペーストを用いた。さらに、比較例８でも、比較例１〜７及び実施例１〜５の接合条件と同様の接合条件、即ち大気中で温度３００℃及び圧力３０[ＭＰａ]に５[ｍｉｎ]の間保つ条件で、金属膜１２と基板５とを接合材で接合した。
【００５０】
また、比較例８の半導体素子接合体に対しても上記と同様の評価を行った。図７には、比較例１〜７及び実施例１〜５に対する評価結果に加えて、比較例８に対する評価結果も示している。図７から分かるように、比較例８では、初期接合性は良好であったが、Ｈ／Ｃによって基板５と半導体素子６との接合部にクラックが生じ、Ｈ／Ｃ後の接合率が大きく低下してしまい、Ｈ／Ｃ性が不良になった。
【００５１】
ここで、Ｈ／Ｃで接合部に加わるせん断応力は、接合層を有する焼結Ａｇペーストのほうが分散されるので、接合材を介して基板と半導体素子とを接合した半導体素子接合体のＨ／Ｃ性は良いと一般的には考えられる。しかし、本評価では異なる結果となっている。そこで、実施例１〜５について、接合工程の後に半導体素子６の金属膜１２と基板５との接合部の断面観察を行った。
【００５２】
図１０は、図６の半導体素子６の金属膜１２と基板５の第１の表面層７との接合部を示す断面写真である。Ａｕで構成された金属膜１２と、Ｃｕで構成された第１の表面層７との接合界面には、平均空孔径がφ０．１[μｍ]以上、φ０．４[μｍ]未満の空孔２５が存在している。これは、ＡｕとＣｕとの相互拡散係数の違いによるカーケンダル効果あるいは基板５の表面の微細な凹凸の影響によるものと考えられる。
【００５３】
また、実施例１〜５では、接合雰囲気が大気中であるため、金属同士の拡散反応を阻害するＣｕの酸化膜、即ちＣｕＯ、Ｃｕ2Ｏが第１の表面層７の表面に残った状態で、酸化膜の除去処理をせずに接合している。それにも関わらず、実施例１〜５において半導体素子６の金属膜１２と第１の表面層７とが良好に接合されたのは、金属膜１２のＡｕの拡散が速く、第１の表面層７の表面での酸化膜の成長、即ちＣｕ及びＯの拡散よりも、Ｃｕに対するＡｕの拡散のほうが支配的に作用したためであると考えられる。
【００５４】
比較例１〜７及び実施例１〜５では、金属膜１２及び第１の表面層７がＡｕ及びＣｕの金属拡散によって接合されている。従って、金属膜１２と第１の表面層７との界面には、Ａｕ及びＣｕの固溶層、Ａｕ3Ｃｕ、ＡｕＣｕ及びＡｕＣｕ3が存在している。
【００５５】
なお、第１の表面層７及び第２の表面層８のそれぞれの厚みを０．１[ｍｍ]以上、１．２[ｍｍ]以下の範囲で互いに異なる厚みに設定した複数の半導体素子接合体２について上記評価を行い、同様の結果が得られた。
【００５６】
第１の表面層７、第２の表面層８及び中間層９のそれぞれの厚み及び材質が変更されると、基板５の等価熱膨張係数が変わり、Ｈ／Ｃによって接合部に生じるせん断応力も変わる。この例では、評価に用いた基板５の熱膨張係数αがおおよそ１２．５[ｐｐｍ]である。第１及び第２の表面層７，８のそれぞれの厚みを１．２[ｍｍ]に変更すると基板５の熱膨張係数αがおおよそ１３．６[ｐｐｍ]になり、第１及び第２の表面層７，８のそれぞれの厚みを０．１[ｍｍ]に変更すると基板５の熱膨張係数αがおおよそ５．９[ｐｐｍ]になる。従って、基板５の熱膨張係数αが６[ｐｐｍ]以上、１３[ｐｐｍ]以下であれば、基板５の中間層９を構成する材料がＳｉ3Ｎ4ではなくＡｌＮ又はＡｌ2Ｏ3であっても同様の効果が得られる。
【００５７】
このような半導体素子接合体２では、凹部１０の段差の高さｄが２０[μｍ]以上、５０[μｍ]未満になっているとともに、凹部１０の底面の平坦度が（λ／８．７）［μｍ］以上、（λ／１．２）［μｍ］以下になっており、基板５の凹部１０が設けられている部分が金属Ｃｕで構成され、半導体素子６に設けられた金属膜１２と凹部１０の底面とが互いに直接接合されているので、凹部１０の底面と金属膜１２との接合性を良好にすることができる。これにより、半導体素子６の金属膜１２と基板５との接合部での熱抵抗を低減することができ、半導体素子６の放熱性の向上を図ることができる。また、基板５に対する半導体素子６の位置ずれの発生を抑制することもできる。さらに、金属膜１２と基板５とが直接接合されるので、接合材を用いずに金属膜１２と基板５とを接合することができ、半導体素子接合体２を容易にかつ安価に製造することができる。
【００５８】
また、金属膜１２を構成する材料に金属Ａｕが含まれているので、金属膜１２の金属Ａｕと基板５の金属との間で金属拡散を生じさせやすくすることができ、基板５と金属膜１２とをより確実に接合することができる。
【００５９】
また、凹部１０の底面と金属膜１２との界面には、平均空孔径がφ０．１[μｍ]以上、φ０．４[μｍ]未満の空孔が存在しているので、凹部１０の底面と金属膜１２との界面に存在する空孔の径を一定の範囲内に制限することができる。これにより、基板５と金属膜１２との接合性を良好に保つことができ、半導体素子６の放熱性の向上をさらに図ることができる。
【００６０】
また、半導体装置１では、半導体素子接合体２の基板５に放熱板４が接合材３を介して接合されているので、半導体素子接合体２の効果と同様の効果を得ることができるともに、放熱板４によって半導体素子６の放熱性をさらに確実に向上させることができる。
【００６１】
また、半導体素子接合体２の製造方法では、凹部１０が設けられた基板５を製造した後、半導体素子６を凹部１０に配置し、２００[℃]以上、３５０[℃]未満の温度、及び１[ＭＰａ]以上、５０[ＭＰａ]未満の加圧力で、半導体素子６の金属膜１２と基板５とを互いに接合するので、凹部１０の底面と金属膜１２との接合性を良好にすることができ、半導体素子６の放熱性の向上を図ることができる。また、基板５に凹部１０を形成することにより、基板５に対する半導体素子６の位置ずれの発生を抑制することもできる。さらに、接合材を用いずに金属膜１２と基板５とを接合することができ、半導体素子接合体２を容易にかつ安価に製造することができる。
【００６２】
また、基板５に凹部１０を形成するときには、８０[ＭＰａ]以上、１２０[ＭＰａ]以下のプレス圧力で基板５に対してプレス加工を行うので、基板５の割れが生じることを防止することができるとともに、基板５に対する半導体素子６の位置ずれを抑制する凹部１０を基板５に形成することができる。
【００６３】
実施の形態２．
実施の形態１では、凹部形成工程において基板５に対するプレス加工により基板５に凹部１０を形成しているが、これに限定されず、凹部形成工程において基板５に対するエッチングにより基板５に凹部１０を形成してもよい。
【００６４】
即ち、図１１は、この発明の実施の形態２による半導体素子接合体の基板５にレジスト膜３１が設けられている状態を示す断面図である。また、図１２は、図１１のレジスト膜３１が基板５から除去されている状態を示す断面図である。凹部形成工程では、図１１に示すように、基板５の第１の表面層７に設定された設定搭載領域Ｓ、即ち凹部１０を設ける領域を避けて、第１の表面層７にレジスト膜３１を設ける。この後、凹部形成工程では、第１の表面層７の設定搭載領域Ｓに対してエッチング液によるエッチングを行い、第１の表面層７の設定搭載領域Ｓに凹部１０を設ける。このとき、凹部１０の外周部に形成される段差の高さｄを２０[μｍ]以上、５０[μｍ]未満にする。また、このとき、微細加工用のエッチング液によって凹部１０の底面に対するエッチングを調整し、凹部１０の底面の平坦度を（λ／８．７）［μｍ］以上、（λ／１．２）［μｍ］以下にする。この後、凹部形成工程では、図１２に示すように、レジスト膜３１を第１の表面層７から除去する。これにより、凹部１０が設けられた基板５が製造される。他の構成及び手順は実施の形態１と同様である。
【００６５】
このように、基板５に対するエッチングによっても基板５に凹部１０を形成することができる。
【００６６】
実施の形態３．
図１３は、この発明の実施の形態３による半導体素子接合体の第１の表面層７を示す断面図である。また、図１４は、図１３の第１の表面層７に凹部１０が設けられている状態を示す断面図である。本実施の形態では、図１３及び図１４に示すように、凹部形成工程において、中間層９から外れた単独の第１の表面層７に対してプレス加工を行うことにより第１の表面層７の設定搭載領域Ｓに凹部１０を形成する。第１の表面層７に対するプレス加工は、実施の形態１と同様のプレス用ジグ２１を第１の表面層７に押し付けて行う。
【００６７】
この後、凹部形成工程では、第１の表面層７及び第２の表面層８のそれぞれを中間層９に接合することにより、図５に示すように、凹部１０が設けられた基板５を製造する。第１の表面層７及び第２の表面層８のそれぞれと中間層９とは、Ａｇ−Ｃｕ共晶ろう材、又はＡｇ−Ｃｕ−Ｔｉろう材によって接合するのが一般的であるが、これに限定されず、例えば、第１の表面層７及び第２の表面層８のそれぞれと中間層９とに金属めっきを施し、ろう材を介さずに直接接合してもよい。他の構成及び手順は実施の形態１と同様である。
【００６８】
このように、第１の表面層７に凹部１０を先に形成した後、第１の表面層７及び第２の表面層８のそれぞれを中間層９に接合することにより、凹部１０が設けられた基板５を製造しても、実施の形態１と同様の効果を得ることができる。
【００６９】
なお、上記の例では、第１の表面層７に凹部１０を形成した後、第１の表面層７及び第２の表面層８のそれぞれを中間層９に接合することにより、凹部１０が設けられた基板５を製造しているが、第２の表面層８と中間層９とを先に接合しておき、この後、凹部１０を形成した第１の表面層７を中間層９に接合して、凹部１０が設けられた基板５を製造してもよい。
【００７０】
また、上記の例では、第１の表面層７に対してプレス加工を行うことにより第１の表面層７に凹部１０を形成しているが、実施の形態２と同様にして、第１の表面層７に対してエッチングを行うことにより第１の表面層７に凹部１０を形成してもよい。
【００７１】
実施の形態４．
図１５〜図１８は、この発明の実施の形態４による半導体素子接合体の製造時の状態を示す断面図であり、図１５は金属板４１を示す断面図、図１６は金属板４１に対するプレス加工が行われている状態を示す断面図、図１７は金属板４１に凹部１０が形成されている状態を示す断面図、図１８は金属板４１に半導体素子６が接合されている状態を示す断面図である。
【００７２】
本実施の形態では、ＤＢＣ基板ではなくリードフレームに代表される金属板４１が実装部材として用いられている。この例では、金属板４１が金属Ｃｕで構成されている。他の構成は実施の形態１と同様である。
【００７３】
半導体素子接合体２は、実施の形態１と同様の方法で製造される。従って、半導体素子接合体２を製造するときには、図１５に示すように、実装部材としての金属板４１を用意した後、図１６に示すように、プレス用ジグ２１のプレス面２１ａを金属板４１の設定搭載領域Ｓに押し付けることにより金属板４１に対してプレス加工を行う。金属板４１に対してプレス加工を行うときの条件は、実施の形態１と同様である。これにより、図１７に示すように、金属板４１の設定搭載領域Ｓに凹部１０が形成され、凹部１０が設けられた金属板４１が製造される（凹部形成工程）。
【００７４】
この後、実施の形態１と同様に、金属膜１２が設けられた半導体素子６を凹部１０に嵌める。このとき、金属膜１２を凹部１０の底面に重ねた状態で半導体素子６を凹部１０に配置する（マウント工程）。
【００７５】
この後、大気中で金属板４１及び半導体素子６に対して加熱及び加圧を行うことにより、金属膜１２と金属板４１とを互いに直接接合する。金属膜１２と金属板４１とを互いに接合するときの条件は、実施の形態１と同様である（接合工程）。これにより、図１８に示すように、半導体素子接合体２が完成する。
【００７６】
このように、金属板４１を実装部材として用いても、実施の形態１と同様の効果を得ることができる。
【００７７】
なお、上記の例では、金属板４１に対してプレス加工を行うことにより金属板４１に凹部１０を形成しているが、実施の形態２と同様にして、金属板４１に対してエッチングを行うことにより金属板４１に凹部１０を形成してもよい。
【００７８】
また、各上記実施の形態では、プレス用ジグ２１を構成する材料が鋼材であるＳＫＤ１１とされているが、これに限定されず、基板５又は金属板４１の凹部１０が設けられる部分の材料よりも硬く十分に加圧できる材料であれば、ＳＫＤ１１以外の材料をプレス用ジグ２１の材料として用いることができる。また、凹部１０の底面の平坦度が（λ／８．７）［μｍ］以上、（λ／１．２）［μｍ］以下になるのであれば、プレス用ジグ２１のプレス面２１ａの平坦度及び平滑度も各実施の形態での値に限定されない。
【００７９】
また、各上記実施の形態では、半導体素子６に設けられている金属膜１２が金属Ａｕで構成されているが、金属拡散係数の高いＰｔ、Ｐｄ、Ａｇ及びＣｕの少なくともいずれかを含む金属で金属膜１２を構成してもよい。このような金属拡散係数の高い金属で構成した金属膜１２を用いることにより、基板５又は金属板４１と金属膜１２との固相拡散接合を低温、短時間で強固に行うことができ、Ａｕと同様に接合の信頼性を向上させることができる。
【００８０】
また、各上記実施の形態では、Ｐｔ、Ｐｄ、Ａｇ及びＣｕの少なくともいずれかを含む金属めっきを基板５又は金属板４１に施したものを実装部材としてもよい。これにより、実装部材の凹部１０の部分を構成する材料が、Ｐｔ、Ｐｄ、Ａｇ及びＣｕの少なくともいずれかを含む金属になり、金属膜１２と実装部材との固相拡散接合を低温、短時間で強固に行うことができる。
【００８１】
また、各上記実施の形態では、接合工程において、温度３００[℃]及び加圧力３０[ＭＰａ]で金属膜１２と基板５とを互いに接合しているが、これに限定されず、接合工程において、２００[℃]以上、３５０[℃]未満の温度、及び１[ＭＰａ]以上、５０[ＭＰａ]未満の加圧力であれば、基板５又は金属板４１と金属膜１２とを互いに接合することができる。接合工程での温度及び加圧力がこの範囲であれば、接合工程における加熱による熱的なダメージ及び加圧による機械的なダメージが接合工程の後に半導体素子６に残ることはない。
【符号の説明】
【００８２】
１  半導体装置、２  半導体素子接合体、３  接合材、４  放熱板、５  基板（実装部材）、６  半導体素子、１０  凹部、１２  金属膜、４１  金属板（実装部材）。
【要約】
半導体素子接合体は、凹部が設けられた基板と、凹部に配置された状態で基板に搭載された半導体素子とを有している。基板の凹部が設けられている部分は、Ｃｕで構成されている。凹部の外周部に形成されている段差の高さｄは、２０[μｍ]以上、５０[μｍ]未満になっている。レーザの波長λ＝６３２．８[ｎｍ]とすると、凹部の底面の平坦度は、λ／８．７［μｍ］以上、λ／１．２［μｍ］以下である。半導体素子には、金属膜が設けられている。凹部の底面と金属膜とは、互いに直接接合されている。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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