(57)【特許請求の範囲】
【請求項１】
調整入力端子と出力電圧端子を備え、電圧及び電流を前記調整入力端子から印加することで閾値電圧が変動するフローティングゲート電極及びコントロールゲート電極を有するＮチャネル型デプレッションＭＯＳトランジスタを含むメモリ素子とフローティングゲート電極を有しないＮチャネル型エンハンスＭＯＳトランジスタを含み、前記Ｎチャネル型デプレッションＭＯＳトランジスタが出力する電流が前記Ｎチャネル型エンハンスＭＯＳトランジスタに流れ込むことで発生する電圧を基準電圧とする基準電圧回路を有し、
コントロールゲートとソースが接続された状態で前記調整入力端子からドレインに入力される前記電圧及び電流によって発生する前記メモリ素子の閾値電圧の変化に応じて前記基準電圧回路から出力する基準電圧が変化し、その前記基準電圧の変化量に応じて前記出力電圧端子からの出力電圧を変化させることができることを特徴とする半導体集積回路装置。
【請求項２】
前記基準電圧回路、エラーアンプ、ＰＭＯＳ出力素子、および抵抗からなる分圧回路を含み、
前記ＰＭＯＳ出力素子のソース電極は電源端子に接続され、前記ＰＭＯＳ出力素子のドレイン電極は出力電圧端子に接続され、前記出力電圧端子から出力される出力電圧を前記分圧回路で分圧し、その分圧された電圧と前記基準電圧回路から出力される基準電圧を前記エラーアンプに入力し、前記入力されたおのおのの電圧を比較し、その差に応じて増幅した電圧を前記エラーアンプが出力して前記ＰＭＯＳ出力素子のゲート電極に入力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記メモリ素子を含む基準電圧回路、コンパレータ、および抵抗からなる分圧回路を含み、
電源端子から入力される電源電圧を前記分圧回路で分圧し、その分圧された電圧と前記基準電圧回路から出力される基準電圧を前記コンパレータに入力し、前記入力されたおのおのの電圧を比較し、その差に応じた信号を前記出力電圧端子より出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置の出力電圧調整方法であり、
調整入力端子を介して電圧及び電流を、フローティングゲート電極及びコントロールゲート電極を有し、コントロールゲートとソースが接続されたＮチャネル型デプレッションＭＯＳトランジスタを含むメモリ素子のドレインに入力しながら出力電圧を監視し、前記出力電圧が仕様規格内に入った時点で前記調整入力端子を介して入力する電圧及び電流を止めることで、前記出力電圧を任意に設定する事を特徴とする半導体集積回路装置の出力電圧調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧出力、定電圧検出機能を有する半導体集積回路装置及び、その出力電圧の調整方法に関する。
【背景技術】
【０００２】
電気機器に用いられる電気回路は電池などの外部電源により駆動されるが、この外部電源の電圧値が変動すると電気回路の誤動作や様々な異常現象を引き起こす可能性があるので、一般に、外部電源を調整し一定電圧を出力したり、電源の変動をモニタリングしたりするようなパワーマネジメントＩＣを電気回路と外部電源との間に設置し、安定動作を図るのが一般的である。特に近年低電圧化が進むマイコンやＣＰＵなどの半導体集積回路においては、パワーマネジメントＩＣに対し出力される一定電圧の定電圧性やモニタリングする電圧値などへの高精度化要求が厳しくなってきている。
【０００３】
外部電源から一定電圧を電気回路に出力するパワーマネジメントＩＣとしては、例えば図３のような、降圧型シリーズレギュレータが挙げられる。
この半導体集積回路においては、グランド端子１０５と電源端子１０６の間に印加される外部電源電圧をＰＭＯＳ出力素子１０４及び、抵抗素子１０２からなる分圧回路１０３で分圧している。抵抗素子１０２で分圧した電圧をエラーアンプ１０１の一入力端子に入力し、基準電圧回路１００から生成される一定の基準電圧値と比較してその大小に応じてエラーアンプ１０１によりＰＭＯＳ出力素子１０４の入力電圧を制御し、ＰＭＯＳ出力素子１０４のソース／ドレイン抵抗を変化させている。結果として出力端子１０７には、基準電圧回路１００の基準電圧値と、分圧回路１０３の抵抗分圧比に応じた電源電圧依存性のない一定の出力電圧を出力する機能をもつ。この出力電圧は以下の式（１）により計算される。
出力電圧＝基準電圧値×分圧回路抵抗分圧比・・・（１）
この出力電圧の調整には抵抗素子１０２の抵抗値を後に述べる方法で変化させることで分圧回路１０３の分圧比を変化させ、式（１）に基づいて所望の出力電圧値に設定する。そのため、ターゲットとする出力電圧毎に半導体集積回路の分圧回路に加工・修正が必要となる。
【０００４】
また図４のような、電源電圧が一定電圧になったときに信号を出力する機能をもつ電圧検出器もパワーマネジメントＩＣの１つである。
この半導体集積回路においては、電源端子１０６から入力される電源電圧を抵抗素子１０２からなる分圧回路１０３で分圧した電圧に変換し、基準電圧回路１００の基準電圧値とコンパレータ１０８によって比較し、その大小によって出力端子１０７から電圧信号を出力するというものである。このような機構により電源電圧を監視し、ある一定の電圧以上もしくは以下になった場合にしかるべき処理を行うために信号を出力するような機能の電圧検出器を実現している。
【０００５】
この図４の例でも抵抗素子１０２を変化させることで分圧回路１０３の分圧比を変化させ、（１）式に基づき所望の電圧検出値を設定する。そのため、ターゲットとする出力電圧毎に半導体集積回路の分圧回路に加工・修正が必要となる。
【０００６】
半導体集積回路の分圧回路に用いられる先の抵抗素子には、単結晶シリコン半導体基板に半導体基板と逆導電型の不純物を注入した拡散抵抗や、不純物を注入した多結晶シリコンからなる抵抗などが用いられる。分圧回路の設計においてこの抵抗体を複数使用する場合、その長さ・幅・抵抗率は全て同一に設定する。そうする事で形状を決定するエッチング加工プロセス時の形状ばらつきや、不純物注入ばらつきをそれぞれの抵抗素子が等しく受ける事になり、抵抗素子の絶対値はばらついたとしても、抵抗素子同士の抵抗比率を一定に保つ事が出来るためである。
【０００７】
この一定形状・一定抵抗率に基づく一定の抵抗値をもつ抵抗素子を分圧回路内で使用する場合、図５の２０１から２０４の抵抗群のように、単位抵抗素子２００を直列接続や並列接続することで様々な抵抗値を実現している。この単位抵抗素子２００は先に述べたように、同一形状・同一抵抗率の抵抗素子なので、この抵抗比率の高い単位抵抗素子からなる抵抗群の抵抗比も高精度に保つことができる。
【０００８】
また２０１から２０４の抵抗群に対しては並列に、例えば多結晶シリコンからなるヒューズ３０１から３０４を設置し、外部からレーザー照射によって切断できるようにしている。そしてこのレーザー照射によるヒューズのカット・未カットに応じ、１０９端子Ａから１１０端子Ｂの間の抵抗値を必要に応じ変えることができるようにしている。そして１１０端子Ｂから１１１端子Ｃの間に形成している固定抵抗との分圧比を１１０端子Ｂから出力している。
【０００９】
以上のように高精度な抵抗比をもつ分圧回路において、多結晶シリコンヒューズをレーザーカットすることにより所望の分圧比を高精度に得ることができ、同一の半導体集積回路を用いながら様々なターゲットの出力電圧をもつ製品を生み出すことが可能となっている。
【００１０】
一般的な出力電圧の調整方法は図２のようになる。
まず、最初に半導体加工工場で仕上がった製品の出力電圧をそのまま測定する（図２(１))。次にその出力電圧に応じてあらかじめ用意された計算式もしくはデータベースに基づき、分圧回路に設置されている多結晶シリコンヒューズをレーザーで加工し出力電圧のトリミングを行う(図２(２))。最後に加工した製品の出力電圧を再度測定し、所望の仕様規格に入っているかどうかを確認する(図２(３))。ここで仕様規格に入っていない製品は出荷不可とする。これ以外にも、出力電圧をモニタリングしながら抵抗体を徐々に加工していき、所望の出力電圧に達すると加工をやめるオンライントリミング法もある。図２の方法はオンライントリミング法に対比してオフライントリミング法と呼ぶ。
【００１１】
次に図３、４で同様に使用する基準電圧回路について図６（１）、（２）を元に説明する。
基準電圧回路は従来最も基本的な回路では、デプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１から構成される。図６（１）に示すように、それぞれのトランジスタは、半導体基板１内のＰ型ウェル領域５上に形成し、ゲート電極６、ゲート酸化膜９、Ｎ型ソース／ドレイン領域１２をからなり、それぞれの違いは、ゲート酸化膜９下に形成する閾値電圧を決定するための不純物領域において、デプレッション型ＮＭＯＳトランジスタ４０２においてはＮ型チャネル不純物領域１０が、エンハンス型ＮＭＯＳトランジスタ４０３においてはＰ型チャネル不純物領域１１が形成されているという部分である。そしてそれぞれトランジスタ動作を制御するためのドレイン端子２、ソース端子３、Ｐ型ウェル領域の電位を固定するためのボディ端子４を有している。
【００１２】
このようなデプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１を図６（２）のように、電源端子４０３とグラウンド端子４０４間に直列に接続し、電流源であるデプレッション型ＮＭＯＳトランジスタ４０２から一定電流を出力し、負荷素子となるエンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子２に入力することで、エンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子に発生する電圧を一定電圧として基準電圧出力端子４０５に出力する。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１９８７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来の半導体集積回路装置の出力電圧調整方法には以下のような課題があった。
オフライントリミング法については、
１)測定を２回、加工を1回行う必要があるため工期が長く迅速な送品の妨げとなる。
２)そのための加工や測定のための装置投資負担が膨大となる。
３)図２．３の測定を行って規格外となった製品の再調整が困難であり、歩留まりの低下を抑制する事が難しい。
などである。
【００１５】
特に上記３)について、オフライントリミング法では抵抗分圧が理想通りとなることを前提として調整のための計算式やデータベースの構築を行うが、半導体集積回路製造においては製造上のゆらぎにより、抵抗値の絶対値ほどではないにしても抵抗分圧比もやはりばらついてしまうので規格外が発生する可能性をゼロにはできない。
【００１６】
さらに、このオフライントリミング方法では、複数の抵抗素子とトリミングするための複数のヒューズを設ける必要があり製品チップサイズの増大が避けられない。先に述べたように抵抗分圧比の高精度化を追及する場合は、抵抗素子のサイズや本数を増加させる必要があるので仕様規格が厳しいほどコスト増加の度合いが大きくなる傾向にある。
【００１７】
またオンライントリミング法については、抵抗値の不安定性により高精度な出力電圧を得る事が難しいという根本的な課題がある。これはレーザー加工中にレーザー照射された抵抗素子が発熱し、温度依存性をもつ場合に抵抗値が変化してしまうことや、レーザー照射後の抵抗素子の再結晶化等で抵抗値がずれてしまうためである。
【課題を解決するための手段】
【００１８】
本発明は上記課題を解決するために、以下のようにした。すなわち、
調整入力端子と出力電圧端子を備え、電圧及び電流を調整入力端子から印加することで閾値電圧が変動するメモリ素子を含み、このメモリ素子の閾値電圧の変化量に応じて出力電圧を変化させることができる半導体集積回路装置とした。
【００１９】
さらに、調整入力端子を備えたメモリ素子を含む基準電圧回路を有し、このメモリ素子の閾値電圧の変化に応じて基準電圧回路から出力する基準電圧が変化し、その基準電圧変化量に応じて出力電圧を変化させることができる半導体集積回路装置とした。
【００２０】
さらに、調整入力端子を備えたメモリ素子を含む基準電圧回路と、エラーアンプと、ＰＭＯＳ出力素子と、抵抗からなる分圧回路を含み、ＰＭＯＳ出力素子のソース電極が電源端子に接続され、ＰＭＯＳ出力素子のドレイン電極が出力電圧端子に接続され、出力電圧端子から出力される出力電圧を分圧回路で分圧し、その分圧された電圧と基準電圧回路から出力される基準電圧をエラーアンプに入力し、入力されたおのおのの電圧を比較し、その差に応じて増幅した電圧をエラーアンプが出力してＰＭＯＳ出力素子のゲート電極に入力する半導体集積回路装置とした。
【００２１】
または、調整入力端子を備えたメモリ素子を含む基準電圧回路と、コンパレータと、抵抗からなる分圧回路を含み、電源端子から入力される電源電圧を分圧回路で分圧し、その分圧された電圧と基準電圧回路から出力される基準電圧をコンパレータに入力し、入力されたおのおのの電圧を比較し、その差に応じた信号を出力端子より電圧出力する半導体集積回路装置とした。
【００２２】
一方上記メモリ素子が、フローティングゲート電極及びコントロールゲート電極を有するＮチャネル型ＭＯＳトランジスタである半導体集積回路装置とした。
【００２３】
さらに基準電圧回路を、フローティングゲート電極及びコントロールゲート電極を有するＮチャネル型デプレッションＭＯＳトランジスタであるメモリ素子と、Ｎチャネル型エンハンスＭＯＳトランジスタで構成している半導体集積回路装置とした。
【００２４】
そして、調整入力端子を介して電圧及び電流をメモリ素子に入力しながら出力電圧を監視し、出力電圧が仕様規格外に入った時点で入力端子を介して入力する電圧及び電流を止めることで、出力電圧を任意に設定する出力電圧調整方法を採用した。
【発明の効果】
【００２５】
本発明によれば、半導体集積回路のチップサイズを縮小できると同時に出力電圧の調整方法を簡素化できる。また高精度化することにより歩留まりの向上も期待できる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体修正回路装置の出力電圧調整方法を示す工程フロー図である。
【図２】従来の半導体修正回路装置の出力電圧調整方法を示す工程フロー図である。
【図３】従来の半導体集積回路装置による降圧型シリーズレギュレータの構成概要である。
【図４】従来の半導体集積回路装置による電圧検出器の構成概要である。
【図５】従来の抵抗素子を組み合わせた分圧回路の一例である。
【図６】（ａ）従来の基準電圧回路を構成する模式断面図である。(ｂ）従来の基準電圧回路の一例である。
【図７】（ａ）本発明の基準電圧回路を構成する模式断面図である。(ｂ）本発明の基準電圧回路の一例である。
【図８】本発明の半導体集積回路装置による降圧型シリーズレギュレータの構成概要である。
【図９】本発明の半導体集積回路装置による電圧検出器の構成概要である。
【発明を実施するための形態】
【００２７】
以下にこの発明の実施の形態を図面に基づいて説明する。
まず本発明においては、図３、図４の半導体集積回路の中の基準電圧回路１００に、外部から印加電圧・電流を入力できる調整入力端子１１２を加え、図８、図９のようにした。この基準電圧回路内の特定素子をメモリ素子に置き換え、このメモリ素子は、調整入力端子１１２への外部からの入力電圧・電流に従い、閾値電圧を変化させることができる。そして図１に示す以下に述べる方法で出力電圧を調整する。
【００２８】
まず半導体加工工場で仕上がった製品の出力電圧をそのまま測定する(図１（１）)。
次に基準電圧回路内のメモリ素子へ調整入力端子を介して電圧・電流を印加し、メモリ素子の閾値電圧を変化させる(図１（２）)。図８、図９のような構成の半導体集積回路では、基準電圧回路から出力する基準電圧値が変化すれば（１）式に従い出力電圧も比例して変化するので、調整入力端子への電圧・電流印加量と出力電圧量は比例する。
【００２９】
その後出力電圧を測定し、その出力電圧が製品に求められる公差仕様規格外であれば図１（２）に戻り、メモリ素子への電圧・電流印加を再開する。この際、初期の出力電圧値をあらかじめ仕様規格外になるよう基準電圧回路の基準電圧値を設定し、メモリ素子へ徐々に電圧・電流を＋あるいは−の一方向へ印加することで仕様規格に近づける方法が調整しやすく好ましい。
【００３０】
図１（２）、図１（３）を繰り返し、出力電圧値が仕様規格内に入った時点で、一連の処理を終える(図１（４）)。この図１（２）と（３）の行為は実際には断続的ではなく電気的に連続処理で行えるので、プログラムソフトを作成し自動制御を行えば、仕様規格外の製品を仕様規格外に合わせこむのは非常に短時間に終えることができる。
【００３１】
このような方法を取ることで、従来のような図２（１）から（３）のようなやり直しの効かない３ステップの工程を、一度の電気的処理で終えることができ、出力電圧の調整方法が簡素化し、大幅な工期短縮を実現することが出来る。さらに、出力電圧を確認しながらのオンライントリミング調整なので、仕様規格外の不良発生を抑制し、歩留まりの向上が期待できる。
【００３２】
また従来のレーザーを用いた抵抗加工によるオンライントリミングのような高熱の影響(抵抗の温度係数、再結晶化)を排除することが出来るので、出力電圧誤差やその再調整を懸念する必要がなく、安定的な出力電圧を維持できる。
【００３３】
また、この調整方法は製品形態（ウェハー、パッケージ）を問わない電気的な処理なので、仮に製品形態が変わってその影響により特性変動があったとしても、端子を通じて電気的に再調整が可能である。例えば、ウェハー状態で調整した出力電圧が、パッケージ実装後に熱履歴や樹脂応力などの影響で変化し仕様規格外に外れた場合に、パッケージ状態で再度調整し仕様規格内に合わせこむことが可能である。または最終形態のときのみ出力電圧調整を行い、ウェハー状態での調査を省く事で、さらなるテスト頻度の短縮及び工程短縮を行うことも可能である。
また、上記のようなテスト頻度の緩和と共に、レーザートリミング工程も必要としないので、測定装置やレーザー装置などの装置投資抑制効果も高い。
【００３４】
さらに、図８、９の中の抵抗素子１０２を含む分圧回路１０３はあえて高精度化する必要はなく、精度が悪くてもそれを含めた形で本発明の方法で出力電圧値を合わせこむことができるので、従来例のような、均一化した複数の抵抗素子の用意や、そのパターンレイアウトの工夫も必要がなく、ヒューズ素子も不要となるので、チップサイズの縮小やレイアウト負荷の減少が見込めるという利点がある。
【００３５】
次に本発明を実現する基準電圧回路について図７（１）、（２）を元に説明する。図７（２）に示すように基準電圧回路は、入力調整端子４０６とグラウンド端子４０４間に直列にデプレッション型ＮＭＯＳトランジスタ４０２とエンハンス型ＮＭＯＳトランジスタ４０１を接続し、電流源であるデプレッション型ＮＭＯＳトランジスタ４０２から一定電流を出力し、負荷素子となるエンハンス型ＮＭＯＳトランジスタ４０１のドレイン端子に発生する電圧を一定電圧として基準電圧出力端子４０５に出力する。
【００３６】
ただここでは図７（１）に示すように、本発明で使用するデプレッション型ＮＭＯＳトランジスタ４０２については多結晶シリコンゲート電極を積層し、上層を電圧制御するコントロールゲート電極８、下層を電荷を注入・蓄積するフローティングゲート電極７という構造をとっている。
【００３７】
図７（２）のこの回路構成例で入力端子４０６の電圧を上昇させると、基準電圧出力端子４０５とグラウンド端子４０４の間の電圧は常に一定値に固定されるので、その電圧上昇分は入力調整端子４０６と基準電圧出力端子４０５の間で負担され、デプレッション型ＮＭＯＳトランジスタ４０２のドレイン電圧が上昇しホットキャリアの発生が顕著になる。ここで発生したホットキャリアのうちホットホールは、その一部がゲート酸化膜を介して、電位の低いフローティングゲート電極７に飛び込み、フローティング電極を正側に帯電させるので、コントロール電極側から見ると、このデプレッション型ＮＭＯＳトランジスタの閾値電圧が低下している。その影響でデプレッション型ＮＭＯＳトランジスタの電流が上昇し、それに合わせて基準電圧出力端子４０５の電位も上昇する。
【００３８】
基準電圧回路の基準電圧値が上昇すると、（１）式に従い、図８の降圧型シリーズレギュレータの出力電圧が上昇する。
すなわち、基準電圧回路入力端子の電圧をコントロールすることにより、降圧型シリーズレギュレータ回路の出力電圧を任意に変更することができる。この場合、メモリ素子の閾値電圧は入力調整端子を介した電圧調整によって、低くなる方に変化させることになる、すなわち基準電圧回路から出力する基準電圧は高くなる方向、それに応じて出力電圧も高くなる方向に変化させることになるので、入力調整端子による調整前に、本発明の降圧型シリーズレギュレータの出力電圧を要求仕様より低い値になるよう設計しておけば、この入力調整端子による出力電圧調整により、広い範囲の出力電圧要求仕様に対応することができる。
【００３９】
また、この方法で所定のターゲット電圧値への合わせこみが、レーザートリミング工程を介すことなく、電気的制御のみで高精度に行うことができる。
同じように図４の電圧検出回路における基準電圧回路も同様回路で実現することにより、各々の半導体集積回路装置の出力電圧を、基準電圧回路に付属した入力調整端子の電圧コントロールで同様に制御・設定することが可能である。
【００４０】
また基準電圧回路においては、電流源となる素子と、負荷となる素子の、上記のような組み合わせを基本動作とするものであれば、どのような構成の回路であっても本発明を応用し適用することが可能であることはいうまでもない。
【００４１】
またここで述べているメモリ素子とは、ホットキャリア注入によるフローティングゲート電極への電荷の注入を原理として利用しているが、ゲート酸化膜を介したFＮトンネル電流によるキャリアの注入や、絶縁膜中に存在する準位にキャリアをトラップさせる方法でも構わず、キャリアの注入による閾値電圧のシフトが実現できる素子全般を指している。
【００４２】
また、本発明により、以上述べたような降圧型シリーズレギュレータや電圧検出器に限らず、入力調整端子からの入力電気信号によって閾値電圧を可変できるメモリ端子をもった基準電圧回路を含む様々なパワーマネジメントのための半導体集積回路装置において、入力電気信号によって出力電圧を可変することが出来る。そのため、出力電圧の設定方法も一度の電気的調整で高精度に設定する事が可能であり、そのコスト面や工期面での有効性が顕著であることが明らかである。
【符号の説明】
【００４３】
１    半導体基板
２    ドレイン端子
３    ソース端子
４    ボディ端子
５    Ｐ型ウェル領域
６    ゲート電極
７    フローティングゲート電極
８    コントロールゲート電極
９    ゲート酸化膜
１０  Ｎ型チャネル不純物領域
１１  Ｐ型チャネル不純物領域
１２  Ｎ型ソース／ドレイン領域
１００  基準電圧回路
１０１  エラーアンプ
１０２  抵抗素子
１０３  分圧回路
１０４  ＰＭＯＳ出力素子
１０５  グラウンド端子
１０６  電源端子
１０７  出力端子
１０８  コンパレータ
１０９  端子Ａ
１１０  端子Ｂ
１１１  端子Ｃ
１１２  入力調整端子
２００  単位抵抗素子
２０１  抵抗群１
２０２  抵抗群２
２０３  抵抗群３
２０４  抵抗群４
３０１  ヒューズ１
３０２  ヒューズ２
３０３  ヒューズ３
３０４  ヒューズ４
４０１  エンハンス型ＮＭＯＳトランジスタ
４０２  デプレッション型ＮＭＯＳトランジスタ
４０３  電源端子
４０４  グラウンド端子
４０５  基準電圧出力端子
４０６  入力調整端子
【図１】
0006370151.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0006370151.tif 000007
【図７】
0006370151.tif 000008
【図８】
0006370151.tif 000009
【図９】
0006370151.tif 000010