(57)【特許請求の範囲】
【請求項１】
メモリ装置であって、
フラッシュメモリセルの第１のアレイを備える第１のダイと、
前記第１のアレイで第１のサイズのセクタを生成し、前記第１のダイに配置された不良のフラッシュメモリセルの第１のリストを保存するための第１の制御回路と、
フラッシュメモリセルの第２のアレイを備える第２のダイと、
前記第２のアレイ内で第２のサイズのセクタを生成し、前記第２のダイに配置された不良のフラッシュメモリセルの第２のリストを保存するための第２の制御回路と、
前記第１のリスト及び前記第２のリストを検索し、前記第１のリスト及び前記第２のリストの前記不良のフラッシュメモリセルのそれぞれを、正常のフラッシュメモリセルへマッピングし、それによって前記不良のフラッシュメモリセルへの全アクセスを正常のフラッシュメモリセルへ向けるための冗長制御器と、
前記第１のダイと第２のダイとの間の複数のＴＳＶ接続と、を備える、メモリ装置。
【請求項２】
前記第１のダイが感知回路を備える、請求項１に記載の装置。
【請求項３】
前記第１のダイが第１のチャージポンプを備える、請求項１に記載の装置。
【請求項４】
前記第２のダイが、前記第２のアレイからデータを読み取る際に前記第１のチャージポンプを使用するように構成される、請求項３に記載の装置。
【請求項５】
前記第１のダイが制御ロジックを備える、請求項１に記載の装置。
【請求項６】
前記第２のダイが、前記制御ロジックを使用するように構成される、請求項５に記載の装置。
【請求項７】
前記第１のサイズが８バイトである、請求項１に記載の装置。
【請求項８】
前記第１のサイズが４キロバイトである、請求項１に記載の装置。
【請求項９】
第１のサイズの前記セクタのうちの少なくとも１つが、複数のワード線、１つの消去ゲート、１つのソース線、及び１つの制御ゲートを備える、請求項１に記載の装置。
【請求項１０】
第１のサイズの前記セクタのうちの少なくとも２つが、同じワード線を共有する、請求項９に記載の装置。
【請求項１１】
第１のサイズの前記セクタのうちの少なくとも２つが、異なる消去ゲート、異なる制御ゲート、及び異なるソース線を使用する、請求項９に記載の装置。
【請求項１２】
第１のサイズの前記セクタのうちの少なくとも１つが、ＥＥＰＲＯＭセクタをエミュレートする、請求項１に記載の装置。
【請求項１３】
ＥＥＰＲＯＭセクタをエミュレートする第１のサイズの前記セクタのうちの少なくとも１つが、複数のワード線、１つの消去ゲート、１つのソース線、及び１つの制御ゲートを備える、請求項１２に記載の装置。
【請求項１４】
ＥＥＰＲＯＭセクタをエミュレートする第１のサイズの前記セクタのうちの少なくとも２つが、同じワード線を共有する、請求項１２に記載の装置。
【請求項１５】
ＥＥＰＲＯＭセクタをエミュレートする第１のサイズの前記セクタのうちの少なくとも２つが、異なる消去ゲート、異なる制御ゲート、及び異なるソース線を使用する、請求項１２に記載の装置。
【請求項１６】
メモリ装置であって、
フラッシュメモリセルの第１のアレイを備える第１のダイと、
前記第１のアレイを使用してＥＥＰＲＯＭをエミュレートし、前記第１のダイに配置された不良のフラッシュメモリセルの第１のリストを保存するための第１の制御回路と、
フラッシュメモリセルの第２のアレイを備える第２のダイと、
前記第２のアレイ内で第２のサイズのセクタを生成し、前記第２のダイに配置された不良のフラッシュメモリセルの第２のリストを保存し、かつＥＥＰＲＯＭをエミュレートしない第２の制御回路と、
前記第１のリスト及び前記第２のリストを検索し、前記第１のリスト及び前記第２のリストの前記不良のフラッシュメモリセルのそれぞれを、正常のフラッシュメモリセルへマッピングし、それによって前記不良のフラッシュメモリセルへの全アクセスを正常のフラッシュメモリセルへ向けるための冗長制御器と、
前記第１のダイと第２のダイとの間の複数のＴＳＶ接続と、を備える、メモリ装置。
【請求項１７】
前記第１のダイが、感知回路を備える、請求項１６に記載の装置。
【請求項１８】
前記第１のダイが、第１のチャージポンプを備える、請求項１６に記載の装置。
【請求項１９】
前記第２のダイが、前記第２のアレイからデータを操作する際に、前記第１のチャージポンプを使用するように構成される、請求項１８に記載の装置。
【請求項２０】
前記第１のダイが、制御ロジックを備える、請求項１６に記載の装置。
【請求項２１】
前記第２のダイが、前記制御ロジックを使用するように構成される、請求項２０に記載の装置。
【請求項２２】
前記第１のダイが、バッファＴＳＶ回路を更に備える、請求項１６に記載の装置。
【請求項２３】
前記第１のダイが、試験パッドを更に備える、請求項１６に記載の装置。
【請求項２４】
前記第１のダイが感知回路を更に備え、ＴＳＶが感知カスコードデバイスに結合される、請求項１６に記載の装置。
【請求項２５】
前記複数のＴＳＶ接続が複数の遮蔽されたＴＳＶ接続を備える、請求項１６に記載の装置。
【請求項２６】
メモリ装置であって、
フラッシュメモリセルの第１のアレイを備える第１のダイと、
前記第１のアレイで第１のサイズのセクタを生成し、前記第１のダイに配置された不良のフラッシュメモリセルの第１のリストを保存するための第１の制御回路と、
フラッシュメモリセルの第２のアレイを備える第２のダイと、
前記第２のアレイ内で第２のサイズのセクタを生成し、前記第２のダイに配置された不良のフラッシュメモリセルの第２のリストを保存するための第２の制御回路と、
前記第１のダイ及び前記第２のダイのための冗長回路を備える第３のダイであって、前記冗長回路は、前記第１のリスト及び前記第２のリストの前記不良のフラッシュメモリセルのそれぞれを、正常のフラッシュメモリセルへマッピングし、それによって前記不良のフラッシュメモリセルへの全アクセスを正常のフラッシュメモリセルへ向けるものである、第３のダイと、
前記第１のダイと第３のダイとの間、及び前記第２のダイと第３のダイとの間の複数のＴＳＶ接続と、を備える、メモリ装置。
【請求項２７】
前記第１のサイズが８バイトである、請求項２６に記載の装置。
【請求項２８】
前記第１のサイズが４キロバイトである、請求項２６に記載の装置。
【請求項２９】
前記冗長回路が、前記第１のアレイ中に欠陥があるセルのマップを記憶するための記憶デバイスを備える、請求項２６に記載の装置。
【請求項３０】
前記冗長回路が、前記第２のアレイ中に欠陥があるセルのマップを記憶するための記憶デバイスを備える、請求項２９に記載の装置。
【請求項３１】
前記第１のダイが、フラッシュメモリセルの第３のアレイを備える、請求項２６に記載の装置。
【請求項３２】
前記第３のダイが、前記第１のダイ及び第２のダイのために使用されるパワーアップリコール制御器を更に備える、請求項２６に記載の装置。
【請求項３３】
メモリ装置であって、
フラッシュメモリセルの第１のアレイを備える第１のダイと、
フラッシュメモリセルの第２のアレイを備える第２のダイと、
前記第１及び第２のダイに高電圧を供給するための高電圧供給システムと、
前記高電圧供給システムによって前記第１のダイ又は前記第２のダイに供給される電圧を、前記第１のダイ又は前記第２のダイでフィードバックし、前記高電圧供給システムにフィードバックされた電圧のレベルを感知するための感知回路と、
前記第１のダイと第２のダイとの間の複数のＴＳＶ接続と、を備える、メモリ装置。
【請求項３４】
第１のダイが、第１の半導体プロセスによって創出されたフラッシュメモリセルの第１のアレイを備える、請求項３３に記載の装置。
【請求項３５】
第２のダイが、第２の半導体プロセスによって創出されたフラッシュメモリセルの第２のアレイを備える、請求項３４に記載の装置。
【請求項３６】
ＩＯ幅が、第１及び第２のダイを組み合わせることによって構成可能である、請求項３３に記載の装置。
【請求項３７】
前記ＴＳＶ接続一体性が、前記第１のダイ上のＴＳＶ自己試験エンジンによって試験可能である、請求項３３に記載の装置。
【請求項３８】
前記高電圧供給システムは、フラッシュメモリセルのソース線電流バイアス端子に適用される、請求項３３に記載の装置。
【請求項３９】
メモリ装置であって、
フラッシュメモリセルの第１のアレイを備える第１のダイと、
フラッシュメモリセルの第２のアレイを備える第２のダイと、
前記第１のダイと第２のダイとの間で共有され、前記第１のダイと前記第２のダイとの間の温度差を補償するための温度センサを含む高電圧生成システムと、
前記第１のダイと第２のダイとの間の複数のＴＳＶ接続と、を備える、メモリ装置。
【請求項４０】
前記メモリ装置のＩＯ幅が、前記第１のダイ及び第２のダイを組み合わせることによって構成可能である、請求項３９に記載の装置。
【請求項４１】
前記第２のダイが、前記感知回路を使用するように構成される、請求項４０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
三次元フラッシュメモリシステムが開示される。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷をその上に蓄積するフラッシュメモリセル、及び半導体基板内に形成されるそのような不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的に、そのような浮遊ゲートメモリセルは、スプリットゲート型又は積層ゲート型のものとなっている。
【０００３】
１つの従来技術の不揮発性メモリセル１０を図１に示す。分割ゲートのスーパーフラッシュ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板４を備える。基板１は、上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成される表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）も基板１の表面に形成される。第１の領域２と第２の領域３との間は、チャネル領域４である。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（選択ゲートとも称される）は、チャネル領域４の第１の部分の上に位置付けられ、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２に隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。
【０００４】
従来技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な操作は、次の通りである。セル１０は、ファウラー・ノルドハイム（Fowler-Nordheim）トンネリング機構によって、消去ゲートＥＧ  ６に高電圧が印加され、他の端子がゼロボルトと等しくなることによって、消去される。電子は、浮遊ゲートＦＧ  ５から消去ゲートＥＧ  ６までトンネル移動し、その結果、浮遊ゲートＦＧ  ５が正電荷を帯び、読み取り状態のセル１０をオンにする。結果として得られたセルが消去された状態は、「１」状態として知られている。セル１０は、ソース側ホットエレクトロン・プログラミング機構により、結合ゲートＣＧ  ７に高電圧を印加し、ソース線ＳＬ  ２に高電圧を印加し、消去ゲートＥＧ  ６に中電圧を印加し、かつビット線ＢＬ  ９にプログラミング電流を印加することによって、プログラミングされる。ワード線ＷＬ  ８と浮遊ゲートＦＧ  ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ  ５に注入され、その結果、浮遊ゲートＦＧ  ５が負電荷を帯び、読み取り状態のセル１０をオフにする。結果として得られたセルをプログラムした状態は、「０」状態として知られている。
【０００５】
セル１０は、ビット線ＢＬ  ９に阻害電圧を印加することによって、（例えば、その行の別のセルはプログラムされるべきだが、セル１０はプログラムされない場合、）プログラミングの際に阻害され得る。セル１０は、米国特許第７，８６８，３７５号に更に具体的に記載され、この開示は、参照によって本明細書にその全体が組み込まれる。
【０００６】
三次元集積回路構造はまた、他の技術分野で既知である。１つのアプローチは、２つ以上の別々にパッケージ化された集積回路チップを積層して、チップの協調管理を可能にする方法でそれらのリードを組み合わせることである。別のアプローチは、単一のパッケージ内に２つ以上のダイを積層することである。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、現在まで、従来技術は、フラッシュメモリを伴う三次元構造を含んでいない。
【課題を解決するための手段】
【０００８】
フラッシュメモリアレイ及び関連付けられた回路の三次元配列を伴う複数の実施形態を通じて前述のニーズに対処する。実施形態は、物理的な空間利用、製造の複雑性、電力使用量、熱特性、及び費用において効率性を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明を適用することができる、従来技術の不揮発性メモリセルの断面図である。
【図２】従来技術の二次元フラッシュメモリシステムのレイアウトを示す。
【図３】三次元フラッシュメモリシステムの実施形態内の第１のダイを示す。
【図４】三次元フラッシュメモリシステムの実施形態内の第２のダイを示す。
【図５】別の三次元フラッシュメモリシステムの実施形態内の第１のダイを示す。
【図６】三次元フラッシュメモリシステムの実施形態内の第２のダイを示す。
【図７】三次元フラッシュメモリシステムの実施形態において使用され得る任意の周辺フラッシュ制御ダイを示す。
【図８】フラッシュメモリアレイを含有するダイと共に使用するための、補足的な回路の実施形態を示す。
【図９】制御回路の実施形態を示す。
【図１０】三次元フラッシュメモリシステムの実施形態において使用され得る感知システムを示す。
【図１１】三次元フラッシュメモリシステムの実施形態において使用され得るＴＳＶ設計を示す。
【図１２】三次元フラッシュメモリシステムの実施形態において使用され得る感知回路設計を示す。
【図１３】三次元フラッシュメモリシステムの実施形態において使用され得るソースホロワＴＳＶバッファ回路設計を示す。
【図１４】三次元フラッシュメモリシステムの実施形態において使用され得る高電圧回路設計を示す。
【図１５】三次元フラッシュメモリシステムの実施形態において使用され得るフラッシュメモリセクタアーキテクチャを示す。
【図１６】三次元フラッシュメモリシステムの実施形態において使用され得るＥＥＰＲＯＭエミュレータメモリセクタのアーキテクチャを示す。
【図１７】三次元フラッシュメモリシステムの別の実施形態を示す。
【図１８】三次元フラッシュメモリシステムの別の実施形態を示す。
【図１９】三次元フラッシュメモリシステムの別の実施形態を示す。
【図２０】三次元フラッシュメモリシステム内の高電圧供給の実施形態を示す。
【発明を実施するための形態】
【００１０】
図２は、二次元従来技術フラッシュメモリシステムのための典型的な従来技術アーキテクチャを示す。ダイ１２は、以下を備える：データを記憶するためのメモリアレイ１５及びメモリアレイ２０、図１においてメモリセル１０を任意に利用するメモリアレイ；ダイ１２の他の構成要素と、典型的には、ピン（図示せず）又はパッケージ化チップの外側から集積回路にアクセスするために使用されるパッケージバンプに順番に接続するワイヤ接合（図示せず）との間の電気通信を可能にするためのパッド３５及びパッド８０；システムのための正及び負の電圧供給を提供するために使用される高電圧回路７５；冗長及び組み込み自己試験などの様々な制御機能を提供するための制御ロジック７０；アナログロジック６５；それぞれ、メモリアレイ１５及びメモリアレイ２０からデータを読み取るために使用される感知回路６０及び６１；メモリアレイ１５及びメモリアレイ２０中の行にアクセスして、それぞれ、読み取られる又は書き込まれるために使用される行デコーダ回路４５及び行デコーダ回路４６；メモリアレイ１５及びメモリアレイ２０中の列にアクセスして、それぞれ、読み取られる又は書き込まれるために使用される列デコーダ５５及び列デコーダ５６；それぞれ、メモリアレイ１５及びメモリアレイ２０のための読み取り及び書き込み操作のための増加電圧を提供するために使用されるチャージポンプ回路５０及びチャージポンプ回路５１；読み取り及び書き込み操作のためのメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０；読み取り及び書き込み操作中にメモリアレイ１５によって使用される高電圧ドライバ回路２５、及び読み取り及び書き込み操作中にメモリアレイ２０によって使用される高電圧ドライバ回路２６；それぞれ、メモリアレイ１５及びメモリアレイ２０のための書き込み操作中にプログラムされることを意図していないビット線を未選択にするために使用されるビット線阻害電圧回路４０及びビット線阻害電圧回路４１。これらの機能ブロックは当業者によって理解され、図２に示されるブロックレイアウトは従来技術において既知である。特に、この従来技術設計は二次元である。
【００１１】
図３は、三次元フラッシュメモリシステムの実施形態において第１のダイを示す。ダイ１００は、図２で先に示される同じ構成要素のうちの多くを備える。本明細書で考察される２つ以上の図に共通する構造は、構成要素の付番において同じ下二桁が付与されている。例えば、図３におけるアレイ１１５は、図２におけるアレイ１５に対応する。効率性のために、図３の説明は、まだ説明されていない構成要素に焦点を当てる。
【００１２】
ダイ１００は、ＴＳＶ（シリコン貫通ビア）１８５及びＴＳＶ  １９５並びに試験パッドブロックＴＰＡＤ  １３５を備える。ＴＳＶは、従来技術における既知の構造である。ＴＳＶは、シリコンウエハ又はダイを通過する電気的接続であり、集積回路パッケージ内の異なるダイ又は層中に存在する回路に接続する。ＴＳＶ  １８５は、複数のコンダクタ１８６ａ１．．．１８６ａｉを備える。ＴＳＶ  １９５は、複数のコンダクタ１９６ａ１．．．１９６ａｋを備える。コンダクタ１８６ａ１．．．１８６ａｉ及びコンダクタ１９６ａ１．．．１９６ａｋは、プラスティック鋳造などの非導電材料に囲まれている。
【００１３】
ＴＳＶ  １８５及び１９５は、フラッシュアレイ１１５及び１２０に影響し得るＴＳＶ処理からの機械的ストレスなどの干渉又は他の問題を回避するために、所定の距離（例えば、３０気μｍ）でフラッシュアレイ１１５及び１２０から離れて戦略的に配置される。このＴＳＶ配置戦略は、ＴＳＶを利用する本明細書で考察される他の実施形態に適用される。コンダクタ１８６ａ１．．．１８６ａｉ及びコンダクタ１９６ａ１．．．１９６ａｋは典型的には、各々、数十ミリオームの抵抗性及び５０〜１２０フェムトファラドの容量を有する。
【００１４】
試験パッドのブロックＴＰＡＤ  １３５は、プローブパッド（例えば、ウエハに電気的にアクセスするための、試験器のためのパッド開口部）及び３Ｄダイ・インターフェース試験回路を含み、それが良好なダイであるかを見るために、試験ダイ１００に対して試験器によって使用される。このような試験は、３Ｄ積層前にＴＳＶを試験することを伴うＴＳＶ接続性試験を含み得る。この試験は、事前接合試験の一部として実施され得る。試験規格のためのＪＴＡＧ設計（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ、ＩＥＥＥ  １１４９．１  Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ  ａｎｄ  Ｂｏｕｎｄａｒｙ−Ｓｃａｎ  Ａｒｃｈｉｔｅｃｔｕｒｅとしても知られる）試験方法が、試験のためのＴＰＡＤ  １３５を通じて採用され得る。ＴＳＶ  １８５及び１９５（並びに同様に、他の実施形態において説明される他のＴＳＶ）はまた、製造中に不良なダイから良好なダイを識別するために、試験のために使用され得る。この例において、複数のＴＳＶコンダクタは、試験器によって約４０〜５０μｍのサイズの１つのツールによって１度に試験され得る。
【００１５】
依然として図３を参照すると、任意に、ダイ１１５は主要メモリアレイであり得、ダイ１２０は冗長メモリアレイであり得る。
【００１６】
図４は、図３に示されるダイ１００と共に使用されるための、三次元フラッシュメモリシステムの実施形態における第２のダイを示す。ダイ２００は、図２で先に示される同じ構成要素のうちの多くを備える。更に、効率性のために、図４の説明は、まだ説明されていない構成要素に焦点を当てる。
【００１７】
ダイ２００は、図３で先に示されるＴＳＶ  １８５及びＴＳＶ、並びにＴＰＡＤ  ２３５を備える。ＴＳＶ  １８５及びＴＳＶ  １９５は、コンダクタ１８６ａ１．．．１８６ａｉ及びコンダクタ１９６ａ１．．．１９６ａｋを介して、ダイ１００及びダイ２００中のある特定のエレメントが互いに電気的に接続することを可能にする。試験パッドＴＰＡＤ  ２３５は、試験パッドＴＰＡＤ  １３５について図３を参照しながら先に説明されたように、３Ｄ積層前にダイ２００が良好なダイであるかを判定するように試験するために試験器によって使用される。
【００１８】
任意に、ダイ２１５は、主要メモリアレイであり得、ダイ２２０は冗長メモリアレイであり得る。
【００１９】
ダイ２００及びダイ１００は、互いに近接に位置し、かつＴＳＶ  １８５及びＴＳＶ  １９５を介して通信し得るので、ダイ２００は、ある特定の回路ブロックをダイ１００と共有することができる。特に、ダイ２００は、ＴＳＶ  １８５及びＴＳＶ  １９５を通じて、チャージポンプ回路１５０及び１５１、アナログ回路１６５、制御ロジック１７０、並びにダイ１００内の高電圧回路１７５を使用するように構成される。したがって、ダイ２００は、それ自体のバージョンのそれらのブロックを含有することを必要としない。これは、物理的な空間、製造の複雑性、及び熱性能に関して効率性をもたらす。任意に、ダイ１００は、「マスタ」フラッシュダイと考えられ得、ダイ２００は、「スレーブ」フラッシュダイと考えられ得る。
【００２０】
図５は三次元フラッシュメモリシステムの別の実施形態における第１のダイを示し、図６はその実施形態における第２のダイを示す。図５に示されるダイ３００は、ダイ３００がチャージポンプ回路又は高電圧回路を有しないことを除き、図３に示されるダイ１００に類似している。図６に示されるダイ４００は、ダイ４００が感知回路を有しないことを除き、図４に示されるダイ２００に類似している。ダイ３００及びダイ４００は、ＴＳＶ  ３８５及びＴＳＶ  ３８６を介して結合される。ＴＳＶ  ３８５は、コンダクタ３８６ａ１．．．３８６ａｉを備え、ＴＳＶ  ３８６は、コンダクタ３９６ａ１．．．３９６ａｉを備える。任意に、ダイ３１５は主要メモリアレイであり得、ダイ３２０は冗長メモリアレイであり得、及び／又はダイ４１５は主要メモリアレイであり得、ダイ４２０は冗長メモリアレイであり得る。試験パッドＴＰＡＤ  ３３５及び４３５は、３Ｄ積層前にダイ３００及びダイ４００が良好なダイであるかを判定するために試験器によって使用される。
【００２１】
図７は、本明細書で考察される実施形態のいずれかで使用するための任意の周辺フラッシュ制御ダイを示す。ダイ５００は、フラッシュメモリシステムの機能を実施する際に、他のダイを支援するための回路を含有する。ダイ５００は、ＴＳＶ  ５８５、ＴＳＶ  ５９５、及び試験パッドＴＰＡＤ  ５３５を含む。ＴＳＶ  ５８５はコンダクタ５８６ａ１．．．５８６ａｉを備え、ＴＳＶ  ３８６はコンダクタ５９６ａ１．．．５９６ａｋを備える。ダイ５００は、アナログロジック５６５、制御ロジック５７０、及び高電圧回路５４５を備える。ダイ５００は、ダイ２００、ダイ３００、及び／又はダイ４００と共に使用され、それらのダイ内に物理的に存在しないダイと共に使用するための回路ブロックを提供し得る。これは、ＴＳＶ  ５８５及びＴＳＶ  ５８６を通じて可能にされる。異なるように付番されているが、ＴＳＶ  ５８５及びＴＳＶ  ５８６は、他のダイを参照しながら先に説明されたものと同じＴＳＶであり得ることを当業者は理解するであろう。試験パッドＴＰＡＤ  ５３５は、３Ｄ積層前にそれが良好なダイであるかを見るためにダイ５００を試験するために、試験器によって使用される。
【００２２】
図８は、本明細書で考察される実施形態のいずれかで使用するためのチャージポンプダイを示す。ダイ６０１は、フラッシュメモリ消去／プログラム／読み取り操作を実施する際に、他のダイに必要とされる電圧を生成するためにチャージポンプ回路６０２を含有する。ダイ６０１は、ＴＳＶ  ６９５を含む。ＴＳＶ  ６９５は、コンダクタ６９６ａ１．．．６９６ａｋを備える。ダイ６０１は、ＴＳＶ  ６９５を通じて他のダイと共に使用され得る。異なるように付番されているが、ＴＳＶ  ６９５は、他のダイを参照しながら先に説明されたものと同じＴＳＶであり得ることを当業者は理解するであろう。試験パッドＴＰＡＤ  ６３５は、３Ｄ積層前にダイ６０１が良好なダイであるかを判定するために、試験器によって使用される。
【００２３】
図３、５、及び７に示されるアナログ回路１６５、３６５、及び５６５は、メモリシステム内に多数の機能性を提供し得、これらは、以下を含む：製造プロセス中のトランジスタトリミング、トリミングプロセスのための温度感知、タイマ、発振器、及び電圧供給。
【００２４】
図３、４、及び５に示される感知回路１６０、２６０、及び３６０は、センス増幅器、トランジスタトリミング回路（アナログ回路１６５、３６５、及び／又は５６５によって実施されるトランジスタトリミングプロセスによって生成されるトリミング情報を利用する）、温度センサ、参照回路、及び参照メモリアレイを含む、感知操作で使用される多数の構成要素を備え得る。任意に、ダイは、これらの分類の回路の全てより少ない回路を含み得る。例えば、ダイは、センス増幅器のみを含み得る。
【００２５】
図９は、ロジックブロック６００として示される、制御ロジック１７０、３７０、及び５７０のための任意の実施形態を示す。ロジックブロック６００は、任意に、パワーアップリコール制御器６１０、第１のダイ冗長回路６２０、第２のダイ冗長回路６３０、冗長制御器６４０、冗長コンパレータ６５０、ＥＥＰＲＯＭエミュレータ６６０、セクタサイズＭエミュレータ６７０、及びセクタサイズＮエミュレータ６８０を備える。
【００２６】
パワーアップリコール制御器６１０は、組み込み自己試験機能性を実施することを含めて、フラッシュメモリシステムの始動を管理する。それはまた、製造プロセス中に生成されたトランジスタトリミングのための構成データをフェッチする。
【００２７】
第１のダイ制御回路６２０は、パワーアップ又は操作中に障害があるか、又はエラーの対象になると判定された第１のダイに位置するアレイ中にメモリセルの一覧を記憶する。第１のダイ制御回路６２０は、不揮発性メモリ中にこの情報を記憶する。第１のダイ制御回路６２０はまた、製造及び試験フェーズ中に生成されたトランジスタトリミングデータを記憶した。パワーアップ時に、パワーアップリコール制御器６１０は、第１のダイ制御回路６２０からの不良なメモリセルの一覧を検索し、その後、冗長制御器６４０は、不良なセルへの全てのアクセスが、その代わりに、良好なセルに向けられるように、不良な記憶セルを冗長な（かつ良好な）セルのためのアドレスにマップする。
【００２８】
第１のダイ制御回路６２０はまた、製造又は試験プロセス中に生成される第１のダイのためのトリミングデータを記憶する。一体化された回路中での製造変動性を補正するためのトランジスタトリミング技術が当該技術分野において既知である。
【００２９】
第１のダイ制御回路６２０はまた、組み込み自己試験を実施する。試験の１つの型は、共通の譲受人に譲渡された米国特許出願第１０／２１３，２４３号、米国特許出願第６，７８８，５９５号「Ｅｍｂｅｄｄｅｄ  Ｒｅｃａｌｌ  Ａｐｐａｒａｔｕｓ  ａｎｄ  Ｍｅｔｈｏｄ  ｉｎ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」（「第’５９５号特許」）に開示されており、これは、参照により本明細書に組み込まれる。第’５９５号特許は、メモリアレイ中及びレジスタ中の所定のビットのパターンの記憶を開示する。始動プロセス中に、メモリアレイからのビットは、レジスタ中のビットに比較される。このプロセスは、ある組数の「成功」又は「失敗」が発生するまで繰り返される。この試験の目的は、メモリアレイの異なる部分を確認することである。何らかの不具合が識別された場合、関連するセルが「不良な」セルの一覧に追加され得る。
【００３０】
第２のダイ制御回路６３０は、第１のダイ冗長回路６２０と同じであるが、第２のダイのための機能を実施する。第１のダイ制御回路６２０及び第２のダイ制御回路６３０などの制御回路を、メモリシステムにおいて各追加的なダイのために使用することができることを当業者は理解するであろう。
【００３１】
不良な記憶セルがもはや平常操作中に使用されないように、上で既に考察された冗長制御器６４０は、不良な記憶セルを良好な記憶セルのためのアドレスにマップする。冗長コンパレータ６４０は、入ってくるアドレスと記憶された不良なアドレスをリアルタイムに比較して、アドレス指定された記憶セルが置換される必要があるかを判定する。任意に、冗長制御器６４０及び冗長コンパレータ６５０は、２つ以上のダイによって共有され得る。
【００３２】
ＥＥエミュレータ制御器６６０は、メモリシステムがＥＥＰＲＯＭをエミュレートすることを可能にする。例えば、ＥＥＰＲＯＭは、典型的には、セクタ当たり８バイト（又は１６、３２、６４バイト）などの少数のバイトの、ある特定のセクタサイズのメモリを利用する。物理的フラッシュメモリアレイは、何千もの行及び列を含有する。ＥＥエミュレータ制御器６６０は、アレイを８又は６４バイトの群に分割でき（又は所望のセクタサイズがいくらであるかに関わらず）、セクタ数を８又は６４バイトの各組に割り当てることができる。その後、ＥＥエミュレータ制御器６６０は、ＥＥＰＲＯＭのために意図されたコマンドを受信することができ、ＥＥＰＲＯＭセクタ識別子をダイ内のアレイと共に使用することができる行及び列の数に翻訳することによって、フラッシュアレイに対して読み取り又は書き込み操作を実施することができる。このように、システムがＥＥＰＲＯＭの操作をエミュレートする。
【００３３】
セクタサイズＮ制御器６７０は、メモリシステムをサイズがＮバイトのセクタ上で操作することを可能にする。セクタサイズＮ制御器６６０は、アレイをＮバイトの組に分割することができ、セクタ数をＮバイトの各組に割り当てることができる。その後、セクタサイズＮ制御器６７０は、サイズＮバイトの１つ以上のセクタのために意図されたコマンドを受信することができ、システムは、セクタ識別子を、ダイ内のアレイと共に使用することができる行及び列の数に翻訳することによって、結果的に読み取り又は書き込み操作を実施することができる。
【００３４】
セクタサイズＭ制御器６８０は、メモリシステムをサイズがＭバイトのセクタ上で操作することを可能にする。セクタサイズＭ制御器６８０は、アレイをＭバイトの組に分割でき、セクタ数をＭバイトの各組に割り当てることができる。その後、セクタサイズＭ制御器６８０は、サイズがＭバイトの１つ以上のセクタ向けのコマンドを受信することができ、システムは、セクタ識別子を、ダイ内のアレイと共に使用することができる行及び列の数に翻訳することによって、結果的に読み取り又は書き込み操作を実施することができる。
【００３５】
多数のセクタサイズ制御器を様々なサイズのセクタをエミュレートするために利用することができることを当業者は理解するであろう。
【００３６】
開示された実施形態の１つの利点は、異なるサイズのセクタに対する読み取り及び書き込み要求を処理するための能力である。例えば、１つのアレイは、セクタ当たり２キロバイトのサイズを有するセクタに対する読み取り及び書き込み要求の処理専用であり得、別のアレイは、セクタ当たり４キロバイトのサイズを有するセクタに対する読み取り及び書き込み要求の処理専用であり得る。これは、単一のフラッシュメモリシステムが、ＲＡＭ、ＲＯＭ、ＥＥＲＯＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、ハードディスクドライブ、及び他のデバイスなどの、複数の型の従来のメモリシステムをエミュレートすることを可能にするであろう。
【００３７】
開示された実施形態の別の利点は、異なるダイを異なるプロセスを用いて作製することができることである。例えば、ダイ１００は、４０ｎｍなどの第１の半導体プロセスを用いて作製することができ、ダイ２００は、６５ｎｍなどの第２の半導体プロセスを用いて作製することができる。ダイ５００はいずれのメモリアレイも含有しないため、１３０ｎｍなどのアナログロジックのために最適化された半導体プロセスを用いて、それは任意に作製され得る。
【００３８】
図１０は、本明細書で説明される三次元フラッシュメモリシステムの実施形態において使用することができる感知システム１１００を示す。感知システム１１００は、ＳＦ（図１で説明されるメモリセルなどのスーパーフラッシュ分割ゲート技術）埋め込み参照アレイ１１１０、参照読み出し回路１１２０、読み取りマージントリム回路１１３０、温度センサ１１４０、センス増幅器１１５０、及びセンス増幅器１１６０を含む。一実施形態において、センス増幅器１１６０は、ダイ２００及び３００上で実装され、図１０に示される回路ブロックの残りは、ダイ１００上で実装される。
【００３９】
ＳＦ埋め込み参照アレイ１１１０は、参照レベルを生成するために必要とされる参照セルを提供し、（データメモリセルから生成された）データレベルに対して比較される。参照レベルは、参照読み出し回路１１２０によって生成される。比較はセンス増幅器１１５０によって行われ、その出力信号は、ＤＯＵＴ  １１５２である。読み取りマージントリム回路１１３０を使用して、ＰＶＴ（プロセス、電圧、及び温度）変化及びストレス状態に対して、データメモリセルの一体性を確実にするために必要とされる異なるレベルに参照レベルを調整する。温度センサ１１４０は、三次元フラッシュメモリシステムにおいて垂直のダイ積層内の異なるダイのための温度勾配を補正するために必要とされる。回路ブロック１１１０、１１２０、１１３０、１１４０は、１つのマスタダイ（例えば、ダイ１００）上で製造されるため、より少ないオーバーヘッド及び電力が三次元フラッシュメモリ操作のために必要とされる。この感知アーキテクチャは、性能を犠牲にすることなく、電力及び面積を節約する。
【００４０】
図１１は、騒音影響を最小にする危険信号のためのＴＳＶ遮蔽設計１２００を示す。１２００  ＴＳＶ遮蔽設計は、図１０の信号１１２２  ＩＲＥＦ及び信号１１５２  ＤＯＵＴｘなどのための、又は図４の感知１６０の出力などのための信号若しくは図６のブロック４５５の信号のための、読み取り信号経路を指定するなどのための危険信号用のＴＳＶ  １２９６ａを含む。他の危険信号は、アドレス線、クロック、及び制御信号を含む。ＴＳＶ  １２９６ｂは、他の信号からＴＳＶ  １２９６ａへのクロストークを最小化するために、並びにＴＳＶ  １２９６ａから他のＴＳＶまでノイズが投影されるのを防ぐために、ＴＳＶ  １２９６ａのための遮蔽信号線として作用する。
【００４１】
図１２は、三次元フラッシュメモリシステムの実施形態において使用され得る感知回路１２５０を示す。感知回路１２５０は、装填（プルアップ）ＰＭＯＳトランジスタ１２５２、（閾値電圧〜０Ｖでの）カスコードネイティブＮＭＯＳトランジスタ１２５４、ビット線バイアスＮＭＯＳトランジスタ１２５６、及びビット線バイアス電流ソース１２６０を含む。代替的に、装填ＰＭＯＳトランジスタ１２５２は、電流ソース、ネイティブＮＭＯＳトランジスタ、又は抵抗器と置換され得る。代替的に、電流源１２６０及びＮＭＯＳトランジスタ１２５６の代わりに、ＮＭＯＳトランジスタ１２５４のゲート上のバイアス電圧を使用して、ビット線ＢＬＩＯ  １２５８上のバイアス電圧を判定することができる。ビット線ＢＬＩＯ  １２５８（ＮＭＯＳ  １２５４のソース）は、ｙ−デコーダ及びメモリアレイ（例えば、図４のｙｍｕｘ  ２５５及びアレイ２１５に類似する）を通じてメモリセルに結合する。感知されたノードＳＯＵＴ  １２６２は、差動増幅器１２６６に結合する。参照ＳＲＥＦ  １２６４は、差動増幅器１２６６の別の端子に結合する。センスアンプ出力ＳＡＯＵＴ  １２６８は、差動増幅器１２６６の出力である。仕切られると、感知回路１２５０を使用して、カスコードトランジスタ１２５４を通じて（３Ｄ積層中でダイを次のダイと接続するために使用されるＴＳＶから来る）ＴＳＶ寄生的キャパシタ１２５９を駆動する。感知されたノードＳＯＵＴ  １２６２がＴＳＶ寄生的キャパシタ１２５９と直接会わないため、このような配列は、感知速度ペナルティを最小化する。
【００４２】
図１３は、三次元フラッシュメモリシステムの実施形態において使用され得るソースホロワＴＳＶバッファ回路１３５０を示す。ソースホロワＴＳＶバッファ１３５０は、ＴＳＶ接続を駆動するために使用される。ＴＳＶバッファは、ネイティブ（閾値電圧〜０Ｖ）ＮＭＯＳトランジスタ１３５２及び電流源１３５４を含む。回路１３５０は、ダイ積層に渡ってＴＳＶを駆動するために、感知回路２６０（図３）、感知回路３６０（図４）、ｙｍｕｘ回路４５５（図６）の出力において一実施形態で使用される。回路１３５０はまた、バンドギャップ参照電圧などの他のアナログ信号のために使用され得る。
【００４３】
図１４は、三次元フラッシュメモリシステムの実施形態に使用され得るアナログ高電圧（ＨＶ）システム１３００を示す。アナログＨＶシステム１３００は、バンドギャップ参照ブロック１３１０、タイマーブロック１３２０、高電圧生成ＨＶＧＥＮ  １３３０、ＨＶトリミングＨＶ  ＴＲＩＭ  １３４０、及び温度感知ブロックＴＥＭＰＳＥＮ  １３５０を含む。ＴＥＭＰＳＥＮ  １３５０を使用して、各ダイ温度に応じた高電圧を調整することによって、３Ｄダイ積層の温度勾配を補正する。ＨＶ  ＴＲＩＭ  １３４０を使用して、積層中の各ダイのプロセス変化を補正するために高電圧レベルを整える。
【００４４】
アナログＨＶシステム１３００はまた、それぞれ、ＶＷＬＲＤ／ＶＷＬＰ／ＶＷＬＥ／ＶＷＬＳＴＳ（ワード線読み取り／プログラム／消去／ストレス）のためのアナログＨＶレベルのワード線ドライバ１３６０ａ〜ｄを含む。アナログＨＶシステム１３００はまた、それぞれ、ＶＣＧＲＤ／ＶＣＧＰ／ＶＣＧＥ／ＶＣＧＳＴＳ（制御ゲート読み取り／プログラム／消去／ストレス）のためのアナログＨＶレベルの制御ゲートドライバ１３６５ａ〜ｄを含む。アナログＨＶシステム１３００はまた、それぞれ、ＶＥＧＲＤ／ＶＥＧＰ／ＶＥＧＥ／ＶＥＧＳＴＳ（消去ゲート読み取り／プログラム／消去／ストレス）のためのアナログＨＶレベルの消去ゲートドライバ１３７０ａ〜ｄを含む。アナログＨＶシステム１３００はまた、それぞれ、ＶＳＬＲＤ／ＶＳＬＰ／ＶＳＬＥ／ＶＳＬＳＴＳ（ソース線読み取り／プログラム／消去／ストレス）のためのアナログＨＶレベルのソース線ドライバ１３７５ａ〜ｄを含む。アナログＨＶシステム１３００はまた、それぞれ、入力レベルのＶＩＮＲＤ／ＶＩＮＰ／ＶＩＮＥ／ＶＩＮＳＴＳ（入力線読み取り／プログラム／消去／ストレス）を混合するためのアナログＨＶレベルのドライバ１３９０を含む。アナログＨＶシステム１３００はまた、ソース線供給回路１３８５ＶＳＬＳＵＰの入力に対して、それぞれ、入力レベルのＶＳＬＲＤ／ＶＳＬＰ／ＶＳＬＥ／ＶＳＬＳＴＳ（入力線読み取り／プログラム／消去／ストレス）を混合するためのアナログＨＶレベルのドライバ１３８０を含む。
【００４５】
１つの実施形態において、回路ブロック１３１０〜１３５０は、マスタＳＦダイ１００（図３）上又は周辺フラッシュ制御ダイ５００上で実装される（図７）。別の実施形態において、回路ブロック１３６０ａ〜ｄ／１３６５ａ〜ｄ／１３７０ａ〜ｄ／１３７５ａ〜ｄは、ダイ１００（図３）などのマスタフラッシュダイ上又は周辺フラッシュ制御ダイ５００上で実装される（図７）。別の実施形態において、回路ブロック１３８０／１３８５／１３９０は、ダイ３００などのスレーブフラッシュダイ上で実装される（図５）。
【００４６】
図１５は、三次元フラッシュメモリシステムの実施形態において使用され得るフラッシュメモリセクタアーキテクチャ１４００を示す。セクタアーキテクチャ１４００は、ビット線（列）及び行に配置される複数のメモリセル１４１０を含む。メモリセル１４１０は、図１におけるメモリセル１０のようなものである。セクタアーキテクチャは、８ワード線ＷＬ０−７  １４３０〜１４３７、２キロビット線０〜２０４７  １４７０−１〜１４７０−Ｎ、１つのＣＧ線１４４０ａ（セクタ１４２０において全てのメモリセル１４１０の全てのＣＧ端子を接続する）、１つのＳＬ線１４６０ａ（セクタ１４２０において全てのメモリセル１４１０の全てのＳＬ端子を接続する）、１つのＥＧ線１４５０ａ（セクタ１４２０において全てのメモリセル１４１０の全てのＥＧ端子を接続する）を含むフラッシュセクタ１４２０を含む。こうして、セクタ１４２０中に２キロバイトのメモリセル１４１０が存在する。セクタ当たり異なる数のバイトは、８ワード線及び４キロビット線（セクタ当たり４キロバイト）などの、より多く又はより少ない数のワード線及びより多く又はより少ない数のビット線を使用して実装することができる。複数のセクタ１４２０は、横切って水平に共有される全てのワード線と共に水平に配置され得る。複数のセクタ１４２０は、垂直に共有される全てのビット線でアレイ密度を増大させるために垂直にタイル張りにすることができる。
【００４７】
図１６は、三次元フラッシュメモリシステムの実施形態において使用され得る、ＥＥエミュレータセクタアーキテクチャ１５００を示す。セクタアーキテクチャ１４００は、ビット線（列）及び行に配置される複数のメモリセル１５１０を含む。メモリセル１５１０は、図１におけるメモリセル１０のようなものである。ＥＥエミュレータセクタアーキテクチャは、２ワード線ＷＬ０−１  １５３０〜１５３１、２５６ビット線０〜２５５  １５７０−１〜１５７０−Ｎ、１つのＣＧ線１５４０ａ（セクタ１５１５において全てのメモリセル１４１０の全てのＣＧ端子を接続する）、１つのＳＬ線１５６０ａ（セクタ１５１５において全てのメモリセル１４１０の全てのＳＬ端子を接続する）、１つのＥＧ線１５５０ａ（セクタ１４２０において全てのメモリセル１５１０の全てのＥＧ端子を接続する）を含む、フラッシュＥＥエミュレータセクタ１５１５を含む。こうして、ＥＥエミュレータセクタ１５１５中に６４バイトのメモリセル１５１０が存在する。ＥＥエミュレータセクタ当たりより少ないバイト数は、１ワード線及び６４ビット線（ＥＥエミュレータセクタあたり８バイト）など、より少ない数のワード線及びより少ない数のビット線を用いることによって実装することができる。フラッシュＥＥエミュレータセクタ１５１５は、垂直にタイル張りにされ、垂直に共有される全てのビット線と共に平面アレイ１５２０を構成する。平面アレイ１５２０は、複数のそれを作製するために水平にタイル張りにされ、全てのワード線は水平に共有される。
【００４８】
別の実施形態が図１７に示される。集積回路７００は複数のダイを備える。この実施例において、集積回路７００は、ダイ７１０、ダイ７２０、ダイ７３０、ダイ７４０、及びダイ７５０を備える。ダイ７１０は、フリップチップ接続７８０を使用して基板７６０上に載置される。基板７６０は、集積回路７００にアクセスするために集積回路７００の外側のデバイスによって使用され得るパッケージバンプ７９０に接続する。ＴＳＶ  ７８５は、異なるダイを一緒に接続する。ＴＳＶ  ７８５の第１の部分集合は、ダイ７１０、ダイ７２０、ダイ７４０、及びダイ７５０を一緒に接続し、ＴＳＶ  ７８５の第２の部分集合は、ダイ７１０、ダイ７２０、及びダイ７３０を一緒に接続する。ＴＳＶ  ７８５内に、ダイに接続するために使用されるマイクロバンプ７７０が存在する。ダイ７３０及びダイ７４０は、集積回路７００内に同じ「レベル」又は寸法内に位置する。
【００４９】
この実施形態に基づく一実施例において、ダイ７１０は、ＭＣＵ（マイクロ制御器）ダイ、ＣＰＵ（中央処理装置）ダイ、又はＧＰＵ（グラフィックス処理装置）ダイであり、ダイ７２０はマスタフラッシュダイであり、ダイ７４０はスレーブフラッシュダイであり、ダイ７５０はＲＡＭダイであり、かつダイ７３０は周辺フラッシュ制御ダイ又はチャージポンプダイである。
【００５０】
開示された実施形態の別の利点は、異なるダイを異なるプロセスを用いて作製することができることである。例えば、ダイ７１０は、１４ｎｍなどの第１の半導体プロセスを用いて作製することができ、ダイ７２０／７４０は、４０ｎｍなどの第２の半導体プロセスを用いて作製することができる。ダイ７３０は任意のメモリアレイを含有しないため、６５ｎｍなどのアナログロジックのために最適化された半導体プロセスを用いて、それが任意に作製され得る。
【００５１】
別の実施形態が図１８に示される。集積回路８００は、複数のダイを備える。この実施例において、集積回路８００は、ダイ８１０、ダイ８２０、ダイ８３０、ダイ８４０、及びダイ８５０を備える。ダイ８５０は、フリップチップ接続８８０を使用して基板８６０上に載置される。基板８６０は、集積回路８００にアクセスするために集積回路８００の外側のデバイスによって使用され得るパッケージバンプ８９０に接続する。ＴＳＶ  ８８５の部分集合は、ダイ８１０、ダイ８３０、ダイ８４０、及びダイ８５０を一緒に接続し、ＴＳＶ  ８８５の第２の部分集合は、ダイ８１０及びダイ８２０を一緒に接続する。ＴＳＶ  ８８５内に、ダイに接続するために使用されるマイクロバンプ８７０が存在する。
【００５２】
この実施形態に基づく一実施例において、ダイ８１０は、マスタフラッシュダイであり、ダイ８３０／８４０／８５０は、スレーブフラッシュダイであり、かつダイ８２０は周辺フラッシュ制御ダイ又はチャージポンプダイである。
【００５３】
別の実施形態が図１９に示される。集積回路９００は複数のダイを備える。この実施例において、集積回路９００は、ダイ９１０、ダイ９２０、ダイ９３０、ダイ９４０、及びダイ９５０、及びダイ９６０を備える。ダイ９１０及び９５０は、フリップチップ接続９９０を使用して基板９７０上に載置される。ダイ９１０及び９５０は、シリコンインタポーザ９８０を通じて一緒に接続される。基板９７０は、集積回路９００にアクセスするために集積回路９００の外側のデバイスによって使用され得るパッケージバンプ９９５に接続する。ＴＳＶ  ９８５の第１の部分集合は、ダイ９１０、ダイ９２０、ダイ９３０、及びダイ９４０を一緒に接続し、ＴＳＶ  ９８５の第２の部分集合は、ダイ９５０及びダイ９６０を一緒に接続する。ＴＳＶ  ９８５内に、ダイに接続するためにマイクロバンプ９７０が存在する。
【００５４】
この実施形態に基づく一実施例において、ダイ９１０はマスタフラッシュダイであり、ダイ９２０／９３０／９４０はスレーブフラッシュダイであり、かつダイ９５０／９６０は周辺フラッシュ制御ダイである。
【００５５】
力感知高電圧供給の実施形態が図２０に示される。集積回路１０００は、複数のダイを備える。この実施例において、集積回路１０００は、（ダイ１０２０とダイ１０３０との間に含有される任意の数のダイと共に）（ダイ１０２０とダイ１０３０との間に示されない他の任意のダイと共に）ダイ１０３０を通じてダイ１０１０、ダイ１０２０を備える。ダイ１０１０は、高電圧出力をダイ１０１０、１０２０、又は１０３０に送達する（強制する）高電圧供給１０１１を含有する。ＴＳＶ  １０８５は、ダイ１０１０、ダイ１０２０、及びダイ１０３０と接続する。高電圧供給１０１１は、ＴＳＶ  １０８５を通じてダイ１０２０及びダイ１０３０と接続する。任意にスイッチを備え得るデバイス１０２１を使用して、ダイ１０２０における高電圧出力がダイ１０１０上の高電圧供給１０１１の入力に送り返されることを可能にすることによって、高電圧供給１０１１からダイ１０２０までの電力の供給を制御する（高電圧１０１１が、ダイ１０２０で正しい電圧を送達するために、スイッチ１０２１を通じてダイ１０２０上の高電圧における電圧を感知することを意味する）。
【００５６】
同様に、高電圧供給１０１１は、ＴＳＶ  １０８５を通じてダイ１０３０に接続する。任意にスイッチを備え得るデバイス１０３１を使用して、ダイ１０３０における高電圧出力がダイ１０１０上の高電圧供給１０１１の入力に送り返されることを可能にすることによって、高電圧供給１０１１からダイ１０３０までの電力の供給を制御する（高電圧１０１１が、ダイ１０３０で正しい電圧を送達するために、スイッチ１０３１を通じてダイ１０３０上の高電圧における電圧を感知することを意味する）。
【００５７】
高電圧供給１０１１は、例えば、図１に示されるメモリセル１０の供給端子ＳＬ  ２のための電力として使用され得、かつアレイ１１５／１２０／２１５／２２０／３１５／３３０／４１５／４２０中で使用され得る。代替的に、それは、図１のメモリセル１０の全ての端子ＷＬ  ８、ＣＧ  ７、ＥＧ  ６、ＢＬ  ９、ＳＬ  ２、及び基板１に電力を供給し得、メモリアレイ１１５／１２０／２１５／２２０／３１５／３３０／４１５／４２０中で使用され得る。
【００５８】
一体化された回路７００、８００、及び／又は９００を含有する一実施形態は、並行操作の方法である。例えば、ダイ７２０が読み取っている／プログラムしている／消去している一方で、他のフラッシュダイ７４０がそれぞれ、プログラミングしている／読み取っている／プログラミングしている（又はその逆）ように、マスタダイ７２０／８１０／９１０上の制御回路は、異なるフラッシュダイの並行操作を可能にすることができる。
【００５９】
一体化された回路７００、８００、及び／又は９００を含有する別の実施形態は、ＩＯ幅構成の方法であり、この方法では、システムは、いくつのＩＯビットが読み取り又はプログラム操作においてダイによって供給され得るかを判定する。例えば、マスタダイ７２０／８１０／９１０上の制御回路は、ＩＯ幅の個々のダイを組み合わせることによってＩＯ幅を拡大することになどによって、異なるフラッシュダイの読み取り又はプログラム操作においてＩＯの幅を変更することができる。
【００６０】
一体化された回路７００、８００、及び／又は９００を含有する別の実施形態は、順応性の温度センサ構成の方法である。例えば、異なるシステムは異なる電力消費をもたらすため、温度プロファイルは、特定の操作のためのダイ積層のための温度勾配を補正するように、各フラッシュダイのために記憶することができ、このため、異なる温度勾配を引き起こす。
【００６１】
一体化された回路７００、８００、及び／又は９００を含有する別の実施形態がＴＳＶ自己試験の方法である。例えば、初期構成において、組み込みＴＳＶ自己試験接続性エンジンを使用して、欠陥があるＴＳＶを識別し、それが冗長ＴＳＶを用いて修理が必要であるか、又は廃棄されるべきかを判定する。自己試験は、ＴＳＶ接続に電圧を強制すること、及び結果として得られた電流が所定の数より小さいかを判定することなどによって、ＴＳＶが不良であるかを決定することを伴い得る。自己試験はまた、ＴＳＶ接続を通じて電流を強制すること、及び結果として得られた電圧が所定の数より大きい場合、ＴＳＶが不良であると結論付けることを伴い得る。
【００６２】
本明細書で説明される実施形態に基づくものなど、３Ｄフラッシュメモリデバイスを製造する方法がここで説明される。３Ｄフラッシュプロセス形成は、個々のダイプロセスで開始する。その後、ダイは、ダイ・トゥ・ウエハ又はウエハ・トゥ・ウエハ積層スキームを用いて積層される。
【００６３】
ダイ・トゥ・ウエハ積層について、各ダイを、不良なダイを除去するためにＫＧＤ（既知の良好なダイ）方法を用いて試験することができる。ＴＳＶ処理は、ＶＩＡ最初（ＣＭＯＳ前）、ＶＩＡ中間（ＣＭＯＳ後、及びＢＥＯＬバック・エンド・オブ・ライン前）、又はＶＩＡ最後（ＢＥＯＬ後）試験によって行うことができる。ＴＳＶ形成は、ウエハ上に（ＴＳＶ）開口部を創出するビアエッチング工程によって処理される。次いで、薄いライナ（例えば、二酸化ケイ素１０００Ａ）を開口部の側面に形成する。次いで、穴を充填するために金属配線技術工程（例えば、タングステン又はＣｕ）を形成する。誘電性接着層（例えば、１ｕの厚さ）を、ＢＥＯＬ後にダイの頂部に堆積する。ＴＳＶバックエンド処理は、薄化、裏側金属形成、マイクロバンプ、不動態化、ダイシングを含む。
【００６４】
ダイ・トゥ・ウエハ積層は、一時的接着剤接合を用いる。各頂部ウエハを、典型的には、縦横比及びＴＳＶの直径に応じて４０〜７５ｕｍまで薄化する（例えば、ＴＳＶの直径５ｕｍ及び縦横比１０について、厚さ５０ｕｍのウエハが必要とされる）。頂部がダイシングされたダイを、マイクロバンプを通じて正規の厚さの底部ダイ上に表を上にして積層し、次いで、ダイ積層全体を、フリップチップバンプ（Ｃ４−バンプ）を通じてパッケージ基板に付着する。
【００６５】
ウエハ・トゥ・ウエハ接合について、ダイは共通のサイズを有しなければならず、このため、３Ｄダイ統合においてより低い可撓性を提供する。ＴＳＶプロセス及びウエハ積層プロセスは、上に説明されるものと類似する。この場合の３Ｄ積層収率は、最低の収率ウエハによって制限されるであろう。ウエハ・トゥ・ウエハ積層は、典型的には、接合のために全体的なウエハ整列を使用することができ、このため、より高い整列許容差、及びより高い処理能力も有する（全てのダイ積層が平行して発生するため）。
【００６６】
本明細書における本発明に対する言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって包含され得る１つ以上の特徴に言及するにすぎない。上述の材料、プロセス、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用されるとき、用語「上に（over）」及び「上に（on）」の両方は、「直接上に」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に上に」（中間の材料、要素、又は間隙が間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（間に配設される中間の材料、要素、又は間隙がない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板上に」要素を形成することは、その間に中間の材料／要素を有せず基板上に直接その要素を形成すること、並びに１つ以上の中間の材料／要素をその間に有して基板上に間接的にその要素を形成することを含む。本明細書で説明される本発明は、積層された浮遊ゲート、ＲｅＲＡＭ（抵抗性のＲＡＭ）、ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）、ＦｅＲＡＭ（強誘電性ＲＡＭ）、ＲＯＭ、及び他の既知のメモリデバイスなどの他の不揮発性メモリに適用される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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