(57)【特許請求の範囲】
【請求項１】
コントローラによって顕微鏡を制御するための制御回路であって、前記回路が、制御情報を記憶するための低速メモリ（１）を有し、前記コントローラ（７）が、前記制御情報に基づいて顕微鏡パラメータを制御するように構成された、制御回路において、
前記回路が、データローダ（３）と少なくとも２つの高速メモリ（４．１、４．２）とを有し、前記データローダ（３）が、前記低速メモリ（１）から前記少なくとも２つの高速メモリ（４．１、４．２）の１つに交互に前記制御情報が書き込まれるように構成されること、
前記回路が、前記制御情報を読み出すために前記少なくとも２つの高速メモリ（４．１、４．２）の１つに前記コントローラ（７）が交互にアクセスできるようにするマルチプレクサ（５）を有すること、
前記データローダ（３）による書き込み動作および前記コントローラ（７）による読み出し動作が、同じ高速メモリ（４．１、４．２）に対して同時に行われないよう、前記マルチプレクサ（５）を制御するように、前記データローダ（３）が構成されること、を特徴とする制御回路。
【請求項２】
前記顕微鏡によって走査される画像の１つのライン用の前記制御情報が、前記高速メモリ（４．１、４．２）の１つにいつでも記憶される、請求項１に記載の制御回路。
【請求項３】
前記顕微鏡によって走査される各画像点用の前記制御情報が、前記顕微鏡パラメータがどのように選択されるかを定義する、請求項１または２に記載の制御回路。
【請求項４】
前記データローダ（３）が入力部（８、９）を有し、これら入力部を介して、画像の初め、画像の終わり、ラインの初め、および／またはラインの終わりが信号で伝えられる、請求項１〜３のいずれか一項に記載の制御回路。
【請求項５】
制御されるべき１つの顕微鏡パラメータが、レーザ光源、またはレーザ光源のレーザラインを含む、請求項１〜４のいずれか一項に記載の制御回路。
【請求項６】
コントローラによって顕微鏡を制御するための制御回路であって、前記回路が、制御情報を記憶するための低速メモリ（１）を有し、前記コントローラ（７）が、ｎ本のラインを介して前記制御情報がアクセスされるよう、前記制御情報に基づいて、顕微鏡パラメータを制御するように構成された、制御回路において、
ｍ個の別個のデータローダ（３）が設けられ、各データローダ（３）が、それに関連付けられた高速メモリ（４．１、４．２）を有し（１≦ｍ＜ｎ）、前記データローダ（３）のそれぞれが、制御されるべき１つの顕微鏡パラメータに割り当てられること、
前記それぞれの高速メモリ（４．１、４．２）にロードされる制御情報の部分が、前記それぞれのデータローダ（３）によって制御されるべき前記顕微鏡パラメータを表す部分であるよう、前記データローダ（３）が構成されること、
前記回路が、前記ｍ個の高速メモリ（４．１、４．２）に記憶された前記制御情報に、ｎ本のラインを介して前記コントローラ（７）によってアクセスできるようにするスイッチングマトリックス（６）を有し、
各データローダ（３）が少なくとも２つの高速メモリ（４．１、４．２）に接続され、各データローダ（３）が、前記高速メモリ（４．１、４．２）の１つに交互に書き込むように構成され、
前記回路が、制御情報を読み出すために前記スイッチングマトリックス（６）を介して前記コントローラ（７）が、前記少なくとも２つの高速メモリ（４．１、４．２）の１つに交互にアクセスできるようにするマルチプレクサ（５）を有し、
前記データローダ（３）が、前記データローダ（３）による書き込み動作および前記コントローラ（７）による読み出し動作が同じ高速メモリ（４．１、４．２）に対して同時に行われないよう、前記マルチプレクサを制御するように構成されること、を特徴とする制御回路。
【請求項７】
前記スイッチングマトリックス（６）が、前記ｍ個の高速メモリの１つにつながる前記ラインを、前記コントローラ（７）への前記ｎ本のラインの１つまたは複数に接続する、請求項６に記載の制御回路。
【請求項８】
前記回路が、前記ｍ個のデータローダ（３）による前記低速メモリ（１）への競合アクセスを制御するアービタ（２）を含む、請求項６または７に記載の制御回路。
【請求項９】
ｎが３２以上であり、又はｎが６４以上であり、又はｎが７４以上である、請求項６〜８のいずれか一項に記載の制御回路。
【請求項１０】
ｍが１６以下であり、又はｍが１２以下であり、又はｍが８以下である、請求項６〜９のいずれか一項に記載の制御回路。
【請求項１１】
制御されるべき１つの顕微鏡パラメータが、レーザ光源、またはレーザ光源のレーザラインを含む、請求項６〜１０のいずれか一項に記載の制御回路。
【請求項１２】
前記顕微鏡によって走査されるべき画像の１つのライン用の前記制御情報が、前記高速メモリ（４．１、４．２）にいつでも記憶される請求項６〜１１のいずれか一項に記載の制御回路。
【請求項１３】
コントローラによって顕微鏡を制御するための制御方法であって、
データローダ（３）によって、低速メモリ（１）から制御情報をロードするステップと、
前記データローダ（３）によって、少なくとも２つの高速メモリ（４．１、４．２）の１つに前記制御情報を交互に書き込むステップと、
前記データローダ（３）が前記それぞれの高速メモリ（４．１、４．２）に同時に書き込まないよう、前記少なくとも２つの高速メモリ（４．１、４．２）の１つへの読み出しアクセスが可能になるようにマルチプレクサ（５）を切り替えるステップと、
選択された高速メモリ（４．１、４．２）に、コントローラ（７）によって前記マルチプレクサ（５）を介してアクセスし、かつ記憶された制御情報を読み出すステップと、
読み出した制御情報に基づいて前記顕微鏡を前記コントローラ（７）によって制御するステップと、を含む制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントローラによって顕微鏡を制御するための回路であって、回路が、制御情報を記憶するための低速メモリを有し、コントローラが、制御情報に基づいて顕微鏡パラメータを制御するように構成される回路に関する。制御情報項目は、ｎ本のラインを介し、コントローラによってアクセスすることができる。各ラインは、制御情報用の１チャネルを提供する。
【０００２】
本発明は、さらに、コントローラによって顕微鏡を制御するための方法に関する。
【背景技術】
【０００３】
現在、一般に用いられる顕微鏡は、顕微鏡を制御できるコントローラを有することが多い。制御可能なパラメータには、例えば、顕微鏡の照明レーザビーム、照明レーザビームの個別波長または波長帯域、顕微鏡の光路における制御可能なビームスプリッタ、および検出装置が含まれる。パラメータのいくつかが、比較的長い期間にわたって一定のままであるのに対して、非常に速く変化するパラメータもある。
【０００４】
特定の用途の１つは、共焦点顕微鏡にある。共焦点顕微鏡において、試料は、典型的には、画像ラインに沿って蛇行パターンで走査される。この目的のために、照明レーザビームが、試料上に導かれ、試料から来る検出光ビームは、検出装置によって検出される。検出光ビームは、試料における照明レーザビームの反射によっても、蛍光効果によっても生成され得る。試料が、一方向に走査される場合に、検出光ビームは、一方向における照明レーザビームの移動中にのみ検出される。走査が、双方向に実行される場合に、検出光ビームは、両方向における照明レーザビームの移動中に検出される。共焦点顕微鏡の設計に依存して、毎秒８，０００ライン（以上）までが、一方向モードで走査可能であり、毎秒１６，０００ライン（以上）までが、双方向モードで走査可能である。
【０００５】
生体試料が検査される場合に、試料を破壊しないために、走査動作中に試料に過度のエネルギを送らないように注意しなければならない。したがって、いわゆる関心領域（ＲＯＩ）は、興味深いと期待される、かつ照明光ビームが活性化される試料領域において画定される。コントローラが、照明される画像点の位置に基づいて照明レーザビームを活性化する。この目的のために、制御情報が、コントローラに利用可能にされ、それに基づいて、コントローラは、顕微鏡のパラメータ、この場合には照明レーザビームを制御する。
【０００６】
先行技術において周知のような、顕微鏡を制御するための回路が、図１に概略的に示されている。図１の回路は、例えばダブルデータレートランダムアクセスメモリ（ＤＤＲ−ＲＡＭ）の形態をした低速メモリを有する。データローダＢが、低速メモリＡにアドレスを送信して、そのアドレスに記憶された制御情報を要求し、かつ低速メモリＡから制御情報を受信する。この制御情報は、高速メモリＣに記憶されるが、高速メモリＣは、ハードウェアレジスタの形態をしていてもよい。高速メモリＣは、典型的には、ラインバッファとして実現される。すなわち、高速メモリＣには、試料の照明中に画像ラインにおける全ての画像点用の制御情報が含まれる。高速メモリＣに記憶された制御情報は、コントローラＤによって検索することができ、かつ顕微鏡を制御するために使用することができる。高速メモリへの書き込みは、原則として、高速メモリが読み出されていない場合にのみ可能である。
【０００７】
１つの画像点用の制御情報には、典型的には複数の要素が含まれる。本出願人によって販売されている共焦点顕微鏡において、６４の個別ビットが、１つの画像点用の制御情報として記憶され、コントローラによって評価される。１ビットにより、例えば、照明レーザビームまたは照明レーザラインが、画像点においてオンまたはオフかどうかを制御してもよい。
【０００８】
図１に示す回路の動作中に、１つのライン用の制御情報は、２つの画像ラインの活性段階間に低速メモリから高速メモリにロードされる。一般に、照明レーザビームは、走査領域内で、一定の速度で試料にわたって走査される。照明レーザビームが走査領域から出る場合に、照明レーザビームは、減速され、走査領域の初めに対して次の画像ライン上に反対方向に戻る。走査が双方向で実行される場合に、次の画像ラインは、照明レーザビームが試料を横切って戻るときに走査される。走査が一方向の場合に、レーザビームは、オフ状態の間に戻され、方向が変更され、次の画像ラインは、照明レーザビームが戻るまでは走査されない。これは、画像ラインの走査の完了と、照明レーザビームの再配置との間の走査停止に帰着する。これらの走査停止は、制御情報を高速メモリにロードするために用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
先行技術の回路は、大量のデータが、短い期間内に低速メモリから高速メモリにロードされなければならないので、問題がある。この目的のために、回路の個別要素は、ロードされた制御情報が次の画像ラインの初めでアクセスされることになるときにローディング動作が完了しているように、十分に速くなければならない。チャネルによって処理される制御情報が、２進情報であるだけでなく、それどころか数ビットの解像度を有する制御情報であるので、例えば、ロードされるデータ量が増加した場合に、先行技術の回路は働かなくなる。回路の速度をさらに向上させることができないか、向上させるべきでない場合に、走査速度は、低下されなければならない。すなわち、ローディング動作用の時間は、２つの画像ラインにおける走査間のより長い停止によって増加させなければならない。
【００１０】
したがって、本発明の目的は、短い期間内に大量のデータを処理し、かつコントローラに利用可能にすることができるような方法で、上記のタイプの回路および方法を改善することである。さらに、本明細書で開示される回路および方法は、できるだけスケーラブルであるべきである。
【課題を解決するための手段】
【００１１】
上記の目的は、本発明の基礎となる概念の実施形態に関する請求項１の特徴により、本発明に従って達成される。したがって、問題の回路は、それが、データローダおよび少なくとも２つの高速メモリを含み、データローダが、低速メモリから少なくとも２つの高速メモリの１つに交互に制御情報が書き込まれるように構成されることと、
回路が、制御情報を読み出すために少なくとも２つの高速メモリの１つにコントローラが交互にアクセスできるようにするマルチプレクサを有することと、
データローダによる書き込み動作およびコントローラによる読み出し動作が、同じ高速メモリに対して同時に行われないような方法でマルチプレクサを制御するように、データローダが構成されることと、を特徴とする。
【００１２】
本発明の基礎となる概念の別の実施形態において、上記の目的は、請求項６の特徴によって達成される。したがって、問題の回路は、ｍ個の別個のデータローダが設けられ、各データローダが、それに関連付けられた高速メモリを有し、１≦ｍ＜ｎであり、データローダのそれぞれが、制御される１つの顕微鏡パラメータに割り当てられることと、
それぞれの高速メモリにロードされる制御情報の部分が、それぞれのデータローダによって制御されることになる顕微鏡パラメータを表す部分であるように、データローダが構成されることと、
回路が、ｍ個の高速メモリに記憶された制御情報をｎ本のラインを介してコントローラによってアクセスできるようにするスイッチングマトリックスを有し、
各データローダが少なくとも２つの高速メモリに接続され、各データローダが、高速メモリの１つに交互に書き込むように構成され、
回路が、制御情報を読み出すためにスイッチングマトリックスを介してコントローラが、少なくとも２つの高速メモリの１つに交互にアクセスできるようにするマルチプレクサを有し、
データローダが、データローダによる書き込み動作およびコントローラによる読み出し動作が同じ高速メモリに対して同時に行われないよう、マルチプレクサを制御するように構成されること、を特徴とする。
【００１３】
方法に関して、上記の目的は、本発明の基礎となる概念の実施形態に関する請求項１３の特徴によって達成される。したがって、当該方法には、
データローダによって、低速メモリから制御情報をロードするステップと、
データローダによって、少なくとも２つの高速メモリの１つに制御情報を交互に書き込むステップと、
データローダがそれぞれの高速メモリに同時に書き込まないような方法で、少なくとも２つの高速メモリの１つへの読み出しアクセスがイネーブルされるようにマルチプレクサを切り替えるステップと、
コントローラによって、選択された高速メモリにマルチプレクサを介してアクセスし、かつ記憶された制御情報を読み出すステップと、
読み出した制御情報に基づいて顕微鏡をコントローラによって制御するステップと、が含まれる。
【００１４】
本発明の方法の別の態様において、上記の目的は達成される。したがって、当該方法には、
制御されるｍ個の顕微鏡パラメータのそれぞれの１つに関する制御情報を、ｍ個の別個のデータローダのそれぞれによってロードするステップと、
それぞれのデータローダに関連付けられた高速メモリに制御情報を、それぞれのデータローダによって書き込むステップと、
高速メモリに記憶された制御情報に、スイッチングマトリックスを介してコントローラによってアクセスするステップと、
スイッチングマトリックスを介して、高速メモリから制御情報をコントローラによって読み出すステップと、
読み出した制御情報に基づき、コントローラによって顕微鏡を制御するステップと、が含まれる。
【００１５】
本発明によれば、低速メモリから高速メモリに制御情報をロードするための動作が、複数の高速メモリ間に分散されるという点で、データスループットを改善できることが第１に分かった。したがって、ローディング動作は、最適化され、より効率的に制御することができる。この概念は、本発明の基礎を形成するが、２つの異なる方法で実現することができる。第１に、複数の高速メモリのために１つの共通データローダが働いてもよい。第２に、複数の個別のデータローダを設け、それぞれが、それに関連付けられた高速メモリを有してもよい。
【００１６】
第１の実施形態において、回路には、少なくとも２つの高速メモリに通信可能に接続される１つのデータローダが含まれる。データローダは、低速メモリに記憶された制御情報を複数の高速メモリの１つに交互に書き込むように構成される。それぞれの高速メモリに記憶された制御情報が高速メモリから読み出されるように、回路には、制御情報を読み出すためにコントローラが少なくとも２つの高速メモリの１つに交互にアクセスできるようにするマルチプレクサが含まれる。データローダは、データローダによる書き込み動作およびコントローラによる読み出し動作が、同じ高速メモリに対して同時に行われないような方法で、高速メモリおよびマルチプレクサへの書き込み動作を制御する。書き込みおよび読み出し動作を調和させることによって、データローダは、コントローラが、（例えば画像ライン用の）正確な制御情報を読み出し得ること、および制御情報が、単に高速メモリに書き込まれるだけで、一方でコントローラが、この高速メモリからデータを読み出すことができないことを常に保証することができる。したがって、書き込みおよび読み出し動作は、互いに分離され、より長い停止は、制御情報をロードするために使用することができる。また、２つの連続画像ラインの活性段階間の短い期間だけを、制御情報を高速メモリにロードするために使用する代わりに、制御情報は、照明レーザビームを再配置するために、（高速メモリの数に依存して）少なくとも１つの画像ラインを走査するために、および照明レーザビームをさらに再配置するために必要とされる期間中に、高速メモリにロードすることができる。これは、低速メモリを対象にしたロード要求のかなりの分散に帰着する。
【００１７】
できるだけ簡単に制御情報にアクセスするために、データローダは、グループ化できる制御情報項目が共通高速メモリに記憶されるような方法で、個別高速メモリへのローディング動作を制御するのが好ましい。これは、例えば、顕微鏡によって走査される画像の１つのライン用の制御情報が、いつでも高速メモリの１つに記憶されるという点で、達成可能である。したがって、第１に、ローディングおよび書き込み動作中のアドレス指定は単純化され、第２に、マルチプレクサは、より低速の回路要素を用いて実現することができ、個別高速メモリ間を非常に高い頻度であちこち切り替わる必要がない。他方で、書き込み動作は、より容易に調和させることができる。なぜなら、データローダが、コントローラによって現在要求されている制御情報に関する詳細情報を有する必要がないからである。
【００１８】
顕微鏡パラメータの要求された設定を定義する制御情報は、顕微鏡によって走査される各画像点用の高速メモリに記憶されるのが好ましい。個別パラメータは、「ＯＮ」または「ＯＦＦ」などの２進情報の形態をしていてもよい。他方で、パラメータ用の制御情報には、数ビットの幅を有する情報項目の形態をした様々な中間状態を含んでもよい。したがって、例えば、４ビットまたは８ビット幅の情報項目を制御情報チャネルに記憶してもよい。原則として、異なるビット幅を有する制御情報項目が、個別チャネルに記憶されることがまた可能である。
【００１９】
マルチプレクサのローディング動作およびスイッチングを調和させるために、データローダは、入力部、すなわち、それを介して、走査動作の現在の状態に関する情報がデータローダに転送される入力部を有することが可能である。このようにして、データローダは、画像の初め、画像の終わり、ラインの初め、および／またはラインの終わりを示す情報を受信することが可能である。
【００２０】
したがって、例えば、ラインの終わりを信号で伝えることによって、データローダは、マルチプレクサによって現在選択されている高速メモリにおける制御情報が、もはや必要とされず、したがって低速メモリからロードされる新しい制御情報によって上書きされてもよいことを通知され得る。ラインの終わりはまた、マルチプレクサが、定義された期間内に、すなわち次の走査ラインが始まるまでの時間内に、別の高速メモリに切り替えられなければならないことを示す。
【００２１】
ラインの初めを信号で伝えることによって、データローダは、高速メモリ、すなわちマルチプレクサによって現在アドレス指定されている高速メモリは、もはや書き込まれることができないことを示す情報を受信する。その理由は、ラインの初めに、コントローラが、マルチプレクサによって現在アドレス指定されている高速メモリにアクセスし、かつ高速メモリから現在の走査ライン用の制御情報を読み出すからである。回路によって満たされる比較的厳密なリアルタイム要件ゆえに、同時の書き込みおよび読み出し動作は許可されず、データローダは、それぞれの高速メモリにもはや書き込むことができない。
【００２２】
画像の終わりを信号で伝えることによって、データローダは、制御情報が、比較的長い期間にわたりコントローラによって読み出されないことを通知される。この比較的長い期間は、新しい画像の走査が始まる始点への照明レーザビームの移動ゆえである。この期間中に、データローダは、できるだけ多くの制御情報を低速メモリから高速メモリにロードしようと試みることができる。このように、複数のメモリは、画像の走査中に、恐らく連続的に、再び「一杯に満たし」かつ空にすることができる。例えば、画像の走査の終わりごろ、データローダによる高速メモリの充填が、このメモリへのアクセスが開始する直前までに完了しないこと、および複数の高速メモリの全てが、更新された制御情報で満たされるわけではないことが起こり得る。特に３つ以上の高速メモリが用いられる場合に、個別高速メモリが、画像の走査中に「古臭くなる」ことさえ起こり得る。
【００２３】
画像の初めを信号で伝えることによって、データローダは、新しい走査動作が開始されたことを通知され得る。
【００２４】
制御される１つの顕微鏡パラメータは、レーザ光源またはレーザ光源のレーザラインであることが好ましい。制御される顕微鏡は、例えば、異なる波長を備えた複数のレーザ光源または複数の異なる波長を備えた１つのレーザ光源を有してもよい。次に、１つのパラメータは、例えば、恐らくどの強度で、１つまたは複数のレーザ光源がオンされるか、または１つのレーザ光源の１つもしくは複数のレーザラインが活性化されるかどうかということになろう。
【００２５】
これは、同様に、本発明の基礎となる概念の第２の実施形態に当てはまる。この第２の実施形態によれば、回路には、高速メモリにそれぞれがアクセスできる複数の別個のデータローダが含まれる。普通の顕微鏡実験のほとんどにおいて、制御情報を介して原則として制御可能なｎパラメータの全てが、実際に用いられるわけではない。代わりに、実験中には顕微鏡用のｍ個のパラメータを制御することで通常は十分である。したがって、制御されるこれらの顕微鏡パラメータのそれぞれに対して、別個のデータローダが、回路において用いられる。したがって、各データローダは、制御される１つの定義可能な顕微鏡パラメータに割り当てられる。データローダへの個別パラメータの割り当ては、実験の初めに柔軟に定義することができる。データローダは、特定のデータローダによって制御される顕微鏡パラメータを表す制御情報の部分だけが、それぞれの高速メモリにロードされるように構成される。このように、情報項目の全セットからｍ個の情報項目だけがロードされ、その結果、データ量は、低減され、かつまたｍ個の異なる高速メモリ間に分散される。したがって、複数の高速メモリ間における分散の概念は、本発明の基礎を形成するが、このようにまた実行される。
【００２６】
コントローラが、ｎ本のラインを介して制御情報を受信することを期待するので、第２の実施形態の回路には、コントローラが、ｍ個の高速メモリに記憶された制御情報にアクセスできるようにするスイッチングマトリックスが含まれる。したがって、制御情報のローディングは、完全に透明にし、かつまたコントローラにとって非常に柔軟にすることができる。本発明の回路の機能に関して、コントローラは、先行技術の回路と本発明による回路との間のどんな差にも気づくことができない。しかしながら、制御データのローディングが、よりよく構造化された方法で実行されるので、本発明の回路は、著しく一層速く、より柔軟である。
【００２７】
スイッチングマトリックスの好ましい実施形態において、スイッチングマトリックスをｍ個の高速メモリの１つに接続するラインは、スイッチングマトリックスによって、コントローラへのｎ本のラインの１つまたは複数に接続される。このように、ｍ個の制御情報項目は、ｎ制御チャンネルの１つまたは複数へ切り替えることができる。これによって、さらなる柔軟性が追加される。
【００２８】
スイッチングマトリックスは、プログラム可能であるのが好ましく、その結果、ｍ個の高速メモリの１つへのラインと、コントローラへのｎ本のラインの１つまたは複数との間の相互接続を変更することができる。したがって、制御されるパラメータは、２つの走査動作間で変更し、かつ特定の実験に適合させることができる。
【００２９】
低速メモリへのｍ個のデータローダによる競合アクセスを制御するために、個別読み出しアクセスを制御するアービタを設けることが可能である。単純な実施形態において、アービタは、個別読み出し要求をキューにおいて整理し、それらを次々に処理することが可能である。したがって、読み出し要求は、全ての以前に受信された読み出し要求が処理されるまで、キューに置かれることになろう。これによって、低速メモリへの多数の同次アクセスを防ぐ、非常に単純な方法が提供される。他方で、アービタは、負荷バランシング戦略を遂行することができ、それによって、低速メモリへのアクセスは、定義されるある優先権に従って制御することができる。
【００３０】
高速メモリにおける制御情報へのコントローラのアクセス用に、３２以上のチャネルが設けられるのが好ましい。これによって、ｎ＝３２ラインを介して、制御情報を受信することが可能になる。特に好ましくは、ｎは、ｎ≧６４として選択され、その結果、６４チャネルが、制御情報を受信するために設けられる。特に好ましい実施形態において、７４のかかる制御チャンネルが設けられる。
【００３１】
他方でｍ、すなわち制御されるパラメータの数は、１６以上であるように選択されるのが好ましい。特に好ましくは、同時に制御されるパラメータの数は、１２以下であり、特に好ましい実施形態において、８以下である。
【００３２】
データローダは、制御情報のローディングが、走査プロセスの活性段階間に行われるように構成してもよい。活性段階は、２つの画像ラインの走査によって生成される。ローディング時間は、画像ラインの走査の終了後にレーザが、次の画像または次の画像ラインを走査するために再配置される期間によって定義される。この時間の間に、高速メモリのどれもアクセスされないことを保証することが可能である。
【００３３】
本発明の基礎となる概念の第２の実施形態において、制御される顕微鏡パラメータにはまた、レーザ光源またはレーザ光源のレーザラインを含んでもよい。
【００３４】
本発明概念の別の好ましい実施形態において、第１および第２の実施形態を組み合わせてもよい。この実施形態によれば、各データローダは、それに関連付けられた少なくとも２つの高速メモリを有することになり、各データローダは、高速メモリの１つに交互に書き込むように構成される。データローダによって制御されるマルチプレクサは、コントローラが、データローダに関連付けられた少なくとも２つの高速メモリの１つに交互にアクセスできるようにする。そのプロセスにおいて、コントローラは、スイッチングマトリックスおよびマルチプレクサを介して、特定のアドレス指定された高速メモリにアクセスする。データローダは、それぞれのデータローダによる書き込みアクセスおよびコントローラによる読み出しアクセスが、同じ高速メモリに対して同時に行われないような方法で、マルチプレクサを制御するように構成される。したがって、ローディング動作は、さらに最適化することができ、低速メモリは、より効率的に読み出すことができる。
【００３５】
本発明の教示は、様々な方法で有利に具体化し改良することが可能である。この点において、一方で請求項１および６に従属する請求項が、他方で図面に触れた本発明の好ましい例示的な実施形態の以下の説明が参照される。図面を参照する本発明の好ましい例示的な実施形態の説明に関連して、教示の一般に好ましい実施形態および改良形態の説明がまた提供される。
【図面の簡単な説明】
【００３６】
【図１】先行技術による、顕微鏡を制御するための回路の概略図である。
【図２】本発明による、顕微鏡を制御するための回路であって、ｍ個のデータローダおよびデータローダ当たり２つの高速メモリを有する回路の概略図である。
【発明を実施するための形態】
【００３７】
図２は、本発明の両方の態様を組み合わせた、本発明による、顕微鏡を制御するための回路を概略形式で示す。第１に、複数のデータローダが実現され、第２に、各データローダは、それに関連付けられた２つの高速メモリを有する。
【００３８】
図２の回路は、顕微鏡（図示せず）を制御するための制御情報が記憶された低速メモリ１を有する。低速メモリ１は、全ての読み出し要求をキューに入れることによってｍ個のデータローダ３からの競合アクセスを解決するアービタ２を介してアクセスされる。はっきりさせるために、１つのデータローダ３だけが、関連する要素と共に示されている。しかしながら、破線内の全ての要素は、ｍ回存在し、これらのユニットのそれぞれは、顕微鏡パラメータ用の制御情報にアクセスするように構成される。
【００３９】
各データローダ３は、２つの高速メモリ４．１および４．２に接続され、データローダ３は、これらの高速メモリ４．１および４．２に、低速メモリ１からの制御情報を交互に書き込む。２つの高速メモリ４．１および４．２は、今度は、マルチプレクサ５に接続され、マルチプレクサ５は、データローダ３によって制御され、かつ２つの高速メモリ４．１および４．２の１つへの読み出しアクセスを交互に可能にする。ｍ個のデータローダの各１つに接続される全てのｍ個のマルチプレクサは、スイッチングマトリックス６を介して組み合わされ、制御情報項目は、ｎ出力ラインのいくつかで利用可能にされる。スイッチングマトリックス６の構成は、どの制御情報項目が、ｎ本のラインのどれに存在するかを定義する。単純化された用語では、スイッチングマトリックス６は、ｍ×ｎ本のラインのマトリックスである。個別の交差ライン間の接続が、ｍ個の入力部のどれが、ｎ出力部のどれに適用されるかを定義する。ｎ出力ラインを介して、コントローラ７は、高速メモリ４．１および４．２の１つにおけるｍ個の顕微鏡パラメータの１つのための制御情報にアクセスすることができる。
【００４０】
データローダは、さらに、２つの入力部８および９を有し、それらを介して、データローダ３には、画像の終わり（入力部８）またはラインの終わり（入力部９）に達したことを通知してもよい。
【００４１】
図２の回路の動作中に、ｍ個の顕微鏡パラメータ用の制御情報は、低速メモリ１に記憶される。これに関連して、一方で、メモリは、そこに、制御されるそれぞれのｍ個のパラメータ用に予め選択された制御情報項目を記憶しておいてもよい。他方で、データローダは、ｎの可能な制御情報項目の全てから、所望のｍ個のパラメータ用に必要とされる制御情報項目をフィルタアウトしてもよい。対応する制御情報項目をロードするために、データローダ３は、所望の制御情報項目のアドレスを含む要求をアービタ２に送信し、アービタ２は、その要求をキューに挿入し、かついつでも、最初に受信した要求を低速メモリ１に転送する。低速メモリ１は、要求された制御情報をアービタ２に返し、今度は、アービタ２は、要求しているデータローダ３に受信データを送信する。データローダ３は、受信した制御情報を高速メモリ４．１および４．２の１つに記憶する。
【００４２】
マルチプレクサの出力部で（すなわちスイッチングマトリックス６の方向において）高速メモリ４．２がアクセスされ得るように、データローダ３が、今はマルチプレクサ５を切り替えてあると仮定すると、データローダは、個別制御情報項目を高速メモリ４．１に記憶する。そうする際に、走査される画像のラインにおける各ポイント用に、データローダ３に割り当てられる顕微鏡パラメータを定義する全ての制御情報項目は、高速メモリ４．１に記憶される。ひとたび、それぞれのパラメータ用の全ての制御情報が高速メモリ４．１に記憶されると、データローダ３は、マルチプレクサを切り替える準備ができている。ひとたび入力部９が、走査されるラインの終わりを示す信号を受信すると、データローダ３は、制御信号をマルチプレクサ５に送出し、次に、マルチプレクサ５は、高速メモリ４．１へのアクセスを提供するために、その出力部を切り替える。続いて、データローダ３は、高速メモリ４．２を制御情報で満たすことができる。高速メモリ４．２に既に含まれていたデータは、上書きされる。
【００４３】
ひとたび入力部８が、画像の終わりを示す信号を受信すると、すなわち、走査動作内の最後のラインおよび最後の画像点が走査されると、データローダは、低速メモリ１からの新しい制御情報で、両方のメモリ４．１および４．２の内容に上書きする。個別データローダー３のバッファリング能力をさらに向上させるために、データローダ３のそれぞれは、追加の高速メモリ４に関連付けてもよい。回路の動作原理は、同じままである。結局、ただ１つの制限要因は、アービタと低速メモリ１との間で利用可能な帯域幅である。しかしながら、利用可能な帯域幅は、はるかに効率的に用いることができる。なぜなら、個別制御情報項目のローディングが、よりよく分散され、かつ今や、帯域幅が、平均で十分である必要があるだけだからである。これは、回路全体によって満たされるリアルタイム要件におけるかなりのシフトに帰着し、スループットは、著しく向上させ最適化することができる。
【００４４】
本発明による回路および方法のさらなる有利な実施形態に関して、かつ繰り返しを回避するために、説明の一般的部分および添付の特許請求の範囲が参照される。
【００４５】
最後に、本発明による回路の上記の例示的な実施形態が、単に、請求される教示を例示するように意図され、その教示をかかる実施形態に限定するように意図されていないことに、特に留意されたい。
【符号の説明】
【００４６】
Ａ  低速メモリ
Ｂ  データローダ
Ｃ  高速メモリ
Ｄ  コントローラ
１  低速メモリ
２  アービタ
３  データローダ
４  高速メモリ
５  マルチプレクサ
６  スイッチングマトリックス
７  コントローラ
８  入力部（画像の終わり）
９  入力部（ラインの終わり）
【図１】
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【図２】
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