(57)【特許請求の範囲】
【請求項１】
第１乃至第９のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の入力端子と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、出力端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第１の電源線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記出力端子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタの第１のゲートと電気的に接続され、
前記第３のトランジスタの第１のゲートは、第２の電源線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の電源線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタの第１のゲートは、第２の入力端子と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第５のトランジスタの第１のゲートは、前記第２のトランジスタの第１のゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第２の電源線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第２のトランジスタの第１のゲートと電気的に接続され、
前記第６のトランジスタの第１のゲートは、第３の入力端子と電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第１の電源線と電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、前記第２のトランジスタの第１のゲートと電気的に接続され、
前記第７のトランジスタの第１のゲートは、前記第２の入力端子と電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第２のトランジスタの第１のゲートと電気的に接続され、
前記第８のトランジスタの第１のゲートは、第４の入力端子と電気的に接続され、
前記第９のトランジスタのソース又はドレインの一方は、第８のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第９のトランジスタのソース又はドレインの他方は、前記第２の電源線と電気的に接続され、
前記第９のトランジスタの第１のゲートは、第５の入力端子と電気的に接続され、
前記第２のトランジスタの第２のゲート、前記第５のトランジスタの第２のゲート及び前記第７のトランジスタの第２のゲートは、負の電位を与える第３の電源線と電気的に接続され、
前記第３のトランジスタの第２のゲートは、第４の電源線と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第４の電源線の電位は、前記第３の電源線の電位よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１乃至第９のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、パルス信号出力回路およびシフトレジスタに関する。
【背景技術】
【０００２】
液晶表示装置などに用いられているように、ガラス基板などの平板に形成されるトランジスタは、主にアモルファスシリコン又は多結晶シリコンなどの半導体材料を用いて作製される。アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。一方、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。
【０００３】
これに対し、半導体材料として酸化物半導体を用いるトランジスタが注目されている。例えば、半導体材料として酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてトランジスタを作製し、画像表示装置のスイッチング素子として用いる技術が特許文献１及び特許文献２で開示されている。
【０００４】
酸化物半導体をチャネル形成領域に用いたトランジスタは、アモルファスシリコンを用いたトランジスタよりも高い電界効果移動度が得られている。また、酸化物半導体層は、スパッタ法などによって３００℃以下の温度で成膜が可能であり、多結晶シリコンを用いたトランジスタよりも作製が容易である。
【０００５】
このような酸化物半導体を用いて作製されたトランジスタは、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパーなどの表示装置の画素部及び駆動回路を構成するスイッチング素子に適用されることが期待されている。例えば、上記の酸化物半導体を用いて作製されたトランジスタによって表示装置の画素部及び駆動回路を構成する技術が非特許文献１で開示されている。
【０００６】
ただし、上記の酸化物半導体を用いて作製されたトランジスタは、全てｎチャネル型トランジスタである。そのため、酸化物半導体を用いて作製したトランジスタを用いて駆動回路を構成する場合、当該駆動回路は、ｎチャネル型トランジスタのみによって構成されることになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【非特許文献】
【０００８】
【非特許文献１】Ｔ．Ｏｓａｄａ，他８名，「Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  Ｄｒｉｖｅｒ−Ｉｎｔｅｇｒａｔｅｄ  Ｐａｎｅｌ  ｕｓｉｎｇ  Ａｍｏｒｐｈｏｕｓ  Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ  ＴＦＴ」，ＳＩＤ  ’０９  ＤＩＧＥＳＴ，ｐｐ．１８４−１８７（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
表示装置等に用いられる駆動回路は、パルス信号出力回路を含むシフトレジスタなどによって構成される。当該シフトレジスタが、チャネル領域が酸化物半導体によって構成されるトランジスタによって構成される場合、しきい値電圧の変動等により、トランジスタがディプレッション型（ノーマリーオンともいう）になることがある。ノーマリーオンの場合には、トランジスタからのリーク電流により、消費電力の増大、及び出力信号の異常といった誤動作の原因になるといった問題がある。
【００１０】
上述のしきい値電圧の変動の程度は、基板毎に異なるといったばらつきが生じることもあり、予めノーマリーオンとなる際の対策を講じた回路設計では、そのばらつきにまで対応することは難しくなるといった問題もあり得る。そのため、トランジスタの特性がノーマリーオンとなるしきい値電圧のシフトの大きさに関わらず、消費電力の増加、誤動作のない駆動回路となる回路設計であることが求められる。
【００１１】
上述の問題に鑑み、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、酸化物半導体を用いたトランジスタを複数用いて構成されたパルス信号出力回路である。また、パルス信号出力回路の動作に応じて、酸化物半導体を用いたトランジスタのしきい値電圧を変動させる。また、本発明の一態様は、該パルス信号出力回路で構成されたシフトレジスタである。
【００１３】
しきい値電圧を制御できるトランジスタの一例としては、第１のゲート端子（第１のゲートとも記す）と、第２のゲート端子（第２のゲートとも記す）と、ドレイン端子（ドレインとも記す）と、ソース端子（ソースとも記す）を含む少なくとも４つの端子を有する素子が挙げられる。前述の４端子のトランジスタは、半導体膜においてドレイン領域とソース領域との間にチャネル領域を有しており、チャネル領域を介してドレイン領域とソース領域の間に電流を流すことができる。前述の４端子のトランジスタでは、チャネル領域の上下に第１のゲート及び第２のゲートが配置され、第１のゲートにトランジスタの導通（オン状態）又は非導通（オフ状態）といったスイッチングを制御する信号が供給され、第２のゲートにトランジスタのしきい値電圧を制御する信号が供給される。
【００１４】
なお、前述の４端子のトランジスタでは、高電位（例えば、ＶＤＤ）を供給するための配線側に接続される端子をドレイン端子、低電位（例えば、ＶＳＳ）を供給するための配線側に接続される端子をソース端子として説明することもあるが、ドレイン端子及びソース端子を、第１の端子及び第２の端子として説明することもある。
【００１５】
前述の４端子のトランジスタを複数用いて、パルス信号出力回路を構成する。
【００１６】
本発明の一態様は、ソース端子、ドレイン端子、第１のゲート端子、及び第２のゲート端子を有する第１乃至第１０のトランジスタ、第１乃至第４の入力端子、第１及び第２の出力端子、並びに第１乃至第４の電源線を有し、第１のトランジスタは、ドレイン端子が第１の入力端子と接続され、ソース端子が第１の出力端子と接続され、第２のトランジスタは、ドレイン端子が第１の出力端子と接続され、ソース端子が第１の電源線と接続され、第３のトランジスタは、ドレイン端子が第１の入力端子と接続され、ソース端子が第２の出力端子と接続され、第４のトランジスタは、ドレイン端子が第２の出力端子と接続され、ソース端子が第１の電源線と接続され、第５のトランジスタは、ドレイン端子が第２の電源線と接続され、ソース端子が第６のトランジスタのドレイン端子及び第７のトランジスタのドレイン端子と接続され、第６のトランジスタは、ソース端子が第１の電源線と接続され、第１のゲート端子が第８のトランジスタのソース端子、第９のトランジスタのドレイン端子、第２のトランジスタの第１のゲート端子、及び第４のトランジスタの第１のゲート端子と接続され、第７のトランジスタは、ソース端子が第１のトランジスタの第１のゲート端子及び第３のトランジスタの第１のゲート端子と接続され、第１のゲート端子が第２の電源線と接続され、第８のトランジスタは、ドレイン端子が第１０のトランジスタのソース端子と接続され、第１のゲート端子が第２の入力端子と接続され、第２のゲート端子が第３の電源線と接続され、第９のトランジスタは、ソース端子が第１の電源線と接続され、第１０のトランジスタは、ドレイン端子が第２の電源線と接続され、第１のゲート端子が第３の入力端子と接続され、第２のゲート端子が第３の電源線と接続され、第１の出力端子は、第１のトランジスタの第２のゲート端子、第３のトランジスタの第２のゲート端子と接続され、第４の入力端子は、第５のトランジスタの第１のゲート端子及び第２のゲート端子、第９のトランジスタの第１のゲート端子と接続され、第３の電源線は、第２のトランジスタの第２のゲート端子、第４のトランジスタの第２のゲート端子、第６のトランジスタの第２のゲート端子、第９のトランジスタの第２のゲート端子と接続され、第４の電源線は、第７のトランジスタの第２のゲート端子と接続されるパルス信号出力回路である。
【００１７】
上記構成において、さらに容量素子を有し、容量素子は、第２のトランジスタの第１のゲート端子、第４のトランジスタの第１ゲート端子、第６のトランジスタの第１のゲート端子、第８のトランジスタのソース端子、及び第９のトランジスタのドレイン端子に電気的に接続されていてもよい。
【００１８】
また、上記各構成において、さらに第１１のトランジスタを有し、第１１のトランジスタのドレイン端子は、第２の電源線に接続され、第１１のトランジスタのソース端子は、第２のトランジスタの第１のゲート端子、第４のトランジスタの第１のゲート端子、第６のトランジスタの第１のゲート端子、第８のトランジスタのソース端子、及び第９のトランジスタのドレイン端子に接続されていてもよい。
【００１９】
上記各構成において、第１の電源線には、第１の電位が与えられ、第２の電源線には、第１の電位よりも高い第２の電位が与えられ、第４の電源線には、第１の電位と第２の電位との間の第３の電位が与えられ、第３の電源線には、第３の電位よりも低い電位が与えられる。
【００２０】
また、上記構成において、第１の入力端子に第１のクロック信号が入力され、第２の入力端子に第２のクロック信号が入力され、第３の入力端子に第３のクロック信号が入力され、第４の入力端子に第４のクロック信号が入力される。
【００２１】
上記構成のパルス信号出力回路を複数用いてシフトレジスタを構成することができる。
【発明の効果】
【００２２】
本発明の一態様により、安定して動作することが可能なパルス信号出力回路及びそれを含むシフトレジスタを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】パルス信号出力回路、およびシフトレジスタの構成例を示す図。
【図２】シフトレジスタのタイミングチャート。
【図３】シフトレジスタのタイミングチャート。
【図４】パルス信号出力回路の動作を説明する図。
【図５】パルス信号出力回路の動作を説明する図。
【図６】パルス信号出力回路の構成例を示す図。
【図７】パルス信号出力回路、およびシフトレジスタの構成例を示す図。
【図８】シフトレジスタのタイミングチャート。
【図９】パルス信号出力回路の動作を説明する図。
【図１０】パルス信号出力回路の動作を説明する図。
【図１１】パルス信号出力回路、およびシフトレジスタの構成例を示す図。
【図１２】トランジスタの構成例を示す図。
【図１３】トランジスタの作製方法の例を示す図。
【図１４】半導体装置の一形態を説明する図。
【図１５】電子機器を示す図。
【発明を実施するための形態】
【００２４】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２６】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２７】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」という表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００２８】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００３０】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００３１】
（実施の形態１）
本実施の形態では、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの構成例およびその動作に関して図１乃至図６を参照して説明する。
【００３２】
〈回路構成〉
はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路構成例について図１を参照して説明する。
【００３３】
本実施の形態で示すシフトレジスタは、第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎ（ｎは２以上の自然数）と、クロック信号を伝達する信号線１１〜信号線１４を有する（図１（Ａ）参照）。信号線１１にはクロック信号ＣＬＫ１が与えられ、信号線１２にはクロック信号ＣＬＫ２が与えられ、信号線１３にはクロック信号ＣＬＫ３が与えられ、信号線１４にクロック信号ＣＬＫ４が与えられる。
【００３４】
クロック信号は、一定の間隔で高電位であるＨｉｇｈ信号（以下、Ｈ信号と記す）と、低電位であるＬｏｗ信号（以下、Ｌ信号と記す）を繰り返す信号である。ここでは、クロック信号ＣＬＫ１〜クロック信号ＣＬＫ４は、１／４周期ずつ遅延した信号とする。本実施の形態では、上記クロック信号を利用して、パルス信号出力回路の制御等を行う。
【００３５】
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎは、それぞれ、入力端子２１、入力端子２２、入力端子２３、入力端子２４、入力端子２５、出力端子２６、及び出力端子２７を有する（図１（Ｂ）参照）。
【００３６】
入力端子２１、入力端子２２、及び入力端子２３は、信号線１１〜信号線１４のいずれかと電気的に接続される。例えば、第１のパルス信号出力回路１０＿１において、入力端子２１は信号線１１と電気的に接続され、入力端子２２が信号線１２と電気的に接続され、入力端子２３が信号線１３と電気的に接続されている。また、第２のパルス信号出力回路１０＿２において、入力端子２１が信号線１２と電気的に接続され、入力端子２２が信号線１３と電気的に接続され、入力端子２３が信号線１４と電気的に接続されている。なお、ここでは、第ｎのパルス信号出力回路１０＿ｎと接続される信号線が、信号線１２、信号線１３、信号線１４である場合を示しているが、第ｎのパルス信号出力回路１０＿ｎと接続される信号線は、ｎの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【００３７】
また、本実施の形態で示すシフトレジスタの第ｍのパルス信号出力回路（ｍは２以上の自然数）において、入力端子２４は第（ｍ−１）のパルス信号出力回路の出力端子２６と電気的に接続され、入力端子２５は第（ｍ＋２）のパルス信号出力回路の出力端子２６と電気的に接続され、出力端子２６は第（ｍ＋１）のパルス信号出力回路の入力端子２４と、第（ｍ−２）のパルス信号出力回路の入力端子２５と、電気的に接続され、出力端子２７はＯＵＴ（ｍ）に信号を出力する。
【００３８】
例えば、第３のパルス信号出力回路１０＿３では、入力端子２４は第２のパルス信号出力回路１０＿２の出力端子２６と電気的に接続され、入力端子２５は第５のパルス信号出力回路１０＿５の出力端子２６と電気的に接続され、出力端子２６は第４のパルス信号出力回路１０＿４の入力端子２４及び第１のパルス信号出力回路１０＿１の入力端子２５と電気的に接続されている。
【００３９】
また、第１のパルス信号出力回路１０＿１では、入力端子２４に配線１５からのスタートパルス（ＳＰ１）が入力される。なお、スタートパルスはクロック信号である。また、第ｋのパルス信号出力回路１０＿ｋ（ｋは２以上ｎ以下の自然数）では、前段の出力パルスが入力端子２４に入力される。また、第（ｎ−１）のパルス信号出力回路１０＿（ｎ−１）では、スタートパルス（ＳＰ２）が入力端子２５に入力される。また、第ｎのパルス信号出力回路１０＿ｎでは、スタートパルス（ＳＰ３）が入力端子２５に入力される。なお、スタートパルス（ＳＰ２）及びスタートパルス（ＳＰ３）は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。
【００４０】
次に、第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの具体的な構成に関して説明する。
【００４１】
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎの各々は、図１（Ｃ）に示すように、トランジスタ１０１〜トランジスタ１０４で構成されるパルス信号生成回路２００と、トランジスタ１０５〜トランジスタ１０７で構成される第１の入力信号生成回路２０１と、トランジスタ１０８〜トランジスタ１１１で構成される第２の入力信号生成回路２０２と、を含む。
【００４２】
また、トランジスタ１０１〜トランジスタ１１１はそれぞれ、半導体膜の上下に絶縁膜を介して配置された第１のゲート端子及び第２のゲート端子と、半導体膜に接して設けられた第１の端子（ドレイン端子）及び第２の端子（ソース端子）と、を有する。
【００４３】
トランジスタ１０１〜トランジスタ１１１には、半導体膜として酸化物半導体を用いることが好適である。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることができる。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現する。なお、酸化物半導体を用いたトランジスタについては後の実施の形態において詳述するから、ここでは省略する。
【００４４】
図１（Ｃ）に示すパルス信号出力回路の構成ついて説明する。
【００４５】
トランジスタ１０１は、第１の端子が入力端子２１と接続され、第２の端子が出力端子２６と接続され、第１のゲート端子がトランジスタ１０７の第２の端子と接続され、第２のゲート端子が出力端子２６と接続されている。
【００４６】
トランジスタ１０２は、第１の端子が出力端子２６と接続され、第２の端子が電源線３１と接続され、第１のゲート端子がトランジスタ１０８の第２の端子と接続され、第２のゲート端子が電源線３３と接続されている。
【００４７】
トランジスタ１０３は、第１の端子が入力端子２１と接続され、第２の端子が出力端子２７と接続され、第１のゲート端子がトランジスタ１０７の第２の端子と接続され、第２のゲート端子が出力端子２６と接続されている。
【００４８】
トランジスタ１０４は、第１の端子が出力端子２７と接続され、第２の端子が電源線３１と接続され、第１のゲート端子がトランジスタ１０８の第２の端子と接続され、第２のゲート端子が電源線３３と接続されている。
【００４９】
トランジスタ１０５は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０６の第１の端子及びトランジスタ１０７の第１の端子と接続され、第１のゲート端子及び第２のゲート端子が入力端子２４と接続されている。
【００５０】
トランジスタ１０６は、第１の端子がトランジスタ１０５の第２の端子及びトランジスタ１０７の第１の端子と接続され、第２の端子が電源線３１と接続され、第１のゲート端子がトランジスタ１０８の第２の端子と接続され、第２のゲート端子が電源線３３と接続されている。
【００５１】
トランジスタ１０７は、第１の端子がトランジスタ１０５の第２の端子及びトランジスタ１０６の第１の端子と接続され、第２の端子がトランジスタ１０１の第１のゲート端子及びトランジスタ１０３の第１のゲート端子と接続され、第１のゲート端子が電源線３２と接続され、第２のゲート端子が電源線３４と接続されている。
【００５２】
トランジスタ１０８は、第１の端子がトランジスタ１１０の第２の端子と接続され、第２の端子が、トランジスタ１０２の第１のゲート端子、トランジスタ１０４の第１のゲート端子、及びトランジスタ１０６の第１のゲート端子と接続され、第１のゲート端子が入力端子２２と接続され、第２のゲート端子が電源線３３と接続されている。
【００５３】
トランジスタ１０９は、第１の端子がトランジスタ１０８の第２の端子と接続され、第２の端子が電源線３１と接続され、第１のゲート端子が入力端子２４と接続され、第２のゲート端子が電源線３３と接続されている。
【００５４】
トランジスタ１１０は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０８の第１の端子と接続され、第１のゲート端子が入力端子２３と接続され、第２のゲート端子が電源線３３と接続されている。
【００５５】
トランジスタ１１１は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０８の第２の端子と接続され、第１のゲート端子及び第２のゲート端子が入力端子２５と接続されている。
【００５６】
上述したパルス信号出力回路の各構成（パルス信号生成回路２００、第１の入力信号生成回路２０１、および第２の入力信号生成回路２０２の構成例など）は一例にすぎず、本発明の一態様がこれに限定されるものではない。
【００５７】
図１（Ｃ）におけるパルス信号出力回路が図１（Ａ）に示す第１のパルス信号出力回路１０＿１の場合、入力端子２１にはクロック信号ＣＬＫ１が入力され、入力端子２２にはクロック信号ＣＬＫ２が入力され、入力端子２３にはクロック信号ＣＬＫ３が入力され、入力端子２４には、スタートパルスＳＰ１が入力され、入力端子２５には、第３のパルス信号出力回路１０＿３の出力信号（ＳＲＯＵＴ３と記す）が入力される。また、出力端子２６から第１のパルス信号出力回路１０＿１の出力信号（ＳＲＯＵＴ１と記す）が第２のパルス信号出力回路１０＿２の入力端子２４に出力され、出力端子２７から出力信号ＯＵＴ（１）が出力される。なお、各入力端子に与えられるＨ信号はＶＤＤとし、Ｌ信号はＶＳＳとする。
【００５８】
また、電源線３１にはＶＳＳが与えられ、電源線３２にはＶＤＤが与えられ、電源線３３にはＢＧ１が与えられ、電源線３４にはＢＧ２が与えられる。なお、ＢＧ１がとりうる電位は、ＧＮＤより低い電位（負の電位）であり、ＢＧ２がとりうる電位は、ＧＮＤ以上の電位である。
【００５９】
本実施の形態の以下の説明では、図１（Ｃ）に示すパルス信号出力回路においてトランジスタ１０１の第１のゲート端子と、トランジスタ１０３の第１のゲート端子と、トランジスタ１０７の第２の端子との接続箇所を、ノードＡとする。また、トランジスタ１０２の第１のゲート端子と、トランジスタ１０４の第１のゲート端子と、トランジスタ１０６の第１のゲート端子と、トランジスタ１０８の第２の端子と、トランジスタ１０９の第１の端子と、トランジスタ１１１の第２の端子との接続箇所を、ノードＢとする。
【００６０】
上記ノードＡと出力端子２６との間には、ブートストラップ動作を好適に行うための容量素子を設けても良い。また、上記ノードＢの電位を保持するために、ノードＢに電気的に接続された容量素子を設けてもよい。
【００６１】
図１（Ｃ）において、トランジスタ１０１およびトランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。
【００６２】
また、図１（Ｃ）において、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。また、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌと等しいことが好ましい。または、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。
【００６３】
また、図１（Ｃ）において、トランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。
【００６４】
また、図１（Ｃ）において、トランジスタ１０８及びトランジスタ１１０のチャネル幅（Ｗ）は、トランジスタ１１１のチャネル幅（Ｗ）よりも小さいことが好ましい。
【００６５】
トランジスタ１０１及びトランジスタ１０３の動作は、出力端子２６から出力される信号ＳＲＯＵＴ１、及び出力端子２７から出力される信号ＯＵＴ（１）に寄与する。
【００６６】
そこで、図１（Ｃ）に示すように、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子を、出力端子２６と接続する。これにより、トランジスタ１０１及びトランジスタ１０３がオン状態であるときには、しきい値電圧がマイナスシフトすることで、ノーマリーオンとなるため、オン電流を増加させることができる。また、オフ状態であるときには、しきい値電圧がプラスシフトすることで、ノーマリーオフとすることができるため、リーク電流を低減することができる。
【００６７】
また、トランジスタ１０１及びトランジスタ１０３がオン状態であるときに、電流を増加させることができるため、トランジスタに第２のゲート端子を設けない場合と比較して、トランジスタ１０１及びトランジスタ１０３のチャネル幅Ｗを小さくすることができる。これにより、レイアウト面積の縮小と、消費電力を低減することができる。
【００６８】
また、トランジスタ１０２、トランジスタ１０４、トランジスタ１０８、トランジスタ１０９、及びトランジスタ１１０は、ノードＢの電位を制御する。よって、これらのトランジスタのしきい値電圧が変動し、リーク電流が生じると、ノードＢの電位を制御することが不能となってしまう。
【００６９】
そこで、図１（Ｃ）に示すように、トランジスタ１０２の第２のゲート端子、トランジスタ１０４の第２のゲート端子、トランジスタ１０８の第２のゲート端子、トランジスタ１０９の第２のゲート端子、及びトランジスタ１１０の第２のゲート端子を、負の電位を与える電源線３３と接続する。これにより、上述のトランジスタがオフ状態であるときに、確実にノーマリーオフとすることができるため、リーク電流を低減することができる。
【００７０】
また、トランジスタ１０５の動作は、トランジスタ１０１及びトランジスタ１０３の動作に寄与し、トランジスタ１１１の動作は、トランジスタ１０２、トランジスタ１０４、トランジスタ１０６の動作に寄与する。
【００７１】
そこで、図１（Ｃ）に示すように、トランジスタ１０５の第２のゲート端子を、第１のゲート端子と接続し、トランジスタ１１１の第２のゲート端子を、第１のゲート端子と接続する。これにより、トランジスタ１０５及びトランジスタ１１１がオン状態であるときには、しきい値電圧がマイナスシフトすることで、ノーマリーオンとすることができるため、オン電流を増加させることができる。また、オフ状態であるときには、しきい値電圧がプラスシフトすることで、ノーマリーオフとすることができるため、リーク電流を低減することができる。
【００７２】
また、トランジスタ１０７のしきい値電圧が低すぎる（例えば、−１０Ｖ）場合であると、トランジスタ１０６のソースドレイン間には、（（ＶＡ−Ｖｔｈ１０７））−ＶＳＳ）（ＶＡは、ノードＡの電位）の電圧がかかるため、トランジスタ１０６にかかる負荷が大きくなるおそれがある。
【００７３】
そこで、トランジスタ１０７の第２のゲート端子を、電源線３４と接続することにより、トランジスタ１０７の第２のゲート端子には、ＢＧ２としてＧＮＤ以上の電位が与えられる。これにより、トランジスタ１０７のしきい値電圧を０Ｖ付近に制御することができるため、トランジスタ１０６にかかる負荷を抑制することができる。
【００７４】
〈動作〉
次に、図１に示すシフトレジスタの動作について図２乃至図５を参照して説明する。具体的には、図２に示すタイミングチャート中の、第１の期間５１〜第６の期間５６の各期間における動作を、図４および図５を用いて説明する。なお、図３に示すタイミングチャートは、図２に示す一部の期間（例えば、第４の期間５４＿１〜５４＿５）を誇張して示しているが、図２に示すタイミングチャートと大きく変わるところはない。図２及び図３に示すタイミングチャート中、ＣＬＫ１〜ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１はスタートパルスを示し、ＯＵＴ（１）〜ＯＵＴ（４）は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出力回路１０＿４の出力端子２７からの出力を示し、ノードＡおよびノードＢはそれぞれノードＡおよびノードＢの電位を示し、ＳＲＯＵＴ１〜ＳＲＯＵＴ４は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出力回路１０＿４の出力端子２６からの出力を示す。
【００７５】
なお、以下の説明において、トランジスタ１０１〜トランジスタ１１１は、全てｎチャネル型のトランジスタとする。また、図４および図５において、トランジスタに×印が付されている場合には、当該トランジスタが非導通状態（オフ状態）にあることを表し、トランジスタに×印が付されていない場合には、当該トランジスタが導通状態（オン状態）にあることを表す。
【００７６】
代表的に、第１のパルス信号出力回路１０＿１の動作について説明する。第１のパルス信号出力回路１０＿１の構成は、図１（Ｃ）に示す通りである。また、入力される各信号、供給される各電位の関係も図１（Ｃ）と同様である。
【００７７】
第１の期間５１において、入力端子２４にＳＰ１としてＨ信号が入力されることにより、トランジスタ１０５の第１のゲート端子及び第２のゲート端子と、トランジスタ１０９の第１のゲート端子にＶＤＤが与えられ、トランジスタ１０５とトランジスタ１０９はオン状態になる。また、入力端子２３にＣＬＫ３としてＨ信号が入力されることにより、トランジスタ１１０の第１のゲート端子にＶＤＤが与えられ、トランジスタ１１０もオン状態となる。また、トランジスタ１０７の第１のゲート端子には電源線３２からＶＤＤが与えられることにより、トランジスタ１０７もオン状態となる。また、トランジスタ１０９の第２のゲート端子及びトランジスタ１１０の第２のゲート端子には、電源線３３からＢＧ１（例えば、負の電位）が与えられ、トランジスタ１０７の第２のゲート端子には、電源線３４からＢＧ２（例えば、ＧＮＤ）が与えられる（図４（Ａ）参照）。このとき、トランジスタ１０５の第２のゲート端子に、Ｈ信号が入力されることにより、トランジスタ１０５のしきい値電圧がマイナスシフトすることで、ノーマリーオンとすることができるため、オン電流を増加させることができる。
【００７８】
トランジスタ１０５とトランジスタ１０７がオン状態となることにより、ノードＡの電位は上昇する。また、トランジスタ１０９がオン状態となることにより、ノードＢの電位は下降する。トランジスタ１０５の第１の端子の電位はＶＤＤであるため、トランジスタ１０５の第２の端子の電位は、第１の端子の電位からトランジスタ１０５のしきい値電圧分を引いた値（ＶＤＤ−Ｖｔｈ１０５）となる。そして、トランジスタ１０７の第１のゲート端子の電位がＶＤＤであるため、トランジスタ１０７のしきい値電圧Ｖｔｈ１０７がＶｔｈ１０５以上の場合には、ノードＡの電位は（ＶＤＤ−Ｖｔｈ１０７）となってトランジスタ１０７がオフ状態となる。一方、Ｖｔｈ１０７がＶｔｈ１０５未満の場合には、トランジスタ１０７はオン状態を保ったまま、ノードＡの電位は（ＶＤＤ−Ｖｔｈ１０５）まで上昇する。以下、第１の期間５１におけるノードＡの電位の到達点（最高電位）をＶＡＨとする。
【００７９】
ノードＡの電位がＶＡＨになると、トランジスタ１０１の第１のゲート端子およびトランジスタ１０３の第１のゲート端子に、電位ＶＡＨが入力されるため、トランジスタ１０１及びトランジスタ１０３がオン状態となる。ここで、入力端子２１にＣＬＫ１としてＬ信号が入力されるため、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＳＳが出力される。
【００８０】
第２の期間５２において、入力端子２１にＣＬＫ１としてＨ信号が入力される。ここで、トランジスタ１０１およびトランジスタ１０３はオン状態であるため、出力端子２６の電位および出力端子２７の電位が上昇する。これに伴い、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子に入力される電位も上昇する。さらに、トランジスタ１０１の第１のゲート端子と第２の端子との間には容量が存在し、これによって第１のゲート端子と第２の端子とが容量結合されている。同様に、トランジスタ１０３の第１のゲート端子と第２の端子との間には容量が存在し、これによって第１のゲート端子と第２の端子とが容量結合されている。したがって、出力端子２６の電位および出力端子２７の電位の上昇と共に、浮遊状態であるノードＡの電位が上昇することになる（ブートストラップ動作）。ノードＡの電位は最終的にＶＤＤ＋Ｖｔｈ１０１より高くなり、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＤＤが出力される（図４（Ｂ）参照）。このとき、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子は、出力端子２６と接続されているため、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子には、ＶＤＤが与えられる。
【００８１】
ここで、電流は以下の式で定義される。飽和特性を数式１で表し、線形特性を数式２で表す。
【００８２】
Ｉ＝（１／２）β（Ｖｇ−Ｖｔｈ）２            （数式１）
Ｉ＝β（（Ｖｇ−Ｖｔｈ）−１／２Ｖｄ）Ｖｄ          （数式２）
【００８３】
数式１、数式２で表すように、電流は、（Ｖｇ−Ｖｔｈ）２又はＶｇ−Ｖｔｈに比例する。数式１、数式２より、トランジスタ１０１及びトランジスタ１０３のしきい値電圧がマイナスシフトすることにより、Ｖｇ−Ｖｔｈが大きくなると電流が増加することがわかる。
【００８４】
したがって、トランジスタ１０１及びトランジスタ１０３のしきい値電圧を制御することにより、トランジスタ１０１及びトランジスタ１０３がオン状態であるときに、電流を増加させることができる。これにより、出力端子２７を充電させる時間をより短くすることができる。また、レイアウト面積の縮小と、消費電力を低減することができる。
【００８５】
また、第２の期間５２においては、トランジスタ１０９がオン状態であるため、ノードＢもＶＳＳに維持されている。このため、出力端子２６の電位がＶＳＳからＶＤＤに変化する際の、容量結合に起因するノードＢの電位変動を抑制し、これによる不具合の発生を防止できる。
【００８６】
なお、上述のように第２の期間５２において、出力端子２７の電位をＶＤＤとする場合、出力端子２７の電位を確実にＶＤＤまで上昇させるためには、トランジスタ１０３をオン状態とさせるためにトランジスタ１０３のゲート電圧Ｖｇを十分に大きくする必要がある。トランジスタ１０３のゲート電圧Ｖｇが小さい場合、トランジスタ１０３に係るドレイン電流が小さくなるため、指定された期間内（ここでは、第２の期間５２内）に、出力端子２７の電位をＶＤＤまで上昇させるのに時間がかかってしまう。これにより、出力端子２７の波形の立ち上がりが鈍り、誤動作の原因となる。
【００８７】
ところで、第２の期間５２におけるトランジスタ１０３のゲート電圧Ｖｇの大きさは、第１の期間５１におけるノードＡの電位によって決まる。そのため、トランジスタ１０３のＶｇを大きくするためには、第１の期間５１のうちにノードＡの電位をできるだけ大きくする必要がある（回路設計上、最大でＶＤＤ−Ｖｔｈ１０５またはＶＤＤ−Ｖｔｈ１０７）。出力端子２６とトランジスタ１０１のゲート電圧Ｖｇについても、同様のことが言える。
【００８８】
そのため、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きいことが好ましい。トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きくすることにより、第１の期間５１におけるノードＡの電位を、より短い時間で、ＶＤＤ−Ｖｔｈ１０５またはＶＤＤ−Ｖｔｈ１０７まで上昇させることができる。また、第１の期間５１では、トランジスタ１０６はオフ状態となっているが、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きくすることにより、トランジスタ１０６におけるリーク電流（Ｉｏｆｆ）を小さくすることができるため、ノードＡの電位を、より短い時間でＶＤＤ−Ｖｔｈ１０５まで上昇させることができる。
【００８９】
また、トランジスタの微細化によりチャネル長Ｌが小さくなると、しきい値電圧のマイナスシフトが生じてトランジスタ１０６がノーマリーオン化する場合もある。このような場合でも、トランジスタ１０６のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌをトランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも小さくすることにより、トランジスタ１０６のオン抵抗をトランジスタ１０５のオン抵抗よりも大きくできる。これにより、ノードＡの電位をＶＤＤ−Ｖｔｈ１０５またはＶＤＤ−Ｖｔｈ１０７により近い電位にすることができる。
【００９０】
また、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌと概ね等しいことが好ましい。概ね等しいとは、製造誤差やばらつきに起因する多少の差を有している場合があることを想定した上で、等しいとみなせる場合のことである。トランジスタ１０５およびトランジスタ１０７のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを等しくすることにより、トランジスタ１０５およびトランジスタ１０７の電流供給能力を等しくすることができるため、ノードＡの電位を効率よく上昇させることができる。上述したように、トランジスタ１０５のしきい値電圧Ｖｔｈ１０５およびトランジスタ１０７のしきい値電圧Ｖｔｈ１０７は、概ね等しいことが望ましい。
【００９１】
なお、トランジスタ１０５のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、トランジスタ特性、クロック周波数、トランジスタ１０１およびトランジスタ１０３のゲート容量、シフトレジスタの動作電圧などによって決めることができる。
【００９２】
また、トランジスタ１０６のチャネル幅Ｗが大きくなると、トランジスタ１０６の特性がノーマリーオン化した場合、リーク電流が増加するため、ノードＡの電位降下につながってしまう。または、トランジスタ１０５によるノードＡの充電の妨げとなってしまう。さらに、高速動作が必要な場合に、ノードＢの電位の下降を短時間で行い、ノードＡの充電を短時間で行う必要がある。このような場合、トランジスタ１０６の電位を短時間で下降させる必要がある。
【００９３】
したがって、トランジスタ１０５のチャネル幅Ｗよりも、トランジスタ１０６のチャネル幅Ｗを小さくすることにより、トランジスタ１０６のリーク電流を低減し、ノードＡの電位の変位を防止することができる。また、ノードＢの負荷を低減することができる。このように、トランジスタの特性や駆動仕様に合わせて、トランジスタ１０５、トランジスタ１０６、およびトランジスタ１０７のサイズを決定することによって、効率のよいシフトレジスタを実現することができる。
【００９４】
また、トランジスタ１０７の第２のゲート端子には、上述のように、電源線３４からＢＧ２が与えられている。これにより、トランジスタ１０７のしきい値電圧を０Ｖ付近とすることができ、トランジスタ１０６のソースドレイン間に、（（ＶＡ−Ｖｔｈ１０７）−ＶＳＳ）（ＶＡは、ノードＡの電位）の電圧がかかったとしても、トランジスタ１０６にかかる負荷を抑制することができる。
【００９５】
第３の期間５３において、入力端子２４にＳＰ１としてＬ信号が入力されることにより、トランジスタ１０５の第１のゲート端子及び第２のゲート端子と、トランジスタ１０９の第１のゲート端子にＶＳＳが与えられ、トランジスタ１０５とトランジスタ１０９はオフ状態になる。また、入力端子２１に入力されるＣＬＫ１はＨ信号に維持され、ノードＡの電位も変化しないため、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＤＤが出力される（図４（Ｃ）参照）。なお、第３の期間５３ではノードＢが浮遊状態となるが、出力端子２６の電位も変化しないため、容量結合による不具合は無視できる程度である。
【００９６】
第４の期間５４においては、入力端子２２にＣＬＫ２としてＨ信号が入力され、入力端子２３にＣＬＫ３としてＨ信号が入力されることにより、トランジスタ１０８の第１のゲート端子及びトランジスタ１１０の第１のゲート端子にＶＤＤが与えられ、トランジスタ１０８及びトランジスタ１１０がオン状態になる。また、入力端子２５にＳＲＯＵＴ３としてＨ信号が入力され、トランジスタ１１１の第１のゲート端子及び第２のゲート端子にＶＤＤが入力され、トランジスタ１１１がオン状態となる。トランジスタ１１１がオン状態となることにより、ノードＢの電位が短時間でＶＤＤ−Ｖｔｈ１１１まで充電され、トランジスタ１０２、トランジスタ１０４、およびトランジスタ１０６がオン状態となる。また、入力端子２１にＣＬＫ１としてＬ信号が入力されることにより、トランジスタ１０１及びトランジスタ１０３がオフ状態となる。この結果、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＳＳが出力される（図５（Ａ）参照）。ここで、トランジスタ１１１の第２のゲート端子に、Ｈ信号が入力されることにより、トランジスタ１１１のしきい値電圧がマイナスシフトすることで、ノーマリーオンとすることができるため、オン電流を増加させることができる。
【００９７】
このとき、ノードＢの充電はトランジスタ１１１を通じて行われると共に、トランジスタ１１０、トランジスタ１０８を通じて行われる。トランジスタ１１０およびトランジスタ１０８の第１のゲート端子は、それぞれ入力端子２３および入力端子２２に接続されており、ゲート容量はそのまま入力端子２３および入力端子２２の負荷になる。
【００９８】
第４の期間５４において、ノードＡの電位は、ＣＬＫ１がＨ信号となる第６の期間の前まで（つまり第４の期間５４および第５の期間５５中）に、確実にＶＳＳとする必要がある。第５の期間５５中に、ノードＡの電位がＶＳＳまで下降していないと、トランジスタ１０３のゲートとソース間の容量結合によって、再びノードＡは電位が上昇し、トランジスタ１０１およびトランジスタ１０３がオン状態となり、出力端子２６および出力端子２７に電流が流れ、誤動作となるおそれがある。
【００９９】
そのため、トランジスタ１０１、トランジスタ１０３およびトランジスタ１０６の関係を、式（１）乃至式（７）のように決めることで、負荷に起因する動作の不具合を低減し、動作の安定化を図ることができる。
【０１００】
【数１】
0006288905.tif 000002
【０１０１】
【数２】
0006288905.tif 000003
【０１０２】
【数３】
0006288905.tif 000004
【０１０３】
【数４】
0006288905.tif 000005
【０１０４】
【数５】
0006288905.tif 000006
【０１０５】
【数６】
0006288905.tif 000007
【０１０６】
【数７】
0006288905.tif 000008
【０１０７】
上式において、ｔＣＫＨとはＣＬＫ１のＨ信号の期間、即ち第２の期間５２および第３の期間５３に相当し、ｔＣＫＬとはＣＬＫ１のＬ信号の期間、即ち、第４の期間５４および第５の期間５５に相当し、ｔｏｆｆとはノードＡがＶＳＳまで放電するのに要する時間に相当する。つまり、ｔＣＫＬ期間内のうちｔｏｆｆの時間を使ってノードＡの電位をＶＳＳまで下降させることになる。ｔｏｆｆは第４の期間５４および第５の期間５５の中であれば、たとえば、第４の期間５４＿１でも第４の期間５４＿１〜５４＿３でも第４の期間５４＿１〜５４＿５でもよい（図３参照）。好ましくは第４の期間５４および第５の期間５５の１／２の期間に相当する第４の期間５４＿１〜５４＿３である。ｔＣＫＬに対してｔｏｆｆをあまりに短く設定すると、ノードＡの電位を早く下降させるためにトランジスタ１０６のチャネル幅Ｗサイズを大きくする必要があり、ｔｏｆｆを長く設定すると次のクロックのＨ信号が入るまでにノードＡの電位をＶＳＳまで放電しきれず誤動作となる可能性があるためである。つまり、ｔｏｆｆは、クロック信号の周波数等を考慮して決定する必要がある。
【０１０８】
また、Ｃ１０１およびＣ１０３はそれぞれトランジスタ１０１およびトランジスタ１０３のゲート容量を示し、ＶｆとはノードＡの第３の期間５３での電位を示す。
【０１０９】
式（２）に示すｉ１０６は、トランジスタ１０６のドレイン電流を示している。これよりトランジスタ１０６のサイズ（例えば、Ｗ／Ｌ）を決定することができる。即ち、トランジスタ１０６のサイズは、ＣＬＫ１の動作周波数、トランジスタ１０１とトランジスタ１０３のサイズ、およびノードＡの電位によって決めることができる。
【０１１０】
例えば、ＣＬＫ１の動作周波数が高い場合、ノードＡの電位はより早く下降させる必要があるため、式（１）よりｔｏｆｆを小さくすることが必要になり、そのため、ｉ１０６を大きくする必要が生じる。そこで、ｉ１０６に合わせて式（２）よりＷ１０６を計算し、Ｗサイズを決定することができる。
【０１１１】
一方、トランジスタ１０１およびトランジスタ１０３のサイズが小さい場合には、ｉ１０６は小さくて良いため、式（２）より、Ｗ１０６は小さくなる。ところで、トランジスタ１０３は、出力負荷の充放電に使用しているため、トランジスタ１０３のサイズを大きくすることにより、放電の際に、トランジスタ１０４だけでなく、トランジスタ１０３においても放電することができるため、出力の電位の下降を短時間で行うことができる。したがって、ノードＡの電位を緩やかに下降させると、トランジスタ１０３はオン状態であるため、トランジスタ１０４だけで放電するよりも、出力の電位の下降を短時間で行うことができる。このように、トランジスタの特性や駆動仕様に合わせてトランジスタ１０６のサイズを決定することによって、効率のよいシフトレジスタを実現することができる。
【０１１２】
なお、本実施の形態において示すシフトレジスタにおいて、クロック線に接続するトランジスタの負荷は、シフトレジスタの全段数÷４×（トランジスタ１０３のＬｏｖ＋トランジスタ１０１のＬｏｖ＋トランジスタ１１０のゲート容量＋トランジスタ１０８のゲート容量）、で表現される。また、ゲート容量は、ε０×ε×（Ｌ×Ｗ）／ｔｏｘで表現される。なお、Ｌｏｖとは、トランジスタのソース電極層又はドレイン電極層と半導体層とが重畳する領域のチャネル長方向における長さを表している。
【０１１３】
クロック線に接続されるゲート容量を減らすため、トランジスタ１０８及びトランジスタ１１０のチャネル幅（Ｗ）は、トランジスタ１１１のチャネル幅（Ｗ）よりも小さいことが好ましい。これにより、クロック線の負荷を低減することができ、高速動作させることができる。また、トランジスタ１１０およびトランジスタ１０８のチャネル幅（Ｗ）を減少させることによって、レイアウト面積を縮小させることができる。
【０１１４】
第５の期間５５においては、入力端子２５にＳＲＯＵＴ３としてＨ信号が入力されることにより、ノードＢの電位が保持される。このため、トランジスタ１０２、トランジスタ１０４、およびトランジスタ１０６のオン状態が保持されて、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）として出力される電位はＶＳＳに保持される。（図５（Ｂ）参照）。
【０１１５】
第６の期間５６においては、入力端子２５にＳＲＯＵＴ３としてＬ信号が入力されることにより、トランジスタ１１１の第１のゲート端子及び第２のゲート端子にＶＳＳが入力され、トランジスタ１１１がオフ状態となる。このとき、ノードＢは、上述の電位を保持したまま浮遊状態となる。これにより、トランジスタ１０２、トランジスタ１０４、およびトランジスタ１０６のオン状態が保持される（図５（Ｃ）参照）。
【０１１６】
なお、ノードＢの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分にオフ電流が小さいトランジスタ（例えば、酸化物半導体を用いたトランジスタ）を適用する場合には、このような問題は生じない。また、ノードＢの電位の下降を緩和するために、容量素子を設けても良い。この場合に設けられた容量素子は、トランジスタ１０２の第１のゲート端子と、トランジスタ１０４の第１のゲート端子と、トランジスタ１０６の第１のゲート端子と、トランジスタ１０８の第１の端子と、トランジスタ１０９の第１の端子と、に接続される。
【０１１７】
なお、その後の期間において、入力端子２２に入力されるＣＬＫ２と入力端子２３に入力されるＣＬＫ３とが共にＨ信号となる場合には、トランジスタ１０８の第１のゲート端子及びトランジスタ１１０の第１のゲート端子にＶＤＤが与えられ、トランジスタ１０８とトランジスタ１１０がオン状態となり、定期的にノードＢに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作を防止できる。
【０１１８】
なお、シフトレジスタからの出力（ＯＵＴ（１）〜ＯＵＴ（４）など）については、電位の上昇時を重視する場合と、電位の下降時を重視する場合がある。例えば、電位の上昇によってデータを確定させる場合（例えば、データの書き込みを行う場合など）には、電位の上昇時が重視される。また、電位の下降によってデータを確定させる場合には、電位の下降時が重視される。
【０１１９】
電位の上昇によってデータを確定させる場合には、電位の上昇に要する時間を短くする必要がある。そのためには、トランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを、トランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きくすることが好ましい。
【０１２０】
電位の下降によってデータを確定させる場合には、電位の下降に要する時間を短くする必要がある。そのためには、トランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを、トランジスタ１０４のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌよりも大きくすることが好ましい。
【０１２１】
但し、本発明の一態様では、ノードＡの電位をトランジスタ１０３のゲートとソース間の容量結合を利用したブートストラップ動作によって所定の電位まで上昇させることにより、トランジスタ１０３をオン状態とし、Ｈ信号を出力させる。そのため、トランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌが十分に大きくなければ、シフトレジスタの出力するＨ信号の電位が、ＶＤＤまで上がりきらないという問題が生じうるから、トランジスタ１０３のチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌは、十分に大きくすることが望ましい。
【０１２２】
本発明の一態様では、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子は、出力端子２６と接続されている。これにより、トランジスタ１０１及びトランジスタ１０３がオン状態であるときに、しきい値電圧がマイナスシフトすることで、ノーマリーオンとなるため、電流を増加させることができる。また、オフ状態であるときは、しきい値電圧がプラスシフトすることで、ノーマリーオフとなるため、リークオン電流を低減することができる。これにより、トランジスタに第２のゲート端子を設けない場合と比較して、トランジスタ１０１及びトランジスタ１０３のチャネル幅Ｗを小さくすることができるため、レイアウト面積の縮小と、消費電力を低減することができる。
【０１２３】
また、本発明の一態様では、トランジスタ１０２の第２のゲート端子、トランジスタ１０４の第２のゲート端子、トランジスタ１０８の第２のゲート端子、トランジスタ１０９の第２のゲート端子、及びトランジスタ１１０の第２のゲート端子は、負の電位を与える電源線３３と接続されている。これにより、上述のトランジスタがオフ状態であるときに、確実にノーマリーオフとすることができるため、リーク電流を低減することができる。
【０１２４】
本発明の一態様では、トランジスタ１０５の第２のゲート端子は、第１のゲート端子と接続されており、トランジスタ１１１の第２のゲート端子は、第１のゲート端子と接続されている。これにより、トランジスタ１０５及びトランジスタ１１１がオン状態である時に、しきい値電圧がマイナスシフトすることで、ノーマリーオンとなるため、オン電流を増加させることができる。また、オフ状態であるときは、しきい値電圧がプラスシフトすることで、ノーマリーオフとすることができるため、リーク電流を低減することができる。
【０１２５】
また、本発明の一態様では、トランジスタ１０７の第２のゲート端子は、電源線３４と接続されている。これにより、トランジスタ１０７のしきい値電圧を０Ｖ付近とすることができ、トランジスタ１０６のソースドレイン間に、（（ＶＡ−Ｖｔｈ１０７））−ＶＳＳ）（ＶＡは、ノードＡの電位）の電圧がかかったとしても、トランジスタ１０６にかかる負荷を抑制することができる。
【０１２６】
パルス信号出力回路を構成する複数のトランジスタのしきい値電圧が変動してしまう場合であっても、本発明の一態様により、個々のトランジスタのしきい値電圧を制御することができる。また、個々のトランジスタのしきい値変動が異なる場合であっても、しきい値の変動の大きさに関わらず個々のトランジスタのしきい値を制御することができる。
【０１２７】
これにより、リーク電流を低減し、消費電力の低減、または誤動作がなく、安定して動作することが可能なパルス信号出力回路を構成することができる。
【０１２８】
なお、本実施の形態において示すシフトレジスタは、第ｍのパルス信号出力回路から出力されるパルスと第（ｍ＋１）のパルス信号出力回路から出力されるパルスが半分重なる駆動方法を採用している。このため、当該駆動方法を採用しない場合と比較して、配線の充電に使用できる時間を長くすることができる。つまり、当該駆動方法によって、大きな負荷に耐え、高い周波数で動作するパルス信号出力回路が提供される。
【０１２９】
図６に、図１（Ｃ）に示すパルス信号出力回路とは一部異なるパルス信号出力回路について示す。
【０１３０】
図６（Ａ）に示すパルス信号出力回路において、トランジスタ１０３の第２のゲート端子が、出力端子２７と接続されている。このような構成とすることにより、トランジスタ１０３の第２のゲート端子と出力端子２６とを接続する場合よりも、接続を容易にすることができる。
【０１３１】
図６（Ｂ）に示すパルス信号出力回路において、トランジスタ１０３の第２のゲート端子は、トランジスタ１０７の第２の端子と接続されている。このような構成とすることにより、トランジスタ１０３がオン状態であるときに、トランジスタ１０３のしきい値電圧がマイナスシフトすることで、ノーマリーオンすることができるため、オン電流を増加させることができる。
【０１３２】
図６（Ｃ）に示すパルス信号出力回路において、トランジスタ１０５の第２のゲート端子、トランジスタ１０７の第２のゲート端子、及びトランジスタ１１１の第２のゲート端子は、電源線３４と接続されている。これにより、トランジスタ１０５及びトランジスタ１０７のしきい値電圧を同程度とすることができる。また、トランジスタ１０７の第２の端子には、電源線３４からＧＮＤ≦ＢＧ２の電位が入力されるため、トランジスタ１０７のしきい値電圧がマイナスシフトすることで、ノーマリーオンとなり、オン電流が増加するため、周波数特性を向上させることができる。
【０１３３】
また、トランジスタ１０５の第２のゲート端子、及びトランジスタ１１１の第２のゲート端子を、電源線３３と接続しても良い。このような構成とすることで、トランジスタ１０５及びトランジスタ１１１がオフ状態であるときに、トランジスタ１０５及びトランジスタ１１１のしきい値電圧がプラスシフトすることで、ノーマリーオフとすることができるため、リーク電流を低減させることができる。
【０１３４】
図６（Ａ）乃至図６（Ｃ）に示すパルス信号出力回路のそれぞれは、図１（Ｃ）に示すパルス信号出力回路として用いることができる。図６（Ａ）乃至図６（Ｃ）に示すパルス信号出力回路のそれぞれは、複数用いることで、図１（Ａ）に示すシフトレジスタを構成することができる。
【０１３５】
（実施の形態２）
本実施の形態では、先の実施の形態において示したパルス信号出力回路、およびシフトレジスタとは異なる態様の構成例およびその動作に関して図７乃至図１０を参照して説明する。
【０１３６】
〈回路構成〉
はじめに、パルス信号出力回路、およびパルス信号出力回路を含むシフトレジスタの回路構成例について図７を参照して説明する。
【０１３７】
本実施の形態で示すシフトレジスタの構成は、先の実施の形態において示したシフトレジスタの構成に近似している。相違点の一は、第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎは、入力端子２３を有しない点である（図７（Ａ）乃至図７（Ｃ）参照）。つまり、一のパルス信号出力回路には、二種類のクロック信号が入力される。その他の構成については先の実施の形態と同様である。
【０１３８】
第１のパルス信号出力回路１０＿１〜第ｎのパルス信号出力回路１０＿ｎは、図７（Ｃ）に示すように、入力端子２３を有さないため、これと接続されるトランジスタ１１０を有さない。これに伴い、図１（Ｃ）に示す第２の入力信号生成回路２０２と図７（Ｃ）に示す第２の入力信号生成回路２０３の接続関係は一部異なっている。
【０１３９】
図７（Ｃ）に示すパルス信号出力回路は、トランジスタ１０１〜トランジスタ１０４で構成されるパルス信号生成回路２００と、トランジスタ１０５〜トランジスタ１０７で構成される第１の入力信号生成回路２０１と、トランジスタ１０８、トランジスタ１０９、及びトランジスタ１１１で構成される第２の入力信号生成回路２０２と、を含む。
【０１４０】
また、トランジスタ１０１〜トランジスタ１０９、及びトランジスタ１１１はそれぞれ、半導体膜の上下に絶縁膜を介して配置された第１のゲート端子及び第２のゲート端子と、半導体膜に接して設けられた第１の端子（ドレイン端子）及び第２の端子（ソース端子）と、を有する。
【０１４１】
トランジスタ１０１〜トランジスタ１０９、及びトランジスタ１１１には、半導体膜として酸化物半導体を用いることが好適である。酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。また、非晶質シリコンなどと比較して、オン電流および電界効果移動度を高めることができる。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現する。なお、酸化物半導体を用いたトランジスタについては後の実施の形態において詳述するから、ここでは省略する。
【０１４２】
図７（Ｃ）に示すパルス信号出力回路の構成について説明する。図１（Ｃ）と異なる点は、トランジスタ１０８の接続関係である。なお、第１の入力信号生成回路２０１及びパルス信号生成回路２００は、図１（Ｃ）に示す構成と同様であるため、詳細な説明は省略する。
【０１４３】
トランジスタ１０８は、第１の端子が電源線３２と接続され、第２の端子がトランジスタ１０２の第１のゲート端子、トランジスタ１０４の第１のゲート端子、及びトランジスタ１０６の第１のゲート端子と接続され、第１のゲート端子が入力端子２２と接続され、第２のゲート端子が電源線３３と接続されている。
【０１４４】
図７（Ｃ）におけるパルス信号出力回路が図７（Ａ）に示す第１のパルス信号出力回路１０＿１の場合、入力端子２１には、クロック信号ＣＬＫ１が入力され、入力端子２２には、クロック信号ＣＬＫ２が入力され、入力端子２４には、スタートパルスＳＰ１が入力され、入力端子２５には、第３のパルス信号出力回路１０＿３の出力信号（ＳＲＯＵＴ３）が入力される。また、出力端子２６から第１のパルス信号出力回路１０＿１の出力信号（ＳＲＯＵＴ１と記す）が第２のパルス信号出力回路１０＿２の入力端子２４に出力され、出力端子２７から出力信号ＯＵＴ（１）が出力される。なお、各入力端子に与えられるＨ信号はＶＤＤとし、Ｌ信号はＶＳＳとする。
【０１４５】
また、電源線３１にはＶＤＤが与えられ、電源線３２にはＶＳＳが与えられ、電源線３３にはＢＧ１が与えられ、電源線３４にはＢＧ２が与えられる。なお、ＢＧ１がとりうる電位は、ＧＮＤ＞ＢＧ１（負の電位）であり、ＢＧ２がとりうる電位は、ＧＮＤ≦ＢＧ２である。
【０１４６】
本実施の形態の以下の説明では、先の実施の形態と同様、図７（Ｃ）に示すパルス信号出力回路においてトランジスタ１０１の第１のゲート端子と、トランジスタ１０３の第１のゲート端子と、トランジスタ１０７の第２の端子との接続箇所を、ノードＡとする。また、トランジスタ１０２の第１のゲート端子と、トランジスタ１０４の第１のゲート端子と、トランジスタ１０６の第１のゲート端子と、トランジスタ１０９の第１の端子と、トランジスタ１１１の第２の端子との接続箇所を、ノードＢとする。
【０１４７】
上記ノードＡと出力端子２６との間には、ブートストラップ動作を好適に行うための容量素子を設けても良い。また、上記ノードＢの電位を保持するために、ノードＢに電気的に接続された容量素子を設けてもよい。
【０１４８】
〈動作〉
次に、図７に示すシフトレジスタの動作について図８乃至図１０を参照して説明する。具体的には、図８に示すタイミングチャート中の、第１の期間５１〜第５の期間５５の各期間における動作を、図９および図１０を用いて説明する。図８に示すタイミングチャート中、ＣＬＫ１〜ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１はスタートパルスを示し、ＯＵＴ（１）〜ＯＵＴ（４）は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出力回路１０＿４の出力端子２７からの出力を示し、ノードＡおよびノードＢはそれぞれノードＡおよびノードＢの電位を示し、ＳＲＯＵＴ１〜ＳＲＯＵＴ４は、第１のパルス信号出力回路１０＿１〜第４のパルス信号出力回路１０＿４の出力端子２６からの出力を示す。
【０１４９】
なお、以下の説明において、トランジスタ１０１〜トランジスタ１０９、トランジスタ１１１は、全てｎチャネル型のトランジスタであるものとする。また、図９および図１０において、トランジスタに×印が付されている場合には、当該トランジスタが非導通状態（オフ状態）にあることを表し、トランジスタに×印が付されていない場合には、当該トランジスタが導通状態（オン状態）にあることを表す。
【０１５０】
代表的に、第１のパルス信号出力回路１０＿１の動作について説明する。第１のパルス信号出力回路１０＿１の構成は、図７（Ｃ）に示す通りである。また、入力される各信号、供給される各電位の関係も図７（Ｃ）と同様である。
【０１５１】
第１の期間５１において、入力端子２４にＳＰ１としてＨ信号が入力されることにより、トランジスタ１０５の第１のゲート端子及び第２のゲート端子と、トランジスタ１０９の第１のゲート端子にＶＤＤが与えられ、トランジスタ１０５とトランジスタ１０９はオン状態になる。また、トランジスタ１０７の第１のゲート端子には電源線３２からＶＤＤが与えられることにより、トランジスタ１０７もオン状態となる。また、トランジスタ１０９の第２のゲート端子には、電源線３３からＢＧ１（例えば、負の電位）が与えられ、トランジスタ１０７の第２のゲート端子には、電源線３４からＢＧ２（例えば、ＧＮＤ）が与えられる（図９（Ａ）参照）。このとき、トランジスタ１０５の第２のゲート端子に、Ｈ信号が入力されることにより、トランジスタ１０５のしきい値電圧がマイナスシフトすることで、ノーマリーオンとすることができるため、オン電流を増加させることができる。
【０１５２】
なお、トランジスタ１０７の第２のゲート端子には、上述のように、電源線３４からＢＧ２が与えられている。これにより、トランジスタ１０７のしきい値電圧を０Ｖ付近に制御することができるため、トランジスタ１０６にかかる負荷を抑制することができる。
【０１５３】
トランジスタ１０５とトランジスタ１０７がオン状態となることにより、ノードＡの電位は上昇する。また、トランジスタ１０９がオン状態となることにより、ノードＢの電位は下降する。ノードＡの電位がＶＡＨ（ＶＡＨ＝ＶＤＤ−Ｖｔｈ１０５−Ｖｔｈ１０７）にまで達すると、トランジスタ１０５およびトランジスタ１０７がオフ状態となり、ノードＡは、ＶＡＨを維持したまま浮遊状態となる。
【０１５４】
ノードＡの電位がＶＡＨになると、トランジスタ１０１およびトランジスタ１０３がオン状態となる。ここで、ＣＬＫ１はＬ信号であるため、出力端子２６および出力端子２７からはＶＳＳが出力される。
【０１５５】
第２の期間５２において、入力端子２１にＣＬＫ１としてＨ信号が入力される。ここで、トランジスタ１０１およびトランジスタ１０３はオン状態であるため、出力端子２６の電位および出力端子２７の電位が上昇する。これに伴い、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子に入力される電位も上昇する。さらに、トランジスタ１０１の第１のゲート端子と第２の端子との間には容量が存在し、これによって第１のゲート端子と第２の端子とが容量結合されている。同様に、トランジスタ１０３の第１のゲート端子と第２の端子との間には容量が存在し、これによって第１のゲート端子と第２の端子とが容量結合されている。したがって、出力端子２６の電位および出力端子２７の電位の上昇と共に、浮遊状態であるノードＡの電位が上昇することになる（ブートストラップ動作）。ノードＡの電位は最終的にＶＤＤ＋Ｖｔｈ１０１より高くなり、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＤＤが出力される（図９（Ｂ）参照）。このとき、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子は、出力端子２６と接続されているため、トランジスタ１０１の第２のゲート端子及びトランジスタ１０３の第２のゲート端子には、ＶＤＤが与えられる。これにより、トランジスタ１０１及びトランジスタ１０３のしきい値電圧がマイナスシフトするため、Ｖｇ−Ｖｔｈが大きくなる。これにより、出力端子２７を充電させる時間をより短くすることができる。トランジスタ１０１及びトランジスタ１０３のしきい値電圧を抑制することにより、トランジスタ１０１及びトランジスタ１０３がオン状態であるときに、電流を増加させることができる。これにより、レイアウト面積の縮小と、消費電力を低減することができる。
【０１５６】
第３の期間５３においては、入力端子２２にＣＬＫ２としてＨ信号が入力されることにより、トランジスタ１０８の第１のゲート端子にＶＤＤが与えられ、トランジスタ１０８がオン状態となる。これにより、ノードＢの電位が上昇する。ノードＢの電位の上昇により、トランジスタ１０２、トランジスタ１０４、およびトランジスタ１０６がオン状態となり、ノードＡの電位が下降する。このため、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）としてＶＳＳが出力される（図９（Ｃ）参照）。
【０１５７】
第４の期間５４においては、入力端子２２にＣＬＫ２としてＬ信号が入力されることにより、トランジスタ１０８の第１のゲート端子にＶＳＳが与えられ、トランジスタ１０８がオフ状態となる。また、入力端子２５にＳＲＯＵＴ３としてＨ信号が入力されることにより、トランジスタ１１１の第１のゲート端子及び第２のゲート端子にＶＤＤが与えられ、トランジスタ１１１がオン状態となる。これにより、ノードＡの電位とノードＢの電位は第３の期間５３の電位が保持されて、出力端子２６の電位および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）として出力される電位はＶＳＳに保持される（図１０（Ａ）参照）。ここで、トランジスタ１１１の第２のゲート端子に、Ｈ信号が入力されることにより、トランジスタ１１１のしきい値電圧がマイナスシフトすることで、ノーマリーオンとすることができるため、オン電流を増加させることができる。
【０１５８】
第５の期間５５においては、入力端子２５にＳＲＯＵＴ３としてＬ信号が入力されることにより、ノードＢの電位が保持される。これにより、トランジスタ１０２、トランジスタ１０４およびトランジスタ１０６のオン状態が保持されて、出力端子２６および出力端子２７からＳＲＯＵＴ１及びＯＵＴ（１）として出力される電位はＶＳＳに保持される（図１０（Ｂ）参照）。
【０１５９】
なお、ノードＢの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分にオフ電流が小さいトランジスタ（例えば、酸化物半導体を用いたトランジスタ）を適用する場合には、このような問題は生じない。また、ノードＢの電位の下降を緩和するために、容量素子を設けても良い。この場合に設けられた容量素子は、トランジスタ１０２の第１のゲート端子と、トランジスタ１０４の第１のゲート端子と、トランジスタ１０６の第１のゲート端子と、トランジスタ１０８の第１の端子と、トランジスタ１０９の第１の端子と、に接続される。
【０１６０】
なお、その後の期間において、入力端子２２にＣＬＫ２としてＨ信号が入力される場合には、トランジスタ１０８の第１のゲート端子にＶＤＤが与えられ、トランジスタがオン状態となり、定期的にノードＢに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作を防止できる。
【０１６１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６２】
（実施の形態３）
本実施の形態では、先の実施の形態において示したパルス信号出力回路、およびシフトレジスタとは異なる態様の構成例に関して図１１を参照して説明する。
【０１６３】
本実施の形態で示すシフトレジスタの構成は、先の実施の形態において示したシフトレジスタの構成に近似している。相違点の一は、第ｎのパルス信号出力回路１０＿ｎの後段に、第１のダミーパルス信号出力回路１０＿Ｄ１および第２のダミーパルス信号出力回路１０＿Ｄ２が接続されている点である（図１１（Ａ）参照）。第１のダミーパルス信号出力回路１０＿Ｄ１や第２のダミーパルス信号出力回路１０＿Ｄ２は、第ｎ−１のパルス信号出力回路１０＿ｎ−１や第ｎのパルス信号出力回路１０＿ｎの入力端子２５に、パルス信号を供給する機能を有する。
【０１６４】
第１のダミーパルス信号出力回路１０＿Ｄ１や第２のダミーパルス信号出力回路１０＿Ｄ２の後段には、パルス信号出力回路は存在しない。つまり、第１〜第ｎのパルス信号出力回路とは異なり、第１のダミーパルス信号出力回路１０＿Ｄ１や第２のダミーパルス信号出力回路１０＿Ｄ２には後段（この場合、２段後）からのパルス信号が入力されない。このため、第１〜第ｎのパルス信号出力回路における入力端子２５に相当する端子が存在しない（図１１（Ｂ）および図１１（Ｃ）参照）。また、入力端子２５に関連するトランジスタ１１１も存在しない（図１１（Ｃ）参照）。
【０１６５】
ダミーパルス信号出力回路（第１及び第２のダミーパルス信号出力回路）の機能は、正規段のパルス信号出力回路（第ｎ−１〜第ｎのパルス信号出力回路）に適切なパルス信号を出力することであるから、ダミーパルス信号出力回路には、そのノードＢを十分に充電できる能力が必要となる。ここで、第１〜第ｎのパルス信号出力回路では、クロック信号の入力に起因する消費電力を低減するために、トランジスタ１０８およびトランジスタ１１０のサイズを小さくし（例えば、チャネル幅Ｗ、またはチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌを小さくし）、トランジスタ１１１によって充電能力を確保する構成を取るのが有効である。一方で、ダミーパルス信号出力回路にはトランジスタ１１１が存在しないから、トランジスタ１１１による充電能力を補うことができる程度に、トランジスタ１０８およびトランジスタ１１０のサイズを大きくすることが必要になる。
【０１６６】
具体的には、例えば、第１及び第２のダミーパルス信号出力回路のトランジスタ１０８またはトランジスタ１１０のチャネル幅Ｗ（またはチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌ）を、第１〜第ｎのパルス信号出力回路のトランジスタ１０８またはトランジスタ１１０のチャネル幅Ｗ（またはチャネル長Ｌに対するチャネル幅Ｗの比Ｗ／Ｌ）より大きくすればよい。このような構成を採用することで、正規段のパルス信号出力回路（第ｎ−１〜第ｎのパルス信号出力回路）における消費電力を低減しつつ、適切な動作を確保したシフトレジスタが実現される。
【０１６７】
なお、ダミーパルス信号出力回路の基本的な構成は、上記相違点を除き、先の実施の形態において示したパルス信号出力回路と同様である。パルス信号生成回路２００は、トランジスタ１０１乃至トランジスタ１０４を有する。また、第１の入力信号生成回路２０１は、トランジスタ１０５乃至トランジスタ１０７を有する。また、第２の入力信号生成回路２０２は、トランジスタ１０８乃至トランジスタ１１０を有する。
【０１６８】
また、ダミーパルス信号出力回路の動作についても、後段の出力が入力されない点を除いて先の実施の形態において示したパルス信号出力回路と同様である。よって、詳細については先の実施の形態を参酌することが可能である。なお、トランジスタ１１０は、設けても良いし設けなくとも良い。また、ダミーパルス信号出力回路では、少なくとも正規段のパルス信号出力回路（第ｎ−１〜第ｎのパルス信号出力回路）への出力が確保されればよいから、出力端子は２系統に限らず、１系統としても良い。つまり、出力端子２６または出力端子２７を省略することが可能である。なお、この場合には、省略される出力端子に付随するトランジスタ（例えば、出力端子２７を省略する場合には、トランジスタ１０３およびトランジスタ１０４）は、適宜省略すればよい。
【０１６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７０】
（実施の形態４）
本実施の形態では、上記実施の形態で述べたパルス信号出力回路やシフトレジスタに適用できるトランジスタの例について、図１２を参照して説明する。
【０１７１】
図１２（Ａ）には、トランジスタの上面図を示し、図１２（Ｂ）には、図１２（Ａ）におけるＡ１−Ａ２の断面図の例を示す。図１２に示すトランジスタは、半導体として酸化物半導体を用いるものである。酸化物半導体を用いることのメリットは、簡単なプロセス、低温のプロセスで、高い移動度と低いオフ電流が実現できることといえる。
【０１７２】
図１２（Ｂ）に示すように、トランジスタ４１０は、絶縁表面を有する基板４００上の、ゲート電極層４０２、ゲート絶縁層４０４、酸化物半導体層４１２、ドレイン電極層４１４ａ、及びソース電極層４１４ｂを含む。また、酸化物半導体層４１２に接するゲート絶縁層４１６が設けられ、ゲート絶縁層４１６上にはさらにゲート電極層４１８が設けられている。なお、ゲート電極層４０２及びゲート電極層４１８は、先の実施の形態における第１のゲート端子及び第２のゲート端子に相当する。また、ドレイン電極層４１４ａ及びソース電極層４１４ｂは、それぞれ第１の端子及び第２の端子に相当する。
【０１７３】
本実施の形態では、半導体層として酸化物半導体層４１２を用いる。酸化物半導体層４１２を用いたトランジスタ４１０は、オフ電流が極めて小さい。よって、これをパルス信号出力回路やシフトレジスタに用いることで、各ノードの電位保持が容易になり、パルス信号出力回路やシフトレジスタの誤動作の確率を極めて低く抑えることができる。
【０１７４】
図１２に示すトランジスタ４１０は、ドレイン電極層４１４ａ及びソース電極層４１４ｂと、ゲート電極層４０２とが一部重なる構造であるが、ドレイン電極層４１４ａ及びソース電極層４１４ｂと、ゲート電極層４０２とが重ならない構造であってもよい。
【０１７５】
酸化物半導体は非単結晶であり、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１７６】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１７７】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１７８】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１７９】
【数８】
0006288905.tif 000009
【０１８０】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１８１】
酸化物半導体層４１２として、結晶を含み、結晶性を有する酸化物半導体層（結晶性酸化物半導体層）を用いることができる。結晶性酸化物半導体層における結晶状態は、結晶軸の方向が無秩序な状態でも、一定の配向性を有する状態であってもよい。
【０１８２】
例えば、結晶性酸化物半導体層として、表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層を用いることができる。
【０１８３】
表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶を含む酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＡＡＣ−ＯＳともいう）層である。なお、該酸化物半導体層は、一部に結晶粒界（グレインバウンダリー）を有することもある。
【０１８４】
ＣＡＡＣ−ＯＳ膜とは、ｃ軸配向し、かつａｂ面、表面または界面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向においては、金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜である。ＣＡＡＣ−ＯＳ膜とは、ｃ軸に対しては結晶化した薄膜であり、ａｂ面に対しては必ずしも配列していない。
【０１８５】
広義に、ＣＡＡＣ−ＯＳ膜は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形もしくは六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状に配列した相を含んでいる。
【０１８６】
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１８７】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面やＣＡＡＣ−ＯＳ膜の表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳを含む薄膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面、界面等に垂直な方向）を向いていてもよい。
【０１８８】
該酸化物半導体層をトランジスタに用いることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることができる。
【０１８９】
ｃ軸配向を有した酸化物半導体層を得る方法としては、３つ挙げられる。１つ目は、成膜温度を２００℃以上５００℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。２つ目は、膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。３つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の加熱処理を行い、２層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【０１９０】
酸化物半導体層４１２の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４１２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１９１】
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することが好ましい。
【０１９２】
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ電流は十分に小さくなる。
【０１９３】
具体的には、上述の酸化物半導体層を具備するトランジスタでは、室温（２５℃）におけるチャネル幅１μｍあたりのオフ電流密度を、トランジスタのチャネル長Ｌが１０μｍ、トランジスタのソース−ドレイン間の電圧が３Ｖの条件において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、さらには１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下にすることが可能である。
【０１９４】
また、高純度化された酸化物半導体層を具備するトランジスタ４１０は、オン電流の温度依存性がほとんど見られず、オフ電流も非常に小さいままである。
【０１９５】
次に、図１２に示すトランジスタ４１０の作製工程について、図１３を用いて説明する。
【０１９６】
まず、絶縁表面を有する基板４００上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層４０２を形成する。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１９７】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【０１９８】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４１２を含むトランジスタ４１０を直接作製してもよいし、他の作製基板に酸化物半導体層４１２を含むトランジスタ４１０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層４１２を含むトランジスタ４１０との間に剥離層を設けるとよい。
【０１９９】
ゲート電極層４０２の材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を適用することができる。また、ゲート電極層４０２として、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０２は、単層構造としてもよいし、積層構造としてもよい。
【０２００】
また、ゲート電極層４０２の材料として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０２０１】
なお、後に成膜されるゲート絶縁層４０４と接するゲート電極層４０２の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０２０２】
次に、ゲート電極層４０２上にゲート絶縁層４０４を形成する。
【０２０３】
ゲート絶縁層４０４の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０２０４】
ゲート絶縁層４０４の材料として、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を適用することができる。ゲート絶縁層４０４は、後に成膜される酸化物半導体層４０６と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０４は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０４として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層４０４として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０４として用いることで、後に成膜される酸化物半導体層４０６に酸素を供給することができる。さらに、ゲート絶縁層４０４は、作製するトランジスタのサイズやゲート絶縁層４０４の段差被覆性を考慮して形成することが好ましい。
【０２０５】
また、ゲート絶縁層４０４の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ、（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０４は、単層構造としても良いし、積層構造としても良い。
【０２０６】
次に、ゲート絶縁層４０４上に酸化物半導体層４０６を成膜する（図１３（Ａ）参照）。
【０２０７】
ここで、酸化物半導体層の形成工程において、酸化物半導体層に水素、又は水がなるべく含まれないようにするために、酸化物半導体層４０６の成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁層４０４が形成された基板を予備加熱し、基板４００及びゲート絶縁層４０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
【０２０８】
ゲート絶縁層４０４において酸化物半導体層４０６が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、ドライエッチング処理、プラズマ処理、又は研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法）を用いることができる。
【０２０９】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、ゲート絶縁層４０４の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２１０】
平坦化処理として、ドライエッチング処理、プラズマ処理、又は研磨処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、ゲート絶縁層４０４表面の凹凸状態に合わせて適宜設定すればよい。
【０２１１】
なお、酸化物半導体層４０６は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【０２１２】
なお、本実施の形態において、酸化物半導体層４０６を、スパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子百分率］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
【０２１３】
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層４０６は緻密な膜とすることができる。
【０２１４】
酸化物半導体層４０６を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【０２１５】
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体層４０６を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層４０６に含まれる不純物の濃度を低減できる。
【０２１６】
また、ゲート絶縁層４０４と酸化物半導体層４０６とを大気に解放せずに連続的に成膜することが好ましい。ゲート絶縁層４０４と酸化物半導体層４０６とを大気に曝露せずに連続して成膜すると、ゲート絶縁層４０４表面に水素や水分などの不純物が吸着することを防止することができる。
【０２１７】
次に、酸化物半導体層４０６に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行う。酸化物半導体層４０６に加熱処理を行うことにより、過剰な水素が除去された酸化物半導体層４０８を形成することができる（図１３（Ｂ）参照）。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層４０６に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
【０２１８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２１９】
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
【０２２０】
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２２１】
また、加熱処理で酸化物半導体層４０６を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することができる。
【０２２２】
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０２２３】
脱水化又は脱水素化のための加熱処理を、酸化物半導体層４１２として島状に加工される前、膜状の酸化物半導体層４０６がゲート絶縁層４０４を覆った状態で行うと、ゲート絶縁層４０４に含まれる酸素が加熱処理によって外方拡散されるのを防止することができるため好ましい。
【０２２４】
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素が同時に脱離して減少してしまうおそれがある。酸化物半導体層４０８において、酸素が脱離した箇所では酸素欠損が存在し、該酸素欠損に起因してトランジスタの電気的特性変動を招くドナー準位が生じてしまう。
【０２２５】
よって、脱水化又は脱水素化処理を行った酸化物半導体層４０８に、酸素を供給することが好ましい。酸化物半導体層へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
【０２２６】
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁層をゲート絶縁層４０４として用い、酸化物半導体層４０８と接して設けることによって、該酸化物絶縁層から酸化物半導体層へ酸素を供給することができる。上記構成において、脱水化又は脱水素化処理として加熱処理を行った酸化物半導体層４０８及び酸化物絶縁層を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体層４０８への酸素の供給を行ってもよい。
【０２２７】
酸素の供給源となる酸素を多く（過剰に）含むゲート絶縁層４０４と酸化物半導体層４０８と接して設けることによって、該ゲート絶縁層４０４から酸化物半導体層４０８へ酸素を供給することができる。また、酸化物半導体層４０８へ酸素を供給することにより、酸化物半導体層４０８中の酸素欠損を補填することができる。
【０２２８】
次に、酸化物半導体層４０８をフォトリソグラフィ工程により、島状の酸化物半導体層４１２に形成する（図１３（Ｃ）参照）。なお、当該フォトリソグラフィ工程に用いるレジストマスクは、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２２９】
なお、酸化物半導体層４０８のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層４０８のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
【０２３０】
次に、酸化物半導体層４１２に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０２３１】
酸化物半導体層４１２に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４１２を高純度化することができる。高純度化された酸化物半導体層４１２を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【０２３２】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【０２３３】
酸素の導入工程は、酸化物半導体層４１２に酸素導入する場合、酸化物半導体層４１２に直接導入してもよいし、後に成膜されるゲート絶縁層４１６を通過して酸化物半導体層４１２へ導入してもよい。酸素をゲート絶縁層４１６を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、酸素を露出された酸化物半導体層４１２へ直接導入する場合は、プラズマ処理なども用いることができる。
【０２３４】
酸化物半導体層への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体層に、酸素の導入を複数回行ってもよい。
【０２３５】
次いで、酸化物半導体層４１２上に、ドレイン電極層４１４ａ及びソース電極層４１４ｂ（これと同じ層で形成される配線を含む）となる導電膜を形成した後、フォトリソグラフィ工程により、ドレイン電極層４１４ａ及びソース電極層４１４ｂを形成する（図１３（Ｄ）参照）。
【０２３６】
該導電膜は後の加熱処理に耐えられる材料を用いる。ドレイン電極層４１４ａ及びソース電極層４１４ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ドレイン電極層４１４ａ及びソース電極層４１４ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０２３７】
次に、酸化物半導体層４１２、ドレイン電極層４１４ａ、及びソース電極層４１４ｂを覆うように、ゲート絶縁層４１６を成膜する。なお、ゲート絶縁層４１６の材料及び成膜方法として、ゲート絶縁層４０４と同様の材料及び成膜方法を適用することができるため、詳細な説明は省略する。
【０２３８】
次に、ゲート絶縁層４１６上にゲート電極層４１８となる導電膜を形成した後、フォトリソグラフィ工程により、ゲート電極層４１８を形成する（図１３（Ｅ）参照）。なお、ゲート電極層４１８の材料及び成膜方法として、ゲート電極層４０２と同様の材料及び成膜方法を適用することができるため、詳細な説明は省略する。
【０２３９】
以上の工程でトランジスタ４１０が形成される（図１３（Ｅ）参照）。
【０２４０】
なお、ゲート絶縁層４１６、及びゲート電極層４１８上には、さらに保護絶縁層を形成してもよい。保護絶縁層は、水素や水などの、外部からの侵入を防止する。保護絶縁層としては、例えば、窒化シリコン膜、窒化アルミニウム膜などを用いることができる。成膜方法は特に限定されないが、ＲＦスパッタ法は量産性がよいため、保護絶縁層の成膜方法として適している。
【０２４１】
さらに、保護絶縁層上には、トランジスタ起因の表面凹凸を低減するための平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０２４２】
なお、保護絶縁層又は平坦化絶縁膜の成膜後には、さらに、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の条件で、熱処理を行ってもよい。
【０２４３】
このように、本実施の形態を用いて作製した、高純度化された酸化物半導体層を含むトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、このトランジスタを用いることにより、ノードの電位保持が容易になる。よって、これをパルス信号出力回路やシフトレジスタに用いることで、パルス信号出力回路やシフトレジスタの誤動作の確率を極めて低く抑えることができる。
【０２４４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４５】
（実施の形態５）
上記実施の形態１乃至実施の形態３で一例を示したシフトレジスタを用いて、表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０２４６】
表示装置に用いる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を適用することができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０２４７】
図１４（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第１の基板４００１と第２の基板４００６によって封止されている。図１４（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）４０１８ａ、４０１８ｂから供給されている。
【０２４８】
図１４（Ｂ）及び図１４（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図１４（Ｂ）及び図１４（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路４００３が実装されている。図１４（Ｂ）及び図１４（Ｃ）においては、別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０２４９】
また、図１４（Ｂ）及び図１４（Ｃ）においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０２５０】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１４（Ａ）は、ＣＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、図１４（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１４（Ｃ）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０２５１】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【０２５２】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣもしくはＴＡＢテープもしくはＴＣＰが取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０２５３】
また、第１の基板上に設けられた画素部は、トランジスタを複数有しており、該トランジスタとして、先の実施の形態で例示したトランジスタを適用してもよい。
【０２５４】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２５５】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いると良い。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理が不要となる。このため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０２５６】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【０２５７】
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。
【０２５８】
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いる。
【０２５９】
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
【０２６０】
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２６１】
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、本発明の一態様は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０２６２】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０２６３】
有機ＥＬ素子では、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。当該メカニズムから、このような発光素子は電流励起型の発光素子と呼ばれる。
【０２６４】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【０２６５】
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能である。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【０２６６】
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
【０２６７】
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
【０２６８】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０２６９】
なお、マイクロカプセル中の第１の粒子および第２の粒子には、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
【０２７０】
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【０２７１】
以上に例示する表示装置に、実施の形態１または実施の形態２で示したパルス信号出力回路を適用することで、様々な機能を有する表示装置を提供することができる。
【０２７２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７３】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
【０２７４】
図１５（Ａ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製したノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。
【０２７５】
図１５（Ｂ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製した携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。
【０２７６】
また、本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。図１５（Ｃ）は該電子ペーパーを一部品として実装して作製した電子書籍である。図１５（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２７７】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１５（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１５（Ｃ）では表示部２７０７）に画像を表示することができる。
【０２７８】
また、図１５（Ｃ）では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０２７９】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２８０】
図１５（Ｄ）は、本明細書に開示する半導体装置を少なくとも一部品として実装して作製した携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０２８１】
また、表示パネル２８０２はタッチパネルを備えており、図１５（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２８２】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２８３】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入することで、より大量のデータ保存及び移動に対応できる。
【０２８４】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２８５】
図１５（Ｅ）は本明細書に開示する半導体装置を少なくとも一部品として実装して作製したデジタルビデオカメラであり、本体３０５１、第１の表示部３０５７、接眼部３０５３、操作スイッチ３０５４、第２の表示部３０５５、バッテリー３０５６などによって構成されている。
【０２８６】
図１５（Ｆ）は、本明細書に開示する半導体装置を少なくとも一部品として実装したテレビジョン装置の一例を示している。テレビジョン装置９６００では、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。
【０２８７】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２８８】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２９０】
１１    信号線
１２    信号線
１３    信号線
１４    信号線
１５    配線
２１    入力端子
２２    入力端子
２３    入力端子
２４    入力端子
２５    入力端子
２６    出力端子
２７    出力端子
３１    電源線
３２    電源線
３３    電源線
３４    電源線
５１    期間
５２    期間
５３    期間
５４    期間
５５    期間
５６    期間
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
２００    パルス信号生成回路
２０１    第１の入力信号生成回路
２０２    第２の入力信号生成回路
２０３    第２の入力信号生成回路
４００    基板
４０２    ゲート電極層
４０４    ゲート絶縁層
４０６    酸化物半導体層
４０８    酸化物半導体層
４１０    トランジスタ
４１２    酸化物半導体層
４１４ａ    ドレイン電極層
４１４ｂ    ソース電極層
４１６    ゲート絶縁層
４１８    ゲート電極層
２７００    電子書籍
２７０１    筐体
２７０３    筐体
２７０５    表示部
２７０７    表示部
２７１１    軸部
２７２１    電源
２７２３    操作キー
２７２５    スピーカー
２８００    筐体
２８０１    筐体
２８０２    表示パネル
２８０３    スピーカー
２８０４    マイクロフォン
２８０５    操作キー
２８０６    ポインティングデバイス
２８０７    カメラ用レンズ
２８０８    外部接続端子
２８１０    太陽電池セル
２８１１    外部メモリスロット
３００１    本体
３００２    筐体
３００３    表示部
３００４    キーボード
３０２１    本体
３０２２    スタイラス
３０２３    表示部
３０２４    操作ボタン
３０２５    外部インターフェイス
３０５１    本体
３０５３    接眼部
３０５４    操作スイッチ
３０５５    表示部
３０５６    バッテリー
３０５７    表示部
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４０１８    ＦＰＣ
４０１８ａ    ＦＰＣ
４０１８ｂ    ＦＰＣ
９６００    テレビジョン装置
９６０１    筐体
９６０３    表示部
９６０５    スタンド
【図１】
0006288905.tif 000010
【図２】
0006288905.tif 000011
【図３】
0006288905.tif 000012
【図４】
0006288905.tif 000013
【図５】
0006288905.tif 000014
【図６】
0006288905.tif 000015
【図７】
0006288905.tif 000016
【図８】
0006288905.tif 000017
【図９】
0006288905.tif 000018
【図１０】
0006288905.tif 000019
【図１１】
0006288905.tif 000020
【図１２】
0006288905.tif 000021
【図１３】
0006288905.tif 000022
【図１４】
0006288905.tif 000023
【図１５】
0006288905.tif 000024