(57)【特許請求の範囲】
【請求項１】
受信データ信号に判定帰還型等化処理を行い、ストローブポイントで取り込む判定帰還型等化回路と、
前記判定帰還型等化回路の出力からクロックデータを再生すると共に、前記判定帰還型等化回路における前記受信データ信号の取り込み電圧レベルを制御する制御部と、
前記ストローブポイントの位相を変化させる位相シフタと、を有し、
前記制御部は、
前記位相シフタを制御して、前記受信データ信号を、第１電圧レベルで正しく取り込める位相範囲の両端位相を検出し、
前記両端位相の中間位相を算出し、
前記両端位相の一方において、前記受信データ信号を正しく取り込める限界電圧レベルを検出し、
アイパターンにおける、前記両端位相の他方の位置と、前記限界電圧レベルの位置から、２つの位置を結ぶ直線の傾きを算出し、
前記中間位相において、前記受信データ信号を正しく取り込める電圧範囲の中間電圧レベルを検出し、
アイパターンにおける、前記中間位相を通り前記傾きを有する直線上で、前記中間電圧レベルと同じ電圧レベルとなる位相と、前記中間位相との位相差を算出し、
前記中間位相を前記位相差の分だけシフトした位相に、前記ストローブポイントを設定する、ストローブポイント設定処理を実行することを特徴とする受信回路。
【請求項２】
送信部と、受信部と、を有する送受信回路であって、
前記受信部は、
受信データ信号に判定帰還型等化処理を行い、ストローブポイントで取り込む判定帰還型等化回路と、
前記判定帰還型等化回路の出力からクロックデータを再生すると共に、前記判定帰還型等化回路における前記受信データ信号の取り込み電圧レベルを制御する制御部と、
前記ストローブポイントの位相を変化させる位相シフタと、を有し、
前記制御部は、
前記位相シフタを制御して、前記受信データ信号を、第１電圧レベルで正しく取り込める位相範囲の両端位相を検出し、
前記両端位相の中間位相を算出し、
前記両端位相の一方において、前記受信データ信号を正しく取り込める限界電圧レベルを検出し、
アイパターンにおける、前記両端位相の他方の位置と、前記限界電圧レベルの位置から、２つの位置を結ぶ直線の傾きを算出し、
前記中間位相において、前記受信データ信号を正しく取り込める電圧範囲の中間電圧レベルを検出し、
アイパターンにおける、前記中間位相を通り前記傾きを有する直線上で、前記中間電圧レベルと同じ電圧レベルとなる位相と、前記中間位相との位相差を算出し、
前記中間位相を前記位相差の分だけシフトした位相に、前記ストローブポイントを設定する、ストローブポイント設定処理を実行することを特徴とする送受信回路。
【請求項３】
前記送信部から前記受信部への伝送経路と、
前記ストローブポイント設定処理において前記受信部が受信するデータ信号パターンを生成するデータパターン生成部と、を有し、
前記送信部は、前記データパターン生成部の生成した前記データ信号パターンに対応する送信データ信号を前記受信部に送信し、
前記制御部は、前記データ信号パターンに対応して受信データ信号が正しく受信されたか判定する請求項２に記載の送受信回路。
【請求項４】
請求項１に記載の受信回路を有する集積回路。
【請求項５】
請求項２または３に記載の送受信回路を有する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路、送受信回路および集積回路に関する。
【背景技術】
【０００２】
高速なデータ(Data)信号の伝送を行うSERializer/DESerializer(SERDES）回路等の受信回路（レシーバ）は、等化器と呼ばれるフィルタを搭載し、伝送経路で伝送された後の信号間干渉(InterSymbol Interference: ISI)で歪んだ信号波形の補正を行う。等化器は、線形等化器(Linear Equalizer: LE)または判定帰還型等化器(Decision-Feedback Equalizer: DFE)により、またはＬＥとＤＦＥを組み合わせることにより実現される。
【０００３】
一方、受信回路は、受信データ信号の変化エッジに対応するバウンダリィ位相を検出し、バウンダリィ(Boundary)を追跡するためのClock Data Recovery (CDR)回路と呼ばれる論理回路を搭載している。一般に、隣接する２つのバウンダリィの中間の位相は、受信データ信号のピーク付近になる。
【０００４】
ＤＦＥを使用する受信回路では、電圧方向の高さは自動で調整される。これに対して、受信データ信号を取り込むストローブポイントは、ＣＤＲにより再生されたクロックの２つのバウンダリィの中間の位相に設定されていた。そのため、電圧方向は最適な値に調整されても、ストローブポイントについては中間位相に固定であった。
【０００５】
上記のように、隣接する２つのバウンダリィの中間の位相は、受信データ信号のピーク付近になるのが一般的であり、データレートが比較的低い場合には、ストローブポイントの位相が固定でも大きな問題にならない。しかし、データレートが高くなると、波形の変形が相対的に大きくなり、ストローブポイントが最適な位相から少しずれるだけでも、正しい受信が行えず、ビット・エラー・レート(Bit Error Rate: BER)が高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１２４５９３号公報
【特許文献２】特開２００５−３０３６０７号公報
【特許文献３】国際公開第２００８／１１７４４１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態によれば、簡易な処理で、ストローブポイントを最適位相に設定する受信回路が実現される。
【課題を解決するための手段】
【０００８】
第１の態様の受信回路は、判定帰還型等化回路と、制御部と、位相シフタと、を有する。判定帰還型等化回路は、受信データ信号に判定帰還型等化処理を行い、ストローブポイントで取り込む。制御部は、判定帰還型等化回路の出力からクロックデータを再生すると共に、判定帰還型等化回路における受信データ信号の取り込み電圧レベルを制御する。位相シフタは、ストローブポイントの位相を変化させる。制御部は、ストローブポイント設定処理を実行する。ストローブポイント設定処理で、制御部は、位相シフタを制御して、受信データ信号を、第１電圧レベルで正しく取り込める位相範囲の両端位相を検出し、両端位相の中間位相を算出し、両端位相の一方において、受信データ信号を正しく取り込める限界電圧レベルを検出する。制御部は、さらに、アイパターンにおける、両端位相の他方の位置と、限界電圧レベルの位置から、２つの位置を結ぶ直線の傾きを算出し、中間位相において、受信データ信号を正しく取り込める電圧範囲の中間電圧レベルを検出する。制御部は、さらに、アイパターンにおける、中間位相を通り算出した傾きを有する直線上で、中間電圧レベルと同じ電圧レベルとなる位相と、中間位相との位相差を算出する。制御部は、さらに、中間位相を位相差の分だけシフトした位相に、ストローブポイントを設定する、ストローブポイント設定処理を実行する。
【０００９】
第２の態様の送受信回路は、送信部と、受信部と、を有する。受信部は、判定帰還型等化回路と、制御部と、位相シフタと、を有する。判定帰還型等化回路は、受信データ信号に判定帰還型等化処理を行い、ストローブポイントで取り込む。制御部は、判定帰還型等化回路の出力からクロックデータを再生すると共に、判定帰還型等化回路における受信データ信号の取り込み電圧レベルを制御する。位相シフタは、ストローブポイントの位相を変化させる。制御部は、ストローブポイント設定処理を実行する。ストローブポイント設定処理で、制御部は、位相シフタを制御して、受信データ信号を、第１電圧レベルで正しく取り込める位相範囲の両端位相を検出し、両端位相の中間位相を算出し、両端位相の一方において、受信データ信号を正しく取り込める限界電圧レベルを検出する。制御部は、さらに、アイパターンにおける、両端位相の他方の位置と、限界電圧レベルの位置から、２つの位置を結ぶ直線の傾きを算出し、中間位相において、受信データ信号を正しく取り込める電圧範囲の中間電圧レベルを検出する。制御部は、さらに、アイパターンにおける、中間位相を通り算出した傾きを有する直線上で、中間電圧レベルと同じ電圧レベルとなる位相と、中間位相との位相差を算出する。制御部は、さらに、中間位相を位相差の分だけシフトした位相に、ストローブポイントを設定する、ストローブポイント設定処理を実行する。
【発明の効果】
【００１０】
実施形態によれば、ストローブポイントを最適位相に自動設定する受信回路が、簡易な構成で実現される。
【図面の簡単な説明】
【００１１】
【図１】図１は、チップ間で、複数のシリアルデータ信号(Serial signal)を並列に送受信する通信システムの構成を示す図である。
【図２】図２は、高速のデータ通信システムの受信データ信号の波形例を示す図であり、（Ａ）が実際の波形例を示し、（Ｂ）がアイ開口を模式的に示す。
【図３】図３は、判定帰還型等化器(Decision-Feedback Equalizer: DFE)の構成を示す図である。
【図４】図４は、実施形態において、ストローブポイントを最適位相に設定する処理を示すフローチャートである。
【図５】図５は、実施形態のチップのＳＥＲＤＥＳ回路の構成を示す図である。
【図６】図６は、実施形態のＳＥＲＤＥＳ回路のより詳細な構成を示す図である。
【図７】図７は、図４のフローチャートで、算出処理を除く、ステップＳ１１、Ｓ１２およびＳ１４における処理を示すフローチャートである。
【図８】図８は、２タップ構成のＤＦＥの構成例を示す図である。
【発明を実施するための形態】
【００１２】
実施形態の受信回路を説明する前に、一般的な通信システムについて説明する。
【００１３】
高速なデータ(Data)通信を行う通信システムでは、送信側で生成されたパラレルデータをシリアルデータに変換した後伝送経路に出力し、受信側では受信したシリアルデータをパラレルデータに変換する。そのため、このような通信を行うチップは、SERializer/DESerializer(SERDES）回路を有する。受信側は、受信したデータ信号から通信クロックを再生するクロックデータ再生回路(Clock Data Recovery: CDR)回路を有し、再生したクロックで受信データを取り込む。さらに、チップ間のデータ通信速度を向上するため、上記のシリアルデータの通信を並列で行うようになっている。
【００１４】
図１は、チップ間で、複数のシリアルデータ信号(Serial signal)を並列に送受信する通信システムの構成を示す図である。
チップ(Chip)１０Ａおよび１０Ｂは、それぞれＳＥＲＤＥＳ回路１１を有する。ＳＥＲＤＥＳ回路１１は、複数（ここでは４個）の入出力（ＩＯ）回路１２Ａ−１２Ｄを有する。ＳＥＲＤＥＳ回路１１は、送信時には、チップ内で生成されたパラレルデータを、シリアルデータに変換してＩＯ回路から出力し、受信時には、受信したシリアルデータをパラレルデータに変換して、チップ内に供給する。図１の構成であれば、例えば、３２ビットパラレルデータを４×８ビットシリアルデータに変換して出力する。チップ１０Ａおよび１０Ｂは、送信側にも受信側にもなり、どちらが送信側になるかで、伝送経路におけるデータ信号の方向が決定される。
【００１５】
通信されるデータ信号は、送信側におけるドライバのスルーレート、伝送経路で発生するノイズ、受信側の増幅回路の特性等の影響で劣化し、データ通信速度が高くなるにしたがって、受信データ信号の波形劣化の影響が大きくなる。受信データ信号の波形劣化が大きくなると、正しい通信が行えなくなる。
【００１６】
図２は、高速のデータ通信システムの受信データ信号の波形例を示す図であり、（Ａ）が実際の波形例を示し、（Ｂ）がアイ開口を模式的に示す。
【００１７】
図２の（Ａ）において、実線が１サイクル前のデータが“１”で“０”に変化する時の波形を、破線が１サイクル前のデータが“０”で“１”に変化する時の波形を、それぞれ示す。図２の（Ｂ）は、図２の（Ａ）における実線の波形を模式的に示す。図２の（Ｂ）は、後述の説明に利用する。
【００１８】
図２の（Ａ）に示す波形では、正確な受信が行えない。そこで、波形劣化の影響を低減するため、高速なデータ(Data)信号の伝送を行う受信回路（レシーバ）は、等化器と呼ばれるフィルタを搭載し、伝送路で伝送された後の信号間干渉(InterSymbol Interference: ISI)で歪んだ信号波形の補正を行う。等化器は、線形等化器(Linear Equalizer: LE)または判定帰還型等化器(Decision-Feedback Equalizer: DFE)により、またはＬＥとＤＦＥを組み合わせることにより、実現される。ＤＦＥは、過去のデータ列から、波形の劣化情報を推測し補正をかける機能を有する。これに対して、線形等化器は、前方等化器(Feed-Forward Equalizer: FFE)とも呼ばれる。
【００１９】
図３は、判定帰還型等化器(Decision-Feedback Equalizer: DFE)の構成を示す図である。
ＤＦＥは、２個の加算回路２１Ａおよび２１Ｂと、選択回路（セレクタ）２２と、ラッチ回路（Ｌａｔｃｈ）２３と、を有する。加算回路２１Ａは、１データサイクル(1 Unit Interval: 1UI)前のデータが“１”であると仮定して、１ＵＩ前のデータの影響を除去する電圧(+V1)を加算し、DFE Data Aを生成する。加算回路２１Ｂは、１ＵＩ前のデータが“０”であると仮定して、１ＵＩ前のデータの影響を除去する電圧(-V1)を加算してDFE Data Bを生成する。
【００２０】
セレクタ２２は、ラッチ回路２３の出力、すなわち１ＵＩ前のデータに応じて、DFE Data AとDFE Data Bの一方を選択する。ラッチ回路２３は、クロックＣＬＫの立ち上りに応じてセレクタ２２の出力をラッチし、次にＣＬＫが立ち上るまでラッチしたデータを保持する。
【００２１】
図３のＤＦＥは、１ＵＩ前のデータが“１”である時と“０”である時の補正をあらかじめ行っておき、１ＵＩ前のデータが確定した後、適切な補正である方を選択する。このようなＤＦＥは、speculative型と呼ばれ、２通りの補正を行い、一方は無駄になるが、補正に要する時間を短縮できるので、高速の受信回路で広く使用される。ＤＦＥについては広く知られているので、これ以上の説明は省略する。
【００２２】
一方、受信回路は、受信データ信号の変化エッジに対応するバウンダリィ位相を検出し、バウンダリィ(Boundary)を追跡するためのクロックデータ再生(Clock Data Recovery: CDR)回路と呼ばれる論理回路を搭載している。ＣＤＲ回路は、受信クロックに対応する周波数で発振するＰＬＬ回路を有する場合と、他のチップと類似の周波数のクロックを発生する発振回路を有する場合がある。前者の場合、ＰＬＬ回路の所定位相のクロックを抽出して受信データクロックとして使用する。後者の場合、周波数が完全に一致することは無いので、位相補間(Phase Interpolator: PI)回路を設け、受信データ信号の変化エッジに追従するバウンダリィおよび変化エッジから所定の位相の受信データクロックを生成する。なお、前者の場合で、ＰＬＬ回路の出力からＰＩ回路により所望の位相の受信データクロックを生成する場合もある。ここでは、受信データクロックＣＬＫの立ち上りエッジをストローブポイントと称する。一般に、隣接する２つのバウンダリィの中間の位相は、受信データ信号のピーク付近になるので、ストローブポイントは、バウンダリィの中間位相としていた。
【００２３】
ＤＦＥを使用する受信回路では、電圧方向の高さは自動で調整される。そのため、電圧方向は最適な値に調整されても、ストローブポイントについては中間位相に固定であった。
【００２４】
上記のように、隣接する２つのバウンダリィの中間の位相は、受信データ信号のピーク付近になるのが一般的であり、データレートが比較的低い場合には、ストローブポイントの位相が固定でも大きな問題にならない。しかし、データレートが高くなると、波形の劣化の影響が相対的に大きくなり、ストローブポイントがアイ開口の幅が広い最適な位相から少しずれるだけでも、正しい受信が行えず、ビット・エラー・レート(Bit Error Rate: BER)の低下を招く。
【００２５】
そのため、ストローブポイントを最適な位相に調整することが求められるが、そのためにはアイ開口の形状を把握する必要がある。アイ開口の形状を検出する回路は、回路規模が大きい上、検出に要する時間が長いという問題がある。
【００２６】
以下に説明する実施形態のＳＥＲＤＥＳ回路を含むチップ（集積回路）によれば、簡易な処理で、ストローブポイントを最適位相に設定する受信回路が実現される。
【００２７】
ＤＦＥを有する受信回路は、ストローブポイントにおいて、データを正しく受信できる電圧範囲を検出できる。また、前述のように、ストローブポイントは、位相補間(Phase Interpolator: PI)回路により変更可能であり、ＰＩ回路はストローブポイントの位相シフタとして機能する。実施形態の受信回路は、これらの既存の機能を利用する。
【００２８】
既存の機能を利用することにより、追加する回路規模を小さくできるが、アイ開口の形状を検出したのでは検出時間が長くなり、実用が難しい。そこで、実施形態の受信回路は、簡易な処理でストローブポイントを最適位相に設定する。
【００２９】
図４は、実施形態において、ストローブポイントを最適位相に設定する処理を示すフローチャートである。
図４および図２の（Ｂ）を参照して、ストローブポイントを最適位相に設定するアルゴリズムを説明する。
【００３０】
前述のように、図２の（Ｂ）は、１ＵＩ前のデータが“１”で“０”に変化する時の波形を模式的に示す図であり、斜線の部分がアイ開口に相当する。ストローブポイントは、斜線の部分で、上下幅が最大になる位置に設定することが望ましい。
【００３１】
図４のステップＳ１１で、初期状態に設定する。
図２の（Ｂ）において、バツ印は、電圧レベルが０Ｖで、位相がストローブポイントの初期値である点であり、例えば、隣接するバウンダリィの中間の位相である。図から明らかなように、バツ印で示す位置は、アイ開口の振幅が最大になる位置ではない。
【００３２】
ステップＳ１２で、バツ印で示す位置から、電圧レベルが０Ｖである状態を維持しながら、左右に位相をずらし、エラー(Error)あり／なしの限界となる黒三角印の２点の位置を検出する。
ステップＳ１３で、２つの黒三角印の中間位相の位置（丸印）を求める。
【００３３】
ステップＳ１４で、２つの黒三角印の一方（ここでは左側）の位相で、ＤＦＥの電圧を変化させて、エラー(Error)あり／なしの限界となる限界電圧を検出する。
ステップＳ１５で、アイパターンの座標において、左側の黒三角印の位相で且つ限界電圧となる点と、２つの黒三角印の他方（ここでは右側）とを結ぶ直線の傾きを算出する。
【００３４】
ステップＳ１６で、丸印の中間位相での最適電圧を検出する。最適電圧は、例えば、電圧を上下に変化させた上限と下限の中間電圧である。図２の（Ｂ）では、最適電圧の位置を白三角印で示す。
ステップＳ１７で、最適電圧と丸印の電圧（０Ｖ）との差を、ステップＳ１５で算出した傾きで除して、シフト位相を算出する。
【００３５】
ステップＳ１８で、中間位相からシフト位相分ずらした最適位相を算出する。図２の（Ｂ）では、丸印の中間位相を通り上記の傾きの直線上で、最適位相の位置を四角印で示す。四角印の位置の電圧は、中間位相での最適電圧を同じである。
以上のように算出した最適位相をストローブポイントに設定する。
【００３６】
以上説明したストローブポイントを最適位相に設定する処理は、受信側のチップが所定の既知のパターンでデータ信号を受信することにより行われる。そのため、送信側のチップがこのパターンでデータ信号を送信する。通信システムを形成する２個のチップがあらかじめ決められており、両方のチップが所定のパターンを記憶していれば、所定のパターンで送受信を行うことが可能である。その場合には、システムの起動時、一定時間経過時、または環境変化検出時などに、コマンド信号をやり取りして、上記の処理を起動する。
【００３７】
しかし、通信の相手先が所定のパターンを記憶していない場合もある。実施形態のＳＥＲＤＥＳ回路を含むチップは、このような状況を想定して、ＳＥＲＤＥＳ回路内でストローブポイントを最適位相に設定する処理を行う。
【００３８】
図５は、実施形態のチップのＳＥＲＤＥＳ回路の構成を示す図である。
実施形態のＳＥＲＤＥＳ回路は、送信部（Ｔｘ）３１と、受信部（Ｒｘ）３２と、ジッタ発生回路(Jitter gen)３３と、データパターン発生部３４と、エラー判定部３５と、制御部３６と、を有する。Ｔｘ３１は、パラレルデータをシリアルデータに変換するマルチプレクサ（ＭＵＸ）およびドライバなどを有する。Ｒｘ３２は、増幅回路、等化回器、シリアルデータをパラレルデータに変換するデマルチプレクサ（ＤＥＭＵＸ）およびＣＤＲ回路等を有する。Ｔｘ３１およびＲｘ３２は、ＳＥＲＤＥＳ回路に通常設けられる部分であり、説明は省略する。
【００３９】
ジッタ発生回路３３は、Ｔｘ３１から出力されたデータ信号に伝送経路で発生する信号の劣化に対応するジッタを付加した後、Ｒｘ３２の受信端に出力する。Ｔｘ３１から出力された送信データ信号はＲｘ３２に受信されないように切り替えられるのが一般的であるが、実施形態では、最適位相設定処理を行う時には、Ｒｘ３２はジッタ発生回路３３からの信号を受信するように切り替え可能になっている。
【００４０】
ジッタ発生回路３３は、例えば、伝送経路と同じ長さのチップ内の配線により実現され、伝送経路を伝送した時と等価な波形劣化を発生する。しかし、これに限定されず、抵抗、容量、インダクタ等を付加した配線で実現してもよい。さらに、ジッタ発生回路３３が経路長の異なる複数経路を有し、制御回路３６がそのうちの１つを選択するようにしてもよい。
【００４１】
データパターン発生部３４は、最適位相設定処理を行う時のデータパターンを発生してＴｘ３１に供給する。Ｔｘ３１は、データパターンに応じた信号を出力し、この信号はジッタ発生回路３３を介してＲｘ３２に入力する。エラー判定部３５は、Ｒｘ３２が受信したデータの正常／異常（エラー）を判定し、判定結果(result)を制御部３６に出力する。制御部３６は、最適位相設定処理を実行するため各部を制御すると共に、算出処理を実行する。
【００４２】
データパターン発生部３４が発生する最適位相設定処理を行う時のデータパターンは、１種類に限定されず、複数パターンを有していてもよい。
【００４３】
図６は、実施形態のＳＥＲＤＥＳ回路のより詳細な構成を示す図である。図６で、図５と同じ部分については、同じ参照符号を付している。
図６において、パターン発生・判定部３７は、図５のデータパターン発生部３４と、エラー判定部３５の機能を合わせた部分である。受信部（Ｒｘ）３２は、等化器４１と、ＤＦＥ４２と、位相補間回路（ＰＩ）４３と、コントローラ４６と、を有する。コントローラ４６は、ＤＥＭＵＸ４４およびＣＤＲ４５を有し、図示していないがレジスタ等も有する。等化器４１、ＰＩ４３、およびＤＦＥ４２の一部はアナログ回路で実現される。等化器４１は、例えば、線形等化器(Linear Equalizer: LE)であり、線形等化器は、前方等化器(Feed-Forward Equalizer: FFE)とも呼ばれる。コントローラ４６、ＤＦＥ４２の残りの部分、およびパターン発生・判定部３７は、論理回路で実現され、一部はプログラム等により実現される。図６では、図５の制御部３６は、受信部３２の既存の論理回路でプログラムにより実現される。ＤＦＥ４２、ＰＩ４３と、ＤＥＭＵＸ４４およびＣＤＲ４５については、広く知られており、既存のものを利用可能であるので、詳しい説明は省略する。
【００４４】
制御部３６を形成するコントローラ４６は、図４に示したフローチャートにしたがって、最適位相設定処理を実行するように各部を制御する。最適位相設定処理は、装置の立ち上げ時のイニシャライズ処理として、所定時間経過時に、または大きな温度変化など大きな環境変化が起きた時に随時自動で行う。
【００４５】
図７は、図４のフローチャートで、算出処理を除く、ステップＳ１１、Ｓ１２およびＳ１４における処理を示すフローチャートである。ステップＳ１６の処理は、Ｓ１４と同様に行う。
【００４６】
ステップＳ２１は、Ｓ１１に対応し、初期状態に設定する処理を行う。
ステップＳ２２およびＳ２３は、Ｓ１２の右側の黒三角形を検出する処理に対応する。Ｓ２２で位相を単位量ずつ右側にずらし、Ｓ２３でエラーになったかを判定する。Ｓ２２とＳ２３を繰り返し、Ｓ２３でエラーになったと判定した時点で、右側の黒三角形の位相が判明する。位相をずらす単位量は、位相調整の精度に応じて決定する。これは他の検出処理でも同様である。
【００４７】
ステップＳ２４で、検出した右側の黒三角形の位相をコントローラ４６内のレジスタに記憶し、初期位相に戻る。
ステップＳ２５およびＳ２６は、Ｓ１２の左側の黒三角形の位相を検出する処理に対応する。Ｓ２５からＳ２７の処理は、Ｓ２２からＳ２４の処理に類似しているので、説明は省略する。
【００４８】
ステップＳ２８およびＳ２９は、Ｓ１４の左側の黒三角形の位相での限界電圧を検出する処理に対応する。Ｓ２８でＤＦＥの電圧を単位量ずつ増加させ、Ｓ２９でエラーになったかを判定する。Ｓ２８とＳ２９を繰り返し、Ｓ２９でエラーになったと判定した時点で、限界電圧が判明する。
【００４９】
ステップＳ３０で、検出した限界電圧をコントローラ４６内のレジスタに記憶する。
図７では、複数のシンボル間干渉(Inter-Symbol Interference: ISI)に対応した最適位相を検出するため、パターン発生・判定部３７は、複数のＩＳＩパターンを発生可能で、それぞれのＩＳＩパターンに応じた最適位相を決定する。
【００５０】
ステップＳ３１で、パターン(Pattern)だけでつけるISIが不十分な場合に、図５のジッタ発生回路３３でＩＳＩを追加する。これによって、伝送ロス(Loss)が大きい場合を仮定した最適位相が検出可能となる。なお、ステップＳ３１は、PatternだけでつけるＩＳＩが十分な場合は行う必要はない。
【００５１】
以上、実施形態のチップのＳＥＲ／ＤＥＳ回路について説明したが、各種の変形例が可能であるのは言うまでもない。例えば、図３のＤＦＥは、データが２値で、フィードバックされるデータ値が０または１の１タップ構成であるが、データが４値で、フィードバックされるデータ値が０から３のいずれかである２タップ構成でもよい。
【００５２】
図８は、２タップ構成のＤＦＥの構成例を示す図である。DFE Data A-Dは、図３に示すように、あらかじめ異なる４種の電圧が付加されたデータ信号を示す。図８のＤＦＥでは、ＣＬＫの立ち上りエッジと立下りエッジを利用して２段階の選択を行う。具体的には、ＣＬＫの立ち上りエッジと、ＣＬＫを反転したＣＬＫＸの立ち上りエッジと、で２段のラッチ回路（Ｌａｔｃｈ）における選択を行う。この時に使用するＣＬＫのスピードはデータレート(Data Rate)の半分のスピードであり、この部分で１：２のデマルチプレクス(Demux)をすることが可能となる。
【００５３】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００５４】
１Ａ，１０Ｂ    チップ（集積回路）
１１    ＳＥＲＤＥＳ
３１    送信回路（Ｔｘ）
３２    受信回路（Ｒｘ）
３３    ジッタ発生回路
３４    データパターン発生部
３５    エラー判定部
３６    制御部
３７    パターン発生・判定部
４１    等化器
４２    ＤＦＥ
４３    位相補間回路（ＰＩ）
４４    デマルチプレクサ（ＤＥＭＵＸ）
４５    ＣＤＲ
４６    コントローラ
【図１】
0006428279.tif 000002
【図２】
0006428279.tif 000003
【図３】
0006428279.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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