(57)【特許請求の範囲】
【請求項１】
シリコン基板上にゲートラインを形成するステップと、
前記ゲートラインをマスクとして第１ドーパントをイオン注入してセル接合を形成するステップと、
前記ゲートラインを含む前記シリコン基板上に２００Å〜５００Åの厚さで形成された窒化膜からなる緩衝膜を形成するステップと、
前記窒化膜からなる緩衝膜が形成された前記シリコン基板に第２ドーパントをイオン注入して、前記セル接合のＲｐ（投影飛程）と同じＲｐを持つ複数のプラグイオン注入領域を形成するステップと、
前記窒化膜からなる緩衝膜をエッチングして前記ゲートラインの両側壁にスペーサを形成するステップと、
前記スペーサが形成された前記シリコン基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜をエッチングして前記セル接合を露出させるコンタクト孔を形成するステップと、
前記コンタクト孔を通して前記セル接合と電気的に接続する複数のセルコンタクトプラグを形成するステップと
を含むことを特徴とするリフレッシュタイムを改善させた半導体素子の製造方法。
【請求項２】
前記プラグイオン注入領域は、マスクなしのブランケットイオン注入法で形成することを特徴とする請求項１に記載のリフレッシュタイムを改善させた半導体素子の製造方法。
【請求項３】
前記ブランケットイオン注入の工程は、リン（３１Ｐ）を利用し、８０ｋｅＶ〜１５０ｋｅＶのイオン注入エネルギーと、１×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のドーズ量でなされることを特徴とする請求項２に記載のリフレッシュタイムを改善させた半導体素子の製造方法。
【請求項４】
前記ブランケットイオン注入の工程は、リン（３１Ｐ）を利用し、８０ｋｅＶ〜１５０ｋｅＶの範囲内でイオン注入エネルギーを分散させると同時に１×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２の範囲内でドーズ量を分けてなされることを特徴とする請求項２に記載のリフレッシュタイムを改善させた半導体素子の製造方法。
【請求項５】
前記イオン注入エネルギーを分散させるブランケットイオン注入の工程は、
８０ｋｅＶ〜１５０ｋｅＶの範囲内で低いイオン注入エネルギーから高いイオン注入エネルギーに順にその大きさを増加させながら複数回イオン注入することを特徴とする請求項４に記載のリフレッシュタイムを改善させた半導体素子の製造方法。
【請求項６】
前記第１ドーパントと前記第２ドーパントは、ｎ型ドーパントであることを特徴とする請求項１に記載のリフレッシュタイムを改善させた半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、特にリフレッシュタイムを改善させることができる半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ素子のセル領域においてシリコン基板のセル接合とキャパシタのストレージノード、またはシリコン基板のセル接合とビットラインを接続するために使用するコンタクトプラグ、すなわちセルコンタクトプラグ（ｃｅｌｌ  ｃｏｎｔａｃｔ  ｐｌｕｇ）の材質は大部分ポリシリコン膜である。このようなポリシリコン膜を利用したセルコンタクトプラグは電気伝導性を増加させるために１×１０２０／ｃｍ３以上の濃度のドーパントをドーピングする。一方、セルの抵抗成分はチャネル抵抗、セル接合自身の抵抗、そしてセル接合との接触抵抗などがあり、このようなセルの抵抗成分を低減するためにチャネルやセル接合の場合、イオン注入エネルギーまたはドーズ量を調節する。
【０００３】
特に、セル接合自身の抵抗はその成分の大きさが大きくないため、コンタクトプラグ物質であるポリシリコン膜内のドーパントのドーピング濃度だけを調節して抵抗を少なくする。そのため、セルコンタクトプラグが小さくなるにしたがって接触抵抗の部分が重要性を増している。
しかし、ポリシリコン膜のドーピング濃度だけでストレージノードと接触する界面領域、そしてセル接合との接触抵抗を少なくするのには限界がある。
【０００４】
このような問題を解決するために導入された技術がセルプラグイオン注入法である。セルプラグイオン注入法はコンタクト孔を形成した後にセル接合に付加的にドーパントをイオン注入する技術であって、セル接合とセルコンタクトプラグとの間の接触抵抗を少なくする効果があることとして知られている（例えば、特許文献１、特許文献２参照）。
【０００５】
図１乃至図３は、従来のセルプラグイオン注入を利用した半導体素子の製造方法を説明するための工程断面図である。
図１に示すように、セル領域が定義されたシリコン基板１１にセルトランジスタが形成されるＰ型ウェル１１Ａを形成した後、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を利用してフィールド酸化膜１２を形成する。次いで、Ｐ型ウェル１１Ａが形成されたシリコン基板１１上にゲート絶縁膜１３、第１ゲート導電膜１４、第２ゲート導電膜１５及びマスク酸化膜（ｍａｓｋ  ｏｘｉｄｅ）１６の順に積層したゲートラインを形成する。
【０００６】
次いで、ゲートラインをマスクとして利用した低濃度ドーパントのイオン注入を実施して、ゲートライン間のシリコン基板１１内にセル接合１７を形成する。この時、セル接合１７は周知の如く、漏れ電流を抑制するために低濃度ドーパントのイオン注入だけで形成されるが、これをＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域とも称する。
【０００７】
一方、周辺回路領域に形成されるｎＭＯＳＦＥＴは低濃度ドーパントのイオン注入と高濃度ドーパントのイオン注入によって形成されたＬＤＤ領域内のソース／ドレイン構造を採択しており、ｐＭＯＳＦＥＴはソース／ドレイン構造の周辺にポケットイオン注入を行ってＳＣＥ（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）を抑制する構造を採択している。
【０００８】
次に、図２に示すように、ゲートラインの両側壁にスペーサ１８を形成した後、ゲートラインを含むシリコン基板１１上に層間絶縁膜１９を蒸着する。次いで、図示しないランディングプラグコンタクト（ＬＰＣ）マスクをエッチングマスクとして層間絶縁膜１９をエッチングして、セルコンタクトプラグを形成するためのコンタクト孔を形成する。この時、ゲートライン間のセル接合１７の表面が露出される。
【０００９】
次いで、セル接合１７とセルコンタクトプラグとの間の接触抵抗減少のためにセルプラグイオン注入を実施して、セル接合１７のＲｐ（Ｐｒｏｊｅｃｔｉｏｎ  ｏｆ  ｒａｎｇｅ：投影飛程）と近似したＲｐを持つプラグイオン注入領域２０を形成する。ここで、セルプラグイオン注入はセル接合１７と後続セルコンタクトプラグとの間の接触抵抗を減少させて、セル領域に形成されるトランジスタの駆動力を高めるためのものである。
上述したように、セルプラグイオン注入はセルコンタクトプラグを形成するためのコンタクト孔の形成以後に行なわれる。
【００１０】
次に、図３に示すように、ゲートラインを含む全面にポリシリコン膜を蒸着した後、エッチバックまたは化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程によってセル接合１７にコンタクトされるセルコンタクトプラグ２１を形成する。
上述したように、従来の技術ではセルコンタクト抵抗を低くしてセルトランジスタの飽和電流を高めることができるように、セルプラグイオン注入工程を実施している。
【００１１】
しかし、従来の技術はセルトランジスタの飽和電流を高めることはできるが、素子の信頼性側面、例えばリフレッシュタイムの改善などには限界がある。すなわち、従来の技術はプラグイオン注入領域２０がセル接合１７と直接接しているため、接合濃度が急激に増加して深さにともなう濃度勾配が急激に上昇するという問題がある。これにＰ型ウェル１１Ａとセル接合１７間の空乏層の幅が減少されて、この結果、電界が増加する現象を誘発させリフレッシュタイムがむしろ減少するという問題をさらに含む。
【００１２】
【特許文献１】米国特許第６４８２７０７号明細書
【特許文献２】米国特許第６４１０９５１号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、セル接合とセルコンタクトプラグ間の接触抵抗を改善するためのプラグイオン注入工程の際、イオン注入濃度の急激な濃度勾配にともなうリフレッシュタイムの劣化を防止するのに好適な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するためになされた本発明によるリフレッシュタイムを改善させた半導体素子の製造方法は、シリコン基板上に複数のゲートラインを形成するステップと、前記ゲートラインをマスクとして用い第１ドーパントをイオン注入して複数のセル接合を形成するステップと、前記ゲートラインを含む前記シリコン基板上に２００Å〜５００Åの厚さで形成された窒化膜からなる緩衝膜を形成するステップと、前記窒化膜からなる緩衝膜が形成された前記シリコン基板に第２ドーパントをイオン注入して、前記セル接合のＲｐ（投影飛程）と同じＲｐを持つ複数のプラグイオン注入領域を形成するステップと、前記窒化膜からなる緩衝膜をエッチングして前記ゲートラインの両側壁にスペーサを形成するステップと、前記スペーサが形成された前記シリコン基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜をエッチングして前記セル接合を露出させる複数のコンタクト孔を形成するステップと、前記コンタクト孔を通して前記セル接合と電気的に接続する複数のセルコンタクトプラグを形成するステップを含むことを特徴とする。
【００１５】
前記プラグイオン注入領域は、マスクなしのブランケットイオン注入法で形成することを特徴とする。
前記ブランケットイオン注入の工程は、リン（３１Ｐ）を利用し、８０ｋｅＶ〜１５０ｋｅＶのイオン注入エネルギーと、１×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のドーズ量でなされることを特徴とする。
前記ブランケットイオン注入の工程は、リン（３１Ｐ）を利用し、８０ｋｅＶ〜１５０ｋｅＶの範囲内でイオン注入エネルギーを分散させると同時に１×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２の範囲内でドーズ量を分けてなされることを特徴とする。
前記イオン注入エネルギーを分散させるブランケットイオン注入の工程は、８０ｋｅＶ〜１５０ｋｅＶの範囲内で低いイオン注入エネルギーから高いイオン注入エネルギーに順にその大きさを増加させながら複数回イオン注入することを特徴とする。
前記第１ドーパントと前記第２ドーパントは、ｎ型ドーパントであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、セルコンタクトプラグとセル接合との間の接触抵抗を改善させるためのプラグイオン注入工程を緩衝膜を形成した状態で高いイオン注入エネルギーで行うことによって、ゆるやかで広い濃度勾配を形成して素子のリフレッシュタイムを改善させることができるという優れた効果がある。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係るリフレッシュタイムを改善させた半導体素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００１８】
図４乃至図７は、本発明の実施例に係るリフレッシュタイムを改善させた半導体素子の製造方法を説明するための工程断面図である。
まず、図４に示すように、セルトランジスタが形成されるシリコン基板３１にＰ型ドーパントをイオン注入してＰ型ウェル３１Ａを形成する。この時、Ｐ型ウェル３１Ａを形成するためのイオン注入はホウ素（Ｂｏｒｏｎ）を５×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２のドーズと１８０ｋｅＶ〜３００ｋｅＶの高いイオン注入エネルギーで行なわれる。
【００１９】
次いで、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を利用してフィールド酸化膜３２を形成した後、シリコン基板３１上にゲート絶縁膜３３、第１ゲート導電膜３４、第２ゲート導電膜３５及びマスク酸化膜３６の順序に積層されたゲートラインを形成する。ここでの、ゲート絶縁膜３３は一般的なシリコン酸化膜（ＳｉＯ２）系列であり、第１ゲート導電膜３４はポリシリコン膜であり、第２ゲート導電膜３５はタングステン膜（Ｗ）またはタングステンシリサイド膜（ＷＳｉ２）のような低抵抗金属膜である。
【００２０】
次いで、ゲートラインをマスクとして利用しドーパントのイオン注入によってゲートライン間のシリコン基板３１内にセル接合３７を形成する。この時、セル接合３７は周知の如く、リン（Ｐｈｏｓｐｈｏｒｏｕｓ；Ｐ）のようなＮ型ドーパントを低濃度で注入して形成する。このように低濃度でＮ型ドーパントを注入する理由はセル領域では漏れ電流を抑制するために低濃度ソース／ドレインを形成し、周辺回路領域ではＬＤＤ構造のソース／ドレインを形成するためである。
【００２１】
ここで、セル接合３７はリン（Ｐ）または砒素（Ａｓ）を１×１０１３ｉｏｎｓ／ｃｍ２〜５×１０１３ｉｏｎｓ／ｃｍ２のドーズ量と７０ｋｅＶ〜８０ｋｅＶの低いイオン注入エネルギーで注入して形成する。そして、イオン注入は０゜〜２０゜のチルト角を与えながら行うことができるが、この時チルト角が５゜以上の場合にはウェーハを２回または４回ローテーションさせてイオン注入する。
【００２２】
次に、図５に示すように、ゲートラインを含む全面に緩衝膜（ｂｕｆｆｅｒ  ｌａｙｅｒ）３８を蒸着する。この時、緩衝膜３８は２００Å〜５００Åの厚さに形成した窒化膜を利用する。
次いで、緩衝膜３８が形成された状態でブランケットイオン注入を行ってプラグイオン注入領域３９を形成する。この時、ブランケットイオン注入とはイオン注入マスクなしに全面にイオン注入を実施することを意味する。
【００２３】
ここで、プラグイオン注入領域３９のＲｐ（Ｐｒｏｊｅｃｔｉｏｎ  ｏｆ  ｒａｎｇｅ）がセル接合３７のＲｐと近似してなければならないのでイオン注入エネルギーが大きい。すなわち、緩衝膜３８の厚さがあることによって緩衝膜３８で消失されるドーパントを補充するために、緩衝膜３８を使わずに行う方式とは異なってイオン注入エネルギーを増加させないと要求されるＲｐレベルに合わすことができない。
【００２４】
このためにブランケットイオン注入時、ドーパントとしてはセル接合３７にドーピングされたドーパントと同じＮ型ドーパントを利用し、ここでは、リン（３１Ｐ）を利用してイオン注入エネルギーとドーズ量は各々８０ｋｅＶ〜１５０ｋｅＶ、１×１０１２ｉｏｎｓ／ｃｍ２〜３×１０１３ｉｏｎｓ／ｃｍ２である。一方、イオン注入エネルギーは緩衝膜３８の厚さが薄ければ小さくなり、緩衝膜３８の厚さが厚くなれば大きくなる。併せて、イオン注入されるリン（Ｐ）のドーズ量も緩衝膜３８を通過しながら消失していくことを考慮してその量を調節する。
【００２５】
また、ブランケットイオン注入の際より一層ゆるやかな濃度勾配を得るため、２、３回エネルギーを分散させてイオン注入することができる。例えば、８０ｋｅＶ〜１５０ｋｅＶの範囲内で低いイオン注入エネルギーから高いイオン注入エネルギーに段階的にその大きさを増加させながら複数回イオン注入するが、８０ｋｅＶのイオン注入エネルギーで１次イオン注入し、１００ｋｅＶで２次イオン注入し、最後に１２０ｋｅＶで３次イオン注入する。この時、ドーパントのドーズ量も各イオン注入の際分散して注入することもできる。
【００２６】
上述したように、ブランケットイオン注入によりプラグイオン注入領域３９を形成すれば、イオン注入されたドーパントの濃度形状（ｐｒｏｆｉｌｅ）を広く形成することができる。すなわち、要求されるＲｐを満足させるため、緩衝膜３８なしにイオン注入する場合には、４０ｋｅＶ〜７０ｋｅＶの範囲の低いイオン注入エネルギーでイオン注入することによってドーパントの濃度勾配が非常に急激であり狭く形成される短所があったが、本発明のように緩衝膜３８を形成した状態で８０ｋｅＶ〜１５０ｋｅＶの範囲の高いイオン注入エネルギーでイオン注入することによって、ドーパントの濃度勾配をゆるやかにしながら広く形成できる。これについての詳細は図８を参照して後述する。
【００２７】
次に、図６に示すように、緩衝膜３８をエッチバックしてゲートラインの両側壁に接するゲートスペーサ３８Ａを形成し、ゲートスペーサ３８Ａ及びゲートラインを含む全面に層間絶縁膜４０を蒸着する。
次いで、層間絶縁膜４０上にランディングプラグコンタクト（ＬＰＣ）マスク（図示せず）を形成した後、ランディングプラグコンタクトマスクをエッチングマスクとして層間絶縁膜４０をエッチングして、セル接合３７の表面を露出させるコンタクト孔４０Ａを形成する。この時、ゲートスペーサ３８Ａは層間絶縁膜４０のエッチングの際、エッチングバリヤの役割をし、その結果ゲートラインがエッチングからアタックされることを防止する。
【００２８】
次に、図７に示すように、コンタクト孔４０Ａを含む全面にポリシリコン膜を蒸着した後、マスク酸化膜３６の表面が露出されるまで化学的機械的研磨（ＣＭＰ）工程を実施して、セル接合３７に接続するセルコンタクトプラグ４１を形成する。
【００２９】
図８は、従来の技術と本発明の実施例にともなうプラグイオン注入領域の濃度勾配を比較したグラフである。ここで、横座標は深さ（Å）を示し、縦座標はリン（Ｐ）の濃度（ｉｏｎｓ／ｃｍ３）を示す。図８において、濃度勾配を表すカーブＰ１は３１Ｐを５５ｋｅＶのイオン注入エネルギーと５×１０１２ｉｏｎｓ／ｃｍ２のドーズ注入量で行った場合であり、カーブＰ２は４００Åの窒化膜を形成した状態で３１Ｐを１００ｋｅＶのイオン注入エネルギーと９×１０１２ｉｏｎｓ／ｃｍ２のドーズ量で注入した場合である。
【００３０】
図８から分かるように、カーブＰ１のＲｐが、カーブＰ１に比べてイオン注入エネルギーとドーズとが増加したカーブＰ２のＲｐと同じ値、すなわち７５０Å近くの深さで同一に測定されているが、両カーブの形態は互いに異なる。例えば、窒化膜なしに直接シリコン基板に低いイオン注入エネルギーでリンを注入したカーブＰ１はその形態が非常に急激で狭く示されている反面、窒化膜を形成した状態で高いイオン注入エネルギーでリンを注入したカーブＰ２はゆるやかながら広い形態を示している。
【００３１】
このように同じＲｐ値を持っても両カーブの形態が異なる理由は低いイオン注入エネルギーでも要求されるＲｐを得ることのできるカーブＰ１とは異なり、カーブＰ２は窒化膜が４００Åの厚さで形成されていてカーブＰ１と同じＲｐを得るためにはカーブＰ１に比べて相対的に高いイオン注入エネルギー及び高いドーズ量を適用するためである。通常高いイオン注入エネルギーでイオン注入が行なわれるサンプルのＲｐ値と低いイオン注入エネルギーで行なわれたサンプルのＲｐ値を同一にする場合にはΔＲｐが増加すると知られている。ここで、ΔＲｐはＲｐの６０％水準に該当する値であって、深さに伴った濃度勾配の急激な度合いを示す基準となる。
【００３２】
従って、低いイオン注入エネルギーで行なわれたカーブＰ１のＲｐと同じＲｐを持つために相対的に高いイオン注入エネルギーで注入したカーブＰ２はΔＲｐが増加するにしたがってゆるやかで広い形態を示す。これによってＰ型ウェルとセル接合間の空乏層の幅が減少することが抑制されるが、これはセル接合の電界集中現象を緩和させることを意味する。
【００３３】
図９は、従来の技術と本発明のものとのリフレッシュタイムを比較したグラフである。図９において、横座標はウェーハフレームナンバーを示し、縦座標はリフレッシュタイム（ｔＲＥＦ、ｍｓ）を示す。そして、図面符号「○」と「□」は各々ポーズリフレッシュタイム（Ｐａｕｓｅ−ｒｅｆｒｅｓｈ  ｔｉｍｅ、Ｐ−ｔＲＥＦ）とＹ−マーチリフレッシュタイム（Ｙ−ｍａｒｃｈ  ｒｅｆｒｅｓｈ  ｔｉｍｅ、ＹＭＣ−ｔＲＥＦ）を示す。ここで、ポーズリフレッシュタイムはリフレッシュする時間の間隔を意味し、Ｙ−マーチリフレッシュタイムはＹ−マーチリフレッシュ法で測定したリフレッシュタイムを意味する。
【００３４】
また、「Ｒ１」はイオン注入エネルギーとドーズ量を全部増加させた場合の結果であり、「Ｒ２」は「Ｒ１」に比べてドーズ量を減少させた場合の結果であり、「Ｒ３」は「Ｒ１」に比べてイオン注入エネルギーを増加させた場合の結果である。そして、「Ｒ４」と「Ｒ５」は窒化膜なしに低いイオン注入エネルギーでプラグイオン注入を実施した従来の技術の結果であり、特に、「Ｒ５」は「Ｒ４」に比べてイオン注入エネルギーを増加させた場合の結果である。
【００３５】
図９から分かるように、窒化膜なしに低いイオン注入エネルギーでプラグイオン注入を実施した従来の技術の結果「Ｒ４」、「Ｒ５」はポーズリフレッシュタイムとＹ−マーチリフレッシュタイムが９０ｍｓ〜１５０ｍｓほどで非常に短いことに対し、窒化膜を形成した後にプラグイオン注入を実施した本発明の結果「Ｒ１」、「Ｒ２」、「Ｒ３」はポーズリフレッシュタイムとＹ−マーチリフレッシュタイムが１３０ｍｓ〜３００ｍｓほどで非常に長く測定されている。従って、本発明の結果である「Ｒ１」、「Ｒ２」、「Ｒ３」は従来の技術の結果「Ｒ４」、「Ｒ５」に比べて全部リフレッシュタイムが増加していることが分かる。
【００３６】
上述した実施例ではセル領域に限定して説明したが、緩衝膜の蒸着工程が周辺領域でもなされるためｐＭＯＳＦＥＴのＳＣＥ（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）抑制効果を付加的に得ることができる。
例えば、緩衝膜の蒸着後プラグイオン注入がマスクなしに行なわれるために周辺領域のｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ形成地域にもイオン注入が行なわれ、特にｐＭＯＳＦＥＴ地域は浅いＰ型ソース／ドレイン領域で予定された領域にカウンタドーピングされることによって、一般にポケットイオン注入の役割をする。すなわち、Ｐ型ソース／ドレイン領域と反対導電型のドーパントをイオン注入してＰ型ソース／ドレイン領域のチャネル方向に局部的にポケットイオン注入領域を形成する。これによってＳＣＥ効果を抑制することができる。
【００３７】
周知の如く、セル領域では単一ゲートスペーサを利用し、周辺領域ではこの中でデュアル（ｄｕａｌ）ゲートスペーサを利用するため、緩衝膜からなった第１のゲートスペーサを形成した後に第２のゲートスペーサを形成し、以後Ｐ型ソース／ドレイン領域を形成するのでＰ型ソース／ドレイン領域のチャネル方向に局部的に第２のゲートスペーサ幅ほどのポケットイオン注入領域が形成される構造を得る。したがって、本発明ではポケットイオン注入領域を形成するための別途のイオン注入工程を必要としない。
【００３８】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００３９】
【図１】従来のセルプラグイオン注入を利用した半導体素子の製造方法を説明するための工程断面図である。
【図２】従来のセルプラグイオン注入を利用した半導体素子の製造方法を説明するための工程断面図である。
【図３】従来のセルプラグイオン注入を利用した半導体素子の製造方法を説明するための工程断面図である。
【図４】本発明の実施例に係るリフレッシュタイムを改善させた半導体素子の製造方法を説明するための工程断面図である。
【図５】本発明の実施例に係るリフレッシュタイムを改善させた半導体素子の製造方法を説明するための工程断面図である。
【図６】本発明の実施例に係るリフレッシュタイムを改善させた半導体素子の製造方法を説明するための工程断面図である。
【図７】本発明の実施例に係るリフレッシュタイムを改善させた半導体素子の製造方法を説明するための工程断面図である。
【図８】従来の技術と本発明の実施例にともなうプラグイオン注入領域の濃度勾配を比較したグラフである。
【図９】従来の技術と本発明のものとのリフレッシュタイムを比較したグラフである。
【符号の説明】
【００４０】
３１        シリコン基板
３１Ａ      Ｐ型ウェル
３２        フィールド酸化膜
３３        ゲート絶縁膜
３４        第１ゲート導電膜
３５        第２ゲート導電膜
３６        マスク酸化膜
３７        セル接合
３８        緩衝膜
３８Ａ      ゲートスペーサ
３９        プラグイオン注入領域
４０        層間絶縁膜
４０Ａ      コンタクト孔
４１        セルコンタクトプラグ
【図１】
0004650998.tif 000002
【図２】
0004650998.tif 000003
【図３】
0004650998.tif 000004
【図４】
0004650998.tif 000005
【図５】
0004650998.tif 000006
【図６】
0004650998.tif 000007
【図７】
0004650998.tif 000008
【図８】
0004650998.tif 000009
【図９】
0004650998.tif 000010