(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたパワー素子と、感熱素子と、抵抗体と、を有し、
前記感熱素子は前記半導体基板内に形成されたＰＮ接合を有し、前記ＰＮ接合を形成するＰ型領域、Ｎ型領域のどちらか一方が、前記抵抗体を介してグランド電位ＶＳＳ、もしくは電源電位ＶＤＤのどちらかに接続され、
平面視的に、前記感熱素子のＰＮ接合の一方の極性の第１領域が、他方の極性の第２領域で囲まれており、
前記第２領域が、半導体基板と同一極性の第３領域で囲まれており、
前記第２領域は、前記第２領域とおなじ極性を有する第２高濃度領域を有し、
前記第３領域は、前記第３領域とおなじ極性を有する第３高濃度領域を有し、
少なくとも前記抵抗体の一部が、前記第２高濃度領域と、前記第３高濃度領域とにより挟まれていることを特徴とする半導体装置。
【請求項２】
前記パワー素子は、平面視において前記感熱素子が収まる窪みを有しており、前記窪みには前記パワー素子のウェル、ソース、ドレインおよびゲート電極が形成されていないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記抵抗体の抵抗値は、５０Ω以上、２００ｋΩ以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記抵抗体が多結晶シリコンから成ることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記抵抗体の幅が、前記第２高濃度領域と、前記第３高濃度領域との間の距離の２分の１以上であることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記感熱素子の形状は矩形であり、少なくとも前記矩形の２辺が、前記パワー素子の外郭に沿っていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記感熱素子の形状は矩形であり、少なくとも前記矩形の３辺が、前記パワー素子の外郭に沿っていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項８】
前記感熱素子の形状は矩形であり、前記矩形の４辺が、前記パワー素子の外郭に沿っていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項９】
前記ＰＮ接合の両端の電位差と、前記抵抗体の両端の電位差の和が、温度検出の信号として使われることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記温度検出の信号を用いて、前記パワー素子を制御する回路に遅延機能を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
パッドをさらに有し、前記パワー素子と前記パッドとを結ぶメタル配線の一部が、前記感熱素子の少なくとも一部の上に配置されていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過熱を検出する機能を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、能動素子の動作時や外部からの電荷流入等により発熱する。そのため、感熱素子を同一基板上に配置し、感熱素子からの信号により半導体集積回路を制御して、過熱による動作異常や破壊を起こさないようにしている。感熱素子としては、例えばＰＮ接合の順方向電圧が利用されている。詳しく述べると、ＰＮ接合の順方向に一定電流を流すとＰＮ接合の両端に電位差が生じる。この電位差が温度に依存して変化するので、この電位差が過熱検出の信号に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許２７０１８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路において、微細化が進展している。温度上昇は面積に反比例して増大するので、近年の微細化の進展に伴い、局所的な温度上昇が激しくなっている。局所的な発熱が大きくなると、発熱源と感熱素子の間にある物質あるいは両者の位置関係により温度差が増大する。これを解決し、発熱源の温度を正しく推測するためには、発熱源と感熱素子を出来るだけ接近させて配置させること、発熱源と感熱素子の間の物質を熱伝導に優れた物質にすること、の２つが挙げられる。
【０００５】
発熱源と同一基板上に感熱素子を配置すると、特許文献１の課題に記されているように寄生動作の問題が生じる。この問題のために、接近させることができない。そこで、特許文献１に記載された方法では、発熱源と感熱素子の間に絶縁膜を有することで、寄生素子の問題を回避している。半導体装置で最も一般的に用いられる基板はシリコンであり、絶縁膜はシリコン酸化膜である。絶縁膜であるシリコン酸化膜を間に配置することで接近させて配置できるが、熱伝導の点で、シリコン酸化膜の熱伝導率はシリコンより小さいので、温度が追従するための時間がかかってしまう。
【０００６】
つまり、同一基板上に配置した半導体装置は、距離の点で劣るが、熱伝導の点で優れる。一方、絶縁膜で分離して配置した半導体装置は、距離の点で勝るが、熱伝導の点で劣る。
本発明は、上記課題に鑑みてなされ、発熱源と感熱素子の間の温度差を縮小できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、半導体集積回路において、
導通状態の際に電流が流れることで熱破壊に至る可能性があるパワー素子と
温度を検出するための感熱素子と、を有し、
前記パワー素子と前記感熱素子は、同一半導体基板上に形成され、
前記感熱素子はＰＮ接合を有し、ＰＮ接合を形成するＰ型領域、Ｎ型領域のどちらか一方が、抵抗体を介してグランド電位ＶＳＳ、もしくは電源電位ＶＤＤのどちらかに接続されており、
前記ＰＮ接合の両端の電位差と、抵抗体の両端の電位差の和が、温度検出の信号として使われることを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明では、パワー素子と、感熱素子のＰＮ接合とを、従来技術に較べて接近させて配置することができる。接近させて配置することができるということは、発熱源と感熱素子との間の温度差が小さいことを意味する。
【０００９】
また、接近させて配置することができるため、パワー素子の一部をへこませて、窪みを形成し、窪みの領域に本発明の感熱素子のみを配置しても、面積増大が少ない。一つの配置では、感熱素子の３方向が、発熱源で囲まれる。発熱源は発熱源の中央付近が最も高温になるので、発熱源の最高温度と感熱素子の温度との間の温度差が小さくなるというメリットがある。３方向は１例であり、発熱源の角部に配置して２方向囲まれるようにしても、中央付近に配置して全方向が囲まれるようにしても、同様の効果が得られる。ただし、効果の程度が異なる。
【００１０】
感熱素子が多結晶シリコンである従来技術と比較すると、以下のようになる。多結晶シリコンの感熱素子は、半導体基板から絶縁膜を介して配置されている。絶縁膜の熱伝導率は半導体基板より小さいので、発熱源からの距離が同じであれば、多結晶シリコンの感熱素子よりも本発明の方が、発熱源と感熱素子の間の温度差を小さくできるという効果を有する。
【図面の簡単な説明】
【００１１】
【図１】本発明のパワー素子と感熱素子の図である。（Ａ）は平面配置図、（Ｂ）は断面図である。
【図２】従来技術のパワー素子と感熱素子の図である。（Ａ）は平面配置図、（Ｂ）は断面図である。
【図３】本発明の感熱素子領域を拡大した平面配置図である。
【図４】本発明のパワー素子と感熱素子の位置関係を示す平面配置図である。
【図５】本発明のパワー素子と感熱素子とチップ全体の位置関係を示す平面配置図である。
【図６】本発明のパワー素子のメタル配線と感熱素子の位置関係を示す配置図である。
【発明を実施するための形態】
【００１２】
以下では図面を用いて、実施例により発明を実施するための形態を説明する
【実施例１】
【００１３】
図１（Ａ）は本発明の半導体装置の平面図である。図１（Ｂ）は図１（Ａ）のＡ−Ａに沿った構造断面図である。Ｐ型半導体基板１にパワー素子であるＰ型ＭＯＳパワー素子のＮウェル２ａと、感熱素子のＮウェル２ｂを配置する。
【００１４】
Ｐ型ＭＯＳパワー素子のＮウェル２ａの中には、Ｐ型ＭＯＳパワー素子のソース／ドレイン７ａと、ゲート電極４と、Ｐ型ＭＯＳパワー素子のＮウェルのＮ型高濃度領域６ａが配置される。
【００１５】
感熱素子のＮウェル２ｂの中には、感熱素子のＰ型高濃度領域７ｃと、感熱素子のＮウェルのＮ型高濃度領域６ｂが配置される。Ｎ型高濃度領域６ｂとＰ型高濃度領域７ｃは、素子分離領域３によって分離される。Ｎ型高濃度領域６ｂとＰ型半導体基板のＰ型高濃度領域７ｂの間の素子分離領域上には抵抗体５が配置される。本図の配置においては、感熱素子の形状は矩形であり、三方をＰ型ＭＯＳパワー素子によって囲まれている。Ｐ型ＭＯＳパワー素子の外形形状を決めている外郭が矩形の三辺に沿って配置されていると言っても良い。このため、Ｐ型ＭＯＳパワー素子は感熱素子が配置できるように矩形の窪みを有している。感熱素子が配置され、収まっている窪みには、Ｐ型ＭＯＳパワー素子のＮウェル２ａ、ソース／ドレイン７ａ、ゲート電極４、およびＰ型ＭＯＳパワー素子のＮウェルのＮ型高濃度領域６ａは配置されない。
ここでは、矩形の感温素子は三方をＰ型ＭＯＳパワー素子によって囲まれているとしたが、二方あるいは二辺でも良いし、四方あるいは四辺でも良い。
【００１６】
図３は、図１（Ａ）の感熱素子領域を拡大したもので、抵抗体の配線を示す図である。抵抗体５の両端には、コンタクト８を配置し、メタル配線９を介して、抵抗体の一方の端をＰ型半導体基板のＰ型高濃度領域７ｂに、もう一方の端を感熱素子のＮウェル２ｂのＮ型高濃度領域６ｂにそれぞれ接続している。
【００１７】
比較のために従来技術の場合を図２（Ａ）および（Ｂ）を用いて説明する。図２（Ａ）は従来技術の半導体装置の平面図である。図２（Ｂ）は図２（Ａ）のＡ−Ａに沿った構造断面図である。Ｐ型半導体基板のＰ型高濃度領域７ｂと感熱素子のＮウェルのＮ型高濃度領域６ｂは、抵抗を介さずに、図示されていないメタル配線とコンタクトを介して電気的に接続されている。発熱源であるＰ型ＭＯＳパワー素子と同一基板上に感熱素子を配置すると、特許文献１の課題に記されているように寄生動作の問題が生じる。そのため、従来技術では、両者を近くに配置することができなかった。図２（ｂ）に示すように、Ｐ型ＭＯＳパワー素子と感熱素子の間に十分な距離を取り、素子分離領域３を設ける必要があった。
【００１８】
この寄生動作の具体的な機構について説明する。図１（Ｂ）、図２（Ｂ）において、一般的に、Ｐ型ＭＯＳパワー素子のソースとＮウェル２ａは、電源電位ＶＤＤに接続されている。Ｐ型半導体基板１は、グランド電位ＶＳＳに接続されている。図２（Ｂ）では、前述のように、Ｐ型半導体基板のＰ型高濃度領域７ｂと感熱素子のＮウェルのＮ型高濃度領域６ｂが電気的に接続されているため、Ｎウェル２ｂはグランド電位ＶＳＳに電気的に接続されている。
【００１９】
電源電位ＶＤＤに接続されたソースであるＰ型領域７ａ、Ｎウェル２ａ、Ｐ型半導体基板１、グランド電位ＶＳＳに接続されたＮウェル２ｂが、ＰＮＰＮに相当する。両端は、それぞれ、電源電位ＶＤＤ、グランド電位ＶＳＳに接続されているので、この経路で電源間ラッチアップが起こる場合がある。一般に、このラッチアップは、両端の７ａと２ｂの距離が近いと起き易く、離すと起き難くなる。半導体装置では、ラッチアップが起きると、半導体装置が壊れるため、起きないように両者の距離を離して配置していた。
【００２０】
本発明でも、同じ経路がラッチアップを起こす可能性があるＰＮＰＮになっている。しかしながら、Ｐ型半導体基板１と、Ｎウェル２ｂとの間に抵抗体を配置している。そのため、この経路に電流が流れると、Ｎウェル２ｂの電位が、「抵抗体５の抵抗値」×「電流」＝「電圧」分だけ、グランド電位ＶＳＳよりも高くなる。これは、このＰＮ接合に逆方向の電位差をかけることに相当するので、半導体装置の引き起こすほどの大電流がこの経路に流れない。そのため、本発明では、７ａと２ｂを、従来技術のようにラッチアップ対策として離す必要がなくなる。これは、面積縮小を意味すると同時に、発熱源であるパワー素子と感熱素子の温度差が小さいことを意味する。
【００２１】
従来技術、本発明どちらにおいても、感熱素子からの信号は、感熱素子のＰ型高濃度領域７ｃの電位である。もう少し正確に述べると、７ｃの電位とグランド電位ＶＳＳとの電位差が、感熱素子からの信号である。本発明において、この信号は、感熱素子のＰＮ接合の電位差と、抵抗体５にかかる電圧の和になる。抵抗体５にかかる電圧は、ＰＮ接合に流す電流と、抵抗体の抵抗値の積である。
【００２２】
パワー素子の熱破壊防止のためには、最高温度地点の温度と感熱素子地点の温度との差による第１の誤差と、感熱素子地点での温度測定の第２の誤差の和を小さくすることが要求される。
【００２３】
本発明は、パワー素子と感熱素子を同一基板上に配置して、両者を寄生動作が起きないように離した従来技術、あるいは感熱素子を多結晶シリコンに形成した従来技術、どちらと比較しても、第１の誤差は小さくなっており、第２の誤差に関しては同等である。
【００２４】
近年の微細化に伴い、単位面積当たりの発熱量が増大している。そのため、第１の誤差が第２の誤差よりも圧倒的に大きくなってきている。本発明は、この課題の対応するものである。
【実施例２】
【００２５】
感熱素子のＰＮ接合の温度感度は、約２ｍＶ／℃である。感熱素子のＰＮ接合に流す電流は、一般に０．１ｕＡから１０ｕＡの間であることが多い。実施例１で述べた第２の誤差は、抵抗体にかかる電圧によるもので、抵抗値が大きく、電流が大きい方が、第２の誤差が大きくなる。よって、許容される第２の誤差から抵抗値の最大値が求まる。
【００２６】
第２の誤差の許容値は１０℃くらいが最大なので、電流最小で計算して、２ｍＶ／℃×１０℃／０．１ｕＡ＝２００ｋΩが最大値となる。
抵抗の最小値は、寄生動作を防止できるかどうかで決まる。調査したところ５０Ωないと防止効果が乏しかった。以上から、抵抗値は５０Ω以上、２００ｋΩ以下となる。
【実施例３】
【００２７】
抵抗体が拡散抵抗である場合、抵抗体が寄生動作を引き起こす要因になる。そのため、抵抗体は、半導体基板から絶縁体で分離されているものが望ましい。これに該当する最も一般的な物質は、多結晶シリコンである。多結晶シリコンの抵抗値は、幅と長さで変えられることはもちろんだが、不純物濃度によっても変えることができる。そのため、所望の抵抗値を得るために最も適している。図１（Ｂ）は抵抗体として、多結晶シリコンを用いた場合の断面図に等しい。
【実施例４】
【００２８】
再度図１（Ａ）を用いて説明する。感熱素子のＰ型領域が、もう一方の極性の領域であるＮウェル２ｂで囲まれている。これは、ＰＮ接合を形成する上で必須で、もし、Ｐ型領域が囲まれていない場合、感熱素子のＰ型領域と、Ｐ型の半導体基板とが短絡してしまう。
【００２９】
Ｎウェル２ｂは、寄生動作を引き起こす可能性のある素子なので、一般的に、Ｐ型半導体基板のＰ型高濃度領域７ｂで囲まれる。感熱素子のＮウェル２ｂは、抵抗体を介してグランド電位ＶＳＳに接続されるので、感熱素子のＮウェルのＮ型高濃度領域６ｂと、グランド電位ＶＳＳ電位であるＰ型高濃度領域７ｂに挟まれるように抵抗を配置すると、図３に示すように、メタル配線が短くて済むので良い。
また、６ｂと７ｂの間には素子分離領域が必要なので、素子分離領域上に抵抗体を置けるのも都合がよい。
【実施例５】
【００３０】
本発明の抵抗体は、半導体装置の出力素子近傍に配置されるため、過渡的に過大な電流が流れ込んで破壊する可能性がある。この破壊は抵抗体の体積を大きくすることで抑制することができる。そのため、抵抗体は最小幅で、必要な抵抗値を得るために必要な長さで構成されるよりも、半導体装置を大きくしない範囲で、出来るだけ大きな抵抗体を配置する方がよい。感熱素子のＮウェルのＮ型高濃度領域６ｂと、グランド電位ＶＳＳであるＰ型高濃度領域７ｂの間は、分離のために必要な領域なので、ここに置ける最大サイズの抵抗体を配置すると、半導体装置全体を大きくする必要も無く、破壊耐性を上げることができる。
【００３１】
抵抗体と高濃度領域とは、分離させておく方が望ましいので、抵抗体の幅は、感熱素子のＮウェルのＮ型高濃度領域６ｂと、グランド電位ＶＳＳであるＰ型高濃度領域７ｂの間の距離の２分の１以上になる。これは目安である。
【実施例６】
【００３２】
感熱素子１１とパワー素子１２の位置関係について、図４を用いて説明する。
図４（Ａ）は、パワー素子の中心に感熱素子を配置したものである。
図４（Ｂ）は、パワー素子の中心から少しずれた位置に感熱素子を配置したものである。
図４（Ｃ）は、感熱素子の３辺が、パワー素子に囲まれるように配置したものである。
図４（Ｄ）は、感熱素子をパワー素子の頂点付近に配置したものである。
【００３３】
パワー素子と感熱素子を同一基板上に配置した構成の従来技術では、感熱素子をパワー素子の近くに配置できなかったため、図４に示すいずれの形態おいても、分離領域の占める面積が大きくなり、半導体装置の面積が大きくなるという課題があった。本発明では、分離距離が小さいので、面積の増大を小さく抑えることができる。
【００３４】
図４の配置では、パワー素子に囲まれる構造になるため、パワー素子の最高温度と、感熱素子地点の温度の差が小さくなるというメリットがある。
感熱素子と制御回路をパワー素子に囲まれるように配置するよりも、感熱素子のみをパワー素子に囲まれるように配置することで、前記温度差が小さくなる。
【００３５】
パワー素子専用の半導体装置でない場合、パワー素子はチップの中心からずれた位置に配置される。一般的には、図５に示すようにチップの片側に寄せて配置されることが多い。この場合、チップが放熱体の役割を果たすので、パワー素子の中心よりもチップの端に近い位置が最高温度地点になる。図５に示す感熱素子が配置された地点が最高温度地点である。
【実施例７】
【００３６】
ノイズ等に起因する電荷が注入されたりすると、温度検出信号にノイズが乗る。本発明では、抵抗体があるために、この影響が大きくなる場合がある。そこで、温度検出信号をもとにパワー素子を制御する回路に遅延機能をもたせて、温度検出信号がある一定時間以上変化しないと、パワー素子を制御しないようにする。
【実施例８】
【００３７】
図６に示すように、感熱素子１１の上に、パワー素子１２とパッド１４とを結ぶメタル配線１５を配置する。メタルは絶縁膜よりも熱伝導率がいいので、発熱源であるパワー素子上のメタル配線を感熱素子の上部に引き回すと、温度差が小さくなる。
以上の説明では、分かり易く説明するために、Ｐ型の半導体基板で、Ｐ型のパワー素子を有する半導体装置について述べたが、これに限定されるものではない。
【００３８】
また、感熱素子のＰＮ接合の構成において、Ｐ型領域がＮ型領域で囲まれる場合について説明したが、これに限定されるものではない。半導体基板と感熱素子とを電気的に分離するために、Ｐ型基板では、前述の構成になり、Ｎ型基板では、Ｎ型領域をＰ型領域で囲んだ構成の感熱素子が用いられる場合が多い。
【００３９】
また、抵抗を介して、Ｎ型領域をグランド電位ＶＳＳに結線する場合について説明したが、これに限定されるものではない。Ｐ型領域を電源電位ＶＤＤに結線する場合もある。
また、感熱素子からの信号は、グランド電位ＶＳＳとの電位差に限定されるものではなく、例えば、電源電位ＶＤＤとの電位差を信号に用いても本発明を同様に実施することが可能である。
【符号の説明】
【００４０】
１    Ｐ型半導体基板
２    Ｎウェル
２ａ  Ｐ型ＭＯＳパワー素子のＮウェル
２ｂ  感熱素子のＮウェル
３    素子分離領域
４    ゲート電極
５    抵抗体
６    Ｎ型高濃度領域
６ａ  Ｐ型ＭＯＳパワー素子のＮウェルのＮ型高濃度領域
６ｂ  感熱素子のＮウェルのＮ型高濃度領域
７    Ｐ型高濃度領域
７ａ  Ｐ型ＭＯＳパワー素子のソース／ドレイン
７ｂ  Ｐ型半導体基板のＰ型高濃度領域
７ｃ  感熱素子のＰ型高濃度領域
８    コンタクト
９    メタル配線
１１  感熱素子
１２  パワー素子
１３  チップ全体
１４  パッド
１５  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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