(57)【特許請求の範囲】
【請求項１】
縦続接続された複数の信号保持手段を備え、該各信号保持手段から出力信号を順次出力するシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１のクロック信号が供給される第１のクロック入力端子と、
立ち上がりタイミングが前記第１のクロック信号の立ち下がりタイミングと立ち上がりタイミングの間にあり、立ち下がりタイミングが前記第１のクロック信号の立ち上がりタイミングと立ち下がりタイミングの間にある第２のクロック信号が供給される第２のクロック入力端子と、
前記第１のクロック信号の立ち下がりタイミングに同期して入力信号が印加される第１の入力端子と、
前記出力信号を出力するとともに、後段の前記信号保持手段の前記第１の入力端子に接続される出力端子と、
後段の前記信号保持手段の前記出力端子に接続される第２の入力端子と、
ドレイン電極が前記第１のクロック入力端子に接続され、ソース電極が前記出力端子に接続される第１のトランジスタと、
前記第１の入力端子に前記入力信号が印加されて、該入力信号の立ち上がり後、前記第２のクロック入力端子に供給される前記第２のクロック信号の立ち上がり時点までは、前記第１のトランジスタのゲート電極に供給する駆動信号を該第１のトランジスタをオフ状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点後、前記駆動信号を該第１のトランジスタをオン状態とする電位に設定して、前記第２のクロック信号の立ち上がり時点から前記第２の入力端子に供給される信号が立ち上がるまでの間、前記第１のトランジスタをオン状態とする駆動手段と、
を備えることを特徴とするシフトレジスタ回路。
【請求項２】
前記複数の信号保持手段の内、奇数段に配される前記信号保持手段の前記第１および第２のクロック入力端子には、前記第１および第２のクロック信号が供給され、偶数段に配される前記信号保持手段の前記第１および第２のクロック入力端子には、前記第１及び第２のクロック信号が反転した信号が供給されることを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
前記信号保持手段は、ドレイン電極が前記第１のトランジスタのソース電極に接続され、ソース電極が低電位電源に接続される第２のトランジスタを備え、
前記駆動手段は、前記駆動信号の反転信号を前記第２のトランジスタのゲート電極に供給することを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項４】
前記駆動手段は、
ゲート電極が前記第１の入力端子に接続され、ドレイン電極が高電位電源に接続される第３のトランジスタと、
ゲート電極が前記第３のトランジスタのソース電極に接続され、ドレイン電極が前記第２のクロック入力端子に接続され、ソース電極が前記第１のトランジスタのゲート電極に接続される第４のトランジスタと、
ゲート電極が前記第２の入力端子に接続され、ドレイン電極が前記第４のトランジスタのゲート電極に接続され、ソース電極が低電位電源に接続される第５のトランジスタと、
ゲート電極が前記第２の入力端子に接続され、ドレイン電極が前記第１のトランジスタのゲート電極に接続され、ソース電極が前記低電位電源に接続された第６のトランジスタと、
を備えることを特徴とする請求項３に記載のシフトレジスタ回路。
【請求項５】
前記駆動手段は、ゲート電極が前記第４のトランジスタのソース電極に接続され、ドレイン電極が前記高電位電源に接続され、ソース電極が前記低電位電源に接続された第７のトランジスタを更に備え、
前記第２のトランジスタのゲート電極は、前記第７のトランジスタのドレイン電極に接続されていることを特徴後する請求項４に記載のシフトレジスタ回路。
【請求項６】
前記信号保持手段は、単一の電導性を有する複数の電界効果型トランジスタで形成されることを特徴とする請求項１乃至５の何れかに記載のシフトレジスタ回路。
【請求項７】
前記電界効果型トランジスタは、アモルファスシリコン薄膜トランジスタであることを特徴とする請求項６に記載のシフトレジスタ回路。
【請求項８】
複数の表示画素がマトリクス状に配列された表示手段に、所望の画像を表示するための信号を出力する表示駆動装置において、
前記表示駆動装置は、前記信号を出力するための制御信号を順次出力するシフトレジスタ回路を備え、
前記シフトレジスタ回路は、縦続接続された複数の信号保持手段を備え、
前記複数の信号保持手段の各々は、
第１のクロック信号が供給される第１のクロック入力端子と、
立ち上がりタイミングが前記第１のクロック信号の立ち下がりタイミングと立ち上がりタイミングの間にあり、立ち下がりタイミングが前記第１のクロック信号の立ち上がりタイミングと立ち下がりタイミングの間にある第２のクロック信号が供給される第２のクロック入力端子と、
前記第１のクロック信号の立ち下がりタイミングに同期して入力信号が印加される第１の入力端子と、
前記出力信号を出力するとともに、後段の前記信号保持手段の前記第１の入力端子に接続される出力端子と、
後段の前記信号保持手段の前記出力端子に接続される第２の入力端子と、
ドレイン電極が前記第１のクロック入力端子に接続され、ソース電極が前記出力端子に接続される第１のトランジスタと、
前記第１の入力端子に前記入力信号が印加されて、該入力信号の立ち上がり後、前記第２のクロック入力端子に供給される前記第２のクロック信号の立ち上がり時点までは、前記第１のトランジスタのゲート電極に供給する駆動信号を該第１のトランジスタをオフ状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点後、前記駆動信号を該第１のトランジスタをオン状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点から前記第２の入力端子に供給される信号が立ち上がるまでの間、前記第１のトランジスタをオン状態とする駆動手段と、
を備えることを特徴とする表示駆動装置。
【請求項９】
前記複数の信号保持手段の内、奇数段に配される前記信号保持手段の前記第１および第２のクロック入力端子には、前記第１および第２のクロック信号が供給され、偶数段に配される前記信号保持手段の前記第１および第２のクロック入力端子には、前記第１及び第２のクロック信号が反転した信号が供給されることを特徴とする請求項８に記載の表示駆動装置。
【請求項１０】
前記信号保持手段は、ドレイン電極が前記第１のトランジスタのソース電極に接続され、ソース電極が低電位電源に接続される第２のトランジスタを備え、
前記駆動手段は、前記駆動信号の反転信号を前記第２のトランジスタのゲート電極に供給することを特徴とする請求項８に記載の表示駆動装置。
【請求項１１】
前記駆動手段は、
ゲート電極が前記第１の入力端子に接続され、ドレイン電極が高電位電源に接続される第３のトランジスタと、
ゲート電極が前記第３のトランジスタのソース電極に接続され、ドレイン電極が前記第２のクロック入力端子に接続され、ソース電極が前記第１のトランジスタのゲート電極に接続される第４のトランジスタと、
ゲート電極が前記第２の入力端子に接続され、ドレイン電極が前記第４のトランジスタのゲート電極に接続され、ソース電極が低電位電源に接続される第５のトランジスタと、
ゲート電極が前記第２の入力端子に接続され、ドレイン電極が前記第１のトランジスタのゲート電極に接続され、ソース電極が前記低電位電源に接続される第６のトランジスタと、
を備えることを特徴とする請求項１０に記載の表示駆動装置。
【請求項１２】
前記駆動手段は、ゲート電極が前記第４のトランジスタのソース電極に接続され、ドレイン電極が前記高電位電源に接続され、ソース電極が前記低電位電源に接続される第７のトランジスタを更に備え、
前記第２のトランジスタのゲート電極は、前記第７のトランジスタのドレイン電極に接続されていることを特徴後する請求項１１に記載の表示駆動装置。
【請求項１３】
前記信号保持手段は、単一の電導性を有する複数の電界効果型トランジスタで形成されることを特徴とする請求項８乃至１２の何れかに記載の表示駆動装置。
【請求項１４】
前記信号保持手段を構成するトランジスタは同一電導性を有するアモルファスシリコン薄膜トランジスタで形成されることを特徴とする請求項１３に記載の表示駆動装置。
【請求項１５】
前記表示駆動装置は、前記表示手段と同一基板上に形成されることを特徴とする請求項８乃至１４の何れかに記載の表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及びそれを備える表示駆動装置に関し、特に、液晶表示装置の駆動回路に適用して良好なシフトレジスタ回路及び表示駆動装置に関する。
【背景技術】
【０００２】
近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の画像処理関連機器の普及が著しい。このような機器においては、表示手段として液晶表示装置（Liquid CrystalDisplay；ＬＣＤ）が多用されるようになっている。
【０００３】
例えば、アクティブマトリクス液晶表示装置においては、薄膜トランジスタ等の画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、ゲートドライバにより各走査ラインを順次選択状態とし、ソースドライバにより各データラインに所定の信号電圧を印加して、選択状態にある表示画素に対して画像情報に応じた信号電圧を書き込むことにより、各表示画素における液晶の配向状態を制御して所望の画像情報を所定のコントラストで表示するように構成されている。ここで、ゲートドライバには、各走査ラインを選択状態にするための走査信号を順次出力する構成としてシフトレジスタ回路が設けられている。
【０００４】
図６は、従来のシフトレジスタ回路の一例の概略構成、及び、その動作を説明するためのタイミングチャートを示す図であり、図７は、従来のシフトレジスタ回路を構成する信号保持部の構成、及び、信号保持部の動作を説明するためのタイミングチャートを示す図である。このようなシフトレジスタ回路は、概略的には、図６（Ａ）に示すように、複数個（複数段）の信号保持部が直列に配置され、各信号保持部に保持された信号が、外部に出力されると共に、順次、後段の信号保持部に転送（シフト）されるようになっている。
【０００５】
ここで、各信号保持部は、ｎチャネル型の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）、例えば電界効果（ＭＯＳ）トランジスタで構成する場合、図７（Ａ）に示すように、例えばセット・リセット型のフリップフロップＦＦｎと２個のＭＯＳトランジスタＴ１ｎ，Ｔ２ｎから構成されるプッシュ・プル回路との組み合わせによって構成される（ｎ＝１，２，３，４，…）。即ち、フリップフロップＦＦｎのセット入力端子Ｓには入力信号ＩＮが与えられ、リセット入力端子Ｒにはリセット信号ＲＳＴが与えられるように接続される。また、プッシュ・プル回路を構成する第１及び第２のＭＯＳトランジスタＴ１ｎ，Ｔ２ｎは、所定のパルス信号ＣＫ１（又はＣＫ２）が印加される入力端子ＣＫと低電位電源Ｖｓｓが印加される電源端子との間に直列に接続されており、その内の第１のＭＯＳトランジスタＴ１ｎのゲート電極が上記フリップフロップＦＦｎの出力端子Ｑに、第２のＭＯＳトランジスタＴ２ｎのゲート電極が上記フリップフロップＦＦｎの反転出力端子Ｑバーに接続されている。そして、両ＭＯＳトランジスタＴ１ｎ，Ｔ２ｎの接続接点から出力信号ＯＵＴが出力されるようになっている。
【０００６】
このような構成の信号保持部は、図７（Ｂ）のタイミングチャートに示すように、フリップフロップＦＦｎのセット入力端子Ｓに与えられる入力信号ＩＮがハイレベルになると、該フリップフロップＦＦｎはセットされ、その出力端子Ｑからはハイレベルの信号が出力されると共に、反転出力端子Ｑバーからはローレベルの信号が出力される。このフリップフロップＦＦｎの出力信号の状態は、上記入力信号ＩＮがローレベルに戻っても維持される。そして、リセット入力端子Ｒに与えられるリセット信号ＲＳＴがハイレベルとなると、リセットされ、その出力端子Ｑからはローレベルの信号が出力されると共に、反転出力端子Ｑバーからはハイレベルの信号が出力されるようになっている。
【０００７】
而して、上記入力信号ＩＮのハイレベルに応じて上記フリップフロップＦＦｎの出力端子Ｑからハイレベルの信号が出力されると、上記プッシュ・プル回路の第１のＭＯＳトランジスタＴ１ｎはオン動作する。このとき、上記フリップフロップＦＦｎの反転出力端子Ｑバーからはローレベルの信号が出力されているので、上記プッシュ・プル回路の第２のＭＯＳトランジスタＴ２ｎはオフ状態となる。従って、ＭＯＳトランジスタＴ１ｎに接続された入力端子ＣＫを介して供給されるパルス信号ＣＫ１（又はＣＫ２）がハイレベルとなると、出力端子ＯＵＴの信号レベルもハイレベルとなる。
【０００８】
そして、リセット信号ＲＳＴがハイレベルとなると、上記フリップフロップＦＦｎの出力端子Ｑからはローレベル、反転出力端子Ｑバーからはハイレベルの信号が出力され、これにより、上記第１のＭＯＳトランジスタＴ１ｎはオフ状態となり、第２のＭＯＳトランジスタＴ２ｎはオン動作する。従って、出力端子ＯＵＴの信号レベルもローレベルとなる。
【０００９】
シフトレジスタ回路は、図６（Ａ）に示したように、このような信号保持部を直列接続したものであり、即ち、ｎ段目の信号保持部の第１のＭＯＳトランジスタＴ１ｎと第２のＭＯＳトランジスタＴ２ｎとの接続点から出力Ｏｎを取り出すと共に、それをｎ＋１段目の信号保持部のフリップフロップＦＦｎ＋１のセット端子Ｓに供給する。また、ｎ段目の信号保持部のフリップフロップＦＦｎのリセット端子Ｒには、ｎ＋１段目の信号保持部のＭＯＳトランジスタＴ１ｎとＴ２ｎの接続点からの出力信号Ｏｎ＋１をフィードバックするように接続する。ここで、１段目の信号保持部のフリップフロップＦＦｎのセット端子Ｓには、所定のスタート信号ＳＴが供給されるようになっている。また、最終段の信号保持部のフリップフロップＦＦｎのリセット端子Ｒには、外部よりリセット信号を供給する。そして、奇数段目の信号保持部の第１のＭＯＳトランジスタＴ１１，Ｔ１３，…には第１のパルス信号ＣＫ１を与え、偶数段目の信号保持部の第１のＭＯＳトランジスタＴ１２，Ｔ１４，…には上記第１のパルス信号ＣＫ１の反転波形を有する第２のパルス信号ＣＫ２を与える。
【００１０】
このような構成のシフトレジスタ回路によれば、図６（Ｂ）のタイミングチャートに示すように、上記スタート信号ＳＴの供給後、パルス信号ＣＫ１，ＣＫ２のハイレベルの印加タイミングに同期して、ハイレベルの信号が出力信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…というように、順次、転送（シフト）出力される。
【００１１】
従って、この出力信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…に基づく走査信号を上記液晶表示装置の走査ラインに順次印加することにより、各走査ラインに接続された表示画素が行毎に選択状態となる線順次選択動作を行うことができる。
【００１２】
プッシュ・プル回路の第１のＭＯＳトランジスタＴ１ｎは、信号の出力と次段への転送という重要な働きを司っている。即ち、この第１のＭＯＳトランジスタＴ１ｎの特性がシフトレジスタ回路全体の性能を決定すると言っても過言ではない。ところが、ＭＯＳトランジスタのゲート電極に印加される信号レベルの時間積分値（又は、積算電圧）の正負極性の偏りに起因して、ＭＯＳトランジスタのしきい値特性が変動する（オン電流の低下）ことが実験的に知られている。そのため、このようなＭＯＳトランジスタを用いてシフトレジスタ回路を構成した場合、出力信号Ｏの信号レベルが経時的に変化して、ＭＯＳトランジスタの良好なスイッチング動作が行われなくなるため、シフトレジスタ回路の誤動作や動作特性の劣化を生じるおそれがあるという問題を有していた。
【００１３】
そのような課題を解決するため、特許文献１では、各段の信号保持部から所定の信号レベルを有する第１の出力信号（シフト信号）が順次出力されて、通常のシフト動作が実現される第１の信号出力動作と、出力制御信号の入力をトリガとして、各段の信号保持部から所定の信号波形（信号レべル及び信号幅）を有する第２の出力信号（調整信号）が同時に出力されて、第１の信号出力動作における第１の出力信号の時間積分値の極性の偏りを調整する積算電圧調整動作が実行される第２の信号出力動作とを選択的に繰り返し実行することにより、シフト動作（第１の信号出力動作）において、各段の信号保持部を構成するＭＯＳトランジスタのゲート電極に、正負極性の偏ったゲート信号（第１の出力信号）が印加されることに起因して、ＭＯＳトランジスタのしきい値特性の変動が生じた場合であっても、積算電圧調整動作（第２の信号出力動作）において、所定の信号波形を有する調整信号（第２の出力信号）が、各段の信号保持部のＭＯＳトランジスタのゲート電極に同時に印加されるので、シフト動作における上記ゲート信号の信号レベルの時間積分値（積算電圧）の正又は負極性への偏りを相殺又は調整するという手法を提案している。
【特許文献１】特開２００２−１９７８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、アクティブマトリクス液晶表示装置におけるゲートドライバやソースドライバ等の駆動回路を、アモルファスシリコン（ａ−Ｓｉ）ＴＦＴやポリシリコン（ｐ−Ｓｉ）ＴＦＴによって表示パネル基板（ＴＦＴ基板）上に一体的に形成して、表示装置のコスト削減や薄型化を図ることが研究・開発されている。しかしながら、アモルファスシリコンＴＦＴやポリシリコンＴＦＴは、単結晶シリコンによるトランジスタに対して性能が大きく劣ることから、十分な性能を有する回路を形成することが困難であった。
【００１５】
特に、アモルファスシリコンは画素を構成するＴＦＴと同時に形成できるため、コスト削減に有利であるが、アモルファスシリコンＴＦＴやポリシリコンＴＦＴで構成したＭＯＳトランジスタでは上述したような経時変化による特性の劣化（オン電流の低下）が比較的大きく、特に、信号の出力と次段への転送という重要な働きを司る第１のＭＯＳトランジスタＴ１ｎの特性の劣化は、駆動回路の長期信頼性を大きく左右する。
【００１６】
本発明は、上記の点に鑑みてなされたもので、シフトレジスタ回路及びこれを備える表示駆動装置において、信号の出力と次段への転送を司るトランジスタの特性の変動を抑制して、より長寿命なシフトレジスタ回路及び表示駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のシフトレジスタ回路の一態様は、
縦続接続された複数の信号保持手段を備え、該各信号保持手段から出力信号を順次出力するシフトレジスタ回路において、
前記複数の信号保持手段の各々は、
第１のクロック信号が供給される第１のクロック入力端子と、
立ち上がりタイミングが前記第１のクロック信号の立ち下がりタイミングと立ち上がりタイミングの間にあり、立ち下がりタイミングが前記第１のクロック信号の立ち上がりタイミングと立ち下がりタイミングの間にある第２のクロック信号が供給される第２のクロック入力端子と、
前記第１のクロック信号の立ち下がりタイミングに同期して入力信号が印加される第１の入力端子と、
前記出力信号を出力するとともに、後段の前記信号保持手段の前記第１の入力端子に接続される出力端子と、
後段の前記信号保持手段の前記出力端子に接続される第２の入力端子と、
ドレイン電極が前記第１のクロック入力端子に接続され、ソース電極が前記出力端子に接続される第１のトランジスタと、
前記第１の入力端子に前記入力信号が印加されて、該入力信号の立ち上がり後、前記第２のクロック入力端子に供給される前記第２のクロック信号の立ち上がり時点までは、前記第１のトランジスタのゲート電極に供給する駆動信号を該第１のトランジスタをオフ状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点後、前記駆動信号を該第１のトランジスタをオン状態とする電位に設定して、前記第２のクロック信号の立ち上がり時点から前記第２の入力端子に供給される信号が立ち上がるまでの間、前記第１のトランジスタをオン状態とする駆動手段と、
を備えることを特徴とする。
【００１８】
また、本発明の表示駆動装置の一態様は、
複数の表示画素がマトリクス状に配列された表示手段に、所望の画像を表示するための信号を出力する表示駆動装置において、
前記表示駆動装置は、前記信号を出力するための制御信号を順次出力するシフトレジスタ回路を備え、
前記シフトレジスタ回路は、直列に接続された複数の信号保持手段を備え、
前記複数の信号保持手段の各々は、
第１のクロック信号が供給される第１のクロック入力端子と、
立ち上がりタイミングが前記第１のクロック信号の立ち下がりタイミングと立ち上がりタイミングの間にあり、立ち下がりタイミングが前記第１のクロック信号の立ち上がりタイミングと立ち下がりタイミングの間にある第２のクロック信号が供給される第２のクロック入力端子と、
前記第１のクロック信号の立ち下がりタイミングに同期して入力信号が印加される第１の入力端子と、
前記出力信号を出力するとともに、後段の前記信号保持手段の前記第１の入力端子に接続される出力端子と、
後段の前記信号保持手段の前記出力端子に接続される第２の入力端子と、
ドレイン電極が前記第１のクロック入力端子に接続され、ソース電極が前記出力端子に接続される第１のトランジスタと、
前記第１の入力端子に前記入力信号が印加されて、該入力信号の立ち上がり後、前記第２のクロック入力端子に供給される前記第２のクロック信号の立ち上がり時点までは、前記第１のトランジスタのゲート電極に供給する駆動信号を該第１のトランジスタをオフ状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点後、前記駆動信号を該第１のトランジスタをオン状態とする電位に設定し、前記第２のクロック信号の立ち上がり時点から前記第２の入力端子に供給される信号が立ち上がるまでの間、前記第１のトランジスタをオン状態とする駆動手段と、
を備えることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、シフトレジスタ回路及びこれを備える表示駆動装置において、信号保持手段に出力（転送）用の第１のクロック信号の他に第２のクロック信号を供給し、前段の信号保持手段より供給される入力信号と第２のクロック信号を用いて信号の出力と次段への転送を司るトランジスタをオン動作するようにしたことにより、当該トランジスタのゲート電極に電圧が印加される時間を、比較的短い時間にすることができるので、当該トランジスタのゲート電極に印加される電圧ストレスを減じることができて、当該トランジスタの特性の変動を抑制して、より長寿命なシフトレジスタ回路及び表示駆動装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態を図面を参照して説明する。
【００２１】
図１（Ａ）は、本発明の一実施形態に係るシフトレジスタ回路を構成する各信号保持部（信号保持手段）ＦＦＰｎ（ｎ＝１，２，３，４，…）の構成を示す図であり、図１（Ｂ）は、図１（Ａ）の各信号保持部ＦＦＰｎの動作を説明するためのタイミングチャートを示す図である。また、図２は、出力用クロック信号ＣＫとＴ１駆動用クロック信号ＣＫ’の位相関係を説明するためのタイミングチャートを示す図である。なお、この図において、各ＭＯＳトランジスタの参照符号は、簡略化のため添え字ｎを省いて図示しており、以下の説明においてもそれを省略して記すものとする。
【００２２】
この各信号保持部ＦＦＰｎは、基本構成として、上記第１のＭＯＳトランジスタ（第１のトランジスタ）Ｔ１及び第２のＭＯＳトランジスタ（第２のトランジスタ）Ｔ２と駆動手段を構成する６個のＭＯＳトランジスタＴ１１〜Ｔ１６とを有して構成されている。ここで、各ＭＯＳトランジスタはｎチャネル型であるとする。
【００２３】
具体的には、上記第１及び第２のＭＯＳトランジスタＴ１，Ｔ２は、背景技術で説明したようなプッシュ・プル回路を構成するもので、上述したとおりの構成である。
【００２４】
また、第３のトランジスタであるＭＯＳトランジスタＴ１１は、入力信号ＩＮが供給される入力端子（第１の入力端子）にゲート電極が接続され、高電位側の動作電圧としての高電位電源Ｖｄｄにドレイン電極が接続されている。また、このＭＯＳトランジスタＴ１１のソース電極は、第４のトランジスタであるＭＯＳトランジスタＴ１２のゲート電極に接続されている。このＭＯＳトランジスタＴ１２のドレイン電極は、第２のクロック入力端子として、上記第１のＭＯＳトランジスタＴ１のドレイン電極が接続された第１のクロック入力端子に供給される出力用クロック信号ＣＫ（第１のクロック信号）である所定のパルス信号に対し、図２に示すような関係を持つＴ１駆動用クロック信号ＣＫ’（第２のクロック信号）である所定のパルス信号が供給される。このＭＯＳトランジスタＴ１２のソース電極は、上記背景技術で説明したセット・リセット型のフリップフロップＦＦｎの出力端子Ｑに相当する信号を供給するように、上記第１のＭＯＳトランジスタＴ１のゲート電極に接続されている。更に、このＭＯＳトランジスタＴ１２のソース電極は、上記高電位電源Ｖｄｄに対しダイオード接続され、負荷として機能するＭＯＳトランジスタＴ１３と低電位側の動作電圧としての低電位電源Ｖｓｓとの間にドレイン、ソース電極が接続された第７のトランジスタであるＭＯＳトランジスタＴ１４のゲート電極に接続されている。そして、このＭＯＳトランジスタＴ１４のドレイン電極が、上記背景技術で説明したセット・リセット型のフリップフロップＦＦｎの反転出力端子Ｑにバー相当する信号を供給するように、上記第２のＭＯＳトランジスタＴ２のゲート電極に接続されている。
【００２５】
また、第５のトランジスタであるＭＯＳトランジスタＴ１５は、リセット信号ＲＳＴが供給される第２の入力端子ＲＳＴにゲート電極が接続され、上記ＭＯＳトランジスタＴ１１のソース電極にドレイン電極が、低電位電源Ｖｓｓにソース電極がそれぞれ接続されている。そして、第６のトランジスタであるＭＯＳトランジスタＴ１６は、上記リセット信号ＲＳＴが供給される上記第２の入力端子ＲＳＴにゲート電極が接続され、上記ＭＯＳトランジスタＴ１２のソース電極にドレイン電極が、低電位電源Ｖｓｓにソース電極がそれぞれ接続されている。
【００２６】
ここで、上記８個のＭＯＳトランジスタＴ１，Ｔ２，Ｔ１１〜Ｔ１６は、例えば、全てｎチャネル型のアモルファスシリコンＴＦＴにより構成されている。
【００２７】
上記出力用クロック信号ＣＫとＴ１駆動用クロック信号ＣＫ’のタイミングは、図２に示すようになっていることが必要である。即ち、
（１）上記Ｔ１駆動用クロック信号ＣＫ’の立ち上がりは、上記出力用クロック信号ＣＫの立ち下がりよりも後であり、
（２）上記Ｔ１駆動用クロック信号ＣＫ’の立ち上がりは、上記出力用クロック信号ＣＫの立ち上がりよりも前であり、且つ、
（３）上記Ｔ１駆動用クロック信号ＣＫ’の立ち下がりは、上記出力用クロック信号ＣＫの立ち下がりよりも前である。
【００２８】
このような条件を満たせば、上記出力用クロック信号ＣＫと上記Ｔ１駆動用クロック信号ＣＫ’のデューティ比は同じである必要はない。
【００２９】
次に、このような構成の信号保持部ＦＦＰｎの動作を、図１（Ｂ）のタイミングチャートを参照して説明する。
【００３０】
即ち、ＭＯＳトランジスタＴ１１は、そのゲート電極に供給される入力信号ＩＮがハイレベルとなるとオン動作する。このＭＯＳトランジスタＴ１１のドレイン電極には高電位電源Ｖｄｄが与えられているので、該ＭＯＳトランジスタＴ１１のオン動作により、次段のＭＯＳトランジスタＴ１２のゲート電極の電位が上昇し、そのＭＯＳトランジスタＴ１２がオン動作する。
【００３１】
ここで、該ＭＯＳトランジスタＴ１２のドレイン電極には、Ｔ１駆動用クロック信号ＣＫ’が供給されており、上記ＭＯＳトランジスタＴ１１がオン動作したタイミングでは、このＴ１駆動用クロック信号ＣＫ’はローレベルの信号であるので、そのソース電極から取り出されて第１のＭＯＳトランジスタＴ１のゲート電極に供給される信号Ｑもローレベルとなる。これにより、第１のＭＯＳトランジスタＴ１はオフ状態となる。また、上記ＭＯＳトランジスタＴ１２のソース電極から取り出された信号Ｑは、更に、ＭＯＳトランジスタＴ１４のゲート電極にも供給されており、それがローレベルであるので、そのＭＯＳトランジスタＴ１４もオフ状態となっている。従って、そのＭＯＳトランジスタＴ１４のドレイン電極から取り出されて第２のＭＯＳトランジスタＴ２のゲート電極に供給される信号Ｑバーには、ダイオード（負荷）として機能するＭＯＳトランジスタＴ１３を介して高電位電源Ｖｄｄによるハイレベルの信号が現れる。これにより、その第２のＭＯＳトランジスタＴ２はオン動作する。従って、両ＭＯＳトランジスタＴ１，Ｔ２の接続接点から取り出される出力端子ＯＵＴには、第２のＭＯＳトランジスタＴ１２のソース電極に与えられる低電位電源Ｖｓｓに相当するローレベルの信号が出力される。
【００３２】
その後、Ｔ１駆動用クロック信号ＣＫ’がハイレベルに立ち上がる。すると、上述したようにＭＯＳトランジスタＴ１２はオン動作しているので、このＭＯＳトランジスタＴ１２のソース電極から取り出される信号Ｑはハイレベルとなる。この信号Ｑがハイレベルとなると、ＭＯＳトランジスタＴ１及びＴ１４がオン動作する。ＭＯＳトランジスタＴ１４がオンすると、上記高電位電源ＶｄｄからＭＯＳトランジスタＴ１３、Ｔ１４を介して高電位電源Ｖｄｄへの電流経路が構成され、該ＭＯＳトランジスタＴ１４のドレイン電極の電位は低い状態となり、第２のＭＯＳトランジスタＴ２のゲート電極に供給される信号Ｑバーはローレベルとなる。これにより、その第２のＭＯＳトランジスタＴ２はオフ状態となる。従って、両ＭＯＳトランジスタＴ１，Ｔ２の接続接点から取り出される出力端子ＯＵＴには、第１のＭＯＳトランジスタＴ１のドレイン電極に供給される出力用クロック信号ＣＫに応じたレベルの信号が出力されることになる。即ち、その出力用クロック信号ＣＫがローレベルである間は、出力端子ＯＵＴからの信号はローレベルとなる。
【００３３】
そして、上記出力用クロック信号ＣＫがハイレベルとなると、出力端子ＯＵＴからの信号はハイレベルとなる。但しこのとき、ＭＯＳトランジスタＴ１１のゲート電極に供給される入力信号ＩＮはローレベルとなる。しかし、そのＭＯＳトランジスタＴ１１のゲート電極の寄生容量により電荷が所定の期間は保持されるので、直ちにオフ状態とはならずに上記所定の期間の間はオン状態を保持し、その後にオフ状態となる。従って、その所定の期間の間は、上記ＭＯＳトランジスタＴ１１，Ｔ１２，Ｔ１４のオン状態は維持される。よって、信号Ｑはハイレベル、信号Ｑバーはローレベルが維持されて、出力端子ＯＵＴからの信号はハイレベルとなるものである。
【００３４】
その後、Ｔ１駆動用クロック信号ＣＫ’がローレベルとなる。この場合も、ＭＯＳトランジスタＴ１４及びＴ１のゲート電極の寄生容量により電荷が所定の期間保持されるので、直ちにそれらのＭＯＳトランジスタＴ１４，Ｔ１はオフ状態とはならずに上記所定の期間の間はオン状態を保持し、その後にオフ状態となる。従って、その所定の期間の間は、それらＭＯＳトランジスタＴ１４，Ｔ１のオン状態は維持される。よって、出力端子ＯＵＴからの信号はハイレベルを維持する。
【００３５】
また、ＭＯＳトランジスタＴ１５及びＴ１６のゲート電極に供給されるリセット信号ＲＳＴがハイレベルとなると、それらのＭＯＳトランジスタＴ１５，Ｔ１６がオン動作する。それにより、ＭＯＳトランジスタＴ１２，Ｔ１４，Ｔ１のゲート電極に保持されている電荷が急速に放電され、それらのＭＯＳトランジスタＴ１２，Ｔ１４，Ｔ１がオフ状態となる。従って、出力端子ＯＵＴからの信号はローレベルとなる。
【００３６】
なお、上記においては、上記各ＭＯＳトランジスタはｎチャネル型であるとしたが、上記各ＭＯＳトランジスタのオンオフ動作が上記と同様に行われるものであれば、これに限るものではなく、ｐチャネル型であってもよく、更には、ｎチャネル型とｐチャネル型の両方を含むものであってもよい。その場合、上記各信号のレベルは、上記各ＭＯＳトランジスタのオンオフ動作が上記と同様に行われるように適宜される。
【００３７】
このような信号保持部ＦＦＰｎでは、出力（転送）用クロック信号ＣＫの他にもう一つのクロック信号（Ｔ１駆動用クロック信号ＣＫ’）を用意し、入力信号ＩＮとＴ１駆動用クロック信号ＣＫ’を用いて第１のＭＯＳトランジスタＴ１をオン動作するようにしたことにより、図１（Ｂ）にＤ２として示すように、そのＭＯＳトランジスタＴ１のゲート電極に電圧が印加される時間を、従来の図７（Ｂ）に示すようなＤ１よりも短い時間にすることができる。従って、アモルファスシリコンＴＦＴの経時劣化の主要因である、ゲート電極に印加される電圧ストレスを減じることができ、第１のＭＯＳトランジスタＴ１の劣化が抑制される。
【００３８】
図３は、上記のような信号保持部ＦＦＰｎを複数段用いて形成したシフトレジスタ回路の構成を示す図であり、図４は、図３のシフトレジスタ回路の動作を説明するためのタイミングチャートを示す図である。即ち、図３に示すように、ｎ段目の信号保持部ＦＦＰｎの出力Ｏｎを外部に取り出すと共に、それをｎ＋１段目の信号保持部ＦＦＰｎ＋１の入力端子に入力信号ＩＮとして供給する。また、ｎ段目の信号保持部ＦＦＰｎのリセット端子ＲＳＴには、ｎ＋１段目の信号保持部ＦＦＰｎ＋１の出力信号Ｏｎ＋１をフィードバックするように接続する。ここで、１段目の信号保持部ＦＦＰ１の入力端子には、所定のスタート信号ＳＴが供給されるようになっている。また、例えば、このシフトレジスタ回路は所望とする出力段数＋１段分の信号保持部を用い、その最終段の信号保持部はダミーとして出力信号Ｏは外部に出力することなく、単に最終段−１段目の信号保持部のリセット端子ＲＳＴにリセット信号として供給する構成とする。そして、奇数段目の信号保持部ＦＦＰ１，ＦＦＰ３，…には第１の出力用クロック信号ＣＫ１と該第１の出力用クロック信号に対して上述したような条件を満たす第１のＴ１駆動用クロック信号ＣＫ１’を与え、偶数段目の信号保持部ＦＦＰ２，ＦＦＰ４，…には上記第１の出力用クロック信号ＣＫ１の反転波形を有する第２の出力用クロック信号ＣＫ２と該第２の出力用クロック信号に対して上述したような条件を満たす第２のＴ１駆動用クロック信号ＣＫ２’を与える。
【００３９】
このような構成のシフトレジスタ回路によれば、図４のタイミングチャートに示すように、従来のシフトレジスタカイロと同様に、上記スタート信号ＳＴの供給後、パルス信号ＣＫ１，ＣＫ２のハイレベルの印加タイミングに同期して、ハイレベルの信号が出力信号Ｏ１，Ｏ２，Ｏ３，Ｏ４，…というように、順次、転送（シフト）出力される。
【００４０】
このように、出力用クロック信号ＣＫの他に位相の異なるＴ１駆動用クロック信号ＣＫ’を用いたことにより、第１のＭＯＳトランジスタＴ１のゲート電極へ電圧が印加される期間が短くなるので、ＭＯＳトランジスタＴ１の劣化が抑制され、さらにはシフトレジスタ回路の寿命が増すという効果がある。
【００４１】
次に、本発明に係るシフトレジスタ回路の適用例について、図面を参照して具体的に説明する。
【００４２】
図５（Ａ）は、本発明に係るシフトレジスタ回路が適用される液晶表示装置の全体構成を示す概略構成図であり、図５（Ｂ）は、本適用例に係る液晶表示装置の要部構成を示す詳細図である。なお、ここでは、液晶表示装置として、アクティブマトリックス型の液晶表示パネルを用いた液晶表示装置について説明する。
【００４３】
図５（Ａ）に示すように、本適用例に係る液晶表示装置は、大別して、液晶表示パネル（表示手段）１０と、ソースドライバ（信号ドライバ；表示駆動装置）２０と、ゲートドライバ（走査ドライバ；表示駆動装置）３０と、ＬＣＤコントローラ４０と、システムコントロール回路５０と、デジタル−アナログ変換器（以下、Ｄ／Ａ変換器と記す）６０と、を有して構成されている。
【００４４】
以下、各構成について説明する。液晶表示パネル１０は、図５（Ｂ）に示すように、マトリクス状に配置された画素電極、及び、画素電極に対向して配置された共通電極（コモン電極；コモン電圧Ｖｃｏｍ）、画素電極と共通電極の間に充填された液晶からなる液晶容量Ｃｌｃと、画素電極にソースが接続されたＴＦＴ（以下、「画素トランジスタＩＴＦＴ」と記す）と、マトリクスの行方向に延伸し、複数の画素トランジスタＩＴＦＴのゲートに接続された走査ラインＬｇと、マトリクスの列方向に延伸し、複数の画素トランジスタＩＴＦＴのドレインに接続された信号ラインＬｄと、を有して構成され、後述するソースドライバ２０及びゲートドライバ３０により選択される画素電極に信号電圧を印加することにより、液晶の配列を制御して所定の画像情報を表示出力する。ここで、Ｃｓは、蓄積容量であり、上記液晶容量Ｃｌｃ、蓄積容量Ｃｓ及び画素トランジスタＩＴＦＴは、液晶画素（表示画素）１１を構成する。
【００４５】
ソースドライバ２０は、後述するＬＣＤコントローラ４０から供給される水平制御信号に基づいて、画像信号Ｒ、Ｇ、Ｂに対応する信号電圧を信号ラインＬｄを介して各画素電極に供給する。ここで、ソースドライバ２０は、図５（Ｂ）に示すように、概略、Ｒ、Ｇ、Ｂ画像信号が入力されるサンプルホールド回路２２と、サンプルホールド回路２２のサンプルホールド動作を制御するシフトレジスタ２１と、を有して構成され、シフトレジスタ２１により一定方向にシフトして出力されたサンプルホールド制御信号が、サンプルホールド回路２２に順次印加されることにより、印加されたＲ、Ｇ、Ｂ画像信号に対応した信号電圧が、液晶表示パネル１０の各信号ラインＬｄに送出される。
【００４６】
一方、ゲートドライバ３０は、ＬＣＤコントローラ４０から供給される垂直制御信号に基づいて、各走査ラインＬｇに走査信号を順次印加して選択状態とし、上記信号ラインＬｄと交差する位置に配置された画素電極（表示画素）に対して、上記ソースドライバ２０により信号ラインＬｄに供給された信号電圧を印加する（書き込む）線順次駆動が行われる。ここで、ゲートドライバ３０は、図５（Ｂ）に示すように、概略、シフトレジスタ３１とバッファ３２と、を有して構成され、シフトレジスタ３１により一定方向にシフトして出力された制御信号が、バッファ３２を介して、所定のゲート信号として液晶表示パネル１０の各走査ラインＬｇに印加されることにより、各画素トランジスタＩＴＦＴが駆動制御され、上記ソースドライバ２０により各信号ラインＬｄに印加された信号電圧が、画素トランジスタＩＴＦＴを介して、各画素電極に印加される。
【００４７】
ＬＣＤコントローラ４０は、システムコントロール回路５０から供給される水平同期信号ＨＤ、垂直同期信号ＶＤ及びシステムクロックＳＹＳＣＫに基づいて水平制御信号や垂直制御信号を生成し、ソースドライバ２０及びゲートドライバ３０に各々供給することにより、所定のタイミングで画素電極に信号電圧を印加して、液晶表示パネル１０に所望の画像情報を表示させる制御を行う。
【００４８】
システムコントロール回路５０は、システムクロックＳＹＳＣＫをソースドライバ２０、ＬＣＤコントローラ４０、Ｄ／Ａ変換器６０等に供給するとともに、このシステムクロックＳＹＳＣＫに同期した水平同期信号ＨＤ、垂直同期信号ＶＤをＬＣＤコントローラ４０に供給する。また、デジタルＲＧＢ信号からなる映像信号を、Ｄ／Ａ変換器６０を介してアナログＲＧＢ信号（画像信号Ｒ、Ｇ、Ｂ）としてソースドライバ２０に出力する。
【００４９】
即ち、ＬＣＤコントローラ４０とシステムコントロール回路５０とは、図示を省略したインターフェースを介して、外部から供給される映像信号に基づいて、液晶表示パネル１０に所望の画像情報を表示させるための種々の制御信号を生成して、ソースドライバ２０及びゲートドライバ３０に出力する駆動制御信号生成装置を構成している。
【００５０】
上述したような構成を有する液晶表示装置において、ソースドライバ２０に設けられるシフトレジスタ２１、及び、ゲートドライバ３０に設けられるシフトレジスタ３１として、本発明の一実施形態に係るシフトレジスタ回路（図３）を良好に適用することができ、所定の周期を有する出力用クロック信号ＣＫ１，ＣＫ２、Ｔ１駆動用クロック信号ＣＫ１’，ＣＫ２’に基づいて、上述した各信号保持部ＦＦＰｎ（図１（Ａ））から順次出力される出力信号Ｏｎを、上記サンプルホールド制御信号又はバッファ３２に出力される制御信号として利用することができる。
【００５１】
ここで、シフトレジスタ２１、３１において、本発明に係るシフトレジスタ回路と同等の動作を実行させるための動作制御信号（出力用クロック信号ＣＫ１，ＣＫ２、Ｔ１駆動用クロック信号ＣＫ１’，ＣＫ２’及びスタート信号ＳＴ）は、例えば、ＬＣＤコントローラ４０によって生成、出力するように構成することができる。また、ＬＣＤコントローラ４０によってスタート信号ＳＴのみを生成、出力して、ソースドライバ２０及びゲートドライバ３０内の図示を省略した構成により、出力用クロック信号ＣＫ１，ＣＫ２、Ｔ１駆動用クロック信号ＣＫ１’，ＣＫ２’を生成するものであっても良い。
【００５２】
このような本発明に係るシフトレジスタ回路の液晶表示装置への適用によれば、シフトレジスタ２１、３１をシフト動作させて、上記線順次駆動を実行する際に、シフトレジスタ２１、３１を構成する第１のＭＯＳトランジスタＴ１のゲート電極へ電圧が印加される期間を短くすることができ、そのＭＯＳトランジスタＴ１の劣化が抑制され、さらにはシフトレジスタ回路の寿命が増すので、良好なシフト動作を保証して、誤動作や表示特性の劣化の少ない液晶表示装置を提供することができる。
【００５３】
また、シフトレジスタ２１，３１によって構成されるソースドライバ２０及びゲートドライバ３０等の駆動回路を、アモルファスシリコンＴＦＴによって表示パネル１０の基板（ＴＦＴ基板）上に一体的に形成することができ、液晶表示装置のコスト削減や薄型化を図ることができる。
【００５４】
以上、一実施形態に基づいて本発明を説明したが、本発明は上述した一実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００５５】
例えば、図１（Ａ）に示す回路は本発明の機能を実現する為の一例であって、同様の機能が実現できれば、回路方式、即ちトランジスタの数やその接続が同じである必要はない。
【００５６】
また、そのトランジスタは、ｎチャネル型のアモルファスシリコンＴＦＴに限定するものではなく、ｐチャネル型のものであっても良いし、更には、同一電導性を有するポリシリコンＴＦＴや同一電導性を有するＺｎＯ  ＴＦＴ等を用いても良い。
【図面の簡単な説明】
【００５７】
【図１】図１（Ａ）は、本発明の一実施形態に係るシフトレジスタ回路を構成する各信号保持部の構成を示す図であり、図１（Ｂ）は、図１（Ａ）の信号保持部の動作を説明するためのタイミングチャートを示す図である。
【図２】図２は、出力用クロック信号ＣＫとＴ１駆動用クロック信号ＣＫ’の位相関係を説明するためのタイミングチャートを示す図である。
【図３】図３は、本発明の一実施形態に係るシフトレジスタ回路の概略構成を示す図である。
【図４】図４は、図３のシフトレジスタ回路の動作を説明するためのタイミングチャートを示す図である。
【図５】図５（Ａ）は、本発明に係るシフトレジスタ回路が適用される液晶表示装置の全体構成を示す概略構成図であり、図５（Ｂ）は、本適用例に係る液晶表示装置の要部構成を示す詳細図である。
【図６】図６（Ａ）は、従来のシフトレジスタ回路の概略構成を示す図であり、図６（Ｂ）は、図６（Ａ）のシフトレジスタ回路の動作を説明するためのタイミングチャートを示す図である。
【図７】図７（Ａ）は、従来のシフトレジスタ回路を構成する信号保持部の構成を示す図であり、図７（Ｂ）は、図７（Ａ）の信号保持部の動作を説明するためのタイミングチャートを示す図である。
【符号の説明】
【００５８】
Ｔ１，Ｔ２，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５，Ｔ１６…ＭＯＳトランジスタ、  ＦＦＰ１，ＦＦＰ２，ＦＦＰ３，ＦＦＰ４，ＦＦＰｎ…信号保持部、  Ｖｓｓ…低電位電源、  Ｖｄｄ…高電位電源、  ＩＮ…入力信号、  ＯＵＴ…出力端子、  ＲＳＴ…リセット信号、  ＣＫ１，ＣＫ２…出力用クロック信号、  ＣＫ１’，ＣＫ２’…Ｔ１駆動用クロック信号、  ＳＴ…スタート信号、  Ｏ１，Ｏ２，Ｏ３，Ｏ４…出力信号、  １０…液晶表示パネル、  １１…液晶画素、  ２０…ソースドライバ、  ２１，３１…シフトレジスタ、  ２２…サンプルホールド回路、  ３０…ゲートドライバ、  ３２…バッファ、  ４０…ＬＣＤコントローラ、  ５０…システムコントロール回路、  ６０…デジタル−アナログ変換器（Ｄ／Ａ変換器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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