(57)【特許請求の範囲】
【請求項１】
動作クロックの異なる複数の半導体回路を有する半導体集積回路において、
前記複数の半導体回路を、当該複数の半導体回路が動作する動作モードまたは前記複数の半導体回路の動作を試験する試験モードのうちいずれか一方のモードに設定する設定回路と、
前記設定回路によって前記試験モードに設定された場合、前記複数の半導体回路の中から試験対象となる半導体回路の動作クロックを生成して、前記複数の半導体回路に供給するクロック生成回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
動作クロックの異なる複数の半導体回路を有する半導体集積回路において、
前記複数の半導体回路を、当該複数の半導体回路が動作する動作モードまたは前記複数の半導体回路の動作を試験する試験モードのうちいずれか一方のモードに設定する設定回路と、
前記設定回路によって前記試験モードに設定された場合、前記複数の半導体回路の中から前記試験対象となる半導体回路を選択する選択回路と、
前記設定回路によって前記試験モードに設定された場合、前記選択回路によって前記複数の半導体回路の中から選択された前記試験対象となる半導体回路の動作クロックを生成して、前記試験対象となる半導体回路にのみ供給するクロック生成回路と、
を備えることを特徴とする半導体集積回路。
【請求項３】
前記試験対象となる半導体回路以外の他の半導体回路の各々には、当該他の半導体回路の動作クロックの周波数よりも低い周波数のクロックが外部からそれぞれ供給されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記クロック生成回路は、ＰＬＬ回路であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
【請求項５】
半導体集積回路内の動作クロックの異なる複数の半導体回路を試験する半導体集積回路の試験方法であって、
前記複数の半導体回路を、当該複数の半導体回路の動作を試験する試験モードに設定する設定工程と、
前記設定工程によって前記試験モードに設定された場合、前記複数の半導体回路の中から試験対象となる半導体回路の動作クロックを生成して、前記複数の半導体回路に供給する供給工程と、
を含んだことを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、動作クロックの異なる複数の半導体回路を有する半導体集積回路および半導体集積回路の試験方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の性能は著しく向上し、大規模化、高集積化、および動作速度の高速化が図られている。動作速度の高速化は、クロック信号の周波数を高くすることにより実現される。特に、半導体デバイスの製造技術の向上により、実動作周波数が数ＧＨｚに及ぶ半導体製品が開発されている。
【０００３】
このような高速動作の半導体集積回路の性能を保証するためには、当該半導体集積回路を出荷する前に、実際に使用される実動作周波数と同じ周波数によって動作試験を行うことが必要不可欠である。
【０００４】
半導体集積回路の動作試験を行う技術としては、故障診断をするためのスキャンパス設計となっており、内部クロックと同等の高周波を用いてディレイ・パルス試験を行うことができる半導体集積回路が提案されている（たとえば、下記特許文献１参照。）。
【０００５】
さらに、半導体集積回路の高集積化に伴い、半導体集積回路内に配置される高速で動作する半導体回路の数も増加している。これらの動作速度の異なる複数の半導体回路の動作速度の試験を行う方法として、たとえば、複数のＰＬＬ回路を挿入して試験を行う方法が提案されている。
【０００６】
図１２は、従来の半導体集積回路の動作試験を行う回路について示す説明図である。図１２において、各半導体回路１２０１ａ〜１２０１ｃには、設定回路１２０２ａ〜１２０２ｃを介してＰＬＬ回路１２０３ａ〜１２０３ｃが接続されている。ＰＬＬ回路１２０３ａ〜１２０３ｃは、たとえば、ＬＳＩテスタから入力された外部クロックの周波数を試験対象となる半導体回路１２０１ａ〜１２０１ｃの動作速度と同等の周波数の動作クロックを生成する。図１２に示したように、複数のＰＬＬ回路１２０３を備えることにより、動作速度がそれぞれ異なる複数の半導体回路の動作試験を行うことができる（下記非特許文献１を参照。）。
【０００７】
【特許文献１】特開平８−２０１４８１号公報
【非特許文献１】「Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ，Ａｔ−Ｓｐｅｅｄ  Ｓｃａｎ  Ｔｅｓｔｉｎｇ」、Ｘｉｊｉａｎｇ  Ｌｉｎ，Ｒｏｎ  Ｐｒｅｓｓ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｐａｕｌ  Ｒｅｕｔｅｒ，Ｔｈｏｍａｓ  Ｒｉｎｄｅｒｋｎｅｃｈｔ，Ｂｒｕｃｅ  Ｓｗａｎｓｏｎ，ａｎｄ，Ｎａｇｅｓｈ  Ｔａｍａｒａｐａｌｌｉ，ＩＥＥＥ  Ｄｅｓｉｇｎ  ＆  Ｔｅｓｔ  ｏｆ  Ｃｏｍｐｕｔｅｒｓ，Ｓｅｐｔｅｍｂｅｒ−Ｏｃｔｏｂｅｒ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来技術では、高速で動作する半導体回路の動作試験を行うためには、当該半導体回路と同数のＰＬＬ回路が必要となる。さらに、ＰＬＬ回路の数に比例して、ＰＬＬ回路を制御する回路および外部ピンなどが必要となり、部品点数が増大してしまうという問題点があった。さらに、部品点数の増大に伴い、製造コストの増大および半導体集積回路の素子面積が増大するという問題点があった。
【０００９】
一方、部品点数の削減、半導体集積回路の素子面積の縮小化を図るには、ＰＬＬ回路を減らすこととなる。そのため、ＰＬＬ回路が接続されていない半導体回路は、当該半導体回路の動作試験を行うことができず、半導体集積回路の信頼性が損なわれるという問題点があった。
【００１０】
この発明は、上述した従来技術による問題点を解消するため、部品点数および半導体集積回路の素子面積の縮小化、および半導体集積回路の性能の信頼性を向上することができる半導体集積回路および半導体集積回路の試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体集積回路および半導体集積回路の試験方法は、動作クロックの異なる複数の半導体回路を有する半導体集積回路において、前記複数の半導体回路を、当該複数の半導体回路が動作する動作モードまたは前記複数の半導体回路の動作を試験する試験モードのうちいずれか一方のモードに設定し、前記試験モードに設定された場合、前記複数の半導体回路の中から試験対象となる半導体回路の動作クロックを生成して、前記複数の半導体回路に供給することを特徴とする。
【００１２】
この発明によれば、複数の半導体回路の動作試験に用いる動作クロックの生成元を共有することができる。
【００１３】
また、上記発明において、前記設定回路によって前記試験モードに設定された場合、前記複数の半導体回路の中から前記試験対象となる半導体回路を選択し、前記試験対象となる半導体回路の動作クロックを生成して、前記試験対象となる半導体回路にのみ供給することとしてもよい。
【００１４】
この発明によれば、異なる動作クロックにより動作試験が行われることを防ぐことができる。
【００１５】
また、上記発明において、前記試験対象となる半導体回路以外の他の半導体回路に、当該他の半導体回路の動作クロック以下のクロックを供給することとしてもよい。
【００１６】
この発明によれば、試験対象となる半導体回路以外の他の半導体回路が不定状態となることを防止し、動作試験への悪影響（例えば  Ｂｕｉｌｔ  ｉｎ  ｓｅｌｆ  ｔｅｓｔ  におけるテスト結果の圧縮が困難にする）を防止することができる。
【発明の効果】
【００１７】
本発明にかかる半導体集積回路および半導体集積回路の試験方法によれば、半導体集積回路の部品点数および素子面積の縮小化、および半導体集積回路の性能の信頼性を向上することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照して、この発明にかかる半導体集積回路および半導体集積回路の試験方法の好適な実施の形態を詳細に説明する。
【００１９】
（実施の形態１）
（半導体集積回路の回路構成）
まず、この発明の実施の形態１にかかる半導体集積回路の回路構成について説明する。図１は、この発明の実施の形態１にかかる半導体集積回路の回路構成について示す説明図である。図１において、半導体集積回路１００は、半導体回路１０１ａ〜１０１ｃと、設定回路１０２ａ〜１０２ｃと、ＰＬＬ回路（クロック生成回路）１０３と、により構成されている。
【００２０】
半導体回路１０１ａ〜１０１ｃは、それぞれ異なる動作速度で動作する回路である。具体的には、たとえば、半導体回路１０１ａの動作速度は５３３ＭＨｚ、半導体回路１０１ｂの動作速度は４００ＭＨｚ、半導体回路１０１ｃの動作速度は３００ＭＨｚで動作する。
【００２１】
設定回路１０２ａ〜１０２ｃは、複数の半導体回路１０１ａ〜１０１ｃを、当該複数の半導体回路１０１ａ〜１０１ｃが動作する動作モードまたは複数の半導体回路１０１ａ〜１０１ｃの動作を試験する試験モードのうちいずれか一方のモードに設定する。モードの設定は、たとえば、設定回路１０２ａに接続されている入力端子１０４に、設定回路１０２ａを試験モードに切り替える信号（試験モード信号）が入力された場合、試験モードに設定する。
【００２２】
試験モード信号は、たとえば、ＬＳＩテスタを用いて入力することができる。具体的には、ＬＳＩテスタから入力端子１０４に入力された信号が相対的に高いレベル（以下、「１」と表記する）の場合に、試験モードに設定される。また、入力端子１０４に入力された信号が相対的に低いレベル（以下、「０」と表記する）の場合、動作モードに設定される。
【００２３】
モードの設定は、具体的には、たとえば、設定回路１０２ａ〜１０２ｃ内部の回路の接続を切り替えることにより行われる。より具体的には、入力端子１０４に試験モード信号が入力された場合（試験モード）には、ＰＬＬ回路１０３の出力側に接続され、それ以外の場合（動作モード）は、入力端子１０５ａ〜１０５ｃ側に接続される。設定回路１０２ａ〜１０２ｃには、具体的には、たとえば、セレクタなどを用いることができる。動作モード時あるいは試験モード時の動作については後述する。
【００２４】
ＰＬＬ回路１０３は、設定回路１０２ａ〜１０２ｃによって試験モードに設定された場合、複数の半導体回路１０１ａ〜１０１ｃの中から試験対象となる半導体回路１０１ａ〜１０１ｃの動作クロックを生成して、複数の半導体回路１０１ａ〜１０１ｃに供給する。具体的には、たとえば、試験対象となる半導体回路１０１ａ〜１０１ｃが、半導体回路１０１ａである場合、ＰＬＬ回路１０３は、周波数が５３３ＭＨｚの動作クロックを生成する。そして、生成した動作クロックを設定回路１０２ａ〜１０２ｃを介して、半導体回路１０１ａ〜１０１ｃそれぞれに供給する。
【００２５】
つぎに、上述した半導体集積回路１００の動作モード時の動作について説明する。図２は、この発明の実施の形態１にかかる半導体集積回路の動作モード時の動作について示す説明図である。図２において、点線の矢印２０１〜２０３は、入力端子１０５ａ〜１０５ｃから入力された外部クロックの流れを示している。動作モード時には、入力端子１０５ａ〜１０５ｃには、各半導体回路１０１ａ〜１０１ｃの動作速度と同等の動作クロックが入力される。具体的には、たとえば、入力端子１０５ａには、５３３ＭＨｚの外部クロックが入力される。入力された外部クロックは、設定回路１０２ａを介して半導体回路１０１ａに供給される。
【００２６】
つぎに、半導体集積回路１００の試験モード時の動作について説明する。図３および図４は、この発明の実施の形態１にかかる半導体集積回路の試験モード時の動作について示す説明図である。具体的には、図３は、試験対象となる半導体回路が半導体回路１０１ａの場合（５３３ＭＨｚ）であり、図４は、試験対象となる半導体回路が半導体回路１０５ｃの場合（３００ＭＨｚ）である。
【００２７】
図３において、点線の矢印３０１は、ＰＬＬ回路１０３から出力された５３３ＭＨｚの動作クロックの流れを示している。ＬＳＩテスタから入力端子１０６に周波数３３ＭＨｚの外部クロックが入力されると、ＰＬＬ回路１０３において、周波数が５３３ＭＨｚの動作クロックが生成される。半導体集積回路１００は、動作クロックの生成元が共有されており、生成された動作クロックは、設定回路１０２ａ〜１０２ｃを介して、半導体回路１０１ａ〜１０１ｃにそれぞれ供給される。半導体回路１０１ａは、供給された動作クロックにより、動作速度の試験を行う。そして、試験結果をＬＳＩテスタに出力する。
【００２８】
図３の例では、半導体回路１０１ａ〜１０１ｃには、それぞれに５３３ＭＨｚの動作クロックが供給されるが、半導体回路１０１ｂ、１０１ｃは、動作モード時の動作クロックがそれぞれ４００ＭＨｚ、３００ＭＨｚであり、動作クロックが異なる。そのため、ＰＬＬ回路１０３に入力する外部クロックの周波数を変えて、各周波数の動作クロックにより、半導体回路１０１ｂ、１０１ｃの動作試験を行う。
【００２９】
つぎに、試験対象となる半導体回路が１０１ｃの場合について、図４を用いて説明する。図４において、点線の矢印４０１は、ＰＬＬ回路１０３から出力された３００ＭＨｚの動作クロックの流れを示している。ＬＳＩテスタから入力端子１０６に、たとえば、周波数が１８ＭＨｚの外部クロックが入力されると、ＰＬＬ回路１０３で３００ＭＨｚの動作クロックが生成される。生成された動作クロックは、設定回路１０２ａ〜１０２ｃを介して、半導体回路１０１ａ〜１０１ｃにそれぞれ供給される。
【００３０】
半導体回路１０１ｃは、供給された動作クロックにより、動作速度の試験を行う。そして、試験結果をＬＳＩテスタに出力する。さらに、動作クロックを４００ＭＨｚとして、半導体回路１０１ｂの動作試験も行う。
【００３１】
（半導体集積回路の試験処理手順）
つぎに、この発明の実施の形態１にかかる半導体集積回路の試験処理手順について説明する。図５は、この発明の実施の形態１にかかる半導体集積回路の試験処理手順について示すフローチャートである。ここでは、半導体回路１０１ａを試験対象の回路として説明する。図５のフローチャートにおいて、まず、試験モード信号が入力されるのを待って、入力された場合（ステップＳ５０１：Ｙｅｓ）、設定回路１０２ａ〜１０２ｃを試験モードに設定する（ステップＳ５０２）。
【００３２】
そして、入力端子１０６に外部クロックが入力されるのを待って、入力された場合（ステップＳ５０３：Ｙｅｓ）、入力された外部クロックに応じた動作クロック（５３３ＭＨｚ）を生成する（ステップＳ５０４）。つぎに、設定回路１０２ａ〜１０２ｃを介して、半導体回路１０１ａ〜１０１ｃに生成された動作クロックを供給する（ステップＳ５０５）。そして、試験対象となった半導体回路１０１ａの動作試験を行う（ステップＳ５０６）。そして、ＬＳＩテスタに試験結果を出力する（ステップＳ５０７）。これにより、一連の動作を終了する。
【００３３】
半導体回路１０１ａの動作試験が終了したら、半導体回路１０１ｂ、１０１ｃについても同様の処理を行い、動作試験を行う。これらの処理に関しては、ステップＳ５０３において、入力されるクロックの周波数と、ステップＳ５０４によって生成される動作周波数が異なるのみで、その他の処理は同様のため説明を省略する。
【００３４】
以上説明したように、実施の形態１にかかる半導体集積回路および半導体集積回路の試験方法によれば、複数の半導体回路の動作試験に用いる動作クロックの生成元を共有することができる。そのため、半導体集積回路の部品点数および素子面積の縮小化を図ることができる。
【００３５】
（実施の形態２）
（半導体集積回路の回路構成）
つぎに、この発明の実施の形態２にかかる半導体集積回路の回路構成について説明する。実施の形態１では、試験対象となる半導体回路１０１ａ〜１０１ｃの動作クロックと同じ周波数の動作クロックを生成し、当該動作クロックを半導体回路１０１ａ〜１０１ｃそれぞれに供給し、動作試験を行った。
【００３６】
実施の形態１の構成では、試験モード時の動作速度よりも周波数の高い動作クロックが入力された半導体回路１０１（たとえば、１０１ｂ、１０１ｃ）は不定状態となり、動作試験に支障をきたすことも考えられる。そのため、実施の形態２では、動作クロックを選択する選択回路を設け、試験対象となる半導体回路１０１（たとえば、１０１ａ）のみに動作クロックを供給し、その他の半導体回路１０１（たとえば、１０１ｂ、１０１ｃ）には、試験モード時の動作速度よりも周波数の低い動作クロックを供給する例である。
【００３７】
図６は、この発明の実施の形態２にかかる半導体集積回路の回路構成について示す説明図である。実施の形態１との違いは、デコーダーと選択回路が設けられていることである。図６において、半導体集積回路６００は、複数の半導体回路１０１（１０１ａ〜１０１ｃ）と、複数の設定回路１０２（１０２ａ〜１０２ｃ）と、ＰＬＬ回路１０３と、デコーダー６０１と複数の選択回路６０２（６０２ａ〜６０２ｃ）と、によって構成されている。半導体回路１０１、設定回路１０２、ＰＬＬ回路１０３については、実施の形態１と内容が重複するため、説明を省略する。
【００３８】
選択回路６０２ａ〜６０２ｃは、設定回路１０２ａ〜１０２ｃによって試験モードに設定された場合、複数の半導体回路１０１ａ〜１０１ｃの中から試験対象となる半導体回路１０１ａ〜１０１ｃを選択する。具体的には、デコーダー６０１に接続された入力端子６０３、６０４ａおよび６０４ｂに信号を入力し、選択回路６０２ａ〜６０２ｃにそれぞれ信号を出力する。各入力端子６０３、６０４ａおよび６０４ｂに入力される信号については、後述する。選択回路６０２ａ〜６０２ｃは、デコーダー６０１から出力された信号の入力を受け付けて、内部の回路を切り替える。
【００３９】
つぎに、デコーダー６０１に入力される、あるいはデコーダー６０１から出力される信号について説明する。図７−１は、デコーダーに入力される信号と出力される信号の関係について示す説明図である。また、図７−２は、入力および出力端子の対応関係を示す説明図である。図７−１および図７−２において、ＴＭ、Ｉ１、Ｉ２は入力端子であり、Ｏ１、Ｏ２、Ｏ３は、出力端子である。
【００４０】
図７−１において、ＴＭに「１」、Ｉ１に「０」、Ｉ２に「０」がそれぞれ入力された場合、Ｏ１に「１」、Ｏ２に「０」、Ｏ３に「０」が出力される。また、ＴＭに「０」が入力された場合は、半導体集積回路６００は動作モードとなり、Ｉ１、Ｉ２の入力に関係なく（あるいは、Ｉ１、Ｉ２の入力を受け付けず）Ｏ１、Ｏ２、Ｏ３には、それぞれ「１」が出力される。このＴＭに入力される信号は、入力端子１０４に入力される試験モード信号と同様の信号である。
【００４１】
つぎに、この発明の実施の形態２にかかる半導体集積回路６００の動作モード時の動作について説明する。図８は、この発明の実施の形態２にかかる半導体集積回路の動作モード時の動作について示す説明図である。図８において、矢印８０１〜８０３は、入力端子１０５から入力される外部クロックの流れを示している。デコーダー６０１のＴＭ（入力端子６０３）に「０」が入力されると、選択回路６０２ａ〜６０２ｃの回路は、設定回路１０２の出力側と接続される。
【００４２】
そして、入力端子１０５ａ〜１０５ｃから入力された外部クロックは、設定回路１０２ａ〜１０２ｃ、選択回路６０２ａ〜６０２ｃを介して半導体回路１０１ａ〜１０１ｃに供給される。選択回路６０２ａ〜６０２ｃには、具体的には、たとえば、セレクタなどを用いることができる。
【００４３】
つぎに、半導体集積回路６００の試験モード時の動作について説明する。図９および図１０は、この発明の実施の形態２にかかる半導体集積回路の試験モード時の動作について示す説明図である。具体的には、図９は、試験対象となる半導体回路１０１が半導体回路１０１ａの場合（５３３ＭＨｚ）であり、図１０は、試験対象となる半導体回路１０１が半導体回路１０１ｃの場合（３００ＭＨｚ）である。
【００４４】
図９において、点線の矢印９０１は、ＰＬＬ回路１０３で生成された５３３ＭＨｚの動作クロックの流れを示している。デコーダー６０１に入力される信号が、ＴＭに「１」、Ｉ１に「０」、Ｉ２に「０」の場合、半導体集積回路６００は、試験モードに設定され、選択回路６０２ａは、設定回路１０１ａと接続される。また、選択回路６０２ｂ、６０２ｃは、入力端子６０５ｂ、６０５ｃにそれぞれ接続される。
【００４５】
そして、ＬＳＩテスタから入力端子１０６に、たとえば、周波数が３３ＭＨｚの外部クロックが入力されると、ＰＬＬ回路１０３で５３３ＭＨｚの動作クロックが生成される。生成された動作クロックは、設定回路１０２ａ、選択回路６０２ａを介して、半導体回路１０１ａに供給される。このとき、半導体回路１０１ｂ、１０１ｃには、入力端子６０５ｂ、６０５ｃから入力された半導体回路１０５ｂ、１０５ｃの動作速度よりも周波数の低い外部クロックが供給される。これにより、試験対象となる半導体回路以外の他の半導体回路が不定状態となることを防止し、動作試験への悪影響を防止することができる。半導体回路１０１ａは、供給された動作クロックにより、動作速度の試験を行う。そして、試験結果をＬＳＩテスタに出力する。
【００４６】
つぎに、試験対象となる半導体回路が１０１ｃの場合について、図１０を用いて説明する。図１０において、点線の矢印１００１は、ＰＬＬ回路１０３から出力された３００ＭＨｚの動作クロックの流れを示しており、点線の矢印１００２、１００３は、半導体回路１０１ａ、１０１ｂに供給される動作クロックの流れを示している。ここで、入力端子６０５ａ、６０５ｂから入力される動作クロックは、半導体回路１０１ａ、１０１ｂの動作速度よりも周波数の低い動作クロックが入力される。
【００４７】
ＬＳＩテスタから入力端子１０６に、たとえば、周波数が１８ＭＨｚの外部クロックが入力されると、ＰＬＬ回路１０３で３００ＭＨｚの動作クロックが生成される。生成された動作クロックは、設定回路１０２ｃを介して、半導体回路１０１ｃに供給される。このとき、半導体回路１０１ａ、１０１ｂには、入力端子６０５ａ、６０５ｂから入力された半導体回路１０５ａ、１０５ｂの動作速度よりも周波数の低い外部クロックが供給される。これにより、試験対象となる半導体回路以外の他の半導体回路が不定状態となることを防止し、動作試験への悪影響を防止することができる。半導体回路１０１ｃは、供給された動作クロックにより、動作速度の試験を行う。そして、試験結果をＬＳＩテスタに出力する。
【００４８】
（半導体集積回路の試験処理手順）
つぎに、この発明の実施の形態２にかかる半導体集積回路の試験処理手順について説明する。図１１は、この発明の実施の形態２にかかる半導体集積回路の試験処理手順について示すフローチャートである。ここでは、半導体回路１０１ａを試験対象の回路として説明する。図１１のフローチャートにおいて、まず、試験モード信号が入力されるのを待って、入力された場合（ステップＳ１１０１：Ｙｅｓ）、設定回路１０２を試験モードに設定する（ステップＳ１１０２）。
【００４９】
そして、選択信号が入力されるのを待って、入力された場合（ステップＳ１１０３：Ｙｅｓ）、試験対象の半導体回路を選択する（ステップＳ１１０４）。ここで、半導体回路の選択は、具体的には、たとえば、選択回路６０２ａの内部回路を設定回路１０２ａの出力側に接続することにより行われる。
【００５０】
そして、入力端子１０６に外部クロックが入力されるのを待って、入力された場合（ステップＳ１１０５：Ｙｅｓ）、入力されたクロックに応じた動作クロック（５３３ＭＨｚ）を生成する（ステップＳ１１０６）。つぎに、選択回路６０２ａ〜６０２ｃを介して、半導体回路１０１ａ〜１０１ｃに動作クロックを供給する（ステップＳ１１０７）。
【００５１】
ここで、供給される動作クロックは、半導体回路１０１ａには、ステップＳ１１０６において生成された動作クロックが供給される。半導体回路１０１ｂ、１０１ｃには、入力端子５０５ｂ、５０５ｃから入力される、当該半導体回路１０１ｂ、１０１ｃよりも周波数の低い動作クロックが供給される。
【００５２】
つぎに、試験対象となった半導体回路１０１ａの動作試験を行う（ステップＳ１１０８）。そして、ＬＳＩテスタに試験結果を出力する（ステップＳ１１０９）。これにより、一連の動作を終了する。
【００５３】
半導体回路１０１ａの動作試験が終了したら、デコーダー６０１の入力を変えて、半導体回路１０１ｂ、１０１ｃについても同様の処理を行い、動作試験を行う。これらの処理に関しては、ステップＳ１１０５において、入力されるクロックの周波数と、ステップＳ１１０６において生成される動作クロックが異なるのみで、その他の処理は同様のため説明を省略する。
【００５４】
以上説明したように、実施の形態２にかかる半導体集積回路および半導体集積回路の試験方法によれば、複数の半導体回路の動作試験に用いる動作クロックの生成元を共有することができる。また、試験対象となる半導体回路以外の他の半導体回路が不定状態となることを防止し、動作試験への悪影響を防止することができる。そのため、半導体集積回路の部品点数および素子面積の縮小化、および半導体集積回路の性能の信頼性を向上することができる。
【００５５】
なお、いずれの実施の形態１および２においても、ＰＬＬ回路が１つの場合を例として説明したが、ＰＬＬ回路の数は、試験対象となる半導体回路の数よりも少なければ複数であってもよい。
【００５６】
（付記１）動作クロックの異なる複数の半導体回路を有する半導体集積回路において、
前記複数の半導体回路を、当該複数の半導体回路が動作する動作モードまたは前記複数の半導体回路の動作を試験する試験モードのうちいずれか一方のモードに設定する設定回路と、
前記設定回路によって前記試験モードに設定された場合、前記複数の半導体回路の中から試験対象となる半導体回路の動作クロックを生成して、前記複数の半導体回路に供給するクロック生成回路と、
を備えることを特徴とする半導体集積回路。
【００５７】
（付記２）前記設定回路によって前記試験モードに設定された場合、前記複数の半導体回路の中から前記試験対象となる半導体回路を選択する選択回路を備え、
前記クロック生成回路は、
前記試験対象となる半導体回路の動作クロックを生成して、前記試験対象となる半導体回路にのみ供給することを特徴とする付記１に記載の半導体集積回路。
【００５８】
（付記３）前記試験対象となる半導体回路以外の他の半導体回路に、当該他の半導体回路の動作クロック以下のクロックを供給することを特徴とする付記１または２に記載の半導体集積回路。
【００５９】
（付記４）前記クロック生成回路は、ＰＬＬ回路であることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路。
【００６０】
（付記５）前記クロック生成回路の数は、前記半導体回路の数よりも少ないことを特徴とする付記１〜４のいずれか一つに記載の半導体集積回路。
【００６１】
（付記６）半導体集積回路内の動作クロックの異なる複数の半導体回路を試験する半導体集積回路の試験方法であって、
前記複数の半導体回路を、当該複数の半導体回路の動作を試験する試験モードに設定する設定工程と、
前記設定工程によって前記試験モードに設定された場合、前記複数の半導体回路の中から試験対象となる半導体回路の動作クロックを生成して、前記複数の半導体回路に供給する供給工程と、
を含んだことを特徴とする半導体集積回路の試験方法。
【００６２】
（付記７）前記設定工程によって前記試験モードに設定された場合、前記複数の半導体回路の中から前記試験対象となる半導体回路を選択する選択工程を含み、
前記供給工程は、
前記試験対象となる半導体回路の動作クロックを生成して、前記試験対象となる半導体回路にのみ供給することを特徴とする付記６に記載の半導体集積回路の試験方法。
【００６３】
（付記８）前記試験対象となる半導体回路以外の他の半導体回路に、当該他の半導体回路の動作クロック以下のクロックを供給する工程を含んだことを特徴とする付記６または７に記載の半導体集積回路の試験方法。
【産業上の利用可能性】
【００６４】
以上のように、本発明にかかる半導体集積回路および半導体集積回路の試験方法は、半導体集積回路の動作試験に有用であり、特に、複数の動作クロックを有する半導体集積回路に適している。
【図面の簡単な説明】
【００６５】
【図１】この発明の実施の形態１にかかる半導体集積回路の回路構成について示す説明図である。
【図２】この発明の実施の形態１にかかる半導体集積回路の動作モード時の動作について示す説明図である。
【図３】この発明の実施の形態１にかかる半導体集積回路の試験モード時（５３３ＭＨｚ）の動作について示す説明図である。
【図４】この発明の実施の形態１にかかる半導体集積回路の試験モード時（３００ＭＨｚ）の動作について示す説明図である。
【図５】この発明の実施の形態１にかかる半導体集積回路の試験処理手順について示すフローチャートである。
【図６】この発明の実施の形態２にかかる半導体集積回路の回路構成について示す説明図である。
【図７−１】デコーダーに入力される信号と出力される信号の関係について示す説明図である。
【図７−２】図７−１に示される入力および出力端子の対応関係を示す説明図である。
【図８】この発明の実施の形態２にかかる半導体集積回路の動作モード時の動作について示す説明図である。
【図９】この発明の実施の形態２にかかる半導体集積回路の試験モード時（５３３ＭＨｚ）の動作について示す説明図である。
【図１０】この発明の実施の形態２にかかる半導体集積回路の試験モード時（３００ＭＨｚ）の動作について示す説明図である。
【図１１】この発明の実施の形態２にかかる半導体集積回路の試験処理手順について示すフローチャートである。
【図１２】従来の半導体集積回路の動作試験を行う回路について示す説明図である。
【符号の説明】
【００６６】
１００  半導体集積回路
１０１ａ、１０１ｂ、１０１ｃ  半導体回路
１０２ａ、１０２ｂ、１０２ｃ  設定回路
１０３  ＰＬＬ回路
１０４  入力端子
１０５  入力端子
６００  半導体集積回路
６０１  デコーダー
６０２ａ、６０２ｂ、６０２ｃ  選択回路
【図１】
0004802010.tif 000002
【図２】
0004802010.tif 000003
【図３】
0004802010.tif 000004
【図４】
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【図５】
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【図６】
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【図７−１】
0004802010.tif 000008
【図７−２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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