(57)【特許請求の範囲】
【請求項１】
第１電界効果トランジスタを第１領域に備え、かつ、第２電界効果トランジスタを前記第１領域とは異なる第２領域に備える半導体装置であって、
前記第１電界効果トランジスタは、
半導体基板、前記半導体基板上の絶縁膜、および前記絶縁膜上の半導体層を有するＳＯＩ基板と、
前記半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に形成された第１オフセットスペーサと、
前記第１ゲート電極の両側の前記半導体層に形成された第１導電型の第１エクステンション層と、
前記第１ゲート電極および前記第１オフセットスペーサが形成されていない前記半導体層上に形成されたソース・ドレイン用の前記第１導電型の第１エピタキシャル層と、
を有し、
前記第１オフセットスペーサの幅は、前記半導体層の厚さ以上、前記半導体層と前記絶縁膜との合計の厚さ以下であり、
前記第２電界効果トランジスタは、
前記ＳＯＩ基板と、
前記半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の側壁に形成された第２オフセットスペーサと、
前記第２ゲート電極の両側の前記半導体層に形成された前記第１導電型と異なる第２導電型の第２エクステンション層と、
前記第２ゲート電極および前記第２オフセットスペーサが形成されていない前記半導体層上に形成されたソース・ドレイン用の前記第２導電型の第２エピタキシャル層と、
を有し、
前記第２オフセットスペーサの幅は、前記半導体層の厚さ以上、前記半導体層と前記絶縁膜との合計の厚さ以下であり、
前記第２エクステンション層の前記半導体層の上面からの深さは、前記第１エクステンション層の前記半導体層の上面からの深さよりも深い、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１エクステンション層は、前記絶縁膜と前記半導体基板との界面を超えて、前記半導体基板に分布していない、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１導電型はｎ型、前記第２導電型はｐ型である、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２エクステンション層は、前記絶縁膜と前記半導体基板との界面を超えて、前記半導体基板に分布していない、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
第３電界効果トランジスタを前記第１領域とは異なる第３領域に備え、
前記第３電界効果トランジスタは、
前記半導体基板と、
前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の側壁に形成された第３オフセットスペーサと、
前記第３ゲート電極の両側の前記半導体基板に形成された前記第１導電型の第３エクステンション層と、
を有し、
前記第３エクステンション層のチャネル側に、前記第１導電型とは異なる第２導電型の半導体領域が形成されている、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第３ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚い、半導体装置。
【請求項７】
第１領域に第１電界効果トランジスタを形成し、前記第１領域とは異なる第２領域に第２電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板、前記半導体基板上の絶縁膜、および前記絶縁膜上の半導体層を有するＳＯＩ基板を準備する工程、
（ｂ）前記第２領域の前記絶縁膜および前記半導体層を除去する工程、
（ｃ）前記第１領域の前記半導体層上に第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第２領域の前記半導体基板上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｄ）前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に第１オフセットスペーサを形成する工程、
（ｅ）前記（ｄ）工程の後、前記第２領域の前記第２ゲート電極および前記第１オフセットスペーサで覆われていない前記半導体基板に第１不純物をイオン注入して、前記第２ゲート電極の両側の前記半導体基板に第１導電型の第１エクステンション層を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第１領域の前記第１ゲート電極の側壁に前記第１オフセットスペーサを介して、第１幅の第１サイドウォールを形成する工程、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記第１ゲート電極、前記第１オフセットスペーサおよび前記第１サイドウォールで覆われずに露出する前記半導体層上に、エピタキシャル層を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１サイドウォールを除去する工程、
（ｉ）前記（ｈ）工程の後、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に前記第１オフセットスペーサを介して、前記第１幅よりも小さい第２幅の第２オフセットスペーサを形成する工程、
（ｊ）前記（ｉ）工程の後、前記第１領域の前記第１ゲート電極、前記第１オフセットスペーサおよび前記第２オフセットスペーサで覆われていない前記半導体層に第２不純物をイオン注入して、前記第１ゲート電極の両側の前記半導体層に前記第１導電型の第２エクステンション層を形成する工程、
（ｋ）前記（ｊ）工程の後、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に前記第１オフセットスペーサおよび前記第２オフセットスペーサを介して第２サイドウォールを形成する工程、
（ｌ）前記（ｋ）工程の後、前記第１領域の前記エピタキシャル層と前記半導体層との積層部に前記第１導電型の第１拡散層を形成する工程、
を有し、
前記（ｉ）工程において、前記第１ゲート電極の側壁を覆う前記第１オフセットスペーサと前記第２オフセットスペーサとの合計の幅は、前記半導体層の厚さ以上、前記半導体層と前記絶縁膜との合計の厚さ以下である、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
（ｍ）前記（ｌ）工程の後、前記エピタキシャル層上に、シリサイド層を形成する工程、
をさらに有する、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記半導体層の厚さは１０〜２０ｎｍ、前記絶縁膜の厚さは１０〜２０ｎｍである、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記第１ゲート絶縁膜の厚さが前記第２ゲート絶縁膜の厚さよりも薄い、半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記（ｌ）工程において、前記第１領域の前記第１拡散層を形成すると同時に、前記第２領域の前記第１ゲート電極の両側の前記半導体基板に前記第１導電型の第２拡散層を形成する、半導体装置の製造方法。
【請求項１２】
請求項７記載の半導体装置の製造方法において、
（ｎ）前記（ｅ）工程の前または後に、前記第２領域の前記第２ゲート電極および前記第１オフセットスペーサで覆われていない前記半導体基板に第３不純物をイオン注入して、前記第２ゲート電極の両側の前記半導体基板に、前記第１エクステンション層のチャネル側に前記第１導電型と異なる第２導電型の半導体領域を形成する工程、
をさらに有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、例えばＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
例えば低電圧ｎＭＯＳ領域にｎＭＯＳトランジスタのエクステンション層を形成した後、ゲート電極の側面にオフセットスペーサを形成し、その後、低電圧ｐＭＯＳ領域にｐＭＯＳトランジスタのエクステンション層を形成する技術が特開２００３−１００９０２号公報（特許文献１）に記載されている。
【０００３】
また、ＳＯＩ基板の半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側壁上に形成されたサイドウォールスペーサと、半導体層上にエピタキシャル成長された、ソース・ドレイン用の半導体層と、ソース・ドレイン用の半導体層の側壁上に形成されたサイドウォールスペーサとを有する半導体装置が特開２０１４−０３８８７８号公報（特許文献２）に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１００９０２号公報
【特許文献２】特開２０１４−０３８８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
完全空乏型ＳＯＩトランジスタでは、微細化に伴い、ゲート電極とソース・ドレインとの重なり（ゲートオーバーラップ）が大きくなることにより、ＤＩＢＬ（Drain Induced Barrier Lowering）の劣化、ゲートリーク電流の増加、ＧＩＤＬ（Gate Induced Drain Leak）の増加、寄生容量の増加によるスイッチング速度の低下などが懸念されている。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体基板と、半導体基板上の絶縁膜と、絶縁膜上の半導体層とを有するＳＯＩ基板を用いた半導体装置において、完全空乏型ＳＯＩトランジスタのゲート電極の側壁に形成されたオフセットスペーサの幅を、半導体層の厚さ以上、半導体層と絶縁膜との合計の厚さ以下に設定する。そして、完全空乏型ＳＯＩトランジスタのエクステンション層を、ゲート電極およびオフセットスペーサをマスクとした半導体層への不純物のイオン注入により形成する。
【発明の効果】
【０００８】
一実施の形態によれば、完全空乏型ＳＯＩトランジスタを有する半導体装置の信頼性および性能を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態による第１の完全空乏型ＳＯＩトランジスタの構造を説明する要部断面図である。
【図２】本実施の形態による第１の完全空乏型ＳＯＩトランジスタのエクステンション層の構成を説明する概略断面図である。（ａ）は、最小幅のオフセットスペーサを有する第１の完全空乏型ＳＯＩトランジスタの一部を拡大して示す概略断面図、（ｂ）は、最大幅のオフセットスペーサを有する第１の完全空乏型ＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【図３】本実施の形態による第２の完全空乏型ＳＯＩトランジスタのエクステンション層の構成を説明する概略断面図である。（ａ）は、第２の完全空乏型ｎチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図、（ｂ）は、第２の完全空乏型ｐチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【図４】本実施の形態による第３の完全空乏型ＳＯＩトランジスタのエクステンション層の構成を説明する概略断面図である。（ａ）は、第３の完全空乏型ｎチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図、（ｂ）は、第３の完全空乏型ｐチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【図５】本実施の形態による半導体装置の製造工程を示す要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の図５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をトランジスタと略す。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１５】
（課題の詳細な説明）
本実施の形態による半導体装置がより明確となると思われるため、本発明者によって見いだされた完全空乏型ＳＯＩトランジスタにおける解決しようとする課題について説明する。
【００１６】
完全空乏型ＳＯＩトランジスタでは、微細化に伴ってソース・ドレインがチャネル内に深く入り込むと、実効チャネル長が短くなり、ドレイン電界がソースに影響を及ぼしてチャネル表面の電位が低下する、所謂ＤＩＢＬと呼ばれる現象が生じる。
【００１７】
また、ソース・ドレインとゲート電極との重なり（ゲートオーバーラップ）が大きくなると、重なり部分においてソースとゲート電極との間およびドレインとゲート電極との間のゲートリーク電流が増加する。さらに、ゲート電極に電圧を印加すると、上記重なり部分が空乏化し、インパクトイオン化が生じてＧＩＤＬが増加する。
【００１８】
また、上記重なり部分においてソースとゲート電極との間およびドレインとゲート電極との間のオーバーラップ容量が増加すると、完全空乏型ＳＯＩトランジスタのスイッチング速度が低下し、しいては半導体装置の回路動作速度が低下することになる。
【００１９】
（実施の形態）
＜第１の完全空乏型ＳＯＩトランジスタの構造＞
本実施の形態による第１の完全空乏型ＳＯＩトランジスタの構造について図１を用いて説明する。図１は、本実施の形態による第１の完全空乏型ＳＯＩトランジスタの構造を説明する要部断面図である。
【００２０】
完全空乏型ＳＯＩトランジスタは、単結晶シリコンからなる半導体基板ＳＢと、半導体基板ＳＢ上に形成された酸化シリコンからなる絶縁膜（埋め込み絶縁膜、埋め込み酸化膜、ＢＯＸ（Buried Oxide）膜）ＢＸと、絶縁層ＢＸ上に形成された単結晶シリコンからなる半導体層（ＳＯＩ層、シリコン層）ＳＬとからなるＳＯＩ基板の主面に形成されている。半導体基板ＳＢは、絶縁層ＢＸとそれよりも上の構造とを支持する支持基板である。絶縁膜ＢＸの厚さは、例えば１０〜２０ｎｍ程度、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
【００２１】
半導体層ＳＬ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜により形成されている。ゲート絶縁膜ＧＩの厚さは、例えば２〜３ｎｍ程度である。他の形態として、ゲート絶縁膜ＧＩに、窒化シリコン膜よりも誘電率が高い高誘電率ゲート絶縁膜（例えば酸化ハフニウム膜または酸化アルミニウム膜などの金属酸化物膜）を用いることもできる。
【００２２】
ゲート電極ＧＥは導電膜、例えば多結晶シリコン膜（ポリシリコン膜、ドープトポリシリコン膜）により形成されている。他の形態として、ゲート電極ＧＥに、金属膜または金属伝導を示す金属化合物膜を用いることもできる。
【００２３】
ゲート電極ＧＥの下方の半導体層ＳＬが、完全空乏型ＳＯＩトランジスタのチャネルが形成される領域となる。また、ゲート電極ＧＥの側壁には、オフセットスペーサＯＦを介してサイドウォールＳＷが形成されている。オフセットスペーサＯＦおよびサイドウォールＳＷは絶縁膜からなる。
【００２４】
半導体層ＳＬのうち、ゲート電極ＧＥ、オフセットスペーサＯＦおよびサイドウォールＳＷで覆われていない領域上には、エピタキシャル層ＥＰが選択的に形成されている。従って、ゲート電極ＧＥの両側（ゲート長方向の両側）に、オフセットスペーサＯＦおよびサイドウォールＳＷを介してエピタキシャル層ＥＰが形成されている。
【００２５】
ゲート電極ＧＥの両側（ゲート長方向の両側）の半導体層ＳＬおよびエピタキシャル層ＥＰには、完全空乏型ＳＯＩトランジスタのソース・ドレイン用の半導体領域が形成されており、このソース・ドレイン用の半導体領域は、エクステンション層ＥＸと、エクステンション層ＥＸよりも不純物濃度の高い拡散層ＳＤとにより構成されている。
【００２６】
すなわち、オフセットスペーサＯＦおよびサイドウォールＳＷの下方の半導体層ＳＬで、チャネルを挟んで互いに離間する領域に、一対のエクステンション層ＥＸが形成されており、半導体層ＳＬとエピタキシャル層ＥＰとの積層部で、エクステンション層ＥＸの外側（チャネルから離れる側）に、一対の拡散層ＳＤが形成されている。
【００２７】
エクステンション層ＥＸは、チャネルに隣接しており、拡散層ＳＤは、チャネルからエクステンション層ＥＸの分だけ離間し、かつエクステンション層ＥＸに接する位置に形成されている。
【００２８】
拡散層ＳＤの上部（表層部）には、金属と拡散層ＳＤとの反応層（化合物層）である金属シリサイド層ＭＳが形成されている。金属シリサイド層ＭＳは、例えばコバルトシリサイド層、ニッケルシリサイド層またはニッケル白金シリサイド層などである。また、ゲート電極ＧＥが多結晶シリコン膜からなる場合は、ゲート電極ＧＥの上部にも金属シリサイド層ＭＳが形成されている。
【００２９】
ＳＯＩ基板の主面上には、ゲート電極ＧＥ、オフセットスペーサＯＦ、サイドウォールＳＷおよび金属シリサイド層ＭＳなどを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬにはコンタクトホールが形成され、このコンタクトホールの内部にはコンタクトプラグが形成されているが、ここではそれらの図示は省略する。また、層間絶縁膜ＩＬ上には、配線が形成されているが、ここではその図示は省略する。
【００３０】
次に、本実施の形態による第１の完全空乏型ＳＯＩトランジスタのエクステンション層の構成について前述の図１並びに図２（ａ）および（ｂ）を用いて説明する。図２（ａ）は、最小幅のオフセットスペーサを有する第１の完全空乏型ＳＯＩトランジスタの一部を拡大して示す概略断面図、図２（ｂ）は、最大幅のオフセットスペーサを有する第１の完全空乏型ＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【００３１】
前述の図１に示したように、完全空乏型ＳＯＩトランジスタのゲート電極ＧＥの側壁には、オフセットスペーサＯＦが形成されており、このオフセットスペーサＯＦの下方の半導体層ＳＬで、チャネルを挟んで互いに離間する領域に、ソース・ドレイン用の一対のエクステンション層ＥＸが形成されている。
【００３２】
しかし、前述したように、完全空乏型ＳＯＩトランジスタでは、エクステンション層ＥＸがゲート電極ＧＥの下方のチャネル内に入り込むと、ゲート電極ＧＥとエクステンション層ＥＸとの重なり（ゲートオーバーラップ）が大きくなることにより、短チャネル効果、リーク電流（ゲートリーク電流およびＧＩＤＬ）の増加、寄生容量の増加によるスイッチング速度の低下などが懸念される。そこで、本実施の形態では、ゲート電極ＧＥとエクステンション層ＥＸとの重なり（ゲートオーバーラップ）を適正化することにより、これらの課題を解決する。以下に、これらの課題を解決するための手段について詳細に説明する。
【００３３】
エクステンション層ＥＸは、ゲート電極ＧＥの側壁にオフセットスペーサＯＦを形成した後、不純物を半導体層ＳＬへイオン注入することにより形成される。そこで、下記条件（１）、条件（２）および条件（３）を満たすように、オフセットスペーサＯＦの幅を設定することにより、不純物を半導体層ＳＬへイオン注入する際、不純物がゲート電極ＧＥの端部下からチャネル内へ入り込まないようにする。
【００３４】
条件（１）：エクステンション層ＥＸが半導体層ＳＬの上面から下面（半導体層ＳＬと絶縁膜ＢＸとの界面）に亘って分布すること。
【００３５】
条件（２）：エクステンション層ＥＸがゲート電極ＧＥの端部下の半導体層ＳＬまで分布すること。
【００３６】
条件（３）：エクステンション層ＥＸが絶縁膜ＢＸを超えて半導体基板ＳＢへ分布しないこと。
【００３７】
図２（ａ）に示すように、条件（１）および条件（２）から、オフセットスペーサＯＦの最小幅は半導体層ＳＬの厚さＴｓｉによって決まる。また、図２（ｂ）に示すように、条件（３）から、オフセットスペーサＯＦの最大幅は半導体層ＳＬの厚さＴｓｉと絶縁膜ＢＸの厚さＴｂｏｘとの合計の厚さによって決まる。従って、オフセットスペーサＯＦの幅Ｌｏｓｗは、
Ｔｓｉ≦Ｌｏｓｗ≦Ｔｓｉ＋Ｔｂｏｘ
となるように設定する。例えば半導体層ＳＬの厚さが１２ｎｍ、絶縁膜ＢＸの厚さが１０ｎｍであれば、エクステンション層ＥＸの幅Ｌｏｓｗは、１２〜２２ｎｍの範囲で設定すればよい。
【００３８】
これにより、完全空乏型ＳＯＩトランジスタにおいて、ゲート電極ＧＥとエクステンション層ＥＸとの重なり（ゲートオーバーラップ）を抑制することができるので、短チャネル効果の低減、リーク電流（ゲートリーク電流およびＧＩＤＬ）の低減、寄生容量の低減を図ることができる。従って、完全空乏型ＳＯＩトランジスタを有する半導体装置の信頼性および性能を向上させることができる。
【００３９】
＜第２の完全空乏型ＳＯＩトランジスタの構造＞
本実施の形態による第２の完全空乏型ＳＯＩトランジスタのエクステンション層の構成について図３（ａ）および（ｂ）を用いて説明する。図３（ａ）は、第２の完全空乏型ｎチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図、図３（ｂ）は、第２の完全空乏型ｐチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【００４０】
完全空乏型ｎチャネルＳＯＩトランジスタでは、ｎ型不純物、例えばＡｓ（ヒ素）またはＰ（リン）を半導体層にイオン注入して、ｎ型エクステンション層を形成し、完全空乏型ｐチャネルＳＯＩトランジスタでは、ｐ型不純物、例えばＢ（ボロン）またはＢＦ２（フッ化ボロン）を半導体層にイオン注入して、ｐ型エクステンション層を形成する。
【００４１】
しかし、これら不純物のＳｉ（シリコン）中における拡散係数は互いに異なり、例えばＢ（ボロン）の拡散係数はＡｓ（ヒ素）の拡散係数よりも大きい。従って、オフセットスペーサの幅を同じとして、Ｂ（ボロン）とＡｓ（ヒ素）とを半導体層にイオン注入すると、Ａｓ（ヒ素）をゲート電極の端部下まで分布させてチャネル内に入り込まなくしても、Ｂ（ボロン）はチャネル内に入り込む虞がある。また、Ｂ（ボロン）をゲート電極の端部下まで分布させてチャネル内に入り込まないようにすると、Ａｓ（ヒ素）がゲート電極の端部下まで分布しない虞がある。
【００４２】
そこで、完全空乏型ｎチャネルＳＯＩトランジスタと完全空乏型ｐチャネルＳＯＩトランジスタとを同一のＳＯＩ基板に形成する際には、それぞれのゲート電極の側壁に互いに幅の異なるオフセットスペーサを形成して、ｎ型不純物またはｐ型不純物をイオン注入する。
【００４３】
図３（ａ）に示すように、完全空乏型ｎチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に、１層のオフセットスペーサＯＦａを形成した後、ｎ型不純物、例えばＡｓ（ヒ素）を半導体層ＳＬへイオン注入する。オフセットスペーサＯＦａの幅Ｌｏｓｗ１は、
Ｔｓｉ≦Ｌｏｓｗ１≦Ｔｓｉ＋Ｔｂｏｘ
となるように設定する。
【００４４】
また、図３（ｂ）に示すように、完全空乏型ｐチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に、複数層、例えば２層のオフセットスペーサＯＦａ，ＯＦｂを形成した後、ｐ型不純物、例えばＢ（ボロン）を半導体層ＳＬへイオン注入する。オフセットスペーサＯＦａ，ＯＦｂの幅Ｌｏｓｗ２は、
Ｔｓｉ≦Ｌｏｓｗ２≦Ｔｓｉ＋Ｔｂｏｘ
Ｌｏｓｗ１＜Ｌｏｓｗ２
となるように設定する。
【００４５】
すなわち、完全空乏型ｎチャネルＳＯＩトランジスタのゲート電極ＧＥの側壁に形成されるオフセットスペーサの幅と、完全空乏型ｐチャネルＳＯＩトランジスタのゲート電極ＧＥの側壁に形成されるオフセットスペーサの幅とを使い分ける。これにより、完全空乏型ｎチャネルＳＯＩトランジスタおよび完全空乏型ｐチャネルＳＯＩトランジスタにおいて、それぞれゲート電極ＧＥとエクステンション層ＥＸとの重なり（ゲートオーバーラップ）の適正化を行うことができる。
【００４６】
＜第３の完全空乏型ＳＯＩトランジスタの構造＞
本実施の形態による第３の完全空乏型ＳＯＩトランジスタのエクステンション層の構造について図４（ａ）および（ｂ）を用いて説明する。図４（ａ）は、第３の完全空乏型ｎチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図、図４（ｂ）は、第３の完全空乏型ｐチャネルＳＯＩトランジスタの一部を拡大して示す概略断面図である。
【００４７】
半導体装置では、同一の半導体基板上に、完全空乏型ＳＯＩトランジスタとバルクトランジスタとを形成することがある。この場合、それぞれの動作特性を最適化するために、完全空乏型ＳＯＩトランジスタのエクステンション層と、バルクトランジスタのエクステンション層とは互いに異なる製造工程で製造される。このため、バルクトランジスタのエクステンション層を形成する際にバルクトランジスタのゲート電極の側壁に形成されるオフセットスペーサが、完全空乏型ＳＯＩトランジスタのゲート電極の側壁に形成されることがある。
【００４８】
そこで、完全空乏型ＳＯＩトランジスタとバルクトランジスタとを同一の半導体基板上に形成する際には、バルクトランジスタのゲート電極の側壁に形成されるオフセットスペーサの幅も考慮して、完全空乏型ＳＯＩトランジスタのゲート電極の側壁に形成されるオフセットスペーサの幅を設定する必要がある。
【００４９】
図４（ａ）に示すように、完全空乏型ｎチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に、バルクトランジスタ用のオフセットスペーサＯＦｃ，ＯＦｄと完全空乏型ｎチャネルＳＯＩトランジスタ用のオフセットスペーサＯＦａとを形成した後、ｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。オフセットスペーサＯＦａ，ＯＦｃ，ＯＦｄの幅Ｌｏｓｗ３は、
Ｔｓｉ≦Ｌｏｓｗ３≦Ｔｓｉ＋Ｔｂｏｘ
となるように設定する。
【００５０】
また、図４（ｂ）に示すように、完全空乏型ｐチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に、バルクトランジスタ用のオフセットスペーサＯＦｃ，ＯＦｄと完全空乏型ｐチャネルＳＯＩトランジスタ用のオフセットスペーサＯＦａ，ＯＦｂとを形成した後、ｐ型不純物、例えばＢ（ボロン）をイオン注入する。オフセットスペーサＯＦａ，ＯＦｂ，ＯＦｃ，ＯＦｄの幅Ｌｏｓｗ４は、
Ｔｓｉ≦Ｌｏｓｗ４≦Ｔｓｉ＋Ｔｂｏｘ
Ｌｏｓｗ３＜Ｌｏｓｗ４
となるように設定する。
【００５１】
すなわち、バルクトランジスタ用のオフセットスペーサが、完全空乏型ＳＯＩトランジスタのゲート電極ＧＥの側壁に形成される場合は、バルクトランジスタ用のオフセットスペーサの幅を考慮して、完全空乏型ＳＯＩトランジスタ用のオフセットスペーサの幅を設定する。これにより、バルクトランジスタ用のオフセットスペーサが、完全空乏型ＳＯＩトランジスタのゲート電極ＧＥの側壁に形成されても、ゲート電極ＧＥとエクステンション層ＥＸとの重なり（ゲートオーバーラップ）の適正化を行うことができる。
【００５２】
なお、上記完全空乏型ｎチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に３層のオフセットスペーサＯＦａ，ＯＦｃ，ＯＦｄを形成し、上記完全空乏型ｐチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に４層のオフセットスペーサＯＦａ，ＯＦｂ，ＯＦｃ，ＯＦｄを形成したが、オフセットスペーサの層数は、これに限定されるものではない。
【００５３】
＜半導体装置の製造方法＞
本実施の形態による半導体装置（完全空乏型ＳＯＩトランジスタおよびバルクトランジスタ）の製造方法の一例を図５〜図２７を用いて工程順に説明する。図５〜図２７は、本実施の形態による半導体装置の製造工程中の要部断面図である。ここでは、前記図４（ａ）および（ｂ）を用いて説明した第３の完全空乏型ＳＯＩトランジスタの製造方法を例示する。
【００５４】
本実施の形態では、ＳＯＩトランジスタ（ｎチャネルＳＯＩトランジスタまたはｐチャネルＳＯＩトランジスタ）が形成される領域をＳＯＩ領域１Ａと呼び、、バルクトランジスタ（ｎチャネルＳＯＩトランジスタまたはｐチャネルＳＯＩトランジスタ）が形成される領域をバルク領域１Ｂと呼ぶ。ＳＯＩ領域１Ａでは、ＳＯＩトランジスタが半導体基板と、半導体基板上の絶縁膜と、絶縁膜上の半導体層とから構成されるＳＯＩ基板の主面に形成され、バルク領域１Ｂでは、バルクトランジスタが半導体基板の主面に形成される。以下の説明では、図の左側にＳＯＩ領域１Ａを示し、図の右側にバルク領域１Ｂを示す。
【００５５】
図５に示すように、上方に絶縁膜ＢＸおよび半導体層ＳＬが積層された半導体基板ＳＢを用意する。半導体基板ＳＢは単結晶Ｓｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上の絶縁膜ＢＸは酸化シリコンからなり、絶縁膜ＢＸ上の半導体層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる。絶縁膜ＢＸの厚さは、例えば１０〜２０ｎｍ程度であり、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
【００５６】
ＳＯＩ基板は、例えばＳＩＭＯＸ（Silicon Implanted Oxide）法または貼り合わせ法により形成することができる。ＳＩＭＯＸ法では、Ｓｉ（シリコン）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）とＯ２（酸素）とを結合させ、半導体基板の表面よりも少し深い位置に埋め込み酸化膜（ＢＯＸ膜）を形成することで、ＳＯＩ基板は形成される。また、貼り合わせ法では、表面に酸化膜（ＢＯＸ膜）を形成したＳｉ（シリコン）からなる半導体基板と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側の半導体基板を研磨して薄膜化することで、ＳＯＩ基板は形成される。
【００５７】
次に、図６に示すように、半導体基板ＳＢ上にＳＴＩ（Shallow Trench Isolation）構造を有する絶縁膜からなる素子分離部ＳＴＩを形成する。
【００５８】
素子分離部ＳＴＩを形成する工程では、まず、半導体層ＳＬ上に窒化シリコンからなるハードマスクパターンを形成し、このハードマスクパターンをマスクとしてドライエッチングを行うことで、半導体層ＳＬの上面から半導体基板ＳＢの途中深さまで達する複数の溝を形成する。複数の溝は、半導体層ＳＬ、絶縁膜ＢＸおよび半導体基板ＳＢを開口して形成されている。続いて、複数の溝の内側にライナー酸化膜を形成した後、複数の溝の内部を含む半導体層ＳＬ上に、例えば酸化シリコンからなる絶縁膜を、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。続いて、この絶縁膜の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、複数の溝の内部に絶縁膜を残す。その後、ハードマスクパターンを除去する。これにより、素子分離部ＳＴＩが形成される。
【００５９】
素子分離部ＳＴＩは、半導体基板ＳＢ上の複数の活性領域同士を分離する不活性領域である。つまり、活性領域の平面視における形状は、素子分離部ＳＴＩに囲まれることで規定されている。また、ＳＯＩ領域１Ａとバルク領域１Ｂとの間を分離するように複数の素子分離部ＳＴＩが形成されており、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれにおいては、隣り合う素子形成領域の間を分離するように複数の素子分離部ＳＴＩが形成されている。
【００６０】
次に、図７に示すように、例えば熱酸化法により半導体層ＳＬの上面に、例えば酸化シリコンからなる絶縁膜ＯＸを形成する。なお、上述した窒化シリコンからなるハードマスクパターンの一部を残すことにより、絶縁膜ＯＸを形成してもよい。
【００６１】
続いて、ｎチャネルＳＯＩトランジスタを形成するＳＯＩ領域１Ａに、絶縁膜ＯＸ、半導体層ＳＬおよび絶縁膜ＢＸを介して不純物をイオン注入することにより、半導体基板ＳＢの所望領域に選択的にｐ型ウェルＰＷ１およびしきい電圧制御拡散領域Ｅ１を形成する。同様に、ｐチャネルＳＯＩトランジスタを形成するＳＯＩ領域１Ａに、絶縁膜ＯＸ、半導体層ＳＬおよび絶縁膜ＢＸを介して不純物をイオン注入することにより、半導体基板ＳＢの所望領域に選択的にｎ型ウェルＮＷ１およびしきい電圧制御拡散領域Ｅ２を形成する。
【００６２】
続いて、ｎチャネルバルクトランジスタを形成するバルク領域１Ｂに、絶縁膜ＯＸ、半導体層ＳＬおよび絶縁膜ＢＸを介して不純物をイオン注入することにより、半導体基板ＳＢの所望領域に選択的にｐ型ウェルＰＷ２およびしきい電圧制御拡散領域Ｅ３を形成する。同様に、ｐチャネルバルクトランジスタを形成するバルク領域１Ｂに、絶縁膜ＯＸ、半導体層ＳＬおよび絶縁膜ＢＸを介して不純物をイオン注入することにより、半導体基板ＳＢの所望領域に選択的にｎ型ウェルＮＷ２およびしきい電圧制御拡散領域Ｅ４を形成する。
【００６３】
次に、図８に示すように、例えばリソグラフィ技術によりＳＯＩ領域１Ａに、フォトレジストパターンＲＰ１を形成する。具体的には、ＳＯＩ基板上にフォトレジスト膜を塗布し、バルク領域１Ｂを開口するようなフォトレジストパターンＲＰ１を形成する。このとき、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界の素子分離部ＳＴＩにかかるようにフォトレジストパターンＲＰ１を形成する。
【００６４】
次に、図９に示すように、例えばフッ酸洗浄によりバルク領域１Ｂの絶縁膜ＯＸを除去する。このとき、バルク領域１Ｂの素子分離部ＳＴＩの上部の一部も削れるので、バルク領域１Ｂにおいて、半導体基板ＳＢと素子分離部ＳＴＩとの段差を調整することが可能であり、かつフォトレジストパターンＲＰ１の境界部に発生するＳＴＩ上の段差をなだらかにすることが可能である。
【００６５】
続いて、例えばドライエッチング法により絶縁膜ＢＸをストッパーとしてバルク領域１Ｂの半導体層ＳＬを選択的に除去した後、フォトレジストパターンＲＰ１を除去する。その後、必要があれば、例えばフッ酸洗浄によりバルク領域１Ｂの絶縁膜ＢＸを除去した後、例えば熱酸化法により半導体基板ＳＢの表面に、例えば１０ｎｍ程度の熱酸化膜を形成し、その形成された熱酸化膜を除去する、犠牲酸化法を用いてもよい。これにより、半導体層ＳＬを除去したドライエッチングによって半導体基板ＳＢに導入されたダメージ層を除去することができる。
【００６６】
以上の工程を経て形成されたＳＯＩ領域１Ａおよびバルク領域１Ｂにおいては、ＳＯＩ領域１Ａの半導体層ＳＬ表面とバルク領域１Ｂの半導体基板ＳＢの表面との段差が２０ｎｍ程度と小さい。これは、後のゲート電極となる多結晶シリコン膜の堆積および加工において、ＳＯＩトランジスタとバルクトランジスタとを同一の工程で形成することを可能にし、段差部の加工残りまたはゲート電極の断線の防止などに対して有効となる。
【００６７】
次に、図１０に示すように、ＳＯＩ領域１ＡにＳＯＩトランジスタのゲート絶縁膜Ｆ１およびバルク領域１Ｂにバルクトランジスタのゲート絶縁膜Ｆ２を形成する。ゲート絶縁膜Ｆ１の厚さは、例えば２〜３ｎｍ程度、ゲート絶縁膜Ｆ２の厚さは、例えば７〜８ｎｍ程度である。その後、例えばＣＶＤ法によりゲート絶縁膜Ｆ１，Ｆ２上に、多結晶シリコン膜Ｇ１および窒化シリコン膜Ｄ１を順に積層する。多結晶シリコン膜Ｇ１の厚さは、例えば４０ｎｍ程度、窒化シリコン膜Ｄ１の厚さは、例えば３０ｎｍ程度である。なお、本実施の形態において用いる断面図では、図を分かりやすくするために、各膜のそれぞれの膜厚の大小関係を正確には示していない。
【００６８】
ＳＯＩトランジスタのゲート絶縁膜Ｆ１およびバルクトランジスタのゲート絶縁膜Ｆ２は、具体的には以下のようにして形成する。まず、例えばフッ酸洗浄によりバルク領域１Ｂの表面に露出している絶縁膜ＢＸを除去して、バルク領域１Ｂの半導体基板ＳＢの表面を露出させる。続いて、例えば熱酸化法によりバルク領域１Ｂの半導体基板ＳＢ上に、例えば７．５ｎｍ程度の厚さの熱酸化膜を形成する。
【００６９】
このとき、ＳＯＩ領域１Ａも同様に、表面に露出していた絶縁膜ＯＸが除去され、半導体層ＳＬ上に、例えば７．５ｎｍ程度の厚さの熱酸化膜が形成される。これを、例えばリソグラフィ技術およびフッ酸洗浄により選択的に除去した後、エッチング残渣およびエッチング液などを除去するために洗浄を行う。その後、例えば熱酸化法によりＳＯＩ領域１Ａの半導体層ＳＬ上に、例えば２ｎｍ程度の厚さの熱酸化膜を形成する。
【００７０】
これら７．５ｎｍ程度の厚さの熱酸化膜および２ｎｍ程度の厚さの熱酸化膜の表面をＮＯガスにより窒化することにより０．２ｎｍ程度の窒化膜を主表面に積層形成し、ＳＯＩ領域１Ａの半導体層ＳＬ上に形成された絶縁膜（窒化膜／熱酸化膜）をゲート絶縁膜Ｆ１、バルク領域１Ｂの半導体基板ＳＢ上に形成された絶縁膜（窒化膜／熱酸化膜）をゲート絶縁膜Ｆ２とする。
【００７１】
このようにして、ＳＯＩトランジスタのゲート絶縁膜Ｆ１よりも、バルクトランジスタのゲート絶縁膜Ｆ２を厚く形成することができる。これにより、バルクトランジスタの耐圧が高くできて、高電圧動作が可能となる。
【００７２】
次に、図１１に示すように、例えばリソグラフィ技術および異方性ドライエッチング法により窒化シリコン膜Ｄ１および多結晶シリコン膜Ｇ１を加工して、ＳＯＩ領域１ＡにＳＯＩトランジスタの窒化シリコン膜Ｄ１からなるゲート保護膜ＧＤおよび多結晶シリコン膜Ｇ１からなるゲート電極ＧＥを形成する。同時に、バルク領域１Ｂにバルクトランジスタの窒化シリコン膜Ｄ１からなるゲート保護膜ＧＤおよび多結晶シリコン膜Ｇ１からなるゲート電極ＧＥを形成する。本実施の形態では、前述したようにＳＯＩ領域１Ａの半導体層ＳＬ表面とバルク領域１Ｂの半導体基板ＳＢの表面との段差が２０ｎｍ程度と低いため、リソグラフィ時において焦点深度の許容範囲内であり、ＳＯＩトランジスタのゲート保護膜ＧＤおよびゲート電極ＧＥと、バルクトランジスタのゲート保護膜ＧＤおよびゲート電極ＧＥとを同時に形成することができる。
【００７３】
次に、図１２に示すように、例えばＣＶＤ法により、例えば１０ｎｍ程度の厚さの窒化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの窒化シリコン膜を選択的に加工する。これにより、ＳＯＩトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁並びにバルクトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁に、窒化シリコンからなるオフセットスペーサＯＦ１を形成する。
【００７４】
次に、図１３に示すように、例えばリソグラフィ技術によりＳＯＩ領域１Ａ、およびバルク領域１Ｂのｐチャネルバルクトランジスタを形成する領域に、フォトレジストパターンＲＰ２を形成する。続いて、フォトレジストパターンＲＰ２をマスクとして、バルク領域１Ｂのｎチャネルバルクトランジスタを形成する領域にｐ型不純物、例えばＢＦ２（フッ化ボロン）イオンをイオン注入し、続いて、ｎ型不純物、例えばＡｓ（ヒ素）イオンをイオン注入する。これにより、自己整合的にｎチャネルバルクトランジスタのｎ型エクステンション層ＥＢｎと、ｎ型エクステンション層ＥＢｎのチャネル側にｐ型ハロー領域ＨＡｐとが形成される。ｎチャネルバルクトランジスタでは、ｐ型ハロー領域ＨＡｐを設けることにより、ｎ型エクステンション層ＥＢｎのチャネル方向への拡散を抑制することができる。
【００７５】
その後、フォトレジストパターンＲＰ２を除去する。
【００７６】
次に、図１４に示すように、例えばＣＶＤ法により、例えば１０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの酸化シリコン膜を選択的に加工する。これにより、ＳＯＩトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁並びにバルクトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁に、オフセットサイドウォールＯＦ１を介して酸化シリコンからなるオフセットスペーサＯＦ２を形成する。
【００７７】
次に、例えばリソグラフィ技術によりＳＯＩ領域１Ａ、およびバルク領域１Ｂのｎチャネルバルクトランジスタを形成する領域に、フォトレジストパターンＲＰ３を形成する。続いて、フォトレジストパターンＲＰ３をマスクとして、バルク領域１Ｂのｐチャネルバルクトランジスタを形成する領域にｎ型不純物、例えばＡｓ（ヒ素）イオンをイオン注入し、続いて、ｐ型不純物、例えばＢＦ２（フッ化ボロン）イオンをイオン注入する。これにより、自己整合的にｐチャネルバルクトランジスタのｐ型エクステンション層ＥＢｐと、ｐ型エクステンション層ＥＢｐのチャネル側にｎ型ハロー領域ＨＡｎとが形成される。ｐチャネルバルクトランジスタでは、ｎ型ハロー領域ＨＡｎを設けることにより、ｐ型エクステンション層ＥＢｐのチャネル方向への拡散を抑制することができる。
【００７８】
その後、フォトレジストパターンＲＰ３を除去する。
【００７９】
次に、図１５に示すように、例えばＣＶＤ法により、例えば４０ｎｍ程度の厚さの窒化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの窒化シリコン膜を選択的に加工する。これにより、ＳＯＩトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁並びにバルクトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁に、オフセットサイドウォールＯＦ１，ＯＦ２を介して窒化シリコンからなるサイドウォールＳＷ１を形成する。その後、バルクトランジスタのサイドウォールＳＷ１を除去して、ＳＯＩトランジスタのゲート電極ＧＥおよびゲート保護膜ＧＤの側壁にオフセットスペーサＯＦ１，ＯＦ２およびサイドウォールＳＷ１を残す。
【００８０】
次に、図１６に示すように、バルク領域１Ｂをプロテクション膜ＰＢで覆った後、例えば選択エピタキシャル成長法によりＳＯＩ領域１Ａの露出した半導体層ＳＬ上にＳｉ（シリコン）またはＳｉＧｅ（シリコンゲルマニウム）からなる積み上げ単結晶層、すなわちエピタキシャル層ＥＰを選択的に形成する。その後、プロテクション膜ＰＢを除去する。
【００８１】
エピタキシャル層ＥＰは、例えばバッチ式の縦型エピタキシャル成長装置を用い、複数の半導体基板を配置したボートを、反応室である炉内においてエピタキシャル成長処理を行うことにより形成される。このとき、炉内には成膜ガスとして例えばＳｉＨ４（シラン）ガスを供給すると共に、エッチングガスとして塩素原子含有ガスを供給することで、エピタキシャル成長処理を行う。エッチングガスである塩素原子含有ガスには、例えばＨＣｌ（塩酸）ガスまたはＣｌ（塩素）ガスなどを用いることができる。
【００８２】
次に、図１７に示すように、例えば熱燐酸による洗浄によりＳＯＩトランジスタの窒化シリコンからなるゲート保護膜ＧＤおよびサイドウォールＳＷ１、並びにバルクトランジスタの窒化シリコンからなるゲート保護膜ＧＤを選択的に除去する。このとき、ＳＯＩトランジスタの酸化シリコンからなるオフセットスペーサＯＦ２およびバルクトランジスタの酸化シリコンからなるオフセットスペーサＯＦ２の厚さも薄くなることがある。また、ＳＯＩ領域１Ａでは、ゲート電極ＧＥとエピタキシャル層ＥＰとの間に半導体層ＳＬが露出する。
【００８３】
次に、図１８に示すように、例えばＣＶＤ法により、例えば１０ｎｍ程度の厚さの窒化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの窒化シリコン膜を選択的に加工する。これにより、ＳＯＩトランジスタのゲート電極ＧＥの側壁およびバルクトランジスタのゲート電極ＧＥの側壁に、オフセットスペーサＯＦ１，ＯＦ２を介して窒化シリコンからなるオフセットスペーサＯＦ３を形成する。
【００８４】
ここで、前記図４を用いて説明したように、ｎチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に形成される３層のオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３の合計の幅Ｌｏ１は、半導体層ＳＬの厚さ以上、半導体層ＳＬと絶縁膜ＢＸとの合計の厚さ以下となるように設定される。好ましくは、上記幅Ｌｏ１は、半導体層ＳＬの厚さと同じ値となるように設定される。
【００８５】
次に、図１９に示すように、例えばリソグラフィ技術によりＳＯＩ領域１ＡのｐチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂに、フォトレジストパターンＲＰ４を形成する。続いて、フォトレジストパターンＲＰ４をマスクとして、ｎチャネルＳＯＩトランジスタを形成するＳＯＩ領域１Ａにｎ型不純物、例えばＡｓ（ヒ素）イオンをイオン注入する。これにより、ｎチャネルＳＯＩトランジスタにおいて、エピタキシャル層ＥＰにｎ型不純物がイオン注入されると同時に、ゲート電極ＧＥの両側の露出した半導体層ＳＬ、またはゲート電極ＧＥの両側に露出した半導体層ＳＬおよび絶縁膜ＢＸにｎ型不純物がイオン注入されてｎ型エクステンション層ＥＡｎが形成される。
【００８６】
ｎ型エクステンション層ＥＡｎは、ゲート電極ＧＥの側壁に形成される３層のオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３の合計の幅Ｌｏ１およびｎ型不純物のイオン注入条件（加速エネルギーおよび注入量）を調整して形成される。これにより、ｎチャネルＳＯＩトランジスタにおいて、ゲート電極ＧＥとｎ型エクステンション層ＥＡｎとの重なり（ゲートオーバーラップ）の適正化を行うことができる。
【００８７】
その後、フォトレジストパターンＲＰ４を除去する。
【００８８】
次に、図２０に示すように、例えばＣＶＤ法により、例えば１０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの酸化シリコン膜を選択的に加工する。これにより、ＳＯＩ領域１Ａのゲート電極ＧＥの側壁およびバルク領域１Ｂのゲート電極ＧＥの側壁に、オフセットスペーサＯＦ１，ＯＦ２，ＯＦ３を介して酸化シリコンからなるオフセットスペーサＯＦ４を形成する。
【００８９】
ここで、前記図４を用いて説明したように、ｐチャネルＳＯＩトランジスタでは、ゲート電極ＧＥの側壁に形成される４層のオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３，ＯＦ４の合計の幅Ｌｏ２は、半導体層ＳＬの厚さ以上、半導体層ＳＬと絶縁膜ＢＸとの合計の厚さ以下となるように設定される。好ましくは、上記幅Ｌｏ２は、半導体層ＳＬと絶縁膜ＢＸとの合計の厚さと同じ値となるように設定される。
【００９０】
次に、図２１に示すように、例えばリソグラフィ技術によりＳＯＩ領域１ＡのｎチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂに、フォトレジストパターンＲＰ５を形成する。続いて、フォトレジストパターンＲＰ５をマスクとして、ｐチャネルＳＯＩトランジスタを形成するＳＯＩ領域１Ａにｐ型不純物、例えばＢ（ボロン）イオンをイオン注入する。これにより、ｐチャネルＳＯＩトランジスタにおいて、エピタキシャル層ＥＰにｐ型不純物がイオン注入されると同時に、ゲート電極ＧＥの両側の露出した半導体層ＳＬ、またはゲート電極ＧＥの両側に露出した半導体層ＳＬおよび絶縁膜ＢＸにｐ型不純物がイオン注入されてｐ型エクステンションＥＡｐが形成される。
【００９１】
ｐ型エクステンション層ＥＡｐは、ゲート電極ＧＥの側壁に形成される４層のオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３，ＯＦ４の合計の幅Ｌｏ２およびｐ型不純物のイオン注入条件（加速エネルギーおよび注入量）を調整して形成される。これにより、ｐチャネルＳＯＩトランジスタにおいて、ゲート電極ＧＥとｐ型エクステンション層ＥＡｐとの重なり（ゲートオーバーラップ）の適正化を行うことができる。
【００９２】
その後、フォトレジストパターンＲＰ５を除去する。
【００９３】
次に、図２２に示すように、例えばＣＶＤ法により、例えば４０ｎｍ程度の厚さの窒化シリコン膜を堆積した後、例えば異方性ドライエッチング法によりこの窒化シリコン膜を選択的に加工する。これにより、ＳＯＩトランジスタのゲート電極ＧＥの側壁並びにバルクトランジスタのゲート電極ＧＥの側壁に、オフセットスペーサＯＦ１，ＯＦ２，ＯＦ３，ＯＦ４を介して窒化シリコンからなるサイドウォールＳＷ２を形成する。このとき、ＳＯＩ領域１Ａでは、ゲート電極ＧＥとエピタキシャル層ＥＰとの間に露出していた半導体層ＳＬ上は、サイドウォールＳＷ２によって覆われる。
【００９４】
次に、図２３に示すように、例えばリソグラフィ技術によりＳＯＩ領域１ＡのｐチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂのｐチャネルバルクトランジスタを形成する領域に、フォトレジストパターンＲＰ６を形成する。続いて、フォトレジストパターンＲＰ６をマスクとして、ＳＯＩ領域１ＡのｎチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂのｎチャネルバルクトランジスタを形成する領域にｎ型不純物、例えばＡｓ（ヒ素）イオンをイオン注入する。これにより、ｎチャネルＳＯＩトランジスタでは、エピタキシャル層ＥＰおよびエピタキシャル層ＥＰ下の半導体層ＳＬにｎ型拡散層ＳＤｎ１が形成され、ｎチャネルバルクトランジスタでは、ゲート電極ＧＥの両側の半導体基板ＳＢにｎ型拡散層ＳＤｎ２が形成される。
【００９５】
その後、フォトレジストパターンＲＰ６を除去する。
【００９６】
次に、図２４に示すように、例えばリソグラフィ技術によりＳＯＩ領域１ＡのｎチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂのｎチャネルバルクトランジスタを形成する領域に、フォトレジストパターンＲＰ７を形成する。続いて、フォトレジストパターンＲＰ７をマスクとして、ＳＯＩ領域１ＡのｐチャネルＳＯＩトランジスタを形成する領域およびバルク領域１Ｂのｐチャネルバルクトランジスタを形成する領域にｐ型不純物、例えばＢＦ２（フッ化ボロン）イオンをイオン注入する。これにより、ｐチャネルＳＯＩトランジスタでは、エピタキシャル層ＥＰおよびエピタキシャル層ＥＰ下の半導体層ＳＬにｎ型拡散層ＳＤｐ１が形成され、ｐチャネルバルクトランジスタでは、ゲート電極ＧＥの両側の半導体基板ＳＢにｐ型拡散層ＳＤｐ２が形成される。
【００９７】
その後、フォトレジストパターンＲＰ７を除去する。
【００９８】
続いて、例えばＲＴＡ（Rapid Thermal Anneal）法により注入された不純物を活性化させ、かつ熱拡散させる。ＲＴＡの条件としては、例えば窒素雰囲気、１０５０℃を例示することができる。
【００９９】
このとき、ｎチャネルＳＯＩトランジスタのｎ型エクステンション層ＥＡｎも熱拡散するが、予め、熱拡散による拡散距離等を考慮して、ゲート電極ＧＥの側壁に形成されたオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３の厚さおよびｎ型不純物のイオン注入条件等を設定しておく。これにより、ゲート電極ＧＥの端部下からチャネル方向へのｎ型エクステンション層ＥＡｎの拡散、および絶縁膜ＢＸを超えた半導体基板ＳＢへのｎ型エクステンション層ＥＡｎの拡散を防止することができる。
【０１００】
同様に、ｐチャネルＳＯＩトランジスタのｐ型エクステンション層ＥＡｐも熱拡散するが、予め、熱拡散による拡散距離等を考慮して、ゲート電極ＧＥの側壁に形成されたオフセットスペーサＯＦ１，ＯＦ２，ＯＦ３，ＯＦ４の厚さおよびｐ型不純物のイオン注入条件等を設定しておく。これにより、ゲート電極ＧＥの端部下からチャネル方向へのｐ型エクステンション層ＥＡｐの拡散、および絶縁膜ＢＸを超えた半導体基板ＳＢへのｐ型エクステンション層ＥＡｐの拡散を防止することができる。
【０１０１】
次に、図２５に示すように、例えばスパッタリング法により金属膜、例えば２０ｎｍ程度の厚さのＮｉ（ニッケル）膜を堆積した後、例えば３２０℃程度の熱処理によりＮｉ（ニッケル）とＳｉ（シリコン）とを反応させて、ニッケルシリサイド層ＮＳを形成する。続いて、未反応のＮｉ（ニッケル）を、例えばＨＣｌ（塩酸）とＨ２Ｏ２（過酸化水素水）との混合水溶液により除去した後、例えば５５０℃程度の熱処理によりニッケルシリサイド層ＮＳの位相を制御する。
【０１０２】
これにより、ＳＯＩ領域１Ａでは、ＳＯＩトランジスタのゲート電極ＧＥおよびエピタキシャル層ＥＰのそれぞれの上部にニッケルシリサイド層ＮＳが形成され、バルク領域１Ｂでは、バルクトランジスタのゲート電極ＧＥ、ｎ型拡散層ＳＤｎ２およびｐ型拡散層ＳＤｐ２のそれぞれの上部にニッケルシリサイド層ＮＳが形成される。
【０１０３】
上記の工程により、ＳＯＩ領域１Ａには、ソース・ドレイン（ｎ型エクステンション層ＥＡｎとｎ型拡散層ＳＤｎ１）とゲート電極ＧＥとを有するｎチャネルＳＯＩトランジスタ並びにソース・ドレイン（ｐ型エクステンション層ＥＡｐとｐ型拡散層ＳＤｐ１）とゲート電極ＧＥとを有するｐチャネルＳＯＩトランジスタが形成される。また、バルク領域１Ｂには、ソース・ドレイン（ｎ型エクステンション層ＥＢｎとｎ型拡散層ＳＤｎ２）とゲート電極ＧＥとを有するｎチャネルバルクトランジスタ並びにソース・ドレイン（ｐ型エクステンション層ＥＢｐとｐ型拡散層ＳＤｐ２）とゲート電極ＧＥとを有するｐチャネルバルクトランジスタが形成される。
【０１０４】
次に、図２６に示すように、窒化シリコン膜からなるエッチングストッパ膜として利用される絶縁膜、および酸化シリコン膜からなる絶縁膜を順次堆積して、層間絶縁膜ＩＬを形成した後、層間絶縁膜ＩＬの表面を平坦化する。
【０１０５】
次に、図２７に示すように、層間絶縁膜ＩＬを貫通し、ＳＯＩトランジスタおよびバルクトランジスタのゲート電極ＧＥの上部にそれぞれ形成されたニッケルシリサイド層ＮＳに達するコンタクトホール（図示は省略）、並びにＳＯＩトランジスタおよびバルクトランジスタのソース・ドレインの上部にそれぞれ形成されたニッケルシリサイド層ＮＳに達するコンタクトホールＣＮＴを形成する。
【０１０６】
続いて、コンタクトホールＣＮＴの内部を含む層間絶縁膜ＩＬ上に、例えばスパッタリング法により、例えばＴｉ（チタン）を含むバリア導体膜とＷ（タングステン）膜とを順次形成する。その後、例えばＣＭＰ法により層間絶縁膜ＩＬ上のバリア導体膜およびＷ（タングステン）膜を除去して、コンタクトホールＣＮＴの内部にＷ（タングステン）膜を主導体膜とする柱状のコンタクトプラグＣＰを形成する。
【０１０７】
その後、コンタクトプラグＣＰに電気的に接続する配線層を形成し、さらに上層の配線等を形成することにより、本実施の形態による半導体装置が略完成する。
【０１０８】
このように、本実施の形態によれば、完全空乏型ＳＯＩトランジスタにおいて、ゲート電極とエクステンション層との重なり（ゲートオーバーラップ）を抑制することができるので、短チャネル効果の低減、リーク電流（ゲートリーク電流およびＧＩＤＬ）の低減、寄生容量の低減を図ることができる。従って、完全空乏型ＳＯＩトランジスタを有する半導体装置の信頼性および性能を向上させることができる。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１０】
ＢＸ  絶縁膜（埋め込み絶縁膜、埋め込み酸化膜、ＢＯＸ膜）
ＣＮＴ  コンタクトホール
ＣＰ  コンタクトプラグ
Ｄ１  窒化シリコン膜
Ｅ１〜Ｅ４  しきい電圧制御拡散領域
ＥＡｎ  ｎ型エクステンション層
ＥＡｐ  ｐ型エクステンション層
ＥＢｎ  ｎ型エクステンション層
ＥＢｐ  ｐ型エクステンション層
ＥＰ  エピタキシャル層
ＥＸ  エクステンション層
Ｆ１，Ｆ２  ゲート絶縁膜
Ｇ１  多結晶シリコン膜
ＧＤ  ゲート保護膜
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＡｎ  ｎ型ハロー領域
ＨＡｐ  ｐ型ハロー領域
ＩＬ  層間絶縁膜
ＭＳ  金属シリサイド層
ＮＳ  ニッケルシリサイド層
ＮＷ１，ＮＷ２  ｎ型ウェル
ＯＦ，ＯＦ１〜ＯＦ４，ＯＦａ，ＯＦｂ，ＯＦｃ，ＯＦｄ  オフセットスペーサ
ＯＸ  絶縁膜
ＰＢ  プロテクション膜
ＲＰ１〜ＲＰ７  フォトレジストパターン
ＰＷ１，ＰＷ２  ｐ型ウェル
ＳＢ  半導体基板
ＳＤ  拡散層
ＳＤｎ１，ＳＤｎ２  ｎ型拡散層
ＳＤｐ１，ＳＤｐ２  ｐ型拡散層
ＳＬ  半導体層（ＳＯＩ層、シリコン層）
ＳＴＩ  素子分離部
ＳＷ，ＳＷ１，ＳＷ２  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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