(57)【特許請求の範囲】
【請求項１】
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。
【請求項２】
前記入力電圧が反転入力電圧と非反転入力電圧とからなる差動入力電圧の場合、
当該反転入力電圧と非反転入力電圧のそれぞれについて前記各設定条件が満たされるとともに、
サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが等しく設定されていることを特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが異なるように設定されていることを特徴とするサンプルホールド回路。
【請求項４】
帯域が制限された入力電圧のサンプルホールド回路であって、
ホールドした電圧を差動出力するオペアンプと、
このオペアンプの反転入力端子に接続された複数の反転側キャパシタと、
前記オペアンプの非反転入力端子に接続されそれぞれ対をなす前記各反転側キャパシタと同じ容量値を持つ複数の非反転側キャパシタと、
入力電圧のサンプリング動作時において、前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに残るキャパシタに所定の電荷を設定し、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタをそれぞれ前記オペアンプの非反転出力端子と反転出力端子に接続するとともに残る前記反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するように制御する制御回路とを備え、
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しく設定され、
サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが異なるように設定され、
サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが異なるように設定されていることを特徴とするサンプルホールド回路。
【請求項５】
入力電圧のサンプリング動作時において、前記オペアンプをボルテージフォロアとして動作させることにより、前記オペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスすることを特徴とする請求項１ないし４の何れかに記載のサンプルホールド回路。
【請求項６】
請求項１ないし５の何れかに記載のサンプルホールド回路を備え、当該サンプルホールド回路が有する制御回路は、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧を印加するとともに、他の少なくとも１つのキャパシタに入力デジタル値に応じて設定されるＤＡＣ電圧を印加するように制御することを特徴とするマルチプライングＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧をホールドして差動出力するもので特にＡ／Ｄコンバータまたはその前置回路に好適なサンプルホールド回路およびそれを用いたマルチプライングＤ／Ａコンバータに関する。
【背景技術】
【０００２】
特許文献１および２に記載されているように、パイプライン型Ａ／Ｄコンバータの各ステージは、サブＡＤＣ、サブＤＡＣ、加算器およびオペアンプから構成されている。サブＡＤＣは、アナログ入力電圧を所謂１．５ビットでＡ／Ｄ変換し、サブＤＡＣは、そのＡ／Ｄ変換値に応じて＋Ｖref／２、０、−Ｖref／２を出力する。加算器は、アナログ入力電圧とサブＤＡＣの出力電圧とを加算し、オペアンプは、その加算器の出力を所定利得例えば２倍に増幅して次段ステージに出力する。
【０００３】
また、特許文献３に記載されているように、巡回型Ａ／Ｄコンバータは、アナログ入力電圧とフィードバック電圧の一方を選択するスイッチ、選択された電圧をサンプルホールドするサンプルホールド回路、ホールドされた電圧をデジタル信号に変換するサブＡＤＣ、このサブＡＤＣの出力信号をアナログ電圧に変換するサブＤＡＣ、サンプルホールド回路の出力電圧からサブＤＡＣの出力電圧を減算する減算器、減算により得られた電圧を増幅する残留電圧増幅回路およびサブＡＤＣの出力信号を１ビットずつ重畳して加算するデジタル加算部から構成されている。
【特許文献１】特開２００５−３９５２９号公報
【特許文献２】特開２００３−２９８４１８号公報
【特許文献３】特許第３０４６００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、パイプライン型Ａ／Ｄコンバータ、巡回型Ａ／Ｄコンバータの何れについても、加減算、増幅、ホールドの各機能を実行する回路が必要となる。この回路にはオペアンプが用いられる。この場合、オペアンプの同相入力電圧が変化すると、オペアンプの特性例えばゲインやスルーレートが変化し、さらにはＡ／ＤコンバータのＡ／Ｄ変換結果にも誤差が生じる。このため、ゲインやスルーレートが大きく且つ安定した状態となるように、オペアンプに最適な同相入力電圧を与えて動作させることが好ましい。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、ホールド動作時におけるオペアンプの同相入力電圧を所定値に保ち得るサンプルホールド回路およびそれを用いたマルチプライングＤ／Ａコンバータを提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した手段によれば、オペアンプの反転入力端子と非反転入力端子に対をなして反転側キャパシタと非反転側キャパシタが複数接続されている。サンプリング動作時において、各キャパシタに所定の電荷が設定され、少なくとも１つのキャパシタに入力電圧が印加される。一方、ホールド動作時においては、少なくとも一対の反転側キャパシタと非反転側キャパシタがオペアンプの入出力間に接続され、少なくとも１つのキャパシタに入力電圧が印加される。
【０００７】
サンプリング動作時に入力電圧が印加されるキャパシタの総容量値とホールド動作時に入力電圧が印加されるキャパシタの総容量値とが等しいので（第１条件）、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、サンプリング動作時の入力電圧の大小によらず、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
【０００８】
また、ホールド動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいので（第２条件）、ホールド動作時に入力電圧が変化しても、サンプリングした電圧を正確に保持し続ける。さらに、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なるので（第３条件）、ホールド電圧にサンプリングした電圧が現れる。
【０００９】
請求項２に記載した手段によれば、反転入力電圧と非反転入力電圧のそれぞれについて上記第１条件ないし第３条件が成立する。さらに、サンプリング動作時に非反転入力電圧が印加される反転側キャパシタの総容量値から非反転入力電圧が印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧が印加される非反転側キャパシタの総容量値から反転入力電圧が印加される反転側キャパシタの総容量値を減算した値とが等しいので（第５条件）、請求項１に記載した手段と同様の作用および効果を持つ差動入力、差動出力のサンプルホールド回路が得られる。
【００１０】
請求項３に記載した手段によれば、請求項１に記載した手段と同様の回路構成を備え、上記第１条件を満たすので、ホールド動作時におけるオペアンプの入力電圧はサンプリング動作時の入力電圧に依存しない。従って、ホールド動作時におけるオペアンプの入力電圧を所定の同相入力電圧に保つことができ、オペアンプを望ましいゲインおよびスルーレートで動作させることができる。
【００１１】
また、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値との加算値とが異なるので（第４条件）、ホールド電圧にサンプリングした電圧が現れる。本手段では、ホールド電圧はホールド期間における入力電圧の変化分ΔＶにより影響を受けるが、入力電圧の帯域が制限されており、さらに変化分ΔＶの係数は小さく設定することが可能であるため、実用上問題のないホールド特性を実現可能となる。
【００１２】
請求項４に記載した手段によれば、サンプリング動作時に入力電圧が印加される反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される反転側キャパシタの総容量値とが異なるように設定され、サンプリング動作時に入力電圧が印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧が印加される非反転側キャパシタの総容量値とが異なるように設定されている。これは、上記第４条件と等価な条件となる。従って、請求項３に記載した手段と実質的に同様の作用および効果が得られる。
【００１３】
請求項５に記載した手段によれば、入力電圧のサンプリング動作時において、オペアンプをボルテージフォロアとして動作させることによりオペアンプの反転入力端子と非反転入力端子を所定電圧にバイアスするので、これら反転入力端子と非反転入力端子へのバイアス電圧供給回路が不要となる。また、適当な条件を設定することにより、オペアンプのオフセット電圧の影響を排除することもできる。
【００１４】
請求項６に記載した手段によれば、サンプリング動作時において、反転側キャパシタと非反転側キャパシタのうち少なくとも１つのキャパシタに入力電圧が印加され、他の少なくとも１つのキャパシタに入力デジタル値に応じて設定されるＤＡＣ電圧が印加される。このように、従来構成ではホールド動作時にのみＤＡＣ電圧を印加していたのに対し、本手段ではサンプリング動作時にＤＡＣ電圧を印加する構成に特徴がある。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、図１に示すサンプルホールド回路の動作を表す一般式を導出し、その一般式に基づいて本実施形態のサンプルホールド回路を実現するために必要な条件を求める。
【００１６】
サンプリング動作時の入力電圧をＶinとし、ホールド動作時の入力電圧をＶin＋ΔＶとすると、本実施形態のサンプルホールド回路で実現したい特性は以下の通りである。電圧ΔＶは、サンプリング動作からホールド動作に移行した時の入力電圧Ｖinに対するその後の変化分を表している。
（１Ａ）シングルエンド入力、差動出力である。
（１Ｂ）サンプリング動作時に少なくとも１つのキャパシタに入力電圧Ｖinが印加され、ホールド動作時に少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加されている。
（１Ｃ）サンプリングした入力電圧Ｖinを所定ゲイン倍に増幅してホールドする。ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における入力電圧Ｖin＋ΔＶに依存しない。
（１Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1（同相入力電圧）は、サンプリング動作時の入力電圧Ｖinに依存しない。
【００１７】
図１は、反転側と非反転側にそれぞれ３個のキャパシタを備え、そのうち１個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。オペアンプＯＰは、ホールド電圧を差動出力する構成を備えている。このオペアンプＯＰの反転入力端子には３個のキャパシタＣs1、Ｃs2、Ｃf1（反転側キャパシタに相当）の各一端が接続されており、非反転入力端子にも同数（３個）のキャパシタＣs3、Ｃs4、Ｃf2（非反転側キャパシタに相当）の各一端が接続されている。キャパシタＣs1とＣs3、キャパシタＣs2とＣs4、キャパシタＣf1とＣf2はそれぞれ対をなしており、相等しい容量値すなわちｘＣ、ｙＣ、ｚＣ（ｘ、ｙ、ｚはそれぞれ１以上の整数、Ｃは単位容量値）を有している。また、オペアンプＯＰは、十分に大きいオープンループゲインを有しているものとする。
【００１８】
図１（ａ）は、サンプリング動作時の接続形態を示している。オペアンプＯＰはボルテージフォロアとしての接続形態とされ、オペアンプＯＰの非反転出力端子、反転出力端子から出力される電圧Ｖop、Ｖomはともにコモン電圧Ｖcm0となる。また、一般式を導くため、キャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2には、それぞれ電荷設定のための電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆが入力されるものとする。電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆのうち少なくとも１つは入力電圧Ｖinであり、それ以外は一定の電圧である。
【００１９】
図１（ｂ）はホールド動作時における接続形態を示している。この場合、少なくとも一対のキャパシタここではキャパシタＣf1とＣf2の他端がそれぞれオペアンプＯＰの非反転出力端子と反転出力端子に接続される。ただし、全てのキャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2をフィードバックキャパシタとすることはできない。一般式を導くため、オペアンプＯＰの非反転出力端子、反転出力端子から出力される電圧Ｖop、ＶomをそれぞれＶop1、Ｖom1とし、キャパシタＣs1、Ｃs2、Ｃs3、Ｃs4には、それぞれ電圧Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊが入力されるものとする。電圧Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊのうち少なくとも１つは入力電圧Ｖin＋ΔＶであり、それ以外は一定の電圧である。
【００２０】
さて、上述した特性を持つ本実施形態のサンプルホールド回路を得るための要件は、以下の３つである。
［第１要件］
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の式に、入力電圧Ｖinの項が存在しないこと（ΔＶが残ることは構わない）。
［第２要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にΔＶの項が存在しないこと。
［第３要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にＶinの項が残ること。
【００２１】
そこで、ホールド動作時の差動出力電圧Ｖop1−Ｖom1とオペアンプＯＰの入力電圧Ｖx1の一般式を求める。サンプリング動作時とホールド動作時とで、キャパシタＣs1、Ｃs2、Ｃf1、Ｃs3、Ｃs4、Ｃf2の全電荷は保存される。このときの電荷保存の式は、反転側、非反転側についてそれぞれ（１）式、（２）式のようになる。（１）式、（２）式はそれぞれ（３）式、（４）式のように整理され、（３）式から（４）式を減算することにより（５）式が得られる。この（５）式を整理することにより、ホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す一般式である（６）式が得られる。
【００２２】
【数１】
0004654998.tif 000002
【００２３】
（３）式は（７）式のように整理される。また、出力電圧Ｖop1、Ｖom1のコモン電圧をＶcm1とすると、出力電圧Ｖop1、Ｖom1とコモン電圧Ｖcm1とは（８）式に示す関係があり、この（８）式から（９）式が得られる。そこで、（７）式の右辺にあるＶop1に（９）式さらに（６）式を代入することにより（10）式が得られる。この（10）式を（11）式、（12）式のように順次整理することにより、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の一般式である（13）式が得られる。
【００２４】
【数２】
0004654998.tif 000003
【００２５】
［第１要件について］
(13)式により表されるホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、電圧Ｖａ〜Ｖｊに依存する第１項、コモン電圧Ｖcm0である第２項、およびキャパシタの容量比ｚ／（ｘ＋ｙ＋ｚ）とコモン電圧Ｖcm1との積である第３項からなる。第１項において、サンプリング動作時に入力される電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆは全て減算されており、ホールド動作時に入力される電圧Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊは全て加算されている。従って、第１要件を満たすためには、サンプリング動作時に入力電圧Ｖinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加されるキャパシタの総容量値とが等しいことが必要となる（第１条件）。
【００２６】
［第２要件について］
（６）式により表されるホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す一般式において、サンプリング動作時に反転側に入力される電圧Ｖａ、Ｖｂ、Ｖｃとホールド動作時に非反転側に入力される電圧Ｖｉ、Ｖｊは加算されており、サンプリング動作時に非反転側に入力される電圧Ｖｄ、Ｖｅ、Ｖｆとホールド動作時に反転側に入力される電圧Ｖｇ、Ｖｈは減算されている。従って、第２要件を満たすためには、ホールド動作時に入力電圧Ｖin＋ΔＶが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいことが必要となる（第２条件）。
【００２７】
［第３要件について］
（６）式から、サンプリング動作時に入力電圧Ｖinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なることが必要となる（第３条件）。
【００２８】
これらの条件の正当性を確認するため、以下の９ケースについて検証する。
（ケース１）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｇ、Ｖｉが入力電圧Ｖin＋ΔＶ、ｚ＝２ｘの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式にＶinの項が残る（ゲイン１倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（３＋ｙ／ｘ））ΔＶの項が残る。
【００２９】
（ケース２）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｇ、Ｖｉ、Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝２ｘ＋２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式にＶinの項が残る（ゲイン１倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／３）ΔＶの項が残る。
【００３０】
（ケース３）
電圧Ｖａが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＝２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（ｘ／ｚ）Ｖinの項が残る（ゲインｘ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（３＋ｚ／ｙ））ΔＶの項が残る。
【００３１】
（ケース４）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｇ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＝ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（２ｘ／ｚ）Ｖinの項が残る（ゲイン２ｘ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（２＋ｚ／ｘ））ΔＶの項が残る。
【００３２】
（ケース５）
電圧Ｖａ、Ｖｄが入力電圧Ｖin、電圧Ｖｇ、Ｖｉが入力電圧Ｖin＋ΔＶの場合、条件３を満たさない。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式からＶinの項が消えてしまう。従って、本ケースの設定は不適切となる。
【００３３】
（ケース６）
電圧Ｖａ、Ｖｃが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（１＋ｘ／ｚ）Ｖinの項が残る（ゲイン（１＋ｘ／ｚ）倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／３）ΔＶの項が残る。
【００３４】
（ケース７）
電圧Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（１−ｘ／ｚ）Ｖinの項が残る（ゲイン（１−ｘ／ｚ）倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／３）ΔＶの項が残る。
【００３５】
（ケース８）
電圧Ｖａ、Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、２ｘ＋ｚ＝２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式にＶinの項が残る（ゲイン１倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（３−ｘ／ｙ））ΔＶの項が残る。
【００３６】
（ケース９）
電圧Ｖａ、Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｇ、Ｖｉ、Ｖｈ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝２ｙの場合、条件１、２、３を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式にＶinの項が残る（ゲイン１倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（１＋２／（１＋ｘ／ｙ）））ΔＶの項が残る。
【００３７】
以上の各ケースから確認されたように、各要件１、２、３についてそれぞれ条件１、２、３を満たすことが必要となる。条件１、２、３を以下にまとめて示す。
［第１条件］
サンプリング動作時に入力電圧Ｖinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加されるキャパシタの総容量値とが等しいこと。
［第２条件］
ホールド動作時に入力電圧Ｖin＋ΔＶが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが等しいこと。
［第３条件］
サンプリング動作時に入力電圧Ｖinが印加される反転側キャパシタの総容量値と非反転側キャパシタの総容量値とが異なること。
【００３８】
また、
サンプリング動作時に入力電圧Ｖinを印加する反転側キャパシタの総容量値＝αＣ
サンプリング動作時に入力電圧Ｖinを印加する非反転側キャパシタの総容量値＝βＣ
ホールド動作時に入力電圧Ｖin＋ΔＶを印加する反転側キャパシタの総容量値＝γＣ
ホールド動作時に入力電圧Ｖin＋ΔＶを印加する非反転側キャパシタの総容量値＝ηＣ
とすれば、第１条件、第２条件、第３条件は、それぞれ以下の（14）式、（15）式、（16）式によっても表せる。
【００３９】
［第１条件］
α＋β＝γ＋η      …（14）
［第２条件］
γ＝η              …（15）
［第３条件］
α≠β              …（16）
【００４０】
以上説明したように、本実施形態のサンプルホールド回路は、オペアンプＯＰの反転入力端子と非反転入力端子に対をなして反転側キャパシタＣs1、Ｃs2、Ｃf1と非反転側キャパシタＣs3、Ｃs4、Ｃf2が接続されている。そして、サンプリング動作時において、電荷設定するためにオペアンプＯＰがボルテージフォロアとして動作し、少なくとも１つのキャパシタに入力電圧Ｖinが印加される。また、ホールド動作時において、少なくとも一対の反転側キャパシタと非反転側キャパシタがフィードバックキャパシタとしてオペアンプＯＰの入出力間に接続され、少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加される。
【００４１】
この構成において第１条件を満たすことにより、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1がサンプリング動作時の入力電圧Ｖinに依存しなくなる。従って、オペアンプＯＰの入力電圧Ｖx1を所定の同相入力電圧（バイアス電圧）に保つことができ、オペアンプＯＰを望ましいゲインおよびスルーレートで動作させることができる。また、第２条件と第３条件を満たすことにより、ホールド動作時に入力電圧が変化しても（つまりΔＶが０でなくても）、サンプリングしたシングルエンド電圧Ｖinを差動出力電圧Ｖop1−Ｖom1に変換して正確に保持できる。
【００４２】
シングルエンドの入力電圧Ｖinをホールドして差動出力電圧Ｖop1−Ｖom1として出力するので、Ｓ／Ｎ比が向上し、差動増幅回路の高い同相電圧除去比により入力信号Ｖinに重畳するノイズを除去できる。また、差動出力とすることで電圧振幅が１／２になるため、電源電圧以上の電圧や負電圧も扱うことができるようになる。
【００４３】
（第２の実施形態）
第２の実施形態のサンプルホールド回路も、第１の実施形態のサンプルホールド回路と同様の回路形態を備えている。ただし、入力電圧Ｖin、Ｖin＋ΔＶの与え方およびキャパシタの容量値の設定が異なる。
【００４４】
本実施形態のサンプルホールド回路で実現したい特性は以下の通りである。第１の実施形態のサンプルホールド回路が備える特性（１Ｃ）に替わる特性が（２Ｃ）である。
（２Ａ）シングルエンド入力、差動出力である。
（２Ｂ）サンプリング動作時に少なくとも１つのキャパシタに入力電圧Ｖinが印加され、ホールド動作時に少なくとも１つのキャパシタに入力電圧Ｖin＋ΔＶが印加されている。
（２Ｃ）サンプリングした入力電圧Ｖinを所定ゲイン倍に増幅してホールドする。ただし、ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における入力電圧Ｖinの変化分ΔＶに依存する。
（２Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、サンプリング動作時の入力電圧Ｖinに依存しない。
【００４５】
特性（２Ｃ）は、ホールド動作時に差動出力電圧Ｖop1−Ｖom1に入力電圧Ｖinの変化分ΔＶの影響が現れる点において完全なホールド動作とはならない。しかし、入力電圧Ｖinの帯域が制限されている場合には、差動出力電圧Ｖop1−Ｖom1に残るΔＶの項の係数をなるべく小さく設定することにより、サンプルホールド回路として十分に用いることができる。
【００４６】
本実施形態のサンプルホールド回路を得るための要件は、第１の実施形態で説明した第１要件と新たな第４要件の２つである。
［第１要件］
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の式に、入力電圧Ｖinの項が存在しないこと（ΔＶが残ることは構わない）。
［第４要件］
ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式にＶinの項とΔＶの項が残ること。
【００４７】
第１要件を満たすためには、既に述べたように第１条件を満たせばよい。一方、第４要件を満たすためには、サンプリング動作時に入力電圧Ｖinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧Ｖinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される反転側キャパシタの総容量値との加算値とが異なることが必要となる（第４条件）。
【００４８】
これらの条件の正当性を確認するため、以下の８ケースについて検証する。
（ケース１０）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｉ、Ｖｊが入力電圧Ｖin＋ΔＶ、ｚ＝ｘ＋ｙの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に２（Ｖin＋ΔＶ／２）の項が残る（ゲイン２倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／４）ΔＶの項が残る。
【００４９】
（ケース１１）
電圧Ｖｃが入力電圧Ｖin、電圧Ｖｉが入力電圧Ｖin＋ΔＶ、ｚ＝ｘの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に２（Ｖin＋ΔＶ／２）の項が残る（ゲイン２倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（２（２＋ｙ／ｘ）））ΔＶの項が残る。
【００５０】
（ケース１２）
電圧Ｖａが入力電圧Ｖin、電圧Ｖｉが入力電圧Ｖin＋ΔＶの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（ｘ／ｚ）（Ｖin＋ΔＶ）の項が残る（ゲインｘ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（ｘ／（２（ｘ＋ｙ＋ｚ）））ΔＶの項が残る。
【００５１】
（ケース１３）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｉ、Ｖｊが入力電圧Ｖin＋ΔＶの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（２（ｘ＋ｙ）／ｚ）（Ｖin＋ΔＶ／２）の項が残る（ゲイン２（ｘ＋ｙ）／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（２（１＋ｚ／（ｘ＋ｙ）））ΔＶの項が残る。
【００５２】
（ケース１４）
電圧Ｖａ、Ｖｂが入力電圧Ｖin、電圧Ｖｉ、Ｖｈが入力電圧Ｖin＋ΔＶの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（２ｘ／ｚ）（Ｖin＋（（ｘ−ｙ）／２ｘ）ΔＶ）の項が残る（ゲイン２ｘ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（２（１＋ｚ／（ｘ＋ｙ）））ΔＶの項が残る。
【００５３】
（ケース１５）
電圧Ｖａ、Ｖｄが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、２ｘ＝ｙの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（２ｘ／ｚ）（Ｖin＋ΔＶ）の項が残る（ゲイン２ｘ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／（３＋ｚ／ｘ））ΔＶの項が残る。
【００５４】
（ケース１６）
電圧Ｖａ、Ｖｃが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝ｙの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（２ｙ／ｚ）（Ｖin＋ΔＶ／２）の項が残る（ゲイン２ｙ／ｚ倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／４）ΔＶの項が残る。
【００５５】
（ケース１７）
電圧Ｖｃ、Ｖｄが入力電圧Ｖin、電圧Ｖｊが入力電圧Ｖin＋ΔＶ、ｘ＋ｚ＝ｙの場合、条件１、４を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に２（Ｖin＋（ｙ／２ｚ）ΔＶ）の項が残る（ゲイン２倍）。また、オペアンプＯＰの入力電圧Ｖx1を表す(13)式に（１／４）ΔＶの項が残る。
【００５６】
以上の各ケースから確認されたように、各要件１、４についてそれぞれ条件１、４を満たすことが必要となる。条件１、４を以下にまとめて示す。
［第１条件］
サンプリング動作時に入力電圧Ｖinが印加されるキャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加されるキャパシタの総容量値とが等しいこと。
［第４条件］
サンプリング動作時に入力電圧Ｖinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される非反転側キャパシタの総容量値との加算値と、サンプリング動作時に入力電圧Ｖinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される反転側キャパシタの総容量値との加算値とが異なること。
【００５７】
また、第１の実施形態で定義したα、β、γ、ηを用いると、第１条件、第４条件はそれぞれ以下の（14）式、（17）式によっても表せる。
［第１条件］
α＋β＝γ＋η      …（14）
［第４条件］
α＋η≠β＋γ      …（17）
【００５８】
ところで、この（14）式と（17）式の加算と減算を行うと、それぞれ次の（18）式と（19）式が得られる。
α≠γ              …（18）
β≠η              …（19）
【００５９】
従って、第４条件は、上記（17）式に替えて（18）式と（19）式によっても表せ、さらに以下のように表すこともできる。
［第４条件］
サンプリング動作時に入力電圧Ｖinが印加される反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される反転側キャパシタの総容量値とが異なるとともに、サンプリング動作時に入力電圧Ｖinが印加される非反転側キャパシタの総容量値とホールド動作時に入力電圧Ｖin＋ΔＶが印加される非反転側キャパシタの総容量値とが異なること。
【００６０】
図２は、一例としてケース１０の場合についての入力電圧Ｖinのサンプリングタイミングとホールドタイミングの関係を示している。時刻ｔ１までがサンプリング期間であり、時刻ｔ１以降がホールド期間である。サンプリング動作からホールド動作に移行する時刻ｔ１の入力電圧はＶinで、ホールド電圧をＡ／Ｄ変換等に実際に用いる時刻ｔ３の入力電圧はＶin＋ΔＶである。
【００６１】
本実施形態では、ホールド動作時における差動出力電圧Ｖop1−Ｖom1は上記入力電圧Ｖinに保持されず、入力電圧Ｖinの変化分ΔＶに応じて変化する。従って、本実施形態のサンプルホールド回路を用いるには、入力電圧Ｖinの帯域が制限されていることが必要となる。しかしながら、ケース１０の場合には差動出力電圧Ｖop1−Ｖom1を表す（６）式に残る項は２（Ｖin＋ΔＶ／２）であるので、時刻ｔ１での真のサンプリング電圧Ｖinに対する誤差はΔＶではなくΔＶ／２となる。
【００６２】
すなわち、サンプルホールド回路を設けない場合には、時刻ｔ１から時刻ｔ３までがそのままサンプリング遅れとなり、誤差電圧がΔＶとなる。これに対し、ケース１０に示す本実施形態のサンプルホールド回路を用いると、時刻ｔ１から時刻ｔ２までの時間ΔＴが等価的なサンプリング遅れとなり、誤差電圧がΔＶ／２に圧縮される。
【００６３】
等価的なサンプリング遅れ時間ΔＴを短縮するには時刻ｔ１から時刻ｔ３までの期間を短縮すればよく、誤差電圧を低減するには差動出力電圧Ｖop1−Ｖom1を表す（６）式におけるΔＶの係数が小さくなるように設定することが効果的である。実際の適用回路では、サンプル時間、ホールド時間、精度、入力電圧の帯域などを考慮して、上述した第１条件と第４条件を満たす範囲内においてサンプルホールド回路への入力電圧Ｖinの印加形態、各キャパシタの容量値を決定すればよい。
【００６４】
以上説明したように、本実施形態のサンプルホールド回路は、第１条件を満たすことにより、第１の実施形態と同様にオペアンプＯＰを望ましいゲインおよびスルーレートで動作させることができる。また、第４条件を満たすことにより、入力電圧Ｖinの帯域が制限され且つ差動出力電圧Ｖop1−Ｖom1に対するΔＶの影響が小さく設定された条件の下で、サンプリングした電圧をほぼ正確に保持することができる。
【００６５】
（第３の実施形態）
図３は、反転側と非反転側にそれぞれ４個のキャパシタを備え、そのうち２個のキャパシタをフィードバックキャパシタとして用いたサンプルホールド回路の構成図である。本実施形態のサンプルホールド回路で実現したい特性は、第１の実施形態または第２の実施形態で説明した特性と同じである。
【００６６】
オペアンプＯＰの反転入力端子には４個のキャパシタＣs1、Ｃs2、Ｃf1、Ｃf2（反転側キャパシタに相当）の各一端が接続されており、非反転入力端子にも同数（４個）のキャパシタＣs3、Ｃs4、Ｃf3、Ｃf4（非反転側キャパシタに相当）の各一端が接続されている。キャパシタＣs1とＣs3、キャパシタＣs2とＣs4、キャパシタＣf1とＣf3、キャパシタＣf2とＣf4はそれぞれ対をなしており、相等しい容量値すなわちｘＣ、ｙＣ、ｚＣ、ｋＣ（ｘ、ｙ、ｚ、ｋはそれぞれ１以上の整数、Ｃは単位容量値）を有している。
【００６７】
図３（ａ）は、サンプリング動作時の接続形態を示しており、キャパシタＣs1、Ｃs2、Ｃf1、Ｃf2、Ｃs3、Ｃs4、Ｃf3、Ｃf4には、それぞれ電荷設定のための電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ、Ｖｇ、Ｖｈが入力されるものとする。これら電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆ、Ｖｇ、Ｖｈのうち少なくとも１つは入力電圧Ｖinであり、それ以外は一定の電圧である。電荷設定するため、オペアンプＯＰはボルテージフォロアとして動作する。
【００６８】
図３（ｂ）はホールド動作時における接続形態を示している。キャパシタＣf1、Ｃf2の他端とキャパシタＣf3、Ｃf4の他端が、それぞれオペアンプＯＰの非反転出力端子と転出力端子に接続される。キャパシタＣs1、Ｃs2、Ｃs3、Ｃs4には、それぞれ電圧Ｖｉ、Ｖｊ、Ｖｋ、Ｖｌが入力されるものとする。その他の構成は、図１に示した構成と同じである。
【００６９】
以下、ホールド動作時の差動出力電圧Ｖop1−Ｖom1とオペアンプＯＰの入力電圧Ｖx1の一般式を求める。電荷保存の式は、反転側、非反転側についてそれぞれ（20）式、（21）式のようになる。（20）式、（21）式はそれぞれ（22）式、（23）式のように整理され、（22）式から（23）式を減算することにより（24）式が得られる。この（24）式を（25）式のように整理することにより、ホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す一般式である（26）式が得られる。
【００７０】
【数３】
0004654998.tif 000004
【００７１】
（22）式は（27）式のように整理される。この（27）式の右辺にあるＶop1に（９）式さらに（６）式を代入することにより（28）式が得られる。この（28）式を（29）式のように整理することにより、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1の一般式である（30）式が得られる。
【００７２】
【数４】
0004654998.tif 000005
【００７３】
すなわち、差動出力電圧Ｖop1−Ｖom1を表す（26）式の分母は、フィードバックキャパシタの容量（対をなすキャパシタの片側のみ）が加算された式となり、分子は、サンプリング動作時の反転側入力電圧とホールド動作時の非反転側入力電圧が各容量値と乗算された上で加算され、サンプリング動作時の非反転側入力電圧とホールド動作時の反転側入力電圧が各容量値と乗算された上で減算された式となる。
【００７４】
また、入力電圧Ｖx1を表す（30）式の第１項の分母は、全キャパシタの容量（対をなすキャパシタの両側）が加算された式となり、第１項の分子は、サンプリング動作時の反転側入力電圧と非反転側入力電圧が各容量値と乗算された上で減算され、ホールド動作時の反転側入力電圧と非反転側入力電圧が各容量値と乗算された上で加算された式となる。（30）式の第２項は、サンプリング動作時のコモン電圧Ｖcm0である。（30）式の第３項は、フィードバックキャパシタの容量を全キャパシタの容量で除した値とホールド動作時のコモン電圧Ｖcm1とを乗算した式となる。
【００７５】
これから、第１の実施形態で説明した第１条件、第２条件、第３条件および第２の実施形態で説明した第１条件、第４条件は、キャパシタの数およびフィードバックキャパシタの数によらず一般的に成立することが分かる。なお、反転側キャパシタと非反転側キャパシタとはそれぞれ対をなしており、対をなす２つのキャパシタの容量値は等しく設定する必要がある。また、少なくとも１対のキャパシタをフィードバックキャパシタとするが、全てのキャパシタをフィードバックキャパシタとすることはできない。反転側と非反転側にそれぞれ５個以上のキャパシタを備える場合も同様である。
【００７６】
（第４の実施形態）
次に、図１に示すサンプルホールド回路に差動入力電圧を印加する第４の実施形態について説明する。
【００７７】
サンプリング時の非反転入力電圧をＶinp、反転入力電圧をＶinmとすれば、同相分電圧Ｖrefとの関係は（31）式のようになり、差動分電圧Ｖinおよび同相分電圧Ｖrefとの関係は（32）式のようになる。これら（31）式と（32）式から、非反転入力電圧Ｖinp、反転入力電圧Ｖinmはそれぞれ（33）式、（34）式のようになる。
【００７８】
【数５】
0004654998.tif 000006
【００７９】
一方、ホールド動作時の非反転入力電圧をＶinp'、反転入力電圧をＶinm'とし、差動分電圧をＶin＋ΔＶ、同相分電圧をＶref＋ΔＶrefとすると、ホールド動作時における同相分電圧Ｖref＋ΔＶrefとの関係は（35）式および（36）式のようになる。また、差動分電圧Ｖin＋ΔＶおよび同相分電圧Ｖref＋ΔＶrefとの関係は（37）式のようになる。この（37）式を整理すると（38）式が得られ、この（38）式に（32）式を代入すると（39）式が得られる。
【００８０】
【数６】
0004654998.tif 000007
【００８１】
また、ホールド動作時における非反転入力電圧Ｖinp'は、（33）式のＶin、ＶrefをそれぞれＶin＋ΔＶ、Ｖref＋ΔＶrefに置き替えることにより（40）式のようになり、これを整理して（41）式が得られる。同様に、ホールド動作時における反転入力電圧Ｖinm'は、（34）式のＶin、ＶrefをそれぞれＶin＋ΔＶ、Ｖref＋ΔＶrefに置き替えることにより（42）式のようになり、これを整理して（43）式が得られる。
【００８２】
【数７】
0004654998.tif 000008
【００８３】
以上の関係を踏まえて、本実施形態のサンプルホールド回路で実現したい特性は以下の通りとなる。
（４Ａ）差動入力、差動出力である。
（４Ｂ）サンプリング動作時にそれぞれ少なくとも１つのキャパシタに反転入力電圧Ｖinmと非反転入力電圧Ｖinpが印加され、ホールド動作時にそれぞれ少なくとも１つのキャパシタに反転入力電圧Ｖinm'と非反転入力電圧Ｖinp'が印加されている。
（４Ｃ）サンプリングした差動入力電圧（Ｖinp−Ｖinm）を所定ゲイン倍に増幅してホールドする。ホールド電圧（差動出力電圧Ｖop1−Ｖom1）は、ホールド動作時における反転入力電圧Ｖinm'と非反転入力電圧Ｖinp'（差動分電圧Ｖin＋ΔＶと同相分電圧Ｖref＋ΔＶref）に依存しない。
（４Ｄ）ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、サンプリング動作時の反転入力電圧Ｖinmと非反転入力電圧Ｖinp（差動分電圧Ｖinと同相分電圧Ｖref）に依存しない。
【００８４】
差動入力であっても、反転入力電圧Ｖinmと非反転入力電圧Ｖinpとを別々に考えれば、シングルエンド入力に関する第１または第２の実施形態と同様の条件が必要となる。すなわち、第１の実施形態に基づく場合には、反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて第１条件ないし第３条件が必要となり、第２の実施形態に基づく場合には、反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて第１条件および第４条件が必要となる。
【００８５】
さらに、差動入力の場合には、ホールド動作時における差動出力電圧Ｖop1−Ｖom1の式に（Ｖinp−Ｖinm）の項が残ることが必要である。このためには、（６）式または（26）式において、反転入力電圧Ｖinmの係数と非反転入力電圧Ｖinpの係数の大きさが等しく且つ符号が逆になる必要がある。この要件を満たすためには次の第５条件が必要である。
【００８６】
［第５条件］
サンプリング動作時に、非反転入力電圧Ｖinpが印加される反転側キャパシタの総容量値から非反転入力電圧Ｖinpが印加される非反転側キャパシタの総容量値を減算した値と、反転入力電圧Ｖinmが印加される非反転側キャパシタの総容量値から反転入力電圧Ｖinmが印加される反転側キャパシタの総容量値を減算した値とが等しいこと。
【００８７】
これらの条件の正当性を確認するため、以下の３ケースについて検証する。
（ケース１８）
電圧Ｖｆが反転入力電圧Ｖinm、電圧Ｖｃが非反転入力電圧Ｖinp、電圧Ｖｇが反転入力電圧Ｖinm'、電圧Ｖｉが非反転入力電圧Ｖinp'、ｘ＝ｚの場合、条件２を満たさない。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に２（Ｖinp−Ｖinm）＋（ΔＶin−ΔＶref）の項が残る（ゲイン２倍）。また、入力電圧Ｖx1を表す(13)式に−（１／（２＋ｙ／ｘ））ΔＶinの項が残る。
【００８８】
（ケース１９）
電圧Ｖｆが反転入力電圧Ｖinm、電圧Ｖｃが非反転入力電圧Ｖinp、電圧Ｖｇ、Ｖｉが反転入力電圧Ｖinm'、電圧Ｖｈ、Ｖｊが非反転入力電圧Ｖinp'、２ｘ＝２ｙ＝ｚの場合、条件２を満たす。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に２（Ｖinp−Ｖinm）の項が残る（ゲイン２倍）。また、入力電圧Ｖx1を表す(13)式に（１／２）ΔＶinの項が残る。
【００８９】
（ケース２０）
電圧Ｖｄが反転入力電圧Ｖinm、電圧Ｖａが非反転入力電圧Ｖinp、電圧Ｖｈが反転入力電圧Ｖinm'、電圧Ｖｊが非反転入力電圧Ｖinp'、ｘ＝ｙの場合、条件２を満たさない。その結果、差動出力電圧Ｖop1−Ｖom1を表す（６）式に（ｘ／ｚ）（２（（Ｖinp−Ｖinm）＋（ΔＶ−ΔＶref））の項が残る（ゲイン２ｘ／ｚ倍）。また、入力電圧Ｖx1を表す(13)式に（１／（２＋ｚ／ｙ））ΔＶinの項が残る。
【００９０】
以上説明したように、本実施形態によれば第１および第２の実施形態で説明した条件にさらに第５条件を付加することにより、差動入力電圧を入力とするサンプルホールド回路が得られる。
【００９１】
（第５の実施形態）
次に、具体的な回路例である第５の実施形態について、図４ないし図６を参照しながら説明する。
【００９２】
図４に示すサンプルホールド回路１は、図１に示す回路においてｘ＝１、ｙ＝０、ｚ＝２とし、Ｖａ＝Ｖｄ＝Ｖｆ＝Ｖref、Ｖｃ＝Ｖin、Ｖｇ＝Ｖｉ＝Ｖin＋ΔＶ、Ｖｂ＝Ｖｅ＝Ｖｈ＝Ｖｊ＝０としたものである。すなわち、２対のキャパシタＣs1、Ｃs2およびＣf1、Ｃf2を有するシングルエンド入力の構成を備えており、キャパシタＣs1とＣs2はＣの容量値を有し、キャパシタＣf1とＣf2は２Ｃの容量値を有している。このサンプルホールド回路１は、第１の実施形態で示した第１条件から第３条件を全て満たしている。
【００９３】
本実施形態では、図１では省略したオペアンプＯＰのオフセット電圧Ｖosを考慮する。これに伴って、サンプリング動作時にオペアンプＯＰの反転出力端子、非反転出力端子から出力される電圧を（コモン電圧Ｖcm0ではなく）Ｖom0、Ｖop0とし、ホールド動作時のオペアンプＯＰの反転入力端子、非反転入力端子の電圧をＶxm1、Ｖxp1としている（図５参照）。
【００９４】
図４に示すように、キャパシタＣs1、Ｃf1の各一端はオペアンプＯＰの反転入力端子に接続されており、キャパシタＣs2、Ｃf2の各一端はオペアンプＯＰの非反転入力端子に接続されている。キャパシタＣs1の他端にはスイッチＳ１、Ｓ２を介して基準電圧Ｖref、入力電圧Ｖinが与えられ、キャパシタＣs2の他端にはスイッチＳ４、Ｓ５を介して基準電圧Ｖref、入力電圧Ｖinが与えられる。また、キャパシタＣf1の他端にはスイッチＳ３を介して入力電圧Ｖinが与えられ、キャパシタＣf2の他端にはスイッチＳ６を介して基準電圧Ｖrefが与えられる。
【００９５】
キャパシタＣf1、Ｃf2はフィードバックキャパシタであって、各他端はそれぞれスイッチＳ７、Ｓ８を介してオペアンプＯＰの非反転出力端子、反転出力端子に接続されている。オペアンプＯＰの反転入力端子と非反転出力端子との間および非反転入力端子と反転出力端子との間には、それぞれスイッチＳ９、Ｓ１０が接続されている。
【００９６】
スイッチＳ１〜Ｓ１０はアナログスイッチであり、スイッチＳ１、Ｓ３、Ｓ４、Ｓ６、Ｓ９、Ｓ１０は信号φ１がＨレベルの時にオン、Ｌレベルの時にオフとなり、スイッチＳ２、Ｓ５、Ｓ７、Ｓ８は信号φ２がＨレベルの時にオン、Ｌレベルの時にオフとなる。信号φ１と信号φ２は相補的な関係にある。制御回路２は、図５（ａ）に示すサンプリング動作時において信号φ１をＨレベル、信号φ２をＬレベルとし、図５（ｂ）に示すホールド動作時において信号φ１をＬレベル、信号φ２をＨレベルとする。
【００９７】
ここでは、オペアンプＯＰのオフセット電圧Ｖosを考慮して、ホールド動作時の差動出力電圧Ｖop1−Ｖom1とオペアンプＯＰの入力電圧Ｖx1の式を求める。電荷保存の式は、反転側、非反転側についてそれぞれ（44）式、（45）式のようになる。（44）式、（45）式においてＣs1＝Ｃs2＝Ｃ、Ｃf1＝Ｃf2＝２Ｃとし整理すると、それぞれ（46）式、（47）式のようになり、（46）式から（47）式を減算することにより（48）式が得られる。
【００９８】
【数８】
0004654998.tif 000009
【００９９】
オペアンプＯＰのオープンループゲインが十分に大きい場合、ボルテージフォロアの出力電圧Ｖop0、Ｖom0とオフセット電圧Ｖosの間には（49）式の関係が成立する。また、入力電圧Ｖxp1、Ｖxm1とオフセット電圧Ｖosの間には（50）式の関係が成立する。これら（49）式と（50）式を（48）式に代入すると、ホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す（51）式が得られる。
【０１００】
【数９】
0004654998.tif 000010
【０１０１】
（46）式は（52）式のように整理される。また、出力電圧Ｖop0、オフセット電圧Ｖosおよびコモン電圧Ｖcm0の間には（53）式の関係が成立する。さらに、（51）式と（８）式の両辺を加算すると（54）式が得られる。これら（53）式と（54）式を（52）式に代入すると（55）式が得られ、これを整理するとホールド動作時におけるオペアンプＯＰの反転入力電圧Ｖxm1を表す（56）式が得られる。また、（50）式と（56）式からオペアンプＯＰの非反転入力電圧Ｖxp1を表す（57）式が得られる。
【０１０２】
【数１０】
0004654998.tif 000011
【０１０３】
本実施形態のサンプルホールド回路１は、第１条件から第３条件を全て満たしている。従って、ホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す（51）式にＶinの項が残り（第３要件）、ΔＶの項は存在しない（第２要件）。また、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖxp1、Ｖxm1の式に入力電圧Ｖinの項は存在しない（第１要件）。さらに、（51）式にはオフセット電圧Ｖosの項も存在しないので、差動出力電圧Ｖop1−Ｖom1からオペアンプＯＰのオフセット電圧Ｖosの影響を排除することができる。
【０１０４】
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖxm1、Ｖxp1には、（56）式、（57）式に示すようにオペアンプＯＰのオフセット電圧Ｖosに係る電圧Ｖos／２と、サンプリング動作からホールド動作に移行した後の入力電圧Ｖinの変化分ΔＶに係る電圧ΔＶ／３が存在する。例えばＶcm0＝Ｖcm1＝Ｖref＝２．５Ｖ（電源電圧の中央値）、Ｖos＝１０ｍＶの場合、入力電圧Ｖxm1、Ｖxp1はそれぞれ以下のようになる。
Ｖxm1＝２．５Ｖ−５ｍＶ＋ΔＶ／３
Ｖxp1＝２．５Ｖ＋５ｍＶ＋ΔＶ／３
【０１０５】
通常の使用状態ではΔＶ／３は２．５Ｖよりも十分に小さいので、オペアンプＯＰを電源電圧の中央値Ｖrefの近傍で動作させることができ、オペアンプＯＰをその好ましいゲインおよびスルーレートで動作させることができる。
【０１０６】
本実施形態のサンプルホールド回路１によれば、図６に示すようなシングルエンド信号から差動信号への理想的な変換回路が得られる。このときの入力電圧Ｖin、出力電圧Ｖop1、Ｖom1、差動出力電圧Ｖop1−Ｖom1および同相出力電圧Ｖref（一例として２．５Ｖ）の関係は、（51）式、（58）式〜（60）式および図６（ｂ）に示すようになる。
【０１０７】
【数１１】
0004654998.tif 000012
【０１０８】
（第６の実施形態）
次に、シングルエンド入力のサンプルホールド回路をマルチプライングＤ／Ａコンバータ（以下、ＭＤＡＣと称す）に適用した第６の実施形態について、図７ないし図９を参照しながら説明する。
【０１０９】
図７は、パイプライン型Ａ／ＤコンバータのＡ／Ｄ変換ステージや巡回型Ａ／Ｄコンバータなどに用いられる基本回路である。この回路３は、サブＡ／Ｄコンバータ４、マルチプレクサ５およびＭＤＡＣ６から構成されている。このうちサブＡ／Ｄコンバータ４は、入力電圧Ｖinに対し所謂１．５ビットのＡ／Ｄ変換を行い、３値（＋１、０、−１）のＡ／Ｄ変換値（入力デジタル値に相当）を出力する。なお、マルチプレクサ５とＭＤＡＣ６との全体をマルチプライングＤ／Ａコンバータと称してもよい。
【０１１０】
ＭＤＡＣ６は、理想的には（61）式に示すように、入力電圧Ｖinから基準電圧Ｖrefを減算した値を２倍に増幅し（第１項）、Ａ／Ｄ変換値に応じた値を減算し（第２項）、差動出力電圧Ｖop1−Ｖom1を得てホールドする。具体的には、Ａ／Ｄ変換値＋１、０、−１に応じてそれぞれ（62）式、（63）式、（64）式のようになる。
【０１１１】
【数１２】
0004654998.tif 000013
【０１１２】
本回路３では、マルチプレクサ５が出力する電圧Ｖda0、Ｖda1を用いて（61）式を実現する。そのために、マルチプレクサ５は、Ａ／Ｄ変換値に応じて電圧Ｖda0、Ｖda1を以下のように選択する。
＋１…Ｖda0＝０、Ｖda1＝Ｖref
０…Ｖda0＝Ｖref、Ｖda1＝Ｖref
−１…Ｖda0＝Ｖref、Ｖda1＝２Ｖref
【０１１３】
図８は、ＭＤＡＣ６の構成図である。このＭＤＡＣ６は、図１に示す回路においてｘ＝１、ｙ＝０、ｚ＝１とし、Ｖａ＝Ｖin、Ｖｉ＝Ｖin＋ΔＶ、Ｖｃ＝Ｖｆ＝Ｖref、Ｖｄ＝Ｖda0、Ｖｇ＝Ｖda1、Ｖｂ＝Ｖｅ＝Ｖｈ＝Ｖｊ＝０としたものである。すなわち、２対のキャパシタＣs1、Ｃs2およびＣf1、Ｃf2を有するシングルエンド入力の構成を備えており、キャパシタＣs1、Ｃs2、Ｃf1、Ｃf2は全てＣの容量値を有している。このＭＤＡＣ６（サンプルホールド回路）は、第１の実施形態で示した第１条件と第３条件を満たすが、第２条件は満たさない。
【０１１４】
図８に示すように、キャパシタＣs1の他端にはスイッチＳ１、Ｓ２を介して入力電圧Ｖin、電圧Ｖda1が与えられ、キャパシタＣs2の他端にはスイッチＳ４、Ｓ５を介して入力電圧Ｖin、電圧Ｖda0が与えられる。また、キャパシタＣf1、Ｃf2の他端には、それぞれスイッチＳ３、Ｓ６を介して基準電圧Ｖrefが与えられる。スイッチＳ１、Ｓ３、Ｓ５、Ｓ６、Ｓ９、Ｓ１０は信号φ１がＨレベルの時にオン、Ｌレベルの時にオフとなり、スイッチＳ２、Ｓ４、Ｓ７、Ｓ８は信号φ２がＨレベルの時にオン、Ｌレベルの時にオフとなる。その他の構成は図４と同様である。
【０１１５】
制御回路２は、図９（ａ）に示すサンプリング動作時において信号φ１をＨレベル、信号φ２をＬレベルとし、図９（ｂ）に示すホールド動作時において信号φ１をＬレベル、信号φ２をＨレベルとする。従来構成のＭＤＡＣではホールド動作時にのみＤＡＣ電圧Ｖda0またはＶda1が印加されていたのに対し、ＭＤＡＣ６では図９に示すようにサンプリング動作時にもＤＡＣ電圧Ｖda0またはＶda1が印加されている構成に特徴がある。
【０１１６】
電荷保存の式は、反転側、非反転側についてそれぞれ（65）式、（66）式のようになる。（65）式、（66）式においてＣs1＝Ｃs2＝Ｃf1＝Ｃf2として整理するとそれぞれ（67）式、（68）式のようになり、（67）式から（68）式を減算することにより（69）式が得られる。上述した（49）式と（50）式を（69）式に代入すると、ホールド動作時における差動出力電圧Ｖop1−Ｖom1を表す（70）式が得られる。第２条件を満たしていないので、（70）式にはΔＶ／２の項が残る。
【０１１７】
【数１３】
0004654998.tif 000014
【０１１８】
（67）式は（71）式のように整理される。また、（70）式と（８）式の両辺を加算すると（72）式が得られる。（53）式と（72）式を（71）式に代入すると（73）式が得られ、これを整理するとホールド動作時におけるオペアンプＯＰの反転入力電圧Ｖxm1を表す（74）式が得られる。また、（50）式と（74）式からオペアンプＯＰの非反転入力電圧Ｖxp1を表す（75）式が得られる。
【０１１９】
【数１４】
0004654998.tif 000015
【０１２０】
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖxm1、Ｖxp1には、オペアンプＯＰのオフセット電圧Ｖosに係る電圧Ｖos／２と、サンプリング動作からホールド動作に移行した後の入力電圧Ｖinの変化分ΔＶに係る電圧ΔＶ／２が存在する。例えばＶcm0＝Ｖcm1＝Ｖref＝２．５Ｖ（電源電圧の中央値）、Ｖos＝１０ｍＶの場合、入力電圧Ｖxm1は（74）式から以下のようになる（Ｖxp1も同様）。
＋１…Ｖxm1＝３．１２５Ｖ−５ｍＶ＋ΔＶ／２
０…Ｖxm1＝２．５Ｖ−５ｍＶ＋ΔＶ／２
−１…Ｖxm1＝３．１２５Ｖ−５ｍＶ＋ΔＶ／２
【０１２１】
通常の使用状態ではΔＶ／２は十分に小さいので、オペアンプＯＰを電源電圧の中央値付近で動作させることができ、オペアンプＯＰをその好ましいゲインおよびスルーレートで動作させることができる。
【０１２２】
（70）式にはオフセット電圧Ｖosの項が存在しないので、差動出力電圧Ｖop1−Ｖom1からオペアンプＯＰのオフセット電圧Ｖosの影響を排除することができる。また、差動出力電圧Ｖop1−Ｖom1には入力電圧Ｖinの変化分ΔＶの項が残存するが、その係数は１／２であるためΔＶによる誤差は圧縮される。従って、入力電圧Ｖinの帯域が制限されている場合には、十分な精度によりＭＤＡＣひいてはパイプライン型Ａ／Ｄコンバータや巡回型Ａ／Ｄコンバータを構成することができる。
【０１２３】
（第７の実施形態）
次に、差動入力のサンプルホールド回路をマルチプライングＤ／Ａコンバータ（ＭＤＡＣ）に適用した第７の実施形態について、図１０ないし図１２を参照しながら説明する。
【０１２４】
図１０は、パイプライン型Ａ／ＤコンバータのＡ／Ｄ変換ステージや巡回型Ａ／Ｄコンバータなどに用いられる基本回路である。この回路７は、サブＡ／Ｄコンバータ８、マルチプレクサ９およびＭＤＡＣ１０から構成されている。このうちサブＡ／Ｄコンバータ８は、差動入力電圧Ｖinp、Ｖinmに対し所謂１．５ビットのＡ／Ｄ変換を行い、３値（＋１、０、−１）のＡ／Ｄ変換値を出力する。なお、マルチプレクサ９とＭＤＡＣ１０との全体をマルチプライングＤ／Ａコンバータと称してもよい。
【０１２５】
ＭＤＡＣ１０は、理想的には（76）式に示すように、差動入力電圧Ｖinp−Ｖinmを２倍に増幅し（第１項）、Ａ／Ｄ変換値（入力デジタル値に相当）に応じた値を減算し（第２項）、差動出力電圧Ｖop1−Ｖom1を得てホールドする。この（76）式は、上述したシングルエンド入力の場合の（61）式に（32）式を代入することにより得られる。
【０１２６】
【数１５】
0004654998.tif 000016
【０１２７】
図１１は、ＭＤＡＣ１０の構成図である。このＭＤＡＣ１０は、図１に示す回路においてｘ＝１、ｙ＝０、ｚ＝１とし、Ｖａ＝Ｖda1、Ｖｃ＝Ｖinp、Ｖｄ＝Ｖda0、Ｖｆ＝Ｖinm、Ｖｇ＝Ｖinm＋ΔＶinm、Ｖｉ＝Ｖinp＋ΔＶinp、Ｖｂ＝Ｖｅ＝Ｖｈ＝Ｖｊ＝０としたものである。すなわち、２対のキャパシタＣs1、Ｃs2およびＣf1、Ｃf2を有する差動入力の構成を備えており、キャパシタＣs1、Ｃs2、Ｃf1、Ｃf2は全てＣの容量値を有している。このサンプルホールド回路は、反転入力電圧Ｖinmと非反転入力電圧Ｖinpのそれぞれについて、第１の実施形態で示した第１条件と第３条件を満たすが第２条件は満たさない。また、第４の実施形態で示した第５条件を満たす。
【０１２８】
図１１に示すように、キャパシタＣs1の他端にはスイッチＳ１、Ｓ２を介して入力電圧Ｖinm、電圧Ｖda1が与えられ、キャパシタＣs2の他端にはスイッチＳ４、Ｓ５を介して入力電圧Ｖinp、電圧Ｖda0が与えられる。また、キャパシタＣf1、Ｃf2の他端には、それぞれスイッチＳ３、Ｓ６を介して入力電圧Ｖinp、Ｖinmが与えられる。スイッチＳ２、Ｓ３、Ｓ５、Ｓ６、Ｓ９、Ｓ１０は信号φ１がＨレベルの時にオン、Ｌレベルの時にオフとなり、スイッチＳ１、Ｓ４、Ｓ７、Ｓ８は信号φ２がＨレベルの時にオン、Ｌレベルの時にオフとなる。その他の構成は図４と同様である。
【０１２９】
制御回路２は、図１２（ａ）に示すサンプリング動作時において信号φ１をＨレベル、信号φ２をＬレベルとし、図１２（ｂ）に示すホールド動作時において信号φ１をＬレベル、信号φ２をＨレベルとする。従来構成のＭＤＡＣではホールド動作時にのみＤＡＣ電圧Ｖda0、Ｖda1が印加されていたのに対し、ＭＤＡＣ１０では図１２に示すようにサンプリング動作時にもＤＡＣ電圧Ｖda0、Ｖda1が印加されている構成に特徴がある。
【０１３０】
なお、サンプリング動作時の差動入力電圧をＶinp、Ｖinmとし、ホールド動作時の差動入力電圧をＶinp＋ΔＶinp、Ｖinm＋ΔＶinmとすると、これら差動入力電圧のサンプリング動作時、ホールド動作時の差動成分Ｖin(diff)、Ｖin(diff)＋ΔＶin(diff)はそれぞれ（77）式、（78）式となり、差動入力電圧のサンプリング動作時、ホールド動作時の同相成分Ｖin(com)、Ｖin(com)＋ΔＶin(com)はそれぞれ（79）式、（80）式となる。
【０１３１】
【数１６】
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【０１３２】
オペアンプＯＰのオフセット電圧Ｖosを考慮しない場合、ホールド動作時における差動出力電圧Ｖop1−Ｖom1は、既に求めた（６）式にｘ＝ｚ、ｙ＝０、Ｖａ＝Ｖda1、Ｖｃ＝Ｖinp、Ｖｄ＝Ｖda0、Ｖｆ＝Ｖinm、Ｖｇ＝Ｖinm＋ΔＶinm、Ｖｉ＝Ｖinp＋ΔＶinp、Ｖｂ＝Ｖｅ＝Ｖｈ＝Ｖｊ＝０を代入することにより（81）式となる。この（81）式には同相成分Ｖin(com)の項は存在しない。ただし、第２条件を満たしていないのでΔＶin(diff)／２の項は残る。
【０１３３】
【数１７】
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【０１３４】
マルチプレクサ９は、サブＡ／Ｄコンバータ８のＡ／Ｄ変換値に応じて電圧Ｖda0、Ｖda1を以下のように選択する。差動入力の場合には、シングルエンド入力の場合と異なり、ＤＡＣ電圧は２電圧（０Ｖ、Ｖref（例えば２．５Ｖ））でよい。
＋１…Ｖda0＝０、Ｖda1＝Ｖref
０…Ｖda0＝Ｖda1＝０またはＶda0＝Ｖda1＝Ｖref
−１…Ｖda0＝Ｖref、Ｖda1＝０
【０１３５】
一方、ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1は、既に求めた（13）式にｘ＝ｚ、ｙ＝０、Ｖａ＝Ｖda1、Ｖｃ＝Ｖinp、Ｖｄ＝Ｖda0、Ｖｆ＝Ｖinm、Ｖｇ＝Ｖinm＋ΔＶinm、Ｖｉ＝Ｖinp＋ΔＶinp、Ｖｂ＝Ｖｅ＝Ｖｈ＝Ｖｊ＝０を代入することにより（82）式となる。
【０１３６】
【数１８】
0004654998.tif 000019
【０１３７】
ホールド動作時におけるオペアンプＯＰの入力電圧Ｖx1には、サンプリング動作からホールド動作に移行した後の差動入力電圧の同相成分の変化分ΔＶin(com)に係る電圧ΔＶin(com)／４が存在する。例えばＶcm0＝Ｖcm1＝Ｖref＝２．５Ｖ（電源電圧の中央値）の場合、入力電圧Ｖx1は（82）式から以下のようになる。
＋１…Ｖx1＝３．１２５Ｖ＋ΔＶin(com)／４
０…Ｖx1＝２．５Ｖ＋ΔＶin(com)／４
−１…Ｖx1＝３．１２５Ｖ＋ΔＶin(com)／４
【０１３８】
通常の使用状態ではΔＶin(com)／４は十分に小さいので、オペアンプＯＰを電源電圧の中央値付近で動作させることができ、オペアンプＯＰをその好ましいゲインおよびスルーレートで動作させることができる。
【０１３９】
以上説明したように、本実施形態によれば差動入力のサンプルホールド回路を用いてマルチプライングＤ／Ａコンバータ１０を構成できる。この場合、差動出力電圧Ｖop1−Ｖom1には差動入力電圧の差動成分の変化分ΔＶin(diff)の項が残存するが、その係数は１／２であるためΔＶin(diff)による誤差は圧縮される。従って、差動入力電圧Ｖinp−Ｖinmの帯域が制限されている場合には、十分な精度によりＭＤＡＣひいてはパイプライン型Ａ／Ｄコンバータや巡回型Ａ／Ｄコンバータを構成することができる。
【０１４０】
（第８の実施形態）
次に、第１の実施形態に類似する構成を備えた第８の実施形態について、図１３を参照しながら説明する。
【０１４１】
図１３に示すサンプルホールド回路は、図１に示すサンプルホールド回路に対し各キャパシタに電荷設定するための構成が異なっている。すなわち、サンプリング動作時に、オン状態となるスイッチＳ１１、Ｓ１２を介してオペアンプＯＰの反転入力端子、非反転入力端子にバイアス電圧Ｖbiasを印加するようになっている。ホールド動作時に、これらのスイッチＳ１１、Ｓ１２はオフとなる。このように、サンプリング動作時に各キャパシタに電荷設定をする構成としては、オペアンプＯＰをボルテージフォロアとして動作させる構成に限られず、直接バイアス電圧Ｖbiasを与える構成としてもよい。本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。
【０１４２】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態および各ケースに示すように、条件１ないし条件５のうち必要な条件を満たす限りにおいて、入力電圧Ｖinの入力数と入力位置、全キャパシタの数、フィードバックキャパシタの数、キャパシタの静電容量値等を適宜設定可能である。
上述したサンプルホールド回路は、Ａ／Ｄコンバータへの適用に限定されない。
【図面の簡単な説明】
【０１４３】
【図１】本発明の第１の実施形態に係るサンプルホールド回路の（ａ）サンプリング動作時と（ｂ）ホールド動作時の構成図
【図２】本発明の第２の実施形態であって、入力電圧のサンプリングタイミングとホールドタイミングの関係を示す図
【図３】本発明の第３の実施形態を示す図１相当図
【図４】本発明の第５の実施形態を示すサンプルホールド回路の具体的な構成図
【図５】（ａ）はサンプリング動作時の構成図、（ｂ）はホールド動作時の構成図
【図６】（ａ）はシングルエンド信号から差動信号への理想的な変換回路を示す図、（ｂ）はその変換特性を示す図
【図７】本発明の第６の実施形態であってＡ／Ｄコンバータで用いられる基本回路を示す図
【図８】図４相当図
【図９】図５相当図
【図１０】本発明の第７の実施形態を示す図７相当図
【図１１】図４相当図
【図１２】図５相当図
【図１３】本発明の第８の実施形態を示す図１相当図
【符号の説明】
【０１４４】
１はサンプルホールド回路、２は制御回路、６、１０はマルチプライングＤ／Ａコンバータ、ＯＰはオペアンプである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004654998.tif 000029
【図１１】
0004654998.tif 000030
【図１２】
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【図１３】
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