(57)【特許請求の範囲】
【請求項１】
半導体基板上の素子形成領域に素子分離領域によって分離形成された素子形成領域パターンと、
前記素子分離領域に形成されたダミーパターンとを備えた半導体装置の設計方法であって、
前記素子形成領域を前記素子形成領域パターンが占有する素子形成領域パターン凸部占有率に対する、前記素子形成領域を複数に区切るセル領域内を前記ダミーパターンが占有するダミーパターン凸部占有率の差が、２０％以内になるように設定され、
前記素子形成領域凸部占有率は、前記素子形成領域パターンに対して所定の距離だけ拡大または縮小した領域を素子形成領域の面積で割ったものであり、
前記ダミーパターン凸部占有率は、前記ダミーパターンが占有する平面領域に対して所定の距離だけ拡大または縮小した領域を、前記セル領域の面積で割ったものであり、
前記所定の距離は、前記素子分離領域の深さの関数であり、
前記所定の距離をｘ、前記素子分離領域の深さをｔ、係数をｎとした場合、
前記縮小する場合は、ｘ＝ｔ×ｎであり、
前記拡大する場合は、ｘ＝ｔ×Ｃｏｓ（Ｓｉｎ-1（ｎ））である、半導体装置の設計方法。
【請求項２】
前記素子形成領域が複数存在し、
前記ダミーパターン凸部占有率が、複数の前記素子形成領域の前記素子形成領域凸部占有率それぞれの平均値の８０％〜１２０％の範囲内の値になるように設定された、請求項１に記載の半導体装置の設計方法。
【請求項３】
前記素子形成領域が複数存在し、
前記ダミーパターン凸部占有率が、前記素子形成領域の素子形成領域凸部占有率の最大値の８０％〜１２０％の範囲内の値になるように設定された、請求項１に記載の半導体装置の設計方法。
【請求項４】
前記複数の素子形成領域において、前記素子形成領域凸部占有率が最も大きな領域がメモリセル領域である、請求項２または３に記載の半導体装置の設計方法。
【請求項５】
１つの前記セル領域内に形成される前記ダミーパターンが、少なくとも１以上の長方形を含む、請求項１〜４のいずれかに記載の半導体装置の設計方法。
【請求項６】
異なる導電型の不純物拡散領域同士の境界線に位置する前記ダミーパターンが除去された、請求項１〜５のいずれかに記載の半導体装置の設計方法。
【請求項７】
前記素子分離上に延在する導電層と重なる前記セル領域内に位置する
前記ダミーパターンが除去された、請求項１〜６のいずれかに記載の半導体装置の設計方法。
【請求項８】
前記ダミーパターンが、前記素子形成領域パターンと同一のマスクに形成される、請求項１〜７のいずれかに記載の半導体装置の設計方法。
【請求項９】
アライメントマークの外周から平面的に５０μｍ以内の領域において、前記セル領域内の前記ダミーパターン凸部占有率が、他の前記セル領域の前記ダミーパターン凸部占有率より２０％以上小さくなるように設定された、請求項１〜８のいずれかに記載の半導体装置の設計方法。
【請求項１０】
前記素子形成領域パターンの上に形成された導電層と、前記導電層と同一材質、同一膜厚で前記ダミーパターンの上に形成されたダミー導電層とをさらに備えた、請求項１〜９のいずれかに記載の半導体装置の設計方法。
【請求項１１】
同一ウェル内において、前記ダミーパターンの主表面に形成された第１の導電層と、前記素子形成領域パターンの主表面に形成された第２の導電層とが同電位になるように、前記第１導電層と第２導電層とがウェルにより電気的に接続された、請求項１〜１０のいずれかに記載の半導体装置の設計方法。
【請求項１２】
前記素子分離領域を埋め込む絶縁膜がエッチングとデポジションを繰り返すことによって堆積されたシリコン酸化膜である場合には、
前記素子形成領域パターンと、前記ダミーパターンは、所定の距離だけ縮小し、
前記素子分離領域を埋め込む絶縁膜がコンフォーマルに堆積されたシリコン酸化膜である場合には、
前記素子形成領域パターンと、前記ダミーパターンは、所定の距離だけ拡大する、
請求項１〜１１のいずれかに記載の半導体装置の設計方法。
【請求項１３】
前記エッチングとデポジションを繰り返すことによって堆積されたシリコン酸化膜は、ＨＤＰ−ＣＶＤ装置で堆積したシリコン酸化膜であり、
前記コンフォーマルに堆積されたシリコン酸化膜は、ＴＥＯＳ酸化膜である、請求項１２に記載の半導体装置の設計方法。
【請求項１４】
請求項１〜１３のいずれかに記載の半導体装置の設計方法により、前記素子形成領域の開口パターンと前記ダミーパターンの開口パターンが形成されたマスクを用いて、リソグラフィ技術と、エッチング技術により、前記半導体基板上に前記素子分離領域を形成することにより、前記素子形成領域パターンと、前記ダミーパターンとを形成する、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の設計方法および半導体装置の製造方法に関し、特に、分離絶縁膜の化学機械研磨工程において、素子形成領域の研磨防止パターンとして機能するダミーパターンを有する半導体装置の設計方法および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来から、ＣＭＰ（Chemical  Mechanical  Polishing）工程において、本来形成されるべき素子形成領域のパターンの疎密に起因して素子分離領域の分離絶縁膜に生じる平坦性の低下の問題を抑制するために、素子分離領域にダミーパターンを配置する半導体装置が生産されている。たとえば、特開平８−２１３３９６号公報においては、配線層のダミーパターンの例が、また、特開平９−１８１１５９号公報においては、素子形成領域パターンを分離するために、ＳＴＩ（Shallow  Trench  Isolation）、すなわち、シャロウトレンチ分離を用いたときのダミーパターンの例が開示されている。
【０００３】
また、近年用いられている半導体装置においては、その製造工程を簡略化するため、全ての素子間の分離をＳＴＩで行なっている。そのため、図１７に示すように、素子形成領域パターン１０４が形成されない領域、すなわち、素子分離領域１０３は、素子形成領域パターン１０４に対して非常に広い領域となる。このような状態で、半導体基板１０１の上に分離絶縁膜となる膜１０２を堆積してＣＭＰを行なうと、図１８に示すように、最終形状において広い素子分離領域１０３ａに形成された分離絶縁膜１０２ａは、狭い素子分離領域１０３ｂに形成された分離絶縁膜１０２ｂに比較して表面が大きく窪んでしまう。この分離絶縁膜表面の大きな窪みを抑制する手段として、図１９に示すように、広い素子分離領域１０３ａにダミーパターン１０５を形成してから分離絶縁膜となる膜１０２を堆積してＣＭＰを実行する方法がある。この方法によれば、図２０に示すように、ＣＭＰを実行した後においても、広い素子分離領域１０３ａに残る分離絶縁膜１０２ａの表面は大きく窪むことがない。そのため、ダミーパターン１０５を設けずにＣＭＰを行なった図１８に示す状態に比較して、ダミーパターン１０５を形成してからＣＭＰを行なった図２０に示す状態では、広い素子分離領域１０３ａに形成された分離絶縁膜１０２ａ表面の平坦性は向上する。
【０００４】
【発明が解決しようとする課題】
上記のように、ダミーパターンを素子分離領域に形成しても、凸状の素子形成領域パターンの平面的な占有率、すなわち、素子形成領域パターンの面密度と、凸状のダミーパターンの平面的な占有率、すなわち、ダミーパターンの面密度とが、半導体チップ全面で部分ごとに大きく異なる場合がある。このような場合に、素子形成領域パターンおよびダミーパターンの占有率が、部分的に相違することにより、ＣＭＰ研磨布により研磨される速度がそれぞれの部分で異なる状態が発生する。たとえば、研磨レートが大きくなるような占有率の小さいダミーパターンを配置すると、その部分が過剰に研磨される。これは、図２１に示すように、研磨時間が同一であれば、素子形成領域パターンおよびダミーパターンの占有率に応じて、研磨後の絶縁膜の残像膜厚が決まるからである。特に、素子形成領域パターンおよびダミーパターンの占有率が、半導体基板の各々の部分間で２０％以上異なる場合においては、研磨後の分離絶縁膜に５００Å以上異なるような有意段差が生じる。この有意段差が形成されると、ＣＭＰ後の工程で形成されるゲート電極等の寸法制御性が著しく低下することがある。
【０００５】
この有意段差が形成されることを抑制する方法として、素子形成領域パターンの占有率とダミーパターンの占有率との比が所定の値になるように設定することが考えられる。
【０００６】
しかしながら、素子形成領域パターンの占有率とダミーパターンの占有率との比が所定の値になるように設定するだけでは、素子形成領域パターンおよびダミーパターンの上に堆積される絶縁膜の堆積方法の相違に起因して生じる、絶縁膜の堆積状態に対する考慮がなされていない。そのため、絶縁膜の堆積方法によっては、ＣＭＰ実行後の絶縁膜の平坦性が部分によって異なることが生じていた。
【０００７】
また、半導体装置の製造工程においては、ダミーパターンを形成してＣＭＰを実行することにより素子分離絶縁膜を形成した後、素子形成領域パターン同士を接続するゲート電極を形成する工程、および、素子形成領域パターンに不純物を注入する工程が必要であるが、これらの工程において、ゲート電極が不純物を有するダミーパターンに接するように形成されていれば、ゲート電極から電気的な影響を受けたダミーパターンがさらに素子形成領域パターンに電気的影響を与えることが予想される。
【０００８】
また、不純物拡散領域、たとえば、ウェルの境界線上にダミーパターンが形成され、その境界線上を配線層が横切れば、ウェル境界でラッチアップ等の不都合な現象を生じるおそれがある。
【０００９】
さらに、上記のように様々な条件を総合したダミーパターンを配置するようなマスクを形成する必要があるが、ダミーパターンの配置の決定をＣＡＤ処理により自動的に行い、設計を簡単にする技術の導入が要求されている。
【００１０】
本発明は、上記のような課題を解決するためになされたものであり、その目的は、絶縁膜の堆積方法等をも考慮して素子形成領域パターンの占有率に対するダミーパターンの占有率が決定され、計画的に配置されたダミーパターンを有する半導体装置の設計方法および半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
請求項１に記載の本発明における半導体装置は、半導体基板に素子分離領域によって分離形成された素子形成領域パターンと、素子分離領域に形成されたダミーパターンとを備え、所定領域を素子形成領域パターンが占有する素子形成領域パターン凸部占有率に対する、所定領域を複数に区切る所定セル領域内をダミーパターンが占有するダミーパターン凸部占有率の比が、所定の値になるように設定されている。
【００１２】
ここで、素子形成領域パターン凸部占有率を、各々の素子形成領域パターンに対して所定の距離だけ拡大または縮小した領域を所定領域の面積で割ったものと定義する。たとえば、素子形成領域パターンおよびダミーパターンを埋め込むように形成された、埋め込み絶縁膜の凸部の側面が斜め４５度になるように堆積される場合、素子形成領域パターンを平面的に見て、外周から所定の距離だけ縮小した領域の面積を所定領域の面積で割ったものを素子形成領域パターン凸部占有率とする。また、埋め込み絶縁膜がコンフォーマルに堆積される場合、素子形成領域パターンを平面的に見て、外周から所定の距離だけ拡大した領域の面積を所定領域の面積で割ったものを素子形成領域パターン凸部占有率とする。
【００１３】
また、ダミーパターン凸部占有率は、各々のダミーパターンが占有する平面領域に対して所定の距離だけ拡大または縮小した領域を、所定セル領域の面積で割ったものと定義する。すなわち、埋め込み絶縁膜凸部の側面が斜め４５度になるように堆積される場合、ダミーパターンを平面的に見て、外周から所定の距離だけ縮小した領域の面積を所定セル領域の面積で割ったものをダミーパターン凸部占有率とし、埋め込み絶縁膜がコンフォーマルに堆積される場合、ダミーパターンを平面的に見て、外周から所定の距離だけ拡大した領域の面積を所定セル領域の面積で割ったものをダミーパターン凸部占有率とする。
【００１４】
このような構造にすることにより、たとえば、請求項２に記載の半導体装置のように、複数のセルを有する所定領域が複数存在する場合において、ダミーパターン凸部占有率を、所定領域の素子形成領域パターン占有率それぞれの平均値と略同程度の値になるように設定することが考えられる。このように設定すれば、素子形成領域パターンおよびダミーパターン上に形成される埋め込み絶縁膜の凸状となる部分が４５度の傾斜角を有する側壁を備えるように形成される場合においては、素子形成領域パターンおよびダミーパターンの凸部占有率それぞれの値のばらつきが大きくなるため、所定領域それぞれの素子形成領域パターン凸部占有率の平均値を有するダミーパターンを形成することで、ＣＭＰ工程実行後の有意段差の発生を効率的に抑制できる。
【００１５】
また、たとえば、請求項３に記載の半導体装置のように、ダミーパターン凸部占有率を、素子形成領域パターン占有率が最も大きな所定領域、たとえば、メモリセル領域の素子形成領域パターン凸部占有率と略同程度の値になるように設定することも考えられる。このように設定すれば、たとえば、素子形成領域パターンおよびダミーパターン上に形成される埋め込み絶縁膜がコンフォーマルに堆積される場合、すなわち、素子形成領域パターンの凹凸の表面に沿って平行に絶縁膜が形成される場合においては、素子形成領域パターンおよびダミーパターン上に形成される埋め込み絶縁膜の凸部占有率がほとんどの所定領域で大きくなるため、最も大きな所定領域の凸部占有率と同程度の凸部占有率を有するダミーパターンを形成することで、ＣＭＰ工程実行後の有意段差の発生を有効に抑制できる。
【００１６】
請求項４に記載の本発明における半導体装置は、請求項２または３に記載の半導体装置において、略同程度の値の範囲が、８０％〜１２０％の範囲内に設定されている。
【００１７】
このような構造にすることにより、素子形成領域パターンおよびダミーパターンの凸部占有率が２０％以上相違することにより生じる、ＣＭＰ実行後において５００Å以上の段差が残存すること、すなわち、有意段差が残存することを抑制し易くなる。その結果、分離絶縁膜を形成する以後の工程の寸法制御精度が向上するため、半導体装置の歩留まりが向上する。
【００１８】
請求項５に記載の本発明における半導体装置は、請求項３または４に記載の半導体装置において、複数の所定領域において、素子形成領域凸部占有率が最も大きな領域がメモリセル領域である。
【００１９】
このような構造にすることにより、メモリセル領域は、通常、素子形成領域パターンが最も高い領域であるため、請求項３に記載の半導体装置のように、ＣＭＰを実行して分離絶縁膜を形成する工程において、埋め込み絶縁膜がコンフォーマルに堆積される場合に、ＣＭＰ工程実行後の有意段差の発生を有効に抑制できるという効果を十分に発揮させることができる。
【００２０】
請求項６に記載の本発明における半導体装置は、請求項１〜５のいずれかに記載の半導体装置において、１つの所定セル領域内に形成されるダミーパターンが、少なくとも１以上の長方形を含んでいる。
【００２１】
このような構造にすることにより、長方形は、データ量を最小限に抑え、かつ、面積計算等の処理が簡単であるため、ダミーパターン凸部占有率の計算が簡単となる。そのため、ＣＡＤ（Calculation  Automatic  Design）等を用いてダミーパターンを網羅的に配置する場合に設計が簡単となる。
【００２２】
請求項７に記載の本発明における半導体装置は、請求項１〜６のいずれかに記載の半導体装置において、異なる導電型の不純物拡散領域同士の境界線に位置するダミーパターンが除去されている。
【００２３】
このような構造にすることにより、不純物拡散領域の境界線上に位置するダミーパターンの上方を配線層等が通過する場合において、不純物拡散領域の境界線上に位置するダミーパターンが配線層等から電気的影響を受けることによって生じる、異なる導電型の不純物拡散領域同士の間で生じるラッチアップ現象を抑制することができるため、半導体装置の誤作動を防止できる。
【００２４】
請求項８に記載の本発明における半導体装置は、請求項１〜７のいずれかに記載の半導体装置において、所定の導電層から所定の距離内に位置する前記ダミーパターンが除去されている。
【００２５】
このような構造にすることにより、導電層の電気的影響を受けるおそれの大きな位置にダミーパターンを有しない。その結果、導電層から不純物を含むダミーパターンを介してトランジスタ等の素子が受ける電気的影響を抑制し易くなるため、半導体装置の誤作動等を抑制できる。
【００２６】
請求項９に記載の本発明における半導体装置は、請求項１〜８のいずれかに記載の半導体装置において、ダミーパターンが、半導体基板をエッチングすることにより半導体基板の主表面が残存して形成されている。
【００２７】
このような構造にすることにより、トレンチ分離により素子形成領域パターンおよびダミーパターを形成することができる。そのため、本来の素子形成領域のパターンが形成されるマスクと同一のマスクにダミーパターンを形成することによって、１工程で本来の素子形成領域パターンとダミーパターンとを同時に形成することが可能となる。その結果、半導体装置の製造工程が短縮できる。
【００２８】
請求項１０に記載の本発明における半導体装置は、請求項１〜９のいずれかに記載の半導体装置において、アライメントマークの外周から平面的に５０μｍ以内の領域において、所定セル領域内のダミーパターン凸部占有率が、他の所定セル領域のダミーパターン凸部占有率より２０％以上小さくなるように設定されている。
【００２９】
このような構造にすることにより、アライメントマークの近傍のみダミーパターンの密度が小さくなっているため、露光波長の大きな光を用いてアライメント精度を検査する場合においても、ダミーパターンを誤って検出するおそれが小さくなるため、アライメントマークの段差を検出し易くなる。その結果、アライメント精度を向上させることが可能となる。
【００３０】
請求項１１に記載の本発明における半導体装置は、請求項１〜１０のいずれかに記載の半導体装置において、素子形成領域パターンの上に形成された導電層と、この導電層と同一材質、同一膜厚でダミーパターンの上に形成されたダミー導電層とをさらに備えている。
【００３１】
このような構造にすることにより、ゲート電極と同一の導電層が半導体基板表面に略均一に配置されているため、エッチングガスが均一に分布された状態でエッチングを実行することができる。その結果、ゲート電極を形成するためのエッチング精度が向上する。また、ダミー導電層が規則的に占有率を略等しくするように配置されている。そのため、ゲート電極とダミー導電層とを覆うように層間絶縁膜を形成する工程の後の、層間絶縁膜の研磨工程においても、上記素子形成領域パターンを取り囲む分離絶縁膜の平坦性をダミーパターンが向上させる効果と同様に、層間絶縁膜の研磨後の平坦性を向上させることができる。
【００３２】
請求項１２に記載の本発明における半導体装置は、請求項１〜１１のいずれかに記載の半導体装置において、同一ウェル内において、ダミーパターンの主表面に形成された第１の導電層と、素子形成領域パターンの主表面に形成された第２の導電層とが同電位になるように、第１導電層と第２導電層とがウェルにより電気的に接続されている。
【００３３】
このような構造にすることにより、ダミーパターンの表面を、たとえば、ウェルのような不純物拡散領域と同電位に固定することができる。その結果、互いに異なる導電型のウェルの境界面、すなわち、ＰＮ接合面部分とウェルの他の部分との間に電位差が生じることに起因して、ＰＮ接合を貫通する電流が発生するラッチアップ現象を抑制することが可能となる。また、このような領域は、ソース／ドレイン領域を形成するときにできるＰＮ接合を形成するような不純物注入のためのマスクと同一マスクに開口を形成するだけでよいため、製造工程の増加はない。
【００３４】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を説明する。
【００３５】
（実施の形態１）
実施の形態１におけるダミーパターンを有する半導体装置を、図１〜図１２を用いて説明する。本実施の形態におけるダミーパターンを有する半導体装置は、図１および図２に示すように、素子分離領域３となるトレンチ溝を形成することによって、素子形成領域パターン４を分離形成し、素子形成領域パターン４および素子分離領域３を覆う分離絶縁膜となる埋め込み酸化膜２を堆積した後、ＣＭＰを用いて埋め込み酸化膜２を研磨することにより、分離絶縁膜が形成された半導体装置である。
【００３６】
まず、図１および図２について説明する。図１は、ＨＤＰ（High  Density  Plasma）−ＣＶＤ（Chemical  Vapor  Deposition）装置で堆積した酸化膜のように、エッチングとデポジションを繰り返すことによって、素子形成領域パターン４が形成する凸部の上に側面が斜め４５度となる凸部を有する埋め込み酸化膜２が素子形成領域パターン４および素子分離領域３を覆うように堆積した場合である。また、図２は、プラズマＣＶＤ装置で堆積されたＴＥＯＳ（Tetra  Etyle  Othro  Silicate）酸化膜のように、素子形成領域パターン４が形成する凹凸形状に対してコンフォーマル、すなわち、半導体基板１の表面の凹凸形状に沿って一定の膜厚で埋め込み酸化膜２が素子形成領域パターン４および素子分離領域３を覆うように堆積した場合である。
【００３７】
また、トレンチ溝深さｔ、埋め込み酸化膜２の堆積膜厚ｄ、素子形成領域パターン４が形成する凸部のうち、研磨に対して抵抗する部分を示すために、素子形成領域パターン４外周から所定の大きさを操作するためのサイジング量ｘ、サイジング量ｘを算出するためのトレンチ溝深さｔに対する係数ｎは、それぞれ図１および図２に示すとおりである。
【００３８】
次に、ダミーパターン凸部占有率について説明する。図１に示すように、埋め込み酸化膜２の側壁が斜め４５度となるように堆積した場合においては、サイジング量ｘをｘ＝ｔ×ｎと定義し、図２に示すように、埋め込み酸化膜２がコンフォーマルに堆積された場合においては、サイジング量ｘをｘ＝ｔ×Ｃｏｓ（Ｓｉｎ-1（ｎ））のように定義する。このとき、係数ｎは、研磨条件や膜質によって変わるが、０．５前後が一般的であるので、０．５として計算する。
【００３９】
ここで、素子形成領域パターン凸部占有率を、各々の素子形成領域パターン４に対してｘだけサイジングした領域を所定領域、たとえば、メモリセル領域の面積で割ったものと定義する。すなわち、埋め込み酸化膜２の凸部が側面を斜め４５度になるように堆積される図１の場合、素子形成領域パターンを平面的に見て、外周からｘだけ縮小した領域の面積を所定領域の面積で割ったものを素子形成領域パターン凸部占有率とする。また、分離酸化膜となる埋め込み酸化膜２がコンフォーマルに堆積される図２の場合、素子形成領域パターンを平面的に見て、外周からｘだけ拡大した領域の面積を所定領域の面積で割ったものを素子形成領域パターン凸部占有率とする。
【００４０】
また、ダミーパターン凸部占有率を、各々のダミーパターン５が占有する平面領域に対してｘだけサイジングした領域を所定セル領域で割ったものと定義する。すなわち、埋め込み酸化膜２凸部が側面を斜め４５度になるように堆積される図１の場合、ダミーパターン５の平面を外周からｘだけ縮小した領域の面積を所定セル領域の面積で割ったものをダミーパターン凸部占有率とする。また、埋め込み絶縁膜２がコンフォーマルに堆積される図２の場合、ダミーパターン５の平面を外周からサイジング量ｘだけ拡大した領域面積を所定セル領域の面積で割ったものをダミーパターン凸部占有率とする。
【００４１】
上記従来技術で説明したとおり、図１および図２の状態から埋め込み酸化膜２をＣＭＰで研磨して表面の平坦化を行なう場合、凸部占有率が広い範囲で部分ごとに大きく異なると、ＣＭＰ研磨布の面圧の相違により、研磨レートが異なり、分離酸化膜に絶対段差が残るという問題がある。このとき、もとの素子形成領域パターンおよびダミーパターンの凸部占有率が、それぞれ部分ごとに２０％以上異なると有意段差が認められる。そのため、素子形成領域パターン凸部占有率とダミーパターン占有率との差を２０％以内にすることが必要となる。このようなダミーパターンを有する本実施の形態における半導体装置の設計フローおよび構造を説明する。
【００４２】
本実施の形態における半導体装置を設計するためのマスク形成での最初の段階においては、まず、図３に示すように、所定領域６０内に直交するグリッドにで仕切られた所定セル領域６が複数配置され、この所定セル領域６内にはダミーパターン５が配置されている。所定セル領域６の内側にある個々のダミーパターン５は、ＣＡＤデータ上では２頂点で形成できる図４に示すような長方形からなる形状となっている。また、所定セル領域６内部の構成は、図５〜図８に示すような複数の長方形で構成されていてもよい。
【００４３】
次に、このようなダミーパターン５が配置された所定セル領域６を複数有する所定領域６０に、素子形成領域パターン、ウェル、ゲート電極等を配置していくＣＡＤフローを、図９〜図１２を用いて説明する。なお、アルミニウム配線層の形成工程等は省略している。
【００４４】
まず、フロー１として、半導体装置を構成する所定領域６０全面に、図４に示すように、ダミーパターン５を有する所定セル領域６を直行するグリッドに規則的に配置する。その後、この複数の所定セル領域６を有する所定領域６０に、Ｐウェル８またはＮウェル９、素子形成領域パターン４を配置する。その後、複数の素子形成領域パターン４同士を接続するようにゲート電極１２を素子形成領域パターン４の上に重ねて配置し、図９に示すような状態とする。
【００４５】
次に、フロー２として、図１０に示すように、素子形成領域パターン４と平面的接触するダミーパターン５を有する所定セル領域６内のダミーパターン５を削除する。このとき、素子形成領域パターン４に対して所望のオーバーサイズをかけておけば、すなわち、少し大きめの素子形成領域パターン４を想定して所定セル領域６内のダミーパターン５を削除すれば、素子形成領域パターン４とダミーパターン５との間の分離特性を十分に保つような半導体装置を形成することができる。
【００４６】
次に、フロー３として、Ｐウェル領域８またはＮウェル領域９の境界線と交差するダミーパターン５を有する所定セル領域６を削除する。このとき、Ｎウェル領域９に対して所望のオーバーサイズとアンダーサイズとをかけてＡＮＤ処理を行なったもの、すなわち、実際のＰウェル領域８またはＮウェル領域９の境界線よりも少し大き目の領域の内側と、実際のＰウェル領域８またはＮウェル領域９より少し小さ目の領域の外側との重なる領域と交差するダミーパターン５を有する所定セル領域６を削除すれば、Ｐウェル領域８またはＮウェル領域９の分離特性をより確実に保つことができる半導体装置を形成できる。
【００４７】
さらに、フロー４として、ゲート電極１２が形成される領域と交差するダミーパターン５を有する所定セル領域６を削除する。このとき、ゲート電極１２を形成する領域に対しても所望のオーバーサイズをかけて、所定セル領域６のダミーパターン５を除去すれば、アライメントずれ等に対するマージン、すなわち、重ね合せ誤差に対する余裕も確保できる。
【００４８】
上記のフロー１〜４を経て残ったダミーパターン５を有する所定セル領域６と所望の素子形成領域パターン４とを重ねて同一のマスクに開口パターンを作り込み、このマスクを用いてトレンチ分離により半導体基板２に素子形成領域パターン４およびダミーパターン５を形成する。
【００４９】
なお、上記のフロー２〜４については、順不同であり、フロー３およびフロー４については、プロセスにより省くことも可能である。また、それぞれのダミーパターン５の削除処理は素子形成領域パターン４、Ｐウェル領域８またはＮウェル領域９、ゲート電極１２を形成する領域を所望のサイジング、すなわち、領域の大きさを調節した処理を行なった後、それぞれのパターンを重ね合せて、一括でマスクに開口パターンを形成してもよい。
【００５０】
上記のような設計フローによって、ダミーパターンを有する半導体装置を製造すためのマスクに、上記の形状を開口することにより、リソグラフィ技術およびエッチング技術を用いて、半導体装置の素子分離領域であってダミーパターン５を形成すべきでない領域を除いた領域に網羅的にダミーパターン５を配置することができる。それにより、平坦化を行なうためのダミーパターン５の配置を、ＣＡＤ等により自動的行なうことができる。そのため、ダミーパターン５を有する半導体装置を製造するためのマスクの形成がより簡単となる。
【００５１】
また、同一のマスクに本来の素子形成領域パターン４とダミーパターン５とを一括して形成する開口を形成することができるため、半導体装置の製造工程が短縮される。
【００５２】
また、ダミーパターンの平面形状は長方形であるため、ダミーパターン凸部占有率の計算が簡単となる。そのため、ＣＡＤ等を用いてダミーパターを網羅的に配置する場合に設計が簡単となる。
【００５３】
また、上記のように、複数の所定セル領域６を有する所定領域６０が複数存在する場合において、本実施の形態の半導体装置によれば、ダミーパターン凸部占有率を、所定領域の素子形成領域パターン占有率それぞれの平均値と略同程度の値になるように設定することが可能となる。それにより、たとえば、素子形成領域パターン４およびダミーパターン５上に形成される埋め込み酸化膜２が凸部となる部分が４５度の傾斜角を有する側壁を備えるように形成される図１に示すような場合、研磨に対して有効に抵抗する凸部がもとのパターンより小さくなるため、所定領域ごとの凸部占有率のばらつきが大きくなるが、所定領域６０それぞれの素子形成領域パターン凸部占有率の平均値を有するダミーパターン５を形成することで、ＣＭＰ工程実行後の有意段差の発生を効率的に抑制できる。
【００５４】
また、ダミーパターン凸部占有率を、素子形成領域パターン凸部占有率が最も大きな所定領域６０、たとえば、メモリセル領域の素子形成領域パターン凸部占有率と略同程度の値になるように設定することも可能となる。たとえば、素子形成領域パターン４およびダミーパターン６上に形成される埋め込み酸化膜２がコンフォーマルに堆積される図２に示すような場合、すなわち、素子形成領域パターン４および素子分離領域３が形成する凹凸の表面に沿って平行に埋め込み酸化膜２が形成される図２に示すような場合、素子形成領域パターン上に形成され、研磨に対して有効に抵抗として機能する凸部の占有率は全ての所定領域６０においてもとのパターンより大きくなるため、最も大きな所定領域の凸部占有率と同程度の凸部占有率を有するダミーパターン５を形成することで、ＣＭＰ工程実行後の有意段差の発生を有効に抑制できる。
【００５５】
また、ダミーパターン凸部占有率を素子形成領域パターン凸部占有率の８０％〜１２０％の範囲に調節することにより、ダミーパターン凸部占有率と素子形成領域パターンの凸部占有率とが２０％以上相違することにより生じる、ＣＭＰ実行後において段差が５００Å以上となる有意段差が残存することを低減できる。その結果、埋め込み酸化膜２を形成する以後の工程の精度が向上するため、半導体装置の歩留まりが向上する。
【００５６】
また、不純物拡散領域であるＰウェル領域８またはＮウェル領域９の境界線上に位置するダミーパターン５が除去されているため、境界線上に位置するダミーパターン５を介して生じる、異なる導電型の不純物拡散領域同士の間でＰＮ接合面を貫通する電流が発生するラッチアップ現象を抑制することができるため、半導体装置の誤作動を防止できる。
【００５７】
また、導電層、たとえば、ゲート電極等から電気的影響を受けるおそれが大きな位置にダミーパターン５を配置しないことにより、不純物拡散領域に形成されたダミーパターン５を介して、トランジスタ等の素子が導電層から間接的に受ける電気的影響を抑制し易くなるため、半導体装置の誤作動等を抑制できる。
【００５８】
（実施の形態２）
次に、実施の形態２における半導体装置を説明する。本実施の形態における半導体装置は、アライメントマークの周辺の少なくとも５０μｍ以内に配置するダミーパターンのダミーパターン凸部占有率を、所定領域に配置されたダミーパターン全体のダミーパターン凸部占有率よりも２０％以上小さくなるようにする。このとき、アライメントマークおよび周辺のダミーパターンの部分では、ディシング、すなわち、研磨され、リセス、すなわち、凹みが形成されるが、アライメントマークの機能には影響がない程度である。なお、アライメントマークの周辺に配置するダミーパターンのダミーパターン凸部占有率は、０％、すなわち、ダミーパターンがなくてもよい。また、このアライメントマークは、重ね合せの精度を検査するために用いる検査用のアライメントマークであってもよい。
【００５９】
このような構造にすることにより、アライメントマークの近傍のみダミーパターン占有率が小さくなるため、露光波長の大きな光を用いてアライメント精度を検査する場合においても、アライメントマークが形成する段差の代わりにダミーパターンが有する段差を誤って検出するおそれが小さくなるため、アライメントマークの段差を検出し易くなる。その結果、アライメントマークを用いる場合の重ね合せ精度の検査の正確性を向上させることが可能となる。
【００６０】
（実施の形態３）
次に、実施の形態３における半導体装置を、図１３および図１４を用いて説明する。本実施の形態における半導体装置は、ゲート電極１２を形成するためのマスクに、ダミーパターン５の開口と同一平面形状のゲート電極ダミーパターン１３の開口を形成して、図１３の平面図および図１４の断面図に示すように、素子形成領域パターン４、ダミーパターン５および分離酸絶縁膜２ａの表面を覆うゲート絶縁膜となる膜１２ａの上に、ゲート電極１２を形成すると同時にダミーパターン５の直上位置にゲート電極ダミーパターン１３を形成したものである。
【００６１】
このような構造にすることによって、ゲート電極１２を形成する工程において、ゲート電極１２を形成するための導電層のエッチングが、ゲート電極１２となる部分だけでなく、半導体基板の表面全体で略均等に行われる。その結果、半導体基板の表面全体でエッチングガス等の分布が略均一になるため、ゲート電極１２のエッチングによる寸法制御性が向上する。
【００６２】
また、実施の形態１で示したダミーパターンが有する効果と同様に、ゲート電極１２およびゲート電極ダミーパターン１３を同一のマスクパターンに作り込むことで、ＣＡＤ処理の負荷増加なく、ゲート電極形成工程以後における、層間絶縁膜表面の平坦性の向上、および、層間絶縁膜の上に形成される配線等の寸法制御性の向上を図り得る半導体装置を形成できる。
【００６３】
（実施の形態４）
実施の形態４における半導体装置を図１５および図１６を用いて説明する。本実施の形態における半導体装置は、図１５および図１６に示すように、Ｐ型半導体基板７上にＮウェル領域９とＰウェル８領域とが形成され、それぞれのウェル領域内に素子形成領域パターン４およびダミーパターン５が形成されたＣＭＯＳ構造の半導体装置である。また、Ｎウェル領域９およびＰウェル領域８に形成された素子形成領域パターン４の上表面から所定の深さにおいては、トランジスタのソース／ドレイン領域を構成するＮ+ 拡散領域１０ａ，１０ｂおよびＰ+拡散領域１１ａ，１１ｂがそれぞれ形成されている。また、Ｎウェル領域９に形成されたダミーパターン５の上表面から所定の深さにおいては、不純物拡散領域６ａが形成されているが、少なくとも一部の領域に、表面までウェル領域と連続するＮ型不純物拡散領域が残存している。また、Ｐウェル領域８の上表面から所定の深さにかけては、不純物拡散領域６ｂが形成されているが、少なくとも一部の領域に、表面までウェル領域と連続するＰ型不純物拡散領域が残存している。また、素子形成領域パターン４およびダミーパターン５の表面上には高融点金属シリサイド膜１５が形成されている。
【００６４】
このように構造することによって、不純物拡散領域６ａ，６ｂ以外のダミーパターン５の上面に残存するウェル領域と連続する部分により、ダミーパターン５の上面に形成された高融点金属シリサイド膜１５をＮウェル領域９またはＰウェル領域８と同電位に固定することができる。また、Ｎ+ 拡散領域１０ａ，１０ｂおよびＰ+拡散領域１１ａ，１１ｂ以外の素子形成領域パターン４の上面に残存するウェル領域と連続する部分により、素子形成領域パターン４上に形成された高融点金属シリサイド膜１５もＰウェル領域８またはＮウェル領域９と同電位に固定される。その結果、ＣＭＯＳ構造に起因する特有のノイズを低減することができる。すなわち、上記のような構造にすることにより、素子形成領域パターン４およびダミーパターン５の表面を、Ｐウェル領域８またはＮウェル領域９と同電位に固定することができることにより、Ｐウェル領域８内またはＮウェル領域９内それぞれにおいて、素子形成領域パターン４とダミーパターン５との間に電位差が生じることを抑制できる。その結果、Ｐウェル領域８またはＮウェル領域９内部で、電位差ができることを抑制できるため、電位差によって生じる、ＰＮ接合面を貫通するような電流が発生するラッチアップ現象を防止することが可能となる。
【００６５】
また、図１６に示すように、同一ウェル領域内のソース／ドレイン領域等を形成するための開口パターン１２ａ，１２ｂ，１３ａ，１３ｂを有するマスクと同一の不純物注入マスクに不純物拡散領域６ａ，６ｂを形成するための開口パターン１４ａ，１４ｂを、素子形成領域パターン４およびダミーパターン５の大きさが一律に縮小された開口パターンにして形成すれば、設計が簡単で、かつ、工程数を増加することなくダミーパターン５の表面の電位固定を行なうことができる。
【００６６】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６７】
【発明の効果】
請求項１〜５に記載の本発明における半導体装置によれば、ＣＭＰ工程実行後の有意段差の発生を効率的に抑制できる。
【００６８】
請求項６に記載の本発明における半導体装置によれば、ＣＡＤ等を用いてダミーパターを網羅的に配置する場合に設計が簡単となる。
【００６９】
請求項７に記載の本発明における半導体装置によれば、異なる導電型の不純物拡散領域同士の間でのラッチアップ現象を抑制することができるため、半導体装置の誤作動を防止できる。
【００７０】
請求項８に記載の本発明における半導体装置によれば、導電層の電気的影響を受けるおそれの大きな位置にダミーパターンを有しないため、導電層から受ける電気的影響を抑制し易くなり、半導体装置の誤作動等を抑制できる。
【００７１】
請求項９に記載の本発明における半導体装置によれば、本来の素子形成領域パターンが形成されるマスクと同一のマスクにダミーパターンを形成することによって、１工程で本来の素子形成領域パターンとダミーパターンとを同時に形成することが可能となるため、半導体装置の製造工程が短縮できる。
【００７２】
請求項１０に記載の本発明における半導体装置によれば、アライメントマークの段差を検出し易くなるため、アライメント精度を向上させることが可能となる。
【００７３】
請求項１１に記載の本発明における半導体装置によれば、ゲート電極形成後の平坦化処理工程での研磨精度を向上させることができる。
【００７４】
請求項１２に記載の本発明における半導体装置によれば、、不純物拡散領域の各々の部分で電位差が生じることに起因して発生するラッチアップ現象を抑制することが可能となる。また、このような領域は、ＰＮ接合を形成するようなソース／ドレイン領域を形成する工程における不純物注入のためのマスクと同一マスクに形成できるため、製造工程の増加はなくラッチアップ現象を抑制することが可能となる。
【図面の簡単な説明】
【図１】  実施の形態１の半導体装置において、ＨＤＰ−ＣＶＤ装置で堆積した酸化膜のように、エッチングとデポジションを繰り返して、素子形成領域パターンが形成する凸部の上に側面が斜め４５度になるように形成された埋め込み酸化膜を示す図である。
【図２】  実施の形態１の半導体装置において、プラズマＣＶＤ装置で堆積されたＴＥＯＳ酸化膜のように、凹凸に対してコンフォーマルに堆積した埋め込み酸化膜を示す図である。
【図３】  実施の形態１の半導体装置において、ダミーパターンが、直交するグリッド内部に規則的に配置された状態を示す図である。
【図４】  実施の形態１の半導体装置において、ダミーパターンが所定セル領域内にセルと中心を同一とする長方形に配置された状態を示す図である。
【図５】  実施の形態１の半導体装置において、所定セル領域の中に長方形のダミーパターンが複数配置された一例を示す図である。
【図６】  実施の形態１の半導体装置において、所定セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図７】  実施の形態１の半導体装置において、所定セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図８】  実施の形態１の半導体装置において、所定セル領域の中に長方形のダミーパターンが複数配置された他の例を示す図である。
【図９】  実施の形態１のダミーパターンを有する半導体装置を製造するためのマスクを形成するＣＡＤフロー１を模式的に示すための図である。
【図１０】  実施の形態１のダミーパターンを有する半導体装置を製造するためのマスクを形成するＣＡＤフロー２を模式的に示すための図である。
【図１１】  実施の形態１のダミーパターンを有する半導体装置を製造するためのマスクを形成するＣＡＤフロー３を模式的に示すための図である。
【図１２】  実施の形態１のダミーパターンを有する半導体装置を製造するためのマスクを形成するＣＡＤフロー４を模式的に示すための図である。
【図１３】  実施の形態３のダミーパターンを有する半導体装置において、ダミーパターンの上にゲート電極ダミーパターンが形成された状態の平面を示す図である。
【図１４】  実施の形態３のダミーパターンを有する半導体装置において、ダミーパターンの上にゲート電極ダミーパターンが形成された状態を示す、図１３のＡ−Ａ線断面である。
【図１５】  実施の形態４のダミーパターンを有する半導体装置において、ＣＭＯＳ構造において、ウェル内にダミーパターンが形成された状態を示す、図１６のＣ−Ｃ線断面図である。
【図１６】  実施の形態４のダミーパターンを有する半導体装置において、ＣＭＯＳ構造において、ウェル内にダミーパターンが形成された場合の、素子形成領域パターンおよびダミーパターンの平面を示す、図１５のＢ−Ｂ線断面図である。
【図１７】  従来のダミーパターンを有しない広いトレンチ分離領域を有する半導体装置において、素子形成領域パターンおよび素子分離領域を覆う層間絶縁膜が形成された状態の断面を示す図である。
【図１８】  従来のダミーパターンを有しない広いトレンチ分離領域を有する半導体装置において、分離絶縁膜となる埋め込み膜がＣＭＰにより研磨された直後の状態を示す図である。
【図１９】  従来のダミーパターンを有する半導体装置において、素子形成領域パターンおよび素子分離領域を覆う分離絶縁膜となる埋め込み膜が形成された状態の断面を示す図である。
【図２０】  従来のダミーパターンを有する半導体装置において、素子形成領域パターンおよび素子分離領域を覆う分離絶縁膜となる膜がＣＭＰにより研磨された直後の状態を示す図である。
【図２１】  従来のダミーパターン半導体装置において、ダミーパターン凸部占有率ごとに、ＣＭＰにより研磨された絶縁膜の残膜厚と研磨時間との関係を、グラフを用いて示す図である。
【符号の説明】
１  半導体基板、２  埋め込み酸化膜、２ａ  分離酸化膜、３  素子分離領域、４  素子形成領域パターン、５  ダミーパターン、６  所定セル領域、６ａ，６ｂ  不純物拡散領域、７  半導体基板、８  Ｐウェル、９  Ｎウェル、１０ａ，１０ｂ  Ｎ+拡散領域、１１ａ，１１ｂ  Ｐ+拡散領域、１２  ゲート電極、１３  ゲート電極ダミーパターン、６０  所定領域。
【図１】
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【図２】
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【図３】
0004786006.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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