(57)【特許請求の範囲】
【請求項１】
電源電圧を所定の昇圧電圧に昇圧する昇圧回路と、
接地電位が与えられ得る外部配線と
を備え、
前記昇圧回路は、
電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、
第１の端子と第２の端子を備え前記電荷転送用トランジスタに前記第１の端子を接続された第１のキャパシタと、
前記第１のキャパシタの前記第２の端子にクロック信号を供給するように構成され第２のキャパシタを含むクロック信号供給回路と
を備え、
前記第２のキャパシタの少なくとも一部、及び前記第１のキャパシタは、半導体基板上に形成される半導体層と、この半導体層上に形成される誘電体層と、この誘電体層上に形成されるゲート電極とを備え、且つ、第１の電位と第２の電位との間で切り替わる信号を供給され且つ前記半導体層に接続される配線層が前記ゲート電極上を覆うように形成され、
前記外部配線は、前記第２のキャパシタの少なくとも一部、及び前記第１のキャパシタの上部に設けられ、
前記配線層は、前記ゲート電極と前記外部配線との間に設けられる
ことを特徴とする半導体集積回路。
【請求項２】
電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、
第１の端子と第２の端子を備え前記電荷転送用トランジスタに前記第１の端子を接続された第１のキャパシタと、
前記第１のキャパシタの前記第２の端子にクロック信号を供給するように構成され第２のキャパシタを含むクロック信号供給回路と、
前記クロック信号を供給する配線層と、
前記第１及び第２のキャパシタの上部に設けられ接地電位が与えられ得る外部配線と
を備え、
前記第１及び第２のキャパシタは、
半導体基板上に形成される半導体層と、
この半導体層上に形成される誘電体層と、
この誘電体層上に形成されるゲート電極と
を備え、
前記配線層は、前記クロック信号を前記半導体層に供給すると共に、前記配線層と前記ゲート電極との間の寄生容量が前記第１又は第２のキャパシタの容量と並列接続の関係となるよう、前記ゲート電極上を覆うように形成され、且つ
前記配線層と前記外部配線との間の寄生容量が、前記クロック信号の入力される端子と接地電位との間に接続された関係となるように形成される
ことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備えた半導体集積回路及び昇圧回路に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体メモリでは、昇圧回路やセンスアンプ等の様々な周辺回路において、キャパシタが用いられている。このようなキャパシタは、ＭＯＳキャパシタ、或いはウエルキャパシタとして、メモリセルを構成するトランジスタと同一のプロセスにより、半導体基板上に形成される。
【０００３】
ＭＯＳキャパシタは、半導体基板又はウエル上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟むように形成される拡散領域とを備えており、拡散領域に電圧を印加することによりチャネル領域に反転層を形成し、この反転層とゲート電極との間の容量を利用したキャパシタである。
ウエルキャパシタは、半導体基板上に形成されたウエル上にゲート絶縁膜を介して形成されたゲート電極を備え、このウエルに電圧を印加することでゲート絶縁膜直下に蓄積層を形成し、この蓄積層とゲート電極との間の容量を利用するキャパシタである。
【０００４】
【特許文献１】特開２００３−３１８０５号公報（［０００９］〜［００１４］欄、図２５等）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
こうしたＭＯＳキャパシタやウエルキャパシタを、ＮＡＮＤ型フラッシュメモリ等の半導体集積回路中の回路要素として形成する場合、キャパシタ上を通る信号配線や電源線等の配線層やその他の要因により寄生容量が生じ、これによりキャパシタを含む回路の電気的特性が低下するという問題がある。
本発明は、この点に鑑み、キャパシタの周辺で生じる寄生容量による特性の低下を防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る半導体集積回路は、電源電圧を所定の昇圧電圧に昇圧する昇圧回路と、接地電位が与えられ得る外部配線とを備え、前記昇圧回路は、電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、第１の端子と第２の端子を備え前記電荷転送用トランジスタに前記第１の端子を接続された第１のキャパシタと、前記第１のキャパシタの前記第２の端子にクロック信号を供給するように構成され第２のキャパシタを含むクロック信号供給回路とを備え、前記第２のキャパシタの少なくとも一部、及び前記第１のキャパシタは、半導体基板上に形成される半導体層と、この半導体層上に形成される誘電体層と、この誘電体層上に形成されるゲート電極とを備え、且つ、第１の電位と第２の電位との間で切り替わる信号を供給され且つ前記半導体層に接続される配線層が前記ゲート電極上を覆うように形成され、前記外部配線は、前記第２のキャパシタの少なくとも一部、及び前記第１のキャパシタの上部に設けられ、前記配線層は、前記ゲート電極と前記外部配線との間に設けられることを特徴とする。
【０００８】
本発明の第２の態様に係る昇圧回路は、電源電圧端子と出力電圧端子との間に接続されるダイオード接続された電荷転送用トランジスタと、第１の端子と第２の端子を備え前記電荷転送用トランジスタに前記第１の端子を接続された第１のキャパシタと、前記第１のキャパシタの前記第２の端子にクロック信号を供給するように構成され第２のキャパシタを含むクロック信号供給回路と、前記クロック信号を供給する配線層と、前記第１及び第２のキャパシタの上部に設けられ接地電位が与えられ得る外部配線とを備え、前記第１及び第２のキャパシタは、半導体基板上に形成される半導体層と、この半導体層上に形成される誘電体層と、この誘電体層上に形成されるゲート電極とを備え、前記配線層は、前記クロック信号を前記半導体層に供給すると共に、前記配線層と前記ゲート電極との間の寄生容量が前記第１又は第２のキャパシタの容量と並列接続の関係となるよう、前記ゲート電極上を覆うように形成され、且つ前記配線層と前記外部配線との間の寄生容量が、前記クロック信号の入力される端子と接地電位との間に接続された関係となるように形成されることを特徴とする。
【発明の効果】
【００１０】
本発明の第１の態様に係る半導体集積回路、及び第２の態様に係る昇圧回路によれば、配線層が前記ゲート電極上を覆うように形成されることにより、寄生容量を、むしろキャパシタの容量を増加させるように働かせることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、本発明の第１の実施の形態が適用され得るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤセルを配列して構成される。このメモリセルアレイ１０１のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ１０２が設けられている。
【００１２】
センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。メモリセルアレイ１０１に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ１０５が設けられている。基板電位制御回路１０７は、メモリセルアレイ１０１が形成されるＰ型半導体基板（又はＰ型ウェル）の電位を制御するために設けられている。
【００１３】
メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路１０８が設けられている。この書き込み電圧発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路１０９が設けられている。中間電圧発生回路１０９は、上述の書き込み電圧よりは低いが、電源電圧より昇圧された中間電圧を発生するものである。
【００１４】
これらの書き込み電圧発生回路１０８及び中間電圧発生回路１０９を制御するために、駆動信号制御回路１１０が設けられている。また、書き込み電圧発生回路１０８の出力に対して中間電圧発生回路１０９の出力電圧を一定条件で追従させる制御を行うために、出力制御回路１１１が設けられている。この出力制御回路１１１は、具体的には、中間電圧発生回路１０９の出力電圧と書き込み電圧発生回路１０８の出力電圧の差の最大値を、中間電圧発生回路１０９の出力電圧が所定レベルに達するまで制限し、その後上記最大値が制限されない状態で書き込み電圧発生回路１０８の出力電圧の上昇を継続させる制御を行うものである。
【００１５】
図２は、メモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図であり、図３はその等価回路図である。図４、及び図５はそれぞれ図２のＡ−Ａ′、Ｂ−Ｂ′断面図である。
図５に示すように、ＮＡＮＤセルは、ｐ型シリコン基板１１の素子分離絶縁膜１２で囲まれた領域に形成されている。各メモリセルは、ｐ型半導体基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４１、１４２、・・・、１４８）が形成され、この上に層間絶縁膜１５を介して制御ゲート１６（１６１、１６２、・・・、１６８）が形成されて、構成されている。この浮遊ゲート１４は、一例として、下層がポリシリコン層、上層がタングステンシリサイド（ＷＳｉ）の２層構造で、その合計の厚さを１８５ｎｍ程度のものとすることができる。これらのメモリセルのソース、ドレイン拡散層であるｎ型拡散層１９（１９０、１９１、・・・、１９１０）は、隣接するもの同士共有する形で接続され、これによりＮＡＮＤセルが構成されている。
【００１６】
ＮＡＮＤセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート１４９、１６９及び１４１０、１６１０が設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１４は共通に制御ゲート線ＣＧ１、ＣＧ２、・・・、ＣＧ８として配設されて、これがワード線となる。選択ゲート１４９、１６９及び１４１０、１６１０もそれぞれ行方向に連続に配設されて選択ゲート線ＳＧ１、ＳＧ２となる。
【００１７】
図６は、この様なＮＡＮＤセルがマトリクス配列されたメモリセルアレイ１０１の等価回路を示している。同一の制御ゲート線（ワード線）及び選択ゲート線を共有する、破線で囲んだ範囲のＮＡＮＤセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる
【００１８】
図７は、ロウデコーダ１０５のうち、メモリセルアレイ１０１のブロックｉのワード線制御回路部の構成である。ブロックアドレスが入ってブロック選択回路６１の出力ＲＤＥＣＬｉが“Ｈ”となり、このブロックｉが選択される。このブロック選択出力ＲＤＥＣＩｉは、制御信号ＢＳＴＯＮ及び電源ＶＣＣによりそれぞれゲートが制御されるＤタイプのＮＭＯＳトランジスタＱ６０１、Ｑ６０２を介して、ノードＮ０に転送される。このノードＮ０で駆動されるＥタイプＮＭＯＳトランジスタＱ６１０〜Ｑ６１７、Ｑ６２１、Ｑ６２２はそれぞれ、選択ブロックｉの制御ゲート線（ワード線）ＣＧ０〜ＣＧ７、選択ゲート線ＳＧ１、ＳＧ２を駆動する駆動トランジスタである。
【００１９】
ＥタイプＮＭＯＳトランジスタＱ６０４、Ｑ６０５、ＩタイプＮＭＯＳトランジスタＱ６０３、キャパシタＣ６１、Ｃ６２及びインバータＩ６１の部分は、昇圧回路から得られる発生される書き込み電圧ＶＲＤＥＣをノードＮ０に転送するためのチャージポンプ作用を利用したスイッチ回路６３を構成している。キャパシタＣ６１、Ｃ６２は、ＤタイプＮＭＯＳトランジスタを用いたＭＯＳキャパシタである。ブロックｉが選択されてノードＮ０に“Ｈ”が転送されると、書き込み電圧ＶＲＤＥＣがドレインに与えられたＮＭＯＳトランジスタＱ６０４がオンして、書き込み電圧はこのＮＭＯＳトランジスタＱ６０４及びダイオード接続されたＮＭＯＳトランジスタＱ６０３を介して、ノードＮ０に転送される。
【００２０】
チャージポンプ作用は、ブロック選択出力ＲＤＥＣＩｉと交流信号ＯＳＣＲＤが入るＮＡＮＤゲート６２により制御される。即ちブロック選択信号ＲＤＥＣｉが“Ｈ”のときに、ＮＡＮＤゲート６２の出力には交流信号ＯＳＣＲＤが現れる。この交流信号ＯＳＣＲＤにより、互いに逆相駆動されるキャパシタＣ６１、Ｃ６２とＮＭＯＳトランジスタＱ６０３の部分でチャージポンピングが行われる。この結果、ＭＯＳトランジスタＱ６０３、Ｑ６０４のしきい値分の電圧降下を伴うことなく、書き込み電圧ＶＲＤＥＣはノードＮ０に転送されることになる。チャージポンプの作用により、ノードＮ０は、ＶＲＤＥＣよりも高い電圧ＶＲＤＥＣ＋αまで上昇可能であるが、ＮＭＯＳトランジスタＱ６０５がこのノードＮ０の電圧上昇を抑制している。即ちＮＭＯＳトランジスタＱ６０５のしきい値をＶthとすると、ノードＮ０の電圧は、ＶＲＤＥＣ＋Ｖth以下に抑えられる。
【００２１】
ブロック選択信号ＲＤＥＣＩｉの反転信号により制御されるＥタイプＭＯＳトランジスタＱ６３１、Ｑ６３２は、書き込み及び読み出し時にこのブロックｉが非選択の時に選択ゲート線ＳＧ１、ＳＧ２をそれぞれ接地電位ＳＧＤＳに設定するために設けられている。この実施例では、２ビット線が１つのセンスアンプを共有する。
【００２２】
図８は、データラッチ兼センスアンプ１０２の具体構成を示す。センスアンプ回路の要部は、ＰＭＯＳトランジスタＱ８０１とＮＭＯＳトランジスタＱ８０２からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタＱ８０４とＮＭＯＳトランジスタＱ８０５からなるＣＭＯＳインバータの入出力を交差接続して構成されたラッチ８１である。ＰＭＯＳトランジスタＱ８０１、Ｑ８０４のソースは、活性化用のＰＭＯＳトランジスタＱ８０３、Ｑ８０６を介してＶＣＣに接続される。
【００２３】
ラッチ８１の二つのノードＮａ、Ｎｂはそれぞれ、カラム選択信号ＣＳＬにより駆動されるＮＭＯＳトランジスタＱ８３１、Ｑ８３２を介してデータ線に接続される。ノードＮａ、Ｎｂはまた、データセンス用の制御信号ＢＬＳＥＮ０、ＢＬＳＥＮ１によりそれぞれ制御されるＮＭＯＳトランジスタＱ８１０、Ｑ８１１を介し、センス用ＮＭＯＳトランジスタＱ８１２のドレインに接続されている。センス用ＮＭＯＳトランジスタＱ８１２のゲートがセンスノードＮｓであり、このセンスノードＮｓは、制御信号ＢＬＣＬＭＰにより制御されるＮＭＯＳトランジスタＱ８１４を介して、ビット線につながるノードＮ２に接続される。ノードＮ２とラッチ８１のノードＮａは、制御信号ＢＬＣＤにより制御されるＮＭＯＳトランジスタＱ８２１により接続される。
【００２４】
センスノードＮｓには、データ保持用のキャパシタＣ８１と、プリチャージ用のＮＭＯＳトランジスタＱ８１３が設けられている。ラッチ８１のノードＮｂに接続されたＮＭＯＳトランジスタＱ８２２はリセット用である。またノードＮｂには、ベリファイ読み出しのために、ノードＮｂの“Ｈ”、“Ｌ”によりオン、オフ制御されるＮＭＯＳトランジスタＱ８２３のゲートが接続されている。ＮＭＯＳトランジスタＱ８２３のドレインは、ベリファイ読み出し時“Ｈ”となるＦＬＡＧ端子となり、ソースはベリファイ制御信号ＶＥＲＦＹによりスイッチされるＮＭＯＳトランジスタＱ８２４を介して接地される。
【００２５】
図９は、図１における書き込み電圧発生回路１０８及び中間電圧発生回路１０９の構成を示している。書き込み電圧発生回路１０８は、電源ＶＣＣから書き込み用高電圧ＶＰＧＭを得るためのＶＰＧＭ昇圧回路５１を有し、同様に中間電圧発生回路１０９は、書き込み時に非選択ワード線に与える中間電圧ＶＭＷＬを得るためのＶＭＷＬ昇圧回路５３を有する。これらのＶＰＧＭ昇圧回路５１の出力ノードＮ１と、ＶＭＷＬ昇圧回路５３の出力ノードＮ２の間に接続される出力制御回路１１１は、一定条件の下で出力ノードＮ１、Ｎ２間の短絡、開放を制御する。
【００２６】
ＶＰＧＭ昇圧回路５１の出力には、その上限を設定し、上限になるとリミット信号ＶＰＧＭＬＭＴを出力するリミット回路５２が設けられている。ＶＭＷＬ昇圧回路５３の出力にも同様にその上限を設定してリミット信号ＶＭＷＬＬＭＴを出力するリミット回路５４が設けられている。
【００２７】
ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３には、図１０に示すような昇圧回路が用いられる。この昇圧回路は、各段のキャパシタＣ１〜Ｃ４の一端を格段のダイオード接続の電荷転送用ＮＭＯＳトランジスタＱ１〜Ｑ５に接続し、他端を駆動クロック供給回路５３０又は５４０に接続したチャージポンプ回路である。キャパシタＣ１とＣ３の他端は駆動クロック供給回路５３０に、キャパシタＣ２とＣ４の他端は駆動クロック供給回路５４０に接続されている。
【００２８】
駆動クロック供給回路５３０及び５４０は、元のクロック信号φの振幅を増幅させてキャパシタＣ１〜Ｃ４の他端に供給し、これにより少ない段数で大きな昇圧電圧を得ることができるようにしたものである。駆動クロック供給回路５３０は、インバータ５３１と、キャパシタ５３２と、Ｄ型ＮＭＯＳトランジスタ５３３と、ＰＭＯＳトランジスタ５３４と、Ｅ型ＮＭＯＳトランジスタ５３５とを備えている。インバータ５３１は、振幅Ｖｃｃのクロック信号φ（”Ｈ”のときの電圧がＶｃｃ、”Ｌ”のの電圧が０）を入力信号として反転信号／φを出力する。インバータ５３１の出力端子は、キャパシタ５３２の一方の端子ｎｏｄｅＩＮ１に接続されている。
【００２９】
また、キャパシタ５３２の他方の端子ｎｏｄｅＯＵＴ１は、Ｄ型ＮＭＯＳトランジスタ５３３のソース端子に接続されている。Ｄ型ＮＭＯＳトランジスタ５３３は、クロック信号φをゲート信号として導通制御され、導通された場合に、端子ｎｏｄｅＯＵＴの電位を強制的に電源電圧ＶＣＣにする。ＰＭＯＳトランジスタ５３４は、同じくクロック信号φをゲート信号として導通制御され、クロック信号φが”Ｌ”のとき、端子ｎｏｄｅＯＵＴ１の電位をキャパシタＣ１及びＣ３の他端に供給する。ＮＭＯＳトランジスタ５３５は、クロック信号φをゲート信号として導通制御され、φが”Ｈ”のとき、キャパシタＣ１及びＣ３の電位を接地電位に落とすためのものである。この動作により、キャパシタＣ１及びＣ３の他端に与えられるクロック信号φ’の振幅は、理論上、元のクロック信号φの２倍の２Ｖｃｃとなる（”Ｈ”のときの電圧が２Ｖｃｃ、”Ｌ”のの電圧が０）。
【００３０】
駆動クロック供給回路５４０は、インバータ５４１と、キャパシタ５４２と、Ｄ型ＮＭＯＳトランジスタ５４３と、ＰＭＯＳトランジスタ５４４と、Ｅ型ＮＭＯＳトランジスタ５４５とを備えていて、その構造、機能はほぼ駆動クロック供給回路５３０と同様である。
【００３１】
すなわち、インバータ５４１は、振幅Ｖｃｃのクロック信号／φを入力信号としてその反転信号φを出力する。インバータ５４１の出力端子は、キャパシタ５４２の一方の端子ｎｏｄｅＩＮ２に接続されている。
また、キャパシタ５４２の他方の端子ｎｏｄｅＯＵＴ２は、Ｄ型ＮＭＯＳトランジスタ５４３のソース端子に接続されている。Ｄ型ＮＭＯＳトランジスタ５４３３は、クロック信号／φをゲート信号として導通制御され、導通された場合に、端子ｎｏｄｅＯＵＴの電位を強制的に電源電圧ＶＣＣにする。ＰＭＯＳトランジスタ５４４は、同じくクロック信号／φをゲート信号として導通制御され、クロック信号／φが”Ｌ”のとき、端子ｎｏｄｅＯＵＴ２の電位をキャパシタＣ２及びＣ４の他端に供給する。ＮＭＯＳトランジスタ５４５は、クロック信号／φをゲート信号として導通制御され、／φが”Ｈ”のとき、キャパシタＣ２及びＣ４の電位を接地電位に落とすためのものである。この動作により、キャパシタＣ２及びＣ４の他端に与えられるクロック信号／φ’の振幅は、元のクロック信号／φの２倍の２ＶＣＣとなる。
【００３２】
図１０に示した駆動クロック供給回路５３０、５４０では、キャパシタ５３２又は５４２が１つだけ設けられている。しかし、実際の駆動クロック供給回路では、クロック信号φの振幅の増幅率を上げるため、キャパシタ５３２、５４２のようなキャパシタを数段に亘って直列接続することもある。その場合、直列接続された各キャパシタの寄生容量の影響の累積により、駆動クロック供給回路５３０、５４０から最終的に出力されるクロック信号の振幅が、理論的な値より低くなることがあり得る。
これを防止するため、この実施の形態では、キャパシタＣ１〜Ｃ４や、数段設けられたキャパシタ５３２、５４２として、ＭＯＳキャパシタでなく、図１１に示すようなＮウエルキャパシタを利用する。但し、数段に亘って設けられるキャパシタ５３２、５４２のうち、初段のキャパシタ（インバータ５３１、５４２の出力を直接受信するキャパシタ）は、特にウエルキャパシタである必要はなく、ＭＯＳキャパシタを用いても構わない。
【００３３】
図１１に示すように、Ｎウエルキャパシタとしてのキャパシタ５３２及び５４２は、ｐ型半導体基板１１上に形成されたｎ型ウエル２１を備え、このｎ型ウエル２１上に厚さ２０ｎｍ程度のゲート絶縁膜２２を介して形成されたゲート電極２３を備えている。
ゲート電極２３は、図４、５に示すメモリセルの浮遊ゲート１４と同様、例えば下層をポリシリコン層、上層をタングステンシリサイド層とした、厚さ１８５ｎｍ程度の膜厚とすることができる。ｎ型ウエル２１には、コンタクト層２１Ｃを介して第１配線層２６が接続されている。この第１配線層２６を介して、インバータ５３１又は５４１からクロック信号φ又は／φが供給される。ｎ型ウエル２１に電圧が印加されることでゲート絶縁膜２２直下に蓄積層が形成され、この蓄積層とゲート電極２３との間でキャパシタ５３２又は５４２の容量Ｃが形成される。
【００３４】
このようなＮウエルキャパシタに発生する主な寄生容量は、図１２の等価回路図に示すように、電源線等の外部配線Ｌｏとゲート電極２３との間に発生する寄生容量Ｃｍｅｔａｌと、ｎ型ウエル２１とｐ型半導体基板１１との間に発生する寄生容量Ｃｐｎである。ｐ型半導体基板１１が接地されているため、寄生容量Ｃｐｎは、端子ｎｏｄｅＩＮと接地電位との間に接続される容量となる。
【００３５】
キャパシタ５３２、５４２としてＭＯＳキャパシタを利用した場合を、比較のために図１３に示す。図１３に示すように、ＭＯＳキャパシタは、ｐ型半導体基板１１（又はウエル）にゲート絶縁膜２２’を介して形成されたゲート電極２３’と、ゲート電極２３’を挟むように形成されるｎ型拡散領域３１及び３２とを備えている。このｎ型拡散領域３１及び３２に、第１配線層２６’から電圧を印加することにより、ゲート絶縁膜２２’直下のチャネル領域に反転層を形成し、この反転層とゲート電極２２’との間の容量Ｃを形成するものである。
このＭＯＳキャパシタに発生する主な寄生容量は、図１４の等価回路図に示すように、電源線等の外部配線Ｌｏとゲート電極との間に発生する寄生容量Ｃｍｅｔａｌ’と、チャネル領域の反転層とｐ型半導体基板１１との間に発生する寄生容量Ｃｃｓである。寄生容量Ｃｃｓは、Ｃｐｎと同様、端子ｎｏｄｅＩＮと接地電位との間に接続される容量となる。
【００３６】
寄生容量Ｃｍｅｔａｌと寄生容量Ｃｍｅｔａｌ’とは、ゲート電極２３等の大きさが同じであれば、ほぼ同一の大きさであるが、寄生容量Ｃｃｓは、寄生容量Ｃｐｎより遥かに大きい。このため、キャパシタＣ１〜Ｃ４、及び直列接続した複数のキャパシタ５３２、５４２（初段のキャパシタを除く）として、ＭＯＳキャパシタを利用した場合には、昇圧回路の出力への影響が大きくなる虞がある。このため、本実施の形態では、これらのキャパシタをウエルキャパシタにより構成している。ウエルキャパシタとすることにより、各キャパシタにおける無駄な電力消費が低減されるだけでなく、駆動クロック供給回路５３０、５４０から出力されるクロック信号の振幅の低下の割合が低減できる。
【００３７】
一方、例えばロウデコーダ１０５中のキャパシタＣ６１及びＣ６２、並びにセンスアンプ兼データラッチ１０２中のキャパシタＣ８１等は、直列接続されるものでなく、元々の容量も小さいため、図１３に示すような構成が単純なＮＭＯＳキャパシタを用いる方が好適である。
【００３８】
次に、本発明の第２の実施の形態を、図１５及び図１６を参照して説明する。
図１５及び図１６中、第１の実施の形態と同様の構成要素については、同一の符号を付して詳細な説明は省略する。
この実施の形態は、昇圧回路内のキャパシタ５３２、５４２等、他のキャパシタと直列接続されるキャパシタにおいてウエルキャパシタを採用する点においては、第１の実施の形態と同様である。ただし、この実施の形態では、図１５に示すように、第１配線層２６が、ゲート電極２３上を覆うように形成された延伸部２６Ｅを備えている点で、第１の実施の形態と異なっている。
【００３９】
第１の実施の形態の場合、寄生容量Ｃｍｅｔａｌが端子ｎｏｄｅＯＵＴと接地電位との間に発生する。寄生容量Ｃｍｅｔａｌが無い場合には、端子ｎｏｄｅＩＮの入力信号が”Ｌ”から”Ｈ”（Ｖｃｃ）にされると、端子ｎｏｄｅＯＵＴの電位は、容量カップリングによりＶＣＣから２×ＶＣＣまで上昇する。しかし、寄生容量Ｃｍｅｔａｌが存在する状況では、端子ｎｏｄｅＩＮの入力信号が”Ｌ”から”Ｈ”とされても、端子ｎｏｄｅＯＵＴの電位は、２×ＶＣＣまでは上昇せず、ＶＣＣ＋Ｃ・Ｖｃｃ／（Ｃ＋Ｃｍｅｔａｌ）止まりとなる。これは、端子ｎｏｄｅＯＵＴの電位が上昇すると寄生容量Ｃｍｅｔａｌに更に電荷が蓄積され、これが端子ｎｏｄｅＯＵＴの電位上昇を阻害するからである。この寄生容量Ｃｍｅｔａｌは小さい値であるため、昇圧回路の１段あたりの誤差は小さいが、昇圧回路の段数が多くなれば、最終的な昇圧電圧には無視できない誤差が生ずることもあり得る。
【００４０】
この実施の形態では、第１配線層２６に延伸部２６Ｅが備えられている。これにより、寄生容量Ｃｍｅｔａｌは、図１５に示すように、第１配線層２６とゲート電極２３との間の寄生容量ＣｍｅｔａｌＡと、第１配線層２６と外部配線との間の寄生容量ＣｍｅｔａｌＢとに分割される。これを等価回路図に表わすと、図１６のようになり、寄生容量ＣｍｅｔａｌＡは、端子ｎｏｄｅＩＮと端子ｎｏｄｅＯＵＴとの間に、キャパシタ５３２、５４２本来の容量Ｃと並列接続の関係となり、キャパシタ５３２、５４２の容量Ｃを増加させるように働く。また、一方、寄生容量ＣｍａｔａｌＢは、前述の寄生容量Ｃｐｎと同様、端子ｎｏｄｅＩＮと接地電位Ｖｓｓとの間に接続された形となるので、端子ｎｏｄｅＯＵＴの電位には影響を与えない。従って、この実施の形態によれば、端子ｎｏｄｅＯＵＴの電位を、設計通りにＶＣＣと２Ｖｃｃとの間で振幅させることができる。
このように、この実施の形態によれば、外部配線Ｌｏとゲート電極２３との間に発生する寄生容量を、回路の特性に悪影響を与えず、むしろ本来の容量Ｃの増加に当てることができるという効果が得られる。
【００４１】
図１７に、この第２の実施の形態によるキャパシタ５３２の平面図を示す。図１７に示すように、第１配線層２６は、コンタクト２６Ｃによりコンタクト層２１Ｃと接続されており、延伸部２６Ｅは、ゲート電極２３上を覆うように形成された格子状の電極とされている。格子状とする代わりに、ゲート電極２３のほぼ全面を埋めるような長方形形状の延伸部２６Ｅとすることも出来る。キャパシタ５４２も、ほぼ同様に構成することができる。
【００４２】
次に、本発明の第３の実施の形態を、図１８及び図１９を参照して説明する。この実施の形態では、昇圧回路内のキャパシタ５３２及び５４２として、図１８に示すようなＭＯＳキャパシタを利用する。図１８及び図１９中、図１３及び図１４に示したＭＯＳキャパシタと同様の構成要素については、同一の符号を付して詳細な説明は省略する。
【００４３】
この実施の形態では、第２の実施の形態と同様に、拡散層３１に接続された第１配線層２６’が、ゲート電極２３’上を覆うように形成された延伸部２６Ｅ’を有しており（図１８参照）、この延伸部２６Ｅ’が、寄生容量Ｃｍｅｔａｌ’（図１３参照）を、第１配線層２６とゲート電極２３との間の寄生容量ＣｍｅｔａｌＡ’と、第１配線層２６と外部配線との間の寄生容量ＣｍｅｔａｌＢ’とに分割する。寄生容量ＣｍｅｔａｌＡ’は、キャパシタ５３１又は５４１本来の容量Ｃと並列接続の関係となるので（図１９参照）、本来の容量Ｃの増大に寄与する。また、寄生容量ＣＭｅｔａｌＢは、寄生容量Ｃｃｓと同様、端子ｎｏｄｅＩＮと接地電位との間に発生するので、端子ｎｏｄｅＯＵＴの電位に影響を与えない。上述のように、寄生容量Ｃｃｓは、寄生容量Ｃｐｎ（図１６）よりも大きいため、消費電力の点では第２の実施の形態が大きくなるが、端子ｎｏｄｅＯＵＴは、正確に制御することができる。
【００４４】
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、追加又は置換等が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態が適用され得るＮＡＮＤセル型ＥＥＰＲＯＭのブロック構成を示す。
【図２】図１のメモリセルアレイ１０１の一つのＮＡＮＤセル部分の平面図である。
【図３】ＮＡＮＤセルの等価回路図である。
【図４】図２のＡ−Ａ’断面図である。
【図５】図２のＢ−Ｂ’断面図である。
【図６】メモリセルアレイ１０１の等価回路図である。
【図７】ロウデコーダ１０５のうち、メモリセルアレイ１０１のブロックｉのワード線制御回路部の構成である。
【図８】データラッチ兼センスアンプ１０２の具体構成を示す。
【図９】図１における書き込み電圧発生回路１０８及び中間電圧発生回路１０９の構成を示している。
【図１０】ＶＰＧＭ昇圧回路５１及びＶＭＷＬ昇圧回路５３の具体構成を示す。
【図１１】キャパシタ５３２、５４２として用いられるＮウエルキャパシタの構成を示す。
【図１２】図１１の等価回路図を示す。
【図１３】キャパシタ５３２、５４２として用いられるＭＯＳキャパシタの構成を示す。
【図１４】図１３の等価回路図を示す。
【図１５】第２の実施の形態によるキャパシタの具体的な構成を示す。
【図１６】図１５の等価回路図である。
【図１７】この第２の実施の形態によるキャパシタの平面図を示す。
【図１８】第３の実施の形態によるキャパシタの具体的な構成を示す。
【図１９】図１８の等価回路図である。
【符号の説明】
【００４６】
１０１・・・メモリセルアレイ、１０２・・・センスアンプ兼データラッチ、１０３・・・カラムデコーダ、１０４・・・アドレスバッファ、１０５・・・ロウデコーダ、１０６・・・データ入出力バッファ、１０７・・・基板電位制御回路、１０８・・・書き込み電圧発生回路、１０９・・・中間電圧発生回路、１１１・・・出力制御回路、Ｃ６１、Ｃ６２、Ｃ８１、５３２、５４２・・・キャパシタ、  １１・・・ｐ型半導体基板、２１・・・ｎ型ウエル、２２、２２’・・・ゲート絶縁膜、  ２３、２３’・・・ゲート電極、２６、２６’・・・第１配線層、２６Ｅ、２６Ｅ’・・・延伸部、２７、２７’・・・第２配線層、Ｌｏ・・・外部配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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