(57)【特許請求の範囲】
【請求項１】
第１の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＤＯＷＮ検出回路と、
前記第１電源検出レベルより高い第２の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＯＮ検出回路と、
前記ＰｏｗｅｒＯＮ検出回路の検出信号に応じて、セット状態またはリセット状態を示す信号を出力するＰｏｗｅｒＯＮラッチ回路と、
を具え、
前記ＰｏｗｅｒＤＯＷＮ回路の検出信号に応答して前記ＰｏｗｅｒＯＮラッチ回路の初期化を行うことを特徴とする電源検出回路。
【請求項２】
ＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路との内部に電流パスを遮断する遮断手段を具え、前記ＰｏｗｅｒＯＮ検出回路で生成される検出信号により該遮断手段を制御することを特徴とする請求項１記載の電源検出回路。
【請求項３】
ＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路との内部に電流パスを遮断する遮断手段と、
ＰｏｗｅｒＤＯＷＮ検出回路からの検出信号を受ける電源検知信号生成回路とを備え、
該電源検知信号生成回路により生成される電源検出回路の状態を示す信号により前記遮断手段を制御する請求項１記載の電源検出回路。
【請求項４】
前記ＰｏｗｅｒＤＯＷＮ検出回路及び前記ＰｏｗｅｒＯＮ検出回路は高電位側にダイオード接続された第１導電型トランジスタ、ＧＮＤ側にダイオード接続された第２導電型トランジスタを具え、その両トランジスタの間に分圧電圧を出力するための素子を具えることを特徴とする請求項２記載の電源検出回路。
【請求項５】
スタータ回路を具備し、該スタータ回路はそのGND側にスイッチを具え、前記スイッチを前記ＰｏｗｅｒＤＯＷＮ検出回路の検出信号により制御して少なくとも前記ＰｏｗｅｒＤＯＷＮ検出回路と前記ＰｏｗｅｒＯＮ検出回路の初期化を行うことを特徴とする請求項１記載の電源検出回路。
【請求項６】
前記ＰｏｗｅｒＯＮ検出回路及びＰｏｗｅｒＤＯＷＮ検出回路は、第１導電型トランジスタを具備し、前記スタータ回路のスイッチをオンさせることにより、前記トランジスタを導通させて前記初期化を行うことを特徴とする請求項５記載の電源検出回路。
【請求項７】
ＰｏｗｅｒＤＯＷＮ検出回路からの検出信号を受ける電源検知信号生成回路を具備し、該電源検知信号生成回路により生成されるＰｏｗｅｒＤＯＷＮリセット信号により前記スイッチを制御する請求項５記載の電源検出回路。
【請求項８】
前記電源検知信号生成回路部は、入力部において、前記ＰｏｗｅｒＯＮラッチ回路の出力信号とＰｏｗｅｒＤＯＷＮ検出回路の出力であって電源投入時よりロウレベルが確定している信号と論理をとる手段を設け、ラッチ回路が確定するまでの間の電源検知信号を安定させることを特徴とする請求項７記載の電源検出回路。
【請求項９】
前記スタータは、第１の電源に接続された抵抗と、抵抗と第２の電源の間に接続されたキャパシタと、該抵抗とキャパシタの端子に接続されＰｏｗｅｒＯＮ検出回路及びＰｏｗｅｒＤＯＷＮ検出回路の動作を開始させるための信号を送出する出力手段と、該出力手段と接地間に設けられ、前記ＰｏｗｅｒＤＯＷＮリセット信号を受けるスイッチとからなることを特徴とする請求項７記載の電源検出回路。
【請求項１０】
前記ＰｏｗｅｒＯＮ検出回路から出力されるＰｏｗｅｒＯＮ検出回路の検出信号を受けて状態の遷移を行うＰｏｗｅｒＯＮラッチ回路を具備することを特徴とする請求項１あるいは請求項２記載の電源検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源検出回路に係り、特に回路動作のレスポンスが要求される活線挿抜動作を伴うデバイスの電源において、電源検出回路内の内部回路を確実に初期化し、活線挿抜時にスタータ回路の反復動作を可能にする電源検出回路に関する。
【背景技術】
【０００２】
図１４は従来の電源検出回路のシステム構成図である。
電源のＰｏｗｅｒＯＮレベルを検知するＰｏｗｅｒＯＮ検出回路１、ＰｏｗｅｒＯＮ検知後、その状態を維持するＰｏｗｅｒＯＮラッチ回路２、電源が立ち上がった後に電源の低下等により電源のＰｏｗｅｒＤＯＷＮレベルを検知するＰｏｗｅｒＤＯＷＮ検出回路３、これらの信号を受けて電源検知信号を発生させる電源検知信号発生回路４、電源投入時に当システムを初期化するスタータ回路でシステムが構成される。
【０００３】
電源が投入され先ずスタータ回路５によってnrset信号が出力され電源電圧Ｖｄｄが第２の電位を横切るとＰｏｗｅｒＯＮ検出回路１からpwren信号が出力されてＰｏｗｅｒＯＮラッチ回路２がＰｏｗｅｒＯＮ状態をラッチする。次に電源電圧Ｖｄｄが第２の電位を再び横切ると、電源検知信号発生回路４はresetgo信号を出力し、ＰｏｗｅｒＤＯＷＮ検出回路３は、信号の立ち上がりを受けて、電源がΔＶ（第２の電位と第１の電位の差すなわちヒステルシス分）だけ落ちた時にresetctl信号を出力し、これによりＰｏｗｅｒＯＮラッチ回路２がリセットされる。
【０００４】
上記従来の回路構成において、活線挿抜動作に対応するため、ＰｏｗｅｒＤＯＷＮ検出時にＰｏｗｅｒＤＯＷＮ検出回路３からのヒステリシス動作に基づく制御信号を用い、ＰｏｗｅｒＯＮラッチ回路２の初期化を行っていた。しかしながらＰｏｗｅｒＤＯＷＮ検出回路３からの制御信号は、初回の電源投入時には無効となっているためラッチ回路２を構成する素子のバランスを崩す等の対策を行い、電源投入時にラッチ回路２が所望の状態になるようにしていた。すなわち、ラッチ回路２を構成する二つの素子のＷ／Ｌを変えることにより、電源投入時に、一方がハイ他方がロウに早期に設定されるようにしていた。
【０００５】
更に従来の回路構成でも電源投入時に、電源波形により検知回路内のノードの初期状態が確定するまでに時間がかかることがあり、電源検知レベルの変動等の不具合に対応するため、ノードの初期状態を確定させるため、スタータ回路５を組み込んでいた。しかしこのスタータ回路５は初回の電源投入時のみ起動するタイプであったため活線挿抜動作後の２度目以降の電源再投入にはスタータ回路５は機能せず、したがってその場合のラッチ回路２の強制的な初期化が行われなかった。この初期化は上述のようにラッチ回路２を構成する素子のバランスを崩す等によりヒステリシス動作を行わせる対策を行っていた。
【０００６】
ＰｏｗｅｒＤＯＷＮ検出回路からの制御信号は初回の電源投入時には無効となっているため、ラッチ回路を構成する素子のバランスをくずす等の対策を行い、電源投入時にラッチ回路が所望の状態となるようにしていたが、電源の立ち上がりによっては上記の対策が十分ではなく、ラッチ回路が初期化されないケースが想定された。
【０００７】
素子のバランスを崩すためにはＷ／Ｌを両素子の間で変える必要があり、素子のレイアウト上無駄が生じており、スペースを余分に必要としていた。
さらにＰｏｗｅｒＯＮ検出回路１が動作していない場合にも電流パスが生じていたので、消費電力に無駄があった。
【０００８】
上記従来の構成は特許文献１に開示されている。
また、より安定したＰｏｗｅｒＤＯＷＮの検出レベルを実現しようとすると、特許文献１に開示されているＰｏｗｅｒＤＯＷＮ検出回路をＰｏｗｅｒＯＮ検出回路と同じ形式の回路を組み込むことになり、動作していない場合にも電流パスが生じていたので、消費電力に無駄があった。特許文献１に開示されているＰｏｗｅｒＤＯＷＮ検出回路は、ＰｏｗｅｒＯＮ検出回路の出力をトリガーとする従属的な動作をしており、ヒステリシス幅が変動することがあった。
【特許文献１】特開２００６−５４５９号公報「リセット回路」
【特許文献２】特開２００１−２３７６８４号公報「パワーオンリセット回路」
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の技術は、ラッチ回路のヒステリシス動作を用いて、初期化をしていたので、確実な初期化ができなかった。また、そのために、活線挿抜を安定的に行うことができなかった。さらに、より安定した検知レベルを実現する場合、ＰｏｗｅｒＤＯＷＮ検出回路もヒステリシス幅のみを確保する特許文献１に開示されているような従属的な動作のみの簡易型ではなく、独立した検知レベルを有する検知回路が求められ、ＰｏｗｅｒＯＮ検出回路と同等の回路構成をＰｏｗｅｒＤＯＷＮ検出回路に導入する必要があるため、ＰｏｗｅｒＯＮ検出回路、ＰｏｗｅｒＤＯＷＮ検出回路が動作していない時にも、電流パスが存在していた。
【００１０】
本発明の課題は、電流検出回路において、内部ノードの初期化を確実に行うこと、活線挿抜を安定的に行うこと、さらに電流の消費を抑制することである。
【課題を解決するための手段】
【００１１】
本発明の電源検出回路は、第１の電源検出レベルを有するＰｏｗｅｒＤＯＷＮ検出回路及び前記第１電源検出レベルより高い第２の電源検出レベルを有するＰｏｗｅｒＯＮ検出回路を具え、前記ＰｏｗｅｒＤＯＷＮ回路の検出信号(lowlevelx信号)に応答して回路内のラッチの初期化を強制的に行う。これにより回路内のラッチの初期化を安定的に行うものである。
【００１２】
本発明の電源検出回路は、ＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路の少なくとも一方の内部に電流パスを遮断する手段を具え、ＰｏｗｅｒＯＮ検出回路で生成される制御信号(pondetz信号)により該遮断手段を制御するものである。これによりＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路が動作していない時に電力の消費を抑制できる。
【００１３】
本発明の電源検出回路は、スタータ回路を具備し、該スタータ回路はそのGND側にスイッチを具え、前記スイッチを制御して少なくとも前記ＰｏｗｅｒＤＯＷＮ検出回路と前記ＰｏｗｅｒＯＮ検出回路の初期化を行うものである。これにより電源投入時だけでなくＰｏｗｅｒＤＯＷＮ検出時にも回路内のラッチの初期化をより確実に行うことができるので活線挿抜を安定的に行うことができる。
【発明の効果】
【００１４】
本発明によりラッチ回路は活線挿抜時の電源再投入時だけでなく、初回の電源投入時でも同様にラッチ回路の強制的にリセットがかかるようになり、回路動作の確実性の向上に寄与できる。また、スタータ回路が間接的にＰｏｗｅｒＤＯＷＮ信号の制御下に置かれることにより、電源投入時ごとにスタータ回路が初期化され、スタータ回路による回路動作の向上が常に寄与できるようになった。
【００１５】
ＰｏｗｅｒＤＯＷＮ検出回路にもスイッチを導入したことにより、各々の検知回路が有効な間だけＰｏｗｅｒＯＮ検出回路、ＰｏｗｅｒＤＯＷＮ検出回路内に存在する電流パスを制御することができ、消費電力の抑制に寄与できる。同スイッチの導入により、ＰｏｗｅｒＤＯＷＮ検知レベルの精度の向上を求めＰｏｗｅｒＯＮ検出回路に従属しないＰｏｗｅｒＤＯＷＮ検出回路を導入した場合でも、特許文献１に開示されている回路構成と同等の消費電力で、ＰｏｗｅｒＤＯＷＮ検知レベルの精度の向上に寄与できる。
【００１６】
電源投入時にラッチ回路は自己初期化を期待された為、ラッチ回路を構成する素子のバランスをくずす等の対応が必要でその結果、ラッチ回路を構成する素子が相対的に大きくなっていたが本発明により、外部からの強制的な初期化を行える為、該当素子を一般的なサイズに戻すことができ、ラッチ回路のレイアウトサイズ縮小に寄与できる。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の一実施形態のシステム構成図を示す図である。
電源のＰｏｗｅｒＯＮレベルを検知するＰｏｗｅｒＯＮ検出回路１１、ＰｏｗｅｒＯＮ検知後、その状態を維持するＰｏｗｅｒＯＮラッチ回路１２、電源が立ち上がった後に電源の低下等により電源のＰｏｗｅｒＤＯＷＮレベルを検知するＰｏｗｅｒＤＯＷＮ検出回路１３、これらの信号を受けて電源検知信号を発生させる電源検知信号発生回路１４、電源投入時に当システムを初期化するスタータ回路１５でシステムが構成される。
【００１８】
ＰｏｗｅｒＤＯＷＮ検出回路１３はlowlevelx信号を出力しＰｏｗｅｒＯＮラッチ回路１２を初期化すると共に電源検知信号生成回路１４にその信号を入力する。電源検知信号生成回路１４はlowlevelx信号を受けて、pdresetz信号を出力し、スタータ回路１５のスイッチを制御する。そしてスタータ回路１５においてnrsetx信号を制御して、ＰｏｗｅｒＯＮ検出回路１１、ＰｏｗｅｒＤＯＷＮ検出回路１３及び電源検知信号生成回路１４を初期化するように制御する。また、ＰｏｗｅｒＯＮ検出回路１１はpondetz信号を出力しＰｏｗｅｒＯＮ検出回路１１及びＰｏｗｅｒＤＯＷＮ検出回路１３を制御して内部の電流パスの開閉を行うことによって電力消費の抑制を行う。ＰｏｗｅｒＯＮ検出回路１１の出力pondetz信号は、ＰｏｗｅｒＯＮラッチ回路１２をセット状態にする。ＰｏｗｅｒＯＮラッチ回路１２から、そのセット、リセット状態を示すporlatchx信号を電源検知信号生成回路１４に出力し、電源検知信号生成回路１４は、電源検出回路の状態を示すporz信号を外部に出力する。
【００１９】
図２は本発明にかかるＰｏｗｅｒＯＮ検出回路あるいはＰｏｗｅｒＤＯＷＮ検出回路を示す。先ず電源投入により電流パスが第１のＰｃｈトランジスタ２１及び３個の抵抗２１、２２、２３及びＮｃｈトランジスタ２５を介して形成される。Ｐｃｈトランジスタ２１及びＮｃｈトランジスタ２５は共にダイオード接続されている。そして抵抗２３の一端から分圧された電圧が次段のＮｃｈトランジスタ２６のゲートに加えられる。Ｎｃｈトランジスタ２６がオフの時であって、インバータ２７、２９に接続されたＰｃｈトランジスタ３０、３１のゲートに加えられるnrsetx信号がロウの時は、第１のインバータ２７の入力にはハイが加えられ、インバータ２８、２９を介して検知回路の出力はロウとなる。Ｎｃｈトランジスタ２６がオン状態で、nrsetx信号がハイの時は、Ｐｃｈトランジスタ３０、３１がオフとなり電源電圧の分圧をゲートに受けたＮｃｈトランジスタ２６とそのドレイン側と電源の間の抵抗からなるインバータの出力が、第１のインバータ２７の入力に加えられる。これによりＰｏｗｅｒＯＮ検出回路から前記分圧を受けたＮｃｈトランジスタ２６とそのドレイン側と電源の間の抵抗からなるインバータの出力に追従した信号が出力される。nrsetx信号がハイの時は、分割抵抗による分割電圧に対応した電圧を出力する。nrsetx信号がロウの時Ｐｃｈトランジスタ３０、３１はオンなので、検出回路は強制的にロウ出力を出力する。
【００２０】
抵抗２４とＮｃｈトランジスタ２５間に第１のスイッチ３５を設けると共にＮｃｈトランジスタ２６と電源の間に第２のスイッチ３６を設け、動作しない時に、電流パスを切断する。
【００２１】
図３は電源投入時のＰｏｗｅｒＯＮ検出回路を示す。
nrsetx信号がロウの時、pondetz信号はロウである。電源電圧が上昇して、nrsetx信号が上昇してもpondetz信号はロウのままである。ここで電源がＰｏｗｅｒＯＮ検知レベル（第二の電位）に達すると、ＰｏｗｅｒＯＮ検知信号（pondetz）がハイとなりその信号を受けて元々閉じていたスイッチ３５、３６が開く。これにより電流パスが遮断されて電力の消費が抑えられる。
【００２２】
図４は電源投入時のＰｏｗｅｒＤＯＷＮ検出回路を説明する。図３とは異なりスイッチが開放状態になっている。このため、nrsetx信号のロウで制御されたＰｃｈトランジスタ３０、３１の充電により充電ノード３２のレベルがインバータ２７の閾値より高い状態にあるときは、ＰｏｗｅｒＤＯＷＮ回路の出力（lowlevelx信号）はロウレベルとなる。電源が上昇しnrsetx信号が上昇すると、Ｐｃｈトランジスタ３０、３１がオフとなり、電源の上昇により抵抗分割による分圧も上昇し、Ｎｃｈトランジスタ２６が導通して、ノード３２から電荷が引き抜かれて、ノード３２がロウとなる。したがってlowlevelx信号は電源レベルに向かってハイに立ち上がる。電源投入からlowlevelx信号がハイに立ち上がるまでの間は、ＰｏｗｅｒＯＮラッチ回路（図７）において、lowlevelx信号の反転であるresetz信号は論理レベルではハイとなる。resetz信号がＰｏｗｅｒＯＮラッチ回路（図７）を初期化する。resetzノードの電位は、電源レベルが十分に立ち上がっていないので、電源レベルの上昇に伴なって上昇する。これが電源投入時のラッチの初期化動作である。
【００２３】
初回の電源投入時に、活線挿抜対策としてラッチ回路に具えられているリセット素子を動作させることでラッチ状態を確実に初期化できる。これを行うにはＰｏｗｅｒＯＮ検出回路よりも低い検出レベルを実現できるＰｏｗｅｒＤＯＷＮ検出回路の出力信号をトリガーとして採用すればよい。ＰｏｗｅｒＤＯＷＮの検出レベルは当然のことながら、ＰｏｗｅｒＯＮのそれよりも低く電源投入時でも低い電源レベルでの検出が可能である。この検出信号をラッチ回路１２の初期化制御信号とすることで確実なラッチ回路１２の初期化が実現できる。更に電源投入時に自動的にラッチが初期化できるようにラッチを構成するトランジスタはかなり不釣合いで且つサイズの大きいものが用いられていたが、上述のように強制的に初期化が行われることから閾値をずらすための不要に大きなサイズのトランジスタは必要なくなりレイアウトサイズの縮小にも効果がある。電源投入後、ある程度時間がたつとnrsetx信号が上昇しスタータ回路が停止するため、Ｐｃｈトランジスタ３０、３１がオフし電荷の供給がなくなる。
【００２４】
ＰｏｗｅｒＤＯＷＮ回路１３ではスイッチ３５、３６が開放状態にあることからＮｃｈトランジスタ２６のゲートレベルは電源立ち上がりとともに上昇し、上述したように、当Ｎｃｈトランジスタ２６の閾値を越えた段階で、先のＰｃｈトランジスタ３０により充電されたノード３２の電荷が放電され、その結果、ＰｏｗｅｒＤＯＷＮ回路１３の出力(lowlevelx信号)はロウからハイレベルへと遷移する。この開放されているスイッチ３５、３６はＰｏｗｅｒＯＮ検出回路１１が所望の電源レベルを検知したすなわちpondetz信号がロウからハイへ遷移を受けて、閉じられ、ＰｏｗｅｒＤＯＷＮ検出回路１３が機能し始めるようになる。このハイレベルがＰｏｗｅｒＯＮ後のＰｏｗｅｒＤＯＷＮ１３回路の初期値となる。
【００２５】
特許文献２の第１の信号発生回路ではスイッチが定義されていない為、電源投入時からずっと回路が動いており、電流パスが発生している。
これに対し、本発明の方式では、ＰｏｗｅｒＤＯＷＮ検出回路は電源電圧が第２の電位に達するまで停止状態にあるので電流パスが存在しない。この違いは電源投入時にリセット信号（ｌｏｗｌｅｖｅｌｘ→ｒｅｓｅｔｚ）を生成する為だけにＰｏｗｅｒＤＯＷＮ検出回路を用いており、ＰｏｗｅｒＤＯＷＮの厳密な電位レベルを要求しているわけではないためである。この為、電源投入時は、ダイオード接続されたＰｃｈトランジスタ→分圧抵抗を経て供給される電荷がゆっくりとノード３３に溜り、ノード３３の電位がそれを受けているＮｃｈトランジスタのしきい値に達した時点で、ＰｏｗｅｒＤＯＷＮ検出回路の出力であるｌｏｗｌｅｖｅｌｘがＨｉｇｈ→Ｌｏｗに遷移して、リセット信号が解除される。
【００２６】
図５Ａ、図５Ｂは電源のスタータ回路を示す。図５Ａは電源に接続された抵抗５１とキャパシタ５２からなるRC回路の端子から出力nrsetx信号が送出され、電源電圧の上昇に伴ってＲＣの時定数に従ってnrsetx信号が増加する旧スタータ回路例を示すものである。
【００２７】
図５Ｂは本発明にかかるスタータ回路を示すものでＲＣ出力端子にスイッチ５３を設けた。このスイッチ５３は、電源検知信号生成回路１４の出力pdresetz信号によって制御され、RCの時定数に応じてnrsetx信号が変化していく時に、この信号を強制的にゼロに設定するものである。
【００２８】
図５Ｂのスタータ回路を電源投入のたびに稼働させるには、スタータ回路をリセットすればよい。当回路の初期化を行うタイミングとしては、電源再投入時が好ましいがそれではスタータ回路自身を初期化する信号を別途用意しなければならず現実的でない。また、電源投入直後は電源電圧が低いため、トランジスタの駆動能力も小さいという懸念もある。
【００２９】
一方、ＰｏｗｅｒＤＯＷＮ検出回路１３は、ラッチ回路１２のリセット動作を制御している。当ラッチ回路１２のリセットは電源初期化に行われたものと同じであることから同タイミングでスタータ回路のリセットを実施しても問題ないことが判る。
【００３０】
しかしながらＰｏｗｅｒＤＯＷＮ検出回路１３の出力信号(lowlevelx)は電源立ち上がり時にも変化するため、同信号をそのままスタータ回路１５の初期化に用いることができないので、ＰｏｗｅｒＯＮ検出回路１１が検知レベルを検出するまで状態が遷移しないラッチ回路１２の出力porlatchx信号 との論理をとった上でスタータ回路１５の初期化制御とする。すなわち、図８Ｂの電源検知信号生成回路のＰｏｗｅｒＤＯＷＮ初期化回路に示すようにlowlevelx信号とporlatchx信号と論理をとってpdresetz信号を出力して、これにより図５Ｂに示すようにスイッチ５３をオンしている。
【００３１】
図６は電源投入から電源Downまでの一連の流れを各回路の状態遷移とともにおったものである。
図６を参照して、本発明の動作の流れてと各回路状態の遷移を説明する。
【００３２】
（１）電源投入
まず、ＰｏｗｅｒＯＮ検出回路が初期化されると共にＰｏｗｅｒＤＯＷＮ検出回路、ＰｏｗｅｒＯＮラッチ回路も初期化される。そしてスタータ回路は稼動中となる。
【００３３】
（２）電源＜ＰｏｗｅｒＯＮ
ＰｏｗｅｒＯＮ検出回路は稼動中であり、ＰｏｗｅｒＤＯＷＮ検出回路は停止状態であり、ＰｏｗｅｒＯＮラッチ回路は初期化中であり、スタータ回路は停止状態となる。
【００３４】
（３）電源〜ＰｏｗｅｒＯＮの時
ＰｏｗｅｒＯＮを検知し、ＰｏｗｅｒＤＯＷＮ検出回路は稼動中となり、ＰｏｗｅｒＯＮラッチ回路はセット状態を保存し、スタータ回路は停止状態となる。
【００３５】
（４）電源＞ＰｏｗｅｒＤＯＷＮ回路
ＰｏｗｅｒＯＮ検出回路は停止状態となり、ＰｏｗｅｒＤＯＷＮ検出回路は稼動中となり、ＰｏｗｅｒＯＮラッチ回路はセット状態を保存し、スタータ回路は停止状態となる。
【００３６】
（５）電源〜ＰｏｗｅｒＤＯＷＮの時
ＰｏｗｅｒＯＮ検出回路は停止状態となり、ＰｏｗｅｒＤＯＷＮ検出回路はＰｏｗｅｒＤＯＷＮを検知し、ＰｏｗｅｒＯＮラッチ回路は再び初期化動作を行い、スタータ回路は再び初期化動作を行う。
【００３７】
図７に示すＰｏｗｅｒＯＮラッチ回路１２は、Ｖｄｄに接続されたＰｃｈトランジスタ７１が第１の端子７２とＮｃｈトランジスタ７３を介してアースに接続されるとともに、同様にＶｄｄに接続されたＰｃｈトランジスタ７４が第２の端子７５とＮｃｈトランジスタ７６を介してアースに接続された、フリップフロップ回路からなる。
【００３８】
Ｎａｎｄ７６とインバータ７７とＮｃｈトランジスタ７８でセット用回路を構成し、Ｎｃｈトランジスタの一端は第１の端子７２に接続される。第２の端子７５に接続されたインバータ3段７９、８０、８１で状態出力回路を構成する。lowlevelx信号が入力されるインバータ８２の出力（resetz）はＮｃｈトランジスタ８３、８４に接続され、Ｎｃｈトランジスタ８３は第１の端子７２、Ｎｃｈトランジスタ８４は第２の端子に接続され、ラッチ回路の初期化を行う。Ｎｃｈトランジスタ８６はＮｃｈトランジスタ７８とバランスをとるためのダイオード接続である。
【００３９】
ＰｏｗｅｒＤＯＷＮ検出回路１３の出力（lowlevelx）がロウの時resetz信号がハイとなりＮｃｈトランジスタ８３、８４に入り、第１端子側にハイ、第２端子側にロウにしてラッチ回路をリセット（初期化）する。
【００４０】
lowlevelx信号のハイとＰｏｗｅｒＯＮ検出回路１１の出力（pondetz）のハイがＮａｎｄ７６、インバータ７７を介して、Ｎｃｈトランジスタ７８がオンし、第１の端子がロウとなり、第２の端子のＮｃｈトランジスタ７６がオフするので第２の端子がハイになると第１端子側のＮｃｈトランジスタ７３が導通して、第１端子７２をロウにする。これにより第１端子はロウ、第２端子はハイとして、セット状態が安定的にラッチされる。第２端子のハイは3段のインバータを介しロウ出力（porlatchx）を出力する。
【００４１】
図８Ａは電源検知信号発生回路のＰｏｗｅｒＯＮリセット回路であり、電源投入前あるいはリセット時は、スタータ回路の出力（nrsetx）はロウでありＰｃｈトランジスタ９１の出力はハイとなり、出力信号（porz）は確実にロウとなる。ラッチ回路がリセットでporlatchx信号がハイの時は、インバータ９5の入力はロウになり、出力信号（porz）は、ロウのままである。ラッチ回路がセットされ、porlatchx信号がロウになると、パストランジスタ９３がオンとなりlowlevelx信号のハイが伝わり、出力信号（porz）はハイとなる。これにより、ラッチ回路のセット状態が出力信号（porz）により出力される。
【００４２】
図８Ｂは電源検知信号生成回路のパワーダウンリセット回路である。
ラッチ回路１２のパワーオンリセットラッチporlatchx信号がロウの時、つまりセットされている時、Ｎｃｈパストランジスタ１０１がオンになりＰｏｗｅｒＤＯＷＮ検出回路１３の出力（lowlevelx）のロウがインバータ１０２により反転されて出力（pdresetz）がハイとして出力する。これによりＰｏｗｅｒＤＯＷＮ時のスタータ回路（図５Ｂ）の初期化が行われる。pdresetz信号がハイを出力するとスタータ回路のスイッチがオンとなり、nrsetx信号がロウとなって、ＰｏｗｅｒＤＯＷＮリセット回路（図８Ｂ）のＰｃｈトランジスタ１０３がオンして出力信号（pondetz）が再びロウになる。これにより、pondez信号は一時だけハイになり、次にロウに落ちるパルス信号として形成される。porlatchx信号がハイの時、つまりリセットされる時は、lowlevelx信号は出力に転送されない。
【００４３】
図９Ａは本発明の一実施形態の信号波形を示す。
電源が印加（ｔ＝０）されると、３つの回路（ＰｏｗｅｒＯＮ検出回路１２、ＰｏｗｅｒＤＯＷＮ検出回路１３、電源検知信号生成回路１４）の第１に初期化すべきノードに対して、スタータ回路１５の出力（nrsetx）のロウで制御された、Ｐｃｈトランジスタ３１を通して電源から該当ノードへ電荷が注入されノードの初期電位が確定する。その結果、上記３つの回路出力は電源の立ち上がりの早い段階で出力が確定する。
【００４４】
電源が印加された時に初期化すべき回路としてラッチ回路（ＰｏｗｅｒＯＮラッチ回路１２）がある。従来ではラッチ回路を構成する素子の閾値の組合せを調整することで自己完結的にラッチ回路が初期化するようにしていたが、ラッチ回路の初期化は電源の立ち上がりスピードに依存するためラッチの初期化に確実性を欠くことがあった。そこで本実施形態はラッチ回路を強制的に外部から制御することで初期化を行っている。この初期化はラッチ回路の図７のresetz信号で制御されるＮｃｈトランジスタ８３、８４を介して初期化のための素子（インバータ８２）を用いてreretz信号により行う。このresetz信号という制御信号はＰｏｗｅｒＤＯＷＮ検出回路１３の出力であるlowlevelx信号の論理反転となっている。電源投入時、ＰｏｗｅｒＤＯＷＮ検出回路１３は出力（lowlevelx）がロウとなる。図４において、スタータ回路の出力（nrsetx）で制御されるＰｃｈトランジスタ３０、３１によって充電されたノード３２が、ノード３２にドレインが接続しているＮｃｈトランジスタ２６を通して電荷が放電され、ノード３２の電位が次段のインバータ２７の閾値を下回った時にlowlevelx信号はロウからハイへ遷移する。なお、電荷を引き抜くＮｃｈトランジスタ２６のゲートはＶｄｄからダイオード接続をされたＰｃｈトランジスタ２１、抵抗２２、２３を通してゆっくりと充電され、ゲート電位が閾値に達した時に電荷の引き抜きを始める。
【００４５】
このlowlevelx信号がロウである間は、ラッチ回路の初期化素子が稼動することでラッチ回路の状態を早い段階に、すなわちporlatchx信号がハイとなるのが期待される初期値なので電源の第１の検知レベルよりも十分低い電源電圧でラッチが確定している。またラッチをリセットする信号であるresetz信号がハイである期間に対しても十分短い時間でラッチの初期化が完了し確定している。
【００４６】
続いて電源電圧が上がっていくと（あるいは電源電圧が一定で時間が十分たつと）、充電されているスタータ回路（図５Ｂ）のキャパシタの端子電圧すなわちスタータの出力電圧（nrsetx）がＰｃｈトランジスタ３０、３１の閾値を超えることから各ノードを充電していたＰｃｈトランジスタ３０、３１が停止し、スタータ回路自身のキャパシタの電位も電源電圧をフォローする（ｔ〜０．０５）ようになる。
【００４７】
更に、電源電圧が上がっていくと、第１の電位近傍に達し、ＰｏｗｅｒＤＯＷＮ検出回路が初期化（期待される初期値はハイ）される。
追って電源電圧が第２の電位に達すると、ＰｏｗｅｒＯＮ検出回路の出力pondetzがロウからハイへ遷移（ｔ〜０．１５）してこの信号を受けたラッチ回路の状態がリセットからセットに遷移し、ラッチ回路の出力（porlatchx）がハイからロウへ遷移する。図７においてラッチ回路の制御信号がＰｏｗｅｒＯＮ検出回路のpondetz信号だけでなく、ＰｏｗｅｒＤＯＷＮ検出回路のlowlevelx信号とＮａｎｄ７６で論理をとっているのは、ＰｏｗｅｒＤＯＷＮ検出回路が初期化される電源電圧よりも低い電源電圧において、ノイズやノードの電位に起因してインバータが反転し、pondetz信号がハイ（本来はロウであるはず）になる可能性から低い電源電圧で誤って電源検出をしてしまう不具合を排除するものである。電源投入時の電源電圧が低い時に不安定な状態のラッチ回路に対して、外部から強制的に初期化する機能を新たに追加したこと、ＰｏｗｅｒＯＮ側の電源検知に関し、低電圧時の誤作動を防止するために、低電圧プロテクト（pondetz信号をlowlevelx信号との論理処理）を設けることでラッチ回路の安定性を格段に向上している。
【００４８】
続いて電源電圧が落ち始めた場合、第１の電位まで電源電圧が低下すると、ＰｏｗｅｒＤＯＷＮ検出回路の出力（lowlevelx）がハイからロウへ遷移し、これを受けてラッチ回路内部のノード（resetz）がロウからハイへ遷移してラッチの状態を初期化する。その結果、ラッチ回路の出力（porlatchx）はロウからハイへ遷移して初期化される。
【００４９】
一方、電源検出信号発生回路１４のＰｏｗｅｒＯＮリセット回路（図８Ａ）ではporlatchx信号がハイの状態の時に、(1)に示すように、入力信号のlowlevelx信号がハイからロウへ遷移し、それに続いてlowlevelx信号がロウからハイへ遷移するので、porlatchx信号で制御されたＮｃｈトランジスタ９４がオンとなり、次段のインバータ９５の入力をロウに抑えることから電源検知信号生成回路の出力であるporz信号はハイからロウへ遷移することになる（図９Ｂ参照）。スタート回路の初期化（キャパシタの電荷の放電）の制御に用いる信号（pdresetz）はＰｏｗｅｒＤＯＷＮリセット回路（図８Ｂ）においてporlatchx信号とlowlevelx信号の論理を取っただけの回路を用いる。すなわち、ラッチ回路がセット状態の時、porlatchx信号はロウとなり、インバータ１０４の出力はハイとなるのでlowlevelx信号がＮｃｈトランジスタ１０１でパスされて、lowlevelx信号が(1)に示すようにロウになった瞬間に、pdresetz信号のハイが出力される。
【００５０】
図９Ａにおいて本発明の特徴をまとめると以下のようになる。
電源電圧の上昇に伴ってスタータ回路１５の出力（nrsetx）及びＰｏｗｅｒＯＮラッチ回路１２の出力（porlatchx）、ラッチ回路の内部ノード（resetz）も上昇する。電源電圧Ｖｄｄが第１の電位まで上昇し、ＰｏｗｅｒＤＯＷＮ検出回路において、nrsetx信号がＰｃｈトランジスタ３０，３１をオフすると、lowlevelx信号はハイに立ち上がる。この時、内部ノードのresetz信号はロウとなる。ここで、電源投入から内部ノードのresetz信号がロウになる区間で電源投入時の初期化が完了する。この時点では電源電圧が低いのでアナログ動作であるが、論理で説明すると、この時ラッチ回路において内部ノードの、resetz信号はlowlevelx信号の反転であるので、図７のＮｃｈトランジスタ８３は導通する。言い換えればlowlevelx信号がロウである間は図９Ａに示すようにresetz信号はハイであるのでＮｃｈトランジスタ８３は導通状態であり、ラッチ回路は初期化すなわちリセット状態にある。これによりＰｏｗｅｒＤＯＷＮ回路の出力lowlevelx信号によりＰｏｗｅｒＯＮラッチ回路の内部ノードresetz信号を作っているので、ラッチ回路を強制的に、電源投入時に初期化することができる。
【００５１】
また、電源電圧が立ち下がって第１の電位に達した時、ＰｏｗｅｒＤＯＷＮ検出回路（図４）の出力lowlevelx信号はロウに落ちる（図９Ａ）。この時電源検知信号発生回路図８ＢのＰｏｗｅｒＤＯＷＮリセット回路において、ロウのlowlevelx信号がインバータ１０２の入力に加えられpdresetz信号は一時的にハイとなる。これによりスタータ回路（図５Ｂ）の動作よりnresetx信号がロウとなる。そうするとＰｏｗｅｒＤＯＷＮリセット回路（図８Ｂ）のＰｃｈトランジスタ１０３が再びオンとなりpdresetz信号はロウに戻る。
【００５２】
上記動作をより詳しく述べる。電源電圧が低下すると、ＰｏｗｅｒＤＯＷＮ検出回路（図４）の分割電圧に基づく電位が低下するが、そのＮｃｈトランジスタ２６のしきい値に達していないので出力が論理レベルでハイを維持し、これにより３個のインバータ２７、２８，２９を通ってロウのlowlevelx信号の出力が論理レベルではハイを維持し、電位は電源電圧をフォローして低下する。電源電圧が第１の電位まで下がったことを、Ｎｃｈトランジスタ２６が検出し、オフになるとセット状態の時には閉じているスイッチ３６から電源電圧がノード３２に供給され、インバータ２７の入力がハイになるので、lowlevelx信号がロウに一時的に立ち下がる。lowlevelx信号が立ち下がるとＰｏｗｅｒＤＯＷＮリセット回路（図８Ｂ）においてporlatchx信号はまだロウであるのでこのlowlevelx信号のロウ信号がＮｃｈパストランジスタ１０１とインバータ１０２を介してハイとなってpdresetz信号を一時的にハイレベルとする。このハイレベルによってスタータ回路（図５Ｂ）のスイッチがオンしてnrsetx信号がロウとなるのでpdresetz信号は再びロウに立ち下がる。一方ではlowlevelx信号はロウとなると、ＰｏｗｅｒＯＮラッチ回路（図７）において、resetz信号はハイとなってＮｃｈトランジスタ８３が導通するのでＰｏｗｅｒＯＮラッチ回路はリセット状態に戻る。これがＰｏｗｅｒＤＯＷＮ時のラッチの初期化である。さらにpdresetz信号がハイになることによりスタータ回路のの初期化も行われnrsetx信号がロウになったことがＰｏｗｅｒＯＮ検出回路及びＰｏｗｅｒＤＯＷＮ検出回路及び電源検知信号発生回路に加えられこれらも同様に初期化される。
【００５３】
本発明は上記したようにリセット時において、パルス的にlowlevelx信号をロウにすることによって、ラッチ回路を含む電源検出回路内の全ての回路の初期化が早い時期に行うことができる。これによって挿抜動作が速くても対処可能となる。
【００５４】
次に図９Ｂを参照して説明する。
ＰｏｗｅｒＯＮ検出回路（図３）出力pondetz信号とＰｏｗｅｒＯＮラッチ回路（図７）の出力porlatchx信号について、(1)で示すように、電源投入直後はラッチ回路が初期状態（porlatchxが論理レベルでハイの状態）になるまでの間、出力（porlatchx信号）が不安定になる。このためラッチ回路の出力をそのままで電源検出回路の出力としてしまうと誤動作の原因となる。不安定な出力になるのは、ラッチ回路だけではなく、ＰｏｗｅｒＯＮ検出回路でも見られる。
【００５５】
次に電源検知信号生成回路の出力porz信号は、ＰｏｗｅｒＯＮラッチ回路のporlatchxの反転信号であり、(2)で示すように、電源検知信号発生回路でラッチ回路の出力をそのまま出力に接続せず、電源投入時は動作が安定している。ＰｏｗｅｒＤＯＷＮ検出回路の出力と論理をとってその出力を電源検出回路の出力として用いている。さらに電源投入時のノード状態を早い段階で確定させるために、スタータ回路で制御される信号nrsetxでノードの初期化を行っている。これにより、porz信号出力に浮きが見られない。
【００５６】
以上まとめると、ラッチ回路の初期化は電源投入時及びＰｏｗｅｒＤＯＷＮ時にＰｏｗｅｒＤＯＷＮ検出回路のＰｏｗｅｒＤＯＷＮ検知出力（lowlevelx信号）によって強制的に行う。
【００５７】
図１０は図１に示した本発明のシステム構成図を別の表現で表したブロック図である。ただし、ＰｏｗｅｒＯＮ検出回路１１及びスタータ回路１５は同じブロック内に示している。
【００５８】
図１１は図３に示したＰｏｗｅｒＯＮ検出回路をより詳細に示したものである。ここで分圧抵抗はトランジスタ１２２、１２３、１２５により構成されており、スタータ回路からの出力信号（nrsetx）がそれぞれＰｃｈトランジスタ回路３０、３１のゲートに接続され、pondetz信号がゲートに加えられるＰｃｈトランジスタ３６が及びpondetz信号の反転がゲートに加えられるＮｃｈトランジスタ３５がそれぞれの電流パスのスイッチに相当する。
【００５９】
図１２は図４に示したＰｏｗｅｒＤＯＷＮ検出回路をより具体的に示したものである。対応する素子には図４と同じ番号を付して説明を省略する。
さらに、本発明の他の実施形態としてパワーオンリセット信号発生回路からの出力(パワーオンリセット信号)をＰｏｗｅｒＯＮ検出回路／ＰｏｗｅｒＤＯＷＮ検出回路のスイッチの制御に用いることができる。
【００６０】
本発明の回路構成(図８Ａ)であれば、電源検知信号生成回路の出力（ｐｏｒｚ）はほとんど浮かないので、この信号をＰｏｗｅｒＯＮ検出回路／ＰｏｗｅｒＤＯＷＮ検出回路のスイッチに用いるとより安定した回路動作が期待できる。
【００６１】
この電源検知信号生成回路の出力(porz)をスイッチの制御に使った場合のブロック図を図１３に示す。
（付記１）
第１の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＤＯＷＮ検出回路及び前記第１電源検出レベルより高い第２の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＯＮ検出回路を具え、前記ＰｏｗｅｒＤＯＷＮ回路の検出信号に応答して回路内のラッチの初期化を行うことを特徴とする電源検出回路。
（付記２）
ＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路との内部に電流パスを遮断する手段を具え、前記ＰｏｗｅｒＯＮ検出回路で生成される検出信号により該遮断手段を制御することを特徴とする付記１記載の電源検出回路。
（付記３）
ＰｏｗｅｒＯＮ検出回路とＰｏｗｅｒＤＯＷＮ検出回路との内部に電流パスを遮断する手段と、
ＰｏｗｅｒＤＯＷＮ検出回路からの検出信号を受ける電源検知信号生成回路とを備え、
該電源検知信号生成回路により生成される電源検出回路の状態を示す信号により前記スイッチを制御する付記１記載の電源検出回路。
（付記４）
前記ＰｏｗｅｒＤＯＷＮ検出回路及び前記ＰｏｗｅｒＯＮ検出回路は高電位側にダイオード接続された第１導電型トランジスタ、ＧＮＤ側にダイオード接続された第２導電型トランジスタを具え、その両トランジスタの間に分圧電圧を出力するための素子を具えることを特徴とする付記１記載の電源検出回路。
（付記５）
スタータ回路を具備し、該スタータ回路はそのGND側にスイッチを具え、前記スイッチを前記ＰｏｗｅｒＤＯＷＮ検出回路の検出信号により制御して少なくとも前記ＰｏｗｅｒＤＯＷＮ検出回路と前記ＰｏｗｅｒＯＮ検出回路の初期化を行うことを特徴とする付記１記載の電源検出回路。
（付記６）
前記ＰｏｗｅｒＯＮ検出回路及びＰｏｗｅｒＤＯＷＮ検出回路は、第１導電型トランジスタを具備し、前記スタータ回路のスイッチをオンさせることにより、前記トランジスタを導通させて前記初期化を行うことを特徴とする付記５記載の電源検出回路。
（付記７）
ＰｏｗｅｒＤＯＷＮ検出回路からの検出信号を受ける電源検知信号生成回路を具備し、該電源検知信号生成回路により生成されるＰｏｗｅｒＤＯＷＮリセット信号により前記スイッチを制御する付記５記載の電源検出回路。
（付記８）
前記電源検知信号生成回路部は、入力部において、前記ＰｏｗｅｒＯＮラッチ回路の出力信号とＰｏｗｅｒＤＯＷＮ検出回路の出力であって電源投入時よりロウレベルが確定している信号と論理をとる手段を設け、ラッチ回路が確定するまでの間の電源検知信号を安定させることを特徴とする付記７記載の電源検出回路。
（付記９）
前記スタータは、第１の電源に接続された抵抗と、抵抗と第２の電源の間に接続されたキャパシタと、該抵抗とキャパシタの端子に接続されＰｏｗｅｒＯＮ検出回路及びＰｏｗｅｒＤＯＷＮ検出回路の動作を開始させるための信号を送出する出力手段と、該出力手段と接地間に設けられ、前記ＰｏｗｅｒＤＯＷＮリセット信号を受けるスイッチとからなることを特徴とする付記７記載の電源検出回路。
（付記１０）
前記ＰｏｗｅｒＯＮ検出回路から出力されるＰｏｗｅｒＯＮ検出回路の検出信号を受けて状態の遷移を行うＰｏｗｅｒＯＮラッチ回路を具備することを特徴とする請求項１あるいは付記２記載の電源検出回路。
（付記１１）
前記ラッチ回路は、入力部において、ＰｏｗｅｒＯＮ検出回路の出力（pondetz）をＰｏｗｅｒＤＯＷＮ検出回路の出力（lowlevelx）との論理処理を行うことでラッチ回路の動作安定性を向上させることを特徴とする付記１０記載の電源検出回路。
（付記１２）
前記ラッチ回路はＰｏｗｅｒＤＯＷＮ検出回路の出力（lowlevelx）による制御されるリセット端子とＰｏｗｅｒＯＮ検出回路の出力（pondetz）とにより制御されるセット端子を有することを特徴とする付記１０記載の電源検出回路。
【００６２】
（付記１３）
前記lowlevelx信号による前記ラッチの初期化は、電源投入時及びＰｏｗｅｒＤＯＷＮ時に行うことを特徴とする付記１０記載の電源検出回路。
（付記１４）
第１の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＤＯＷＮ検出回路及び前記第１電源検出レベルより高い第２の電源検出レベルを検出して検出信号を生成するＰｏｗｅｒＯＮ検出回路を具え、前記ＰｏｗｅｒＤＯＷＮ回路の検出信号に応答して回路内のラッチの初期化をＰｏｗｅｒＯＮ検出回路の出力が第２の電位に達する前からＰｏｗｅｒＤＯＷＮ検出回路に電荷を蓄積することにより、強制的に行うことを特徴とする電源検出回路。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態の電源検出回路のシステム構成図である。
【図２】検知回路の一実施形態の回路図である。
【図３】ＰｏｗｅｒＯＮ検出回路の一実施形態の回路図である。
【図４】ＰｏｗｅｒＤＯＷＮ検出回路の一実施形態の回路図である。
【図５Ａ】従来のスタータ回路を示す図である。
【図５Ｂ】本発明のスタータ回路の一実施形態を示すものである。
【図６】本発明の電源検出回路の動作の流れと各回路の状態を示す図
【図７】ＰｏｗｅｒＯＮラッチ回路の一実施形態の回路図である。
【図８Ａ】電源信号生成回路のＰｏｗｅｒＯＮリセット回路の回路図である。
【図８Ｂ】電源検知生成回路のＰｏｗｅｒＤＯＷＮリセット回路の回路図である。
【図９Ａ】本発明の電源検出回路の各回路部分の信号の動きを示すタイムチャートである。
【図９Ｂ】本発明の電源検出回路の各回路部分の信号の動きを示すタイムチャートである。
【図１０】本発明の電源検出回路のブロック図である。
【図１１】ＰｏｗｅｒＯＮ検出回路の一実施形態の具体的回路図である。
【図１２】ＰｏｗｅｒＤＯＷＮ検出回路の一実施形態の具体的回路図である。
【図１３】本発明の電源検出回路の他の実施形態のブロック図である。
【図１４】従来の電源検出回路のシステム構成図である。
【符号の説明】
【００６４】
１１  ＰｏｗｅｒＯＮ検出回路
１２  ＰｏｗｅｒＯＮラッチ回路
１３  ＰｏｗｅｒＤＯＷＮ検出回路
１４  電源検知信号生成回路
１５  スタータ回路
【図７】
0004786369.tif 000002
【図８Ａ】
0004786369.tif 000003
【図８Ｂ】
0004786369.tif 000004
【図１０】
0004786369.tif 000005
【図１１】
0004786369.tif 000006
【図１２】
0004786369.tif 000007
【図１３】
0004786369.tif 000008
【図１】
0004786369.tif 000009
【図２】
0004786369.tif 000010
【図３】
0004786369.tif 000011
【図４】
0004786369.tif 000012
【図５Ａ】
0004786369.tif 000013
【図５Ｂ】
0004786369.tif 000014
【図６】
0004786369.tif 000015
【図９Ａ】
0004786369.tif 000016
【図９Ｂ】
0004786369.tif 000017
【図１４】
0004786369.tif 000018