(57)【特許請求の範囲】
【請求項１】
マクロセルを用いて自動配置配線を利用して多層配線プロセスにより形成された半導体集積回路装置において、
上記マクロセルは、当該マクロセルの機能部と電気的に接続される複数の電源端子及び複数のグランド端子を備え、個々の電源端子及びグランド端子は、上記自動配置配線にて一つの接点として形成される導通面積を有し、
当該半導体集積回路装置の上層に配置される電源配線及びグランド配線と同層で、上記電源端子及びグランド端子より上層に配置される連結配線部であって、上記電源端子に対応して形成され全ての上記電源端子と接続される共通電源線であってそれぞれの上記電源端子とは上記導通面積にてなる接点にて接続される共通電源線、及び上記グランド端子に対応して形成され全ての上記グランド端子と接続される共通グランド線であってそれぞれの上記グランド端子とは上記導通面積にてなる接点にて接続される共通グランド線を有し、上記電源端子と上記電源配線とを上記共通電源線を介して電気的に接続し、かつ上記グランド端子と上記グランド配線とを上記共通グランド線を介して電気的に接続する連結配線部を備え、
上記マクロセル以外の領域用として形成された配線に対して上記連結配線部の内、平行に延在する第１共通電源線及び第１共通グランド線には、上記電源配線及びグランド配線との電気的接続を行い、平坦化プロセスにおけるメタル占有率に適して配置された複数の端子部を設けた、
ことを特徴とする半導体集積回路装置。
【請求項２】
上記マクロセル以外の領域用として形成された上記配線に対して上記連結配線部の内、直交方向に延在する第２共通電源線及び第２共通グランド線には、上記配線が延在して電気的接続される、請求項１記載の半導体集積回路装置。
【請求項３】
上記マクロセル以外の上記領域はスタンダードセルの領域である、請求項１又は２に記載の半導体集積回路装置。
【請求項４】
上記電源端子及び上記グランド端子は、上記マクロセルの上記機能部における電力消費量に応じた数にて配置される、請求項１から３のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の配線層が設けられると伴にマクロセルを用いた半導体集積回路装置、及び該半導体集積回路装置における電源及びグランド配線レイアウト方法に関する。
【背景技術】
【０００２】
大規模なＬＳＩを設計する方法の一つに、例えばメモリのように所定の機能を有する単位をブロックとして扱うマクロセルを用いて行う方法がある。上記マクロセル等の配置、並びに、電源及びグランドの配線のレイアウトの生成は、ソフトウエアを用いた自動配置配線ツールを用いて行われる。図１２には、チップ内に上述のマクロセル２０と、スタンダードセル領域２５とを有する半導体集積回路装置３０の平面図を示している。
【０００３】
従来のレイアウト生成の概略的な動作フローを図１３に示す。従来の動作フローでは、スタンダードセル／マクロセル・ライブラリ４１、ネットリスト４２、並びに、配置制約及び配線制約ファイル４３等からの情報を、自動配置配線ツールは、下記の各工程で適宜読み込むことにより、レイアウト生成を行う。ここで、スタンダードセル／マクロセル・ライブラリ４１には、スタンダードセル及びマクロセルのレイアウトに関する情報、遅延情報、及び電力情報等が含まれている。上記ネットリスト４２は、レイアウト生成を行うための情報を含む部分である。配置制約及び配線制約ファイル４３は、ユーザー指定の制御に用いる配置制約及び配線制約の情報を含んでいる。ステップＳ１では、上述の各情報をまず読み込み、次のステップＳ２では、スタンダードセル及びマクロセルの配置が行われる。このときにも、スタンダードセル／マクロセル・ライブラリ４１、ネットリスト４２、並びに、配置制約及び配線制約ファイル４３等から情報が読み込まれる。次のステップＳ３では、配置したスタンダードセル及びマクロセルに対する電源配線設計が行われる。尚、上記電源配線は、電源ＶＤＤ用の配線と、グランド用の配線との両方を意味する。次のステップＳ４では、配置したスタンダードセル及びマクロセルに対する信号線の配線が行われる。又、このときにも、スタンダードセル／マクロセル・ライブラリ４１、ネットリスト４２、並びに、配置制約及び配線制約ファイル４３等から情報が読み込まれる。以上の工程を経て、ステップＳ５にてレイアウト生成が終了する。生成された半導体集積回路装置の一例の平面図を図１２に示す。又、上述した従来の動作フローにおいて、配置配線されるマクロセルを図１４に示す。
【０００４】
一方、半導体集積回路装置の高速化及び高集積化のため、ますます、製造プロセスの微細化が望まれている。そのような背景から、近年の半導体プロセスにおいては、微細化による多層配線化がますます進んでいる。電源電圧の低減、及び微細プロセスによる電源（ＶＤＤ）配線における抵抗の増加は、トランジスタへの電源電圧供給を不足させる電圧降下を引き起こす深刻な要因となりつつある。よって、電源配線及びグランド配線設計は、その半導体集積回路装置の性能において、重要な設計項目となってきている。
【０００５】
上述のように、電圧降下は、電源配線及びグランド配線の抵抗成分と密接に関係するため、半導体集積回路装置の性能は、電源配線及びグランド配線の幅に大きく依存する。多層配線プロセスでは、一般的に、最上層付近における、電源配線層及びグランド配線層を構成するメタル層は、膜厚が厚く、配線抵抗が主な原因となる電圧降下に対して有効な配線層である。
半導体集積回路装置が多層配線、例えば８つの配線層にて構成されており、図１５に示すように、最下層の第１層に存在する配線１と、最上層の第８層に存在する配線８とが、平面上、領域１０にて交差する構成の場合、交差領域１５では、図１６に示すように、配線１と配線８とは、第２層から第７層における各配線２〜７をビア９にて電気的に接続することで、電気的接続が図られる。尚、符号１０は、絶縁材部分を示す。
又、トランジスタは、上記第１層の配線１の下に形成されていることから、上記トランジスタへの電力供給及び接地、さらには信号用配線は、トランジスタと接続されている第１層の配線１と、第８層や第７層の配線とを接続することでなされる。
【０００６】
又、ターゲットメタルの様々な工夫にて複雑な電源生成を行うことも従来行われている（例えば特許文献１参照）。
又、マクロセルの配置制約は、タイミング、配線混雑度によらず、電源配線の観点からも制約を受ける場合もある（例えば特許文献２参照）。
【特許文献１】特許第３４８１９３５号公報
【特許文献２】特許第３３７９７００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、上述した自動配置配線ツールでは、従来、交差領域１５には、可能な限り多くのビア９を形成するようにプログラムされている。これは、接続配線において、できるだけ大きな電流容量を確保するためである。したがって、図１６に示すように、交差領域１５における第１層から第８層までには、数多くのビア９が形成されることになる。よって、交差領域１５に信号配線を設けることは殆ど不可能となり、交差領域１５は信号配線不可能領域となってしまう。このような信号配線不可能領域は、信号配線の形成に多大な影響を与え、該影響を少なくすることは困難である。よって、可能な限り信号配線不可能領域を低減させるため、配線経路の見積もりや、マクロセルブロックの編集等に、多大な時間と労力が要する。
【０００８】
又、多層メタルプロセスでは、マクロセルの電源接続の複雑さにより、マクロセルの生成方法も複雑になってきている。図１４にマクロセル２０の従来の電源端子の一例を示す。尚、図１４に示すマクロセル２０は、メモリに相当し、ビットセルアレイ部２１、デコーダ部２２、センスアンプ部２３から構成されており、これらのビットセルアレイ部２１、デコーダ部２２、センスアンプ部２３は、上記第１層の下に形成されている。よって、マクロセル２０は、上記第１層から第２層、さらに以下に説明するように第３層及び第４層までを使用して構成される。
図１４に示すＰＧ１及びＰＧ２は、マクロセル２０における任意の電源メタル端子及びグランドメタル端子である。従来、図１７に示すように、これらの電源メタル端子ＰＧ１及びグランドメタル端子ＰＧ２は、マクロセル２０内に存在し、これらが配置される層より一階層、上の階層に配置される電源配線３及びグランド配線４のメタル配線を使用して接続される。
【０００９】
又、上述のように、従来、配線経路設計や、マクロセルブロックの編集等が困難であることから、上述の第７層や第８層に存在する電源配線及びグランド配線と接続される、マクロセル２０における電源メタル端子及びグランドメタル端子の配置設計は困難である。そこで従来では、マクロセル２０の配置位置が平面上で多少変動した場合でも、マクロセル２０における電源メタル端子ＰＧ１及びグランドメタル端子ＰＧ２が第７層や第８層に存在する電源配線及びグランド配線と平面上で交差可能なように、図１４及び図１７に示すように、マクロセル２０における電源メタル端子ＰＧ１、及びグランドメタル端子ＰＧ２は、細長い短冊形状にて形成されている。
【００１０】
したがって、マクロセル２０において、従来、不要に大きなメタル領域の形成がなされるという問題がある。又、図１８に示す「ａ」は、電源メタル端子ＰＧ１と、該電源メタル端子ＰＧ１より一つ下層のメタル層との接続部分を示し、「ｂ」は、グランドメタル端子ＰＧ２と、該グランドメタル端子ＰＧ２より一つ下層のメタル層との接続部分を示す。このように、上記下層メタル層との接続部分ａ、ｂに対しても、電源メタル端子ＰＧ１、及びグランドメタル端子ＰＧ２は、大きな領域を占めている。
【００１１】
又、上記接続部分ａ、ｂと、電源メタル端子ＰＧ１及びグランドメタル端子ＰＧ２における上記電源配線及びグランド配線の接続箇所との距離が長い場合、電源メタル端子ＰＧ１及びグランドメタル端子ＰＧ２において、上記距離分の電気抵抗が発生することになる。
【００１２】
さらに又、電源配線幅は、半導体集積回路のチップ面積に大きな影響を与えるため、電源配線幅の最適な設定は、半導体設計の重要な要素の１つである。しかし、多層メタル化が進むにつれ、電源解析手法はますます複雑化し、電源配線の最適な幅を決定することは、ますます困難になっている。
又、レイアウト生成後の電力解析において、電力系の不具合が検出された場合、フロアプランからの再作成か、レイアウトエディタ上での修正を余儀なくされる。よって生成されたレイアウトを大幅に変更することなく不具合を修正することは困難であり、多大な労力と時間の消費が発生する。
【００１３】
本発明は、上述したような問題点を解決するためになされたもので、マクロセル配置に制約を持たない簡便な半導体集積回路装置、及び当該半導体集積回路装置における電源及びグランド配線レイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の第１態様における半導体集積回路装置は、マクロセルを用いて自動配置配線を利用して多層配線プロセスにより形成された半導体集積回路装置において、
上記マクロセルは、当該マクロセルの機能部と電気的に接続される複数の電源端子及び複数のグランド端子を備え、個々の電源端子及びグランド端子は、上記自動配置配線にて一つの接点として形成される導通面積を有し、
当該半導体集積回路装置の上層に配置される電源配線及びグランド配線と同層で、上記電源端子及びグランド端子より上層に配置される連結配線部であって、上記電源端子に対応して形成され全ての上記電源端子と接続される共通電源線であってそれぞれの上記電源端子とは上記導通面積にてなる接点にて接続される共通電源線、及び上記グランド端子に対応して形成され全ての上記グランド端子と接続される共通グランド線であってそれぞれの上記グランド端子とは上記導通面積にてなる接点にて接続される共通グランド線を有し、上記電源端子と上記電源配線とを上記共通電源線を介して電気的に接続し、かつ上記グランド端子と上記グランド配線とを上記共通グランド線を介して電気的に接続する連結配線部を備え、
上記マクロセル以外の領域用として形成された配線に対して上記連結配線部の内、平行に延在する第１共通電源線及び第１共通グランド線には、上記電源配線及びグランド配線との電気的接続を行い、平坦化プロセスにおけるメタル占有率に適して配置された複数の端子部を設けた、
ことを特徴とする。
【００１６】
又、上記マクロセル以外の領域用として形成された上記配線に対して上記連結配線部の内、直交方向に延在する第２共通電源線及び第２共通グランド線には、上記配線が延在して電気的接続されるように構成してもよい。
【００１７】
又、上記マクロセル以外の上記領域はスタンダードセルの領域であってもよい。
【００１８】
又、上記電源端子及び上記グランド端子は、上記マクロセルの上記機能部における電力消費量に応じた数にて配置されるように構成してもよい。
【００１９】
さらに本発明の第２態様の、半導体集積回路装置における電源及びグランド配線レイアウト方法は、マクロセルを用いて自動配置配線を利用して多層配線プロセスにより半導体集積回路装置を形成するときにおける上記半導体集積回路装置の電源及びグランド配線レイアウト方法であって、
上記マクロセルの機能部と電気的に接続される複数の電源端子及び複数のグランド端子であって、個々の電源端子及びグランド端子は、上記自動配置配線にて一つの接点として形成される導通面積を有する電源端子及び複数のグランド端子の配置を、電源グランド端子配置部にて行い、
上記電源端子及び上記グランド端子と電気的に接続するように、当該半導体集積回路装置の上層にて電源配線及びグランド配線の配置を、電源グランド配線配置部にて行う、
ことを特徴とする。
【発明の効果】
【００２０】
本発明における上記第１態様の半導体集積回路装置、及び上記第２態様の電源及びグランド配線レイアウト方法によれば、マクロセルには、自動配置配線にて一つの接点として形成される導通面積を有する電源端子及びグランド端子を配置するようにした。従来、半導体集積回路装置において予め配置されている電源配線及びグランド配線に対してマクロセルの配置を行っていたが、本発明では、マクロセルに配置された上記電源端子及びグランド端子に対して半導体集積回路装置の電源配線及びグランド配線を配置するようにした。したがって、マクロセルのレイアウト設計において、半導体集積回路装置の電源配線及びグランド配線を考慮せずに、換言するとマクロセルにおける電源端子及びグランド端子の配置制約が全く存在しない状態にて、マクロセルのレイアウト設計を行うことができる。又、マクロセル単位での電源端子及びグランド端子の接続保証ができ、想定した電源配線設計を容易に実現することが可能となる。又、従来のように、マクロセルの電源及びグランド配線と、半導体集積回路装置の電源配線及びグランド配線との電気的接続箇所において複数のビアが形成され、いわゆる信号配線不可能領域が発生するという問題は、本発明によれば発生しない。
【００２１】
又、上記手法で生成したマクロセルレイアウトは、マクロセルの配置に一切の制約を受けず、任意の場所にマクロセルを配置可能なことから、マクロセルより上位階層のレイアウト設計者は、その設計が非常に容易になる。
【００２２】
又、半導体集積回路装置において上記マクロセル以外の領域用の電源及びグランドとして配置された配線に対して、平行に延在する共通電源線及び共通グランド線には、平坦化プロセスにおけるメタル占有率に適して配置された複数の端子部を設けた。よって、平坦化プロセスにおける任意のメタル占有率に対応することが可能となる。
【００２３】
又、上記電源端子及び上記グランド端子は、上記マクロセルの上記機能部における電力消費量に応じた数にて配置されるようにした。よって、マクロセル単位での自由な電源設計が可能となるため、消費電力の高い領域を重点的に電源メタルの接続が行うことが可能となる。
【００２４】
上記手法によれば、従来の設計手法に加えて、マクロセルを加工するステップ、つまり上記電源端子及び上記グランド端子を配置するステップが増えるだけである。よって、容易に、従来フローに取り込むことができる。又、上記手法は、従来手法と比較して非常にシンプルなため、電源配線設計の工期も短縮可能であるという効果も望める。
【発明を実施するための最良の形態】
【００２５】
本発明の実施形態である、半導体集積回路装置、並びに、当該半導体集積回路装置における電源及びグランド配線レイアウト方法について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。
又、本明細書においてマクロセルとは、例えばＮＡＮＤゲートやインバータ等の構成単位を指すのではなく、メモリやＰＬＡ等のように所定機能を実行可能な単位ブロックを意味する。
【００２６】
半導体集積回路装置における、本実施形態の上記電源及びグランド配線レイアウト方法は、マクロセルを用い多層配線プロセスにより自動配置配線ツールにて実行される。該自動配置配線ツール１０１は、コンピュータにて構成され、大きく分類して図８に示すように、制御部１０２、記憶部１０３、入力部１０４、及び表示部１０５を備える。
図８に示す制御部１０２を、ＣＰＵ（中央演算処理装置）を用いて実現した場合の構成を図９に示す。図９において、ＣＰＵ１０２−１には、処理部１０２−２、入力部１０４に対応する入力装置１０４−１、及び表示部１０５に対応するディスプレイ１０５−１が接続されると伴に、記憶部１０３に対応する、上記スタンダードセル／マクロセル・ライブラリ４１、上記ネットリスト４２、並びに、上記配置制約及び配線制約ファイル４３、さらに、以下に説明するマクロセルライブラリ１５１も接続されている。
上記処理部１０２−２は、図１０に示すように、機能上、自動配置配線部１０２１及び連結配線配置部１０２４を有し、該自動配置配線部１０２１は、電源端子グランド端子配置部１０２２、及び電源配線グランド配線配置部１０２３に区分される。これらの詳細については後述する。
【００２７】
上記自動配置配線ツール１０１にて実行される上記電源及びグランド配線レイアウト方法について説明する。
図１３を参照して説明した従来の配置配線設計のステップＳ１〜Ｓ５を行う前に、図１１に示すように、ステップＳ１１１〜Ｓ１１３が実行され、ステップＳ１１３の後、上記ステップＳ１へ移行する。即ち、上記ステップＳ１１１〜Ｓ１１３、及び上記ステップＳ１〜Ｓ５が、上記自動配置配線ツール１０１にて実行される。
【００２８】
まず、半導体集積回路装置チップの設計時には、ステップＳ１１１にて、どのようなプロセスでチップを製造するかが検討され、採用プロセスが決定される。具体的には、例えば当該半導体集積回路装置におけるメタル層を何層にするか、マクロセルを構成する層数、等が決定される。
次に、ステップＳ１１２では、上記電源端子グランド端子配置部１０２２により、マクロセルが配置される階層での電源配線設計及びフロアプランが検討される。例えば、マクロセルが第１〜第４層までのメタル層を有して形成されるとき、マクロセルの機能部と電気的に接続され第４層に形成される複数の電源端子及び複数のグランド端子の配線設計及びフロアプランが検討される。尚、上記電源端子及びグランド端子については、図１から図３を参照して以下に説明する。又、上記機能部とは、例えばマクロセルがメモリを構成している場合では、トランジスタ等が形成されたメモリセルアレイ部が相当する。
【００２９】
個々の上記電源端子及び上記グランド端子は、上記自動配置配線ツールによる設計の際に、一つの接点として形成されるときの導通面積を有する。即ち、従来では図１６を参照して上述したように、交差領域１５には、複数のビア９が形成され、一つの交差領域１５つまり一つの電気的接続箇所では複数の接点が存在する。従って上述のように信号配線不可能領域を生じさせる原因となっている。一方、本実施形態では、個々の上記電源端子及び上記グランド端子における上記導通面積は、一つのビア９が有する導通面積に相当する面積である。よって、本実施形態では、一つの電気的接続箇所には一つの接点のみが存在する。よって、本実施形態では、上記信号配線不可能領域が形成されにくくなる。
【００３０】
次のステップＳ１１３では、上記連結配線配置部１０２４により、マクロセルライブラリ１５１における情報を利用して、マクロセル１３０の加工が行われる。該加工については、図４から図６を参照して以下に説明する。
【００３１】
本実施形態では、上述のようにステップＳ１１３までにて、マクロセルにおける電源端子及びグランド端子の配置が決定され、その後、配置が決まっている上記電源端子及びグランド端子と電気的接続がなされるように、上記ステップＳ１〜Ｓ４にて、上記電源配線グランド配線配置部１０２３により、半導体集積回路装置における電源配線及びグランド配線の配置が決定される。
【００３２】
上記ステップＳ１１２にて検討される、上述したマクロセルの電源端子及びグランド端子について、図１〜図３を参照して説明する。
図１は、本実施形態の半導体集積回路装置１２０に備わるマクロセル１３０の一つの部分の平面図であり、符号１３２にて示す接点領域が上記電源端子であり、符号１３３にて示す接点領域が上記グランド端子である。又、符号１３２ａ及び符号１３３ａは、一つのビア９によって形成される導通面積部分を示している。尚、ここではマクロセル１３０は、メモリセル（ＳＲＡＭ）と仮定して説明する。
【００３３】
又、本実施形態の半導体集積回路装置１２０は、図２及び図３に示すように、８つのメタル層が積層されて構成され、第８層目に、半導体集積回路装置１２０における電源配線１２５が、第７層目にグランド配線１２６がそれぞれ配置される。又、第１層から第４層までにてマクロセル１３０を構成する場合を例に採り、符号１３１を付した部分が上述の機能部に相当する。又、図２において、第４層目に配置されメタルにてなる接点領域が上記電源端子１３２であり、図３において、第４層目に配置されメタルにてなる接点領域が上記グランド端子１３３である。
【００３４】
一般的に、多層メタルプロセスで用いられるマクロセルレイアウトは、採用プロセスにおいて設計のやり直しが発生しないように、設計可能な範囲でなるべくメタル層が少なくなるように設計が行われる。例えば、本実施形態のように、第１層から第４層の４つのメタル層プロセスで設計されたメモリセルでは、第４層よりも上層の第５層〜第８層メタルプロセスの各々において、共通的に使用することが可能となる。
【００３５】
図１に示すように、本実施形態では、上記導通面積１３２ａ，１３３ａを有するマクロセル１３０の電源端子１３２及びグランド端子１３３を配置するようにした。よって、図１４に示す従来の電源メタル端子ＰＧ１及びグランドメタル端子ＰＧ２のような、必要以上の面積を有する端子を形成しないことから、端子について配置及びサイズ等の制約が一切存在しない。即ち、マクロセル１３０のレイアウト設計において、任意の電源配線が行えるような、電源端子１３２及びグランド端子１３３が存在すればよい。
又、図２及び図３からも明らかなように、導通面積１３２ａ，１３３ａを有する電源端子１３２及びグランド端子１３３を形成したことから、第１層から第４層において、従来のように上記信号配線不可能領域が形成されるのを防止又は低減することができる。
【００３６】
又、上述した電源端子１３２及びグランド端子１３３は、マクロセルの機能部における電力消費量に応じた数にて配置することができる。図７には、図１に示す電源端子１３２及びグランド端子１３３の配置と異なった、電源端子１３２及びグランド端子１３３の配置を有するマクロセル１３５を示している。
即ち、マクロセル１３５も上記マクロセル１３０と同様に、その機能部は、ビットセルアレイ部２１、デコーダ部２２、センスアンプ部２３から構成されている。ビットセルアレイ部２１は、アクセスされるメモリビットセルのみが電力を消費するので、その消費電力は少ない。これに対しセンスアンプ部２３は、電力を消費することから、比較的電力消費量が多い。よって、ビットセルアレイ部２１に比してセンスアンプ部２３には、より多くの電源端子１３２及びグランド端子１３３を配置するのが好ましい。図７は、そのような配置を行ったマクロセル１３５を示している。
マクロセル１３５における電源端子１３２及びグランド端子１３３も上層に配置されている電源配線１２５及びグランド配線１２６に電気的に接続される。
【００３７】
電力消費量に応じて配置される電源端子１３２及びグランド端子１３３の配置数等の接続割合は、マクロセルの機能部の活性化率、本実施形態ではメモリの活性化率や、マクロセル１３５の上層に配置される電源配線１２５及びグランド配線１２６の幅寸法、及びメタル容量やデカップリング容量の大きさ、配線リソース等々の要因によって決定することができる。
【００３８】
次に、上記ステップＳ１１３にて検討される、上述したマクロセル１３０の加工工程について、図４〜図６を参照して説明する。
当該半導体集積回路装置１２０における、本例では第８層目に配置される電源配線１２５、及び本例では第７層目に配置されるグランド配線１２６と同じ層で、電源端子１３２及びグランド端子１３３よりも上層において、図４に示す連結配線部１４０が配置される。即ち、本実施形態の半導体集積回路装置１２０を平面的に見たとき、第４層までにおいて配置された機能部１３１及び電源端子１３２及びグランド端子１３３を有するマクロセル１３０の領域の上層には、第７層及び第８層において、連結配線部１４０が配置される。このような連結配線部１４０は、共通電源線１４１と、共通グランド線１４２とを有する。
尚、本実施形態では、連結配線部１４０は、電源配線１２５及びグランド配線１２６と同じ層に配置したが、電源配線１２５及びグランド配線１２６よりも下層に配置することもできる。
【００３９】
共通電源線１４１は、例えば図１に示すように配置された各電源端子１３２に対応して形成され、全ての電源端子１３２とビア９を介して接続される電源線である。該共通電源線１４１は、電源配線１２５が配置される第８層目に配置される。又、共通電源線１４１と、それぞれの電源端子１３２とは、上記導通面積１３２ａにてなる接点にて接続される。尚、図１には、マクロセル１３０において配置された電源端子１３２の内の一部のみを図示しており、又、上述のように各電源端子１３２に対応して共通電源線１４１が形成されることから、共通電源線１４１は、図４に示すように、例えば格子状の形態にて構成される。
【００４０】
上記共通グランド線１４２は、例えば図１に示すように配置された各グランド端子１３３に対応して形成され、全てのグランド端子１３３とビア９を介して接続されるグランド線である。該共通グランド線１４２は、グランド配線１２６が配置される第７層目に配置される。共通グランド線１４２と、それぞれのグランド端子１３３とは、上記導通面積１３３ａにてなる接点にて接続される。該共通グランド線１４２も各グランド端子１３３に対応して形成されることから、上述の共通電源線１４１と同様に、共通グランド線１４２も、図４に示すように、例えば格子状の形態にて構成される。
【００４１】
上述の、共通電源線１４１及び共通グランド線１４２を有する連結配線部１４０は、電源端子１３２と上記電源配線１２５とを共通電源線１４１を介して電気的に接続し、かつグランド端子１３３と上記グランド配線１２６とを共通グランド線１４２を介して電気的に接続する。
【００４２】
上記ステップＳ１１３では、このような連結配線部１４０が設計され、さらに、当該半導体集積回路装置１２０において、平面的に見て、マクロセル１３０が配置された領域の上層に位置する第７層目には、連結配線部１４０の共通グランド線１４２が配置され、第８層目には、連結配線部１４０の共通電源線１４１が配置される。
このように連結配線部１４０が配置されることから、本実施形態では、半導体集積回路装置１２０における電源配線１２５をマクロセル１３０における電源端子１３２に、半導体集積回路装置１２０におけるグランド配線１２６をマクロセル１３０におけるグランド端子１３３に接続する方法に関して、何ら制約なく行うことが可能となる。
又、連結配線部１４０が、以下に説明する構成をさらに備えることで、電源配線１２５及びグランド配線１２６と、電源端子１３２及びグランド端子１３３との電気的接続をより容易に行うことが可能となる。
【００４３】
即ち、図４に示すように、共通電源線１４１及び共通グランド線１４２では、それぞれの周囲部分は、枠状にメタル配線を施しており、図内の上下方向に位置する第１共通電源線１４１１及び第１共通グランド線１４２１には、これらの第１共通電源線１４１１及び第１共通グランド線１４２１から枠外へ突出する複数の端子部１４１２，１４２２が、第１共通電源線１４１１及び第１共通グランド線１４２１の延在方向に沿って、適宜な間隔にて形成されている。一方、図内の左右方向に位置する第２共通電源線１４１３及び第２共通グランド線１４２３には、端子部１４１２，１４２２は形成されていない。
【００４４】
ここで、第１共通電源線１４１１及び第１共通グランド線１４２１は、当該半導体集積回路装置１２０においてマクロセル１３０以外の領域、即ち、図１２に示すスタンダードセル２５の領域のために形成された、図１２に示す、配線２５ａ，２５ｂに対して平行に延在する配線に相当し、第２共通電源線１４１３及び第２共通グランド線１４２３は、配線２５ａ，２５ｂに対して直交する方向に延在する配線に相当する。尚、配線２５ａは、電源用の配線であり第８層目に配置され、配線２５ｂはグランド用の配線であり第７層目に配置されているものとする。
【００４５】
それぞれの端子部１４１２は、図５に示すように、第８層目に配置されている上記電源配線１２５に電気的に接続され、それぞれの端子部１４２２は、図６に示すように、第７層目に配置されている上記グランド配線１２６に電気的に接続される。
【００４６】
上述のように、例えば端子部１４１２は、適宜な間を開けて形成され、電源配線１２５に電気的に接続されることから、第８層目において、第１共通電源線１４１１と電源配線１２５との間のスペースが全て配線で占められてしまうことはない。このように端子部１４１２は、適切な配線の占有率の達成に貢献する。又、近年の微細化プロセスにおけるＣＭＰ（Chemical Mechanical Polish）平坦化に適したレイアウト形状を得るために、メタル配線部分と、非メタル配線部分との比であるメタル占有率を適宜な割合に調整するのが好ましい。端子部１４１２は、上記メタル占有率の調整にも寄与することができる。ここで、メタル占有率として、配線が例えば２０〜３０％程度を占めるのが好ましい。
又、上述した効果は、端子部１４２２についても同様である。
【００４７】
一方、第２共通電源線１４１３及び第２共通グランド線１４２３は、上述のように配線２５ａ，２５ｂに対して直交する方向に延在していることから、配線２５ａ，２５ｂは、そのまま延在させることで、第２共通電源線１４１３及び第２共通グランド線１４２３と電気的に接続することができる。つまり、配線２５ａは第２共通電源線１４１３に、配線２５ｂは第２共通グランド線１４２３に、それぞれ電気的に接続される。
尚、図５及び図６において、斜線を施した部分がマクロセル１３０の配置階層、つまり本実施形態では第７層及び第８層に施されるメタル配線を示している。又、本実施形態では、マクロセル１３０を配置する階層の共通電源線１４１及び共通グランド線１４２において、コンタクトホールを形成することなく共通電源線１４１及び共通グランド線１４２を形成することが可能である。
又、本実施形態では、共通電源線１４１及び共通グランド線１４２を用いることで、マクロセル１３０の配置場所が特定され、限定されてしまうことはない。
【００４８】
以上説明したように、上記ステップＳ１１１〜１１３の動作が実行される。その後、上述したように、上記ステップＳ１〜Ｓ４が実行され、半導体集積回路装置における電源配線及びグランド配線の配置が決定される。
したがって本実施形態では、上述したように、マクロセルのレイアウト設計において、半導体集積回路装置の電源配線及びグランド配線を考慮せずに、マクロセルのレイアウト設計を行うことができる。又、マクロセル単位での電源端子及びグランド端子の接続保証ができ、想定した電源配線設計を容易に実現することが可能となる。
【産業上の利用可能性】
【００４９】
本発明は、複数の配線層が設けられると伴にマクロセルを用いた半導体集積回路装置、及び該半導体集積回路装置における電源及びグランド配線レイアウト方法に適用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態である半導体集積回路装置に備わるマクロセルの平面図である。
【図２】図１に示すＡ−Ａ部におけるマクロセルの断面図である。
【図３】図１に示すＢ−Ｂ部におけるマクロセルの断面図である。
【図４】本発明の実施形態である半導体集積回路装置に備わり、図１に示すマクロセルの上層に配置される連結配線部の平面図である。
【図５】図４に示す連結配線部の内、共通電源線の平面図である。
【図６】図４に示す連結配線部の内、共通グランド線の平面図である。
【図７】図１に示すマクロセルの変形例における平面図である。
【図８】本発明の実施形態である電源及びグランド配線レイアウト方法を実行する自動配置配線ツールの概略構成を示すブロック図である。
【図９】図８に示す制御部を構成を示すブロック図である。
【図１０】図９に示す処理部の構成を示すブロック図である。
【図１１】本発明の実施形態である電源及びグランド配線レイアウト方法の動作フローを示すフローチャートである。
【図１２】従来の半導体集積回路装置における電源配線及びグランド配線の配置を示す半導体集積回路装置の平面図である。
【図１３】従来の電源及びグランド配線レイアウト方法の動作フローを示すフローチャートである。
【図１４】従来の半導体集積回路装置に備わるマクロセルの平面図であり、従来の端子形状を説明するための平面図である。
【図１５】従来の半導体集積回路装置に備わるマクロセルの平面図である。
【図１６】図１５に示すＡ−Ａ’部におけるマクロセルの断面図である。
【図１７】従来の半導体集積回路装置において、マクロセルの端子と電源配線及びグランド配線との配置を示す平面図である。
【図１８】従来のマクロセルにおける端子を示す、マクロセルの平面図である。
【符号の説明】
【００５１】
２５…スタンダードセル、２５ａ、２５ｂ…配線、
１２０…半導体集積回路装置、１２５…電源配線、１２６…グランド配線、
１３０…マクロセル、１３１…機能部、１３２…電源端子、１３３…グランド端子、
１４０…連結配線部、１４１…共通電源線、１４２…共通グランド線、
１４１１…第１共通電源線、１４２１…第１共通グランド線、
１４１２、１４２２…端子部、１４１３…第２共通電源線、
１４２３…第２共通グランド線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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