(57)【特許請求の範囲】
【請求項１】
負荷を駆動するための電子回路であって、
電源から第１の電圧を受け取るように結合された第１の電圧端子と、
電源から第２の電圧を受け取るように結合された第２の電圧端子と、
前記第１の電圧端子と前記第２の電圧端子との間の高電圧状態または通常の電圧状態中に電子スイッチをオンにするために、前記電子スイッチの制御端子の電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された駆動トランジスタを含む、駆動回路と、
アクティブであるとき、前記第１の電圧端子と前記第２の電圧端子との間の低電圧状態中に前記電子スイッチをオンにするために、前記電子スイッチの前記制御端子の前記電圧を前記第２の電圧端子にクランプし、その結果、前記電子スイッチが、前記低電圧状態中に負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合されたクランプトランジスタを含む、クランプ回路と、
前記第１の電圧端子および前記クランプ回路と電気通信する低電圧検出回路であって、前記低電圧状態を検出し、前記低電圧状態中に前記クランプ回路がアクティブになることを可能にする信号を前記クランプ回路に供給するように構成された低電圧検出回路と
を備える、電子回路。
【請求項２】
前記電子スイッチが、ＢＪＴまたはＤＭＯＳである、請求項１に記載の電子回路。
【請求項３】
前記電子スイッチがＦＥＴであり、前記制御端子が前記ＦＥＴのゲートである、請求項１に記載の電子回路。
【請求項４】
前記ＦＥＴがｐチャネルＦＥＴであり、前記第１の電圧端子が電力線電圧端子であり、前記第２の電圧がグランド電圧である、請求項３に記載の電子回路。
【請求項５】
前記ＦＥＴがｎチャネルＦＥＴであり、前記第１の電圧がグランド電圧であり、前記第２の電圧が電力線電圧である、請求項３に記載の電子回路。
【請求項６】
前記駆動回路が、前記ＦＥＴの前記ゲートに吸い込むか、前記ＦＥＴの前記ゲートから電流を吐き出すように構成された１象限駆動回路である、請求項３に記載の電子回路。
【請求項７】
前記駆動回路が、前記ＦＥＴの前記ゲートに電流を吸い込み、前記ＦＥＴの前記ゲートから電流を吐き出すように構成された２象限駆動回路である、請求項３に記載の電子回路。
【請求項８】
前記電子スイッチの前記制御端子を前記第１の電圧端子にクランプするように結合された第２のクランプ回路をさらに備える、請求項１に記載の電子回路。
【請求項９】
前記第２のクランプ回路が、前記電子スイッチの前記制御端子を前記第１の電圧端子にクランプすることによって前記電子スイッチをオフにするために、前記電子スイッチの前記制御端子に結合されたドレイン端子および前記第１の電圧端子に結合されたソース端子を有するソース共通構成のトランジスタを備える、請求項８に記載の電子回路。
【請求項１０】
前記駆動トランジスタがオンになると、前記電子スイッチの前記制御端子の前記電圧が、前記第２の電圧端子に対して浮くように、前記ソースフォロワ構成で結合された前記駆動トランジスタが、前記電子スイッチの前記制御端子に結合されたソース端子および前記第２の電圧端子に結合されたドレイン端子を含む、請求項１に記載の電子回路。
【請求項１１】
前記高電圧状態下で、前記電子スイッチの前記制御端子と前記電子スイッチのソース端子との間のゲート−ソース電圧（ＶＧＳ）が、前記電子スイッチに損傷を与えることになるレベルまで増大することができないように、前記駆動トランジスタのゲート端子の基準を前記第１の電圧端子とする、請求項１０に記載の電子回路。
【請求項１２】
前記クランプ回路がアクティブであるとき、前記クランプトランジスタが前記電子スイッチの前記制御端子を前記第２の電圧端子にクランプすることができるように、前記ソース共通構成で結合された前記クランプトランジスタが、前記第２の電圧端子に結合されたソース端子および前記電子スイッチの前記制御端子に結合されたドレイン端子を含む、請求項１に記載の電子回路。
【請求項１３】
前記検出回路が、前記第１および第２の電圧のうちのより高い電圧が低電圧閾値と交差したかどうかを判断するためのコンパレータを含む、請求項１に記載の電子回路。
【請求項１４】
前記第１および第２の電圧のうちの１つまたは両方が、バッテリ、交流発電機、発電機、電圧もしくは電流レギュレータ、自動車制御装置、または高電圧状態および低電圧状態を受けやすい自動車電源によって供給される、請求項１に記載の電子回路。
【請求項１５】
前記電子スイッチが、モータを駆動するように構成される、請求項１に記載の電子回路。
【請求項１６】
前記モータが、ポンプモータである、請求項１５に記載の電子回路。
【請求項１７】
前記検出回路が、前記第１の電圧の急速な電圧変動が前記第２のクランプ回路を連動させるのを制限する、ヒステリシス、フィルタ、または両方を備える、請求項１に記載の電子回路。
【請求項１８】
電界効果トランジスタ（ＦＥＴ）のゲートを駆動する方法であって、
ソースフォロワ構成またはエミッタフォロワ構成で結合された駆動トランジスタを含む駆動回路を用いて前記ＦＥＴの前記ゲートを駆動するステップであって、前記駆動回路が、第１または第２の端子の高電圧または通常の電圧状態下で、前記ＦＥＴが負荷に電力を供給することが可能になるように、前記ＦＥＴの前記ゲートを前記第１の端子の電圧と前記第２の端子の電圧との間の中間電圧レベルまで駆動するように構成された、駆動するステップと、
前記第１または第２の端子が、低電圧状態下にあるかどうかを検出するステップと、
前記低電圧状態が検出される場合、前記ＦＥＴが、前記低電圧状態下で前記負荷に供給される電力を増強することができるように、前記第１または第２の電圧端子のどちらかに前記ゲートをクランプする、ソース共通構成またはエミッタ共通構成で結合されたクランプトランジスタを含む、クランプ回路を用いて前記ゲートを駆動するステップと
を含む方法。
【請求項１９】
負荷を駆動するための電子回路であって、
電源から電圧を受け取るように結合された電源端子と、
前記電源のグランドに結合されたグランド端子と、
ｐチャネル電界効果トランジスタ（ＦＥＴ）のゲートを駆動するための回路であって、
前記電源端子と前記グランド端子との間の高電圧状態または通常の電圧状態中に、前記ｐチャネルＦＥＴをオンにするために、前記ｐチャネルＦＥＴの前記ゲートの電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された第１の駆動トランジスタを含む、第１の駆動回路、および
アクティブであるとき、前記電源端子と前記グランド端子との間の低電圧状態中に前記ｐチャネルＦＥＴをオンにするために、前記ｐチャネルＦＥＴの前記ゲートの前記電圧を前記グランド端子にクランプし、その結果、前記ｐチャネルＦＥＴが、前記低電圧状態中に負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合された第１のクランプトランジスタを含む、第１のクランプ回路
を含む回路と、
ｎチャネルＦＥＴのゲートを駆動するための回路であって、
前記電源端子と前記グランド端子との間の前記高電圧状態または前記通常の電圧状態中に、前記ｎチャネルＦＥＴをオンにするために、前記ｎチャネルＦＥＴの前記ゲートの電圧を中間電圧レベルまで駆動するように構成された、ソースフォロワ構成またはエミッタフォロワ構成で結合された第２の駆動トランジスタを含む、第２の駆動回路、および
アクティブであるとき、前電源端子と前記グランド端子との間の低電圧状態中に、前記ｎチャネルＦＥＴをオンにするために、前記ｎチャネルＦＥＴの前記ゲートの前記電圧を前記電源端子にクランプし、その結果、前記ｎチャネルＦＥＴが、前記低電圧状態中に前記負荷に供給される電力を増強することができるように構成された、ソース共通構成またはエミッタ共通構成で結合された第２のクランプトランジスタを含む、第２のクランプ回路
を含む回路と、
前記電子回路が前記低電圧状態下で動作中かどうかを判断するために前記電源端子と通信し、前記第１および第２のクランプ回路が前記低電圧状態中にアクティブになることを可能にする信号を供給するために前記第１および第２のクランプ回路と通信する検出回路と
を備える電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、負荷を駆動するためのシステムおよび方法に関し、より詳細には、高電力、通常の電力および低電力状態下で負荷を駆動するためのシステムおよび方法に関する。
【背景技術】
【０００２】
[0002]Ｈブリッジと呼ばれる電子回路は、電動モータを駆動する、すなわち電動モータに電力を供給するのに使用されることが多い。Ｈブリッジは、一連のスイッチとして動作することができ、スイッチが閉じられると、モータを流れる電流の経路を提供する。４スイッチまたは「フル」Ｈブリッジは、モータをオフ、順方向でモータをオン、逆方向でモータをオンにするために使用され得る。
【０００３】
[0003]２スイッチまたは「ハーフ」Ｈブリッジは、負荷に電力を供給するのに使用され得る２つのスイッチを有する。ハーフＨブリッジは、モータ駆動回路、スイッチング増幅回路、スイッチング電源回路などで時々使用される。
【０００４】
[0004]Ｈブリッジ回路中のスイッチは、トランジスタ、すなわち電界効果トランジスタ（ＦＥＴ）またはＢＪＴトランジスタなどの電子スイッチによって実装されることが多い。周知のように、ＦＥＴをオンまたはオフにするためには、電圧が、トランジスタのゲートに印加されなければならない。ＢＪＴの場合は、トランジスタのベースに供給される電流が、トランジスタをオンおよびオフにするために使用される。ただし、いくつかのＨブリッジ設計では、低電圧状態下でＦＥＴを適切にオンまたはオフにするのに十分厳格にトランジスタのゲートを駆動することが困難である可能性がある。他のＨブリッジの設計では、高電圧状態下でトランジスタのゲートが厳格に駆動されすぎ、ゲート−ソース間電圧（Ｖｇｓ）が大きくなりすぎる場合、ＦＥＴが損傷する可能性がある。当技術分野で周知のように、ＦＥＴは、典型的に、概略回路図で使用される、ソース、ドレインおよびゲート端子を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
[0005]多くの用途では、Ｈブリッジは、高電圧状態下でも低電圧状態下でも動作可能でなければならない。例えば、自動車のポンプモータを駆動するＨブリッジは、バッテリまたは交流発電機によって供給される電圧に大きなスイングを受ける可能性がある。これらスイングは、エンジンの始動、種々の速度でのエンジンの作動、電動窓またはワイパーモータのオンおよびオフなどによって生じ得る。これらの理由で、高電圧、低電圧および通常の電圧状態下で、Ｈブリッジのスイッチを駆動することができる回路を提供することは有益となるはずである。
【課題を解決するための手段】
【０００６】
[0011]一態様では、電界効果トランジスタ（ＦＥＴ）のゲートを駆動するための電子回路であって、その電子回路が、電源から第１の電圧を受け取るように結合された第１の電圧端子と、電源から第２の電圧を受け取るように結合された第２の電圧端子とを含む。駆動回路は、第１の電圧端子と第２の電圧端子との間の高電圧状態または通常の電圧状態中に電子スイッチをオンにするために、電子スイッチの制御端子の電圧を中間電圧レベルまで駆動するように構成される。クランプ回路は、アクティブであるとき、第１の電圧端子と第２の電圧端子との間の低電圧状態中に電子スイッチをオンにするために、電子スイッチの制御端子の電圧を第２の電圧端子にクランプし、その結果、電子スイッチが、低電圧状態中に負荷に供給される電力を増強することができるように構成される。低電圧検出回路は、低電圧状態を検出し、低電圧状態中にクランプ回路がアクティブになることを可能にする信号をクランプ回路に供給するように構成される。
【０００７】
[0012]電子回路は、電子スイッチのゲートを第１の電圧端子にクランプすることによって電子スイッチをオフにするために、電子スイッチの制御端子に結合されたドレイン端子および第１の電圧端子に結合されたソース端子を有する、ソース共通構成のトランジスタも含むことができる。検出回路が、第１および第２の電圧のうちのより高い電圧が、低電圧閾値と交差したかどうかを判断するためのコンパレータを含むことができる。
【０００８】
[0013]電子回路は、ｐチャネルＦＥＴ、ｎチャネルＦＥＴまたは両方を駆動するように構成され得る。電子回路は、Ｈブリッジ配置（ａｒｒａｎｇｅｍｅｎｔ）で構成されてもよく、モータなどの負荷を駆動するために使用され得る。
【０００９】
[0014]いくつかの実施形態では、上記の電子回路は、任意の組合せで以降の１つまたは複数の態様を含むことができる。
【００１０】
[0015]上記の電子回路のいくつかの実施形態では、電子スイッチが、ＢＪＴまたはＤＭＯＳである。
【００１１】
[0016]上記の電子回路のいくつかの実施形態では、電子スイッチがＦＥＴであり、制御端子はＦＥＴのゲートである。
【００１２】
[0017]上記の電子回路のいくつかの実施形態では、ＦＥＴがｐチャネルＦＥＴであり、第１の電圧端子が電力線電圧端子であり、第２の電圧がグランド電圧である。
【００１３】
[0018]上記の電子回路のいくつかの実施形態では、ＦＥＴがｎチャネルＦＥＴであり、第１の電圧がグランド電圧であり、第２の電圧が電力線電圧である。
【００１４】
[0019]上記の電子回路のいくつかの実施形態では、駆動回路が、ＦＥＴのゲートに吸い込む（ｓｉｎｋ）か、ＦＥＴのゲートから電流を吐き出す（ｓｏｕｒｃｅ）ように構成された１象限駆動回路である。
【００１５】
[0020]上記の電子回路のいくつかの実施形態では、駆動回路が、ＦＥＴのゲートに電流を吸い込み、ＦＥＴのゲートから電流を吐き出すように構成された２象限駆動回路である。
【００１６】
[0021]いくつかの実施形態では、上記の電子回路が、電子スイッチの制御端子を第１の電圧端子にクランプするように結合された第２のクランプ回路をさらに備える。
【００１７】
[0022]上記の電子回路のいくつかの実施形態では、第２のクランプ回路が、ＦＥＴのゲートを第１の電圧端子にクランプすることによってＦＥＴをオフにするために、ＦＥＴのゲートに結合されたドレイン端子、および第１の電圧端子に結合されたソース端子を有するソース共通構成のトランジスタを備える。
【００１８】
[0023]上記の電子回路のいくつかの実施形態では、トランジスタがオンになると、電子スイッチの制御端子の電圧が、第２の電圧端子に対して浮く（ｆｌｏａｔ）ように、駆動回路が、電子スイッチの制御端子に結合されたソース端子および第２の電圧端子に結合されたドレイン端子を有する、ソースフォロワ構成で結合されたトランジスタを含む。
【００１９】
[0024]上記の電子回路のいくつかの実施形態では、高電圧状態下で、ＦＥＴのゲートとＦＥＴのソース端子との間のゲート−ソース電圧（ＶＧＳ）が、ＦＥＴに損傷を与えることになるレベルまで増大することができないように、トランジスタのゲート端子の基準を第１の電圧端子とする。
【００２０】
[0025]上記の電子回路のいくつかの実施形態では、クランプ回路がアクティブであるとき、トランジスタが電子スイッチの制御端子を第２の電圧端子にクランプできるように、クランプ回路が、第２の電圧端子に結合されたソース端子および電子スイッチの制御端子に結合されたドレイン端子を有する、ソース共通構成で結合されたトランジスタを含む。
【００２１】
[0026]上記の電子回路のいくつかの実施形態では、検出回路が、第１および第２の電圧のうちのより高い電圧が、低電圧閾値と交差したかどうかを判断するためのコンパレータを含む。
【００２２】
[0027]上記の電子回路のいくつかの実施形態では、第１および第２の電圧のうちの１つまたは両方が、バッテリ、交流発電機、発電機、電圧もしくは電流レギュレータ、自動車制御装置、または高電圧状態および低電圧状態を受けやすい自動車電源によって供給される。
【００２３】
[0028]上記の電子回路のいくつかの実施形態では、電子スイッチが、モータを駆動するように構成される。
【００２４】
[0029]上記の電子回路のいくつかの実施形態では、モータが、ポンプモータである。
【００２５】
[0030]上記の電子回路のいくつかの実施形態では、検出回路が、第２のクランプ回路を連動させることから、第１の電圧の急速な電圧変動を制限する、ヒステリシス、フィルタ、または両方を備える。
【００２６】
[0031]別の態様では、電界効果トランジスタ（ＦＥＴ）のゲートを駆動する方法が、駆動回路を用いてＦＥＴのゲートを駆動するステップであって、駆動回路が、第１または第２の端子の高電圧または通常の電圧状態下で、ＦＥＴが負荷に電力を供給することが可能になるように、ＦＥＴのゲートを第１の端子の電圧と第２の端子の電圧との間の中間電圧レベルまで駆動するように構成された、駆動するステップを含む。方法は、第１または第２の端子が、低電圧状態下にあるかどうかを検出するステップと、低電圧状態が検出される場合、ＦＥＴが、低電圧状態下で負荷に供給される電力を増強することができるように、第１または第２の電圧端子のどちらかにゲートをクランプするクランプ回路を用いてゲートを駆動するステップも含む。
【００２７】
[0032]別の態様では、負荷を駆動するための電子回路が、電源から電圧を受け取るように結合された電源端子と、電源のグランドに結合されたグランド端子とを含む。電子回路は、ｐチャネル電界効果トランジスタ（ＦＥＴ）のゲートを駆動するための回路も含む。ｐチャネルＦＥＴのゲートを駆動するための回路は、電源端子とグランド端子との間の高電圧状態または通常の電圧状態中に、ｐチャネルＦＥＴをオンにするために、ｐチャネルＦＥＴのゲートの電圧を中間電圧レベルまで駆動するように構成された第１の駆動回路と、アクティブであるとき、第１の電圧端子と第２の電圧端子との間の低電圧状態中にｐチャネルＦＥＴをオンにするために、ｐチャネルＦＥＴのゲートの電圧をグランド端子にクランプし、その結果、ｐチャネルＦＥＴが、低電圧状態中に負荷に供給される電力を増強することができるように構成された第１のクランプ回路と、ｎチャネルＦＥＴのゲートを駆動するための回路とを含む。ｎチャネルＦＥＴのゲートを駆動するための回路は、電源端子とグランド端子との間の高電圧状態または通常の電圧状態中に、ｎチャネルＦＥＴをオンにするために、ｎチャネルＦＥＴのゲートの電圧を中間電圧レベルまで駆動するように構成された第２の駆動回路と、アクティブであるとき、第１の電圧端子と第２の電圧端子との間の低電圧状態中にｎチャネルＦＥＴをオンにするために、ｎチャネルＦＥＴのゲートの電圧を電源端子にクランプし、その結果、ｎチャネルＦＥＴが、低電圧状態中に負荷に供給される電力を増強することができるように構成された第２のクランプ回路とを含む。電子回路は、電子回路が低電圧状態下で動作中かどうかを判断するために電源端子と通信し、第１および第２のクランプ回路が低電圧状態中にアクティブになることを可能にする信号を供給するために第１および第２のクランプ回路と通信する、検出回路も含む。
【図面の簡単な説明】
【００２８】
【図１】[0006]ｐチャネルおよびｎチャネルＦＥＴのゲートを駆動するための電子回路の回路図である。
【図２】[0007]低電圧、通常の電圧および／または高電圧状態下で、ＦＥＴのゲートを駆動するためのプロセスの流れ図である。
【図３】[0008]低電圧、通常の電圧および／または高電圧状態下で、ｐチャネルＦＥＴのゲートを駆動するための電子回路の回路図である。
【図４】[0009]低電圧、通常の電圧および／または高電圧状態下で、ｎチャネルＦＥＴのゲートを駆動するための電子回路の回路図である。
【図５】[0010]モータを駆動するためのＨブリッジ構成で配置された、低電圧、通常の電圧および／または高電圧状態下で、ｎチャネルおよびｐチャネルＦＥＴのゲートを駆動するための電子回路の回路図である。
【発明を実施するための形態】
【００２９】
[0033]本文書内で使用される用語ＦＥＴは、電界効果トランジスタを言う。ＦＥＴは、ＭＯＳＦＥＴ、ＪＦＥＴ、ＩＧＦＥＴ、カーボンナノチューブＦＥＴ（ＣＮＴＦＥＴ）、ＤＮＡＦＥＴ、ＭＥＳＦＥＴ、ＮＯＭＦＥＴ、ＰＯＷＥＲ  ＦＥＴ、または任意のタイプの電界効果トランジスタとすることができる。本明細書で使用される用語ＦＥＴは、電子スイッチなどのＦＥＴに類似したまたは均等な回路にも適用され得る。
【００３０】
[0034]本文書内で使用される用語「オフ」は、トランジスタの動作に関係して使用されるとき、ドレイン端子とソース端子（または、ＢＪＴのコレクタとエミッタ）との間に電流が流れていないかそれに近い、トランジスタの非導通状態を言う。「オフ」状態の一例は、ＦＥＴのカットオフ、サブスレッショルドもしくは弱反転モード、またはＢＪＴのカットオフモードである。
【００３１】
[0035]本文書内で使用される用語「オン」は、トランジスタの動作に関係して使用されるとき、ドレイン端子とソース端子（または、ＢＪＴのコレクタとエミッタ）との間に電流が流れることができる、トランジスタの導通モードを言う。「オン」は、トランジスタの飽和モードか線形／抵抗性モードのどちらかを言うことができる。「オン」状態の一例は、ＦＥＴのトライオード、線形、飽和もしくはアクティブモード、またはＢＪＴのフォワードアクティブもしくは飽和モードである。
【００３２】
[0036]本明細書で使用される用語「ノード」および用語「端子」は、回路の素子または分岐が接続され得る点を言うことができる。
【００３３】
[0037]ＦＥＴは、ｎチャネルかｐチャネルのどちらかとすることができる。図面は、ＰからＮまでのＰＮ接合を指す矢印を有する共通のＦＥＴ記号を使用してＦＥＴを示す。例えば、図１では、ＦＥＴ１０８およびＦＥＴ１２４に対して使用される記号は、ｐチャネルＦＥＴを示し、ＦＥＴ１１４およびＦＥＴ１６０に対して使用される記号は、ｎチャネルＦＥＴを示す。ただし、本発明の代替実施形態は、ｐチャネルＦＥＴの代わりにｎチャネルＦＥＴを使用するかその逆でもよく、図面に示すＦＥＴの代わりに代替の構成部品を使用してもよく、プロセッサによって実行される、もしくはコンピュータ可読記憶媒体に記憶された実行可能コードを用いて、本発明の全てまたは一部を実施してもよく、または、種々の他の実施形態で本発明を実施してもよいことが当業者には理解されよう。図面は、エンハンスメントモードＦＥＴとしていくつかのＦＥＴ、およびデプレッションモードＦＥＴとして他のＦＥＴを示すが、これは限定するものではない。種々の実施形態では、エンハンスメントモードＦＥＴが、所望の場合はデプレッションモードＦＥＴに置き換えられるかその逆でもよい。
【００３４】
[0038]本文書内で使用されるＦＥＴは、端子を駆動、または端子を電圧レベルまで「駆動」すると、ＦＥＴは、一般に、オンになり、ドレイン端子の電圧が特定の電圧レベルに達することが可能となる。いくつかの例では、ＦＥＴが駆動されると、ドレイン端子の電圧は、ソース電圧のレベルに達することができる。本文書内で使用される用語「駆動」は、端子の電圧が、特定の電圧レベルにクランプされまたは維持されることを示し得るが、ＦＥＴがオンであることも意味することができ、電流がＦＥＴを流れることが可能となり、駆動された端子またはソース端子の電圧が特定の電圧レベルに対して浮くことが可能となる。
【００３５】
[0039]図１を参照すると、負荷１０２を駆動するための回路１００が示される。回路１００は、ｐチャネルＦＥＴ１０８のゲート端子１０６を駆動するための部分回路１０４と、ｎチャネルＦＥＴ１１４のゲート端子１１２を駆動するための部分回路１１０とを含む。図示のように、ｐチャネルＦＥＴ１０８は、電源端子１１６に結合されたソース端子、負荷１０２に結合されたドレイン端子および部分回路１０４によって駆動されるゲート端子１０６を有することができる。ｎチャネルＦＥＴは、グランド１１８に結合されたソース端子と、負荷１０２に結合されたドレイン端子と、部分回路１１０によって駆動されるゲート端子１１２とを有することができる。電源端子１１６は、「ハイ」が３Ｖ、５Ｖ、１２Ｖ、２４Ｖなどの安定化直流電圧、またはグランド端子１１８に対する任意の他の所望の電圧を供給することができる。電源端子１１６は、回路１００および負荷１０２によって要求される電流を吐き出し可能とすることもできる。一実施形態では、電源端子１１６は、限定しないが、バッテリ、交流発電機、発電機、電圧もしくは電流レギュレータ、自動車制御装置、または高電圧状態および低電圧状態を受けやすい別の電源、を含む電源からの電力を受け取ることができる。
【００３６】
[0040]部分回路１０４および１１０によって駆動されると、ｐチャネルＦＥＴ１０８およびｎチャネルＦＥＴ１１４は、負荷１０２に電力を供給するように、交替にスイッチオンとオフになることができる。例えば、ｐチャネルＦＥＴ１０８がオンになり、ｎチャネルＦＥＴ１１４がオフになると、電流は、電源端子１１６からｐチャネルＦＥＴ１０８を通って負荷１０２に流れることができる。同様に、ｐチャネルＦＥＴ１０８がオフになり、ｎチャネルＦＥＴ１１４がオンになると、負荷１０２は、ｎチャネルＦＥＴ１１４を通ってグランド１１８に結合され得る。ｐチャネルＦＥＴ１０８とｎチャネルＦＥＴ１１４を交替にオンとオフにすることによって、負荷１０２に供給される電力の量は、正確に制御され得る。一実施形態では、ｐチャネルＦＥＴ１０８のゲート端子１０６に供給される電圧、および／またはｎチャネルＦＥＴ１１４のゲート端子１１２に供給される電圧は、負荷１０２に供給される電力の量を制御するために、パルス幅変調され得る。
【００３７】
[0041]ｐチャネルＦＥＴ１０８およびｎチャネルＦＥＴ１１４は、任意のタイプの電圧制御された電流源または電子スイッチとすることができる。一実施形態では、ｐチャネルＦＥＴ１０８およびｎチャネルＦＥＴ１１４が、ＪＦＥＴ、ＭＯＳＦＥＴ、または任意のタイプのＦＥＴとすることができる。ｐチャネルＦＥＴ１０８およびｎチャネルＦＥＴ１１４は、リレー、ＢＪＴ、ＤＭＯＳトランジスタ、またはスイッチをオンおよびオフにすることができる任意の他のタイプの電気構成部品もしくは回路によっても置き換えられ得る。
【００３８】
[0042]負荷１０２は、モータとして示すが、任意のタイプの電気的負荷とすることができる。一実施形態では、負荷１０２が、抵抗、ファンモータ、電源レギュレータ、シリコンチップ、車両中でパワーステアリングポンプを駆動するモータなどとすることができる。
【００３９】
[0043]ｐチャネルＦＥＴ１０８のゲート端子１０６を駆動するために、部分回路１０４が、制御信号１２０を受信することができる。制御信号１２０は、ＦＥＴ１２４のゲートに結合され得る。ＦＥＴ１２４のソース端子は、電源端子１１６に結合され、ＦＥＴ１２４のドレイン端子は、ｐチャネルＦＥＴ１０８のゲート端子１０６に結合され得る。この配置では、制御信号１２０が、ロー（すなわちグランド電位）になると、ＦＥＴ１２４は、飽和モードでオンになり、ゲート端子１０６を電源端子１１６にクランプ、すなわちゲート端子１０６をハイにクランプし、ｐチャネルＦＥＴ１０８をオフにする。
【００４０】
[0044]一実施形態では、制御信号１２０が、パルス幅変調信号とすることができる。制御信号１２０のパルス幅は、ｐチャネルＦＥＴ１０８がどのくらいの時間オンまたはオフであるか制御することによって、負荷１０２に供給される電力を制御することができる。
【００４１】
[0045]制御信号１２０は、ＦＥＴ１２６のゲートにも結合され得る。ＦＥＴ１２４と同様に、ＦＥＴ１２６は、ソース共通構成でも配置され得る。ＦＥＴ１２６のソースは、電源端子１１６に結合され、ＦＥＴ１２６のドレインは、ＦＥＴ１３０のゲートを駆動するために、端子１２８に結合され得る。
【００４２】
[0046]ＦＥＴ１３０は、ソースフォロワまたはドレイン共通構成で接続され得る。言い換えれば、ＦＥＴ１３０のドレインが、グランド１１６に結合され、ＦＥＴ１３０のソースは、ｐチャネルＦＥＴ１０８のゲート端子１０６に結合される。以降で検討するように、これにより、ＦＥＴ１３０は、ゲート端子１０６をグランドにクランプするのではなく、ゲート端子１０６を中間電圧レベルまで駆動することが可能となる。
【００４３】
[0047]ＦＥＴ１３０が、ゲート端子１０６を中間電圧まで駆動することができるように、部分回路１０４は、電圧レギュレータ１３２と、抵抗１３４とを含むこともできる。一実施形態では、電圧レギュレータ１３２が、図１に示すツェナーダイオード、または電源端子１１６とＦＥＴ１３０のゲートとの間で一定の電圧を維持することができる任意のタイプの電圧レギュレータとすることができる。一実施形態では、電圧レギュレータ１３２が、電源端子１１６とＦＥＴ１３０のゲートとの間の最大電圧を供給することができる。言い換えれば、電圧レギュレータ１３２は、電源端子１１６とＦＥＴ１３０のゲートとの間の電圧が既定の電圧より低くなることは可能であるが、既定の電圧より高くならないように構成され得る。抵抗１３４により、端子１２８の電圧がグランドに対して浮くことが可能となる。
【００４４】
[0048]部分回路１０４は、ソース共通構成でＦＥＴ１３６も含む。ＦＥＴ１３６のソースは、グランドに結合され、ＦＥＴ１３６のドレインは、ゲート端子１０６に結合され、ＦＥＴ１３６のゲートは、制御信号１３８を受信するために結合され得る。
【００４５】
[0049]回路１００の実施形態では、部分回路１０４が、制御信号１３８を生成する論理回路１４０を含むことができる。論理回路１４０は、論理信号１４４を生成するために結合されたコンパレータ１４２を含むことができる。電源端子１１６の電圧が既定の閾値より低く降下するときは必ず、コンパレータ１４２は、信号１４４をアサートし（すなわち信号１４４にハイ電圧を供給する）、電源端子１１６の電圧が既定の閾値より高いときは必ず、信号１４４をデアサートする（すなわち信号１４４にロー電圧を供給する）ように構成され得る。回路１００の実施形態では、既定の閾値が、電源端子１１６の低電圧状態を検出するために設定され得る。言い換えれば、コンパレータ１４２は、電源端子１１６の低電圧状態中に信号１４４をアサートし、電源端子１１６の通常の電圧または高電圧状態中に信号１４４をデアサートすることができる。
【００４６】
[0050]論理回路１４０が、制御信号１２０および論理信号１４４を受信し、制御信号１３８を生成するように結合されたＡＮＤゲート１４６も含むことができる。ＡＮＤゲート１４６は、制御信号１２０と論理信号１４４の両方がハイであるときは必ず、制御信号１３８をアサートし、制御信号１２０か論理信号１４４のどちらかがローであるときは必ず、制御信号１３８をデアサートするように構成され得る。この構成では、ＡＮＤゲート１４２が、低電圧状態中にＦＥＴ１３６のゲートへ制御信号１２０を通過させ、通常の電圧および高電圧状態中にＦＥＴ１３６をオフにするように働くことができる。
【００４７】
[0051]種々の実施形態では、部分回路１１０が、部分回路１０４に対して反対に動作することができる。当技術分野で周知のように、ＰＮＰおよびＮＰＮトランジスタは、スイッチング用途で使用されるとき、互いに補完する。例えば、ｐチャネルＦＥＴ１０８は、ゲート端子１０６の電圧がハイになるとオフになり、ゲート端子１０６の電圧がローになるとオンになるが、ｎチャネルＦＥＴ１１４は、反対に動作し、ゲート端子１１２の電圧がハイになるとオンになり、ゲート端子１１２の電圧がローになるとオフになる。したがって、ゲート端子１１４は、ゲート端子１０６とは逆に駆動されるべきであるので、部分回路１１０は、ゲート端子１１４を逆に駆動するように構成され得る。こういうものとして、部分回路１１０は、部分回路１０４内の素子に対する相補的素子から成ることができる。部分回路１１０の論理および電圧レベルは、部分回路１０４のそれに対して反対になり得るが、２つの部分回路は、互いに補完し、類似した動作をすることが、当業者には理解されよう。
【００４８】
[0052]部分回路１１０は、ＦＥＴ１２４と反対の配置で、グランド１１０に結合されたソースおよびゲート端子１１２に結合されたドレインを有するｎチャネルＦＥＴ１４８を含むことができる。ＦＥＴ１４８のゲートは、制御信号１５０を受信するように結合される。ＦＥＴ１５２のゲートも、制御信号１５０を受信する。ＦＥＴ１５２のソースがグランド１１８に結合され、ＦＥＴ１５２のドレインはＦＥＴ１５４のゲートに結合され、その結果、ＦＥＴ１５２がオンになると、ＦＥＴ１５２は、ＦＥＴ１５４のゲートをグランド１１８にクランプすることができ、ＦＥＴ１５２がオフになると、ＦＥＴ１５４のゲートの電圧は、中間電圧レベルに維持され得る。
【００４９】
[0053]ＦＥＴ１５４が、ゲート端子１１２を中間電圧まで駆動することができるように、部分回路１１０は、電圧レギュレータ１５６と、抵抗１５８とを含むこともできる。一実施形態では、電圧レギュレータ１５６が、図１に示すツェナーダイオード、またはグランド１１８とＦＥＴ１５４のゲートとの間の一定の電圧を維持することができる任意のタイプの電圧レギュレータとすることができる。一実施形態では、電圧レギュレータ１５６は、グランド１１８とＦＥＴ１５４のゲートとの間の電圧を最大電圧に制限することができる。言い換えれば、電圧レギュレータ１５６は、グランド１１８とＦＥＴ１５４のゲートとの間の電圧が既定の電圧より低くなることは可能であるが、既定の電圧より高くならないように構成され得る。抵抗１５８は、ＦＥＴ１５４のゲートの電圧を電源端子１１６の電圧に引っ張るプルアップ抵抗として働くことができ、それにより、ＦＥＴ１５４のゲートの電圧が、ＦＥＴ１５２によってグランド１１８にクランプされることが可能になる。
【００５０】
[0054]部分回路１１０は、ソース共通構成でＦＥＴ１６０も含むことができる。ＦＥＴ１６０のソースは、電力端子１１６に結合され、ＦＥＴ１６０のドレインは、ゲート端子１１２に結合され、ＦＥＴ１６０のゲートは、制御信号１６２を受信するように結合され得る。
【００５１】
[0055]回路１００の一実施形態では、部分回路１１０が、制御信号１６２を生成する論理回路１６４を含むことができる。図１に示す論理回路１６４は、論理信号１６８を生成するように結合されたコンパレータ１６６を含む。コンパレータ１６６は、電源端子１１６の電圧が既定の閾値より低く降下するときは必ず、信号１６８をデアサートし（すなわち信号１６８にロー電圧を供給する）、電源端子１１６の電圧が既定の閾値より高いときは必ず、信号１６８をアサートする（すなわち信号１６８にハイ電圧を供給する）ように構成され得る。回路１００の実施形態では、既定の閾値が、電源端子１１６の低電圧状態を検出するように設定され得る。言い換えれば、コンパレータ１６６は、電源端子１１６で低電圧状態中に信号１６８をアサートし、電源端子１１６で通常の電圧または高電圧状態中に信号１６８をデアサートすることができる。
【００５２】
[0056]論理回路１６４が、制御信号１５０と、論理信号１６８とを受信し、制御信号１３８を生成するように結合されたＯＲゲート１７０も含むことができる。ＯＲゲート１４６は、制御信号１５０か論理信号１６８のどちらかがハイであるときは必ず、制御信号１６２をアサートし、制御信号１５０と論理信号１６８の両方がローであるときは必ず、制御信号１６２をデアサートするように構成され得る。この構成では、ＯＲゲート１７０が、低電圧状態中にＦＥＴ１６０のゲートへ制御信号１５０を通過させ、通常の電圧および高電圧状態中にＦＥＴ１６０をオフ状態に維持するために、通常の電圧および高電圧状態中に信号１６２を高電圧に維持するように働くことができる。
【００５３】
[0057]一実施形態では、ｐチャネルＦＥＴ１０８とｎチャネルＦＥＴ１１４が、交替にスイッチオンとオフになることができる。例えば、ｐチャネルＦＥＴ１０８がオンになると、ｎチャネルＦＥＴ１１４がオフになることができ、その逆もあり得る。これにより、電子回路１００が、負荷１０２を電源端子１１６に、また負荷１０２をグランド１１８に、交替に結合させることが可能になり得る。この目標のために、ＦＥＴが、電源端子１１６とグランドとの間の短絡回路、または電流が流れることができない開回路を作り出さないように、制御信号１２０および１５０は、反対の状態を有することができる。
【００５４】
[0058]図２をさらに参照すると、流れ図は、負荷を駆動するためのプロセス２００を示す。種々の実施形態では、プロセス２００が、電子回路１００（図１）によって実施され得る。開始ブロック２０２は、回路１００の電源がオンになるときなどの、回路１００の動作の開始を表す。ブロック２０４に示すように、回路１００は、動作するとき、低電圧状態が生じたかどうかを検出することができる。例えば、コンパレータ１４２およびコンパレータ１６６は、電源端子１１６の低電圧状態が生じているかどうかを検出し、低電圧状態が生じているかどうかに応じて、コンパレータ１４２およびコンパレータ１６６が、それぞれ制御信号１４４および１６８をアサートまたはデアサートすることができる。
【００５５】
[0059]ブロック２０６に示すように、低電圧状態が検出されない場合、電子回路１００は、ゲート端子１０６および１１２を、電圧端子を基準とする中間電圧レベルまで駆動することができる。例えば、部分回路１０４を見ると、ＦＥＴ１３６がオフのままになるように、論理回路１４０は、ＦＥＴ１３６のゲートに一定の電圧を提供することができる。この状態下で、ＦＥＴ１３６がオフでない限り、ＦＥＴ１３０は、ゲート端子１０６の電圧を中間電圧まで駆動することができる。中間電圧は、通常の電圧および高電圧状態下で、ＦＥＴ１０８をオンにするのに十分な低さとすることができる。中間電圧は、ＦＥＴ１０８が、高電圧状態によって損傷しないように電圧レギュレータ１３２によっても制限され得る。例えば、電源端子１１６の電圧は、高電圧状態により増大するが、ゲート端子１０６の電圧が低く引っ張られる場合、ｐチャネルＦＥＴ１０８の大きいゲート−ソース間電圧（Ｖｇｓ）が、ｐチャネルＦＥＴ１０８に損傷を与える可能性がある。損傷の可能性を低減するために、電圧レギュレータ１３２および抵抗１３４により、ＦＥＴ１３０によって駆動されるとき、ゲート端子１０６の電圧が、電源端子１１６の電圧に追従することが可能となる。
【００５６】
[0060]高電圧または通常の電圧状態下で、コンパレータ１４２およびＡＮＤゲート１４６が、論理信号１３８をローに保ち、制御信号１２０がＦＥＴ１３６のゲートへ通過することを回避する。したがって、高電圧または通常の電圧状態下で、ＦＥＴ１３６は、オフのままであり、ゲート端子１０６の電圧はＦＥＴ１２４およびＦＥＴ１３０によって駆動される。
【００５７】
[0061]これにより、ゲート端子１０６の電圧が、ＦＥＴ１３０によってローに駆動されるとき、グランド１１８に引っ張られるのではなく中間電圧まで駆動されることが可能となる。言い換えれば、ゲート端子１０６の電圧が、ゲート端子１２８の電圧に追従し、ゲート端子１２８の電圧は、電源端子１１６の電圧に追従する。したがって、ｐチャネルＦＥＴ１０８のゲート−ソース間電圧（Ｖｇｓ）が、ｐチャネルＦＥＴ１０８に損傷を与えるのに十分なほど大きくならないように、電源端子１１６の電圧が増大するにつれて、ゲート端子１０６の電圧も増大する。
【００５８】
[0062]実例として、制御信号１２０がハイになるとＦＥＴ１２６はオフになる。ＦＥＴ１２６がオフになると、端子１２８の電圧は、抵抗１３４によってプルダウンされる。ただし、端子１２８の電圧が、電源端子１１６の電圧を基準とし、追従するように、電圧レギュレータ１３２は、端子１２８と電源端子１１６との間の最大電圧を維持する。
【００５９】
[0063]例えば、電圧レギュレータ１３２が、１２Ｖの逆降伏電圧をもつツェナーダイオードであり、電源端子１１６の電圧が、２４Ｖの高電圧状態を受けていると仮定する。この事例では、制御信号１２０がハイになると、ＦＥＴ１２６およびＦＥＴ１２４は、オフになり、端子１２８の電圧が１２Ｖとなり得る。これは、電圧レギュレータ１３２の両側の電圧が、１２Ｖ（Ｖｐｏｗｅｒ−Ｖｒｅｇｕｌａｔｏｒ＝２４Ｖ−１２Ｖ＝１２Ｖ）となり得るからである。電源端子１１６の電圧が１８Ｖであった場合、端子１２８の電圧は６Ｖ（Ｖｐｏｗｅｒ−Ｖｒｅｇｕｌａｔｏｒ＝１８Ｖ−１２Ｖ＝６Ｖ）となるはずである。したがって、電圧レギュレータ１３２は、電源端子１１６の電圧より低く固定された量の電圧に、端子１２８の電圧を結び付けることができる。電源端子１１６の電圧が増大するにつれて、端子１２８の電圧も増大する。
【００６０】
[0064]ＦＥＴ１３０がドレイン共通構成で結合されるので、ＦＥＴ１３０は、ソースフォロワと同様に働くことができる。言い換えれば、ＦＥＴ１３０のソースの電圧（すなわちゲート端子１０６の電圧）は、その近似した利得をもつＦＥＴ１３０のゲートの電圧に追従する。したがって、電源端子１１６の電圧が増大するにつれて、端子１２８およびゲート端子１０６の電圧は、ＦＥＴ１０８のＶｇｓが、ＦＥＴ１０８に損傷を与えるのに十分なほど大きくならないように追従する。
【００６１】
[0065]部分回路１１０は相補的に働くことができることが、当業者には理解されよう。例えば、高電圧または通常の電圧状態下で、コンパレータ１６６およびＯＲゲート１７０が、論理信号１６２をローに保ち、制御信号１５０がＦＥＴ１６０のゲートへ通過することを回避する。この環境下では、ＦＥＴ１６０がオフのままであり、ゲート端子１１２の電圧はＦＥＴ１４８およびＦＥＴ１５４によって駆動される。
【００６２】
[0066]これにより、ゲート端子１１２の電圧が、ＦＥＴ１５４によってハイに駆動されると、電源端子１１６にクランプされるのではなく中間電圧まで駆動されることが可能となり得る。実例として、制御信号１５０がハイになると、ＦＥＴ１４８は、オンとなり、ゲート端子１１２の電圧をグランド１１８に引っ張ることができる。ＦＥＴ１５２は、ＦＥＴ１５４がオフになるように、端子１７２をグランド１１８に引っ張ることもできる。ただし、制御信号１５０がローになると、ＦＥＴ１４８およびＦＥＴ１５２はオフになり得る。ＦＥＴ１５２がオフになると、端子１２８の電圧は、抵抗１５８によってプルアップされ得る。ただし、端子１７２の電圧がグランド１１８を基準とするように、電圧レギュレータ１５８は、端子１７２とグランド１１８との間の最大電圧を維持することができる。これにより、ゲート端子１１２の電圧が、ｎチャネルＦＥＴ１１４に損傷を与えるほど高くならないように、十分なＦＥＴ１５４のドレイン−ソース間電圧（Ｖｄｓ）となり得る。
【００６３】
[0067]実例として、制御信号１５０がローになると、ＦＥＴ１５２は、オフになり得る。ＦＥＴ１５２がオフになると、端子１７２の電圧は、抵抗１５８によって引っ張られ得る。ただし、電圧レギュレータ１５６は、端子１７２とグランド１１８との間の最小電圧に維持することができる。
【００６４】
[0068]例えば、電圧レギュレータ１５６が、１２Ｖの逆降伏電圧をもつツェナーダイオードであり、電源端子１１６の電圧が、２４Ｖの高電圧状態を受けていると仮定する。この事例では、制御信号１５０がローになると、ＦＥＴ１５２およびＦＥＴ１４８は、オフになり、端子１７２の電圧は、１２Ｖとなり得る。これは、電圧レギュレータ１５６の両側の電圧が、１２Ｖ（Ｖｐｏｗｅｒ−Ｖｒｅｇｕｌａｔｏｒ＝２４Ｖ−１２Ｖ＝１２Ｖ）となり得るからである。この例では、電源端子１１６の電圧が１８Ｖであった場合、端子１２８の電圧は１２Ｖのままであるはずであり、ＦＥＴ１５４の電圧Ｖｇｓは、６Ｖ（Ｖｐｏｗｅｒ−Ｖｒｅｇｕｌａｔｏｒ＝１８Ｖ−１２Ｖ＝６Ｖ）となるはずである。
【００６５】
[0069]図２を再び参照すると、ブロック２０４で低電圧状態が検出される場合、電子回路は、ブロック２０８に示すように、電圧端子にそれぞれゲート端子１０６と１１２とをクランプすることによって、ゲート端子１０６および１１２を駆動することができる。部分回路１０４を見ると、例えば、低電圧状態が検出される場合、制御信号１２０がハイになると、ＦＥＴ１３６がゲート端子１０６をグランドにクランプすることができるように、論理回路１４０は、制御信号１２０をＦＥＴ１３６のゲートへ通過させることができる。
【００６６】
[0070]部分回路１０４を見ると、低電圧状態下で、ＦＥＴ１３０を用いてゲート端子１０６を中間電圧まで駆動するのではなく、ＦＥＴ１３６を用いてゲート端子１０６をグランド１１８にクランプすることにより、ｐチャネルＦＥＴ１０８がより大きい電力を負荷１０２に供給することが可能となり得る。低電圧状態下でゲート端子１０６をグランド１１８にクランプすることにより、ＦＥＴ１０８および１１４が、常にオンとなり、または可能な限り全ての電圧状態に対してオンになることが可能となる。これにより、負荷１０２は電力がある限り受け取ることが可能になるだけでなく、こうした状態下で、ＦＥＴ１０８および１１４によって放散される電力も制限され得る。
【００６７】
[0071]ＦＥＴ１３６が、ソース共通構成で結合されるので、ＦＥＴ１３６がオンになると、ＦＥＴ１３６のＶｄｓは比較的小さくなり得る。このドレイン−ソース間電圧（Ｖｄｓ）が比較的小さいと、ＦＥＴ１３６がゲート端子１０６の電圧をローに引っ張ることが可能となり得る。対照的に、上記で説明したＦＥＴ１３０のＶｄｓは、比較的大きいので、ドレイン共通ＦＥＴ１３０がｐチャネルＦＥＴ１０８を完全にオンにする能力は、低電圧状態下では抑制され得る。
【００６８】
[0072]部分回路１１０は、相補的に働くことができる。部分回路１１０を見ると、低電圧状態下で、ＦＥＴ１５４を用いてゲート端子１１２を中間電圧まで駆動するのではなく、ＦＥＴ１６０を用いてゲート端子１１２を電源端子１１６にクランプすることにより、ｎチャネルＦＥＴ１１４がより大きい電力を負荷１０２に供給することが可能となり得る。低電圧状態下でゲート端子１１２を電源端子１１６にクランプすることにより（または、ゲート端子１０６をグランド１１８にクランプすることにより）、ＦＥＴ１０８および１１４が、常にオンとなり、または可能な限り全ての電圧状態に対してオンになることが可能となる。これにより、負荷１０２は電力がある限り受け取ることが可能になるだけでなく、こうした状態下で、ＦＥＴ１０８および１１４によって放散される電力も制限され得る。
【００６９】
[0073]ＦＥＴ１６０が、ソース共通構成で結合されるので、ＦＥＴ１６０がオンになると、ＦＥＴ１６０のＶｄｓは比較的小さくなり得る。このＶｄｓが比較的小さいと、ＦＥＴ１６０がゲート端子１１２の電圧をローに引っ張ることが可能となり得る。対照的に、上記で説明したＦＥＴ１５４のＶｄｓは、比較的大きいので、ＦＥＴ１５４がｎチャネルＦＥＴ１１４を完全にオンにする能力は、低電圧状態下では抑制され得る。
【００７０】
[0074]図２を再び参照すると、ブロック２０４に示すように、プロセス２００が、低電圧状態をチェックすることができる。低電圧状態が検出される場合、回路１００は、ゲート端子１０６をグランド１１８にクランプすることによってｐチャネルＦＥＴ１０８をオンにすることができ、ゲート端子１１２を電源端子１１６にクランプすることによってｎチャネルＦＥＴ１１４をオンにすることができて、上記で説明したように負荷１０２に供給される電力の量を増強することができる。低電圧状態が検出されない場合、ｐチャネルＦＥＴ１０８および／またはｎチャネルＦＥＴ１１４が高電圧状態によって損傷を受けないように、ゲート端子１０６および／またはゲート端子１１２は、中間電圧レベルまで駆動され得る。
【００７１】
[0075]一実施形態では、電子回路１００が、低電圧、通常の電圧または高電圧状態下で動作中かどうかを判断するために、ブロック２０４で、プロセス２００は電圧状態を継続的に監視することができる。電圧状態が、低から、通常または高へ変化するとき、電子回路は、ボックス２０６に示す、電圧端子を基準とする中間電圧までゲート端子を駆動するステップと、ボックス２０８に示す、ゲート端子を電圧端子にクランプするステップとの間で切り替えることができる。
【００７２】
[0076]図１に示すように、ＦＥＴ１３０は、１象限ドライバとして働くことができる。言い換えれば、ＦＥＴ１３０は、電流を吸い込むことのみでき、電流を吐き出すことはできない。このため、ＦＥＴ１３０およびＦＥＴ１３６は、短絡回路状態を作り出すことなく両方とも同時にオンになることができる。別の実施形態では、ＦＥＴ１３０は、２象限構成で配置されるか、２象限ドライバで置き換えられ得る。こうした配置では、ＦＥＴ１３０が低電圧状態中にオフになることを確実にするために、電子回路１００は、制御信号（図示せず）を含むことができ、その結果、ＦＥＴ１３０およびＦＥＴ１３６は、同時にオンにならず、短絡回路状態が起きない。
【００７３】
[0077]同様に、ＦＥＴ１５４が、端子１１２に電流を吐き出すことのみでき、端子１１２から電流を吸い込むことができない１象限ドライバとして構成される。このため、ＦＥＴ１５４およびＦＥＴ１６０は、短絡回路状態を作り出すことなく両方とも同時にオンにすることができる。別の実施形態では、ＦＥＴ１５４が、２象限構成で配置されるか、２象限ドライバで置き換えられ得る。こうした配置では、ＦＥＴ１５４が低電圧状態中にオフになることを確実にするために、電子回路１００は、制御信号（図示せず）を含むことができ、その結果、ＦＥＴ１５４およびＦＥＴ１６０は、同時にオンにならず、短絡回路状態が起きない。
【００７４】
[0078]ここで図３を参照すると、プロセス２００が、他の電子回路によっても実施され得る。例えば、図３は、負荷３０２を駆動する回路３００を示す。電子回路３００は、部分回路１０４（図１）と同一または類似の構成部品を含むことができ、ｐチャネルＦＥＴ３０８のゲート端子３０４を部分回路１０４のそれと類似の方式で駆動することができる。図示のように、電子回路３００が負荷３０２に電流を吐き出すように、負荷３０２は、ｐチャネルＦＥＴ３０８のドレインおよびグランド１１８に結合され得る。
【００７５】
[0079]ここで図４を参照すると、プロセス２００が、負荷４０２を駆動するための電子回路４００によって実施され得る。電子回路４００は、部分回路１１０（図１）と同一または類似の構成部品を含むことができ、ｎチャネルＦＥＴ４０８のゲート端子４０４を部分回路１１０のそれと類似の方式で駆動することができる。図示のように、負荷４０２は、ｎチャネルＦＥＴ３０８のドレインおよび電源端子４１０に結合され、その結果、電子回路４００は、負荷のための電流シンクとして働くことができ、ｎチャネルＦＥＴ４０８のゲート端子４０４を部分回路１１０のそれと類似の方式で駆動することができる。
【００７６】
[0080]ここで図５を参照すると、モータ５０２などの負荷を駆動するための電子回路５００を示す。ただし、これは限定するものではなく、モータ５０２は、任意のタイプの負荷とすることができる。
【００７７】
[0081]図示のように、回路５００は、ｐチャネルＦＥＴ１０８ａを駆動するための部分回路１０４ａ、ｐチャネルＦＥＴ１０８ｂを駆動するための部分回路１０４ｂ、ｎチャネルＦＥＴ１１４ａを駆動するための部分回路１１０ａ、およびｎチャネルＦＥＴ１１４ｂを駆動するための部分回路１１０ｂをもつＨブリッジ構成で配置され得る。部分回路１０４ａおよび１０４ｂは、部分回路１０４（図１）と同一または類似の構成部品を含むことができ、部分回路１０４と同様の方式で動作することができる。同様に、部分回路１１０ａおよび１１０ｂは、部分回路１１０（図１）と同一または類似の構成部品を含むことができ、部分回路１１０と同様の方式で動作することができる。
【００７８】
[0082]Ｈブリッジ構成で配置されるとき、部分回路１０８ａ、１０８ｂ、１１０ａおよび１１０ｂは、モータ５０２の速度および方向を制御するために使用され得る。モータ５０２を第１の方向に駆動するために、部分回路１０４ａが、ｐチャネルＦＥＴ１０８ａをオフにすることができ、部分回路１１０ｂは、ｎチャネルＦＥＴ１１４ｂをオフにすることができる。次いで、部分回路１０４ｂが、ｐチャネルＦＥＴ１０８ｂをオンすることができ、部分回路１１０ａが、ｎチャネルＦＥＴ１１４ａをオンにすることができ、その結果、電流経路は、電源端子５０４から、ｐチャネルＦＥＴ１０８ｂを通って、矢印５０６の示す方向でモータ５０２を通って、ｎチャネルＦＥＴ１１４ａを通って、最後にグランド１１８へと、作られる。部分回路１０８ｂおよび／または部分回路１１０ａは、モータ５０２に供給される電力の量を制御するために、ＦＥＴ１０８ｂおよび／またはＦＥＴ１１４ａに、それぞれオンおよびオフのパルスも送ることができる。
【００７９】
[0083]実施形態についてＦＥＴを使用して上記で説明したが、他のスイッチング回路が、ＦＥＴの代わりに使用され得ることが理解されるべきである。これらの回路には、限定しないが、ＢＪＴトランジスタ、リレー、増幅器、電気機械スイッチなどが含まれ得る。
【００８０】
[0084]第２の方向にモータ５０２を駆動するために、部分回路１０４ｂが、ｐチャネルＦＥＴ１０８ｂをオフにすることができ、部分回路１１０ａが、ｎチャネルＦＥＴ１１４ａをオフにすることができる。次いで、部分回路１０４ａが、ｐチャネルＦＥＴ１０８ａをオンすることができ、部分回路１１０ｂが、ｎチャネルＦＥＴ１１４ｂをオンにすることができ、その結果、電流経路は、電源端子５０４から、ｐチャネルＦＥＴ１０８ａを通って、矢印５０８の示す方向でモータ５０２を通って、ｎチャネルＦＥＴ１１４ｂを通って、最後にグランド１１８へと、作られる。部分回路１０８ａおよび／または部分回路１１０ｂは、モータ５０２に供給される電力の量を制御するために、ＦＥＴ１０８ａおよび／またはＦＥＴ１１４ｂに、それぞれオンおよびオフのパルスも送ることができる。
【００８１】
[0085]種々の概念、構造および技術の例証に役立つ種々の実施形態について説明してきたが、これらは、本特許の主題であり、ここで、これらの概念、構造および技術を組み込む他の実施形態が使用され得ることが、当業者には明らかとなるであろう。したがって、本特許の範囲は、説明した実施形態に限定されるべきではなく、添付の特許請求の範囲の趣旨および範囲によってのみ限定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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