(57)【特許請求の範囲】
【請求項１】
外部から第１パルス信号（ＰＡ）が入力されると共に、この第１パルス信号の入力に応じて動作開始するようになっており、Ａ／Ｄ変換すべき入力電圧（Ｖｉｎ）が入力されることで稼働すると共にリング状に連結された複数の遅延ゲート（３ａ、３ｂ）を備え、前記リング状に連結された複数の遅延ゲートに前記第１パルス信号を周回させるパルス周回回路（３）と、
前記パルス周回回路における前記第１パルス信号の周回回数をカウントし、カウントした数に相当するデジタルデータを出力するカウンタ（４）と、
前記パルス周回回路内における前記第１パルス信号の周回位置を検出する周回位置検出回路（６）と、
前記周回位置検出回路にて検出された周回位置に応じたデジタルデータを出力するエンコーダ（７）と、
前記カウンタから前記カウントした数に応じたデジタルデータを入力すると共に、前記エンコーダから前記周回位置に応じたデジタルデータを入力し、これら各デジタルデータを合成し、合成したデジタルデータをＤ２として出力する第１遅延回路（８）と、
前記第１遅延回路から入力されたデジタルデータＤ２を一定時間（ＡＤｔ）保持した後、前記デジタルデータＤ２をＤ１として出力する第２遅延回路（９）と、
外部からのＴＥＳＴ信号の入力に応じて前記第２遅延回路をリセットすることにより、前記第２遅延回路から０を示すデジタルデータＤ１を出力させるリセット回路（１０）と、
前記第１遅延回路から前記デジタルデータＤ２を入力すると共に、前記第２遅延回路から前記デジタルデータＤ１を入力し、前記デジタルデータＤ２から前記デジタルデータＤ１を減算した結果をＴＤとし、このデジタルデータＴＤを、前記入力電圧のＡ／Ｄ変換結果として出力する減算回路（１１）と、を備えたＡ／Ｄ変換回路の製造方法であって、
一定値の入力電圧および前記第１パルス信号を前記パルス周回回路に入力することによって、前記周回位置検出回路および前記エンコーダにて、前記パルス周回回路内における前記第１パルス信号の周回位置に応じたデジタルデータを生成させると共に生成させたデジタルデータを前記第１遅延回路に出力させ、前記カウンタに前記第１パルス信号が前記パルス周回回路を周回する回数をカウントさせてそのカウント数に応じたデジタルデータを生成させると共に生成させたデジタルデータを前記第１遅延回路に出力させ、前記第１遅延回路に前記エンコーダから前記周回位置に応じたデジタルデータを入力させると共に前記カウンタから前記カウント数に応じたデジタルデータを入力させて各デジタルデータを合成させ、合成させたデジタルデータを前記減算回路および前記第２遅延回路に出力させる第１工程と、
前記リセット回路にＴＥＳＴ信号を入力すると共に前記リセット回路で前記第２遅延回路をリセットすることによって、前記第２遅延回路から０を示すデジタルデータＤ１を前記減算回路に出力させ、前記減算回路にて、前記デジタルデータＤ２から前記０を示すデジタルデータＤ１を減算し、その結果をＴＤとして外部に出力させる第２工程と、
外部に出力させた前記デジタルデータＴＤを解析することにより、前記周回位置検出回路の不具合を判定する第３工程と、を含んでいることを特徴とするＡ／Ｄ変換回路の製造方法。
【請求項２】
前記第３工程では、前記減算回路から出力させた前記デジタルデータＴＤのうち、前記周回位置検出回路にて生成されたデジタルデータが前記一定値の入力電圧に相当するデータであるか否かを判定することにより、前記周回位置検出回路の不具合を判定することを特徴とする請求項１に記載のＡ／Ｄ変換回路の製造方法。
【請求項３】
前記第１工程および前記第２工程では、前記カウンタ、前記周回位置検出回路、前記第１遅延回路、および前記第２遅延回路に対し、外部から一定周期（ＡＤｔ）の第２パルス信号（ＰＢ）をそれぞれ入力し、この第２パルス信号の立ち上がりに応じて各データを入出力させることを特徴とする請求項１または２に記載のＡ／Ｄ変換回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路の製造方法に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路において、アナログ信号の微小な変化を数値化できると共に、高温でも使用できるものが、例えば特許文献１で提案されている。具体的に、特許文献１では、Ａ／Ｄ変換回路は、２つのパルスを生成する制御回路と、制御回路から入力される２つのパルスの位相差を符号化するパルス位相差符号化回路と、を備えて構成されている。
【０００３】
このうち、パルス位相差符号化回路は、ＮＡＮＤ回路および複数のインバータで構成されると共に入力されたパルス信号を周回させる機能を有する反転回路を備えたパルス周回回路と、パルス周回回路を周回する信号を抽出してその信号の位置を表す信号を生成するパルスセレクタと、を備えて構成されている。
【０００４】
上記構成を有するＡ／Ｄ変換回路では、制御回路から一定間隔で出力される２つのパルス信号がそれぞれパルス位相差符号化回路に入力されると共に、パルス位相差符号化回路のパルス周回回路およびパルスセレクタにて各パルス信号の時間差が符号化され、その符号化されたデータとパルス周回回路を周回する信号の周回回数との差分が取得されることにより、Ａ／Ｄ変換すべき電圧信号Ｖｉｎに対応したデジタルデータが得られるようになっている。このようなＡ／Ｄ変換回路は、例えば半導体チップにセンサ等と共に作り込まれる。
【特許文献１】特開平５−２５９９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、Ａ／Ｄ変換回路を製造した後の検査工程において、パルスセレクタで正常に符号化が行われているか否かを判定する場合、上記した符号化されたデータとパルス周回回路を周回する信号の周回回数との差分に応じたデジタルデータがＡ／Ｄ変換結果としてパルス位相差符号化回路から出力される。このため、パルスセレクタから出力される符号化されたデータを外部に直接出力し、出力した符号化されたデータからパルスセレクタに故障が生じているか否かを直接解析することが出来なかった。したがって、パルスセレクタにおいて故障が生じた場合、Ａ／Ｄ変換回路から出力されたデータを解析しなければならず、パルスセレクタの故障箇所の解析に時間がかかってしまっていた。
【０００６】
なお、マルチプレクサ等によりパルスセレクタの出力を直接外部に出力することが考えられるが、マルチプレクサ等の追加により回路規模が大きくなってしまう問題点がある。
【０００７】
本発明は、上記点に鑑み、Ａ／Ｄ変換回路の検査工程において、パルスセレクタの故障判定の時間短縮を図ることができるＡ／Ｄ変換回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、リセット回路（１０）にＴＥＳＴ信号を入力して第２遅延回路（９）をリセットすることによって、第２遅延回路から０を示すデジタルデータＤ１を減算回路（１１）に出力させる。そして、減算回路にて、デジタルデータＤ２から０を示すデジタルデータＤ１を減算し、その結果をＴＤとして外部に出力させる。この後、外部に出力させたデジタルデータＴＤを解析することにより、周回位置検出回路（６）の不具合を判定することを特徴とする。
【０００９】
このようにすれば、リセット回路にて第２遅延回路の出力であるデジタルデータＤ１を０とすることができるので、減算回路にて演算を行う際、減算回路の演算結果として第１遅延回路（８）から入力されたデジタルデータＤ２のみを得ることができる。このデジタルデータＤ２は、カウンタ（４）およびエンコーダ（７）からそれぞれ出力される各デジタルデータを合成したものである。さらに、エンコーダから出力されるデジタルデータは周回位置検出回路にて生成された信号に基づいて生成されるので、このデジタルデータＤ２のうちエンコーダで得られたデジタルデータを抽出して例えば解析ソフト等により解析することにより、周回位置検出回路の不具合を検出および判定することができる。このように、減算回路から出力されたデジタルデータＴＤの一部を解析するだけであるので、Ａ／Ｄ変換回路の不具合を判定するための検査工程を行う時間を短縮することができる。
【００１０】
また、減算回路から出力させたデジタルデータＴＤのうち、エンコーダにて生成されたデジタルデータが一定値の入力電圧（Ｖｉｎ）に相当するデータであるか否かを判定することにより、周回位置検出回路の不具合を判定することができる。すなわち、一定値の入力電圧をデジタルデータ化するので、その入力電圧に応じた理論値をあらかじめ得ることができる。したがって、減算回路から出力されたデジタルデータＴＤのうちエンコーダで生成されたデジタルデータと、理論値と、を比較することにより、容易に不具合を判定でき、判定時間の短縮を図ることが出来る。
【００１１】
なお、カウンタ、周回位置検出回路、第１遅延回路、および第２遅延回路に対し、外部から一定周期（ＡＤｔ）の第２パルス信号（ＰＢ）をそれぞれ入力し、この第２パルス信号の立ち上がりに応じて各データを入出力させることができる。すなわち、この第２パルス信号の一定周期に応じたサンプリング周期で入力電圧のデジタルデータを得ることが出来る。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。本実施形態で示されるＡ／Ｄ変換回路は、アナログ信号をデジタル信号に変換するものとして用いられるものである。
【００１４】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の一実施形態に係るＡ／Ｄ変換回路の回路図である。この図に示されるように、Ａ／Ｄ変換回路１は、パルス位相差符号化回路２を備えて構成されている。
【００１５】
このパルス位相差符号化回路２は、外部から入力される２つのパルス信号ＰＡ、ＰＢの位相差を符号化することにより、外部から入力されるアナログ信号である入力電圧Ｖｉｎをデジタル信号に変換する機能を有するものである。本実施形態では、パルス信号ＰＡは図１に示されるＡ／Ｄ変換回路１を動作開始するためのパルス信号であり、パルス信号ＰＢは一定周期（ＡＤｔ、サンプリング周期）のクロックであるパルス信号である。これら各パルス信号ＰＡ、ＰＢは、Ａ／Ｄ変換回路１の外部で生成され、それぞれ入力されるようになっている。なお、パルス信号ＰＡは本発明の第１パルス信号に相当し、パルス信号ＰＢは本発明の第２パルス信号に相当する。
【００１６】
このようなパルス位相差符号化回路２は、リングディレイライン３と、カウンタ４と、カウンタ用Ｄ−ＦＦ５と、パルスセレクタ６と、エンコーダ７と、第１Ｄ−ＦＦ８と、第２Ｄ−ＦＦ９と、ＯＲゲート１０と、減算回路１１と、第３Ｄ−ＦＦ１２と、を備えて構成されている。
【００１７】
リングディレイライン３は、外部から入力されたパルス信号ＰＡを一定時間ごとに遅延させて周回させるものであり、ＡＮＤゲート３ａおよび複数の遅延ゲート３ｂが例えば偶数段（例えば３２段）だけ用意され、これらがリング状に直列接続されて構成されている。
【００１８】
これらＡＮＤゲート３ａおよび複数の遅延ゲート３ｂは、Ａ／Ｄ変換すべき信号である入力電圧Ｖｉｎが入力されることでそれぞれ動作可能となり、ＡＮＤゲート３ａに入力されたパルス信号ＰＡがＡＮＤゲート３ａおよび各遅延ゲート３ｂで構成されるリングを周回することとなる。また、複数の遅延ゲート３ｂのうちＡＮＤゲート３ａに接続されるものから出力されたパルス信号は、ＡＮＤゲート３ａに再び入力されると共に、カウンタ４にも入力されるようになっている。
【００１９】
そして、ＡＮＤゲート３ａおよび各遅延ゲート３ｂに入力されるパルス信号ＰＡは、一定時間だけ遅延されて次段に順次出力されると共に、それぞれパルスセレクタ６に順次入力される。なお、リングディレイライン３は、本発明のパルス周回回路に相当する。
【００２０】
カウンタ４は、リングディレイライン３内で周回されるパルス信号の周回数をカウントするｎ（例えば１０）ビットカウンタであり、上記各遅延ゲート３ｂのうちＡＮＤゲート３ａに接続されるものから出力された信号ＰＡを入力してその入力回数をカウントする。このカウンタ４でカウントされたカウントデータは、常時、カウンタ用Ｄ−ＦＦ５に出力される。
【００２１】
カウンタ用Ｄ−ＦＦ５は、クロックであるパルス信号ＰＢの入力に応じてカウンタ４から出力されたカウントデータをラッチするいわゆるＤフリップフロップである。このカウンタ用Ｄ−ＦＦ５でラッチされたカウントデータは、Ｈレベルのパルス信号ＰＢが入力されるたびにカウントデータをｎビットデータとして第１Ｄ−ＦＦ８に出力する。
【００２２】
パルスセレクタ６は、リングディレイライン３を構成するＡＮＤゲート３ａおよび複数の遅延ゲート３ｂの各出力を取り込み、その出力レベルからリングディレイライン３内を周回中のパルス信号ＰＡを抽出して、その位置を表す信号を発生するものである。このようなパルスセレクタ６はＤフリップフロップで構成され、上記位置を表す信号はそれぞれエンコーダ７に出力される。なお、パルスセレクタ６は、本発明の周回位置検出回路に相当する。
【００２３】
エンコーダ７は、パルスセレクタ６から入力される信号に対応したデジタルデータ（例えば４ｂｉｔ）を生成するものである。このエンコーダ７にて生成された４ｂｉｔのデジタルデータは、第１Ｄ−ＦＦ８に出力される。
【００２４】
第１Ｄ−ＦＦ８は、パルス信号ＰＢの入力に応じて、カウンタ用Ｄ−ＦＦ５からのデジタルデータを上位ビットとし、エンコーダ７からのデジタルデータを下位ビットとして入力し、各データを合成するものである。この第１Ｄ−ＦＦ８にて合成されたデータは、データＤ２として第２Ｄ−ＦＦ９および減算回路１１に出力される。なお、第１Ｄ−ＦＦ８は、本発明の第１遅延回路に相当する。
【００２５】
第２Ｄ−ＦＦ９は、パルス信号ＰＢの入力に応じて、時間ＡＤｔだけ遅延して第１Ｄ−ＦＦ８で合成されたデータを入力し、入力したデータをデータＤ１として減算回路１１に入力するものである。なお、第２Ｄ−ＦＦ９は、本発明の第２遅延回路に相当する。
【００２６】
ＯＲゲート１０は、図１に示されるＡ／Ｄ変換回路１が製造された後、検査工程において、上記パルスセレクタ６が正常に機能しているか否かを判定するために用いられるロジック回路であり、その出力端子が第２Ｄ−ＦＦ９のＲＥＳＥＴ端子に接続されている。
【００２７】
このＯＲゲート１０には、第２Ｄ−ＦＦ９をリセットするためのＲＥＳＥＴ信号と、第２Ｄ−ＦＦ９の出力を０（Ｌレベル）に保持するためのＴＥＳＴ信号と、がそれぞれ入力されるようになっている。すなわち、Ａ／Ｄ変換回路１の検査工程（特にパルスセレクタ６の良／不良の検出）の際、外部からＴＥＳＴ信号としてＨレベルの信号を入力することにより、ＯＲゲート１０からＨレベルの信号を第２Ｄ−ＦＦ９のＲＥＳＥＴ端子に入力する。これにより、第２Ｄ−ＦＦ９をリセット状態にすることができ、ＨレベルのＴＥＳＴ信号を入力している間、第２Ｄ−ＦＦ９の出力を０に保持することができる。このＯＲゲート１０は、本発明のリセット回路に相当する。
【００２８】
なお、Ａ／Ｄ変換回路１を通常使用する際には、ＯＲゲート１０の入力にＴＥＳＴ信号としてＬレベルの信号を入力する。これにより、ＯＲゲート１０は単に第２Ｄ−ＦＦ９のリセット経路として用いられることとなる。
【００２９】
減算回路１１は、第１Ｄ−ＦＦ８から入力されるデータＤ２から第２Ｄ−ＦＦ９から入力されるデータＤ１を減算し、その演算結果をデータＴＤとして第３Ｄ−ＦＦ１２に出力するものである。この減算回路１１で得られるデータＴＤ（＝Ｄ２−Ｄ１）は、パル信号ＰＢの周期ＡＤｔの時間にパルスが進んだ値、すなわちパルス信号ＰＡ、ＰＢの位相差を表し、ひいては入力電圧Ｖｉｎのデジタルデータを表す。
【００３０】
第３Ｄ−ＦＦ１２は、パルス信号ＰＢの入力のタイミングで、減算回路１１から入力されたデータＴＤをＡ／Ｄ変換回路１の外部に出力するものである。
【００３１】
以上が、本実施形態に係るＡ／Ｄ変換回路１の全体構成である。このようなＡ／Ｄ変換回路１は、例えばエンジンのノックセンサや、レーザレーダ等に設けられ用いられる。なお、これら各センサ等に設けられる際は、センサ等の処理回路等が形成された半導体チップに作り込まれることとなる。
【００３２】
次に、上記Ａ／Ｄ変換回路１の作動について、図２を参照して説明する。図２は、図１に示されるＡ／Ｄ変換回路１のタイミングチャートである。
【００３３】
本実施形態では、例えば図２に示される入力電圧ＶｉｎをＡ／Ｄ変換する。まず、外部で生成されたＨレベルのパルス信号ＰＡをリングディレイライン３のＡＮＤゲート３ａに入力してリングディレイライン３にパルス周回動作を開始させる。また、パルス信号ＰＡの入力後に一定周期ＡＤｔのクロック信号であるパルス信号ＰＢをカウンタ用Ｄ−ＦＦ５、パルスセレクタ６、第１〜第３Ｄ−ＦＦ８、９、１２にそれぞれ入力する。そして、Ａ／Ｄ変換したい入力電圧Ｖｉｎをリングディレイライン３のＡＮＤゲート３ａおよび各遅延ゲート３ｂにそれぞれ入力する。
【００３４】
これにより、図２に示される周期Ａでは、リングディレイライン３におけるパルス信号ＰＡの周回に応じて、ＡＮＤゲート３ａおよび各遅延ゲート３ｂの出力がそれぞれパルスセレクタ６に入力されると共に、パルス信号ＰＡの周回回数がカウンタ４にてカウントされる。
【００３５】
そして、図２に示される周期Ｂでは、パルスセレクタ６では、上記ＡＮＤゲート３ａおよび各遅延ゲート３ｂから入力された各信号から、パルス信号ＰＡの位置を表す信号が生成されてエンコーダ７にそれぞれ入力される。これに伴い、エンコーダ７では、パルスセレクタ６から入力された信号に応じた４ｂｉｔのデジタルデータＥ０が生成され、下位４ｂｉｔとして第１Ｄ−ＦＦ８に入力される。
【００３６】
また、カウンタ４でカウントされたカウントデータは、カウンタ用Ｄ−ＦＦ５に入力されると共に、カウンタ用Ｄ−ＦＦ５に入力されるパルス信号ＰＢのタイミングに応じて上位ｎｂｉｔのデジタルデータＣ０として第１Ｄ−ＦＦ８に入力される。
【００３７】
続いて、図２に示される周期Ｃでは、エンコーダ７およびカウンタ用Ｄ−ＦＦ５からデジタルデータＥ０、Ｃ０がそれぞれ第１Ｄ−ＦＦ８に入力され、データＤ２（図２に示されるＤ０）として合成されると、データＤ２としてのデータＤ０が減算回路１１および第２Ｄ−ＦＦ９に入力される。
【００３８】
この周期Ｃでは、エンコーダ７およびカウンタ用Ｄ−ＦＦ５でデータＥ１およびデータＣ１がそれぞれ生成されている。そして、周期Ｃ以降、同様にエンコーダ７およびカウンタ用Ｄ−ＦＦ５で各データＥｎ、Ｃｎが生成される。
【００３９】
この後、図２に示される周期Ｄでは、第２Ｄ−ＦＦ９に第１Ｄ−ＦＦ８から入力されたデータＤ０がデータＤ１として減算回路１１に入力される。また、第１Ｄ−ＦＦ８には、エンコーダ７およびカウンタ用Ｄ−ＦＦ５から入力される各データＥ１、Ｃ１が合成されたデータＤ１が入力され、そのデータＤ１がデータＤ２として減算回路１１に入力される。
【００４０】
したがって、周期Ｄでは、減算回路１１には第２Ｄ−ＦＦ８からデータＤ２としてデータＤ１が入力され、第２Ｄ−ＦＦ９からデータＤ１としてデータＤ０が入力される。これにより、減算回路１１では、データＴＤとしてＴＤ＝Ｄ２−Ｄ１が演算される。具体的には、ＴＤ０＝Ｄ１−Ｄ０という演算がなされ、演算結果であるデータＴＤ０が第３Ｄ−ＦＦ１２に入力される。
【００４１】
そして、図２に示される周期Ｅでは、第３Ｄ−ＦＦ１２からデータＴＤ０が外部に出力される。以後、上記のような演算が繰り返しなされる。以上が、図１に示されるＡ／Ｄ変換回路１の通常動作である。
【００４２】
続いて、上記Ａ／Ｄ変換回路１を製造した後、検査工程において、パルスセレクタ６が正常に機能しているか否かを判定する場合について、図３を参照して説明する。図３は、検査工程時のＡ／Ｄ変換回路１のタイミングチャートである。
【００４３】
まず、図１に示されるＡ／Ｄ変換回路１を製造し、用意する。なお、図１に示されるＡ／Ｄ変換回路１は、例えば上述のように半導体チップに形成しておく。
【００４４】
次に、ＯＲゲート１０のＴＥＳＴ端子にＨレベルの信号を入力する。これによって、第２Ｄ−ＦＦ９をリセットし、第２Ｄ−ＦＦ９の出力が常に「０」になるようにしておく（図３参照）。すなわち、第２Ｄ−ＦＦ９からは常に０の値のデジタルデータをデータＤ１として減算回路１１に入力することとなる。また、一定値の入力電圧ＶｉｎをＡＮＤゲート３ａに入力し、リングディレイライン３の遅延時間を一定値にする。
【００４５】
そして、このような条件下において、パルス信号ＰＡ、ＰＢをパルス位相差符号化回路２に入力する。これにより、通常と同じ作動を開始する。すなわち、図３に示される周期Ａ〜周期Ｃの間では、図２に示される周期Ａ〜周期Ｃと同様に、第１Ｄ−ＦＦ８からデータＤ２が減算回路１１に入力されることとなる。
【００４６】
また、第２Ｄ−ＦＦ９からは常に０のデータＤ１を減算回路１１に入力している。このため、ＯＲゲート１０にＨレベルのＴＥＳＴ信号が入力されている間、図３に示される周期Ｄでは、減算回路１１にてＴＤ＝Ｄ２−Ｄ１＝Ｄ２という演算結果が得られることとなる。
【００４７】
したがって、図３に示される周期Ｅでは、第３Ｄ−ＦＦ１２からＴＤ０＝Ｄ２＝Ｄ０が出力されることとなる。このデータＤ２（＝Ｄ０）は、パルスセレクタ６からエンコーダ７に入力される信号に対応したデジタルデータ（下位４ｂｉｔ）と、カウンタ用Ｄ−ＦＦ５でラッチされたデータに応じたデジタルデータ（上位ｎｂｉｔ）と、が合成されたデータであるので、第３Ｄ−ＦＦ１２から出力されたデータＴＤの下位ｂｉｔはエンコーダ７（より詳しくはパルスセレクタ６）から出力されたデータであると言える。
【００４８】
つまり、第３Ｄ−ＦＦ１２から出力されたデータＴＤにおいて、例えば解析ソフト等を用いることにより、下位ｂｉｔの値が０〜Ｆまでのデータとして存在しているか否かを調べることにより、パルスセレクタ６に故障が生じているか否かを判定する。このようにしてＡ／Ｄ変換回路１の良品／不良品を判定する。
【００４９】
上記のようにして、出力データＴＤの下位ｂｉｔの値を調べるだけであるので、検査工程にかかる時間を短縮することができる。また、ＯＲゲート１０にＨレベルのＴＥＳＴ信号を入力し、上記のように出力データＴＤの下位ｂｉｔを解析するだけであるので、パルスセレクタ６に対する検査工程のコストも削減できる。
【００５０】
以上説明したように、本実施形態では、Ａ／Ｄ変換回路１の検査時、ＯＲゲート１０にて第２Ｄ−ＦＦ９をリセットし、第２Ｄ−ＦＦ９の出力を０にすることが特徴である。このようにすれば、減算回路１１にて演算を行う際、減算回路１１の演算結果として第１Ｄ−ＦＦ８から入力されたデジタルデータＤ２のみを得ることができる。
【００５１】
すなわち、デジタルデータＤ２は、カウンタ４およびエンコーダ７からそれぞれ出力された各デジタルデータが合成されたものであるので、パルスセレクタ６で生成された信号に基づいたデジタルデータが含まれている。したがって、第３Ｄ−ＦＦ１２を介して減算回路１１から出力されたデジタルデータＴＤのうちエンコーダ７のデジタルデータを例えば解析ソフト等により解析することにより、パルスセレクタ６の不具合を検出および判定することができる。
【００５２】
以上のように、第３Ｄ−ＦＦ１２を介して減算回路１１から出力されたデジタルデータＴＤの一部を解析するだけであるので、検査工程においてパルスセレクタ６ひいてはＡ／Ｄ変換回路１の不具合を短時間で判定することができる。
【００５３】
このような判定の単純化は、一定値の入力電圧Ｖｉｎをデジタルデータ化していることにも起因している。つまり、検査工程時にＡ／Ｄ変換回路１から出力されるデジタルデータＴＤが一定値の入力電圧Ｖｉｎに相当するデータであるか否かを判定することにより、パルスセレクタ６の不具合を容易に判定することができる。
【００５４】
また、エンコーダ７から外部に出力する配線を設けない構成としているため、配線遅延がなく、Ａ／Ｄ変換する際の動作低下を防止することができる。
【００５５】
（他の実施形態）
上記実施形態で示されたＡ／Ｄ変換回路１の構成は一例を示すものであって、図１に限定されるものではない。例えば、リングディレイライン３において、ＡＮＤゲート３ａおよび複数の遅延ゲート３ｂは奇数段であっても構わない。
【００５６】
上記実施形態では、パルス信号ＰＡ、ＰＢはＡ／Ｄ変換回路１の外部で生成され、それぞれリングディレイライン３、パルスセレクタ６等に入力されるようになっているが、例えば上記パルス信号ＰＡ、ＰＢをそれぞれ生成する制御回路をＡ／Ｄ変換回路１に設けても構わない。
【００５７】
上記実施形態では、検査工程において、エンコーダ７から出力されるデータを外部に出力するため、第２Ｄ−ＦＦ９の出力が０になるようにＯＲゲート１０を設けているが、検査工程においてカウンタ４にカウントをさせない手段を設けても構わない。これにより、カウンタ４から出力されるデータは０になるため、第１Ｄ−ＦＦ８でデータが合成されても、エンコーダ７からのデータのみのデータＤ２が得られる。なお、カウンタ４にカウントさせない手段としては、例えばリングディレイライン３とカウンタ４との間にＡＮＤゲートを挿入し、検査工程中にＬレベルのＴＥＳＴ信号を入力するようにすれば良い。また、第１Ｄ−ＦＦ８と第２Ｄ−ＦＦ９との間にＡＮＤゲートを設け、ＴＥＳＴ−信号（「−」はバーを意味する）を入力して第１Ｄ−ＦＦ８から第２Ｄ−ＦＦ９に０を示す信号を入力して第２Ｄ−ＦＦ９から０を示す信号を出力させるようにしても良い。ただし、上記Ａ／Ｄ変換回路１では、高速動作の品質を落とさないようにするため、各構成要素間にロジック回路を設けないようにした構成をとることが好ましい。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係るＡ／Ｄ変換回路の回路図である。
【図２】図１に示されるＡ／Ｄ変換回路のタイミングチャートである。
【図３】検査工程時のＡ／Ｄ変換回路のタイミングチャートである。
【符号の説明】
【００５９】
１…Ａ／Ｄ変換回路、２…パルス位相差符号化回路、３…リングディレイライン、３ａ…ＡＮＤゲート、３ｂ…遅延ゲート、４…カウンタ、５…カウンタ用Ｄ−ＦＦ、６…パルスセレクタ、７…エンコーダ、８…第１Ｄ−ＦＦ、９…第２Ｄ−ＦＦ、１０…ＯＲゲート、１１…減算回路、１２…第３Ｄ−ＦＦ。
【図１】
0004650294.tif 000002
【図２】
0004650294.tif 000003
【図３】
0004650294.tif 000004