(57)【特許請求の範囲】
【請求項１】
配線基板上に、信号増幅用半導体回路と、上記信号増幅用半導体回路を制御するための制御用回路が積層される半導体装置であって、
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ電極の配置について、並列配置されたソース用バンプ電極またはエミッタ用バンプ電極の配置間隔が、並列配置されたドレイン用バンプ電極またはゲート用バンプ電極、あるいはコレクタ用バンプ電極またはベース用バンプ電極の配置間隔より小さい実装構造を有し、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。
【請求項３】
配線基板上に、信号増幅用半導体回路と、上記信号増幅用半導体回路を制御するための制御用回路が積層される半導体装置であって、
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ構造の配置について、並列配置された少なくとも一部の同電位のバンプが互いに連結し、帯状の電極を形成し、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。
【請求項５】
配線基板上に、信号増幅用半導体回路と、上記信号増幅用半導体回路を制御するための制御用回路が積層される半導体装置であって、
上記信号増幅用半導体回路は複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、上記信号増幅用半導体回路と上記制御用回路は、上記制御用回路を上記複数の増幅回路が挟み込む配置により同一の半導体素子上に並列配置されて形成されており、
上記半導体素子は上記配線基板の搭載面側に並列配置されたソース電極またはエミッタ電極と、該ソース電極またはエミッタ電極に対して端部側に並列配置されたドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極を有して、上記配線基板上にフリップチップ接続により搭載され、
上記半導体素子と上記配線基板を電気的に接続するバンプ構造の配置について、並列配置された少なくとも一部の同電位のバンプが互いに連結して帯状の電極を形成し、上記帯状の電極と平行な方向のバンプの配置が、それぞれ、ほぼ直線状に配置され、
上記半導体素子のソースまたはエミッタ電極と、上記配線基板の接地電極が上記ソース用バンプ電極またはエミッタ用バンプ電極により電気的に接続されており、上記配線基板の配線層のうち、上記半導体素子の積層側から見て第三層目以下は共通の放熱兼用の貫通電極により上記配線基板の裏面の接地電極に接続されており、
上記半導体素子のドレイン電極またはゲート電極、あるいはコレクタ電極またはベース電極と上記貫通電極に対して外側に配置された上記配線基板の層間接続ビアとが、上記ドレイン用バンプ電極または上記ゲート用バンプ電極、あるいは上記コレクタ用バンプ電極または上記ベース用バンプ電極により電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記配線基板は複数の配線層と絶縁層、および、それらを電気的に接続する貫通電極から形成される多層配線基板であり、上記半導体素子の搭載面から見て第一層目、第二層目は第三層目以下より厚さが薄いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話等の携帯型情報端末に搭載される高周波送受信用半導体装置や電源用半導体装置の放熱設計技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
携帯電話等の携帯型情報端末に搭載される高周波送受信用のパワー半導体装置の放熱設計に関する技術として、その熱抵抗を低減するための実装構造が、例えば特許文献１や特許文献２において開示されている。このうち、特許文献１において開示されている実装構造は、図１に示す断面図のように、半導体素子７の回路形成領域（アクティブ領域）が素子上面にあるフェースアップ構造を有し、さらに、その素子下部と多層配線基板１の間に接続部材である熱伝導部材を用い、この熱伝導部材がいわゆる熱拡散板５として機能する方式を採用している。なお、図１において、２はモールド樹脂、３はボンディングワイヤ、４は接合部材、６は接合部材、８はサーマルビアである。
【０００３】
一方、特許文献２において開示されている実装構造は、図２に示す断面図のように、半導体素子７が、アクティブ領域を素子下面側に向けたフェースダウン、即ちフリップチップ接続方式で多層配線基板１上に積層された構造である。この場合、放熱専用の大面積のバンプ構造により、配線基板に効率よく放熱する方式を採用している。なお、図２において、９は電気接続用電極、１０は電気接続用バンプ、１１は絶縁層、１２は放熱用電極、１３は放熱用バンプである。
【０００４】
また、フリップチップ接続した半導体素子の放熱性を改善する構造の一例が、特許文献３においても開示されている。
【特許文献１】特開２００１−１０２４８３号公報
【特許文献２】特開２００３−２８２６３１号公報
【特許文献３】特開平６−２６０５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記特許文献１において開示された従来技術においては、熱拡散板として機能する熱伝導部材が、回路的には、半導体素子裏面と配線基板を接続する接地機能しか持たず、ワイヤボンディング等の手段で信号配線を設けると実装面積が大きくなるという課題がある。また、熱拡散板を追加することにより、部品点数や接続部材及びその実装工程が増えるため、製品のコストが増加してしまうという課題があった。
【０００６】
一方、上記特許文献２において開示された従来技術においては、フリップチップ実装構造における熱抵抗の低減の効果は期待できるが、半導体素子の主たる発熱領域と放熱用バンプの間には厚い層間絶縁膜が存在するため、その熱抵抗低減効果が限定されてしまう。また、放熱用バンプと電気接続用バンプの高さが異なると、はんだバンプを用いた場合、十分な密着性を持たせてそれぞれのバンプを実装するには複雑で高価な実装プロセスを必要とし、製造コストが増加してしまうという課題も存在する。
【０００７】
また、上記特許文献３において開示されている実装構造においては、配線基板に穴をあけて金属を充填して半導体素子からの熱を逃がす構造が開示されている。この構造では、特許文献２において開示された従来技術以上の放熱性が期待できるが、基板に穴をあけて金属を充填し、かつ、基板からの突出部の高さを調整することはやはり難しく、電気接続用のバンプと充填金属の線膨張係数も異なることから、環境温度の範囲が低温から高温まで比較的広い携帯電話等に搭載される製品への適用は困難であると考えられる。
【０００８】
そこで、本発明の目的は、製造コストの増加を招くことなく、放熱性と作りやすさを両立させて、フリップチップ実装構造の熱抵抗を低減することができる半導体装置を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、上記目的を達成するために、携帯電話等の携帯情報端末などに用いられる半導体装置のうち、電源用回路装置やパワーアンプ等の送信用電力増幅器を搭載する半導体装置をフリップチップ接続により実装することを特徴とするものである。このフリップチップ接続により実装する場合には、電気接続用のバンプと放熱用のバンプを同一材料、同一高さで形成することにより、放熱性と作りやすさを両立させることが可能である。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
本発明によれば、携帯電話等の携帯型情報端末などに搭載される電力増幅器（パワーアンプ）や電源モジュール等の半導体装置において、半導体素子がフリップチップ接続される場合の放熱性の改善と、製造プロセスにおける量産性の両立が可能な実装構造を提供できる。
【００１４】
また、本発明によれば、半導体素子の外周部に形成される帯状の放熱兼用バンプと、通常の信号接続用のバンプの幅をほぼ一定にすることにより、はんだバンプを採用する場合に、溶融はんだの表面張力によりバンプに高さばらつきが発生するのを回避し、接続性の高いフリップチップ実装構造を実現できる。
【００１５】
さらに、本発明によれば、多層配線基板の配線層第二層以下にサーマルビア群を配置することにより、帯状の放熱兼用バンプから多層配線基板にもたらされる熱を効果的に多層配線基板裏面に放熱することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面の断面図においては、見やすくするために、断面表記を一部省略している。
【００１７】
本発明の実施の形態は、多層配線基板上に、電力増幅用もしくは信号増幅用の半導体回路と、この半導体回路を制御するための制御用回路が積層される半導体装置に適用され、半導体回路と制御用回路は同一の半導体素子上に並列配置されて形成されており、半導体素子は多層配線基板上にフリップチップ接続により搭載される実装構造を有することを特徴とする。また、信号増幅用の半導体回路の場合は、複数の帯域の信号を増幅するための複数の増幅回路を並列で有し、かつ、制御用回路を複数の増幅回路が挟み込む配置により、同一の半導体素子上に並列配置されて形成されていることを特徴とする。以下において、これらの特徴も含めて、各実施の形態を具体的に説明する。
【００１８】
（実施の形態１）
本発明の実施の形態１の半導体装置を、図３〜図９を用いて説明する。それぞれ、図３は半導体装置の実装構造を示す断面図、図４は半導体装置における素子バンプ電極の配置を示す図、図５は半導体装置におけるアクティブ領域から配線基板までの接続構造を示す断面図、図６は半導体装置の実装構造において、配線基板第二層以下にサーマルビアを形成する場合の断面図、図７は半導体装置におけるアクティブ領域から配線基板までの他の接続構造を示す断面図、図８は半導体装置におけるアクティブ領域から配線基板までのさらに他の接続構造を示す断面図、図９は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図である。
【００１９】
本実施の形態の半導体装置は、図３に示すように、多層配線基板１、モールド樹脂２、半導体素子７、サーマルビア８、ドレインまたはゲート電極もしくはコレクタまたはベース電極９ａ、ソース電極もしくはエミッタ電極９ｂ、制御回路用電極９ｃ、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ１０ａ、ソースバンプもしくはエミッタバンプ１０ｂ、制御回路用バンプ１０ｃ、アンダーフィルレジン１４、層間接続ビア１５、基板絶縁層１６、接地電極２２、基板配線層２３などから構成される。
【００２０】
この半導体装置は、多層配線基板１上に半導体素子７がフリップチップ接続により搭載される。このうち、半導体素子７のドレインまたはゲート電極もしくはコレクタまたはベース電極９ａは、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ１０ａを介して、多層配線基板１のドレインまたはゲート電極もしくはコレクタまたはベース電極９ａに接続される。また、半導体素子７のソース電極もしくはエミッタ電極９ｂは、ソースバンプもしくはエミッタバンプ１０ｂを介して、配線基板１のソース電極もしくはエミッタ電極９ｂに接続される。
【００２１】
本実施の形態で対象とする電源用回路やパワーアンプの場合、信号や電力出力用の回路と、それらを制御するための回路を同一の半導体素子上に形成し、実装密度を高くすることで、半導体素子７の面積を低減し、部品寸法削減要求に対応している。このため、特に、複数の規格・帯域の信号を増幅するための回路の場合、半導体素子７の中央部に制御用の回路が、周辺部に信号増幅用・電力供給用の回路が形成される。これらの回路のうち、発熱量が大きく、放熱性を改善する必要があるのは、周辺部に形成される信号増幅用・電力供給用の回路の最終出力トランジスタである。図４の場合、信号増幅用アクティブ領域の初段１７ａ、二段１７ｂ、出力段１７ｃのうち、出力段１７ｃが該当する。本実施の形態においては、図４に示すように、主に発熱するアクティブ領域が半導体素子７の端部に集中するという特徴がある。
【００２２】
図５は、図３および図４に示す本実施の形態のうち、半導体素子７から多層配線基板１までの電極の接続構造を示す断面図である。図５に示すように、本実施の形態における半導体装置に搭載される半導体素子７は、アクティブ領域１８から、素子配線層１９を経由して電極９（９ａ，９ｂ）に電気的に接続され、さらにバンプ１０（１０ａ，１０ｂ）を経由して多層配線基板１に接続される。このうち、バンプ１０と電極９の間には、バンプ１０・電極９間の原子の拡散などによる材料の劣化を防止するためのバリアメタル２１が形成される。図５の場合は、バンプ１０ａと１０ｂは同電位ではないため、それぞれが層間絶縁膜やパッシベーション膜等の素子絶縁層２０ａ，２０ｂ，２０ｃにより絶縁される構造を有する。
【００２３】
また、ソース電極もしくはエミッタ電極９ｂは、多層配線基板１内に形成される層間接続ビア１５、及びサーマルビア８を介して多層配線基板１の裏面接地電極に接続される。アクティブ領域で発生した熱は、主として電気接続用のバンプ１０を経由して多層配線基板１に伝えられ、多層配線基板１の内部では、サーマルビア８を主たる放熱経路として半導体装置外部へと放熱される。
【００２４】
図４に示すように、各種の電極が複雑に入り組んだ配置をしている場合、多層配線基板１の半導体素子７搭載面に近い側から見て、少なくとも上から第一層目と第二層目の配線層は、配線の引き回しが必要となる。このため、本実施の形態においては、異なる二つの信号増幅用回路のソース電極もしくはエミッタ電極９ｂを、配線層第三層目以下の層で短絡させ、共通のサーマルビア８を多数形成すると同時に、制御回路用電極９ｃ、及びドレインまたはゲート電極もしくはコレクタまたはベース電極９ａの配線の引き回しを第一層と第二層で行う方式を図示した。但し、電極９ａ，９ｃからの配線の引き回しを配線層第一層のみで実施できる場合は、電極９ｂと接地電極を接続するサーマルビアは、配線層第二層から形成することも可能である。図６にその一例を示す。もちろん、サーマルビア８を配線層第一層の直下から形成してもよいが、その場合は、９ａ，９ｃと短絡しないような配置にする必要がある。
【００２５】
本実施の形態によれば、放熱用のバンプと電気接続用のバンプの材質、厚さが等しくなるため、線膨張係数差やバンプ高さの相違による構成の複雑さが解消され、低コストで全てのバンプを形成し、半導体素子７を実装することが可能である。また、多層配線基板１の配線層第三層もしくは第二層以下でソース電極またはエミッタ電極と接地電極を短絡するサーマルビアを形成することで、多層配線基板の放熱性を改善しながら、フリップチップ実装構造で必要とされる配線基板表層（第一層）及び第二層での配線の引き回しを実現できる。また、多層配線基板１は、第一層及び第二層は、第三層以下より厚さが薄い方がは望ましい。
【００２６】
なお、図５に示した断面図に含まれる構造については、図７もしくは図８に示すように、サーマルビア８に接続される層間接続ビア１５の数をドレインまたはゲート電極（もしくはコレクタまたはベース電極）９ａ側より増やしたり、あるいは断面積を大きくしても構わない。この場合、ソース電極（もしくはエミッタ電極）９ｂを経由して多層配線基板１に伝わった熱が効果的にサーマルビア８に伝えられるため、更に放熱性を高めることができる。
【００２７】
また、本実施の形態の場合、ソース電極（もしくはエミッタ電極）９ｂおよびソースバンプ（もしくはエミッタバンプ）１０ｂの並列配置は図９に示したような分散配置となる。
【００２８】
以下、本実施の形態に対する他の実施の形態の説明においては、ドレインまたはゲート電極もしくはコレクタまたはベース電極９ａ、ソース電極もしくはエミッタ電極９ｂ、ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ１０ａ、ソースバンプもしくはエミッタバンプ１０ｂをそれぞれ、ドレインまたはゲート電極９ａ、ソース電極９ｂ、ドレインまたはゲートバンプ１０ａ、ソースバンプ１０ｂと省略して記載する場合もある。
【００２９】
（実施の形態２）
本発明の実施の形態２の半導体装置を、図１０〜図１３を用いて説明する。それぞれ、図１０は半導体装置における素子バンプ電極の配置のうち、ソース電極を密に配置した例を示す図、図１１は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図、図１２は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図、図１３は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図である。なお、本実施の形態における図１０〜図１３と重複しない半導体装置の断面は、図３及び図５〜図９と同様である。
【００３０】
本実施の形態においては、図４に示した電極レイアウトのうち、信号増幅用アクティブ領域の出力段１７ｃの近傍に並列配置されたソース電極９ｂの配置間隔を、対向するドレインまたはゲート電極９ａの間隔より狭ピッチ化したことを特徴とする。
【００３１】
本実施の形態においては、図４に示した実施の形態と比べて、信号増幅用のアクティブ領域のうち、最も発熱量の大きい出力段１７ｃの近傍にあるソース電極９ｂの断面積の合計が大きくなるため、ソースバンプ１０ｂの断面積の合計も大きくなり、相対的にソースバンプ１０ｂを通過する熱流束が小さくなり、熱抵抗を低減することができる。
【００３２】
本実施の形態におけるソースバンプ１０ｂの配置は、図９に示す断面図のようになることが期待されるが、ソース電極９ｂ間の距離が近接すると、ソースバンプ１０ｂにはんだ等の低融点金属を用いている場合は、そのリフロープロセスにおいて溶融、相互接続し、図１１に示す断面図のように、半導体素子７側のソース電極９ｂはパッシベーション膜等の素子絶縁層２０ｂ，２０ｃにより絶縁されているが、ソースバンプ１０ｂは大きな帯状のバンプになる場合がある。この場合、予めバンプの溶融・結合が予測される場合は、図１１に示すように、受け側の多層配線基板１のソース電極９ｂは、同電位のものが複数結合した形となっていても構わない。
【００３３】
また、図１１に示す断面図においては、ソース電極９ｂとサーマルビア８を接続するための層間接続ビア１５がソースバンプ１０ｂに対して１対１対応の配置となっているが、図１２および１３に示す断面図のように、放熱性を高めるために、層間接続ビア１５の数を増やしたり、面積を大きくしたりしても構わない。これにより、一層の放熱性の改善が期待できる。
【００３４】
（実施の形態３）
本発明の実施の形態３の半導体装置を、図１４〜図１８を用いて説明する。それぞれ、図１４は半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例を示す図、図１５は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図、図１６は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図、図１７は半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図、図１８は半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例について、配線基板実装時のバンプ電極とアクティブ領域の位置関係を示す透過図である。なお、本実施の形態における図１４〜図１７と重複しない断面構造は、図３及び図５〜図９と同様である。
【００３５】
本実施の形態においては、図１４に示すように、信号増幅用のアクティブ領域のうち、出力段１７ｃ近傍のソース電極９ｂを帯状に一体化し、これに対応するソースバンプ１０ｂも帯状のバンプとして直線状に配置したことを特徴とする。帯状のソースバンプ１０ｂと平行な断面構造は図１５または図１６または図１７に示すような構造を採用し得る。また、図１５より図１６、図１６より図１７の断面構造の方が多層配線基板１の基板絶縁層１６の第一層目を貫通する層間接続ビア１５の断面積の合計が大きくなり、多層配線基板１側での放熱性が改善される。
【００３６】
本実施の形態においては、ソースバンプ１０ｂが帯状の大面積形状となったため、主たる発熱領域である出力段１７ｃ近傍のバンプの放熱性が改善され、半導体装置の熱抵抗を一層低減することが可能である。
【００３７】
また、図１８は、本実施の形態の半導体素子７と多層配線基板１を実装した場合の電気接続用電極（９ａ，９ｂ，９ｃ）とアクティブ領域（１７ａ，１７ｂ，１７ｃ）の位置関係を半導体装置の上から透視して示した図であるが、図に示すように、出力段１７ｃのアクティブ領域と帯状のソース電極９ｂの範囲が、特に図の下側の配置（出力段１７ｃの面積が広い側）ではほぼ重複する。このような配置の場合、出力段１７ｃで生じた熱の大半が素子絶縁層２０ａを一部経由するものの、ほぼ直接ソースバンプ１０ｂに流入するため、熱抵抗の低減効果が大きい。このため、後述する図１９〜図２２に示す本発明の他の実施の形態では、ソースバンプ１０ｂもしくはドレインバンプまたはゲートバンプ１０ａの断面積をさらに拡大して配置しているため、本実施の形態より低熱抵抗化は図れるものの、その効果は限定的である。
【００３８】
（実施の形態４）
本発明の実施の形態４の半導体装置を、図１９を用いて説明する。図１９は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極を帯状の電極に結合した例を示す図である。なお、本実施の形態においては、断面構造を図示していないが、図３〜図１８に示す構造のうち、断面図の組み合わせにより構成可能な断面構造は全て含まれる。
【００３９】
本実施の形態においては、図１９に示すように、信号増幅用のアクティブ領域のうち、出力段１７ｃ近傍のドレイン電極またはゲート電極９ａを帯状に一体化し、これに対応するドレインバンプまたはゲートバンプ１０ａも帯状のバンプとしたことを特徴とする。ドレインバンプまたはゲートバンプ１０ａが帯状の大面積形状となったため、主たる発熱領域である出力段１７ｃ近傍のバンプの放熱性が改善され、半導体装置の熱抵抗を一層低減することが可能である。
【００４０】
（実施の形態５）
本発明の実施の形態５の半導体装置を、図２０〜図２２を用いて説明する。それぞれ、図２０は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を帯状の電極に結合した例を示す図、図２１は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、それぞれ、複数の帯状の電極に結合した例を示す図、図２２は半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、同電位でかつ同一列状のものを帯状に結合した例を示す図である。
【００４１】
本実施の形態は、ソース電極９ｂと、ドレイン電極またはゲート電極９ａが、それぞれ出力段１７ｃ近傍で帯状の電極を形成し、ドレインバンプまたはゲートバンプ１０ａおよびソースバンプ１０ｂの断面積も拡大されるため、図１９に示した実施の形態より、若干ではあるが熱抵抗を低減することが可能である。
【００４２】
（実施の形態６）
本発明の実施の形態６の半導体装置を、図２３を用いて説明する。図２３は半導体装置における素子バンプ電極の配置のうち、ＨＢＴについて、エミッタ電極を帯状に結合した例を示す図である。
【００４３】
本実施の形態では、他の実施の形態とは異なり、化合物系の半導体であるＧａＡｓ（砒化ガリウム）基板上にＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を形成し、そのＨＢＴ素子をフリップチップ実装する場合の電極レイアウトの一例を示したものである。
【００４４】
図２３では、エミッタ配線上に帯状のエミッタ電極９ｂを形成し、エミッタ電極９ｂと多層配線基板１との間を帯状のエミッタバンプ１０ｂで接続することにより、発熱領域からの熱を効果的に多層配線基板１に伝え、熱抵抗を低減することが可能である。
【００４５】
なお、本発明の各実施の形態においては、例えば、図４、図１０、図１４、図１８、図１９、図２０、図２１、図２２の図の横方向に、それぞれ、正方形の電極と帯状の電極が、縦方向の幅はほぼ等しく、かつ、図の横方向にほぼ直線状に並列配置されている点に特徴がある。図４、図１０、図１４、図１８、図１９、図２０、図２１に示す配置図においては、列をまたがる同電位のソース電極９ｂが存在するが、これらの、列をまたがる形では同電位の電極を結合させない。アンダーフィルレジン充填時に、アンダーフィルレジンの充填残りがあると、はんだフラッシュや水蒸気爆発等の不良原因となるため、アンダーフィルレジンの回り込みを考慮した場合、Ｓ字もしくはＬ字状のバンプ形状があると回り込みが阻害される場合があるためで、本発明においては、Ｓ字もしくはＬ字状の屈曲部を持つバンプ部を形成しないことにより、不良の発生率を低下させ、実装プロセスのロバスト性を改善することができる。
【００４６】
また、本発明の各実施の形態においては、図２４に示すように、半導体素子７以外の積層部品もしくはサブモジュール２４も含めて、全ての配線基板上搭載素子、搭載サブモジュールを同一のバンプ形成、実装プロセスにより搭載することも重要である。これにより、プロセスのコストを大幅に低減することが可能となる。なお、搭載素子には、半導体素子７以外の第二の半導体素子を搭載する場合も含むことは言うまでもない。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４８】
本発明は、携帯電話等の携帯型情報端末に搭載される高周波送受信用半導体装置や電源用半導体装置の放熱設計技術に利用可能である。
【図面の簡単な説明】
【００４９】
【図１】従来（特許文献１）の半導体装置の実装構造を示す断面図である。
【図２】従来（特許文献２）の半導体装置の実装構造を示す断面図である。
【図３】本発明の実施の形態１の半導体装置の実装構造を示す断面図である。
【図４】本発明の実施の形態１の半導体装置における素子バンプ電極の配置を示す図である。
【図５】本発明の実施の形態１の半導体装置におけるアクティブ領域から配線基板までの接続構造を示す断面図である。
【図６】本発明の実施の形態１の半導体装置の実装構造において、配線基板第二層以下にサーマルビアを形成する場合の断面図である。
【図７】本発明の実施の形態１の半導体装置におけるアクティブ領域から配線基板までの他の接続構造を示す断面図である。
【図８】本発明の実施の形態１の半導体装置におけるアクティブ領域から配線基板までのさらに他の接続構造を示す断面図である。
【図９】本発明の実施の形態１の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図である。
【図１０】本発明の実施の形態２の半導体装置における素子バンプ電極の配置のうち、ソース電極を密に配置した例を示す図である。
【図１１】本発明の実施の形態２の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図である。
【図１２】本発明の実施の形態２の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図である。
【図１３】本発明の実施の形態２の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図である。
【図１４】本発明の実施の形態３の半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例を示す図である。
【図１５】本発明の実施の形態３の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの接続構造を示す断面図である。
【図１６】本発明の実施の形態３の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでの他の接続構造を示す断面図である。
【図１７】本発明の実施の形態３の半導体装置におけるソースもしくはエミッタ側配線層について、アクティブ領域からサーマルビアまでのさらに他の接続構造を示す断面図である。
【図１８】本発明の実施の形態３の半導体装置における素子バンプ電極の配置のうち、ソース電極を帯状の電極に結合した例について、配線基板実装時のバンプ電極とアクティブ領域の位置関係を示す透過図である。
【図１９】本発明の実施の形態４の半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極を帯状の電極に結合した例を示す図である。
【図２０】本発明の実施の形態５の半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を帯状の電極に結合した例を示す図である。
【図２１】本発明の実施の形態５の半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、それぞれ、複数の帯状の電極に結合した例を示す図である。
【図２２】本発明の実施の形態５の半導体装置における素子バンプ電極の配置のうち、ドレインまたはゲート電極、およびソース電極を、同電位でかつ同一列状のものを帯状に結合した例を示す図である。
【図２３】本発明の実施の形態６の半導体装置における素子バンプ電極の配置のうち、ＨＢＴについて、エミッタ電極を帯状に結合した例を示す図である。
【図２４】本発明の半導体装置（半導体素子以外の積層部品もしくはサブモジュールも搭載）の実装構造を示す断面図である。
【符号の説明】
【００５０】
１…多層配線基板、２…モールド樹脂、３…ボンディングワイヤ、４…接合部材、…５熱拡散板、６…接合部材、７…半導体素子、８…サーマルビア、９…電気接続用電極、９ａ…ドレインまたはゲート電極もしくはコレクタまたはベース電極、９ｂ…ソース電極もしくはエミッタ電極、９ｃ…制御回路用電極、１０…電気接続用バンプ、１０ａ…ドレインまたはゲートバンプもしくはコレクタまたはベースバンプ、１０ｂ…ソースバンプもしくはエミッタバンプ、１０ｃ…制御回路用バンプ、１１…絶縁層、１２…放熱用電極、１３…放熱用バンプ、１４…アンダーフィルレジン、１５…層間接続ビア、１６…基板絶縁層、１７…信号増幅用アクティブ領域、１７ａ…初段、１７ｂ…二段、１７ｃ…出力段、１８…アクティブ領域、１９…素子配線層、２０，２０ａ，２０ｂ，２０ｃ…素子絶縁層、２１…バリアメタル、２２…接地電極、２３…基板配線層、２４…積層部品もしくはサブモジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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