(57)【特許請求の範囲】
【請求項１】
半導体基板に凹部を形成する工程と、前記凹部が形成された半導体基板上に絶縁膜を成膜する工程と、前記絶縁膜を介して前記半導体基板にイオン注入することによりＶth制御用の拡散層を形成する工程と、前記絶縁膜上にシリコン窒化膜を成膜する工程と、前記半導体基板の主面に垂直な面に対して面対称となる２方向から前記半導体基板に不純物をイオン注入してソース・ドレイン拡散層を形成する工程と、前記シリコン窒化膜及び前記絶縁膜を除去した後に前記凹部が形成された半導体基板の表面にゲート絶縁膜を形成する工程と、前記凹部の少なくとも底面上に前記ゲート絶縁膜を介してゲート電極を形成する工程とを有し、前記イオン注入の際に前記凹部の段差によって不純物イオンの一部を遮蔽することにより、前記ソース・ドレイン拡散層間の間隔が前記凹部の底面に対応する深さの領域から深さ方向に向かって徐々に広くなるようにすること特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にパンチスルー耐性を向上させることが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、電界効果トランジスタでは、ゲート長を短くすることによって動作速度の高速化を達成してきた。ところが、ゲート長の短縮化に伴い、ソース・ドレイン拡散層間に直接に電流（パンチスルー電流）が流れ、トランジスタのオフ時のリーク電流が増加してしまうという問題が生じる。
【０００３】
【発明が解決しようとする課題】
このように、従来は、高速動作のためにゲート長を短縮化すると、ソース・ドレイン拡散層間に流れるパンチスルー電流によって、トランジスタの消費電力が増大するという問題があった。
【０００４】
本発明は、上記従来の課題に対してなされたものであり、素子を微細化しても消費電力の低減をはかることが可能な半導体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板に形成された凹部の少なくとも底面上に絶縁膜を介して形成された電極と、前記凹部の底面下の領域を挟むように形成された第１及び第２の不純物拡散層とを有し、前記凹部の底面に対応する深さの領域から深さ方向に向かって前記第１及び第２の不純物拡散層間の間隔が徐々に広くなっていることを特徴とする。
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板に凹部を形成する工程と、前記半導体基板の主面に垂直な面に対して面対称となる２方向から前記半導体基板に不純物をイオン注入する工程と、前記凹部の少なくとも底面上に絶縁膜を介して電極を形成する工程とを有し、前記イオン注入の際に前記凹部の段差によって不純物イオンの一部を遮蔽することにより、不純物が導入された領域に対応して形成される第１及び第２の不純物拡散層間の間隔が前記凹部の底面に対応する深さの領域から深さ方向に向かって徐々に広くなるようにすること特徴とする。
【０００７】
本発明によれば、不純物拡散層（ソース・ドレイン拡散層）間の間隔が基板の深さ方向に向かって徐々に広くなるため、電極（ゲート電極）による制御性が弱い基板深部でのパンチスルー電流を効果的に抑制することができる。よって、素子が微細化されても、半導体装置の低消費電力化及び高速動作化を達成することが可能となる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【０００９】
（実施形態１）
図１（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造工程を順を追って示した工程断面図である。
【００１０】
まず、ｐ型のシリコン基板１１にホウ素をイオン注入し、ｐ型のウエル領域１１ａとなる拡散層を形成する。その後、シリコン基板１１の表面にシリコン酸化膜１２を成膜し、さらにシリコン酸化膜１２上にフォトレジスト１３のパターンを形成する。続いて、フォトレジスト１３をマスクとして、異方性プラズマエッチングによりシリコン酸化膜１２及びシリコン基板１１をエッチングし、シリコン基板１１に凹部１４を形成する（図１（ａ））。
【００１１】
次に、フォトレジスト１３及びシリコン酸化膜１２を除去した後、シリコン基板１１上に絶縁膜１５を成膜する。続いて、この絶縁膜１５を介してシリコン基板１１にホウ素をイオン注入することにより、ＭＩＳトランジスタのＶth制御用の拡散層１６を形成する（図１（ｂ））。
【００１２】
次に、絶縁膜１５上に、イオン注入阻止能の高いイオン注入阻止用絶縁膜として、シリコン窒化膜１７を成膜する。その後、シリコン基板１１の主面と垂直な面（垂直面）に対して面対称となる２方向から、シリコン基板１１中に不純物イオンとして砒素イオン１８ａ及び１８ｂを順次イオン注入する。
【００１３】
この斜め方向からのイオン注入工程では、シリコン基板１１に形成された凹部１４の段差によって注入イオンが遮蔽される。そのため、チャネル領域を挟んで対向するソース・ドレイン拡散層１９ａ及び１９ｂの端部の傾斜は、イオン注入の注入方向にほぼ一致し、ソース・ドレイン拡散層１９ａと１９ｂの端部どうしの間隔は、凹部１４の底面に対応する深さから基板深部方向に向かって徐々に広くなる。
【００１４】
また、凹部１４のチャネル方向の幅をＬ、凹部１４の高さをｄ、イオン注入方向と前記垂直面とのなす角をθとした場合、θ＝ｔａｎ-1（Ｌ／ｄ）となるようにイオン注入の角度を調整すれば、凹部１４の側壁に対して自己整合的にソース・ドレイン拡散層１９ａ及び１９ｂを形成することができる（図１（ｃ）、（ｄ））。
【００１５】
次に、シリコン窒化膜１７及び絶縁膜１５を除去した後、凹部１４が形成されたシリコン基板１１の表面にゲート絶縁膜２０を形成する。続いて、導電膜として例えばポリシリコン膜を全面に成膜した後、化学的機械研磨（ＣＭＰ）によって凹部１４外のポリシリコン膜を除去することにより、凹部１４内にのみ選択的にゲート電極２１となるポリシリコン膜を残置させる。このとき、凹部１４外のゲート絶縁膜２０も同時に除去するようにしてもよい。斜めイオン注入の角度を前述した角度に調整することにより、ゲート電極２１とソース・ドレイン拡散層１９ａ及び１９ｂとが自己整合的に形成されることになる。
【００１６】
なお、ＣＭＰを用いずに、リソグラフィと異方性エッチングによってゲート電極をパターニングしてもよい。この場合には、凹部外にもゲート電極の一部が形成されることになるが、ＭＩＳトランジスタとしての作用（チャンネル領域にキャリアを誘起するという作用）に直接関係するのは凹部内に形成された電極部分である。したがって、このような場合にも、ゲート電極として実質的に作用する部分とソース・ドレイン拡散層とは自己整合的に形成されることになる（図１（ｅ））。
【００１７】
このように、本実施形態によれば、斜めイオン注入によってソース・ドレイン拡散層を形成することにより、ゲート電極による制御性が弱いシリコン基板の深部になるほど、ソース・ドレイン拡散層の端部間の間隔がしだいに広くなる。したがって、トランジスタが微細化されてもパンチスルーを効果的に抑制することができ、消費電力の上昇を抑制することができる。また、ソース・ドレイン拡散層とゲート電極とを自己整合的に形成することができるため、寄生抵抗を低減することができ、トランジスタの高速動作を確保することができる。
【００１８】
上述した例では、ソース・ドレイン拡散層とゲート電極とを自己整合的に形成するようにした。すなわち、凹部の幅をＬ、高さをｄとしたときに、イオン注入角θをソース側及びドレイン側ともに、θ＝ｔａｎ-1（Ｌ／ｄ）となるように設定したが、イオン注入角θを適宜増減させるようにしてもよい。以下、イオン注入角θを増減させた例について説明する。
【００１９】
図２は、イオン注入角θをソース側及びドレイン側ともに、θ＜ｔａｎ-1（Ｌ／ｄ）となるように設定した例である。基本的な製造工程は図１に示した例と同様であり、図２（ａ）及び（ｂ）の工程はそれぞれ図１（ｄ）及び（ｅ）の工程に対応している。
【００２０】
図２に示した例では、イオン注入角をθ＜ｔａｎ-1（Ｌ／ｄ）となるように設定したので、ゲート電極２１の端部よりも内側の領域にまでソース・ドレイン拡散層１９ａ及び１９ｂが形成される。そのため、実効的なチャネル長が図１に示した例よりも短くなり、デザインルールを変更することなく、より高速動作が可能なＭＩＳトランジスタを得ることができる。
【００２１】
図３は、イオン注入角θをソース側及びドレイン側ともに、θ＞ｔａｎ-1（Ｌ／ｄ）となるように設定した例である。基本的な製造工程は図１に示した例と同様であり、図３（ａ）及び（ｂ）の工程はそれぞれ図１（ｄ）及び（ｅ）の工程に対応している。
【００２２】
図３に示した例では、イオン注入角をθ＞ｔａｎ-1（Ｌ／ｄ）となるように設定したので、ゲート電極２１の端部よりも外側の領域にソース・ドレイン拡散層１９ａ及び１９ｂが形成される。そのため、実効的なチャネル長が図１に示した例よりも長くなり、デザインルールを変更することなく、よりパンチスルー耐圧の高いＭＩＳトランジスタを得ることが可能となる。
【００２３】
なお、本実施形態ではｎ型ＭＩＳトランジスタについて説明したが、ｐ型ＭＩＳトランジスタについても同様の構造及び製造方法を適用することが可能である。
【００２４】
図４は、本発明に係る斜めイオン注入法を用いてソース・ドレイン拡散層を形成する場合（ａ）と、通常のイオン注入法を用いてソース・ドレイン拡散層を形成する場合（ｂ）について、それぞれのアニール後のプロファイル（点線で示した）のシミュレーション結果を示したものである。イオン注入条件は両者とも、注入元素：砒素、加速電圧：４０ｋｅＶ、注入量：１×１０16ｃｍ-2とし、イオン注入後のアニール条件は両者とも８００℃で１０分としている。また、イオン注入の角度θは、それぞれ±６０度及び０度（基板の主面に対して垂直）としている。
【００２５】
シミュレーション結果によれば、アニール後のソース・ドレイン拡散層の端部の傾きは、（ｂ）の場合には約１６度であるのに対し、（ａ）の場合には約５５度となっている。
【００２６】
垂直イオン注入（ｂ）の場合にも、アニールによって不純物が拡散し、プロファイルの先端に傾斜が生じるが、傾斜角が小さいため、ソース・ドレイン間のパンチスルーを緩和するには至らない。
【００２７】
これに対して、斜めイオン注入（ａ）の場合には、傾斜角を大きくすることができ、ソース・ドレイン間のパンチスルーを効果的に緩和することができる。また、イオン注入角、凹部を形成するためのエッチング量、イオン注入阻止用絶縁膜の膜厚等を調整することにより、ソース・ドレイン拡散層のゲート電極とのオーバーラップ量とソース・ドレイン拡散層端部の傾きとを独立に調整することができ、デバイスの仕様に応じた耐圧及び寄生抵抗値を自由に実現することが可能である。
【００２８】
（実施形態２）
図５（ａ）〜図８（ｋ）は、本発明の第２の実施形態に係る半導体装置（ＭＩＳトランジスタ）の製造工程を順を追って示した工程断面図である。
【００２９】
まず、ｐ型のシリコン基板３１上にフォトレジスト３２のパターンを形成する。続いて、このフォトレジスト３２をマスクとしてホウ素をイオン注入し、ｐ型のウエル領域３３となる拡散層を形成する（図５（ａ））。
【００３０】
次に、フォトレジスト３２を除去した後、シリコン基板３１上にフォトレジスト３４のパターンを形成する。続いて、このフォトレジスト３４をマスクとしてリンをイオン注入し、ｎ型のウエル領域３５となる拡散層を形成する（図５（ｂ））。
【００３１】
次に、フォトレジスト３４を除去した後、シリコン基板３１の表面にシリコン酸化膜３６を成膜し、さらにシリコン酸化膜３６上にフォトレジスト３７のパターンを形成する。続いて、フォトレジスト３７をマスクとして、異方性プラズマエッチングによりシリコン酸化膜３６及びシリコン基板３１をエッチングし、シリコン基板３１に凹部３８、３９を形成する（図５（ｃ））。
【００３２】
次に、フォトレジスト３７及びシリコン酸化膜３６を除去した後、シリコン基板３１上に絶縁膜４０を成膜する。続いて、ｎ型ＭＩＳトランジスタ形成用のフォトレジスト４１のパターンを形成する。続いて、このフォトレジスト４１をマスクとして、シリコン基板３１にホウ素をイオン注入することにより、ｎ型ＭＩＳトランジスタのＶth制御用の拡散層４２を形成する（図６（ｄ））。
【００３３】
次に、シリコン基板３１の主面と垂直な面（垂直面）に対して面対称となる２方向から、シリコン基板３１中に不純物イオンとして砒素イオン４３ａ及び４３ｂを順次イオン注入する（イオン注入角θ１）。この斜め方向からのイオン注入工程により、ｎ型ＭＩＳトランジスタのソース・ドレイン拡散層４４ａ及び４４ｂが得られる。ソース・ドレイン拡散層４４ａ及び４４ｂの端部の傾斜は、イオン注入角θ１にほぼ一致し、ソース・ドレイン拡散層４４ａと４４ｂの端部どうしの間隔は、凹部３８の底面に対応する深さから基板深部方向に向かって徐々に広くなる（図６（ｅ）、（ｆ））。
【００３４】
次に、フォトレジスト４１を除去した後、絶縁膜４０上にｐ型ＭＩＳトランジスタ形成用のフォトレジスト４５のパターンを形成する。続いて、このフォトレジスト４５をマスクとして、シリコン基板３１にホウ素をイオン注入することにより、ｐ型ＭＩＳトランジスタのＶth制御用の拡散層４６を形成する（図７（ｇ））。
【００３５】
次に、前述した垂直面に対して面対称となる２方向から、シリコン基板３１中に不純物イオンとして二フッ化ホウ素４７ａ及び４７ｂを順次イオン注入する（イオン注入角θ２）。このとき、θ２＜θ１となるようにする。この斜め方向からのイオン注入工程により、ｐ型ＭＩＳトランジスタのソース・ドレイン拡散層４８ａ及び４８ｂが得られる。ソース・ドレイン拡散層４８ａ及び４８ｂの端部の傾斜は、イオン注入角θ２にほぼ一致し、ソース・ドレイン拡散層４８ａと４８ｂの端部どうしの間隔は、凹部３９の底面に対応する深さから基板深部方向に向かって徐々に広くなる（図７（ｈ）、（ｉ））。
【００３６】
次に、フォトレジスト４５及び絶縁膜４０を除去する（図８（ｊ））。
【００３７】
次に、凹部３８及び３９が形成されたシリコン基板３１の表面にゲート絶縁膜を形成する。続いて、導電膜として例えばポリシリコン膜を全面に成膜した後、化学的機械研磨（ＣＭＰ）によって凹部３８及び３９外のポリシリコン膜及びゲート絶縁膜を除去する。これにより、凹部内にのみ選択的に、ゲート電極５０ａ及び５０ｂとなるポリシリコン膜、並びにゲート絶縁膜４９ａ及び４９ｂを残置させる（図８（ｋ））。
【００３８】
本実施形態でも、第１の実施形態と同様、斜めイオン注入によってソース・ドレイン拡散層を形成することにより、シリコン基板の深部になるほど、ソース・ドレイン拡散層の端部間の間隔がしだいに広くなる。したがって、トランジスタが微細化されてもパンチスルーを効果的に抑制することができ、消費電力の上昇を抑制することができる。
【００３９】
また、本実施形態では、イオン注入角をθ１＞θ２とすることにより、ｐ型ＭＩＳトランジスタの実効チャネル長をｎ型ＭＩＳトランジスタの実効チャネル長よりも短くすることができる。これにより、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタの伝導度の差に起因する駆動能力の違いを補償することができる。したがって、ｐ型及びｎ型ＭＩＳトランジスタを同じデザインルールで設計したときの両トランジスタの駆動能力の差を縮めることができる。
【００４０】
なお、本実施形態では、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとでイオン注入角を異ならせるようにしたが、これに限るものではない。例えば、ＤＲＡＭにおいて、メモリー領域と周辺回路領域のトランジスタ間でイオン注入角を異ならせる、メモリー領域とロジック領域のトランジスタ間でイオン注入角を異ならせる、といった例もあげられる。このように、１チップ内において、動作速度や耐圧等の観点から異なるトランジスタ群に対して異なった仕様が要求される場合、各トランジスタ群毎にイオン注入角を適宜設定することにより、仕様を満足した集積回路を実現することが可能となる。
【００４１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００４２】
【発明の効果】
本発明によれば、不純物拡散層間の間隔が基板の深さ方向に向かって徐々に広くなるため、パンチスルー電流を効果的に抑制することができ、素子が微細化されても半導体装置の低消費電力化や高速動作化をはかることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の一例に係る半導体装置の製造工程を示した工程断面図。
【図２】本発明の第１の実施形態の他の例に係る半導体装置の製造工程の一部を示した工程断面図。
【図３】本発明の第１の実施形態の他の例に係る半導体装置の製造工程の一部を示した工程断面図。
【図４】本発明に係る斜めイオン注入法を用いる場合と、通常のイオン注入法を用いる場合とについて、ソース・ドレイン拡散層のプロファイルのシミュレーション結果を示した図。
【図５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【図８】本発明の第２の実施形態に係る半導体装置の製造工程の一部を示した工程断面図。
【符号の説明】
１１、３１…シリコン基板
１１ａ、３３、３５…ウエル領域
１２、３６…シリコン酸化膜
１３、３２、３４、３７、４１、４５…フォトレジスト
１４、３８、３９…凹部
１５、４０…絶縁膜
１６、４２、４６…Ｖth制御用の拡散層
１７…シリコン窒化膜
１８ａ、１８ｂ、４３ａ、４３ｂ、４７ａ、４７ｂ…不純物イオン
１９ａ、１９ｂ、４４ａ、４４ｂ、４８ａ、４８ｂ…ソース・ドレイン拡散層
２０、４９ａ、４９ｂ…ゲート絶縁膜
２１、５０ａ、５０ｂ…ゲート電極
【図１】
0004654395.tif 000002
【図２】
0004654395.tif 000003
【図３】
0004654395.tif 000004
【図４】
0004654395.tif 000005
【図５】
0004654395.tif 000006
【図６】
0004654395.tif 000007
【図７】
0004654395.tif 000008
【図８】
0004654395.tif 000009