(57)【特許請求の範囲】
【請求項１】
シリコン基板上に形成されたフォトダイオードであって、
前記シリコン基板表面に形成されｐｎ接合を形成する第１の導電型の拡散領域よりなる受光領域と、
前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第１の導電型の拡散領域よりなる中間領域と、
前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第１の導電型の拡散領域よりなるコンタクト領域と、
前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第２の導電型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりなり、
前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向するフォトダイオード。
【請求項２】
前記シールド層は、前記側端部に接合する請求項１記載のフォトダイオード。
【請求項３】
前記中間領域は前記受光領域よりも高い不純物濃度を有し、前記コンタクト領域は前記中間領域よりも高い不純物濃度を有する請求項１記載のフォトダイオード。
【請求項４】
前記受光領域は、その下面に前記ｐｎ接合を形成し、さらに前記シールド層との間にも前記ｐｎ接合を形成する請求項１記載のフォトダイオード。
【請求項５】
さらに前記シリコン基板上に形成された絶縁膜を備え、前記絶縁膜中には前記コンタクト領域に整合したコンタクトホールが形成され、前記電極は、前記コンタクトホールを介して前記コンタクト領域とコンタクトする導電性プラグよりなる請求項１記載のフォトダイオード。
【請求項６】
シリコン基板上に形成されたフォトダイオードを含む固体撮像装置であって、
前記フォトダイオードは、
前記シリコン基板表面に形成されｐｎ接合を形成する第１の導電型の拡散領域よりなる受光領域と、
前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第１の導電型の拡散領域よりなる中間領域と、
前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第１の導電型の拡散領域よりなるコンタクト領域と、
前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第２の導電型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりなり、
前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向し、
前記シリコン基板上には、ＣＭＯＳ回路が集積化されている固体撮像装置。
【請求項７】
シリコン基板上へのフォトダイオードの製造方法であって、
前記シリコン基板中に画成された第１の素子領域に、第１の導電型の拡散領域を、受光領域として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、第２の導電型の拡散領域を、シールド層として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、前記第１の導電型の拡散領域を、前記シールド層の一部に重畳して、中間領域として形成する工程と、
前記シリコン基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記中間領域の一部に対応してビアホールを形成する工程と、
前記シリコン基板中に、前記層間絶縁膜をマスクに、前記ビアホールを介して、前記第１の導電型の不純物元素を導入し、前記中間領域中、前記シリコン基板の表面に第１導電型の拡散領域よりなるコンタクト層を形成する工程と、
前記ビアホールを導電性材料により充填し、前記コンタクト層に接して電極を形成する工程と、を含むフォトダイオードの製造方法。
【請求項８】
シリコン基板上への固体撮像素子の製造方法であって、
前記シリコン基板中に画成された第１の素子領域に、第１の導電型の拡散領域を、受光領域として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、第２の導電型の拡散領域を、シールド層として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、前記第１の導電型の拡散領域を、前記シールド層の一部に重畳して、中間領域として形成する工程と、
前記シリコン基板上の第２の素子領域に、半導体素子を形成する工程と、
前記シリコン基板上に層間絶縁膜を、前記層間絶縁膜が前記半導体素子を覆うように形成する工程と、
前記層間絶縁膜中に、前記中間領域の一部に対応してビアホールを形成する工程と、
前記シリコン基板中に、前記層間絶縁膜をマスクに、前記ビアホールを介して、前記第１の導電型の不純物元素を導入し、前記中間領域中、前記シリコン基板の表面に第１導電型の拡散領域よりなるコンタクト層を形成する工程と、
前記ビアホールを導電性材料により充填し、前記コンタクト層に接して電極を形成する工程と、を含む、固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にＣＭＯＳ撮像素子を構成するフォトダイオード、固体撮像素子およびその製造方法に関する。
【背景技術】
【０００２】
今日、ＣＭＯＳ撮像素子はカメラ付携帯電話機やデジタルスチルカメラなどにおいて広く使われている。ＣＭＯＳ撮像素子はＣＣＤ撮像素子に比べて構成が簡単で、安価に構成できる好ましい特徴を有する。【０００３】
図１は、このようなＣＭＯＳ撮像素子１００の構成を示す。【０００４】
図１を参照するに、ＣＭＯＳ撮像素子１００は多数の受光素子１０が行列状に配列された受光領域１０１Ａを有し、前記受光領域１０１Ａ中の各々の受光素子１０に対して行選択回路１０１Ｂと信号読出し回路１０１Ｃとが協働する。ここで前記行選択回路１０１Ｂは、リセット制御線ＲＳＴおよび選択制御線ＳＥＬを選択し、一方前記信号読出し回路１０１Ｃはリセット電圧線ＶRにリセット電圧を供給するとともに、信号読出し線ＳＩＧに出力されるピクセルからの信号電圧を読み出す。【０００５】
図２は、図１のＣＭＯＳ撮像素子１００中において使われる一画素分の受光素子１０の構成を示す。【０００６】
図２を参照するに、前記リセット電圧線ＶRに接続され所定のリセット電圧が供給される電源端子１０Ａには、フォトダイオード１０Ｄが、前記リセット制御線ＲＳＴ上のリセット信号により制御されるリセットトランジスタ１０Ｂを介して、逆バイアス方向に接続されており、前記フォトダイオード１０Ｄにおいて光照射により形成された光電子は、前記電源端子１０Ａからの電源電圧により駆動されるソースフォロワ回路を形成する読出しトランジスタ１０Ｆによって電圧変換されて出力される。その出力は、前記読出しトランジスタに直列に接続され前記選択制御線ＳＥＬ上の選択制御信号により制御される選択トランジスタ１０Ｓにより、前記信号線ＳＩＧ上に出力される。
【特許文献１】特開２０００−３１２０２４号公報
【特許文献２】特開２００４−３１２０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図３Ａは、本発明の関連技術による、かかるＣＭＯＳ撮像素子で使われるフォトダイオード１００Ｄの構成を示す平面図、図３Ｂは、前記フォトダイオードのラインＸ−Ｘ´に沿った断面図を示す。図３Ａ，３Ｂのフォトダイオード１００Ｄは、図２のＣＭＯＳ画素素子１０においてフォトダイオード１０Ｄとして使われる。【０００８】
図３Ａ，３Ｂを参照するに、前記フォトダイオード１００Ｄはｐ型シリコン基板１１１上に形成されており、前記ｐ型シリコン基板１１１上にはＬＯＣＯＳ法による素子分離絶縁膜１１２およびその下のｐ型チャネルストッパ領域１１２Ａによりフォトダイオード１０Ｄを画成する素子領域が形成されている。また前記素子領域中には、ｎ−型の拡散領域１１１Ａが受光領域として形成されている。【０００９】
前記フォトダイオード１００Ｄの動作時には、前記受光領域１１１Ａ中に逆バイアスにより空乏層が形成され、前記受光領域１１１Ａで形成された光電子が信号電極へと到達することで、光信号が形成される。その際、フォトダイオードの感度を向上させるためには、熱電子放出による暗電流の発生が最小限に抑制されるように、また形成された光電子が途中で捕獲されて消滅したり熱電子が放出され光電子に混入しないように、前記受光領域１１１Ａは非常に低い欠陥濃度を有することが要求される。【００１０】
このため図３Ａ，３Ｂの構成では、前記受光領域１１１ＡとＬＯＣＯＳ酸化膜１１２の間にｐ型のガードリング１１２Ｂが形成され、前記ｎ−型受光領域１１１Ａが、前記素子分離絶縁膜１１２の表面に直接コンタクトするのを回避している。さらに前記シリコン基板１１１の表面部分、すなわち前記受光領域１１１Ａの表面部分にもｐ型のシールド層１１１Ｄが形成されており、これにより、前記受光領域が、欠陥を含むシリコン基板１１１の表面に露出するのが回避される。【００１１】
さらに前記受光領域１１１Ａの表面部分の一部には、前記ｐ型シールド層１１１Ｄに囲まれるように、ｎ＋型拡散領域１１１Ｃが信号電極とのコンタクト層として形成されているが、かかるｎ＋型拡散領域１１１Ｃは一般に欠陥を高濃度で含むため、前記ｎ−型受光領域１１１Ａ中には、前記コンタクト層１１１Ｃを覆うようにｎ型拡散領域１１１Ｂが形成され、前記受光領域１１１Ａとｎ＋型コンタクト層１１１との直接的な接触が回避されている。【００１２】
さらに前記シリコン基板１１１の表面には、熱酸化膜１１３が形成され、その上にさらにＣＶＤ酸化膜１１４が形成され、前記ＣＶＤ酸化膜１１４上には層間絶縁膜１１５が形成されているが、前記層間絶縁膜１１５中にはビアプラグ１１６が前記コンタクト層１１１Ｃにコンタクトするように形成され、前記層間絶縁膜１１５上には、前記ビアプラグ１１６にコンタクトして信号電極１１７が形成されている。【００１３】
図４は、図３（Ｂ）のｎ型拡散領域１１１Ｂ近傍を拡大して示す。【００１４】
図４を参照するに、前記ｐ型シリコン基板１１１とｎ−型受光領域１１１Ａの接合界面ＰＮ１から延在する空乏領域は、実質的に前記受光領域１１１Ａの全体に広がっており、ｎ側領域中における空乏領域の端部Ａは、前記ｎ型拡散領域１１１Ｂにまで到達する。また前記ｎ−型受光領域１１１Ａとｐ型シールド層１１１Ｄとの接合界面ＰＮ２から延在する空乏領域は、前記接合界面ＰＮ１から延在する空乏領域と合体し、端部Ｃが、前記シールド層１１１Ｄ中、前記受光領域１１１Ａとの界面ＰＮ２の近傍に位置するように形成される。【００１５】
さて、前記コンタクト層１１１Ｃは、ビアプラグ１１６との間で良好なオーミック接合を実現する必要があり、このため前記コンタクト層１１１Ｃは、高濃度にドープされる。一方、このように高濃度にドープされるとコンタクト層１１１Ｃには転位などの欠陥Ｄが発生しやすく、このため、前記空乏領域が延伸し、その端部Ａが図４に示すように欠陥Ｄを超えると、前記空乏領域で発生した光電子などのキャリアが捕獲され、リーク電流を生じてしまう。また前記高濃度コンタクト層１１１Ｃとｐ型シールド層１１１Ｄとの間には大きな電界が形成され、この部分においてもリーク電流が発生しやすい問題が生じる。このようなリーク電流は暗電流を形成し、フォトダイオードの感度を低下させる。【００１６】
さらに図４の関連技術では、前記ビアプラグ１１６の径に対してコンタクト層１１１Ｃを大きく形成し、アラインメント誤差に対する余裕を確保しているが、空乏領域が形成されないコンタクト層１１１Ｃ、あるいは空乏領域の侵入がわずかなｎ型領域１１１Ｂは受光には関与しないので、フォトダイオード１０Ｄの光電変換効率を向上させるためには、これらの部分の寸法Ｗを可能な限り減少させる必要がある。【００１７】
これに対し、図５は、特許文献１と特許文献２に記載の従来のフォトダイオード１００Ｅの構成を示す。ただし図５中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図５中、説明に必要な部分のみを図示し、それ以外の部分の図示は省略する。【００１８】
図５を参照するに、フォトダイオード１００Ｅでは前記ｎ型拡散領域１１１Ｂを、前記ｎ＋型コンタクト層１１１Ｃを包むように形成し、その結果、図示していない接合界面ＰＮ１からの空乏領域の延伸は、前記ｎ型拡散領域１１１Ｂで実質的に阻止され、欠陥を含むコンタクト層１１１Ｃに到達することはない。また、前記シールド層１１１Ｄとｎ型拡散領域１１１Ｂとの界面に形成される空乏領域は、前記層１１１Ｂおよび１１１Ｄの不純物濃度が高いため前記界面近傍に閉じ込められ、コンタクト層１１１Ｃに到達することはない。また前記ｎ＋型コンタクト層１１１Ｃとｐ型シールド層１１１Ｄの間には、前記ｎ＋型コンタクト層１１１Ｃよりは不純物濃度の低いｎ型拡散領域１１１Ｂが介在するため、コンタクト層１１１Ｃとシールド層１１１Ｄの間でのリーク電流の発生が抑制される。【００１９】
このように、図５の構成は暗電流を低減するうえでは優れた効果を奏するが、前記ｎ型拡散領域１１１Ｂが、前記ｐ型シールド層１１１Ｄの下部まで延在しており、このため、前記接合界面ＰＮ１から延在する空乏領域の範囲が限定され、光電変換の効率が低下する問題を有している。またこのような構造では、いくらパターニング精度を向上させてコンタクト層１１１Ｃを微細化しても、前記拡散領域１１１Ｂの大きさが減少しない限り、前記光電変換の効率は向上しない。しかし、前記拡散領域１１１Ｂが前記シールド層１１１Ｄの下面に接するように形成されている限り、前記拡散領域１１１Ｂの微細化は限界がある。
【特許文献１】特開２０００−３１２０２４号公報
【特許文献２】特開２００４−３１２０３９号公報
【課題を解決するための手段】
【００２０】
本発明は一の側面において、シリコン基板上に形成されたフォトダイオードであって、前記シリコン基板表面に形成されｐｎ接合を形成する第１の導電型の拡散領域よりなる受光領域と、前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第１の導電型の拡散領域よりなる中間領域と、前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第１の導電型の拡散領域よりなるコンタクト領域と、前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第２の導電型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりなり、前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向するフォトダイオードを提供する。
【発明の効果】
【００２１】
本発明によれば、前記シールド層を、前記シリコン基板表面の前記中間領域よりも外側の部分に、前記シールド層が前記中間領域の側端部に対向するように形成することにより、前記中間領域を前記コンタクト領域の微細化に合わせて微細化することができ、受光領域の体積を増大させることができる。これにより、フォトダイオードの光電変換効率が向上する。その際、本発明では前記コンタクト領域が、前記シリコン基板上に形成された絶縁膜中のコンタクトホールに自己整合して形成されるため、前記コンタクトホールに形成される電極とコンタクト領域を整合させつつ、前記コンタクト領域を任意に微細化することができる。また本発明によれば、欠陥を高濃度で含むコンタクト領域が前記中間領域により包まれているため、前記ｐｎ接合から空乏領域が延伸してきても、空乏領域がコンタクト領域に侵入することがなく、リーク電流の発生が効果的に抑制される。
【図面の簡単な説明】
【００２２】
【図１】固体撮像装置の全体構成を示す図である。
【図２】図１の固体撮像装置中における１画素分の回路構成を示す図である。
【図３Ａ】本発明の関連技術によるフォトダイオードの平面図を示す図である。
【図３Ｂ】本発明の関連技術によるフォトダイオードの断面図を示す図である。
【図４】図３Ｂの断面図を拡大して示す図である。
【図５】従来のフォトダイオードの断面を示す図である。
【図６Ａ】本発明の第１実施例による固体撮像素子の１画素分の構成を示す平面図である。
【図６Ｂ】本発明の第１実施例による固体撮像素子に協働するＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタを示す平面図である。
【図６Ｃ】本発明の第１実施例による固体撮像素子に協働するＣＭＯＳ素子を構成するｐチャネルＭＯＳトランジスタを示す平面図である。
【図７Ａ】図６Ａの固体撮像素子で使われるフォトダイオードの構成を示す断面図である。
【図７Ｂ】図６Ａの固体撮像素子で使われるｎチャネルＭＯＳトランジスタの構成を示す断面図である。
【図７Ｃ】図６ＢのｎチャネルＭＯＳトランジスタの構成を示す断面図である。
【図７Ｄ】図６ＣのｐチャネルＭＯＳトランジスタの構成を示す断面図である。
【図８Ａ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１）である。
【図８Ｂ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その２）である。
【図８Ｃ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その３）である。
【図８Ｄ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その４）である。
【図８Ｅ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その５）である。
【図８Ｆ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その６）である。
【図８Ｇ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その７）である。
【図８Ｈ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その８）である。
【図８Ｉ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その９）である。
【図８Ｊ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１０）である。
【図８Ｋ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１１）である。
【図８Ｌ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１２）である。
【図８Ｍ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１３）である。
【図８Ｎ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１４）である。
【図８Ｏ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１５）である。
【図８Ｐ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１６）である。
【図８Ｑ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１７）である。
【図８Ｒ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１８）である。
【図８Ｓ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その１９）である。
【図８Ｔ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その２０）である。
【図８Ｕ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その２１）である。
【図８Ｖ】本発明の第２の実施形態による固体撮像素子の製造方法を示す図（その２２）である。
【符号の説明】
【００２３】
１０  受光素子
１０Ａ  電源端子
１０Ｂ  リセットトランジスタ
１０Ｄ  フォトダイオード
１０Ｆ  読出しトランジスタ
１０Ｓ  選択トランジスタ
２０  固体撮像素子
３０，４０，６０，８０  素子領域
２１Ａ  受光領域
２１Ｂ  中間領域
２１Ｃ  コンタクト層
２１Ｄ  シールド層
２２  素子分離絶縁膜
２２Ａ  チャネルストッパ
２２Ｂ  ガードリング
２３Ａ，２３Ｂ  熱酸化膜
２４  ＣＶＤ酸化膜
２５  層間絶縁膜
２６  導電性プラグ
２７，４７，６７Ａ，６７Ｂ，８７Ａ，８７Ｂ  配線パターン
４１Ａ，６１Ａ，８１Ａ  ウェル
４１Ｄ，６１Ｄ，８１Ｄ  ソース領域
４１Ｓ，６１Ｓ，８１Ｓ  ドレイン領域
４２，６２，８２  ゲート絶縁膜
４５Ａ，６５Ａ，６５Ｂ，８５Ａ，８５Ｂ  導電性プラグ
【発明を実施するための最良の形態】
【００２４】
図６Ａ〜６Ｃは、本発明の第１の実施形態による固体撮像素子２０の構成を示す平面図、図７Ａ〜７Ｄは、図６Ａ〜６Ｃ中、ラインＡ−Ａ´，Ｂ−Ｂ´，Ｃ−Ｃ´およびＤ−Ｄ´に沿った断面図を示す。このうち図６Ａは、前記固体撮像素子２０の全体構成を示す平面図を示し、図６Ｂ，６Ｃは、図６Ａの平面図には示されていない、前記固体撮像素子２０に協働するＣＭＯＳ論理素子を構成するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの平面図を、それぞれ示す。【００２５】
図６Ａおよび図７Ａを参照するに、固体撮像素子２０は、先に図２で示した受光素子の等価回路図に対応しており、フォトダイオード１０Ｄとリセットトランジスタ１０Ｂが、電源端子１０Ａを構成する配線パターンに直列に接続されている。さらに前記電源端子１０Ａには前記フォトダイオード１０Ｄからの光信号を供給される読出しトランジスタ１０Ｆと、選択信号ＳＥＬにより活性化される選択トランジスタ１０Ｓとが直列に接続されている。【００２６】
前記フォトダイオード１０Ｄは、ｐ型シリコン基板２１上にＬＯＣＯＳ法で形成された素子分離絶縁膜２２により画成された素子領域３０に形成され、前記素子領域３０中には、ｎ−型の受光領域２１Ａが形成されている。【００２７】
より具体的には、図７Ａの断面図に示すように前記ｐ型シリコン基板２１中には前記素子分離絶縁膜２２で画成された素子領域３０に対応してｎ−型の受光領域２１Ａが形成されており、前記素子領域３０の表面にはｐ型のシールド層２１Ｄが形成されている。【００２８】
さらに前記素子分離絶縁膜２２の下にはｐ型のチャネルストッパ２２Ａが、前記受光領域２１Ａを、前記素子分離絶縁膜２２の下で側方から囲むように形成されて、さらに前記素子分離絶縁膜２２の内周に沿ってｐ型ガードリング２２Ｂが、前記受光領域と素子分離酸化膜２２の直接の接触を妨げるように形成されている。前記受光領域２１Ａはその下端においてｐ型シリコン基板２１との間にｐｎ接合を形成し、また前記ｐ型シールド層２１Ｄとの間でｐｎ接合を形成する。【００２９】
さらに前記受光領域２１Ａには、前記シリコン基板２１の表面に接して微細なｎ＋型コンタクト領域２１Ｃが、前記ｐ型シールド層２１Ｄの導電型を打ち消して形成され、さらに前記コンタクト領域２１Ｃを包むようにｎ型の中間領域２１Ｂが、同様に前記ｐ＋型シールド層２１Ｄの導電型を打ち消して形成されている。すなわち、前記中間領域２１Ｂは前記受光領域２１Ａよりもｎ型不純物元素の濃度および電子密度が高く、前記コンタクト領域２１Ｃは前記中間領域２１Ｂよりもｎ型不純物元素の濃度および電子密度が高い。【００３０】
ここで前記中間領域２１Ｂは前記シリコン基板２１の表面に接して形成され、その結果、前記シールド層２１Ｄは前記中間領域２１Ｂの外側に、前記中間領域の側端部に接するように形成される。かかる構成により、本実施例では前記ｐ型シールド層２１Ｄとコンタクト領域２１Ｃの直接の接触が妨げられ、その結果、前記シリコン基板２１と受光領域２１Ａのｐｎ接合界面から延伸する空乏領域は前記中間領域２１Ｂによりさらなる延伸が阻止され、前記コンタクト領域２１Ｃに達することはない。これにより、前記コンタクト領域２１Ｃにおける欠陥に起因するリーク電流の発生が抑制され、暗電流が抑制される。また前記ｐ型シールド層２１Ｄとｎ＋型コンタクト層２１Ｃの間に中間的な濃度の中間領域２１Ｂが介在するため、急峻なｐｎ接合に起因するリーク電流の発生も抑制される。【００３１】
さらに図６Ａおよび７Ａの構成では、前記中間領域２１Ｂが、これを囲むｐ型シールド層２１Ｄに側端部を接して形成されているため、例えば前記コンタクト領域２１Ｃの微細化とともに前記中間領域２１Ｂを微細化することで、前記受光領域２１Ａの実効的な体積を自在に増大させることができ、フォトダイオードの光電変換効率を向上させることができる。【００３２】
前記シリコン基板２１の表面には、さらに熱酸化膜などの絶縁膜２３Ａ，２３Ｂが順次形成されており、前記絶縁膜２３Ｂ上にはＣＶＤ酸化膜２４を介して層間絶縁膜２５が形成されている。【００３３】
さらに前記層間絶縁膜２５中には、前記シリコン基板２１中の前記コンタクト領域２１Ｃを露出するコンタクトホール２５Ａが形成され、前記コンタクトホール２５ＡにはＷなどの導電性プラグ２６が、前記コンタクト領域２１Ｃとオーミック接触するように形成される。さらに前記層間絶縁膜２５上には、配線パターン２７が形成されている。【００３４】
次に図６Ａおよび図７Ｂを参照しながら、選択トランジスタ１０Ｓとして使われるｎチャネルＭＯＳトランジスタの構成を説明する。なお同様な構成はリセットトランジスタ１０Ｂおよび読出しトランジスタ１０Ｆに対しても適用される。【００３５】
図６Ａおよび図７Ｂを参照するに、前記シリコン基板２１上には前記素子分離酸化膜２２により画成された素子領域４０中にｐ型ウェル４１Ａが形成され、前記シリコン基板２１上には、チャネル領域に対応してゲート電極４３が、前記絶縁膜２３Ａ，２３Ｂを積層したゲート絶縁膜４２を介して形成されている。【００３６】
前記ゲート電極４３は側壁絶縁膜を担持しており、さらに前記ｐ型ウェル４１Ａ中には、前記ゲート電極４３のそれぞれの外側に、ｎ−型ＬＤＤ領域を含むｎ型のソース領域４１Ｓとｎ−型ＬＤＤ領域を含むｎ型のドレイン領域４１Ｄとが形成されており、前記ソース領域４１Ｓおよびドレイン領域４１Ｄの表面にはシリサイド層４１ｓｃが形成されている。【００３７】
さらに前記シリコン基板２１上には前記ゲート電極４３を覆うように前記層間絶縁膜２５が形成されており、前記層間絶縁膜中にはＷよりなる導電性プラグ４５Ａが、前記ソース領域４１Ｓおよびドレイン領域４１Ｄにシリサイド層４１ｓｃを介してコンタクトするように形成され、前記層間絶縁膜２５上には、前記導電性プラグ４５Ａにコンタクトして、配線パターン４７が形成されている。【００３８】
次に、図６Ｂおよび図７Ｃを参照しながら、図２の受光素子に協働しＣＭＯＳ論理回路を構成する前記ｎチャネルＭＯＳトランジスタの構成を説明する。【００３９】
図６Ｂおよび図７Ｃを参照するに、前記シリコン基板２１上には前記素子分離酸化膜２２により画成された素子領域６０中にｐ型ウェル６１Ａが形成され、前記シリコン基板２１上には、チャネル領域に対応してゲート電極６３が、前記絶縁膜２３Ｂよりなるゲート絶縁膜６２を介して形成されている。【００４０】
前記ゲート電極６３は側壁絶縁膜を担持しており、さらに前記ｐ型ウェル６１Ａ中には、前記ゲート電極６３のそれぞれの外側に、ｎ−型ＬＤＤ領域を含むｎ型のソース領域６１Ｓとｎ−型ＬＤＤ領域を含むｎ型のドレイン領域６１Ｄとが形成されており、前記ソース領域６１Ｓおよびドレイン領域６１Ｄの表面にはシリサイド層６１ｓｃが形成されている。【００４１】
さらに前記シリコン基板２１上には前記ゲート電極６３を覆うように前記層間絶縁膜２５が形成されており、前記層間絶縁膜２５中にはＷよりなる導電性プラグ６５Ａ、６５Ｂが、前記ソース６１Ｓおよびドレイン領域６１Ｄに、それぞれシリサイド層６１ｓｃを介してコンタクトするように形成され、前記層間絶縁膜２５上には、前記導電性プラグ６５Ａ、６５Ｂにコンタクトして、配線パターン６７Ａ，６７Ｂが、それぞれ形成されている。【００４２】
次に、図６Ｃおよび図７Ｄを参照しながら、図２の受光素子に協働しＣＭＯＳ論理回路を構成する前記ｐチャネルＭＯＳトランジスタの構成を説明する。【００４３】
図６Ｃおよび図７Ｄを参照するに、前記シリコン基板２１上には前記素子分離酸化膜２２により画成された素子領域８０中にｎ型ウェル８１Ａが形成され、前記シリコン基板２１上には、チャネル領域に対応してゲート電極８３が、前記絶縁膜２３Ｂよりなるゲート絶縁膜８２を介して形成されている。【００４４】
前記ゲート電極８３は側壁絶縁膜を担持しており、さらに前記ｎ型ウェル８１Ａ中には、前記ゲート電極８３のそれぞれの外側に、ｐ−型ＬＤＤ領域を含むｐ型のソース領域８１Ｓとｐ−型ＬＤＤ領域を含むｐ型のドレイン領域８１Ｄとが形成されており、前記ソース領域８１Ｓおよびドレイン領域８１Ｄの表面にはシリサイド層８１ｓｃが形成されている。【００４５】
さらに前記シリコン基板２１上には前記ゲート電極８３を覆うように前記層間絶縁膜２５が形成されており、前記層間絶縁膜２５中にはＷよりなる導電性プラグ８５Ａ、８５Ｂが、前記ソース８１Ｓおよびドレイン領域８１Ｄに、それぞれシリサイド層８１ｓｃを介してコンタクトするように形成され、前記層間絶縁膜２５上には、前記導電性プラグ８５Ａ、８５Ｂにコンタクトして、配線パターン８７Ａ，８７Ｂが、それぞれ形成されている。
[第２の実施形態]
次に、図６Ａ〜６Ｃの固体撮像素子の製造工程を、前記素子領域３０，４０，６０，８０の各々について、本発明の第２の実施形態として、図８Ａ〜８Ｕを参照しながら説明する。【００４６】
図８Ａの工程でｐ型シリコン基板２１上にＬＯＣＯＳ法により厚さが３００ｎｍの素子分離酸化膜２２が形成され、素子領域３０，４０，６０，８０が画成される。前記ｐ型シリコン基板２１としては、例えば１０〜１００Ωｃｍの比抵抗を有し５〜１２μmの厚さのシリコンエピタキシャル層を形成したものを使うことができる。【００４７】
次に図８Ｂの工程において図８Ａの構造上に前記素子領域６０のみを露出するレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに、Ｂ＋イオンを最初に２５０〜６００ｋｅＶの加速電圧下、１×１０13〜５×１０13ｃｍ-2のドーズ量で、次に６０〜１００ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量で、さらに１５〜４０ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域６０にｐ型ウェル６１Ａを形成する。【００４８】
次に図８Ｃの工程において前記レジストパターンＲ１は除去され、ついで前記図８Ｂの構造上に前記素子領域４０を露出するレジストパターンＲ２が形成される。さらに前記レジストパターンＲ２をマスクにＢ＋イオンを最初に２５０〜６００ｋｅＶの加速電圧下、１×１０13〜５×１０13ｃｍ-2のドーズ量で、次に６０〜１００ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量で、さらに１５〜４０ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域４０にｐ型ウェル４１Ａを形成する。【００４９】
また図８Ｃの工程では前記ウェル４１Ａと同時に、前記チャネルストッパ２２Ａが、前記素子分離酸化膜２２の下に形成される。また図８Ｃの工程において、前記ウェル６１Ａを前記ウェル４１Ａと同時に形成することも可能である。【００５０】
次に図８Ｄの工程において前記レジストパターンＲ２は除去され、ついで前記図８Ｂの構造上に前記素子領域８０を露出するレジストパターンＲ３が形成される。さらに前記レジストパターンＲ３をマスクにＰ＋イオンを最初に４００〜１０００ｋｅＶの加速電圧下、１×１０13〜５×１０13ｃｍ-2のドーズ量で、次に１２０〜３００ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量で、さらに３０〜１００ｋｅＶの加速電圧下、１×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域８０にｎ型ウェル８１Ａを形成する。【００５１】
次に図８Ｅの工程において前記レジストパターンＲ３は除去され、前記シリコン基板全面に熱酸化処理を行い、前記素子領域３０，４０，６０，８０において前記シリコン基板２１の表面に厚さが例えば５ｎｍの熱酸化膜２３Ａを形成する。【００５２】
次に図８Ｆの工程において図８Ｅの構造上に、前記素子領域６０および８０を露出するレジストパターンＲ４を形成し、前記レジストパターンＲ４をマスクに、前記熱酸化膜２３Ａを前記素子領域６０および８０より除去する。【００５３】
次に図８Ｇの工程において前記レジストパターンＲ４は除去され、前記シリコン基板全面に再び熱酸化処理を行い、前記素子領域６０，８０において、前記シリコン基板２１の表面に厚さが例えば５ｎｍの熱酸化膜２３Ｂを、それぞれゲート絶縁膜６２および８２として形成する。またこの熱酸化処理工程では、前記素子領域３０および４０において、前記熱酸化膜２３Ａ上に前記熱酸化膜２３Ｂが成長し、前記素子領域４０ではゲート絶縁膜４２が形成される。【００５４】
次に図８Ｈの工程において図８Ｇの構造上にポリシリコン膜を例えば１５０〜２００ｎｍの膜厚に堆積し、さらにこれをパターニングすることにより、前記素子領域４０において前記ゲート絶縁膜４２上にゲート電極４３を、また前記素子領域６０において前記ゲート絶縁膜６２上にゲート電極６３を、さらに前記素子領域８０において前記ゲート絶縁膜８２上にゲート電極８３を形成する。【００５５】
次に図８Ｉの工程において図８Ｈの構造上に前記素子領域４０を露出するレジストパターンＲ５を形成し、前記レジストパターンＲ５をマスクにＰ＋イオンを２０ｋｅＶ以下の加速電圧下、１×１０13〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子領域４０中、前記ゲート電極４３の両側にｎ型ＬＤＤ領域４１ｓ，４１ｄを形成する。【００５６】
次に図８Ｊの工程において前記レジストパターンＲ５を除去し、さらに図示しないが前記素子領域６０を露出するレジストパターンをマスクに、Ｐ＋イオンを２０ｋｅＶ以下の加速電圧下、１×１０13〜１×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子領域６０中、前記ゲート電極６３の両側にｎ型ＬＤＤ領域６１ｓ，６１ｄを形成する。さらにこの後、前記レジストパターンを除去し、新たに前記素子領域８０を露出するレジストパターンをマスクに、ＢＦ２＋イオンを１５ｋｅＶ以下の加速電圧下、５×１０13〜７×１０14ｃｍ-2のドーズ量でイオン注入し、前記素子領域８０中、前記ゲート電極８３の両側にｐ型ＬＤＤ領域８１ｓ，８１ｄを形成する。なお、前記ＬＤＤ領域６１ｓ、６１ｄを形成する工程は、前記図８Ｉの工程と同時に行うことも可能である。また、所望のトランジスタ特性によっては、前記LDD領域６１ｓ，６１ｄあるいは８１ｓ，８１ｄの形成工程は省略してもよい。また同様に、ＬＤＤ領域４１ｓ，４１ｄの形成工程も省略することが可能である。【００５７】
次に図８Ｋの工程において前記図８Ｊの構造上に前記素子領域３０、すなわちフォトダイオード１０Ｄの形成領域を露出するレジストパターンR６を形成し、前記レジストパターンＲ６をマスクにＰ＋イオンを３００〜５００ｋｅＶの加速電圧下、５×１０11〜１×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｎ−型の受光領域２１Ａを形成する。さらに図８Ｋの工程では、前記レジストパターンＲ６をマスクにＢ＋イオンを２０ｋｅＶ以下の加速電圧下、１×１０12〜５×１０13ｃｍ-2のドーズ量でイオン注入し、前記受光領域２１Ａの表面にｐ型のシールド層２１Ｄを形成する。【００５８】
さらに図８Ｌの工程において前記レジストパターンＲ６を除去し、さらに前記素子領域３０のうち、前記素子分離絶縁膜２２の内周部を露出するレジストパターンＲ７を形成する。さらに、前記レジストパターンＲ７をマスクにＢ＋イオンを５０〜１００ｋｅＶの加速電圧下、１×１０12〜５×１０13ｃｍ-2のドーズ量でイオン注入し、前記受光領域２１Ａを囲むようにｐ型ガードリング２２Ｂを形成する。【００５９】
次に図８Ｍの工程において前記レジストパターンＲ７を除去し、前記素子領域３０中、前記中間領域２１Ｂに対応した部分を露出するレジストパターンＲ８を形成する。さらに前記レジストパターンＲ８をマスクに、Ｐ＋イオンを３０〜１００ｋｅＶの加速電圧下、５×１０12〜１×１０15ｃｍ-2のドーズ量でイオン注入し、前記ｎ−型受光領域２１Ａ中にｎ型の中間領域２１Ｂを、前記受光領域２１Ａよりも高い不純物濃度で形成する。【００６０】
さらに図８Ｎの工程において前記レジストパターンＲ８を除去し、前記シリコン基板２１上にＣＶＤ酸化膜２４を、例えば１００ｎｍの厚さに、前記素子領域３０，４０，６０，８０を、前記素子分離絶縁膜も含めて覆うように一様に堆積する。さらに図８Ｎの工程では、前記ＣＶＤ酸化膜２４上に前記素子領域４０，６０，８０を露出するレジストパターンＲ９を形成し、前記ＣＶＤ酸化膜２４を前記素子領域４０，６０，８０においてエッチバックすることにより、前記ゲート電極４３，６２，８３に側壁絶縁膜を形成する。【００６１】
次に図８Ｏの工程において前記レジストパターンＲ９を除去し、さらに前記素子領域４０，６０を露出するレジストパターンＲ１０を形成する。さらに前記レジストパターンＲ１０をマスクにＡｓ＋イオンを５０ｋｅＶ以下の加速電圧下、１×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入し、その結果、前記素子領域４０においては前記ｐ型ウェル４１Ａ中、前記ゲート電極４３の側壁絶縁膜の両側にｎ型ソースおよびドレイン領域４１Ｓ，４１Ｄが形成され、また素子流域６０においては前記ｐ型ウェル６１Ａ中、前記ゲート電極６３の側壁絶縁膜の両側にｎ型ソースおよびドレイン領域６１Ｓ，６１Ｄが形成される。【００６２】
次に図８Ｐの工程において前記レジストパターンＲ１０を除去し、さらに前記素子領域８０を露出するレジストパターンＲ１１を形成する。さらに前記レジストパターンＲ１１をマスクにＢ＋イオンを１０ｋｅＶ以下の加速電圧下、１×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入し、その結果、前記ゲート電極８３の側壁絶縁膜の両側にｐ型ソースおよびドレイン領域８１Ｓ，８１Ｄが形成される。【００６３】
次に図８Ｑの工程において漸次レジストパターンＲ１１を除去し、さらに前記素子領域３０，４０，６０，８０上にスパッタによりＣｏ膜を約１０ｎｍの膜厚で一様に堆積し、さらに例えば窒素雰囲気中、５００℃で３０秒間の熱処理を行うことにより、前記ソースおよびドレイン領域４１Ｓ，４１Ｄの表面にシリサイド層４１ｓｃを、前記ソースおよびドレイン領域６１Ｓ，６１Ｄの表面にシリサイド層６１ｓｃを、前記ソースおよびドレイン領域８１Ｓ，８１Ｄの表面にシリサイド層８１ｓｃを、形成する。また同様なシリサイド層は、ゲート電極４３，６３，８３上にも形成される。一方、前記素子領域３０ではシリコン基板表面がシリコン酸化膜２３Ａ，２３Ｂおよび２４により覆われているため、シリサイド形成は生じない。【００６４】
さらに図８Ｒの工程において前記図８Ｑの構造上に前記層間絶縁膜２５が、プラズマＣＶＤ法により、例えば１５００ｎｍの厚さに形成される。さらに形成された層間絶縁膜２５をＣＭＰ法により平坦化し、膜厚を約１０００ｎｍに設定する。【００６５】
次に図８Ｓの工程において、前記層間絶縁膜２５上に、前記素子領域３０中のコンタクト層２１Ｃに対応した開口部を有するレジストパターンＲ１２を形成し、前記レジストパターンＲ１２をマスクに前記層間絶縁膜２５およびその下の酸化膜２４，２３Ｂおよび２３Ａを順次エッチングし、前記中間領域２１Ｂが形成されたシリコン基板２１の表面を露出するコンタクトホール２５Ａを形成する。【００６６】
次に図８Ｔの工程において前記レジストパターンＲ１２を除去し、前記層間絶縁膜２５をマスクにＰ＋イオンを１５ｋｅＶ以下の加速電圧下、５×１０14〜５×１０15ｃｍ-2のドーズ量でイオン注入する。【００６７】
さらに例えば窒素雰囲気中、８００℃の温度で３０秒間熱処理を行うことにより、前記ｎ型中間領域２１Ｂ中に前記ｎ＋型コンタクト層２１Ｃが形成される。【００６８】
またこの熱処理工程を含む、ここまでの熱処理工程において、先の工程で注入された不純物元素は前記シリコン基板２１中を拡散し、その結果、前記受光領域２１Ａは、前記シリコン基板２１の表面から１．０〜１．５μmの深さ範囲に分布するように、前記中間領域２１Ｂは、前記シリコン基板２１の表面から０．２〜０．７ミクロンの深さ範囲に分布するように、また前記コンタクト層２１Ｃは、前記シリコン基板２１の表面から０．０５〜０．２μmの深さ範囲に分布するように、形成される。ここで前記中間領域２１Ｂは前記コンタクト層２１Ｃよりも深く、また前記受光領域２１Ａは前記中間領域２１Ｂよりも深く形成される。【００６９】
さらに、ここまでの熱処理工程により、前記ｐ型チャネルストッパ領域２２Ａが、前記シリコン基板２１の表面から１．２〜１．７μmの深さ範囲に分布するように、前記シールド層２１Ｄが、前記シリコン基板２１の表面から０．０５〜０．３μmの深さ範囲に分布するように、形成される。ここで前記中間領域２１Ｂは、前記シールド層２１Ｄよりも深く形成される。さらに前記ｐ型ガードリング２２Ｂは、前記素子分離絶縁膜２２よりも深い位置に形成される。【００７０】
さらに図８Ｕの工程において図８Ｔの構造上にレジストパターンＲ１３を、前記素子領域４０においては前記ソース領域４１Ｓに対応したレジスト開口部を有するように、前記素子領域６０においては前記ソースおよびドレイン領域６１Ｓ，６１Ｄに対応したレジスト開口部を有するように、また前記素子領域８０においては前記ソースおよびドレイン領域８１Ｓ，８１Ｄに対応したレジスト開口部を有するように形成し、さらに前記レジストパターンＲ１３をマスクに前記層間絶縁膜２５をエッチングすることにより、前記層間絶縁膜２５中に、前記素子領域４０においては前記ソース領域４１Ｓを露出するコンタクトホール４５ａを、前記素子領域６０においては前記ソースおよびドレイン領域６１Ｓ，６１Ｄを露出するコンタクトホール６５ａ，６５ｂを、また前記素子領域８０においては前記ソースおよびドレイン領域８１Ｓ，８１Ｄを露出するコンタクトホール８５ａ，８５ｂを形成する。【００７１】
さらに図８Ｖの工程において前記コンタクトホー２５Ａ，４５ａ，６５ａ，６５ｂ，８５ａ，８５ｂをＷなどの導電材料で充填し、導電性プラグ２６，４５Ａ，６５Ａ，６５Ｂ，８５Ａ，８５Ｂを形成する。【００７２】
このように本発明では、前記コンタクト層２１Ｃを、前記導体プラグ２６が形成されるコンタクトホール２５Ａに自己整合して形成しているため、コンタクト層２１Ｃと導体プラグ２６との間にアラインメント誤差が生じることはなく、前記コンタクト層２１Ｃを、コンタクトホール２５Ａの微細化に対応して任意に微細化することができる。その際、本発明では、前記中間領域２１Ｂを、前記コンタクト層２１Ｃに対するアラインメント精度が確保できる範囲で微細化することができ、光電変換に寄与しない中間領域２１Ｂの受光領域２１Ａに対する割合を最小化することができる。【００７３】
またその場合でも、本発明によれば、欠陥を多量に含むコンタクト層２１Ｃは中間領域２１Ｂにより側端部および底部が連続して覆われているため、前記受光領域２１Ａ中に形成される空乏領域が前記コンタクト層２１Ｃ中の欠陥に到達することはなく、暗電流となるリーク電流の発生が抑制される。【００７４】
また本発明によれば、前記高濃度ドープされたコンタクト層２１Ｃとシールド層２１Ｄとの間に中間領域２１Ｂが介在するため、コンタクト層２１Ｃとシールド層２１Ｄとの間に高電界が発生することはなく、コンタクト層２１Ｃとシールド層２１Ｄとの間におけるリーク電流の発生も抑制される。【００７５】
これにより、本発明による固体撮像素子は優れた感度および光電変換効率を有する。【００７６】
以上の説明は、前記受光領域２１Ａがｎ型の導電型を有する場合について行ったが、前記前記受光領域２１Ａがｐ型の導電型を有する場合には、上記の導電型を反転させるだけで、上記の説明はそのまま当てはまる。【００７７】
以上、本発明を好ましい実施例について説明したが、本発明は特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【００７８】
本発明によれば、前記シールド層を、前記シリコン基板表面の前記中間領域よりも外側の部分に、前記シールド層が前記中間領域の側端部に対向するように形成することにより、前記中間領域を前記コンタクト領域の微細化に合わせて微細化することができ、受光領域の体積を増大させることができる。これにより、フォトダイオードの光電変換効率が向上する。その際、本発明では前記コンタクト領域が、前記シリコン基板上に形成された絶縁膜中のコンタクトホールに自己整合して形成されるため、前記コンタクトホールに形成される電極とコンタクト領域を整合させつつ、前記コンタクト領域を任意に微細化することができる。また本発明によれば、欠陥を高濃度で含むコンタクト領域が前記中間領域により包まれているため、前記ｐｎ接合から空乏領域が延伸してきても、空乏領域がコンタクト領域に侵入することがなく、リーク電流の発生が効果的に抑制される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図８Ｍ】
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【図８Ｎ】
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【図８Ｏ】
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【図８Ｐ】
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【図８Ｑ】
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【図８Ｒ】
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【図８Ｓ】
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【図８Ｔ】
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【図８Ｕ】
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【図８Ｖ】
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