(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内の第１の基板領域と、
第１のメモリセル、及び、制御端子が第１のワード線に接続され、前記第１の基板領域をチャネルとし、前記第１のメモリセルに読み出し電流又は書き込み電流を供給する第１のトランジスタ、を含む、前記第１の基板領域内の第１のセルユニットと、
前記読み出し電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を第１の基板電位に設定し、前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を前記第１の基板電位とは異なる第２の基板電位に設定する基板電位生成回路と、
を具備し、
前記第１の基板領域は、Ｐ型であり、前記第１のトランジスタは、Ｎチャネル型ＦＥＴであり、前記第１及び第２の基板電位は、プラス電位であり、前記第２の基板電位の絶対値は、前記第１の基板電位の絶対値よりも大きい不揮発性半導体メモリ。
【請求項２】
前記読み出し電流又は前記書き込み電流により前記第１のメモリセルの読み出し又は書き込みが完了した後、前記基板電位生成回路は、前記第１の基板領域をマイナス電位に設定する、請求項１に記載の不揮発性半導体メモリ。
【請求項３】
半導体基板と、
前記半導体基板内の第１の基板領域と、
第１のメモリセル、及び、制御端子が第１のワード線に接続され、前記第１の基板領域をチャネルとし、前記第１のメモリセルに読み出し電流又は書き込み電流を供給する第１のトランジスタ、を含む、前記第１の基板領域内の第１のセルユニットと、
前記読み出し電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を第１の基板電位に設定し、前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を前記第１の基板電位とは異なる第２の基板電位に設定する基板電位生成回路と、
を具備し、
前記第１の基板領域は、Ｎ型であり、前記第１のトランジスタは、Ｐチャネル型ＦＥＴであり、前記第１及び第２の基板電位は、マイナス電位であり、前記第２の基板電位の絶対値は、前記第１の基板電位の絶対値よりも大きい不揮発性半導体メモリ。
【請求項４】
前記読み出し電流又は前記書き込み電流により前記第１のメモリセルの読み出し又は書き込みが完了した後、前記基板電位生成回路は、前記第１の基板領域をプラス電位に設定する、請求項３に記載の不揮発性半導体メモリ。
【請求項５】
前記基板電位生成回路は、前記第１の基板領域を前記第１又は第２の基板電位に設定した後、前記第１の基板領域を前記第１及び第２の基板電位とは異なる第３の基板電位に設定する、請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項６】
前記半導体基板内の、前記第１の基板領域と電気的に分離された第２の基板領域と、
第２のメモリセル、及び、制御端子が第２のワード線に接続され、前記第２の基板領域をチャネルとし、前記第２のメモリセルに前記読み出し電流又は前記書き込み電流を供給する第２のトランジスタ、を含む、前記第２の基板領域内の第２のセルユニットと、
をさらに具備し、
前記読み出し電流又は前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第２の基板領域は、前記第３の基板電位に設定される、
請求項５に記載の不揮発性半導体メモリ。
【請求項７】
制御端子が前記第１のワード線に接続され、前記第１又は第２の基板電位を前記第１の基板領域へ転送するスイッチ素子をさらに具備する、請求項１乃至６のいずれか１項に記載の不揮発性半導体メモリ。
【請求項８】
前記第１及び第２のメモリセルの各々は、不変の磁化を持つ第１の磁性層と、可変の磁化を持つ第２の磁性層と、前記第１及び第２の磁性層間の非磁性層と、を備える、請求項６に記載の不揮発性半導体メモリ。
【請求項９】
半導体基板と、
前記半導体基板内の第１の基板領域と、
第１のメモリセル、及び、制御端子が第１のワード線に接続され、前記第１の基板領域をチャネルとし、前記第１のメモリセルに読み出し電流又は書き込み電流を供給する第１のトランジスタ、を含む、前記第１の基板領域内の第１のセルユニットと、
制御端子が前記第１のワード線に接続され、前記読み出し電流又は前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第１のワード線の電位を前記第１の基板領域へ転送するスイッチ素子と、
を具備する不揮発性半導体メモリ。
【請求項１０】
前記第１の基板領域は、Ｐ型であり、前記第１のトランジスタは、Ｎチャネル型ＦＥＴであり、前記第１のワード線の電位は、プラス電位である、請求項９に記載の不揮発性半導体メモリ。
【請求項１１】
前記第１の基板領域は、Ｎ型であり、前記第１のトランジスタは、Ｐチャネル型ＦＥＴであり、前記第１のワード線の電位は、マイナス電位である、請求項９に記載の不揮発性半導体メモリ。
【請求項１２】
前記半導体基板内の、前記第１の基板領域と電気的に分離された第２の基板領域と、
第２のメモリセル、及び、制御端子が第２のワード線に接続され、前記第２の基板領域をチャネルとし、前記第２のメモリセルに前記読み出し電流又は前記書き込み電流を供給する第２のトランジスタ、を含む、前記第２の基板領域内の第２のセルユニットと、
をさらに具備し、
前記読み出し電流又は前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第２の基板領域は、前記第１のワード線の電位とは異なる電位に設定される、
請求項９に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリにおいては、書き込みエラー(write error)と読み出し時の誤書き込み(read disturb)とのトレードオフが問題となっている。
【０００３】
例えば、不揮発性半導体メモリの一つである磁気ランダムアクセスメモリでは、メモリセルとしての磁気抵抗効果素子の特性向上に応じて書き込み電流が低下する傾向にある。一方、読み出し電流は、書き込み電流よりも小さくする必要があるが、高速センスを実現するために、その値を十分に小さくすることができない。その結果、書き込み電流と読み出し電流との間の電流差（マージン）が小さくなる、という現状がある。
【０００４】
また、不揮発性半導体メモリは、一般的に、メモリセルアレイ内の複数のメモリセルがそれぞれ異なる書き込み電流を持つ、という書き込み特性のばらつきを有する。しかし、書き込み電流及び読み出し電流は、これらに共通のアクセストランジスタ（同一経路）によりメモリセルに供給される。
【０００５】
このため、書き込み特性が最も悪い（書き込み電流が最も大きい）メモリセルに対して正しく書き込みが行われるような書き込み電流を供給し得るアクセストランジスタを設計すると、書き込み特性が最も良い（書き込み電流が最も小さい）メモリセルに対して読み出しを行うときに、読み出し電流が書き込み閾値を超え、誤書き込みが発生する場合がある。
【０００６】
また、書き込み特性が最も良いメモリセルに対して読み出しを行うときに、読み出し電流が書き込み閾値を超えないような読み出し電流を供給し得るアクセストランジスタを設計すると、書き込み特性が最も悪いメモリセルに対して書き込みを行うときに、書き込み電流が書き込み閾値を超えることができず、書き込みエラーが発生する場合がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１１８５４２号公報
【特許文献２】特開２０１０−２１８６５８号公報
【特許文献３】特開２０１４−１９１８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、書き込みエラーと読み出し時の誤書き込みを防止可能な技術を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、不揮発性半導体メモリは、半導体基板と、前記半導体基板内の第１の基板領域と、第１のメモリセル、及び、制御端子が第１のワード線に接続され、前記第１の基板領域をチャネルとし、前記第１のメモリセルに読み出し電流又は書き込み電流を供給する第１のトランジスタ、を含む、前記第１の基板領域内の第１のセルユニットと、前記読み出し電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を第１の基板電位に設定し、前記書き込み電流が前記第１のメモリセルに供給されるとき、前記第１の基板領域を前記第１の基板電位とは異なる第２の基板電位に設定する基板電位生成回路と、を具備し、前記第１の基板領域は、Ｐ型であり、前記第１のトランジスタは、Ｎチャネル型ＦＥＴであり、前記第１及び第２の基板電位は、プラス電位であり、前記第２の基板電位の絶対値は、前記第１の基板電位の絶対値よりも大きい。
【図面の簡単な説明】
【００１０】
【図１】抵抗変化メモリの全体図。
【図２】メモリセルアレイのレイアウトの第１の実施例を示す回路図。
【図３Ａ】図２のレイアウトにおいて基板電位を設定する例を示す回路図。
【図３Ｂ】図２のレイアウトにおいて基板電位を設定する例を示す回路図。
【図４】メモリセルアレイのレイアウトの第２の実施例を示す回路図。
【図５Ａ】図４のレイアウトにおいて基板電位を設定する例を示す回路図。
【図５Ｂ】図４のレイアウトにおいて基板電位を設定する例を示す回路図。
【図６Ａ】メモリセルアレイのレイアウトの第３の実施例を示す回路図。
【図６Ｂ】メモリセルアレイのレイアウトの第３の実施例を示す回路図。
【図７】メモリセルアレイのレイアウトの第４の実施例を示す回路図。
【図８】読み出し時の動作波形の例を示す波形図。
【図９】読み出し時の動作波形の例を示す波形図。
【図１０】書き込み時の動作波形の例を示す波形図。
【図１１】メモリセルアレイのレイアウトの第５の実施例を示す平面図。
【図１２】図１１の領域Ｘを示す平面図。
【図１３】図１２のXIII-XIII線に沿う断面図。
【図１４】図１２のXIV-XIV線に沿う断面図。
【図１５】図１２のXV-XV線に沿う断面図。
【図１６】図１２のXVI-XVI線に沿う断面図。
【図１７】図１２のセルユニットCU-Lの等価回路を示す回路図。
【図１８】階層ビット線構造のメモリセルアレイへの適用例を示すブロック図。
【図１９】図１８のサブアレイとその周辺回路の例を示すブロック図。
【図２０】図１８のサブアレイとその周辺回路の例を示す回路図。
【図２１】不揮発キャッシュシステムの例を示す図。
【図２２】磁気抵抗効果素子の例を示す図。
【図２３】磁気抵抗効果素子の例を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施例を説明する。
【００１２】
以下の実施例は、書き込み電流と読み出し電流が同一経路によりメモリセルに供給される不揮発性半導体メモリ、例えば、メモリセルアレイが複数のセルユニットを備え、かつ、１つのセルユニットが直列接続されるメモリセルとアクセストランジスタと、を備える不揮発性半導体メモリに適用される。
【００１３】
ここで、メモリセルとは、データを記憶する素子のことである。例えば、メモリセルは、磁気抵抗効果素子、相変化素子などの抵抗変化素子を備える。また、アクセストランジスタとは、メモリセルアレイの複数のロウのうちの１つを選択する素子のことである。例えば、アクセストランジスタは、ゲートがワード線に接続されるFET（Field Effect Transistor）を備える。
【００１４】
このような不揮発性半導体メモリにおいて、以下の実施例では、メモリセルアレイ内に電気的に分離された複数の基板領域（例えば、複数のウェル領域）を設け、かつ、各基板領域内に複数のセルユニットを配置する、といった新たなデバイス構造を提案する。
【００１５】
この場合、基板領域ごとに、アクセストランジスタの基板電位（バックゲートバイアス）を設定することが可能になる。
【００１６】
例えば、読み出し/書き込みの対象となる１つのロウ内の、即ち、選択された１本のワード線に接続される複数のアクセストランジスタを含む、基板領域（アクセス領域）の基板電位と、読み出し/書き込みの対象とならない非選択の１つ又は複数のロウを含む基板領域（非アクセス領域）の基板電位とを、それぞれ独立に設定できる。
【００１７】
その結果、書き込み時には、選択されたメモリセルで書き込みエラーが発生しないように、即ち、選択されたメモリセルで正確に書き込みが実行されるように、アクセス領域としての基板領域の基板電位、即ち、選択されたメモリセルに流れる書き込み電流を調整できる。
【００１８】
また、読み出し時には、選択されたメモリセルで誤書き込み無しに読み出しが実行されるように、アクセス領域としての基板領域の基板電位、即ち、選択されたメモリセルに流れる読み出し電流を調整できる。
【００１９】
さらに、読み出し/書き込み時において、非選択のメモリセルでリーク電流が発生しないように、非アクセス領域としての基板領域の基板電位を設定できる。読み出し/書き込み時以外の、例えば、スタンバイ時においては、全ての基板領域の基板電位を、全てのメモリセルでリーク電流が発生しないような値に設定できる。
【００２０】
なお、以下の実施例は、上述のように、メモリセルアレイ内の複数の基板領域の基板電位、即ち、アクセス領域及び非アクセス領域の基板電位を、書き込み時と読み出し時とで互いに異ならせる、という点に着目して説明する。これは、例えば、複数の基板領域の基板電位を、アクセス時（選択時）と非アクセス時（非選択時）とで互いに異ならせる、という技術とは相違する。
【００２１】
［全体構成］  
図１は、不揮発性半導体メモリの主要部を示している。
【００２２】
メモリセルアレイ10は、複数のセルユニットのアレイを備える。ロウデコーダ11a及びカラムデコーダ11bは、アドレス信号Addに基づいて、メモリセルアレイ10内の複数のセルユニットをランダムアクセスする。
【００２３】
カラム選択回路12は、カラムデコーダ11bからの信号に基づいて、メモリセルアレイ10とセンスアンプ14とを互いに電気的に接続する役割を有する。
【００２４】
読み出し/書き込み制御回路17は、読み出し時に、メモリセルアレイ10内の選択されたセルユニットに読み出し電流を供給する。センスアンプ14は、読み出し電流を検出することにより、選択されたセルユニット内のメモリセルからデータを読み出す。
【００２５】
また、読み出し/書き込み制御回路17は、書き込み時に、メモリセルアレイ10内の選択されたセルユニットに書き込み電流を供給することにより、選択されたセルユニット内のメモリセルにデータを書き込む。
【００２６】
基板電位生成回路13は、読み出し/書き込み時に、基板電位を設定する。ここで、基板電位とは、半導体基板内の複数の基板領域の電位のことである。
【００２７】
制御回路15は、ロウデコーダ11a、カラムデコーダ11b、基板電位生成回路13、センスアンプ14、及び、読み出し/書き込み制御回路17の動作を制御する。
【００２８】
［第１の実施例］  
図２は、メモリセルアレイのレイアウトの第１の実施例を示している。
【００２９】
ｍ個の基板領域Sub0, Sub1, …Sub(m-1)は、半導体基板内に配置され、互いに電気的に分離される。但し、ｍは、２以上の自然数である。ｍ個の基板領域Sub0, Sub1, …Sub(m-1)は、例えば、ウェル領域である。なお、メモリセルアレイのデバイス構造については、後述する。
【００３０】
ｍ個の基板領域Sub0, Sub1, …Sub(m-1)の各々は、複数のセルユニットCU-L, CU-Rを含む。複数のセルユニットCU-L, CU-Rの各々は、メモリセルMC、及び、アクセストランジスタATを備える。
【００３１】
メモリセルMCは、例えば、２端子素子であり、書き込み電流（双方向電流）により抵抗値が変化する抵抗変化素子である。アクセストランジスタATは、例えば、ゲート（制御端子）、ソース、及び、ドレインを有するFET (Field Effect Transistor)であり、ｍ個の基板領域Sub0, Sub1, …Sub(m-1)のうちの１つをチャネル（電流経路）とする。
【００３２】
アクセストランジスタATのチャネルは、メモリセルMCに直列接続される。即ち、アクセストランジスタATは、読み出し時に、メモリセルMCに読み出し電流を供給し、かつ、書き込み時に、メモリセルMCに書き込み電流を供給する。
【００３３】
ｉ本のワード線WL0, WL1, …WL(i-2), WL(i-1)は、それぞれ、第１の方向に延び、第１の方向に並ぶ複数のアクセストランジスタATのゲートに接続される。但し、ｉは、２以上の自然数である。
【００３４】
ｍ個の基板領域Sub0, Sub1, …Sub(m-1)の各々は、１本のワード線に接続される複数のセルユニット、又は、複数本のワード線に接続される複数のセルユニットを含む。本例は、ｍ個の基板領域Sub0, Sub1, …Sub(m-1)の各々が、２本のワード線に接続される複数のセルユニットを含む場合を示す。
【００３５】
例えば、基板領域Sub0は、２本のワード線WL0, WL1に接続される複数のセルユニットCU-L, CU-Rを含み、基板領域Sub1は、２本のワード線WL2, WL3に接続される複数のセルユニットCU-L, CU-Rを含み、基板領域Sub(m-1)は、２本のワード線WL(i-2), WL(i-1)に接続される複数のセルユニットCU-L, CU-Rを含む。
【００３６】
本例では、ｍ個の基板領域Sub0, Sub1, …Sub(m-1)は、それぞれ、同じ数、例えば、２本のワード線に対応して設けられるが、互いに異なる数のワード線に対応して設けられていてもよい。
【００３７】
ｊ本のビット線BL0, …BL(j-1)は、それぞれ、第１の方向に交差する第２の方向に延び、第２の方向に並ぶ複数のセルユニットCU-Lの第１の端に接続される。また、ｊ本のソース線SL0, …SL(j-1)は、それぞれ、第２の方向に延び、第２の方向に並ぶ複数のセルユニットCU-Lの第２の端に接続される。但し、ｊは、２以上の自然数である。
【００３８】
同様に、ｊ本のビット線BR0, …BR(j-1)は、それぞれ、第２の方向に延び、第２の方向に並ぶ複数のセルユニットCU-Rの第１の端に接続される。また、ｊ本のソース線SR0, …SR(j-1)は、それぞれ、第２の方向に延び、第２の方向に並ぶ複数のセルユニットCU-Rの第２の端に接続される。
【００３９】
本例は、２つのセルユニットCU-L, CU-Rに相補データを記憶することより、１ビットを記憶する、いわゆる２セル１ビットタイプのメモリセルアレイを示す。
【００４０】
この場合、ｊ個のカラムCOL0, …COL(j-1)の各々は、２つのセルユニットCU-L, CU-Rを含む。但し、メモリセルアレイは、本例に限られることはない。例えば、メモリセルアレイは、１つのセルユニットに１ビットを記憶する、いわゆる１セル１ビットタイプであってもよい。
【００４１】
ｍ本の基板コンタクト線（ｍ本の導電線）CL0, CL1, …CL(m-1)は、ｍ個の基板領域Sub0, Sub1, …Sub(m-1)に対応して設けられ、かつ、第１の方向に延びる。ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)は、それぞれ、コンタクトプラグCPを介して、ｍ個の基板領域Sub0, Sub1, …Sub(m-1)に接続される。
【００４２】
ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)の第１の端は、スイッチトランジスタSWL, SW0L, …SW(m-1)Lを介して、電位設定線（導電線）VbLに接続される。
【００４３】
スイッチトランジスタSWL, SW0L, …SW(m-1)Lは、例えば、ゲート（制御端子）、ソース、及び、ドレインを有するFETである。
【００４４】
スイッチトランジスタSWLのオン/オフは、制御信号EnLにより制御される。
【００４５】
スイッチトランジスタSW0L, …SW(m-1)Lのオン/オフは、ｉ本のワード線WL0, WL1, …WL(i-2), WL(i-1)の電位により制御される。
【００４６】
ここで、スイッチトランジスタSWxLがオンであるとは、スイッチトランジスタSWxL内の複数のFETのうちの少なくとも１つがオンであることを意味する。また、スイッチトランジスタSWxLがオフであるとは、スイッチトランジスタSWxL内の複数のFETの全てがオフであることを意味する。但し、ｘは、０〜（ｍ−１）のうちの１つである。
【００４７】
例えば、スイッチトランジスタSW0Lは、基板領域Sub0に対応して設けられる。このため、基板領域Sub0に対応する２本のワード線WL0, WL1のうちの１つが選択されたとき、即ち、２本のワード線WL0, WL1のうちの１つがアクティブ（High-level）になったとき、スイッチトランジスタSW0Lは、オンとなる。
【００４８】
また、スイッチトランジスタSW(m-1)Lは、基板領域Sub(m-1)に対応して設けられる。このため、基板領域Sub(m-1)に対応する２本のワード線WL(i-2), WL(i-1)のうちの１つが選択されたとき、即ち、２本のワード線WL(i-2), WL(i-1)のうちの１つがアクティブ（High-level）になったとき、スイッチトランジスタSW(m-1)Lは、オンとなる。
【００４９】
ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)の第２の端は、スイッチトランジスタSWR, SW0R, …SW(m-1)Rを介して、電位設定線（導電線）VbRに接続される。
【００５０】
スイッチトランジスタSWR, SW0R, …SW(m-1)Rは、例えば、ゲート（制御端子）、ソース、及び、ドレインを有するFETである。
【００５１】
スイッチトランジスタSWRのオン/オフは、制御信号EnRにより制御される。
【００５２】
スイッチトランジスタSW0R, …SW(m-1)Rのオン/オフは、ｉ本のワード線WL0, WL1, …WL(i-2), WL(i-1)の電位により制御される。
【００５３】
ここで、スイッチトランジスタSWxRがオンであるとは、スイッチトランジスタSWxR内の複数のFETのうちの少なくとも１つがオンであることを意味する。また、スイッチトランジスタSWxRがオフであるとは、スイッチトランジスタSWxR内の複数のFETの全てがオフであることを意味する。但し、ｘは、０〜（ｍ−１）のうちの１つである。
【００５４】
例えば、スイッチトランジスタSW0Rは、基板領域Sub0に対応して設けられる。このため、基板領域Sub0に対応する２本のワード線WL0, WL1のうちの１つが選択されたとき、即ち、２本のワード線WL0, WL1のうちの１つがアクティブ（H-level）になったとき、スイッチトランジスタSW0Rは、オンとなる。
【００５５】
また、スイッチトランジスタSW(m-1)Rは、基板領域Sub(m-1)に対応して設けられる。このため、基板領域Sub(m-1)に対応する２本のワード線WL(i-2), WL(i-1)のうちの１つが選択されたとき、即ち、２本のワード線WL(i-2), WL(i-1)のうちの１つがアクティブ（H-level）になったとき、スイッチトランジスタSW(m-1)Rは、オンとなる。
【００５６】
なお、ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)の第１の端に接続されるスイッチトランジスタSWL, SW0L, …SW(m-1)L及び電位設定線VbLと、ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)の第２の端に接続されるスイッチトランジスタSWR, SW0R, …SW(m-1)R及び電位設定線VbRと、のいずれか一方は、省略してもよい。
【００５７】
上述のメモリセルアレイによれば、例えば、読み出し/書き込みの対象となる選択された１本のワード線に接続される複数のアクセストランジスタを含む基板領域（アクセス領域）の基板電位と、読み出し/書き込みの対象とならない非選択の１本又は複数本のワード線に接続される複数のアクセストランジスタを含む基板領域（非アクセス領域）の基板電位とを、それぞれ独立に設定できる。
【００５８】
従って、非アクセス領域の基板電位を、アクセストランジスタがオンし難くなるような電位、例えば、アクセストランジスタがＮチャネル型ＦＥＴであるときは、マイナス電位に設定することにより、読み出し/書き込み時において非アクセス領域内で発生するリーク電流を抑えることができる。
【００５９】
即ち、読み出し/書き込み時には、非選択のセルユニットにおいてもビット線及びソース線間に電位差が発生する。このため、非選択のセルユニットに接続されるワード線がノンアクティブ（Low-level）、例えば、０Ｖであっても、非選択のセルユニット内のアクセストランジスタのチャネルにリーク電流が流れる場合がある。
【００６０】
そこで、非選択のセルユニットが配置される基板領域（非アクセス領域）の基板電位は、アクセストランジスタのソース（Ｎ型）と基板領域（Ｐ型）とが逆方向にバイアス（Backward bias）されるような電位に設定するのが望ましい。これにより、非アクセス領域内のアクセストランジスタを完全にオフ状態とし、非アクセス領域内で発生するリーク電流を抑えることができるからである。
【００６１】
一方、アクセス領域においては、読み出し時と書き込み時とで、基板電位を変えることにより、読み出し電流と書き込み電流との電流差（マージン）を十分に確保できる。
【００６２】
例えば、書き込み時には、選択されたセルユニットで書き込みエラーが発生しないように、即ち、選択されたメモリセルで正確に書き込みが実行されるように、アクセス領域の基板電位を設定する。また、読み出し時には、選択されたメモリセルで誤書き込み無しに読み出しが実行されるように、アクセス領域の基板電位を設定する。
【００６３】
また、読み出し/書き込み時におけるアクセス領域の基板電位は、アクセストランジスタがＮチャネル型ＦＥＴであるときは、アクセストランジスタのソース（Ｎ型）と基板領域（Ｐ型）とが順方向にバイアス（Forward bias）されるような電位に設定するのが望ましい。
【００６４】
なお、アクセストランジスタがＰチャネル型ＦＥＴであるときは、同様の理由により、非アクセス領域の基板電位は、アクセストランジスタのソース（Ｐ型）と基板領域（Ｎ型）とが逆方向にバイアス（Backward bias）されるような電位、即ち、プラス電位に設定し、読み出し/書き込み時におけるアクセス領域の基板電位は、アクセストランジスタのソース（Ｐ型）と基板領域（Ｎ型）とが順方向にバイアス（Forward bias）されるような電位、即ち、マイナス電位に設定するのが望ましい。
【００６５】
また、読み出し電流と書き込み電流とのマージンを大きくするため、書き込み時におけるアクセス領域の基板電位の絶対値は、読み出し時におけるアクセス領域の基板電位の絶対値よりも大きいのが望ましい。
【００６６】
さらに、読み出し/書き込み時のリーク電流の削減という観点からは、１個の基板領域に対応するワード線の数は、できるだけ少ないのが望ましい。これは、選択されたワード線を含む基板領域（アクセス領域）内においては、非選択のワード線に接続されるセルユニットにリーク電流が発生するからである。
【００６７】
しかし、メモリセルアレイ内の基板領域の数が増えると、これら基板領域を電気的に分離するための領域も増えるため、結果として、メモリセルアレイのサイズが大きくなる。このため、基板領域の数は、リーク電流の削減とメモリセルアレイのサイズとの調整を図ったうえで決定するのが望ましい。
【００６８】
図３Ａ及び図３Ｂは、図２のレイアウトにおいて基板電位を設定する例を示している。
【００６９】
カラム選択回路12は、Ｐチャネル型ＦＥＴ及びＮチャネル型ＦＥＴを有するトランスファゲートであり、図１のカラム選択回路12に対応する。センスアンプ14及び読み出し/書き込み制御回路17は、図１のセンスアンプ14及び読み出し/書き込み制御回路17に対応する。
【００７０】
カラム選択回路12は、カラムCOL0を選択するとき、カラム選択信号CSL0をHigh levelに設定する。本例では、１つのカラムが選択される例を示すが、複数のカラムが同時に選択されるように構成することも可能である。この場合、センスアンプ14の数は、選択されるカラムの数に等しくするのが望ましい。
【００７１】
読み出し/書き込み制御回路17は、読み出し時に、ビット線BL0, BR0をセンスアンプ14に接続し、ソース線SL0, SR0を接地電位に設定する。
【００７２】
読み出し時において、選択された１本のワード線WL(i-1)に接続される２つのセルユニットCU-L, CU-Rに読み出し電流が流れることにより、ビット線BL0, BR0の電位が決定される。ビット線BL0の電位は、VBLとしてセンスアンプ14に入力され、ビット線BR0の電位は、VbBLとしてセンスアンプ14に入力される。
【００７３】
センスアンプ14は、活性化信号SEがHigh levelになると、活性化され、動作可能な状態になる。
【００７４】
読み出し/書き込み制御回路17は、書き込み時に、ビット線BL0及びソース線SL0のうちの一方をHigh levelに設定し、ビット線BL0及びソース線SL0のうちの他方をLow levelに設定する。ビット線BL0及びソース線SL0の電位関係（書き込み電流の向き）は、書き込みデータに応じて決定される。
【００７５】
同様に、読み出し/書き込み制御回路17は、書き込み時に、ビット線BR0及びソース線SR0のうちの一方をHigh levelに設定し、ビット線BR0及びソース線SR0のうちの他方をLow levelに設定する。ビット線BR0及びソース線SR0の電位関係（書き込み電流の向き）は、書き込みデータに応じて決定される。
【００７６】
また、選択された１本のワード線WL(i-1)に接続される２つのセルユニットCU-L, CU-Rに相補データを書き込むため、２本のビット線BL0, BR0のうちの一方をHigh levelに設定し、２本のビット線BL0, BR0のうちの他方をLow levelに設定する。
【００７７】
ここで、ワード線WL(i-1)が選択されるとき、ワード線WL(i-1)の電位は、High levelであり、スイッチトランジスタSW(m-1)L, SW(m-1)Rは、オンである。
【００７８】
この時、図３Ａに示すように、制御信号EnLが、High levelであると、スイッチトランジスタSWLが、オンである。
【００７９】
従って、読み出し/書き込み時において、ワード線WL(i-1)が選択され、かつ、制御信号EnLがHigh levelであると、電位設定線VbLの電位Vsub1は、スイッチトランジスタSW(m-1)L, SWLを介して、アクセス領域としての基板領域Sub(m-1)に、基板電位として印加される。
【００８０】
一方、図３Ｂに示すように、制御信号EnRが、High levelであると、スイッチトランジスタSWRが、オンである。
【００８１】
従って、読み出し/書き込み時において、ワード線WL(i-1)が選択され、かつ、制御信号EnRがHigh levelであると、電位設定線VbRの電位Vsub2は、スイッチトランジスタSW(m-1)R, SWRを介して、アクセス領域としての基板領域Sub(m-1)に、基板電位として印加される。
【００８２】
なお、ワード線WL(i-1)以外の非選択のワード線WL0, WL1, …WL(i-2)の電位は、Low levelであるため、スイッチトランジスタSW0L, …SW(m-2)L, SW0R, …SW(m-2)Rは、それぞれ、オフである。
【００８３】
従って、非アクセス領域としての基板領域Sub0, Sub1, …Sub(m-2)は、フローティングである。予め、全ての基板領域Sub0, Sub1, …Sub(m-1)に所定電位（例えば、マイナス電位）を印加しておけば、読み出し/書き込み時において、非アクセス領域としての基板領域Sub0, Sub1, …Sub(m-2)は、所定電位、かつ、フローティングとなる。
【００８４】
また、Vsub1及びVsub2は、複数の電位から選択可能であってもよい。この場合、例えば、読み出し時のアクセス領域の基板電位を電位設定線VbLからVsub1(=Vx)に設定し、書き込みのアクセス領域の基板電位を電位設定線VbLからVsub1(=Vy)に設定し、読み出し/書き込み時以外の基板領域の基板電位を電位設定線VbRからVsub2(=Vz)に設定できる。但し、Vx≠Vy≠Vzである。
【００８５】
［第２の実施例］  
第２の実施例は、第１の実施例の変形例である。このため、第２の実施例において、第１の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００８６】
図４は、メモリセルアレイのレイアウトの第２の実施例を示している。
【００８７】
第２の実施例が第１の実施例と異なる点は、スイッチトランジスタSW0L, …SW(m-1)Lの接続関係にある。
【００８８】
即ち、スイッチトランジスタSW0L, …SW(m-1)Lのソース及びドレインの１つは、スイッチトランジスタSWLを介して、基板コンタクト線CL0, CL1, …CL(m-1)に接続され、スイッチトランジスタSW0L, …SW(m-1)Lのソース及びドレインの他の１つは、ワード線WL0, WL1, …WL(i-2), WL(i-1)に接続される。
【００８９】
本例によれば、選択されたワード線の電位が、基板電位として、アクセス領域（選択された基板領域）に印加される。例えば、ワード線WL(i-1)が選択されるとき、ワード線WL(i-1)の電位が、アクセス領域としての基板領域Sub(m-1)に印加される。
【００９０】
この場合、第１の実施例と同様の効果が得られる他、例えば、図２（第１の実施例）における電位設定線VbLを省略できるため、配線設計が容易となる。また、ワード線の電位を基板電位として用いるため、新たに基板電位を生成する必要がなく、ワード線に充電された電荷を基板と共有することにより、低消費電力化に貢献できる。
【００９１】
但し、ワード線の電位が基板電位となるため、選択されたワード線がHigh levelであると仮定すると、スイッチトランジスタSWL, SW0L, …SW(m-1)Lにより供給される基板電位は、High levelとなる。
【００９２】
図５Ａ及び図５Ｂは、図４のレイアウトにおいて基板電位を設定する例を示している。
【００９３】
ワード線WL(i-1)が選択されるとき、ワード線WL(i-1)の電位は、High levelであり、スイッチトランジスタSW(m-1)L, SW(m-1)Rは、オンである。
【００９４】
この時、図５Ａに示すように、制御信号EnLが、High levelであると、スイッチトランジスタSWLが、オンである。
【００９５】
従って、読み出し/書き込み時において、ワード線WL(i-1)が選択され、かつ、制御信号EnLがHigh levelであると、ワード線WL(i-1)の電位Vsub1は、スイッチトランジスタSW(m-1)L, SWLを介して、アクセス領域としての基板領域Sub(m-1)に、基板電位として印加される。
【００９６】
一方、図５Ｂに示すように、制御信号EnRが、High levelであると、スイッチトランジスタSWRが、オンである。
【００９７】
従って、読み出し/書き込み時において、ワード線WL(i-1)が選択され、かつ、制御信号EnRがHigh levelであると、電位設定線VbRの電位Vsub2は、スイッチトランジスタSW(m-1)R, SWRを介して、アクセス領域としての基板領域Sub(m-1)に、基板電位として印加される。
【００９８】
［第３の実施例］  
第３の実施例は、第１の実施例の変形例である。このため、第３の実施例において、第１の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【００９９】
図６Ａ及び図６Ｂは、メモリセルアレイのレイアウトの第３の実施例を示している。
【０１００】
第３の実施例が第１の実施例と異なる点は、スイッチトランジスタSW0L, …SW(m-1)L, SW0R, …SW(m-1)Rの接続関係にある。即ち、スイッチトランジスタSW0L, …SW(m-1)L, SW0R, …SW(m-1)Rの制御端子（ゲート）は、ワード線WL0, WL1, …WL(i-2), WL(i-1)に接続されない。
【０１０１】
例えば、図６Ａの例では、スイッチトランジスタSW0L, …SW(m-1)L, SW0R, …SW(m-1)Rのオン/オフは、制御信号φ0, φ1, …φ(m-1)により制御される。
【０１０２】
また、図６Ｂの例では、スイッチトランジスタSW0L, …SW(m-1)Lのオン/オフは、制御信号φ0L, φ1L, …φ(m-1)Lにより制御され、スイッチトランジスタSW0R, …SW(m-1)Rのオン/オフは、制御信号φ0R, φ1R, …φ(m-1)Rにより制御される。
【０１０３】
本例によれば、第１及び第２の実施例に比べて、スイッチトランジスタSW0L, …SW(m-1)L, SW0R, …SW(m-1)Rの数（１つのスイッチトランジスタ内のFETの数）を減らすことができる。
【０１０４】
また、図６Ｂの例では、図２（第１の実施例）におけるスイッチトランジスタSWL, SWRを省略できる。
【０１０５】
従って、本例によれば、第１の実施例と同様の効果が得られる他、メモリセルアレイのサイズをさらに縮小できる。
【０１０６】
［第４の実施例］  
第４の実施例は、第１乃至第３の実施例の応用例である。このため、第４の実施例において、第１乃至第３の実施例と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。また、以下では、本例を第１の実施例に応用した場合を説明する。
【０１０７】
図７は、メモリセルアレイのレイアウトの第４の実施例を示している。
【０１０８】
第４の実施例が第１の実施例と異なる点は、メモリセルアレイ内に、さらに、ビット線BL0, …BL(j-1)の電位とソース線SL0, …SL(j-1)の電位とをイコライズするイコライズ回路EQ0L, …EQ(j-1)L、及び、ビット線BR0, …BR(j-1)の電位とソース線SR0, …SR(j-1)の電位とをイコライズするイコライズ回路EQ0R, …EQ(j-1)Rを設けたことにある。
【０１０９】
イコライズ回路EQ0L, …EQ(j-1)L, EQ0R, …EQ(j-1)Rは、例えば、ゲート、ソース、及び、ドレインを有するFETである。この場合、イコライズ回路EQ0L, EQ0Rのオン/オフは、カラム選択信号CSL0により制御され、イコライズ回路EQ(j-1)L, EQ(j-1)Rのオン/オフは、カラム選択信号CSL(j-1)により制御される。
【０１１０】
本例によれば、例えば、読み出し/書き込み時において、メモリセルアレイ内のアクセス領域の基板電位を設定する前に、予め、ビット線の電位とソース線の電位とをイコライズしておくことにより、読み出し/書き込み電流の制御を正しく行うことができる。
【０１１１】
［動作例］  
上述の第１乃至第４の実施例に係わる不揮発性半導体メモリの動作例を説明する。
【０１１２】
ここでは、第１の実施例に係わる不揮発性半導体メモリを例に挙げるが、これを第２乃至第４の実施例に係わる不揮発性半導体メモリに適用することは容易である。
【０１１３】
また、以下の動作は、複数の基板領域の導電型がＰ型であり、各セルユニット内のアクセストランジスタがＮチャネル型ＦＥＴであることを前提とする。
【０１１４】
(1) 読み出し動作  
図８は、読み出し時の動作波形の第１の例を示している。  
この動作波形は、図３Ａ及び図３Ｂの不揮発性半導体メモリに基づく。
【０１１５】
この例は、読み出し時に、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATが配置される基板領域（Ｐ型）Sub(m-1)と、選択されたセルユニットCU-L, CU-R内のアクセストランジスタAT（Ｎ型）とが、順方向バイアスとなるような基板電位を、基板領域Sub(m-1)に印加することにより、読み出し速度を向上させる例である。
【０１１６】
読み出し動作は、クロック信号CLKに同期して行われる。
【０１１７】
まず、時刻ｔ１に、クロック信号CLKが立ち上がると、それに同期して、時刻ｔ２に、カラム選択信号CSL0及び制御信号EnLがHigh levelに変化する。この時、例えば、図３Ａのカラム選択回路12及びスイッチトランジスタSWLがオンになる。
【０１１８】
また、時刻ｔ３に、選択されたワード線WL(i-1)がHigh levelに変化すると、例えば、図３ＡのスイッチトランジスタSW(m-1)Lがオンになり、Vsub1（= Vforward）は、電位設定線VbLから、スイッチトランジスタSWL, SW(m-1)Lを経由して、アクセス領域としての基板領域Sub(m-1)に印加される。
【０１１９】
カラムCOL0内の選択されたセルユニットCU-L, CU-Rでは、ビット線BL0, BR0からソース線SL0, SR0に向かう読み出し電流が流れる。この時、２つのセルユニットCU-L, CU-Rのうち、低抵抗状態のメモリセルＭＣを含むセルユニットには、高抵抗状態のメモリセルＭＣを含むセルユニットに流れる読み出し電流よりも、抵抗値の比率に応じて相対的に大きな読み出し電流が流れる。
【０１２０】
また、読み出し電流が流れているとき、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、順方向バイアス状態にある。このため、２つのセルユニットCU-L, CU-Rには、零バイアス状態のときに比べて相対的に大きな読み出し電流を流すことができる。
【０１２１】
その結果、ビット線BL0の電位VBLとビット線BR0の電位VBR（=VbBL）との差が、早急に大きくかつ安定状態になるため、センスアンプ14を活性化（動作）させるタイミングを早めることができる。即ち、時刻ｔ４に、活性化信号SEをHigh levelに設定し、センスアンプ14を活性化し、かつ、出力信号（データ）OUTを確定することにより、高速読み出しを実現できる。
【０１２２】
また、時刻ｔ４に、制御信号EnLをLow levelに設定し、図３ＢのスイッチトランジスタSWLをオフにする。即ち、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、時刻ｔ３から時刻ｔ４までの期間Ｔ１、順方向バイアス状態となる。
【０１２３】
また、時刻ｔ４又はそれ以降に、制御信号EnRをHigh levelに設定し、図３ＢのスイッチトランジスタSWRをオンにする。この時、スイッチトランジスタSWR, SW(m-1)Rがオンになるため、Vsub2（= Vss or Vbackward）は、電位設定線VbRから、スイッチトランジスタSWR, SW(m-1)Rを経由して、アクセス領域としての基板領域Sub(m-1)に印加される。但し、Vssは、接地電位であり、Vbackwardは、アクセストランジスタATが逆方向バイアスとなるような電位、本例では、マイナス電位である。
【０１２４】
この後、時刻ｔ５に、選択されたワード線WL(i-1)、制御信号EnR、及び、活性化信号SEが、それぞれ、Low levelに変化することにより、読み出し動作が終了する。
【０１２５】
ここで、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、時刻ｔ４から時刻ｔ５までの期間Ｔ２、零バイアス状態（Vsub2がVssのとき）、又は、逆方向バイアス状態（Vsub2がVbackwardのとき）となる。即ち、期間Ｔ２において、アクセス領域としての基板領域Sub(m-1)の電位は、リセットされる。但し、リセットとは、基板領域Sub(m-1)をVss又はVbackwardにすることを意味する。
【０１２６】
このように、読み出し動作後に基板領域Sub(m-1)をリセットしておけば、スタンバイ時や、さらに引き続き行われる読み出し/書き込み時において、基板領域Sub(m-1)の初期状態をリセット状態とすることができるため、リーク電流の削減に効果的である。
【０１２７】
なお、不揮発性メモリ（チップ）のパワーオン時に、メモリセルアレイ内の全ての基板領域をリセット状態にしておくのが望ましい。
【０１２８】
また、この例では、Vsub1がVforwardであるが、これに代えて、Vsub1をVssにすることもできる。この場合、読み出し時において、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、零バイアス状態となる。
【０１２９】
図９は、読み出し時の動作波形の第２の例を示している。  
第２の例は、第１の例の変形例である。ここでは、第１の例と異なる部分を説明し、第１の例と同じ部分については、その説明を省略する。
【０１３０】
この例は、読み出し時に、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATが配置される基板領域（Ｐ型）Sub(m-1)と、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATのソース（Ｎ型）とが、零バイアス又は逆方向バイアスとなるような基板電位（接地電位Vss）を、基板領域Sub(m-1)に印加する例である。
【０１３１】
まず、時刻ｔ１に、クロック信号CLKが立ち上がると、それに同期して、時刻ｔ２に、カラム選択信号CSL0がHigh levelに変化する。この時、例えば、図３Ａのカラム選択回路12がオンになる。
【０１３２】
また、時刻ｔ３に、選択されたワード線WL(i-1)がHigh levelに変化すると、カラムCOL0内の選択されたセルユニットCU-L, CU-Rでは、ビット線BL0, BR0からソース線SL0, SR0に向かう読み出し電流が流れる。
【０１３３】
この時、制御信号EnL, EnRは、Low levelであるため、例えば、図３ＡのスイッチトランジスタSWL, SWRはオフであり、アクセス領域としての基板領域Sub(m-1)は、フローティング状態になっている。
【０１３４】
ここで、読み出し動作の第１の例（図８）で説明したように、予め、メモリセルアレイ内の全ての基板領域Sub(m-1)をリセット状態にしておけば、選択されたセルユニットCU-L, CU-Rに読み出し電流を流すとき、基板領域Sub(m-1)は、接地電位Vssかつフローティング状態、又は、マイナス電位Vbackwardかつフローティング状態である。
【０１３５】
従って、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATを零バイアス又は逆方向バイアスにした状態で、読み出し動作を行うことができる。
【０１３６】
(2) 書き込み動作  
図１０は、書き込み時の動作波形の例を示している。  
この動作波形は、図３Ａ及び図３Ｂの不揮発性半導体メモリに基づく。
【０１３７】
この例は、書き込み時に、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATが配置される基板領域（Ｐ型）Sub(m-1)と、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATのソース（Ｎ型）とが、順方向バイアスとなるような基板電位を、基板領域Sub(m-1)に印加することにより、書き込み速度を向上させる例である。
【０１３８】
書き込み動作は、クロック信号CLKに同期して行われる。
【０１３９】
まず、時刻ｔ１に、クロック信号CLKが立ち上がると、それに同期して、制御信号EnLがHigh levelに変化する。この時、例えば、図３ＡのスイッチトランジスタSWLがオンになる。また、時刻ｔ２に、ライトイネーブル信号WE及びカラム選択信号CSL0がHigh levelに変化する。この時、例えば、図３Ａのカラム選択回路12がオンになる。
【０１４０】
また、時刻ｔ３に、選択されたワード線WL(i-1)がHigh levelに変化すると、例えば、図３ＡのスイッチトランジスタSW(m-1)Lがオンになり、Vsub1（= Vforward）は、電位設定線VbLから、スイッチトランジスタSWL, SW(m-1)Lを経由して、アクセス領域としての基板領域Sub(m-1)に印加される。
【０１４１】
カラムCOL0内の選択されたセルユニットCU-L, CU-Rでは、書き込みデータに応じた書き込み電流が流れる。
【０１４２】
例えば、“０”−書き込みの場合、セルユニットCU-Lでは、ビット線BL0からソース線SL0に向かう書き込み電流が流れ、セルユニットCU-Rでは、ソース線SR0からビット線BR0に向かう書き込み電流が流れる（BL0, SR0 = High level, SL0, BR0 = Low level）。
【０１４３】
また、“１”−書き込みの場合、セルユニットCU-Lでは、ソース線SL0からビット線BL0に向かう書き込み電流が流れ、セルユニットCU-Rでは、ビット線BR0からソース線SR0に向かう書き込み電流が流れる（BL0, SR0 = Low level, SL0, BR0 = High level）。
【０１４４】
ここで、書き込み電流が流れているとき、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、順方向バイアス状態にある。このため、２つのセルユニットCU-L, CU-Rには、それぞれ、より大きな読み出し電流を流すことができる。
【０１４５】
その結果、高速書き込みを実現できる。
【０１４６】
また、時刻ｔ４に、制御信号EnLをLow levelに設定し、図３ＢのスイッチトランジスタSWLをオフにする。即ち、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、時刻ｔ３から時刻ｔ４までの期間Ｔ１、順バイアス状態となる。
【０１４７】
また、時刻ｔ４又はそれ以降に、制御信号EnRをHigh levelに設定し、図３ＢのスイッチトランジスタSWRをオンにする。この時、スイッチトランジスタSWR, SW(m-1)Rがオンになるため、Vsub2（= Vss or Vbackward）は、電位設定線VbRから、スイッチトランジスタSWR, SW(m-1)Rを経由して、アクセス領域としての基板領域Sub(m-1)に印加される。但し、Vssは、接地電位であり、Vbackwardは、アクセストランジスタATが逆方向バイアスとなるような電位、本例では、マイナス電位である。
【０１４８】
この後、時刻ｔ５に、選択されたワード線WL(i-1)、及び、制御信号EnRが、それぞれ、Low levelに変化することにより、書き込み動作が終了する。
【０１４９】
ここで、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、時刻ｔ４から時刻ｔ５までの期間Ｔ２、零バイアス状態（Vsub2がVssのとき）、又は、逆方向バイアス状態（Vsub2がVbackwardのとき）となる。即ち、期間Ｔ２において、アクセス領域としての基板領域Sub(m-1)の電位は、リセットされる。
【０１５０】
このように、書き込み動作後に基板領域Sub(m-1)をリセットしておけば、スタンバイ時や、さらに引き続き行われる読み出し/書き込み時において、基板領域Sub(m-1)の初期状態をリセット状態とすることができるため、リーク電流の削減に効果的である。
【０１５１】
なお、書き込み動作においても、読み出し動作と同様に、不揮発性メモリ（チップ）のパワーオン時に、メモリセルアレイ内の全ての基板領域をリセット状態にしておくのが望ましい。
【０１５２】
また、この例では、Vsub1がVforwardであるが、これに代えて、Vsub1をVssにすることもできる。この場合、書き込み時において、選択されたセルユニットCU-L, CU-R内のアクセストランジスタATは、零バイアス状態となる。
【０１５３】
アクセストランジスタが順方向バイアス状態で書き込み動作を行うか、又は、零バイアス状態で書き込み動作を行うか、は、高速書き込みが必要であるか否かで決定してもよい。
【０１５４】
例えば、バッファメモリに一次的に記憶されている書き込みデータが所定量よりも多いときは、バッファメモリのオーバーフローを防ぐため、高速書き込み（順方向バイアス状態での書き込み）を選択し、バッファメモリに一次的に記憶されている書き込みデータが所定量又はそれよりも少ないときは、通常書き込み（零バイアス状態での書き込み）を選択する。
【０１５５】
また、書き込みパルスの大きさ（電圧値）や幅（印加時間）に応じて、順方向バイアス状態での書き込みを行うか、又は、零バイアス状態での書き込みを行うか、を決めてもよい。さらに、書き込み電流と読み出し電流のマージンを十分に確保するという観点から、読み出し/書き込み時のバイアス状態（順方向バイアス状態又は零バイアス状態）や、バイアス値（基板電位）など、を決定してもよい。
【０１５６】
［デバイス構造の例］  
デバイス構造の例を説明する。
【０１５７】
図１１は、メモリセルアレイのレイアウトの第５の実施例を示している。図１２は、図１１の領域Ｘ内のレイアウトを詳細に示す平面図である。
【０１５８】
ｍ個の基板領域Sub0, Sub1, …Sub(m-1)は、第２の方向に配置される。ｉ本のグローバルワード線GWL0, GWL1, …GWL(i-2), GWL(i-1)は、第１の方向に延びる。グローバルワード線GWL0, GWL1, …GWL(i-2), GWL(i-1)は、例えば、上述の第１乃至第４の実施例におけるワード線WL0, WL1, …WL(i-2), WL(i-1)に対応する。
【０１５９】
本例では、１個の基板領域に２本のグローバルワード線が対応しているが、これに限られない。１個の基板領域には１本又はそれよりも多い数のグローバルワード線が対応していればよい。
【０１６０】
ｍ本の基板コンタクト線CL0, CL1, …CL(m-1)は、第１の方向に延びる。基板コンタクト線CL0, CL1, …CL(m-1)は、例えば、上述の第１乃至第４の実施例における基板コンタクト線CL0, CL1, …CL(m-1)に対応する。
【０１６１】
ｊ本のビット線BL0, BL1, …BL(j-1)及びｊ本のソース線SL0, SL1, …SL(j-1)は、それぞれ、第１の方向に延びる。同様に、ｊ本のビット線BR0, BR1, …BR(j-1)及びｊ本のソース線SR0, SR1, …SR(j-1)は、それぞれ、第１の方向に延びる。
【０１６２】
ビット線BL0, BL1, …BL(j-1), BR0, BR1, …BR(j-1)及びソース線SL0, SL1, …SL(j-1), SR0, SR1, …SR(j-1)は、上述の第１乃至第４の実施例におけるビット線BL0, BL1, …BL(j-1), BR0, BR1, …BR(j-1)及びソース線SL0, SL1, …SL(j-1), SR0, SR1, …SR(j-1)に対応する。
【０１６３】
グローバルワード線GWL0, GWL1, …GWL(i-2), GWL(i-1)は、それぞれ、複数のコンタクトプラグGCにより、それよりも下層に配置されるワード線WL0, WL1, …WL(i-2), WL(i-1)に電気的に接続される。例えば、第１の方向において、複数のコンタクトプラグGCは、一定ピッチで配置される。本例では、第１の方向において、４個のセルユニット（点線の四角で示す）CU-R, CU-Lが、複数のコンタクトプラグGC間に配置される。
【０１６４】
基板コンタクト線CL0, CL1, …CL(m-1)は、それぞれ、複数のコンタクトプラグSCにより、基板領域Sub0, Sub1, …Sub(m-1)に電気的に接続される。例えば、第１の方向において、複数のコンタクトプラグSCは、複数のコンタクトプラグGCのピッチと同じピッチで配置される。このようにすることで、複数のコンタクトプラグSCを配置する領域を新たに設ける必要がなくなる。
【０１６５】
但し、第１の方向において、複数のコンタクトプラグSCは、複数のコンタクトプラグGCのピッチと異なるピッチで配置してもよい。
【０１６６】
本例においては、例えば、図１７に示すように、１つのセルユニットCU-Lが２つのアクセストランジスタATa, ATbを備える。これは、２つのアクセストランジスタAta, ATbにより、メモリセルMCに与える読み出し/書き込み電流を大きくする主旨である。このようなレイアウトは、微細化により、アクセストランジスタのサイズ（駆動力）が小さくなったときに有効である。
【０１６７】
２個のアクセストランジスタATa, ATbは、例えば、第１乃至第４の実施例における１個のアクセストランジスタATに対応する。
【０１６８】
図１３は、図１２のXIII-XIII線に沿う断面図である。図１４は、図１２のXIV-XIV線に沿う断面図である。図１５は、図１２のXV-XV線に沿う断面図である。図１６は、図１２のXVI-XVI線に沿う断面図である。
【０１６９】
半導体基板21内には、基板領域Sub(m-1)が形成される。これらの図に示すように、アクセストランジスタATa, ATbがＮチャネル型ＦＥＴのときは、基板領域Sub(m-1)は、Ｐ型ウェル領域22を備える。なお、アクセストランジスタがＰチャネル型ＦＥＴのときは、基板領域Sub(m-1)は、Ｎ型ウェル領域を備える。
【０１７０】
基板領域Sub(m-1)は、素子分離絶縁層STIにより分割された複数の素子領域AAを備える。アクセストランジスタATa, ATbは、複数の素子領域AAの各々内に配置される。アクセストランジスタATa, ATbは、ゲート電極としてのワード線WL(i-1)、及び、ソース/ドレイン領域23を備える。ソース/ドレイン領域23は、例えば、Ｐ型ウェル領域内のＮ型不純物拡散層である。
【０１７１】
本例では、アクセストランジスタATa, ATbは、埋め込みゲート型を有する。例えば、ゲート電極としてのワード線WL(i-1)は、基板領域Sub(m-1)内の凹部に満たされる。即ち、凹部の内面上にゲート絶縁層（例えば、酸化シリコン層）24が形成され、ゲート絶縁層24上にゲート電極としてのワード線WL(i-1)が形成される。
【０１７２】
埋め込みゲート型のアクセストランジスタATa, ATbによれば、微細化による短チャネル効果を有効に防止できる。但し、アクセストランジスタATa, ATbは、埋め込みゲート型ではなく、ゲート電極が半導体基板の表面よりも上に形成される通常のトランジスタ（ＦＥＴ）であってもよい。
【０１７３】
下部電極25は、ソース/ドレイン領域23の一方上に配置され、メモリセルMCは、下部電極25上に配置される。ビット線BL0は、メモリセルMCの上面に接続される。
【０１７４】
ソース線SL0は、コンタクトプラグCPを介して、ソース/ドレイン領域23の他方に接続される。グローバルワード線GWL(i-1)は、コンタクトプラグGCを介して、ワード線WL(i-1)に接続される。基板コンタクト線CL(m-1)は、コンタクトプラグSCを介して、基板領域Sub(m-1)としてのＰ型ウェル領域22に接続される。
【０１７５】
層間絶縁層26は、アクセストランジスタATa, ATb及びメモリセルMCを覆う。
【０１７６】
本例のデバイス構造によれば、基板領域Sub(m-1)としてのＰ型ウェル領域22の底面は、素子分離絶縁層STIの底面よりも下にある。このため、基板電位（バックゲートバイアス）は、基板コンタクト線CL(m-1)から、コンタクトプラグSCを介して、基板領域Sub(m-1)としてのＰ型ウェル領域22の全体に印加することができる。
【０１７７】
なお、隣接する２つの基板領域は、例えば、半導体基板（Ｎ型）21により、又は、半導体基板21内のＮ型ウェル領域により、互いに電気的に分離することができる。前者の場合、メモリセルアレイは、例えば、ダブルウェル構造を有し、後者の場合、メモリセルアレイは、例えば、トリプルウェル構造を有する。
【０１７８】
［階層ビット線構造(hierarchical bit line structure)］  
上述の各実施例は、階層ビット線構造の不揮発性半導体メモリに適用可能である。
【０１７９】
不揮発性半導体メモリは、メモリセルの微細化やメモリ容量の大容量化などが進行すると、ビット線が細くかつ長くなり、ビット線の抵抗値が大きくなる。
【０１８０】
そこで、メモリセルアレイを複数のブロックに分割し、これら複数のブロック上に、低抵抗のグローバルビット/ソース線を配置し、グローバルビット/ソース線と各ブロック内のローカルビット/ソース線とを接続する、といったアーキテクチャ（階層ビット線構造）が採用される。
【０１８１】
階層ビット線構造によれば、読み出し動作の指示から、センスアンプからデータを読み出せる状態になるまでの時間（レイテンシー）を短くできる。このため、不揮発性半導体メモリにおいて階層ビット線構造を採用することは、例えば、これを高速アクセスが要求されるキャッシュメモリに適用するに当たって非常に有効な手段となる。
【０１８２】
図１８は、階層ビット線構造の不揮発性半導体メモリを示している。  
ｋ個のサブアレイ（ブロック）MAT0, MAT1, …MAT(k-1)は、例えば、第２の方向に並んで配置される。但し、ｋは、２以上の自然数である。
【０１８３】
グローバルビット線GBL, GBR、及び、グローバルソース線GSL, GSRは、第２の方向に延び、ｋ個のサブアレイ（ブロック）MAT0, MAT1, …MAT(k-1)に接続される。
【０１８４】
グローバルビット線GBL, GBRは、さらに、センスアンプ14、及び、読み出し/書き込み制御回路17に接続される。グローバルソース線GSL, GSRは、さらに、読み出し/書き込み制御回路17に接続される。
【０１８５】
なお、センスアンプ14、及び、読み出し/書き込み制御回路17は、図１のセンスアンプ14、及び、読み出し/書き込み制御回路17に対応する。
【０１８６】
図１９及び図２０は、サブアレイとその周辺回路のレイアウトの例を示している。  
周辺回路16a，16bは、サブアレイMAT(k-1)の第２の方向の両端にそれぞれ配置される。即ち、サブアレイMAT(k-1)は、周辺回路16a，16bの間に配置される。
【０１８７】
サブアレイMAT(k-1)は、複数セット、例えば、256セットを備える。1セットは、例えば、ｊ個（ｊは、２以上の自然数）のカラムCOL0, …COL(j-1)を備える。ｊは、例えば、8である。グローバルビット線GBL, GBR、及び、グローバルソース線GSL, GSRは、1セットごとに設けられる。
【０１８８】
グローバルビット線GBL, GBRは、周辺回路16aに接続される。周辺回路16aは、グローバルビット線GBL, GBRを、ｊ個のカラムCOL0, …COL(j-1)のうちの１つのカラム内のローカルビット線BLy, BRyに接続するためのカラム選択回路12を備える。但し、ｙは、０〜（ｊ−１）のうちの１つである。
【０１８９】
このカラム選択回路12は、図３Ａ及び図３Ｂのカラム選択回路12に対応する。また、イコライズ回路EQ0L, …EQ(j-1)L, EQ0R, …EQ(j-1)Rは、図７のイコライズ回路EQ0L, …EQ(j-1)L, EQ0R, …EQ(j-1)Rに対応する。
【０１９０】
グローバルソース線GSL, GSRは、周辺回路16bに接続される。周辺回路16bは、グローバルソース線GSL, GSRを、ｊ個のカラムCOL0, …COL(j-1)のうちの１つのカラム内のローカルソース線SLy, SRyに接続するためのカラム選択回路12を備える。但し、ｙは、０〜（ｊ−１）のうちの１つである。
【０１９１】
このカラム選択回路12は、図３Ａ及び図３Ｂのカラム選択回路12に対応する。また、イコライズ回路EQ0L, …EQ(j-1)L, EQ0R, …EQ(j-1)Rは、図７のイコライズ回路EQ0L, …EQ(j-1)L, EQ0R, …EQ(j-1)Rに対応する。
【０１９２】
電位設定線VbLは、周辺回路16ｃに接続される。周辺回路16ｃは、電位設定線VbLを、サブアレイMAT(k-1)内のｍ本の基板コンタクト線CL0, …CL(m-1)のうちの１つに接続するためのスイッチトランジスタSWL, SW0L, …SW(m-1)Lを備える。スイッチトランジスタSWL, SW0L, …SW(m-1)Lは、図２のスイッチトランジスタSWL, SW0L, …SW(m-1)Lに対応する。
【０１９３】
電位設定線VbRは、周辺回路16ｄに接続される。周辺回路16ｄは、電位設定線VbRを、サブアレイMAT(k-1)内のｍ本の基板コンタクト線CL0, …CL(m-1)のうちの１つに接続するためのスイッチトランジスタSWR, SW0R, …SW(m-1)Rを備える。スイッチトランジスタSWR, SW0R, …SW(m-1)Rは、図２のスイッチトランジスタSWR, SW0R, …SW(m-1)Rに対応する。
【０１９４】
本例では、１つの基板領域Subzが１本のワード線WLzに対応する。即ち、ｉ＝ｍであり、ｚは、０〜ｉ（又はｚ）のうちの１つである。
【０１９５】
［適用例］  
携帯情報端末に用いられるプロセッサは、低消費電力であることが求められる。プロセッサの低消費電力化の方法の１つとして、待機電力の大きいSRAM(Static Random Access Memory)ベースのキャッシュメモリを、不揮発性素子を用いた不揮発性半導体メモリで置き換える方法がある。
【０１９６】
即ち、SRAMは、トランジスタの微細化に伴い、動作時及びスタンバイ（非動作）時、共に、リーク電力が大きくなる傾向にある。このため、キャッシュメモリを不揮発性半導体メモリで置き換えることにより、スタンバイ時に電源遮断が可能となり、スタンバイ時の消費電力を削減できる。
【０１９７】
例えば、磁気ランダムアクセスメモリ(MRAM)をキャッシュメモリとして使用することにより、低消費電力プロセッサを実現しようとする試みが検討されている。
【０１９８】
MRAMは、現在、提案されている不揮発性半導体メモリの中で、高い書き換え耐性、高速に読み出し/書き込みを行う動作性能、及び、高集積可能なセル面積、といった３つの特徴を同時に満たし得るメモリ技術である。このため、MRAMをキャッシュとして使用することにより、大容量かつ高速の不揮発性キャッシュメモリをプロセッサに搭載できる可能性が高まっている。
【０１９９】
上述の各実施例は、このような大容量かつ高速の不揮発性キャッシュメモリを実現するに当たって有効な技術である。そこで、以下では、上述の各実施例を適用可能な低消費電力プロセッサシステムの例を説明する。
【０２００】
図２１は、低消費電力プロセッサシステムの例を示している。
【０２０１】
CPU31は、SRAM32、DRAM33、フラッシュメモリ34、ROM35、及び、MRAM（磁気ランダムアクセスメモリ）36を制御する。
【０２０２】
MRAM36は、SRAM32、DRAM33、フラッシュメモリ34、及び、ROM35のいずれの代替として使用することが可能である。これに伴い、SRAM32、DRAM33、フラッシュメモリ34及びROM35の少なくとも１つを省略してもよい。
【０２０３】
MRAM36は、不揮発性キャッシュメモリ（例えば、Ｌ２キャッシュ）として使用することが可能である。
【０２０４】
図２２は、磁気抵抗効果素子の基本構造を示している。
【０２０５】
磁気抵抗効果素子MTJは、上述の各実施例におけるメモリセルの例である。磁気抵抗効果素子MTJは、膜面(Film surface)に垂直な方向（垂直方向）に、垂直かつ可変の磁化を持つ記憶層（強磁性層）1、トンネルバリア層（非磁性層）2、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）3の順番で配置される、積層構造を備える。
【０２０６】
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
【０２０７】
また、書き込みとは、スピン注入電流（スピン偏極された電子）を磁気抵抗効果素子MTJに流すことにより記憶層1の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
【０２０８】
例えば、スピン注入電流を記憶層1から参照層3に向かって流すとき、参照層3の磁化と同じ向きにスピン偏極された電子が記憶層1内に注入され、記憶層1内の磁化にスピントルクを与えるため、記憶層1の磁化方向は、参照層3の磁化方向と同じ（パラレル状態）になる。
【０２０９】
また、スピン注入電流を参照層3から記憶層1に向かって流すとき、記憶層1から参照層3に向かう電子のうち参照層3の磁化と逆向きにスピン偏極された電子が記憶層1内に戻され、記憶層1内の磁化にスピントルクを与えるため、記憶層1の磁化方向は、参照層3の磁化方向と逆（アンチパラレル状態）になる。
【０２１０】
磁気抵抗効果素子MTJの抵抗値は、磁気抵抗効果により、参照層3と記憶層1の相対的な磁化方向に依存して変化する。即ち、磁気抵抗効果素子MTJの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をR0とし、アンチパラレル状態の抵抗値をR1としたとき、(R1-R0)/R0で定義される値は、MR比（magnetoresistive ratio）と呼ばれる。
【０２１１】
尚、本例では、参照層3の磁化は、記憶層1側を向いた状態で固定されているが、記憶層1とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗効果素子MTJを配置するとき、参照層3と記憶層1の上下関係は、限定されない。
【０２１２】
例えば、参照層3が記憶層1よりも上にあるときは、磁気抵抗効果素子MTJは、トップピン型と呼ばれ、参照層3が記憶層1よりも下にあるときは、磁気抵抗効果素子MTJは、ボトムピン型と呼ばれる。
【０２１３】
図２３は、シフトキャンセル層を有する磁気抵抗効果素子の例を示している。
【０２１４】
磁気抵抗効果素子MTJは、垂直方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）1、トンネルバリア層（非磁性層）2、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）3の順番で配置される、積層構造を備える。
【０２１５】
また、磁気抵抗効果素子MTJは、参照層3側に、垂直かつ不変の磁化を持つシフトキャンセル層（強磁性層）4を備える。参照層3とシフトキャンセル層4の間には、非磁性層（例えば、金属層）5が配置される。
【０２１６】
本例では、参照層3と記憶層1は、垂直磁化を有する。この場合、参照層3からの漏れ磁界(stray magnetic field)は、記憶層1の磁化方向（垂直方向）を向くため、記憶層1に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層1の磁化方向を参照層3の磁化方向と同じ（パラレル状態）にする方向に作用する。
【０２１７】
従って、記憶層1のＲＨカーブがシフトする。
【０２１８】
即ち、磁気抵抗効果素子MTJをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗効果素子MTJに流せば足りるのに対し、磁気抵抗効果素子MTJをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗効果素子MTJに流さなければならない。
【０２１９】
また、アンチパラレル状態は、参照層3からの漏れ磁界のため不安定になる。
【０２２０】
即ち、漏れ磁界が記憶層1の保磁力よりも大きくなると、記憶層1は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層1の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層1の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
【０２２１】
シフトキャンセル層4は、このような問題を解決するために設けられる。
【０２２２】
本例では、参照層3とシフトキャンセル層4は、互いに積層される。この場合、シフトキャンセル層4の磁化方向は、参照層3の磁化方向とは逆向きに設定される。これにより、記憶層1において、参照層3からの漏れ磁界をシフトキャンセル層4からのキャンセル磁界により相殺し、記憶層1のRHカーブのシフトをキャンセルすることが可能になる。
【０２２３】
［むすび］  
以上、実施例によれば、書き込みエラーと読み出し時の誤書き込みを防止できる。
【０２２４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２５】
10：  メモリセルアレイ、  11a：  ロウデコーダ、  11b：  カラムデコーダ、  12：  カラム選択回路、  14：  センスアンプ、  15：  制御回路、  16a，16b，16ｃ，16ｄ：  周辺回路、  17：  読み出し／書き込み制御回路、  21：  半導体基板、  22：  Ｐ型ウェル領域、  23：  Ｎ型不純物拡散層、  24：  ゲート絶縁層、  25：  下部電極、  26：  層間絶縁層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
0006381461.tif 000008
【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0006381461.tif 000023
【図２０】
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【図２１】
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【図２２】
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【図２３】
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