(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１の絶縁層と、
前記第１絶縁層の上に形成されたシリコンを含む材料からなる浮遊ゲート電極層と、
前記浮遊ゲート電極層の上にシリコンと窒素を主成分とする下層絶縁膜、中間絶縁膜、及びシリコンと窒素を主成分とする上層絶縁膜が順に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成された制御ゲート電極層と、
前記各層からなる積層構造のゲート幅方向の両側面を埋め込んで形成された埋め込み絶縁層と、
前記浮遊ゲート電極層と前記下層絶縁膜との界面の前記埋め込み絶縁層の近傍に形成されたシリコン酸化膜とを具備し、
前記浮遊ゲート電極層の前記シリコン酸化膜と接するゲート幅方向に沿った角部が丸まっていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の主表面に形成された第１の絶縁層と、
前記第１絶縁層の上に形成されたシリコンを含む材料からなる浮遊ゲート電極層と、
前記浮遊ゲート電極層の上にシリコンと窒素を主成分とする下層絶縁膜、中間絶縁膜、及びシリコンと窒素を主成分とする上層絶縁膜が順に形成された第２の絶縁層と、
前記第２の絶縁層の上に形成された制御ゲート電極層と、
前記各層からなる積層構造のゲート幅方向の両側面を埋め込んで形成された埋め込み絶縁層と、
前記制御ゲート電極層と前記上層絶縁膜との界面の前記埋め込み絶縁層の近傍に形成されたシリコン酸化膜とを具備し、
前記制御ゲート電極層の前記シリコン酸化膜と接するゲート幅方向に沿った角部が丸まっていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記中間絶縁膜がシリコン酸化膜である、或いは、シリコン酸化膜とシリコン及び窒素を主成分とする絶縁膜と別のシリコン酸化膜とが順に形成された多層膜であることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記下層絶縁膜及び上層絶縁膜の少なくとも一方のゲート長方向の長さが、前記浮遊ゲート電極層或いは前記制御ゲート電極層のゲート長方向の長さよりも短いことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特に多層酸化窒化膜を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶素子の微細化に伴って、隣接セル間の干渉が増大するという問題がある。そのため、電極間絶縁膜として用いられる多層酸化窒化膜の薄膜化が必要になっている。さらに、薄膜化に伴って電極間絶縁膜を流れるリーク電流を低減するために、上下界面に窒化膜を有する多層酸化窒化膜が既に提案されている。
【０００３】
上下界面に酸化膜を有する絶縁膜では、セル加工後の後酸化によって、加工時に生じたダメージに起因するリーク電流、及び電極層端面の形状が鋭角であることによるリーク電流を低減することができる（例えば、特許文献１参照。）。
【０００４】
しかしながら、上下界面に窒化膜を有する電極間絶縁膜（例えば、特許文献２参照。）では、加工時に生じたダメージによるリーク電流、鋭角な電極端面によるリークが残ってしまうという問題がある。
【特許文献１】特開２００３−３１７０５号公報
【特許文献２】米国特許第５６６１０５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電極間絶縁膜、特に上下界面にシリコン窒化膜を有する電極間絶縁膜に流れるリーク電流を低減した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１絶縁層の上に形成されたシリコンを含む材料からなる浮遊ゲート電極層と、前記浮遊ゲート電極層の上にシリコンと窒素を主成分とする下層絶縁膜、中間絶縁膜、及びシリコンと窒素を主成分とする上層絶縁膜が順に形成された第２の絶縁層と、前記第２の絶縁層の上に形成された制御ゲート電極層と、前記各層からなる積層構造のゲート幅方向の両側面を埋め込んで形成された埋め込み絶縁層と、前記浮遊ゲート電極層と前記下層絶縁膜との界面の前記埋め込み絶縁層の近傍に形成されたシリコン酸化膜とを具備し、前記浮遊ゲート電極層の前記シリコン酸化膜と接するゲート幅方向に沿った角部が丸まっている。
【０００７】
この発明の第２の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１絶縁層の上に形成されたシリコンを含む材料からなる浮遊ゲート電極層と、前記浮遊ゲート電極層の上にシリコンと窒素を主成分とする下層絶縁膜、中間絶縁膜、及びシリコンと窒素を主成分とする上層絶縁膜が順に形成された第２の絶縁層と、前記第２の絶縁層の上に形成された制御ゲート電極層と、前記各層からなる積層構造のゲート幅方向の両側面を埋め込んで形成された埋め込み絶縁層と、前記制御ゲート電極層と前記上層絶縁膜との界面の前記埋め込み絶縁層の近傍に形成されたシリコン酸化膜とを具備し、前記制御ゲート電極層の前記シリコン酸化膜と接するゲート幅方向に沿った角部が丸まっている。
【発明の効果】
【０００８】
本発明によれば、電極間絶縁膜、特に上下界面にシリコン窒化膜を有する電極間絶縁膜に流れるリーク電流を低減した不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能を有する要素については、同一符号を付す。
【００１０】
（第１の実施形態）
図１乃至図８は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す図である。
【００１１】
図１の断面図に示すように、まず、ｐ型シリコン基板（もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）１の主表面上に、トンネル絶縁膜２（第１の絶縁層）を１nmから１５nm程度の膜厚で形成する。トンネル絶縁膜２は、例えば、シリコン熱酸化膜、シリコン窒化膜、或いはそれらの積層膜等からなる。
【００１２】
その上に化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）によって、例えばポリシリコンである浮遊ゲート電極層３を１０nmから２００nm程度の膜厚で形成する。浮遊ゲート電極層３はメモリセルの電荷蓄積層となる。
【００１３】
次いで、化学気相成長法によってシリコン窒化膜４を５０nmから２００nm程度の膜厚で形成する。さらに、化学気相成長法によってシリコン酸化膜５を５０nmから４００nm程度の膜厚で形成する。そしてシリコン酸化膜５の上に、フォトレジスト６を塗布し、露光描画によりレジスト６をパターニングすることで図１に示す構造を得る。
【００１４】
その後、図1に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５をエッチングする。エッチング後にフォトレジスト６を除去し、今度はシリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングする。さらに、浮遊ゲート電極層３、絶縁膜２、およびシリコン基板１を順次エッチングすることにより、図２に示すような素子分離のための溝を形成する。
【００１５】
その後、エッチングによって形成された断面のダメージ除去のための高温後酸化工程を行う。次いで、シリコン酸化膜等の埋め込み絶縁膜７を２００nmから１５００nm形成することによって素子分離溝に絶縁膜７を埋め込む。さらに、窒素雰囲気もしくは酸素雰囲気で高温の熱処理を行うことにより埋め込み絶縁膜７の高密度化を行う。次いで、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）によりシリコン窒化膜４をストッパーにして平坦化を行い、図３の構造を得る。
【００１６】
次いで、シリコン窒化膜４と選択比を持ってエッチングすることが可能な方法を用いてシリコン酸化膜７（埋め込み絶縁膜）をエッチングする。本実施形態においては、図４に示すように除去後のシリコン酸化膜７の表面が、浮遊ゲート電極層３の約半分の膜厚の高さまで除去する場合を示している。そして、シリコン窒化膜４をシリコン酸化膜７と選択比のある方法で除去すると、図４の構造を得る。
【００１７】
次に図５に示すように、図４の構造からなる下地の上に電極間絶縁膜８（第２の絶縁層）を形成する。電極間絶縁膜８は３層の絶縁膜８１〜８３から構成されている多層絶縁膜である。図５の構造は以下の手順により形成される。
【００１８】
まず、図４の構造を持った下地の上に、ＣＶＤ法によりシリコン窒化膜８１（下層絶縁膜）を０.５nm〜１０nmの厚さで形成する。次いで、シリコン窒化膜８１の上にＣＶＤ法によりシリコン酸化膜８２（中間絶縁膜）を０.５nm〜１５nmの厚さで形成する。最後に、シリコン酸化膜８２の上にＣＶＤ法によりシリコン窒化膜８３（上層絶縁膜）を０.５nm〜１０nmの厚さで形成して、図５に示す電極間絶縁膜８が形成される。
【００１９】
さらに図６に示すように、電極間絶縁膜８の上に、例えばポリシリコンである制御ゲート電極層９を１０nm〜２００nm形成する。制御ゲート電極層９は、不揮発性半導体記憶装置における制御電極となる。制御ゲート電極層９の上にマスク材１０を形成し、図６の断面構造図を得る。
【００２０】
その後、マスク材１０の上にレジストを塗布し（図示せず）、露光描画によりレジストをパターニングする。このレジストをマスクにして加工を行い、マスク材１０、制御ゲート電極層９、電極間絶縁膜８（第２の絶縁層）、浮遊ゲート電極層３、第１の絶縁層２をエッチング除去する（図示せず）。
【００２１】
さらにレジスト及びマスク材１０を除去すると、図６のＡ−Ａ’線に沿った紙面に垂直な断面図として図７に示した構造を得る。そして、図７のエッチングされた領域（素子分離溝）の底部となる基板１の表面に、イオン注入によってソース及びドレイン領域２０を形成する。
【００２２】
ここで、水蒸気雰囲気下、７５０℃、酸化時間３０分の条件で酸化処理を行う。それによって図８に示すように界面酸化膜が形成される。即ち、エッチングされた浮遊ゲート電極層３の側壁表面及びそれに連なる浮遊ゲート電極層３と電極間絶縁膜８（即ち、シリコン窒化膜８１）の界面の一部に、シリコン酸化膜１１が形成される。また、エッチングされた制御ゲート電極層９の側壁表面及びそれに連なる制御ゲート電極層９と電極間絶縁膜８（即ち、シリコン窒化膜８３）の界面の一部にシリコン酸化膜１３が形成される。
【００２３】
本実施形態におけるように、水蒸気下の酸化力の強い酸化条件で酸化処理を行うことにより、浮遊ゲート電極層３と電極間絶縁膜８の界面、及び制御ゲート電極層９と電極間絶縁膜８の界面を酸化することができる。それによって、浮遊ゲート電極層３と制御ゲート電極層９のゲート幅方向に沿った角部が丸められ、さらにエッチング時のイオン等の混入によるダメージも回復できるので、リーク電流を低減することができる。
【００２４】
次いで、図９に示すようにシリコン酸化膜等からなる素子分離用の埋め込み絶縁膜１２（埋め込み絶縁層）を２００nmから１５００nm形成することによって素子分離溝を埋め込む。その後、窒素雰囲気もしくは酸素雰囲気で高温の熱工程を行うことにより、埋め込み絶縁膜１２の高密度化を行う。次いで、化学的機械的研磨法（ＣＭＰ）により制御ゲート電極９をストッパーにして平坦化を行う。
【００２５】
その結果、図９のように、浮遊ゲート電極層３とシリコン窒化膜８１との界面の埋め込み絶縁膜１２の近傍にシリコン酸化膜１１が形成され、制御ゲート電極層９とシリコン窒化膜８３との界面の埋め込み絶縁膜１２の近傍にシリコン酸化膜１３が形成された構造となる。
【００２６】
界面酸化膜を形成しないで、浮遊ゲート電極層３と制御ゲート電極層９のゲート幅方向に沿った角部が直角に近いままであると、角部に電界が集中して電極間絶縁膜８にリーク電流が流れやすい。しかし、本実施形態のようにシリコン酸化膜１１及び１３を形成することによって、浮遊ゲート電極層３及び制御ゲート電極層９の角部を丸めることができる。それにより、角部近くの電界集中を緩和することができ、その結果、リーク電流を低減することが可能となる。
【００２７】
図１０に、界面酸化膜が無い場合と、本実施形態のように界面酸化膜を形成した場合の電極間絶縁膜を流れるリーク電流の電流密度を、電極間絶縁膜にかかる電界強度を横軸にとって示した。図１０が示すように、界面酸化膜の形成によってリーク電流が低減されることがわかる。
【００２８】
本実施形態では、電極間絶縁膜８としてＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）からなる３層構造での適用例について説明したが、それに限定されるものではない。例えば、３層構造の中心の中間絶縁膜であるシリコン酸化膜をシリコン酸化膜-シリコン窒化膜-シリコン酸化膜のＯＮＯ構造にしたＮＯＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）５層構造の場合でも上記実施形態と同様な効果を得ることができる。シリコン窒化膜は電荷をトラップする性質があるので、この構造にすることによって、さらに電極間絶縁膜に流れる電流リークを減らすことができる。
【００２９】
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を以下に説明する。
【００３０】
本実施形態においても第１の実施形態と同様の工程で図７の構造を作成する。既にイオン注入によってソース及びドレイン領域２０が形成されている図７の構造に対して、本実施形態では、メモリセル領域に対してさらにリン（Ｐ）のイオン注入を行う。このイオン注入では、側壁からシリコン窒化膜８１及び８３に注入されやすくするために、例えば斜め方向からリンイオンを打ち込んでもよい。
【００３１】
その後、酸素雰囲気下で８５０℃、酸化時間３０分の条件で酸化処理を行う。それにより第１の実施形態と同様な図８の構造を得る。
【００３２】
本実施形態のように、シリコン窒化膜８１及び８３にリンをイオン注入した後に酸化を行うことにより、本来酸化しにくいシリコン窒化膜８１及び８３の酸化が促進される。その結果、浮遊ゲート電極層３と電極間絶縁膜８（即ち、シリコン窒化膜８１）の界面及び、制御ゲート電極層９と電極間絶縁膜８（即ち、シリコン窒化膜８３）の界面における酸化膜の形成が促進される。
【００３３】
本実施形態によっても、浮遊ゲート電極層３と制御ゲート電極層９のゲート幅方向に沿った角部が丸められて無くなり、さらにエッチング時のイオン等の混入によるダメージも回復できるので、リーク電流を低減することができる。その後の図９に至る工程は第１の実施形態と同様である。
【００３４】
本実施形態においても、電極間絶縁膜８としては、ＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）からなる３層構造に限定されるものではない。例えば、３層構造の中心の中間絶縁膜であるシリコン酸化膜をシリコン酸化膜-シリコン窒化膜-シリコン酸化膜のＯＮＯ構造にしたＮＯＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）５層構造の場合でも上記実施形態と同様な効果を得ることができる。シリコン窒化膜は電荷をトラップする性質があるので、この構造にすることによって、さらに電極間絶縁膜に流れる電流リークを減らすことができる。
【００３５】
（第３の実施形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を以下に説明する。
【００３６】
本実施形態においても第１の実施形態と同様の工程で図７の構造を作成する。図７の構造に対して、本実施形態においては、燐酸溶液を用いて、シリコン窒化膜８１及びシリコン窒化膜８３のウエットエッチングを行って、図１１の構造を得る。
【００３７】
図１１に示されるように、このウエットエッチングによって、シリコン窒化膜８１及びシリコン窒化膜８３の両方或いは少なくとも一方がゲート長方向に後退し、そのゲート長方向の長さが、浮遊ゲート電極層３或いは制御ゲート電極層９のゲート長方向の長さよりも短くなる。
【００３８】
その後、酸素雰囲気下で８５０℃、酸化時間３０分の条件で酸化処理を行う。それによって図１２に示すように界面酸化膜が形成される。即ち、素子分離溝を形成するためのエッチングによってエッチングされた浮遊ゲート電極層３の側壁表面及びそれに連なる浮遊ゲート電極層３と電極間絶縁膜８（即ち、シリコン窒化膜８１）の界面の一部に、シリコン酸化膜１１が形成される。また、同様にエッチングされた制御ゲート電極層９の側壁表面及びそれに連なる制御ゲート電極層９と電極間絶縁膜８（即ち、シリコン窒化膜８３）の界面の一部にシリコン酸化膜１３が形成される。
【００３９】
本実施形態のように、燐酸溶液を用いてシリコン窒化膜８１及びシリコン窒化膜８３をエッチングすることにより、浮遊ゲート電極層３と制御ゲート電極層９が露出される。この露出された面の酸化を介して、浮遊ゲート電極層３と電極間絶縁膜８（シリコン窒化膜８１）の界面、及び制御ゲート電極層９と電極間絶縁膜８（シリコン窒化膜８３）の界面における酸化を促進することができる。
【００４０】
この界面酸化によって、浮遊ゲート電極層３と制御ゲート電極層９の角部が丸められ、さらにエッチング時のイオン等の混入によるダメージも回復できるので、リーク電流を低減することができる。
【００４１】
次いで、図１３に示すようにシリコン酸化膜等からなる素子分離用の埋め込み絶縁膜１２を２００nmから１５００nm形成することによって素子分離溝を埋め込む。その後、窒素雰囲気もしくは酸素雰囲気で高温の熱工程を行うことにより、埋め込み絶縁膜１２の高密度化を行う。次いで、化学的機械的研磨法（ＣＭＰ）により制御ゲート電極９をストッパーにして平坦化を行う。
【００４２】
その結果、図１３のように、浮遊ゲート電極層３とシリコン窒化膜８１との界面の埋め込み絶縁膜１２の近傍にシリコン酸化膜１１が形成され、制御ゲート電極層９とシリコン窒化膜８３との界面の埋め込み絶縁膜１２の近傍にシリコン酸化膜１３が形成された構造となる。
【００４３】
シリコン窒化膜８１及びシリコン窒化膜８３の側壁にエッチングによって与えられたダメージは、回復するのが従来困難であった。しかしながら、本実施形態においては、シリコン窒化膜８１及びシリコン窒化膜８３の側壁をウエットエッチングすることによって、リーク電流の発生に寄与するダメージ部分を除去することができるので、これによっても、リーク電流の低減が図れる。
【００４４】
本実施形態においても、電極間絶縁膜８としては、ＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）からなる３層構造に限定されるものではない。例えば、３層構造の中心の中間絶縁膜であるシリコン酸化膜をシリコン酸化膜-シリコン窒化膜-シリコン酸化膜のＯＮＯ構造にしたＮＯＮＯＮ（シリコン窒化膜-シリコン酸化膜-シリコン窒化膜-シリコン酸化膜-シリコン窒化膜）５層構造の場合でも上記実施形態と同様な効果を得ることができる。シリコン窒化膜は電荷をトラップする性質があるので、この構造にすることによって、さらに電極間絶縁膜に流れる電流リークを減らすことができる。
【００４５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図２】図１に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く不揮発性半導体記憶装置の製造工程を示す図６のＡ−Ａ’線に沿った断面図。
【図８】図７に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図９】第１及び第２の実施形態に係る不揮発性半導体記憶装置の断面図。
【図１０】界面酸化膜が無い場合と、界面酸化膜を形成した場合の電極間絶縁膜を流れるリーク電流の電流密度を示すグラフ。
【図１１】図７に続く第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く不揮発性半導体記憶装置の製造工程を示す断面図。
【図１３】第３の実施形態に係る不揮発性半導体記憶装置の断面図。
【符号の説明】
【００４７】
１…ｐ型シリコン基板（半導体基板）、２…第１の絶縁層、３…浮遊ゲート電極層、４…シリコン窒化膜、５…シリコン酸化膜、６…フォトレジスト、７、１２…埋め込み絶縁膜、８…電極間絶縁膜（第２の絶縁層）、９…制御ゲート電極層、１０…マスク材、１１、１３…シリコン酸化膜（界面酸化膜）、２０…ソース及びドレイン領域、８１、８３…シリコン窒化膜、８２…シリコン酸化膜。
【図１】
0004751232.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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