(57)【特許請求の範囲】
【請求項１】
直列に順に接続された第１選択トランジスタ、第２選択トランジスタ、および第１メモリセルトランジスタを含む第１メモリストリングと、
前記第１メモリセルトランジスタの一端に電気的に接続されたビット線と、
前記第１選択トランジスタの一端に電気的に接続されたソース線およびウェル領域と、
を具備し、
前記ソース線および前記ウェル領域に第１電圧が印加され、前記第１選択トランジスタのゲートに前記第１電圧が印加され、前記第２選択トランジスタのゲートに前記第１電圧より小さい第２電圧が印加される
ことを特徴とする半導体記憶装置。
【請求項２】
前記ソース線および前記ウェル領域に前記第１電圧が印加される前に、前記第１選択トランジスタのゲートに前記第１電圧が印加され、かつ前記第２選択トランジスタのゲートに前記第２電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリストリングは、前記第１メモリセルトランジスタと前記ビット線との間に直列に接続された第３選択トランジスタをさらに含み、
前記第３選択トランジスタのゲートに、前記第１電圧をカットオフし、前記第２電圧を転送する第３電圧が印加される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
直列に順に接続された第４選択トランジスタ、第５選択トランジスタ、および第２メモリセルトランジスタを含む第２メモリストリングをさらに具備し、
前記第２メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第４選択トランジスタの一端は前記ソース線および前記ウェル領域に電気的に接続され、
前記第４選択トランジスタのゲートに前記第１電圧が印加され、前記第５選択トランジスタのゲートに前記第２電圧が印加される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
直列に順に接続された第４選択トランジスタ、第５選択トランジスタ、および第２メモリセルトランジスタを含む第２メモリストリングをさらに具備し、
前記第２メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第４選択トランジスタの一端は前記ソース線および前記ウェル領域に電気的に接続され、
前記第４選択トランジスタのゲートおよび前記第５選択トランジスタのゲートに前記第１電圧が印加される
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第２メモリストリングは、前記第２メモリセルトランジスタと前記ビット線との間に直列に接続された第６選択トランジスタをさらに含み、
前記第６選択トランジスタのゲートに前記第２電圧が印加される
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
直列に順に接続された第４選択トランジスタ、第５選択トランジスタ、および第２メモリセルトランジスタを含む第２メモリストリングをさらに具備し、
前記第２メモリセルトランジスタの一端は前記ビット線に電気的に接続され、前記第４選択トランジスタの一端は前記ソース線および前記ウェル領域に電気的に接続され、
前記第４選択トランジスタのゲートおよび前記第５選択トランジスタのゲートの一方に前記第１電圧が印加され、他方はフローティングである
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第２メモリストリングは、前記第２メモリセルトランジスタと前記ビット線との間に直列に接続された第６選択トランジスタをさらに含み、
前記第６選択トランジスタのゲートに前記第２電圧が印加される
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記ソース線は第１導電型のキャリアを含み、前記ウェル領域は前記第１導電型と異なる第２導電型のキャリアを含むことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，９３６，００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電流を止めつつ、チップ面積の縮小を図る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、直列に順に接続された第１選択トランジスタＳＴ２ｂ、第２選択トランジスタＳＴ２ａ、および第１メモリセルトランジスタＭＴを含む第１メモリストリング１８と、前記第１メモリセルトランジスタの一端に電気的に接続されたビット線ＢＬと、前記第１選択トランジスタの一端に電気的に接続されたソース線ＳＬと、前記第１選択トランジスタの一端に接続され、かつ前記ソース線と共通ノードに接続されたウェル領域２０と、を具備する。前記ソース線および前記ウェル領域に第１電圧ＶＤＤが印加され、前記第１選択トランジスタのゲートに前記第１電圧が印加され、前記第２選択トランジスタのゲートに前記第１電圧より小さい第２電圧ＶＳＳが印加される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図。
【図４】第１実施形態に係る書き込み動作時における各種電圧のタイミングチャート。
【図５Ａ】第１実施形態に係るプログラム時における選択ブロックの選択フィンガーの選択ストリングの各種電圧を示す図。
【図５Ｂ】第１実施形態に係るプログラム時における選択ブロックの選択フィンガーの非選択ストリングの各種電圧を示す図。
【図６】第１実施形態に係るプログラム時における選択ブロックの非選択フィンガーのストリングの各種電圧を示す図。
【図７】第１実施形態に係るプログラム時における非選択ブロックのストリングの各種電圧を示す図。
【図８】第１比較例に係るプログラム時における選択ブロックの選択フィンガーの選択ストリングの各種電圧を示す図。
【図９】第２比較例に係るプログラム時における選択ブロックの選択フィンガーの選択ストリングの各種電圧を示す図。
【図１０】第２実施形態に係る書き込み動作時における各種電圧のタイミングチャート。
【図１１】第１実施形態に係るプログラム時における非選択ブロックのストリングの各種電圧を示す図。
【図１２】第３実施形態に係る書き込み動作時における各種電圧の一例を示すタイミングチャート。
【図１３】第３実施形態に係るプログラム時における非選択ブロックのストリングの各種電圧の一例を示す図。
【図１４】第３実施形態に係る書き込み動作時における各種電圧の他の例を示すタイミングチャート。
【図１５】第３実施形態に係るプログラム時における非選択ブロックのストリングの各種電圧の他の例を示す図。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図９を用いて、第１実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、３次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。
【０００９】
［第１実施形態における構成］
図１乃至図３を用いて、第１実施形態に係る半導体記憶装置における構成について説明する。
【００１０】
図１に示すように、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１０は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、ソース線／ウェルドライバ１５、シーケンサ１６、およびレジスタ１７を備える。
【００１１】
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。各ブロックＢＬＫは、複数の不揮発性メモリセルの集合である。各不揮発性メモリセルは、ワード線およびビット線によって関連付けられる。ブロックＢＬＫはデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。各ブロックＢＬＫは、複数のフィンガーＦＮＧ（ＦＮＧ０、ＦＮＧ１、ＦＮＧ２、…）を備える。各フィンガーＦＮＧは、メモリセルが直列接続されたＮＡＮＤストリング１８の集合である。メモリセルアレイ１１内のブロック数、および１ブロックＢＬＫ内のフィンガー数は任意である。
【００１２】
なお、ブロックＢＬＫ内のデータの消去は、一括で行われることに限らず、ブロックよりも小さな単位、例えばハーフブロック（ＨＢＬ）単位で消去されてもよい。ブロックよりも小さな単位で消去されるケースとしては、例えば、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、および２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。
【００１３】
ロウデコーダ１２は、ブロックアドレスおよびページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そして、ロウデコーダ１２は、選択ワード線および非選択ワード線に、各種電圧を印加する。
【００１４】
センスアンプ１３は、データの読み出し時に、メモリセルからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１へのデータの読み出しおよび書き込みは、複数のメモリセル単位で行われる。より具体的には、いずれかのブロックのいずれかのフィンガーＦＮＧにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータ単位を「ページ」と呼ぶ。
このデータ単位がページとなる。
【００１５】
ソース線／ウェルドライバ１５は、各動作において、ソース線およびウェル領域に同じ電圧を印加する。
【００１６】
レジスタ１７は、種々の信号を保持する。レジスタ１７は、例えば、データの書き込みおよび消去動作のステータスを保持する。これによって、レジスタ１７は、図示せぬコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１７は、コントローラから受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。
【００１７】
シーケンサ１６は、ＮＡＮＤ型フラッシュメモリ１０全体の動作を制御する。
【００１８】
図２では、隣り合う２個のブロックＢＬＫの回路図を示している。また、１個のＮＡＮＤストリングが６個のメモリセルトランジスタＭＴを含む場合を示している。図３は、図２に対応するメモリセルアレイの断面図である。
【００１９】
図２に示すように、ブロックＢＬＫは、例えば紙面の左右方向（Ｄ１）に並ぶ４個のフィンガーＦＮＧ（ＦＮＧ０〜ＦＮＧ３）を含む。また、各フィンガーＦＮＧは、紙面の奥行き方向（Ｄ２）に並ぶ複数のＮＡＮＤストリング１８を含む。
【００２０】
各ＮＡＮＤストリング１８は、例えば６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ５）と、選択トランジスタＳＴ（ドレイン側の選択トランジスタＳＴ１、およびソース側の選択トランジスタＳＴ２）とを含む。また、選択トランジスタＳＴ２は、２個の選択トランジスタＳＴ２ａ，ＳＴ２ｂを含む。
【００２１】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列に形成されるようにして配置される。一端側のメモリセルトランジスタＭＴ７の一端は選択トランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０の一端は選択トランジスタＳＴ２（ＳＴ２ａ）の一端に接続される。また、選択トランジスタＳＴ１の他端は、ビット線ＢＬに接続される。一方、選択トランジスタＳＴ２ａの他端は、選択トランジスタＳＴ２ｂの一端に接続される。そして、選択トランジスタＳＴ２ｂの他端はソース線ＳＬおよびウェルに接続される。
【００２２】
ソース線ＳＬおよびウェルは、紙面の左右方向Ｄ１に並ぶＮＡＮＤストリング１８を共通に接続する。また、図示はしないが、ソース線ＳＬおよびウェルは、紙面の奥行き方向Ｄ２に並ぶＮＡＮＤストリング１８を共通に接続する。一方、図示せぬ複数のビット線ＢＬが紙面の奥行き方向に並び、紙面の左右方向Ｄ１に並ぶＮＡＮＤストリング１８はいずれかのビット線ＢＬに共通に接続する。また、ソース線ＳＬおよびビット線ＢＬは、複数のブロックＢＬＫ間のＮＡＮＤストリング１８に共通接続される。
【００２３】
フィンガーＦＮＧ０〜ＦＮＧ３のそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに共通接続される。また、フィンガーＦＮＧ０〜ＦＮＧ３のそれぞれの選択トランジスタＳＴ２ａのゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳ３のそれぞれに共通接続される。一方、選択トランジスタＳＴ２ｂのゲートは、複数のフィンガー間で同一のセレクトゲート線ＳＧＳＢに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ５の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ５のそれぞれに共通接続される。
【００２４】
図３に示すように、半導体基板のｐ型ウェル領域２０上に複数のＮＡＮＤストリング１８が設けられる。
【００２５】
より具体的には、ｐ型ウェル領域２０上には、ピラー状の半導体層３１が積層方向（Ｄ３）に延びる。半導体層３１は、ＮＡＮＤストリング１８の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴの動作時にチャネルを形成する。この半導体層３１の周囲を覆うように、図示せぬトンネル絶縁層、電荷蓄積層、およびブロック絶縁層が順に設けられる。そして、ブロック絶縁層の周囲を覆うように、積層方向下方側から配線層２８、複数の配線層２７、複数の配線層２３、および複数の配線層２５が順に設けられる。
【００２６】
配線層２８はセレクトゲート線ＳＧＳＢとして機能し、配線層２７はセレクトゲート線ＳＧＳとして機能し、配線層２３はワード線ＷＬとして機能し、配線層２５はセレクトゲート線ＳＧＤとして機能する。
【００２７】
ピラー状の半導体層３１、各絶縁層（トンネル絶縁層、電荷蓄積層、およびブロック絶縁層）、および配線層２８で選択トランジスタＳＴ２ｂが構成される。また、ピラー状の半導体層３１、各絶縁層、および配線層２７で選択トランジスタＳＴ２ａが構成される。また、ピラー状の半導体層３１、各絶縁層、および配線層２３でメモリセルトランジスタＭＴが構成される。また、ピラー状の半導体層３１、各絶縁層、および配線層２５で選択トランジスタＳＴ１が構成される。
【００２８】
なお、ここでは、複数（本例では３層）設けられた配線層２７は、電気的に共通に接続され、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この３層の配線層２７は、実質的に１個の選択トランジスタＳＴ２ａのゲート電極として機能する。これは選択トランジスタＳＴ１（４層のセレクトゲート線ＳＧＤ）についても同様である。
【００２９】
以上の構成により、各ＮＡＮＤストリング１８において、ウェル領域２０上に選択トランジスタＳＴ２ｂ，ＳＴ２ａ、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１が順に積層される。
【００３０】
半導体層３１の上端には、ビット線ＢＬとして機能する配線層３２が設けられる。ビット線ＢＬは、センスアンプ１３に接続される。
【００３１】
更に、ｐ型ウェル領域２０の表面には、複数の半導体層３１を挟むようにｎ＋型不純物拡散層３３が設けられる。ｎ＋型不純物拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５上にはソース線ＳＬとして機能する配線層３６が設けられる。配線層３６は、セレクトゲート線ＳＧＤよりも上層であり、かつ配線層３２よりも下層に形成される。これらｐ型ウェル領域２０とｎ＋型不純物拡散層３３（ソース線ＳＬ）とは、共通ノード（例えば共通の上層配線）に接続される。または、ソース線ＳＬのみが上層配線に接続され、ｐ型ウェル領域２０とソース線ＳＬ（ｎ＋型不純物拡散層３３）とがショートしてもよい。
【００３２】
また、ｐ型ウェル領域２０と配線層２８との間にはゲート絶縁層が形成され、配線層２８およびゲート絶縁層はｎ＋型不純物拡散層３３近傍まで形成される。このため、選択トランジスタＳＴ２ｂがオン状態とされる際、チャネルは半導体層３１内だけでなく、ウェル領域２０の表面にも形成される。すなわち、選択トランジスタＳＴ２ｂによって、選択トランジスタＳＴ２ａと拡散層３３とが電気的に接続される。これにより、拡散層３３（ソース線ＳＬ）に電圧を印加することで、半導体層３１のチャネルに電位を与えることができる。一方、半導体層３１は、ウェル領域２０に接続される。したがって、ウェル領域２０に電圧を印加することでも、チャネルに電位を与えることができる。
【００３３】
本例では、ウェル領域２０とソース線ＳＬとが共通ノードであるため、これらに同電圧が印加される。すなわち、この同電圧に基づいて、半導体層３１のチャネルに電位が与えられる。
【００３４】
なお、メモリセルアレイ１１の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置およびその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリおよびその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３５】
［第１実施形態における書き込み動作］
図４乃至図７を用いて、第１実施形態に係る半導体記憶装置における書き込み動作について説明する。
【００３６】
図４に示すように、時刻ｔ０においてロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＤ、および選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＤに電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１をオンさせる電圧であり、ＶＳＧ＞ＶＳＧＤである。
【００３７】
また、時刻ｔ０においてロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、および非選択ブロックＢＬＫのセレクトゲート線ＳＧＳＢに電圧ＶＤＤ（例えば、１．５〜２．５Ｖ）を印加する。
【００３８】
さらに、ロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳ、選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＳ、および非選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧ＶＳＳ（例えば、０Ｖ）を印加する。
【００３９】
次に、時刻ｔ１においてセンスアンプ１３は、全ビット線ＢＬに電圧ＶＤＤを印加する。選択トランジスタＳＴ１は、この電圧をドレインからソースへ転送する。すなわち、チャネルがプリチャージされる。
【００４０】
一方、ソース線／ウェルドライバ１５は、全ソース線ＳＬおよびウェル領域２０に電圧ＶＤＤを印加する。
【００４１】
その後、時刻ｔ２においてセンスアンプ１３は全ビット線ＢＬに０Ｖを印加した後、時刻ｔ３においてロウデコーダ１２は選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＤに０Ｖを印加する。このようにして、選択ブロックＢＬＫの非選択フィンガーＦＮＧにおけるチャネルのプリチャージが完了する。
【００４２】
次に、時刻ｔ４において、センスアンプ１３は、選択ビット線ＢＬ（program対象のビット線ＢＬ）に０Ｖを印加し、非選択ビット線ＢＬ（inhibit対象のビット線ＢＬ）に電圧ＶＤＤを印加する。選択トランジスタＳＴ１は、これらの電圧をドレインからソースへ転送する。
【００４３】
次に、時刻ｔ５においてロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＤを電圧ＶＳＧＤに低下させる。これにより、非選択ビット線ＢＬ（つまり、電圧ＶＤＤが印加されているビット線ＢＬ）に対応する選択トランジスタＳＴ１はカットオフされる。
【００４４】
そして、時刻ｔ６においてロウデコーダ１２は、選択ワード線ＷＬおよび非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。その後、時刻ｔ７においてロウデコーダ１２が選択ワード線ＷＬを電圧ＶＰＧＭに上昇させることで、プログラム動作が実行される。
【００４５】
一方、非選択ビット線ＢＬに対応するＮＡＮＤストリングでは、選択トランジスタＳＴ１がカットオフ状態であるので、チャネルは電気的にフローティングとなる。その結果、チャネルの電位がワード線ＷＬとのカップリングによりＶＢＳＴに上昇し、プログラムが禁止される。なお、選択ブロックＢＬＫの非選択フィンガーＦＮＧのストリングにおいても、選択トランジスタＳＴ１がカットオフ状態であるので、プログラムは実行されない。また、および非選択ブロックＢＬＫのストリングにおいても、選択トランジスタＳＴ１がカットオフ状態であり、さらに、ワード線ＷＬがフローティングであるので、プログラムは実行されない。
【００４６】
次に、時刻ｔ８においてロウデコーダ１２が選択ワード線ＷＬを電圧ＶＰＡＳＳに低下させることで、プログラム動作が終了する。
【００４７】
その後、時刻ｔ９において、センスアンプ１３は選択ビット線ＢＬを０Ｖに低下させ、ソース線／ウェルドライバ１５はソース線ＳＬおよびウェル領域２０を０Ｖに低下させる。
【００４８】
さらに、時刻ｔ１０においてロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＤを０Ｖに低下させる。また、ロウデコーダ１２は、選択ワード線ＷＬおよび非選択ワード線ＷＬを０Ｖに低下させる。また、ロウデコーダ１２は、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、および非選択ブロックＢＬＫのセレクトゲート線ＳＧＳＢを０Ｖに低下させる。
【００４９】
このようにして、第１実施形態における書き込み動作が行われる。
【００５０】
なお、図４に示すタイミングチャートにおいて、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＤ、および選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＤに電圧ＶＳＧを印加するタイミングは、時刻ｔ０に限らず、ビット線ＢＬに電圧ＶＤＤを印加するタイミング（時刻ｔ１）より前であればよい。
【００５１】
また、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、および非選択ブロックＢＬＫのセレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加されるタイミングは、ソース線ＳＬおよびウェル領域２０に電圧ＶＤＤが印加されるタイミング（時刻ｔ１）より前であればよい。
【００５２】
また、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢが０Ｖに低下されるタイミングは、ビット線ＢＬが０Ｖに低下されるタイミング（時刻ｔ９）より後であればよい。
【００５３】
また、選択ブロックＢＬＫの選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、選択ブロックＢＬＫの非選択フィンガーＦＮＧのセレクトゲート線ＳＧＳＢ、および非選択ブロックＢＬＫのセレクトゲート線ＳＧＳＢが０Ｖに低下されるタイミングは、ソース線ＳＬおよびウェル領域２０が０Ｖに低下されるタイミング（時刻ｔ９）より後であればよい。
【００５４】
また、その他の各種電圧が印加されるタイミングも図４に示すタイミングに限らず、適宜変更可能である。
【００５５】
上述した書き込み動作（特に、時刻ｔ７〜ｔ８のプログラム動作）時の全てのストリングにおいて、ソース線ＳＬ／ウェル領域２０からビット線ＢＬへの貫通電流は止められている。その原理について、以下に説明する。
【００５６】
図５Ａに示すように、時刻ｔ７〜ｔ８のプログラム時において、選択ブロックＢＬＫの選択フィンガーＦＮＧの選択ストリングでは、ビット線ＢＬに電圧ＶＳＳ（０Ｖ）、セレクトゲート線ＳＧＤに電圧ＶＳＧＤ、選択ワード線ＷＬに電圧ＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳ、セレクトゲート線ＳＧＳに電圧ＶＳＳ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。
【００５７】
ビット線ＢＬに電圧ＶＳＳ（０Ｖ）、セレクトゲート線ＳＧＤに電圧ＶＳＧＤが印加されることで、選択トランジスタＳＴ１はオンする。これにより、ビット線ＢＬからチャネルに電圧ＶＳＳが転送されるとともにキャリアとして電子が注入される。
【００５８】
ここで、チャネル側に注目すると、チャネルの電圧ＶＳＳよりもウェル領域２０の電圧ＶＤＤの方が大きいため、チャネル内の電子はウェル領域２０側へと流れようとする。これに対し、セレクトゲート線ＳＧＳに電圧ＶＳＳが印加されている。このため、チャネル内の電子は選択トランジスタＳＴ２ａによってカットオフされ、チャネル内の電子による貫通電流を防ぐことができる。言い換えると、キャリアがチャネル内の電子である場合に、Ｎチャネル型トランジスタとして機能する選択トランジスタＳＴ２ａのセレクトゲート線ＳＧＳに電圧ＶＳＳが印加されることで、これをオフすることができる。
【００５９】
一方、ウェル領域２０にはキャリアとして正孔が存在し、ソース線ＳＬ（拡散層３３）にはキャリアとして電子が存在する。
【００６０】
ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧ＶＳＳの方が小さいため、ウェル領域２０内の正孔はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加されている。すなわち、ウェル領域２０とセレクトゲート線ＳＧＳＢとに同一の電圧ＶＤＤが印加される（ＶＧＳが０Ｖ）。このため、ウェル領域２０内の正孔は選択トランジスタＳＴ２ｂによってカットオフされ、ウェル領域２０内の正孔による貫通電流を防ぐことができる。言い換えると、キャリアがウェル領域２０内の正孔である場合に、Ｐチャネル型トランジスタとして機能する選択トランジスタＳＴ２ｂのセレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加されることで、これをオフすることができる。
【００６１】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧ＶＳＳの方が小さいため、拡散層３３内の電子はチャネル側へ流れない。
【００６２】
このように、選択ブロックＢＬＫの選択フィンガーＦＮＧの選択ストリングにおいて、各種キャリアによる貫通電流の発生を止めることができる。
【００６３】
図５Ｂに示すように、時刻ｔ７〜ｔ８のプログラム時において、選択ブロックＢＬＫの選択フィンガーＦＮＧの非選択ストリングでは、ビット線ＢＬに電圧ＶＤＤ、セレクトゲート線ＳＧＤに電圧ＶＳＧＤ、選択ワード線ＷＬに電圧ＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳ、セレクトゲート線ＳＧＳに電圧ＶＳＳ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。
【００６４】
ビット線ＢＬに電圧ＶＤＤ、セレクトゲート線ＳＧＤに電圧ＶＳＧＤ（＜ＶＤＤ）が印加されることで、選択トランジスタＳＴ１はオフする。これにより、プログラム時において、ビット線ＢＬからチャネルにキャリア（電子）は注入されず、チャネルはフローティングになる。しかし、非選択ストリングのチャネルには、プログラムの初期期間（時刻ｔ４直後の期間）に電圧ＶＤＤが転送される。このため、非選択ストリングのチャネルには、すでに電子が注入されている。また、非選択ストリングのチャネルは、プログラム時にワード線ＷＬとのカップリングによって電圧ＶＢＳＴ（＞ＶＤＤ）まで上昇する。
【００６５】
ここで、チャネル側に注目すると、チャネルの電圧ＶＢＳＴよりもウェル領域２０の電圧ＶＤＤの方が小さいため、チャネル内の電子はウェル領域２０側へ流れない。
【００６６】
一方、ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧ＶＢＳＴの方が大きいため、ウェル領域２０内の正孔はチャネル側へ流れない。
【００６７】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧ＶＢＳＴの方が大きいため、拡散層３３内の電子はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳに電圧ＶＳＳが印加されている。このため、拡散層３３内の電子は選択トランジスタＳＴ２ａによってカットオフされ、拡散層３３内の電子による貫通電流を防ぐことができる。言い換えると、キャリアが拡散層３３内の電子である場合に、Ｎチャネル型トランジスタとして機能する選択トランジスタＳＴ２ａのセレクトゲート線ＳＧＳに電圧ＶＳＳが印加されることで、これをオフすることができる。
【００６８】
このように、選択ブロックＢＬＫの選択フィンガーＦＮＧの非選択ストリングにおいて、貫通電流の発生を止めることができる。
【００６９】
図６に示すように、時刻ｔ７〜ｔ８のプログラム時において、選択ブロックＢＬＫの非選択フィンガーＦＮＧのストリングでは、ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳ、選択ワード線ＷＬに電圧ＶＰＧＭ、非選択ワード線ＷＬに電圧ＶＰＡＳＳ、セレクトゲート線ＳＧＳに電圧ＶＳＳ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。
【００７０】
ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加されることで、選択トランジスタＳＴ１はオフする。これにより、プログラム時において、ビット線ＢＬからチャネルにキャリア（電子）は注入されず、チャネルはフローティングになる。しかし、非選択フィンガーＦＮＧのストリングのチャネルには、プリチャージ期間（時刻ｔ１〜ｔ２の期間）に電圧ＶＤＤが転送される。このため、非選択ストリングのチャネルには、すでに電子が注入されている。そして、非選択ストリングのチャネルは、プログラム時にワード線ＷＬとのカップリングによって電圧ＶＢＳＴまで上昇する。
【００７１】
ここで、チャネル側に注目すると、チャネルの電圧ＶＢＳＴよりもウェル領域２０の電圧ＶＤＤの方が小さいため、チャネル内の電子はウェル領域２０側へ流れない。
【００７２】
一方、ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧ＶＢＳＴの方が大きいため、ウェル領域２０内の正孔はチャネル側へ流れない。
【００７３】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧ＶＢＳＴの方が大きいため、拡散層３３内の電子はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳに電圧ＶＳＳが印加されている。このため、拡散層３３内の電子は選択トランジスタＳＴ２ａによってカットオフされ、拡散層３３内の電子による貫通電流を防ぐことができる。
【００７４】
このように、選択ブロックＢＬＫの非選択フィンガーＦＮＧのストリングにおいて、貫通電流の発生を止めることができる。
【００７５】
図７に示すように、時刻ｔ７〜ｔ８のプログラム時において、非選択ブロックＢＬＫのストリングでは、ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳ、セレクトゲート線ＳＧＳに電圧ＶＳＳ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。また、ワード線ＷＬは、フローティングである。
【００７６】
ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加されることで、選択トランジスタＳＴ１はオフする。これにより、プログラム時において、ビット線ＢＬからチャネルにキャリア（電子）は注入されず、チャネルはフローティングになる。また、ワード線ＷＬがフローティングのため、このワード線ＷＬとのカップリングによってチャネルの電圧は実質的には上昇しない。しかし、隣接する選択ブロックＢＬＫのワード線ＷＬやソース線ＳＬとのカップリングによってワード線ＷＬの電圧が上昇し、これに伴ってチャネルは電圧ＶＳＳと電圧ＶＤＤとの間の電圧程度に上昇する。
【００７７】
ここで、チャネル側に注目すると、チャネル内にキャリアはないため、貫通電流は流れない。
【００７８】
一方、ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、ウェル領域２０内の正孔はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加されている。このため、ウェル領域２０内の正孔は選択トランジスタＳＴ２ｂによってカットオフされ、ウェル領域２０内の正孔による貫通電流を防ぐことができる。
【００７９】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、拡散層３３内の電子はチャネル側へ流れない。仮に、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が大きいとしても、拡散層３３内の電子は選択トランジスタＳＴ２ａによってカットオフされ、拡散層３３内の電子による貫通電流を防ぐことができる。
【００８０】
このように、非選択ブロックＢＬＫのストリングにおいて、貫通電流の発生を止めることができる。
【００８１】
［第１実施形態における効果］
図８に示すように、第１比較例では、図５Ａに示す本実施形態に対して、セレクトゲート線ＳＧＳＢに電圧ＶＳＳが印加されている。ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧ＶＳＳの方が小さいため、ウェル領域２０内の正孔はチャネル側へと流れようとする。このとき、セレクトゲート線ＳＧＳＢ，ＳＧＳにはともに電圧ＶＳＳが印加されている。このため、正孔は、選択トランジスタＳＴ２ｂ，２ａでカットオフされず、チャネルへと流れる。また、セレクトゲート線ＳＧＤには電圧ＶＳＳが印加されているため、正孔は選択トランジスタＳＴ１でもカットオフされない。その結果、正孔はビット線ＢＬまで流れてしまい、その結果、貫通電流が発生してしまう。
【００８２】
これに対し、図９に示すように、第２比較例では、ウェル領域２０に電圧ＶＳＳが印加されている。この場合、ウェル領域２０の電圧ＶＳＳとチャネルの電圧ＶＳＳとが同程度であるため、ウェル領域２０内の正孔はチャネル側へ流れない。しかし、ウェル領域２０に電圧ＶＳＳが印加される一方、ソース線ＳＬに電圧ＶＤＤが印加される。これでは、ウェル領域２０とソース線ＳＬとを別のドライバを用いて制御する必要があり、回路および配線が増加してしまい、チップ面積の縮小を図ることができない。また、プロセス上で、ソース線ＳＬとウェル領域２０とがショートしてしまう場合がある。この場合、ソース線ＳＬおよびウェル領域２０のそれぞれに別の電圧を印加するような制御はできなくなる。
【００８３】
上記問題に対し、第１実施形態によれば、書き込み時において、ソース線ＳＬおよびウェル領域２０に同じ電圧ＶＤＤが印加される。そして、セレクトゲート線ＳＧＳに電圧ＶＳＳが印加され、セレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加される。これにより、ソース線ＳＬ（ｎ＋型不純物拡散層３３）からの電子および半導体層３１からの電子がセレクトゲート線ＳＧＳでカットオフされ、ウェル領域２０からの正孔がセレクトゲート線ＳＧＳＢでカットオフされる。したがって、ソース線ＳＬおよびウェル領域２０とビット線ＢＬとの間に貫通電流が流れることを防ぐことができる。
【００８４】
また、第１実施形態では、上述したように、書き込み時においてソース線ＳＬおよびウェル領域２０に同じ電圧ＶＤＤが印加される。また、読み出し時および消去時においてもソース線ＳＬおよびウェル領域２０に同じ電圧が印加される。これにより、ソース線ＳＬとウェル領域２０とに異なる電圧を印加する必要はなく、１つのドライバ（ソース線／ウェルドライバ１５）によってソース線ＳＬおよびウェル領域２０の電圧を制御することができる。このため、回路および配線を削減することができ、チップ面積の縮小を図ることができる。また、プロセス上でソース線ＳＬとウェル領域２０とがショートしても、これらに異なる電圧を印加することはないため、動作において問題は生じない。
【００８５】
また、第１実施形態では、ソース線ＳＬおよびウェル領域２０に電圧を供給する上層配線を共有して、実質的にウェル領域専用に設けられていた配線を削除することができる。これにより、読み出し時に大きな電流が流れるソース線ＳＬの配線面積が大きくなり、配線抵抗を小さくすることができる。その結果、読み出し時のノイズが低減され、信頼性を向上させることができる。
【００８６】
＜第２実施形態＞
以下に図１０および図１１を用いて、第２実施形態に係る半導体記憶装置について説明する。なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００８７】
［第２実施形態における書き込み動作］
図１０および図１１を用いて、第２実施形態に係る半導体記憶装置における書き込み動作について説明する。
【００８８】
図１０に示すように、第２実施形態において上記第１実施形態と異なる点は、書き込み時に非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＳに電圧ＶＤＤが印加される点である。
【００８９】
より具体的には、時刻ｔ０においてロウデコーダ１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧ＶＤＤを印加する。そして、時刻ｔ１０においてロウデコーダ１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳを０Ｖに低下させる。すなわち、時刻ｔ７〜ｔ８のプログラム時において、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳに電圧ＶＤＤが印加される。
【００９０】
上述した書き込み動作（特に、時刻ｔ７〜ｔ８のプログラム動作）時の非選択ブロックＢＬＫのストリングにおいて、ソース線ＳＬ／ウェル領域２０からビット線ＢＬへの貫通電流を止めている。その原理について、以下に説明する。
【００９１】
図１１に示すように、時刻ｔ７〜ｔ８のプログラム時において、非選択ブロックＢＬＫのストリングでは、ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳ、セレクトゲート線ＳＧＳに電圧ＶＤＤ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。また、ワード線ＷＬは、フローティングである。
【００９２】
ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加されることで、選択トランジスタＳＴ１はオフする。これにより、プログラム時において、ビット線ＢＬからチャネルにキャリア（電子）は注入されず、チャネルはフローティングになる。また、ワード線ＷＬがフローティングのため、このワード線ＷＬとのカップリングによってチャネルの電圧は実質的には上昇しない。しかし、隣接する選択ブロックＢＬＫのワード線ＷＬやソース線ＳＬとのカップリングによってワード線ＷＬの電圧が上昇し、これに伴ってチャネルは電圧ＶＳＳと電圧ＶＤＤとの間の電圧程度に上昇する。
【００９３】
ここで、チャネル側に注目すると、チャネル内にキャリアはないため、貫通電流は流れない。
【００９４】
一方、ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、ウェル領域２０内の正孔はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳＢ，ＳＧＳに電圧ＶＤＤが印加されている。このため、ウェル領域２０内の正孔は選択トランジスタＳＴ２ｂまたは選択トランジスタＳＴ２ａによってカットオフされ、ウェル領域２０内の正孔による貫通電流を防ぐことができる。
【００９５】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、拡散層３３内の電子はチャネル側へ流れない。仮に、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が大きいとしても、拡散層３３内の電子は選択トランジスタＳＴ１によってカットオフされ、拡散層３３内の電子による貫通電流を防ぐことができる。
【００９６】
このように、非選択ブロックＢＬＫのストリングにおいて、貫通電流の発生を止めることができる。
【００９７】
［第２実施形態における効果］
第１の実施形態では、ウェル領域２０からの正孔をセレクトゲート線ＳＧＳＢのみでカットオフしていた。この場合、各ストリングにおいて、少なからず正孔のリークが生じてしまう。このリークは、１個の非選択ブロックＢＬＫでは少なくても、全ての非選択ブロックＢＬＫでは大きな値となる。
【００９８】
これに対し、第２実施形態によれば、セレクトゲート線ＳＧＳＢだけでなくセレクトゲート線ＳＧＳにも電圧ＶＤＤが印加される。これにより、ウェル領域２０からの正孔をセレクトゲート線ＳＧＳＢ，ＳＧＳでカットオフすることができる。すなわち、第１の実施形態と比べて、ウェル領域２０からの正孔をよりカットオフすることができ、そのリークを抑えることができる。
【００９９】
また、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加される。このため、仮に拡散層３３からの電子がチャネルに流れても、セレクトゲート線ＳＧＤによってカットオフすることができる。
【０１００】
また、セレクトゲート線ＳＧＳＢとセレクトゲート線ＳＧＳとを同じ電圧ＶＤＤまで上昇させる。これにより、これらの間の容量負荷を小さくすることができ、容易に電圧を上昇させることができる。
【０１０１】
＜第３実施形態＞
以下に図１２乃至図１５を用いて、第３実施形態に係る半導体記憶装置について説明する。なお、第３実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１０２】
［第３実施形態における書き込み動作］
図１２および図１３を用いて、第３実施形態に係る半導体記憶装置における書き込み動作について説明する。
【０１０３】
図１２に示すように、第３実施形態において上記第１実施形態と異なる点は、書き込み時に非選択ブロックＢＬＫにおけるセレクトゲート線ＳＧＳがフローティングである点である。
【０１０４】
より具体的には、時刻ｔ０においてロウデコーダ１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳをフローティングにする（電圧を与えない）。そして、時刻ｔ１０においてロウデコーダ１２は、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、時刻ｔ７〜ｔ８のプログラム時において、非選択ブロックＢＬＫのセレクトゲート線ＳＧＳはフローティングである。
【０１０５】
上述した書き込み動作（特に、時刻ｔ７〜ｔ８のプログラム動作）時の非選択ブロックＢＬＫのストリングにおいて、ソース線ＳＬ／ウェル領域２０からビット線ＢＬへの貫通電流を止めている。その原理について、以下に説明する。
【０１０６】
図１３に示すように、時刻ｔ７〜ｔ８のプログラム時において、非選択ブロックＢＬＫのストリングでは、ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳ、セレクトゲート線ＳＧＳＢに電圧ＶＤＤ、ソース線およびウェル領域２０に電圧ＶＤＤが印加される。また、セレクトゲート線ＳＧＳおよびワード線ＷＬは、フローティングである。
【０１０７】
ビット線ＢＬに電圧ＶＤＤ／ＶＳＳ、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加されることで、選択トランジスタＳＴ１はオフする。これにより、プログラム時において、ビット線ＢＬからチャネルにキャリア（電子）は注入されず、チャネルはフローティングである。また、ワード線ＷＬがフローティングのため、このワード線ＷＬとのカップリングによってチャネルの電圧は実質的には上昇しない。しかし、隣接する選択ブロックＢＬＫのワード線ＷＬやソース線ＳＬとのカップリングによってワード線ＷＬの電圧が上昇し、これに伴ってチャネルは電圧ＶＳＳと電圧ＶＤＤとの間の電圧程度に上昇する。
【０１０８】
ここで、チャネル側に注目すると、チャネル内にキャリアはないため、貫通電流は流れない。
【０１０９】
一方、ウェル領域２０側に注目すると、ウェル領域２０の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、ウェル領域２０内の正孔はチャネル側へと流れようとする。これに対し、セレクトゲート線ＳＧＳＢ，ＳＧＳに電圧ＶＤＤが印加されている。このため、ウェル領域２０内の正孔は選択トランジスタＳＴ２ｂによってカットオフされ、ウェル領域２０内の正孔による貫通電流を防ぐことができる。
【０１１０】
また、ソース線ＳＬ側に注目すると、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が小さいため、拡散層３３内の電子はチャネル側へ流れない。仮に、ソース線ＳＬ（拡散層３３）の電圧ＶＤＤよりもチャネルの電圧の方が大きいとしても、拡散層３３内の電子は選択トランジスタＳＴ１によってカットオフされ、拡散層３３内の電子による貫通電流を防ぐことができる。
【０１１１】
このように、非選択ブロックＢＬＫのストリングにおいて、貫通電流の発生を止めることができる。
【０１１２】
なお、第３の実施形態では、図１４および図１５に示すように、セレクトゲート線ＳＧＳに電圧ＶＤＤが印加され、セレクトゲート線ＳＧＳＢがフローティングであっても、同様に貫通電流の発生を止めることができる。この場合、ウェル領域２０内の正孔は選択トランジスタＳＴ２ａによってカットオフされ、ウェル領域２０内の正孔による貫通電流を防ぐことができる。
【０１１３】
＜第３実施形態における効果＞
第３実施形態では、セレクトゲート線ＳＧＳＢに電圧ＶＤＤが印加され、セレクトゲート線ＳＧＳはフローティングである。これにより、ウェル領域２０からの正孔をセレクトゲート線ＳＧＳＢでカットオフすることができる。一方、セレクトゲート線ＳＧＳはフローティングとするため、これに電圧を印加する回路を動作させる必要はない。したがって、消費電力を削減することができる。
【０１１４】
また、セレクトゲート線ＳＧＤに電圧ＶＳＳが印加される。このため、仮に拡散層３３からの電子がチャネルに流れても、セレクトゲート線ＳＧＤによってカットオフすることができる。
【０１１５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１６】
ＳＴ１，ＳＴ２ａ，ＳＴ２ｂ…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＢＬ…ビット線、ＳＬ…ソース線、１８…ＮＡＮＤストリング、２０…ウェル領域。
【図１】
0006381460.tif 000002
【図２】
0006381460.tif 000003
【図３】
0006381460.tif 000004
【図４】
0006381460.tif 000005
【図５Ａ】
0006381460.tif 000006
【図５Ｂ】
0006381460.tif 000007
【図６】
0006381460.tif 000008
【図７】
0006381460.tif 000009
【図８】
0006381460.tif 000010
【図９】
0006381460.tif 000011
【図１０】
0006381460.tif 000012
【図１１】
0006381460.tif 000013
【図１２】
0006381460.tif 000014
【図１３】
0006381460.tif 000015
【図１４】
0006381460.tif 000016
【図１５】
0006381460.tif 000017