(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたＳｉＣからなる第２導電型半導体膜と、
前記第２導電型半導体膜の上に形成されたＳｉＣからなる第１導電型半導体膜と、
前記第１導電型半導体膜においてその膜厚が薄くされて形成されているチャネル領域と、
前記第１導電型半導体膜の上に形成された第１導電型半導体からなる膜であって、前記チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、
前記第２導電型半導体膜および前記半導体基板のいずれかに接して形成されたゲート電極とを備え、
前記チャネル領域がその両側の前記第１導電型半導体膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含む、横型接合型電界効果トランジスタ。
【請求項２】
前記第２導電型半導体膜は溝のない表面を有し、前記ゲート電極は、前記第２導電型半導体の領域である前記第２導電型半導体膜の平坦な表面に形成された２つのゲート電極からなる、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項３】
前記半導体基板は第２導電型不純物を含む第２導電型半導体基板であり、前記ゲート電極は、前記第２導電型半導体の領域である該第２導電型半導体基板の裏側表面にわたって設けられているバックゲート構造から構成されている、請求項１に記載の横型接合型電界効果トランジスタ。
【請求項４】
前記ソース領域および前記ドレイン領域が、前記チャネル領域の両側の前記第１導電型半導体膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含む領域である、請求項１〜３のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項５】
前記第２導電型半導体膜の不純物濃度が１０19ｃｍ-3を超える、請求項１〜４のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項６】
前記ソース領域の上に形成されるソース電極、前記ドレイン領域の上に形成されるドレイン電極および前記第２導電型半導体の領域の上に形成される前記ゲート電極は、それぞれの電極が接触する不純物を含む半導体に対して、オーミック接触となる金属によって構成されている、請求項１〜５のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項７】
前記ソース電極、前記ドレイン電極および前記ゲート電極を除く表面が、絶縁膜で覆われている、請求項６に記載の横型接合型電界効果トランジスタ。
【請求項８】
前記半導体基板がＳｉＣ基板である、請求項１〜７のいずれかに記載の横型接合型電界効果トランジスタ。
【請求項９】
前記ＳｉＣ基板は６Ｈ-ＳｉＣ基板であり、前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣである、請求項８に記載の横型接合型電界効果トランジスタ。
【請求項１０】
前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣであり、４Ｈ-ＳｉＣからなる前記第２導電型ＳｉＣ膜は６Ｈ-ＳｉＣ基板の上に４Ｈ-ＳｉＣのバッファ層を介して形成されている、請求項８に記載の横型接合型電界効果トランジスタ。
【請求項１１】
前記ＳｉＣ基板は４Ｈ-ＳｉＣ基板であり、前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣである、請求項８に記載の横型接合型電界効果トランジスタ。
【請求項１２】
前記第２導電型ＳｉＣ膜および前記第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣであり、６Ｈ-ＳｉＣからなる前記第２導電型ＳｉＣ膜は４Ｈ-ＳｉＣ基板の上に６Ｈ-ＳｉＣのバッファ層を介して形成されている、請求項８に記載の横型接合型電界効果トランジスタ。
【請求項１３】
前記チャネル領域の厚みが、前記第２導電型半導体膜と、当該第２導電型半導体膜の上に形成された前記第１導電型半導体膜のチャネル領域側部との接合部における拡散電位による当該第１導電型半導体膜内での空乏層幅より小さい、請求項１〜１２のいずれかに記載の横型接合型電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は横型接合型電界効果トランジスタに関し、なかでも半導体にＳｉＣを用いた横型接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】
接合型電界効果トランジスタ（JFET:Junction Field Effect Transistor)は、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行う。このうち、「横型」接合型電界効果トランジスタは、チャネル領域においてキャリアが素子表面に平行に移動するものをいう。チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよいが、本発明の対象とするＳｉＣでは電子の移動度が正孔に比べて高いことから、通常、チャネル領域をｎ型不純物領域とする。そこで、以後の説明では便宜上、チャネルのキャリアは電子、したがってチャネル領域はｎ型不純物領域として話を進めるが、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。
【０００３】
近年、炭化ケイ素（ＳｉＣ）を用いたＪＦＥＴが注目されている。ＳｉＣはキャリアの移動度がＳｉなみに大きく、電子の飽和ドリフト速度がＧａＡｓなみに大きく、かつ耐圧が大きいので、高速スイッチング素子や大電力用素子に用いる検討が進められている。ＳｉＣの結晶構造には、六方最密充填構造と立方最密充填構造とがあり、六方最密充填構造ではさらに層の繰り返し周期の違うものが数多く存在し、１００種以上の結晶多形（ポリタイプ）が知られている。代表的なポリタイプとして、３Ｃ、４Ｈ、６Ｈ等がある。Ｃは立方晶を、またＨは六方晶を意味し、その前の数字は繰り返し周期を表す。立方晶形は３Ｃのみであり、これをβ-ＳｉＣ、その他をまとめてα-ＳｉＣと読んでいる。以後の説明では、専らα-ＳｉＣの、６Ｈまたは４Ｈのみが用いられる。
【０００４】
図９は、ＳｉＣを用いたＪＦＥＴの構成断面図である（P A Ivanov et al:4H-SiC field-effect transistor hetero-epitaxially grown on 6H-SiC substrate by sublimation, p757 Silicon Carbide and Related Materials 1995 Conf.,Kyoto Japan)。図９において、Ｓｎを含む４Ｈ-ＳｉＣ膜１０９を６Ｈ-ＳｉＣ基板１０１上に真空蒸着法によりヘテロエピタキシャル成長させて、バッファ層１０９としている。バッファ層１０９の上には、ｐ+型不純物であるＡｌを含むＳｉＣ膜１０２が成膜され、その上にチャネル領域１１１が中央部に配置されその両側にソース領域１１７、ドレイン領域１１８を有する窒素を含むｎ型ＳｉＣ膜１０３が成膜されている。ソース電極１１２、ドレイン電極１１３はチャネル領域の左右上方に設けられ、ゲート電極１１４はソース、ドレイン電極の下方に溝１１５を隔てて形成されている。電極１１４として、いずれも下地膜１２０のＮｉ膜と上層膜１２１のＡｌ膜が成膜されている。この横型ＪＦＥＴを用いることにより、電子のドリフト移動度が高く、かつ電子の移動度も非常に高いＪＦＥＴを形成することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、このＪＦＥＴには、次に示す諸問題がある。
（ａ）高耐圧と低オン抵抗とを兼ね備える点で不充分である。
【０００６】
ＪＦＥＴの耐圧は、チャネルのｎ型不純物領域とその領域に接するｐ型不純物領域とで形成されるｐｎ接合の耐圧によって決まる。したがって、ＪＦＥＴの耐圧性能を向上させるためには、ｐｎ接合の耐圧を向上させればよい。ｐｎ接合の耐圧を向上させるには、チャネルの不純物であるｎ型不純物濃度を減らせばよいが、その結果、チャネルの電流が減少し、オン抵抗（チャネル領域をキャリアが流れている状態での抵抗）が増大してしまう。この結果、電力が消費され、素子温度が上昇する。横型ＪＦＥＴはドレイン電流が大きい範囲では温度係数は負なので、温度上昇に対して負の帰還がかかるが、ドレイン電流が小さい範囲では負帰還はかからない。また、ドレイン電流の大小によらず、素子における電力消費は好ましくない。上記のＪＦＥＴのオン抵抗を低く出来ないもう一つの理由として、電極における接触抵抗がある。図９に示す構成において、Ｎｉで各電極を形成すると、不純物濃度が低すぎてショットキー接触が残りやすく、オーミック接触をとることができない。
（ｂ）スイッチング速度が不足している。
【０００７】
スイッチング速度はｐｎ接合の空乏層の充放電時間によって決まる。空乏層容量をＣとし、ゲート抵抗をＲｇとすると、充放電時間はＣＲｇで決まる。したがって、ゲート抵抗Ｒｇを低くできれば、スイッチング時間を速くすることができるが、図９に示す従来のＪＦＥＴでは第２導電型領域に溝が形成されており、ゲート抵抗を十分低くすることができない。なお、ゲート抵抗Ｒｇは、正確さを多少犠牲にして直感的に把握することを重視すれば、ゲート電極１１４からチャネル１１１の中央部のｐｎ接合界面に至る経路の抵抗ということができる。
（ｃ）製造工程が複雑であり、高精度で厳格な管理を要する。
【０００８】
上記図９のＪＦＥＴを作製する場合、次に示す方法によって製造される。ＳｉＣ基板１０１の上にバッファ層１０９を成膜し、次に、ｐ+型ＳｉＣ膜１０２を成膜する。次に、図１０に示すように、ｎ型ＳｉＣ膜を成膜し、チャネル、ソース、ドレインの各領域が形成される部分をＲＩＥ(Reactive Ion Etching)を用いてパターニングする。次いで、図１１に示すように、電極の下層１２０としてＮｉ膜を形成する。このＮｉ膜の上に、図１２に示すように電極の上層１２１を形成するＡｌ膜を成膜する。このとき、Ａｌ膜をＮｉ膜の真上に位置合わせして成膜できず、位置ずれを起こす場合が多々ある。Ａｌが側壁等に付着していると、浮遊電極として働き素子動作を不安定にする。次に、図１３に示すように、ＲＩＥにより、ソース電極１１２およびドレイン電極１１３をマスクにしてその間をエッチングしてチャネル領域１１１を形成する。このとき、ｐ+膜１０２の表面もエッチングされ、チャネル領域とともに溝１１５が形成される。このエッチングの際、上記の位置ずれにより付着したＡｌ等も除かれる。電極をＮｉ膜とＡｌ膜との２層膜にするのは、オーミック接触を形成するためである。上記の溝のために、ゲート電極からチャネル領域の中央部のｐｎ接合界面に至る経路の抵抗Ｒｇが増大し、スイッチング素子に用いた場合、立上り（立下り）時間が長くなる。また、溝の形成に余分な工数を要し、コスト上昇要因となる。
（ｄ）表面電荷のために動作が不安定となり、また表面漏れ電流が大きい。
【０００９】
これら表面電荷や表面漏れ電流のため誤動作が生じ、歩留りの低下をきたす。
（ｅ）上記ＪＦＥＴは、通常、ノーマリーオン型（ゲートに電圧を印加しないときオン状態）であり、回転機制御等に用いる場合、ゲート回路構成が複雑になる。すなわち、ゲートに電圧を加えていないときにオン状態になるので、ゲート回路が故障した場合、回転機は回転したままとなり危険である。このため、故障に備えて、ゲート回路に故障の際にオフさせるための機構を設ける必要がある。また、オフ状態で電圧を印加し続ける必要があるので、オフの期間、電力消費が生じる。
【００１０】
そこで、本発明は、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子として製造の容易な横型接合型電界効果トランジスタを提供することを第１の目的とする。また、上記の優れた諸特性を確保したうえで、ノーマリーオフの横型接合型電界効果トランジスタを提供することを第２の目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１の横型ＪＦＥＴは、半導体基板と、半導体基板の上に形成されたＳｉＣからなる第２導電型半導体膜と、第２導電型半導体膜の上に形成されたＳｉＣからなる第１導電型半導体膜と、第１導電型半導体膜においてその膜厚が薄くされて形成されているチャネル領域とを有する。さらに、第１導電型半導体膜の上に形成された第１導電型半導体からなる膜であって、チャネル領域の両側にそれぞれ分かれて形成されているソース領域およびドレイン領域と、第２導電型半導体膜および半導体基板のいずれかに接して形成されたゲート電極とを備えている。また、チャネル領域がその両側の第１導電型半導体膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含んでいる。
【００１２】
この構成により、チャネル領域の両側からチャネルの断面を閉ざすように空乏層を形成してオフ状態にして、この空乏層の部分で電圧を分担するので、横型ＪＦＥＴの耐圧を低下させることなくオン抵抗を減少させることができる。このため、本横型ＪＦＥＴは、大電流を流しても電力消費がないので、低損失で高耐圧のスイッチング素子として用いることが可能である。なお、第１導電型はｎ型でもｐ型でもよく、また、第２導電型はｐ型でもｎ型でもよい。また、上記半導体基板は、ｎ型Ｓｉ基板でも、ｐ型Ｓｉ基板でも、ｎ型ＳｉＣ基板でも、またはｐ型ＳｉＣ基板でもよいことは言うまでもない。
【００１３】
請求項２の横型ＪＦＥＴでは、請求項１の横型ＪＦＥＴにおいて、第２導電型半導体膜は溝のない表面を有し、ゲート電極は、第２導電型半導体の領域であるその第２導電型半導体膜の平坦な表面に形成された２つのゲート電極からなっている。
【００１４】
この構成により、ソース・ドレインとゲートの間に溝等を設けていないので、ゲート抵抗を低くでき、この結果、スイッチング応答速度を高めることができる。また、製造工程において、ゲート電極形成の少々の位置ずれにも問題を生じることがないので、歩留りの低下を防止することができる。
【００１５】
請求項３の横型ＪＦＥＴでは、請求項１の横型ＪＦＥＴにおいて、半導体基板は第２導電型不純物を含む第２導電型半導体基板であり、ゲート電極は、第２導電型半導体の領域であるその第２導電型半導体基板の裏側表面にわたって設けられているバックゲート構造から構成されている。
【００１６】
この構成により、第２導電型半導体基板の裏側の表面全面にゲート電極が設けられるので、ゲート抵抗が下がる。この結果、スイッチングの応答速度が向上して、高速スイッチング素子として用いることが可能となる。また、ゲート電極の形成も容易となる。
【００１７】
請求項４の横型ＪＦＥＴでは、請求項１〜３のいずれかの横型ＪＦＥＴにおいて、ソース領域およびドレイン領域が、チャネル領域の両側の第１導電型半導体膜の部分の不純物濃度よりも高濃度の第１導電型不純物を含む領域となっている。
【００１８】
この構成により、耐圧を低下させずにオン抵抗を減少させることができる。また、電極をＮｉとＡｌ等とを用いた２層構造にしなくても、オーミック接触を形成することができる。このため、製造工程において、結果的に溝が形成されなくなり、ゲート抵抗を低く抑えることができ、スイッチングの立上り（立下り）時間を減少させることが可能となる。
【００１９】
請求項５の横型ＪＦＥＴでは、請求項１〜４のいずれかの横型ＪＦＥＴにおいて、第２導電型半導体膜の不純物濃度が１０19ｃｍ-3よりも大きい。
【００２０】
この構成により、ゲート電極におけるオーミック接触が成立してゲート抵抗が減少する。このため、スイッチング時の立上り時間や立下り時間を短縮することができ、高速応答が可能となる。
【００２１】
請求項６の横型ＪＦＥＴでは、請求項１〜５のいずれかの横型ＪＦＥＴにおいて、ソース領域の上に形成されるソース電極、ドレイン領域の上に形成されるドレイン電極および第２導電型半導体の領域に形成されるゲート電極は、それぞれの電極が接触する不純物を含む半導体に対して、オーミック接触となる金属によって構成されている。
【００２２】
この構成により、簡便な工程により電極を形成することができ、電極板を２層構造等にする必要がない。このため、ゲート抵抗を高める溝等が結果的に形成されることがなくなり、スイッチングの立上り（立下り）時間を短縮することが可能となる。不純物を高濃度に含む第２導電型および第１導電型ＳｉＣ膜に対してオーミック接触となる金属には、Ｎｉ等がある。
【００２３】
請求項７の横型ＪＦＥＴでは、請求項１〜６のいずれかの横型ＪＦＥＴにおいて、ソース電極、ドレイン電極およびゲート電極を除く表面が、絶縁膜で覆われている。
【００２４】
素子表面が露出している場合、表面もれ電流や表面電荷形成に起因する動作不安定が生じる。上記の絶縁膜による被覆により、このようなトラブルを防止してスイッチング動作を安定して行うことができる。
【００２５】
請求項８の横型ＪＦＥＴでは、半導体基板がＳｉＣ基板である。
【００２６】
半導体としてＳｉＣを用いることにより、高耐圧性を有し、高キャリア移動度、高飽和ドリフト速度を確保することができる。このため、高速スイッチング素子や大電力用素子に用いることができる。
【００２７】
請求項９の横型ＪＦＥＴでは、請求項８の横型ＪＦＥＴにおいて、ＳｉＣ基板は６Ｈ-ＳｉＣ基板であり、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣである。
【００２８】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。
【００２９】
請求項１０の横型ＪＦＥＴでは、請求項８の横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣであり、４Ｈ-ＳｉＣからなる第２導電型ＳｉＣ膜は６Ｈ-ＳｉＣ基板の上に４Ｈ-ＳｉＣのバッファ層を介して形成されている。
【００３０】
バッファ層により結晶性の良好な４Ｈ-ＳｉＣ膜を得ることができ、しかも、４Ｈ-ＳｉＣは電子の移動度が６Ｈ-ＳｉＣ等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【００３１】
請求項１１の横型ＪＦＥＴでは、請求項８の横型ＪＦＥＴにおいて、ＳｉＣ基板は４Ｈ-ＳｉＣ基板であり、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも４Ｈ-ＳｉＣである。
【００３２】
上記の構成により、結晶性の良い薄膜が積層され、結晶性不良に起因する誤動作等のために歩留り低下等を生じる場合がなくなる。上記したように、４Ｈ-ＳｉＣは電子の移動度が６Ｈ-ＳｉＣ等のそれより優れているので、高速スイッチング素子等に適したものとすることができる。
【００３３】
請求項１２の横型ＪＦＥＴでは、請求項８の横型ＪＦＥＴにおいて、第２導電型ＳｉＣ膜および第１導電型ＳｉＣ膜は、いずれも６Ｈ-ＳｉＣであり、６Ｈ-ＳｉＣからなる第２導電型ＳｉＣ膜は４Ｈ-ＳｉＣ基板の上に６Ｈ-ＳｉＣのバッファ層を介して形成されている。
【００３４】
バッファ層により結晶性の良好な６Ｈ-ＳｉＣ膜を得ることができ、用途に応じて最適なＳｉＣの結晶を用いることができる。
【００３５】
請求項１３の横型ＪＦＥＴでは、請求項１〜１２のいずれかの横型ＪＦＥＴにおいて、チャネル領域の厚みが、第２導電型半導体膜と、当該第２導電型半導体膜の上に形成された第１導電型半導体膜のチャネル領域側部との接合部における拡散電位による当該第１導電型半導体膜内での空乏層幅より小さくされている。
【００３６】
この構成により、ゲート電圧ゼロの状態で、チャネル領域の側方の第１導電型ＳｉＣ膜側に延びる空乏層が、当該チャネル領域を塞ぐ状態が実現する。空乏層は、チャネル領域の片方の側方を塞いでもよいし、チャネル領域の両方の側方を塞いでもよい。このため、ノーマリーオフのＪＦＥＴが得られ、回転機器等の制御に複雑なゲート回路故障対策用の機構を形成することなく用いることが可能となる。オン状態にするには、この拡散電位に打ち勝つだけの正電位を印加すればよい。通常、熱平衡状態で生じる拡散電位は２Ｖ〜３Ｖなので、２Ｖ〜３Ｖの正電位をゲート電極に与えることにより上記空乏層が除かれ、チャネル領域は導通状態となる。また、上記のオフの印加電位は０Ｖなので、ノーマリーオンのＪＦＥＴでのオフに必要な印加電位２２Ｖ程度と比較すると、大幅なオフ時電力消費の低減を得ることができる。この結果、低損失で高耐圧の高速スイッチング機能を確保したうえで、回転機器等への簡便な搭載が可能な低消費電力のＪＦＥＴを提供することが可能となる。
【００３７】
上記請求項１３の横型ＪＦＥＴでは、例えば、チャネル領域の側部の不純物濃度が５×１０16ｃｍ-3以下であり、チャネル領域の厚みが、５５０ｎｍ以下とされている。
【００３８】
チャネル領域の側部の領域の不純物濃度を５×１０16ｃｍ-3以下とし、第２導電型ＳｉＣ膜中の不純物濃度をそれより高濃度の通常レベルの濃度とするとき、上記の空乏層幅は５５０ｎｍを超える。このため、ゲート電圧ゼロの状態で、チャネル領域の側部の第１導電型ＳｉＣ膜側に延びる空乏層が、当該チャネル領域を塞ぐ状態が実現する。すなわち、ノーマリーオフのＪＦＥＴを得ることができ、複雑なゲート回路故障対策を講じた回路をつけることなく、上記ＪＦＥＴを回転機器等に搭載することが可能となる。
【００４１】
【発明の実施の形態】
次に、図を用いて本発明の実施の形態について説明する。
【００４２】
（実施の形態１）
図１は、実施の形態１における横型ＪＦＥＴの断面図である。図１において、６Ｈ-ＳｉＣ基板１の上に６Ｈ-ｐ+型ＳｉＣ膜２が形成されている。６Ｈタイプの基板以外に４Ｈタイプの基板を用いることも無論可能である。以後、「６Ｈ-」または「４Ｈ-」は省略する。図１において、チャネル領域２１はその両側のｎ型ＳｉＣ膜３の部分の不純物濃度より高濃度のｎ型不純物を含んでいる。ソース電極１２およびドレイン電極１３は、チャネル領域２１から見て、それぞれチャネルの両側上方に位置するｎ+ＳｉＣ膜４であるソース領域およびドレイン領域に形成される。また、ｐ+型ＳｉＣ膜２の端部は、上層のｎ型ＳｉＣ膜３によって被覆されておらず、その被覆されていない比較的広い一つの平面上に、中央上方に形成されているソース電極１２とドレイン電極１３とを挟むように、２個のゲート電極１４が形成されている。すなわち、ソース、ドレイン領域とゲート電極との間の導電路は、途中に溝等によって狭くくびれている部分はなく、広い断面で通じている。各領域の不純物濃度は、例えば次の通りである。
チャネル領域２１：ｎ型不純物>１×１０18ｃｍ-3
チャネル領域の両側のｎ型ＳｉＣ膜３：ｎ型不純物  ２×１０17ｃｍ-3
ソース、ドレイン領域（ｎ+型ＳｉＣ膜）４：ｎ型不純物>１×１０19ｃｍ-3
ｐ型ＳｉＣ膜２：ｐ型不純物>１×１０19ｃｍ-3
また、チャネル領域は、厚さａ、長さｌ、紙面に垂直方向の幅ｗは素子の大きさに応じて決めることができる。ソース電極１２とソース領域２２、ドレイン電極１３とドレイン領域２３は、不純物濃度が１×１０19ｃｍ-3超という高濃度の領域と金属膜との接続なので例えば金属膜としてＮｉを素材に用いることによりオーミック接触を形成することができる。また、ゲート電極１４とゲート領域であるｐ型ＳｉＣ膜２との接続も、不純物濃度が１×１０19ｃｍ-3超という高濃度の領域と金属膜との接続なので、例えば金属膜としてＮｉを素材に用い、熱処理を施すことによりオーミック接触を形成することができる。
【００４３】
この横型ＪＦＥＴのオン状態では、ソース電極１２からソース領域２２、チャネル領域２１を経て、ドレイン領域２３に至る経路にキャリアが流れる。この経路において、チャネル領域は断面積が小さくても不純物濃度が高いので、抵抗を低くでき、オン抵抗低下をもたらし、消費電力を低くすることができる。したがって、大電流を流しても電力損失は小さく、発熱も低く抑えられる。一方、オフ状態にするには、ゲート電極１４に逆バイアス電圧を印加してｐｎ接合のｎ型ＳｉＣ膜側に空乏層を形成する。この空乏層はチャネル領域２１の両側においてよく発達し、逆バイアスの電圧を高くするにつれ、チャネル領域の経路断面を塞ぐように、チャネルの中に向かって成長する。チャネル領域の経路断面が空乏層で塞がれたときオフ状態となる。
【００４４】
この横型ＪＦＥＴの構成を用いることにより、オン抵抗を高めることなく耐圧を向上させ、スイッチング応答時間を短縮し、安定した性能のＪＦＥＴを提供することができる。したがって、低損失、大電力用の高速スイッチング素子として用いることができる。この横型ＪＦＥＴは、製造工程が簡素で容易であり、歩留り低下等のトラブルを生じる場合が少ないので、結局安価に製造することができる。
【００４５】
（実施の形態２）
図２は実施の形態２における横型ＪＦＥＴの断面図である。ゲート電極以外の部分の不純物濃度は、図１の横型ＪＦＥＴと同じである。図２においては、ゲート電極１４をｐ型ＳｉＣ基板１の裏表面にわたって形成している点に特色がある。図２の構成によれば、図１と同じゲート電圧のかけ方によりオン、オフ状態を実現することができる。さらに、ゲート抵抗Ｒｇをより低くでき、その結果、スイッチングの立上り（立下り）時間を短縮することが可能となる。また、製造方法も簡明となり、歩留り向上を得ることができる。
【００４６】
（実施の形態３）
図３は実施の形態３における横型ＪＦＥＴの断面図である。図３において、チャネル領域２１の厚みａは、ｐｎ-接合部の拡散電位（２Ｖ〜３Ｖ程度）によってｎ-層の側に生じる空乏層幅より小さくする。なお、接合部では「幅」であるが、図３においては、この「幅」は厚みである。具体的には、ｎ-層の不純物濃度を１×１０16ｃｍ-3とするとき、チャネル領域の厚さａは５００ｎｍ以下となる。チャネル領域の不純物濃度ｎは、ｎ-層の濃度ｎ-より濃くするのがよい。図３の横型ＪＦＥＴにおいてオン状態を実現するためには、ゲート電極にソース電位よりも高い正電位を印加する。ゲート電位を拡散電位以上に大きくすると、ｐｎ-接合が導通状態となるため、ゲート電位を拡散電位を超えて大きくすることは意味がない。すなわち、オフ状態では、ゲート電位はゼロ電位とし、オン状態ではゲート電位は３Ｖ程度の正電位とすればよい。
【００４７】
次に、図３に示す横型ＪＦＥＴについての耐圧設計を説明する。２００Ｖの耐圧設計とし、図３におけるｎ型ＳｉＣ膜３の厚さＷを９００ｎｍとする。このとき、図４に示すＷと耐圧との関係に基き、耐圧は２１０〜２２０Ｖであり、確かに２００Ｖを超える。Ｗが９００ｎｍのとき、チャネル領域の厚さａを５００ｎｍとすることができ、この厚さａより大きい拡散電位による空乏層の厚さを与えるｎ-層の不純物濃度は、上記したように、１×１０16ｃｍ-3程度以下である。また、チャネル領域２１の不純物濃度ｎは、ｎ-層より高い不純物濃度である３．８×１０17ｃｍ-3とすることができる。このようにして、耐圧性を確保した上で、ノーマリーオフの横型ＪＦＥＴを得ることが可能となる。このため、ノーマリーオフ状態を実現することができ、消費電力を低減し、かつ回転機等にゲート回路の故障対策等をとることなしにこの横型ＪＦＥＴを用いて制御を行うことが可能となる。
【００４８】
（実施の形態４）
図５は、実施の形態４における横型ＪＦＥＴの断面図である。図５において、ｎ型ＳｉＣ膜は、チャネル領域２１の両側において、下層のｎ-層３ａとその上層のｎ1層３ｂの２層とされている。耐圧性、高速オンオフ動作等のため、およびノーマリーオフ状態の実現のため、ｎ1とｎ2とは、ｎ-よりも高濃度であることが望ましく、また、ｎ2はｎ1よりも高濃度であることが望ましい。この構成によっても、高速オンオフ動作と耐圧性を高いレベルで確保して、実施の形態３と同様にノーマリーオフの横型ＪＦＥＴを得ることができる。
【００４９】
２００Ｖの耐圧を得るためには、上記２層（ｎ-層／ｎ1層）の厚さＷを１２００ｎｍとして、不純物濃度をそれぞれ下記のようにする。上層のｎ層の濃度ｎ1＝１×１０17ｃｍ-3、下層のｎ層の濃度ｎ-＝１×１０16ｃｍ-3、チャネル領域の濃度ｎ2＝３．８×１０17ｃｍ-3、チャネル領域厚さａ＝５００ｎｍ、とすることにより、２００Ｖの耐圧を確保して、高速オンオフ動作のノーマリーオフの横型ＪＦＥＴを得ることができる。
【００５０】
【実施例】
図１に示した構造を用いた横型ＪＦＥＴを製造した。従来の横型ＪＦＥＴの製造方法を説明した図１０〜図１３に対応する工程を説明する図を次の図６〜図８に示す。まず、ｐ型ＳｉＣ基板にｐ+型ＳｉＣ膜を成膜し、次いでｎ型ＳｉＣ膜を成膜する。このｎ型ＳｉＣ膜３の不純物濃度は、１．６６×１０17ｃｍ-3とした。さらに、その上にｎ+型ＳｉＣを成膜した後、ＲＩＥによりエッチングを行い、ソース、ドレイン領域が含まれる領域をパターニングする（図６）。次いで、ソース、ドレイン領域が含まれる部分の中央部にＲＩＥによりエッチングを行い溝を設けて、ソース領域２２とドレイン領域２３とが隔てられた構造にする。この溝の底部下方に形成されているチャネル領域２１にｎ型不純物をイオン注入によってドープする（図７）。チャネル領域２１のｎ型不純物濃度は、１．３６×１０18ｃｍ-3とした。チャネル長さｌは８μｍ、チャネル厚さａは２１４ｎｍ（０．２１４μｍ）、紙面に垂直な方向の幅ｗは０．７２ｍｍとした。さらに次いで、ｐ+ＳｉＣ膜２の上にゲート電極を、またｎ+不純物領域であるソース領域２２およびドレイン領域２３にそれぞれソース電極１２およびドレイン電極１３とを設ける（図８）。この後、ｐ+ＳｉＣ膜２に溝を設けるエッチングの工程は設けない。比較例の横型ＪＦＥＴでは、図９に示す通り、ソース領域およびドレイン領域とも、とくに不純物濃度を高めず、ｎ型ＳｉＣ膜３の濃度１．６６×１０17ｃｍ-3のままにした。チャネルの形状は、上記の本発明例の横型ＪＦＥＴと同じにした。両方の横型ＪＦＥＴについて、耐圧とオン抵抗を測定した。両者の測定結果を表１に示す。
【００５１】
【表１】
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【００５２】
表１に示すように、耐圧は１５５Ｖと高いまま、オン抵抗を２．２０ｍΩ・ｃｍ2から０．９３ｍΩ・ｃｍ2に低下させることができた。
【００５３】
以上において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態および実施例に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含む。
【００５４】
【発明の効果】
本発明を用いることにより、高耐圧性および高速性に優れた高電力用の半導体スイッチング素子に適した横型ＪＦＥＴを提供することができる。この横型ＪＦＥＴは、簡素で安定した製造工程で製造することができるので、高歩留りで製造することができる。
【図面の簡単な説明】
【図１】  実施の形態１における横型ＪＦＥＴの断面図である。
【図２】  実施の形態２における横型ＪＦＥＴの断面図である。
【図３】  実施の形態３における横型ＪＦＥＴの断面図である。
【図４】  素子破壊電圧とＷとの関係を示す図である。
【図５】  実施の形態４における横型ＪＦＥＴの断面図である。
【図６】  図１の横型ＪＦＥＴの中間作製段階においてｎ+ＳｉＣ膜を成膜してＲＩＥによりパターニングした段階の断面図である。
【図７】  図６の段階の後にＲＩＥによりチャネル領域を形成し、不純物をイオン注入した段階の断面図である。
【図８】  図７の段階の後にＮｉ膜を形成して電極を形成した段階の断面図である。
【図９】  従来の横型ＪＦＥＴの構成断面図である。
【図１０】  図９の横型ＪＦＥＴの中間作製段階において、ｎチャンネル層を形成した段階の断面図である。
【図１１】  図１０の段階の後に２層電極の第１層であるＮｉ膜を形成した段階の断面図である。
【図１２】  図１１の段階の後に２層電極の第２層であるＡｌ膜を形成した段階の断面図である。
【図１３】  図１２の段階の後にゲート領域と中央部との間に溝を設けた段階の断面図である。
【符号の説明】
１  ｐ型ＳｉＣ基板、１ａ  ＳｉＣ基板、２  ｐ型ＳｉＣ膜、３  ｎ型ＳｉＣ膜、３ａ  ｎ-層（下層ｎ層）、３ｂ  ｎ1層（上層ｎ層）、４  ｎ+型ＳｉＣ膜（ソース、ドレイン領域）、５  絶縁膜、２１  チャネル領域、１２  ソース電極、１３  ドレイン電極、１４  ゲート電極、２０  Ｎｉ層、２２  ソース領域、２３  ドレイン領域、１１４  ゲート領域、１２０  Ｎｉ膜、１２１  Ａｌ膜、１１５  溝、ａ  チャネル領域厚み、ｎ2  チャネル領域のｎ型不純物濃度、Ｗ  チャネル領域の側部のｎ-層とｎ1層とを併せた厚み。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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