(57)【特許請求の範囲】
【請求項１】
ｎ型のＳｉＣ基板と、
前記ＳｉＣ基板上に設けられ、第１の表面を有し、前記ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、
前記ＳｉＣ層の前記第１の表面に設けられる複数のｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域のそれぞれの中に設けられ、前記第１のＳｉＣ領域よりもｐ型不純物濃度の高い一つのｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域の上に設けられ、前記第２のＳｉＣ領域の反対側に第２の表面を有し、前記ＳｉＣ基板から前記第２の表面までの距離と前記ＳｉＣ基板から前記第１の表面までの距離の差分が０．２μｍ以下である一つのシリサイド層と、
前記ＳｉＣ層と前記シリサイド層に接して設けられる第１の電極と、
前記ＳｉＣ基板に接して設けられる第２の電極と、
前記シリサイド層の側面と前記第１のＳｉＣ領域との間に設けられる絶縁膜と、
を備える半導体装置。
【請求項２】
前記差分が−０．１μｍ以上０．１μｍ以下である請求項１記載の半導体装置。
【請求項３】
前記シリサイド層はニッケルシリサイド層である請求項１又は請求項２記載の半導体装置。
【請求項４】
前記絶縁膜はシリコン酸化膜である請求項１乃至請求項３記載の半導体装置。
【請求項５】
ｎ型のＳｉＣ基板と、
前記ＳｉＣ基板上に設けられ、第１の表面を有し、前記ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、
前記ＳｉＣ層の前記第１の表面に設けられるｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域内に設けられ、前記第１のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域上に設けられ、前記第２のＳｉＣ領域の反対側に第２の表面を有する複数のシリサイド層と、
前記ＳｉＣ層と前記シリサイド層に接して設けられる第１の電極と、
前記ＳｉＣ基板に接して設けられる第２の電極と、
を備え、
複数の前記シリサイド層は、一つの前記第２のＳｉＣ領域に対して設けられる半導体装置。
【請求項６】
前記ＳｉＣ基板から前記第２の表面までの距離と前記ＳｉＣ基板から前記第１の表面までの距離の差分が０．２μｍ以下である請求項５記載の半導体装置。
【請求項７】
前記差分が−０．１μｍ以上０．１μｍ以下である請求項６記載の半導体装置。
【請求項８】
前記シリサイド層はニッケルシリサイド層である請求項５乃至請求項７いずれか一項記載の半導体装置。
【請求項９】
ｎ型のＳｉＣ層上に第１のマスク材を形成し、
前記第１のマスク材をエッチングして開口部を形成し、
前記第１のマスク材をマスクに前記ＳｉＣ層をエッチングして溝を形成し、
前記第１のマスク材をマスクに前記ＳｉＣ層内にｐ型不純物を注入する第１のイオン注入を行い、
前記第１のマスク材上に前記開口部の幅の半分未満の膜厚の第２のマスク材を形成し、
前記第２のマスク材をエッチングして前記開口部の側面に第１の側壁を形成し、
前記第１のマスク材及び前記第１の側壁をマスクに前記ＳｉＣ層内にｐ型不純物を注入する第２のイオン注入を行い、
前記ＳｉＣ層上に第１の金属膜を形成し、
熱処理により前記第１の金属膜と前記ＳｉＣ層を反応させてシリサイド層を形成し、
未反応の前記第１の金属膜を除去し、
未反応の前記第１の金属膜を除去した後に、前記第１のマスク材と前記第１の側壁の一部を除去し、前記溝の側面に第２の側壁を形成し、
前記第２の側壁を形成した後に、前記ＳｉＣ層及び前記シリサイド層上に第２の金属膜を形成する半導体装置の製造方法。
【請求項１０】
前記第１の金属膜はニッケル膜である請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ショットキーバリアダイオード（ＳＢＤ）の一構造としてＭＰＳ（Ｍｅｒｇｅｄ  ＰＩＮ  Ｓｃｈｏｔｔｋｙ  ｄｉｏｄｅ）がある。ＭＰＳでは、隣接するｐ型層から広がる空乏層をピンチオフさせることでショットキー電極界面の電界強度を緩和し、逆バイアス時のリーク電流を低減することができる。また、アノード電極がｐ型層にオーミックコンタクトしているため、アノード電圧が高くなるとｐ型層から正孔が注入されてドリフト層の伝導度変調が生じる。このため、ＰＩＮダイオードと同様に高いサージ電流耐量を備える。
【０００３】
ＳｉＣ（炭化珪素）を用いたＭＰＳでは、アノード電極とｐ型層をオーミックコンタクトさせるために、ｐ型層とアノード電極の間にシリサイド層を設けることが望ましい。しかし、シリサイド層に起因するリーク電流増大等の特性劣化が生じる恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３０８１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、シリサイド層に起因する特性劣化の抑制を可能とする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、ｎ型のＳｉＣ基板と、前記ＳｉＣ基板上に設けられ、第１の表面を有し、前記ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、前記ＳｉＣ層の前記第１の表面に設けられる複数のｐ型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域のそれぞれの中に設けられ、前記第１のＳｉＣ領域よりもｐ型不純物濃度の高い一つのｐ型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域のそれぞれの上に設けられ、前記第２のＳｉＣ領域の反対側に第２の表面を有し、前記ＳｉＣ基板から前記第２の表面までの距離と前記ＳｉＣ基板から前記第１の表面までの距離の差分が０．２μｍ以下である一つのシリサイド層と、前記ＳｉＣ層と前記シリサイド層に接して設けられる第１の電極と、前記ＳｉＣ基板に接して設けられる第２の電極と、前記シリサイド層の側面と前記第１のＳｉＣ領域との間に設けられる絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の要部の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法を示す断面図。
【図４】比較形態の半導体装置の模式断面図。
【図５】第２の実施形態の半導体装置の模式断面図。
【図６】第２の実施形態の半導体装置の製造方法を示す断面図。
【図７】第３の実施形態の半導体装置の模式断面図。
【図８】比較形態の半導体装置の模式断面図。
【図９】第４の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１０】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ基板と、ＳｉＣ基板上に設けられ、第１の表面を有し、ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、ＳｉＣ層の第１の表面に設けられる複数のｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域のそれぞれの中に設けられ、第１のＳｉＣ領域よりもｐ型不純物濃度の高い複数のｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域のそれぞれの上に設けられ、第２のＳｉＣ領域の反対側に第２の表面を有し、ＳｉＣ基板から第２の表面までの距離とＳｉＣ基板から第１の表面までの距離の差分が０．２μｍ以下である複数のシリサイド層と、ＳｉＣ層とシリサイド層に接して設けられる第１の電極と、ＳｉＣ基板に接して設けられる第２の電極と、を備える。
【００１２】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＰＳである。
【００１３】
ＭＰＳ１００は、ｎ＋型のカソード領域（ＳｉＣ基板）１０、ｎ−型のドリフト層（ＳｉＣ層）１２、ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４、ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６、ｐ型のガードリング領域１８、シリサイド層２０、フィールド酸化膜２２、アノード電極（第１の電極）２４、及び、カソード電極（第２の電極）２６を備える。
【００１４】
ｎ＋型のカソード領域（ＳｉＣ基板）１０は、例えば、４Ｈ−ＳｉＣ構造のＳｉＣ基板である。ｎ＋型のカソード領域１０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１９以上１×１０２１ｃｍ−３以下である。
【００１５】
ｎ−型のドリフト層（ＳｉＣ層）１２は、ｎ＋型のカソード領域１０上に設けられる。ｎ−型のドリフト層１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ−型のドリフト層１２の不純物濃度は、ｎ＋型のカソード領域１０の不純物濃度よりも低い。ｎ型不純物の不純物濃度は、例えば、１×１０１５以上２×１０１６ｃｍ−３以下である。ｎ−型のドリフト層１２の膜厚は、例えば、３μｍ以上３０μｍ以下である。
【００１６】
なお、ｎ＋型のカソード領域１０と、ｎ−型のドリフト層１２との間に、ｎ型不純物の不純物濃度が、ｎ＋型のカソード領域１０の不純物濃度と、ｎ−型のドリフト層１２の不純物濃度との間の濃度のｎ型のバッファ層（図示せず）が設けられても構わない。
【００１７】
ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４は、ｎ−型のドリフト層１２の表面に複数設けられる。ｐ型の第１のアノード領域１４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
【００１８】
ｐ型の第１のアノード領域１４の深さは、例えば、０．５μｍ以上２μｍ以下である。ｐ型の第１のアノード領域１４の幅は、例えば、１．０μｍ以上１０．０μｍ以下である。ｐ型の第１のアノード領域１４同士の間隔は、例えば、１．０μｍ以上５．０μｍ以下である。
【００１９】
ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６は、ｐ型の第１のアノード領域１４の中に設けられる。ｐ＋型の第２のアノード領域１６は、ｐ型の第１のアノード領域１４の表面に設けられる。ｐ＋型の第２のアノード領域１６は、複数設けられる。
【００２０】
ｐ＋型の第２のアノード領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ＋型の第２のアノード領域１６の不純物濃度は、ｐ型の第１のアノード領域１４の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下である。
【００２１】
ｐ＋型の第２のアノード領域１６の深さは、例えば、０．２μｍ以上１．０μｍ以下である。ｐ＋型の第２のアノード領域１６の幅は、例えば、０．５μｍ以上８．０μｍ以下である。
【００２２】
ｐ型のガードリング領域１８は、複数のｐ型の第１のアノード領域１４を囲んで設けられる。ｐ型のガードリング領域１８は、ＭＰＳ１００の耐圧を向上させるための終端構造である。
【００２３】
ｐ型のガードリング領域１８は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００２４】
シリサイド層２０は、複数のｐ＋型の第２のアノード領域１６のそれぞれの上に設けられる。シリサイド層２０は、複数設けられる。シリサイド層２０は、例えば、ニッケルシリサイド層である。シリサイド層２０の膜厚は、例えば、０．０５μｍ以上０．５μｍ以下である。
【００２５】
フィールド酸化膜２２は、ｐ型のガードリング領域１８上に設けられる。フィールド酸化膜２２は、例えば、シリコン酸化膜である。フィールド酸化膜２２は、開口部を備える。フィールド酸化膜２２の膜厚は、例えば、０．２μｍ以上１．０μｍ以下である。
【００２６】
アノード電極（第１の電極）２４は、フィールド酸化膜２２の開口部で、ｎ−型のドリフト層１２とシリサイド層２０に接する。アノード電極２４とｎ−型のドリフト層１２とのコンタクトは、ショットキーコンタクトである。アノード電極２４とシリサイド層２０とのコンタクトは、オーミックコンタクトである。
【００２７】
アノード電極２４は金属である。アノード電極２４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００２８】
カソード電極２６は、ｎ＋型のカソード領域１０に接して設けられる。カソード電極２６とｎ＋型のカソード領域１０とのコンタクトは、オーミックコンタクトであることが望ましい。
【００２９】
カソード電極２６は金属である。カソード電極２６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００３０】
図２は、本実施形態の半導体装置の要部の模式断面図である。ＭＰＳ１００の１個のｐ型の第１のアノード領域１４を含む部分の拡大図である。
【００３１】
ｎ−型のドリフト層１２の表面を第１の表面とする。シリサイド層２０のｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６と反対側の表面を第２の表面とする。ｎ＋型のカソード領域１０からｎ−型のドリフト層１２へ向かう方向（図２中の白矢印）を正とする。
【００３２】
ＭＰＳ１００において、第１の表面と第２の表面との距離（図２中の“ｄ”）、すなわち、ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離は０．２μｍ以下である。言い換えれば、ＳｉＣ基板１０から第２の表面までの距離とＳｉＣ基板１０から第１の表面までの距離の差分が０．２μｍ以下である。第１の表面と第２の表面との距離（差分）は、−０．１μｍ以上０．１μｍ以下であることが望ましい。
【００３３】
次に、本実施形態の半導体装置の製造方法について説明する。図３は、本実施形態の半導体装置の製造方法を示す断面図である。図３（ａ）〜図３（ｈ）は、ＭＰＳ１００の１個のｐ型の第１のアノード領域１４を含む部分の拡大図である。
【００３４】
本実施形態の半導体装置の製造方法は、ｎ型のＳｉＣ層上に第１のマスク材を形成し、第１のマスク材をエッチングして開口部を形成し、第１のマスク材をマスクにＳｉＣ層内にｐ型不純物を注入する第１のイオン注入を行い、第１のマスク材上に開口部の幅の半分未満の膜厚の第２のマスク材を形成し、第２のマスク材をエッチングして開口部の側面に側壁を形成し、第１のマスク材及び側壁をマスクにＳｉＣ層をエッチングして溝を形成し、第１のマスク材及び側壁をマスクにＳｉＣ層内にｐ型不純物を注入する第２のイオン注入を行い、ＳｉＣ層上に第１の金属膜を形成し、熱処理により第１の金属膜とＳｉＣ層を反応させてシリサイド層を形成し、未反応の第１の金属膜を除去し、第１のマスク材及び側壁を除去し、ＳｉＣ層及びシリサイド層上に第２の金属膜を形成する。
【００３５】
まず、図示しないｎ＋型のカソード領域（ＳｉＣ基板）１０（図１）上に、エピタキシャル成長法により、ｎ−型のドリフト層（ＳｉＣ層）１２を形成する。次に、図示しないｐ型のガードリング領域１８（図１）をｐ型不純物のイオン注入により形成する。
【００３６】
次に、ｎ−型のドリフト層１２上に、第１のマスク材３０を形成する。第１のマスク材３０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
【００３７】
次に、第１のマスク材３０をエッチングして、開口部を形成する。開口部の形成は、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により行う。
【００３８】
次に、第１のマスク材３０をマスクにｎ−型のドリフト層１２内にｐ型不純物を注入する（第１のイオン注入）。第１のイオン注入により、ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４が形成される（図３（ａ））。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００３９】
次に、第１のマスク材３０上に、開口部の幅の半分未満の膜厚の第２のマスク材３２を形成する（図３（ｂ））。開口部は、第２のマスク材３２によって完全には埋め込まれない。
第２のマスク材３２は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【００４０】
次に、第２のマスク材３２をエッチングして、開口部の側面に側壁３４を形成する。側壁３４の形成は、例えば、ＲＩＥ法による全面エッチングにより行う。
【００４１】
次に、第１のマスク材３０及び側壁３４をマスクに、ｎ−型のドリフト層１２（ｐ型の第１のアノード領域１４）をエッチングして溝を形成する（図３（ｃ））。溝の形成は、例えば、ＲＩＥ法により行う。
【００４２】
次に、第１のマスク材３０及び側壁３４をマスクに、ｎ−型のドリフト層１２（ｐ型の第１のアノード領域１４）内にｐ型不純物を注入する（第２のイオン注入）。第２のイオン注入により、ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６が形成される（図３（ｄ））。
【００４３】
次に、ｎ−型のドリフト層１２（ｐ＋型の第２のアノード領域１６）上に、第１の金属膜３６を形成する（図３（ｅ））。第１の金属膜３６は、例えば、スパッタ法により形成される。第１の金属膜３６は、例えば、ニッケル（Ｎｉ）膜である。
【００４４】
次に、熱処理を行う。熱処理により第１の金属膜３６とｎ−型のドリフト層１２（ｐ＋型の第２のアノード領域１６）を反応させてシリサイド層２０を形成する。次に、未反応の第１の金属膜３６を除去する（図３（ｆ））。未反応の第１の金属膜３６は、例えば、ウェットエッチングにより行う。
【００４５】
次に、第１のマスク材３０及び側壁３４を除去する（図３（ｇ））。第１のマスク材３０及び側壁３４の除去は、例えば、ウェットエッチングにより行う。
【００４６】
次に、図示しないフィールド酸化膜２２（図１）を形成する。フィールド酸化膜２２は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。フィールド酸化膜２２は、シリサイド層２０が露出するようパターニングされる。
【００４７】
次に、ｎ−型のドリフト層１２及びシリサイド層２０上に、第２の金属膜３８を形成する（図３（ｈ））。第２の金属膜３８は、例えば、スパッタ法により形成される。第２の金属膜３８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００４８】
第２の金属膜３８は、その後、パターニングされてアノード電極となる。次に、図示しないカソード電極を形成する。
【００４９】
以上の製造方法により、図１に示すＭＰＳ１００が形成される。
【００５０】
次に、本実施形態のＭＰＳ１００の作用及び効果について説明する。
【００５１】
図４は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、ＭＰＳである。比較形態のＭＰＳは、第１の表面と第２の表面との距離（図４中の“ｄ’”）、すなわち、ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離が０．２μｍより大きい以外は、第１の実施形態の半導体装置と同様である。言い換えれば、ＳｉＣ基板１０から第２の表面までの距離とＳｉＣ基板１０から第１の表面までの距離の差分が０．２μｍより大きい以外は、第１の実施形態の半導体装置と同様である。
【００５２】
比較形態のＭＰＳは、図４に示すように、シリサイド層２０の表面が、ｎ−型のドリフト層１２の表面に対して出っ張っている。このため、シリサイド層２０上に形成されたアノード電極２４の表面に凸部が形成されている。
【００５３】
アノード電極２４の表面に凸部があると、アノード電極２４上にワイヤボンディングを行う際に、凸部に起因するデバイス不良が生じる恐れがある。例えば、ワイヤボンディングの衝撃により、凸部の下のシリサイド層２０が破壊する。シリサイド層２０の破壊により、例えば、逆バイアス時のリーク電流が増加する。
【００５４】
本実施形態のＭＰＳ１００では、ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離を０．２μｍ以下とする。このため、アノード電極２４の表面に凸部が形成されることが抑制され、デバイス不良が低減する。更に、アノード電極２４の表面形状に起因するデバイス不良の発生を抑制する観点から、ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離は、−０．１μｍ以上０．１μｍ以下であることが望ましい。
【００５５】
本実施形態の製造方法では、ｐ＋型の第２のアノード領域１６をイオン注入で形成する前に、ｎ−型のドリフト層１２に溝を設ける。この工程により、シリサイド層２０の表面を基板側に下げることが可能となる。
【００５６】
また、ｐ＋型の第２のアノード領域１６とｎ−型のドリフト層１２の距離が近くなりすぎると、逆バイアス時のリーク電流が増加する恐れがある。これは、ｐ＋型の第２のアノード領域１６に空乏層が達すると、ｐ＋型の第２のアノード領域１６中の結晶欠陥がリーク電流源となるからある。特に、ＳｉＣに原子半径の比較的大きいアルミニウムをイオン注入する場合、その後の、熱処理によってもイオン注入時に形成された欠陥の回復が進まず、結晶欠陥が多数残留する恐れがある。この問題は、ＭＰＳの微細化の妨げともなる。
【００５７】
同様に、シリサイド層２０とｎ−型のドリフト層１２の距離が近くなりすぎると、逆バイアス時に空乏層がシリサイド層２０に達し、リーク電流が増加する恐れがある。この問題も、ＭＰＳの微細化の妨げともなる。
【００５８】
本実施形態の製造方法では、第１のマスク材３０をマスクにｐ型の第１のアノード領域１４を形成する。そして、第１のマスク材３０の開口部に設けれた側壁３４をマスクに、ｐ＋型の第２のアノード領域１６及びシリサイド層２０を形成する。したがって、ｐ型の第１のアノード領域１４と、ｐ＋型の第２のアノード領域１６及びシリサイド層２０がセルフアラインで形成される。
【００５９】
したがって、ｐ＋型の第２のアノード領域１６及びシリサイド層２０と、ｎ−型のドリフト層１２の距離を狭めることが可能となる。よって、本実施形態の製造方法によれば、ＭＰＳの微細化の実現が可能となる。
【００６０】
本実施形態のＭＰＳ１００及びその製造方法によれば、シリサイド層２０に起因するデバイス不良を低減することが可能となる。また、ＭＰＳの微細化を実現することが可能となる。
【００６１】
（第２の実施形態）
本実施形態の半導体装置は、シリサイド層の側面と第１のＳｉＣ領域との間に設けられる絶縁膜を、更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６２】
図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＰＳである。
【００６３】
ＭＰＳ２００は、シリサイド層２０の側面とｎ−型のドリフト層（ＳｉＣ層）１２との間に、絶縁膜４０を備えている。絶縁膜４０は、上下をアノード電極（第１の電極）２４とｐ型の第１のアノード領域（第１のＳｉＣ領域）１４に挟まれる。絶縁膜４０は、例えば、シリコン酸化膜である。
【００６４】
次に、本実施形態の半導体装置の製造方法について説明する。図６は、本実施形態の半導体装置の製造方法を示す断面図である。図６（ａ）〜図６（ｉ）は、ＭＰＳ２００の１個のｐ型の第１のアノード領域１４を含む部分の拡大図である。
【００６５】
本実施形態の半導体装置の製造方法は、ｎ型のＳｉＣ層上に第１のマスク材を形成し、第１のマスク材をエッチングして開口部を形成し、第１のマスク材をマスクにＳｉＣ層をエッチングして溝を形成し、第１のマスク材をマスクにＳｉＣ層内にｐ型不純物を注入する第１のイオン注入を行い、第１のマスク材上に開口部の幅の半分未満の膜厚の第２のマスク材を形成し、第２のマスク材をエッチングして開口部の側面に第１の側壁を形成し、第１のマスク材及び第１の側壁をマスクにＳｉＣ層内にｐ型不純物を注入する第２のイオン注入を行い、ＳｉＣ層上に第１の金属膜を形成し、熱処理により第１の金属膜とＳｉＣ層を反応させてシリサイド層を形成し、未反応の第１の金属膜を除去し、第１のマスク材と第１の側壁の一部を除去し、溝の側面に第２の側壁を形成し、ＳｉＣ層及びシリサイド層上に第２の金属膜を形成する。
【００６６】
まず、図示しないｎ＋型のカソード領域（ＳｉＣ基板）１０（図５）上に、エピタキシャル成長法により、ｎ−型のドリフト層（ＳｉＣ層）１２を形成する。次に、図示しないｐ型のガードリング領域１８（図５）をｐ型不純物のイオン注入により形成する。
【００６７】
次に、ｎ−型のドリフト層１２上に、第１のマスク材３０を形成する。第１のマスク材３０は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【００６８】
次に、第１のマスク材３０をエッチングして、開口部を形成する。開口部の形成は、例えば、リソグラフィー法とＲＩＥ法により行う。
【００６９】
次に、第１のマスク材３０をマスクに、ｎ−型のドリフト層１２をエッチングして溝を形成する（図６（ａ））。溝の形成は、例えば、ＲＩＥ法により行う。  
【００７０】
次に、第１のマスク材３０をマスクにｎ−型のドリフト層１２内にｐ型不純物を注入する（第１のイオン注入）。第１のイオン注入により、ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４が形成される（図６（ｂ））。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００７１】
次に、第１のマスク材３０上に、開口部の幅の半分未満の膜厚の第２のマスク材３２を形成する（図６（ｃ））。開口部は、第２のマスク材３２によって完全には埋め込まれない。
第２のマスク材３２は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。
【００７２】
次に、第２のマスク材３２をエッチングして、開口部の側面に第１の側壁４２を形成する（図６（ｄ））。第１の側壁４２の形成は、例えば、ＲＩＥ法による全面エッチングにより行う。
【００７３】
次に、第１のマスク材３０及び第１の側壁４２をマスクに、ｎ−型のドリフト層１２（ｐ型の第１のアノード領域１４）内にｐ型不純物を注入する（第２のイオン注入）。第２のイオン注入により、ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６が形成される（図６（ｅ））。
【００７４】
次に、ｎ−型のドリフト層１２（ｐ＋型の第２のアノード領域１６）上に、第１の金属膜３６を形成する（図６（ｆ））。第１の金属膜３６は、例えば、スパッタ法により形成される。第１の金属膜３６は、例えば、ニッケル（Ｎｉ）膜である。
【００７５】
次に、熱処理を行う。熱処理により第１の金属膜３６とｎ−型のドリフト層１２（ｐ＋型の第２のアノード領域１６）を反応させてシリサイド層２０を形成する。次に、未反応の第１の金属膜３６を除去する（図６（ｇ））。未反応の第１の金属膜３６は、例えば、ウェットエッチングにより行う。
【００７６】
次に、第１のマスク材３０と第１の側壁４２の一部を除去する。この際、第１の側壁４２の一部を溝の側面に残し、第２の側壁（絶縁膜）４０を形成する（図６（ｈ））。第１のマスク材３０及び第１の側壁４２の一部の除去は、例えば、ＲＩＥ法による全面エッチングにより行う。
【００７７】
次に、図示しないフィールド酸化膜２２（図５）を形成する。フィールド酸化膜２２は、例えば、ＣＶＤ法により形成されるシリコン酸化膜である。フィールド酸化膜２２は、シリサイド層２０が露出するようパターニングされる。
【００７８】
次に、ｎ−型のドリフト層１２上及びシリサイド層２０上に、第２の金属膜３８を形成する（図６（ｉ））。第２の金属膜３８は、例えば、スパッタ法により形成される。第２の金属膜３８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００７９】
第２の金属膜３８は、その後、パターニングされてアノード電極となる。次に、図示しないカソード電極を形成する。
【００８０】
以上の製造方法により、図５に示すＭＰＳ２００が形成される。
【００８１】
次に、本実施形態のＭＰＳ２００の作用及び効果について説明する。
【００８２】
本実施形態のＭＰＳ２００では、ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離（差分）を０．２μｍ以下とする。したがって、第１の実施形態のＭＰＳ１００同様、アノード電極２４の表面に凸部が形成されることが抑制され、デバイス不良が低減する。
【００８３】
また、本実施形態の製造方法では、ｐ型の第１のアノード領域１４をイオン注入で形成する前に、ｎ−型のドリフト層１２に溝を設ける。この工程により、シリサイド層２０の表面を基板側に下げることが可能となる。
【００８４】
シリサイド層２０とｎ−型のドリフト層１２の距離が近くなりすぎると、逆バイアス時に空乏層がシリサイド層２０に達し、リーク電流が増加する恐れがある。
【００８５】
本実施形態のＭＰＳ２００では、シリサイド層２０とｎ−型のドリフト層１２の間に、絶縁膜４０を備えることにより、逆バイアス時に空乏層がシリサイド層２０に達することを防止する。また、本実施形態のＭＰＳ２００の製造方法によれば、シリサイド層２０の形成時に、シリサイド層２０がｎ−型のドリフト層１２側に伸びることが抑制される。したがって、シリサイド層２０とｎ−型のドリフト層１２の距離を、更に狭めることが可能となる。よって、本実施形態の製造方法によれば、ＭＰＳの更なる微細化の実現が可能となる。
【００８６】
本実施形態のＭＰＳ２００及びその製造方法によれば、シリサイド層２０に起因するデバイス不良を低減することが可能となる。また、絶縁膜４０を設けることでＭＰＳの更なる微細化を実現することが可能となる。
【００８７】
（第３の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ基板と、ＳｉＣ基板上に設けられ、第１の表面を有し、ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、ＳｉＣ層の表面に設けられるｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域内に設けられ、第１のＳｉＣ領域よりもｐ型不純物濃度の高い複数のｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域のそれぞれの上に設けられ、第２のＳｉＣ領域の反対側に第２の表面を有する複数のシリサイド層と、ＳｉＣ層とシリサイド層に接して設けられる第１の電極と、ＳｉＣ基板に接して設けられる第２の電極と、を備える。
【００８８】
本実施形態の半導体装置は、ｐ型の第１のＳｉＣ領域の幅が広い点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００８９】
図７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＰＳである。
【００９０】
ＭＰＳ３００は、ｎ＋型のカソード領域（ＳｉＣ基板）１０、ｎ−型のドリフト層（ＳｉＣ層）１２、ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４、ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６、ｐ型のガードリング領域１８、シリサイド層２０、フィールド酸化膜２２、アノード電極（第１の電極）２４、及び、カソード電極（第２の電極）２６を備える。
【００９１】
１つのｐ型の第１のアノード領域１４内に、複数のｐ＋型の第２のアノード領域１６が設けられる。更に、ｐ＋型の第２のアノード領域１６のそれぞれの上にシリサイド層２０が設けられれる。
【００９２】
次に、本実施形態のＭＰＳ３００の作用及び効果について説明する。
【００９３】
図８は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置はＭＰＳである。
【００９４】
比較形態のＭＰＳ９００は、１つのｐ型の第１のアノード領域１４内に、１つのｐ＋型の第２のアノード領域１６及び一つのシリサイド層２０が設けられる点で、本実施形態のＭＰＳ３００と異なる。
【００９５】
比較形態のＭＰＳ９００は、例えば、第１の実施形態のＭＰＳ１００と比較して、１つのｐ型の第１のアノード領域１４の幅が広いことで、ｐ型の第１のアノード領域１４からの少数キャリアの注入が促進され、ｎ−型のドリフト層１２の伝導度変調が生じやすくなる。したがって、高いサージ電流耐量を備えるＭＰＳが実現できる。
【００９６】
しかし、ＭＰＳ９００のように、幅の広いシリサイド層２０があると、シリサイド層２０形成時の体積膨張による応力が大きくなる。このため、ＭＰＳの逆バイアス時のリーク電流が大きくなる恐れがある。
【００９７】
本実施形態のＭＰＳ３００は、シリサイド層２０が分割され、それぞれの幅が小さい。したがって、シリサイド層２０形成時の体積膨張による応力の影響が低減する。よって、リーク電流の小さいＭＰＳ３００が実現される。
【００９８】
なお、アノード電極２４の表面に凸部が形成されることを抑制し、ボンディングで生じる不良を低減させる観点から、ｎ−型のドリフト層１２の表面（第１の表面）とシリサイド層２０の表面（第２の表面）との距離（差分）を０．２μｍ以下とすることが望ましい。言い換えれば、ＳｉＣ基板１０から第２の表面までの距離とＳｉＣ基板１０から第１の表面までの距離の差分が０．２μｍ以下であることが望ましい。ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離（差分）は、−０．１μｍ以上０．１μｍ以下であることが望ましい。また、平坦となる０μｍであることがより望ましい。
【００９９】
本実施形態のＭＰＳ３００によれば、シリサイド層２０に起因するデバイス不良を低減することが可能となる。また、本実施形態のＭＰＳ３００によれば、高いサージ電流耐量を実現することが可能となる。また、本実施形態のＭＰＳ３００は、第１の実施形態と同様の方法で、複数のｐ＋型の第２のアノード領域１６と、それぞれの上に設けられるシリサイド層２０を同時形成することが可能である。したがって、ＭＰＳ３００の製造が容易である。
【０１００】
（第４の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ基板と、ＳｉＣ基板上に設けられ、第１の表面を有し、ＳｉＣ基板よりもｎ型不純物濃度の低いｎ型のＳｉＣ層と、ＳｉＣ層の表面に設けられるｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域内に設けられ、第１のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域上に設けられ、第２のＳｉＣ領域の反対側に第２の表面を有する複数のシリサイド層と、ＳｉＣ層とシリサイド層に接して設けられる第１の電極と、ＳｉＣ基板に接して設けられる第２の電極と、を備える。
【０１０１】
本実施形態の半導体装置は、１つのｐ型の第１のＳｉＣ領域内に設けられるｐ型の第２のＳｉＣ領域が１つである点以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。
【０１０２】
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＰＳである。
【０１０３】
ＭＰＳ４００は、ｎ＋型のカソード領域（ＳｉＣ基板）１０、ｎ−型のドリフト層（ＳｉＣ層）１２、ｐ型の第１のアノード領域（第１のＳｉＣ領域）１４、ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）１６、ｐ型のガードリング領域１８、シリサイド層２０、フィールド酸化膜２２、アノード電極（第１の電極）２４、及び、カソード電極（第２の電極）２６を備える。
【０１０４】
１つのｐ型の第１のアノード領域１４内に、１つのｐ＋型の第２のアノード領域１６が設けられる。そして、１つのｐ＋型の第２のアノード領域１６上に複数のシリサイド層２０が設けられれる。
【０１０５】
本実施形態のＭＰＳ４００においても、第３の実施形態と同様の作用及び効果が実現される。
【０１０６】
更に、第３の実施形態と比較して、ｐ＋型の第２のアノード領域１６が広いことで、ｐ型の第１のアノード領域１４からの少数キャリアの注入が促進され、ｎ−型のドリフト層１２の伝導度変調が生じやすくなる。したがって、更に高いサージ電流耐量を備えるＭＰＳが実現できる。
【０１０７】
なお、アノード電極２４の表面に凸部が形成されることを抑制し、ボンディングで生じる不良を低減させる観点から、ｎ−型のドリフト層１２の表面（第１の表面）とシリサイド層２０の表面（第２の表面）との距離を０．２μｍ以下とすることが望ましい。言い換えれば、ＳｉＣ基板１０から第２の表面までの距離とＳｉＣ基板１０から第１の表面までの距離の差分が０．２μｍ以下であることが望ましい。ｎ−型のドリフト層１２の表面とシリサイド層２０の表面との距離（差分）は、−０．１μｍ以上０．１μｍ以下であることが望ましい。また、平坦となる０μｍであることがより望ましい。
【０１０８】
本実施形態のＭＰＳ４００によれば、シリサイド層２０に起因するデバイス不良を低減することが可能となる。また、本実施形態のＭＰＳ４００によれば、高いサージ電流耐量を実現することが可能となる。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０      ｎ＋型のカソード領域（ＳｉＣ基板）
１２      ｎ−型のドリフト層（ＳｉＣ層）
１４      ｐ型の第１のアノード領域（第１のＳｉＣ領域）
１８      ｐ＋型の第２のアノード領域（第２のＳｉＣ領域）
２０      シリサイド層
２４      アノード電極（第１の電極）
２６      カソード電極（第２の電極）
４０      第２の側壁（絶縁膜）
１００      ＭＰＳ（半導体装置）
２００      ＭＰＳ（半導体装置）
３００      ＭＰＳ（半導体装置）
４００      ＭＰＳ（半導体装置）
【図１】
0006363541.tif 000002
【図２】
0006363541.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006363541.tif 000008
【図８】
0006363541.tif 000009
【図９】
0006363541.tif 000010