(57)【特許請求の範囲】
【請求項１】
複数の画素に対応する複数の画素電極と前記複数の画素電極に対して共通に設けられた共通電極とを含んで構成されたアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記複数の画素電極と前記共通電極との間の各電界によって前記液晶の配向状態を制御する、液晶パネルにおいて、
前記アレイ基板は、
前記複数の画素を順次に選択し、前記共通電極が設けられる表示領域の周辺領域において４辺からなる前記表示領域の１辺に沿った領域に設けられる画素選択回路と、
前記画素選択回路の入力端群に接続された画素選択回路用配線群と、
選択された画素の前記画素電極へ電位を印加し、前記周辺領域において前記表示領域の４辺のうちで前記画素選択回路が隣接する前記１辺と交差する他の１辺に沿った領域に設けられる電位印加回路と、
前記電位印加回路に対し前記画素選択回路が設けられる側と反対側に引き廻され、前記電位印加回路の入力端群に接続された電位印加回路用配線群と、
前記共通電極に接続された共通電極用配線と、
を備え、
前記共通電極用配線は、前記画素選択回路と前記電位印加回路との間および前記画素選択回路用配線群と前記電位印加回路用配線群との間を延在し、前記画素選択回路、前記電位印加回路、前記画素選択回路用配線群及び前記電位印加回路用配線群と交差することを避けて配置されており、
前記共通電極は、層間絶縁膜を介して前記複数の画素電極と積層され、前記アレイ基板の表示領域内で前記液晶の最も近くに位置する導電膜として構成されており、
前記アレイ基板は、前記共通電極から引き出されたアレイ基板側引き出し線をさらに含んで構成され、
前記対向基板は、
前記対向基板の前記表示領域内で前記液晶の最も近くに位置する導電膜として構成された導電性遮光膜と、
前記導電性遮光膜から引き出された対向基板側引き出し線と、
を含んで構成され、
前記液晶パネルは、前記アレイ基板と前記対向基板との間に配置され前記アレイ基板側引き出し線と前記対向基板側引き出し線とを電気的に接続する導電部材をさらに備え、
前記アレイ基板側引き出し線は、前記画素選択回路と前記画素選択回路用配線群と前記電位印加回路と前記電位印加回路用配線群との交差を避けて引き出されていることを特徴とする液晶パネル。
【請求項２】
請求項１に記載の液晶パネルにおいて、
前記アレイ基板上に実装され前記共通電極用配線と前記画素選択回路用配線群と前記電位印加回路用配線群とに接続された集積回路チップをさらに備え、
前記共通電極用配線は、前記集積回路チップと前記共通電極とを接続していることを特徴とする液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル用アレイ基板および液晶パネルに係り、アレイ基板に液晶の配向状態を制御するための電界を形成する画素電極と共通電極との両方が設けられた構造において配線の交差を抑制する技術に関する。
【背景技術】
【０００２】
従来より、アレイ基板の画素電極と対向基板の対向電極との間の電界（縦電界）の制御によって液晶の配向状態を制御する液晶パネルが知られている。また、広視野角の液晶パネルとして、ＩＰＳ（In-Plane  Switching）モードやＦＦＳ（Fringe  Field  Switching）モード等の液晶パネルがある。これらのモードでは、アレイ基板側に画素電極と上記対向電極に相当する共通電極との両方を設け、両電極間に生じる電界（横電界）の制御によって液晶の配向状態を制御する。なお、ＩＰＳモードについては例えば特許文献１に紹介され、ＦＦＳモードについては例えば特許文献２に紹介されている。
【０００３】
【特許文献１】特開平１０−６２７６７号公報
【特許文献２】特開２００２−２９６６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、横電界を利用した液晶パネルでは、電界を制御する２つの電極がいずれもアレイ基板に設けられているので、アレイ基板側に画素電極のみが設けられた縦電界型の液晶パネルに比べてアレイ基板側の配線数が多くなる。このため、配線レイアウトによっては配線の交差が生じるとの問題がある。
【０００５】
本発明の目的は、画素電極および共通電極の両方がアレイ基板に設けられた構造であっても配線の交差を抑制可能な液晶パネルおよび液晶パネル用アレイ基板を提供することである。
【課題を解決するための手段】
【０００８】
さらに、本発明に係る液晶パネルは、複数の画素に対応する複数の画素電極と前記複数の画素電極に対して共通に設けられた共通電極とを含んで構成されたアレイ基板と、前記アレイ基板に対向配置された対向基板と、前記アレイ基板と前記対向基板との間に封入された液晶とを備え、前記複数の画素電極と前記共通電極との間の各電界によって前記液晶の配向状態を制御する、液晶パネルにおいて、前記アレイ基板は、前記複数の画素を順次に選択し、前記共通電極が設けられる表示領域の周辺領域において４辺からなる前記表示領域の１辺に沿った領域に設けられる画素選択回路と、前記画素選択回路の入力端群に接続された画素選択回路用配線群と、選択された画素の前記画素電極へ電位を印加し、前記周辺領域において前記表示領域の４辺のうちで前記画素選択回路が隣接する前記１辺と交差する他の１辺に沿った領域に設けられる電位印加回路と、前記電位印加回路に対し前記画素選択回路が設けられる側と反対側に引き廻され、前記電位印加回路の入力端群に接続された電位印加回路用配線群と、前記共通電極に接続された共通電極用配線と、を備え、前記共通電極用配線は、前記画素選択回路と前記電位印加回路との間および前記画素選択回路用配線群と前記電位印加回路用配線群との間を延在し、前記画素選択回路、前記電位印加回路、前記画素選択回路用配線群及び前記電位印加回路用配線群と交差することを避けて配置されており、前記共通電極は、層間絶縁膜を介して前記複数の画素電極と積層され、前記アレイ基板の表示領域内で前記液晶の最も近くに位置する導電膜として構成されており、前記アレイ基板は、前記共通電極から引き出されたアレイ基板側引き出し線をさらに含んで構成され、前記対向基板は、前記対向基板の前記表示領域内で前記液晶の最も近くに位置する導電膜として構成された導電性遮光膜と、前記導電性遮光膜から引き出された対向基板側引き出し線と、を含んで構成され、前記液晶パネルは、前記アレイ基板と前記対向基板との間に配置され前記アレイ基板側引き出し線と前記対向基板側引き出し線とを電気的に接続する導電部材をさらに備え、前記アレイ基板側引き出し線は、前記画素選択回路と前記画素選択回路用配線群と前記電位印加回路と前記電位印加回路用配線群との交差を避けて引き出されていることを特徴とする。
【０００９】
また、前記アレイ基板上に実装され前記共通電極用配線と前記画素選択回路用配線群と前記電位印加回路用配線群とに接続された集積回路チップをさらに備え、前記共通電極用配線は、前記集積回路チップと前記共通電極とを接続していることが好ましい。
【発明の効果】
【００１１】
上記構成により、画素電極および共通電極の両方がアレイ基板に設けられていても配線の交差を抑制することができる。その結果、消費電力増加等を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１に本発明に係る第１実施形態の液晶パネル１０を説明する断面図を示す。なお、図１には、液晶パネル１０について、画素が例えばマトリクス配列されて映像等の表示を行う領域である表示領域Ａ１０内の構成を図示している。
【００１３】
図１に示すように、液晶パネル１０は、アレイ基板１００と、アレイ基板１００に対向配置された対向基板２００と、これら２枚の基板１００，２００の間に封入された液晶３１０とを含んで構成されている。なお、アレイ基板１００はＴＦＴ基板、素子基板等とも呼ばれ、対向基板はカラーフィルタ基板等とも呼ばれる。
【００１４】
図２の（ａ）および（ｂ）にアレイ基板１００について表示領域Ａ１０内の平面図および断面図を示す。図１および図２に示すように、アレイ基板１００は、ガラス等で構成された基板１１０と、画素ＴＦＴ（Thin  Film  Transistor）１２０Ｔ等が作り込まれた回路層１２０と、画素電極１３１と、層間絶縁膜１３２と、共通電極１３３と、不図示の配向膜とが積層されて構成されている。画素ＴＦＴ１２０Ｔおよび画素電極１３１は画素ごとに設けられており、したがって図１では画素２個分の構成を図示し、図２では画素１個分の構成を図示している。
【００１５】
回路層１２０は、図２に示すように、半導体膜１２１と、ゲート絶縁膜１２２と、ゲート電極１２３と、層間絶縁膜１２４と、ソース電極１２５Ｓと、ドレイン電極１２５Ｄと、層間絶縁膜１２６と、が積層されて構成されている。ゲート電極１２３とゲート絶縁膜１２２と半導体膜１２１とで画素ＴＦＴ１２０ＴのＭＩＳ（Metal  Insulator  Semiconductor）構造またはＭＯＳ（Metal  Oxide  Semiconductor）構造が構成される。
【００１６】
半導体膜１２１は、画素ごとに設けられており、基板１１０の対向基板２００側の表面上に局所的に配置されている。半導体膜１２１は例えばシリコン膜で構成されており、半導体膜１２１には画素ＴＦＴ１２０Ｔのためのソース領域、ドレイン領域および両領域間のチャネル領域（いずれも不図示）が設けられている。
【００１７】
ゲート絶縁膜１２２は、例えばシリコン酸化膜やシリコン窒化膜で構成されており、半導体膜１２１上および基板１１０上に積層されている。
【００１８】
ゲート電極１２３は、例えばシリコン等の半導体膜や金属膜で構成されており、ゲート絶縁膜１２２上に、ゲート絶縁膜１２２を介して半導体膜１２１のチャネル領域に対向する位置に配置されている。
【００１９】
層間絶縁膜１２４は、例えばシリコン酸化膜で構成されており、ゲート電極１２３およびゲート絶縁膜１２２上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２０】
ソース電極１２５Ｓおよびドレイン電極１２５Ｄは、例えば金属膜で構成されており、層間絶縁膜１２４上に積層されている。層間絶縁膜１２４およびゲート絶縁膜１２２には半導体膜１２１のソース領域に至るコンタクトホールが形成されており、ソース電極１２５Ｓは、このコンタクトホールを介してソース領域に電気的に接続されている。同様に、ドレイン電極１２５Ｄは、層間絶縁膜１２４およびゲート絶縁膜１２２を貫くコンタクトホールを介して半導体膜１２１のドレイン領域に電気的に接続されている。
【００２１】
層間絶縁膜１２６は、例えばシリコン酸化膜で構成されており、ソース電極１２５Ｓ上、ドレイン電極１２５Ｄ上および層間絶縁膜１２４上に積層されている。層間絶縁膜１２４は平坦化膜を兼ねている。
【００２２】
画素電極１３１は、回路層１２０の層間絶縁膜１２６上に積層されており、画素ごとに設けられている。画素電極１３１は、例えばＩＴＯ（Indium  Tin  Oxide）やＩＺＯ（Indium  Zinc  Oxide）等の光透過性導電膜で構成されている。なお、画素電極１３１の全部または一部を金属等の光反射性導電膜で構成することにより、液晶パネル１０を反射型または半透過型に構成することができる。層間絶縁膜１２６にはドレイン電極１２５Ｄに至るコンタクトホールが形成されており、画素電極１３１は、このコンタクトホールを介してドレイン電極１２５Ｄに電気的に接続されている。したがって、画素電極１３１の駆動時の電位（駆動電位）は画素ＴＦＴ１２０Ｔを介して不図示の駆動装置によって制御される。ここでは画素電極１３１が接続される側をドレイン電極１２５Ｄとしたが、これをソース電極１２５Ｓと呼んでも構わない。
【００２３】
層間絶縁膜１３２は、例えばシリコン酸化膜で構成されており、画素電極１３１上および回路層１２０の層間絶縁膜１２６上に積層されている。
【００２４】
共通電極１３３は、例えばＩＴＯやＩＺＯ等の光透過性導電膜で構成されている。共通電極１３３は層間絶縁膜１３２上に積層されており、これにより表示領域Ａ１０内において共通電極１３３と画素電極１３１とが層間絶縁膜１３２を介して積層されている。共通電極１３３は、表示領域Ａ１０の全域に渡って配置され、表示領域Ａ１０内の画素、換言すれば画素電極１３１に対して共通に設けられている。共通電極１３３には画素電極１３１に対向する位置に、共通電極１３３を厚さ方向に貫通した開口１３４が設けられている。なお、開口１３４の形状および数は図示の例に限られない。
【００２５】
共通電極１３３上に不図示の配向膜が配置されている。
【００２６】
ここで、図３および図４に、液晶パネル１０における液晶３１０の配向状態の制御を説明する模式図を示す。まず、画素電極１３１と共通電極１３３とを同電位に設定した場合、図３に示すように、液晶３１０は所定の状態に配向している。これに対して、画素電極１３１と共通電極１３３とで電位を違えた場合、図４に示すように、両電極間１３１，１３３間には開口１３４を介して電界Ｅが形成され、液晶３１０は図３の無電界時の配向状態とは異なった状態に配向する。このとき、両電極１３１，１３３間の電界Ｅの強度によって液晶３１０の配向状態すなわち液晶３１０の透過率が制御され、表示光が調光される。画素電極１３１と共通電極１３３との間の電界Ｅによって配向状態が制御可能な限り、図３および図４の例示とは異なる配向状態を適用することも可能である。
【００２７】
なお、液晶パネル１０のように、アレイ基板側に層間絶縁膜を挟んで積層された画素電極１３１と共通電極１３３とを有し両電極１３１，１３３間の電界によって液晶配向状態を制御する技術はＦＦＳ（Fringe  Field  Switching）モードと呼ばれる。
【００２８】
対向基板２００は、図１に示すように、ガラス等で構成された基板２１０と、カラーフィルタ２２０と、遮光膜２３０と、不図示の配向膜とを含んで構成されている。
【００２９】
カラーフィルタ２２０は、基板２１０のアレイ基板１００側の表面上に、アレイ基板１００の画素電極１３１に対向する位置に配置されている。すなわち、画素ごとに設けられている。カラーフィルタ２２０はその画素の表示色に応じた色の例えば樹脂膜で構成されている。
【００３０】
遮光膜２３０は、樹脂膜やクロム（Ｃｒ）等の金属膜で構成され、隣接するカラーフィルタ２２０間の隙間を埋めるように基板２１０上に設けられている。
【００３１】
カラーフィルタ２２０上および遮光膜２３０上に不図示の配向膜が配置されている。
【００３２】
アレイ基板１００と対向基板２００とはそれぞれの不図示の配向膜を向き合わせて配置されており、両基板１００，２００間の隙間に液晶３１０が封入されている。
【００３３】
図５に液晶パネル１０の平面図（レイアウト図）を示す。なお、図５では、画素電極１３１や遮光膜２３０等の図示を省略し、画素Ｐを○印で模式的に図示し、表示領域Ａ１０を破線で示し、対向基板２００の輪郭を一点鎖線で図示している。また、説明の簡単のため、表示領域Ａ１０および共通電極１３３は図５において四角形とする。図５では共通電極１３３を表示領域Ａ１０よりも広く図示しているが、共通電極１３３を表示領域Ａ１０に一致させてもよい。
【００３４】
図５に示すように、アレイ基板１００は、駆動装置の一部である垂直ドライバ５１（図中ではＶＤＲ５１と表記している）および水平ドライバ５２（図中ではＨＤＲ５２と表記している）と、例えば金属膜で構成された配線Ｌ１２３，Ｌ５１，Ｌ１２５Ｓ，Ｌ５２，Ｌ１３３と、をさらに含んで構成されており、これらは回路層１２０（図１参照）内に設けられている。
【００３５】
配線Ｌ５１は周辺領域Ａ２０内に延在しており、各配線Ｌ５１の一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において各配線Ｌ５１の端部は外部接続端子部を構成している。ここで、端子領域Ａ２１は、周辺領域Ａ２０の一部であり、アレイ基板１００のうちで対向基板２００に覆われてない部分に設けられており、図５の例では図面においてアレイ基板１００の下方端部に設けられている。各配線Ｌ５１の他端は、薄膜トランジスタ（ＴＦＴ）等の回路素子によって構成された垂直ドライバ５１の入力端に接続されている。なお、これら複数の配線Ｌ５１をまとめて配線群Ｇ５１と呼ぶことにする。
【００３６】
垂直ドライバ５１は、入力端を介して受信した信号等を処理して画素ＴＦＴ１２０Ｔ（図２参照）のゲート電極１２３へ印加する駆動電位を生成し、生成した駆動電位を所定のタイミングで所定の出力端から出力するように構成されている。垂直ドライバ５１は、周辺領域Ａ２０内において表示領域Ａ１０（または共通電極１３３）の１辺に沿った領域に設けられており、図５の例では図面において表示領域Ａ１０の左横に設けられている。
【００３７】
垂直ドライバ５１の各出力端には配線Ｌ１２３が接続されている。各配線Ｌ１２３は表示領域Ａ１０内へ延在し、複数の画素Ｐに共通に設けられている。具体的には、１本の配線Ｌ１２３に複数の画素ＴＦＴ１２０Ｔ（図２参照）のゲート電極１２３が接続されている。
【００３８】
この構成により、垂直ドライバ５１は、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ５１を介して信号等を受信し、受信した信号等から駆動電位を生成し、この駆動電位を配線Ｌ１２３へ出力する。このとき、垂直ドライバ５１は、複数の配線Ｌ１２３を順次に選択し、すなわち複数の配線Ｌ１２３を走査し、その選択した配線Ｌ１２３へ駆動電位を印加する。これにより、選択された配線Ｌ１２３に接続された複数の画素ＴＦＴ１２０Ｔのゲート電極１２３に同時に駆動電位が印加される。
【００３９】
配線Ｌ５２は周辺領域Ａ２０内に延在しており、各配線Ｌ５２の一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において各配線Ｌ５２の端部は外部接続端子部を構成している。各配線Ｌ５２の他端は、薄膜トランジスタ（ＴＦＴ）等の回路素子によって構成された水平ドライバ５２の入力端に接続されている。なお、これら複数の配線Ｌ５２をまとめて配線群Ｇ５２と呼ぶことにする。
【００４０】
水平ドライバ５２は、入力端を介して受信した信号等を処理して画素Ｐの表示データに応じた所定の駆動電位を生成し、生成した駆動電位を所定のタイミングで出力端から出力するように構成されている。水平ドライバ５２は、周辺領域Ａ２０内に設けられ、表示領域Ａ１０（または共通電極１３３）の４辺のうちで垂直ドライバ５１が隣接する上記１辺と交差する他の１辺に沿った領域に設けられており、図５の例では図面において表示領域Ａ１０の下に設けられ、表示領域Ａ１０と端子領域Ａ２１との間に設けられている。
【００４１】
水平ドライバ５２の各出力端には配線Ｌ１２５Ｓが接続されている。各配線Ｌ１２５Ｓは表示領域Ａ１０内へ延在し、複数の画素Ｐに共通に設けられている。具体的には、１本の配線Ｌ１２５Ｓに複数の画素ＴＦＴ１２０Ｔ（図２参照）のソース電極１２５Ｓが接続されている。
【００４２】
この構成により、水平ドライバ５２は、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ５２を介して信号等を受信し、受信した信号等から表示データに応じた駆動電位を生成し、この駆動電位を配線Ｌ１２５Ｓへ出力する。このとき、水平ドライバ５２は、垂直ドライバ５１による配線Ｌ５１の走査に同期して、選択された配線Ｌ５１に接続された各画素Ｐへその画素Ｐごとの駆動電位を出力する。これにより、選択された配線Ｌ１２３に接続された複数の画素ＴＦＴ１２０Ｔを介して画素電極１３１に駆動電位が印加される。水平ドライバ５２は複数の配線Ｌ１２５Ｓへの出力を同時に行う。
【００４３】
ここで、垂直ドライバ５１による配線Ｌ５１の順次選択動作は表示データに応じた駆動電位を印加すべき画素Ｐを順次に選択する動作に等しく、このため垂直ドライバ５１を画素選択回路と呼ぶことができる。他方、水平ドライバ５２は、選択された画素Ｐの画素電極１３１へその画素Ｐの表示データに応じた駆動電位を印加するので、電位印加回路と呼ぶことができる。このとき、垂直ドライバ１５１の入力端群に接続された配線群Ｇ５１を画素選択回路用配線群と呼ぶことができ、水平ドライバ５２の入力端群に接続された配線群Ｇ５２を電位印加回路用配線群と呼ぶことができ、これらの配線群Ｇ５１，Ｇ５２、換言すれば複数の配線Ｌ５１および複数の配線Ｌ５２は各画素電極１３１の電位を制御するために設けられている。
【００４４】
配線Ｌ１３３は周辺領域Ａ２０内に延在しており、一端は端子領域Ａ２１内に設けられており、端子領域Ａ２１内において配線Ｌ１３３の端部は外部接続端子部を構成している。配線Ｌ１３３の他端は、共通電極１３３のうちで垂直ドライバ５１と水平ドライバ５２との両方に近接した隅部付近において共通電極１３３に電気的に接続されている。この構成により、駆動装置の他の一部を構成する不図示の外部装置から配線Ｌ１３３の外部接続端子部へ印加された電位が共通電極１３３へ印加される。すなわち、配線Ｌ１３３は共通電極への電位印加用に設けられている。
【００４５】
共通電極用配線Ｌ１３３は、垂直ドライバ５１、水平ドライバ５２および配線群Ｇ５１，Ｇ５２との交差を避けて配置されている。具体的には、配線Ｌ１３３は、共通電極１３３の上記隅部付近から引き出され（すなわち２つのドライバ５１，５２の間を通り）、２つの配線群Ｇ５１，Ｇ５２の間の領域を通って端子領域Ａ２１内へ延在している。さらに、端子領域Ａ２１内では、配線Ｌ１３３の外部接続端子部は配線群Ｇ５１の外部接続端子部と配線群Ｇ５２の外部接続端子部との間に設けられている。この配置形態によれば、共通電極用配線Ｌ１３３は上述の交差を避けた配置において許容される領域内で最短の長さで端子領域Ａ２１内へ引き出されている。
【００４６】
液晶パネル１０の構成によれば、画素電極１３１および共通電極１３３の両方がアレイ基板１００に設けられていても配線Ｌ５１，Ｌ５２，Ｌ１３３の交差を抑制することができる。その結果、消費電力増加、信頼性低下、信号遅延（電位変化の遅延）、電圧降下等を抑制することができる。
【００４７】
図６に本発明の第２実施形態の液晶パネル１０Ｂを説明する平面図を示す。液晶パネル１０Ｂは、図５の液晶パネル１０の水平ドライバ５２および複数の配線Ｌ５２を水平スイッチング回路５４（図中ではＨＳＷ５４と表記している）および複数の配線Ｌ５４に替え、かつ、液晶パネル１０に集積回路チップ１６０および配線Ｌ１６０を追加した構成を有している。液晶パネル１０Ｂのその他の構成は液晶パネル１０と同様であるため、同様の構成要素には同じ符号を付し、重複した説明は省略する。
【００４８】
配線Ｌ１６０は周辺領域Ａ２０内に延在しており、各配線Ｌ１６０の一端は端子領域Ａ２１内に設けられ、端子領域Ａ２１内において各配線Ｌ１６０の端部は外部接続端子部を構成している。各配線Ｌ１６０の他端は集積回路チップ１６０の入力端に接続されている。
【００４９】
集積回路チップ１６０は、アレイ基板１００上に実装されており、不図示の樹脂等で封止されている。集積回路チップ１６０は、周辺領域Ａ２０のうちで対向基板２００に覆われていない箇所に配置されている。集積回路チップ１６０は、垂直ドライバ５１および水平スイッチング回路５４とともに、不図示の駆動装置を構成するものである。具体的には、集積回路チップ１６０は入力端を介して受信した信号等から、垂直ドライバ５１へ供給する信号等を生成し複数の出力端１６１から出力するとともに、図５の水平ドライバ５２の一部機能と同様に各画素Ｐの表示データに応じた駆動電位を生成し複数の出力端１６４から出力する。また、集積回路チップ１６０は、共通電極１３３への印加電位を生成し、出力端１６３から出力する。
【００５０】
集積回路チップ１６０の出力端１６１，１６４，１６３には配線Ｌ５１，Ｌ５４，Ｌ１３３の一端がそれぞれ接続されており、これにより垂直ドライバ５１、水平スイッチング回路５４および共通電極１３３へ所定の信号等や駆動電位が供給される。
【００５１】
配線Ｌ５４は周辺領域Ａ２０内に延在しており、各配線Ｌ５４の一端は上述のように集積回路チップ１６０の出力端１６４に接続され、各配線Ｌ５４の他端は薄膜トランジスタ（ＴＦＴ）等の回路素子によって構成された水平スイッチング回路５４の入力端に接続されている。なお、これら複数の配線Ｌ５４をまとめて配線群Ｇ５４と呼ぶことにする。
【００５２】
水平スイッチング回路５４は図５の水平ドライバ５２と同様の位置に設けられている。水平スイッチング回路５４は、集積回路チップ１６０から入力端を介して入力された駆動電位を所定のタイミングで出力端から出力するように構成されている。このとき、水平スイッチング回路５４は、図５の水平ドライバ５２と同様に、垂直ドライバ５１による配線Ｌ５１の走査に同期しかつ複数の出力端から同時に駆動電位を出力する。つまり、集積回路チップ１６０による表示データに応じた駆動電位の生成機能と水平スイッチング回路５４の上記機能によって、図５の水平ドライバ５２と同様の機能が実現される。このような水平スイッチング回路５４は、選択された画素Ｐの画素電極１３１へその画素Ｐの表示データに応じた駆動電位を印加するので、電位印加回路と呼ぶことができる。このとき、水平スイッチング回路５４の入力端群に接続された配線群Ｇ５４は電位印加回路用配線群と呼ぶことができ、配線群Ｇ５４すなわち複数の配線Ｌ５４は各画素電極１３１の電位を制御するために設けられている。
【００５３】
水平スイッチング回路５４の各出力端には配線Ｌ１２５Ｓが接続されている。この構成により、垂直ドライバ５１によって選択された配線Ｌ１２３に接続された複数の画素ＴＦＴ１２０Ｔを介して画素電極１３１に駆動電位が印加される。
【００５４】
液晶パネル１０Ｂにおいても、共通電極用配線Ｌ１３３は、垂直ドライバ５１、水平スイッチング回路５４および配線群Ｇ５１，Ｇ５４との交差を避けて配置されている。具体的には、共通電極用配線Ｌ１３３は、垂直ドライバ５１と水平スイッチング回路５４との間および２つの配線群Ｇ５１，Ｇ５４の間を延在している。この配置形態によれば、共通電極用配線Ｌ１３３は上述の交差を避けた配置において許容される領域内で最短の長さで集積回路チップ１６０と共通電極１３３とを接続している。したがって、液晶パネル１０Ｂは液晶パネル１０と同様の効果を奏する。
【００５５】
図７および図８に本発明の第３実施形態の液晶パネル１０Ｃを説明する平面図および断面図を示す。なお、図７では遮光膜２３０を一点鎖線で図示しているが、遮光膜２３０の配置範囲は図示の例に限られない。液晶パネル１０Ｃでは、遮光膜２３０がクロム（Ｃｒ）等の金属膜で構成されており、この導電性遮光膜２３０に共通電極１３３と同じ電位を印加するための構成をさらに有している。
【００５６】
具体的には、液晶パネル１０Ｃのアレイ基板１００Ｃはアレイ基板１００（図１等参照）の周辺領域Ａ２０内にアレイ基板側引き出し線Ｌ１９０と、絶縁膜１８０と、アレイ基板側パッド１９２とを追加した構成を有している。また、液晶パネル１０Ｃの対向基板２００Ｃは対向基板２００（図１等参照）の周辺領域Ａ２０内に対向基板側引き出し線Ｌ２９０と、絶縁膜２８０と、対向基板側パッド２９２とを追加した構成を有している。また、液晶パネル１０Ｃは、両基板１００Ｃ，２００Ｃ間に導電部材３９０をさらに備えている。液晶パネル１０Ｃのその他の構成は液晶パネル１０と同様であるため、同様の構成要素には同じ符号を付し、重複した説明は省略する。
【００５７】
アレイ基板側引き出し線Ｌ１９０は、ここでは基板１１０上に配置されており、一端において共通電極１３３に電気的に接続され、共通電極１３３から離れた位置へ引き出されている。引き出し線Ｌ１９０は、例えば金属膜で構成してもよいし、共通電極１３３用の導電膜をパターニングすることによって共通電極１３３とともに形成してもよい。
【００５８】
絶縁膜１８０は、例えばシリコン酸化膜で構成されており、アレイ基板側引き出し線Ｌ１９０上に積層され、引き出し線Ｌ１９０の一部１９１上に開口を有している。
【００５９】
アレイ基板側パッド１９２は、絶縁膜１８０上に配置され、絶縁膜１８０の開口を介してアレイ基板側引き出し線Ｌ１９０の一部１９１に接している。これにより、引き出し線Ｌ１９０の一部１９１とパッド１９２とによってアレイ基板側電極部１９０が構成されている。アレイ基板側パッド１９２は、金属、ＩＴＯ、ＩＺＯ等の導電膜で構成されている。
【００６０】
対向基板側引き出し線Ｌ２９０は、ここでは基板２１０上に配置されており、一端において導電性の遮光膜２３０に電気的に接続され、遮光膜２３０から離れた位置へ引き出されている。引き出し線Ｌ２９０は、例えば金属膜で構成してもよいし、遮光膜２３０用の導電膜をパターニングすることによって遮光膜２３０とともに形成してもよい。
【００６１】
絶縁膜２８０は、例えばシリコン酸化膜で構成されており、対向基板側引き出し線Ｌ２９０上に積層され、引き出し線Ｌ２９０の一部２９１上に開口を有している。
【００６２】
対向基板側パッド２９２は、絶縁膜２８０上に配置され、絶縁膜２８０の開口を介して対向基板側引き出し線Ｌ２９０の一部２９１に接している。これにより、引き出し線Ｌ２９０の一部２９１とパッド２９２とによって対向基板側電極部２９０が構成されている。対向基板側パッド２９２は、金属、ＩＴＯ、ＩＺＯ等の導電膜で構成されている。
【００６３】
アレイ基板側電極部１９０と対向基板側電極部２９０とは周辺領域Ａ２０内において対向して設けられている。このため、アレイ基板側引き出し線Ｌ１９０はアレイ基板側電極部１９０の位置へ向かって共通電極１３３から引き出されており、対向基板側引き出し線Ｌ２９０は対向基板側電極部２９０の位置へ向かって導電性の遮光膜２３０から引き出されている。図７では２つの引き出し線Ｌ１９０，Ｌ２９０の全体が対向する形態を例示している。引き出し線Ｌ１９０，Ｌ２９０の引き出し位置および引き出し方向は図７の例に限られないが、アレイ基板側引き出し線Ｌ１９０をドライバ５１，５２および配線群Ｇ５１，Ｇ５２との交差を避けて引き出すことにより、液晶パネル１０（図１参照）と同様に消費電力増加等を抑制することができる。
【００６４】
導電部材３９０は、アレイ基板１００Ｃと対向基板２００Ｃとの間に配置され、アレイ基板側電極部１９０と対向基板側電極部２９０とに接している。これにより、アレイ基板側引き出し線Ｌ１９０と対向基板側引き出し線Ｌ２９０とが電気的に接続され、導電性遮光膜２３０に共通電極１３３と同じ電位が印加される。
【００６５】
導電部材３９０として図７には金属等の導電性材料から成る球体（ビーズ）を１個例示しているが、複数個の球体であってもよいし、１個または複数個のファイバ等であってもよい。また、共通電極１３３と導電性の遮光膜２３０とを電気的に接続可能な限り、例えば樹脂球の表面を金属メッキしたものを導電部材３９０として用いることもできる。このような導電部材３９０を例えば不図示のペースト材料（導電性の有無は問わない）と混練し、混練したペーストを２つの電極部１９０，２９０上の少なくとも一方に配置し、アレイ基板１００Ｃと対向基板２００Ｃとを貼り合わせることによって、両基板１００Ｃ，２００Ｃ間に導電部材３９０を配置することができる。上記ペースト材料として例えば液晶３１０を封入するためのシールを利用することが可能である。
【００６６】
また、導電部材３９０は、上述の球体等のような固形物以外に、金（Ａｕ）ペースト等の導電性ペーストであってもよい。具体的には、ペースト状の導電部材３９０を２つの電極部１９０，２９０上の少なくとも一方に配置し、アレイ基板１００Ｃと対向基板２００Ｃとを貼り合わせることによって、両基板１００Ｃ，２００Ｃ間に導電部材３９０を配置することができる。導電部材３９０を構成する導電ペースト中にスペーサ（導電性の有無は問わない）を混練してもよい。
【００６７】
この構成により、導電性遮光膜２３０に共通電極１３３と同じ電位が印加される。このため、遮光膜２３０の電位がフローティング状態になることがない。また、共通電極１３３はアレイ基板１００Ｃにおいて液晶３１０の最も近くに位置する導電膜であり、遮光膜２３０は対向基板２００Ｃにおいて液晶３１０の最も近くに位置する導電膜である。すなわち、共通電極１３３と遮光膜２３０とは互いに液晶３１０を介して最も近くに位置する導電膜であるので、共通電極１３３と遮光膜２３０との間には電界が形成されない。したがって、遮光膜２３０の電位が液晶３１０の配向状態に不具合を生じさせることがない。
【００６８】
しかも、導電性の遮光膜２３０によれば、遮光膜２３０上にさらにＩＴＯ膜等の導電膜を設ける必要がないので、低コストである。また、クロム（Ｃｒ）等の金属膜で構成された遮光膜２３０によれば、樹脂製の遮光膜と比べて、薄く形成可能なので、微細加工が容易であり、平坦性に優れる。さらに、金属膜で構成された遮光膜２３０によれば、樹脂製の遮光膜よりも低コストである。
【００６９】
なお、パッド１９２を用いずにアレイ基板側電極部１９０を構成してもよいし、同様にパッド２９２を用いずに対向基板側電極部２９０を構成してもよい。また、引き出し線Ｌ１９０，Ｌ２９０、電極部１９０，２９０および導電部材３９０を図６の液晶パネル１０Ｂに設けてもよい。
【００７０】
液晶パネル１０，１０Ｂ，１０Ｃの表示領域Ａ１０の構成に図９の断面図に示す第４実施形態の液晶パネル１０Ｄを適用することも可能である。なお、図９には液晶パネル１０Ｄの表示領域Ａ１０内の構成のみを図示している。
【００７１】
液晶パネル１０Ｄは、図１の液晶パネル１０においてアレイ基板１００をアレイ基板１００Ｄに替えた構成を有している。アレイ基板１００Ｄでは、画素電極１３１と共通電極１３３との配置位置が図１のアレイ基板１００とは逆になっており、回路層１２０上に共通電極１３３、層間絶縁膜１３２および画素電極１３１がこの順序で積層されている。また、アレイ基板１００Ｄでは、画素電極１３１に開口１３４が設けられており、この開口１３４を介して画素電極１３１と共通電極１３３との間の電界Ｅ（図４参照）が形成される。液晶パネル１０ＤもＦＦＳモードの液晶パネルである。アレイ基板１００Ｄのその他の構成は図１のアレイ基板１００と同様である。
【００７２】
液晶パネル１０Ｄにおいても画素電極１３１および共通電極１３３の両方がアレイ基板１００Ｄに設けられているので、共通電極配線Ｌ１３３、配線群Ｇ５１，Ｇ５２等を液晶パネル１０，１０Ｂ，１０Ｃと同様に配置することができる。
【００７３】
液晶パネル１０，１０Ｂ，１０Ｃの表示領域Ａ１０の構成に図１０の断面図に示す第５実施形態の液晶パネル１０Ｅを適用することも可能である。なお、図１０には液晶パネル１０Ｅの表示領域Ａ１０内の構成のみを図示している。
【００７４】
液晶パネル１０Ｅは、図１の液晶パネル１０においてアレイ基板１００をアレイ基板１００Ｅに替えた構成を有している。アレイ基板１００Ｅでは、画素電極１３１および共通電極１３３の両方が回路層１２０上に間隔をあけて配置されており、画素電極１３１と共通電極１３３との間に形成される電界Ｅによって液晶３１０の配向状態を制御する。液晶パネル１０Ｅは、いわゆるＩＰＳ（In-Plane  Switching）モードの液晶パネルである。アレイ基板１００Ｅのその他の構成は図１のアレイ基板１００と同様である。
【００７５】
液晶パネル１０Ｅにおいても画素電極１３１および共通電極１３３の両方がアレイ基板１００Ｅに設けられているので、共通電極配線Ｌ１３３、配線群Ｇ５１，Ｇ５２等を液晶パネル１０，１０Ｂ，１０Ｃと同様に配置することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る第１実施形態の液晶パネルを説明する断面図である。
【図２】本発明に係る第１実施形態のアレイ基板を説明する平面図および断面図である。
【図３】本発明に係る第１実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界無しの場合）。
【図４】本発明に係る第１実施形態の液晶パネルにおいて液晶の配向状態の制御を説明する模式図である（電界有りの場合）。
【図５】本発明に係る第１実施形態の液晶パネルを説明する平面図である。
【図６】本発明に係る第２実施形態の液晶パネルを説明する平面図である。
【図７】本発明に係る第３実施形態の液晶パネルを説明する平面図である。
【図８】本発明に係る第３実施形態の液晶パネルを説明する断面図である。
【図９】本発明に係る第４実施形態の液晶パネルを説明する断面図である。
【図１０】本発明に係る第５実施形態の液晶パネルを説明する断面図である。
【符号の説明】
【００７７】
１０，１０Ｂ〜１０Ｅ  液晶パネル、５１  垂直ドライバ（画素選択回路）、５２  水平ドライバ（電位印加回路）、５４  水平スイッチング回路（電位印加回路）、１００，１００Ｂ〜１００Ｅ  アレイ基板、１３１  画素電極、１３２  層間絶縁膜、１３３  共通電極、１６０  集積回路チップ、２００，２００Ｃ  対向基板、２３０  遮光膜、３１０  液晶、３９０  導電部材、Ａ１０  表示領域、Ａ２１  端子領域、Ｅ  電界、Ｇ５１  配線群（画素選択回路用配線群）、Ｇ５２，Ｇ５４  配線群（電位印加回路用配線群）、Ｌ１３３  共通電極用配線、Ｌ１９０  アレイ基板側引き出し線、Ｌ２９０  対向基板側引き出し線、Ｐ  画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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