(57)【特許請求の範囲】
【請求項１】
画像データである主データと、上記主データに対応付けられ、次の画像データである主データの読み出しのための情報を含む付加情報データを含む複合データを一つのアクセス単位として記憶する記憶手段と、
アドレス生成手段と、
上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段に記憶されている上記複合データを読み出し、または、上記アドレス生成手段から印加された書き込みアドレスに基づいて上記記憶手段に上記複合データを書き込む、アクセス手段と、  出力手段と
を具備し、
上記アドレス生成手段は、
上記記憶手段に上記複合データを書き込むとき、上記付加情報データを参照せずに書き込みアドレスを生成し、
上記記憶手段に記憶されている複合データを読み出すとき、上記付加情報データを参照して読み出しアドレスを生成し、
上記出力手段は、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記アクセス手段が読みだした複合データに含まれる主データを出力する、
半導体装置。
【請求項２】
上記記憶手段、上記アクセス手段、上記アドレス生成手段及び上記出力手段は、一つの半導体チップ上に形成されている、
請求項１に記載の半導体装置。
【請求項３】
画素データと、上記画素データに対応付けられ、次の画素データの読み出しのための情報を含む付加情報データとを含む複合データを一つのアクセス単位として記憶する記憶手段と、
上記付加情報データを参照して読み出しアドレスを生成する、アドレス生成手段と、
上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段から複合データを読み出す、データ読み出し手段と、
上記データ読み出し手段が読みだした複合データに含まれる画素データを出力する、出力手段と、
を具備する、
データ処理装置。
【請求項４】
上記記憶手段は、第１の解像度をもつ第１の画像の画素データと、上記付加情報データとしての上記画素データに付加されたフラグデータとを含む複合データを一つのアクセス単位として記憶し、
上記出力手段は、上記データ読み出し手段によって読み出した上記複合データに含まれている上記フラグデータに基づき、所定の画素データ単位で上記画素データを選択し出力する、
請求項３に記載のデータ処理装置。
【請求項５】
当該データ処理装置は、上記出力手段により出力される画素データにより、上記第１の画像と異なる第２の解像度をもつ第２の画像を形成する画像処理手段をさらに備える、
請求項４に記載のデータ処理装置。
【請求項６】
当該データ処理装置は、上記第１の画像の画素データに対して、所定の画素ごとに１つの画素を選択し、当該選択された画素データを上記第２の画像を形成する第２の画素データとして、フラグデータを付加して上記複合データを生成する複合データ生成手段をさらに備える、
請求項５に記載のデータ処理装置。
【請求項７】
上記画像処理手段は、上記データ読み出し手段によって読み出された上記フラグデータに応じて、当該フラグデータに対応付けられた上記画素データが上記第２の画像を形成する画素データであるか否かを判断する判断手段と、
上記判断手段の判断結果に応じて上記画素データを選択する選択手段と、
を有する、
請求項４に記載のデータ処理装置。
【請求項８】
上記データ処理装置は、画像データ処理装置である、
請求項３に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、例えば、主データ及び付加情報データを含む複合データを一つのアクセス単位として書き込みまたは読み出し可能な記憶手段とその書き込み及び読み出しを行うアクセス手段を含む半導体装置、特にこれらを一つの半導体チップ上に形成した半導体装置、並びに画像データとそれに関連付けられた付加情報データを含む複合データを処理するデータ処理装置およびデータ処理方法に関するものである。
【背景技術】
【０００２】
データ記憶手段を含む従来の半導体装置では、主データと個々の主データに対応付けられた付加情報データを含む複合データを取り扱う場合、通常主データと付加情報データをそれぞれ別々に記憶し、別々に書き込みまたは読み出しを行っていた。特に、従来の画像データ処理装置において、画素データと当該画素データに関連する付加情報データは別々のメモリによって記憶されて、別々に扱われることが一般的である。このため、画素データとその付加情報データは、それぞれ別々のメモリから読み出されて処理される。
【０００３】
一方、画像データ及びその付加情報データを格納するメモリブロックにおいて、データの読み出し及び書き込みは、外部から指定されたアドレスに対して行われる。このため、複数のデータを一度にアクセスする場合、所定の開始位置からアドレスを１つずつ順次指定して、指定されたアドレスから画像データが読み出され、または指定されたアドレスに画像データが書き込まれる。
【０００４】
また、階層構造を持つ画像データ、例えば、同一内容でただ解像度の異なる画像データを扱うには、解像度ごとにそれぞれ別々のメモリで画像データを記憶する。これによって、異なる解像度の画像データを扱うとき、それぞれのアドレスを指定してデータの読み出しと書き込みを行わなければならない。
【特許文献１】特開２００２−８３２９２号公報
【特許文献２】特開平８−５１５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来の画像データ処理装置において、画像データのアクセスは、外部から指定されたアドレスに基づいて行うのが一般的であった。このため、例えば、動き推定などの処理において、前フレームの画像データで検出した動きベクトルを基に、探索領域のオフセットならびに面積を少なくして動き検出の高速化と効率化を図ろうとすると、メモリアクセス時のアドレス制御が複雑になることと、アドレス制御のための回路部分を重複して持たなければならず、処理回路の規模が大きくなるという不具合があった。
【０００６】
一方、異なる解像度を持つ画像データを階層的に扱う場合、解像度の階層ごとに画像データを記憶しておき、データ処理を行うため、それぞれの解像度に対応した画像データを格納しているメモリに別々アクセスして、画像データの読み出しと書き込みを行う必要がある。これによって、画像データのアクセスが複雑になり、かつデータを格納するメモリの容量も階層の増加に伴って大きくなるという不具合があった。
【０００７】
さらに、画像メモリに格納されているある特定のオブジェクトの全画素データを取得しようとする場合、外部からそのオブジェクトの全画素データを格納するメモリのアドレスを順次指定し、指定されたメモリから画素データの読み出しを行う必要がある。この場合、アドレスの制御が複雑になり、データ読み出し時のアドレス制御の自由度が低かったという不具合があった。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、複合データを扱う場合のアドレス制御を容易に実現でき、かつアドレス制御のための回路を簡素化でき、階層構造を持つ異なる解像度の画像データの容量を低減しながら、画像データのアクセスを容易に実現できる半導体装置並びにデータ処理装置およびデータ処理方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、画像データである主データと、上記主データに対応付けられ、次の画像データである主データの読み出しのための情報を含む付加情報データを含む複合データを一つのアクセス単位として記憶する記憶手段と、アドレス生成手段と、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段に記憶されている上記複合データを読み出し、または、上記アドレス生成手段から印加された書き込みアドレスに基づいて上記記憶手段に上記複合データを書き込む、アクセス手段と、出力手段とを具備し、
上記アドレス生成手段は、上記記憶手段に上記複合データを書き込むとき、上記付加情報データを参照せずに書き込みアドレスを生成し、上記記憶手段に記憶されている複合データを読み出すとき、上記付加情報データを参照して読み出しアドレスを生成し、
上記出力手段は、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記アクセス手段が読みだした複合データに含まれる主データを出力する、
半導体装置が提供される。
【００１０】
好ましくは、上記記憶手段、上記アクセス手段、上記アドレス生成手段及び上記出力手段は、一つの半導体チップ上に形成されている。
【００１１】
また本発明によれば、画素データと、上記画素データに対応付けられ、次の画素データの読み出しのための情報を含む付加情報データとを含む複合データを一つのアクセス単位として記憶する記憶手段と、上記付加情報データを参照して読み出しアドレスを生成する、アドレス生成手段と、上記アドレス生成手段から印加された読み出しアドレスに基づいて上記記憶手段から複合データを読み出す、データ読み出し手段と、上記データ読み出し手段が読みだした複合データに含まれる画素データを出力する、出力手段と、を具備する、データ処理装置が提供される。
【００１２】
好ましくは、上記記憶手段は、第１の解像度をもつ第１の画像の画素データと、上記付加情報データとしての上記画素データに付加されたフラグデータとを含む複合データを一つのアクセス単位として記憶し、上記出力手段は、上記データ読み出し手段によって読み出した上記複合データに含まれている上記フラグデータに基づき、所定の画素データ単位で上記画素データを選択し出力する。
【００１３】
また好ましくは、当該データ処理装置は、上記出力手段により出力される画素データにより、上記第１の画像と異なる第２の解像度をもつ第２の画像を形成する画像処理手段をさらに備える。
【００１４】
好ましくは、当該データ処理装置は、上記第１の画像の画素データに対して、所定の画素ごとに１つの画素を選択し、当該選択された画素データを上記第２の画像を形成する第２の画素データとして、フラグデータを付加して上記複合データを生成する複合データ生成手段をさらに備える。
【００１５】
好ましくは、上記画像処理手段は、上記データ読み出し手段によって読み出された上記フラグデータに応じて、当該フラグデータに対応付けられた上記画素データが上記第２の画像を形成する画素データであるか否かを判断する判断手段と、上記判断手段の判断結果に応じて上記画素データを選択する選択手段とを有する。
【００１６】
好ましくは、上記データ処理装置は、画像データ処理装置であることを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置及びデータ処理装置、半導体装置によれば、アドレスの指定を容易にでき、データアクセスの効率化、高速化を実現できる。
すなわち、本発明のデータ処理装置によれば、付加情報として解像度の異なる複数の階層の画像データを示すフラグ信号を記憶することによって、解像度の高い下位階層の画素データと上位階層の画素データを示すフラグを読み出すことで、解像度の低い上位階層の画素データを得ることができる。これによって、下位階層の画素データとフラグ情報のみを記憶することで、異なる解像度を持つ画像信号を少ない記憶容量の画像メモリで記憶することができ、解像度変換などの画像処理を容易に実現できる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明に係る半導体装置、および、データ処理装置、たとえば、画像データ処理装置の一実施形態を示す構成図である。
図示のように、本発明の実施の形態の半導体装置は、メモリセルアレイ１０、アドレス発生部２０、アドレスデコード４２，４４、レジスタ５２，５４，６２，６４，６６を有する。
【００１９】
本実施形態の半導体装置において、メモリセルアレイ１０は、主データと付加情報データを含む複合データを一つのアクセス単位として記憶する。なお、ここで、アクセス単位とは、データを書き込みまたは読み出しの場合の単位を意味する。即ち、メモリセルアレイ１０において、データの書き込み及び読み出しは、複合データの単位で行われる。例えば、主データが１６ビットを有し、付加情報データが４ビットを有する場合、主データと付加情報データからなる複合データは２０ビットを有する。メモリセルアレイ１０において、データの書き込み及び読み出しは、ひとつの複合データを単位として、即ち２０ビット分を一括して行われる。
【００２０】
以下、図１に示す半導体装置の各構成部分について説明する。
メモリセルアレイ１０は、例えば、行列状に配置されている複数のメモリセルと、行列の各行ごとに配置されているワード線及び行列の各列ごとに配置されているビット線を備えている。ワード線を指定することにより、当該ワード線に接続されているメモリセルが指定され、また、ビット線を指定することにより、当該ビット線に接続されているメモリセルが指定される。さらに、ビット線を通じて、指定したメモリセルに対してデータを書き込み、または指定したメモリセルの記憶データを読み出すことができる。
【００２１】
このため、ワード線及びビット線をそれぞれ指定することによって、指定されたワード線とビット線との交点にあるメモリセルが選択され、当該選択メモリセルに対してデータの書き込みまたは読み出しを行うことができる。
なお、本実施形態のメモリセルアレイ１０において、アクセスは複合データを単位として行われる。即ち、一回の書き込みまたは読み出しにおいて、複合データのビット数分のメモリセルが一括して選択される。
【００２２】
アドレス発生部２０は、メモリセルアレイ１０に対して書き込みまたは読み出しを行うアドレスＡＤＲを発生する。その一例として、例えばアドレス発生部２０は、カウンタによって構成され、クロック信号ＣＫに応じてアドレスＡＤＲを生成して、レジスタ６２に供給する。
【００２３】
アドレス発生部２０によって生成したアドレスＡＤＲのうち、メモリセルアレイ１０に対して、列を指定するＸアドレスＡＤＲＸと行を指定するＹアドレスＡＤＲＹがそれぞれＸアドレスデコーダ４２及びＹアドレスデコーダ４４に入力される。
【００２４】
Ｘアドレスデコーダ４２は、入力されるＸアドレス（列アドレス）に応じて、メモリセルアレイ１０にある複数の列のうち、指定された列のみを選択する。本実施形態の半導体装置において、一回のアクセスにおいて、複数のメモリセルが指定される。即ち、Ｘアドレスデコーダ４２は、入力される列アドレスＡＤＲＸに応じて、複数本のビット線を選択する。
【００２５】
Ｙアドレスデコーダ４４は、入力されるＹアドレス（行アドレス）に応じて、メモリセルアレイ１０にある複数の行のうち、指定された行のみを選択する。
【００２６】
レジスタ６４と６６は、それぞれ書き込む主データ及び付加情報データを保持する。上述したように、本実施形態の半導体装置において、書き込みは複合データ単位で行われる。即ち、一回の書き込みにより、レジスタ６４に保持されている主データ及びレジスタ６６に保持されている付加情報データが一括してメモリセルアレイ１０の指定領域に書き込まれる。
【００２７】
レジスタ５２と５４は、それぞれメモリセルアレイ１０から読み出されている主データ及び付加情報データを保持する。本実施形態の半導体装置において、読み出しも複合データ単位で行われる。即ち、一回の読み出しにより、メモリセルアレイ１０の指定領域から一つの複合データが読み出される。当該複合データに含まれている主データがレジスタ５２に保持され、付加情報データがレジスタ５４に保持される。そして、レジスタ５２と５４の保持データがそれぞれ外部に出力される。
【００２８】
上述した構成を有する本実施形態の半導体装置において、アドレス発生部２０によって生成したアドレスＡＤＲに応じて、Ｘアドレスデコーダ４２及びＹアドレスデコーダ４４により、メモリセルアレイ１０における所定のビット線及びワードが選択され、それに応じて複合データのビット数分のメモリセルが指定される。書き込みのとき、レジスタ６４と６６に保持されている主データと付加情報データからなる複合データが一括して指定されたメモリセルに書き込まれる。一方、読み出しのとき、指定されたメモリセルから、複数ビットからなる複合データが一括して読み出され、当該複合データに含まれている主データがレジスタ５２によって保持され、付加情報データがレジスタ５４によって保持される。そして、これらのレジスタの保持データがそれぞれ外部に出力される。
【００２９】
このように、本実施形態の半導体装置において、メモリセルアレイ１０に対する書き込み及び読み出しが複合データを単位として行われる。このため、データアクセスの高速化を実現できる。従来主データと付加情報データをそれぞれ別々に取り扱う記憶方法では、主データと付加情報データがそれぞれ書き込み、または読み出しが行われるが、本実施形態によれば、一回のアクセスにおいて主データと付加情報データを含む複合データを一括してアクセスできる。これにより、データアクセスの高速化のほか、書き込み及び読み出しの制御を行う周辺回路の構成も簡略化でき、回路規模の削減を実現できる。
【００３０】
さらに、図１に示す半導体装置において、メモリセルアレイ１０、アドレス生成部２０を含む各構成部分は、並びに複合データを扱う他のデータ処理回路をすべて一つの半導体チップ上に形成されている。これによって、一つの半導体チップ上に大規模な機能回路を集積でき、複雑なデータ処理機能を一つのチップに集約することができ、処理の高速化が図れ、さらに半導体機器の小型化並びに低消費電力化を実現できる。
【００３１】
次に、本発明の半導体装置を適用したデータ処理装置、たとえば、画像データ処理装置の幾つかの実施形態について説明する。
【００３２】
第１実施形態
図２は本発明に係るデータ処理装置の第１の実施形態としての画像データ処理装置を示す概念図である。
図示のように、本実施形態の画像データ処理装置は、メモリセルアレイ１０、アドレス発生部２０、アドレス演算部３０、アドレスデコーダ４０及びレジスタ５０によって構成されている。
【００３３】
メモリセルアレイ１０には、画素データと各画素データに対応付けられている付加情報データとを含む複合データが格納されている。なお、本実施形態の画像データ処理装置において、画素データとそれに対応付けられた付加情報データを含む複合データが１つのアクセス単位として扱われる。即ち、メモリセルアレイ１０に対してデータの読み出し及び書き込みは、複合データのビット数分で一括して行われる。
【００３４】
メモリセルアレイ１０には、所定の単位、例えば、１フレームまたは複数フレームの画像の画素データとそれに対応付けられている付加情報データが記憶されている。なお、本実施形態の画像データ処理装置において、付加情報データは、例えば画像の動きベクトルを表す動きベクトルデータ（以下、便宜上単に動きベクトルと表記する）である。
【００３５】
本実施形態の画像データ処理装置は、各画素データに対応付けられた付加情報データを用いて、画像の動き推定に際して用いられる探索領域を過去の処理によって得られた動きベクトルを用いて予測、設定することによって、探索領域を小さくすることで、動きベクトルの推定における処理負荷を低減し、処理の高速化を図る。即ち、過去の動き推定結果を用いて、画像の動きに応じて探索領域を予測し、適宜設定することによって、等価的に大きな探索領域で動き推定を行うことができ、動き推定の効率化、高速化を実現しながら、推定精度の向上を実現する。
【００３６】
図３は、本実施形態における上述した動き推定の概念を示す概念図である。図示のように、例えば、フレーム単位で入力される画像データに対して、時間的に前後する２つのフレーム、即ち、図中の現在フレームと過去フレームにおいて、現在フレームにある注目ブロックにもっとも近いブロックが過去フレーム中の位置を求める。この結果に応じて、注目ブロックが連続するフレーム間の移動状況を推定でき、その移動状況を示す動きベクトルを求めることができる。
【００３７】
この場合、図３に示すように、例えば、現在フレームにある注目ブロックが過去フレームにおける位置を求めるため、通常ブロックマッチングという探索処理方法が利用される。ブロックマッチング処理では、予め過去フレームに指定された探索領域において、注目ブロックと同じ大きさの比較ブロックを取り出し、注目ブロックと画素ごとに差分を求める。そして、２つのブロックの全画素の差分の絶対値の和が算出される。探索領域において、垂直と水平方向に１画素ずつ比較ブロックの位置をずらしながら、比較ブロックと注目ブロックの画素ごとの比較が行われ、探索領域全体において処理を終えた時点で、もっとも差分の絶対値の和が小さかった位置に基づき、注目ブロックの動きベクトルが算出される。
【００３８】
上述した処理が探索領域全体に対して行われるので、ブロックマッチングのデータ処理量が大きい。このため、動き推定を高速に行う場合、高速で、演算能力の高い信号処理プロセッサを使用する必要がある。
【００３９】
画像の中に、動きのある物体（以下、オブジェクトと表記する）の動きは短い時間の間にある程度の連続性が認められる。このため、あるオブジェクトに注目した場合、これまでに推定した動きと近い推定結果が得られることが予測できる。即ち、あるオブジェクトに対して、過去の動きベクトルを参考に今回の動き推定を行うことで、探索領域をある程度絞ることができる。図３に示すように、注目ブロックに対して過去に求めた動きベクトルに基づき、新しい探索領域を予測て設定する。この新しい探索領域にブロックマッチングを行うことで、通常のブロックマッチングで用いる探索領域に比べて、より小さい探索領域で動き推定を実施することができ、動き推定における処理負荷を低減でき、効率的に動き推定を行うことができる。
【００４０】
図４は、本実施形態の動き推定処理を実現するための画像データ処理装置の一構成例を示すブロック図である。
図示のように、本例の画像データ処理装置は、メモリセルアレイ１０、カウンタ２２、加算器３２、Ｘアドレスデコーダ４２、Ｙアドレスデコーダ４４、レジスタ５２，５４、レジスタ６２，６４，６６及び選択回路７０によって構成されている。
【００４１】
以下、本例の画像データ処理装置の各構成部分について説明する。
メモリセルアレイ１０は、図２に示す本実施形態の概念図とほぼ同じように、画素データと付加情報データとを含む複合データを記憶する。
【００４２】
メモリセルアレイ１０において、指定された１つのアドレスにおいて、画素データと付加情報データを合わせて複数ビットのメモリ領域に対して書き込みまたは読み出しが行われる。例えば、読み出しのとき、指定されたアドレスに対して、メモリセルアレイ１０から、ｘ（ｘは整数、ｘ＞０）ビットの画素データと当該ｘビットの画素データに対応付けられたｙ（ｙは整数、ｙ＞０）ビットの付加情報データとを含む複合データが読み出される。即ち、１つのアドレス指定に対して、合計ｘ＋ｙビットの複合データに対してアクセスが行われる。
【００４３】
カウンタ２２は、外部から供給されるクロック信号ＣＫに応じて、カウント値ＣＮＴを更新し、このカウント値ＣＮＴを加算器３２に供給する。
加算器３２は、カウント値ＣＮＴと選択回路７０によって選択された信号を加算し、加算結果をアドレスＡＤＲとして、レジスタＡ（レジスタ６２）に供給する。
【００４４】
レジスタ６２は、加算器３２によって求められたアドレスＡＤＲをＸアドレスデコーダ４２及びＹアドレスデコーダ４４に供給する。
Ｘアドレスデコーダ４２は、例えば、レジスタ６２に保持されているアドレスＡＤＲの上位ｍビットに応じて、メモリセルアレイ１０においてカラムを選択するカラムデコーダである。
Ｙアドレスデコーダ４４は、例えば、レジスタ６２に保持されているアドレスＡＤＲの下位ｎビットに応じて、メモリセルアレイ１０においてロウを選択するロウデコーダである。
【００４５】
メモリセルアレイ１０において、Ｘアドレスデコーダ４２及びＹアドレスデコーダ４４によって選択されたメモリセルから、画素データＤp とそれに対応付けられた付加情報データＤa が読み出される。画素データＤp がレジスタＢ（レジスタ５２）に出力され、付加情報データＤa がレジスタＣ（レジスタ５４）に出力される。
【００４６】
レジスタ５２は、メモリセルアレイ１０から読み出した画素データＤp を保持し、外部に出力する。
レジスタ５４は、メモリセルアレイ１０から読み出した付加情報データＤa を保持し、外部に出力する。
【００４７】
レジスタ６４は、外部から入力される画素データを保持し、保持した画素データをメモリセルアレイ１０に供給する。
レジスタ６６は、外部から入力される付加情報データを保持し、保持した付加情報データをメモリセルアレイ１０に供給する。
レジスタ６４と６６の出力データを合わせて、複合データが形成される。即ち、本実施形態の画像データ処理装置において、レジスタ６４と６６によって、複合データ形成手段が構成されている。
【００４８】
選択回路７０は、レジスタ５４から読み出した付加情報データまたはデータ０の何れかを選択し、選択したデータを加算器３２に供給する。
図４に示すように、選択回路７０は、読み出し／書き込み信号（Ｒ／Ｗ）に応じて、入力データを選択して加算器３２に供給する。読み出しのとき、選択回路７０は付加情報データを選択して加算器３２に供給し、書き込みのとき、選択回路７０はデータ“０”を選択して加算器３２に供給する。
【００４９】
次に、上述した構成を有する本実施形態の画像データ処理装置の動作について説明する。
【００５０】
本実施形態の画像データ処理装置において、メモリセルアレイ１０において、画素データ及び画素データに対応付けられた付加情報データを含む複合データが記憶されている。ここで、付加情報データは、例えば、過去の画素データに基づいた動き推定で得られた動きベクトルである。
【００５１】
書き込みのとき、選択回路７０によってデータ“０”が選択されるので、カウンタ２２によって出力されるカウント値ＣＮＴは、アドレスＡＤＲとしてレジスタ６２に供給される。この場合に、カウント値ＣＮＴに応じてメモリセルアレイ１０において順次記憶領域が選択され、選択された記憶領域に外部から入力される画素データと付加情報データとを含む複合データが書き込まれる。
【００５２】
読み出しのとき、選択回路７０によって、メモリセルアレイ１０から読み出された付加情報データが選択され、加算器３２に供給される。加算器３２において、カウンタ２２によって生成されたカウント値ＣＮＴに付加情報データが加算され、当該加算結果がアドレスＡＤＲとしてＸアドレスデコーダ４２及びＹアドレスデコーダ４４に供給される。
【００５３】
本実施形態の画像データ処理装置において、メモリセルアレイ１０から読み出しを行う場合、まず、指定されたアドレスから画素データとそれに対応付けられた付加情報データをそれぞれ読み出して、付加情報データを選択回路７０を介して加算器３２に供給する。これに応じて、カウンタ２２によって発生されたカウント値ＣＮＴに付加情報データ、即ち、過去に求めた動きベクトルが加算される。これによって、動き推定のための新しい探索領域が設定される。この新しい探索領域において、例えば、ブロックマッチングによって動き推定を行い、注目の画像ブロックの動きベクトルが求められる。
【００５４】
このように、本実施形態の画像データ処理装置において、動き推定において過去に求められた動きベクトルに基づき、新しい探索領域を設定し、この新しい探索領域においてブロックマッチングを行うことで、通常のブロックマッチング処理で用いる探索領域に比べて、面積の小さい探索領域で動き推定を行うことができるので、動き推定のための処理負荷を低減でき、効率的に動き推定を行うことができる。
【００５５】
第２実施形態
図５は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第２の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、画像メモリ１００、画素選択器１２０、選択回路１３０及び判定回路１４０によって構成されている。
【００５６】
以下、本実施形態の画像データ処理装置の各構成部分について説明する。
【００５７】
画像メモリ１００は、画素データと付加情報データとを含む複合データを記憶する。本実施形態の画像データ処理装置において、画素データに対応付けられた付加情報データは、例えば、解像度の異なる複数の階層をもつ画像において、下位の階層の画素データのうち上位階層の画素データを形成する画素を示すフラグデータである。
【００５８】
画素選択器１２０は、画像メモリ１００に記憶されている画素データに応じて、付加情報データであるフラグデータＦＬＧを生成する。そして、生成したフラグデータＦＬＧを付加情報データとして、画素データに対応付けて複合データを生成して、画像メモリ１００に格納する。
【００５９】
判定回路１４０は、画像メモリ１００から読み出した複合データに含まれている付加情報データに基づき、選択制御信号ＳC を生成し、選択回路１３０に供給する。
選択回路１３０は、判定回路１４０からの選択制御信号ＳC に応じて画像メモリ１００から読み出した画素データを選択して出力する。
【００６０】
以下、本実施形態の画像データ処理装置の動作について説明する。
上述したように、本実施形態の画像データ処理装置において、画像メモリ１００は、画素データと画素データに対応付けられた付加情報データを含む複合データを記憶する。
また、本実施形態において、付加情報データは、例えば、解像度の異なる画像データを表す場合、解像度の高い下位階層の画素データに対して、その上位にある解像度の低い画像を形成する画素データを示すフラグデータである。
【００６１】
図６は、上位階層と下位階層の画像を形成する画素データを示す概念図である。図示のように、例えば、下位階層の４つの画素データに対して、上位階層に１つの画素データが関連付けられている。下位階層の画像において４つの画素ごとに１つの画素が上位階層の画素として選択される。これによって、上位階層と下位階層の画素データによって、解像度の異なる画像を表示することができる。
【００６２】
本実施形態の画像データ処理装置において、上位階層の画素データと下位階層の画素データを別々に保存せず、図５に示すように、１つの画像メモリ１００によって、下位階層と上位階層の画素データを同時に格納する。これを実現するために、下位階層の画素データに付加情報データ、即ち、フラグデータＦＬＧが付与される。画像メモリ１００において、下位階層の画素データとそれに対応付けられたフラグデータＦＬＧからなる複合データが格納される。
【００６３】
次に、付加情報データの生成について説明する。
付加情報データは、図５に示す画素選択器１２０によって生成される。画素選択器１２０は、画像メモリ１００に格納されている下位階層の画素データに対して、４つの画素ごとに１つの画素を選択して、その画素を示すフラグデータＦＬＧを生成する。画素選択器１１０によって生成されるフラグデータＦＬＧは、付加情報データとして画素データに付加されて、複合データが生成され、画像メモリ１００に記憶される。
【００６４】
画素選択器１２０における画素の選択は、予め設定された選択方法に基づいて行われる。選択方法として、最頻値画素、中央値（メディアン）画素、平均値にもっとも近い画素などから指定される。
最頻値画素は、即ち、４つの画素のうち、もっとも出現頻度の高い画素である。また、中央値画素は、４つの画素の画素データを用いて、所定のフィルタ処理、例えば、メディアンフィルタ処理を行い、フィルタ処理の結果にもっとも近い画素データが選択される。
また、４つの画素データの平均値にもっとも近い画素データを選択することもできる。
【００６５】
画素選択器１２０において、上述した何れかの方法によって４つの画素ごとに上位階層の１画素を選択して、選択された画素を示すフラグデータＦＬＧを生成する。フラグデータＦＬＧは、例えば、１ビットからなり、以下、これを付加情報ビットとも表記する。４つの画素のうち、上位階層の画素データとして選択された画素に対応する付加情報ビットが、例えば、“１”に設定され、他の３つの画素に対応する付加情報ビットが“０”に設定される。
【００６６】
本実施形態の画像処理装置において、画素データが入力されるとき、画素選択器１２０において、予め決められた選択方法を用いて、入力される画素データ４つごとに１つの画素データを上位階層の画像を形成する画素データとして選択して、この画素データに対応する付加情報ビットを“１”に設定する。そして、他の３つの画素に対応する付加情報ビットを“０”に設定する。
このように、画素選択器１２０において、入力される画素データに応じて付加情報ビットが生成され、そして、画素データとそれに対応付けられる付加情報ビットを合わせて、複合データが生成されて画像メモリ１００に格納される。
【００６７】
画像メモリ１００から画素データを読み出すとき、画素データとそれに対応付けられた付加情報ビットが同時に読み出される。付加情報ビットが判定回路１４０に出力され、判定回路１４０において付加情報ビットに応じて、上位階層の画素データを選択して出力する。以下、画素データ読み出し時の動作について説明する。
【００６８】
下位階層の画素データが要求されたとき、選択回路１３０は選択を行わず、画像メモリ１００から読み出した複合データに含まれている画素データと取り出して外部に出力される。
一方、上位階層の画素データが要求されたとき、選択回路１３０は、画像メモリ１００から読み出した複合データに含まれている付加情報ビットに応じて、画素データを選択して出力する。
【００６９】
画像メモリ１００から読み出された複合データに含まれている付加情報ビットが判定回路１４０に出力される。判定回路１４０において、付加情報ビットの値に応じて、選択制御信号ＳC が生成され、選択回路１３０に出力される。例えば、付加情報ビットが“０”のとき、選択制御信号ＳC がローレベルに保持され、逆に付加情報ビットが“１”のとき、選択制御信号ＳC がハイレベルに保持される。このため、選択回路１３０は、判定回路１４０から入力される選択制御信号ＳC に応じて、画素データ記憶部１１０から読み出された画素データを選択して出力する。即ち、選択制御信号ＳC がハイレベルのとき、選択回路１３０はその画素データを選択して出力する。逆に、選択制御信号ＳC がローレベルのとき、選択回路１３０はその画素データを掃き捨てる。
【００７０】
このように、本実施形態の画像データ処理装置において、付加情報ビットに応じて、判定回路１４０及び選択回路１３０によって、上位階層の画素データを選択して出力することができる。これによって、下位階層の画素データ及び付加情報データを記憶することで、異なる解像度を持つ下位階層と上位階層の画素データを記憶することができる。
【００７１】
図７は、本実施形態の画像メモリ１００に記憶されている画素データ及び付加情報データを示す概念図である。図示のように、画素データは、複数のビットからなり、それによって下位階層の画像を表示することができる。そして、各画素データに付加情報データが対応付けられている。付加情報データが、上述した例では、１ビットのデータからなるが、本発明において、ビット数はこれに限定されるものではない。ビット数の増加は、画像メモリの容量の増大を招くが、付加情報の情報量が増える。例えば、付加情報のビット数をさらに増やすことで、２層以上の階層を表すことが可能である。これによって、解像度が異なる２以上の
階層をもつ画素データを１つの画像メモリによって記憶することが可能である。
【００７２】
なお、図７に示す階層構造の画素データでは、上位階層の画素数が下位階層の１／４となる。本発明の画像データ処理装置において、上位階層と下位階層の画素数の比は、他の値でもよい。図８には、上位階層と下位階層の対応関係の幾つかの例を示している。
【００７３】
図８（ａ）は、図６に示す例と同様に、下位階層の４画素に対して、上位階層の１画素が選択される。図８（ｂ）では、下位階層の２画素に対して、上位階層の１画素が選択される。また、同図（ｃ）の例では、下位階層の９画素に対して、上位階層の１画素が選択される。同図（ｄ）の例では、下位階層の６画素に対して、上位階層の１画素が選択される。
【００７４】
図９は、本実施形態の画像データ処理装置の他の構成例を示している。
本例の画像データ処理装置では、画素選択器１２０ａ以外の各構成部分は、図５に示す画像データ処理装置の各対応部分とほぼ同じ構成を有する。本例の画素選択器１２０ａは、図９に示すように、外部から入力される画素関係信号Ｓd に応じて、画素データを選択し、それに応じてフラグデータＦＬＧまたは他の付加情報データを生成し、画素データに付加して複合データを生成し、画像メモリ１００に格納する。
【００７５】
画素選択器１２０ａは、外部から入力される画素関係信号Ｓd に従って、上位階層の画素を選択する。ここで、上位階層の画素を選択する場合、画素関係信号Ｓd によって指定された解像度に応じて、下位階層の所定数の画素から、上位階層の画素を選択する。
【００７６】
これによって、画素関係信号Ｓd に従って上位階層の画像の解像度を制御することが可能である。即ち、下位階層の画素に対して、例えば、図８に示した例のように、４画素ごとに上位階層の１画素を選択する以外に、上位階層と下位階層の画素数の比を任意の値に設定することが可能である。
【００７７】
上述したように、図９に示す画像データ処理装置の構成例では、画素選択器１
２０ａが上位階層の画素を選択する場合、外部から入力される画素関係信号Ｓd
に従って、上位階層の解像度が設定される。この解像度に従って、下位階層の画素から上位階層の画素が選択される。
なお、本発明の画像データ処理装置において、画素関係信号Ｓd は上位階層の解像度を制御するほか、例えば、上位階層の画素を選択する方法を制御することも可能である。即ち、画素選択器１２０ａは、上述した最頻値画素、中央値画素及び平均値画素などの選択方法のうち、画素関係信号Ｓd によって指定された方法で上位階層の画素を選択する。
【００７８】
以上説明したように、本実施形態によれば、画像メモリ１００に画素データと画素データに対応付けられた付加情報データを含む複合データが画像メモリ１００に格納され、画素データは下位階層の画素データであり、付加情報データは、例えば、上記下位階層と異なる解像度の上位階層の画素データを示すフラグデータＦＬＧである。画素選択器１２０によって、画素データに応じて所定の選択方法で上位階層の画素を選択し、当該選択された上位階層の画素を示すフラグデータＦＬＧを生成し、画素データとともに画像メモリ１００に書き込む。上位階層の画素データを読み出すとき、フラグデータＦＬＧに従って、所定数の下位階層の画素から上位階層の画素を選択して、その画素データを出力するので、画像メモリの容量を大幅に増加させることなく、解像度の異なる複数の階層の画素データを記憶することができる。
【００７９】
第３実施形態
図１０は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第３の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、メモリセルアレイ１０、アドレス発生部２０、選択回路２４、Ｘアドレスデコーダ４２、Ｙアドレスデコーダ４４、レジスタ５２，５４及びレジスタ６２，６４，６６によって構成されている。
【００８０】
本実施形態の画像データ処理装置において、画素データに対応付けられた付加情報データは、次の画素データを読み出すための読み出しアドレスからなる。即ち、メモリセルアレイ１０から画素データを読み出す場合、所定のアドレスを指定して複合データを読み出して、当該読み出した複合データに含まれている付加情報データは、次の複合データを読み出すときのアドレスを示している。このため、当該付加情報データをアドレスとして、Ｘアドレスデコーダ及びＹアドレスデコーダに供給すれば、指定された次の複合データを読み出すことができる。これによって、例えば、一つのオブジェクトを構成するすべての画素データを順次読み出すことができ、アドレスの制御を簡単に実現できる。
【００８１】
本実施形態の画像データ処理装置は、図４に示す本発明の画像データ処理装置の第１の実施形態に較べて、アドレス発生部２０及び選択回路２４以外の各構成部分は、ほぼ同じ構成を有する。このため、以下、本実施形態におけるアドレス発生部２０及び選択回路２４を中心に、本実施形態の画像データ処理装置について説明する。
【００８２】
アドレス発生部２０は、画素データを読み出すためのアドレスを生成し、選択回路２４を介してレジスタ６２に供給する。そして、レジスタ６２に保持されているアドレスのうち、ＸアドレスＡＤＲＸ、即ち、列アドレスがＸアドレスデコーダ４２に、ＹアドレスＡＤＲＹ、即ち、行アドレスがＹアドレスデコーダ４４にそれぞれ入力される。このため、行アドレス及び列アドレスによって指定されたメモリセルから、複合データが読み出される。
【００８３】
読み出された複合データに含まれている画素データがレジスタ５２に保持され、外部に出力される。一方、複合データに含まれている付加情報データがレジスタ５４に保持されて、選択回路２４に出力される。
【００８４】
選択回路２４は、アドレス発生回路２０によって発生したアドレスＡＤＲ０とレジスタ５４から入力される付加情報データの何れかを選択して、選択されたアドレスＡＤＲをレジスタ６２に出力する。
【００８５】
上述したように、本実施形態の画像データ処理装置において、付加情報データは、次の画素データを読み出すためのアドレスを示している。即ち、付加情報データをアドレスＡＤＲとしてＸアドレスデコーダ４２及びＹアドレスデコーダ４４に指定することによって、次に所望の画素データを読み出すことができる。これによって、例えば、一つのオブジェクトを構成する複数の画素において、各画素データに次の画素を格納するメモリセルアレイ１０のアドレスを付加情報データとして指定することによって、オブジェクトを構成するすべての画素データを順次読み出すことができ、かつアドレスの指定を容易に実現できる。
【００８６】
次に、上述した構成を有する本実施形態の画像データ処理装置の動作について説明する。
まず、選択回路２４は、アドレス発生部２０によって発生したアドレスＡＤＲ０を選択して、レジスタ６２に出力する。
【００８７】
レジスタ６２によって選択回路２４から入力されるアドレスを保持し、さらにそれに含まれている行アドレスＡＤＲＹ及び列アドレスＡＤＲＸをそれぞれＹアドレスデコーダ４４及びＸアドレスデコーダ４２に出力する。
Ｘアドレスデコーダ４２及びＹアドレスデコーダ４４は、それぞれ入力される列アドレスＡＤＲＸ及び行アドレスＡＤＲＹに応じて、メモリセルアレイ１０において所定のメモリセルを指定する。
【００８８】
メモリセルアレイ１０において、Ｘアドレスデコーダ４２及びＹアドレスデコーダ４４によって指定されたメモリセルに記憶されている複合データが読み出される。即ち、本実施形態において、メモリセルアレイ１０は、前述した他の実施形態と同様に、複合データを単位としてアクセスが行われる。
【００８９】
メモリセルアレイ１０から読み出された複合データのうち、画素データがレジスタ５２に保持され、付加情報データがレジスタ５４に保持される。そして、レジスタ５２に保持されている画素データが外部に出力され、レジスタ５４に保持されている付加情報データが外部に出力されるとともに、選択回路２４にも出力される。
【００９０】
そして、次回の読み出しを行うとき、選択回路２４によって、レジスタ５４から入力される付加情報データが選択される。当該付加情報データがレジスタ６２に入力され、それに含まれている行アドレスＡＤＲＹ及び列アドレスＡＤＲＸがそれぞれＹアドレスデコーダ４４及びＸアドレスデコーダ４２に入力され、これらのアドレスに応じてメモリセルアレイ１０において所望のメモリセルが選択される。
【００９１】
上述したように、例えば、所望のオブジェクトに含まれているすべての画素データを読み出す場合、まず、予め設定された初期画素に対応する初期アドレスをアドレス発生部２０によって発生する。当該初期アドレスに応じて、最初の画素データを含む複合データが読み出され、それに含まれている付加情報データによって次の読み出しアドレスが指定されるので、各画素データを含む複合データを順次に読み出すことができる。また、こうした読み出し制御によって、初期アドレスを発生するためのアドレス発生部２０と選択回路２４によってアドレスの指定をでき、簡易な回路構成によって読み出しアドレスの制御を実現できる。
【００９２】
第４実施形態
図１１は本発明に係るデータ処理装置、たとえば、画像データ処理装置の第４の実施形態を示す構成図である。
図示のように、本実施形態の画像データ処理装置は、画像メモリ２００、アドレス生成回路２２０、選択回路２３０、アドレスバッファ２４０、ロウデコーダ２５０、カラムデコーダ２６０及び入出力バッファ２７０によって構成されている。
【００９３】
以下、本実施形態の画像データ処理装置の各構成部分について説明する。
画像メモリ２００は、画素データと画素データに対応付けられた付加情報データからなる複合データを記憶する。また、本実施形態の画像メモリ２００は、前述した本発明の他の各実施形態のメモリセルアレイと同様に、複合データを一つのアクセス単位としてデータの書き込みまたは読み出しを行う。
即ち、画像メモリ２００において、入力されたアドレスに応じて、当該アドレスによって指定されたメモリセルが選択され、選択されたメモリセルに対して、画素データ及びそれに対応付けられた付加情報データを含む複合データの書き込みまたは読み出しが行われる。
【００９４】
なお、本実施形態の画像データ処理装置において、付加情報データは、例えば、画素データを読み出すときの走査方向を示す走査方向情報である。走査方向情報に基づき画素データの読み出しについて後に詳しく説明する。
【００９５】
アドレス生成回路２２０は、画像メモリ２００から読み出した複合データに含まれる付加情報データ、即ち、走査方向情報に基づき、次の複合データを読み出すためのアドレスＡＤＲ１を生成し、選択回路２３０に供給する。
なお、走査方向情報に基づくアドレスＡＤＲ１の生成について後にさらに詳しく説明する。
【００９６】
選択回路２３０は、選択制御信号ＳC に従って、外部から供給されるアドレスＡＤＲ０またはアドレス生成回路２２０によって生成されたアドレスＡＤＲ１の何れかを選択して、アドレスバッファ２４０に出力する。
アドレスバッファ２４０は、選択回路２３０によって選択されたアドレスＡＤＲを保持し、ロウデコーダ２５０及びカラムデコーダ２６０にそれぞれ出力する。
【００９７】
ロウデコーダ２５０及びカラムデコーダ２６０は、アドレスバッファ２４０から入力されるアドレスに応じて、画像メモリ２００に対してアドレスによって指定されたメモリセルを選択する。
【００９８】
入出力バッファ２７０は、書き込みデータまたは読み出しデータを保持する。書き込みのとき、入出力バッファ２７０に保持されている書き込みデータがロウデコーダ２５０及びカラムデコーダ２６０によって選択されたメモリセルに書き込まれる。読み出しのとき、ロウデコーダ２５０及びカラムデコーダ２６０によって選択されたメモリセルから読み出したデータが、入出力バッファ２７０によって保持され、外部に出力される。
【００９９】
以下、本実施形態の画像データ処理装置の動作について説明する。
本実施形態の画像データ処理装置は、画像メモリ２００から複合データを読み出すとき、通常の動作モードと始点指定モードの２つの動作モードで動作可能である。
【０１００】
通常の動作モードにおいて、外部から入力されるアドレスＡＤＲ０が選択回路２３０によって選択され、アドレスバッファ２４０に入力される。そして、ロウデコーダ２５０及びカラムデコーダ２６０は、アドレスバッファ２４０から供給されたアドレスに応じて、画像メモリ２００において指定されたメモリセルを選択する。このため、通常動作モードにおいて、外部からのアドレスＡＤＲ０によって指定されたメモリセルに対して、データの書き込みまたは読み出しが行われる。
【０１０１】
始点指定モードにおいて、例えば、読み出しの開始点である１つの開始画素に対応するアドレスＡＤＲ０が指定される。画像メモリ２００から当該開始画素に対応する画素データ及び付加情報データを含む複合データが読み出される。そして、読み出した複合データに含まれている付加情報データがアドレス生成回路２２０に入力され、アドレス生成回路２２０により付加情報データに従って次の読み出しのアドレスＡＤＲ１が生成される。２回目の読み出しでは、選択回路２３０においてアドレス生成回路２２０によって生成されたアドレスＡＤＲ１が選択され、これに応じてロウデコーダ２５０及びカラムデコーダ２６０により、アドレスＡＤＲ１が指定したメモリセルが選択され、選択メモリセルから画素データ及び付加情報データを含む複合データが読み出される。
【０１０２】
このように、始点指定モードで動作するとき、最初に開始画素のアドレスを指定するのみで、以降この開始画素に対応付けられた付加情報データに応じて、次回の読み出しアドレスが自動的に生成されるので、一回のアドレス指定によって所定の画像領域にあるすべての画素データを読み出すことが可能となる。このため、始点指定モードは、例えば、画像に含まれている所定のオブジェクトにあるすべての画素データを読み出すときに有効である。この場合、オブジェクトにあるすべての画素データを順次走査できるように、始点画素から次の画素のアドレスを指定する走査情報データを生成し、この走査情報データを付加情報データとして、画素データに対応付けて複合データを生成して画像メモリ２００に格納する。これによって、読み出しのとき、開始画素に対応するアドレスＡＤＲ０だけを選択回路２３０に入力すれば、画像メモリ２００から読み出した複合データに含まれている付加情報データに応じて、次の読み出しアドレスが自動的に生成されるので、所望のオブジェクトに含まれる全画素データを順次読み出すことができる。
【０１０３】
次に、図１２と図１３を参照しつつ、本実施形態の画像データ処理装置における付加情報について説明する。
図１２は、本実施形態の画像メモリ２００に格納されている画素データ及び付加情報データを含む複合データの一例を示す概念図である。図示のように、各画素データに付加情報データである走査方向データが対応付けられている。画像メモリ２００において、画素データとそれに対応付けられている走査方向データからなる複合データが記憶される。
【０１０４】
図１３は、走査方向データの一例を示している。図１３に示す例において、走査方向は３ビットのデータによって示されている。即ち、この例では、全部で８つの方向を走査方向として表記することができる。この走査方向データによって、１つの画素とそれに隣接する画素の位置関係が示される。
【０１０５】
図１３に示す走査方向データを付加情報データとして、画像データに付加して複合データを生成し、画像メモリ２００に格納することによって、読み出しのとき、この走査方向データに応じて、次回の読み出しの対象となる画素の位置を取得することができる。そして、アドレス生成回路２２０において、取得した画素位置に応じてその画素データに対応するアドレスが計算できる。計算したアドレスに応じて画像メモリ２００から、次の複合データが読み出される。当該複合データに含まれている走査情報データに応じて、さらに次の画像データを含む複合データを読み出すアドレスを計算できる。このように、読み出した複合データに含まれている走査方向データに応じて、次回の読み出し時のアドレスを算出できるので、所望のオブジェクトに含まれているすべての画素データを順次に読み出すことができる。
【０１０６】
また、走査方向データを用いて次回の読み出しアドレスを演算できるほか、図１３に示す走査方向データに対して、所定の処理を施すことによって走査方向を所望の方向に設定することが可能である。例えば、走査方向を示す３ビットのデータのうち、上位ビットを反転させることによって、走査方向を反転させることができる。また、３ビットの走査方向データに“００１”を加算することで、走査方向を時計廻りで４５°回転することができる。同様に、３ビットの走査方向データから“００１”を減算することで、走査方向を反時計廻りで４５°回転することができる。
【０１０７】
次に、走査方向データを用いたアドレスの演算について、具体例を用いて説明する。当該アドレスの演算処理は、図１１に示すアドレス生成回路２２０によって行われる。
【０１０８】
図１４は、走査方向データに基づいて、所定の形状を有するオブジェクトの画素データを読み出す場合の画素指定の一例を示している。
図１４において、例えば、画素Ｐ０は開始画素である。読み出しにおいて、最初に開始画素Ｐ０に対応するアドレスが外部から入力される。このアドレスに応じて、開始画素Ｐ０の画素データ及びそれに対応付けられた付加情報データ、即ち、走査方向データが読み出される。アドレス生成回路２２０によって、画素Ｐ０に対応付けられた走査方向データＤ０に基づき、次の読み出し対象となる画素Ｐ１に対応するアドレスが生成され、これに応じて画素Ｐ１の画素データ及びそれに対応付けられた走査方向データＤ１が読み出される。そして、読み出した走査方向データに基づき、さらに次の読み出し対象となる画素Ｐ２に対応するアドレスＤ２が生成される。
【０１０９】
ここで、例えば、一画面におけるすべての画素データが画面の上部端から各行ごとに画像メモリ２００に格納される。各画像データ及びそれに対応付けられた付加情報データにより複合データが形成され、各複合データに増加順にアドレスが付与される。
【０１１０】
各複合データに付与されたアドレスには、行アドレスと列アドレスが含まれている。ここで、行アドレスは、画面の上端から下端に向かって、一行ごとに増加し、また、列アドレスは、画面の左端から右端に向かって、一列ごとに増加すると仮定する。
【０１１１】
また、図１３に示す走査方向データは、画面上実際の移動方向に対応すると仮定する。このため、例えば、走査方向データが“０１０”の場合、画面上一つ右の画素を示し、走査方向データが“１００”の場合、画面上一つ下の画素を示す。
【０１１２】
ここで、現在の読み出しアドレスをＡＤＲi とし、次の読み出しアドレスをＡＤＲi+1 とする。また、現在の読み出しアドレスＡＤＲi によって指定されたメモリセルから読み出した複合データに含まれている走査方向データをＤi とする。
読み出しアドレスＡＤＲi には、行アドレスＡＤＲＹi と列アドレスＡＤＲＸi が含まれている。即ち、ＡＤＲi ＝（ＡＤＲＹi ，ＡＤＲＸi ）である。同様に、読み出しアドレスＡＤＲi+1 には、行アドレスＡＤＲＹi+1 と列アドレスＡ
ＤＲＸi+1 が含まれている。即ち、ＡＤＲi+1 ＝（ＡＤＲＹi+1 ，ＡＤＲＸi+1
）である。
【０１１３】
走査方向データＤi ＝０００〜１１１までの各データに応じて、現在の読み出しアドレスＡＤＲi から次の読み出しアドレスＡＤＲi+1 を求める演算は、次に示す数１〜数８によって行われる。
【０１１４】
［数１］
Ｄi ＝０００のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi −１
ＡＤＲＸi+1 ＝ＡＤＲＸi
【０１１５】
［数２］
Ｄi ＝００１のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi −１
ＡＤＲＸi+1 ＝ＡＤＲＸi ＋１
【０１１６】
［数３］
Ｄi ＝０１０のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi 
ＡＤＲＸi+1 ＝ＡＤＲＸi ＋１
【０１１７】
［数４］
Ｄi ＝０１１のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi ＋１
ＡＤＲＸi+1 ＝ＡＤＲＸi ＋１
【０１１８】
［数５］
Ｄi ＝１００のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi ＋１
ＡＤＲＸi+1 ＝ＡＤＲＸi
【０１１９】
［数６］
Ｄi ＝１０１のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi ＋１
ＡＤＲＸi+1 ＝ＡＤＲＸi −１
【０１２０】
［数７］
Ｄi ＝１１０のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi 
ＡＤＲＸi+1 ＝ＡＤＲＸi −１
【０１２１】
［数８］
Ｄi ＝１１１のとき、
ＡＤＲＹi+1 ＝ＡＤＲＹi −１
ＡＤＲＸi+1 ＝ＡＤＲＸi −１
【０１２２】
走査方向データＤi に応じて、上述した数１〜数８の何れかによって、次回の読み出しアドレスＡＤＲi+1 に含まれている列アドレスＡＤＲＹi+1 と行アドレスＡＤＲＸi+1 を演算できる。このように算出したアドレスＡＤＲi+1 を用いて、画像メモリ２００から次の画素に対応する複合データを読み出せる。
【０１２３】
上述したように、始点モードにおいて、開始画素のアドレスを与えるだけで、各画素に対応付けられた付加情報データ、即ち走査方向データに基づき、次の読み出し対象の画素データのアドレスが自動的に生成されるので、所望のオブジェクトにおけるすべての画素に対応する画素データを順次に読み出すことができ、オブジェクトの画素データの読み出し制御が容易に実現できる。
【０１２４】
以上説明したように、本実施形態の画像データ処理装置によれば、通常モードと始点指定モードの２つの動作モードが設けられ、通常モードのとき、外部から入力されたアドレスＡＤＲ０に応じて、画像メモリ２００に記憶されている画素データのうち、所定の画素データ及びそれに対応付けられた付加情報データを記憶するメモリセルに対してアクセスが行われる。始点指定モードにおいて、開始画素に対応するアドレスが外部から指定され、それに応じて開始画素の画素データ及びそれに対応付けられた付加情報データが読み出され、当該付加情報データに基づき、アドレス生成回路２２０によって次の読み出し対象となる画素データに対応するアドレスが生成される。これによって、開始画素のみを指定することで、所望のオブジェクトにある各画素データに対応するアドレスが自動的に更新されるので、オブジェクトに含まれるすべての画素データを順次読み出すことが可能となり、オブジェクトの画素データの読み出しにおけるアドレス制御を容易に実現できる。
【０１２５】
以上説明したように、本発明の実施の形態の半導体装置及び画像データ処理装置によれば、主データと当該主データに対応付けられた付加情報データからなる複合データを一つのアクセス単位として書き込みまたは読み出しが行われる。このため、アドレスの指定を容易にでき、データアクセスの効率化、高速化を実現できる。
画素データとそれにに対応付けられた付加情報データを含む複合データが画像メモリの所定の領域に記憶され、読み出しのとき、指定された画素の画素データとともに、その画素に対応付けられた付加情報データも同時に読み出される。当該付加情報データに基づいて所定の画像データ処理を実現できる。
例えば、付加情報として、連続して入力されるフレーム画像において所定の注目ブロックに対応する過去の動きベクトルを格納することで、動き推定において当該過去の動きベクトルに応じて探索領域を適宜予測して設定することによって、例えばブロックマッチング処理における探索領域を小さく設定することができ、等価的に大きな探索領域において動き推定を実現でき、動き推定の高速化、効率化を実現でき、推定精度の向上を実現できる。
また、本発明の画像データ処理装置によれば、付加情報として解像度の異なる複数の階層の画像データを示すフラグ信号を記憶することによって、解像度の高い下位階層の画素データと上位階層の画素データを示すフラグを読み出すことで、解像度の低い上位階層の画素データを得ることができる。これによって、下位階層の画素データとフラグ情報のみを記憶することで、異なる解像度を持つ画像信号を少ない記憶容量の画像メモリで記憶することができ、解像度変換などの画像処理を容易に実現できる。
さらに、本発明の画像データ処理装置によれば、付加情報として、ある注目のオブジェクトにおける画素の走査方向を示す走査方向情報を記憶し、読み出しのとき、読み出しの開始点となる開始画素のアドレスのみを指定することで、当該開始画素の画素データに対応付けられた付加情報データから次の読み出し対象の画素データのアドレスが自動的に生成できるので、オブジェクトを形成するすべての画素の画素データを順次読み出すことができる。これによって、任意の形状を有するオブジェクトの画素データの読み出しにおいて、アドレス制御を容易に実現できるという利点がある。
【図面の簡単な説明】
【０１２６】
【図１】本発明に係る半導体装置の一実施形態を示す構成図である。
【図２】本発明に係る画像データ処理装置の第１の実施形態を示す概念図である。
【図３】ブロックマッチング処理による画像信号の動き推定を示す図である。
【図４】画像データ処理装置の第１の実施形態の一構成例を示すブロック図である。
【図５】本発明に係る画像データ処理装置の第２の実施形態を示すブロック図である。
【図６】上位階層と下位階層の画素データを示す概念図である。
【図７】画像メモリに記憶されている画素データ及び付加情報データを示す概念図である。
【図８】解像度の比が異なる上位階層と下位階層の画素データの例を示す図である。
【図９】画像データ処理装置の第２の実施形態の他の構成例を示すブロック図である。
【図１０】本発明に係る画像データ処理装置の第３の実施形態を示すブロック図である。
【図１１】本発明に係る画像データ処理装置の第４の実施形態を示すブロック図である。
【図１２】画像データ処理装置の第４の実施形態における画素データと走査方向情報を示す概念図である。
【図１３】走査方向データの一例を示す図である。
【図１４】走査方向データに基づき所望のオブジェクトから画素データの読み出しを示す図である。
【符号の説明】
【０１２７】
１０…メモリセルアレイ、２０…アドレス発生部、３０…アドレス演算部、４０…アドレスデコーダ、５０…レジスタ、７０…選択回路、１００…画像メモリ、１２０，１２０ａ…画素選択器、１３０…選択回路、１４０…判定回路、２００…画像メモリ、２２０…アドレス発生回路、２３０…選択回路、２４０…アドレスバッファ、２５０…ロウデコーダ、２６０…カラムデコーダ、２７０…入出力バッファ。
【図１】
0004650459.tif 000002
【図２】
0004650459.tif 000003
【図３】
0004650459.tif 000004
【図４】
0004650459.tif 000005
【図５】
0004650459.tif 000006
【図６】
0004650459.tif 000007
【図７】
0004650459.tif 000008
【図８】
0004650459.tif 000009
【図９】
0004650459.tif 000010
【図１０】
0004650459.tif 000011
【図１１】
0004650459.tif 000012
【図１２】
0004650459.tif 000013
【図１３】
0004650459.tif 000014
【図１４】
0004650459.tif 000015