(57)【特許請求の範囲】
【請求項１】
出力端子の出力電圧を所望の設定電圧に制御する電源電圧制御回路であって、
第１の電源に接続されるとともに前記第１の電源よりも高い電圧を出力する第２の電源に接続され、前記第１の電源または前記第２の電源の少なくとも何れかから前記出力端子に電流を供給し、前記出力端子に出力される出力電圧と第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧に近づくように調整するボルテージレギュレータ回路と、
前記第１の基準電圧を前記ボルテージレギュレータ回路に供給するとともに、前記第１の電源から前記出力端子に電流を供給させるための第１のイネーブル信号、または前記第２の電源から前記出力端子に電流を供給させるための第２のイネーブル信号の少なくとも何れかを前記ボルテージレギュレータ回路に出力して制御するコントローラ回路と、
前記出力端子に流れる負荷電流を検知するための検知回路と、を備え、
前記ボルテージレギュレータ回路が前記第１の電源から前記出力端子に電流を供給している間に、前記検知回路は前記負荷電流の増加を検知した場合に前記コントローラ回路に前記第２のイネーブル信号を出力させる検知信号を出力し、
前記ボルテージレギュレータ回路は、
前記第１の基準電圧および前記出力端子の電圧が入力され、これらの入力に応じて信号を出力する第１のオペアンプと、前記第１の電源に一端が接続され、前記出力端子に他端が接続され、前記第１のオペアンプの出力にゲートが接続された第１のトランジスタとを有し、前記第１のオペアンプが前記第１のイネーブル信号により活性化状態になる、第１のレギュレータと、
前記第１の基準電圧および前記出力端子の電圧が入力され、これらの入力に応じて信号を出力する第２のオペアンプと、前記第２の電源に一端が接続され、前記出力端子に他端が接続され、前記第２のオペアンプの出力にゲートが接続された第２のトランジスタとを有し、前記第２のオペアンプが前記第２のイネーブル信号により活性化状態になる、第２のレギュレータと、を備え、
前記検出回路は、
一端が前記第１の電源に接続され、前記第１のオペアンプの出力にゲートが接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの他端と接地との間に接続された電流源と、を備え、
前記第３のＭＯＳトランジスタの他端の電圧に応じて、前記検出信号を出力する
ことを特徴とする電源電圧制御回路。
【請求項２】
前記コントローラ回路は、第２の基準電圧と前記第１の電源の電圧とを比較し、前記第１の電源の電圧が前記第２の基準電圧よりも低い場合には、前記第２のイネーブル信号を出力するレギュレータ選択回路を有することを特徴とする請求項１に記載の電源電圧制御回路。
【請求項３】
前記コントローラ回路は、前記第１の基準電圧を生成するとともに、この第１の基準電圧を調整する基準電圧生成回路を有することを特徴とする請求項１または２に記載の電源電圧制御回路。
【請求項４】
前記検出回路は、
前記第３のＭＯＳトランジスタの他端に入力が接続され、前記検出信号を出力するシュミットトリガ回路を備さらに備える
ことを特徴とする請求項１ないし３のいずれか一項に記載の電源電圧制御回路。
【請求項５】
外部装置と接続され、第１の電源から電流を供給される入出力回路と、
出力端子の出力電圧を所望の設定電圧に制御する電源電圧制御回路であって、第１の電源に接続されるとともに前記第１の電源よりも高い電圧を出力する第２の電源に接続され、前記第１の電源または前記第２の電源の少なくとも何れかから前記出力端子に電流を供給し、前記出力端子に出力される出力電圧と第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧に近づくように調整するボルテージレギュレータ回路と、前記第１の基準電圧を前記ボルテージレギュレータ回路に供給するとともに、前記第１の電源から前記出力端子に電流を供給させるための第１のイネーブル信号、または前記第２の電源から前記出力端子に電流を供給させるための第２のイネーブル信号の少なくとも何れかを前記ボルテージレギュレータ回路に出力して制御するコントローラ回路と、前記出力端子に流れる負荷電流を検知するための検知回路と、を有する電源電圧制御回路と、
前記電源電圧制御回路の前記出力端子に接続され、電流を供給される論理回路と、を備え、
前記ボルテージレギュレータ回路が前記第１の電源から前記出力端子に電流を供給している間に、前記検知回路は前記負荷電流の増加を検知した場合に前記コントローラ回路に前記第２のイネーブル信号を出力させる検知信号を出力し、
前記ボルテージレギュレータ回路は、
前記第１の基準電圧および前記出力端子の電圧が入力され、これらの入力に応じて信号を出力する第１のオペアンプと、前記第１の電源に一端が接続され、前記出力端子に他端が接続され、前記第１のオペアンプの出力にゲートが接続された第１のトランジスタとを有し、前記第１のオペアンプが前記第１のイネーブル信号により活性化状態になる、第１のレギュレータと、
前記第１の基準電圧および前記出力端子の電圧が入力され、これらの入力に応じて信号を出力する第２のオペアンプと、前記第２の電源に一端が接続され、前記出力端子に他端が接続され、前記第２のオペアンプの出力にゲートが接続された第２のトランジスタとを有し、前記第２のオペアンプが前記第２のイネーブル信号により活性化状態になる、第２のレギュレータと、を備え、
前記検出回路は、
一端が前記第１の電源に接続され、前記第１のオペアンプの出力にゲートが接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタの他端と接地との間に接続された電流源と、を備え、
前記第３のＭＯＳトランジスタの他端の電圧に応じて、前記検出信号を出力する
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多電源の電源電圧制御回路に関し、この電源電圧制御回路を備えた半導体集積回路に関する。
【背景技術】
【０００２】
従来、例えば、論理回路等に電源電圧を降圧して供給する電源電圧制御回路（電源電圧レギュレータ）がある。
【０００３】
従来の電源電圧制御回路では、電圧バラツキのある入力から安定した出力電圧を得るために入力電圧は高めに余裕を見て設定されている。この入力電圧の余裕により、１つの電源系統の電圧に入力電圧を依存すると、電力損失（＝（入力電圧−出力電圧）×入力電流）の増加は、避けられない。
【０００４】
また、最近では動作を遅くしてよい状況では、電源電圧レギュレータの出力電圧の設定値を下げて電力消費を抑えることも行われる。このとき、高い入力電圧を用いて出力電圧を低くすると、電力損失が生じる。
【０００５】
このように、従来の電源電圧制御回路によっては、入力電圧の変動や出力の電圧設定値の変化や負荷電流の変動に対し、入力電圧に余裕を持たせつつ、電力損失を抑えることができないという問題があった。
【０００６】
この従来の電源電圧制御回路には、直流電源からの電圧を第１の電圧に変換して出力端子に出力する第１の電源回路と、該直流電源からの電圧を第２の電圧に変換して出力端子に出力する第２の電源回路と、を備えるものがある（例えば、特許文献１参照。）。
【０００７】
この電源電圧制御回路は、接続される負荷の消費電流に応じて効率の異なる該第１、第２の電源電圧制御回路を切り替える。
【０００８】
しかし、上記従来技術によっても、電源系統が１つ（該直流電源）であるため、入力電圧に余裕を持たせた場合には、既述のような電力損失が生じ得る。
【特許文献１】特開２００４−６２３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記課題を解決するものであり、より安定して電流を供給するとともに、電力消費を低減することが可能な電源電圧制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る実施例に従った電源電圧制御回路は、出力端子の出力電圧を所望の設定電圧に制御する電源電圧制御回路であって、第１の電源に接続されるとともに前記第１の電源よりも高い電圧を出力する第２の電源に接続され、前記第１の電源または前記第２の電源の少なくとも何れかから前記出力端子に電流を供給し、前記出力端子に出力される出力電圧と第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧に近づくように調整するボルテージレギュレータ回路と、前記第１の基準電圧を前記ボルテージレギュレータ回路に供給するとともに、前記第１の電源から前記出力端子に電流を供給させるための第１のイネーブル信号、または前記第２の電源から前記出力端子に電流を供給させるための第２のイネーブル信号の少なくとも何れかを前記ボルテージレギュレータ回路に出力して制御するコントローラ回路と、を備える。
【００１１】
本発明の一態様に係る実施例に従った半導体集積回路は、外部装置と接続され、第１の電源から電流を供給される入出力回路と、出力端子の出力電圧を所望の設定電圧に制御する電源電圧制御回路であって、第１の電源に接続されるとともに前記第１の電源よりも高い電圧を出力する第２の電源に接続され、前記第１の電源または前記第２の電源の少なくとも何れかから前記出力端子に電流を供給し、前記出力端子に出力される出力電圧と第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧に近づくように調整するボルテージレギュレータ回路と、前記第１の基準電圧を前記ボルテージレギュレータ回路に供給するとともに、前記第１の電源から前記出力端子に電流を供給させるための第１のイネーブル信号、または前記第２の電源から前記出力端子に電流を供給させるための第２のイネーブル信号の少なくとも何れかを前記ボルテージレギュレータ回路に出力して制御するコントローラ回路と、を有する電源電圧制御回路と、前記電源電圧制御回路の前記出力端子に接続され、電流を供給される論理回路と、を備える。
【発明の効果】
【００１２】
本発明に係る電源電圧制御回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【発明を実施するための最良の形態】
【００１３】
電源電圧レギュレータへの要求性能は、設定した出力電圧になるように入力した電圧を降圧する能力と、入力電圧のバラツキよりも出力電圧のバラツキを抑える能力の２つがある。入力した電圧を降圧する能力は、入力電圧と出力電圧に差を求めるものなので電力損失は避けられない。一方、出力電圧のバラツキを抑える能力は、入力電圧を選ぶことで軽減できる。
【００１４】
本発明の一態様に係る電源電圧制御回路は、異なる電圧の２つの電源系統を入力とし、例えば、第１の電源系統の電圧が低下した場合、出力の負荷電流の増加で第１の電源系統から出力に供給する電流のみでは不足する場合、または、出力の設定電圧が高いため第１の電源系統の電圧では供給できない場合に、第１の電源系統の電圧よりも高い第２の電源系統の電圧で出力に設定電圧となるような電流を供給する。第１の電源系統には出力の設定電圧に近い電圧を用いて電力損失を抑えると共に、第２の電源系統には第１の電源系統よりも高い電圧を用意しておく。必要に応じて出力に電流を供給することで、入力電圧の変動や出力の電圧設定値の変化や負荷電流の変動に対し、入力電圧に余裕を持たせるとともに、電力損失を抑える。
【００１５】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１６】
図１は、本発明の一態様である実施例１に係る電源電圧制御回路１００の要部の構成を示す図である。
【００１７】
図１に示すように、電源電圧制御回路１００は、出力端子１の出力電圧を所望の設定電圧に制御する。
【００１８】
また、電源電圧制御回路１００は、第１の電源ＶＤＤ１に接続されるとともに第１の電源よりも高い電圧を出力する第２の電源ＶＤＤ２に接続されたボルテージレギュレータ回路２と、第１の基準電圧ＶＲＥＦ１をボルテージレギュレータ回路２供給するコントローラ回路３と、を備えている。
【００１９】
ボルテージレギュレータ回路２は、第１の基準電圧ＶＲＥＦ１が非反転入力端子に入力されるとともに反転入力端子に出力端子１の電圧が入力され、これらの入力に基づいて信号を出力するオペアンプ（演算増幅器）６を有する。
【００２０】
また、ボルテージレギュレータ回路２は、第１の電源ＶＤＤ１に接続された第１の電流源４と、この第１の電流源４に接続され、第１のイネーブル信号ＥＮ１がゲートに入力されるｎ型ＭＯＳトランジスタ５と、このｎ型ＭＯＳトランジスタ５と接地電位との間に接続され、ゲートにオペアンプ６の出力が入力されるｎ型ＭＯＳトランジスタ７と、ソースが第１の電源ＶＤＤ１に接続されゲートが第１の電流源４に接続されドレインが出力端子１に接続されたｐ型ＭＯＳトランジスタ８と、を有する。
【００２１】
また、ボルテージレギュレータ回路２は、第２の電源ＶＤＤ２に接続された第２の電流源９と、この第２の電流源９に接続され、第２のイネーブル信号ＥＮ２がゲートに入力されるｎ型ＭＯＳトランジスタ１０と、このｎ型ＭＯＳトランジスタ１０と接地電位との間に接続され、ゲートにオペアンプ６の出力が入力されるｎ型ＭＯＳトランジスタ１１と、ソースが第２の電源ＶＤＤ２に接続されゲートが第２の電流源９に接続されドレインが出力端子１に接続されたｐ型ＭＯＳトランジスタ１２と、を有する。
【００２２】
このボルテージレギュレータ回路２は、第１、第２のイネーブル信号ＥＮ１、ＥＮ２に応じて、ｎ型ＭＯＳトランジスタ５、１０をオン・オフすることにより、ｐ型ＭＯＳトランジスタ８、１２を制御し、第１の電源ＶＤＤ１または第２の電源ＶＤＤ２の少なくとも何れかから出力端子１に電流を供給する。
【００２３】
このとき、ボルテージレギュレータ回路２のオペアンプ６が、この出力端子１に出力される出力電圧と第１の基準電圧ＶＲＥＦ１とを比較し、信号をｎ型ＭＯＳトランジスタ７、１１のゲートに出力して、この出力電圧が第１の基準電圧ＶＲＥＦ１に近づくように調整する。
【００２４】
コントローラ回路３は、第１の電源ＶＤＤ１から出力端子１に電流を供給させるための第１のイネーブル信号ＥＮ１、または第２の電源ＶＤＤ２から出力端子１に電流を供給させるための第２のイネーブル信号ＥＮ２の少なくとも何れかをボルテージレギュレータ回路２に出力して制御する。
【００２５】
なお、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２の両方を選択した場合、ｐ型ＭＯＳトランジスタ８、１２、ｎ型ＭＯＳトランジスタ５、７、１０、１１のゲート幅とゲート長や、第１、第２の電流源４、９に流す電流値を調整することにより、第１の電源ＶＤＤ１から出力端子１への電流供給を優先的に行うことができる。
【００２６】
例えば、第１の電源ＶＤＤ１の電圧低下、第１の基準電圧ＶＲＥＦ１の設定電圧の上昇、または、出力端子１における負荷電流の増加等の要因により、第１の電源ＶＤＤ１を入力とするｐ型ＭＯＳトランジスタ８から出力端子１への電流供給に支障が生じた場合は、コントローラ回路３は、第２のイネーブル信号ＥＮ２を出力して、第２の電源ＶＤＤ２を入力とするｐ型ＭＯＳトランジスタ１２から出力端子１への電流供給を開始する。
【００２７】
このように、出力端子１に安定した出力電圧を供給するための電源に第１の電源ＶＤＤ１だけでなく第２の電源ＶＤＤ２も加える。これにより、従来の１系統の電源電圧に入力を依存して電源に高めの電圧を用いざるを得なかった場合と比較すると、VDD１に高めの電圧余裕を要求せずに済むので、第１の電源ＶＤＤ１の電圧を下げられる。したがって、ボルテージレギュレータ回路２における電力損失を削減できる。
【００２８】
以上のように、本実施例に係る電源電圧制御回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【実施例２】
【００２９】
実施例１では、ボルテージレギュレータ回路、コントローラ回路を有する電源電圧制御回路の構成について述べた。
【００３０】
本実施例では、ボルテージレギュレータ回路が他の構成を有する場合、すなわち、入力電圧の異なる２系統のレギュレータに置き換えたものについて述べる。
【００３１】
図２は、本発明の一態様である実施例２に係る電源電圧制御回路２００の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００３２】
図２に示すように、ボルテージレギュレータ回路２２は、第１のレギュレータ２３と、第２のレギュレータ２４とを有する。
【００３３】
第１のレギュレータ２３は、第１の基準電圧ＶＲＥＦ１が非反転入力端子に入力され出力端子１の電圧が反転入力端子に入力され、これらの入力に応じて信号を出力するオペアンプ２５と、第１の電源ＶＤＤ１にソースが接続されドレインが出力端子１に接続され、オペアンプ２５の出力がゲートに入力されたｐ型ＭＯＳトランジスタ２６とを有する。オペアンプ２５は、第１のイネーブル信号ＥＮ１により活性化状態になる。
【００３４】
また、第２のレギュレータ２４は、第１の基準電圧ＶＲＥＦ１が非反転入力端子に入力され出力端子１の電圧が反転入力端子に入力され、これらの入力に応じて信号を出力するオペアンプ２７と、第２の電源ＶＤＤ２にソースが接続されドレインが出力端子１に接続され、オペアンプ２７の出力がゲートに入力されたｐ型ＭＯＳトランジスタ２８とを有する。オペアンプ２７は、第２のイネーブル信号ＥＮ２により活性化状態になる。
【００３５】
このボルテージレギュレータ回路２２は、第１、第２のイネーブル信号ＥＮ１、ＥＮ２に応じて、オペアンプ２５、２７を活性化して、ｐ型ＭＯＳトランジスタ２６、２８を制御し、第１の電源ＶＤＤ１または第２の電源ＶＤＤ２の少なくとも何れかから出力端子１に電流を供給する。
【００３６】
このとき、これらのオペアンプ２５、２７が、出力端子１に出力される出力電圧と第１の基準電圧ＶＲＥＦ１とを比較し、信号をｐ型ＭＯＳトランジスタ２６、２８のゲートに出力して、この出力電圧が第１の基準電圧ＶＲＥＦ１に近づくように調整する。
【００３７】
なお、第１の電源ＶＤＤ１と第２の電源ＶＤＤ２の両方を選択した場合、ｐ型ＭＯＳトランジスタ２６、２８のゲート幅、ゲート長等を調整することにより、第１の電源ＶＤＤ１から出力端子１への電流供給を優先的に行うことができる。
【００３８】
このように、本実施例のボルテージレギュレータ回路２２によっても、実施例１と同等の動作を行うことができる。
【００３９】
以上のように、本実施例に係る電源電圧制御回路によれば、実施例１と同様に、より安定して電流を供給するとともに、電力消費を低減することができる。
【実施例３】
【００４０】
実施例２では、ボルテージレギュレータ回路の具体的な構成の一例について述べた。
【００４１】
本実施例においては、コントローラ回路の具体的な構成の一例について述べる。ここでは、特に、コントローラ回路が、第１の電源の電圧が低下すると第２の電源を使用して電流を供給する例について述べる。
【００４２】
図３は、本発明の一態様である実施例３に係る電源電圧制御回路３００の要部構成を示す図である。なお、実施例２と同様の符号を付された構成は、実施例２と同様の構成である。
【００４３】
図３に示すように、コントローラ回路３は、定電圧を生成する定電圧生成回路３０と、第１の基準電圧ＶＲＥＦ１および第２の基準電圧ＶＲＥＦ２を生成する基準電圧生成回路３１と、第２の基準電圧ＶＲＥＦ２と第１の電源ＶＤＤ１の電圧とを比較し、第１の電源ＶＤＤ１の電圧が第２の基準電圧ＶＲＥＦ２よりも低い場合には、第２のイネーブル信号ＥＮ１を出力するレギュレータ選択回路３２と、を有する。
【００４４】
定電圧生成回路３０は、第２の電源ＶＤＤ２にソースが接続されたｐ型ＭＯＳトランジスタ３３と、このｐ型ＭＯＳトランジスタ３３のドレインにそのドレインおよびゲートが接続されたｎ型ＭＯＳトランジスタ３４と、このｎ型ＭＯＳトランジスタ３４のソースにエミッタが接続されベースおよびコレクタが接地電位に接続されたＰＮＰ型バイポーラトランジスタ３５と、を有する。さらに定電圧生成回路３０は、第２の電源ＶＤＤ２にソースが接続されゲートがドレインおよびｐ型ＭＯＳトランジスタ３３のゲートに接続されたｐ型ＭＯＳトランジスタ３６と、このｐ型ＭＯＳトランジスタ３６のドレインにそのドレインが接続されゲートがｎ型ＭＯＳトランジスタ３４のゲートに接続されたｎ型ＭＯＳトランジスタ３７と、このｎ型ＭＯＳトランジスタ３７のソースに接続された抵抗３８と、この抵抗３８にエミッタが接続されベースおよびコレクタが接地電位に接続されたＰＮＰ型バイポーラトランジスタ３９と、を有する。さらに定電圧生成回路３０は、第２の電源ＶＤＤ２にソースが接続されゲートがｐ型ＭＯＳトランジスタ３６のドレインに接続されたｐ型ＭＯＳトランジスタ４０と、このｐ型ＭＯＳトランジスタ４９のドレインに接続された抵抗４１と、この抵抗４１にエミッタが接続されベースおよびコレクタが接地電位に接続されたＰＮＰ型バイポーラトランジスタ４２と、を有する。
【００４５】
この定電圧生成回路３０は、例示的な上述の構成により、ｐ型ＭＯＳトランジスタ４０とのドレインと抵抗４１との間の電位を該定電圧として出力する。
【００４６】
基準電圧生成回路３１は、該定電圧が非反転入力端子に入力されるオペアンプ４３と、第２の電源ＶＤＤ２にソースが接続されゲートにオペアンプ４３の出力が入力されるｐ型ＭＯＳトランジスタ４４と、このｐ型ＭＯＳトランジスタ４４のドレインに接続された分圧抵抗４５と、この分圧抵抗４５と接地電位との間に接続された分圧抵抗４６と、を有する。さらに基準電圧生成回路３１は、第２の電源ＶＤＤ２にソースが接続されゲートにオペアンプ４３の出力が入力されるｐ型ＭＯＳトランジスタ４７と、このｐ型ＭＯＳトランジスタ４７のドレインに接続された分圧抵抗４８と、この分圧抵抗４８に接続された分圧抵抗４９と、この分圧抵抗４９と接地電位との間に接続された分圧抵抗５０と、を有する。
【００４７】
この基準電圧生成回路３１は、例示的な上述の構成により、抵抗４８と抵抗４９、５０で分圧して得られた電圧を第２の基準電圧ＶＲＥＦ２として出力する。さらに、基準電圧生成回路３１は、抵抗４８、４９と抵抗５０で分圧して得られた電圧を第１の基準電圧ＶＲＥＦ１として出力する。
【００４８】
レギュレータ選択回路３２は、非反転入力端子に第２の基準電圧ＶＥＲＦ２が入力されるとともに反転入力端子に第１の電源ＶＤＤ１の電圧が入力され、信号を出力するオペアンプ５１と、第２の電源ＶＤＤ２にソースが接続され、ゲートにオペアンプ５１の出力が入力されるｐ型ＭＯＳトランジスタ５２と、このｐ型ＭＯＳトランジスタ５２のドレインと接地電位との間に接続された定電流源５３と、ｐ型ＭＯＳトランジスタ５２のドレインに入力端子が接続され入力を波形整形した信号の反転信号を出力するシュミットトリガ回路５４と、このシュミットトリガ回路５４の出力が入力され反転した信号を出力するインバータ５５と、を有する。
【００４９】
レギュレータ選択回路３２は、シュミットトリガ回路５４の出力を第２のイネーブル信号ＥＮ２としてオペアンプ２７に出力する。また、レギュレータ選択回路３２は、インバータ５５の出力を第１のイネーブル信号としてオペアンプ２５に出力する。
【００５０】
したがって、ここでは、第２のイネーブル信号ＥＮ２は、第１のイネーブル信号ＥＮ１を反転させた信号になる。これにより、ここでは、オペアンプ２５が活性化している状態では、オペアンプ２７は不活性の状態にある。一方、オペアンプ２７が活性化している状態では、オペアンプ２５は不活性の状態にある。
【００５１】
オペアンプ５１は、第２の基準電圧ＶＲＥＦ２と第１の電源ＶＤＤ１の電圧とを比較し、ｐ型ＭＯＳトランジスタ５２を制御する。これにより、シュミットトリガ回路５４の入力電圧が制御される。これにより、シュミットトリガ回路５４は、第１の電源ＶＤＤ１の電圧値に対応して第２のイネーブル信号ＥＮ２の出力が制御される。例えば、シュミットトリガ回路５４は、第１の電源ＶＤＤ１の電圧が第２の基準電圧ＶＲＥＦ２よりも低い場合に、第２のイネーブル信号を出力する。
【００５２】
以上により、レギュレータ選択回路３２は、第１の電源ＶＤＤ１の電圧の低下を検知し、第１の電源VDD１から出力端子１への電流供給を止めて、第２の電源VDD２から出力端子１への電流供給を開始する制御を行う。
【００５３】
したがって、出力端子１の出力電圧を第２の電源VDD２により補償するので、第１の電源ＶＤＤ１の電圧低下に対する電圧余裕を小さくできる。すなわち、第１の電源ＶＤＤ１からの入力電圧と出力端子１の出力電圧との差を縮小して、ボルテージレギュレータ回路の電力損失を削減することができる。
【００５４】
以上のように、本実施例に係る電源電圧制御回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【実施例４】
【００５５】
実施例３では、コントローラ回路の具体的な構成の一例について述べた。
【００５６】
本実施例においては、コントローラ回路のうち、基準電圧生成回路が異なる構成について述べる。ここでは、特に、出力電圧の設定値が高い場合は、第２の電源を使用して電流を供給する構成について述べる。
【００５７】
図４は、本発明の一態様である実施例４に係る電源電圧制御回路４００の要部構成を示す図である。なお、実施例３と同様の符号を付された構成は、実施例３と同様の構成である。
【００５８】
図４に示すように、基準電圧生成回路３１ａは、該定電圧が非反転入力端子に入力されるオペアンプ４３と、第２の電源ＶＤＤ２にソースが接続されゲートにオペアンプ４３の出力が入力されるｐ型ＭＯＳトランジスタ４４と、このｐ型ＭＯＳトランジスタ４０のドレインに接続された分圧抵抗４５と、この分圧抵抗４５と接地電位との間に接続された分圧抵抗４６と、を有する。さらに基準電圧生成回路３１ａは、第２の電源ＶＤＤ２にソースが接続されゲートにオペアンプ４３の出力が入力されるｐ型ＭＯＳトランジスタ４７と、このｐ型ＭＯＳトランジスタ４７のドレインに接続された分圧抵抗４８と、分圧抵抗４９と接地電位との間に接続され、可変抵抗である分圧抵抗５０ａを有する。
【００５９】
基準電圧生成回路３１ａは、分圧抵抗５０ａの抵抗値を調整することにより、分圧抵抗４８、４９、５０ａから構成される分圧回路の分圧比を変更し、第１の基準電圧ＶＲＥＦ１を調整する。同様にして、第２の基準電圧ＶＲＥＦ２も調整される。
【００６０】
例えば、出力端子１の出力電圧の設定値が複数ある場合に、この設定値が高いものが選択されると、分圧抵抗５０ａの抵抗値を増加するように調整する。これにより、第１の基準電圧ＶＲＥＦ１および第２の基準電圧ＶＲＥＦ２の値が上昇する。
【００６１】
ここで、レギュレータ選択回路３２は、既述のように、第１の電源ＶＤＤ１から出力端子への電流供給が可能かを判定する。そして、レギュレータ選択回路３２は、十分な電源供給が不可能である場合（例えば、第１の電源ＶＤＤ１の電圧が第２の基準電圧ＶＲＥＦ２よりも低い場合）は、第１の電源ＶＤＤ１から出力端子１への電流供給を止めて第２の電源ＶＤＤ２から出力端子１への電流供給を開始する制御（第２のイネーブル信号を出力）を行う。これにより、出力電圧を所望の設定値に維持することができる。
【００６２】
このように、電圧の低い第１の電源ＶＤＤ１から出力電圧を供給できるか判定する機構を設けることにより、電力損失の少ない電源を選択して電力消費を抑えることができる。
【００６３】
以上のように、本実施例に係る電源電圧制御回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【実施例５】
【００６４】
実施例３では、コントローラ回路の具体的な構成の一例について述べた。
【００６５】
本実施例においては、負荷電流が増えた場合に、第２の電源も使用して電流を出力端子に供給するための検知回路をさらに備えた構成について述べる。
【００６６】
図５は、本発明の一態様である実施例５に係る電源電圧制御回路５００の要部構成を示す図である。なお、実施例３と同様の符号を付された構成は、実施例３と同様の構成である。
【００６７】
図５に示すように、電源電圧制御回路５００は、出力端子１に流れる負荷電流を検知するための検知回路５６をさらに備える。
【００６８】
この検知回路５６は、ソースが第１の電源ＶＤＤ１に接続され、ゲートがオペアンプ２５の出力に接続されたｐ型ＭＯＳトランジスタ５８と、このｐ型ＭＯＳトランジスタ５８のドレインと接地電位との間に接続された電流源５９と、ｐ型ＭＯＳトランジスタ５８のドレインに入力が接続され出力がレギュレータ選択回路３２ａに接続されたシュミットトリガ回路６０と、を有する。
【００６９】
検知回路５６は、オペアンプ２５の出力に応じてｐ型ＭＯＳトランジスタ２６がオンして負荷電流が増加するのを間接的に検知する。すなわち、例えば、ｐ型ＭＯＳトランジスタ２６がオンするのに連動して、ｐ型ＭＯＳトランジスタ５８がオペアンプ２５の出力に応じてオンし、シュミットトリガ回路６０に入力される電圧を上昇させる。この電圧の上昇により、シュミットトリガ回路６０の出力（検知信号Ｓｄ）が信号“１”から信号“０”に変化する。
【００７０】
ここで、レギュレータ選択回路３２ａは、非反転入力端子に第２の基準電圧ＶＥＲＦ２が入力されるとともに反転入力端子に第１の電源ＶＤＤ１の電圧が入力され、信号を出力するオペアンプ５１と、第２の電源ＶＤＤ２にソースが接続され、ゲートにオペアンプ５１の出力が入力されるｐ型ＭＯＳトランジスタ５２と、このｐ型ＭＯＳトランジスタ５２のドレインと接地電位との間に接続された定電流源５３と、ｐ型ＭＯＳトランジスタ５２のドレインに入力端子が接続され入力を波形整形した信号の反転信号を出力するシュミットトリガ回路５４と、このシュミットトリガ回路５４の出力が入力され反転した信号を出力するインバータ５５と、シュミットトリガ回路６０の出力とインバータ５５の出力が入力されるＮＡＮＤ回路５７と、を有する。
【００７１】
レギュレータ選択回路３２ａは、ＮＡＮＤ回路５７の出力を第２のイネーブル信号ＥＮ２としてオペアンプ２７に出力する。また、レギュレータ選択回路３２ａは、インバータ５５の出力を第１のイネーブル信号としてオペアンプ２５に出力する。
【００７２】
ここでは、第２のイネーブル信号ＥＮ２は、インバータ５５から第１のイネーブル信号ＥＮ１（信号“１”）が出力されている場合でも、シュミットトリガ回路６０の出力（検知信号Ｓｄ）が信号“０”であれば、ＮＡＮＤ回路５７から第２のイネーブル信号ＥＮ２（信号“１”）が出力される。これにより、ここでは、オペアンプ２５が活性化している状態でも、オペアンプ２７は活性化している状態になり得る。
【００７３】
一方、オペアンプ２５は不活性の状態にある場合は、インバータ５５から信号“０”が出力されているため、ＮＡＮＤ回路５７は第２のイネーブル信号（信号“１”）を出力し、オペアンプ２７が活性化している状態にある。
【００７４】
そして、これらの活性化したオペアンプ２５、２７により、ｐ型ＭＯＳトランジスタ２６、２８が制御され、第１、第２のレギュレータ２３、２４を介して第１、第２の電源ＶＤＤ１、ＶＤＤ２から電流が出力端子１に供給される。
【００７５】
このように、ボルテージレギュレータ回路２２が第１の電源ＶＤＤ１から出力端子１に電流を供給している間に、検知回路５６は負荷電流の増加を検知した場合にコントローラ回路３ｂ（レギュレータ選択回路３２ａ）に第２のイネーブル信号ＥＮ２を出力させる検知信号Ｓｄを出力する。
【００７６】
以上のように、電源電圧制御回路５００は、第１の電源ＶＤＤ１から出力端子１へ電流の供給している間の負荷電流の増加を、ｐ型ＭＯＳトランジスタ５８のゲート電圧をもとに検知する。この検知結果に基づいて、電源電圧制御回路５００は、第２の電源ＶＤＤ２から出力端子１への電流供給も追加し、負荷電流が増加した時の出力電圧の低下を抑える。
【００７７】
以上のように、本実施例に係る電源電圧制御回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【実施例６】
【００７８】
一般的に、半導体集積回路には、異なる電圧の電源系統が２つ以上用意されている場合が多い。そして、電源電圧制御回路に２系統の電源電圧を用意することが制限されることは少ない。例えば、I/O用電源２.5V±0.２Vとコア用電源１.２V±0.１Vが用意されているような場合である。
【００７９】
本実施例においては、実施例１の電源電圧制御回路１００を半導体集積回路に適用した構成について述べる。なお、他の実施例の電源電圧制御回路２００〜５００についても同様に適用できる。
【００８０】
図６は、本発明の一態様である実施例６に係る半導体集積回路６００の要部構成を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００８１】
図６に示すように、半導体集積回路６００は、外部装置（図示せず）と接続され、第１の電源ＶＤＤ１から電流を供給される入出力バッファ等の入出力回路６１と、出力端子１の出力電圧を所望の設定電圧に制御する電源電圧制御回路１００と、電源電圧制御回路１００の出力端子１に接続され、電流を供給される論理回路６２と、を備える。
【００８２】
ここで、１.１V±0.05mVの安定化電源に従来の電源電圧レギュレータを用いた場合、該コア用電源は下限の電圧が１.１Vであることや、負荷電流も多い状況を想定すると、１.１V±0.05ｍVの安定した出力電圧を発生させることは困難である。電圧の余裕を考慮すると、I/O用電源２.5V±0.２Vから出力電圧１.１V±0.05Vを発生させる必要があり、その場合の入出力電圧差による電力損失は50〜6１%にもなる。
【００８３】
一方、上記半導体集積回路６００は、電源電圧制御回路１００により、第１の電源（コア用電源１.２V±0.１V）ＶＤＤ１と第２の電源（I/O用電源２.5V±0.２V）ＶＤＤ２とを用いて、１.１V±0.05mVの出力電圧を発生させる。
【００８４】
この場合、入出力電圧差による電力損失は１9〜6１%となるので、電力損失の少ない状態での使用範囲が拡大することになり電力消費を抑えることができる。
【００８５】
また、１.１V±0.05Vと0.9V±0.05Vの２つ設定電圧で同様にI/O用電源２.5V±0.２Vから従来の電源電圧レギュレータで降圧すると、その場合の入出力電圧差による電力損失は５０〜６８％にもなる。
【００８６】
一方、上記半導体集積回路６００は、電源電圧制御回路１００により、第１の電源（コア用電源１.２V±0.１V）ＶＤＤ１と第２の電源（I/O用電源２.5V±0.２V）ＶＤＤ２とを用いて、１.１V±0.05mVと0.9V±0.05Vの安定した出力電圧を発生させる。
【００８７】
この場合、入出力電圧差による電力損失は１３〜６１％となる。0.9V±0.05Vの発生には第１の電源（コア用電源１.２V±0.１V）ＶＤＤ１を用いる。そして、１.１V±0.05Vの発生には、第１の電源（コア用電源１.２V±0.１V）ＶＤＤ１では電圧が１.１Vに低下し、負荷電流も多い状況においてのみ、第２の電源（I/O用電源２.5V±0.２V）ＶＤＤ２を使用する。これにより、電力損失６１％という状況は限定的なものになる。したがって、より電力消費を抑えることができる。
【００８８】
以上のように、本実施例に係る半導体集積回路によれば、より安定して電流を供給するとともに、電力消費を低減することができる。
【００８９】
なお、以上各実施例においては、ＭＯＳトランジスタを用いた場合について説明したが、バイポーラトランジスタを用いても同様の作用・効果を奏することができる。
【００９０】
また、以上各実施例においては、ＭＯＳトランジスタの極性を逆にした場合でも、回路全体の極性を逆にすることにより、同様の作用・効果を奏することができる。
【図面の簡単な説明】
【００９１】
【図１】本発明の一態様である実施例１に係る電源電圧制御回路の要部構成を示す図である。
【図２】本発明の一態様である実施例２に係る電源電圧制御回路の要部構成を示す図である。
【図３】本発明の一態様である実施例３に係る電源電圧制御回路の要部構成を示す図である。
【図４】本発明の一態様である実施例４に係る電源電圧制御回路の要部構成を示す図である。
【図５】本発明の一態様である実施例５に係る電源電圧制御回路の要部構成を示す図である。
【図６】本発明の一態様である実施例６に係る半導体集積回路の要部構成を示す図である。
【符号の説明】
【００９２】
１  出力端子
２  ボルテージレギュレータ回路
３、３ａ、３ｂ  コントローラ回路
４  第１の電流源４
５  ｎ型ＭＯＳトランジスタ
６  オペアンプ（演算増幅器）６
７  ｎ型ＭＯＳトランジスタ
８  ｐ型ＭＯＳトランジスタ
９  第２の電流源
１０  ｎ型ＭＯＳトランジスタ
１１  ｎ型ＭＯＳトランジスタ
１２  ｐ型ＭＯＳトランジスタ
２２  ボルテージレギュレータ回路
２３  第１のレギュレータ
２４  第２のレギュレータ
２５  オペアンプ
２６  ｐ型ＭＯＳトランジスタ
２７  オペアンプ
２８  ｐ型ＭＯＳトランジスタ
３０  定電圧生成回路
３１  基準電圧生成回路
３２、３２ａ  レギュレータ選択回路
３３  ｐ型ＭＯＳトランジスタ
３４  ｎ型ＭＯＳトランジスタ
３５  ＰＮＰ型バイポーラトランジスタ
３６  ｐ型ＭＯＳトランジスタ
３７  ｎ型ＭＯＳトランジスタ
３８  抵抗
３９  ＰＮＰ型バイポーラトランジスタ
４０  ｐ型ＭＯＳトランジスタ
４１  抵抗
４２  ＰＮＰ型バイポーラトランジスタ
４３  オペアンプ
４４  ｐ型ＭＯＳトランジスタ
４５、４６  分圧抵抗
４７  ｐ型ＭＯＳトランジスタ
４８、４９、５０  分圧抵抗
５１  オペアンプ
５２  ｐ型ＭＯＳトランジスタ
５３  電流源
５４  シュミットトリガ回路
５５  インバータ
５６  検知回路
５７  ＮＡＮＤ回路
５８  ｐ型ＭＯＳトランジスタ
５９  電流源
６０  シュミットトリガ回路
６１  入出力回路
６２  論理回路
１００、２００、３００、４００、５００  電源電圧制御回路
６００  半導体集積回路
【図１】
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【図２】
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【図３】
0004822941.tif 000004
【図４】
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【図５】
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【図６】
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