(57)【特許請求の範囲】
【請求項１】
絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続される第３（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第１の薄膜トランジスタの制御配線に接続される第３（２）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続される第４（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第２の薄膜トランジスタの制御配線に接続される第４（２）の薄膜トランジスタと、
一方の主電極が第２の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第４（１）の薄膜トランジスタの制御配線と第２の入力端に接続される第５の薄膜トランジスタと、
一方の主電極が前記第２の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第３（１）の薄膜トランジスタの制御配線と第１の入力端に接続される第６の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第１の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第２の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第１の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第２の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３（１）の薄膜トランジスタ、前記第３（２）の薄膜トランジスタ、前記第４（１）の薄膜トランジスタ、前記第４（２）の薄膜トランジスタ、前記第５の薄膜トランジスタ、及び、前記第６の薄膜トランジスタのうち、少なくとも前記第１の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第５の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第３（１）及び第３（２）の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
シフトレジスタ回路。
【請求項２】
請求項１に記載のシフトレジスタ回路において、
前記第５の薄膜トランジスタのＷ／Ｌ（ここで、Ｗはチャネル幅、Ｌはチャネル長）は、
前記第３（１）及び第３（２）の薄膜トランジスタのＷ／Ｌよりも大きいか同じである
シフトレジスタ回路。
【請求項３】
請求項１に記載のシフトレジスタ回路において、
前記第５の薄膜トランジスタのソースシールド長は、
前記第３（１）及び第３（２）の薄膜トランジスタのソースシールド長より短い
シフトレジスタ回路。
【請求項４】
請求項２に記載のシフトレジスタ回路において、
前記第５の薄膜トランジスタが有するＬＤＤ（Lightly Doped Drain）領域の長さは、前記第３（１）及び第３（２）の薄膜トランジスタのＬＤＤ領域の長さより短い
シフトレジスタ回路。
【請求項５】
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される駆動回路とを有し、
前記駆動回路の少なくとも一部を形成するシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続される第３（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第１の薄膜トランジスタの制御配線に接続される第３（２）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続される第４（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第２の薄膜トランジスタの制御配線に接続される第４（２）の薄膜トランジスタと、
一方の主電極が第２の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第４（１）の薄膜トランジスタの制御配線と第２の入力端に接続される第５の薄膜トランジスタと、
一方の主電極が前記第２の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第３（１）の薄膜トランジスタの制御配線と第１の入力端に接続される第６の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第１の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第２の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第１の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第２の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３（１）の薄膜トランジスタ、前記第３（２）の薄膜トランジスタ、前記第４（１）の薄膜トランジスタ、前記第４（２）の薄膜トランジスタ、前記第５の薄膜トランジスタ、及び、前記第６の薄膜トランジスタのうち、少なくとも前記第１の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第５の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第３（１）及び第３（２）の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
表示パネル。
【請求項６】
システム制御部と、
前記システム制御部に対する操作入力部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される画素アレイ部と、
絶縁基板上に単一チャネルの薄膜トランジスタによって形成される駆動回路とを有し、
前記駆動回路の少なくとも一部を形成するシフトレジスタ回路の個々のシフト段が、
一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタと、
一方の主電極が前記出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続される第３（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第１の薄膜トランジスタの制御配線に接続される第３（２）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続される第４（１）の薄膜トランジスタと、
一方の主電極が前記第１の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第２の薄膜トランジスタの制御配線に接続される第４（２）の薄膜トランジスタと、
一方の主電極が第２の電源に接続され、他方の主電極が前記第２の薄膜トランジスタの制御配線に接続され、制御電極が前記第４（１）の薄膜トランジスタの制御配線と第２の入力端に接続される第５の薄膜トランジスタと、
一方の主電極が前記第２の電源に接続され、他方の主電極が前記第１の薄膜トランジスタの制御配線に接続され、制御電極が前記第３（１）の薄膜トランジスタの制御配線と第１の入力端に接続される第６の薄膜トランジスタと
を有し、
前記シフト段のうち初段と最後段を除くシフト段では、前記第１の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、前記第２の入力端に、自段よりも後段に位置するシフト段の出力端が接続され、
前記シフト段のうち初段のシフト段では、前記第１の入力端にスタートパルスが入力され、
前記シフト段のうち最後段のシフト段では、前記第２の入力端にエンドパルスが入力される接続形態を採用する場合、
前記スタートパルス及び前記エンドパルスの信号振幅が、各シフト段の出力端から出力されるクロック信号の信号振幅より小さく、
前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、前記第３（１）の薄膜トランジスタ、前記第３（２）の薄膜トランジスタ、前記第４（１）の薄膜トランジスタ、前記第４（２）の薄膜トランジスタ、前記第５の薄膜トランジスタ、及び、前記第６の薄膜トランジスタのうち、少なくとも前記第１の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタであり、
前記第５の薄膜トランジスタは、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタであり、
前記第３（１）及び第３（２）の薄膜トランジスタは、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタである
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この明細書で説明する発明は、絶縁基板上に単一チャネルの薄膜トランジスタを用いて形成されるシフトレジスタ回路に関する。なお、この明細書で説明する発明は、シフトレジスタ回路、表示パネル及び電子機器としての側面を有する。
【背景技術】
【０００２】
低温ポリシリコン（ＬＴＰＳ：Low-temperature
poly-silicon)プロセスでは、ＮＭＯＳ型の薄膜トランジスタ（ＴＦＴ：thin film
transistor）とＰＭＯＳ型の薄膜トランジスタの両方を用いて回路を形成することができる。従って、低温ポリシリコンプロセスでは、これら２種類の薄膜トランジスタを用いて回路（いわゆる、ＣＭＯＳ回路）を製造するのが一般的である。
【０００３】
その反面、ＣＭＯＳ回路の場合、２種類の薄膜トランジスタを用いるので、どうしても工程数が増加してしまう。この工程数の増加は、生産効率を低下させ、製造コストを上昇させる一因となる。
【０００４】
従って、ポリシリコンプロセスを利用する場合でも、可能であれば、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路を実現できることが望まれる。
しかも、この種の単一チャネル回路は、アモルファスシリコンや有機半導体で回路を形成する場合にも応用することができる。
【０００５】
例えばアモルファスシリコンではＮＭＯＳ型の薄膜トランジスタでしか回路を製造できないし、有機ＴＦＴではＰＭＯＳ型の薄膜トランジスタでしか回路を製造できない。
このような背景により、単一チャネルの薄膜トランジスタ（ＮＭＯＳ又はＰＭＯＳ）だけでＣＭＯＳ回路と同機能の回路の実現が望まれている。
【０００６】
この明細書では、特にシフトレジスタ回路に注目する。なお、言うまでもなくシフトレジスタ回路は、実に様々な回路内に搭載される汎用的な回路である。従って、シフトレジスタ回路は、基本的に、特定の用途に限定される回路ではない。ただし、以下の説明では便宜的に、表示パネルを駆動する駆動回路への応用を前提に説明する。
【０００７】
以下では、アクティブマトリクス駆動型の有機ＥＬパネルについて、シフトレジスタ回路の従来例を説明する。
図１に、有機ＥＬパネルのシステム構成例を示す。図１に示す有機ＥＬパネル１には、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部７と、第２の制御線駆動部９とが配置されている。
【０００８】
画素アレイ部３には、サブ画素１１が表示解像度に応じてマトリクス状に配置されている。図２及び図３に、サブ画素１１の等価回路例を示す。なお、各図に示すサブ画素１１は、いずれも薄膜トランジスタがＮＭＯＳのみで構成される場合の回路例である。
図中、Ｎ１はサンプリングトランジスタ、Ｎ２は駆動トランジスタ、Ｎ３は点灯制御トランジスタ、Ｃｓは保持容量である。また、ＷＳＬは書込制御線、ＬＳＬは点灯制御線、ＰＳＬは電流供給線に対応する。
【０００９】
因みに図２は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御トランジスタＮ３のオン・オフ制御によって実現する駆動方式を採用する場合の回路構成に対応する。
一方、図３は、有機ＥＬ素子ＯＬＥＤの点灯動作と消灯動作を、点灯制御線ＬＳＬの電位変化によって実現する駆動方式を採用する場合の回路構成に対応する。なお、図３の場合、点灯制御線ＬＳＬは電流供給線としても機能する。
【００１０】
図４に、図２及び図３に示すサブ画素１１に信号電位Ｖsig （Ｄａｔａ）を書き込む際のタイミングチャートを示す。因みに、図４（Ａ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、画素階調Ｄａｔａに対応する信号電位Ｖsig が与えられる。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタN２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
【００１１】
図４（Ｂ）は書込制御線ＷＳＬの駆動波形である。Ｈレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
図４（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。この電位の切り替えにより、有機ＥＬ素子ＯＬＥＤの点灯と消灯が切り替え制御される。
【００１２】
なお、図２に示すサブ画素１１と図３に示すサブ画素１１では、点灯制御線ＬＳＬの制御振幅が異なっている。図２の場合、点灯制御線ＬＳＬは点灯制御トランジスタＮ３を駆動できれば良いのに対し、図３の場合、点灯制御線ＬＳＬは駆動トランジスタＮ２と有機ＥＬ素子ＯＬＥＤの動作電圧を供給する必要があるためである。
【００１３】
図４に示すように、信号電位Ｖsig の書き込みが終了した後は、点灯制御線ＬＳＬがＨレベルのとき有機ＥＬ素子ＯＬＥＤは点灯し、点灯制御線ＬＳＬがＬレベルのとき有機ＥＬ素子ＯＬＥＤは消灯する。
なお、１フィールド期間に占める点灯期間の比率（Ｄｕｔｙ）を可変制御することにより、ピーク輝度レベルを制御することができる。
【００１４】
この他、点灯制御線ＬＳＬ（図４（Ｃ））は、動画特性の調整にも用いられる。動画特性の調整には、１フィールド期間内の点灯回数や点灯期間のタイミングを調整することが求められる。
従って、第２の制御線駆動部９には、複数種類のパルスを出力できることが求められる。
【００１５】
しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。
すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。
【００１６】
さて、図２及び図３に示すサブ画素１１では、前述した信号電位Ｖsig の書き込み動作時に、駆動トランジスタＮ２の閾値補正動作と移動度補正動作を伴う場合がある。図５に、図２に対応するサブ画素１１のタイミングチャートを示す。また図６に、図３に対応するサブ画素１１のタイミングチャートを示す。なお、図２に示すサブ画素１１と図３に示すサブ画素１１の違いは、初期化動作と発光期間制御を切り離すか否かである。
【００１７】
発光期間制御では、ピーク輝度を調節するために発光期間と消灯期間の比率（Ｄｕｔｙ）を可変する動作が求められる。また、発光期間制御では、動画表示特性を調整するために、１フィールド期間内における発光期間と消灯期間の切り替え回数を変更する動作が求められる。これらの用途のため、第２の制御線駆動部９の回路構成は一般に複雑になる。
【００１８】
従って、出力パルスの転送タイミングがされる初期化パルスの供給線と点灯期間制御パルスの供給線を別に用意する図２の回路構成は、制御インターフェースの単純化に有利である。ただし、図２に示すように、制御線として書込制御線ＷＳＬ、点灯制御線ＬＳＬ、電流供給線ＰＳＬの３本が必要になる。
【００１９】
以下では、閾値補正動作と、移動度補正動作と、発光期間制御を含むサブ画素１１の制御動作を、図３に示す画素回路の場合について説明する。従って、図６を参照しながら説明する。
なお、図２に示す画素回路について使用する制御動作は、前述したように、初期化動作と発光期間制御を分離する以外は共通であるので説明を省略する。
【００２０】
図６（Ａ）は書込制御線ＷＳＬの駆動波形である。例えばＨレベルの期間にサンプリングトランジスタＮ１がオン制御され、信号線ＤＴＬの電位が駆動トランジスタＮ２のゲート電極に書き込まれる。
なお、図中の１回目のＨレベル期間は、駆動トランジスタＮ２の閾値電位Ｖthのバラツキを補正するために用いられる。
【００２１】
一方、図中の２回目のＨレベル期間は、画素階調に対応する信号電位Ｖsig の書き込みと共に、駆動トランジスタＮ２の移動度μのバラツキを補正するために用いられる。
因みに、２回目のＨレベル期間の立ち下げ時の波形が斜めになっているのは、高輝度（高信号電位）から低輝度（低信号電位）まですべての階調において最適な移動度補正期間を設定するためである。
【００２２】
移動度補正とは移動度μの高い駆動トランジスタＮ２と移動度μの小さい駆動トランジスタＮ２との移動度差を補正するための動作であり、その補正時間をこの書込制御線ＷＳＬのＨレベルの長さで決めている。そして、この補正期間は原理上、低輝度（低信号電位）ほど長い期間が必要になる。
【００２３】
図６（Ｂ）は信号線ＤＴＬの駆動波形である。信号線ＤＴＬには、２種類の電位が印加される。オフセット電位Ｖofs は、駆動トランジスタＮ２の閾値補正用である。信号電位Ｖsig は、画素階調を与える電位である。ここでの信号電位Ｖsig の大きさによって、駆動トランジスタＮ２が供給する駆動電流の大きさが決まる。有機ＥＬ素子ＯＬＥＤは電流駆動素子であり、ここでの駆動電流が大きいほど輝度が高くなる。
【００２４】
図６（Ｃ）は点灯制御線ＬＳＬの駆動波形である。点灯制御線ＬＳＬは、ＨレベルとＬレベルの２値で駆動される。図中の１回目のＬレベル期間は、初期化期間を与えるのに用いられる。図中の２回目のＬレベル期間は、発光開始後の消灯期間を与えるのに用いられる。
【００２５】
ここでの初期化動作は、駆動トランジスタＮ２のゲート・ソース間電圧Ｖgsを閾値電圧Ｖthよりも広げるための動作である。この動作は、閾値補正の実行前に不可欠な動作である。以下では、補正準備動作という。
【００２６】
この補正準備動作の後、駆動トランジスタＮ２のゲート電極にオフセット電位Ｖofs
が印加されると共に、点灯制御線ＬＳＬの電位がＨレベルに切り替え制御される。この電位関係での動作が閾値補正動作である。閾値補正動作が開始すると、駆動トランジスタＮ２のソース電位Ｖｓは徐々に上昇し、駆動トランジスタＮ２のゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖthに達した時点でソース電位Ｖｓの上昇は停止する。
【００２７】
なお、信号電位Ｖsig の書き込みが終了すると、次回の書き込み期間まで発光期間が開始される。発光期間においては、点灯制御線ＬＳＬがＨレベルのとき、有機ＥＬ素子ＯＬＥＤが点灯し、Ｌレベルのとき有機ＥＬ素子ＯＬＥＤが消灯する。１フィールド期間内における点灯期間長の比率を可変制御することにより、ピーク輝度レベルを制御することができる。
【００２８】
図６（Ｄ）は駆動トランジスタＮ２のゲート電極に現れる電位Ｖｇを示している。図６（Ｅ）は駆動トランジスタＮ２のソース電極（有機ＥＬ素子ＯＬＥＤの陽極）に現れる電位Ｖｓを示している。
前述したように、書込制御信号（図６（Ａ））や点灯制御信号（図６（Ｃ））のパルス長は、駆動動作の目的に応じて長さが異なる必要がある。
【００２９】
例えば前者の場合であれば、閾値補正動作と信号書込兼移動度補正動作ではパルス長が異なる必要がある。また例えば後者の場合であれば、補正準備動作の期間と発光期間中の点灯／消灯制御の場合とではパルス長が異なる必要がある。
【００３０】
従って、第１の制御線駆動部７と第２の制御線駆動部９のそれぞれには、複数種類のパルス長を出力できることが求められる。しかも、アクティブマトリクス駆動方式で一般的な線順次書込方式の場合には、これらのパルス波形を線順次に転送できなければならない。すなわち、この種の制御線駆動部には、制御パルスのパルス長を自在に設定できる機能と、線順次に次段に転送できる機能との２つを搭載することが求められる。
【００３１】
図７に、前述した駆動条件を満たす制御線駆動回路に用いて好適なシフトレジスタ回路の構造例を示す。図７に示すシフトレジスタ回路は、２Ｎ個のシフト段ＳＲ（１）〜ＳＲ（２Ｎ）を縦列接続した構成を有している。このシフトレジスタ回路は、それぞれ前後段に位置する他のシフト段の出力パルスｏ（ｋ）を駆動パルスとして使用し、自段に入力されるクロック信号ｃｋ１又はｃｋ２を出力パルスｏ（ｋ）として自段の制御線に出力する動作を実行する。
【００３２】
図８に、シフトレジスタ回路の駆動パルス波形を示す。なお図８は、シフトレジスタ回路がＮＭＯＳ型の薄膜トランジスタでのみ構成される場合のパルス波形である。
図８（Ａ）は、１段目のシフト段を駆動するためのスタートパルスｓｔであり、図８（Ｂ）は、２Ｎ段目のシフト段を駆動するためのエンドパルスｅｎｄである。図８（Ｃ）は、偶数段目に位置するシフト段用のクロック信号ｃｋ１である。
【００３３】
図８（Ｄ）は、奇数段目に位置するシフト段用のクロック信号ｃｋ２である。図８（Ｅ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図８（Ｆ）は、ｋ−１段目のシフト段ＳＲ（ｋ−１）の出力パルスｏ（ｋ−１）である。以下、図８（Ｇ）〜図８（Ｉ）は、図中に示す符号段目の出力パルスｏである。
【００３４】
図９に、ｋ段目に位置するシフト段ＳＲの内部回路例を示す。なお、図９の場合、シフト段ＳＲを構成する薄膜トランジスタは全てＮＭＯＳ型である。このシフト段ＳＲの出力段は、電源ＶＳＳとクロック入力端ｃｋの間に直列接続されたＮＭＯＳ型の薄膜トランジスタＮ１１及びＮ１２と、論理ゲート段を構成するＮＭＯＳ型の薄膜トランジスタＮ１３〜Ｎ１６で構成される。なお、薄膜トランジスタＮ１１とＮ１２の接続中点が出力ノードｏｕｔに接続される。
【００３５】
また、薄膜トランジスタＮ１１のゲート電極と出力端ＯＵＴとの間には補完容量Ｃ１が接続される。この補完容量Ｃ１が、ブートストラップ動作を補完する容量であり、薄膜トランジスタＮ１１のゲート容量が十分でない場合に使用される。また、補完容量Ｃ１は、薄膜トランジスタＮ１１の制御配線に当たるノードＡの保持容量としても使用される。
【００３６】
一方、薄膜トランジスタＮ１２のゲート電極と電源ＶＳＳとの間には補完容量Ｃ２が接続される。補完容量Ｃ２は、薄膜トランジスタＮ１２の制御配線に当たるノードＢの電位の保持容量である。なお、補完容量Ｃ２の容量は、トランジスタ部分のオフリーク量と保持期間から決定され、薄膜トランジスタＮ１２のゲート容量では不足する場合に用いられる。
【００３７】
図１０に、図９に示すシフト段ＳＲに関連する入出力パルスとノードＡ及びノードＢの電位関係を示す。なお、図１０（Ａ）は第１の入力端ｉｎ１（ｋ）に入力される駆動パルス（前段に位置するレジスタ段の出力パルスｏｕｔ（ｋ−１））の波形である。図１０（Ｂ）は第２の入力端ｉｎ２（ｋ）に入力される駆動パルス（後段に位置するレジスタ段の出力パルスｏｕｔ（ｋ＋１））の波形である。
【００３８】
図１０（Ｃ）はクロック信号ｃｋの波形である。図１０（Ｄ）はノードＡの電位（薄膜トランジスタＮ１１のゲート電位）の波形である。図１０（Ｅ）はノードＢの電位（薄膜トランジスタＮ１２のゲート電位）の波形である。図１０（Ｆ）は出力ノードｏｕｔに現れる出力パルスの波形である。
【００３９】
図１０に示すように、ノードＡとノードＢの電位は、第１の入力端ｉｎ１（ｋ）がＨレベルに立ち上がるタイミングと第２の入力端ｉｎ２（ｋ）がＨレベルに立ち上がるタイミングのそれぞれにおいて相補的に切り換えられる。
この相補動作を実現するのが、薄膜トランジスタＮ１３〜Ｎ１６で構成される論理回路の機能である。
【００４０】
例えば第１の入力端ｉｎ１（ｋ）がＨレベルで第２の入力端ｉｎ２（ｋ）がＬレベルのとき、薄膜トランジスタＮ１３とＮ１６がオン動作し、薄膜トランジスタＮ１４とＮ１５はオフ動作する。また例えば第１の入力端ｉｎ１（ｋ）がＬレベルで第２の入力端ｉｎ２（ｋ）がＨレベルのとき、薄膜トランジスタＮ１４とＮ１５がオン動作し、薄膜トランジスタＮ１３とＮ１６はオフ動作する。
【００４１】
ところで、ノードＡのＨレベルの間、補完容量Ｃ１と薄膜トランジスタＮ１１のゲート容量は充電制御される。このため、ノードＡがＨレベルの期間に、クロック信号ｃｋがＨレベルに切り替わって出力ノードｏｕｔ（ｋ）にＶｄｄが現れると、ノードＡの電位は補完容量Ｃ１等の充電電圧分だけ持ち上がるように変化する。このとき、薄膜トランジスタＮ１１のゲート・ソース間電圧Ｖｇｓは、ブートストラップ動作により閾値電圧Ｖth(N11)以上に確保されるので、出力ノードｏｕｔ（ｋ）には、クロック信号ｃｋと全く同じ振幅の波形が現れる。
【００４２】
すなわち、図７に示すシフトレジスタ回路は、１段目のレジスタ段から順番にクロック信号ｃｋを抜き出して出力ノードに出力するように動作する。なお、図１０（Ｄ）及び（Ｅ）に示す波形のうち網掛けで示した期間は、ノードＡ及びＢがそれぞれフローティング状態にある期間である。このうち、ノードＡのフローティング期間は、ブートストラップ動作のために不可欠な期間である。
【特許文献１】特開２００５−１４９６２４号公報
【特許文献２】特開２００６−２７７７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００４３】
図９に示した回路構成を有するシフト段ＳＲは、基本的に良好なシフト動作が期待できる回路構成である。ただし、実装時には、オフリークやカップリングの影響を考える必要がある。特に、薄膜トランジスタの特性は生産のたびに変動し、同じ基板上でも変動が認められる。このため、この種の特性変動が存在する場合でも、信頼性の高い駆動動作が可能なシフトレジスタ回路の実現が求められる。
【００４４】
以下、図９に示した回路構成を有するシフト段に考えられる問題の幾つかを例示する。
まず、図１１及び図１２を用いて、薄膜トランジスタのオフリーク電流がノードＡ及びＢの電位保持に与える影響を説明する。図１１及び図１２は、薄膜トランジスタＮ１３及びＮ１５に流れるオフリーク電流の影響により、フローティング状態にあるノードＢの電位がＬレベルの電位（ＶＳＳ）に向けて徐々に低下する様子を表している。
【００４５】
図１２（Ｅ）に示すように、ここでのノードＢの電位低下は徐々に進行する。この過程でノードＢの電位が薄膜トランジスタＮ１４の閾値電位Ｖth（N14）よりも低下すると、薄膜トランジスタＮ１４の動作状態はオン状態からオフ状態へと切り替わる。薄膜トランジスタＮ１４がオフ状態になると、ノードＡにＬレベルの電位（ＶＳＳ）を給電できなくなり、ノードＡもフローティング状態に移行する。図１２（Ｄ）では、リーク電流に伴って発生するノードＡのフローティング状態を濃い色の網掛けで示している。
【００４６】
さて、このようにノードＡがフローティング状態になると、図１３に示すように、自段で使用しないはずのクロック信号ｃｋが、トランジスタＮ１１の拡散容量（カップリング容量）を通じてノードＡに飛び込み、ノードＡの電位をＨレベルの方向に揺らす現象が発生する。この現象を、図１４を用いて説明する。なお、図１４（Ａ）〜（Ｆ）は、図１２（Ａ）〜（Ｆ）にそれぞれ対応する。
【００４７】
ノードＡがフローティング状態の期間では、図１４（Ｄ）に矢印で示すように、ノードＡにパルス状の揺らぎが発生する。このノードＡの電位変化が薄膜トランジスタＮ１１の閾値電位Ｖth（N11）より少しでも大きいと、薄膜トランジスタＮ１１がオン動作する。すなわち、誤動作する。結果的に、図１４（Ｆ）に示すように、本来出力すべきクロック信号ｃｋとは別の期間にも出力ノードｏｕｔに偽のパルス波形が出現する。この偽のパルス波形は、シフトレジスタ回路の誤転送を引き起こす可能性がある。
【００４８】
一方、オフリークによるノード電位の変動はノードＡに発生する場合も考えられる。図１５及び図１６は、薄膜トランジスタＮ１４及びＮ１６に流れるオフリーク電流の影響により、フローティング状態にあるノードＡの電位がＬレベルの電位ＶＳＳの方向に引き下げられる様子を表している。
【００４９】
図１６（Ｄ）に示すように、この種のオフリークがあると、ノードＡのブートストラップ動作が妨げられてしまう。結果的に、薄膜トランジスタＮ１１のゲート電圧が不足し、図１６（Ｆ）に示すように、最大振幅の出力パルスが得られない問題がある。なお、図１６（Ａ）〜（Ｆ）に示す各波形は、図１２（Ａ）〜（Ｆ）に示す各波形に対応する。
【００５０】
また、図９に示す回路構成のシフト段ＳＲには、シフトレジスタ回路の接続構造に固有の負荷対策も求められる。
図１７に改めて示すように、シフト段ＳＲの各出力パルスは、自段が対応する制御線（例えば書込制御線ＷＳＬ、点灯制御線ＬＳＬ）だけでなく、後段に位置するシフト段ＳＲの第１の入力端ｉｎ１や前段に位置するシフト段ＳＲの第２の入力端ｉｎ２をも駆動する必要がある。
【００５１】
図１８に、シフトレジスタ回路の駆動パルス波形を示す。図１８（Ａ）は、奇数段目に位置するシフト段用のクロック信号ＣＫＡである。図１８（Ｂ）は、偶数段目に位置するシフト段用のクロック信号ＣＫＢである。図１８（Ｃ）は、１段目のシフト段を駆動するためのスタートパルスｓｔであり、図１８（Ｄ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図１８（Ｅ）は、２段目のシフト段ＳＲ（２）の出力パルスｏ２である。図１８（Ｆ）は、最終段に位置するシフト段ＳＲ（Ｅ）の出力パルスｏＥである。図１８（Ｇ）は、最終段のシフト段を駆動するためのエンドパルスＥＮＤである。
【００５２】
以上説明したように、各シフト段ＳＲには、前段に位置するシフト段のノードＢと後段に位置するシフト段のノードＡの両方を、自段が対応する制御線と共に駆動することが求められる。
この様子を図１９に示す。なお、図１９は、１段目から３段目に位置する各シフト段の内部電位の関係を表している。
【００５３】
図１９（Ａ）は、奇数段目に位置するシフト段用のクロック信号ＣＫＡである。図１９（Ｂ）は、偶数段目に位置するシフト段用のクロック信号ＣＫＢである。
図１９（Ｃ）、（Ｄ）、（Ｅ）は、１段目に位置するシフト段のノードＡ、ノードＢ及び出力パルスの波形である。図１９（Ｆ）、（Ｇ）、（Ｈ）は、２段目に位置するシフト段のノードＡ、ノードＢ及び出力パルスの波形である。
【００５４】
図１９（Ｉ）、（Ｊ）、（Ｋ）は、３段目に位置するシフト段のノードＡ、ノードＢ及び出力パルスの波形である。
図１９に矢印で示すように、２段目に位置するシフト段の出力パルス（図１９（Ｈ））は、１段目に位置するシフト段のノードＢと３段目に位置するシフト段のノードＡをそれぞれＨレベルに充電するのに用いられる。
【００５５】
具体的には、ノードＡ及びＢの配線容量を充電するのに用いられる。従って、クロック信号ＣＫには、この大きな負荷容量を駆動するだけの駆動能力が求められる。具体的には、クロック信号を供給するバッファ回路の大型化が求められる。
しかし、かかる駆動能力のアップは、消費電力の増加や高周波数での駆動マージンの低下を招いてしまう。
【課題を解決するための手段】
【００５６】
前述したように、現在提案されているシフト段には、未だ解決すべき技術上の問題が残存する。
そこで、発明者は、これらの技術上の問題の少なくとも一つを改善できるシフト段を有するシフトレジスタ回路を提案する。
【００５７】
（Ａ）シフトレジスタ回路
（Ａ−１）解決手段１
発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
（ａ）一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタ
（ｂ）一方の主電極が出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタ
（ｃ）一方の主電極が前記第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続される第３（１）の薄膜トランジスタ
（ｄ）一方の主電極が第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第１の薄膜トランジスタの制御配線に接続される第３（２）の薄膜トランジスタ
（ｅ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続される第４（１）の薄膜トランジスタ
（ｆ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第２の薄膜トランジスタの制御配線に接続される第４（２）の薄膜トランジスタ
（ｇ）一方の主電極が第２の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第４（１）の薄膜トランジスタの制御配線と第２の入力端に接続される第５の薄膜トランジスタ
（ｈ）一方の主電極が第２の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第３（１）の薄膜トランジスタの制御配線と第１の入力端に接続される第６の薄膜トランジス
【００５８】
この解決手段に係るシフト段の場合、駆動信号は、第３（１）の薄膜トランジスタの制御端子と、第４（１）の薄膜トランジスタの制御端子と、第５の薄膜トランジスタの制御端子と、第６の薄膜トランジスタの制御端子にのみ接続される。すなわち、駆動信号は、制御端子の負荷容量を駆動できるだけの能力があれば良い。駆動すべき負荷容量が小さく済むので、高い周波数での駆動と消費電力の低減化を同時に実現できるシフトレジスタ回路を実現することができる。
【００５９】
また、この解決手段に係るシフト段の場合、第３（１）の薄膜トランジスタと第４（１）の薄膜トランジスタは、第１の薄膜トランジスタと第２の薄膜トランジスタの制御電位の切り替えを促進する方向に作用する。
また、この解決手段に係るシフト段の場合、第３（２）の薄膜トランジスタと第４（２）の薄膜トランジスタは、第１の薄膜トランジスタと第２の薄膜トランジスタの制御電位を保持する方向に作用する。
これらの動作は、ブートストラップ期間のリーク防止や貫通電流の低減に効果的である。なお、貫通電流の低減は、高周波駆動と低消費電力化を実現する上でも有効である。
【００６０】
（Ａ−２）解決手段２
なお、発明者は、解決手段１に係るシフトレジスタ回路が以下の接続形態（ａ）〜（ｃ）を採用する場合、スタートパルス及びエンドパルスの信号振幅を、各シフト段の出力端から出力されるクロック信号の信号振幅より小さくすることを提案する。
（ａ）シフトレジスタ回路を構成するシフト段のうち初段と最後段を除くシフト段では、第１の入力端に自段よりも前段に位置するシフト段の出力端が接続され、第２の入力端に自段よりも後段に位置するシフト段の出力端が接続される。
（ｂ）シフトレジスタ回路を構成するシフト段のうち初段のシフト段では、第１の入力端にスタートパルスが入力される。
（ｃ）シフトレジスタ回路を構成するシフト段のうち最後段のシフト段では、第２の入力端にエンドパルスが入力される。
以上のように、この解決手段では、シフト段のブートストラップ動作を利用して、スタートパルスとエンドパルスの低振幅化を実現する。駆動パルスの低振幅化によって、低消費電力化を実現できる。
【００６１】
（Ａ−３）解決手段３
また、発明者は、解決手段２に係るシフトレジスタ回路において、第１の薄膜トランジスタを、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタで形成する方法を提案する。
この構造の場合、第１の薄膜トランジスタのゲート容量が大きくなり、ブートストラップゲインを高くすることができる。その分、スタートパルスやエンドパルスの更なる低振幅化を実現できる。
【００６２】
（Ａ−４）解決手段４
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第５の薄膜トランジスタのＷ／Ｌ（ここで、Ｗはチャネル幅、Ｌはチャネル長）は、第３（１）及び第３（２）の薄膜トランジスタのＷ／Ｌよりも大きいか同じに形成する方法を提案する。
この構造の場合、第５の薄膜トランジスタのオフリーク量は、第３（１）及び第３（２）の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第５の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第２の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
【００６３】
（Ａ−５）解決手段５
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第５の薄膜トランジスタを、チャネル層の片面にのみ制御電極が形成される種類の薄膜トランジスタで形成する。一方、第３（１）及び第３（２）の薄膜トランジスタを、チャネル層の両面に制御電極が形成される種類の薄膜トランジスタで形成する。
この構造の場合、第５の薄膜トランジスタのオフリーク量は、第３（１）及び第３（２）の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第５の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第２の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
【００６４】
（Ａ−６）解決手段６
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第５の薄膜トランジスタのソースシールド長を、第３（１）及び第３（２）の薄膜トランジスタのソースシールド長より短く形成する。
この構造の場合、第５の薄膜トランジスタのオフリーク量は、第３（１）及び第３（２）の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第５の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第２の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
【００６５】
（Ａ−７）解決手段７
また、発明者は、前述した解決手段に係るシフトレジスタ回路において、第５の薄膜トランジスタが有するＬＤＤ（Lightly Doped Drain ）領域の長さを、第３（１）及び第３（２）の薄膜トランジスタのＬＤＤ領域の長さよりも短く形成する。
この構造の場合、第５の薄膜トランジスタのオフリーク量は、第３（１）及び第３（２）の薄膜トランジスタのオフリーク量よりも相対的に大きくなる。第５の薄膜トランジスタには、保持すべき電位と同じ電位を供給する第２の電源が接続される。このため、特性バラツキが残存したとしても、誤動作の原因となる制御配線の電位変動を最小化することができる。
【００６６】
（Ａ−８）解決手段８
また、発明者は、解決手段１に係るシフトレジスタ回路に、以下の（ａ）接続形態を採用する。
（ａ）シフトレジスタ回路を構成するシフト段のうち初段を除くシフト段では、第１の入力端に、自段よりも前段に位置するシフト段の出力端が接続され、第２の入力端に、クロック入力端に入力される第１のクロックとは別位相の第２のクロックが供給される。
（ｂ）シフトレジスタ回路を構成するシフト段のうち初段のシフト段では、第１の入力端に転送開始信号の入力端が接続され、第２の入力端に第１及び第２のクロックとはそれぞれ別位相の第３のクロックが供給される。
【００６７】
この解決手段に係るシフトレジスタ回路は、３種類のクロックで動作する。この場合、シフト段相互の配線を単純化できる。また、第２の入力端に定期的に駆動パルスが入力されることになるので、第２の薄膜トランジスタの制御電位がフローティング状態になる期間を短くできる。このことは、動作の信頼性向上に有効である。
【００６８】
（Ａ−９）解決手段９
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
（ａ）一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタ
（ｂ）一方の主電極が出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタ
（ｃ）一方の主電極が第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第１の入力端子に接続される第３（１）の薄膜トランジスタ
（ｄ）一方の主電極が第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第１の薄膜トランジスタの制御配線に接続される第３（２）の薄膜トランジスタ
（ｅ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第２の入力端子に接続される第４（１）の薄膜トランジスタ
（ｆ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第２の薄膜トランジスタの制御配線に接続される第４（２）の薄膜トランジスタ
（ｇ）一方の主電極が第２の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続される第５の薄膜トランジスタ
（ｈ）一方の主電極が第２の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続される第６の薄膜トランジスタ
（ｉ）一方の主電極が第５の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の入力端子に接続され、制御電極が第２の電源に接続される第７の薄膜トランジスタ
（ｊ）一方の主電極が第６の薄膜トランジスタの制御配線に接続され、他方の主電極が第１の入力端子に接続され、制御電極が第２の電源に接続される第８の薄膜トランジスタ
【００６９】
この解決手段に係るシフト段の場合、第５及び第６の薄膜トランジスタの制御電極の電位がブートストラップ動作し、第１及び第２の薄膜トランジスタの制御電極の電位を速やかに充電することが可能になる。これにより、駆動周波数の高周波数化を可能とできる。
また、第１及び第２の薄膜トランジスタがブートストラップ動作する際の開始電位を、ＮＭＯＳ型の場合には解決手段１の場合よりも高く、ＰＭＯＳ型の場合には解決手段１よりも低くできる。このため、必要とされるブートストラップ量を小さくすることができる。このことは、ブートストラップ動作を補完する容量の小容量化を実現でき、レイアウト面積を小さくするのに有効である。
【００７０】
（Ａ−１０）解決手段１０
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造の採用を提案する。
（ａ）一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタ
（ｂ）一方の主電極が出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタ
（ｃ）一方の主電極が第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続される第３の薄膜トランジスタ
（ｄ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第２の薄膜トランジスタの制御配線に接続される第４の薄膜トランジスタ
（ｅ）一方の主電極が第２の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第２の入力端に接続される第５の薄膜トランジスタ
（ｆ）一方の主電極が第２の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第３の薄膜トランジスタの制御配線と第１の入力端に接続される第６の薄膜トランジスタ
【００７１】
この解決手段に係るシフト段の場合、駆動信号は、第３の薄膜トランジスタの制御端子と、第５の薄膜トランジスタの制御端子と、第６の薄膜トランジスタの制御端子にのみ接続される。すなわち、駆動信号は、制御端子の負荷容量を駆動できるだけの能力があれば良い。駆動すべき負荷容量が小さく済むので、高い周波数での駆動と消費電力の低減化を同時に実現できるシフトレジスタ回路を実現することができる。
【００７２】
（Ａ−１１）解決手段１１
また、発明者は、絶縁基板上に単一チャネルの薄膜トランジスタにより形成されるシフトレジスタ回路において縦列接続される個々のシフト段に以下に示す各構造を採用することを提案する。
（ａ）一方の主電極がクロック入力端に接続され、他方の主電極が出力端に接続される第１の薄膜トランジスタ
（ｂ）一方の主電極が出力端に接続され、他方の主電極が第１の電源に接続される第２の薄膜トランジスタ
（ｃ）一方の主電極が第１の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第１の薄膜トランジスタの制御配線に接続される第３の薄膜トランジスタ
（ｄ）一方の主電極が第１の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第２の薄膜トランジスタの制御配線に接続される第４の薄膜トランジスタ
（ｅ）一方の主電極が第２の電源に接続され、他方の主電極が第２の薄膜トランジスタの制御配線に接続され、制御電極が第２の入力端に接続される第５の薄膜トランジスタ
（ｆ）一方の主電極が第２の電源に接続され、他方の主電極が第１の薄膜トランジスタの制御配線に接続され、制御電極が第１の入力端に接続される第６の薄膜トランジスタ
【００７３】
この解決手段に係るシフト段の場合、駆動信号は、第５の薄膜トランジスタの制御端子と、第６の薄膜トランジスタの制御端子にのみ接続される。すなわち、駆動信号は、制御端子の負荷容量を駆動できるだけの能力があれば良い。駆動すべき負荷容量が小さく済むので、高い周波数での駆動と消費電力の低減化を同時に実現できるシフトレジスタ回路を実現することができる。
【００７４】
また、この解決手段に係るシフト段の場合、第３の薄膜トランジスタと第４の薄膜トランジスタは、第１の薄膜トランジスタと第２の薄膜トランジスタの制御配線の電位を保持する方向に作用する。この動作は、ブートストラップ期間のリーク防止に効果があり、動作の安定性を高めることができる。
【００７５】
（Ａ−１２）解決手段１２
また、発明者は、前述した解決手段に係る各シフトレジスタ回路は、表示パネルを構成する駆動回路の少なくとも一部に搭載することを提案する。
また、発明者は、この種の駆動回路を搭載する表示パネルを搭載する電子機器を提案する。電子機器は、表示パネルと、システム全体の動作を制御するシステム制御部と、システム制御部に対する操作入力を受け付ける操作入力部とで構成する。
【発明の効果】
【００７６】
前述した単一チャネル型のシフトレジスタ回路の採用により、従来回路よりも、特性の製造バラツキの影響を受け難く、しかも高速動作が可能で消費電力も少なくできる。
【発明を実施するための最良の形態】
【００７７】
以下、明細書において提案する発明を、アクティブマトリクス駆動型の表示パネルにおける駆動回路に適用する場合について説明する。
なお、本明細書で特に図示又は記載されない部分には、当該技術分野の周知又は公知技術を適用する。
また以下に説明する形態例は、発明の一つの形態例であって、これらに限定されるものではない。
【００７８】
（Ａ）表示パネルのシステム構成    
以下の形態例は、有機ＥＬパネルについて説明する。図２０に、形態例に係る有機ＥＬパネルのシステム構成例を示す。なお、図２０には、図１との対応部分に同一符号を付して示す。
形態例に係る有機ＥＬパネル２１は、パネル基板上に画素アレイ部３と、信号線駆動部５と、第１の制御線駆動部２３と、第２の制御線駆動部２５で構成される。
【００７９】
形態例に係る第１及び第２の制御線駆動部２３及び２５には、表示パネルの垂直方向に駆動パルスを転送するシフトレジスタ回路が用いられる。図２１に、制御線駆動部に使用するシフトレジスタ回路の基本的な回路構成を示す。
【００８０】
このシフトレジスタ回路は、自段の前後に位置するシフト段の出力パルスを駆動パルスとして使用し、自段に入力されるクロック信号ｃｋ１又はｃｋ２を所定のタイミングで抜き出すように動作する。なお、図２１に示すシフトレジスタ回路の場合、初段のシフト段に対するスタートパルスｓｔの入力と、最終段のシフト段に対するエンドパルスｅｎｄの入力が必要である。
【００８１】
（Ｂ）シフトレジスタ回路の構成例
以下では、発明者が提案するシフトレジスタ回路が、ＮＭＯＳ型の薄膜トランジスタだけで構成される場合と、ＰＭＯＳ型の薄膜トランジスタだけで構成される場合について説明する。なお、チャネルを形成する半導体の違いによらず、各薄膜トランジスタの接続関係は同じである。ただし、駆動波形や入出力波形は、薄膜トランジスタがＮＭＯＳ型とＰＭＯＳ型の場合で電位関係が入れ替わることになる。
【００８２】
（Ｂ−１）シフト段の形態例１
（ａ）ＮＭＯＳ型
図２２にシフトレジスタ回路を構成するシフト段の１つ目の形態例を示し、図２３に対応する駆動波形を示す。
図２２に示すシフト段は、薄膜トランジスタＮ２１及びＮ２２で構成される出力段と、薄膜トランジスタＮ２３〜Ｎ２６で構成される論理ゲート段とで構成される。この形態例の場合、出力段を駆動する論理ゲート段の部分に特徴がある。
【００８３】
まず、出力段の構成を説明する。出力段は、第１の電源（低電位ＶＳＳ）とクロック入力端ＣＫの間に直列に接続される薄膜トランジスタＮ２１及びＮ２２により構成される。なお、薄膜トランジスタＮ２１とＮ２２の接続中点が出力ノードＯＵＴとなる。
因みに、クロック入力端ＣＫには、シフト段の位置に応じて図２１のクロック信号ｃｋ１又はｃｋ２が供給される。ここでのクロック信号は、低電位ＶＳＳ又は高電位Ｖｄｄのいずれかの電位をもつ。
【００８４】
この形態例の場合、薄膜トランジスタＮ２１のゲート電極と出力ノードＯＵＴの間には補完容量Ｃ１が接続される。この補完容量Ｃ１が、ブートストラップ動作を補完する容量であり、薄膜トランジスタＮ２１のゲート容量が十分でない場合に使用される。また、補完容量Ｃ１は、ノードＡの保持容量としても使用される。
【００８５】
一方、薄膜トランジスタＮ２２のゲート電極と第１の電源（ＶＳＳ）との間には補完容量Ｃ２が接続される。補完容量Ｃ２は、ノードＢの電位の保持容量である。なお、補完容量Ｃ２の容量は、薄膜トランジスタＮ２２のオフリーク量と電位の保持期間との関係から決定され、薄膜トランジスタＮ２２のゲート容量だけでは不足する場合に用いられる。
【００８６】
次に、論理ゲート段の構成を説明する。論理ゲート段は、薄膜トランジスタＮ２３〜Ｎ２６で構成される。
このうち、薄膜トランジスタＮ２３は、一方の主電極が第１の電源（低電位ＶＳＳ）に接続され、他方の主電極が薄膜トランジスタＮ２２の制御配線（すなわち、ノードＢ）に接続される。
【００８７】
なお、薄膜トランジスタＮ２３のゲート電極は、第１の入力端ｉｎ１にも接続されている。この接続により、薄膜トランジスタＮ２３は、第１の入力端ｉｎ１がＨレベルの期間中、ノードＢに低電位ＶＳＳを供給する動作を実行する。
【００８８】
薄膜トランジスタＮ２４は、一方の主電極が第１の電源（低電位ＶＳＳ）に接続され、他方の主電極が薄膜トランジスタＮ２１の制御配線（すなわち、ノードＡ）に接続される。なお、薄膜トランジスタＮ２４のゲート電極は、薄膜トランジスタＮ２２の制御配線（すなわち、ノードＢ）に接続されている。この接続により、薄膜トランジスタＮ２４は、ノードＢがＨレベルの期間中、ノードＡに低電位ＶＳＳを供給する動作を実行する。
【００８９】
薄膜トランジスタＮ２５は、一方の主電極が第２の電源（高電位Ｖｄｄ）に接続され、他方の主電極が薄膜トランジスタＮ２２の制御配線（すなわち、ノードＢ）に接続される。なお、薄膜トランジスタＮ２５のゲート電極は、第２の入力端ｉｎ２に接続されている。この接続により、薄膜トランジスタＮ２５は、第２の入力端ｉｎ２がＨレベルの期間中、ノードＢに高電位Ｖｄｄを供給する動作を実行する。
【００９０】
薄膜トランジスタＮ２６は、一方の主電極が第２の電源（高電位Ｖｄｄ）に接続され、他方の主電極が薄膜トランジスタＮ２１の制御配線（すなわち、ノードＡ）に接続される。なお、薄膜トランジスタＮ２６のゲート電極は、薄膜トランジスタＮ２３のゲート電極と第１の入力端ｉｎ１に接続される。この接続により、薄膜トランジスタＮ２６は、第１の入力端ｉｎ１がＨレベルの期間中、ノードＡに高電位Ｖｄｄを供給する動作を実行する。
【００９１】
図２３に、この形態例に係るシフト段の駆動波形を示す。図２３（Ａ）は第１の入力端ｉｎ１の入力波形を示し、図２３（Ｂ）は第２の入力端ｉｎ２の入力波形を示す。図２３（Ｃ）はクロック信号ｃｋの入力波形を示す。図２３（Ｄ）はノードＡの駆動波形を示し、図２３（Ｅ）はノードＢの駆動波形を示す。図２３（Ｆ）は出力ノードＯＵＴに現れる出力パルスの信号波形を示す。
【００９２】
図２３に示すように、第１の入力端ｉｎ１にＨレベルが入力されたタイミングで、ノードＡはＨレベル（＝高電位Ｖｄｄ−Ｖth(N26)）に立ち上がり、ノードＢはＬレベル（＝低電位ＶＳＳ）に立ち下がる。これにより、薄膜トランジスタＮ２１は、クロック信号を取り込み可能な状態になる。なお、第１の入力端ｉｎ１がＨレベルの間に薄膜トランジスタＮ２１のゲート容量や補完容量Ｃ１が充電される。従って、第１の入力端ｉｎ１がＬレベルに立ち下がった後も、ノードＡとノードＢは、フローティング状態のまま直前の電位を保持する。
【００９３】
この状態で、クロック信号が入力されると、図２３（Ｄ）に示すように、ノードＡの電位がブートストラップ動作により持ち上げられる。この結果、出力ノードＯＵＴには、クロック信号と同じ高電位Ｖｄｄが現れる。なお、ノードＡ及びＢのフローティング状態は、第２の入力端ｉｎ２にＨレベルが入力されるまで継続される。
やがて、第２の入力端ｉｎ２にＨレベルが入力されると、ノードＢはＨレベル（高電位Ｖｄｄ−Ｖth(N25)）に立ち上がる。また、このノードＢの電位変化に伴い、薄膜トランジスタＮ２４がオン状態に切り替わり、ノードＡを強制的にＬレベル（低電位ＶＳＳ）に引き下げる。
【００９４】
以上の動作が各シフト段で実行される。ところで、この形態例の場合、第１及び第２の入力端ｉｎ１及びｉｎ２は、薄膜トランジスタＮ２５及びＮ２６のゲート電極を駆動するだけで良い。すなわち、図９に示した従来例のようにノードＡ及びＢ（配線容量）を駆動せずに済む。
【００９５】
従って、入力端ｉｎ１及びｉｎ２の負荷が従来例に比して軽減されることになる。この結果、転送パルスの負荷が軽減される。このため、従来例に係るシフトレジスタ回路よりも高い周波数で駆動することが可能になる。
【００９６】
（ｂ）ＰＭＯＳ型
前述したＮＭＯＳ型のシフト段は、画素アレイ部３を構成するサブ画素１１が、図２又は図３に示すＮＭＯＳ型の回路構成の場合に用いられる。
従って、画素アレイ部３を構成するサブ画素１１が、図２４及び図２５に示すＰＭＯＳ型の回路構成の場合には、やはりＰＭＯＳ型のシフト段で構成されるシフトレジスタ回路を用いる必要がある。
【００９７】
なお、図２４及び図２５に示すサブ画素１１の構成は、図２及び図３の各薄膜トランジスタをＮＭＯＳ型からＰＭＯＳ型に置き換えた以外は、基本的に同じ回路構成である。従って、その駆動波形は、図２６に示すように、図４における書込制御線ＷＳＬと点灯制御線ＬＳＬのＨレベルとＬレベルをそれぞれ入れ替えた関係になる。
従って、ＰＭＯＳ型のシフトレジスタ回路を構成するシフト段の構成は図２７に示すような接続関係になる。
【００９８】
各薄膜トランジスタＰ２１〜Ｐ２６の接続関係は、図２２に示すＮＭＯＳ型のシフト段の構成と同じである。
違いは、薄膜トランジスタＰ２２、Ｐ２３及びＰ２４の一方の主電極が接続される第１の電源が高電位Ｖｄｄで与えられる点と、薄膜トランジスタＰ２５及びＰ２６の一方の主電源が接続される第２の電源が低電位ＶＳＳで与えられることである。
【００９９】
図２８に、この形態例に係るシフト段の駆動波形を示す。図２８（Ａ）〜（Ｆ）は、それぞれ図２３（Ａ）〜（Ｆ）に対応する。図２８に示す各波形は、いずれも図２３に示す各波形のＨレベルとＬレベルを入れ替えた関係にある。すなわち、基本的な動作は全く同じである。従って、詳細な説明は省略する。
【０１００】
そして、このＰＭＯＳ型のシフト段の場合にも、入力端ｉｎ１及びｉｎ２の負荷を従来例に比して軽減することができる。この結果、転送パルスの負荷が軽減される。このため、従来例に係るシフトレジスタ回路よりも高い周波数で駆動することが可能になる。
【０１０１】
（Ｂ−２）シフト段の形態例２
ところで、前述した形態例１に係るシフト段の場合、フローティング状態におけるノードＢの電位は、薄膜トランジスタＮ２３とＮ２５又はＰ２３とＰ２５のリークバランスによって決定される。例えばＮＭＯＳ型の場合、薄膜トランジスタＮ２３のリーク量の方が薄膜トランジスタＮ２５より大きければ、ノードＢを低電位ＶＳＳの方向に引っ張るように作用する。この反対に、薄膜トランジスタＮ２５のリーク量の方が薄膜トランジスタＮ２３より大きければ、ノードＢを高電位Ｖｄｄの方向に引っ張るように作用する。
【０１０２】
ＰＭＯＳ型の場合には、ＮＭＯＳ型とは全く反対の方向にノードＢの電位が引っ張られる。
ここでは、図２９を用い、ＮＭＯＳ型のシフト段にあって薄膜トランジスタＮ２５のリーク量の方が薄膜トランジスタＮ２３のリーク量よりも大きい場合の影響を説明する。
この場合、問題となり得るのは、ノードＡとノードＢが共にフローティング状態にある期間の駆動動作である。
【０１０３】
この期間は、ノードＡがＨレベルに保持され、ノードＢがＬレベルに保持される期間に当たる。
ところが、リーク量のバランスが崩れてノードＢの電位がＨレベルの方向に遷移すると、ある電位を境に薄膜トランジスタＮ２４がオン動作してしまう。すると、フローティング状態にあるノードＡを低電位ＶＳＳの方向に引き下げられるように作用し、クロック信号の入力に伴うノードＡのブートストラップ動作を妨げる可能性がある。具体的には、出力ノードＯＵＴに現れるパルスの振幅が不十分になる可能性がある。
【０１０４】
そこで、この形態例では、製造バラツキの影響でリーク量のバランスが崩れたとしても、ノードＡのブートストラップ動作が妨げられ難い回路構成を提案する。
なお、言うまでもなく、この形態例はより信頼性を高めるための形態例であり、形態例１に係るシフト段でも、製造バラツキの影響が許容範囲内であれば問題なく使用できる。
【０１０５】
（ａ）ＮＭＯＳ型
図３０にシフトレジスタ回路を構成するシフト段の２つ目の形態例を示し、図３１に対応する駆動波形を示す。
図３０に示すシフト段と形態例１に係るシフト段（図２２）との違いは、薄膜トランジスタＮ２３のゲート電極と他ノードとの接続形態である。
【０１０６】
この形態例の場合、薄膜トランジスタＮ２３のゲート電極を、薄膜トランジスタＮ２１の制御配線（すなわち、ノードＡ）と接続する。なお、主電極の接続は、形態例１の場合と同じである。この形態例の場合、薄膜トランジスタＮ２３は、ノードＡのブートストラップ動作時にオン動作してノードＢの電位を低電位ＶＳＳに固定するように作用する。
【０１０７】
図３１に、この形態例に係るシフト段の駆動波形を示す。なお、図３１（Ａ）〜（Ｆ）に示す各駆動波形は、図２３（Ａ）〜（Ｆ）の各駆動波形に対応する。
図３１（Ｅ）と図２３（Ｅ）を見比べれば分かるように、この形態例の場合には、ノードＡがブートストラップ動作している期間におけるノードＢの電位は固定電位の供給期間に変更されている。
【０１０８】
すなわち、薄膜トランジスタＮ２５のリーク量が相対的に大きいとしても、完全にオン動作した薄膜トランジスタＮ２３によってノードＢの電位は低電位ＶＳＳに保持し続けることができる。
従って、製造バラツキが形態例１に係るシフト段の許容範囲を超える場合にも、この形態例に係るシフト段を採用することにより、正常なブートストラップ動作を確保することができる。すなわち、駆動動作の信頼性の高いシフトレジスタ回路を実現することができる。
【０１０９】
（ｂ）ＰＭＯＳ型
前述したリーク量のバランスの問題は、ＰＭＯＳ型のシフト段についても全く同じである。
従って、ＰＭＯＳ型のシフト段についても、ＮＭＯＳ型と全く同じ接続構造を採用することができる。
図３２に、この形態例に係るＰＭＯＳ型のシフト段の回路構成を示す。
【０１１０】
図３２に示すシフト段と形態例１に係るシフト段（図２７）との違いは、やはり、薄膜トランジスタＰ２３のゲート電極の接続形態である。
この形態例の場合、薄膜トランジスタＰ２３のゲート電極は、薄膜トランジスタＰ２１の制御配線（すなわち、ノードＡ）と接続される。この接続により、薄膜トランジスタＰ２３は、ノードＡのブートストラップ動作中、ノードＢの電位を高電位Ｖｄｄに固定することが可能になる。
【０１１１】
駆動波形については省略するが、この形態例に係るシフト段を採用すれば、製造バラツキが形態例１に係るシフト段の許容範囲を超える場合にも、正常なブートストラップ動作を確保することができる。すなわち、駆動動作の信頼性の高いシフトレジスタ回路を実現することができる。
【０１１２】
（Ｂ−３）シフト段の形態例３
ところで、前述した形態例２に係るシフト段の場合、図３１（Ｄ）及び（Ｅ）に示すように、ノードＡ及びＢの電位をＬレベルからＨレベルに切り換える際又はＨレベルからＬレベルに切り換える際、切り替え速度が遅くなる問題がある。
【０１１３】
これは、薄膜トランジスタＮ２５（Ｐ２５）又はＮ２６（Ｐ２６）がオン制御され、電位の供給が開始されたとしても、薄膜トランジスタＮ２３（Ｐ２３）又はＮ２４（Ｐ２４）による電位の供給がしばらく続くためである。すなわち、第１及び第２の電源による電位の供給がぶつかるためである。しかも、電位の供給がぶつかるということは、その間、貫通電流が流れることを意味し、消費電力が増える原因になる。従って、電位の供給がぶつかる時間はできる限り短くする必要がある。
【０１１４】
そこで、この形態例では、製造バラツキの影響でリーク量のバランスが崩れたとしても、ノードＡのブートストラップ動作が妨げられ難く、同時にノード電位の切り替えも速くできる回路構成を提案する。すなわち、駆動動作の信頼性が高く、同時に高周波動作が可能で、消費電力も少ない回路構成を提案する。
【０１１５】
（ａ）ＮＭＯＳ型
図３３にシフトレジスタ回路を構成するシフト段の３つ目の形態例を示す。
図３３に示すシフト段は、形態例１に係るシフト段（図２２）と形態例２に係るシフト段（図３０）とを組み合わせた回路構成に対応する。
【０１１６】
この回路構成は、ノード電位の切り替え速度が速い形態例１の接続形態と、電位の保持性能（ラッチ性能）に優れた形態例２の接続形態の両方を組み合わせるものである。
なお、この形態例の場合、形態例１に対応する薄膜トランジスタＮ２３をＮ２３（１）で示し、形態例２に対応する薄膜トランジスタＮ２３をＮ２３（２）で示す。同様に、ノード切り替え速度が速い形態例１に対応する薄膜トランジスタＮ２４をＮ２４（１）で示し、形態例１及び２に対応する電位の保持性能（ラッチ性能）に優れた薄膜トランジスタＮ２４をＮ２４（２）で示す。
【０１１７】
この形態例の場合、第１の入力端ｉｎ１にＨレベルが入力された場合には、薄膜トランジスタＮ２３（１）がまずオン動作し、フローティング状態にあったノードＢの電位の引き下げを即座に開始する。この後、薄膜トランジスタＮ２３（２）もオン動作し、ノードＢは完全に低電位ＶＳＳに引き下げられる。
このように、ノードＢの電位の低下が速いので、薄膜トランジスタＮ２４（２）も速やかにオフ動作し、ノードＡに対する低電位ＶＳＳの供給を停止する。従って、ノードＡについても高電位Ｖｄｄへの立ち上がりが改善される。
【０１１８】
また、第２の入力端ｉｎ２にＨレベルが入力された場合には、薄膜トランジスタＮ２４（１）がまずオン動作し、フローティング状態にあったノードＡの電位の引き下げを即座に開始する。この後、薄膜トランジスタＮ２４（２）もオン動作し、ノードＡは完全に低電位ＶＳＳに引き下げられる。
このように、ノードＡの電位の低下が速いので、薄膜トランジスタＮ２３（２）も速やかにオフ動作し、ノードＢに対する低電位ＶＳＳの供給を停止する。従って、ノードＢについても高電位Ｖｄｄへの立ち上がりが改善される。
【０１１９】
図３４に、この形態例に係るシフト段の駆動波形を示す。なお、図３４（Ａ）〜（Ｆ）に示す各駆動波形は、図３１（Ａ）〜（Ｆ）の各駆動波形に対応する。
図３４（Ｄ）及び（Ｅ）と図３１（Ｄ）及び（Ｅ）を見比べれば分かるように、この形態例の場合には、ノードＡ及びＢの電位変化が速くなっている。
しかも、図２３（Ｅ）と比較して分かるように、薄膜トランジスタＮ２３（２）の配置により、ノードＡのブートストラップ動作中もノードＢには低電位ＶＳＳの供給が継続する。
【０１２０】
従って、この形態例の場合には、製造バラツキの影響により薄膜トランジスタＮ２５のリーク量が相対的に大きいとしても、ノードＡの正常なブートストラップ動作を確保することができる。
すなわち、この形態例３に係るシフト段を用いれば、ノード電位の切り替え速度が速く、同時に、駆動動作の信頼性の高いシフトレジスタ回路を実現することができる。しかも、切り替え速度の向上にもかかわらず、消費電力の増加も最小限にとどめることができる。
【０１２１】
（ｂ）ＰＭＯＳ型
前述した問題は、ＰＭＯＳ型のシフト段についても全く同じである。
従って、ＰＭＯＳ型のシフト段についても、ＮＭＯＳ型と全く同じ接続構造を採用することができる。
すなわち、形態例１に係るシフト段（図２７）と形態例２に係るシフト段（図３２）とを組み合わせた回路構成を採用する。
図３５に、この形態例に係るＰＭＯＳ型のシフト段の回路構成を示す。
【０１２２】
図３５に示すシフト段において、形態例１に対応する薄膜トランジスタＰ２３をＰ２３（１）で示し、形態例２に対応する薄膜トランジスタＰ２３をＰ２３（２）で示す。同様に、ノード切り替え速度が速い形態例１に対応する薄膜トランジスタＰ２４をＰ２４（１）で示し、形態例１及び２に対応する電位の保持性能（ラッチ性能）に優れた薄膜トランジスタＰ２４をＰ２４（２）で示す。
駆動波形については省略するが、この形態例に係るシフト段を採用すれば、ＮＭＯＳ型と全く同じ効果のシフトレジスタ回路を実現することができる。
【０１２３】
（Ｂ−４）シフト段の形態例４
前述したように、形態例３に係るシフト段を用いれば、生産バラツキの影響がノードＡのブートストラップ動作に及ばないようにできる。
しかし、ノードＢがＨレベルでフローティング状態に維持される期間では、生産バラツキによるオフリークが、出力ノードＯＵＴに誤出力につながる可能性がわずかながら残っている。
【０１２４】
図３６に、形態例３に係るシフト段で問題になるリークパスをＮＭＯＳ型の場合について示す。問題となるリークパスは、薄膜トランジスタＮ２５におけるリークパスと、薄膜トランジスタＮ２３（１）及びＮ２３（２）におけるリークパスの２つである。
ここで、薄膜トランジスタＮ２３（１）及びＮ２３（２）におけるリーク量の合計が、薄膜トランジスタＮ２５におけるリーク量よりも大きいと、高電位Ｖｄｄで保持されるべきノードＢの電位が低電位ＶＳＳに下がってしまう。
【０１２５】
フローティング期間中におけるノードＢの電位低下は、図１４において説明したようにノードＡのフローティング状態を発生させる原因になる。このノードＡのフローティング状態は、クロック入力端ＣＫからカップリング容量を通じて入力されたクロック信号が薄膜トランジスタＮ２１をオン動作させ、誤った転送パルスを出力ノードＯＵＴに出現させる原因になってしまう。
【０１２６】
そこで、この形態例では、第２の電源Ｖｄｄを利用可能なことに着目し、薄膜トランジスタＮ２５のリーク量が、薄膜トランジスタＮ２３（１）、Ｎ２３（２）よりも構造的に大きいものを使用することを提案する。すなわち、ノードＢにおける低電位ＶＳＳへのオフリークを構造的に少なくすることで、シフト動作の信頼性を高める方法を提案する。
【０１２７】
（ａ）トランジスタサイズの違いを利用する方法
まず一つ目の方法として、発明者は、トランジスタサイズに着目する。具体的には、薄膜トランジスタのチャネル長Ｌに対するチャネル幅Ｗの比（すなわち、Ｗ／Ｌ）が大きいほどオフリークが大きくなる特性に着目する。
【０１２８】
そこで、薄膜トランジスタＮ２５のＷ／Ｌが、薄膜トランジスタＮ２３（１）及びＮ２３（２）のＷ／Ｌよりも大きくなるようにトランジスタサイズを決定する。
図３７にＮＭＯＳ型のシフト段の構成例を示し、図３８にＰＭＯＳ型のシフト段の構成例を示す。
因みに、破線や点線で囲んだ薄膜トランジスタのサイズが前述の関係を満たせば、その他の薄膜トランジスタのサイズは任意である。
【０１２９】
従って、他の薄膜トランジスタのサイズは、薄膜トランジスタＮ２３（１）、Ｎ２３（２）又はＰ２３（１）、Ｐ２３（２）と同じでも良いし、薄膜トランジスタＮ２５又はＰ２５と同じでも良いし、これら以外の第３のサイズでも良い。
いずれにしても、薄膜トランジスタＮ２５又はＰ２５のオフリークが大きいことで、Ｈレベルでフローティング状態にあるノードＢの電位保持が容易になり、駆動動作の信頼性を高めることができる。
【０１３０】
（ｂ）トランジスタのゲート構造の違いを利用する方法
二つ目の方法として、発明者は、ゲート構造に着目する。図３９に、ゲート構造の違いに着目した薄膜トランジスタの断面構造を示す。
図３９（Ａ１）及び（Ａ２）は、チャネル層の片面にのみゲート電極が形成される構造の薄膜トランジスタを示す。以下、この構造を片面ゲート構造という。
【０１３１】
なお、図３９（Ａ１）のようにゲート電極がチャネル層の下層に位置する構造は、ボトムゲート構造という。
また、図３９（Ａ２）のようにゲート電極がチャネル層の上層に位置する構造は、トップゲート構造という。
【０１３２】
図３９（Ｂ）は、チャネル層の両面（上層と下層の両方）にゲート電極が形成される構造の薄膜トランジスタを示す。以下、この構造を両面ゲート構造という。なお、図３９（Ｂ）の場合には、上層のゲート電極と下層のゲート電極を同電源で制御する場合について表しているが、それぞれ別電源で制御することも可能である。別電源を用いると、動作点をずらすことができ、オフリークを制御することができる。
【０１３３】
さて、両面ゲート構造の薄膜トランジスタは、片面ゲート構造の薄膜トランジスタよりもゲート・ソース電界が強くなることが知られている。このため、両面ゲート構造の薄膜トランジスタはオン電流が高く、Ｓ値が立つ特性がある特性が一般に知られている。
【０１３４】
図４０に、ゲート構造とオフリークの関係を実測した結果を示す。因みに、図４０（Ａ）は、ＮＭＯＳ型の薄膜トランジスタについてのゲート・ソース電圧Ｖｇｓとドレイン・ソース電流Ｉｄｓとの関係を示す図である。図４０（Ｂ）は、ＰＭＯＳ型の薄膜トランジスタについてのゲート・ソース電圧Ｖｇｓとドレイン・ソース電流Ｉｄｓとの関係を示す図である。
【０１３５】
なお、オフリーク電流を見るために、図４０（Ａ）及び（Ｂ）においては、縦軸をｌｏｇスケールで表している。
ゲート・ソース電圧Ｖｇｓ＝０Ｖという動作点で比較すると、両面ゲート構造の薄膜トランジスタのオフリーク電流の大きさは片面ゲート構造の薄膜トランジスタのオフリーク電流に比べ、２〜３桁低いことが分かる。このことは、片面ゲート構造のオフ抵抗が、両面ゲート構造のオフ抵抗に比べて２〜３桁低いことを意味する。
【０１３６】
そこで、この形態例の場合には、薄膜トランジスタＮ２５又はＰ２５に片面ゲート構造を採用し、薄膜トランジスタＮ２３（１）、Ｎ２３（２）又はＰ２３（１）、Ｐ２３（２）に両面ゲート構造を採用する。
図４１にＮＭＯＳ型のシフト段の構成例を示し、図４２にＰＭＯＳ型のシフト段の構成例を示す。
因みに、破線や点線で囲んだ薄膜トランジスタのゲート構造が前述の関係を満たせば、その他の薄膜トランジスタのゲート構造は任意である。
【０１３７】
従って、他の薄膜トランジスタのゲート構造は、片面ゲート構造でも良いし、両面ゲート構造でも良い。
いずれにしても、薄膜トランジスタＮ２５又はＰ２５のオフリークが大きいことで、Ｈレベルでフローティング状態にあるノードＢの電位保持が容易になり、駆動動作の信頼性を高めることができる。
【０１３８】
（ｃ）トランジスタのソースシールド長の違いを利用する方法
三つ目の方法として、発明者は、ソースシールド長に着目する。ここでは、図４３と図４４を用いて、ソースシールド長とオフリーク量の関係を説明する。
因みに、図４３（Ａ）は、ＮＭＯＳ型の薄膜トランジスタの断面構造を示している。  
【０１３９】
ＮＭＯＳ型の薄膜トランジスタの場合、ソースシールド長とは、ソースに接続される金属配線（ソース電極）のうちチャネル領域を覆う長さをいう。なお、ここでのチャネル領域には、ＬＤＤ（Lightly Doped Drain ）領域を含まない。
【０１４０】
一方、図４４（Ａ）は、ＰＭＯＳ型の薄膜トランジスタの断面構造を示している。ＰＭＯＳ型の薄膜トランジスタの場合、ソースシールド長とは、ソースに接続される金属配線（ソース電極）のうちチャネル領域を覆う長さをいう。なお、図４４（Ａ）の場合、ＰＭＯＳ型の薄膜トランジスタはＬＤＤ層を有していない。
【０１４１】
図４３（Ｂ）は、ＮＭＯＳ型の薄膜トランジスタについてのゲート・ソース電圧Ｖｇｓとドレイン・ソース電流Ｉｄｓとの関係を示している。また、図４４（Ｂ）は、ＰＭＯＳ型の薄膜トランジスタについてのゲート・ソース電圧Ｖｇｓとドレイン・ソース電流Ｉｄｓとの関係を示している。なお、いずれの場合も、縦軸はｌｏｇスケールで表している。
【０１４２】
図４３（Ｂ）及び図４４（Ｂ）に示すように、いずれの場合も、ソースシールド長が短いほどオフリークが大きく、ソースシールド長が長いほどオフリークが小さくなる特性が認められる。
【０１４３】
従って、この形態例の場合には、薄膜トランジスタＮ２５又はＰ２５にソースシールド長が相対的に短い薄膜トランジスタを採用し、薄膜トランジスタＮ２３（１）、Ｎ２３（２）又はＰ２３（１）、Ｐ２３（２）にソースシールド長が相対的に長い薄膜トランジスタを採用する。
図４５にＮＭＯＳ型のシフト段の構成例を示し、図４６にＰＭＯＳ型のシフト段の構成例を示す。
【０１４４】
因みに、破線や点線で囲んだ薄膜トランジスタのソースシールド長が前述の関係を満たせば、その他の薄膜トランジスタのソースシールド長は任意である。
従って、他の薄膜トランジスタのソースシールド長は、前述した２種類のソースシールド長よりも長くても良いし、前述した２種類のソースシールド長の中間長でも良いし、前述した２種類のソースシールド長よりも短くても良い。
【０１４５】
いずれにしても、薄膜トランジスタＮ２５又はＰ２５のオフリークが大きいことで、Ｈレベルでフローティング状態にあるノードＢの電位保持が容易になり、駆動動作の信頼性を高めることができる。
因みに、ＮＭＯＳにＬＤＤがついているのは、電界緩和によってＯＦＦリークを大幅に減らすためである。
【０１４６】
ＬＤＤなしの場合は、ＯＦＦリークが10^-8オーダーであるが、ＬＤＤありの場合はＬＤＤ長にもよるが10^-13オーダーまで小さくすることができる。これに対して、ＰＭＯＳはＬＤＤなしの状態でＯＦＦリークが10^-13オーダーである。従って、あえてプロセス数の増えるＬＤＤ構造をＰＭＯＳに適用する必要はない。駆動上でのＯＦＦリーク要求値は10^-10以下である。
【０１４７】
また、図４３及び図４４においてソースとドレインを入れ替えた場合（金属配線がドレインに接続される）のドレインシールドでも特性をシフトさせることができる。ドレインシールドはシールド長が長いほど、ＴＦＴ特性がデプレション方向にシフトする。従って、回路の動作点Ｖgs＝０でみると、シールド長が長いほどＯＦＦリークが大きくなる。
【０１４８】
ただし、ドレインシールドのＴＦＴ特性シフト量はドレイン電位に大きく依存する。しかも動作上、ドレイン電位は変動するため制御が難しい（ＴＦＴにとってソース電位は基準電位であり、ドレイン電位はソース電位に対する相対的な電位差としてとらえる）。原理的にドレインシールドを用いてＯＦＦリークを制御することは可能であるが、当発明の動作点ではＯＦＦリークが大きく、誤動作を起こす危険がある。このため、利用することは難しい。
【０１４９】
なお、ソースシールドはシールド長が長いほどエンハンスシフトであり、回路の動作点Ｖgs＝０でみると、シールド長が長いほどＯＦＦリークが小さくなる。ソース電位はＴＦＴにとって基準電位であるため、ソースシールドは電気的に安定したＴＦＴ特性を与えてくれる。
【０１５０】
（ｄ）トランジスタのＬＤＤ長の違いを利用する方法
前述した３つの方法では、ＮＭＯＳ型とＰＭＯＳ型の両方に適用可能な方法について説明した。しかし、ＮＭＯＳ型の薄膜トランジスタの場合に限れば、それら以外にも適用可能な方法がある。
【０１５１】
ここでは、四つ目の方法として、ＮＭＯＳ型薄膜トランジスタのＬＤＤ長に着目する。ＬＤＤ領域とは、図４３（Ａ）に示したように、ソース、ドレインとチャネルの間に設けられる低濃度の不純物領域をいう。ＬＤＤ領域は、当該領域部分に高電界が集中するのを避けるために用いられる。このＬＤＤ長とオフリークとの間には、ＬＤＤ長が短いほどオフリークも増えることが知られている。
【０１５２】
そこで、この形態例の場合には、薄膜トランジスタＮ２５にＬＤＤ長が相対的に短い薄膜トランジスタを採用し、薄膜トランジスタＮ２３（１）、Ｎ２３（２）にＬＤＤ長が相対的に長い薄膜トランジスタを採用する。
図４７にＮＭＯＳ型のシフト段の構成例を示す。
【０１５３】
因みに、破線や点線で囲んだ薄膜トランジスタのＬＤＤ長が前述の関係を満たせば、その他の薄膜トランジスタのＬＤＤ長は任意である。
従って、他の薄膜トランジスタのＬＤＤ長は、前述した２種類のＬＤＤ長よりも長くても良いし、前述した２種類のＬＤＤ長の中間長でも良いし、前述した２種類のＬＤＤ長よりも短くても良い。
【０１５４】
いずれにしても、薄膜トランジスタＮ２５のオフリークが大きいことで、Ｈレベルでフローティング状態にあるノードＢの電位保持が容易になり、駆動動作の信頼性を高めることができる。
【０１５５】
（Ｂ−５）シフト段の形態例５
ここでは、第１及び第２の入力端ｉｎ１及びｉｎ２の低振幅化技術について説明する。具体的には、第１及び第２の入力端ｉｎ１及びｉｎ２の入力振幅がＶＳＳ／Ｖｄｄでない場合でも、出力ノードＯＵＴにはＶＳＳ／Ｖｄｄの振幅が現れるシフト段の構成を説明する。
【０１５６】
もっとも、前述した各形態例に係るシフト段は、図２１に示す接続構造のシフトレジスタ回路を前提とする。従って、初段と最終段を除くシフト段における第１及び第２の入力端には、最大振幅であるＶＳＳ／Ｖｄｄの転送パルスが入力される。結果的に、低振幅化が可能なのは、初段のシフト段に入力されるスタートパルスｓｔと最終段のシフト段に入力されるエンドパルスｅｎｄの２つに限られる。
【０１５７】
ただし、この２つのパルスの低振幅化は、その生成回路の低振幅化を実現できることを意味する。振幅が小さければ、これら２つのパルスの各生成回路で必要とされる駆動電源の低電圧化も実現できる。かくして、２つのパルスの低消費電力化を実現できる。
【０１５８】
（ａ）ＮＭＯＳ型
図４８にシフトレジスタ回路を構成するシフト段の５つ目の形態例を示し、図４９に対応する駆動波形を示す。なお、図４９（Ａ）〜（Ｆ）に示す各駆動波形は、図３１（Ａ）〜（Ｆ）の各駆動波形に対応する。
図４８に示すシフト段の構成は、形態例３に係るシフト段（図３３）の構成と同じである。
【０１５９】
ただし、第１及び第２の入力端ｉｎ１及びｉｎ２に入力されるパルス信号のＨレベルは、図４９（Ａ）及び（Ｂ）に示すように、第１の電源Ｖｄｄより低いＶin（＜Ｖｄｄ）である。
このため、図４８に示すシフト段に求められる動作条件は、低振幅のパルス信号の入力時にもノードＡのブートストラップ動作によって最大振幅の転送パルスが出力ノードＯＵＴに現れることである。
【０１６０】
図５０に、ノードＡに求められる駆動条件を示す。なお、低電位ＶＳＳは０Ｖであるものとする。
まず、第１の入力端ｉｎ１に高電位Ｖinが入力された場合におけるブートストラップ動作時以外のノードＡの電位は、Ｖin−Ｖth(N26)で与えられる。
この際、ブートストラップ動作時の振幅は、｛（Ｃ１＋Ｃ(N21)）／（Ｃ１＋Ｃ(N21)＋Ｃpa）｝＊Ｖddで与えられる。
【０１６１】
従って、ブートストラップ動作前の電位Ｖin−Ｖth(N26)に、ブートストラップ動作時の振幅電位を加算した最大電位から出力電位Ｖｄｄを引いた値が、薄膜トランジスタＮ２１の閾値Ｖth(N21)以上であれば、スタートパルスｓｔやエンドパルスｅｎｄが低振幅化しても前述した各形態例と同様の動作が可能になる。
因みに、Ｃ(N21)は薄膜トランジスタＮ２１のゲート容量であり、ＣpaはノードＡのＣ(N21)とＣ１を除いた総寄生容量である。
【０１６２】
設計時には、前述した条件を満たすように補完容量Ｃ１、ゲート容量Ｃ(N21)、総寄生容量Ｃpaの値を最適化する。
図５１に、この形態例に係るシフト段を採用したシフトレジスタ回路の駆動パルス波形を示す。なお、図５１（Ａ）〜（Ｇ）の駆動波形は、図１８（Ａ）〜（Ｇ）の駆動波形に対応する。
【０１６３】
図５１（Ｃ）及び（Ｇ）に示すように、スタートパルスｓｔとエンドパルスｅｎｄの信号振幅が小さくても、各シフト段の出力ノードには、クロック信号と同じ振幅の出力パルスが現れることが分かる。
なお、前述の説明では、形態例３を例に説明しているが、スタートパルスｓｔやエンドパルスｅｎｄの低振幅化は、その他の形態例１、２及び４にも同様に適用できる。
【０１６４】
（ｂ）ＰＭＯＳ型
前述したセットパルスｓｔ及びエンドパルスｅｎｄの低振幅化は、ＰＭＯＳ型のシフト段についても全く同様に適用できる。要求されるパラメータの条件は、ＮＭＯＳ型薄膜トランジスタの場合と同じである。
図５２に、この形態例に係るＰＭＯＳ型のシフト段の回路構成を示す。駆動波形については省略するが、この形態例に係るシフト段を採用すれば、ＮＭＯＳ型と全く同じ効果のシフトレジスタ回路を実現することができる。
【０１６５】
（Ｂ−６）シフト段の形態例６
ここでは、形態例５において、第１及び第２の入力端ｉｎ１及びｉｎ２に入力されるスタートパルスｓｔ及びエンドパルスｅｎｄの低振幅化を実現するための具体的な構造例を説明する。
【０１６６】
（ａ）ＮＭＯＳ型
パルス信号の低振幅化を実現するには、次式で与えられるブートストラップゲインＧbtの大きな構造が必要である。
Ｇbt＝（Ｃ１＋Ｃ(N21)）／（Ｃ１＋Ｃ(N21)＋Ｃpa）
【０１６７】
ブートストラップゲインＧbtを大きくするには、ノードＡの総寄生容量Ｃpaを小さくするか、補完容量Ｃ１や薄膜トランジスタＮ２１のゲート容量Ｃ(N21) を大きくする必要がある。
ここでは、薄膜トランジスタＮ２１のゲート容量Ｃ(N21) に着目する。
図５３を用いて薄膜トランジスタの構造とゲート容量Ｃ(N21) との関係を説明する。
【０１６８】
図５３（Ａ１）に示すボトムゲート構造の薄膜トランジスタのゲート容量をＣａ、５３（Ａ２）に示すトップゲート構造の薄膜トランジスタのゲート容量をＣｂとすると、両面ゲート構造の薄膜トランジスタのゲート容量はＣａ＋Ｃｂで与えられる。すなわち、薄膜トランジスタＮ２１を両面ゲート構造にすることで、ブートストラップゲインを高くすることができる。ブートストラップゲインが高いと、シフト段の動作の安定性が高くなる。
【０１６９】
図５４に、シフトレジスタ回路を構成するシフト段の６つ目の形態例を示す。図５４に示すように、この形態例に係るシフト段の場合には、薄膜トランジスタＮ２１を両面ゲート構造とする。なお、両面ゲート構造は、ゲート・ソース電界が強くなる。このため、オン電流がアップする。従って、図５５に示すように、出力ノードＯＵＴの立ち上がりと立ち下がり（いわゆるトランジェント）が速くなるという利点がある。
なお、図５５（Ａ）は、ＮＭＯＳ型の薄膜トランジスタの電流特性であり、図５５（Ｂ）はＰＭＯＳ型の薄膜トランジスタの電流特性である。いずれの場合も、両面ゲート構造の場合の方が、電流量の変化が急峻である。
【０１７０】
（ｂ）ＰＭＯＳ型
前述したゲートストラップゲインの増加技術は、ＰＭＯＳ型のシフト段についても全く同様に適用できる。従って、この形態例に係るＰＭＯＳ型のシフト段では、図５６に示す回路構成を採用すれば良い。駆動波形については省略するが、この形態例に係るシフト段を採用すれば、ＮＭＯＳ型の場合と同じく、低消費電力化と高周波駆動化を同時に実現することができる。
【０１７１】
（Ｂ−７）シフト段の形態例７
前述した形態例１〜６に係るシフト段では、図２１に示す接続形態を前提とした。すなわち、各シフト段の出力ノードＯＵＴに現れる転送パルスは、自段に対応する制御線だけでなく、前段に位置するシフト段の第２の入力端ｉｎ２と後段に位置するシフト段の第１の入力端ｉｎ１に接続される場合について説明した。
【０１７２】
ここでは、図２１よりも配線構造が少なく済むシフトレジスタ回路について説明する。この形態例においては、エンドパルスｅｎｄの代わりに第３のクロック信号ｃｋ３を追加し、クロック入力端ＣＫと第２の入力端ｉｎ２の駆動に使用する。また、これに伴い、後段に位置するシフト段の出力ノードと前段に位置するシフト段の第２の入力端との接続を廃止する。
【０１７３】
図５７に、この形態例において提案するシフトレジスタ回路の配線構造を示す。図５７に示すように、出力ノードＯＵＴは自段の制御線と後段の第１の入力端ｉｎ１にのみ接続されている。一方、１Ｈ期間ずつ位相がずれた関係にある３つのクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣのうち位相が隣り合う２つのクロック信号が、巡回的に位相関係をずらしながら各シフト段のクロック入力端ＣＫと第２の入力端ｉｎ２に接続されている。
【０１７４】
図５７の場合、１段目のシフト段におけるクロック入力端ＣＫには第１のクロック信号ＣＫＡが入力され、第２の入力端ｉｎ２には第２のクロック信号ＣＫＢが入力される。また、２段目のシフト段におけるクロック入力端ＣＫには第２のクロック信号ＣＫＢが入力され、第２の入力端ｉｎ２には第３のクロック信号ＣＫＣが入力される。また、３段目のシフト段におけるクロック入力端ＣＫには第３のクロック信号ＣＫＣが入力され、第２の入力端ｉｎ２には第１のクロック信号ＣＫＡが入力される。以下、この繰り返しである。すなわち、クロック入力端ＣＫと第２の入力端ｉｎ２に入力されるクロック信号の位相が、１段ごとに巡回的にシフトする。
【０１７５】
（ａ）ＮＭＯＳ型
図５８に、ＮＭＯＳ型の薄膜トランジスタのみで構成されるシフトレジスタ回路の駆動パルス波形例を示す。
図５８（Ａ）は、第１のクロック信号ＣＫＡである。図５８（Ｂ）は、第２のクロック信号ＣＫＢである。図５８（Ｃ）は、第３のクロック信号ＣＫＣである。
【０１７６】
図５８（Ｄ）は、１段目のシフト段を駆動するためのスタートパルスｓｔである。また、図５８（Ｅ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図５８（Ｆ）は、２段目のシフト段ＳＲ（２）の出力パルスｏ２である。図５８（Ｇ）は、３段目に位置するシフト段ＳＲ（３）の出力パルスｏ３である。
【０１７７】
図５８に示すように、３ｍ＋１（ｍは０、１、２、…）段目のシフト段からは、第１のクロック信号ＣＫＡのタイミングで出力パルスが出力されることが分かる。また、３ｍ＋２（ｍは０、１、２、…）段目のシフト段からは、第２のクロック信号ＣＫＢのタイミングで出力パルスが出力されることが分かる。また、３ｍ＋３（ｍは０、１、２、…）段目のシフト段からは、第３のクロック信号ＣＫＣのタイミングで出力パルスが出力されることが分かる。
【０１７８】
勿論、出力パルスの出力には、前段のシフト段から第１の入力端ｉｎ１に出力パルスが入力されることが必須である。従って、出力パルスは、１段目から順番に１段ずつシフトされるように転送される。
図５９に、各シフト段に対応する駆動波形を示す。図５９（Ａ）〜（Ｆ）の駆動波形は、それぞれ図３４（Ａ）〜（Ｆ）の駆動波形に対応する。
【０１７９】
駆動波形の最大の違いは、図５９（Ｂ）に示すように、第２の入力端ｉｎ２に定期的に（具体的には３Ｈ周期で）クロックパルスが入力される点である。
このクロックパルスの入力は、ノードＢに対し、Ｈレベル（高電位Ｖｄｄ）を周期的に供給できることを意味する。従って、この形態例に係るシフトレジスタ回路の場合には、ノードＢのフローティング期間を短くできるという効果が期待できる。
【０１８０】
なお、ノードＢのフローティング状態が短くなることは、出力パルスの出力タイミング以外でのノードＡとＢの電位を正常な電位関係に保ち続けられることを意味し、誤ったタイミングで出力パルスが出力されるのを防ぐなど、駆動動作の信頼を高めるのに効果がある。
【０１８１】
（ｂ）ＰＭＯＳ型
ＰＭＯＳ型についても、ＮＭＯＳ型のシフトレジスタ回路と全く同じ接続形態を採用することができる。駆動波形の電位は、他の形態例の場合と同様、ＮＭＯＳ型とは電位関係が逆であれば良い。
図６０に、ＰＭＯＳ型の薄膜トランジスタのみで構成されるシフトレジスタ回路の駆動パルス波形例を示す。
【０１８２】
図６０（Ａ）は、第１のクロック信号ＣＫＡである。図６０（Ｂ）は、第２のクロック信号ＣＫＢである。図６０（Ｃ）は、第３のクロック信号ＣＫＣである。
図６０（Ｄ）は、１段目のシフト段を駆動するためのスタートパルスｓｔである。また、図６０（Ｅ）は、１段目のシフト段ＳＲ（１）の出力パルスｏ１である。図６０（Ｆ）は、２段目のシフト段ＳＲ（２）の出力パルスｏ２である。図６０（Ｇ）は、３段目に位置するシフト段ＳＲ（３）の出力パルスｏ３である。
【０１８３】
この場合も、図６０に示すように、３ｍ＋１（ｍは０、１、２、…）段目のシフト段からは、第１のクロック信号ＣＫＡのタイミングで出力パルスが出力されることが分かる。また、３ｍ＋２（ｍは０、１、２、…）段目のシフト段からは、第２のクロック信号ＣＫＢのタイミングで出力パルスが出力されることが分かる。また、３ｍ＋３（ｍは０、１、２、…）段目のシフト段からは、第３のクロック信号ＣＫＣのタイミングで出力パルスが出力されることが分かる。
【０１８４】
勿論、出力パルスの出力には、前段のシフト段から第１の入力端ｉｎ１に出力パルスが入力されることが必須である。従って、出力パルスは、１段目から順番に１段ずつシフトされるように転送される。
図６１に、各シフト段に対応する駆動波形を示す。図６１（Ａ）〜（Ｆ）の駆動波形は、それぞれ図２８（Ａ）〜（Ｆ）の駆動波形に対応する。
【０１８５】
駆動波形の最大の違いは、図６１（Ｂ）に示すように、第２の入力端ｉｎ２に定期的に（具体的には３Ｈ周期で）クロックパルスが入力される点である。
このクロックパルスの入力は、ノードＢに対し、Ｌレベル（高電位ＶＳＳ）を周期的に供給できることを意味する。従って、この形態例に係るシフトレジスタ回路の場合には、ノードＢのフローティング期間を短くできるという効果が期待できる。
【０１８６】
なお、ノードＢのフローティング状態が短くなることは、出力パルスの出力タイミング以外でのノードＡとＢの電位を正常な電位関係に保ち続けられることを意味し、誤ったタイミングで出力パルスが出力されることを防ぐなど、駆動動作の信頼を高めるのに効果がある。
【０１８７】
（Ｂ−８）シフト段の形態例８
前述した形態例１〜７に係るシフト段では、いずれも図６２に示すように、第１の入力端ｉｎ１を薄膜トランジスタＮ２６のゲート電極に接続し、第２の入力端ｉｎ２を薄膜トランジスタＮ２５のゲート電極に接続する。
この接続構成のため、図６３に示すように、ノードＡ及びノードＢの電位は、薄膜トランジスタＮ２５及びＮ２６の閾値Ｖth(N25) 及びＶ26(N26) だけ高電位Ｖｄｄよりも低くなる。
【０１８８】
その原因は、第１及び第２の入力端ｉｎ１及びｉｎ２に高電位Ｖｄｄが印加される場合に、薄膜トランジスタＮ２５及びＮ２６がダイオード接続になることが原因である。
図６４に、高電位Ｖｄｄが印加された際の薄膜トランジスタＮ２６の等価回路を示す。このダイオード接続された薄膜トランジスタＮ２６を通じ、ノードＡは低電位ＶＳＳから高電位Ｖｄｄの方向に充電される。図６５に示すように、ノードＡの電位は、Ｖｇｓ＝Ｖｄｓ＝Ｖthとなるところまでしか充電することができない。
【０１８９】
その理由は、ダイオード接続での薄膜トランジスタＮ２６の動作が飽和領域での動作であることに起因する。
図６４のダイオード接続の場合、薄膜トランジスタＮ２６のソース領域はノードＡ側に接続される。このため、ノードＡの充電に伴いソース電位Ｖｓも上昇する。すなわち、ノードＡの充電（ソース電位Ｖｓの上昇）は、ドレイン・ソース電圧Ｖｄｓ（すなわち、Ｖｇｓ）を小さくする方向に作用する。
【０１９０】
このドレイン・ソース電圧Ｖｄｓの低下は、図６６に示すように、ドレイン電流Ｉｄｓを減少させる方向で作用する。すなわち、ノードＡの電位が上がるほど、薄膜トランジスタＮ２６のオン抵抗も上がり、Ｖｇｓ＝Ｖｄｓ＝Ｖth(N26) になった時点で薄膜トランジスタＮ２６がオフ動作する。これがノードＡを高電位Ｖｄｄまで充電できない理由である。
【０１９１】
ところで、薄膜トランジスタＮ２５及びＮ２６のダイオード接続としての動作は、図６３の期間ｔ１とｔ２の切り替えタイミング（すなわち、ノードＡの電位切り替えタイミング）及び期間ｔ５とｔ６の切り替えタイミング（すなわち、ノードＢの電位切り替えタイミング）に実行される。
これらのタイミングにおけるノード電位の立ち上り速度は、薄膜トランジスタＮ２５及びＮ２６のオン抵抗とノードに寄生する容量の大きさにより決まる。
【０１９２】
前述したように、薄膜トランジスタＮ２５及びＮ２６のオン抵抗は、ノードＡ及びＢの電位上昇に伴って上昇する。従って、ノード電位の立ち上り速度は遅くなる。
なお、図６３の期間ｔ１とｔ２の切り替え（すなわち、ノードＡの電位切り替え）は、ブートストラップ動作に向けての準備期間である。従って、薄膜トランジスタＮ２１のオン抵抗はできるだけ低くしておきたい。このため、薄膜トランジスタＮ２６を確実にカットオフさせることがベストである。
【０１９３】
一方、図６３の期間ｔ５とｔ６の切り替え（すなわち、ノードＢの電位切り替え）は、シフト動作を終了させるためのものであり、クロック信号が次にＨレベルに立ち上がるまでに立下げる必要がある。立ち下らない場合は誤転送が起こる。
つまり、この電位の切り替えのトランジェント（立ち上り速度）が駆動周波数を規定することになる。この電位切り替え速度を上げることで、さらに高周波数での駆動が可能となる。
【０１９４】
因みに、ノードＡ及びＢを低電位ＶＳＳに固定するための薄膜トランジスタＮ２３（２）及びＮ２４（２）の働きは、薄膜トランジスタＮ２３（１）及びＮ２４（１）によってほとんど抑えられている。
【０１９５】
（ａ）ＮＭＯＳ型
図６７に高周波駆動に適したシフト段の８つ目の形態例を示し、図６８に対応する駆動波形を示す。
なお、図６７には、前述した各形態例に係るシフト段と共通する部分に同一の符号を付して示している。
【０１９６】
この形態例に特有の構成は、薄膜トランジスタＮ２５及びＮ２６のゲート電位をブートストラップ動作で持ち上げられるように薄膜トランジスタＮ２７、Ｎ２８と補完容量Ｃ３、Ｃ４を追加する点である。すなわち、薄膜トランジスタＮ２５及びＮ２６を線形領域で利用できる点に特徴がある。
【０１９７】
具体的には、薄膜トランジスタＮ２５のゲート電極を、薄膜トランジスタＮ２７を通じて第２の入力端ｉｎ２に接続する。また、薄膜トランジスタＮ２５のゲート電極とノードＢ側の主電極との間には、ブートストラップ動作を補完する補完容量Ｃ３を接続する。
【０１９８】
勿論、補完容量Ｃ３は、薄膜トランジスタＮ２５のゲート容量がブートストラップ動作に十分な容量を有する場合には不要になる。
また、新たに追加される薄膜トランジスタＮ２７のゲート電極は第２の電源（Ｖｄｄ）に接続されている。この接続により、薄膜トランジスタＮ２７は常にオン状態に制御される。従って、薄膜トランジスタＮ２５のゲート電極（すなわち、ノードＤ）には、常に電源が給電される。
【０１９９】
同様に、この形態例の場合、薄膜トランジスタＮ２６のゲート電極を、薄膜トランジスタＮ２８を通じて第１の入力端ｉｎ１に接続する。また、薄膜トランジスタＮ２６のゲート電極とノードＡ側の主電極との間には、ブートストラップ動作を補完する補完容量Ｃ４を接続する。
【０２００】
勿論、補完容量Ｃ４は、薄膜トランジスタＮ２６のゲート容量がブートストラップ動作に十分な容量を有する場合には不要になる。
また、新たに追加される薄膜トランジスタＮ２８のゲート電極も第２の電源（Ｖｄｄ）に接続される。この接続により、薄膜トランジスタＮ２８は常にオン状態に制御される。従って、薄膜トランジスタＮ２６のゲート電極（すなわち、ノードＤ）には、常に電源が給電される。
【０２０１】
図６８に、この形態例に係るシフト段の駆動波形を示す。図６８（Ａ）は第１の入力端ｉｎ１の入力波形を示し、図６８（Ｂ）は第２の入力端ｉｎ２の入力波形を示す。図６８（Ｃ）はクロック信号ｃｋの入力波形を示す。図６８（Ｄ）はノードＣの駆動波形を示す。図６８（Ｅ）はノードＤの駆動波形を示す。図６８（Ｆ）はノードＡの駆動波形を示す。図６８（Ｇ）はノードＢの駆動波形を示す。図６８（Ｈ）は出力ノードＯＵＴに現れる出力パルスの信号波形を示す。
【０２０２】
この形態例の場合も、基本的な駆動タイミングやノードＡ、Ｂにおける電位の切り替わり動作は他の形態例と同じである。すなわち、第１の入力端ｉｎ１にＨレベル（Ｖｄｄ）が入力されたタイミングでノードＡがＨレベルに立ち上がり、第２の入力端ｉｎ２にＨレベル（Ｖｄｄ）が入力されたタイミングでノードＡがＬレベルに立ち下がるという動作は他の形態例とも同じである。
【０２０３】
以下では、この形態例に特有の動作である薄膜トランジスタＮ２５及びＮ２６の動作を中心に説明する。
前述したように、薄膜トランジスタＮ２７及びＮ２８の追加により、薄膜トランジスタＮ２５及びＮ２６のゲート電位をブートストラップ動作により持ち上げることができる。
【０２０４】
これにより、薄膜トランジスタＮ２５及びＮ２６を線形領域で利用することが可能になる。この場合、薄膜トランジスタＮ２５及びＮ２６は、図６９（Ａ）及び（Ｂ）に示すように、等価的に抵抗素子と考えることができる。ここでの抵抗値は、ブートストラップ動作によるノードＣ及びＤのＨレベルの電位によって決まる。
従って、ノードＣのＨレベル電位（図６８（Ｄ）を、Ｖｄｄに対して薄膜トランジスタＮ２６の閾値Ｖth(N26) 以上に定めることで、図７０に示すように、ノードＡのＨレベルの電位をＶｄｄまで引き上げることが可能になる。
【０２０５】
同じく、ノードＤのＨレベル電位（図６８（Ｅ）を、Ｖｄｄに対して薄膜トランジスタＮ２５の閾値Ｖth(N25) 以上に定めることで、図７０に示すように、ノードＢのＨレベルの電位をＶｄｄまで引き上げることが可能になる。
なお、ノードＣ及びＤのＨレベルの電位と高電位Ｖｄｄとの関係により、薄膜トランジスタＮ２５及びＮ２６の等価的な抵抗値は決定される。このため、ノードＡ及びＢの電位が上昇しても、薄膜トランジスタＮ２５及びＮ２６がオフ動作することはない。
【０２０６】
以上のように、この形態例に係るシフト段の場合には、ノードＣ及びＤのブートストラップ動作により、ノードＡ及びＢをそれぞれ高電位Ｖｄｄまで速やかに充電することが可能になる。従って、高周波数動作に有利である。
また、図６８の期間ｔ２及びｔ３におけるノードＡの電位（図６８（Ｆ））がＶｄｄ（最大電位）となる。すなわち、前述した他の形態例よりも、ブートストラップ動作前のノードＡの電位を高くすることができる。
【０２０７】
このため、薄膜トランジスタＮ２１に要求されるブートストラップ量を引き下げることができる。結果的に、補完容量Ｃ１の小型化や削減が可能になる。このため、レイアウト面積を他の形態例に係るシフト段に比して小型化することができる。
また、この形態例の場合、ノードＢが保持するＨレベルの電位（図６８（Ｇ））も、Ｖｄｄまで持ち上げることができる。このため、リーク時間に対するマージンを拡げることができる。
【０２０８】
以上より、この形態例に係るシフト段の場合には、高速動作性に優れると同時に、動作の安定性に優れ、しかもレイアウト面積の小さいシフト段並びにシフトレジスタ回路を実現することができる。
なお、このシフト段の構成は、前述した各形態例に係るシフト段の構成とも組み合わせて使用することもできる。
【０２０９】
（ｂ）ＰＭＯＳ型
ＰＭＯＳ型についても、ＮＭＯＳ型のシフトレジスタ回路と全く同じ接続形態を採用することができる。駆動波形の電位は、他の形態例の場合と同様、ＮＭＯＳ型とは電位関係が逆であれば良い。
図７１に高周波駆動に適したシフト段の８つ目の形態例を示し、図７２に対応する駆動波形を示す。
【０２１０】
図７１に示すように、ＰＭＯＳ型のシフト段では、薄膜トランジスタＰ２５及びＰ２６のゲート電位をブートストラップ動作で引き下げられるように薄膜トランジスタＰ２７、Ｐ２８と補完容量Ｃ３、Ｃ４を新たに追加する。これにより、薄膜トランジスタＰ２５及びＰ２６を線形領域で動作させる。
【０２１１】
因みに、図７２に示す駆動波形は以下の通りである。図７２（Ａ）は第１の入力端ｉｎ１の入力波形を示し、図７２（Ｂ）は第２の入力端ｉｎ２の入力波形を示す。図７２（Ｃ）はクロック信号ｃｋの入力波形を示す。図７２（Ｄ）はノードＣの駆動波形を示す。図７２（Ｅ）はノードＤの駆動波形を示す。図７２（Ｆ）はノードＡの駆動波形を示す。図７２（Ｇ）はノードＢの駆動波形を示す。図７２（Ｈ）は出力ノードＯＵＴに現れる出力パルスの信号波形を示す。
【０２１２】
図７２に示すように、この形態例に係るシフト段の場合には、ノードＣ及びＤのブートストラップ動作により、ノードＡ及びＢをそれぞれ低電位ＶＳＳまで速やかに充電することが可能になる。従って、高周波数動作に有利である。
また、図７２の期間ｔ２及びｔ３におけるノードＡの電位（図７２（Ｆ））がＶＳＳ（最小電位）となる。すなわち、前述した他の形態例よりも、ブートストラップ動作前のノードＡの電位を一段と低くすることができる。
【０２１３】
このため、薄膜トランジスタＰ２１に要求されるブートストラップ量を引き下げることができる。結果的に、補完容量Ｃ１の小型化や削減が可能になる。このため、レイアウト面積を他の形態例に係るシフト段に比して小型化することができる。
また、この形態例の場合、ノードＢが保持するＬレベルの電位（図７２（Ｇ））も、ＶＳＳまで引き下げることができる。このため、リーク時間に対するマージンを拡げることができる。
【０２１４】
以上より、この形態例に係るシフト段の場合には、高速動作性に優れると同時に、動作の安定性に優れ、しかもレイアウト面積の小さいシフト段並びにシフトレジスタ回路を実現することができる。
なお、このシフト段の構成は、前述した各形態例に係るシフト段の構成とも組み合わせて使用することもできる。
【０２１５】
（Ｃ）他の形態例
（Ｃ−１）他の表示パネル
前述した形態例の場合には、有機ＥＬパネルへの応用を前提に説明した。特に、垂直方向に制御パルスを転送する制御線駆動部への応用を前提に説明した。
しかし、前述したシフトレジスタ回路は、信号線ＤＴＬへの信号電位Ｖsig の印加タイミングを与える信号線駆動部にも適用できる。
また、前述したシフトレジスタ回路を搭載する駆動回路は、有機ＥＬパネル以外の表示パネルについても応用することができる。
【０２１６】
例えば無機ＥＬパネルやＬＥＤパネルその他のパネルの駆動回路にも応用できる。また、プラズマディスプレイパネルの駆動回路にも応用できる。また、電界放出ディスプレイの駆動回路にも適用できる。また、液晶ディスプレイパネルの駆動回路にも応用できる。また、液晶ディスプレイパネルのバックライト光源がＬＥＤの場合に、その駆動回路としても形態例で説明したシフトレジスタ回路を用いることができる。例えば１フィールド期間内の点灯期間の比率を可変制御する場合、１フィールド期間内の点灯期間を複数個の点灯期間に分割し、個々の点灯期間の長さや配置を可変制御する場合に好適である。
【０２１７】
（Ｃ−２）表示パネルの製品例
（ａ）外観形態
この明細書においては、半導体プロセスを用いて画素アレイ部や駆動回路を絶縁基板上に形成したパネルモジュールだけでなく、駆動回路については別基板（例えば特定用途向けＩＣ）として製造され、画素アレイ部を形成した絶縁基板上に実装する場合も表示パネルに含まれるものとする。
【０２１８】
図７３に、表示パネルの外観構成例を示す。表示パネル３１は、支持基板３３のうち画素アレイ部の形成領域に対向基板３５を貼り合わせた構造を有している。
支持基板３３は、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
【０２１９】
対向基板３５も、ガラス、プラスチックその他の絶縁性の基材（絶縁基板）で構成される。
なお、基材の透過性は、表示パネルの種類によって異なる。例えば液晶ディスプレイパネルであれば両面とも透過性の高い基板である必要がある。一方、自発光型のディスプレイの場合には、光束の射出側の基板について透過性が確保されていれば良い。
この他、有機ＥＬパネルモジュール３１には、外部信号や駆動電源を入力するためのＦＰＣ（フレキシブルプリントサーキット）３７が配置される。
【０２２０】
（ｂ）電子機器への搭載形態
前述した表示パネルは、各種の電子機器に実装した形態でも流通される。図７４に、電子機器４１の概念構成例を示す。電子機器４１は、前述した駆動回路を搭載する表示パネル４３、システム制御部４５及び操作入力部４７で構成される。システム制御部４５で実行される処理内容は、電子機器４１の商品形態により異なる。また、操作入力部４７は、システム制御部４５に対する操作入力を受け付けるデバイスである。操作入力部４７には、例えばスイッチ、ボタンその他の機械式インターフェース、グラフィックインターフェース等が用いられる。
【０２２１】
図７５に、電子機器がテレビジョン受像機の場合の外観例を示す。テレビジョン受像機５１の筐体正面には、フロントパネル５３及びフィルターガラス５５等で構成される表示画面５７が配置される。表示画面５７の部分が、図７４の表示パネル４３に対応する。
【０２２２】
また、この種の電子機器には、例えばデジタルカメラが想定される。図７６に、デジタルカメラ６１の外観例を示す。図７６（Ａ）が正面側（被写体側）の外観例であり、図７６（Ｂ）が背面側（撮影者側）の外観例である。
【０２２３】
デジタルカメラ６１は、保護カバー６３、撮像レンズ部６５、表示画面６７、コントロールスイッチ６９及びシャッターボタン７１で構成される。このうち、表示画面６７の部分が、図７４の表示パネル４３に対応する。
【０２２４】
また、この種の電子機器には、例えばビデオカメラが想定される。図７７に、ビデオカメラ７１の外観例を示す。
ビデオカメラ７１は、本体７３の前方に被写体を撮像する撮像レンズ７５、撮影のスタート／ストップスイッチ７７及び表示画面７９で構成される。このうち、表示画面７９の部分が、図７４の表示パネル４３に対応する。
【０２２５】
また、この種の電子機器には、例えば携帯端末装置が想定される。図７８に、携帯端末装置としての携帯電話機８１の外観例を示す。図７８に示す携帯電話機８１は折りたたみ式であり、図７８（Ａ）が筐体を開いた状態の外観例であり、図７８（Ｂ）が筐体を折りたたんだ状態の外観例である。
【０２２６】
携帯電話機８１は、上側筐体８３、下側筐体８５、連結部（この例ではヒンジ部）８７、表示画面８９、補助表示画面９１、ピクチャーライト９３及び撮像レンズ９５で構成される。このうち、表示画面８９及び補助表示画面９１の部分が、図７４の表示パネル４３に対応する。
【０２２７】
また、この種の電子機器には、例えばコンピュータが想定される。図７９に、ノート型コンピュータ１０１の外観例を示す。
ノート型コンピュータ１０１は、下型筐体１０３、上側筐体１０５、キーボード１０７及び表示画面１０９で構成される。このうち、表示画面１０９の部分が、図７４の表示パネル４３に対応する。
【０２２８】
これらの他、電子機器には、オーディオ再生装置、ゲーム機、電子ブック、電子辞書等が想定される。
【０２２９】
（Ｃ−３）表示パネルの駆動回路以外への応用
前述の説明では、シフトレジスタ回路を表示パネルの垂直方向に制御パルスを転送する駆動回路に適用する場合について説明した。
しかし、このシフトレジスタ回路は、水平方向に制御パルスを転送する場合にも応用できる。また、表示パネル上で使用する全てのシフトレジスタ回路に応用することができる。また、シフトレジスタ回路は汎用性の高い基本回路であり、シフトレジスタ回路を搭載する全ての半導体デバイスに応用することができる。
【０２３０】
（Ｃ−４）その他
前述した形態例には、発明の趣旨の範囲内で様々な変形例が考えられる。また、本明細書の記載に基づいて創作される又は組み合わせられる各種の変形例及び応用例も考えられる。
【図面の簡単な説明】
【０２３１】
【図１】有機ＥＬパネルのシステム構成例を示す図である。
【図２】サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。
【図３】サブ画素の等価回路図を示す図である（ＮＭＯＳ型）。
【図４】サブ画素の駆動タイミングを説明する図である。
【図５】図２に対応する駆動波形を示す図である。
【図６】図３に対応する駆動波形を示す図である。
【図７】シフトレジスタ回路（スキャナ）の回路例を示す図である。
【図８】シフトレジスタ回路（スキャナ）の駆動波形を示す図である（ＮＭＯＳ型）。
【図９】ブートストラップ機能付きのシフト段の内部構造を説明する図である。
【図１０】シフト段内部の駆動波形を説明する図である。
【図１１】オフリーク経路を説明する図である。
【図１２】オフリークがノードＢの保持電位に与える影響を説明する図である。
【図１３】オフリーク経路とカップリング経路を説明する図である。
【図１４】カップリングがノードの保持電位に与える影響を説明する図である。
【図１５】他のオフリーク経路を説明する図である。
【図１６】オフリークがノードＡのブートストラップ動作に与える影響を説明する図である。
【図１７】シフトレジスタ回路（スキャナ）の回路例を示す図である。
【図１８】シフトレジスタ回路（スキャナ）の駆動波形を示す図である（ＮＭＯＳ型）。
【図１９】シフト段の駆動負荷を説明する図である。
【図２０】形態例に係る有機ＥＬパネルのシステム構成例を示す図である。
【図２１】形態例に係るシフトレジスタ回路の接続形態の一例を示す図である。
【図２２】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図２３】図２２に示すシフト段の駆動波形を示す図である。
【図２４】サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。
【図２５】サブ画素の等価回路図を示す図である（ＰＭＯＳ型）。
【図２６】シフトレジスタ回路（スキャナ）の駆動波形を示す図である（ＰＭＯＳ型）。
【図２７】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図２８】図２７に示すシフト段の駆動波形を示す図である。
【図２９】オフリークの影響を説明する図である。
【図３０】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図３１】図３０に示すシフト段の駆動波形を示す図である。
【図３２】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図３３】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図３４】図３３に示すシフト段の駆動波形を示す図である。
【図３５】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図３６】オフリークの影響を説明する図である。
【図３７】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図３８】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図３９】薄膜トランジスタのゲート構造を説明する図である。
【図４０】ゲート構造とオフリークとの関係を説明する図である。
【図４１】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図４２】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図４３】ソースシールド長とオフリークとの関係を説明する図である（ＮＭＯＳ型）。
【図４４】ソースシールド長とオフリークとの関係を説明する図である（ＰＭＯＳ型）。
【図４５】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図４６】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図４７】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図４８】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図４９】図４８に示すシフト段の駆動波形を示す図である。
【図５０】ブートストラップ動作に必要な電位関係を示す図である。
【図５１】図４８に示すシフト段を採用するシフトレジスタ回路の駆動波形を示す図である。
【図５２】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図５３】薄膜トランジスタのゲート構造とゲート容量との関係を示す図である。
【図５４】シフト段の形態例を示す図である（ＮＭＯＳ型）。
【図５５】薄膜トランジスタのゲート構造と電流との関係を説明する図である。
【図５６】シフト段の形態例を示す図である（ＰＭＯＳ型）。
【図５７】形態例に係るシフトレジスタ回路の接続形態の一例を示す図である。
【図５８】図５７に示すシフトレジスタ回路の駆動波形を示す図である（ＮＭＯＳ型）。
【図５９】図５７に示す接続形態を採用する場合におけるシフト段の駆動波形を示す図である。（ＮＭＯＳ型）
【図６０】図５７に示すシフトレジスタ回路の駆動波形を示す図である（ＰＭＯＳ型）。
【図６１】図５７に示す接続形態を採用する場合におけるシフト段の駆動波形を示す図である。（ＰＭＯＳ型）
【図６２】形態例に係るシフト段の回路例を示す図である（ＮＭＯＳ型）。
【図６３】図６２に示すシフト段の駆動波形を示す図である。
【図６４】第１及び第２の入力端に接続される薄膜トランジスタをオン動作させる場合の等価回路を示す図である。
【図６５】図６４に示す等価回路で駆動される場合のノード電位の変化を説明する図である。
【図６６】動作原理を説明する図である。
【図６７】形態例に係るシフト段の回路例を示す図である（ＮＭＯＳ型）。
【図６８】図６７に示すシフト段の駆動波形を示す図である。
【図６９】図６７に係るシフト段の第１及び第２の入力端に接続される薄膜トランジスタをオン動作させる場合の等価回路を示す図である。
【図７０】図６９に示す等価回路で駆動される場合のノード電位の変化を説明する図である。
【図７１】形態例に係るシフト段の回路例を示す図である（ＰＭＯＳ型）。
【図７２】図７１に示すシフト段の駆動波形を示す図である。
【図７３】表示パネルの外観構成例を示す図である。
【図７４】電子機器の機能構成例を示す図である。
【図７５】電子機器の商品例を示す図である。
【図７６】電子機器の商品例を示す図である。
【図７７】電子機器の商品例を示す図である。
【図７８】電子機器の商品例を示す図である。
【図７９】電子機器の商品例を示す図である。
【符号の説明】
【０２３２】
３            画素アレイ部
５            信号線駆動部
２３          制御線駆動部
２５          制御線駆動部
【図１】
0004835626.tif 000002
【図２】
0004835626.tif 000003
【図３】
0004835626.tif 000004
【図４】
0004835626.tif 000005
【図５】
0004835626.tif 000006
【図６】
0004835626.tif 000007
【図７】
0004835626.tif 000008
【図８】
0004835626.tif 000009
【図９】
0004835626.tif 000010
【図１１】
0004835626.tif 000011
【図１３】
0004835626.tif 000012
【図１５】
0004835626.tif 000013
【図１７】
0004835626.tif 000014
【図１８】
0004835626.tif 000015
【図１９】
0004835626.tif 000016
【図２０】
0004835626.tif 000017
【図２１】
0004835626.tif 000018
【図２２】
0004835626.tif 000019
【図２４】
0004835626.tif 000020
【図２５】
0004835626.tif 000021
【図２６】
0004835626.tif 000022
【図２７】
0004835626.tif 000023
【図２８】
0004835626.tif 000024
【図２９】
0004835626.tif 000025
【図３０】
0004835626.tif 000026
【図３２】
0004835626.tif 000027
【図３３】
0004835626.tif 000028
【図３５】
0004835626.tif 000029
【図３６】
0004835626.tif 000030
【図３７】
0004835626.tif 000031
【図３８】
0004835626.tif 000032
【図３９】
0004835626.tif 000033
【図４１】
0004835626.tif 000034
【図４２】
0004835626.tif 000035
【図４５】
0004835626.tif 000036
【図４６】
0004835626.tif 000037
【図４７】
0004835626.tif 000038
【図４８】
0004835626.tif 000039
【図５０】
0004835626.tif 000040
【図５１】
0004835626.tif 000041
【図５２】
0004835626.tif 000042
【図５３】
0004835626.tif 000043
【図５４】
0004835626.tif 000044
【図５６】
0004835626.tif 000045
【図５７】
0004835626.tif 000046
【図５８】
0004835626.tif 000047
【図５９】
0004835626.tif 000048
【図６０】
0004835626.tif 000049
【図６１】
0004835626.tif 000050
【図６２】
0004835626.tif 000051
【図６４】
0004835626.tif 000052
【図６５】
0004835626.tif 000053
【図６６】
0004835626.tif 000054
【図６７】
0004835626.tif 000055
【図６８】
0004835626.tif 000056
【図６９】
0004835626.tif 000057
【図７０】
0004835626.tif 000058
【図７１】
0004835626.tif 000059
【図７２】
0004835626.tif 000060
【図７３】
0004835626.tif 000061
【図７４】
0004835626.tif 000062
【図１０】
0004835626.tif 000063
【図１２】
0004835626.tif 000064
【図１４】
0004835626.tif 000065
【図１６】
0004835626.tif 000066
【図２３】
0004835626.tif 000067
【図３１】
0004835626.tif 000068
【図３４】
0004835626.tif 000069
【図４０】
0004835626.tif 000070
【図４３】
0004835626.tif 000071
【図４４】
0004835626.tif 000072
【図４９】
0004835626.tif 000073
【図５５】
0004835626.tif 000074
【図６３】
0004835626.tif 000075
【図７５】
0004835626.tif 000076
【図７６】
0004835626.tif 000077
【図７７】
0004835626.tif 000078
【図７８】
0004835626.tif 000079
【図７９】
0004835626.tif 000080