(57)【特許請求の範囲】
【請求項１】
画像の画素（ピクセル）を転置するためのメモリシステムであって、該ピクセルは、連続する水平画像ラインのシーケンスとしての水平方向にディスプレイを横切って走査されることによって画像を生み出すピクセルの第１のストリームとして受信され、連続する垂直画像ラインのシーケンスとしての垂直方向に該ディスプレイを横切って走査されることによって該画像を生み出すピクセルの第２のストリームを生じ、該メモリシステムが、
第１のメモリバンクおよび第２のメモリバンクを有するメモリデバイスであって、各メモリバンクは、複数のメモリロウを含み、各メモリロウは、複数のメモリセルを含み、該第１のメモリバンクのメモリロウのメモリセルに対するメモリの書き込み動作は、メモリロウのそれぞれのメモリセルへと書き込まれる任意の該ピクセルが、該メモリロウがアクティブ化された後、セットアップ待ち時間なしに書き込まれるように、該第２のメモリバンクのメモリロウのメモリセルに対するメモリの書き込み動作と交互的である、メモリデバイスと、
該メモリデバイスに接続されたメモリコントローラであって、該メモリコントローラは、ピクセルの該第１のストリームを該メモリデバイス内にピクセルの連続群として格納するように構成され、該メモリコントローラはさらに、該水平方向において隣接するピクセルを含むピクセルの連続群を、それぞれの異なるメモリロウに格納し、該垂直方向において隣接する連続する画像ラインにおける対応する位置を有するピクセルの群を同一のメモリロウに格納するように構成され、該メモリコントローラが該メモリデバイスの１つのメモリロウをアクティブ化するとき、該垂直方向において互いに連続して隣接する複数のピクセルが、該メモリシステムの内部キャッシュメモリにロードされ、それにより、該垂直方向において連続するピクセルのシーケンスを提供するのに待ち時間なしに読み出しに使用可能であり、該メモリコントローラはさらに、該水平方向における該ピクセルの連続群の連続した群を該第１および第２のメモリバンクの交互のバンクに格納することによって、１つのメモリの書き込み動作に対する任意のメモリアドレシング動作を、以前の書き込み動作からのピクセルのデータ転送と重ねるように構成される、メモリコントローラと
を備える、メモリシステム。
【請求項２】
前記メモリデバイスが、同期ダイナミックランダムアクセス（ＳＤＲＡＭ）メモリデバイスである、請求項１に記載のメモリシステム。
【請求項３】
各メモリの書き込み動作が、第１の状態の読み出し／書き込みビットを有するメモリの書き込みコマンドに応答して行われ、各メモリの読み出し動作が、該第１の状態とは異なる第２の状態の読み出し／書き込みビットを有するメモリの読み出しコマンドに応答して行われ、
該コマンドのそれぞれで読み出し／書き込みビットの状態を変更することによって、該メモリの読み出し動作がメモリの書き込み動作に変換され、該メモリの書き込み動作がメモリの読み出し動作に変換される、請求項２に記載のメモリシステム。
【請求項４】
前記垂直方向のピクセルの各走査ラインが、ブランキングインターバルおよびアクティブインターバルを含み、該垂直方向の単一の走査ラインのピクセルを得るためにＮ個のメモリロウが読み出され、各ロウの読み出しは所定のセットアップ待ち時間Ｔを含み、前記メモリコントローラはさらに、該垂直方向のピクセルの走査ラインの第１のメモリロウに対して、該ブランキングインターバルの間に、時間Ｎ×Ｔだけ該アクティブインターバルよりも前に第１の読み出し動作を開始するように構成されている、請求項１に記載のメモリシステム。
【請求項５】
前記読み出し動作に応答して、前記メモリから提供される前記画像データを受信し、ピクセルの前記第２のストリームとして、前記垂直方向に連続的にピクセルの前記走査ラインを提供する、先入れ先出し（ＦＩＦＯ）バッファをさらに含む、請求項４に記載のメモリシステム。
【請求項６】
前記メモリコントローラに接続されたさらなるメモリデバイスをさらに含み、該メモリコントローラが、連続読み出し動作を行うように第２のメモリデバイスを制御しながら、連続書き込み動作を行うように第１のメモリデバイスを制御し、そして連続書き込み動作を行うように該第２のメモリデバイスを制御しながら、連続読み出し動作を行うように該第１のメモリデバイスを制御するように構成されている、請求項５に記載のメモリシステム。
【請求項７】
各ピクセルが１０ビットルミナンス値および１０ビットクロミナンス値を備える２０ビットを有し、前記メモリが、該ルミナンス値および該クロミナンス値の８つの最上位ビット（ＭＳＢ）を保持する複数の１メガビット（Ｍｂ）の１６ビットＳＤＲＡＭデバイス、および該ルミナンス値および該クロミナンス値の２つの最下位ビット（ＬＳＢ）を保持する１つの４Ｍｂの４ビットＳＤＲＡＭデバイスを備える、請求項６に記載のメモリシステム。
【請求項８】
画素（ピクセル）データの第１のストリームをピクセルデータの第２のストリームを生成するために転置する方法であって、該第１のストリームは、連続する水平画像ラインのシーケンスとして水平方向にピクセルデータの該第１のストリームの連続ラインを走査することによって画像を形成し、該第２のストリームは、連続する垂直画像ラインのシーケンスとして垂直方向にピクセルデータの該第２のストリームの更なる連続ラインを走査することによって該画像を形成し、メモリロウの第１のバンクおよび第２のバンクとして配置されているメモリを使用し、メモリロウの該ピクセルのそれぞれが、一旦メモリロウがアクティブ化されるとセットアップ待ち時間なしに読み出され、該方法が、
ピクセルデータの該第１のストリームを互いに隣接するピクセルの連続群に形成するステップと、
該ピクセルの連続群を、該メモリの１つのバンクにおけるピクセルの１群を格納するためのセットアップ待ち時間が、ピクセルデータが該メモリの他のバンクの中に格納されている間に生じるように、それぞれのメモリロウの該第１のバンクおよび第２のバンクの交互のバンクに格納するステップであって、各メモリロウの格納された該ピクセルの群が、該垂直方向において連続して隣接している、ステップと、
該メモリロウの１つを読み出すステップと、
該メモリロウから第１のピクセルを読み出すステップと、
該メモリロウで全ピクセル群の中の対応するピクセルを読み出し、ピクセルデータの該第２のストリームを生成するステップと
を包含する、方法。
【請求項９】
各メモリの書き込み動作が、第１の状態の読み出し／書き込みビットを有するメモリの書き込みコマンドに応答して行われ、各メモリの読み出し動作が、該第１の状態とは異なる第２の状態の該読み出し／書き込みビットを有するメモリの読み出しコマンドに応答して行われ、前記方法が、該コマンドのそれぞれで、該読み出し／書き込みビットの該状態を変更することによって、該メモリの読み出し動作をメモリの書き込み動作に変換し、および該メモリの書き込み動作をメモリの読み出し動作に変換するステップを更に包含する、請求項８に記載の方法。
【請求項１０】
前記垂直方向のピクセルの各走査ラインが、ブランキングインターバルおよびアクティブインターバルを含み、該垂直方向の単一の走査ラインのピクセルを得るためにＮ個のメモリロウが読み出され、各メモリの読み出し動作が、所定のセットアップ待ち時間Ｔを含み、該メモリロウの１つを読み出すステップが、ブランキングインターバルの間に、時間Ｎ×Ｔだけ該アクティブインターバルよりも前に、該１つのメモリロウに対するメモリの読み出し動作を開始させるメモリアクティブ化コマンドを出すステップを含む、請求項８に記載の方法。
【請求項１１】
複数のメモリロウから提供されたピクセルが、連続したストリームとして提供されるように、先入れ先出し（ＦＩＦＯ）メモリデバイス内に、１つのメモリロウによって提供されたピクセルを格納するステップをさらに含む、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタルメモリ構造、特に同期ＤＲＡＭメモリデバイスを使用する画像転置メモリのための「構造」に関するものである。
【０００２】
【従来の技術】
画像転置メモリは、ビデオ画像が水平方向および垂直方向の両方にフィルタされることが必要な多くの適用例で使用される。このようなフィルタリングは２次元空間フィルタを使用することでなされ得るが、カーネルサイズが増加するにつれこのようなオプションは次第に経済的でなくなる。多くの２次元画像フィルタは別々の１次元水平フィルタおよび垂直フィルタに分解され得る。このタイプの分解は特に、フィルタリングプロセスが比較的大きいカーネルサイズを必要とする場合に望ましい。
【０００３】
画像が個々の１次元フィルタを使用して処理される場合、画像のロウ（行）についての画像データが逐次的に処理され、画像は格納され、次に画像のカラム（列）にあるサンプルが逐次的に処理される。画像のロウの逐次サンプルを取り扱うことから画像のカラムの逐次サンプルを取り扱うことへの切り替えは、画像転置メモリを使用して、達成される。このタイプのメモリでは、画像データは画像のロウに従って、サンプルのシーケンスとしてメモリの中に書き込まれるが、画像データは画像のカラムに従って、サンプルのシーケンスとしてメモリから読み出される。
【０００４】
図１は従来技術の画像フォーマット変換システムのブロック図である。このシステムにおいて、入力データは、１次元（１Ｄ）水平インタポレイタ１１０に提供される。それは、画像の大きさを変更することによってその画像のサンプルの数を変化させる。例示的なフォーマットコンバータにおいては、画像は最初に水平方向に次に垂直方向に処理される。水平インタポレイタ１１０によって提供された画像データは、転置メモリ１１２の中に格納される。転置メモリ１１２は画像データをラスタ走査配列における連続サンプルとして（すなわちサンプルの水平線として）格納する。垂直インタポレイタ１１４は、転置メモリ１１２からサンプルをカラムの順に（すなわち、画像の各カラムに沿ってとり出される連続サンプルとして）読み出す。インタポレイタ１１４は、例えば、インタポレイタ１１０と同じ機能をして、水平方向と垂直方向に同じ割合で倍率がかけられた画像データを提供する。しかし、垂直インタポレイタ１１４によって提供されたサンプルは、ラスタ走査順序になっていない。従って、これらのサンプルは、第２の転置メモリに加えられ、その第２の転置メモリは、画像の各カラムに沿って連続サンプルとして画像データを格納し、画像をラスタ走査順序に提供する。
【０００５】
転置操作を行うために、ビデオ信号の１フィールドあるいはフレームからの全体の画像は、１フィールドあるいはフレームのインターバル間に転置メモリの中に書き込まれ、次のフィールドあるいはフレームインターバルの間に転置メモリから読み出される。ビデオ信号は連続しているので、このタイプのアクセスはピンポン配列で２つのフィールドあるいはフレームメモリを構成することによって、典型的に達成される。その結果、画像データが１つのメモリから読み取られている間、画像データが他のメモリに格納され得る。
【０００６】
フォーマットコンバータのようなリアルタイムの適用に関して、全体のメモリが単一フィールドあるいはフレームインターバルで書き込まれ、あるいは読み出されることが望ましい。典型的に、これらの速度は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を使用して達成される。このタイプのメモリは、普及している、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）よりも非常に高価となる傾向がある。従って、転置メモリがＳＤＲＡＭメモリデバイスを使用して作られるメモリ構造を提供することが望ましい。
【０００７】
【発明が解決しようとする課題】
以上のように、従来、画像転置メモリは高価なＳＲＡＭを使用する必要があり、コストが高くなるという課題があった。本発明は、上記課題に鑑みてなされたものであり、高価なＳＲＡＭを使用せずに、ＳＤＲＡＭを使用して画像転置メモリを実現することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のメモリシステムは、画像の画素（ピクセル）を転置するためのメモリシステムであって、該ピクセルは、第１の方向にディスプレイを横切って走査されることによって画像を生み出すピクセルの第１のストリームとして受信され、該第１の方向に直交する第２の方向にディスプレイを横切って走査されることによって該画像を生み出すピクセルの第２のストリームを生じ、該メモリシステムが、メモリロウの第１のバンクおよび第２のバンクに配置された複数のメモリセルを有しこれにより、メモリロウの任意の該ピクセルが、該ロウがアクティブ化された後、セットアップ待ち時間なしにアクセスされ得るようになっており、さらに該第１のバンクに対するメモリの書き込み動作が該第２のバンクに対するメモリの書き込み動作と交互的であり得るようになっている、メモリデバイスと、該メモリデバイスに接続され、ピクセルの該第１のストリームを該メモリデバイス内に連続ピクセル群として格納するように構成され、これにより、該第２の方向に隣接するピクセルを含むピクセル群が、複数のメモリロウの対応するロウに格納されるようになっているメモリコントローラであって、該メモリコントローラが該メモリデバイスの１メモリロウをアクティブ化するとき、該ピクセルのうち１つと、該１つのピクセルに該第２の方向で隣接している複数のピクセルとは、連続したストリームとしてアクセスに使用可能であり、該メモリコントローラはさらに、該ピクセル群の連続した群を第１および第２のメモリバンクの交互のバンクに格納するように構成され、これによりメモリの書き込み動作に対する任意のメモリアドレシング動作が、以前の書き込み動作からの該ピクセル群の格納と重なるようになっている、メモリコントローラとを備えており、これにより上記目的が達成される。
【０００９】
前記メモリデバイスが、同期ランダムアクセスメモリ（ＳＤＲＡＭ）であってもよい。
【００１０】
前記メモリデバイスにおいて、各メモリの書き込み動作が、第１の極性の読み出し／書き込みビットを有するメモリ書き込みコマンドに応答して行われ、各メモリの読み出し動作が、該第１の極性と反対の、第２の極性の読み出し／書き込みビットを有するメモリの読み出しコマンドに応答して行われ、さらに該コマンドのそれぞれで読み出し／書き込みビットの極性を反転することによって、該メモリの読み出し動作がメモリの書き込み動作に変換され、メモリの書き込み動作がメモリの読み出し動作に変換されてもよい。
【００１１】
前記第２の方向のピクセルの各走査ラインが、ブランキングインターバルおよびアクティブインターバルを含み、該第２の方向のピクセルの単一の走査ラインを読み取るためにＮ個のメモリロウがアクセスされ、各ロウのアクセスは所定のセットアップ待ち時間Ｔを含み、また、前記メモリコントローラはさらに該第２の方向のピクセルの走査ラインの第１のメモリロウに対して、該ブランキングインターバルの間に、時間Ｎ×Ｔだけ該アクティブインターバルよりも前に第１の読み出し動作を開始するように、構成されていてもよい。
【００１２】
前記読み出し動作に応答して、前記メモリから提供される前記画像データを受信し、ピクセルの前記第２のストリームとして、前記第２の方向に連続的にピクセルの前記走査ラインを提供する、先入れ先出し（ＦＩＦＯ）バッファをさらに含んでもよい。
【００１３】
前記メモリコントローラに接続したさらなるメモリデバイスをさらに含み、メモリコントローラが、連続読み出し動作を行うように第２のメモリデバイスを制御しながら、連続書き込み動作を行うように第１のメモリデバイスを制御し、そして連続書き込み動作を行うように該第２のメモリデバイスを制御しながら、連続読み出し動作を行うように該第１のメモリデバイスを制御するように構成されていてもよい。
【００１４】
前記メモリシステムにおいて、各ピクセルが１０ビットルミナンス値および１０ビットクロミナンス値を備える２０ビットを有し、前記メモリが、該ルミナンス値および該クロミナンス値の８つの最上位ビットを保持する複数の１メガビット（Ｍｂ）の１６ビットＳＤＲＡＭデバイス、および該ルミナンス値および該クロミナンス値の２つの最下位ビットを保持する１つの４Ｍｂの４ビットＳＤＲＡＭデバイスを備えていてもよい。
【００１５】
本発明の画像転置方法は、画素（ピクセル）データの第１のストリームをピクセルデータの第２のストリームを生成するために転置する方法であって、該第１のストリームは第１の方向にピクセルデータの該第１のストリームの連続ラインを走査することによって画像を形成し、該第２のストリームは、該第１の方向に直交する第２の方向にピクセルデータの該第２のストリームの更なる連続ラインを走査することによって該画像を形成し、メモリロウの第１のバンクおよび第２のバンクとして配置されているメモリを使用し、メモリロウの該ピクセルのそれぞれが、一旦メモリロウがアクティブ化されると実質的にセットアップ待ち時間なしにアクセスされ、該方法が、ピクセルデータの該第１のストリームを隣接するピクセルの連続群に形成するステップと、ピクセルの連続群を、それぞれのメモリロウの該第１のバンクおよび第２のバンクに交互に格納することによって、該メモリの１のバンクにおけるピクセルの１群を格納するための任意のセットアップ待ち時間が、ピクセルデータが該メモリの該バンクの中に格納されている間に生じるようになっており、各メモリロウの格納された該ピクセル群が、該第２の方向に隣接している、ステップと、該メモリロウの１つにアクセスするステップと、該メモリロウから第１のピクセルにアクセスするステップと、該メモリロウで全ピクセル群の中の対応するピクセルにアクセスし、ピクセルデータの該第２のストリームを生成するステップと、を包含し、これにより上記目的が達成される。
【００１６】
前記画像転置方法において、各メモリの書き込み動作が、第１の極性の読み出し／書き込みビットを有するメモリの書き込みコマンドに応答して行われ、各メモリの読み出し動作が、該第１の極性と反対の第２の極性の該読み出し／書き込みビットを有するメモリの読み出しコマンドに応答して行われ、該方法が、該コマンドのそれぞれで、該読み出し／書き込みビットの該極性を反転させることによって、メモリの読み出し動作をメモリの書き込み動作に変換し、およびメモリの書き込み動作をメモリの読み出し動作に変換するステップを更に包含してもよい。
【００１７】
前記第２の方向のピクセルの各走査ラインが、ブランキングインターバルおよびアクティブインターバルを含み、該第２の方向のピクセルの単一の走査ラインを読み取るためにＮ個のメモリロウがアクセスされ、各メモリアクセス動作が、所定のセットアップ待ち時間Ｔを含み、該メモリロウの１つにアクセスする前記ステップがメモリアクティブ化コマンドを出すステップを含み、ブランキングインターバルの間に、時間Ｎ×Ｔだけ該アクティブインターバルよりも前に、１メモリロウに対するメモリの読み出し動作を開始してもよい。
【００１８】
前記画像転置方法において、ＦＩＦＯメモリデバイス内に、１のメモリロウによって提供されたピクセルを格納するステップをさらに含み、それによって複数のメモリロウから提供されたピクセルが、連続したストリームとして提供され得てもよい。
【００１９】
本発明は、ＳＤＲＡＭメモリデバイスを採用する転置メモリのためのメモリ構造の中で実施される。
【００２０】
本発明の一局面では、メモリ中のデータは、１ロウの要素が待ち時間なしにアクセスし得るようにロウに配列される。そのメモリ構造は、１つのバンクへのメモリの書き込み動作が他のバンクへのメモリの書き込み動作と交互的であり得るように少なくとも２つのメモリバンクを含む。一方向に沿った画像のサンプルは、直交する方向に対応するサンプルが同じメモリロウに保持されるようにメモリ内にグループで格納される。そのメモリの書き込み動作は、連続書き込み動作が交互のメモリバンクでそれぞれのメモリロウにアクセスするように、交互的である。同じサンプルグループ中のサンプル数は、そのグループのサンプル数の全表示時間が、次のメモリの書き込み動作についてのセットアップ待ち時間と少なくとも等しくなるように選択される。従って、サンプルの連続グループは、それらが格納されているメモリバンクを交換することによって、連続的にメモリ内に格納され得る。
【００２１】
本発明の他の局面によると、画像の各カラムに沿ったデータは連続して読み出しされない。なぜなら、カラムのデータは複数ロウに格納され、ＳＤＲＡＭ内のロウが変わるたびに連続したデータのフローが中断するからである。読み出し操作の待ち時間を補償するために、コントローラは、特定の画像ラインあるいは画像のカラムに対する第１の読み出し動作を、ラインあるいはカラムに対するセットアップ全待ち時間に等しいいくつかのクロック時間だけ、水平のあるいは垂直のブランキングインターバルの中に先行させる。そのシステムは先入れ先出し（ＦＩＦＯ）バッファを含み、画像データがメモリからメモリ読み出し要求に応じて供給されるに従って、そのＦＩＦＯバッファは画像データを受け取り、転置メモリの出力タイミングに従って画像データを提供する。
【００２２】
本発明の他の局面では、画像データあるいはピクセルは、１０ビットのルミナンス値と、１０ビットのクロミナンス値とを含む２０ビットを有する。システムで使用されている各メモリフレームは、４つの１メガビット（Ｍｂ）の１６ビットＳＤＲＡＭデバイス、および１つの４メガビット（Ｍｂ）の４ビットＳＤＲＡＭデバイスを含む。これらのデバイスのそれぞれが第１のメモリバンクおよび第２のメモリバンクを備える。
【００２３】
【発明の実施の形態】
本発明のいくつかの局面を理解するために、ビデオ信号プロセシングシステムにおける画像データの使われ方および格納のされ方を理解することは有効である。図１Ａは、ビデオフレームのアクティブおよび非アクティブ領域の両方を図示するイメージ図である。アクティブ領域１２０は、ディスプレイデバイス（例えば、陰極線管（ＣＲＴ））上で表示される画像データを表す。非アクティブ領域１２２および１２４はビデオ信号がブランキングされた場合の時間を表す。多くのビデオ信号は２つのブランキングインターバルを有する。水平ブランキングインターバル１２２は連続ビデオラインに対するアクティブ信号インターバルの間に存在し、垂直ブランキングインターバル１２４は、連続ビデオフィールドあるいはフレームに対するアクティブ信号インターバルの間に存在する。これらのブランキングインターバルは上記ディスプレイデバイスが、次のライン、フィールドあるいはフレームを表示する準備をしている時間を表す。ＣＲＴディスプレイに関して、水平ブランキングインターバルは電子線をスクリーンの左側から右側に走査するための必要時間であり、垂直ブランキングインターバルは電子線をスクリーンの下側から上側に走査するための必要時間である。液晶ディスプレイデバイスのような平面パネルディスプレイデバイスに、これらのインターバルが使用され得、次の画像ラインに対する画像データをディスプレイデバイスのカラムドライバに供給し（水平ブランキング）、あるいは新しい画像フィールドあるいはフレームをディスプレイバッファの中に転送する（垂直ブランキング）。
【００２４】
図２は、本発明による例示的な画像転置メモリのブロック図である。図２に図示されるシステムは３つの基本的な構成要素、すなわちメモリコントローラ２１０、画像Ａメモリ２１２および画像Ｂメモリ２１４を有する。それらの画像メモリ２１２および２１４のそれぞれは、例えば、画像データの１つのフィールドあるいは画像データの１つのフレームを保持するだけの十分な大きさを有し得る。図２に図示される本発明の例示的な実施態様において、画像Ａメモリ２１２は５つの１６Ｍｂメモリを含む。それらのメモリは、４つの１Ｍｂの１６ビットメモリ２１６、２１８、２２０、２２２および、１つの４Ｍｂの４ビットメモリ２２４によって構成されている。画像Ｂメモリ２１４において、１Ｍｂの１６ビットメモリはアイテム２２６、２２８、２３０および２３２であり、４Ｍｂの４ビットメモリはアイテム２３４である。図２に図示されるメモリデバイスのそれぞれは、データラインＤＡＴＡ、アドレスラインＡＤＤＲおよびコマンドラインＣＯＭを経由してメモリコントローラ２１０に接続される。さらに、４つの１Ｍｂの１６ビットメモリは、メモリコントローラ２１０からチップセレクト信号（ＣＳ）を受け取る。メモリデバイスのそれぞれが２つのバンク（バンク１およびバンク２）を有する。本発明の例示的な実施態様において、１Ｍｂの１６ビットメモリは例えば、ＩＢＭ０３１６１６９ＣＴ３  ＳＤＲＡＭデバイスであり得、４Ｍｂの４ビットメモリは、例えばＩＢＭ０３１６４０９ＣＴ３  ＳＤＲＡＭデバイスであり得、両者ともＩＢＭコーポレイションから供給されている。
【００２５】
２つの画像メモリ２１２および２１４は同じ様に動作するが異なる時刻に動作する。それらのメモリのピンポン構成により、画像データをそれらの画像メモリの１つから取り出しながら、他の画像メモリに画像データを格納することができる。さらに、画像データは画像ラインごとにラスタ走査順序で格納され得、画像カラムごとに転置ラスタ走査配列で取り出され得る。すなわち画像データはカラムごとに格納され、ラインごとに取り出され得る。ここでは便宜上、動作の詳細は画像メモリのうちの１つである２１２のみに関して提供される。さらに、これらの動作の詳細は、格納のための画像ラインおよび取りだしのための画像カラムの観点に限って記述される。画像メモリ２１４の動作はその画像メモリ２１２の動作と同一であり、画像カラムを格納する動作および画像ラインを取り出す動作はそれぞれ、画像ラインを格納する動作および画像カラムを取り出す動作と同じである。
【００２６】
異なるメモリデバイスに対するメモリの動作あるいは１つのメモリデバイスの個別のバンクに対するメモリの動作は交互的であり得、１つのメモリデバイスあるいはメモリバンクにおける１つのメモリ動作の間のデータ転送は、他のメモリデバイスあるいはメモリバンクにおける次の一連のメモリ動作のためにメモリをセットアップすることと同時に起こり得るようになっている。さらに、メモリデバイスのそれぞれが複数のメモリロウとして配列されており、各メモリロウが複数のメモリセル（メモリカラム）を有する。各メモリデバイスは、メモリバンクのそれぞれに対して内蔵キャッシュメモリ（図示されていない）を備え、メモリバンク内の任意のメモリセルがアクセスされた場合、そのセルを有するバンクの全メモリロウは、キャッシュメモリに移されるようになっている。メモリロウが一旦キャッシュ内に移されると、バンクのロウにある個々のメモリセルはメモリセットアップ時の待ち時間なしにキャッシュからアクセスされ得る。
【００２７】
概念的に、本発明は、１次元の画像（画像ラインあるいは画像カラム）に沿ったいくつかの隣接するピクセル要素を、第１のメモリの書き込み動作１回でメモリ内に格納することによって、動作する。この第１の書き込み動作がメモリデバイスの１つのバンクに対してなされている間に、次の一連のピクセル要素は、メモリデバイスの他のバンク内にあるいは他のメモリデバイス内に書き込まれる準備ができている。第２の動作は、異なるメモリデバイスに対して、あるいは同じデバイスの異なるバンクに対しての動作であるため、そのアドレシングセットアップは、第１のメモリの書き込み動作に対するデータ転置と同時に起こり得る。
【００２８】
各メモリロウに格納されているピクセルデータは、画像の他の方向（画像カラムあるいは画像ライン）に隣接しているサンプルの一群を含む。本発明の例示的な実施態様では、転置メモリ１１２に対するメモリの書き込み動作は、ビデオ画像の水平ラインに沿って８ピクセル値を格納する。メモリロウは交互的であり、単一のメモリのロウアドレスを使用して例えば画像の第１の２５６本の水平ラインから１〜８のサンプルが格納される（各メモリバンクに１２８個のピクセルグループ）。このようにして、他の方向（すなわち画像のカラム）に沿ってメモリから取り出されたとき、唯一のメモリアドレシング動作が使用され、カラムの最初の１２８個のサンプルを検索する。個々のメモリの読み出し動作は、任意のピクセルデータが読み出され、キャッシュメモリのすべてがアドレスされたメモリロウで満たされる前に、すべてのメモリデバイスの両方のバンクに対して行われる。所望の画像カラムに対するピクセル要素は、順番にキャッシュメモリから読み出される。カラムの最初の２５６個のサンプルから読み出しを行った後、メモリコントローラ２１０は２つのセットアップ動作を行って、次のメモリロウの２つのバンクにアクセスし、画像カラムの次の２５６個のサンプルを得る。
【００２９】
図２に図示されるメモリ構成は２つの画像を保持し、各画像が４１９４３０４（２０４８×２０４８）までの、２０ビットピクセル値を含む。各２０ビットピクセル値は、１０ビットルミナンス値と１０ビットクロミナンス値とを含む。メモリ２１２を参照して、ルミナンス値の８個の最上位ビット（ＭＳＢ）およびクロミナンス値の８個のＭＳＢが１Ｍｂの１６ビットメモリ２１６、２１８、２２０、２２２内に格納されているが、ルミナンスおよびクロミナンス値の２個の最下位ビット（ＬＳＢ）は、４Ｍｂの４ビットメモリ２２４内に格納されるようにピクセルデータは、配列されている。図２に図示されるメモリは、表１に示されるように、より小さな画像あるいはより小さい量子化分解能を備えるピクセルを有する画像を扱うように構成され得る。
【００３０】
【表１】
0004786017.tif 000002
別の構成では、メモリアドレシング方式は拡張され得、最大１０２４×２０４８の大きさを有する画像が表１に示される構成で使用されていたメモリよりも少ないメモリ内に格納できる。これらのメモリ構成は表２に示される。
【００３１】
【表２】
0004786017.tif 000003
表１および表２に示されるメモリ構成のどれでもが、２つのフィールドを単一のフレームに併合するために、あるいは１つのフレームを２つのフィールドに分割するために使用され得る。フィールドの併合は、偶数メモリカラムアドレスの中に偶数フィールドを書き込み、奇数メモリカラムアドレスの中に奇数フィールドを書き込み、さらに２つのフィールドの画像ラインを１つのフレームとして一緒に読み取ることによって、なされ得る。逆に、画像フレームは、以下に記述されるようにその画像フレームを格納し、次に偶数メモリカラムから複数のピクセルを読み取って１つのフィールドを得て、奇数メモリカラムから複数のピクセルを読み取って他のフィールドを得ることによって、２つのフィールドに分割され得る。これらのメモリ構成は、例えば転置メモリ１１６（図１に図示される）内で使用され得、その転置メモリは画像データをメモリロウの中に、１度に１画像カラムずつ受信し、メモリカラムから、１度に１画像ラインずつ提供する。これらの構成は、例えば毎秒２４フレームのフレーム速度を有する撮影された動画を、毎秒３０フレームつまり毎秒６０フィールドのフレーム速度を有するテレビ信号に変換するために使用される３−２プルダウンを行うために使用され得る。
【００３２】
本発明の例示的な実施態様では、メモリ読み出しのためのセットアップ動作は交互的ではない。多くのカラムエントリが単一のロウに格納されるので、ほんのわずかのメモリ読み出しセットアップ動作が、メモリから単一の画像カラムを取り出すために行われるだけであるからである。２０４８×２０４８画像用の本発明の例示的な実施態様では、ほんの８回のメモリセットアップ動作（表２に示されるメモリ構成については１６回のメモリセットアップ動作）が画像データのカラムを読み取るために使用される。各セットアップ動作は実際に２つの動作であり、メモリの各バンクに対して１つの動作である。しかし、その２つの動作は同時に起こり、タイミングを考慮するにあたって単一の動作とみなされる。
【００３３】
これらの８回（１６回）のセットアップ動作は、メモリから画像カラムデータを供給する場合における待ち時間の遅延を表す。画像ピクセルをリアルタイムで確実に使用可能にするために、本発明は、画像カラムデータへのアクセスに対する待ち時間の遅延の合計に等しい時間差だけ画像カラムのアクティブインターバルよりも前にメモリの読み出し動作を開始する。図８を参照して、以下に記述されるように本発明の例示的な実施態様では、画像データが１度に１個の画像ロウだけ、メモリ内に書き込まれ、１度に１カラムメモリから読み出された場合、画像カラムデータを取り出すメモリの読み出し動作は時間的に先行し、垂直ブランキングインターバル１２４（図１Ａに図示される）によって表される時間内にスタートする。転置メモリ１１６（図１に図示される）に関しては、仮に画像データが、１度に１画像カラムずつ転置メモリ内に書き込まれ、１度に１画像ラインずつ読み出された場合、先行するメモリの読み出し動作は水平ブランキングインターバルの中に拡張される。
【００３４】
図３はメモリ２１２あるいは２１４の部分的な図を示しており、データがメモリ内に格納されメモリから読み出される例示的な方法を例示している。簡単のために、異なるデバイスおよび異なるバンクは図３に図示されていない。図３に示されるように、第１の画像ラインの第１の８つのサンプルは第１のメモリロウに書き込まれ、第２の画像ラインの第１の８つのサンプル、第３の画像ラインの第１の８つのサンプルなどが、２５６番目の画像ラインの第１の８つのサンプルが第１のメモリロウに書き込まれた最後のサンプルとなるまでそのあとに続く。図４Ａ、図４Ｂ、図５Ａおよび図５Ｂを参照して以下に記述されるように、サンプルはラスタ走査順序で、１度に１ラインずつ転置メモリ１１２内に書き込まれる。しかし、その結果は図３に図示されるようなメモリパターンである。
【００３５】
サンプルがメモリ１１２および１１４から読み取られる場合、画像カラムから連続サンプルが供給される。これらのサンプルは図３に図示の斜線を施されたサンプルである。転置メモリ１１２を参照して、それらのサンプルはアクティブ化状態にあるメモリロウ０によって、バンク０およびバンク１中においてアクセスされる。これらのアクティブ化コマンドはメモリデバイス２１６、２１８、２２０、２２２および２２４のすべてに同時に供給される。その結果、２つのコマンドを実行した後に、メモリデバイスの全てに対してメモリロウ０の全てのコンテンツがデバイスの各キャッシュメモリに格納される。
【００３６】
図６Ａおよび図６Ｂを参照して以下に記述されるように、コントローラ２１０が第１のアクティブ化コマンドを出す時間と第１のサンプルがメモリ２１２により供給される時間との間には有意な遅延（すなわち、待ち時間）がある。しかし、第１のサンプル提供後、メモリ２１２は、第１のメモリロウにある第１のカラムの残りの２５５個のサンプルを実質的に遅延なしで、提供し得る。
【００３７】
メモリロウ０の最後のピクセル３１０が提供された後、メモリロウ１、バンク０およびメモリロウ１、バンク１に対するアクティブ化コマンドが出される。これらのコマンドによって次のメモリロウ「ロウ１」は、メモリデバイス２１６、２１８、２２０、２２２および２２４の内部キャッシュの中に持ち込まれる。上述されているように、このような動作は、アドレスされたピクセル値３１２をメモリが提供するのを遅らせる。しかし、一旦このようなピクセル値が提供されると、メモリロウ１にある２５５個の残りのピクセルは、実質的に待ち時間なしで提供される。上述されるように、２０４８×２０４８画像に関して、全部で８つのメモリロウ（ロウ０を含む）がメモリデバイスの内部キャッシュメモリの中に持ち込まれ、カラム内のすべてのピクセルにアクセスする。
【００３８】
本発明は、メモリロウをデバイスの内部のキャッシュメモリの中に転送するアクティブ化コマンドを使用するＳＤＲＡＭデバイスの観点から、記述されるが、例えば１つのメモリセルに対するメモリ読み出し要求がメモリロウをアクティブ化させ、同時に要求された値を返す他のタイプのメモリが使用され得ることが考えられる。この例において、アクティブ化コマンドは明示読み出しコマンドに置き換えられ得、第１のピクセルが転置メモリ１１２あるいは１１６により提供される。
【００３９】
図４Ａおよび図４Ｂはメモリマップ図であり、入力ピクセルの、メモリデバイス２１６、２１８、２２０、２２２および２２４への格納のされ方を図示している。図４Ａおよび図４Ｂで使用される表記は、特定のメモリバンクに格納される最初のライン番号およびサンプル群を示す。例えば、メモリデバイス２１６のバンク０のメモリロウ０にある凡例Ｌ１Ｓ１−８はメモリロウ０に格納されている第１のサンプル群が画像ライン１のサンプル１−８であることを示す。上述のように、連続するラインからの対応するサンプルが、メモリバンクの同じメモリロウに格納され、次のラインからのサンプルは同じデバイスの反対のメモリバンクに格納される。例えば、図４Ａに図示されるように、メモリデバイス２１６のバンク１のメモリロウ０に格納されているサンプルの第１群は画像ライン３３のサンプル１−８である。従って、メモリデバイス２１６のバンク０のメモリロウ０は、画像の第１の３２ラインのサンプル１−８を保持する。本発明の例示的な実施態様において、メモリアドレシング方式は単一のメモリロウで代替のバンクを使用し、メモリの書き込み動作を交互に行う。そしてそれは、メモリロウが充溢されたとき、交互に、メモリロウの１のバンクにおいて第１のライン群からのサンプルを格納し、異なるデバイスの反対のメモリバンクにおいて、あるいは同じデバイスの他のメモリロウ（例えば、次のロウ）の反対のバンクにおいて次のライン群からのサンプルを格納し得る。
【００４０】
図４Ａは画像データの、４つの１Ｍｂの１６ビットメモリ２１６、２１８、２２０および２２２への格納のされ方を図示し、一方の図４Ｂは対応する画像データの、４Ｍｂの４ビットメモリ２２４への格納のされ方を図示する。メモリ２２４のメモリレイアウトは、そのメモリアドレシング方式が４つの１Ｍｂの１６ビットメモリの中で使用されているメモリアドレシング方式とどのように関連付けられるかを示す。
【００４１】
図４Ａおよび図４Ｂはまた、画像データの、様々なメモリデバイスへの書き込まれ方を示す。図４Ａに図示されるように、画像ライン１のピクセルサンプル１−８は、デバイス２１６のメモリバンク０のメモリロウ０の中に書き込まれる。次の８ピクセル、画像ライン１のサンプル８−１６は、デバイス２１６のバンク１のメモリロウ８に書き込まれる。これらのサンプルはバンク１に書き込まれ、これらのサンプルに対するメモリセットアップ動作が他のメモリバンクでライン１のサンプル１−８を格納するデータ書き込み動作と重複され得る。図４Ｂに図示されるように、ピクセルサンプルは４Ｍｂの４ビットメモリデバイス２２４の中に同じ方式を使って、書き込まれる。画像ライン１のピクセルサンプル１−８はデバイス２２４のバンク０のロウ０の中に書き込まれ、画像ライン１のピクセルサンプル９−１６はバンク１のロウ８の中に書き込まれる。図４Ａおよび図４Ｂに図示されるように、３２本の連続ラインからの８つの連続サンプルの群は１つのメモリバンクに格納されるが、次の３２本の連続ラインからの８つの連続サンプルの群は次のシーケンシャルなメモリバンクに格納される。各サンプル群に対する８つのメモリロウは２０４８本のラインを収容することができる。図４Ａに図示されるように、ライン２０１７からライン２０４８までのサンプル１−８はメモリデバイス２２２のバンク１のメモリロウ７に格納されている。
【００４２】
大きさが２０４８×２０４８ピクセルよりも小さい画像が使用される場合、表１に示されるように、より少ないメモリデバイスが使用され得る。例えば、転置メモリによって格納された画像が１０２４本の画像ラインを有する場合、メモリデバイス２２０および２２２は除かれ得、デバイス２２４の各メモリバンクの半分だけが使用され得る。この例において、各メモリロウは１２８個の画像ピクセルだけを保持する。
【００４３】
上述されるように、単一の画像ラインからの連続ピクセル群を格納するメモリの書き込み動作は、次の書き込み動作に対するセットアップ（書き込み動作およびロウのアクティブ化）が、そのときのメモリの書き込み動作のデータ転送部分の最中に行われる点で、重複され得る。従って、画像ピクセルが提供されるとリアルタイムでメモリ内に格納される。図５Ａおよび図５Ｂは、ピクセルサンプル１−２１がメモリデバイスの中に書き込まれるときに、図２に図示されるメモリデバイスのメモリバンクに対するメモリの書き込み動作が交互的であることを図示する。図５Ａおよび図５Ｂに図示されるように、メモリの書き込み動作はピクセルクロック信号ＣＬＯＣＫに同期されている。図５Ａおよび図５Ｂはまた、コマンドラインＣＯＭおよびデータバスＤＡＴＡを図示する。交互的なメモリの書き込み動作の記述を簡単化するために、データバスは図５Ａにおいて３本のラインとして図示されており、図５Ｂにおいては２本のラインとして図示されている。しかし、図２に図示されるように、データバスＤＡＴＡは、１Ｍｂの１６ビットデバイスについては単一の１６ビットバスであり、４Ｍｂの４ビットメモリデバイスについては単一の４ビットバスである。
【００４４】
図５Ａに図示される第１のメモリ動作はアクティブ化コマンドであり、メモリデバイス２１６のバンク０のメモリロウ０をアクティブ化する。このコマンドを実行するために、チップ選択ラインＣＳは、メモリデバイス２１６を選択するために／ＣＳ１に構成される。同時に、メモリロウ０、バンク０に対するアクティブ化コマンド５１０は、コマンドラインＣＯＭ上でアサートされる。このコマンドに応答して、アドレス化されたメモリロウは、バンク０用の内部キャッシュメモリの中に持ち込まれる。クロック信号の２周期遅れで、メモリカラム０−７用の書き込みコマンド５１２はＣＯＭライン上にアサートされ、８つのピクセルサンプルのうち第１のものがＤＡＴＡバス上に提供される。書き込みコマンド５１２は、８のブロックサイズを有するブロック書き込みコマンドである。このコマンドに応答して、メモリデバイス２１６は、ＤＡＴＡバス上の、クロック信号のこのサイクルの間、およびクロック信号の次の７サイクルの間、値５２２を、キャッシュメモリのアドレスされたメモリロウの第１の８つのメモリセル内に格納し、これらのメモリセルの以前のコンテンツを上書きする。
【００４５】
これらのピクセルサンプルがメモリ２１６内に書き込まれる間、第２のアクティブ化コマンド（５１４）がＣＯＭライン上にアサートされて、メモリデバイス２１６のバンク１のメモリロウ８をアクティブ化する。このコマンドに対して、ＣＳ信号の値は変化しない。このコマンドに応答して、メモリロウ８はバンク１のための内部キャッシュメモリに持ち込まれる。次に、メモリ書き込みコマンド５１６はアサートされ、第１の画像ラインの画像サンプル９−１６をメモリデバイス２１６のバンク１のメモリロウ８の第１の８つのセル内に格納する。このデータが格納されている間に、次のアクティブ化コマンド５１８がアサートされメモリデバイス２１６（１つだけの１Ｍｂの１６ビットメモリデバイスがシステムにある場合）、もしくはメモリデバイス２１８（メモリ構成が１Ｍｂより多い１６ビットメモリデバイスを含む場合）のメモリロウ１６、バンク０をアクティブ化する。
【００４６】
このメモリロウは、バンク０の現在アクティブなロウとは異なるため、メモリデバイス２１６は最初に、キャッシュメモリのコンテンツを、メモリデバイスの事前にアクティブ化されたロウ（ロウ０）の中に格納し、メモリロウ１６のコンテンツを適切なメモリデバイスのバンク０キャッシュメモリの中に取り込む。メモリ書き込みコマンド５２０によって、第１の画像ラインのサンプル１７−２４（サンプル群５２６として示されているサンプル１７から２１まで）はキャッシュメモリの第１の８つのセルに格納される。メモリの書き込み動作は、１つのバンクに対するアクティブ化コマンドおよびアドレシングコマンドが、他のバンクへのデータ転送中にアサートされるのに伴って、バンク０とバンク１を交替する。この方式を使えば、一旦初期書き込み動作のための待ち時間が生じると、画像データは、受信されると転置メモリ１１２あるいは転置メモリ１１６にリアルタイムで書き込まれる。
【００４７】
上述されるように、画像データのラインを１Ｍｂの１６ビットメモリの中に格納する書き込み動作に対する初期アクティブ化コマンドは、デバイス２１６のバンク０で開始する。ラインに対してより多くの画像サンプルが受信されると、それらは、メモリデバイス２１８、２２０、および２２２の連続したメモリ内に格納されるが、バンクの間では交互的である。上述の格納方式を使うと、画像上の各ラインの画像サンプルの対応する群（例えば、ピクセル１−８）は、隣接したメモリロウ（例えば、メモリロウ０−７）において連続的に格納される。記述された例示的な実施態様では、第１の画像ラインのピクセル１−８はデバイス２１６のバンク０に格納されるが、ライン２０４８のピクセル１−８はデバイス２２２のバンク１に格納される。しかし、サンプル９−１６は、デバイス２１６のバンク１で格納され始めるので、ライン２０４８のピクセル９−１６はデバイス２１６のバンク０で格納される。このように、メモリアドレシングスペースは、デバイス配列２１６、２１８、２２０、２２２、２１６、２１８、・・・などの中で、「巻きついている」。
【００４８】
本発明の例示的な実施態様において、連続サンプル群用の開始メモリデバイスはデバイス２１６のバンク０とバンク１とを交替する。あるいは、画像ラインに対する第１のメモリの書き込み動作はまた、バンクを交替することに加えて、メモリデバイス２１６、２１８、２２０および２２２を順番に替わってゆく。１Ｍｂの１６ビットメモリおよび４Ｍｂの４ビットメモリ２２４に対するバンク切り替えコマンドが同じである限り、同じアドレス（チップ選択信号、ＣＳを含む）は両方のメモリ内に画像データを格納するために使用され得る。仮にこの代替の方式が使用された場合、図５Ａのピクセル群５２２はデバイス２１６のバンク０内に格納されるが、ピクセル群５２４および５２６は、デバイス２１６のバンク１内およびデバイス２１８のバンク０内にそれぞれ格納される。
【００４９】
図５ＢはＬＳＢデータを、４Ｍｂの４ビットメモリ２２４内に格納する動作を図示する。コマンドライン上に提供されたコマンドは、デバイス２２４のより多くのメモリカラムがアドレスされ得るようにチップ選択信号（ＣＳ）がアドレス値と組み合わされていることを除いて、同じである。従って、図２に示されるように、１２ビットアドレス値は１Ｍｂの１６ビットメモリに適用されるが、１６ビットアドレス値は４Ｍｂの４ビットメモリに適用される。ＬＳＢサンプル群５７２、５７４、および５７６は、図５Ａに図示されるサンプル群５２２、５２４および５２６と一対一に対応している。
【００５０】
図６Ａおよび図６Ｂはメモリ２１６、２１８、２２０、２２２および２２４からのデータ読み取り動作を図示する。上述されているように、１Ｍｂの１６ビットメモリに適用されたアドレス値は、ＣＳ信号を付加されて、４Ｍｂの４ビットメモリに適用されるので、４Ｍｂの４ビットメモリに対して、個々のタイミング図は図示されていない。
【００５１】
図６Ａに図示されるように、メモリの読み出し動作は、メモリデバイス２１６、２１８、２２０、２２２、および２２４のすべてのロウ０、バンク０をアクティブ化するアクティブ化コマンド６１０から開始する。２クロック周期だけ遅れて、第２のアクティブ化コマンド（６１２）がアサートされ、メモリデバイスのすべてのロウ０、バンク１をアクティブ化する。１クロック周期遅れた後、第１の読み出しコマンド（６１３）がアサートされて、例えば、メモリからライン１の画像カラム１を取り出す。このコマンドの直ぐ後に続く読み出しコマンド６１５が、ライン２の画像カラム１を取り出す。それぞれ要求されたサンプル６１４および６１６は、３クロック周期の後提供される。なぜなら、本発明の例示的な実施態様で使用されるメモリ２１６、２１８、２２０、２２２および２２４は、３クロック周期の読み出し待ち時間を有するからである。
【００５２】
画像メモリのすべてのメモリデバイスのすべてのバンクはアクティブ化されているので、内部キャッシュメモリはメモリロウ０の全体を保持する。従って、画像カラム１の２５６個の連続ピクセルは、第１のピクセルサンプル６１４が提供された後、待ち時間なしにアクセスされ得る。従って、読み出しコマンドは、コマンド６１８が画像カラム１からの２５６番目のピクセル６２０を取り出すまで続く。このピクセルが取り出され、提供された後、コントローラはプリチャージコマンド６２２を出す。このコマンドはすべてのメモリデバイス２１６、２１８、２２０、２２２および２２４の両方のバンクのアドレス入力ポートをプリチャージする。３クロック周期および５クロック周期の遅れの後、アクティブ化コマンドはメモリロウ１、バンク０およびメモリロウ１、バンク１に対してそれぞれアサートされる。もう１クロック周期の遅れの後、読み出しコマンド（６２７）は、画像ロウ１からのピクセル２５７に対してアサートされる。３クロック周期の読み出し待ち時間の後、２５７番目のピクセル（６２８）が、メモリによって提供される。読み出し動作は、カラムピクセル２５７から５１２がメモリから読み取られるまで、メモリロウ１から続く。
【００５３】
図６Ａおよび図６Ｂに図示されるように、メモリの読み出し動作は２つの待ち時間の増分、すなわち初期の増分（ＴL0）および定常状態の待ち時間の増分（ＴLS）を規定する。画像カラムから連続したストリームとして、リアルタイムでサンプルを提供するために、第１のアクティブ化コマンド６１０がアサートされる時刻は、垂直ブランキングインターバル１２４（図１Ａに図示されている）の中にまで先行される。そのコマンドが先行される時間（ＴＡ）は、表１に示されるメモリ構成が使用される場合、ＴL0＋７ＴLSとして計算され、あるいは表２に示されるメモリ構成が使用される場合、ＴL0＋１５ＴLSとして計算され得る。これらのコマンドに応答して、メモリ２１２は画像カラム１のサンプルを待ち時間の増分ＴLSだけ隔たっている２５６ピクセルのかたまりとして提供する。ピクセルの連続したストリームを提供するために、メモリ２１２によって提供されるデータは、まず、先入れ先出し（ＦＩＦＯ）メモリを通してバッファされる。読み出し動作の開始は垂直ブランキングインターバルの中にまで、全カラムを読み取るためのメモリ待ち時間の合計分だけ、先行されるので、ＦＩＦＯメモリはリアルタイムで画像カラムについてのピクセルデータを提供し得る。
【００５４】
上述されるメモリの読み出し動作およびメモリの書き込み動作は補完的であることに留意されたい。書き込み／読み出し信号を単純に反転することによって、これらの動作は逆転され得る。従って、メモリのライン（カラム）は、いくつかのメモリロウにわたってメモリ内に書き込まれ得る一方で、カラム（ライン）は、単一のメモリロウの２つのバンクからの交互的な読み出し動作で、メモリから読み取られる。
【００５５】
図７は、水平インタポレイタ１１０、本発明による転置メモリ１１２’、および垂直インタポレイタ１１４の例示的な接続の詳細を示すブロック図である。これらのデバイスの動作の概要は図１を参照して上述されている。図７において、水平インタポレイタ１１０により提供された水平補間画像ピクセルは、転置メモリ１１２’に提供される。インタポレイタ１１０により提供されたピクセル値は、アクティブピクセル要素と、水平および垂直ブランキングインターバルを表すヌルピクセル値との両方を含む。図１を参照して上述されているように、ピクセル値は、コントローラ７１４に応答して、転置メモリ１１２’に提供される。コントローラ７１４は水平インタポレイタ１１０、転置メモリ１１２’および垂直インタポレイタ１１４を制御する。そのコントローラ７１４は受信されるビデオ信号をモニタし、インタポレイタ１１０を制御して、画像を水平方向に適切に拡大あるいは縮小する。コントローラ７１４はまた、メモリ１１２’を制御して、補間された画像データを、インタポレイタ１１０により提供されると、ラインごとに格納し、転置された画像データをカラムごとに垂直インタポレイタ１１４に提供する。さらに、コントローラ７１４は垂直インタポレイタ１１４を制御し、実行されているフォーマット変換に対して適切であるように垂直方向に画像を拡大あるいは縮小する。
【００５６】
図７に図示されるように、転置メモリ１１２’によって提供された画像データは、垂直インタポレイタ１１４に提供される前に、ＦＩＦＯメモリ７１０によってバッファされる。本発明の例示的実施態様では、ＦＩＦＯメモリ７１０は、コントローラ７１４によって制御され、メモリ１１２’によって提供されるビデオサンプルのカラムを受信し、垂直インタポレイタ１１４に、ビデオ信号に対して適切なタイミングで（すなわち、サンプル群（例えば、１群で２５６、１９２、１２８あるいは６４サンプル）の間に待ち時間のギャップなしに）ピクセルサンプルを提供する。このように、本発明の例示的な実施態様において、ＦＩＦＯメモリ７１０は、上述されているように、待ち時間周期ＴＡにおけるクロック周期の数に等しい数のサンプルだけを保持する。
【００５７】
図７は、転置メモリ１１２に提供される画像データを読み取るための信号を時間差Ｔだけ遅らせ、ＦＩＦＯバッファ７１０に対して、制御信号を提供する補償遅延エレメント７１２を含む。遅延エレメント７１２は、転置メモリ１１２のメモリデバイスからＦＩＦＯメモリ７１０まで伝播遅延を補償する。
【００５８】
図８は、図７に図示される例示的な回路構成の動作を図示するタイミング図である。図８に図示されるように、時刻ｔ0において、メモリ１１２は前カラムの最後のサンプルを提供する。このサンプルは、ＦＩＦＯメモリ７１０によって垂直インタポレイタ１１４に時刻ｔ1で提供される。時刻ｔ1は垂直カラムのアクティブサンプル期間の最後である。垂直ブランキングインターバルは、垂直インタポレイタ１１４に対して、時刻ｔ1におけるサンプルが提供された後、開始する。
【００５９】
メモリデバイス２１６、２１８、２２０、２２２および２２４はダイナミックランダムアクセスメモリデバイスである。従って、これらのコンテンツは、周期的にリフレッシュされる必要がある。ただし、画像の各ピクセルが、６４ミリ秒のリフレッシュインターバルの間に少なくとも１度メモリからアクセスされない場合に限る。典型的に、ビデオメモリは、垂直ブランキングインターバルの間に、フィールドごとにあるいはフレームごとに１回、リフレッシュされる。または、メモリは、１度に数メモリロウづつ、複数のアイドルインターバルの間に断片的にリフレッシュされ得る。本発明の例示的な実施態様において、すべてのメモリがブランキングインターバルの間にリフレッシュされる場合、メモリの書き込み動作のためのブランキングインターバルの間、あるいはメモリの読み出し動作のためのブランキングインターバルの開始時にリフレッシュを行い、リフレッシュ動作が、上述されるようにブランキングインターバルの中に先行しているメモリ読み出しコマンドを妨害しないようにすることが望ましい。
【００６０】
上述されるように、垂直ブランキングインターバルの間に、および時刻ｔ2に始まるコマンドバスＣＯＭ（図２に図示されている）上のコマンドに応答して、メモリ１１２は時刻ｔ3に開始する画像データを提供する。時刻ｔ3からＴの遅延の後、時刻ｔ4に、画像ピクセルはＦＩＦＯメモリ７１０に提供される。垂直ブランキングインターバルのサンプル期間の最後である、時刻ｔ5に、ＦＩＦＯメモリ７１０は、コントローラ７１４により制御され、画像ピクセルを垂直インタポレイタ１１４に提供する。アクティブピクセルが提供されるべき、サンプルストリームの開始時刻、時刻ｔ6に、ＦＩＦＯメモリ７１０によって提供されるピクセルのカラムは、垂直インタポレイタ１１４によって受信される。そのインタポレイタ１１４は、ＦＩＦＯメモリ７１０から、例えば２０４８ピクセルの連続したストリームで、次の垂直ブランキングインターバルの開始まで、ピクセル値のカラムを受信する。
【００６１】
上述されるシステムは、比較的安価なＳＤＲＡＭデバイスを使用して、転置された方向の画像データのブロックを待ち時間なしに取り出せる特定の配列で、画像データをメモリの中に格納することにより、画像転置メモリのフィールド格納、あるいはフレーム格納を実行する。取り出され、転置されたブロックの間の任意の待ち時間は、転置された方向のブランキングインターバル中に吸収される。
【００６２】
ビデオ転置メモリのためのメモリ構造では、単一のロウのエレメントはメモリセットアップ待ち時間なしにアクセスされ得るようなメモリロウに配列されるＳＤＲＡＭメモリデバイスを使用し、そのメモリ構造は、少なくとも２つのメモリバンクを含み、それにより１つのバンクに対するメモリの書き込み動作は、他のバンクに対するメモリの書き込み動作と交互的であり得る。１方向に沿った画像のサンプルは、それと直交する方向の対応するサンプルと同じメモリロウに保持されるように群としてメモリ内に格納される。メモリバンクは格納動作について交互的であり、それにより連続した書き込み動作は、代替のメモリバンクでそれぞれのメモリロウにアクセスする。サンプル群におけるサンプル数は、その群におけるその数のサンプルを表示する全時間が、メモリのセットアップ時間と少なくとも等しくなるように、選択される。従って、連続したサンプル群は交互のメモリバンクに連続的に格納され得る。画像データがメモリから読み出されるとき、メモリ読み出し動作は交互的でない。読み出し動作におけるセットアップ待ち時間を補償するために、コントローラは、特定の画像ラインあるいは画像カラムに対する第１の読み出し動作を、水平ブランキングインターバルあるいは垂直ブランキングインターバルの中に、ラインあるいはカラムに対する全待ち時間だけ先行させる。本システムは、メモリから提供される画像データを、メモリの読み出し要求に応答して受信し、転置メモリへの出力タイミングに従って画像データを提供する、先入れ先出し（ＦＩＦＯ）バッファを含む。
【００６３】
本発明は例示的な実施態様の観点から記述されたが、上述されたように添付された特許請求の範囲で、実施され得ると考えられる。
【００６４】
【発明の効果】
本発明によれば、比較的安価なＳＤＲＡＭデバイスを使用して、転置された方向の画像データのブロックを待ち時間なしに取り出せる特定の配列で、画像データをメモリの中に格納することにより、画像転置メモリのフィールド格納、あるいはフレーム格納を実行することができる。これにより、高価なＳＲＡＭを使用しない画像転置メモリが実現できる。
【図面の簡単な説明】
【図１】従来技術による、転置メモリを使用するビデオ画像フォーマットコンバータのブロック図
【図１Ａ】従来技術による、画像フレームのアクティブおよび非アクティブ部分を示す仮想図
【図２】図１に示される転置メモリの１つとして適切に使用したときの本発明によるメモリシステムのブロック図
【図３】ロウのサンプルが格納され、カラムのサンプルが図２に図示されるメモリデバイスの中でアクセスされる様子を述べるのに有効な、メモリアドレス図
【図４Ａ】図２に図示されている１Ｍｂの１６ビットメモリデバイスへの画像データの格納のされ方を説明するのに有効なメモリアドレス図
【図４Ｂ】図２に図示されている４Ｍｂの４ビットメモリデバイスへの画像データの格納のされ方を説明するのに有効なメモリアドレス図
【図５Ａ】図２に図示されている１Ｍｂの１６ビットメモリへの連続書き込み動作を図示するタイミング図
【図５Ｂ】図２に図示されている４Ｍｂの４ビットメモリデバイスへの画像データの連続的なメモリ書き込み動作を図示するタイミング図
【図６Ａ】図２に図示されているメモリシステムからの、カラムの画像データの読み出され方を図示するタイミング図
【図６Ｂ】図２に図示されているメモリシステムからの、カラムの画像データの読み出され方を図示するタイミング図
【図７】図１に図示されている転置メモリ１１２の詳細な構造を示すブロック図
【図８】図７に示されている回路網の動作を説明するのに有効なタイミング図
【符号の説明】
１１０  １−Ｄ水平インタポレイタ
１１２、  １１２’、１１６    転置メモリ
１１４  １−Ｄ垂直インタポレイタ
２１０  メモリコントローラ
２１２  画像Ａメモリ
２１４  画像Ｂメモリ
７１４  コントローラ
【図１】
0004786017.tif 000004
【図１Ａ】
0004786017.tif 000005
【図２】
0004786017.tif 000006
【図３】
0004786017.tif 000007
【図４Ａ】
0004786017.tif 000008
【図４Ｂ】
0004786017.tif 000009
【図５Ａ】
0004786017.tif 000010
【図５Ｂ】
0004786017.tif 000011
【図６Ａ】
0004786017.tif 000012
【図６Ｂ】
0004786017.tif 000013
【図７】
0004786017.tif 000014
【図８】
0004786017.tif 000015