(57)【特許請求の範囲】
【請求項１】
主表面及び裏面を有し、炭化珪素よりなる第１導伝型の半導体基板（１）を用意する工程と、
前記半導体基板の主表面上に、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導伝型のべ一ス領域（３）を形成する工程と、
前記べ一ス領域の表層部の所定領域に、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）を形成する工程と、
前記べ一ス領域及び前記ソース領域の表面を含む、前記半導体層の表面上に炭化珪素よりなる第１導伝型の表面チャネル層（５）をエピタキシャル成長により形成する工程と、
熱酸化により、前記表面チャネル層の表面にゲート酸化膜（６）を形成する工程と、
前記ゲート酸化膜の上にゲート電極（７）を形成する工程と、
前記べ一ス領域及び前記ソース領域に接触するようにソース電極（９）を形成する工程と、
前記半導体基板の裏面にドレイン電極（１０）を形成する工程とを有し、
前記ソース電極を形成する工程では、前記表面チャネル層の端部が前記ゲート電極の端部よりも外側に張り出すように、前記ソース領域上において前記表面チャネル層を部分的に除去することを特徴とする半導体装置の製造方法。
【請求項２】
主表面及び裏面を有し、炭化珪素よりなる第１導伝型の半導体基板（１）を用意する工程と、
前記半導体基板の主表面上に、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導伝型のべ一ス領域（３）を形成する工程と、
前記べ一ス領域の表面を含む、前記半導体層の表面上に炭化珪素よりなる第１導伝型の表面チャネル層（５）をエピタキシャル成長により形成する工程と、
前記表面チャネル層の上部からイオン注入を行うことで、前記表面チャネル層よりも下層において、前記べ一ス領域の表層部の所定領域に、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）を形成する工程と、
熱酸化により、前記表面チャネル層の表面にゲート酸化膜（６）を形成する工程と、
前記ゲート酸化膜の上にゲート電極（７）を形成する工程と、
前記べ一ス領域及び前記ソース領域に接触するようにソース電極（９）を形成する工程と、
前記半導体基板の裏面にドレイン電極（１０）を形成する工程とを有し、
前記ソース電極を形成する工程では、前記表面チャネル層の端部が前記ゲート電極の端部よりも外側に張り出すように、前記ソース領域上において前記表面チャネル層を部分的に除去することを特徴とする半導体装置の製造方法。
【請求項３】
主表面及び裏面を有し、炭化珪素よりなる第１導伝型の半導体基板（１）を用意する工程と、
前記半導体基板の主表面上に、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導伝型のべ一ス領域（３）を形成する工程と、
前記べ一ス領域の表層部の所定領域に、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）を形成する工程と、
前記ソース領域の上の所定領域を第１のマスク層（２０）で覆った状態でエピタキシャル成長を行い、前記べ一ス領域及び前記ソース領域の一部の表面を含む、前記半導体層の表面上に炭化珪素よりなる第１導伝型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層を第２のマスク層（２１）で覆った状態でエピタキシャル成長を行い、前記ソース領域のうち前記第１のマスク層で覆われた部分の上にコンタクト層（２２）を形成する工程と、
熱酸化により、前記表面チャネル層の表面にゲート酸化膜（６）を形成する工程と、
前記ゲート酸化膜の上にゲート電極（７）を形成する工程と、
前記べ一ス領域及び前記ソース領域に接触するようにソース電極（９）を形成する工程と、
前記半導体基板の裏面にドレイン電極（１０）を形成する工程とを有し、
前記表面チャネル層を形成する工程では、前記表面チャネル層の端部が前記ゲート電極の端部よりも外側に張り出すように、前記第１のマスク層を設定することを特徴とする半導体装置の製造方法。
【請求項４】
主表面及び裏面を有し、炭化珪素よりなる第１導伝型の半導体基板（１）を用意する工程と、
前記半導体基板の主表面上に、前記半導体基板よりも高抵抗な炭化珪素よりなる第１導伝型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導伝型のべ一ス領域（３）を形成する工程と、
前記べ一ス領域の表面を含む、前記半導体層の表面上に炭化珪素よりなる第１導伝型の表面チャネル層（５）を形成する工程と、
前記表面チャネル層の上部からイオン注入を行うことで、前記表面チャネル層および前記べ一ス領域の所定領域に、該ベース領域よりも浅い第１導伝型のソース領域（４）を形成する工程と、
前記ソース領域をマスクで覆った状態で第１の熱酸化を行い、前記表面チャネル層の上にゲート酸化膜（６）を形成する工程と、
前記マスクを除去した後、第２の熱処理を行うことで、前記ゲート酸化膜を前記ソース領域上にも形成する工程と、
前記ゲート酸化膜の上にゲート電極（７）を形成する工程と、
前記べ一ス領域及び前記ソース領域に接触するようにソース電極（９）を形成する工程と、
前記半導体基板の裏面にドレイン電極（１０）を形成する工程とを有していることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記マスクとして、シリコンナイトライドを用いることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第２の熱処理温度を前記第１の熱処理温度よりも低温にすることを特徴とする請求項４又は５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
従来、蓄積型の炭化珪素半導体装置として、例えば、特開平１０−３０８５１０号公報に示される縦型パワーＭＯＳＦＥＴが挙げられる。この炭化珪素半導体装置の断面構成を図１７に示す。
【０００３】
この縦型パワーＭＯＳＦＥＴは、主表面及び裏面を有する炭化珪素からなるｎ+型基板１と、このｎ+型基板１の上にエピタキシャル成長されたｎ-型エピ層２と、ｎ-型エピ層２の表層部に形成されたｐ型ベース領域３及びｎ+型ソース領域４と、ｐ型ベース領域３の表面上において隣り同士のｎ+型ソース領域４をつなぐように形成されたｎ-型層からなる表面チャネル層５と、この表面チャネル層５の上にゲート酸化膜６を介して形成されたゲート電極７と、層間絶縁膜８を介してｎ+型ソース領域４及びｐ型ベース領域３に電気的に接続されたソース電極９と、ｎ+型基板１の裏面に電気的に接続されたドレイン電極１０とを有して構成されている。
【０００４】
そして、このような構成の縦型パワーＭＯＳＦＥＴは、以下の工程によって製造される。図１８に、縦型パワーＭＯＳＦＥＴの製造工程を示し、この図に従って従来の縦型パワーＭＯＳＦＥＴの製造方法について説明する。
【０００５】
まず、図１８（ａ）に示すようにｎ+型基板１の上にｎ-型エピ層２をエピタキシャル成長させ、その後、イオン注入等により、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成する。続いて、図１８（ｂ）に示すようにｐ型ベース領域３を含むｎ-型エピ層２の表面にｎ-型層からなる表面チャネル層５を形成したのち、イオン注入により、図１８（ｃ）に示すようにｎ+型ソース領域４を形成する。そして、図１８（ｄ）に示すように熱酸化（ゲート酸化）によってゲート酸化膜６を形成したのち、ゲート酸化膜６の上にゲート電極７を形成し、さらに、ゲート電極７の上に層間絶縁膜８を介してソース電極９を形成すると共に、ｎ+型基板１の裏面側にドレイン電極１０を形成することで、図１７に示す縦型パワーＭＯＳＦＥＴが完成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法によって縦型パワーＭＯＳＦＥＴを製造した場合、ｎ+型ソース領域４にイオン注入ダメージが残っているために、ゲート酸化時にｎ+型ソース領域４が増速酸化されてしまい、以下の問題を発生させる。
【０００７】
すなわち、ｎ+型ソース領域４に隣接する表面チャネル層５の端部が傾斜した形状となるために、その部分においてゲート酸化膜６が厚くなり、ゲート電極７への印加電圧によって十分に蓄積チャネルが形成されなくなって、チャネル抵抗が高くなるという問題を発生させる。また、ｎ+型ソース領域４が薄くなることによって、ソース抵抗が高くなるという問題を発生させる。さらに、ｎ+型ソース領域４と表面チャネル層５のオーバラップ量が減り、ｎ+型ソース領域４と表面チャネル層５との接触抵抗が高くなるという問題を発生させる。
【０００８】
なお、ここでは、蓄積型のパワーＭＯＳＦＥＴについて例示したが、反転型のパワーＭＯＳＦＥＴにおいても、ｎ+型ソース領域の増速酸化によって、チャネル抵抗が高くなるという問題やソース抵抗が高くなるという問題が発生する。
【０００９】
本発明は上記点に鑑みて、ソース領域が増速酸化されることによるチャネル抵抗の高抵抗化の防止を第１の目的とする。また、ソース領域が増速酸化されることによるソース抵抗の高抵抗化の防止を第２の目的とする。また、ソース領域と表面チャネル層との接触抵抗の高抵抗化の防止を第３の目的とする。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明においては、ソース領域の上にエピタキシャル成長により表面チャネル層を形成すると共に、表面チャネル層を部分的に除去する際に、表面チャネル層の端部がゲート電極の端部よりも外側に張り出すようにすることを特徴としている。このようにすることで、表面状態が良好な表面チャネル層上に均一な膜厚のゲート酸化膜を形成することができると共に、表面チャネル層とソース領域とのオーバラップを確保することができる。これにより、ソース領域が増速酸化されることによるチャネル抵抗の高抵抗化の防止を図れると共に、ソース抵抗の高抵抗化の防止を図れ、さらに、ソース領域と表面チャネル層との接触抵抗の高抵抗化の防止を図ることができる。
【００１５】
請求項２に記載の発明においては、表面チャネル層の上部からイオン注入を行うことで、表面チャネル層よりも下層において、べ一ス領域の表層部の所定領域に、該べ一ス領域の深さよりも浅い第１導伝型のソース領域（４）を形成することを特徴とする。このように、表面チャネル層を形成した後に、表面チャネル層よりも下層にソース領域が形成されるようにしても、請求項１と同様の効果を得ることができる。
【００１６】
請求項３に記載の発明では、ソース領域の上の所定領域を第１のマスク層（２１）で覆った状態でエピタキシャル成長を行い、べ一ス領域及びソース領域の一部の表面を含む、半導体層の表面上に炭化珪素よりなる第１導伝型の表面チャネル層（５）を形成する工程と、表面チャネル層を第２のマスク層で覆った状態でエピタキシャル成長を行い、ソース領域のうち第１のマスク層で覆われた部分の上にコンタクト層（２２）を形成する工程とを有していることを特徴とする。このように、選択的エピタキシャル成長によって、表面チャネル層およびソース領域とのコンタクトが取られるコンタクト層を形成するようにすれば、表面状態が良好なエピタキシャル層の上にゲート酸化膜を形成することができるため、請求項１と同様の効果を得ることができる。
【００２２】
請求項４に記載の発明では、ソース領域をマスクで覆った状態で第１の熱酸化を行い、表面チャネル層の上にゲート酸化膜（６）を形成する工程と、マスクを除去した後、第２の熱処理を行うことで、ゲート酸化膜をソース領域上にも形成する工程とを有していることを特徴とする。このように、ソース領域をマスクで覆った状態でゲート酸化膜を形成すれば、膜厚が均一なゲート酸化膜を形成することができる。これにより、請求項１と同様の効果を得ることができる。
【００２３】
この場合、請求項６に示すように、第２の熱処理温度を第１の熱処理温度よりも低温にする。なお、請求項５に示すように、マスクとしては、例えばシリコンナイトライドが用いられる。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいて本実施形態における縦型パワーＭＯＳＦＥＴの構成についての説明を行うが、図１７に示した従来の縦型パワーＭＯＳＦＥＴと同様の部分については説明を省略し、従来と異なる部分についてのみ説明する。
【００２６】
まず、本実施形態では、従来に対して、ｎ+型ソース領域４の上面に表面チャネル層５が形成された構成となっており、さらに、ｎ+型ソース領域４と表面チャネル層５とのオーバラップとして距離Ａが確保された構成となっていることが異なる。
【００２７】
また、本実施形態では、従来に対して、表面チャネル層５の端部がゲート電極７の端部よりも外側まで張り出していることが異なる。具体的には、表面チャネル層５の端部がゲート電極７の端部から距離Ｌだけ外側まで張り出した構成となっている。従って、ゲート酸化膜６がすべて表面チャネル層５の上に形成された構成となっている。
【００２８】
さらに、本実施形態では、従来に対して、ゲート電極７のチャネル長方向における幅が、隣り同士のｎ+型ソース領域４の間の距離よりも十分に長くなるように設定されていることが異なる。具体的には、ｎ+型ソース領域４のうちＪ−ＦＥＴ部側の端部からゲート電極７の端部までが距離Ｂだけ見込めるような構成となっている。
【００２９】
このような構成により、ｎ+型ソース領域４と表面チャネル層５とのオーバラップが十分に確保され、ゲート電極７と表面チャネル層５との間のゲート酸化膜６が均一な膜厚となるようにされている。
【００３０】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を図２〜図３に示し、これらの図に従って縦型パワーＭＯＳＦＥＴの製造方法について説明する。
【００３１】
〔図２（ａ）に示す工程〕
まず、裏面側にドレイン電極１０が備えられたｎ+型基板１を用意したのち、ｎ+型基板１の上にエピタキシャル成長によりｎ-型エピ層２を形成する。続いて、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成したのち、さらにｐ型ベース領域３の表層部にｎ+型ソース領域４を形成する。
【００３２】
〔図２（ｂ）に示す工程〕
ｎ+型ソース領域４及びｐ型ベース領域３の表面を含み、ｎ-型エピ層２の表面上にｎ-型層からなる表面チャネル層５をエピタキシャル成長させる。このように形成した表面チャネル層５は、その表面がイオン注入等によるダメージを受けていない表面状態の良好な膜となっている。
【００３３】
〔図２（ｃ）に示す工程〕
熱酸化により、表面チャネル層５の表面にゲート酸化膜６を形成する。このとき、上述したように、表面チャネル層５が表面状態の良好な膜となっていることから、ゲート酸化膜６の膜厚は均一となり、部分的に増速酸化されたりしない。
【００３４】
〔図３（ａ）に示す工程〕
ゲート酸化膜６の表面に、不純物がドープされたポリシリコンを成膜したのち、そのポリシリコンをパターニングすることでゲート電極７を形成する。そして、ゲート電極７を覆うようにＬＴＯ膜等からなる層間絶縁膜８を形成したのち層間絶縁膜８及びゲート酸化膜６を選択的にエッチングすることで、ソースコンタクトとなるコンタクトホールを形成する。
【００３５】
〔図３（ｂ）に示す工程〕
表面チャネル層５のうち、ｎ+型ソース領域４の上に形成され部分を選択的にエッチングする。このとき、表面チャネル層５をエッチングするためのフォトマスクとして、表面チャネル層５の端部がゲート電極７の端部よりも張り出すような形状となるものを用いる。そして、層間絶縁膜８の上に電極層を成膜したのち、この電極層をパターニングすることでｎ+型ソース領域４及びｐ型ベース領域３に接するソース電極９を形成し、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３６】
以上説明した縦型パワーＭＯＳＦＥＴにおいては、ｎ+型ソース領域４の表面が熱酸化されないようにし、表面チャネル層５のみを熱酸化することでゲート酸化膜６を形成しているため、ゲート酸化膜６の膜厚を均一なものにできる。このため、ｎ+型ソース領域４が増速酸化されることによるチャネル抵抗の高抵抗化を防止をすることができる。また、ｎ+型ソース領域が増速酸化されることによるソース抵抗の高抵抗化を防止することもできる。
【００３７】
また、上記縦型パワーＭＯＳＦＥＴにおいては、ｎ+型ソース領域４の上に表面チャネル層５を形成することによって、ｎ+型ソース領域４と表面チャネル層５との接触面積を確保するようにしている。このため、ｎ+型ソース領域４と表面チャネル層５との接触抵抗の高抵抗化を防止することも可能である。
【００３８】
（第２実施形態）
本実施形態は、第１実施形態に示した縦型パワーＭＯＳＦＥＴを他の製造方法で形成するものである。従って、第１実施形態に対して製造方法の異なる部分についてのみ説明する。図４に、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す。
【００３９】
まず、図４（ａ）に示す工程では、上記第１実施形態に示した図２（ａ）の工程のうちｐ型ベース領域３の形成まで行う。続いて、図４（ｂ）に示す工程として、ｐ型ベース領域３の表面を含み、ｎ-型エピ層２の表面上に表面チャネル層５を形成したのち、図４（ｃ）に示すように、表面チャネル層５の上部からｐ型ベース領域３に対してｎ型不純物をイオン注入することでｎ+型ソース領域４を形成する。このとき、イオン注入の飛程の調整により、イオン注入深さに対するイオン注入量が図４（ｃ）の紙面右側に示すボックスプロファイルの関係となるようにする。そして、この後、第１実施形態の図２（ｃ）以降に示した工程を行うことで、縦型パワーＭＯＳＦＥＴが完成する。
【００４０】
このように、表面チャネル層５を形成した後に、イオン注入によってｎ+型ソース領域４を形成したとしても、表面チャネル層５よりも下層にｎ+型ソース領域４が形成されるようにすることで、ゲート酸化膜６が表面チャネル層５のみによって形成されるようにすることができる。これにより、第１実施形態と同様の効果を得ることができる。
【００４１】
（第３実施形態）
本実施形態は、第１実施形態に示した縦型パワーＭＯＳＦＥＴとほぼ同じ構成を他の製造方法で形成するものである。従って、第１実施形態に対して製造方法の異なる部分についてのみ説明する。図５、図６に、本実施形態における縦型パワーＭＯＳＦＥＴの製造工程を示す。
【００４２】
まず、図５（ａ）に示す工程では、上記第１実施形態に示した図２（ａ）と同じ工程を行う。続いて、図５（ｂ）以降に示す以下の工程を行う。
【００４３】
〔図５（ｂ）に示す工程〕
ｎ+型ソース領域４及びｐ型ベース領域３の表面を含み、ｎ-型エピ層２の表面上に第１のマスク層２０を成膜する。例えば、グラファイト膜等によって第１のマスク層２０を形成する。そして、フォトエッチングにより、ｎ+型ソース領域４のうちソース電極９とのコンタクトが取られる部分にのみ第１のマスク層２０を残し、他の部分は除去する。そして、第１のマスク層２０をマスクとした状態でエピタキシャル成長を行う。これにより、第１のマスク層２０で覆われていない領域に選択的にエピタキシャル成長が成され、ｎ-型層からなる表面チャネル層５が形成される。
【００４４】
〔図５（ｃ）に示す工程〕
第１のマスク層２０を除去した後、表面チャネル層５及びｎ+型ソース領域４の表面上に第２のマスク層２１を成膜する。例えば、グラファイト膜等によって第２のマスク層２１を形成する。そして、フォトエッチングにより、ｎ+型ソース領域４の上の第２のマスク層２１を除去したのち、第２のマスク層２１をマスクとした状態でエピタキシャル成長を行う。これにより、第２のマスク層２１で覆われていない領域に選択的にエピタキシャル成長が成され、ｎ+型層からなるコンタクト層２２が形成される。このコンタクト層２２は、第１実施形態における縦型パワーＭＯＳＦＥＴには形成されていないものであるが、ｎ+型ソース領域４とソース電極９とのコンタクト用に用いられるものである。
【００４５】
この後、図６（ａ）〜（ｃ）に示す工程では、第１実施形態における図２（ｃ）、図３（ａ）、（ｂ）と同様の工程を行い、第１実施形態の図１に対して、コンタクト層２２が形成された縦型パワーＭＯＳＦＥＴが完成する。このように、選択的エピタキシャル成長を行うことによって、表面チャネル層５やｎ+型ソース領域４とのコンタクトを図るコンタクト層２２を形成すれば、表面チャネル層５やコンタクト層２２が結晶性の良いエピタキシャル層によって構成されることから、ゲート酸化膜６の膜厚を均一にすることができ、第１実施形態と同様の効果を得ることができる。
【００４６】
（第４実施形態）
図７に、本発明の第４実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいて本実施形態における縦型パワーＭＯＳＦＥＴの構成についての説明を行うが、図１に示した第１実施形態の縦型パワーＭＯＳＦＥＴと同様の部分については説明を省略し、異なる部分についてのみ説明する。
【００４７】
図７に示す本実施形態では、図１に対して、ｎ+型ソース領域４、ｐ型ベース領域３およびｎ-型エピ層２のうち、表面チャネル層５が形成された領域に凹みが形成され、この凹み内に表面チャネル層５が埋め込まれた構成となっており、さらに、表面チャネル層５の端部が傾斜した状態となっていることが異なる。
【００４８】
このように構成される縦型パワーＭＯＳＦＥＴの製造工程を図８、図９に示し、これらの図に基づいて本実施形態の縦型パワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００４９】
まず、図８（ａ）に示す工程では、上記第１実施形態に示した図２（ａ）と同じ工程を行う。続いて、図８（ｂ）以降に示す以下の工程を行う。
【００５０】
〔図８（ｂ）に示す工程〕
ｎ+型ソース領域４及びｐ型ベース領域３の表面を含む、ｎ-型エピ層２の表面上にマスク層３０を成膜する。例えば、グラファイト膜等によってマスク層３０を形成する。そして、マスク層３０を選択的に除去したのち、マスク層３０をマスクとして、ｎ+型ソース領域４、ｐ型ベース領域３およびｎ-型エピ層２のうち、表面チャネル層５が形成される予定の領域に凹みを形成する。
【００５１】
〔図８（ｃ）に示す工程〕
マスク層３０をそのままマスクとした状態で、エピタキシャル成長を行う。これにより、マスク層３０で覆われていない領域に選択的にエピタキシャル成長がなされ、ｎ-型層からなる表面チャネル層５が形成される。
【００５２】
〔図９（ａ）に示す工程〕
マスク層３０を除去した後、熱酸化によりゲート酸化膜６を形成する。このとき、イオン注入によって形成されたｎ+型ソース領域４が露出した状態となっていることから、ｎ+型ソース領域４の表面において増速酸化が成される。しかしながら、ｎ+型ソース領域４、ｐ型ベース領域３およびｎ-型エピ層２に形成した凹み内に表面チャネル層５を埋め込んだ状態としていることから、その分、熱酸化後にも表面チャネル層５が厚く残るようにできる。また、凹みの幅を調整することにより、十分にｎ+型ソース領域４と表面チャネル層５とのオーバラップ部分を見込むことができ、ｎ+型ソース領域４と表面チャネル層５との接触抵抗の低減を図ることもできる。
【００５３】
この後、図９（ｂ）、（ｃ）に示す工程では、第１実施形態における図３（ａ）、（ｂ）と同様の工程を行い、図７に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５４】
このように構成した縦型パワーＭＯＳＦＥＴは、ｎ+型ソース領域４と表面チャネル層５とのオーバラップを十分に取ることができるため、ｎ+型ソース領域４と表面チャネル層５との接触抵抗の高抵抗化を防止することができる。また、表面チャネル層５を埋め込む凹みの幅を調整することにより、表面チャネル層５の端部が傾斜した形状となったとしても、その部分よりも内側にゲート電極７が配置されるようにできる。このため、ゲート電極７と表面チャネル層５との間のゲート酸化膜６を均一の膜厚とすることができ、チャネル抵抗の高抵抗化を防止することも可能である。
【００５５】
（第５実施形態）
図１０に、本発明の第５実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、この図に基づいて本実施形態における縦型パワーＭＯＳＦＥＴの構成についての説明を行うが、図７に示した第４実施形態の縦型パワーＭＯＳＦＥＴと同様の部分については説明を省略し、異なる部分についてのみ説明する。
【００５６】
図１０に示す本実施形態では、図７に対して、ｎ+型ソース領域４を２部位に分け、第１の濃度で構成された第１領域としてのｎ型領域４ａと、第１の濃度よりも高濃度な第２の濃度で構成された第２領域としてのｎ+型領域４ｂとによってｎ+型ソース領域４を形成している。具体的には、ｎ型領域４ａは表面チャネル層５と接するように配置され、このｎ型領域４ａ内においてｎ+型領域４ｂが表面チャネル層５から離間するように配置された構成となっている。
【００５７】
このように構成される縦型パワーＭＯＳＦＥＴの製造工程を図１１、図１２に示し、これらの図に基づいて本実施形態の縦型パワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００５８】
まず、図１１（ａ）、（ｂ）に示す工程では、上記第２実施形態に示した図４（ａ）、（ｂ）と同様の工程を行う。続いて、図１１（ｃ）に示すように、表面チャネル層５の上面からｎ型不純物を選択的にイオン注入しすることでｎ型領域４ａを形成したのち、さらにｎ型不純物を選択的にイオン注入することでｎ+型領域４ｂを形成する。そして、図１２（ａ）〜（ｃ）に示す工程では、図８（ａ）〜（ｃ）と同様の工程を行い、図１０に示す縦型パワーＭＯＳＦＥＴが完成する。
【００５９】
このような縦型パワーＭＯＳＦＥＴでは、ｎ+型ソース領域４のうち表面チャネル層５と接する領域を比較的不純物濃度が低いｎ型領域４ａで構成しているため、ゲート酸化膜６を形成する際の熱酸化時にｎ型領域４ａにおいては増速酸化が成されず、ｎ+型領域４ｂのみ増速酸化が成されるようになる。このため、表面チャネル層５とゲート電極７との間のゲート酸化膜６の膜厚を均一にできると共に、表面チャネル層５とｎ+型ソース領域４との接触面積も十分取れ、かつ、ｎ+型ソース領域４の厚みも十分にとることができる。このため、第１実施形態と同様の効果を得ることができる。
【００６０】
（第６実施形態）
図１３に、本発明の第６実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す。本実施形態は、図１０に示した第５実施形態の縦型パワーＭＯＳＦＥＴにおける表面チャネル層５を無くし、反転型の縦型パワーＭＯＳＦＥＴとしたものである。
【００６１】
このように、反転型の縦型パワーＭＯＳＦＥＴにおいても、ｎ+型ソース領域４の構成を第５実施形態と同様に不純物濃度が異なる２部位（ｎ型領域４ａ及びｎ+型領域４ｂ）で構成することにより、ｎ型領域４ａ側において増速酸化が成されないようにすることができるため、ゲート酸化膜６の膜厚を均一なものにでき、チャネル抵抗の高抵抗化を防止をすることができると共に、ソース抵抗の高抵抗化を防止することもできる。
【００６２】
なお、このような構成の縦型パワーＭＯＳＦＥＴは、図１１及び図１２に示した第５実施形態における蓄積型の縦型パワーＭＯＳＦＥＴの製造工程のうち、図１１（ｂ）に示す表面チャネル層５の形成工程を実施しなければ良いだけであり、他の製法に関しては全く同じである。
【００６３】
（第７実施形態）
上記各実施形態では、ｎ+型ソース領域４を形成した後にゲート酸化膜６を形成しているが、ゲート酸化膜６を形成した後にｎ+型ソース領域４を形成することによっても、第１実施形態と同様の効果を得ることが可能である。このような縦型パワーＭＯＳＦＥＴの製造工程を図１４、図１５に示し、本実施形態における縦型パワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００６４】
まず、図１４（ａ）、（ｂ）に示す工程では、上記第２実施形態に示した図４（ａ）、（ｂ）と同様の工程を行う。続いて、図１４（ｃ）に示すように、熱酸化により、表面チャネル層５の表面にゲート酸化膜６を形成する。つまり、ｎ+型ソース領域４の形成に先立って、ゲート酸化膜６を形成する。そして、図１５（ａ）に示すように、ゲート酸化膜６の上に選択的にゲート電極７を形成したのち、図１５（ｂ）に示すように、ゲート電極７をマスクとしたイオン注入を行い、さらに１０００℃以下でのＲＴＡ（短時間熱処理）により、注入されたイオンを活性化させてｎ+型ソース領域４を形成する。この後は、図１５（ｃ）に示す工程において、第１実施形態に示す図２（ａ）、（ｂ）と同様の工程を行い、縦型パワーＭＯＳＦＥＴが完成する。
【００６５】
このように、ゲート酸化膜６の形成工程をｎ+型ソース領域４の形成工程よりも前に施すことで、ｎ+型ソース領域４における増速酸化の問題も無くなり、第１実施形態と同様の効果を得ることが可能である。
【００６６】
なお、ここでは、ゲート電極７をマスクとして用いたが、ゲート電極７及び層間絶縁膜８をマスクとして用いても上記と同様の効果を得ることが可能である。
【００６７】
（第８実施形態）
本実施形態では、ｎ+型ソース領域４が増速酸化されることを見込んで、ゲート酸化膜６のうち、表面チャネル層５の上に形成される領域およびｎ+型ソース領域４の上に形成される領域、それぞれの膜厚をほぼ均一になるように制御する。このような縦型パワーＭＯＳＦＥＴの製造工程を図１６に示し、本実施形態における縦型パワーＭＯＳＦＥＴの製造方法についての説明を行う。
【００６８】
まず、図１６（ａ）に示す工程では、従来の縦型パワーＭＯＳＦＥＴの製造工程として示した図１８（ａ）〜（ｃ）を施し、表面チャネル層５の表面からイオン注入を行うことで、ｎ+型ソース領域５を形成する。続いて、図１６（ｂ）に示すように、ｎ+型ソース領域４の上にマスク層４０を形成したのち、マスク層４０によってｎ+型ソース領域４を覆ったまま熱酸化を行い、表面チャネル層５の上にゲート酸化膜６を形成する。そして、マスク層４０を除去したのち、低温再酸化を行うことで、ゲート酸化膜６をｎ+型ソース領域４の上にも形成する。その後は、第１実施形態に示す図３（ａ）、（ｂ）と同様の工程を行うことで、本実施形態に示す縦型パワーＭＯＳＦＥＴが完成する。
【００６９】
このように、ゲート酸化膜６の形成時に一旦はｎ+型ソース領域４を覆うようにし、その後の低温再酸化によってゲート酸化膜６をｎ+型ソース領域４の上にも形成することで、ｎ+型ソース領域４での増速酸化を防止することができる。このようにしても、第１実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】本発明の第２実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】本発明の第３実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の第４実施形態に示す縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図８】図７に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図９】図８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１０】本発明の第５実施形態に示す縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図１１】図１０に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１２】図１１に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１３】本発明の第６実施形態に示す縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図１４】本発明の第７実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１５】図１４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１６】本発明の第８実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図１７】従来の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図１８】従来の縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…ｐ型ベース領域、
４…ｎ+型ソース領域、５…表面チャネル層、６…ゲート酸化膜、
７…ゲート電極、９…ソース電極、１０…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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