(57)【特許請求の範囲】
【請求項１】
入力信号の電位レベルに応じて通電し、周辺の磁界に応じて２つの異なる電位レベルの信号の内のいずれか一方を出力する磁界検出部と、
クロック信号及び当該クロック信号を分周又は逓倍した信号を用いて、前記磁界検出部が通電するタイミングを示す周期的な通電制御信号を生成し、当該通電制御信号を前記磁界検出部に供給する通電制御部と、
前記磁界検出部の出力信号の電位レベルを反転する第１の反転部と、
前記磁界検出部の出力信号の電位レベル、及び当該出力信号の電位レベルが前記第１の反転部によって反転された信号の電位レベルに応じて、前記通電制御信号の周期を制御する周期制御信号を前記通電制御部に供給する通電周期制御部と、を備え、
前記通電制御部は、前記通電周期制御部から供給された前記周期制御信号の電位レベルに応じて、前記磁界検出部が通電しない期間及び周期がそれぞれ異なる２つの通電制御信号の内のいずれか一方を前記磁界検出部に供給し、
当該磁界検出装置の動作モードとして、当該磁界検出装置の動作が検査されるときのテストモード、及び当該磁界検出装置を通常動作させるときの通常モードが用意され、
前記テストモード時の前記通電制御信号の非通電期間及び周期は、前記通常モード時の前記通電制御信号の非通電期間及び周期よりも短く、
前記通電周期制御部には、前記磁界検出部の出力信号の電位レベルに応じた信号、及び当該出力信号の電位レベルが前記第１の反転部によって反転された信号の電位レベルに応じた信号が入力され、
前記通常モード時に、前記通電周期制御部に入力されるこれら２つの信号の電位レベルが一定時間だけ強制的に同電位とされたとき、前記通電周期制御部は、前記通常モード時の周期制御信号の電位レベルとは異なる電位レベルの周期制御信号を前記通電制御部に供給して、当該磁界検出装置が前記通常モードから前記テストモードに移行する磁界検出装置。
【請求項２】
請求項１に記載の磁界検出装置であって、
前記通電制御部は、当該磁界検出装置が前記テストモードに移行してから経過した時間を計測するカウンタを有し、所定時間が経過したとき、前記通電周期制御部を初期化する磁界検出装置。
【請求項３】
請求項２に記載の磁界検出装置であって、
前記通電周期制御部は、
当該通電周期制御部に入力される前記２つの信号の電位レベルが同電位とされたときにＨレベル信号を出力する論理ゲートと、
入力端子に前記論理ゲートの出力信号が入力される第１のフリップフロップと、
前記第１のフリップフロップの出力信号の電位レベルを反転する第２の反転部と、
リセット端子を有し、クロック端子に前記第１のフリップフロップの出力信号が入力され、入力端子には常にＨレベル信号が入力される第２のフリップフロップと、を有し、
前記周期制御信号は、前記第２のフリップフロップの出力信号である磁界検出装置。
【請求項４】
請求項２に記載の磁界検出装置であって、
前記通電周期制御部は、
当該通電周期制御部に入力される前記２つの信号の電位レベルが同電位とされたときにＨレベル信号を出力する論理ゲートと、
入力端子に前記論理ゲートの出力信号が入力される第１のフリップフロップと、
前記第１のフリップフロップの出力信号の電位レベルを反転する第２の反転部と、
入力端子に前記第１のフリップフロップの出力信号が入力される第２のフリップフロップと、
リセット端子を有し、クロック端子に前記第２のフリップフロップの出力信号が入力され、入力端子には常にＨレベル信号が入力される第３のフリップフロップと、を有し、
前記周期制御信号は、前記第３のフリップフロップの出力信号である磁界検出装置。
【請求項５】
請求項３又は４に記載の磁界検出装置であって、
前記通電制御部による前記通電制御信号の生成は、前記第１のフリップフロップの出力信号の電位レベルが前記第２の反転部によって反転された信号の電位レベルに応じて、初期化又は初期化が解除される磁界検出装置。
【請求項６】
請求項３又は４に記載の磁界検出装置であって、
前記論理ゲートはＮＯＲゲート又はＡＮＤである磁界検出装置。
【請求項７】
請求項１〜６のいずれか１項に記載の磁界検出装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁界検出を間欠的に行う磁界検出装置、及び当該磁界検出装置を有する電子機器に関する。
【背景技術】
【０００２】
磁界検出装置の一つにホール素子を利用したホールＩＣがある。また、ホールＩＣには、低消費電力化のために間欠動作機能を備えたものがある(非特許文献１参照)。
【０００３】
図１６は、間欠動作機能を備えたホールＩＣ１０を示すブロック図である。図１６に示すように、ホールＩＣ１０は、電源端子１１と、ＧＮＤ端子１３と、出力端子１５と、発振器１０１と、制御ロジック回路１０３と、磁界検出回路１０５と、ＮＭＯＳ１０９及びＰＭＯＳ１１１が直列接続された出力インバータ回路１１３とを備える。ＮＭＯＳ１０９のゲート及びＰＭＯＳ１１１のゲートは共通であり、磁界検出回路１０５の出力は当該共通ゲートに接続されている。また、ＮＭＯＳ１０９及びＰＭＯＳ１１１の共通ドレインには出力端子１５が接続されている。
【０００４】
図１７は、（ａ）ホールＩＣ１０周辺の磁束密度Ｂと、（ｂ）発振器１０１から出力されるクロック信号と、（ｃ）制御ロジック回路１０３の出力信号と、（ｄ）出力端子１５から出力される出力信号とを示す図である。以下、図１６及び図１７を参照して、図１６に示したホールＩＣ１０が備える各構成要素について説明する。
【０００５】
発振器１０１は、図１７（ｂ）に示した一定周期Ｔｃｌｋのクロック信号を出力する。制御ロジック回路１０３は、当該クロック信号を分周し、ロジック合成を行って、図１７（ｃ）に示した一定周期（Ｔｓ）の信号を出力する。この信号の周期は、クロック信号の周期Ｔｃｌｋのｎ倍であり、１周期中に、Ｈレベルの時間Ｔｏｎと、Ｌレベルの時間Ｔｏｆｆとが含まれる。時間Ｔｏｎは１周期に対して非常に短く、１周期の大部分が時間Ｔｏｆｆである。
【０００６】
制御ロジック回路１０３から出力された上記信号は、磁界検出回路１０５に供給される。磁界検出回路１０５は、制御ロジック回路１０３から供給された信号に応じて通電し、時間Ｔｏｎで通電し、時間Ｔｏｆｆの間は通電しない。したがって、磁界検出回路１０５は間欠動作を行う。その結果、低消費電力化が実現される。
【０００７】
磁界検出回路１０５は、ホール素子１２１と、アンプ１２３と、ヒステリシス付きコンパレータ（以下「ヒステリシスコンパレータ」という。）１２５と、ラッチ回路１２７とを有する。ホール素子１２１は、その周辺の磁束密度Ｂ（又は磁界）に応じたホール電圧を出力する。アンプ１２３は、ホール素子１２１から出力されたホール電圧を増幅し、その出力をヒステリシスコンパレータ１２５に入力する。
【０００８】
ヒステリシスコンパレータ１２５は、増幅されたホール電圧と基準電圧を比較して、その大小関係及びヒステリシスに応じたレベルの信号、すなわち、Ｈレベル又はＬレベルの信号を出力する。ラッチ回路１２７は、上記時間Ｔｏｎで得られたヒステリシスコンパレータ１２５の出力を、上記時間Ｔｏｆｆの間保持する。ラッチ回路１２７の出力電圧は出力インバータ回路１１３の共通ゲートに印加される。
【０００９】
出力端子１５からは、磁束密度Ｂに応じて、Ｈレベル電圧の信号又はＬレベル電圧の信号が出力される。例えば、ホール素子１２１周辺の磁束密度が図１７（ａ）に示した磁束密度Ｂである場合、出力端子１５からは図１７（ｄ）に示した電圧レベルの信号が出力される。
【００１０】
【非特許文献１】「商品別カタログ  ホールＩＣシリーズ  アプリケーションノート」松下電器産業株式会社  半導体社、２００４年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記説明したホールＩＣ１０によれば、磁界（磁束密度Ｂ）の検出を間欠的に行うことによって低消費電力化を実現できるが、ホールＩＣの検査時間は長くなる。すなわち、図１７（ｃ）に示したように、磁界の検出は周期Ｔｓ間隔で時間Ｔｏｎのときだけ行われるため、磁界検出を複数回行う検査中、ホールＩＣ１０及び検査装置は、時間Ｔｏｆｆの間は待機状態となる。その結果、ホールＩＣ一個当たりの検査時間が長くなる。
【００１２】
ホールＩＣの検査時間を短縮するために、図１７（ｃ）に示した時間Ｔｏｆｆ及び周期Ｔｓを通常モードよりも短くしたテストモードを追加する方法が考えられる。しかし、ホールＩＣが極小チップであること、また、モード切替のための入力ピンがないことなどの理由により、テストモードの追加及び設定は非常に困難であった。
【００１３】
本発明の目的は、チップサイズや端子数の増加なく、短時間で検査を行うことのできる消費電力が小さい磁界検出装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、入力信号の電位レベルに応じて通電し、周辺の磁界に応じて２つの異なる電位レベルの信号の内のいずれか一方を出力する磁界検出部と、クロック信号及び当該クロック信号を分周又は逓倍した信号を用いて、前記磁界検出部が通電するタイミングを示す周期的な通電制御信号を生成し、当該通電制御信号を前記磁界検出部に供給する通電制御部と、前記磁界検出部の出力信号の電位レベルを反転する第１の反転部と、前記磁界検出部の出力信号の電位レベル、及び当該出力信号の電位レベルが前記第１の反転部によって反転された信号の電位レベルに応じて、前記通電制御信号の周期を制御する周期制御信号を前記通電制御部に供給する通電周期制御部と、を備え、前記通電制御部は、前記通電周期制御部から供給された前記周期制御信号の電位レベルに応じて、前記磁界検出部が通電しない期間及び周期がそれぞれ異なる２つの通電制御信号の内のいずれか一方を前記磁界検出部に供給し、当該磁界検出装置の動作モードとして、当該磁界検出装置の動作が検査されるときのテストモード、及び当該磁界検出装置を通常動作させるときの通常モードが用意され、前記テストモード時の前記通電制御信号の非通電期間及び周期は、前記通常モード時の前記通電制御信号の非通電期間及び周期よりも短く、前記通電周期制御部には、前記磁界検出部の出力信号の電位レベルに応じた信号、及び当該出力信号の電位レベルが前記第１の反転部によって反転された信号の電位レベルに応じた信号が入力され、前記通常モード時に、前記通電周期制御部に入力されるこれら２つの信号の電位レベルが一定時間だけ強制的に同電位とされたとき、前記通電周期制御部は、前記通常モード時の周期制御信号の電位レベルとは異なる電位レベルの周期制御信号を前記通電制御部に供給して、当該磁界検出装置が前記通常モードから前記テストモードに移行する磁界検出装置を提供する。
【００２０】
上記磁界検出装置では、前記通電制御部は、当該磁界検出装置が前記テストモードに移行してから経過した時間を計測するカウンタを有し、所定時間が経過したとき、前記通電周期制御部を初期化する。
【００２１】
上記磁界検出装置では、前記通電周期制御部は、当該通電周期制御部に入力される前記２つの信号の電位レベルが同電位とされたときにＨレベル信号を出力する論理ゲートと、入力端子に前記論理ゲートの出力信号が入力される第１のフリップフロップと、前記第１のフリップフロップの出力信号の電位レベルを反転する第２の反転部と、リセット端子を有し、クロック端子に前記第１のフリップフロップの出力信号が入力され、入力端子には常にＨレベル信号が入力される第２のフリップフロップと、を有し、前記周期制御信号は、前記第２のフリップフロップの出力信号である。
【００２２】
上記磁界検出装置では、前記通電周期制御部は、当該通電周期制御部に入力される前記２つの信号の電位レベルが同電位とされたときにＨレベル信号を出力する論理ゲートと、入力端子に前記論理ゲートの出力信号が入力される第１のフリップフロップと、前記第１のフリップフロップの出力信号の電位レベルを反転する第２の反転部と、入力端子に前記第１のフリップフロップの出力信号が入力される第２のフリップフロップと、リセット端子を有し、クロック端子に前記第２のフリップフロップの出力信号が入力され、入力端子には常にＨレベル信号が入力される第３のフリップフロップと、を有し、前記周期制御信号は、前記第３のフリップフロップの出力信号である。
【００２３】
上記磁界検出装置では、前記通電制御部による前記通電制御信号の生成は、前記第１のフリップフロップの出力信号の電位レベルが前記第２の反転部によって反転された信号の電位レベルに応じて、初期化又は初期化が解除される。
【００２４】
上記磁界検出装置では、前記論理ゲートはＮＯＲゲート又はＡＮＤである。
【００２８】
本発明は、上記磁界検出装置を備えたことを特徴とする電子機器を提供する。
【発明の効果】
【００２９】
本発明によれば、チップサイズや端子数の増加なく、短時間で検査を行うことのできる消費電力が小さい磁界検出装置を提供できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明では、磁界検出装置の一例としてホールＩＣを例に説明する。
【００３１】
（第１の実施形態）
図１は、第１の実施形態のホールＩＣを示すブロック図である。なお、図１において、背景技術で説明した図１６のホールＩＣ１０が備える構成要素と共通する構成要素には同じ参照符号が付されている。図１に示すように、第１の実施形態のホールＩＣ１００は、電源端子１１と、ＧＮＤ端子１３と、出力端子１５と、発振器１０１と、制御ロジック回路１５１と、磁界検出回路１０５と、モード切替回路１５３と、ＮＭＯＳ１０９及びＰＭＯＳ１１１が直列接続された出力インバータ回路１１３と、インバータ１５５と、ＮＭＯＳ１５７及びＰＭＯＳ１５９が直列接続された出力インバータ回路１６１とを備える。
【００３２】
ＮＭＯＳ１０９のゲート及びＰＭＯＳ１１１のゲートは共通であり、磁界検出回路１０５の出力は当該共通ゲートに接続されている。また、出力インバータ回路１１３は、ＮＭＯＳ１０９及びＰＭＯＳ１１１の共通ドレイン構成を有し、当該共通ドレインには出力端子１５及びモード切替回路１５３が接続されている。
【００３３】
ＮＭＯＳ１５７のゲート及びＰＭＯＳ１５９のゲートも共通であり、磁界検出回路１０５の出力はインバータ１５５を介して当該共通ゲートに接続されている。また、出力インバータ回路１６１も、ＮＭＯＳ１５７及びＰＭＯＳ１５９の共通ドレイン構成を有し、当該共通ドレインにはモード切替回路１５３が接続されている。
【００３４】
図２は、ホールＩＣ１００が通常モードのときの、（ａ）発振器１０１から出力されるクロック信号と、（ｂ）制御ロジック回路１５１によってクロック信号が分周比１／２で分周された第１の分周信号と、（ｃ）制御ロジック回路１５１によってクロック信号が分周比１／４で分周された第２の分周信号と、（ｄ）クロック信号、第１の分周信号及び第２の分周信号の論理積演算出力信号とを示す図である。また、図３は、ホールＩＣ１００が通常モード又はテストモードに設定されているときの、（ａ）クロック信号と、（ｂ）モード切替回路１５３から出力されるモード設定信号と、（ｃ）モード設定信号に応じた制御ロジック回路１５１の出力信号とを示す図である。以下、図１〜図３を参照して、図１に示した第１の実施形態のホールＩＣ１００が備える各構成要素について説明する。
【００３５】
発振器１０１は、図２（ａ）及び図３（ａ）に示した一定周期Ｔｃｌｋのクロック信号を出力する。制御ロジック回路１５１は、当該クロック信号を分周又は逓倍し、ロジック合成を行って、図２（ｄ）に示した一定周期（Ｔｓ）の信号を出力する。以下、制御ロジック回路１５１によるクロック信号の分周又は逓倍及びロジック合成を「タイミング生成ロジック処理」という。制御ロジック回路１５１から出力される信号の周期Ｔｓは、クロック信号の周期Ｔｃｌｋのｎ倍（ｎは分周比又は逓倍比）であり、１周期に、Ｈレベルの時間Ｔｏｎと、Ｌレベルの時間Ｔｏｆｆとが含まれる。
【００３６】
例えば、ホールＩＣ１００が通常モードのとき、制御ロジック回路１５１は、図２に示すように、クロック信号を分周比１／２、１／４でそれぞれ分周して得られた２つの分周信号及びクロック信号の論理積演算を行い、クロック信号の周期Ｔｃｌｋの４倍の周期Ｔｓの信号を出力する。この出力信号の１周期には、Ｈレベルの時間Ｔｏｎ（＝Ｔｃｌｋ／２）と、Ｌレベルの時間Ｔｏｆｆ（＝７ｎ×Ｔｃｌｋ／８）とが含まれる。
【００３７】
制御ロジック回路１５１は、後述するモード切替回路１５３からＨレベルのモード設定信号が入力されている間、テストモードとなる。テストモード時の制御ロジック回路１５１は、通常モード時に用いられる分周比又は逓倍比とは異なる分周比又は逓倍比でクロック信号を分周又は逓倍し、ロジック合成を行って、図２（ｄ）及び図３（ｃ）に示した周期Ｔｓより短い周期Ｔｓ′の信号を出力する。例えば、図３（ｃ）に示した例では、テストモード時に制御ロジック回路１５１が出力する信号の周期Ｔｓ′は、クロック信号の周期Ｔｃｌｋに等しく、Ｈレベルの時間Ｔｏｎ′及びＬレベルの時間Ｔｏｆｆ′は、それぞれクロック信号の半周期（Ｔｃｌｋ／２）に等しい。
【００３８】
このように、テストモード時には、制御ロジック回路１５１が出力する信号のＬレベルの時間Ｔｏｆｆ′が、通常モード時のＬレベルの時間Ｔｏｆｆよりも短縮される。その結果、テストモード時に制御ロジック回路１５１が出力する信号の周期Ｔｓ′は、通常モード時の周期Ｔｓよりも短くなる。なお、通常モードとは、本実施形態のホールＩＣ１００を通常動作させる動作モードであり、テストモードとは、当該ホールＩＣ１００の動作が検査されるときの動作モードである。
【００３９】
制御ロジック回路１５１から出力された上記信号は、磁界検出回路１０５に供給される。磁界検出回路１０５は、制御ロジック回路１５１から供給された信号の電位レベルに応じて通電し、Ｈレベルの時間Ｔｏｎで通電し、Ｌレベルの時間Ｔｏｆｆの間は通電しない。したがって、磁界検出回路１０５は間欠動作を行う。磁界検出回路１０５は、ホール素子１２１と、アンプ１２３と、ヒステリシス付きコンパレータ（以下「ヒステリシスコンパレータ」という。）１２５と、ラッチ回路１２７とを有する。ホール素子１２１は、その周辺の磁束密度Ｂ（又は磁界）に応じたホール電圧を出力する。ホール電圧Ｖhは、ホール素子１２１に流れる電流Ｉhallに比例するため、次式で表わされる。
Ｖh＝ｋ×Ｂ×Ｉhall（ｋは、比例定数）
【００４０】
アンプ１２３は、ホール素子１２１から出力されたホール電圧を増幅し、その出力をヒステリシスコンパレータ１２５に入力する。ヒステリシスコンパレータ１２５は、増幅されたホール電圧と基準電圧を比較して、その大小関係及びヒステリシスに応じたレベルの信号、すなわちＨレベル又はＬレベルの信号を出力する。ラッチ回路１２７は、上記時間Ｔｏｎ又はＴｏｎ′で得られたヒステリシスコンパレータ１２５の出力を、上記時間Ｔｏｆｆ又はＴｏｆｆ′の間保持する。ラッチ回路１２７の出力信号は、出力インバータ回路１１３の共通ゲート及びインバータ１５５に入力される。
【００４１】
出力インバータ回路１１３の共通ドレインに接続された出力端子１５からは、磁束密度Ｂに応じて、Ｈレベル電圧の信号又はＬレベル電圧の信号が出力される。図４は、出力インバータ回路１１３の共通ドレイン電圧の磁束密度Ｂに応じた特性を示す図である。図４に示すグラフの縦軸は出力インバータ回路１１３の共通ドレイン電圧を示し、横軸は磁束密度Ｂを示す。磁界検出回路１０５が有するヒステリシスコンパレータ１２５のヒステリシス機能によって、当該共通ドレイン電圧は図４に示す特性を有する。なお、出力インバータ回路１１３の共通ドレインにはモード切替回路１５３が接続されているため、モード切替回路１５３には当該共通ドレイン電圧が印加される。
【００４２】
一方、出力インバータ回路１６１の共通ゲートには、ラッチ回路１２７の出力電圧がインバータ１５５によって反転された電圧が印加される。図５は、出力インバータ回路１６１の共通ドレイン電圧の磁束密度Ｂに応じた特性を示す図である。図５に示すグラフの縦軸は出力インバータ回路１６１の共通ドレイン電圧を示し、横軸は磁束密度Ｂを示す。図５に示すように、出力インバータ回路１６１の共通ドレイン電圧は、図４に示した出力インバータ回路１１３の共通ドレイン電圧と相反する。なお、出力インバータ回路１６１の共通ドレインにはモード切替回路１５３が接続されているため、モード切替回路１５３には当該共通ドレイン電圧が印加される。
【００４３】
図６は、モード切替回路１５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図を示す。
図６に示すように、モード切替回路１５３は、ＮＯＲゲート（以下、単に「ＮＯＲ」という。）１７１と、第１のＤフリップフロップ（以下「第１ＤＦＦ」という。）１７３と、インバータ１７５と、第２のＤフリップフロップ（以下「第２ＤＦＦ」という。）１７７とを有する。なお、第２のＤＦＦ１７７は、リセット端子を有する。ＮＯＲ１７１の２つの入力電位は、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧である。
【００４４】
ＮＯＲ１７１の出力信号は第１ＤＦＦ１７３に入力され、第１ＤＦＦ１７３の出力信号はインバータ１７５及び第２ＤＦＦ１７７のクロック端子に入力される。インバータ１７５によって反転された第１ＤＦＦ１７３の出力信号は、ロジックリセット信号として制御ロジック回路１５１に提供される。第２ＤＦＦ１７７の入力にはＨレベル電位が常時印加される。第２ＤＦＦ１７７の出力信号は、モードの設定を指示するモード設定信号として制御ロジック回路１５１に提供される。なお、通常モード時のモード設定信号はＬレベルであり、テストモード時のモード設定信号はＨレベルである。
【００４５】
第２ＤＦＦ１７７に設けられたリセット端子には、制御ロジック回路１５１の内部に設けられたカウンタ１６３からの信号が入力される。カウンタ１６３は、制御ロジック回路１５１がＨレベルのモード設定信号を受け取った後経過した時間を計測し、所定の時間が経過したときにＨレベル信号を出力する。リセット端子にＨレベル信号が入力されると、第２ＤＦＦ１７７はリセットされる。
【００４６】
以下、通常モードからテストモードに移行し、再び通常モードに復帰する際の図６に示したモード切替回路１５３の動作について説明する。
【００４７】
通常モード時のＮＯＲ１７１の２つの入力電位は互いに相反しているため、ＮＯＲ１７１の出力信号はＬレベルである。
テストモードに移行するため、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方を強制的にＬレベルにする。なお、本実施形態のホールＩＣ１００には上記説明したインバータ１５５が設けられているため、これら共通ドレイン電圧が同電位となることは通常ない。これら共通ドレインを接地して強制的にＬレベルに設定したとき、ＮＯＲ１７１の２つの入力電位は同電位となるため、ＮＯＲ１７１の出力信号がＬレベルからＨレベルに切り替わる。すると、第１ＤＦＦ１７３の出力がＬレベルからＨレベルになり、ロジックリセット信号はＨレベルからＬレベルとなる。
【００４８】
Ｌレベルのロジックリセット信号を受け取った制御ロジック回路１５１では、磁界検出回路１０５に提供する信号を生成するためのタイミング生成ロジック処理が初期化される。すなわち、制御ロジック回路１５１は、テストモードに移行するための準備状態となる。一方、第２ＤＦＦ１７７の出力、すなわちモード設定信号は、第２ＤＦＦ１７７のクロック端子に入力される第１ＤＦＦ１７３の出力信号がＬレベルからＨレベルに立ち上がるため、ＬレベルからＨレベルに切り替わる。
【００４９】
次に、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方をＬレベルとする設定を解除すると、ＮＯＲ１７１の出力信号がＨレベルからＬレベルに切り替わる。すると、第１ＤＦＦ１７３の出力がＨレベルからＬレベルになり、ロジックリセット信号はＬレベルからＨレベルとなる。Ｈレベルのロジックリセット信号を受け取った制御ロジック回路１５１では、タイミング生成ロジック処理の初期化が解除され、かつモード設定信号はＨレベルのままであるため、テストモード時のタイミング生成ロジック処理を開始する。Ｈレベルのモード設定信号を受け取った制御ロジック回路１５１は、上記説明したテストモード時の周期Ｔｓ′の信号を生成し、磁界検出回路１０５に提供する。
【００５０】
Ｈレベルのモード設定信号を出力する第２ＤＦＦ１７７は、制御ロジック回路１５１内部のカウンタ１６３からリセット端子にＨレベルの信号が入力されるまで、Ｈレベルのモード設定信号を出力し続ける。リセット端子にＨレベルの信号が入力され、第２ＤＦＦ１７７がリセットされると、モード設定信号はＨレベルからＬレベルに切り替わるため、通常モードに復帰する。
【００５１】
以上説明したように、本実施形態のホールＩＣ１００によれば、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方が同電位となることは通常なく、これら共通ドレイン電圧の双方を強制的にＬレベルに設定し、当該設定を解除すれば、通常モード時よりも間欠動作周期が短いため短時間での検査が可能なテストモードに移行することができる。また、本実施形態のホールＩＣ１００は、図１６に示したホールＩＣ１０と比較して、チップサイズに大きな変更はなく、端子数も変わらない。さらに、通常モード時は、テストモード時よりも周期の長い間欠動作を行うため、ホールＩＣの消費電力は小さい。また、テストモードから通常モードへの復帰は、テストモードへの移行から所定時間後に行われるため、検査過程の効率を向上できる。
【００５２】
他の実施形態として、図７に示すように、本実施形態のホールＩＣ１００に設けられた出力インバータ回路１６１の共通ドレインに接続された出力端子１７を設けても良い。出力端子１７からは、出力端子１５から出力される信号の反転信号が出力される。
【００５３】
また、本実施形態の出力インバータ回路１１３，１６１は、ＮＭＯＳ及びＰＭＯＳが直列接続された構成を有するが、ＮＭＯＳだけでも良い。また、ＭＯＳの代わりにバイポーラトランジスタでも良い。但し、サイズの大きなＭＯＳはホールＩＣ１００への大電流の逆流防止を実現できるため、サージ防止等の効果がある。
【００５４】
また、ホールＩＣ１００が備えるモード切替回路は、図８に示す構成であっても良い。図８は、他の形態のモード切替回路２５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図を示す。なお、図８において、図６と共通する構成要素には同じ参照符号が付されている。図８に示すモード切替回路２５３は、ＮＯＲ１７１と、第１ＤＦＦ１７３と、第３のＤフリップフロップ（以下「第３ＤＦＦ」という。）１７９と、インバータ１７５と、第２ＤＦＦ１７７とを有する。なお、第２のＤＦＦ１７７は、リセット端子を有する。ＮＯＲ１７１の２つの入力電位は、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧である。
【００５５】
ＮＯＲ１７１の出力信号は第１ＤＦＦ１７３に入力され、第１ＤＦＦ１７３の出力信号はインバータ１７５及び第３ＤＦＦ１７９に入力される。インバータ１７５によって反転された第１ＤＦＦ１７３の出力信号は、ロジックリセット信号として制御ロジック回路１５１に提供される。第３ＤＦＦ１７９の出力信号は、第２ＤＦＦ１７７のクロック端子に入力される。第２ＤＦＦ１７７の入力にはＨレベル電位が常時印加される。第２ＤＦＦ１７７の出力信号は、モードの設定を指示するモード設定信号として制御ロジック回路１５１に提供される。なお、通常モード時のモード設定信号はＬレベルであり、テストモード時のモード設定信号はＨレベルである。
【００５６】
第２ＤＦＦ１７７に設けられたリセット端子には、制御ロジック回路１５１の内部に設けられたカウンタ１６３からの信号が入力される。カウンタ１６３は、Ｈレベルのテスト信号を受け取った後経過した時間を計測し、所定の時間が経過したときにＨレベル信号を出力する。リセット端子にＨレベル信号が入力されると、第２ＤＦＦ１７７はリセットされる。
【００５７】
第３ＤＦＦ１７９は、第１ＤＦＦ１７３の出力を保持するラッチ回路としての役割を果たす。すなわち、テストモードに移行するため、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方を強制的にＬレベルにすると、ＮＯＲ１７１の出力信号がＬレベルからＨレベルに切り替わるため、第１ＤＦＦ１７３の出力がＬレベルからＨレベルになり、ロジックリセット信号はＨレベルからＬレベルとなる。第１ＤＦＦ１７３の出力信号は第３ＤＦＦ１７９に入力され、第３ＤＦＦ１７９は、クロック信号の１周期が経過した時点で、第１ＤＦＦ１７３の出力信号と同レベルの信号を出力する。このため、制御ロジック回路１５１にロジックリセット信号が入力されるタイミングは、制御ロジック回路１５１にモード設定信号が入力されるタイミングよりも必ず先である。第２ＤＦＦ１７７の動作は図６に示したモード切替回路１５３と同様である。
【００５８】
このように、第１ＤＦＦ１７３と第２ＤＦＦ１７７の間に第３ＤＦＦ１７９を設置することによって、ロジックリセット信号によるタイミング生成ロジック処理の初期化タイミングよりも、モード設定信号によるテストモードでのタイミング生成ロジック処理の開始タイミングが後となる。このため、ロジックリセット信号とモード設定信号とが前後することによって発生し得る予期せぬ事態を回避できる。
【００５９】
図６及び図８に示したモード切替回路１５３，２５３はＮＯＲ１７１を有するが、図９及び図１０に示すように、ＮＯＲ１７１の代わりにＡＮＤゲート２７１であっても良い。但し、テストモードに移行する際には、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方を強制的に「Ｈ」レベルにする。このとき、ＡＮＤゲート２７１の出力信号はＬレベルからＨレベルに切り替わり、以降の動作は図６及び図８に示したモード切替回路１５３，２５３と同様である。
【００６０】
（第２の実施形態）
図１１は、第２の実施形態のホールＩＣ２００を示すブロック図である。第２の実施形態のホールＩＣ２００が第１の実施形態のホールＩＣ１００と異なる点は、出力インバータ回路１６１の共通ドレインに接続された出力端子を備える点、インバータ１５５を備えていない点、及び磁界検出回路２０５がＳ極の磁束密度（又は磁界）に応じたホール電圧（以下「Ｓ極ホール電圧」という。）とＮ極の磁束密度（又は磁界）に応じたホール電圧（以下「Ｎ極ホール電圧」という。）とに分けて出力し、Ｓ極ホール電圧が出力インバータ回路１１３の共通ゲートに印加され、Ｓ極ホール電圧が出力インバータ回路１６１の共通ゲートに印加される点である。この点以外は第１の実施形態と同様であり、図１１において、図１と共通する構成要素には同じ参照符号が付されている。
【００６１】
なお、磁界検出回路２０５が有するホール素子２２１には、Ｓ極検出フェーズとＮ極検出フェーズがあり、２つのフェーズを切り替えることによって、Ｓ極検出フェーズのときには出力インバータ回路１１３の共通ゲートにＳ極ホール電圧が印加され、Ｎ極検出フェーズのときには出力インバータ回路１６１の共通ゲートにＮ極ホール電圧が印加される。
【００６２】
図１２は、出力インバータ回路１１３の共通ドレイン電圧の磁束密度に応じた特性を示す図である。また、図１３は、出力インバータ回路１６１の共通ドレイン電圧の磁束密度に応じた特性を示す図である。図１２及び図１３に示すグラフの縦軸は共通ドレイン電圧を示し、横軸は磁束密度Ｂを示す。なお、横軸の正方向がＳ極、負方向がＮ極である。磁界検出回路２０５が有するヒステリシスコンパレータ１２５のヒステリシス機能によって、出力インバータ回路１１３の共通ドレイン電圧は図１２に示す特性を有し、出力インバータ回路１６１の共通ドレイン電圧は図１３に示す特性を有する。
【００６３】
本実施形態のホールＩＣ２００によれば、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧の双方が同電位となることは通常ないため、第１の実施形態のように、これら共通ドレイン電圧の双方を強制的にＬレベルに設定し、当該設定を解除すれば、通常モード時よりも間欠動作周期が短いため短時間での検査が可能なテストモードに移行することができる。
【００６４】
なお、本実施形態においても、出力インバータ回路１１３，１６１を構成するトランジスタはＭＯＳであってもバイポーラであっても良い。また、モード切替回路１５３内の、出力インバータ回路１１３の共通ドレイン電圧及び出力インバータ回路１６１の共通ドレイン電圧が印加される論理ゲートはＮＯＲであってもＡＮＤであっても良い。
【００６５】
また、モード切替回路１５３は、第１の実施形態と同様に、図６に示した構成に限らず、図８〜図１０に示した構成であっても良い。
【００６６】
（第３の実施形態）
図１４は、第３の実施形態のホールＩＣ３００を示すブロック図である。図１４に示すように、第３の実施形態のホールＩＣ３００は、第１の実施形態と同様の電源端子１１、ＧＮＤ端子１３、出力端子１５、発振器１０１、制御ロジック回路１５１、磁界検出回路１０５及び出力インバータ回路１１３、並びに、モード切替回路３５３及び基準電圧発生部３０１を備える。第３の実施形態のホールＩＣ３００はインバータ１５５を備えておらず、出力インバータ回路１１３の共通ドレインにモード切替回路３５３は接続されていない。
【００６７】
図１５は、第３の実施形態のホールＩＣ３００が備えるモード切替回路３５３を示す回路図である。図１５に示すように、本実施形態のモード切替回路３５３は、電源端子１１から印加された電源電圧Ｖｃｃを分圧する抵抗４０１，４０２と、ヒステリシス付きコンパレータ（以下「ヒステリシスコンパレータ」という。）４０３とを有する。ヒステリシスコンパレータ４０３の非反転入力端子（＋）には、抵抗４０１，４０２による分圧で得られた分圧電位Ｖａが印加され、反転入力端子（−）には、基準電圧発生部３０１で発生した基準電位Ｖｂが印加される。
【００６８】
ヒステリシスコンパレータ４０３は、分圧電位Ｖａと基準電位Ｖｂを比較して、その大小関係及びヒステリシスに応じたレベルの信号、すなわちＨレベル又はＬレベルの信号を出力する。ヒステリシスコンパレータ４０３の出力信号は制御ロジック回路１５１に送られ、制御ロジック回路１５１はこの信号のレベルに応じてモードを切り替える。具体的には、制御ロジック回路１５１は、この信号がＬレベルのときは、磁界検出間欠動作の周期が長い通常モードに設定し、Ｈレベルのときは、当該間欠動作の周期が短いテストモードに設定する。
【００６９】
本実施形態では、通常モードでは、Ｖａ＜Ｖｂの関係を満たすよう、電源電圧値、抵抗４０１，４０２の分圧比及び基準電位Ｖｂが設定される。Ｖａ＜Ｖｂのとき、ヒステリシスコンパレータ４０３はＬレベルの信号を出力する。
【００７０】
本実施形態のホールＩＣ３００をテストモードに切り替えるときは、電源端子１１に印加する電源電圧Ｖｃｃを上げていく。電源電圧Ｖｃｃを上げてＶａ＞Ｖｂになると、ヒステリシスコンパレータ４０３はＨレベルの信号を出力するため、制御ロジック回路１５１は、磁界検出の間欠動作の周期をテストモードに設定する。ヒステリシスコンパレータ４０３がＨレベルの信号を出力している状態のとき、ヒステリシスコンパレータ４０３は、（Ｖａ＋Ｖｏ）＞Ｖｂの関係を満たす範囲では、ヒステリシスの働きによりＨレベル出力を保持する。一方、電源電圧Ｖｃｃを下げていき、（Ｖａ＋Ｖｏ）＜Ｖｂの関係になると、ヒステリシスコンパレータ４０３はＬレベルの信号を出力するため、制御ロジック回路１５１は、磁界検出の間欠動作の周期を通常モードに設定する。
【００７１】
以上説明したように、本実施形態のホールＩＣ３００によれば、電源端子に印加する電源電圧Ｖｃｃのレベルを調整することによって間欠動作の周期が異なるモードに切り替えることができる。このため、第１の実施形態と同様に、チップサイズや端子数が従来と同じ構成で、短時間での検査が可能なテストモードに移行することができる。
【００７２】
上記説明した第１〜第３の実施形態のホールＩＣは、携帯電話等の電子機器に搭載される。
【産業上の利用可能性】
【００７３】
本発明に係る磁界検出装置は、短時間で検査を行うことのできる消費電力が小さいホールＩＣ等として有用である。
【図面の簡単な説明】
【００７４】
【図１】第１の実施形態のホールＩＣ１００を示すブロック図
【図２】ホールＩＣ１００が通常モードのときの、（ａ）発振器１０１から出力されるクロック信号と、（ｂ）制御ロジック回路１５１によってクロック信号が分周比１／２で分周された第１の分周信号と、（ｃ）制御ロジック回路１５１によってクロック信号が分周比１／４で分周された第２の分周信号と、（ｄ）クロック信号、第１の分周信号及び第２の分周信号の論理積演算出力信号とを示す図
【図３】ホールＩＣ１００が通常モード又はテストモードに設定されているときの、（ａ）クロック信号と、（ｂ）モード切替回路１５３から出力されるモード設定信号と、（ｃ）モード設定信号に応じた制御ロジック回路１５１の出力信号とを示す図
【図４】出力インバータ回路１１３の共通ドレイン電圧の磁束密度Ｂに応じた特性を示す図
【図５】出力インバータ回路１６１の共通ドレイン電圧の磁束密度Ｂに応じた特性を示す図
【図６】モード切替回路１５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図
【図７】他の実施形態のホールＩＣを示すブロック図
【図８】他の形態のモード切替回路１５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図
【図９】他の形態のモード切替回路１５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図
【図１０】他の形態のモード切替回路１５３の内部構成を中心に第１の実施形態のホールＩＣ１００の一部を示すブロック図
【図１１】第２の実施形態のホールＩＣ２００を示すブロック図
【図１２】出力インバータ回路１１３の共通ドレイン電圧の磁束密度に応じた特性を示す図
【図１３】出力インバータ回路１６１の共通ドレイン電圧の磁束密度に応じた特性を示す図
【図１４】第３の実施形態のホールＩＣ３００を示すブロック図
【図１５】第３の実施形態のホールＩＣ３００が備えるモード切替回路３５３を示す回路図
【図１６】間欠動作機能を備えたホールＩＣ１０を示すブロック図
【図１７】（ａ）ホールＩＣ１０周辺の磁束密度Ｂと、（ｂ）発振器１０１から出力されるクロック信号と、（ｃ）制御ロジック回路１０３の出力信号と、（ｄ）出力端子１５から出力される出力信号とを示す図
【符号の説明】
【００７５】
１１  電源端子
１３  ＧＮＤ端子
１５  出力端子
１０１  発振器
１５１  制御ロジック回路
１０５，２０５  磁界検出回路
１５３，３５３  モード切替回路
１０９，１５７  ＮＭＯＳ
１１１，１５９  ＰＭＯＳ
１１３，１６１  出力インバータ回路
１５５  インバータ
１２１，２２１  ホール素子
１２３  アンプ
１２５  ヒステリシスコンパレータ
１２７  ラッチ回路
１６３  カウンタ
１７１  ＮＯＲ
１７３  第１ＤＦＦ
１７５  インバータ
１７７  第２ＤＦＦ
１７９  第３ＤＦＦ
２７１  ＡＮＤ
３０１  基準電圧発生部
４０１，４０２  抵抗
４０３  ヒステリシスコンパレータ
【図１】
0004786608.tif 000002
【図２】
0004786608.tif 000003
【図３】
0004786608.tif 000004
【図４】
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【図５】
0004786608.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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