(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
前記半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、
前記半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、
前記スイッチング電流と前記リーク電流とを比較する比較手段と、
前記スイッチング電流と前記リーク電流との比が一定になるように、前記半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、
前記半導体集積回路装置における遅延量を観測する遅延観測手段と、
前記遅延量が所定の範囲内となるように前記半導体集積回路装置の動作に用いられる電源電圧を制御する電源電圧制御手段と、
を有する半導体集積回路装置。
【請求項２】
半導体集積回路装置であって、
前記半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、
前記半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、
前記スイッチング電流と前記リーク電流とを比較する比較手段と、
前記スイッチング電流と前記リーク電流との比が一定になるように、前記半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、
を有する半導体集積回路装置。
【請求項３】
前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び／または寄生容量と、
からなる請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び／または寄生容量と、
前記プリチャージまたはプリディスチャージ素子に接続し参照電流を生成する参照電流生成回路と、
前記容量素子及び／または寄生容量の電圧と所定の電圧とを比較する比較回路と、
前記比較回路による比較結果を保持するレジスタと、
からなり、前記レジスタに保持された前記比較結果に応じて前記参照電流が調整され、スイッチング電流に応じた参照電流を生成する、請求項１または２に記載の半導体集積回路装置。
【請求項５】
前記参照電流生成回路は、基準電流源と、前記基準電流源に接続するカレントミラーアレイと、前記カレントミラーアレイの出力に接続する電流スイッチアレイと、前記電流スイッチアレイを制御する制御論理回路と、からなり、比較結果入力に応じて参照電流を生成する、請求項４に記載の半導体集積回路装置。
【請求項６】
前記参照電流生成回路は、基準電流源と、前記基準電流源に接続するカレントミラーアレイと、前記カレントミラーアレイの出力に接続する電流スイッチアレイと、前記電流スイッチアレイを制御する制御論理回路と、からなり、参照電流の初期値及び／または固定値を設定可能である、請求項４に記載の半導体集積回路装置。
【請求項７】
前記制御論理回路はカウンタを含む、請求項５または６に記載の半導体集積回路装置。
【請求項８】
前記制御論理回路はシフトレジスタを含む、請求項５または６に記載の半導体集積回路装置。
【請求項９】
前記スイッチング電流観測手段は、
プリチャージまたはプリディスチャージ素子と、
前記プリチャージまたはプリディスチャージ素子に接続する容量素子及び／または寄生容量と、
前記プリチャージまたはプリディスチャージ素子に接続し参照電流を生成する参照電流生成回路と、
前記容量素子及び／または寄生容量の電圧と所定の電圧とを比較する比較回路と、
前記比較回路による比較結果を保持するレジスタと、
からなり、複数の参照電流との比較によりスイッチング電流に応じたビット列を生成する、請求項１または２に記載の半導体集積回路装置。
【請求項１０】
前記プリチャージまたはプリディスチャージ素子は、制御対象回路のクロック信号または該クロック信号を分周して得られる信号で制御される、請求項３、４及び９のいずれか１項に記載の半導体集積回路装置。
【請求項１１】
前記レジスタは、制御対象回路のクロック信号または該クロック信号を分周して得られる信号で制御される、請求項４または９に記載の半導体集積回路装置。
【請求項１２】
前記プリチャージまたはプリディスチャージ素子は、制御対象回路の動作率に反比例してその動作クロック周波数を分周したクロック信号で制御される、請求項３、４及び９のいずれか１項に記載の半導体集積回路装置。
【請求項１３】
前記レジスタは、制御対象回路の動作率に反比例してその動作クロック周波数を分周したクロック信号で制御される、請求項４または９に記載の半導体集積回路装置。
【請求項１４】
前記リーク電流観測手段は、ゲート端子とソース端子との間に０または一定値のバイアス電位が印加されたトランジスタである、請求項１または２に記載の半導体集積回路装置。
【請求項１５】
前記リーク電流観測手段は、ドレイン端子とソース端子との間に電源電圧または電源電圧に比例した電圧が印加されたトランジスタである、請求項１または２に記載の半導体集積回路装置。
【請求項１６】
前記リーク電流観測手段は、リーク電流を生成するリーク電流生成トランジスタと、参照電流を生成する参照電流生成回路と、前記リーク電流と前記参照電流とを比較する比較回路と、からなり、複数の参照電流との比較によりリーク電流に応じたビット列を生成する、請求項１または２に記載の半導体集積回路装置。
【請求項１７】
前記比較手段は、比較対象とする電流の一定比率を比較する、請求項１、２及び４のいずれか１項に記載の半導体集積回路装置。
【請求項１８】
前記比較手段は、比較対象とする電流の流れる信号配線の結線と電圧比較回路とを有する、請求項１または２に記載の半導体集積回路装置。
【請求項１９】
前記比較手段は、ビット列の比較回路を有する、請求項１または２に記載の半導体集積回路装置。
【請求項２０】
前記電源電圧の制御を行うか前記しきい値電圧の制御を行うかを切り替える制御切替手段をさらに有する請求項１に記載の半導体集積回路装置。
【請求項２１】
前記制御切替手段は、電源電圧制御としきい値電圧制御を排他的に切り替える、請求項２０に記載の半導体集積回路装置。
【請求項２２】
前記制御切替手段は、電源電圧制御としきい値電圧制御を交互に切り替える、請求項２０に記載の半導体集積回路装置。
【請求項２３】
前記制御切替手段は、速度を保証できる条件でのみしきい値電圧制御が行われるようにする、請求項２０に記載の半導体集積回路装置。
【請求項２４】
前記制御切替手段は、速度を保証できる条件、または電源電圧制御の上限または下限の制御限界でのみしきい値電圧制御が行われるようにする、請求項２０に記載の半導体集積回路装置。
【請求項２５】
前記電源電圧制御手段及び／または前記しきい値電圧制御手段は初期値を与えられる、請求項１に記載の半導体集積回路装置。
【請求項２６】
前記しきい値電圧制御手段は初期値を与えられる、請求項２に記載の半導体集積回路装置。
【請求項２７】
動作可能信号生成手段をさらに有する、請求項１または２に記載の半導体集積回路装置。
【請求項２８】
前記動作可能信号生成手段は速度を保証できる条件で動作可能信号を出力する請求項２７に記載の半導体集積回路装置。
【請求項２９】
前記動作可能信号生成手段は速度を保証できる条件かつスイッチング電流とリーク電流の比率が許容範囲内の条件で動作可能信号を出力する、請求項２７に記載の半導体集積回路装置。
【請求項３０】
前記しきい値電圧制御手段は、電源電圧制御時に電源電圧の変化に伴うしきい値の変化を補償する、請求項１に記載の半導体集積回路装置。
【請求項３１】
前記制御切替手段は、電源電圧制御の際に、前記電源電圧制御手段に与えられる制御信号と同じ制御信号を前記しきい値電圧制御手段に与えて基板電圧を制御し、電源電圧の変化に伴うしきい値の変化を補償する、請求項２０に記載の半導体集積回路装置。
【請求項３２】
前記電源電圧制御時に電源電圧の変化に伴うしきい値の変化を補償するしきい値補償手段をさらに有する請求項１に記載の半導体集積回路装置。
【請求項３３】
前記しきい値補償手段は、電源電圧制御切り替わり時の基板電圧とソース電圧の差を比較して第１の差を求める第１の比較手段と、前記第１の差を保持する保持手段と、電源電圧制御切り替わり後の前記基板電圧と前記ソース電圧との差を前記第１の差と比較する第２の比較手段と、前記第２の比較手段での比較結果に応じて前記基板電圧を増減させる制御信号を生成する制御手段と、を有する、請求項３２に記載の半導体集積回路装置。
【請求項３４】
前記制御切替手段は、電源電圧制御の際に、前記しきい値補償手段からの制御信号を前記しきい値電圧制御手段に入力する、請求項３２に記載の半導体集積回路装置。
【請求項３５】
前記制御切替手段は、前記半導体集積回路装置内のトランジスタの基板とソースとの間の電圧が所定の範囲限界内にあるように、電源電圧制御としきい値電圧制御とを切り替える、請求項２０に記載の半導体集積回路装置。
【請求項３６】
前記制御切替手段は、電源電圧制御の際に前記電源電圧が所定の上下限に到達した場合にしきい値電圧制御へ切り替え、しきい値電圧制御の際に前記しきい値電圧または前記基板電圧が所定の上下限に到達した場合に電源電圧制御へ切り替える、請求項２０に記載の半導体集積回路装置。
【請求項３７】
前記遅延観測手段は、クロックに同期した入力レジスタと、前記入力レジスタの出力が接続されるクリティカルパス回路と、相互に縦続接続されてその縦続接続の一端に前記クリティカルパス回路の出力が接続される複数の遅延回路と、クリティカルパス回路の出力と前記複数の遅延回路の出力とが接続され前記クロックに同期した出力レジスタと、を有し、前記複数の遅延回路の出力値と前記クロックとのタイミング関係に基づいて前記遅延量を観測する、請求項１に記載の半導体集積回路装置。
【請求項３８】
前記制御切替手段は、前記遅延観測手段により得られる前記遅延量が所定の範囲内であればしきい値電圧制御に切り替え、前記所定の範囲の外または別の所定の範囲の外であれば電源電圧制御に切り替える、請求項２０または３７に記載の半導体集積回路装置。
【請求項３９】
前記しきい値電圧制御手段は、フローティングゲートトランジスタのフローティングゲート電圧を変化させる、請求項１、２及び２４のいずれか１項に記載の半導体集積回路装置。
【請求項４０】
前記しきい値電圧制御手段は、複数ゲート構造トランジスタのいくつかのゲートの電圧を変化させる、請求項１、２及び２４のいずれか１項に記載の半導体集積回路装置。
【請求項４１】
前記スイッチング電流と前記リーク電流の比は、横軸が電源電圧で、遅延一定となるようしきい値を変化させた場合に、縦軸がそれぞれの対数表示のグラフにおいて、それぞれの直線近似線の傾きの絶対値の比の逆数、またはそれに近い整数、またはそれに近い２のべき乗であることを特徴とする、請求項１または２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックに同期して動作する半導体集積回路装置に関し、特に、電源電圧、クロック周波数及びしきい値のうちの少なくとも１つを変更可能な半導体集積回路装置に関する。
【背景技術】
【０００２】
現在主流となっている半導体集積回路装置は、ＣＭＯＳ(Complementary Meal-Oxide-Semiconductor)トランジスタを集積したものである。半導体集積回路装置では、それを構成するトランジスタの数の増大に伴って消費電力が増加する傾向にあり、消費電力の削減が強く求められるようになってきている。近年の低電力ＣＭＯＳデバイス技術の発展に伴い、半導体集積回路装置における消費電力削減のための手法として、必要下限の電源電圧を半導体集積回路装置内の各回路ブロックに供給することによって低消費電力化を図る電源制御方式が提案されている。例えば、T. Kurodaらは、半導体集積回路装置においてそのクリティカルパス遅延がクロック周期に入る下限になるように、電源電圧を動的に制御する電源制御方式を提案している(T. Kuroda, K. Suzuki, S. Mita, T. Fujita, F. Yamane, F. Sano, A. Chiba, Y. Watanabe, K. Matsuda, T. Maeda, T. Sakurai, and T. Furuyama; "Variable Supply-Voltage Scheme for Low-Power High-Speed CMOS Digital Design," IEEE Journal of Solid-State Circuits, vol. 33, pp. 454-462, Mar. 1998)。Kurodaらの手法が適用される半導体集積回路装置では、しきい値電圧を制御するための参照電流を、トランジスタデバイスの目標とするリーク電流値に固定している。このためこの半導体集積回路装置では、しきい値電圧の最適化は行われていない。【０００３】
半導体装置におけるスケーリングの進展により、半導体装置の全消費電力におけるリーク電力の割合が増加している。リーク電力とは、半導体装置内でのリーク電流に起因して消費される電力のことである。K. Noseらは、全体電力に占めるリーク電力の割合を最大３０％にするのが有効であると報告している(K. Nose, and T. Sakurai; "Optimization of VDD and VTH for Low-Power and High-Speed Applications," ASP-DAC, pp. 469-474, Jan. 2000)。Noseらの結果は理論解析に基づくものであり、彼らはそのような半導体集積回路装置の実現法については明示していない。【０００４】
日本国特許公開：特開２００１−３４５６９３号公報には、予めクロック周波数と電源電圧と基板バイアス電圧との組み合わせを示した対応表（ＴＢＬ）を用意しておき、この対応表を参照することによってクロック周波数、電源電圧、基板バイアス電圧を制御可能な半導体集積回路装置が開示されている。なお、特開２００１−３４５６９３号公報は、米国特許第６，７７４，７０５号及び第６，９４３，６１３号の各明細書に対応している。
【特許文献１】特開２００１−３４５６９３号公報
【非特許文献１】T. Kuroda, K. Suzuki, S. Mita, T. Fujita, F. Yamane, F. Sano, A. Chiba, Y. Watanabe, K. Matsuda, T. Maeda, T. Sakurai, and T. Furuyama; "Variable Supply-Voltage Scheme for Low-Power High-Speed CMOS Digital Design," IEEE Journal of Solid-State Circuits, vol. 33, pp. 454-462, Mar. 1998.
【非特許文献２】K. Nose, and T. Sakurai; "Optimization of VDD and VTH for Low-Power and High-Speed Applications," ASP-DAC, pp. 469-474, Jan. 2000.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路装置の消費電力を低減するためには、単に電源電圧を制御するだけでなく、しきい値電圧も制御することが重要である。上述した特開２００１−３４５６９３号公報に開示のものは、電源電圧と基板バイアス電圧とを制御し、基板バイアス電圧の制御を介してしきい値電圧を変化させるものであるが、対応表を用いるため、電源電圧と基板バイアス電圧との組合せに関するデータが事前に必要である、という問題点を有する。半導体集積回路装置において消費電力を最小のものとするための電源電圧及びしきい値電圧は、半導体集積回路装置の製造プロセスにおける種々の要因によって、半導体集積回路装置ごとに異なる。したがって、対応表のデータは実測値に基づいて定める必要があり、大量の対応表データを用意することは、半導体集積回路装置の製造工程を大幅に複雑化させ、デバイスの製造コストを高くする。【０００６】
本発明の目的は、対応表を用いることなく、あるいは少数の対応表データを用いて、与えられた動作クロック周波数に対して、動作時電力の最小化を実現する電源電圧及びしきい値電圧の最適化を実現できる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体集積回路装置は、半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、スイッチング電流とリーク電流とを比較する比較手段と、スイッチング電流とリーク電流との比が一定になるように、半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、を有する。【０００８】
この半導体集積回路装置では、与えられたクロック周波数に対して、スイッチング電流とリーク電流の比率が一定になるように、しきい値電圧を制御することによって、動作時電力を最小にすることが可能となる。【０００９】
本発明の別の半導体集積回路装置は、半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測手段と、半導体集積回路装置におけるリーク電流を観測するリーク電流観測手段と、スイッチング電流とリーク電流とを比較する比較手段と、スイッチング電流とリーク電流との比が一定になるように、半導体集積回路を構成する回路素子のしきい値電圧を制御するしきい値電圧制御手段と、半導体集積回路装置における遅延量を観測する遅延観測手段と、遅延量が所定の範囲内となるように半導体集積回路装置の動作に用いられる電源電圧を制御する電源電圧制御手段と、を有する。【００１０】
この半導体集積回路装置では、与えられたクロック周波数に対して、スイッチング電流とリーク電流の比率が一定になるようにしきい値電圧を制御し、かつ、動作速度を保証するように電源電圧を制御することによって、動作速度を保証しながら動作時電力を最小とすることが可能となる。【００１１】
本発明において、スイッチング電流観測手段、リーク電流観測手段及び遅延観測手段は、例えば、半導体集積回路装置の本来の機能を実行するための各回路ブロックにおいて使用されるものと同じ構成の回路素子からなっている。スイッチング電流観測手段、リーク電流観測手段及び遅延観測手段は、これらの各回路ブロックと同一の製造プロセスにより、半導体集積回路装置においてこれらの回路ブロックと同時に形成されるものであることが好ましい。このように構成することにより、本発明の半導体集積回路装置では、スイッチング電流観測手段が観測するスイッチング電流、リーク電流観測手段が観測するリーク電流及び遅延観測手段が観測する遅延量は、半導体集積回路装置の製造上のばらつきを考慮しても、それぞれ、その半導体集積回路装置の各回路ブロックにおけるスイッチング電流、リーク電流及び遅延量を代表するものとなる。【００１２】
本発明において、しきい値電圧制御の対象となる回路素子は、例えば、半導体集積回路装置内のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタである。半導体集積回路装置の基板バイアス電圧を制御することによって、例えば、基板に形成されたｐウェルに印加されるバイアス電圧ＶPW及ｎウェルに印加されるバイアス電圧ＶNWを制御することによって、これらのトランジスタのしきい値電圧を変化させることができる。これらのトランジスタがフローティングゲートトランジスタである場合には、しきい値電圧制御手段は、それらのトランジスタのフローティングゲート電圧を変化させてもよい。また、これらのトランジスタが複数ゲート構造トランジスタである場合には、しきい値電圧制御手段は、そのトランジスタにおける複数ゲートのうちのいくつかのゲートの電圧を変化させてもよい。【００１３】
また、半導体集積回路装置の電源電圧ＶDDを制御することによって、ｐＭＯＳトランジスタの基板電圧とソース電圧（ＶDD）の間の電圧差は変化する。ｐＭＯＳトランジスタの基板電圧は、ｎウェルに印加されるバイアス電圧ＶNWである。電源電圧を制御して基板電圧とソース電圧との間の電位差を変化させることにより、ｐＭＯＳトランジスタのしきい値も変化させること可能である。同様にＧＮＤ電源電圧を制御することによって、ｎＭＯＳトランジスタの基板電圧とソース電圧（ＧＮＤ）の間の電圧差は変化する。ここでｎＭＯＳトランジスタの基板電圧は、ｐウェルに印加されるバイアス電圧ＶPWである。ＧＮＤ電源電圧を制御することにより、ｎＭＯＳトランジスタのしきい値も変化可能である。【００１４】
本発明では、リーク電流とスイッチング電流との比率を一定に保つように、動的にしきい値電圧制御を行っており、これによって、温度、電源電圧、動作周波数等の動作環境の変化に応じて、常に動作時電力の最小化が可能な比を達成することが可能となる。したがって本発明によれば、リーク電流とスイッチング電流との比率を一定に保つようにすることによって、動作時の電力の最小化を達成可能な半導体集積回路装置を提供することができる。【００１５】
また上述したように動的にしきい値電圧制御を行うことの結果、プロセスばらつきや、温度、電源電圧、等の動作環境の変化の影響を低減することが可能となる。したがって本発明によれば、リーク電流をスイッチング電流の一定比率とすることで、製造プロセス、温度、電源電圧等に起因するばらつきの影響を低減可能な半導体集積回路装置を提供することができる。【００１６】
さらに本発明では、遅延観測手段と電源電圧制御手段を設け、しきい値電圧制御手段に対して電源電圧制御手段を優先的に制御することにより、クリティカルパス遅延が必要クロック周期よりも小さい、という動作条件を常に保つための電源電圧を供給することが可能となる。したがって本発明によれば、回路の必要速度性能を維持することが可能な半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図２】第１の実施形態の半導体集積回路装置の動作を示すフローチャートである。
【図３】本発明の第２の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図４】本発明の第３の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図５】第３の実施形態の半導体集積回路装置の動作を示すフローチャートである。
【図６】第３の実施形態の半導体集積回路装置の動作の別の例を示すフローチャートである。
【図７】第３の実施形態の半導体集積回路装置の動作のさらに別の例を示すフローチャートである。
【図８】本発明の第４の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図９】スイッチング電流観測部の一例を示す回路図である。
【図１０】スイッチング電流観測部の別の例を示す回路図である。
【図１１】スイッチング電流観測部のさらに別の例を示す回路図である。
【図１２】図１１に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図１３】スイッチング電流観測部のさらに別の例を示す回路図である。
【図１４】図１３に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図１５】スイッチング電流観測部のさらに別の例を示す回路図である。
【図１６】図１５に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図１７】スイッチング電流観測部のさらに別の例を示す回路図である。
【図１８】図１７に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図１９】スイッチング電流観測部のさらに別の例を示す回路図である。
【図２０】図１９に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図２１】スイッチング電流観測部のさらに別の例を示す回路図である。
【図２２】図２１に示したスイッチング電流観測部の動作を示すタイミングチャートである。
【図２３】参照電流生成部の一例を示す回路図である。
【図２４】参照電流生成部の制御論理回路の別の例を示す回路図である。
【図２５】スイッチング電流観測部のさらに別の例を示す回路図である。
【図２６】スイッチング電流観測部のさらに別の例を示す回路図である。
【図２７】本発明に基づくスイッチング電流−リーク電流比較半導体集積回路装置の構成を示す回路図である。
【図２８】リーク電流観測部の一例を示す回路図である。
【図２９】リーク電流観測部の別の例を示す回路図である。
【図３０】リーク電流観測部のさらに別の例を示す回路図である。
【図３１】リーク電流観測部のさらに別の例を示す回路図である。
【図３２】リーク電流観測部のさらに別の例を示す回路図である。
【図３３】リーク電流観測部のさらに別の例を示す回路図である。
【図３４】リーク電流観測部のさらに別の例を示す回路図である。
【図３５】リーク電流観測部のさらに別の例を示す回路図である。
【図３６】リーク電流観測部のさらに別の例を示す回路図である。
【図３７】リーク電流観測部のさらに別の例を示す回路図である。
【図３８】本発明に基づくスイッチング電流−リーク電流比較半導体集積回路装置の構成の別の例を示す回路図である。
【図３９】スイッチング電流−リーク電流比較半導体集積回路装置の構成の別の例を示す回路図である。
【図４０】スイッチング電流−リーク電流比較半導体集積回路装置の構成の別の例を示す回路図である。
【図４１】スイッチング電流−リーク電流比較半導体集積回路装置の構成の別の例を示す回路図である。
【図４２】スイッチング電流−リーク電流比較半導体集積回路装置の構成の別の例を示す回路図である。
【図４３】リーク電流観測部のさらに別の例を示す回路図である。
【図４４】リーク電流観測部のさらに別の例を示す回路図である。
【図４５】遅延観測部と制御切替部の構成を示す回路図である。
【図４６】図４５に示した回路における遅延測定部と制御切替部の動作を示すタイミングチャートである。
【図４７】動作速度一定の条件での動作時電流とその成分であるスイッチング電流とリーク電流との関係を示すグラフである。
【図４８】本発明の第５の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図４９】本発明の第６の実施形態の半導体集積回路装置の構成を示すブロック図である。
【図５０】しきい値補償部の一例を示すブロック図である。
【図５１】制御切替部の追加部分の構成を示すブロック図である。
【図５２】制御切替部の追加部分の構成の別の例を示すブロック図である。
【図５３】遅延測定部と制御切替部を示す回路図である。
【図５４】図５３に示した回路における遅延測定部と制御切替部の動作を示す真理値表である。
【図５５】図５３に示した回路における遅延測定部と制御切替部の動作を示すタイミングチャートである。
【符号の説明】
【００１８】
１    スイッチング電流観測部
２    リーク電流観測部
３，６１，６３，６３１〜６３６    比較部
４    しきい値電圧制御部
５    遅延観測部
６    電源電圧制御部
８    電源線
９    基板バイアス線
１０    制御切替部
２０    切替スイッチ
２１    プリチャージｐＭＯＳトランジスタ
２２    容量（Ｃ）
２３    プリディスチャージｎＭＯＳトランジスタ
２４    参照電流生成回路
２５    比較回路
２６，５３    レジスタ（ＲＥＧ）
２７    リーク電流生成回路
２８    参照電流生成回路
４０    しきい値電圧補償部
４１    基準電流源
４２，２７６    ｐＭＯＳカレントミラー回路
４３，２７５    ｎＭＯＳカレントミラー回路
４４    ｐＭＯＳスイッチ
４５    ｎＭＯＳスイッチ
４６，６４    制御部
４７    シフトレジスタ部
４８    カウンタ部
４９    外部設定信号
５１    クリティカルパス回路
５２    遅延回路
５４    制御回路
６３    保持部
２４１〜２４３，２７１，２７３，２８１〜２８３    ｎＭＯＳトランジスタ
２４４〜２４６，２７２，２７４，２８４〜２８６    ｐＭＯＳトランジスタ
２７７    差動増幅器
６１１，６１２    Ａ／Ｄ（アナログ／デジタル）コンバータ
６１３    減算器
６２１，６２３，６２５    上限データ保持部
６２２，６２４，６２６    下限データ保持部
【発明を実施するための最良の形態】
【００１９】
次に、本発明の好ましい実施の形態について図面を参照して詳細に説明する。【００２０】
図１は、本発明の第１の実施形態による半導体集積回路装置の全体構成を示している。この半導体集積回路装置は、電源電圧ＶDDが供給される電源線８と、半導体集積回路内に基板バイアス電位ＶPW，ＶNWを供給するための基板バイアス線９とを備えたものである。ここには図示していないが、半導体集積回路装置には、この半導体集積回路装置が本来果たすべき機能を実現する回路機能部が、例えばＣＭＯＳ論理回路として設けられている。電源線８は、回路機能部に対し、その回路機能部が動作するための電源電圧を供給する。回路機能部は、例えば、半導体基板に形成されたｐウェル領域やｎウェル領域を備えており、これらのウェル領域に対して、基板バイアス線９によって基板バイアス電圧が与えられることになる。回路機能部には、動作用のクロックとして、クロック信号ＣＬＫも供給される。なお、半導体集積回路装置が複数の回路ブロックを有するとともに回路ブロックごとに消費電力の制御が行われる場合には、これらの各回路ブロックが回路機能部に相当する。【００２１】
さらに半導体集積回路装置は、電源電圧ＶDDおよびクロック信号ＣＬＫが供給されて、半導体集積回路装置におけるスイッチング電流を観測するスイッチング電流観測部１と、電源電圧ＶDD及び基板バイアス電位ＶPW，ＶNWが供給されて半導体集積回路装置におけるリーク電流を観測するリーク電流観測部２と、スイッチング電流とリーク電流とを比較する比較部（比較回路）３と、スイッチング電流とリーク電流との比が一定になるように、半導体集積回路装置を構成する各ＭＯＳトランジスタのしきい値電圧を制御するしきい値電圧制御部４と、電源電圧ＶDD及び基板バイアス電位ＶPW，ＶNWが供給されて半導体集積回路装置における遅延量を観測する遅延観測部５と、遅延量が所定の範囲内となるように半導体集積回路装置の動作に用いられる電源電圧を制御する電源電圧制御部６と、を備えている。しきい値電圧制御部４は、基板バイアス線９の電位を変化させることによって、しきい値電圧を制御する。電源電圧制御部６は、電源線８上に供給される電源電圧ＶDDを変化させる。なお、比較部３にも、比較部３内での比較動作に際して参照として用いるために、電源電圧ＶDDが供給されている。【００２２】
スイッチング電流観測部１、リーク電流観測部２及び遅延観測部５は、いずれも回路機能部において使用されるものと同じ構成の回路素子を備えており、回路機能部と同一の製造プロセスにより、半導体集積回路装置において回路機能部と同時に形成される。したがって、スイッチング電流観測部１は、回路機能部での実際のスイッチング電流を測定するものではないが、回路機能部におけるスイッチング電流と実質的に同じスイッチング電流を観測することができる。同様に、リーク電流観測部２は、回路機能部におけるリーク電流と実質的に同じリーク電流を観測し、遅延観測部５は、回路機能部における信号の遅延量と実質的に同じ遅延量を観測することになる。電源線８での電源電圧ＶDDまたは基板バイアス線９での基板バイアス電位ＶPW，ＶNWが変化したり、あるいはクロック信号ＣＬＫの周波数が変化すれば、回路機能部におけるスイッチング電流、リーク電流、遅延量も変化するが、これらの変化に対応して、スイッチング電流観測部１が観測するスイッチング電流、リーク電流観測部２が観測するリーク電流及び遅延観測部５が観測する遅延量も変化する。【００２３】
この半導体集積回路装置では、比較部３において、スイッチング電流観測部１及びリーク電流観測部２の観測結果の比が所定の値であるかどうか比較が行われ、しきい値電圧制御部４は、スイッチング電流とリーク電流とが一定比になるように、しきい値電圧（すなわち基板バイアス電位）を制御する。そして、遅延観測部５は、クリティカルパス遅延が動作クロック周期内に収まるかどうかを観測し、その観測結果に応じて、電源電圧制御部６は、クリティカルパス遅延が動作クロック周期より小さくなり、かつ電源電圧ＶDDができるだけ低くなるように、電源線８上の電源電圧ＶDDを制御する。【００２４】
次に、図２のフローチャートを用いて、この半導体集積回路装置の動作について説明する。図２は、動作クロックに応じた電源電圧ＶDDとしきい値電圧Ｖtの制御手順を示す。【００２５】
まず、ステップ１１において、電源電圧ＶDDとしきい値Ｖtを初期値に設定する。初期値としては、標準的な値、または、正常動作が保証される値、または、最大電源電圧と最小しきい値電圧が用いられる。また、ステップ１２において、遅延観測部５にクロック信号ＣＬＫを入力する。そして、ステップ１５において、遅延観測部５は、遅延量が適切かどうか、すなわち、クリティカルパス遅延がクロック周期よりも小さいかどうかを判定する。なお、クリティカルパス遅延がクロック周期よりも小さければ、制御対象回路は、動作可能状態であり、動作を開始できる。【００２６】
ステップ１５において遅延量が適切でない場合には、ステップ１４に移行し、電源電圧制御部６は、そのときのしきい値電圧のトランジスタに対してクリティカルパス遅延がクロック周期よりも小さい下限となるように、電源電圧ＶDDを制御し、ステップ１５に戻る。一方、ステップ１５において遅延量が適切である場合には、ステップ１６において、その動作周波数及び電源電圧に関して、比較部３が、リーク電流ＩLEAKとスイッチング電流ＩSWとの比ＩLEAK／ＩSWが所定の比率すなわち目標値になっているかを判定する。ここで一定の比率になっていれば、処理を終了し、そうでなければ、ステップ１３に移行して、リーク電流とスイッチング電流の比がそのときの目標値となるように、しきい値電圧制御部４は、しきい値電圧Ｖtを制御する。ＩLEAK／ＩSWがそのときの動作周波数や電源電圧によって決まる一定の値になっていれば、この半導体集積回路装置は、低電力動作が可能な状態になる。ステップ１３を実行した後は、ステップ１４に移行する。【００２７】
ところで、同期回路では速度保証が必須であり、しきい値電圧制御が行われた場合には、必ず、クリティカルパス遅延がクロック周期よりも小さいことを満足する必要がある。そこでステップ１３を実行した後は、ステップ１４に移行する。また、動作クロック周波数が変化する場合、特に、周波数が高くなる場合には、いったん、制御対象回路の動作を停止し、クリティカルパス遅延がクロック周期よりも小さくてその半導体集積回路装置が動作可能状態にあることを確認後、動作を再開することが好ましい。【００２８】
なお本実施形態において、半導体集積回路装置を構成するトランジスタがフローティングゲートトランジスタである場合には、しきい値電圧制御部４は、そのフローティングゲートトランジスタのフローティングゲート電圧を変化させることによってしきい値を変化させてもよい。また、半導体集積回路装置を構成するトランジスタが複数ゲート構造トランジスタである場合には、しきい値電圧制御部４は、そのトランジスタにおける複数ゲートのうちの１またはいくつかのゲートの電圧を変化させることによってしきい値を変化させてもよい。【００２９】
次に、本発明の第２の実施形態について説明する。図３は、第２の実施形態による半導体集積回路装置の全体構成を示している。図３に示す半導体集積回路装置は、図１に示したものから、遅延観測部５及び電源電圧制御部６を取り除いた構成のものである。この半導体集積回路装置では、電源電圧ＶDDはクロック信号ＣＬＫ（周波数ｆ）とともに与えられる。スイッチング電流観測部１及びリーク電流観測部２での観測結果に基づき、比較部３は、スイッチング電流とリーク電流との比が所定の値になっているかどうかの比較を行い、しきい値電圧制御部４は、リーク電流とスイッチング電流との比が所定値になるよう、しきい値電圧を制御する。【００３０】
次に、本発明の第３の実施形態について説明する。図４は、第３の実施形態による半導体集積回路装置の全体構成を示している。図１に示した第１の実施形態の半導体集積回路装置においては、しきい値電圧制御部４と電源電圧制御部６とは独立に動作を制御可能であったが、第３の実施形態の半導体集積回路装置では、制御切替部１０を設け、この制御切替部１０によって、電源電圧制御としきい値電圧制御とのどちらを優先させるかを切り替えるようにしている。ここでは、動作速度についてある速度性能を満足する場合、すなわちｔD1＜Ｔclk＜ｔD2を満たす場合のみに、しきい値電圧制御を行うものとする。しきい値電圧制御を行ったために、あるいは、温度変化などのために、その速度性能を満たさなくなった場合、すなわちＴclk＜ｔD0またはｔD3＜Ｔclkとなった場合には、電源電圧制御を行うようにしている。制御切替部１０で、しきい値電圧制御と電源電圧制御との間で排他的に制御をすることで、制御系の安定性を確保する。ここで、クロック周期はＴclk、クリティカルパス遅延がｔD-1、マージンＤ０追加遅延がｔD0、マージンＤ１追加遅延がｔD1、マージンＤ２追加遅延がｔD2、マージンＤ３追加遅延がｔD3である。【００３１】
図５は、図４に示す半導体集積回路装置の動作を示すフローチャートである。図２に示したものと場合と同様にステップ１１、１２が実施された後、ステップ１５１において、ｔD1＜Ｔclk＜ｔD2を満足しているかどうかが判定される。満足する場合には、ステップ１３においてしきい値電圧制御が行われ、その後、ステップ１５２において、速度性能からの逸脱が起きたかどうかが判定される。ここでＴclk＜ｔD0またはｔD3＜Ｔclkであれば、速度性能からの逸脱が起きたと判断する。逸脱が起きた場合にはステップ１５１に戻り、逸脱が起きていない場合には、ステップ１３に戻ればよい。また、ステップ１５１において、ｔD1＜Ｔclk＜ｔD2が成立しない場合には、ステップ１４において、電源電圧制御が行われ、再び、ステップ１５１が実行される。【００３２】
この第３の実施形態においては、クリティカルパス遅延がクロック周期よりも小さい条件（ｔD-1＜Ｔclk）のときに、制御切替部１０は、動作可能信号Ｒｅａｄｙを出力してもよい。スイッチング電流（ＩSW）とリーク電流（ＩLEAK）との比ＩLEAK／ＩSWが適切な場合には、制御切替部１０は、高電力効率信号ＥＣＯを出力してもよい。図６は、そのような場合の動作を示すフローチャートである。ここに示した処理では、図５に示したものにおいて、ステップ１５１の前に、ｔD-1＜Ｔclkを満たしているかどうかを判定するステップ１５３が設けられており、ｔD-1＜Ｔclkを満たしている場合にはステップ１７１においてＲｅａｄｙ＝１としてからステップ１５１が実行され、ｔD-1＜Ｔclkを満たしていない場合にはステップ１７２においてＲｅａｄｙ＝０としてからステップ１５１が実行される。さらに、ステップ１５２の前に、ＩLEAK／ＩSWが適切な値かどうかを判定するステップ１６が設けられており、適切な値である場合にはステップ１８１においてＥＣＯ＝１としてからステップ１５２が実行され、適切な値でない場合にはステップ１８２においてＥＣＯ＝０としてからステップ１５２が実行される。【００３３】
さらに、電源電圧制御時に、電源電圧の制御限界（上限または下限）に達した場合、速度優先であれば、しきい値電圧制御に切り替えて、必要速度性能を実現するようにしてもよい。図７は、このような制御を行う場合の処理を示すフローチャートである。図７に示したものは、図６に示したものにおいて、ステップ１７２を実行しステップ１５１に移行する前に、電源電圧ＶDDが所定の上限と下限の間にあるかどうかを判定するステップ１９を設けたものである。ステップ１９において電源電圧が上下限の範囲内にあるときはそのままステップ１５１に移行し、そうでない場合には、ステップ１３１においてしきい値電圧制御を行った後、ステップ１５３に戻る。【００３４】
第３の実施形態においては、上述のような制御を行うのではなく、単純に、電源電圧制御としきい値電圧制御とを交互に切り替えてもよい。【００３５】
次に、本発明の第４の実施形態について説明する。図８は、第４の実施形態による半導体集積回路装置の全体構成を示している。図８に示す半導体集積回路装置は、図４に示したものから、スイッチング電流観測部１、リーク電流観測部２、比較部３及び遅延観測部５を取り除いたものであって、主要構成部としてのしきい値電圧制御部４、電源電圧制御部６及び制御切替部１０から構成されている。この半導体集積回路装置では、制御系の安定性を保証するために、しきい値電圧制御と電源電圧制御を、制御切替部１０を用いて、排他的に行っている。【００３６】
以下、上述した各実施形態の半導体集積回路装置の細部の構成について説明する。【００３７】
図９は、スイッチング電流観測部１の構成の一例を示している。このスイッチング電流観測部１は、電源電圧ＶDDに対してプリチャージｐＭＯＳトランジスタ２１と容量（Ｃ）２２とを直列に接続したものである。容量Ｃのプリチャージ後あるいはプリディスチャージ後の評価期間として、クロック信号ＣＬＫの半周期の期間を用いるものとする。容量Ｃのプリチャージ後の評価期間において容量Ｃの電位がＶDD／２になるかどうかを検出する場合、この回路は、Ｃ×ＶDD×ｆの電流源と等価となり、この電流源は、スイッチング電流ＩSWを表わすものとみなすことができる。ｆはクロック信号ＣＬＫの周波数（クロック周波数）である。容量Ｃのプリディスチャージ後の評価期間で容量Ｃの電位がＶDD／２になるかどうかを検出するのであれば、図１０に示す通り、スイッチング電流観測部を、プリディスチャージｎＭＯＳトランジスタ２３と容量（Ｃ）２２とを並列に接続した構成としてもよい。【００３８】
別の例として、図１１に示す通り、スイッチング電流観測部は、プリチャージｐＭＯＳトランジスタ２１と容量（Ｃ）２２と参照電流ＩREFを発生する参照電流生成回路２４と比較回路２５とレジスタ（ＲＥＧ）２６とから構成される。この回路では、電源電圧ＶDDと接地電位との間にｐＭＯＳトランジスタ２１及び容量２２が直列に接続され、容量Ｃに対して参照電流生成回路２４が並列に接続されている。比較回路２５は、ｐＭＯＳトランジスタ２１と容量２２の相互接続点（比較ノード）の電圧ＶAと電源電圧ＶDDの半値すなわちＶDD／２とを比較する。比較結果は、クロック信号ＣＬＫに同期してレジスタ２６に取り込まれるようになっている。また、この比較結果に応じて、参照電流ＩREFの値が増減するようになっている。【００３９】
図１２は、図１１に示す回路の動作を示すタイミングチャートである。【００４０】
クロック信号ＣＬＫがＬｏｗ（ロー）の期間はプリチャージ期間であり、比較ノード電圧ＶAは電源電圧ＶDDに変化する。プリチャージ後の評価期間では、容量Ｃと参照電流ＩREFに応じて、比較ノード電圧ＶAは低下する。比較回路２５においてＶAとＶDD／２との大小比較が行なわれ、Ｔ／２後に、すなわちクロック信号ＣＬＫの立ち下がりエッジにおいて、レジスタ２６に比較結果がラッチされる。ＴはクロックＣＬＫの１周期の時間である。レジスタデータがＨｉｇｈ（ハイ）の場合、Ｕｐ／Ｄｏｗｎ（アップ／ダウン）信号がＵｐ（アップ）となって参照電流ＩREFが増加し、レジスタデータがＬｏｗの場合、Ｕｐ／Ｄｏｗｎ信号がＤｏｗｎ（ダウン）となって参照電流ＩREFは減少する。ここではクロックごとにフィードバックループが回っているが、回路の応答速度、特に、参照電流生成回路２４の応答が遅い場合には、安定動作を保つために、Ｕｐ／Ｄｏｗｎ制御信号の取り込みを間引く必要がある。【００４１】
同様に、図１３に示す通り、スイッチング電流観測部は、容量（Ｃ）２２と、容量Ｃに対して並列に接続されたプリディスチャージｎＭＯＳトランジスタ２３と、参照電流ＩREFを発生する参照電流生成回路２４と、比較回路２５と、レジスタ２６と、からなる構成であってもよい。参照電流生成回路２４が発生する参照電流ＩREFは、容量２２とｎＭＯＳトランジスタ２３との並列接続体に対して供給される。図１４は、図１３に示す回路の動作を示すタイミングチャートである。クロック信号ＣＬＫがＨｉｇｈ（ハイ）の期間はプリディスチャージ期間であり、比較ノード電圧ＶAは接地電位ＧＮＤに変化する。プリディスチャージ後の評価期間では、容量Ｃと参照電流ＩREFに応じて、比較ノード電圧ＶAは上昇する。比較回路２５においてＶAとＶDD／２との大小比較が行われ、Ｔ／２後に、すなわちクロック信号ＣＬＫの立ち上がりエッジにおいて、レジスタ２６に比較結果がラッチされる。レジスタデータがＨｉｇｈの場合、Ｕｐ／Ｄｏｗｎ（アップ／ダウン）信号がＤｏｗｎとなって参照電流ＩREFが減少し、レジスタデータがＬｏｗの場合、Ｕｐ／Ｄｏｗｎ信号がＵｐとなって参照電流ＩREFは上昇する。図１２の場合と同様に、回路の応答速度、特に、参照電流生成回路２４の応答が遅い場合には、安定動作を保つために、Ｕｐ／Ｄｏｗｎ制御信号の取り込みを間引く必要がある。【００４２】
図１５は、スイッチング電流観測部のさらに別の構成例を示している。図１５に示した回路は、図１１に示した回路において、比較回路２５を２つ設けるようにしたものである。一方の比較回路は、ＶDD／２＋Δを参照電圧として、ＶDD／２＋ΔとＶAとを比較し、Ｕｐ（アップ）の信号を生成する。他方の比較回路は、ＶDD／２−Δを参照電圧として、ＶDD／２−ΔとＶAとを比較し、Ｄｏｗｎ（ダウン）の信号を生成する。【００４３】
図１６は、図１５に示す回路の動作を示すタイミングチャートである。図１５に示す回路では、ＵｐとＤｏｗｎのそれぞれの信号を別個に生成することで、定常（ホールド）状態（ｈｏｌｄ）を用意できる。クロック信号ＣＬＫの立ち下がりエッジにおいてＶAがＶDD／２−ΔとＶDD／２−Δの間にあるときは、定常状態とされる。【００４４】
同様に、図１７に示す通り、図１３に示す構成において、２つの比較回路２５を設けるようにしてもよい。図１８は、図１７に示す回路の動作を示すタイミングチャートである。ここでもＵｐとＤｏｗｎのそれぞれの信号が別個に生成されており、クロック信号ＣＬＫの立ち上がりエッジにおいてＶAがＶDD／２−ΔとＶDD／２−Δの間にあるときは、定常状態（ｈｏｌｄ）とされる。【００４５】
図１９は、スイッチング電流観測部のさらに別の構成例を示している。図１９に示した回路は、図１１に示した回路を２組設け、カレントミラー回路を用いることによって、一方の回路での参照電流をＩREF／αとしてＵｐ信号を生成させ、他方の回路での参照電流をＩREF・αとしてＤｏｗｎ信号を生成させるようにしたものである。一方の回路での比較ノード電圧はＶAで表わされ、他方の回路での比較ノード電圧はＶBで表わされている。ここでｎＭＯＳトランジスタ２４１〜２４３はカレントミラーを構成しており、参照電流発生回路２４によって発生した参照電流ＩREFはｎＭＯＳトランジスタ２４１を流れ、これによって、一方の回路のｎＭＯＳトランジスタ２４２は参照電流ＩREF／αを発生し、他方の回路のｎＭＯＳトランジスタ２４３は参照電流ＩREF・αを発生する。【００４６】
図２０は、図１９に示す回路の動作を示すタイミングチャートである。図１９に示したものにおいてもＵｐとＤｏｗｎそれぞれの信号を生成することで、定常状態（ｈｏｌｄ）を用意できる。【００４７】
同様に、図２１に示したものは、図１３に示した回路を２組設け、カレントミラー回路を用いることによって、一方の回路での参照電流をＩREF／αとしてＵｐ信号を生成させ、他方の回路での参照電流をＩREF・αとしてＤｏｗｎ信号を生成させるようにしたものである。ここでｐＭＯＳトランジスタ２４４〜２４６はカレントミラーを構成している。また、図２２は、図２１に示した回路の動作を示すタイミングチャートである。図２１に示したものにおいてもＵｐとＤｏｗｎそれぞれの信号を生成することで、定常状態（ｈｏｌｄ）を用意できる。【００４８】
ここで、上述した各スイッチング電流観測部で使用される参照電流発生回路２４の構成例を説明する。【００４９】
図２３に示したように参照電流生成回路２４は、基準電流源４１と、カレントミラーアレイ４２４３と、電流スイッチアレイ４４，４５と、制御論理回路４６と、から構成されている。電流スイッチアレイ４４，４５におけるオンオフ制御により、合計電流を制御可能である。また、外部設定信号４９により、電流値を設定することも可能である。制御論理回路４６は、シフトレジスタ４７を含み、Ｕｐ／Ｄｏｗｎ信号に応じて１をシフトアップさせ、あるいは０をシフトダウンさせて参照電流値を増減可能である。【００５０】
同様に、図２４に示す通り、制御論理回路４６は、カウンタ４８を含む構成でも構わない。レジスタを制御するクロック信号ＣＬＫ０は、スイッチング電流観測部１のクロック信号ＣＬＫと同じかそれよりも周波数の低いクロック信号であり、フィードバックループの安定性を満足するように決定される。【００５１】
さらに、スイッチング電流観測部１の別の構成例を説明する。図２５に示したものは、プリチャージｐＭＯＳトランジスタ２１と容量（Ｃ）２２と参照電流を発生する参照電流生成回路２８と比較回路２５とレジスタ２６とから構成される単位回路を複数個配置したものである。各単位回路において、電源電圧ＶDDと接地電位との間にｐＭＯＳトランジスタ２１及び容量２２が直列に接続され、容量Ｃに対して参照電流生成回路２８が並列に接続されている。比較回路２５は、ｐＭＯＳトランジスタ２１と容量２２の相互接続点（比較ノード）の電圧ＶAと電源電圧ＶDDの半値すなわちＶDD／２とを比較する。比較結果は、クロック信号ＣＬＫに同期してレジスタ２６に取り込まれるようになっている。単位回路ごとに、参照電流発生回路２８が発生する参照電流値が異なるようになっている。このように、参照電流を複数レベル用意することによりスイッチング電流に応じたビット列を生成可能である。【００５２】
同様に図２６に示したものは、各単位回路を、容量（Ｃ）２２と、容量Ｃに対して並列に接続されたプリディスチャージｎＭＯＳトランジスタ２３と、参照電流ＩREFを発生する参照電流生成回路２４と、比較回路２５と、レジスタ２６と、から構成したものである。参照電流生成回路２４が発生する参照電流ＩREFは、容量２２とｎＭＯＳトランジスタ２３との並列接続体に対して供給される。【００５３】
図２７は、本発明に基づくスイッチング電流−リーク電流比較半導体集積回路装置の構成の一例を示している。図２７に示す回路は、プリチャージｐＭＯＳトランジスタ２１と容量（Ｃ）２２とリーク電流生成回路２７と比較回路２５とレジスタ２６からなる。リーク電流生成回路２７は、リーク電流を観測してその結果に応じた電流を出力するものであってもよいから、リーク電流観測回路であってもよい。電源電圧ＶDDと接地電位との間にｐＭＯＳトランジスタ２１及び容量２２が直列に接続され、容量Ｃに対してリーク電流生成回路２７が並列に接続されている。比較回路２５は、ｐＭＯＳトランジスタ２１と容量２２の相互接続点（比較ノード）の電圧ＶAと電源電圧の半値（ＶDD／２）とを比較する。比較結果は、クロック信号ＣＬＫに同期してレジスタ２６に取り込まれるようになっている。【００５４】
次に、本発明におけるリーク電流観測部の構成について説明する。図２８〜図３７は、いずれも、リーク電流観測部の構成例を示している。【００５５】
図２８に示す回路は、ゲート端子とソース端子とを相互に接続したオフ状態のｎＭＯＳトランジスタ２７１からなっている。オフ状態のｎＭＯＳトランジスタ２７１を流れる電流がリーク電流ＩLEAKである。図２９に示す回路は、図２８に示した回路をｐＭＯＳトランジスタ２７２で構成したものである。【００５６】
ここで、リーク電流観測部を構成するＭＯＳトランジスタにおいて、ゲート−ソース間の電圧が０のオフ状態ではリーク電流が小さく、リーク電流を観測するためにはレイアウト規模が大きくしなければならない場合や、逆にリーク電流が大きすぎる場合には、ゲート−ソース間にバイアスを与えることも可能である。図３０に示す回路は、図２８に示す構成において、バイアスが印加されたｎＭＯＳトランジスタ２７３を用いるようにしたものである。同様に図３１に示す回路は、図２９に示す構成において、バイアスが印加されたｐＭＯＳトランジスタ２７４を用いるようにしたものである。【００５７】
図３２に示す回路は、図２９に示す回路にさらにカレントミラー２７５を付加し、リーク電流の流れる方向を変えたものである。同様に図３３に示す回路は、図２８に示す回路にさらにカレントミラー２７６を付加し、リーク電流の流れる方向を変えたものである。【００５８】
図３４に示す回路は、図２８に示す回路にカレントミラー２７５，２７６を接続することによって、ドレイン−ソース間電圧が、このリーク電流観測部に接続する比較回路の比較電圧に依存しないようにしたものである。同様に図３５に示す回路は、図２９に示す回路にカレントミラー２７５，２７６を接続することによって、ドレイン−ソース間電圧が、このリーク電流観測部に接続する比較回路の比較電圧に依存しないようにしたものである。【００５９】
図３６に示す回路は、図３２に示す回路において、カレントミラー２７５内に差動増幅器２７７を挿入することによって、ドレイン−ソース間電圧に電源電圧を印加するように構成したものである。差動増幅器２７７の他の入力端子には接地電位ＧＮＤが入力している。同様に、図３７に示す回路は、図３３に示す回路において、カレントミラー２７６内に差動増幅器２７７を挿入することによって、ドレイン−ソース間電圧に電源電圧ＶDDを印加するように構成したものである。差動増幅器２７７の他の入力端子には電源電圧ＶDDが入力している。【００６０】
図３８は、本発明に基づくスイッチング電流−リーク電流比較半導体集積回路装置の他の構成例を示している。図３８を示す回路は、図２７に示す回路と同様のものであるが、容量（Ｃ）２２と、容量Ｃに対して並列に接続されたプリディスチャージｎＭＯＳトランジスタ２３と、容量２２とプリディスチャージｎＭＯＳ２３トランジスタとの並列接続体に対して接続するリーク電流生成回路２７と、比較回路２５と、レジスタ２６とからなっている。【００６１】
図３９は、スイッチング電流−リーク電流比較半導体集積回路装置のさらに別の構成例を示している。図３９に示す回路は、図２７に示した回路において、比較回路２５を２つ設けるようにしたものである。一方の比較回路は、ＶDD／２＋Δを参照電圧として、ＶDD／２＋ΔとＶAとを比較し、Ｕｐ（アップ）の信号を生成する。他方の比較回路は、ＶDD／２−Δを参照電圧として、ＶDD／２−ΔとＶAとを比較し、Ｄｏｗｎ（ダウン）の信号を生成する。この回路では、ＵｐとＤｏｗｎのそれぞれの信号を生成することで、しきい値固定の定常状態（ｈｏｌｄ）を用意できる。同様に、図４０に示す通り、図３８に示す構成において、２つの比較回路２５を設けるようにしてもよい。【００６２】
図４１は、スイッチング電流−リーク電流比較半導体集積回路装置のさらに別の構成例を示している。図４１に示した回路は、図２７に示した回路を２組設け、カレントミラー回路を用いることによって、一方の回路でのリーク電流をＩLEAK／αとしてＵｐ信号を生成させ、他方の回路でのリーク電流をＩLEAK・αとしてＤｏｗｎ信号を生成させるようにしたものである。一方の回路での比較ノード電圧はＶAで表わされ、他方の回路での比較ノード電圧はＶBで表わされている。ここでｎＭＯＳトランジスタ２８１〜２８３はカレントミラーを構成しており、リーク電流発生回路２７によって発生したリーク電流ＩLEAKはｎＭＯＳトランジスタ２８１を流れ、これによって、一方の回路のｎＭＯＳトランジスタ２８２はリーク電流ＩLEAK／αを発生し、他方の回路のｎＭＯＳトランジスタ２８３はリーク電流ＩLEAK・αを発生する。この回路でも、ＵｐとＤｏｗｎそれぞれの信号を個別に生成することで、しきい値固定の定常状態を用意できる。【００６３】
同様に、図４２に示したものは、図３８に示した回路を２組設け、カレントミラー回路を用いることによって、一方の回路でのリーク電流をＩLEAK／αとしてＵｐ信号を生成させ、他方の回路でのリーク電流をＩLEAK・αとしてＤｏｗｎ信号を生成させるようにしたものである。ここでｐＭＯＳトランジスタ２８４〜２８６はカレントミラーを構成している。【００６４】
図４３に示したリーク電流観測部は、リーク電流生成回路（リーク電流生成トランジスタ）２７と参照電流生成回路２８とからなる単位回路を複数個設けたものである。参照電流を複数レベル用意することにより、リーク電流に応じたビット列を生成可能である。同様に図４４に示したリーク電流観測部も、リーク電流生成回路（リーク電流生成トランジスタ）２７と参照電流生成回路２８とからなる単位回路を複数個設けたものである。【００６５】
上述した各実施形態において、比較回路は、例えば、電流の比較を行う場合には、比較電流を結線し、そのノードを電圧比較回路で比較することで実現可能である。電圧比較回路は、差動増幅回路やバッファ回路によって実現可能である。【００６６】
しきい値電圧制御回路は、例えば、基板バイアス電位を制御するチャージポンプやレギュレータによって実現可能である。基板バイアス電位は、順方向電位から逆方向電位までの範囲にわたって制御される。逆方向電位の範囲だけ、または順方向電位の範囲だけで基板バイアス電位を制御しても構わない。基板バイアス電位範囲の上限、下限を設けてもよい。【００６７】
電源電圧制御回路は、例えば、電源電圧を制御するレギュレータによって実現可能である。【００６８】
これら、比較回路、しきい値電圧制御回路、電源電圧制御回路の構成は当業者には周知のものであるから、その説明を割愛する。【００６９】
図４５は、遅延観測部と制御切替部の構成例を示している。図示される回路は、クリティカルパス回路５１とマージン用遅延回路５２とレジスタ５３と制御回路５４からなっている。遅延回路５２はクリティカルパス回路５１の出力に４段直列に接続し、これによって、ｔD-1，ｔD0，ｔD1，ｔD2，ｔD3の各信号が生成する。信号ｔD-1，ｔD0，ｔD1，ｔD2，ｔD3は、クロックＣＬＫに同期してレジスタ５３に取り込まれ、制御回路５４に出力する。制御回路５４は、図５に示したフローチャートにしたがって、電源電圧制御イネーブル信号（ＰＳＣＥ）としきい値電圧制御イネーブル信号（ＢＢＣＥ）を出力するとともに、電源電圧を増減するためのｕｐ信号及びｄｏｗｎ信号を出力し、図６に示したフローチャートにしたがって、動作可能信号（Ｒｅａｄｙ）を出力する。ＲＥＳＥＴ（リセット）信号を用いれば、電源電圧制御モードから確実に開始できる。ＢＢＣＥ出力に関するタイミングチャートを図４６に示す。【００７０】
図４７に示す通り、動作速度一定の条件において、半導体集積回路装置の動作時電流すなわち全電流ＩTOTALは、スイッチング電流ＩSWとリーク電流ＩLEAKを成分としている。そして、ある電源電圧ＶDD及びそれに対応するしきい値電圧ＶTHにおいて、半導体集積回路装置の動作時電流が最小となる。【００７１】
本発明のさらに別の実施形態の半導体集積回路について説明する。図４８は、本発明の第５の実施形態の半導体集積回路装置の全体構成を示している。この半導体集積回路装置は、図４に示した回路と同様のものであるが、電源電圧制御の際に、制御切替部１０が、遅延観測部５から電源電圧制御部６へ供給される制御信号と同じ制御信号がしきい値電圧制御部４にも与えられるようにすることによって基板電圧を制御し、電源電圧の変化に伴うしきい値の変化を補償するようにした点で相違する。しきい値電圧制御の際は、上述した場合と同様に、比較部３からの制御信号がしきい値電圧制御部４に与えられて、基板電圧が制御される。このような基板電圧の制御を可能にするため、この半導体集積回路装置では、比較部３からの制御信号と遅延観測部５からの制御信号とを切り替えてしきい値電圧制御部４に入力するための切替スイッチ２０が設けられている。切替スイッチ２０は、制御切替部１０からの制御切替信号ＳＥＬによって、いずれの制御信号を選択してしきい値電圧制御部４に入力するかを制御されるようになっている。【００７２】
図４９は、本発明の第６の実施形態の半導体集積回路装置の全体構成を示している。図４９に示す半導体集積回路装置は、図４に示すものと同様のものであるが、電源電圧制御時に電源電圧ＶDDの変化に伴うしきい値ＶTHの変化を補償するしきい値電圧補償部４０を有する点で相違する。しきい値電圧補償部４０は、電源電圧ＶDDを入力として、電源電圧ＶDDの変化に対応してしきい値を変化させるように、しきい値電圧制御部４に対する制御信号を生成する。制御切替部１０は、電源電圧制御の際に、しきい値補償部４０からの制御信号がしきい値電圧制御部４に与えられるようにすることによって基板電圧を制御し、電源電圧の変化に伴うしきい値の変化を補償する。しきい値電圧制御の際は、上述した場合と同様に、比較部３からの制御信号がしきい値電圧制御部４に与えられて、基板電圧が制御される。このような基板電圧の制御を可能にするためこの半導体集積回路装置では、比較部３からの制御信号としきい値電圧補償部４０からの制御信号とを切り替えてしきい値電圧制御部４に入力するための切替スイッチ２０が設けられており、この切替スイッチ２０は、制御切替部１０からの制御切替信号ＳＥＬによって、いずれの制御信号を選択してしきい値電圧制御部４に入力するかを制御されるようになっている。【００７３】
図５０は、しきい値電圧補償部４０の構成の一例を示している。しきい値電圧補償部４０は、基板電圧（ｎウェルのバイアス電圧）ＶNWと電源電圧（ソース電圧）ＶDDとを入力として、電源電圧制御切り替わり時の基板電圧とソース電圧（電源電圧）との差の電圧ＶBSを求める比較部６１と、差の電圧ＶBSを保持する保持部６２と、比較部６１の出力と保持部６２に保持されている値とを比較することにより、電源電圧制御の切り替わりの前後での電圧ＶBSを比較する比較部６３と、比較部６３での比較結果に応じて、基板電圧（ｎウェルのバイアス電圧ＶNW）を増減させるための、ＵｐまたはＤｏｗｎの制御信号を生成する制御部６４と、を有する。ここで保持部６２には、制御切替信号ＳＥＬが与えられており、保持部６２はこの信号ＳＥＬに基づいて電源電圧制御の切り替わり時を判別し、比較部６１の出力を保持する。【００７４】
比較部６１は、電源電圧ＶDDをデジタル値に変換するＡ／Ｄ（アナログ／デジタル）コンバータ６１１と、基板電圧ＶNWをデジタル値に変換するＡ／Ｄコンバータ６１２と、Ａ／Ｄ変換部６１１の出力とＡ／Ｄ変換部６１２の出力との差を求める減算器６１３と、を備えている。【００７５】
図５１は、本発明における制御切替部１０の構成の別の例を示している。ここでは、制御切替部１０は、上述の実施形態で述べたような態様で電源電圧制御としきい値電圧制御の切り替えを行うとともに、トランジスタの基板−ソース間電圧ＶBSの値が所定の範囲内にあるかどうかによっても制御の切り替えを実行する。したがって、図５１は、制御切替部１０のうち、トランジスタの基板−ソース間電圧ＶBSに応じた制御の切り替えを実行する部分、すなわち追加部分のみを示している。図示される回路部分には、電源電圧制御イネーブル信号ＰＳＣＥ及びしきい値電圧制御イネーブル信号ＢＢＣＥが入力するが、これらの信号は、例えば、図４５に示した回路、すなわちここで示す例での追加部分を含まない制御切替部から供給される。【００７６】
図５１に示す回路は、トランジスタの基板−ソース間電圧ＶBSが所定の範囲限界すなわち上限または下限に到達すると、電源電圧制御をしきい値電圧制御に、または、しきい値電圧制御を電源電圧制御に切り替えて、ＶBSが所定の範囲内に収まるように制御する。具体的には、電源電圧ＶDD（あるいはＧＮＤ電源電圧）と基板電圧が入力して電圧ＶBSを求める比較部６１と、ＶBSの許容される上限値を格納する上限データ格納部６２１と、ＶBSの許容される下限値を格納する下限データ格納部６２２と、ＶBSとこれらの上限値及び下限値とを比較する比較部６３１，６３２と、電源電圧制御イネーブル信号ＰＳＣＥ及びしきい値電圧制御イネーブル信号ＢＢＣＥとが入力し、比較部６３１，６３２での比較結果に応じて電源電圧制御イネーブル信号ＰＳＣＥ’またはしきい値電圧制御イネーブル信号ＢＢＣＥ’を出力する制御部６４と、を備えている。ここでの基板電圧は、ｎウェルのバイアス電圧ＶNWまたはｐウェルのバイアス電圧ＶPWである。【００７７】
図５２は、本発明におけるさらに別の制御切替部を示すものであって、図５１の場合と同様に、制御切替部における追加部分の構成を示している。ここで示す制御切替部１０は、電源電圧制御の際に電源電圧ＶDDが所定の上下限に到達した場合にしきい値電圧制御へ切り替え、しきい値電圧制御の際にしきい値電圧または基板電圧が所定の上下限に到達した場合に電源電圧制御へ切り替えるように動作する。基板電圧は、ｎウェルのバイアス電圧ＶNWまたはｐウェルのバイアス電圧ＶPWである。このような動作を行うことによって、図５２に示す回路は、遅延観測部５における不感帯のために困難であった最適電源電圧または最適しきい値電圧への制御を可能にする。【００７８】
図５２に示す制御切替部１０は、電源電圧に対する上限値及び下限値をそれぞれ保持する上限データ格納部６２３及び下限データ格納部６２４と、電源電圧ＶDD（あるいはＧＮＤ電源電圧）と格納部６２３，６２４に格納された上限値及び下限値とを比較する比較部６３３，６３４と、基板電圧に対する上限値及び下限値をそれぞれ保持する上限データ格納部６２５及び下限データ格納部６２６と、基板電圧と格納部６２５，６２６に格納された上限値及び下限値とを比較する比較部６３３，６３４と、電源電圧制御イネーブル信号ＰＳＣＥ及びしきい値電圧制御イネーブル信号ＢＢＣＥとが入力し、比較部６３３〜６３６での比較結果に応じて電源電圧制御イネーブル信号ＰＳＣＥ’またはしきい値電圧制御イネーブル信号ＢＢＣＥ’を出力する制御部６４と、を備えている。【００７９】
図５３は、本発明における遅延測定部と制御切替部の構成の別の例を示している。この回路は、図４５に示すものと同様に、クロックＣＬＫに同期した入力レジスタ５３と、入力レジスタ５３の出力が接続されるクリティカルパス回路５１と、相互に縦続接続されてその縦続接続の一端にクリティカルパス回路５１の出力が接続される複数の遅延回路５２と、クリティカルパス回路５１の出力と複数の遅延回路５２の出力とが接続されクロックＣＬＫに同期した出力レジスタ５３と、出力レジスタ５３の出力側に設けられて、エラー、Ｕｐ、Ｄｏｗｎ、ＰＳＣＥ（及びＳＥＬ）、ＢＢＣＥなどの各信号を生成する制御回路と、を備えている。遅延測定部では、各遅延回路５２の出力値とクロックＣＬＫとのタイミング関係に基づいて遅延量が決定されるが、特にこの回路は、クリティカルパス回路５１の出力をＤ−３’とし、各遅延回路の出力をＤ−２’，Ｄ−１’，Ｄ１’，Ｄ２’として、出力レジスタ５３においてクロックＣＬＫのエッジと各遅延回路の出力のエッジとの関係から遅延量を判別する。この回路は、例えば、クロックＣＬＫのエッジがＤ−２’のエッジより前にあるのか、Ｄ−１’のエッジとＤ１’のエッジの間にあるのか、Ｄ２’のエッジよりも後にあるのかを判定する。そして制御切替部は、例えば、クロックＣＬＫのエッジがＤ−２’のエッジより前にある場合、もしくはＤ２’のエッジよりも後にある場合には、電源電圧（ＶDD）制御に切り替え、クロックＣＬＫのエッジがＤ−１’のエッジとＤ１’のエッジの間にある場合にはしきい値電圧（ＶTH）制御に切り替える。【００８０】
図５４は、図５３に示した回路における遅延測定部と制御切替部の動作を示す真理値表である。図５５は、図５３に示した回路における遅延測定部と制御切替部の動作を示すタイミングチャートである。図示されるように、遅延観測部で判定される、クロック周期と遅延との関係に従い、電源電圧制御としきい値電圧制御とが切り替わり、電源電圧制御およびしきい値制御が行われ、動作電力を最小にする電源電圧としきい値電圧に収束する。
【産業上の利用可能性】
【００８１】
本発明の活用例として、携帯電話やＰＤＡ(personal digital assistant)のようなモバイル装置が挙げられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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