(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に絶縁膜を介して形成されかつ、前記絶縁膜に開けられた開口を介して前記半導体基板に接する半導体層と、
前記半導体層に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセル及びその両端に配置された第１及び第２の選択ゲートトランジスタからなるＮＡＮＤセルユニットとを有し、
前記絶縁膜の開口は、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタの少なくとも一方の下に形成されており、
前記半導体層は第１導電型シリコン層であり、
前記ＮＡＮＤセルユニットを構成する複数のメモリセルは、前記第１導電型シリコン層をチャネルボディおよびソース／ドレインとし、チャネルボディ上に電荷蓄積層と制御ゲートが積層された第１導電型トランジスタとして構成され、
前記第１及び第２の選択ゲートトランジスタは、そのチャネルボディ領域に前記第１導電型と異なる第２導電型拡散層が形成された第１導電型トランジスタとして構成され、
前記第２導電型拡散層は、前記開口を介して前記半導体基板に接する
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に絶縁膜を介して形成されかつ、前記絶縁膜に開けられた開口を介して前記半導体基板に接する半導体層と、
前記半導体層に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセル及びその両端に配置された第１及び第２の選択ゲートトランジスタからなるＮＡＮＤセルユニットと、
前記第１の選択ゲートトランジスタのドレイン領域及び第２の選択ゲートトランジスタのソース領域にそれぞれビット線コンタクト及びソース線コンタクトを介してコンタクトするビット線及びソース線を有し、
前記絶縁膜の開口は、前記ビット線コンタクト及び前記ソース線コンタクトの少なくとも一方の下に形成されており、
前記半導体層は第１導電型シリコン層であり、
前記ＮＡＮＤセルユニットを構成する複数のメモリセルは、前記第１導電型シリコン層をチャネルボディおよびソース／ドレインとし、チャネルボディ上に電荷蓄積層と制御ゲートが積層された第１導電型トランジスタとして構成され、
前記第１及び第２の選択ゲートトランジスタは、そのチャネルボディ領域に前記第１導電型と異なる第２導電型拡散層が形成された第１導電型トランジスタとして構成され、
前記第１の選択ゲートトランジスタのドレイン領域及び第２の選択ゲートトランジスタのソース領域の少なくとも一方は、前記開口を介して前記半導体基板に接する
ことを特徴とする半導体記憶装置。
【請求項３】
前記半導体層は、前記絶縁膜に達する深さに埋め込まれた素子分離絶縁膜によりストライプ状の複数の素子形成領域に区画され、各素子形成領域に形成されるＮＡＮＤセルユニットの対応するメモリセルの制御ゲート及び、第１及び第２の選択ゲートトランジスタのゲートは複数の素子形成領域を横切って連続するように形成されてそれぞれワード線及び、第１及び第２の選択ゲート線となる
ことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
第２導電型を有する単結晶半導体基板に絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記開口が形成された絶縁膜上に、前記開口を介して前記半導体基板に接する非晶質又は多結晶質の第１導電型の半導体層を堆積する工程と、
前記半導体層に対して結晶化アニール処理を行う工程と、
前記半導体層の前記開口の位置に第２導電型拡散層を形成する工程と、
前記第１導電型の半導体層に、複数の直列接続された電気的書き換え可能な不揮発性メモリセルを形成すると共に、その両端に配置された前記第２導電型拡散層に選択ゲートトランジスタを形成して、これら不揮発性メモリセルと選択ゲートトランジスタとからなるＮＡＮＤセルユニットを形成する工程とを有し、
前記開口は前記選択ゲートトランジスタの下の絶縁膜に、前記第２導電型拡散層が前記半導体基板に接する様に形成される
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に係り、特に部分ＳＯＩ基板に形成されたＮＡＮＤセルユニットを有するＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されてＮＡＮＤセルユニットを構成するため、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易である。
【０００３】
ＮＡＮＤ型フラッシュメモリは、データ書き込みにＦＮトンネル電流を利用するため、ホットキャリア注入を利用するＮＯＲ型に比べて消費電流が少ない。このため、同時に書き込みを行うページ容量を大きくすることができ、これにより実質高速のデータ書き込みが可能になる。
【０００４】
ＮＡＮＤ型フラッシュメモリの更なるセルの微細化を図るには、素子分離領域の微細化が必要である。しかし素子分離領域の微細化はセル間の耐圧低下をもたらす。耐圧低下をもたらすことなく、セルの微細化を実現するためには、ＮＡＮＤセルユニットからなるメモリセルアレイを、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に形成する技術が有効である。そのような技術は既に提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体記憶装置は、
半導体基板と、
前記半導体基板上に絶縁膜を介して形成されかつ、前記絶縁膜に開けられた開口を介して前記半導体基板に接する半導体層と、
前記半導体層に形成された、複数の直列接続された電気的書き換え可能な不揮発性メモリセル及びその両端に配置された第１及び第２の選択ゲートトランジスタからなるＮＡＮＤセルユニットとを有する。
【０００７】
この発明の他の態様による半導体記憶装置の製造方法は、
単結晶半導体基板に絶縁膜を形成する工程と、
前記絶縁膜に開口を形成する工程と、
前記開口が形成された絶縁膜上に、前記開口を介して前記半導体基板に接する非晶質又は多結晶質の半導体層を堆積する工程と、
前記半導体層に対して結晶化アニール処理を行う工程と、
前記半導体層に、複数の直列接続された電気的書き換え可能な不揮発性メモリセルとその両端に配置された選択ゲートトランジスタとからなるＮＡＮＤセルユニットを形成する工程とを有する。
【発明の効果】
【０００８】
この発明によれば、部分ＳＯＩ基板にＮＡＮＤセルユニットを形成する半導体記憶装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１０】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ平面図であり、図２はそのビット線（ＢＬ）方向の断面図（図１のＩ−Ｉ’断面図）、図３は、選択ゲート線（ＳＧＤ）に沿った断面図（図１のII−II’断面図）、図４は、ワード線（ＷＬ）に沿った断面図（図１のIII−III’断面図）である。
【００１１】
素子基板は、単結晶シリコン基板１上にシリコン酸化膜２により分離されて形成されたシリコン層３を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。シリコン層３は、完全にはシリコン基板１と電気的に分離されておらず、酸化膜２に開けられた開口４を介してシリコン基板１と接続されている。この意味でこの実施の形態のＳＯＩ基板を、以下“部分ＳＯＩ基板”という。
【００１２】
シリコン基板１は、メモリセルアレイ領域では、ｐ型シリコン基板１ａにｎ型ウェル１ｂが形成され、更にこのｎ型ウェル１ｂ内にｐ型ウェル１ｃが形成されたウェル構造を有する。
【００１３】
シリコン層３は、酸化膜２上に堆積したｎ型の多結晶シリコン層或いは非晶質シリコン層をアニールにより（再）結晶化したものである。結晶化アニールでは、開口４に露出する基板結晶を種として結晶化が進む。シリコン層３の膜厚は、例えば１ｎｍ以上でかつ、メモリセルのゲート長をＬとして３Ｌ以下とする。酸化膜２の膜厚は例えば１ｎｍ以上でかつ、４Ｌ以下とする。シリコン層３と酸化膜２の合計膜厚がゲート長Ｌ程度ということもあり得る。
【００１４】
部分的にｐ型拡散層３１が形成されたシリコン層３は、図３及び図４に示すように、素子分離絶縁膜１２により互いに分離されたストライプ状の素子形成領域１４として区画される。このシリコン層３上に、トンネル酸化膜５を介して電荷蓄積層として浮遊ゲート６が形成され、更に浮遊ゲート６上にゲート間絶縁膜７を介して制御ゲート８が形成されている。浮遊ゲート６は、各メモリセル毎に分離され、制御ゲート８は、一方向に連続する、複数のメモリセルに共通のワード線ＷＬ（ＷＬ０−ＷＬ１５）として形成される。ここでは、浮遊ゲートとして多結晶シリコン膜を用いているが、絶縁体の電荷蓄積層を用いることもできる。
【００１５】
図５は、メモリセルアレイの等価回路を示しており、ＮＡＮＤセルユニットＮＵを構成する複数の直列接続されたメモリセルＭ０−Ｍ１５の両端部には、選択ゲートトランジスタＳＧ１，ＳＧ２が配置される。これらの選択ゲートトランジスタＳＧ１，ＳＧ２のゲートは、浮遊ゲート６及び制御ゲート８と同じ多結晶シリコン等のゲート配線材料膜からなるゲート６ｄ，６ｓ及び８ｄ，８ｓの積層膜を互いにコンタクトさせた状態で、ワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳとして形成される。
【００１６】
メモリセルアレイ上は層間絶縁膜９で覆われ、この上にビット線（ＢＬ）１１が形成される。層間絶縁膜９内には、ＮＡＮＤセルユニットのソースを共通接続する共通ソース線（ＣＥＬＳＲＣ）１０ｓが埋め込まれ、例えばこれと同じ導電材料でビット線コンタクトプラグ１０ｄが埋め込まれる。ビット線１１はこのビット線コンタクトプラグ１０ｄを介してドレイン領域（ｎ＋型拡散層３２）に接続される。
【００１７】
シリコン層３は、ｎ型であって、ＮＡＮＤセルユニットを構成する複数のメモリセルは、特にソース、ドレイン拡散層を形成することなく、ｎ型シリコン層３をそのままチャネルボディ及びソース／ドレインとして用いて、隣接するセルがソース／ドレインを共有する形で形成される。従ってメモリセルは、作りつけの状態では、デプレション（Ｄ）タイプのｎチャネルトランジスタとして形成される。
【００１８】
この実施の形態では、ＮＡＮＤセルユニットの両端部の選択ゲートトランジスタ領域を、シリコン層３の結晶成長の核となる開口４上に位置させている。この領域には、選択ゲートトランジスタＳＧ１，ＳＧ２をゲート０Ｖでカットオフするエンハンスメント（Ｅ）タイプとするために、ｐ型層３１を形成している。また、ビット線コンタクトプラグ１０ｄ及びソース線１０ｓの直下（即ち、選択ゲートトランジスタＳＧ１のドレイン領域及び選択ゲートトランジスタＳＧ２のソース領域）には、それらのコンタクトを良好にするため、ｎ＋型拡散層３２を形成している。
【００１９】
次に実施の形態のフラッシュメモリの製造工程を、図６〜図１７を参照して説明する。図６から図９までは、図１のＩ−Ｉ’断面での製造工程を示している。図６に示すように、シリコン基板１にシリコン酸化膜２を形成し、その選択ゲートトランジスタ形成位置に開口４を開ける。この段階で開口４は、図６の紙面に垂直の方向に連続するストライプ状とする。
【００２０】
続いて、図７に示すように、酸化膜２上にｎ型シリコン層３を形成する。具体的には、多結晶シリコン層または非晶質シリコン層を堆積した後、結晶化アニールを行って、開口４に露出する基板結晶を種として固相成長させて、良質の結晶性シリコン層３を得る。結晶化アニールの後、結晶性シリコン層３の表面を平滑化するため、平坦化プロセスを実施してもよい。
【００２１】
次に、図８に示すように、後に選択ゲートトランジスタが形成される位置、即ち開口４の位置にイオン注入を行ってｐ型層３１を形成する。
【００２２】
次に、図９に示すように、シリコン層３上にトンネル酸化膜５を形成した後、浮遊ゲートを形成するための第１層多結晶シリコン膜６０を堆積する。図１０及び図１１は、この工程でのそれぞれ図１のII−II’及びIII−III’断面での構造を示している。
【００２３】
次に、図１２及び図１３（それぞれ図１０及び図１１に対応する断面）に示すように、多結晶シリコン膜６０から少なくとも酸化膜２に達する深さ（実際には、基板１のｐ型ウェル１ｃに達する深さ）の素子分離溝１３をＲＩＥにより形成し、この素子分離溝１３に素子分離絶縁膜１２を埋め込む。
【００２４】
この素子分離工程で、ｎ型シリコン層３は、ビット線方向には連続し、ワード線方向には互いに分離された状態の複数のストライプ状素子形成領域１４としてパターニングされる。同時に浮遊ゲートなる多結晶シリコン膜６０が、素子形成領域１４と同じストライプ状の多結晶シリコン膜６０ａとしてパターニングされる。
【００２５】
続いて、図１４〜図１６に示すように、ゲート間絶縁膜７を形成した後、制御ゲートを形成するための第２層多結晶シリコン膜８０を堆積する。このとき、図１４及び図１５に示すように、選択ゲート線上のセル領域上のゲート間絶縁膜７に開口８１を開けて、第２層多結晶シリコン膜８０を第１層多結晶シリコン膜６０ａとコンタクトさせる。
【００２６】
そして、図１７に示すように、第２層多結晶シリコン膜８０から第１層多結晶シリコン膜６０ａまでをＲＩＥによりエッチングして、ワード線８と選択ゲート線８ｄ，８ｓを形成する。これにより、第１層多結晶シリコン膜６０は、浮遊ゲート６及び選択ゲートの一部６ｄ，６ｓとして、各メモリセル領域及びトランジスタ領域のみに残る。この後、ビット線及びソース線のコンタクト位置にイオン注入を行って、ｎ＋型層３２を形成する。
【００２７】
この後、図２〜図４に示すように、第１の層間絶縁膜９ａを堆積し、これにコンタクト孔を開けて、共通ソース線１０ｓとビット線コンタクト１０ｄを埋め込み形成する。次いで第２の層間絶縁膜９ｂを堆積し、ビット線コンタクト孔を開けて、ビット線１１を形成する。
【００２８】
以上の製造工程の説明から明らかなように、酸化膜２に形成した開口４を選択ゲート線ＳＧＤ，ＳＧＳの直下に配置するとすれば、後のｐ型拡散層３１やワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの形成工程では開口４との位置合わせを行うことが必要である。これらは自己整合されないからである。
【００２９】
そのための位置合わせマーク形成工程を、図１８から図２０を参照して説明する。図１８は、セルアレイ領域で酸化膜２にマスク材１０１を用いて開口４を形成する工程を示している。この工程で同時に、ウェハ周辺の適当なマーク領域で酸化膜２にマーク用開口４ａを開ける。
【００３０】
この後、図１９に示すように、メモリセルアレイ領域をレジスト１０２で覆って、マーク領域の開口４ａを介してシリコン基板エッチングを行い、マーク用凹部４ｂを形成する。その後図２０に示すように、レジスト１０２とマスク材１０１を除去する。
【００３１】
こうして、ウェル周辺にマーク用凹部４ｂを形成することによって、その後の工程でのマスクアライメントが可能になる。
【００３２】
次にこの実施の形態のフラッシュメモリの動作を説明する。前述のように、メモリセルは作りつけの状態でデプレション（Ｄ）タイプ（消去状態）であり、狭義の書き込みは浮遊ゲートに電子を注入してしきい値が正のエンハンスメント（Ｅ）タイプ状態にすることを言う。このしきい値が正の状態を例えばデータ“０”とする。
【００３３】
データ消去は、浮遊ゲートの電子を放出させて、しきい値が負の状態（Ｄタイプ状態）にすることを言い、この消去状態をデータ“１”とする。これにより、２値記憶が行われる。書き込みしきい値状態を更に複数しきい値分布に制御することにより、多値記憶が可能であるが、以下では２値記憶の動作を説明する。
【００３４】
図２１は、データ消去時のバイアス関係を示している。データ消去は、図５に示す等価回路において、ワード線ＷＬ０−ＷＬ１５を共有するＮＡＮＤセルユニットの集合として定義される１ブロックＢＬＫを消去単位として行われる。
【００３５】
図２１に示すように、選択ブロックの選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティング状態とし、選択ブロックの全ワード線ＷＬ０−ＷＬ１５を０Ｖとし、ウェル端子ＣＰＷＥＬに正の消去電圧Ｖｅｒａを与える。ウェル端子ＣＰＷＥＬは、ｐ型ウェル１ｃとｎ型ウェル１ｂとに共通接続された端子である。消去電圧Ｖｅｒａは、通常昇圧回路により電源電圧Ｖｃｃより高い値１５Ｖ〜２４Ｖに昇圧された電圧である。
【００３６】
このバイアス条件下で、セルアレイ領域のｎ型シリコン層３と選択ゲート線直下のｐ型層３１との間のＰＮ接合は順バイアスされる。従ってｎ型シリコン層３は、ｐ型ウェル１ｃから開口４上のｐ型層３１を介して、消去電圧Ｖｅｒａまで充電される。これにより、選択ブロックのメモリセルでは浮遊ゲートとチャネル間に大きな電界がかかり、ＦＮトンネル電流により浮遊ゲートの電子が放出され、しきい値が負の消去状態（データ“１”状態）になる。
【００３７】
このとき、非選択ブロックでもｎ型シリコン層３はＶｅｒａまで充電される。しかし非選択ブロックではワード線をフローティングに保つことにより、容量結合により浮遊ゲート電位が上昇し、消去は行われない。
【００３８】
図２２は、データ書き込み時のバイアス関係を示している。データ書き込みは、ワード線に沿って配列されたメモリセルの集合を１ページ或いは２ページとして、ページ単位で行われる。図２２では、ワード線ＷＬ１が選択された場合を示している。
【００３９】
ウェル端子ＣＰＷＥＬは０Ｖ（或いは小さい負電圧）とし、選択ワード線ＷＬ１には１５〜２０Ｖに昇圧された書き込み電圧Ｖｐｇｍを、残りの非選択ワード線には書き込み電圧Ｖｐｇｍより低い正の中間電圧Ｖｍを与え、ビット線側の選択ゲート線ＳＧＤにＶｄｄ、ソース線側選択ゲート線ＳＧＳに０Ｖを与える。ソース線ＣＥＬＳＲＣは０Ｖ又は適当な正電圧を与える。
【００４０】
以上の書き込みバイアス電圧印加に先立って、ビット線ＢＬには書き込みデータに応じて０Ｖ（“０”書き込み），Ｖｄｄ（“１”書き込み）が与えられる。これにより、“０”書き込みのＮＡＮＤセルチャネルには、０Ｖが与えられる。“１”書き込みの場合、選択ゲートトランジスタＳＧ１はそのソース（ビット線と反対側）がＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）まで充電されるとオフになり、ＮＡＮＤセルチャネルはフローティングになる。
【００４１】
この状態で上述の書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｍが与えられると、“０”書き込み選択セルでは、ＦＮトンネル電流により浮遊ゲートに電子が注入される。即ち、しきい値が正の“０”データが書かれる。“１”書き込みセルでは、フローティングのチャネルが容量結合により電位上昇し、電子注入は生じない。即ち“１”データ状態を維持する。
【００４２】
図２３は、データ読み出し時のバイアス関係を示している。データ読み出しもページ単位で行われる。図２３では、ワード線ＷＬ１が選択された場合を示している。
【００４３】
共通ソース線ＣＥＬＳＲＣは０Ｖとし、ビット線ＢＬは予め所定の正電圧ＶＢＬまで充電してフローティング状態に保つ。ウェル端子ＣＰＷＥＬは０Ｖ（或いは小さい負電圧）とし、選択ワード線ＷＬ１には読み出し電圧Ｖｒ（例えば０Ｖ）を、残りの非選択ワード線にはセルデータによらずセルをオンさせることができる読み出しパス電圧Ｖｒｅａｄを、選択ゲート線ＳＧＤ，ＳＧＳにも読み出しパス電圧Ｖｒｅａｄを与える。
【００４４】
これにより、選択セルは、データ“０”であればオンせず、ビット線ＢＬは放電されない。選択セルが“１”であればオンして、ビット線ＢＬが放電される。従って、一定時間のビット線放電動作後、ビット線ＢＬの電圧をセンスアンプで検知することにより、データを読み出すことができる。
【００４５】
この実施の形態によると、基板から完全に分離されたシリコン層を持つＳＯＩ基板ではなく、部分ＳＯＩ基板を用いている。この部分ＳＯＩ基板は、結晶化アニール工程を必要とするが、通常のＳＯＩ基板に比べて安価に入手することができる。シリコン層の厚みを選択することにより、素子分離も容易でありまた、通常のバルク型では得られない微細セル構造を実現することも可能になる。
【００４６】
また、通常のＳＯＩ基板を用いてＮＡＮＤ型フラッシュメモリを作ると、ＮＡＮＤセルユニットのチャネルボディに消去電圧を与えるために格別の工夫が必要である。これに対してこの実施の形態の場合、チャネルボディとなるシリコン層は酸化膜に開けられた開口を介してシリコン基板と接している。従って、基板を介してＮＡＮＤセルユニットのチャネルボディに一括消去のための消去電圧を与えることができ、確実な消去が可能になる。
【００４７】
図２４〜図２７は、他の実施の形態での図２対応の断面図である。図２では、ビット線側、ソース線側の選択ゲート線（ＳＧＤ，ＳＧＳ）８ｄ，８ｓの下で酸化膜２に開口４を開けている。これに対して図２４は、ソース線側選択ゲート線（ＳＧＳ）８ｓの直下のみに開口４を開けた例である。また図２５は、ビット線側選択ゲート線（ＳＧＤ）８ｄの直下のみに開口４を開けた例である。
【００４８】
図２６は、ビット線（ＢＬ）コンタクト及びソース線（ＣＥＬＳＲＣ）コンタクトのｎ＋型拡散層３２の領域で酸化膜２に開口４を開けている。この場合、基板のｐ型層１ｃに消去電圧Ｖｅｒａを与えときに、ｎ＋型拡散層３２とｐ型拡散層３１との間のＰＮ接合が逆バイアスになる。しかし、消去電圧Ｖｅｒａの値や各拡散層の不純物濃度の設定により、ＮＡＮＤセルニットのチャネルボディに必要な正電圧を与えることは可能である。
【００４９】
具体的には、ｎ＋型拡散層３２とｐ型拡散層３１との間のＰＮ接合がブレークダウンしてｐ型拡散層３１内でインパクトイオン化が起こるようにすれば、生成した電子・正孔のうち正孔はＮＡＮＤセルユニットのｎ型チャネルボディまで流れてここに蓄積される。これにより、チャネルボディを消去動作に必要な正電圧まで昇圧することが可能である。
【００５０】
図２６では、ビット線（ＢＬ）コンタクト及びソース線（ＣＥＬＳＲＣ）コンタクト双方のｎ＋型拡散層３２の領域で酸化膜２に開口４を開けているが、いずれか一方のみでもよい。
【００５１】
図２７は、ＮＡＮＤセルユニット内の適当なメモリセル直下で酸化膜２に開口４を開けた例である。この場合も、ｐ型層１ｃから与えられる消去電圧ＶｅｒａによりＮＡＮＤセルユニットのチャネルボディは充電されるから、先の実施の形態と同様の消去動作が可能である。
【００５２】
図２８は、コンタクト部のｎ＋型拡散層３２とｐ型拡散層３１にまたがるように開口４を開けた例である。更に図には示さないが、開口４を、ｐ型拡散層３１とｎ型シリコン層３にまたがるように開けてもよい。
【００５３】
次に、デバイスシミュレーションのデータを説明する。デバイス条件は、ストライプ状の素子形成領域のラインＬ／スペースＳが、Ｌ／Ｓ＝８０ｎｍ／８０ｎｍ、ワード線幅がＷ＝８０ｎｍ、選択ゲート線幅がＬＳＧ＝１００ｎｍである。ｐ型ウェルの不純物濃度はＰＳＵＢ＝１Ｅ１８ｃｍ−３、選択ゲート線下のｐ型層の不純物濃度はＰＳＧＣ＝１Ｅ１６ｃｍ−３である。
【００５４】
部分ＳＯＩ基板のシリコン層厚は、ＴＳＯＩ＝１０〜８０ｎｍの範囲で選択し、分離用酸化膜の膜厚は、ＴＢＯＸ＝２０〜８０ｎｍの範囲で選択した。トンネル酸化膜厚は、ＴＯＸ＝８ｎｍである。ＮＡＮＤセルユニット内のメモリセルは５個としている。
【００５５】
まず、選択ゲート線（ＳＧ）下に開口を設けた構造とビット線コンタクト（ＣＢ）下に開口を設けた構造に付いて、ワード線に０Ｖ、ｐ型ウェルに２０Ｖを与えた消去動作のシミュレーション結果を説明する。
【００５６】
図２９（ａ）（ｂ）は、それぞれの構造でのシミュレーション条件を示している。ここで、ソース電圧、ドレイン電圧とは、ソース線ＣＥＬＳＲＣ及びビット線ＢＬがそれぞれコンタクトするｎ＋型層３２の電圧である。実際のデバイスの消去動作では、ソース線ＣＥＬＳＲＣ及びビット線ＢＬはフローティングであり、従ってｎ＋型層３２は、ｐ型ウェル１ｃに与えた電圧により決まる電圧になるが、ここでは数値計算の都合上、図２９に示すようなソース及びドレイン電圧を与えた条件でシミュレーションを行っている。
【００５７】
選択ゲート線ＳＧ下に開口を持つ構造の場合、選択ゲート線下のｐ型拡散層３１とｎ＋型拡散層３２の間は順バイアスされるため、ソース、ドレイン電圧を、ｐ型ウェル電圧と同じ２０Ｖとしている。ビット線コンタクトＣＢ下に開口を持つ構造の場合は、ｎ＋型層３２とｎ型シリコン層３との間にｐ型拡散層３１が挟まれたＮＰＮ構造を有するため、のソース、ドレイン電圧は、ｐ型ウェル電圧２０ＶからＰＮ接合のビルトイン電圧分下がった電圧として、１９Ｖを選択している。
【００５８】
なお、時刻０から１０μｓｅｃまでの印加電圧は、時間に対して線形に変化させている。即ち、ｐ型ウェルの電圧は、０〜１０μｓｅｃの間、２Ｖ／μｓｅｃで変化して最終的に２０Ｖまで上昇する。１０μｓｅｃと１００μｓｅｃの間は、印加電圧の変化はない。
【００５９】
図３０及び図３１はそれぞれ、以上の消去電圧印加について、選択ゲート線ＳＧ下及びコンタクトＣＢ下に開口を開けた例について、デバイス内ポテンシャル分布の時間変化を示したものである。等高線で示すポテンシャルは、実際は真空準位（即ち、仕事関数を考慮して、外部印加電圧０Ｖのｐ型層の場合を約−５ｅＶとする）を求めた結果であるが、ここではワード線（即ちコントロールゲート）０Ｖに対して、ｐ型ウェル及びチャネルボディ部分（ｎ型シリコン層）の電位の時間変化を書き入れてある。
【００６０】
即ちチャネルボディは、２μｓｅｃで約４Ｖ、６μｓｅｃでは約１２Ｖ、１０μｓｅｃでそれぞれ２０Ｖ及び１９Ｖになっている。図３０において、チャネルボディとｐ型ウェルとの間にレベル差があるように示されているのは、前述のように真空準位を表示しているためであり、実際の電位は１０μｓｅｃでともに２０Ｖになる。図３１の場合には逆に、チャネルボディとｐ型ウェルとの間にレベル差がないように表示されているが、実際の電位としては、ｐ型ウェルに２０Ｖが印加されたとき、チャネルボディはソース、ドレインと同じ１９Ｖになる。
【００６１】
以上のシミュレーション結果から、選択ゲート下に開口を持つ場合とビット線コンタクト下に開口を持つ場合共に、チャネルボディと浮遊ゲート間に一定の消去用電界がかかり、消去可能であることが確認される。
【００６２】
図３２は、選択ゲート線ＳＧ下に開口を開けた例について、ＮＡＮＤセルユニットの読み出し特性を評価した結果である。ここでは、ＴＳＯＩ＝１０，４０，８０ｎｍと、ＴＢＯＸ＝２０，４０，６０ｎｍの（３×３）の組み合わせについて、選択セルの読み出し電流（ビット線電流）ＩＤと、ｎ型シリコン層の不純物濃度ＮＳＯＩの関係を、ｐ型ウェル電圧ＶＳＵＢをパラメータとして示している。
【００６３】
ドレイン電圧は、ＶＤ＝０．７Ｖ、非選択セルの浮遊ゲート電圧は２．５Ｖ、選択セルの浮遊ゲート電圧は０Ｖである。またｐ型ウェルの不純物濃度は、ＰＳＵＢ＝１Ｅ１８ｃｍ−３である。
【００６４】
図３３は更に、選択セルの浮遊ゲート電圧をＶＦＧ＝−０．５，−０．２，０．０，０．２，０．５Ｖと切り替えたときの読み出しセル電流ＩＤ（−０．５Ｖ），ＩＤ（−０．２Ｖ），ＩＤ（０．０Ｖ），ＩＤ（０．２Ｖ），ＩＤ（０．５Ｖ）を求め、読み出し選択セルのオンオフ電流比ＩＤ（０．２Ｖ）／ＩＤ（−０．２Ｖ）及びＩＤ（０．５Ｖ）／ＩＤ（−０．５Ｖ）を求めた結果を示している。ｎ型シリコン層の不純物濃度ＮＳＯＩは、選択セルの浮遊ゲートが０Ｖのときのドレイン電流ＩＤが０．１μＡとなるように調整している。
【００６５】
図３２及び図３３の結果から、セルのオンオフ電流比に基づいて読み出しが可能であり、かつデバイスの各部寸法、各部不純物濃度等について読み出し特性の最適条件を選択することができることが分かる。
【００６６】
図３４及び３５は、ビット線コンタクトＣＢ直下に開口を開けた例についてほぼ同様の条件でのシミュレーション結果である。図３４では、ＴＳＯＩ＝１０，４０，８０ｎｍと、ＴＢＯＸ＝２０，６０，８０ｎｍの（３×３）の組み合わせについて、ドレイン電流（ビット線電流）ＩＤと、ｎ型シリコン層の不純物濃度ＮＳＯＩの関係を、ｐ型ウェル電圧ＶＳＵＢをパラメータとして示している。その他の条件は、図３２の場合と同様である。
【００６７】
図３５は、図３１とほぼ同様の条件で、読み出し選択セルのオンオフ電流比ＩＤ（０．２Ｖ）／ＩＤ（−０．２Ｖ）及びＩＤ（０．５Ｖ）／ＩＤ（−０．５Ｖ）を求めた結果を示している。
【００６８】
図３６は、選択ゲート線ＳＧ下に開口を開けた場合について、しきい値電圧ＶＴＨ＝−０．５Ｖ，０Ｖ及び０．５Ｖの場合に、ドレイン電流（即ちビット線電流）ＩＴＨが０．１μＡとなるデバイス条件をシミュレーション計算した結果である。ＩＴＨの値が０．１μＡからわずかにずれているが、これは条件探索の結果生じる誤差を示している。ビット線コンタクトＣＢ下に開口を開けた場合についても、ほぼ同様の結果が得られると推測される。
【００６９】
“ＳＦ”は、各しきい値状態でのＳ係数（単位：ｍＶ／ｄｅｃ．）、“ＩＯＮ”は、フローティングゲート電圧がしきい値電圧＋２．５Ｖ相当のときのドレイン電流（単位：Ａ）、“ＴＳＯＩ／Ｌ”は、ＳＯＩ膜厚をゲート長Ｌで規格化した値、“ＴＢＯＸ／Ｌ”は同様に、ＢＯＸ膜厚をゲート長Ｌで規格化した値である。その他の項目は、図３３及び図３５と同様である。
【００７０】
図３７から図４１は、図３６の計算結果を、ｘ軸ＴＳＯＩ／Ｌ及びｙ軸ＴＢＯＸ／Ｌのｘ−ｙ座標上に示したものである。
【００７１】
図３７は、Ｌ＝Ｓ＝Ｗ＝２０ｎｍでかつ、ＶＴＨ＝−０．５Ｖの場合である。丸印（○）、三角印（△）等のシンボルが図３６の計算結果であり、これらのシンボルで示されたＴＢＯＸ及びＴＳＯＩの組み合わせであれば、動作可能であることを示している。
【００７２】
図３７には、ｙ＝８．７／ｘという曲線を示しているが、計算結果ではこの曲線より下に動作可能なＴＢＯＸとＴＳＯＩの組み合わせがあったことを示している。
【００７３】
図３８は、Ｌ＝Ｓ＝Ｗ＝２０ｎｍでかつ、ＶＴＨ＝０Ｖの場合であり、動作可能範囲を示す曲線は、ｙ＝２．５５／ｘとなっている。
【００７４】
図３９は、Ｌ＝Ｓ＝Ｗ＝８０ｎｍでかつ、ＶＴＨ＝−０．５Ｖの場合であり、動作可能範囲を示す曲線は、ｙ＝８．０／ｘである。
【００７５】
図４０は、Ｌ＝Ｓ＝Ｗ＝８０ｎｍでかつ、ＶＴＨ＝０Ｖの場合であり、動作可能範囲を示す曲線は、ｙ＝０．７４／ｘである。
【００７６】
図４１は、Ｌ＝Ｓ＝Ｗ＝８０ｎｍでかつ、ＶＴＨ＝０．５Ｖの場合であり、動作可能範囲を示す曲線は、ｙ＝０．１２５／ｘである。
【００７７】
図３７−４１の結果は、次のように説明できる。負基板バイアスＶＳＵＢは、ＢＯＸ膜を介し、ＳＯＩ膜を介して、ドレイン電流を抑制する働きをしている。ＢＯＸ膜厚が厚くなると、ＶＳＵＢのＳＯＩ膜への容量結合が小さくなり、ドレイン電流抑制効果が低下する。ＢＯＸ膜が薄い場合でもＳＯＩ膜厚が厚くなると、やはりＶＳＵＢのドレイン電流抑制効果は低下する。
【００７８】
図３７−４１に示した双曲線の近似曲線の外側は、ＢＯＸ膜厚が大きくなりすぎ、或いはＳＯＩ膜厚が大きくなりすぎる結果、適正なＶＳＵＢの範囲（０Ｖ〜−２Ｖ）で所期のドレイン電流が得られなくなること、従って所望のしきい値状態が得られなくなることを示している。
【００７９】
以上、選択ゲート線ＳＧ下に開口を開けた場合とビット線コンタクトＣＢ下に開口を開けた場合共に、読み出しが可能であることが、シミュレーション結果から明らかになった。両者の読み出し特性を比較すると、選択ゲート線ＳＧ下に開口をあけた場合の方がウェル電圧ＶＳＵＢ依存性が大きく、従ってトリミング等の自由度が大きいといえる。
【００８０】
この発明は、以下に列記するように、種々変形して実施することが可能である。
【００８１】
(ａ）以上の実施の形態におけるｐ型，ｎ型を逆にし、メモリセルをｐ型トランジスタとすることができる。
【００８２】
(ｂ)選択ゲート下の開口４は、図２に示すように、選択ゲートと一致することは必ずしも必要がない。図４２に示すように、選択ゲートからずれた状態で開口４が開けられていてもよい。
【００８３】
（ｃ）実施の形態では、シリコン層３をｎ型として、メモリセルをＤタイプトランジスタとして構成した。これに対して、図４３に示すように、シリコン層３をｐ型とし、メモリセルのチャネル領域をｐ型、ソース、ドレイン領域をｎ型層３ａとすることができる。この場合消去時には、消去電圧Ｖｅｒａにより、開口４から選択ゲート下のｐ型層３１を介してＮＡＮＤセルチャネル全体に正孔電流を供給することができる。従って、上記実施の形態と同様に一括消去が可能である。
【００８４】
（ｄ）結晶性のシリコン層３を得る方法として、気相成長を組み合わせることができる。図４４に示すように、開口４が開けられた基板１に、まず気相成長によりその開口部にエピタキシャル層４０を形成する。その後上記実施の形態と同様に、非晶質シリコン或いは多結晶質シリコンを堆積し、結晶化アニールを行う。
【００８５】
これにより、気相エピタキシャル層４０を種として結晶化が行われ、良質の結晶性シリコン層３を得ることができる。
【００８６】
（ｅ）部分ＳＯＩ基板の作り方として、次のように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いることができる。図４５に示すように、シリコン基板１に熱酸化膜２０１を形成する。次いで、通常のリソグラフィにより、図４６に示すように、熱酸化膜２０１上にレジスト２０２をパターニングする。この状態で例えば、４×１０１７ｃｍ−２のドーズ量で酸素イオン（１６Ｏ＋）を１４０ｋｅＶで注入して、選択的に酸素イオン注入層２０３を形成する。その後、例えばＮ２雰囲気中で、１３００℃、６時間のアニールを行って、図４７に示すように酸化膜２を形成する。その後、ＡｓとＢを適切な条件でイオン注入することにより、図４８に示すように、酸化膜２上にｎ型シリコン層３が形成された、先の実施の形態におけると同様の部分ＳＯＩ基板が得られる。
【００８７】
（ｆ）図２３で説明した読み出し条件と異なる読み出し条件を用いることができる。例えば図４９に示すように、選択セル（選択ワード線、図の場合ＷＬ１）の両側のワード線に与えるパス電圧Ｖｒｅａｄ２を他のワード線のパス電圧Ｖｒｅａｄより低く設定する。例えば、Ｖｒｅａｄ＝５Ｖ，Ｖｒｅａｄ２＝４Ｖとすることができる。
【図面の簡単な説明】
【００８８】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図１のII−II’断面図である。
【図４】図1のIII-III'断面図である。
【図５】同メモリセルアレイの等価回路である。
【図６】同実施の形態における部分ＳＯＩ基板形成のための前処理工程を示すＩ−Ｉ’断面図である。
【図７】同部分ＳＯＩ基板の製造工程を示すＩ−Ｉ’断面図である。
【図８】選択ゲートトランジスタ領域にｐ型拡散層形成工程を示すＩ−Ｉ’断面図である。
【図９】第１ゲート材料膜形成工程を示すＩ−Ｉ’断面図である。
【図１０】同第１ゲート材料膜形成工程を示すII−II'断面図である。
【図１１】同第１ゲート材料膜形成工程を示すIII−III’断面図である。
【図１２】素子分離工程を示すII−II断面図である。
【図１３】同素子分離工程を示すIII−III’断面図である。
【図１４】第２ゲート材料膜形成工程を示すＩ−Ｉ’断面図である。
【図１５】同第２ゲート材料膜形成工程を示すII−II’断面図である。
【図１６】同第２ゲート材料膜形成工程を示すIII−III’断面図である。
【図１７】ワード線及び制御ゲート線パターニング工程を示すＩ−Ｉ’断面図である。
【図１８】位置合わせマーク形成のための酸化膜エッチング工程を示す図である。
【図１９】位置合わせマークのシリコンエッチング工程を示す図である。
【図２０】位置合わせマークの完成状態を示す図である。
【図２１】実施の形態のフラッシュメモリの消去時のバイアス関係を示す図である。
【図２２】同フラッシュメモリの書き込み時のバイアス関係を示す図である。
【図２３】同フラッシュメモリの読み出し時のバイアス関係を示す図である。
【図２４】ソース線側選択ゲート線下のみに酸化膜開口を開けた例のＩ−Ｉ’断面図である。
【図２５】ビット線側選択ゲート線下のみに酸化膜開口を開けた例のＩ−Ｉ’断面図である。
【図２６】ビット線及びソース線のコンタクト下に酸化膜開口を開けた例のＩ−Ｉ’断面図である。
【図２７】メモリセル下に酸化膜開口を開けた例のＩ−Ｉ’断面図である。
【図２８】ビット線、ソース線のコンタクト下から選択ゲート線下にまたがって酸化膜開口を開けた例のＩ−Ｉ’断面図である。
【図２９】消去動作のシミュレーション条件を示す図である。
【図３０】選択ゲート線下に酸化膜開口を開けたセルアレイ構造での消去電圧印加時のポテンシャル変化を示す図である。
【図３１】ビット線コンタクト下に酸化膜開口を開けたセルアレイ構造での消去電圧印加時のポテンシャル変化を示す図である。
【図３２】選択ゲート線下に酸化膜開口を開けたセルアレイ構造についてシリコン厚と酸化膜厚の組み合わせとの関係で読み出しセル電流とシリコン層不純物濃度との関係を示す図である。
【図３３】同じく読み出しセルのオンオフ電流比を示す図である。
【図３４】ビット線コンタクト下に酸化膜開口を開けたセルアレイ構造についてシリコン厚と酸化膜厚の組み合わせとの関係で読み出しセル電流とシリコン層不純物濃度との関係を示す図である。
【図３５】同じく読み出しセルのオンオフ電流比を示す図である。
【図３６】ドレイン電流ＩＴＨが１μＡとなるデバイス条件を計算した結果を示す図である。
【図３７】図３６の結果から、Ｌ＝Ｓ＝Ｗ＝２０ｎｍかつＶＴＨ＝−０．５Ｖのとき、ＴＢＯＸ／ＬとＴＳＯＩ／Ｌの二軸座標上で動作可能範囲を示した図である。
【図３８】同じくＬ＝Ｓ＝Ｗ＝２０ｎｍかつＶＴＨ＝０Ｖのときの動作可能範囲を示した図である。
【図３９】同じくＬ＝Ｓ＝Ｗ＝８０ｎｍかつＶＴＨ＝−０．５Ｖのときの動作可能範囲を示した図である。
【図４０】同じくＬ＝Ｓ＝Ｗ＝８０ｎｍかつＶＴＨ＝０Ｖのときの動作可能範囲を示した図である。
【図４１】同じくＬ＝Ｓ＝Ｗ＝８０ｎｍかつＶＴＨ＝０．５Ｖのときの動作可能範囲を示した図である。
【図４２】他の実施の形態によるメモリセルアレイの図２対応断面図である。
【図４３】他の実施の形態によるメモリセルアレイの図２対応断面図である。
【図４４】他の実施の形態による部分ＳＯＩ基板の製造方法を説明するための断面図である。
【図４５】ＳＩＭＯＸ法による部分ＳＯＩ基板の製造方法を説明するための断面図である。
【図４６】同じくＳＩＭＯＸ法による部分ＳＯＩ基板の製造方法を説明するための断面図である。
【図４７】同じくＳＩＭＯＸ法による部分ＳＯＩ基板の製造方法を説明するための断面図である。
【図４８】同じくＳＩＭＯＸ法による部分ＳＯＩ基板の製造方法を説明するための断面図である。
【図４９】他の実施の形態のフラッシュメモリの読み出し条件を、図２３と対応させて示す図である。
【符号の説明】
【００８９】
１…単結晶シリコン基板、１ａ…ｐ型シリコン基板、１ｂ…ｎ型ウェル、１ｃ…ｐ型ウェル、２…酸化膜、３…ｎ型シリコン層、４…開口、５…トンネル酸化膜、６…浮遊ゲート、７…ゲート間絶縁膜、８…制御ゲート（ワード線）、６ｄ，８ｄ，６ｓ，８ｓ…選択ゲート線、９…層間絶縁膜、１０ｓ…ソース線、１１…ビット線、１２…素子分離絶縁膜、１３…素子分離溝、１４…素子形成領域、３１…ｐ型拡散層、３２…ｎ＋型拡散層。
【図１】
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【図２】
0004751169.tif 000003
【図３】
0004751169.tif 000004
【図４】
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【図５】
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【図６】
0004751169.tif 000007
【図７】
0004751169.tif 000008
【図８】
0004751169.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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