(57)【特許請求の範囲】
【請求項１】
ソースあるいはドレインとなる２つの拡散層と、ゲートの３つ、またはソースあるいはドレインとなる２つの拡散層と、ゲート、基板あるいはチャネルが形成される領域を含む層の４つの端子とを持つ電界効果トランジスタである複数の能動素子と、
第１電極と第２電極との間に絶縁層を有するキャパシタである、少なくとも１つの受動素子と
からなる理論回路と混載されているメモリセルを有し、
上記第１電極は、ワード線の金属配線により構成され、
上記第２電極は、上記理論回路用の金属配線により構成され、
上記メモリセルの構成が、第１の電界効果トランジスタの第２の拡散層端子と、キャパシタの第２電極と、第２の電界効果トランジスタのゲート電極端子が接続されており、
さらに、キャパシタの第１の電極をワード線に、第１の電界効果トランジスタの第１の拡散層端子がビットラインに、第１の電界効果トランジスタのゲート端子がコントロールゲートラインに、第２の電界効果トランジスタの第１の拡散層端子がビットラインに、第２の電界効果トランジスタの第２の拡散層端子が所定の電源端子に接続されている
半導体装置。
【請求項２】
上記メモリセルを構成する能動素子が、少なくともデータ書き込み機能を有するトランジスタおよびデータ読み出し機能を有するトランジスタを含む
請求項１記載の半導体装置。
【請求項３】
上記メモリセルは、２つの電界効果トランジスタと１つのキャパシタで構成されており、第１の電界トランジスタはＮチャネル形か、あるいはＰチャネル形であり、第２の電界トランジスタもＮチャネル形か、あるいはＰチャネル形である
請求項２記載の半導体装置。
【請求項４】
上記メモリセルを構成する能動素子がすべてＮ型電界効果トランジスタであるか、またはすべてＰ型電界効果トランジスタである
請求項１または２記載の半導体装置。
【請求項５】
上記メモリセルをアレー状に配置した場合、１本のワードラインに接続された複数のメモリセルのそれぞれの第１の電界トランジスタのゲート電極端子が、１本のコントロールゲートラインに接続されているメモリセルアレーを有する
請求項１から４のいずれか一に記載の半導体装置。
【請求項６】
上記メモリセルをアレー状に配置した場合、１本のビットラインに接続された複数のメモリセルのそれぞれの第１の電界トランジスタのゲート電極端子が、１本のコントロールゲートラインに接続されているメモリセルアレーを有する
請求項１から４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、ロジック回路との混載に適したいわゆるＤＲＡＭゲインセルに関するものである。
【０００２】
【従来の技術】
近年、半導体の微細化が進み、１つのチップに多くの素子を搭載するだけではなく、いくつかの機能を組み込むことが求められている。
その代表的な例として、いわゆるシステムＬＳＩである、ＤＲＡＭとロジック回路を混載したＬＳＩである。
これは、ＡＳＩＣ(Application Specific Integrated Circuit) にロジック回路のみならず、メモリを搭載することにより、ＡＳＩＣの応用範囲を広げるものである。
【０００３】
現在、高密度、大容量の半導体メモリとして最も代表的なＤＲＡＭ(Dynamic Random Access Memory)では、図１０に示すように、ビット線ＢＬと共通電位線ＳＬとの間にワード線ＷＬの電位によりオン／オフが制御されるトランジスタＴと、メモリキャパシタＭＣＡＰとを直列に接続させてメモリセルＭＣが構成されている。
【０００４】
この１トランジスタ−１キャパシタ型のメモリセルＭＣでは、メモリキャパシタＭＣＡＰとトランジスタＴとの接続中点が記憶ノードＮＤとなり、この記憶ノードに蓄えられた電荷量の差によりデータの“１”と“０”を判別する。
記憶データの読み出しに際して安定動作を確保するには、ビット線ＢＬに十分な大きさの電位変化を現出させることが必要であり、この観点からメモリキャパシタＭＣＡＰについて、電荷を蓄積可能な容量（キャパシタ容量）が決められる。
【０００５】
【発明が解決しようとする課題】
ところが、半導体メモリセルの専有面積の縮小化にともない、キャパシタ容量値そのものが低下しがちな傾向にあるうえ、大容量化によりビット線容量も増大するため、読み出し可能なビット線電位の変化が以前にも増して得にくくなっている。
【０００６】
この問題を解決するための一方策として、スタック形、フィン形、円筒形など単位面積当たりの表面積を増大させたキャパシタ電極を有するスタックドキャパシタ、さらにはトレンチキャパシタなど、様々なキャパシタ構造が提案されている。
しかしながら、基板に形成されるトレンチのアスペクト比、スタック電極層の高さなど加工技術上の限界、あるいは複雑な構造を形成するためのプロセスステップ数の増加による製造コストの増大などが原因で、単位面積当たりのキャパシタ容量値を増加させることが困難になってきている。
【０００７】
その一方で、キャパシタ容量は電極間に挟むキャパシタ絶縁膜の誘電率に比例することから、誘電率が高いキャパシタ絶縁材料の開発も行われている。
ところが、誘電体材料の開発自体の難しさにくわえ、誘電体との相性が良い電極材料の開発、これら新材料の加工技術の開発など、開発テーマが多岐にわたり開発費用や新規に導入すべき製造装置などが負担になって、ＤＲＡＭ製造コストは増加の一途を辿っている。したがって、セル面積を縮小しＤＲＡＭの大容量化を進めても、ビット当たりのコストがなかなか下がらないのが現状である。
【０００８】
かかる背景のもと、構造および材料を変更せずにセル面積の縮小を進めるとした場合、ＤＲＡＭセルの読み出し信号が小さくなり、ついにはメモリセルに記憶されたデータを検出することが困難になることが予想される。
【０００９】
また、ＤＲＡＭセルとしては、上述した１トランジスター１キャパシタ型の他に、キャパシタを用いない、たとえば３つのトランジスタを用いた３トランジスタ型のメモリセル等が知られているが、この場合、書き込み用と読み出し用の２本のワード線に加えて、書き込み用と読み出し用の２本のビット線が必要であり、配線層が多くなる。
しかしながら、この配線層の多さは、セル面積の縮小化の制限要因となる可能性が高い。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、安価なＤＲＡＭ機能を有するメモリの提供にある。特にロジック回路との混載を考えた場合、ロジックプロセスへの影響を最小限にし、メモリセルと周辺回路との混載回路を容易にかつ低コストで実現できる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、ソースあるいはドレインとなる２つの拡散層と、ゲートの３つ、またはソースあるいはドレインとなる２つの拡散層と、ゲート、基板あるいはチャネルが形成される領域を含む層の４つの端子とを持つ電界効果トランジスタである複数の能動素子と、第１電極と第２電極との間に絶縁層を有するキャパシタである、少なくとも１つの受動素子とからなる理論回路と混載されているメモリセルを有し、上記第１電極は、ワード線の金属配線により構成され、上記第２電極は、上記理論回路用の金属配線により構成され、上記メモリセルの構成が、第１の電界効果トランジスタの第２の拡散層端子と、キャパシタの第２電極と、第２の電界効果トランジスタのゲート電極端子が接続されており、さらに、キャパシタの第１の電極をワード線に、第１の電界効果トランジスタの第１の拡散層端子がビットラインに、第１の電界効果トランジスタのゲート端子がコントロールゲートラインに、第２の電界効果トランジスタの第１の拡散層端子がビットラインに、第２の電界効果トランジスタの第２の拡散層端子が所定の電源端子に接続されている。
【００１３】
また、本発明では、上記メモリセルを構成する能動素子が、少なくともデータ書き込み機能を有するトランジスタおよびデータ読み出し機能を有するトランジスタを含む。
【００１４】
また、本発明では、上記メモリセルは、２つの電界効果トランジスタと１つのキャパシタで構成されており、第１の電界トランジスタはＮチャネル形か、あるいはＰチャネル形であり、第２の電界トランジスタもＮチャネル形か、あるいはＰチャネル形である。
【００１７】
また、本発明では、上記メモリセルを構成する能動素子がすべてＮ型電界効果トランジスタであるか、またはすべてＰ型電界効果トランジスタである。
【００１８】
また、本発明では、上記メモリセルをアレー状に配置した場合、１本のワードラインに接続された複数のメモリセルのそれぞれの第１の電界トランジスタのゲート電極端子が、１本のコントロールゲートラインに接続されているメモリセルアレーを有する。
【００１９】
また、本発明では、上記メモリセルをアレー状に配置した場合、１本のビットラインに接続された複数のメモリセルのそれぞれ第１の電界トランジスタのゲート電極端子が、１本のコントロールゲートラインに接続されているメモリセルアレーを有する。
【００２１】
本発明によれば、受動素子、たとえばキャパシタの電荷蓄積は、記憶データに応じて能動素子である第１の電界効果トランジスタ（読み出しトランジスタ）のオン／オフが制御できる程度でよい。
したがって、このメモリセルでは、１トランジスタ−１キャパシタ型ＤＲＡＭセルのようにキャパシタの蓄積電荷で直接、大きな容量のビット線を充放電する必要がないため、キャパシタの電荷蓄積容量が小さくて済む。
この結果、この構造のメモリセルでは、とくにキャパシタ構造を工夫して単位面積当たりの電荷蓄積量を向上させなくてもよく、また、高い誘電率のキャパシタ誘電体材料を開発する必要がない。つまり、構造が複雑でないため作り易いうえ、プロセスの煩雑化に伴う製造コストの上昇がない。
また、ビット線が１本でセル面積が小さく、高集積化が可能であり、また、ロジック用トランジスタを大きな変更なしに用いることができるためＣＭＯＳロジックプロセスとの整合性が良く、ＤＲＡＭ機能を少ない工程でロジック回路との混載を実現可能である。
【００２２】
【発明の実施の形態】
図１は、本発明に係る半導体装置としてのゲインセルの一実施形態を示す回路図である。
【００２３】
このゲインセルＧＭＣは、図１に示すように、読み出しトランジスタＴＲ、書き込みトランジスタＴＷ、キャパシタＣＡＰ、ビット線ＢＬ、ワード線ＷＬ、コントロールゲート線ＣＧＬを有している。
なお、図１において、ＴＡはキャパシタＣＡＰの第１電極、ＴＢはキャパシタＣＡＰの第２電極、ＷＧは書き込みトランジスタＴＷのゲート端子、ＷＡは書き込みトランジスタＴＷの一方のソース／ドレイン端子、ＷＢは書き込みトランジスタの他方のソース／ドレイン端子、ＲＧは読み出しトランジスタＴＲのゲート端子、ＲＡは読み出しトランジスタＴＲの一方のソース／ドレイン端子、ＲＢは読み出しトランジスタＴＲの他方のソース／ドレイン端子をそれぞれ示している。
【００２４】
セルＧＭＣは、たとえばメモリセルアレイ内にｍ個×ｎ個（ｍ，ｎ：任意の自然数）がマトリックス状に配置される。
このアレイ構成の場合、同一行に配置されたメモリセルのキャパシタＣＡＰの第１電極ＴＡは共通のワード線ＷＬに接続される。
また、同一列に配置されたメモリセルの書き込みトランジスタＴＷのゲート端子ＷＧが共通のコントロールゲート線ＣＧＬに接続される。
さらに、同一列に配置されたメモリセルの読み出しトランジスタＴＲの一方のソース／ドレイン端子ＲＡが共通のビット線ＢＬに接続される。
また、ビット線ＢＬは、たとえば参照セルが接続された図示しないラッチ型のセンスアンプに接続される。
このようにゲインセルＧＭＣをメモリセルアレーとし、メモリ周辺回路を付加し、ＬＳＩチップ内にロジック回路（図１には図示せず）と混載される。
【００２５】
書き込みトランジスタＴＷ、および読み出しトランジスタＴＲは、絶縁ゲート型電界効果トランジスタ、たとえばｎチャネルＭＯＳ（ＮＭＯＳトランジスタ）により構成される。
【００２６】
書き込みトランジスタＴＷは、ゲート端子ＷＧがコントロールゲート線ＣＧＬに接続され、一方のソース／ドレイン端子ＷＡがビット線ＢＬに接続され、他方のソース／ドレイン端子ＷＢがキャパシタＣＡＰの第２電極ＴＢに接続されている。
読み出しトランジスタＴＲは、ゲート端子ＲＧがキャパシタＣＡＰの第２電極ＴＢに接続され、一方のソース／ドレイン端子ＲＡがビット線ＢＬに接続され、他方のソース／ドレイン端子ＲＢが基準電圧Ｖss（接地電圧ＧＮＤ）の供給ラインに接続されている。
そして、キャパシタＣＡＰの第２電極ＴＢ、並びに、これに接続された書き込みトランジスタＴＷの他方のソース／ドレイン端子ＷＢおよび読み出しトランジスタＴＲのゲート端子ＲＧの接続中点により、メモリセルＧＭＣの記憶ノードＳＮが構成されている。
【００２７】
キャパシタＣＡＰは、第１電極ＴＡがワード線ＷＬに接続されている。
このキャパシタＣＡＰは、大容量である必要はないことから、たとえば２つの金属配線間に絶縁体（層）を形成した、いわゆるＭＩＭ(Metal Insulator Metal) 型の容量により構成される。
たとえば、第１電極ＴＡはアルミニウム（Ａｌ）等のワード線ＷＬと同一の金属配線により構成され、第２電極はロジック回路用の金属配線により構成される。
そして、絶縁体としては、たとえばプラズマＣＶＤにより形成された窒化膜（以下、プラズマ窒化膜という）により形成される。
【００２８】
このような構成を有するキャパシタＣＡＰについてさらに考察する。
キャパシタＣＡＰに蓄積される電荷は主として、接合リークによって失われるが、典型的なリーク値として１ｆＡを仮定する。
保持すべき電位差を１Ｖとし、放電時間（データ保持時間）を６００ｍｓとすれば、保持電荷は次のようになる。
【００２９】
【数１】
６００ｍｓ×１ｆＡ＝０．６ｆＣ
【００３０】
また、キャパシタＣＡＰの容量は次のようになる。
【００３１】
【数２】
０．６ｆＣ／１Ｖ＝０．６ｆＦ
【００３２】
ここで、キャパシタＣＡＰの電極面積として、８Ｆ2 （Ｆはデザインルール）を仮定すると、Ｆ＝０．１３μｍのとき、８Ｆ2 ＝０．１３５２μｍ2 で、比誘電率＝７の誘電体を用いるとすれば、絶縁体の膜厚ｄは、以下のように、１４ｎｍとなる。
【００３３】
【数３】
ｄ＝(7・8.854e-12 ・0.1352e-12)/(0.6e-15) ＝１４ｅ-9［ｍ］
【００３４】
以上の条件は、絶縁膜としてプラズマ窒化膜を利用すれば、十分に実現することが可能である。
また、キャパシタＣＡＰは、複雑な汎用ＤＲＡＭのようなキャパシタではなく、平行平板型キャパシタで良い。
さらに、プラズマ窒化膜はＡｌ等の配線が形成された後でも利用できる低温プロセスであることから、上述したようにロジック回路用の配線層を流用したＭＩＭ型キャパシタとすることが可能である。
【００３５】
次に、図１の単一ビット線タイプのメモリセルＧＭＣのパターンおよび断面の構造例を図２および図３に関連付けて説明する。
図２は、本実施形態に係るメモリセルＧＭＣのパターン図、図３（ａ）は図２のＡ−Ａ線における断面図、図３（ｂ）は図２のＢ−Ｂ線における断面図である。なお、本実施形態においては、コントロールゲート線ＣＧＬとビット線ＢＬが平行になるよう配置されているが、コントロールゲート線ＣＧＬとワード線ＷＬが平行になるよう配置してもよい。
【００３６】
図３に示すように、本実施形態に係るメモリセルＧＭＣは、たとえばＡｌからなる４層の第１〜第４の金属配線層ＭＴＬ１〜ＭＴＬ４を有している。第１の金属配線層ＭＴＬ１は、書き込みトランジスタＴＷのドレインと読み出しトランジスタＴＲのゲートとを接続する層である。第２の金属配線層ＭＬＴ２は、コントロールゲート線ＣＧＬを構成する層である。第３の金属配線層ＭＬＴ３は、キャパシタＣＡＰの第２電極（積層構造として見た場合、下部電極）ＴＢを構成する層である。第４の金属配線層ＭＬＴ４は、キャパシタＣＡＰの第１電極（積層構造として見た場合、上部電極）ＴＡはワード線ＷＬを兼用する層である。
【００３７】
また、ワード線と書き込みトランジスタのコントロールゲート線ＣＧＬが独立している。
このため、キャパシタＣＡＰの容量と書き込みトランジスタＴＷのしきい値電圧の間に制限がない。
【００３８】
本メモリセルＧＭＣは、図３に示すように、シリコン等の半導体基板１０に、素子分離用のたとえばＳＴＩ(Shallow Trench Isolation)１１が形成され、ＳＴＩ１１にて分離されたアクティブ領域に、書き込みトランジスタＴＷ、および読み出しトランジスタＴＲが形成されている。
【００３９】
書き込みトランジスタＴＷおよび読み出しトランジスタＴＲは、ソース／ドレイン領域１２，１３間のチャネル形成領域上に形成されたゲート絶縁膜１４、ゲート絶縁膜１４上に形成されたポリシリコンからなるゲート電極１５、並びに窒化シリコン（ＳｉＮ）により形成されたサイドウォール１６を有している。
すなわち、書き込みトランジスタＴＷおよび読み出しトランジスタＴＲは、周辺回路としてのロジック回路を構成するＭＯＳトランジスタと同様の構造を有して、後述するように、通常のＭＯＳトランジスタと同様のプロセスで形成される。
【００４０】
そして、書き込みトランジスタＴＷおよび読み出しトランジスタＴＲを覆うように形成され、その上面が平坦化されている第１層間絶縁膜１７上に、第１の金属配線層ＭＬＴ１が形成されている。
この第１層間絶縁膜１７には、第１の金属配線層ＭＬＴ１の下面から書き込みトランジスタＴＷの他方のソース／ドレイン端子ＷＢに達するコンタクトホールＣ１、および読み出しトランジスタＴＲのゲート電極ＧＲに達するコンタクトホールＣ２が形成され、これらコンタクトホールＣ１，Ｃ２には、たとえばタングステン（Ｗ）からなるプラグＰＬＧ１，ＰＬＧ２がそれぞれ埋め込まれている。
すなわち、プラグＰＬＧ１、第１金属配線層ＭＬＴ１、プラグＰＬＧ２を介して、書き込みトランジスタＴＷの他方のソース／ドレイン端子ＷＢと読み出しトランジスタＴＲのゲート電極ＧＲが接続されている。
【００４１】
第１の金属配線層ＭＬＴ１を覆うように形成され、その上面が平坦化されている第２層間絶縁膜１８上に、コントロールゲート線ＣＧＬとしての第２の金属配線層ＭＬＴ２が形成されている。
そして、第２層間絶縁膜１８、第１層間絶縁膜１７には、第２の金属配線層ＭＬＴ２の下面から書き込みトランジスタＴＷのゲート電極ＧＷに達するコンタクトホールＣ３が形成され、このコンタクトホールＣ３には、ＷからなるプラグＰＬＧ３が埋め込まれている。
すなわち、プラグＰＬＧ３を介して、書き込みトランジスタＴＷのゲート電極ＧＷがコントロールゲート線ＣＧＬとしての第２の金属配線層ＭＬＴ２に接続されている。
【００４２】
さらに、第２の金属配線層ＭＬＴ２を覆うように形成され、その上面が平坦化された第３層間絶縁膜１９上に、キャパシタＣＡＰの第２電極ＴＡが形成されている。
そして、第３層間絶縁膜１９、第２層間絶縁膜１８には、第３の金属配線層ＭＬＴ３の下面から第１の金属配線層ＭＬＴ１に達するコンタクトホールＣ４が形成され、このコンタクトホールＣ４には、ＷからなるプラグＰＬＧ４が埋め込まれている。
すなわち、キャパシタＣＡＰの第１電極ＴＡには、プラグＰＬＧ４、第１の金属配線層ＭＬＴ１、プラグＰＬ１，ＰＬ２を介して、書き込みトランジスタＴＷの他方のソース／ドレイン端子ＷＢと読み出しトランジスタＴＲのゲート電極ＧＲが接続されている。
【００４３】
さらに、第３の金属配線層ＭＬＴ３の上面を除く周囲には、上面が第３の金属配線層ＭＬＴ３の上面より上位にある第４層間絶縁膜２０が形成されている。
そして、第３の金属配線層ＭＬＴ３の上面、および第４層間絶縁膜２０の上面に、キャパシタＣＡＰの絶縁体としてのプラズマ窒化膜ＩＮＳが形成され、プラズマ窒化膜ＩＮＳの上面に第４の金属配線層ＭＬＴ４が形成されている。
【００４４】
次に、図２および図３に示すような単位メモリセルＧＭＣの製造方法について、図面に関連付けて説明する。
図４および図５は製造方法を説明するための簡略断面図、図６、図７、および図８は製造方法を説明するための平面図である。
なお、図４および図５は、図２のＡ−Ａにおける断面図である。また、ここでは、拡散層等は省略する。また、以下の説明では、アニール、洗浄等は省略する。
【００４５】
（１）素子分離（ＳＴＩ）形成
まず、図４（ａ）および図６（ａ）に示すように、半導体基板１０の所定の領域にトレンチを形成した後、このトレンチ内に酸化絶縁膜を埋め込む形、すなわち通常の方法でＳＴＩ１１を形成する。
また、アクティブ領域には、ＮＭＯＳの場合はｐウェルが形成され、ｐチャネルＭＯＳの場合には、ｎウェルが形成される。そして、必要に応じてしきい値電圧調整用のイオン注入を行う。
【００４６】
（２）ゲート電極形成
次に、図４（ａ）に示すように、半導体基板１０のアクティブ領域上にゲート酸化膜１４を形成する。
ゲート酸化膜１４を形成後、図４（ａ）および図６（ｂ）に示すように、ゲート電極材料としてポリシリコンを用い、ＣＶＤ等でゲート電極１５を形成し、イオン注入などの手段でドーピングを行い、低抵抗化する。
なお、その場でドーピングしたポリシリコンを用いても良いし、上層側からＷ／ＷＮ／ポリシリコンの積層構造であるいわゆるポリメタル構造等にしてもよい。
電極の加工は、まず、ＳｉＮをフォトレジスト（ＰＲ）をマスクに加工してから、ＳｉＮのマスクでエッチングを行う。
【００４７】
（３）コンタクト形成１
ＬＤＤイオン注入の後、図４（ｂ）に示すように、ＳｉＮ膜をＣＶＤで形成し、エッチバックによりサイドウーオール１６を形成する。
その後、第１層間絶縁膜１７を形成し、好ましくは平坦化した後、図４（ｂ）および図６（ｃ）に示すように、まず、半導体基板１１へのコンタクトホールＣ１、次に、読み出しトランジスタＴＲ用のゲート電極１５へのコンタクトホールＣ２を形成する。
なお、通常コンタクト形成前に低抵抗化のため、ロジック部のソース／ドレインのシリサイド化が行われるが、本説明のＤＲＡＭ部は層間絶縁膜で覆い、シリサイド化されないようにする（シリサイド化により、接合リークが増加するのを防止する）。
【００４８】
（４）ＴＲのゲートとＴＷのソース／ドレインを接続
次に、図４（ｂ）および図７（ｄ）に示すように、Ｗ等によりコンタクトホールＣ１，Ｃ２内にプラグＰＬＧ１，ＰＬＧ２を形成した後、第１層間絶縁膜１７上に第１の金属配線層ＭＴＬ１を形成して、書き込みトランジスタＴＷのソース／ドレインと読み出しトランジスタＴＲのゲート電極１５とを接続する。
【００４９】
（５）コンタクト形成２
図５（ｃ）に示すように、第２層間絶縁膜１８を形成し、好ましくは平坦化した後、図７（ｅ）に示すように，書き込みトランジスタＴＷ用のゲート電極用コンタクトホールＣ３を形成する。
次に、プラグＰＬＧ３をＷ等で形成する。
【００５０】
（６）ＣＧ配線形成
そして、図５（ｃ）および図７（ｆ）に示すように、第２層間絶縁膜１８上に、プラグＰＬＧ３同士（コンタクトホールＣ３同士）を接続するコントロールゲート線ＣＧＬとしての第２の金属配線層ＭＬＴ２を形成する。
【００５１】
（７）キャパシタ下部電極用コンタクト形成
図５（ｄ）に示すように、第３層間絶縁膜１９を形成し、好ましくは平坦化した後、図８（ｇ）に示すように、第３層間絶縁膜１９、第２層間絶縁膜１８に金属配線層ＭＬＴ１に達するキャパシタ下部電極用コンタクトホールＣ４を形成する。
【００５２】
（８）キャパシタ下部電極形成
図５（ｄ）に示すように、コンタクトホールＣ４に、ＷからなるプラグＰＬＧ４を形成する。
そして、図５（ｄ）および図８（ｈ）に示すように、キャパシタＣＡＰの第２電極ＴＡ（下部電極）を形成する。
【００５３】
（９）ＷＬ形成
図５（ｄ）に示すように、第４層間絶縁膜２０を形成し、好ましくは平坦化した後、キャパシタ下部電極に窓開けし、プラズマ−ＳｉＮ等のキャパシタ絶縁膜ＩＮＳを形成する。
そして、図５（ｄ）および図８（ｉ）に示すように、キャパシタＣＡＰの第１電極ＴＡ（上部電極）およびワード線ＷＬとしての第４の金属配線層ＭＬＴ４を形成する。
なお、この工程で、周辺回路と並行して製造する場合には、増加するマスクは１枚である。
また、ＤＲＡＭセル部以外でプラズマ窒化膜が不要な場合には、さらにマスクを１枚追加することにより、不要部を除去することができる。
【００５４】
以上により、単位セルの製造が完了する。
【００５５】
図９は、以上のように製造されるメモリセルＧＭＣをマトリクス状に配置した場合のレイアウトの一例を示す図である。
このレイアウトでは、図９に示すように、ワード線ＷＬとしての第４の金属配線層ＭＴＬ４と、コンタクトホールＣ１とＣ２を接続する第１の金属配線層ＭＴＬ１とを平行になるように形成し、これに直交する方向にコンタクトホールＣ３同士を接続するコントロールゲート線ＣＧＬとしての第２の金属配線層ＭＴＬ２を形成している。
【００５６】
このレイアウトの場合、設計ルールＦを用いてセル面積を考察すると、１５Ｆ2 となり、キャパシタ面積は８Ｆ2 となる。
図９のレイアウトにしない場合には、セル面積は１６Ｆ2 あるいはそれ以上になると考察される。
したがって、本レイアウトによりセル面積を小さくでき、ひいてはコスト低減を実現できる。
【００５７】
次に、上記構成によるメモリセルＧＭＣの書き込み、消去、および読み出し動作について説明する。
【００５８】
書き込み動作
まず、選択セルが接続されたワード線ＷＬが接地電位に設定され、ビット線ＢＬが高電位（ハイレベルＨ；電源電圧レベル）に設定され、コントロールゲート線ＣＧＬが高電位（ハイレベルＨ；電源電圧レベル）に設定される。
これにより、書き込みトランジスタＴＷが導通状態となり、キャパシタＣＡＰにビット線ＢＬの電荷が蓄積される。
この場合、キャパシタＣＡＰにおいては、第２電極ＴＢが第１電極ＴＡに対して高電位となる。
そして、キャパシタＣＡＰに蓄積された電荷により、読み出しトランジスタＴＲのしきい値ＶthR が実効的に低くなる。
【００５９】
消去動作
まず、選択セルが接続されたワード線ＷＬが接地電位に設定され、ビット線ＢＬが接地電位に設定され、コントロールゲート線ＣＧＬが高電位（ハイレベルＨ；電源電圧レベル）に設定される。
これにより、書き込みトランジスタＴＷが導通状態となり、キャパシタＣＡＰに蓄積された電荷は、ビット線ＢＬに放電される。
この場合、キャパシタＣＡＰにおいては、第１電極ＴＡと第２電極ＴＢは同電位となる。
その結果、読み出しトランジスタＴＲのしきい値ＶthR は初期値に保持される。
【００６０】
読み出し動作
まず、選択セルが接続されているコントロールゲート線ＣＧＬが接地電位に設定され、ワード線ＷＬが接地電位に設定され、ビット線ＢＬが高電位（ハイレベルＨ；電源電圧レベル）に設定された後、電気的に浮遊状態とされる。
これにより、書き込みトランジスタＴＷは非導通状態に保持され、このときキャパシタＣＡＰに、読み出しトランジスタＴＲを導通させるに十分な電荷が蓄積されていれば、読み出しトランジスタＴＲが導通状態となり、ビット線ＢＬの電荷が基準電圧Ｖssの供給ラインに流れ、ビット線電位が低下する。
一方、キャパシタＣＡＰに、読み出しトランジスタＴＲを導通させるに十分な電荷が蓄積されていなければ、読み出しトランジスタＴＲは非導通状態に保持される。したがって、ビット線ＢＬの電位は低下しない。
そして、所定時間内にビット線電位に上記のいずれかの状態が生じるか否かで、書き込まれたデータの違いが判別される。
【００６１】
本実施形態によれば、ビット線ＢＬと、ワード線ＷＬと、コントロールゲート線ＣＧＬと、第１電極ＴＡがワード線ＷＬに接続されたキャパシタＣＡＰと、ビット線ＢＬと所定の電位点との間に接続され、ゲート電極がキャパシタＣＡＰの第２電極ＴＢに接続されたＮＭＯＳからなる読み出しトランジスタＴＲと、ビット線ＢＬとキャパシタＣＡＰの第２電極ＴＢとの間に接続され、ゲート電極がコントロールゲート線ＣＧＬに接続されたＮＭＯＳからなる書き込みトランジスタＴＷとを設けたので、１トランジスタ−１キャパシタ型ＤＲＡＭセルのように、キャパシタ容量がビット線の読み出しデータの大きさ（振幅）を決める訳ではなく、比較的小さな容量値ですむ。
そして、本実施形態に係るＤＲＡＭゲインセルでは、キャパシタの容量値が小さくても、セル動作が安定しており、ノイズに強く、誤動作が少ない。
大容量のキャパシタを必要とせず、キャパシタの単位面積当たりの蓄積電荷量を上げるための複雑な電極構造、電極や誘電体膜の材料を新たに開発する必要がない。
【００６２】
また、本実施形態に係る半導体装置では、メモリセル内のビット線ＢＬが１本であり、このビット線ＢＬに書き込みトランジスタＴＷと読み出しトランジスタＴＲがともに接続されている。したがって、セル面積を小さくでき、高集積化が可能である。
また、バルク型トランジスタを用いるためＣＭＯＳロジックプロセスとの整合性が良く、ＤＲＡＭ機能を少ない工程でロジックＩＣチップに追加することが可能となる。
【００６３】
以上より、製造プロセスの簡略化、低コスト化でき動作信頼性が高いメモリ−ロジック混載ＩＣが本発明によって実現可能となる。
【００６４】
【発明の効果】
本発明に係る半導体装置によれば、精度に影響を与えることなくセル面積の縮小が可能で、また配線層数を低減できる。
そして、バルク型の場合は、ＣＭＯＳロジックプロセスとの整合性が良く、ＤＲＡＭ機能を少ない工程でロジックＩＣチップに追加することできるという利点がある。
以上より、複雑な製造プロセスを追加することなく、低コスト化でき動作信頼性が高いメモリ−周辺回路（ロジック回路）との混載回路が実現可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置としてのゲインセルの一実施形態を示す回路図である。
【図２】本実施形態に係るメモリセルのパターン図である。
【図３】（ａ）は図２のＡ−Ａ線における断面図、（ｂ）は図２のＢ−Ｂ線における断面図である。
【図４】本発明に係るメモリセルの製造方法を説明するための断面図である。
【図５】本発明に係るメモリセルの製造方法を説明するための断面図である。
【図６】本発明に係るメモリセルの製造方法を説明するための平面図である。
【図７】本発明に係るメモリセルの製造方法を説明するための平面図である。
【図８】本発明に係るメモリセルの製造方法を説明するための平面図である。
【図９】本発明に係るＤＲＡＭゲインセルのレイアウトの一例を示す図である。
【図１０】１トランジスタ−１キャパシタ型ＤＲＡＭセルの回路図である。
【符号の説明】
ＧＭＣ…ＤＲＡＭゲインセル（メモリセル）、ＴＷ…書き込みトランジスタ、ＴＲ…読み出しトランジスタ、ＣＡＰ…キャパシタ、ＷＬ…ワード線、ＣＧＬ…コントロールゲート線、ＢＬ…ビット線、１０…半導体基板、１１…素子分離絶縁層（ＳＴＩ）、１２，１３…ソース／ドレイン、１４…ゲート絶縁膜、１５…ゲート電極、１６…サイドウォール、１７…第１層間絶縁膜、１８…第２層間絶縁膜、１９…第３層間絶縁膜、２０…第４層間絶縁膜、ＭＴＬ１…第１の金属配線層、ＭＴＬ２…第２の金属配線層、ＭＴＬ３…第３の金属配線層、ＭＴＬ４…第４の金属配線層、ＩＮＳ…絶縁体、Ｃ１〜Ｃ４…コンタクトホール、ＰＬＧ１〜ＰＬＧ４…プラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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