(57)【特許請求の範囲】
【請求項１】
受信ビームフォーマであって、
複数の振動素子Ｅの信号サンプルが複数のチャネルビームフォーマ入力Ｎに結合される、１つまたは複数のビームフォーマチャネルＥ／Ｎであって、各ビームフォーマチャネルが、
所定のサンプリングレートｆｓで複数の振動素子Ｅから生じる信号サンプルを受信するように構成された複数のチャネルビームフォーマ入力Ｎであって、各チャネルビームフォーマ入力Ｎが固有の振動素子Ｅに対応付けられた、複数のチャネルビームフォーマ入力Ｎと、
前記複数のチャネルビームフォーマ入力Ｎの各々に対応付けられて前記複数のチャネルビームフォーマ入力Ｎに結合された複数の入力と、出力と、を有する多重化処理部であって、Ｎｆｓのレートで前記複数のチャネルビームフォーマ入力Ｎにおいて受信された振動素子信号サンプルを多重化するように構成された多重化処理部と、
前記多重化処理部の出力に結合された入力と、遅延制御入力と、出力と、を有する遅延メモリであって、受信された振動素子信号サンプルをＮｆｓのレートで保存するように構成された遅延メモリと、
前記遅延メモリの出力に結合された入力と、アポダイゼーション制御入力と、出力と、を有するアポダイゼーション乗算器であって、前記遅延メモリによって出力された各振動素子信号サンプルに対応する前記アポダイゼーション制御入力からのアポダイゼーション加重値を受信し、前記各振動素子信号サンプルに前記アポダイゼーション加重値をアポダイゼーション（乗算）するように構成されたアポダイゼーション乗算器と、
前記複数のチャネルビームフォーマ入力Ｎに対応する複数の多重分離レジスタであって、各多重分離レジスタが各振動素子と対応付けられており、各多重分離レジスタが、前記アポダイゼーション乗算器の出力に結合された入力と、出力と、を有し、各多重分離レジスタが、各振動素子のアポダイゼーションされた信号サンプルを保存するように構成された複数の多重分離レジスタと、
前記複数の多重分離レジスタに対応する複数の加算コントローラであって、各加算コントローラが、多重分離レジスタの出力に結合された入力と、遅延制御入力と、出力と、を有し、各加算コントローラが、加算コントローラに入力された信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することで、各振動素子のアポダイゼーションされた信号サンプルをアップサンプリングし、全体的な遅延の遅延制御入力からのサブサンプル部分を保存し、前記サブサンプル部分に応じて振動素子のアポダイゼーションされた信号サンプルまたはゼロ値サンプルのいずれかを出力するように構成された複数の加算コントローラと、
を備える、１つまたは複数のビームフォーマチャネルＥ／Ｎと、
前記複数の加算コントローラに対応する１つまたは複数のサブ加算器であって、各サブ加算器が、チャネルの数Ｅ／Ｎに対応する複数の入力であって、各入力が同一タイミング遅延を有する加算コントローラからの各出力に結合された複数の入力と、出力と、を有し、各サブ加算器が、同一タイミング遅延を有する加算コントローラからの、遅延され、アポダイゼーションされ、アップサンプリングされた振動素子信号サンプルを加算するように構成された１つまたは複数のサブ加算器と、
前記１つまたは複数のサブ加算器に対応する１つまたは複数の遅延部であって、各遅延部が、サブ加算器の出力に結合された入力と、出力と、を有し、各遅延部がその遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルを、前記複数の遅延部のその他の全ての遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルに時間的に整列させるように構成された１つまたは複数の遅延部と、
前記複数の遅延部に対応する１つまたは複数の入力であって、各入力が遅延部の出力に結合された１つまたは複数の入力と、出力と、を有する加算器であって、遅延され、アポダイゼーションされ、アップサンプリングされ、加算され、時間的に整列された前記複数の振動素子信号サンプルの全てを加算するように構成された加算器と、
前記加算器の出力に結合された入力と、受信ビームフォーマ出力と、を有する補間フィルタであって、前記加算器において加算された信号サンプルをフィルタリングし、前記所定のサンプリングレートｆｓでビーム形成信号を出力するように構成された補間フィルタと、
前記１つまたは複数のビームフォーマチャネルのアポダイゼーション乗算器に結合されたアポダイゼーション制御出力を有するアポダイゼーションコントローラであって、各ビームフォーマチャネルのアポダイゼーション乗算器に対して、前記遅延メモリから出力される遅延された各振動素子信号サンプルについてのアポダイゼーション加重値を出力するように構成されたアポダイゼーションコントローラと、
前記１つまたは複数のビームフォーマチャネルの遅延メモリおよび加算コントローラに結合された遅延制御出力を有する遅延コントローラであって、各ビームフォーマチャネルの遅延メモリから、所定の遅延でＮｆｓのレートで各振動素子の信号サンプルを出力し、各ビームフォーマチャネルの加算コントローラをサブサンプル部分により制御して部分的な合計を生成するように構成された遅延コントローラと、
を備え、
前記アポダイゼーション乗算器、前記多重分離レジスタおよび前記加算コントローラがＮｆｓのレートで動作する、
ことを特徴とする受信ビームフォーマ。
【請求項２】
請求項１に記載の受信ビームフォーマであって、
各ビームフォーマチャネルの遅延メモリが、チャネルビームフォーマ入力の数Ｎに対応する複数の所定のメモリ領域をさらに備える、
ことを特徴とする受信ビームフォーマ。
【請求項３】
請求項２に記載の受信ビームフォーマであって、
前記所定のメモリ領域がサーキュラーメモリとして構成される、
ことを特徴とする受信ビームフォーマ。
【請求項４】
請求項１に記載の受信ビームフォーマであって、
前記補間フィルタがローパスフィルタとして構成される、
ことを特徴とする受信ビームフォーマ。
【請求項５】
請求項１に記載の受信ビームフォーマであって、
前記所定の遅延がプログラムを介して制御される、
ことを特徴とする受信ビームフォーマ。
【請求項６】
対応する数の振動素子Ｎから取得される複数の信号サンプルを所定のサンプリングレートｆｓで受信し、
各振動素子に対応する前記受信された信号サンプルを遅延メモリの所定の部分にＮｆｓのレートで保存し、
各振動素子に対応する前記保存された信号サンプルを所定の遅延のあと所定の順序で出力し、
各振動素子に対応する遅延された信号サンプルに加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、
遅延され、アポダイゼーションされた信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することによって、各振動素子に対応する前記遅延され、アポダイゼーションされた信号サンプルをアップサンプリングし、
各振動素子ごとに、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルを時間的に整列させ、
複数の振動素子の各々に対応する前記時間的に整列され、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの全てを加算し、
前記加算された信号サンプルをフィルタリングしてビーム形成信号を形成する、
ことを特徴とするビーム形成方法。
【請求項７】
請求項６に記載のビーム形成方法であって、
ローパスフィルタを用いてフィルタリングを行う、
ことを特徴とするビーム形成方法。
【請求項８】
請求項６に記載のビーム形成方法であって、
前記所定の遅延がプログラムを介して制御される、
ことを特徴とするビーム形成方法。
【請求項９】
対応する数の振動素子から取得される複数の信号サンプルストリームＥを所定のサンプリングレートｆｓで受信し、
前記複数の信号サンプルストリームＥを複数のチャネルに分割して１チャネル当たり一定の数の信号ストリームＮとし、
各チャネル毎に、
各振動素子に対応する前記受信された信号サンプルストリームに含まれる信号サンプルを遅延メモリの所定の部分にＮｆｓのレートで保存し、
各振動素子に対応する前記保存された信号サンプルを所定の遅延のあと所定の順序で出力し、
各振動素子に対応する遅延された信号サンプルに加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、
遅延され、アポダイゼーションされた信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することにより、各振動素子に対応する前記遅延され、アポダイゼーションされた信号サンプルをアップサンプリングし、
各チャネルに対応した、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの信号サンプルストリームを、他のチャンネルに対応した、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの信号サンプルストリームと合計し、
前記遅延され、アポダイゼーションされ、アップサンプリングされ、加算された信号サンプルストリームの各々を時間的に整列させ、
前記時間的に整列され、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルストリームの全てを加算し、
前記加算された信号サンプルストリームをフィルタリングしてビーム形成信号を形成する、
ことを特徴とするビーム形成方法。
【請求項１０】
請求項９に記載のビーム形成方法であって、
ローパスフィルタを用いてフィルタリングを行う、
ことを特徴とするビーム形成方法。
【請求項１１】
請求項９に記載のビーム形成方法であって、
前記所定の遅延がプログラムを介して制御される、
ことを特徴とするビーム形成方法。
【請求項１２】
並列ビームを形成する受信ビームフォーマであって、
複数の振動素子Ｅの信号サンプルが複数のビームフォーマ入力Ｎに結合される、１つまたは複数のビームフォーマチャネルＥ／Ｎであって、各ビームフォーマチャネルが、
所定のサンプリングレートｆｓで複数の振動素子Ｅから生じる信号サンプルを受信するように構成された複数のビームフォーマ入力Ｎであって、各ビームフォーマ入力Ｎが固有の振動素子Ｅに対応付けられた、複数のビームフォーマ入力Ｎと、
前記複数のビームフォーマ入力Ｎの各々に対応付けられて前記複数のビームフォーマ入力Ｎに結合された複数の入力と、出力と、を有する多重化処理部であって、Ｎｆｓのレート（Ｎ＝Ｌ／Ｐ、Ｌは補間係数、Ｐは並列ビームの本数）で前記複数のビームフォーマ入力Ｎにおいて受信された振動素子信号サンプルを多重化するように構成された多重化処理部と、
前記多重化処理部の出力に結合された入力と、遅延制御入力と、出力と、を有する遅延メモリであって、受信された振動素子信号サンプルをＮｆｓのレートで保存し、各振動素子信号サンプルを、ＬｆｓのレートでＰ回に亘って各回ごとに所定の遅延の後に出力するように構成された遅延メモリと、
前記遅延メモリの出力に結合された入力と、アポダイゼーション制御入力と、出力と、を有するアポダイゼーション乗算器であって、前記遅延メモリによって出力された各振動素子信号サンプルに対応する前記アポダイゼーション制御入力からのアポダイゼーション加重値を受信し、前記各振動素子信号サンプルに前記アポダイゼーション加重値をアポダイゼーション（乗算）するように構成されたアポダイゼーション乗算器と、
各並列ビームＰ毎に、
前記複数のビームフォーマ入力Ｎに対応する複数の多重分離レジスタであって、各多重分離レジスタが各振動素子と対応付けられており、各多重分離レジスタが、前記アポダイゼーション乗算器の出力に結合された入力と、出力と、を有し、各多重分離レジスタが、各振動素子のアポダイゼーションされた信号サンプルを保存するように構成された複数の多重分離レジスタと、
前記複数の多重分離レジスタに対応する複数の加算コントローラであって、各加算コントローラが、多重分離レジスタの出力に結合された入力と、遅延制御入力と、出力と、を有し、各加算コントローラが、加算コントローラに入力された信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することで、各振動素子のアポダイゼーションされた信号サンプルをアップサンプリングし、全体的な遅延の遅延制御入力からの各並列ビームＰに関するサブサンプル部分を保存し、前記サブサンプル部分に応じて振動素子のアポダイゼーションされた信号サンプルまたはゼロ値サンプルのいずれかを出力するように構成された複数の加算コントローラと、
を備える、１つまたは複数のビームフォーマチャネルＥ／Ｎと、
さらに、各並列ビームＰ毎に、
前記複数の加算コントローラに対応する複数のサブ加算器であって、各サブ加算器が、チャネルの数Ｅ／Ｎに対応する複数の入力であって、各入力が同一タイミング遅延を有する加算コントローラからの各出力に結合された複数の入力と、出力と、を有し、各サブ加算器が、同一タイミング遅延を有する加算コントローラからの、遅延され、アポダイゼーションされ、アップサンプリングされた振動素子信号サンプルを加算するように構成された複数のサブ加算器と、
前記複数のサブ加算器に対応する複数の遅延部であって、各遅延部が、サブ加算器の出力に結合された入力と、出力と、を有し、各遅延部がその遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルを、前記複数の遅延部のその他の全ての遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルに時間的に整列させるように構成された複数の遅延部と、
前記複数の遅延部に対応する複数の入力であって、各入力が遅延部の出力に結合された複数の入力と、出力と、を有する加算器であって、遅延され、アポダイゼーションされ、アップサンプリングされ、加算され、時間的に整列された前記複数の振動素子信号サンプルの全てを加算するように構成された加算器と、
前記加算器の出力に結合された入力と、受信ビームフォーマ出力と、を有する補間フィルタであって、前記加算器において加算された信号サンプルをフィルタリングし、間引き、前記所定のサンプリングレートｆｓでビーム形成信号を出力するように構成された補間フィルタと、
を備え、
さらに、
前記アポダイゼーション乗算器に結合されたアポダイゼーション制御出力を有するアポダイゼーションコントローラであって、アポダイゼーション乗算器に対して、前記遅延メモリから出力される、各並列ビームＰに特有の遅延された各振動素子信号サンプルについてのアポダイゼーション加重値を出力するように構成されたアポダイゼーションコントローラと、
前記遅延メモリおよび複数の加算コントローラに結合された遅延制御出力を有する遅延コントローラであって、前記遅延メモリから各並列ビームＰに特有の所定の遅延でＬｆｓのレートで信号サンプルを出力し、各加算コントローラをサブサンプル部分により制御して各並列ビームＰごとに部分的な加算を生成するように構成された遅延コントローラと、
を備え、
前記アポダイゼーション乗算器、前記多重分離レジスタおよび前記加算コントローラがＬｆｓのレートで動作する、
ことを特徴とする受信ビームフォーマ。
【請求項１３】
請求項１２に記載の受信ビームフォーマであって、
各ビームフォーマチャネルの遅延メモリが、チャネルビームフォーマ入力の数Ｎに対応する複数の所定のメモリ領域をさらに備える、
ことを特徴とする受信ビームフォーマ。
【請求項１４】
請求項１３に記載の受信ビームフォーマであって、
前記所定のメモリ領域がサーキュラーメモリとして構成される、
ことを特徴とする受信ビームフォーマ。
【請求項１５】
請求項１２に記載の受信ビームフォーマであって、
前記補間フィルタがローパスフィルタとして構成される、
ことを特徴とする受信ビームフォーマ。
【請求項１６】
請求項１２に記載の受信ビームフォーマであって、
前記所定の遅延がプログラムを介して制御される、
ことを特徴とする受信ビームフォーマ。
【請求項１７】
対応する数の振動素子Ｅから取得される複数の信号サンプルを所定のサンプリングレートｆｓで受信し、
形成される並列ビームの本数Ｐを決定し、
１チャンネル当たりの入力信号の数であるＮ（Ｎ＝Ｌ／Ｐ、Ｌは補間係数）を決定し、
前記複数の信号サンプルのストリームＥを複数のチャネルに分割して１チャネル当たりの信号ストリームＮとし、
各チャネルごとに、
各振動素子に対応する前記受信された信号サンプルストリームに含まれる信号サンプルを遅延メモリの所定の複数の部分ＮにＮｆｓのレートで保存し、
各振動素子に対応する前記保存された信号サンプルをＰ回に亘って、各回ごとに異なる並列ビームについて、所定の遅延の後に出力し、
各振動素子に対応する遅延された信号サンプルに、各振動素子に対応した所定の加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、
Ｐ回に亘って各回ごとに異なる並列ビームＰについて、同一の振動素子に属する信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することにより、各振動素子に対応する遅延されてアポダイゼーションされた信号サンプルをアップサンプリングし、
各並列ビームＰごと、
全てのチャンネルのうちの、対応する、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルを加算してサブ加算を形成し、
遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルのサブ加算を時間的に整列させ、
遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの時間的に整列された全てのサブ加算を加算し、
前記サブ加算を加算して得られた信号サンプルをフィルタリングしてビーム形成信号を形成する、
ことを特徴とする並列ビーム形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、超音波画像処理に関する。より具体的には、本発明の各実施の形態は、受信された超音波ビームを集束（focusing）させるためのシステムおよび方法に関する。
【背景技術】
【０００２】
超音波イメージングにおいては、振動子（トランスデューサ）を用いて、例えば、検査対象である人体のような、媒体に対して超音波ビームを送信する。送信された各ビームは、人体における１つの部位における様々な不連続箇所により反射される。受信された超音波反射波（エコー）が電気信号に変換され、いくつかの処理工程を経て、最終的には、検査用に表示または印刷することが可能な画像に変換される。
【０００３】
超音波振動子は、小型矩形圧電素子のアレイである。１つのアレイにおけるこれらの素子のサブセットが、超音波ビームを送受信する際に用いられ、それぞれ、送信開口部（送信アパーチャ）または受信開口部（受信アパーチャ）と呼ばれる。この開口部の各素子によって受信された信号は、増幅およびフィルタリングされ、マルチチャネル受信ビームフォーマにおける１つのチャネルに入力される。
【０００４】
ビームフォーマは、直線方向に沿って集束されたビームを形成するために、１つの開口部における各素子からの信号に対して異なる遅延およびアポダイゼーション加重値を適用する。画像形成処理を高速化するためには、同一組（セット）の受信信号から、異なる方向に沿って集束された複数のビーム（並列ビーム）を同時に形成することが望ましい。そのまま実施すると、開口素子毎および並列ビーム（パラレルビーム）毎に異なるチャネルを用いることが必要となり、このため、ビームフォーマのコスト、サイズ、および電力消費が、１つの振動子アレイにおける素子の数と並列ビームの数の積に比例して増加する。開口部における素子の数および並列ビームの数を両方とも増加させることが望ましいので、ビームフォーマの複雑さが、超音波イメージングシステムにおける制約要因となる。
【０００５】
ビームフォーマのコスト、サイズ、および電力消費を低減させるために、チャネルまたはチャネル各部のハードウェアを共有して２つまたはそれ以上の並列ビームを形成することが知られている。但し、この場合であっても、開口部における振動子素子毎に一組のチャネルハードウェアの部品が必要となる。
【０００６】
ビームフォーマを簡素化するために、合成開口技術を用いる。合成開口では、受信開口毎に複数の送信イベントを用い、各々の送信後に、受信開口の異なる素子サブセットにおいて信号が受信される。各ビームは、複数の送信／受信イベントの間に受信された信号から復元される。これにより、受信チャネルの数を減少させることができるが、補助的な回路は複雑化する。また、この方法では、モーションアーティファクトという欠点があり、その補正のために、ビームフォーマ回路が更に複雑になる。
【０００７】
開口部の中心に対して対称である各素子からの信号を加算し、２つの素子からの信号の加算毎に１つのチャネルを用いることによって、チャネルの数を１／２に減らすことができる。但し、このアプローチは、ビームがその向きを走査（steered）されていない場合にしかうまくいかず、並列ビームに十分に適したものではない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の発明者は、超音波受信ビームフォーマのハードウェアを簡素化するようなシステムおよび方法とすることが望ましいであろうということに気がついた。受信ビームフォーマの各々のチャネルによって、２つまたはそれ以上の開口素子からの信号サンプルが多重化されメモリの異なる部分に保存される。各信号は遅延され時分割多重方式にてアポダイゼーションされ、出力において多重分離され、アップサンプリングされたレートで動作する異なる加算部において部分的に加算される。さらに、これらの部分的な加算は、時間的に整列（time-aligned）して出力され、これらを加算して総ビーム加算を生成する。このビーム加算が、補間フィルタにおいて、フィルタリングされ、間引きされ、ビーム形成（beamformed）信号を生成する。
【課題を解決するための手段】
【０００９】
本発明の１つの態様は、受信ビームフォーマである。この態様による受信ビームフォーマは、複数の振動素子Ｅの信号サンプルが複数のチャネルビームフォーマ入力Ｎに結合される、１つまたは複数のビームフォーマチャネルＥ／Ｎであって、各ビームフォーマチャネルが、所定のサンプリングレートｆｓで複数の振動素子Ｅから生じる信号サンプルを受信するように構成された複数のチャネルビームフォーマ入力Ｎであって、各チャネルビームフォーマ入力Ｎが固有の振動素子Ｅに対応付けられた、複数のチャネルビームフォーマ入力Ｎと、前記複数のチャネルビームフォーマ入力Ｎの各々に対応付けられて前記複数のチャネルビームフォーマ入力Ｎに結合された複数の入力と、出力と、を有する多重化処理部であって、Ｎｆｓのレートで前記複数のチャネルビームフォーマ入力Ｎにおいて受信された振動素子信号サンプルを多重化するように構成された多重化処理部と、前記多重化処理部の出力に結合された入力と、遅延制御入力と、出力と、を有する遅延メモリであって、受信された振動素子信号サンプルをＮｆｓのレートで保存するように構成された遅延メモリと、前記遅延メモリの出力に結合された入力と、アポダイゼーション制御入力と、出力と、を有するアポダイゼーション乗算器であって、前記遅延メモリによって出力された各振動素子信号サンプルに対応する前記アポダイゼーション制御入力からのアポダイゼーション加重値を受信し、前記各振動素子信号サンプルに前記アポダイゼーション加重値をアポダイゼーション（乗算）するように構成されたアポダイゼーション乗算器と、前記複数のチャネルビームフォーマ入力Ｎに対応する複数の多重分離レジスタであって、各多重分離レジスタが各振動素子と対応付けられており、各多重分離レジスタが、前記アポダイゼーション乗算器の出力に結合された入力と、出力と、を有し、各多重分離レジスタが、各振動素子のアポダイゼーションされた信号サンプルを保存するように構成された複数の多重分離レジスタと、前記複数の多重分離レジスタに対応する複数の加算コントローラであって、各加算コントローラが、多重分離レジスタの出力に結合された入力と、遅延制御入力と、出力と、を有し、各加算コントローラが、加算コントローラに入力された信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することで、各振動素子のアポダイゼーションされた信号サンプルをアップサンプリングし、全体的な遅延の遅延制御入力からのサブサンプル部分を保存し、前記サブサンプル部分に応じて振動素子のアポダイゼーションされた信号サンプルまたはゼロ値サンプルのいずれかを出力するように構成された複数の加算コントローラと、を備える、１つまたは複数のビームフォーマチャネルＥ／Ｎと、前記複数の加算コントローラに対応する１つまたは複数のサブ加算器であって、各サブ加算器が、チャネルの数Ｅ／Ｎに対応する複数の入力であって、各入力が同一タイミング遅延を有する加算コントローラからの各出力に結合された複数の入力と、出力と、を有し、各サブ加算器が、同一タイミング遅延を有する加算コントローラからの、遅延され、アポダイゼーションされ、アップサンプリングされた振動素子信号サンプルを加算するように構成された１つまたは複数のサブ加算器と、前記１つまたは複数のサブ加算器に対応する１つまたは複数の遅延部であって、各遅延部が、サブ加算器の出力に結合された入力と、出力と、を有し、各遅延部がその遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルを、前記複数の遅延部のその他の全ての遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルに時間的に整列させるように構成された１つまたは複数の遅延部と、前記複数の遅延部に対応する１つまたは複数の入力であって、各入力が遅延部の出力に結合された１つまたは複数の入力と、出力と、を有する加算器であって、遅延され、アポダイゼーションされ、アップサンプリングされ、加算され、時間的に整列された前記複数の振動素子信号サンプルの全てを加算するように構成された加算器と、前記加算器の出力に結合された入力と、受信ビームフォーマ出力と、を有する補間フィルタであって、前記加算器において加算された信号サンプルをフィルタリングし、前記所定のサンプリングレートｆｓでビーム形成信号を出力するように構成された補間フィルタと、前記１つまたは複数のビームフォーマチャネルのアポダイゼーション乗算器に結合されたアポダイゼーション制御出力を有するアポダイゼーションコントローラであって、各ビームフォーマチャネルのアポダイゼーション乗算器に対して、前記遅延メモリから出力される遅延された各振動素子信号サンプルについてのアポダイゼーション加重値を出力するように構成されたアポダイゼーションコントローラと、前記１つまたは複数のビームフォーマチャネルの遅延メモリおよび加算コントローラに結合された遅延制御出力を有する遅延コントローラであって、各ビームフォーマチャネルの遅延メモリから、所定の遅延でＮｆｓのレートで各振動素子の信号サンプルを出力し、各ビームフォーマチャネルの加算コントローラをサブサンプル部分により制御して部分的な加算を生成するように構成された遅延コントローラと、を備え、前記アポダイゼーション乗算器、前記多重分離レジスタおよび前記加算コントローラがＮｆｓのレートで動作する、ことを特徴とする。
【００１０】
本発明のもう１つの態様は、ビーム形成方法である。この態様によるビーム形成方法は、対応する数の振動素子Ｎから取得される複数の信号サンプルを所定のサンプリングレートｆｓで受信し、各振動素子に対応する前記受信された信号サンプルを遅延メモリの所定の部分にＮｆｓのレートで保存し、各振動素子に対応する前記保存された信号サンプルを所定の遅延のあと所定の順序で出力し、各振動素子に対応する遅延された信号サンプルに加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、遅延され、アポダイゼーションされた信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することによって、各振動素子に対応する前記遅延され、アポダイゼーションされた信号サンプルをアップサンプリングし、各振動素子ごとに、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルを時間的に整列させ、複数の振動素子の各々に対応する前記時間的に整列され、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの全てを加算し、前記加算された信号サンプルをフィルタリングしてビーム形成信号を形成する、ことを特徴とする。
【００１１】
本発明のもう１つの態様は、ビーム形成方法である。この態様によるビーム形成方法は、対応する数の振動素子から取得される複数の信号サンプルストリームＥを所定のサンプリングレートｆｓで受信し、前記複数の信号サンプルストリームＥを複数のチャネルに分割して１チャネル当たり一定の数の信号ストリームＮとし、各チャネル毎に、各振動素子に対応する前記受信された信号サンプルストリームに含まれる信号サンプルを遅延メモリの所定の部分にＮｆｓのレートで保存し、各振動素子に対応する前記保存された信号サンプルを所定の遅延のあと所定の順序で出力し、各振動素子に対応する遅延された信号サンプルに加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、遅延され、アポダイゼーションされた信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することにより、各振動素子に対応する前記遅延され、アポダイゼーションされた信号サンプルをアップサンプリングし、各チャネルに対応した、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの信号サンプルストリームを、他のチャンネルに対応した、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの信号サンプルストリームと加算し、前記遅延され、アポダイゼーションされ、アップサンプリングされ、加算された信号サンプルストリームの各々を時間的に整列させ、前記時間的に整列され、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルストリームの全てを加算し、前記加算された信号サンプルストリームをフィルタリングしてビーム形成信号を形成する、ことを特徴とする。
【００１２】
本発明の１つの態様は、並列ビームを出力する受信ビームフォーマである。この態様による受信ビームフォーマは、複数の振動素子Ｅの信号サンプルが複数のビームフォーマ入力Ｎに結合される、１つまたは複数のビームフォーマチャネルＥ／Ｎであって、各ビームフォーマチャネルが、所定のサンプリングレートｆｓで複数の振動素子Ｅから生じる信号サンプルを受信するように構成された複数のビームフォーマ入力Ｎであって、各ビームフォーマ入力Ｎが固有の振動素子Ｅに対応付けられた、複数のビームフォーマ入力Ｎと、前記複数のビームフォーマ入力Ｎの各々に対応付けられて前記複数のビームフォーマ入力Ｎに結合された複数の入力と、出力と、を有する多重化処理部であって、Ｎｆｓのレート（Ｎ＝Ｌ／Ｐ、Ｌは補間係数、Ｐは並列ビームの本数）で前記複数のビームフォーマ入力Ｎにおいて受信された振動素子信号サンプルを多重化するように構成された多重化処理部と、前記多重化処理部の出力に結合された入力と、遅延制御入力と、出力と、を有する遅延メモリであって、受信された振動素子信号サンプルをＮｆｓのレートで保存し、各振動素子信号サンプルを、ＬｆｓのレートでＰ回に亘って各回ごとに所定の遅延の後に出力するように構成された遅延メモリと、前記遅延メモリの出力に結合された入力と、アポダイゼーション制御入力と、出力と、を有するアポダイゼーション乗算器であって、前記遅延メモリによって出力された各振動素子信号サンプルに対応する前記アポダイゼーション制御入力からのアポダイゼーション加重値を受信し、前記各振動素子信号サンプルに前記アポダイゼーション加重値をアポダイゼーション（乗算）するように構成されたアポダイゼーション乗算器と、各並列ビームＰ毎に、前記複数のビームフォーマ入力Ｎに対応する複数の多重分離レジスタであって、各多重分離レジスタが各振動素子と対応付けられており、各多重分離レジスタが、前記アポダイゼーション乗算器の出力に結合された入力と、出力と、を有し、各多重分離レジスタが、各振動素子のアポダイゼーションされた信号サンプルを保存するように構成された複数の多重分離レジスタと、前記複数の多重分離レジスタに対応する複数の加算コントローラであって、各加算コントローラが、多重分離レジスタの出力に結合された入力と、遅延制御入力と、出力と、を有し、各加算コントローラが、加算コントローラに入力された信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することで、各振動素子のアポダイゼーションされた信号サンプルをアップサンプリングし、全体的な遅延の遅延制御入力からの各並列ビームＰに関するサブサンプル部分を保存し、前記サブサンプル部分に応じて振動素子のアポダイゼーションされた信号サンプルまたはゼロ値サンプルのいずれかを出力するように構成された複数の加算コントローラと、を備える、１つまたは複数のビームフォーマチャネルＥ／Ｎと、さらに、各並列ビームＰ毎に、前記複数の加算コントローラに対応する複数のサブ加算器であって、各サブ加算器が、チャネルの数Ｅ／Ｎに対応する複数の入力であって、各入力が同一タイミング遅延を有する加算コントローラからの各出力に結合された複数の入力と、出力と、を有し、各サブ加算器が、同一タイミング遅延を有する加算コントローラからの、遅延され、アポダイゼーションされ、アップサンプリングされた振動素子信号サンプルを加算するように構成された複数のサブ加算器と、前記複数のサブ加算器に対応する複数の遅延部であって、各遅延部が、サブ加算器の出力に結合された入力と、出力と、を有し、各遅延部がその遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルを、前記複数の遅延部のその他の全ての遅延部に対応した、遅延され、アポダイゼーションされ、アップサンプリングされ、加算された振動素子信号サンプルに時間的に整列させるように構成された複数の遅延部と、前記複数の遅延部に対応する複数の入力であって、各入力が遅延部の出力に結合された複数の入力と、出力と、を有する加算器であって、遅延され、アポダイゼーションされ、アップサンプリングされ、加算され、時間的に整列された前記複数の振動素子信号サンプルの全てを加算するように構成された加算器と、前記加算器の出力に結合された入力と、受信ビームフォーマ出力と、を有する補間フィルタであって、前記加算器において加算された信号サンプルをフィルタリングし、間引き、前記所定のサンプリングレートｆｓでビーム形成信号を出力するように構成された補間フィルタと、を備え、さらに、前記アポダイゼーション乗算器に結合されたアポダイゼーション制御出力を有するアポダイゼーションコントローラであって、アポダイゼーション乗算器に対して、前記遅延メモリから出力される、各並列ビームＰに特有の遅延された各振動素子信号サンプルについてのアポダイゼーション加重値を出力するように構成されたアポダイゼーションコントローラと、前記遅延メモリおよび複数の加算コントローラに結合された遅延制御出力を有する遅延コントローラであって、前記遅延メモリから各並列ビームＰに特有の所定の遅延でＬｆｓのレートで信号サンプルを出力し、各加算コントローラをサブサンプル部分により制御して各並列ビームＰごとに部分的な加算を生成するように構成された遅延コントローラと、を備え、前記アポダイゼーション乗算器、前記多重分離レジスタおよび前記加算コントローラがＬｆｓのレートで動作する、ことを特徴とする。
【００１３】
本発明のもう１つの態様は、並列ビーム形成方法である。この態様による並列ビーム形成方法は、対応する数の振動素子Ｅから取得される複数の信号サンプルを所定のサンプリングレートｆｓで受信し、形成される並列ビームの本数Ｐを決定し、１チャンネル当たりの入力信号の数であるＮ（Ｎ＝Ｌ／Ｐ、Ｌは補間係数）を決定し、前記複数の信号サンプルのストリームＥを複数のチャネルに分割して１チャネル当たりの信号ストリームＮとし、各チャネルごとに、各振動素子に対応する前記受信された信号サンプルストリームに含まれる信号サンプルを遅延メモリの所定の複数の部分ＮにＮｆｓのレートで保存し、各振動素子に対応する前記保存された信号サンプルをＰ回に亘って、各回ごとに異なる並列ビームについて、所定の遅延の後に出力し、各振動素子に対応する遅延された信号サンプルに、各振動素子に対応した所定の加重値を乗算することによって、前記遅延メモリから出力される遅延された信号サンプルに対してアポダイゼーションを行い、Ｐ回に亘って各回ごとに異なる並列ビームＰについて、同一の振動素子に属する信号サンプルの各対のあいだにＬ−１個（Ｌは補間係数）のゼロ値サンプルを挿入することにより、各振動素子に対応する遅延されてアポダイゼーションされた信号サンプルをアップサンプリングし、各並列ビームＰごと、全てのチャンネルのうちの、対応する、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルを加算してサブ加算を形成し、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルのサブ加算を時間的に整列させ、遅延され、アポダイゼーションされ、アップサンプリングされた信号サンプルの時間的に整列された全てのサブ加算を加算し、前記サブ加算を加算して得られた信号サンプルをフィルタリングしてビーム形成信号を形成する、ことを特徴とする。
【発明を実施するための最良の形態】
【００１４】
添付の図面および以下の説明において本発明の１つまたは複数の実施の形態についてその詳細を記載する。本発明のその他の特徴、目的、および利点は、本明細書の記載および図面から明らかになり、更には、特許請求の範囲の記載から明らかになる。
【００１５】
添付の図面を参照して本発明の実施の形態について説明するが、図中、同様の符号は、全図を通じて同様の構成要素を示す。本発明の実施の形態について詳細に説明する前に、本発明はその用途が以下の説明に記載され図面に図示された具体例の詳細に限定されないということはいうまでもない。本発明は、その他の実施の形態が可能であり、様々な用途において様々なやり方で実施または実現することが可能である。また、本明細書において用いられる用語は、説明のためのものであり、本発明を限定するものとみなすべきでないということはいうまでもない。本明細書において「含む」「備える」「有する」およびこれらの類語を用いるとき、その前に列挙されたものおよびそれらの均等物ばかりではなくその他のものも包含する意図である。「装着」「接続」「結合」という用語は、広義に用いられ、直接的であっても間接的であっても装着し、接続し、結合することを包含する。なお、「接続」および「結合」は物理的または機械的な接続または結合に限定されない。
【００１６】
また、各構成要素のなかには当該技術分野において一般的に行われているようにあたかもハードウェア要素であるかのように図示され説明されているものもあるということも分かるであろう。但し、当業者であれば、そしてこの詳細な説明を読めば、少なくとも１つの実施の形態において、この方法およびシステムにおける各構成要素がソフトウェアまたはハードウェアとして実現できるということが分かるであろう。
【００１７】
図１は、従来のデジタル受信ビームフォーマアーキテクチャ１０１のブロック図を示す。ビームフォーマ１０１は、複数（Ｅ個）のチャネル１０３−１，１０３−２，１０３−３，・・・１０３−Ｅ（１０３と総称する）と、チャネル加算部１０５と、を備える。各々のチャネル１０３が、超音波振動子アレイ（図示せず）の各素子（各振動素子）からの、増幅され、フィルタリングされ、デジタル化された（離散時間）信号１０７−１，１０７−２，１０７−３，・・・１０７−Ｅを入力として受信する。各々のチャネル１０３が、デュアルポート遅延メモリ１０９と、補間器１１１と、アポダイゼーション乗算器１１３と、遅延コントローラ１１５と、アポダイゼーションコントローラ１１７と、を含む。実際に実施する際には、一般に、３２個から１０２４個の範囲で、多数のチャネルＥ個を用いることができる。
【００１８】
デュアルポート遅延メモリ１０９では、サンプル周期または間隔ＴＳが１周期ずつ増加するプログラム可能な遅延が与えられるが、ここで、ＴＳ＝１／ｆｓであり、ｆｓは、サンプリング周波数またはサンプリングレートであり、１秒間に得られるサンプルの数である。サンプル周波数ｆｓは、一般に、振動子の中心周波数ｆｃの４倍である。遅延メモリ１０９の時間的な解像度は、Ａ／Ｄコンバータ（アナログデジタル変換器）のサンプル周期である。これは整数遅延として知られており、遅延がサンプルの整数倍であるデジタル遅延線として実現される。デジタル遅延線は、多くの場合、サーキュラーバッファとして実現され、入力サンプルをメモリにアドレス０から始まる連続するアドレスに書き込み、後で、これらのサンプルをメモリから所望の（整数）遅延に対応するアドレスから読み出すことによって達成される。
【００１９】
遅延メモリ１０９のサイズＭは、最大要求遅延によって決定される。ほとんどの医療用の用途では、入力信号のサンプリング周波数が振動子の中心周波数のほぼ４倍である場合に、メモリサイズは、Ｍ＝２５６サンプルあれば十分である。各ビーム毎のサンプル総数は、２５６よりもはるかに多いが、メモリは、環状（circular）に用いられる。書き込まれているメモリアドレスが２５５を超える場合に、書き込みアドレスポインタは一周して０に戻る。正確なビーム形成のためには、１／１６ｆｃ以上の遅延精度が望ましく、これは、サンプリング周期ＴＳの４分の１ずつの遅延増加に相当する。より一般的には、要求遅延精度は、ＴＳ／Ｌであり、ここで、Ｌは、補間係数を表す整数である。本開示においては、一般に、Ｌ＝４を用いる。
【００２０】
補間器１１１では、サブサンプル遅延と呼ばれる、サンプリング周期ＴＳずつよりも小さい遅延増加が与えられる。補間器では、遅延コントローラ１１５によって与えられるサブサンプル遅延制御信号１２１によって決定されるように、サンプリング位置またはサンプル間のＬ−１の等間隔に配置された位置のうちの１つのいずれかにおいてサンプル値が与えられる。各チャネル毎の連続するサンプルのセット、通常、４サンプルが、メモリ１０９から整数遅延マイナス１に対応するアドレスから開始して読み出され、補間器１１１に結合され、これによって、サンプル間のその時点における信号の計算つまり補間が行われる。遅延は、２つのステップで達成される。まず、整数サンプル遅延、次に、サブサンプル遅延である。遅延コントローラ１１５は、整数サンプル遅延（一般に、０〜２５５）を表す読み出しアドレス信号１１９とサブサンプル遅延（Ｌ＝４である一般的な場合において、０〜３）を表すサブサンプル遅延制御信号１２１とからなる遅延信号を与える。
【００２１】
アポダイゼーションコントローラ１１７は、開口部における各素子の位置に応じて時間に依存するアポダイゼーション加重値を生成する。通常、加重値は、アポダイゼーションコントローラ１１７によって、システム制御部が提供する小数のパラメータから開始して計算される。一般に、区分的な線形近似回路を用いて、経時変化する加重値を生成するが、その他の方法を用いてもよく、例えば、１つの素子のアポダイゼーション加重値が最初から特定のビーム深さまで０であって、その後、ビーム深さの最後まで、ゼロ以外の一定の値をとることとしてもよい。
【００２２】
加算部１０５は、全てのチャネル１０３の出力を加算し、ビーム形成信号出力１２３を生成する。加算部は、ツリー構造、パイプライン構造、または当該技術分野において知られているその他の多入力加算器構造のいずれかで配置された加算器およびレジスタで構成されている。
【００２３】
いうまでもなく、医療用超音波イメージングにおいて用いられる超音波ビームフォーマアーキテクチャ１０１では、多大なハードウェアリソースが必要とされる。補間器１１１において乗算器が１つ必要とされるのは、補間器１１１が、４タップの補間カーネルを用い、入力サンプリング周波数ｆｓよりも４倍高速に動作する場合であって、その補間係数Ｌが４である場合である。乗算器は、消費するシリコン領域が広く、このために実装するのに費用がかさむことから、経済的な動作のためには、最小限の数の乗算器を用いるようにするべきである。
【００２４】
図２は、もう１つの従来のデジタル受信ビームフォーマアーキテクチャ２０１を示す図である。ビームフォーマ２０１は、補間のデジタル信号処理解釈に基づき、図１のビームフォーマ１０１を一部変更したものであり、ここで、補間とは、Ｌ倍にアップサンプリングし（補間入力サンプルの各対間にＬ−１のゼロ値サンプルを挿入し、ここで、一般に、Ｌ＝４であり）、続いて、ローパスフィルタリングを行うシーケンスと考えられる。フィルタリング動作の線形性のおかげで、フィルタリングをチャネル加算の前に行っても後に行ってもよく、同一の結果が得られる。
【００２５】
ビームフォーマアーキテクチャ２０１は、複数のチャネル２０３−１，２０３−２，２０３−３，・・・２０３−Ｅ（２０３と総称する）と、加算部２０５と、補間フィルタ（ローパスフィルタ）２２５と、を備える。各々のチャネル２０３は、入力として、増幅され、フィルタリングされ、デジタル化された（離散時間）信号１０７−１，１０７−２，１０７−３，・・・１０７−Ｅを超音波振動子アレイ（図示せず）の開口素子から受信する。各々のチャネル２０３は、デュアルポート遅延メモリ２０９と、加算制御部２１１と、アポダイゼーション乗算器２１３と、遅延コントローラ２１５と、アポダイゼーションコントローラ２１７と、を含む。
【００２６】
ビームフォーマ２０１に用いられる加算部２０５は、Ｌ倍にアップサンプリングすることに対応する、サンプリング周波数ｆｓのＬ倍である、Ｌｆｓにて動作する。各々の入力サンプルに対して、Ｌ個のチャネル出力サンプルがあるので、サンプリング周波数ｆｓよりもＬ倍高い遅延解像度が可能となる。整数であれば任意のアップサンプリング係数Ｌを用いることができるが、具体例として、Ｌ＝４を用いることにする。
【００２７】
各々のチャネル２０３において、整数遅延は、遅延コントローラ２１５が遅延メモリ２０９から適切なサンプルを選択することによって達成される。遅延されたサンプルを遅延メモリ２０９から読み出し、アポダイゼーションコントローラ２１７によって選ばれた加重値を用いてサンプル２１３に対してアポダイゼーションを行い、この遅延され、加重値を与えられた信号サンプルを、アップサンプリングされたチャネル出力２２３におけるＬ個のサンプルのうちの１つに加算することによってサブサンプル遅延が作られる。Ｌ個のサンプルのなかから、遅延され、アポダイゼーションを行ったサンプルを加算する１つを選択することは、遅延コントローラ２１５によって生成されたサブサンプル遅延信号２２１の制御下において加算制御部２１１によって行われる。加算制御部２１１は、例えば、ＡＮＤゲートのようなゲート手段と、制御回路と、で構成されている。（代替的に、ゲート手段を加算部２０５のなかに組み込み、加算制御部２１１のなかには制御回路のみを残すようにしてもよい。）制御回路は、サブサンプル遅延信号２２１を、アップサンプリングされたストリームのうちの現在のサンプル（０〜Ｌ−１）の位置を表す信号と比較し、そのチャネルの、遅延され、アポダイゼーションされたサンプルを、アップサンプリングされたストリームのなかの適切なサンプルにのみ加算する一方で、その他のサンプルには０を加算するということを可能にする。この制御回路を簡単に実現するには、小さなルックアップテーブルを用いるやり方があり、例えば、Ｌ＝４である場合であれば、１６ワードのルックアップテーブルを用いることができる。
【００２８】
補間フィルタ２２５は、アップサンプリングされたレートＬ×ｆｓで動作し、アップサンプリングされた加算器２０５の出力におけるサンプル数を減少（間引き、デシメーション）させ、サンプリング周波数ｆｓに戻す、タップ数が（４×Ｌ）の有限インパルス応答（ＦＩＲ）ローパスフィルタである場合がある。補間フィルタ２２５は、加算部２０５の出力をＬ個おきに計算しさえすればよく、フィルタ２２５を実現するのに必要とされる乗算器／加算器の数を４にまで減少させる（図示せず）。
【００２９】
ビームフォーマ２０１のアーキテクチャでは、チャネル１０３毎に１つの補間器１１１ではなく、加算処理２０５の後にたった１つの補間フィルタ２２５を用い、ハードウェアリソースの量を減少させる。チャネル２０３の出力サンプル毎に１つだけのサンプルが遅延メモリ２０９から読み出される。各々に乗算器を必要とする補間器１１１の代わりに、４倍レートにアップサンプリングされる場合に、一般に、４つの乗算器を必要とする合計後補間フィルタ２２５にすることで、この回路における乗算器の総数が減少する。例えば、３２チャネルのビームフォーマアーキテクチャ２０１の場合であれば、図１のビームフォーマアーキテクチャ１０１と比べて減少するのは２８個の乗算器となるであろう（３２−４＝２８個の乗算器）。但し、開口素子毎に１つのアポダイゼーション乗算器２１３が必要とされる。
【００３０】
図３は、本発明によるデジタル受信ビームフォーマアーキテクチャ３０１を示す図であり、これによれば、アポダイゼーション乗算器の数がＮ分の１に減少する。アーキテクチャ３０１を実現するのに用いられる回路技術において、入力サンプリング周波数ｆｓよりもＮ倍高速に動作可能（ここで、Ｎは、Ｌの整数倍であることが可能である）であって、Ｎ×Ｍワードのデュアルポート遅延メモリが利用可能（ここで、Ｍは、１つの振動子素子（振動素子）に必要な最大サイズ、一般に、２５６である）である場合であれば、Ｎ個の振動子開口素子で１つのチャネルを共有することが可能であり、チャネル数をＥからＥ／Ｎに減少させることが可能（ここで、Ｅは、開口部における素子数である）であり、これにより、アポダイゼーション乗算器の数をＮ分の１に減少させることが可能となる。
【００３１】
ビームフォーマ３０１は、複数のチャネル３０３−１，・・・３０３−Ｅ／Ｎ（３０３と総称する。これらのチャネルのうち、１番目の３０３−１および最後の３０３−Ｅ／Ｎのみを図示）と、加算部３０５と、サブ加算加算器３３５−１，３３５−２，３３５−３，・・・３３５−Ｎ（３３５と総称する）と、遅延部３２５−１，３２５−２，３２５−３，・・・３２５−Ｎと、補間フィルタ３２２と、を備える。ビームフォーマ３０１には、全部でＥ個の入力（図３には、最初のＮ個の入力のみを図示）があり、各々の入力１０７−１，１０７−２，１０７−３，・・・１０７−Ｎが、開口素子と対応付けられている。各々のチャネル部３０３は、入力として、Ｎ個の増幅されてフィルタリングされてデジタル化された信号１０７−１，１０７−２，１０７−３，・・・１０７−Ｎを超音波振動子アレイ（図示せず）の開口素子の総数Ｅから受信し、多重化処理部３０８と、デュアルポート遅延メモリ３０９と、加算コントローラ３１１−１，３１１−２，３１１−３，・・・３１１−Ｎ（３１１と総称する）と、アポダイゼーション乗算器３１３と、遅延コントローラ３１５と、アポダイゼーションコントローラ３１７と、多重分離レジスタ３１２−１，３１２−２，３１２−３，・・・３１２−Ｎ（３１２と総称する）と、を含む。
【００３２】
各々のチャネル（３０３）のデュアルポート遅延メモリ３０９は、Ｎ個の等サイズの領域に区切られ、その各々が、Ｎ個の入力１０７の１つに割り当てられる。
【００３３】
ビームフォーマ３０１の各々のチャネル３０３において、入力信号１０７を多重化（３０８）し、遅延（３０９）し、時分割多重方式でアポダイゼーション（３１３）を行う。多重化された信号は、その後、多重分離（３１２）され、出力においてゲート処理（３１１）され、Ｎ個のサブ加算用加算器３３５−１，３３５−２，３３５−３，・・・３３５−Ｎに結合される。サブ加算用加算器３３５の各出力は、遅延部３２５−１，３２５−２，３２５−３，・・・３２５−Ｎ（例えば、シフトレジスタで実現される）を介して時間的に整列（time-aligned）され、加算（３０５）される。加算された信号は、補間フィルタ３２２に結合され、これが、出力ビーム形成信号３２３を計算する。
【００３４】
チャネル３０３の時分割多重化された動作は、入力信号サンプリングレートｆｓよりもＮ倍高速である回路クロック（図示せず）に基づく。図４は、Ｎ＝４であって、１０２４ワードの遅延メモリ３０９の場合のチャネル入力タイミングを示す図である。超音波振動子素子（振動素子）から生じる信号のサンプル１０７−１，１０７−２，１０７−３，・・・１０７−Ｎがサンプリングクロック周波数ｆｓにて入力に到達し、入力コントローラ（図示せず）によって生成された書き込みアドレスポインタ４０１の制御下において、多重化（３０８）され、デュアルポート遅延メモリ３０９の別々の部分に書き込まれる。全てのチャネルに対して、１セットの入力制御信号（書き込みアドレス）が必要である。メモリ３０９に書き込むため、各々の信号サンプル１０７に、１つの回路クロック周期ＴＣＫ（サンプリングクロックの１／Ｎ）が割り当てられる。
【００３５】
多重化処理部３０８を制御するために用いられる、書き込みアドレスポインタ４０１の２つの最上位ビット（ＭＳＢ：Most Significant Bits）（Ｍ＝２５６の場合に、ビット［９：８］）は、書き込み毎に変更され、異なる開口素子に相当する信号サンプルに対して、メモリ３０９における異なる領域を選択する。最下位アドレスビット（ビット［７：０］）は、１サンプリング周期につき１回だけ、すなわち、回路クロックＮ個おきにインクリメントさせ、各素子の入力サンプルが、それぞれの素子に割り当てられたメモリ部分（この具体例では、４分の１ずつの各部分）における連続するアドレスに書き込まれるようにする。
【００３６】
いうまでもなく、回路タイミング上の理由から、レジスタを本開示のブロック図における異なる場所に挿入しなければならないような場合もあり、その場合には、タイミング図をそれに応じて調整しなければならないということは当業者であれば分かることである。例えば、レジスタの挿入というような、ブロック図の一部変更およびそれに応じたタイミング図の調整を行うことは本開示の本質に影響を及ぼすものではない。
【００３７】
チャネルの出力動作は、各チャネルの遅延コントローラ３１５およびアポダイゼーションコントローラ３１７の制御下において行われる。チャネルの遅延制御３１５およびアポダイゼーション制御３１７は、各々の超音波振動子プローブおよび動作モードに応じて、システムコントローラ（図示せず）によって生成された各パラメータによりプログラムされることができる。遅延３１５およびアポダイゼーション３１７の各コントローラは、それらの動作を送信／受信イベント毎に、マスタタイミングコントローラ（図示せず）によって生成された「スタート」信号において開始し、その後、その送信／受信イベントの最後まで自律的に動作する。
【００３８】
入力と同様に、出力動作は、時分割多重化される。各々のサンプル周期において、遅延３１５およびアポダイゼーション３１７の各コントローラは、各振動子素子のための遅延およびアポダイゼーションの制御信号３１９，３２１を１サンプリングクロック周期の間に発生するＮ個の回路クロックの各々において１つずつ生成する。Ｎ＝４の具体例において、マスタタイミングコントローラ（図示せず）によって生成された２ビットの信号によって、４つの振動子素子１０７−１，１０７−２，１０７−３，１０７−４のうちのどれが、各々の回路クロック周期において処理されるかが特定され、また、この信号は、デュアルポートメモリ読み出しアドレスポインタ４０１の最上位２ビットとして用いられる。拡張性（scalability）については、例えば、Ｅ＝１２８の場合であれば、マスタタイミングコントローラ（図示せず）によって生成される信号は、２ビットではなく、７ビットとなるであろう。それぞれのクロックサイクルにおいて処理される素子に属する１つのサンプルが、遅延コントローラ３１５からの整数遅延３１９によって指示される、メモリ３０９の４つに分割されたアドレスの各々から読み出され、これに、アポダイゼーションコントローラ３１７によって生成された各アポダイゼーション加重値を乗算した上で、４つの出力多重分離レジスタ３１２−１，３１２−２，３１２−３，３１２−４のうちの１つに保存される。遅延のサブサンプル部分は、各素子毎に異なる加算制御部３１１−１，３１１−２，３１１−３，３１１−４に保存され、この保存された値は、後で、遅延されたサンプルが加算されることになるアップサンプリングされた加算列における４つのサンプルのうちの１つを選択するために用いられる。
【００３９】
加算制御部３１１は、サブサンプル遅延を保存する２ビットのレジスタおよびルックアップテーブルを用いて実現できる比較器（図示せず）である場合もある。ルックアップテーブルによって、レジスタに保存されたサブサンプル遅延が、現在のアップサンプリングされたサンプル数（例えば、補間係数Ｌが４の場合に、０、１、２、または３）と比較され、サブサンプリングされた遅延に対応するアップサンプリングされた加算列における４つのサンプルのうちの１つを比較器が検出したときに、多重分離され、遅延され、アポダイゼーションされたサンプルが、各サブ加算用加算器３３５において加算されることを可能にする。この加算処理を可能にするゲート手段は、加算制御部３１１のなかにあってもよいし、サブ加算用加算器３３５のなかにあってもよい。
【００４０】
図５は、Ｎ＝Ｌ＝４の場合のチャネル出力動作のタイミングを示す図である。分かりやすくするために、波形の移り変わりは、１つの出力サンプルについてのみ示す。
【００４１】
時分割多重化のために、要素０から要素１まで、要素１から要素２まで、要素２から要素３までに、１回路クロックの遅延があり、従って、例えば、要素１，５，９，・・・の加算信号は、要素２，６，１０，・・・の合計がサブ加算用加算器（１）３３５−２の出力に現れるよりも１クロック先にサブ加算用加算器３３５−１の出力に現れる（以下、同様）。補償するために、例えば、サブ加算用加算器３３５−１の出力がＮ−１回路クロックサイクル遅延され（３２５−１）、サブ加算用加算器３３５−２の出力がＮ−２回路クロックサイクル遅延され（３２５−２）（以下、同様）、Ｎ個のサブ加算が合算されるときに、これら全てが時間調整されて時間的に整列（time-aligned）されるようにする。
【００４２】
遅延コントローラ３１５は、例えば、区分的な線形近似または中点アルゴリズムの一種等のような、既に知られている遅延生成アルゴリズムによって設計することができる。複数の遅延生成器を時分割多重化し、複数の要素のための遅延を生成するようにしてもよいし、望ましくは、１つの遅延生成器を機能強化し、全ての要素のための遅延を順次、生成するようにようにする。アポダイゼーションコントローラ３１７は、一般に、区分的な線形近似型であり、遅延コントローラ３１５に関しては、複数の多重化されたアポダイゼーション生成器または１つの機能強化されたアポダイゼーション生成器を用いることができる。１つのチャネルの入力において多重化された各要素が幾何学的に隣接するような設計とすることができる場合が多いが、そのような場合に、１つのチャネルの多重化された要素全てに同一のアポダイゼーションを用いる一方で異なる遅延を用いるようにしてもよく、結果として、より簡素なアポダイゼーションコントローラ３１７となる場合もある。
【００４３】
また、図３のビームフォーマアーキテクチャによって、Ｐ本の並列ビームが生成される場合もある。第１の場合に、回路が、サンプリング周波数ｆｓのＰ×Ｌ倍（ここで、Ｐが並列ビームの数であり、Ｌが補間係数である）で動作する場合に、Ｌもまた、サンプリング周波数ｆｓの倍数である。Ｎ＝Ｌ個の要素のみを各チャネルに多重化し、さらに、Ｐ本の並列ビームを時分割多重方式にて生成することができる。例えば、所望の並列ビームの数Ｐが２であって（Ｐ＝２）、ビームフォーマ入力の数Ｎが４に等しい（Ｎ＝４）場合に、このアーキテクチャは、サンプリング周波数ｆｓの８倍で動作する必要がある。１つのサンプリング周期ＴＳにおける最初の４つの回路クロックサイクル（１−４）を用いて、４つの振動子素子から生じる信号を第１のセットの遅延およびアポダイゼーション加重値を用いて処理することで、第１のビームを形成するとともに、同一のサンプリング周期における次の４つの回路クロックサイクル（５−８）を用いて、同一の信号を第２のセットの遅延およびアポダイゼーション加重値を用いて処理することで、第２のビームを形成するようにする。加算部３０５、サブ加算用加算器３３５、および補間フィルタ３２２は、第１のビームの１つのサンプルと第２のビームの１つのサンプルとを交互に処理することになる。
【００４４】
Ｐ本の並列ビームを生成しなければならないのに回路がサンプリング周波数のＬ倍でしか動作しない場合には、各チャネルによって処理される振動子要素の数と並列ビームの本数との間で兼ね合いをとる必要があり、換言すれば、１つのチャネルでは、Ｎ＝Ｌ／Ｐ個の要素のみを処理することが可能である。
【００４５】
図６は、ビームフォーマアーキテクチャ３０１を一部変更して１チャネル当たりＮ＝Ｌ／Ｐ個の開口素子を処理してＰ本の並列ビームを生成するようにした、本発明のもう１つの実施の形態６０１を示す図である。ビームフォーマ６０１は、複数のチャネル６０３−１，・・・６０３−Ｅ／Ｎ（６０３と総称する。これらのチャネルのうち、１番目および最後のみを図示）と、Ｐ個の加算部６０５−１，・・・６０５−Ｐと、Ｌ＝（Ｐ）（Ｎ）個のサブ加算用加算器６３５−１，・・・６３５−Ｎ，６３５−（ＰＮ−Ｎ＋１），・・・６３５−ＰＮと、遅延部６２５−１，・・・６２５−Ｎ，６２５−（ＰＮ−Ｎ＋１），・・・６２５−ＰＮと、Ｐ個の補間フィルタ６２２−１，・・・６２２−Ｐと、を備える。
【００４６】
各々のチャネル６０３は、入力として、Ｎ＝Ｌ／Ｐ個の増幅され、フィルタリングされ、デジタル化された信号１０７−１，・・・１０７−Ｎを超音波振動子アレイ（図示せず）のＥ個の開口素子のサブセットから受信し、多重化処理部６０８と、デュアルポート遅延メモリ６０９と、加算コントローラ６１１−１，・・・６１１−Ｎ，６１１−（ＰＮ−Ｎ＋１），・・・６１１−ＰＮと、アポダイゼーション乗算器６１３と、遅延コントローラ６１５と、アポダイゼーションコントローラ６１７と、多重分離レジスタ６１２−１，・・・６１２−Ｎ，６１２−（ＰＮ−Ｎ＋１），・・・６１２−ＰＮと、を含む。
【００４７】
各々のチャネル（６０３）のデュアルポート遅延メモリ６０９は、Ｎ個の領域に区切られ、各々が、Ｎ個の入力１０７の１つに割り当てられる。
【００４８】
ビームフォーマ６０１の各々のチャネル６０３において、Ｎ個の入力信号１０７を多重化（６０８）し、遅延（６０９）し、時分割多重方式でアポダイゼーション（６１３）を行う。多重化された信号は、その後、多重分離（６１２）され、出力においてゲート処理（６１１）され、Ｎ個のサブ加算用加算器６３５−１，・・・６３５−Ｎ，６３５−（ＰＮ−Ｎ＋１），・・・６３５−ＰＮに結合される。Ｎ個の信号１０７の各々がそれぞれのチャネル６０３によって、Ｐ本の出力並列ビームの各々につき１回ずつ、Ｐ回、処理される。図６に示した、Ｐ×Ｎ個の多重分離レジスタ６１２および加算制御部６１１は、Ｎ個ずつ、Ｐ個のグループにまとめられており、各々のグループによって、１本の並列ビームの信号が処理される。サブ加算用加算器６３５の各出力は、遅延部６２５−１，・・・６２５−Ｎ，６２５−（ＰＮ−Ｎ＋１），・・・６２５−ＰＮ（例えば、シフトレジスタで実現される）を介して時間的に整列され、加算（６０５）される。Ｐ×Ｎ個のサブ加算用加算器６３５および遅延部６２５もまた、Ｎ個ずつのＰ個のグループにまとめられており、Ｐ個のグループの各々が、１つの加算部６０５に結合される。加算された信号の各々が、Ｐ個の補間フィルタ６２２−１，・・・６２２−Ｐの１つに結合され、これらの出力において、ビーム形成信号６２３−１，・・・６２３−Ｐがそれぞれ生成される。
【００４９】
図６のアーキテクチャを構成するために用いた回路要素によって、Ｌ×ｆｓよりも大きな動作周波数が得られる場合に、このアーキテクチャを時分割多重方式で動作させ、Ｐ個の加算グループの各々について２本以上の並列ビームを生成することができる。
【００５０】
図３および図６に示した本発明の各実施の形態については、回路クロック周波数が、サンプリング周波数ｆｓの補間係数Ｌ倍の整数倍（ｆｃｌｋ＝Ｋ×Ｌ×ｆｓ）であり、全ての回路クロックサイクルが利用される、もっとも効率的な場合について記載した。利用可能な回路クロック周波数が、必要最低限よりも大きい場合、または補間係数Ｌの整数倍でない場合であっても、余分なクロックサイクルの間、回路を利用されていない状態のままにしておくことで、本発明による各アーキテクチャを適用することが可能である。遅延メモリおよび乗算器の動作周波数が、サンプリング周波数の整数倍であるが、Ｌ×ｆｓよりも小さい場合であっても、本発明の原理は当てはまるが、１チャネル当たりの入力の数Ｎは、それに応じて少なくしなければならない。
【００５１】
本発明の１つ以上の実施の形態について説明してきた。しかしながら、本発明の精神および範囲を逸脱することなく、様々な一部変更を行うことができるということは言うまでもない。従って、以下の特許請求の範囲にはその他の実施の形態が包含される。
【図面の簡単な説明】
【００５２】
【図１】従来のデジタル受信ビームフォーマアーキテクチャを示す図である。
【図２】代替的なデジタル受信ビームフォーマアーキテクチャを示す図である。
【図３】本発明による具体例としてのデジタル受信ビームフォーマアーキテクチャを示す図である。
【図４】図３のビームフォーマの入力動作を示すタイミング図である。
【図５】図３のビームフォーマの出力動作を示すタイミング図である。
【図６】本発明によるＰ個の並列ビーム形成信号を出力する具体例としてのデジタル受信ビームフォーマアーキテクチャを示す図である。
【符号の説明】
【００５３】
１０７（１０７−１，１０７−２，１０７−３，１０７−Ｎ）  入力、３０１  ビームフォーマ、３０３（３０３−１，３０３−Ｅ／Ｎ）  チャネル、３０５  加算部、３０８  多重化処理部（ＭＵＸ）、３０９  遅延メモリ、３１１（３１１−１，３１１−２，３１１−３，３１１−Ｎ）  加算コントローラ、３１２（３１２−１，３１２−２，３１２−３，３１２−Ｎ）  多重分離レジスタ、３１３  アポダイゼーション乗算器、３１５  遅延コントローラ、３１７  アポダイゼーションコントローラ、３２２  補間フィルタ、３２５（３２５−１，３２５−２，３２５−３，３２５−Ｎ）  遅延部、３３５（３３５−１，３３５−２，３３５−３，３３５−Ｎ）  サブ加算用加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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