(57)【特許請求の範囲】
【請求項１】
フローティングゲートにキャリアを蓄積し該キャリアを電気的に消去可能な不
揮発性半導体記憶装置であって、
半導体基板に形成された第１導電型のウェル層と、
前記ウェル層に形成され第２導電型からなる第１不純物層と、
前記第１不純物層から離間して前記ウェル層に形成された第２導電型からなる
ソース層及びドレイン層を含むＭＩＳトランジスタと、
前記ＭＩＳトランジスタのチャネル上から延伸し前記第１不純物層と少なくと
も一部がオーバラップするように絶縁膜を介して形成されたフローティングゲー
トと、
前記第１不純物層から離間し前記ウェル層内に前記フローティングゲートに隣
接して形成された第２導電型からなる第２不純物層と、を備え、
前記第１不純物層は前記蓄積されたキャリアを消去する際前記キャリアをウェ
ル層へ引き抜くように消去電圧が印加され、前記ＭＩＳトランジスタは前記キャ
リアの有無を判定するトランジスタであり、前記第２不純物層は前記フローティ
ングゲートへキャリアを注入する際前記第２不純物層と前記ウェル層との間でア
バランシェ降伏を起こし、そのときに発生するホットエレクトロンを前記フロー
ティングゲートに注入するように書き込み電圧が印加される事を特徴とする不揮
発性半導体記憶装置。
【請求項２】
前記ウェルと前記ソース層及びドレイン層は前記キャリアを注入及び消去する
際いずれも同電位であることを特徴とする請求項１に記載の不揮発性半導体記憶
装置。
【請求項３】
前記ウェル層は第１導電型の第３不純物層をさらに含み、前記ＭＩＳトランジ
スタは前記第３不純物層内に形成されていることを特徴とする請求項１または請
求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２不純物層は前記フローティングゲートを挟んで分割して配置されてい
ることを特徴とする請求項１乃至請求項３いずれか１項に記載の不揮発性半導体
記憶装置。
【請求項５】
フローティングゲートにキャリアを蓄積し該キャリアを電気的に消去可能な不
揮発性半導体記憶装置であって、
半導体基板に形成された第１導電型のウェル層と、
前記ウェル層に形成され第２導電型からなる第１不純物層と、
前記第１不純物層から離間して前記ウェル層に形成された第２導電型からなる
ソース層及びドレイン層を含むＭＩＳトランジスタと、
前記ＭＩＳトランジスタのチャネル上から延伸し前記第１不純物層と少なくと
も一部がオーバラップするように絶縁膜を介して形成されたフローティングゲー
トと、
前記第１不純物層内に前記フローティングゲートに隣接して形成された第１導
電型からなる第４不純物層と、
前記第４不純物層に形成された第２導電型からなる第２不純物層と、
を備え、
前記第１不純物層は前記蓄積されたキャリアを消去する際前記キャリアをウェ
ル層へ引き抜くように消去電圧が印加され、前記ＭＩＳトランジスタは前記キャ
リアの有無を判定するトランジスタであり、前記第２不純物層は前記フローティ
ングゲートへキャリアを注入する際前記第２不純物層と前記第４不純物層との間
でアバランシェ降伏を起こし、そのときに発生するホットエレクトロンを前記フ
ローティングゲートに注入するように書き込み電圧が印加される事を特徴とする
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、工程数の増加を伴うことなく、ＦＡＭＯＳにおける電気的な消去を実現できるようにした技術に関する。
【背景技術】
【０００２】
従来の半導体記憶装置では、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳと呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
また、例えば、特許文献１には、電気的に消去可能なＦＡＭＯＳを実現するために、フローティングゲート上に絶縁膜を介してコントロールゲートを積層し、フローティングゲートに蓄積されたキャリアをトンネル効果にて電気的に消去する方法が開示されている。
【特許文献１】特開平１０−１７８１１５号公報
【特許文献２】特開平５−５５６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＦＡＭＯＳでは、フローティングゲートに一旦電子が注入されると、その電子を電気的手法によりフローティングゲートから引き抜くことは困難であるため、ＦＡＭＯＳに書き込まれた情報の消去ができず、一回分の書き込みに限られるという問題があった。また、特許文献１に開示された方法では、ＦＡＭＯＳにおける電気的な消去動作を実現するには、フローティングゲート上に絶縁膜を介してコントロールゲートを積層する必要があり、工程増を招くという問題があった。
【０００５】
そこで、本発明の目的は、工程数の増加を伴うことなく、ＦＡＭＯＳにおける電気的な消去を実現することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本不揮発性半導体記憶装置はフローティングゲートにキャリアを蓄積し該キャリアを電気的に消去可能な不揮発性半導体記憶装置であって、
半導体基板に形成された第１導電型のウェル層と、
前記ウェル層に形成され第２導電型からなる第１不純物層と、
前記第１不純物層から離間して前記ウェル層に形成された第２導電型からなるソース層及びドレイン層を含むＭＩＳトランジスタと、
前記ＭＩＳトランジスタのチャネル上から延伸し前記第１不純物層と少なくとも一部がオーバラップするように絶縁膜を介して形成されたフローティングゲートと、
前記第１不純物層から離間し前記ウェル層内に前記フローティングゲートに隣接して形成された第２導電型からなる第２不純物層と、を備え、
前記第１不純物層は前記蓄積されたキャリアを消去するさい前記キャリアをウェル層へ引き抜くように消去電圧が印加され、前記ＭＩＳトランジスタは読み出し専用トランジスタであり、前記第２不純物層は前記フローティングゲートへキャリアを注入する書き込み電圧が印加される事を特徴とする。
【０００７】
また本不揮発性半導体記憶装置は前記ウェルと前記ソース層及びドレイン層は前記キャリアを注入及び消去する際いずれも同電位であることを特徴とする
【０００８】
また本不揮発性半導体記憶装置は、前記ウェル層は第１導電型の第３不純物層をさらに含み、前記ＭＩＳトランジスタは前期第３不純物層内に形成されていることを特徴とする。
【０００９】
また本不揮発性半導体記憶装置は、前記絶縁膜を介し前記チャネルと前記フローティングゲートにより形成される容量と、前記絶縁膜を介し前記第１不純物層と前記フローティングゲートにより形成される容量との容量比は１：５から１：１００であることを特徴とする。
【００１０】
また本不揮発性半導体記憶装置は、前記第２不純物層は前記フローティングゲートを挟んで分割して配置されていることを特徴とする。
【００１１】
また本不揮発性半導体記憶装置は、フローティングゲートにキャリアを蓄積し該キャリアを電気的に消去可能な不揮発性半導体記憶装置であって、
半導体基板に形成された第１導電型のウェル層と、
前記ウェル層に形成され第２導電型からなる第１不純物層と、
前記第１不純物層から離間して前記ウェル層に形成された第２導電型からなるソース層及びドレイン層を含むＭＩＳトランジスタと、
前記ＭＩＳトランジスタのチャネル上から延伸し前記第１不純物層と少なくとも一部がオーバラップするように絶縁膜を介して形成されたフローティングゲートと、
前記第１不純物層内に前記フローティングゲートに隣接して形成された第１導電型からなる第４不純物層と、
前記第４不純物層に形成された第２導電型からなる第２不純物層と、
を備え、
前記第１不純物層は前記蓄積されたキャリアを消去するさい前記キャリアをウェル層へ引き抜くように消去電圧が印加され、前記ＭＩＳトランジスタは読み出し専用トランジスタであり、前記第２不純物層は前記フローティングゲートへキャリアを注入する書き込み電圧が印加される事を特徴とする。
【００１２】
このような構成であれば、第２不純物拡散層に電圧を印加することで、第２不純物拡散
層とウェル層との間でアバランシェ降伏を起こし、そのときに発生するホットエレクトロ
ンをフローティングゲートに注入することができる。
また、フローティングゲートを第１不純物拡散層と容量結合させることが可能となり、
フローティングゲート上にコントロールゲートを積層することなく、フローティングゲー
トに蓄積されたキャリアのエネルギーを制御することができる。このため、第１不純物拡
散層に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去するこ
とができる。
【００１３】
さらに、ソース又はドレイン層の一方に書込電圧を印加して、ソース又はドレイン層とウェル層との間でアバランシェ降伏を起こす場合と比べて、ソース又はドレイン層を読み出し専用に使用することができる。従って、ソース又はドレイン層に対する電圧切替回路は簡単な構成で済むので、周辺回路の面積を少なくすることが可能であ
る。
さらに、ソース又はドレイン層を読出し専用に使用することができるので、例えば、ソ
ース又はドレイン層を短チャンネル効果の抑制に効果的なＬＤＤ又はＤＤＤ構造等にする
ことが可能である。また、第２不純物拡散層を書込み専用に使用することができるので、
例えば、トランジスタの特性にあまり影響を与えることなく、第２不純物拡散層をアバラ
ンシェ降伏が発生しやすい不純物濃度に設定することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面を参照しながら説明する。
（１）第１実施形態
図１（Ａ）は本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（Ｂ）は図１（Ａ）をａ１−ａ´１線で切断したときの断面図、図１（Ｃ）は図１（Ａ）をｂ１−ｂ´１線で切断したときの断面図、図１（Ｄ）は図１（Ａ）をｃ１−ｃ´１線で切断したときの断面図、である。
【００１５】
図１（Ａ）〜（Ｄ）に示すように、Ｐ型半導体基板１には、素子分離絶縁膜２が形成されるとともに、素子分離絶縁膜２で素子分離されたＮ−ウェル３が形成されている。なお、Ｐ型半導体基板１の材質としては例えばＳｉなどを用いることができる。
また、素子分離絶縁膜２で素子分離されたＮウェル３にはＰ−不純物拡散層４が形成されている。そして、Ｎ−ウェル３上には、Ｐ−不純物拡散層４上に延伸されたフローティングゲート８がゲート絶縁膜７を介して形成されている。図１（Ａ）に示すように、フローティングゲート８の平面視での形状は例えばＴ字型である。なお、ゲート絶縁膜７としては例えばシリコン酸化膜を用いることができ、フローティングゲート８としては例えば多結晶シリコンを用いることができる。
【００１６】
ここで、図１（Ｂ）に示すように、フローティングゲート８はＰ−不純物拡散層４の表面の一部が露出するように配置され、フローティングゲート８から露出されたＰ−不純物拡散層４には、Ｐ＋型不純物拡散層５ｂが形成されている。また、図１（Ｂ）に示すように、フローティングゲート８はＰ−不純物拡散層４とＮ−ウェル３との境界を跨いでＮ−ウェル３上にはみ出しており、フローティングゲート８を挟んでＰ＋型不純物拡散層５ｂの反対側のＮ−ウェル３には、Ｐ＋型不純物拡散層５ａが形成されている。
【００１７】
さらに、図１（Ｃ）に示すように、Ｎ−ウェル３には、フローティングゲート８を挟み込むように配置され、Ｐ−不純物拡散層４と分離されたＰ＋型不純物拡散層６ａ、６ｂが形成され、フローティングゲート構造を持つＭＩＳトランジスタのソース／ドレインが構成されている。また、Ｎ−ウェル３には、Ｎ−ウェル３とコンタクトを取るためのＮ＋型不純物拡散層９が形成されている。
【００１８】
そして、図１（Ａ）及び（Ｂ）に示すように、Ｐ＋型不純物拡散層５ｂには、Ｐ＋型不純物拡散層５ｂに消去電圧ＶＲを印加するためのコンタクトＣ１が形成されている。また、Ｐ＋型不純物拡散層６ａには、Ｐ＋型不純物拡散層６ａにソース電圧ＶＳを印加するためのコンタクトＣ２が形成されている。また、Ｐ＋型不純物拡散層６ｂには、Ｐ＋型不純物拡散層６ｂにドレイン電圧ＶＤを印加するためのコンタクトＣ３が形成されている。また、Ｎ＋型不純物拡散層９には、Ｎ＋型不純物拡散層９にウェル電圧ＶＷＬを印加するためのコンタクトＣ４が形成されている。さらに、Ｐ＋型不純物拡散層５ａには、Ｐ＋型不純物拡散層５ａに書込電圧ＢＶを印加するためのコンタクトＣ５が形成されている。
【００１９】
そして、この半導体装置の書き込み動作を行う場合、コンタクトＣ５を介してＰ＋不純物拡散層５ａにドレイン降伏電圧よりも大きな負の電圧（即ち、書込電圧ＢＶ）を与え、Ｎ−ウェル３とＰ＋型不純物拡散層５ａとの間に形成されるＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンをゲート絶縁膜７を通してフローティングゲート８に注入させることにより、フローティングゲート８に電子を蓄積させる。
【００２０】
例えば、コンタクトＣ１〜Ｃ４の電位を全て０Ｖに設定し、コンタクトＣ５の電位（即ち、書込電圧ＢＶ）を−７Ｖよりも絶対値が大きい負電位に設定することにより、フローティングゲート８にホットエレクトロンを注入し、この半導体装置に書き込みを行うことができる。
また、この半導体装置の読み出し動作を行う場合、Ｐ＋型不純物拡散層６ａ、６ｂ  間
を流れる電流の変化を検出し、フローティングゲート８に蓄積されたキャリアの有無を判定する。例えば、コンタクトＣ１、Ｃ２、Ｃ４、Ｃ５を０Ｖに設定するとともに、コンタクトＣ３の電位（即ち、ドレイン電圧ＶＤ）を−３Ｖに設定し、Ｐ＋型不純物拡散層６ａ、６ｂ間を流れる電流の変化を検出することにより、この半導体装置の読み出しを行うことができる。
【００２１】
また、この半導体装置の消去動作を行う場合、Ｐ−不純物拡散層４を負の電位に設定し、フローティングゲート８をＰ−不純物拡散層４と容量結合させることにより、フローティングゲート８に蓄積された電子をＮ−ウェル３側に引き抜く。  例えば、コンタクトＣ２〜Ｃ５の電位を全て０Ｖに設定するとともに、コンタクトＣ１の電位（即ち、消去電圧ＶＲ）を−２０Ｖに設定し、フローティングゲート８に蓄積された電子をトンネル効果にてＮ−ウェル３側に引き抜くことにより、この半導体装置の消去を行うことができる。
【００２２】
なお、消去電圧ＶＲの値は印加時間によって変動するが、ソース／ドレイン側とＰ−不純物拡散層４側との間のフローティングゲート８の容量比に従って変化させることができる。例えば、印加時間を１００ｍｓｅｃとした場合に、ソース／ドレイン側とＰ−不純物拡散層４側との間のフローティングゲート８の容量比が１：５の場合、消去電圧ＶＲ＝−２  ０Ｖ、容量比が１：２０の場合、消去電圧ＶＲ＝−１８Ｖ、容量比が１：１００の場合、  消去電圧ＶＲ＝−１５Ｖとすることができる。
このように、本発明の第１実施形態によれば、コンタクトＣ５に書込電圧ＢＶを印加することで、Ｐ＋型不純物拡散層５ａとＮ−ウェル３との間でアバランシェ降伏を起こし、そのときに発生するホットエレクトロンをフローティングゲート８に注入することができる。
【００２３】
また、フローティングゲート８をＰ−不純物拡散層４と容量結合させることが可能となり、フローティングゲート８上にコントロールゲートを積層することなく、フローティングゲート８に蓄積されたキャリアのエネルギーを制御することができる。このため、Ｐ−不純物拡散層４に電圧を印加することで、フローティングゲート８に蓄積されたキャリアを消去することができる。従来例と比べて、工程増を抑制しつつ、電気的に書き込み消去可能な不揮発性半導体記憶素子を実現することができる。また、上述した半導体装置は、出荷後にトリミングが可能なヒューズとしても利用することができる。
【００２４】
さらに、Ｐ＋型不純物拡散層（ドレイン）６ｂに書込電圧を印加して、Ｐ＋型不純物拡散層６ｂとＮ−ウェル３との間でアバランシェ降伏を起こす場合と比べて、Ｐ＋型不純物拡散層６ｂは読み出し専用に使用される。従って、ドレインに対する電圧切替回路は簡単な構成で済むので、周辺回路の面積を少なくすることが可能である。
【００２５】
また、Ｐ＋型不純物拡散層６ｂは読出し専用に使用されるので、ソース／ドレインを短チャンネル効果の抑制に効果的なＬＤＤ又はＤＤＤ構造等にすることが可能である。さらに、Ｐ＋不純物拡散層５ａを書込み専用に使用されるので、Ｐ＋型不純物拡散層５ａ、５ｂをソース／ドレインとするＭＩＳトランジスタの特性にあまり影響を与えることなく、Ｐ＋不純物拡散層５ａをアバランシェ降伏が発生しやすい不純物濃度に設定することができる。
【００２６】
この第１実施形態では、Ｐ−不純物拡散層４が本発明の「第１不純物拡散層」に対応し、Ｐ＋型不純物拡散層６ａ、６ｂが本発明の「ソース又はドレイン層」に対応し、Ｐ＋型不純物拡散層５ａが本発明の「第２不純物拡散層」に対応している。また、Ｐ＋型不純物拡散層６ａ、６ｂによって平面視で挟まれた領域（即ち、ＭＩＳトランジスタのチャネル領域）が本発明の「一の領域」に対応し、Ｐ＋型不純物拡散層５ａとＰ−不純物拡散層４とによって平面視で挟まれた領域が本発明の「他の領域」に対応している。
【００２７】
なお、この第１実施形態では、Ｐ型半導体基板１を用いる場合を例にとって説明したが、Ｎ型半導体基板を用いるようにしてもよい。また、この第１実施形態では、Ｎ−ウェル３にゲート絶縁膜７や、Ｐ＋型不純物拡散層５ａ、５ｂ、６ａ、６ｂが形成されている場合について説明したが、Ｎ型半導体基板にゲート絶縁膜７や、Ｐ＋型不純物拡散層５ａ、５ｂ、６ａ、６ｂが形成されていても良い。
【００２８】
（２）第２実施形態
図２（Ａ）は本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図２（Ｂ）は図２（Ａ）をｂ２−ｂ´２線で切断したときの断面図、である。図２（Ａ）及び（Ｂ）において、図１（Ａ）〜（Ｄ）と同一の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００２９】
図２（Ａ）及び（Ｂ）に示すように、第２実施形態では、Ｎ−ウェル３の内側にＮ−ウェル３とＮ型不純物の濃度が異なる第２のＮ−ウェル２１が形成されている。例えば、のＮ−ウェル２１は、Ｎ−ウェル３よりもＮ型不純物の濃度が低くなっている。そして、このＮ−ウェル２１にＰ＋型不純物拡散層５ａ、５ｂをソース／ドレインとするＭＩＳトランジスタが形成されている。このような構成であれば、第１実施形態と比べて、フローティングゲートに対する書込電圧ＢＶに影響を与えることなく、ＭＩＳトランジスタの閾値特性を調整することが可能である。
【００３０】
（３）第３実施形態
図３（Ａ）は本発明の第３実施形態に係る半導体装置の概略構成を示す平面図、図３（Ｂ）は図３（Ａ）をａ３−ａ´３線で切断したときの断面図、である。図３（Ａ）及び（Ｂ）において、図１（Ａ）〜（Ｄ）と同一の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００３１】
図３（Ａ）及び（Ｂ）に示すように、第３実施形態では、Ｐ−不純物拡散層４を広げてＰ＋型不純物拡散層５ａを外側から囲み、Ｐ−不純物拡散層４とＰ＋型不純物拡散層５ａとの間にＮ−ウェル３１を配置している。
このような構成であれば、ＭＩＳトランジスタの閾値特性に影響を与えるＮ−ウェル３と、アバランシェ降伏に関わるＮ−ウェル３１とにおいて、Ｎ型不純物の濃度をそれぞれ別々に設定することができる。従って、ＭＩＳトランジスタの閾値特性に影響を与えることなく、Ｎ−ウェル３１の不純物濃度をフローティングゲートに対する書き込みに最適な値に設定することができる。
【００３２】
（４）第４実施形態
図４（Ａ）は本発明の第４実施形態に係る半導体装置の概略構成を示す平面図、図４（Ｂ）は図４（Ａ）をａ４−ａ´４線で切断したときの断面図、である。図４（Ａ）及び（Ｂ）において、図１（Ａ）〜（Ｄ）と同一の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００３３】
図４（Ａ）及び（Ｂ）に示すように、第４実施形態では、フローティングゲート８下のＮ−ウェル３とＰ−不純物拡散層４との間に素子分離絶縁膜４２が形成されている。この素子分離絶縁膜４２は、例えばＬＯＣＯＳ法によって素子分離絶縁膜２と同時に形成されたものである。
このような構成であれば、Ｎ−ウェル３とＰ−不純物拡散層４との間の耐圧を高めることができるので、フローティングゲート８に蓄積された電子をＮ−ウェル３側に引き抜く際に、Ｐ−不純物拡散層４とＰ＋型不純物拡散層５ａとの間でのパンチスルーを防止することができる。
【００３４】
なお、第４実施形態では、Ｎ−ウェル３とＰ−不純物拡散層４との間に素子分離絶縁膜４２を形成することによってＰ−不純物拡散層４とＰ＋型不純物拡散層５ａとの間でのパンチスルーを防止することについて説明したが、図５に示すように、Ｐ−不純物拡散層４とＰ＋型不純物拡散層５ａとの間の距離Ｌを大きく確保することによって、上記パンチスルーを防止することも可能である。
【００３５】
（５）第５実施形態
図６（Ａ）は本発明の第５実施形態に係る半導体装置の概略構成を示す平面図、図６（Ｂ）は図６（Ａ）をａ６−ａ´６線で切断したときの断面図、である。図６（Ａ）及び（Ｂ）において、図１（Ａ）〜（Ｄ）と同一の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００３６】
図６（Ａ）及び（Ｂ）に示すように、第５実施形態では、フローティングゲート８の平面視での形状が例えば十字であり、十字の縦の部分８ａと余裕を持って重なるようにＰ−不純物拡散層４が広く形成されている。さらに、本実施形態ではＣ６が追加された構造となっている。
このような構成であれば、Ｐ−不純物拡散層４に対してフローティングゲート８が多少位置ズレして形成されても、フローティングゲート８とＰ−不純物拡散層４とが平面視で重なり合う面積に変わりは無い。従って、Ｐ−不純物拡散層４側のフローティングゲート８の容量を一定に保つことが可能であり、ソース／ドレイン側とＰ−不純物拡散層４側との間でのフローティングゲート８の容量比を狙い値どおりに設定することが容易である。
【００３７】
また、本実施形態を用いるとコンタクトＣ６がない場合と比較して、アバランシェ降伏により発生した電子がＣ５−Ｃ６間に電流として流れることができ、この電流によってチャネルホットエレクトロンが発生するため、書き込み効率が向上する。
そして、本実施形態において書き込み動作を行う場合、例えば、コンタクトＣ２〜Ｃ４およびＣ６の電位を全て０Ｖ、Ｃ１をフローティングに設定し、コンタクトＣ５の電位を−５Ｖよりも絶対値が大きい負電位に設定することで、フローティングゲート８への書き込みが可能となる。
【００３８】
一方、読み出し動作については、前出の実施形態の電位設定に対して、コンタクトＣ６を０Ｖの設定が必要となる。
さらに消去動作についても、前出の実施形態の電位設定に対してコンタクトＣ６を０Ｖの設定が必要となるが、Ｐ−不純物拡散層４とフローティングゲート８の容量結合によりフローティングゲート８に蓄積された電子をＮ−ウェル３側に引き抜く原理に変化はない。
【００３９】
本実施形態において消去電圧ＶＲの印加時間を１００ｍｓｓｅｃとしたとき、容量比が１：１０の場合、ＶＲ＝−１３Ｖ、容量比が１：２０の場合、ＶＲ＝−１２Ｖ、容量比が１：５０の場合、ＶＲ＝−１１Ｖとすることができる。
【図面の簡単な説明】
【００４０】
【図１】第１実施形態に係る半導体装置の概略構成を示す図。
【図２】第２実施形態に係る半導体装置の概略構成を示す図。
【図３】第３実施形態に係る半導体装置の概略構成を示す図。
【図４】第４実施形態に係る半導体装置の概略構成を示す図。
【図５】第４実施形態に係る半導体装置の他の例を示す図。
【図６】第５実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００４１】
１  Ｐ型半導体基板、２、４２  素子分離絶縁膜、３、２１、３１  Ｎ−ウェル、４  Ｐ−不純物拡散層、５ａ、５ｂ、６ａ、６ｂ  Ｐ＋型不純物拡散層、７  ゲート絶縁膜、８  フローティングゲート  、Ｃ１〜Ｃ５  コンタクト、９  Ｎ＋型不純物拡散層
【図１】
0004622902.tif 000002
【図２】
0004622902.tif 000003
【図３】
0004622902.tif 000004
【図４】
0004622902.tif 000005
【図５】
0004622902.tif 000006
【図６】
0004622902.tif 000007