(57)【特許請求の範囲】
【請求項１】
絶縁層と配線導体とが交互に積層されており、
最外層の絶縁層上に半導体素子接続用の帯状配線導体が複数並設されているとともに、各帯状配線導体上の一部に半導体素子の電極端子がフリップチップ接続されるフリップチップ用導電突起が前記帯状配線導体の幅と一致する幅で形成されており、
かつ前記最外層の絶縁層上および前記帯状配線導体上に前記フリップチップ用導電突起の少なくとも上面を露出させるソルダーレジスト層が被着された配線基板であって、
前記各帯状配線導体上の一部に、さらに電気テスト用のプローブが接続されるテスト用導電突起が前記帯状配線導体と一致する幅でかつ隣接するテスト用導電突起と位置をずらして形成されているとともに、各テスト用導電突起の上面が前記ソルダーレジスト層から露出していることを特徴とする配線基板。
【請求項２】
前記テスト用導電突起が、前記フリップチップ用導電突起を挟んで該突起の両側に交互に位置をずらせて形成されている請求項１記載の配線基板。
【請求項３】
前記帯状配線導体の幅が３０μｍ以下であり、互いに隣接する帯状配線導体間の間隔が４５μｍ以下である請求項１または２記載の配線基板。
【請求項４】
前記テスト用導電突起の上面と、その周囲の前記ソルダーレジスト層の上面とが実質的に同じ高さである請求項１〜３のいずれかに記載の配線基板。
【請求項５】
前記フリップチップ用導電突起の上面と、その周囲の前記ソルダーレジスト層の上面とが実質的に同じ高さである請求項１〜４のいずれかに記載の配線基板。
【請求項６】
前記フリップチップ用導電突起の長さが、該フリップチップ用導電突起の幅よりも長い請求項１〜５のいずれかに記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板に関し、より詳細には、例えばペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載するのに好適な配線基板に関する。
【背景技術】
【０００２】
従来から、半導体集積回路素子として、多数の電極端子を、その一方の主面の外周に沿って配設した、いわゆるペリフェラル型の半導体集積回路素子がある。このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法がある。フリップチップ接続とは、配線基板上に設けた半導体素子接続用の配線導体の一部を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続用の配線導体の露出部と前記半導体集積回路素子の電極端子とを対向させ、これらを半田等の導電バンプを介して電気的に接続する方法である。
【０００３】
図８は、ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した従来の配線基板を示す概略断面図であり、図９は、図８の配線基板を示す平面図である。図８，図９に示すように、従来の配線基板１２０は、上面から下面にかけて第一の配線導体１０２が配設された絶縁基板１０３の上下面に絶縁層１０４と第二の配線導体１０５とが交互に積層され、最表面には保護用のソルダーレジスト層１０６が被着されている。
【０００４】
絶縁基板１０３の上面から下面にかけては複数のスルーホール１０７が形成されており、絶縁基板１０３の上下面およびスルーホール１０７の内面には第一の配線導体１０２が被着され、スルーホール１０７の内部には埋め込み樹脂１０８が充填されている。絶縁層１０４には、それぞれに複数のビアホール１０９が形成されており、各絶縁層１０４の表面およびビアホール１０９の内面には、第二の配線導体１０５がそれぞれ被着形成されている。
【０００５】
そして、複数の第二の配線導体１０５のうち、配線基板１２０の上面側における最外層の絶縁層１０４上に被着された一部が、半導体集積回路素子１０１の電極端子に導電バンプ１１０を介して電気的に接続される半導体素子接続用の帯状配線導体１０５ａを構成し、この帯状配線導体１０５ａのうち、ソルダーレジスト層１０６から露出した露出部に、半導体集積回路素子１０１の電極端子が半田や金等から成る導電バンプ１１０を介して電気的に接続される。また、配線基板１２０の下面側における最外層の絶縁層１０４上に被着された一部が、外部電気回路基板の配線導体に電気的に接続される外部接続用の配線導体１０５ｂを構成し、この外部接続用の配線導体１０５ｂのうち、ソルダーレジスト層１０６から露出した露出部に、外部電気回路基板の配線導体が半田ボール１１１を介して電気的に接続される。
【０００６】
ソルダーレジスト層１０６は、最表層の第二の配線導体１０５を保護するとともに、帯状配線導体１０５ａや配線導体１０５ｂの露出部を画定する。このようなソルダーレジスト層１０６は、感光性を有する熱硬化性樹脂ペーストまたはフィルムを第二の配線導体１０５が形成された最外層の絶縁層１０４上に積層した後、帯状配線導体１０５ａや配線導体１０５ｂにおける露出部を露出させる開口を有するように露光および現像し、硬化させることにより形成される。このため、帯状配線導体１０５ａにおける露出部は、ソルダーレジスト層１０６の表面から凹んで位置することになる。なお、図９に示すように、上面側のソルダーレジスト層１０６は、帯状配線導体１０５ａの露出部を露出させるスリット状の開口１０６ａを有している。
【０００７】
そして、半導体集積回路素子１０１の電極端子と帯状配線導体１０５ａにおける露出部とを導電バンプ１１０を介して電気的に接続した後、半導体集積回路素子１０１と配線基板１２０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂１１２を充填し、半導体集積回路素子１０１が配線基板１２０上に実装される。
【０００８】
近時、半導体集積回路素子１０１は、その高集積度化が急激に進み、半導体集積回路素子１０１における電極端子のピッチは狭ピッチになってきており、これに伴って帯状配線導体１０５ａの幅も狭くなってきている。帯状配線導体１０５ａの幅が狭くなると、この帯状配線導体１０５ａの露出部上に形成される導電バンプ１１０も小さなものにならざるをえず、帯状配線導体１０５ａの露出部と、導電バンプ１１０との接続信頼性が低下する。また、この小さな導電バンプ１１０を介して半導体集積回路素子１０１を実装した場合には、半導体集積回路素子１０１とソルダーレジスト層１０６との間の隙間が狭くなるので、この隙間内への充填樹脂１１２の充填性が低下すると共に、充填された充填樹脂１１２中にボイドが発生しやすくなる。
【０００９】
そこで、本出願人は、先に特許文献１に記載のような配線基板を開発した。この配線基板は、最外層の絶縁層上に複数並設した帯状配線導体上の一部に、該帯状配線導体の幅と一致する幅でフリップチップ用の導電突起を設け、各導電突起の上面を露出させるようにソルダーレジスト層を被着させたものである。この配線基板によると、前記導電突起と、この導電突起の表面に形成される導電バンプとの接続信頼性に優れ、かつ前記導電突起とソルダーレジスト層との高低差が小さくなるので充填樹脂の充填性に優れ、電極端子が狭ピッチな半導体集積回路素子を微小な導電バンプを介してフリップチップ搭載することができる。
【００１０】
一方、製造された配線基板は、電気テスト用のプローブを用いて電気テストされる。例えば、特許文献１に記載の配線基板では、電気テスト用のプローブを各導電突起に接続して電気テストを行う。ところが、前記した通り、半導体集積回路素子における電極端子の狭ピッチ下に伴い、導電突起（すなわち帯状配線導体）の幅、互いに隣接する導電突起間（すなわち帯状配線導体間）の間隔も狭くなっている。
【００１１】
一般に、電気テストに使用されるプローブの径は、帯状配線導体の幅よりも大きく、互いに隣接する帯状配線導体間の間隔とほぼ同じ大きさである。このため、電気テスト用のプローブと配線基板上の導電突起間で接続不良が生じるという問題がある。また、プローブ同士が接触して短絡不良が多発し、合格品であっても不良品とされる、いわゆる擬似不良による歩留り低下が大きくなっている。なお、電気テスト用のプローブ径の極小化、その位置精度向上等は非常に難しい。
【００１２】
特許文献２には、複数並設された電子デバイス接続用のパッド上の所定領域がソルダーレジスト層から露出して、所定の電気検査領域を形成している印刷配線板が記載されている。
【００１３】
しかしながら、この文献に記載されている電気検査領域を構成する各パッドは、隣接するパッド同士がソルダーレジスト層から露出しているので、パッドの幅、互いに隣接するパッド間の間隔が狭い場合には、前記した通り、電気テスト用のプローブとパッド間で接続不良が生じ、またプローブ同士が接触して短絡不良が多発する。
【００１４】
【特許文献１】特開２００６−３４４６６４号公報
【特許文献２】特開平９−１９１１６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の課題は、電気テスト用のプローブを接続することによって簡単にかつ確実に電気テストを行うことができる配線基板を提供することである。
【課題を解決するための手段】
【００１６】
本発明者らは、上記課題を解決すべく鋭意検討を重ねた結果、最外層の絶縁層上に複数並設した各帯状配線導体上の一部に、電気テスト用のプローブが接続されるテスト用導電突起を、前記帯状配線導体と一致する幅でかつ隣接するテスト用導電突起と位置をずらして形成し、各テスト用導電突起の上面をソルダーレジスト層から露出させる場合には、テスト用導電突起に接続される電気テスト用のプローブ同士の間隔が広がるので、帯状配線導体の幅、互いに隣接する帯状配線導体間の間隔が狭い場合であっても、前記プローブをテスト用導電突起に確実に接続させることができ、しかもプローブ同士が接触することにより発生する短絡不良を防いで電気テストを行うことができるという新たな知見を見出し、本発明を完成するに至った。
【００１７】
すなわち、本発明における配線基板は、以下の構成からなる。
（１）絶縁層と配線導体とが交互に積層されており、最外層の絶縁層上に半導体素子接続用の帯状配線導体が複数並設されているとともに、各帯状配線導体上の一部に半導体素子の電極端子がフリップチップ接続されるフリップチップ用導電突起が前記帯状配線導体の幅と一致する幅で形成されており、かつ前記最外層の絶縁層上および前記帯状配線導体上に前記フリップチップ用導電突起の少なくとも上面を露出させるソルダーレジスト層が被着された配線基板であって、前記各帯状配線導体上の一部に、さらに電気テスト用のプローブが接続されるテスト用導電突起が前記帯状配線導体と一致する幅でかつ隣接するテスト用導電突起と位置をずらして形成されているとともに、各テスト用導電突起の上面が前記ソルダーレジスト層から露出していることを特徴とする配線基板。
（２）前記テスト用導電突起が、前記フリップチップ用導電突起を挟んで該突起の両側に交互に位置をずらせて形成されている前記（１）記載の配線基板。
（３）前記帯状配線導体の幅が３０μｍ以下であり、互いに隣接する帯状配線導体間の間隔が４５μｍ以下である前記（１）または（２）記載の配線基板。
（４）前記テスト用導電突起の上面と、その周囲の前記ソルダーレジスト層の上面とが実質的に同じ高さである前記（１）〜（３）のいずれかに記載の配線基板。
（５）前記フリップチップ用導電突起の上面と、その周囲の前記ソルダーレジスト層の上面とが実質的に同じ高さである前記（１）〜（４）のいずれかに記載の配線基板。
（６）前記フリップチップ用導電突起の長さが、該フリップチップ用導電突起の幅よりも長い前記（１）〜（５）のいずれかに記載の配線基板。
【発明の効果】
【００１８】
本発明によれば、最外層の絶縁層上に複数並設した各帯状配線導体上の一部に、電気テスト用のプローブが接続されるテスト用導電突起を、前記帯状配線導体と一致する幅でかつ隣接するテスト用導電突起と位置をずらして形成し、各テスト用導電突起の上面をソルダーレジスト層から露出させるので、該導電突起に一般的な電気テスト用のプローブを接続することによって簡単にかつ確実に電気テストを行うことができるという効果がある。
特に、前記（３）のように、帯状配線導体の幅が３０μｍ以下であり、互いに隣接する帯状配線導体間の間隔が４５μｍ以下である場合には、本発明にかかる配線基板の有用性がより向上する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明にかかる配線基板の一実施形態について図面を参照して詳細に説明する。図１は、ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した本実施形態にかかる配線基板を示す概略断面図である。図２は、図１の配線基板を示す平面図である。
【００２０】
図１，図２に示すように、本実施形態にかかる配線基板１０は、上面から下面にかけて第一の配線導体２が配設された絶縁基板３の上下面に絶縁層４と第二の配線導体５とが交互に積層され、最表面に保護用のソルダーレジスト層６が被着されて成る。
【００２１】
絶縁基板３は、厚みが０．１〜１．５ｍｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成り、配線基板１０のコア部材として機能する。
【００２２】
絶縁基板３の上面から下面にかけて直径が０．０５〜０．３ｍｍ程度の複数のスルーホール７が形成されており、絶縁基板３の上下面およびスルーホール７の内面には、第一の配線導体２が被着されている。第一の配線導体２は、絶縁基板３の上下面では主として銅箔から形成されており、スルーホール７内面では無電解銅めっきおよびその上の電解銅めっきから形成されている。
【００２３】
スルーホール７内部にはエポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂８が充填されており、絶縁基板３の上下面に形成された第一の配線導体２同士がスルーホール７内の第一の配線導体２を介して電気的に接続されている。
【００２４】
このような絶縁基板３は、例えばガラス織物に未硬化の熱硬化性樹脂を含浸させたシートの上下面に第一の配線導体２用の銅箔を張着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール７用のドリル加工を施すこと等により製作される。
【００２５】
第一の配線導体２は、絶縁基板３用のシートの上下全面に、厚みが３〜５０μｍ程度の銅箔を上述のように張着しておくとともに、これらの銅箔および絶縁基板３にスルーホール７を穿孔した後、このスルーホール７の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施し、次にスルーホール７内を埋め込み樹脂８で充填した後、この上下面の銅箔および銅めっきを、例えばフォトリソグラフィ技術等を用いて所定のパターンにエッチング加工することにより、絶縁基板３の上下面およびスルーホール７の内面に形成される。
【００２６】
埋め込み樹脂８は、スルーホール７を塞ぐことによりスルーホール７の直上および直下に絶縁層４を形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール７内にスクリーン印刷法により充填し、これを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。
【００２７】
絶縁基板３の上下面に積層された絶縁層４は、それぞれの厚みが２０〜６０μｍ程度であり、絶縁基板３と同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機フィラーを分散させた電気絶縁材料等から成る。また、各絶縁層４には、直径が３０〜１００μｍ程度の複数のビアホール９が形成されている。
【００２８】
各絶縁層４の表面およびビアホール９内面には、無電解銅めっきおよびその上の電解銅めっきから成る第二の配線導体５が被着形成されている。そして、絶縁層４を挟んで上層に位置する配線導体５と下層に位置する配線導体５とをビアホール９内の配線導体５を介して電気的に接続することにより高密度配線が立体的に形成される。
【００２９】
複数の第二の配線導体５のうち、配線基板１０の上面側における最外層の絶縁層４上に被着された一部が、半導体集積回路素子１０１の電極と半田等の導電バンプ１１０および後述するフリップチップ用導電突起１２を介して電気的に接続される半導体素子接続用の帯状配線導体５ａを形成している。一方、配線基板１０の下面側における最外層の絶縁層４上に被着された一部が、外部電気回路基板の配線導体に半田ボール１１１を介して電気的に接続される外部接続用の配線導体５ｂを形成している。
【００３０】
このような第二の配線導体５は、例えばセミアディティブ法といわれる方法等により形成される。セミアディティブ法は、例えば、まず、ビアホール９が形成された絶縁層４の表面に電解めっき用の下地金属層を無電解銅めっきにより形成し、その上に第二の配線導体５に対応した開口を有するめっきレジスト層を形成する。次に、下地金属層を給電用の電極として開口から露出する下地金属層上に電解銅めっきを施し第二の配線導体５を形成し、めっきレジストを剥離した後、露出する下地金属層をエッチング除去することによって各第二の配線導体５を電気的に独立させる方法である。
【００３１】
半導体素子接続用の帯状配線導体５ａは、図２に示すように、半導体集積回路素子１０１の外周部に対応する位置を半導体集積回路素子１０１の外周辺に対して直角な方向に延びるようにして所定のピッチで複数並設されており、その上には半導体集積回路素子１０１の電極端子に対応する位置に、導電バンプ１１０と接続されるフリップチップ用導電突起１２が帯状配線導体５ａの幅と一致する幅で形成されている。
【００３２】
フリップチップ用導電突起１２は、帯状配線導体５ａの幅と一致する幅で形成されていることから、帯状配線導体５ａからはみ出ることがないとともに、導電バンプ１１０と接続するための十分な幅を確保することができる。したがって、配線基板１０は、隣接する帯状配線導体５ａ間の電気的絶縁信頼性に優れるとともに、フリップチップ用導電突起１２と導電バンプ１１０との接続信頼性に優れる。
【００３３】
また、フリップチップ用導電突起１２は、その長さが該導電突起１２の幅よりも例えば５０μｍ以上長く形成されている。これにより、例えばフリップチップ用導電突起１２の形成位置が帯状配線導体５ａの長さ方向に多少ずれた場合であっても、半導体集積回路素子１０１の電極端子とフリップチップ用導電突起１２との位置が合い、両者を導電バンプ１１０を介して正確に接続することができる。フリップチップ用導電突起１２の長さは、７０〜１００μｍ程度であるのが好ましい。
【００３４】
最外層の絶縁層４およびその上の第二の配線導体５上には、ソルダーレジスト層６が被着されている。該ソルダーレジスト層６は、最外層の第二の配線導体５を熱や外部環境から保護するための保護膜であり、上面側のソルダーレジスト層６は、フリップチップ用導電突起１２の上面を露出させるようにして、また下面側のソルダーレジスト層６は、外部接続用の配線導体５ｂを露出させるようにして被着されている。
【００３５】
また、フリップチップ用導電突起１２の上面と、その周囲のソルダーレジスト層６の上面とが実質的に同じ高さに構成されている。これにより、フリップチップ用導電突起１２の上に導電バンプ１１０を介して半導体集積回路素子１０１の電極端子を接続する際には、ソルダーレジスト層６と半導体集積回路素子１０１との間に導電バンプ１１０の高さに相当する隙間が確保され、その隙間に充填樹脂１１２を充填性良く、かつボイドを発生させることなく充填することができる。なお、フリップチップ用導電突起１２の上面と、その周囲のソルダーレジスト層６の上面とは、完全に同一の高さである必要はなく、両者間に５μｍ以下の高低差があってもよい。
【００３６】
ここで、各帯状配線導体５ａ上の一部には、さらに電気テスト用のプローブが接続されるテスト用導電突起１３が、フリップチップ用導電突起１２と同様に帯状配線導体５ａと一致する幅でかつ隣接するテスト用導電突起１３と位置をずらして形成されている。より具体的には、テスト用導電突起１３が、フリップチップ用導電突起１２を挟んで該突起１２の両側に交互に位置をずらせて（すなわち千鳥配置となるように）形成されている。そして、各テスト用導電突起１３の上面がソルダーレジスト層６から露出している。このように、隣接するテスト用導電突起１３，１３同士を交互にずらして千鳥状に配置すると、このテスト用導電突起１３に接続される電気テスト用のプローブ同士の間隔が広がるので、帯状配線導体５ａの幅、互いに隣接する帯状配線導体５ａ，５ａ間の間隔が狭い場合であっても、前記プローブをテスト用導電突起１３に確実に接続させることができ、しかもプローブ同士が接触することにより発生する短絡不良を防いで電気テストを行うことができる。
【００３７】
特に、帯状配線導体５ａの幅は３０μｍ以下、好ましくは２０〜３０μｍ、互いに隣接する帯状配線導体５ａ，５ａ間の間隔は４５μｍ以下、好ましくは４０μｍ以下であるのがよい。テスト用導電突起１３の長さは７０〜１００μｍ程度であるのが好ましい。一つの帯状配線導体５ａ上に位置するテスト用導電突起１３とフリップチップ用導電突起１２との間隔は、２２０〜２６０μｍ程度であるのが好ましい。
【００３８】
また、テスト用導電突起１３の上面と、その周囲のソルダーレジスト層６の上面とが実質的に同じ高さに構成されている。これにより、電気テスト用のプローブをテスト用導電突起１３に確実に接続させることができる。これに対し、テスト用導電突起１３の上面が、その周囲のソルダーレジスト層６の上面よりも低い高さであると、前記プローブをテスト用導電突起１３に接続させ難くなる。なお、フリップチップ用導電突起１２と同様に、テスト用導電突起１３の上面と、その周囲のソルダーレジスト層６の上面とは、完全に同一の高さである必要はなく、両者間に５μｍ以下の高低差があってもよい。
【００３９】
次に、前記した配線基板１０の製造方法について図面を参照して詳細に説明する。図３（ａ）〜（ｃ），図４（ｄ）〜（ｆ）および図５（ｇ）〜（ｊ）は、本実施形態にかかる配線基板の製造方法を示す概略説明図である。
【００４０】
まず、図３（ａ），（ｂ）に示すように、上面側における最外層の絶縁層４の表面に、電解めっき用の下地金属層５１を無電解めっきにより被着形成する。下地金属層５１を形成する無電解めっきとしては、無電解銅めっきが好ましい。
【００４１】
ついで、図３（ｃ）に示すように、下地金属層５１の表面に第一レジスト層Ｒ１を形成する。第一レジスト層Ｒ１は、帯状配線導体５ａに対応する形状の第一開口Ａ１を有しており、光感光性アルカリ現像型ドライフィルムレジストを下地金属層５１上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより帯状配線導体５ａに対応する形状の第一開口Ａ１を有するパターンに形成される。また、第一レジスト層Ｒ１の厚みは、帯状配線導体５ａおよびその上に形成されるフリップチップ用導電突起１２，テスト用導電突起１３の合計厚みよりも若干大きい厚みであるのがよい。
【００４２】
図４（ｄ）に示すように、第一レジスト層Ｒ１の第一開口Ａ１内に露出する下地金属層５１上に、電解めっきにより帯状配線導体５ａを被着形成する。帯状配線導体５ａを形成するための電解めっきとしては、電解銅めっきが好ましい。帯状配線導体５ａの厚みは、第一レジスト層Ｒ１の厚みよりも薄い。具体的には、帯状配線導体５ａの厚みは、８〜２０μｍ、好ましくは１０〜１５μｍであるのがよい。
【００４３】
図４（ｅ）に示すように、第一レジスト層Ｒ１および帯状配線導体５ａの表面に第二レジスト層Ｒ２を形成する。第二レジスト層Ｒ２は、フリップチップ用導電突起１２が形成される位置にフリップチップ用導電突起１２の長さに対応した幅で第一開口Ａ１を真横に横切る第二開口Ａ２と、テスト用導電突起１３が形成される位置にテスト用導電突起１３の長さに対応した幅で第一開口Ａ１を真横に横切る第三開口Ａ３とを有している。
【００４４】
このような第二レジスト層Ｒ２は、光感光性アルカリ現像型ドライフィルムレジストを第一レジスト層Ｒ１および帯状配線導体５ａ上に張着するとともに、それにフォトリソグラフィ技術を用いて露光および現像を行なうことにより第二開口Ａ２，第三開口Ａ３を有するパターンに形成される。このとき、各第三開口Ａ３は、第二開口Ａ２を挟んで該第二開口Ａ２の両側に交互に位置をずらせて（すなわち千鳥配置となるように）形成する。なお、第二レジスト層Ｒ２の厚みは、第一レジスト層Ｒ１の厚み以上であるのが好ましい。
【００４５】
図４（ｆ）に示すように、第一開口Ａ１および第二開口Ａ２で囲まれた帯状配線導体５ａ上にフリップチップ用導電突起１２を、第一開口Ａ１および第三開口Ａ３で囲まれた帯状配線導体５ａ上にテスト用導電突起１３を、それぞれ電解めっきにより形成する。これにより、形成されたフリップチップ用導電突起１２，テスト用導電突起１３は、同電位になる。フリップチップ用導電突起１２，テスト用導電突起１３を形成するための電解めっきとしては、電解銅めっきが好ましい。なお、フリップチップ用導電突起１２，テスト用導電突起１３の高さは、第一レジスト層Ｒ１の上面よりも若干低い位置とするのが好ましい。
【００４６】
このとき、フリップチップ用導電突起１２は、第一開口Ａ１および第二開口Ａ２で囲まれた帯状配線導体５ａ上に形成されるので、その幅が第一開口Ａ１で画定される幅、すなわち帯状配線導体５ａの幅と一致する幅で形成されるとともに、その長さが第二開口Ａ２で画定される幅で形成される。これと同様に、テスト用導電突起１３は、第一開口Ａ１および第三開口Ａ３で囲まれた帯状配線導体５ａ上に形成されるので、帯状配線導体５ａの幅と一致する幅で形成されるとともに、その長さが第三開口Ａ３で画定される幅で形成される。
【００４７】
また、第二開口Ａ２，第三開口Ａ３は、第一開口Ａ１をそれぞれ横切るように形成されているので、第二レジスト層Ｒ２を形成する際の位置合わせの誤差に起因して、第二開口Ａ２，第三開口Ａ３の位置が帯状配線導体５ａの幅方向にずれたとしても、帯状配線導体５ａの露出幅が変わることはなく、したがって形成されるフリップチップ用導電突起１２，テスト用導電突起１３の幅に影響を与えることはない。
【００４８】
なお、第二開口Ａ２の幅を、第一開口Ａ１の幅よりも例えば５０μｍ以上広い幅で形成しておくと、その分、フリップチップ用導電突起１２の長さが長く形成されることになり、第二レジスト層Ｒ２を形成する際の位置合わせの誤差に起因して第二開口Ａ２の位置が帯状配線導体５ａの長さ方向に例えば２５μｍ程度ずれたとしても、フリップチップ用導電突起１２上に半導体集積回路素子１０１の電極端子と正確に対向する領域を確保することができるので、半導体集積回路素子１０１の電極端子とフリップチップ用導電突起１２とを導電バンプ１１０を介して正確に接続することができる。したがって、第二開口Ａ２の幅は、第一開口Ａ１の幅よりも、例えば５０μｍ以上広くしておくことが好ましい。
【００４９】
図５（ｇ）に示すように、第一レジスト層Ｒ１および第二レジスト層Ｒ２を除去する。前記第一レジスト層Ｒ１および第二レジスト層Ｒ２の除去は、例えば水酸化ナトリウム水溶液等のアルカリ水溶液への浸漬により行なう。
【００５０】
図５（ｈ）に示すように、帯状配線導体５ａが形成された部分以外の下地金属層５１を除去する。これにより、隣接する帯状配線導体５ａ間が電気的に独立することになる。このとき、帯状配線導体５ａ上に形成されたフリップチップ用導電突起１２，テスト用導電突起１３は、その幅が帯状配線導体５ａと一致する幅で形成されており、帯状配線導体５ａからはみ出していないので、隣接する帯状配線導体５ａ間の電気的な絶縁が良好に保たれる。なお、帯状配線導体５ａが形成された部分以外の下地金属層５１を除去するには、第一レジスト層Ｒ１および第二レジスト層Ｒ２を除去した後、露出する下地金属層５１を、例えば塩化第二銅を含有するエッチング液等によりエッチング除去する方法が採用可能である。
【００５１】
図５（ｉ）に示すように、ソルダーレジスト層用の樹脂６ａで最外層の絶縁層４，帯状配線導体５ａ，フリップチップ用導電突起１２，テスト用導電突起１３を被覆する。ソルダーレジスト層用の樹脂６ａとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、例えばエポキシ樹脂等にシリカやタルク等の無機物粉末フィラーを３０〜７０質量％程度分散させた絶縁材料から成る熱硬化性樹脂等が好ましく、該樹脂を被覆後に硬化させるのがよい。
【００５２】
図５（ｊ）に示すように、ソルダーレジスト層用の樹脂６ａをフリップチップ用導電突起１２，テスト用導電突起１３の上面がそれぞれ露出するまで研磨してソルダーレジスト層６を形成し、フリップチップ用導電突起１２，テスト用導電突起１３の上面が、その周囲のソルダーレジスト層６の上面と実質的に同じ平面で露出する配線基板１０が得られる。前記研磨は、各種の公知の機械的研磨方法やレーザスクライブ法等が採用可能であり、ソルダーレジスト層６の厚みとしては、ソルダーレジスト層６の上面と、フリップチップ用導電突起１２，テスト用導電突起１３の上面との高低差が５μｍ以下となる厚みが好ましい。
【００５３】
得られた配線基板１０は、隣接するテスト用導電突起１３，１３同士を交互にずらして千鳥状に配置しているので、該テスト用導電突起１３に一般的な電気テスト用のプローブを接続することによって簡単にかつ確実に電気テストを行うことができる。前記プローブの径としては、例えば４０μｍ以上のものを用いることができる。
【００５４】
そして、図１に示すように、ペリフェラル型の半導体集積回路素子１０１の電極端子と、帯状配線導体５ａ上に形成されたフリップチップ用導電突起１２とを導電バンプ１１０を介して電気的に接続（フリップチップ接続）することにより、半導体集積回路素子１０１の電極端子と帯状配線導体５ａとが電気的に接続される。ついで、半導体集積回路素子１０１と配線基板１０との間の隙間に充填樹脂１１２を充填し、半導体集積回路素子１０１が配線基板１０上に実装される。
【００５５】
以上、本発明の好ましい実施形態を説明したが、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において種々の改善や変更が可能である。例えば前記した実施形態では、第二開口Ａ２，第三開口Ａ３を、それぞれ第一開口Ａ１と直交する向きに形成したが、フリップチップ用導電突起１２，テスト用導電突起１３の形状に合わせて、任意の向きに第二開口Ａ２，第三開口Ａ３を形成してもよい。
【００５６】
また、一つの帯状配線導体５ａの表面には、一つのフリップチップ用導電突起１２が形成されているが、複数の第一開口Ａ１および第二開口Ａ２を組み合わせることにより、一つの帯状配線導体５ａの表面に複数のフリップチップ用導電突起１２が被着形成されていてもよい。
テスト用導電突起１３は、隣接するテスト用導電突起１３と位置をずらして形成されていればよく、例えば図６に示すような千鳥配置で形成されていてもよい。
【００５７】
前記ソルダーレジスト層用の樹脂６ａをフリップチップ用導電突起１２，テスト用導電突起１３の上面がそれぞれ露出するまで研磨してソルダーレジスト層６を形成する際（図５（ｉ），図５（ｊ）参照）、樹脂６ａを例えば図７に示すように、フリップチップ用導電突起１２の並びに対応する領域およびテスト用導電突起１３の並びに対応する領域のみを帯状に選択的に研磨してフリップチップ用導電突起１２，テスト用導電突起１３の上面をそれぞれ露出させ、それ以外の領域におけるソルダーレジスト層用の樹脂６ａは厚いままで残してもよい。これにより、研磨する面積が少なくて済むので研磨が容易になるとともに、研磨されずに残った領域のソルダーレジスト層６が厚いままなので導体集積回路素子１０１の実装時における熱や外部環境からの保護能力をより高いものとすることができる。その他の構成は、前記した一実施形態と同じである。
【図面の簡単な説明】
【００５８】
【図１】ペリフェラル型の半導体集積回路素子をフリップチップ接続により搭載した本発明の一実施形態にかかる配線基板を示す概略断面図である。
【図２】図１の配線基板を示す平面図である。
【図３】（ａ）〜（ｃ）は、本発明の一実施形態にかかる配線基板の製造方法を示す概略説明図である。
【図４】（ｄ）〜（ｆ）は、本発明の一実施形態にかかる配線基板の製造方法を示す概略説明図である。
【図５】（ｇ）〜（ｊ）は、本発明の一実施形態にかかる配線基板の製造方法を示す概略説明図である。
【図６】本発明の他の実施形態にかかる配線基板を示す平面図である。
【図７】本発明のさらに他の実施形態にかかる配線基板を示す概略説明図である。
【図８】従来の配線基板を示す概略断面図である。
【図９】図８の配線基板を示す平面図である。
【符号の説明】
【００５９】
２  第一の配線導体
３  絶縁基板
４  絶縁層
５  第二の配線導体
５ａ  半導体素子接続用の帯状配線導体
５ｂ  外部接続用の配線導体
６  ソルダーレジスト層
６ａ  ソルダーレジスト層用の樹脂
７  スルーホール
８  埋め込み樹脂
９  ビアホール
１０  配線基板
１２  フリップチップ用導電突起
１３  テスト用導電突起
５１  下地金属層
１０１  半導体集積回路素子
１１０  導電バンプ
１１１  半田ボール
１１２  充填樹脂
Ａ１  第一開口
Ａ２  第二開口
Ａ３  第三開口
Ｒ１  第一レジスト層
Ｒ２  第二レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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