(57)【特許請求の範囲】
【請求項１】
メモリデバイスであって、
１または複数のメモリセルのアレイと、
メモリコントローラに対する前記メモリデバイスの接続性を検出する入出力インターフェースと、
前記１または複数のメモリセルのアレイにアクセスすべき複数の待ち状態にある統合型アクティブ化指令の閾値数を示す情報を前記メモリコントローラに送信する閾値識別論理であって、統合型アクティブ化指令はプリチャージ指令を示し、前記閾値数は、複数の待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、前記理論的最大数は前記メモリデバイスのタイミングパラメータに基づき、前記メモリコントローラは、前記閾値数を示す前記情報に基づいて前記メモリデバイスへの複数の統合型アクティブ化指令の通信を制限する、閾値識別論理と
を備える、
メモリデバイス。
【請求項２】
前記理論的最大数は、
メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び
連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、
に基づく、請求項１に記載のメモリデバイス。
【請求項３】
前記理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい、請求項２に記載のメモリデバイス。
【請求項４】
前記閾値数は１より大きい、請求項１または２に記載のメモリデバイス。
【請求項５】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を含む、請求項１、２、及び４のいずれか一項に記載のメモリデバイス。
【請求項６】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は製品識別子数を含み、前記メモリコントローラは前記製品識別子数に基づいて基準データにアクセスして、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を判断する、請求項１、２、及び４のいずれか一項に記載のメモリデバイス。
【請求項７】
メモリコントローラであって、
メモリデバイスに前記メモリコントローラを結合する入出力インターフェースと、
前記メモリデバイスにアクセスすべき複数の待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信するモード選択回路部であって、統合型アクティブ化指令はプリチャージ指令を示し、前記閾値数は、複数の待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、前記理論的最大数は前記メモリデバイスの複数のタイミングパラメータに基づく、モード選択回路部と、
前記メモリデバイスに複数の統合型アクティブ化指令を通信する指令論理とを備え、
前記モード選択回路部は前記閾値数を示す前記情報に基づいて前記メモリデバイスへの複数の統合型アクティブ化指令の通信を制限する、
メモリコントローラ。
【請求項８】
前記理論的最大数は、
メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び
連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、
に基づく、請求項７に記載のメモリコントローラ。
【請求項９】
前記理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい、請求項８に記載のメモリコントローラ。
【請求項１０】
前記閾値数は１より大きい、請求項７または８に記載のメモリコントローラ。
【請求項１１】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は製品識別子数を含み、前記メモリコントローラは前記製品識別子数に基づいて基準データにアクセスして、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を判断する、請求項７、８、及び１０のいずれか一項に記載のメモリコントローラ。
【請求項１２】
メモリデバイスでの方法であって、
メモリコントローラに対する前記メモリデバイスの接続性を検出することと、
前記接続性の検出に応じて、前記メモリデバイスにアクセスすべき複数の待ち状態にある統合型アクティブ化指令の閾値数を示す情報を前記メモリコントローラに送信することであって、統合型アクティブ化指令はプリチャージ指令を示し、前記閾値数は、複数の待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、前記理論的最大数は前記メモリデバイスの複数のタイミングパラメータに基づき、前記メモリコントローラは、前記閾値数を示す前記情報に基づいて前記メモリデバイスへの複数の統合型アクティブ化指令の通信を制限する、送信することと
を含む、
方法。
【請求項１３】
前記理論的最大数は、
メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び
連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、
に基づく、請求項１２に記載の方法。
【請求項１４】
前記理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい、請求項１３に記載の方法。
【請求項１５】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は製品識別子数を含み、前記メモリコントローラは前記製品識別子数に基づいて基準データにアクセスして、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を判断する、請求項１２または１３に記載の方法。
【請求項１６】
メモリコントローラでの方法であって、
前記メモリコントローラに結合されたメモリデバイスにアクセスすべき複数の待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信することであって、統合型アクティブ化指令はプリチャージ指令を示し、前記閾値数は、複数の待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、前記理論的最大数は前記メモリデバイスのタイミングパラメータに基づく、受信することと、
前記閾値数を示す前記情報に基づいて前記メモリデバイスへの複数の統合型アクティブ化指令の通信を制限することと
を含む、
方法。
【請求項１７】
前記理論的最大数は、
メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び
連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、
に基づく、請求項１６に記載の方法。
【請求項１８】
前記理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい、請求項１７に記載の方法。
【請求項１９】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は製品識別子数を含み、前記メモリコントローラは前記製品識別子数に基づいて基準データにアクセスして、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を判断する、請求項１６または１７に記載の方法。
【請求項２０】
メモリコントローラに、
前記メモリコントローラに結合されたメモリデバイスにアクセスすべき複数の待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信する手順であって、統合型アクティブ化指令はプリチャージ指令を示し、前記閾値数は複数の待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、前記理論的最大数は前記メモリデバイスの複数のタイミングパラメータに基づく、受信する手順と、
前記閾値数を示す前記情報に基づいて前記メモリデバイスへの複数の統合型アクティブ化指令の通信を制限する手順と
を実行させるためのコンピュータプログラム。
【請求項２１】
前記理論的最大数は、
メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び
連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、
に基づく、請求項２０に記載のコンピュータプログラム。
【請求項２２】
前記理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい、請求項２１に記載のコンピュータプログラム。
【請求項２３】
複数の待ち状態にある統合型アクティブ化指令の前記閾値数を示す前記情報は製品識別子数を含み、前記メモリコントローラに、前記製品識別子数に基づいて基準データにアクセスして、複数の待ち状態にある統合型アクティブ化指令の前記閾値数を判断する手順を実行させるための、請求項２０または２１に記載のコンピュータプログラム。
【請求項２４】
請求項２０から２３のいずれか一項に記載のコンピュータプログラムを格納する、コンピュータ可読記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスに関し、特に、揮発性メモリデバイスのメモリセルに対するアクセスに関する。
【背景技術】
【０００２】
コンピューティングシステムは一般に、情報記憶のためのメモリデバイスに依存する。そのようなメモリデバイスは、大まかに２つの種類に分類され得る。第１に、記憶情報の正確さを維持する上で電力を必要とする揮発性メモリデバイスがある。これとは別に、電力遮断後であっても記憶情報を維持し得る不揮発性メモリデバイスがある。
【０００３】
一般的な種類の揮発性メモリデバイスのうちの１つにダイナミックランダムアクセスメモリ（ＤＲＡＭ）がある。ＤＲＡＭデバイスは一般に、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスを含めてとりわけ、他のメモリ技術と比較してコストがより低く、記憶密度がより高く、電力消費がより少ないにもかかわらず、機械式記憶デバイス（例えば、ハードディスク等）よりも際だって改善された性能を提供し得る。しかし、これらの利点は、ＤＲＡＭデバイスを構成するメモリセルへのアクセスに際して、一定間隔で、またはメモリセルからのデータ読出し、またはそこへのデータ書込みのいずれかのための各アクセスの直前及び直後の期間中、のいずれの場合にも種々の遅延を被ることの代償として得られるものである。
【０００４】
ＤＲＡＭは一般に、集積回路内で別個のキャパシタ中に各データビットを記憶する。キャパシタには電荷リークがあるため、キャパシタ電荷を定期的にリフレッシュしない限り情報は最終的には消失に至る。このリフレッシュ要件及びその他の設計上の配慮の理由から、ＤＲＡＭ設計者はＤＲＡＭ内の動作に種々のタイミング制約条件を課して正確さを維持する。そのような制約条件の一つにプリチャージ要件がある。特に、ＤＲＡＭ中の異なる行（ビット線（ＢＬ）とも呼ぶ）に対するアクセスが要求されると、「プリチャージ」指令を発することによってその行を先ず非アクティブ化する必要がある。プリチャージ指令により、センス増幅器はスイッチオフし、ビット線は高低両論理レベル間で中間にある整合電圧にプリチャージされる。ある特定行のプリチャージ期間遅延（ｔＲＰとも呼ぶ）後、「アクティブ化」指令が発されて次にアクセスすべき行はアクティブ化され得る。
【図面の簡単な説明】
【０００５】
本発明の種々の実施形態を、添付の図面の各図に関して、実施例によって限定することなく説明する。
【０００６】
【図１】実施形態に従った、メモリアクセスを提供するためのシステムの構成要素を示す高レベルの機能ブロック図である。
【図２】実施形態に従った、メモリアクセス指令を生成するメモリコントローラの構成要素を示す高レベルの機能ブロック図である。
【図３】実施形態に従った、メモリ指令に応じてメモリリソースに対するアクセスを提供するメモリデバイスの構成要素を示す高レベルの機能ブロック図である。
【図４】実施形態に従った、メモリデバイスを動作させるための方法の構成要素を示すフロー図である。
【図５】実施形態に従った、メモリ制御指令を生成するための方法の構成要素を示すフロー図である。
【図６】実施形態に従った、明示プリチャージ指令信号方式の交信の構成要素を示すタイミング図である。
【図７】実施形態に従った、明示プリチャージ指令信号方式の交信の構成要素を示すタイミング図である。
【図８】実施形態に従った、メモリリソースに対するアクセスのためのコンピューティングシステムの構成要素を示す高レベルの機能ブロック図である。
【図９】実施形態に従った、メモリリソースに対するアクセスのための携帯デバイスの構成要素を示す高レベルの機能ブロック図である。
【発明を実施するための形態】
【０００７】
本明細書中で検討する実施形態は、メモリコントローラからメモリデバイスへの少なくとも１種類の統合型指令の通信を制限する技法及び／または手段を多様に提供する。そのような一実施形態では、メモリコントローラは、メモリデバイスで任意の所与の時間に待ち状態にあり得る統合型指令の閾値数を示す情報を受信する回路部を含む。閾値数は、同時待ち状態にある統合型指令の理論的最大数から例えば未満等を見分けられ得る。そのような理論的最大数は、例えば、メモリデバイスの動作を特徴付けるタイミングパラメータに基づいて定義される。
【０００８】
本明細書中で「統合型アクティブ化／黙示プリチャージ」指令（または単に、「ＡＣＴ／ｉＰＲＥ」指令）と呼ぶ特定の種類の統合型指令に関して、ある特定の実施形態を本明細書で検討することとする。しかし、そのような検討は拡張されて、異なる実施形態に従って種々の他の種類の統合型指令のいずれかに追加的または代替的に適用され得る。統合型ＡＣＴ／ｉＰＲＥ指令は、メモリデバイスに対してアクティブ化動作性能、例えば、メモリ行の開放等、を明示的に特定する。しかし、メモリデバイスで利用可能な機能性により、そのような統合型ＡＣＴ／ｉＰＲＥ指令に含まれた示唆情報は、追加のプリチャージ動作の性能を黙示的に指令する、例えば、既に開放している異なるメモリ行を閉鎖する、ように更に解釈され得る。
【０００９】
種々の遅延を負わせるのは、他のメンテナンス動作と共に、リフレッシュ動作、プリチャージ動作、及びアクティブ化動作であり、これらの遅延はＤＲＡＭ技術の採用結果として被るものである。これらの遅延は、ＤＲＡＭデバイスに対してデータを書込みまたは読出し得る速度を制限する影響を及ぼす。しかも、ＤＲＡＭタイミング制約条件に従ってメモリアクセスを調整する回路部は、貴重な物的財産としての集積回路（ＩＣ）を採用して生産コストを増大させる。現存のメモリデバイスは同時待ち状態にあるＡＣＴ／ｉＰＲＥ指令を支持する回路部を含むが、従来型メモリ構成設計は、同時待ち状態にあるＡＣＴ／ｉＰＲＥ指令を支持する場合、そのような回路部は、メモリデバイスのタイミングパラメータに基づいてメモリコントローラにより別途定義される理論的最大数未満のＣＴ／ｉＰＲＥ指令しか支持し得ないという可能性を考慮していない。これまでは、メモリデバイスのタイミングパラメータに従ってメモリコントローラが送信可能な理論的最大数のＡＣＴ／ｉＰＲＥ指令をメモリデバイスが収容しなければならないことが、設計制約条件として一般に受け入れられていた。
【００１０】
ある特定の実施形態は、タイミングパラメータに基づいて規定される理論限界未満の許容可能数の同時待ち状態にあるＡＣＴ／ｉＰＲＥ指令に制限を設定するように提供され得る手段の実現に起因する。そのような実施形態により、メモリデバイスは、漸増数の同時待ち状態にあるＡＣＴ／ｉＰＲＥ指令に対して、メモリデバイスでの支持の提供に関連した空間効率及び／またはその他のリソース効率に関して、返信を減少させるのを回避するのが可能となる。
【００１１】
図１は、実施形態に従った、メモリリソースにアクセスするために指令を交信するためのシステム１００の構成要素を示す。システム１００は、メモリコントローラ１２０に結合されたメモリデバイス１１０を含み得る。例えば、メモリコントローラ１２０は、ホストプロセッサ１４０に対してシステム１００中に含まれるか、またはそれに結合されたメモリデバイス１１０にアクセス可能である。
【００１２】
メモリデバイス１１０は、例えば、ワード線またはその均等物を経由してデータがアクセス可能な、メモリセル行を有する、種々の種類のメモリ技術のいずれかを含み得る。一実施形態では、メモリデバイス１１０はダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術を含む。メモリデバイス１１０は、システム１００中のより大型のメモリデバイス（図示せず）内の集積回路パッケージであり得る。例えば、メモリデバイス１１０は、デュアルインライン型メモリモジュール（ＤＩＭＭ）等の、メモリモジュールのＤＲＡＭデバイスであり得る。
【００１３】
メモリデバイス１１０はメモリリソース１１４を含み得、このメモリリソース１１４は１つ以上のメモリ論理回路及び／または物理的グループを表す。そのようなメモリグループの例として、例えば、行列に配置された記憶素子の配列を含み得る、メモリリソースバンクがある。メモリデバイス１１０はアクセス論理１１８を含み得、このアクセス論理１１８はメモリリソース１１４へのアクセスを、少なくとも部分的に、容易にする。例えば、そのようなアクセスは、メモリコントローラ１２０からの１つ以上の指令を実行するために提供される。アクセス論理１１８は、従来型技法に従った、リソースアクセスが可能なメモリデバイス１１０の論理を含むか、またはそれと連携して動作し得る。例えば、閾値指示論理１１２、モニタ論理１１６、及び／またはアクセス論理１１８の機能性は、そのような従来型技法に本明細書中で検討する追加の機能性を補足する。例えば、閾値指示論理１１２は、メモリデバイス１１０に対して待ち状態にあるＡＣＴ／ｉＰＲＥ指令の閾値数を示す情報を通信し得る。あるいはまたはそれに加えて、モニタ論理１１６は、所与のＡＣＴ／ｉＰＲＥ指令が、遂行すべきアクティブ化動作及びプリチャージ動作の両方を示すこと、を検出し得る。
【００１４】
メモリコントローラ１２０は、図示の指令／アドレス（ＣＡ）バス１６５により表されるように、１本以上のバスを介してメモリデバイス１１０に指令または命令を送信し得る。そのような指令はメモリデバイス１１０により解釈され得る。例えば、含まれるメモリデバイス１１０は、メモリ内で種々のアクセス機能を遂行する指令情報を復号し、かつ／あるいは列論理及び／または行論理によりアドレス情報を復号するものである。例えば、そのような論理は、列アドレスストローブまたは信号、（ＣＡＳ）、と行アドレスストローブまたは信号、（ＲＡＳ）、との組合せによりメモリリソース１１４中の特定の場所にアクセスし得る。メモリ行は、公知のメモリ構成またはその派生物に従って実装され得る。簡単に言えば、メモリリソース１１４の行は、メモリ１１０の列論理により生成されたＣＡＳにより識別される、メモリセルの１つ以上のアドレス指定可能な列、を含み得る。行は各々、メモリ１１０の行論理により生成されたＲＡＳによって、多様にアドレス指定可能である。
【００１５】
メモリリソース１１４へのアクセスは、メモリ１１０の入出力回路部（図示せず）に結合されたデータバスを経由して、交信されたデータの書き込み及び／または交信すべきデータの読出しを目的とし得る。例えば、Ｎ本のデータバス信号線ＤＱ（１：Ｎ）１６０は、そのような入出力回路部をメモリコントローラ１２０及び／または１つ以上の他のメモリデバイス（図示せず）に結合し得る。
【００１６】
実施形態では、メモリコントローラ１２０は、例えば、種々のハードウェア論理及び／または実行ソフトウェア論理のうちのいずれかを含めて、指令論理１３５を含み、ＣＡ１６５を経由して指令を送信する。指令論理１３５はメモリコントローラの論理を含むか、またはこれに結合し得、このメモリコントローラの論理は１つ以上の従来型技法により、送信する指令を発生、送信、またはさもなければ判断するための動作を遂行する。非限定的な実施例として、指令論理１３５は従来型の指令／アドレス信号方式機能性を別途補足し得、この従来型の指令／アドレス信号方式機能性は、例えば、ＤＤＲ４  ＳＤＲＡＭ  ＪＥＤＥＣ  Ｓｔａｎｄａｒｄ  ＪＥＳＤ７９−４、Ｓｅｐｔｅｍｂｅｒ、２０１２等の、二重データレート（ＤＤＲ）仕様の一部または全部の要件に従う。例えば、メモリコントローラ１２０はモニタ論理１３０を含み得、このモニタ論理１３０は、指令論理１３５によりアサートされる（例えば、それから送信される）指令信号方式の種類を判断するように構成された回路部及び／または実行ソフトウェアを備える。モニタ論理１３０はそのような指令信号方式を制御して、メモリ１１０の制限型指令の応答能力を調整し得る。
【００１７】
実施形態では、モニタ論理１３０は、メモリ１１０の指令応答能力を示す情報、メモリ１１０内の待ち状態にある動作状況を示す情報、及び／または１つ以上の未だ実行されていないメモリデバイス１１０へのアクセスを示す情報、を含むか、維持するか、またはさもなければこれらの情報にアクセス可能である。そのような情報は、メモリデバイス１１０の所与のバンク中の被アクセス行が既に開放されているか否か、及びそうでない場合、同一のバンク中の異なる行が既に開放されているか否か、についての指示を提供し得る。被アクセス行が既に開放されていると判断されたならば、行アクティブ化（ＡＣＴ）指令を送信することなくアクセスは実行され得る。しかし、被アクセス行が既に開放されているとは判断されない場合、指令論理１３５はメモリデバイス１１０にアクティブ化指令（例えば、行アクティブ化指令）を送信し得、このアクティブ化指令には、当該指令により標的とされたバンクが現在開放されている行を含むか、を特定する値を含む。そのような値（本明細書では、示唆情報と呼ぶ）は、現在開放されている行を閉鎖するプリチャージ動作を遂行するために黙示プリチャージ（ｉＰＲＥ）指令をそれ自体内部生成することを、メモリデバイス１１０に指示し得る。例えば、この指示は、そのようなプリチャージ動作を遂行する任意の明示指令を受信するメモリデバイス１１０に関係なく行われ得る。あるいはまたはそれに加えて、モニタ論理１３０（及び／またはメモリコントローラ１２０の他の論理）は、そのような情報にアクセスし、例えば、いくつの特定の種類の指令がメモリ１１０で現在待ち状態中にあるかを判断し得る。例えば、待ち状態にある指令は、メモリ１１０により受信されたが実行を未だ完了していない指令である。
【００１８】
あるいはまたはこれに加えて、メモリデバイス１１０は、ＣＡ１６５を経由して受信した指令の一部または全部を評価する、例えば、指令はメモリデバイス１１０により別の指令が内部生成されるのかを更に黙示的に示すかを判断する、モニタ論理１１６を含み得る。非限定的な実施例として、モニタ論理１１６は、指令が現在開放されているページを含むバンクを標的としているかを判断し得る。そのようなバンクの標的化を、「ページミス事象」（または、簡潔化のために単に「ページミス」）と呼ぶ。ＣＡ１６５を経由して受信された指令に対応するページミス事象を識別するモニタ論理１１６に応じて、モニタ論理１１６は、指令により標的とされたメモリリソースのアクセスの準備のための動作を遂行し得る。本明細書中で検討するように、そのような動作には、メモリコントローラ１２０から受信した１つ以上の指令に成り代わって機能する信号方式を内部生成するメモリデバイス１１０を含み得る。例えば、メモリ１１０は、メモリコントローラ１２０からのプリチャージ（ＰＲＥ）指令と１つ以上の点で機能的に均等な信号を、アクセス論理１１８に提供し得る。したがって、アクセス論理１１８は、そのようなプリチャージ動作を特定する任意の明示的ＰＲＥ指令を受信するメモリ１１０とは関係なく、メモリリソース１１４の１または複数の行をプリチャージする動作を遂行し得る。
【００１９】
簡潔化のために、「ＡＣＴ／ｉＰＲＥ」を本明細書中でＡＣＴ指令を指すものとして使用することとし、このＡＣＴ指令は、ｉＰＲＥも（指示されたアクティブ化動作に加えて）実装されるメモリデバイスに対する、黙示的指示である。メモリデバイスによるそのようなＡＣＴ／ｉＰＲＥ指令の実行は、メモリデバイスのタイミング制約条件が乱されないことを確実にする、モニタ回路部を必要とする。例えば、そのような制約条件には、メモリプリチャージ動作を遂行するのに必要な時間を表すタイミングパラメータｔＲＰ及び／または連続するアクティブ化動作の間に必要な時間を表すタイミングパラメータｔＲＲＤを含み得る。タイミング要件は、メモリデバイスで同時待ち状態にあり得る総数のＡＣＴ／ｉＰＲＥ指令に対して理論的制限を課し得る。非限定的な実施例として、待ち状態にあるＡＣＴ／ｉＰＲＥ指令の総数は、ｔＲＲＤ期間中に完了し得るｔＲＰ期間の総数に基づき得る。
【００２０】
図２は、実施形態に従ったメモリコントローラ２００の構成要素を示し、このメモリコントローラ２００は、メモリデバイスの指令応答能力への識別された制限に基づいてメモリアクセス指令を生成する。メモリコントローラ２００は、メモリデバイス１１０のもの等の、メモリリソースへのアクセスを制御し得る。実施形態では、メモリコントローラは、メモリコントローラ１２０の特徴の一部または全部を含む。
【００２１】
図２は、図示の読出し要求待ち行列部２１５及び書込み要求待ち行列部２２０により表されるように、メモリデバイス（図示せず）へのアクセス要求を受信する回路部を含み得る。読出し要求待ち行列部２１５からの読出し要求及び書込み要求待ち行列部２２０からの書込み要求は、指令回路部２３０に提供され得、この指令回路部２３０は、これらの要求に応じてメモリアクセスを実施する指令を選択、予定及び／または、さもなければ判断するように構成される。モード選択回路部２２５は、例えば、メモリコントローラ２００に結合されたメモリデバイス（例えば、ＩＣ機能停止、図示せず）の状態に少なくとも部分的に基づいて、指令回路部２３０が複数の可能性のあるモードのうちの１つにあるべきか、を決定し得る。そのような第１のモードでは、指令回路部２３０は、プリチャージ（ＰＲＥ）指令及びアクティブ化（ＡＣＴ）指令を別個の単独指令として予定し得る。第２のそのようなモードでは、指令回路部２３０はそれらの指令の代わりに、統合型ＡＣＴ／ｉＰＲＥ指令を予定し得る。指令回路部２３０により予定された指令は、送信器２４０によりメモリコントローラをメモリデバイスに結合する連結手段２０５に提供され得る。送信器２４０は、連結手段２０５への入出力インターフェースの一例である。メモリコントローラ２００はまた受信器２４５を含み、この受信器２４５は、連結手段２１０を介してメモリデバイスから信号を受信し得る。種々の実施形態に従った、メモリコントローラの追加のモードが存在する。
【００２２】
一部の実施形態では、メモリコントローラ２００はモニタ回路部２３５を含み、このモニタ回路部２３５は、メモリコントローラ２００に結合されたメモリデバイスの働き及び／または他の状態をモニタし、そのモニタリングに基づいて、状態を示す状態指標を提供するように構成される。異なる実施形態では、モニタ回路部２３５は、異なる回路とインターフェース接続をする。破線は、異なる実施形態に対する異なる可能性を示す。例えば、一部の実施形態では、モニタ回路部２３５は指令回路部２３０に関連した信号をモニタし、他の実施形態では、モニタ回路部２３５は送信器２４０に関連した信号をモニタし、更に他の実施形態では、モニタ回路部２３５は受信器２４５に関連した信号をモニタする。更に他の実施形態では、モニタ回路部２３５は、他の回路部ならびに／あるいは指令回路部２３０、送信器２４０及び／または受信器２４５の組合せに関連した信号をモニタし得る。
【００２３】
モニタ回路部２３５により提供される状態指標は、単一ビット数または多重ビット数等の、単一の信号であり得、または回路に関連した信号の異なる態様を示す信号の組合せであり得る。一部の実施形態では、モニタ回路部２３５は、状態指標をモード選択回路部２２５に直接提供し、他の実施形態では、中間回路部が存在する。
【００２４】
以下に、モニタされる状態及び提供される状態の指標の一部の例を説明する。一部の実施形態では、モニタ回路部２３５によるモニタリングには、例えば、連結手段２０５を経由して、メモリコントローラ２００から所与のメモリＩＣまたは他のメモリデバイスに送信される、モニタ用統合型ＡＣＴ／ｉＰＲＥ指令が含まれる。あるいはまたはこれに加えて、そのようなモニタリングには、そのような統合型ＡＣＴ／ｉＰＲＥ指令に応じて受信される確認応答及び／または他の応答のモニタリングが含まれ得る。例えば、そのような確認応答及び／または他の応答は連結手段２１０を経由して受信される。そのようなＡＣＴ／ｉＰＲＥ指令の一部または全部の各々に対して、モニタ回路部２３５は、ＡＣＴ／ｉＰＲＥ指令の通信及び／または処理の特定の段階以降に満了した期間をモニタし得る。あるいはまたはこれに加えて、そのようなモニタリングには、特定のメモリデバイスで現在待ち状態にある（例えば、受信されたが実行されていない）統合型ＡＣＴ／ｉＰＲＥ指令の総数についての計数を維持することが含まれ得る。
【００２５】
実施形態では、モード選択回路部２２５は、任意の所与の時間にそのメモリデバイスで現在待ち状態にあり得る統合型ＡＣＴ／ｉＰＲＥ指令の閾値総数を、特定のメモリデバイスに対して、示す情報を受信するか、またはさもなければ検出する。そのような情報に基づいて、モード選択回路部２２５は、図示のＴＲ２５５により表されるように、閾値数等の値を（例えば、記憶する等）含み、これにアクセス可能であり、またはさもなければこれに基づいて構成され得る。非限定的な実施例として、ＴＲ２５５は、（例えば）製作、梱包、組立または他の処理の段階中に、メモリコントローラ２００により受信された通信２５０に応じて判断され得、メモリコントローラ２００及びメモリデバイスを含めてシステムを生成する。通信２５０は、例えば連結手段２１０を経由して、メモリデバイス自体から受信され得るが、ある特定の実施形態ではこの点に関して限定されない。別の実施形態では、通信２５０は、メモリシステムの一部としてメモリコントローラ２００の動作中に受信される。例えば、メモリコントローラ２００は、そのようなシステムのブートアップ、ウェイクアップまたは他の電力状態推移中に、通信２５０を受信し得る。
【００２６】
異なる実施形態では、メモリコントローラ２００は、異なる手法を使用して、第１または第２のモードにあり得るかを決定し得る。例えば、モニタ回路部２３５は、メモリコントローラに結合された特定のメモリデバイス（例えば、メモリＩＣ）で現在待ち状態にあるＡＣＴ／ｉＰＲＥ指令の現在の総数を示す状態指標を、直接または間接的にモード選択回路部２２５に提供し得る。そのような状態指標に基づいて、モード選択回路部２２５は、メモリデバイスが次回のＡＣＴ／ｉＰＲＥ指令を現在受信し得るかを評価し得る。一部の実施形態では、モード選択回路部２２５は、モニタ回路部２３５によりＴＲ２５５に提供された状態指標を比較する。状態指標がＴＲ２５５との第１の関係（例えば、より大きいまたは以上である）を有する場合、指令回路部２３０の第１のモードが構成され、その間に、アクティブ化動作及びプリチャージ動作を示す指令信号方式がＡＣＴ指令とは異なったＡＣＴ指令及び明示ＰＲＥ指令により遂行される。状態指標がＴＲ２５５との第２の関係（例えば、未満または以下である）を有する場合、指令回路部２３０の第２のモードが構成され、その間に、統合型ＡＣＴ／ｉＰＲＥ指令が使用されて、アクティブ化動作及びプリチャージ動作の両方が指示される。
【００２７】
図３は、一部の実施形態に従った、メモリデバイス３００の詳細を示すが、本発明はこれらの詳細事項に限定されない。メモリデバイス３００は、メモリデバイスに対する最大許容可能数の待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令をメモリコントローラ（図示せず）に通信するメモリチップ、パッケージ、または他のそのようなデバイスの一例を表す。そのような最大許容可能数は、例えば、メモリコントローラがメモリデバイスのタイミング制約条件に基づいて別に動作し得る理論的最大未満であり得る。メモリデバイス３００は、例えばメモリデバイス１１０の特徴の一部または全部を含み得るが、一実施形態では、メモリコントローラ２００と閾値情報を交信し得る。
【００２８】
図３に示すように、連結手段３０５からの信号は、受信器３１０により受信され、構成要素に多様に提供されて、メモリデバイス３００のメモリリソースへのアクセスを容易にし得る。非限定的な実施例として、書込みアクセス情報は、書込みバッファ回路（ＷＢ）３３０に提供された書込みデータ及び指令処理回路部３２０に提供される１つ以上の指令を含めて、信号分離回路部３１５に通信され得る。書込みデータは、関連の指令及びアドレスがそれをバンク３３５に書き込ませるまで、書込みバッファ回路３３０中にとどまり得る。バンク３３５はそれぞれのメモリ配列を含み得、種々の他の回路部、例えば、センス増幅器、行及び／または列復号器等、を更に含むか、またはそれらに結合して、そのようなメモリ配列にアクセス可能である。復号器も、バンク３３５の前に含まれる。一部の実施形態は、書込みデータをこのような仕方で保持する書込みバッファ回路を含まない。読出しアクセスでは、バンク３３５は、読出しデータを内部データ連結手段３４０に返信する。送信器３４５は連結手段３４０から読出しデータを受信し、それを外部連結手段３５０に提供する。
【００２９】
特定の受信指令が単独のアクティブ化（ＡＣＴ）指令である場合、指令処理回路部３２０はバンク３３５に特定のＡＣＴ指令を単独の指令として提供する。しかし、読出しまたは書込み指令が統合型ＡＣＴ／ｉＰＲＥ指令である場合、指令処理回路部３２０は統合型ＡＣＴ／ｉＰＲＥ指令を２つの単独の指令、即ち、ＡＣＴ指令及びそれと異なるｉＰＲＥ指令、に変換し、各々がバンク３３５に別個に提供される。
【００３０】
所与の時間に、複数の統合型ＡＣＴ／ｉＰＲＥ指令の実行が、メモリデバイス３００で同時に起こり得る。指令処理回路部３２３は、図示の追跡論理３２５により表されるように、メモリコントローラから受信した統合型ＡＣＴ／ｉＰＲＥ指令に基づいてｉＰＲＥ指令及び／またはＡＣＴ指令のアサーションが如何に起きるかを判断する回路部を含むかまたはこれに結合する。そのような追跡論理は、例えば、各待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令用のエントリを含むレジストリを含み得る。各そのようなレジストリは、対応する統合型ＡＣＴ／ｉＰＲＥ指令に対してアサート（またはそのタイミング）されるＡＣＴ指令を示すアドレス及び／またはタイマ情報を記憶し得る。追跡論理３２５は、期間が満了してそのようなＡＣＴ指令がアサートされるのを可能にしたかを、各待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令に対して、多様に検出するモニタ回路部を更に備え得る。
【００３１】
ある特定の実施形態は、許容可能な待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令の総数が、メモリデバイス３００のタイミングパラメータにより別途実装され得る理論的最大数未満であることを、ホスト、例えば、メモリコントローラ等、に通信するメモリデバイス３００を提供する。非限定的な実施例として、メモリデバイス３００は、メモリデバイス３００の指令応答能力を示す情報を記憶するか、またはさもなければ提供する回路部を備える能力論理３６０（例えば、閾値指示論理１１２）を含み得る。例えば、能力論理３６０は、許容可能な同時待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令のそのような総数を特定するか、またはさもなければ示す値ＴＲ３６５を含み得るか、またはさもなければそれにアクセス可能である。
【００３２】
例えば、ＴＲ３６５は、許容可能な同時待ち状態にあるＡＣＴ／ｉＰＲＥ指令の最大総数を特定し得る。あるいはまたはこれに加えて、ＴＲ３６５は、製造番号、型式番号または他の製品特定識別子を特定し得、メモリコントローラは、そのような識別子を許容可能な同時待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令の閾値数に対応させる基準情報（参照表等）を含むか、またはさもなければこれにアクセス可能である。異なる実施形態によれば、種々の他の値のうちのいずれかをＴＲ３６５に追加的にまたは代替的に含めて、メモリコントローラでそのような閾値情報の識別を容易にし得る。能力論理３６０は、ホストに対するメモリデバイス３００の接続性を検出し、応じて、メモリコントローラに通信３７０でＴＲ３６５を送信し得る。通信３７０は、例えば、外部連結手段３５０を経由して交信され得る。
【００３３】
図４は、実施形態に従った、メモリアクセスを構成する方法４００の構成要素を示す。方法４００は、例えば、システム１００の特徴の一部または全部を含むメモリシステムにより遂行され得る。一実施形態では、方法４００は、メモリデバイスで遂行される動作４１０及びそのようなメモリデバイスに結合されたメモリコントローラで遂行される動作４４０の両方を含む。しかし、代替的実施形態では、方法４００は動作４１０のみ、または動作４４０のみを含む.
【００３４】
動作４１０は、メモリコントローラに対するメモリデバイスの接続性の検出を、４２０で、含み得る。４２０での検出は、メモリシステムの製作、組立、または他の製造の段階中に、起こり得る。あるいは、４２０での検出は、メモリシステムの電力状態遷移中に、またはそれに応じて起こり得る。４２０での接続性の検出に応じて、方法４００は、指令応答能力の閾値レベルを示す情報をメモリコントローラに、４３０で、送信し得る。
【００３５】
例えば、メモリデバイスは、統合型アクティブ化指令の閾値数を示す情報を送信し得、この統合型アクティブ化指令は任意の所与の時間にメモリデバイスに待ち状態になり得る。そのような閾値数は、待ち状態にある統合型アクティブ化指令の理論的最大数未満であり得、例えば、この理論的最大数は、メモリデバイスのタイミングパラメータに基づいてメモリコントローラにより別途識別され得る。一実施形態では、理論的最大数はタイミングパラメータｔＲＰに基づいて定義され、このタイミングパラメータｔＲＰはメモリプリチャージ動作を遂行するメモリデバイスに対して必要な最小時間を表す。あるいはまたはこれに加えて、理論的最大数はタイミングパラメータｔＲＲＤに基づいて定義され得、このタイミングパラメータｔＲＲＤは連続するアクティブ化動作の間で必要な最小時間を表す。閾値数は１より大きくし得るが、ある特定の実施形態ではこれに関して限定されない。
【００３６】
一実施形態では、４３０で送信された指示は、待ち状態にある統合型アクティブ化指令の実際の閾値数を含む。別の実施形態では、４３０で送信された指示は製品識別数を含み、メモリコントローラは製品識別数に基づいて基準情報にアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。動作４４０は、メモリコントローラがメモリデバイスから４３０で送信された情報を受信することを、４５０で、含み得る。閾値レベルに基づいて、メモリコントローラは、メモリデバイスに対する統合型ＡＣＴ／ｉＰＲＥ指令の通信を、４６０で、制限し得る。例えば、明示ＰＲＥ指令及びそれと異なるＡＣＴ指令よりもむしろ、統合型ＡＣＴ／ｉＰＲＥ指令を送信し得るかに関する判断は、指示された閾値レベル及びメモリデバイスで待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令の現在の総数に基づいてメモリコントローラにより実行され得る。
【００３７】
図５は、実施形態に従った、メモリデバイスを制御するための方法５００の特徴を示すフローチャートである。方法５００は、例えば、メモリコントローラ１２０、２００のうちの一方により遂行され得る。実施形態では、方法５００は方法４００の動作４４０を含むか、またはこれに追加される。
【００３８】
メモリコントローラの指令回路部は、実行すべき次回のアクセス要求を検討し得る（動作５１０）。方法５００のための検討によるアクセス要求は、それに対して実行は以降のアクセスのためにメモリ中の行を開放するアクティブ化動作、及び、場合によっては、メモリ中の既に開放されている行を閉鎖する追加のプリチャージ動作を、少なくとも必要とするものである。要求に対する実行のためにプリチャージ動作が必要であるかに関して、判断が５２０でなされ得る。５２０での判断は、５１０で受信されたアクセス要求により標的とされたメモリの場所に少なくとも部分的に基づくものである。例えば、実行されるアクセスが現在開放されているメモリの行を標的とする場合、異なる行を閉鎖するためにプリチャージ動作を遂行する必要はないので、方法５００は５５０でＡＣＴ指令を（プリチャージ動作を遂行する何らかの黙示または明示の指示に関係なく）生成し得る。
【００３９】
しかし、５２０での判断でプリチャージ動作が必要であることを示す場合、方法５００は、相互に異なるＡＣＴ指令及びＰＲＥ指令、またはその代わりに統合型ＡＣＴ／ｉＰＲＥを送信するかを判断し得る。例えば、方法５００は、メモリコントローラのモード選択回路部が５３０で、閾値条件がメモリデバイスで待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令の現在の総数により満たされるかを、評価することを含み得る。
【００４０】
一部の実施形態では、メモリデバイスで現在待ち状態にあるＡＣＴ／ｉＰＲＥ指令の数が閾値数に対して（例えば、より大きいか、または以上の）第１の関係にある場合、モード選択回路部は、第１のモードの指令回路部を構成し得る。この第１のモードに基づいて、方法５００は、明示ＰＲＥ指令を（５４０で）送信し、次いでこの明示ＰＲＥ指令とは異なったＡＣＴ指令を（５５０で）送信することにより、アクセス要求を実行し得る。しかし、メモリデバイスで現在待ち状態にあるＡＣＴ／ｉＰＲＥ指令の数が閾値数に対して（例えば、未満か、または以下の）第２の関係にある場合、モード選択回路部は第２のモードの指令回路部を構成し得る。第２のモードに基づいて、方法５００は統合型ＡＣＴ／ｉＰＲＥ指令を５６０で送信することによりアクセス要求を実行し得る。
【００４１】
図６は、実施形態に従った、アクティブ化及びプリチャージ指令信号方式の特徴を示すタイミング図６００である。図６では、２つの異なる指令（ＰＲＥ及びＡＣＴ）が、メモリコントローラとそれに結合されたメモリデバイスとの間に信号方式６１０として提供される。これらの指令はまた、メモリデバイスの内部の指令連結手段に信号方式６２０としてすこしして提供される。信号方式６１０は、メモリデバイスで待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令の現在の総数が閾値を超過したことの判断に応じて交信され得る。タイミング図はタイミングパラメータｔＲＰ、ｔＲＲＤの図示例を示し、これらのタイミングパラメータｔＲＰ、ｔＲＲＤは、メモリコントローラに指示された閾値がなければ、メモリデバイスに対する待ち状態にあるＡＣＴ／ｉＰＲＥ指令の最大数を判断するためにメモリコントローラにより別途使用され得る。
【００４２】
図７は、統合型ＡＣＴ／ｉＰＲＥ指令をメモリコントローラとメモリデバイスとの間の連結手段に信号方式７１０として提供するが、相互に異なる指令ｉＰＲＥ及びＡＣＴをメモリデバイス内部の指令連結手段にすこしして信号方式７２０ａとして連続して提供した場合を示すタイミング図である。図６及び図７の種々のタイミングは、単に説明のためのもので、必ずしも全実施形態に存在するとは限らない。
【００４３】
理論的最大数の待ち状態にあるＡＣＴ／ｉＰＲＥ指令を示すために、タイミング図７００ａは、各々がそれぞれの仮想的同時待ち状態にあるメモリアクセス要求に対して、他の信号方式７２０ｂ、... 、７２０ｎに関して示す。タイミング図７００に対して示した実施例中、理論的最大数の待ち状態にあるＡＣＴ／ｉＰＲＥ指令を、待ち状態にある統合型ＡＣＴ／ｉＰＲＥ指令のｔＲＲＤ期間中に収まるｔＲＰ期間の総数により判断されるものとして示す。そのような実施形態では、理論的最大数Ｎｍａｘは、例えば、以下の式により表され得る。
【００４４】
【数１】
0006275922.tif 000002
【００４５】
所与のメモリＩＣ（または他のメモリデバイス）に関して、ある特定の実施形態は、そのような理論的最大数Ｎｍａｘ未満である最大数の待ち状態にあるＡＣＴ／ｉＰＲＥ指令を、メモリコントローラに対して多様に設定する。
【００４６】
図８は、メモリアクセスが中で実施され得るコンピューティングシステムの実施形態のブロック図である。システム８００は、本明細書中に説明するいずれかの実施形態に従ったコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲーム用または娯楽用制御システム、スキャナ、コピー機、プリンタ、または他の電子デバイスであり得る。システム８００は、システム８００に対する処理、動作管理、及び命令実行を提供するプロセッサ８２０を含み得る。プロセッサ８２０は、システム８００に対して処理を提供する任意の種類のマイクロプロセッサ、中央処理装置（ＣＰＵ）、処理コア、または他の処理用ハードウェアを含み得る。プロセッサ８２０は、システム８００の動作全体を制御し、１つ以上のプログラマブル汎用または特殊用途のマイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、等、またはそのようなデバイスの組合せであり得るか、またはそれらを含み得る。
【００４７】
メモリ下位システム８３０はシステム８００の主メモリを表し、プロセッサ８２０により実行される符合またはルーチンの実行に使用されるデータ値に対する一時記憶域を提供する。メモリ下位システム８３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１つ以上の種々のランダムアクセスメモリ（ＲＡＭ）、または他のメモリデバイス、もしくはそのようなデバイスの組合せ等の、１つ以上のメモリデバイスを含み得る。メモリ下位システム８３０は、とりわけ、オペレーティングシステム（ＯＳ）８３６を記憶及び提供して、システム８００での命令実行用のソフトウェアプラットフォームを提供する。加えて、他の命令８３８はメモリ下位システム８３０から記憶及び実行され、システム８００の論理回路及び処理を提供する。ＯＳ８３６及び命令８３８はプロセッサ８２０により実行される。
【００４８】
メモリ下位システム８３０は、データ、命令、プログラム、または他の項目を記憶するメモリデバイス８３２を含み得る。一実施形態では、メモリ下位システムはメモリコントローラ８３４を含む。このメモリコントローラ８３４は、本明細書中に説明するいずれかの実施形態に従ったメモリコントローラであり、メモリデバイス８３２にアクセスするための手段を提供する。一実施形態では、メモリコントローラ８３４はメモリデバイス８３２に指令を提供する。指令は、メモリデバイス８３２に、メモリリソースに対するアクティブ化指令及び／またはプリチャージ指令を内部生成させ得る。
【００４９】
プロセッサ８２０及びメモリ下位システム８３０は、バス／バスシステム８１０に結合される。バス８１０は、適当なブリッジ、アダプタ、及び／またはコントローラにより接続された、任意の１つ以上の別個の物理バス、通信線／インターフェース、及び／またはポイント間接続部、を表す抽象概念である。したがって、バス８１０は、例えば、システムバス、周辺構成要素相互接続（ＰＣＩ）バス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔまたは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または電気電子技術者協会（ＩＥＥＥ）標準１３９４バス（通常「Ｆｉｒｅｗｉｒｅ（登録商標）」と呼ばれる）のうちの１つ以上を含み得る。バス８１０のバスは、ネットワークインターフェース８５０中のインターフェースにも対応し得る。
【００５０】
システム８００はまた、１つ以上の入出力（Ｉ／Ｏ）インターフェース８４０、ネットワークインターフェース８５０、１つ以上の内部大容量記憶デバイス８６０、及びバス８１０に結合された周辺インターフェース８７０を含み得る。入出力インターフェース８４０は１つ以上のインターフェース構成要素（例えば、映像、音声、及び／または文字数字式インターフェース接続）を含み得、ユーザはそれらを介してシステム８００とやりとりが可能である。ネットワークインターフェース８５０は、１つ以上のネットワークを介して遠隔のデバイス（例えば、サーバ、他のコンピューティングデバイス等）と通信する能力をシステム８００に提供する。ネットワークインターフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続構成要素、ＵＳＢ（ユニバーサルシリアルバス）、もしくは他の有線または無線標準のまたは専売のインターフェースを含み得る。
【００５１】
記憶装置８６０は、不揮発性状に大量のデータを記憶する任意の従来型媒体、例えば、１つ以上の磁気式、固体状態、または光学系のディスク、またはそれらの組合せ等、であり得るか、またはそれらを含み得る。記憶装置８６０は、永続的状態に（即ち、値が停電にかかわらずシステム８００に保持される）符合または命令及びデータ８６２を保持する。記憶装置８６０は「メモリ」と概ね見なし得るが、メモリ８３０はプロセッサ８２０に命令を提供する実行または操作メモリである。記憶装置８６０は非揮発性であるが、メモリ８３０は揮発性（即ち、システム８００への電力が遮断された場合、データの値または状態が不確定となる）メモリを含み得る。
【００５２】
周辺インターフェース８７０は、具体的に上述していない任意のハードウェアインターフェースを含み得る。周辺機器とは一般に、システム８００に従属的に接続するデバイスを指す。従属的接続とは、システム８００が、操作を実行してユーザがやりとりをするソフトウェア及び／またはハードウェアプラットフォームを提供するようなものである。
【００５３】
図９は、メモリアクセスが実施され得る携帯デバイスの実施形態のブロック図である。デバイス９００は携帯コンピューティングデバイス、例えば、コンピューティングタブレット、携帯電話またはスマートフォン、ワイヤレス可能な電子読取器、もしくは他の携帯デバイス等、を表す。デバイス９００には構成要素のうちのある特定のものを概略的に示すが、そのようなデバイスの全部の構成要素を示すものではないことが理解されるであろう。
【００５４】
デバイス９００は、デバイス９００の主要処理動作を遂行するプロセッサ９１０を含み得る。プロセッサ９１０は、１つ以上の物理デバイス、例えば、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、または他の処理手段等、を含み得る。プロセッサ９１０により遂行される処理動作には、アプリケーション及び／またはデバイス機能が実行される操作プラットフォームまたはオペレーティングシステムの実行が含まれる。処理操作には、人間ユーザまたは他のデバイスに従った、入出力関連の操作、電力管理関連の操作、及び／またはデバイス９００の別のデバイスへの接続に関連した操作が含まれる。処理操作には、音声入出力及び／または表示入出力に関連した操作も含まれる。
【００５５】
一実施形態では、デバイス９００は音声下位システム９２０を含み、この音声下位システム９２０は、コンピューティングデバイスへの音声機能の提供に関連したハードウェア（例えば、音声ハードウェア及び音声回路）及びソフトウェア（例えば、ドライバ、コーデック）の構成要素を表す。音声機能には、マイクロホン入力と共に、スピーカ及び／またはヘッドホン出力を含み得る。そのような機能用のデバイスは、デバイス９００中に一体化されるか、またはデバイス９００に接続され得る。一実施形態では、ユーザは、プロセッサ９１０により受信及び処理された音声指令を提供することによりデバイス９００とやりとりをする。
【００５６】
表示下位システム９３０は、ユーザがコンピューティングデバイスとやりとりをする視覚及び／または触覚表示を提供するハードウェア（例えば、表示デバイス）及びソフトウェア（例えば、ドライバ）の構成要素を表す。表示下位システム９３０は表示インターフェース９３２を含み得、この表示インターフェース９３２は、ユーザに表示を提供するために使用される特定の画面またはハードウェアデバイスを含み得る。一実施形態では、表示インターフェース９３２は、プロセッサ９１０とは別個に論理を含み、表示に関連の少なくとも一部の処理を遂行する。一実施形態では、表示下位システム９３０は、ユーザに対して出力及び入力の両方を提供するタッチスクリーンデバイスを含む。
【００５７】
入出力コントローラ９４０は、ユーザとのやりとりに関連したハードウェアデバイス及びソフトウェアの構成要素を表す。入出力コントローラ９４０は、音声下位システム９２０及び／または表示下位システム９３０の一部であるハードウェアを管理するように動作し得る。加えて、入出力コントローラ９４０はデバイス９００に接続する追加のデバイスに対する接続ポイントを示し、この接続ポイントを介してユーザはシステムとやりとりし得る。例えば、デバイス９００に付着されるデバイスには、マイクロホンデバイス、スピーカまたはステレオシステム、映像システムまたは他の表示デバイス、キーボードまたはキーパッドデバイス、もしくはカード読取装置または他のデバイス等の特定のアプリケーションと共に使用される他の入出力デバイス、が含まれる。
【００５８】
上述のように、入出力コントローラ９４０は、音声下位システム９２０及び／または表示下位システム９３０とやりとりをし得る。例えば、マイクロホンまたは他の音声デバイスを介した入力は、デバイス９００の１つ以上のアプリケーションまたは機能用の入力または指令を提供し得る。加えて、音声出力は、表示出力の代わりにまたはそれに加えて提供され得る。別の実施例では、表示下位システムがタッチスクリーンを含む場合、表示デバイスは、入出力コントローラ９４０により少なくとも部分的に管理され得る入力デバイスとしても働く。デバイス９００上の追加のボタンまたはスイッチも存在し得、入出力コントローラ９４０により管理される入出力機能を提供する。
【００５９】
一実施形態では、入出力コントローラ９４０は、デバイス９００に含まれ得るデバイス、例えば、加速度計、カメラ、光センサまたは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、もしくは他のハードウェア等、を管理する。入力は、システムに対する環境入力の提供と共に、直接的なユーザのやりとりの一部であり得、システムの動作（例えば、ノイズのフィルタリング、輝度検出用の表示調節、カメラに対するフラッシュの適用、または他の特徴等）に影響を与える。
【００６０】
一実施形態では、デバイス９００は、バッテリ電力使用量、バッテリ充電、及び電力節約動作に関連した特徴を管理する電力管理部９５０を含む。メモリ下位システム９６０は、デバイス９００中に情報を記憶するメモリデバイス９６２を含み得る。メモリ下位システム９６０は、不揮発性（メモリデバイスへの電力が遮断された場合、状態は変化しない）及び／または揮発性（メモリデバイスへの電力が遮断された場合、状態は不確定になる）メモリデバイスを含み得る。メモリ９６０は、システム９００のアプリケーション及び機能の実行に関連した（長期または一時的に拘わらない）システムデータと共に、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータを記憶し得る。
【００６１】
一実施形態では、メモリ下位システム９６０は、メモリコントローラ９６４（システム９００の制御部の一部とも見なされ得、プロセッサ９１０の一部とも見なされ得る）を含む。メモリコントローラ９６４は、バスの電圧振幅特性をモニタし得る。例えば、メモリコントローラ９６４は、同一のバス、例えば、データバス等、の異なる信号線に対して異なる電圧振幅特性を検出し得る。実施形態では、メモリコントローラ９６４は指令を発出し、この指令によりメモリ９６２がメモリリソースに対するアクティブ化指令またはプリチャージ指令を内部生成する。
【００６２】
接続性９７０には、デバイス９００が外部デバイスと通信するのを可能にするハードウェアデバイス（例えば、無線及び／または有線コネクタ及び通信ハードウェア）及びソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含み得る。デバイスは、周辺機器、例えば、ヘッドセット、プリンタ、または他のデバイス等、と共に、別個のデバイス、例えば、他のコンピューティングデバイス、無線アクセスポイント、または基地局等、であり得る。
【００６３】
接続性９７０は、複数の異なる種類の接続性を含み得る。一般化のために、デバイス９００を、携帯電話の接続性９７２及び無線接続性９７４を用いて示す。携帯電話の接続性９７２とは、無線搬送波により提供される携帯電話ネットワーク接続性を概ね指し、例えば、ＧＳＭ（登録商標）（携帯通信用の全地球システム）またはその変形形態または派生物、ＣＤＭＡ（符合分割多重アクセス）またはその変形形態または派生物、ＴＤＭ（時分割多重化）またはその変形形態または派生物、ＬＴＥ（長期的進化、「４Ｇ」とも呼ばれる）、もしくは他の携帯電話サービス標準、を介して提供される。無線接続性９７４は、携帯ではない無線接続性を指し、パーソナルエリアネットワーク（例えば、ブルートゥース（登録商標）等）、ローカルエリアネットワーク（例えば、ＷｉＦｉ等）、及び／またはワイドエリアネットワーク（例えば、ＷｉＭａｘ等）、もしくは他の無線通信、を含み得る。無線通信は、非固形状媒体を介した変調電磁放射の使用に従った、データ転送を指す。有線通信は、固体通信媒体を通して生じる。
【００６４】
周辺接続部９８０は、周辺接続を行うためのソフトウェア構成要素（例えば、ドライバ、プロトコルスタック等）と共に、ハードウェアインターフェース及びコネクタを含む。デバイス９００が、それに（９８４「から」）接続された周辺デバイスと共に、他のコンピューティングデバイスに対する（９８２「の」）周辺デバイスの両方であり得ることが理解されるであろう。デバイス９００は、デバイス９００でコンテンツを管理（例えば、ダウンロード及び／またはアップロード、変更、同期化）する等の目的で他のコンピューティングデバイスに接続する「連結用」コネクタを通常有する。加えて、連結用コネクタは、デバイス９００が、例えば、視聴覚または他のシステムへのコンテンツ出力を制御するのを可能にするある特定の周辺機器へのデバイス９００の接続を可能にし得る。
【００６５】
専売の連結用コネクタまたは他の専売の接続ハードウェアに加えて、デバイス９００は、通常のまたは標準系のコネクタを経由して周辺接続９８０を行い得る。通常の種類には、Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ（ＵＳＢ）コネクタ（多数の異なるハードウェアインターフェースのうちのいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、
Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ  （ＨＤＭＩ（登録商標））、Ｆｉｒｅｗｉｒｅ（登録商標）、またはその他の種類を含み得る。
【００６６】
本発明の一実装例では、メモリデバイスは、１または複数のメモリセルのアレイ、メモリコントローラに対するメモリデバイスの接続性を検出する入出力インターフェース、及び１または複数のメモリセルのアレイにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報をメモリコントローラに送信する閾値識別論理であって、統合型アクティブ化指令はプリチャージ指令を示し、閾値数は待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、理論的最大数はメモリデバイスのタイミングパラメータに基づき、メモリコントローラは、閾値数を示す情報に基づいてメモリデバイスへの統合型アクティブ化指令の通信を制限する、閾値識別論理を備える。
【００６７】
実施形態では、理論的最大数は、メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、に基づく。別の実施形態では、理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい。別の実施形態では、閾値数は１より大きい。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は、待ち状態にある統合型アクティブ化指令の閾値数を含む。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は製品識別子数を含み、メモリコントローラは製品識別数に基づいて基準データにアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。
【００６８】
別の実装例では、メモリコントローラは、メモリデバイスにメモリコントローラを結合する入出力インターフェース、メモリデバイスにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信するモード選択回路部であって、統合型アクティブ化指令はプリチャージ指令を示し、閾値数は待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、理論的最大数はメモリデバイスのタイミングパラメータに基づく、モード選択回路部、を備える。メモリコントローラは、メモリデバイスに統合型アクティブ化指令を通信する指令論理であって、モード選択論理は閾値数を示す情報に基づいてメモリデバイスへの統合型アクティブ化指令の通信を制限する、指令論理、を更に備える。
【００６９】
実施形態では、理論的最大数は、メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、に基づく。別の実施形態では、理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい。別の実施形態では、閾値数は１より大きい。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は待ち状態にある統合型アクティブ化指令の閾値数を含む。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は製品識別子数を含み、メモリコントローラは製品識別数に基づいて基準データにアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。
【００７０】
別の実装例では、メモリデバイスでの方法は、メモリコントローラに対するメモリデバイスの接続性を検出すること、及び接続性の検出に応じて、メモリデバイスにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報をメモリコントローラに送信することであって、統合型アクティブ化指令はプリチャージ指令を示し、閾値数は待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、理論的最大数はメモリデバイスのタイミングパラメータに基づき、メモリコントローラは、閾値数を示す情報に基づいてメモリデバイスへの統合型アクティブ化指令の通信を制限する、メモリデバイスにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報をメモリコントローラに送信すること、を含む。
【００７１】
実施形態では、理論的最大数は、メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、に基づく。別の実施形態では、理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい。別の実施形態では、閾値数は１より大きい。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は、待ち状態にある統合型アクティブ化指令の閾値数を含む。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は製品識別子数を含み、メモリコントローラは製品識別数に基づいて基準データにアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。
【００７２】
別の実装例では、メモリコントローラでの方法は、メモリコントローラに結合されたメモリデバイスにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信することであって、統合型アクティブ化指令はプリチャージ指令を示し、閾値数は待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、理論的最大数はメモリデバイスのタイミングパラメータに基づく、待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信すること、及び閾値数を示す情報に基づいてメモリデバイスへの統合型アクティブ化指令の通信を制限すること、を含む。
【００７３】
実施形態では、理論的最大数は、メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、に基づく。別の実施形態では、理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい。別の実施形態では、閾値数は１より大きい。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は、待ち状態にある統合型アクティブ化指令の閾値数を含む。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は製品識別子数を含み、メモリコントローラは製品識別数に基づいて基準データにアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。
【００７４】
別の実装例では、コンピュータ可読記憶装置媒体は、１つ以上の処理装置により実行されたときメモリコントローラに、メモリコントローラに結合されたメモリデバイスにアクセスすべき待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信することであって、統合型アクティブ化指令はプリチャージ指令を示し、閾値数は待ち状態にある統合型アクティブ化指令の理論的最大数未満であり、理論的最大数はメモリデバイスのタイミングパラメータに基づく、待ち状態にある統合型アクティブ化指令の閾値数を示す情報を受信すること、及び閾値数を示す情報に基づいてメモリデバイスへの統合型アクティブ化指令の通信を制限すること、を含む方法を遂行させる命令を記憶している。
【００７５】
実施形態では、理論的最大数は、メモリプリチャージ動作を遂行するのに必要な最小時間を表すタイミングパラメータｔＲＰ、及び連続するアクティブ化動作間に必要な最小時間を表すタイミングパラメータｔＲＲＤ、に基づく。別の実施形態では、理論的最大数は、１とｔＲＰに対するｔＲＲＤの比率に基づく床関数値に等しい整数との合計に等しい。別の実施形態では、閾値数は１より大きい。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は、待ち状態にある統合型アクティブ化指令の閾値数を含む。別の実施形態では、待ち状態にある統合型アクティブ化指令の閾値数を示す情報は製品識別子数を含み、メモリコントローラは製品識別数に基づいて基準データにアクセスして、待ち状態にある統合型アクティブ化指令の閾値数を判断する。
【００７６】
メモリリソースへのアクセスの技法及び構成を本明細書に説明した。以上の説明では、説明の目的のために、ある特定の実施形態を完全に理解できるように、多数の特定の詳細事項を明記した。しかし、これらの特定の詳細事項がなくとも当業者であれば、ある特定の実施形態を実施し得ることは明らかである。その他に、説明の不明瞭さを回避するために、構成及びデバイスをブロック図形態で示した。
【００７７】
明細書中の「一実施形態」または「実施形態」に関する言及内容は、実施形態と関連して説明した特定の特徴、構成、または特性が本発明の少なくとも一実施形態に含まれることを意味する。明細書中の種々の箇所での「一実施形態では」の語句の出現は、必ずしも全て同一の実施形態に対する言及であるとは限らない。
【００７８】
本明細書中の詳細な説明の一部の部分は、コンピュータメモリ内のデータビットに関する動作のアルゴリズム及び記号表現で提示した。これらのアルゴリズムによる説明及び表現は、それらの働きの内容を他の当業者に対して最も効果的に伝達され得るコンピューティング技術の当業者により使用される手段である。アルゴリズムは本明細書では、また一般に、所望の結果に至る一連の一貫したステップであると考えられる。ステップは物理量の物理的操作を要するものである。通常、これらの量は、必ずしもそうであるとは限らないが、記憶、転送、結合、比較、及びさもなければ操作され得る電気または磁気信号の形態を取る。これらの信号を、ビット、値、構成要素、記号、活字、用語、数等として言及するのが時には好都合であることが、主に一般的用法から判明した。
【００７９】
しかし、これらの全ての及び類似の用語は、適合物理量と関連付けられ得るものであって、これらの量に適用される単なる便宜的な標識にすぎないことに留意すべきである。本明細書での検討から明らかなように別段の特別な言及がない限り、明細書を通じて、「処理する」または「コンピューティング」または「計算する」または「判断する」または「表示する」等の用語を用いた検討内容は、コンピュータシステムのレジスタ及びメモリ内の物理（電子）量として表されたデータをコンピュータシステムメモリまたはレジスタもしくは他のそのような情報記憶装置、送信または表示デバイス内の物理量として同様に表された他のデータに操作及び変換するコンピュータシステム、または同様の電子コンピューティングデバイスの作用及びプロセスを指す。
【００８０】
ある特定の実施形態は、本明細書中で動作を遂行するための装置にも関連する。この装置は、所要の目的のために特別に構築され得るか、またはコンピュータ中に記憶されたコンピュータプログラムにより選択的にアクティブ化または再構成される汎用コンピュータから成り得る。そのようなコンピュータプログラムは、限定はされないが、フロッピディスク、光ディスク、ＣＤ−ＲＯＭ、及び磁気光ディスク、等の任意の種類のディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）等のランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気または光カード、もしくは電子命令の記憶に適し、かつコンピュータシステムバスに結合された任意の種類の媒体等の、コンピュータ可読記憶媒体中に記憶され得る。
【００８１】
本明細書中に提示したアルゴリズム及び表示は、任意の特定のコンピュータまたはその他の装置に本質的に関連したものではない。種々の汎用システムを本明細書中の教示に従ってプログラムと共に使用し得るか、または所要の方法ステップを遂行するためのより特化した装置を構築するのが好都合であることが分かり得る。これらの種々のシステムの所要構成が本明細書中の説明から現れるであろう。加えて、ある特定の実施形態は任意の特定のプログラミング言語に関して説明していない。本明細書中に説明したような実施形態の教示を実施する上で種々のプログラミング言語を使用し得ることが理解されるであろう。
【００８２】
本明細書中に説明した事項の他に、開示実施形態及びその実装例に対してそれらの適用範囲から逸脱することなく種々の修正例を案出し得る。したがって、本明細書中の図解及び実施例は限定的な意味にではなく説明的に解されるべきである。本発明の適用範囲は、以下の特許請求の範囲を参照することによってのみ判断され得る。
【図１】
0006275922.tif 000003
【図２】
0006275922.tif 000004
【図３】
0006275922.tif 000005
【図４】
0006275922.tif 000006
【図５】
0006275922.tif 000007
【図６】
0006275922.tif 000008
【図７】
0006275922.tif 000009
【図８】
0006275922.tif 000010
【図９】
0006275922.tif 000011