(57)【特許請求の範囲】
【請求項１】
ＧＮＤレベルを電位の基準とするＧＮＤ基準回路とＧＮＤレベルより相対的に高い電位を基準とする浮遊基準回路とを有する半導体装置において、
前記ＧＮＤ基準回路と前記浮遊基準回路とが異なる半導体基板に形成され、
前記ＧＮＤ基準回路と前記浮遊基準回路とがレベルシフト回路を介して接続され、
前記レベルシフト回路は、Ｎch ＭＯＳＦＥＴと、該Ｎch ＭＯＳＦＥＴのドレインに接続された第１の抵抗とによって構成され、前記Ｎch ＭＯＳＦＥＴは前記ＧＮＤ基準回路と同一の半導体基板に形成され、前記第１の抵抗は前記浮遊基準回路と同一の半導体基板に形成されるレベルアップ回路を有することを特徴とする半導体装置。
【請求項２】
ＧＮＤレベルを電位の基準とするＧＮＤ基準回路とＧＮＤレベルより相対的に高い電位を基準とする浮遊基準回路とを有する半導体装置において、
前記ＧＮＤ基準回路と前記浮遊基準回路とが異なる半導体基板に形成され、
前記ＧＮＤ基準回路と前記浮遊基準回路とがレベルシフト回路を介して接続され、
前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐch ＭＯＳＦＥＴのドレインに接続された第２の抵抗とによって構成され、前記Ｐch ＭＯＳＦＥＴは、前記浮遊基準回路と同一の半導体基板に形成され、前記第２の抵抗は、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置において、
前記浮遊基準回路は、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスのうちの高電位側に接続されているスイッチングデバイスのゲートを駆動するための浮遊基準ゲート駆動回路であり、前記ＧＮＤ基準回路は前記浮遊基準ゲート駆動回路に信号を与えたり、受けたりするＧＮＤ基準の制御回路であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスの内の低電位側に接続されているスイッチングデバイスのゲートを駆動するためのＧＮＤ基準ゲート駆動回路が、前記ＧＮＤ基準回路とは異なる半導体基板に形成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆動回路とが、前記スイッチングデバイスそれぞれのゲート付近に設置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーデバイスなどのスイッチング素子の駆動制御などに用いられる制御用ＩＣ等の半導体装置に関し、特に、接地電位基準の回路と、パワーデバイスなどのスイッチングによって変動する浮遊電位を基準とする回路とが混在する高耐圧の半導体装置に関するものである。
【０００２】
【従来の技術】
近年、数百ボルト級の高耐圧ＩＣ（以下、ＨＶＩＣ：High Voltage Integrated Circuiｔという）の実用化に伴い、モータ制御用のインバータなどに使用されるＩＧＢＴなどのパワーデバイスを駆動するＩＣとして、このＨＶＩＣが適用されつつある。 図７は、モータ制御用インバータの主回路部分の回路構成図である。同図において、三相モータＭｏを駆動するたのインバータ回路は、ＩＧＢＴＱ１〜Ｑ６及び帰還ダイオードＤ１〜Ｄ６のパワーデバイスが三相ブリッジ回路に接続されて構成されている。尚、ＩＧＢＴとは絶縁ゲート型バイポーラトランジスタである。三相モータＭｏの主電源Ｖｃｃは、通常、直流１００〜１２００Ｖ程度の高電圧である。また、三相モータＭｏの配線Ｕ、Ｖ、Ｗの電位は、主電源Ｖｃｃの高電位側をＶｃｃ、低電位側をＧＮＤとした場合、各相のパワーデバイスのスイッチングに応じて、ＧＮＤ〜Ｖｃｃの間を変動する電位となる。
【０００３】
したがって、Ｖｃｃに接続される高電位側のＩＧＢＴＱ１、Ｑ２、Ｑ３を駆動するためには、ＧＮＤ〜Ｖｃｃの間を変動する電位を基準電位とする浮遊基準ゲート駆動回路が必要となる。これをＧＮＤ基準の信号で制御するためには、ＧＮＤ基準制御回路と浮遊基準ゲート駆動回路の間にフォトカプラなどを用いてインシュレート接続するか、あるいは、レベルシフト回路を内蔵したＨＶＩＣを用いたりする必要がある。
【０００４】
図７は、ＩＧＢＴＱ１〜Ｑ６のゲート駆動用として、レベルシフト回路を内蔵したＨＶＩＣを用いた構成を示している。このＨＶＩＣは、入出力端子Ｉ／Ｏ（Input/Output）を介して、通常、図示しないマイクロコンピュータに接続されている。また、ＨＶＩＣのゲート駆動回路の出力端子から、各ＩＧＢＴＱ１〜Ｑ６のゲートにワイヤ配線などで電気的に接続されている。従って、マイクロコンピュータによってインバータ全体が制御される構成となっている。
【０００５】
図８は、図７で用いられる従来のＨＶＩＣの内部構成を示すブロック図である。尚、同図においては、ＨＶＩＣに接続されるインバータ回路が１アーム分のみ簡略化して表示している。同図において、１枚の基板１に搭載されたＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されている。制御回路１２はグランド（以下、ＧＮＤという）を基準電位とする回路であり、入出力端子Ｉ／Ｏを通してマイクロコンピュータ（図示せず）との間で信号の授受を行ない、各ＩＧＢＴをＯＮ／ＯＦＦさせるための制御信号を生成したり、受信したアラーム信号に基づいてＩＧＢＴへのゲート信号を停止したり、あるいはマイクロコンピュータへアラーム信号を伝送したりする機能を備えている。
【０００６】
浮遊基準ゲート駆動回路１３は、Ｖｃｃ側に接続されている各ＩＧＢＴのゲートに駆動信号を与える回路であり、各ＩＧＢＴのスイッチングに応じて変動するモータ（図示せず）ヘの出力電位を基準とする回路である。すなわち、制御回路１２で生成されたＩＧＢＴのＯＮ／ＯＦＦ信号を、レベルアップ回路１５を通して受信し、高電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能を備えている。さらに、温度検出や過電流保護や低電圧保護などの機能を有し、これらの検出情報に基づいてＩＧＢＴをＯＦＦしたり、あるいは、これらの検出情報に基づくアラーム信号やウォーニング信号を、レベルダウン回路１６を通して、制御回路１２に送信するなどの機能を備えている。
【０００７】
ＧＮＤ基準ゲート駆動回路１４は、制御回路１２で生成されたＩＧＢＴのＯＮ／ＯＦＦ信号を受信し、低電位側のＩＧＢＴをＯＮ／ＯＦＦさせる機能を備えている。さらに、温度検出や過電流保護や低電圧保護などの機能を有し、これらの検出情報に基づいてＩＧＢＴをＯＦＦしたり、あるいは、これらの検出情報に基づくアラーム信号やウォーニング信号を制御回路１２に送信するなどの機能を備えている。
【０００８】
レベルアップ回路１５は、制御回路１２からのＧＮＤ基準の信号を、ＧＮＤより高電位の浮遊基準の信号レベルに変換して、浮遊基準ゲート駆動回路１３に伝送するための回路である。
図９は、図８のレベルアップ回路１５の具体的な回路図の一例である。すなわち、高耐圧Ｎch ＭＯＳＦＥＴ５のドレインＤ側にレベルシフト抵抗６を接続した構成となっている。高耐圧Ｎch ＭＯＳＦＥＴ５のゲートＧをソースＳ電極に対して、しきい値以上の正電位にバイアスすると、高耐圧Ｎch ＭＯＳＦＥＴ５がＯＮ状態となり、レベルシフト抵抗６に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
ここで、抵抗４０は、帰還をかけ高耐圧Ｎch ＭＯＳＦＥＴの低電流性を向上させるための抵抗であり、省略しても良い。
【０００９】
図８に戻って、レベルダウン回路１６は、浮遊基準ゲート駆動回路１３で発生した浮遊基準の信号をＧＮＤ基準の信号電圧に変換し、制御回路１２に伝送するための回路である。図１０は、図８のレベルダウン回路１６の具体的な回路図の一例である。すなわち、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインＤ側にレベルシフト抵抗８を接続した構成となっている。高耐圧Ｐch ＭＯＳＦＥＴ７のゲートＧをソースＳ電極に対して、しきい値以下の負電位にバイアスすると、高耐圧Ｐch ＭＯＳＦＥＴ７がＯＮ状態となり、レベルシフト抵抗８に電流が流れて信号電圧が発生しＯＵＴ２より信号を出力する。
ここで、抵抗４１は、帰還をかけ高耐圧Ｎch ＭＯＳＦＥＴの低電流性を向上させるための低抵抗であり、省略しても良い。
【００１０】
図１１は、従来のレベルシフト回路を半導体基板に形成したときの要部を示す概略図である。すなわち、図９のレベルアップ回路と図１０のレベルダウン回路とを１枚の基板１の上に形成したものである。したがって、同一基板上にＧＮＤ基準回路３と浮遊基準回路４が構成されている。浮遊基準回路４は、耐圧構造部（ＨＶＪＴ：高耐圧終端接合構造）９に囲まれた構成となっている。
【００１１】
図１１において、図９に示されたレベルアップ回路は、ＧＮＤ基準回路３内に形成される高耐圧Ｎch ＭＯＳＦＥＴ５と浮遊基準回路４内に形成されるレベルシフト抵抗６とによって構成されている。さらに、ＧＮＤ基準回路３内に構成される高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン部分は、ＨＶＪＴ９と類似の構造のＨＶＪＴ１０'によって耐圧が確保されている。そして、この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６がドレイン配線により電気的に接続されている。
【００１２】
また、図１１において、図１０に示されたレベルダウン回路は、浮遊基準回路４内に形成される高耐圧Ｐch ＭＯＳＦＥＴ７とＧＮＤ基準回路３内に形成されるレベルシフト抵抗８とによって構成されている。この高耐圧Ｐch ＭＯＳＦＥＴ７のドレインとレベルシフト抵抗８が、ドレイン配線により電気的に接続されている。浮遊基準回路４は、ＧＮＤ基準回路３からはＨＶＪＴ９を介して電気的に絶縁されている。また、浮遊基準回路４内に構成される高耐圧Ｐch ＭＯＳＦＥＴ７のドレイン部分も、ＨＶＪＴ９と類似の構造のＨＶＪＴ１０によって耐圧が確保されている。
【００１３】
図１２は、従来のレベルダウン回路の具体的な断面構造図である。すなわち、自己分離構造を用いた従来のレベルダウン回路の断面構造の一例を示している。この図は、図１１のレベルシフト回路をＡ−Ａ'で切断した断面構造図であり、等価回路的には図１０の高耐圧Ｐch ＭＯＳＦＥＴ７を使用したレベルダウン回路部分の断面構造図である。
【００１４】
この構造は１個の半導体基板上に、ＧＮＤ基準回路３の領域と浮遊基準回路４の領域が設けられている。ＧＮＤ基準回路３の領域の表面にはレベルシフト抵抗８が形成され、浮遊基準回路４の領域には高耐圧Ｐch ＭＯＳＦＥＴが形成されている。さらに、表面の所定の部分にはアルミ配線あるいはワイヤボンディングが施されて所定の配線がなされている。また、Ｐ-基板３１の表面にＮ-帯域３２が形成され、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ-／Ｎ-接合の接合表面部分の電界を緩和するために、Ｎ-領域表面にＰ-領域３３を形成したRESURFの原理に基づくDouble RESURF構造を採用し、Ｐ-／Ｎ-の平行平板の接合耐圧近くまで耐圧を向上させるためのＨＶＪＴ９、１０を有している。
【００１５】
図１１に示した高耐圧Ｐch ＭＯＳＦＥＴ７は、ＧＮＤ基準回路３と同一基板１上に形成された浮遊基準回路４内に形成され、浮遊基準回路４のＨＶＪＴ９と、高耐圧Ｐch ＭＯＳＦＥＴ７自身のＨＶＪＴ１０とで、２重の耐圧構造を有する構造となっている。また、レベルシフト抵抗８は、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインから、アルミ配線あるいはワイヤ配線などにより電気的に接続されている。図１２のDouble RESURF 構造を有する耐圧構造の場合、６００Ｖ耐圧クラスで、およそ１００μｍの耐圧構造幅が必要となり、１２００Ｖ耐圧クラスでほぼ２００μｍ以上の耐圧構造幅が必要となる。
【００１６】
【発明が解決しようとする課題】
前述のような高耐圧ＩＣ（ＨＶＩＣ）は、モータ制御用のインバータなどに使用されるＩＧＢＴなどのパワーデバイスを駆動するときに、dv／dtなどに起因したノイズによりＩＧＢＴが誤動作しないようにすることが重要である。さらに、チップの低コスト化の点から、大きな面額を占めるＨＶＪＴの面積をできるだけ低減することも重要である。ところが、従来のＨＶＩＣでは、dv／dtによってＩＧＢＴが誤点弧を起こしやすかったり、高耐圧化するとＨＶＪＴの占める面積が大きくなりチップが大きくなるなどの不具合がある。したがって、このような課題を解決する必要がある。
【００１７】
先ず、前者のスイッチングによる誤動作に関する課題について述べる。図８に示した様に、従来のＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６を同一の基板１上に形成している。従って、図７でも示したように、ＨＶＩＣから、各ＩＧＢＴに対して長いワイヤ配線で接続する必要がある。従って、この配線の寄生インダクタンスにより次のような問題が生じる。これを図８に示された従来のＨＶＩＣとインバータの一部を構成するＩＧＢＴとの接続図を用いて説明する。高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂが、三相インバータの制御タイミングに従って、交互にＯＮ／ＯＦＦを繰り返すことにより、ＯＵＴの電位がＧＮＤとＶｃｃとの間で変動し、図示しないモータヘ三相交流電力が出力される。
【００１８】
ここで、高電位側ＩＧＢＴ１７ａのゲートＧがオンし、ＯＵＴの電位がＧＮＤからＶｃｃに変動する場合、 低電位側ＩＧＢＴ１７ｂのコレクタＣの電位もＧＮＤからＶｃｃに変動する。そして、このときの電位変化によるdv／dtにより、低電位側ＩＧＢＴ１７ｂのコレクタＣ−ゲートＧ間の寄生容量１８ｂを通して、ＧＮＤ基準ゲート駆動回路１４に、時間関数の変位電流ｉ(ｔ)が流れる。特に、低電位側ＩＧＢＴ１７ｂに並列接続された低電位側帰還ダイオード１９ｂが逆回復する時間帯においては大きな dv／dtが発生し、これに基づいて大きな変位電流ｉ(ｔ)が流れる。この時、ＧＮＤ基準ゲート駆動回路１４から低電位側ＩＧＢＴ１７ｂまでの配線の寄生インダクタンスＬL２０ｂの両端にＬL・dｉ(ｔ)／dtの逆起電力が生じる。配線が長くなると寄生インダクタンスＬLが大きくなり、逆起電カが低電位側ＩＧＢＴ１７ｂのゲートＧのしきい値電圧を超えると、低電位側ＩＧＢＴ１７ｂがＯＮする。このとき、当然高電位側ＩＧＢＴ１７ａはＯＮしているので、ＶｃｃとＧＮＤが短絡して両ＩＧＢＴ１７ａ、１７ｂを破壊させるおそれがある。
【００１９】
同様に、低電位側ＩＧＢＴ１７ｂがＯＮし、ＯＵＴの電位がＶｃｃからＧＮＤに変動する場合、高電位側ＩＧＢＴ１７ａのコレクタＣの電位が、ゲートＧおよびエミッタＥの電位に対しＧＮＤとＶｃｃの電位差分だけ相対的に高くなり、高電位側ＩＧＢＴ１７ａのコレクタＣ−ゲートＧ間の寄生容量１８ａを通して、浮遊基準ゲート駆動回路１３に変位電流ｉ(ｔ)が流れる。この時、浮遊基準ゲート駆動回路１３から高電位側ＩＧＢＴ１７ａまでの配線の寄生インダクタンスＬH２０ａの両瑞にＬH・dｉ(ｔ)／dt の逆起電力が生じる。特に、寄生インダクタンスＬH２０ａが十分大きく、逆起電力が高電位側ＩＧＢＴ１７ａのゲートのしきい値電圧を超えると、高電位側ＩＧＢＴ１７ａがＯＮしてＶｃｃとＧＮＤが短絡し、両ＩＧＢＴ１７ａ、１７ｂを破壊させるおそれがある。このように、各ＩＧＢＴの寄生インダクタンスが大きくなるほど変位電流は大きくなるため、一層誤動作を起こしやすくなる。従って、大容量のＩＧＢＴを駆動する制御用ＩＣの実現には、このような問題を解決することが必須である。
【００２０】
次に、大きな面額を占めるＨＶＪＴの面積を低減して、素子のチップサイズを縮小化する課題について述べる。すなわち、図１１に示した従来のＨＶＩＣの場合、浮遊基準回路４は、ＨＶＪＴ９で外周部を囲む必要がある。しかも十分な耐圧を得るためには、ＨＶＪＴ９の耐圧構造幅を十分に広くとらねばならない。従って、耐圧の大きさによっては、浮遊基準回路４に占めるＨＶＪＴ９の面積はかなり大きくなることもある。
【００２１】
図１２に示すようなDouble RESURF 構造の耐圧構造を採用した場合は、６００Ｖ耐圧クラスでは、ＨＶＪＴは約１００μｍの耐圧構造幅が必要であり、これは図１１の浮遊基準回路４全体の略２０〜４０％の面積を占めることになる。また、１２００Ｖ耐圧クラスでは、ＨＶＪＴは約２００μｍの耐圧構造幅が必要であり、これは図１１の浮遊基準回路４全体の略３０〜６０％の面積を占めることになる。従って、従来の技術においては、ＨＶＩＣの高耐圧化を進める上でチップサイズの拡大によるコストアップが大きな課題となっている。
【００２２】
また、ＨＶＩＣの課題の一つとして、長期信頼性の問題がある。高耐圧ＭＯＳＦＥＴを用いたレベルシフタの場合、長時間使用していると、パッケージの外部や樹脂中のイオンが、印加電圧により高耐圧ＭＯＳＦＥＴのゲートに到達することで、ゲート電圧のしきい値が変動したり、チャネルリークが発生するという問題が生じることがある。
この対策として、パッケージの樹脂や改質や形状の変更、あるいは、デバイスをイオンがゲートに進入し難い構造に変更するなどの方法があるが、これらの方法には限界がある。
本発明は、このような事情に鑑みてなされたものであり、その目的は、接地電位と変動電位が混在しても、スイッチング素子が誤点弧を起こさないようにすると共に、チップ面積を小さくした高耐圧用の半導体装置を提供することにある。
【００２３】
【課題を解決するための手段】
上述した課題を解決するため、本発明は、ＧＮＤレベルを電位の基準とするＧＮＤ基準回路とＧＮＤレベルより相対的に高い電位を基準とする浮遊基準回路とを有する半導体装置において、前記ＧＮＤ基準回路と前記浮遊基準回路とを異なる半導体基板に形成したことを特徴とするものである。
【００２４】
このような構成によれば、浮遊基準回路とＧＮＤ基準回路とが別個独立した半導体基板上に形成されるため、これらの位置関係を自由に設定することができ、ノイズに優れた配線引き回しが行えるなど、回路の設計が容易となる。たとえば、浮遊基準回路およびＧＮＤ基準回路それぞれから接続されるインバータを構成する各パワーデバイス（例えばＩＧＢＴ）のゲートなどのような接続回路までの配線間隔を短くすることもでき、配線の寄生インダクタンスの低減、コンパクト化を図ることが可能となる。
【００２５】
また、本発明は、前記ＧＮＤ基準回路と前記浮遊基準回路とがレベルシフト回路を介して接続されていることを特徴とするものである。
【００２６】
このような構成によれば、レベルシフト回路により、ＧＮＤ基準回路と浮遊基準回路との電位のレベルがシフトされ、それぞれの信号の伝達が容易になる。
【００２７】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｎch ＭＯＳＦＥＴと、該Ｎch ＭＯＳＦＥＴのドレインに接続された第１の抵抗とによって構成され、前記Ｎch ＭＯＳＦＥＴは前記ＧＮＤ基準回路と同一の半導体基板に形成され、前記第１の抵抗は前記浮遊基準回路と同一の半導体基板に形成されるレベルアップ回路を有することを特徴とするものである。
【００２８】
このようなレベルシフト回路によれば、レベルアップ回路により、ＧＮＤ基準のレベルを、該グランド基準より相対的に高電位である浮遊基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる。
【００２９】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐch ＭＯＳＦＥＴのドレインに接続された第２の抵抗とによって構成され、前記Ｐch ＭＯＳＦＥＴは、前記浮遊基準回路と同一の半導体基板に形成され、前記第２の抵抗は、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００３０】
このようなレベルシフト回路によれば、レベルダウン回路により、浮遊基準レベルを、該浮遊基準より相対的に低電位であるＧＮＤ基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる。
【００３１】
また、本発明に係る半導体装置において、前記レベルシフト回路は、Ｐch ＭＯＳＦＥＴと、該Ｐch ＭＯＳＦＥＴのドレインに接続された第３の抵抗とによって構成され、前記Ｐch ＭＯＳＦＥＴと前記第３の抵抗は、共に、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００３２】
このような構成によれば、ＧＮＤ基準回路に形成されるＰch ＭＯＳＦＥＴを耐圧構造にすれば良く、浮遊基準回路全体及びその中に形成されるＰch ＭＯＳＦＥＴを高耐圧構造にしてなる二重耐圧構造が不要となり、チップサイズを小型化できる。
【００３３】
また、本発明に係る半導体装置において、前記浮遊基準回路は、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスのうちの高電位側に接続されているスイッチングデバイスのゲートを駆動するための浮遊基準ゲート駆動回路であり、前記ＧＮＤ基準回路は前記浮遊基準ゲート駆動回路に信号を与えたり、受けたりするＧＮＤ基準の制御回路であり、前記浮遊基準ゲート駆動回路と、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスの内の低電位側に接続されているスイッチングデバイスのゲートを駆動するためのＧＮＤ基準ゲート駆動回路が、前記スイッチングデバイスそれぞれのゲート付近に設置されていることを特徴とするものである。
【００３４】
このような構成によれば、浮遊基準ゲート駆動回路及びＧＮＤ基準ゲート駆動回路それぞれからスイッチングデバイスのゲートまでの配線距離を短くすることができ、配線の寄生インダクタンスを小さくすることができ、それに起因するスイッチング誤動作などを低減することができる。
【００３５】
また、本発明に係る半導体装置は、異なる電位間に少なくとも２個が直列に接続されているスイッチングデバイスを制御する半導体装置において、前記スイッチングデバイスをオン／オフするゲート駆動回路と、前記ゲート駆動回路を制御する制御回路とを備え、前記ゲート駆動回路と前記制御回路をそれぞれ異なる半導体基板に形成したことを特徴とするものである。
【００３６】
このような構成によれば、ゲート駆動回路と制御回路とを分離構造とすることができるので、回路の配線設計の自由度が高まる。
【００３７】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＮＰＮバイポーラトランジスタと、該ＮＰＮバイポーラトランジスタのコレクタに接続された第４の抵抗とによって構成され、前記ＮＰＮバイポーラトランジスタは、前記ＧＮＤ基準回路と同一の半導体基板に形成され、前記第４の抵抗は前記浮遊基準回路と同一の半導体基板に形成されるレベルアップ回路を有することを特徴とするものである。
【００３８】
このようなレベルアップ回路によれば、レベルアップ回路により、ＧＮＤ基準のレベルを、該グランド基準より相対的に高電位である浮遊基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる他、さらにＭＯＳでみられるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００３９】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＰＮＰバイポーラトランジスタと、該ＰＮＰバイポーラトランジスタに接続された第５の抵抗とによって構成され、前記ＰＮＰバイポーラトランジスタは、前記浮遊基準回路と同一の半導体基板に形成され、前記第４の抵抗は前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００４０】
このようなレベルシフト回路によれば、レベルダウン回路により、浮遊基準レベルを、該浮遊基準より相対的に低電位であるＧＮＤ基準電位レベルに変換することができ、ＧＮＤ基準回路と浮遊基準回路との基板分離を容易に行うことができる他、さらにＭＯＳでみられるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００４１】
また、本発明に係る半導体装置において、前記レベルシフト回路は、ＰＮＰバイポーラトランジスタと、該ＰＮＰバイポーラトランジスタのコレクタに接続された第６の抵抗とによって構成され、前記ＰＮＰバイポーラトランジスタと前記第６の抵抗は、共に、前記ＧＮＤ基準回路と同一の半導体基板に形成されるレベルダウン回路を有することを特徴とするものである。
【００４２】
このような構成によれば、ＧＮＤ基準回路に形成されるＰＮＰバイポーラトランジスタ耐圧構造にすればよく、浮遊基準回路全体およびその中に形成されるＰＮＰバイポーラトランジスタを高耐圧構造にしてなる２重耐圧構造が不要となり、チップサイズを小型化できる他、さらにＭＯＳで見られるような、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消できる。
【００４３】
また、本発明に係る半導体装置は、電源の高電位側とグランド側との間に少なくとも２個が直列に接続されているスイッチングデバイスの内の高電位側に接続されているスイッチングデバイスのゲートを駆動するための浮遊基準ゲート駆動と、低電位側に接続されているスイッチングデバイスのゲートを駆動するためのＧＮＤ基準ゲート駆動回路と、これらのゲート駆動回路を制御するためのＧＮＤ基準制御回路で構成される。
このうち、前記浮遊基準回路は、前記浮遊基準ゲート駆動回路であり、ＧＮＤ基準回路は前記ＧＮＤ基準制御回路であることを特徴とするものである。
【００４４】
このような構成によれば、前記浮遊基準ゲート駆動回路と前記ＧＮＤ基準ゲート駆動回路を前記ＧＮＤ制御回路とそれぞれ異なる半導体基板に形成することが可能となるため、前記浮遊基準ゲート駆動回路とＧＮＤ基準ゲート駆動回路を、前記スイッチングデバイスそれぞれのゲート付近に設置することが可能となり、浮遊基準ゲート駆動回路およびＧＮＤ基準ゲート駆動回路それぞれからスイッチングデバイスのゲートまでの配線距離を短くすることができ、配線の寄生インダクタンスを小さくすることができ、それに起因するスイッチング誤動作などを低減することができる。
【００４５】
また、このような構成によれば、浮遊基準ゲート駆動回路とＧＮＤ基準ゲート駆動回路とＧＮＤ基準制御回路を分離構造とすることができるので、回路の配線設計の自由度が高まり、各回路の位置構成の最適化による装置の小型化を実現することが容易となる。
【００４６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を詳細に説明する。尚、本発明の実施の形態で用いる図面において、従来技術で用いた図面と同一部分は同一符号を付している。
【００４７】
実施の形態１．
先ず、本発明の第一の実施の形態について説明する。図１は、本発明の第一の実施の形態におけるレベルシフト回路の要部を示す概略図である。図１における第１の実施の形態が図１１の従来技術と異なる点は、ＧＮＤ基準回路３と浮遊基準回路４とが異なる基板上に形成されているところである。すなわち、図１において、Ａ基板２ａにはＧＮＤ基準回路３が形成され、Ｂ基板２ｂには浮遊基準回路４が形成されている。
【００４８】
図９に示したレベルアップ回路は、図１においては、Ａ基板２ａのＧＮＤ基準回路３内に形成された高耐圧Ｎch ＭＯＳＦＥＴ５と、Ｂ基板２ｂの浮遊基準回路４内に形成されたレベルシフト抵抗６とによって構成されている。この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６はワイヤボンド等による配線によって電気的に接続されている。尚、Ａ基板２ａのＧＮＤ基準回路３に形成された高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン部分はＨＶＪＴ１０'で囲まれ、ＧＮＤ基準回路３に対して耐圧の保たれた構造となっている。
【００４９】
一方、図１０に示したレベルダウン回路は、図１においては、Ｂ基板２ｂの浮遊基準回路４内に形成された高耐圧Ｐch ＭＯＳＦＥＴ７と、Ａ基板２ａのＧＮＤ基準回路３内に形成されたレベルシフト抵抗８とによって構成されている。この高耐圧Ｐch ＭＯＳＦＥＴ７のドレインとレベルシフト抵抗８はワイヤボンド等の配線により電気的に接続されている。また、浮遊基準回路４は、ＨＶＪＴ９で周囲を囲まれ、Ｂ基板２ｂ自体の電位と電気的に絶縁されている。さらに、浮遊基準回路４内に構成された高耐圧Ｐch ＭＯＳＦＥＴ７のドレイン部分は、ＨＶＪＴ１０を介して、浮遊基準回路４に対して耐圧の保たれた構造となっている。
【００５０】
図２は、図１のレベルシフト回路のＡ―Ａ'断面の構造図である。すなわち、この図は、第１の実施の形態における自己分離構造を用いたレベルダウン回路の具体的な断面構造であり、高耐圧Ｐch ＭＯＳＦＥＴを使用したレベルダウン回路部分の断面構造を示している。図２では、半導体基板のＡ基板２ａにはＧＮＤ基準回路３の領域が形成され、半導体基板のＢ基板２ｂには浮遊基準回路４の領域が形成されている。そして、ＧＮＤ基準回路３の領域にはレベルシフト抵抗８が形成されている。また、浮遊基準回路４の領域は、ドレインＤの部分がＨＶＪＴ１０で囲まれており、さらに、外周がＨＶＪＴ９で囲まれている。そして、浮遊基準回路４のドレインＤ、ソースＳ、ゲートＧからアルミ配線が引き出され、また、ＧＮＤ基準回路３のレベルシフト抵抗８からもワイヤーボンディングなどによって配線が引き出され、それぞれ所定の接続が行われている。
【００５１】
このＨＶＪＴの構造は、Ｐ-基板２１の表面にＮ-領域２２を形成し、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ-/Ｎ-接合における接合部の曲率部分の電界を緩和するために、Ｎ-領域２２の表面にＰ-領域２３を形成した、いわゆるRESURFの原理に基づくDouble RESURF 構造を採用し、Ｐ-/Ｎ-接合の平行平板の接合耐圧近くまで耐圧を向上させるための耐圧構造ＨＶＪＴ９、１０を有している。
【００５２】
すなわち、レベルダウン回路を形成する高耐圧Ｐch ＭＯＳＦＥＴ７は、ＨＶＪＴ９に囲まれた浮遊基準回路４内に形成され、そのドレインＤ部分は更に内部のＨＶＪＴ１０で囲まれている。従って、高耐圧Ｐch ＭＯＳＦＥＴ７のドレインＤ部分は、浮遊基準回路４のＨＶＪＴ９と高耐圧Ｐch ＭＯＳＦＥＴ自身のＨＶＪＴ１０とによって２重の耐圧構造を有している。また、レベルシフト抵抗８は、ＧＮＤ基準回路３と同一の基板２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴのドレインＤから、ワイヤ配線などにより電気的に接続されている。
【００５３】
図３は、本発明の第１の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。尚、同図においては、簡略化のために、外部に接続される図示しないインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１が制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは従来と同じである。また、それぞれの動作も従来技術と同じである。
【００５４】
この実施の形態の特徴は、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されることである。すなわち、制御回路１２はＡ基板２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
さらに、レベルアップ回路１５は、Ａ基板２ａとＢ基板２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板２ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成され、浮遊基準ゲート回路１３と同一のＢ基板２ｂにレベルシフト抵抗６が分離して形成され両者が配線接続されている。
【００５５】
また、レベルダウン回路１６も同様に、制御回路１２と同一のＡ基板２ａと浮遊基準ゲート回路１３と同一のＢ基板２ｂに分けて形成されている。すなわち、レベルダウン回路１６を構成する高耐圧Ｐch ＭＯＳＦＥＴ７が浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂ上に形成され、レベルシフト抵抗８が制御回路１２と同一のＡ基板２ａ上 に形成され、ワイヤ配線で接続されている。
【００５６】
そして、浮遊基準ゲート駆動回路１３を形成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに配置されて、浮遊基準ゲート駆動回路１３と高電位側ＩＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているので、それぞれの配線による寄生インダクタンスを小さくすることができる。
【００５７】
これによって、高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂとの転流時に発生するdv／dtによって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変異電流が流れても、各寄生インダクタンス２０ａ、２０ｂが小さいので、各寄生インダクタンス２０ａ，２０ｂの両瑞に発生するＬ・dｉ(ｔ)／dt の逆起電力を小さく抑えることができる。すなわち、この逆起電力によってＩＧＢＴのゲートにしきい値以上の電圧が印加される虞はなくなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂの何れかが誤点弧して、ＶｃｃとＧＮＤとの間に接続されている１アームのＩＧＢＴ１７ａ、１７ｂが短絡することもなくなる。
【００５８】
実施の形態２．
次に、本発明の第二の実施の形態を説明する。図４は、本発明の第二の実施の形態におけるレベルシフト回路の要部を示す概略図である。すなわち、図４における第二の実施の形態では、ＧＮＤ基準回路３５と浮遊基準回路３４は異なる基板上に形成されている点は、図１に示す第一の実施の形態と同じであるが、浮遊基準回路３４に高耐圧Ｐch ＭＯＳＦＥＴ７が設けられておらず、浮遊基準回路３４を囲むＨＶＪＴが設けられていない点が図１と異なる。
【００５９】
すなわち、Ａ基板３２ａにはＧＮＤ基準回路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４が形成されている。そして、図９に示したレベルアップ回路は、図４においては、Ａ基板３２ａのＧＮＤ基準回路３５内に形成される高耐圧Ｎch ＭＯＳＦＥＴ５と、Ｂ基板３２ｂの浮遊基準回路３４内に形成されるレベルシフト抵抗６とによって構成されている。そして、この高耐圧Ｎch ＭＯＳＦＥＴ５のドレインとレベルシフト抵抗６が配線により電気的に接続されている。
【００６０】
一方、図１０に示したレベルダウン回路は、図４においては、高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８が共に、Ａ基板３２ａのＧＮＤ基準回路３５内に形成されている。そして、この高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートのそれぞれからの配線を介し、Ｂ基板３２ｂ上に形成されている浮遊基準回路３４に電気的に接続されている。第二の実施の形態における構造の場合は、Ｂ基板３２ｂの浮遊基準回路３４内に高耐圧Ｐch ＭＯＳＦＥＴ７を形成していないため、浮遊基準回路３４の基板自体の電位を接地する必要がなくなる。よって、浮遊基準回路３４の周囲をＨＶＪＴで囲む必要がなくなる。従って、浮遊基準回路３４の基板自体の電位を浮遊電位基準とすることが可能となる。このため、耐圧構造部としては、ＧＮＤ基準回路３５内に形成する高耐圧Ｎch ＭＯＳＦＥＴ５のドレインの周囲を囲むＨＶＪＴ１０'、および高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートの周囲のＨＶＪＴ１０のみを形成するだけでよい。
【００６１】
図５は、図４のレベルシフト回路のＡ−Ａ'断面の構造図である。すなわち、この図は、具体的な断面構造として、自己分離構造を用いたレベルダウン回路の例を示しており、高耐圧Ｐch ＭＯＳＦＥＴ７を使用したレベルダウン回路部分の断面構造を表している。尚、図５では、図４のＧＮＤ基準回路３５を形成するＡ基板３２ａのみを表し、Ｂ基板３２ｂ上に形成される浮遊基準回路３４は省略している。また、高耐圧Ｐch ＭＯＳＦＥＴ７のソースおよびゲート部分は、ＨＶＪＴ１０で囲まれており、各ＨＶＪＴの耐圧構造は前述した通りである。
【００６２】
レベルダウン回路を構成する高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８は、ＧＮＤ基準回路３５と同一のＡ基板３２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴ７はＨＶＪＴ１０で囲まれ、そのソースＳとゲートＧの電極は配線を介してＢ基板３２ｂ上に形成された浮遊基準回路３４に電気的に接続されている。また、レベルシフト抵抗８は、一方の端子がＧＮＤに接地され、他方の端子が高耐圧Ｐch ＭＯＳＦＥＴ７のドレインに電気的に接続されている。また、レベルシフト抵抗８とドレインＤは配線によって接続されている。
【００６３】
図６は、本発明の第２の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。尚、同図は、簡略化のため、外部に接続されるインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは、図３の第１の実施の形態と同じである。また、それぞれの動作も従来技術と同じである。
【００６４】
この実施の形態は、第１の実施の形態と同様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されている。すなわち、制御回路１２はＡ基板３２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
【００６５】
さらに、レベルアップ回路１５は、Ａ基板３２ａとＢ基板３２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板３２ａに高耐圧Ｎch ＭＯＳＦＥＴ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板３２ｂにレベルシフト抵抗６が分離して形成され、両者が配線接続されている。一方、レベルダウン回路１６は、高耐圧Ｐch ＭＯＳＦＥＴ７とレベルシフト抵抗８が共に制御回路１２と同一のＡ基板３２ａ上に形成され、高耐圧Ｐch ＭＯＳＦＥＴ７のソースとドレインから、ワイヤ配線等により浮遊基準ゲート駆動回路１３に電気的に接続されている。すなわち、Ａ基板３２ａとＢ基板３２ｂとは、レベルアップ回路１５を構成する高耐圧Ｎch ＭＯＳＦＥＴ５のドレイン配線、およびレベルダウン回路１６を構成する高耐圧Ｐch ＭＯＳＦＥＴ７のソースとゲートの配線を介して接続されている。
【００６６】
第２の実施の形態の場合は、このような構成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に配置することが可能となる。したがって、各ＩＧＢＴ１７ａ、１７ｂのゲートと浮遊基準電位との間の配線によるインダクタンスの影響を小さくすることができる。さらに、耐圧構造を有するＨＶＩＣの構成は、制御回路１２とレベルアップ回路１５とレベルダウン回路１６で構成されるＡ基板３２ａのみでよく、浮遊基準回路３４全体をＨＶＪＴで囲む必要がなくなるので、基板全体の面積を、第１の実施の形態に比べて、さらに縮小化することができる。
【００６７】
本実施の形態によれば、浮遊基準回路のチップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０〜４０％程サイズを縮小することができ、１２００Ｖ耐圧クラスで略３０〜５０％程サイズを縮小することができるので、材料費の低減、歩留りの向上などにより、制御用ＩＣのコストダウンに大きく貢献することができる。
【００６８】
実施の形態３．
本発明の第３の実施の形態について説明する。図１３は、本発明の第３の実施の形態におけるレベルシフト回路の要部を示す概略図である。基本的な構成は、本発明の第１の実施例とほぼ同様である。図１３における第３の実施の形態が図１の第１の実施例と異なるところは、高耐圧ＭＯＳＦＥＴの代わりに高耐圧バイポーラトランジスタを適用しているところである。すなわち、図１３においては、レベルアップ回路として、高耐圧Ｎｃｈ  ＭＯＳＦＥＴの代わりに高耐圧ＮＰＮバイポーラトランジスタを適用し、レベルダウン回路として、高耐圧Ｐｃｈ  ＭＯＳＦＥＴの代わりに高耐圧ＰＮＰバイポーラトランジスタを適用しているところである。
【００６９】
図１９は、レベルアップ回路の具体的な回路図の一例である。すなわち、高耐圧ＮＰＮバイポーラトランジスタのコレクタ側にレベルシフト抵抗を接続した構成となっている。高耐圧ＮＰＮバイポーラトランジスタのベースをエミッタ電極に対して、しきい値以上の正電位にバイアスすると、高耐圧ＮＰＮバイポーラトランジスタがＯＮ状態となり、レベルシフト抵抗に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
【００７０】
ここで、抵抗４２は、ベース電流を制限する抵抗であり、省略しても良い。また、抵抗４３は、高耐圧ＮＰＮバイポーラトランジスタに帰還をかけ定電流性を向上させたり、ベース電流を制限したりするための抵抗であり、省略しても良い。
図２０は、レベルダウン回路の具体的な回路の一例である。すなわち、高耐圧ＰＮＰバイポーラトランジスタのコレクタ側にレベルシフト抵抗を接続した構成となっている。高耐圧ＰＮＰバイポーラトランジスタのベースをエミッタ電極に対して、しきい値以上の負電位にバイアスすると、高耐圧ＰＮＰバイポーラトランジスタがＯＮ状態となり、レベルシフト抵抗に電流が流れて信号電圧が発生し、ＯＵＴ１より信号を出力する。
【００７１】
ここで、抵抗４４は、ベース電流を制限する抵抗であり、省略しても良い。また、抵抗４５は、高耐圧ＰＮＰバイポーラトランジスタに帰還をかけ定電流性を向上させたり、ベース電流を制限したりするための抵抗であり、省略しても良い。
図１３における第３の実施の形態が図１１の従来技術と異なる点は、ＧＮＤ基準回路３と浮遊基準回路４とが異なる基板上に形成されているところである。すなわち、図１３において、Ａ基板２ａにはＧＮＤ基準回路３が形成され、Ｂ基板２ｂには浮遊基準回路４が形成されている。
【００７２】
図１９に示したレベルアップ回路は、図１３においては、Ａ基板２ａのＧＮＤ基準回路３内に形成された高耐圧ＮＰＮバイポーラトランジスタ５と、Ｂ基板２ｂの浮遊基準回路４内に形成されたレベルシフト抵抗６とによって構成されている。この高耐圧ＮＰＮバイポーラトランジスタ５のコレクタとレベルシフト抵抗６はワイヤボンド等による配線によって電気的に接続されている。なお、Ａ基板２ａのＧＮＤ基準回路３に形成された高耐圧ＮＰＮバイポーラトランジスタ５のコレクタ部分は、ＨＶＪＴ１０’で囲まれ、ＧＮＤ基準回路３に対して耐圧の保たれた構造となっている。
【００７３】
一方、図２０に示したレベルダウン回路は、図１３においては、Ｂ基板２ｂの浮遊基準回路４内に形成された高耐圧ＰＮＰバイポーラトランジスタ７と、Ａ基板２ａのＧＮＤ基準回路３内に形成されたレベルシフト抵抗８とによって構成されている。この高耐圧ＰＮＰバイポーラトランジスタ７のコレクタとレベルシフト抵抗８はワイヤボンド等の配線により電気的に接続されている。また、浮遊基準回路４は、ＨＶＪＴ９で周囲を囲まれ、Ｂ基板２ｂ自体の電位と電気的に絶縁されている。さらに、浮遊基準回路４内に構成された高耐圧ＰＮＰバイポーラトランジスタ７のコレクタ部分は、ＨＶＪＴ１０を介して、浮遊基準回路４に対して耐圧の保たれた構造となっている。
【００７４】
図１４は、図１３のレベルシフト回路のＡ−Ａ’断面の構造図である。すなわち、この図は、第３の実施の形態における自己分離構造を用いたレベルダウン回路の具体的な断面構造であり、高耐圧ＰＮＰバイポーラトランジスタを使用したレベルダウン回路部分の断面構造を示している。図１４では、半導体基板のＡ基板２ａにはＧＮＤ基準回路３の領域が形成され、半導体基板のＢ基板２ｂには浮遊基準回路４の領域が形成されている。そして、ＧＮＤ基準回路３の領域にはレベルシフト抵抗８が形成されている。また、浮遊基準回路４の領域には、コレクタＣの部分がＨＶＪＴ１０で囲まれており、さらに、外周がＨＶＪＴ９で囲まれている。そして、浮遊基準回路４のコレクタＣ、エミッタＥ、ベースＢからアルミ配線が引き出され、また、ＧＮＤ基準回路３のレベルシフト抵抗８からもワイヤーボンディングなどによって配線が引き出され、それぞれ所定の接続が行われている。
【００７５】
このＨＶＪＴ構造は、Ｐ-基板２１の表面にＮ-領域２２を形成し、ＰＮ接合の逆バイアスを用いて高耐圧部分を分離し、さらに、Ｐ-／Ｎ-接合における接合部の曲率部分の電界を緩和するために、Ｎ-領域２２の表面にＰ-領域２３を形成した、いわゆるＲＥＳＵＲＦの原理に基づくＤｏｕｂｌｅ  ＲＥＳＵＲＦ構造を採用し、Ｐ-／Ｎ-接合の平行平板の接合耐圧近くまで耐圧を向上させるための耐圧構造ＨＶＪＴ９、１０を有している。
【００７６】
すなわち、レベルダウン回路を形成する高耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ９に囲まれた浮遊基準回路４内に形成され、そのコレクタＣ部分は更に内部のＨＶＪＴ１０で囲まれている。従って、高耐圧ＰＮＰバイポーラトランジスタ７のコレクタＣ部分は、浮遊基準回路４のＨＶＪＴ９と高耐圧ＰＮＰバイポーラトランジスタ自身のＨＶＪＴ１０とによって２重の耐圧構造を有している。また、レベルシフト抵抗８は、ＧＮＤ基準回路３と同一の基板２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタのコレクタＣから、ワイヤ配線などにより電気的に接続されている。
【００７７】
図１５は、本発明の第３の実施の形態におけるＨＶＩＣの内部構造を示すブロック図である。尚、同図においては、簡略化のために、外部に接続される図示しないインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１が制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは従来と同じである。
【００７８】
この実施の形態の特徴は、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されることである。すなわち、制御回路１２はＡ基板２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
さらに、レベルアップ回路１５は、Ａ基板２ａとＢ基板２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板２ａに高耐圧ＮＰＮバイポーラトランジスタ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂにレベルシフト６抵抗が分離して形成され両者が配線接続されている。
【００７９】
また、レベルダウン回路１６も同様に、制御回路１２と同一のＡ基板２ａと浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂに分けて形成されている。すなわち、レベルダウン回路１６を構成する高耐圧ＰＮＰバイポーラトランジスタ７が浮遊基準ゲート駆動回路１３と同一のＢ基板２ｂ上に形成され、レベルシフト抵抗８が制御回路１２と同一のＡ基板２ａ上に形成され、ワイヤ配線で接続されている。
【００８０】
そして、浮遊基準ゲート駆動回路１３を形成するＢ基板２ｂは、高電位側ＩＧＢＴ１７ａの近くに配置されて、浮遊基準ゲート駆動回路１３と高電位側ＩＧＢＴ１７ａの距離を小さくし、ＧＮＤ基準ゲート駆動回路１４を形成するＣ基板２ｃは、低電位側ＩＧＢＴ１７ｂの近くに配置されて、ＧＮＤ基準ゲート駆動回路１４と低電位側ＩＧＢＴ１７ｂの距離を小さくしているので、それぞれの配線による寄生インダクタンスを小さくすることができる。
【００８１】
これによって、高電位側ＩＧＢＴ１７ａと低電位側ＩＧＢＴ１７ｂとの転流時に発生するｄｖ／ｄｔによって、各ＩＧＢＴの寄生容量１８ａ、１８ｂに変異電流が流れても、各寄生インダクタンス２０ａ、２０ｂが小さいので、各寄生インダクタンス２０ａ、２０ｂの両端に発生するＬ・ｄｉ（ｔ）／ｄｔの逆起電力を小さく抑えることができる。すなわち、この逆起電力によってＩＧＢＴのゲートにしきい値以上の電圧が印加される虞はなくなり、ＩＧＢＴ１７ａまたはＩＧＢＴ１７ｂの何れかが誤点弧して、ＶｃｃとＧＮＤとの間に接続されている１アームのＩＧＢＴ１７ａ、１７ｂが短絡することもなくなる。
【００８２】
さらに、この実施例の場合、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【００８３】
実施の形態４.
本発明の第４の実施の形態について説明する。図１６は、本発明の第４の実施の形態におけるレベルシフト回路の要部を示す概略図である。基本的な構成は、本発明の第２の実施例とほぼ同じである。図１６における第４の実施の形態が図４における第２の実施例と異なるところは、高耐圧ＭＯＳＦＥＴの代わりに高耐圧バイポーラトランジスタを適用しているところである。すなわち、図１６においては、レベルアップ回路として高耐圧Ｎｃｈ  ＭＯＳＦＥＴの代わりに高耐圧ＮＰＮバイポーラトランジスタを適用し、レベルダウン回路として、高耐圧Ｐｃｈ  ＭＯＳＦＥＴの代わりに高耐圧ＰＮＰバイポーラトランジスタを適用しているところである。
【００８４】
すなわち、Ａ基板３２ａにはＧＮＤ基準回路３５が形成され、Ｂ基板３２ｂには浮遊基準回路３４が形成されている。そして、図１９に示したレベルアップ回路は、図１６においては、Ａ基板３２ａのＧＮＤ基準回路３５内に形成される高耐圧ＮＰＮバイポーラトランジスタ５と、Ｂ基板３２ｂの浮遊基準回路３４内に形成されるレベルシフト抵抗６とによって構成されている。そして、この高耐圧ＮＰＮバイポーラトランジスタ５のコレクタとレベルシフト抵抗６が配線により電気的に接続されている。
【００８５】
一方、図２０に示したレベルダウン回路は、図１６においては、高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８が共に、Ａ基板３２ａのＧＮＤ基準回路３５内に形成されている。そして、この高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースのそれぞれからの配線を介し、Ｂ基板３２ｂ上に形成されている浮遊基準回路３４に電気的に接続されている。第４の実施の形態における構造の場合は、Ｂ基板３２ｂの浮遊基準回路３４内に高耐圧ＰＮＰバイポーラトランジスタ７を形成していないため、浮遊基準回路３４の基板自体の電位を接地する必要がなくなる。よって、浮遊基準回路３４の周囲をＨＶＪＴで囲む必要がなくなる。従って、浮遊基準回路３４の基板自体の電位を浮遊電位基準とすることが可能となる。このため、耐圧構造部としては、ＧＮＤ基準回路３５内に形成する高耐圧ＮＰＮバイポーラトランジスタ５のコレクタの周囲を囲むＨＶＪＴ１０’、および高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースの周囲のＨＶＪＴ１０のみを形成するだけでよい。
【００８６】
図１７は、図１６のレベルシフト回路のＡ−Ａ’断面の構造図である。すなわち、この図は、具体的な断面構造として、自己分離構造を用いたレベルダウン回路の例を示しており、高耐圧ＰＮＰバイポーラトランジスタ７を使用したレベルダウン回路部分の断面構造を表わしている。尚、図１７では、図１６のＧＮＤ基準回路３５を形成するＡ基板３２ａのみを表わし、Ｂ基板３２ｂ上に形成される浮遊基準回路３４は省略している。また、高耐圧ＰＮＰバイポーラトランジスタ７のエミッタおよびベース部分は、ＨＶＪＴ１０で囲まれており、各ＨＶＪＴの耐圧構造は前述した通りである。
【００８７】
レベルダウン回路を構成する高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８は、ＧＮＤ基準回路３５と同一のＡ基板３２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタ７は、ＨＶＪＴ１０で囲まれ、そのエミッタＥとベースＢの電極は配線を介してＢ基板３２ｂ上に形成された浮遊基準回路３４に電気的に接続されている。また、レベルシフト抵抗８は、一方の端子がＧＮＤに接地され、他方の端子が高耐圧ＰＮＰバイポーラトランジスタ７のコレクタに電気的に接続されている。また、レベルシフト抵抗８とコレクタＣは配線によって接続されている。
【００８８】
図１８は、本発明の第４の実施の形態におけるＨＶＩＣの内部構造を示すブロック図である。尚、同図は、簡略化のため、外部に接続されるインバータ回路は１アーム分のみを表示している。同図において、ＨＶＩＣ１１は、制御回路１２と浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４とレベルアップ回路１５とレベルダウン回路１６とによって構成されているところは、 図１５の第３の実施の形態と同じである、また、それぞれの動作も従来技術と同じである。
【００８９】
この実施の形態は、第３の実施の形態と同様に、浮遊基準ゲート駆動回路１３およびＧＮＤ基準ゲート駆動回路１４が制御回路１２と異なる基板上のＩＣとして分離して、それぞれが駆動するＩＧＢＴの近くに配置されている。すなわち、制御回路１２はＡ基板３２ａに形成され、浮遊基準ゲート駆動回路１３はＢ基板３２ｂに形成され、ＧＮＤ基準ゲート駆動回路１４はＣ基板２ｃに形成されている。
【００９０】
さらに、レベルアップ回路１５は、Ａ基板３２ａとＢ基板３２ｂとに分けて形成されている。すなわち、レベルアップ回路１５は、制御回路１２と同一のＡ基板３２ａに高耐圧ＮＰＮバイポーラトランジスタ５が形成され、浮遊基準ゲート駆動回路１３と同一のＢ基板３２ｂにレベルシフト抵抗６が分離して形成され、両者が配線接続されている。一方、レベルダウン回路１６は、高耐圧ＰＮＰバイポーラトランジスタ７とレベルシフト抵抗８が共に制御回路１２と同一のＡ基板３２ａ上に形成され、高耐圧ＰＮＰバイポーラトランジスタ７のベースとエミッタから、ワイヤ配線等によりと浮遊基準ゲート駆動回路１３に電気的に接続されている。すなわち、Ａ基板３２ａとＢ基板３２ｂとは、レベルアップ回路１５を構成する高耐圧ＮＰＮバイポーラトランジスタ５のコレクタ配線、およびレベルダウン回路１６を構成する高耐圧ＰＮＰバイポーラトランジスタ７のエミッタとベースの配線を介して接続されている。
【００９１】
第４の実施の形態の場合は、このような構成によって、浮遊基準ゲート駆動回路１３とＧＮＤ基準ゲート駆動回路１４をＩＧＢＴ１７ａ、１７ｂの近傍に配置することが可能となる。従って、各ＩＧＢＴ１７ａ、１７ｂのゲートと浮遊基準電位との間の配線によるインダクタンスの影響を小さくすることができる。
さらに、耐圧構造を有するＨＶＩＣの構成は、制御回路１２とレベルアップ回路１５とレベルダウン回路１６で構成されるＡ基板３２ａのみでよく、浮遊基準回路３４全体をＨＶＪＴで囲む必要がなくなるので、基板全体の面積を、第１の実施の形態に比べて、さらに縮小化することができる。
【００９２】
本実施の形態によれば、浮遊基準回路のチップサイズの縮小比率は、６００Ｖ耐圧クラスで略２０〜４０％程サイズを縮小することができ、１２００Ｖ耐圧クラスで略３０〜５０％程サイズを縮小することができるので、材料費の低減、歩留りの向上などにより、制御用ＩＣのコストダウンに大きく貢献することができる。
さらに、この実施例の場合、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【００９３】
【発明の効果】
以上説明したように、本発明の半導体装置としての制御用ＩＣによれば、浮遊基準ゲート駆動回路およびＧＮＤ基準ゲート駆動回路をＩＧＢＴの近くに設置することができる。よって各ゲート駆動回路と各ＩＧＢＴとを接続するワイヤ配線は、従来技術に比べて短くすることができ、配線による寄生インダクタンスを小さくすることができる。従って、２個のＩＧＢＴの転流現象に伴って、ＩＧＢＴのコレクターゲート間の寄生容量に変位電流が流れても、この変位電流によって生じる寄生インダクタンスの逆起電力を小さくすることができ、ＩＧＢＴの誤動作を防止することができる。また、本発明の半導体装置によれば、浮遊基準回路の周囲を耐圧構造部（ＨＶＪＴ）で囲む必要がなくなるので、浮遊基準回路のチップサイズを縮小化することができ、製品のコストダウンを図ることができる。
また、本発明の半導体装置によれば、レベルシフタに高耐圧ＭＯＳＦＥＴを使用せず、高耐圧バイポーラトランジスタを使用するため、ゲートのしきい値の変動や、それに伴うチャネルリークなどの長期信頼性の問題を解消出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の要部の概略図である。
【図２】図１のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図３】本発明第１の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図４】本発明の第２の実施の形態におけるレベルシフト回路の要部の概略図である。
【図５】図４のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図６】本発明第２の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図７】モータ制御用インバータの主回路部分の回路構成図である。
【図８】図７で用いられている従来のＨＶＩＣの内部構成を示すブロック図である。
【図９】レベルアップ回路の具体的な回路図の一例である。
【図１０】レベルダウン回路の具体的な回路図の一例である。
【図１１】従来のレベルシフト回路を半導体基板に形成したときの要部概略図である。
【図１２】図１１のレベルシフト回路のＡ−Ａ'断面の構造図である。
【図１３】本発明の第３の実施の形態におけるレベルシフト回路の要部の概略図である。
【図１４】図１３のレベルシフト回路のＡ−Ａ′断面の構造図である。
【図１５】本発明の第３の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図１６】本発明の第４の実施の形態におけるレベルシフト回路の要部の概略図である。
【図１７】図１６のレベルシフト回路のＡ−Ａ′断面の構造図である。
【図１８】本発明の第４の実施の形態におけるＨＶＩＣの内部構成を示すブロック図である。
【図１９】高耐圧ＮＰＮバイポーラトランジスタを用いたレベルアップ回路の具体的な回路図の一例である。
【図２０】高耐圧ＰＮＰバイポーラトランジスタを用いたレベルダウン回路の具体的な回路図の一例である。
【符号の説明】
１  基板
２ａ、３２ａ  Ａ基板
２ｂ、３２ｂ  Ｂ基板
２ｃ  Ｃ基板
３、３３  ＧＮＤ基準回路
４、３４  浮遊基準回路
５  高耐圧Ｎch ＭＯＳＦＥＴ
６、８レベルシフト抵抗
７  高耐圧Ｐch ＭＯＳＦＥＴ
９、１０、１０'  ＨＶＪＴ（高耐圧終端接合構造）
１１  ＨＶＩＣ
１２  制御回路
１３  浮遊基準ゲート駆動回路
１４  ＧＮＤ基準ゲート駆動回路
１５  レベルアップ回路
１６  レベルダウン回路
１７ａ  高電位側ＩＧＢＴ
１７ｂ  低電位側ＩＧＢＴ
１８ａ、１８ｂ  寄生容量
１９ａ  高電位側帰還ダイオード
１９ｂ  低電位側帰還ダイオード
２０ａ  高電位側寄生インダクタンス
２０ｂ  低電位側寄生インダクタンス
２１、３１  Ｐ-基板
２２、３２  Ｎ-領域
２３、３３  Ｐ-領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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