(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に窒化シリコン膜を形成する工程、
（ｂ）前記窒化シリコン膜の主面を有機酸処理する工程、
（ｃ）前記窒化シリコン膜の前記主面上に、化学増幅型レジストを用いて、所定のパターンを有するレジストマスクを形成する工程、
（ｄ）前記レジストマスクを用いて、前記窒化シリコン膜にエッチング処理を施す工程、
を有し、
前記窒化シリコン膜の前記主面に接するように前記化学増幅型レジストを形成し、
前記（ｃ）工程は、
（ｃ−１）前記窒化シリコン膜の前記主面上に、前記化学増幅型レジストを塗布する工程、
（ｃ−２）前記化学増幅型レジストに対して部分的に紫外光を照射する露光工程、
（ｃ−３）前記紫外光が照射された光照射部分の前記化学増幅型レジストを現像液で除去する現像工程、
を有し、
前記（ｂ）工程は、
（ｂ−１）第１有機酸と第１有機溶媒とを混合した第１薬液を、前記窒化シリコン膜の前記主面に供給する工程、
（ｂ−２）前記半導体基板に対して、第１熱処理を施す工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記現像液に含まれる各金属単体の金属含有量は、２ｗｔｐｐｔ以下である、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記紫外光は、ＫｒＦエキシマレーザー光またはＡｒＦエキシマレーザー光である、半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程と前記（ｃ）工程との間に、さらに、
（ｅ）前記窒化シリコン膜の前記主面に対し、ＨＭＤＳ処理を施す工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ−３）第２有機酸と、高分子有機化合物と、第２有機溶媒と、を混合した第２薬液を、前記窒化シリコン膜の前記主面に供給する工程、
（ｂ−４）前記半導体基板に対して、第２熱処理を施す工程、
（ｂ−５）前記高分子有機化合物をシンナーで除去する工程、
を有する、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記（ａ）工程と前記（ｂ）工程との間に、さらに、
（ｆ）前記窒化シリコン膜の前記主面を、ＳＰＭ洗浄、ＡＰＭ洗浄、ＤＦＭ洗浄、ＨＰＭ洗浄、または、純水洗浄する工程、
を有する半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記（ｃ−２）工程と前記（ｃ−３）工程との間に、さらに、
（ｃ−４）前記化学増幅型レジストの前記光照射部分における脱保護反応を進行させるために、前記半導体基板に第３熱処理を施す工程、
を有する半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記エッチング処理は、異方性ドライエッチングである、半導体装置の製造方法。
【請求項９】
メモリセル形成領域にコントロールゲート電極とメモリゲート電極を有する不揮発性メモリセルと、周辺回路形成領域にゲート電極を有するＭＩＳＦＥＴと、を有する半導体装置体装置の製造方法であって、
（ａ）前記メモリセル形成領域と前記周辺回路形成領域を有する半導体基板の上に、第１ポリシリコン膜、前記第１ポリシリコン膜上に、主面を有する第１窒化シリコン膜を形成する工程、
（ｂ）前記周辺回路形成領域を第１レジストマスクで覆った状態で、前記メモリセル形成領域の前記第１窒化シリコン膜と前記第１ポリシリコン膜とをパターニングすることにより、前記メモリセル形成領域に前記コントロールゲート電極を形成する工程、
（ｃ）前記メモリセル形成領域および前記周辺回路形成領域において、前記第１窒化シリコン膜の前記主面を有機酸処理する工程、
（ｄ）前記第１窒化シリコン膜の前記主面上に、化学増幅型レジストを用いて、前記メモリセル形成領域を覆い、前記周辺回路形成領域を露出する第２レジストマスクを形成する工程、
（ｅ）前記第２レジストマスクを用いて、前記周辺回路形成領域の前記第１窒化シリコン膜に第１異方性ドライエッチング処理を施し、前記周辺回路形成領域の前記第１窒化シリコン膜を除去する工程、
（ｆ）前記メモリセル形成領域および前記周辺回路形成領域に、第１酸化シリコン膜、第２窒化シリコン膜、第２酸化シリコン膜、および、第２ポリシリコン膜を順次形成した後、前記第２ポリシリコン膜に第２異方性ドライエッチング処理を施し、前記メモリセル形成領域において、前記コントロールゲート電極の側壁に前記メモリゲート電極を形成し、前記周辺回路形成領域の前記第２ポリシリコン膜を除去する工程、
（ｇ）前記メモリセル形成領域において、前記コントロールゲート電極で覆われていない領域の前記第２酸化シリコン膜および前記第２窒化シリコン膜を除去し、前記周辺回路形成領域において、前記第２酸化シリコン膜および前記第２窒化シリコン膜を除去する工程、
（ｈ）前記メモリセル形成領域を覆う第３レジストマスクを用いて、前記周辺回路形成領域において、前記第１ポリシリコン膜に第３異方性ドライエッチングを施し、前記ゲート電極を形成する工程、
を有し、
前記第１窒化シリコン膜の前記主面に接するように前記化学増幅型レジストを形成し、
前記（ｄ）工程は、
（ｄ−１）前記第１窒化シリコン膜の前記主面上に、前記化学増幅型レジストを塗布する工程、
（ｄ−２）前記化学増幅型レジストに対して部分的に紫外光を照射する露光工程、
（ｄ−３）前記化学増幅型レジストの光照射部分における脱保護反応を進行させるために、前記半導体基板に第１熱処理を施す工程、
（ｄ−４）前記紫外光が照射された前記光照射部分の前記化学増幅型レジストを現像液で除去する現像工程、
を有し、
前記（ｃ）工程は、
（ｃ−１）第１有機酸と第１有機溶媒とを混合した第１薬液を、前記第１窒化シリコン膜の前記主面に供給する工程、
（ｃ−２）前記半導体基板に対して、第２熱処理を施す工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記現像液に含まれる各金属単体の金属含有量は、２ｗｔｐｐｔ以下である、半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ−３）第２有機酸と、高分子有機化合物と、第２有機溶媒と、を混合した第２薬液を、前記第１窒化シリコン膜の前記主面に供給する工程、
（ｃ−４）前記半導体基板に対して、第３熱処理を施す工程、
（ｃ−５）前記高分子有機化合物をシンナーで除去する工程、
を有する、半導体装置の製造方法。
【請求項１２】
（ａ）活性領域と素子分離領域とを有する半導体基板の第１主面上に、第２主面を有する窒化シリコン膜を形成する工程、
（ｂ）前記窒化シリコン膜の前記第２主面を有機酸処理する工程、
（ｃ）前記窒化シリコン膜の前記第２主面上に、化学増幅型レジストを用いて、前記活性領域を覆い、前記素子分離領域を露出するレジストマスクを形成する工程、
（ｄ）前記レジストマスクを用いて、前記窒化シリコン膜に第１ドライエッチング処理を施し、前記素子分離領域の前記窒化シリコン膜を除去する工程、
（ｅ）前記半導体基板に第２ドライエッチング処理を施し、前記素子分離領域において、前記半導体基板の前記第１主面から深さ方向に溝を形成する工程、
（ｆ）前記溝の内部および前記活性領域の前記窒化シリコン膜上に、前記溝が埋まるように絶縁膜を形成する工程、
（ｇ）前記絶縁膜にＣＭＰ処理を施し、前記溝内に選択的に前記絶縁膜を残す工程、
（ｈ）前記活性領域の前記窒化シリコン膜を除去した後、前記活性領域にＭＩＳＦＥＴを形成する工程、
を有し、
前記窒化シリコン膜の前記第２主面に接するように前記化学増幅型レジストを形成し、
前記（ｃ）工程は、
（ｃ−１）前記窒化シリコン膜の前記第２主面上に、前記化学増幅型レジストを塗布する工程、
（ｃ−２）前記化学増幅型レジストに対して部分的に紫外光を照射する露光工程、
（ｃ−３）前記化学増幅型レジストの光照射部分における脱保護反応を進行させるために、前記半導体基板に第１熱処理を施す工程、
（ｃ−４）前記紫外光が照射された前記光照射部分の前記化学増幅型レジストを現像液で除去する現像工程、
を有し、
前記（ｂ）工程は、
（ｂ−１）第１有機酸と第１有機溶媒とを混合した第１薬液を、前記窒化シリコン膜の前記第２主面に供給する工程、
（ｂ−２）前記半導体基板に対して、第２熱処理を施す工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記現像液に含まれる各金属単体の金属含有量は、２ｗｔｐｐｔ以下である、半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ−３）第２有機酸と、高分子有機化合物と、第２有機溶媒と、を混合した第２薬液を、前記窒化シリコン膜の前記第２主面に供給する工程、
（ｂ−４）前記半導体基板に対して、第３熱処理を施す工程、
（ｂ−５）前記高分子有機化合物をシンナーで除去する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、例えば、電気的に書き換え可能な不揮発性メモリを有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特公平２−２７６６０号公報（特許文献１）には、光増幅型レジストに関する技術が記載されている。
【０００３】
また、特開２０１１−２９６６２号公報（特許文献２）には、基板上に、少なくとも第１層間絶縁膜６及び低誘電率膜からなる第２層間絶縁膜４を有し、第２層間絶縁膜上に形成した第１レジストパターン１ａを用いてビアホール９を形成し、アミン成分を含有する有機剥離液で有機剥離処理を行った後、続いて第２層間絶縁膜上に第２レジストパターン１ｂを形成する工程を含む半導体装置の製造方法が開示されている。そして、ウェット処理後、第２レジストパターン下層の第２反射防止膜２ｂを塗布する前に、アニール処理、プラズマ処理、ＵＶ処理又は有機溶媒処理の少なくとも一の処理を行い、露光時にレジスト中で発生する酸の触媒作用を阻害するアミン成分を除去して第２レジストパターン１ｂの解像度の劣化を防止することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平２−２７６６０号公報
【特許文献２】特開２０１１−２９６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等が挙げられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。
【０００７】
このようなＭＯＮＯＳ型トランジスタの一例としてスプリットゲート型不揮発性メモリがある。このスプリットゲート型不揮発性メモリでは、メモリセルを選択する選択トランジスタの側壁に情報を記憶するメモリトランジスタが形成されている。具体的に、メモリセル形成領域には、半導体基板にゲート絶縁膜を介してコントロールゲート電極とキャップ絶縁膜が形成されており、このコントロールゲート電極とキャップ絶縁膜の側壁に電荷蓄積膜を含む積層絶縁膜を介してメモリゲート電極が形成されており、周辺回路形成領域には、ゲート絶縁膜を介してＭＩＳＦＥＴのゲート電極が形成されている。
【０００８】
このスプリットゲート型不揮発性メモリを有する半導体装置の製造方法は、半導体基板上にポリシリコン膜とキャップ絶縁膜の積層膜を堆積し、メモリセル形成領域において、積層膜をパターニングすることで、コントロールゲート電極を形成する。次に、メモリセル形成領域を覆い、周辺回路形成領域を露出するレジストパターンを形成して、周辺回路形成領域のキャップ絶縁膜を除去する。次に、コントロールゲート電極の側壁に、電荷蓄積膜を含む積層絶縁膜およびメモリゲート電極を形成し、その後に、周辺回路形成領域のポリシリコン膜をパターニングして、周辺回路形成領域にＭＩＳＦＥＴのゲート電極を形成する。
【０００９】
メモリセル形成領域を覆い、周辺回路形成領域を露出するレジストパターンは、化学増幅型レジストの塗布、露光、現像等の工程を経て形成するが、周辺回路形成領域において、ポリシリコン膜上に、後述するレジスト残渣、核欠陥および核膨れ欠陥が発生することが認識された。そして、周辺回路形成領域において、ポリシリコン膜のパターニング工程で、核欠陥および核膨れ欠陥の下のポリシリコン膜が残存するため、周辺回路形成領域の複数のＭＩＳＦＥＴのゲート電極間がショートし、半導体装置の信頼性が低下するという課題が認識された。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態の半導体装置の製造方法において、窒化シリコン膜からなるキャップ絶縁膜上にレジストパターンを形成する際に、レジストパターンは、化学増幅型レジストの塗布、露光、現像の工程により形成する。そして、化学増幅型レジストは、窒化シリコン膜からなるキャップ絶縁膜の表面に直接、接するように塗布し、化学増幅型レジストの塗布前に、窒化シリコン膜からなるキャップ絶縁膜の表面に有機酸前処理を施すものである。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】実施の形態１における半導体装置のデバイス構造例について説明する図である。
【図３】実施の形態１における半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】実施の形態１における半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１における半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図３のステップＳ７の詳細な工程を示すプロセスフロー図である。
【図２４】実施の形態１における半導体装置の製造工程中の断面図である。
【図２５】検討例の半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】実施の形態２における半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【図３０】図２９に続く半導体装置の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有し、半導体集積回路装置を構成している。
【００２０】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２１】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２２】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２３】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２４】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２５】
＜半導体装置のデバイス構造＞
図２は、本実施の形態１における半導体装置のデバイス構造例について説明する図である。図２では、メモリ形成領域に形成されている不揮発性メモリのデバイス構造と、周辺回路領域に形成されている高耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のデバイス構造とが図示されている。
【００２６】
本実施の形態１における半導体装置は、図１に示す半導体チップＣＨＰに形成されており、図２のメモリ形成領域に形成されている不揮発性メモリは、例えば、図１に示すＥＥＰＲＯＭ４やフラッシュメモリ５を構成するメモリである。一方、図２の周辺回路形成領域に形成されている高耐圧ＭＩＳＦＥＴは、例えば、図１に示すアナログ回路３やＩ／Ｏ回路６等を構成するＭＩＳＦＥＴや、不揮発性メモリを駆動制御する周辺回路に含まれるＭＩＳＦＥＴである。
【００２７】
なお、本実施の形態１における半導体装置は、不揮発性メモリや高耐圧ＭＩＳＦＥＴの他に、高耐圧ＭＩＳＦＥＴよりも耐圧の低い低耐圧ＭＩＳＦＥＴも形成されているが、低耐圧ＭＩＳＦＥＴの基本的な構造は、高耐圧ＭＩＳＦＥＴの基本的な構造と同等である点や、本実施の形態１における特徴点ではないこと等を考慮して、その説明は省略している。例えば、低耐圧ＭＩＳＦＥＴは、図１に示すＣＰＵ１やＲＡＭ２等を構成するＭＩＳＦＥＴや、不揮発性メモリを駆動制御する周辺回路に含まれるＭＩＳＦＥＴである。
【００２８】
さらに、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴを例に挙げて説明するが、ｐチャネル型ＭＩＳＦＥＴも形成されていてもよい。ｐチャネル型ＭＩＳＦＥＴのデバイス構造は、基本的に、ｎチャネル型ＭＩＳＦＥＴの構成要素（半導体領域等）の導電型を逆にしたデバイス構造である点や、本実施の形態１における特徴点ではないこと等を考慮して、その説明は省略している。
【００２９】
まず、図２において、メモリ形成領域に形成されている不揮発性メモリの構成について説明する。図２に示される不揮発性メモリのデバイス構造は、ドレイン領域ＤＲに対して対称配置された２つのメモリセルが図示されている。ここで、２つのメモリセルもデバイス構造は、同様であるため、例えば、右側に配置されたメモリセルに着目して、不揮発性メモリのデバイス構造を説明する。
【００３０】
図２に示すように、半導体基板１Ｓ上にｐ型ウェルＰＷＬが形成されている。そして、このｐ型ウェルＰＷＬ上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
【００３１】
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧが形成されている。さらに、本実施の形態１におけるメモリセルでは、コントロールゲート電極ＣＧ上に、酸化シリコン膜ＯＸＦ１を介して、キャップ絶縁膜ＣＡＰが形成されている。
【００３２】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、導電膜であるポリシリコン膜から形成されている。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜から形成されている。
【００３３】
上述したコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３４】
次に、メモリセルの記憶部の構成について説明する。ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体の片側の側壁（右側の側壁）には、積層絶縁膜を介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、積層構造体の片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜とポリシリコン膜上に形成されているシリサイド膜ＣＳから形成されている。シリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成され、例えば、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）で構成されているが、これに限らず、コバルトシリサイド膜やニッケルシリサイド膜から構成することもできる。
【００３５】
積層構造体の片側の側壁とメモリゲート電極ＭＧの間に形成された第１部分と、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成された第２部分とを有する積層絶縁膜が形成されている。この積層絶縁膜の第１部分は、コントロールゲート電極ＣＧと接する絶縁膜ＩＦ１と、メモリゲート電極ＭＧと接する絶縁膜ＩＦ２と、絶縁膜ＩＦ１と絶縁膜ＩＦ２とに挟まれる電荷蓄積膜ＥＣＦとから形成されている。また、積層絶縁膜の第２部分は、半導体基板１Ｓ上に形成された絶縁膜ＩＦ１と、メモリゲート電極ＭＧの下層に形成された絶縁膜ＩＦ２と、絶縁膜ＩＦ１と絶縁膜ＩＦ２とに挟まれた電荷蓄積膜ＥＣＦとから形成されている。つまり、積層絶縁膜の第１部分と第２部分とは、ともに、絶縁膜ＩＦ１と絶縁膜ＩＦ２と電荷蓄積膜ＥＣＦとから形成されていることになる。
【００３６】
絶縁膜ＩＦ１は、例えば、酸化シリコン膜や酸窒化シリコン膜等の絶縁膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる絶縁膜ＩＦ１は、トンネル絶縁膜としての機能も有する。例えば、メモリセルの記憶部は、半導体基板１Ｓから絶縁膜ＩＦ１を介して電荷蓄積膜ＥＣＦに電子を注入したり、電荷蓄積膜ＥＣＦに正孔を注入したりして、情報の記憶や消去を行なうため、絶縁膜ＩＦ１はトンネル絶縁膜としても機能する。
【００３７】
そして、この絶縁膜ＩＦ１上に形成されている電荷蓄積膜ＥＣＦは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣＦを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣＦに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３８】
本実施の形態１では、電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、電荷蓄積膜ＥＣＦは、シリコンナノドットから構成してもよい。電荷蓄積膜ＥＣＦとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲させることにより、絶縁膜中に電荷を蓄積するようになっている。
【００３９】
従来、電荷蓄積膜ＥＣＦとしてポリシリコン膜が主に使用されてきた。電荷蓄積膜ＥＣＦとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣＦを取り囲む絶縁膜ＩＦ１あるいは絶縁膜ＩＦ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣＦが導体膜であるため、異常リークにより電荷蓄積膜ＥＣＦに蓄積された電荷がすべて抜けてしまうことが起こる可能性がある。
【００４０】
そこで、電荷蓄積膜ＥＣＦとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣＦを取り巻く絶縁膜ＩＦ１や絶縁膜ＩＦ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣＦの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣＦから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００４１】
このような理由から、電荷蓄積膜ＥＣＦとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣＦとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣＦからの電荷の流出を防止するために設けられている絶縁膜ＩＦ１および絶縁膜ＩＦ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００４２】
また、絶縁膜ＩＦ２は、電荷蓄積膜ＥＣＦとメモリゲート電極ＭＧとの間の絶縁性を確保するための絶縁膜である。この絶縁膜ＩＦ２は、例えば、酸化シリコン膜や酸窒化シリコン膜のような絶縁膜で形成されている。したがって、絶縁膜ＩＦ１と絶縁膜ＩＦ２とは、同種類の膜から構成されていることになる。例えば、絶縁膜ＩＦ１と絶縁膜ＩＦ２とを、ともに、酸化シリコン膜から形成することができる。
【００４３】
次に、積層構造体の側壁のうち、一方の片側（右側）にはメモリゲート電極ＭＧが形成されているが、もう一方の片側（左側）には、絶縁膜ＩＦ１および酸化シリコン膜ＨＡＲＰ１を介して、サイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側（左側）には、積層絶縁膜を介して、積層構造体が形成されており、もう一方の片側（右側）には、酸化シリコン膜ＨＡＲＰ１を介して、サイドウォールＳＷが形成されている。
【００４４】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＮＲ１が形成されている。この深い高濃度不純物拡散領域ＮＲ１もｎ型半導体領域であり、深い高濃度不純物拡散領域ＮＲ１の表面にはシリサイド膜ＣＳが形成されている。一対の浅い低濃度不純物拡散領域ＥＸ１と一対の深い高濃度不純物拡散領域ＮＲ１によって、メモリセルのソース領域ＳＲあるいはドレイン領域ＤＲが形成される。
【００４５】
ソース領域ＳＲとドレイン領域ＤＲとを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲとドレイン領域ＤＲをＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００４６】
ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域ＳＲとドレイン領域ＤＲによって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦおよび絶縁膜ＩＦ２からなる積層絶縁膜と、この積層絶縁膜上に形成されているメモリゲート電極ＭＧと、上述したソース領域ＳＲおよびドレイン領域ＤＲによって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４７】
続いて、メモリセルと接続する配線構造について説明する。図２において、メモリセル上には、メモリセルを覆うように窒化シリコン膜ＳＮＦ３が形成され、この窒化シリコン膜ＳＮＦ３上に酸化シリコン膜（オゾンＴＥＯＳ膜）ＯＸＦ２が形成され、酸化シリコン膜ＯＸＦ２上に酸化シリコン膜（ＴＥＯＳ膜）ＯＸＦ３が形成されている。
【００４８】
なお、本明細書では、窒化シリコン膜ＳＮＦ３と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３とを合わせてコンタクト層間絶縁膜と呼ぶことにする。
【００４９】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してドレイン領域ＤＲを構成するシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。なお、図２では、図示されないが、コンタクト層間絶縁膜には、ソース領域ＳＲを構成するシリサイド膜ＣＳに達するコンタクトホールも形成されている。
【００５０】
コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜ＯＸＦ４とＳｉＯＣ膜ＳＣＦ１からなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝ＤＩＴ１が形成されている。この配線溝ＤＩＴ１を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧと電気的に接続されるようになっている。
【００５１】
続いて、図２を参照しながら、周辺回路形成領域に形成されているＭＩＳＦＥＴの構成について説明する。周辺回路形成領域とは、周辺回路が形成されている領域を示している。具体的に、不揮発性メモリ（不揮発性半導体記憶装置）は、メモリセルがアレイ状（行列状）に形成されたメモリセル形成領域と、このメモリセル形成領域に形成されているメモリセルを制御する周辺回路が形成された周辺回路形成領域から構成されている。そして、この周辺回路形成領域に形成された周辺回路には、メモリセルのコントロールゲート電極ＣＧなどに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路（昇圧回路を含む）などから構成されている。したがって、図２に示す周辺回路形成領域には、例えば、ワードドライバ、センスアンプあるいは制御回路（昇圧回路を含む）などを構成するＭＩＳＦＥＴが図示されている。本実施の形態１では、ＭＩＳＦＥＴのうち、特に、高耐圧ＭＩＳＦＥＴを例に挙げて説明することにする。
【００５２】
図２に示すように、周辺回路形成領域では、半導体基板１Ｓ上にｐ型ウェルＰＷＬが形成されている。ｐ型ウェルＰＷＬは、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００５３】
次に、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極ＧＥは、例えば、ポリシリコン膜とこのポリシリコン膜の表面に形成されたシリサイド膜ＣＳから形成されている。ゲート電極ＧＥを構成するポリシリコン膜には、ゲート電極ＧＥの空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極ＧＥの一部を構成するシリサイド膜ＣＳは、ゲート電極ＧＥの低抵抗化のために形成されている。
【００５４】
ゲート電極ＧＥの両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極ＧＥに整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域ＮＲ２が形成されている。この深い高濃度不純物拡散領域ＮＲ２もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域ＮＲ２の表面には低抵抗化のためのシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりソース領域ＳＲ２が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２によりドレイン領域ＤＲ２が形成される。このようにして、周辺回路形成領域に高耐圧ＭＩＳＦＥＴが形成されている。
【００５５】
なお、周辺回路形成領域には、ｐチャネル型ＭＩＳＦＥＴも形成されており、このｐチャネル型ＭＩＳＦＥＴの構成は、ｎチャネル型ＭＩＳＦＥＴを構成する半導体領域の導電型を逆にしたものである。
【００５６】
続いて、周辺回路形成領域に形成されている高耐圧ＭＩＳＦＥＴと接続する配線構造について説明する。高耐圧ＭＩＳＦＥＴ上には、高耐圧ＭＩＳＦＥＴを覆うように窒化シリコン膜ＳＮＦ３と酸化シリコン膜（オゾンＴＥＯＳ膜）ＯＸＦ２と酸化シリコン膜（ＴＥＯＳ膜）ＯＸＦ３とからなるコンタクト層間絶縁膜が形成されている。
【００５７】
このコンタクト層間絶縁膜には、コンタクト層間絶縁膜を貫通してソース領域ＳＲ２やドレイン領域ＤＲ２を構成するシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、コンタクト層間絶縁膜上には、例えば、酸化シリコン膜ＯＸＦ４とＳｉＯＣ膜ＳＣＦ１とからなる層間絶縁膜が形成されており、この層間絶縁膜に配線溝ＤＩＴ１が形成されている。そして、この配線溝ＤＩＴ１を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜と銅膜の積層膜から形成されており、コンタクト層間絶縁膜に形成されたプラグＰＬＧと電気的に接続されるようになっている。
【００５８】
＜半導体装置の製造方法＞
以上のようにして、本実施の形態１における半導体装置が構成されており、次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。図３および図４は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図５〜図２２は、本実施の形態１における半導体装置の製造工程中の断面図であり、図２に示される半導体装置の製造工程に対応した図となっている。
【００５９】
まず、図５はｐ型ウェルＰＷＬ形成工程を示している（図３のステップＳ３）。まず、ボロン（ホウ素）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する（図３のステップＳ１）。このとき、半導体基板１Ｓは、略円板形状をした半導体ウエハの状態になっている。つまり、半導体ウエハに行列状に配置された複数の半導体装置が作り込まれる。そして、半導体基板１Ｓに素子分離膜ＳＴＩを形成する（図３のステップＳ２）。素子分離膜ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離膜ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。ＳＴＩ法では、以下のようにして素子分離膜ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に絶縁膜（酸化シリコン膜等）を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ絶縁膜（酸化シリコン膜等）を埋め込んだ素子分離膜ＳＴＩを形成することができる。なお、図５では、周辺回路形成領域に素子分離膜ＳＴＩが形成されている。一方、図５に示されるメモリ形成領域には、素子分離膜ＳＴＩが形成されていないように見えるが、実際には、例えば、図２の紙面に垂直な方向には、素子分離膜ＳＴＩが形成されている。
【００６０】
その後、半導体基板１Ｓに不純物を導入することにより、メモリ形成領域にｐ型ウェルＰＷＬを形成し、周辺回路形成領域にｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、例えば、ボロン（ホウ素）などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。なお、実際には、メモリ形成領域に形成されるｐ型ウェルＰＷＬと、周辺回路形成領域に形成されるｐ型ウェルＰＷＬとは、通常、不純物濃度等が異なるが、本明細書では、簡単のため、同じ符号のｐ型ウェルＰＷＬと記載している。
【００６１】
そして、高耐圧ＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板１Ｓのチャネル領域に導電型不純物を導入する。
【００６２】
次に、図６は、ゲート絶縁膜ＧＯＸ、ゲート絶縁膜ＧＯＸ２およびポリシリコン膜ＰＦ１の形成工程（図３のステップＳ４）、酸化シリコン膜ＯＸＦ１およびキャップ絶縁膜ＣＡＰの形成工程（図３のステップＳ５）およびコントロールゲート電極ＣＧの形成工程（図３のステップＳ６）を示している。まず、半導体基板１Ｓの表面を希フッ酸等で洗浄（後述するＤＨＦ洗浄）した後、周辺回路形成領域に形成される高耐圧ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２を半導体基板１Ｓ上に形成する。ゲート絶縁膜ＧＯＸ２は、酸化シリコン膜から形成され、その膜厚は、例えば、１５ｎｍ程度である。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリ形成領域に形成されているゲート絶縁膜ＧＯＸ２を除去する。その後、半導体基板１Ｓのメモリ形成領域にゲート絶縁膜ＧＯＸを形成する。
【００６３】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜等の絶縁膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制し、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。なお、プラズマ窒化法を使用することにより、酸窒化シリコン膜を形成してもよい。この場合、ゲート電極（コントロールゲート電極）とゲート絶縁膜ＧＯＸとの界面に窒素が偏析され、ＮＢＴＩ(Negative Bias Temperature Instability)を向上することができる。
【００６４】
また、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、チャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００６５】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００６６】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用される。酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００６７】
続いて、半導体基板１Ｓの主面の全面にポリシリコン膜（多結晶シリコン膜）ＰＦ１を形成する。そして、メモリ形成領域に形成されているポリシリコン膜ＰＦ１に、イオン注入法を使用することにより、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）を導入する。その後、ポリシリコン膜ＰＦ１上に酸化シリコン膜ＯＸＦ１を形成し、この酸化シリコン膜ＯＸＦ１上にキャップ絶縁膜ＣＡＰを形成する（図３のステップＳ５）。キャップ絶縁膜ＣＡＰは、例えば、窒化シリコン膜から形成することができる。
【００６８】
次に、キャップ絶縁膜ＣＡＰ上にレジスト膜（レジストマスク）ＰＲ１を形成した後、フォトリソグラフィ技術を使用することにより、レジスト膜ＰＲ１をパターニングする。そして、パターニングしたレジスト膜ＰＲ１をマスクにした異方性ドライエッチングにより、メモリ形成領域において、キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸを順次、パターニングする（図３のステップＳ６）。これにより、図６に示すように、メモリ形成領域においては、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体が形成される。一方、周辺回路形成領域の全面に、ゲート絶縁膜ＧＯＸ２とポリシリコン膜ＰＦ１と酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとが残存している。
【００６９】
続いて、パターニングしたレジスト膜ＰＲ１を除去し、メモリセルのメモリトランジスタのしきい値電圧を調整するために、必要に応じて、例えば、イオン注入法により、半導体基板１Ｓのチャネル領域に導電型不純物を導入する。
【００７０】
次に、図７は、周辺回路形成領域のキャップ絶縁膜ＣＡＰと酸化シリコン膜ＯＸＦ１を除去する工程を示している（図３のステップＳ７）。図７に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域を覆い、周辺回路形成領域を露出するパターンを有するレジスト膜（レジストマスク）ＰＲ２を形成する。レジスト膜（レジストマスク）ＰＲ２から露出した周辺回路形成領域のキャップ絶縁膜ＣＡＰと酸化シリコン膜ＯＸＦ１をエッチング除去し、その後に、レジスト膜ＰＲ２を除去する。このステップＳ７については、後程、詳しく説明する。
【００７１】
次に、図８は、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦ、絶縁膜ＩＦ２およびポリシリコン膜ＰＦ２を形成し、さらに、ポリシリコン膜ＰＦ２にエッチバックを施す工程を示している（図３のステップＳ８）。まず、半導体基板１Ｓの全面に、絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に電荷蓄積膜ＥＣＦを形成する。そして、電荷蓄積膜ＥＣＦ上に絶縁膜ＩＦ２を形成し、この絶縁膜ＩＦ２上にポリシリコン膜ＰＦ２を形成する。メモリ形成領域においては、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体の上面および側面に沿って、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦ、絶縁膜ＩＦ２およびポリシリコン膜ＰＦ２が順次形成される。周辺回路形成領域においては、ポリシリコン膜ＰＦ１上に、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦ、絶縁膜ＩＦ２およびポリシリコン膜ＰＦ２が順次形成される。
【００７２】
例えば、絶縁膜ＩＦ１は酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＩＳＳＧ酸化法を使用することができる。この絶縁膜ＩＦ１の膜厚は、４ｎｍ程度である。また、電荷蓄積膜ＥＣＦは、窒化シリコン膜から形成されており、例えば、ＣＶＤ法を使用して形成することができる。この電荷蓄積膜ＥＣＦの膜厚は、１０ｎｍ程度である。さらに、絶縁膜ＩＦ２は、酸化シリコン膜から形成されており、例えば、緻密で良質な膜質の酸化シリコン膜を形成することができるＨＴＯ法に代表される「高温ＣＶＤ法」が使用される。この絶縁膜ＩＦ２の膜厚は、５ｎｍ程度である。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。以上のようにして、緻密で絶縁耐性に優れた良質な膜質の積層絶縁膜（ＯＮＯ膜）を形成することができる。
【００７３】
その後、ポリシリコン膜ＰＦ２に対して、全面エッチバック法（異方性ドライエッチング）を施すことにより、ポリシリコン膜ＰＦ２を除去する。このとき、図８に示すように、メモリ形成領域においては、積層構造体の両側の側壁にだけ、サイドウォール形状のポリシリコン膜ＰＦ２が残存し、周辺回路形成領域においては、絶縁膜ＩＦ２上のポリシリコン膜ＰＦ２は除去され、絶縁膜ＩＦ２が露出する。
【００７４】
続いて、図９は、メモリゲート電極ＭＧ形成工程を示している（図３のステップＳ９）。図９に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域の積層構造体の一方に形成されているポリシリコン膜ＰＦ２を覆うとともに、周辺回路形成領域の全面を覆うように、レジスト膜ＰＲ３を形成する。そして、レジスト膜ＰＲ３をマスクとしたエッチングにより、マスクから露出する積層構造体の他方の形成されているポリシリコン膜ＰＦ２を除去する。
【００７５】
以上のようにして、図９に示すように、メモリ形成領域に形成されている積層構造体の片側の側壁に、積層絶縁膜（ＯＮＯ膜）を介して、サイドウォール形状のメモリゲート電極ＭＧを形成することができる。
【００７６】
次に、図１０は、絶縁膜ＩＦ２および電荷蓄積膜ＥＣＦの除去工程を示している（図３のステップＳ１０）。レジスト膜ＰＲ３を除去した後、メモリ形成領域においては、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ２をエッチングにより除去するとともに、周辺回形成領域においても、絶縁膜ＩＦ２をエッチングにより除去する。その後、メモリ形成領域においては、メモリゲート電極ＭＧから露出する電荷蓄積膜ＥＣＦをエッチングにより除去するとともに、周辺回路形成領域においても、電荷蓄積膜ＥＣＦをエッチングにより除去する。これにより、メモリ形成領域では、メモリゲート電極ＭＧから絶縁膜ＩＦ１が露出するとともに、周辺回路形成領域においても、絶縁膜ＩＦ１が露出する。ここでは、この絶縁膜ＩＦ１をエッチングで除去せずに残存させておく。
【００７７】
次に、図１１は、ポリシリコン膜ＰＦ１に不純物を注入する工程を示している（図３のステップＳ１１）。図１１に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域をレジスト膜ＰＲ４で覆った後、イオン注入法を使用することにより、周辺回路形成領域に形成されているポリシリコン膜ＰＦ１に、リンなどのｎ型不純物を導入する。その後、メモリ形成領域を覆っているレジスト膜ＰＲ４を除去した後、窒素雰囲気中でアニールを実施する。
【００７８】
次に、図１２は、ゲート電極ＧＥの形成工程を示している（図４のステップＳ１２）。半導体基板１Ｓ上に酸化シリコン膜ＨＡＲＰ１を形成し、この酸化シリコン膜ＨＡＲＰ１上に窒化シリコン膜ＳＮＦ１を形成する。すなわち、本実施の形態１では、メモリゲート電極ＭＧから露出する絶縁膜ＩＦ１上と、露出する電荷蓄積膜ＥＣＦの端面と、露出する絶縁膜ＩＦ２の端面と、メモリゲート電極ＭＧ上とにわたって、保護絶縁膜となる酸化シリコン膜ＨＡＲＰ１を形成する。この酸化シリコン膜ＨＡＲＰ１は、例えば、「低温ＣＶＤ法」を使用することにより形成され、窒化シリコン膜ＳＮＦ１は、例えば、ＣＶＤ法を使用することにより形成される。
【００７９】
次に、フォトリソグラフィ技術を使用することにより、パターニングしたレジスト膜（レジストマスク）を形成する。このパターニングしたレジスト膜をマスクにした異方性ドライエッチングにより、窒化シリコン膜ＳＮＦ１、酸化シリコン膜ＨＡＲＰ１、絶縁膜ＩＦ１およびポリシリコン膜ＰＦ２を加工し、周辺回路形成領域にゲート電極ＧＥを形成（パターニング）する。このとき、メモリ形成領域は、レジスト膜で覆われているため、エッチングの影響を受けることはない。
【００８０】
次に、図１３は、低濃度不純物拡散領域ＥＸ２の形成工程を示している（図４のステップＳ１３）。図１３に示すように、フォトリソグラフィ技術を使用することにより、メモリ形成領域を覆うレジスト膜ＰＲ５を形成した後、このレジスト膜ＰＲ５をマスクにしたイオン注入法により、周辺回路形成領域において、ゲート電極ＧＥに整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。浅い低濃度不純物拡散領域ＥＸ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【００８１】
次に、図１４は、オフセットスペーサＯＳの形成工程を示している（図４のステップＳ１４）。周辺回路形成領域に形成されているゲート電極ＧＥの両側の側壁にオフセットスペーサＯＳを形成した後、メモリ形成領域および周辺回路形成領域に形成されている窒化シリコン膜ＳＮＦ１を除去する。そして、窒素雰囲気中でアニールを実施する。
【００８２】
次に、図１５は、低濃度不純物拡散領域ＥＸ１の形成工程を示している（図４のステップＳ１５）。示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。
【００８３】
次に、図１６は、サイドウォールＳＷ形成工程を示している（図４のステップＳ１６）。半導体基板１Ｓ上に酸化シリコン膜を形成し、この酸化シリコン膜上に窒化シリコン膜を形成する。酸化シリコン膜や窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜および窒化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル形成領域においては、コントロールゲート電極ＣＧ（積層構造体）の側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。また、周辺回路形成領域においては、ゲート電極ＧＥの両側の側壁にサイドウォールＳＷが形成される。
【００８４】
次に、図１７は、高濃度不純物拡散領域ＮＲ１、ＮＲ２の形成工程を示している（図４のステップＳ１７）。フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ１を形成する。深い高濃度不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域ＳＲあるいはドレイン領域ＤＲが形成される。このようにソース領域ＳＲとドレイン領域ＤＲを浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＮＲ１で形成することにより、ソース領域ＳＲおよびドレイン領域ＤＲをＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００８５】
一方、周辺回路形成領域においても、サイドウォールＳＷに整合した深い高濃度不純物拡散領域ＮＲ２を形成する。深い高濃度不純物拡散領域ＮＲ２は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２によって、高耐圧ＭＩＳＦＥＴのソース領域ＳＲ２あるいはドレイン領域ＤＲ２が形成される。このようにソース領域ＳＲ２とドレイン領域ＤＲ２を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域ＮＲ２で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００８６】
次に、図１８は、窒化シリコン膜ＳＮＦ２形成工程を示している（図４のステップＳ１８）。まず、半導体基板１Ｓ上に酸化シリコン膜ＨＡＲＰ２を形成し、この酸化シリコン膜ＨＡＲＰ２上に窒化シリコン膜ＳＮＦ２を形成する。この窒化シリコン膜ＳＮＦ２は、「Stress Memorization Technique膜（ＳＭＴ膜）」として機能する膜である。その後、フォトリソグラフィ技術を使用することにより、周辺回路形成領域をレジスト膜ＰＲ６で覆った後、メモリ形成領域に形成されている窒化シリコン膜ＳＮＦ２をエッチングで除去する。この際、窒化シリコン膜ＳＮＦ２の下層に形成されている酸化シリコン膜ＨＡＲＰ２は、エッチングストッパ膜として機能する。そして、レジスト膜ＰＲ６を除去した後、アニールを実施する。
【００８７】
次に、図１９は、窒化シリコン膜ＳＮＦ２除去工程を示している（図４のステップＳ１９）。周辺回路形成領域に形成されている窒化シリコン膜ＳＮＦ２をエッチングで除去した後、メモリ形成領域および周辺回路形成領域に形成されている酸化シリコン膜ＨＡＲＰ２をエッチングで除去する。
【００８８】
次に、図２０は、シリサイド膜ＣＳの形成工程を示している（図４のステップＳ２０）。半導体基板１Ｓ上にニッケルプラチナ膜（ＮｉＰｔ膜）を形成した後、熱処理を施すことにより、メモリ形成領域においては、メモリゲート電極ＭＧを構成するポリシリコン膜とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜（ＮｉＰｔＳｉ膜）からなるシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧは、ポリシリコン膜とシリサイド膜ＣＳの積層構造となる。同様に、深い高濃度不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してシリサイド膜ＣＳが形成される。
【００８９】
同様に、周辺回路形成領域においても、ゲート電極ＧＥを構成するポリシリコン膜の表面にニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。これにより、ゲート電極ＧＥはポリシリコン膜とシリサイド膜ＣＳから構成されることになる。また、深い高濃度不純物拡散領域ＮＲ２の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。
【００９０】
なお、本実施の形態１では、ニッケルプラチナシリサイド膜を形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えて、コバルトシリサイド膜やニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成してもよい。
【００９１】
以上のようにして、半導体基板１Ｓのメモリ形成領域に不揮発性メモリを構成するメモリセルを形成し、周辺回路形成領域に高耐圧ＭＩＳＦＥＴを形成することができる。
【００９２】
次に、配線工程について説明する。図２１は、コンタクト層間絶縁膜の形成工程を示している（図４のステップＳ２１）。図２１に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮＦ３を形成し、この窒化シリコン膜ＳＮＦ３上に酸化シリコン膜ＯＸＦ２を形成し、この酸化シリコン膜ＯＸＦ２上に酸化シリコン膜ＯＸＦ３を形成する。その後、コンタクト層間絶縁膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。そして、酸化シリコン膜ＯＸＦ３の一部をエッチバックした後、酸化シリコン膜ＯＸＦ３上に窒化シリコン膜ＳＮＦ４を形成する。これにより、窒化シリコン膜ＳＮＦ３と酸化シリコン膜ＯＸＦ２と酸化シリコン膜ＯＸＦ３と窒化シリコン膜ＳＮＦ４からなるコンタクト層間絶縁膜を形成することができる。
【００９３】
次に、図２２は、プラグＰＬＧ形成工程を示している（図４のステップＳ２２）。フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜にコンタクトホールＣＮＴを形成する。その後、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００９４】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去する。なお、窒化シリコン膜ＳＮＦ４は、このＣＭＰ工程で同時に除去される。そして、水素雰囲気中でアニールを実施することにより、プラグＰＬＧを形成することができる。
【００９５】
次に、図２に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜上に、酸化シリコン膜ＯＸＦ４と酸化シリコン膜ＯＸＦ４上に形成されたＳｉＯＣ膜ＳＣＦ１からなる層間絶縁膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜に配線溝ＤＩＴ１を形成する。その後、配線溝ＤＩＴ１内を含む層間絶縁膜上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、配線溝ＤＩＴ１を形成した層間絶縁膜上に銅膜を形成する。その後、配線溝ＤＩＴ１の内部以外の層間絶縁膜上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜に形成された配線溝ＤＩＴ１内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【００９６】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、層間絶縁膜およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【００９７】
次に、本実施の形態１の特徴である図３のステップＳ７について、更に、詳しく説明する。図２３は、ステップＳ７の詳細な工程を示すプロセスフロー図である。
【００９８】
図６を用いて説明したように、パターニングしたレジスト膜ＰＲ１をマスクにしたエッチングにより、メモリ形成領域において、キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸを順次、パターニングした。そして、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体を形成した。つまり、コントロールゲート電極ＣＧを形成した（図３のステップＳ６）。そして、パターニングされたレジスト膜ＰＲ１を、例えば、酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマによりアッシング（灰化）処理して除去する。
【００９９】
また、加工精度を向上させるために、レジスト膜ＰＲ１とＢＡＲＣ（Bottom Anti-Reflection Coating）などの反射防止膜を併用しても良く、反射防止膜も単層のみでなく多層構造としても良い。その場合、レジスト膜ＰＲ２をマスクに反射防止膜を加工し、レジスト膜ＰＲ２と反射防止膜をマスクとして、キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸを順次、異方性ドライエッチングでパターニングする。ドライエッチング完了後、レジスト膜ＰＲ１および反射防止膜は、酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマのアッシング処理で除去することができる。キャップ絶縁膜ＣＡＰ、酸化シリコン膜ＯＸＦ１、ポリシリコン膜ＰＦ１およびゲート絶縁膜ＧＯＸのドライエッチング完了後に、同一装置で、レジスト膜ＰＲ１および反射防止膜を除去できるので、スループットを向上できる。
【０１００】
ここで、レジスト膜ＰＲ２または反射防止膜の除去に、酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマのアッシング処理を用いることが出来るのは、レジスト膜ＰＲ２または反射防止膜が接触する被加工膜の最上層が窒化シリコン膜からなるキャップ絶縁膜ＣＡＰであるためである。酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマのアッシング処理の際に、窒化シリコン膜は、レジスト膜ＰＲ２または反射防止膜に対してエッチング選択比が大きいからである。また、メモリセル形成領域においては、キャップ絶縁膜ＣＡＰの表面が、酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマのダメージを受けたとしてもメモリセルの電気的特性に影響を及ぼさない。さらに、周辺回路形成領域においては、後の工程で除去されるため、酸素（Ｏ２）プラズマまたはオゾン（Ｏ３）プラズマのダメージを受けたとしても何ら問題が発生しないためである。
【０１０１】
次に、洗浄処理（図２３のステップＳ３１）を実施し、半導体基板１Ｓの表面を清浄化する。洗浄処理として、例えば、硫酸過水により有機物を除去するＳＰＭ（Sulfuric-acid Peroxide Mixture）洗浄、アンモニア過水により有機物やパーティクルを除去するＡＰＭ（Ammonium Hydrogen-Peroxide Mixture）洗浄および希フッ酸により酸化膜を除去するＤＨＦ（Diluted Hydrofluoric acid）洗浄を実施する。洗浄処理には、上記の他に、塩酸過水により金属を除去するＨＰＭ（Hydrochloric acid Peroxide Mixture）洗浄、および、純水によりパーティクル（ゴミ）や汚れを除去する純水洗浄なども含まれる。この洗浄処理は、半導体装置の製造工程において一般的に使用されている、有機物、パーティクル、または、金属不純物などの除去を目的としたものである。
【０１０２】
次に、レジスト膜ＰＲ１が除去されて、半導体ウエハ（半導体基板１Ｓ）の主面上で露出したキャップ絶縁膜ＣＡＰの表面に対して、有機酸前処理（図２３のステップＳ３２）を実施する。半導体ウエハ表面に、有機酸と有機溶媒を混合した薬液Ａを供給して、薬液Ａを半導体ウエハ主面に広げた後、半導体ウエハに熱処理を施す。この有機酸前処理により、後述するレジスト残渣（現像残渣）の発生を防止することができる。ここで、有機酸には、モノカルボン酸、スルホン酸及びポリカルボン酸の群から少なくともいずれか一種を使用する。モノカルボン酸は、ギ酸、酢酸、プロピオン酸、酪酸、イソ酪酸、吉草酸、イソ吉草酸、カプロン酸、カプリル酸、モノクロロ酢酸、ジクロロ酢酸、トリクロロ酢酸、モノフルオロ酢酸、ジフルオロ酢酸、トリフルオロ酢酸、α−クロロ酪酸、β−クロロ酪酸、γ−クロロ酪酸、乳酸、グリコール酸、グリセリン酸、ピルビン酸、グリオキサル酸、メタクリル酸及びアクリル酸からなる群より選ばれる少なくとも１種である。そして、スルホン酸は、トリフルオロメタンスルホン酸、メタンスルホン酸、ベンゼンスルホン酸及びトルエンスルホン酸からなる群より選ばれる少なくとも１種であり、ポリカルボン酸は、マロン酸、グルタル酸、マレイン酸、フマル酸、シュウ酸、コハク酸、アジピン酸、リンゴ酸、酒石酸及びクエン酸からなる群より選ばれる少なくとも１種である。有機溶媒は、シクロヘキサノン、ＰＧＭＥＡ（Propyleneglycol monomethyl ether acetate）、ＰＧＭＥ（Propyleneglycol monomethyl ether）、乳酸エチル（Ethyl lactate）、または、２−ヘプタノン（２−Heptanone）などを用いることが出来る。本実施の形態１では、トルエンスルホン酸を５ｗｔ％の濃度でシクロヘキサンに溶解した薬液Ａを用いた。
【０１０３】
有機酸前処理における熱処理ＨＴ１は、例えば、温度Ｔ１を１１０℃、時間ｔ１を６０秒以上とする。この熱処理により、窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ表面に存在したアンモニア・アミン類や膜を構成している孤立電子対を持つ窒素原子が有機酸と反応することにより、後述する、レジスト膜ＰＲ２中の酸の失活を防止することができ、現像残渣の発生を防止することができる。
【０１０４】
次に、半導体ウエハ（半導体基板１Ｓ）の主面に、レジスト膜ＰＲ２との密着性を向上させるために疎水化表面処理（ＨＭＤＳ処理と呼ばれている）を施す（図２３のステップＳ３３）。具体的には、半導体ウエハをＨＭＤＳ（ヘキサメチルジシラザン）蒸気に曝し、半導体ウエハの主面に形成されている窒化シリコン膜の水酸基を炭化水素基に置換して疎水性を向上させるものであり、何らかの膜を堆積させるものではない。
【０１０５】
次に、半導体ウエハ（半導体基板１Ｓ）の主面に、レジスト膜ＰＲ２ａを塗布する（図２３のステップＳ３４）。このレジスト膜ＰＲ２ａは、ポジ型の化学増幅型レジストであり、例えば、特公平２−２７６６０号公報に記載のように、ＫｒＦレーザー光に対する透明性の高いポリヒドロキシスチレンの水酸基をｔ−ｂｏｃ（ｔｅｒｔ−ブトキシカルボニルオキシ）基のような酸解離性のアルカリ溶解抑制基により置換した基材樹脂と酸発生剤を主成分とした２成分系のレジストが根幹となっており、ＰＧＭＥＡ等の有機溶媒中に溶解されている。化学増幅レジストは、窒化シリコン膜からなるキャップ絶縁膜ＣＡＰに接するように塗布する。
【０１０６】
次に、塗布したレジスト膜ＰＲ２ａに露光前熱処理ＨＴ２を施す（図２３のステップＳ３５）。露光前熱処理ＨＴ２は、有機溶媒を気化させるために、例えば、温度Ｔ２を９０℃、時間ｔ２を６０秒で実施する。
【０１０７】
次に、露光工程を実施する（図２３のステップＳ３６）。図２４は、本実施の形態１における半導体装置の製造工程中の断面図であり、具体的には、露光工程の断面図である。図２４に示すように、露光工程では、ＫｒＦエキシマレーザーによる紫外光を用いて、フォトマスクＭＳＫのマスクパターンをレジスト膜ＰＲ２ａに転写する。フォトマスク（レチクル）ＭＳＫは、メモリセル形成領域を覆い、周辺回路形成領域を露出するマスクパターンを有しており、周辺回路領域のレジスト膜ＰＲ２ａが露光される。ＫｒＦエキシマレーザーに代えて、ＡｒＦエキシマレーザーを用いても良い。なお、図２４に示すように、レジスト膜ＰＲ２ａは、キャップ絶縁膜ＣＡＰ上に、キャップ絶縁膜ＣＡＰに接触して形成されている。つまり、キャップ絶縁膜ＣＡＰとレジスト膜ＰＲ２ａとの間には、反射防止膜等は介在していない。
【０１０８】
次に、半導体ウエハに、露光後熱処理ＨＴ３を施す（図２３のステップＳ３７）。露光後熱処理ＨＴ３は、例えば、温度Ｔ３を１１０℃、時間ｔ３を６０秒で実施する。前述の露光工程で、紫外光が照射された照射領域では、レジスト膜ＰＲ２ａ内に含まれる酸発生剤から酸が発生する。さらに、露光後熱処理ＨＴ３を施すことにより、照射領域のレジスト膜ＰＲ２ａでは、脱保護反応が進行している。つまり、露光領域で発生した酸が、基材樹脂の酸解離性のアルカリ溶解抑制基に作用して分解させ、レジスト膜ＰＲ２ａをアルカリ現像液に溶解可能な分子構造に変化させている。
【０１０９】
次に、半導体ウエハに現像処理を施す現像工程を実施する（図２３のステップＳ３８）。現像液としては、アルカリ性の水酸化テトラメチルアンモニウム液（以下、ＴＭＡＨ（Tetramethylammonium hydroxide）液と呼ぶ）等を使用する。現像処理では、アルカリ現像液であるＴＭＡＨ液により、露光領域のレジスト膜ＰＲ２ａを除去する。こうして、図７に示すように、メモリ形成領域を覆い、周辺回路形成領域を露出するパターンを有するレジスト膜ＰＲ２が形成される。なお、ＴＭＡＨ液には鉄（Ｆｅ）、クロム（Ｃｒ）等の金属不純物が含まれていることが知られている。本実施の形態１においては、現像液中の金属不純物の含有量を低減させることが重要であり、例えば、各金属単体の金属不純物の含有量を２ｗｔｐｐｔ以下にすることで、単位面積当たりの欠陥数を１桁低減することができた。
【０１１０】
図２３のレジスト塗布工程（ステップＳ３４）から、レジスト膜ＰＲ２ａに対する現像処理（ステップＳ３８）までが、レジスト膜ＰＲ２からなるレジストマスク形成工程である。
【０１１１】
次に、キャップ絶縁膜ＣＡＰを除去する（図２３のステップＳ３９）。レジスト膜ＰＲ２をマスクとして、半導体ウエハに異方性ドライエッチングを施し、周辺回路形成領域のキャップ絶縁膜ＣＡＰを除去する。また、キャップ絶縁膜ＣＡＰに続いて酸化シリコン膜ＯＸＦ１も除去する。
【０１１２】
次に、レジスト膜ＰＲ２を除去して、図８を用いて説明した図３のステップＳ８工程に繋がる。
【０１１３】
＜検討例について＞
次に、本発明者の検討例である半導体装置の製造方法について説明する。図２５から図２７は、検討例の半導体装置の製造工程中の断面図である。
【０１１４】
検討例と図２３のプロセスフロー図には、二つの相違点が有り、その他の部分は共通している。まず、検討例では、有機酸前処理（ステップＳ３２）を実施しないこと、次に、検討例では、現像処理（ステップＳ３８）で金属不純物濃度が９ｗｔｐｐｔの現像液を用いていることである。
【０１１５】
図２５は、図２３のプロセスフロー図における現像処理（ステップＳ３８）が完了した段階での断面図である。図２６は、図３のプロセスフロー図におけるキャップ絶縁膜ＣＡＰと酸化シリコン膜ＯＸＦ１を除去する工程（ステップＳ７）が完了した段階での断面図、そして、図２７は、図３のプロセスフロー図における絶縁膜ＩＦ２および電荷蓄積膜ＥＣＦの除去工程（ステップＳ１０）が完了した段階での断面図である。
【０１１６】
本発明者は、検討例では、図２７に示すように、周辺回路形成領域において、ポリシリコン膜ＰＦ１の上に「核膨れ欠陥」と称す欠陥が形成されており、この核膨れ欠陥が原因で、図４のゲート電極ＧＥ形成工程（ステップＳ１２）が完了した段階で、ゲート電極ＧＥ間ショートが発生するという問題を確認した。本発明者の検討で明らかになった、ゲート電極間ショート、言い換えると、核膨れ欠陥が発生する理由を、以下に説明する。
【０１１７】
まず、図２５に示すように、現像処理（図２３のステップＳ３８）が完了した段階で、周辺回路形成領域において、キャップ絶縁膜ＣＡＰの表面にレジスト残渣が確認された。そして、このレジスト残渣中には、金属原子（例えば、鉄（Ｆｅ）原子）の集合体からなるクラスターが形成されていることが分かった。露光領域では、レジスト膜ＰＲ２ａ中で酸が発生し脱保護反応が進行することで、レジスト膜ＰＲ２ａがアルカリ現像液に対して溶解可能となる。しかし、検討例の場合、レジスト膜ＰＲ２ａが窒化シリコン膜からなるキャップ絶縁膜ＣＡＰ上に直接形成されているため、キャップ絶縁膜ＣＡＰに含まれるアンモニア・アミンまたは膜を構成する孤立電子対を持つ窒素原子の影響で酸が失活し、脱保護反応が不十分となるためにレジスト残渣が発生する。さらに、現像工程においては、レジスト残渣となったレジスト膜ＰＲ２ａの材料である基材樹脂の極性基に現像液中に含まれる金属原子（例えば、鉄（Ｆｅ））がトラップされ、金属原子の集合体からなるクラスターが形成された。そして、クラスターの大きさは、現像液中の金属不純物の含有量に依存することも明確となった。
【０１１８】
次に、図２６は、キャップ絶縁膜ＣＡＰおよび酸化シリコン膜ＯＸＦ１を除去する（図２３のステップＳ３９）工程が完了した状態を示している（図７に対応）。図２６に示すように、周辺回路形成領域には、酸化シリコン膜ＯＸＦ１、キャップ絶縁膜ＣＡＰおよびクラスターからなる欠陥（「核欠陥」と称す）が形成されている。核欠陥とは、クラスターに起因して発生するエッチング残りのことである。本来なら、周辺回路形成領域にはレジスト膜ＰＲ２が残っていないはずであり、図７に示すように、周辺回路形成領域のキャップ絶縁膜ＣＡＰおよび酸化シリコン膜ＯＸＦ１は除去され、ポリシリコン膜ＰＦ１が露出するはずである。しかしながら、前述のとおり、キャップ絶縁膜ＣＡＰの表面にクラスターを含むレジスト残渣が発生していたことで、核欠陥が形成されてしまった。キャップ絶縁膜ＣＡＰのドライエッチング工程で、レジスト残渣自体は除去されてしまうが、金属原子からなるクラスターは、エッチングされずに残るため、酸化シリコン膜ＯＸＦ１、キャップ絶縁膜ＣＡＰおよびクラスターの積層体である核欠陥が残存してしまう。
【０１１９】
このような核欠陥が残存すると、それ自体が異物となって半導体装置の製造工程における歩留りを低下させてしまう。また、この核欠陥の為に、図４のゲート電極ＧＥ形成工程（ステップＳ１２）が完了した段階で、ポリシリコン膜ＰＦ１のエッチング残りが発生し、ゲート電極ＧＥ間ショートが発生してしまうため、歩留りが低下するという課題がある。さらに、周辺回路形成領域に形成される複数のＭＩＳＦＥＴのゲート電極ＧＥ間でショートが発生し、半導体装置の信頼性が低下するという課題もある。
【０１２０】
さらに、不揮発性メモリを内蔵する半導体装置の場合には、上記課題はさらに深刻となる。図２７は、絶縁膜ＩＦ２および電荷蓄積膜ＥＣＦの除去工程（図３のステップＳ１０）が完了した状態を示している（図１０に対応）。図２７に示すように、周辺回路形成領域には、核欠陥の周囲（側壁）に、絶縁膜ＩＦ１、電荷蓄積膜ＥＣＦ、絶縁膜ＩＦ２およびポリシリコン膜ＰＦ２が積層された核膨れ欠陥が残存している。図２６で示した酸化シリコン膜ＯＸＦ１、キャップ絶縁膜ＣＡＰおよびクラスターの積層体からなる核欠陥が、図８のメモリセル形成領域の、ゲート絶縁膜ＧＯＸとコントロールゲート電極ＣＧと酸化シリコン膜ＯＸＦ１とキャップ絶縁膜ＣＡＰとからなる積層構造体に対応しているため、図３のステップＳ８からステップＳ１０の工程を経ることによって、図２７に示すように、周辺回路形成領域にもメモリセルと類似する構造の核膨れ欠陥が形成されるものである。そして、この核膨れ欠陥の為に、図４のゲート電極ＧＥ形成工程（ステップＳ１２）が完了した段階で、ポリシリコン膜ＰＦ１のエッチング残りが発生し、ゲート電極ＧＥ間ショートが発生してしまう。核膨れ欠陥の平面積は、核欠陥の平面積の約１０倍となるため、核欠陥に起因するゲート電極ＧＥ間ショートの発生率が１０倍高くなり、より一層歩留りが低下するという課題がある。また、半導体装置の信頼性が低下するという課題も有る。
【０１２１】
本発明者の見解では、検討例の半導体装置の製造方法において、核膨れ欠陥を防止または低減するためには、レジスト残渣の発生を防止すること、または、および、現像液中の金属不純物の含有量を低減させること、が重要である。
【０１２２】
＜本実施の形態１の主要な特徴とその効果について＞
次に、本実施の形態の主要な特徴と効果について説明する。
【０１２３】
本実施の形態１の半導体装置の製造方法では、窒化シリコン膜上に、窒化シリコン膜に接して、化学増幅型レジストからなるレジストマスクを形成し、レジストマスクを用いて窒化シリコン膜にエッチングを施す際に、化学増幅型レジストからなるレジストマスクを形成する前に、窒化シリコン膜の表面に有機酸前処理を施すものである。
【０１２４】
これにより、窒化シリコン膜の表面に化学増幅型レジストが直接（接触するように）形成されていたとしても、露光領域において、化学増幅型レジスト中の酸が失活して脱保護反応が不十分に終わることを防止または低減できるため、レジスト残渣の発生を防止または低減できる。つまり、有機酸前処理により、露光領域において、化学増幅型レジストの脱保護反応が阻害されることがないので、レジスト残渣の発生を防止または低減できる。
【０１２５】
また、窒化シリコン膜の表面を有機酸で前処理することにより、レジスト残渣の発生を防止または低減できるため、レジスト残渣中に含まれるクラスターによる核欠陥の発生を防止または低減できる。
【０１２６】
また、窒化シリコン膜の表面を有機酸で前処理することにより、レジスト残渣の発生を防止または低減して、レジスト残渣中に含まれるクラスターによる核欠陥の発生を防止または低減できるため、不揮発性メモリを有する半導体装置の製造工程において発生する核膨れ欠陥の発生を防止または低減できる。
【０１２７】
したがって、半導体装置の製造歩留りを向上することが出来る。また、欠陥を防止できるため、半導体装置の信頼性を向上することができる。
【０１２８】
本実施の形態１の半導体装置の製造方法では、窒化シリコン膜上に、窒化シリコン膜に接して、化学増幅型レジストからなるレジストマスクを形成し、レジストマスクを用いて窒化シリコン膜にエッチングを施す際に、化学増幅型レジストからなるレジストマスクを形成する前に、窒化シリコン膜の表面に有機酸前処理を施すものであり、さらに、化学増幅型レジストの現像処理に用いる現像液中の各金属単体の金属含有量を２ｗｔｐｐｔ以下にするものである。
【０１２９】
現像液中の各金属単体の金属含有量を２ｗｔｐｐｔ以下にすることにより、仮に、レジスト残渣が発生したとしても、現像液中の金属含有量が少ないため、レジスト残渣中にトラップされる金属原子数を減少させることができる。レジスト残渣に含まれる金属量を減らすことで、エッチング時にレジスト残渣の下地膜への転写を抑制することができる。
【０１３０】
＜変形例＞
上記実施の形態１における有機酸前処理に関する変形例を以下に説明する。有機酸前処理以外の部分は、上記実施の形態１と同様である。
【０１３１】
実施の形態１では、有機酸と有機溶媒を混合した薬液Ａによる有機酸前処理の例を説明したが、変形例では、薬液Ａにシンナーに溶解する高分子有機化合物を追加して混合した薬液Ｂを使用する。薬液Ｂの有機酸および有機溶媒は、実施の形態１と同様である。更に、薬液Ｂを半導体ウエハ（半導体基板１Ｓ）の主面に広げた後の熱処理も実施の形態１と同様である。
【０１３２】
変形例の高分子有機化合物としては、例えば、ノボラック樹脂を用いることが出来る。
変形例の場合、薬液Ｂの粘度を薬液Ａよりも高くできるため、半導体ウエハの主面に薬液Ｂを塗布膜として均一に塗り広げることが出来、半導体ウエハの面内における有機酸前処理のバラツキを低減することができる。ただし、変形例の場合、熱処理後に高分子有機化合物を酢酸ブチル等のシンナーで溶解除去する必要がある。
【０１３３】
つまり、変形例の場合の有機酸前処理は、有機酸と高分子有機化合物と有機溶媒を混合した薬液Ｂを、窒化シリコン膜の主面に供給した後、半導体ウエハに熱処理施し、その後に、酢酸ブチル等で高分子有機化合物を除去するものである。
【０１３４】
（実施の形態２）
本実施の形態２は、上記実施の形態１の半導体装置の周辺回路形成領域における素子分離膜ＳＴＩの形成工程を示すものである。図２８から図３２は、本実施の形態２の半導体装置の製造工程中の断面図である。図２８から図３２は、実施の形態１における、図３のステップＳ１およびステップＳ２の工程に対応している。例えば、図２８に示すように半導体基板１Ｓには、活性領域ＡＣＴと素子分離領域ＩＳＯが設けられており、素子分離領域ＩＳＯには素子分離膜ＳＴＩが、活性領域ＡＣＴには、例えば、高耐圧ＭＩＳＦＥＴが形成される。
【０１３５】
図２８は、酸化シリコン膜ＯＸＦ５および窒化シリコン膜ＳＮＦ５の形成工程を示している。半導体基板１Ｓの主面上に、膜厚１０〜２０ｎｍ程度の酸化シリコン膜ＯＸＦ５を熱酸化法にて形成する。次に、膜厚１７０〜２００ｎｍ程度の窒化シリコン膜ＳＮＦ５を例えば、プラズマＣＶＤ法で形成する。
【０１３６】
図２９は、レジスト膜（レジストマスク）ＰＲ７の形成工程を示している。窒化シリコン膜ＳＮＦ５の主面上に、窒化シリコン膜ＳＮＦ５の主面に接するようにレジスト膜ＰＲ７を形成する。レジスト膜ＰＲ７は、活性領域ＡＣＴを覆い、素子分離領域ＩＳＯを露出するパターンを有している。このレジスト膜ＰＲ７の形成にあたっては、実施の形態１の図２３のステップＳ３２からステップＳ３８を実施するものであり、その方法は実施の形態１と同様である。化学増幅型レジストは、窒化シリコン膜ＳＮＦ５の主面に直接接するように形成（塗布）する。なお、図２３のステップＳ３２の有機酸前処理に先立って、窒化シリコン膜ＳＮＦ５の主面に洗浄処理を施しても良い。この場合、例えば、純水洗浄が望ましい。また、有機酸前処理として、変形例を適用することも可能である。
【０１３７】
図３０は、窒化シリコン膜ＳＮＦ５のエッチング工程と素子分離溝ＧＶの形成工程を示している。まず、レジストマスクＰＲ７を用いて、窒化シリコン膜ＳＮＦ５に異方性ドライエッチングを施し、窒化シリコン膜ＳＮＦ５をパターニングする。つまり、素子分離領域ＩＳＯの窒化シリコン膜ＳＮＦ５を除去する。次に、活性領域ＡＣＴに残った窒化シリコン膜ＳＮＦ５をマスクとして、素子分離領域ＩＳＯの酸化シリコン膜ＯＸＦ５を除去するとともに、素子分離領域ＩＳＯの半導体基板１Ｓに素子分離溝ＧＶを形成する。
【０１３８】
図３１は、絶縁膜ＯＸＦ６の研磨工程を示している。素子分離溝ＧＶ内に、素子分離溝ＧＶが完全に埋まる膜厚の酸化シリコン膜からなる絶縁膜ＯＸＦ６を形成する。次に、窒化シリコン膜ＳＮＦ５をストッパとして、絶縁膜ＯＸＦ６をＣＭＰ法で研磨し、窒化シリコン膜ＳＮＦ５上の絶縁膜ＯＸＦ６を除去し、素子分離領域ＩＳＯに選択的に絶縁膜ＯＸＦ６を残す。
【０１３９】
図３２は、素子分離膜ＳＴＩの形成工程を示している。活性領域ＡＣＴに設けられている窒化シリコン膜ＳＮＦ５及び酸化シリコン膜ＯＸＦ５をウェットエッチングで除去することにより、素子分離領域ＩＳＯに選択的に素子分離膜ＳＴＩが形成される。
【０１４０】
本実施の形態２によれば、化学増幅型レジストからなるレジストマスクを用いて窒化シリコン膜をパターニングしても、化学増幅型レジストを塗布する前に、窒化シリコン膜ＳＮＦ５の主面に有機酸前処理を施しているので、レジスト残渣、核欠陥を低減することができ、半導体装置の製造工程の歩留りを向上することが出来る。
【０１４１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１４２】
Ｓ３２  有機酸前処理
Ｓ３４  レジスト塗布
Ｓ３６  露光
Ｓ３８  現像
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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