(57)【特許請求の範囲】
【請求項１】
チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、
書き込み対象の前記メモリセルに接続する前記ワード線を選択して書き込み用のゲート電圧を印加するワード線電圧供給手段と、
書き込み対象の前記メモリセルに接続する前記ビット線を選択して書き込み用のドレイン電圧を印加するビット線電圧供給手段と、を備えてなり、
前記ワード線電圧供給手段は、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と異なるゲート電圧を２回目以降に印加可能に構成され、
前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも一方は、前記ゲート電圧と前記ドレイン電圧の両方が前記メモリセルに印加されている印加時間に関し、同じ前記メモリセルに対して１回目に印加する電圧の前記印加時間を２回目に印加する前記印加時間より長く設定可能に構成され、更に、同じ前記メモリセルに対して２回目から３回目以降の所定回目までに印加する電圧の前記印加時間が、徐々に段階的に長くなるように設定され、１回目の前記印加時間と前記所定回目以降の前記印加時間が等しく設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線電圧供給手段は、同じ前記メモリセルに対して２回目以降に印加する前記ゲート電圧を、１回目に印加するゲート電圧に対して徐々に段階的に高くして供給することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ワード線電圧供給手段が２回目以降に印加するゲート電圧の１回前の印加時のゲート電圧からの電圧上昇分が一定値であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
書き込み対象の前記メモリセルの書き込み状態を検証する書き込み検証手段を備え、
前記書き込み検証手段は、前記ゲート電圧の印加が終了する毎に、前記メモリセルの書き込み状態を検証することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも一方は、前記書き込み検証手段によって、閾値電圧が所定の設定値以上となっている書き込み状態と判定された前記メモリセルに対しては、前記電圧の印加を行わないことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記ワード線電圧供給手段は、同じ前記メモリセルに対して、１回目に印加する前記ゲート電圧として２以上の異なる電圧値を選択的に印加することにより、前記各メモリセルに３値以上のデータを記憶可能に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記ワード線電圧供給手段は、１回目に印加する前記ゲート電圧を同じ電圧で断続的に印加することにより１回目の前記印加時間を調整可能に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記ワード線電圧供給手段は、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と同じゲート電圧を２回目に印加可能に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、
書き込み対象の前記メモリセルに接続する前記ワード線を選択して書き込み用のゲート電圧を印加するワード線電圧供給手段と、
書き込み対象の前記メモリセルに接続する前記ビット線を選択して書き込み用のドレイン電圧を印加するビット線電圧供給手段と、を備えてなり、
前記ワード線電圧供給手段は、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と異なるゲート電圧を２回目以降に印加可能に構成され、１回目と２回目に印加される前記ゲート電圧の電圧差と２回目と３回目に印加される前記ゲート電圧の電圧差を異ならせ、且つ、３回目以降の前記ゲート電圧は、印加回数に応じて徐々に段階的に高くして供給し、同じ前記メモリセルに対して２回目に印加する前記ゲート電圧を、１回目に印加する前記ゲート電圧以下にして供給し、更に、同じ前記メモリセルに対して３回目以降に印加する前記ゲート電圧を、その１回前に印加する前記ゲート電圧からの上昇分を徐々に段階的に大きくして供給することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも何れか一方は、前記ゲート電圧と前記ドレイン電圧の両方が前記メモリセルに印加されている印加時間に関し、同じ前記メモリセルに対して１回目に印加する電圧の前記印加時間と２回目以降に印加する前記印加時間を等しく設定していることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
書き込み対象の前記メモリセルの書き込み状態を検証する書き込み検証手段を備え、
前記書き込み検証手段は、前記ゲート電圧の印加が終了する毎に、前記メモリセルの書き込み状態を検証することを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１２】
前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも一方は、前記書き込み検証手段によって、閾値電圧が所定の設定値以上となっている書き込み状態と判定された前記メモリセルに対しては、前記電圧の印加を行わないことを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記ワード線電圧供給手段は、同じ前記メモリセルに対して、１回目に印加する前記ゲート電圧として２以上の異なる電圧値を選択的に印加することにより、前記各メモリセルに３値以上のデータを記憶可能に構成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１４】
前記ワード線電圧供給手段は、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と同じゲート電圧を２回目に印加可能に構成されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域と制御ゲート間に絶縁膜を介して形成されたフローティングゲートを有するメモリセルを行方向及び列方向に夫々複数配列して構成されたメモリセルアレイを備えてなる電気的に消去及び書き込み可能な不揮発性半導体記憶装置に関し、特に、各メモリセルが３値以上のデータを記憶可能な多値不揮発性半導体記憶装置のメモリセルアレイへの書き込み方法に関する。
【背景技術】
【０００２】
従来、この種の不揮発性半導体記憶装置で最も一般的なフラッシュメモリとして、例えば、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ、Ｉｎｔｅｌ  Ｃｏｒｐｏｒａｔｉｏｎの登録商標）型フラッシュメモリがある。
【０００３】
図３は、ＥＴＯＸ型フラッシュメモリのメモリセルを構成するメモリセルトランジスタの模式的な断面図及びその等価回路である。図３に示すように、ソース４５、ドレイン４６間のチャネル領域４１上に、トンネル酸化膜４３を介して電荷蓄積領域となるフローティングゲート４０が形成され、更に、層間絶縁膜４４を介して、制御ゲート４２が形成されている。  
【０００４】
このＥＴＯＸ型のフラッシュメモリセルの動作原理について述べる。メモリセルへの書き込み時は、制御ゲートにＶｐｐ（例えば９Ｖ）を印加し、ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインにＶｄｐ（例えば５Ｖ）の電圧を印加する。これにより、ソース、ドレイン間のチャネル領域では、多くの電流が流れ、ドレイン近傍の電界が高いチャンネルエリア部分で、多くのホットエレクトロンが発生し、フローティングゲートに電子が注入され、メモリセルの閾値電圧が上昇する。尚、書き込み対象でないメモリセルに対しては、ドレインに０Ｖを印加するか、或いは、ドレインをオープンまたはフローティング状態にする。
【０００５】
また、書き込みがなされたメモリセルの消去では、制御ゲートにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば６Ｖ）を印加し、ドレインをオープンまたはフローティング状態にして、ソース近傍でフローティングゲートからトンネル酸化膜を介して電子を引き抜き、メモリセルの閾値電圧を低下させる。当該ソース消去方式では、ソースと半導体基板との間に、ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。このＢＴＢＴ電流の発生と同時に発生するホットホールとホットエレクトロンの内の一部のホットホールがトンネル酸化膜側に引き付けられ、トンネル酸化膜内にトラップされる。このトンネル酸化膜内にホットホールがトラップされる現象が、メモリセルのデータ保持特性を劣化させることが知られている。このＢＴＢＴ消去方法には、また、内蔵の高電圧チャージポンプ回路から比較的大きい消去電流を供給しなければならないという問題がある。そこで、これを改善した消去方法の一つとしてチャネル消去方式がある。このチャネル消去方式では、制御ゲートにＶｎｎ（例えば−９Ｖ）、基板にＶｐｅ（例えば５Ｖ）を印加し、ソースとドレインをオープンまたはフローティング状態にして、フローティングゲートからトンネル酸化膜を介してチャネル領域へ電子を引き抜き、ホットホールのトラッピング及び高消去電流の問題を回避して、閾値電圧を低下させる。
【０００６】
実際のフラッシュメモリでは、メモリセルは単体ではなく、図２に示すように、複数のメモリセルがアレイ状に配列されメモリセルアレイが構成されている。ワード線(ＷＬ０〜ＷＬｎ)には複数（図２ではｎ＋１個）のフラッシュメモリセルの制御ゲートが接続され、ビット線(ＢＬ０〜ＢＬｍ)には複数（図２ではｍ＋１個）のフラッシュメモリセルのドレインが接続される。図２の場合、メモリセルアレイは(ｎ＋１)×(ｍ＋１)個のフラッシュメモリセルから構成される。このように複数のメモリセルからなるメモリセルアレイでは、記憶データに対応する異なる閾値電圧を持つメモリセルが複数混在し得るため、これらの閾値電圧はメモリセルの個数分の分布を有することになる。
【０００７】
これらの従来の不揮発性メモリの閾値電圧状態を図１５に示す。図１５は上述のフラッシュメモリセルが複数配置されたメモリセルアレイに関して各メモリセルの閾値電圧の分布を示したものであり、横軸はメモリセルの閾値電圧、縦軸は横軸で示される閾値電圧を有するメモリセルアレイ内のメモリセルの個数を示している。通常、２値フラッシュメモリでは、メモリセルのフローティングゲートに電子が注入された状態がデータ書き込み状態で、その時のデータをＤａｔａ“０”とする。また、メモリセルのフローティングゲートから電子が引き抜かれた状態がデータ消去状態で、その時のデータをＤａｔａ“１”とする。データ書き込み動作によってメモリセルの閾値電圧が上昇し、図１５に示すように、閾値電圧が所定の電圧値（例えば５Ｖ）以上になると、データ書き込み動作は終了する。データ消去動作によってメモリセルの閾値電圧が低下し、閾値電圧が所定の電圧値（例えば３Ｖ）以下になると、データ消去動作は終了する。フラッシュメモリセルの閾値電圧が、図１５に示す２つの閾値電圧範囲の何れかに属することになれば、１つのフラッシュメモリセルによって２つの状態（記憶状態）を識別できることが分かる。
【０００８】
このようなメモリセルの記憶状態の読み出しは、ドレインにＶｄｒ（例えば１Ｖ）を印加し、制御ゲートにＶｇｒ（例えば５Ｖ）を印加する。例えば、閾値電圧がデータ消去状態で閾値電圧が低い場合、メモリセルに電流が流れ、データ“１”と判定される。一方、閾値電圧がプログラム状態で閾値が高い場合、メモリセルに電流が流れず、データ“０”と判定される。これらの判定は、メインメモリアレイの読み出し対象のメモリセルに流れる電流と、所定の基準電圧値に設定されたリファレンスセルに流れる電流とを検出し、これらの電流値を比較することで実行される。
【０００９】
ＥＴＯＸ型フラッシュメモリの書き込み動作シーケンスにおいて、所望の閾値電圧範囲内に閾値電圧が達したか否か、つまり正常に書き込みがなされたか否かを検証する読み出しステップとして、制御ゲートにＶｇｖ（例えば５Ｖ）ドレインにＶｄｖ（例えば１Ｖ）を印加してデータを読み出し、所定の基準電圧と比較する書き込みベリファイが行われる。
【００１０】
ＥＴＯＸ型フラッシュメモリにおいて、閾値電圧範囲を３領域以上設けることにより１つのメモリセルで１ビット（２値）より大きい多値記憶を実現することができる。図４に、４値フラッシュメモリにおけるメモリセルの閾値電圧分布の一例を模式的に示す。図４に示すように、閾値電圧分布が４領域に区画されて設定され、閾値電圧の低い状態から、２ビットの記憶状態“１１”、“１０”、“０１”、“００”を順番に割り当てる。データ“１１”がデータ消去状態で、他のデータ“１０”、“０１”、“００”はデータ書き込み状態である。
【００１１】
この場合、データ“１０”、“０１”の２つの記憶状態に関しては、両側に他の記憶状態があるため、閾値電圧分布範囲を狭くする必要がある。例えば、データ“１０”、“０１”、“００”の書き込み動作を、対応する閾値電圧が４Ｖ，５Ｖ，６Ｖを夫々超えるように行うとすると、データ“１０”、“０１”の各閾値電圧分布範囲は、夫々、４Ｖ〜４．３５Ｖ、５Ｖ〜５．３５Ｖの範囲に収める必要がある。ここで、閾値電圧分布範囲を狭くすることで、隣接する閾値電圧分布範囲との間の電圧差が広がり、読み出し動作の動作マージンが広がり、且つ、高速動作が可能となる。従って、読み出し動作の安定した高速化を図る場合は、閾値電圧分布範囲はできる限り狭い範囲に調整する必要がある。
【００１２】
多値フラッシュメモリの書き込み方法については、下記の非特許文献１、または、特許文献１に開示されている方法が一般的である。
【００１３】
図１６に、データ“１０”または“０１”を書き込む場合の当該従来の書き込み方法の処理手順を示す。書き込み動作が開始すると、データ“１０”の場合、ゲート電圧Ｖｇを初期値Ｖｇ１（例えば５Ｖ）に設定し、ワード線電圧供給回路からゲート電圧Ｖｇを出力し、ワード線を介してメモリセルの制御ゲートにゲート電圧Ｖｇを印加する。また、ビット線には電圧Ｖｄｐ（例えば５Ｖ）が供給され、メモリセルのドレインに電圧Ｖｄｐの書き込みパルスが印加される。次にベリファイを行い、メモリセルの閾値電圧が４Ｖ以上と判定されたなら、当該メモリセルには書き込みパルスを印加しないようにする。具体的には、同じワード線上の他のメモリセルへ書き込みパルスを印加中に、該当するメモリセルのドレインに接続するビット線をフローティング状態にするか、或いは、０Ｖを印加する。一方、メモリセルの閾値電圧が４Ｖ以上でないと判定された場合は、当該メモリセルには、再度書き込みパルスを印加する。この再書き込み時には、当該メモリセルの制御ゲートに印加されるゲート電圧Ｖｇを、１回目の書き込み時のゲート電圧Ｖｇより電圧ステップΔＶｇ（例えば０．３Ｖ）だけ高くして、Ｖｇ＋ΔＶｇ（＝５．３Ｖ）を新たなゲート電圧Ｖｇとして設定し、ワード線電圧供給回路からそのゲート電圧Ｖｇ（＝５．３Ｖ）を、ワード線を介してメモリセルの制御ゲートに印加する。ビット線には１回目と同じ電圧Ｖｄｐ（例えば５Ｖ）を供給して、メモリセルのドレインに電圧Ｖｄｐ（例えば５Ｖ）の書き込みパルスを印加する。これにより、メモリセルの閾値電圧は上昇する。再度ベリファイが行われ、メモリセルの閾値電圧が４Ｖ以上と判定されたなら、当該メモリセルには書き込みパルスを印加しないようにする。一方、メモリセルの閾値電圧が４Ｖ以上でないと判定された場合は、当該メモリセルの制御ゲートに印加されるゲート電圧Ｖｇを、更に電圧ステップΔＶｇ（例えば０．３Ｖ）だけ高くして、Ｖｇ＋ΔＶｇ（＝５．６Ｖ）として設定し、ワード線電圧供給回路からそのゲート電圧Ｖｇ（＝５．６Ｖ）を、ワード線を介してメモリセルの制御ゲートに印加する。この再書き込みは、同じワード線上の書き込み対象のメモリセルが全て閾値電圧４Ｖ以上となるまで、繰り返される。この場合の、ゲート電圧Ｖｇの変化を図１７に、そして、閾値電圧分布範囲の変化を図１８に示す。１回の再書き込みでの閾値電圧の変化が最大でΔＶｔとした場合、再書き込みの対象となるメモリセルの閾値電圧は４Ｖ以下であるので、図１８に示すように、再書き込みを繰り返すことにより、閾値電圧分布範囲の上限を４Ｖ＋ΔＶｔに維持した状態で、閾値電圧分布範囲の下限を徐々に上昇させることで、閾値電圧分布範囲を最終的にΔＶｔの電圧範囲に収めることができる。ここで、一般的に、１回の再書き込みでの閾値電圧の変化ΔＶｔは、再書き込み時に用いる電圧ステップΔＶｇに略等しいと考えられている。よって、この特性を利用して、電圧ステップΔＶｇを調整することで、閾値電圧分布範囲の一定範囲内に収めるようにしている。例えば、閾値電圧分布幅を０．３５Ｖとする場合には、電圧ステップΔＶｇとして０．３Ｖを用いる。
【００１４】
ところで、上述のように、読み出し動作の高速化を図る（例えば、アクセスタイムが８０ｎｓ以下等のフラッシュメモリを実現する）ためには、書き込み動作においてメモリセルの閾値電圧の分布範囲をできる限り狭い範囲内に制御する必要がある。また、更に低コスト化を狙った８値フラッシュメモリでは、図１９に示す閾値電圧分布のように、メモリセルの閾値電圧分布範囲をより狭い範囲内に制御する必要がある。この場合、従来の書き込み方法を採用すれば、閾値電圧分布範囲を最終的にΔＶｔの電圧範囲に収める場合、ΔＶｔが、再書き込み時に用いるゲート電圧Ｖｇの上昇分ΔＶｇに略等しいと考えられていることから、電圧ステップΔＶｇを小さくして、閾値電圧分布範囲をより狭い範囲内に制御できると考えられる。しかし、本願の発明者等は、従来の書き込み方法を用いて、単純に電圧ステップΔＶｇを小さくした場合、以下の問題が生じることを新たに知見し、本発明に至った。
【００１５】
書き込みパルスの印加毎にゲート電圧Ｖｇを電圧ステップΔＶｇずつ上昇させた場合における、４値フラッシュメモリセルの記憶状態“１０”の閾値電圧分布の変化を、図２０に示す。図２０では、閾値電圧分布の上限値Ｖｔｍａｘと下限値Ｖｔｍｉｎの変化を示しており、該例では約１０００ｍＶの範囲を有している。図２０では、ベリファイにより閾値電圧が４Ｖ以上となったメモリセルを除外せずに継続して再書き込みを行っているので、上限値Ｖｔｍａｘと下限値Ｖｔｍｉｎが平行して上昇している。ここで、１回目の書き込みパルス印加時のゲート電圧Ｖｇは５Ｖで、再書き込み時に用いるゲート電圧Ｖｇの上昇分ΔＶｇは０．０５Ｖである。図２０に示すように、１回目の書き込みパルス印加後で、Ｖｔｍａｘが４Ｖ、Ｖｔｍｉｎが３Ｖとなり、２回目の書き込みパルス印加後で、Ｖｔｍａｘが４．２Ｖ、Ｖｔｍｉｎが３．２Ｖとなり、３回目の書き込みパルス印加後で、Ｖｔｍａｘが４．３５Ｖ、Ｖｔｍｉｎが３．３５Ｖとなっている。即ち、１回目と２回目の書き込み時の閾値電圧の変化ΔＶｔが０．２Ｖ、２回目と３回目の書き込み時の閾値電圧の変化ΔＶｔが０．１５Ｖとなっており、電圧ステップΔＶｇの０．０５Ｖと比較すると閾値電圧の変化が大きいことが分かる。つまり、ゲート電圧Ｖｇの上昇分ΔＶｇを小さくしても、ΔＶｇ分の減少に追従して閾値電圧の変化ΔＶｔは小さくならない。図２０に示すように、書き込みパルス印加後もΔＶｔはΔＶｇより大きく、その結果、従来の書き込み方法によれば、所望の閾値電圧範囲を超えた過書き込みが発生し得る。
【００１６】
次に、電圧ステップΔＶｇが０．０５Ｖ、０．１Ｖ、０．１５Ｖ、０．２Ｖ、０．３Ｖについて、各書き込みパルス間の閾値電圧変化ΔＶｔと電圧ステップΔＶｇの誤差（ΔＶｔ−ΔＶｇ）を、図２１に示す。ここで、誤差（ΔＶｔ−ΔＶｇ）は過書き込みの程度を表している。図２１において、縦軸は誤差（ΔＶｔ−ΔＶｇ）で、横軸は誤差（ΔＶｔ−ΔＶｇ）が測定される２つの連続する書き込みパルスの書き込み回数を示している。図２１に示すように、２回目の書き込みパルス印加後に、電圧ステップΔＶｇが０．０５Ｖで０．１５Ｖの過書き込みが、電圧ステップΔＶｇが０．１Ｖで０．１２Ｖの過書き込みが、発生しており、その程度が、電圧ステップΔＶｇが小さい程大きいことが分かる。また、過書き込みは、書き込み回数が進むにつれて緩和されることも分かる。
【特許文献１】特開平１１−１２４８７９号公報
【非特許文献１】Ｇｉｏｖａｎｎｉ  Ｃａｍｐａｒｄｏ，ｅｔ  ａｌ．“４０−ｍｍ２  ３−Ｖ−Ｏｎｌｙ  ５０−ＭＨｚ  ６４−Ｍｂ  ２−ｂ／Ｃｅｌｌ  ＣＨＥ  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  Ｏｆ  Ｓｏｌｉｄ‐Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  ３５，  Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ  ２０００
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記問題点に鑑み、図２０または図２１に表れている顕著な特性に着目してなされたもので、書き込み動作においてメモリセルの閾値電圧分布範囲を狭い範囲内に制御でき、多値記憶や高速読み出し動作が可能な、不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の不揮発性半導体記憶装置は、基本的構成として、チャネル領域と制御ゲート間に絶縁膜を介してフローティングゲートの形成されたトランジスタを有するメモリセルを行方向及び列方向に夫々複数配列し、同一行の前記メモリセルの前記制御ゲートを相互に接続して共通のワード線とし、同一列の前記メモリセルのドレインを相互に接続して共通のビット線として構成されたメモリセルアレイと、書き込み対象の前記メモリセルに接続する前記ワード線を選択して書き込み用のゲート電圧を印加するワード線電圧供給手段と、書き込み対象の前記メモリセルに接続する前記ビット線を選択して書き込み用のドレイン電圧を印加するビット線電圧供給手段と、を備えている。
【００１９】
更に、上記目的を達成するために、本発明の不揮発性半導体記憶装置は、前記ワード線電圧供給手段が、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と異なるゲート電圧を２回目以降に印加可能に構成され、前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも一方が、同じ前記メモリセルに対して１回目に印加する電圧の印加時間を２回目に印加する印加時間より長く設定可能に構成されている。
【００２０】
かかる構成によって、図２０及び図２１に顕著に現れている１回目と２回目の間の過書き込みを抑制することができる。図２０及び図２１に示すように、書き込み回数が進むにつれて、過書き込み状況が緩和されることと、ゲート電圧を上昇させずに再書き込みした場合は、メモリセルの閾値電圧の上昇が抑制されることを、１回目の電圧印加時間を長くすることで実現して、１回目と２回目の間の過書き込みを抑制している。また、この場合、１回目の印加時間が長いので、２回目以降の書き込みが実質的に後の書き込み回数にずれ込んだ形となっているため、２回目以降の閾値電圧の上昇が抑制されることが期待される。この結果、メモリセルの閾値電圧分布の範囲を狭い範囲内に制御でき、多値の不揮発性半導体記憶装置や高速読み出し動作が可能な不揮発性半導体記憶装置が容易に実現可能となる。
【００２１】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の上記構成に対して、更に、前記ワード線電圧供給手段と前記ビット線電圧供給手段の少なくとも一方が、同じ前記メモリセルに対して２回目から３回目以降の所定回目までに印加する電圧の印加時間が、徐々に段階的に長くなるように設定されていることが好ましい。更に、１回目の前記印加時間と前記所定回目以降の前記印加時間が等しく設定されているのが好ましい。
【００２２】
この場合、１回目の書き込み動作の電圧印加時間を長くする代わりに、２回目の電圧印加時間を１回目に対して短くすることで、過書き込みを抑制する。２回目以降は、図２０及び図２１より、過書き込みの程度が緩和するので、電圧印加時間を徐々に長くして、過書き込みの抑制効果が損なわずに、より早期に書き込み動作を終了させることが可能となる。
【００２３】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、上記基本的構成に加えて、前記ワード線電圧供給手段が、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と異なるゲート電圧を２回目以降に印加可能に構成され、且つ、３回目以降の前記ゲート電圧は、印加回数に応じて徐々に段階的に高くして供給する。
【００２４】
かかる構成によって、図２０及び図２１に顕著に現れている１回目と２回目の間の過書き込みを抑制することができる。つまり、２回目に印加するゲート電圧を抑制して、その抑制した分を３回目以降のゲート電圧に配分することができ、早い回数に顕著に現れる過書き込みを抑制することができる。この結果、メモリセルの閾値電圧分布の範囲を狭い範囲内に制御でき、多値の不揮発性半導体記憶装置や高速読み出し動作が可能な不揮発性半導体記憶装置が容易に実現可能となる。
【００２５】
上記目的を達成するために、本発明の不揮発性半導体記憶装置は、上記基本的構成に加えて、書き込み対象の前記メモリセルの書き込み状態を検証する書き込み検証手段を備え、前記ワード線電圧供給手段が、同じ前記メモリセルに対して１回目に印加する前記ゲート電圧と異なるゲート電圧を２回目以降に印加可能に構成され、且つ、２回目以降の前記ゲート電圧が、印加回数に応じて徐々に段階的に高くして供給し、前記書き込み検証手段は、１回目から所定回数目までの前記ゲート電圧の印加後は、書き込み状態の検証を行わないように設定されている。
【００２６】
かかる構成によって、図２０及び図２１に顕著に現れている１回目と２回目の間の過書き込みを抑制することができる。例えば、従来の書き込み方法で１回目に印加するゲート電圧を所定回数目で印加するとして、１回目から所定回数目までのゲート電圧を、印加回数に応じて徐々に段階的に高くした場合、ゲート電圧自体が低く設定されることから、所定回数目まではベリファイを行わずとも、過書き込みに対する許容度が増加し、早い回数に顕著に現れる過書き込みを抑制することができる。この結果、メモリセルの閾値電圧分布の範囲を狭い範囲内に制御でき、多値の不揮発性半導体記憶装置や高速読み出し動作が可能な不揮発性半導体記憶装置が容易に実現可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明に係る不揮発性半導体記憶装置の好ましい一実施の形態につき、図面に基づいて説明する。図１は、本発明の記憶装置１０の機能的な概略構成を示すブロック構成図である。尚、図１では、複数のアドレス入力信号（図中ＡＤＤ）、複数のデータ入力信号（図中ＤＩ）、複数の制御信号（図中ＣＴＲＬ）等の入力回路、複数のデータ出力信号（図中ＤＯ）等の出力回路、及び、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略してある。図１は、専ら、記憶装置１０のメモリアレイ１１の書き込み動作に関係する回路部分を中心に記載してある。
【００２８】
図１に示すように、本発明の記憶装置１０は、メモリアレイ１１、リファレンスメモリアレイ１２、メモリアレイ１１とリファレンスメモリアレイ１２のワード線にワード線電圧を供給するワード線電圧供給回路１３、メモリアレイ１１とリファレンスメモリアレイ１２のビット線にビット線電圧を供給するビット線電圧供給回路１４、メモリアレイ１１の選択されたビット線から読み出された読み出し電圧と、リファレンスメモリアレイ１２の選択されたビット線から読み出された参照電圧と、を比較してメモリアレイ１１の選択された複数のメモリセルの書き込み状態を検証する複数のセンスアンプで構成されるセンスアンプ・アレイ１５、書き込み工程中に、ワード線電圧として供給される書き込みゲート電圧とビット線電圧として供給される書き込みドレイン電圧を発生する書き込み電圧発生回路１６、ベリファイ工程中に、ワード線電圧として供給されるベリファイゲート電圧とビット線電圧として供給されるベリファイドレイン電圧を発生する読み出し電圧発生回路１７、及び、上記各回路１３〜１７の動作を制御する制御回路１８を備えて構成される。
【００２９】
メモリアレイ１１は、図２に示すように、メモリセル１００を行方向及び列方向に夫々複数配列し、同一行のメモリセル１００の制御ゲートを複数個相互に接続して共通のワード線ＷＬ０〜ＷＬｎとし、同一列のメモリセル１００のドレインを複数個相互に接続して共通のビット線ＢＬ０〜ＢＬｍとし、各メモリセル１００のソースは相互に接続して共通ソース線ＳＬとして構成される。ユーザのデータはメモリアレイ１１に記憶される。メモリセル１００は、図３に示すように、従来のＥＴＯＸ型フラッシュメモリ等のフローティングゲート型のフラッシュメモリセルと同様のトランジスタ構造であり、チャネル領域４１と制御ゲート４２間に絶縁膜４３，４４を介してフローティングゲート４０の形成されたトランジスタで構成され、フローティングゲート４０の電荷量に応じて決定されるトランジスタの閾値電圧のレベルに応じて２以上の書き込み状態を含む３以上の記憶状態を取り得る。
【００３０】
リファレンスメモリアレイ１２も、メモリアレイ１１と同様に、図２に示すようなアレイ状にフラッシュメモリセル１００を配列して構成される。書き込み動作のベリファイ及び通常のアレイ読み出し動作において、センスアンプに対して参照電圧を供給する。メモリアレイ１１と共通のワード線を使用することで、読み出しマージンの劣化を防いでいる。ここで、リファレンスメモリアレイ１２の各列のメモリセル１００には、アレイ読み出し用、書き込みベリファイ用、消去ベリファイ用に特化して、予め所定の閾値電圧に設定（プログラム）されている。
【００３１】
ワード線電圧供給回路１３は、制御回路１８の制御によって、書き込み工程では、書き込み電圧発生回路１６が発生する書き込みゲート電圧を、後述する書き込み手順に従って選択し、アドレス入力信号で選択されたワード線に供給し、ベリファイ工程では、読み出し電圧発生回路１７が発生するベリファイゲート電圧を同じ選択ワード線に供給する。ビット線電圧供給回路１４は、制御回路１８の制御によって、書き込み工程では、書き込み電圧発生回路１６が発生する書き込みドレイン電圧を、アドレス入力信号で選択されたビット線に所定のパルス幅の電圧パルスとして供給し、ベリファイ工程では、読み出し電圧発生回路１７が発生するベリファイドレイン電圧を同じ選択ビット線に供給する。一連の書き込み工程で同じワード線に複数回に亘って書き込みゲート電圧を印加する場合に、制御回路１８の制御によって、２回目以降の所定回数目の印加時のゲート電圧を１回目と同じ電圧とすることも異なる電圧とすることも可能に構成されている。
【００３２】
ベリファイ工程で、読み出し電圧発生回路１７が発生するベリファイゲート電圧とベリファイドレイン電圧が、夫々ワード線電圧供給回路１３とビット線電圧供給回路１４によって、メモリアレイ１１とリファレンスメモリアレイ１２の選択されたメモリセルに印加され、メモリアレイ１１の読み出し電圧とリファレンスメモリアレイ１２の読み出し電圧（参照電圧）がセンスアンプ・アレイ１５の各センスアンプに夫々接続され、各センスアンプの出力が、制御回路１８に出力され、制御回路１８で、ベリファイの判定（次の書き込みがなされたか否かの判定）が行われる、判定結果は、本発明方法の書き込みシーケンスの制御に用いられる。尚、詳細については後述する。一方、通常の読み出し時には、各センスアンプの出力は、出力バッファ回路（図１では、制御回路１８に含まれている。）に接続され、データ出力として外部の出力端子に出力する。
【００３３】
制御回路１８は、外部からの書き込み信号（制御信号入力、または、データ入力信号によるコマンド入力による書き込み指示）を受け、本発明の書き込みシーケンスの制御と、ワード線電圧及びビット線電圧の設定及び印加時間の調整等を行う。また、書き込むデータ、または、ベリファイ結果を基に、書き込みパルス（ビット線電圧）を印加するメモリセルの選択も行う。
【００３４】
本発明は、メモリセルアレイへのデータ書き込み、特に、多値データの書き込みに関するものであり、制御回路１８で制御される。以下、説明の簡単のため、多値レベルが４値の場合を想定して説明する。図４に示すように、メモリセルの記憶状態を、閾値電圧範囲の低い状態から順に４値（２ビット）の記憶状態“１１”（例えば１．０Ｖ以上３．０Ｖ以下の閾値電圧範囲）、“１０”（例えば４．０Ｖ以上４．３５Ｖ以下の閾値電圧範囲）、“０１”（例えば５．０Ｖ以上５．３５Ｖ以下の閾値電圧範囲）、“００”（例えば６．０Ｖ以上の閾値電圧範囲）と対応付けるものとする。
【００３５】
以下、図５及び図６を参照して、本発明の第１の実施例による、メモリセルアレイへの書き込み動作を説明する。メモリセルの閾値電圧が、記憶状態“１０”に対応する閾値電圧範囲になるよう書き込みを行う場合を考える。ここで、メモリセルの初期状態の閾値電
圧は、“１１”に対応するものとする。図５に、書き込み動作において、各メモリセルの制御ゲートに印加するゲート電圧、つまり、ワード線電圧の波形を示す。尚、各メモリセルのドレインに印加するドレイン電圧、つまり、ビット線電圧は一定値Ｖｄｐ（例えば５Ｖ）で、各メモリセルのソース（共通ソース線）は、書き込み及びベリファイ工程中は何れも接地されている。各電圧の初期状態として、例えば、ワード線電圧０Ｖ、ビット線電圧０Ｖ、ソース電圧０Ｖ（ソース電圧は書き込み期間中０Ｖに固定）であるとする。
【００３６】
図５に示すように、１回目の書き込みパルス幅は、２回目以降の通常のパルス幅Ｔｐｆより長いパルス幅Ｔｐ１を用いる。ゲート電圧Ｖｇは１回目の書き込みパルスでは、Ｖｇ１が設定され、２回目以降、電圧ステップΔＶｇずつ段階的に高くなるように設定される。尚、ゲート電圧Ｖｇの設定値は、チップ毎にウェハテスト時にメモリアレイ１１内のメモリセルの特性を検査し、最適値が調査され用いられる。例えば、データ“１０”の書き込みに対して、ゲート電圧Ｖｇは５．０ＶのＶｇ１からスタートする。ここで、通常のパルス幅Ｔｐｆとして２００ｎｓ〜１μｓを想定した場合、ゲート電圧Ｖｇの電圧ステップΔＶｇに０．１Ｖを用いる場合は、１回目の書き込みパルス幅Ｔｐ１はＴｐｆの４倍のパルス幅８００ｎｓ〜４μｓを用いる。電圧ステップΔＶｇが低くなれば、過書き込みがより顕著になるため、１回目の書き込みパルス幅Ｔｐ１は、より長く設定する必要がある。例えば、電圧ステップΔＶｇが０．０５Ｖでは、１回目の書き込みパルス幅Ｔｐ１はＴｐｆの８倍のパルス幅１．６μｓ〜８μｓを用いる。
【００３７】
電圧ステップΔＶｇが０．１Ｖの場合における、各回の書き込みパルス印加後の閾値電圧分布を図７に示す。図７に示すように、１回目から２回目のパルス印加で、閾値電圧のシフト量は、約０．１２Ｖで、従来の書き込み方法では０．２２Ｖ程度となるのに比べて、０．１Ｖ程度改善され、過書き込みがかなり緩和されていることが分かる。尚、図７は、相当数のメモリセルを対象として想定される結果を模式的に示すもので、実際の書き込み動作では、１度に書き込みパルスが印加されるメモリセル数は限られているため、図７のような分布形状にはならないが、当該分布形状内に収まることを意味するものである。
【００３８】
第１の実施例における書き込みシーケンスのフローチャートを図６に示す。書き込みデータの読み込み、及び、書き込み対象メモリセルの現在（書き込み前）の記憶状態の読み出しが実行された結果、データ“１０”の書き込み動作が開始すると、制御回路１８内のカウンタにおいて、１回目の書き込みパルスを印加する準備として、印加回数をカウントする変数ｎを０にセットする（＃１０１）。ｎ＝０時に、１回目の書き込みパルスのゲート電圧ＶｇをＶｇ１、例えば５．０Ｖに設定し（＃１０２）、パルス幅ＴｐをＴｐ１に設定する（＃１０３，＃１０４）。Ｔｐ１は、上述のように、電圧ステップΔＶｇに応じて予め設定されている。この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスが印加されると（＃１０６）、書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行される（＃１０７）。ベリファイ工程では、データ“１０”に対応するリファレンスセルがリファレンスメモリアレイ１２から選択され、リファレンスセルの閾値電圧との比較により、書き込みパルスの印加されたメモリセルの閾値電圧が４Ｖ以上になっているか否かの判定が行われる。書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上である場合は、その書き込みデータに対する書き込み動作が終了する。一方、１つのメモリセルでも、閾値電圧が４Ｖ未満の場合は、閾値電圧が４Ｖ未満のメモリセルだけを選択して（＃１０８）、２回目以降の書き込みパルスの印加が実行される（＃１１０）。閾値電圧が４Ｖ以上のメモリセルに対しては、次回の書き込みパルス印加時に、対応するビット線がフローティング状態となって、ドレイン電圧Ｖｄｐが印加されないように設定する（＃１０８、＃１０９）。そして、制御回路１８内のカウンタにおいて、次（２回目）の書き込みパルスを印加する準備として、変数ｎを１だけインクリメントして、１にセットする（＃１１１）。次に、ステップ＃１０２に戻って、２回目の書き込みパルスのゲート電圧Ｖｇを、ΔＶｇ（例えば０．１Ｖ）だけ高くして５．１Ｖに設定し（＃１０２）、パルス幅ＴｐをＴｐｆに設定し（＃１０３，＃１０５）、この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる２回目の書き込みパルスが印加される（＃１０６）。次に、１回目と同様に、２回目の書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行され（＃１０７）、書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上となるまで、上記書き込みシーケンスが繰り返される。
【００３９】
上記第１の実施例では、図５において、書き込みパルスのパルス幅は、ゲート電圧Ｖｇのパルス幅として規定したが、ドレイン電圧のパルス幅がゲート電圧Ｖｇのパルス幅より短い場合は、書き込みパルスのパルス幅はドレイン電圧のパルス幅で規定される。結局、書き込みパルスの印加は、ゲート電圧Ｖｇとドレイン電圧Ｖｄｐの両方がメモリセルに印加されている状態であるので、両電圧が同時に印加されている期間が書き込みパルスのパルス幅と規定される。
【００４０】
上記第１の実施例の書き込み動作を、データ“０１”の書き込み時に適用する場合は、１回目の書き込みパルス印加時のゲート電圧Ｖｇとして、Ｖｇ１（５．０Ｖ）ではなく、Ｖｇ２（例えば６．０Ｖ）を用いる。この場合も、データ“１０”の場合と同様に閾値電圧分布は０．１２Ｖの範囲内、つまり、５Ｖ〜５．１２Ｖの範囲内に分布することになる。尚、データ“００”の書き込み時に適用する場合は、データ“１０”及び“０１”の場合と異なり、過書き込みの問題は致命的ではなくなるので、必ずしも図６に示す書き込みシーケンスを用いず、１回目のパルス幅を２回目以降のパルス幅と同じにしても構わない。
【００４１】
更に、上記書き込み動作を、例えば８値フラッシュメモリに適用する場合は、７通りの書き込み状態に対応する１回目に印加する各ゲート電圧Ｖｇを調整することで、所定の閾値電圧範囲に調整することが可能となる。
【００４２】
以下、図８及び図９を参照して、本発明の第２の実施例による、メモリセルアレイへの書き込み動作を説明する。第１の実施例では、１回目に印加される書き込みパルスのパルス幅が、２回目以降の通常のパルス幅の４倍（ΔＶｇ＝０．１Ｖの場合）或いは８倍（ΔＶｇ＝０．０５Ｖの場合）と長く、また、書き込み対象の全てのメモリセルに対して、１回目の書き込みパルスは必ず印加されるため、結果的に全てのメモリセルが書き込まれるまでの書き込み時間が長くなる。本第２の実施例では、この書き込み時間の問題点の解消を図る。第１の実施例と同様に、メモリセルの閾値電圧が、記憶状態“１０”に対応する閾値電圧範囲になるよう書き込みを行う場合を考える。
【００４３】
図８に、書き込み動作において、各メモリセルの制御ゲートに印加するゲート電圧、つまり、ワード線電圧の波形を示す。尚、各メモリセルのドレインに印加するドレイン電圧、つまり、ビット線電圧は、書き込み工程中は一定値Ｖｄｐ（例えば５Ｖ）で、各メモリセルのソース（共通ソース線）は、書き込み及びベリファイ工程中は何れも接地されている。各電圧の初期状態として、例えば、ワード線電圧０Ｖ、ビット線電圧０Ｖ、ソース電圧０Ｖであるとする。
【００４４】
図８に示すように、１回目の書き込みパルス幅は、通常のパルス幅Ｔｐｆ、例えば、１μｓを用いる。ゲート電圧Ｖｇは１回目の書き込みパルスでは、Ｖｇ１、例えば５．４Ｖ、が設定され、２回目以降、電圧ステップΔＶｇずつ段階的に高くなるように設定される。また、２回目の書き込みパルス幅は、１回目の書き込みパルス幅Ｔｐｆより短い、例えば、電圧ステップΔＶｇとして０．１Ｖを用いる場合は約４００ｎｓのパルス幅を用いる。３回目以降は、書き込みパルス幅を徐々に段階的に通常のパルス幅Ｔｐｆに戻していく。例えば、３回目の書き込みパルス幅は５００ｎｓ、４回目の書き込みパルス幅は７００ｎｓ、５回目以降の書き込みパルス幅は１μｓとし、５回目で通常のパルス幅Ｔｐｆに戻す。電圧ステップΔＶｇが低くなれば、過書き込みがより顕著になるため、２回目の書き込みパルス幅を更に短くして、且つ、パルス幅を通常の書き込みパルス幅Ｔｐｆに戻すまでの書き込み回数を増やす必要がある。例えば、電圧ステップΔＶｇが０．０５Ｖでは、２回目から７回目までのパルス幅は、通常の書き込みパルス幅Ｔｐｆより短くして、３回目以降は、書き込みパルス幅を徐々に段階的に長くして、８回目で通常のパルス幅Ｔｐｆに戻す。
【００４５】
電圧ステップΔＶｇが０．１Ｖの場合における、各回の書き込みパルス印加後の閾値電圧分布は、第１の実施例と同様に、図７に示すようになる。図７に示すように、１回目から２回目のパルス印加で、閾値電圧のシフト量は、約０．１２Ｖで、従来の書き込み方法では０．２２Ｖ程度となるのに比べて、０．１Ｖ程度改善され、２回目以降のシフト量も０．１Ｖであり、過書き込みが緩和される。
【００４６】
図９に、第２の実施例における電圧ステップΔＶｇが０．１Ｖの場合の書き込みシーケンスのフローチャートを示す。データ“１０”の書き込み動作が開始すると、制御回路１８内のカウンタにおいて、１回目の書き込みパルスを印加する準備として、印加回数をカウントする変数ｎを０にセットする（＃２０１）。ｎ＝０時に、１回目の書き込みパルスのゲート電圧ＶｇをＶｇ１、例えば５．４Ｖに設定し（＃２０２）、パルス幅Ｔｐを通常のパルス幅Ｔｐｆに設定する（＃２０３，＃２０４）。パルス幅Ｔｐｆは、電圧ステップΔＶｇが０．１Ｖの場合、例えば１μｓを用いる。この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスが印加されると（＃２０５）、書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行される（＃２０６）。ベリファイ工程では、第１の実施例と同様の要領で、書き込みパルスの印加されたメモリセルの閾値電圧が４Ｖ以上になっているか否かの判定が行われる。書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上である場合は、その書き込みデータに対する書き込み動作が終了する。一方、１つのメモリセルでも、閾値電圧が４Ｖ未満の場合は、閾値電圧が４Ｖ未満のメモリセルだけを選択して（＃２０７）、２回目以降の書き込みパルスの印加が実行される。（＃２０９）閾値電圧が４Ｖ以上のメモリセルに対しては、次回の書き込みパルス印加時に、対応するビット線がフローティング状態となって、ドレイン電圧Ｖｄｐが印加されないように設定する（＃２０７、＃２０８）。そして、制御回路１８内のカウンタにおいて、次（２回目）の書き込みパルスを印加する準備として、変数ｎを１だけインクリメントして、１にセットする（＃２１０）。次に、ステップ＃２０２に戻って、２回目の書き込みパルスのゲート電圧Ｖｇを、ΔＶｇ（例えば０．１Ｖ）だけ高くして５．５Ｖに設定し（＃２０２）、パルス幅ＴｐをＴｐ２、例えば４００ｎｓ、に設定し（＃２０３，＃２１１、＃２１２）、この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる２回目の書き込みパルスが印加される（＃２０５）。次に、１回目と同様に、２回目の書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行され（＃２０６）、書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上となるまで、上記書き込みシーケンスが繰り返される。但し、３回目の書き込みパルス印加では、パルス幅ＴｐをＴｐ３、例えば５００ｎｓ、に設定し（＃２０３，＃２１３、＃２１４）、４回目の書き込みパルス印加では、パルス幅ＴｐをＴｐ４、例えば７００ｎｓ、に設定し（＃２０３，＃２１５、＃２１６）、５回目以降の書き込みパルス印加では、パルス幅Ｔｐを通常のパルス幅Ｔｐｆ、例えば１μｓ、に設定する（＃２０３，＃２１７）。
【００４７】
上記第２の実施例の書き込み動作を、データ“０１”の書き込み時に適用する場合は、１回目の書き込みパルス印加時のゲート電圧Ｖｇとして、Ｖｇ１（５．４Ｖ）ではなく、Ｖｇ２（例えば６．４Ｖ）を用いる。この場合も、データ“１０”の場合と同様に閾値電圧分布は０．１２Ｖの範囲内、つまり、５Ｖ〜５．１２Ｖの範囲内に分布することになる。尚、データ“００”の書き込み時に適用する場合は、データ“１０”及び“０１”の場合と異なり、過書き込みの問題は致命的ではなくなるので、必ずしも図９に示す書き込みシーケンスを用いず、２回目以降のパルス幅を全て１回目と同じ通常のパルス幅Ｔｐｆにしても構わない。更に、上記書き込み動作を、例えば８値フラッシュメモリに適用する場合は、７通りの書き込み状態に対応する１回目に印加する各ゲート電圧Ｖｇを調整することで、所定の閾値電圧範囲に調整することが可能となる。
【００４８】
次に、図１０及び図１１を参照して、本発明の第３の実施例による、メモリセルアレイへの書き込み動作を説明する。第１及び第２の実施例では、書き込みパルス幅を調整して過書き込みの緩和を図ったが、第３の実施例では、ゲート電圧Ｖｇの電圧ステップΔＶｇを調整することで、過書き込みの緩和を図る。
【００４９】
図１０に示すように、各回の書き込みパルス幅は、共通して通常のパルス幅Ｔｐｆ、例えば、２００ｎｓ〜１μｓを用いる。ゲート電圧Ｖｇは１回目の書き込みパルスでは、Ｖｇ１、例えば５Ｖ、が設定され、２回目以降、その回数（ｎ＋１、ｎ＝１，２，３，４，・・・・・・）に応じた電圧ステップΔＶｇ（ｎ）ずつ段階的に高くなるように設定される。本第３の実施例では、１回目から２回目へのゲート電圧Ｖｇの電圧ステップΔＶｇ（１）は−０．１Ｖとし、２回目のゲート電圧Ｖｇを４．９Ｖと１回目より低くしている。２回目から３回目へのゲート電圧Ｖｇの電圧ステップΔＶｇ（２）は０．０２Ｖとし、３回目のゲート電圧Ｖｇを４．９２Ｖとし、３回目から４回目へのゲート電圧Ｖｇの電圧ステップΔＶｇ（３）は０．０６Ｖとし、４回目のゲート電圧Ｖｇを４．９８Ｖとし、４回目から５回目へのゲート電圧Ｖｇの電圧ステップΔＶｇ（４）は０．１Ｖとし、５回目のゲート電圧Ｖｇを５．０８Ｖとし、６回目以降は、電圧ステップΔＶｇ（ｎ）（ｎ＝５，６，７，・・・・・・）は５回目と同じ０．１Ｖと一定値ΔＶｇに固定する。電圧ステップΔＶｇ（ｎ）が一定値になるまでは、電圧ステップΔＶｇ（ｎ）は印加回数に応じて大きくなる。尚、ΔＶｇ（ｎ）が一定値ΔＶｇとなるパルス印加回数は、その一定値ΔＶｇが小さい程、大きくする必要がある。例えば、ΔＶｇが０．１Ｖでは、５回目で一定値となるが、ΔＶｇが０．０５Ｖでは、９回目前後になる。
【００５０】
電圧ステップΔＶｇが０．１Ｖで一定値となった後の、各回の書き込みパルス印加後の閾値電圧分布は、第１及び第２の実施例と同様に、図７に示すようになる。図７に示すように、１回目から２回目のパルス印加で、閾値電圧のシフト量は、約０．１２Ｖで、従来の書き込み方法では０．２２Ｖ程度となるのに比べて、０．１Ｖ程度改善され、２回目以降のシフト量も０．１Ｖであり、過書き込みが緩和される。
【００５１】
図１１に、第３の実施例における一定値の電圧ステップΔＶｇが０．１Ｖの場合の書き込みシーケンスのフローチャートを示す。データ“１０”の書き込み動作が開始すると、制御回路１８内のカウンタにおいて、１回目の書き込みパルスを印加する準備として、印加回数をカウントする変数ｎを０にセットする（＃３０１）。次に、書き込みパルスのパルス幅Ｔｐを通常のパルス幅Ｔｐｆに設定する（＃３０２）。パルス幅Ｔｐｆは、電圧ステップΔＶｇが０．１Ｖの場合、例えば１μｓを用いる。ｎ＝０時に、１回目のゲート電圧ＶｇをＶｇ１、例えば５．４Ｖに設定する（＃３０３，＃３０４）。この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスが印加されると（＃３０５）、書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行される（＃３０６）。ベリファイ工程では、第１及び第２の実施例と同様の要領で、書き込みパルスの印加されたメモリセルの閾値電圧が４Ｖ以上になっているか否かの判定が行われる。書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上である場合は、その書き込みデータに対する書き込み動作が終了する。一方、１つのメモリセルでも、閾値電圧が４Ｖ未満の場合は、閾値電圧が４Ｖ未満のメモリセルだけを選択して（＃３０７）、２回目以降の書き込みパルスの印加が実行される（＃３０９）。閾値電圧が４Ｖ以上のメモリセルに対しては、次回の書き込みパルス印加時に、対応するビット線がフローティング状態となって、ドレイン電圧Ｖｄｐが印加されないように設定する（＃３０７、＃３０８）。そして、制御回路１８内のカウンタにおいて、次（２回目）の書き込みパルスを印加する準備として、変数ｎを１だけインクリメントして、１にセットする（＃３１０）。
【００５２】
次に、ステップ＃３１１に移行して、２回目の書き込みパルスのゲート電圧Ｖｇを、ΔＶｇ（１）、例えば−０．１Ｖ、だけ高くして５．３Ｖに設定し（＃３１１、＃３１２）、この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる２回目の書き込みパルスが印加される（＃３０５）。次に、１回目と同様に、書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程が実行され（＃３０６）、書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上となるまで、上記書き込みシーケンスが繰り返される。但し、３回目の書き込みパルス印加では、ゲート電圧Ｖｇを、ΔＶｇ（２）、例えば＋０．０２Ｖ、だけ高くして５．３２Ｖに設定し（＃３１３、＃３１４）、４回目の書き込みパルス印加では、ゲート電圧Ｖｇを、ΔＶｇ（３）、例えば＋０．０６Ｖ、だけ高くして５．３８Ｖに設定し（＃３１５、＃３１６）、５回目以降の書き込みパルス印加では、ゲート電圧Ｖｇを、ΔＶｇ（４）、例えば＋０．１Ｖ、だけ高くして５．４８Ｖに設定し（＃３１７）、６回目以降は、電圧ステップΔＶｇ（ｎ）（ｎ＝５，６，７，・・・・・・）は５回目と同じ０．１Ｖと一定値ΔＶｇに固定する（＃３１７）。
【００５３】
上記第３の実施例の書き込み動作では、２回目の書き込みパルス印加時に用いる電圧ステップΔＶｇ（１）は負の値であったが、電圧ステップΔＶｇ（１）の値は、１回目のゲート電圧Ｖｇ１や、目標とする閾値電圧の分布幅の設定によって、０または正の値であっても構わない。但し、２回目以降の電圧ステップΔＶｇ（ｎ）（ｎ＝１，２，３，・・・・・・）は徐々に段階的に大きく設定することは同じである。
【００５４】
上記第３の実施例の書き込み動作を、データ“０１”の書き込み時に適用する場合は、１回目の書き込みパルス印加時のゲート電圧Ｖｇとして、Ｖｇ１（５．４Ｖ）ではなく、Ｖｇ２（例えば６．４Ｖ）を用いる。この場合も、データ“１０”の場合と同様に閾値電圧分布は０．１２Ｖの範囲内、つまり、５Ｖ〜５．１２Ｖの範囲内に分布することになる。尚、データ“００”の書き込み時に適用する場合は、データ“１０”及び“０１”の場合と異なり、過書き込みの問題は致命的ではなくなるので、必ずしも図１１に示す書き込みシーケンスを用いず、２回目以降の電圧ステップΔＶｇ（ｎ）（ｎ＝１，２，３，・・・・・・）を全て一定値の電圧ステップΔＶｇに固定しても構わない。更に、上記書き込み動作を、例えば８値フラッシュメモリに適用する場合は、７通りの書き込み状態に対応する１回目に印加する各ゲート電圧Ｖｇを調整することで、所定の閾値電圧範囲に調整することが可能となる。
【００５５】
次に、図１２及び図１３を参照して、本発明の第４の実施例による、メモリセルアレイへの書き込み動作を説明する。第１及び第２の実施例では、書き込みパルス幅を調整して過書き込みの緩和を図り、第３の実施例では、ゲート電圧Ｖｇの電圧ステップΔＶｇを調整することで、過書き込みの緩和を図ったが、第４の実施例では、１回目の書き込みパルス印加時のゲート電圧Ｖｇの設定値Ｖｇ１とベリファイ工程の調整によって過書き込みの緩和を図る。
【００５６】
図１２に示すように、各回の書き込みパルス幅は、共通して通常のパルス幅Ｔｐｆ、例えば、２００ｎｓ〜１μｓを用いる。ゲート電圧Ｖｇは１回目の書き込みパルスでは、Ｖｇ１、例えば５．１Ｖ、が設定され、２回目以降、電圧ステップΔＶｇずつ段階的に高くなるように設定される。本第４の実施例では、１回目のゲート電圧Ｖｇが低く設定されており、且つ、１回目、２回目及び３回目の書き込みパルス印加後のベリファイ工程が省略され、１回目から４回目までのゲート電圧Ｖｇは連続してメモリセルに印加される。
【００５７】
電圧ステップΔＶｇが０．１Ｖの場合における、４回目の書き込みパルス印加後の閾値電圧分布は、第１乃至第３の実施例の１回目以降の閾値電圧分布（図７参照）と同様に、図１４に示すようになる。図１４に示すように、１回目から４回目までの書き込みパルス印加後の閾値電圧分布が、従来の書き込み方法での１回目の書き込みパルス印加後の閾値電圧分布と略同等となり、４回目から５回目のパルス印加で、閾値電圧のシフト量は、約０．１２Ｖで、従来の書き込み方法では１回目から２回目へのシフト量が０．２２Ｖ程度となるのに比べて、０．１Ｖ程度改善され、５回目以降のシフト量も０．１Ｖであり、過書き込みが緩和される。また、１回目から３回目まではベリファイ工程が省略されるため、その分、書き込み時間の短縮が図れる。
【００５８】
図１３に、第３の実施例における電圧ステップΔＶｇが０．１Ｖの場合の書き込みシーケンスのフローチャートを示す。データ“１０”の書き込み動作が開始すると、制御回路１８内のカウンタにおいて、１回目の書き込みパルスを印加する準備として、印加回数をカウントする変数ｎを０にセットする（＃４０１）。次に、書き込みパルスのパルス幅Ｔｐを通常のパルス幅Ｔｐｆに設定する（＃４０２）。パルス幅Ｔｐｆは、電圧ステップΔＶｇが０．１Ｖの場合、例えば１μｓを用いる。ｎ＝０時に、１回目のゲート電圧ＶｇをＶｇ１、例えば５．１Ｖに設定する（＃４０３）。この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスを印加する（＃４０４）。１回目から３回目までは、書き込みパルスが印加されたメモリセルの書き込み状態を検証するベリファイ工程を実行せずに、制御回路１８内のカウンタにおいて、次の書き込みパルスを印加する準備として、変数ｎを１だけインクリメントして、１にセットして（＃４０６）、ゲート電圧Ｖｇを電圧ステップΔＶｇ、例えば０．１Ｖだけ高くして（＃４０３）、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスを印加する（＃４０４）。４回目の書き込みパルス印加時では、ゲート電圧Ｖｇを更に０．１Ｖ高くして５Ｖに設定し、この設定条件で、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスを印加する（＃４０４）。４回目以降は、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる書き込みパルスを印加した後（＃４０４）、ベリファイ工程が実行される（＃４０７）。ベリファイ工程では、第１及び第２の実施例と同様の要領で、書き込みパルスの印加されたメモリセルの閾値電圧が４Ｖ以上になっているか否かの判定が行われる。書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上である場合は、その書き込みデータに対する書き込み動作が終了する。一方、１つのメモリセルでも、閾値電圧が４Ｖ未満の場合は、閾値電圧が４Ｖ未満のメモリセルだけを選択して（＃４０８）、５回目以降の書き込みパルスの印加が実行される（＃４１０）。閾値電圧が４Ｖ以上のメモリセルに対しては、次回の書き込みパルス印加時に、対応するビット線がフローティング状態となって、ドレイン電圧Ｖｄｐが印加されないように設定する（＃４０８、＃４０９）。そして、制御回路１８内のカウンタにおいて、次の書き込みパルスを印加する準備として、変数ｎを１だけインクリメントして、１にセットする（＃４０６）。引き続き、５回目の書き込みパルスのゲート電圧Ｖｇを設定し（＃４０３）、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄｐからなる５回目の書き込みパルスを印加し（＃４０４）、４回目と同様に、ベリファイ工程が実行され（＃４０７）、書き込み対象の全てのメモリセルの閾値電圧が４Ｖ以上となるまで、上記書き込みシーケンスが繰り返される。
【００５９】
上記第４の実施例の書き込み動作を、データ“０１”の書き込み時に適用する場合は、１回目の書き込みパルス印加時のゲート電圧Ｖｇとして、Ｖｇ１（５．１Ｖ）ではなく、Ｖｇ２（例えば６．１Ｖ）を用いる。この場合も、データ“１０”の場合と同様に閾値電圧分布は０．１２Ｖの範囲内、つまり、５Ｖ〜５．１２Ｖの範囲内に分布することになる。尚、データ“００”の書き込み時に適用する場合は、データ“１０”及び“０１”の場合と異なり、過書き込みの問題は致命的ではなくなるので、必ずしも図１３に示す書き込みシーケンスを用いず、従来の書き込み方法を用いても構わない。更に、上記書き込み動作を、例えば８値フラッシュメモリに適用する場合は、７通りの書き込み状態に対応する１回目に印加する各ゲート電圧Ｖｇを調整することで、所定の閾値電圧範囲に調整することが可能となる。
【００６０】
第１及び第２の実施例では、書き込みパルス幅を調整して過書き込みの緩和を図る具体例を、第３の実施例では、ゲート電圧Ｖｇの電圧ステップΔＶｇを調整することで、過書き込みの緩和を図る具体例を、第４の実施例では、１回目の書き込みパルス印加時のゲート電圧Ｖｇの設定値Ｖｇ１とベリファイ工程の調整によって過書き込みの緩和を図る具体例を、夫々説明したが、これらの過書き込みの緩和手法を適宜組み合わせて、応用するのも好ましい実施の形態である。
【００６１】
以上、詳細に本発明の書き込み動作について説明したが、図示した書き込みシーケンスの具体的な手順は、本発明に趣旨に沿って適宜変更可能である。例えば、ゲート電圧Ｖｇの電圧ステップΔＶｇ、或いは、書き込みパルス幅Ｔｐを書き込みパルス印加回数に応じて変化させる場合、予め変数ｎを引数としてテーブル化したΔＶｇやＴｐを用いることで、変数ｎの比較判定処理を省略してもよい。
【００６２】
また、上記各実施例では、ゲート電圧Ｖｇのパルス幅は、１つの電圧パルスのパルス幅で規定されていたが、ゲート電圧Ｖｇのパルスを断続的に印加して、短い個々のパルス幅の合計をゲート電圧Ｖｇのパルス幅として、当該パルス幅の調整を行っても構わない。
【００６３】
また、上記各実施例で例示したメモリセルに印加する電圧値やパルス幅は、一例であり、実際のメモリセルの特性に合わせて最適値に調整される。
【００６４】
上記各実施例では、メモリアレイ１１の構成として、図２に示すものを例示したが、メモリアレイ構成は図２に例示の構成に限定されるものではない。図２に示す構成では、同一ブロック内のソースは全て共通化されて共通ソース線に接続されていたが、例えば、同一列のソース線を共通に接続して、ビット線と平行に複数本を配列する仮想グランド線タイプのメモリアレイ構造としても構わない。
【図面の簡単な説明】
【００６５】
【図１】本発明の不揮発性半導体記憶装置の機能的なブロック構成を示すブロック構成図
【図２】本発明の不揮発性半導体記憶装置のメモリセル及びメモリセルアレイの構成を示す回路図
【図３】本発明の不揮発性半導体記憶装置及びフラッシュメモリのメモリセルトランジスタ構造を模式的に示す断面図とその等価回路図
【図４】４値の不揮発性半導体記憶装置におけるメモリセルトランジスタの閾値電圧分布を示す図
【図５】本発明の書き込み動作の第１の実施例における書き込みパルス印加時とベリファイ時におけるワード線電圧の推移を示す波形図
【図６】本発明の書き込み動作の第１の実施例における書き込みシーケンスを示すフローチャート
【図７】本発明の書き込み動作の第１乃至第３の実施例における書き込みパルス印加毎の閾値電圧分布の変化を示す図
【図８】本発明の書き込み動作の第２の実施例における書き込みパルス印加時とベリファイ時におけるワード線電圧の推移を示す波形図
【図９】本発明の書き込み動作の第２の実施例における書き込みシーケンスを示すフローチャート
【図１０】本発明の書き込み動作の第３の実施例における書き込みパルス印加時とベリファイ時におけるワード線電圧の推移を示す波形図
【図１１】本発明の書き込み動作の第３の実施例における書き込みシーケンスを示すフローチャート
【図１２】本発明の書き込み動作の第４の実施例における書き込みパルス印加時とベリファイ時におけるワード線電圧の推移を示す波形図
【図１３】本発明の書き込み動作の第４の実施例における書き込みシーケンスを示すフローチャート
【図１４】本発明の書き込み動作の第４の実施例における書き込みパルス印加毎の閾値電圧分布の変化を示す図
【図１５】不揮発性半導体記憶装置としての２値フラッシュメモリにおけるメモリセルトランジスタの閾値電圧の分布を示す図
【図１６】従来の不揮発性半導体記憶装置の多値書き込み方法の一例を示すフローチャート
【図１７】従来の不揮発性半導体記憶装置の多値書き込み方法における書き込みパルス印加時とベリファイ時におけるワード線電圧の推移を示す波形図
【図１８】従来の不揮発性半導体記憶装置の多値書き込み方法における書き込みパルス印加毎の閾値電圧分布の変化を示す図
【図１９】８値の不揮発性半導体記憶装置におけるメモリセルトランジスタの閾値電圧分布を示す図
【図２０】従来の不揮発性半導体記憶装置の多値書き込み方法における書き込みパルスの印加毎の閾値電圧の変化を示す図
【図２１】従来の不揮発性半導体記憶装置の多値書き込み方法における書き込みパルスの印加毎の閾値電圧変化とゲート電圧の電圧ステップとの電圧差の変化を電圧ステップ別に示す図
【符号の説明】
【００６６】
１０：  本発明に係る不揮発性半導体記憶装置
１１：  メモリアレイ  
１２：  リファレンスメモリアレイ  
１３：  ワード線電圧供給回路  
１４：  ビット線電圧供給回路  
１５：  センスアンプ・アレイ  
１６：  書き込み電圧発生回路
１７：  読み出し電圧発生回路
１８：  制御回路
４０：  フローティングゲート
４１：  チャネル領域
４２：  制御ゲート
４３：  トンネル酸化膜
４４：  絶縁膜
４５：  ソース
４６：  ドレイン
１００：  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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