(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された下部酸化膜と、
前記下部酸化膜上に形成された複数の埋込みゲート（ｅｍｂｅｄｄｅｄ  ｇａｔｅ）と、
前記下部酸化膜上に形成された、前記複数の埋込みゲートを取り囲む層間絶縁層と、
前記層間絶縁層及び前記複数の埋込みゲート上に形成された上部酸化膜と、
前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極と、を含み、
前記複数の電極が、ソース電極及びドレイン電極を含み、
前記ソース電極と前記ドレイン電極との間に前記複数の埋込みゲートが位置するグラフェン素子。
【請求項２】
前記グラフェンチャネルと前記複数の電極は、順次に積層されていることを特徴とする請求項１に記載のグラフェン素子。
【請求項３】
前記複数の電極と前記グラフェンチャネルは、順次に積層されていることを特徴とする請求項１に記載のグラフェン素子。
【請求項４】
前記グラフェンチャネルは、前記複数の電極間の前記上部酸化膜上に存在し、前記複数の電極上に拡張されていることを特徴とする請求項１に記載のグラフェン素子。
【請求項５】
前記グラフェンチャネルは、前記グラフェンチャネルと前記上部酸化膜との間に他の層を介さずに、前記上部酸化膜と離隔されていることを特徴とする請求項３に記載のグラフェン素子。
【請求項６】
前記複数の電極間の前記グラフェンチャネル上に備えられた絶縁層と、
前記絶縁層上に備えられた複数の金属パターンと、を含み、前記複数の金属パターンは、前記複数の埋込みゲートに対応することを特徴とする請求項２に記載のグラフェン素子。
【請求項７】
前記基板は、順次に積層された半導体基板と酸化膜とを含むことを特徴とする請求項１に記載のグラフェン素子。
【請求項８】
前記グラフェンチャネルは、単層、二層（ｂｉ−ｌａｙｅｒ）または多層（ｍｕｌｔｉ−ｌａｙｅｒ）であることを特徴とする請求項２または３に記載のグラフェン素子。
【請求項９】
前記グラフェンチャネルは、二層（ｂｉ−ｌａｙｅｒ）であることを特徴とする請求項６に記載のグラフェン素子。
【請求項１０】
基板上に下部酸化膜を形成する段階と、
前記下部酸化膜上に複数の埋込みゲートを形成する段階と、
前記下部酸化膜上に前記複数の埋込みゲートを取り囲む層間絶縁層を形成する段階と、
前記層間絶縁層及び前記複数の埋込みゲート上に上部酸化膜を形成する段階と、
前記上部酸化膜上にグラフェンチャネルと複数の電極とを形成する段階であって、前記複数の電極がソース電極及びドレイン電極を含み、前記ソース電極及び前記ドレイン電極が前記複数の埋込みゲートの外側に位置するように形成する段階と、を含むグラフェン素子の製造方法。
【請求項１１】
前記グラフェンチャネルと前記複数の電極とを順次に形成することを特徴とする請求項１０に記載のグラフェン素子の製造方法。
【請求項１２】
前記複数の電極と前記グラフェンチャネルとを順次に形成することを特徴とする請求項１０に記載のグラフェン素子の製造方法。
【請求項１３】
前記グラフェンチャネルは、前記複数の電極間の前記上部酸化膜上及び前記複数の電極上に形成することを特徴とする請求項１０に記載のグラフェン素子の製造方法。
【請求項１４】
前記グラフェンチャネルは、グラフェン層を別途に形成した後、前記形成された前記グラフェン層を前記上部酸化膜上にトランスファして形成することを特徴とする請求項１１から１３のいずれか一項に記載のグラフェン素子の製造方法。
【請求項１５】
前記複数の電極間の前記グラフェンチャネル上に絶縁層を形成する段階と、
前記絶縁層上に前記複数の埋込みゲートと１対１に対応する複数の金属パターンを形成する段階を含むことを特徴とする請求項１１に記載のグラフェン素子の製造方法。
【請求項１６】
前記グラフェンチャネルは、単層、二層または多層グラフェンをトランスファして形成することを特徴とする請求項１１または１２に記載のグラフェン素子の製造方法。
【請求項１７】
前記グラフェンチャネルは、二層グラフェンをトランスファして形成することを特徴とする請求項１５に記載のグラフェン素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グラフェン素子及びその製造方法に関する。
【背景技術】
【０００２】
グラフェン（ｇｒａｐｈｅｎｅ）は、半導体を代替しうる新たな物質として最近広く研究されている。グラフェンは、ゼロギャップ半導体（ｚｅｒｏ  ｇａｐ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。チャネル幅（ｃｈａｎｎｅｌ  ｗｉｄｔｈ）を１０ｎｍ以下に小さくして、グラフェンナノリボン（ｇｒａｐｈｅｍｅ  ｎａｎｏ−ｒｉｂｂｏｎ）（ＧＮＲ）を形成する場合、サイズ効果（ｓｉｚｅ  ｅｆｆｅｃｔ）によってバンドギャップ（ｂａｎｄ  ｇａｐ）が形成される。したがって、ＧＮＲを利用して常温で作動可能な電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：FET）を製作しうる。
【０００３】
このようなＧＮＲを形成する際、ＧＮＲの形成後、３００ｎｍ厚さの酸化膜を形成した後、その上にグロ−バルバックゲート（ｇｌｏｂａｌ  ｂａｃｋ  ｇａｔｅ）を形成する。しかし、酸化膜を形成した後、その上にグロ−バルバックゲートを形成する場合、カップリングが悪くなりうる。したがって、ＦＥＴの動作電圧が高くなりうる。
【０００４】
また、グラフェンの蒸着後、その上に酸化膜を形成した後、前記酸化膜上にゲート電極を形成する工程を利用すれば、製造工程が複雑になり、グラフェンの固有性質が変わりうる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、製造工程を単純化し、動作制御が容易で、素子の動作特性を改善しうるグラフェン素子を提供するところにある。
【０００６】
本発明の他の課題は、かかるグラフェン素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例は、基板と、前記基板上に形成された少なくとも１つの埋込みゲート（ｅｍｂｅｄｄｅｄ  ｇａｔｅ）と、埋込みゲート上に形成された上部酸化膜と、前記上部酸化膜上に備えられたグラフェンチャネル及び複数の電極とを含むグラフェン素子を提供する。
【０００８】
前記基板上に離隔された複数の埋込みゲートが備えられうる。
【０００９】
前記グラフェンチャネルと前記電極は、順次に積層されるか、その逆順に積層されうる。
【００１０】
前記グラフェンチャネルは、前記複数の電極間の前記上部酸化膜上に存在し、前記複数の電極上に拡張されうる。
【００１１】
前記グラフェンチャネルは、前記上部酸化膜と離隔されうる。
【００１２】
前記複数の電極は、離隔された３個の電極であり、前記少なくとも１つの埋込みゲートは、前記グラフェン素子がインバータとして作動するように備えられた１つの埋込みゲートでありうる。
【００１３】
前記複数の電極間の前記グラフェンチャネル上に備えられた絶縁層及び前記絶縁層上に備えられた複数の金属パターンをさらに含み、前記少なくとも１つの金属パターンは、前記少なくとも１つの埋込みゲートに対応しうる。この場合、前記グラフェンチャネルは、二層（ｂｉ−ｌａｙｅｒ）でありうる。
【００１４】
前記基板は、順次に積層された半導体基板と酸化膜とを含みうる。
【００１５】
前記グラフェンチャネルは、単層（ｓｉｎｇｌｅ  ｌａｙｅｒ）、二層（ｂｉ−ｌａｙｅｒ）または多層（ｍｕｌｔｉ−ｌａｙｅｒ）でありうる。
【００１６】
本発明の一実施例は、基板上に埋込みゲートを形成する段階と、前記埋込みゲート上に上部酸化膜を形成する段階と、前記上部酸化膜上にグラフェンチャネルと複数の電極とを形成する段階と、を含むグラフェン素子の製造方法を提供する。
【００１７】
このような製造方法で、前記グラフェンチャネルと前記複数の電極とを順次に形成しうる。または、前記複数の電極と前記グラフェンチャネルとを順次に形成しうる。
【００１８】
前記グラフェンチャネルは、前記複数の電極間の前記上部酸化膜上に形成し、前記電極上に形成しうる。
【００１９】
前記グラフェンチャネルは、トランスファして形成しうる。
【００２０】
前記複数の電極は、離隔された３個の電極であり、前記少なくとも１つの埋込みゲートは、１つの埋込みゲートでありうる。
【００２１】
前記グラフェンチャネルは、単層、二層または多層グラフェンをトランスファして形成しうる。
【００２２】
前記複数の電極間の前記グラフェンチャネル上に絶縁層を形成する段階及び前記絶縁層上に前記少なくとも１つの埋込みゲートと１対１に対応する少なくとも１つの金属パターンを形成する段階をさらに含みうる。この場合、前記グラフェンチャネルは、二層グラフェンをトランスファして形成しうる。
【発明の効果】
【００２３】
本発明によれば、製造工程を単純化し、動作制御が容易で、素子の動作特性を改善しうる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例によるグラフェン素子の断面図である。
【図２】本発明の実施例によるグラフェン素子の断面図である。
【図３】本発明の実施例によるグラフェン素子の断面図である。
【図４】本発明の実施例によるグラフェン素子の断面図である。
【図５】本発明の実施例によるグラフェン素子の断面図である。
【図６】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【図７】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【図８】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【図９】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【図１０】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【図１１】本発明の実施例によるグラフェン素子の製造方法を段階別に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の一実施例によるグラフェン素子及びその製造方法を添付図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して図示した。
【００２６】
まず、本発明の一実施例によるグラフェン素子を説明する。
【００２７】
図１は、本発明の一実施例によるグラフェン素子を示す。
【００２８】
図１を参照すれば、基板２０上に下部酸化膜２２が存在する。下部酸化膜２２は、基板２０の上部面を覆う。基板２０は、例えば、シリコン基板でありうる。基板２０は、シリコン基板以外に他の基板でもあり得る。下部酸化膜２２は、電極形成のためのバッファ層でありうる。下部酸化膜２２は、例えば、シリコン酸化膜であり得る。下部酸化膜２２は、シリコン酸化膜以外に他の酸化膜であり得るが、例えば、シリコン以外の他の元素を含む酸化膜、またはシリコンと他の元素とを含む酸化膜であり得る。下部酸化膜２２上に、互いに離隔された第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃが存在する。金属パターンの数は、３つ以上であるか、３つより少ない。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、ゲート電極でありうる。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、例えば、ＴｉＮでありうる。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、ＴｉＮ以外にゲート電極として使われうる通常の材料でありうる。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、単層または複層でありうる。下部酸化膜２２上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを取り囲む層間絶縁層２６が存在する。したがって、第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、層間絶縁層２６に埋め込まれた（ｅｍｂｅｄｅｄ）形となる。
【００２９】
層間絶縁層２６は、第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃと同じ高さを有する。したがって、層間絶縁層２６と第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは、平らな面をなしうる。層間絶縁層２６は、例えば、シリコン酸化物層であるが、他の絶縁層である場合もある。
【００３０】
このように複数のゲート電極を層間絶縁層２６に埋め込まれた形態にグラフェンチャネル下に備えることによって、各ゲート電極を含む素子を独立して制御できるので、グラフェン素子の制御が容易でありえる。
【００３１】
次いで、層間絶縁層２６上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを覆う上部酸化膜２８が存在する。上部酸化膜２８は、例えば、アルミニウム酸化膜であり得る。上部酸化膜２８は、アルミニウム酸化膜と異なる酸化膜であり得る。また、上部酸化膜２８は、下部酸化膜２２と同じ物質でありうる。上部酸化膜２８の厚さは、２０ｎｍ以下でありうる。上部酸化膜２８上にグラフェン層で形成されたグラフェンチャネル３０が存在する。グラフェンチャネル３０は、単層（ｓｉｎｇｌｅ  ｌａｙｅｒ）、二層（ｂｉ−ｌａｙｅｒ）または多層（ｍｕｌｔｉ−ｌａｙｅｒ）でありうる。グラフェンチャネル３０が金属性を有さない範囲で多層でありうる。グラフェンチャネル３０上に第１及び第２電極３２、３４が存在する。第１及び第２電極３２、３４のうち１つは、ソース電極であり、残りはドレイン電極である。第１電極３２は、グラフェンチャネル３０の一端部上に存在し、第２電極３４は、他端部上に存在する。第１及び第２電極３２、３４の間に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃが位置する。第１及び第２電極３２、３４は、第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃと離隔されている。グラフェンチャネル３０の第１金属パターン２４Ａの上面と対向する第１部分３０Ａは、第１金属パターン２４Ａに印加される電圧によってＰ型またはＮ型になりうる。例えば、第１金属パターン２４Ａに印加される電圧が正電圧＋Ｖである時、グラフェンチャネル３０の第１部分３０ＡはＮ型でありうる。グラフェンチャネル３０の第２金属パターン２４Ｂの上面と対向する第２部分３０Ｂは、第２金属パターン２４Ｂに印加される電圧によってＰ型またはＮ型になりうる。例えば、第２金属パターン２４Ｂに印加される電圧が負電圧−Ｖである時、グラフェンチャネル３０の第２部分３０ＢはＰ型でありうる。また、グラフェンチャネル３０の第３金属パターン２４Ｃの上面と対向する第３部分３０Ｃも第３金属パターン２４Ｃに印加される電圧によってＰ型またはＮ型になりうる。例えば、第３金属パターン２４Ｃに印加される電圧が正電圧＋Ｖである時、第３部分３０ＣはＮ型でありうる。したがって、図１のグラフェン素子は、ＰＰＰ、ＰＰＮ、ＰＮＰ、ＮＰＰ、ＮＰＮ、ＮＮＰ、ＰＮＮ及びＮＮＮのうち、いずれか１つのタイプでありうる。
【００３２】
一方、グラフェンチャネル３０は、図２に示したように、第１及び第２電極３２、３４上に存在しうる。具体的に、グラフェンチャネル３０は、一端が第１及び第２電極３２、３４のうち１つの上面に、他端が残りの電極の上面に位置するように備えられうる。すなわち、グラフェンチャネル３０は、第１及び第２電極３２、３４により支持されるように備えられうる。また、グラフェンチャネル３０は、図３に示したように、第１及び第２電極３２、３４間の上部酸化膜２８上に存在し、第１及び第２電極３２、３４の表面に沿って第１及び第２電極３２、３４上にも拡張されうる。
【００３３】
図４は、本発明の一実施例によるグラフェン素子の一例としてグラフェンを用いたインバータを示す。下記説明で同じ部材については、前述した参照番号をそのまま使用し、それについての説明は省略する。
【００３４】
図４を参照すれば、基板２０上に下部酸化膜２２が存在する。下部酸化膜２２上に第４金属パターン４０が存在する。第４金属パターン４０は、ゲート電極でありうる。第４金属パターン４０は、図１の第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃと同じ物質でありうる。下部酸化膜２２上に第４金属パターン４０を取り囲む層間絶縁層４２が存在する。層間絶縁層４２は、第４金属パターン４０と同じ高さを有する。したがって、第４金属パターン４０の上面と層間絶縁層４２の上面は、共に平らな面をなしうる。層間絶縁層４２は、図１の層間絶縁層２６と同一でありえる。層間絶縁層４２上に第４金属パターン４０の上面を覆う上部酸化膜４４を形成する。上部酸化膜４４は、図１の上部酸化膜２８と同じでありうる。上部酸化膜４４上にグラフェンチャネル４６が存在する。グラフェンチャネル４６は、図１のグラフェンチャネル３０と同一でありえる。グラフェンチャネル４６は、Ｐ型またはＮ型でありうる。グラフェンチャネル４６上に第３ないし第５電極４８、５０、５２が存在する。第４金属パターン４０は、第４及び第５電極５０、５２間に位置しうる。インバータ動作のために、第３電極４８にＶＤＤが印加され、第５電極５２にグラウンド電圧が印加されうる。そして、グラフェンチャネル４６がＮ型である時、第４金属パターン４０には負電圧（−Ｖ）を印加する。これにより、グラフェンチャネル４６の第４及び第５電極５０、５２間の部分はＰ型となる。
【００３５】
図４のインバータは、次のように動作されうる。
【００３６】
第３及び第４電極４８、５０間のグラフェンチャネル４６の抵抗をＲ１とし、第４電極５０と第５電極５２とのグラフェンチャネル４６の抵抗をＲ２とする時、第４電極５０にかかる電圧Ｖｏｕｔは、Ｖｏｕｔ＝ＶＤＤ＊（１／（１＋Ｒ１／Ｒ２））となる。この際、第４金属パターン４０に電圧＋Ｖｉｎをかければ、Ｒ２＝Ｒ１−ΔＲとなり、第４金属パターン４０にＶｉｎをかければ、Ｒ２＝Ｒ１＋ΔＲとなって、Ｖｏｕｔ（−Ｖｉｎ）＞Ｖｏｕｔ（Ｖｉｎ）となってインバータを具現しうる。ここで、ΔＲは、Ｒ１とＲ２との差を示す。そして、Ｖｏｕｔ（Ｖｉｎ）は、第４金属パターン４０に電圧＋Ｖｉｎを印加した時、第４電極５０にかかる電圧を意味する。そして、Ｖｏｕｔ（−Ｖｉｎ）は、第４金属パターン４０に電圧−Ｖｉｎを印加した時、第４電極５０にかかる電圧を意味する。
【００３７】
図５は、本発明の他の実施例によるグラフェン素子を示す。
【００３８】
図５を参照すれば、基板２０上に下部酸化膜２２が存在する。下部酸化膜２２上に離隔された第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃが存在する。下部酸化膜２２上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを取り囲む層間絶縁層２６が存在する。層間絶縁層２６上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃの上面を覆う上部酸化膜２８が存在する。上部酸化膜２８上にグラフェンチャネル３０が存在する。グラフェンチャネル３０は、二層（ｂｉ−ｌａｙｅｒ）チャネルでありうる。グラフェンチャネル３０上に離隔された第１及び第２電極３２、３４が存在する。第１及び第２電極３２、３４間のグラフェンチャネル３０は絶縁層６０で覆われている。絶縁層６０は、上部酸化膜２８と同じ物質でありうる。絶縁層６０の厚さは２０ｎｍ以下でありうる。絶縁層６０の厚さは、上部酸化膜２８と同一でありえる。絶縁層６０上に第５ないし第７金属パターン６２Ａ、６２Ｂ、６２Ｃが存在する。第５ないし第７金属パターン６２Ａ、６２Ｂ、６２Ｃは、各々第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃ上部に位置して一対一に対応しうる。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃと第５ないし第７金属パターン６２Ａ、６２Ｂ、６２Ｃとに所定の電圧を印加すれば、上下に配された各金属パターン間のグラフェンチャネル３０のバンドギャップを調節しうる。例えば、第１金属パターン２４Ａと第５金属パターン６２Ａとの電位差を第２金属パターン２４Ｂと第６金属パターン６２Ｂとの電位差より大きくすれば、第１金属パターン２４Ａと第５金属パターン６２Ａとの間のグラフェンチャネル３０のバンドギャップは、第２金属パターン２４Ｂと第６金属パターン６２Ｂとの間のグラフェンチャネル３０のバンドギャップより大きくしうる。一例として、第１金属パターン２４Ａに−２Ｖを印加し、第５金属パターン６２Ａに＋２Ｖを印加し、第２金属パターン２４Ｂに−１Ｖを印加し、第６金属パターン６２Ｂには＋１Ｖを印加しうる。
【００３９】
次いで、本発明の実施例によるグラフェン素子の製造方法を、図６ないし図１１を参照して説明する。
【００４０】
図６を参照すれば、基板２０上に下部酸化膜２２を形成する。下部酸化膜２２上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを形成する。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃは下部酸化膜２２上に金属層（図示せず）を形成した後、所定のエッチング方法、例えば、反応性イオンエッチング（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：ＲＩＥ）方法で前記金属層をエッチングして形成しうる。他のエッチング方法で前記金属層をエッチングすることもできる。前記金属層は、例えば、ＴｉＮで形成し、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）方法を使用して形成しうる。前記金属層は、ＣＶＤ以外の他の方法で形成しうる。第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃ、すなわち、ゲート電極をグラフェンチャネル形成前に先に形成することによって、製造工程を単純化しうる。
【００４１】
図７を参照すれば、下部酸化膜２２上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを取り囲む層間絶縁層２６を形成する。層間絶縁層２６は、例えば、シリコン酸化物層で形成し、他の絶縁物や酸化物で形成することもできる。このような層間絶縁層２６は、下部酸化膜２２上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを覆う絶縁層（図示せず）を形成した後、前記絶縁層の上面を第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃが露出されるまでエッチングして形成しうる。このようなエッチングは、エッチバック（ｅｔｃｈｂａｃｋ）や化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を利用して実施しうる。前記絶縁層は、例えば、プラズマ強化ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ：ＰＥＣＶＤ）方法を使用して形成できるが、他の蒸着方法でも形成しうる。
【００４２】
グラフェンチャネルの形成前に、第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを層間絶縁層２６に埋込まれる（ｅｍｂｅｄｄｅｄ）形で先に形成することによって、前記ゲート電極よりグラフェンチャネルを先に形成するときに発生するグラフェンの固有性質変化を防止しうる。
【００４３】
図８を参照すれば、層間絶縁層２６上に第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃを覆う上部酸化膜２８を形成する。上部酸化膜２８は、例えば、アルミニウム酸化膜で形成しうる。上部酸化膜２８は、２０ｎｍ以下の厚さに形成しうる。しかし、上部酸化膜２８の厚さ範囲は、必要によって調節されうる。上部酸化膜２８上にグラフェンチャネル３０を形成する。グラフェンチャネル３０は、他の所で作ったグラフェン層を上部酸化膜２８上にトランスファして形成される。トランスファされるグラフェン層としては、ＣＶＤグラフェンまたはフレイクサンプル（ｆｌａｋｅ  ｓａｍｐｌｅ）などを利用しうる。グラフェンチャネル３０は、単層、二層または多層に形成しうる。グラフェンチャネル３０は、上部酸化膜２８上に直接の成長もさせうる。
【００４４】
グラフェンチャネル２８を形成した後、図９に示したように、グラフェンチャネル２８上に、第１及び第２電極３２、３４を離隔して形成する。第１及び第２電極３２、３４は、第１ないし第３金属パターン２４Ａ、２４Ｂ、２４Ｃの外側に位置するように形成する。
【００４５】
一方、上部酸化膜２８を形成した後には、図１０に示したように、上部酸化膜２８上に第１及び第２電極３２、３４を先に形成しうる。次いで、図１１に示したように、グラフェンチャネル３０を第１及び第２電極３２、３４上にトランスファする。この際、第１及び第２電極３２、３４にグラフェンチャネル３０の両端がかけられるように、グラフェンチャネル３０をトランスファする。このようにして、第１及び第２電極３２、３４により支持されるグラフェンチャネル３０を形成しうる。
【００４６】
図４のインバータや図５のグラフェン素子も、図６ないし図９に示された製造方法を適用して容易に形成しうる。したがって、それについての説明は省略する。
【００４７】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するより、望ましい実施例の例示として解釈されねばならない。よって、本発明の範囲は、説明された実施例によって決めるものではなく、特許請求の範囲に記載された技術的思想によってのみ決められねばならない。
【産業上の利用可能性】
【００４８】
本発明は、電界効果トランジスタを必要とする電子装置分野に適用されうる。
【符号の説明】
【００４９】
２０    基板
２２    下部酸化膜
２４Ａ、２４Ｂ、２４Ｃ、４０、６２Ａ、６２Ｂ、６２Ｃ    第１ないし第７金属パターン
２６、４２    層間絶縁層
２８、４４    上部酸化膜
３０、４６    グラフェンチャネル
３０Ａ、３０Ｂ、３０Ｃ    第１ないし第３部分
３２、３４、４８、５０、５２    第１ないし第５電極
６０    絶縁層
【図１】
0006275890.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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