(57)【特許請求の範囲】
【請求項１】
金属強磁性体層と、
前記金属強磁性体層の下に設けられたトンネル障壁層と、
前記トンネル障壁層の下に設けられたハーフメタル強磁性体層と、
前記ハーフメタル強磁性体層の下に設けられた絶縁層と、
前記絶縁層の下に設けられた導電層と
を具備し、
前記絶縁層中の電界によって前記ハーフメタル強磁性体層のスピン分極率を変調する５層磁気トンネル接合素子。
【請求項２】
請求項１に記載の５層磁気トンネル接合素子と、
前記金属強磁性体層の前記トンネル障壁層との反対側に接続されたビット線と、
センス線と、
第１のワード線と、
前記導電層の前記絶縁層との反対側に接続された第２のワード線と、
前記センス線と前記ハーフメタル強磁性体層との間に接続され、前記第１のワード線の電位によって制御されるスイッチング素子と
を具備する磁気メモリ装置。
【請求項３】
書込み時に、前記第１のワード線の電位によって前記スイッチング素子をオンにし、前記第２のワード線と前記センス線との差電圧を第１の値とし、
読出し時に、前記第１のワード線の電位によって前記スイッチング素子をオンにし、前記第２のワード線と前記センス線との差電圧を前記第１の値より大きい正の第２の値とする請求項２に記載の磁気メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハーフメタル強磁性体（ＨＭＦ）層を含む５層磁気トンネル接合（ＭＴＪ）素子、及び磁気メモリ（ＭＲＡＭ）装置に関する。
【背景技術】
【０００２】
一般に、強磁性体層においては、図１の（Ａ）に示すように、アップスピン及びダウンスピンがフェルミレベルＥＦまで占有しており、この結果、スピン分極により占有状態数に差を生じ、そのスピン分極率Ｐは、
Ｐ＝（Ｄ↑（ＥＦ）−Ｄ↓（ＥＦ））／（Ｄ↑（ＥＦ）＋Ｄ↓（ＥＦ））
で与えられる。これに対し、ハーフメタル強磁性体（ＨＭＦ）層たとえばＣｏ２ＭｎＳｉ等よりなるフルホイスラー合金層においては、図１の（Ｂ）に示すように、アップスピンは金属的バンド構造を有するが、ダウンスピンはフェルミレベルＥＦ近傍でエネルギーギャップが存在する半導体的バンド構造を有する。この結果、スピン分極率Ｐは、
Ｐ＝Ｄ↑（ＥＦ）／Ｄ↑（ＥＦ）
＝１
で与えられ、理論的に１００％となる。
【０００３】
従って、上述のハーフメタル強磁性体層を磁性トンネル接合（ＭＴＪ）素子に適用すると、大きなトンネル磁気抵抗（ＴＭＲ）効果を期待できる。
【０００４】
従来の磁気メモリ（ＭＲＡＭ）装置の１セルは、１つの３層ＭＴＪ素子及び１つのトランジスタよりなる。３層ＭＴＪ素子はトンネル障壁層を挟んだ２つの磁性層よりなる３層構造をなし、トンネル障壁層の上側磁性層は、磁化方向が自由な方向になるので、フリー層と呼ばれ、他方、トンネル障壁層の下側磁性層は、磁化が特定方向に固定されているので、ピン層と呼ばれる。この場合、ピン層の磁化方向に対するフリー層の磁化方向が平行か反平行かに応じて３層ＭＴＪ素子は低磁気抵抗状態（たとえば記憶状態“０”に相当）か高磁気抵抗状態（たとえば記憶状態“１”に相当）かになる。
【０００５】
従って、上述のＭＲＡＭ装置の集積度はピン層にハーフメタル強磁性体層を適用することによって向上できる（参照：特許文献１、２）。
【０００６】
さらに、ＭＲＡＭ装置においては、書込み動作時に偏極したスピン流を３層ＭＴＪ素子に流すことによってフリー層の磁化方向を反転させるスピントランスファトルク（ＳＴＴ）方式を採用することにより、低消費電力化及び集積度の向上に寄与することができる。
【０００７】
さらにまた、ＭＲＡＭ装置においては、磁性層の垂直方向の磁化を利用した垂直磁化方式を採用して、フリー層の磁化方向の反転を少ない電流で行えるようにすることにより、集積度の向上に寄与できる。
【０００８】
このように、ハーフメタル強磁性体層を用いたＳＴＴ−垂直磁化型ＭＲＡＭ装置により集積度の向上が期待できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２５７３９５号公報
【特許文献２】特開２０１１−１４１９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、ハーフメタル強磁性体層の状態密度及びバンド構造はその成分、結晶構造等に固有で変化しないと考えられ、従って、ハーフメタル強磁性体層のスピン分極率は固定と考えられる。この結果、上述の従来のハーフメタル強磁性体層を適用した３層ＭＴＪ素子を含むＭＲＡＭ装置においては、ハーフメタル強磁性体層のスピン分極率は、上述のごとく理論的に１００％でなくとも、非常に大きい値で固定されている。従って、読出し時には、偏極したスピン電流よりも小さい読出電流を３層ＭＴＪ素子に流すことによりトンネル障壁層の磁気抵抗状態を判別するが、ハーフメタル強磁性体層３のスピン分極率が大きいと、ＳＴＴが大きくなって誤書込みが発生するという課題がある。
【００１１】
従って、本発明はハーフメタル強磁性体層のスピン分極率を変調できる３層構造を用いた５層ＭＴＪ素子を提供することを目的とする。
また、本発明は５層ＭＴＪ素子を含むＭＲＡＭ装置における誤書込みを防止することも目的とする。
【課題を解決するための手段】
【００１２】
上述の課題を解決するために、本発明に係る５層ＭＴＪ素子は、金属強磁性体層と、金属強磁性体層の下に設けられたトンネル障壁層と、トンネル障壁層の下に設けられたハーフメタル強磁性体層と、ハーフメタル強磁性体層の下に設けられた絶縁層と、絶縁層の下に設けられた導電層を具備し、絶縁層中の電界によってハーフメタル強磁性体層のスピン分極率を変調するものである。この場合、絶縁層の電界はハーフメタル強磁性体層の絶縁層側界面に少数スピンキャリアを誘起する。
【００１３】
さらに、本発明に係るＭＲＡＭ装置は、上述の５層ＭＴＪ素子と、金属強磁性体層のトンネル障壁層との反対側に接続されたビット線と、センス線と、第１のワード線と、導電層の絶縁層との反対側に接続された第２のワード線と、センス線とハーフメタル強磁性体層との間に接続され、第１のワード線の電位によって制御されるスイッチング素子とを具備するものである。
【発明の効果】
【００１４】
ハーフメタル強磁性体層のスピン分極率を変調することができる。また、５層ＭＴＪ素子を含むＭＲＡＭ装置において、ＭＲＡＭ装置の誤書込みを防止できる。
【図面の簡単な説明】
【００１５】
【図１】（Ａ）は金属強磁性体層の状態密度を示すグラフ、（Ｂ）はハーフメタル強磁性体層の状態密度を示すグラフである。
【図２】本発明に係る３層構造の実施の形態を含む垂直磁化型ＭＲＡＭ装置を示す図である。
【図３】図２の５層ＭＴＪ素子の金属強磁性体層の磁化方向が反平行状態かつ３層構造の印加電圧が上方向状態のバンド図である。
【図４】図２の５層ＭＴＪ素子の金属強磁性体層の磁化方向が平行状態かつ３層構造の印加電圧が上方向状態のバンド図である。
【図５】図２の５層ＭＴＪ素子の金属強磁性体層の磁化方向が反平行状態かつ３層構造の印加電圧が下方向状態のバンド図である。
【図６】図２の５層ＭＴＪ素子の金属強磁性体層の磁化方向が平行状態かつ３層構造の印加電圧が下方向状態のバンド図である。
【図７】スピン分極率変調度に対する図２の５層ＭＴＪ素子のトンネル障壁層のコンダクタンスを示すグラフである。
【図８】バイアス電圧に対する図２の５層ＭＴＪ素子のトンネル障壁層のコンダクタンスを示すグラフである。
【図９】バイアス電圧に対する図２の５層ＭＴＪ素子のハーフメタル強磁性体層のスピン分極率を示すグラフである。
【発明を実施するための形態】
【００１６】
図２は本発明に係る３層構造の実施の形態を含むＭＲＡＭ装置を示す図である。
【００１７】
図２において、たとえば、ＦｅＣｏＢ等よりなるフリー層としての厚さ約１〜２ｎｍの金属強磁性体層１、ＭｇＯ等の絶縁体よりなる厚さ約１ｎｍのトンネル障壁層２、及びＣｏ２ＭｎＳｉ（ＣＭＳ）等よりなるピン層としての厚さ約１ｎｍのハーフメタル強磁性体層３は、３層ＭＴＪ構造Ｓ１を構成する。他方、３層ＭＴＪ構造Ｓ１のハーフメタル強磁性体層３側にはＭｇＯ等の絶縁体よりなる厚さ約３〜４ｎｍの絶縁層４及びＴａ等の導電体よりなる厚さ約２ｎｍの導電層５が接合され、ハーフメタル強磁性体層３のスピン分極率を変調する。この場合、ハーフメタル強磁性体層３、絶縁層４及び導電層５は３層構造Ｓ２を構成する。
【００１８】
ハーフメタル強磁性体層３を共通とする３層ＭＴＪ構造Ｓ１及び３層構造Ｓ２は合せて５層ＭＴＪ素子Ｓ３を構成する。図２において、金属強磁性体層１のトンネル障壁層２との反対側はビット線ＢＬに接続されている。また、ハーフメタル強磁性体層３とセンス線ＳＬとの間には、ワード線ＷＬ１の電位によって制御されるＭＯＳトランジスタよりなるスイッチング素子ＳＷが接続されている。さらに、導電層５の絶縁層４との反対側には、ワード線ＷＬ２が接続されている。尚、ＭＲＡＭ装置においては、行方向に複数のワード線ＷＬ１及び複数のワード線ＷＬ２が設けられ、他方、列方向に複数のビット線ＢＬ及び複数のセンス線ＳＬが設けられ、行方向及び列方向の各交点に１つのセルが設けられている。スイッチング素子ＳＷ及びワード線ＷＬ１、ＷＬ２はＣＭＯＳ技術によって製造され、金属強磁性体層１、トンネル障壁層２、ハーフメタル強磁性体層３、絶縁層４は多層膜製造装置を用いたナノヘテロ構造として製造され、ビット線ＢＬ及びセンス線ＳＬはＣｕ配線技術等によって製造される。尚、ワード線ＷＬ２は選択セルに接続されればよいので、ワード線ＷＬ１に平行である必要はなく、ビット線ＢＬ、センス線ＳＬに平行でもよい。
【００１９】
金属強磁性体層１の自発磁化Ｍ１の方向は可変で、その書込み動作はワード線ＷＬ１の電位によってスイッチング素子ＳＷをオンにし、ＳＴＴを利用してビット線ＢＬとセンス線ＳＬとの間にスピン偏極した書込電流を流すことによって制御される。他方、メモリセルの読出し動作もスイッチング素子ＳＷをオンにすることによってビット線ＢＬとセンス線ＳＬとの間を流れる読出電流を検出することによって行われる。この場合、読出電流は書込電流より小さくし、誤書込動作を防止している。
【００２０】
図２においては、ワード線ＷＬ１の電位によってスイッチング素子ＳＷがオンとなると、バイアス電圧ＶＢ：
ＶＢ＝ＶＳＬ−ＶＷＬ２
但し、ＶＳＬはセンス線ＳＬの電位
ＶＷＬ２はワード線ＷＬ２の電位
が絶縁層４に印加される。このバイアス電圧ＶＢを用いてハーフメタル強磁性体層３のスピン分極率を変調する。
【００２１】
次に、図２のハーフメタル強磁性体層３のスピン分極率の変調について図３、図４、図５、図６のバンド図を参照して説明する。図２においては、金属強磁性体層１の磁化方向Ｍ１の上下方向と絶縁層４の印加電圧の正バイアス状態（ＶＢ＞０）／０を含む負バイアス状態（ＶＢ≦０）との組合せは以下の４通りである。尚、ハーフメタル強磁性体層３の磁化方向Ｍ３は常に上向きである。
ＡＰ−状態（図３）：磁化方向Ｍ１が下向き状態（ＭＴＪのＭ１、Ｍ３が反平行状態）かつ絶縁層４が０を含む負バイアス状態（ＶＢ≦０）である。
Ｐ−状態（図４）：磁化方向Ｍ１が上向き状態（ＭＴＪのＭ１、Ｍ３が平行状態）かつ絶縁層４が０を含む負バイアス状態（ＶＢ≦０）である。
ＡＰ＋状態（図５）：磁化方向Ｍ１が下向き状態（ＭＴＪのＭ１、Ｍ３が反平行状態）かつ絶縁層４が正バイアス状態（ＶＢ＞０）である。
Ｐ＋状態（図６）：磁化方向Ｍ１が上向き状態（ＭＴＪのＭ１、Ｍ３が平行状態）かつ絶縁層４が正バイアス状態（ＶＢ＞０）である。
【００２２】
図３、図４においては、絶縁層４中の負バイアス状態（ＶＢ＜０）による電界によってハーフメタル強磁性体層３のダウンスピンのバンド構造にバンドベンディングが誘起される。しかし、ハーフメタル強磁性体層３のダウンスピンのフェルミレベルＥＦでの状態密度Ｄ↓，３は、絶縁層４の負バイアス状態に依存せず、依然として０である。つまり、絶縁層４の負バイアス状態による変調はハーフメタル強磁性体層３のスピン分極率に発生しない。従って、電流のスピン偏極度はほとんど変化せず、ＳＴＴも変わらない。
【００２３】
他方、図５、図６においては、絶縁層４中の正バイアス状態（ＶＢ＞０）による電界によってハーフメタル強磁性体層３のダウンスピンのバンド構造にバンドベンディングが誘起される。この場合、絶縁層４の正バイアス状態に依存して、ハーフメタル強磁性体層３のダウンスピンのフェルミレベルＥＦでのスピン分極率変調度ｋで表される状態密度Ｄ↓，３＝ｋが発生する。つまり、絶縁層４の正バイアス状態によってハーフメタル強磁性体層３の絶縁層４側界面に少数スピンキャリアが誘起され、ハーフメタル強磁性体層３のスピン分極率は変調する。従って、電流のスピン偏極度は減少するので、ＳＴＴは減少する。 
【００２４】
図７におけるスピン分極率変調度ｋは絶縁層４のバイアス電圧ＶＢに応じた値である。この場合、バイアス電圧ＶＢが０または負のとき（ＶＢ≦０）にはコンダクタンス、つまり、スピン分極率Ｐは一定値である。従って、図７をバイアス電圧ＶＢで表すと、図８のごとくなり、この場合のスピン分極率Ｐは図９のごとくなる。
【００２５】
従って、書込み時に、ＶＢ＝ＶＢ１≦０たとえばＶＢ＝０Ｖとしてハーフメタル強磁性体層３のスピン分極率Ｐを１００％としてＳＴＴを大きくする。他方、読出し時に、ＶＢ＝ＶＢ２＞ＶＢ１、但し、ＶＢ２＞０とし、ハーフメタル強磁性体層３のスピン分極率Ｐを小さくしてＳＴＴを小さくする。これにより、読出し時の読出電流におけるＳＴＴ小さくすることにより読出し時の誤書込みを防止できる。
【００２６】
上述の実施の形態においては、５層ＭＴＪ素子は、垂直磁化方式を採用しているが、金属強磁性体層１及びハーフメタル強磁性体層３の材料を適宜選択することにより面内磁化方式を採用できる。
【００２７】
尚、本発明は上述の実施の形態の自明の範囲のいかなる変更も適用し得る。たとえば、フリー層として金属強磁性体層を用いているが、フリー層としてハーフメタル強磁性体層を用いてもよい。
【産業上の利用可能性】
【００２８】
本発明は磁気メモリ装置以外に磁気ヘッド、磁気センサ等にも利用できる。
【符号の説明】
【００２９】
１：金属強磁性体層
２：トンネル障壁層
３：ハーフメタル強磁性体層
４：絶縁層
５：導電層
Ｓ１：３層ＭＴＪ構造
Ｓ２：３層構造 
Ｓ３：５層ＭＴＪ素子
ＢＬ：ビット線 
ＳＬ：センス線
ＷＬ１、ＷＬ２：ワード線
ＳＷ：スイッチング素子
【図１】
0006436476.tif 000002
【図２】
0006436476.tif 000003
【図３】
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【図４】
0006436476.tif 000005
【図５】
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【図６】
0006436476.tif 000007
【図７】
0006436476.tif 000008
【図８】
0006436476.tif 000009
【図９】
0006436476.tif 000010