(57)【特許請求の範囲】
【請求項１】
格子状に配置され、それぞれ画素信号を出力する複数の画素と、
上記複数の画素を行毎に選択制御する順次走査装置と、
上記複数の画素から出力される複数の画素信号が供給される複数の垂直信号線と、
クロックが連続して入力され、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を、上位の第１のビット長のデジタル信号、および、下位の第２のビット長のデジタル信号に変換する、アナログ−デジタル変換装置と、
を具備し、
当該アナログ−デジタル変換装置は、
上記上位の第１のビット長のデジタル信号にアナログ−デジタル変換する第１のアナログ−デジタル変換装置と、
一端がグランド電位に設定されたキャパシタを有し、上記下位の第２のビット長のデジタル信号にアナログ−デジタル変換を行う第２のアナログ−デジタル変換装置と
を有し、
上記第１のアナログ−デジタル変換装置は、上記複数の画素から出力される上記複数の画素信号が供給される上記垂直信号線に接続され、上記キャパシタを放電させた状態で、所定の値から上記連続的に入力されるクロックに応答して所定の傾きで変化する参照信号が上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回るまでの期間、上記連続的に入力されるクロックを計数して、当該計数したクロック数を上記上位の第１のビット長のデジタル信号とし、
上記第２のアナログ−デジタル変換装置は、上記第１のアナログ−デジタル変換装置の変換動作後、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回った時点から次のクロックが立ち上がるまでの時点まで上記キャパシタに所定の電流を充電し、上記キャパシタに充電された信号に対応する信号を第２のビット長のデジタル信号としてアナログ−デジタル変換を行う、
固体撮像装置。
【請求項２】
上記アナログ−デジタル変換装置において、上記第２のアナログ−デジタル変換装置の後段に第３のアナログ−デジタル変換装置が接続され、
当該第３のアナログ−デジタル変換装置は、上記第２のアナログ−デジタル変換装置の変換動作後、上記第２のアナログ−デジタル変換装置に入力されるアナログ信号から上記第２のビット長のデジタル信号に対応したアナログ信号を減算した後、当該減算した信号を第３のビット長のデジタル信号としてアナログ−デジタル変換を行う、
請求項１に記載の固体撮像装置。
【請求項３】
上記アナログ−デジタル変換装置は全ビット長をｎビットのデジタル信号に変換し、
上記第１のアナログ−デジタル変換装置は、上記連続的に入力されるクロックを計数して上記第１のビット長として上位ｍビットのアナログ−デジタル変換を行い、
上記第２のアナログ−デジタル変換装置は、上記第２のビット長として、下位（ｎ−ｍ）ビット（ｍとｎは正の整数でｎ＞ｍとする）のアナログ−デジタル変換を行う、
請求項１に記載の固体撮像装置。
【請求項４】
上記第２のアナログ−デジタル変換装置は、さらに上記複数の垂直信号線に対応して列並列に備えられたコンパレータと、上記連続的に入力されるクロックを計数するカウンタを有し、
上記コンパレータの一方の入力端子には上記キャパシタに充電された電圧が入力され、他方の入力端子には所定の初期値から始まり上記クロックの入力に応答して変化する上記参照信号が入力され、上記コンパレータに入力された下位（ｎ−ｍ）ビットの画素出力信号と上記参照信号との大小関係が逆転したときに上記コンパレータの出力信号が変化し、上記下位（ｎ−ｍ）ビットの画素出力信号に応じたクロックの数を上記カウンタで計数し、当該計数したクロックの数に応じたデジタル値を上記第２のビット長さのデジタル信号として得る、
請求項３に記載の固体撮像装置。
【請求項５】
上記第１のアナログ−デジタル変換装置は、カウンタ・ランプ型のアナログ−デジタル変換装置である、
請求項１に記載の固体撮像装置。
【請求項６】
格子状に配置され、それぞれ画素信号を出力する複数の画素と、
上記複数の画素を行毎に選択制御する順次走査装置と、
上記複数の画素から出力される複数の画素信号が供給される複数の垂直信号線と、
クロックが連続して入力され、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を、全ビット長さがｎビットの（ｎは任意の正の整数）のデジタル信号に変換する、上記複数の垂直信号線に対応して列並列に配置された複数のアナログ−デジタル変換装置と、
を具備し、
上記複数のアナログ−デジタル変換装置のうち、
第１のアナログ−デジタル変換装置が、上記複数の画素から出力される上記複数の画素信号が供給される上記垂直信号線に接続され、所定の値から上記クロックの入力に応答して（補正４）所定の傾きで変化する参照信号が上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回るまでの期間上記連続的に入力されるクロックを計数して、当該計数した値を上位の第１のビット長のデジタル信号としてアナログ−デジタル変換し、
上記第１のアナログ−デジタル変換装置以外の他の第２のアナログ−デジタル変換装置が、一端がグランド電位に設定されたキャパシタを有し、順次、前段のアナログ−デジタル変換装置の変換動作後、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回った時点から次のクロックが立ち上がるまでの時点まで上記キャパシタに所定の電流を充電し、上記キャパシタに充電された信号に対応する信号を第２のビット長のデジタル信号としてアナログ−デジタル変換を順次行う、  ことを特徴とした、固体撮像装置。
【請求項７】
上記第１のアナログ−デジタル変換装置はカウンタ・ランプ型のアナログ−デジタル変換装置である、
請求項６に記載の固体撮像装置。
【請求項８】
上記第１のアナログ−デジタル変換装置の動作クロックの周期を、上記第２のアナログ−デジタル変換装置の動作クロックの周期より長くした、
請求項７に記載の固体撮像装置。
【請求項９】
格子状に配置され、それぞれ画素信号を出力する複数の画素と、上記複数の画素を行毎に選択制御する順次走査装置と、上記複数の画素から出力される複数の画素信号が供給される複数の垂直信号線と、クロックが連続して入力され、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を全ビット長さがｎビットの（ｎは任意の正の整数）のデジタル信号に変換するアナログ−デジタル変換装置と、を具備し、
上記アナログ−デジタル変換装置は、
上位ｍビットに変換する第１のアナログ−デジタル変換装置と、
下位（ｎ−ｍ）ビットに変換する第２のアナログ−デジタル変換装置と
を有し、
上記第１のアナログ−デジタル変換装置は、上記複数の垂直信号線に対応して、列並列に備えられた、コンパレータと、上記連続的に入力されるクロックを計数するカウンタとを有し、当該第１のアナログ−デジタル変換装置において、上記コンパレータの一方の入力端子には上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号が入力され、上記コンパレータの他方の入力端子には、所定の初期値から始まり、上記連続的に入力されるクロックに応答して値が変化する参照信号が入力され、上記コンパレータに入力された上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号と上記参照信号との大小関係が逆転したときに、上記コンパレータの出力信号が変化し、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号に応じた上記連続的に入力されるクロックの数を上記カウンタで計数し、当該計数したクロックの数に応じたデジタル値を得ることで上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号の上位ｍビットのアナログ−デジタル変換値が得られ、
上記第２のアナログ−デジタル変換装置は、上記複数の垂直信号線に対応して列毎に設けられ、かつ、一端がグランド電位に設定されたキャパシタを有し、当該第２のアナログ−デジタル変換装置において、上記上位ｍビット長のデジタル信号をアナログ信号に変換し、上記画素出力信号から上記上位ｍビットに対応した上記アナログ信号を減算した値に対応する信号を、上記コンパレータの出力信号が変化した時から、上記連続的に入力されるクロックの次の周期が始まるまでの期間、上記キャパシタに蓄積し、上記画素出力信号の下位（ｎ−ｍ）ビットに対応した信号をサンプリングする、
ことを特徴とする、固体撮像装置。
【請求項１０】
上記下位（ｎ−ｍ）ビットに変換する第２のアナログ−デジタル変換装置は、さらに上記複数の垂直信号線に対応して列並列に備えられた第２のコンパレータと、上記連続的に入力されるクロックを計数する第２のカウンタとを有し、
上記第２のコンパレータの一方の入力には上記サンプリングされた下位（ｎ−ｍ）ビットの画素出力信号が入力され、上記第２のコンパレータの他方の入力には上記参照信号が入力され、上記第２のコンパレータに入力された下位（ｎ−ｍビット）に対応する画素出力信号と上記参照信号との大小関係が逆転したときに上記第２のコンパレータの出力信号が変化することで、上記下位（ｎ−ｍ）のビット画素出力信号に応じた上記連続的に入力されるクロックの数を上記第２のカウンタで計数し、当該計数したクロックの数に応じたデジタル値を得ることで上記下位（ｎ−ｍ）ビットの画素出力信号をアナログ−デジタル変換をする、
請求項９に記載の固体撮像装置。
【請求項１１】
上記上位ｍビットに変換する第１のアナログ−デジタル変換装置の動作クロックの周期を、上記下位（ｎ−ｍ）ビット変換する第２のアナログ−デジタル変換装置の動作クロックの周期より長くした、
請求項１０に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の垂直信号線の出力に備えられた列並列型アナログ−デジタル変換装置において、素子精度を緩和し変換時間を短縮したデジタル−アナログ変換装置とそれを用いた固体撮像装置及び固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
従来の図８に示す列並列型のアナログ−デジタル変換装置を搭載した固体撮像装置４００は、一般的にはシングルスロープを用いたカウンタ・ランプ型のアナログ−デジタル変換装置を用いた例が多い。
図８に示すアナログ−デジタル変換装置の動作を図９のタイミングチャートを用いて説明する。外部からの光を光電変換により電気信号に変換する画素４１１−１１〜４１１−ｎｍが格子状に配列された画素アレイ４１０において、垂直選択回路４０１により、画素アレイ４１０のある行が選択されたとする。その行にある画素４１１−１１〜４１１−ｎｍから、画素アレイ４１０の列方向にある垂直信号線ｖｓｌ１〜ｖｓｌｍから画素の信号(以下、画素出力信号とする)が出力される。
この垂直信号線ｖｓｌ１〜ｖｓｌｍは列毎に設けられたコンパレータ４３１の一方の入力端子(正極側；または非反転入力端子)に接続されている。コンパレータ４３１のもう一方の入力端子(負極側；または反転入力端子)には別に設けられたクロック信号に応じたアナログ出力（電圧）が供給されるデジタル−アナログ変換装置４２０の出力ｎｓｌｏｐｅが接続されている。
つまり、垂直信号線ｖｓｌ１〜ｖｓｌｍからの画素出力信号がｎｓｌｏｐｅより小さい場合はコンパレータ４３１の出力ｎｃｏｍｐｏｕｔは“Ｌ”レベルになり、ｖｓｌ〜ｖｓｌｍからの画素出力信号がｎｓｌｏｐｅより大きい場合にはｎｃｏｍｐｏｕｔは“Ｈ”レベルになるとする。このｎｃｏｍｐｏｕｔはｎビットカウンタ４３２に接続され、クロック信号ｃｌｋに応じてカウント値を増減させる(図８ではクロックにより値が１ずつ減少している例である)。
カウンタ値はリセット信号ｒｓｔで初期値ｉｉｎｉｔをとり、ｎｃｏｍｐｏｕｔが“Ｈ”レベルになった時点でカウント値の増減を停止し、そのカウント値を保持している(図９での値ｉ)。このカウント値はｎビットカウンタ４３２のｎビット出力ｄａｔａ［ｎ−１：０］として出力され、他の列のカウンタ出力と合わせて順次出力される。
【０００３】
また、図１０に示すような他の列並列型のアナログ−デジタル変換装置５３０−１（〜５３０−ｍ）を搭載した固体撮像装置５００も提案されている。これはいわゆる逐次比較型と言われるアナログ−デジタル変換装置５３０−１（〜５３０−ｍ）を固体撮像装置５００に用いた例である。
まず、図１０に示す列並列型のアナログ−デジタル変換装置５３０−１（〜５３０−ｍ）の構成について説明し、次にそのアナログ−デジタル変換動作を図１１のタイミングチャートを用いて説明する。
垂直信号線ｖｓｌ１（〜ｖｓｌｍ）は、図８と同様にコンパレータ５３１の正極側に接続されている。
コンパレータ５３１の出力ｎｃｏｍｐｏｕｔはラッチ/ロジック回路５３２に接続されている。このラッチ/ロジック回路５３２からはキャパシタＣ（５３３−１）、Ｃ／２（５３３−２）、・・・、Ｃ／２ｎ（５３３−ｎ）の容量を持った複数のキャパシタの極板に接続されたスイッチ（５３４−１〜５３４−ｎ，５３５−１〜５３５−ｎ）のコントロール信号が出ていて、このスイッチ（５３４−１〜５３４−ｎ，５３５−１〜５３５−ｎ）はこの極板をｖｒｅｆ２もしくはグランドに接続する。これらのキャパシタＣ（５３３−１）、Ｃ／２（５３３−２）、・・・、Ｃ／２ｎ（５３３−ｎ）のもう一方の極板はコンパレータ５３１の負極側ｖｃｏｍｐに接続されている。また、コンパレータ５３１の負極側ｖｃｏｍｐと垂直信号線ｖｓｌ１〜ｖｓｌｍは、リセット信号ｒｓｔをコントロール信号に用いたスイッチ５３６，５３７を通じて、ｖｒｅｆ１に接続される。
次に、この逐次比較型アナログ−デジタル変換装置５３０−１（〜５３０−ｍ）の動作について説明する。
始めにリセット信号ｒｓｔが“Ｈ”レベルになったとき、コンパレータ５３１の負極側ｖｃｏｍｐと垂直信号線ｖｓｌが同じ電圧ｖｒｅｆ１になり、また全てのキャパシタＣ（５３３−１）、Ｃ／２（５３３−２）、・・・、Ｃ／２ｎ（５３３−ｎ）のコンパレータ（５３１）側と逆の極板の電圧をグランドにし、リセット動作を行う。
【０００４】
次に、画素５１１−１１〜５１１−ｎｍからの信号の読み出しを行うと、垂直信号線ｖｓｌ１（〜ｖｓｌｍ）のレベルはその信号の読み出しに応じた電圧になる。そこで、クロック信号ｃｌｋが“Ｈ”レベルのときに、キャパシタＣ（５３３−１）のコンパレータ（５３１）側と逆の極板に電圧ｖｒｅｆ２を印加するように、ラッチ/ロジック回路５３２からスイッチ（５３４−１）のコントロール信号を出力させる。
そうするとｖｃｏｍｐはｖｒｅｆ１＋ｖｒｅｆ２の電圧になり、ｎ−１ビット目のコンパレータ（５３１）の比較動作を行う。このとき、図１０の例ではｖｃｏｍｐよりもｖｓｌの電圧が高いため、コンパレータ５３１の出力は“Ｈ”レベルになる（時刻ｔ６）。そこで、クロック信号ｃｌｋが“Ｌ”レベルのときに、この値をｄａｔａ［ｎ−１］としてラッチしておく（時刻ｔ７）。
【０００５】
次に、クロック信号ｃｌｋが“Ｈ”レベルのときに（時刻ｔ８）、キャパシタＣ／２（５３３−２）のコンパレータ（５３１）側と逆の極板に電圧ｖｒｅｆ２を印加するように、ラッチ/ロジック回路５３２からスイッチ（５３４−２，５３５−２）のコントロール信号を出力する。そうするとｖｃｏｍｐはｖｒｅｆ１＋ｖｒｅｆ２／２の電圧になり、ｎ−２ビット目のコンパレータ（５３１）の比較動作を行う。
このとき、図１０の例ではｖｓｌより高くなるようにｖｃｏｍｐを設定し、ラッチ/ロジック回路５３２からスイッチ（５３４−２，５３５−２）のコントロール信号を出力させる。そうするとｖｃｏｍｐはｖｒｅｆ１＋ｖｒｅｆ２／２の電圧になり、ｎ−２ビット目のコンパレータ（５３１）の比較動作を行う。
このとき、図１０の例では垂直線信号ｖｓｌ１よりもｖｃｏｍｐの電圧が高いため、コンパレータ５３１の出力は“Ｌ”レベルになる。そこで、クロック信号ｃｌｋが“Ｌ”レベルのときにこの値をｄａｔａ［ｎ−２］としてラッチしておき（時刻ｔ９）、つぎにｃｌｋが“Ｈ”レベルになったときキャパシタＣ／２のコンパレータ（５３１）側と逆の極板をグランドに接続する。
以下同様にして、Ｃ／２ｎ（５３３−ｎ）まで動作させることで、ｎビットのｄａｔａ［ｎ−１：０］の値を確定させ、その後にデータ線を通じて値を転送する。これと類似の技術が特許文献１に開示してある。
【特許文献１】特開２００２−３４０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、図８に示すシングルスロープを用いたカウンタ・ランプ型のアナログ−デジタル変換装置では、アナログ−デジタル変換の精度を上げようとした場合、変換時間を増加させるか、クロック周波数を増加させなければならないという問題がある。例えば、ｎビットでのアナログ−デジタル変換に要するクロック数は、２n−１サイクルであり、これがｎ＋１ビットに拡張したとすると、２n+1−１サイクルとほぼ２倍のクロック数が必要になり、これを実現するには、２倍程度の変換時間を要するか、クロック周波数を２倍程度に増加させなければならず、前者では固体撮像装置の高フレームレート化、多画素化などの高速動作の妨げになり、後者では消費電力の増加や素子の高精度化を引き起こしてしまう。
また、図１０に示す逐次比較型のアナログ−デジタル変換装置では、アナログ−デジタル変換の精度を上げようとした場合に、カウンタ・ランプ型の様な変換時間の増加などの問題はないが、複数のキャパシタを用いていて、その加工精度がナログ−デジタル変換の精度に効いてくるため、ある程度キャパシタのレイアウトを大きくしなくてはならず、コストが増加してしまう問題を生じてしまう。
本発明の目的は、カウンタ・ランプ型の様な変換時間の増加や逐次比較型のレイアウト面積増加などの問題を解決し、素子精度を緩和するとともに変換時間を短縮する列並列型のアナログ−デジタル変換装置と、それを用いた固体撮像装置とその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、格子状に配置され、それぞれ画素信号を出力する複数の画素と、上記複数の画素を行毎に選択制御する順次走査装置と、上記複数の画素から出力される複数の画素信号が供給される複数の垂直信号線と、クロックが連続して入力され、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を、上位の第１のビット長のデジタル信号、および、下位の第２のビット長のデジタル信号に変換する、アナログ−デジタル変換装置と、を具備し、
当該アナログ−デジタル変換装置は、上記上位の第１のビット長のデジタル信号にアナログ−デジタル変換する第１のアナログ−デジタル変換装置と、一端がグランド電位に設定されたキャパシタを有し、上記下位の第２のビット長のデジタル信号にアナログ−デジタル変換を行う第２のアナログ−デジタル変換装置とを有し、
上記第１のアナログ−デジタル変換装置は、上記複数の画素から出力される上記複数の画素信号が供給される上記垂直信号線に接続され、上記キャパシタを放電させた状態で、所定の値から上記連続的に入力されるクロックに応答して所定の傾きで変化する参照信号が上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回るまでの期間、上記連続的に入力されるクロックを計数して、当該計数したクロック数を上記上位の第１のビット長のデジタル信号とし、
上記第２のアナログ−デジタル変換装置は、上記第１のアナログ−デジタル変換装置の変換動作後、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を越えるまたは下回った時点から次のクロックが立ち上がるまでの時点まで上記キャパシタに所定の電流を充電し、上記キャパシタに充電された信号に対応する信号を第２のビット長のデジタル信号としてアナログ−デジタル変換を行う、固体撮像装置が提供される。
また本発明によれば、格子状に配置され、それぞれ画素信号を出力する複数の画素と、上記複数の画素を行毎に選択制御する順次走査装置と、上記複数の画素から出力される複数の画素信号が供給される複数の垂直信号線と、クロックが連続して入力され、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号を全ビット長さがｎビットの（ｎは任意の正の整数）のデジタル信号に変換するアナログ−デジタル変換装置とを具備し、上記アナログ−デジタル変換装置は、上位ｍビットに変換する第１のアナログ−デジタル変換装置と、下位（ｎ−ｍ）ビットに変換する第２のアナログ−デジタル変換装置とを有し、上記第１のアナログ−デジタル変換装置は、上記複数の垂直信号線に対応して、列並列に備えられた、コンパレータと、上記連続的に入力されるクロックを計数するカウンタとを有し、当該第１のアナログ−デジタル変換装置において、上記コンパレータの一方の入力端子には上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした画素出力信号が入力され、上記コンパレータの他方の入力端子には、所定の初期値から始まり、上記連続的に入力されるクロックに応答して値が変化する参照信号が入力され、上記コンパレータに入力された上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号と上記参照信号との大小関係が逆転したときに、上記コンパレータの出力信号が変化し、上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号に応じた上記連続的に入力されるクロックの数を上記カウンタで計数し、当該計数したクロックの数に応じたデジタル値を得ることで上記垂直信号線からの出力信号もしくは当該出力信号をサンプリングした上記画素出力信号の上位ｍビットのアナログ−デジタル変換値が得られ、上記第２のアナログ−デジタル変換装置は、上記複数の垂直信号線に対応して列毎に設けられ、かつ、一端がグランド電位に設定されたキャパシタを有し、当該第２のアナログ−デジタル変換装置において、上記上位ｍビット長のデジタル信号をアナログ信号に変換し、上記画素出力信号から上記上位ｍビットに対応した上記アナログ信号を減算した値に対応する信号を、上記コンパレータの出力信号が変化した時から、上記連続的に入力されるクロックの次の周期が始まるまでの期間、上記キャパシタに蓄積し、上記画素出力信号の下位（ｎ−ｍ）ビットに対応した信号をサンプリングする、ことを特徴とする、固体撮像装置が提供される。
【発明の効果】
【０００８】
固体撮像装置の列並列型のアナログ-デジタル変換において、上位ｍビットと下位ｎ−ｍビットのアナログ-デジタル変換を分離することで、上位ｍビットは２ｍのオーダー程度、下位ｎ−ｍビットは２ｎ−ｍのオーダー程度の変換時間の短縮、素子精度の緩和が実現できる。
また、固体撮像装置の列並列型のアナログ-デジタル変換において、逐次比較型よりも面積が小さいが変換時間がかかるカウンタ・ランプ型のアナログ-デジタル変換の下位ｎ−ｍビットに対応した電圧をキャパシタに充電することでサンプリングを行い、別に設けられた下位ｎ−ｍビット用のアナログ-デジタル変換を行うことで、変換時間を短縮でき、さらにそのサンプリングされた電圧にはゲインがかかっていることから素子精度の緩和が実現できる。
【発明を実施するための最良の形態】
【０００９】
図１に、本発明の実施形態である列並列型のアナログ−デジタル変換装置を備えた固体撮像装置１００を示す。
固体撮像装置１００は、後述する画素部１０、上位ｍビットの第１のアナログ−デジタル変換装置２０、下位ｎ−ｍ（ｍ，ｎは正の任意の整数でｎ＞ｍとする）ビットの第２アナログ−デジタル変換装置３０、不図示のタイミング発生器、垂直選択回路１１、水平選択回路５０等で構成されている。
【００１０】
不図示のタイミング発生器は、固体撮像装置１００のセンサ外部から垂直同期信号、水平同期信号、センサ駆動用クロック、センサリセット用信号が入力される。タイミング発生器はこれらの入力信号により、垂直選択回路１１、水平選択回路５０、列並列ＡＤ変換部（第１と第２のアナログ−デジタル変換器２０，３０）を駆動するためのタイミング信号を生成する。
垂直選択回路１１はタイミング発生器から行情報を受け取り、行情報で指定した行のみを選択し、水平ラインを１行から順次選択する。
各画素は、画素部１０にｎ行ｍ列の行列（マトリックス）状に配置され、ＰＤ（ホト・ダイオード）、トランスファーゲート用ＭＯＳトランジスタ、ＦＤ（フローティング・ディフュージョン）、リセット用ＭＯＳトランジスタ、増幅用ＭＯＳトランジスタなどで構成されている。この増幅用ＭＯＳトランジスタの出力は垂直信号線に接続され、ＰＤで検出された画素（出力）信号が複数の垂直信号線を介して、複数の垂直信号線に対応して設けられた複数の列並列ＡＤ変換部に出力される。
列並列ＡＤ変換部は、第１のアナログ−デジタル変換（器）装置２０、デジタル−アナログ変換器４１−１〜４１−ｍ、加算器４２−１〜４２−ｍと第２のアナログ−デジタル変換(器)装置３０で構成されている。
第１のアナログ−デジタル変換器２０は列並列アナログ−デジタル変換器２１−１〜２１−ｍで構成され、垂直信号線ｖｓｌ１〜ｖｓｌｍから画素出力信号が供給される。
また、第２のアナログ−デジタル変換（器）装置３０は列並列アナログ−デジタル変換器３１−１〜３１−ｍで構成され、第１のアナログ−デジタル変換（器）装置３０の列並列アナログ−デジタル変換（器）装置２１−１〜２１−ｍと対に設けられている。
加算器４２−１〜４２−ｍに入力はデジタル−アナログ変換器４１−１〜４１−ｍの出力と垂直信号線ｖｓｌ１〜ｖｓｌｍにそれぞれ接続され、その出力は第２のアナログ−デジタル変換（器）装置３０を構成する列並列アナログ−デジタル変換器３１−１〜３１−ｍに接続される。
そして、第１のアナログ−デジタル変換装置２１−１〜２１−ｍと第２のアナログ−デジタル変換装置３１−１〜３１−ｍの出力はｄａｔａ[ｎ−１：０]のラインに接続される。
以下、列並列ＡＤ変換装置（第１のアナログ−デジタル変換装置２１−１〜２１−ｍと第２のアナログ−デジタル変換装置３１−１〜３１−ｍ）は各垂直線に接続された構成例について説明するが、列並列型アナログ−デジタル変換装置は必ずしも全ての垂直信号線に接続される構成の固体撮像装置に限定されるものではない。
例えば２列、３列毎に１個の列並列ＡＤ変換装置を設け、所定のタイミングで垂直信号線を切り替えてＡＤ変換装置に入力し、デジタル変換してそれぞれの画素のデジタル信号を導出しても良い。
【００１１】
垂直信号線ｖｓｌ１〜ｖｓｌｍから供給された画素信号は、第１のアナログ−デジタル変換装器（装置）２０に入力され、第２のアナログ−デジタル変換装器（装置）３０を介して画素部１０から出力された画素信号のアナログ信号をデジタル信号に変換する。
このアナログ−デジタル変換装置は少なくとも２個のアナログ−デジタル変換装置で構成され、初段の第１のアナログ−デジタル変換器２０で上位の所望ビットのアナログ−デジタル変換を行い、次にこの上位ｍビットをデジタル−アナログ変換器４１−１（〜４１−ｍ）でＤＡ（デジタル−アナログ）変換し、加算器４２−１（〜４２−ｍ）で垂直信号線ｖｓｌ１〜ｖｓｌｍから供給された画素信号との差分をとり、この差分に対して次段の第２のアナログ−デジタル変換器３０で２回目のアナログ−デジタル変換動作を行う。以下同様な動作を繰り返す。
上述した第１と第２のアナログ−デジタル変換器（２０，３０）のアナログ−デジタル変換方式は色々な変換方式があり、本実施形態においては変換方式が限定されるものではない。
【００１２】
水平選択回路５０は、複数の垂直信号線ｖｓｌ１〜ｖｓｌｍに対応して、列方向に配列された列並列アナログ−デジタル変換装置（第１のアナログ−デジタル変換器２０、第２のアナログ−デジタル変換器３０）に接続され、上記タイミング発生器から出力されたクロック信号に同期して所定のタイミングで列並列型のアナログ−デジタル変換装置を順次選択して、各列の画素出力信号のデジタル変換されたデータを導出する。
【００１３】
次に、図１に示した固体撮像装置１００の一つの実施形態として２段構成のアナログ−デジタル変換(器)装置について説明する。画素部１０から出力された画素出力信号は垂直信号線を介して、列並列毎に設けられたｎビットのアナログ−デジタル変換装置２０，３０へ入力される。このｎビットのアナログ−デジタル変換装置は上位ｍビットと下位ｎ−ｍビットのアナログ−デジタル変換装置で構成される。
上位ｍビットの第１のアナログ−デジタル変換(器)装置２０と下位ｎ−ｍビットの第２のアナログ−デジタル変換（器）装置３０の構成は限定されるものでなく、例えば全並列型アナログ−デジタル変換装置、直並列アナログ−デジタル変換装置、カウンタ・ランプ型アナログ−デジタル変換装置、逐次比較型アナログ−デジタル変換装置などであっても良く、さらにこれらを組み合わせたものであっても良い。
【００１４】
また、画素出力信号の下位ｎ−ｍビットをアナログ−デジタル変換する第２のアナログ−デジタル変換（器）装置３０の方式は色々ある。上位ｍビットの第１のアナログ-デジタル変換装置２０で得られたデジタル信号をアナログ信号に変換して上記画素入力信号と減算して、この減算されたアナログ信号を別に設けられた下位ｎ−ｍビットの第２のアナログ−デジタル変換装置３０でアナログ−デジタル変換することで、画像出力信号の下位ｎ−ｍビットのデータを得る。
この結果、（アナログ）画像出力信号をｎビットにアナログ-デジタル変換したデジタルデータを得ることができる。
そして、上位ｍビットの第１のアナログ−デジタル変換装置２０と下位ｎ−ｍビットの第２のアナログデジタル変換装置３０から出力されたデジタルデータを合成して、ｎビットのデジタル画像データとして出力する。
ここでは２段構成のアナログ−デジタル変換装置の例を示したが、２段構成に限定されるものではなく、３段、４段、・・・、ｎ段構成のアナログ−デジタル変換装置であっても良い。
【００１５】
上述したアナログ−デジタル変換装置を用いた固体撮像装置は、例えば２段構成とした場合、上位ｍビット第１のアナログ-デジタル変換で得られた画素出力信号を用いて、あるレベル以下の信号のみ下位ｎ−ｍビットの第２のアナログ-デジタル変換を行うことで、光ショット雑音の少ない低照度の画素出力信号には高精度のアナログ-デジタル変換を行い、光ショット雑音の大きい高照度の画素出力信号に対しては低精度のアナログ-デジタル変換を行うことで、低消費電力を実現した固体撮像装置が実現できる。
また、固体撮像装置の列並列型のアナログ-デジタル変換装置において、逐次比較型よりも面積が小さいが変換時間がかかるカウンタ・ランプ型を用いたアナログ-デジタル変換装置を用いているにも係わらず、変換時間を大幅に短縮した固体撮像装置が実現できる。
この２段構成のアナログ−デジタル変換装置の適用例として、例えば画像を撮像する際のモニターなどアナログ-デジタル変換には上位ｍビットのみのアナログ-デジタル変換を使用し、実際の画像の撮像など高精度が要求される場合には、下位ｎ−ｍビットのアナログ-デジタル変換も使用することで、高速なモニターや低消費電力を実現した固体撮像装置が実現できる。
【００１６】
次に、図２にアナログ−デジタル変換装置２２０−１〜２２０−ｍで構成される固体撮像装置２００の構成例を示す。
図２のアナログ−デジタル変換装置２２０−１（〜２２０−ｍ）は、画素（アレイ）部に垂直方向に繰り返し配された垂直信号線ｖｓｌ１〜ｖｓｌｍから取り出したアナログの画素出力信号をデジタル信号（データ）に変換する、上位、下位の２個のアナログ−デジタル変換装置２２０−１（〜２２０−ｍ）で構成された例である。
またこの上位、下位の２個のアナログ−デジタル変換装置で構成されたアナログ−デジタル変換装置２２０−１（〜２２０−ｍ）は、各垂直信号線ｖｓｌ１〜ｖｓｌｍの出力が上位ｍビットのアナログ−デジタル変換器の入力に接続され、この上位ｍビットのアナログ−デジタル変換器の出力がＤＡ変換された値と垂直信号線ｖｓｌ１〜ｖｓｌｍから取り出したアナログの画素出力信号である入力画素信号との差が処理された後、下位ｎ−ｍビットのアナログ−デジタル変換装置に入力され、そこで下位のアナログ−デジタル変換動作が行われ、その結果として画素のデジタルデータ（信号）が出力される。
さらに具体的には、上位ｍビットのアナログ−デジタル変換装置にカウンタ・ランプ型のアナログ−デジタル変換器を適用でき、下位ｎ−ｍビットアナログ−デジタル変換装置の変換方式はここでは限定されない。
【００１７】
アナログ−デジタル変換装置２２０−１（〜２２０−ｍ）の上位ｍビットのためのアナログ−デジタル変換装置は、主にコンパレータ（比較器）２０１とｍビットカウンタ（計数器）２０２で構成され、また下位ｎ−ｍビットのためのアナログ−デジタル変換装置は下位ｎ−ｍビットのアナログ信号を発生するためのステートマシン２０３、下位アナログ信号電圧発生部２０４などで構成される減算部、（ｎ−ｍ）ビットアナログ−デジタル変換装置２０９等で構成されている。
上位ｍビットのアナログ−デジタル変換装置において、コンパレータ２０１の反転入力端子は、参照信号ｍｓｌｏｐｅ供給ラインｌ１に接続され、非反転入力端子は垂直信号線ｖｓｌ１（〜ｖｓｌｍ）に接続され、出力端子はｍビットカウンタ２０２の入力に接続される。このｍビットカウンタ２０２には計数やリセット用のクロックｃｌｋが供給される。またコンパレータ２０１の出力端子は、下位ｎ−ｍビットアナログ−デジタル変換装置の一部を構成するステートマシン２０３の入力に接続される。ｍビットカウンタ２０２の出力はｄａｔａ［ｎ−１：０］ライン（ｌ５）に接続され、上位ｍビットのデジタルデータを出力する。
【００１８】
下位ｎ−ｍビットアナログ−デジタル変換装置において、ステートマシン２０３の入力にクロックｃｌｋ供給ラインｌ２、リセット信号ｒｓｔの供給ラインｌ３、コンパレータ２０１の出力端子がそれぞれ接続される。
ステートマシン２０３の電流スイッチ信号ｃｕｒｓｗは、下位アナログ信号電圧発生部２０４を構成するＮチャンネルＦＥＴ２０６のゲートに接続され、放電制御用の直流スイッチ信号ｄｃｓｗはＮチャンネルＦＥＴ２０７のゲートに接続される。
下位アナログ信号電圧発生部２０４を構成するＰチャンネルＦＥＴ２０５のソースは基準電位（電源）Ｖｒｅｆ供給ライン１４に接続され、ゲートはラインｌ４とＰチャンネルＦＥＴ２１０のゲートとドレインに接続され、ドレインはＮチャンネルＦＥＴ２０６のドレインに接続される。
下位アナログ信号電圧発生部２０４を構成するＰチャンネルＦＥＴ２１０のソースは基準電位（電源）供給ライン１４に接続され、ゲートとドレインは定電流源２１１の一方の端子に接続され、この定電流源の他方の端子はグランドに接続される。
下位アナログ信号電圧発生部２０４を構成するＮチャンネルＦＥＴ２０６のソースはキャパシタＣ１（２０８）の一方の端子に接続され、またＮチャンネルＦＥＴ２０７のドレインに接続される。ＮチャンネルＦＥＴ２０７のソースはグランドに接続される。キャパシタＣ１の一方の端子は（ｎ−ｍ）ビットアナログ−デジタル変換装置２０９の入力端子に接続され、他方の端子はグランドに接続される。
下位（ｎ−ｍ）のビットアナログ−デジタル変換装置２０９の出力端子はｄａｔａ［ｎ−１：０］ラインｌ５に接続され、下位ビットｄａｔａ［ｎ−ｍ：０］のデータを出力する。
【００１９】
次に、下位（ｎ−ｍ）ビットのアナログ−デジタル変換装置に用いられるステートマシン２０３の動作について図３を用いて説明する。
図３（ａ）に示すように、ステートマシン２０３にリセット信号ｒｓｔが供給されると、キャパシタＣ１放電制御用の直流スイッチ信号ｄｃｓｗが“Ｈ”レベルになり、キャパシタＣ１（２０８）に充電されていた電荷が放電され、またｍビットカウンタ２０２がリセットされる。そして、クロックｃｌｋに同期してｍビットカウンタ２０２のカウント動作が開始され、減算のカウントの上位ｍビットの変換動作が行われ、また参照信号ｍｓｌｏｐｅの電圧がクロックｃｌｋに伴い所定電圧からリニアに減衰する。
参照信号ｍｓｌｏｐｅの電圧と垂直信号線ｖｓｌ１〜ｖｓｌｍから取り出したアナログの画素出力信号の電圧がコンパレータ２０１で比較され、参照信号ｍｓｌｏｐｅの電圧が垂直信号線ｖｓｌ１〜ｖｓｌｍから取り出したアナログの画素出力信号の電圧以下になると、ｍビットカウンタ２０２のカウンタ動作は停止する。ステートマシン２０３の放電制御用の直流スイッチ信号ｄｃｓｗが“Ｌ”レベルになるとキャパシタＣ１（２０８）は放電を止め、これと同時に電流スイッチ信号ｃｕｒｓｗが“Ｈ”レベルになるので定電流源２１１と同じ電流ｉがキャパシタＣ１（２０８）に充電される。
次のクロック（時刻ｔ６のｃｌｋ）の立ち上がりで電流スイッチ信号ｃｕｒｓｗが“Ｌ”レベルとなりＮチャンネルＦＥＴ２０６がＯＦＦ（オフ）に設定され、キャパシタＣ１（２０８）に充電された電荷が保持される。この保持された電荷は、次のリセット信号ｒｓｔが入力されるまで維持される。このステートマシン２０３の一連の動作を図３（ｂ），（ｃ）に示す。
【００２０】
次に、図２に示すアナログ−デジタル変換装置２２０−１（〜２２０−ｍ）の動作を図４のタイミングチャートを用いて説明する。
図４のタイミングチャートにおいて、時刻ｔ１でリセット信号ｒｓｔがステートマシン２０３並びにｍビットカウンタ２０２に供給され、リセット動作が行われる。また、ステートマシン２０３から出力された放電制御用の直流スイッチ信号ｄｃｓｗは時刻ｔ１から時刻ｔ５まで“Ｈ”レベルを維持し、この直流スイッチ信号ｄｃｓｗの“Ｈ”レベルの信号がＮチャンネルＦＥＴ２０７のゲートに印加されＦＥＴ２０７が導通するので、キャパシタＣ１（２０８）の電荷が放電し、その電位が時刻ｔ５まで維持される。
リセット信号ｒｓｔの立ち下がり時刻ｔ２に同期してｍビットカウンタ２０２はカウント動作を開始し、またクロックｃｌｋに伴い参照信号ｍｓｌｏｐｅの電圧が直線的に減少する。コンパレータ２０１の反転入力端子に入力された参照信号ｍｓｌｏｐｅ（信号）が非反転入力端子に入力された画素出力信号（垂直信号線ｖｓｌ１から取り出したアナログの画素出力信号）と比較され、参照信号ｍｓｌｏｐｅが垂直信号線ｖｓｌ１の画素信号レベル以下になるとコンパレータ２０１の出力端子から“Ｈ”レベルのパルスであるコンパレータ結果信号ｍｃｏｍｐｏｕｔが出力され（時刻ｔ５）、以下リセット（ｒｓｔ）されるまでこの“Ｈ”レベルは維持される。
ｍビットカウンタ２０２はクロックｃｌｋが立ち上がった時刻ｔ４で動作を終了する。このｍビットカウンタ２０２のカウント方式はＵＰ、ＤＯＷＮのカウンタ動作があるがいずれでも良い。
その後、ｍビットカウンタ２０２のカウント値は上位ｍビットバイナリーデータとしてｄａｔａ［ｎ−１：ｎ−ｍ］がｄａｔａライン（ｌ５）へ出力される。
【００２１】
一方、ステートマシン２０３の放電制御用の直流スイッチ信号ｄｃｓｗは、参照信号ｍｓｌｏｐｅと垂直信号線ｖｓｌ１の画素出力信号レベルが反転（クロス）した時刻ｔ５で“Ｈ”レベルから“Ｌ”レベルへ変化し、ＮチャンネルＦＥＴ２０７をＯＦＦ（オフ）する。その結果キャパシタＣ１（２０８）の放電を終了する。
時刻ｔ５で、電流スイッチ信号ｃｕｒｓｗが“Ｌ”レベルから“Ｈ”レベルへ変化し、この“Ｈ”レベルを維持し、次のクロックｃｌｋの立ち上がり時刻ｔ６で”Ｌ“レベルへ変化する。
すなわち、時刻ｔ５から次のクロックｃｌｋの立ち上がり時刻ｔ６までの期間、ＰチャンネルＦＥＴ２０５とＮチャンネルＦＥＴ２０６を介してキャパシタＣ１（２０８）に電流ｉが充電されることにより（図４ｂ）、仮の下位ｎ−ｍビット変換を行うためのアナログ信号が発生される。
キャパシタＣ１（２０８）に供給される電流値はＰチャンネルＦＥＴ２１０とＰチャンネルＦＥＴ２０５で構成されるカレントミラー回路により定電流源（２１１）で発生する電流ｉと同じであるので、この定電流源２１１の電流値ｉを所望の値に設定し、時刻ｔ５から時刻ｔ６期間に蓄積されて得られる電圧値を任意に設定でき、キャパシタＣ１（２０８）にサンプリングされた電圧にゲイン（利得）を掛けることができ、素子精度の緩和が実現できる。
【００２２】
ここで、上位ｍビットカウンタ２０２のカウンタ動作はクロックｃｌｋに応じて行われているので、この上位ｍビットの１ＬＳＢ（Least Significant Bit)は１クロックｃｌｋの周期に対応する。下位ｎ−ｍビットの値は時刻（ｔ４〜ｔ５）期間ｔcにキャパシタＣ１（２０８）に充電された電荷量であるが、コンパレータ２０１の入力信号である参照信号ｍｓｌｏｐｅと、垂直信号線ｖｓｌ１から取り出したアナログの画素出力信号との比較結果を判別できるのは、両信号のレベルが反転する時刻（ｔ５）であるので、時刻ｔ５以後の期間である。
従って、実際測定できるのは、１クロック周期ｔclkから、クロックｃｌｋが立ち上がった電流スイッチ信号ｃｕｒｓｗが立ち上がる間の、ｔc期間を減算した期間、キャパシタＣ１（２０８）に電流を充電して得られる電圧値（Ｖｂ）である。１クロック期間ｔclk（時刻ｔ４から時刻ｔ６期間）にキャパシタＣ１に電流が充電された結果発生する電圧（図４においてＶａ＋Ｖｂの電圧）から測定電圧（Ｖｂ）を減算すると真の下位ｎ−ｍビットの値に対応するアナログ信号（Ｖａ）が得られる。
【００２３】
具体的には、下位ｎ−ｍビットのアナログ−デジタル変換装置は、１クロック期間（ｔclk−ｔc）にキャパシタＣ１に発生するアナログ信号Ｖｂをデジタル信号に変換しているので、（ｎ−ｍ）ビットのデータのフルスケール（Ｖａ＋Ｖｂ）に対応するデジタルデータからキャパシタ出力信号ｃａｐｏｕｔ（Ｖｂ）に対応するデジタル値を減算したデータ（Ｖａに対応）となる。
【００２４】
ｎ−ｍビットアナログ−デジタル変換装置２０９で下位ｎ−ｍビットのアナログ−デジタル変換動作が行われた後、ｄａｔａ［ｎ−ｍ−１：０］の画像データがｄａｔａ［ｎ−１：０］ライン（ｌ５）に出力される。
この下位のｎ−ｍビットアナログ−デジタル変換装置２０９の変換方式は並列方式、カウンタ・ランプ方式、逐次変換方式等いろいろな方式を適用することができる。
上位ｍビットのデータと下位ｎ−ｍビットのデータが合成された後、水平選択回路で、上述した垂直信号線（ｖｓｌ１〜ｖｓｌｍ）に接続されたｎビットアナログ−デジタル変換装置２２０−１〜２２０−ｍが順次選択され、デジタルデータが導出される。
【００２５】
このように図４のタイミングチャートで示すような変換動作を行うことで、上位ｍビットのアナログ−デジタル変換に要する変換時間が２m-1サイクルとなり、例えば後段の下位（ｎ−ｍ）ビットのアナログ-デジタル変換を２n-m−１サイクルで行ったとしても、図８に示すアナログ−デジタル変換変換装置４３０−１(〜４３０−ｍ)に比べて、変換時間が大幅に短縮できる。
例えばｎ＝１２、ｍ＝８とすると、図８では２12−１＝４０９５サイクルかかるのに対し、図５では２8−１＋２12-8−１＝２７０サイクルでアナログ−デジタル変換が行える。
また、ｎビットのアナログ−デジタル変換では時間精度や素子精度が２n-1のオーダー程度必要であったが、上位ｍビットと下位（ｎ−ｍ）ビットのアナログ−デジタル変換を分離することで、上位ｍビットは２mのオーダー程度、下位ｎ−ｍビットは２n-mのオーダー程度ですみ素子の精度を緩和することができる
さらに、下位アナログ−デジタル変換装置に供給するアナログ信号（電圧）であるキャパシタ出力信号ｃａｐｏｕｔは電流源２１１の電流をｉとしたときに、下記式で規定した値となる。
【００２６】
［数１］
ｃａｐｏｕｔ＝（ｉ／Ｃ１）＊ｔc
（ここで＊印は乗算記号を表す）
電流ｉとキャパシタＣ１の値を適切に選べば、キャパシタ出力電圧ｃａｐｏｕｔは期間ｔcに対して増幅したことになり、このことも下位（ｎ−ｍ）ビットのアナログ−デジタル変換する際の素子精度などを緩くし、変換精度を向上させることができる。また、上位ｍビットと下位（ｎ−ｍ）ビットとすることにより、アナログ−デジタル変換装置に使用する素子数を減らすことにより、チップ面積を小さくできるなどの利点がある。
【００２７】
次に図５に他の実施形態例であるアナログ−デジタル変換装置３３０−１（〜３３０−ｍ）を用いた固体撮像装置３００を示す。
アナログ−デジタル変換装置３３０−１（〜３３０−ｍ）は、図２に示したアナログ−デジタル変換装置２２０−１(〜２２０−ｍ)の下位ｎ−ｍビットを上位ｍビットのカウンタ・ランプ型のアナログ−デジタル変換装置と同じ構成を採用した実施形態例である。
【００２８】
図５に示す固体撮像装置３００は、各垂直信号線に接続された複数のアナログ−デジタル変換装置３３０−１〜３３０−ｍで構成される。図５のアナログ−デジタル変換装置３３０−１（〜３３０−ｍ）の構成の上位ｍビットのアナログ−デジタル変換装置は図２と同様に、コンパレータ３０１の反転入力端子は第１の参照信号ｍｓｌｏｐｅ供給ラインｌ１に接続され、非反転入力端子は垂直信号線ｖｓｌ１（〜ｖｓｌｍ）に接続され、出力端子はｍビットカウンタ３０２の入力に接続される。このｍビットカウンタ３０２には計数やリセット用のクロックｃｌｋが供給され、ｍビットカウンタ３０２の出力はｄａｔａ［ｎ−１：０］ライン（ｌ６）に接続されて、上位ｍビットのデジタルデータが出力される。
【００２９】
下位（ｎ−ｍ）ビットのアナログ−デジタル変換装置において、ステートマシン３０３の入力端子は、クロックｃｌｋライン（ｌ２）、リセット信号ｒｓｔライン（ｌ３）、コンパレータ３０１の出力端子がそれぞれ接続される。
ステートマシン３０３の電流スイッチ信号ｃｕｒｓｗはＮチャンネルＦＥＴ３０６のゲートに接続され、直流スイッチ信号ｄｃｓｗはＮチャンネルＦＥＴ３０７のゲートに接続される。
ＰチャンネルＦＥＴ３０５のソースは基準電位（電源）ライン１４に接続され、ゲートはラインｌ４とＰチャンネルＦＥＴ３１０のゲートとドレインに接続され、ドレインはＮチャンネルＦＥＴ３０６のドレインに接続される。
ＰチャンネルＦＥＴ３１０のソースは基準電位（電源）ライン１４に接続され、ゲートとドレインは定電流源３１１の一方の端子に接続され、この定電流源３１１の他方の端子はグランドに接続される。
ＮチャンネルＦＥＴ３０６のソースはキャパシタＣ１（３０８）の一方の端子に接続され、またＮチャンネルＦＥＴ３０７のドレインに接続される。ＮチャンネルＦＥＴ３０７のソースはグランドに接続される。キャパシタの一方の端子（ｃａｐｏｕｔ）は第２コンパレータ３２０の非反転入力端子に接続され、他方の端子はグランドに接続される。
第２コンパレータ３２０の反転入力端子は第２参照信号ｎｍｓｌｏｐｅ供給ラインｌ５に接続され、出力端子は（ｎ−ｍ）ビットカウンタ３２１の入力に接続される。またこの（ｎ−ｍ）ビットカウンタ３２１には、クロックｃｌｋが入力され、出力端子はｄａｔａ［ｎ−１：０］ラインｌ５に接続され、クロックｃｌｋを計数した下位ビットｄａｔａ［ｎ−ｍ−１：０］のデータが出力される。
【００３０】
次に、アナログ−デジタル変換装置３３０−１（〜３３０−ｍ）の動作を図６のタイミングチャートを用いて説明する。
画素からの出力信号は垂直信号線ｖｓｌ（〜ｖｓｌｍ）を介して、複数の垂直信号線ｖｓｌ〜ｖｓｌｍに対応して列並列に設けられたｎビットのアナログ−デジタル変換装置へ入力される。このｎビットのアナログ−デジタル変換装置は上位ｍビットと下位（ｎ−ｍ）ビットのアナログ−デジタル変換装置に分かれていて、上位ｍビットのアナログ−デジタル変換は、列並列に備えられたコンパレータ３０１とｍビットカウンタ３０２により、コンパレータ３０１の一方の入力端子には垂直信号線ｖｓｌ〜ｖｓｌｍからの画素出力信号が入力され、他方の入力端子にはデジタル−アナログ変換装置からの参照信号ｍｓｌｏｐｅが入力され、参照信号ｍｓｌｏｐｅがある初期値から始まり、クロックｃｌｋの入力によりその参照信号ｍｓｌｏｐｅの値が変化し、その際にコンパレータ３０１に入力された画素出力信号と参照信号ｍｓｌｏｐｅとの大小関係が逆転したときに、コンパレータ３０１の結果信号ｍｃｏｍｐｏｕｔが変化することで、画素出力信号に応じたクロック数をｍビットカウンタ３０２でカウントし、クロック数に応じたデジタル値を得ることで画素出力信号の上位ｍビットデータｄａｔａ[ｎ−１：ｎ−ｍ]を得る。
【００３１】
次に下位（ｎ−ｍ）ビットのアナログ−デジタル変換動作について説明する。
上位ｍビットアナログ−デジタル変換用のコンパレータ３０１の入力側で参照信号ｍｓｌｏｐｅが垂直信号線ｖｓｌ１（〜ｖｓｌｍ）から出力される画素信号より小さくなると、出力端子からパルスの結果信号ｍｃｏｍｐｏｕｔが出力され、ステートマシン３０３に供給される。
時刻ｔ５でステートマシン３０３から出力される電流スイッチ信号ｃｕｒｓｗが“Ｈ”レベルとなり、ＮチャンネルＦＥＴ３０６のゲートに供給され、ＦＥＴ３０６が導通するとキャパシタＣ１（３０８）に電流が流れ始め、次のクロックｃｌｋの立ち上がり時刻ｔ６まで充電する。
このキャパシタＣ１（３０８）は、あらかじめリセットしておく必要があるため、キャパシタＣ１（３０８）のリセット及び充電をコントロールするステートマシンが列毎に設けられている。このステートマシンの動作は前述したように図３で示した通であり、ここではその説明は省略する。
１クロックｃｌｋが下位（ｎ−ｍ）ビットのフルスケール（Ｖａ＋Ｖｂ）に対応し、真の下位（ｎ−ｍ）ビットの値は時刻ｔ４から時刻ｔ５までの期間に対応する電圧（Ｖａ）である。
しかし実際測定できるのはコンパレータ３０１の出力が“Ｈ“レベルになった時刻ｔ５から次のクロックの立ち上がり時刻ｔ６までの期間に対応する電圧（Ｖｂ）であり、キャパシタＣ１（３０８）に充電された電荷量すなわち電圧（Ｖｂ）をデジタル変換し、この値を（Ｖａ＋Ｖｂ）のデジタル値から減算して真のデジタル値Ｖａを求める。
【００３２】
キャパシタＣ１（３０８）に充電された電圧（ｃａｐｏｕｔ）はコンパレータ３２０の非反転入力端子に供給され、一方この反転入力端子にはラインｌ５を介して第２参照信号ｎｍｓｌｏｐｅが供給されるとともに、所定のタイミングでクロックｃｌｋに同期してｎ−ｍビットカウンタ３２１は計数動作を開始する。
キャパシタＣ１（３０８）の出力電圧ｃａｐｏｕｔが第２参照信号ｎｍｓｌｐｏｅ電圧より高くなるとコンパレータ３２０の出力から“Ｈ”レベルのパルスが出力され、ｎ−ｍビットカウンタ３２１に供給され、ｎ−ｍビットカウンタ３２１は計数動作を終了する。この計数値は図６に示す電圧Ｖｂに対応し、フルスケールに対応するデジタル値からこのＶｂのデジタル値を減算することにより、電圧Ｖａに対応する真のｎ−ｍビットのデジタルデータがｄａｔａ[ｎ−ｍ−１：０]得られる。
【００３３】
その後、この下位（ｎ−ｍ）ビットのデジタルデータｄａｔａ[ｎ−ｍ−１：０]はｄａｔａ[ｎ−１：０]に転送され、上位ｍビットデータと合成されてトータルｎビット精度のアナログ−デジタル変換されたデータを導出する。
【００３４】
このように、上位ｍビットのデジタル信号及び、下位（ｎ−ｍ）ビットに対応したデジタル信号の画素出力信号をサンプリングするまでの動作は図１および図３と基本的に同じである。
このサンプリングした下位（ｎ−ｍ）ビットに対応した画素出力信号を、アナログ−デジタル変換する際に、上位ｍビットと同様にカウンタ・ランプ型の列並列型アナログ−デジタル変換装置で行っている。このとき、上位ｍビットのカウンタ・ランプ型のアナログ−デジタル変換装置とは別に列毎にコンパレータを設け、そのコンパレータに対しアナログ−デジタル変換の出力ｎｍｓｌｏｐｅを入力することで、キャパシタの電圧ｃａｐｏｕｔをアナログ−デジタル変換する。従って、前述のように大幅な変換時間の短縮や素子精度の緩和が行える。
また、このｎビットアナログ−デジタル変換装置は、各列毎に必ずしも設ける必要はなく、例えば２列、３列毎に１個用いて、所定のタイミングで切り替えて２、３画素のデジタル信号をそれぞれ出力しても良い。
【００３５】
次に、本発明の他の実施形態例のアナログ−デジタル変換装置について図７を用いて説明する。
図７に示すアナログ−デジタル変換装置と図５に示すアナログ−デジタル変換装置３３０−１（３３０−ｍ）との相違は、上位ｍビットのアナログ−デジタル変換装置に供給されるクロックｃｌｋと下位ｎ−ｍビットのアナログ−デジタル変換装置に供給されるクロックの周期が異なることである。この上位ｍビットのアナログ−デジタル変換装置に供給されるクロック周期を、たとえば下位ビットのクロック周期より長く設定する。
上位ｍビットの変換時間において、参照信号ｍｓｌｏｐｅと垂直信号線ｖｓｌ１（〜ｖｓｌｍ）から出力された画素出力信号がコンパレータで比較され、時刻ｔ５でその大きさが反転しコンパレータの出力からパルスの信号ｍｃｏｍｐｏｕｔが出力される。
パルス信号ｍｃｏｍｐｏｕｔの“Ｈ”レベルの立ち上がりの時刻ｔ５に同期してステートマシンの電流スイッチ信号ｃｕｒｓｗが“Ｌ”レベルから“Ｈ”レベルに変化し、このレベルを次のクロック時刻ｔ６まで維持し、キャパシタに所定量の電流を充電し、下位（ｎ−ｍ）ビットのアナログ−デジタル変換装置に入力するアナログ電圧をサンプリングする。
下位（ｎ−ｍ）ビットのアナログ−デジタル変換動作は図５と同様であるので、ここでは省略する。
このように、下位（ｎ−ｍ）ビットのフルスケールに相当する１クロックｃｌｋの周期ｔclkを下位アナログ−デジタル変換装置の動作クロックより長く設定することにより、参照信号ｍｓｌｏｐｅと垂直信号線ｖｓｌ１（〜ｖｓｌｍ）のレベルとクロスする点から次のクロック（時刻ｔ６）までの期間を長く設定することができる。
この結果、キャパシタに電流を充電する期間ｔclk−ｔcを図５と比較して長くできかつキャパシタに充電される電圧も大きくできるので、精度良く下位（ｎ−ｍ）ビットのデジタル変換動作を行うことができる。
【００３６】
以上述べたように、固体撮像装置の列並列型のアナログ-デジタル変換において、上位ｍビットと下位ｎ−ｍビットのアナログ-デジタル変換を分離することで、上位ｍビットは２ｍのオーダー程度、下位ｎ−ｍビットは２ｎ−ｍのオーダー程度の変換時間の短縮、素子精度の緩和が実現できる。
また、固体撮像装置の列並列型のアナログ-デジタル変換において、逐次比較型よりも面積が小さいが変換時間がかかるカウンタ・ランプ型のアナログ-デジタル変換の下位ｎ−ｍビットに対応した電圧をキャパシタに充電することでサンプリングを行い、別に設けられた下位ｎ−ｍビット用のアナログ-デジタル変換を行うことで、変換時間を短縮でき、さらにそのサンプリングされた電圧にはゲインがかかっていることから素子精度の緩和が実現できる。
固体撮像装置の列並列型のアナログ-デジタル変換において、逐次比較型よりも面積が小さいが変換時間がかかるカウンタ・ランプ型を用いたアナログ-デジタル変換を用いているにも関わらず、変換時間を大幅に短縮した固体撮像装置が実現できる。
例えば画像を撮像する際のモニターなどアナログ-デジタル変換には上位ｍビットのみのアナログ-デジタル変換を使用し、実際の画像の撮像など高精度が要求される場合には、下位ｎ−ｍビットのアナログ-デジタル変換も使用することで、高速なモニターや低消費電力を実現した固体撮像装置が実現できる。
上位ｍビットのアナログ-デジタル変換で得られた画素出力信号を用いて、あるレベル以下の信号のみ下位ｎ−ｍビットのアナログ-デジタル変換を行うことで、光ショット雑音の少ない低照度の画素出力信号には高精度のアナログ-デジタル変換を行い、光ショット雑音の大きい高照度の画素出力信号に対しては低精度のアナログ-デジタル変換を行うことで、低消費電力を実現した固体撮像装置が実現できる。
【図面の簡単な説明】
【００３７】
【図１】アナログ−デジタル変換装置を用いた固体撮像装置のブロック構成を示した図である。
【図２】図１に示したアナログ−デジタル変換装置のブロック構成を示す図である。
【図３】図２に示したアナログ−デジタル変換装置のステートマシンの機能を示した図である。
【図４】図２に示したアナログ−デジタル変換装置の動作を説明するためのタイミングチャートである。
【図５】他のアナログ−デジタル変換装置のブロック構成を示した図である。
【図６】図５に示したアナログ−デジタル変換装置の動作を説明するためのタイミングチャートである。
【図７】他のアナログ−デジタル変換装置の動作を説明するためのタイミングチャートである。
【図８】従来例の固体撮像装置のブロック構成を示した図である。
【図９】図８の固体撮像装置に用いられるアナログ−デジタル変換器の動作を説明するためのタイミングチャートである。
【図１０】他の従来例の固体撮像装置のブロック構成を示した図である。
【図１１】図１０の固体撮像装置に用いられるアナログ−デジタル変換器の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３８】
１０…画素部、２０…第１のアナログ−デジタル変換(器)装置、３０…第２のアナログ−デジタル変換(器)装置、１００，２００，３００，４００，５００…固体撮像装置、２２０−１〜２２０−ｍ，３３０−１〜３３０−ｍ…ｎビットアナログ−デジタル変換装置、２０１，３０１，３２０，４３１，５３１…コンパレータ、２０２，３０２…ｍビットカウンタ、２０３，３０３…ステートマシン、２０５，２１０，３０５，３１０…ＰチャンネルＦＥＴ（電界効果トランジスタ）、２０６，２０７，３０６，３０７…ＮチャンネルＦＥＴ，２０８，３０８，５３３−１〜５３３−ｎ…キャパシタ、２０９，４３０−１〜４３０−ｍ…ｎ−ｍビットアナログ−デジタル変換装置、５３４−１〜５３４−ｎ，５３５−１〜５３５−ｎ，５３６，５３７…スイッチ、２０９…ｎ−ｍビットアナログ−デジタル変換装置、２１１，３１１…定電流源、３２１…ｎ−ｍビットカウンタ、４１１−１１〜４１１−ｎｍ，５１０…画素アレイ、５１１−１１〜５１１−ｎｍ…画素、４２０…デジタル−アナログ変換装置、４３２…ｎビットカウンタ、５３２…ラッチ／ロジック回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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