(57)【特許請求の範囲】
【請求項１】
第１のメモリアレイを含む第１の半導体メモリと、当該第１のメモリアレイへのアクセスを制御する第１の制御回路とを有する第１のメモリダイと、
第２のメモリアレイを含む第２の半導体メモリと、当該第２のメモリアレイへのアクセスを制御する第２の制御回路とを有する第２のメモリダイと、
を備え、
前記第１の制御回路及び前記第２の制御回路は、ホスト装置からのリードアクセスに対して、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定する第１の判定回路及び第２の判定回路をそれぞれ有し、
前記第１の判定回路及び前記第２の判定回路が前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定した場合、
前記第１の制御回路は、ホスト装置から受信したリードコマンドに応じた第１のデータを前記第１のメモリアレイから読み出すことにより、当該第１のデータを送信待機状態に設定し、
前記第２の制御回路は、前記リードコマンドに応じた第２のデータを前記第２のメモリアレイから読み出すことにより、当該第２のデータを送信待機状態に設定し、
前記第１の半導体メモリは、前記第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、
前記第２の半導体メモリは、前記第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、
前記第１の制御回路及び前記第２の制御回路は、前記第１のデータ及び前記第２のデータの送信待機状態への設定がともに完了した後に、前記第１のデータ及び前記第２のデータをホスト装置へ順に送信する、半導体記憶装置。
【請求項２】
前記第１の判定回路は、前記リードコマンドから抽出されたアドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第１のメモリアレイに割り当てられた第１のメモリ空間を示す第１のメモリマップ情報とに基づいて、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定し、
前記第２の判定回路は、前記アドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第２のメモリアレイに割り当てられた第２のメモリ空間を示す第２のメモリマップ情報とに基づいて、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定する、請求項１に記載の半導体記憶装置。
【請求項３】
前記アドレス情報は、先頭ページアドレス及び読出ページ数を含み、
前記第１の判定回路は、前記先頭ページアドレスが前記第１のメモリ空間に属し、かつ、前記先頭ページアドレス及び前記読出ページ数から特定した最終ページアドレスが前記第１のメモリ空間に属さない場合に、前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定し、
前記第２の判定回路は、前記先頭ページアドレスが前記第２のメモリ空間に属さず、かつ、前記最終ページアドレスが前記第２のメモリ空間に属する場合に、前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定する、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の制御回路及び前記第２の制御回路は、第１の動作モードを実行可能であり、
前記第１の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、並行して実行する、請求項１〜３のいずれか一つに記載の半導体記憶装置。
【請求項５】
前記第１の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、同時に開始する、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１の制御回路及び前記第２の制御回路はさらに、第２の動作モードを実行可能であり、
前記第２の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、時系列順に実行する、請求項４又は５に記載の半導体記憶装置。
【請求項７】
前記第２の動作モードにおいて前記第２の制御回路は、前記第１のデータの送信待機状態への設定が完了すると直ちに、前記第２のメモリアレイからの前記第２のデータの読み出しを開始する、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイ内及び前記第２のメモリアレイ内に記憶されたモード設定情報に基づいて、前記第１の動作モード及び前記第２の動作モードの一方を選択する、請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記第１の制御回路及び前記第２の制御回路は、前記リードコマンド内に記述されたモード設定情報に基づいて、前記第１の動作モード及び前記第２の動作モードの一方を選択する、請求項６又は７に記載の半導体記憶装置。
【請求項１０】
前記第１の制御回路及び前記第２の制御回路は、第２の動作モードを実行可能であり、
前記第２の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、時系列順に実行する、請求項１〜３のいずれか一つに記載の半導体記憶装置。
【請求項１１】
前記第２の動作モードにおいて前記第２の制御回路は、前記第１のデータの送信待機状態への設定が完了すると直ちに、前記第２のメモリアレイからの前記第２のデータの読み出しを開始する、請求項１０に記載の半導体記憶装置。
【請求項１２】
第１のメモリアレイを含む第１の半導体メモリと、当該第１のメモリアレイへのアクセスを制御する第１の制御回路とを有する第１のメモリダイと、
第２のメモリアレイを含む第２の半導体メモリと、当該第２のメモリアレイへのアクセスを制御する第２の制御回路とを有する第２のメモリダイと、
を備える半導体記憶装置の制御方法であって、
（Ａ）前記第１の制御回路及び前記第２の制御回路が、ホスト装置からのリードアクセスに対して、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定するステップと、
（Ｂ）前記ステップ（Ａ）において前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定された場合に、前記第１の制御回路が、ホスト装置から受信したリードコマンドに応じた第１のデータを前記第１のメモリアレイから読み出すことにより、当該第１のデータを送信待機状態に設定し、前記第２の制御回路が、前記リードコマンドに応じた第２のデータを前記第２のメモリアレイから読み出すことにより、当該第２のデータを送信待機状態に設定するステップと、
（Ｃ）前記第１の半導体メモリが、前記第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、前記第２の半導体メモリが、前記第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力するステップと、
（Ｄ）前記ステップ（Ｂ）における、前記第１のデータ及び前記第２のデータの送信待機状態への設定がともに完了した後に、前記第１の制御回路及び前記第２の制御回路が、前記第１のデータ及び前記第２のデータをホスト装置へ順に送信するステップと、
を備える、半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
フラッシュメモリ又はＥＥＰＲＯＭ等の半導体記憶装置においては、１個のメモリダイを１個のパッケージに収納する実装形態が一般的である。しかし、半導体装置の小型化、高速化、及び大容量化等の要望に伴い、複数個のメモリダイを１個のパッケージに収納する実装形態（スタック構成）が採用される場合がある。例えば下記特許文献１には、４個のＡＮＤ型フラッシュメモリチップが搭載されたマルチチップパッケージが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２７３３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フラッシュメモリ又はＥＥＰＲＯＭ等の半導体記憶装置において、複数のメモリダイをスタック構成する場合には、メモリダイの境界部分でシームレスなデータ送信が阻害されるという問題がある。例えば、ＮＡＮＤ型フラッシュメモリでは、ページ単位でのシーケンシャルアクセスによってメモリアレイからのデータの読み出しが行われる。従って、ＮＡＮＤ型フラッシュメモリを用いた複数個のメモリダイをスタック構成する場合において、メモリダイの境界を跨ぐ複数のページを対象とするシーケンシャルアクセスが発生した場合には、その境界部分で半導体記憶装置からホスト装置へのシームレスなデータ送信が阻害されるという問題がある。
【０００５】
本発明はかかる問題を解決するために成されたものであり、メモリダイの境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置からホスト装置へのシームレスなデータ送信を実現することが可能な半導体記憶装置及びその制御方法を得ることを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る半導体記憶装置は、第１のメモリアレイを含む第１の半導体メモリと、当該第１のメモリアレイへのアクセスを制御する第１の制御回路とを有する第１のメモリダイと、第２のメモリアレイを含む第２の半導体メモリと、当該第２のメモリアレイへのアクセスを制御する第２の制御回路とを有する第２のメモリダイと、を備え、前記第１の制御回路及び前記第２の制御回路は、ホスト装置からのリードアクセスに対して、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定する第１の判定回路及び第２の判定回路をそれぞれ有し、前記第１の判定回路及び前記第２の判定回路が前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定した場合、前記第１の制御回路は、ホスト装置から受信したリードコマンドに応じた第１のデータを前記第１のメモリアレイから読み出すことにより、当該第１のデータを送信待機状態に設定し、前記第２の制御回路は、前記リードコマンドに応じた第２のデータを前記第２のメモリアレイから読み出すことにより、当該第２のデータを送信待機状態に設定し、前記第１の半導体メモリは、前記第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、前記第２の半導体メモリは、前記第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、前記第１の制御回路及び前記第２の制御回路は、前記第１のデータ及び前記第２のデータの送信待機状態への設定がともに完了した後に、前記第１のデータ及び前記第２のデータをホスト装置へ順に送信することを特徴とするものである。
【０００７】
第１の態様に係る半導体記憶装置によれば、第１の判定回路及び第２の判定回路が第１のメモリアレイ及び第２のメモリアレイの双方へのアクセスが必要と判定した場合、第１の制御回路及び第２の制御回路は、第１のデータ及び第２のデータの送信待機状態への設定がともに完了した後に、第１のデータ及び第２のデータをホスト装置へ順に送信する。従って、ホスト装置への第１のデータの送信を開始する時点では、第２のデータの送信待機状態への設定は既に完了している。そのため、第１のデータの送信を開始した後には、第２のメモリアレイから第２のデータを読み出すための長期間の初動レイテンシは発生せず、第１のデータの送信が完了すると直ちに第２のデータの送信を開始することができる。その結果、第１のメモリダイ及び第２のメモリダイの境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置からホスト装置へ第１のデータ及び第２のデータをシームレスに送信することが可能となる。
また、第１の態様に係る半導体記憶装置によれば、第１の半導体メモリは、第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を第１の制御回路及び第２の制御回路に入力し、第２の半導体メモリは、第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を第１の制御回路及び第２の制御回路に入力する。従って、第１の制御回路及び第２の制御回路は、第１の状態通知信号及び第２の状態通知信号が双方とも入力されたか否かによって、第１のデータ及び第２のデータの送信待機状態への設定がともに完了したか否かを判定することが可能となる。
【０００８】
本発明の第２の態様に係る半導体記憶装置は、第１の態様に係る半導体記憶装置において特に、前記第１の判定回路は、前記リードコマンドから抽出されたアドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第１のメモリアレイに割り当てられた第１のメモリ空間を示す第１のメモリマップ情報とに基づいて、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定し、前記第２の判定回路は、前記アドレス情報と、前記半導体記憶装置の全メモリ空間のうち前記第２のメモリアレイに割り当てられた第２のメモリ空間を示す第２のメモリマップ情報とに基づいて、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定することを特徴とするものである。
【０００９】
第２の態様に係る半導体記憶装置によれば、第１の判定回路及び第２の判定回路は、アドレス情報とメモリマップ情報とを用いることにより、ホスト装置からのアクセスがメモリダイの境界を跨ぐアクセスであるか否か、及び、境界を跨がないアクセスである場合には自身へのアクセスであるか否かを、簡易に判定することが可能となる。
【００１０】
本発明の第３の態様に係る半導体記憶装置は、第２の態様に係る半導体記憶装置において特に、前記アドレス情報は、先頭ページアドレス及び読出ページ数を含み、前記第１の判定回路は、前記先頭ページアドレスが前記第１のメモリ空間に属し、かつ、前記先頭ページアドレス及び前記読出ページ数から特定した最終ページアドレスが前記第１のメモリ空間に属さない場合に、前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定し、前記第２の判定回路は、前記先頭ページアドレスが前記第２のメモリ空間に属さず、かつ、前記最終ページアドレスが前記第２のメモリ空間に属する場合に、前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定することを特徴とするものである。
【００１１】
第３の態様に係る半導体記憶装置によれば、第１の判定回路及び第２の判定回路は、先頭ページアドレスと、先頭ページアドレス及び読出ページ数から特定した最終ページアドレスと、メモリマップ情報とを用いることにより、ホスト装置からのアクセスがメモリダイの境界を跨ぐアクセスであるか否を簡易に判定することが可能となる。
【００１４】
本発明の第４の態様に係る半導体記憶装置は、第１〜第３のいずれか一つの態様に係る半導体記憶装置において特に、前記第１の制御回路及び前記第２の制御回路は、第１の動作モードを実行可能であり、前記第１の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、並行して実行することを特徴とするものである。
【００１５】
第４の態様に係る半導体記憶装置によれば、第１の動作モードにおいて第１の制御回路及び第２の制御回路は、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとを、並行して実行する。従って、第１のメモリアレイにアクセスする際の初動レイテンシ期間と、第２のメモリアレイにアクセスする際の初動レイテンシ期間とが一部又は全部において重複するため、これらの初動レイテンシ期間が時系列順に並ぶ制御方式と比較すると、ホスト装置から見た場合の半導体記憶装置全体の初動レイテンシ期間を短縮することが可能となる。
【００１６】
本発明の第５の態様に係る半導体記憶装置は、第４の態様に係る半導体記憶装置において特に、前記第１の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、同時に開始することを特徴とするものである。
【００１７】
第５の態様に係る半導体記憶装置によれば、第１の動作モードにおいて第１の制御回路及び第２の制御回路は、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとを、同時に開始する。従って、第１のメモリアレイにアクセスする際の初動レイテンシ期間と、第２のメモリアレイにアクセスする際の初動レイテンシ期間との重複期間が最大となるため、ホスト装置から見た場合の半導体記憶装置全体の初動レイテンシ期間を最大限に短縮することが可能となる。
【００１８】
本発明の第６の態様に係る半導体記憶装置は、第４又は第５の態様に係る半導体記憶装置において特に、前記第１の制御回路及び前記第２の制御回路はさらに、第２の動作モードを実行可能であり、前記第２の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの前記第１のデータの読み出しと、前記第２のメモリアレイからの前記第２のデータの読み出しとを、時系列順に実行することを特徴とするものである。
【００１９】
第６の態様に係る半導体記憶装置によれば、第２の動作モードにおいて第１の制御回路及び第２の制御回路は、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとを、時系列順に実行する。従って、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとが同時には実行されないため、第１のデータの読み出しと第２のデータの読み出しとを同時に実行する制御方式と比較すると、ピーク消費電力を低減することが可能となる。
【００２０】
本発明の第７の態様に係る半導体記憶装置は、第６の態様に係る半導体記憶装置において特に、前記第２の動作モードにおいて前記第２の制御回路は、前記第１のデータの送信待機状態への設定が完了すると直ちに、前記第２のメモリアレイからの前記第２のデータの読み出しを開始することを特徴とするものである。
【００２１】
第７の態様に係る半導体記憶装置によれば、第２の動作モードにおいて第２の制御回路は、第１のデータの送信待機状態への設定が完了すると直ちに、第２のメモリアレイからの第２のデータの読み出しを開始する。このように、第２のメモリアレイからの第２のデータの読み出しを早期に開始することにより、当該読み出しを早期に完了できるため、ホスト装置から見た場合の半導体記憶装置全体の初動レイテンシ期間を短縮することが可能となる。
【００２２】
本発明の第８の態様に係る半導体記憶装置は、第６又は第７の態様に係る半導体記憶装置において特に、前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイ内及び前記第２のメモリアレイ内に記憶されたモード設定情報に基づいて、前記第１の動作モード及び前記第２の動作モードの一方を選択することを特徴とするものである。
【００２３】
第８の態様に係る半導体記憶装置によれば、第１の制御回路及び第２の制御回路は、第１のメモリアレイ内及び第２のメモリアレイ内に記憶されたモード設定情報に基づいて、第１の動作モード及び第２の動作モードの一方を選択する。従って、高速化又は低消費電力化の優先度に応じて所望のモード設定情報を予め設定しておくことにより、最適な制御方式を選択することが可能となる。
【００２４】
本発明の第９の態様に係る半導体記憶装置は、第６又は第７の態様に係る半導体記憶装置において特に、前記第１の制御回路及び前記第２の制御回路は、前記リードコマンド内に記述されたモード設定情報に基づいて、前記第１の動作モード及び前記第２の動作モードの一方を選択することを特徴とするものである。
【００２５】
第９の態様に係る半導体記憶装置によれば、第１の制御回路及び第２の制御回路は、ホスト装置から受信したリードコマンド内に記述されたモード設定情報に基づいて、第１の動作モード及び第２の動作モードの一方を選択する。従って、高速化又は低消費電力化の優先度に応じてホスト装置が所望のモード設定情報を設定することにより、最適な制御方式を選択することが可能となる。また、ホスト装置がモード設定情報を設定するため、ホスト装置が実行するアプリケーションに応じて第１の動作モード及び第２の動作モードを簡易に切り替えることが可能となる。
【００２６】
本発明の第１０の態様に係る半導体記憶装置は、第１〜第３のいずれか一つの態様に係る半導体記憶装置において特に、前記第１の制御回路及び前記第２の制御回路は、第２の動作モードを実行可能であり、前記第２の動作モードにおいて前記第１の制御回路及び前記第２の制御回路は、前記第１のメモリアレイからの第１のデータの読み出しと、前記第２のメモリアレイからの第２のデータの読み出しとを、時系列順に実行することを特徴とするものである。
【００２７】
第１０の態様に係る半導体記憶装置によれば、第２の動作モードにおいて第１の制御回路及び第２の制御回路は、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとを、時系列順に実行する。従って、第１のメモリアレイからの第１のデータの読み出しと、第２のメモリアレイからの第２のデータの読み出しとが同時には実行されないため、第１のデータの読み出しと第２のデータの読み出しとを同時に実行する制御方式と比較すると、ピーク消費電力を低減することが可能となる。
【００２８】
本発明の第１１の態様に係る半導体記憶装置は、第１０の態様に係る半導体記憶装置において特に、前記第２の動作モードにおいて前記第２の制御回路は、前記第１のデータの送信待機状態への設定が完了すると直ちに、前記第２のメモリアレイからの前記第２のデータの読み出しを開始することを特徴とするものである。
【００２９】
第１１の態様に係る半導体記憶装置によれば、第２の動作モードにおいて第２の制御回路は、第１のデータの送信待機状態への設定が完了すると直ちに、第２のメモリアレイからの第２のデータの読み出しを開始する。このように、第２のメモリアレイからの第２のデータの読み出しを早期に開始することにより、当該読み出しを早期に完了できるため、ホスト装置から見た場合の半導体記憶装置全体の初動レイテンシ期間を短縮することが可能となる。
【００３０】
本発明の第１２の態様に係る半導体記憶装置の制御方法は、第１のメモリアレイを含む第１の半導体メモリと、当該第１のメモリアレイへのアクセスを制御する第１の制御回路とを有する第１のメモリダイと、第２のメモリアレイを含む第２の半導体メモリと、当該第２のメモリアレイへのアクセスを制御する第２の制御回路とを有する第２のメモリダイと、を備える半導体記憶装置の制御方法であって、（Ａ）前記第１の制御回路及び前記第２の制御回路が、ホスト装置からのリードアクセスに対して、前記第１のメモリアレイ及び前記第２のメモリアレイの一方のみへのアクセスが必要か、あるいは前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要かを判定するステップと、（Ｂ）前記ステップ（Ａ）において前記第１のメモリアレイ及び前記第２のメモリアレイの双方へのアクセスが必要と判定された場合に、前記第１の制御回路が、ホスト装置から受信したリードコマンドに応じた第１のデータを前記第１のメモリアレイから読み出すことにより、当該第１のデータを送信待機状態に設定し、前記第２の制御回路が、前記リードコマンドに応じた第２のデータを前記第２のメモリアレイから読み出すことにより、当該第２のデータを送信待機状態に設定するステップと、（Ｃ）前記第１の半導体メモリが、前記第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力し、前記第２の半導体メモリが、前記第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を前記第１の制御回路及び前記第２の制御回路に入力するステップと、（Ｄ）前記ステップ（Ｂ）における、前記第１のデータ及び前記第２のデータの送信待機状態への設定がともに完了した後に、前記第１の制御回路及び前記第２の制御回路が、前記第１のデータ及び前記第２のデータをホスト装置へ順に送信するステップと、を備えることを特徴とするものである。
【００３１】
第１２の態様に係る半導体記憶装置の制御方法によれば、ステップ（Ａ）において第１のメモリアレイ及び第２のメモリアレイの双方へのアクセスが必要と判定された場合、ステップ（Ｄ）では、第１のデータ及び第２のデータの送信待機状態への設定がともに完了した後に、第１のデータ及び第２のデータがホスト装置へ順に送信される。従って、ホスト装置への第１のデータの送信を開始する時点では、第２のデータの送信待機状態への設定は既に完了している。そのため、第１のデータの送信を開始した後には、第２のメモリアレイから第２のデータを読み出すための長期間の初動レイテンシは発生せず、第１のデータの送信が完了すると直ちに第２のデータの送信を開始することができる。その結果、第１のメモリダイ及び第２のメモリダイの境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置からホスト装置へ第１のデータ及び第２のデータをシームレスに送信することが可能となる。
また、第１２の態様に係る半導体記憶装置の制御方法によれば、第１の半導体メモリは、第１のデータの送信待機状態への設定が完了することにより、第１の状態通知信号を第１の制御回路及び第２の制御回路に入力し、第２の半導体メモリは、第２のデータの送信待機状態への設定が完了することにより、第２の状態通知信号を第１の制御回路及び第２の制御回路に入力する。従って、第１の制御回路及び第２の制御回路は、第１の状態通知信号及び第２の状態通知信号が双方とも入力されたか否かによって、第１のデータ及び第２のデータの送信待機状態への設定がともに完了したか否かを判定することが可能となる。
【発明の効果】
【００３２】
本発明によれば、メモリダイの境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置からホスト装置へのシームレスなデータ送信を実現することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態に係るメモリシステムの全体構成を示す図である。
【図２】メモリダイの構成を示す図である。
【図３】メモリアレイのユーザデータ領域のメモリ空間を示す図である。
【図４】第１動作モードにおけるアクセス制御を説明するためのタイミングチャートである。
【図５】第２動作モードにおけるアクセス制御を説明するためのタイミングチャートである。
【図６】４個のメモリダイがスタック構成された半導体記憶装置を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００３５】
図１は、本発明の実施の形態に係るメモリシステム１の全体構成を示す図である。図１に示すようにメモリシステム１は、ホスト装置２と、ホスト装置２に着脱自在に接続された半導体記憶装置３とを備えて構成されている。
【００３６】
ホスト装置２は、ＣＰＵ１１、内部メモリ１２、及びメモリコントローラ１３を備えている。メモリコントローラ１３は、コマンド制御回路２１及びデータ取得回路２２を有している。
【００３７】
半導体記憶装置３は、同一構成の複数個のメモリダイが１個のパッケージに収納されたスタック構成を有しており、本実施の形態の例では、２個のメモリダイ３１Ａ，３１Ｂを用いたスタック構成が採用されている。
【００３８】
図２は、メモリダイ３１Ａ，３１Ｂの構成を示す図である。図２に示すようにメモリダイ３１Ａは、ＮＡＮＤ型フラッシュメモリを用いた不揮発性の半導体メモリ４２Ａと、半導体メモリ４２Ａへのアクセスを制御する制御回路としてのメモリコントローラ４１Ａとを備えて構成されている。但し、半導体メモリ４２Ａにおいては、ＮＡＮＤ型フラッシュメモリに代えて、ＮＯＲ型フラッシュメモリ又はＥＥＰＲＯＭ等の任意の不揮発性メモリを用いても良い。
【００３９】
半導体メモリ４２Ａは、複数のメモリセルが行列状に配列されたメモリアレイ７１Ａを有している。メモリアレイ７１Ａのユーザデータ領域には、テキスト、音声、画像等の任意のコンテンツデータ８１Ａが格納されている。メモリアレイ７１Ａのオプション領域には、後述するメモリマップ情報８２Ａ及びモード設定情報８３が格納されている。また、メモリアレイ７１Ａの一部の領域は、ホスト装置２に送信するデータを一時的に格納しておくためのバッファ領域９１Ａとして割り当てられている。但し、メモリアレイ７１Ａ内のバッファ領域９１Ａに代えて、メモリアレイ７１Ａの外部（例えばメモリコントローラ４１Ａ内）にバッファ回路を設けても良い。
【００４０】
メモリコントローラ４１Ａは、コマンドデコーダ回路５１Ａ、アクセス制御回路５２Ａ、及びレイテンシ制御回路５３Ａを有している。アクセス制御回路５２Ａは、判定回路６１Ａ及び制御回路６２Ａを有している。
【００４１】
メモリダイ３１Ａと同様にメモリダイ３１Ｂは、メモリコントローラ４１Ｂ及び半導体メモリ４２Ｂを備えて構成されている。メモリコントローラ４１Ｂは、コマンドデコーダ回路５１Ｂ、アクセス制御回路５２Ｂ、及びレイテンシ制御回路５３Ｂを有している。アクセス制御回路５２Ｂは、判定回路６１Ｂ及び制御回路６２Ｂを有している。また、半導体メモリ４２Ｂはメモリアレイ７１Ｂを有しており、メモリアレイ７１Ｂには、コンテンツデータ８１Ｂ、メモリマップ情報８２Ｂ、及びモード設定情報８３が格納されている。メモリアレイ７１Ｂの一部の領域は、バッファ領域９１Ｂとして割り当てられている。
【００４２】
図３は、メモリアレイ７１Ａ，７１Ｂのユーザデータ領域のメモリ空間を示す図である。メモリアレイ７１Ａ，７１Ｂは複数のブロックＢＬ１〜ＢＬｎに分割されており、各ブロックＢＬは複数のページＰＧ１〜ＰＧｍに分割されている。ＮＡＮＤ型フラッシュメモリにおいて、データの読み出し及び書き込みはページ単位で実行され、データの消去はブロック単位で実行される。
【００４３】
また、半導体記憶装置３においては、ユーザデータ領域の全メモリ空間１００（論理ページアドレスＬＰＧ１〜ＬＰＧ２ｘ）のうち、前半のメモリ空間１０１Ａ（論理ページアドレスＬＰＧ１〜ＬＰＧｘ）はメモリアレイ７１Ａに割り当てられ、後半のメモリ空間１０１Ｂ（論理ページアドレスＬＰＧｘ＋１〜ＬＰＧ２ｘ）はメモリアレイ７１Ｂに割り当てられている。
【００４４】
図２を参照して、メモリアレイ７１Ａに関するメモリ空間の割当情報（論理ページアドレスの範囲）は、メモリマップ情報８２Ａとして、メモリアレイ７１Ａのオプション領域に格納される。同様に、メモリアレイ７１Ｂに関するメモリ空間の割当情報（論理ページアドレスの範囲）は、メモリマップ情報８２Ｂとして、メモリアレイ７１Ｂのオプション領域に格納される。
【００４５】
但し、メモリマップ情報としては、割り当てられた論理ページアドレスの範囲を記述する代わりに、所定のフラグ情報を記述しても良い。本実施の形態の例では、スタック構成されるメモリダイの個数が２個である。従って、前半のメモリ空間を担当するメモリダイ（つまり、境界を跨ぐアクセスが発生した場合に先に読み出される側のメモリダイ）をマスタダイと規定し、後半のメモリ空間を担当するメモリダイ（つまり、境界を跨ぐアクセスが発生した場合に後に読み出される側のメモリダイ）をスレーブダイと規定する。そして、メモリマップ情報としては、２個のメモリダイ３１Ａ，３１Ｂのうちマスタダイとして機能させる側（この例ではメモリダイ３１Ａ）に「１」のフラグ情報を格納し、スレーブダイとして機能させる側（この例ではメモリダイ３１Ｂ）に「０」のフラグ情報を格納する。
【００４６】
以下、データの読み出しにおいてメモリダイ３１Ａ，３１Ｂの境界を跨ぐシーケンシャルアクセスが発生した場合を例にとり、メモリシステム１の動作を説明する。具体的には図３において斜線のハッチングを付して示すように、メモリアレイ７１Ａの最終ブロックＢＬｎのページＰＧｍ−２からメモリアレイ７１Ｂの先頭ブロックＢＬ１のページＰＧ５までの合計８ページ（論理ページアドレスＬＰＧｘ−２〜ＬＰＧｘ＋５）に関して、シーケンシャルアクセスによってデータの読み出しが行われる場合の動作を説明する。
【００４７】
本実施の形態に係るメモリシステム１では、メモリダイ３１Ａ，３１Ｂの境界を跨ぐシーケンシャルアクセスが発生した場合のアクセス制御方式として、速度を優先する第１動作モード（低レイテンシ方式）と、省電力を優先する第２動作モード（低消費電力方式）とを選択することができる。図２を参照して、第１動作モードを選択する場合には、「１」のモード設定情報８３が、メモリアレイ７１Ａ，７１Ｂのオプション領域に格納される。一方、第２動作モードを選択する場合には、「０」のモード設定情報８３が、メモリアレイ７１Ａ，７１Ｂのオプション領域に格納される。以下、各モードでの動作について順に説明する。
【００４８】
＜第１動作モード＞
図２を参照して、メモリシステム１の起動時の処理として、メモリコントローラ４１Ａは、メモリマップ情報８２ＡをデータＳ４Ａとして、モード設定情報８３をデータＳ５として、メモリアレイ７１Ａからそれぞれ読み出す。同様にメモリコントローラ４１Ｂは、メモリマップ情報８２ＢをデータＳ４Ｂとして、モード設定情報８３をデータＳ５として、メモリアレイ７１Ｂからそれぞれ読み出す。メモリコントローラ４１Ａ，４１Ｂは、取得したメモリマップ情報８２Ａ，８２Ｂに基づいて、自身が担当するメモリ空間１０１Ａ，１０１Ｂの範囲を設定し、また、取得したモード設定情報８３に基づいて、境界を跨ぐシーケンシャルアクセスが発生した場合に実行すべき動作モード（この場合は第１動作モード）を設定する。
【００４９】
図４は、第１動作モードにおけるアクセス制御を説明するためのタイミングチャートである。図４では、ホスト装置２から見た半導体記憶装置３全体の動作タイミングと、各メモリダイ３１Ａ，３１Ｂ内部の動作タイミングとを示している。また、図４において、「Ｃ」はコマンドを、「Ｂ」はＢｕｓｙを、「Ｒ」はＲｅａｄｙをそれぞれ意味する。
【００５０】
図１を参照して、まずＣＰＵ１１は、半導体記憶装置３から所望のコンテンツデータを読み出すためのリードコマンドＳ１を発行する。リードコマンドＳ１には、データの読み出しを開始する先頭ページの論理ページアドレス（この例ではＬＰＧｘ−２）と、必要ページ数（この例では８ページ）とが記述されている。次にコマンド制御回路２１は、ＣＰＵ１１から入力されたリードコマンドＳ１を、図４の時刻Ｔ１１において半導体記憶装置３に送信する。
【００５１】
図２を参照して、次に半導体記憶装置３は、ホスト装置２から受信したリードコマンドＳ１を、メモリコントローラ４１Ａ，４１Ｂに入力する。
【００５２】
次にコマンドデコーダ回路５１Ａ，５１Ｂは、リードコマンドＳ１から先頭ページアドレス及び必要ページ数を抽出し、アドレス情報Ｓ３としてアクセス制御回路５２Ａ，５２Ｂに入力する。
【００５３】
次に判定回路６１Ａ，６１Ｂは、アドレス情報Ｓ３とメモリマップ情報８２Ａ，８２Ｂとに基づいて、ホスト装置２からのアクセスがメモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであるか否かを判定する。つまり、判定回路６１Ａは、アドレス情報Ｓ３とメモリマップ情報８２Ａとに基づいて、メモリアレイ７１Ａ，７１Ｂの一方のみへのアクセスが必要か、あるいは双方へのアクセスが必要かを判定し、同様に判定回路６１Ｂは、アドレス情報Ｓ３とメモリマップ情報８２Ｂとに基づいて、メモリアレイ７１Ａ，７１Ｂの一方のみへのアクセスが必要か、あるいは双方へのアクセスが必要かを判定する。
【００５４】
具体的に判定回路６１Ａは、先頭ページアドレスがメモリ空間１０１Ａに属し、かつ、先頭ページアドレス及び必要ページ数から特定した最終ページアドレスがメモリ空間１０１Ａに属さない場合に、メモリアレイ７１Ａ，７１Ｂの双方へのアクセスが必要と判定する。また、判定回路６１Ｂは、先頭ページアドレスがメモリ空間１０１Ｂに属さず、かつ、最終ページアドレスがメモリ空間１０１Ｂに属する場合に、メモリアレイ７１Ａ，７１Ｂの双方へのアクセスが必要と判定する。本実施の形態の例では、先頭ページアドレスＬＰＧｘ−２はメモリ空間１０１Ａに属し、最終ページアドレスＬＰＧｘ＋５はメモリ空間１０１Ｂに属するため、判定回路６１Ａ，６１Ｂは、メモリアレイ７１Ａ，７１Ｂの双方へのアクセスが必要と判定する。
【００５５】
なお、判定回路６１Ａは、先頭ページアドレス及び最終ページアドレスの双方がメモリ空間１０１Ａに属する場合には、メモリアレイ７１Ａのみへのアクセスが必要と判定し、同様に判定回路６１Ｂは、先頭ページアドレス及び最終ページアドレスの双方がメモリ空間１０１Ｂに属する場合には、メモリアレイ７１Ｂのみへのアクセスが必要と判定する。また、判定回路６１Ａは、先頭ページアドレス及び最終ページアドレスの双方がメモリ空間１０１Ａに属さない場合には、メモリアレイ７１Ａへのアクセスは不要と判定し、同様に判定回路６１Ｂは、先頭ページアドレス及び最終ページアドレスの双方がメモリ空間１０１Ｂに属さない場合には、メモリアレイ７１Ｂへのアクセスは不要と判定する。
【００５６】
メモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであると判定回路６１Ａ，６１Ｂが判定した場合、次に制御回路６２Ａ，６２Ｂは、モード設定情報８３に基づいて設定された動作モード（この場合は第１動作モード）で、メモリアレイ７１Ａ，７１Ｂへのアクセスを行う。
【００５７】
まず制御回路６２Ａは、アクセス情報Ｓ３に基づいて、メモリアレイ７１Ａにリードアクセスするための内部リードコマンドＳ６Ａを生成する。内部リードコマンドＳ６Ａには、データの読み出しを開始する先頭ページの物理ブロックアドレス及び物理ページアドレス（この例ではＢＬｎ及びＰＧｍ−２）と、必要ページ数（この例では３ページ）とが記述される。同様に制御回路６２Ｂは、アクセス情報Ｓ３に基づいて、メモリアレイ７１Ｂにリードアクセスするための内部リードコマンドＳ６Ｂを生成する。内部リードコマンドＳ６Ｂには、データの読み出しを開始する先頭ページの物理ブロックアドレス及び物理ページアドレス（この例ではＢＬ１及びＰＧ１）と、必要ページ数（この例では５ページ）とが記述される。
【００５８】
第１動作モードが設定されている場合、制御回路６２Ａ，６２Ｂは、図４の時刻Ｔ１２において、内部リードコマンドＳ６Ａ，Ｓ６Ｂを同時に（つまり同一のクロックサイクルで）半導体メモリ４２Ａ，４２Ｂに向けて出力する。
【００５９】
次に半導体メモリ４２Ａは、入力された内部リードコマンドＳ６Ａに基づき、図４の時刻Ｔ１３において、メモリアレイ７１Ａの指定ページからのコンテンツデータＳ２Ａの読み出しを開始する。そして、読み出したコンテンツデータＳ２Ａをバッファ領域９１Ａに格納する。図４の時刻Ｔ１４においてバッファ領域９１ＡへのコンテンツデータＳ２Ａの格納が完了すると（つまり、コンテンツデータＳ２Ａの送信待機状態への設定が完了すると）、半導体メモリ４２ＡはＲｅａｄｙ信号Ｓ７Ａを出力する。図２を参照して、Ｒｅａｄｙ信号Ｓ７Ａはメモリコントローラ４１Ａ，４１Ｂに入力される。
【００６０】
同様に半導体メモリ４２Ｂは、入力された内部リードコマンドＳ６Ｂに基づき、図４の時刻Ｔ１３において、メモリアレイ７１Ｂの指定ページからのコンテンツデータＳ２Ｂの読み出しを開始する。そして、読み出したコンテンツデータＳ２Ｂをバッファ領域９１Ｂに格納する。図４の時刻Ｔ１５においてバッファ領域９１ＢへのコンテンツデータＳ２Ｂの格納が完了すると（つまり、コンテンツデータＳ２Ｂの送信待機状態への設定が完了すると）、半導体メモリ４２ＢはＲｅａｄｙ信号Ｓ７Ｂを出力する。図２を参照して、Ｒｅａｄｙ信号Ｓ７Ｂはメモリコントローラ４１Ａ，４１Ｂに入力される。
【００６１】
次にレイテンシ制御回路５３Ａ，５３Ｂは、図４の時刻Ｔ１５においてＲｅａｄｙ信号Ｓ７Ａ，Ｓ７Ｂの双方が入力されたことにより、コンテンツデータＳ２Ａ，Ｓ２Ｂの送信待機状態への設定がともに完了したことを示す共通Ｒｅａｄｙ信号Ｓ８を出力する。共通Ｒｅａｄｙ信号Ｓ８は、レイテンシ制御回路５３Ａ，５３Ｂからアクセス制御回路５２Ａ，５２Ｂに入力される。なお、時刻Ｔ１５において半導体記憶装置３がＲｅａｄｙ状態となるまでは、ホスト装置２から見て半導体記憶装置３はＢｕｓｙ状態となっており、リードコマンドＳ１の送信が完了してから時刻Ｔ１５において半導体記憶装置３がＲｅａｄｙ状態となるまでの期間が、ホスト装置２から見て半導体記憶装置３全体の初動レイテンシ期間となる。
【００６２】
共通Ｒｅａｄｙ信号Ｓ８が入力されると次に、マスタダイ側の制御回路６２Ａは、図４の時刻Ｔ１６においてホスト装置２へのコンテンツデータＳ２Ａの送信を開始する。具体的に制御回路６２Ａは、バッファ領域９１Ａにアクセスすることにより、そこに格納されているコンテンツデータＳ２Ａをホスト装置２へ転送する。この間、スレーブダイ側の制御回路６２Ｂは、Ｒｅａｄｙ状態を維持している。
【００６３】
図４の時刻Ｔ１７においてコンテンツデータＳ２Ａの送信が完了すると、半導体記憶装置３は、データ送信元のメモリダイの切り替え処理のために一時的にＢｕｓｙ状態となり、その処理が完了した時刻Ｔ１８においてＲｅａｄｙ状態に復帰する。なお、このＢｕｓｙ状態はページ切り替え等の内部処理を実行するための一般的なレイテンシ期間（以下「セカンドレイテンシ期間」と称す）であり、このセカンドレイテンシ期間内にメモリダイの切り替え処理も併せて実行される。
【００６４】
半導体記憶装置３がＲｅａｄｙ状態に復帰すると次に、スレーブダイ側の制御回路６２Ｂは、図４の時刻Ｔ１９においてホスト装置２へのコンテンツデータＳ２Ｂの送信を開始する。具体的に制御回路６２Ｂは、バッファ領域９１Ｂにアクセスすることにより、そこに格納されているコンテンツデータＳ２Ｂをホスト装置２へ転送する。なお、時刻Ｔ１７〜Ｔ１９のセカンドレイテンシ期間は、上述した初動レイテンシ期間よりも十分に短い。
【００６５】
図１を参照して、データ取得回路２２は、半導体記憶装置３から受信したコンテンツデータＳ２Ａ，Ｓ２Ｂを、ＣＰＵ１１に入力する。
【００６６】
＜第２動作モード＞
上記と同様に、メモリシステム１の起動時の処理として、メモリコントローラ４１Ａは、メモリマップ情報８２Ａ及びモード設定情報８３をメモリアレイ７１Ａから読み出し、メモリコントローラ４１Ｂは、メモリマップ情報８２Ｂ及びモード設定情報８３をメモリアレイ７１Ｂから読み出す。メモリコントローラ４１Ａ，４１Ｂは、メモリマップ情報８２Ａ，８２Ｂに基づいて、自身が担当するメモリ空間１０１Ａ，１０１Ｂの範囲を設定し、また、モード設定情報８３に基づいて、境界を跨ぐシーケンシャルアクセスが発生した場合に実行すべき動作モード（この場合は第２動作モード）を設定する。
【００６７】
図５は、第２動作モードにおけるアクセス制御を説明するためのタイミングチャートである。
【００６８】
図１を参照して、まずＣＰＵ１１はリードコマンドＳ１を発行する。リードコマンドＳ１には、データの読み出しを開始する先頭ページの論理ページアドレス（この例ではＬＰＧｘ−２）と、必要ページ数（この例では８ページ）とが記述されている。次にコマンド制御回路２１は、ＣＰＵ１１から入力されたリードコマンドＳ１を、図５の時刻Ｔ３１において半導体記憶装置３に送信する。
【００６９】
図２を参照して、次に半導体記憶装置３は、ホスト装置２から受信したリードコマンドＳ１を、メモリコントローラ４１Ａ，４１Ｂに入力する。
【００７０】
次にコマンドデコーダ回路５１Ａ，５１Ｂは、リードコマンドＳ１から先頭ページアドレス及び必要ページ数を抽出し、アドレス情報Ｓ３としてアクセス制御回路５２Ａ，５２Ｂに入力する。
【００７１】
次に判定回路６１Ａ，６１Ｂは、アドレス情報Ｓ３とメモリマップ情報８２Ａ，８２Ｂとに基づいて、ホスト装置２からのアクセスがメモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであるか否かを判定する。本実施の形態の例では、先頭ページアドレスＬＰＧｘ−２はメモリ空間１０１Ａに属し、最終ページアドレスＬＰＧｘ＋５はメモリ空間１０１Ｂに属するため、判定回路６１Ａ，６１Ｂは、メモリアレイ７１Ａ，７１Ｂの双方へのアクセスが必要と判定する。
【００７２】
メモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであると判定回路６１Ａ，６１Ｂが判定した場合、次に制御回路６２Ａ，６２Ｂは、モード設定情報８３に基づいて設定された動作モード（この場合は第２動作モード）で、メモリアレイ７１Ａ，７１Ｂへのアクセスを行う。
【００７３】
まず制御回路６２Ａ，６２Ｂは、アクセス情報Ｓ３に基づいて内部リードコマンドＳ６Ａ，Ｓ６Ｂを生成する。
【００７４】
第２動作モードが設定されている場合、次に、マスタダイ側の制御回路６２Ａは、図５の時刻Ｔ３２において内部リードコマンドＳ６Ａを半導体メモリ４２Ａに向けて出力する。
【００７５】
次に半導体メモリ４２Ａは、入力された内部リードコマンドＳ６Ａに基づき、図５の時刻Ｔ３３において、メモリアレイ７１Ａの指定ページからのコンテンツデータＳ２Ａの読み出しを開始する。そして、読み出したコンテンツデータＳ２Ａをバッファ領域９１Ａに格納する。図５の時刻Ｔ３４においてバッファ領域９１ＡへのコンテンツデータＳ２Ａの格納が完了すると（つまり、コンテンツデータＳ２Ａの送信待機状態への設定が完了すると）、半導体メモリ４２ＡはＲｅａｄｙ信号Ｓ７Ａを出力する。図２を参照して、Ｒｅａｄｙ信号Ｓ７Ａはメモリコントローラ４１Ａ，４１Ｂに入力される。
【００７６】
Ｒｅａｄｙ信号Ｓ７Ａがメモリコントローラ４１Ｂに入力されたことにより、次に、スレーブダイ側の制御回路６２Ｂは、直ちに（つまりＲｅａｄｙ信号Ｓ７Ａが入力されたクロックサイクルの次のクロックサイクル。図５の時刻Ｔ３５）、内部リードコマンドＳ６Ｂを半導体メモリ４２Ｂに向けて出力する。
【００７７】
次に半導体メモリ４２Ｂは、入力された内部リードコマンドＳ６Ｂに基づき、図５の時刻Ｔ３６において、メモリアレイ７１Ｂの指定ページからのコンテンツデータＳ２Ｂの読み出しを開始する。そして、読み出したコンテンツデータＳ２Ｂをバッファ領域９１Ｂに格納する。図５の時刻Ｔ３７においてバッファ領域９１ＢへのコンテンツデータＳ２Ｂの格納が完了すると（つまり、コンテンツデータＳ２Ｂの送信待機状態への設定が完了すると）、半導体メモリ４２ＢはＲｅａｄｙ信号Ｓ７Ｂを出力する。図２を参照して、Ｒｅａｄｙ信号Ｓ７Ｂはメモリコントローラ４１Ａ，４１Ｂに入力される。
【００７８】
次にレイテンシ制御回路５３Ａ，５３Ｂは、図５の時刻Ｔ３７においてＲｅａｄｙ信号Ｓ７Ａ，Ｓ７Ｂの双方が入力されたことにより、共通Ｒｅａｄｙ信号Ｓ８を出力する。共通Ｒｅａｄｙ信号Ｓ８は、レイテンシ制御回路５３Ａ，５３Ｂからアクセス制御回路５２Ａ，５２Ｂに入力される。なお、時刻Ｔ３７において半導体記憶装置３がＲｅａｄｙ状態となるまでは、ホスト装置２から見て半導体記憶装置３はＢｕｓｙ状態となっており、リードコマンドＳ１の送信が完了してから時刻Ｔ３７において半導体記憶装置３がＲｅａｄｙ状態となるまでの期間が、ホスト装置２から見て半導体記憶装置３全体の初動レイテンシ期間となる。
【００７９】
共通Ｒｅａｄｙ信号Ｓ８が入力されると次に、マスタダイ側の制御回路６２Ａは、図５の時刻Ｔ３８においてホスト装置２へのコンテンツデータＳ２Ａの送信を開始する。この間、スレーブダイ側の制御回路６２Ｂは、Ｒｅａｄｙ状態を維持している。
【００８０】
図５の時刻Ｔ３９においてコンテンツデータＳ２Ａの送信が完了すると、半導体記憶装置３は、データ送信元のメモリダイの切り替え処理のために一時的にＢｕｓｙ状態となり、その処理が完了した時刻Ｔ４０においてＲｅａｄｙ状態に復帰する。なお、このＢｕｓｙ状態はページ切り替え等の内部処理を実行するためのセカンドレイテンシ期間であり、このセカンドレイテンシ期間内にメモリダイの切り替え処理も併せて実行される。
【００８１】
半導体記憶装置３がＲｅａｄｙ状態に復帰すると次に、スレーブダイ側の制御回路６２Ｂは、図５の時刻Ｔ４１においてホスト装置２へのコンテンツデータＳ２Ｂの送信を開始する。なお、時刻Ｔ３９〜Ｔ４１のセカンドレイテンシ期間は、上述した初動レイテンシ期間よりも十分に短い。
【００８２】
図１を参照して、データ取得回路２２は、半導体記憶装置３から受信したコンテンツデータＳ２Ａ，Ｓ２Ｂを、ＣＰＵ１１に入力する。
【００８３】
なお、上記実施の形態では、第１動作モード及び第２動作モードの二つの動作モードを用意し、モード設定情報８３によっていずれかの動作モードを選択する構成について説明したが、いずれか一方の動作モードのみを実装することにより、動作モードの選択を行わない構成としても良い。
【００８４】
＜まとめ＞
このように本実施の形態に係る半導体記憶装置３によれば、判定回路６１Ａ（第１の判定回路）及び判定回路６１Ｂ（第２の判定回路）がメモリアレイ７１Ａ（第１のメモリアレイ）及びメモリアレイ７１Ｂ（第２のメモリアレイ）の双方へのアクセスが必要と判定した場合、メモリコントローラ４１Ａ（第１の制御回路）及びメモリコントローラ４１Ｂ（第２の制御回路）は、コンテンツデータＳ２Ａ（第１のデータ）及びコンテンツデータＳ２Ｂ（第２のデータ）の送信待機状態への設定がともに完了した後に、コンテンツデータＳ２Ａ，Ｓ２Ｂをホスト装置２へ順に送信する。従って、ホスト装置２へのコンテンツデータＳ２Ａの送信を開始する時点では、コンテンツデータＳ２Ｂの送信待機状態への設定は既に完了している。そのため、コンテンツデータＳ２Ａの送信を開始した後には、メモリアレイ７１ＢからコンテンツデータＳ２Ｂを読み出すための長期間の初動レイテンシは発生せず、コンテンツデータＳ２Ａの送信が完了すると直ちにコンテンツデータＳ２Ｂの送信を開始することができる。その結果、メモリダイ３１Ａ（第１のメモリダイ）及びメモリダイ３１Ｂ（第２のメモリダイ）の境界を跨ぐシーケンシャルアクセスが発生した場合であっても、半導体記憶装置３からホスト装置２へコンテンツデータＳ２Ａ，Ｓ２Ｂをシームレスに送信することが可能となる。
【００８５】
また、本実施の形態に係る半導体記憶装置３によれば、判定回路６１Ａ，６１Ｂは、アドレス情報Ｓ３とメモリマップ情報８２Ａ，８２Ｂとを用いることにより、ホスト装置２からのアクセスがメモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであるか否か、及び、境界を跨がないアクセスである場合には自身へのアクセスであるか否かを、簡易に判定することが可能となる。
【００８６】
また、本実施の形態に係る半導体記憶装置３によれば、判定回路６１Ａ，６１Ｂは、先頭ページアドレスと、先頭ページアドレス及び読出ページ数から特定した最終ページアドレスと、メモリマップ情報８２Ａ，８２Ｂとを用いることにより、ホスト装置２からのアクセスがメモリダイ３１Ａ，３１Ｂの境界を跨ぐアクセスであるか否を簡易に判定することが可能となる。
【００８７】
また、本実施の形態に係る半導体記憶装置３によれば、半導体メモリ４２Ａ（第１の半導体メモリ）は、コンテンツデータＳ２Ａの送信待機状態への設定が完了することにより、Ｒｅａｄｙ信号Ｓ７Ａ（第１の状態通知信号）をメモリコントローラ４１Ａ，４１Ｂに入力し、半導体メモリ４２Ｂ（第２の半導体メモリ）は、コンテンツデータＳ２Ｂの送信待機状態への設定が完了することにより、Ｒｅａｄｙ信号Ｓ７Ｂ（第２の状態通知信号）をメモリコントローラ４１Ａ，４１Ｂに入力する。従って、メモリコントローラ４１Ａ，４１Ｂは、Ｒｅａｄｙ信号Ｓ７Ａ，Ｓ７Ｂが双方とも入力されたか否かによって、コンテンツデータＳ２Ａ，Ｓ２Ｂの送信待機状態への設定がともに完了したか否かを判定することが可能となる。
【００８８】
また、本実施の形態に係る半導体記憶装置３によれば、第１動作モードにおいてメモリコントローラ４１Ａ，４１Ｂは、メモリアレイ７１ＡからのコンテンツデータＳ２Ａの読み出しと、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しとを、並行して実行する。従って、メモリアレイ７１Ａにアクセスする際の初動レイテンシ期間と、メモリアレイ７１Ｂにアクセスする際の初動レイテンシ期間とが一部又は全部において重複するため、これらの初動レイテンシ期間が時系列順に並ぶ制御方式（第２動作モード）と比較すると、ホスト装置２から見た場合の半導体記憶装置３全体の初動レイテンシ期間を短縮することが可能となる。
【００８９】
また、本実施の形態に係る半導体記憶装置３によれば、第１動作モードにおいてメモリコントローラ４１Ａ，４１Ｂは、メモリアレイ７１ＡからのコンテンツデータＳ２Ａの読み出しと、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しとを、同時に開始する。従って、メモリアレイ７１Ａにアクセスする際の初動レイテンシ期間と、メモリアレイ７１Ｂにアクセスする際の初動レイテンシ期間との重複期間が最大となるため、ホスト装置２から見た場合の半導体記憶装置３全体の初動レイテンシ期間を最大限に短縮することが可能となる。
【００９０】
また、本実施の形態に係る半導体記憶装置３によれば、第２動作モードにおいてメモリコントローラ４１Ａ，４１Ｂは、メモリアレイ７１ＡからのコンテンツデータＳ２Ａの読み出しと、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しとを、時系列順に実行する。従って、メモリアレイ７１ＡからのコンテンツデータＳ２Ａの読み出しと、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しとが同時には実行されないため、コンテンツデータＳ２Ａ，Ｓ２Ｂの読み出しを同時に実行する制御方式（第１動作モード）と比較すると、ピーク消費電力を低減することが可能となる。
【００９１】
また、本実施の形態に係る半導体記憶装置３によれば、第２動作モードにおいてメモリコントローラ４１Ｂは、コンテンツデータＳ２Ａの送信待機状態への設定が完了すると直ちに、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しを開始する。このように、メモリアレイ７１ＢからのコンテンツデータＳ２Ｂの読み出しを早期に開始することにより、当該読み出しを早期に完了できるため、ホスト装置２から見た場合の半導体記憶装置３全体の初動レイテンシ期間を短縮することが可能となる。
【００９２】
また、本実施の形態に係る半導体記憶装置３によれば、メモリコントローラ４１Ａ，４１Ｂは、メモリアレイ７１Ａ，７１Ｂ内に記憶されたモード設定情報８３に基づいて、第１動作モード及び第２動作モードの一方を選択する。従って、高速化又は低消費電力化の優先度に応じて所望のモード設定情報８３を予め設定しておくことにより、最適な制御方式を選択することが可能となる。
【００９３】
＜変形例１＞
上記実施の形態では、モード設定情報８３はメモリアレイ７１Ａ，７１Ｂのオプション領域に予め格納されていたが、これに代えて、リードコマンドＳ１内にモード設定情報８３を含めても良い。
【００９４】
本変形例に係る半導体記憶装置３によれば、メモリコントローラ４１Ａ，４１Ｂは、ホスト装置２から受信したリードコマンドＳ１内に記述されたモード設定情報８３に基づいて、第１動作モード及び第２動作モードの一方を選択する。従って、高速化又は低消費電力化の優先度に応じてホスト装置２が所望のモード設定情報８３を設定することにより、最適な制御方式を選択することが可能となる。また、ホスト装置２がモード設定情報８３を設定するため、ホスト装置２が実行するアプリケーションに応じて第１動作モード及び第２動作モードを簡易に切り替えることが可能となる。
【００９５】
＜変形例２＞
上記実施の形態では、２個のメモリダイ３１Ａ，３１Ｂを用いたスタック構成について説明したが、スタック構成されるメモリダイの個数は２個に限定されず、３個以上のメモリダイを用いたスタック構成を採用することもできる。
【００９６】
図６は、４個のメモリダイ３１Ａ〜３１Ｄがスタック構成された半導体記憶装置３を示す図である。ユーザデータ領域の全メモリ空間１００のうち、最初の１／４のメモリ空間１０１Ａがメモリダイ３１Ａに割り当てられ、次の１／４のメモリ空間１０１Ｂがメモリダイ３１Ｂに割り当てられ、その次の１／４のメモリ空間１０１Ｃがメモリダイ３１Ｃに割り当てられ、最後の１／４のメモリ空間１０１Ｄがメモリダイ３１Ｄに割り当てられる。
【００９７】
例えば、ホスト装置２からのアクセスがメモリダイ３１Ｂ，３１Ｃの境界を跨ぐ場合には、メモリダイ３１Ｂがマスタダイ、メモリダイ３１Ｃがスレーブダイとなって、上記実施の形態と同様の動作を行う。また例えば、ホスト装置２からのアクセスがメモリダイ３１Ｃ，３１Ｄの境界を跨ぐ場合には、メモリダイ３１Ｃがマスタダイ、メモリダイ３１Ｄがスレーブダイとなって、上記実施の形態と同様の動作を行う。
【符号の説明】
【００９８】
１  メモリシステム
２  ホスト装置
３  半導体記憶装置
３１Ａ，３１Ｂ  メモリダイ
４１Ａ，４１Ｂ  メモリコントローラ
４２Ａ，４２Ｂ  半導体メモリ
６１Ａ，６１Ｂ  判定回路
７１Ａ，７１Ｂ  メモリアレイ
８２Ａ，８２Ｂ  メモリマップ情報
８３  モード設定情報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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