(57)【特許請求の範囲】
【請求項１】
セルプレートと第１のノードとの間に接続されている第１の強誘電体キャパシタと、
上記セルプレートと第２のノードとの間に接続されている第２の強誘電体キャパシタと、
上記第１のノードと第１の電圧の供給端子との間に接続され、ゲートが上記第２のノードに接続されている第１のトランジスタと、
上記第２のノードと第１の電圧の供給端子との間に接続され、ゲートが上記第１のノードに接続されている第２のトランジスタと、
上記第１のノードとビット線との間に接続され、ゲートがワード線に接続されている第３のトランジスタと、
上記第２のノードとビット補線との間に接続され、ゲートが上記ワード線に接続されている第４のトランジスタと、
読み出し動作に先立って上記ビット線及び上記ビット補線を第２の電圧にプリチャージするプリチャージ回路と、
上記セルプレートに第１の電圧又は第２の電圧を供給するための第１の電圧供給回路と、
書き込みデータに応じて上記ビット線と上記ビット補線とに第１の電圧又は第２の電圧を相補的に供給するビット線駆動回路と、
上記ワード線を活性化するためのワード線駆動回路と、
を有し、
上記第１の電圧供給回路が待機時に上記セルプレートに第１の電圧を供給し、
データ書き込み時に、上記ビット線駆動回路が書き込みデータに応じた第１の電圧又は第２の電圧を上記ビット線と上記ビット補線とに相補的に供給し、上記ワード線駆動回路が上記ワード線を活性化し、上記ワード線が活性化されているときに上記第１の電圧供給回路が上記セルプレートに第２の電圧をパルス状に供給する、
強誘電体メモリ。
【請求項２】
データ読み出し時に、上記プリチャージ回路が上記ビット線と上記ビット補線とを第２の電圧にプリチャージし、上記ワード線駆動回路が上記ワード線を活性化し、上記ワード線が活性化されているときに上記第１の電圧供給回路が上記セルプレートに第２の電圧をパルス状に供給する、請求項１に記載の強誘電体メモリ。
【請求項３】
上記ビット線と上記ビット補線とを第１の電圧又は第２の電圧に弁別するためのセンスアンプと、
上記センスアンプを上記ビット線と上記ビット補線とに接続するためのトランスファゲートと、
を更に有する、請求項２に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、４トランジスタ構造のＳＲＡＭ（Static Random Access Memory ）に強誘電体キャパシタを取り入れた強誘電体メモリに関するものである。
【０００２】
【従来の技術】
ＳＲＡＭは、電源電圧が供給されている限り書き込まれたデータが消失しない、高速な書き込みと読み出しを実現できるなどの利点から、データアクセスの高速性が要求されるコンピュータのメインメモリ、キャッシュメモリなどに広く利用されている。
【０００３】
通常のＳＲＡＭのメモリセルは、６つのトランジスタからなるいわゆる６トランジスタタイプ、４つのトランジスタと二つの高抵抗素子からなる４トランジスタタイプなどがあり、何れも高速なデータアクセスを実現でき、かつ記憶データを安定して保持可能である。
【０００４】
近年、半導体製造技術の微細化、高密度化の進歩が著しく、また低消費電力化のために低電源電圧化も進められている。これに伴って、ＳＲＡＭのメモリセルの微細化及び低電源電圧化により、これまでになかった問題が浮上している。特にＤＳＰ（Digital Signal Processor）においては、他の演算回路、または処理回路と同じチップに搭載されるＳＲＡＭ、いわゆるオンチップのＳＲＡＭの容量が増加の一途をたどってきており、その大容量化に伴なう待機時消費電流（リーク電流）の増大が問題となっている。
【０００５】
ＳＲＡＭのメモリセルにおいては、データの読み出しまたは書き込みによって移動する電荷量が電源電圧の低電圧化に伴なって減少するため、データの誤り率（Soft Error Rate 、以下、ＳＥＲと略記する）が増加する。ＳＲＡＭの設計及び製造は、電源電圧のスケールの限界、電荷蓄積ノードスケールの限界、及びメモリセルのスケールの限界に直面している。さらに、記憶データの正確さに対する要求が厳しく、例えば、ＤＳＰのプログラムメモリに格納され、ＤＳＰのプロセッサの動作を制御する命令コードにおいて、たとえ１ビットのデータが誤ってもＤＳＰ全体が制御不能に陥ることが考えられる。
【０００６】
【発明が解決しようとする課題】
ＳＥＲの増大の解決方法として、誤り検査及び訂正（Error Check and Correction、以下、ＥＣＣと記述する）回路の導入が挙げられる。例えば、垂直水平パリティ方式やハミングコードは、シングルビットのソフトエラーの訂正を行う手段として有効である。しかし、ＥＣＣでは、冗長ビットや比較訂正回路のための面積増加によるコスト増や、動作速度の低下といったデメリットがあるため、アクセススピードなどへの影響の少ない方法が望まれる。ＤＲＡＭの場合は、システムレベルでＥＣＣが実現されているのに対して、ＤＳＰはすでにチップ上でシステムが形成されているので、少ないハードウェアでＥＣＣを実現することが重要となってくる。
【０００７】
ＥＣＣを実現するためには、通常のメモリビットのほか、誤り検査及び訂正を行うためのコードを記憶するためのメモリビットが必要であり、メモリビット数の増加は避けられない。例えば、これまでに提案されている１６メガビット容量のＤＲＡＭで垂直水平パリティ方式を用いる場合、２５６ビット毎に３３ビットのパリティコードが付加される。または、同じく１６メガビット容量のＤＲＡＭでハミングコード方式を用いる場合、１２８ビット毎に８ビットの冗長コードが付加される。一般的に、ＥＣＣ回路により約２０パーセントの面積増加は避けられず、また、ＥＣＣ回路及びメモリセルの増加は、メモリセル内部のインバータ、トランスファゲートを構成するトランジスタのリーク電流の増加を招く。これは、メモリの待機時電流を増大させるため、電力消費の観点からもＥＣＣは好ましくないと考えられる。
【０００８】
トランジスタのリーク電流を抑制するため、基板バイアスによるしきい値電圧の制御や、複数の電源電圧を用いて待機時の電源電圧を下げることでリーク電流を抑制するなどの方法が提案されているが、低しきい値電圧、例えば、０．２Ｖ以下のしきい値電圧を持つトランジスタの製造上のバラツキを考慮すると、量産レベルで全てのリーク電流を抑制するのは困難である。従って多くの提案ではＳＲＡＭ部分に高しきい値電圧トランジスタを用いて、ロジック部に低しきい値電圧のトランジスタを用いる、いわゆるデュアルしきい値電圧方式が利用されるが、しきい値電圧の異なるトランジスタを製造するために製造工程のマスクの増加としきい値電圧制御のためのインプラ工程の増加による製造コストの増加が予測され、また、高しきい値電圧デバイスを用いることによってＳＲＡＭの性能の低下が懸念される。
【０００９】
リーク電流を抑制する究極の方法として、電源電圧の供給が停止しても記憶データを保持できる不揮発性メモリ、例えば、強誘電体メモリを利用することがある。しかし、現在行われている強誘電体メモリの多くの開発は、ＤＲＡＭと比較する場合の面積、速度、コストを中心に検討が行われ、例えば、ＤＲＡＭメモリセルのように１トランジスタと１キャパシタ構造、１トランジスタと２キャパシタの構造、また２トランジスタと２キャパシタの構造が多く見られる。しかし、殆どの例ではメモリセルがゲインセルを持たないため、動作速度の面では通常のＳＲＡＭに劣る。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、４トランジスタと２強誘電体キャパシタを用いて、ＳＲＡＭ構造の強誘電体メモリセルを構成することで、高速なアクセスを実現しながらＳＥＲを改善でき、低電源電圧化及び待機時の電源電圧の供給停止による消費電力の低減を実現できる強誘電体メモリを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の強誘電体メモリは、セルプレートと第１のノードとの間に接続されている第１の強誘電体キャパシタと、上記セルプレートと第２のノードとの間に接続されている第２の強誘電体キャパシタと、上記第１のノードと第１の電圧の供給端子との間に接続され、ゲートが上記第２のノードに接続されている第１のトランジスタと、上記第２のノードと第１の電圧の供給端子との間に接続され、ゲートが上記第１のノードに接続されている第２のトランジスタと、上記第１のノードとビット線との間に接続され、ゲートがワード線に接続されている第３のトランジスタと、上記第２のノードとビット補線との間に接続され、ゲートが上記ワード線に接続されている第４のトランジスタと、読み出し動作に先立って上記ビット線及び上記ビット補線を第２の電圧にプリチャージするプリチャージ回路と、上記セルプレートに第１の電圧又は第２の電圧を供給するための第１の電圧供給回路と、書き込みデータに応じて上記ビット線と上記ビット補線とに第１の電圧又は第２の電圧を相補的に供給するビット線駆動回路と、上記ワード線を活性化するためのワード線駆動回路とを有し、上記第１の電圧供給回路が待機時に上記セルプレートに第１の電圧を供給し、データ書き込み時に、上記ビット線駆動回路が書き込みデータに応じた第１の電圧又は第２の電圧を上記ビット線と上記ビット補線とに相補的に供給し、上記ワード線駆動回路が上記ワード線を活性化し、上記ワード線が活性化されているときに上記第１の電圧供給回路が上記セルプレートに第２の電圧をパルス状に供給する。
【００１２】
また、本発明では、好適には、データ読み出し時に、上記プリチャージ回路が上記ビット線と上記ビット補線とを第２の電圧にプリチャージし、上記ワード線駆動回路が上記ワード線を活性化し、上記ワード線が活性化されているときに上記第１の電圧供給回路が上記セルプレートに第２の電圧をパルス状に供給する。
【００１３】
更に、本発明では、好適には、上記ビット線と上記ビット補線とを第１の電圧又は第２の電圧に弁別するためのセンスアンプと、上記センスアンプを上記ビット線と上記ビット補線とに接続するためのトランスファゲートとを更に有する。
【００１４】
【発明の実施の形態】
図１は本発明に係る強誘電体メモリの一実施形態を示す回路図であり、強誘電体メモリのメモリセルの一構成例を示している。
図示のように、本実施形態の強誘電体メモリセルは、スイッチング用ｐＭＯＳトランジスタＰ１とＰ２、増幅用ｎＭＯＳトランジスタＮ１とＮ２及び強誘電体キャパシタＦＣ１とＦＣ２によって構成されている。
【００１５】
キャパシタＦＣ１とｎＭＯＳトランジスタＮ１はセルプレートＣＰと接地電位との間に直列接続され、その接続中点により記憶ノードＮＤ１が形成される。トランジスタＰ１はノードＮＤ１とビット線ＢＬとの間に接続され、そのゲートがワード線ＷＬに接続されている。
同様に、キャパシタＦＣ２とｎＭＯＳトランジスタＮ２はセルプレートＣＰと接地電位との間に直列接続され、その接続中点により記憶ノードＮＤ２が形成される。トランジスタＰ２はノードＮＤ２とビット補線ＢＬＢとの間に接続され、そのゲートがワード線ＷＬに接続されている。
トランジスタＮ１のゲートがノードＮＤ２に接続され、トランジスタＮ２のゲートがノードＮＤ１に接続されている。
【００１６】
図１に示すように、本実施形態の強誘電体メモリにおいて、４つのトランジスタと２つの強誘電体キャパシタによってメモリセルが構成されている。メモリアクセス時に、ワード線ＷＬに印加される電圧に応じて、スイッチング用トランジスタＰ１とＰ２がオンし、メモリセルに対してデータの書き込みまたは読み出しが行われる。例えば、書き込みのときビット線ＢＬ及びビット補線ＢＬＢに書き込みデータに応じた電圧がそれぞれ確定したあと、トランジスタＰ１とＰ２がオンすることによって、記憶ノードＮＤ１とＮＤ２がそれぞれ書き込みデータに応じた電圧に設定される。さらにセルプレートＣＰにパルス信号を印加することによって、キャパシタＦＣ１とＦＣ２にそれぞれ書き込みデータに応じて分極が発生する。この分極は印加電界が消失しても一定の量で残留するので、強誘電体キャパシタＦＣ１とＦＣ２によって書き込みデータが保持される。
【００１７】
一方、読み出しのときには、始めにビット線ＢＬとビット補線ＢＬＢとが電源電位にプリチャージされる。その後、ワード線ＷＬが活性化されてトランジスタＰ１とＰ２とがオンすることによって、ビット線ＢＬと記憶ノードＮＤ１との間及びビット補線ＢＬＢと記憶ノードＮＤ２との間でプリチャージ電荷の再配分が行なわれる。この時、キャパシタＦＣ１とＦＣ２とは逆方向に分極しているためにその実効的な容量に差があり、電荷の再配分後に記憶ノードＮＤ１とＮＤ２との間に電位差が生じる。この電位差は、クロスカップルされたトランジスタＮＩとＮ２とによって増幅される。この増幅動作がメモリセル外部のセンスアンプの増幅動作を補助するので、高速なメモリアクセスが実現される。
【００１８】
以下、図２に示す強誘電体メモリセル及びプリチャージ回路、センスアンプなどを含む強誘電体メモリの部分回路の回路図を参照しつつ、本実施形態の強誘電体メモリの動作について説明する。
【００１９】
図２は、入力バッファ１０、プリチャージ回路２０、メモリセル３０、プリチャージ回路４０、センスアンプ５０及び出力バッファ６０と７０を含む強誘電体メモリの部分回路を示す回路図である。なお、実際の強誘電体メモリでは、行列状に配置されている複数の強誘電体メモリセルによってメモリセルアレイが形成される。
【００２０】
図２に示すように、入力バッファ１０は、ＮＯＲゲートＧ１とＧ２、ｎＭＯＳトランジスタＮＴ１とＮＴ２によって構成されている。ＮＯＲゲートＧ１の一方の入力端子が書き込みイネーブル信号線ＷＥに接続され、他方の入力端子に書き込みデータに応じた書き込み信号ＤＩが入力される。ＮＯＲゲートＧ２の一方の入力端子が書き込みイネーブル信号線ＷＥに接続され、他方の入力端子に書き込みデータに応じた書き込み信号ＤＩＢが入力される。なお、書き込み信号ＤＩとＤＩＢが書き込みデータに応じて互いに相反する論理レベルに設定される。
【００２１】
トランジスタＮＴ１がビット線ＢＬと接地電位ＧＮＤとの間に接続され、ゲートがＮＯＲゲートＧ１の出力端子に接続されている。トランジスタＮＴ２がビット補線ＢＬＢと接地電位ＧＮＤとの間に接続され、ゲートがＮＯＲゲートＧ２の出力端子に接続されている。
【００２２】
書き込みのとき、書き込みイネーブル信号線ＷＥがローレベルに保持され、入力される書き込み信号ＤＩとＤＩＢに応じて、ＮＯＲゲートＧ１とＧ２のうち、一方の出力がハイレベルに保持され、他方の出力がローレベルにそれぞれ保持される。このため、トランジスタＮＴ１とＮＴ２のうち、一方がオンし、他方がオフするので、ビット線ＢＬまたはビット補線ＢＬＢの何れか一方がハイレベル、例えば電源電圧ＶDDに、他方がローレベル、例えば接地電位ＧＮＤにそれぞれ保持される。
【００２３】
プリチャージ回路２０は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３，ＰＴ４及びＰ３によって構成されている。このうち、トランジスタＰ３は通常のｐＭＯＳトランジスタＰＴ１〜ＰＴ２よりもしきい値電圧の絶対値が低い、いわゆる低しきい値電圧トランジスタである。以降、通常のしきい値電圧を持つトランジスタを通常のトランジスタ又は高しきい値電圧トランジスタと呼ぶ。
【００２４】
トランジスタＰＴ１は電源電圧ＶDDとビット補線ＢＬＢとの間に接続され、ゲートがビット線ＢＬに接続され、トランジスタＰＴ２は電源電圧ＶDDとビット線ＢＬとの間に接続され、ゲートがビット補線ＢＬＢに接続されている。トランジスタＰＴ３は電源電圧ＶDDとビット線ＢＬとの間に接続され、トランジスタＰＴ４は電源電圧ＶDDとビット補線ＢＬＢとの間に接続されている。
また、トランジスタＰ３は、ビット線ＢＬとビット補線ＢＬＢとの間に接続されている。さらに、トランジスタＰ３，ＰＴ３及びＰＴ４のゲートがともにプリチャージ信号線ＰＲＥに接続されている。
【００２５】
書き込みのとき、プリチャージ信号線ＰＲＥがハイレベルに保持されるので、トランジスタＰ３，ＰＴ３及びＰＴ４がオフする。このとき、上述したように、書き込みデータに応じてトランジスタＮＴ１とＮＴ２のうち、何れか一方がオンするので、ビット線ＢＬとビット補線ＢＬＢの何れか一方が接地電位ＧＮＤに保持される。例えば、ビット線ＢＬが接地電位ＧＮＤにあるとすると、トランジスタＰＴ１がオンするので、ビット補線ＢＬＢが電源電圧ＶDDレベルに保持される。
【００２６】
読み出しのとき、ワード線ＷＬが活性化する前に、プリチャージ信号線ＰＲＥがローレベルに保持される。これによって、トランジスタＰＴ３，ＰＴ４及びＰ３がオンするので、ビット線ＢＬ及びビット補線ＢＬＢがともに電源電圧ＶDDにプリチャージされる。プリチャージ信号線ＰＲＥがハイレベルに復帰した後、ワード線ＷＬが活性化される。例えば、ワード線ＷＬにローレベルのパルスが印加される。これに応じて、メモリセル３０のトランジスタＰ１とＰ２がともにオンし、キャパシタＦＣ１とＦＣ２の分極に応じて、ビット線ＢＬとビット補線ＢＬＢとの間に微小な電位差が生じる。この電位差がセンスアンプ５０によって増幅され、メモリセル３０の記憶データが十分な論理レベルの信号として外部に読み出される。
【００２７】
図２に示すように、ビット線ＢＬとセンスアンプ５０の出力ノードＮＤ３との間にｐＭＯＳトランジスタＰＴ５が接続され、ビット補線ＢＬＢとセンスアンプ５０の出力ノードＮＤ４との間にｐＭＯＳトランジスタＰＴ６が接続されている。トランジスタＰＴ５とＰＴ６のゲートがセンスアンプイネーブル信号線ＳＡＥに接続されている。読み出しのとき、センスアンプイネーブル信号線ＳＡＥが活性化される（ローレベルに保持される）ので、トランジスタＰＴ５とＰＴ６がオンし、ビット線ＢＬの電位が出力ノードＮＤ３に伝達され、ビット補線ＢＬＢの電位が出力ノードＮＤ４に伝達される。
【００２８】
プリチャージ回路４０は、ｐＭＯＳトランジスタＰ４，Ｐ５とＰ６によって構成されている。トランジスタＰ４は電源電圧ＶDDとノードＮＤ３との間に接続され、トランジスタＰ５は電源電圧ＶDDとノードＮＤ４との間に接続されている。また、トランジスタＰ６はノードＮＤ３とＮＤ４の間に接続されている。トランジスタＰ４，Ｐ５及びＰ６のゲートがともにプリチャージ信号線ＰＲＥに接続されている。
トランジスタＰ４，Ｐ５とＰ６は低しきい値電圧トランジスタである。
【００２９】
読み出しのとき、上述したように、まずプリチャージ信号線ＰＲＥがローレベルに保持される。これに応じて、トランジスタＰ４，Ｐ５及びＰ６が全てオンするので、ノードＮＤ３とＮＤ４が電源電圧ＶDDにプリチャージされる。
【００３０】
センスアンプ５０は、ｐＭＯＳトランジスタＰ７，Ｐ８とｎＭＯＳトランジスタＮ３，Ｎ４、及びＮＴ３によって構成されている。なお、トランジスタＮＴ３は通常のしきい値電圧を持つトランジスタであり、トランジスタＰ７，Ｐ８とＮ３，Ｎ４は、低しきい値電圧トランジスタである。
トランジスタＰ７とＮ３によってインバータが構成され、また、トランジスタＰ８とＮ４によってインバータが構成されている。これらのインバータは、入力と出力が互いに接続されているラッチ回路を構成している。トランジスタＰ７とＮ３のドレイン同士の接続点がセンスアンプの出力ノードＮＤ３に接続され、トランジスタＰ８とＮ４のドレイン同士の接続点がセンスアンプの出力ノードＮＤ４に接続されている。
【００３１】
トランジスタＮＴ３は、インバータのトランジスタＮ３とＮ４のソースと接地電位ＧＮＤとの間に接続され、そのゲートがセンスアンプイネーブル信号線ＳＡＥに接続されている。
読み出しのとき、センスアンプイネーブル信号線ＳＡＥにローレベルのパルスが印加されると、トランジスタＰＴ５とＰＴ６がオンし、ビット線ＢＬの電位がノードＮＤ３に伝達され、ビット補線ＢＬＢの電位がノードＮＤ４に伝達される。このため、ビット線ＢＬとビット補線ＢＬＢの電位差がノードＮＤ３とＮＤ４に伝わる。そして、センスアンプイネーブル信号線ＳＡＥがハイレベルに切り替わったあと、センスアンプ５０の接地側のトランジスタＮＴ３が導通し、センスアンプ５０が動作することによって、ノードＮＤ３とＮＤ４の電位差が増幅され、その結果、ノードＮＤ３とＮＤ４のうちの一方が電源電圧ＶDDに保持され、他方が接地電位ＧＮＤに保持される。
【００３２】
出力バッファ６０によって、ノードＮＤ３の電位を論理反転した出力信号ＤＯが出力され、また、出力バッファ７０によって、ノードＮＤ４の電位を論理反転した出力信号ＤＯＢが出力される。
【００３３】
図２に示すように、本実施形態の強誘電体メモリにおいて、メモリセル３０、センスアンプ５０、プリチャージ回路４０及び出力バッファ６０，７０が、主に低しきい値電圧トランジスタを用いて構成されるので、メモリアクセスの高速化をはかれる。待機時におけるリーク電流を抑制するために、センスアンプ５０及び出力バッファ６０，７０では、通常のしきい値電圧トランジスタであるｎＭＯＳトランジスタＮＴ３，ＮＴ４，ＮＴ５によるＭＴＣＭＯＳを構成している。また、入力バッファ１０及びプリチャージ回路２０において、トランジスタＮＴ１，ＮＴ２及びトランジスタＰＴ１〜ＰＴ６を通常のしきい値電圧を持つトランジスタで構成しているので、待機時におけるトランジスタのリーク電流の低減をはかれ、消費電力の低減を実現できる。
【００３４】
次に、本実施形態の強誘電体メモリの書き込み及び読み出し時の動作についてそれぞれ図面を参照しつつ説明する。
図３は、書き込み時の強誘電体メモリの信号の波形を示す波形図であり、図４は、同書き込み時に強誘電体キャパシタの分極状態を示すグラフである。以下、図３と図４を参照しながら、強誘電体メモリの書き込み動作を説明する。
【００３５】
図３に示すように、書き込み時にまず、ビット線ＢＬとビット補線ＢＬＢがそれぞれ書き込みデータに応じた電圧レベルに保持される。そして、ビット線ＢＬとビット補線ＢＬＢの電圧レベルが確定したとき、選択ワード線ＷＬが活性化され（ローレベルに保持され）、これに応じて、選択ワード線ＷＬに接続されているメモリセルのスイッチングトランジスタＰ１とＰ２がオンするので、ビット線ＢＬの電位がメモリセルの記憶ノードＮＤ１に印加され、ビット補線ＢＬＢの電位がメモリセルの記憶ノードＮＤ２に印加される。
【００３６】
ノードＮＤ１とＮＤ２の電位が確定したあと、セルプレートＣＰに正のパルス信号が印加される。これに応じてキャパシタＦＣ１とＦＣ２においてそれぞれノードＮＤ１とＮＤ２の電位に応じて分極が起きる。
以下、図４を参照しつつ、キャパシタＦＣ１とＦＣ２の分極状態の変化について説明する。
【００３７】
図４において、符号ａ，ｂ，ｃとｄが示す曲線はそれぞれ図３に示す期間ａ，ｂ，ｃとｄに対応している。また、符号ａ，ｂ，ｃとｄが示す曲線は、メモリセルへの書き込みデータが現在の記憶データと一致する場合、即ち、強誘電体キャパシタＦＣ１とＦＣ２において極性の反転が起きない場合を示している。一方、符号ａ’，ｂ’，ｃ’とｄ’が示す曲線は、メモリセルへの書き込みデータが現在の記憶データと異なる場合、即ち、強誘電体キャパシタＦＣ１とＦＣ２において極性の反転が起きる場合を示している。以下、それぞれの場合について説明する。
【００３８】
まず、強誘電体キャパシタの極性反転が起きない場合の動作について説明する。
図示のように、セルプレートＣＰにパルスが印加される前の期間ａにおいて、例えば、強誘電体キャパシタが前回の書き込みにより、残留分極Ｐr が残り、即ち、図４における点Ｐ1 の状態にあるとする。
【００３９】
期間ａにおいて、セルプレートＣＰがローレベルに保持される。このとき、例えば、書き込みデータに応じてハイレベルに保持されている記憶ノードに接続されている強誘電体キャパシタでは、その電極に電界が印加されるので、分極が発生する。即ち、強誘電体キャパシタに電界が印加される結果、図４において、点Ｐ1 からＰ2 に示す分極状態に移動する。
期間ｂにおいて、セルプレートＣＰがハイレベルに保持される、このとき、例えば、書き込みデータに応じてローレベルに保持されている記憶ノードに接続されている強誘電体キャパシタでは、その両方の電極に電界が印加されるので、分極が発生する。
即ち、期間ａにおいて、ハイレベルの記憶ノードに接続されている強誘電体キャパシタに対して書き込みが行われ、期間ｂにおいて、ローレベルの記憶ノードに接続されている強誘電体に対して書き込みが行われる。
【００４０】
次に、期間ｃにおいて、セルプレートＣＰがローレベルに保持される。この状態は、上述した期間ａとほぼ同じであり、ハイレベルに保持されている記憶ノードに接続されている強誘電体キャパシタに電界が印加されるので、ハイレベルの記憶ノードに接続されているキャパシタに対して、再度書き込みが行われる。逆にローレベルに保持されている記憶ノードに接続されている強誘電体キャパシタでは、その電極に電界が印加されず、分極は起きない。
【００４１】
期間ｄにおいて、トランジスタのリーク電流によって、書き込みの間にハイレベルに保持されている記憶ノードの電荷が逸出し、記憶ノードの電圧が徐々にローレベルに低下する。このとき、強誘電体キャパシタの電極に印加される電界が０になるが、強誘電体キャパシタのヒステリシス特性によって、その分極が残こされる（図４における点Ｐ1 ）。
【００４２】
上述したように、書き込みによって、書き込みデータに応じて強誘電体キャパシタに電界が印加され、その結果強誘電体キャパシタに書き込みデータに応じた分極が残される。この残留分極によって、書き込みデータが記憶される。また、一つの強誘電体メモリセルにおいて、二つの強誘電体キャパシタＦＣ１，ＦＣ２のうち、記憶データに応じて一方のキャパシタに正の分極が残り、他方のキャパシタに負の分極が残る。書き込みのあと、メモリセルへの電源の供給がなくなっても、強誘電体キャパシタの分極状態が残されるので、書き込みデータが破壊されることなく保持される。
【００４３】
次に、書き込みデータに応じて強誘電体キャパシタの極性反転が起きる場合の動作について説明する。メモリセルに現在記憶されているデータと異なるデータを書き込む場合、強誘電体キャパシタの極性が反転する、いわゆる分極反転が発生する。
【００４４】
例えば、書き込み前にメモリセルの記憶データに応じて、強誘電体キャパシタに残留分極Ｐr が残り、図４に示す点Ｐ1 の状態にあるとする。この場合、前回の書き込みにおいて、記憶ノードが例えばハイレベルに保持されるが、今回の書き込みデータに応じて、当該記憶ノードがローレベルに保持される。このため、図３に示す期間ａにおいて、セルプレートＣＰがローレベルに保持され、当該記憶ノードに接続されている強誘電体キャパシタの電極に電界が印加されない。
期間ｂにおいて、セルプレートＣＰがハイレベルに保持されるので、強誘電体キャパシタの電極に電界が印加される。これに応じて、強誘電体キャパシタにおいて分極反転が発生する。即ち、図４において、強誘電体キャパシタは点Ｐ1 からｂ’に示す曲線に沿って点Ｐ3 に示す状態に遷移する。
【００４５】
即ち、強誘電体メモリセルに現在の記憶データと異なるデータを書き込むとき、当該メモリセルの強誘電体キャパシタにおいて分極反転が発生するので、書き込みによって、前回の記憶データと異なるデータが強誘電体メモリセルに書き込まれる。書き込み終了後、強誘電体キャパシタの電極に印加される電界が０になると、強誘電体キャパシタの分極が残り、書き込みデータが保持される。即ち、図４において、強誘電体キャパシタは点Ｐ4 に示す状態になる。このとき強誘電体キャパシタの残留分極は点Ｐ1 に示す状態と逆の極性を持ち、例えば、点Ｐ1の残留分極量をＰr とすると、このときの残留分極量が−Ｐr となる。
【００４６】
次に、図５と図６を参照しつつ、本実施形態の強誘電体メモリの読み出し動作について説明する。
図５は、読み出し時の強誘電体メモリの信号の波形を示す波形図であり、図６は、読み出し時の強誘電体キャパシタの分極状態の変化を示すグラフである。
【００４７】
図５に示すように、読み出しのとき、まず、プリチャージ信号線ＰＲＥに負のパルスが印加される。これに応じてプリチャージ回路が作動し、ビット線ＢＬ及びビット補線ＢＬＢがハイレベル、例えば、電源電圧ＶDDにプリチャージされる。プリチャージのあと、ワード線ＷＬが活性化されるので、メモリセルのスイッチング用トランジスタＰ１，Ｐ２がオンし、記憶ノードＮＤ１とＮＤ２がそれぞれビット線ＢＬとビット補線ＢＬＢに接続される。
【００４８】
その結果、ビット線ＢＬと記憶ノードＮＤ１との間及びビット補線ＢＬＢと記憶ノードＮＤ２との間でプリチャージ電荷の再配分が起こる。この時、キャパシタＦＣ１とＦＣ２とが逆方向に分極しているのでそれらの実効的な容量に差があり、電荷の再配分後にビット線ＢＬとビット補線ＢＬＢに電位差（図６の読み出し電圧）が生じる。この電位差がセンスアンプによって増幅されるので、センスアンプの出力に応じて、メモリセルの記憶データを高速に読み出すことができる。
【００４９】
図５において、ワード線ＷＬが活性化したあとの期間ａにおいて、強誘電体キャパシタＦＣ１とＦＣ２の残留分極の極性に応じて、ビット線ＢＬとビット補線ＢＬＢに電位差が発生する。この電位差がセンスアンプにより増幅され、その結果、ビット線ＢＬとビット補線ＢＬＢのうちの一方がハイレベルに保持され、他方がローレベルに保持される。
【００５０】
期間ｂにおいて、セルプレートＣＰにハイレベルのパルスが印加される。これに応じて、メモリセルに対してデータの書き戻しが行われる。このとき、ローレベルに保持されている記憶ノードに接続されている強誘電体キャパシタにおいて、電極に電界が印加されるので、データの書き戻しが行われる。
期間ｃにおいて、セルプレートＣＰがローレベルに保持される。ことのとき、ハイレベルに保持されている記憶ノードに接続されている強誘電体キャパシタにおいて、電極に電界が印加されるので、データの書き戻しが行われる。
上述したように、期間ｂとｃにおいて、強誘電体キャパシタに対してデータの書き戻しが行われる。この書き戻しにより、データの読み出しによって強誘電体キャパシタの残留分極の変化が補正され、強誘電体メモリの安定性の向上を実現できる。
【００５１】
期間ｄにおいて、ワード線ＷＬの電位がハイレベルに保持されるので、ビット線ＢＬ及びビット補線ＢＬＢがそれぞれメモリセルから切り離され、メモリセルへの電源の供給はなくなる。記憶ノードの電位は、トランジスタＮ１とＮ２のリーク電流によって徐々に接地電位ＧＮＤまで低下するが、強誘電体キャパシタの分極特性が保持されるので、記憶データが破壊されることなく保持される。
【００５２】
図７は、本実施形態の強誘電体メモリセルを用いて構成したメモリアレイの配置を示す配置図である。
図示のように、メモリアレイは、プリチャージ回路１００、メモリブロック１１０、ローデコーダ１２０、センスアンプアレイ１３０、及びローカルワード線駆動回路１４０−１，１４０−２，１４０−３，１４０−４によって構成されている。
メモリブロック１１０は、複数のメモリブロック、例えば、図７の例では８つのメモリブロックＭＢ１〜ＭＢ８によって構成されている。
【００５３】
プリチャージ回路１００は、例えば、選択されたメモリブロックのビット線ＢＬ及びビット補線ＢＬＢをプリチャージする。
ローデコーダ１２０は、グローバルワード線ＧＷＬを駆動する。また、図７に示すように、ワード線が階層構造に形成され、ローカルワード線ＬＷＬは、グローバルワード線ＧＷＬと各メモリブロックに設けられているブロック選択信号線ＢＳＥＬ（図示せず）の信号に応じて動作するローカルワード線駆動回路１４０−１，１４０−２，…，１４０−４によって駆動される。各ローカルワード線は、例えば、１６ビットを１ワードとして扱うＤＳＰにおいては、１６ビットのメモリセルに接続されている。
【００５４】
図示のように、メモリを階層化設計し、ブロック構造のメモリ配置することで、待機時にビット線ＢＬ及びビット補線ＢＬＢを接地電位ＧＮＤに落とすことでメモリセルへの電源の供給を停止する。これにより、トランジスタのリーク電流による待機時や動作時の消費電力が最小限となり、低消費電力化を実現できる。
【００５５】
図８は、グローバルワード線ＧＷＬ及びブロック選択信号線ＢＳＥＬの信号に応じて、ローカルワード線を駆動するローカルワード線駆動回路１４０の一例を示している。
ローカルワード線ＬＷＬを選択するために、ローカルワード線ごとにＮＡＮＤゲートＮＧが設けられている。ＮＡＮＤゲートＮＧの一方の入力端子がグローバルワード線ＧＷＬに接続され、他方の入力端子がブロック選択信号線ＢＳＥＬに接続されている。
【００５６】
グローバルワード線ＧＷＬは、ローデコーダによって駆動される。ここで、グローバルワード線ＧＷＬとブロック選択信号線ＢＳＥＬは、正の論理であるとする。即ち、非選択時にグローバルワード線ＧＷＬとブロック選択信号線ＢＳＥＬがローレベルに保持され、選択時にグローバルワード線ＧＷＬとブロック選択信号線ＢＳＥＬがハイレベルに保持される。
このため、選択時にローカルワード線ＬＷＬがローレベルに保持され、当該ローカルワード線に接続されているメモリセルのスイッチングトランジスタＰ１とＰ２がオンし、メモリセルに対してデータの書き込みまたは読み出しを行うことができる。
【００５７】
図９はビット線ＢＬまたはビット補線ＢＬＢのプリチャージ及び接地のための回路を示している。
図示のように、ビット線ＢＬまたはビット補線ＢＬＢがｐＭＯＳトランジスタＰＴを介して電源電圧ＶDDに接続され、また、ｎＭＯＳトランジスタＮＴを介して接地されている。トランジスタＰＴのゲートがプリチャージ信号線ＰＲＥに接続され、トランジスタＮＴのゲートがスタンバイ信号線ＳＴＢに接続されている。このため、プリチャージ信号線ＰＲＥがローレベルのとき、トランジスタＰＴがオンし、一方、スタンバイ信号線ＳＴＢがハイレベルのとき、トランジスタＮＴがオンする。
【００５８】
ｐＭＯＳトランジスタＰＴをオンすることによってビット線ＢＬまたはビット補線ＢＬＢが電源電圧ＶDDに保持される。一方、ｎＭＯＳトランジスタＮＴをオンすることによって、ビット線ＢＬまたはビット補線ＢＬＢが接地電位に保持される。
【００５９】
待機時に、プリチャージ用トランジスタＰＴを通して流れるリーク電流によって消費電力が発生するため、このリーク電流を例えば、スーパーカットオフ方式によるゲートバイアスによる制御や、電源電圧ＶDDの電位を制御することで低減することが可能である。上記スーパーカットオフ方式とは、低しきい値電圧のＭＯＳトランジスタから構成される機能回路、例えば、所定の論理演算を行なう論理回路の電流供給経路に低しきい値電圧のｐＭＯＳトランジスタを設け、論理回路の待機時に上記ｐＭＯＳトランジスタのゲートに電源電圧よりも高い電圧を印加して当該ｐＭＯＳトランジスタを強いオフ状態にすることによって、電流の経路を遮断して低しきい値電圧のＭＯＳトランジスタのリーク電流を低減させるものである。
【００６０】
図１０は、本実施形態の強誘電体メモリセルの簡略断面図である。なお、図１０（ａ）では、強誘電体メモリセルの一部分の断面図を示し、図１０（ｂ）は、図１０（ａ）の断面図に対応するメモリセルの部分回路を示している。
図１０（ａ）に示すように、半導体基板にスイッチング用ｐＭＯＳトランジスタＰ１と増幅用ｎＭＯＳトランジスタＮ１がそれぞれ形成される。ｐＭＯＳトランジスタＰ１のゲートは、ワード線ＷＬによって形成される。ワード線ＷＬの上に形成された金属配線層において、記憶ノードＮＤ１が形成され、さらに、この金属配線層の上に、強誘電体キャパシタが形成される。
強誘電体キャパシタの上に、セルプレートＣＰが形成され、その上にビット線ＢＬ及びビット補線ＢＬＢが形成される。
【００６１】
図１０（ａ）に示すように、強誘電体キャパシタは回路の上部に形成されるため、強誘電体キャパシタの面積が従来のＳＲＡＭと比較して十分に小さいので、メモリセル面積は４トランジスタのＳＲＡＭと同程度になることが考えられる。
【００６２】
強誘電体材料として、例えば、ＰＺＴ（チタンジルコン酸鉛、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）が挙げられる。本実施形態の強誘電体メモリセルにおいて、強誘電体材料を用いてＳＲＡＭの上部に強誘電体キャパシタを形成する。強誘電体材料のＰＺＴは高温、例えば、６００°Ｃでの焼成が必要となるが、銅を使う配線プロセスであれば銅の溶融温度が１０００°Ｃ以上であり、強誘電体材料を焼成するための熱処理に十分耐えられる。また、通常のアルミニウムによるプロセスでは、例えば、最下層の金属配線層（ＭＥＴ１）をタングステン（Ｗ）に変えることによって、この熱処理に耐えることができる。
また、図１において、スイッチング用トランジスタＰ１，Ｐ２を低しきい値電圧のトランジスタで構成し、クロスカップルされたｎＭＯＳトランジスタＮ１，Ｎ２を通常のしきい値電圧のトランジスタで構成して、常時電源電圧を供給する構成としてもよい。この場合、スイッチング用トランジスタＰ１，Ｐ２のリーク電流によって蓄積ノードＮＤ１，ＮＤ２に電荷が補われる。
【００６３】
【発明の効果】
以上説明したように、本発明の強誘電体メモリによれば、強誘電体キャパシタを用いてＳＲＡＭに類似した構成を有する強誘電体メモリを形成することによって、高速なデータアクセスを実現しながら、低電圧化、低消費電力化を実現できるほか、データの不揮発性記憶を実現でき、信頼性、安定性の向上を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る強誘電体メモリの一実施形態を示す回路図であり、強誘電体メモリセルの構成を示す図である。
【図２】本発明に係る強誘電体メモリセルを含む強誘電体メモリの部分回路を示す回路図である。
【図３】強誘電体メモリの書き込み時の動作を示す波形図である。
【図４】書き込み時強誘電体キャパシタの分極状態の遷移を示す図である。
【図５】強誘電体メモリの読み出し時の動作を示す波形図である。
【図６】読み出し時強誘電体キャパシタの分極状態の遷移を示す図である。
【図７】本実施形態の強誘電体メモリセルを用いて構成したメモリアレイの一配置例を示す図である。
【図８】ローカルワード線駆動回路の一構成例を示す回路図である。
【図９】ビット線プリチャージ及び接地回路の一例を示す回路図である。
【図１０】強誘電体メモリセルの簡略断面図である。
【符号の説明】
１０…入力バッファ、
２０…プリチャージ回路、
３０…メモリセル、
４０…プリチャージ回路、
５０…センスアンプ、
６０，７０…出力バッファ、
１００…プリチャージ回路、
１１０…メモリブロック、
１２０…ローデコーダ、
１３０…センスアンプアレイ、
１４０…ローカルワード線駆動回路、
ＣＰ…セルプレート、
ＦＣ１，ＦＣ２…強誘電体キャパシタ、
ＷＬ…ワード線、
ＧＷＬ…グローバルワード線、ＬＷＬ…ローカルワード線、
ＢＬ…ビット線、ＢＬＢ…ビット補線、
ＶDD…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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