(57)【特許請求の範囲】
【請求項１】
半導体基板の上方の相互に異なる配線層に形成される第１の配線と第２の配線との配線接続部設計方法において、
前記第１の配線と前記第２の配線との間に流れる電流量を基に前記第１の配線と前記第２の配線との接続に必要なスタックビアの数を決める工程と、
前記スタックビアの数を基に仮想配線の本数を決める工程と、前記第１の配線の上方の前記第２の配線の形成領域内に前記仮想配線を複数本配置する工程と、
前記第１の配線と前記複数の仮想配線とが交差する部分に複数のスタックビアを生成する工程と、
前記仮想配線を削除する工程と、
前記第２の配線を生成する工程とを有することを特徴とする配線接続部設計方法。
【請求項２】
前記第１の配線及び前記第２の配線の間の前記複数のスタックビアに対応する位置に、それぞれパッドを生成することを特徴とする請求項１に記載の配線接続部設計方法。
【請求項３】
前記複数のスタックビアの間を通る第３の配線を生成することを特徴とする請求項１に記載の配線接続部設計方法。
【請求項４】
前記第２の配線の形成領域内に前記仮想配線を一定の間隔で均一に配置することを特徴とする請求項１に記載の配線接続部設計方法。
【請求項５】
半導体基板と、前記半導体基板上に絶縁層を介して順番に積層された第１、第２及び第３の配線層とを有する半導体装置において、
前記第１の配線層内の第１の配線と前記第３の配線層内の第３の配線との交差部に配置されて前記第１の配線と前記第３の配線とを電気的に接続する複数のスタックビアと、
前記第２の配線層内に形成されて前記複数のスタックビアの間を通る第２の配線とを有し、
前記複数のスタックビアを前記第３の配線の幅方向の両端近傍に設計規約で決まる最小の間隔で配置し、前記第３の配線の幅方向の中央部に前記第２の配線を配置可能な空間を設け、前記複数のスタックビアは、前記第２の配線層内の各々のスタックビアに対応する位置にそれぞれ形成されたパッドを含み、前記第２の配線は、前記複数のパッドの間の領域に形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相互に異なる配線層の配線同士を複数のスタックビアで電気的に接続する配線接続部設計方法及びその配線接続部設計方法により設計された配線接続部を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化がより一層加速され、それに伴って半導体装置の配線も微細化及び多層化が促進されている。多層構造の配線層を有する半導体装置では、複数の配線層にわたって電気的な接続を行うためのビア（スタックビア）が必要になる。
【０００３】
図６は、多層構造の配線層を有する従来の半導体装置の配線部を示す平面図、図７は図６のＩ−Ｉ線による縦断面図、図８は図７のII−II線の位置における横断面図である。但し、図７では、配線５１Ａよりも下の絶縁層及び半導体基板の図示を省略している。
【０００４】
図６では、所定の素子（セル）が形成された半導体基板５０の上に、絶縁層６０を介して積層された４層の配線層を示している。
【０００５】
ここでは、半導体基板５０に近いほうの配線層から順に、第１の配線層、第２の配線層、第３の配線層、第４の配線層という。第１及び第３の配線層には主に水平方向（Ｘ方向）に走る配線５１Ａ，５３Ａが形成され、第２及び第４の配線層には主に垂直方向（Ｙ方向）に走る配線５２Ａ，５４Ａが形成される。これらの配線５１Ａ，５２Ａ，５３Ａ，５４Ａの幅や配線間隔は、設計規約（デザインルール）にしたがって決定される。
【０００６】
異なる配線層の配線は、配線層間に設けられた絶縁層６０を貫通するビア６１を介して電気的に接続される。ビア６１の大きさも、設計規約にしたがって決められる。なお、ビア６１には、配線と配線とを接続するものと、半導体基板５０に形成された素子（セル）と配線とを接続するものとがある。
【０００７】
例えば、配線層が相互に異なる２本の細幅の配線の場合には、１個のビア６１により電気的に接続される。しかし、配線５４Ａ，５１Ａのように太幅の配線同士を接続する場合には、図７，図８に示すように配線５４Ａ，５１Ａが交差する部分全体に、設計規約で決まる大きさのビア６１を、設計規約で決まる間隔で均一に配置する。また、複数の配線層にわたって電気的接続をとる場合は、この図７，図８に示すように、配線５４Ａと配線５１Ａとの間の配線層（第２及び第３の配線層）に、配線５４Ａ，５１Ａが交差する領域全体にわたってパッド６２を設け、これらのパッド６２を介してビア６１を上下方向に積み上げるように配置する。
【０００８】
一般的に、各配線層の配線の幅や配線パターン、及びビアの大きさ、位置及び数等は、半導体装置用レイアウトＣＡＤ（Computer-Aided Design ）ツールにより設計される。また、設計規約は、製造プロセス上の制約や、半導体装置に要求される電気的仕様などにより決まる。図７に示すように上下方向に積み重ねたビアをスタックビアという。
【０００９】
【発明が解決しようとする課題】
本願発明者らは、上述した構造の配線接続部を有する従来の半導体装置には、以下に示す問題点があると考えている。
【００１０】
上述したように、従来の半導体装置では、太幅の配線同士を電気的に接続する場合に、配線の交差する領域全体にわたって多数のスタックビアを均一に配置する。このため、例えば、第１配線層の太幅の配線５１Ａと第４配線層の太幅の配線５４Ａとを接続する場合に、図６に示すように配線５１Ａ，５４Ａが交差する領域に他の配線を通すことができず、この領域を迂回するようにして他の配線を配置することが必要になる。図６に示す例では、矢印を付した配線が、配線５１Ａと配線５４Ａとを接続するためのスタックビアが存在するために、配線５１Ａと配線５４Ａとの交差部（配線接続部）を迂回するように配置された配線である。
【００１１】
このように、従来の半導体装置では太幅の配線同士の接続領域を迂回するように他の配線を配置する必要があるので、配線が長くなって電気的な特性の劣化の原因になるとともに、配線設計時の自由度が低下する。配線設計時の自由度が低くなると配線層の層数を更に増加しなければならないこともあり、製造コストの増加や製造歩留まりの低下を招く。
【００１２】
本発明は、配線接続部に要求される電気的仕様を満足させながら、配線設計時の自由度を向上できる配線接続部設計方法及び半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の配線接続部設計方法は、半導体基板の上方の相互に異なる配線層に形成される第１の配線と第２の配線との配線接続部の設計方法において、前記第１の配線と前記第２の配線との間に流れる電流量を基に前記第１の配線と前記第２の配線との接続に必要なスタックビアの数を決める工程と、前記スタックビアの数を基に仮想配線の本数を決める工程と、前記第１の配線の上方の前記第２の配線の形成領域内に前記仮想配線を配置する工程と、前記第１の配線と前記仮想配線とが交差する部分にスタックビアを生成する工程と、前記仮想配線を削除する工程と、前記第２の配線を生成する工程とを有することを特徴とする。
【００１４】
本発明の配線接続部設計方法においては、まず、第１の配線と第２の配線との間に流れる電流量を見積る。これは、例えば半導体基板に形成される素子の電気的仕様により決まる。
【００１５】
その後、第１の配線と第２の配線との間に流れる電流量を基に、第１の配線と第２の配線との接続に必要なスタックビアの数を決める。１つのスタックビアに流すことができる電流量は設計規約で決まっているので、第１の配線と第２の配線との接続に必要なスタックビアの数は計算により求めることができる。
【００１６】
次に、スタックビアの数を基に、仮想配線の本数を決める。仮想配線は、スタックビアの位置を決めるために一時的に導入する配線である。本発明では、仮想配線と第１の配線との交差部にスタックビアを配置するが、１本の仮想配線に対して何個のスタックビアを配置するのかは、第１の配線の幅と設計規約とにより決まる。
【００１７】
上記工程で仮想配線の本数が決まった後、第１の配線の上方の第２の配線の形成領域内に、これらの仮想配線を配置する。この場合、第２の配線の形成領域内に仮想配線を等間隔で均一に配置してもよいし、第２の配線の形成領域の端部から設計規約で決まる最小間隔で仮想配線を配置することによって中央部に大きな空間が形成されるようにしてもよい。また、スタックビア間を通る他の配線（第３の配線）の経路（トラック）を考慮して仮想配線の位置を決めてもよい。第３の配線の経路は設計規約により定義される。
【００１８】
次に、第１の配線と仮想配線との交差する部分にスタックビアを生成する。このようにして、スタックビアの位置が決まる。
【００１９】
その後、仮想配線を削除して、第２の配線を所定の位置に生成する。これにより、第１の配線と第２の配線との接続部の設計が完了する。
【００２０】
本発明においては、上記のようにしてスタックビアの数及び位置を決めるので、第１の配線と第２の配線との接続部における電気的要求を満足させることができるだけでなく、スタックビアの間に他の配線を通すことが可能になり、配線設計時の自由度が従来に比べて大幅に向上する。これにより、配線層数の削減による低コスト化や、半導体装置のより一層の高集積化が可能になる。
【００２１】
本発明の半導体装置は、半導体基板と、前記半導体基板上に絶縁層を介して順番に積層された第１、第２及び第３の配線層とを有する半導体装置において、前記第１の配線層内の第１の配線と前記第３の配線層内の第３の配線との交差部に配置されて前記第１の配線と前記第３の配線とを電気的に接続する複数のスタックビアと、前記第２の配線層内に形成されて前記複数のスタックビアの間を通る第２の配線とを有し、前記複数のスタックビアを前記第３の配線の幅方向の両端近傍に設計規約で決まる最小の間隔で配置し、前記第３の配線の幅方向の中央部に前記第２の配線を配置可能な空間を設け、前記複数のスタックビアは、前記第２の配線層内の各々のスタックビアに対応する位置にそれぞれ形成されたパッドを含み、前記第２の配線は、前記複数のパッドの間の領域に形成されたことを特徴とする。
【００２２】
本発明の半導体装置は、第１の配線と第３の配線とを電気的に接続する複数のスタックビアの間を通る第２の配線が形成されている。この場合、スタックビアの数が、スタックビア１個当たりの許容電流値と、第１の配線と第２の配線との間を流れる電流量とにより設定されていることが必要である。
【００２３】
このように、スタックビアの間に配線を通すことにより、配線設計時の自由度が高くなり、配線層数の削減による低コスト化や、半導体装置のより一層の高集積化が可能になる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２５】
図１は本発明の実施の形態の半導体装置の配線部を示す平面図、図２は図１のIII −III 線による縦断面図、図３は図２のIV−IV線の位置における横断面図である。但し、図２では配線１Ａよりも下の絶縁層及び半導体基板の図示を省略している。
【００２６】
図１では、所定の素子（セル）が形成された半導体基板１０の上に、絶縁層を介して積層された４層の配線層を示している。但し、この図１では４層の配線層のみを図示しているが、これらの配線層の上又は下に他の配線層が形成されていてもよい。
【００２７】
本実施の形態では、これら４層の配線層を半導体基板１０に近いほうの配線層から順に、第１の配線層、第２の配線層、第３の配線層、第４の配線層という。また、第２の配線層及び第３の配線層を、中間配線層ともいう。
【００２８】
第１及び第３の配線層には、主に水平方向（Ｘ方向）に走る配線１Ａ，３Ａが形成され、第２及び第４の配線層には、主に垂直方向（Ｙ方向）に走る配線２Ａ，４Ａが形成される。これらの配線１Ａ，２Ａ，３Ａ，４Ａの幅や配線間隔は、設計規約にしたがって決定される。また、設計規約は、製造プロセス上の制約や、半導体装置に要求される電気的仕様などにより決まる。
【００２９】
異なる配線層の配線は、配線層間に設けられた絶縁層を貫通するビア１１により電気的に接続される。ビア１１の大きさも、設計規約に従って決められる。なお、ビア１１には、配線と配線とを接続するものと、半導体基板１０に形成された素子（セル）と配線とを接続するものとがある。
【００３０】
例えば、信号線のように比較的小さな電流しか流れない細幅の配線の場合は、１個のビア１１により他の配線と接続される。複数の配線層にわたって電気的接続をとる場合は、スタックビアが用いられる。電源線のように比較的大きな電流が流れる太幅の配線は、複数のスタックビアにより他の配線と接続される。配線層が２層以上異なる太幅の配線同士の接続の場合、スタックビアの位置は後述する設計方法で決められ、スタックビア間に中間配線層の配線を通すことが可能な空間が設けられる。
【００３１】
以下、図１中のIII −III 線の位置における配線４Ａと配線１Ａとの接続部の設計方法について、図４に示すフローチャート、及び図５（ａ）〜（ｄ）に示す模式図を参照して説明する。
【００３２】
まず、配線１Ａと配線４Ａとの接続部を設計する場合、半導体基板１０に形成される素子の仕様から、これら２本の配線１Ａ，４Ａに流れる電流量を見積る（ステップＳ１１）。ここでは、配線４Ａから配線１Ａに流れる電流量の最大値（許容電流値）をＩL とする。
【００３３】
次に、配線１Ａと配線４Ａとの接続に必要なスタックビアの数を決める（ステップＳ１２）。設計規約で決められたスタックビア１個当たりの最大電流量（許容電流値）をＩVIA とすると、配線１Ａと配線４Ａとの接続に必要なスタックビアの数は、下記（１）式により求まる。
【００３４】
ｎ＝ＩL ／ＩVIA     …（１）
但し、（１）式において、小数点以下は切り上げとする。
【００３５】
スタックビアの構造（ビアの大きさ、ビアとビアとの間のパッドの大きさ及びスタックビア間の間隔など）は、設計規約に基づいて作成されたＣＡＤツールのライブラリによって決められている。また、配線の幅に応じて、配線の幅方向に並ぶスタックビアの数ｍも、設計規約で決まっている。
【００３６】
その後、ビアの位置を決定するために用いる仮想配線の本数ｘを、下記（２）式により決める（ステップＳ１３）。
【００３７】
ｘ＝ｎ／ｍ    …（２）
但し、（２）式において、小数点以下は切り上げとする。
【００３８】
次に、仮想配線を、配線１Ａの上方の配線４Ａの形成領域内に配置する（ステップＳ１４）。本実施の形態では、仮想配線の幅はスタックビアの幅と同じとする。但し、本発明ではこれに限定されず、仮想配線の幅は、設計規約で決まるスタックビアが配置可能な幅であればよい。
【００３９】
また、配線４Ａの形成領域内であれば、それぞれの仮想配線の間隔を均等にしてもよく、配線４Ａの幅方向の両端部近傍に仮想配線を設計規約で決まる最小の間隔で配置して、中央部に大きな空間ができるようにしてもよい。ここでは、図５（ａ）に示すように、仮想配線４Ｂの本数が（２）式の計算の結果４本に決まり、これらの下層配線４Ｂを、配線１Ａの上方の配線４Ａの形成領域内に均一の間隔で配置するものとする。
【００４０】
次に、仮想配線４Ｂと配線１Ａとが交差するところにスタックビア１４を生成する（ステップＳ１５）。図５（ｂ）では、仮想配線４Ｂと配線１Ａとの交差部５をハッチングで示しているが、実際には図３に示すように、配線１Ａの幅に応じた数のスタックビア１４が生成される。この例では、１つの交差部（仮想配線４Ｂと配線１Ａとの交差部５）に対し、配線１Ａの延びる方向に並ぶスタックビア１４の数は２（ｍ＝２）としている。
【００４１】
なお、中間配線層にはスタックビア１４の生成に伴って、上下のビア１２間を接続するためのパッド１５が生成される。このパッド１５は、従来と異なり、配線４Ａと配線１Ａとの交差部全体に生成するのではなく、仮想配線４Ｂと配線１Ａとの交差部毎に生成される。
【００４２】
このようにしてスタックビア１４の数及び位置が決定したら、図５（ｃ）に示すように仮想配線４Ｂを削除する（ステップＳ１６）。次いで、図５（ｄ）に示すように、所定の位置に太幅の配線４Ａを生成する（ステップＳ１７）。
【００４３】
このようにして配線１Ａと配線４Ａとの接続部の設計が完了した後、必要に応じて、中間配線層にスタックビア１４及びパッド１５の間を通る配線を生成する。図２，図３では、第２の配線層の配線２Ａがスタックビア１４間の領域（パッド１５間）に形成されている。
【００４４】
本実施の形態によれば、配線間に流れる電流量に応じてスタックビアの数を決めるので、配線接続部に要求される電気的仕様を満足することができる。そして、太幅の配線間の接続部のスタックビアの数を必要十分な数とし、配線接続部の領域内に他の配線を通すことが可能な空間を設けるので、配線接続部を迂回するように中間配線層の配線を生成する必要がなくなる。これにより、例えば図１に示すように、中間層の配線パターンが単純化されて、従来に比べて配線設計時の自由度が著しく向上する。また、配線設計時の自由度が高くなることによって、配線層数の削減による低コスト化や、半導体装置のより一層の高集積化が可能になるという効果が得られる。
【００４５】
【発明の効果】
以上説明したように、本発明の配線接続部設計方法によれば、第１の配線と第２の配線との間に流れる電流量を基に第１の配線と第２の配線との接続に必要なスタックビアの数を決め、そのスタックビアの数を基に仮想配線の本数を決めて、第１の配線の上方の前記第２の配線の形成領域に仮想配線を配置し、第１の配線と仮想配線とが交差する部分にスタックビアを生成するので、第１の配線と第２の配線との接続部における電気的要求を満足させるだけでなく、スタックビア間に他の配線を通すことが可能になり、配線設計時の自由度が従来に比べて大幅に向上する。これにより、配線層の削減による低コスト化や、半導体装置のより一層の高集積化が可能になるという効果を奏する。
【００４６】
また、本発明の半導体装置によれば、第１の配線と第３の配線とを電気的に接続する複数のスタックビアの間を通る第２の配線が形成されているので、配線設計時の自由度が高くなり、配線層数の削減による低コスト化や、半導体装置のより一層の高集積化が可能になる。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態の半導体装置の配線部を示す平面図である。
【図２】図２は図１のIII −III 線による縦断面図である。
【図３】図３は図２のIV−IV線の位置における横断面図である。
【図４】図４は本発明の実施の形態の配線接続部設計方法を示すフローチャートである。
【図５】図５は本発明の実施の形態の配線接続部設計方法を示す模式図である。
【図６】図６は、多層構造の配線層を有する従来の半導体装置の配線部を示す平面図である。
【図７】図７は図６のＩ−Ｉ線による縦断面図である。
【図８】図８は図７のII−II線の位置における横断面図である。
【符号の説明】
１０，５０…半導体基板、
１Ａ，５１Ａ…第１の配線層の配線、
２Ａ，５２Ａ…第２の配線層の配線、
３Ａ，５３Ａ…第３の配線層の配線、
４Ａ，５４Ａ…第４の配線層の配線、
４Ｂ…仮想配線、
５…配線の交差部、
１１，６１…ビア、
１４…スタックビア、
１５，６２…パッド、
２０…絶縁層。
【図１】
0004786836.tif 000002
【図２】
0004786836.tif 000003
【図３】
0004786836.tif 000004
【図４】
0004786836.tif 000005
【図５】
0004786836.tif 000006
【図６】
0004786836.tif 000007
【図７】
0004786836.tif 000008
【図８】
0004786836.tif 000009