(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ（ＴＦＴ）を備える装置であって、前記ＴＦＴが、
ソース電極と、
ドレイン電極と、
前記ソース電極および前記ドレイン電極を接続する、ソース領域、チャネル領域、およびドレイン領域を含む第１の半導体層と、
前記ソース電極と前記第１の半導体層の前記ソース領域との間のソース側ｐ−ｎヘテロ接合であって、前記ソース側ｐ−ｎヘテロ接合が、前記ＴＦＴトランジスタの前記ドレイン領域側の上でなく、前記第１の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含む、ソース側ｐ−ｎヘテロ接合と
を備え、
前記ｐ−ｎヘテロ接合が、狭いバンドギャップの材料と広いバンドギャップの材料とを含み、前記第１の半導体層が前記狭いバンドギャップの材料を含み、
前記狭いバンドギャップの材料が、１．０ｅＶ以下のバンドギャップを有し、前記広いバンドギャップの材料が、３．０ｅＶ以上のバンドギャップを有する、装置。
【請求項２】
前記ソース側ｐ−ｎヘテロ接合が、前記第１の半導体層および前記第１の半導体層と前記ソース電極との間に配設された第２の半導体層から形成され、前記第２の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含む、請求項１に記載の装置。
【請求項３】
前記ｐ−ｎヘテロ接合が、非ドープまたはドープＳｎＯ、Ａｇ２Ｏ、Ｃｕ２Ｏ、またはＮｉＯのうちの１つを含むｐ型酸化物、およびドープまたは非ドープＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、ＴｉＯ２またはＩＧＺＯ関連材料のうちの１つを含むｎ型酸化物から形成される、請求項１に記載の装置。
【請求項４】
前記第１の半導体層の厚さが、２ｎｍから４０ｎｍの間である、請求項１に記載の装置。
【請求項５】
前記第２の半導体層の厚さが、２ｎｍから１００ｎｍの間である、請求項２に記載の装置。
【請求項６】
前記ｐ−ｎヘテロ接合が、少なくとも１０１８／ｃｍ３のキャリア密度を有する、ｐ型半導体およびｎ型半導体を含む、請求項１に記載の装置。
【請求項７】
前記ｐ−ｎヘテロ接合が、少なくとも１０１９／ｃｍ３のキャリア密度を有する、ｐ型半導体およびｎ型半導体を含む、請求項１に記載の装置。
【請求項８】
前記ＴＦＴがｐチャネルＴＦＴである、請求項１に記載の装置。
【請求項９】
前記ＴＦＴがｎチャネルＴＦＴである、請求項１に記載の装置。
【請求項１０】
前記ＴＦＴが、前記ｐ−ｎヘテロ接合におけるポテンシャル障壁にわたるトンネリングを示す、請求項１に記載の装置。
【請求項１１】
前記ＴＦＴが、１０ピコアンペア以下のオフ電流を有する、請求項１に記載の装置。
【請求項１２】
前記ＴＦＴが、１ピコアンペア以下のオフ電流を有する、請求項１に記載の装置。
【請求項１３】
前記第１の半導体層がアモルファスである、請求項１に記載の装置。
【請求項１４】
前記第１の半導体層がナノ結晶である、請求項１に記載の装置。
【請求項１５】
前記ＴＦＴが配設されたフレキシブル基板をさらに備える、請求項１に記載の装置。
【請求項１６】
前記ＴＦＴが、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスの一部である、請求項１に記載の装置。
【請求項１７】
前記ＴＦＴがボトムゲートＴＦＴである、請求項１に記載の装置。
【請求項１８】
前記ＴＦＴがトップゲートＴＦＴである、請求項１に記載の装置。
【請求項１９】
ディスプレイと、
前記ディスプレイと通信するように構成され、画像データを処理するように構成されたプロセッサと、
前記プロセッサと通信するように構成されたメモリデバイスと
をさらに備える、請求項１に記載の装置。
【請求項２０】
前記ディスプレイに少なくとも１つの信号を送信するように構成されたドライバ回路と、
前記ドライバ回路に前記画像データの少なくとも一部分を送信するように構成されたコントローラと
をさらに備える、請求項１９に記載の装置。
【請求項２１】
前記ドライバ回路が前記ＴＦＴを含む、請求項２０に記載の装置。
【請求項２２】
前記画像データを前記プロセッサに送信するように構成された画像ソースモジュールであって、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む画像ソースモジュール
をさらに備える、請求項１９に記載の装置。
【請求項２３】
入力データを受信し、前記プロセッサに前記入力データを通信するように構成された入力デバイス
をさらに備える、請求項１９に記載の装置。
【請求項２４】
ドレイン電極と、
ソース電極と、
前記ドレイン電極および前記ソース電極を電気的に接続する半導体手段と
を備え、
前記半導体手段が、ソース側ｐ−ｎヘテロ接合を含み、
前記ソース側ｐ−ｎヘテロ接合が、装置の前記ドレインの領域側の上でなく、
前記ｐ−ｎヘテロ接合が、狭いバンドギャップの材料と広いバンドギャップの材料とを含み、前記半導体手段が前記狭いバンドギャップの材料を含み、
前記狭いバンドギャップの材料が、１．０ｅＶ以下のバンドギャップを有し、前記広いバンドギャップの材料が、３．０ｅＶ以上のバンドギャップを有する、装置。
【請求項２５】
ゲート電極とゲート誘電体とをさらに備える、請求項２４に記載の装置。
【請求項２６】
基板を設けるステップと、
前記基板上に第１の半導体層を形成するステップであって、前記第１の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含み、前記第１の半導体層がソース領域、ドレイン領域、およびチャネル領域を含む、ステップと、
前記第１の半導体層の前記ソース領域上に第２の半導体層を形成し、それによってソース側ｐ−ｎヘテロ接合を形成するステップであって、前記ソース側ｐ−ｎ接合が、前記ドレイン領域上に形成されず、前記ｐ−ｎヘテロ接合が、狭いバンドギャップの材料と広いバンドギャップの材料とを含み、前記第１の半導体層が前記狭いバンドギャップの材料を含み、前記狭いバンドギャップの材料が、１．０ｅＶ以下のバンドギャップを有し、前記広いバンドギャップの材料が、３．０ｅＶ以上のバンドギャップを有する、ステップと、
前記第２の半導体層上にソース電極を形成し、前記第１の半導体層の前記ドレイン領域上にドレイン電極を形成するステップと、の方法。
【請求項２７】
前記第１の半導体層を形成するステップが原子層堆積（ＡＬＤ）プロセスを含む、請求項２６に記載の方法。
【請求項２８】
ゲート電極とゲート誘電体とを形成するステップをさらに含み、前記ゲート誘電体が前記第１の半導体層と前記ゲート電極との間にある、請求項２６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、全体的にすべての目的のために参照により本明細書に組み込まれる、２０１５年２月２５日に出願された米国出願第１４／６３１，６６７号の優先権を主張する。
【０００２】
本開示は、薄膜トランジスタに関し、より具体的には、酸化物、硫化物、セレン化物、または窒化物チャネルを有する薄膜トランジスタに関する。
【背景技術】
【０００３】
電気機械システム（ＥＭＳ）は、電気的要素および機械的要素、アクチュエータ、トランスデューサ、センサ、鏡および光学フィルムなどの光学部品、ならびに電子部品を有するデバイスを含む。ＥＭＳデバイスまたは要素は、マイクロスケールおよびナノスケールを含むがこれらに限定されない、さまざまなスケールで製造可能である。たとえば、マイクロ電気機械システム（ＭＥＭＳ）デバイスは、約１ミクロンから数百ミクロン以上の範囲にわたるサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ）デバイスは、たとえば数百ナノメートルより小さいサイズを含む、１ミクロンより小さいサイズを有する構造を含むことができる。電気機械的要素は、堆積、エッチング、リソグラフィ、ならびに／あるいは基板および／もしくは堆積材料層の一部をエッチング除去する、または層を追加して、電気デバイスおよび電気機械的デバイスを形成する他のマイクロマシニングプロセスを使用して、作製可能である。
【０００４】
ＥＭＳデバイスの１種は干渉変調器（ＩＭＯＤ）と呼ばれる。ＩＭＯＤまたは干渉光変調器という用語は、光学的干渉の原理を使用して光を選択的に吸収かつ／または反射するデバイスを指す。いくつかの実装形態では、ＩＭＯＤディスプレイ素子は、１対の導電性プレートを含むことができ、そのうちの一方または両方は、全体的または部分的に透明かつ／または反射性であってもよく、適切な電気信号の印加により相対運動が可能である。たとえば、一方のプレートは、基板上に堆積されたまたは基板によって支持された固定層を含むことができ、他方のプレートは、エアギャップによって固定層から分離された反射膜を含むことができる。一方のプレートのもう１つのプレートに対する位置は、ＩＭＯＤディスプレイ素子に入射する光の光学的干渉を変化させることができる。ＩＭＯＤベースのディスプレイデバイスは、広範囲の用途を有し、既存の製品の改良および新製品、特に表示機能を有する製品の開発での使用が予想されている。
【０００５】
ハードウェアおよびデータ処理装置は、電気機械システムに関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）を含み得る。ＴＦＴは、金属および半導体層の薄膜を含むトランジスタである。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有し、そのいずれも、本明細書で開示される望ましい属性に単独で寄与するものではない。
【０００７】
本開示で説明する主題の１つの革新的な態様は、薄膜トランジスタ（ＴＦＴ）を含む装置で実施可能であり、ＴＦＴは、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極を接続する、ソース領域、チャネル領域、およびドレイン領域を含む第１の半導体層と、ソース電極と第１の半導体層のソース領域との間のソース側ｐ−ｎヘテロ接合であって、第１の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含む、ソース側ｐ−ｎヘテロ接合とを有する。ソース側ｐ−ｎヘテロ接合は、第１の半導体層および半導体層とソース電極との間に配設された第２の半導体層から形成されてよく、第２の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含む。
【０００８】
いくつかの実装形態では、ｐ−ｎヘテロ接合は、狭いバンドギャップの材料と広いバンドギャップの材料とを含み、半導体層が狭いバンドギャップの材料を含む。さまざまな実装形態によれば、狭いバンドギャップの材料は、１．０ｅＶ以下のバンドギャップを有することができ、広いバンドギャップの材料は、３．０ｅＶ以上のバンドギャップを有することができる。
【０００９】
ｐ−ｎヘテロ接合は、非ドープまたはドープＳｎＯ、Ａｇ２Ｏ、Ｃｕ２Ｏ、またはＮｉＯのうちの１つを含むｐ型酸化物、およびドープまたは非ドープＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、ＴｉＯ２またはＩＧＺＯ関連材料のうちの１つを含むｎ型酸化物から形成され得る。
【００１０】
いくつかの実装形態では、第１の半導体層の厚さは、約２ｎｍから４０ｎｍの間である。いくつかの実装形態では、ｐ−ｎヘテロ接合は、少なくとも１０１８／ｃｍ３のキャリア密度を有する、ｐ型半導体およびｎ型半導体を含む。いくつかの実装形態では、ｐ−ｎヘテロ接合は、少なくとも１０１９／ｃｍ３のキャリア密度を有する、ｐ型半導体およびｎ型半導体を含む。ＴＦＴは、ｐチャネルまたはｎチャネルのＴＦＴであり得る。
【００１１】
いくつかの実装形態では、ソース側ｐ−ｎヘテロ接合は、第１の半導体層および半導体層とソース電極との間に配設された第２の半導体層から形成され、第２の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含む。いくつかの実装形態では、第１の半導体層の厚さは、約２ｎｍから１００ｎｍの間である。
【００１２】
いくつかの実装形態では、ＴＦＴは、ｐ−ｎヘテロ接合におけるポテンシャル障壁にわたるトンネリングを示す。いくつかの実装形態では、ＴＦＴは、１０ピコアンペア以下のオフ電流を有する。
【００１３】
いくつかの実装形態では、第１の半導体層は、アモルファスまたはナノ結晶であり得る。この装置は、ＴＦＴが配設されたフレキシブル基板をさらに含み得る。いくつかの実装形態では、ＴＦＴは、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスの一部である。ＴＦＴは、ボトムゲートおよびトップゲートの一方または両方を含み得る。
【００１４】
いくつかの実装形態では、この装置は、ディスプレイと、ディスプレイと通信するように構成され、画像データを処理するように構成されたプロセッサと、プロセッサと通信するように構成されたメモリデバイスとをさらに含む。この装置は、ディスプレイに少なくとも１つの信号を送信するように構成されたドライバ回路と、ドライバ回路に画像データの少なくとも一部分を送信するように構成されたコントローラとをさらに含み得る。ドライバ回路は、いくつかの実装形態では、ＴＦＴを含み得る。いくつかの実装形態では、画像データをプロセッサに送信するように構成された画像ソースモジュールであって、受信機、トランシーバ、および送信機のうちの少なくとも１つを含む画像ソースモジュール。この装置は、入力データを受信し、プロセッサに入力データを通信するように構成された入力デバイスをさらに含み得る。
【００１５】
本開示で説明する主題の別の革新的な態様は、ドレイン電極と、ソース電極と、ドレイン電極およびソース電極を電気的に接続する半導体手段とを含む装置で実施可能である。いくつかの実装形態では、半導体手段はｐ−ｎヘテロ接合を含む。この装置は、ゲート電極とゲート誘電体とをさらに含み得る。
【００１６】
本開示で説明する主題の別の革新的な態様は、基板を設けるステップと、基板上に第１の半導体層を形成するステップであって、第１の半導体層が酸化物、硫化物、セレン化物、または窒化物半導体材料を含み、第１の半導体層がソース領域、ドレイン領域、およびチャネル領域を含む、ステップと、第１の半導体層のソース領域上に第２の半導体層を形成し、それによってソース側ｐ−ｎヘテロ接合を形成するステップと、第２の半導体層上にソース電極を形成し、第１の半導体層のドレイン領域上にドレイン電極を形成するステップとを含む方法で実施可能である。第１の半導体層を形成するステップは、いくつかの実装形態では原子層堆積（ＡＬＤ）プロセスを含み得る。いくつかの実装形態では、この方法は、ゲート電極とゲート誘電体とを形成するステップをさらに含むことができ、ゲート電極が、第１の半導体層とゲート誘電体との間にある。
【００１７】
本開示に記載されている主題の１つまたは複数の実装形態の詳細について、添付の図面および以下の説明で説明する。本開示において提供されている例は主にＥＭＳベースディスプレイおよびＭＥＭＳベースディスプレイに関して説明しているが、本明細書で提供される概念は、液晶ディスプレイ、有機発光ダイオード（“ＯＬＥＤ”）ディスプレイ、および電界放出ディスプレイなどの他の種類のディスプレイに適用することができる。その他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかとなるであろう。以下の図の相対的寸法が縮尺通りに描かれていない場合があることに留意されたい。
【図面の簡単な説明】
【００１８】
【図１】ＩＭＯＤディスプレイデバイスのディスプレイ素子の系列または配列内の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ素子を示す等角図である。
【図２】ＩＭＯＤディスプレイ素子の３つの素子×３つの素子配列を含むＩＭＯＤベースディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。
【図３Ａ】ＥＭＳ素子の配列と背板（ｂａｃｋｐｌａｔｅ）とを含む電気機械システム（ＥＭＳ）パッケージの一部分の概略分解部分斜視図である。
【図３Ｂ】ＥＭＳ素子の配列と背板とを含む電気機械システム（ＥＭＳ）パッケージの一部分の概略分解部分斜視図である。
【図４Ａ】いくつかの実装形態による、ボトムゲート薄膜トランジスタ（ＴＦＴ）を示す断面図の一例である。
【図４Ｂ】いくつかの実装形態による、トップゲートＴＦＴを示す断面図の一例である。
【図５】いくつかの実装形態による、ソース側ｐ−ｎヘテロ接合を含むＴＦＴを示す断面図の一例である。
【図６Ａ】狭いバンドギャップのｐ型酸化物半導体および広いバンドギャップのｎ型酸化物半導体から形成されるｐ−ｎヘテロ接合を含むｐチャネルＴＦＴのバンド図の例である。
【図６Ｂ】狭いバンドギャップのｎ型酸化物半導体および広いバンドギャップのｐ型酸化物半導体から形成されるｐ−ｎヘテロ接合を含むｎチャネルＴＦＴのバンド図の例である。
【図７】さまざまな実装形態による、ＴＦＴにおいて実装され得るｐ−ｎヘテロ構造の空乏領域の概略図の一例である。
【図８】０のゲートソース電圧（ＶＧＳ＝０）におけるいくつかのドナー／アクセプタ密度の場合のｐ型酸化スズ（ＩＩ）（ｐ−ＳｎＯ）およびｎ型インジウムガリウム亜鉛酸化物（ｎ−ＩＧＺＯ）から構成されたｐ−ｎヘテロ接合の空乏層幅の変動を示す図の一例である。
【図９】ｐチャネルＴＦＴの場合のアクセプタ密度の関数としての最大チャネル厚さを示す図の一例である。
【図１０Ａ】−３Ｖのゲートバイアスおよび−１Ｖのドレインバイアスにおける狭いバンドギャップ（０．８ｅＶ）のｐ型半導体層および広いバンドギャップ（３．０ｅＶ）のｎ型半導体層を有するｐ−ｎヘテロ接合構造のエネルギーバンド概略図の例である。
【図１０Ｂ】−３Ｖのゲートバイアスおよび−１Ｖのドレインバイアスにおける狭いバンドギャップ（０．８ｅＶ）のｐ型半導体層および広いバンドギャップ（３．０ｅＶ）のｎ型半導体層を有するｐ−ｎヘテロ接合構造のエネルギーバンド概略図の例である。
【図１０Ｃ】さまざまなドナー密度の場合の、０．８ｅＶの狭いバンドギャップのｐ型ＳｎＯおよび３．０ｅＶの広いバンドギャップのｎ型ＩＧＺＯから構成されたｐ−ｎヘテロ接合を含むトンネルＴＦＴのシミュレートされたＩＤＳ−ＶＧＳ曲線の一例である。
【図１１】いくつかの実装形態による、ｐ−ｎヘテロ接合を含むｐチャネルＴＦＴを製作する方法の動作の一例を示すフロー図である。
【図１２】いくつかの実装形態による、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスを示す断面図の一例である。
【図１３Ａ】複数のＩＭＯＤディスプレイ素子を含むディスプレイデバイスを示すシステムブロック図である。
【図１３Ｂ】複数のＩＭＯＤディスプレイ素子を含むディスプレイデバイスを示すシステムブロック図である。
【発明を実施するための形態】
【００１９】
種々の図面における同じ参照符号および名称は、同じ要素を示す。
【００２０】
以下の説明は、本開示の革新的な態様を説明することを目的として、ある特定の実装形態を対象とする。しかしながら、本明細書における教示は多数の異なる方法で適用できることが、当業者には容易に理解されよう。説明する実装形態は、（ビデオのように）動いていようと（静止画像のように）静止していようと、および文字であろうと図であろうと絵であろうと、画像を表示するように構成可能ないかなるデバイス、装置、またはシステムでも実施され得る。より具体的には、説明する実装形態は、携帯電話、マルチメディアインターネットに対応したセルラー電話、携帯型テレビ受像機、無線デバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、無線電子メール受信機、ハンドヘルドコンピュータまたはポータブルコンピュータ、ネットブック、ノート型コンピュータ、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、全地球測位システム（ＧＰＳ）受信機／ナビゲータ、カメラ、デジタルメディアプレーヤ（ＭＰ３プレーヤなど）、カムコーダ、ゲーム機、腕時計、時計、計算機、テレビモニタ、フラットパネルディスプレイ、電子書籍端末（たとえば電子書籍リーダー）、コンピュータ用モニタ、自動車のディスプレイ（走行距離計ディスプレイおよび速度計ディスプレイなどを含む）、コックピット制御装置および／またはディスプレイ、カメラ視野のディスプレイ（乗り物の後方監視カメラのディスプレイなど）、電子写真、電子広告板または電光サイン、プロジェクタ、建築構造物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、パーキングメータ、包装（微小電気機械システム（ＭＥＭＳ）アプリケーションを含む電気機械システム（ＥＭＳ）アプリケーションならびに非ＥＭＳアプリケーションにおいてなど）、芸術的構造（宝石または衣服への画像の表示など）、ならびにさまざまなＥＭＳデバイスなどであるがこれらに限定されないさまざまな電子デバイスに含まれても、関連付けられもよいことが企図されている。本明細書における教示は、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、動き検知デバイス、磁力計、民生用電子機器の慣性構成要素、民生用電子機器製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動スキーム、製造プロセス、および電子検査機器などであるがこれらに限定されない、ディスプレイ以外の用途でも使用され得る。したがって、当業者には容易に明らかであるように、本教示は、図のみに示されている実装形態に限定されるのではなく、代わりに広い適用可能性を有することを意図する。
【００２１】
本明細書で説明する実装形態は、ｐ−ｎヘテロ接合構造を含む薄膜トランジスタ（ＴＦＴ）に関する。ｐ−ｎヘテロ接合構造は、狭いバンドギャップの材料と広いバンドギャップの材料との間の接合を含み得る。酸化物、窒化物、または硫化物であり得る狭いバンドギャップの材料は、ＴＦＴの活性チャネル材料であり、比較的高いキャリア移動度をもたらし得る。ヘテロ接合構造は、バンド間トンネリングおよびＴＦＴオフ電流の抑制を容易にする。大きい伝導帯および価電子帯不連続は、有効なトンネリング障壁を減らし、トンネリングの確率を高めることができる。本明細書で説明するＴＦＴは、ｐ型チャネルＴＦＴおよびｎ型チャネルＴＦＴを含む。
【００２２】
ＴＦＴは、ソース電極と、ドレイン電極と、ソース電極およびドレイン電極を接続する第１の半導体層とを含み得る。ｐ−ｎヘテロ接合を形成するために、第１の半導体層のソース領域とソース電極との間に第２の半導体層が配設され得る。第１の半導体層および第２の半導体層の一方はｐ型半導体であり、他方の層はｎ型半導体である。
【００２３】
本開示で説明する主題の特定の実装形態は、以下の潜在的な利点のうちの１つまたは複数を実現するために実装され得る。ｐ−ｎヘテロ接合構造を含むＴＦＴは、高移動度および低オフ電流を含む良好なＴＦＴ特性をもたらし得る。酸化物、硫化物、または窒化物チャネルおよびｐ−ｎヘテロ接合構造を含むＴＦＴは、低温処理能力を有することができ、フレキシブル基板上に実装され得る。ｐ−ｎヘテロ接合構造を含むＴＦＴは、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴ回路において実装され得る。そのようなＴＦＴ回路は、ディスプレイ背板上に、たとえばドライバ回路として、または他の電子デバイスに組み込まれ得る。これにより、製造コストおよび別個にパッケージ化された集積回路（ＩＣ）ドライバに関連する障害が減る。
【００２４】
ＴＦＴの説明する実装形態が適用され得る適切なＥＭＳまたはＭＥＭＳデバイスもしくは装置の一例は、反射型デバイスである。反射型ディスプレイデバイスは、光学的干渉の原理を使用して干渉変調器（ＩＭＯＤ）ディスプレイ素子に入射する光を選択的に吸収かつ／または反射するように実装され得るＩＭＯＤディスプレイ素子を組み込むことができる。ＩＭＯＤディスプレイ素子は、部分光吸収体と、この吸収体に対して可動な反射体と、吸収体と反射体の間に画定された光共振空洞とを含むことができる。いくつかの実装形態では、反射体は、２つ以上の異なる位置に移動でき、これによって光共振空洞の大きさを変更でき、それによりＩＭＯＤの反射率に影響を及ぼす。ＩＭＯＤディスプレイ素子の反射スペクトルは、可視波長全体をシフトしてさまざまな色を生成可能なかなり幅広いスペクトルバンドをもたらすことができる。スペクトルバンドの位置は、光共振空洞の厚さを変更することによって調節され得る。光共振空洞を変更する１つの方法は、吸収体に対する反射体の位置を変更することによる。
【００２５】
図１は、ＩＭＯＤディスプレイデバイスのディスプレイ素子の系列または配列内の２つの隣接する干渉変調器（ＩＭＯＤ）ディスプレイ素子を示す等角図である。ＩＭＯＤディスプレイデバイスは、１つまたは複数の、干渉ＭＥＭＳディスプレイ素子などの干渉ＥＭＳディスプレイ素子を含む。これらのデバイスでは、干渉ＭＥＭＳディスプレイ素子は、明状態または暗状態のどちらかで構成可能である。明（「緩和（ｒｅｌａｘｅｄ）」、「開」、または「オン」など）状態では、ディスプレイ素子は、入射可視光の大部分を反射する。逆に、暗（「作動」、「閉」、または「オフ」など）状態では、ディスプレイ素子は、入射可視光をほとんど反射しない。ＭＥＭＳディスプレイ素子は、主に光の特定の波長で反射するように構成可能であり、黒色および白色に加えてカラー表示を可能にする。いくつかの実装形態では、複数のディスプレイ素子を使用することによって、原色のさまざまな強度および灰色の濃淡を達成することができる。
【００２６】
ＩＭＯＤディスプレイデバイスは、行および列の形で整列され得るＩＭＯＤディスプレイ素子の配列を含むことができる。配列内の各ディスプレイ素子は、空気ギャップ（光学ギャップ、空洞、または光共振空洞とも呼ばれる）を形成するために互いから可変および制御可能な距離のところに配置された可動反射層（すなわち、機械層とも呼ばれる可動層）および固定部分反射層（すなわち固定層）などの反射層および半反射層からなる少なくとも１対を含むことができる。可動反射層は、少なくとも２つの位置の間で移動され得る。たとえば、第１の位置すなわち緩和位置では、可動反射層は、固定部分反射層からのある距離に配置され得る。第２の位置すなわち作動位置では、可動反射層は、部分反射層により近く配置され得る。２つの層から反射する入射光は、可動反射層の位置および入射光の波長に応じて強め合うように（ｃｏｎｓｔｒｕｃｔｉｖｅｌｙ）および／または弱め合うように（ｄｅｓｔｒｕｃｔｉｖｅｌｙ）干渉し、各ディスプレイ素子について全体反射状態または非反射状態を作り出すことができる。いくつかの実装形態では、ディスプレイ素子は、作動されていないとき反射状態にあり、可視スペクトル内で光を反射することができ、かつ作動されているとき暗状態にあり、可視域内で光を吸収および／または干渉することができる。しかし、他のいくつかの実装形態では、ＩＭＯＤディスプレイ素子は、作動されていないときは暗状態になり、作動されているときは反射状態になることができる。いくつかの実装形態では、印加電圧の導入により、ディスプレイ素子を駆動して状態を変更させることができる。他のいくつかの実装形態では、電荷の印加により、ディスプレイ素子を駆動して状態を変更させることができる。
【００２７】
図１の配列の図示された部分は、ＩＭＯＤディスプレイ素子１２の形態をとる２つの隣接する干渉ＭＥＭＳディスプレイ素子を含む。（図示される）右側のディスプレイ素子１２では、可動反射層１４は、光学スタック１６に近い、これに隣接する、またはこれに接する作動位置で示されている。右側のディスプレイ素子１２に印加される電圧Ｖｂｉａｓは、可動反射層１４を移動させ、作動位置に維持するのに十分である。（図示される）左側のディスプレイ素子１２では、可動反射層１４は、光学スタック１６からある距離（設計パラメータに基づいてあらかじめ決定されてよい）にある緩和位置で示されており、光学スタック１６は部分反射層を含む。左側のディスプレイ素子１２に印加される電圧Ｖ０は、右側のディスプレイ素子１２の作動位置などの作動位置への可動反射層１４の作動を引き起こすのに不十分である。
【００２８】
図１では、ＩＭＯＤディスプレイ素子１２の反射特性は、ＩＭＯＤディスプレイ素子１２に入射する光１３を示す矢印および左側のディスプレイ素子１２から反射する光１５により概括的に示されている。ディスプレイ素子１２に入射する光１３のほとんどは透明基板２０を通って光学スタック１６の方へ透過することができる。光学スタック１６に入射する光の一部分は、光学スタック１６の部分反射層を透過することができ、一部分は反射して透明基板２０を通る。光学スタック１６を透過する光１３の一部分は、可動反射層１４から反射して、透明基板２０の方へ進む（さらに、これを通る）ことができる。光学スタック１６の部分反射層から反射した光と可動反射層１４から反射した光の間の（強め合う（ｃｏｎｓｔｒｕｃｔｉｖｅ）および／または弱め合う（ｄｅｓｔｒｕｃｔｉｖｅ））干渉により、デバイスの観視（ｖｉｅｗｉｎｇ）側すなわち基板側のディスプレイ素子１２から反射する光１５の波長の強度が部分的に決まる。いくつかの実装形態では、透明基板２０は、ガラス基板（ガラス板またはガラスパネルと呼ばれることがある）とすることができる。ガラス基板は、たとえば、ホウケイ酸ガラス、ソーダ石灰ガラス、石英、パイレックス（登録商標）、または他の適切なガラス材料であってもよいし、これらを含んでもよい。いくつかの実装形態では、ガラス基板は、０．３、０．５、または０．７ミリメートルの厚さを有することができるが、いくつかの実装形態では、ガラス基板は、これより厚くてもよい（数十ミリメートルなど）し、これより薄くてもよい（０．３ミリメートル未満など）。いくつかの実装形態では、ポリカーボネート基板、アクリル基板、ポリエチレンテレフタレート（ＰＥＴ）基板、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板などの非ガラス基板が使用可能である。そのような実装形態では、非ガラス基板は、０．７ミリメートル未満の厚さを有する可能性があるが、基板は、設計上の考慮すべき事項に応じて、これより厚くてもよい。いくつかの実装形態では、金属箔またはステンレス鋼ベースの基板などの不透明基板が使用可能である。たとえば、固定反射層と部分的に透過性および部分的に反射性である可動層とを含む逆ＩＭＯＤベースのディスプレイは、基板の反対側から図１のディスプレイ素子１２として見られるように構成され得、不透明基板によって支持され得る。
【００２９】
光学スタック１６は、単一の層または複数の層を含むことができる。この層は、電極層、部分的反射性かつ部分的透過性の層、および透明誘電体層のうちの１つまたは複数を含むことができる。いくつかの実装形態では、光学スタック１６は、導電性であると共に、部分的透過性かつ部分的反射性であり、たとえば上記の層のうちの１つまたは複数を透明基板２０上に堆積させることによって製作され得る。電極層は、種々の金属たとえば酸化インジウムスズ（ＩＴＯ）などのさまざまな材料から形成可能である。部分反射層は、種々の金属（たとえばクロムおよび／またはモリブデン）、半導体、および誘電体などの部分的に反射性であるさまざまな材料から形成可能である。部分反射層は、材料の１つまたは複数の層から形成可能であり、層のそれぞれは、単一の材料または材料の組合せから形成可能である。いくつかの実装形態では、光学スタック１６の特定の部分は、部分光吸収体と導電体の両方の役割を果たす半透明の単一厚の金属または半導体を含むことができるが、より導電性の高い異なる層または（たとえば、光学スタック１６またはディスプレイ素子の他の構造の）部分がＩＭＯＤディスプレイ素子間で信号をバスで送る（ｂｕｓ）役割を果たすことができる。光学スタック１６は、１つまたは複数の導電層または導電／部分吸収層を覆う１つまたは複数の絶縁層または誘電体層を含むこともできる。
【００３０】
いくつかの実装形態では、光学スタック１６の層のうちの少なくともいくつかは、平行ストリップにパターニング可能であり、以下でさらに説明するようにディスプレイデバイス内に行電極を形成することができる。当業者には理解されるように、「パターニングされる」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実装形態では、アルミニウム（Ａｌ）などの導電性および反射性の高い材料は、可動反射層１４に使用されてもよく、これらのストリップは、ディスプレイデバイス内に列電極を形成することができる。可動反射層１４は、図示の支柱１８などの支持体およびそれら複数の支柱１８の間に配置された介在犠牲材料に堆積された列を形成するために、堆積された１つの金属層または複数の層（光学スタック１６の行電極と直交する）の一連の平行ストリップとして形成され得る。犠牲材料がエッチングされて除去されると、画定されたギャップ１９すなわち光学空洞は、可動反射層１４と光学スタック１６の間に形成され得る。いくつかの実装形態では、支柱１８間の間隔は約１〜１０００ｕｍであってよく、ギャップ１９は、約１０，０００オングストローム（Å）未満であってもよい。
【００３１】
いくつかの実装形態では、各ＩＭＯＤディスプレイ素子は、作動状態であろうと緩和状態であろうと、固定反射層および動く反射層によって形成されるコンデンサであるとみなされ得る。電圧が印加されないとき、図１の左側のディスプレイ素子１２によって示されるように、可動反射層１４は、機械的緩和状態のままであり、可動反射層１４と光学スタック１６の間にはギャップ１９がある。しかし、電位差すなわち電圧が、選択された行および列のうちの少なくとも１つに印加されるとき、対応するディスプレイ素子において行電極と列電極の交差点に形成されたコンデンサが帯電し、静電力が電極を引き合わせる。印加電圧がしきい値を超える場合、可動反射層１４は、変形して光学スタック１６の近くに移動するかまたは光学スタック１６と逆の方向に移動することができる。図１の右側の作動ディスプレイ素子１２によって示されるように、光学スタック１６内の誘電体層（図示せず）は、短絡を防止し、層１４と１６の間の分離距離を制御することができる。この挙動は、印加される電位差の極性にかかわらず同じであり得る。アレイ内の一連のディスプレイ素子は、いくつかの例では「行」または「列」と呼ばれることがあるが、一方向を「行」と呼び、別の方向を「列」と呼ぶことは任意であることが、当業者には容易に理解されよう。言い換えると、いくつかの向きでは、行は列とみなされ、列は行とみなされ得る。いくつかの実装形態では、行が「コモン」ラインと呼ばれることがあり、列が「セグメント」ラインと呼ばれることがあり、またはその逆もある。さらに、ディスプレイ素子は、直交する行と列（「配列」）に均等に構成されても、またはたとえば互いに対してある特定の位置のオフセットを有する（「モザイク」）非線形構成に構成されてもよい。「配列」および「モザイク」という用語は、どちらも構成を指すことができる。したがって、ディスプレイは「配列」または「モザイク」を含むと言及されるが、素子自体は、どのような場合でも、互いに直交するように構成されたり均一な分布に配置されたりする必要はないが、非対称の形状および不均一に分布された素子を有する構成を含むことができる。
【００３２】
図２は、ＩＭＯＤディスプレイ素子の３つの素子×３つの素子配列を含むＩＭＯＤベースディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。そのような電子デバイスは、本明細書で開示するＴＦＴの実装形態を含み得る。たとえば、相補型金属酸化物半導体（ＣＭＯＳ）ＴＦＴデバイスは、たとえば、図２に示す電子デバイスの駆動回路の一部として使用され得る。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成され得るプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または他の任意のソフトウェアアプリケーションを含む１つまたは複数のソフトウェアアプリケーションを実行するように構成され得る。
【００３３】
プロセッサ２１は、配列ドライバ２２と通信するように構成され得る。配列ドライバ２２は、たとえばディスプレイ配列またはパネル３０に信号を提供する行ドライバ回路２４および列ドライバ回路２６を含むことができる。図１に示されるＩＭＯＤディスプレイデバイスの断面は、図２では線１−１によって示される。図２は、分かりやすくするためにＩＭＯＤディスプレイ素子の３×３配列を示しているが、ディスプレイ配列３０は、非常に多数のＩＭＯＤディスプレイ素子を含むことができ、列と異なる数のＩＭＯＤディスプレイ素子を行に有してもよいし、行と異なる数のＩＭＯＤディスプレイ素子を列に有してもよい。
【００３４】
図３Ａおよび図３Ｂは、ＥＭＳ素子の配列３６と背板９２とを含むＥＭＳパッケージ９１の一部分の概略分解部分斜視図である。図３Ａおよび図３Ｂに示されるＥＭＳパッケージ９１において、本明細書で開示するＴＦＴが実装され得る。たとえば、ｐ−ｎヘテロ接合構造を含むＴＦＴが、背板９２上のドライバ回路において実装され得る。図３Ａは、背板９２の特定の部分をよりよく示すために背板９２の２つの隅部が切り取られた状態で示されているが、図３Ｂは、隅部が切り取られていない状態で示されている。ＥＭＳ配列３６は、基板２０と、支持支柱１８と、可動層１４とを含むことができる。いくつかの実装形態では、ＥＭＳ配列３６は、透明基板上の１つまたは複数の光学スタック部分１６を有するＩＭＯＤディスプレイ素子の配列を含むことができ、可動層１４は可動反射層として実施可能である。
【００３５】
背板９２は、本質的に平面とすることができ、または少なくとも１つの輪郭を形成される表面を有することができる（たとえば、背板９２は、凹部および／または突出部を有するように形成可能である）。背板９２は、透明であろうと不透明であろうと、導電性であろうと絶縁性であろうと、任意の適切な材料から作成され得る。背板９２に適した材料としては、ガラス、プラスチック、セラミック、ポリマー、積層体、金属、金属泊、コバール、およびめっきコバールがあるが、これらに限定されない。
【００３６】
図３Ａおよび図３Ｂに示されるように、背板９２は、１つまたは複数の背板構成要素９４ａおよび９４ｂを含むことができ、背板構成要素９４ａおよび９４ｂは、背板９２に部分的に埋め込まれてもよいし、完全に埋め込まれてもよい。図３Ａで分かるように、背板構成要素９４ａは背板９２に埋め込まれている。図３Ａおよび図３Ｂで分かるように、背板構成要素９４ｂは、背板９２の表面に形成された凹部９３の中に配置される。いくつかの実装形態では、背板構成要素９４ａおよび／または９４ｂは、背板９２の表面から突き出すことができる。背板構成要素９４ｂは、背板９２の、基板２０に面する側に配置されるが、他の実装形態では、背板構成要素は、背板９２の反対側に配置可能である。
【００３７】
背板構成要素９４ａおよび／または９４ｂは、トランジスタ、コンデンサ、インダクタ、抵抗、ダイオード、スイッチ、および／またはパッケージ化されたＩＣ、標準ＩＣ、もしくはディスクリートＩＣなどの集積回路（ＩＣ）などの、１つまたは複数の能動電気構成要素または受動電気構成要素を含むことができる。さまざまな実装形態で使用可能な背板構成要素の他の例としては、アンテナ、バッテリ、および電気センサ、接触センサ、光センサ、もしくは化学センサなどのセンサ、または薄膜デバイス（ｔｈｉｎ−ｆｉｌｍ  ｄｅｐｏｓｉｔｅｄ  ｄｅｖｉｃｅ）がある。
【００３８】
いくつかの実装形態では、背板構成要素９４ａおよび／または９４ｂは、ＥＭＳ配列３６の一部分と電気的に通信することができる。トレース、バンプ、支柱、またはビアなどの導電性構造は、背板９２または基板２０の一方または両方に形成されてもよく、互いまたは他の導電性構成要素と接触して、ＥＭＳ配列３６と背板構成要素９４ａおよび／または９４ｂとの間に電気接続を形成し得る。たとえば、図３Ｂは、ＥＭＳ配列３６内の可動層１４から上方に延びる電気接点９８と整列可能な、背板９２上の１つまたは複数の導電性ビア９６を含む。いくつかの実装形態では、背板９２は、背板構成要素９４ａおよび／または９４ｂをＥＭＳ配列３６の他の構成要素から電気的に絶縁する１つまたは複数の絶縁層も含むことができる。背板９２が蒸気透過性材料から形成されるいくつかの実装形態では、背板９２の内表面は、蒸気バリア（図示せず）で被覆可能である。
【００３９】
背板構成要素９４ａおよび９４ｂは、ＥＭＳパッケージ９１に入り得る湿気を吸収するように作用する１つまたは複数の乾燥剤を含むことができる。いくつかの実装形態では、乾燥剤（またはゲッターなどの他の吸湿材料）は、たとえば接着材により背板９２に装着された（またはその中に形成された凹部内の）シートとして、任意の他の背板構成要素とは別に提供され得る。あるいは、乾燥剤は背板９２に統合されてよい。いくつかの他の実装形態では、乾燥剤は、たとえばスプレー塗装、スクリーン印刷、または任意の他の適切な方法によって、他の背板構成要素の上で直接的にまたは間接的に適用され得る。
【００４０】
いくつかの実装形態では、ＥＭＳ配列３６および／または背板９２は、背板構成要素とディスプレイ素子との間の距離を維持するために機械的隔離絶縁器９７を含み、それによって、それらの構成要素間の機械的干渉を防止することができる。図３Ａおよび図３Ｂに示される実装形態では、機械的隔離絶縁器９７は、ＥＭＳ配列３６の支持支柱１８と整列した背板９２から突き出す支柱として形成される。あるいは、またはこれに加えて、レールまたは柱などの機械的隔離絶縁器は、ＥＭＳパッケージ９１の縁に沿って設けることができる。
【００４１】
図３Ａおよび図３Ｂに示されていないが、ＥＭＳ配列３６を部分的または完全に取り巻くシールを設けることができる。背板９２および基板２０とともに、シールは、ＥＭＳ配列３６を囲む保護空洞を形成することができる。シールは、従来のエポキシベース接着剤などの半ハーメチックシールであってよい。いくつかの他の実装形態では、シールは、薄膜金属溶接またはガラスフリットなどのハーメチックシールであってよい。いくつかの他の実装形態では、シールは、ポリイソブチレン（ＰＩＢ）、ポリウレタン、液体スピンオンガラス、はんだ（ｓｏｌｄｅｒ）、ポリマー、プラスチック、または他の材料を含むことができる。いくつかの実装形態では、機械的隔離絶縁器を形成するために、強化されたシール材が使用可能である。
【００４２】
代替実装形態では、シールリングは、背板９２または基板２０の一方または両方のいずれかの延長部を含むことができる。たとえば、シールリングは、背板９２の機械的延長部（図示せず）を含むことができる。いくつかの実装形態では、シールリングは、Ｏリングまたは他の環状部材などの別個の部材を含むことができる。
【００４３】
いくつかの実装形態では、ＥＭＳ配列３６と背板９２は、互いに取り付けられるまたは結合される前に別個に形成される。たとえば、基板２０の縁は、上記で説明したように、背板９２の縁に取り付けられ、これに対してシール可能である。あるいは、ＥＭＳ配列３６および背板９２は、ＥＭＳパッケージ９１として形成され、互いに接合可能である。いくつかの他の実装形態では、ＥＭＳパッケージ９１は、堆積によってＥＭＳ配列３６の上で背板９２の構成要素を形成することによってなどの任意の他の適切な方法で製作可能である。
【００４４】
ハードウェアおよびデータ処理装置は、ＥＭＳ構造に関連付けられ得る。そのようなハードウェアおよびデータ処理装置は、薄膜トランジスタ（ＴＦＴ）などのトランジスタスイッチを含み得る。ディスプレイデバイスにおけるＥＭＳディスプレイ素子は、２次元グリッドなどの配列で構成され、配列の行および列に関連する回路によってアドレス指定されてよい。行ドライバ回路は、アドレス指定されるべき特定の行を選択するトランジスタスイッチのゲートを駆動することができ、コモンドライバ回路は、行リフレッシュにより同期的に更新され得るディスプレイ素子の所与の行にバイアスをもたらし得る。
【００４５】
ディスプレイデバイスは、画素と呼ばれ得るディスプレイ素子の配列を含むことができる。数百または数千の行と数百および数千の列とで構成された数百、数千、または数百万の画素を含むディスプレイもある。各画素は、１つまたは複数のＴＦＴによって駆動され得る。ＴＦＴは、基板の上に１つまたは複数の誘電体層および導電層ならびに１つの半導体層の薄膜を堆積させることによって作られる電界効果トランジスタの１種である。フラットパネルディスプレイ、システムオングラス、ディスプレイデバイス、モバイルデバイス、ウェアラブルデバイスなどがますます進歩する中、高パフォーマンスＴＦＴに対する需要が高まっている。
【００４６】
スイッチングマトリクスをドライバ回路とともにディスプレイ背板上に、ならびに他の電子デバイスに組み込むことで、製造コストおよび別個にパッケージ化されたＩＣドライバに関連する障害が減る。相補型金属酸化物半導体（ＣＭＯＳ）回路は、ｎ型およびｐ型のチャネルを使用する。本明細書では、低い漏れ電流および比較的高い移動度を有する高パフォーマンスＴＦＴが開示される。また、ｎ型およびｐ型のＴＦＴを含む回路ならびにそのような回路を含むディスプレイデバイスなどの電子デバイスも開示される。
【００４７】
一般に、ＴＦＴは、ソース領域、ドレイン領域、およびチャネル領域を中に有する半導体層を含むことができる。したがって、ＴＦＴは、チャネルの導電率を調節するためのソース端子、ドレイン端子、およびゲート端子を含む３端子デバイスであり得る。いくつかのタイプのＴＦＴは、ゲート端子の位置の点で定義され得る。たとえば、ＴＦＴの形状のタイプは、ボトムゲート形状、トップゲート形状、またはデュアルゲート形状を含むことができる。図４Ａは、いくつかの実装形態による、ボトムゲートＴＦＴを示す断面図の一例である。図４Ａでは、ボトムゲートＴＦＴ４００ａは、基板４１０ａ、基板４１０ａ上のゲート電極４２０ａ、ゲート電極４２０ａ上のゲート誘電体４３０ａ、ゲート誘電体４３０ａ上の半導体層４４０ａ、半導体層４４０ａのソース領域上のソース電極４５０ａ、および半導体層４４０ａのドレイン領域上のドレイン電極４６０ａを含み、半導体層４４０ａにおけるチャネル領域がソース領域とドレイン領域との間にある。半導体層４４０ａは、ゲート電極４２０ａおよびソース電極４５０ａにわたって印加された電位の関数としてのチャネル領域における導電率により、ソース電極４５０ａおよびドレイン電極４６０ａを電気的に接続する。以下でさらに説明するように、いくつかの実装形態では、ボトムゲートＴＦＴは、ソース電極４５０ａと半導体層４４０ａとの界面４７０ａにｐ−ｎヘテロ接合を含む。
【００４８】
図４Ｂは、いくつかの実装形態による、トップゲートＴＦＴを示す断面図の一例である。図４Ｂでは、トップゲートＴＦＴ４００ｂは、基板４１０ｂ、基板４１０ｂ上の半導体層４４０ｂ、半導体層４４０ｂのソース領域上のソース電極４５０ｂ、半導体層４４０ｂのドレイン領域上のドレイン電極４６０ｂ、ソース電極４５０ｂ上のゲート誘電体４３０ｂ、およびゲート誘電体４３０ｂ上のゲート電極４２０ｂを含み、チャネル領域が半導体層４４０ｂのソース領域とドレイン領域との間にある。半導体層４４０ｂは、ゲート電極４２０ｂおよびソース電極４５０ｂにわたって印加された電位の関数としてのチャネルにおける導電率により、ソース電極４５０ｂおよびドレイン電極４６０ｂを電気的に接続する。以下でさらに説明するように、いくつかの実装形態では、ボトムゲートＴＦＴは、ソース電極４５０ｂと半導体層４４０ｂとの界面４７０ｂにｐ−ｎヘテロ接合を含む。
【００４９】
ゲート電極４２０ａおよび４２０ｂは、１つまたは複数の金属または他の導電性材料を含み得る。金属の例としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、タングステン（Ｗ）、チタン（Ｔｉ）、金（Ａｕ）、ニッケル（Ｎｉ）、およびこれらの元素のいずれかを含んでいる合金がある。いくつかの実装形態では、ゲート電極４２０ａおよび４２０ｂの各々は、積層構造で構成された異なる金属の２つ以上の層を含むことができる。いくつかの実装形態では、ゲート電極４２０の各々は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００５０】
ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂは、任意の数の異なる金属または他の導電性材料を含み得る。金属の例としては、Ｍｏ、Ｗ、Ａｕ、白金（Ｐｔ）、銀（Ａｇ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、スズ（Ｓｎ）、Ｔｉ、Ａｌ、Ｃｕ、Ｔａ、Ｃｒ、Ｎｄ、Ｎｉ、およびこれらの元素のいずれかを含有する合金がある。たとえば、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂは、Ｍｏ、Ｗ、Ａｕ、Ｐｔ、およびＡｇなどの安定したコンタクト金属を含み得る。いくつかの実装形態では、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂの各々は、積層構造で構成された異なる金属の２つ以上のサブ層を含む。いくつかの実装形態では、ソース電極４５０ａおよび４５０ｂならびにドレイン電極４６０ａおよび４６０ｂの各々は、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間の厚さを有することができる。
【００５１】
ゲート誘電体４３０ａおよび４３０ｂは、ゲート絶縁体と呼ばれることもある。ゲート誘電体４３０ａおよび４３０ｂの各々は、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸窒化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）、または有機誘電体材料を含む、任意の数の異なる誘電体材料を含み得る。いくつかの実装形態では、ゲート誘電体４３０ａおよび４３０ｂの各々は、積層構造で構成された誘電体材料の２つ以上の層を含むことができる。いくつかの実装形態では、ゲート誘電体層の厚さは、約５０ｎｍから約５００ｎｍの間、または約１００ｎｍから約２５０ｎｍの間であり得る。
【００５２】
図４Ａおよび図４Ｂでは、ボトムゲートＴＦＴ４００ａおよびトップゲートＴＦＴ４００ｂは、金属酸化物ＴＦＴを含むことができ、半導体層４４０ａおよび４４０ｂが金属酸化物、金属窒化物または金属硫化物を含むことができる。金属酸化物ＴＦＴでは、金属酸化物半導体が、ＴＦＴにおける活性チャネル層として堆積される。同様に、金属窒化物ＴＦＴでは、金属窒化物半導体が活性チャネル層として堆積され、金属硫化物ＴＦＴでは、金属硫化物半導体が活性チャネル層として堆積される。
【００５３】
さまざまな実装形態によれば、ボトムゲートＴＦＴ４００ａおよびトップゲートＴＦＴ４００ｂは、ｐチャネルまたはｎチャネルのＴＦＴであり得る。以下でさらに説明するように、いくつかの実装形態では、本明細書で開示するＴＦＴは、ソース側にｐ−ｎヘテロ接合を含むことができる。ｐチャネルＴＦＴの場合、ｐ型半導体が活性チャネル層として堆積され、ｎ型半導体がソース電極とｐ型半導体との間に配設される。ｎチャネルＴＦＴの場合、ｎ型半導体が活性チャネル層として堆積され、ｐ型半導体がソース電極とｎ型半導体との間に配設される。本明細書で開示するＴＦＴはまた、デュアルゲートＴＦＴを含む。
【００５４】
ＴＦＴは、キャリア移動度（μ）、しきい値電圧（Ｖｔｈ）、オフ電流（ＩＯＦＦ）、オン／オフ電流比（ＩＯＮ／ＩＯＦＦ）、サブスレッショルドスロープ、およびｓ値のうちの１つまたは複数によって特徴付けられ得る。移動度は、電界が存在する場合にキャリア（正孔または電子）がどのように半導体を進むかを特徴付け、μ＝ｖｄ／Ｅと定義され、ｖｄが電子のドリフト速度であり、Ｅが電界である。移動度は、ホール効果測定値によって決定される（またホール移動度として報告される）こと、またはＴＦＴパフォーマンス測定値から抽出される（また電界効果移動度として報告される）ことがある。たとえば、キャリア移動度は、ドレイン電流（Ｉｄ）およびゲートバイアス（Ｖｇ）の実験測定値から抽出され得る。電界効果移動度は、飽和モードまたは線形領域測定値から決定され得る。ＴＦＴは、ソースとドレインとの間に導電経路を作る最小ゲートソース間電圧差であるしきい値電圧（Ｖｔｈ）、およびオン／オフ電流比によって特徴付けられ得、高いオン／オフ電流比が望ましい。ＴＦＴは、ＴＦＴのスイッチング行動の測定値であるサブスレッショルドスロープによって特徴付けられ得、急勾配のサブスレッショルドスロープが速いオン／オフ移行を示す。サブスレッショルドスイング（ｓ値）もスイッチング行動を特徴付け、ｓ値が小さくなると、オン／オフ移行が速くなる。
【００５５】
ＴＦＴは、そのオフ電流によっても特徴付けられ得る。オフ電流は、しきい値電圧未満のゲート電極による漏れ電流を指す。漏れ電流は、低下したパフォーマンス特性につながることがあり、たとえば、ディスプレイデバイスＴＦＴにおける漏れ電流は、画素の明るさの変化、ノイズの増大、グレースケールの陰影の縮小、および電力消費の増加を示し得る。
【００５６】
低温処理能力を有する高移動度、低オフ電流、低サブスレッショルドスロープＴＦＴは、フレキシブルエレクトロニクスに有用である。狭いバンドギャップを有する活性チャネル材料は、比較的高いキャリア移動度を有する。ただし、そのような材料のチャネルを含むＴＦＴのオフ電流は高いことがある。さまざまな実装形態に従って、本明細書では、高移動度および低オフ電流を含むＴＦＴ特性について説明する。いくつかの実装形態では、本明細書で開示するＴＦＴは、狭いバンドギャップの活性チャネル材料を含み、そのような材料は高移動度およびｐ−ｎヘテロ接合を有することができ、オフ電流を抑制することができる。いくつかの実装形態では、ＴＦＴは、オン状態でトンネル行動を示すことができ、トンネルＴＦＴと呼ばれ得る。
【００５７】
図５は、いくつかの実装形態による、ソース側ｐ−ｎヘテロ接合を含むＴＦＴを示す断面図の一例である。ＴＦＴ５００は、図４Ａに関して上記で説明したように、基板５１０、ゲート電極５２０、ゲート誘電体５３０、ソース電極５５０、およびドレイン電極５６０を含む。ＴＦＴ５００はまた、半導体層５４０および５８０を含み、これらが一緒にｐ−ｎヘテロ接合５７０を形成する。半導体層５４０は、ＴＦＴ５００の活性チャネル層であり、狭いバンドギャップの材料である。半導体層５８０は、ソース電極５５０と半導体層５４０によって形成された活性チャネル層との間に配設された広いバンドギャップの材料である。半導体層５４０は、図示のように厚さｔｃｈを有する。半導体層５４０の例示的な厚さｔｃｈについては、以下で図９に関してさらに説明する。
【００５８】
ソース電極５５０およびドレイン電極５６０のための材料のいくつかの例は、上記で図４Ａおよび図４Ｂに関して挙げているが、ｎ型およびｐ型の半導体層とオーム接触することができる任意の材料が採用されてよい。たとえば、図５に示す酸化物半導体ベースのヘテロ接合構造の場合、Ａｕ、Ｃｕ、Ｐｔ、Ｎｉ、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、酸化ルテニウム（ＲｕＯ２）、酸化イリジウム（ＩｒＯ２）、窒化タングステン（ＷＮ）、および窒化タンタル（ＴａＮ）がドレイン電極材料して使用されてよく、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ａｌ、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、および窒化チタン（ＴｉＮ）がソース電極材料として使用されてよい。いくつかの実装形態では、約４．３ｅＶ未満の仕事関数を有する金属がｎ側に使用されてよく、約４．３ｅＶ超の仕事関数を有する金属がｐ側に使用されてよい。
【００５９】
半導体層５４０がドレイン電極５６０に接触するように、ｐ−ｎヘテロ接合５７０はＴＦＴ５００のソース側にのみある。本明細書で使用する「ソース側ｐ−ｎヘテロ接合」という用語は、ソース電極とＴＦＴの活性チャネル層との間に配設された、ソース側にあり、ドレイン側にはないヘテロ接合を指す。本明細書で使用する「ｐ−ｎヘテロ接合」という用語は、異なるバンドギャップを有するｐ型半導体層とｎ型半導体層との間の界面を指す。上記のように、活性チャネル材料は狭いバンドギャップの材料であり、たとえば、ｐチャネルＴＦＴでは、狭いバンドギャップのｐ型半導体が活性層として使用され、広いバンドギャップのｎ型半導体が、大きい伝導帯および価電子帯不連続を有するｐ−ｎヘテロ接合を形成するために採用され得る。同様に、狭いバンドギャップのｎ型半導体活性チャネルおよび広いバンドギャップのｐ型半導体がｎチャネルＴＦＴに使用され得る。
【００６０】
ｐ−ｎヘテロ接合は、ソースドレイン電流を形成するようにキャリアがトンネリングする空乏領域を形成する。オフ状態では、ｐ−ｎヘテロ接合における大きい伝導帯および価電子帯不連続によって電流が抑制される。大きいバンド不連続を有するヘテロ接合構造は、有効なトンネリング障壁を減らし、空乏領域におけるトンネリングの確率を高めている。これについては、ソース側ｐ−ｎヘテロ接合を有するＴＦＴを参照しながら以下で説明する。
【００６１】
図６Ａは、狭いバンドギャップのｐ型酸化物半導体および広いバンドギャップのｎ型酸化物半導体から形成されるｐ−ｎヘテロ接合を含むｐチャネルＴＦＴのバンド図の例を提供する。図６Ａは、以下のゲートソース電圧（ＶＧＳ）におけるバンド図を示す。（ａ）ＶＧＳ＝０Ｖ、（ｂ）ＶＧＳ＜０Ｖ（オン状態）、および（ｃ）ＶＧＳ＞０Ｖ（オフ状態）。（ａ）において、図６Ａは、ソース電極６５０およびドレイン電極６６０を示す。狭いバンドギャップのｐ型酸化物半導体チャネル層６４０および広いバンドギャップのｎ型酸化物半導体６８０の伝導帯（ＣＢ）および価電子帯（ＶＢ）がフェルミエネルギー準位（Ｅｆ）とともに示されている。（ｂ）では、負のゲートバイアス条件（ＶＧＳ＜０）下で、ｐ−ｎヘテロ接合６９０における空乏層の幅が狭まることで、ソース電極６５０から注入されたキャリア６８２が、広いバンドギャップのｎ型酸化物半導体６８０における伝導帯から狭いバンドギャップのｐ型酸化物半導体チャネル層６４０における価電子帯にトンネリングすることが可能になる。これは、バンド間トンネリングと呼ばれ、電流が流れるとこと、およびＴＦＴがオン状態で動作することを可能にする。正のゲートバイアス（ＶＧＳ＞０）が（ｃ）において適用されるとき、ｐ−ｎヘテロ接合６９０における大きい伝導帯および価電子帯不連続によって電流フローが中断される。結果として、オフ電流が抑制され、いくつかの実装形態では、たとえば、約１ナノアンペア未満のオフ電流が提供され、約１０ピコアンペア未満、約１ピコアンペア未満、約０．１ピコアンペア未満、または約０．０５ピコアンペア未満の低さであり得る。
【００６２】
狭いバンドギャップのｎ型材料を使用して、ｎチャネルＴＦＴにおいてオフ電流抑制を達成することもできる。図６Ｂは、狭いバンドギャップのｎ型酸化物半導体および広いバンドギャップのｐ型酸化物半導体から形成されるｐ−ｎヘテロ接合を含むｎチャネルＴＦＴのバンド図の例を提供する。図６Ｂは、以下のゲートソース電圧（ＶＧＳ）におけるバンド図を示す。（ａ）ＶＧＳ＝０Ｖ、（ｂ）ＶＧＳ＞０Ｖ（オン状態）、および（ｃ）ＶＧＳ＜０Ｖ（オフ状態）。（ａ）において、図６Ｂは、ソース電極６５０およびドレイン電極６６０を示す。狭いバンドギャップのｎ型酸化物半導体チャネル層６４１および広いバンドギャップのｐ型酸化物半導体６８１の伝導帯（ＣＢ）および価電子帯（ＶＢ）がフェルミエネルギー準位（Ｅｆ）とともに示されている。（ｂ）では、正のゲートバイアス条件（ＶＧＳ＞０）下で、ｐ−ｎヘテロ接合６９０における空乏層の幅が狭まることで、ソース電極６５０から注入されたキャリア６８２が、広いバンドギャップのｐ型酸化物半導体６８１における価電子帯から狭いバンドギャップのｎ型酸化物半導体チャネル層６４１における伝導帯にトンネリングすることが可能になる。負のゲートバイアス（ＶＧＳ＜０）が（ｃ）において適用されるとき、ｐ−ｎヘテロ接合６９０における大きい伝導帯および価電子帯不連続によって電流フローが中断される。
【００６３】
上記のように、本明細書で開示するＴＦＴのｐ−ｎヘテロ接合にわたって空乏領域が形成される。空乏領域は、動けるキャリアがない領域を指し、ｐ−ｎヘテロ接合のｎ側からの拡散電子がｐ側の正孔と再結合し、ｐ側からの拡散正孔がｎ側の電子と再結合するときに形成される。生じた領域は、動けるキャリアがない補償されていないイオンを有し、ポテンシャル障壁を形成する。図７は、さまざまな実装形態による、ＴＦＴにおいて実装され得るｐ−ｎヘテロ構造７００の空乏領域７１０の概略図の一例を示す。空乏領域の幅ｘｔｏｔは、図示のようにｎ側およびｐ側の空乏領域の幅ｘｎおよびｘｐを含む。空乏領域のエネルギー障壁にわたるトンネリングの確率は、空乏領域幅ｘｔｏｔが縮小するのに伴って上昇する。
【００６４】
空乏領域の幅は、特定のｐ−ｎヘテロ構造の場合の適用されるバイアスおよびキャリア濃度の関数である。図８は、０のゲートソース電圧（ＶＧＳ＝０）におけるいくつかのドナー／アクセプタ密度の場合のｐ型酸化スズ（ＩＩ）（ｐ−ＳｎＯ）およびｎ型インジウムガリウム亜鉛酸化物（ｎ−ＩＧＺＯ）から構成されたｐ−ｎヘテロ接合の空乏層幅の変動を示す図の一例である。実線は、異なるアクセプタ密度（ＮＡ）を有するｘｔｏｔの変動を表し、破線がｐ側空乏層幅（ｘｐ）を示し、点線がｎ側空乏層幅（ｘｎ）を示す。ｐ−ＳｎＯおよびｎ−ＩＧＺＯ材料のバンドギャップは、それぞれ０．８ｅＶおよび３．１ｅＶである。
【００６５】
幅ｘｐおよびｘｎは、以下の式によって計算され得る。
【００６６】
【数１】
0006363802.tif 000002
【００６７】
式中、
【００６８】
【数２】
0006363802.tif 000003
【００６９】
は内蔵電位であり、εは誘電率であり、Ｎａはアクセプタ密度であり、Ｎｄはドナー密度であり、Ｎｉは固有密度（ｉｎｔｒｉｎｓｉｃ  ｄｅｎｓｉｔｙ）であり、ｑは電子電荷であり、ｋＢはボルツマン定数であり、Ｔは温度である。
【００７０】
図８の例に示すような図は、特定の空乏領域幅の場合の最低キャリア密度を判断するために使用され得る。さまざまな実装形態によれば、ｐ−ｎヘテロ接合を形成するｐ型およびｎ型の半導体におけるキャリア密度は、狭い幅の空乏領域および高いトンネル電流を可能にする少なくとも５ｘ１０１８／ｃｍ３であり得る。たとえば、図８では、１０ｎｍ以下の空乏領域の幅ｘｔｏｔは、少なくとも５ｘ１０１８／ｃｍ３のドナー／アクセプタ密度に対応する。
【００７１】
１０ｎｍの空乏領域幅は、たとえば、印加電圧下で約２ｎｍの空乏領域に対応することができる。いくつかの実装形態では、ＶＧＳ＝０において２０ｎｍ以下または１０ｎｍ以下の空乏領域幅が採用され得る。図８は、ｐ−ＳｎＯ／ｎ−ＩＧＺＯヘテロ接合構造における空乏領域幅とキャリア密度との間の関係を示すが、さまざまな異なるヘテロ接合の場合に同様の値が導出されることが予想され得る。したがって、さまざまなｐ−ｎヘテロ接合構造の場合にいくつかの実装形態では少なくとも１０１８／ｃｍ３または少なくとも１０１９／ｃｍ３または少なくとも１０２０／ｃｍ３のキャリア密度が採用され得る。多くの従来型の非ドープ酸化物、窒化物、および硫化物半導体材料が約１０１６／ｃｍ３のキャリア密度を有することに留意されたい。したがって、いくつかの実装形態では高ドープ半導体が採用され得る。
【００７２】
いくつかの実装形態では、本明細書で開示するＴＦＴは、比較的薄いチャネル層を含み得る。たとえば、図５を参照すると、半導体層５４０の厚さｔｃｈは、高いキャリア密度を有するチャネルを完全に空乏化するほど比較的小さいことがある。チャネルが厚すぎる場合、適用されるゲートバイアスは、半導体層における伝導を十分に制御しないことがある。図９は、ｐチャネルＴＦＴの場合のアクセプタ密度の関数としての最大チャネル厚さを示す図の一例である。線９１０は、０の印加電圧におけるさまざまなアクセプタ密度の場合のｐチャネルＴＦＴの動作においてキャリアが完全に空乏化され得る最大チャネル厚さを示す。高いアクセプタ密度を有するｐチャネルのキャリアを完全に空乏化するためには、チャネルの厚さは薄い。金属酸化物半導体（ＭＯＳ）構造によって形成される空乏層幅Ｗは、以下の式によって推定され得る。
【００７３】
【数３】
0006363802.tif 000004
【００７４】
したがって、チャネルの厚さは、キャリアを完全に空乏化するためには、ゲートバイアス誘導の空乏層を下回る。ゲートバイアスＶｇによって調節された電荷密度Ｑは、以下の式によって推定され得る。
Ｑ＝ＣＶｇ
式中、Ｃは単位面積当たりのゲートキャパシタンスである。一例では、通常のＴＦＴ構造における電荷密度Ｑは、Ｖｇ＝２０Ｖ、１０ｎｍの厚さのＳｉＯ２ゲート絶縁体、および１０ｎｍの厚さのチャネル層の場合に、約４ｘ１０１９／ｃｍ３である。この例では、１０ｎｍ未満のチャネル厚さが、キャリアを完全に空乏化させるために使用され得る。
【００７５】
図９の図を図８のような図とともに使用して、最初に、所望の空乏幅（ひいてはトンネル電流）の場合のキャリア密度を判断し、次いで、判断されたキャリア密度の場合のチャネル厚さを判断することができる。図９は一般に、ｎチャネルＴＦＴとｐチャネルＴＦＴの両方の最大チャネル厚さを推定するために適用可能である。図９は、従来型の酸化物ＴＦＴにおいて採用され得る比較的低いキャリア密度（たとえば、１０１６／ｃｍ３）の場合に１００ｎｍのチャネル厚さが許容可能であり得るが、より薄いチャネルが、本明細書で開示するトンネルＴＦＴとともに採用されてよいことを示す。一例として、１０１８／ｃｍ３のキャリア密度の場合、チャネルの厚さは約４０ｎｍ以下の厚さであり得る。例示的なチャネルの厚さは、約５ｎｍから約４０ｎｍの範囲にわたり得る。
【００７６】
いくつかの実装形態では、ｐ型半導体層およびｎ型半導体層の一方または両方は、金属酸化物膜であり得る。ｐ型金属酸化物膜の例としては、酸化銅（Ｉ）（Ｃｕ２Ｏ）、酸化銅（ＩＩ）（ＣｕＯ）、酸化スズ（ＩＩ）（ＳｎＯ）、酸化ニッケル（ＩＩ）（ＮｉＯ）、酸化鉛（ＩＩ）（ＰｂＯ）、酸化銀（Ｉ）（Ａｇ２Ｏ）、ＺｎＲｈ２Ｏ４（亜鉛ロジウム酸化物、ＺＲＯ）および式ＣｕＭＯ２のｐ型銅デラフォサイトがあり、Ｍは、金属、ならびに三元、四元以上の化合物を形成する１つまたは複数のさらなる金属陽イオンを含む化合物である。
【００７７】
ｎ型金属酸化物膜の例としては、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯなど、インジウム（Ｉｎ）含有、亜鉛（Ｚｎ）含有、スズ（Ｓｎ）含有、ハフニウム（Ｈｆ）含有、およびガリウム（Ｇａ）含有ｎ型酸化物半導体がある。
【００７８】
本明細書で開示するｐ−ｎヘテロ構造は、金属窒化物、金属硫化物、および金属セレン化物を含む、金属酸化物半導体に加えて他の化合物半導体から形成され得る。
【００７９】
ｐ型金属硫化物膜の例としては、硫化銅（Ｉ）（ＣｕＳ２）、銅ガリウム硫化物（ＣｕＧａＳ２）、銅インジウム硫化物（ＣｕＩｎＳ２）、バリウム銅硫化物（ＢａＣｕ２Ｓ）、二硫化モリブデン（ＭｏＳ２）、硫化（ＩＩ）スズ（ＳｎＳ）、ならびに三元、四元以上の化合物を形成する１つまたは複数のさらなる金属陽イオンを含む化合物がある。ｐ型金属酸化物硫化物膜の例としては、ランタン銅酸硫化物（ＬａＣｕＯＳ）およびストロンチウム銅ガリウム酸化物、ならびに三元、四元以上の化合物を形成する１つまたは複数のさらなる金属陽イオンを含む化合物がある。ｎ型金属硫化物膜の例としては、硫化カドミウム（ＣｄＳ）、ならびに三元、四元以上の化合物を形成する１つまたは複数のさらなる金属陽イオンを含む化合物がある。
【００８０】
金属窒化物膜の例としては、窒化ガリウム（ＧａＮ）、ならびに三元、四元以上の化合物を形成する１つまたは複数のさらなる金属陽イオンを含む化合物がある。ｐ型またはｎ型の半導体を形成するために、ＧａＮおよび他の金属窒化物膜が適切に準備またはドープされ得る。
【００８１】
これらおよび他の酸化物、窒化物、または硫化物化合物のうちのいくつかは、ｐ型またはｎ型の半導体を形成するために適切にドープされ得ることを理解されたい。さらに、製作方法は、ｐ型またはｎ型の半導体を形成するために調整され得る。たとえば、自然に成長した二硫化モリブデン（ＭｏＳ２）がｎ型半導体であるのに対し、ＭｏＳ２は化学気相堆積（ＣＶＤ）によって堆積されたときにｐ型になると報告されている。
【００８２】
上記のように、いくつかの実装形態では、ｐ−ｎヘテロ接合を形成するｐ型材料およびｎ型材料の一方または両方は、キャリア濃度を上昇させるためにドープされ得る。一例として、約１０１６／ｃｍ２のキャリア濃度を有するｐ型ＳｎＯが、キャリア濃度を１０１８／ｃｍ３以上に上昇させるためにリチウム（Ｌｉ）でドープされ得る。
【００８３】
上記のように、ｐ−ｎヘテロ接合は、活性チャネル半導体材料および第２の半導体材料から形成される。活性チャネル半導体材料は狭いバンドギャップの材料であり、第２の半導体材料は広いバンドギャップの材料である。本明細書で使用するバンドギャップは、電子的性質上重要である間接バンドギャップを指す。狭いバンドギャップの材料は、１．０ｅＶ以下のバンドギャップを有する半導体を含み、広いバンドギャップの材料は、３．０ｅＶ以上のバンドギャップを有する半導体を含む。１．０ｅＶから３．０ｅＶの間のバンドギャップを有する半導体も、本開示で説明するｐ−ｎヘテロ構造において、ヘテロ構造に応じて狭いバンドギャップまたは広いバンドギャップの半導体として使用され得る。本明細書で使用する、ｐ−ｎヘテロ構造の広いバンドギャップの半導体は、ｐ−ｎヘテロ構造の他方の半導体よりも大きいバンドギャップを有する材料である。ｐ−ｎヘテロ構造の狭いバンドギャップの半導体は、ｐ−ｎヘテロ構造の他方の半導体よりも小さいバンドギャップを有する材料である。いくつかの実装形態では、ｐ−ｎヘテロ構造の広いバンドギャップの半導体は、ｐ−ｎヘテロ構造の狭いバンドギャップの半導体のバンドギャップよりも少なくとも０．５ｅＶ大きいバンドギャップを有する。いくつかの実装形態では、ｐ−ｎヘテロ構造の広いバンドギャップの半導体は、狭いバンドギャップの半導体のバンドギャップよりも少なくとも１．０ｅＶ、少なくとも１．５ｅＶ大きいか、または少なくとも２．０ｅＶ大きいバンドギャップを有する。上記で説明したように、大きいバンド不連続を有するｐ−ｎヘテロ接合は、有効なトンネリング障壁を減らし、トンネル確率を高めている。
【００８４】
ｐ型半導体層とｎ型半導体層との間の界面の品質は、高いトンネリングレートを達成するために重要である。本明細書で開示するｐ−ｎヘテロ構造は、アモルファスまたはナノ結晶の特性を有し得る。したがって、界面品質は、たとえば、結晶シリコンにより達成されるよりもはるかに高い。
【００８５】
量子トンネリング電流Ｊ（Ｅ）は、以下の式によって計算される。
【００８６】
【数４】
0006363802.tif 000005
【００８７】
式中、ｋｂＴはボルツマン定数と温度との積であり、ｑは電荷であり、
【００８８】
【数５】
0006363802.tif 000006
【００８９】
は換算プランク定数であり、ｍ＊は有効質量であり、ＥＦｌおよびＥＦｒは障壁のいずれかの側の擬フェルミ準位であり、Ｔ（Ｅ）はトンネリング確率である。ｘ１からｘ２への空乏領域のトンネリング確率は、以下の近似式を使用してＷＫＢ方法によって決定され得る。
【００９０】
【数６】
0006363802.tif 000007
【００９１】
式中、ｋ（ｘ）は波動ベクトルであり、以下の式によって三角ポテンシャル障壁に対して与えられる。
【００９２】
【数７】
0006363802.tif 000008
【００９３】
式中、Ｅｇはバンドギャップであり、Ｅは電界である。したがって、三角ポテンシャル障壁のトンネリング確率は次のように書き直され得る。
【００９４】
【数８】
0006363802.tif 000009
【００９５】
図１０Ａおよび図１０Ｂは、−３Ｖのゲートバイアスおよび−１Ｖのドレインバイアスにおける狭いバンドギャップ（０．８ｅＶ）のｐ型半導体層および広いバンドギャップ（３．０ｅＶ）のｎ型半導体層を有するｐ−ｎヘテロ接合構造のエネルギーバンド概略図の例である。０．８ｅＶの狭いバンドギャップはｐ型ＳｎＯに対応し、３．０ｅＶの広いバンドギャップはｎ型ａ−ＩＧＺＯに対応する。図１０Ａの例では、ｐ型層のアクセプタ密度Ｎａおよびｎ型層のドナー密度Ｎｄは、それぞれ１ｘ１０１８／ｃｍ３および１ｘ１０２１／ｃｍ３である。図１０Ａの急勾配のヘテロ接合は、大きいバンド不連続および高ドープｎ型層に起因して形成される。電子は、十分に高いドナー密度Ｎｄにおいて高ドープｎ型層からｐ型層にトンネリングする。比較のために、ｎ型層の５ｘ１０１８のドナー密度Ｎｄのエネルギーバンド図が、図１０Ｂの例に示されている。
【００９６】
図１０Ｃは、さまざまなドナー密度の場合の、０．８ｅＶの狭いバンドギャップのｐ型ＳｎＯおよび３．０ｅＶの広いバンドギャップのｎ型ＩＧＺＯから構成されたｐ−ｎヘテロ接合を含むトンネルＴＦＴのシミュレートされたＩＤＳ−ＶＧＳ曲線の一例である。ｐ型層のアクセプタ密度Ｎａは１ｘ１０１８ｃｍ−３に設定され、ドナー密度Ｎｄは５ｘ１０１８／ｃｍ３から１ｘ１０２１／ｃｍ３までの差異がある。比較のために、ｎ型層を有しない従来型のｐチャネルＴＦＴのＩＤＳ−ＶＧＳ曲線も示されている。ｎ型層のＮｄが５ｘ１０１９／ｃｍ３を上回るとき、明白なｐチャネルトランジスタ行動、すなわち、スイッチング特性が観測される。
【００９７】
上記で説明したように、本明細書で開示するトンネルＴＦＴデバイスにおけるオフ電流は、かなり抑制され、従来型のＴＦＴの場合よりも２桁分低い０．０１ｐÅの低さまで低下する。しきい値電圧は負であり、図１０Ｃの例におけるトンネルＴＦＴが蓄積モードで動作することを示している。しきい値電圧は、ｐ型層のアクセプタ密度によって制御され得る。高オン電流を取得するために高ドープｎ型層が実装され得る。
【００９８】
図１１は、いくつかの実装形態による、ｐ−ｎヘテロ接合を含むｐチャネルＴＦＴを製作する方法の動作の一例を示すフロー図である。プロセス１１００は、異なる順序で、かつ／または異なる、より少ない、もしくは追加の動作とともに実行され得る。いくつかの実装形態では、プロセス１１００は、１つまたは複数の処理チャンバおよびコントローラに関して説明されることがあり、コントローラは、本明細書で説明する任意の動作を制御するようにプログラムされ得る。
【００９９】
プロセス１１００のブロック１１１０において、基板が設けられる。基板は、ガラスまたはプラスチックのような実質的に透明な材料を含む任意の基板材料を含むことができる。本明細書で使用する実質的透明性は、約８０％以上、または約９０％以上など、約７０％以上の可視光の透過率と定義され得る。ガラス基板（ガラスプレートまたはパネルと呼ばれることがある）は、ホウケイ酸ガラス、ソーダ石灰ガラス、フォトガラス、水晶、パイレックス（登録商標）、もしくは他の適切なガラス材料であるか、またはこれらを含むことがある。ポリカーボネート、アクリル、ポリイミド、ポリエチレンテレフタラート（ＰＥＴ）、またはポリエーテルエーテルケトン（ＰＥＥＫ）基板など、非ガラス基板が使用されてもよい。他の適切な基板材料は、フレキシブル基板材料を含むことができる。いくつかの実装形態では、基板は、数ミクロンから数百ミクロンの寸法を有し得る。
【０１００】
プロセス１１００のブロック１１２０において、基板の上にｐ型半導体層が形成される。ｐ型半導体の例は、上記で挙げており、金属酸化物、金属硫化物、および金属窒化物半導体を含む。ｐ型半導体層は、ゲート電極と位置合わせされているか、または位置合わせされることになるチャネル領域を含み、チャネル領域が、ｐ型半導体層のソース領域とドレイン領域との間にある。いくつかの実装形態では、ｐ型半導体層は、約１０ｎｍから約１００ｎｍの間の厚さであり得る。ブロック１１２０は、物理気相堆積（ＰＶＤ）プロセス、ＣＶＤプロセス、および原子層堆積（ＡＬＤ）プロセスなど、堆積される材料に適した任意の方法によるｐ型半導体層の堆積を伴い得る。ＰＶＤプロセスは、熱蒸着堆積、スパッタ堆積およびパルスレーザー堆積（ＰＬＤ）プロセスを含む。たとえば、ＳｎＯは、ＳｎＯターゲットをスパッタすることによって堆積され得る。ただし、上述のように、いくつかの実装形態では、ｐ型半導体層は約５ｎｍから４０ｎｍの間であり得る。薄いｐ型半導体層を堆積させるために、いくつかの実装形態ではＡＬＤプロセスが採用され得る。ｐ型半導体層のソースおよびドレイン領域を形成することは、ｐ型半導体層のこれらの領域をドープすることを伴い得る。
【０１０１】
プロセス１１００のブロック１１３０において、ｐ型半導体層のソース領域の上にｎ型半導体が堆積される。ｐ型半導体の例は、上記で挙げており、金属酸化物、金属硫化物、および金属窒化物半導体を含む。いくつかの実装形態では、ｎ型半導体層は約１０ｎｍ未満であり得る。ブロック１１３０は、ＰＶＤプロセス、ＣＶＤプロセス、およびＡＬＤプロセスなど、堆積される材料に適した任意の方法によるｎ型半導体層の堆積を伴い得る。
【０１０２】
プロセス１１００のブロック１１４０において、ｎ型半導体層上にソース電極が形成され、ｐ型半導体層のドレイン領域上にドレイン電極が形成される。ソース電極およびドレイン電極を形成するために、ソース電極およびドレイン電極がエッチングされ得る。したがって、プロセス１１００は、ｐ型半導体層のチャネル領域を露出させるようにソース電極およびドレイン電極をエッチングすることをさらに含み得る。
【０１０３】
いくつかの実装形態では、プロセスは、ｐ型半導体層上に１つまたは複数の誘電体層または金属層を形成することを含み得る。たとえば、いくつかの実装形態では、誘電体酸化物層が、誘電体酸化物層がｐ型半導体層に接触するように、ｐ型半導体層の上に形成される。誘電体酸化物層は、たとえば、パッシベーション層、ゲート誘電体層、およびエッチ停止層のうちの１つであり得る。誘電体酸化物層は、ＳｉＯ２またはＡｌ２Ｏ３などの任意の適切な誘電体酸化物材料を含むことができる。いくつかの実装形態では、誘電体酸化物層は、約３００ｎｍから約５００ｎｍの間の厚さなど、約１０ｎｍから約１０００ｎｍの間の厚さであり得る。
【０１０４】
いくつかの実装形態では、ソース電極およびドレイン電極を形成する前に、誘電体酸化物層を形成することが発生する。これは、誘電体酸化物層がエッチ停止層またはゲート誘電体である場合を含むことができる。いくつかの実装形態では、ソース電極およびドレイン電極を形成した後に、誘電体酸化物層を形成することが発生し得る。これは、誘電体酸化物層が、ＴＦＴを保護するためにソース電極およびドレイン電極の上に形成されたパッシベーション層である場合を含むことができる。
【０１０５】
いくつかの実装形態では、プロセス１１００は、基板の上にゲート電極を形成することをさらに含む。いくつかの実装形態では、ゲート電極が基板上に形成されてよく、ボトムゲートＴＦＴのためにゲート電極上にゲート誘電体が形成されてよい。いくつかの実装形態では、誘電酸化物層がゲート誘電体の働きをすることができ、トップゲートＴＦＴのためにゲート誘電体の上にゲート電極が形成されてよい。
【０１０６】
いくつかの実装形態では、プロセス１１００は、ｎチャネルＴＦＴを形成するように変更され得る。そのような実装形態では、ブロック１１２０は、基板上にｎ型半導体層を形成することを伴ってよく、ブロック１１３０は、ｎ型半導体層のソース領域上にｐ型半導体層を形成することを伴ってよい。ブロック１１４０は、ｐ型半導体層上にソース電極を形成し、ｎ型半導体層のドレイン領域上にドレイン電極を形成することを伴い得る。
【０１０７】
いくつかの実装形態では、上記で開示したＴＦＴが、ｐ型ＴＦＴおよびｎ型ＴＦＴを含むＣＭＯＳ  ＴＦＴデバイスの一部を形成し得る。図１２は、いくつかの実装形態による、ＣＭＯＳ  ＴＦＴデバイスを示す断面図の一例である。図１２では、ＣＭＯＳ  ＴＦＴデバイス１２００は、基板１２１０上にｐ型トップゲートＴＦＴ１２０２ａおよびｎ型トップゲートＴＦＴ１２０２ｂを含む。基板の例は、上記で説明されている。図１２の例において、ｐ型トップゲートＴＦＴ１２０２ａおよびｎ型トップゲートＴＦＴ１２０２ｂは、誘電体層１２１１上に形成されるが、いくつかの実装形態では、図４Ｂの例の場合のように基板１２１０上に形成されてもよい。
【０１０８】
ｐ型トップゲートＴＦＴ１２０２ａは、チャネル領域１２４０ａとソースおよびドレイン領域１２４２ａとを含むｐ型半導体層を含む。ｐ型トップゲートＴＦＴ１２０２ａはまた、ソースおよびドレイン領域１２４２ａを有するｐ型半導体層と、ソースおよびドレイン電極１２７０ａと、ｎ型半導体層１２４３ａとを含む。ｎ型半導体層１２４３ａは、電極１２７０ａとｐ型半導体層の領域１２４２ａとの間に、たとえば、ソース電極１２７０ａとｐ型半導体層のソース領域１２４２ａとの間に配設される。ゲート電極１２２０ａはゲート誘電体１２３０ａの上にある。ｐ型ＴＦＴ１２０２ａのｐ型半導体層は、上記で説明したｐ型半導体のいずれかを含み得る。
【０１０９】
ｎ型トップゲートＴＦＴ１２０２ｂは、チャネル領域１２４０ｂとソースおよびドレイン領域１２４２ｂとを含むｎ型半導体層を含む。ソースおよびドレイン電極１２７０ｂは、ｎ型金属酸化物層のソースおよびドレイン領域１２４２ｂと接触しており、ゲート電極１２２０ｂはゲート誘電体１２３０ｂの上にある。ソースおよびドレイン電極１２７０ａおよび１２７０ｂは、誘電体層１２８０の中に形成されてよく、誘電体層１２８０は、ｐ型トップゲートＴＦＴ１２０２ａとｎ型トップゲートＴＦＴ１２０２ｂとを分離している。
【０１１０】
いくつかの実装形態では、ｎ型半導体はアモルファスであり、Ｉｎ含有、Ｚｎ含有、Ｓｎ含有、Ｈｆ含有、およびＧａ含有酸化物半導体を含むことができる。ｎ型アモルファス酸化物半導体の例としては、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯ、およびＺｎＯがある。
【０１１１】
図１２の例では、ｐ型ＴＦＴ１２０２ａはｐ−ｎヘテロ接合１２４４ａを含み、上記のようにトンネルＴＦＴであり得る。代替実装形態では、ｎ型ＴＦＴ１２０２ｂはｐ−ｎヘテロ接合を含み、ｐ型ＴＦＴ１２０２ａの追加または代替としてのトンネルＴＦＴであり得る。
【０１１２】
いくつかの実装形態では、ＣＭＯＳ  ＴＦＴは、図４Ａを参照しながら上記で説明したようなボトムゲートＴＦＴ、またはデュアルゲートＴＦＴを含む。図１２の例に示されるようなＣＭＯＳ  ＴＦＴデバイスは、たとえば、ディスプレイデバイスの駆動回路の一部として使用され得る。
【０１１３】
図１３Ａおよび図１３Ｂは、複数のＩＭＯＤディスプレイ素子および本明細書において説明するＴＦＴを含むディスプレイデバイス４０を示すシステムブロック図である。ディスプレイデバイス４０は、たとえば、スマートフォン、セルラー式電話機または携帯電話機とすることができる。しかし、ディスプレイデバイス４０の同じ構成要素またはそのわずかな変形形態も、テレビ、コンピュータ、タブレット、電子書籍リーダー、ハンドヘルドデバイスおよび携帯型メディアデバイスなどの種々のタイプのディスプレイデバイスを例示するものである。
【０１１４】
ディスプレイデバイス４０は、筐体４１と、ディスプレイ３０と、アンテナ４３と、スピーカ４５と、入力デバイス４８と、マイクロホン４６とを含む。筐体４１は、射出成形および真空成形を含むさまざまな製造プロセスのいずれかから形成され得る。さらに、筐体４１は、プラスチック、金属、ガラス、ゴム、およびセラミック、またはこれらの組合せを含むがこれらに限定されないさまざまな材料のいずれかから作製され得る。筐体４１は、異なる色をしたまたは異なるロゴ、画像、もしくは記号を含む他の着脱可能な一部分と交換され得る着脱可能な部分（図示せず）を含むことができる。
【０１１５】
ディスプレイ３０は、本明細書において説明する、双安定ディスプレイまたはアナログディスプレイを含む、さまざまなディスプレイのいずれかであってよい。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、もしくはＴＦＴ  ＬＣＤなどのフラットパネルディスプレイ、またはＣＲＴもしくは他の管デバイスなどの非フラットパネルディスプレイを含むように構成され得る。さらに、ディスプレイ３０は、本明細書において説明するように、ＩＭＯＤベースのディスプレイを含むことができる。
【０１１６】
ディスプレイデバイス４０の構成要素は、図８Ａに概略的に示されている。ディスプレイデバイス４０は、筐体４１を含み、その中に少なくとも部分的に納められた追加の構成要素を含むことができる。たとえば、ディスプレイデバイス４０は、トランシーバ４７に結合され得るアンテナ４３を含むネットワークインタフェース２７を含む。ネットワークインタフェース２７は、ディスプレイデバイス４０上で表示可能な画像データの供給源であってよい。したがって、ネットワークインタフェース２７は画像ソースモジュールの一例であるが、プロセッサ２１および入力デバイス４８も画像ソースモジュールとして機能することができる。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整用ハードウェア５２に接続される。調整用ハードウェア５２は、信号を調整する（フィルタまたは他の方法で信号を操作するなど）ように構成され得る。調整用ハードウェア５２は、スピーカ４５およびマイクロホン４６に接続可能である。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９にも接続可能である。ドライバコントローラ２９は、フレームバッファ２８および配列ドライバ２２に結合可能であり、配列ドライバ２２はディスプレイ配列３０に結合可能である。図８Ａに具体的に示されていない要素を含む、ディスプレイデバイス４０内の１つまたは複数の要素は、メモリデバイスとして機能するように構成され、また、プロセッサ２１と通信するように構成されることが可能である。いくつかの実装形態では、電源５０は、特定のディスプレイデバイス４０の設計において必要とされる実質的にすべての構成要素に電力を供給することができる。
【０１１７】
ネットワークインタフェース２７は、アンテナ４３とトランシーバ４７とを含み、その結果、ディスプレイデバイス４０は、ネットワークを介して１つまたは複数のデバイスと通信することができる。ネットワークインタフェース２７は、たとえばプロセッサ２１のデータ処理要件を軽減するためにいくつかの処理能力も有することができる。アンテナ４３は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ４３は、ＩＥＥＥ  １６．１１（ａ）、（ｂ）、もしくは（ｇ）を含むＩＥＥＥ  １６．１１規格またはＩＥＥＥ  ８０２．１１ａ、ｂ、ｇ、ｎおよびそのさらなる実装形態を含むＩＥＥＥ  ８０２．１１規格に従ってＲＦ信号を送信および受信する。いくつかの他の実装形態では、アンテナ４３は、Ｂｌｕｅｔｏｏｔｈ（登録商標）規格に従ってＲＦ信号を送信および受信する。セルラー式電話の場合、アンテナ４３は、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ（登録商標）／Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ＧＳＭ（登録商標）  Ｅｎｖｉｒｏｎｍｅｎｔ（ＥＤＧＥ）、Ｔｅｒｒｅｓｔｒｉａｌ  Ｔｒｕｎｋｅｄ  Ｒａｄｉｏ（ＴＥＴＲＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、Ｅｖｏｌｕｔｉｏｎ  Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ  Ｒｅｖ  Ａ、ＥＶ−ＤＯ  Ｒｅｖ  Ｂ、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＰＡ）、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｄｏｗｎｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＤＰＡ）、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｕｐｌｉｎｋ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＵＰＡ）、Ｅｖｏｌｖｅｄ  Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＰＡ＋）、Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または３Ｇ技術、４Ｇ技術、もしくは５Ｇ技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される他の知られている信号を受信するように設計され得る。トランシーバ４７は、アンテナ４３から受信された信号を、これらがプロセッサ２１によって受信され、さらに操作可能であるように前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号を、これらがアンテナ４３を介してディスプレイデバイス４０から送信可能であるように処理することができる。
【０１１８】
いくつかの実装形態では、トランシーバ４７は、受信機と置き換えられてもよい。さらに、いくつかの実装形態では、ネットワークインタフェース２７は、プロセッサ２１に送られるべき画像データを保存または生成できる画像ソースと置き換えられてもよい。プロセッサ２１は、ディスプレイデバイス４０の全体的な動作を制御することができる。プロセッサ２１は、ネットワークインタフェース２７または画像ソースから圧縮画像データなどのデータを受信し、そのデータを処理して未加工の画像データを、または未加工の画像データに容易に処理され得るフォーマットを生成する。プロセッサ２１は、この処理されたデータをドライバコントローラ２９に、または保存するためにフレームバッファ２８に送信することができる。未加工のデータとは、典型的には、画像内の各場所における画像特性を識別する情報を指す。たとえば、このような画像特性は、色、彩度、およびグレースケールレベルを含むことができる。
【０１１９】
プロセッサ２１は、ディスプレイデバイス４０の動作を制御するためにマイクロコントローラ、ＣＰＵ、または論理演算装置を含むことができる。調整用ハードウェア５２は、信号をスピーカ４５に送信するための、および信号をマイクロホン４６から受信するための、増幅器とフィルタとを含んでもよい。調整用ハードウェア５２は、ディスプレイデバイス４０内の個別構成要素品であっても、あるいはプロセッサ２１または他の構成要素内に組み込まれてもよい。
【０１２０】
ドライバコントローラ２９は、プロセッサ２１によって生成された未加工の画像データを、プロセッサ２１から直接またはフレームバッファ２８から取得でき、配列ドライバ２２への高速送信のために未加工の画像データを適切に再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ２９は、ディスプレイ配列３０全体にわたって走査に適した時間順序を有するように、未加工の画像データをラスターのようなフォーマットを有するデータフローに再フォーマットすることができる。次に、ドライバコントローラ２９は、フォーマットした情報を配列ドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、独立した集積回路（ＩＣ）としてシステムプロセッサ２１を関連付けられることが多いが、このようなコントローラは多数の方法で実施され得る。たとえば、コントローラは、ハードウェアとしてプロセッサ２１に組み込まれても、ソフトウェアとしてプロセッサ２１に組み込まれても、またはハードウェア内で配列ドライバ２２と完全に一体化されてもよい。
【０１２１】
配列ドライバ２２は、フォーマットされた情報をドライバコントローラ２９から受信でき、ディスプレイのディスプレイ素子のｘ−ｙ行列から来る、数百、場合によっては数千（またはそれ以上）のリード線に毎秒多数回印加される並列な１組の波形にビデオデータを再フォーマットすることができる。
【０１２２】
いくつかの実装形態では、ドライバコントローラ２９、配列ドライバ２２、およびディスプレイ配列３０は、本明細書において説明するディスプレイのタイプのいずれかに適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラまたは双安定ディスプレイコントローラ（ＩＭＯＤディスプレイ素子コントローラなど）とすることができる。さらに、配列ドライバ２２は、従来のドライバまたは双安定ディスプレイドライバ（ＩＭＯＤディスプレイ素子ドライバなど）とすることができる。さらに、ディスプレイ配列３０は、従来のディスプレイ配列または双安定ディスプレイ配列（ＩＭＯＤディスプレイ素子の配列を含むディスプレイなど）とすることができる。いくつかの実装形態では、ドライバコントローラ２９は、配列ドライバ２２と一体化され得る。このような実装形態は、高集積システム、たとえば、携帯電話、携帯型電子デバイス、腕時計、または小面積ディスプレイで有用であり得る。
【０１２３】
いくつかの実装形態では、入力デバイス４８は、たとえばユーザがディスプレイデバイス４０の動作を制御できるように構成され得る。入力デバイス４８は、ＱＷＥＲＴＹキーボードまたは電話機のキーパッドなどのキーパッド、ボタン、スイッチ、ロッカー（ｒｏｃｋｅｒ）、タッチセンシティブスクリーン、ディスプレイ配列３０と一体化されたタッチセンシティブスクリーン、または感圧膜もしくは感熱膜を含むことができる。マイクロホン４６は、ディスプレイデバイス４０のための入力デバイスとして構成され得る。いくつかの実装形態では、マイクロホン４６を介した音声コマンドは、ディスプレイデバイス４０の動作を制御するために使用され得る。
【０１２４】
電源５０は、さまざまなエネルギー貯蔵デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウム電池またはリチウムイオン電池などの充電式電池とすることができる。充電式電池を使用する実装形態では、充電式電池は、たとえばコンセントまたは光電式デバイスもしくは配列によってもたらされる電力を使用して充電可能であってよい。あるいは、充電式電池は、ワイヤレス充電可能である。電源５０はまた、再生可能なエネルギー源、コンデンサ、またはプラスチック太陽電池もしくは太陽電池塗料を含む太陽電池を含むことができる。電源５０はまた、壁コンセント電力を受信するように構成され得る。
【０１２５】
いくつかの実装形態では、制御プログラマビリティ（ｃｏｎｔｒｏｌ  ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）は、電子ディスプレイシステム内のいくつかの場所に設置可能なドライバコントローラ２９内に備わっている。いくつかの他の実装形態では、制御プログラマビリティは配列ドライバ２２内に備わっている。上述した最適化は、任意の数のハードウェア構成要素および／またはソフトウェア構成要素において、ならびに種々の構成で実施され得る。
【０１２６】
本明細書で使用される場合、項目のリスト「のうち少なくとも１つ」を参照するフレーズは、単一のメンバを含むこれらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうち少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含することを意図するものである。
【０１２７】
本明細書で開示される実装形態に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェア、またはこの両者の組合せとして実施可能である。ハードウェアおよびソフトウェアの互換性について、機能に関して概略的に説明し、上述の種々の例示的な構成要素、ブロック、モジュール、回路、およびステップとして示してきた。このような機能がハードウェアで実施されるかソフトウェアで実施されるかは、特定の適用例および全体的なシステムに課せられた設計の制約によって決まる。
【０１２８】
本明細書で開示される態様に関連して説明した種々の例示的なロジック、論理ブロック、モジュール、および回路を実施するために使用されるハードウェアおよびデータ処理装置は、本明細書において説明する機能を実行するように設計された、シングルチップまたはマルチチップの汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能な論理デバイス、ディスクリートゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはこれらの任意の組合せによって実施または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいし、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサの組合せ、ＤＳＰコアと連動する１つまたは複数のマイクロプロセッサの組合せなどのコンピューティングデバイスの組合せ、または他の任意のこのような構成としても実施され得る。いくつかの実装形態では、特定のステップおよび方法は、所与の機能に固有の回路によって実行され得る。
【０１２９】
１つまたは複数の態様では、説明した機能は、本明細書に開示されている構造およびそれらの構造的な等価物を含む、ハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実施され得る。本明細書において説明する主題の実装形態はまた、データ処理装置によって処理されるための、またはデータ処理装置の動作を制御するために、コンピュータ記憶媒体上で符号化された１つまたは複数のコンピュータプログラムすなわちコンピュータプログラム命令の１つまたは複数のモジュールとして実施され得る。
【０１３０】
機能は、ソフトウェアで実装される場合、１つもしくは複数の命令またはコードとしてコンピュータ可読媒体上に記憶され、またはコンピュータ可読媒体を介して送信され得る。本明細書で開示した方法またはアルゴリズムのステップは、コンピュータ可読媒体上に存在し得るプロセッサ実行可能ソフトウェアモジュール内で実施され得る。コンピュータ可読媒体は、ある場所から別の場所にコンピュータプログラムを転送することが可能になり得る任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形式で所望のプログラムコードを記憶するために使用され得るとともに、コンピュータによってアクセスされ得る任意の他の媒体を含むことができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ぶことができる。本明細書で使用する場合、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は、通常、磁気的にデータを再生するが、ディスク（ｄｉｓｃ）は、レーザーで光学的にデータを再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含まれ得る。加えて、方法またはアルゴリズムの動作は、コンピュータプログラム製品に組み込まれ得る、機械可読媒体およびコンピュータ可読媒体上のコードおよび命令の１つまたは任意の組合せまたはセットとして存在することができる。
【０１３１】
本開示において説明する実装形態の種々の変更は、当業者には容易に明らかになり、本明細書において定義される一般的原理は、本開示の趣旨または範囲から逸脱することなく他の実装形態に適用され得る。したがって、特許請求の範囲は、本明細書において示される実装形態に限定されることを意図したものではなく、特許請求の範囲には、本明細書で開示される本開示、原理、および新規な特徴と一致する最も広い範囲が認められるべきである。さらに、「上の（ｕｐｐｅｒ）」および「下の（ｌｏｗｅｒ）」という用語が、図を説明しやすくするために使用されることがあり、適切に配向されたページ上の図の向きに対応する相対的位置を示し、たとえば、実施されるＩＭＯＤディスプレイ素子の適切な向きを反映しなくてもよいことは、当業者には容易に理解されるであろう。
【０１３２】
別個の実装形態に関して本明細書において説明する特定の特徴はまた、単一の実装形態で組み合わせて実施され得る。逆に、単一の実装形態に関して説明する種々の特徴はまた、複数の実装形態でまたは任意の適切な副次的組合せ（ｓｕｂｃｏｍｂｉｎａｔｉｏｎ）で別々に実施され得る。さらに、特徴が特定の組合せで作用すると上述され、さらに当初はそのようなものとして請求され得るが、請求した組合せからの１つまたは複数の特徴は場合によってはその組合せから除き得ること、請求した組合せは副次的組合せまたは副次的組合せの変形を対象とし得る。
【０１３３】
同様に、動作が図面では特定の順序で示されているが、望ましい結果を達成するために、このような動作が、示された特定の順序でもしくは順次に実行されること、または示された動作のすべてが実行されることを必要としないことが当業者には容易に理解されよう。さらに、図面は、さらに１つの例示的なプロセスを流れ図の形で概略的に示すことができる。しかし、示されない他の動作が、概略的に示される例示的なプロセスに組み込まれてもよい。たとえば、示された動作のいずれかの前、その後、またはその間に、１つまたは複数の追加の動作が実行可能である。特定の状況では、マルチタスク方式および並列処理が有利な場合がある。さらに、上述の実装形態における種々のシステム構成要素の分離は、すべての実装形態でこのような分離を必要とすると理解されるべきではなく、説明したプログラム構成要素およびシステムは一般に単一のソフトウェア製品に合わせて統合されるかまたは複数のソフトウェア製品にパッケージ化されることが可能なことを理解されたい。さらに、他の実装形態は、以下の特許請求の範囲に含まれる。場合によっては、特許請求の範囲に記載された作用は、異なる順序で実行でき、依然として所望の結果を達成することが可能である。
【符号の説明】
【０１３４】
１  線
１２  ＩＭＯＤディスプレイ素子
１３  光
１４  可動反射層、可動層
１５  光
１６  光学スタック、光学スタック部分
１８  支持支柱
１９  ギャップ
２０  透明基板
２１  プロセッサ
２２  配列ドライバ
２４  行ドライバ回路
２６  列ドライバ回路
２７  ネットワークインタフェース
２８  フレームバッファ
２９  ドライバコントローラ
３０  ディスプレイ配列
３６  ＥＭＳ配列
４０  ディスプレイデバイス
４１  筐体
４３  アンテナ
４５  スピーカ
４６  マイクロホン
４７  トランシーバ
４８  入力デバイス
５０  電源
５２  調整用ハードウェア
９１  ＥＭＳパッケージ
９２  背板
９３  凹部
９４ａ  背板構成要素
９４ｂ  背板構成要素
９６  導電性ビア
９７  機械的隔離絶縁器
９８  電気接点
４００ａ  ボトムゲートＴＦＴ
４００ｂ  トップゲートＴＦＴ
４１０ａ  基板
４１０ｂ  基板
４２０  ゲート電極
４２０ａ  ゲート電極
４２０ｂ  ゲート電極
４３０ａ  ゲート誘電体
４３０ｂ  ゲート誘電体
４４０ａ  半導体層
４４０ｂ  半導体層
４５０ａ  ソース電極
４５０ｂ  ソース電極
４６０ａ  ドレイン電極
４６０ｂ  ドレイン電極
４７０ａ  界面
４７０ｂ  界面
５００  ＴＦＴ
５１０  基板
５２０  ゲート電極
５３０  ゲート誘電体
５４０  半導体層
５５０  ソース電極
５６０  ドレイン電極
５７０  ｐ−ｎヘテロ接合
５８０  半導体層
６４０  狭いバンドギャップのｐ型酸化物半導体チャネル層
６４１  狭いバンドギャップのｎ型酸化物半導体チャネル層
６５０  ソース電極
６６０  ドレイン電極
６８０  広いバンドギャップのｎ型酸化物半導体
６８１  広いバンドギャップのｐ型酸化物半導体
６８２  キャリア
６９０  ｐ−ｎヘテロ接合
７００  ｐ−ｎヘテロ構造
７１０  空乏領域
９１０  線
１１００  プロセス
１２００  ＣＭＯＳ  ＴＦＴデバイス
１２０２ａ  ｐ型トップゲートＴＦＴ、ｐ型ＴＦＴ
１２０２ｂ  ｎ型トップゲートＴＦＴ、ｎ型ＴＦＴ
１２１０  基板
１２１１  誘電体層
１２２０ａ  ゲート電極
１２２０ｂ  ゲート電極
１２３０ａ  ゲート誘電体
１２３０ｂ  ゲート誘電体
１２４０ａ  チャネル領域
１２４０ｂ  チャネル領域
１２４２ａ  ソースおよびドレイン領域、領域、ソース領域
１２４２ｂ  ソースおよびドレイン領域
１２４３ａ  ｎ型半導体層
１２４４ａ  ｐ−ｎヘテロ接合
１２７０ａ  ソースおよびドレイン電極、電極、ソース電極
１２７０ｂ  ソースおよびドレイン電極
１２８０  誘電体層
【図１】
0006363802.tif 000010
【図２】
0006363802.tif 000011
【図３Ａ】
0006363802.tif 000012
【図３Ｂ】
0006363802.tif 000013
【図４Ａ】
0006363802.tif 000014
【図４Ｂ】
0006363802.tif 000015
【図５】
0006363802.tif 000016
【図６Ａ】
0006363802.tif 000017
【図６Ｂ】
0006363802.tif 000018
【図７】
0006363802.tif 000019
【図８】
0006363802.tif 000020
【図９】
0006363802.tif 000021
【図１０Ａ】
0006363802.tif 000022
【図１０Ｂ】
0006363802.tif 000023
【図１０Ｃ】
0006363802.tif 000024
【図１１】
0006363802.tif 000025
【図１２】
0006363802.tif 000026
【図１３Ａ】
0006363802.tif 000027
【図１３Ｂ】
0006363802.tif 000028