(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に選択的に形成され、素子間分離層となるフィールド酸化膜と、
前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、
前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、
前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、
前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、
前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、
前記第１の導電領域と電気的に接して形成され、前記第１の導電領域のドリフト抵抗値を測定するドリフトセンス領域を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第１の導電領域に少なくとも２箇所以上に分割して形成されており、
各ドリフトセンス領域間に電位差を与えることで、前記第１の導電領域、或いは、前記第１の導電領域に含まれる所定の領域のドリフト抵抗値を測定することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記ドリフトセンス領域は、前記第１の給電領域から前記第２の給電領域へ向かう方向と直交する方向における端部に設けられ、
前記第１の給電領域、前記第２の給電領域および前記ゲート電極に所定の電圧が供給されることで前記第１の導電領域内に流れるドリフト電流方向に対し垂直方向に対向して複数設けられていることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置であって、
前記フィールド酸化膜を挟んで前記第１の導電領域に対向するようにフィールド電極が設けられていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記フィールド電極は、前記第１の給電領域、前記第２の給電領域、前記ゲート電極、前記ドリフトセンス領域と電気的に絶縁して設けられ、独立して給電制御が可能であることを特徴とする半導体装置。
【請求項６】
請求項１または２に記載の半導体装置であって、
前記第１の給電領域および前記第２の給電領域のいずれか一方に対し、少なくとも２つ以上の対となる領域を有し、繰り返し複数形成されていることを特徴とする半導体装置。
【請求項７】
請求項１または２に記載の半導体装置であって、
前記第１の導電領域はドレインドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により電界効果トランジスタを構成するＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項８】
請求項１または２に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極により絶縁ゲートバイポーラトランジスタを構成するＩＧＢＴであることを特徴とする半導体装置。
【請求項９】
請求項１または２に記載の半導体装置であって、
前記第１の導電領域はコレクタドリフト層であり、
前記第２の導電領域と前記第２の給電領域の間に、ベース層となる第３の導電領域をさらに備え、
前記第２の導電領域、前記第３の導電領域、前記ゲート酸化膜、前記ゲート電極によりバイポーラトランジスタを構成することを特徴とする半導体装置。
【請求項１０】
請求項１または２に記載の半導体装置であって、
前記第１の導電領域はカソードドリフト層であり、
前記第２の導電領域、前記ゲート酸化膜、前記ゲート電極によりダイオードを構成することを特徴とする半導体装置。
【請求項１１】
以下の工程を含む半導体装置の製造方法；
（ａ）半導体基板の主面に選択的にフィールド酸化膜を形成する工程、
（ｂ）前記フィールド酸化膜の下にドリフト層となる第１の導電領域を形成するためのイオン打ち込みを行う工程、
（ｃ）前記半導体基板の主面に選択的にゲート絶縁膜およびゲート電極を形成する工程、
（ｄ）前記ゲート電極によるセルフアラインで、前記半導体基板に第２の導電領域を形成するためのイオン打ち込みを行う工程、
（ｅ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、前記第１の導電領域内に第１の給電領域および複数のドリフトセンス領域、前記第２の導電領域内に第２の給電領域を形成するためのイオン打ち込みを行う工程。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｃ）工程において、前記フィールド酸化膜上にフィールド電極を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記フィールド電極は、前記ゲート電極と同じ材料で形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
並列に接続された複数の半導体装置と、
電圧値および電流値を比較するコンパレータと、
前記半導体装置の動作を制御する駆動回路と、を有する回路システムであって、
前記半導体装置は、当該半導体装置のドリフト層のドリフト抵抗値をモニタするドリフトセンス端子を備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記複数の半導体装置の動作を制御することを特徴とする回路システム。
【請求項１５】
請求項１４に記載の回路システムであって、
前記半導体装置は、当該半導体装置のフィールド電極と電気的に接続されたフィールド電極端子をさらに備え、
前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記フィールド電極端子に電圧を印加することを特徴とする回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧の横型拡散ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ−ＭＯＳＦＥＴ、以下、ＬＤＭＯＳＦＥＴ）、横型絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ）、バイポーラトランジスタ、及びダイオードの素子構造に関する。
【背景技術】
【０００２】
高耐圧のスイッチング動作回路を構成する素子として、高耐圧ＬＤＭＯＳＦＥＴが挙げられる。図１に、ＬＤＭＯＳＦＥＴの適用例として、大容量を駆動する高電圧パルス生成回路の構成図を示す。本回路は、スイッチ素子１（ｎ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）とスイッチ素子２（ｐ型チャネルＬＤＭＯＳＦＥＴで構成される事が多い）が交互にスイッチングするように、各々のゲート電圧が、論理回路３により制御される。
【０００３】
図２は、図１における通常動作時の出力点（出力端子）４の電圧変化を模式的に示したものである。スイッチ素子２がＯＮ，スイッチ素子１がＯＦＦのとき、出力点４は、電源線５にかかる正電圧に上昇し、スイッチ素子１がＯＮ，スイッチ素子２がＯＦＦのとき、出力点４は、電源線６にかかる負電圧に降下する。よって、出力点４は、正高電圧電源線５および負高電圧電源線６の各々の電圧が、スイッチ素子１，スイッチ素子２のＯＮ，ＯＦＦのタイミングで、上昇、降下する。ここでスイッチ素子１、スイッチ素子２には、正高電圧電源線５、負高電圧電源線６の電位に耐え得る耐圧が求められる。
【０００４】
具体的には、超音波診断装置用途のパルス生成回路においては、＋１００Ｖに給電された正高電圧電源線５、及び−１００Ｖに給電された負高電圧電源線６に接続されたスイッチ素子１，スイッチ素子２のスイッチングにより、±１００Ｖの高周波パルスが生成され、振動子、即ち大容量負荷を駆動させる。
【０００５】
従って、図３に示す様なスイッチ素子１がＯＮ，スイッチ素子２がＯＦＦの際のソース、ドレイン端子にかかる電位より、スイッチ素子２のドレインソース間に２００Ｖの耐圧が要求される。また同様に、図４に示す様なスイッチ素子１がＯＦＦ，スイッチ素子２がＯＮの際のソース、ドレイン端子にかかる電位より、同様にスイッチ素子１のドレインソース間に２００Ｖの耐圧が要求される。
【０００６】
この高耐圧の要求を満たすため、図５に示す様なＬＤＭＯＳＦＥＴ構造が従来から適用されている。（特許文献１）なお、図５はｐ型チャネルのＬＤＭＯＳＦＥＴ構造を示している。これはｐ型ドレイン給電層７と同じ導電型の電界緩和ドリフト層であるｐ型ドリフト層８を有し、ｐ型ソース層９、ゲート酸化膜１０、ゲート電極１１、ｎ型ウェル層１２によりスイッチ動作させる構造である。
【０００７】
高耐圧を得る為、ｐ型ドリフト層８の濃度を低減し、高電圧印加時に、ＰＮ接合からの空乏層をドリフト層内に広げ、電界を緩和させる事が有効であるが、一方でドリフト領域の抵抗が増大し、ＭＯＳＦＥＴの電流性能が低下する副作用がある。
【０００８】
図６に、縦軸を単位面積当たりの電流性能１８、横軸をオフ耐圧１９とし、ＬＤＭＯＳＦＥＴの性能を模式的に記した。ドリフト領域のドープ量低下に伴い、高耐圧化する一方で、電流性能は低下し、即ち、両者はトレードオフの関係に位置する。これに対し、回路、及び製品実現の為のスペックを設定し、ドーズ量を中心としたプロセス、及びレイアウトのチューニングが、開発段階において図られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１８１７０９号公報
【特許文献２】特開２０１４−１６５２９３号公報
【非特許文献】
【００１０】
【非特許文献１】Ｔ．Ｍｉｙｏｓｈｉ，Ｔ．Ｔｏｍｉｎａｒｉ，Ｈ．Ｆｕｊｉｗａｒａ，Ｔ．Ｏｓｈｉｍａ，ａｎｄ，Ｊ．Ｎｏｇｕｃｈｉ／Ｄｅｓｉｇｎ−ｏｆ−ａ−Ｒｅｌｉａｂｌｅ−ｐ−ｃｈａｎｎｅｌ−ＬＤＭＯＳ−ＦＥＴ−Ｗｉｔｈ−ＲＥＳＵＲＦ−Ｔｅｃｈｎｏｌｏｇｙ／ＩＥＥＥ−Ｔｒａｎｓ．−Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ，ｖｏｌ．６１，２０１４，ｐｐ．１４５１−１４５６．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のＬＤＭＯＳＦＥＴ構造において、電界緩和の機能を果たすドリフト領域上層の酸化膜の電荷により、オフ耐圧、オン抵抗が変化する問題がある。図７に、電荷の影響を検証した２００Ｖ電圧用途のｐ型チャネルＬＤＭＯＳＦＥＴの構造断面図を示す。
【００１２】
ｎ型ドープの半導体基板２０に対し、表面フィールド酸化膜３４を熱酸化により形成した。次にｐ型ドリフト層２２をボロンを２Ｅ１２ｃｍ−２の濃度にてインプラ、熱拡散により形成した。ゲート酸化膜２３は、５Ｖのゲート電圧動作に耐え得る所定の膜厚に、熱酸化により形成し、その上部にゲートポリシリコン電極２４を加工形成した。ｎ型ウェル層２５はリンを６．５Ｅ１３ｃｍ−２の濃度にてインプラ、熱拡散により形成した。また、ｎ型ウェル給電層２６、ｐ型ソース層２７、及びｐ型ドレイン層２８をインプラ、熱拡散により形成した。
【００１３】
さらに、ｎ型ウェル給電層２５とｐ型ソース層２７に電気的に接続するソースプラグ２９、またｐ型ドレイン層２８に電気的に接続するドレインプラグ３０を形成し、その後、各プラグに電気的に接続する、ソース電極３１、ゲートポリシリコン電極２４、及びドレイン電極３３を形成した。
【００１４】
ここにおいて、四角破線で囲まれた領域３６、即ち、ドリフト領域２２上層のフィールド酸化膜３４、及び層間絶縁膜３５の内部に電子を、濃度０ｃｍ−２、及び２Ｅ１２ｃｍ−２にて導入し、ＬＤＭＯＳＦＥＴの特性を評価した。図８に、図７の一点鎖線断面Ａ−Ａ’における、正孔キャリア濃度の計算結果を示す。電子を２Ｅ１２ｃｍ−２の濃度にて導入する事で、ドリフト領域（ｐ型ドリフト層２２）内部の正孔キャリア濃度が、シリコン表面付近において上昇する。これは、図９に示す様に、導入された電子３９の電荷クーロン力４０により、フィールド酸化膜３４、シリコン（ｐ型ドリフト層２２）の界面における表面電位が下がり、シリコン表面において正孔キャリア４１の存在確率が上昇する為である。
【００１５】
図１０Ａ、図１０Ｂに、電子濃度０ｃｍ−２、２Ｅ１２ｃｍ−２における、ｐチャネルＬＤＭＯＳＦＥＴのオフ耐圧時の等電位線分布の計算結果を示す。電子を導入する事で、ドリフト領域（ｐ型ドリフト層２２）内部の空乏層が、空乏層端４２に示す様に、ｐｎ接合４３から延伸し難くなる。これは、ｐ型ドリフト領域内部のキャリア濃度が上述の通り増加する事に因る。この空乏層の幅の縮小により、ドリフト領域内部、特にソース層寄りにおいて、等電位線間の間隔が狭く、即ち電界が高くなる。よって、酸化膜内部の電子濃度の差異により、アバランシェ臨界電界に達する電圧、即ち耐圧の変化が生じる。
【００１６】
図１１に、導入した酸化膜内部電子濃度に対する、ＬＤＭＯＳＦＥＴのオン抵抗、耐圧性能のシミュレーション計算結果を示す。電子濃度が５Ｅ１２ｃｍ−２濃度の増大により、オン抵抗は約１２％、オフ耐圧は約５０Ｖ低下する。
【００１７】
本シミュレーションにて検証した酸化膜内部における電荷濃度の変化は、製造工程上、及び長期電圧ストレスにより起こり得る事象である。従って、ＬＤＭＯＳＦＥＴの内外的要因による、特性変動のリスクが存在する事を意味する。層間絶縁膜の電荷量を測定する専用のテスト構造、及び容量値の評価にて、同一の製造レシピにより生じる酸化膜内部電荷密度のバラツキを、見積もった所、ある製造ラインにて、６σ値約１Ｅ１２ｃｍ−２程のバラツキを観測した。即ち同一の製造レシピによる酸化、及び絶縁膜堆積の製造プロセスにより、ＬＤＭＯＳＦＥＴのオフ耐圧、及びオン抵抗のバラツキが発生する事を示す。
【００１８】
図１２は、ｐ型チャネルＬＤＭＯＳＦＥＴを高温（４００Ｋ）、ドレイン−ソース間高電圧（２００Ｖ）のストレス印加状態にて放置させた際の、オフ耐圧とオン抵抗の時間変化を示す。約４０００ｓのストレス印加により、オフ耐圧が約３８Ｖ低下し、オン抵抗は約７％低下した。本現象は、高電圧ストレス時に発生するアバランシェイオン、特に電子が、フィールド酸化膜に注入・トラップされ、その電子によるドリフト領域内部の正孔キャリア濃度プロファイルの変化により、ドリフト抵抗と、電圧印加時の、電界が変化する事に因る。（非特許文献１）
以上より、横型に電流を流し、耐圧を確保する本構造に代表されるＬＤＭＯＳＦＥＴにおいては、フィールド酸化膜、及び層間絶縁膜内部の寄生電荷に因る特性変動といった信頼性問題が在り、回路適用に際しては、その信頼性向上に関する技術が求められる。
【００１９】
信頼性向上の課題に対し、酸化膜内部における電荷の捕獲現象を回避できる製造技術、例えばフッ素原子をダングリングボンドへ終端する事で、電荷の捕獲サイトを減少する技術が在る。（特許文献２）
しかし、製造コストの増大、性能低下の副作用を伴う為、別観点での解決策が求められている。
【００２０】
そこで、本発明の目的は、ＬＤＭＯＳＦＥＴを主とした中高耐圧トランジスタ、ダイオード素子における、製造起因の特性バラツキ、また長期ストレスに伴う特性変動に対し、スクリーニング精度の向上、及び特性変動の検知を可能とし、信頼性の向上を図る事の出来る半導体装置、およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明は、半導体基板の主面に選択的に形成され、素子間分離層となるフィールド酸化膜と、前記フィールド酸化膜の下層に形成され、ドリフト層となる第１の導電領域と、前記フィールド酸化膜の近傍に前記第１の導電領域と電気的に接して形成された第１の給電領域と、前記フィールド酸化膜を挟んで前記第１の給電領域の反対側に設けられた第２の給電領域と、前記第２の給電領域と前記第１の導電領域の間に形成され、前記第１の導電領域と異なる第２の導電領域と、前記第２の導電領域上に、ゲート酸化膜を介して、前記第２の導電領域と対向するように設けられたゲート電極と、を有する半導体装置であって、前記第１の導電領域と電気的に接して形成され、前記第１の導電領域のドリフト抵抗値を測定するドリフトセンス領域を備えることを特徴とする。
【００２２】
また、本発明は、（ａ）半導体基板の主面に選択的にフィールド酸化膜を形成する工程、（ｂ）前記フィールド酸化膜の下にドリフト層となる第１の導電領域を形成するためのイオン打ち込みを行う工程、（ｃ）前記半導体基板の主面に選択的にゲート絶縁膜およびゲート電極を形成する工程、（ｄ）前記ゲート電極によるセルフアラインで、前記半導体基板に第２の導電領域を形成するためのイオン打ち込みを行う工程、（ｅ）前記フィールド酸化膜および前記ゲート電極によるセルフアラインで、前記第１の導電領域内に第１の給電領域および複数のドリフトセンス領域、前記第２の導電領域内に第２の給電領域を形成するためのイオン打ち込みを行う工程、を含む半導体装置の製造方法である。
【００２３】
また、本発明は、並列に接続された複数の半導体装置と、電圧値および電流値を比較するコンパレータと、前記半導体装置の動作を制御する駆動回路と、を有する回路システムであって、前記半導体装置は、当該半導体装置のドリフト層のドリフト抵抗値をモニタするドリフトセンス端子を備え、前記コンパレータは、前記ドリフトセンス端子から得たドリフト抵抗値に基づき、前記駆動回路を介して、前記複数の半導体装置の動作を制御することを特徴とする。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的な一実施の形態によって得られる効果を簡単に説明すれば以下の通りである。
【００２５】
本発明により形成されるＬＤＭＯＳＦＥＴのドリフト領域のセンス端子を用いて、耐圧、及びオン抵抗を決めるドリフト領域の抵抗値を直接的に検出が可能となる。即ち、フィールド酸化膜や層間絶縁膜中の電荷の導入が、半導体装置の製造工程もしくは、長期電圧ストレスにより導入された場合においても、それに伴うドリフト領域のキャリア濃度プロファイルを、抵抗値を介して把握する事が出来、これにより不良品のスクリーニングが、回路搭載した際においても可能となる。
【００２６】
また、この抵抗値を入力値として動作を制御する回路システムの確立が可能となり、安定な回路性能、且つ破壊し難い回路の実現が可能となる。
【００２７】
さらに、本発明により形成されるドリフト領域上層のフィールド電極を用いて、耐圧、及びオン抵抗を変動させるフィールド酸化膜、層間絶縁膜中の電荷を、電圧印加により制御する事が可能となり、制御回路と組み合わせることで、安定な回路性能、且つ破壊し難い回路の実現が可能となる。
【００２８】
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２９】
【図１】高電圧パルス信号生成回路の回路図である。
【図２】高電圧パルス信号生成回路の通常動作時の出力端子４における電圧変化の模式図である。
【図３】ｎ型チャネルＬＤＭＯＳＦＥＴオン時のｐ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。
【図４】ｐ型チャネルＬＤＭＯＳＦＥＴオン時のｎ型チャネルＬＤＭＯＳＦＥＴにかかる電圧を示す模式図である。
【図５】従来のｐ型チャネルＬＤＭＯＳＦＥＴ構造を示す断面図である。
【図６】ＬＤＭＯＳＦＥＴの性能における単位面積当たりの電流性能とオフ耐圧のトレードオフ相関を示す模式図である。
【図７】ドリフト領域上層の酸化膜電荷の影響を検証した従来のｐ型チャネルＬＤＭＯＳＦＥＴの断面図である。
【図８】酸化膜内部の電子濃度０ｃｍ−２、２Ｅ１２ｃｍ−２におけるドリフト領域内の正孔キャリア濃度分布の計算結果である。
【図９】酸化膜内部の電子がドリフト領域内の正孔キャリアに及ぼすクーロン力を概念的に示す模式図である。
【図１０Ａ】酸化膜内部の電子濃度０ｃｍ−２におけるオフ耐圧時の等電位線分布の計算結果である。
【図１０Ｂ】酸化膜内部の電子濃度２Ｅ１２ｃｍ−２におけるオフ耐圧時の等電位線分布の計算結果である。
【図１１】ドリフト領域上層の酸化膜の含有電子濃度に対するオフ耐圧とオン抵抗の変動量の計算結果である。
【図１２】長時間高温及び高電圧ストレスにより観測したオフ耐圧とオン抵抗の変動の実測結果である。
【図１３】本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの平面構造を示す図である。
【図１４Ａ】本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１３におけるＡ−Ａ’断面）を示す図である。
【図１４Ｂ】本発明の第１実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１３におけるＢ−Ｂ’断面）を示す図である。
【図１５】本発明の第１実施形態の効果を示す、オフ耐圧がドリフト領域抵抗値により検知可能な事を示す図である。
【図１６Ａ】本発明の第１実施形態の効果を示す、適用回路における耐圧スクリーニング精度向上を示す模式図である。
【図１６Ｂ】本発明の第１実施形態の効果を説明するための適用回路図である。
【図１７】本発明の第１実施形態の効果を示す、本発明構造有するＬＤＭＯＳＦＥＴを適用した高品質化補助回路を示す回路図である。
【図１８】本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの平面構造を示す図である。
【図１９Ａ】本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１８におけるＡ−Ａ’断面）を示す図である。
【図１９Ｂ】本発明の第２実施形態に係るｐチャネル型ＬＤＭＯＳＦＥＴの断面構造（図１８におけるＢ−Ｂ’断面）を示す図である。
【図２０】本発明の第２実施形態の効果を示す、フィールド電極による酸化膜電荷引き抜き効果を概念的に示す模式図である。
【図２１】本発明の第２実施形態の効果を示す、本発明構造有するＬＤＭＯＳＦＥＴを適用した高信頼化及び高品質化補助回路を示す回路図である。
【図２２】本発明の第３実施形態に係るＩＧＢＴの平面構造を示す図である。
【図２３Ａ】本発明の第３実施形態に係るＩＧＢＴの断面構造（図２２におけるＡ−Ａ’断面）を示す図である。
【図２３Ｂ】本発明の第３実施形態に係るＩＧＢＴの断面構造（図２２におけるＢ−Ｂ’断面）を示す図である。
【図２４】本発明の第４実施形態に係るバイポーラトランジスタの平面構造を示す図である。
【図２５Ａ】本発明の第４実施形態に係るバイポーラトランジスタの断面構造（図２４におけるＡ−Ａ’断面）を示す図である。
【図２５Ｂ】本発明の第４実施形態に係るバイポーラトランジスタの断面構造（図２４におけるＢ−Ｂ’断面）を示す図である。
【図２６】本発明の第５実施形態に係るダイオードの平面構造を示す図である。
【図２７Ａ】本発明の第５実施形態に係るダイオードの断面構造（図２６におけるＡ−Ａ’断面）を示す図である。
【図２７Ｂ】本発明の第５実施形態に係るダイオードの断面構造（図２６におけるＢ−Ｂ’断面）を示す図である。
【図２８Ａ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２８Ｂ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２８Ｃ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２８Ｄ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２８Ｅ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【図２８Ｆ】本発明の第６実施形態に係るＬＤＭＯＳＦＥＴの製造方法を示す図である。
【発明を実施するための形態】
【００３０】
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【００３１】
また、以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型それぞれの逆極性としても同様の効果が期待できるものである。また酸化膜内部において導入された電荷は、電子として作用、効果を説明するが、正孔においても、本発明にて同様の効果が期待できるものである。
【実施例１】
【００３２】
図１３乃至図１４Ｂを用いて、本発明の第１の実施例について説明する。図１３は、本実施例に係るＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図１４Ａは、図１３におけるＡ−Ａ’部断面を示しており、図１４Ｂは、図１３におけるＢ−Ｂ’部断面を示している。
【００３３】
ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。このフィールド酸化膜４５は、ｎ型基板４４表面上における素子間分離層である。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン層４７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型ソース層５０は、フィールド酸化膜４５を介して対極側に配置される。
【００３４】
また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型ドレイン層４７、及びｐ型ソース層５０間にｐ型ドリフト層４６を介して電流が流れる。
【００３５】
ここで、ｐ型ドレイン層４７、及びｐ型ソース層５０の長手方向の端部にｐ型ドリフト領域４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、ドレイン電極５４、ソース電極５５、ゲート電極４９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ドリフト層４６の抵抗値を測定することができる。
【００３６】
図１５は、フィールド酸化膜４５、及び層間絶縁膜５８におけるＬＤＭＯＳＦＥＴのオフ耐圧とｐ型ドリフトセンス層５１を介した抵抗測定により得られるドリフト領域（ｐ型ドリフト層４６）の抵抗値の相関を示す。ここで、各点は、上層酸化膜に電子を濃度０ｃｍ−２、１Ｅ１１ｃｍ−２、１Ｅ１２ｃｍ−２、２Ｅ１２ｃｍ−２、５Ｅ１２ｃｍ−２において導入する事で得られた性能値である。
【００３７】
また、オフ耐圧は、室温において、ソース電極５５、及びゲート電極４９の電位を０Ｖに固定したドレイン電極５４に対し上昇させ、アバランシェ降伏現象に因る大電流を観測する電圧を測定した。
【００３８】
また、ドリフト領域（ｐ型ドリフト層４６）の抵抗値は、同じく室温において、ドリフトセンス電極５３に０．１Ｖの電圧を印加し、ドリフト領域（ｐ型ドリフト層４６）に流れる電流を測定し、抵抗値を導出した。
【００３９】
ここで、抵抗測定においては、ドレイン電極５４、ソース電極５５、及びゲート電極４９はフローティング電位とした。上述の通り、酸化膜内部の電荷の存在により、ｐ型ドリフト層４６の正孔キャリア濃度が電荷クーロン力により変化する事で、高電圧印加時の電界が変化し、因って耐圧値が変化する。本結果は、本発明構造により、その耐圧値を、ドリフトセンス電極５３を介したドリフト領域（ｐ型ドリフト層４６）の抵抗値測定により検知できる事を示す。
【００４０】
一般に、ＬＤＭＯＳＦＥＴをはじめとした単体素子は、回路に組み込まれる事で、直列素子、並列素子の存在により、耐圧実力値の把握が困難である。また、アバランシェ降伏現象は、大電流、電圧による素子破壊を招く事から、耐圧の評価は、製品において避けられる。
【００４１】
図１６Ａおよび図１６Ｂは、本発明の効果であるスクリーニング精度の向上、及び市場不良率の低減について模式的に示したものである。ＬＤＭＯＳＦＥＴの適用回路５９に組み込まれたＬＤＭＯＳＦＥＴ６０の耐圧値が、絶縁膜の電荷を主としたプロセスばらつきにより、ある標準偏差にてＬＤＭＯＳＦＥＴの耐圧母集団６１を形成していたとする。これに対し、従来回路においては、並列に接続するＥＳＤ保護用ダイオード６２の存在により、スクリーニング可能な電圧に限界（図１６Ａの６３）が生じていた。
【００４２】
これは、ＥＳＤ保護用ダイオード６２が、保護すべきＬＤＭＯＳＦＥＴ６０に対し、低い電圧にてアバランシェ降伏を引き起こす様耐圧設計される為である。このスクリーニング電圧の限界により耐圧母集団が長期変動、温度特性変動にを加味した下限電圧（不良発生下限電圧６５）を下回った場合、一定数６４がスクリーニングされず市場不良と成り得る。
【００４３】
本発明構造を適用した場合、実力耐圧を、ＥＳＤ他の接続素子に因らず、ドリフト抵抗値により検知、把握できる様に成る為、スクリーニング領域を従来に対し拡大、即ち不良が発生する下限電圧（不良発生下限電圧６５）相当のスクリーニングが可能となり、市場不良の発生を抑制できる。
【００４４】
図１７は、本発明構造による効果である、高品質、安定性能回路の実現について模式的に述べたものである。ＬＤＭＯＳＦＥＴ６８を並列数接続し大電流駆動する回路において、各ＬＤＭＯＳＦＥＴ６８のドリフトセンス端子６９によるドリフト抵抗をコンパレータ７０によるリファレンス抵抗値と比較する。プロセスばらつき、及び長期変動によるＬＤＭＯＳＦＥＴのオン抵抗、電流性能の変化をこのコンパレータ７０にてモニタし、接続した各ＬＤＭＯＳＦＥＴのゲート駆動回路７１にて、動作させるＬＤＭＯＳＦＥＴを制御させることで、出力性能の安定化が可能となる。これにより、高品質回路の実現が、本発明構造の適用により可能となる。
【００４５】
なお、本実施例のＬＤＭＯＳＦＥＴは、ｐ型ドレイン層４７およびｐ型ソース層５０のいずれか一方に対し、少なくとも２つ以上の対となる領域を有し、繰り返し複数形成されているＬＤＭＯＳＦＥＴも含む。
【実施例２】
【００４６】
図１８乃至図１９Ｂを用いて、本発明の第２の実施例について説明する。図１８は、本実施例に係る高耐圧ＬＤＭＯＳＦＥＴの素子構造を示す平面図である。図１９Ａは、図１８におけるＡ−Ａ’部断面を示しており、図１９Ｂは、図１８におけるＢ−Ｂ’部断面を示している。
【００４７】
ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、それに電気的に接触するｐ型ドレイン層４７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型ソース層５０は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型ドレイン層４７、及びｐ型ソース層５０間にｐ型ドリフト層４６を介して電流が流れる。
【００４８】
ここでｐ型ドレイン層４７、及びｐ型ソース層５０の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、ドレイン電極５４、ソース電極５５、ゲート電極４９とは独立した電圧を印加できる。
【００４９】
そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。さらに、ｐ型ドリフト層４６上層のフィールド酸化膜４５上にゲート電極４９と同一の材料から形成されるフィールド電極７２が設置される。フィールド電極７２は、ドレイン電極５４、ソース電極５５、ゲート電極４９、及びドリフトセンス電極５３とは電気的に接続しない、フィールド電極プラグ７３を介し、フィールド電極給電電極７４にて、独立に電圧を印加できる。
【００５０】
図２０を用いて、本実施例による電荷引き抜き効果を説明する。上述の通り、フィールド酸化膜４５には、製造プロセス起因もしくは長期電圧ストレスにより電荷７５が注入、捕獲される事で、ＬＤＭＯＳＦＥＴの特性が変化する。これに対し、フィールド電極７２への外部電源７６による電圧印加で、酸化膜に注入された電荷に働くクーロン引力により、フィールド電極７２を介してフィールド酸化膜４５から電荷を引き抜く事が可能となる。
【００５１】
なお、フィールド電極７２は、フィールド酸化膜４５上に広範囲に形成されているほど、フィールド酸化膜４５の電荷引き抜き効果得ることができる。従って、隣接するゲート電極４９や他の素子と電気的に接触しない範囲で、フィールド酸化膜４５と同程度の大きさに形成するのがより好ましい。
【００５２】
図２１は、本特長を利用した、高信頼化を実現できる保護回路での適用例を示す。コンパレータ７０により、ドリフトセンス端子６９を介してドリフト抵抗をモニタし、酸化膜電荷等の注入によるＬＤＭＯＳＦＥＴ７８の特性異常を検出する。次にアラーム信号を受信したゲート駆動回路７１が、スイッチ７９に動作信号を与え、フィールド電極端子８０に電荷引き抜き高電圧電源８１から電圧が給電される。この印加された電圧により、酸化膜電荷は引き抜かれ、ＬＤＭＯＳＦＥＴは正常状態に回復する。本保護回路により、高信頼で安全かつ高品質な回路を実現できる。
【実施例３】
【００５３】
図２２乃至図２３Ｂを用いて、本発明の第３の実施例について説明する。図２２は、本実施例に係る高耐圧ＩＧＢＴの素子構造を示す平面図である。図２３Ａは、図２２におけるＡ−Ａ’部断面を示しており、図２３Ｂは、図２２におけるＢ−Ｂ’部断面を示している。
【００５４】
ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｎ型コレクタ層８２がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型エミッタ層８３は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ウェル層３２が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｎ型コレクタ層８２、及びｐ型エミッタ層８３間にｐ型ドリフト層４６を介して電流が流れる。
【００５５】
ここでｎ型コレクタ層８２、及びｐ型エミッタ層８３の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、コレクタ電極８４、エミッタ電極８５、ゲート電極４９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。
【００５６】
ＩＧＢＴにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷による、ｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。
【実施例４】
【００５７】
図２４乃至図２５Ｂを用いて、本発明の第４の実施例について説明する。図２４は、本実施例に係る高耐圧バイポーラトランジスタの素子構造を示す平面図である。図２５Ａは、図２４におけるＡ−Ａ’部断面を示しており、図２５Ｂは、図２４におけるＢ−Ｂ’部断面を示している。
【００５８】
ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｐ型コレクタ層８７がフィールド酸化膜４５を排除している領域に形成される。ゲート酸化膜４８、ゲート電極４９、ｐ型エミッタ層８３は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型ベース層８８が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型コレクタ層８７、及びｐ型エミッタ層８３間にｐ型ドリフト層４６を介して電流が流れる。
【００５９】
ここでｐ型コレクタ層８７、及びｐ型エミッタ層８３の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、コレクタ電極８４、エミッタ電極８５、ベース電極８９とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。
【００６０】
バイポーラトランジスタにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷によるｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。
【実施例５】
【００６１】
図２６乃至図２７Ｂを用いて、本発明の第５の実施例について説明する。図２６は、本実施例に係る高耐圧ダイオードの素子構造を示す平面図である。図２７Ａは、図２６におけるＡ−Ａ’部断面を示しており、図２７Ｂは、図２６におけるＢ−Ｂ’部断面を示している。
【００６２】
ｎ型基板４４表面上に、フィールド酸化膜４５が選択的に形成されている。また、薄い濃度のｐ型ドリフト層４６がインプラ、熱拡散により選択的に形成され、その内部にｐ型アノード層９０がフィールド酸化膜４５を排除している領域に形成される。
【００６３】
ゲート酸化膜４８、ゲート電極４９、ｎ型カソード給電層９２は、フィールド酸化膜４５を介して対極側に配置される。また、ゲート酸化膜４８の直下に、ｎ型カソード層９１が形成され、その表面において、ゲート電極４９に電圧が印加された際、チャネルが形成され、ｐ型アノード層９０、及びｎ型カソード層９１間にｐ型ドリフト層４６を介して電流が流れる。
【００６４】
ここでｐ型アノード層９０、及びｎ型カソード給電層９２の長手方向の端部にｐ型ドリフト層４６と電気的に接続するｐ型ドリフトセンス層５１が形成される。ｐ型ドリフトセンス層５１は、ドリフトセンスプラグ５２を介し、ドリフトセンス電極５３により、アノード電極９４、カソード電極９３とは独立した電圧を印加できる。そして、ドリフトセンス電極５３による微小電圧印加、電流測定により、ｐ型ドリフト層４６の抵抗値を測定できる。
【００６５】
ダイオードにおける本発明の効果は、フィールド酸化膜４５、及び層間絶縁膜５８中に導入された電荷によるｐ型ドリフト層４６の抵抗値の変化をｐ型ドリフトセンス層５１を介して検知する事ができ、耐圧スクリーニング精度向上等が図れる。具体的には実施例１に記載されたＬＤＭＯＳＦＥＴと同様である。
【実施例６】
【００６６】
図２８Ａ乃至図２８Ｆを用いて、本発明の第６の実施例に係るＬＤＭＯＳＦＥＴの製造工程を説明する。図２８Ａ乃至図２８Ｆは、各工程におけるＬＤＭＯＳＦＥＴの一部断面図である。なお、本実施例においては、実施例２で説明した高耐圧ＬＤＭＯＳＦＥＴの素子構造を例に説明する。図２８Ａ乃至図２８Ｆの各図面は、図１８におけるＡ−Ａ’部断面及びＢ−Ｂ’部断面を示している。
【００６７】
まず、図２８Ａに示すように、ｎ型基板４４の表面上に、フィールド酸化膜４５を選択的に形成する。
【００６８】
次に、図２８Ｂに示すように、ｐ型ドリフト層４６を選択的にインプラ、熱拡散により形成する。
【００６９】
続いて、図２８Ｃに示すように、ゲート酸化膜４８を酸化工程により形成した後、ゲート電極４９を形成する。ここで、図２８ＣのＢ−Ｂ‘断面にて明示されるフィールド電極７２はゲート電極４９と同一材料、同一製造工程にて形成される。つまり、ゲート電極４９をポリシリコンで形成する場合、フィールド電極７２も同様にポリシリコンで形成される。
【００７０】
その後、図２８Ｄに示すように、ｎ型ウェル層３２をゲート電極４９を利用したセルフアラインによりインプラ、熱拡散にて形成した後、ｐ型ソース層５０、ｎ型ウェル給電層５６、ｐ型ドレイン層４７をインプラ、熱拡散にて形成する。ここで、図２８ＤのＢ−Ｂ’断面にて明示される、ｐ型ドリフトセンス層５１は、ｐ型ソース層５０と同一製造工程にて形成される。
【００７１】
さらに、図２８Ｅに示すように、素子分離領域５７を形成した後、層間絶縁膜５８を堆積する。
【００７２】
最後に、図２８Ｆに示すように、配線加工工程にて、ソース電極５５、ドレイン電極５４、ドリフトセンス電極５３、フィールド電極給電電極７４を、同一の製造工程にて形成することで、本発明に係るＬＤＭＯＳＦＥＴ構造が完成する。
【００７３】
本発明構造に係るｐ型ドリフトセンス層５１、ドリフトセンスプラグ５２、ドリフトセンス電極５３、フィールド酸化膜４５、フィールド電極７２、フィールド電極プラグ７３、及びフィールド電極給電電極７４を形成するに当たり、専用の製造工程を必要とせずに、他の素子や電極の製造工程にて同時に形成する事が可能なため、製造コストの増大を招かない点に、本発明の効果が存在する。
【００７４】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７５】
１…スイッチ素子(ｎ型チャネルＬＤＭＯＳＦＥＴ）
２…スイッチ素子(ｐ型チャネルＬＤＭＯＳＦＥＴ)
３…論理回路
４…出力点（出力端子）
５…正高電圧電源線
６…負高電圧電源線
７…ｐ型ドレイン給電層
８…ｐ型ドリフト層
９…ｐ型ソース層
１０…ゲート酸化膜
１１…ゲート電極
１２…ｎ型ウェル層
１３…ｎ型ウェル給電層
１４…ｎ型半導体基板
１５…フィールド酸化膜
１６…ソース電極
１７…ドレイン電極
１８…単位面積当たりの電流性能
１９…オフ耐圧
２０…ｎ型半導体基板
２２…ｐ型ドリフト層
２３…ゲート酸化膜
２４…ゲートポリシリコン電極
２５…ｎ型ウェル層
２６…ｎ型ウェル給電層
２７…ｐ型ソース層
２８…ｐ型ドレイン層
２９…ソースプラグ
３０…ドレインプラグ
３１…ソース電極
３２…ｎ型ウェル層
３３…ドレイン電極
３４…フィールド酸化膜
３５…層間絶縁膜
３６…電子を導入する領域
３７…埋め込み酸化膜
３８…素子分離絶縁膜
３９…導入された電子
４０…正孔キャリア４１，７５に働く電荷クーロン力
４１…正孔キャリア
４２…空乏層端
４３…ｐｎ接合
４４…ｎ型基板
４５…フィールド酸化膜
４６…ｐ型ドリフト層
４７…ｐ型ドレイン層
４８…ゲート酸化膜
４９…ゲート電極
５０…ｐ型ソース層
５１…ｐ型ドリフトセンス層
５２…ドリフトセンスプラグ
５３…ドリフトセンス電極
５４…ドレイン電極
５５…ソース電極
５６…ｎ型ウェル給電層
５７…素子分離領域
５８…層間絶縁膜
５９…ＬＤＭＯＳＦＥＴの適用回路
６０…ＬＤＭＯＳＦＥＴ
６１…ＬＤＭＯＳＦＥＴの耐圧母集団
６２…ＥＳＤ保護用ダイオード
６３…並列接続する素子（ＥＳＤダイオード）のアバランシェ降伏による印加可能な従来の最大スクリーニング電圧
６４…市場不良に成り得るサンプル
６５…不良発生下限電圧
６６…高圧電源
６７…出力端子
６８…ＬＤＭＯＳＦＥＴ
６９…ドリフトセンス端子
７０…コンパレータ
７１…ゲート駆動回路
７２…フィールド電極
７３…フィールド電極プラグ
７４…フィールド電極給電電極
７５…酸化膜内部電荷
７６…外部電源
７７…接地
７８…ＬＤＭＯＳＦＥＴ
７９…スイッチ
８０…フィールド電極端子
８１…電荷引き抜き高電圧電源
８２…ｎ型コレクタ層
８３…ｐ型エミッタ層
８４…コレクタ電極
８５…エミッタ電極
８６…ｎ型ベース給電層
８７…ｐ型コレクタ層
８８…ｎ型ベース層
８９…ベース電極
９０…ｐ型アノード層
９１…ｎ型カソード層
９２…ｎ型カソード給電層
９３…カソード電極
９４…アノード電極。
【図１】
0006363542.tif 000002
【図２】
0006363542.tif 000003
【図３】
0006363542.tif 000004
【図４】
0006363542.tif 000005
【図５】
0006363542.tif 000006
【図６】
0006363542.tif 000007
【図７】
0006363542.tif 000008
【図８】
0006363542.tif 000009
【図９】
0006363542.tif 000010
【図１０Ａ】
0006363542.tif 000011
【図１０Ｂ】
0006363542.tif 000012
【図１１】
0006363542.tif 000013
【図１２】
0006363542.tif 000014
【図１３】
0006363542.tif 000015
【図１４Ａ】
0006363542.tif 000016
【図１４Ｂ】
0006363542.tif 000017
【図１５】
0006363542.tif 000018
【図１６Ａ】
0006363542.tif 000019
【図１６Ｂ】
0006363542.tif 000020
【図１７】
0006363542.tif 000021
【図１８】
0006363542.tif 000022
【図１９Ａ】
0006363542.tif 000023
【図１９Ｂ】
0006363542.tif 000024
【図２０】
0006363542.tif 000025
【図２１】
0006363542.tif 000026
【図２２】
0006363542.tif 000027
【図２３Ａ】
0006363542.tif 000028
【図２３Ｂ】
0006363542.tif 000029
【図２４】
0006363542.tif 000030
【図２５Ａ】
0006363542.tif 000031
【図２５Ｂ】
0006363542.tif 000032
【図２６】
0006363542.tif 000033
【図２７Ａ】
0006363542.tif 000034
【図２７Ｂ】
0006363542.tif 000035
【図２８Ａ】
0006363542.tif 000036
【図２８Ｂ】
0006363542.tif 000037
【図２８Ｃ】
0006363542.tif 000038
【図２８Ｄ】
0006363542.tif 000039
【図２８Ｅ】
0006363542.tif 000040
【図２８Ｆ】
0006363542.tif 000041