(57)【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法において，
半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，
前記トレンチ部内に，前記トレンチ部を閉塞しない膜厚の第１絶縁層を形成する第１絶縁層形成工程と，
前記第１絶縁層形成工程の後に，前記トレンチ部内に，前記トレンチ部を閉塞する膜厚の第２絶縁層を形成する第２絶縁層形成工程と，
前記第１絶縁層の一部および前記第２絶縁層の一部をウェットエッチングにより同時に除去するウェットエッチング工程と，
前記ウェットエッチング工程の後に，前記トレンチ部の壁面にゲート絶縁膜を形成するゲート絶縁膜形成工程と，
前記ゲート絶縁膜形成工程の後に，前記トレンチ部内にゲート電極層を形成するゲート電極層形成工程と含み，
前記第２絶縁層は，前記第１絶縁層よりも前記ウェットエッチング工程でのウェットエッチング速度が速いことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
請求項１に記載する絶縁ゲート型半導体装置の製造方法において，
前記第１絶縁層形成工程の後であって前記第２絶縁層形成工程の前に，前記トレンチ部内に，前記トレンチ部を閉塞しない膜厚の中間絶縁層を形成する中間絶縁層形成工程を含み，
前記中間絶縁層の前記ウェットエッチング工程でのウェットエッチング速度は，前記第１絶縁層よりも速く，前記第２絶縁層よりも遅いことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２絶縁層は，リンを添加したシリコン酸化膜であることを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項４】
請求項３に記載する絶縁ゲート型半導体装置の製造方法において，
前記第２絶縁層形成工程では，リンの供給源となるガスの流量を時間とともに増加させることを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
前記ウェットエッチング工程の前に，前記第１絶縁層の一部および前記第２絶縁層の一部をドライエッチングにより同時に除去するドライエッチング工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項６】
請求項１から請求項５のいずれか１つに記載する絶縁ゲート型半導体装置の製造方法において，
前記第１絶縁膜形成工程の前に，前記トレンチ部の底部から不純物を注入する不純物注入工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法に関する。さらに詳細には，ドリフト領域中にドリフト領域と異なる導電型の拡散層を設けることによってドリフト層にかかる電界を緩和する絶縁ゲート型半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
【０００３】
この問題に着目したトレンチゲート型半導体装置として，本願出願人は図４に示すような絶縁ゲート型半導体装置を提案している（特許文献１）。この絶縁ゲート型半導体装置９００は，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ+ ソース領域３１およびＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による絶縁層２３が形成されている。さらに，絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，フローティング状態のＰ拡散領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐ拡散領域５１内に位置している。
【０００４】
絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にフローティング状態のＰ拡散領域５１が設けられている（以下，このような構造を「フローティング構造」とする）ことにより，次のような特性を有する。
【０００５】
絶縁ゲート型半導体装置９００では，ゲート電圧のオフ時に，Ｎ- ドリフト領域１２とＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が広がる。そして，その空乏層がＰ拡散領域５１にまで到達することで，Ｐ拡散領域５１がパンチスルー状態となって電位が固定される。さらに，Ｐ拡散領域５１とのＰＮ接合箇所からも空乏層が広がるため，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐ拡散領域５１とのＰＮ接合箇所にも電界強度のピークが形成される。すなわち，電界強度のピークを２箇所に形成でき，最大ピーク値を低減することができる。従って，高耐圧化が図られる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
【０００６】
なお，特許文献１のように電界強度のピークを２箇所に形成して電界集中を緩和する構造とは異なるが，例えば特許文献２にゲート酸化膜よりも膜厚が厚い酸化膜をトレンチの底部に形成することにより，トレンチの底部の電界集中を緩和する技術が開示されている。また，フローティング構造とは異なるが，例えば特許文献３や特許文献４にゲート絶縁膜の下部の厚さを徐々に厚くすることでゲート絶縁膜の下部の電界集中を緩和する技術が開示されている。
【特許文献１】特開２００５−１４２２４３号公報
【特許文献２】特開平１０−９８１８８号公報
【特許文献３】特開２００２−２９９６１９号公報
【特許文献４】特開２００５−１９６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら，前記したトレンチゲート構造の絶縁ゲート型半導体装置には，次のような問題があった。すなわち，トレンチゲート構造の絶縁ゲート型半導体装置９００では，ゲート電極２２が深さ方向に対して急激に終端する形状になっている。そのため，ゲート電極２２の底部近傍では，等電位線の間隔が狭く，局所的な電界集中が生じる。よって，２箇所の電界強度のピーク位置（図５のＸ１，Ｘ２）に合わせた耐圧設計を行ったとしても，ゲート電極２２の底部近傍の部位（図５のＹ）が耐圧を決定してしまう。従って，設計耐圧が得られない。
【０００８】
また，特許文献２にはゲートトレンチおよびゲート電極の底部に丸みを有する角部が開示されているが，具体的にゲートトレンチの底部の角部に丸みを設ける方法が開示されていない。そのため，実際には，絶縁ゲート型半導体装置９００と同様に急激に終端する形状となるか，あるいは複雑な製造工程が必要となると考えられる。
【０００９】
また，ゲートトレンチの全体形状をテーパ状にすることでゲート電極の急激な終端を回避することも考えられるが，Ｐ拡散領域５１を形成する際のイオン注入で，トレンチの底部の他に側壁部にも不純物が打ち込まれてしまう。そのため，全体をテーパ状にすることは好ましくない。
【００１０】
また，通常，ゲート電極下の絶縁層の中心部分は，両側壁部から堆積した絶縁膜が張り合わされてなる。そのため，ウェットエッチングを行うと，絶縁層の上面の中心部分にくさび状の溝が形成されることがある。この溝によってゲート電極の急激な終端を回避することも考えられる。しかし，溝の深さを制御することができないため，耐圧を制御することができない。
【００１１】
また，特許文献３には，ゲート電極の底部が階段状となる半導体装置およびその製造方法が開示されている。この階段状の底部によってゲート電極の急激な終端を回避することも考えられる。しかし，特許文献３に開示されている製造方法では，熱酸化処理とエッチングとを何度も繰り返す必要がある。そのため，製造に手間がかかる。また，特許文献４には，ゲート電極の底部がゆるやかに終端する半導体装置が開示されている。しかし，このような形状となるための製造方法が開示されていない。特許文献３に開示されている階段状のゲート電極の製造方法を応用し，段数を多くすることで緩やかに終端するゲート電極を形成することも可能であるが，製造が益々複雑になる。
【００１２】
本発明は，前記した従来のトレンチゲート構造の絶縁ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は，トレンチゲート構造を有する絶縁ゲート型半導体装置の製造方法であって，半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と，トレンチ部内にそのトレンチ部を閉塞しない膜厚の第１絶縁層を形成する第１絶縁層形成工程と，第１絶縁層形成工程の後に，トレンチ部内にそのトレンチ部を閉塞する膜厚の第２絶縁層を形成する第２絶縁層形成工程と，第１絶縁層の一部および第２絶縁層の一部をウェットエッチングにより同時に除去するウェットエッチング工程と，ウェットエッチング工程の後に，トレンチ部の壁面にゲート絶縁膜を形成するゲート絶縁膜形成工程と，ゲート絶縁膜形成工程の後に，トレンチ部内にゲート電極層を形成するゲート電極層形成工程と含み，第２絶縁層は，第１絶縁層よりもウェットエッチング工程でのウェットエッチング速度が速いことを特徴としている。
【００１４】
すなわち，本発明の製造方法では，トレンチ部を形成した後に，そのトレンチ部内に少なくとも２種類の絶縁膜を形成する。このうち，トレンチ部の幅方向の中央側に位置する，すなわち後に形成される第２絶縁膜の方が，トレンチ部の幅方向の側壁側に位置する，すなわち先に形成される第１絶縁膜と比較して，後のウェットエッチング工程でのウェットエッチング速度が速い。そのため，ウェットエッチング工程によるエッチバックにより，トレンチ部内に残る各絶縁膜の深さ方向の厚さは，第１絶縁膜が第２絶縁膜より厚い。また，ウェットエッチング速度差によって生じる段差部分は，積極的にエッチバックされる。つまり，エッチバック後にトレンチ部内に生じるスペースの底部は，ゆるやかに終端する突起状をなしている。
【００１５】
このスペース内にゲート電極層を形成する。これにより，ゲート電極層の底部が深さ方向に対してゆるやかに終端する形状となる。よって，本製造方法によって作製される絶縁ゲート型半導体装置は，ゲート電極層の底部近傍での局所的な電界集中が緩和される。
【００１６】
また，本発明の製造方法では，１回のウェットエッチングにより深さ方向に対してゆるやかに終端する形状のゲート電極層を形成している。そのため，製造工程がシンプルである。
【００１７】
また，エッチバックの深さを絶縁膜の膜種によって制御することができる。よって，ゲート電極層の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。すなわち，ゲート電極層の底部の形状を制御できる。
【００１８】
また，本発明の製造方法では，第１絶縁層形成工程の後であって第２絶縁層形成工程の前に，トレンチ部内にそのトレンチ部を閉塞しない中間絶縁層を形成する中間絶縁層形成工程を含み，中間絶縁層のウェットエッチング工程でのウェットエッチング速度は，第１絶縁層よりも速く，第２絶縁層よりも遅いこととするとよりよい。ゲート電極層下の絶縁層の構成を３層以上とすることで，ゲート電極層の底部はより滑らかに終端する形状となる。また，絶縁層の膜数が増えたとしても１回のウェットエッチングによってゲート電極層の底部について所望の形状を得ることができる。よって，製造工程はシンプルである。
【００１９】
具体的に，本発明の第２絶縁層形成工程では，第２絶縁層として例えばリンを添加したシリコン酸化膜を形成するとよい。一般的に，リンを添加したシリコン酸化膜は，無添加のシリコン酸化膜や熱酸化膜と比較してウェットエッチング速度が速い。そのため，第１絶縁層を無添加の酸化膜や熱酸化膜とすれば，リンを添加したシリコン酸化膜をウェットエッチング速度が速い第２絶縁膜として適用可能である。また，リンの添加量が多いほどウェットエッチング速度は速い。そこで，リンを添加したシリコン酸化膜にて第２絶縁層を形成する際，リンの供給源となるガスの流量を時間とともに増加させることとするとよい。すなわち，リン濃度を徐々に濃くすることでより滑らかに終端するゲート電極層を形成することができる。
【００２０】
また，本発明の製造方法では，ウェットエッチング工程の前に，第１絶縁層の一部および第２絶縁層の一部をドライエッチングにより同時に除去するドライエッチング工程を含むこととするとよりよい。すなわち，反応性イオンエッチング法等のドライエッチングにてボディ領域の下面近傍までエッチバックした後にウェットエッチングを行う。これにより，ゲート電極層全体をテーパ形状にすることなく，底部のみを突起状にすることができる。つまり，突起状とする範囲を限定することができ，より高精度にゲート電極層の底部の形状を制御できる。
【００２１】
また，本発明の製造方法では，第１絶縁膜形成工程の前に，トレンチ部の底部から不純物を注入する不純物注入工程を含むことで，トレンチ部の底部周辺にフローティング状態の拡散層を形成することができる。すなわち，トレンチの底部周辺にフローティング状態の拡散層を形成することで，ゲート電圧のオフ時に電界強度のピーク値を２箇所に形成する。これにより，フローティング構造の絶縁ゲート型半導体装置を形成することができる。
【発明の効果】
【００２２】
本発明によれば，１回のウェットエッチングにより，ゲート電極層の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。また，その形状を各絶縁膜の膜種や不純物濃度によって高精度に制御することができる。よって，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法が実現されている。
【発明を実施するための最良の形態】
【００２３】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
【００２４】
実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
【００２５】
半導体装置１００では，半導体基板内における図１中の上面側に，Ｎ+ ソース領域３１が設けられている。一方，下面側にはＮ+ ドレイン領域１１が設けられている。それらの間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１が形成されている。ゲートトレンチ２１は，Ｎ+ ソース領域３１およびＰ- ボディ領域４１を貫通している。
【００２６】
ゲートトレンチ２１の底部には，絶縁物の堆積による絶縁層２３が形成されている。具体的に，本形態の絶縁層２３は，３層構造をなしており，ゲートトレンチ２１の側壁側から熱酸化膜２３１，ノンドープシリコン酸化膜２３２（以下，「ＮＳＧ膜２３２」とする），リンドープシリコン酸化膜２３３（以下，「ＰＳＧ膜２３３」とする）が順に積層されている。また，絶縁層２３の上面は，ＰＳＧ膜２３３を底部とする凹面となっている。さらに，絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。また，ゲート電極２２の下面は，絶縁層２３の上面の形状に合わせて凸面をなしている。すなわち，ゲート電極２２は深さ方向に対して徐々に幅が狭くなる，つまりゆるやかに終端する形状になっている。そのため，ゲート電極２２の底部近傍での局所的な電界集中が緩和されている。
【００２７】
また，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
【００２８】
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
【００２９】
さらに，半導体装置１００には，ゲートトレンチ２１の底部の周囲に，Ｎ- ドリフト領域１２に囲まれ，フローティング状態のＰ拡散領域５１が形成されている。Ｐ拡散領域５１はゲートトレンチ２１の底面から不純物を注入することにより形成された領域である。半導体装置１００の製造方法についての詳細は後述する。Ｐ拡散領域５１の断面は，各トレンチの底部を中心とした略円形形状となっている。なお，フローティング構造にて高耐圧化を図るには，ゲート電圧のオフ時の電界強度のピークがＰ- ボディ領域４１とＮ- ドリフト領域１２のＰＮ接合箇所と，Ｐ拡散領域５１とＮ- ドリフト領域１２のＰＮ接合箇所との２箇所（図５のＸ１，Ｘ２）に形成される位置に埋め込み領域であるＰ拡散領域５１を配置する。さらに好ましくは，両ピーク値が同等となるように配置する。
【００３０】
続いて，半導体装置１００の製造プロセスについて，図２ないし図３を基に説明する。まず，あらかじめ，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成しておく。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。なお，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２を合わせた領域（以下，「エピタキシャル層」とする）の厚さは，８０Ｖ耐圧でおよそ７．０μｍ（そのうち，Ｐ- ボディ領域４１の厚さは，およそ１．２μｍ）である。なお，耐圧に応じて寸法が異なるのは言うまでもない。
【００３１】
次に，半導体基板の上面側に，イオン注入等によってＰ- ボディ領域４１を形成する。これにより，図２（Ａ）に示すように，基板上面にＰ- ボディ領域４１を有する半導体基板が形成される。
【００３２】
次に，半導体基板上にパターンマスク９１を形成し，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図２（Ｂ）に示すように，Ｎ+ ソース領域３１およびＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成される。なお，ゲートトレンチ２１は，その深さが２．０μｍ〜３．０μｍであり，その幅が０．４μｍ〜０．５μｍである。また，トレンチ側壁のテーパ角度は，８５．０度〜８９．０度である。その後，適当な洗浄処理を行い，さらにケミカルドライエッチング法等の等方的エッチング手法を利用してゲートトレンチ２１の壁面を平滑化する。
【００３３】
次に，所望の厚さの熱酸化膜（犠牲酸化膜）を形成する。その後，イオン注入により各トレンチの底面から不純物を打ち込む。その後，熱拡散処理を行うことにより，図２（Ｃ）に示すように，Ｐ拡散領域５１が形成される。なお，熱拡散処理は，後述の絶縁層２３を形成する際に行ってもよい。その後，犠牲酸化膜およびパターンマスク９１を除去し，清浄なシリコン表面を露出させる。
【００３４】
次に，３種の絶縁膜によってゲートトレンチ２１内を充填する。まず，熱酸化処理により，図２（Ｄ）に示すように，清浄なシリコン表面に薄層の熱酸化膜２３１を形成する。具体的に熱酸化膜２３１の成膜条件としては，例えば反応ガスをＯ2 ，Ｈ2Ｏ，あるいはＯ2 を含む混合ガスとし，酸化温度を８００℃〜１１００℃とし，２０ｎｍ〜１００ｎｍの膜厚の熱酸化膜を形成する。
【００３５】
次に，熱酸化膜２３１上に，熱酸化膜よりウェットエッチング速度が速い絶縁膜を成膜する。本形態では，図２（Ｅ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によってゲートトレンチ２１内にＮＳＧ膜２３２を堆積する。ＮＳＧ膜２３２としては，例えばＳｉＨ4 を原料とし，成膜温度を７５０℃〜８２５℃とした減圧ＣＶＤによって形成されたＳｉＯ2 膜が該当する。またこの他，ＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ2 膜，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。
【００３６】
ただし，絶縁層２３は３層構造であり，次の工程で成膜するＰＳＧ膜をゲートトレンチ２１内に形成するためのスペースを確保しなければならない。すなわち，ＮＳＧ膜２３２でゲートトレンチ２１内を充填してはならない。そのため，２層目に相当するＮＳＧ膜２３２は，ゲートトレンチ２１の間口を閉塞しない膜厚とする必要がある。本形態では，ＮＳＧ膜２３２の膜厚を５０ｎｍ〜１５０ｎｍとする。
【００３７】
次に，ＮＳＧ膜２３２上に，ＮＳＧ膜よりウェットエッチング速度が速い絶縁膜を成膜し，ゲートトレンチ２１内を完全に充填する。本形態では，図２（Ｆ）に示すように，ＣＶＤ法によってゲートトレンチ２１内にＰＳＧ膜２３３を堆積する。ＰＳＧ膜２３３としては，例えばＴＥＯＳおよびＴＭＰ（Trimethyl Phosphite）を原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。またこの他，オゾン，ＴＥＯＳ，およびＴＭＰを原料としたＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。
【００３８】
なお，ＰＳＧ膜２３３の埋め込み性を向上させるため，ＰＳＧ膜の代わりにボロンリンドープシリコン膜（以下，「ＢＰＳＧ膜」とする）を形成してもよい。ただし，ボロンを多く添加した酸化膜はＮＳＧ膜よりもウェットエッチング速度が遅くなる。そのため，ウェットエッチング速度がＮＳＧ膜２３２よりも速くなる範囲内にボロンの添加量を留める必要がある。
【００３９】
また，ＰＳＧ膜２３３は非常に狭いスペースに堆積する。そのため，埋め込み性が課題となる。そこで，ＰＳＧ膜あるいはＢＰＳＧ膜のリフロー性を利用し，熱処理を加えることとしてもよい。
【００４０】
次に，ドライエッチングにより，図３（Ｇ）に示すように，熱酸化膜２３１，ＮＳＧ膜２３２，ＰＳＧ膜２３３の一部を除去する。具体的には，ドライエッチングより，絶縁層２３の上面がＰ- ボディ領域４１の下面と同等の位置になるまで絶縁層２３をエッチバックする。これにより，ゲート電極２２を内蔵するためのスペースが確保される。ドライエッチングでは，酸化膜の疎密性やＳｉ−Ｏ結合力の強弱に関わらず異方的にエッチングされる。そのため，ＰＳＧ膜２３３の張り合わせ面に存在するボイドはエッチバックに影響しない。また，膜種間のエッチング速度差も極めて小さい。よって，絶縁層２３は均等にエッチバックされ，その上面は平坦である。
【００４１】
次に，特開２００５−３４０５５２号公報に開示されているように，酸化性雰囲気下でアニール処理を行うことにより，図３（Ｈ）に示すように，シリコンの露出面，特にゲートトレンチ２１の側壁に酸化膜９４を形成する。具体的に酸化膜９４の成膜条件としては，例えば反応ガスをＯ2 ，Ｈ2Ｏ，あるいはＯ2 を含む混合ガスとし，酸化温度を８００℃〜１１００℃とし，２０ｎｍ〜１００ｎｍの膜厚の犠牲酸化膜を形成する。この酸化アニール処理は，ＰＳＧ膜２３３の張り合わせ面におけるシームの解消，シリコン原子の未結合子が酸素と反応することによる化学的結合力の強化等の役割を有する。
【００４２】
次に，ウェットエッチングにより，ゲートトレンチ２１の側壁の酸化膜９４を除去し，図３（Ｉ）に示すように，清浄なシリコン面を露出させる。このとき，絶縁層２３の各膜のウェットエッチング速度は，
（１層目：熱酸化膜）≦（２層目：ＮＳＧ膜）≦（３層目：ＰＳＧ膜）
となっている。また，ウェットエッチング速度差によって生じる段差部分は積極的にエッチバックされる。そのため，エッチバックされた絶縁層２３の上面は，ＰＳＧ膜２３３に向かって徐々に深くなる凹形状となる。具体的にエッチバックの条件としては，薬液を希フッ酸あるいはバッファドフッ酸とし，熱酸化膜２３１に対して１００ｎｍ〜３００ｎｍの厚さ分のエッチバックを行う。なお，エッチバックの深さは，絶縁層２３中のリン添加量によって制御することができる。そのため，絶縁層２３の上面の形状を高精度に作製することができる。エッチバック後は，清浄なシリコン表面を得るために適当な洗浄処理を行う。
【００４３】
次に，図３（Ｊ）に示すように，熱酸化処理またはＣＶＤ法による成膜処理あるいはこれらの兼用により，ゲート絶縁膜２４を形成する。具体的に熱酸化処理を行う場合には，例えば反応ガスをＯ2 ，Ｈ2Ｏ，あるいはＯ2 を含む混合ガスとし，酸化温度を８００℃〜１１００℃とした熱酸化処理によって形成される熱酸化膜が該当する。また，ＣＶＤ法による酸化膜を形成する場合には，例えばＳｉＨ4 を原料とし，成膜温度を７５０℃〜８２５℃とした減圧ＣＶＤによって形成されたＳｉＯ2 膜が該当する。またこの他，ＴＥＯＳを原料とし，成膜温度を６００℃〜７００℃とした減圧ＣＶＤ法によって形成されるＳｉＯ2 膜が該当する。本形態のゲート絶縁膜２４の膜厚は，５０ｎｍ〜１００ｎｍの範囲内とする。
【００４４】
次に，図３（Ｋ）に示すように，エッチバックにて確保したスペースに対し，ゲート材２２を堆積する。具体的にゲート材２２の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。ポリシリコン膜２２の下面は，ゲートトレンチ２１の幅方向の中央部に向かってゆるやかに深くなる形状をなしている。すなわち，ポリシリコン膜２２は深さ方向に対してゆるやかに終端する形状になっている。そのため，ポリシリコン膜２２（すなわちゲート電極２２）の底部近傍での局所的な電界集中が緩和される。
【００４５】
次に，ポリシリコン膜２２に対してエッチングを行う。これにより，ゲート電極２２が形成される。その後，そのＰ- ボディ領域４１が形成されている部分に，ボロンやリン等のイオン注入およびその後の熱拡散処理によりＮ+ ソース領域３１およびコンタクトＰ+ 領域３２を形成する。なお，ゲートトレンチ２１の形成前に，Ｎ+ ソース領域３１およびコンタクトＰ+ 領域３２をあらかじめ形成しておいてもよい。さらに，半導体基板上に層間絶縁膜等を形成し，最後に，ソース電極，ドレイン電極を形成することにより，図１に示したトレンチゲート型の半導体装置１００が作製される。
【００４６】
なお，絶縁層２３は，熱酸化膜２３１（１層目），ＮＳＧ膜２３２（２層目），ＰＳＧ膜２３３（３層目）の３層構造に限るものではない。すなわち，ゲートトレンチ２１の幅方向の中央部に向かってウェットエッチング速度が速くなる構成であればよい。例えば，２層目を低濃度のＰＳＧ膜とし，３層目を高濃度のＰＳＧ膜としてもよい。
【００４７】
また，３層構造に限るものではない。すなわち，２層構造であってもよいし，４層以上の構造であってもよい。また，ＰＳＧ膜あるいはＢＰＳＧ膜を利用する場合，膜中のリン濃度をゆるやかに増加させるとよい。このようにすることで，より滑らかに終端する絶縁層の上面を形成することができる。なお，具体的には，ＰＳＧ膜（ＢＰＳＧ膜）の成膜時にリンの供給源となるガスの流量を時間とともに増加させる。これにより，リン濃度に勾配を持たせることができる。
【００４８】
以上詳細に説明したように本形態の半導体装置１００は，ゲート電極２２の下に位置する絶縁層２３を，ゲートトレンチ２１の壁面側から順に，熱酸化膜２３１（１層目），ＮＳＧ膜２３２（２層目），ＰＳＧ膜２３３（３層目）の３層構造とすることとしている。すなわち，ゲートトレンチ２１の幅方向の中央部に向かってウェットエッチング速度が速い絶縁膜群を形成することとしている。そのため，ウェットエッチングによるエッチバックでは，ゲートトレンチ２１の幅方向の中央部に向かうほどより多くの絶縁膜が除去される。よって，エッチバックによって生じるゲートトレンチ２１内のスペースは，突起状をなすこととなる。このスペース内にゲート電極２２を形成する。これにより，ゲート電極２２の底部が深さ方向に対してゆるやかに終端する形状，すなわちゲート電極２２の底部は深さ方向に向かってその幅が徐々に狭くなる形状となる。よって，半導体装置１００は，ゲート電極２２の底部近傍での局所的な電界集中が緩和される。
【００４９】
また，本発明の半導体装置１００の製造方法では，ウェットエッチング速度が異なる３層構造の絶縁層２３を形成した後，１回のウェットエッチングによりゲート電極２２のためのスペースを確保している。すなわち，１回のウェットエッチングにより，深さ方向に対してゆるやかに終端する形状のゲート電極２２を形成している。そのため，製造工程がシンプルである。
【００５０】
また，本発明の半導体装置１００の製造方法では，ゲート電極２２の底部の突起部分の大きさを絶縁層２３の膜種あるいは濃度によって制御することができる。よって，ゲート電極２２の底部の形状を意図的にテーパ形状もしくはＲ形状とすることができる。すなわち，ゲート電極層の底部の形状を容易に制御できる。従って，ゲート電極の下端近傍の局所的な電界集中を回避した絶縁ゲート型半導体装置を高精度でかつ容易に作製することができる製造方法が実現している。
【００５１】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，ＩＧＢＴに対しても適用可能である。
【図面の簡単な説明】
【００５２】
【図１】実施の形態にかかる絶縁ゲート型半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図（その１）である。
【図３】実施の形態にかかる絶縁ゲート型半導体装置の製造工程を示す図（その２）である。
【図４】従来の絶縁ゲート型半導体装置の構造を示す断面図である。
【図５】フローティング構造を有する絶縁ゲート型半導体装置の電界集中箇所を示す図である。
【符号の説明】
【００５３】
１１    Ｎ+ ドレイン領域
１２    Ｎ- ドリフト領域
２１    ゲートトレンチ（トレンチ部）
２２    ゲート電極（ゲート電極層）
２３    絶縁層
２３１  熱酸化膜（第１絶縁膜）
２３２  ＮＳＧ膜（中間絶縁膜）
２３３  ＰＳＧ膜（第２絶縁膜）
２４    ゲート絶縁膜
３１    Ｎ+ ソース領域
３２    コンタクトＰ+ 領域
４１    Ｐ- ボディ領域
５１    Ｐ拡散領域
１００  絶縁ゲート型半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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