(57)【特許請求の範囲】
【請求項１】
パッドと、
内部電源線と、
該内部電源線と該パッドとをソース・ドレイン間のチャネルで電気的に接続可能に結合するＭＯＳトランジスタを含むパッド・スイッチと、
該ＭＯＳトランジスタのゲート端子及びバックゲート端子の電位を制御する制御回路
を含み、
該制御回路は該ゲート端子及びバックゲート端子の少なくとも一方を該パッドに電気的に接続可能に構成され、
該制御回路は更に、前記パッドに内部使用電源電圧を超える電圧を印加する場合には該ゲート端子を該パッドに電気的に接続し、前記ＭＯＳトランジスタを導通状態にする場合には該ゲート端子を該パッドから電気的に切り離して第１の電位に電気的に接続し、前記ＭＯＳトランジスタを非導通状態にする場合には該ゲート端子を該パッドから電気的に切り離して該第１の電位とは異なる第２の電位に電気的に接続するよう構成され、
該制御回路は更に、前記ＭＯＳトランジスタを導通状態にする場合には該バックゲート端子を該パッドに電気的に接続し、前記パッドに内部使用電源電圧を超える電圧を印加する場合及び前記ＭＯＳトランジスタを非導通状態にする場合には該バックゲート端子を該パッドから電気的に切り離して前記第２の電位に電気的に接続するよう構成される
ことを特徴とする半導体装置。
【請求項２】
該ＭＯＳトランジスタは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタの何れか一方であることを特徴とする請求項１記載の半導体装置。
【請求項３】
該内部電源線と該パッドとの間で該ＭＯＳトランジスタに並列に接続された別のＭＯＳトランジスタを更に含み、該ＭＯＳトランジスタ及び該別のＭＯＳトランジスタの一方はＮＭＯＳトランジスタであり他方はＰＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項４】
外部から入力されるコマンドをデコードし、該コマンドのデコード結果に応じて該制御回路を制御するデコード回路を更に含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
該デコード回路は、外部から入力される該コマンドをデコードし、該コマンドのデコード結果に応じて該半導体装置のテスト動作を制御するテスト信号を生成するテスト回路であることを特徴とする請求項４記載の半導体装置。
【請求項６】
別の内部電源線と、
該別の内部電源線と該パッドとをソース・ドレイン間のチャネルで電気的に接続可能に結合するＭＯＳトランジスタを含む別のパッド・スイッチ
を更に含むことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、詳しくはパッドの電気的接続を切り換えるパッド・スイッチを備えた半導体装置に関する。
【背景技術】
【０００２】
工場で製造されたＬＳＩは、出荷時に動作テストが実行される。動作テストにおいては、テスタのプローブの複数の針をＬＳＩの複数のパッドに同時に接触させることで、必要なテスト信号の入力及び出力信号の検出を行う。この出力信号の観測結果に基づいて、ＬＳＩの動作が不良であるか否かを判定する。
【０００３】
テスト・コストを削減するためには、同時に測定するチップ数を増やして、試験時間を短縮することが望ましい。この場合、テスタに接続する１チップあたりのパッドの数は減少する。従って、チップ内部で生成される内部電源電圧が正しい電圧となっているか否かを調べるために内部電源電圧をテスタで測定したり、またテスト時に内部電源電圧を適正な電圧に設定するために外部から直接に内部電源電圧を印加したりする場合、一つのパッドを複数の内部電源電圧に選択的に接続できることが望ましい。
【０００４】
図１は、一つのパッドと複数の電源との間にパッド・スイッチを設けた構成の一例を示す図である（例えば特許文献１及び特許文献２）。
【０００５】
図１に示すように、半導体チップのパッド１１がパッド・スイッチ１２を介して内部電圧ＶＲＥＦに接続され、パッド・スイッチ１３を介して内部電圧ＶＢＢに接続される。半導体チップのパッド１１は、更に他のパッド・スイッチ（図示せず）を介して他の内部電圧（図示せず）に接続されてもよい。ここで内部電圧ＶＲＥＦは、例えば半導体チップ内部の基準電圧生成器で生成される基準電位であり、内部電圧ＶＢＢは、例えば半導体チップ内部の負電位電源により生成される負電位である。
【０００６】
パッド・スイッチ１２は、テスト信号ｔｅｓ１がアサート状態（例えばＨＩＧＨ）になると導通して、パッド１１と内部電圧ＶＲＥＦとを電気的に接続する。同様にパッド・スイッチ１３は、テスト信号ｔｅｓ２がアサート状態（例えばＨＩＧＨ）になると導通して、パッド１１と内部電圧ＶＢＢとを電気的に接続する。
【０００７】
図２は、パッド・スイッチの回路構成の一例を示す図である。図２に示すパッド・スイッチ１２は、ＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ１６、及びインバータ１７を含む。ＮＭＯＳトランジスタ１５のゲートにはテスト信号ｔｅｓ１が印加され、ＰＭＯＳトランジスタ１６のゲートにはテスト信号ｔｅｓ１の反転信号がインバータ１７を介して印加される。
【０００８】
ＮＭＯＳトランジスタ１５の基板端子電位（バックゲート端子電位）を、パッド１１に出力される電源電圧のうちで最も低い電位に設定する。この例では、図１に示されるようにパッド１１には内部電圧ＶＢＢが出力されるので、ＮＭＯＳトランジスタ１５の基板端子電位はＶＢＢに設定される。これにより、パッド１１がＶＢＢに設定されたときに、拡散層の接合が順方向バイアス状態となるのを防いでいる。
【０００９】
またＰＭＯＳトランジスタ１６の基板端子電位（バックゲート端子電位）を、パッド１１に出力される電源電圧のうちで最も高い電位に設定する。この例では、パッド１１に電源電圧ＶＤＤが出力される場合を想定して、ＰＭＯＳトランジスタ１６の基板端子電位はＶＤＤに設定される。これにより、パッド１１がＶＤＤに設定されたときに、拡散層の接合が順方向バイアス状態となるのを防いでいる。
【００１０】
図３は、テスト信号によりパッド１１と内部電源電圧との電気的接続を切り換える場合の動作について説明する図である。パッド１１を介して半導体チップ内部に電圧を印加する場合、電源間が短絡したり、意図しない電圧が印加されたりするのを防ぐ必要がある。このため、図３に示すように全てのパッド・スイッチがオフになる期間を作るようにテスト信号を切り換え、この期間中に外部からの印加電圧を変化させる。
【００１１】
しかし図２のような構成及び図３のような動作を用いても、内部電源電圧（内部で使用する電源電圧）を超える電圧を印加する場合には、パッド・スイッチをオフ状態にすることができないという問題が生じる。以下に例として、内部の負電位電源の電圧ＶＢＢ（例えば−０．５Ｖ）より低い電圧（例えば−２．０Ｖ）を外部からパッド１１に印加する場合について説明する。例えば図１に示す構成で、外部から−２．０Ｖの電圧をパッド１１に印加し、パッド１１から他のパッド・スイッチ（図示せず）を介してチップ内部に−２．０Ｖの電圧を供給する場合を考える。このとき、例えばパッド・スイッチ１２のＮＭＯＳトランジスタ１５及びＰＭＯＳトランジスタ１６（図２参照）は非導通状態（オフ状態）となっている必要がある。
【００１２】
図４は、内部電圧ＶＢＢより低い電圧を外部からパッド１１に印加した場合の図２のＮＭＯＳトランジスタ１５の動作を説明するための図である。
【００１３】
ＮＭＯＳトランジスタ１５をオフ状態に設定する場合、ＮＭＯＳトランジスタ１５のゲート端子に印加されるテスト信号はＶＢＢである。また前述のように、バックゲート端子に印加される電圧もＶＢＢである。ソース端子及びドレイン端子にはそれぞれ、パッド１１と内部電源ＶＲＥＦとが接続される。
【００１４】
パッド１１の電圧が内部の負電位電源の電圧ＶＢＢより低い場合、ＮＭＯＳトランジスタ１５のＮ型拡散層の接合が順方向バイアス状態となり、バックゲート端子の電圧ＶＢＢは、パッド電圧（ソース端子電圧）に０．６Ｖ程度の順方向電圧（Ｖｆ）を加えた電圧に設定されてしまう。この結果、ゲート端子に印加されている電圧ＶＢＢがソース電圧よりもＶｆだけ高い電位となり、ＮＭＯＳトランジスタ１５がオフ状態でなくなってしまう。即ち、ＮＭＯＳトランジスタ１５が導通して内部電圧ＶＲＥＦがパッド１１に接続されてしまう。
【００１５】
以上の説明は、内部の負電位電源の電圧より低い電圧をパッド１１に印加する場合のＮＭＯＳトランジスタの状態について説明したものである。同様に、内部の昇圧電源の電圧より高い電圧をパッド１１に印加する場合にも、ＰＭＯＳトランジスタ１６の状態についても同様の状況が発生し、オフ状態でなくなるという問題がある。
【００１６】
またＶＤＤ（１．６Ｖ）とＶＢＢ（−０．５Ｖ）との中間付近の電位ＶＲＥＦ（１．０Ｖ）をパッド１１に接続する場合、ＮＭＯＳトランジスタ１５のコンダクタンスが小さくなるという問題がある。図５は、パッド１１を電圧ＶＲＥＦに設定する場合の図２のＮＭＯＳトランジスタ１５の動作を説明するための図である。
【００１７】
ＮＭＯＳトランジスタ１５をオン状態に設定する場合、ＮＭＯＳトランジスタ１５のゲート端子に印加されるテスト信号はＶＤＤ（１．６Ｖ）である。また前述のように、バックゲート端子に印加される電圧はＶＢＢ（−０．５Ｖ）である。ソース端子及びドレイン端子は内部電源ＶＲＥＦ（１．０Ｖ）に設定される。
【００１８】
この場合、ソース端子を中間電位に設定することで、バックゲート・ソース間電圧Ｖｂｓが−１．５Ｖと大きくなり、しきい値電圧（Ｖｔｈ）がバック・バイアス効果により上昇する。またゲート・ソース間電圧Ｖｇｓが０．６Ｖと小さくなる。その結果、ＮＭＯＳトランジスタ１５のコンダクタンスが低くなり、十分な電気的導通が図れないという問題が生じる。
【特許文献１】特開昭６３−２５７２４２号公報
【特許文献２】特開平８−３０４５１５号公報
【特許文献３】特開平４−２２０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
以上を鑑みて、本発明は、内部使用電源電圧を超える電圧をパッドに印加した場合でもオフ状態を維持でき、また内部電源とパッドとの間を中間電位で接続する場合でも十分なオン状態を実現できるパッド・スイッチを提供することを目的とする。
【課題を解決するための手段】
【００２０】
半導体装置は、パッドと、内部電源線と、該内部電源線と該パッドとをソース・ドレイン間のチャネルで電気的に接続可能に結合するＭＯＳトランジスタを含むパッド・スイッチと、該ＭＯＳトランジスタのゲート端子及びバックゲート端子の電位を制御する制御回路を含み、該制御回路は該ゲート端子及びバックゲート端子の少なくとも一方を該パッドに電気的に接続可能に構成され、該制御回路は更に、前記パッドに内部使用電源電圧を超える電圧を印加する場合には該ゲート端子を該パッドに電気的に接続し、前記ＭＯＳトランジスタを導通状態にする場合には該ゲート端子を該パッドから電気的に切り離して第１の電位に電気的に接続し、前記ＭＯＳトランジスタを非導通状態にする場合には該ゲート端子を該パッドから電気的に切り離して該第１の電位とは異なる第２の電位に電気的に接続するよう構成され、該制御回路は更に、前記ＭＯＳトランジスタを導通状態にする場合には該バックゲート端子を該パッドに電気的に接続し、前記パッドに内部使用電源電圧を超える電圧を印加する場合及び前記ＭＯＳトランジスタを非導通状態にする場合には該バックゲート端子を該パッドから電気的に切り離して前記第２の電位に電気的に接続するよう構成されることを特徴とする。
【発明の効果】
【００２１】
本発明の少なくとも１つの実施例によれば、ＭＯＳトランジスタのゲート端子をパッドと電気的に接続できるので、電源を超える電圧をパッドに印加した場合であっても、ＭＯＳトランジスタのオフ状態（非導通状態）を維持することができる。またＭＯＳトランジスタをオン状態（導通状態）にする場合に、バックゲート端子をパッドと電気的に接続するので基板・ソース間電圧は０Ｖとなる。従ってバック・バイアス効果によりＭＯＳトランジスタの閾値電圧が上昇することはなく、オン状態においてコンダクタンスが低下するのを避けることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２３】
図６は、本発明によるパッド・スイッチを適用した半導体装置の一例として半導体記憶装置の構成を示す図である。本発明によるパッド・スイッチは、半導体記憶装置に限られることなく、パッドを介して外部からテストを実施することが必要な種々の半導体装置に適用することができる。
【００２４】
図６の半導体記憶装置２０は、パッド２１、パッド・スイッチ２２、パッド・スイッチ２３、テスト回路２４、内部電源回路２５、メモリ回路２６、及び内部電源配線２７を含む。内部電源回路２５は、ＶＲＥＦ生成器３１、ＶＢＢ生成器３２、及びＶＰＰ生成器３３を含む。
【００２５】
半導体記憶装置２０は図示されない外部テスタに接続され、外部テスタからテストコマンドを受け取る。テスト回路２４は、受け取ったテストコマンドをデコードし、このデコード結果に応じてテスト信号を送出する。このテスト信号に応じて、パッド・スイッチ２２及び２３等の半導体記憶装置２０の各部が、所望のテスト動作を実行する。
【００２６】
半導体記憶装置２０は、内部電源電圧が所望の電圧に設定されているか否かを外部テスタにより調べるためにパッド２１を介して外部テスタに内部電源電圧を供給するとともに、内部電源電圧を外部から設定した所定の電圧に設定するために外部テスタからパッド２１を介して所望の電圧を受け取る。この際、テスト回路２４がテスト信号を制御してパッド・スイッチ２２又はパッド・スイッチ２３を導通状態にすることにより、パッド・スイッチ２２又はパッド・スイッチ２３を介してパッド２１と内部電源配線２７とを電気的に接続する。半導体記憶装置２０のパッド２１は、更に他のパッド・スイッチ（図示せず）を介して他の内部電圧（図示せず）に接続されてもよい。
【００２７】
ＶＰＰ生成器３３は、外部から供給される電源電圧ＶＤＤに基づいて、昇圧電圧ＶＰＰを生成する。具体的には、オシレータの発振信号により容量素子の一端の電位をアップ・ダウンさせ、アップ・ダウン動作毎に容量の電荷を蓄積していくポンプ回路が用いられる。ＶＢＢ生成器３２は、外部から供給される電源電圧ＶＳＳに基づいて、負の電圧ＶＢＢを生成する。ＶＢＢ生成器３２もＶＰＰ生成器３３と同様に、容量結合を用いたポンプ回路により実現することができる。ＶＲＥＦ生成器３１は、半導体記憶装置２０の各部で電圧比較の対象として使用される基準電圧ＶＲＥＦを生成する回路である。ＶＲＥＦ生成器３１は例えば抵抗分圧器等により構成することができる。基準電圧ＶＲＥＦは例えば、ＶＰＰ生成器３３やＶＢＢ生成器３２における参照電位として使用される。
【００２８】
メモリ回路２６は、メモリセル配列、ビット線、ワード線、センスアンプ等のコア回路と、外部からのアドレス信号をデコードするアドレスデコーダ、外部からのコマンド信号をデコードするコマンドデコーダ、入出力回路等の周辺回路を含む。メモリ回路２６は、外部から供給される読み出しコマンド・書き込みコマンド等のコマンドをデコードし、そのデコード結果に応じて、アドレス信号により指定されたアドレスに対するデータ読み出し・書き込みアクセス動作を実行する。昇圧電圧ＶＰＰは例えばワード線活性化電圧として用いられる。負電圧ＶＢＢは例えばメモリ配列で使用される。
【００２９】
図７は、本発明によるパッド・スイッチのＮＭＯＳトランジスタの端子接続を示す回路図である。
【００３０】
図７に示すＮＭＯＳトランジスタ３５は、内部電圧ＶＲＥＦとパッド２１との間をソース・ドレイン間のチャネルにより電気的に接続するトランジスタであり、パッド・スイッチ２２において用いられる。ＮＭＯＳトランジスタ３５のゲート端子は、スイッチ回路３６を介して、内部電源電圧ＶＢＢ、外部から供給され内部で使用される電源電圧ＶＤＤ、又はパッド２１の何れかに選択的に接続可能に構成されている。またＮＭＯＳトランジスタ３５のバックゲート端子は、スイッチ回路３７を介して、選択的に内部電源電圧ＶＢＢ又はパッド２１の何れかに選択的に接続可能に構成されている。
【００３１】
スイッチ回路３６及びスイッチ回路３７の接続状態は、テスト回路２４（図６参照）からのテスト信号により制御される。
【００３２】
パッド２１に内部使用電源電圧を超える電圧を外部から印加する場合、即ち図７のＮＭＯＳの例では、ＶＢＢ生成器３２が生成する負電圧ＶＢＢよりも低い電位を外部からパッド２１に印加する場合、ＮＭＯＳトランジスタ３５のゲート端子はパッド２１に接続される。パッド２１に内部使用電源電圧を超える電圧を印加する場合以外の場合、ＮＭＯＳトランジスタ３５のゲート端子は、内部電源電圧ＶＢＢ又は外部から供給され内部で使用される電源電圧ＶＤＤの何れかに接続される。具体的には、ＮＭＯＳトランジスタ３５をオフ状態（非導通状態）にする場合にはゲート端子を内部電源電圧ＶＢＢに接続し、ＮＭＯＳトランジスタ３５をオン状態（導通状態）にする場合にはゲート端子を電源電圧ＶＤＤに接続する。
【００３３】
上記構成により、ＶＢＢ生成器３２が生成する負電圧ＶＢＢよりも低い電位を外部からパッド２１に印加する場合であっても、ＮＭＯＳトランジスタ３５のゲート端子がパッド２１の電位に設定される。従って、ＮＭＯＳトランジスタ３５のゲート電位はソース電位と同電位であり、ＮＭＯＳトランジスタ３５が導通してしまうことはない。
【００３４】
またバックゲート端子については、ＮＭＯＳトランジスタ３５を導通状態にする場合にはパッド２１に接続し、ＮＭＯＳトランジスタ３５を非導通状態にする場合には内部負電圧ＶＢＢに接続する。この構成により、ＮＭＯＳトランジスタ３５を導通状態にしてパッド２１を内部電源電圧ＶＲＥＦに設定する場合には、バックゲート端子がパッド２１と同電位、即ち内部電源電圧ＶＲＥＦと同電位に設定される。従って、ＮＭＯＳトランジスタ３５のソース・ドレイン端子が、ＶＤＤ（１．６Ｖ）とＶＢＢ（−０．５Ｖ）との中間的な電圧であるＶＲＥＦ（１．０Ｖ）に設定された場合であっても、バックゲート・ソース間電圧Ｖｂｓは０Ｖであり、しきい値電圧（Ｖｔｈ）がバック・バイアス効果により上昇することはない。従って、ゲート・ソース間電圧Ｖｇｓが０．６Ｖ程度であっても、ＮＭＯＳトランジスタ３５は適切にオン状態（導通状態）になることができる。
【００３５】
図８は、パッド・スイッチ２２の具体的な回路構成の一例を示す図である。図８の回路は、ＮＭＯＳトランジスタ３５、ＮＡＮＤ回路４１、インバータ４２、インバータ４３、ＰＭＯＳトランジスタ４４、及びＮＭＯＳトランジスタ４５乃至４９を含む。
【００３６】
図８の回路において、テスト信号ｔｅｓ及びｄｐｖは、図６のテスト回路２４から供給される。テスト回路２４が、外部から供給されるテストコマンドをデコードした結果に従ってテスト信号ｔｅｓ及びｄｐｖを設定することで、ＮＭＯＳトランジスタ３５のゲート端子及びバックゲート端子が適切な電位に接続される。
【００３７】
図９は、テスト信号ｔｅｓ及びｄｐｖの信号値とスイッチの状態（ＮＭＯＳトランジスタ３５のオン・オフの状態）との対応関係を示す表である。図９に示されるように、テスト信号ｔｅｓのＨＩＧＨ／ＬＯＷによりＮＭＯＳトランジスタ３５の導通／非導通を区別し、テスト信号ｄｐｖのＨＩＧＨ／ＬＯＷによりチップ内部で使用する電源電圧を超える電圧が印加された状態／印加されていない状態を区別している。
【００３８】
ＮＭＯＳトランジスタ３５をオン状態（導通状態）にする場合、テスト信号ｔｅｓ及びｄｐｖはそれぞれＨＩＧＨ及びＬＯＷに設定される。ＰＭＯＳトランジスタ４４がオン状態になるので、ＮＭＯＳトランジスタ３５のゲート端子はＶＤＤになる。またＮＭＯＳトランジスタ４９がオン状態になるので、ＮＭＯＳトランジスタ３５のバックゲート端子はパッド２１に接続される。
【００３９】
ＮＭＯＳトランジスタ３５をオフ状態（非導通状態）にする場合、テスト信号ｔｅｓ及びｄｐｖは双方共にＬＯＷに設定される。ＮＭＯＳトランジスタ４５及び４６がオン状態になるので、ＮＭＯＳトランジスタ３５のゲート端子はＶＢＢになる。またＮＭＯＳトランジスタ４８がオン状態になるので、ＮＭＯＳトランジスタ３５のバックゲート端子はＶＢＢに接続される。
【００４０】
パッド２１にＶＢＢよりも低い負電圧を印加する場合、テスト信号ｔｅｓ及びｄｐｖはそれぞれＬＯＷ及びＨＩＧＨに設定される。ＮＭＯＳトランジスタ４７がオン状態になるので、ＮＭＯＳトランジスタ３５のゲート端子はパッド２１に接続される。またＮＭＯＳトランジスタ４８がオン状態になるので、ＮＭＯＳトランジスタ３５のバックゲート端子はＶＢＢに接続される。
【００４１】
このようにして、図７で説明したのと同様に、パッド２１に内部使用電源電圧を超える電圧を外部から印加する場合、ＮＭＯＳトランジスタ３５のゲート端子はパッド２１に接続される。またパッド２１に内部使用電源電圧を超える電圧を印加する場合以外の場合、ＮＭＯＳトランジスタ３５をオフ状態（非導通状態）にする際にはゲート端子を内部電源電圧ＶＢＢに接続し、ＮＭＯＳトランジスタ３５をオン状態（導通状態）にする際にはゲート端子を電源電圧ＶＤＤに接続する。またバックゲート端子については、ＮＭＯＳトランジスタ３５を導通状態にする場合にはパッド２１に接続し、ＮＭＯＳトランジスタ３５を非導通状態にする場合には内部負電圧ＶＢＢに接続する。
【００４２】
図１０は、本発明によるパッド・スイッチのＰＭＯＳトランジスタの端子接続を示す回路図である。
【００４３】
図１０に示すＰＭＯＳトランジスタ５５は、内部電圧ＶＲＥＦとパッド２１との間をソース・ドレイン間のチャネルにより電気的に接続するトランジスタであり、パッド・スイッチ２２において用いられる。ＰＭＯＳトランジスタ５５のゲート端子は、スイッチ回路５６を介して、内部電源電圧ＶＢＢ、内部電源電圧ＶＰＰ、又はパッド２１の何れかに選択的に接続可能に構成されている。またＰＭＯＳトランジスタ５５のバックゲート端子は、スイッチ回路５７を介して、選択的に内部電源電圧ＶＰＰ又はパッド２１の何れかに選択的に接続可能に構成されている。
【００４４】
スイッチ回路５６及びスイッチ回路５７の接続状態は、テスト回路２４（図６参照）からのテスト信号により制御される。
【００４５】
パッド２１に内部使用電源電圧を超える電圧を外部から印加する場合、即ち図１０のＰＭＯＳの例では、ＶＰＰ生成器３３が生成する昇圧電圧ＶＰＰよりも高い電位を外部からパッド２１に印加する場合、ＰＭＯＳトランジスタ５５のゲート端子はパッド２１に接続される。パッド２１に内部使用電源電圧を超える電圧を印加する場合以外の場合、ＰＭＯＳトランジスタ５５のゲート端子は、内部電源電圧ＶＢＢ又は内部電源電圧ＶＰＰの何れかに接続される。具体的には、ＰＭＯＳトランジスタ５５をオフ状態（非導通状態）にする場合にはゲート端子を内部電源電圧ＶＰＰに接続し、ＰＭＯＳトランジスタ５５をオン状態（導通状態）にする場合にはゲート端子を内部電源電圧ＶＢＢに接続する。
【００４６】
上記構成により、ＶＰＰ生成器３３が生成する昇圧電圧ＶＰＰよりも高い電位を外部からパッド２１に印加する場合であっても、ＰＭＯＳトランジスタ５５のゲート端子がパッド２１の電位に設定される。従って、ＰＭＯＳトランジスタ５５のゲート電位はソース電位と同電位であり、ＰＭＯＳトランジスタ５５が導通してしまうことはない。
【００４７】
またバックゲート端子については、ＰＭＯＳトランジスタ５５を導通状態にする場合にはパッド２１に接続し、ＰＭＯＳトランジスタ５５を非導通状態にする場合には内部昇圧電圧ＶＰＰに接続する。この構成により、ＰＭＯＳトランジスタ５５を導通状態にしてパッド２１を内部電源電圧ＶＲＥＦに設定する場合には、バックゲート端子がパッド２１と同電位、即ち内部電源電圧ＶＲＥＦと同電位に設定される。従って、ＰＭＯＳトランジスタ５５のソース・ドレイン端子が、中間的な電圧であるＶＲＥＦに設定された場合であっても、バックゲート・ソース間電圧Ｖｂｓは０Ｖであり、しきい値電圧（Ｖｔｈ）がバック・バイアス効果により上昇することはない。この場合、ゲート・ソース間電圧Ｖｇｓは−１．５Ｖ程度であり、ＰＭＯＳトランジスタ５５は適切にオン状態（導通状態）になることができる。
【００４８】
図１１は、パッド・スイッチ２２の具体的な回路構成の一例を示す図である。図１１の回路は、ＰＭＯＳトランジスタ５５、ＮＡＮＤ回路６１、インバータ６２、インバータ６３、ＮＭＯＳトランジスタ６４、及びＰＭＯＳトランジスタ６５乃至６９を含む。
【００４９】
図１１の回路において、テスト信号ｔｅｓ及びｄｐｖは、図６のテスト回路２４から供給される。テスト回路２４が、外部から供給されるテストコマンドをデコードした結果に従ってテスト信号ｔｅｓ及びｄｐｖを設定することで、ＮＭＯＳトランジスタ３５のゲート端子及びバックゲート端子が適切な電位に接続される。これらテスト信号は、図９の表に従って設定される。即ち、テスト信号ｔｅｓのＨＩＧＨ／ＬＯＷによりＰＭＯＳトランジスタ５５の導通／非導通を区別し、テスト信号ｄｐｖのＨＩＧＨ／ＬＯＷによりチップ内部で使用する電源電圧を超える電圧が印加された状態／印加されていない状態を区別している。
【００５０】
ＰＭＯＳトランジスタ５５をオン状態（導通状態）にする場合、テスト信号ｔｅｓ及びｄｐｖはそれぞれＨＩＧＨ及びＬＯＷに設定される。ＮＭＯＳトランジスタ６４がオン状態になるので、ＰＭＯＳトランジスタ５５のゲート端子はＶＢＢになる。またＰＭＯＳトランジスタ６９がオン状態になるので、ＰＭＯＳトランジスタ５５のバックゲート端子はパッド２１に接続される。
【００５１】
ＰＭＯＳトランジスタ５５をオフ状態（非導通状態）にする場合、テスト信号ｔｅｓ及びｄｐｖは双方共にＬＯＷに設定される。ＰＭＯＳトランジスタ６５及び６６がオン状態になるので、ＰＭＯＳトランジスタ５５のゲート端子はＶＰＰになる。またＰＭＯＳトランジスタ６８がオン状態になるので、ＰＭＯＳトランジスタ５５のバックゲート端子はＶＰＰに接続される。
【００５２】
パッド２１にＶＰＰよりも高い正電圧を印加する場合、テスト信号ｔｅｓ及びｄｐｖはそれぞれＬＯＷ及びＨＩＧＨに設定される。ＰＭＯＳトランジスタ６７がオン状態になるので、ＰＭＯＳトランジスタ５５のゲート端子はパッド２１に接続される。またＰＭＯＳトランジスタ６８がオン状態になるので、ＰＭＯＳトランジスタ５５のバックゲート端子はＶＰＰに接続される。
【００５３】
このようにして、パッド２１に内部使用電源電圧を超える電圧を外部から印加する場合、ＰＭＯＳトランジスタ５５のゲート端子はパッド２１に接続される。またパッド２１に内部使用電源電圧を超える電圧を印加する場合以外の場合、ＰＭＯＳトランジスタ５５をオフ状態（非導通状態）にする際にはゲート端子を内部電源電圧ＶＰＰに接続し、ＰＭＯＳトランジスタ５５をオン状態（導通状態）にする際にはゲート端子を内部電源電圧ＶＢＢに接続する。またバックゲート端子については、ＰＭＯＳトランジスタ５５を導通状態にする場合にはパッド２１に接続し、ＰＭＯＳトランジスタ５５を非導通状態にする場合には内部昇圧電圧ＶＰＰに接続する。
【００５４】
図１２は、パッド・スイッチ２２の構成の更に別の一例を示す図である。図１２に示すように、パッド・スイッチ２２は、ＮＭＯＳスイッチ回路７１及びＰＭＯＳスイッチ回路７２を含む。
【００５５】
ＮＭＯＳスイッチ回路７１は図８に示す回路であり、ＰＭＯＳスイッチ回路７２は図１１に示す回路である。パッド・スイッチ２２は、図８に示すＮＭＯＳスイッチ回路７１のみで構成してもよいし、図１１に示すＰＭＯＳスイッチ回路７２のみで構成してもよいし、或いは図１２に示すようにＮＭＯＳスイッチ回路７１とＰＭＯＳスイッチ回路７２との並列接続としてもよい。このようにパッド２１と内部電源線との間にＮＭＯＳスイッチ回路７１とＰＭＯＳスイッチ回路７２とを並列接続することにより、ＮＭＯＳスイッチ回路７１のＮＭＯＳトランジスタ３５とＰＭＯＳスイッチ回路７２のＰＭＯＳトランジスタ５５とが並列に接続され、ＣＭＯＳスイッチを形成することになる。
【００５６】
パッド・スイッチ２２をこのような構成とすることにより、内部で使用される電源電圧ＶＢＢを超えた低い電位を外部からパッド２１に印加する場合であっても、ｄｐｖ１がＨＩＧＨとなりＮＭＯＳスイッチ回路７１のＮＭＯＳトランジスタ３５のゲート端子がパッド２１の電位に設定される。また内部で使用される電源電圧ＶＰＰを超えた高い電位を外部からパッド２１に印加する場合であっても、ｄｐｖ２がＨＩＧＨとなり、ＰＭＯＳスイッチ回路７２のＰＭＯＳトランジスタ５５のゲート端子がパッド２１の電位に設定される。従って、何れの場合であっても、ゲート電位がソース電位と同電位となり、ＮＭＯＳトランジスタ３５又はＰＭＯＳトランジスタ５５が導通してしまうことはない。
【００５７】
またｔｅｓがＨＩＧＨとなりＮＭＯＳスイッチ回路７１のＮＭＯＳトランジスタ３５及びＰＭＯＳスイッチ回路７２のＰＭＯＳトランジスタ５５を導通状態にしてパッド２１を内部電源電圧ＶＲＥＦに設定する場合には、バックゲート端子がパッド２１と同電位、即ち内部電源電圧ＶＲＥＦと同電位に設定されるので、バックゲート・ソース間電圧Ｖｂｓは０Ｖであり、しきい値電圧（Ｖｔｈ）がバック・バイアス効果により上昇することはない。従って、ＮＭＯＳトランジスタ３５及びＰＭＯＳトランジスタ５５は適切にオン状態（導通状態）になることができる。
【００５８】
なお以上の説明では、パッド・スイッチ２２を例として説明したが、パッド２１と内部電源電圧ＶＢＢとを電気的に接続するパッド・スイッチ２３についても同様の構成としてよい。但し、中間電位（例えばＶＲＥＦ）を導通させる必要がないのであれば、本発明のバックゲート端子の電圧制御はしなくてもよい。この場合、バックゲート端子については従来と同様に出力電圧のうちで最低（ＮＭＯＳの場合）又は最高（ＰＭＯＳの場合）である固定の電位に設定し、ゲート端子についてのみ本発明の電圧制御をすればよい。またパッド２１と内部電源電圧ＶＲＥＦとを電気的に接続するパッド・スイッチ２２に、内部で使用する電源電圧を超えた電圧を印加する可能性が全くないのであれば、本発明のゲート端子の電圧制御はしなくてもよい。この場合、ゲート端子については従来と同様に内部電圧のＨＩＧＨとＬＯＷとの間で電圧を切り換える構成とし、バックゲート端子についてのみ本発明の電圧制御をすればよい。
【００５９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６０】
【図１】一つのパッドと複数の電源との間にパッド・スイッチを設けた構成の一例を示す図である。
【図２】パッド・スイッチの回路構成の一例を示す図である。
【図３】テスト信号によりパッドと内部電源電圧との電気的接続を切り換える場合の動作について説明する図である。
【図４】内部電圧より低い電圧を外部からパッドに印加した場合の図２のＮＭＯＳトランジスタの動作を説明するための図である。
【図５】パッドを電圧ＶＲＥＦに設定する場合の図２のＮＭＯＳトランジスタの動作を説明するための図である。
【図６】本発明によるパッド・スイッチを適用した半導体装置の一例として半導体記憶装置の構成を示す図である。
【図７】本発明によるパッド・スイッチのＮＭＯＳトランジスタの端子接続を示す回路図である。
【図８】パッド・スイッチの具体的な回路構成の一例を示す図である。
【図９】テスト信号の信号値とスイッチの状態との対応関係を示す表である。
【図１０】本発明によるパッド・スイッチのＰＭＯＳトランジスタの端子接続を示す回路図である。
【図１１】パッド・スイッチの具体的な回路構成の一例を示す図である。
【図１２】パッド・スイッチの構成の更に別の一例を示す図である。
【符号の説明】
【００６１】
２０  半導体記憶装置
２１  パッド
２２  パッド・スイッチ
２３  パッド・スイッチ
２４  テスト回路
２５  内部電源回路
２６  メモリ回路
２７  内部電源配線
３１  ＶＲＥＦ生成器
３２  ＶＢＢ生成器
３３  ＶＰＰ生成器
３５  ＮＭＯＳトランジスタ
５５  ＰＭＯＳトランジスタ
７１  ＮＭＯＳスイッチ回路
７２  ＰＭＯＳスイッチ回路
【図１】
0004751766.tif 000002
【図２】
0004751766.tif 000003
【図３】
0004751766.tif 000004
【図４】
0004751766.tif 000005
【図５】
0004751766.tif 000006
【図６】
0004751766.tif 000007
【図７】
0004751766.tif 000008
【図８】
0004751766.tif 000009
【図９】
0004751766.tif 000010
【図１０】
0004751766.tif 000011
【図１１】
0004751766.tif 000012
【図１２】
0004751766.tif 000013