(57)【特許請求の範囲】
【請求項１】
半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
前記マスクを用いて、前記エッチングされた第１の半導体層をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて前記半導体領域を処理して、前記エッチングされた第２のＩｎＰ半導体層の庇を形成すると共に前記エッチングされた第１の半導体層に側壁を形成する工程と、
前記マスクを除去した後に、少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の前記側壁上に前記側壁が露出しなくなるまでＩｎＰを形成して前記側壁を前記マストランスポートによるＩｎＰで覆う工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を、前記エッチングされた第１の半導体層の前記側壁上の前記マストランスポートによるＩｎＰ上及び前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える、ことを特徴とする方法。
【請求項２】
半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層及び前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、エッチングされた第１の半導体層及びエッチングされた第２のＩｎＰ半導体層を形成する工程と、
前記マスクを除去した後、前記エッチングされた第２のＩｎＰ半導体層に対して前記第１の半導体層を選択的にエッチングして前記第２のＩｎＰ半導体層の庇を形成すると共に前記エッチングされた第１の半導体層に側壁を形成し、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および前記エッチングされた第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上に前記側壁が露出しなくなるまでＩｎＰを形成して、前記エッチングされた第１の半導体層の前記側壁をＩｎＰで覆う工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える、ことを特徴とする方法。
【請求項３】
前記第１の半導体層は、前記第１のＩｎＰ半導体層と前記第２のＩｎＰ半導体層との間に挟まれたＧａＩｎＡｓＰ半導体層である、ことを特徴とする請求項１または請求項２に記載された方法。
【請求項４】
前記エッチングはドライエッチングを用いて行われる、ことを特徴とする請求項１〜請求項３のいずれかに記載された方法。
【請求項５】
半導体発光素子を作製する方法であって、
第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体膜とＩｎＰ半導体膜とから成る超格子構造を有する第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、
回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、
前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、
前記マスクを除去した後に、前記エッチングされた第１の半導体層をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて前記半導体領域を処理し、前記超格子構造を構成する前記ＩｎＰ半導体膜の庇を形成すると共に前記超格子構造を構成する前記第１の半導体膜に側壁を形成する工程と、
少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の前記側壁上に前記側壁が露出しなくなるまでＩｎＰを形成して前記側壁を前記マストランスポートによるＩｎＰで覆う工程と、
前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える、ことを特徴とする方法。
【請求項６】
エッチングされた半導体領域を形成する前記工程では、前記第１のＩｎＰ半導体層は前記マスクを用いて部分的にエッチングされる、ことを特徴とする請求項１〜請求項５のいずれかに記載された方法。
【請求項７】
前記第２の半導体層はＩｎＰ半導体層を含む、ことを特徴とする請求項１〜請求項６のいずれかに記載された方法。
【請求項８】
活性層を形成する工程を更に備え、
前記活性層は、埋め込む前記工程の後に、或いは前記第１のＩｎＰ半導体層を成長するに先立って形成される、ことを特徴とする請求項１〜請求項７のいずれかに記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、半導体レーザのための回折格子の熱変形を防止する製造方法が記載されている。回折格子層の熱変形を防止するために、ＧａＡｓ熱変形防止層を用いる。ＩｎＧａＡｓＰから成る回折格子層上にＩｎＰ保護層およびＧａＡｓ熱変形防止層を形成する。ＩｎＰ保護層はＧａＡｓ熱変形防止層をウエットエッチングから保護するために必要である。回折格子をドライエッチングで形成し、回折格子を選択的にエッチングするエッチング液でダメージ層を除去する。ＧａＡｓは、Ｐを含まないので、ＩｎＰに比べて熱変形しにくい。埋め込み成長前に回折格子層が熱変形しない。ドライエッチング後に、ダメージ層を除去するために回折格子層の選択エッチング（ウェットエッチング）を行う。ＧａＡｓ熱変形防止層はエッチングされない。
【０００３】
特許文献２には、半導体レーザのための回折格子の熱変形を防止する製造方法が記載されている。回折格子のための凹凸の熱変形を防止するために、回折格子の上部に回折格子のＩｎＧａＡｓＰよりも熱変形しやすいｎ型ＩｎＰ層を、後に回折格子の凹部を埋め込むために十分な量を積層する。ｎ型ＩｎＰ層およびＩｎＧａＡｓＰ層をエッチングして、回折格子のための凹凸をＩｎＧａＡｓＰ層に形成する。ＩｎＧａＡｓＰ層の凸部上のＩｎＰ層の熱変形およびマストランスポートを利用して回折格子のための凹部を埋め込む。
【０００４】
特許文献３には、半導体レーザのための回折格子の製造方法が記載されている。エッチングされる半導体とレジストマスクの密着性が弱いので、回折格子のためのエッチングをレジストマスクで行うと、該半導体とレジストマスクとの界面からサイドエッチングが入リやすい。このため、回折格子の形状が不安定となる。この方法では、レジストの替わりにＩｎＰマスクを用いて、回折格子のためのＧａＩｎＡｓＰ層を選択的にエッチングして、回折格子のための凹凸形状を安定化させる。再成長直前のエッチングではＩｎＰマスクを用いるので、レジストが存在せず、再成長表面にレジストによる汚染がない。
【特許文献１】特開２００１−１６８４５５号公報
【特許文献２】特開平０６−２１５７０号公報
【特許文献３】特開平０９−２６０７７５公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、回折格子の埋め込み成長の昇温時および成長時に、ＩｎＰ保護層からのマストランスポートにより回折格子のサイドエッチング部表面にＩｎＰを付着させることができる。また、回折格子のための凹凸はＧａＡｓ熱変形防止層の作用により熱変形しない。しかしながら、ＧａＡｓの格子定数はＩｎＰの格子定数と異なリ、格子不整合による格子欠陥を誘発する。
【０００６】
特許文献２によれば、回折格子の深さ制御がエッチングのみにより制御されているので、回折格子の高さのばらつきが大きい。
【０００７】
特許文献３によれば、回折格子のためのパターンを有するＩｎＧａＡｓＰ上に直接ＩｎＰ埋め込み成長を行うので、ＩｎＧａＡｓＰとＩｎＰの再成長界面に変性層が形成されやすい。この結果、格子不整合を生じさせ、結晶欠陥が発生する。燐化合物の熱変形は考慮されていないので、再成長のための昇温時および再成長時にＩｎＰマスクとともに、回折格子の熱変形が生じ、回折格子の形状ばらつきが発生する。
【０００８】
本発明は、ＧａＡｓ熱変形防止層を用いること無く、エッチングに起因する回折格子の形状ばらつきを低減できると共に回折格子の熱変形を抑制できる、半導体発光素子を作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを用いて、前記エッチングされた第１の半導体層をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて前記半導体領域を処理して、前記エッチングされた第２のＩｎＰ半導体層の庇を形成すると共に前記エッチングされた第１の半導体層に側壁を形成する工程と、（ｅ）前記マスクを除去した後に、少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の前記側壁上に前記側壁が露出しなくなるまでＩｎＰを形成して前記側壁を前記マストランスポートによるＩｎＰで覆う工程と、（ｆ）前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を、前記エッチングされた第１の半導体層の前記側壁上の前記マストランスポートによるＩｎＰ上及び前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。
【００１０】
この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、エッチングされた第１の半導体層の側壁上にマストランスポートによりＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。
【００１１】
本発明の別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、エッチングされた第１の半導体層及びエッチングされた第２のＩｎＰ半導体層を形成する工程と、（ｄ）前記マスクを除去した後、前記エッチングされた第２のＩｎＰ半導体層に対して前記第１の半導体層を選択的にエッチングして前記第２のＩｎＰ半導体層の庇を形成すると共に前記エッチングされた第１の半導体層に側壁を形成し、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および前記エッチングされた第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｅ）少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上に前記側壁が露出しなくなるまでＩｎＰを形成する工程と、（ｆ）前記熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。
【００１２】
この方法によれば、第２のＩｎＰ半導体層をマスクとして、第１の半導体層を選択的にエッチングすることにより、第２のＩｎＰ半導体層が庇状に形成され、この結果、その後のマストランスポート工程において、ＩｎＰ半導体のマストランスポートが起こりやすくなる。
【００１３】
本発明の別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなる第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうちの少なくとも前記半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを除去する工程と、前記マスクを除去した後に、少なくともＰを含む雰囲気において前記半導体領域の熱処理を行って、前記半導体領域内のエッチングされた第１の半導体層の側壁上にＩｎＰを形成する工程と、（ｅ）前記熱処理の後に、前記基板上に第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。
【００１４】
この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、ＰＨ３を含む雰囲気における熱処理により、エッチングされた第１の半導体層の側壁上にＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。
【００１５】
本発明に係る上記の方法では、前記第１の半導体層は、前記第１のＩｎＰ半導体層と前記第２のＩｎＰ半導体層との間に挟まれたＧａＩｎＡｓＰ半導体層である。この方法によれば、ＧａＩｎＡｓＰ半導体の燐組成は、ＩｎＰの燐組成より小さく、高い蒸気圧の燐の組成が小さいので、高温において、ＧａＩｎＡｓＰ半導体は、ＩｎＰ半導体に比べて熱変形し難い。ＧａＩｎＡｓＰ半導体層が第１のＩｎＰ半導体層と第２のＩｎＰ半導体層との間に挟まれているので、第１および第２のＩｎＰ半導体層からのＩｎＰがＧａＩｎＡｓＰ半導体層の側壁に形成される。
【００１６】
本発明の更なる別の側面は、半導体発光素子を作製する方法に係る。この方法は、（ａ）第１のＩｎＰ半導体層、ＩｎＰ半導体とは異なるＩｎＰ半導体より熱変形し難い第１のIII−Ｖ化合物半導体からなる回折格子層のための第１の半導体膜とＩｎＰ半導体膜とから成る超格子構造を有する第１の半導体層および第２のＩｎＰ半導体層を基板上に順に成長する工程と、（ｂ）回折格子のためのマスクを前記第２のＩｎＰ半導体層上に形成する工程と、（ｃ）前記第１のＩｎＰ半導体層、前記第１の半導体層および前記第２のＩｎＰ半導体層のうち少なくとも前記第１の半導体層および前記第２のＩｎＰ半導体層のエッチングを前記マスクを用いて行って、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを有する半導体領域を形成する工程と、（ｄ）前記マスクを除去した後に、前記エッチングされた第１の半導体層をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて前記半導体領域を処理し、前記超格子構造を構成する前記ＩｎＰ半導体膜の庇を形成すると共に前記超格子構造を構成する前記第１の半導体膜に側壁を形成する工程と、（ｅ）少なくとも燐を含む雰囲気においてＩｎＰ半導体のマストランスポートを引き起こすために前記半導体領域の熱処理を行って、前記半導体領域内の前記エッチングされた第１の半導体層の側壁上に前記側壁が露出しなくなるまでＩｎＰを形成して前記側壁を前記マストランスポートによるＩｎＰで覆う工程と、（ｆ）前記熱処理の後に、前記基板上に第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長して、前記半導体領域の前記凹部および前記凸部を埋め込む工程とを備える。
【００１７】
この方法によれば、エッチングにより、ＩｎＰが露出した凹部とエッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部とを形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。また、ＰＨ３を含む雰囲気における熱処理により、エッチングされた第１の半導体膜の側壁上にＩｎＰを形成した後に、半導体領域の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。
【００１８】
本発明に係る上記の方法では、前記エッチングはドライエッチングを用いて行われ、当該方法は、（ｆ）前記マスクを除去した後に、前記熱処理に先立って、第１のIII−Ｖ化合物半導体をＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて、前記エッチングされた半導体領域を処理する工程を更に備えることができる。
【００１９】
この方法によれば、ウエットエッチング可能なエッチャントを用いて、ドライエッチングによる損傷領域をエッチングできる。エッチングにより損傷領域を除去した後に、エッチングされた第１の半導体層の側壁上にＩｎＰを形成することができる。
【００２０】
本発明に係る上記の方法では、エッチングされた半導体領域を形成する前記工程では、前記第１のＩｎＰ半導体層は前記マスクを用いて部分的にエッチングされる。この方法によれば、第１のＩｎＰ半導体層が部分的にエッチングされることにより、該当部分の第１の半導体層を確実に除去できる。
【００２１】
本発明に係る上記の方法では、前記第２の半導体層はＩｎＰ半導体層である。この方法によれば、ＩｎＰからなる第２のIII−Ｖ化合物半導体からなる第２の半導体層を成長しても、回折格子の熱変形の発生が抑制される。
【００２２】
本発明に係る上記の方法は、埋め込む前記工程の後に、活性層を形成する工程を更に備えることができる。また、本発明に係る上記の方法は、前記第１のＩｎＰ半導体層を成長するに先立って、活性層を形成する工程を更に備えることができる。
【００２３】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、ＧａＡｓ熱変形防止層を用いること無く、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。
【発明を実施するための最良の形態】
【００２５】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体発光素子を作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２６】
（第１の実施の形態）
図１（Ａ）、図１（Ｂ）および図１（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図２（Ａ）、図２（Ｂ）および図２（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図３（Ａ）、図３（Ｂ）および図３（Ｃ）は、第１の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図１（Ａ）に示されるように、ｎ型バッファ層１３、ｎ型クラッド層１５、活性領域１７、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３をｎ型半導体基板１１上に順に成長する。この結晶成長は、例えば有機金属気相成長法等を用いて行うことができる。第１の半導体層２１は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなり、例えば、ＧａＩｎＡｓＰ半導体からなることができる。第１のＩｎＰ半導体層１９はｐ型であることが好ましい。第１の半導体層２１はｐ型であることが好ましい。第２のＩｎＰ半導体層２３はｐ型であることが好ましい。活性層に対し、ｎ型基板の反対側にあるこれらの半導体がｐ型であれば、効率よく活性層にキャリアを注入することが可能である。第１のＩｎＰ半導体層１９の厚さは、例えば１５ｎｍ以上ある。また、第１のＩｎＰ半導体層１９の厚さは、例えば２３ｎｍ以下である。第１の半導体層２１の厚さは、例えば４５ｎｍ以上である。また、第１の半導体層２１の厚さは、例えば５５ｎｍ以下である。第２のＩｎＰ半導体層２３の厚さは、例えば１５ｎｍ以上である。また、第２のＩｎＰ半導体層２３の厚さは、例えば２５ｎｍ以下である。なお、活性領域１７は、バルクの半導体層からなることができ、或いは量子井戸構造を有することができる。
【００２７】
次いで、図１（Ｂ）に示されるように、マスク膜２５を第２のＩｎＰ半導体層２３上に形成する。石英マスク２７を用いて回折格子のためのパターンをマスク膜２５に転写する。露光されたマスク膜２５を現像すると、図１（Ｃ）に示されるように、回折格子のためのマスク２９が第２のＩｎＰ半導体層２３上に形成される。マスク膜２５として、上記のようにレジストを用いることができ、或いは、シリコン酸化膜とレジスト膜を積層すると共にフォトリソグラフィを用いて、絶縁物からなるマスクを形成することもできる。また、石英マスク２７を用いることの他、二光束干渉露光法や電子ビーム露光法などの石英マスクを用いない方法でマスク膜２５を形成することもできる。
【００２８】
図２（Ａ）に示されるように、マスク２９を用いて、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３のうち少なくとも第１の半導体層２１および第２のＩｎＰ半導体層２３のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層１９、第１の半導体層２１および第２のＩｎＰ半導体層２３がエッチャント３１に晒されて、半導体領域３３が形成される。半導体領域３３は、第１のＩｎＰ半導体層１９ａ、第１の半導体層２１ａおよび第２のＩｎＰ半導体層２３ａを含む。このエッチングは、ウエットエッチングすることができる。ドライエッチングを用いるときは、ドライエッチング条件としては、例えばＣＨ４／Ｈ２系のガスを用いることができる。ドライエッチングの後に、ドライエッチングのダメージ領域をウエットエッチングにより除去することが好ましい。エッチャント３１或いはエッチング法に依っては、第２のＩｎＰ半導体層２３ａが部分的にエッチングされる。
【００２９】
図２（Ｂ）に示されるように、エッチングが終了した後に、マスク２９を除去する。このエッチングにより、半導体領域３３は、ＩｎＰが露出した凹部３３ａと、エッチングされた第１の半導体層１９ａおよび第２のＩｎＰ半導体層２１ａを含む凸部３３ｂとを有する。この方法によれば、ＩｎＰが露出した凹部３３ａと第１の半導体層２１ａおよび第２のＩｎＰ半導体層２３ａを含む凸部とをエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層２１の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。
【００３０】
次いで、図２（Ｃ）に示されるように、少なくともＰＨ３を含むガスＧ１を熱処理装置に供給する。一実施例では、ガスＧ１は、ＰＨ３およびＨ２を含む。ガスＧ１として、ＰＨ３以外にターシャリーブチルホスフィン（ＴＢＰ）等を用いることができる。熱処理装置として、例えば有機金属気相成長炉３５を用いることができる。少なくとも燐（Ｐ）を含む雰囲気において、半導体領域３３の熱処理を行う。この熱処理は、ＩｎＰ成膜を行うこと無く、好ましくはほぼ一定の温度で行われる。この燐の雰囲気中の熱処理において、半導体領域３３内の第１の半導体層２１ａの側壁２１ｂ上にＩｎＰが形成される。この熱処理において、ＩｎＰ半導体のマストランスポートが引き起こされる。この結果、第１の半導体層２１ａは、第１のＩｎＰ層１９ａおよび第２のＩｎＰ層２３ａからのＩｎＰ半導体のマストランスポートによって、ＩｎＰ半導体領域３７で囲まれる。熱処理の温度の範囲は、例えば摂氏５００度以上摂氏６５０度以下であることが好ましい。また、熱処理の時間は、例えば５分以上３０分以下であることが好ましい。
【００３１】
図３（Ａ）に示されるように、有機金属気相成長炉３５を用いて、熱処理に引き続いて、好ましくは連続的に、半導体基板１１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層３９を成長して、半導体領域２１ａ、３７の凹部および凸部を埋め込む。
【００３２】
この方法によれば、第１の半導体層２１ａの側壁２１ｂ上にマストランスポートによりＩｎＰを形成した後に、半導体領域２１ａ、３７の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。第２の半導体層３９はＩｎＰ半導体層を含む。この方法によれば、ＩｎＰ半導体層を成長しても、回折格子の熱変形の発生が抑制される。この第２のIII−Ｖ化合物半導体層３９は、ｐ導電型を有しており、またクラッド層として機能する。第２のIII−Ｖ化合物半導体層３９の厚さは、半導体領域２１ａ、３７の凸部上において、例えば５００ｎｍ程度であり、また半導体領域２１ａ、３７の凹部の深さの５倍〜２０倍程度であることが好ましい。
【００３３】
必要な場合には、光導波路を提供するために半導体メサの形成、および電流ブロック領域を用いた半導体メサの埋め込みを行うことができる。
【００３４】
この後に、図３（Ｂ）に示されるように、コンタクト層４１を成長する。次いで、図３（Ｃ）に示されるように、ｐ導電型のコンタクト層４１上にアノード電極４３を形成すると共に、半導体基板１３の裏面１３ａにカソード電極４５を形成する。これらの工程により、半導体発光素子４７が形成される。
【００３５】
半導体発光素子４７の一例として、半導体レーザは、下記の
ｎ型半導体基板１１：ｎ型ＩｎＰ基板
バッファ層１３：ｎ型ＩｎＰ半導体、厚さ５００ｎｍ
ｎ型クラッド層１５：ｎ型ＧａＩｎＡｓＰ、厚さ１００ｎｍ
活性領域１７：アンドープＧａＩｎＡｓＰ、厚さ１００ｎｍ
第１のＩｎＰ半導体層１９：キャリア濃度５×１０１７ｃｍ−３
厚さ２０ｎｍ
第１の半導体層２１：ｎ型ＧａＩｎＡｓＰ、厚さ５０ｎｍ
第２のＩｎＰ半導体層２３：キャリア濃度５×１０１７ｃｍ−３
厚さ２０ｎｍ
第２の半導体層３９：ｐ型ＩｎＰ半導体、厚さ８００ｎｍ
コンタクト層４１：ｐ型ＧａＩｎＡｓ半導体、厚さ５００ｎｍ
を含む。
【００３６】
ＧａＩｎＡｓＰ半導体の燐組成は、ＩｎＰの燐組成より小さく、高い蒸気圧の燐の組成が小さいので、高温において、ＧａＩｎＡｓＰ半導体は、ＩｎＰ半導体に比べて熱変形し難い。ＧａＩｎＡｓＰ半導体層が第１のＩｎＰ半導体層と第２のＩｎＰ半導体層との間に挟まれているので、第１および第２のＩｎＰ半導体層の両方からのＩｎＰがＧａＩｎＡｓＰ半導体層の側壁に形成される。
【００３７】
以上説明したように、本発明の実施の形態によれば、ＧａＡｓ熱変形防止層を用いること無いので、格子不整に起因する結晶品質の劣化が無い。また、本発明の実施の形態によれば、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。
【００３８】
また、一変形例の半導体発光素子を作製する方法は、図１（Ａ）および図１（Ｂ）に示される手順に従って、回折格子のためのマスク（例えば、マスク２９）を第２のＩｎＰ半導体層２３上に形成する。次いで、マスク２９を用いて第２のＩｎＰ半導体層（例えば、第２のＩｎＰ半導体層２３）のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層、第１の半導体層および第２のＩｎＰ半導体層のうち少なくとも第２のＩｎＰ半導体層がエッチングされるので、エッチングされた第２のＩｎＰ半導体層が形成される。このエッチングは、ウエットエッチングすることができる。ドライエッチングを用いるときは、ドライエッチング条件としては、例えばＣＨ４／Ｈ２系のガスを用いることができる。
【００３９】
エッチングが終了した後に、マスク２９を除去する。マスクを除去した後、上記エッチングされた第２のＩｎＰ半導体層に対して第１の半導体層を選択的にエッチングする。選択的なエッチングは、第２のＩｎＰ半導体層の半導体および第１の半導体層の半導体に対して適切に選択されたエッチャントを用いて行われる。選択的なエッチングとしては、硝酸等を用いることができる。選択的なエッチングにより、半導体領域（第１の実施の形態の半導体領域３３に相当する）は、ＩｎＰが露出した凹部（例えば凹部３３ａ）と、エッチングされた第１の半導体層および第２のＩｎＰ半導体層を含む凸部（凸部３３ｂ）とを有する。この方法によれば、凹部および凸部をエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層（例えば、第１の半導体層２１）の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。
【００４０】
引き続いて、第１の実施の形態と同様にして、ＩｎＰ半導体のマストランスポートを引き起こすために半導体領域の熱処理を行って、半導体領域内のエッチングされた第１の半導体層の側壁上にＩｎＰを形成する。この熱処理の後に、第２のIII−Ｖ化合物半導体からなる第２の半導体層を前記基板上に成長して、半導体領域の凹部および凸部を埋め込む。
【００４１】
この変形例の方法によれば、第２のＩｎＰ半導体層をマスクとして、第１の半導体層を選択的にエッチングすることにより、第２のＩｎＰ半導体層が庇状に形成され、この結果、その後のマストランスポート工程において、ＩｎＰ半導体のマストランスポートが起こりやすくなる。
【００４２】
（第２の実施の形態）
第１の実施の形態に係る方法では、分布帰還型回折格子を活性領域上に形成する方法を説明したが、本発明に係る方法は、活性領域の形成に先立って分布帰還型回折格子を形成することができる。図４（Ａ）、図４（Ｂ）および図４（Ｃ）は、第２の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図５（Ａ）、図５（Ｂ）および図５（Ｃ）は、第２の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。引き続く説明では、第１の実施の形態に記述が参照されることがあるけれども、第２の実施の形態はこれに限定されるものではない。
【００４３】
図４（Ａ）に示されるように、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３をｎ型半導体基板５１上に順に成長する。必要な場合には、ｎ型半導体基板５１上にｎ型バッファ層を成長することができる。この結晶成長は、第１の実施の形態と同様に、例えば有機金属気相成長法等を用いて行うことができる。本実施例では、第１のＩｎＰ半導体層５９はｎ型クラッド層としても機能する。しかしながら、必要な場合には、第１のＩｎＰ半導体層５９はｎ型クラッド層と別個のものとして提供されることができる。第１の半導体層６１は、ＩｎＰ半導体とは異なる第１のIII−Ｖ化合物半導体からなり、例えば、ＧａＩｎＡｓＰ半導体からなることができる。第１のＩｎＰ半導体層５９はｎ型である。第１の半導体層６１はｎ型である。第２のＩｎＰ半導体層６３はｎ型である。第１のＩｎＰ半導体層５９の厚さは、例えば１５ｎｍ以上２５ｎｍ以下である。第１の半導体層６１の厚さは、例えば４５ｎｍ以上５５ｎｍ以下である。第２のＩｎＰ半導体層６３の厚さは、例えば１５ｎｍ以上２５ｎｍ以下である。
【００４４】
次いで、図４（Ｂ）に示されるように、第１の実施の形態と同様に、レジストといったマスク膜６５を第２のＩｎＰ半導体層６３上に形成する。露光されたマスク膜６５を現像すると、図４（Ｃ）に示されるように、回折格子のためのマスク６９が第２のＩｎＰ半導体層６３上に形成される。
【００４５】
図５（Ａ）に示されるように、マスク６９を用いて、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３のうち少なくとも第１の半導体層６１および第２のＩｎＰ半導体層６３のエッチングを行う。このエッチングにより、第１のＩｎＰ半導体層５９、第１の半導体層６１および第２のＩｎＰ半導体層６３がエッチャント７１に晒されて、半導体領域７３が形成される。半導体領域７３は、第１のＩｎＰ半導体層５９ａ、第１の半導体層６１ａおよび第２のＩｎＰ半導体層６３ａを含む。このエッチングは、例えば第１の実施の形態の条件を用いて行うことができる。
【００４６】
図５（Ｂ）に示されるように、エッチングが終了した後に、マスク６９を除去する。このエッチングにより、半導体領域７３は、ＩｎＰが露出した凹部７３ａと、エッチングされた第１の半導体層５９ａおよび第２のＩｎＰ半導体層５１ａを含む凸部７３ｂとを有する。この方法によれば、ＩｎＰが露出した凹部７３ａと第１の半導体層６１ａおよび第２のＩｎＰ半導体層６３ａを含む凸部７３ｂとをエッチングにより形成するので、回折格子の厚みがエッチングにより決定されず、第１の半導体層６１の厚みにより決定される。これ故に、エッチングによる回折格子の形状ばらつきが小さい。
【００４７】
次いで、図５（Ｃ）に示されるように、第１の実施の形態と同様に、少なくともＰＨ３を含むガスＧ１を有機金属気相成長炉７５に供給する。一実施例では、ガスＧ１は、ＰＨ３およびＨ２を含む。少なくともＰＨ３を含む雰囲気において、第１の実施の形態と同様に、半導体領域７３の熱処理を行う。ＩｎＰの成膜を行うこと無く、この熱処理は、好ましくはほぼ一定の温度で行われる。熱処理時間は、１０分程度である。この燐の雰囲気中の熱処理において、半導体領域７３内の第１の半導体層６１ａの側壁６１ｂ上にＩｎＰが形成される。この熱処理において、ＩｎＰ半導体のマストランスポートが引き起こされる。この結果、第１の半導体層６１ａは、第１のＩｎＰ層５９ａおよび第２のＩｎＰ層６３ａの両方からのＩｎＰ半導体のマストランスポートによって、ＩｎＰ半導体領域７７で囲まれる。熱処理に引き続いて、好適には連続的に、有機金属気相成長炉を用いて半導体基板５１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層７９を成長して、半導体領域６１ａ、７７の凹部および凸部を埋め込む。
【００４８】
この方法によれば、第１の半導体層６１ａの側壁６１ｂ上にマストランスポートによりＩｎＰを形成した後に、半導体領域６１ａ、７７の凹部および凸部を埋め込むので、回折格子の熱変形が小さい。第２の半導体層７９は、例えばＩｎＰ半導体からなる。この方法によれば、ＩｎＰ半導体層を成長しても、回折格子の熱変形の発生が抑制される。この第２のIII−Ｖ化合物半導体層７９は、ｎ導電型あるいはアンドープである。第２のIII−Ｖ化合物半導体層７９の厚さは、半導体領域６１ａ、７７の凸部上において、例えば５００ｎｍ程度であり、また半導体領域６１ａ、７７の凹部の深さの５倍〜２０倍程度であることが好ましい。第２のIII−Ｖ化合物半導体層７９がＩｎＰから成れば、回折格子のための凹凸を埋め込むために好適である。
【００４９】
引き続いて、活性層８１、ｐ型クラッド層８３およびコンタクト層８５を形成すると共に、アノード電極８７およびカソード電極８９を形成することができる。これらの形成は、第１の実施の形態の条件と同一或いは類似の条件を用いることができる。
【００５０】
以上説明したように、本発明の実施の形態によれば、ＧａＡｓ熱変形防止層を用いること無いので、格子不整に起因する結晶品質の劣化が無い。また、本発明の実施の形態によれば、エッチングに起因する回折格子の形状ばらつきを低減できると共に、回折格子の熱変形を抑制できる。
【００５１】
（第３の実施の形態）
図６（Ａ）、図６（Ｂ）および図６（Ｃ）は、第３の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。図７（Ａ）、図７（Ｂ）および図７（Ｃ）は、第３の実施の形態に係る半導体発光素子を作製する方法を説明するための図面でである。
【００５２】
図６（Ａ）に示されるように、ｎ型バッファ層１３、ｎ型クラッド層１５、活性領域１７、第１のＩｎＰ半導体層９１、第１の半導体層９３および第２のＩｎＰ半導体層９５をｎ型半導体基板１１上に順に成長する。マスク９７として、フォトリソグラフィによりパターン形成されたレジスト９９を用いて、絶縁物からなるマスクを形成している。絶縁物の一例として、シリコン酸化膜がある。
【００５３】
図６（Ｂ）に示されるように、ドライエッチングにより、第１のＩｎＰ半導体層９１および第１の半導体層９３にパターン形成すると共に、第２のＩｎＰ半導体層９５を部分的にエッチングして、エッチングされた第１のＩｎＰ半導体層９１ａ、第１の半導体層９３ａおよび第２のＩｎＰ半導体層９５ａを形成する。
【００５４】
図６（Ｃ）に示されるように、第１のIII−Ｖ化合物半導体層９３ａをＩｎＰ半導体に対して選択的にウエットエッチング可能なエッチャントを用いて、エッチングされた半導体領域９１ａ、９３ａ、９５ａを処理する。この処理により、第１の半導体層９３ａが選択的にエッチングされて、第１の半導体層９３ｂが形成される。このエッチングにより、第１の半導体層９３ａの側面が選択的エッチングにより後退して、第２のＩｎＰ半導体層９５ａおよびマスク９７の庇が形成される。
【００５５】
図７（Ａ）に示されるように、絶縁部のマスク９７を除去する。この後に、少なくともＰＨ３を含む雰囲気中において熱処理して、第１のＩｎＰ半導体層９１ａおよび第２のＩｎＰ半導体層９５ａのＩｎＰのマストランスポートを引き起こす。この熱処理により、図７（Ｂ）に示されるように、第１の半導体層９３ｂは、ＩｎＰ半導体領域１０１により囲まれる。この方法によれば、ウエットエッチング可能なエッチャントを用いて、ドライエッチングによる損傷領域をエッチングできる。エッチングにより損傷領域を除去した後に、エッチングされた第１の半導体層の側壁上にＩｎＰを形成することができる。
【００５６】
図７（Ｃ）に示されるように、有機金属気相成長炉を用いて、熱処理に引き続いて、好ましくは連続的に、半導体基板１１上に第２のIII−Ｖ化合物半導体からなる第２の半導体層１０３を成長して、半導体領域９３ｂ、１０１の凹部および凸部を埋め込む。
【００５７】
本実施の形態では、回折格子の形成に先立って活性層１７が形成されているけれども、回折格子の形成の後に、活性層を形成することもできる。
【００５８】
（実施例）
ＩｎＰ基板上に、ｎ−ＩｎＰバッファ層、ｎ−ＧａＩｎＡｓＰクラッド層、ＧａＩｎＡｓＰ活性層、ｐ−ＩｎＰバリア層、ｐ−ＧａＩｎＡｓＰ回折格子層、ｐ−ＩｎＰキャップ層を順に堆積する。レジストを塗布し、フォトリソグラフィ法でマスクを形成する。このマスクを用いてドライエッチング法により、ｐ−ＩｎＰバリア層に到達するまで、上記半導体層のエッチングを行う。次いで、レジストマスクを除去する。加工されたＧａＩｎＡｓＰ層の選択的ウエットエッチングを行って、ドライエッチングのダメージを除去する。このウエットエッチングにおいて、ＧａＩｎＡｓＰ層のエッチングがＩｎＰのエッチングに比べて速くすすみ、ＧａＩｎＡｓＰ層がサイドエッチングされる。ＩｎＰを用いて回折格子のための凹凸を埋め込むに先だって、有機金属気相成長炉内でＰＨ３およびＨ２を含む減圧雰囲気中において摂氏６００度において２０分程度保持する。この温度では、回折格子のためのＧａＩｎＡｓＰ層が熱変形せず、このＧａＩｎＡｓＰ層の上下のＩｎＰ層のみが熱変形する。つまり、マストランスポートが引き起こされて、回折格子のためのＧａＩｎＡｓＰ層の側面がマストランスポートによるＩｎＰで覆われる。該ＧａＩｎＡｓＰ層の側面がＩｎＰで覆われた後に、ｐ−ＩｎＰの再成長を行って、回折格子の凹凸を埋め込んで平坦化される。次いで、ｐ−ＧａＩｎＡｓコンタクト層を成長する。この後に、有機金属気相成長炉からエピタキシャル基板を取り出して、半導体レーザを作製するための加工を行う。これらの半導体レーザの特性を測定した結果によれば、回折格子と活性層との結合係数のばらつきが減少されると共に、歩留まりが向上された。
【００５９】
（第４の実施の形態）
図８（Ａ）に示されるように、第１のＩｎＰ半導体層１１１と第２のＩｎＰ半導体層１１３の間に挟まれた回折格子のための半導体領域１１５は、ＩｎＰ半導体層１１７とＧａＩｎＡｓＰ半導体層１１９とから成る超格子構造を有する。第２のＩｎＰ半導体層１１３上には、マスク１２１が形成されている。上記の実施の形態と同様に、第１のＩｎＰ半導体層１１１、半導体領域１１５および第２のＩｎＰ半導体層１１３をエッチングして、図８（Ｂ）に示されるように、第１のＩｎＰ半導体層１１１ａ、半導体領域１１５ａ（ＩｎＰ半導体層１１７ａおよびＧａＩｎＡｓＰ半導体層１１９ａ）および第２のＩｎＰ半導体層１１３ａを形成する。次いで、ＧａＩｎＡｓＰ半導体層１１９ａを選択的にエッチングして、図８（Ｃ）に示されるように、ＧａＩｎＡｓＰ半導体層１１９ａにサイドエッチを生じさせてＧａＩｎＡｓＰ半導体層１１９ｂを形成する。この後に、ＩｎＰのマストランスポートのための熱処理を行って、図９（Ａ）に示されるように、第１のＩｎＰ半導体層１１１ａ、ＩｎＰ半導体層１１７ａおよび第２のＩｎＰ半導体層１１３ａからのＩｎＰをＧａＩｎＡｓＰ半導体層１１９ｂの側壁１１９ｃに形成する。続けて、図９（Ｂ）に示されるように、ＩｎＰ層の再成長を行う。超格子構造を用いると、短時間でＧａＩｎＡｓＰ半導体層１１９ｂの表面をＩｎＰで覆うことができる。
【００６０】
以上説明したように、回折格子のための半導体部、例えばＧａＩｎＡｓＰの厚さが、エッチングの制御性ではなく、エピタキシャルの膜厚の制御性に依存することになるので、回折格子の加工精度が増す。この結果、半導体発光素子の特性のばらつきも小さくなる。
【００６１】
また、マストランスポートによりＩｎＰが、回折格子のための半導体領域の側壁を覆うので、後の結晶成長において、回折格子のための半導体領域が露出されない。後の結晶は、ＩｎＰ領域上に成長される。このため、後の結晶に起因する結晶欠陥の発生を抑制することができる。
【００６２】
さらに、回折格子のための半導体層が、マストランスポートが生じやすいＩｎＰの半導体層によって挟まれているので、これらのＩｎＰ半導体層からのＩｎＰが、回折格子のための半導体領域を短時間で覆うことができる。このため、再成長までの時間が短縮されて、回折格子のための半導体領域の熱変形が起こりにくい。
【００６３】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００６４】
【図１】図１（Ａ）は、エピタキシャル層を成長する工程を示す図面でである。図１（Ｂ）は、マスクを形成するための露光の工程を示す図面でである。図１（Ｃ）は、マスクを形成する工程を示す図面でである。
【図２】図２（Ａ）は、回折格子のためのマスクを用いて、エピタキシャル層をエッチングする工程を示す図面である。図２（Ｂ）は、回折格子のための凹凸を半導体領域に形成する工程を示す図面である。図２（Ｃ）は、マストランスポートを生じさせる工程を示す図面である。
【図３】図３（Ａ）は、再成長の工程を示す図面である。図３（Ｂ）は、コンタクト層を成長する工程を示す図面である。図３（Ｃ）は、電極を形成する工程を示す図面である。
【図４】図４（Ａ）は、エピタキシャル層を成長する工程を示す図面でである。図４（Ｂ）は、マスクを形成するための露光の工程を示す図面でである。図４（Ｃ）は、マスクを形成する工程を示す図面でである。
【図５】図５（Ａ）は、回折格子のためのマスクを用いて、エピタキシャル層をエッチングする工程を示す図面である。図５（Ｂ）は、回折格子のための凹凸を半導体領域に形成する工程を示す図面である。図５（Ｃ）は、マストランスポートを生じさせる工程および該工程以降の工程を示す図面である。
【図６】図６（Ａ）は、マスクを形成する工程を示す図面でである。図６（Ｂ）は、回折格子のためのマスクを用いて、エピタキシャル層をドライエッチングする工程を示す図面である。図６（Ｃ）は、回折格子のためのマスクを用いて、エピタキシャル層をウエットエッチングする工程を示す図面である。
【図７】図７（Ａ）は、回折格子のためのマスクを除去する工程を示す図面である。図７（Ｂ）は、マストランスポートを生じさせる工程を示す図面である。図７（Ｃ）は、再成長の工程を示す図面である。
【図８】図８（Ａ）〜図８（Ｃ）は、超格子構造の回折格子を作製する工程を示す図面である。
【図９】図９（Ａ）および図９（Ｂ）は、超格子構造の回折格子を作製する工程を示す図面である。
【符号の説明】
【００６５】
１１…ｎ型半導体基板、１３…ｎ型バッファ層、１５…ｎ型クラッド層、１７…活性領域、１９…第１のＩｎＰ半導体層、１９ａ…第１のＩｎＰ半導体層、２１…第１の半導体層、２１ａ…第１の半導体層、２１ｂ…第１の半導体層側壁、２３…第２のＩｎＰ半導体層、２３ａ…第２のＩｎＰ半導体層、２５…マスク膜、２９…マスク、３１…エッチャント、３３…半導体領域、３５…有機金属気相成長炉、３３ａ…凹部、３３ｂ…凸部、３７…ＩｎＰ半導体領域、３９…第２の半導体層、４１…コンタクト層、５１…ｎ型半導体基板、５９…第１のＩｎＰ半導体層、５９ａ…第１のＩｎＰ半導体層、６１…第１の半導体層、６１ａ…第１の半導体層、６１ｂ…第１の半導体層側壁、６３…第２のＩｎＰ半導体層、６３ａ…第２のＩｎＰ半導体層、７３…半導体領域、７３ａ…凹部、７３ｂ…凸部、７７…ＩｎＰ半導体領域、８１…活性層、８３…ｐ型クラッド層、８５…コンタクト層、９１…第１のＩｎＰ半導体層、９１ａ…第１のＩｎＰ半導体層、９３…第１の半導体層、９３ａ…第１の半導体層、９５…第２のＩｎＰ半導体層、９５ａ…第２のＩｎＰ半導体層、９７…マスク、１０３…第２の半導体層、１１１…第１のＩｎＰ半導体層、１１１ａ…第１のＩｎＰ半導体層、１１３…第２のＩｎＰ半導体層、１１５…半導体領域、１１５ａ…半導体領域、１１７…ＩｎＰ半導体層、１１７ａ…ＩｎＰ半導体層、１１９…ＧａＩｎＡｓＰ半導体層、１１９ａ…ＧａＩｎＡｓＰ半導体層、１１９ｂ…ＧａＩｎＡｓＰ半導体層、１１９ｃ…ＧａＩｎＡｓＰ半導体層側壁
【図１】
0004751124.tif 000002
【図２】
0004751124.tif 000003
【図３】
0004751124.tif 000004
【図４】
0004751124.tif 000005
【図５】
0004751124.tif 000006
【図６】
0004751124.tif 000007
【図７】
0004751124.tif 000008
【図８】
0004751124.tif 000009
【図９】
0004751124.tif 000010