(57)【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、
前記パルス遅延回路での前記パルス信号の周回数をカウントする周回数カウンタと、
予め設定されたサンプリング周期を有するサンプリングクロックに従って、前記パルス遅延回路及び前記周回数カウンタの出力をラッチすることにより、前記パルス遅延回路内での前記パルス信号の位置及び周回数を特定し、前記パルス遅延回路の起動後、前記サンプリングクロックによって規定されるサンプリングタイミングまでの間に、前記パルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する符号化回路と、
前記サンプリングタイミング毎に、前記パルス遅延回路での前記パルス信号の周回周期以上かつ前記サンプリング周期未満の長さに設定された休止期間の間だけ前記パルス遅延回路の動作を禁止した後、前記パルス遅延回路を起動するための起動制御信号、及び、前記休止期間中に前記周回数カウンタを初期化するための初期化信号を生成する制御信号生成手段と、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記符号化回路は、
前記遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）をシフト時間として、前記制御信号生成手段が生成した起動制御信号に基づいて、前記シフト時間ずつ互いの位相が異なるｎ個の個別起動制御信号を生成するシフト回路と、
前記シフト回路が生成した前記個別起動制御信号のいずれか一つと前記サンプリングクロックとに基づいて、前記シフト時間ずつ長さの異なる測定時間の間に、前記パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路と、
前記パルス位置数値化回路にて得られた数値データを加算し、その加算結果を、Ａ／Ｄ変換データとして出力する加算回路と、
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路、前記パルス遅延回路での前記パルス信号の周回数をカウントする周回数カウンタ、予め設定されたサンプリング周期を有するサンプリングクロックに従って、前記パルス遅延回路及び前記周回数カウンタの出力をラッチすることにより、前記パルス遅延回路内での前記パルス信号の位置及び周回数を特定し、前記パルス遅延回路の起動後、前記サンプリングクロックによって規定されるサンプリングタイミングまでの間に、前記パルス信号が通過した遅延ユニットの段数に対応する数値データを出力する符号化回路からなるｎ（ｎは２以上の整数）個のコア部と、
前記コア部が出力する数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する加算回路と、
前記サンプリングタイミング毎に、前記遅延ユニットの遅延時間の１／ｎずつ異なったタイミングで、前記パルス遅延回路での前記パルス信号の周回周期以上かつ前記サンプリング周期未満の長さに設定された休止期間の間だけ前記パルス遅延回路の動作を禁止した後、各パルス遅延回路を起動するためのｎ個の起動制御信号を生成すると共に、前記サンプリングタイミングから前記休止期間が終了するまでの間に、前記周回数カウンタを初期化するための初期化信号を生成する制御信号生成手段と、
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項４】
前記制御信号生成手段は、
前記サンプリングクロックを前記休止期間分だけ遅延させる遅延回路、及び前記遅延回
路の入力及び出力を論理演算する論理ゲート回路を用いて構成され、前記サンプリングタイミングとして使用する前記サンプリングクロックのエッジを検出するエッジ検出回路を備え、
前記エッジ検出回路の出力に基づいて、前記起動制御信号及び初期化信号を生成することを特徴とする請求項１ないし請求項３のいずれかに記載のＡ／Ｄ変換回路。
【請求項５】
前記遅延回路は、前記パルス遅延回路を構成する遅延ユニットと同等の遅延特性を有する遅延ユニットを複数段直列接続することにより構成されていることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項６】
前記遅延回路は、前記パルス遅延回路よりも多くの遅延ユニットにより構成されていることを特徴とする請求項４又は請求項５に記載のＡ／Ｄ変換回路。
【請求項７】
前記遅延回路の電源電圧は、前記アナログ入力信号の電圧レベル以下に設定されていることを特徴とする請求項４ないし請求項６のいずれかに記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力するＴＡＤ方式のＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来より、全ての部分がデジタル回路により構成されたＴＡＤ方式のＡ／Ｄ変換回路が各種提案されている。
その一つとして、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数段直列接続したストレートディレイラインからなるパルス遅延回路を用いて構成され、パルス遅延回路内でのパルス信号の位置に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するものが知られている（例えば、特許文献１参照。）。
【０００３】
また、回路規模を縮小するために、ストレートディレイラインからなるパルス遅延回路の代わりに、遅延ユニットを複数段リング状に接続したリングディレイラインからなるパルス遅延回路と、パルス遅延回路を周回するパルス信号の周回数をカウントする周回数カウンタと用いて構成され、パルス遅延回路内でのパルス信号の位置及び周回数に基づいて、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するものも知られている（例えば、特許文献２参照。）。
【０００４】
更に、特許文献１，２に記載のパルス遅延回路を用いて、遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）ずつ長さの異なる測定時間の間に、パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路を用いて構成され、これら各パルス位置数値化回路にて得られた数値データを加算した結果をＡ／Ｄ変換データとして出力することにより、高速化，高分解能化を図ったものも知られている（例えば、特許文献２，３参照。）。
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００４−７３８５号公報
【特許文献３】特開２００４−３５７０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載のＡ／Ｄ変換回路では、パルス遅延回路の起動タイミングやパルス遅延回路の出力のラッチタイミングを規定する制御信号を、システムクロック（サンプリングクロック）をカウンタでカウントし、そのカウント値をデコードすることで生成している。なお、一般にシステムクロックの周期は、デジタル回路が安定動作するような長さに設定されている。
【０００６】
つまり、特許文献１に記載のＡ／Ｄ変換回路では、これらのタイミングをシステムクロックの整数倍でしか制御することができないため、連続的にＡ／Ｄ変換を実行する場合に、パルス遅延回路の動作間隔が、少なくともシステムクロックの一周期分開くことになり、高速な連続動作を行うことができないという問題があった。
【０００７】
一方、特許文献２，３に記載のＡ／Ｄ変換回路１００では、高速な連続動作を可能とするために、図２０に示すように、パルス遅延回路１０１の出力及び周回数カウンタ１０３の出力に基づいて生成された数値データを保持するラッチ回路１１０と、ラッチ回路１１０に保持された前回の数値データＤＴn-1 を今回の数値データＤＴn から減算する減算回路１１２とが設けられ、この減算結果をＡ／Ｄ変換データＤＴとしている。
【０００８】
このように、特許文献２，３に記載のＡ／Ｄ変換回路１００では、回路規模の大きい減算回路１１２と前回の数値データを記憶するラッチ回路１１０とが必要となるため、回路規模が大型化してしまうという問題があった。
【０００９】
そこで本発明は、上記問題点を解決するために、ＴＡＤ方式のＡ／Ｄ変換回路において、パルス遅延回路を再起動するまでの待ち時間を短縮して高速な連続動作を可能とすることを第１の目的とし、更には、高速な連続動作を可能としつつ回路規模を削減することを第２の目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するためになされた請求項１に記載のＡ／Ｄ変換回路は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを、複数段直列接続してなるパルス遅延回路と、そのパルス遅延回路でのパルス信号の周回数をカウントする周回数カウンタとを備えている。
【００１１】
そして、符号化回路が、予め設定されたサンプリング周期を有するサンプリングクロックに従って、パルス遅延回路及び周回数カウンタの出力をラッチすることにより、パルス遅延回路内でのパルス信号の位置及び周回数を特定し、パルス遅延回路の起動後、サンプリングクロックによって規定されるサンプリングタイミングまでの間に、パルス信号が通過した遅延ユニットの段数に対応する数値データをＡ／Ｄ変換データとして出力する。
【００１２】
また、制御信号生成手段が、サンプリングタイミング毎に、パルス遅延回路でのパルス信号の周回周期以上かつサンプリング周期未満の長さに設定された休止期間の間だけパルス遅延回路の動作を禁止した後、前記パルス遅延回路を起動するための起動制御信号、及び、休止期間中に前記周回数カウンタを初期化するための初期化信号を生成する。
【００１３】
なお、パルス遅延回路の動作を禁止する具体的な方法としては、例えば、パルス遅延回路内にてパルス信号が周回できないようにしてもよいし、パルス遅延回路全体をリセットしてもよい。特に、前者の場合、休止期間をパルス信号の周回周期以上とすることにより、パルス遅延回路は簡単かつ確実に初期化される。
【００１４】
このように構成された本発明のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路及び周回数カウンタを初期化するため、符号化回路が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。その結果、従来装置（特許文献２，３）にある前回の数値データとの差分を求めるための構成（レジスタ及び減算回路）を設ける必要がないため、回路規模を大幅に削減することができる。更に、Ａ／Ｄ変換回路をＬＳＩ化した場合には、チップ上の回路占有面積、ひいてはＬＳＩのコストを低減することができる。
【００１５】
また、本発明のＡ／Ｄ変換回路によれば、休止期間がサンプリング周期より短く設定され、サンプリング周期から休止期間を除いた期間だけパルス遅延回路を作動させているため、サンプリング周期毎にＡ／Ｄ変換結果を確実に得ることができ、高速な連続動作を実現することができる。
【００１６】
なお、休止期間は、パルス信号の周回周期以上の長さで可能な限り短くすることが望ましく、周回周期と同じ長さとすることが最も望ましい。つまり、サンプリング期間内でのデッドタイム（Ａ／Ｄ変換動作をしない期間）となる休止期間を短くするほど、サンプリング期間内の時間が有効利用されることになり、Ａ／Ｄ変換の分解能も向上させることができるためである。なお、休止期間の長さの上限の目安としては、サンプリング期間の１／５以下とすることが望ましい。
【００１７】
なお、符号化回路は、請求項２に記載のように、遅延ユニットの遅延時間の１／ｎ（ｎは２以上の整数）をシフト時間として、制御信号生成手段が生成した起動制御信号に基づいて、シフト時間ずつ互いの位相が異なるｎ個の個別起動制御信号を生成するシフト回路と、シフト回路が生成した個別起動制御信号のいずれか一つとサンプリングクロックとに基づいて、シフト時間ずつ長さの異なる測定時間の間に、パルス信号が通過した遅延ユニットの段数に対応する数値データをそれぞれ生成するｎ個のパルス位置数値化回路と、パルス位置数値化回路にて得られた数値データを加算し、その加算結果を、Ａ／Ｄ変換データとして出力する加算回路とにより構成されていてもよい。
【００１８】
このように構成された本発明のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換データの分解能が、各パルス位置数値回路にて得られる数値データの分解能よりｌｏｇ2 ｎビットだけ向上したものとなり、より高分解能なＡ／Ｄ変換結果を提供することができる。
【００１９】
次に、請求項３に記載のＡ／Ｄ変換装置では、請求項１に記載のものと同様のパルス遅延回路，周回数カウンタ，符号化回路からなるｎ個のコア部を備えており、加算回路が、これらコア部にて得られた数値データを加算し、その加算結果をＡ／Ｄ変換データとして出力する。
【００２０】
そして、制御信号生成手段は、サンプリングタイミング毎に、遅延ユニットの遅延時間の１／ｎずつ異なったタイミングで、パルス遅延回路でのパルス信号の周回周期以上かつサンプリング周期未満の長さに設定された休止期間の間だけパルス遅延回路の動作を禁止した後、各パルス遅延回路を起動するためのｎ個の起動制御信号を生成すると共に、サンプリングタイミングから休止期間が終了するまでの間に、周回数カウンタを初期化するための初期化信号を生成する。
【００２１】
このように構成された本発明のＡ／Ｄ変換回路によれば、請求項１に記載のＡ／Ｄ変換回路と同様に、Ａ／Ｄ変換を実行する毎に挿入される休止期間にてパルス遅延回路及び周回数カウンタが初期化されると共に、休止期間がサンプリング周期より短く設定され、サンプリング周期から休止期間を除いた期間だけパルス遅延回路を作動させているため、請求項１に記載のＡ／Ｄ変換回路と同様の効果を得ることができる。
【００２２】
また、本発明のＡ／Ｄ変換回路によれば、各コア部にて得られた数値データを加算したものをＡ／Ｄ変換データとしているため、請求項２に記載のＡ／Ｄ変換回路と同様の効果を得ることができる。
【００２３】
ところで、制御信号生成手段は、例えば、請求項４に記載のように、サンプリングクロックを休止期間分だけ遅延させる遅延回路、及び遅延回路の入力及び出力を論理演算する論理ゲート回路を用いて構成され、サンプリングタイミングとして使用するサンプリングクロックのエッジを検出するエッジ検出回路を備え、そのエッジ検出回路の出力に基づいて、起動制御信号及び初期化信号を生成するように構成することができる。
【００２４】
この場合、遅延回路は、請求項５に記載のように、パルス遅延回路を構成する遅延ユニットと同等の遅延特性を有する遅延ユニットを複数段直列接続することにより構成されていること、また、請求項６に記載のように、パルス遅延回路よりも多くの遅延ユニットにより構成されていることが望ましい。更に、遅延回路の電源電圧は、請求項７に記載のように、アナログ入力信号の電圧レベル以下に設定されていることが望ましい。
【００２５】
つまり、遅延回路が、パルス遅延回路を構成する遅延ユニットと同等の遅延特性を有する遅延ユニットで構成されていれば、遅延回路の電源電圧としてアナログ入力信号を用いた場合に、遅延回路での遅延時間は、パルス遅延回路におけるパルス信号の周回周期と同じ遅延時間となる。
【００２６】
このため、遅延回路を構成する遅延ユニットの段数をパルス遅延回路より多くしたり（請求項６）、遅延回路を構成する各遅延ユニットでの遅延が、パルス遅延回路を構成する各遅延ユニットでの遅延より大きくなるように、遅延回路の電源電圧を設定したり（請求項７）することで、パルス遅延回路におけるパルス信号の周回周期以上の遅延時間、ひいては休止期間を確保することができる。
【００２７】
なお、遅延回路の電源電圧として、具体的には、アナログ入力信号の許容最低電圧レベル以下の一定電圧を用いてもよいし、アナログ入力信号を分圧することでアナログ入力信号の電圧レベル以下としたものを用いてもよい。
【発明を実施するための最良の形態】
【００４９】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。
【００５０】
図１に示すように、Ａ／Ｄ変換回路１は、動作制御信号ＲＲによって発生するパルス信号を所定の遅延時間だけ遅延させて出力するＭ（Ｍは正の偶数）個の遅延ユニットＤＵをリング状に連結することによりパルス信号を周回させることができるリングディレイライン（ＲＤＬ）として構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号の通過位置を検出（ラッチ）し、その検出結果を、パルス信号が通過した遅延ユニットＤＵが先頭から何段目にあるかを表すＭ（＝２a ，ａは正整数）ビットのデジタルデータに変換して出力するラッチ＆エンコーダ１１とを備えている。なお、図中において（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示す。
【００５１】
また、Ａ／Ｄ変換回路１は、パルス遅延回路１０の最終段の遅延ユニットＤＵの出力（周回クロック）に従ってカウント動作するｂ（ｂは正整数）ビットの同期式カウンタからなる周回数カウンタ１３と、周回数カウンタ１３によるカウント値をサンプリングクロックＣＫＳの立ち上がりタイミングでラッチするラッチ回路１４と、サンプリングクロックＣＫＳに基づいて、パルス遅延回路１０を動作させるための動作制御信号ＲＲ、及び周回数カウンタ１３をリセットするためのカウンタ初期化信号ＲＣを生成する制御信号生成回路１５とを備えている。
【００５２】
このうち、パルス遅延回路１０を構成する各遅延ユニットＤＵは、ＣＭＯＳインバータゲート回路を２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。但し、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成されている。
【００５３】
そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、パルス遅延回路１０は、図示しないが、パルス遅延回路１０内にパルス信号が存在しない時に、最終段の遅延ユニットＤＵの出力端子に接続された入力端子の信号レベルをハイレベルに保持するように構成されている。このようなパルス遅延回路１０の具体的な構成は、例えば、特開平６−２１６７２１号等に詳述されているため、ここではその詳細についての説明を省略する。
【００５４】
また、各遅延ユニットＤＵには、バッファ回路１２を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されており、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに応じて変化するように構成されている。つまり、予め設定された一定時間内にパルス信号が通過する遅延ユニットＤＵの段数は、入力電圧Ｖｉｎの電圧レベルに比例して変化する。
【００５５】
次に、制御信号生成回路１５は、サンプリングクロックＣＫＳを遅延時間ＴＲだけ遅延させる遅延回路１６と、遅延回路の出力を反転させるインバータ回路１７と、サンプリングクロックＣＫＳ及びインバータ回路１７の出力がいずれもがハイレベルの時に出力がローレベルとなるＮＡＮＤ回路１８と、ＮＡＮＤ回路１８の出力を反転させるインバータ回路１９とからなる。
【００５６】
そして、ＮＡＮＤ回路１８の出力、即ち、サンプリングクロックＣＫＳの立ち上がりエッジから遅延回路１６での遅延時間ＴＲの間だけロウレベルとなり、それ以外の期間はハイレベルとなる信号を、動作制御信号ＲＲとしてパルス遅延回路１０に供給し、インバータ回路１９の出力、即ち、サンプリングクロックＣＫＳの立ち上がりエッジから遅延回路１６での遅延時間ＴＲの間だけハイレベルとなり、それ以外の期間はロウレベルとなる信号を、カウンタ初期化信号ＲＣとして周回数カウンタ１３に供給するように構成されている（図３参照）。
【００５７】
なお、遅延回路１６は、図２（ａ）に示すように、パルス遅延回路１０を構成する遅延ユニットＤＵと同じ特性を有する遅延ユニットＤＵを、パルス遅延回路１０と同数だけ直列接続してなる主遅延部１６ａと、同様に遅延ユニットＤＵを複数段直列接続してなる付加遅延部１６ｂと、各遅延ユニットＤＵを駆動する駆動電圧ＶＤＤＣを発生させる遅延回路駆動電圧発生回路１６ｃとからなる。
【００５８】
なお、駆動電圧ＶＤＤＣは、図２（ｂ）に示すように、Ａ／Ｄ変換回路１がＡ／Ｄ変換可能な入力電圧Ｖｉｎの許容電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）の下限電圧レベルＶｍｉｎ以下の大きさに設定されている。
【００５９】
つまり、遅延回路１６を構成する遅延ユニットＤＵは、パルス遅延回路１０を構成する遅延ユニットＤＵより低い電圧で駆動されるため、より大きな遅延を発生させることになる。その結果、主遅延部１６ａ全体の遅延時間は、パルス遅延回路１０をパルス信号が１回だけ周回するのに要する時間（以下、周回遅延時間とよぶ）より大きなものとなる。
【００６０】
なお、付加遅延部１６ｂは、遅延回路１６での遅延時間ＴＲが周回遅延時間より確実に大きくするためのマージンを付加するものであり、省略してもよい。但し、駆動電圧ＶＤＤＣを入力電圧Ｖｉｎとした場合には、付加遅延部１６ｂは必須となる。
【００６１】
このように構成されたＡ／Ｄ変換回路１では、動作制御信号ＲＲがロウレベルがロウレベルである間、パルス遅延回路１０はパルス信号の周回が禁止された状態（以下、休止期間という）となる。この間、カウンタ初期化信号ＲＣはハイレベルとなるため、周回数カウンタ１３のカウント値は初期化（リセット）される。その後、動作制御信号ＲＲがハイレベルに、カウンタ初期化信号ＲＣがロウレベルに変化すると、パルス遅延回路１０が起動されパルス信号の周回が開始されると共に、周回数カウンタ１３も動作可能な状態となり、最終段の遅延ユニットＤＵから出力される周回クロックに従ったカウントが開始される。
【００６２】
その後、直近のサンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０及び周回数カウンタ１３の出力がラッチされ、ラッチ＆エンコーダ１１から出力されるａビットのデジタルデータを、入力電圧Ｖｉｎの電圧レベルを表す下位ビットデータ、ラッチ回路１４から出力されるｂビットのカウント値を、入力電圧Ｖｉｎの電圧レベルを表す上位ビットデータとするｍ（＝ａ＋ｂ）ビットのデジタルデータＤＴが出力される。
【００６３】
これと同時に、動作制御信号ＲＲがロウレベル、カウンタ初期化信号ＲＣがハイレベルとなる休止期間となり、パルス遅延回路１０でのパルス信号の周回動作が禁止されると共に、周回数カウンタ１３のカウント値が初期化される。この休止期間は、周回遅延時間より長い遅延時間ＴＲだけ継続するため、パルス遅延回路１０内のパルス信号は確実に消滅し、パルス遅延回路１０も初期化された状態となる。
【００６４】
その後、休止期間が終了すると、以後、上述した動作を繰り返す。
以上説明したように、本実施形態のＡ／Ｄ変換回路１では、Ａ／Ｄ変換を実行する毎に、休止期間を挿入してパルス遅延回路１０及び周回数カウンタ１３を初期化するため、ラッチ＆エンコーダ１１が出力する数値データをそのままＡ／Ｄ変換データとして使用することができる。
【００６５】
その結果、従来装置（特許文献２，３）にある前回の数値データとの差分を求めるための構成（レジスタ及び減算回路）を設ける必要がないため、回路規模を大幅に削減することができ、特に、Ａ／Ｄ変換回路１をＬＳＩ化した場合には、チップ上の回路占有面積、ひいてはＬＳＩのコストを大幅に低減することができる。
【００６６】
ここで、図４は、減算回路を必要とする従来装置をＩＣ化した際のレイアウト図である。
なお、図中、Ｂ１がパルス遅延回路１０、Ｂ２がラッチ＆エンコーダ１１、Ｂ３が周回数カウンタ１３、Ｂ４がラッチ回路１４に相当する回路ブロックであり、Ｂ５が減算回路の回路ブロックである。
【００６７】
図４に示すように、減算回路ブロックＢ５が全回路の約３０％を占めていることがわかる。なお、減算回路の代わりに追加された制御信号生成回路１５は、パルス遅延回路１０と同程度の面積であり、このように減算回路を必要としない本実施形態のＡ／Ｄ変換回路１では、ＩＣ化した場合の回路面積が大幅に削減されることがわかる。
【００６８】
また、本実施形態のＡ／Ｄ変換回路１によれば、休止期間（遅延時間ＴＲ）がサンプリング周期Ｔより短く設定され、周期Ｔから休止期間を除いた期間ＴＳを測定期間としているため、サンプリング周期Ｔ毎にＡ／Ｄ変換結果を確実に得ることができ、高速な連続動作を実現することができる。
【００６９】
なお、本実施形態では、制御信号生成回路１５が請求項１における制御信号生成手段に相当する。
［第２実施形態］
次に、第２実施形態について説明する。
【００７０】
図５は、本実施形態のＡ／Ｄ変換回路２の全体構成図である。
図５に示すように、Ａ／Ｄ変換回路２は、第１実施形態のＡ／Ｄ変換回路１から、制御信号生成回路１５を除いた構成、即ち、パルス遅延回路１０，バッファ回路１２，ラッチ＆エンコーダ１１，周回数カウンタ１３，ラッチ回路１４からなる構成を有し、入力電圧Ｖｉｎ，個別動作制御信号ＲＲｉ（ｉ＝１，２，…，ｎ），カウンタ初期化信号ＲＣ，サンプリングクロックＣＫＳに従って、入力電圧Ｖｉｎに応じたｍビットの数値データＤＴｉを出力するｎ（本実施形態ではｎ＝４）個のコア部（ＴＡＤモジュール）２０を備えている。
【００７１】
また、Ａ／Ｄ変換回路２は、各コア部２０から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路２２と、第１実施形態の制御信号生成回路１５と同様に構成され、サンプリングクロックＣＫＳに基づいて動作制御信号ＲＲ，カウンタ初期化信号ＲＣを生成する制御信号生成回路２４と、制御信号生成回路２４が生成する動作制御信号ＲＲに基づき、各コア部２０に供給する個別動作制御信号ＲＲ１〜ＲＲｎを生成するエッジシフト回路２６とを備えている。
【００７２】
このエッジシフト回路２６は、図６（ａ）に示すように、動作制御信号ＲＲを入力とする前段のインバータゲート回路ＩＮＶ０と、インバータゲート回路ＩＮＶ０の出力をそれぞれの入力とする後段のインバータゲート回路ＩＮＶ１〜ＩＮＶｎとからなる。そして、遅延ユニットＤＵ単体の遅延時間Ｔｄをコア部２０の個数ｎで除算した単位時間をΔＴ（＝Ｔｄ／ｎ）として、各インバータゲート回路ＩＮＶｉ（ｉ＝１〜ｎ）は、図６（ｂ）に示すように、動作制御信号ＲＲをｉ×ΔＴだけ遅延させた個別動作制御信号ＲＲｉを発生させるように構成されている。
【００７３】
具体的には、図７に示すように、各個別動作制御信号ＲＲｉを出力する後段の各インバータゲート回路ＩＮＶｉを構成するＰチャネルトランジスタ（ＦＥＴ）及びｎチャネルトランジスタ（ＦＥＴ）のゲート長Ｌｐ、Ｌｎやトランジスタ幅Ｗｐ、Ｗｎ、即ち、トランジスタのサイズを調整することによって、各インバータゲート回路ＩＮＶｉの反転動作レベルを調整することで、所望の遅延量を実現している。
【００７４】
このように構成されたＡ／Ｄ変換回路２において、各コア部２０は、サンプリングクロックＣＫＳと、いずれか一つの個別動作制御信号ＲＲｉとに従って、第１実施形態のＡ／Ｄ変換回路１と同様に動作する。つまり、図６（ｂ）に示すように、個別動作制御信号ＲＲｉの立ち上がりエッジを測定開始タイミングとして、この測定開始タイミングから、その後直近のサンプリングクロックＣＫＳの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路１０内で個別動作制御信号ＲＲｉにより起動したパルス信号が通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路２２に供給する。
【００７５】
このため、各コア部２０では、入力電圧Ｖｉｎが同じであっても、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【００７６】
これは、測定時間ＴＳｉが単位時間ΔＴずつずれていることにより、各コア部２０における入力電圧Ｖｉｎから数値データＤＴｉ（ｉ＝１〜ｎ）への変換特性が、数値データＤＴｉ（ｉ＝１〜ｎ）の１ＬＳＢ当たりの電圧をＶｄとして、Ｖｄ／ｎずつシフトしたものとなることによる。
【００７７】
その結果、これら各コア部２０からの数値データＤＴ１〜ＤＴｎを、加算回路２２が加算することで得られる数値データ（Ａ／Ｄ変換値を表すデジタルデータ）ＤＴＡは、入力電圧ＶｉｎがＶｄ／ｎ増加する毎に１ＬＳＢずつ増加する特性を有したものとなる。
【００７８】
つまり、デジタルデータ（加算後の数値データ）ＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【００７９】
以上説明したように、本実施形態のＡ／Ｄ変換回路２によれば、第１実施形態のＡ／Ｄ変換回路１と同様の効果を得ることができるだけでなく、より高分解能なＡ／Ｄ変換結果を提供することができる。
【００８０】
なお、本実施形態では、コア部２０，加算回路２２が請求項３におけるコア部，加算回路に相当し、制御信号生成回路２４及びエッジシフト回路２６が請求項３における制御信号生成手段に相当する。
［第３実施形態］
次に、第３実施形態について説明する。
【００８１】
図８は、（ａ）が本実施形態のＡ／Ｄ変換回路３の全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
図８（ａ）に示すように、Ａ／Ｄ変換回路３は、第１実施形態のものと同様に構成されたパルス遅延回路１０，バッファ回路１２，周回数カウンタ１３，制御信号生成回路１５を備えている。
【００８２】
また、Ａ／Ｄ変換回路３は、第１実施形態のものと同様に構成されたラッチ＆エンコーダ１１及びラッチ回路１４からなり、それぞれが個別サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｎ）のタイミングで、パルス遅延回路１０及び周回数カウンタ１３の出力をラッチして、パルス信号の位置に応じたｍビットの数値データＤＴｉを生成するｎ（本実施形態ではｎ＝４）個のパルス位置数値化回路３０と、各パルス位置数値化回路３０から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路３２と、第２実施形態におけるエッジシフト回路２６と同様に構成され、サンプリングクロックＣＫＳに基づき、各パルス位置数値化回路３０に供給する個別サンプリングクロックＣＫ１〜ＣＫｎを生成するエッジシフト回路３４とを備えている。
【００８３】
なお、制御信号生成回路１５は、エッジシフト回路３４が生成する個別サンプリングクロックＣＫ１〜ＣＫｎの中で、最も遅延したタイミングを有する個別サンプリングクロックＣＫｎを入力とするように構成されている。
【００８４】
このように構成されたＡ／Ｄ変換回路３において、各パルス位置数値化回路３０は、いずれか一つの個別サンプリングクロックＣＫｉに基づき、パルス遅延回路１０，バッファ回路１２，周回数カウンタ１３，制御信号生成回路１５と共に、第１実施形態のＡ／Ｄ変換回路１と同様に動作する。
【００８５】
つまり、図８（ｂ）に示すように、動作制御信号ＲＲの立ち上がりエッジを測定開始タイミングとして、この測定開始タイミングから、その後直近の個別サンプリングクロックＣＫｉの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路１０内で動作制御信号ＲＲにより起動したパルス信号が通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路３２に供給する。なお、各パルス位置数値化回路３０では、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【００８６】
その結果、Ａ／Ｄ変換回路３によって得られるデジタルデータＤＴＡは、第２実施形態の場合と同様に、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【００８７】
以上説明したように、本実施形態のＡ／Ｄ変換回路３によれば、各パルス位置数値化回路３０が一つのパルス遅延回路１０及び周回数カウンタ１３を共用するように構成されているため、第２実施形態のＡ／Ｄ変換回路３と同様の効果を、より小規模な回路にて実現することができる。
【００８８】
なお、本実施形態では、エッジシフト回路３４，パルス位置数値化回路３０，加算回路３２が、請求項２におけるシフト回路，パルス位置数値化回路，加算回路に相当する。
［第４実施形態］
次に、第４実施形態について説明する。
【００８９】
図９は、本実施形態のＡ／Ｄ変換回路４の全体構成図である。
図９に示すように、Ａ／Ｄ変換回路４は、パルス信号ＰＩを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段縦続接続することにより、ストレートディレイラインとして構成されたパルス遅延回路４０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路４０内でのパルス信号ＰＩの通過位置を検出（ラッチ）し、その検出結果を、パルス信号ＰＩが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すｍ（＝［ｌｏｇ2 Ｍ］，［ｘ］はｘの小数点以下切り上げ）ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ４１と、サンプリングクロックＣＫＳを１／ｋ（ｋは２以上の整数）分周した信号をパルス信号ＰＩとして生成する分周回路からなる制御信号生成回路４３とを備えている。
【００９０】
そして、パルス遅延回路４０を構成する各遅延ユニットＤＵは、ＣＭＯＳインバータゲート回路を２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。そして、各遅延ユニットＤＵには、バッファ回路４２を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されており、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに応じて変化するようにされている。つまり、予め設定された一定時間内にパルス信号ＰＩが通過する遅延ユニットＤＵの段数は、入力電圧Ｖｉｎの電圧レベルに比例したものとなる。
【００９１】
なお、入力電圧Ｖｉｎの許容電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）の上限電圧レベルＶｍａｘが印加された時に、パルス信号ＰＩが最終段の遅延ユニットＤＵまで到達するのに要する時間を下限遅延時間ＤＬＹｍｉｎ、下限電圧レベルＶｍｉｎが印加された時に、パルス信号ＰＩが最終打の遅延ユニットＤＵまで到達するのに要する時間を上限遅延時間ＤＬＹｍａｘとして、制御信号生成回路４３におけるサンプリングクロックＣＫＳの分周率は、サンプリングクロックＣＫＳの周期（測定時間）ＴＳが、上限遅延時間ＤＬＹｍａｘより長く、且つ、パルス信号ＰＩの周期ｋ×ＴＳが、下限遅延時間ＤＬＹｍｉｎより短くなるように設定され、本実施形態ではｋ＝２に設定されている。
【００９２】
このように構成されたＡ／Ｄ変換回路４では、図１０に示すように、あるサンプリングタイミング（ｔ１０）でパルス遅延回路４０が起動されると、次のサンプリングタイミング（ｔ１１）でパルス遅延回路４０の出力がラッチ＆エンコーダ４１にラッチされる。この時、入力電圧Ｖｉｎが許容電圧範囲内であれば、前回のサンプリングタイミング（ｔ１０）で入力されたパルス信号ＰＩは最終段の遅延ユニットＤＵには到達していないため、このラッチ＆エンコーダ４１からは、入力電圧Ｖｉｎの電圧レベルを表すｍビットのデジタルデータ（有効データ）ＤＴが出力される。
【００９３】
その後、次のサンプリングタイミング（ｔ１２）で、再びパルス遅延回路４０が起動される。この時、入力電圧Ｖｉｎが許容電圧範囲内であれば、前々回のサンプリングタイミング（ｔ１０）で入力されたパルス信号ＰＩは、最終段の遅延ユニットＤＵに到達しているため、パルス遅延回路４０はパルス信号ＰＩが存在しない初期状態に戻っている。また、この時、パルス遅延回路４０の出力がラッチ＆エンコーダ４１にラッチされ、デジタルデータＤＴが出力されるが、このデータは無効データとして取り扱われる。
【００９４】
以後、サンプリングクロックＣＫＳの２周期毎、即ち、パルス信号ＰＩの１周期毎に、同様の動作を繰り返す。
以上説明したように、本実施形態のＡ／Ｄ変換回路４によれば、パルス遅延回路４０は起動周期、即ちパルス信号ＰＩの周期が経過すると確実に初期状態に戻るため、何等特別な操作を行うことなく、パルス信号ＰＩの周期毎に連続してＡ／Ｄ変換を実行することができ、高速な連続動作を実現することができる。
【００９５】
しかも、Ａ／Ｄ変換回路４によれば、制御信号生成回路４３を、サンプリングクロックＣＫＳを分周するだけの簡易な構成にて実現できるため、回路規模をより小さなものとすることができる。
【００９６】
［第５実施形態］
次に、第５実施形態について説明する。
【００９７】
図１１は、（ａ）が本実施形態のＡ／Ｄ変換回路５の全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
図１１（ａ）に示すように、Ａ／Ｄ変換回路５は、第４実施形態のＡ／Ｄ変換回路４から制御信号生成回路４３を除いた構成、即ち、パルス遅延回路４０，ラッチ＆エンコーダ４１，バッファ回路４２からなる構成を有し、入力電圧Ｖｉｎ，個別パルス信号ＰＩｉ（ｉ＝１，２，…，ｎ），サンプリングクロックＣＫＳに従って、入力電圧Ｖｉｎに応じたｍビットの数値データＤＴｉを出力するｎ（本実施形態ではｎ＝４）個のコア部（ＴＡＤモジュール）５０を備えている。
【００９８】
また、Ａ／Ｄ変換回路５は、各コア部５０から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路５２と、第４実施形態の制御信号生成回路４３と同様に構成され、サンプリングクロックＣＫＳに基づいてパルス信号ＰＩを生成する制御信号生成回路５４と、第２実施形態におけるエッジシフト回路２６と同様に構成され、制御信号生成回路５４が生成するパルス信号ＰＩに基づき、各コア部５０に供給する個別パルス信号ＰＩ１〜ＰＩｎを生成するエッジシフト回路５６とを備えている。
【００９９】
このように構成されたＡ／Ｄ変換回路５において、各コア部５０は、サンプリングクロックＣＫＳと、いずれか一つの個別パルス信号ＰＩｉとに従って、第４実施形態のＡ／Ｄ変換回路４と同様に動作する。つまり、図１１（ｂ）に示すように、個別パルス信号ＰＩｉの立ち上がりエッジを測定開始タイミングとして、その測定開始タイミングから、その後直近のサンプリングクロックＣＫＳの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路４０内で個別パルス信号ＰＩｉが通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路５２に供給する。
【０１００】
このため、各コア部５０では、入力電圧Ｖｉｎが同じであっても、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【０１０１】
その結果、Ａ／Ｄ変換回路５によって得られるデジタルデータＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【０１０２】
従って、本実施形態のＡ／Ｄ変換回路５によれば、第４実施形態のＡ／Ｄ変換回路４と同様の効果を得ることができるだけでなく、より高分解能なＡ／Ｄ変換結果を提供することができる。
【０１０３】
［第６実施形態］
次に、第６実施形態について説明する。
【０１０４】
図１２は、（ａ）が本実施形態のＡ／Ｄ変換回路６の全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
図１２（ａ）に示すように、Ａ／Ｄ変換回路６は、第４実施形態のものと同様に構成されたパルス遅延回路４０，バッファ回路４２，制御信号生成回路４３を備えている。
【０１０５】
また、Ａ／Ｄ変換回路６は、第４実施形態のものと同様に構成され、それぞれが個別サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｎ）のタイミングで動作するｎ（本実施形態ではｎ＝４）個のラッチ＆エンコーダ４１と、各ラッチ＆エンコーダ４１から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路６０と、第２実施形態におけるエッジシフト回路２６と同様に構成され、サンプリングクロックＣＫＳに基づき、各ラッチ＆エンコーダ４１に供給する個別サンプリングクロックＣＫ１〜ＣＫｎを生成するエッジシフト回路６２とを備えている。
【０１０６】
なお、制御信号生成回路４３は、エッジシフト回路６２が生成する個別サンプリングクロックＣＫ１〜ＣＫｎの中で、最も遅延したタイミングを有する個別サンプリングクロックＣＫｎを入力とするように構成されている。
【０１０７】
このように構成されたＡ／Ｄ変換回路６において、各ラッチ＆エンコーダ４１は、パルス遅延回路４０，バッファ回路４２，制御信号生成回路４３と共に、第３実施形態のＡ／Ｄ変換回路３と同様に動作する。
【０１０８】
つまり、図１２（ｂ）に示すように、いずれか一つの個別サンプリングクロックＣＫｉに基づき、パルス信号ＰＩの立ち上がりエッジを測定開始タイミングとして、この測定開始タイミングから、その後直近の個別サンプリングクロックＣＫｉの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路４０内でパルス信号ＰＩが通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路６０に供給する。なお、各ラッチ＆エンコーダ４１では、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【０１０９】
その結果、Ａ／Ｄ変換回路６によって得られるデジタルデータＤＴＡは、第５実施形態の場合と同様に、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【０１１０】
以上説明したように、本実施形態のＡ／Ｄ変換回路６によれば、各ラッチ＆エンコーダ４１が一つのパルス遅延回路４０を共用するように構成されているため、第５実施形態のＡ／Ｄ変換回路５と同様の効果を、より小規模な回路にて実現することができる。
【０１１１】
［第７実施形態］
次に、第７実施形態について説明する。
【０１１２】
図１３は、本実施形態のＡ／Ｄ変換回路７の全体構成図である。
図１３に示すように、Ａ／Ｄ変換回路７は、パルス信号ＰＩを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段縦続接続することにより、ストレートディレイラインとして構成されたパルス遅延回路７０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路７０内でのパルス信号ＰＩの通過位置を検出（ラッチ）し、その検出結果を、パルス信号ＰＩが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すｍ（＝［ｌｏｇ2 Ｍ］，［ｘ］はｘの小数点以下切り上げ）ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ７１と、パルス遅延回路７０を構成する最終段の遅延ユニットＤＵの出力を受けると出力レベルが反転するトグルフリップフロップ回路（ＴＦＦ）からなる到達検出回路７３と、到達検出回路７３での到達検出信号ＣＨＫ、及びサンプリングクロックＣＫＳに基づいて、サンプリングクロックＣＫＳに同期したパルス信号ＰＩを生成する制御信号生成回路７４とを備えている。
【０１１３】
そして、パルス遅延回路７０を構成する各遅延ユニットＤＵは、ＣＭＯＳインバータゲート回路を２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。そして、各遅延ユニットＤＵには、バッファ回路７２を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されており、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに応じて変化するようにされている。つまり、予め設定された一定時間内にパルス信号ＰＩが通過する遅延ユニットＤＵの段数は、入力電圧Ｖｉｎの電圧レベルに比例したものとなる。
【０１１４】
また、制御信号生成回路７４は、サンプリングクロックＣＫＳの立ち上がりエッジのタイミング（サンプリングタイミング）で、到達検出信号ＣＨＫが前回のサンプリングタイミングと異なる信号レベルである場合、即ち、到達検出回路７３によりパルス信号ＰＩが最終段の遅延ユニットＤＵに到達したこと（以下、単に「パルス信号ＰＩの到達」という）が検出され、パルス遅延回路７０にパルス信号ＰＩが存在しない初期状態となっている場合に、パルス信号ＰＩをパルス遅延回路７０に供給するように構成されている。なお、制御信号生成回路７４は、ハードウェアにより実現してもよいし、ＣＰＵを用いて実現してもよい。
【０１１５】
なお、入力電圧Ｖｉｎの許容電圧範囲（Ｖｍｉｎ〜Ｖｍａｘ）の上限電圧レベルＶｍａｘが印加された時に、パルス信号ＰＩが最終段の遅延ユニットＤＵまで到達するのに要する時間を下限遅延時間ＤＬＹｍｉｎ、下限電圧レベルＶｍｉｎが印加された時に、パルス信号ＰＩが最終打の遅延ユニットＤＵまで到達するのに要する時間を上限遅延時間ＤＬＹｍａｘとして、サンプリングクロックＣＫＳの周期Ｔは、上限遅延時間ＤＬＹｍａｘの１／２より長く、且つ、下限遅延時間ＤＬＹｍｉｎより短くなるように設定されている。
【０１１６】
このように構成されたＡ／Ｄ変換回路７では、図１４に示すように、サンプリングタイミング（時刻ｔ２０）でパルス信号ＰＩがパルス遅延回路７０に供給されると、次のサンプリングタイミング（ｔ２１）でパルス遅延回路７０の出力がラッチ＆エンコーダ７１にラッチされ、このラッチ＆エンコーダ７１からは、入力電圧Ｖｉｎの電圧レベルを表すｍビットのデジタルデータＤＴが出力される。この時、入力電圧Ｖｉｎが許容電圧範囲内であればパルス信号ＰＩの通過が検出されていない（到達検出信号ＣＨＫの信号レベルが前回のサンプリングタイミングから反転していない）ため、このサンプリングタイミングではパルス信号ＰＩがパルス遅延回路７０に供給されることはない。
【０１１７】
また、パルス信号ＰＩの到達が検出された後のサンプリングタイミング（時刻ｔ２２）では、到達検出信号ＣＨＫの信号レベルが前回のサンプリングタイミング（時刻ｔ２１）から反転しているため、パルス信号ＰＩがパルス遅延回路７０に供給される。また、このとき、ラッチ＆エンコーダ７１から出力されるデジタルデータＤＴは、無効データとして取り扱われる。
【０１１８】
その後、入力電圧Ｖｉｎが許容電圧範囲Ｖｍａｘを超えている等の原因により、次のサンプリングタイミング（時刻ｔ２３）以前に、パルス信号の通過が検出された場合には、次のサンプリングタイミング（時刻ｔ２３）では、前回のサンプリングタイミング（時刻ｔ２２）と同様に動作する。
【０１１９】
以後、正常時には時刻ｔ２０〜ｔ２２の動作を、異常（オーバーフロー）時には、時刻ｔ２２〜ｔ２３の動作を繰り返す。
以上説明したように、本実施形態のＡ／Ｄ変換回路７によれば、到達検出回路７３によりパルス信号ＰＩの通過（即ち、パルス遅延回路７０が初期状態に戻っていること）が確認された直後のサンプリングタイミングで、直ちに、次回のＡ／Ｄ変換を開始することができるため、無駄な待ち時間を必要最小限に抑えることができ、高速な連続動作を実現することができる。
【０１２０】
なお、本実施形態では、パルス信号ＰＩを供給した次のサンプリングタイミングで得られるラッチ＆エンコーダ７１の出力を、そのままデジタルデータ（Ａ／Ｄ変換データ）ＤＴとしているが、例えば、サンプリングクロックＣＫＳの周期を短くして、パルス信号ＰＩを供給してから、パルス信号ＰＩの通過が検出される直前のサンプリングタイミングまでに要したサンプリング周期数と、そのサンプリングタイミングで得られるラッチ＆エンコーダ７１の出力とに基づいてデジタルデータＤＴを求めるように構成してもよい。
【０１２１】
［第８実施形態］
次に、第８実施形態について説明する。
【０１２２】
図１５は、（ａ）が本実施形態のＡ／Ｄ変換回路８の全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
図１５（ａ）に示すように、Ａ／Ｄ変換回路８は、第７実施形態のＡ／Ｄ変換回路７から、制御信号生成回路７４を除いた構成、即ち、パルス遅延回路７０，ラッチ＆エンコーダ７１，バッファ回路７２，到達検出回路７３からなる構成を有し、入力電圧Ｖｉｎ，個別パルス信号ＰＩｉ（ｉ＝１，２，…，ｎ），サンプリングクロックＣＫＳに従って、入力電圧Ｖｉｎに応じたｍビットの数値データＤＴｉを出力すると共に、個別パルス信号ＰＩｉが最終段の遅延ユニットＤＵに到達したことを表す到達検出信号ＣＨＫｉを出力するｎ（本実施形態ではｎ＝４）個のコア部（ＴＡＤモジュール）８０を備えている。
【０１２３】
また、Ａ／Ｄ変換回路８は、各コア部８０から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路８２と、サンプリングクロックＣＫＳ及び到達検出信号ＣＨＫ１〜ＣＨＫｎに基づいてパルス信号ＰＩを生成する制御信号生成回路８４と、第２実施形態におけるエッジシフト回路２６と同様に構成され、制御信号生成回路８４が生成したパルス信号ＰＩに基づいて各コア部８０に供給する個別パルス信号ＰＩ１〜ＰＩｎを生成するエッジシフト回路８６とを備えている。
【０１２４】
そして、制御信号生成回路８４は、サンプリングクロックＣＫＳの立ち上がりエッジのタイミング（以下、サンプリングタイミングという）で、全ての到達検出信号ＣＨＫ１〜ＣＨＫ４が前回のサンプリングタイミングと異なる信号レベルである場合、即ち、各コア部８０を構成するパルス遅延回路７０に個別パルス信号ＰＩｉが存在しない初期状態となっている場合に、パルス信号ＰＩをエッジシフト回路８６に供給するように構成されている。
【０１２５】
このように構成されたＡ／Ｄ変換回路８において、各コア部８０は、サンプリングクロックＣＫＳと、いずれか一つの個別パルス信号ＰＩｉとに従って、第７実施形態のＡ／Ｄ変換回路３と同様に動作する。つまり、図１５（ｂ）に示すように、個別パルス信号ＰＩｉの立ち上がりエッジを測定開始タイミングとして、その測定開始タイミングから、その後直近のサンプリングクロックＣＫＳの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路７０内で個別パルス信号ＰＩｉが通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路８２に供給する。
【０１２６】
このため、各コア部８０では、入力電圧Ｖｉｎが同じであっても、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【０１２７】
その結果、Ａ／Ｄ変換回路８によって得られるデジタルデータＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【０１２８】
従って、本実施形態のＡ／Ｄ変換回路８によれば、第７実施形態のＡ／Ｄ変換回路７と同様の効果を得ることができるだけでなく、より高分解能なＡ／Ｄ変換結果を提供することができる。
【０１２９】
［第９実施形態］
次に、第９実施形態について説明する。
【０１３０】
図１６は、（ａ）が本実施形態のＡ／Ｄ変換回路９の全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
図１６（ａ）に示すように、Ａ／Ｄ変換回路９は、第７実施形態のものと同様に構成されたパルス遅延回路７０，バッファ回路７２，到達検出回路７３，制御信号生成回路７４を備えている。
【０１３１】
また、Ａ／Ｄ変換回路９は、第７実施形態のものと同様に構成され、それぞれが個別サンプリングクロックＣＫｉ（ｉ＝１，２，…，ｎ）のタイミングで動作するｎ（本実施形態ではｎ＝４）個のラッチ＆エンコーダ７１と、各ラッチ＆エンコーダ７１から出力されるｎ個の数値データＤＴ１〜ＤＴｎを加算することで、ｐ（＝ｍ＋ｌｏｇ2 ｎ）ビットの数値データＤＴＡをＡ／Ｄ変換データとして生成する加算回路９０と、第２実施形態におけるエッジシフト回路２６と同様に構成され、サンプリングクロックＣＫＳに基づき、各ラッチ＆エンコーダ７１に供給する個別サンプリングクロックＣＫ１〜ＣＫｎを生成するエッジシフト回路９２とを備えている。
【０１３２】
なお、制御信号生成回路７４は、エッジシフト回路９２が生成する個別サンプリングクロックＣＫ１〜ＣＫｎの中で、最も遅延したタイミングを有する個別サンプリングクロックＣＫｎを入力とするように構成されている。
【０１３３】
このように構成されたＡ／Ｄ変換回路９において、各ラッチ＆エンコーダ７１は、いずれか一つの個別サンプリングクロックＣＫｉに基づき、パルス遅延回路７０，バッファ回路７２，到達検出回路７３，制御信号生成回路７４と共に、第７実施形態のＡ／Ｄ変換回路７と同様に動作する。
【０１３４】
つまり、図１６（ｂ）に示すように、パルス信号ＰＩの立ち上がりエッジを測定開始タイミングとして、この測定開始タイミングから、その後直近の個別サンプリングクロックＣＫｉの立ち上がりエッジ（サンプリングタイミング）までを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路７０内でパルス信号ＰＩが通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路９０に供給する。なお、各ラッチ＆エンコーダ７１では、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【０１３５】
その結果、Ａ／Ｄ変換回路９によって得られるデジタルデータＤＴＡは、第８実施形態の場合と同様に、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【０１３６】
以上説明したように、本実施形態のＡ／Ｄ変換回路９によれば、各ラッチ＆エンコーダ７１が一つのパルス遅延回路７０を共用するように構成されているため、第８実施形態のＡ／Ｄ変換回路８と同様の効果を、より小規模な回路にて実現することができる。
【０１３７】
［第１０実施形態］
次に、第１０実施形態について説明する。
【０１３８】
図１７は、本実施形態のＡ／Ｄ変換回路７ａの全体構成図である。
なお、本実施形態のＡ／Ｄ変換回路７ａは、第６実施形態のＡ／Ｄ変換回路６とは、制御信号生成回路７４ａの構成が異なるだけであるため、同じ構成については、同一符号を付して説明を省略し、この構成の異なる制御信号生成回路７４ａを中心に説明する。
【０１３９】
図１７に示すように、Ａ／Ｄ変換回路７ａにおいて、制御信号生成回路７４ａは、外部からの測定要求ＲＱがあり、且つ到達検出回路７３からの到達検出信号ＣＨＫが前回のパルス信号ＰＩ供給時と異なる信号レベルである場合、即ち、パルス遅延回路７０にパルス信号ＰＩが存在しない初期状態となっている場合に、パルス信号ＰＩをパルス遅延回路７０に供給すると共に、パルス信号ＰＩの供給後、予め設定された測定時間ＴＳが経過するとラッチ信号ＰＬをラッチ＆エンコーダ７１に供給するように構成されている。
【０１４０】
なお、ラッチ＆エンコーダ７１は、ラッチ信号ＰＬの供給を受けた場合、サンプリングクロックＣＫＳの供給を受けた場合と同様の動作をする。
このように構成されたＡ／Ｄ変換回路７ａでは、図１８に示すように、まず、外部から測定要求ＲＱが入力されると（時刻ｔ３０）、制御信号生成回路７４ａは、パルス信号ＰＩをパルス遅延回路７０に供給し、測定時間ＴＳだけ経過するとラッチ信号ＰＬをラッチ＆エンコーダ７１に供給する。これにより、ラッチ＆エンコーダ７１からは、入力電圧Ｖｉｎの電圧レベルを表すｍビットのデジタルデータＤＴが出力される。
【０１４１】
その後、到達検出回路７３にてパルス信号ＰＩの到達が検出され、到達検出信号ＣＨＫの信号レベルが反転した後に、測定要求ＲＱが入力された場合（時刻ｔ３１）には、時刻ｔ３０の場合と同様の動作を繰り返す。
【０１４２】
一方、パルス信号ＰＩの供給（時刻ｔ３１）後、到達検出回路７３にてパルス信号ＰＩの到達が検出される（到達検出信号ＣＨＫが反転する）前に、測定要求ＲＱが入力された場合（時刻ｔ３２）には、パルス信号ＰＩの到達が検出されるまで待機した後、時刻ｔ３０の場合と同様の動作を繰り返す。
【０１４３】
以上説明したように、本実施形態のＡ／Ｄ変換回路７ａによれば、パルス遅延回路７０が初期状態にあることが検出されると、サンプリングクロックに基づくサンプリングタイミングを待つことなく、直ちに、Ａ／Ｄ変換を開始するため、無駄な待ち時間が発生することがなく、より高速な連続動作を実現することができる。
【０１４４】
［第１１実施形態］
次に、第１１実施形態について説明する。
【０１４５】
図１９は、（ａ）が本実施形態のＡ／Ｄ変換回路８ａの全体構成図、（ｂ）がその動作を説明するためのタイミング図である。
なお、本実施形態のＡ／Ｄ変換回路８ａは、第８実施形態のＡ／Ｄ変換回路８とは、制御信号生成回路８４ａの構成が異なるだけであるため、同じ構成については、同一符号を付して説明を省略し、この構成の異なる制御信号生成回路８４ａを中心に説明する。
【０１４６】
図１９（ａ）に示すように、Ａ／Ｄ変換回路８ａにおいて、制御信号生成回路８４ａは、外部からの測定要求ＲＱがあり、且つ各コア部８０からの到達検出信号ＣＨＫ１〜ＣＨＫｎがいずれも前回のパルス信号ＰＩ供給時と異なる信号レベルである場合、各コア部８０のパルス遅延回路７０に個別パルス信号ＰＩｉが存在しない初期状態となっている場合に、パルス信号ＰＩをエッジシフト回路８６に供給すると共に、パルス信号ＰＩの供給後、予め設定された待機時間Ｔが経過するとラッチ信号ＰＬを各コア部８０に供給するように構成されている。
【０１４７】
なお、各コア部８０は、サンプリングクロックＣＫＳの代わりに、ラッチ信号ＰＬの供給を受けるように接続され、サンプリングクロックＣＫＳの供給を受けた場合と同様の動作をする。
【０１４８】
このように構成されたＡ／Ｄ変換回路８ａにおいて、各コア部７０は、いずれか一つの個別パルス信号ＰＩｉと、ラッチ信号ＰＬとに従って、第１０実施形態のＡ／Ｄ変換回路７ａと同様に動作する。
【０１４９】
つまり、図１９（ｂ）に示すように、個別パルス信号ＰＩｉの立ち上がりエッジを測定開始タイミングとして、その測定開始タイミングから、ラッチ信号ＰＬの立ち上がりエッジまでを測定時間ＴＳｉとして、その測定時間ＴＳｉ中にパルス遅延回路７０内で個別パルス信号ＰＩｉが通過した遅延ユニットＤＵの段数を数値化して、その数値化データＤＴｉを加算回路８２に供給する。
【０１５０】
このため、各コア部８０では、入力電圧Ｖｉｎが同じであっても、測定時間ＴＳｉ（換言すれば分解能）の違いによって、それぞれ異なった数値データＤＴ１〜ＤＴｎが得られることになる。
【０１５１】
その結果、Ａ／Ｄ変換回路８ａによって得られるデジタルデータＤＴＡは、加算前の数値データＤＴｉと比較して、電圧分解能及びダイナミックレンジがｎ倍向上し、換言すれば、加算によって増加するビット数（ｌｏｇ2 ｎ）分だけ高分解能となる。
【０１５２】
従って、本実施形態のＡ／Ｄ変換回路８ａによれば、第１０実施形態のＡ／Ｄ変換回路７ａと同様の効果を得ることができるだけでなく、より高分解能なＡ／Ｄ変換結果を提供することができる。
【図面の簡単な説明】
【０１５３】
【図１】第１実施形態のＡ／Ｄ変換回路の全体構成図。
【図２】遅延回路の構成及び設定を示す説明図。
【図３】第１実施形態のＡ／Ｄ変換回路の動作を示すタイミング図。
【図４】ＩＣ化時の効果を示すパターン図。
【図５】第２実施形態のＡ／Ｄ変換回路の全体構成図。
【図６】エッジシフト回路の構成を示す回路図、及びＡ／Ｄ変換回路の動作を示すタイミング図。
【図７】エッジシフト回路の詳細構成を示す回路図。
【図８】第３実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図９】第４実施形態のＡ／Ｄ変換回路の全体構成図。
【図１０】第４実施形態のＡ／Ｄ変換回路の動作を示すタイミング図。
【図１１】第５実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図１２】第６実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図１３】第７実施形態のＡ／Ｄ変換回路の全体構成図。
【図１４】第７実施形態のＡ／Ｄ変換回路の動作を示すタイミング図。
【図１５】第８実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図１６】第９実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図１７】第１０実施形態のＡ／Ｄ変換回路の全体構成図。
【図１８】第１０実施形態のＡ／Ｄ変換回路の動作を示すタイミング図。
【図１９】第１１実施形態のＡ／Ｄ変換回路の全体構成図、その動作を示すタイミング図。
【図２０】従来のＡ／Ｄ変換回路の全体構成図。
【符号の説明】
【０１５４】
１〜９，７ａ，８ａ，２…Ａ／Ｄ変換回路、１０，４０，７０…パルス遅延回路、１１，４１，７１…ラッチ＆エンコーダ、１２，４２，７２…バッファ回路、１３…周回数カウンタ、１４…ラッチ回路、１５，２４，４３，５４，７４，７４ａ，８４，８４ａ…制御信号生成回路、１６…遅延回路、１６ａ…主遅延部、１６ｂ…付加遅延部、１６ｃ…遅延回路駆動電圧発生回路、１７，１９…インバータ回路、１８…ＮＡＮＤ回路、２０，５０，８０…コア部、２２，５２，６０，８２，９０…加算回路、２６，３４，５６，６２，８６，９２…エッジシフト回路、３０…パルス位置数値化回路、３２…加算回路、７３…到達検出回路、ＤＵ…遅延ユニット、ＩＮＶ０〜４…インバータゲート回路。
【図１】
0004650242.tif 000002
【図２】
0004650242.tif 000003
【図３】
0004650242.tif 000004
【図４】
0004650242.tif 000005
【図５】
0004650242.tif 000006
【図６】
0004650242.tif 000007
【図７】
0004650242.tif 000008
【図８】
0004650242.tif 000009
【図９】
0004650242.tif 000010
【図１０】
0004650242.tif 000011
【図１１】
0004650242.tif 000012
【図１２】
0004650242.tif 000013
【図１３】
0004650242.tif 000014
【図１４】
0004650242.tif 000015
【図１５】
0004650242.tif 000016
【図１６】
0004650242.tif 000017
【図１７】
0004650242.tif 000018
【図１８】
0004650242.tif 000019
【図１９】
0004650242.tif 000020
【図２０】
0004650242.tif 000021