(57)【特許請求の範囲】
【請求項１】
シリコン層と、
前記シリコン層上に配置されたゲートを有するＦＥＴと、
前記ＦＥＴ上に配置される応力ライナーとを具備し、
前記応力ライナーは、前記ゲートと前記シリコン層の間の位置から２５ナノメートル以内にあり、前記ゲートは対向する側壁を有し、
前記ゲートの前記各側壁上および前記シリコン層上に配置されたＬ型の酸化物層をさらに含み、
前記応力ライナーは前記各酸化物層と物理的に接触し、
前記各酸化物層の一部と前記応力ライナーとの間に配置された側壁スペーサをさらに含む半導体装置。
【請求項２】
シリコン層と、
Ｎ型またはＰ型の一方であり、前記シリコン層上に配置された、対向する側壁を持つ第１のゲートを有する第１のＦＥＴと、
Ｎ型またはＰ型の他方であり、前記シリコン層上に配置された、対向する側壁を持つ第２のゲートを有する第２のＦＥＴと、
前記第１のＦＥＴを覆って配置され、第１の応力タイプを前記第１のゲートに与える第１の応力ライナーと、
前記第２のＦＥＴを覆って配置され、第１の応力タイプとは異なる第２の応力タイプを前記第２のゲートに与える第２の応力ライナーと、
前記第２のゲートの前記各側壁上および前記シリコン層上に配置されたＬ型の酸化物層と、
前記各酸化物層の一部と前記第２の応力ライナーとの間に配置された側壁スペーサとを具備し、
前記第２の応力ライナーは前記各酸化物層と物理的に接触している半導体装置。
【請求項３】
シリコン層上にゲートを形成し、
前記ゲートの対向する両側壁上および前記シリコン層上にＬ型の酸化物層を形成し、
前記ゲートの前記両側壁上の前記酸化物層上に１対の側壁スペーサを形成し、
前記側壁スペーサをマスクとして使用して、前記ゲートの対向する両側の前記シリコン層に１対のソース／ドレイン領域をイオン注入し、
前記各酸化物層の一部に前記側壁スペーサの一部が残るように、前記側壁スペーサを除去し、
前記側壁スペーサの一部を残した後、前記各酸化物層と物理的に接触するように、前記ゲートを覆って応力ライナーを形成する工程を具備する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、近接した応力ライナー膜を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は通常、シリコン層に形成され、ＦＥＴのチャネルに対して引っ張りまたは圧縮応力を及ぼす応力ライナーにより被覆される。これらの応力ライナーの目的は、チャネル中の移動度を改良することである。与えられる応力のタイプは、ＦＥＴのタイプに依存している。圧縮応力はＰ型チャネルＦＥＴ（ＰＦＥＴ）のチャネルに与えられ、引っ張り応力はＮ型チャネルＦＥＴ（ＮＦＥＴ）のチャネルに与えられる。
【０００３】
このような応力を与えられたＦＥＴは、またチャネルの対向する両側に配置された厚い側壁スペーサを有して製造されている。これらの側壁スペーサは、チャネルの対向する両側からある距離で、ソース及びドレインを整列するために使用される。これは、マスクとして側壁スペーサを使用して、シリコン層の表面に垂直な方向から、ソース及びドレインをイオン注入することにより行われる。
【０００４】
シリサイド領域は、また接合の漏洩を減少し、また寄生抵抗が減少されるようにチャネルから離れて配置される。製造プロセスをさらに効率的にし、シリサイド領域をソース／ドレイン位置と横方向で一致するように配置するために、同じ側壁スペーサがシリサイド領域の位置合わせにも使用される。
【０００５】
側壁スペーサが形成され、マスクとして使用された後、応力ライナーが、側壁スペーサを含むＦＥＴ構造全体を覆うように付加される。結果として、応力ライナーは、側壁スペーサのうちの少なくとも１つの距離だけチャネルの各側面でチャネルから横方向で隔てられる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、チャネルから応力ライナーを遠ざけることは応力ライナーの効率を減少するので、効率的ではない。付加的な応力をチャネルに与えるために、できる限りチャネルの近くに、応力ライナーを配置することが望ましい。
【課題を解決するための手段】
【０００７】
したがって、本発明の態様は、従来の典型的な応力を有するＦＥＴよりも近接した位置に応力ライナーを有するＦＥＴ及びその製造方法を示す。
【０００８】
本発明のさらに別の態様は、応力ライナーを形成する前に、ＦＥＴチャネル側壁スペーサを除去するか、あるいは実質的に減少させることを示す。これは、下に位置する薄い酸化物層を破壊せずに実行される。
【０００９】
さらに、本発明の態様は、シリサイドの形成前、又は形成後にＦＥＴチャネル側壁スペーサを除去するか、あるいは実質的に減少させることを示す。側壁スペーサがシリサイドの形成前に除去される場合、チャネルの対向する側面上の、比較的薄い酸化物層が、シリサイドを形成するときマスクとして使用されることができる。
【００１０】
本発明のさらに別の態様は、典型的な引っ張り応力ライナーよりも近接しているＮＦＥＴと、典型的な圧縮応力ライナーよりも近接しているＰＦＥＴとの両者を有する装置と、その製造方法を示す。
【００１１】
本発明のこれらおよびその他の特徴は、以下の実施形態の詳細な説明を考慮して、明白になるであろう。
【発明を実施するための最良の形態】
【００１２】
本発明及びその利点のさらに完全な理解は、添付図面を考慮して、以下の説明を参照することによって得られるであろう。同じ参照符号は同様の特徴を示している。
【００１３】
図１Ａを参照すると、チャネル１１０の側壁と応力ライナー１１２との間に５０ｎｍの幅のシリコン窒化物（ＳｉＮ）側壁スペーサ１１１を有する、通常のＦＥＴ１０１が示されている。図１Ｂは、さらにチャネル１２０の隣に側壁スペーサをもたない、通常のものではないＦＥＴ１０２を示している。これによって、応力ライナー１２２はチャネル１２０に対して近接させることができ、この例では、応力ライナー１２２がそれらの長さ全体に沿って、チャネル１２０の側壁に対してほぼ平行に走ることが可能である（一方で、応力ライナー１１２はチャネル１１０の側壁に対して平行に走っていない）。ＦＥＴ１０１と１０２の両者はＮＦＥＴまたはＰＦＥＴであることができる。結果として、全ての他のファクタは等しく、ＦＥＴ１０２のチャネル１２０はＦＥＴ１０１のチャネル１１０よりも大きい応力を受ける、それ故、ＦＥＴ１０１のチャネル１１０よりも、ＦＥＴ１０２のチャネル１２０で大きい移動度が得られる。実際に、側壁スペーサ１１１を除去することによって、１０％以上の性能の増加が実現できる。対照的に、従来の製造業者は２０ナノメータ（ｎｍ）まで、側壁スペーサ１１１の水平（ｘ方向）の厚さを減少しようとし、それと共に、下に位置する酸化物層１１３の水平の長さを対応して減少させる（したがって、結果的に３０ｎｍ幅の側壁スペーサが得られる）。しかしながら、これらの試みはせいぜい５％、性能を増加させるに過ぎない。また、通常の装置で、側壁スペーサ１１１と酸化物層１１３の両者を水平方向で減少させることにより、ソース／ドレイン領域およびシリサイドのイオン注入は、所望するよりも、ゲート１１０に対して近くなり、したがって増加した接合リークおよび寄生抵抗により、潜在的な性能利得が減少する。
【００１４】
ＦＥＴ１０２は、薄い酸化物層１２３を有して示されている。酸化物層１２３は、ＦＥＴ１０１の酸化物層１１３よりも薄くてよい。ＦＥＴ１０２は任意のＳｉＮ側壁スペーサを全体的に有していないものとして示されているが、ＦＥＴは以下に説明するように、図１Ａの側壁スペーサ１１１のような典型的なＳｉＮ側壁スペーサよりも幅が小さいＳｉＮ側壁スペーサを有して製造されてもよい。
【００１５】
図２乃至５は、圧縮または引っ張り応力ライナーのどちらかを使用して、ＮＦＥＴまたはＰＦＥＴの製造に対して用いられることのできる初期段階の工程を示している。図２を参照すると、ゲート誘電体層（図示せず）およびポリシリコンゲート３は通常のシリコン・オン・絶縁体（ＳＯＩ）ウェハ上に形成されている。ＳＯＩウェハはシリコン本体１と、浅いトレンチ隔離（ＳＴＩ）領域２を含んでいる。ゲート側壁を再酸化（図示せず）した後、第１のオフセットスペーサ４がゲートの対向する側壁上に形成される。第１のオフセットスペーサ４は、例えば酸化物層であってもよい。
【００１６】
次に、図３を参照すると、拡散およびハローイオン注入がＦＥＴで実行されている。
【００１７】
次に、図４を参照すると、Ｌ型の酸化物層５がシリコン本体１およびゲート３の対向する側壁上に形成される。酸化物層５は、例えば約５０オングストロームの厚さである。側壁スペーサ６がその後、第１のオフセットスペーサ４と酸化物層５上に、ゲート３の対向する各側壁上で形成される。側壁スペーサ６はその最も広い部分で、幅約５０ｎｍのような任意の幅であってもよい。側壁スペーサは、例えばＳｉＮまたは硼素でドープされたシリコンガラスで形成されることができる。側壁スペーサの形成後、領域７により示されているように、深いソース／ドレインのイオン注入が実行される。
【００１８】
次に、図５を参照すると、活性化アニールが実行される。また、ゲート３に良好にドープされると、その結果ドープされた領域８が生じ、同時に最終的なソース／ドレイン領域９が形成される。
【００１９】
ＦＥＴ製造の次の幾つかの工程は、異なる方法で実行されることができる。２つの例を提供する。
【００２０】
図６乃至９で示されている第１の例は、側壁スペーサ６がシリサイドの形成前に除去される状態を提案している。図６を参照すると、活性アニールに続いて、酸化物層５の露出された部分が、マスクとしての側壁スペーサ６を使用して、部分的または完全に除去され、図示されている構造が形成される。これは、ウェットエッチングプロセスの実行により行われることができる。例えば、フッ化水素（ＨＦ）９０オングストロームのウェットエッチングまたは逆スパッタリングが、酸化物層５の露出部分を部分的に除去するために行われることができ、それによって露出された酸化物層の厚さの約１０オングストロームだけが残る。このような少量の酸化物を残すのが望ましい理由は、このプロセスのこの時点で１００オングストローム全てのエッチングは、不所望に多量に、側壁スペーサ６の下の酸化物層５を横方向で減少させる可能性があるからである。したがって、この例では、多段階エッチングプロセスが、酸化物層５の露出部分を除去するために使用され、即ち、最初に９０オングストロームのエッチング、その後に１０オングストロームのエッチングが行われる。勿論、他のエッチング量の組合せも、酸化物層５の厚さおよび／または他の考察にしたがって、適当に行われることができる。酸化物層５のエッチング後、エッチング溶液は、その後、次の工程の準備中に取除かれる。
【００２１】
次に、図７を参照すると、側壁スペーサ６は、反応性イオンエッチング（ＲＩＥ）またはウェットエッチングプロセスを使用して完全に除去される。例えば、側壁スペーサ６がＳｉＮから構成されている場合、高温の燐酸の５００オングストロームのウェットエッチングが使用されることができ、これはＲＩＥにより発生するシリコンの浸食を減少、或いは防止することができる。或いは、側壁スペーサ６が硼素をドープされたシリコンガラスから構成されている場合には、これらは蒸気ＨＦエッチングを使用して除去されることができる。エッチング溶液は、その後、次の工程の準備中に取除かれる。その後、別のＨＦの１０オングストロームのウェットエッチングが、酸化物層５の残りの薄い部分を除去するために実行されることができる（シリサイドの事前清浄）。この例では、側壁スペーサ６は完全に除去されるが、側壁スペーサ６の一部は残っていることが望ましい。残された側壁スペーサ６の量は、存在するならば、与えられるエッチング量によって調節される。この第２のエッチング工程の副作用は、酸化物層５のさらに厚い部分（即ち、側壁スペーサ６により前もってマスクされた部分）が厚さ約５０オングストロームから、厚さ約２５オングストロームへ減少されることである。
【００２２】
次に、図８を参照すると、ニッケルシリサイド１０が、ニッケルスパッタリング等によって、ゲート３の上部と、マスクとして酸化物層５を使用して、ソース／ドレイン領域９に形成される。また、１０オングストロームのウェットエッチングの代わりに、ＳＣＩ清浄がシリコンシリサイドの形成後に、任意の残りの不所望な酸化物層５を除去するために使用されることができる。
【００２３】
次に、図９を参照すると、ＳｉＮ応力ライナー１１がＦＥＴ領域全体を覆って付着されている。ＦＥＴがＰＦＥＴであるならば、応力ライナー１１は圧縮応力ライナーであることができる。ＦＥＴがＮＦＥＴであるならば、応力ライナー１１は引っ張り応力ライナーであることができる。図９で示されているように、側壁６はもはや存在しないので、応力ライナー１１はゲート３に対して非常に近接して配置されることができ、この結果、さらに効率的な応力ライナーを形成できる。実際に、応力ライナー１１は、（ゲート３から距離Ｄｂにある）ソース／ドレイン領域９および（ゲート３から距離Ｄｃにある）シリサイド層１０よりも、横方向（ソースからドレインへの方向）でゲート３に近い（距離Ｄａ）。例えば、応力ライナー１１は１０ｎｍ以上、ソース／ドレイン領域９および／またはシリサイド層１０よりも、横方向で近づくことができる。換言すると、Ｄｃ−Ｄａおよび／またはＤｂ−Ｄａは１０ｎｍ以上であることができる。
【００２４】
図２乃至５に示されている工程後に行われることのできる製造プロセスの第２の例が図１０乃至１３に示されている。この例は、シリサイドの形成後に側壁スペーサ６が除去される場合の状態を提案している。図１０を参照すると、活性化アニールに続いて、マスクとして側壁スペーサ６を使用して、酸化物層５の露出された部分が除去され、示されている構造が形成される。酸化物層５は、ウェットエッチングプロセスを使用して除去されることができる。例えば、フッ化水素（ＨＦ）の１００オングストロームのウェットエッチングまたは逆スパッタリングが、図６に関連して前述した多数のエッチング工程の代わりに、単一のエッチング工程で、酸化物層５の露出された部分を十分に除去するために行われる。したがって、酸化物の除去とシリサイドの事前清浄が同時に行われる。エッチング溶液は、その後、次の工程の準備中に取除かれる。
【００２５】
次に、図１１を参照すると、ニッケルシリサイド１０が、ニッケルスパッタリング等によって、ゲート３の上部と、マスクとして側壁スペーサ６を使用して、ソース／ドレイン領域９に形成される。
【００２６】
次に、図１２を参照すると、側壁スペーサ６は、反応性イオンエッチング（ＲＩＥ）を使用して除去される。シリサイド１０がシリコン本体１を浸食からほぼ保護するので、この状態では、ＲＩＥエッチングが適切である。或いは、側壁スペーサ６がＳｉＮから構成されている場合には、高温の燐酸の５００オングストロームのウェットエッチングが使用されることができ、これはＲＩＥにより発生するシリコンの浸食を減少、または防止することができる。別の可能性として、側壁スペーサ６が、硼素をドープされたシリコンガラスから構成されている場合、これらは蒸気ＨＦエッチングを使用して除去されることができる。この例では側壁スペーサ６は完全に除去されているが、側壁スペーサ６の一部は残っていることが望ましいこともある。残された側壁スペーサ６の量は、それが存在するならば、与えられるエッチング量によって調節されることができる。
【００２７】
次に、図１３を参照すると、ＳｉＮ応力ライナー１１がＦＥＴ領域全体を覆って堆積される。ＦＥＴがＰＦＥＴであるならば、応力ライナー１１は圧縮応力ライナーであることができる。ＦＥＴがＮＦＥＴであるならば、応力ライナー１１は引っ張り応力ライナーであることができる。図１３に示されているように、側壁６はもはや存在しないので、応力ライナー１１はゲート３に対して非常に近接して配置されることができ、この結果、さらに効率的な応力ライナーが形成される。
【００２８】
前述したように、側壁スペーサ６は全体が除去されるか、或いは十分な部分だけが除去されることができる。図２０は、後者の状態の例示的なクローズアップ断面を示している。この場合、側壁スペーサ６の一部が酸化物層５上に配置されて残っている。しかしながら、部分的に除去されており、側壁スペーサ６はもはや酸化物層５の垂直及び水平境界へ延在しない。代わりに、ｚ方向に距離Ｄｚと、ｘ方向に距離Ｄｘの酸化物層５上には、もはや側壁スペーサ６が配置されていない。ＤｘとＤｚにより測定されるこれらの部分は、応力ライナー11と直接接触することができる。ＤｘとＤｚは、任意のゼロではない距離である。例えば、Ｄｘおよび／またはＤｚは少なくとも１ナノメータ（ｎｍ）であってもよい。より一般的には、Ｄｘ（即ち、ゲート３とシリサイド層２００との間の部分であり、側壁スペーサ６によりカバーされていない部分）は例えば、酸化物層５のｘ方向の全体の長さの少なくとも３％以上、または５％以上、あるいは９０％以上であることができる。さらに、酸化物層５の外側エッジと、シリサイド層２００２の内側エッジとの間に領域が存在するならば、この領域は応力ライナー１１と直接接触することができ、および／または側壁スペーサ６により被覆されない。同様に、Ｄｚ（即ち、側壁スペーサ６によりカバーされていないゲート側壁に沿った部分）は、例えば、酸化物層５のｚ方向の全体の長さの３％以上、または５％以上、あるいは９０％以上であることができる。
【００２９】
さらに、図２０では、応力ライナー１１と、ゲート３及びシリコン本体１間の位置との間に、最小の距離“Ｄｌｉｎｅｒ”が存在することが認められる。ゲート３とシリコン本体１間の位置は、例えば、ゲート誘電体層２００１が配置されている場所であってもよい。Ｄｌｉｎｅｒは任意の距離であってもよいが、応力ライナー１１がゲート３に近いほど、応力ライナー１１がゲート３に対して与えることのできる応力は大きくなるので、Ｄｌｉｎｅｒは小さいことが好ましい。例えば、Ｄｌｉｎｅｒは、２５ｎｍ以下、１５ｎｍ以下、または５ｎｍ以下であってもよい。実際に、ゲート３の側壁の全長に沿って、応力ライナー１１がゲート３に近いほど、応力ライナー１１がゲート３に対して与えることのできる応力は大きくなる。したがって、応力ライナー１１が、ゲート３の側壁の全長に沿って、ゲート３の２５ｎｍ以内、１５ｎｍ以内、または５ｎｍ以下であるように、装置を構成することが望ましい。
【００３０】
図１４Ａ、１４Ｂ、１４Ｃは、ＮＦＥＴ１４０１とＰＦＥＴ１４０２との両者を有する半導体装置で、二重の側壁スペーサ１４０３，１４０４、１４０５，１４０６がバッファ及びソース／ドレインのイオン注入に使用される場合にもまた、前述のＦＥＴ装置が生成されることを示している。示されているように、側壁スペーサ１４０３乃至１４０６の両セットは、図６乃至９または図１０乃至１３に示されているプロセスのようなエッチングによって除去される。二重応力のＳｉＮライナーが、その後通常の技術を使用して堆積される。二重応力のライナーは、ＮＦＥＴ１４０１を覆う引っ張り部分１４１０と、ＰＦＥＴ１４０２を覆う圧縮部分１４１１とを有している。
【００３１】
図１５Ａ、１５Ｂ、１５Ｃは、ＮＦＥＴ１５０１とＰＦＥＴ１５０２との両者を有する半導体装置から、側壁スペーサ１５０３、１５０４が除去される別の可能な構造を示している。この例では、チャネルからシリサイドのエッジまでの距離はＮＦＥＴ１５０１とＰＦＥＴ１５０２とでは異なっている。この距離の差は、ＮＦＥＴ１５０１とＰＦＥＴ１５０２とにおいてイオン注入種の拡散に差が存在する場合、および／またはＮＦＥＴ１５０１とＰＦＥＴ１５０２とに与えられる応力に差が存在する場合に、望ましい。二重応力のＳｉＮライナーは、その後、通常の技術を使用して堆積される。二重応力のライナーはＮＦＥＴ１５０１を覆う引っ張り部分１５１０と、ＰＦＥＴ１５０２を覆う圧縮部分１５１１とを有している。
【００３２】
図１６Ａ、１６Ｂ、１６Ｃは、二重応力ライナーがＮＦＥＴ１６０１とＰＦＥＴ１６０２との両者を有する半導体装置に与えられる場合の別の実施形態を示している。第１に、引っ張り応力ＳｉＮライナー１６０３は、ＮＦＥＴ１６０１とＰＦＥＴ１６０２の両者を含む装置を覆って堆積される。次に、引っ張り応力ライナー１６０３は、マスキング技術を使用して、ＮＦＥＴ１６０１の領域では残しながら、ＰＦＥＴ１６０２の領域からは除去される。しかしながら、引っ張り応力ライナー１６０３の小部分がＰＦＥＴ１６０２のゲートの側壁に隣接して残留していてもよい。残されている引っ張り応力ライナー１６０３の量は、存在するならば、図２０に示されている構造に一致する形状および／または寸法を有することができる。即ち、ｚ方向に距離Ｄｚと、ｘ方向に距離Ｄｘの酸化物層１６０５上には、もはや引っ張りライナー１６０３が配置されていない。次に、マスキング技術を使用して、圧縮ＳｉＮ層１６０４が、ＰＦＥＴ１６０２上に堆積されるが、ＮＦＥＴ１６０１上には堆積されない。
【００３３】
図１７Ａと１７Ｂは、二重応力ライナーがＮＦＥＴ１７０１とＰＦＥＴ１７０２との両者を有する半導体装置に設けられる、さらに別の実施形態を例示的に示している。第１に、引っ張り応力ＳｉＮライナー１７０３が、ＮＦＥＴ１７０１とＰＦＥＴ１７０２の両者を含んでいる装置上に堆積される。次に、ゲルマニウム（Ｇｅ）イオンがマスク１７０４を使用して、（ＮＦＥＴ１７０１では行われないが）ＰＦＥＴ１７０２上の圧縮応力ライナー１７０３にイオン注入される。その結果、圧縮応力ライナー１７０３の圧縮力は弱められ、または中立化された応力層１７０５になるように中立化される。次に、中立化されたライナー１７０５は、再度マスク１７０４を使用して、ＰＦＥＴ１７０２の領域から除去される。しかしながら、少量の中立化されたライナー１７０５は、ＰＦＥＴ１７０２のゲートの側壁に隣接して残ることができる。残された中立化されたライナー１７０５の量は、存在するならば、図２０に示されている構造に一致する形状および／または寸法を有することができる。即ち、ｚ方向に距離Ｄｚと、ｘ方向に距離Ｄｘの酸化物層１８０１上には、もはや中立化されたライナー１７０５が配置されていない。次に、再度マスク１７０４を使用して、圧縮応力ＳｉＮ層１８０２が、ＰＦＥＴ１７０２上に堆積されるが、ＮＦＥＴ１７０１には堆積されない。
【００３４】
図１９Ａおよび１９Ｂを参照すると、それぞれ二重応力ライナーを使用する２つの変形した形態の例示的な半導体装置が示されている。第１の半導体装置は、ＮＦＥＴ１９０１とＰＦＥＴ１９０２を有している。ＰＦＥＴ１９０２は伝統的な圧縮応力ＳｉＮライナー１９０７を有し、ＮＦＥＴ１９０１は引っ張り応力ＳｉＮライナー１９０５を有している。しかしながら、図１８Ａおよび１８ＢのＰＦＥＴ１７０２と類似して、ＮＦＥＴ１９０１もまたライナー１９０５とは異なる量および／またはタイプの応力ライナーを有する。この例では、ＮＦＥＴ１９０１も、引っ張り応力ライナー１９０５により被覆される内部圧縮応力ＳｉＮライナー１９０６を有する。幾つかの先の例示的な実施形態のように、内部圧縮応力ＳｉＮライナー１９０６は図２０に示されている構造と一致する形状および／または寸法を有することができる。即ち、ｚ方向に距離Ｄｚと、ｘ方向に距離Ｄｘの酸化物層１９２０上には、もはや内部ライナー１９０６が配置されていない。
【００３５】
第２の半導体装置もまた、ＮＦＥＴ１９０３とＰＦＥＴ１９０４を有している。この場合にも再びＰＦＥＴ１９０４は伝統的な圧縮応力ＳｉＮライナー１９１０を有し、ＮＦＥＴ１９０３は引っ張り応力ＳｉＮライナー１９０８を有している。図１９Ａの第１の半導体装置のように、第２の半導体装置のＮＦＥＴ１９０３もまたライナー１９０９とは異なる量および／またはタイプの応力ライナーを有する。しかしながら、この例ではＮＦＥＴ１９０３もまた、引っ張り応力ライナー１９０８により被覆される、内部の中立化されたＳｉＮライナー１９０９を有する。幾つかの先の例示的な実施形態のように、内部ライナー１９０９は、図２０に示されている構造と一致する形状および／または寸法を有することができる。即ち、ｚ方向に距離Ｄｚと、ｘ方向に距離Ｄｘの酸化物層１９２１上には、もはや内部ライナー１９０９が配置されていない。
【００３６】
以上、半導体装置とその装置の製造方法が説明され、ここで応力ライナーは実質的に、通常のＦＥＴよりもＦＥＴゲートに対して接近している。前述の説明は本発明の特徴を、ＳＯＩ実施形態を使用して記載したが、バルクウェハ技術のような他の技術が、代りにこれらの特徴を実行するために使用できることに注意すべきである。
【００３７】
本発明によれば、例えば、以下の視点１乃至２９に記載されるような半導体装置及びその製造方法が提供可能である。
【００３８】
［視点１］
シリコン層と、
前記シリコン層上に配置されたゲートを有するＦＥＴと、
前記ＦＥＴ上に配置される応力ライナーとを具備し、
前記応力ライナーは、前記ゲートと前記シリコン層の間の位置から２５ナノメートル以内にある半導体装置。
【００３９】
［視点２］
前記応力ライナーは、前記ゲートと前記シリコン層の間の位置から１５ナノメートル以内にある視点１に記載の半導体装置。
【００４０】
［視点３］
前記ゲートは対向する側壁を有し、前記半導体装置はさらに、前記ゲートの前記各側壁上およびシリコン層上に配置されたＬ型の酸化物層を含み、前記応力ライナーは前記酸化物層の両方と物理的に接触している視点１に記載の半導体装置。
【００４１】
［視点４］
各酸化物層の一部と前記応力ライナーとの間に配置された側壁スペーサをさらに含む視点３に記載の半導体装置。
【００４２】
［視点５］
前記応力ライナーは、前記ゲートの前記各側壁の全体の長さに沿って、前記ゲートの前記各側壁の２５ナノメートル以内である視点３に記載の半導体装置。
【００４３】
［視点６］
前記ゲートと前記シリコン層との間に配置されたゲート誘電体層をさらに含む視点１に記載の半導体装置。
【００４４】
［視点７］
前記応力ライナーは前記誘電体層から１５ナノメートル以内にある視点６に記載の半導体装置。
【００４５】
［視点８］
前記シリコン層は基板である視点１に記載の半導体装置。
【００４６】
［視点９］
前記シリコン層は、酸化物層上に配置され、前記酸化物層はさらに基板上に配置されている視点１に記載の半導体装置。
【００４７】
［視点１０］
シリコン層と、
Ｎ型またはＰ型の一方であり、前記シリコン層上に配置された、対向する側壁を持つ第１のゲートを有する第１のＦＥＴと、
Ｎ型またはＰ型の他方であり、前記シリコン層上に配置された、対向する側壁を持つ第２のゲートを有する第２のＦＥＴと、
前記第１のＦＥＴを覆って配置され、第１の応力タイプを前記第１のゲートに与える第１の応力ライナーと、
前記第２のＦＥＴを覆って配置され、第１の応力タイプとは異なる第２の応力タイプを前記第２のゲートに与える第２の応力ライナーとを具備し、
前記第１の応力ライナーは、前記第１のゲートの前記各側壁の全長に沿って、前記第１のゲートの前記各側壁に対してほぼ平行であり、
前記第２の応力ライナーは、前記第２のゲートの前記各側壁の全長に沿って、前記第２のゲートの前記各側壁に対して平行ではない半導体装置。
【００４８】
［視点１１］
前記第１のゲートの前記各側壁と、第１の応力ライナーとの間に配置された第１の酸化物層と、
前記第２のゲートの前記各側壁と、第２の応力ライナーとの間に配置された第２の酸化物層とをさらに具備し、
前記第１のゲートに対して反対側を向いている前記各第１の酸化物層の第１の表面は、前記第１の表面の全体にわたって、前記第１の応力ライナーと物理的に接触し、
前記第２のゲートに対して反対側を向いている前記各第２の酸化物層の第２の表面は、前記第２の表面の全体にわたって、前記第２の応力ライナーと物理的に接触している視点１０に記載の半導体装置。
【００４９】
［視点１２］
前記各第２の酸化物層と前記第２の応力ライナーとの間に配置されているシリコン窒化物層をさらに具備し、前記シリコン窒化物層は、前記第２の応力ライナーとは異なる応力量を提供する視点１１に記載の半導体装置。
【００５０】
［視点１３］
前記第１のＦＥＴはＮＦＥＴであり、前記第２のＦＥＴはＰＦＥＴであり、前記シリコン窒化物層は引っ張り応力層である視点１２に記載の半導体装置。
【００５１】
［視点１４］
前記第１のＦＥＴはＮＦＥＴであり、前記第２のＦＥＴはＰＦＥＴであり、前記シリコン窒化物層は中立の応力層である視点１２に記載の半導体装置。
【００５２】
［視点１５］
前記第１のＦＥＴはＰＦＥＴであり、前記第２のＦＥＴはＮＦＥＴであり、前記シリコン窒化物層は圧縮応力層である視点１２に記載の半導体装置。
【００５３】
［視点１６］
前記第１のＦＥＴはＰＦＥＴであり、前記第２のＦＥＴはＮＦＥＴであり、前記シリコン窒化物層は中立の応力層である視点１２に記載の半導体装置。
【００５４】
［視点１７］
シリコン層上にゲートを形成し、
前記ゲートの対向する両側面上に１対の側壁スペーサを形成し、
前記側壁スペーサをマスクとして使用して、前記ゲートの対向する両側の前記シリコン層に１対のソース／ドレイン領域をイオン注入し、
前記側壁スペーサを除去し、
前記側壁スペーサの除去後、前記ゲートを覆って応力ライナーを形成する工程を具備する半導体装置の製造方法。
【００５５】
［視点１８］
前記側壁スペーサをマスクとして使用して、前記ゲートの対向する両側にシリサイドを形成する工程をさらに含む視点１７に記載の方法。
【００５６】
［視点１９］
前記側壁スペーサを除去する工程後に、前記ゲートの対向する両側にシリサイドを形成する工程をさらに含む視点１７に記載の方法。
【００５７】
［視点２０］
前記ゲートの対向する両側面上および前記シリコン層上に酸化物層を形成する工程をさらに含み、前記側壁スペーサを形成する工程は、前記酸化物層上に前記側壁スペーサを形成する工程を含む視点１９に記載の方法。
【００５８】
［視点２１］
前記側壁スペーサをマスクとして使用して、前記酸化物層の一部を除去する工程をさらに含む視点２０に記載の方法。
【００５９】
［視点２２］
前記応力ライナーを形成する前記工程は、前記残りの酸化物層と物理的に接触するように前記応力ライナーを形成する工程を含む視点２１に記載の方法。
【００６０】
［視点２３］
前記応力ライナーを形成する前記工程は、前記残りの酸化物層の全てと物理的に接触するように前記応力ライナーを形成する工程を含む視点２１に記載の方法。
【００６１】
［視点２４］
前記側壁スペーサはそれぞれ幅が３０ｎｍ以上である視点１７に記載の方法。
【００６２】
［視点２５］
前記側壁スペーサはシリコン窒化物である視点１７に記載の方法。
【００６３】
［視点２６］
前記応力ライナーは圧縮応力ライナーである視点１７に記載の方法。
【００６４】
［視点２７］
前記応力ライナーは引っ張り応力ライナーである視点１７に記載の方法。
【００６５】
［視点２８］
シリコン層と、
前記シリコン層上に配置されたチャネルと、
ゲートの対向する両側の前記シリコン層に配置され、第１の距離だけ前記ゲートの各側壁から横方向にそれぞれ隔てられている１対のソース／ドレイン領域と、
前記チャネルの前記側壁上と、前記シリコン層上とに配置されている応力ライナーとを具備し、
前記応力ライナーは、前記第１の距離よりも少なくとも１０ナノメータだけ、前記チャネルの前記各側壁に対して横方向で近接している半導体装置。
【００６６】
［視点２９］
前記ゲートの対向する両側のシリコン層に配置され、第２の距離だけ前記ゲートの各側壁から横方向にそれぞれ隔てられている１対のシリサイド領域をさらに含み、前記第２の距離は、前記応力ライナーと前記側壁との間の横方向の距離よりも長い視点２８に記載の半導体装置。
【図面の簡単な説明】
【００６７】
【図１Ａ】一方は、ゲート側壁と応力ライナーとの間にＳｉＮ側壁スペーサを有しており、他方はそれを有していない、ＦＥＴの２つの例示的な形態の断面図である。
【図１Ｂ】一方は、ゲート側壁と応力ライナーとの間にＳｉＮ側壁スペーサを有しており、他方はそれを有していない、ＦＥＴの２つの例示的な形態の断面図である。
【図２】ＦＥＴの製造で行われる例示的な早期の工程を示す断面図である。
【図３】ＦＥＴの製造で行われる例示的な早期の工程を示す断面図である。
【図４】ＦＥＴの製造で行われる例示的な早期の工程を示す断面図である。
【図５】ＦＥＴの製造で行われる例示的な早期の工程を示す断面図である。
【図６】ＳｉＮ側壁スペーサがシリサイドの形成前に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図７】ＳｉＮ側壁スペーサがシリサイドの形成前に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図８】ＳｉＮ側壁スペーサがシリサイドの形成前に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図９】ＳｉＮ側壁スペーサがシリサイドの形成前に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図１０】ＳｉＮ側壁スペーサがシリサイドの形成後に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図１１】ＳｉＮ側壁スペーサがシリサイドの形成後に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図１２】ＳｉＮ側壁スペーサがシリサイドの形成後に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図１３】ＳｉＮ側壁スペーサがシリサイドの形成後に除去される、ＦＥＴの製造で行われる例示的な後期の工程を示す断面図である。
【図１４Ａ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１４Ｂ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１４Ｃ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１５Ａ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１５Ｂ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１５Ｃ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１６Ａ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１６Ｂ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１６Ｃ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１７Ａ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１７Ｂ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１８Ａ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１８Ｂ】例示的な二重応力ライナーの半導体装置の製造で行われる工程を示す図である。
【図１９Ａ】二重応力ライナーを有する例示的な半導体装置の幾つかの断面図である。
【図１９Ｂ】二重応力ライナーを有する例示的な半導体装置の幾つかの断面図である。
【図２０】減少させた側壁スペーサを有する例示的な酸化物層の断面図である。
【図１Ａ】
0004802063.tif 000002
【図１Ｂ】
0004802063.tif 000003
【図２】
0004802063.tif 000004
【図３】
0004802063.tif 000005
【図４】
0004802063.tif 000006
【図５】
0004802063.tif 000007
【図６】
0004802063.tif 000008
【図７】
0004802063.tif 000009
【図８】
0004802063.tif 000010
【図９】
0004802063.tif 000011
【図１０】
0004802063.tif 000012
【図１１】
0004802063.tif 000013
【図１２】
0004802063.tif 000014
【図１３】
0004802063.tif 000015
【図１４Ａ】
0004802063.tif 000016
【図１４Ｂ】
0004802063.tif 000017
【図１４Ｃ】
0004802063.tif 000018
【図１５Ａ】
0004802063.tif 000019
【図１５Ｂ】
0004802063.tif 000020
【図１５Ｃ】
0004802063.tif 000021
【図１６Ａ】
0004802063.tif 000022
【図１６Ｂ】
0004802063.tif 000023
【図１６Ｃ】
0004802063.tif 000024
【図１７Ａ】
0004802063.tif 000025
【図１７Ｂ】
0004802063.tif 000026
【図１８Ａ】
0004802063.tif 000027
【図１８Ｂ】
0004802063.tif 000028
【図１９Ａ】
0004802063.tif 000029
【図１９Ｂ】
0004802063.tif 000030
【図２０】
0004802063.tif 000031