【手続補正書】
【提出日】令和3年12月6日(2021.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする不揮発性メモリ装置。
【請求項２】
前記ユーザデータセットと関連したパリティデータに基づいて前記情報ビット及び前記ウェイトビットの少なくとも１つのエラービットを訂正し、訂正されたユーザデータセットを前記演算回路に提供するエラー訂正コード（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ：以下、ＥＣＣ）エンジンをさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション（活性化）を順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス−ベクトル乗算」を実行し、前記乗算の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記シフトレジスタブロックは、第１シフトビットを出力するように、前記ウェイトビットを、それぞれ「Ｐ×Ｑ」（Ｐ、Ｑは、自然数）マトリックス形態を有するように配置した前記特性マップで構成し、前記特性マップの各々が第１演算ウィンドウに順次に出力されるように前記ウェイトビットをシフトさせる第１シフトレジスタと、
第２シフトビットを出力するように、前記情報ビットと前記ウェイトビットとの関連性に基づいて複数の「Ｌ×Ｌ」（Ｌは、４以上の自然数）マトリックス形態を有するように配置し、複数のサブデータセットに対応する前記アクティベーションで構成し、前記アクティベーションの各々が各々「Ｐ×Ｑ」マトリックス形態を有する第２演算ウィンドウに順次に出力されるように前記情報ビットをシフトさせる第２シフトレジスタと、を含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記第２シフトレジスタは、前記第２演算ウィンドウが前記アクティベーションのバウンダリーに到達するまで、第２演算ウィンドウの２つの連続する位置に関して第２方向の２Ｐ個の情報ビットが繰り返して選択されるように前記第２演算ウィンドウを第１方向にシフトさせ、前記第２演算ウィンドウが前記アクティベーションのバウンダリーに到達したことに応答して、前記第２演算ウィンドウを「Ｌ−Ｐ」だけシフトさせることを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記乗算及び累積回路は、前記第１シフトビットと前記第２シフトビットを受信し、前記アクティベーションの内の１つのアクティベーションの情報ビットと前記特性マップの内の対応する１つの特性マップのウェイトビットとを乗算して、乗算した結果を出力する乗算回路と、
前記乗算回路の出力を累積して前記出力データセットを提供する累積回路と、を含むことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項７】
前記乗算回路は、前記第１シフトビットを受信し、前記第１シフトビットを前記第１演算ウィンドウに基づく前記特性マップとして出力する第１バッファと、
前記第２シフトビットを受信し、前記第２シフトビットを前記第２演算ウィンドウに基づく前記アクティベーションとして出力する第２バッファと、
前記第１バッファの出力と前記第２バッファの出力を乗算して、中間演算結果として乗算された結果を提供する乗算器と、を含むことを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記累積回路は、第１入力と第２入力を備える加算器と、
バッファと、を含み、
前記加算器は、前記第１入力で受信される前記乗算回路の前記中間演算結果と前記第２入力で受信される前記バッファの出力とを合算して前記バッファに提供し、
前記バッファは、前記加算器の出力を前記加算器の前記第２入力にフィードバックさせ、出力イネーブル信号に応答して前記加算器の出力を前記出力データセットとして提供することを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記バッファは、前記出力データセットを提供した後にリセット信号に応答してリセットされることを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記データバッファは、スタティックＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ：ＳＲＡＭ）を含むことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項１１】
外部からのコマンド及びアドレスに応答して前記ページバッファ回路、前記演算回路、及び前記データ入出力回路を制御する制御回路をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記制御回路は、前記コマンド及び前記アドレスに応答して演算制御信号を生成し、前記演算制御信号を前記演算回路に提供して前記演算回路を制御することを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記特性マップに基づいて前記情報ビットを分割してアクティベーション（活性化）に順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々とで「マトリックス−ベクトル乗算」を実行し、前記「マトリックス−ベクトル乗算」の結果を累積し、前記アクティベーションと前記特性マップとの前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して、前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記制御回路は、出力イネーブル信号及びリセット信号を前記乗算及び累積回路に提供して前記乗算及び累積回路を制御し、
前記書込イネーブル信号を前記データバッファに提供して前記データバッファの出力動作を制御し、
前記演算制御信号は、前記出力イネーブル信号、前記リセット信号、及び前記書込イネーブル信号を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリセルアレイは、複数のメモリブロックを含み、
前記複数のメモリブロックの各々は、第１ワードラインに接続される複数の第１メモリセルと、
第２ワードラインに接続され、前記第１メモリセルの上に積層される複数の第２メモリセルと、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１６】
前記不揮発性メモリ装置は、第１方向に延長される複数のワードライン、及び前記第１方向と交差する第２方向に延長される前記複数のビットラインが配列され、前記メモリセルアレイが形成された第１半導体層と、
基板を含み、前記第１半導体層の下部に前記第１方向及び前記第２方向と垂直な第３方向に積層され、前記ページバッファ回路、前記演算回路、及び前記データ入出力回路が形成される第２半導体層と、を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１７】
前記ページバッファ回路の少なくとも一部分及び前記演算回路の少なくとも一部分は、前記第３方向において、前記メモリセルアレイと少なくとも部分的にオーバーラップすることを特徴とする請求項１６に記載の不揮発性メモリ装置。
【請求項１８】
少なくとも１つの不揮発性メモリ装置と、
前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、
前記少なくとも１つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、前記情報ビット及び前記ウェイトビットに対する前記演算が完了した場合、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とするメモリシステム。
【請求項１９】
前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション（活性化）を順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス−ベクトル乗算」を実行し、前記乗算の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、
前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、
前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、
演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス−ベクトル乗算」を実行するステップと、
前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス−ベクトル乗算」が完了したことに応答して、前記「マトリックス−ベクトル乗算」の結果である出力データセットを提供するステップと、を有することを特徴とする不揮発性メモリ装置の動作方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記目的を達成するためになされた本発明によるメモリシステムは、少なくとも１つの不揮発性メモリ装置と、前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、前記少なくとも１つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、前記情報ビット及び前記ウェイトビットに対する前記演算が完了した場合、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス−ベクトル乗算」を実行するステップと、前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス−ベクトル乗算」が完了したことに応答して、前記「マトリックス−ベクトル乗算」の結果である出力データセットを提供するステップと、を有することを特徴とする。