(57)【特許請求の範囲】
【請求項１】
入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、
前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、
前記デコードした信号をクロック信号に従って出力する第２出力回路と、
前記第１出力回路の前に設けられ、前記第１出力回路に供給されるデータ信号を遅延させる第１遅延回路と
を有することを特徴とする半導体装置。
【請求項２】
入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、
前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、
前記デコードした信号をクロック信号に従って出力する第２出力回路と、
前記第１出力回路に供給されるクロック信号を遅延させる第１遅延回路と、
前記第２出力回路に供給されるクロック信号を遅延させる第２遅延回路と
を有することを特徴とする半導体装置。
【請求項３】
入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、
前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、
前記デコードした信号をクロック信号に従って出力する第２出力回路と、
前記第２出力回路に供給されるクロック信号を遅延させる第１遅延回路と
を有することを特徴とする半導体装置。
【請求項４】
入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、
前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、
前記デコードした信号をクロック信号に従って出力する第２出力回路と、
前記第１出力回路の前に設けられ、前記第１出力回路に供給されるデータ信号を前記デコード回路の遅延時間に基づいた遅延時間、遅延させるダミーデコード回路と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にクロック信号に同期して動作する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、より高い信号周波数で処理を行なうことが求められている。例えば、半導体記憶装置ではＣＰＵ（Central Processing Unit ）の高速化に伴って、ＳＤＲＡＭ（Synchronous Dynamic RAM ），ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）等は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。したがって、外部からデータ信号やクロック信号が供給される半導体装置の入力回路は、クロック信号の高速化に伴って、高速化且つ高精度化が必須要件となる。
【０００３】
以下、従来の半導体装置の入力回路について説明する。尚、ここでは、クロック信号の立ち上がりエッジと立ち下がりエッジに同期してデータ信号の入出力を行なうことにより高速化を実現するＤＤＲ−ＳＤＲＡＭの入力回路の動作について説明する。
【０００４】
図１は、入力回路の一例の構成図を示す。図１の入力回路は、チップパッド１２，１４と、入力バッファ回路１６，１８と、ラッチ回路２０とを含む。入力バッファ回路１６は、チップパッド１２を介して一定周期のクロック信号が入力される。また、入力バッファ回路１８は、チップパッド１４を介してクロック信号に同期したデータ信号が入力される。
【０００５】
入力バッファ回路１６は入力されたクロック信号を増幅後、そのクロック信号をラッチ回路２０に供給する。また、入力バッファ回路１８は入力されたデータ信号を増幅後、そのデータ信号をラッチ回路２０に供給する。ラッチ回路２０は、供給されたクロック信号の立ち上がりエッジに同期してデータ信号をラッチする。
【０００６】
次に、図２を参照して更に入力回路の動作について説明する。図２は、入力回路の一例の構成図を示す。図２の入力回路は、チップパッド２２，２４と、入力バッファ回路２６，２８と、ラッチ回路３０，３２とを含む。入力バッファ回路２８は、チップパッド２４を介して一定周期のクロック信号が入力される。また、入力バッファ回路２６は、チップパッド２２を介してクロック信号に同期したデータ信号が入力される。
【０００７】
入力バッファ回路２８は入力されたクロック信号をインバータ２段を介して出力されるクロック信号ＤＳ０と、インバータ１段を介して出力されるクロック信号ＤＳ１８０とに分岐して出力する。入力バッファ回路２８はクロック信号ＤＳ０をラッチ回路３０に供給し、クロック信号ＤＳ１８０をラッチ回路３２に供給する。また、入力バッファ回路２６は入力されたデータ信号を増幅後、そのデータを分岐してラッチ回路３０，３２に供給する。
【０００８】
ラッチ回路３０は、供給されたクロック信号ＤＳ０の立ち上がりエッジに同期してデータ信号をラッチする。また、ラッチ回路３２は、供給されたクロック信号ＤＳ１８０の立ち上がりエッジに同期してデータ信号をラッチする。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体装置を製造する段階である程度のプロセスばらつきが発生するのは避けられない。また、図２の入力回路では、クロック信号を分岐してクロック信号ＤＳ０及びＤＳ１８０を生成するときにインバータ１段分のタイミングずれが発生してしまう。更に、後述するようにラッチ回路に論理回路で構成されるデコーダが設けられている場合があり、そのデコーダを構成する論理回路分のタイミングずれが発生してしまう。
【００１０】
従来、この程度のタイミングずれは入力回路の動作に何ら影響を与えず問題が無かったが、より高い信号周波数で処理を行なうことにより、許容できるタイミングずれの範囲が減少する。したがって、プロセスばらつきや回路構成の違いによるタイミングずれが問題となる。
【００１１】
本発明は、上記の点に鑑みなされたもので、入力回路でのクロック信号及びデータ信号のタイミングずれを調整することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の半導体装置は、入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、前記デコードした信号をクロック信号に従って出力する第２出力回路と、前記第１出力回路の前に設けられ、前記第１出力回路に供給されるデータ信号を遅延させる第１遅延回路とを有することを特徴とする。
【００１３】
このように、第１遅延回路を有することにより、デコード回路による遅延が生じないデータ信号とデコード回路により遅延が生じたデータ信号とのタイミングを第１遅延回路により調整することが可能である。なお、第１遅延回路は配線長を長くするなど様々な構成により実現できる。
【００１４】
また、本発明の半導体装置は、入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、前記デコードした信号をクロック信号に従って出力する第２出力回路と、前記第１出力回路に供給されるクロック信号を遅延させる第１遅延回路と、前記第２出力回路に供給されるクロック信号を遅延させる第２遅延回路とを有することを特徴とする。
【００１５】
このように、第１及び第２遅延回路を有することにより、データ信号のデコード処理による遅延を考慮してクロック信号を遅延させることができる。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【００１６】
また、本発明の半導体装置は、入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、前記デコードした信号をクロック信号に従って出力する第２出力回路と、前記第２出力回路に供給されるクロック信号を遅延させる第１遅延回路とを有することを特徴とする。
【００１７】
このように、第１遅延回路を有することにより、データ信号のデコード処理による遅延を考慮してクロック信号を遅延させることができる。なお、第１遅延回路は、第２出力回路に供給されるクロック信号を遅延させるものである。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【００１８】
また、本発明の半導体装置は、入力バッファで分岐されて供給されるデータ信号をクロック信号に従って出力する第１出力回路と、前記入力バッファで分岐されて供給されるデータ信号を含む少なくとも１つのデータ信号をデコードするデコード回路と、前記デコードした信号をクロック信号に従って出力する第２出力回路と、前記第１出力回路の前に設けられ、前記第１出力回路に供給されるデータ信号を前記デコード回路の遅延時間に基づいた遅延時間、遅延させるダミーデコード回路とを有することを特徴とする。
【００１９】
このように、ダミーデコード回路を有することにより、デコード回路による遅延量とダミーデコード回路による遅延量とを調整することができる。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【発明の効果】
【００２４】
上述の如く、本発明によれば、第１遅延回路を有することにより、デコード回路による遅延が生じないデータ信号とデコード回路により遅延が生じたデータ信号とのタイミングを第１遅延回路により調整することが可能である。なお、第１遅延回路は配線長を長くするなど様々な構成により実現できる。
【００２５】
また、本発明によれば、第１及び第２遅延回路を有することにより、データ信号のデコード処理による遅延を考慮してクロック信号を遅延させることができる。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【００２６】
また、本発明によれば、第１遅延回路を有することにより、データ信号のデコード処理による遅延を考慮してクロック信号を遅延させることができる。なお、第１遅延回路は、第２出力回路に供給されるクロック信号を遅延させるものである。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【００２７】
また、本発明によれば、ダミーデコード回路を有することにより、デコード回路による遅延量とダミーデコード回路による遅延量とを調整することができる。したがって、回路構成の違いによるクロック信号とデータ信号とのタイミングずれを調整することが可能である。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施例を図面に基づいて説明する。尚、本発明の実施例としてＳＤＲＡＭ及びＤＤＲ−ＳＤＲＡＭについて説明するがこれに限るものではない。
【００３１】
最初に、本発明の半導体装置の全体構成について図３を参照して説明する。図３は、本発明の半導体装置の一例の構成図を示す。図３の半導体装置は、クロックバッファ４０，コマンドデコ−タ４２，アドレスバッファ４４，データ入力バッファ回路４６，コントロール信号ラッチ回路４８，モードレジスタ５０，コラムアドレスカウンタ５２，ＤＬＬ（Delay Locked Loop ）回路５４，及びコア回路５６を含む構成である。
【００３２】
上記半導体装置を構成する各部の機能について簡単に説明すると、クロックバッファ４０は外部からのクロック信号ＣＬＫ，反転クロック信号／ＣＬＫ等が入力され、各部にクロック信号ＣＬＫを供給する。
【００３３】
コマンドデコ−タ４２は外部からのコマンド、例えばチップセレクト信号／ＣＳ，書き込みコマンド信号／ＷＥ，信号／ＲＡＳ，信号／ＣＡＳ等が入力され、その信号をデコードして後述するコントロール信号ラッチ回路４８及びデータ入力バッファ回路４６に供給する。
【００３４】
アドレスバッファ４４は、外部からのアドレス信号Ａ０〜Ａ１２を入力され、そのアドレス信号をコントロール信号ラッチ回路４８，モードレジスタ５０，コラムアドレスカウンタ５２，コア回路５６に供給する。データ入力バッファ回路４６は外部からデータ信号ＤＱ０〜ＤＱ１５等が入力され、コア回路５６にデータ信号を供給すると共に、コア回路５６からデータ信号が入力され、外部にデータ信号ＤＱ０〜ＤＱ１５を出力する。なお、データ入力バッファ回路４６はＤＬＬ回路５４から供給されるクロック信号に同期して動作を行なう。
【００３５】
コア回路５６は、コントロール信号ラッチ回路４８から供給される信号ＲＡＳ，信号ＣＡＳ，信号ＷＥと、アドレスバッファ４４から供給されるロウアドレス信号と、コラムアドレスカウンタ５２から供給されるコラムアドレス信号とに従って、データ信号の読み出し及び書き込みがされる。なお、モードレジスタ５０はバースト長情報を生成してコラムアドレスカウンタ５２に供給している。
【００３６】
本発明は、特にデータ入力バッファ回路４６に含まれる入力回路に関するものであり、以下説明する。
〔プロセスばらつきによるタイミングずれの調整〕
図４は、本発明の半導体装置に含まれる入力回路の第１実施例の構成図を示す。図４の入力回路は、テスト回路６０を含むことが図１の入力回路と異なっている。テスト回路６０は、テスト信号を入力バッファ回路１６，１８と、ラッチ回路２０とに供給し、後述する手順によってクロック信号及びデータ信号のタイミングずれを調整する。
【００３７】
なお、図４の例ではデータ信号が入力される入力バッファ回路１８が一つの例であるが、データ信号が入力される入力バッファ回路１８が複数ある場合、図５に示すように複数の入力バッファ回路１８−１，１８−２毎に異なるテスト信号を供給しても良いし、図６に示すように複数の入力バッファ回路１８−１，１８−２に共通のテスト信号を供給しても良い。
【００３８】
次に、図７を参照して入力バッファ回路１６について説明する。図７は、入力バッファ回路１６の一実施例の構成図を示す。なお、入力バッファ回路１８は入力バッファ回路１６の構成と同様であり、説明を省略する。
【００３９】
図７の入力バッファ回路１６は、前段部６２と後段部６４とにより構成される。前段部６２はカレントミラー回路を含む構成であり、スイッチｍｐｓｃ１〜３，ｍｎｓｃ１〜３をＯＮ／ＯＦＦすることにより基準電流量を調整し、カレントミラー回路の出力電流量を調整する。
【００４０】
スイッチｍｐｓｃ１〜３，ｍｎｓｃ１〜３を順次ＯＮしていくと、出力電流量が増加していき、ノードＮ１での立ち上がりタイミングが早くなる。一方、スイッチｍｐｓｃ１〜３，ｍｎｓｃ１〜３を順次ＯＦＦしていくと、出力電流量が減少していき、ノードＮ１での立ち上がりタイミングが遅くなる。
【００４１】
後段部６４はインバータが並列に設けられており、その一方のインバータに補正用回路が設けられている。このようにインバータを並列に設けたことにより、補正用回路を設けたことによるスピードの劣化を軽減することが可能である。補正用回路は、二つのＰＭＯＳトランジスタと二つのＮＭＯＳトランジスタとにより構成され、それぞれのトランジスタのゲートにはテスト信号ｐｓ１，２及びｎｓ１，２が接続されている。
【００４２】
補正用回路は、テスト信号ｐｓ１，２及びｎｓ１，２を利用して各トランジスタを順次ＯＮしていくと、出力信号のタイミングが速くなる。一方、各トランジスタを順次ＯＦＦしていくと、出力信号のタイミングが遅くなる。なお、テスト信号ｐｓ１，２及びｎｓ１，２を利用してＰＭＯＳトランジスタとＮＭＯＳトランジスタとを独立に制御することができるので、出力信号の立ち上がりと立ち下がりとを独立して調整することが可能である。
【００４３】
次に、図７の入力バッファ回路１６の前段部６２の他の変形例について説明する。図８，９は、前段部６２の他の変形例の構成図を示す。図８，９の前段部６２は、図７のスイッチｍｐｓｃ１〜３，ｍｎｓｃ１〜３に代えてテスト信号によりＯＮ／ＯＦＦされるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを利用して基準電流量を調整し、カレントミラー回路の出力電流量を調整する。
【００４４】
なお、テスト信号は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに供給され、ＯＮ／ＯＦＦ制御を行なっている。また、図８及び図９の前段部６２は、図７のスイッチｍｐｓｃ１〜３，ｍｎｓｃ１〜３に代えて設けられたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの位置が異なっている。
【００４５】
次に、図７の入力バッファ回路１６の後段部６４の他の変形例について説明する。ここで、後段部６４の他の変形例について説明する前に、その他の変形例の原理について簡単に説明する。図１０は、後段部６４の原理を説明する一例の図を示す。
【００４６】
図１０（Ａ）は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いたＣＲディレーの一例の構成図であり、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの容量を変化させることによりノードでのＨｉｇｈ／Ｌｏｗのデューティ比を変えることが可能である。
【００４７】
これは、ノードの電位が図１０（Ｂ）のＶｔｈｎ（ＮＭＯＳトランジスタの閾値電圧）より上回った時点でＮＭＯＳトランジスタがＯＮして容量を持ち、ＶＣＣ−Ｖｔｈｐ（ＰＭＯＳトランジスタの閾値電圧）より下回った時点でＰＭＯＳトランジスタがＯＮして容量を持つという特性を利用しているものである。なお、図１０（Ｂ）はＰＭＯＳトランジスタの容量とＮＭＯＳトランジスタの容量とが同じ場合の一例の波形図である。
【００４８】
図１０（Ｂ）の状態からＮＭＯＳトランジスタの容量を大きくしてＰＭＯＳトランジスタの容量を小さくした場合（図１０（Ｃ）において太線）と、ＮＭＯＳトランジスタの容量を小さくしてＰＭＯＳトランジスタの容量を大きくした場合（図１０（Ｃ）において点線）との一例の波形図を図１０（Ｃ）に示す。
【００４９】
図１０（Ｃ）において太線の場合、立ち上がり時はＰＭＯＳトランジスタの容量が小さい上にＮＭＯＳトランジスタがＯＮしていないのでＶｔｈｎ付近まで速い。立ち下がり時はＮＭＯＳトランジスタの容量が大きいのでＶＣＣ−Ｖｔｈｐ付近まで遅い。
【００５０】
一方、図１０（Ｃ）において点線の場合、立ち上がり時はＮＭＯＳトランジスタはＯＦＦしているがＰＭＯＳトランジスタの容量が大きいのでＶｔｈｎ付近まで遅い。立ち下がり時はＮＭＯＳトランジスタの容量が小さいのでＶＣＣ−Ｖｔｈｐ付近まで速い。
【００５１】
よって、図１０の信号は太線の場合、Ｖｔｈｎまで立ち上がるのが速いのでＨｉｇｈになるのが速く、ＶＣＣ−Ｖｔｈｐまで立ち下がるのが遅いのでＬｏｗになるのが遅い。また、点線の場合、Ｖｔｈｎまで立ち上がるのが遅いのでＨｉｇｈになるのが遅く、ＶＣＣ−Ｖｔｈｐまで立ち下がるのが速いのでＬｏｗになるのが速い。
【００５２】
以上のように、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの容量を変化させることによりノードでのＨｉｇｈ／Ｌｏｗのデューティ比を変えることが可能であり、図１１，１２にその原理を利用した後段部６４の他の変形例を示しておく。
【００５３】
次に、図１３を参照してラッチ回路２０について説明する。図１３は、ラッチ回路２０の一実施例の構成図を示す。図１３のラッチ回路２０は、前段部７０と後段部７２とにより構成される。前段部７０は、図１０を利用して説明したＮＭＯＳトランジスタとＰＭＯＳトランジスタとを用いたＣＲディレーを含む構成である。前段部７０の他の実施例を図１４に示しておく。なお、図１４（Ｂ），（Ｃ）は、抵抗値Ｒを調整する一実施例である。したがって、前段部７０はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの容量を変化させることにより出力信号のタイミングの調整を行なうことができる。
【００５４】
後段部７２はクロック信号ＤＳとデータ信号ＤＱとが供給されている。ここで、後段部７２の各部分の処理について図１５のタイミング図を利用して説明する。図１５は、後段部７２の一例のタイミング図を示す。図１５（Ａ）は後段部７２に入力されるクロック信号ＤＳであり、図１５（Ｂ）は入力されるデータ信号ＤＱであり、図１５（Ｃ）はデータ信号ＤＱがインバータにより反転した信号である。
【００５５】
最初、図１５（Ａ）のクロック信号ＤＳがＬｏｗのとき、図１５（Ｈ）の出力信号はＬｏｗのままである。そして、図１５（Ａ）のクロック信号ＤＳがＬｏｗからＨｉｇｈに立ち上がると、図１５（Ｂ）のデータ信号ＤＱがＨｉｇｈであるので、ノードｎ０２がＬｏｗ，ノードｎ０３がＨｉｇｈ，ノードｎ０４がＨｉｇｈ，ノードｎ０５がＬｏｗとなり、出力信号はＨｉｇｈとなる。
【００５６】
また、図１５（Ａ）のクロック信号ＤＳが次にＬｏｗからＨｉｇｈに立ち上がると、図１５（Ｂ）のデータ信号ＤＱがＬｏｗであるので、ノードｎ０２がＨｉｇｈ，ノードｎ０３がＬｏｗ，ノードｎ０４がＬｏｗ，ノードｎ０５がＨｉｇｈとなり、出力信号はＬｏｗとなる。
【００５７】
以上のように、ラッチ回路２０では前段部７０のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの容量を変化させることにより出力信号のタイミングを調整することができる。
【００５８】
次に、テスト回路６０の動作について簡単に説明する。テスト回路６０は、コマンド入力により特殊な試験モード（以下、単に試験モードという）にエントリーし、その後テスト信号を出力できるようになる。試験モードにエントリーするコマンドの一例を図１６に示す。
【００５９】
図１６の試験モードにエントリーするコマンドは、ＭＲＳ（モードレジスタセット）を３回入力（それぞれ別コード）した後で試験モードにエントリーするコマンドを入力することにより、誤って試験モードにエントリーすることを防いでいる。
【００６０】
以下、図１７を参照して試験モードについて簡単に説明する。図１７は、試験モードについて説明する一例の図を示す。なお、図１７は試験モードの説明に必要な構成を簡単に示したものである。
【００６１】
図７のテスト回路６０はテストデコーダ８１，テストデコーダ８２，及びテストジェネレータ８３を含む構成である。テストジェネレータ８３は、図１６に示すようなＭＲＳを入力されることにより、Ｈｉｇｈの信号をテストデコーダ８２に供給する。
【００６２】
テストデコ−タ８２は複数個で構成されており、アドレスＡ信号に従って選択される。そして、選択されたテストデコーダ８２はアドレスＢ信号をラッチしてテストデコーダ８１に出力する。テストデコ−タ８１では、アドレスデコ−タ８２から供給された信号をデコードして各テスト信号を生成し、そのテスト信号を入力バッファ回路１６，１８と、ラッチ回路２０とに供給する。
【００６３】
また、各テスト信号の設定をヒューズ（ＦＵＳＥ）の切断により行なうこともできる。ヒューズの切断はヒューズセル７６のヒューズを切断することにより行われ、その情報がヒューズセル７６からテストデコ−タ８１に供給される。したがって、テスト信号はヒューズセル７６の情報又は外部入力のアドレスの何れか一方に基づいて生成される。なお、ヒューズセル７６の情報又は外部入力のアドレスのどちらを利用してテスト信号を生成するかは、テストデコ−タ８１により選択される。
【００６４】
なお、テストデコ−タ８１，８２，及びテストジェネレータ８３について図１８〜２０を参照して更に説明する。図１８は、テストジェネレータ８３の一例の構成図を示す。図１９は、テストデコーダ８２の一例の構成図を示す。また、図２０はテストデコ−タ８１の一例の構成図を示す。
【００６５】
図１８のテストジェネレータ２０は、図１６に示す試験モードにエントリーするコマンドが順次入力されると、ノード９０，９１，９２，９３のレベルが順次Ｈｉｇｈとなり、Ｈｉｇｈの信号をテストデコーダ８２に供給する。なお、信号ｍｒｓはＭＲＳが入力されるとＨｉｇｈとなる信号であり、信号ｓｌｔは電源投入時にＨｉｇｈとなる信号であり、信号ｐｒｅはＰＲＥコマンドが入力されるとＨｉｇｈとなる信号であり、信号ｒｅｆはＲＥＦコマンドが入力されるとＨｉｇｈとなる信号である。また、アドレス信号に添えられているｚは入力信号と同相であることを表し、ｘは入力信号と逆相であることを表す。
【００６６】
図１９のテストデコ−タ８２は、アドレス信号Ａ１ｚ〜Ａ５ｚ及びテストジェネレータ８３から供給される信号に従って選択される。選択されたテストデコ−タ８２は、アドレス信号Ｂ１ｚ及びＢ２ｚをラッチして出力する。なお、信号ｐｒｅａｌｌはリセット信号である。
【００６７】
図２０のテストデコ−タ８１は、ヒューズセル７６から供給される信号Ｆ１〜１１と、テストデコーダ８２から供給される信号Ｔ０〜１１とが供給され、信号Ｔ０に従ってどちらか一の信号を選択して利用する。したがって、テストデコーダ８１から出力されるテスト信号Ｐ１〜７，Ｎ１〜７をヒューズセル７６又は外部入力のアドレスの何れか一方により制御することが可能である。
【００６８】
次に、図４の入力バッファ回路１６，１８とラッチ回路２０との間にバッファ回路を設けた場合について、図２１を参照して説明する。図２１は、本発明の半導体装置に含まれる入力回路の第２実施例の構成図を示す。
【００６９】
図２１の入力回路はバッファ回路９５，９６を含むことが図４の入力回路と異なっている。バッファ回路９５，９６は、テスト信号がそれぞれ供給され、前述したような技術によりクロック信号及びデータ信号のタイミングずれを調整することが可能である。
〔回路構成の違いによるタイミングずれの調整〕
図２２は、本発明の半導体装置に含まれる入力回路の第３実施例の構成図を示す。図２２の入力回路は、入力バッファ回路２６と、ラッチ回路３０，３２とを含む構成である。なお、ラッチ回路３２は論理回路で構成されるデコーダ１０４が設けられている。
【００７０】
入力バッファ回路２６は前段部にカレントミラー回路を有し、データ信号ＣＭＤ１が供給される。その前段部のカレントミラー回路から出力されたデータ信号ＣＭＤ１はインバータ１段を介して分岐され、一方が更にインバータ３段を介してラッチ回路３０に供給され、他方が更にインバータ２段を介してラッチ回路３２に供給される。
【００７１】
ラッチ回路３２に供給されるデータ信号ＣＭＤ１はラッチ回路３０に供給されるデータ信号ＣＭＤ１より１段少ないインバータを介して供給されている。この理由は、ラッチ回路３２に設けられたデコーダ１０４を構成する論理回路を考慮したものである。また、入力バッファ回路２６とラッチ回路３０との間には、ディレ−手段１０１として配線長を長くするためのパターンが設けられている。
【００７２】
以上の構成により図２２の入力回路は、ラッチ回路３０のノード１０２における信号のタイミングとラッチ回路３２のノード１０３におけるタイミングとを調整することが可能となる。
【００７３】
したがって、ラッチ回路３０，３２は、クロック信号より生成した取り込み信号ｃｌｋｍｚの立ち上がりタイミングで信号をラッチすることができ、回路構成の違いによるタイミングずれの調整が可能となる。
【００７４】
図２３〜２４は、図２２の入力回路の他の実施例の構成図を示す。図２３（Ａ）は、ラッチ回路３０，３２に取り込み信号ｃｌｋｍｚが供給される前に遅延手段１０５及び１０６を設けたものである。図２３（Ａ）の入力回路は、遅延手段１０５及び１０６を設けることにより取り込み信号ｃｌｋｍｚを遅延させ、確実にデコード処理後にラッチすることができる。
【００７５】
図２３（Ｂ）は、ラッチ回路３２に取り込み信号ｃｌｋｍｚが供給される前に遅延手段１０７を設けたものである。図２３（Ｂ）の入力回路は、遅延手段１０７を設けることにより取り込み信号ｃｌｋｍｚを遅延させ、確実にデコード処理後にラッチすることができる。
【００７６】
図２３（Ｃ）は、ラッチ回路３２に取り込み信号ｃｌｋｍｚが供給される前に配線長を長くしたパターンによる遅延手段１０８を設けたものである。なお、図２３（Ｃ）の入力回路は、取り込み信号ｃｌｋｍｚが供給されるドライバの直後から配線が分岐されている。したがって、図２３（Ｃ）の入力回路は、遅延手段１０８を設けることにより取り込み信号ｃｌｋｍｚを遅延させ、確実にデコード処理後にラッチすることができる。
【００７７】
図２４（Ａ）は、取り込み信号ｃｌｋｍｚが供給されるドライバの直後から配線が分岐されていない点が図２３（Ｃ）の入力回路と異なっている。したがって、図２４（Ａ）の入力回路は、遅延手段１０８を設けることにより取り込み信号ｃｌｋｍｚを遅延させ、確実にデコード処理後にラッチすることができる。
【００７８】
図２４（Ｂ）の入力回路は、ラッチ回路３０にダミーデコーダ１０９を有している。ダミーデコーダ１０９による遅延とデコーダ１０４による遅延を調整することにより、出力信号のタイミングを調整することができる。
【００７９】
図２５は、本発明の半導体装置に含まれる入力回路の第４実施例の構成図を示す。図２５の入力回路は、インバータにより構成される遅延手段１１０を有することが図２の入力回路と異なっている。
【００８０】
図２５の入力回路は、クロック信号を分岐してクロック信号ＤＳ０及びＤＳ１８０を生成するときにインバータ１段分のタイミングずれが発生する。そこで、入力バッファ回路２６から出力されるデータ信号のうちラッチ回路３０に供給されるデータ信号を遅延手段１１０により遅延させる。
【００８１】
したがって、クロック信号ＤＳ０及びＤＳ１８０が有しているインバータ１段分のタイミングずれをデータ信号にも生じさせることによりラッチ回路３０，３２でのクロック信号とデータ信号とのタイミングずれを調整することが可能となる。
【００８２】
なお、図２６に図２５の入力回路の他の実施例を示しておく。図２６の他の実施例は、クロック信号ＤＳ０及びＤＳ１８０の供給方法がそれぞれ異なっているが、効果は図２５の入力回路と同様である。
【００８３】
図２７は、本発明の半導体装置に含まれる入力回路の第５実施例の構成図を示す。図２７の入力回路は、入力バッファ回路２８から出力される同位相のクロック信号がラッチ回路３０及び１２０に供給される。ラッチ回路１２０は、論理がラッチ回路３０の論理と反転していることを特徴とする。
【００８４】
したがって、クロック信号ＤＳ０とＤＳ１８０とをインバータにより作成する必要がなくなり、クロック信号ＤＳ０とＤＳ１８０とを作成するときに生じていたクロック信号のタイミングずれの問題がなくなることになる。
【００８５】
なお、論理が反転したラッチ回路１２０について図２８を参照して説明する。図２８は、論理が反転したラッチ回路を説明する一例の図を示す。図２８は、上段に位置するラッチ回路３０と下段に位置するラッチ回路１２０とにより構成されている。
【００８６】
ラッチ回路１２０はラッチ回路３０と論理が反転している。したがって、同位相のクロック信号が供給されたとしてもラッチ回路３０とラッチ回路１２０との動作は、クロック信号ＤＳ０とＤＳ１８０が供給されたときと同様になる。
【００８７】
以上のように本願発明によれば、クロック信号ＤＳ０とＤＳ１８０とを作成するときに生じていたクロック信号のタイミングずれの問題がなくなる。よって、入力回路でのクロック信号及びデータ信号のタイミングずれを削減することが可能となる。
【００８８】
なお、特許請求の範囲に記載したクロックバッファ回路は入力バッファ回路１６に対応し、データバッファ回路は入力データ回路１８に対応し、出力回路はラッチ回路２０に対応し、制御回路はテスト回路６０に対応し、バッファ回路はバッファ回路９５，９６に対応し、第１出力回路はラッチ回路３０に対応し、デコード回路はデコーダ１０４に対応し、第２出力回路はラッチ回路３２に対応し、第１遅延回路はディレ−手段１０１に対応し、第２遅延手段は遅延手段１０５，１０６に対応し、第３遅延手段は遅延手段１０７に対応し、ダミーデコード回路はダミーデコーダ１０９に対応し、第１バッファ回路は入力バッファ回路２８に対応し、第３出力回路はラッチ回路３０に対応し、第１反転手段は遅延手段１１０に対応し、第４出力回路はラッチ回路３０に対応し、第５出力回路はラッチ回路１２０に対応する。
【図面の簡単な説明】
【００８９】
【図１】入力回路の一例の構成図である。
【図２】入力回路の一例の構成図である。
【図３】本発明の半導体装置の一例の構成図である。
【図４】本発明の半導体装置に含まれる入力回路の第１実施例の構成図である。
【図５】テスト信号の供給経路を説明する一例の図である。
【図６】テスト信号の供給経路を説明する一例の図である。
【図７】入力バッファ回路の一実施例の構成図である。
【図８】前段部の他の変形例の構成図である。
【図９】前段部の他の変形例の構成図である。
【図１０】後段部の原理を説明する一例の図である。
【図１１】後段部の他の変形例の構成図である。
【図１２】後段部の他の変形例の構成図である。
【図１３】ラッチ回路の一実施例の構成図である。
【図１４】前段部の他の変形例の構成図である。
【図１５】後段部の一例のタイミング図である。
【図１６】試験モードにエントリーするコマンドの一例の図である。
【図１７】試験モードについて説明する一例の図である。
【図１８】テストジェネレータの一例の構成図である。
【図１９】テストデコーダの一例の構成図である。
【図２０】テストデコーダの一例の構成図である。
【図２１】本発明の半導体装置に含まれる入力回路の第２実施例の構成図である。
【図２２】本発明の半導体装置に含まれる入力回路の第３実施例の構成図である。
【図２３】図２２の入力回路の他の実施例の構成図である。
【図２４】図２２の入力回路の他の実施例の構成図である。
【図２５】本発明の半導体装置に含まれる入力回路の第４実施例の構成図である。
【図２６】図２５の入力回路の他の実施例の構成図である。
【図２７】本発明の半導体装置に含まれる入力回路の第５実施例の構成図である。
【図２８】論理が反転したラッチ回路を説明する一例の図である。
【符号の説明】
【００９０】
１２，１４  チップパッド
１６，１８，２６，２８  入力バッファ回路
２０，３０，３２，１２０  ラッチ回路
４０  クロックバッファ
４２  コマンドデコーダ
４４  アドレスバッファ
４６  データ入力バッファ
４８  コントロール信号ラッチ回路
５０  モードレジスタ
５２  コラムアドレスカウンタ
５４  ＤＬＬ回路
５６  コア回路
６０  テスト回路
６２，７０  前段部
６４，７２  後段部
７６  ヒューズセル
８１，８２  テストデコーダ
８３  テストジェネレータ
９５，９６  バッファ回路
１０１  ディレ−手段
１０４  デコーダ
１０５〜１０８，１１０  遅延手段
１０９  ダミーデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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