【手続補正書】
【提出日】令和3年12月2日(2021.12.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイと、
前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、外部からのコマンド及びアドレスに基づいて前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用する制御回路とを含み、
前記制御回路は、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合には、第１プログラム／消去サイクルを前記少なくとも１つのノーマルサブブロックに適用し、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合には、第１基準値までは前記第１プログラム／消去サイクルより頻度が小さな第２プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用し、前記第１基準値の以後には前記第２プログラム／消去サイクルより頻度が小さな第３プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用することを特徴とする、不揮発性メモリ装置。
【請求項２】
前記制御回路は、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合には、第１プログラム／消去サイクルを前記少なくとも１つのノーマルサブブロックに適用し、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合には、前記第１プログラム／消去サイクルより頻度が小さな第２プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用することを特徴とする、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記不揮発性メモリ装置は、
制御信号に基づいてワードライン電圧を生成する電圧生成器と、
ローアドレスに基づいて前記ワードライン電圧を前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに提供するアドレスデコーダをさらに含み、
前記制御回路は、前記コマンド及び前記アドレスに基づいて前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項１又は２に記載の不揮発性メモリ装置。
【請求項４】
前記制御回路は、
前記少なくとも１つのバッドサブブロックに含まれるワードラインのバッドローアドレスを貯蔵するバッドサブブロック情報レジスタと、
前記コマンドをデコーディングし、デコーディングされたコマンドを提供するコマンドデコーダと、
前記ローアドレスと前記バッドローアドレスを比較し、前記比較の結果を示すマッチ信号を出力するアドレス比較器と、
前記第１プログラム／消去サイクル及び前記第２プログラム／消去サイクルと関連したプログラム／消去サイクル情報を貯蔵するプログラム／消去サイクル情報レジスタと、
前記デコーディングされたコマンドと前記マッチ信号に応答し、前記プログラム／消去サイクル情報レジスタを参照して前記制御信号と前記アドレスデコーダを制御する第１モード信号と第２モード信号を生成する制御信号生成器と、
を含むことを特徴とする、請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記制御回路は、
前記少なくとも１つのバッドサブブロックに含まれるワードラインのバッドローアドレスを貯蔵するバッドサブブロック情報レジスタと、
前記コマンドをデコーディングし、デコーディングされたコマンドを提供するコマンドデコーダと、
前記ローアドレスと前記バッドローアドレスを比較し、前記比較の結果を示すマッチ信号を出力するアドレス比較器と、
前記デコーディングされたコマンド及び前記マッチ信号に基づいて前記バッドサブブロックに対するプログラム／消去サイクル回数をカウンティングし、カウンティング値を出力するプログラム／消去サイクルカウンターと、
前記カウンティング値と基準カウンティング値を比較して比較信号を提供する比較器と、
前記少なくとも１つのノーマルサブブロック及び前記少なくとも１つのバッドサブブロックと関連したプログラム／消去サイクル情報を貯蔵するプログラム／消去サイクル情報レジスタと、
前記デコーディングされたコマンドと前記マッチ信号に応答し、前記プログラム／消去サイクル情報レジスタを参照して前記制御信号と前記アドレスデコーダを制御する第１モード信号と第２モード信号を生成する制御信号生成器とを含むことを特徴とする、請求項３に記載の不揮発性メモリ装置。
【請求項６】
前記コマンドが前記第１メモリブロックに対する消去コマンドである場合、
前記制御回路は、前記少なくとも１つのバッドサブブロックのプログラム可否によって前記第１メモリブロックに対する消去動作時に前記第１メモリブロックに適用される消去バイアス条件が変わるように前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項３に記載の不揮発性メモリ装置。
【請求項７】
前記少なくとも１つのバッドサブブロックがプログラムされていない場合、
前記制御回路は、前記電圧生成器と前記アドレスデコーダを制御して前記基板に消去電圧を印加し、
前記少なくとも１つのノーマルサブブロックのワードラインには第１ワードライン消去電圧を印加し、
前記少なくとも１つのバッドサブブロックのワードラインには第２ワードライン消去電圧を印加し、
前記第２ワードライン消去電圧のレベルは前記第１ワードライン消去電圧のレベルより大きいことを特徴とする、請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記少なくとも１つのバッドサブブロックがプログラムされている場合、
前記制御回路は前記電圧生成器と前記アドレスデコーダを制御して前記基板に印加される消去電圧のレベルを第１区間で第１レベルに維持させ、
前記第１区間後の第２区間で前記消去電圧を前記第１レベルより高い第２レベルに維持させて、前記少なくとも１つのバッドサブブロックを前記少なくとも１つのノーマルサブブロックより先に消去させることを特徴とする、請求項６に記載の不揮発性メモリ装置。
【請求項９】
前記コマンドが前記少なくとも１つのノーマルサブブロックに対する読出コマンドである場合、
前記制御回路は、前記少なくとも１つのバッドサブブロックのプログラム可否によって前記ノーマルサブブロックに対する読出動作時に前記第１メモリブロックに適用される読出バイアス条件が変わるように前記電圧生成器と前記アドレスデコーダを制御することを特徴とする、請求項３に記載の不揮発性メモリ装置。
【請求項１０】
前記メモリセルの各々はＭ（Ｍは、２以上の自然数）ビットを貯蔵することができ、
前記少なくとも１つのノーマルサブブロックのワードラインのうち、前記少なくとも１つのバッドサブブロックに隣接する境界ワードラインに連結されるメモリセルはＭより小さなＮビットを貯蔵することを特徴とする、請求項３に記載の不揮発性メモリ装置。
【請求項１１】
前記少なくとも１つのバッドサブブロックに含まれるワードライン数は前記メモリセルアレイで前記第１メモリブロックが形成される位置によって変わることを特徴とする、請求項１ないし１０のうち何れか一項に記載の不揮発性メモリ装置。
【請求項１２】
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイを備える不揮発性メモリ装置の動作方法であって、
前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分するステップと、
外部からのコマンド及びアドレスに基づいて前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに互いに異なるプログラム／消去サイクルを適用するステップを含み、
前記互いに異なるプログラム／消去サイクルを適用するステップは、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定するか否かを判断するステップと、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合、前記少なくとも１つのノーマルサブブロックに第１プログラム／消去サイクルが適用されるように前記少なくとも１つのノーマルサブブロックに対してプログラム動作及び消去動作を遂行するステップと、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合、前記少なくとも１つのバッドサブブロックに前記第１プログラム／消去サイクルより頻度が小さな少なくとも第２プログラム／消去サイクルが適用されるように前記少なくとも１つのバッドサブブロックに対してプログラム動作及び消去動作を遂行するステップとを含むことを特徴とする不揮発性メモリ装置の動作方法。
【請求項１３】
前記少なくとも１つのバッドサブブロックのプログラム可否によって前記第１メモリブロックに対するメモリ動作時に前記第１メモリブロックに適用されるバイアス条件を調節するステップと、
前記調節されたバイアス条件によって前記第１メモリブロックに対する前記メモリ動作を遂行するステップとをさらに含むことを特徴とする、請求項１２に記載の不揮発性メモリ装置の動作方法。
【請求項１４】
前記メモリ動作は前記少なくとも１つのノーマルサブブロックに対する読出動作であり、
前記バイアス条件を調節するステップは、
前記少なくとも１つのバッドサブブロックがプログラムされていない場合に、前記少なくとも１つのノーマルサブブロックの非選択ワードラインに第１読出パス電圧を印加するステップと、
前記少なくとも１つのバッドサブブロックがプログラムされた場合に、前記非選択ワードラインに第２読出パス電圧を印加するステップとを含み、
前記第２読出パス電圧のレベルは、前記第１読出パス電圧のレベルより高いことを特徴とする、請求項１３に記載の不揮発性メモリ装置の動作方法。
【請求項１５】
前記メモリ動作は前記第１メモリブロックに対する消去動作であり、前記少なくとも１つのバッドサブブロックがプログラムされていない場合、
前記バイアス条件を調節するステップは、
前記基板に消去電圧を印加するステップと、
前記少なくとも１つのノーマルサブブロックのワードラインに第１ワードライン消去電圧を印加するステップと、
前記少なくとも１つのバッドサブブロックのワードラインに第２ワードライン消去電圧を印加するステップとを含み、
前記第２ワードライン消去電圧のレベルは、前記第１ワードライン消去電圧のレベルより大きいことを特徴とする、請求項１３に記載の不揮発性メモリ装置の動作方法。
【請求項１６】
前記メモリ動作は前記第１メモリブロックに対する消去動作であり、前記少なくとも１つのバッドサブブロックがプログラムされている場合、
前記バイアス条件を調節するステップは、
前記基板に印加される消去電圧のレベルを第１区間の間に第１レベルに維持するステップと、
前記第１区間後の第２区間の間に前記消去電圧のレベルを第２レベルに維持するステップとを含み、
前記第２レベルは前記第１レベルより大きいことを特徴とする、請求項１３に記載の不揮発性メモリ装置の動作方法。
【請求項１７】
少なくとも１つの不揮発性メモリ装置と、
前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラとを含み、
前記少なくとも１つの不揮発性メモリ装置は、
物理ブロックより小さなサブブロック単位でメモリセルを選択し、基板の上に垂直に積層されたワードラインに各々連結されたメモリセルを各々備えるメモリブロックを含むメモリセルアレイと、
前記メモリコントローラからのコマンド及びアドレスに応答して前記メモリセルアレイに対するアクセスを制御する制御回路とを含み、
前記メモリコントローラは、前記メモリブロックの各々に含まれるバッドサブブロックに関するバッドサブブロック情報を前記少なくとも１つの不揮発性メモリ装置に転送し、
前記制御回路は前記バッドサブブロック情報に基づいて前記メモリブロックのうち、第１メモリブロックのサブブロックの各々のエラー発生頻度に基づいて前記サブブロックを隣り合う少なくとも１つのバッドサブブロックと少なくとも１つのノーマルサブブロックに区分し、前記第１メモリブロックに対するメモリ動作時に互いに異なるバイアス条件を前記少なくとも１つのバッドサブブロックと前記少なくとも１つのノーマルサブブロックに適用し、
前記制御回路は、
前記アドレスが前記少なくとも１つのノーマルサブブロックを指定する場合には、第１プログラム／消去サイクルを前記少なくとも１つのノーマルサブブロックに適用し、
前記アドレスが前記少なくとも１つのバッドサブブロックを指定する場合には、第１基準値までは前記第１プログラム／消去サイクルより頻度が小さな第２プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用し、前記第１基準値の以後には前記第２プログラム／消去サイクルより頻度が小さな第３プログラム／消去サイクルを前記少なくとも１つのバッドサブブロックに適用することを特徴とする、貯蔵装置。
【請求項１８】
前記メモリコントローラは前記不揮発性メモリ装置から読み出されたデータに対するエラー検出及び訂正を遂行し、前記バッドサブブロック情報を生成するエラー訂正コードエンジンを含むことを特徴とする、請求項１７に記載の貯蔵装置。