(57)【特許請求の範囲】
【請求項１】
伝送装置間の回線品質を確認する際に主信号に挿入し試験信号として用いるＰＮパターン信号へのビットエラー挿入回路において、
所定のタイミングにより出力する所定ビット長のＰＮパターン信号及びＰＮパターン信号出力タイミング信号を生成するＰＮパターン生成部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号出力タイミング信号を入力しＰＮパターン信号に挿入するビットエラーの挿入タイミング信号を生成するエラー挿入タイミング生成部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号出力タイミング信号及び前記エラー挿入タイミング生成部から出力される前記ビットエラーの挿入タイミング信号を入力しＰＮパターン信号に挿入するビットエラーの挿入信号を生成するエラー生成部と、前記エラー挿入タイミング生成部から出力される前記ビットエラーの挿入タイミング信号を入力しＰＮパターン信号に挿入するビットエラーのビット位置を決定するエラー挿入位置決定部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号及び前記エラー生成部から出力される前記ビットエラーの挿入信号を入力すると共に入力データにＰＮパターン信号を挿入すると共にＰＮパターン信号を構成するビット列の任意の位置に１ビットのビットエラーを挿入するＰＮパターン／ＰＮエラー挿入部と、を備え、
前記ＰＮパターン生成部は、ＰＮパターン発生信号及びＰＮパターン挿入位置タイミング信号を論理回路に入力してＰＮパターン信号出力タイミング信号を出力するＰＮ  ＴＩＭ出力回路と、所定のタイミングにより所定ビット長のＰＮパターン信号を出力するＰＮパターンジェネレータとにより構成すると共に、
前記エラー挿入タイミング生成部は、複数のタイムスロットにより構成する入力データのフレーム周期の立ち上がりエッジを検出するエッジ検出回路と、検出した前記エッジ信号を所定の時間クロック信号に同期して保持する第一のラッチ回路と、該第一のラッチ回路が出力する保持信号と前記ＰＮパターン信号出力タイミング信号とを入力してＰＮパターン信号挿入開始タイミング信号を生成する第一のＡＮＤ回路と、前記ＰＮパターン信号挿入開始タイミング信号によりカウンタをロードした後クロック信号をカウントすることによりＰＮパターン信号のビット数をカウントする第一のカウンタ回路と、該第一のカウンタ回路から出力されるカウント値と前記エラー挿入位置決定部の第二のカウンタ回路から出力されるカウント値とを比較してカウント値が一致するタイミングを生成しビットエラー挿入タイミング信号を出力する比較回路とにより構成したことを特徴とするＰＮパターンジェネレータのビットエラー挿入回路。
【請求項２】
前記エラー生成部は、エラー挿入信号の立ち上がりエッジを検出するエッジ検出回路と、検出した前記エッジ信号をクロック信号に同期して所定の時間保持する第二のラッチ回路及びＤＦＦ回路と、該ＤＦＦ回路が出力する保持信号と前記ＰＮパターン信号出力タイミング信号と前記比較回路が出力するビットエラー挿入タイミング信号とを入力しＰＮパターン信号にビットエラーを挿入するためのビットエラー挿入信号を生成する第二のＡＮＤ回路とにより構成したことを特徴とする請求項１記戴のＰＮパターンジェネレータのビットエラー挿入回路。
【請求項３】
前記エラー挿入位置決定部は、前記ＰＮパターン信号挿入開始タイミング信号と前記ビットエラー挿入タイミング信号とを入力し第二のカウンタ回路をロードする第三のＡＮＤ回路と、前記ＰＮパターン信号挿入開始タイミング信号を入力してクロック信号をカウントしＰＮパターン信号に挿入するビットエラーの挿入位置を決定する第二のカウンタ回路とにより構成したことを特徴とする請求項１又は２記戴のＰＮパターンジェネレータのビットエラー挿入回路。
【請求項４】
前記ＰＮパターン／ＰＮエラー挿入部は、前記ＰＮパターン信号と前記ビットエラー挿入信号とを入力しＰＮパターン信号の所定のビットを１ビット誤らせるＥＸ  ＯＲ回路と、前記ＰＮパターン発生信号及び前記ＰＮパターン挿入位置タイミング信号とを入力しＰＮパターン信号を主信号に挿入するタイミングを生成する第四のＡＮＤ回路と、該第四のＡＮＤ回路の出力信号により制御し入力データ或いはビットエラーを含むＰＮパターン信号を選択して出力するセレクト回路とにより構成したことを特徴とする請求項１乃至３記戴のＰＮパターンジェネレータのビットエラー挿入回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＮパターンジェネレータのビットエラー挿入回路に関し、特に伝送装置の開通試験時、或るいは、保守作業時等に行う回線品質の確認の際に、試験信号となるＰＮパターン信号のビットエラー検出を行うために用いるＰＮパターンジェネレータのビットエラー挿入回路に関する。
【０００２】
【従来の技術】
ＴＤＭ伝送装置等においては、開通試験時、或いは、保守作業時等に、フレーム信号の各ユーザに対応するタイムスロット（以降、ＴＳと称す）毎に、試験信号となるＰＮパターン信号を一方のノードで挿入し、もう一方のノードで、受信するＰＮパターン信号のビットエラーをカウントすることにより、回線品質の確認を行う。その際に、前処理として、受信したＰＮパターン信号のビットエラーを確認する手段が正常に動作していることを認識するため、ＰＮパターン信号を送出する時に、予め強制的にＰＮパターン信号の１ビットを誤らせる処理を行い、受信側にてＰＮパターン信号に１ビットのビットエラーが生じていることの検出を行う。この操作は、保守者が、受信するＰＮパターン信号のビットエラーの発生状況を確認しながら手動で適宜に行うため、通常、１ビットのビットエラーの挿入間隔は、数秒以上の間隔をあけるのが一般的である。そこで、ＴＤＭ伝送装置等では、ＰＮパターンジェネレータに、１ビットのビットエラーを所要の間隔で挿入する回路が付加されている。
【０００３】
図５は、従来から用いられているＰＮパターンジェネレータのビットエラー挿入回路の構成例である。同図は、８ｋＨｚのクロック１周期を１フレームとする伝送速度８．１９２Ｍｂｉｔ／ｓｅｃの伝送装置の場合を示し、特定のＴＳに８ビットのＰＮパターンを挿入すると共に、ＰＮパターン信号に１ビットのビットエラーを挿入する。そこで、ＰＮパターンジェネレータのビットエラー挿入回路は、ＰＮパターン信号を発生させるＰＮパターン生成部１と、ビットエラーを発生させるタイミングを生成するエラー生成部２と、入力データにＰＮパターン信号を挿入すると共にＰＮパターン信号を構成するビット列に１ビットのビットエラーを挿入するＰＮパターン／ＰＮエラー挿入部３とにより構成する。
【０００４】
ＰＮパターン生成部１には、ＰＮパターン信号出力タイミング信号を生成するＰＮ  ＴＩＭ出力回路４と、ＰＮパターン信号を発生させるＰＮパターンジェネレータ５を備え、エラー生成部２は、エラー挿入信号（ＥＲＲ  ＡＤＤ）の立ち上がりエッジを検出するエッジ検出回路６と、検出したエッジ信号を保持するラッチ回路７と、ＡＮＤ回路８とを備え、ＰＮパターン／ＰＮエラー挿入部３は、ＰＮパターン信号を構成するビット列の１ビットを誤らせるＥＸ  ＯＲ回路９と、入力データにＰＮパターン信号を挿入するタイミングを生成するＡＮＤ回路１０と、入力データにＰＮパターン信号を挿入するセレクト回路１１とを備えている。
【０００５】
又、図５において、ビットエラー挿入回路に入出力する信号を説明すると、ＰＮＩＮＳは、ＰＮパターン信号を発生させる信号を示し、ＴＩＭ  ＩＮＳは、ＰＮパターン信号の挿入位置を示すタイミング信号であり、ＤＡＴ  ＩＮは、主信号からなるデータ入力を示す。ＥＲＲ  ＡＤＤは、ソフトウェアの指示により非同期で動作するエラー挿入信号を示し、８ＭＣＬＫは、８．１９２Ｍｂｉｔ／ｓｅｃのクロック信号を示し、ＤＡＴ  ＯＵＴは、ＰＮパターンの挿入及びビットエラーの挿入処理がなされた主信号のデータ出力を示す。
【０００６】
図５の動作を説明すると、ＰＮパターン生成部１においては、ＰＮ  ＩＮＳ信号を位相反転しＴＩＭ  ＩＮＳ信号と共にＯＲ回路に入力して得たＰＮパターン信号の出力タイミング信号（ＰＮ  ＴＩＭ信号）をＰＮ  ＴＩＭ出力回路４から出力し、ＰＮパターンジェネレータ５を制御して所定のタイミングで８ビットのＰＮパターン信号を出力する。エラー生成部２は、エッジ検出回路６によりＥＲＲ  ＡＤＤ信号の立ち上がりエッジを検出して、ラッチ回路７により検出信号を保持する。保持した出力と前記ＰＮ  ＴＩＭ信号をＡＮＤ回路８に入力することにより、ＰＮパターン信号にビットエラーを挿入するタイミング信号を生成し、ＰＮパターン／ＰＮエラー挿入部３のＥＸ  ＯＲ回路９へ入力する。ＰＮパターン／ＰＮエラー挿入部３は、ＰＮパターン信号をデータ入力に挿入するタイミングを決定するＡＮＤ回路１０の制御により、セレクト回路１１においてデータ入力にＰＮパターンを挿入すると共に、ＥＸ  ＯＲ回路９において、所定のタイミングでＰＮパターン信号にビットエラーを挿入する。
尚、ＰＮパターン信号は、１ＴＳ分の８ビットからなるＰＮパターン信号、２ＴＳ分の１６ビットからなるＰＮパターン信号、３ＴＳ分の２４ビットからなるＰＮパターン信号等のようにビット長を設定可能である。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来のＰＮパターンジェネレータを用いたビットエラー挿入回路は、１ビットのビットエラーをＰＮパターン信号に挿入する際に、その挿入タイミングが、１フレームを構成する入力データの任意の位置に挿入されたＰＮパターン信号のビット列範囲に一致しない時は、必ず、所定ビット長からなるＰＮパターン信号の第一ビットにビットエラーを挿入するよう動作していた。
【０００８】
図６に、従来のＰＮパターンジェネレータを用いたビットエラー挿入回路の動作イメージ図を示す。同図を説明すると、（１）は、８ｋＨｚのクロック信号を示し、１フレーム間に１０２４ビットを伝送する。（２）は、１フレームを構成するビット列のなかで、８ビットのＰＮパターン信号を挿入した位置を示し、（３）は、１フレーム１０２４ビットの中で、１ビットのビットエラーを挿入しようとしたタイミング位置を示す。図６の表示例によると、１フレーム１０２４ビットの中で、ビットエラーの挿入指示がされたビットは、４ビット目のビットＢ４であるが、８ビットのＰＮパターン信号が挿入されたビット列範囲からずれているため、そのまま４ビット目のビットにビットエラーを挿入することは出来ない。そこで、前述したビットエラー挿入タイミングを生成するエラー生成部においては、ビットエラーを挿入するビット位置が、８ビットのＰＮパターン信号が挿入されているビット列範囲からずれている場合は、ビットエラーの挿入動作を、８ビットのＰＮパターン信号のビット列が挿入されている位置まで保留し、その挿入位置に達すると、８ビットからなるＰＮパターン信号の第一ビットの符号を反転して、ＰＮパターン信号にビットエラーを挿入するよう動作していた。
【０００９】
ビットエラー挿入指示は、１０２４ビットの範囲で任意に指定されるため、ビットエラー挿入指示が、８ビットのＰＮパターン信号のビット列範囲に含まれる可能性は低く、従って、ビットエラーの挿入位置が、８ビットからなるＰＮパターン信号の第一ビットに集中する場合が多くなることが予測される。そのため、８ビットからなるＰＮパターン信号の任意のビットにビットエラーを挿入することが不可能で、８ビットからなるＰＮパターン信号の第一ビットにビットエラーの挿入が偏ることから、ＰＮパターン信号に挿入したビットエラーを確認する手段が正常に動作していることの認識に不都合を生じていた。
本発明は、上述したような従来から用いられているＰＮパターンジェネレータのビットエラー挿入回路の問題を解決するためになされたものであって、ビットエラーの挿入位置を、ＰＮパターン信号を構成するビット列の任意の位置に設定可能とするＰＮパターンジェネレータのビットエラー挿入回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明に係わるＰＮパターンジェネレータのビットエラー挿入回路は、以下の構成をとる。請求項１記載のＰＮパターンジェネレータのビットエラー挿入回路は、伝送装置間の回線品質を確認する際に主信号に挿入し試験信号として用いるＰＮパターン信号へのビットエラー挿入回路において、所定のタイミングにより出力する所定ビット長のＰＮパターン信号及びＰＮパターン信号出力タイミング信号を生成するＰＮパターン生成部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号出力タイミング信号を入力しＰＮパターン信号に挿入するビットエラーの挿入タイミング信号を生成するエラー挿入タイミング生成部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号出力タイミング信号及び前記エラー挿入タイミング生成部から出力される前記ビットエラーの挿入タイミング信号を入力しＰＮパターン信号に挿入するビットエラーの挿入信号を生成するエラー生成部と、前記エラー挿入タイミング生成部から出力される前記ビットエラーの挿入タイミング信号を入力しＰＮパターン信号に挿入するビットエラーのビット位置を決定するエラー挿入位置決定部と、前記ＰＮパターン生成部から出力される前記ＰＮパターン信号及び前記エラー生成部から出力される前記ビットエラーの挿入信号を入力すると共に入力データにＰＮパターン信号を挿入すると共にＰＮパターン信号を構成するビット列の任意の位置に１ビットのビットエラーを挿入するＰＮパターン／ＰＮエラー挿入部と、を備え、前記ＰＮパターン生成部は、ＰＮパターン発生信号及びＰＮパターン挿入位置タイミング信号を論理回路に入力してＰＮパターン信号出力タイミング信号を出力するＰＮ  ＴＩＭ出力回路と、所定のタイミングにより所定ビット長のＰＮパターン信号を出力するＰＮパターンジェネレータとにより構成すると共に、前記エラー挿入タイミング生成部は、複数のタイムスロットにより構成する入力データのフレーム周期の立ち上がりエッジを検出するエッジ検出回路と、検出した前記エッジ信号を所定の時間クロック信号に同期して保持する第一のラッチ回路と、該第一のラッチ回路が出力する保持信号と前記ＰＮパターン信号出力タイミング信号とを入力してＰＮパターン信号挿入開始タイミング信号を生成する第一のＡＮＤ回路と、前記ＰＮパターン信号挿入開始タイミング信号によりカウンタをロードした後クロック信号をカウントすることによりＰＮパターン信号のビット数をカウントする第一のカウンタ回路と、該第一のカウンタ回路から出力されるカウント値と前記エラー挿入位置決定部の第二のカウンタ回路から出力されるカウント値とを比較してカウント値が一致するタイミングを生成しビットエラー挿入タイミング信号を出力する比較回路とにより構成する。
【００１３】
請求項２記載のＰＮパターンジェネレータのビットエラー挿入回路は、前記エラー生成部が、エラー挿入信号の立ち上がりエッジを検出するエッジ検出回路と、検出した前記エッジ信号をクロック信号に同期して所定の時間保持する第二のラッチ回路及びＤＦＦ回路と、該ＤＦＦ回路が出力する保持信号と前記ＰＮパターン信号出力タイミング信号と前記比較回路が出力するビットエラー挿入タイミング信号とを入力しＰＮパターン信号にビットエラーを挿入するためのビットエラー挿入信号を生成する第二のＡＮＤ回路とにより構成する。
【００１４】
請求項３記載のＰＮパターンジェネレータのビットエラー挿入回路は、前記エラー挿入位置決定部が、前記ＰＮパターン信号挿入開始タイミング信号と前記ビットエラー挿入タイミング信号とを入力し第二のカウンタ回路をロードする第三のＡＮＤ回路と、前記ＰＮパターン信号挿入開始タイミング信号を入力してクロック信号をカウントしＰＮパターン信号に挿入するビットエラーの挿入位置を決定する第二のカウンタ回路とにより構成する。
【００１５】
請求項４記載のＰＮパターンジェネレータのビットエラー挿入回路は、前記ＰＮパターン／ＰＮエラー挿入部が、前記ＰＮパターン信号と前記ビットエラー挿入信号とを入力しＰＮパターン信号の所定のビットを１ビット誤らせるＥＸ  ＯＲ回路と、前記ＰＮパターン発生信号及び前記ＰＮパターン挿入位置タイミング信号とを入力しＰＮパターン信号を主信号に挿入するタイミングを生成する第四のＡＮＤ回路と、該第四のＡＮＤ回路の出力信号により制御し入力データ或いはビットエラーを含むＰＮパターン信号を選択して出力するセレクト回路とにより構成する。
【００１６】
【発明の実施の形態】
以下、図示した実施例に基づいて本発明を詳細に説明する。
図１は、本発明に係るＰＮパターンジェネレータのビットエラー挿入回路の一実施例を示す構成図である。同図は、８ｋＨｚのクロック１周期を１フレームとする伝送速度８．１９２Ｍｂｉｔ／ｓｅｃの伝送装置の場合を示し、特定のＴＳに８ビットのＰＮパターンを挿入すると共に、ＰＮパターン信号の任意の位置に１ビットのビットエラーを挿入する。そこで、ＰＮパターンジェネレータのビットエラー挿入回路は、ＰＮパターン信号を発生させるＰＮパターン生成部１と、ＰＮパターン信号に挿入するビットエラーの挿入タイミングを生成するエラー挿入タイミング生成部１２と、ＰＮパターン信号に挿入するビットエラーの挿入信号を生成するエラー生成部１３と、ＰＮパターン信号に挿入するビットエラーのビット位置を決定するエラー挿入位置決定部１４と、入力データにＰＮパターン信号を挿入すると共にＰＮパターン信号を構成するビット列の任意の位置に１ビットのビットエラーを挿入するＰＮパターン／ＰＮエラー挿入部３とにより構成する。
【００１７】
又、ＰＮパターン生成部１には、ＰＮパターン信号の出力タイミングを生成するＰＮ  ＴＩＭ出力回路４と、８ビットのＰＮパターン信号を発生させるＰＮパターンジェネレータ５とを備え、エラー挿入タイミング生成部１２は、８ｋクロック信号（８ｋＣＬＫ）の立ち上がりエッジを検出するエッジ検出回路１５と、所定の時間、検出したエッジ信号を保持する第一のラッチ回路１６と、所定の論理回路を構成する第一のＡＮＤ回路１７と、ＰＮパターン信号のビット数をカウントする第一のカウンタ回路１８と、ＰＮパターン信号に挿入するビットエラーの挿入タイミングを生成する比較回路１９とを備え、エラー生成部１３は、エラー挿入信号（ＥＲＲ  ＡＤＤ）の立ち上がりエッジを検出するエッジ検出回路２０と、所定の時間、検出したエッジ信号を保持する第二のラッチ回路２１及びＤＦＦ回路２２と、ＰＮパターン信号にビットエラーを挿入する際に出力するビットエラー挿入信号を生成する第二のＡＮＤ回路２３とを備えている。
【００１８】
エラー挿入位置決定部１４は、所定の論理回路を構成する第三のＡＮＤ回路２４と、ＰＮパターン信号に挿入するビットエラーのビット位置を決定する第二のカウンタ回路２５とを備え、ＰＮパターン／ＰＮエラー挿入部３は、ＰＮパターン信号を構成するビットを１ビット誤らせるＥＸ  ＯＲ回路９と、ＰＮパターン信号を挿入するタイミングを生成する第四のＡＮＤ回路１０と、入力データにＰＮパターン信号を挿入するセレクト回路１１とを備えている。
【００１９】
又、図１においてビットエラー挿入回路に入出力する信号を説明すると、ＰＮ  ＩＮＳは、ＰＮパターン信号を発生させる信号を示し、ＴＩＭ  ＩＮＳは、ＰＮパターン信号の挿入位置を示すタイミング信号であり、ＤＡＴ  ＩＮは、主信号からなるデータ入力を示す。ＥＲＲ  ＡＤＤは、ソフトウェアの指示により非同期で動作するエラー挿入信号を示し、８ｋＣＬＫは、８ｋＨｚのクロック信号を示し、８ＭＣＬＫは、８．１９２Ｍｂｉｔ／ｓｅｃのクロック信号を示し、ＤＡＴ  ＯＵＴは、ＰＮパターン信号の挿入及びビットエラーの挿入処理がなされた主信号のデータ出力を示す。
【００２０】
次に、図１の動作を、図２に示した本発明に係るＰＮパターンジェネレータのビットエラー挿入回路の動作イメージ図を含めて説明する。図２の（１）〜（３）は、１フレーム構成内のビット配置図を示し、（４）は、ビットエラー挿入位置の決定のために設けたカウンタの説明図を示す。先ず、外部よりの指示により、ＰＮパターン信号を挿入するＴＳ位置を設定し、（２）に示す位置にＰＮパターン信号を挿入する。（４）に示すカウンタは、１フレーム毎に１つ進むカウンタで、挿入するＰＮパターン信号を８ビットとした際は、８カウントのカウンタとする。そこで、カウンタの取りえる値は０〜７とし、（３）に示すビットエラー挿入位置に対応する。そこで、外部より１ビットのビットエラー挿入を指示されると、挿入指示決定ポイントが示すカウンタの値が、ビットエラーを挿入するビット位置となり、本図においては、カウンタ値が２の位置でビットエラーの挿入を指示されたので、（３）に示すＰＮパターン信号の第４ビットの論理を反転させ、ＰＮパターン信号にビットエラーを挿入する。従って、ビットエラーの挿入位置の選択は、ＰＮパターン信号を構成する８ビット内において行われ、ビットエラー挿入指示タイミング以降のＰＮパターン信号に対して所定の位置にビットエラーが挿入される。
当然のことながら、ＰＮパターン信号の挿入を１６ビットにした場合、カウンタの取りえる範囲は、０〜１５となり、挿入するＰＮパターン信号のビット数に対応してカウンタの取り得る範囲を可変すればよい。
【００２１】
次に、図１の動作を、図３、図４のタイミングチャートを含めて説明する。図３は、本発明に係るＰＮパターンジェネレータのビットエラー挿入回路において、ＰＮパターン信号を挿入する動作を示すタイミングチャートであり、図４は、本発明に係るＰＮパターンジェネレータのビットエラー挿入回路において、ビットエラーを挿入する動作を示すタイミングチャートである。タイミングチャートの信号名に表示している（  ）で囲ったアルファベットは、図１に示す本発明に係るＰＮパターンジェネレータのビットエラー挿入回路の一実施例を示す構成図において、入出力信号及び各構成要素の入出力部に表示している(  )で囲ったアルファベットと同一な信号を示す。
【００２２】
そこで、図１及び図３を用いて、主信号からなる入力データに８ビットのＰＮパターン信号を挿入する際の動作を説明する。ＰＮパターン生成部１は、（ａ）ＰＮ  ＩＮＳ信号を位相反転し、（ｂ）ＴＩＭ  ＩＮＳ信号と共にＯＲ回路に入力して得たＰＮパターン信号の出力タイミング信号である（ｃ）ＰＮ  ＴＩＭ信号を、ＰＮ  ＴＩＭ出力回路４から出力し、ＰＮパターンジェネレータ５を制御して所定のタイミングで（ｄ）ＰＮ  ＯＵＴ信号を出力する。ＰＮパターン／ＰＮエラー挿入部３は、セレクト回路１１において、通常、主信号で構成する入力データ（ｅ）ＤＡＴ  ＩＮ信号を選択して（ｆ）ＤＡＴ  ＯＵＴとして出力しているが、第四のＡＮＤ回路１０の入力信号である（ａ）ＰＮ  ＩＮＳ及び（ｂ）ＴＩＭ  ＩＮＳが共に論理「１」であるタイミングにおいてセレクト回路１１を動作させ、ＥＸ  ＯＲ回路９を介してＰＮパターン信号を挿入し、（ｆ）ＤＡＴ  ＯＵＴとして出力する。
【００２３】
次に、図１及び図４を用いて、入力データに挿入した８ビットのＰＮパターン信号に、１ビットのビットエラーを挿入する際の動作を説明する。エラー挿入タイミング生成部１２において、（ｇ）８ｋＣＬＫ信号の立ち上がりエッジをエッジ検出回路１５により検出し、（ｉ）８ｋＣＬＫエッジ検出信号を第一のラッチ回路１６へ入力する。第一のラッチ回路１６は、（ｈ）８ＭＣＬＫ信号に同期させ、前記（ｉ）８ｋＣＬＫエッジ検出信号の論理「１」が入力されることによりセットされると共に、前記（ｃ）ＰＮ  ＴＩＭ信号の論理「１」のタイミングによりリセットし、（ｊ）ラッチ１Ｑ信号となる。更に、（ｊ）ラッチ１Ｑ信号と、（ｃ）ＰＮ  ＴＩＭ信号を第一のＡＮＤ回路１７へ入力し、ＰＮパターン信号の挿入を開始するタイミング信号である（ｋ）ラッチ１Ｑ・ＰＮ  ＴＩＭ信号を出力する。
【００２４】
一方、エラー生成部１３は、（ｌ）エラー挿入信号（ＥＲＲ  ＡＤＤ）の立ち上がりエッジをエッジ検出回路２０が検出し、得られた（ｍ）ＥＲＲ  ＡＤＤエッジ検出信号を第二のラッチ回路２１へ入力する。第二のラッチ回路２１においては、（ｈ）８ＭＣＬＫ信号に同期させ、前記（ｍ）ＥＲＲ  ＡＤＤエッジ検出信号の論理「１」が入力されることによりセットされると共に、前記（ｋ）ラッチ１Ｑ・ＰＮ  ＴＩＭ信号でリセットする（ｎ）ラッチ２Ｑ信号を出力する。ＤＦＦ回路２２は、前記（ｋ）ラッチ１Ｑ・ＰＮ  ＴＩＭ信号の論理が「１」において、（ｎ）ラッチ２Ｑ信号を入力して出力「１」となる（ｐ）ＤＦＦ出力信号を出力し、ビットエラー挿入信号を生成する条件の１つとする。
【００２５】
次に、エラー挿入タイミング生成部１２に設けた第一のカウンタ回路１８は、前記（ｋ）ラッチ１Ｑ・ＰＮ  ＴＩＭ信号によりカウント「０」にロードされた後、前記（ｃ）ＰＮ  ＴＩＭ信号が論理「１」の際に（ｈ）８ＭＣＬＫ信号をカウントして（ｑ）カウンタ１Ｑ信号を出力する。従って、本実施例においては、「０」〜「７」までカウントして停止する。又、エラー挿入位置決定部１４に設けられた第二のカウンタ２５は、前記（ｋ）ラッチ１Ｑ・ＰＮ  ＴＩＭ信号の論理「１」の際に（ｈ）８ＭＣＬＫ信号を１クロック分カウントして（ｒ）カウンタ２Ｑ信号を出力して停止する。図４に示すタイムチャートは、１例として、１クロック分カウントしてカウンタ値「２」となった場合を示し、本カウンタは、１フレーム毎に１カウント進み、「７」をカウントすると「０」にロードされる。
【００２６】
そこで、エラー挿入タイミング生成部１２に備えた比較回路１９において、前記（ｑ）カウンタ１Ｑ信号と前記（ｒ）カウンタ２Ｑ信号を入力し、第二のカウンタ回路２５が出力しているカウンタ値が、第一のカウンタ回路１８が出力しているカウンタ値と一致するタイミングにおいて、（ｓ）比較信号を出力する。図４のタイミングチャートにおいては、８ビットのＰＮパターン信号の４ビット目が前記タイミングに相当する。更に、エラー生成部１３に備えた第二のＡＮＤ回路２３において、前記（ｃ）ＰＮ  ＴＩＭ信号と、前記（ｐ）ＤＦＦ出力信号と、前記（ｓ）比較信号とを入力し、３入力信号の論理が共に「１」となるタイミングが、８ビットからなるＰＮパターン信号に１ビットのビットエラーを挿入するタイミング信号となり、ＰＮパターン／ＰＮエラー挿入部３に備えたＥＸ  ＯＲ回路９へ入力する。
【００２７】
従って、（ｄ）ＰＮ  ＯＵＴ信号と前記第二のＡＮＤ回路２３の出力信号を入力しているＥＸ  ＯＲ回路９は、ビットエラーを挿入するタイミングにおいて、第二のＡＮＤ回路２３の出力論理が「１」となり、そのタイミングに位置する（ｄ）ＰＮ  ＯＵＴ信号の４ビット目の論理を反転させ、ビットエラーを挿入した後、セレクト回路１１より（ｆ）ＤＡＴ  ＯＵＴ信号として出力する。
尚、本実施例においては、ＰＮパターン信号が、１ＴＳ分の８ビットである場合について説明したが、同一実施例において、２ＴＳ分の１６ビットからなるＰＮパターン信号、３ＴＳ分の２４ビットからなるＰＮパターン信号等のような（８ビット×Ｎ）ビットのビット列に対し、１ビットのビットエラー挿入が可能である。
【００２８】
【発明の効果】
従来のビットエラー挿入回路は、ＰＮパターン信号の先頭ビットにビットエラーを挿入する確率が高く、偏った試験になりがちであったが、本発明は上述したように、請求項１、２、３、４共に、ＰＮパターン信号の全てのビット位置に対して、同じ確率でビットエラーを挿入することができると共に、追加回路もカウンタと周辺回路のみと軽微でありことから、ＴＤＭ伝送装置等を運用する上で大きな効果を発揮することが可能である。
【図面の簡単な説明】
【図１】本発明に係るＰＮパターンジェネレータのビットエラー挿入回路の一実施例を示す構成図である。
【図２】本発明に係るＰＮパターンジェネレータのビットエラー挿入回路の動作イメージを示す図である。
【図３】本発明に係るＰＮパターンジェネレータのビットエラー挿入回路において、ＰＮパターン信号を挿入する動作を示すタイミングチャートである。
【図４】本発明に係るＰＮパターンジェネレータのビットエラー挿入回路において、ビットエラーを挿入する動作を示すタイミングチャートである。
【図５】従来から用いられているＰＮパターンジェネレータのビットエラー挿入回路の構成例である。
【図６】従来のＰＮパターンジェネレータを用いたビットエラー挿入回路の動作イメージ図を示す。
【符号の説明】
１・・ＰＮパターン生成部、        ２・・エラー生成部、
３・・ＰＮパターン／ＰＮエラー挿入部、
４・・ＰＮ  ＴＩＭ出力回路、      ５・・ＰＮパターンジェネレータ、
６・・エッジ検出回路、            ７・・ラッチ回路、
８・・ＡＮＤ回路、                ９・・ＥＸ  ＯＲ回路、
１０・・ＡＮＤ回路（第四のＡＮＤ回路）、
１１・・セレクト回路、            １２・・エラー挿入タイミング生成部、
１３・・エラー生成部、            １４・・エラー挿入位置決定部、
１５・・エッジ検出回路、          １６・・第一のラッチ回路、
１７・・第一のＡＮＤ回路、        １８・・第一のカウンタ回路、
１９・・比較回路、                ２０・・エッジ検出回路、
２１・・第二のラッチ回路、        ２２・・ＤＦＦ回路、
２３・・第二のＡＮＤ回路、        ２４・・第三のＡＮＤ回路、
２５・・第二のカウンタ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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