(57)【特許請求の範囲】
【請求項１】
入力するデータを格納するシフトレジスタと、負荷を制御する複数の制御レジスタからなる制御レジスタ群と、を備えるシリアルインターフェースであって、該制御レジスタ群内の特定の制御レジスタは、前記シフトレジスタに格納されたデータの内の一部をアドレスとして選択されて、前記シフトレジスタに格納されたデータの内の別の一部を制御データとして書き込まれるようにしたシリアルインターフェース、を複数個使用して構成したインターフェースシステムにおいて、
前記各シリアルインターフェースは、ＩＤコードが書き換え可能で且つ初期状態で該ＩＤコードが初期値に設定されたＩＤレジスタを備え、
初回のデータ入力では、前記各シフトレジスタを該データ入力に対して直列接続し、前記各シフトレジスタに前記初期値のＩＤコード、前記ＩＤレジスタのアドレス、および任意の互いに異なるＩＤコードを１組として、前記シフトレジスタの個数の組数だけ順次送って、前記各シリアルインターフェースの前記ＩＤレジスタにそれぞれ異なるＩＤコードを書き込み、
次回以降のデータ入力では、前記各シフトレジスタを該データ入力に対して並列接続し、前記各シフトレジスタに共通に、特定のＩＤコード、制御レジスタ群内の特定の制御レジスタのアドレス、および制御データを送って、ＩＤコードが合致したＩＤレジスタをもつ特定のシリアルインターフェースの制御レジスタ群内の特定の制御レジスタに前記制御データを書き込むことを特徴とするインターフェースシステム。
【請求項２】
請求項１に記載のインターフェースシステムにおいて、
前記各シリアルインターフェースは、入力するＩＤコードと前記ＩＤレジスタに格納されているＩＤコードを比較して両者が一致すると前記ＩＤレジスタと前記制御レジスタ群を動作可能にするＩＤチェッカを備えることを特徴とするインターフェースシステム。
【請求項３】
請求項１又は２に記載のインターフェースシステムにおいて、
前記各シリアルインターフェースは、前記ＩＤレジスタに格納されたＩＤコードが前記初期値と一致するとき前記各シリアルインターフェースのシフトレジスタをデータ入力に対して直列接続し、一致しないとき並列接続するセレクタを備えることを特徴とするインターフェースシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、個々にＩＤコードを割り付けて個別に制御できるようにした複数のシリアルインターフェースからなるインターフェースシステムに関するものである。
【背景技術】
【０００２】
[第１の従来例]
図５に第１の従来例のインターフェースシステムの構成を示す。１００Ａ，２００Ａは同一構成のシリアルインターフェースであり、それぞれシフトレジスタ１０Ａ、制御レジスタ群２０Ａ、ＩＤチェッカ７０を具備する。シフトレジスタ１０Ａは１６ビット構成である。ＩＤチェッカ７０には、シリアルインターフェース１００Ａ，２００Ａを識別するための個別のＩＤコードが４ビットで付与されている。制御レジスタ群２０Ａは、図６に示すように、アドレスが４ビットで付与された合計１６個の８ビットの制御レジスタＲ０〜Ｒ１５からなり、個々のレジスタが図示しない負荷を制御する。なお、シリアルインターフェース１００Ａ，２００Ａの各シフトレジスタ１０Aは並列接続されている。
【０００３】
この図５のインターフェースシステムでは、各シリアルインターフェース１００Ａ，２００Ａは、１６個のクロック単位で端子ＣＳが有効になり、クロックＳＣＫと共に１６ビットのシリアル入力データＤＩがシフトレジスタ１０Ａに入力すると、当該入力データＤＩの上位４ビットのＩＤコードがＩＤチェッカ７０に格納されているＩＤコードと比較され、合致する場合に当該入力データＤＩの中位の４ビットのアドレスで制御レジスタ群２０Ａ内の制御レジスタＲ０〜Ｒ１６のいずれかが選択され、当該選択制御レジスタに当該入力データＤＩの下位８ビットのデータが取り込まれ、これによって当該選択制御レジスタにより図示しない負荷が制御される。
【０００４】
図７にこのインターフェースシステムの動作のタイミングチャートを示す。これは、図５のシリアルインターフェース１００ＡのＩＤコードが「００１０」、シリアルインターフェース２００ＡのＩＤコードが「１００１」の場合である。
【０００５】
ここでは、最初にＣＳ信号が有効になったときに、上位４ビットが「００１０」、中位４ビットが「００００」、下位８ビットが「００１１１１１１」の合計１６ビットの入力データＤＩが入力され、次回にＣＳ信号が有効になったときに、上位４ビットが「１００１」、中位４ビットが「００１０」、下位８ビットが「０１１１１１００」の合計１６ビットの入力データＤＩが入力されたときの様子を示している。
【０００６】
最初の入力データＤＩの上位４ビットの「００１０」は、シリアルインターフェース１００ＡのＩＤチェッカ７０に格納されたＩＤコードと一致するので、そのシリアルインターフェース１００Ａが選択される。そして、中位４ビットの「００００」により制御レジスタ群２０Ａの内の制御レジスタＲ０が選択され、次にＣＳが有効になったとき、その制御レジスタＲ０に下位８ビットのデータ「００１１１１１１」が書き込まれる。
【０００７】
次回の入力データＤＩの上位４ビットの「１００１」は、シリアルインターフェース２００ＡのＩＤチェッカ７０に格納されたＩＤコードと一致するので、そのシリアルインターフェース２００Ａが選択される。そして、中位４ビットの「００１０」により制御レジスタ群２０Ａの制御レジスタＲ２が選択され、次にＣＳが有効になったとき、その制御レジスタＲ２に下位８ビットのデータ「０１１１１１００」が書き込まれる。
【０００８】
[第２の従来例]
図８に第２の従来例のインターフェースシステムの構成を示す。１００Ｂ，２００Ｂは同一構成のシリアルインターフェースであり、それぞれシフトレジスタ１０Ｂ、制御レジスタ群２０Ｂを具備する。シフトレジスタ１０Ｂは８ビット構成である。制御レジスタ群２０Ｂは、図９に示すように、アドレスが２ビットで付与されたの合計４個の６ビットの制御レジスタＲ０〜Ｒ３からなり、個々の制御レジスタが図示しない負荷を制御する。なお、シリアルインターフェース１００Ｂ，２００Ｂの各シフトレジスタ１０Ｂは直列接続されている。
【０００９】
この図８のインターフェースシステムでは、１６個のクロック単位で端子ＣＳが有効になり、クロックＳＣＫと共に１６ビットのシリアル入力データＤＩが入力すると、当該入力データＤＩの前半の８ビットのデータがシリアルインターフェース２００Ｂに格納され、後半の８ビットのデータがシリアルインターフェース１００Ｂに格納される。前半の８ビットの上位２ビットのアドレスによりシリアルインターフェース２００Ｂの制御レジスタ群２０Ｂの４個の制御レジスタＲ０〜Ｒ３の内の１つが選択され、当該選択制御レジスタに前半の下位６ビットのデータが格納される。また、後半の８ビットの上位２ビットのアドレスによりシリアルインターフェース１００Ｂの制御レジスタ群２０Ｂの４個の制御レジスタＲ０〜Ｒ３の内の１つが選択され、当該選択制御レジスタに前半の下位６ビットのデータが格納される。そして、シリアルインターフェース２００Ｂの制御レジスタ群２０Ｂの選択制御レジスタによって図示しない負荷が制御され、シリアルインターフェース１００Ｂの制御レジスタ群２０Ｂの選択制御レジスタによって図示しない負荷が制御される。図１０に動作のタイミングチャートを示した。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
第１の従来例では、シリアルインターフェースを並列に接続するので、必要なデータのみを送ってホスト（図示せず）側から負荷を制御することができる利点があるものの、個々のシリアルインターフェースに固有の固定アドレスを付与する必要があるため、フラッシュＲＯＭの組み込み等の特別のプロセスが必要になり、あるいはヒューズ切断等の特殊な工程が必要になるという問題がある。
【００１１】
第２の従来例では、個々のシリアルインターフェースに固有の固定アドレスを付与する必要がない利点があるので、前記した特殊プロセスや特殊工程を必要としないものの、シリアルインターフェースが直列接続となっているので、毎回その全てのシフトレジスタにデータを格納する必要があるため、その接続段数が増えるほど、ホスト側から送るデータ長が長くなる問題がある。
【００１２】
本発明の目的は、前記した特殊プロセスや特殊工程を必要とせず、かつホスト側から送りデータ長は、最初は長くなるものの、通常動作時では１つのシリアルインターフェースのシフトレジスタ分でけで済むようにしたインターフェースシステムを提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１にかかる発明のインターフェースシステムは、入力するデータを格納するシフトレジスタと、負荷を制御する複数の制御レジスタからなる制御レジスタ群と、を備えるシリアルインターフェースであって、該制御レジスタ群内の特定の制御レジスタは、前記シフトレジスタに格納されたデータの内の一部をアドレスとして選択されて、前記シフトレジスタに格納されたデータの内の別の一部を制御データとして書き込まれるようにしたシリアルインターフェース、を複数個使用して構成したインターフェースシステムにおいて、前記各シリアルインターフェースは、ＩＤコードが書き換え可能で且つ初期状態で該ＩＤコードが初期値に設定されたＩＤレジスタを備え、初回のデータ入力では、前記各シフトレジスタを該データ入力に対して直列接続し、前記各シフトレジスタに前記初期値のＩＤコード、前記ＩＤレジスタのアドレス、および任意の互いに異なるＩＤコードを１組として、前記シフトレジスタの個数の組数だけ順次送って、前記各シリアルインターフェースの前記ＩＤレジスタにそれぞれ異なるＩＤコードを書き込み、次回以降のデータ入力では、前記各シフトレジスタを該データ入力に対して並列接続し、前記各シフトレジスタに共通に、特定のＩＤコード、制御レジスタ群内の特定の制御レジスタのアドレス、および制御データを送って、ＩＤコードが合致したＩＤレジスタをもつ特定のシリアルインターフェースの制御レジスタ群内の特定の制御レジスタに前記制御データを書き込むことを特徴とする。
請求項２にかかる発明は、請求項１に記載のインターフェースシステムにおいて、前記各シリアルインターフェースは、入力するＩＤコードと前記ＩＤレジスタに格納されているＩＤコードを比較して両者が一致すると前記ＩＤレジスタと前記制御レジスタ群を動作可能にするＩＤチェッカを備えることを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のインターフェースシステムにおいて、前記各シリアルインターフェースは、前記ＩＤレジスタに格納されたＩＤコードが前記初期値と一致するとき前記各シリアルインターフェースのシフトレジスタをデータ入力に対して直列接続し、一致しないとき並列接続するセレクタを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、前記した特殊プロセスや特殊工程を必要とせず、かつホスト側から送るデータ長は、最初は長くなるものの、通常動作時では１つのシリアルインターフェースのシフトレジスタ分だけで済む利点がある。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の１つの実施例のインターフェースシステムの構成を示すブロック図である。１００，２００は同一構成のシリアルインターフェースであり、それぞれ１６ビットのシフトレジスタ１０、制御レジスタ群２０、ＩＤレジスタ３０、ＩＤチェッカ４０、ＩＤ＝０検出回路５０、セレクタ６０を具備する。
【００１６】
制御レジスタ群２０は、図２に示すように、アドレスが４ビットで付与された合計１５個の８ビットの制御レジスタＲ１〜Ｒ１５からなり、個々のレジスタが図示しない負荷を制御する。ＩＤレジスタ３０は、図２に示すように、４ビットの「００００」でアドレスが付与された８ビットのレジスタＲ０からなり、その下位４ビットにＩＤコードが書き込まれる。このＩＤコードは、初期化状態では「００００」になっている。ＩＤチェッカ４０は、ＩＤレジスタ３０の下位４ビットのＩＤコードとシフトレジスタ１０の上位４ビットとを比較し、一致したとき信号Ｓ１を有効にする。ＩＤ＝０検出回路５０は、ＩＤレジスタ３０の下位４ビットに書き込まれたＩＤコードが「００００」か否かを検出する回路であり、「００００」を検出したとき信号Ｓ２を無効にする。セレクタ６０は、信号Ｓ２が無効になれば入力端子ａを選択し、有効になればｂを選択する。
【００１７】
図３は初期状態での動作のタイミングチャートである。初期状態では上記のように各シリアルインターフェース１００，２００のＩＤレジスタ３０のＩＤコードは「００００」となっているので、ＩＤ＝０検出回路５０の出力信号Ｓ２は無効となり、セレクタ６０は端子ａを選択しシフトレジスタ１０の出力を入力する。よって、シリアルインターフェース１００，２００の各シフトレジスタ１０は直列接続されている。
【００１８】
ここで、端子ＣＳが３２クロック分だけ有効になり、クロックＳＣＫと共に３２ビットのシリアル入力データＤＩが入力すると、その前半の１６ビットのデータ「００００００００００００００１０」がシリアルインターフェース２００のシフトレジスタ１０に格納され、後半の１６ビットのデータ「０００００００００００００００１」がシリアルインターフェース１００のシフトレジスタ１０に格納される。前半および後半の１６ビットのデータは、その上位４ビットがＩＤコード、中位４ビットが制御レジスタ群２０の１５個の制御レジスタＲ１〜Ｒ１５とＩＤレジスタ３０のアドレスを示し、下位８ビットがそれらレジスタに書き込むデータを示す。
【００１９】
そして、シリアルインターフェース１００では、シフトレジスタ１０に格納された１６ビットのデータの内の上位４ビットのＩＤコード「００００」が、ＩＤレジスタ３０に格納されている８ビットのデータの内の下位４ビットのＩＤコード「００００」と、ＩＤチェッカ４０によって比較される。このときの比較は合致するので信号Ｓ１が有効となり、制御レジスタ群２０とＩＤレジスタ３０が書込み可能となるが、中位４ビットのデータ「００００」によってＩＤレジスタ３０が選択される。よって、このＩＤレジスタ３０は、シフトレジスタ１０の下位８ビットのデータ「０００００００１」に書きかえられる。
【００２０】
また、シリアルインターフェース２００では、シフトレジスタ１０に格納された１６ビットのデータの内の上位４ビットのＩＤコード「００００」が、ＩＤレジスタ３０に格納されている８ビットのデータの内の下位４ビットのＩＤコード「００００」と、ＩＤチェッカ４０によって比較される。このときの比較は合致するので信号Ｓ１が有効となり、制御レジスタ群２０とＩＤレジスタ３０が書込み可能となるが、中位４ビットのデータ「００００」によってＩＤレジスタ３０が選択される。よって、このＩＤレジスタ３０は、シフトレジスタ１０の下位８ビットのデータ「００００００１０」に書きかえられる。
【００２１】
以上により、シリアルインターフェース１００のＩＤレジスタ３０の下位４ビットのＩＤコードは「０００１」に、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットのＩＤコードは「００１０」に更新される。これにより、シリアルインターフェース１００、２００のＩＤ＝０検知回路５０は「００００」が非検知となり、信号Ｓ２を有効とする。このため、各セレクタ６０は端子ｂを選択するので、シリアルインターフェース１００，２００のシフトレジスタ１０は入力データＤＩに対して並列接続となる。
【００２２】
図４はこのようにして、各シフトレジスタ１０が並列接続された後に入力データＤＩが入力する場合のタイミングチャートである。これ以降は、信号ＣＳが１６クロック毎に有効となり、入力する入力データＤＩは１６ビット単位となる。まず、その入力データＤＩが「０００１０００１０１１１１１１１０」のときは、それがシリアルインターフェース１００，２００のシフトレジスタ１０にそれぞれ取り込まれるが、その上位４ビットのＩＤコードが「０００１」であるので、これがシリアルインターフェース１００，２００のＩＤチェッカ４０によりそのＩＤレジスタ３０の下位４ビットと比較される。
【００２３】
この結果、このＩＤコードは、シリアルインターフェース１００のＩＤレジスタ３０の下位４ビットと一致するので、そのシリアルインターフェース１００のＩＤチェッカ４０の出力信号Ｓ１が有効となる。しかし、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットと一致しないので、シリアルインターフェース２００のＩＤチェッカ４０の出力信号Ｓ１は無効となる。よって、シリアルインターフェース１００の制御レジスタ群２０とＩＤレジスタ３０は書込み可能となるが、シリアルインターフェース２００のそれは書込み不可となる。
【００２４】
このとき、入力データＤＩの中位４ビットは「０００１」であるので、シリアルインターフェース１００の制御レジスタ群２０の制御レジスタＲ１が選択されて、この制御レジスタＲ１に入力データＤＩの下位８ビットの「０１１１１１１０」が格納され、この制御レジスタＲ１の負荷が当該下位８ビットの内容に応じて制御される。
【００２５】
次に、入力データＤＩが「００１００１０１００００１１１１」のときは、それがシリアルインターフェース１００，２００のシフトレジスタ１０にそれぞれ取り込まれるが、その上位４ビットのＩＤコードが「００１０」である。このＩＤコードは、シリアルインターフェース２００のＩＤレジスタ３０の下位４ビットと一致するので、シリアルインターフェース２００が選択される。
【００２６】
このとき、入力データＤＩの中位４ビットは「００１０」であるので、シリアルインターフェース２００の制御レジスタ群２０の制御レジスタＲ２が選択されて、この制御レジスタＲ２に入力データＤＩの下位８ビットの「００００１１１１」が格納され、この制御レジスタＲ２の負荷が当該下位８ビットの内容に応じて制御される。
【００２７】
以上では各シリアルインターフェース１００，２００の制御レジスタ群２０の制御レジスタＲ１〜Ｒ１５に所望のデータを格納する場合について説明したが、前記のようにして書き換えたＩＤレジスタ３０の内容を再度書き換えることもできる。このときは、入力データＤＩの上位４ビットのＩＤコードを当該書き換えようとするシリアルインターフェース１００又は２００のＩＤコードにセットし、中位４ビットのアドレスをＩＤレジスタ３０の制御レジスタＲ０アドレスである「００００」にセットし、下位８ビットの下位４ビットに新しいＩＤコードをセットして、その入力データＤＩをホストから送り込めばよい。
【００２８】
以上のように、本実施例のインターフェースシステムでは、ＩＤレジスタ３０を使用し、その内容を書き換え可能にしているので、第１の従来例で説明したような特殊なプロセスや特殊な工程は必要ない。また、初期化されたＩＤレジスタ３０にＩＤコードを書き込む際には各シリアルインターフェースのシフトレジスタを直列接続して全シフトレジスタにデータを格納する必要があるが、一旦ＩＤコードを割り振った後の通常動作時は、各シフトレジスタは入力データＤＩに対して並列接続されるので、通常動作における制御データが長くなることはない。
【００２９】
なお、以上では２個のシリアルインターフェースを使用する場合について説明したが、同様の考え方で３個以上のシリアルインターフェースを使用することもできる。
【図面の簡単な説明】
【００３０】
【図１】本発明の１つの実施例のインターフェースシステムの構成を示すブロック図である。
【図２】図１のシリアルインターフェースの制御レジスタ群とＩＤレジスタの説明図である。
【図３】図１のシリアルインターフェースにＩＤコードを割り振る動作のタイミングチャートである。
【図４】図１のシリアルインターフェースにＩＤコードを割り振った後の通常動作のタイミングチャートである。
【図５】第１の従来例のインターフェースシステムの構成を示すブロック図である。
【図６】図５のシリアルインターフェースの制御レジスタ群の説明図である。
【図７】図５のインターフェースシステムの動作のタイミングチャートである。
【図８】第２の従来例のインターフェースシステムの構成を示すブロック図である。
【図９】図８のシリアルインターフェースの制御レジスタ群の説明図である。
【図１０】図８のインターフェースシステムの動作のタイミングチャートである。
【符号の説明】
【００３１】
１００，１００Ａ，１００Ｂ：シリアルインターフェース
２００，２００Ａ，２００Ｂ：シリアルインターフェース
１０，１０Ａ，１０Ｂ：シフトレジスタ
２０，２０Ａ，２０Ｂ：制御レジスタ群
３０：ＩＤレジスタ
４０：ＩＤチェッカ
５０：ＩＤ＝０検出回路
６０：セレクタ
７０：ＩＤチェッカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004703394.tif 000008
【図８】
0004703394.tif 000009
【図９】
0004703394.tif 000010
【図１０】
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