(57)【特許請求の範囲】
【請求項１】
アナログ／ディジタルコンバータであって、
正の入力端子（１）と、
負の端子（２）と、
正の入力ポート（９１，９２，９３，９４，９５）と負の入力ポート（１０１，１０２，１０３，１０４，１０５）との間の電圧差を検出する複数の差検出手段（１３１，１３２，１３３，１３４，１３５）と、
各差検出手段（１３１，１３２，１３３，１３４，１３５）の各々の正の入力ポート（９１，９２，９３，９４，９５）を正の入力端子（１）と接続している第１の抵抗器（３１，３２，３３，３４，３５）と、
各差検出手段（１３１，１３２，１３３，１３４，１３５）の各々の負の入力ポート（１０１，１０２，１０３，１０４，１０５）を負の入力端子（２）と接続している第２の抵抗器（４１，４２，４３，４４，４５）と、
少なくとも１つの電流源とを備え、
第１の抵抗器（３１，３２，３３，３４，３５）及び／又は第２の抵抗器（４１，４２，４３，４４，４５）は、星形回路の方式でそれぞれの入力端子（１；２）を差検出手段（１３１，１３２，１３３，１３４，１３５）のそれぞれの入力ポート（９１，９２，９３，９４，９５；１０１，１０２，１０３，１０４，１０５）と直接接続することを特徴とするアナログ／ディジタルコンバータ。
【請求項２】
少なくとも２つの第１の電流源（７１，７２，７３，７４，７５）が異なる電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）を生成する差検出手段（１３１，１３２，１３３，１３４，１３５）のうちの少なくとも２つの正の入力ポート（９１，９２，９３，９４，９５）に接続されており、且つ／又は
少なくとも２つの第２の電流源（８１，８２，８３，８４，８５）が異なる電流（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）を生成する差検出手段（１３１，１３２，１３３，１３４，１３５）のうちの少なくとも２つの負の入力ポート（１０１，１０２，１０３，１０４，１０５）に接続されていることを特徴とする請求項１に記載のアナログ／ディジタルコンバータ。
【請求項３】
第１の電流源（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）及び／又は第２の電流源（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）の電流の差は、１つの差検出手段（１３１，１３２，１３３，１３４）から次の差検出手段（１３２，１３３，１３４，１３５）へ線形に増加又は減少することを特徴とする請求項２に記載のアナログ／ディジタルコンバータ。
【請求項４】
第１の電流源（７１，７２，７３，７４，７５）及び／又は第２の電流源（８１，８２，８３，８４，８５）の電流の差は、１つの差検出手段（１３１，１３２，１３３，１３４）から次の差検出手段（１３２，１３３，１３４，１３５）へ非線形に増加又は減少することを特徴とする請求項２に記載のアナログ／ディジタルコンバータ。
【請求項５】
第１の抵抗器（３１，３２，３３，３４，３５）は等しい抵抗を有することを特徴とする請求項１乃至４の何れかに記載のアナログ／ディジタルコンバータ。
【請求項６】
第２の抵抗器（４１，４２，４３，４４，４５）は等しい抵抗を有することを特徴とする請求項１乃至５の何れかに記載のアナログ／ディジタルコンバータ。
【請求項７】
同じ差検出手段（１３１，１３２，１３３，１３４，１３５）に接続されている第１及び第２の電流源（７１，８１；７２，８２；７３，８３；７４，８４；７５，８５）の電流の合計は、各差検出手段（１３１，１３２，１３３，１３４，１３５）について等しいことを特徴とする請求項２乃至４の何れかに記載のアナログ／ディジタルコンバータ。
【請求項８】
第１及び第２の電流源（７１〜７５，８１〜８５）によって生成される電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）は基準電流（Ｉｒｅｆ）の整数倍であることを特徴とする請求項２〜４及び７の何れかに記載のアナログ／ディジタルコンバータ。
【請求項９】
第１の電流源（７１〜７５）の基準電流（Ｉｒｅｆ）及び第２の電流源（８１〜８５）の基準電流は同一であることを特徴とする請求項８に記載のアナログ／ディジタルコンバータ。
【請求項１０】
最初の差検出手段（１３１）がその負の入力ポート（１０１）においてのみ電流源（８１）を有することを特徴とする請求項１乃至９の何れかに記載のアナログ／ディジタルコンバータ。
【請求項１１】
最後の差検出手段（１３５）がその正の入力ポート（９５）においてのみ電流源（７５）を有することを特徴とする請求項１０に記載のアナログ／ディジタルコンバータ。
【請求項１２】
残りの差検出手段（１３２〜１３４）は、その正の入力ポート（９２，９３，９４）及びその負の入力ポート（１０２，１０３，１０４）で電流源（７２，８２；７３，７４；８３，８４）を有することを特徴とする請求項１１に記載のアナログ／ディジタルコンバータ。
【請求項１３】
ゼロとは異なる電流を生成する電流源（８１，８２，８４，８５）が差検出手段（１３１〜１３５）の正の入力ポートにのみ又は負の入力ポート（１０１，１０２，１０４，１０５）にのみ接続されていることを特徴とする請求項１又は２に記載のアナログ／ディジタルコンバータ。
【請求項１４】
ゼロとは異なる電流を生成する第１の電流源（７４，７５）が差検出手段の第１の集合（１３４，１３５）の正の入力ポート（９４，９５）に接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源（８１，８２）が差検出手段の第２の集合（１３１，１３２）の負の入力ポート（１０１，１０２）に接続されているだけであり、それによって、第１の集合（１３４，１３５）及び第２の集合（１３１，１３２）はいずれの同一の差検出手段も備えないことを特徴とする請求項１又は２に記載のアナログ／ディジタルコンバータ。
【発明の詳細な説明】
【背景技術】
【０００１】
多くの一般的なアナログ／ディジタルコンバータ（ＡＤＣ）アーキテクチャ、特にフラッシュ型コンバータ及び折り返し補間型コンバータは、アナログ入力電圧を一群の一定の基準電圧と比較する回路段（本書ではリファレンスラダーと呼ぶ）を含む。一定の基準電圧は一般に、ＡＤＣによってサポートされる入力電圧範囲にわたり線形に離間されている。リファレンスラダーは一般に、基準電圧を生成する回路及び一群の入力電圧と各基準電圧との差を計算する差動増幅器を含む。
【０００２】
本書は、以下の利益を呈する新規なリファレンスラダー回路を記載する。
（ａ）入力信号は本質的に同じ遅延で全部の差動増幅器の出力に伝搬する。
（ｂ）具体化は完全に差動的である。
（ｃ）基準電圧は差動増幅器の入力バイアス電流によって摂動しない。
【０００３】
これまで公表されたリファレンスラダーの具体化のいずれも、これらの特性の全部を有してはいない。実際には、既存のＡＤＣチップが動作するサンプリングレート及び分解能で、たとえリファレンスラダーがこれらの特徴のいくつかを欠いているとしても、申し分ないＡＤＣ性能は達成され得る。しかし、サンプリングレートが１ＧＳ／ｓを相当に超えて高まるにつれて、上記の特徴は、以下の理由からますます必要になる。
（ａ）差動増幅器出力間の遅延不一致（スキューとも言う）はサンプリング周期の小部分に留まっていなければならない。
（ｂ）サンプリングレートが増大するにつれて、遅延一致の仕様はますます厳しくなる。トランジスタがより高速になるにつれて、それらの破壊電圧は低下しがちである。従って、速度限界に挑んでいるＡＤＣ具体化は、よりいっそう小さい信号スイングで動作しなければならない。完全に差動的なアーキテクチャは、非平衡終端又は疑似差動的アーキテクチャに比べて、差動増幅器入力によって見られる電圧スイングを半分だけ低減する。
【０００４】
最も一般的に説明されるリファレンスラダーの具体化が図１に図示されている。入力電圧Ｖｉｎは各差動増幅器の１入力に印加される。他方の増幅器入力は、等しい抵抗器Ｒの回路によって生成される基準電圧と接続されている。２つの基準電圧Ｖｍｉｎ及びＶｍａｘが回路の端点に印加される。それらは基準電圧範囲の境界を規定する。回路の中間ノードは、差動増幅器入力がごくわずかな電流だけを引出す程度まで、線形に離間した中間電圧に定まるであろう。
【０００５】
実際上、差動増幅器が入力段にバイポーラトランジスタを用いて実装された場合、それらは、基準電圧の配分を歪める傾向がある相当の信号依存性ＤＣ入力電流を引き出す。この作用を最小限にするために、抵抗器Ｒの値は、回路内のＤＣ電流が差動増幅器の入力電流より相当に大きくなるように、十分に小さく選択しなければならない。増幅器入力電流に対するこの感受性は、この回路の欠点である。
【０００６】
他の欠点は、回路が非平衡終端されるということである。それらのうちの２つを組み合わせることによってこの回路の疑似差動的な一種を得ることが可能であるが、この解決策は、各差動増幅器の１入力がＤＣ電圧のままであるので、入力信号スイングの低減につながらない。
【０００７】
真に差動的なリファレンスラダーの具体化が、非特許文献１に記載されている。この回路は図２に示されている。入力Ｖｉｎｐは正側であり、Ｖｉｎｎは差動入力電圧の負側である。端間に基準電流Ｉｒｅｆを流す抵抗器Ｒの２つの回路によって、多くの中間信号が得られる。中間信号は、Ｒ及びＩｒｅｆによって決定されるＤＣオフセットを除き、Ｖｉｎｐ及びＶｉｎｎと同一である。この回路では、各差動増幅器の２つの入力は相補的に変化する。それによって、増幅器入力で見られる同じ差動入力電圧範囲について、入力Ｖｉｎｐ及びＶｉｎｎでの電圧スイングは、これまでの回路におけるよりも２分の１小さくなる。この特徴は、そうでなければ入力信号振幅が能動素子をそれらの破壊電圧の限界付近で動作させる場合に、非線形歪みの著しい低減を可能にする。
【０００８】
図２に示された差動リファレンスラダー回路の著しい欠点は、入力信号が抵抗器の回路の下方に伝搬しなければならないということである。差動増幅器の入力キャパシタンスのために、信号は、その回路の下方に進行する際に遅延し低域ろ波される。入力から各差動増幅器出力までの遅延は、この特定の増幅器への信号経路上の抵抗器の数に依存する。それによって、同じ差動増幅器の正及び負の側の間の遅延は、好適に一致し得ない。また、異なる増幅器の出力間のスキューも避けられない。これらの理由で、上記の回路は極めて高速なＡＤＣに実際には使用できない。
【０００９】
差動増幅器の入力バイアス電流が図１の回路と類似の程度で上記のリファレンスラダー回路の精度及び線形性に影響を及ぼすはずであることが示され得る。
【００１０】
【非特許文献１】J.Lee、P.Roux、U.V.Koc、T.Link、Y.Baeyens、Y.K.Chen，“A 5−b 10−GSample／s A／D Converter for 10−Gb／s Optical Receivers”，ＩＥＥＥジャーナル・オブ・ソリッドステート・サーキット，第３９巻，第１０号，２００４年１０月，pp1671〜1679
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、差動信号に適格であり極めて高精度で作動する高速アナログ／ディジタルコンバータを提供することである。
【課題を解決するための手段】
【００１２】
その目的は請求項１の特徴によって解決される。従属請求項は本発明のさらなる発展を含む。
【００１３】
本発明によれば、アナログ／ディジタルコンバータは、正の入力端子と、負の入力端子と、正の入力ポートと負の入力ポートとの間の電圧差を検出する複数の差検出手段と、各差検出手段の各々の正の入力ポートを正の入力端子と接続している第１の抵抗器と、各差検出手段の各々の負の入力ポートを負の入力端子と接続している第２の抵抗器とを備える。第１の電流源が異なる電流を生成する差検出手段のうちの少なくともいくつかの正の入力ポートに接続されている。第２の電流源が異なる電流を同じく生成する差検出手段のうちの少なくともいくつかの負の入力ポートに接続されている。
【００１４】
好ましくは、第１の電流源及び第２の電流源の電流の差は、差検出手段から差検出手段へ線形に増加又は減少する。
【００１５】
あるいは、第１の電流源及び第２の電流源の電流の差は、差検出手段から差検出手段へ非線形に増加又は減少する。
【００１６】
好ましくは、第１の抵抗器及び第２の抵抗器は等しい抵抗を有する。
【００１７】
好ましくは、同じ差検出手段に接続されている第１及び第２の電流源の電流の合計は、各差検出手段について等しい。
【００１８】
好ましくは、第１及び第２の電流源によって生成される電流は、基準電流の整数倍である。
【００１９】
好ましくは、第１の電流源の基準電流及び第２の電流源の基準電流は、同一である。
【００２０】
好ましくは、ゼロとは異なる電流を生成する第１の電流源が第１の集合の差検出手段の正の入力ポートに接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源が第２の集合の差検出手段の負の入力ポートに接続されているだけであり、それによって、第１の集合及び第２の集合はいずれの同一の差検出手段も備えない。
【００２１】
あるいは、ゼロとは異なる電流を生成する電流源は、差検出手段の正の入力ポートだけに、又は負の入力ポートだけに接続されている。
【００２２】
あるいは、最初の差検出手段がその負の入力ポートにおいてのみ電流源を有しており、最後の差検出手段がその正の入力ポートにおいてのみ電流源を有する。好ましくは、残りの差検出手段は、その正の入力ポート及びその負の入力ポートに電流源を有する。
【００２３】
即ち、本発明のアナログ／ディジタルコンバータは下記の通りである。
請求項１に記載の本発明は、アナログ／ディジタルコンバータであって、正の入力端子（１）と、負の端子（２）と、正の入力ポート（９１，９２，９３，９４，９５）と負の入力ポート（１０１，１０２，１０３，１０４，１０５）との間の電圧差を検出する複数の差検出手段（１３１，１３２，１３３，１３４，１３５）と、各差検出手段（１３１，１３２，１３３，１３４，１３５）の各々の正の入力ポート（９１，９２，９３，９４，９５）を正の入力端子（１）と接続している第１の抵抗器（３１，３２，３３，３４，３５）と、各差検出手段（１３１，１３２，１３３，１３４，１３５）の各々の負の入力ポート（１０１，１０２，１０３，１０４，１０５）を負の入力端子（２）と接続している第２の抵抗器（４１，４２，４３，４４，４５）と、少なくとも１つの電流源とを備えることを特徴とする。
また、請求項２に記載の本発明は、請求項１に記載のアナログ／ディジタルコンバータにおいて、少なくとも２つの第１の電流源（７１，７２，７３，７４，７５）が異なる電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）を生成する差検出手段（１３１，１３２，１３３，１３４，１３５）のうちの少なくとも２つの正の入力ポート（９１，９２，９３，９４，９５）に接続されており、且つ／又は、少なくとも２つの第２の電流源（８１，８２，８３，８４，８５）が異なる電流（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）を生成する差検出手段（１３１，１３２，１３３，１３４，１３５）のうちの少なくとも２つの負の入力ポート（１０１，１０２，１０３，１０４，１０５）に接続されていることを特徴とする。
また、請求項３に記載の本発明は、請求項２に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）及び／又は第２の電流源（４Ｉｒｅｆ，３Ｉｒｅｆ，２Ｉｒｅｆ，１Ｉｒｅｆ）の電流の差は、１つの差検出手段（１３１，１３２，１３３，１３４）から次の差検出手段（１３２，１３３，１３４，１３５）へ線形に増加又は減少することを特徴とする。
また、請求項４に記載の本発明は、請求項２に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（７１，７２，７３，７４，７５）及び／又は第２の電流源（８１，８２，８３，８４，８５）の電流の差は、１つの差検出手段（１３１，１３２，１３３，１３４）から次の差検出手段（１３２，１３３，１３４，１３５）へ非線形に増加又は減少することを特徴とする。
また、請求項５に記載の本発明は、請求項１乃至４の何れかに記載のアナログ／ディジタルコンバータにおいて、第１の抵抗器（３１，３２，３３，３４，３５）は等しい抵抗を有することを特徴とする。
また、請求項６に記載の本発明は、請求項１乃至５の何れかに記載のアナログ／ディジタルコンバータにおいて、第２の抵抗器（４１，４２，４３，４４，４５）は等しい抵抗を有することを特徴とする。
また、請求項７に記載の本発明は、請求項１乃至６の何れかに記載のアナログ／ディジタルコンバータにおいて、第１の抵抗器（３１，３２，３３，３４，３５）及び／又は第２の抵抗器（４１，４２，４３，４４，４５）は、星形回路の方式でそれぞれの入力端子（１；２）を差検出手段（１３１，１３２，１３３，１３４，１３５）のそれぞれの入力ポート（９１，９２，９３，９４，９５；１０１，１０２，１０３，１０４，１０５）と直接接続することを特徴とする。
また、請求項８に記載の本発明は、請求項２乃至４の何れかに記載のアナログ／ディジタルコンバータにおいて、同じ差検出手段（１３１，１３２，１３３，１３４，１３５）に接続されている第１及び第２の電流源（７１，８１；７２，８２；７３，８３；７４，８４；７５，８５）の電流の合計は、各差検出手段（１３１，１３２，１３３，１３４，１３５）について等しいことを特徴とする。
また、請求項９に記載の本発明は、請求項２乃至４又は８の何れかに記載のアナログ／ディジタルコンバータにおいて、第１及び第２の電流源（７１〜７５，８１〜８５）によって生成される電流（Ｉｒｅｆ，２Ｉｒｅｆ，３Ｉｒｅｆ，４Ｉｒｅｆ）は基準電流（Ｉｒｅｆ）の整数倍であることを特徴とする。
また、請求項１０に記載の本発明は、請求項９に記載のアナログ／ディジタルコンバータにおいて、第１の電流源（７１〜７５）の基準電流（Ｉｒｅｆ）及び第２の電流源（８１〜８５）の基準電流は同一であることを特徴とする。
また、請求項１１に記載の本発明は、請求項１乃至１０の何れかに記載のアナログ／ディジタルコンバータにおいて、最初の差検出手段（１３１）がその負の入力ポート（１０１）においてのみ電流源（８１）を有することを特徴とする。
また、請求項１２に記載の本発明は、請求項１１に記載のアナログ／ディジタルコンバータにおいて、最後の差検出手段（１３５）がその正の入力ポート（９５）においてのみ電流源（７５）を有することを特徴とする。
また、請求項１３に記載の本発明は、請求項１２に記載のアナログ／ディジタルコンバータにおいて、残りの差検出手段（１３２〜１３４）は、その正の入力ポート（９２，９３，９４）及びその負の入力ポート（１０２，１０３，１０４）で電流源（７２，８２；７３，７４；８３，８４）を有することを特徴とする。
また、請求項１４に記載の本発明は、請求項１又は２に記載のアナログ／ディジタルコンバータにおいて、ゼロとは異なる電流を生成する電流源（８１，８２，８４，８５）が差検出手段（１３１〜１３５）の正の入力ポートにのみ又は負の入力ポート（１０１，１０２，１０４，１０５）にのみ接続されていることを特徴とする。
また、請求項１５に記載の本発明は、請求項１又は２に記載のアナログ／ディジタルコンバータにおいて、ゼロとは異なる電流を生成する第１の電流源（７４，７５）が差検出手段の第１の集合（１３４，１３５）の正の入力ポート（９４，９５）に接続されているだけであり、ゼロとは異なる電流を生成する第２の電流源（８１，８２）が差検出手段の第２の集合（１３１，１３２）の負の入力ポート（１０１，１０２）に接続されているだけであり、それによって、第１の集合（１３４，１３５）及び第２の集合（１３１，１３２）はいずれの同一の差検出手段も備えないことを特徴とする。
【００２４】
従来技術に優るこの回路の長所は、それが以下の全部の好ましい特徴を兼備しているということである。
【００２５】
それは完全に差動的であり、それによって増幅器入力での信号スイングが２分の１だけ低減され得る。差動的トポロジーのさらなる長所は、一様な順序の非線形歪み項の抑圧及びコモンモード雑音源の良好な除去である。
【００２６】
入力と全部の差動増幅器出力との間の遅延は、同じ直列抵抗及び寄生負荷キャパシタンスが全部の経路の信号によって見られることから、本質的に同一である。
【００２７】
基準電圧は、差動増幅器の入力バイアス電流に敏感ではない。実際には、ゼロ交叉近辺で、入力バイアス電流は差動増幅器の両方の入力において本質的に同一であり、従って、抵抗の両端の電圧降下は両側で同一であろう。この効果は、コモンモード入力電圧だけに影響を与え、差動電圧には与えない。
【発明を実施するための最良の形態】
【００２８】
ここで、本発明の実施形態を図面に関してより詳細に説明する。
【００２９】
リファレンスラダー回路の第１の実施形態が図３に図示されている。この実施形態では、５つの差検出手段がリファレンスラダーの具体化において使用されているが、原理的に任意の数が使用され得る。この回路では、抵抗器が入力電圧（Ｖｉｎｐ及びＶｉｎｎ）と各差動増幅器入力との間の信号経路に挿入されている。全部の信号経路端間の遅延が本質的に同じであるように、全部の抵抗器が同じ値Ｒを有していれば、それが最善である。ＤＣ基準電流が各差動増幅器入力で引き出され、それによって関連する抵抗器両端で直流電圧降下を生じる。各差動増幅器のゼロ交叉は、Ｒ及び、差動増幅器の正及び負の入力で引き出される基準電流の間の差に比例するオフセット電圧だけずれるはずである。線形に離間したオフセット電圧を得るために、最も簡単明瞭な選択は線形に離間した基準電流を使用することである。
【００３０】
一般的な事例において、それぞれ、差検出手段の正及び負の入力ポートに接続された電流源によって生成される電流Ｉｐ１〜Ｉｐ５及びＩｎ１〜Ｉｎ５が存在する。次の図４では、Ｉｐｋ＝（ｋ−１）・Ｉｒｅｆ及びＩｎｋ＝（５−ｋ）・Ｉｒｅｆである特定の事例が示されており、ここでｋは１から５までの整数である。しかし、電流源にわたる電流の配分は、さらなる例が示すように、その例に限定されない。図５の例の場合、差動オフセット電圧Ｌ・Ｒ・Ｉｒｅｆは、Ｌ∈｛−４，−２，０，２，４｝により得られる。他の差動オフセット電圧及び、それゆえに電圧レベル配分も可能である。図５及び６におけるような例は、行列表現によって適切に表現することができる。
【００３１】
【数１】
0004727511.tif 000002
【００３２】
ここで、各行列の左側は図３の左側の電流源を表現しており行列の右側は図３の電流源の右側を表現している。特に非線形又は非整数配分が考えられるかもしれない。一般に、差動増幅器のしきい値は、Ｒ・（Ｉｐｋ−Ｉｎｋ）だけシフトされる。
【００３３】
以下で、実施形態は図３に関して詳述する。回路は、１及び２で参照された２つの入力端子を有する。これらの入力端子は、差動信号を伝える入力線の正及び負の電圧Ｖｉｎｐ及びＶｉｎｎに接続され得る。
【００３４】
アナログ／ディジタルコンバータ回路の入力端子１は、抵抗器３１，３２，３３，３４，３５に接続されている。抵抗器３１，３２，３３，３４，３５及び電流源７１，７２，７３，７４，７５は、それぞれ、差検出手段１３１，１３２，１３３，１３４，１３５の第１の入力ポート９１，９２，９３，９４，９５に接続されている。検出された差は、それぞれ、差検出手段１３１，１３２，１３３，１３４，１３５の出力ポート１１１，１１２，１１３，１１４，１１５でタップされ得る。
【００３５】
差検出手段１３１〜１３５は、それぞれ、その入力ポート９１，１０１；９２，１０２；９３，１０３；９４，１０４及び９５，１０５の電圧差を検出する。検出手段は比較器又は差動増幅器とすることができる。
【００３６】
図４の引き続き説明する実施形態に図示の通り、第１の電流源７１，７２，７３，７４，７５の電流は、Ｉｒｅｆの整数倍である。電流は、それぞれ、電流源７１，７２，７３，７４，７５によって生成される０、Ｉｒｅｆ、２Ｉｒｅｆ、３Ｉｒｅｆ及び４Ｉｒｅｆである。それゆえ、抵抗器３１，３２，３３，３４及び３５の両端の電圧降下は、０、Ｒ・Ｉｒｅｆ、Ｒ・２・Ｉｒｅｆ、Ｒ・３・Ｉｒｅｆ及びＲ・４・Ｉｒｅｆである。その結果、第１の（正の）入力ポート９１，９２，９３，９４，９５において、差検出手段は電圧：０，Ｖｉｎｐ，Ｖｉｎｐ−Ｒ・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・２・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・３・Ｉｒｅｆ，Ｖｉｎｐ−Ｒ・４・Ｉｒｅｆを得る。
【００３７】
アナログ／ディジタルコンバータの抵抗器４１，４２，４３，４４，４５は、一方側で入力端子２に接続されている。第２の抵抗器４１，４２，４３，４４，４５及び第２の電流源８１，８２，８３，８４，８５は、それぞれ、差検出手段１３１，１３２，１３３，１３４，１３５の第２の（負の）入力ポート１０１，１０２，１０３，１０４及び１０５に接続されている。
【００３８】
第２の電流源８１，８２，８３，８４及び８５の電流もまた、Ｉｒｅｆの整数倍である。第２の電流源８１，８２，８３，８４，８５の電流は、それぞれ、４Ｉｒｅｆ、３Ｉｒｅｆ、２Ｉｒｅｆ、Ｉｒｅｆ及び０であり、第１の入力ポート９１，９２，９３，９４及び９５に接続されたそれぞれの相対物と逆順に増加する。従って、抵抗器４１，４２，４３，４４及び４５の両端の電圧降下は、Ｒ・４Ｉｒｅｆ、Ｒ３Ｉｒｅｆ、Ｒ・２Ｉｒｅｆ、Ｒ・Ｉｒｅｆ及び０である。このように、第２の入力ポート１０１，１０２，１０３，１０４，１０５において、差検出手段１３１，１３２，１３３，１３４及び１３５は、電圧：Ｖｉｎｎ−Ｒ・４Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・３Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・２Ｉｒｅｆ、Ｖｉｎｎ−Ｒ・３Ｉｒｅｆ、Ｖｉｎｎを得る。
【００３９】
上記の行列表現により、左側及び右側の電圧Ｖｐ及びＶｎは、以下から得ることができる。
【００４０】
【数２】
0004727511.tif 000003
【００４１】
図３に図示した一般的な事例はまた、差検出装置の各入力ポートにおいて、電流源が、抵抗（３１〜３５；４１〜４５）、電流源（７１〜７５；８１〜８５）及び差検出手段（１３１〜１３５）の全部の組合せについて同じ容量性入力特性を付与するために配置されているという点で、実用的な手法を表現している。
【００４２】
図２に関して説明した従来技術に関しては、実際上電流シンクとして動作する電流源の電流は、エミッタホロワといった適格な駆動回路によって入力端子Ｖｉｎｐ及びＶｉｎｎを通じて供給される。従来技術とは異なり、Ｉｒｅｆは、差検出手段の入力電流に関して大きい電流の大きさに調整される必要が厳密にはない。差検出手段は、例えば、入力９３及び１０３といった両方の入力の電圧がほとんど等しい時に、電圧レベルに関する情報を提供するであろう。この場合、第１及び第２の入力端子の両方の入力電流もまた等しく、その結果、電圧差は影響を受けない。
【００４３】
慎重な分析により、図３の回路は、所定の全精度を達成するために抵抗器回路に基づく回路よりも厳しい公差を抵抗器の値に要求することが示される。この理由で、精度要件を満たすために基準電流を校正することが場合によっては必要かもしれない。
【００４４】
図４はサンプル回路を例示しており、ここで電流の大きさｋ・Ｉｒｅｆは、ｋが図３の左側の電流源７１〜７５について差検出手段１３１から差検出手段１３５に向かい０から始まり最大４まで増分し、図３の右側の源８１〜８５について４から０まで減分するようにして配分される。抵抗器３１，３２，３３，３４及び３５の配列は、それらがやはり一方側で正の入力端子１と、そして他方側で差検出手段１３１〜１３５の正の入力ポート９１〜９５と接続されているという点で、変わっていない。また、抵抗器４１〜４５は、一方側で負の入力ポート１０１〜１０５と、そして他方側で負の入力端子２と接続されている。０の電流を有する電流源は図面から省かれている。図４の例の場合、Ｌ∈｛−４，−２，０，２，４｝で、差動電圧の線形配分を付与する差動オフセット電圧Ｌ・Ｒ・Ｉｒｅｆが得られる。
【００４５】
図５は、図３の左側電流源７１〜７５の電流が全部ゼロに設定され、右側電流源８１〜８５が図４に示された回路の差動オフセット電圧に対応する電流を供給する実施形態を示している。この場合、電流配分の行列表現は以下の通りである。
【００４６】
【数３】
0004727511.tif 000004
【００４７】
図６は、電流源の非対称配分を備える本発明のアナログ／ディジタルコンバータの実施形態を示している。図５と同様、０の電流を有する電流源は省略されており、対応する行列表現は以下の通り与えられ得る。
【００４８】
【数４】
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【００４９】
本発明は、上記の実施形態に限定されず、様々な具体化において使用され得る。差動増幅器の電流源及び入力段は、バイポーラ技術だけでなくＣＭＯＳ技術においても具体化することができる。電流源は、電流ミラー回路として機器構成することができる。この説明で述べられ添付図面に図示された全部の特徴は組み合わせることができる。
【図面の簡単な説明】
【００５０】
【図１】従来技術の非平衡終端されたリファレンスラダーを示す。
【図２】従来技術の差動リファレンスラダーを示す。
【図３】本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第１の実施形態を示す。
【図４】本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第２の実施形態を示す。
【図５】本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第３の実施形態を示す。
【図６】本発明に従った差動リファレンスラダーを備えるアナログ／ディジタルコンバータの第４の実施形態を示す。
【符号の説明】
【００５１】
１  正の入力端子
２  負の入力端子
３１〜３５  第１の抵抗器
４１〜４５  第２の抵抗器
７１〜７５  第１の電流源
８１〜８５  第２の電流源
９１〜９５  正の入力ポート
１０１〜１０５  負の入力ポート
１１１〜１１５  出力ポート
１３１〜１３５  差検出手段
Ｉｒｅｆ  基準電流
Ｖｐ  電圧
Ｖｎ  電圧
Ｖｉｎ  入力電圧
Ｖｉｎｎ  入力電圧
Ｖｉｎｐ  入力電圧
Ｖｍｉｎ  基準電圧
Ｖｍａｘ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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