(57)【特許請求の範囲】
【請求項１】
表面にシリコン層を含む素子領域の形成された半導体基板と、前記半導体基板表面に形成された強誘電体層と、前記シリコン層に電気的に接続されるコンタクト領域をもつように、前記半導体基板上に層間絶縁膜を介して形成された配線層とを具備し、前記コンタクト領域は、前記シリコン層と前記配線層との間に介在せしめられ、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質を用いて形成されたシリサイド層を含むことを特徴とする半導体装置。
【請求項２】
前記シリサイド層は、前記配線層が劣化する温度以下の温度でシリサイド化する金属を用いて形成されていることを特徴とする請求項1記載の半導体装置。
【請求項３】
前記シリサイド層は、前記配線層を覆う保護膜を形成する際の温度以下の温度でシリサイド化する金属を用いて形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記配線層はアルミニウムを含む層であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記保護膜は窒化シリコン層を含む絶縁膜であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
表面にＭＯＳＦＥＴの形成された半導体基板と、前記ＭＯＳＦＥＴのソース・ドレイン領域の一方にコンタクトするように、前記半導体基板表面に、キャパシタ絶縁膜としての強誘電体膜を配設してなる強誘電体キャパシタと、前記ソース・ドレイン領域の内の他の一方を構成するシリコン層に電気的に接続されるコンタクト領域をもつように、前記半導体基板上に層間絶縁膜を介して形成された配線層とを具備し、前記コンタクト領域は、前記シリコン層と前記配線層との間に介在せしめられた、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質を用いて形成されたシリサイド層を含むことを特徴とする半導体装置。
【請求項７】
半導体基板表面にシリコン層を含む素子領域を形成する工程と、前記素子領域の形成された半導体基板表面に第1の層間絶縁膜を介して強誘電体層を形成する工程と、その後、第2の層間絶縁膜を形成する工程と、前記第1および第2の層間絶縁膜に対し、前記シリコン層まで到達するように、コンタクト孔を形成する工程と、少なくとも前記コンタクト孔内に露呈する前記シリコン層表面に、 コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを含む金属層を形成する工程と、前記金属層の上層に導電性層を形成しパターニングすることにより配線層を形成する工程と、前記配線層を形成する工程の前または後に、強誘電体層が劣化する温度以下で加熱することにより、前記金属層をシリサイド化してシリサイド層を形成するシリサイド化工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記シリサイド化工程は、前記配線層の形成後に、前記配線層が劣化する温度以下で前記金属層を加熱しシリサイド化する工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリサイド化工程は、前記配線層の形成後に、450℃以下の温度で前記金属層を加熱しシリサイド化する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
更に、前記配線層の形成された半導体基板表面に、保護膜を形成する工程を含み、前記シリサイド化工程は、前記保護膜を形成する工程における加熱によって実行されるようにしたことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド化工程は、前記配線層の形成工程に先立ち、前記金属層を強誘電体層が劣化する温度以下の温度でシリサイド化する工程と、続いて、前記金属層のうちシリサイド化されなかった部分を、選択的にエッチング除去する工程とを含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記シリサイド化工程は、4５0℃以下で加熱する加熱工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記配線層の形成工程は、アルミニウムを含む層を形成する工程であることを特徴とする請求項７乃至１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記保護膜の形成工程は、窒素雰囲気中でスパッタリングを行うことにより窒化シリコン膜を形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置および半導体装置の製造方法に関し、特に、強誘電体層を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体層を有する半導体装置として、強誘電体メモリが知られている。図１４、１５に、従来の強誘電体メモリの断面構成の一部を示す。この強誘電体メモリは、強誘電体膜ＦＬを下部電極ＬＥおよび上部電極ＵＥで挟んで形成される強誘電体キャパシタＦＣ、ＭＯＳＦＥＴ等を備えている。この強誘電体メモリは、従来つぎのようにして形成されていた。
【０００３】
まず、図１４に示すように、半導体基板２上に、素子分離のためのフィールド酸化膜４を形成し、このフィールド酸化膜4で囲まれた素子領域内に、ＭＯＳＦＥＴを設ける。この図では、Ｐ型シリコン基板表面にＮ+拡散層６（ソース領域またはドレイン領域）が描かれている。この上に、層間絶縁膜８を介して、強誘電体キャパシタＦＣが形成される。強誘電体キャパシタＦＣは、下部電極ＬＥ、強誘電体層ＦＬ、上部電極ＵＥをこの順に積み重ねた構造を有している。
【０００４】
つぎに、層間絶縁膜８にコンタクトホール１８ａ、１８ｂを形成する。コンタクトホール１８ａは、Ｎ+拡散層６に到達するように形成される。コンタクトホール１８ｂは、強誘電体キャパシタＦＣの上部電極ＵＥに到達するように形成される。
【０００５】
この上に、図１５に示すように、チタン（Ｔi）層１０、窒化チタン（ＴiＮ）等により構成されたバリアメタル層１２、アルミ配線層１４、パッシベーション膜１６を形成する。ここでは、チタン層１０形成後に、なんらかの加熱工程を設けることで、チタン層１０と、シリコンで構成されたＮ+拡散層６との接触部分１０ａのみがシリサイド化される。
【０００６】
シリサイド化することにより、アルミ配線層１４とＮ+拡散層６との間の接続抵抗を低減することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の強誘電体メモリには、次のような問題があった。強誘電体薄膜は高温において強誘電性を示さなくなることが知られている。原因は必ずしも明らかではないが、さらに温度を上げると、元へ戻らなくなってしまう。すなわち、ある温度以上になると非可逆的に強誘電性を失ってしまうという問題があった。
【０００８】
したがって、強誘電体層ＦＬの劣化を避けるために、シリサイド化するための加熱温度を、あまり高くすることができなかった。一方、この程度の温度では、チタンは十分にはシリサイド化されない。すなわち、接触部分１０ａにおいてチタン層１０は十分にはシリサイド化されていなかった。この結果、チタン層１０とＮ+拡散層６との接触部分１０ａは、実際には、ショットキダイオードとしての性質を多分に残していた。すなわち、接触抵抗はそれほど低くならず、また、抵抗値が電圧依存特性を持っていた。その結果、高速応答が困難である等の不具合が生じていた。
【０００９】
このような問題を解決するために、チタン層１０に代えて、白金（Ｐt）層を用いる方法も考えられる。白金はチタンよりも低い低温でシリサイド化されるため、強誘電体層ＦＬが劣化する温度以下の温度であっても十分にシリサイド化される。
【００１０】
しかしながら、白金は強い還元触媒作用を示すため、その後、還元雰囲気で実行される加熱工程があると、シリサイド化されなかった白金の存在によって酸化物である強誘電体の還元が助長され劣化してしまう。このため、シリサイド化工程のあと、未反応の白金を除去しておく必要がある。ところが、白金は王水を用いて除去するほかなく、通常の半導体加工工程において実施することは困難である。
【００１１】
この発明は、このような問題点を解決し、強誘電体層の機能を保持しつつシリコン層と配線層との接続抵抗が小さい半導体装置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置においては、シリサイド層が、実質的に強誘電体層が劣化する温度以下の温度でシリサイド化する金属であって強誘電体層に対する還元触媒作用の極めて低い金属である、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質を用いて形成されたシリサイド層を含むことを特徴とする。
【００１３】
この構成によれば、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）は、マンガンまたはマグネシウムを添加することにより、シリサイド化温度が低下し、より低い温度でシリサイド化することが可能となる。したがって、強誘電体層の機能を劣化させることなく当該金属のうちシリコン層に接する部分を十分にシリサイド化することができる。また、シリサイド化されなかった金属部分が、後工程において強誘電体層に悪影響をおよぼすこともない。すなわち、強誘電体層の機能を保持しつつシリコン層と配線層との接続抵抗を小さくすることができる。
【００１４】
また本発明は、上記半導体装置において、シリサイド層を、実質的に配線層が劣化する温度以下の温度でシリサイド化する金属を用いて形成されていることを特徴とする。したがって、配線層を形成したあとでシリサイド化を行なっても、配線層が劣化することはない。このため、シリサイド化工程を配線層形成工程の前に実施する必要がないので、工程の自由度が増大し、生産コストを抑えることが可能となる。
【００１５】
また本発明は、上記半導体装置において、シリサイド層を、配線層を覆う保護膜を形成する際の温度以下の温度でシリサイド化する金属を用いて（シリサイド化することにより）形成したことを特徴とする。したがって、保護膜を形成する際の温度でシリサイド化を行なうことができる。このため、シリサイド化のための専用の加熱工程を設けることなく、シリサイド化を行なうことができる。すなわち、生産コストをさらに抑えることが可能となる。
【００１７】
シリサイドを形成する金属として、鉄、ニッケル、コバルトのいずれかを用いるようにしているため、シリサイド化が容易であり、強誘電体膜の劣化を招くことなく、低抵抗のシリサイド層を形成することが可能となる。ちなみに鉄は、450〜550℃程度の加熱処理で容易にシリサイド化がなされ、450〜550℃ではFeSiとなり、550℃ではFeSi2となり、周期律表８族で原子量が小さいほど触媒効果が小さいという効果がある。また、ニッケルは、200〜350 ℃程度の加熱処理でNi2Siとなり、 350〜700℃ではNiSi、775℃では、 NiSi2となる。またこのNiSi2の比抵抗は 35.8Ω・cm程度であり、鉄についで触媒作用が小さいという特徴がある。さらにまた、コバルトは、350〜500 ℃程度の加熱処理でCo2Siとなり、425〜500 ℃ではCoSiとなり、この比抵抗は 18Ω・cm程度であり、550℃では、CoSi2となり、この比抵抗は 18Ω・cm程度となる。
【００１９】
また本発明は、上記半導体装置おいて、前記シリサイド層を、タングステン（Ｗ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、およびイリジウム（Ｉｒ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質のシリサイド層で構成してもよい。タングステンは高融点金属であり、単体ではシリサイド化しにくいが、マンガンあるいはマグネシウムを添加することにより、シリサイド化が容易となる。またタングステンシリサイドは極めて安定で低抵抗であり、信頼性の高いコンタクト構造を得ることが可能となる。さらにまた、レニウムは加工が容易である。チタンは、通常のプロセスからの変更が最も少なくリスクを下げることができる。イリジウムは、強誘電体メモリの電極として用いられるため、同一工程で成膜することも可能である。
【００２０】
また本発明は、上記半導体装置において、前記配線層はアルミニウムを含む層であることを特徴とする。アルミニウムは低コストで成膜が容易であるが、比較的低い温度で劣化し易いという問題があるが、コンタクトを鉄、コバルト、ニッケル、クロム、モリブデンにマンガンまたはマグネシウムを添加してなる物質のシリサイド層を含むように構成しているため、比較的低温でシリサイド化可能であり、アルミニウム配線層の劣化を招くこと無く形成可能であり、信頼性の高い半導体装置を得ることが可能となる。
【００２１】
また本発明は、上記半導体装置において、前記保護膜を窒化シリコン層を含む絶縁膜で構成したことを特徴とする。保護膜に窒化シリコン層を含む場合、還元性雰囲気である窒素雰囲気で成膜しなければならないが、本発明でシリサイド層に用いられる金属は白金のように還元触媒となることもなく、強誘電体膜を良好に維持することができ、信頼性の高い半導体装置を得ることが可能となる。
【００２２】
また本発明は、上記半導体装置において、表面にＭＯＳＦＥＴの形成された半導体基板と、前記ＭＯＳＦＥＴのソース・ドレイン領域の一方にコンタクトするように、前記半導体基板表面に、キャパシタ絶縁膜としての強誘電体膜を配設してなる強誘電体キャパシタと、前記ソース・ドレイン領域の内の他の一方を構成するシリコン層に電気的に接続されるコンタクト領域をもつように、前記半導体基板上に層間絶縁膜を介して形成された配線層とを具備し、前記コンタクト領域は、前記シリコン層と前記配線層との間に介在せしめられた、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質を用いて形成されたシリサイド層を含むことを特徴とする。かかる構成によれば、コンタクト抵抗が低く、強誘電体膜を良好に維持し信頼性の高い強誘電体メモリ（ＦｅＲＡＭ）を得ることが可能となる。
【００２３】
また、このような半導体装置ではシリサイド層を、半導体形成工程で通常用いられる腐食剤を用いて除去できる金属を用いて形成している。したがって、シリサイド化されなかった金属部分を除去する必要がある場合であっても、通常の腐食剤を用いる工程で容易に除去することができる。
【００２４】
また本発明の半導体装置の製造方法においては、実質的に強誘電体層が劣化する温度以下の温度でシリサイド化する金属であって実質的に強誘電体層に対する還元触媒作用の極めて低い金属の層を、シリコン層の上面に部分的に接するように形成し、その後、実質的に強誘電体層が劣化する温度以下の温度で加熱することにより、当該金属の層をシリサイド化してシリサイド層を形成することを特徴とする。
【００２５】
すなわち、本発明のの半導体装置の製造方法では、半導体基板表面にシリコン層を含む素子領域を形成する工程と、前記素子領域の形成された半導体基板表面に第1の層間絶縁膜を介して強誘電体層を形成する工程と、その後、第2の層間絶縁膜を形成する工程と、 前記第1および第2の層間絶縁膜に対し、前記シリコン層まで到達するように、コンタクト孔を形成する工程と、 少なくとも前記コンタクト孔内に露呈する前記シリコン層表面に、 コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質を含む金属層を形成する工程と、前記金属層の上層に導電性層を形成しパターニングすることにより配線層を形成する工程と、前記配線層を形成する工程の前または後に、実質的に強誘電体層が劣化する温度以下で加熱することにより、前記金属層をシリサイド化してシリサイド層を形成するシリサイド化工程とを含むことを特徴とする。
【００２６】
したがって、強誘電体層の機能を劣化させることなく当該金属のうちシリコン層の上面に接する部分を十分にシリサイド化することができる。また、シリサイド化されなかった金属部分が、後工程において強誘電体層に悪影響をおよぼすこともない。すなわち、強誘電体層の機能を損うことなくシリコン層と配線層との接続抵抗を小さくすることができる。
【００２７】
本発明は、上記半導体装置の製造方法において、前記シリサイド化工程が、前記配線層の形成後に、実質的に前記配線層が劣化する温度以下で前記金属層を加熱しシリサイド化する工程であることを特徴とする。したがって、シリサイド化工程における熱で配線層が劣化することはない。このため、シリサイド化工程を配線層形成工程の前に実施する必要がないので、工程の自由度が増大し、生産コストを抑えることが可能となる。
【００２８】
本発明は、上記半導体装置の製造方法においては、シリサイド化工程は、前記配線層の形成後に、450℃以下の温度で前記金属層を加熱しシリサイド化する工程であることを特徴とする。したがって、シリサイド化工程における熱で強誘電体層が劣化することはない。
【００２９】
また本発明は、上記半導体装置の製造方法においては、更に、前記配線層の形成された半導体基板表面に、保護膜を形成する工程を含み、前記シリサイド化工程は、前記保護膜を形成する工程における加熱によって実行されるようにしたことを特徴とする。配線層を形成した後、配線層を覆う保護膜を形成するとともに、当該保護膜を形成する際の熱を利用して金属の層をシリサイド化することを特徴とする。したがって、シリサイド化のための専用の加熱工程を設けることなく、シリサイド化を行なうことができ、強誘電体膜が受ける加熱回数を低減することができ、高品質の強誘電体メモリを提供することが可能となる。また、生産コストをさらに抑えることが可能となる。
【００３０】
また本発明は、上記半導体装置の製造方法において、前記シリサイド化工程は、前記配線層の形成工程に先立ち、前記金属層を実質的に強誘電体層が劣化する温度以下の温度でシリサイド化する工程と、続いて、前記金属層のうちシリサイド化されなかった部分を選択的にエッチング除去する工程とを含むことを特徴とする。したがって、シリサイド化されなかった金属部分を除去する必要がある場合であっても、通常の腐食剤を用いて容易に除去することができる。
【００３１】
また本発明は、上記半導体装置の製造方法においては、前記金属層の形成工程は、前記半導体基板表面に、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属にマンガンまたはマグネシウムを添加してなる物質層を形成する工程であることを特徴とする。マンガンまたはマグネシウムを添加することにより、シリサイド化温度が低下し、より低い温度でシリサイド化することが可能となる。
【００３３】
また本発明は、上記半導体装置の製造方法において、前記シリサイド化工程は、4５0℃以下で加熱する加熱工程であることを特徴とする。強誘電体膜の劣化を招くこと無くシリサイド化が可能となり、信頼性の高い強誘電体メモリを得ることが可能となる。
【００３４】
また本発明は、上記半導体装置の製造方法において、前記配線層の形成工程は、アルミニウムを含む層を形成する工程であることを特徴とする。アルミニウムは低コストで成膜が容易であるが、比較的低い温度で劣化し易いという問題があるが、コンタクトを鉄、コバルト、ニッケル、クロム、モリブデンのシリサイド層を含むように構成しているため、比較的低温でシリサイド化可能であり、アルミニウム配線層の劣化を招くこと無く形成可能であり、信頼性の高い半導体装置を得ることが可能となる。
【００３５】
また本発明は、上記半導体装置の製造方法において、前記保護膜の形成工程は、窒素雰囲気中でスパッタリングを行うことにより窒化シリコン膜を形成する工程を含むことを特徴とする。還元性雰囲気である窒素雰囲気でスパッタリング法により成膜する際、本発明でシリサイド層に用いられる金属は白金のように還元触媒となることはないため、強誘電体膜を良好に維持することができ、信頼性の高い半導体装置を得ることが可能となる。
【００３６】
なお、請求項において、ある層（たとえばシリコン層）を「半導体基板に設ける」とは、半導体基板に接してある層を形成する場合、半導体基板の上に形成した一層以上の別の層の上にある層を形成する場合、半導体基板自体がある層である場合を含む概念である。
【００３７】
【発明の実施の形態】
この発明の一実施形態による半導体装置である強誘電体メモリ（ＦｅＲＡＭ）２０の断面構成の一部を図１に示す。強誘電体メモリ２０は、強誘電体キャパシタＦＣとＭＯＳＦＥＴとを備えている。この構造ではストレージノードコンタクトに相当するコンタクト領域を、４００℃程度の加熱処理によるニッケル層３０のシリサイド化で形成されたニッケルシリサイド３１で構成し、強誘電体膜の劣化を防止するものである。
【００３８】
すなわち、Ｐ型のシリコンにより構成された半導体基板２２上の所定位置に、シリコン酸化物で構成された素子分離用のフィールド酸化膜２４が形成され、フィールド酸化膜２４で区画された素子形成領域にゲート絶縁膜２５を介して多結晶シリコン膜からなるゲート電極２７形成され、このゲート電極を挟んでソース・ドレイン領域となるＮ+拡散層２６が形成されＭＯＳＦＥＴを構成している。なお、図２-７の製造工程図においては、説明の便宜上、ＭＯＳＦＥＴのＮ+拡散層（Ｎ+型のシリコン層であるソース領域またはドレイン領域）２６のみを描いている。
【００３９】
フィールド酸化膜２４およびＭＯＳＦＥＴの上には、シリコン酸化物で構成された層間絶縁膜２８が形成されている。層間絶縁膜２８に埋め込まれるように、強誘電体キャパシタＦＣが形成されている。強誘電体キャパシタＦＣは、プレート電極となる下部電極ＬＥ、ＰＺＴ（ＰbＺrxＴi1-xＯ3）により構成された強誘電体層ＦＬ、前記ＭＯＳＦＥＴのソース・ドレイン領域の一方に接続されストレージノード電極を構成する上部電極ＵＥをこの順に積み重ねた構造を有している。
【００４０】
なお、下部電極ＬＥや上部電極ＵＥの材質は特に限定されるものではないが、たとえば、イリジウム酸化物やイリジウムなどを用いることができる。また、これらを重ねた積層構造の電極を用いることもできる。なお、この図では見えないが、図示領域以外の領域に、コンタクト領域を有し下部電極も配線層によって電圧を印加することができるように構成されている。
【００４１】
層間絶縁膜２８の上には、膜厚３０ｎｍのニッケル（Ｎi）により構成された金属層３０、膜厚１０ｎｍの窒化チタン（ＴiＮ）等により構成されたバリアメタル層３２、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配線層３４（配線層）が、この順に積み重ねるように形成されている。金属層３０のうちＮ+拡散層２６と接触する部分はシリサイド化され、シリサイド層３１となっている。後述するように、このシリサイド層３１は、十分にシリサイド化されている。したがって、アルミ配線層３４とＮ＋拡散層２６との接続抵抗は極めて低い。またこの図では見えない位置にあるが、前記ＭＯＳＦＥＴのソース・ドレイン領域の他の一方にも同様のコンタクトが形成され、ビット線が接続されている。
【００４２】
アルミ配線層３４の上部は、シリコン窒化膜とシリコン酸化膜との２層膜により構成されたパッシベーション膜３６（保護膜）により覆われている。
【００４３】
つぎに、図２〜図７に基づいて、この強誘電体メモリ２０の製造方法を説明する。まず、図２に示すように、半導体基板２２上に、素子分離のためのフィールド酸化膜２４を形成する。フィールド酸化膜２４は、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて形成することができる。
【００４４】
フィールド酸化膜２４で区画された素子形成領域に、ＭＯＳＦＥＴを形成する。上述のように、図２−７においては、説明の便宜上、ＭＯＳＦＥＴのＮ+拡散層２６のみを描いている。フィールド酸化膜２４およびＭＯＳＦＥＴの上に、シリコン酸化物を堆積させることより、層間絶縁膜２８ａを形成する。
【００４５】
層間絶縁膜２８ａの上に強誘電体キャパシタＦＣを形成する。強誘電体キャパシタＦＣを形成するには、まず、層間絶縁膜２８ａの上に、スパッタリング法等を用いて下部電極ＬＥとなる導電体の層を形成し、その上に、ゾル・ゲル法などのＭＯＤ（Metal Organic Deposition）法や、スパッタリング法等を用いて強誘電体層ＦＬとなる層を形成して結晶化させ、さらにその上に、スパッタリング法等を用いて上部電極ＵＥとなる導電体の層を形成する。その後、層間絶縁膜２８ａの上に形成したこれら３つの層をエッチングによってパターニングすることで、図２に示すような強誘電体キャパシタＦＣが形成される。
【００４６】
つぎに、図３に示すように、この強誘電体キャパシタＦＣの上に、シリコン酸化物を堆積させることより、層間絶縁膜２８ｂを形成する。すなわち、強誘電体キャパシタＦＣが、層間絶縁膜２８ａと層間絶縁膜２８ｂとに取り囲まれた形になる。この層間絶縁膜２８ａおよび層間絶縁膜２８ｂを層間絶縁膜２８とする。
【００４７】
つぎに、図４に示すように、エッチングにより層間絶縁膜２８にコンタクトホール３８ａ、３８ｂを形成する。コンタクトホール３８ａは、Ｎ+拡散層２６に到達するように形成される。コンタクトホール３８ｂは、強誘電体キャパシタＦＣの上部電極ＵＥに到達するように形成される。
【００４８】
この上に、図５に示すようにスパッタリング法や蒸着法等を用いてニッケル（Ｎi）により構成された金属層３０を形成する。シリサイド層３１は薄くても差し支えないことから、金属層３０の膜厚をできるだけ薄くして、未反応のニッケルの量を少しでも少なくすることが好ましい。この実施形態においては、金属層３０の膜厚が３００オングストローム程度になるように設定している。
【００４９】
つぎに、図６に示すように、スパッタリング法等を用いて、金属層３０の上に積み上げるように、膜厚１０ｎｍの窒化チタン（ＴiＮ）等により構成されたバリアメタル層３２、および、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配線層３４を形成する。つぎに、フォトリソグラフィによりこれら３つの層を、所定の配線形状にパタ−ニングする。
【００５０】
最後に、図７に示すように、アルミ配線層３４の上に、スパッタリング法によりシリコン窒化膜とシリコン酸化膜との２層膜からなるパッシベーション膜３６を形成する。このパッシベーション膜３６を形成する工程で基板温度は４００℃程度に昇温せしめられる。この成膜工程の間、基板には４００℃程度の熱が加えられる。この程度の熱では、強誘電体層ＦＬが非可逆的に強誘電性を失うことはない。また、アルミ配線層３４が劣化することもない。
【００５１】
このときの熱によって、金属層３０のうちシリコンに接した部分がシリサイド化される。すなわち、シリコンにより構成されたＮ+拡散層２６とニッケルにより構成された金属層３０との接触部近傍が熱によりシリサイド化され、シリサイド層３１が形成される。
【００５２】
チタン（Ｔi）等と異なり、ニッケル（Ｎi）は、パッシベーション膜３６を形成する工程において加えられる程度の温度以下の温度でも十分にシリサイド化される。したがって、上述のように、アルミ配線層３４とＮ+拡散層２６との接続抵抗は極めて低くなる。
【００５３】
また、還元触媒作用の高い白金（Ｐt）等と異なり、ニッケル（Ｎi）は還元触媒作用が極めて低い。したがって、図７に示すパッシベーション膜３６が還元雰囲気において形成される場合であっても、未反応のまま残された金属層３０によって強誘電体層ＦＬに対する還元反応が助長されることはない。
【００５４】
なお、強誘電体キャパシタＦＣの上部電極ＵＥに接する金属層３０はシリサイド化されないが、上部電極ＵＥおよび金属層３０は共に金属であるため、接触部にショットキ接合が形成されることもなく、また、接触抵抗も小さいので問題はない。
【００５５】
このように、この実施形態においては、強誘電体層ＦＬが非可逆的に強誘電性を失う温度（この実施形態においては４５０℃程度）以下の温度（ニッケルの場合３５０℃程度）でシリサイド化する金属であって、強誘電体層ＦＬに対する還元触媒作用の極めて低いニッケルにより構成された金属層３０を、ソース・ドレイン領域２６の一方の上面に部分的に接するように形成し、その後、強誘電体層ＦＬが非可逆的に強誘電性を失う温度以下の温度（この実施形態においては４００℃程度）で加熱することにより、金属層３０をシリサイド化してシリサイド層３１を形成するようにしている。
【００５６】
したがって、強誘電体層ＦＬの機能を劣化させることなく金属層３０のうちソース・ドレイン領域２６の上面に接する部分を十分にシリサイド化することができる。また、シリサイド化されなかった金属層３０が、後工程において強誘電体層ＦＬに悪影響をおよぼすこともない。すなわち、強誘電体層ＦＬの機能を損うことなくソース・ドレイン領域２６とアルミ配線層３４との接続抵抗を小さくすることができる。
【００５７】
また、この実施形態においては、金属層３０を形成した後、アルミ配線層３４を形成し、その後、アルミ配線層３４が劣化する温度（たとえば、アルミ配線層３４を構成する材料の融点）以下の温度（この実施形態においては４００℃程度）で金属層３０をシリサイド化するようにしている。
【００５８】
したがって、シリサイド化工程における熱でアルミ配線層３４が劣化することはない。このため、アルミ配線層３４を形成する工程の前にシリサイド化工程を実施する必要がないので、工程の自由度が増大し、生産コストを抑えることができる。
【００５９】
さらに、この実施形態においては、アルミ配線層３４を覆うパッシベーション膜３６を形成する際の熱（この実施形態においては４００℃程度の熱）を利用して金属層３０をシリサイド化するようにしている。したがって、シリサイド化のための専用の加熱工程を設けることなく、シリサイド化を行なうことができる。
すなわち、生産コストをさらに抑えることが可能となる。
【００６０】
ただし、この発明は、アルミ配線層３４を覆うパッシベーション膜３６を形成する際の熱を利用して金属層３０をシリサイド化する製造方法に限定されるものではない。たとえば、パッシベーション膜３６を形成する前に、金属層３０をシリサイド化するように構成することもできる。このように構成すると、パッシベーション膜３６を形成する際の温度ではシリサイド化が十分でないような場合であっても、所望の温度で、十分にシリサイド化することが可能となる。
【００６１】
また、上述の実施形態においては、アルミ配線層３４形成後にシリサイド化を行なうよう構成したが、この発明はこれに限定されるものではない。すなわち、アルミ配線層３４の形成前にシリサイド化を行なう構成をとることもできる。この場合、アルミ配線層３４が劣化する温度以上の温度で金属層３０をシリサイド化することも可能となる。
【００６２】
つぎに、この発明の他の実施形態による半導体装置である強誘電体メモリ４０の断面構成の一部を図１３に示す。強誘電体メモリ４０は、図７に示した強誘電体メモリ２０と類似の構造であるが、未反応の金属層３０が除去されている点で、強誘電体メモリ２０と異なる。
【００６３】
この強誘電体メモリ４０の製造方法を、図８〜図１３に基づいて説明する。なお、製造工程の前半は、図２〜図３に示す工程と同様である。つぎに、図８に示すように、エッチングにより層間絶縁膜２８にコンタクトホール３８ａを形成する。コンタクトホール３８ａは、Ｎ+拡散層２６に到達するように形成される。なお、前述の実施形態と異なり、この時点では、コンタクトホール３８ｂ（図４参照）は形成しない。
【００６４】
この上に、図９に示すように、ターゲットとしてニッケルに２０重量％のマンガンを含有させたものを用い、スパッタリング法等を用いてマンガン含有ニッケル（Ｎi）により構成された金属層３０を形成する。この実施形態においても、金属層３０の膜厚が３０ｎｍ程度になるように設定している。
【００６５】
つぎに、３８０℃程度の熱処理を行なうことによって、金属層３０のうちシリコンに接した部分がシリサイド化される。すなわち、シリコンにより構成されたＮ+拡散層２６と金属層３０との接触部分が熱により十分にシリサイド化され、シリサイド層３１（図１０参照）が形成される。前述の実施形態と同様に、この程度の熱では、強誘電体層ＦＬが非可逆的に強誘電性を失うことはない。
【００６６】
シリサイド化されずに未反応のまま残された金属層３０を、硫酸過水（硫酸と過酸化水素と純水とを混合した溶液）やアンモニア過水（アンモニアと過酸化水素と純水とを混合した溶液）など、半導体形成工程で一般的に使用される腐食液を用いて除去する。図１０に、未反応の金属層３０を除去したあとの状態を示す図である。
【００６７】
つぎに、図１１に示すように、エッチングにより、層間絶縁膜２８にコンタクトホール３８ｂを形成する。コンタクトホール３８ｂは、強誘電体キャパシタＦＣの上部電極ＵＥに到達するように形成される。
【００６８】
つぎに、図１２に示すように、窒化チタン（ＴiＮ）等により構成されたバリアメタル層３２、および、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配線層３４を形成する。つぎに、これら２つの層を、所定の配線形状にパターニングする。最後に、図１３に示すように、アルミ配線層３４の上にパッシベーション膜３６を形成する。
【００６９】
このように、この実施形態においては、金属層３０を形成した後、金属層３０を強誘電体層ＦＬが劣化する温度以下の温度でシリサイド化し、つぎに、金属層３０のうちシリサイド化されなかった部分を、半導体形成工程で通常用いられる硫酸過水やアンモニア過水を用いて除去し、その後、アルミ配線層３４を形成するようにしている。
【００７０】
したがって、シリサイド化されなかった金属層３０を除去する必要がある場合、たとえば、金属層３０と層間絶縁膜２８との結合力が小さい場合等には、通常の腐食剤を用いて、未反応の金属層３０を容易に除去することができる。
【００７１】
なお、上述の実施形態においては、金属層として、マンガン含有ニッケル（Ｎi）により構成された金属層３０を用いたことによりシリサイド化温度がやや低くてすむようになった。前記実施例では、金属層としてニッケルおよびマンガン含有ニッケルを用いたが、金属層を構成する物質はこれに限定されるものではない。マンガンの含有用についてはコンタクト抵抗と、シリサイド化温度の両方の観点から４５重量％以下が望ましい。更に望ましくは１０−３０重量％程度である。
【００７２】
さらにまた、金属層の膜厚は１原子層から５０ｎｍ程度が望ましく、更に望ましくは２０−４０ｎｍ程度である。できるだけ完全にシリサイド化されるようにするのが望ましい。
また、たとえば、ニッケル（Ｎi）と同様に周期表第８族第４周期に規定されるコバルト（Ｃo）、鉄（Ｆe）や、周期表第８族第４周期に規定される物質以外の物質を、金属層に用いることもできる。
【００７３】
また、これらの物質は、単体として金属層に用いられる他、合金の形で金属層に用いることもできる。たとえば、上記各物質を、それぞれ、マンガン（Ｍn）やマグネシウム（Ｍg）との合金の形で用いることができる。上記各物質にマンガン（Ｍn）やマグネシウム（Ｍg）を加えることにより、さらにシリサイド化を促進することができるので好都合である。なお、タングステン（Ｗ）、レニウム（Ｒe）、チタン（Ｔi）、イリジウム（Ｉr）なども、マンガン（Ｍn）やマグネシウム（Ｍg）との合金の形で用いることによってシリサイド化を促進することができる。
【００７４】
また、上述の各実施形態においては、強誘電体層としてＰＺＴを用いたが、強誘電体層はこれに限定されるものではない。強誘電体層として、たとえば、さらにランタン（Ｌa）を加えたＰＬＺＴや、ニオブ（Ｎb）を加えたＰＮＺＴを用いることもできる。また、強誘電体層として、ＳＢＴ等を用いることもできる。
【００７５】
また、上述の各実施形態においては、配線層として、アルミニウム・シリコン・銅合金（Ａl-Ｓi-Ｃu）により構成されたアルミ配線層３４を例に説明したが、配線層はこれに限定されるものではない。たとえば、アルミニウム・シリコン合金（Ａl-Ｓi）により構成された金属配線層や、アルミニウムにより構成された金属配線層を用いることができる。また、アルミニウムを含まない金、銅などの金属配線層や、多結晶シリコンなど非金属で構成された非金属配線層を用いることもできる。
【００７６】
また、上述の各実施形態においては、アルミ配線層３４の下にバリアメタル層３２を形成するよう構成したが、バリアメタル層３２を形成しないようにすることもできる。たとえば、配線層の構成成分が不純物として周囲に拡散するおそれのないタングステンなどの場合等には、バリアメタル層３２を形成しなくてもよい。
【００７７】
また、上述の各実施形態においては、半導体装置として強誘電体メモリを例に説明したが、この発明はこれに限定されるものではなく、ＦＥＴのゲート絶縁膜に強誘電体膜を用いたＭＩＳ構造の強誘電体メモリをはじめ、強誘電体層を有する半導体装置一般に適用することができる。
【００７８】
【発明の効果】
以上説明してきたように、本発明の半導体装置によれば、シリサイド層が、実質的に強誘電体層が劣化する温度以下の温度でシリサイド化する金属であって強誘電体層に対する還元触媒作用の極めて低い金属である、コバルト（Ｃｏ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）およびモリブデン（Ｍｏ）から選ばれた少なくとも1種の金属をシリサイド化することによって形成されているため、強誘電体層の機能を劣化させることなく当該金属のうちシリコン層に接する部分を十分にシリサイド化することができる。また、シリサイド化されなかった金属部分が、後工程において強誘電体層に悪影響をおよぼすこともない。このように本発明によれば、強誘電体層の機能を保持しつつシリコン層と配線層との接続抵抗を小さくすることができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施形態による半導体装置である強誘電体メモリ２０を説明するための断面図である。
【図２】図２は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図３】図３は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図４】図４は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図５】図５は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図６】図６は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図７】図７は、強誘電体メモリ２０の製造方法を説明するための断面図である。
【図８】図８は、この発明の他の実施形態による半導体装置である強誘電体メモリ４０の製造方法を説明するための断面図である。
【図９】図９は、強誘電体メモリ４０の製造方法を説明するための断面図である。
【図１０】図１０は、強誘電体メモリ４０の製造方法を説明するための断面図である。
【図１１】図１１は、この発明の他の実施形態による半導体装置である強誘電体メモリ４０の製造方法を説明するための断面図である。
【図１２】図１２は、強誘電体メモリ４０の製造方法を説明するための断面図である。
【図１３】図１３は、強誘電体メモリ４０の製造方法を説明するための断面図である。
【図１４】図１４は、従来の強誘電体メモリの製造方法を説明するための図面である。
【図１５】図１５は、従来の強誘電体メモリの製造方法を説明するための図面である。
【符号の説明】
２６・・・・・・Ｎ+拡散層
３０・・・・・・金属層
３１・・・・・・シリサイド層
ＦＬ・・・・・・強誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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