(57)【特許請求の範囲】
【請求項１】
第一と第二の主面と、それぞれの主面に設けられた電極と、第二の主面側を低抵抗層として第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、電流が流れる素子活性部を囲む素子外周部に第一導電型ドリフト領域と第二導電型仕切り領域とが交互に繰り返し配置された並列ｐｎ層を有し、前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが平面的にストライプ状であり、かつ平行した配置であり、かつ前記第一導電型ドリフト領域と前記第二導電型仕切り領域の領域幅が等しく、かつ前記素子外周部の並列ｐｎ層と前記素子活性部の並列ｐｎ層とで前記第一導電型ドリフト領域と前記第二導電型仕切り領域の領域幅が等しく、かつ前記素子外周部の外側に、第一導電型のチャネルストッパ領域を有し、前記チャネルストッパ領域が前記素子外周部および前記素子活性部のストライプ状に形成した第一導電型ドリフト領域と第二導電型仕切り領域に対して垂交していることを特徴とする超接合半導体素子。
【請求項２】
前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが第一主面に対して垂直な配置であることを特徴とする請求項１記載の超接合半導体素子。
【請求項３】
前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが連続した配置であることを特徴とする請求項１または請求項２に記載の超接合半導体素子。
【請求項４】
前記素子外周部における第一導電型ドリフト領域と第二導電型仕切り領域の各不純物量が、前記素子活性部における第一導電型ドリフト領域と第二導電型仕切り領域の各不純物量と等しいことを特徴とする請求項１ないし請求項３のいずれか1項に記載の超接合半導体素子。
【請求項５】
前記素子外周部における並列ｐｎ層表面の少なくとも一部が絶縁膜で覆われていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の超接合半導体素子。
【請求項６】
前記素子活性部に隣接した前記素子外周部の並列ｐｎ層上に形成された絶縁膜の一部が第一主面上の主電極で覆われることを特徴とする請求項１ないし請求項５のいずれか１項に記載の超接合半導体素子。
【請求項７】
前記素子外周部の並列ｐｎ層上に絶縁膜を介して少なくとも１つのフィールドプレート電極を有することを特徴とする請求項１ないし請求項６のいずれか１項に記載の超接合半導体素子。
【請求項８】
前記フィールドプレート電極の内側が前記素子活性部側の第二導電型仕切り領域の表面に接触していることを特徴とする請求項７記載の超接合半導体素子。
【請求項９】
前記フィールドプレート電極が素子外周部の少なくとも１つの第一導電型ドリフト領域を跨って設けられていることを特徴とする請求項７または請求項８に記載の超接合半導体素子。
【請求項１０】
前記フィールドプレート電極が浮遊電位であることを特徴とする請求項７ないし請求項９のいずれか１項に記載の超接合半導体素子。
【請求項１１】
複数のフィールドプレート電極の間が抵抗性膜で接続されていることを特徴とする請求項７ないし請求項１０のいずれか１項に記載の超接合半導体素子。
【請求項１２】
前記素子外周部の並列ｐｎ層上に絶縁膜を介して抵抗性膜を設けたことを特徴とする請求項１ないし請求項６のいずれか１項に記載の超接合半導体素子。
【請求項１３】
前記チャネルストッパ領域が前記低抵抗層まで達することを特徴とする請求項１ないし請求項１２のいずれか１項に記載の超接合半導体素子。
【請求項１４】
前記チャネルストッパ領域が複数の第二導電型仕切り領域との間でｐｎ接合を形成していることを特徴とする請求項１ないし請求項１３のいずれか１項に記載の超接合半導体素子。
【請求項１５】
第一主面と平行な少なくとも１つの断面において、前記第二導電型仕切り領域の少なくとも１つが第一導電型ドリフト領域とチャネルストッパ領域とにより囲まれることを特徴とする請求項１ないし請求項１４のいずれか１項に記載の超接合半導体素子。
【請求項１６】
前記チャネルストッパ領域の不純物濃度が前記第一導電型ドリフト領域の不純物濃度以下であることを特徴とする請求項１ないし請求項１５のいずれか１項に記載の超接合半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなる特別な縦型構造を備えるＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等の半導体素子に関する。
【０００２】
【従来の技術】
一般に半導体装置は、片面に電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが共に基板の厚み方向（縦方向）である。この相対向する二つの主面に設けられた電極間に電流が流される縦型半導体素子において、高耐圧化を図るには、両電極間の高抵抗層の比抵抗を大きく、厚さを厚くしなければならなかった。
【０００３】
図１０は、これまでのパワーデバイスの一例である縦型ＭＯＳＦＥＴの斜視断面図である。高抵抗のｎドリフト層２の表面層に、ｐウェル領域３が形成され、そのｐウェル領域３内にｎ+ ソース領域４が形成されている。ｎ+ ソース領域４の表面からｎドリフト層１に達するトレンチ９が掘り下げられ、そのトレンチ９内にゲート絶縁膜５を介してゲート電極６が埋め込まれている。ｐウェル領域３とｎ+ソース領域４との表面に共通に接触してソース電極が設けられる。ｎドレイン層１に接触してドレイン電極が設けられる。
【０００４】
このような縦型素子において、高抵抗のｎドリフト層２の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときはｐウエル領域３とのｐｎ接合から空乏層が拡張して空乏化し耐圧を高める働きをする。この高抵抗のｎドリフト層２の厚さ（電流経路長）を薄くすることは、オン状態ではドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレインーソース間抵抗）を下げる効果に繋がるものの、オフ状態ではｐウエル領域３とｎドリフト層２との間のｐｎ接合から拡張するドレインーベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達するので、ブレークダウンが生じ、耐圧（ドレインーソース間電圧）が低下してしまう。逆にｎドリフト層２を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなり、オン損失が増す。即ち、オン抵抗（電流容量）と耐圧との間にはトレードオフの関係がある。耐圧は、この図のｎドリフト層２とｐウェル領域３との間のｐｎ接合から広がる空乏層によって維持され、ｎドリフト層２の不純物濃度が低い程、厚さが厚い程、高耐圧化できる。
【０００５】
この縦型ＭＯＳＦＥＴのオン抵抗ＲONA と耐圧ＶB との間には、次式の関係がある［ Hu, C., Rec. Power Electronics Specialists Conf., San Diego,(1979) p.385 参照］。
0004774580.tif 000002
ここでＶB は耐圧、μは電子移動度、εは半導体の誘電率、ＥC は最大電界強度である。すなわちオン抵抗ＲONA は、耐圧ＶBの二乗に比例し、耐圧ＶBの上昇とともに急速に増大する。
【０００６】
この高耐圧化に伴うオン抵抗の増大は、ＭＯＳＦＥＴばかりでなくドリフト層を持つＩＧＢＴ，バイポーラトランジスタ，ダイオード等の高耐圧パワーデバイスにとって大きな問題であった。
近年、新しい接合構造によって、上記の問題がブレークスルーされつつある［例えば、 G.Deboy et al. "A new generation of high voltage MOSFETs breaks the limit line of silicon", Technical digest of IEDM'98 (1998), pp.683-685、ＥＰ００５３８５４、ＵＳＰ５２１６２７５、ＵＳＰ５４３８２１５、および特開平９−２６６３１１号公報参照］。その構造は、ドリフト層を不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に並置した並列ｐｎ層で構成し、オン状態のときは電流を流すとともに、オフ状態のときは空乏化して耐圧を担持するようにしたものである。
【０００７】
本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト層を備える半導体素子を超接合半導体素子と称することとした。
図１１は、超接合構造を利用した縦型ＭＯＳＦＥＴの斜視断面図である。図１０では単一層とされたドリフト層１２が、ｎドリフト領域１２ａとｐ仕切り領域１２ｂとからなる並列ｐｎ層とされている点が特徴的である。１３はｐウェル領域、１４はｎ+ソース領域、１５はゲート絶縁膜、１６はゲート電極である。ｐウェル領域１３とｎ+ソース領域１４との表面に共通に接触してソース電極が設けられる。ｎドレイン層１１に接触してドレイン電極が設けられる。
【０００８】
この構造ではオン抵抗ＲONA と耐圧ＶBとの関係は次式のようになる［ T.Fujihira "Theory of Semiconductor Superjunction Devices" Jpn.J.Appl.Phys. Vol.36(1997), pp.6254-6262参照］。
0004774580.tif 000003
ここでｄはｎドリフト領域１２ａの幅である。
【０００９】
すなわち、（１）式と比較するとオン抵抗ＲONA は耐圧ＶBに比例するに過ぎず、耐圧が高くなってもオン抵抗はそれほどが増大しないことを示している。
図１２は、超接合半導体素子の耐圧―オン抵抗の関係を示した特性図である。横軸は耐圧ＶB、縦軸はオン抵抗ＲONA である。
▲印、●印、■印はそれぞれ、ｎドリフト領域１２ａの幅ｄを５０nm、５００nm、５μm とした場合である．比較のため、従来の単一ドリフト層を持つ半導体素子の耐圧―オン抵抗の関係を破線で示した。
【００１０】
たとえば、１０００V 耐圧の半導体素子の場合には、ｎドリフト領域１２ａの幅ｄを５μm 、不純物濃度と厚さをそれぞれ５×１０15cm-3、６０μm とするとき、超接合半導体素子のオン抵抗は、従来の半導体素子に比べて一桁以上小さくなることがわかる。
このようなドリフト層１２は例えば、ｎ+ドレイン層１１をサブストレートとしてエピタキシャル法により、高抵抗のｎ型層を成長し、選択的にｎ+ドレイン層１１に達するトレンチをエッチングしてｎドリフト領域１２ａとした後、更にトレンチ内にエピタキシャル法によりｐ型層を成長してｐ仕切り領域１２ｂとする方法で形成される。
【００１１】
【発明が解決しようとする課題】
従来、一般的なパワーデバイスにおいては半導体素子の周辺部にガードリングやフィールドプレートなどの耐圧構造が設けられて、耐圧が維持された。
図１３（ａ）はガードリングを設けた半導体素子の断面図、同図（ｂ）はフィールドプレートを設けた半導体素子の断面図である。左側の電源により電圧を印加した時の空乏層の広がりを破線で示した。
【００１２】
これらの耐圧構造を設けることにより、空乏層を広げ、表面での電界集中を緩和して、理想的なｐｎ接合の耐圧に近づけようとするものである。
上記の超接合半導体素子に関する発明や報告では、いずれも並列ｐｎ層からなるドリフト層のうち主電流の流れる活性部の記述がなされているのみで、高耐圧を実現するために通常設けられる耐圧構造の記載が無い。
【００１３】
このように、耐圧構造が設けられず、並列ｐｎ層からなるドリフト層の部分だけであると、高耐圧は実現できない。また、超接合半導体素子においては、基本的な接合構造が異なることから、従来のガードリング、フィールドプレート等の構造をそのままは使用できない。
以上の問題に鑑み本発明の目的は、電界集中の発生を防止し、高耐圧を実現できる超接合半導体素子を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題解決のため本発明は、第一と第二の主面と、それぞれの主面に設けられた電極と、第二の主面側を低抵抗層として第一と第二の主面間に低抵抗層と、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、電流が流れる素子活性部を囲む素子外周部に第一導電型ドリフト領域と第二導電型仕切り領域とが交互に繰り返し配置された並列ｐｎ層を有し、前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが平面的にストライプ状であり、かつ平行した配置であり、かつ前記第一導電型ドリフト領域と前記第二導電型仕切り領域の領域幅が等しく、かつ前記素子外周部の並列ｐｎ層と前記素子活性部の並列ｐｎ層とで前記第一導電型ドリフト領域と前記第二導電型仕切り領域の領域幅が等しいこととする。また、前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが第一主面に対して概ね垂直な配置であるとよい。更に、前記素子外周部の並列ｐｎ層と、前記素子活性部の並列ｐｎ層とが連続した配置であるとよい。素子活性部の周りに並列ｐｎ構造が配置されているため、オフ状態では、多重のｐｎ接合面から空乏層が双方に拡張し、素子活性領域の近傍に限らず、外方向や第二主面側まで空乏化するので、素子外周部の耐圧が大きくなる。
【００１５】
前記素子外周部における第一導電型ドリフト領域と第二導電型仕切り領域の各不純物量が、前記素子活性部における第一導電型ドリフト領域と第二導電型仕切り領域の各不純物量とほぼ等しいことがよい。つまリ、第一主面側の素子活性領域からドリフト部を介して第二主面側の第一導電型の低抵抗層に到達する直線状の電気力線の長さに比し、素子活性領域の側部から素子外周部を介して第一導電型の低抵抗層に到達する曲線状の電気力線の方が長い分だけ、素子外周部の並列ｐｎ構造とドリフト部が同一不純物濃度でも、素子外周部の並列ｐｎ構造の空乏電界強度の方が低くなることから、素子外周部の耐圧はドリフト部の耐圧よりも大きい。従って、ドリフト部に縦型の並列ｐｎ構造を採用した超接合半導体素子にあっても、素子外周部の耐圧が十分に保証されているため、ドリフト部の並列ｐｎ構造の最適化が容易で、超接合半導体素子の設計自由度が高まり、超接合半導体素子を実用化できる。ここで、望ましくは、素子外周部の並列ｐｎ構造はドリフト部の並列ｐｎ構造よりも不純物量が少ないのが良い。素子外周部が空乏化し易くなるため、耐圧をドリフト部の耐圧よりも確実に大きくでき、信頼性が向上する。
【００１６】
前記素子外周部における並列ｐｎ層表面の少なくとも一部が絶縁膜で覆われているとよい。また、前記素子活性部に隣接した前記素子外周部の並列ｐｎ層上に形成された絶縁膜の一部が第一主面上の主電極で覆われるとよい。更に、前記素子外周部の並列ｐｎ層上に絶縁膜を介して少なくとも１つのフィールドプレート電極を有するとよい。そして、前記フィールドプレート電極の内側が前記素子活性部側の第二導電型仕切り領域の表面に接触しているとよい。また、前記フィールドプレート電極が素子外周部の少なくとも１つの第一導電型ドリフト領域を跨って設けられているとよい。また、前記フィールドプレート電極が浮遊電位であるとよい。このようにフィールドプレート電極を用い、フィールドプレート電極に適当な電位を与えることにより、電圧印加時にフィールドプレート電極の下の第一導電型ドリフト領域に空乏層が広げられ、素子活性部の電極端部での電界集中が抑えられ、表面電界が緩和される。そして、内側の第二導電型仕切り領域に接触させれば、活性部の電極に近い電位を与えることができる。また、浮遊させれば、容量を介して適当な電位配分を与えることができる。
【００１７】
複数のフィールドプレート電極の間が抵抗性膜で接続されているとよい。また、  前記素子外周部の並列ｐｎ層上に絶縁膜を介して抵抗性膜を設けるとよい。
抵抗性膜で接続することで、各フィールドプレート電極の電位が固定される。並列ｐｎ層上に絶縁膜を介して抵抗性膜を設けることにより、全体に均一な電位分布を与えることができる。
【００１８】
前記チャネルストッパ領域が前記低抵抗層まで達するとよい。前記チャネルストッパ領域が複数の第二導電型仕切り領域との間でｐｎ接合を形成しているとよい。第一主面と平行な少なくとも１つの断面において、前記第二導電型仕切り領域の少なくとも１つが第一導電型ドリフト領域とチャネルストッパ領域とにより囲まれるとよい。前記チャネルストッパ領域の不純物濃度が前記第一導電型ドリフト領域の不純物濃度と同じかそれ以下であるとよい。
【００１９】
並列ｐｎ層の端部をダイシングによって切断したままでは、切断した部分からｐ仕切り領域を通じてリーク電流がソース電極へと流れ込み、リーク電流の増大を招く。第一導電型ストッパ領域を設けることにより、そのようなリーク電流の増大を防止する。複数の第一導電型ストッパ領域を設ければ、より確実に高耐圧化を図れる構造となる。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明する。なお、以下でｎまたはｐを冠した層、領域は、それぞれ電子、正孔を多数キャリアとする層、領域を意味している。また+は、比較的高不純物濃度の領域を意味している。
［実施例］
図１は、本発明の実施例の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図である。図の左側が主電流の流れる素子の活性部１０ａであり、右側が耐圧を分担する周縁部１０ｂである。なお、本発明は、耐圧を分担する周縁部１０ｂに関するものであり、活性部の種類に依らないので、実施例はトレンチ型ではなく、プレーナ型のＭＯＳＦＥＴとした。図１２に断面図を示したようなトレンチ型であってもよいことは勿論である。
【００２１】
図１において、１１は低抵抗のｎ+ドレイン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２ｂとからなる並列ｐｎ層のドリフト層である。表面層には、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａが形成されている。ｐウェル領域１３ａの内部にｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂとが形成されている。ｎ+ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３ａの表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂの表面に共通に接触するソース電極１７が設けられている。ｎ+ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護および絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように絶縁膜１９を介してゲート電極１６の上に延長されることが多い。図示しない部分で、ゲート電極１６上に金属膜のゲート電極が設けられている。ドリフト層１２のうちドリフト電流が流れるのは、ｎドリフト領域１２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶことにする。
【００２２】
ｎドリフト領域とｐ仕切り領域との平面的な形状は例えば、共に紙面に垂直方向に伸びたストライプ状とする。なおこの実施例では、ｐウェル領域１３ａもストライプ状であり、しかもｐ仕切り領域１２ｂの上方に設けられているが、必ずしもこのようでなければならない訳ではなく、図１２のように、互いに直交するストライプ状とすることもできる。ｎドリフト領域とｐ仕切り領域との平面的な形状としては、一方が三方格子、四方格子あるいは六方格子等の多角形格子状や網状であり、他方がその中に挟まれた形状でも良い。その他多様な配置が考えられる。
【００２３】
この実施例の超接合半導体素子の電流を流す活性部１０ａの外側の周縁部１０ｂでは、ソース電極１７が接触している最外側のｐ仕切り領域１２ｃに隣接するｎドリフト領域１２ｄ上に絶縁膜１９を介してソース電極１７が延長されている。これにより、ｎドリフト領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影響がおよぼされ、表面での電界は緩和される。
【００２４】
そして、そのｎドリフト領域１２ｄに隣接するｐ仕切り領域１２ｅが設けられており、さらにその外側にｐ仕切り領域１２ｇ、１２ｉ、１２ｋが同様に設けられている。この構造は、得たい耐圧に応じて必要な数だけ繰り返される。
例えば、４００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０μｍ、ｎドリフト領域およびｐ仕切り領域の幅１０μｍ（すなわち、同じ領域の中心間隔２０μｍ）、平均不純物濃度２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。また絶縁膜１９は酸化膜を用い、厚さは１μm である。この厚さは隣の並列ｐｎ層へ印加する電圧の設定に関係するが０．１〜１μm程度である。このような数値としたとき、図１の超接合ＭＯＳＦＥＴは、十分に耐圧４００Ｖを満足した。つまり、ｐ仕切り領域１２ｂとは接続しないｐ仕切り領域１２ｅ，１２g，１２ｉ，１２ｋ，１２ｍは浮遊状態であってガードリングとして機能し、また、ｎドリフト領域１２ｄ，１２ｆ，１２ｈ，１２ｊ，１２ｌはｎ+ドレイン層１１を介してドレイン電極に電気的に接続しているため、素子外周部の並列ｐｎ構造のｐｎ接合から拡張した空乏層によって、基板厚み全長に亘り概ね空乏化される。このため、ガードリング構造やフィールドプレート構造のように素子外周部の表面側を空乏化させるだけではなく、外方向や基板深部までも空乏化させることができるので、素子外周部の電界強度を緩和でき、耐圧を確保できる。それ故、超接合半導体素子の高耐圧化を実現できる。
［実施例１］
図２は、本発明の実施例１の縦型の超接合ＭＯＳＦＥＴの周縁部の部分断面図である。図の左側が主電流の流れる素子の活性部１０ａであり、右側が耐圧を分担する周縁部１０ｂである。なお、本発明は、耐圧を分担する周縁部１０ｂに関するものであり、活性部の種類に依らないので、実施例はトレンチ型ではなく、プレーナ型のＭＯＳＦＥＴとした。図１１に断面図を示したようなトレンチ型であってもよいことは勿論である。
【００２５】
図２において、１１は低抵抗のｎ+ドレイン層、１２はｎドリフト領域１２ａ、ｐ仕切り領域１２ｂとからなる並列ｐｎ層のドリフト層である。表面層には、ｐ仕切り領域１２ｂに接続してｐウェル領域１３ａが形成されている。ｐウェル領域１３ａの内部にｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂとが形成されている。ｎ+ソース領域１４とｎドリフト領域１２ａとに挟まれたｐウェル領域１３ａの表面上には、ゲート絶縁膜１５を介して多結晶シリコンのゲート電極１６が、また、ｎ+ソース領域１４と高濃度のｐ+コンタクト領域１３ｂの表面に共通に接触するソース電極１７が設けられている。ｎ+ドレイン層１１の裏面にはドレイン電極１８が設けられている。１９は表面保護および絶縁のための絶縁膜であり、例えば、熱酸化膜と燐シリカガラス（ＰＳＧ）からなる。ソース電極１７は、図のように絶縁膜１９を介してゲート電極１６の上に延長されることが多い。図示しない部分で、ゲート電極１６上に金属膜のゲート電極が設けられている。ドリフト層１２のうちドリフト電流が流れるのは、ｎドリフト領域１２ａであるが、以下ではｐ仕切り領域１２ｂを含めた並列ｐｎ層をドリフト層１２と呼ぶことにする。
【００２６】
ｎドリフト領域とｐ仕切り領域との平面的な形状は例えば、共に紙面に垂直方向に伸びたストライプ状とする。なおこの実施例では、ｐウェル領域１３ａもストライプ状であり、しかもｐ仕切り領域１２ｂの上方に設けられているが、必ずしもこのようでなければならない訳ではなく、図１１のように、互いに直交するストライプ状とすることもできる。ｎドリフト領域とｐ仕切り領域との平面的な形状としては、一方が格子状や網状であり、他方がその中に挟まれた形状でも良い。その他多様な配置が考えられる。
【００２７】
この実施例１の超接合半導体素子の電流を流す活性部１０ａの外側の周縁部１０ｂでは、ソース電極１７が接触している最外側のｐ仕切り領域１２ｃに隣接するｎドリフト領域１２ｄ上に絶縁膜１９を介してソース電極１７が延長されている。これにより、ｎドリフト領域１２ｄの表面層にｐ仕切り領域１２ｃの電位の影響がおよぼされ、表面での電界は緩和される。
【００２８】
そして、そのｎドリフト領域１２ｄに隣接するｐ仕切り領域１２ｅに接触して第一フィールドプレート（以下ＦＰと記す）電極２０ａが設けられており、その第一ＦＰ電極２０ａがまた隣接するｎドリフト領域１２ｆ上に絶縁膜１９を介して延長されていて、ｎドリフト領域１２ｆの表面層にｐ仕切り領域１２ｅの電位の影響がおよぼされ、電界が緩和されている点がポイントである。さらにその外側のｐ仕切り領域１２ｇ、１２ｉ、１２ｋに接触して同様に第二ＦＰ電極２０ｂ、第三ＦＰ電極２０ｃ、第四ＦＰ電極２０ｄが設けられ、それぞれ隣接するｎドリフト領域１２ｈ、１２ｊ、１２ｌ上に絶縁膜１９を介して延長されている。この構造は、必要な数だけ繰り返される。図２の超接合ＭＯＳＦＥＴでは、第四ＦＰ電極まで設けられている。なお、ＦＰ電極は、ソース電極１７と同じアルミニウム合金膜とすることができる。
【００２９】
例えば、４００ＶクラスのＭＯＳＦＥＴとして、各部の寸法および不純物濃度等は次のような値をとる。ｎ+ドレイン層１１の比抵抗は０．０１Ω・ｃｍ、厚さ３５０μｍ、ドリフト層１２の厚さ３０μｍ、ｎドリフト領域およびｐ仕切り領域の幅１０μｍ（すなわち、同じ領域の中心間隔２０μｍ）、平均不純物濃度２．５×１０15ｃｍ-3、ｐウェル領域１３ａの拡散深さ１μｍ、表面不純物濃度１×１０17ｃｍ-3、ｎ+ソース領域１４の拡散深さ０．３μｍ、表面不純物濃度１×１０20ｃｍ-3である。また絶縁膜１９は酸化膜を用い、厚さは１μm である。この厚さは隣の並列ｐｎ層へ印加する電圧の設定に関係するが０．１〜１μm程度である。このような数値としたとき、図１の超接合ＭＯＳＦＥＴは、十分に耐圧４００Ｖを満足した。
【００３０】
図３は、図２の超接合ＭＯＳＦＥＴに４００V の電圧を印加した場合のシミュレーションによる電位分布図である。１００V 毎の等電位線が示されている。
この結果は、等電位線が周縁部１０ｂに広がっており、ソース電極１７近傍での電界集中は見られない。すなわち、表面での電界は緩和されて、最大電界は周縁部１０ｂではなく、活性部１０ａの並列ｐｎ層１２内にあることがわかる。
【００３１】
このことは大変重要である。すなわち、最大電界が周縁部１０ｂにある場合には、限られた面積に電流が集中するために容易に素子の破壊が起きる。しかし、図３のように最大電界が、周辺部１０ｂではなく活性部１０ａ内にある場合には、大きな面積で最大電界を維持することになり、アバランシェが発生して電流が流れはじめた時でも大きな電流を維持することができるので、素子は破壊しないからである。
【００３２】
図４は、印加電圧を変化させたときの図２における第一〜第四ＦＰ電極の分担電圧の変化を示した特性図である。この図から、それぞれのＦＰ電極には外側へ向かうに従って電圧差が少なくなっていることがわかる。
なお、図２の超接合ＭＯＳＦＥＴの動作は、次のようにおこなわれる。ゲート電極１６に所定の正の電圧が印加されると、ゲート電極１６直下のｐウェル領域１３ａの表面層に反転層が誘起され、ｎ+ソース領域１４から反転層を通じてｎドリフト領域１２ａに電子が注入される。その注入された電子がｎ+ドレイン層１１に達し、ドレイン電極１８、ソース電極１７間が導通する。
【００３３】
ゲート電極１６への正の電圧が取り去られると、ｐウェル領域１３ａの表面層に誘起された反転層が消滅し、ドレイン電極１８、ソース電極１７間が遮断される。更に、逆バイアス電圧を大きくすると、各ｐ仕切り領域１２ｂはｐウェル領域１３ａを介してソース電極１７で連結されているので、ｐウェル領域１３ａとｎドリフト領域１２ａとの間のｐｎ接合Ｊa 、ｐ仕切り領域１２ｂとｎドリフト領域１２ａとの間のｐｎＪb 接合からそれぞれ空乏層がｎドリフト領域１２ａ、ｐ仕切り領域１２ｂ内に広がってこれらが空乏化される。
【００３４】
ｐｎ接合Ｊb からの空乏端は、ｎドリフト領域１２ａの幅方向に広がり、しかも両側のｐ仕切り領域１２ｂから空乏層が広がるので空乏化が非常に早まる。従って、ｎドリフト領域１２ａの不純物濃度を高めることができる。
またｐ仕切り領域１２ｂも同時に空乏化される。ｐ仕切り領域１２ｂも両側のｐｎ接合から空乏層が広がるので空乏化が非常に早まる。ｐ仕切り領域１２ｂとｎドリフト領域１２ａとを交互に形成することにより、隣接するｎドリフト領域１２ａの双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ仕切り領域１２ｂの総占有幅を半減でき、その分、ｎドリフト領域１２ａの断面積の拡大を図ることができる。
【００３５】
例えば、従来の単層の高抵抗ドリフト層を持つ縦型ＭＯＳＦＥＴでは、４００Ｖクラスの耐圧とするためには、ドリフト層１２の不純物濃度としては５×１０14ｃｍ-3、厚さ３０μｍ程度必要であったが、本実施例の超接合ＭＯＳＦＥＴでは、ｎドリフト領域１２ａの不純物濃度を高くしたことによりオン抵抗としては約５分の１に低減でき、しかも耐圧は十分に確保される。
【００３６】
なお、ｎドリフト領域１２ａの幅を狭くし、不純物濃度を高くすれば、より一層のオン抵抗の低減、およびオン抵抗と耐圧とのトレードオフ関係の改善が可能である。
［実施例２］
図５は、本発明の実施例２の縦型の超接合ＭＯＳＦＥＴの部分断面図である。但し、ＭＯＳＦＥＴの活性部の詳細な構造を省略して示した。
【００３７】
図５においては、ソース電極１７が接触する最外側のｐ仕切り領域１２ｃに隣接するｎドリフト領域１２ｄの上に絶縁膜１９を介してソース電極１７が延長されているのは実施例１と同じであるが、次のｐ仕切り領域１２ｅの表面に接触して設けられた第一ＦＰ電極２０ａが、隣接するｎドリフト領域１２ｆの次のｎドリフト領域１２ｈ上まで絶縁膜１９を介して延長されている点が実施例１と違っている。すなわち、図２では並列ｐｎ層１組ごとにＦＰ電極を付加する構造としたが、図５では２組の並列ｐｎ層に対して１つのＦＰ電極を設けたものである。第二ＦＰ電極２０ｂも同様である。
【００３８】
超接合半導体素子では、（２）式に与えられるようにオン抵抗がｎドリフト領域の幅ｄに比例する。すなわちｄを狭くしていくと特性はそれに比例して改善する。その一方でｄを小さくすると微細加工が必要となり、高度な加工技術を必要とするようになる。この実施例２の場合には、超接合の幅ｄが小さくなってもＦＰ電極はそれほど細かくパターニングする必要は無い利点がある。
【００３９】
何組の並列ｐｎ層についてＦＰ電極１つを割り当てるかは、耐圧やｄの設定によって決めるべき設計の項目である。例えば、図４からわかるように内側のＦＰ電極は大きな電圧を維持するため、内側は２ないし、３組の超接合で一つのＦＰ電極とし、外側へ行くに従って数を減らすというような変形も可能である。
［実施例３］
図６は、図２の実施例１を変形させた本発明実施例３の縦型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯＳＦＥＴの場合である。
【００４０】
この例ではＦＰ電極２０ａ、２０ｂ等はｐ仕切り領域１２ｅ、１２ｇの表面には接触しておらず、ｎドリフト領域１２ｆ、１２ｈの上の絶縁膜１９の上に載せて配置してあるだけである。
このようにしても、ＦＰ電極２０ａ、２０ｂ等は絶縁膜１９の容量を介して互いに電気的に結合しており、その電位の影響を下方の並列ｐｎ層に及ぼすことができ、図２の実施例１と同様に電界緩和が可能である。
【００４１】
この例では、ＦＰ電極をｐ仕切り領域の表面に接触させるためのコンタクトホールを形成する必要が無いため、特に微細なパターンの場合には有効である。また、実施例２のように複数の組の並列ｐｎ層上にＦＰ電極を設けてもよい。
［実施例４］
図７は、本発明実施例４の縦型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯＳＦＥＴの場合である。
【００４２】
実施例３の超接合ＭＯＳＦＥＴでは、金属のＦＰ電極間は絶縁膜となって容量で結合しているが、この例ではＦＰ電極２０ａ、２０ｂ等の間を抵抗性膜２１でつないだ構造となっている。
このように抵抗性膜２１で接続することにより、各ＦＰ電極の電位を強く固定できるようにしたものである。抵抗性膜２１としては、アモルファスシリコンやシリコンリッチの酸化シリコン、或いは窒化シリコンなどが用いられる。
【００４３】
［実施例５］
図８は、本発明実施例５の縦型の超接合ＭＯＳＦＥＴの部分断面図であり、やはりｎチャネルＭＯＳＦＥＴの場合である。
この例では、金属のＦＰ電極を用いずに抵抗性膜だけとしている。すなわちソース電極１７とチップ周縁の周縁電極２２との間に抵抗性膜２１が設けられている。抵抗性膜２１は、絶縁膜１９を介して下部の並列ｐｎ層に連続的な電位を与えることができるために有利である。ただし、抵抗値の制御が不安定になりやすく、製造工程の管理を厳しくおこなう必要がある。
【００４４】
［実施例６］
これまでの実施例は、並列ｐｎ層に対して並行な周辺部分についての説明であった。素子にはそれと垂直方向の周辺部分端部が存在するが、その垂直方向の周辺部分端部については並列ｐｎ層の端部を安定化処理するものとした。
並列ｐｎ層の端部をダイシングによって切断したままでは、切断した部分からｐ仕切り領域を通じてリーク電流がソース電極１７へと流れ込み、リーク電流の増大を招くからである。
【００４５】
本実施例は、その垂直方向の周辺部分において、より確実に高耐圧化を図れる構造としたものである。
図９は、本発明実施例６の縦型の超接合ＭＯＳＦＥＴの半導体チップの端部の平面図である。並列ｐｎ層に対して並行な周辺部分については、実施例１と同様とし、第一から第四ＦＰ電極２０ａ〜２０ｄを設けた。ギザギザの端部は、ダイシングによる欠陥の多い表面を表している。
【００４６】
並列ｐｎ層に対して垂直な周辺部分には、ｎ型の領域２３（以下ストッパ領域と称する）を形成する。このｎストッパ領域２３の深さは、ｎ+ドレイン領域１１に達しており、幅は５μm 、不純物濃度はｎドリフト層１２ａと同じかそれ以下とする。
このｎストッパ領域２３によって、リーク電流がソース電極１７へ流れ込むのを防止できる。
【００４７】
場合によっては、複数のｎストッパ領域２３を設け、その間隔を、１００〜５００μm 程度の適当な周期で形成する。
この垂直方向のｎストッパ領域２３は、実施例１に限らず、実施例２〜５の半導体装置にも適用できる。特に実施例第４および第５の実施例の抵抗性膜を使用する場合には、垂直方向には抵抗性膜は無くても良い。
【００４８】
なお、以上の実施例はいずれもｎチャネル型のＭＯＳＦＥＴとしたが、ＭＯＳＦＥＴだけでなく、ＩＧＢＴでも同様の効果が得られる。またｐｎダイオード、ショットキーバリアダイオード、バイポーラトランジスタでも同様の効果が得られる。
【００４９】
【発明の効果】
以上説明したように本発明は、オン状態では電流を流すとともにオフ状態では空乏化する第一導電型ドリフト領域と第二導電型仕切り領域とを交互に配置した並列ｐｎ層とを備える超接合半導体素子において、素子活性部の周りに並列ｐｎ構造が配置されているため、オフ状態では、多重のｐｎ接合面から空乏層が拡張し、素子活性領域の近傍に限らず、外方向や第二主面側まで空乏化するので、素子外周部の耐圧が大きくなり、素子外周部の耐圧は素子活性部の耐圧よりも大きい。従って、ドリフト部に縦型の並列ｐｎ構造を採用した超接合半導体素子においても、素子外周部の耐圧が十分に保証されていることになるため、ドリフト部の並列ｐｎ構造の最適化が容易で、超接合半導体素子の設計自由度が高まり、超接合半導体素子を実用化できる。
【００５０】
また、活性部の外側の並列ｐｎ層の第一導電型ドリフト領域上に絶縁膜を介してＦＰ電極を設けることによって、表面の電界が緩和され、高耐圧を容易に実現できるようになった。
ＦＰ電極は、内側の第二導電型仕切り領域表面に接触させ、或いは浮遊させる。複数の第一導電型ドリフト領域に跨がっていても良い。更に、隣接するＦＰ電極間に、抵抗を設ければ、ＦＰ電極の電位固定に役立つ。
【００５１】
また、並列ｐｎ層に垂直方向に低抵抗層まで達する第一導電型ストッパ領域を設けることにより、より確実に高耐圧化できることを示した。つまり、第一導電型ストッパ領域を設けることにより、表面の反転を防止するためのチャネルストッパとして機能するばかりか、素子外周部の並列ｐｎ構造のｐｎ繰り返し端面（横断面）を覆っているので、その横断面がチップのダイシング面として露出せず、漏れ電流を抑制できると共に、素子外周部の並列ｐｎ構造の周囲をドレイン電位に保持でき、素子の絶縁耐圧が安定し、品質も向上する。
【００５２】
本発明は、高耐圧化の超接合半導体素子の実現のために、極めて重要な発明である。
【図面の簡単な説明】
【図１】本発明実施例のＭＯＳＦＥＴの部分断面図
【図２】本発明実施例１のＭＯＳＦＥＴの部分断面図
【図３】実施例１のＭＯＳＦＥＴにおける電圧４００V印加時の電位分布図
【図４】各ＦＰの分担電圧の変化を示す特性図
【図５】本発明実施例２のＭＯＳＦＥＴの部分断面図
【図６】本発明実施例３のＭＯＳＦＥＴの部分断面図
【図７】本発明実施例４のＭＯＳＦＥＴの部分断面図
【図８】本発明実施例５のＭＯＳＦＥＴの部分断面図
【図９】本発明実施例６のＭＯＳＦＥＴの部分平面図
【図１０】従来のトレンチ型ＭＯＳＦＥＴの斜視断面図
【図１１】トレンチ型超接合ＭＯＳＦＥＴの斜視断面図
【図１２】超接合半導体素子と従来型半導体素子のオン抵抗の比較図
【図１３】（ａ）はガードリングをもつ半導体素子の部分断面図、（ｂ）はフィールドプレートを持つ半導体素子の部分断面図
【符号の説明】
１、１１    ｎ+ドレイン層
２、１２    ドリフト層
３、１３    ｐウェル領域
４、１４    ｎ+ソース領域
５、１５    ゲート絶縁膜
６、１６    ゲート電極
７、１７    ソース電極
８、１８    ドレイン電極
９、１９    絶縁膜
１０ａ        活性部
１０ｂ        周縁部
１２ａ、１２ｄ、１２ｆ、１２ｈ、１２ｊ、１２ｌ  ｎドリフト領域
１２ｂ、１２ｃ、１２ｅ、１２ｇ、１２ｉ、１２ｋ、１２ｍ  ｐ仕切り領域
２０ａ、２０ｂ、２０ｃ、２０ｄ  ＦＰ電極
２１          抵抗膜
２２          周縁電極
２３          ｎストッパ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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