(57)【特許請求の範囲】
【請求項１】
データを不揮発的に記憶するメモリセルを有する、各々が独立の複数のメモリモジュールと、
前記複数のメモリモジュールに対応して共通に設けられ、駆動電圧を供給するための電源線と、
各々が、前記複数のメモリモジュールのうちの少なくとも１つ以上のメモリモジュールを含むメモリモジュール群に対応して設けられ、各々が、オンすることにより前記電源線と電気的に結合されて対応する少なくとも１つ以上のメモリモジュールに対して前記駆動電圧を供給する複数のスイッチ部とを備え、
前記複数のメモリモジュールのうちの少なくとも１つのメモリモジュールは、電源投入時、所定の初期動作を実行するために必要なデータを予め格納する所定のメモリモジュールに相当し、
前記所定のメモリモジュールに対応するスイッチ部は、他の残りのメモリモジュールに対応するスイッチ部よりも先にオンされる、不揮発性記憶装置。
【請求項２】
各々が、各前記メモリモジュール群にそれぞれ対応して設けられ、対応するスイッチ部のオンにより前記駆動電圧が供給される複数の内部電源線をさらに備える、請求項１記載の不揮発性記憶装置。
【請求項３】
前記複数の内部電源線は、前記所定のメモリモジュールを含むメモリモジュール群に対応して設けられたスイッチ部を介して前記電源線と電気的に結合される所定の内部電源線と、別のメモリモジュール群に対応して設けられた別のスイッチ部を介して前記電源線と電気的に結合される別の内部電源線とを含み、
前記所定の内部電源線と、前記別の内部電源線との間に設けられた内部スイッチ部をさらに備える、請求項２記載の不揮発性記憶装置。
【請求項４】
前記所定のメモリモジュールを含むメモリモジュール群に対応して設けられたスイッチ部が前記別のスイッチ部よりも先にオンし、前記別のスイッチ部がオンした後に前記内部スイッチ部がオンする、請求項３記載の不揮発性記憶装置。
【請求項５】
前記電源線は、前記複数のメモリモジュールを駆動するための第１の電位の電源を供給する第１の電源線と、前記複数のメモリモジュールを駆動するための前記第１の電位よりも低い第２の電位の電源を供給する第２の電源線とを含み、
各前記スイッチ部は、前記第１および第２の電源線に流れる電流経路に少なくとも１つ配置される、請求項１記載の不揮発性記憶装置。
【請求項６】
前記電源線は、前記複数のメモリモジュールを駆動するための第１の電位の電源を供給する第１の電源線と、前記複数のメモリモジュールを駆動するための前記第１の電位よりも低い第２の電位の電源を供給する第２の電源線とを含み、
各前記スイッチ部は、
対応するメモリモジュール群に対して前記第１の電位の電源が供給される第１の電源ノードと前記第１の電源線との間に設けられ、前記第１の電源ノードと前記第１の電源線との間の電気的な接続を制御する第１のスイッチおよび前記対応するメモリモジュール群に対して前記第２の電位の電源が供給される第２の電源ノードと前記第２の電源線との間に設けられ、前記第２の電源ノードと前記第２の電源線との間ノードと前記第２の電源線との間に設けられ、前記第２の電源ノードと前記第２の電源線との電気的な接続を制御する第２のスイッチの少なくとも一方を含む、請求項１記載の不揮発性記憶装置。
【請求項７】
各前記複数のメモリモジュールの全体を制御する周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、第１のトランジスタと、前記第１のトランジスタよりもしきい値絶対値が大きい第２のトランジスタとで構成され、
前記スイッチ部は、前記第２のトランジスタと同じ特性を有するトランジスタで構成される、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項８】
各前記複数のメモリモジュールの全体を制御する周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、第１のトランジスタと、前記第１のトランジスタよりも絶縁膜厚が大きい第２のトランジスタとで構成され、
前記スイッチ部は、前記第２のトランジスタと同じ特性を有するトランジスタで構成される、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項９】
前記電源線の電位レベルに応じた内部電圧と基準電圧とを比較するための比較器をさらに備え、
各前記スイッチ部は、前記比較器の比較結果に基づいて前記電源線と対応するメモリモジュール群との間の電気的な接続が制御されるドライバトランジスタを含む、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項１０】
前記メモリセルは、データを不揮発的に記憶する磁性体記憶素子を有する、請求項１記載の不揮発性記憶装置。
【請求項１１】
前記電源線は、前記複数のメモリモジュールを駆動するための第１の電位の電源を供給する第１の電源線と、前記複数のメモリモジュールを駆動するための前記第１の電位よりも低い第２の電位の電源を供給する第２の電源線とを含み、
各前記スイッチ部は、
対応するメモリモジュール群に対して前記第１の電位の電源が供給される第１の電源ノードと前記第１の電源線との間に設けられ、前記第１の電源ノードと前記第１の電源線との間の電気的な接続を制御する第１のスイッチおよび前記対応するメモリモジュール群に対して前記第２の電位の電源が供給される第２の電源ノードと前記第２の電源線との間に設けられ、前記第２の電源ノードと前記第２の電源線との間ノードと前記第２の電源線との間に設けられ、前記第２の電源ノードと前記第２の電源線との電気的な接続を制御する第２のスイッチを含み、
前記所定のメモリモジュールを含むメモリモジュール群に対応して設けられたスイッチ部の第１および第２のスイッチと、別のメモリモジュール群に対応して設けられたスイッチ部の第１および第２のスイッチとをそれぞれ所定のタイミングで動作させる、請求項１記載の不揮発性記憶装置。
【請求項１２】
各々が、データを不揮発的に記憶する複数のメモリセルを有する、複数のメモリマットと、
前記複数のメモリマットにそれぞれ対応して設けられ、対応するメモリマットに格納されたデータのデータ読出およびデータ書込を実行するための複数の周辺回路ブロックと、
前記複数の周辺回路ブロックに対応して設けられ、対応する周辺回路ブロックの駆動電圧を供給する電源線と、
前記複数の周辺回路ブロックにそれぞれ対応して設けられ、前記駆動電圧を供給するために前記電源線との間の電気的な接続を制御する複数のスイッチ部とを備え、
前記複数のメモリマットのうち少なくとも１つのメモリマットは、電源投入時、所定の初期動作を実行するために必要なデータを予め格納する所定のメモリマットに相当し、
前記所定のメモリマットに対応するスイッチ部は、他の残りのメモリマットに対応するスイッチ部よりも先にオンされる、不揮発性記憶装置。
【請求項１３】
前記所定のメモリマットは、電源投入時の初期化プログラムを含むブート領域あるいは外部に設けられる中央演算処理装置（ＣＰＵ）の命令情報が格納されている命令領域として用いられる、請求項１２記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特に装置を駆動するために供給する電源電圧のセットアップに関する。
【背景技術】
【０００２】
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するＭＲＡＭ（Magnetic Random Access Memory）デバイス等が特に注目されている。
【０００３】
不揮発的なデータ記憶を実行する不揮発性装置では、揮発性ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などと異なり、動作していないスタンバイ状態時には、電源をオフすることによりスタンバイ電流を０にすることができるのでシステムの電池寿命を長期化することができる等の利点がある。
【０００４】
一方、フラッシュメモリあるいはＭＲＡＭデバイス等の不揮発性記憶装置には、不揮発的なデータ記憶が可能であるため一般的にデバイスの初期設定に関するプログラムあるいはデータ等を格納し、当該記憶装置に格納された情報に基づいてデバイスのセットアップ動作が実行されてきた。
【０００５】
なお、以上、本発明についての背景技術を、出願人の知得した一般的技術情報に基づいて説明したが、出願人の記憶する範囲において、出願前までに先行技術文献情報として開示すべき情報を出願人は有していない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、電源をオフした後、再び電源をオンして起動した際、デバイスのセットアップ動作を実行するための初期設定に関するプログラムあるいはデータ等をメモリから読み出す必要があるが、メモリを構成する回路素子のセットアップ速度は種々異なり、メモリを構成する回路素子の全てが正常に起動するまでにはある程度の期間が必要であった。
【０００７】
さらには、各回路素子と接続される電源線を駆動する際、デバイスの電源線の配線容量やデカップリング容量は大きいため電源オン／オフする動作は、大きな容量を充放電する動作となり充放電のために長時間かかることになるとともに消費電力が大きいという欠点も存在する。
【０００８】
本発明は上記のような問題を解決するためになされたものであって、電源投入後、高速なセットアップが可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する、各々が独立の複数のメモリモジュールと、複数のメモリモジュールに対応して共通に設けられ、駆動電圧を供給するための電源線と、各々が、前記複数のメモリモジュールのうちの少なくとも１つ以上のメモリモジュールを含むメモリモジュール群に対応して設けられ、各々が、オンすることにより前記電源線と電気的に結合されて対応する少なくとも１つ以上のメモリモジュールに対して前記駆動電圧を供給する複数のスイッチ部とを備える。複数のメモリモジュールのうちの少なくとも１つのメモリモジュールは、電源投入時、所定の初期動作を実行するために必要なデータを予め格納する所定のメモリモジュールに相当する。所定のメモリモジュールに対応するスイッチ部は、他の残りのメモリモジュールに対応するスイッチ部よりも先にオンされる。
【００１０】
本発明にかかる別の不揮発性記憶装置は、データを不揮発的に記憶するメモリセルを有する第１および第２のメモリモジュールと、第１および第２のメモリモジュールとそれぞれ接続されて、前記第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線とを備える。第１の外部電源線の電源容量は、前記第２の外部電源線の電源容量よりも小さい。
【発明の効果】
【００１１】
本発明に係る不揮発性記憶装置は、複数のメモリモジュールを駆動するための駆動電圧を供給する電源線と、電源線とメモリモジュール群との間の電気的な接続を制御するスイッチ部とを設ける。これにより、スイッチ部を介して電源線と各メモリモジュール群との間を電気的に切離する。これにより電源線全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に電源線を充電することが可能となり、さらに、特定のメモリモジュール群に対応するスイッチ部を他のメモリモジュール群に対応するスイッチ部よりも早くオンする。これにより、特定のメモリモジュール群のセットアップを早期に完了することができる。
【００１２】
本発明に係る別の不揮発性記憶装置は、第１および第２のメモリモジュールとそれぞれ接続されて、第１および第２のメモリモジュールを駆動するための外部電源を供給する第１および第２の外部電源線とを備える。また、第１の外部電源線の電源容量は、第２の外部電源線の電源容量よりも小さい。外部電源線を分けて別電源線とし、電源容量を他方に比べて小さくすることにより、第１の外部電源線は第２のメモリモジュールよりも先に充電されて第１のメモリモジュールに対してセットアップが早期に完了する。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１４】
（実施の形態１）
図１は、本発明の実施の形態に従うチップ１の概略構成図である。
【００１５】
図１を参照して、本発明の実施の形態に従うチップ１は、チップ全体を制御するためのＣＰＵ５と、ランダムアクセス可能なメモリを備えたＲＡＭ（Random Access Memory）および読出専用のＲＯＭ（Read Only Memory）等を備えた記憶部１５と、クロック信号あるいは制御信号等を生成するための周辺回路であるコントローラ部２０とを備える。またチップ１の周辺領域にはパッドＰＤが形成されており、パッドＰＤを介してたとえば電源電圧等あるいは外部指示信号が入力されるものとする。ここでは、一例としてロジック回路等、低電圧動作で駆動するために用いられる低電圧の外部電源電圧Ｖｃｃ１（以下、単に電源電圧Ｖｃｃ１とも称する）が供給される電源線ＶＬ１と、高電圧動作で駆動するために用いられる高電圧の外部電源電圧Ｖｃｃ２（以下、単に電源電圧Ｖｃｃ２）が供給される電源線ＶＬ２とが示されている。
【００１６】
なお、ここでは、図示していないが外部との間で信号の授受を実行するインターフェイス部（ＩＦ回路とも称する）も設けられているものとする。本例においては、記憶部１５の構成として薄膜磁性体素子を有するＭＲＡＭモジュールを例に挙げ、ＭＲＡＭモジュールに外部電源電圧を供給する電源線の接続構成（以下、電源系統回路とも称する）について説明する。
【００１７】
図２は、本発明の実施の形態１に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【００１８】
図２を参照して、本発明の実施の形態に従うＭＲＡＭモジュールの電源系統回路は、２つの電源線ＶＬ１，ＶＬ２とそれぞれ電気的に結合される内部電源線ＩＶＬ１，ＩＶＬ１＃を含む。
【００１９】
内部電源線ＩＶＬ１は、電源線ＶＬ１と電気的に結合され、ＭＲＡＭモジュール１６の電源側の電源ノードに電源電圧Ｖｃｃ１を供給する。一方、内部電源線ＩＶＬ１＃は、電源線ＶＬ２と電気的に結合され、ＭＲＡＭモジュール１６の電源側の電源ノードに電源電圧Ｖｃｃ２を供給する。電源線ＶＬ１の電源容量として容量Ｃ０のキャパシタ２１が負荷として与えられているものとする。同様に電源線ＶＬ２の電源容量として容量Ｃ０＃のキャパシタ２１＃が負荷として与えられているものとする。また、内部電源線ＩＶＬ１，ＩＶＬ１＃の電源容量として容量Ｃ１，Ｃ１＃のキャパシタ２３，２３＃が負荷として与えられているものとする。一方、ＭＲＡＭモジュールの接地側は接地電圧ＧＮＤと電気的に結合される。また、ＭＲＡＭモジュールの接地側の接地線ＩＧＬの接地容量としては、容量Ｃ０ｇのキャパシタ２２が負荷されているものとする。
【００２０】
図３は、本発明の実施の形態１に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。ここでは、１つのＭＲＡＭモジュールについて説明する。
【００２１】
図３を参照して、本発明の実施の形態１に従うＭＲＡＭモジュールは、複数の回路ブロックを含む。代表的には、メモリセルアレイ３０と、アドレスＡＤＤの入力に応じてメモリセルアレイの行あるいは列選択を実行するためのアドレスデコーダおよびデータ書込時に書込電流を供給する書込電流ドライバとを含む。なお、ここでは、アドレスデコーダおよび書込電流ドライバを総括してアドレスデコーダ・書込電流ドライバ３１として標記している。また、データ読出を制御するデータ読出系回路および読み出されたデータについて増幅動作を実行するセンスアンプを含む。なお、データ読出系回路およびセンスアンプを総括してデータ読出系回路・センスアンプ３２として標記している。また、ＭＲＡＭモジュール１６は、ＩＦ回路とデータの授受を実行して入力データあるいは出力データ（総括してデータＩ／Ｏとも称する）の入出力を制御するデータＩ／Ｏ系回路３３と、クロック信号ＣＬＫあるいは制御信号ＣＴの入力等に基づいて各回路を動作させるための種々の制御信号等を出力する制御系周辺回路３４と、外部電源電圧を受けて電圧レベルを調整して内部電圧として出力する電圧発生回路３５とを含む。なお、ここでは、電圧発生回路３５の一例としてたとえばデータ読出の際に比較対象として用いられる基準電圧Ｖｒｅｆが生成される場合が一例として示されている。
【００２２】
また、本例においては、必要に応じて内部電源線ＩＶＬ１，ＩＶＬ１＃から各回路ブロックに電源電圧Ｖｃｃ１および／またはＶｃｃ２が供給される場合が示されており、たとえばアドレスデコーダ・書込電流ドライバ３１、データ読出系回路・センスアンプ３２、データＩ／Ｏ系回路３３、制御系周辺回路３４および電圧発生回路３５は、内部電源線ＩＶＬ１と電気的に結合されて電源電圧Ｖｃｃ１が供給される。また、アドレスデコーダ・書込電流ドライバ３１、データ読出系回路・センスアンプ３２、データＩ／Ｏ系回路３３および電圧発生回路３５は、内部電源線ＩＶＬ１＃と電気的に結合されて電源電圧Ｖｃｃ２が供給される。
【００２３】
そして、本構成においては、供給される内部電源線ＩＶＬ１，ＩＶＬ１＃と各回路ブロックとの間にスイッチが設けられる。具体的には、アドレスデコーダ・書込電流ドライバ３１は、スイッチＳＷａ，ＳＷａ＃を介して内部電源線ＩＶＬ１，ＩＶＬ１＃と電気的に結合される。データ読出系回路・センスアンプ３２は、スイッチＳＷｂ，ＳＷｂ＃を介して内部電源線ＩＶＬ１，ＩＶＬ１＃と電気的に結合される。データＩ／Ｏ系回路３３は、スイッチＳＷｃ，ＳＷｃ＃を介して内部電源線ＩＶＬ１，ＩＶＬ１＃と電気的に結合される。制御系周辺回路３４は、スイッチＳＷｄを介して内部電源線ＩＶＬ１と電気的に結合される。電圧発生回路３５は、スイッチＳＷｅ，ＳＷｅ＃を介して内部電源線ＩＶＬ１，ＩＶＬ１＃と電気的に結合される。
【００２４】
ここで、メモリセルアレイの構成について説明する。
図４は、メモリセルアレイ３０の構成を説明する図である。
【００２５】
図４を参照して、ここでは行列状に集積配置されたメモリセルＭＣが示されておりメモリセル行にそれぞれ対応して設けられたワード線ＷＬおよびデジット線ＤＬと、メモリセル列に対応してそれぞれ設けられたビット線ＢＬ１〜ＢＬｍとが示されている。メモリセルＭＣは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬ１と接地電圧ＧＮＤとの間にアクセストランジスタＡＴＲを介して電気的に結合される。アクセストランジスタＡＴＲのゲートはワード線ＷＬと電気的に結合される。
【００２６】
ここでメモリセルＭＣの動作原理について説明する。
図５は、メモリセルＭＣの構成を示す概略図である。
【００２７】
図５を参照して、メモリセルＭＣは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
【００２８】
そして、メモリセルに対して、データ書込を指示するためのデジット線ＤＬと、データ読出を実行するためのワード線ＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【００２９】
図６は、メモリセルＭＣからのデータ読出動作を説明する概念図である。
図６を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【００３０】
データ読出時においては、ワード線ＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接地電圧ＧＮＤとの間に接続される。これにより、トンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧ＧＮＤの電流経路にセンス電流を流すことができる。
【００３１】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００３２】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、メモリセルの記憶データを読出すことができる。
【００３３】
図７は、メモリセルに対するデータ書込動作を説明する概念図である。
図７を参照して、データ書込時においては、ワード線ＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、デジット線ＤＬおよびビット線ＢＬにそれぞれ流される。
【００３４】
図８は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００３５】
図８を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびデジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００３６】
メモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。メモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００３７】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００３８】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００３９】
図８に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはデジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００４０】
メモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、デジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００４１】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００４２】
図９は、メモリモジュールの各回路ブロックを構成する素子と供給される電圧との関係を説明する図である。
【００４３】
図９を参照して、メモリセルアレイ３０は、アナログ回路としてＭＯＳトランジスタおよびトンネル磁気抵抗素子ＴＭＲにより構成される。アドレスデコーダ・書込電流ドライバ３１、データ読出系回路・センスアンプ３２は、ディジタル・アナログ回路としてＣＭＯＳトランジスタにより構成される。また、制御系周辺回路３４、データＩ／Ｏ系回路３３はディジタル回路としてＣＭＯＳトランジスタにより構成される。電圧発生回路３５は、アナログ回路としてＭＯＳトランジスタにより構成される。
【００４４】
そして、ここでは、一例としてアドレスデコーダ・書込電流ドライバ３１、データ読出系回路・センスアンプ３２、データＩ／Ｏ系回路３３、電圧発生回路３５は、電源電圧Ｖｃｃ１ｏｒ電源電圧Ｖｃｃ２のいずれか一方により駆動される。また、制御系周辺回路３４は、電源電圧Ｖｃｃ１により駆動されるものとする。なお、上述したように電源電圧Ｖｃｃ１は低電圧、電源電圧Ｖｃｃ２は高電圧であるものとする。
【００４５】
図１０は、各回路ブロックについて、スタンバイ電流Ｉｓｔｂｙ、電源容量、電源セットアップ速度および回路セットアップ速度を比較した場合の一例を説明する図である。
【００４６】
図３でも説明したように、メモリセルアレイ３０は、たとえば書込電流ドライバ等からの電源供給を受けるため直接電源線と接続されない構成である。したがって、スタンバイ電流Ｉｓｔｂｙは０となる。また電源容量についても、直接電源供給を受ける構成ではないため０（なし）である。
【００４７】
一方、他の回路について比較してみると、制御系周辺回路３４は、上述したように低電圧の電源電圧Ｖｃｃ１で駆動し、スタンバイ電流Ｉｓｔｂｙおよび電源容量については、他の回路ブロックよりも小さい値に設計されている。同様に、データ読出系回路・センスアンプ３２については、電源電圧Ｖｃｃ１ｏｒ電源電圧Ｖｃｃ２のいずれか一方で駆動されるが、データ読出時に用いられるものであり、スタンバイ電流Ｉｓｔｂｙおよび電源容量については、他の回路ブロックよりも小さい値に設計されている。
【００４８】
データＩ／Ｏ系回路３３については、データの入出力時にＩＦ回路との間でデータの授受を実行するためある程度のスタンバイ電流Ｉｓｔｂｙが流れることなる。後述するがアドレスデコーダ・書込電流ドライバ３１よりもスタンバイ電流Ｉｓｔｂｙは流れないが、制御系周辺回路よりも流れる。すなわち、その間の中程度流れるためここでは「中」と標記している。電源容量は、データの入出力時に高電圧の電源電圧Ｖｃｃ２を駆動してデータの授受を実行する構成であるため制御系周辺回路３４の電源容量と比較した場合、大きい値となる。
【００４９】
また、電圧発生回路３５については、定常的に例えば基準電圧Ｖｒｅｆを生成して出力するためスタンバイ電流Ｉｓｔｂｙは、データＩ／Ｏ系回路３３と同様にアドレスデコーダ・書込電流ドライバ３１よりもスタンバイ電流Ｉｓｔｂｙは流れないが、制御系周辺回路よりも流れる。すなわち、その間の中程度流れることになる。
【００５０】
アドレスデコーダ・書込電流ドライバ３１は、データ書込時に電源電圧Ｖｃｃ２を駆動してデータ書込電流等を供給する必要があるためスタンバイ電流Ｉｓｔｂｙは、他の回路ブロックと比較して大きい値となる。また、電源容量は、上述したようにデータ書込時に高電圧の電源電圧Ｖｃｃ２を駆動してデータ書込電流を供給する構成であるため、制御系周辺回路３４と比較した場合、大きい値となる。
【００５１】
次に、電源セットアップ速度および回路セットアップ速度について考える。
上述したようにアドレスデコーダ・書込電流ドライバ３１は、制御系周辺回路３４を含む他の回路ブロックよりも電源容量が大きい値であるため電源セットアップ速度は、制御系周辺回路３４を含む他の回路ブロックよりも遅くなる。
【００５２】
一方、回路セットアップ速度については、回路の負荷駆動能力と回路の出力ノードの負荷容量との関係に依存しており、基本的には高速動作が求められるため電圧発生回路３５以外の他の回路ブロックについては、高速にセットアップされるように設定されているが、電圧発生回路３５については、電源電圧を用いて高電圧あるいは低電圧の基準電圧を含む内部電圧を発生させるため電源電圧がある程度安定するまでは、適切な内部電圧を生成することができない。したがって、電源電圧が安定するまで待機する必要があり、他の回路ブロックよりもセットアップ速度は遅く設定されている。
【００５３】
上記において、例えばＭＲＡＭモジュール内において、回路ブロックのスタンバイ電流、電源容量、電源セットアップおよび回路セットアップ速度の比較について説明してきたが、この図に示されるように、電源セットアップ速度および回路セットアップ速度の少なくも一方が他の回路ブロックと比較して遅いのはアドレスデコーダ・書込電流ドライバ３４、データＩ／Ｏ系回路３３および電圧発生回路３５である。
【００５４】
ここで、各回路ブロックが内部電源線ＩＶＬ１，ＩＶＬ１＃と電気的に結合されて電源供給を受けるため、全ての回路ブロックについて一度に内部電源線ＩＶＬ１，ＩＶＬ１＃を介して電源供給を実行する場合には、大きな負荷容量がかかるため内部電源線の充電時間が長くなることになる。そして、電源線の充電に時間がかかると、電源セットアップ速度が遅い回路ブロックがセットアップされるまでには、さらに時間がかかることになり、全体として回路ブロックのセットアップに時間がかかることになる。
【００５５】
一方、本発明は、各回路ブロックと内部電源線ＩＶＬ１，ＩＶＬ１＃との間にスイッチを設けて、各回路ブロックと電源線との間を電気的に切離した構成となっている。したがって、内部電源線ＩＶＬ１，ＩＶＬ１＃全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に内部電源線ＩＶＬ１，ＩＶＬ１＃さらには、電源線ＶＬ１，ＶＬ２を充電することが可能となる。
【００５６】
そして、当該構成において、電源投入後、高速に電源セットアップを実行するためにＭＲＡＭモジュールに含まれる全ての回路ブロックに同時に電源供給を開始するのではなく、たとえばＭＲＡＭモジュールに含まれるアドレスデコーダ・書込電流ドライバ３４およびデータＩ／Ｏ系回路３３に対して最初に電源供給を実行する。
【００５７】
具体的には、電源セットアップの遅い回路ブロックであるアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対応するスイッチＳＷａ，ＳＷａ＃およびスイッチＳＷｃおよびＳＷｃ＃を最初に動作させて内部電源線ＩＶＬ１，ＩＶＬ１＃からの電源電圧Ｖｃｃ１，Ｖｃｃ２の電源供給を最初に実行する。さらに、回路セットアップの遅い回路ブロックである電圧発生回路３５についても対応するスイッチＳＷｄ，ＳＷｄ＃を最初に動作させて内部電源線ＩＶＬ１，ＩＶＬ１＃からの電源電圧Ｖｃｃ１，Ｖｃｃ２の電源供給を実行する。
【００５８】
次に、他の電源セットアップの速い回路ブロックであるスイッチＳＷｂ，ＳＷｂ＃，ＳＷｃ，ＳＷｃ＃，ＳＷｄを動作させて内部電源線ＩＶＬ１，ＩＶＬ１＃からの電源電圧Ｖｃｃ１，Ｖｃｃ２の電源供給を実行する。これにより、電源セットアップ速度の遅いアドレスデコーダ・書込電流ドライバ３１およびデータＩ／Ｏ系回路３３に対して電源セットアップを高速に実行することができる。また、電圧発生回路３５についても電源セットアップは高速であるが、回路セットアップは遅いため最初から動作させることにより、セットアップを高速に実行することができる。
【００５９】
これにより、電源線を高速に充電することが可能となり、複数の回路ブロックの一部の回路ブロックにおいて、他の回路ブロックよりも早く電源供給を実行することにより、電源セットアップの遅い回路ブロックのセットアップを高速に実行することができる。また、回路セットアップの遅い回路ブロックについても早く電源供給を実行することによりセットアップを高速に実行することができ、回路ブロック全体として高速なセットアップを実行することが可能となる。なお、スイッチの接続制御については、例えば外部からの指示例えばＣＰＵからの指示に応答して動作させることも可能である。
【００６０】
（実施の形態１の変形例）
上記の実施の形態１においては、図３において、各回路ブロックと内部電源線との間にスイッチを設けて、高速なセットアップが可能な構成について説明したが、ここでは、後述するメモリマットに対応してスイッチを設けることにより高速なセットアップを実行する構成について説明する。
【００６１】
図１１は、本発明の実施の形態１の変形例に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。ここでは、メモリアレイが複数のメモリマットＭＡＴに分割された場合が示されている。一例として、メモリアレイ３０が４つのメモリマットＭＡＴ１〜ＭＡＴ４（総括してメモリマットＭＡＴとも称する）に分割されている場合について説明する。
【００６２】
そして、各メモリマットＭＡＴに対応して、図３で説明した周辺回路が設けられているものとする。具体的には、メモリマットＭＡＴ１に対応して、アドレスデコーダ・書込電流ドライバ３１ａ、データ読出系回路・センスアンプ３２ａ，データＩ／Ｏ系回路３３ａが設けられる。同様に、メモリマットＭＡＴ２〜ＭＡＴ４にそれぞれ対応して、アドレスデコーダ・書込電流ドライバ３１ｂ〜３１ｄ、データ読出系回路・センスアンプ３２ｂ〜３２ｄ，データＩ／Ｏ系回路３３ｂ〜３２ｄが設けられる。なお、図３で説明した制御系周辺回路３４および電圧発生回路３５については、図示しないが各メモリマットＭＡＴ１〜ＭＡＴ４に共通に設けられているものとする。また、アドレスデコーダ・書込電流ドライバ３１ａ、データ読出系回路・センスアンプ３２ａおよびデータＩ／Ｏ系回路３３ａは、メモリマットＭＡＴ１に対応して設けられたマット周辺回路群ＭＣＧａを構成するものとする。また、同様にして、アドレスデコーダ・書込電流ドライバ３１ｂ〜３１ｄ、データ読出系回路・センスアンプ３２ｂ〜３２ｄおよびデータＩ／Ｏ系回路３３ｂ〜３３ｄは、メモリマットＭＡＴ２〜ＭＡＴ４にそれぞれ対応して設けられたマット周辺回路群ＭＣＧｂ〜ＭＣＧｄを構成するものとする。
【００６３】
また、各マット周辺回路群ＭＣＧａ〜ＭＣＧｄにそれぞれ対応して内部電源線が設けられ、電源線ＶＬ１，ＶＬ２と内部電源線とをそれぞれ電気的に結合するためのスイッチが設けられる。たとえば、マット周辺回路群ＭＣＧａに対応して電源線ＶＬ１，ＶＬ２とそれぞれ電気的に結合するためのスイッチＳＷｍａ，ＳＷｍａ＃が設けられる。同様に、マット周辺回路群ＭＣＧｂに対応してスイッチＳＷｍｂ，ＳＷｍｂ＃が設けられる。マット周辺回路群ＭＣＧｃに対応してスイッチＳＷｍｃ，ＳＷｍｃ＃が設けられる。マット周辺回路群ＭＣＧｄに対応してスイッチＳＷｍｄ，ＳＷｍｄ＃が設けられる。
【００６４】
図１２は、本発明の実施の形態１の変形例に従うマット周辺回路群ＭＣＧａの内部の回路ブロックの電源線の接続関係について説明する図である。なお、ここでは、代表的にマット周辺回路群ＭＣＧａについて説明するが、他のマット周辺回路群について同様であるのでその詳細な説明は繰り返さない。
【００６５】
図１２を参照して、ここでは、図３で説明した各回路ブロックがメモリマットＭＡＴ１に対応して設けられている。
【００６６】
ここでは、メモリマットＭＡＴ１に対応して内部電源線ＩＶＬ１ａ，ＩＶＬ１＃が設けられる。そして、電源線ＶＬ１は、スイッチＳＷｍａを介して内部電源線ＩＶＬ１ａに電源電圧Ｖｃｃ１を供給する。電源線ＶＬ２は、スイッチＳＷｍａ＃を介して内部電源線ＩＶＬ１＃ａに電源電圧Ｖｃｃ２を供給する。そして、図３で説明したのと同様の接続関係にしたがって、電源電圧Ｖｃｃ１，Ｖｃｃ２が各回路ブロックに供給される。なお、上述したように制御系周辺回路３４および電圧発生回路３５は、各メモリマットＭＡＴに対応して共通に設けられるものであり、各メモリマットＭＡＴに対応して設けられた内部電源線と互いに電気的に結合されているものとする。また、図３の構成においては、各回路ブロックと内部電源線との間にスイッチが設けられた構成であるが、本構成は、内部電源線ＩＶＬ１ａ，ＩＶＬ１＃ａと電源線ＶＬ１，ＶＬ２との間にスイッチＳＷｍａ，ＳＷｍａ＃を設けた構成である点で異なるが、その他の点については同様であるのでその詳細な説明は繰り返さない。
【００６７】
ここで、複数のメモリマットＭＡＴ１〜ＭＡＴ４のうちのある特定のメモリマット例えばメモリマットＭＡＴ１には、いわゆるブート領域として初期設定に関するプログラムすなわち、電源投入時の初期化プログラムとして、初期設定の際に用いられるＤＣチューニング等の調整データあるいはメモリ冗長救済情報等が格納されているものとする。また、メモリマットＭＡＴ２については、いわゆる命令領域としてＣＰＵの命令（Instruction）情報が格納されているものとする。他のメモリマットＭＡＴについては、別の目的たとえばいわゆるデータ領域としてＣＰＵのデータ（Data）等を格納する目的等で割り当てられているものとする。
【００６８】
電源投入時、ＣＰＵは、一般的に記憶部１５に記憶されている記憶情報のうち、上述したブート領域あるいは命令領域をアクセスすることにより初期設定に関する初期動作を実行する。一方、他のデータ領域等については、初期動作が実行された後にアクセスされるのが常である。
【００６９】
したがって、本発明の実施の形態１の変形例においては、メモリセルアレイ３０が複数のメモリマットＭＡＴに分割されており、複数のメモリマットＭＡＴのうちのある特定のメモリマットに初期動作を実行するためのプログラム等が格納されている場合すなわちブート領域あるいは命令領域として割り当てられている場合には、全てのメモリマットＭＡＴに対して電源供給を実行するのではなく、当該特定のメモリマットについてのみ電源供給を実行する。ここでは、一例として上述したようにブート領域および命令領域としてメモリマットＭＡＴ１，ＭＡＴ２が割り当てられているものとする。
【００７０】
具体的には、マット周辺回路群ＭＣＧａ，ＭＣＧｂに対応して設けられたスイッチＳＷｍａ，ＳＷｍａ＃，ＳＷｍｂ，ＳＷｍｂ＃を動作させて対応する内部電源線ＩＶＬ１ａ，ＩＶＬ１＃ａ等に電源電圧Ｖｃｃ１，Ｖｃｃ２の電源供給を実行する。
【００７１】
これにより、電源投入後、全てのメモリマットＭＡＴに同時に電源供給を開始するのではなく、高速にアクセスしたい特定のメモリマットＭＡＴ１，ＭＡＴ２に対してのみ電源セットアップ等を実行することにより、特定のメモリマットＭＡＴ１，ＭＡＴ２の高速なセットアップが実行でき、高速なアクセスが可能となる。
【００７２】
また、各マット周辺回路群に電源電圧Ｖｃｃ１およびＶｃｃ２を供給するために電源線ＶＬ１およびＶＬ２との間でスイッチを設けて、各マット周辺回路群の内部電源線と電源線との間を電気的に切離した構成となっている。したがって、上述したように電源線にかかる負荷容量を低減し、これにより時定数を下げることによって高速に電源線ＶＬ１，ＶＬ２を充電することが可能となり、高速なセットアップが可能となる。なお、スイッチの接続制御については、例えば外部からの指示例えばＣＰＵからの指示に応答して動作させることも可能である。
【００７３】
なお、本構成においては、メモリマットＭＡＴに対応して電源線と電気的に結合されるスイッチを設けて、高速なセットアップを実現する構成について説明したが、図３において説明したように各回路ブロックと内部電源線との間にスイッチを設けた構成とすることも可能である。図３で説明した構成および方式とした場合には、さらに、特定のメモリマットＭＡＴについて高速なセットアップを実行することができる。
【００７４】
なお、本構成においては、一例として、特定のメモリマットＭＡＴ１，ＭＡＴ２がブート領域および命令領域として割り当てられている場合を説明したが、メモリマットＭＡＴ１内にブート領域および命令領域が割り当てられている場合にはメモリマットＭＡＴ１に対応するスイッチのみを高速に動作させて電源セットアップ等を実行することも可能である。また、ここでは、メモリアレイが一例として４つのメモリマットに分割され、各メモリマットＭＡＴに対応して電源線と電気的に結合されるスイッチが設けられる構成について説明したが、本発明は、メモリマットの単位に限られるものではない。たとえば、メモリマットが複数のメモリブロックに分割された場合に各メモリブロックに対応して上記で説明した方式に従って電源線と電気的に結合されるスイッチを設けて、例えばブート領域および命令領域が特定のメモリブロックに割り当てられている場合に、当該特定のメモリブロックに対応するスイッチのみを高速に動作させて電源セットアップ等を実行することも当然に可能である。
【００７５】
（実施の形態２）
上記の実施の形態１においては、１つのＭＲＡＭモジュールについて説明したが、本実施の形態２においては、複数のＭＲＡＭモジュールが記憶部１５に設けられた構成について説明する。
【００７６】
図１３は、本発明の実施の形態２に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【００７７】
図１３を参照して、ここでは、複数のＭＲＡＭモジュール１６−１〜１６−Ｎが設けられる。そして、各ＭＲＡＭモジュールに対応して共通の電源線ＶＬ１と電気的に結合される内部電源線ＩＶＬ１〜ＩＶＬＮが設けられる。また、内部電源線ＩＶＬ１〜ＩＶＬＮと電源線ＶＬ１とを電気的に結合するスイッチＳＷ１〜ＳＷＮがそれぞれ設けられる。
【００７８】
ここでは、一例としてＭＲＡＭモジュール１６−１，１６−Ｎに対応して内部電源線ＩＶＬ１，ＩＶＬＮと電源線ＶＬ１とを電気的に結合するためのスイッチＳＷ１，ＳＷＮがそれぞれ設けられている。他のＭＲＡＭモジュールについても同様である。ＭＲＡＭモジュール１６−１の電源側の電源ノードは内部電源線ＩＶＬ１と電気的に結合される。また、電源線ＶＬ１の電源容量として容量Ｃ０のキャパシタ２１が負荷として与えられているものとする。また、電源線ＩＶＬ１の電源容量として容量Ｃ１のキャパシタ２３−１が負荷として与えられているものとする。また、ＭＲＡＭモジュール１６−１の接地側の電源ノードは接地電圧ＧＮＤと電気的に結合される。また、ＭＲＡＭモジュール１６−１の接地側の接地線ＩＧＬ１の接地容量としては、容量Ｃ１ｇのキャパシタ２２−１が負荷されているものとする。他のＭＲＡＭモジュールについても同様である。なお、ここでは、電源電圧Ｖｃｃ１を供給する電源線ＶＬ１についてのみ記載しているが、上述したのと同様の方式に従って電源電圧Ｖｃｃ２を供給する電源線ＶＬ２についても同様である。なお、以下においては、説明の簡易のため主に電源電圧Ｖｃｃ１を供給する電源線ＶＬ１について説明する。
【００７９】
図１４は、本発明の実施の形態２に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。
【００８０】
図１４を参照して、図１２の構成と比較して異なる点は、メモリマットＭＡＴ１をメモリセルアレイ３０に置換した点が異なるが、その他の接続関係等については同様である。具体的には、ここでは、内部電源線ＩＶＬ１，ＩＶＬ１＃が設けられる。そして、電源線ＶＬ１は、スイッチＳＷ１を介して内部電源線ＩＶＬ１に電源電圧Ｖｃｃ１を供給する。電源線ＶＬ２は、スイッチＳＷ１＃を介して内部電源線ＩＶＬ１＃に電源電圧Ｖｃｃ２を供給する。そして、図３で説明したのと同様の接続関係にしたがって、電源電圧Ｖｃｃ１，Ｖｃｃ２が各回路ブロックに供給される。
【００８１】
上記の実施の形態１の変形例においては、特定のメモリマットＭＡＴに初期設定に関するプログラムが格納されている場合について説明したが、本例においては、ある特定のＭＲＡＭモジュールに高速立上げに必要な初期設定に関するプログラム等が格納されているものとする。
【００８２】
従来構成においては、この電源線ＶＬ１，ＶＬ２と内部電源線ＩＶＬ１，ＩＶＬ１＃との間は全てのＭＲＡＭモジュールについて常に電気的に結合された状態であった。すなわち、電気的に切離されておらず、特に何らスイッチ素子等が設けられていなかったため電源の立上げ時等においては、電源容量、配線容量および浮遊容量等全体として過大な負荷容量が電源線にかかることになる。電源線の充電時間は、負荷容量に基づく時定数に起因しているため電源線を充電するまでに一定の期間が必要な構成となっていた。この点で、たとえば、複数のＭＲＡＭモジュールの中から特定のＭＲＡＭモジュールのみに対してＣＰＵ５がアクセスしたい場合であっても、全てのＭＲＡＭモジュールに対応して共通の電源線が設けられているため電源線の負荷容量に起因して充電に時間が掛かり、高速にある特定のＭＲＡＭモジュールにアクセスすることは難しかった。
【００８３】
本願は、ＭＲＡＭモジュール毎にスイッチが設けられる構成であるため内部電源線ＶＬ１，ＶＬ２とそれぞれ電気的に切離した構成である。そして、本願構成においては、特に、特定のＭＲＡＭモジュールについて電源線ＶＬ１，ＶＬ２と内部電源線ＩＶＬ１，ＩＶＬ１＃との間の電気的な接続を制御するスイッチＳＷ１，ＳＷ１＃をそれぞれ設けて、その間を電気的に切離することとしたため、電源線ＶＬ１，ＶＬ２全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に電源線ＶＬ１，ＶＬ２を充電することが可能となる。
【００８４】
そして、スイッチＳＷ１，ＳＷ１＃をオンすることにより、内部電源線ＩＶＬ１，ＩＶＬ１＃も高速に充電することが可能となるため複数のＭＲＡＭモジュールの中から特定のＭＲＡＭモジュールに対して電源セットアップを早期に完了することができる。
【００８５】
また、スイッチＳＷの抵抗成分により電源立上げ時のピーク電流も抑制することが可能となる。
【００８６】
なお、ここでは各ＭＲＡＭモジュールに対応して内部電源線が設けられた構成について説明したがこれに限られず、少なくとも１つのＭＲＡＭモジュールでＭＲＡＭモジュール群を構成し、このＭＲＡＭモジュール群に対応して内部電源線およびスイッチＳＷを設けた構成とすることも可能である。また、ここでは、各ＭＲＡＭモジュールと電気的に結合された内部電源線ＩＶＬと電源線ＶＬ１とを電気的に結合するスイッチについて説明したが、内部電源線ＩＶＬを設けることなく、スイッチを用いて直接電源線ＶＬ１と電気的に結合する構成とすることも当然に可能である。以下においても同様である。
【００８７】
（実施の形態２の変形例）
図１５は、本発明の実施の形態２の変形例に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【００８８】
図１５を参照して、本発明の実施の形態２の変形例に従う電源系統回路の構成は、図１３の構成と比較して、内部電源線ＩＶＬ１と内部電源線ＩＶＬ２との間にスイッチＳＷ１２をさらに設けた点が異なる。なお、ここでは、ＭＲＡＭモジュール１６−１，１６−２にそれぞれ対応してスイッチＳＷ１，ＳＷ２がそれぞれ設けられている場合が示されている。
【００８９】
図１６は、本発明の実施の形態２の変形例に従うＭＲＡＭモジュール１６−１に対して高速な電源セットアップを実行する場合のスイッチの動作タイミングを説明する図である。
【００９０】
まず、図１６に示されるようにまずスイッチＳＷ１をオンする。これにより、内部電源線ＩＶＬ１の充電が実行される。そして、その後スイッチＳＷ２をオンする。そうすると、今度は、内部電源線ＩＶＬ２の充電が実行される。そして、スイッチＳＷ１２をオンすると、内部電源線ＩＶＬ２の電源容量Ｃ２がＭＲＡＭモジュール１６−１の内部電源線ＩＶＬ１に対してカップリング容量として作用するためＭＲＡＭモジュール１６−１の電源電圧をより安定的に駆動することが可能となる。
【００９１】
（実施の形態３）
図１７は、本発明の実施の形態３に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【００９２】
図１７を参照して、ここでは、複数のＭＲＡＭモジュールにそれぞれ対応して内部接地線ＩＧＬ１〜ＩＧＬＮをそれぞれ設け、内部接地線ＩＧＬと接地電圧ＧＮＤとの間にスイッチＳＷ１ｇ〜ＳＷＮｇをそれぞれ設ける。
【００９３】
本願構成においては、ＭＲＡＭモジュール１６−１〜１６−Ｎにそれぞれ対応して内部接地線ＩＧＬ１〜ＩＧＬＮをそれぞれ設けるとともに、内部接地線ＩＧＬ１〜ＩＧＬＮと接地電圧ＧＮＤとの間をそれぞれ接続するスイッチＳＷ１ｇ〜ＳＷＮｇを設けて、その間を電気的に結合する構成としたため、内部接地線ＩＧＬ全体としてかかる負荷容量を低減し、これにより時定数を下げることによって高速に内部接地線ＩＧＬの放電時間を短縮することができる。そして、上記で説明したのと同様に、複数のＭＲＡＭモジュールの中から特定の選択したＭＲＡＭモジュールのみスイッチをオンする。スイッチをオンすることにより、内部接地線ＩＧＬも高速に放電することができるため特定のＭＲＡＭモジュールに対して電源セットアップを早期に完了することができる。これに伴い、たとえば、上記したように特定のＭＲＡＭモジュールに初期設定に関するプログラムが格納されているものとすれば、電源セットアップを早期に完了することにより初期設定に関する動作も早期に完了することができる。また、スイッチは抵抗成分を有するため過大なピーク電流がＭＲＡＭモジュールに供給されることも抑制することが可能となる。
【００９４】
また、図示しないがたとえば図１５で説明したように内部接地線ＩＧＬ１と内部接地線ＩＧＬ２との間にスイッチＳＷを設けて、図１６に従うタイミングにてスイッチＳＷをオンすることにより、上述したのと同様に非選択ＭＲＡＭモジュールの回路容量が内部接地線ＩＧＬ１のデカップリング容量として働くためデカップリング容量を低減することが可能であるという効果もある。
【００９５】
（実施の形態３の変形例１）
図１８は、本発明の実施の形態３の変形例１に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【００９６】
図１８を参照して、ここでは、ＭＲＡＭモジュール１６−１，１６−２が一例として示されている。そして、ＭＲＡＭモジュール１６−１に対応して電源側にスイッチＳＷ１が設けられ、ＭＲＡＭモジュール１６−２に対応して接地側にスイッチＳＷ２ｇが設けられる。ＭＲＡＭモジュール１６−１の電源側の電源ノードは内部電源線ＩＶＬ１と電気的に結合される。ＭＲＡＭモジュール１６−１の接地側の電源ノードは接地電圧ＧＮＤと電気的に結合される。ＭＲＡＭモジュール１６−２の電源側の電源ノードは電源線ＶＬ１と電気的に結合される。ＭＲＡＭモジュール１６−２の接地側の電源ノードは内部接地線ＩＧＬ２と電気的に結合されている。
【００９７】
そして、ここでは容量Ｃ１ｇ＝Ｃ２＞＞Ｃ１＝Ｃ２ｇとなるように電源容量および接地容量を設定する。
【００９８】
これにより各電源線ＩＶＬ１およびＩＶＬ２ならびに接地線ＩＧＬ１およびＩＧＬ２が有効にデカップリング容量として寄与し、かつ電源選択時の充放電容量が少なくなるためさらに高速に電源セットアップを実行することが可能となる。
【００９９】
（実施の形態３の変形例２）
図１９は、本発明の実施の形態３の変形例２に従う電源系統回路を説明する図である。
【０１００】
図１９を参照して、本発明の実施の形態３の変形例２に従う電源系統回路の構成は、ＭＲＡＭモジュール１６−１，１６−２・・・それぞれの電源側および接地側にそれぞれスイッチＳＷ１，ＳＷ１ｇ，ＳＷ２およびＳＷ２ｇをそれぞれ設ける。
【０１０１】
各ＭＲＡＭモジュール１６−１，１６−２・・・にたとえばＯＳ（Operating System）プログラムなどで使い分けられるプログラムがそれぞれ格納されているような場合に、選択されたＭＲＡＭモジュールに対してのみ電源セットアップを高速にすることも可能である。
【０１０２】
（実施の形態４）
上記の実施の形態１〜３においては、共通の電源線に対して内部電源線を設けて、共通の電源線と内部電源線との間に電気的に接続するスイッチを設けた構成について説明してきたが、本実施の形態４においては、電源線が独立に設けられた場合において、ＭＲＡＭモジュールの電源セットアップを高速にする方式について説明する。
【０１０３】
図２０は、本発明の実施の形態４に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【０１０４】
図２０を参照して、本例においては電源線をＭＲＡＭモジュール毎に独立して設けた構成である。具体的には、ＭＲＡＭモジュール１６−１，１６−２にそれぞれ対応して電源線ＶＬ１１，ＶＬ１２を設ける。そして、電源線ＶＬ１１およびＶＬ１２それぞれに対して電源電圧ｅｘｔ．Ｖｃｃ１１およびｅｘｔ．Ｖｃｃ１２を供給する。
【０１０５】
すなわち、高速立上げに必要なＭＲＡＭモジュールに対応する外部電源線を分けて別電源線とし、電源線ＶＬ１１の電源容量Ｃ２（≫Ｃ１）を設定した場合には負荷容量が小さいのでｅｘｔ．Ｖｃｃ１１はＭＲＡＭモジュール１６−１に対して高速に立ち上がることになる。
【０１０６】
あるいは、ｅｘｔ．Ｖｃｃ１１をＥｘｔ．Ｖｃｃ１２より先に電源を立上げて供給するように外部制御することにより高速に電源セットアップを実現することも可能である。
【０１０７】
（実施の形態４の変形例）
図２１は、本発明の実施の形態４の変形例に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【０１０８】
図２１を参照して、本発明の実施の形態４の変形例に従う構成は、図２０に従う構成と比較して、電源線ＶＬ１１と電源線ＶＬ１２との間にスイッチＳＷ１０をさらに設けた点が異なる。
【０１０９】
図２２は、本発明の実施の形態４の変形例に従うＭＲＡＭモジュール１６−１に対して高速な電源セットアップを実行する場合の外部電源電圧の供給タイミングおよびスイッチの動作タイミングを説明する図である。
【０１１０】
本例の構成においては、まず、外部制御により電源電圧Ｖｃｃ１１を電源電圧Ｖｃｃ１２よりも先に立上げる。これに伴い、当初、電源電圧Ｖｃｃ１１が供給されることにより電源線ＶＬ１１の電位レベルが上昇する。その後、電源電圧Ｖｃｃ１２を供給することにより、電源線ＶＬ１２の電位レベルが上昇する。そして、次に、スイッチＳＷ１０をオンする。これにより電源線ＶＬ１１と電源線ＶＬ１２とが電気的に結合されることにより電源線ＶＬ１２の容量Ｃ２のキャパシタがデカップリング容量として電源線ＶＬ１１に付加されることになり、より安定的に電源供給が可能となる、すなわち、高速に電源セットアップが完了する。
【０１１１】
（実施の形態５）
本実施の形態５においては、電源系統回路で用いられるスイッチの回路構成について説明する。
【０１１２】
図２３は、本発明の実施の形態５に従うスイッチの回路構成を説明する図である。
図２３を参照して、ここでは、電源線ＶＬ１と内部電源線ＩＶＬ１とを電気的に結合させるためのスイッチＳＷ１としてはＰチャネルＭＯＳトランジスタを用いることとする。また、接地電圧ＧＮＤと内部接地線ＩＧＬ１とを電気的に結合させるためのスイッチＳＷ１ｇとしてはＮチャネルＭＯＳトランジスタＳＷ１ｇを用いる。同様に他の電源線あるいは接地線についても同様のＭＯＳトランジスタを設けることができる。
【０１１３】
上記実施例中の電源側あるいは接地側のスイッチとしては、オフ時のソース／ドレイン間リークやゲートリークが小さいＭＯＳ−ＦＥＴが望ましいのでたとえばしきい値が比較的大きいＭＯＳ−ＦＥＴやゲート絶縁膜が厚いＭＯＳ−ＦＥＴを用いることが可能である。これらは、混載メモリではチップ内において比較的高電圧部分で使用するトランジスタが該当する。具体的には、インターフェイス部（ＩＦ回路とも称する）等で用いられるトランジスタが可能である。たとえば、混載メモリの場合の適用例としては内部ロジックにおいては１．５ボルト駆動で動作するトランジスタが用いられ、ＩＦ部等においては、しきい値電圧の高い３．３ボルト駆動で動作するトランジスタが用いられる。あるいは、ゲート絶縁膜が厚いＭＯＳ−ＦＥＴとしては、内部ロジックにおいては、２０Åのゲート絶縁膜のトランジスタが用いられ、ＩＦ部等においては、ゲート絶縁膜が厚い３０Åのトランジスタが用いられている。本願構成においては、このしきい値電圧が高いあるいはゲート絶縁膜の厚いトランジスタを用いることが可能である。
【０１１４】
なお、単体メモリにおいても、インターフェイス部等チップ内において比較的高電圧部分で使用するトランジスタを用いることが可能である。
【０１１５】
（実施の形態５の変形例）
図２４は、本発明の実施の形態５の変形例に従うスイッチの構成を説明する図である。
【０１１６】
図２４を参照して、ここでは、電圧発生回路に含まれる電圧降圧回路ＶＤＣが示されている。ここでは、３．３Ｖ駆動の外部電源線ＶＬ１を１．５Ｖ駆動の内部電源線ＩＶＬに供給する構成について説明する。電圧降圧回路ＶＤＣは、スイッチトランジスタＰＳＷ１と、コンパレータＣＰと、抵抗Ｒ１，Ｒ２とを含む。スイッチトランジスタＰＳＷ１は、ＰチャネルＭＯＳトランジスタであり、電源線ＶＬ１と、内部電源線ＩＶＬとの間に設けられ、そのゲートはコンパレータＣＰの出力信号の入力を受ける。コンパレータＣＰは、内部ノードＮｄの電圧と基準電圧Ｖｒｅｆとを比較して比較結果を出力する。具体的には、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．５Ｖ）よりも高ければ「Ｈ」レベルを出力するものとする。これに伴い、スイッチトランジスタＰＳＷ１は、オフする。一方、内部ノードＮｄの電圧が基準電圧Ｖｒｅｆ（１．５Ｖ）よりも低ければ「Ｌ」レベルを出力するものとする。これに伴い、スイッチトランジスタＰＳＷ１は、オンする。抵抗Ｒ１およびＲ２は、内部ノードＮｄを介して電源線ＶＬ１と接地電圧との間に直列に接続される。この抵抗Ｒ１およびＲ２に基づく抵抗分割は、電源線ＶＬ１の電圧が３．３Ｖの場合に内部ノードＮｄの電圧が１．５Ｖ程度となるように調整されているものとする。
【０１１７】
本実施の形態５の変形例に従う構成すなわち電圧降圧回路ＶＤＣの最終段のスイッチトランジスタＰＳＷ１を、スイッチＳＷ１として用いることにより、全体として回路の部品点数を削減し、コスト的にも有利となる。
【０１１８】
（実施の形態６）
図２５は、本発明の実施の形態６に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。
【０１１９】
ここでは、一例として図２３に示される構成を例に挙げて説明する。すなわち電源側および接地側にそれぞれＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタをそれぞれ設けた構成について説明する。なお、本例においては、ｊ番目のＭＲＡＭモジュール１６−ｊ（特定のＭＲＡＭモジュール）に対して高速に電源供給を実行し、その他のｎ番目のＭＲＡＭモジュール１６−ｎに対してはそれよりも後に電源供給を実行するものとする。
【０１２０】
まず、時刻Ｔ０に電源電圧Ｖｃｃ１が投入される（パワーオン）。そして、時刻Ｔ１にスイッチＳＷＴｊ，ＳＷＴｊｇのゲートに「Ｈ」レベルの信号がそれぞれ入力される。なお、この場合、スイッチＳＷＴｎ，ＳＷＴｎｇのゲートには「Ｌ」レベルの信号がそれぞれ入力される。これに伴い、スイッチＳＷＴｊはオフであるが、スイッチＳＷＴｊｇはオンし、内部接地線ＩＧＬｊは、接地電圧ＧＮＤと電気的に結合される。また、スイッチＳＷＴｎはオンであるが、スイッチＳＷＴｎｇはオフである。したがって、ｊ番目のＭＲＡＭモジュール１６−ｊとｎ番目のＭＲＡＭモジュール１６−ｎとの関係は、図１８において説明した構成となっている。
【０１２１】
次に、時刻Ｔ２にスイッチＳＷＴｊのゲートに「Ｌ」レベルの信号が入力される。これに伴い、スイッチＳＷＴｊはオンし、内部電源線ＩＶＬｊと電源線ＶＬ１との間は電気的に結合され、ＭＲＡＭモジュール１６−ｊに対して高速に電源供給が実行される。そして、その後、時刻Ｔ３にスイッチＳＷＴｎｇのゲートに対して「Ｈ」レベルの信号が入力され、ｎ番目のＭＲＡＭモジュール１６−ｎに対して電源供給が実行されて、図示しないがＭＲＡＭモジュール１６−ｎはアクティブ期間となる。
【０１２２】
なお、スイッチＳＷＴｊのゲートに対して「Ｈ」レベルの信号が入力される時刻Ｔ４までのアクティブ期間にＭＲＡＭモジュール１６−ｊに対して制御信号Ｅｎａｂｌｅが入力される。なお、時刻Ｔ４以降は、また、再び、スイッチＳＷＴｊのゲートに「Ｌ」レベルの信号が入力されるまで一旦スリープ期間となり、入力後再び、アクティブ期間となる。
【０１２３】
なお、図２１では図示されていないが、内部電源線ＩＶＬおよび内部接地線ＩＧＬには、それぞれ電源容量あるいは接地容量が付加されているものとする。そして、図１８で説明した容量Ｃ１ｇ＝Ｃ２＞＞Ｃ１＝Ｃ２ｇと同様に、ｊ番目とｎ番目とのＭＲＡＭモジュールの電源容量および接地容量についても同様の関係となるように設定されている場合には、上記の所定のタイミングでスイッチを動作させることにより高速な電源供給を実行することができる。すなわち、各電源線ＩＶＬｊおよびＩＶＬｎならびに接地線ＩＧＬｊおよびＩＧＬｎが有効にデカップリング容量として寄与し、かつ電源選択時の充放電容量が少なくなるため高速に電源セットアップを実行することが可能となる。
【０１２４】
なお、ここでは、ｊ番目のＭＲＡＭモジュールが最優先されるものとして説明したが、この情報は、たとえば電源投入時の初期化プログラムやＤＣチューニング等の調整データあるいはメモリ冗長救済情報等が格納されるブート領域に格納されているものとし、電源投入時にまず、ブート領域から最優先のＭＲＡＭモジュールに関する情報を読出して、レジスタに格納しておき、次に読み出す時は、レジスタに格納された情報を用いることにより最優先のＭＲＡＭモジュールを特定することが可能となる。
【０１２５】
（実施の形態６の変形例）
上記の実施の形態６においては、高速電源セットアップのスイッチ動作について、ｊ番目のＭＲＡＭモジュールを最優先する構成について説明した。ここでは、最優先するＭＲＡＭモジュールを変更する場合について説明する。
【０１２６】
図２６は、本発明の実施の形態６の変形例に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。ここでは、ｊ番目のＭＲＡＭモジュール１６−ｊが最初に最優先にアクセスされ、次のサイクル時においてはｋ番目のＭＲＡＭモジュール１６−ｋに最優先にアクセスするものとする。
【０１２７】
図２６を参照して、時刻Ｔ０〜Ｔ４迄は、図２５と同様である。具体的には、時刻Ｔ０に電源電圧Ｖｃｃ１が投入される（パワーオン）。そして、時刻Ｔ１にスイッチＳＷＴｊ，ＳＷＴｊｇのゲートに「Ｈ」レベルの信号がそれぞれ入力される。なお、この場合、スイッチＳＷＴｎ，ＳＷＴｎｇおよびＳＷＴｋ，ＳＷＴｋｇのゲートには「Ｌ」レベルの信号がそれぞれ入力される。これに伴い、スイッチＳＷＴｊはオフであるが、スイッチＳＷＴｊｇはオンし、内部接地線ＩＧＬｊは、接地電圧ＧＮＤと電気的に結合される。また、スイッチＳＷＴｎ，ＳＷＴｋはオンであるが、スイッチＳＷＴｎｇ，ＳＷＴｋｇはオフである。したがって、ｊ番目のＭＲＡＭモジュール１６−ｊとｎ番目のＭＲＡＭモジュール１６−ｎあるいはｋ番目のＭＲＡＭモジュール１６−ｋとの関係は、図１８において説明した構成となっている。
【０１２８】
次に、時刻Ｔ２にスイッチＳＷＴｊのゲートに「Ｌ」レベルの信号が入力される。これに伴い、スイッチＳＷＴｊはオンし、内部電源線ＩＶＬｊと電源線ＶＬ１との間は電気的に結合され、ＭＲＡＭモジュール１６−ｊに対して高速に電源供給が実行される。そして、その後、時刻Ｔ３にスイッチＳＷＴｎｇ，ＳＷＴｋｇのゲートに対して「Ｈ」レベルの信号が入力され、ｎ，ｋ番目のＭＲＡＭモジュール１６−ｎ，１６−ｋに対して電源供給が実行されて、図示しないがＭＲＡＭモジュール１６−ｎ，１６−ｋはアクティブ期間となる。
【０１２９】
なお、スイッチＳＷＴｊのゲートに対して「Ｈ」レベルの信号が入力される時刻Ｔ４までのアクティブ期間にＭＲＡＭモジュール１６−ｊに対して制御信号Ｅｎａｂｌｅが入力される。なお、時刻Ｔ４以降は、スリープ期間となる。そして、次にｋ番目のＭＲＡＭモジュール１６−ｋが優先されて電源供給が実行される。具体的には、時刻Ｔ４以降の時刻Ｔ５にスイッチＳＷＴｊｇ，ＳＷＴｊのゲートにはともに「Ｌ」レベルの信号が入力される。また、スイッチＳＷＴｋｇ，ＳＷＴｋのゲートにはともに「Ｈ」レベルの信号が入力される。また、スイッチＳＷＴｎｇ，ＳＷＴｎのゲートにはともに「Ｌ」レベルの信号が入力される。
【０１３０】
これに伴い、スイッチＳＷＴｊｇはオフ、ＳＷＴｊはオンしている。また、スイッチＳＷＴｋｇはオン、ＳＷＴｋはオフしている。また、スイッチＳＷＴｎｇはオフ、ＳＷＴｎはオンしている。したがって、ｋ番目のＭＲＡＭモジュール１６−ｊとｊ番目のＭＲＡＭモジュール１６−ｊあるいはｎ番目のＭＲＡＭモジュール１６−ｎとの関係は、図１８において説明した構成となっている。
【０１３１】
そして、時刻Ｔ６にスイッチＳＷＴｋのゲートに「Ｌ」レベルの信号が入力される。これに伴い、スイッチＳＷＴｋはオンし、内部電源線ＩＶＬｋと電源線ＶＬ１との間は電気的に結合され、ＭＲＡＭモジュール１６−ｋに対して高速に電源供給が実行される。そして、その後、時刻Ｔ７にスイッチＳＷＴｊｇ，ＳＷＴｎｇのゲートに対して「Ｈ」レベルの信号が入力され、ｊ，ｎ番目のＭＲＡＭモジュール１６−ｊ，１６−ｎに対して電源供給が実行されて、図示しないがＭＲＡＭモジュール１６−ｎ，１６−ｋはアクティブ期間となる。
【０１３２】
なお、優先するＭＲＡＭモジュールの変更については、上記したブート領域に最優先のＭＲＡＭモジュールに関する情報が読み出されてレジスタに格納されるものとする。そして、さらにブート領域から次に最優先されるＭＲＡＭモジュールに関する情報が読み出されてレジスタに格納された情報が更新される。そして、レジスタに格納された更新された情報に基づいて、最優先のＭＲＡＭモジュールが特定されて、対応するスイッチＳＷＴに与えられる信号入力が制御されるものとする。当該信号の入力タイミング等については、ＣＰＵが実行するものとする。
【０１３３】
なお、上記の実施の形態においては、ＴＭＲ素子を用いたＭＲＡＭモジュールを例に挙げて説明したが、これに限られず他の不揮発性メモリに同様に適用可能である。
【０１３４】
また、また、ＭＲＡＭモジュールのメモリセルとして上記のデータ書込方式に従うトンネル磁気抵抗素子ＴＭＲに限らずたとえばスピントルクスイッチングセル等他のデータ書込方式に従うメモリセルを採用することも可能である。
【０１３５】
また、上記の構成においては、プロセッサ内蔵の混載メモリについて説明したがこれに限られず、単体のメモリについても同様に適用可能である。
【０１３６】
また、上記の実施の形態においては、優先的に電源供給が実行されるＭＲＡＭモジュールについては１つの場合について説明したが、これに限られず複数のＭＲＡＭモジュールで構成されるＭＲＡＭモジュール群に対して優先的に電源供給を実行する構成とすることも可能である。
【０１３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施の形態に従うチップ１の概略構成図である。
【図２】本発明の実施の形態１に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図３】本発明の実施の形態１に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。
【図４】メモリセルアレイ３０の構成を説明する図である。
【図５】メモリセルＭＣの構成を示す概略図である。
【図６】メモリセルＭＣからのデータ読出動作を説明する概念図である。
【図７】メモリセルに対するデータ書込動作を説明する概念図である。
【図８】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【図９】メモリモジュールの各回路ブロックを構成する素子と電圧との関係を説明する図である。
【図１０】各回路ブロックについて、スタンバイ電流Ｉｓｔｂｙ、電源容量、電源セットアップ速度および回路セットアップ速度を比較した場合の一例を説明する図である。
【図１１】本発明の実施の形態１の変形例に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。
【図１２】本発明の実施の形態１の変形例に従うマット周辺回路群ＭＣＧａの内部の回路ブロックの電源線の接続関係について説明する図である。
【図１３】本発明の実施の形態２に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図１４】本発明の実施の形態２に従うＭＲＡＭモジュールの内部の回路ブロックを説明する図である。
【図１５】本発明の実施の形態２の変形例に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図１６】本発明の実施の形態２の変形例に従うＭＲＡＭモジュール１６−１に対して高速な電源セットアップを実行する場合のスイッチの動作タイミングを説明する図である。
【図１７】本発明の実施の形態３に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図１８】本発明の実施の形態３の変形例１に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図１９】本発明の実施の形態３の変形例２に従う電源系統回路を説明する図である。
【図２０】本発明の実施の形態４に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図２１】本発明の実施の形態４の変形例に従うＭＲＡＭモジュールの電源系統回路を説明する図である。
【図２２】本発明の実施の形態４の変形例に従うＭＲＡＭモジュール１６−１に対して高速な電源セットアップを実行する場合の外部電源電圧の供給タイミングおよびスイッチの動作タイミングを説明する図である。
【図２３】本発明の実施の形態５に従うスイッチの回路構成を説明する図である。
【図２４】本発明の実施の形態５の変形例に従うスイッチの構成を説明する図である。
【図２５】本発明の実施の形態６に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。
【図２６】本発明の実施の形態６の変形例に従う高速電源セットアップのスイッチ動作を説明するタイミングチャート図である。
【符号の説明】
【０１３９】
１  チップ、５  ＣＰＵ、１０  ＲＡＭ、１５  ＲＯＭ、１６  ＭＲＡＭモジュール、２０  コントローラ部、２１，２３  電源容量、２２  接地容量、３０  メモリセルアレイ、３１  アドレスデコーダ・書込電流ドライバ、３２  データ読出系回路・センスアンプ、３３  データＩ／Ｏ系回路、３４  制御系周辺回路、３５  電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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