(57)【特許請求の範囲】
【請求項１】
一導電型の半導体上に形成した異なる膜厚を有する第１及び第２のゲート酸化膜上にそれぞれ第１及び第２のトランジスタを形成する半導体装置の製造方法において、
第２のトランジスタ形成領域上に耐酸化性膜を形成する工程と、
前記耐酸化性膜をマスクに熱酸化して第１のトランジスタ形成領域上に第１のゲート酸化膜を形成する工程と、
前記第１のトランジスタ形成領域において、一導電型の半導体内に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体内に逆導電型不純物をイオン注入して前記低濃度の逆導電型ソース・ドレイン層内に高濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体内に一導電型不純物をイオン注入して前記逆導電型ソース層と前記逆導電型ドレイン層間に位置するチャネルを構成する一導電型の半導体層を形成する工程と、
前記第２のトランジスタ形成領域上の前記耐酸化性膜を除去した後に、熱酸化して前記第２のトランジスタ形成領域上に前記第１のゲート酸化膜よりも薄い第２のゲート酸化膜を形成する工程と、
前記半導体上に前記第１のゲート酸化膜を介して第１のゲート電極を形成する工程と、を有し、これらの工程を上記の順序で行うことを特徴とする半導体装置の製造方法。
【請求項２】
半導体上に形成した異なる膜厚を有する第１及び第２のゲート酸化膜上にそれぞれ第１及び第２のトランジスタを形成する半導体装置の製造方法において、
前記半導体上に形成した素子分離膜をマスクに熱酸化して第１及び第２のトランジスタ形成領域上に酸化膜を形成する工程と、
全面に耐酸化性膜を形成した後にフォトレジスト膜をマスクにして第１のトランジスタ形成領域上の当該耐酸化性膜を除去する工程と、
前記耐酸化性膜をマスクにして前記第１のトランジスタ形成領域上の酸化膜を除去した後に当該耐酸化性膜をマスクに熱酸化して前記第１のトランジスタ形成領域上に第１のゲート酸化膜を形成する工程と、
一導電型の半導体内に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体内に逆導電型不純物をイオン注入して前記低濃度の逆導電型ソース・ドレイン層内に高濃度の逆導電型ソース・ドレイン層を形成する工程と、
前記半導体内に一導電型不純物をイオン注入して前記逆導電型ソース層と前記逆導電型ドレイン層間に位置するチャネルを構成する一導電型の半導体層を形成する工程と、
前記第２のトランジスタ形成領域上の前記耐酸化性膜及び前記酸化膜を除去した後に、熱酸化して前記第１のゲート酸化膜よりも薄い前記第２のトランジスタ形成領域上に第２のゲート酸化膜を形成する工程と、
前記半導体上に前記第１のゲート酸化膜を介して第１のゲート電極を形成する工程と、を有し、これらの工程を上記の順序で行うことを特徴とする半導体装置の製造方法。
【請求項３】
当該第１のゲート酸化膜上には高耐圧ＭＯＳトランジスタが形成され、当該第２のゲート酸化膜上には通常耐圧ＭＯＳトランジスタが形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記低濃度の逆導電型ソース・ドレイン層の形成工程が、イオン注入法により前記ゲート電極下方に形成された半導体層に接するように形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記低濃度の逆導電型ソース・ドレイン層の形成工程が、少なくともイオン注入法により前記ゲート電極下方に形成された前記半導体層に接するように前記半導体表層に浅く拡張形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に言えば、膜厚の異なる複数種のゲート酸化膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
以下、従来の半導体装置の製造方法について図面を参照しながら説明する。
【０００３】
尚、以下の説明では、半導体基板上に厚い酸化膜と薄い酸化膜から成る２種類の膜厚を有し、厚い酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄い酸化膜上に通常耐圧ＭＯＳトランジスタを形成して成る半導体装置の製造方法を紹介する。
【０００４】
先ず、既知のＬＯＣＯＳ技術により一導電型の半導体基板、例えばＰ型のシリコン基板１０１上に形成した酸化膜及びシリコン窒化膜をマスクにして、ＬＯＣＯＳ膜から成る素子分離膜１０２を形成する（図１７（ａ）参照）。
【０００５】
次に、前記酸化膜及びシリコン窒化膜を除去した後に、図１７（ｂ）に示すように前記素子分離膜１０２をマスクに熱酸化して前記基板１０１上に厚いゲート酸化膜１０３を形成する。
【０００６】
続いて、図１７（ｃ）に示すように一方（高耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート酸化膜１０３上にフォトレジスト膜１０４を形成した後に、当該フォトレジスト膜１０４をマスクに他方（通常耐圧ＭＯＳトランジスタ形成領域上）の厚いゲート酸化膜１０３を除去する。
【０００７】
更に、前記フォトレジスト膜１０４を除去した後に、図１８（ａ）に示すように熱酸化して前記厚いゲート酸化膜１０３が除去された通常耐圧ＭＯＳトランジスタ形成領域上に薄いゲート酸化膜１０５を形成する。
【０００８】
そして、図１８（ｂ）に示すように厚いゲート酸化膜１０３及び薄いゲート酸化膜１０５上にゲート電極用の導電膜を形成した後に、当該導電膜をパターニングしてゲート電極１０６Ａ，１０６Ｂを形成する。
【０００９】
そして、前記ゲート電極１０６Ａ，１０６Ｂに隣接するようにそれぞれＮ型の不純物領域（ソース・ドレイン領域１０７，１０８，１０９，１１０）を形成し、以下、図示した説明は省略するが、それらを被覆するように層間絶縁膜を形成した後に、前記ソース・ドレイン領域１０７，１０８，１０９，１１０にコンタクト孔を介してコンタトする金属配線を形成することで、厚いゲート酸化膜１０３上に高耐圧ＭＯＳトランジスタを形成し、薄いゲート酸化膜１０５上に通常耐圧ＭＯＳトランジスタを形成している。
【００１０】
【発明が解決しようとする課題】
しかしながら上記プロセスでは、厚いゲート酸化膜１０３をエッチングする時に、素子分離膜１０２もエッチングされてしまうため（図１７（ｃ）の矢印Ｃ参照）、当該素子分離膜１０２が薄くなり、素子分離能力が低下するといった問題があった。
【００１１】
また、フォトレジスト膜１０４をマスクにして厚いゲート酸化膜１０３をエッチングしているため、シリコン基板１０１が前記フォトレジスト膜の有機物等で汚染され、その汚染されたシリコン基板１０１上を熱酸化して形成する薄いゲート酸化膜１０５の膜質の信頼性が低下するといった問題があった。
【００１２】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体装置の製造方法は、半導体上に異なる膜厚を有する第１及び第２のゲート酸化膜を形成するものにおいて、第２のゲート酸化膜形成領域上に耐酸化性膜を形成した後に、当該耐酸化性膜をマスクに熱酸化して第１のゲート酸化膜形成領域上に第１のゲート酸化膜を形成する工程と、前記耐酸化性膜を除去した後に、熱酸化して前記第２のゲート酸化膜形成領域上に第２のゲート酸化膜を形成する工程とを具備したことを特徴とする。
【００１３】
また、本発明の半導体装置の製造方法は、半導体上に形成した素子分離膜をマスクに熱酸化して第１及び第２のトランジスタ形成領域上に酸化膜を形成する工程と、全面に耐酸化性膜を形成した後にフォトレジスト膜をマスクにして第１のトランジスタ形成領域上の当該耐酸化性膜を除去する工程と、前記耐酸化性膜をマスクにして前記第１のトランジスタ形成領域上の酸化膜を除去した後に、当該耐酸化性膜をマスクに熱酸化して前記第１のトランジスタ形成領域上に第１のゲート酸化膜を形成する工程と、前記第２のトランジスタ形成領域上の前記耐酸化性膜及び前記酸化膜を除去した後に、熱酸化して前記第２のトランジスタ形成領域上に第２のゲート酸化膜を形成する工程とを具備したことを特徴とする。
【００１４】
そして、前記第１のゲート酸化膜は前記第２のゲート酸化膜よりも膜厚が厚く、当該第１のゲート酸化膜上には高耐圧ＭＯＳトランジスタが形成され、当該第２のゲート酸化膜上には通常耐圧ＭＯＳトランジスタが形成されることを特徴とする。
【００１５】
更に、前記フォトレジスト膜をマスクに前記第１のトランジスタ形成領域上に形成した前記耐酸化性膜を除去する工程では、前記半導体表層を露出させないことを特徴とする。
【００１６】
また、前記第１のトランジスタの形成工程が、一導電型の半導体内に逆導電型不純物をイオン注入して低濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体内に逆導電型不純物をイオン注入して前記低濃度の逆導電型ソース・ドレイン層内に高濃度の逆導電型ソース・ドレイン層を形成する工程と、前記半導体内に一導電型不純物をイオン注入して前記逆導電型ソース層と前記逆導電型ドレイン層間に位置するチャネルを構成する一導電型の半導体層を形成する工程と、前記半導体上に第１のゲート酸化膜を介して第１のゲート電極を形成する工程とを具備したことを特徴とする。
【００１７】
更に、前記低濃度の逆導電型ソース・ドレイン層の形成工程が、イオン注入法により前記ゲート電極下方に形成された半導体層に接するように形成することを特徴とする。
【００１８】
更に言えば、前記低濃度の逆導電型ソース・ドレイン層の形成工程が、少なくともイオン注入法により前記ゲート電極下方に形成された前記半導体層に接するように前記半導体表層に浅く拡張形成することを特徴とする。
【００１９】
以上のことから、従来のような厚いゲート酸化膜をエッチング除去する工程がなくなるため、素子分離膜が薄くなることによる素子分離能力の低下が抑止される。
【００２０】
また、フォトレジスト膜を用いたエッチング時にシリコン基板が露出することがなくなるため、フォトレジスト膜によるシリコン基板の汚染を防止できる。
【００２１】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法に係る第１の実施形態について図面を参照しながら説明する。
【００２２】
尚、以下の説明では、シリコン基板上に第１の酸化膜（厚いゲート酸化膜）と第２の酸化膜（薄いゲート酸化膜）から成る２種類の膜厚を有し、厚いゲート酸化膜上に高耐圧ＭＯＳトランジスタを形成し、薄いゲート酸化膜上に通常耐圧ＭＯＳトランジスタを形成して成る半導体装置の製造方法の一例を紹介する。
【００２３】
先ず、既知のＬＯＣＯＳ技術によりシリコン基板１上に形成した酸化膜及びシリコン窒化膜をマスクにして、ＬＯＣＯＳ膜から成る素子分離膜２をおよそ４５０ｎｍの膜厚で形成する（図１（ａ）参照）。尚、本実施形態ではＰ型のシリコン基板１を用いて、以下説明するがＮ型のシリコン基板を用いた場合も、導電型が異なるだけで同様である。
【００２４】
次に、前記酸化膜及びシリコン窒化膜を除去した後に、図１（ｂ）に示すように前記素子分離膜２をマスクに熱酸化して前記基板１上に酸化膜３をおよそ２０ｎｍの膜厚で形成し、更に前記素子分離膜２及び前記酸化膜３を含む基板全面にシリコン窒化膜４をおよそ２０ｎｍの膜厚で形成する。
【００２５】
続いて、図１（ｃ）に示すように前記酸化膜３及びシリコン窒化膜４上の一方（通常耐圧ＭＯＳトランジスタ形成領域）に形成したフォトレジスト膜５をマスクにして他方（高耐圧ＭＯＳトランジスタ形成領域）の酸化膜３上に形成した前記シリコン窒化膜４を除去する。
【００２６】
尚、このフォトレジスト膜５を用いたエッチング工程では、基板表層が露出しないため、基板表層がフォトレジスト膜５の有機物等により汚染されることがない。そして、基板表層を露出させる際には、次工程で説明するように前記フォトレジスト膜５を除去した後の前記シリコン窒化膜４をマスクにして行う。
【００２７】
次に、図２（ａ）に示すように前記フォトレジスト膜５を除去した後に、図２（ｂ）に示すように前記シリコン窒化膜４をマスクにして他方の酸化膜３を除去する。尚、この酸化膜３をエッチング除去する際に、素子分離膜２もエッチングされるが、上述したように当該酸化膜３の膜厚はおよそ２０ｎｍ程度であるため、従来のように厚いゲート酸化膜１０３（例えば、１００ｎｍ）をエッチング除去する場合に比して素子分離能力が劣化することはない（図２（ｂ）の矢印Ａ参照）。
【００２８】
続いて、図２（ｃ）に示すように前記シリコン窒化膜４をマスクに熱酸化して前記基板１上に第１の酸化膜（厚いゲート酸化膜）６をおよそ９０ｎｍ程度で形成する。
【００２９】
更に、図３（ａ）に示すように前記通常耐圧ＭＯＳトランジスタ形成領域上のシリコン窒化膜４及び前記酸化膜３を除去した後に、図３（ｂ）に示すように前記基板１を熱酸化して当該通常耐圧ＭＯＳトランジスタ形成領域上に第２の酸化膜（薄いゲート酸化膜）７をおよそ７ｎｍ程度で形成する。尚、この酸化膜３をエッチング除去する際に、前記素子分離膜２も再びエッチングされるが、このときも当該酸化膜３の膜厚がおよそ２０ｎｍ程度であるため、エッチング除去される合計膜厚も４０ｎｍ程度であり、従来のように厚いゲート酸化膜１０３（例えば、１００ｎｍ）をエッチング除去した場合に比して素子分離能力が劣化することはない（図３（ａ）の矢印Ｂ参照）。
【００３０】
更に、図３（ｃ）に示すように前記厚いゲート酸化膜６及び薄いゲート酸化膜７上にゲート電極用の導電膜（例えば、ポリシリコン膜あるいはポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）膜との積層膜等）を形成した後に、当該導電膜をパターニングしてゲート電極８Ａ，８Ｂを形成する。
【００３１】
そして、前記ゲート電極８Ａ，８Ｂに隣接するようにそれぞれＮ型の不純物領域（ソース・ドレイン領域９，１０，１１，１２）を形成し、以下、図示した説明は省略するが、それらを被覆するように層間絶縁膜を形成した後に、前記ソース・ドレイン領域９，１０，１１，１２にコンタクト孔を介してコンタクトする金属配線を形成することで、厚いゲート酸化膜６上に高耐圧ＭＯＳトランジスタを形成し、薄いゲート酸化膜７上に通常耐圧ＭＯＳトランジスタを形成している。尚、本実施形態では、Ｎ型の不純物としてリンイオン、そしてヒ素イオンをイオン注入することで、いわゆるＬＤＤ構造のソース・ドレイン領域を形成している。
【００３２】
これにより、従来のような厚いゲート酸化膜をエッチング除去する工程がなくなるため、素子分離膜が薄くなることによる素子分離能力の低下を抑止できる。
【００３３】
また、フォトレジスト膜を用いたエッチング時にシリコン基板が露出することがなくなるため、シリコン基板が当該フォトレジスト膜の有機物等により汚染されることがなく、その後に形成されるゲート酸化膜の膜質の信頼性が向上する。
【００３４】
以下、本発明の半導体装置の製造方法に係る第２の実施形態について図面を参照しながら説明する。尚、第２の実施形態は、表示ディスプレイ、例えばＥＬディスプレイ駆動用ドライバを構成する各種ＭＯＳトランジスタの製造方法に関するものである。
【００３５】
ここで、図１６は本発明の半導体装置、即ちＥＬディスプレイ駆動用ドライバは、図面（ａ）の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＭＯＳトランジスタ，図面（ｂ）の左側から同じく高耐圧系の（例えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，本発明の低オン抵抗化が図られた高耐圧系の（例えば、３０Ｖ）Ｎチャネル型ＤＭＯＳトランジスタ及びＰチャネル型ＤＭＯＳトランジスタで構成される。
【００３６】
尚、説明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを差別化するため、以下の説明では低オン抵抗化が図られた高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit channel by counter doping with extended shallow drain）ＭＯＳトランジスタと呼称する。
【００３７】
以下、上記ＥＬディスプレイ駆動用ドライバを構成する各種ＭＯＳトランジスタの製造方法について説明する。
【００３８】
先ず、図４において、各種ＭＯＳトランジスタを構成するための領域を画定するために、一導電型の半導体基板、例えばＰ型のシリコン基板（Ｐ−Ｓｕｂ）２１内にＰ型ウエル（ＰＷ）２２及びＮ型ウエル（ＮＷ）２３を形成する。
【００３９】
即ち、前記基板２１のＮ型ウエル形成領域上をパッド酸化膜２４を介して不図示のフォトレジスト膜で被覆した状態で、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入する。その後、図４に示すように前記Ｐ型ウエル２２上をフォトレジスト膜２５で被覆した状態で、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、９×１０12／ｃｍ2の注入条件でイオン注入する。尚、実際には前述したようにイオン注入された各イオン種が熱拡散（例えば、１１５０℃のＮ2雰囲気中で、４時間）されることで、Ｐ型ウエル２２及びＮ型ウエル２３となる。
【００４０】
次に、図５において、各ＭＯＳトランジスタ毎に素子分離するため、およそ５００ｎｍ程度の素子分離膜２６をＬＯＣＯＳ法により形成し、この素子分離膜２６以外の活性領域上におよそ２０ｎｍ程度の第３の酸化膜２７（第３のゲート酸化膜を構成する。）を熱酸化により形成する。
【００４１】
続いて、全面に２０ｎｍ程度のシリコン窒化膜を形成した後に、当該シリコン窒化膜をフォトレジスト膜２９をマスクにパターニングして、前記ロジック系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタの各形成領域上にシリコン窒化膜２８を残膜させる。
【００４２】
尚、このフォトレジスト膜２９を用いたエッチング工程では、基板表層が露出しないため、基板表層がフォトレジスト膜２９の有機物等により汚染されることがない。そして、基板表層を露出させる際には、次工程で説明するように前記フォトレジスト膜２９を除去した後の前記シリコン窒化膜２８をマスクにして行う。
【００４３】
更に、前記フォトレジスト膜２９を除去した後に、シリコン窒化膜２８をマスクに前記高耐圧系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタの各形成領域上の第３のゲート酸化膜２７を除去する。
【００４４】
尚、この酸化膜２７をエッチング除去する際に、素子分離膜２６もエッチングされるが、上述したように当該酸化膜２７の膜厚はおよそ２０ｎｍ程度であるため、従来のように厚いゲート酸化膜１０３（例えば、１００ｎｍ）をエッチング除去する場合に比して素子分離能力が劣化することはない。
【００４５】
そして、前記シリコン窒化膜２８をマスクに熱酸化して、当該高耐圧系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタの各形成領域上に高耐圧用に、およそ８０ｎｍ程度の厚い第１の酸化膜３０（第１のゲート酸化膜を構成する。）を熱酸化により形成する（図６参照）。
【００４６】
続いて、図７において、フォトレジスト膜をマスクにして第１の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＬＮ層３１、ＬＰ層３２と称す。）を形成する。即ち、先ず、不図示のフォトレジスト膜でＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条件でイオン注入してＬＮ層３１を形成する。その後、フォトレジスト膜３３でＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばボロンイオンをおよそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ2の注入条件でイオン注入してＬＰ層３２を形成する。尚、実際には後工程のアニール工程（例えば、１１００℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入された各イオン種が熱拡散されてＬＮ層３１及びＬＰ層３２となる。
【００４７】
次に、図８において、フォトレジスト膜をマスクにして、前記Ｐチャネル型及びＮチャネル型ＳＬＥＤＭＯＳトランジスタの各形成領域上の前記ＬＮ層３１間及びＬＰ層３２間にそれぞれ第２の低濃度のＮ型及びＰ型のソース・ドレイン層（以下、ＳＬＮ層３４及びＳＬＰ層３５と称す。）を形成する。即ち、先ず、不図示のフォトレジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１２０ＫｅＶの加速電圧で、１．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＮ層３１に連なるＳＬＮ層３４を形成する。その後、フォトレジスト膜３６でＳＬＰ層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２．５×１０12／ｃｍ2の注入条件でイオン注入して前記ＬＰ層３２に連なるＳＬＰ層３５を形成する。尚、前記ＬＮ層３１と前記ＳＬＮ層３４または前記ＬＰ層３２と前記ＳＬＰ層３５の不純物濃度は、ほぼ同等であるか、どちらか一方が高くなるように設定されている。
【００４８】
更に、図９において、フォトレジスト膜をマスクにして高濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｎ＋層３７、Ｐ＋層３８と称す。）を形成する。即ち、先ず、不図示のフォトレジスト膜でＮ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＮ＋層３７を形成する。その後、フォトレジスト膜３９でＰ＋層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入してＰ＋層３８を形成する。
【００４９】
次に、図１０において、前記ＳＬＮ層３４及びＳＬＰ層３５の形成用のマスク開口径（図８参照）よりも小さい開口径を有するフォトレジスト膜をマスクにして前記ＬＮ層３１に連なるＳＬＮ層３４の中央部及び前記ＬＰ層３２に連なるＳＬＰ層３５の中央部にそれぞれ逆導電型の不純物をイオン注入することで、当該ＳＬＮ層３４及びＳＬＰ層３５を分断するＰ型ボディ層４０及びＮ型ボディ層４１を形成する。即ち、先ず、不図示のフォトレジスト膜でＰ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばニフッ化ボロンイオンをおよそ１２０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＰ型ボディ層４０を形成する。その後、フォトレジスト膜４２でＮ型層形成領域上以外の領域を被覆した状態で基板表層に、例えばリンイオンをおよそ１９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件でイオン注入してＮ型ボディ層４１を形成する。尚、上記図８〜図１０に示すイオン注入工程に関する作業工程順は、適宜変更可能なものであり、前記Ｐ型ボディ層４０及びＮ型ボディ層４１の表層部にチャネルが構成される。
【００５０】
続いて、図１１において、前記フォトレジスト膜４２及びシリコン窒化膜２８を除去する。
【００５１】
更に、図１２において、前記通常耐圧用の微細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエル（ＳＰＷ）４４及び第２のＮ型ウエル（ＳＮＷ）４５を形成する。
【００５２】
即ち、前記通常耐圧のＮチャネル型ＭＯＳトランジスタ形成領域上に開口を有する不図示のフォトレジスト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の第１の注入条件でイオン注入後、同じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、２．６×１０12／ｃｍ2の第２の注入条件でイオン注入して、第２のＰ型ウエル４４を形成する。また、前記通常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するフォトレジスト膜４６をマスクにして前記Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入して、第２のＮ型ウエル４５を形成する。尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合には、２価のリンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入するダブルチャージ方式でも良い。続いてリンイオンをおよそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃｍ2の注入条件でイオン注入する。
【００５３】
次に、図１３において、フォトレジスト膜４７をマスクにして通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上の前記第３の酸化膜２７を除去した後に、図１４において、この領域上に新たに所望の膜厚（およそ７ｎｍ程度）の第２の酸化膜（第２のゲート酸化膜を構成する。）４８を熱酸化により形成する。
【００５４】
尚、この酸化膜２７をエッチング除去する際に、前記素子分離膜２６も再びエッチングされるが、このときも当該酸化膜２７の膜厚がおよそ２０ｎｍ程度であるため、従来のように厚いゲート酸化膜１０３（例えば、１００ｎｍ）をエッチング除去した場合に比して素子分離能力が劣化することはない。即ち、素子分離膜２６がエッチング除去される合計膜厚は、高耐圧領域も通常耐圧領域も２０ｎｍ程度であり、素子分離膜２６の膜厚４５０ｎｍに比して十分に薄いため、従来のように通常耐圧領域で素子分離能力が劣化することはない。
【００５５】
これにより、前記高耐圧系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタの各トランジスタに対応する膜厚を有する第１の酸化膜３０と、ロジック系のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタの各トランジスタに対応する膜厚を有する第２の酸化膜４８と、レベルシフタ用のＮチャネル型ＭＯＳトランジスタに対応する膜厚を有する第３の酸化膜２７とが形成される（図１４参照）。そして、当該第１、第２、第３の各酸化膜が各トランジスタの第１、第２、第３のゲート酸化膜を構成する。
【００５６】
続いて、図１４において、全面におよそ１００ｎｍ程度のポリシリコン膜を形成し、このポリシリコン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した後に、このポリシリコン膜上におよそ１００ｎｍ程度のタングステンシリサイド（ＷＳｉｘ）膜、更にはおよそ１５０ｎｍ程度のＳｉＯ2膜を積層し、不図示のフォトレジスト膜を用いてパターニングして各ＭＯＳトランジスタ用のゲート電極４９Ａ，４９Ｂ，４９Ｃ，４９Ｄ，４９Ｅ，４９Ｆ，４９Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング時のハードマスクとして働く。
【００５７】
続いて、図１５において、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に低濃度のソース・ドレイン層５０，５１を形成する。
【００５８】
即ち、先ず、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のフォトレジスト膜をマスクにして、例えばリンイオンをおよそ２０ＫｅＶの加速電圧で、６．２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＮ−型ソース・ドレイン層５０を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の低濃度ソース・ドレイン層形成領域上以外の領域を被覆するフォトレジスト膜５２をマスクにして、例えばニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧で、２×１０13／ｃｍ2の注入条件でイオン注入して、低濃度のＰ−型ソース・ドレイン層５１を形成する。
【００５９】
更に、図１６において、全面に前記ゲート電極４９Ａ，４９Ｂ，４９Ｃ，４９Ｄ，４９Ｅ，４９Ｆ，４９Ｇを被覆するようにおよそ２５０ｎｍ程度のＴＥＯＳ膜５３をＬＰＣＶＤ法により形成し、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ形成領域上に開口を有するフォトレジスト膜（図示省略）をマスクにして前記ＴＥＯＳ膜５３を異方性エッチングする。これにより、図１６に示すように前記ゲート電極４９Ａ，４９Ｂの両側壁部にサイドウォールスペーサ膜５３Ａが形成され、前記フォトレジスト膜で被覆された領域にはＴＥＯＳ膜５３がそのまま残る。
【００６０】
そして、前記ゲート電極４９Ａとサイドウォールスペーサ膜５３Ａ並びに、前記ゲート電極４９Ｂとサイドウォールスペーサ膜５３Ａをマスクにして、前記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジスタ用に高濃度のソース・ドレイン層５４，５５を形成する。
【００６１】
即ち、通常耐圧用のＮチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆する不図示のフォトレジスト膜をマスクにして、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＮ＋型ソース・ドレイン層５４を形成する。また、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の高濃度ソース・ドレイン層形成領域上以外の領域を被覆するフォトレジスト膜５６をマスクにして、例えばニフッ化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入条件でイオン注入して、高濃度のＰ＋型ソース・ドレイン層５５を形成する。
【００６２】
以下、図示した説明は省略するが、全面にＴＥＯＳ膜及びＢＰＳＧ膜等からなるおよそ６００ｎｍ程度の層間絶縁膜を形成した後に、前記各高濃度のソース・ドレイン層３７，３８，５４，５５にコンタクトする金属配線層を形成することで、前記ＥＬディスプレイ駆動用ドライバを構成する通常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタ，低オン抵抗化が図られた高耐圧用のＮチャネル型ＳＬＥＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳトランジスタが完成する。
【００６３】
以上のように第２の実施形態では、各種ＭＯＳトランジスタを用いてＥＬディスプレイ駆動用ドライバを構成する場合に、各トランジスタに対応して膜厚の異なるゲート酸化膜を形成（本実施形態では７ｎｍ、２０ｎｍ、そして８０ｎｍまでの異なる膜厚を有するトランジスタを構成）する必要があり、従来プロセスに基づいた膜厚の異なるゲート酸化膜を作り分けるものに比べて、素子分離膜膜厚の目減りによる素子分離能力の低減を抑止できる。更に言えば、本発明はより膜厚差の大きい各種トランジスタを混載した半導体装置を形成するプロセスに適用されることで、更なる効果が期待できる。
【００６４】
また、上記ＳＬＥＤＭＯＳトランジスタでは、Ｐ型ボディ層あるいはＮ型ボディ層をゲート電極下にのみ形成したため、いわゆるＤＭＯＳトランジスタのようなＰ型ボディ層あるいはＮ型ボディ層で高濃度のソース層を包み込むものに比して接合容量の低減化が図れる。
【００６５】
また、上記構造ではＰ型ボディ層あるいはＮ型ボディ層をイオン注入で形成しているため、従来のＤＭＯＳプロセスのような拡散形成したものに比して微細化が可能になる。
【００６６】
更に、上記製造方法によれば、従来のＤＭＯＳプロセスのようなボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になる。
【００６７】
また、従来のＤＭＯＳトランジスタのような不純物イオンの熱拡散によるチャネル形成方法では、チャネル長が一義的に決まってしまっていたが、上記ＳＬＥＤＭＯＳトランジスタの製造方法では、上述したようにＰ型ボディ層あるいはＮ型ボディ層をイオン注入工程を経て形成しているため、各種設定可能となり、従来方法に比してゲート長に対する設計上の自由度が大きくなる。
【００６８】
尚、ボディ領域の形成はイオン注入法によるのが望ましいが、他の工程については、気相あるいは固相からの拡散など、適宜変更可能である。
【００６９】
また、従来のようにＤＭＯＳプロセスのようなボディ層形成のためのゲート電極形成後における高温熱処理が必要なくなるため、微細化プロセスとの混載が可能になり、各種表示素子のドライバ（例えば、ＥＬディスプレイ表示用ドライバ）とコントローラとの１チップ化が可能になる。
【００７０】
更に、本発明の製造方法によれば、高耐圧ＭＯＳトランジスタと低オン抵抗化が図られた高耐圧ＳＬＥＤＭＯＳトランジスタとをチャネルを構成する各導電型のボディ層形成用のイオン注入工程を行うか否かにより作り分けることができ、作業性が良い。
【００７１】
【発明の効果】
本発明によれば、従来のような厚いゲート酸化膜をエッチング除去する工程がなくなるため、素子分離膜が薄くなることによる素子分離能力の低下を抑止することができる。
【００７２】
また、フォトレジスト膜を用いたエッチング時にシリコン基板が露出することが少なくなるため、シリコン基板の汚染を低減でき、当該シリコン基板上に形成するゲート酸化膜の膜質が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１１】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１４】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１５】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１６】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１７】従来の半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の製造方法を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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