(57)【特許請求の範囲】
【請求項１】
半導体基板中の素子領域にソース拡散層とドレイン拡散層とが交互に形成されてなるとともに、それら交互に形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されてなり、それらチャネルの上にゲート絶縁層を介してゲート電極層が形成されて各々ゲートを構成し、前記素子領域内の各ソース拡散層を電気的に並列接続するソース配線と前記素子領域内の各ドレイン拡散層を電気的に並列接続するドレイン配線とを通じてそれら並列接続されるソース拡散層とドレイン拡散層との間に電流が供給されるとともに、前記ゲート電極層よりも小さな電気抵抗率をもって同ゲート電極層に電気的に接続されるゲート配線を通じて前記素子領域内の各ゲートに駆動電圧が印加されることによって、前記ソース拡散層と前記ドレイン拡散層との間に流れる電流を制御するトランジスタにおいて、
前記素子領域の内側には、前記ソース拡散層および前記ドレイン拡散層の他にそれらソース拡散層およびドレイン拡散層のいずれも形成されない領域が、前記ソース拡散層と前記ドレイン拡散層との複数の対が交互に形成されてなる領域をさらに複数のグループに区画する態様で設けられており、該ソース拡散層およびドレイン拡散層のいずれも形成されない領域の上に、前記ゲート電極層と前記ゲート配線とのコンタクトが設けられている
ことを特徴とするトランジスタ。
【請求項２】
前記ソース配線および前記ドレイン配線は、それぞれ前記ゲート電極層に設けられた開口部を通じて前記ソース拡散層および前記ドレイン拡散層とのコンタクトを形成してなり、前記ゲート電極層の前記ゲート配線とのコンタクトが形成された部位には、前記開口部が形成されていない
請求項１に記載のトランジスタ。
【請求項３】
前記ゲート配線は、前記ソース拡散層と前記ドレイン拡散層との複数の対が交互に形成されてなる領域をさらに複数のグループに区画する態様で設けられている前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域に対応する態様でパターン形成されてなる
請求項１または２に記載のトランジスタ。
【請求項４】
前記素子領域は前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域によって格子状に区画されてなり、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、前記ソース拡散層が形成されるソースセルと前記ドレイン拡散層が形成されるドレインセルとが割り当てられてなる
請求項１〜３のいずれか一項に記載のトランジスタ。
【請求項５】
前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域が、前記ソース拡散層および前記ドレイン拡散層のいずれも形成されないセルであるダミーセルによって形成されてなる
請求項４に記載のトランジスタ。
【請求項６】
前記ゲート電極層と前記ゲート配線との前記コンタクトが、前記素子領域の全域にわたって均等に配置されてなる
請求項１〜５のいずれか一項に記載のトランジスタ。
【請求項７】
前記素子領域には、前記ゲート電極層と前記ゲート配線との前記コンタクトが対称に配置されてなる領域が少なくとも１組ある
請求項１〜６のいずれか一項に記載のトランジスタ。
【請求項８】
前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域には、ＬＯＣＯＳ構造をとるフィールド酸化膜が設けられてなる
請求項１〜７のいずれか一項に記載のトランジスタ。
【請求項９】
前記ゲート電極層は多結晶シリコンからなり、前記ゲート配線は該多結晶シリコンよりも電気抵抗率の小さい金属材料からなる
請求項１〜８のいずれか一項に記載のトランジスタ。
【請求項１０】
前記ソース配線および前記ドレイン配線および前記ゲート配線は、同一の材料からなる
請求項１〜９のいずれか一項に記載のトランジスタ。
【請求項１１】
当該トランジスタのゲート・ドレイン間もしくはゲート・ソース間には、ツェナーダイオードおよびコンデンサおよびＭＯＳトランジスタおよびバイポーラトランジスタの少なくとも１つからなるサージ用保護素子が配設されてなる
請求項１〜１０のいずれか一項に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トランジスタに関し、詳しくは、ゲート電極層に電気的に接続されるゲート配線を通じて、半導体基板中の素子領域に交互に形成されたソース拡散層とドレイン拡散層との間にある各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するトランジスタに関する。
【背景技術】
【０００２】
例えば、この種のトランジスタとしては、特許文献１に記載されたものがある。このトランジスタ、より詳しくはこの横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、例えば車載用複合集積回路（ＩＣ）等に搭載されるものであり、以下、図１９〜図２４を参照して、こうしたトランジスタの概略構造について説明する。なお、図１９はこのトランジスタの平面構造を模式的に示す平面図、図２０〜図２３はこのトランジスタを構成する各レイヤー（層）の平面構造を模式的に示す平面図、図２４は図１９のＡ−Ａ’線に沿った断面図である。また、これら各図において、同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【０００３】
同図１９に示すように、このトランジスタが形成される半導体基板には、素子領域ＥＡが設けられている。この素子領域ＥＡは、格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが割り当てられている。図２０は、このレイヤー（層）を示すものである。
【０００４】
そして、このレイヤー（層）の上には、図２１に示すレイヤー（層）が積層される。すなわち、上記ソースセルＳＣおよびドレインセルＤＣにそれぞれ形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されるとともに、それらチャネルの上に、ゲート絶縁層を介して多結晶シリコンからなるゲート電極層ＰＧが形成されて各々ゲートを構成している。またここで、当該ゲート電極層ＰＧには、例えばフォトリソグラフィにより、開口部ＯＰｓおよびＯＰｄがパターン形成されている。
【０００５】
さらに、このレイヤー（層）の上には、図２２に示すようなレイヤー（層）が積層される。すなわち、上記ソース拡散層およびドレイン拡散層の上には、これら２種の拡散層について、それぞれ上記素子領域ＥＡ内に斜めに並ぶ同種の拡散層を電気的に並列接続する態様で、例えばアルミニウムからなるストライプ形状の第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１が交互に並設されている。そして、これら第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１は、それぞれ上記ゲート電極層ＰＧに形成された開口部ＯＰｓおよびＯＰｄを通じて上記ソース拡散層およびドレイン拡散層とのコンタクトＣＴｓ１およびＣＴｄ１を形成している。また、上記素子領域ＥＡの外周には、上記ゲート電極層ＰＧよりも小さな電気抵抗率をもつ例えばアルミニウム等の金属材料からなるゲート配線ＥＧが形成されている。このゲート配線ＥＧは、当該ゲート配線ＥＧと一体に形成されたリード線ＬＧを有し、上記素子領域ＥＡの外周にて上記ゲート電極層ＰＧとのコンタクトＣＴｇを形成している。さらに、上記素子領域ＥＡの両脇には、上層配線の電流容量を高めるべく、ソース配線ＥＳ１ａおよびドレイン配線ＥＤ１ａが設けられている。
【０００６】
またさらに、このレイヤー（層）の上には、図２３に示すようなレイヤー（層）が積層される。すなわち、上記交互に並設される第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１のそれぞれを束ねる態様で、櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２が形成されている。詳しくは、これら配線のうち、第２のソース配線ＥＳ２は、上記並設される第１のソース配線ＥＳ１のそれぞれとコンタクトＣＴｓ２を形成している。また一方、第２のドレイン配線ＥＤ２は、上記並設される第１のドレイン配線ＥＤ１のそれぞれとコンタクトＣＴｄ２を形成している。また、これら第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２は、それぞれの下層に形成された上記ソース配線ＥＳ１ａおよびドレイン配線ＥＤ１ａとコンタクトＣＴｓ２ａおよびＣＴｄ２ａを形成しており、これによって、配線の電流容量が高められている。また、これら配線ＥＳ２およびＥＤ２には、図１９に示すように、ワイヤボンディング用の電極パッドＰＳおよびＰＤがそれぞれ設けられている。
【０００７】
また、図２４に示すように、このトランジスタは、基本的には、例えばＰ型の半導体層（Ｐ−ｓｕｂ）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。
【０００８】
そして、上記半導体層１４内には、該半導体層１４よりも高濃度なＮ型のドリフト拡散層２１、該ドリフト拡散層２１よりも高濃度なＮ型のドレイン拡散層２２、Ｐ型のチャネル拡散層２３、上記ドレイン拡散層２２と同程度の濃度をもったＮ型のソース拡散層２４、および上記チャネル拡散層２３よりも高濃度なＰ型のＰ+拡散層２５が形成されている。このうち、上記ドレイン拡散層２２は、上記ドリフト拡散層２１によって囲繞されるかたちで、上記ドレインセルＤＣに相当する部位に形成されている。また、上記ソース拡散層２４は、上記チャネル拡散層２３によって囲繞されるかたちで、上記ソースセルＳＣに相当する部位に形成されている。こうして、ドレイン拡散層２２とソース拡散層２４との間には、上記チャネル拡散層２３からなるチャネルが形成されることとなる。また、上記Ｐ+拡散層２５は、このチャネル拡散層２３の電位をとるためのものであり、これによって、上記ドレイン拡散層２２およびチャネル拡散層２３、並びにソース拡散層２４による寄生トランジスタの動作抑制が図られている。
【０００９】
また、上記基板の表面には、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜３１が形成されている。また、ドレイン拡散層２２とソース拡散層２４との間に形成された上記チャネルの上には、ゲート絶縁層３２を介して上記ゲート電極層ＰＧが形成されるとともに、さらに該ゲート電極層ＰＧを覆ってこれを他の配線（電極）と絶縁する層間絶縁膜４０が形成される。そして、この層間絶縁膜４０に形成されたコンタクトホールを埋め込むかたちで成膜した電極材料を適宜パターニングすることによって、上記第１のソース配線ＥＳ１、第１のドレイン配線ＥＤ１、並びにゲート配線ＥＧが形成される。これら配線は、第１のソース配線ＥＳ１がソース拡散層２４およびＰ+拡散層２５と、第１のドレイン配線ＥＤ１が上記ドレイン拡散層２２と、そしてゲート配線ＥＧが上記ゲート電極層ＰＧとそれぞれコンタクトＣＴｓ１およびＣＴｄ１およびＣＴｇを形成している。
【００１０】
また、これら配線の上には、これら各配線を他の電極（配線）と絶縁する層間絶縁膜５０が形成されるとともに、さらに、この上に成膜された電極材料が適宜パターニングされることによって、上記櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２が形成されている。そして、この上には、これら配線ＥＳ２およびＥＤ２を覆うパッシベーション膜６０が設けられている。
【００１１】
ここで、上記トランジスタにおいては、第１のソース配線ＥＳ１および第２のソース配線ＥＳ２や第１のドレイン配線ＥＤ１および第２のドレイン配線ＥＤ２を通じて、上記ソース拡散層２４とドレイン拡散層２２との間に電流が供給される。また、上記ゲート配線ＥＧに設けられたリード線ＬＧが例えばゲート駆動回路と電気的に接続されて、このゲート駆動回路から上記素子領域ＥＡ内の各ゲートに対して駆動電圧（電圧信号）が印加される。そして、この駆動電圧（電圧信号）に応じて、上記ソース拡散層２４とドレイン拡散層２２との間に流れる電流が制御されることとなる。
【００１２】
このように、上記トランジスタによれば、車載用複合集積回路（ＩＣ）等に採用して好適なパワーＭＯＳトランジスタが実現される。しかし近年、より大きな電流を制御することのできるパワーＭＯＳトランジスタが要求されるようになってきており、例えば「１０Ａ（アンペア）」以上の電流制御が要求される車載システム等もでてきている。そこで、この要求に応えるべく、上記素子領域ＥＡ内に配置する各セルＳＣおよびＤＣの数を増やすことによって、大電流の制御を可能したトランジスタが提案されている。
【００１３】
ところが、このようなトランジスタでは、セル数の増加に伴って上記素子領域ＥＡの面積も自ずと大きく（例えば「１０ｍｍ2」程度）なるため、サージ耐量の低下が避けられないものとなる。詳しくは、上記トランジスタにおいては、ゲート電極層ＰＧが、上記素子領域ＥＡの外周にてゲート配線ＥＧとのコンタクトＣＴｇを形成している。ここで、このゲート電極層ＰＧの材料である多結晶シリコンが、アルミニウム等の金属材料と比較してシート抵抗の高い材料であることは前述した通りである。このため、こうしたトランジスタに対して、例えばＥＳＤ（静電気放電）等によるサージが印加され、このサージによって上記素子領域ＥＡ内の各ゲートが充電される際には、上記素子領域ＥＡの外周付近に位置するゲートの充電が最も早く、それよりも内部に位置するものほど遅くなるといった充電ばらつき（アンバランス）が生じるようになる。そしてこれにより、上記素子領域ＥＡの外周付近に偏ってサージ電流が流れるようになり、そこが集中して破壊され、ひいては上述のサージ耐量の低下につながっていた。
【００１４】
そこで従来、例えば特許文献２に記載されているように、上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクトＣＴｇを、上記ソースセルＳＣとドレインセルＤＣとの間に配置するようにしたトランジスタが提案されている。
【特許文献１】特許第３２５５１４７号公報
【特許文献２】特開平４−１０９６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
このようなトランジスタによれば、上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクトＣＴｇをソースセルＳＣとドレインセルＤＣとの間にも配置することで、上記素子領域ＥＡ内の各ゲートについての充電ばらつき（アンバランス）が緩和されるようになり、上述したサージ耐量の低下については確かにこれを抑制することができるようになる。しかし、こうした構造によると、予め決められたセルレイアウトに合わせてゲート配線のレイアウトを決めることにより、上記ゲート配線ＥＧが設けられる場所は自ずと制限され、同ゲート配線ＥＧにかかる設計の自由度が低下するようにもなる。また、他の配線との干渉を避けるがために、当該ゲート配線ＥＧの線幅を十分確保できなくなるようなことがあると、その部分の抵抗が上昇するようにもなり、ひいてはエレクトロマイグレーションなどの発生も懸念されるようになる。なおここでは、上記ゲート電極層ＰＧの材料として多結晶シリコンを、また上記ゲート配線ＥＧの材料として金属材料を採用したトランジスタについて言及した。しかし、こうしたトランジスタに限らず、ソース・ドレイン間のチャネルの上にゲート絶縁層を介して形成されるゲート電極層と、該ゲート電極層よりも小さな電気抵抗率をもって同ゲート電極層に電気的に接続されるゲート配線とを備えるトランジスタにあっては、こうした実情も概ね共通したものとなっている。
【００１６】
この発明は、上記実情に鑑みてなされたものであり、ソース拡散層とドレイン拡散層とが交互に形成される素子領域を大面積化する場合であれ、ゲート配線にかかる設計に関して自由度の高い構造を有し、同領域内の各ゲートの充電ばらつきに起因するサージ耐量の低下についてもこれを抑制することのできるトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１７】
こうした目的を達成するため、請求項１に記載のトランジスタでは、半導体基板中の素子領域にソース拡散層とドレイン拡散層とが交互に形成されるとともに、それら交互に形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されて且つ、それらチャネルの上にゲート絶縁層を介してゲート電極層が形成されて各々ゲートを構成し、前記素子領域内の各ソース拡散層を電気的に並列接続するソース配線と前記素子領域内の各ドレイン拡散層を電気的に並列接続するドレイン配線とを通じてそれら並列接続されるソース拡散層とドレイン拡散層との間に電流が供給されるとともに、前記ゲート電極層よりも小さな電気抵抗率をもって同ゲート電極層に電気的に接続されるゲート配線を通じて前記素子領域内の各ゲートに駆動電圧が印加されることによって、前記ソース拡散層と前記ドレイン拡散層との間に流れる電流を制御するトランジスタとして、前記素子領域の内側に、前記ソース拡散層および前記ドレイン拡散層の他にそれらソース拡散層およびドレイン拡散層のいずれも形成されない領域を、前記ソース拡散層と前記ドレイン拡散層との複数の対が交互に形成されてなる領域をさらに複数のグループに区画する態様で設け、該ソース拡散層およびドレイン拡散層のいずれも形成されない領域の上に、前記ゲート電極層と前記ゲート配線とのコンタクトを設ける構造とする。
【００１８】
上記素子領域の内側にこうした領域を設ける構造によれば、同領域に形成される相当数のコンタクト（ゲート電極層とゲート配線とのコンタクト）を通じて、前述した素子領域内に形成された各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下は抑制されるようになる。しかも、上記素子領域内に積極的にこのような領域を設けることによって、上記素子領域を大面積化する場合であれ、前述したゲート配線にかかる設計の自由度低下についてもこれが自ずと解消されるようになる。すなわち、同構造を有するトランジスタによれば、ソース拡散層とドレイン拡散層とが交互に形成される素子領域を大面積化する場合であれ、ゲート配線にかかる設計に関する自由度の高い構造をもって、素子領域内に形成された各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを好適に抑制することができるようになる。
【００１９】
またここで、前記ソース配線および前記ドレイン配線を、それぞれ前記ゲート電極層に
設けられた開口部を通じて前記ソース拡散層および前記ドレイン拡散層とのコンタクトを形成するものとする場合には、請求項２に記載の発明によるように、前記ゲート電極層の前記ゲート配線とのコンタクト領域が形成された部位には、前記開口部が形成されていない構造とすることが有効である。こうすることで、当該ゲート電極層に、前記ゲート配線とのコンタクトを形成するための領域を確実に確保することができるようになる。
【００２０】
また、これらの構造において、前記ゲート配線についてはこれを、請求項３に記載の発明によるように、前記ソース拡散層と前記ドレイン拡散層との複数の対が交互に形成されてなる領域をさらに複数のグループに区画する態様で設けられている前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域に対応する態様でパターン形成されたものとすることで、前記素子領域の効率的な利用を図ることも可能になる。詳しくは、前記ソース拡散層や前記ドレイン拡散層をトランジスタ動作させるためには、それら拡散層に対して前記ソース配線あるいは前記ドレイン配線を設ける必要がある。そこで、上記構造のように、前記ゲート配線を、前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域に対応する態様でパターン形成されたものとすれば、上記各拡散層が形成される領域には、それら拡散層に対する上記各配線を設けるための領域を確実に確保することができるようになる。
【００２１】
また、上記請求項１〜３のいずれか一項に記載のトランジスタに関しては、請求項４に記載の発明によるように、前記素子領域が前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域によって格子状に区画されて且つ、それら格子状に区画された各領域に、同格子の縦列および横列についてそれぞれ交互に、前記ソース拡散層が形成されるソースセルと前記ドレイン拡散層が形成されるドレインセルとが割り当てられた構造に適用して特に有効である。
【００２２】
そしてこの場合には、請求項５に記載の発明によるように、前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域が、前記ソース拡散層および前記ドレイン拡散層のいずれの拡散層も形成されないセルであるダミーセルによって形成されることで、前記素子領域においてその上層のゲート電極層やゲート配線にかかる設計の自由度のさらなる向上も図られるようになる。
【００２３】
また、上記請求項１〜５のいずれか一項に記載のトランジスタにおいて、素子領域内に形成された各ゲートについての前述した充電ばらつき（アンバランス）をより確実に抑制するためには、請求項６に記載の発明によるように、前記ゲート電極層と前記ゲート配線との前記コンタクトが前記素子領域の全域にわたって均等に配置される構造とすることが特に有効である。
【００２４】
また、上記請求項１〜６のいずれか一項に記載のトランジスタに関しては、請求項７に記載の発明によるように、前記素子領域に、前記ゲート電極層と前記ゲート配線との前記コンタクトが対称に配置される領域を少なくとも１組設けることで、それら対称にコンタクトが配置された各領域について、前述したゲートの充電ばらつき（アンバランス）をより的確に抑制することができる。
【００２５】
また、上記請求項１〜７のいずれか一項に記載の発明に関しては、請求項８に記載の発明によるように、前記ソース拡散層およびドレイン拡散層のいずれも形成されない領域に、ＬＯＣＯＳ構造のフィールド酸化膜を設ける構造とすることで、例えばＥＳＤ（静電気放電）等によるサージに起因するゲート絶縁膜（ゲート絶縁層）破壊についても、その防止あるいは抑制が容易且つ好適に図られるようになる。
【００２６】
また、上記請求項１〜８のいずれか一項に記載のトランジスタにおいて、前記ゲート電極層の材料として多結晶シリコンを採用する場合には、請求項９に記載の発明によるように、前記ゲート配線の材料として、該多結晶シリコンよりも電気抵抗率の小さい金属材料を用いることが有効である。
【００２７】
先の図１９に例示したトランジスタにもみられるように、半導体装置の分野において上記ゲート電極層の材料としては、通常、
（イ）高温プロセスに耐えることができる。
（ロ）ゲート絶縁膜（酸化シリコン）との相性が良い。
（ハ）セルフアラインで形成することができるため、アライメントずれを容易に抑えることができる。
等々の利点から多結晶シリコンが用いられる。このような場合には、上記構造のように、該多結晶シリコンよりも電気抵抗率の小さい例えばアルミニウムや銅等の金属材料を上記ゲート配線の材料として採用することで、トランジスタとしての上記構造の実現も容易となる。
【００２８】
また、上記請求項１〜９のいずれか一項に記載のトランジスタにおいて、前記ソース配線および前記ドレイン配線および前記ゲート配線についてはこれを、請求項１０に記載の発明によるように、同一の材料からなるものとすることで、これら配線については、これらの配線材料を成膜した後、適宜パターニングすることによって、同時に形成することができるようになり、その形成がより容易となる。なお、上記ソース配線およびドレイン配線が２層以上の構造をとる場合には、少なくとも第１（下層）のソース配線および第１（下層）のドレイン配線が上記ゲート配線と同一の材料からなることで、上記効果を得ることができる。
【００２９】
さらに、上記請求項１〜１０のいずれか一項に記載のトランジスタに関しては、請求項１１に記載の発明によるように、当該トランジスタのゲート・ドレイン間もしくはゲート・ソース間に、ツェナーダイオードおよびコンデンサおよびＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよびバイポーラトランジスタの少なくとも１つからなるサージ用保護素子が配設される構造とすることが望ましい。こうした構造によれば、ドレイン端子もしくはソース端子に印加されたサージ電流の一部が、当該サージ用保護素子を経由してゲート端子に流れるようになる。すなわち、サージ印加時に当該トランジスタをＭＯＳ動作させることができるようになり、ひいては当該トランジスタのサージ耐性のさらなる強化が図られるようになる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施の形態）
図１〜８に、この発明にかかるトランジスタについてその第１の実施の形態を示す。
この実施の形態にかかるトランジスタも、先の図１９に例示したトランジスタと同様、半導体基板中の素子領域に交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。ただし、この実施の形態のトランジスタでは、素子領域内の各セルやゲート配線等を図３に示すような構造とすることによって、前述のゲート配線にかかる設計の自由度低下を解消しつつ、素子領域内に形成された各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを抑制するようにしている。
【００３１】
はじめに、図１を参照して、この実施の形態にかかるトランジスタ、より詳しくは横型拡散ＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが適用される回路の一例についてごく簡単に説明する。
【００３２】
同図１に示されるように、この回路は、基本的には、ツェナーダイオードＴＤ１およびＴＤ２、バイポーラトランジスタＴＲ、並びに当該横型拡散ＭＯＳトランジスタ１００を有して構成されている。ここで、当該横型拡散ＭＯＳトランジスタ１００は、ソース端子が接地されるとともに、ゲート端子とドレイン端子との間に、上記ツェナーダイオードＴＤ１およびＴＤ２、並びにバイポーラトランジスタＴＲからなるサージ用保護素子を有している。このようなサージ用保護素子をドレイン・ゲート間に配設することによって、ドレイン端子に印加されたサージ電流の一部が、当該サージ用保護素子を経由してゲート端子に流れるようになる。すなわち、サージ印加時に当該トランジスタをＭＯＳ動作させることができるようになり、ひいては当該トランジスタのサージ耐性が高められることとなる。
【００３３】
次に、図２を参照して、この実施の形態にかかるトランジスタのセルレイアウトについて説明する。
同図２に示すように、このトランジスタにおいても、素子領域ＥＡは、格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが割り当てられる。ただし、この実施の形態にかかるトランジスタでは、上記素子領域ＥＡの内側に、ソース拡散層およびドレイン拡散層のいずれも形成されない領域ＣＡを、上記ゲート電極層とゲート配線とのコンタクト領域として設けるようにしている。なお、この図２に示されている上記素子領域ＥＡの格子状に区画された各領域は、「斜線ハッチング」で示されている領域が上記コンタクト領域ＣＡに、「点ハッチング」で示されている領域が上記ソースセルＳＣに、そしてハッチングの無い領域が上記ドレインセルＤＣにそれぞれ相当する。
【００３４】
以下、図３〜８を参照して、この実施の形態にかかるトランジスタの構造について詳述する。なお、図３はこのトランジスタの平面構造を模式的に示す平面図である。また、図４〜図７は、このトランジスタを構成する各レイヤー（層）の平面構造を模式的に示す平面図であり、図３中に２点鎖線で示す領域Ａ１を拡大して示している。また、図８（ａ）は図３のＢ−Ｂ’線近傍を拡大して示す平面図、図８（ｂ）は図３のＢ−Ｂ’線に沿った断面図である。そして、これら各図において、同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【００３５】
図３に示すように、この実施の形態にかかるトランジスタにおいて、当該トランジスタが形成される半導体基板には、先の図２に示したレイアウトの素子領域ＥＡが設けられている。図４は、このレイヤー（層）を示すものである。
【００３６】
そして、このレイヤー（層）の上には、図５に示すようなレイヤー（層）が積層される。すなわち、上記ソースセルＳＣおよびドレインセルＤＣにそれぞれ形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されるとともに、それらチャネルの上に、ゲート絶縁層を介して多結晶シリコンからなるゲート電極層ＰＧが形成されて各々ゲートを構成している。またここで、当該ゲート電極層ＰＧには、例えばフォトリソグラフィにより、開口部ＯＰｓおよびＯＰｄがパターン形成されている。さらに、当該ゲート電極層ＰＧにおいて、上記素子領域ＥＡの内側に設けられたコンタクト領域ＣＡに相当する部位には、それら開口部ＯＰｓおよびＯＰｄが形成されることなく、上層のゲート配線とのコンタクトＣＴｇを形成するための領域が確保されている。こうすることで、当該ゲート電極層ＰＧに、ゲート配線とのコンタクトＣＴｇを形成するための領域を確実に確保するようにしている。なお、上記ゲート電極層ＰＧの材料として用いる多結晶シリコンは、シリサイド化されたものであっても、また高濃度ドーピングによるものであってもよい。
【００３７】
さらに、このレイヤー（層）の上には、図６に示すようなレイヤー（層）が積層される。すなわち、上記ソース拡散層およびドレイン拡散層の上には、それら２種の拡散層について、それぞれ上記素子領域ＥＡ内に斜めに並ぶ同種の拡散層を電気的に並列接続する態様で、例えばアルミニウムからなるストライプ形状の第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１が交互に並設されている。そして、これら第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１は、それぞれ上記ゲート電極層ＰＧに形成された開口部ＯＰｓおよびＯＰｄを通じて上記ソース拡散層およびドレイン拡散層とのコンタクトＣＴｓ１およびＣＴｄ１を形成している。また、上記素子領域ＥＡの外周および上記コンタクト領域ＣＡに相当する部位には、上記ゲート電極層ＰＧよりも小さな電気抵抗率をもつ例えばアルミニウムからなるゲート配線ＥＧが形成されている。このゲート配線ＥＧは、上記コンタクト領域ＣＡに対応する態様でパターン形成されるとともに、当該ゲート配線ＥＧと一体に形成されたリード線ＬＧ（図３）を有し、上記素子領域ＥＡの外周および上記コンタクト領域ＣＡにて上記ゲート電極層ＰＧとのコンタクトＣＴｇを形成している。また、先の図３では図示を割愛しているが、この図６に見られるように、このコンタクトＣＴｇは、素子領域ＥＡの全域にわたって略均等に配置されるとともに、図３中の上下および左右の中心線について線対称な配置を有している。また、同コンタクトＣＴｇの配置を周期的なパターンにすることによって、その形成をより容易にもしている。そして、こうした態様で同コンタクトＣＴｇが配置されることによって、上記素子領域ＥＡ内に形成された各ゲートについての前述した充電ばらつき（アンバランス）がより確実に且つ的確に抑制されるようになる。さらに、上記素子領域ＥＡの両脇には、上層配線の電流容量を高めるべくソース配線ＥＳ１ａ（図３）およびドレイン配線ＥＤ１ａ（図３）が設けられている。
【００３８】
またさらに、このレイヤー（層）の上には、図７に示すようなレイヤー（層）が積層される。すなわち、上記交互に並設される第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１のそれぞれを束ねる態様で、櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２が形成されている。詳しくは、これら配線のうち、第２のソース配線ＥＳ２は、上記並設される第１のソース配線ＥＳ１のそれぞれとコンタクトＣＴｓ２を形成している。また一方、第２のドレイン配線ＥＤ２は、上記並設される第１のドレイン配線ＥＤ１のそれぞれとコンタクトＣＴｄ２を形成している。また、これら第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２は、図３に示すように、それぞれの下層に形成された上記ソース配線ＥＳ１ａおよびドレイン配線ＥＤ１ａとコンタクトを形成しており、これによって、配線の電流容量が高められている。また、これら配線ＥＳ２およびＥＤ２には、ワイヤボンディング用の電極パッドＰＳおよびＰＤがそれぞれ設けられている。
【００３９】
また、図８（ｂ）に示すように、このトランジスタも、基本的には、例えばＰ型の半導体層（Ｐ−ｓｕｂ）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。すなわち、先の図１９に例示したトランジスタにおいても同様であるが、通常のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を利用しての加工が可能な構造となっている。なお、これら半導体層１１および１３および１４の材料としては、例えばシリコン（Ｓｉ）やＳｉＣ、ＧａＡｓ等が用いられる。また、各半導体層の不純物濃度は、半導体層（埋込み層）１３が例えば「１×１０19ｃｍ-3」程度、半導体層（エピタキシャル層）１４が例えば「１×１０15ｃｍ-3」程度とされる。そして、半導体層（埋込み層）１３の形成には、例えばアンチモン（Ｓｂ）等の導電型不純物が用いられる。
【００４０】
また、上記半導体層１４の中には、該半導体層１４よりも高濃度なＮ型のドリフト拡散層２１、該ドリフト拡散層２１よりも高濃度なＮ型のドレイン拡散層２２、Ｐ型のチャネル拡散層２３、上記ドレイン拡散層２２と同程度の濃度をもったＮ型のソース拡散層２４、および上記チャネル拡散層２３よりも高濃度なＰ型のＰ+拡散層２５が形成されている。このうち、上記ドレイン拡散層２２は、上記ドリフト拡散層２１によって囲繞されるかたちで、上記ドレインセルＤＣに相当する部位に形成されている。また、上記ソース拡散層２４は、上記チャネル拡散層２３によって囲繞されるかたちで、上記ソースセルＳＣに相当する部位に形成されている。こうして、ドレイン拡散層２２とソース拡散層２４との間には、上記チャネル拡散層２３からなるチャネルが形成されることとなる。また、上記Ｐ+拡散層２５は、このチャネル拡散層２３の電位をとるためのものであり、これによって、上記ドレイン拡散層２２およびチャネル拡散層２３、並びにソース拡散層２４による寄生トランジスタの動作抑制が図られている。なお、上記ドリフト拡散層２１の不純物濃度は、例えば「１×１０17ｃｍ-3」程度とされる。
【００４１】
また、上記基板の表面には、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造をとるフィールド酸化膜３１が形成されている。そして、上記コンタクト領域ＣＡにおいては、このフィールド酸化膜３１が形成されていることによって、サージによるゲート絶縁膜（ゲート絶縁層）の破壊防止が図られている。また、ドレイン拡散層２２とソース拡散層２４との間に形成された上記チャネルの上には、ゲート絶縁層３２を介して上記ゲート電極層ＰＧが形成されるとともに、さらに該ゲート電極層ＰＧを覆ってこれを他の配線（電極）と絶縁する例えばＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等からなる層間絶縁膜４０が形成される。そして、この層間絶縁膜４０に形成されたコンタクトホールを埋め込むかたちで成膜した電極材料（アルミニウム）を適宜パターニングすることによって、上記第１のソース配線ＥＳ１、第１のドレイン配線ＥＤ１、並びにゲート配線ＥＧが同時に形成される。これら配線は、第１のソース配線ＥＳ１がソース拡散層２４およびＰ+拡散層２５と、第１のドレイン配線ＥＤ１が上記ドレイン拡散層２２と、そしてゲート配線ＥＧが上記ゲート電極層ＰＧとそれぞれコンタクトＣＴｓ１およびＣＴｄ１およびＣＴｇを形成している。このうち、コンタクトＣＴｇが、上記コンタクト領域ＣＡに相当する部位に形成されていることは前述した通りである。
【００４２】
また、これら配線の上には、これら各配線を他の電極（配線）と絶縁する例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）等からなる層間絶縁膜５０が形成されている。そして、この上に成膜された電極材料が適宜パターニングされることによって、上記櫛歯形状の第２のソース配線ＥＳ２、並びに第２のドレイン配線ＥＤ２（図３）が形成されている。また、さらにこの上には、これら配線ＥＳ２およびＥＤ２を覆う態様で、例えば窒化シリコン（ＳｉＮ）等からなるパッシベーション膜６０が設けられている。
【００４３】
ここで、上記トランジスタにおいても、第１のソース配線ＥＳ１および第２のソース配線ＥＳ２や第１のドレイン配線ＥＤ１および第２のドレイン配線ＥＤ２を通じて、上記ソース拡散層２４とドレイン拡散層２２との間に電流が供給される。また、上記ゲート配線ＥＧに設けられたリード線ＬＧには例えばゲート駆動回路が電気的に接続されて、このゲート駆動回路から上記素子領域ＥＡ内の各ゲートに対して駆動電圧（電圧信号）が印加される。そして、この駆動電圧（電圧信号）に応じて、上記ソース拡散層２４とドレイン拡散層２２との間に流れる電流が制御されることとなる。
【００４４】
また、こうしたトランジスタにおいて、ゲートの充電時間は、ゲート入力容量「Ｃｉｓｓ」と、ゲート電極層の実効シート抵抗「ρ／ｒ」と、トランジスタ島の面積「Ｓ」との積によって決まる。また一方、サージの立ち上がり時間「ｔ」は、サージが印加されるワイヤーハーネスの寄生インダクタンス「Ｌ」と、サージ印加時の放電抵抗「Ｒ」との積によって決まる。そこで、この実施の形態にかかるトランジスタにおいては、先の図３に示される９つに分割された各トランジスタ島に関する上記各要素を、充電時間の時定数「τ（＝Ｓ×Ｃｉｓｓ×ρ／ｒ）」がサージの立ち上がり時間「ｔ（＝２×Ｌ／Ｒ）」よりも小さくなるように、すなわち「Ｓ×Ｃｉｓｓ×ρ／ｒ  ＜  ２×Ｌ／Ｒ」となるように設定するようにしている。なお、「Ｓ」はトランジスタ島の面積、「Ｃｉｓｓ」は当該トランジスタの単位面積あたりのゲート入力容量、「ρ」はゲート電極層ＰＧのシート抵抗、「ｒ」はユニットセルに占めるゲート電極層ＰＧの面積占有率（ゲート電極層ＰＧの面積／トランジスタ島の面積）に相当する。また、上記「Ｌ」は、ハーネス長によって変化する。例えば、ハーネス長が「数十ｃｍ〜１ｍ」であれば、これに対応する「Ｌ」は概ね「０．１〜１μＨ」となる。また、上記「Ｒ」は、静電気試験の試験条件として規定されるものである。
【００４５】
このような関係を満足するように上記セルレイアウト（図２）を決めることにより、素子領域ＥＡ内の各ゲートは、例えばＥＳＤ（静電気放電）等によるサージの立ち上がりよりも早く充電されるようになる。このため、こうしたレイアウト設計をすることで、前述したようなトランジスタの一部に偏ってサージ電流が流れることによる局所的な破損、ひいてはサージ耐量の低下は抑制されるようになる。
【００４６】
以上説明したように、この実施の形態にかかるトランジスタによれば、以下のような優れた効果が得られるようになる。
（１）上記ソース拡散層２４とドレイン拡散層２２とが交互に形成される素子領域ＥＡの内側に、それらソース拡散層２４およびドレイン拡散層２２のいずれも形成されない領域ＣＡを、上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域として設けるようにした。こうした構造によれば、同コンタクト領域ＣＡに形成されるゲート電極層ＰＧとゲート配線ＥＧとのコンタクトＣＴｇを通じて、前述した素子領域内に形成された各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下は抑制されるようになる。しかも、上記素子領域ＥＡ内に積極的にこのような領域ＣＡを設けることによって、素子領域ＥＡを大面積化する場合であれ、前述したゲート配線にかかる設計の自由度低下についても、これが自ずと解消されるようになる。
【００４７】
（２）また、サージ耐性を強化することによって、トランジスタとしての歩留りも向上し、ひいては低コスト化や省エネルギー化が図られるようにもなる。
（３）上記ゲート電極層ＰＧにおいて、素子領域ＥＡの内側に設けられたゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域ＣＡに相当する部位には、上記開口部ＯＰｓおよびＯＰｄを形成することなく、ゲート配線ＥＧとのコンタクトＣＴｇを形成するための領域を確保するようにした。こうすることで、当該ゲート電極層ＰＧに、ゲート配線ＥＧとのコンタクトＣＴｇを形成するための領域を確実に確保することができるようになる。
【００４８】
（４）上記ゲート配線ＥＧについてはこれを、素子領域ＥＡの内側に設けられたゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域ＣＡに対応する態様でパターン形成されたものとすることで、素子領域ＥＡの効率的な利用を図ることも可能になる。
【００４９】
（５）上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクトＣＴｇが素子領域ＥＡの全域にわたって略均等に配置される構造とした。これにより、素子領域ＥＡ内に形成された各ゲートについての前述した充電ばらつき（アンバランス）がより確実に抑制されるようになる。
【００５０】
（６）同素子領域ＥＡに、ゲート電極層ＰＧとゲート配線ＥＧとのコンタクトＣＴｇが対称に配置された領域を設けることで、それらコンタクトＣＴｇが対称に配置された各領域について、前述したゲートの充電ばらつき（アンバランス）をより的確に抑制することができる。
【００５１】
（７）また、同コンタクトＣＴｇの配置を周期的なパターンにすることで、その形成がより容易になる。
（８）素子領域ＥＡの内側に設けられたゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域ＣＡに、ＬＯＣＯＳ構造のフィールド酸化膜３１を設ける構造とした。これにより、例えばＥＳＤ（静電気放電）等によるサージに起因するゲート絶縁膜（ゲート絶縁層）破壊についても、その防止あるいは抑制が容易且つ好適に図られるようになる。
【００５２】
（９）上記ゲート電極層ＰＧの材料として多結晶シリコンを採用し、上記ゲート配線ＥＧの材料として、該多結晶シリコンよりも電気抵抗率の小さいアルミニウムを用いるようにした。こうした材料を採用することで、トランジスタとしての上記構造の実現も容易となる。
【００５３】
（１０）上記第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１およびゲート配線ＥＧについてはこれを、同一の材料（ここではアルミニウム）からなるものとすることで、これら配線については、これらの配線材料を成膜した後、適宜パターニングすることによって、同時に形成することができるようになり、その形成がより容易となる。
【００５４】
（１１）当該トランジスタのドレイン・ゲート間に、ツェナーダイオードＴＤ１およびＴＤ２、並びにバイポーラトランジスタＴＲからなるサージ用保護素子を配設するようにした。これにより、サージ印加時に当該トランジスタをＭＯＳ動作させることができるようになり、ひいては当該トランジスタのサージ耐性が高められることとなる。
【００５５】
（第２の実施の形態）
図９〜１５に、この発明にかかるトランジスタについてその第２の実施の形態を示す。この実施の形態にかかるトランジスタも、先の第１の実施の形態のトランジスタと同様、半導体基板中の素子領域に交互に形成されたソース拡散層とドレイン拡散層との間にそれぞれ形成された各ゲートに駆動電圧が印加されることによって、それらソース拡散層とドレイン拡散層との間に流れる電流を制御するものである。また、この実施の形態のトランジスタも、例えば先の図１に示したような回路等に適用される。ただし、この実施の形態のトランジスタでは、素子領域内の各セルやゲート配線等を図１０に示すような構造とすることによって、前述のゲート配線にかかる設計の自由度低下を解消しつつ、素子領域内に形成された各ゲートの充電ばらつき（アンバランス）に起因するサージ耐量の低下についてもこれを抑制するようにしている。
【００５６】
まず、図９を参照して、この実施の形態にかかるトランジスタのセルレイアウトについて説明する。
同図９に示すように、このトランジスタにおいても、素子領域ＥＡは、格子状に区画されるとともに、それら格子状に区画された各領域には、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが割り当てられる。ただし、この実施の形態にかかるトランジスタにおいては、上記素子領域ＥＡの格子状に区画された領域に、前述のゲート電極層とゲート配線とのコンタクト領域として、ソース拡散層およびドレイン拡散層のいずれも形成されないダミーセルＦＣを選択的に設けるようにしている。なお、この図９に示されている上記素子領域ＥＡの格子状に区画された各領域は、「斜線ハッチング」で示されている領域が上記ダミーセルＦＣに、「点ハッチング」で示されている領域が上記ソースセルＳＣに、そしてハッチングの無い領域が上記ドレインセルＤＣにそれぞれ相当する。
【００５７】
以下、図１０〜１５を参照して、この実施の形態にかかるトランジスタの構造について詳述する。なお、図１０はこのトランジスタの平面構造を模式的に示す平面図である。また、図１１〜図１４は、このトランジスタを構成する各レイヤー（層）の平面構造を模式的に示す平面図であり、図１０中に２点鎖線で示す領域Ａ２を拡大して示している。また、図１５（ａ）は図１０のＢ−Ｂ’線近傍を拡大して示す平面図、図１５（ｂ）は図１０のＢ−Ｂ’線に沿った断面図である。そして、これら各図において、同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【００５８】
図１０に示すように、この実施の形態にかかるトランジスタにおいて、当該トランジスタが形成される半導体基板には、先の図９に示したレイアウトの素子領域ＥＡが設けられている。図１１は、このレイヤー（層）を示すものである。
【００５９】
そして、このレイヤー（層）の上には、図１２に示すようなレイヤー（層）が積層される。すなわち、上記ソースセルＳＣおよびドレインセルＤＣにそれぞれ形成されたソース拡散層とドレイン拡散層との間にはそれぞれチャネルが形成されるとともに、それらチャネルの上に、ゲート絶縁層を介して多結晶シリコンからなるゲート電極層ＰＧが形成されて各々ゲートを構成している。またここで、当該ゲート電極層ＰＧには、例えばフォトリソグラフィにより、開口部ＯＰｓおよびＯＰｄがパターン形成されている。さらに、当該ゲート電極層ＰＧにおいて、上記素子領域ＥＡの内側に設けられたダミーセルＦＣに相当する部位には、それら開口部ＯＰｓおよびＯＰｄが形成されることなく、上層のゲート配線とのコンタクトＣＴｇを形成するための領域が確保されている。こうすることで、当該ゲート電極層ＰＧに、ゲート配線とのコンタクトＣＴｇを形成するための領域を確実に確保するようにしている。なお、上記ゲート電極層ＰＧの材料として用いる多結晶シリコンは、シリサイド化されたものであっても、また高濃度ドーピングによるものであってもよい。
【００６０】
さらに、このレイヤー（層）の上には、図１３に示すようなレイヤー（層）が積層される。すなわち、上記ソース拡散層およびドレイン拡散層の上には、それら２種の拡散層についてそれぞれ上記素子領域ＥＡ内に斜めに並ぶ同種の拡散層を電気的に並列接続する態様で、例えばアルミニウムからなるストライプ形状の第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１が交互に並設されている。そして、これら第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１は、それぞれ上記ゲート電極層ＰＧに形成された開口部ＯＰｓおよびＯＰｄを通じて上記ソース拡散層およびドレイン拡散層とのコンタクトＣＴｓ１およびＣＴｄ１を形成している。また、上記素子領域ＥＡの外周および上記ダミーセルＦＣに相当する部位には、上記ゲート電極層ＰＧよりも小さな電気抵抗率をもつ例えばアルミニウムからなるゲート配線ＥＧが形成されている。このゲート配線ＥＧは、上記ダミーセルＦＣに対応する態様でパターン形成されるとともに、当該ゲート配線ＥＧと一体に形成されたリード線ＬＧ（図１０）を有し、上記素子領域ＥＡの外周および上記ダミーセルＦＣにおいて上記ゲート電極層ＰＧとのコンタクトＣＴｇを形成している。また、先の図１０では図示を割愛しているが、この図１３に見られるように、このコンタクトＣＴｇは、素子領域ＥＡの全域にわたって略均等に配置されるとともに、図１０中の上下および左右の中心線について線対称な配置を有している。また、同コンタクトＣＴｇの配置を周期的なパターンにすることによって、その形成をより容易にしている。そして、こうした態様で同コンタクトＣＴｇが配置されることによって、上記素子領域ＥＡ内に形成された各ゲートについての前述した充電ばらつき（アンバランス）がより確実に且つ的確に抑制されるようになる。さらに、上記素子領域ＥＡの両脇には、上層配線の電流容量を高めるべくソース配線ＥＳ１ａおよびドレイン配線ＥＤ１ａ（図１０）が設けられている。
【００６１】
またさらに、このレイヤー（層）の上には、図１４に示すようなレイヤー（層）が積層される。すなわち、上記交互に並設される第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１のそれぞれを束ねる態様で、櫛歯形状の第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２が形成されている。詳しくは、これら配線のうち、第２のソース配線ＥＳ２は、上記並設される第１のソース配線ＥＳ１のそれぞれとコンタクトＣＴｓ２を形成している。また一方、第２のドレイン配線ＥＤ２は、上記並設される第１のドレイン配線ＥＤ１のそれぞれとコンタクトＣＴｄ２を形成している。また、これら第２のソース配線ＥＳ２および第２のドレイン配線ＥＤ２は、それぞれの下層に形成された上記ソース配線ＥＳ１ａおよびドレイン配線ＥＤ１ａ（図１０）とコンタクトを形成しており、これによって、配線の電流容量が高められている。また、これら配線ＥＳ２およびＥＤ２には、ワイヤボンディング用の電極パッドＰＳおよびＰＤ（図１０）がそれぞれ設けられている。
【００６２】
また、図１５（ｂ）に示すように、このトランジスタも、例えばＰ型の半導体層（Ｐ−ｓｕｂ）１１、例えば酸化シリコンからなる絶縁層１２、例えばＮ型の半導体層（埋込み層）１３、および該半導体層１３よりも低濃度なＮ型の半導体層（エピタキシャル層）１４が順に積層された構造を有して構成されている。なお、この実施の形態において、これら各要素の断面構造や基板表面の断面構造については、図８（ｂ）に例示した先の第１の実施の形態にかかるトランジスタと略同様であるため、ここでは、両者の相違点のみを簡単に説明し、その詳細な説明は割愛する。また、この図１５（ｂ）において、先の図８（ｂ）に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明も割愛する。
【００６３】
すなわち、ここでも、上記ドレインセルＤＣおよびソースセルＳＣに相当する部位には、それぞれドレイン拡散層およびソース拡散層が形成されている。ただし、この実施の形態にかかるトランジスタにおいては、前述のように、ダミーセルＦＣが設けられており、図１５（ｂ）に示すように、ここには、それらドレイン拡散層およびソース拡散層のいずれの拡散層も形成されていない。また、このダミーセルＦＣに相当する部位に、ゲート電極層ＰＧとゲート配線ＥＧとの上記コンタクトＣＴｇが形成されることも前述した通りである。そして、このダミーセルＦＣに相当する部位においては、ＬＯＣＯＳ構造をとるフィールド酸化膜３１が形成されていることによって、サージによるゲート絶縁膜（ゲート絶縁層）の破壊防止が図られている。
【００６４】
またここで、上記トランジスタにおいても、第１のソース配線ＥＳ１および第２のソース配線ＥＳ２や第１のドレイン配線ＥＤ１および第２のドレイン配線ＥＤ２を通じて、上記ソース拡散層とドレイン拡散層との間に電流が供給される。また、上記ゲート配線ＥＧに設けられたリード線ＬＧには例えばゲート駆動回路が電気的に接続されて、このゲート駆動回路から上記素子領域ＥＡ内の各ゲートに対して駆動電圧（電圧信号）が印加される。そして、この駆動電圧（電圧信号）に応じて、上記ソース拡散層とドレイン拡散層との間に流れる電流が制御されることとなる。
【００６５】
以上説明したように、この実施の形態にかかるトランジスタによれば、先の第１の実施の形態による前記（１）〜（１１）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
【００６６】
（１２）上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域として、上記素子領域ＥＡの格子状に区画された領域に、ソース拡散層およびドレイン拡散層のいずれの拡散層も形成されないダミーセルＦＣを選択的に設ける構造とした。これにより、上記素子領域ＥＡにおいてその上層のゲート電極層ＰＧやゲート配線ＥＧと対応する領域に、容易に当該コンタクト領域を確保することができるようになり、ひいてはそれらゲート電極層ＰＧやゲート配線ＥＧにかかる設計の自由度のさらなる向上も図られるようになる。
【００６７】
（１３）また、同ダミーセルＦＣを設ける構造によれば、上記各セルとは別に上記コンタクト領域ＣＡを設けるようにした先の第１の実施の形態のトランジスタよりも面積効率が良くなり、ひいてはトランジスタの小型化が図られるようにもなる。
【００６８】
（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施してもよい。
・上記各実施の形態においては、当該トランジスタのドレイン・ゲート間に、ツェナーダイオードＴＤ１およびＴＤ２、並びにバイポーラトランジスタＴＲからなるサージ用保護素子を配設するようにした。しかし、当該サージ用保護素子はこうしたものに限られることなく、ツェナーダイオードおよびコンデンサおよびＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよびバイポーラトランジスタの少なくとも１つからなるものであれば足りる。また、このサージ用保護素子の配設場所についてもこれが、ドレイン・ゲート間に限られることはなく、当該トランジスタのゲート・ソース間に配設するようにしてもよい。
【００６９】
・上記第２の実施の形態については、図１６に示すようなセルレイアウトを採用するようにしてもよい。なお、この図１６に示されている上記素子領域ＥＡの格子状に区画された各領域は、「斜線ハッチング」で示されている領域が上記ダミーセルＦＣに、「点ハッチング」で示されている領域が上記ソースセルＳＣに、そしてハッチングの無い領域が上記ドレインセルＤＣにそれぞれ相当する。すなわち、先の図９に示したレイアウトにおいては、ソースセルＳＣの領域ばかりに上記ダミーセルＦＣを設けるようにしたが、この図１６に示すレイアウトのように、ドレインセルＤＣとソースセルＳＣとの双方の領域にバランス良く上記ダミーセルＦＣを設けるようにしてもよい。そして、このようにバランス良くダミーセルＦＣを設けることで、該ダミーセルＦＣを設けることによって懸念されるトランジスタの性能低下なども好適に抑制されるようになる。また、上記ダミーセルＦＣの数は任意であり、必要に応じてダミーセルＦＣの数を増やしたり、減らしたりしてもよい。なお、こうしたレイアウトを採用した場合であっても、前記コンタクトＣＴｇが前述の均等配置・対称配置・周期的パターンになっていれば、上記第１の実施の形態による前記（５）〜（７）の効果と同様もしくはそれに準じた効果は得られることとなる。
【００７０】
・また、上記各実施の形態においては、前記コンタクトＣＴｇを、上記素子領域ＥＡの縦および横の中心線についてそれぞれ線対称な配置とし、同素子領域ＥＡの全体にわたって前述したゲートの充電ばらつき（アンバランス）を抑制するようにした。しかし、こうした構造に限られることなく、上記素子領域ＥＡに、上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクトが対称に配置されてなる領域が少なくとも１組あれば、それら対称にコンタクトが配置された各領域については、前述したゲートの充電ばらつきが抑制されるようになる。
【００７１】
・上記各実施の形態においては、第１のソース配線ＥＳ１および第１のドレイン配線ＥＤ１およびゲート配線ＥＧを同一の材料（アルミニウム）からなるものとしたが、これに限られることなく、これらの配線材料に異なる材料を採用するようにしてもよい。
【００７２】
・上記各実施の形態においては、ゲート電極層ＰＧの材料として多結晶シリコンを採用し、ゲート配線ＥＧの材料としてアルミニウムを用いるようにした。しかし、これらの配線（電極）材料は、上記ゲート配線ＥＧの材料が上記ゲート電極層ＰＧの材料よりも小さな電気抵抗率をもつ組み合わせであれば、その範囲で任意である。例えば、上記ゲート電極層ＰＧの材料として多結晶シリコンを採用する場合、上記ゲート配線ＥＧの材料としては、アルミニウムのほかに、銅等の金属材料を用いても好適である。
【００７３】
・上記各実施の形態においては、上記コンタクト領域ＣＡあるいはダミーセルＦＣに、ＬＯＣＯＳ構造のフィールド酸化膜３１を設ける構造とした。しかし、これも必須の構造ではない。
【００７４】
・また、上記各実施の形態において、上記コンタクトＣＴｇについてはこれを、素子領域ＥＡ内に設けられたコンタクト領域（領域ＣＡあるいはダミーセルＦＣ）の中に任意の配置で形成する構造とした場合であれ、少なくとも上記第１の実施の形態による前記（１）の効果と同様もしくはそれに準じた効果は得ることができる。
【００７５】
・また、上記各実施の形態において、上記ゲート配線ＥＧについてはこれを、素子領域ＥＡ内に設けられたコンタクト領域（領域ＣＡあるいはダミーセルＦＣ）に対応する態様でパターン形成されたものとする必要はない。他の配線との干渉等が十分に回避されるような範囲で、このゲート配線のパターンは任意である。
【００７６】
・上記各実施の形態においては、当該トランジスタを形成する基板としてＳＯＩ基板を採用することを想定しているが、これに限られることなく、当該トランジスタを形成する基板として用いる基板（半導体基板）は任意である。例えば、通常のエピタキシャル基板や、単一の導電型（例えばＰ型）からなる基板等も適宜採用することができる。
【００７７】
・上記各実施の形態においては、ソース配線およびドレイン配線が２層構造をとる場合について言及したが、これら配線が３層以上の多層配線構造をとる構造であっても、この発明は同様に適用することができる。
【００７８】
・上記各実施の形態においては、素子領域ＥＡが格子状に区画されて且つ、それら格子状に区画された各領域に、同格子の縦列および横列についてそれぞれ交互に、ソース拡散層が形成されるソースセルＳＣとドレイン拡散層が形成されるドレインセルＤＣとが割り当てられた構造とした。しかし、これらソース拡散層およびドレイン拡散層の配置はこうしたものに限られることなく、例えば、図１７に示すように、六角形の平面形状を有するソース拡散層Ｓの各々が、メッシュ形状を有するドレイン拡散層Ｄに囲繞されるかたちで上記素子領域ＥＡに形成される配置であってもよい。また例えば、図１８に示すように、上記素子領域ＥＡにあって、ストライプ形状をもったソース拡散層Ｓとドレイン拡散層Ｄとが交互に並設される配置にしてもよい。また、これら図１７および図１８に例示される配置について、ドレイン拡散層Ｄとソース拡散層Ｓとを入れ替えた配置にしてもよい。さらに、先の図１７に例示したレイアウトについてはこれを、ソース拡散層Ｓおよびドレイン拡散層Ｄのいずれか一方が多角形もしくは円形の平面形状を有し、その各々が、メッシュ状（ストライプ形状である必要はない）に形成される他方に囲繞されるかたちで素子領域ＥＡに形成される範囲で適宜変更することもできる。要は、素子領域ＥＡの内側にソース拡散層とドレイン拡散層とが交互に形成される配置であれば足りる。そして、図１７あるいは図１８に示すように、同素子領域ＥＡの内側に、それらソース拡散層およびドレイン拡散層のいずれも形成されない領域ＣＡが上記ゲート電極層ＰＧとゲート配線ＥＧとのコンタクト領域として設けられていれば、少なくとも上記第１の実施の形態による前記（１）の効果と同様もしくはそれに準じた効果は得ることができる。
【図面の簡単な説明】
【００７９】
【図１】この発明にかかるトランジスタの第１の実施の形態について同トランジスタが適用される回路の回路構成例を示す回路図。
【図２】同第１の実施の形態にかかるトランジスタのセルレイアウトを示す平面図。
【図３】同第１の実施の形態にかかるトランジスタの平面構造を模式的に示す平面図。
【図４】同第１の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図５】同第１の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図６】同第１の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図７】同第１の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図８】同第１の実施の形態にかかるトランジスタについて、（ａ）は図３のＢ−Ｂ’線近傍を拡大して示す平面図、（ｂ）は図３のＢ−Ｂ’線に沿った断面図。
【図９】この発明にかかるトランジスタの第２の実施の形態について、そのトランジスタのセルレイアウトを示す平面図。
【図１０】同第２の実施の形態にかかるトランジスタの平面構造を模式的に示す平面図。
【図１１】同第２の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図１２】同第２の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図１３】同第２の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図１４】同第２の実施の形態にかかるトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図１５】同第２の実施の形態にかかるトランジスタについて、（ａ）は図１０のＢ−Ｂ’線近傍を拡大して示す平面図、（ｂ）は図１０のＢ−Ｂ’線に沿った断面図。
【図１６】上記第２の実施の形態にかかるトランジスタの変形例について、そのトランジスタのセルレイアウトを示す平面図。
【図１７】この発明にかかるトランジスタの他の実施の形態について、そのトランジスタのレイアウト例を示す平面図。
【図１８】この発明にかかるトランジスタの他の実施の形態について、そのトランジスタのレイアウト例を示す平面図。
【図１９】従来のトランジスタの一例について、そのトランジスタの平面構造を模式的に示す平面図。
【図２０】同従来のトランジスタについて、そのトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図２１】同従来のトランジスタについて、そのトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図２２】同従来のトランジスタについて、そのトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図２３】同従来のトランジスタについて、そのトランジスタを構成するレイヤー（層）の平面構造を模式的に示す平面図。
【図２４】同従来のトランジスタについて、図１９のＡ−Ａ’線に沿った断面図。
【符号の説明】
【００８０】
１１…半導体層（基板）、１２…絶縁層、１３…半導体層（埋込み層）、１４…半導体層（エピタキシャル層）、２１…ドリフト拡散層、２２、Ｄ…ドレイン拡散層、２３…チャネル拡散層、２４、Ｓ…ソース拡散層、２５…Ｐ+拡散層、３１…フィールド酸化膜、３２…ゲート絶縁層、４０、５０…層間絶縁膜、６０…パッシベーション膜、１００…トランジスタ（ＬＤＭＯＳトランジスタ）、ＣＡ…コンタクト領域、ＣＴｄ１、ＣＴｄ２、ＣＴｄ２ａ、ＣＴｇ、ＣＴｓ１、ＣＴｓ２、ＣＴｓ２ａ…コンタクト、ＤＣ…ドレインセル、ＥＡ…素子領域、ＥＤ１…第１のドレイン配線、ＥＤ１ａ…ドレイン配線、ＥＤ２…第２のドレイン配線、ＥＧ…ゲート配線、ＥＳ１…第１のソース配線、ＥＳ１ａ…ソース配線、ＥＳ２…第２のソース配線、ＦＣ…ダミーセル、ＬＧ…リード線、ＯＰｄ、ＯＰｓ…開口部、ＰＤ、ＰＳ…電極パッド、ＰＧ…ゲート電極層、ＳＣ…ソースセル、ＴＤ１、ＴＤ２…ツェナーダイオード、ＴＲ…バイポーラトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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