(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタを有する半導体装置の作製方法であって、
下地膜を形成し、
前記下地膜上に半導体膜を形成し、
前記半導体膜に半導体の結晶化を促進する金属元素を導入し、加熱処理を行うことにより前記半導体膜を結晶化し、
前記半導体膜において、前記薄膜トランジスタのチャネル形成領域及び低濃度不純物領域となる領域にマスクを形成した後、１５族元素をドーピングすることにより、前記１５族元素の濃度の最大値が５×１０１９ａｔｏｍｓ／ｃｍ３以上であり、かつ厚さ方向において前記１５族元素の濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以下である不純物領域を、前記下地膜との界面から厚さ５ｎｍ以上２０ｎｍ以下で形成し、
前記半導体膜に加熱処理を行うことにより、前記金属元素が前記チャネル形成領域から前記不純物領域へとゲッタリングされ、前記チャネル形成領域の前記金属元素の濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以下かつ、前記不純物領域は前記金属元素の濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上となることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、結晶性半導体膜を用いて半導体装置を作製する方法に関する。なお、本発明の半導体装置は、薄膜トランジスタやＭＯＳトランジスタなどの素子だけでなく、これら絶縁ゲート型半導体素子で構成された半導体回路を有する電子機器や、アクティブマトリクス基板でなる電気光学表示装置（代表的には、液晶表示装置、ＥＬ表示装置）を備えたパーソナルコンピュータやデジタルカメラ等の電子機器をもその範疇とする。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子として、薄膜トランジスタ（ＴＦＴ）が知られている。ＴＦＴは、アクティブマトリクス型液晶表示装置の画素部のスイッチング素子として用いられている。近年半導体層に非晶質シリコン膜よりも高移動度の多結晶シリコン膜を用いてＴＦＴを製造できるようになり、ＴＦＴの高移動度化がすすんだ。この結果、画素部だけでなくドライバ回路を同一基板上に作製することが可能になった。
【０００３】
従来、多結晶シリコン膜を形成するには、ＣＶＤ法で基板温度を高くして多結晶シリコン膜を直接成膜する方法と、非晶質シリコンをＣＶＤ法やスパッタ法で成膜し、６００〜１１００℃の温度で２０〜４８時間加熱して固相状態で結晶化する方法や、エキシマレーザーを照射して非晶質シリコン膜を溶融し再結晶化する方法が知られている。基板に直接多結晶シリコン膜を成膜するよりも、非晶質シリコン膜を結晶化した多結晶シリコン膜のほうが結晶粒が大きく、作製した半導体素子の特性も良好である。
【０００４】
加熱処理によって結晶化する場合、ガラス基板を用いると、結晶化のプロセス温度の上限は６００℃程度になり、結晶化工程に長時間要することになる。また６００℃という温度はシリコンを結晶化する最低の温度に近く、５００℃以下になると、工業的な時間で結晶化させることは不可能である。
【０００５】
結晶化時間を短縮するには、高い歪点を有する石英基板を用いて、加熱温度を１０００℃程度に上げればよいが、石英基板はガラス基板に比較して非常に高価であり、大面積化は困難である。一方ガラス基板は安価であり大面積化が容易という長所をもつが、耐熱性が低いという短所をもつ。アクティブマトリクス型の液晶表示装置に広く用いられるコーニング７０５９ガラスはガラス歪点が５９３℃であり、６００℃以上の温度で数時間の加熱することは、基板が反ったり、撓んだりすることが危惧される。このためコーニング７０５９ガラスのようなガラス基板が利用できるように、結晶化プロセスの低温化、時短化が要求されている。
【０００６】
エキシマレーザーによる結晶化技術はプロセスの低温化、時短化を可能にした技術の１つである。エキシマレーザー光は基板に熱的な影響を殆ど与えずに、１０００℃前後の熱アニールに匹敵するエネルギーを短時間で半導体膜に与えることができ、また高い結晶性の半導体膜を形成することができる。しかしながら、エキシマレーザーは照射面のエネルギー分布がばらついているため、得られた結晶性半導体膜の結晶性を均一にすることが困難であり、ＴＦＴ素子ごとの特性を均一にすることに困難が伴う。
【０００７】
そこで、本出願人は加熱処理を用いつつ結晶化温度を低温化するための技術を鋭意研究して、その成果を特開平６−２３２０５９号公報、特開平７−３２１３３９号公報等に開示している。上記公報の技術は、結晶化を促進する金属元素を僅かに非晶質シリコン膜に添加した状態で熱アニールして、結晶性シリコン膜を得るものである。本結晶化技術によって、４５０〜６００℃、４〜１２時間の熱アニールで結晶性シリコンを形成することが可能になった。
【０００８】
【発明が解決しようとする課題】
しかしながら、この結晶化技術では結晶化を促進するために使用した金属元素が結晶性シリコン膜に残存しているという問題がある。金属元素はシリコン膜の半導体特性を損なうため、ＴＦＴの特性の安定性、信頼性を損なう原因となる。
【０００９】
この問題を解消するため、本発明者は結晶性シリコン膜から結晶化促進元素を除去する技術（ゲッタリング技術）を開発し、特開平10-270363号に開示している。その技術とは、結晶性シリコン膜にリンを選択的に添加して熱アニールすることものである。熱アニールよって、リンが添加されていない領域のニッケルはリン添加領域へと拡散し、この領域で捕獲され、この結果臨画添加されていない領域の金属元素濃度が低下する。熱アニール温度はガラス基板が耐え得る６００℃以下とすることができた。しかし処理時間が十数時間要するという欠点がある。またリン添加領域を形成するため、素子形成可能な領域が制限されてしまい、高集積化を阻む原因となっている。
【００１０】
本発明の目的は、上述した問題点を解消して、金属元素を用いて結晶性シリコン膜を形成する技術において、金属元素の除去を高効率化し、また高集積化も実現するための技術を提供することにある。
【００１１】
【課題を解決するための手段】
上述した問題点を解消するために、本発明では、結晶化を促進する金属元素を用いて半導体膜を結晶化した後、結晶化した半導体膜に選択的に１５族元素、具体的にはリン又はアンチモンを添加し熱アニールし、１５族元素が添加されなかった領域中に含まれる金属元素を１５族元素を添加した領域に拡散させて、捕獲する（ゲッタリングする）。
【００１２】
金属元素を減少させるべき領域（被ゲッタリング領域）から、金属元素を吸い取り捕獲する１５族元素を添加した領域（ゲッタリング領域）が離れているほど、金属元素の拡散距離が長くなるため、除去に時間を要することとなる。そのため、本発明では、ゲッタリング領域を被ゲッタリング領域にできるだけ近づけることを特徴の１つとする。
【００１３】
本発明において、結晶化を促進する金属元素を用いて結晶化される半導体は非晶質部分を有する半導体である。半導体とは、具体的にはシリコンを主成分とする半導体、またはゲルマニウムを主成分とする半導体、またはシリコンとゲルマニウムの化合物半導体であり、その結晶性は非晶質、微結晶である。微結晶とは数nm〜数十nmの大きさの結晶粒を含む微結晶と非晶質の混相である。また、半導体膜は１０〜１５０nmの厚さに成膜すればよく、プラズマＣＶＤ法、減圧ＣＶＤ法等の化学的気相法や、スパッタ法等の物理的気相法で成膜する。
【００１４】
結晶化を促進する金属元素とは、特にシリコンの結晶化を促進する触媒的な作用を持つ元素であり、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選んだ１つの元素又は複数の元素を用いることができる。Ｎｉ（ニッケル）が結晶化を促進する効果が最も高い。
【００１５】
結晶化を促進する金属元素を半導体膜に導入するには、イオンドーピング法、イオン注入法、拡散法等によって金属元素を半導体膜に添加する方法を用いることができる。あるいは、金属元素を含む膜を半導体膜の上面又は下面に形成してもよい。金属元素を含む膜を形成するには、ＣＶＤ法、スパッタリング法、蒸着法、スピナーなどを用いた塗布法を用いればよい。上記金属元素を含む膜は、当該金属元素膜や、その金属化合物でなる膜、典型的にはシリサイドでなる膜を形成すればよい。例えば、金属元素にＮｉを用いた場合には、ニッケル膜やニッケルシリサイド膜を成膜すればよい。
【００１６】
また、塗布法を用いる場合には、臭化ニッケルや、酢酸ニッケル、蓚酸ニッケル、炭酸ニッケル、塩化ニッケル、沃化ニッケル、硝酸ニッケル、硫酸ニッケル等のニッケル塩を溶質とし、水、アルコール、酸、アンモニアを溶媒とする溶液、又はニッケル元素を溶質とし、ベンゼン、トルエン、キシレン、四塩化炭素、クロロホルム、エーテルから選ばれた溶媒とする溶液を用いることができる。あるいは、ニッケルが完全に溶解していなくとも、ニッケルが溶媒中に分散したエマルジョンの如き材料を用いてもよい。
【００１７】
または酸化膜形成用の溶液にニッケル単体あるいはニッケルの化合物を分散させ、ニッケルを含有した酸化膜を形成する方法でもよい。このような溶液としては、東京応化工業株式会社のＯＣＤ(Ohka Diffusion Source）を用いることができる。このＯＣＤ溶液を用いれば、被形成面上に塗布し、２００℃程度で焼成することで、簡単に酸化シリコン膜を形成できる。他の金属元素についても同様である。
【００１８】
ここで、金属元素を含む膜の成膜と半導体膜の成膜はどちらが先でも良く、半導体膜を先に成膜すれば、結晶化促進する金属元素を含む膜は半導体膜の上に形成され、後にすれば結晶化促進する金属元素を含む膜は半導体膜の下に形成されることになる。
【００１９】
金属元素を含む膜は半導体膜に接して形成される場合でだけでなく、半導体膜と金属元素膜を含む膜の間に数nm〜１０nm程度の厚さの酸化膜や、自然酸化膜等が存在してもよい。下記に述べる半導体膜の結晶化工程において、金属元素を含む膜から半導体膜内に、金属元素が拡散できる状態であればよく、酸化膜や、自然酸化膜の厚さが数nm〜１０nm程度であれは、結晶化に問題はない。
【００２０】
非晶質部分を含む半導体膜を結晶化するには、熱アニール、光アニールにより半導体膜を加熱して、金属元素をシリコンやゲルマニウムを反応させつつ、金属元素を半導体膜内を移動（核酸）させる。金属元素は移動しつつ、非晶質状態にある分子鎖に触媒的な作用を及ぼし、半導体膜を結晶化させる。金属元素の作用に関して、本出願人は特開平6-244103号公報、特開平6-244104号公報等で開示している。
【００２１】
金属元素と接しているシリコンは金属元素と結合し、シリサイドが形成される。そして、シリサイドと非晶質状態のシリコン結合が反応して、結晶化が進行することが分かった。これは、結晶化促進する金属元素とシリコンの原子間距離が単結晶シリコンの原子間距離に非常に近いためであり、Ｎｉ−Ｓｉ間距離が単結晶Ｓｉ−Ｓｉ間距離と最も近く、０．６％ほど短い。
【００２２】
Ｎｉを用いて非晶質シリコン膜を結晶化させる反応をモデル化すると、Ｓｉ［ａ］−Ｎｉ（シリサイド）＋Ｓｉ［ｂ］−Ｓｉ［ｃ］（非晶質）
→Ｓｉ［ａ］−Ｓｉ［ｂ］（結晶性）＋Ｎｉ−Ｓｉ［ｃ］（シリサイド）という反応式で表すことができる。反応式において、［ａ］、［ｂ］、［ｃ］という指標はＳｉ原子位置を表している。
【００２３】
この反応式は、シリサイド中のＮｉ原子が非晶部分のシリコンのＳｉ［ｂ］原子と置換するために、Ｓｉ［ａ］−Ｓｉ［ｂ］間距離が単結晶とほぼ同じになることを示している。また、Ｎｉが半導体膜内を拡散しつつ、結晶成長させていることを示している。
【００２４】
結晶化反応を進行させるためのエネルギーを与えるには、加熱炉において４５０℃以上の熱アニールを行えばよい。熱アニール温度の上限は６５０℃とする。６５０℃を越えると、結晶化を促進する金属元素と反応しない部分でも半導体膜の結晶化が進行してしまい、結晶粒を大きくすることができず、また粒径もばらついてしまう。
【００２５】
また、加熱炉内での加熱処理と同等に固相成長させるな方法として、赤外光を照射する光アニールを用いることができる。赤外光による光アニールとしては、波長０．６〜４μｍ、より好ましくは０．８〜１．４μｍにピークをもつ赤外光を数十〜数百秒照射するＲＴＡ法が知られている。赤外光に対する吸収係数が高いため、赤外光の照射によって半導体膜は８００〜１１００℃に短時間で加熱される。しかし、ＲＴＡ法は照射時間が長くなるため、基板に熱が吸収されて易く、ガラス基板を用いる場合には基板の反りに注意が必要である。
【００２６】
ところで、上記の結晶化のモデルを示す反応式は、結晶化が終了した時点で、ＮｉはＳｉと結合した状態で、移動した終端（又は、結晶成長の先端）に局在していることを示している。つまりＮｉＳｉx で表されるシリサイド化した状態で結晶化後の膜内に不規則に分布している。このようなシリサイドの存在は、ＦＰＭ（５０％ＨＦと５０％Ｈ2 Ｏ2 を１：１で混合したエッチャント）で、結晶化したシリコン膜を３０秒程度でエッチングすることにより確認できる。エッチングによってシリサイドがあった部分は穴となる。
【００２７】
本発明では、結晶化された半導体膜内に存在する金属元素を除去（ゲッタリング）するために、１５族元素を半導体膜に選択的に添加して熱アニールすることにより、１５族元素が添加されなかった領域の金属元素濃度を減少させる。アニール温度は５００〜８５０℃、より好ましくは５５０〜６５０℃とし、アニール時間は１〜１２時間とする。
【００２８】
結晶化を促進する金属元素を低減させる領域（被ゲッタリング領域）は、チャネル形成領域となる領域を少なくとも含んでいる。チャネル形成領域の特性によって、スイッチング特性や移動度の値が大きく左右される。チャネル形成領域中に結晶化促進する金属元素が残存したままであると半導体の特性が損なわれ、素子の安定性や信頼性を損なう原因となる。
【００２９】
更に、被ゲッタリング領域に、チャネル形成領域となる領域に加えて、チャネル形成領域と接合する低濃度不純物領域を含ませることは好ましい。低濃度不純物領域は逆バイアス電圧を印加したときのリーク電流を低減させたり、ホットキャリヤによる劣化を抑制するために形成する領域である。そのため、低濃度不純物領域に残存する結晶化促進する金属元素を減少させることにより、リーク電流の低減に関して、安定性、信頼性のある素子を作製することが可能である。なお、低濃度不純物領域とは、ソース／ドレインの導電型を決める不純物の濃度が、ソース領域やドレイン領域よりも低い領域であって、その不純物濃度は１×１０16〜１×１０19atoms/cm3である。
【００３０】
ゲッタリング領域に添加する１５族元素の濃度は、半導体膜内に残存する結晶化を促進する金属元素の濃度の１０倍程度とする。金属元素濃度が１０18〜１０20atoms/cm3オーダーであると、再現性よく結晶化が行える。このオーダーで結晶化を促進する金属元素が残存するため、ゲッタリング領域のリン又はアンチモンの濃度は１０19〜１０22atoms/cm3のオーダーであればよい。リン（Ｐ）、アンチモン（Ａｓ）は、シリコンやゲルマニウムでなる半導体にｎ型の導電型を付与するためｎ型不純物であり、上記の濃度範囲でゲッタリング領域に含まれるため、リン又はアンチモンを添加した半導体でなるゲッタリング領域は半導体素子のｎ型不純物領域として用いることができる。
【００３１】
そこで、本発明では、半導体素子の半導体膜に金属元素を捕獲するためのリン又はアンチモンを添加した領域が含まれるようにする。この構成によって、ゲッタリング領域がチャネル形成領域に近づくことなると同時に、半導体膜において素子形成可能な領域が広がるため、集積化が容易になる。
【００３２】
例えば、ｎチャネル型ＴＦＴにおいて、ｎ型のソース領域またはドレイン領域の少なくとも一方に、ゲッタリング領域となる１５族元素添加領域が含まれるようにすればよい。ゲッタリング領域は少なくともソース領域となる領域又はドレイン領域となる領域の大きさがあれば、チャネル形成領域及び低濃度不純物領域内の金属元素を十分除去することができる。もちろんゲッタリング領域が広ければ広いほど、熱アニールを低温化、時短化できる。
【００３３】
リン、アンチモンを半導体膜に添加するには、質量分離を伴わないプラズマドーピング法や質量分離を伴うイオン注入法等の気相法が挙げられる。このような添加方法を用いた場合、元素が添加された領域の結晶性は損なわれる。上述したように、金属元素をゲッタリングするために利用した領域は、半導体素子の半導体膜に設けられたｎ型の高濃度不純物領域やｐ型の高濃度不純物領域に含まれるため、これらの結晶性を回復する（再結晶化させる）必要がある。本発明は、結晶性を回復する工程を、金属元素をゲッタリングするための熱アニール工程と兼ねるため、５００〜６５０℃程度の熱アニールによって、ｎ型の不純物領域が再結晶化できるようにリン、アンチモンを添加する。
【００３４】
添加する不純物の濃度が高くなるほど結晶性が損なわれるため、その再結晶化しにくくなる。このため本発明では、再結晶化するように、ゲッタリング領域において、半導体膜の厚さ方向のリン又はアンチモンの濃度分布を規定した。図１は本発明のゲッタリング領域の１５族元素の深さ方向の濃度プロファイル（深さ方向の濃度分布）の一例であり、縦軸は濃度を示し、横軸は半導体膜の深さを示し、半導体膜の表面をゼロにとっている。
【００３５】
金属元素をゲッタリングでき、かつソースやドレインとして機能できるように、１５族元素の濃度の最大値を５×１０19atoms/cm3以上とし、具体的には１×１０20〜１×１０22atoms/cm3 の範囲にある。同時に、再結晶化させるために、深さ（下地膜との界面からの厚さ）５nm以上にわたって、代表的には５nm〜２０nmにわたって、濃度が１×１０20atoms/cm3 以下となるようにする。即ち、ゲッタリング領域において、１×１０20atoms/cm3 以下となる層（図１において、斜線で示す領域）の厚さｄが５nm以上、代表的には５nm〜２０nm存在すればよい。
１５族元素濃度が１×１０20atoms/cm3以下の部分は、半導体の結晶性が大きく損なわれていないため、この部分を核にして、ゲッタリング領域全体を再結晶化をすることができる。また結晶核として機能させるため、この領域の厚さｄを５nm以上、５nm〜２０nmとする。
【００３６】
更に本発明では、ゲッタリング領域にはリンのような１５族元素だけでなく、１３族元素をも添加することにより、リンやアンチモンのみよりも高いゲッタリング効果が得られることが判明している。本発明人は、このゲッタリング技術を特開平11-54760号に開示している。１３族元素を１５族元素よりも高濃度に添加することにより、より高いゲッタリング効果が得られる。しかし１３族元素の濃度が１５族元素よりも低い場合には、金属元素をゲッタリングすることができなかった。また１３族元素のみでも金属元素をゲッタリングすることができなかった。１３族元素の濃度が１５族元素よりも高い半導体は、ｐ型の導電型を示す半導体であり、半導体素子のｐ型不純物領域として利用できる。
【００３７】
このため、ｐチャネル型ＴＦＴのソース領域またはドレイン領域の少なくとも一方が、金属元素をゲッタリングするためのｐ型の不純物領域を含むようにすることができる。ｐ型のソース／ドレインを形成するために使用される１３族元素はボロンであり、ゲッタリングの効果が高い。
【００３８】
本発明でゲッタリング領域として用いるｐ型不純物領域はリン（又はアンチモン）ともにボロンが添加されているが、ボロンの原子量は、シリコンやゲルマニウムよりも小さいため、ボロンのドーピングによって、結晶化された半導体膜の結晶性はあまり損なわれないと考えられる。そのため、ゲッタリング領域のボロンの濃度プロファイルは、ゲッタリング効果が得られるように、１５族元素よりも高濃度であればよい。他方、１５族元素の濃度プロファイルは、図１を用いて説明したｎ型不純物領域おける１５族元素の濃度プロファイルの条件を満たすようにする。
【００３９】
リン、アンチモン、ボロンの濃度プロファイルを測定するには、ＳＩＭＳ（質量二次イオン分析）を用いればよい。図２はＳＩＭＳによって測定したリン、ボロンの濃度プロファイルを示す。図２は、ゲッタリング領域に用いるｐ型のシリコン膜におけるリン、ボロンの濃度プロファイルの一例であり、シリコン膜の厚さはおよそ５０nm程度である。リン、ボロンはイオンドーピング法で添加された。ドーピングガスには、リンはホスフィンを用い、ボロンはジボランを用いた。いずれのガスも水素で希釈されている。加速電圧はリン、ボロンとも１０keVであり、設定ドーズ量はリンは１．５×１０13ions/cm2 、ボロンは７．８×１０14ions/cm2とした。
【００４０】
ゲッタリングのための熱アニールにより、１５族元素が添加されなかった領域は金属元素が除去される。例えば金属元素としてニッケルを使用した場合、ゲッタリング後に、上述したＦＰＭ処理を行ったが、１５族元素が添加されなかった領域に穴が発生しなくなった。またＳＩＭＳによる測定では金属元素の濃度を５×１０17atoms/cm3 以下、更に２×１０17atoms/cm3 以下にまで低減することができる。
【００４１】
なお、現状ではＳＩＭＳによる検出下限が２×１０17atoms/cm3 程度であるため、それ以下の濃度を調べることはできない。しかしながら、本明細書に示すゲッタリング工程によって、少なくとも１×１０14〜１×１０15atoms/cm3 程度にまで、結晶化促進する金属元素は低減されるものと推定される。このように金属元素が低減された半導体でチャネル形成領域を構成することにより、ＴＦＴの信頼性を高めることができる。
【００４２】
他方、金属元素をゲッタリングしたｎ型の不純物領域やｐ型の不純物領域は、金属元素の濃度が１×１０18atoms/cm3 以上、１×１０18〜１×１０21atoms/cm3 となる。金属濃度はＳＩＭＳによる測定値の最大値で定義される。
【００４３】
例えば結晶化を促進する金属元素がＮｉ、ゲッタリング領域にリン（Ｐ）を添加したｎ型不純物領域を用いた場合には、ｎ型不純物領域にゲッタリングされたニッケルはＮｉＰ1 、ＮｉＰ2 Ｎｉ2 ・・・という結合状態で存在する。この結合状態は非常に安定であるため、金属元素をゲッタリングした領域がソース領域やドレイン領域に含まれていても、ＴＦＴの動作にほとんど影響しない。
【００４４】
さらに、金属元素をゲッタリングしたｎ型又はｐ型の不純物領域は上述した濃度プロファイルで１５族元素、１３族元素が添加されているため、５００〜６５０℃の熱アニールにより、結晶性が回復される。
【００４５】
また本発明において、結晶化促進する金属元素の低減するための熱アニールの前に、結晶化した結晶性半導体膜にレーザー光又はレーザー光と同等の強度をもつ強光（例えば、ハロゲンランプから発する赤外光線や、紫外線ランプから発する紫外光）を用いたによる光アニールを行うことによって、この熱アニールを低温化、時短化することができる。
【００４６】
金属元素はＮｉＳｉx の如く、分子と結合した状態で半導体膜内に分布している。光アニールのエネルギーにより分子の結合が断たれて、結晶化促進する金属元素は原子状態にされる、あるいは分子の結合エネルギーが低下されるため、半導体膜内に残存している金属元素は結晶性半導体膜内を移動しやすい状態となると考えられる。
【００４７】
【発明の実施の形態】
図を用いて、本発明の実施形態を説明する。
【００４８】
［実施形態１］
図３、図４を用いて、本実施形態を説明する。本実施形態はｎチャネル型ＴＦＴの製造工程に関するものであり、ソース領域となる領域及びドレイン領域となるｎ型の高濃度不純物領域をゲッタリング領域に用いる。
【００４９】
図３（Ａ）に示すように、基板１０を用意し、基板１０表面に下地膜１１を形成する。基板１０には、絶縁性基板、例えばガラス基板、石英基板、セラミック（結晶性ガラスともいう）等、単結晶シリコン基板、Ｃｕ基板、Ｔa 、Ｗ、Ｍｏ、Ｔｉ、Ｃｒ等の高融点金属材料又はこれら金属元素を含む合金や化合物（例えば、窒化タンタル等の窒素系合金や、タングステンシリサイド等の珪化物）からなる基板等の導電性基板を用いることができる。
【００５０】
下地膜１１は、半導体素子内に基板から不純物が拡散するのを防ぐ機能や、基板１０上に形成される半導体膜や金属膜の密着性を高め、剥離を防止する機能を有する。下地膜１１には、ＣＶＤ法などで成膜した酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜が使用できる。例えば、単結晶シリコン基板を使用した場合には、熱酸化によってその表面を酸化して下地膜を形成することができる。また、石英基板や単結晶シリコン基板などの耐熱性基板を用いた場合には、非晶質シリコン膜を成膜して熱酸化してもよい。
【００５１】
更に、下地膜１１として、タングステン、クロム、タンタル等の高融点金属の被膜や、窒化アルミニウム、窒化ボロン、ＤＬＣ（Diamond Like Carbon）、アルミナ等の高い伝導度を有する被膜を上記の無機絶縁膜で被覆した多層膜を用いてもよい。この場合には、半導体装置で発生した熱が下地膜１１によって放射されるため、半導体装置の動作が安定になる。
【００５２】
下地膜１１表面に接して非晶質部分を有する半導体膜を成膜する。ここでは、減圧ＣＶＤ法で非晶質シリコン膜１２を５５nmの厚さに成膜する。（図３（Ａ））
【００５３】
次に、非晶質部分を有する半導体膜に結晶化促進する金属元素を導入する。ここでは、金属元素としてニッケルを用い、スピナーを用いた塗布法によって非晶質シリコン膜１２表面にニッケルを含む膜１３を形成する。
【００５４】
スピナーによって、ニッケル酢酸塩溶液を非晶質シリコン膜１２表面に塗布し、この状態を数分間保持する。スピナーを用いて乾燥することによって、金属元素を含む膜としてニッケルを含む膜１３が形成される。ニッケルを含む膜１３は必ずしも完全な膜とは限らないが、膜状でなくても問題はなく、ニッケル酢酸塩溶液のニッケルの濃度は１ppm以上、より好ましくは１０ppm以上であれば実用になる。
【００５５】
ここでは、ニッケル酢酸塩溶液を塗布する前に、非晶質シリコン膜表面の濡れ性をよくするため、ＵＶ光を照射してごく薄い数nm程度の酸化シリコン膜を形成する。酸化シリコン膜が薄いため、ニッケルを含む膜１３からニッケルが酸化シリコン膜を通過して非晶質シリコンと反応させることが可能である。（図３（Ｂ））
【００５６】
加熱炉において、ニッケルが導入された非晶質シリコン膜１２を熱アニールして結晶化させて、結晶性シリコン膜１４を形成する。ここでは、窒素雰囲気において、５５０℃、８時間熱アニールする。非晶質シリコン膜１２の表面全体にニッケル元素が接するため、ニッケルは基板表面にほぼ垂直にシリコン膜表面から下地膜へ向かって移動する。シリコン膜１２はニッケルの移動に伴って結晶化が進行し、その方向に結晶が成長する。（図３（Ｃ））
【００５７】
次に、結晶性シリコン膜１４において、ＴＦＴのソース領域及びドレイン領域となる領域を含む領域に、１５族元素、ここではリン（Ｐ）を添加する。図３（Ｄ）において、点線で囲まれた矩形の領域１８がＴＦＴの半導体層となる素子形成領域である。
【００５８】
ここでは、素子形成領域１８において、半導体層のチャネル形成領域及び低濃度不純物領域となる領域をマスク１５で覆う。マスク１５としては、酸化シリコン、窒化シリコン酸窒化シリコン膜等の無機絶縁膜、レジストなどが使用できるが、チャネル形成領域と接することになるため無機絶縁膜が好ましい。ここでは厚さ１００nmの酸化シリコン膜を成膜し、パターニングしてマスク１５を形成する。ここでマスク１５を形成する前に、結晶性シリコン膜１４をエキシマレーザーにより光アニールする。
【００５９】
イオンドーピング装置によって、選択的にリンを添加して、結晶性シリコン膜１４にリン添加領域１６を形成する。リンの濃度プロファイルが先に図１を用いて説明したプロファイルに含まれようにするため、ドーピング条件はドーピングガスに水素で５％に希釈したホスフィンを用い、加速電圧１０kV、設定ドーズ量１．５×１０14ions/cm2 とする。ここで、リンが添加されなかった領域を便宜上、非添加領域１７と呼ぶ。（図３（Ｄ））
【００６０】
次に、結晶性シリコン膜１４を熱アニールして、非添加領域１７のニッケルをリン添加領域１６にゲッタリングさせる。ここでは、アニール温度６００℃、アニール時間８時間とする。熱アニールにより、非添加領域１７内のニッケルは、矢印で示すようにリン添加領域に向かって移動し、リン添加領域１６のリンと結合する。非添加領域１７のニッケル濃度は２×１０17atoms/cm3 以下になる。更に熱アニールにより、リン添加領域１６はドーピング時に損傷した結晶性が回復され、添加されたリンが活性化される。（図４（Ａ））
【００６１】
マスク１５を除去した後、結晶性シリコン膜１４を島状にパターニングし、島状半導体膜を形成する。なお、ゲッタリングのための熱アニールの前にマスクを除去してもよい。リン添加領域１６はＴＦＴのｎ型不純物領域２０、２１になるようにパターニングされ、非添加領域１７は、チャネル形成領域及び低濃度不純物領域が形成される領域２３となる。（図４（Ｂ））
【００６２】
次に、島状半導体膜１９を覆って、ゲート絶縁膜２４を形成し、ゲート絶縁膜２４上にゲート配線２５をマスクにして、島状半導体膜１９にリンを添加して低濃度不純物領域を形成する。ドーピングガスは水素で５％に希釈したホスフィンを用いる。イオンドーピング装置を用い、加速電圧９０kV、設定ドース量３×１０13ions/cm2とした。
【００６３】
ドーピングの結果、自己整合的に、ソース領域２６、ドレイン領域２７、チャネル形成領域２８、低濃度不純物領域２９、３０が形成される。このドーピング工程では、低濃度不純物領域２９、３０において、リンが１０16〜１０19atoms/cm3のオーダーで添加される。このため、ソース／ドレイン領域２６、２７のリンの濃度プロファイルは、ｎ型不純物領域２０、２１とあまり変化せず、再結晶化可能な濃度プロファイルの条件が保たれる。
【００６４】
ドーピング後、エキシマレーザーを照射して、ソース／ドレイン領域２６、２７、低濃度不純物領域２９、３０に添加したリンを活性化する。そして、層間絶縁膜３１を形成し、ここにソース／ドレイン領域２６、２７に達するコンタクトホールを形成し、ソース配線３２、ドレイン配線３３を形成する。（図４（Ｄ））
【００６５】
［実施形態２］
図５を用いて、本実施形態を説明する。本実施形態は、実施形態１において、ニッケルの導入方法を変更したものであり、後は、実施形態１と同様である。
【００６６】
基板５０表面に下地膜５１を形成する。非晶質部分を含む半導体膜として、減圧熱ＣＶＤ法により非晶質シリコン膜を形成する。非晶質シリコン膜の膜厚は５５nmとする。
【００６７】
非晶質シリコン膜５２上に１２０nm厚の酸化シリコン膜を成膜し、開口部を形成しマスク５３とする。マスクの開口部がニッケルの添加領域を規定する。マスク５３としてはレジストや、酸化シリコン膜を用いることができる。
【００６８】
次に重量換算で１０ppm のニッケルを含むニッケル酢酸塩をエタノールに溶かした溶液をスピンコート法により塗布し、乾燥させて、ニッケルを含む膜５４を形成する。（図５（Ａ））
【００６９】
次に、窒素雰囲気において、５７０℃、８時間熱アニールして、非晶質シリコン膜５２を結晶化させ、結晶性シリコン膜５６を形成する。非晶質シリコン膜５２において、開口部で露出されていると領域５５でニッケルとシリコンの反応が開始する。熱アニールによって、この領域５５を基点にして、ニッケルが矢印で模式的に示すように、シリコン膜５２内を拡散しつつ、結晶化させる。ここでは５７０℃、８時間の加熱処理を行い、ニッケルを含有する結晶性半導体膜５６を形成する。（図５（Ｂ））
【００７０】
このように、シリコンの結晶化は領域５５で反応したニッケルシリサイドから優先的に進行し、基板５０の表面に対してほぼ平行に結晶成長するため、結晶粒を大きく成長させることができると共に、結晶成長方向が揃い全体的な結晶性に優れる。
【００７１】
ＴＥＭ（透過型電子顕微鏡法）観察によると、結晶性シリコン膜５６において結晶粒は棒状または偏平棒状であり、これらの結晶粒の方位が殆ど揃っていた。これら結晶粒の殆ど全てが概略｛１１０｝配向であり、＜１００＞軸、＜１１１＞軸の方向は各結晶粒同士で同じであり、＜１１０＞軸が結晶粒間で２°ほど僅かに揺らいでいる。このように、結晶軸の方位が揃っているために、結晶粒界での原子の結合がスムーズになり、不対結合が少ない。
【００７２】
従来の多結晶シリコンは結晶粒ごとに、結晶軸の方向は不規則であるため、粒界において結合できない原子が多数存在する。この点で、本実施形態の結晶性シリコン膜と、従来の多結晶シリコン膜の結晶構造は全く異なっている。結晶性シリコン膜は結晶粒界において、殆どの原子の結合がとぎれることがなく、二つの結晶粒が極めて整合性よく接合しているため、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位が非常に発生しにくくなっている。
【００７３】
マスク５３を除去した後、リンを選択的に添加するためのマスク５８を形成する。本実施形態では、マスク５８は素子形成領域６１よりも広く、帯状に形成した。もちろんマスク５８はチャネル形成領域と低濃度不純物領域となる部分を覆っている。また領域５５はニッケルが最初に添加されるため高濃度にニッケルが残存するため、素子形成領域６１に含まれないようにすることが望まれる。
【００７４】
イオンドーピング装置によって、リンを添加し、リン添加領域を選択的に形成する。ドーピング条件はドーピングガスに水素で５％に希釈したホスフィンを用い、加速電圧１０kV、設定ドーズ量１．５×１０13ions/cm2 とする。ここで、リンが添加されなかった領域を便宜上非添加領域６０と呼ぶ。（図５（Ｃ））
【００７５】
そして、リン添加領域５９を形成した後、６００℃で１２時間の熱アニールして、非添加領域６０に含まれるニッケルをリン添加領域５９にゲッタリングさせる。（図５（Ｃ））
【００７６】
ゲッタリングのための熱アニール後、シリコン膜を島状にパターニングして、島状半導体膜６１を形成する。島状半導体膜６１はニッケルを高濃度に含むたリン添加領域５６でなるｎ型不純物領域６３、６４と、ニッケル濃度が低下された添加非添加領域６０でなる領域６５とでなる。領域６５にＴＦＴのチャネル形成領域と低濃度不純物領域を形成すればよい。（図５（Ｄ））
【００７７】
［実施形態３］
本実施形態を図６、図７を用いて説明する。本実施形態はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを同一基板上に形成し、ＣＭＯＳ回路を作製する工程に関するものであり、各ＴＦＴのソース／ドレイン領域を金属元素をゲッタリングするための領域に用いた例を示す。
【００７８】
基板１００上に下地膜１０１として３００nm厚の酸化シリコン膜を形成し、実施形態１又は２の方法に従って結晶性シリコン膜１０２を形成する。リンを選択的に添加するためのマスク１０３を１２０nm厚の酸化シリコン膜で形成する。そして、イオンドーピング装置によって、リンを結晶性シリコンに添加し、リン添加領域１０２ａを形成する。リンが添加されなかった領域１０２ｂを非添加領域１０２ｂとする。非添加領域１０２ｂはＴＦＴのチャネル形成領域となる領域が含まれ、ｎチャネル型ＴＦＴの場合には低濃度不純物領域となる領域も含まれている。
【００７９】
リンの濃ドーピング条件はドーピングガスに水素で５％に希釈したホスフィンを用い、加速電圧１０kV、設定ドーズ量１．５×１０13ions/cm2とする。
【００８０】
結晶性シリコン膜１０２を島状にパターニングして、島状半導体膜１０５、１０６を形成する。島状半導体膜１０５、１０６はニッケルを高濃度に含むリン添加領域１０２ａでなるｎ型不純物領域１０７〜１１０と、ニッケル濃度が低下された添加非添加領域１０２ｂでなる領域１０５、１０６でなる。ニッケル濃度が低下された領域１０５には、ｎチャネル型ＴＦＴのチャネル形成領域と低濃度不純物領域が形成すれる。また領域１０６には、ｐチャネル型ＴＦＴのチャネル形成領域と、ソース／ドレイン領域となるｐ型の高濃度不純物領域が形成される。（図６（Ｂ））
【００８１】
次に、プラズマＣＶＤ法により、ＳｉＨ4とＮ2Ｏを原料ガスにして、酸窒化シリコン膜でなるゲート絶縁膜１１１を形成する。島状半導体膜１０５に低濃度不純物を形成するためのマスク１１２をレジストにより形成する。低濃度不純物領域を形成するため、ドーピングガスに水素で５％に希釈したホスフィンを用い、加速電圧９０kV、設定ドーズ量５．４×１０11ions/cm2とする。島状半導体膜１０５に、ソース領域１１３、ドレイン領域１１４、チャネル形成領域１１５、低濃度不純物領域１１６、１１７が自己整合的に形成される。（図６（Ｃ））
【００８２】
マスク１１２を除去した後、ゲート絶縁膜１１１上に、スパッタ法により窒化タンタル膜、タンタル膜の積層膜を形成し、パターニングしてゲート配線１１９を形成する。ゲート配線１１９はｎチャネル型とｐチャネル型ＴＦＴで共通であり、ｎチャネル型の低濃度不純物１１６、１１７と一部重なるように形成する。また、ゲート配線１１９を形成する前に、島状半導体膜１０５、１０６をエキシマレーザーで光アニールする。（図６（Ｄ））
【００８３】
島状半導体膜１０６にボロンを添加するためのマスク１２０をレジストで形成する。ドーピングガスに水素で５％に希釈されたジボランを用いる。加速電圧１０kV、設定ドーズ量を７．８×１０14ions/cm2とする。
【００８４】
ｐ型の高濃度不純物領域１２１、１２２、チャネル形成領域１２３が自己整合的に形成される。領域１２１がソース領域となり、領域１２２がドレイン領域となる。領域１２１ａ、１２２ａにはリンとボロン双方が添加され、ゲッタリング領域として機能する。領域１２１ｂ、１２２ｂはボロンのみが添加されている。（図７（Ａ））
【００８５】
マスク１２０を除去し、６００℃、８時間熱アニールをする。熱アニールによって、チャネル形成領域１１５、低濃度不純物領域１１６、１１７のニッケルは矢印で示すように、ソース領域１１３、ドレイン領域１１４へ拡散し、そこでゲッタリングされる。また、チャネル形成領域１２３のニッケルはソース領域１２１、ドレイン領域１２２へ拡散していき、領域１２１ａ、１２２ｂにゲッタリングされる。（図７（Ｂ））
【００８６】
酸化シリコン膜でなる層間絶縁膜１２４を形成する。層間絶縁膜１２４にコンタクトホールを形成した後、電極材料としてチタン／アルミ／チタンからなる積層膜を形成し、パターニングして、配線１２５〜１２７を形成する。ここでは、配線１２７によってｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを接続してＣＭＯＳ回路を形成する。（図７（Ｃ））
【００８７】
[実施形態４]
図８〜図１０を用いて、本実施形態はアクティブマトリクス型液晶表示装置に関し、画素部と、画素部のＴＦＴを駆動するための駆動回路を同一基板に形成したアクティブマトリクス基板の作製方法を説明する。ただし、説明を簡単にするために、駆動回路では、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴの作製工程を説明する。
【００８８】
ガラス基板２００表面に、厚さ５０nmの酸窒化シリコン膜、厚さ１５０nmの酸化シリコン膜を積層した下地膜を形成する。下地膜２０１の上に厚さ５０nmの、非晶質シリコン膜２０２をプラズマＣＶＤ法で成膜する。非晶質シリコン膜２０２表面をＵＶ光で酸化した後、スピナーによりニッケル酢酸溶液を塗布し乾燥させ、ニッケルを含む膜２０３を形成する。（図８（Ａ））
【００８９】
６００℃、８時間熱アニールして、非晶質シリコン膜２０２を結晶化して結晶性シリコン膜２０４を形成する。熱アニールにより、膜２０３のニッケルを非晶質シリコン膜２０２のシリコンが反応してニッケルシリサイドを形成しつつ、ニッケルが下地膜２０１に向かって拡散して、結晶化が促進される。
【００９０】
結晶性シリコン膜２０４上に保護膜２０５を形成する。保護膜２０５は１００〜２００nm（好ましくは１３０〜１７０nm）の厚さの窒化酸化シリコン膜または酸化シリコン膜で形成する。保護膜２０５はドーピング時に結晶性シリコン膜２０４が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。
【００９１】
保護膜２０５の上にレジストでなるマスク２０６を形成する。保護膜２０５を介してボロンを選択的に添加する。イオンドーピング装置によって、ジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起して、ボロンを添加した。ボロンは１×１０15〜１×１０18atoms/cm3代表的には５×１０16〜５×１０17atoms/cm3）の濃度で添加する。（図８（Ｃ））この工程はｎチャネル型ＴＦＴのしきい値電圧を制御するために、半導体にｐ型の導電性を付与する不純物をチャネルとなる領域に添加する工程であり、チャネルドープとよばれる工程である。（図８（Ｃ））
【００９２】
マスク２０６を除去し、新たにレジストでなるマスク２０８を形成した。そして、リンを添加してｎ型の低濃度不純物領域２０９〜２１１を形成する。これらの低濃度不純物領域２０９〜２１１はＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴのＬＤＤ領域となる。イオンドーピング装置において、５％に希釈したホスフィンをプラズマ励起して添加する。ドーピングの条件は低濃度不純物領域２０９〜２１１のリンの濃度が２×１０16〜５×１０19atoms/cm3代表的には５×１０17〜５×１０18atoms/cm3）となるようにすればよい。（図８（Ｄ））
【００９３】
マスク２０７、保護膜２０５を除去し、レーザー光により光アニールを行う。パルス発振型エキシマレーザー光を線状に整形して、照射する。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代表的には１５０〜２５０mJ/cm2）とする。（図８（Ｅ））
【００９４】
光アニールは添加されたリン、ボロンを活性化すると共に、ドーピング時に非晶質化した半導体膜を再結晶化するためであり、結晶性シリコン膜２０４に残存するニッケルが拡散しやすいようにするためである。
【００９５】
次に、結晶性シリコン膜２０４を島状にパターニングして、島状の半導体膜２１２〜２１５を形成する。半導体膜２１２、２１３はＣＭＯＳ回路を構成し、半導体膜２１４はサンプリング回路のｎチャネル型ＴＦＴを構成し、半導体膜２１５は画素部のｎチャネル型ＴＦＴを構成する。（図８（Ｆ））
【００９６】
次に、半導体膜２１２〜２１５を覆ってゲート絶縁膜２１６を形成する。ゲート絶縁膜２１６として、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした酸窒化シリコン膜を１１５nmの厚さに成膜する。（図９（Ａ））
【００９７】
スパッタ法により、ゲート絶縁膜２１６上に５０nm厚の窒化タングステン（ＷＮ）膜２１７、厚さ３５０nmのタングステン膜２１８を積層して成膜する。なお、図示しないが、窒化タングステン膜２１７の下にシリコン膜を２〜２０nm程度の厚さで形成しておくことは有効である。シリコン膜により窒化タングステン膜の密着性の向上と、酸化防止を図ることができる。
【００９８】
窒化タングステン膜２１７とタングステン膜２１８を一括でエッチングして、４００nm厚のゲート配線２１９〜２２１を形成する。ＣＭＯＳ回路に形成されるゲート配線２１９は半導体膜２１３のｎ型低濃度不純物領域２０９と部分的に重なるように形成し、サンプリング回路のＴＦＴのゲート配線２２０はｎ型低濃度不純物領域２１０、２１１と部分的に重なるように形成する。（図９（Ｃ））
【００９９】
ゲート配線２１９〜２２０をマスクにしてリンを添加して、ｎ型の低濃度不純物領域２２２〜２２７を自己整合的に形成する。低濃度不純物領域２２２〜２２７において、リンの濃度はｎ型の低濃度不純物領域２０９〜２１０の１／２〜１／１０（代表的には１／３〜１／４）の濃度とする。ただし、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度とする。これは、先に領域２２４〜２２７は予めボロンが添加されているため、ｎ型の導電型を付与するためである。具体的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3とする。このドーピング工程ではゲート配線で隠された部分を除いて、島状半導体膜に１×１０16〜５×１０18atoms/cm3の濃度でリンが添加される。（図９（Ｄ））
【０１００】
ゲート配線２１９〜２２１をマスクにして、ゲート絶縁膜２１６を自己整合的にエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いた。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜２２８〜２３０が形成された。（図９（Ｅ））
【０１０１】
このように活性層を露出させることによって、次に不純物元素の添加工程を行う際に加速電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスループットが向上する。ゲート絶縁膜をエッチングしないで残し、スルードーピングによって不純物領域を形成してもよい。
【０１０２】
次に、レジストマスク２３１を形成し、リンを添加して、ｎチャネル型ＴＦＴのソース／ドレイン領域を形成する。水素で希釈したホスフィンを用いたイオンドープ法により、ｎ型の高濃度不純物領域２３３〜２４１を形成する。ドーピング条件は加速電圧１０kV、設定ドーズ量を１．５×１０13ions/cm2とする。
【０１０３】
このリンのドーピング工程で作製されたｎ型の高濃度不純物領域は、ＴＦＴのチャネル形成領域および低濃度不純物領域に含まれるニッケルをゲッタリングするためのゲッタリング領域として機能する。（図９（Ｆ））
【０１０４】
次に、マスク２３１を除去し、新たにマスク２４２を形成する。水素で希釈したジボランをイオンドーピング装置によってプラズマ励起して、ボロンを半導体膜に添加する。半導体膜２１２にｐ型の高濃度不純物領域２４３、２４４を形成する。ボロンのドーピング条件は、加速電圧１０kV、設定ドーズ量を７．８×１０14ions/cm2とする。（図１０（Ａ））
【０１０５】
マスク２４２を除去した後、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００nm厚の窒化酸化シリコン膜（窒素濃度が２５〜５０atomic%）を成膜し、第１層間絶縁膜２４５とする。そして窒素雰囲気中において６００℃、６時間熱アニールする。各ＴＦＴの半導体膜に添加されたリン、ボロンが活性化される共に、各ＴＦＴのチャネル形成領域、低濃度不純物領域に残存するニッケルが、矢印で示すように、高濃度にリンとボロンを含むｐ型の不純物領域２４３ａ、２４４ａ、リンを高濃度に含むｎ型の不純物領域２３６〜２４１に拡散し、捕獲される。更に、この熱アニールにより、半導体膜に添加されたリン、ボロンが活性化されると共に、ドーピングにより損傷した結晶性が回復し、再結晶化される。（図１０（Ｂ））
【０１０６】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０７】
活性化及びゲッタリングのための熱アニールの終了後、第１層間絶縁膜２４５の上に、８００nm厚の酸化シリコン膜をプラズマＣＶＤ法により成膜し、第２層間絶縁膜２４６とする。こうして第１層間絶縁膜（窒化酸化シリコン膜）２４５と第２層間絶縁膜（酸化シリコン膜）２４６との積層膜でなる１μm厚の層間絶縁膜を形成する。
【０１０８】
層間絶縁膜２４５、２４６に各ＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線２４８〜２５１と、ドレイン配線２５２〜２５５を形成する。なお、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線２５２、２５３は同一配線として接続されている。これら配線はＴｉ膜を１００nm、Ｔｉを含むアルミニウム膜３００nm、Ｔｉ膜１５０nmをスパッタ法で連続して形成した３層膜で形成する。
【０１０９】
パッシベーション膜２５６として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００nm（代表的には２００〜３００nm）の厚さで形成する。有機樹脂からなる第３層間絶縁膜２５７を約１μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１１０】
画素部において、第３層間絶縁膜２５７上に1wt%のチタンを含有させたアルミニウム膜を１２５nmの厚さに成膜し、パターニングして遮蔽膜２５８を形成する。なお、本明細書中では、光と電磁波を遮るという意味で遮蔽膜という語を用いる。
【０１１１】
チタンを含有させたアルミニウム膜により、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、制御回路内で回路間をつなぐ接続配線を形成できる。ただし、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【０１１２】
次に、遮蔽膜２５８の表面に陽極酸化法またはプラズマ酸化法（本実施形態では陽極酸化法）により２０〜１００nm（好ましくは３０〜５０nm）の厚さの酸化アルミニウム２５９を形成する。まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を調合する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜２５８が形成されている基板を溶液に浸し、遮蔽膜２５８を陽極として、一定（数ｍＡ〜数十ｍＡ）の直流電流を流して、遮蔽膜２５８の表面には厚さ約５０nmの酸化アルミニウム２５９を形成する。陽極酸化によって遮蔽膜２５８の膜厚は９０nmとなる。
【０１１３】
次に、第３層間絶縁膜２５７、パッシベーション膜２５６にドレイン配線２５５に達するコンタクトホールを形成し、画素電極２６０を形成する。なお、画素電極２６１、２６２はそれぞれ隣接する別の画素の画素電極である。画素電極２６０〜２６２は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１１０nmの厚さにスパッタ法で形成する。
【０１１４】
また、この時、画素電極２６０と遮蔽膜２５８とがアルミナ２５９を介して重なり、保持容量２６３を形成している。なお、遮蔽膜２５８をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（ソース配線に入力される画像信号の中間電位）に設定しておくことが望ましい。
【０１１５】
こうして同一基板上に、駆動回路と画素回路とを有したアクティブマトリクス基板が完成する。なお、図１０（Ｃ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成された。
【０１１６】
駆動回路のｐチャネル型ＴＦＴ３０１の島状半導体膜には、チャネル形成領域３１１、ｐ型の高濃度不純物領域でなるソース領域３１２、ドレイン領域３１３が形成されている。ソース／ドレイン領域３１２、３１３はゲッタリング領域となるリンとボロンを含む領域を含み、この領域にはゲッタリングされたニッケルが５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【０１１７】
駆動回路のｎチャネル型ＴＦＴ３０２の島状半導体膜には、チャネル形成領域３１４、ソース領域３１５、ドレイン領域３１６、そしてチャネル形成領域のドレイン領域側）に、ゲート絶縁膜を介してゲート配線と重なった領域３１７（このような領域をＬov領域という。なお、ovはoverlapの意で付した。）が形成されている。
【０１１８】
また、ｎチャネル型ＴＦＴ３０３の島状半導体膜には、チャネル形成領域３１８、ソース領域３１９、ドレイン領域３２０、チャネル形成領域の両側にｎ型の低濃度不純物領域３２１、３２２が形成されている。領域３２１、３２２はゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）と、ゲート配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意で付した。）とでなる。
【０１１９】
また、画素部のＴＦＴ３０４の島状半導体膜には、チャネル形成領域３２３、３２４、ｎ型の高濃度不純物領域３２５〜３２７、ゲート配線と重ならない領域でなる（Ｌoff領域）ｎ型の低濃度不純物領域３２８〜３３１が形成される。
【０１２０】
本実施形態では、画素回路および制御回路が要求する回路仕様に応じて、各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてｎ型の低濃度不純物領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴと、低オフ電流動作を重視したＴＦＴとを作製することを可能にする。
【０１２１】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２のこ構造は、高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、バッファ回路などの制御回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホットキャリア対策を重視した構造となっている。これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側に接合するように、Ｌov領域を形成することもできる。
【０１２２】
また、ｎチャネル型ＴＦＴ３０３の構造はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（サンプルホールド回路）に適している。即ち、Ｌov領域を配置することでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を実現する。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、ＴＦＴに求められる特性によっては、Ｌov領域のみとすることもある。
【０１２３】
また、画素部のｎチャネル型ＴＦＴ３０４の構造は低オフ電流動作を重視した画素回路、サンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を実現している。また、制御回路のｎ型の低濃度不純物領域よりも、リン濃度が低い低濃度不純物領域をＬoff領域として用いることで、オン電流値が多少低下しても、徹底的にオフ電流値を低減することが可能である。
【０１２４】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域３１７の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域の長さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域３２９〜３３０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１２５】
また、本実施形態では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するための面積を少なくすることを可能とする。さらに、本実施形態のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができた。
【０１２６】
なお、本発明は本実施形態に示した保持容量の構造に限定される必要はない。例えば、本出願人による特開平１１−１３３４６３号や特願平１０−２５４０９７号に記載された保持容量の構造を用いることもできる。
【０１２７】
[実施形態５]  本実施形態では、アクティブマトリクス基板から、アクティブマトリクス型液晶パネルを作製する工程を説明する。
【０１２８】
図１１に示すように、実施形態４の作製工程に従って作製したアクティブマトリクス基板に対し、配向膜４０１を形成する。本実施形態では配向膜としてポリイミド膜を用いた。また、対向基板４０２には、対向電極４０３と、配向膜４０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１２９】
次に、配向膜にラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにする。そして、画素回路と、制御回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせた。その後、両基板の間に液晶４０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図１１に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３０】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１２の斜視図を用いて説明する。尚、図１２は、図８〜図１０の断面構造図と対応付けるため、共通の符号を付している。アクティブマトリクス基板は、ガラス基板１０１上に形成された、画素回路６０１と、走査（ゲート）信号制御回路６０２と、画像（ソース）信号制御回路６０３で構成される。画素回路の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる制御回路はＣＭＯＳ回路を基本として構成されている。走査信号制御回路６０２と、画像信号制御回路６０３はそれぞれゲート配線１２４とソース配線１５２で画素回路６０１に接続されている。また、ＦＰＣ６０４が接続された外部入出力端子６０５から制御回路の入出力端子までの接続配線６０６、６０７が設けられている。
【０１３１】
［実施形態６］  図１３は、実施形態４で示したアクティブマトリクス基板の回路構成の一例を示す。本実施形態のアクティブマトリクス基板は、画像信号制御回路７０１、走査信号制御回路（Ａ）７０７、走査信号制御回路（Ｂ）７１１、プリチャージ回路７１２、画素回路７０６を有している。なお、本明細書中において、制御回路とは画像信号処理回路７０１および走査信号制御回路７０７を含めた総称である。
【０１３２】
画像信号制御回路７０１は、シフトレジスタ回路７０２、レベルシフタ回路７０３、バッファ回路７０４、サンプリング回路７０５を備えている。また、走査信号制御回路（Ａ）７０７は、シフトレジスタ回路７０８、レベルシフタ回路７０９、バッファ回路７１０を備えている。走査信号制御回路（Ｂ）７１１も同様な構成である。
【０１３３】
ここでシフトレジスタ回路７０２、７０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは実施形態４でしめしたのＴＦＴ３０２の構造が適している。
【０１３４】
また、レベルシフタ回路７０３、７０９、バッファ回路７０４、７１０は、駆動電圧は１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、実施形態４で示したｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上で有効である。
【０１３５】
また、サンプリング回路７０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるので、実施形態４で示したｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図１０（Ｃ）ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１３６】
また、画素回路７０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路７０５よりもさらにオフ電流値が低いことを要求するので、Ｌov領域を配置しない構造とすることが望ましく、図１０（Ｃ）のｎチャネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望ましい。
【０１３７】
なお、本実施形態の構成は、実施形態１に示した作製工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施形態では画素回路と制御回路の構成のみ示しているが、実施形態１の作製工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはメモリ回路やマイクロプロセッサ回路などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能である。
【０１３８】
このように本発明は、同一基板上に画素回路と該画素回路を制御するための制御回路とを少なくとも含む半導体装置、例えば同一基板上に信号処理回路、制御回路および画素回路とを具備した半導体装置を実現しうる。
【０１３９】
［実施形態７］  上記実施例によって作製された液晶表示装置には、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１４０】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１４１】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１４に示す。図１４に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１４２】
図１４に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１４３】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する液晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることができ、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１４４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低くすることができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１４５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍ又は０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１４６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小くてもそれを補うようにしてもよい。
【０１４７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。
【０１４８】
なお、図１４に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶表示装置の表示媒体として用いることができる。
【０１４９】
［実施形態８］  実施形態４のＴＦＴの作製方法はアクティブマトリクス型ＥＬディスプレイの作製に適用することも可能である。その例を図１５〜図１７に示す。
【０１５０】
本実施形態では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について説明する。なお、図１５（Ａ）は本発明のＥＬ表示装置の上面図であり、図１５（Ｂ）はその断面図である。
【０１５１】
図１５（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０１５２】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０１５３】
また、図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０１５４】
本実施形態では、駆動ＴＦＴ４２０１には図１１のｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴと同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図１１のｐチャネル型ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０１５５】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１５６】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１５７】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１５８】
ＥＬ層４３０４の上には周期表の１族または２族に属する元素を含む導電膜（代表的にはアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含ませた導電膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施形態ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１５９】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０１６０】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０１６１】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１６２】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１６３】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０１６４】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０１６５】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０１６６】
また、本実施形態では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１５（Ｂ）の断面構造を有するＥＬ表示装置となる。
【０１６７】
ここで画素部のさらに詳細な断面構造を図１６に、上面構造を図１７（Ａ）に、回路図を図１７（Ｂ）に示す。図１６、図１７（Ａ）及び図１７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１６８】
図１６において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図１１のｎチャネル型ＴＦＴ３０４を用いて形成される。従って、ＴＦＴ４４０２の構造に関してはｎチャネル型ＴＦＴ３０４の説明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０１６９】
なお、本実施形態ではチャネル形成領域が２つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは３つ形成されるトリプルゲート構造であっても良い。
【０１７０】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６は図１１のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施形態ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１７１】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベーション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１７２】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１７３】
画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図１６では一画素しか図示していないが、本実施形態ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層を作り分けている。また、本実施形態では蒸着法により低分子系有機ＥＬ材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１７４】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施形態では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１７５】
次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施形態の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１７６】
この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでいうＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で形成されたコンデンサを指す。
【０１７７】
次に、本実施形態における画素の上面構造を図１７（Ａ）を用いて説明する。スイッチング用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲート電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続される。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的に接続される。
【０１７８】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も保持容量として用いることが可能である。
【０１７９】
〔実施形態９〕
本実施形態では、実施形態８とは異なる画素構造を有したＥＬ表示装置について説明する。説明には図１８を用いる。なお、図１７と同一の符号が付してある部分については実施形態８の説明を参照すれば良い。
【０１８０】
図１８では電流制御用ＴＦＴ４５０１として図１１のｎチャネル型ＴＦＴ３０２と同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０１８１】
本実施形態では、導電膜からなる画素電極４５０４がＥＬ素子の陰極として機能する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１８２】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図１８では一画素しか図示していないが、本実施形態ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好ましくはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０１８３】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施形態の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物からなる導電膜を用いる。
【０１８４】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでいうＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で形成されたコンデンサを指す。
【０１８５】
ＥＬ素子に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制御用ＴＦＴ４５０１として本発明の構造のｎチャネル型ＴＦＴを用いることは有効である。
【０１８６】
また、本実施形態の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで図１７（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能である。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量で保持容量を代用しうる。
【０１８７】
なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホットキャリア効果による劣化はさほど問題とならなくなるため、図１８においてＬＤＤ領域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。
【０１８８】
［実施形態１０］  本実施形態では、実施形態８もしくは実施形態９に示したＥＬ表示装置の画素部に用いることができる画素構造の例を図１９（Ａ）〜（Ｃ）に示す。なお、本実施形態において、４６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０１８９】
図１９（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１９０】
また、図１９（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合の例である。なお、図１９（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１９１】
また、図１９（Ｃ）は、図１９（Ｂ）の構造と同様に電流供給線４６０８をゲート配線４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１９２】
［実施形態１１］  本実施形態では、本発明を実施したＥＬ表示装置の画素構造の例を図２０（Ａ）、（Ｂ）に示す。なお、本実施形態において、４７０１はスイッチング用ＴＦＴ４７０２のソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、４７０７は電源制御用ＴＦＴ、４７０９は電源制御用ゲート配線、４７０８はＥＬ素子とする。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照すると良い。
【０１９３】
また、本実施形態では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成するのが好ましい。
【０１９４】
また、図２０（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例である。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１９５】
また、図２０（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソース配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、図２０（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１９６】
［実施形態１２］  本実形態では、本発明を実施したＥＬ表示装置の画素構造の例を図２１（Ａ）、（Ｂ）に示す。なお、本実施形態において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０１９７】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになっている。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとしても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造とすることが好ましい。
【０１９８】
また、図２１（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例である。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１９９】
また、図２１（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソース配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２１（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２００】
［実施形態１３］  本発明のＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、四つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造に限定されずに実施することが可能である。
【０２０１】
［実施形態１４］  本発明を用いて作製されたアクティブマトリクス型表示装置、例えば、実施形態５で示した液晶パネルや実施形態８〜１５で示した有機ＥＬディスプレイを表示媒体として搭載した電子機器全てに本発明を適用することができる。
【０２０２】
そのような電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２２及び図２３に示す。
【０２０３】
図２２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。
【０２０４】
図２２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０２０５】
図２２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０２０６】
図２２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０２０７】
図２２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５、外部入力部（図示しない）で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に適用することができる。
【０２０８】
図２２（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示装置２５０２やその他の信号制御回路に適用することができる。
【０２０９】
図２３（Ａ）はフロント型プロジェクターであり、光源光学系及び表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２１０】
図２３（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系及び表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０２１１】
なお、図２３（Ｃ）は、図２３（Ａ）及び図２３（Ｂ）中における光源光学系及び表示装置２６０１、２７０２の構造の一例を示した図である。光源光学系及び表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、光学系２８０７、表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを備えた複数の光学レンズで構成される。本実施例は表示装置２８０８を三つ使用する三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図２３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等を設けてもよい。
【０２１２】
また、図２３（Ｄ）は、図２３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図２３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等を設けてもよい。
【０２１３】
図２３には三板式のプロジェクターの例を示したが、単板式でもよい。この場合は、液晶パネルにカラーフィルタを形成してカラー表示を行えばよい。
【０２１４】
【発明の効果】
本発明により、金属元素を用いて非晶質部分を有する半導体膜を結晶化するため、非常に結晶性が優れた膜が形成できるため、電解効果移動度の高いＴＦＴを作製することができる。また結晶化に用いた金属元素をゲッタリングさせるため、ＴＦＴの信頼性、安定性が優れる。また、金属元素をゲッタリングするための領域を、ソースやドレインとして機能するｎ型やｐ型の不純物領域に含むようにしたため、素子の集積化が容易になる。また、ゲッタリング領域のリン、アンチモンの濃度プロファイルを規定することにより、各位実に再結晶化させることができるため、歩留まりの向上につながる。
【図面の簡単な説明】
【図１】  本発明のｎ型不純物領域（ゲッタリング領域）の１５族元素の濃度分布図。
【図２】  本発明のゲッタリング領域のリン、ボロンの濃度分布図。
【図３】  本発明のＴＦＴの作製工程を示す断面図。
【図４】  本発明のＴＦＴの作製工程を示す断面図。
【図５】  本発明のＴＦＴの作製工程を示す断面図。
【図６】  本発明のＴＦＴの作製工程を示す断面図。
【図７】  本発明のＴＦＴの作製工程を示す断面図。
【図８】  本発明のＴＦＴの作製工程を示す断面図。
【図９】  本発明のＴＦＴの作製工程を示す断面図。
【図１０】  本発明のＴＦＴの作製工程を示す断面図。
【図１１】  本発明の液晶パネルの断面図。
【図１２】  モジュール化された液晶パネルの概略の斜視図。
【図１３】  アクティブマトリクス基板のブロック図。
【図１４】  無しきい値反強誘電性混合液晶の特性図
【図１５】  本発明のＥＬ表示装置の上面図及び断面図。
【図１６】  本発明のＥＬ表示装置の画素部の断面図。
【図１７】  本発明のＥＬ表示装置の画素部の上面図、およびその回路図。
【図１８】  本発明のＥＬ表示装置の断面図。
【図１９】  本発明のＥＬ表示装置の画素部の回路図。
【図２０】  本発明のＥＬ表示装置の画素部の回路図。
【図２１】  本発明のＥＬ表示装置の画素部の回路図。
【図２２】  電子機器の応用例。
【図２３】  プロジェクターへの応用例。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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