(57)【特許請求の範囲】
【請求項１】
所定の情報に応じて変調された搬送波を受信し、前記情報と電力とを抽出して所定の処理を実行する情報処理装置において、
前記搬送波を受信する受信手段と、
前記受信手段によって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段と、
前記搬送波に重畳されている前記情報を復調する復調手段と、
前記直流電力生成手段によって生成された直流電力を電源とし、前記復調手段によって復調された前記情報に対して所定の処理を施す情報処理手段と、
を有し、
前記直流電力生成手段は、
前記受信手段からの前記搬送波の出力端子のうち、一方の出力端子がハイレベルのとき前記一方の出力端子からの出力電流を通過させる第１のトランジスタと、他方の出力端子がハイレベルのとき前記他方の出力端子からの出力電流を通過させる第２のトランジスタとを備える第１の全波整流回路と、
前記第１、第２のトランジスタの各出力電圧を一定電圧に安定化する電圧安定回路と、
前記電圧安定回路の出力電圧からリプル成分を除去するコンデンサと、
を有し、
前記復調手段は、
前記一方の出力端子がハイレベルのとき前記一方の出力端子からの出力電流を通過させる第３のトランジスタと、前記他方の出力端子がハイレベルのとき前記他方の出力端子からの出力電流を通過させる第４のトランジスタとを備え、少なくとも前記第３、第４のトランジスタがそれぞれ前記第１、第２のトランジスタとは独立して設けられた第２の全波整流回路と、
前記第２の全波整流回路によって整流された信号から包絡線検波を行う包絡線検波回路と、
を有する、
ことを特徴とする情報処理装置。
【請求項２】
前記復調手段は、前記第２の全波整流回路によって整流された信号から包絡線検波によって復調を行うための抵抗およびコンデンサを有し、
前記抵抗と前記コンデンサから算出される時定数は、搬送波の周波数に応じて変更可能であることを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記直流電力生成手段および前記復調手段とは独立した構成とされ、前記受信手段によって受信された搬送波からクロック信号を生成するクロック信号生成手段を更に有することを特徴とする請求項１記載の情報処理装置。
【請求項４】
前記クロック信号生成手段は、
前記搬送波を全波整流する全波整流手段と、
前記全波整流手段によって得られた信号の波形を成形する波形成形手段と、
前記波形成形手段によって得られた信号を分周する分周手段と、
を有することを特徴とする請求項３記載の情報処理装置。
【請求項５】
所定の情報に応じて変調された搬送波を受信し、前記情報と電力とを抽出して所定の処理を実行する情報処理デバイスにおいて、
前記搬送波を受信する受信手段と、
前記受信手段によって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段と、
前記搬送波に重畳されている前記情報を復調する復調手段と、
前記直流電力生成手段によって生成された直流電力を電源とし、前記復調手段によって復調された前記情報に対して所定の処理を施す情報処理手段と、
を有し、
前記直流電力生成手段は、
前記受信手段からの前記搬送波の出力端子のうち、一方の出力端子がハイレベルのとき前記一方の出力端子からの出力電流を通過させる第１のトランジスタと、他方の出力端子がハイレベルのとき前記他方の出力端子からの出力電流を通過させる第２のトランジスタとを備える第１の全波整流回路と、
前記第１、第２のトランジスタの各出力電圧を一定電圧に安定化する電圧安定回路と、
前記電圧安定回路の出力電圧からリプル成分を除去するコンデンサと、
を有し、
前記復調手段は、
前記一方の出力端子がハイレベルのとき前記一方の出力端子からの出力電流を通過させる第３のトランジスタと、前記他方の出力端子がハイレベルのとき前記他方の出力端子からの出力電流を通過させる第４のトランジスタとを備え、少なくとも前記第３、第４のトランジスタがそれぞれ前記第１、第２のトランジスタとは独立して設けられた第２の全波整流回路と、
前記第２の全波整流回路によって整流された信号から包絡線検波を行う包絡線検波回路と、
を有する、
ことを特徴とする情報処理デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置および情報処理デバイスに関し、特に、所定の情報に応じて変調された搬送波を受信し、情報と電力とを抽出して所定の処理を実行する情報処理装置および情報処理デバイスに関する。
【０００２】
【従来の技術】
近年、非接触インターフェースを有するカード型情報処理デバイスが開発され、例えば、クレジットカードや定期券等の個人目的での使用のみならず、ファクトリーオートメーションや物品管理等におけるタグのような産業目的での使用も期待されている。
【０００３】
ところで、このようなカード型情報処理デバイスの電波インターフェースとしては、例えば、ＩＳＯ／ＩＥＣ  １４４４３  ＰＲＡＴ２に規定された物理インターフェースがある。特に、スマートカード用ＬＳＩとしてＣＰＵが搭載されたカードの場合には、電源とクロック信号とが常時供給される必要があるため、前述のＩＳＯ／ＩＥＣ  １４４４３  ＰＲＡＴ２のうちでもＴｙｐｅ  Ｂの仕様が採用されている。
【０００４】
図１０は、Ｔｙｐｅ  Ｂに属する非接触インターフェースを有するカード型情報処理デバイスシステムの従来における構成例を示す図である。
この図において、リーダライタ１０は、発振回路１１、Ｉ／Ｆ（Interface）１２、変調回路１３、送信回路１４、アンテナ１５、受信回路１６、および、復調回路１７によって構成されており、カード型情報処理デバイス２０との間で電波によって情報を送受信する。
【０００５】
ここで、発振回路１１は、搬送波となる１３．５６ＭＨｚの正弦波を発生する。
Ｉ／Ｆ１２は、図示せぬ上位コンピュータと接続され、カード型情報処理デバイス２０に対して送信すべき情報を入力するとともに、カード型情報処理デバイス２０から受信した情報を出力する。
【０００６】
変調回路１３は、Ｉ／Ｆ１２から入力された情報に応じて、発振回路１１から供給された正弦波をＡＳＫ（Amplitude Shift Keying）変調して出力する。
送信回路１４は、ＡＳＫ変調された正弦波をアンテナ１５を介して送信する。
【０００７】
アンテナ１５は、送信回路１４から供給された信号を電波として放射するとともに、カード型情報処理デバイス２０からの電波を捕捉し、受信回路１６に供給する。
【０００８】
受信回路１６は、アンテナ１５によって捕捉された電波を対応する電気信号に変換する。
復調回路１７は、受信回路１６から供給された電気信号を復調し、重畳されている情報を抽出する。
【０００９】
カード型情報処理デバイス２０は、アンテナ２１、コンデンサ２２、全波整流回路２３、コンデンサ２４、電圧安定部２５、ＡＳＫ復調部２６、コンデンサ２７、情報処理部２８、送信回路２９、および、キャリアクロック抽出回路３０によって構成されており、リーダライタ１０から送信されてきた電波をその電源として、電波に重畳されている情報を復調して種々の処理を施す。また、情報処理の結果得られた情報を、リーダライタ１０に対して返送する。
【００１０】
ここで、アンテナ２１は、リーダライタ１０から送信されてきた電波を捕捉するとともに、送信回路２９から供給された信号をリーダライタ１０に向けて電波として放射する。
【００１１】
コンデンサ２２は、アンテナ２１の有するインダクタンス成分と並列共振することで、カード型情報処理デバイス２０が受け取ることができるパワーを増加させる。
【００１２】
全波整流回路２３は、受信した電波を直流信号に変換する。
コンデンサ２４は、全波整流回路２３から出力された直流信号のリプル成分を除去するとともに、後述するように包絡線検波によって搬送波の包絡線を検出する。
【００１３】
電圧安定部２５は、コンデンサ２４によってリプル成分が除去された直流信号の電圧が一定になるように制御する。
ＡＳＫ復調部２６は、包絡線検波された信号に対してＡＳＫ復調により、重畳されている情報を抽出する。
【００１４】
コンデンサ２７は、情報処理部２８に供給される電源電圧に含まれているリプル成分を除去する。
情報処理部２８は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、および、暗号回路等によって構成されており、ＡＳＫ復調部２６によって復調された情報に対して種々の処理を施す。
【００１５】
送信回路２９は、情報処理部２８による情報処理の結果を、アンテナ２１を介してリーダライタ１０に送信する。
キャリアクロック抽出回路３０は、受信した１３．５６ＭＨｚの搬送波から同じく１３．５６ＭＨｚのクロック信号を生成して情報処理部２８に供給する。
【００１６】
図１１は、カード型情報処理デバイス２０の詳細な構成例を示す図である。この図に示すように、全波整流回路２３は、ダイオード２３ａ〜２３ｄによって構成されている。また、電圧安定部２５は、抵抗２５ａと電圧安定回路２５ｂとによって構成されている。更に、ＡＳＫ復調部２６は、抵抗２６ａとＡＳＫ復調回路２６ｂによって構成されている。
【００１７】
ここで、ダイオード２３ａ〜２３ｄは、アンテナ２１から供給された高周波信号を全波整流して直流信号に変換する。
抵抗２５ａは、コンデンサ２４とコンデンサ２７との干渉を排除するための分離抵抗である。
【００１８】
電圧安定回路２５ｂは、情報処理部２８に供給される電圧が一定になるように制御する。
抵抗２６ａは、コンデンサ２４と協働して、ダイオード２３ａ〜２３ｄから出力される信号を包絡線検波する。
【００１９】
ＡＳＫ復調回路２６ｂは、抵抗２６ａおよびコンデンサ２４によって包絡線検波された信号をＡＳＫ復調することにより、重畳されている情報を抽出する。
図１２は、キャリアクロック抽出回路３０の詳細な構成例を示す図である。この図に示すように、キャリアクロック抽出回路３０は、ＮチャネルＭＯＳ−ＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）３０ａ，３０ｂ、ＰチャネルＭＯＳ−ＦＥＴ３０ｃ，３０ｄ、定電流源３０ｅ、および、レベルシフト回路３０ｆによって構成されている。
【００２０】
ここで、ＮチャネルＭＯＳ−ＦＥＴ３０ａ，３０ｂ、ＰチャネルＭＯＳ−ＦＥＴ３０ｃ，３０ｄ、および、定電流源３０ｅは差動増幅器を構成しており、アンテナ２１から出力された高周波信号ＲＦ１，ＲＦ２の差分を増幅し、レベルシフト回路３０ｆに供給する。
【００２１】
レベルシフト回路３０ｆは、差動増幅器から出力された信号のレベルを、ディジタル信号のレベルになるようにレベルシフトし、キャリアクロック信号として出力する。
【００２２】
次に、以上の従来例の動作について説明する。
発振回路１１は、１３．５６ＭＨｚの正弦波を発生し、変調回路１３に供給する。変調回路１３は、発振回路１１から供給された正弦波をＩ／Ｆ１２から供給された、カード型情報処理デバイス２０へ送信すべき情報に応じてＡＳＫ変調し、送信回路１４に供給する。
【００２３】
送信回路１４は、変調回路１３から供給された信号に応じた電波を、アンテナ１５を介して送信する。
アンテナ１５は、カード型情報処理デバイス２０に向けて電波を放射する。
【００２４】
カード型情報処理デバイス２０のアンテナ２１は、リーダライタ１０から送信された電波を捕捉し、全波整流回路２３に供給する。ここで、アンテナ２１のインダクタンス成分と、コンデンサ２２とが並列共振するので、カード型情報処理デバイス２０が受け取ることができるパワーを増加させることができる。
【００２５】
ダイオード２３ａ〜２３ｄは、アンテナ２１から供給された高周波信号ＲＦ１，ＲＦ２を全波整流して直流信号に変換して出力する。
コンデンサ２４および抵抗２６ａは、ダイオード２３ａ〜２３ｄから出力された直流信号を包絡線検波することにより、その包絡線を検出する。
【００２６】
ＡＳＫ復調回路２６ｂは、包絡線検波された信号に対してＡＳＫ復調処理を施すことにより、もとの情報（“０”または“１”の情報）を抽出し、情報処理部２８に供給する。
【００２７】
抵抗２５ａは、コンデンサ２４とコンデンサ２７とが相互に干渉することを防止する。即ち、コンデンサ２４の端子に発生しているＡＳＫ信号が、情報処理部２８に供給されるのを防止する。
【００２８】
電圧安定回路２５ｂは、情報処理部２８に対して所定の直流電圧が供給されるように制御する。
コンデンサ２７は、電圧安定回路２５ｂから供給された電源電圧に含まれているリプル成分を除去する。
【００２９】
一方、キャリアクロック抽出回路３０のＮチャネルＭＯＳ−ＦＥＴ３０ａ，ｂおよびＰチャネルＭＯＳ−ＦＥＴ３０ｃ，３０ｄによって構成される差動増幅器は、高周波信号ＲＦ１，ＲＦ２の差分信号を所定のゲインで増幅して出力する。その結果、１３．５６ＭＨｚの信号を得る。レベルシフト回路３０ｆは、１３．５６ＭＨｚの信号をディジタル信号のレベルに変換し、クロック信号として情報処理部２８に供給する。
【００３０】
その結果、情報処理部２８には、電圧安定回路２５ｂから電源が、また、ＡＳＫ復調回路２６ｂからは受信した情報が、また、キャリアクロック抽出回路３０からはクロック信号が供給されることになる。情報処理部２８は、キャリアクロック抽出回路３０から供給されたクロック信号に同期して、ＡＳＫ復調回路２６ｂから供給された情報に対して種々の処理を施す。
【００３１】
そして、処理結果の情報については、送信回路２９を介して、リーダライタ１０に返送する。
リーダライタ１０では、アンテナ１５によってカード型情報処理デバイス２０から返送された電波を捕捉し、受信回路１６により電気信号に変換した後、復調回路１７でもとの情報を抽出する。
【００３２】
このようにして得られた情報は、Ｉ／Ｆ１２を介して上位のコンピュータに伝送される。
【００３３】
【発明が解決しようとする課題】
ところで、近年、このようなカード型情報処理デバイス２０の処理能力に対する要求が高まりつつあり、また、処理の高速化のためにクロック信号の周波数も増加しつつある。その結果として、情報処理部２８の消費電流も、増大しつつある。
【００３４】
このように、情報処理部２８が消費する電流が増加すると、電源電圧に含まれているリプル成分を除去するためには、コンデンサ２７の容量を、例えば、１０００ｐＦ以上の値にする必要がある。そして、この大きな容量を受信用のコンデンサ２４と分離するためには抵抗２５ａをある程度大きな値にしなければならないが、素子の耐圧との関係で認容できない場合がある。例えば、情報処理部２８に流れる電流が１０ｍＡ程度となることは、もはや一般的であり、また、抵抗２５ａとしては１ＫΩ程度であることが望ましい場合も少なくない。しかしながら、１ＫΩの抵抗に対して１０ｍＡの電流が流れると、電圧降下は１０Ｖ近くになるため、素子の耐圧が１０Ｖ前後である回路にとっては認容できるとは言えない。
【００３５】
そこで、この抵抗２５ａの値を小さくすると、包絡線検波用のコンデンサ２４の容量が、コンデンサ２７によって実質的に増大してしまうため、包絡線検波を精度よく行うことができなくなる。
【００３６】
以上に説明したように、従来のカード型情報処理デバイス２０では、情報処理部２８の消費電力の増大に起因して、いままで予想されていなかった種々の問題が発生しており、これらの問題点を解決する手法は提案されていない。
【００３７】
更に、以上の従来例では、図１２に示すように、差動増幅器によりＲＦ１およびＲＦ２の差分の信号を取り出し、これをレベルシフト回路３０ｆによってレベルシフトすることによりクロック信号を生成していた。ところで、アナログ信号をディジタル信号に変換する際には、雑音や素子のばらつきによって、生成されたクロック信号のデューティー比が５０％にならないという問題点もあった。その結果、回路の動作が不安定になる場合があるという問題点もあった。
【００３８】
本発明はこのような点に鑑みてなされたものであり、所定の情報に応じて変調された搬送波を受信し、この情報と電力とを抽出して所定の処理を実行する情報処理装置の設計を容易化するとともに、安定して動作する情報処理装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、所定の情報に応じて変調された搬送波を受信し、前記情報と電力とを抽出して所定の処理を実行する情報処理装置１において、前記搬送波を受信する受信手段１ｂと、前記受信手段１ｂによって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段１ｃと、前記直流電力生成手段１ｃとは独立した構成とされ、前記搬送波に重畳されている前記情報を復調する復調手段１ｄと、前記直流電力生成手段１ｃによって生成された直流電力を電源とし、前記復調手段１ｄによって復調された前記情報に対して所定の処理を施す情報処理手段１ｅと、を有することを特徴とする情報処理装置が提供される。
【００４０】
ここで、受信手段１ｂは、リーダライタ２からの搬送波を受信する。直流電力生成手段１ｃは、受信手段１ｂによって受信された搬送波を整流することにより、直流電力を生成する。復調手段１ｄは、直流電力生成手段１ｃとは独立した構成とされ、搬送波に重畳されている情報を復調する。情報処理手段１ｅは、直流電力生成手段１ｃによって生成された直流電力を電源とし、復調手段１ｄによって復調された情報に対して所定の処理を施す。
【００４１】
また、所定の情報に応じて変調された搬送波を受信し、前記情報と電力とを抽出して所定の処理を実行するカード型情報処理デバイスにおいて、前記搬送波を受信する受信手段と、前記受信手段によって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段と、前記直流電力生成手段とは独立した構成とされ、前記搬送波に重畳されている前記情報を復調する復調手段と、前記直流電力生成手段によって生成された直流電力を電源とし、前記復調手段によって復調された前記情報に対して所定の処理を施す情報処理手段と、を有することを特徴とするカード型情報処理デバイスが提供される。
【００４２】
ここで、受信手段は、搬送波を受信する。直流電力生成手段は、受信手段によって受信された搬送波を整流することにより、直流電力を生成する。復調手段は、直流電力生成手段とは独立した構成とされ、搬送波に重畳されている情報を復調する。情報処理手段は、直流電力生成手段によって生成された直流電力を電源とし、復調手段によって復調された情報に対して所定の処理を施す。
【００４３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の情報処理装置１は、受信手段１ｂ、直流電力生成手段１ｃ、復調手段１ｄ、および、情報処理手段１ｅによって構成されており、リーダライタ２から送信された搬送波に重畳されている情報を受信して種々の処理を施す。
【００４４】
ここで、受信手段１ｂは、リーダライタ２から送信された搬送波を、それに含まれているアンテナを介して受信する。
直流電力生成手段１ｃは、受信手段１ｂによって受信された搬送波を整流することにより、直流電力を生成する。
【００４５】
復調手段１ｄは、直流電力生成手段１ｃとは独立した構成とされ、搬送波に重畳されている情報を復調して抽出する。
情報処理手段１ｅは、直流電力生成手段１ｃによって生成された直流電力を電源とし、復調手段１ｄによって復調された情報に対して所定の処理を施す。
【００４６】
次に、以上の原理図の動作について説明する。
リーダライタ２は、所定の周波数を有する搬送波を、送信しようとする情報に応じてＡＳＫ変調して送信する。
【００４７】
情報処理装置１の受信手段１ｂは、それに含まれているアンテナによって捕捉された搬送波を受信し、対応する電気信号に変換する。
直流電力生成手段１ｃは、受信手段１ｂから供給された搬送波を全波整流することにより、直流電力を生成する。
【００４８】
復調手段１ｄは、受信手段１ｂから供給された搬送波に対して復調処理を施すことにより、重畳されている情報を抽出する。
ここで、直流電力生成手段１ｃは、全波整流用の整流素子ならびにリプル成分除去用のコンデンサおよび抵抗を含んでいる。また、復調手段１ｄは、搬送波を包絡線検波するためのコンデンサおよび抵抗を含んでいる。ここで、これらは別個独立の構成とされているので、これらが相互に干渉することを排除することができる。また、相互の干渉を排除することが可能であることから、それぞれを個別にしかも単独で設計することができるので、設計を簡易化することも可能になる。
【００４９】
情報処理手段１ｅは、直流電力生成手段１ｃから供給された電力を電源として復調手段１ｄから供給された情報に対して種々の処理を施す。
以上に説明したように、直流電力生成手段１ｃと復調手段１ｄとを別個独立の構成とするようにしたので、それぞれの手段が有する構成要素同士の干渉を排除することが可能になる。また、これらを別個の構成とすることにより、設計を簡易に行うことが可能になる。
【００５０】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明のカード型情報処理デバイスは、アンテナ５０、パワーブロック６０、シグナルブロック７０、および、クロック抽出ブロック８０によって構成されている。ここで、カード型情報処理デバイスとは、例えば、スマートカードやＲＦＩＤ（Radio Frequency Identification）のように、カード型の部材の内部に半導体装置を有するデバイスを意味するものとする。
【００５１】
なお、リーダライタについては、図１０に示す従来例と同様の構成であるのでその説明は省略する。
アンテナ５０は、リーダライタから送信された電波を捕捉し、各ブロックへ供給する。
【００５２】
パワーブロック６０は、コンデンサ６１、ＮチャネルＭＯＳ−ＦＥＴ６２〜６５、電圧安定回路６６、コンデンサ６７、情報処理部６８によって構成されており、アンテナ５０から供給された高周波信号から電源電圧となる直流電力を抽出する。
【００５３】
ＮチャネルＭＯＳ−ＦＥＴ６２〜６５は、全波整流回路を構成している。ここで、図の上方に存在するＮチャネルＭＯＳ−ＦＥＴ６２およびＮチャネルＭＯＳ−ＦＥＴ６３は、ゲートとドレインがそれぞれ接続されており、図の下から上方向への電流を通過させ、上から下方向への電流を遮断する。
【００５４】
また、図の下方に存在するＮチャネルＭＯＳ−ＦＥＴ６４，６５は、ゲートが他方のＮチャネルＭＯＳ−ＦＥＴのドレインに接続されている。ＲＦ１＞ＲＦ２の場合にはＮチャネルＭＯＳ−ＦＥＴ６４がＯＮの状態になりＮチャネルＭＯＳ−ＦＥＴ６５がＯＦＦの状態になる。また、ＲＦ１＜ＲＦ２の場合にはＮチャネルＭＯＳ−ＦＥＴ６４がＯＦＦの状態になりＮチャネルＭＯＳ−ＦＥＴ６５がＯＮの状態になる。
【００５５】
電圧安定回路６６は、情報処理部６８に供給される電圧が一定になるように制御する。
コンデンサ６７は、電圧安定回路６６から出力される直流電圧に含まれているリプル成分を除去するとともに、リーダライタからの電力の供給が一時的に遮断された場合にも情報処理部６８に電力を供給し続ける。
【００５６】
情報処理部６８は、例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ、および、暗号回路等によって構成されており、シグナルブロック７０によって復調された情報に対して種々の処理を施す。
【００５７】
シグナルブロック７０は、ＮチャネルＭＯＳ−ＦＥＴ７１，７２、コンデンサ７３、抵抗７４、および、ＡＳＫ復調回路７５によって構成されており、高周波信号に重畳されている情報を復調して抽出する。
【００５８】
ここで、ＮチャネルＭＯＳ−ＦＥＴ７１，７２は、ＮチャネルＭＯＳ−ＦＥＴ６４，６５とともに全波整流回路を構成しており、アンテナ５０から供給される高周波信号を全波整流して出力する。
【００５９】
コンデンサ７３および抵抗７４は、包絡線検波回路を構成しており、ＮチャネルＭＯＳ−ＦＥＴ７１，７２から供給された信号を包絡線検波し、ＡＳＫ復調回路７５に供給する。
【００６０】
ＡＳＫ復調回路７５は、包絡線検波された信号に対してＡＳＫ復調処理を施し、重畳されている信号を抽出する。
図３は、ＡＳＫ復調回路７５の詳細な構成例を示す図である。この図に示すよに、ＡＳＫ復調回路７５は、ＬＰＦ（Low Pass Filter）７５ａ、コンデンサ７５ｂ、抵抗７５ｃ，７５ｄ、演算増幅器７５ｅ、コンパレータ７５ｆ，７５ｇ、および、ＮＡＮＤ素子７５ｈ，７５ｉによって構成されている。
【００６１】
ここで、ＬＰＦ７５ａは、包絡線検波された信号に含まれている高周波成分（搬送波）を除去する。
コンデンサ７５ｂは、カップリングコンデンサであり、包絡線検波された信号に含まれている直流成分を除去する。
【００６２】
抵抗７５ｃ，７５ｄ、および、演算増幅器７５ｅは増幅率が１である反転増幅器を構成しており、コンデンサ７５ｂから出力された信号を反転して出力する。なお、増幅率を１とするため、抵抗７５ｃと抵抗７５ｄの抵抗値は等しい。
【００６３】
コンパレータ７５ｆは、演算増幅器７５ｅから出力された信号と、基準電圧Ｖｒ１とを比較し、基準電圧Ｖｒ１よりも入力電圧の方が小さい場合には電源電圧を、基準電圧Ｖｒ１よりも入力電圧の方が大きい場合にはＧＮＤ電圧を出力する。
【００６４】
コンパレータ７５ｇは、コンデンサ７５ｂから出力された信号と、基準電圧Ｖｒ２とを比較し、基準電圧Ｖｒ２よりも入力電圧の方が小さい場合には電源電圧を、基準電圧Ｖｒ２よりも入力電圧の方が大きい場合にはＧＮＤ電圧を出力する。
【００６５】
なお、基準電圧Ｖｒ１，Ｖｒ２は、個々の回路の特性に応じて適宜決定する。
ＮＡＮＤ素子７５ｈ，７５ｉは、ラッチ回路を構成しており、コンパレータ７５ｆ，７５ｇから出力されたアナログ信号に応じてセットまたはリセット動作を行い、ディジタルレベルの信号に変換して出力する。
【００６６】
図２に戻って、クロック抽出ブロック８０は、ＮチャネルＭＯＳ−ＦＥＴ８１，８２、抵抗８３，８４、シュミットトリガ回路８５、および、分周回路８６によって構成されており、高周波信号からクロック信号を生成する。
【００６７】
ここで、ＮチャネルＭＯＳ−ＦＥＴ８１，８２は、ＮチャネルＭＯＳ−ＦＥＴ６４，６５と協働し、高周波信号を全波整流して出力する。
抵抗８３および抵抗８４は、入力抵抗であり、これらの抵抗によって分圧された電圧をシュミットトリガ回路８５に供給するとともに、シュミットトリガ回路８５の入力容量をディスチャージする役割を担っている。
【００６８】
シュミットトリガ回路８５は、抵抗８４に生じた電圧を波形成形し、ディジタルレベルの信号に変換して出力する。
分周回路８６は、シュミットトリガ回路８５から出力された信号を１／２に分周して出力する。
【００６９】
次に、以上の実施の形態の動作について説明する。
リーダライタは、図４に示すような電波を発生して送信する。この図に示すように、リーダライタから送信される電波は、１３．５６ＭＨｚの周波数を有する搬送波が、ＡＳＫによって変調され、“０”または“１”のビット情報が表現される。具体的には、振幅がＡ２である高磁界振幅時が“１”に対応し、振幅がＡ１である低磁界振幅時が“０”に対応している。また、変調度｛（Ａ２−Ａ１）／（Ａ１＋Ａ２）｝×１００＝８〜１４％とされている。
【００７０】
このような電波は、アンテナ５０によって捕捉され、その磁界強度に対応した電気信号に変換される。なお、コンデンサ６１の存在により、アンテナ５０が有するインダクタンス成分と並列共振が発生するので、アンテナのみの場合より大きなパワーを受信できる。
【００７１】
ここで、ＲＦ１＞ＲＦ２である場合にはＮチャネルＭＯＳ−ＦＥＴ６２がＯＮの状態になりＮチャネルＭＯＳ−ＦＥＴ６３がＯＦＦの状態になるので、ＲＦ１から電圧安定回路６６に向けて電流が流入する。
【００７２】
一方、ＲＦ１＜ＲＦ２である場合にはＮチャネルＭＯＳ−ＦＥＴ６３がＯＮの状態になりＮチャネルＭＯＳ−ＦＥＴ６２がＯＦＦの状態になるので、ＲＦ２から電圧安定回路６６に対して電流が流入する。
【００７３】
電圧安定回路６６は、バンドギャップリファレンス回路等を使用した基準電圧を参照し、情報処理部６８に印加される電圧が所定値であるか否かを検出して電流の供給を断続することにより、負荷に一定の電圧が供給されるように制御する。
【００７４】
コンデンサ６７は、電圧安定回路６６から出力された電圧に含まれているリプル成分を除去するとともに、リーダライタからの電力の供給が一時的に途絶えた場合でも所定の時間内は電力を供給する。
【００７５】
ここで、コンデンサ６７は、前述の目的を達成するためには１０００ｐＦ程度の容量を有することが望ましい。図１１に示す従来の回路の場合では、このような大きな容量を用いると、包絡線検波回路との干渉を防ぐことが困難であったが、本実施の形態に示す構成では、ＮチャネルＭＯＳ−ＦＥＴ６２，６３，７１，７２が有する実効的な抵抗により、これらの干渉が排除されるので、このような大きな容量を用いた場合でも、包絡線検波を精度よく行うことが可能になる。
【００７６】
また、図１１に示す従来の回路のようにダイオード２３ａ〜２３ｄを使用した場合には、電圧安定回路２５ｂと、ダイオード２３ａ〜２３ｄの順方向電圧降下（通常０．７Ｖ）によって、ＲＦ１およびＲＦ２の電圧が一定値に固定されてしまうため、ＡＳＫ復調を効率よく行うことができないが、ＭＯＳ−ＦＥＴによればそのような不都合を回避することができる。
【００７７】
更に、ダイオードを通常のＣＭＯＳプロセスで製造しようとすると、基板電流が流れてラッチアップを生じる可能性があるが、ＭＯＳ−ＦＥＴを利用すればそのような不具合を回避することができる。
【００７８】
なお、１０００ｐＦ程度の容量は、強誘電体メモリ製造プロセスを利用することにより簡易に作成することができる。また、電圧安定回路６６の入力端子部分にコンデンサを別途設け、リプルを除去するようにしてもよい。そのような構成によっても、従来の回路と異なり、シグナルブロック等との干渉を排除することが可能になる。
【００７９】
情報処理部６８は、コンデンサ６７から供給された直流電力によって、種々の演算処理を実行する。
情報処理部６８から出力された電流は、ＲＦ１＞ＲＦ２である場合にはＮチャネルＭＯＳ−ＦＥＴ６４を経由してＲＦ２に流出する。一方、ＲＦ１＜ＲＦ２である場合にはＮチャネルＭＯＳ−ＦＥＴ６５を経由してＲＦ１に流出する。
【００８０】
シグナルブロック７０では、ＮチャネルＭＯＳ−ＦＥＴ７１，７２が、前述のＮチャネルＭＯＳ−ＦＥＴ６２，６３と同様の動作により、高周波信号を整流して出力する。
【００８１】
なお、これらのＮチャネルＭＯＳ−ＦＥＴ７１，７２は電力を取り出す必要がないので、小さな素子を使用することができる。このため、これらのＮチャネルＭＯＳ−ＦＥＴ７１，７２を分離した構成とした場合でも、従来の回路と比較して回路規模の増加はほとんどない。
【００８２】
コンデンサ７３および抵抗７４は、整流された高周波信号に対して包絡線検波を行う。その結果、図５に示すように、高周波信号のピークを結ぶ包絡線が検出されることになる。なお、コンデンサ７３および抵抗７４の素子値は、高周波信号の周波数との関係をもとに決定する。その際、抵抗７４はできるだけ大きい値を選択する方が、消費電力を抑制することができる。実験によれば、コンデンサ７３の容量は、５０ｐＦ程度あれば十分であることが分かっている。この容量に対して、４２３．７５Ｋｂｐｓのデータ転送を行うためには、抵抗７４は１０ＫΩ程度であればよく、その際に抵抗７４で消費される電流値は１００μＡ程度であるので、十分に低い値となる。
【００８３】
ＡＳＫ復調回路７５のＬＰＦ７５ａは、入力された高周波信号から信号成分のみを取り出し、出力する。
コンデンサ７５ｂは、ＬＰＦ７５ａの出力信号から直流成分を除去して出力する。
【００８４】
抵抗７５ｃ，７５ｄおよび演算増幅器７５ｅは、コンデンサ７５ｂの出力を反転して出力する。
コンパレータ７５ｆは、基準電圧Ｖｒ１と演算増幅器７５ｅの出力を比較し、また、コンパレータ７５ｇは、基準電圧Ｖｒ２とコンデンサ７５ｂの出力を比較し、それぞれの比較結果を出力する。なお、比較対照となる入力電圧が基準電圧よりも小さい場合には正の電圧を、また、その逆に入力電圧が基準電圧よりも大きい場合には負の電圧を出力する。
【００８５】
ＮＡＮＤ素子７５ｈ，７５ｉはラッチ回路を構成しており、コンパレータ７５ｆの出力によってセットされ、コンパレータ７５ｇの出力によってリセットされる。その結果、ＮＡＮＤ素子７５ｈからは、波形生成されたディジタルレベルの信号が出力される。
【００８６】
このようにして生成されたディジタル信号は、情報処理部６８に供給される。
なお、復調後のディジタル信号は、グランドを経由して、ＮチャネルＭＯＳ−ＦＥＴ６４，６５によって前述の場合と同様にＲＦ１またはＲＦ２に流入することになる。
【００８７】
クロック抽出ブロック８０では、ＮチャネルＭＯＳ−ＦＥＴ８１，８２がＮチャネルＭＯＳ−ＦＥＴ６４，６５と協働して高周波信号を全波整流して出力する。なお、これらのＮチャネルＭＯＳ−ＦＥＴ８１，８２は、前述のＮチャネルＭＯＳ−ＦＥＴ７１，７２の場合と同様に、電力を取り出す必要がないので、小さい素子を用いることができる。その結果、これらを分離した場合でも、回路規模の増加はほとんどない。
【００８８】
抵抗８３，８４は、全波整流された信号を所定の比率で分圧し、シュミットトリガ回路８５に供給する。抵抗８４はシュミットトリガ回路８５の入力容量をディスチャージする。ここで、抵抗値は、一般に抵抗８３＜抵抗８４の関係を有している。
【００８９】
シュミットトリガ回路８５は、異なる２つの閾値を有しており、信号の立ち上がりと立ち下がりにそれぞれの閾値を適用し、波形の成形を行うとともに、ディジタル信号のレベルに変換して出力する。
【００９０】
分周回路８６は、シュミットトリガ回路８５の出力を１／２に分周し、クロック信号として出力する。
図６は、クロック抽出ブロック８０の動作を説明するための図である。図６（Ａ）は、抵抗８４に生じる電圧の時間的な変化を示す図である。この図に示すように、抵抗８４に生じる電圧は、高周波信号が全波整流されたものである。なお、この信号は、１３．５６ＭＨｚの搬送波が全波整流されているので、その周波数は２７．１２ＭＨｚである。
【００９１】
図６（Ｂ）はシュミットトリガ回路８５から出力される信号の一例を示す図である。この図に示すように、シュミットトリガ回路８５から出力される信号は、矩形波に成形され、また、ディジタル信号のレベルになるように調節されている。
【００９２】
図６（Ｃ）は分周回路８６から出力される信号の一例を示す図である。この図に示すように、分周回路８６の出力は、シュミットトリガ回路８５の出力が１／２分周されたものである。ここで、分周回路８６から出力される信号の周波数は、２７．１２ＭＨｚの半分であるので、所望の１３．５６ＭＨｚとなる。
【００９３】
このようにして生成されたクロック信号は、情報処理部６８に供給される。
以上のようにして、パワーブロック６０は、搬送波から電源電圧を生成し、シグナルブロック７０は搬送波に重畳されている情報を抽出し、クロック抽出ブロック８０は搬送波からクロック信号を生成して情報処理部６８に供給する。その結果、情報処理部６８は、パワーブロック６０から供給された電力を電源として、シグナルブロック７０からの情報を、クロック抽出ブロック８０からのクロック信号に同期して処理する。
【００９４】
以上に説明したように、本発明の実施の形態によれば、パワーブロック６０とシグナルブロック７０とを独立した構成としたので、それぞれを構成する素子が相互に干渉することを防止し、設計を簡略化することが可能となる。また、抵抗およびコンデンサとして最適な素子を用いることが可能になるので、消費電力を低減するとともに、電源の供給能力および復調能力を高め、その結果として通信距離を増大させることが可能になる。
【００９５】
また、本実施の形態では、高周波信号を全波整流し、この信号をシュミットトリガ回路８５によって波形成形した後、分周回路８６によって１／２に分周するようにしたので、デューティー比が５０％である最適なクロック信号を生成することが可能になる。
【００９６】
更に、本実施の形態によれば、各ブロックの整流素子としてＭＯＳ−ＦＥＴを使用するようにしたので、半導体プロセスとの親和性を高めるとともに、ダイオードの場合と比較して基板電流によるラッチアップの発生を抑えることが可能になる。また、ＭＯＳ−ＦＥＴは、ＯＮの状態には所定の抵抗を有することから、各ブロックの分離性を高め、ブロック間の干渉を抑えることが可能になる。
【００９７】
次に、シグナルブロック７０の他の構成例について説明する。
図７は、図２に示すシグナルブロック７０の他の構成例を示す図である。なお、この図において、図２の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、この図に示すシグナルブロック１２０は、図２の場合と比較して、抵抗７４が抵抗１２１，１２２およびＮチャネルＭＯＳ−ＦＥＴ１２３，１２４に置換されている。それ以外の構成は図２の場合と同様である。
【００９８】
ＮチャネルＭＯＳ−ＦＥＴ１２３，１２４は、制御信号Ｃ１，Ｃ２によって制御され、いずれか一方がＯＮの状態になり、抵抗１２１または抵抗１２２の何れかが回路に接続される。
【００９９】
ここで、抵抗１２１および抵抗１２２は異なる抵抗値を有しており、コンデンサ７３との間で異なる時定数を形成する。具体的には、抵抗１２１は搬送波の周波数が低い場合に対応する時定数（大きい時定数）を形成し、また、抵抗１２２は搬送波の周波数が高い場合に対応する時定数（小さい時定数）を形成する。例えば、データ転送速度として、１０５．９３７５Ｋｂｐｓと２１１．８７５Ｋｂｐｓの２種類が存在する場合であって、コンデンサ７３の容量が５０ｐＦである場合には、抵抗１２１の抵抗値は４０ＫΩ程度であり、抵抗１２２の抵抗値は２０ＫΩ程度となる。
【０１００】
従って、搬送波の周波数が低い場合には、ＮチャネルＭＯＳ−ＦＥＴ１２３のみがＯＮの状態にされ、また、搬送波の周波数が高い場合には、ＮチャネルＭＯＳ−ＦＥＴ１２４のみがＯＮの状態にされ、最適な時定数によって包絡線検波がなされることになる。
【０１０１】
このように、搬送波の周波数に応じて抵抗を選択し、最適な時定数によって包絡線検波を行うようにしたので、包絡線検波の精度を向上させるとともに、搬送波の周波数が低い場合における電力の消費を抑えることが可能になる。
【０１０２】
なお、以上の実施の形態では、２種類の抵抗を設けるようにしたが、それ以上の抵抗を設けてこれらを適宜選択するようにしてもよい。
次に、パワーブロック６０が具備する全波整流回路の他の構成例について説明する。
【０１０３】
図８は、全波整流回路の他の構成例を示す図である。この図の例は、ＰチャネルＭＯＳ−ＦＥＴ１４０，１４１およびＮチャネルＭＯＳ−ＦＥＴ１４２，１４３によって構成されている。
【０１０４】
詳細には、ＰチャネルＭＯＳ−ＦＥＴ１４０，１４１は、ソースがＲＦ１，ＲＦ２にそれぞれ接続され、ゲートが他方のソースに接続され、ドレインがＶｄｄに接続されている。
【０１０５】
また、ＮチャネルＭＯＳ−ＦＥＴ１４２，１４３は、ゲートおよびドレインがＧＮＤに接続され、ソースがＲＦ２，ＲＦ１にそれぞれ接続されている。
次に、以上の回路の動作について説明する。
【０１０６】
先ず、ＲＦ１＞ＲＦ２の場合には、ＰチャネルＭＯＳ−ＦＥＴ１４０は順バイアスとなるのでＯＮの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１４１は逆バイアスとなるのでＯＦＦの状態になる。その結果、ＲＦ１からＰチャネルＭＯＳ−ＦＥＴ１４０を介してＶｄｄに電流が流入する。
【０１０７】
ここで、ＮチャネルＭＯＳ−ＦＥＴ１４２は、ＧＮＤ＞ＲＦ２であるので順バイアスとなってＯＮの状態になり、一方、ＮチャネルＭＯＳ−ＦＥＴ１４３は、逆バイアスとなってＯＦＦの状態になる。その結果、Ｖｄｄより入力されて回路を経由した電流はＮチャネルＭＯＳ−ＦＥＴ１４２を通じてＲＦ２に流出する。
【０１０８】
続いて、ＲＦ１＜ＲＦ２の場合には、ＰチャネルＭＯＳ−ＦＥＴ１４０は逆バイアスとなるのでＯＦＦの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１４１は順バイアスとなるのでＯＮの状態になる。その結果、ＲＦ２からＰチャネルＭＯＳ−ＦＥＴ１４１を介してＶｄｄに電流が流入する。
【０１０９】
ここで、ＮチャネルＭＯＳ−ＦＥＴ１４３は、ＧＮＤ＜ＲＦ２であるので順バイアスとなってＯＮの状態になり、一方、ＮチャネルＭＯＳ−ＦＥＴ１４２は、逆バイアスとなってＯＦＦの状態になる。その結果、Ｖｄｄをより入力されて回路を経由した電流はＮチャネルＭＯＳ−ＦＥＴ１４３を通じてＲＦ１に流出する。
【０１１０】
以上に説明したように、図２の場合とは逆に、回路の上半分にＰチャネルＭＯＳ−ＦＥＴによるスイッチ回路を用いるようにしても図２の場合と同様に全波整流動作を実現することが可能になる。
【０１１１】
次に、パワーブロック６０が具備する全波整流回路の他の構成例について説明する。
図９は、全波整流回路の他の構成例を示す図である。この図の例は、ＰチャネルＭＯＳ−ＦＥＴ１６１〜１６６およびＮチャネルＭＯＳ−ＦＥＴ１６７，１６８によって構成されている。
【０１１２】
詳細には、ＰチャネルＭＯＳ−ＦＥＴ１６１は、ソースがＲＦ１に、ゲートおよびドレインがＶｄｄに、また、基板がＰチャネルＭＯＳ−ＦＥＴ１６２のドレインおよび基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６３のドレインおよび基板に接続されている。
【０１１３】
ＰチャネルＭＯＳ−ＦＥＴ１６２は、ソースがＶｄｄに、ゲートがＲＦ１に、ドレインおよび基板がＰチャネルＭＯＳ−ＦＥＴ１６１の基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６３のドレインおよび基板に接続されている。
【０１１４】
ＰチャネルＭＯＳ−ＦＥＴ１６３は、ソースがＲＦ１に、ゲートがＶｄｄに、ドレインおよび基板がＰチャネルＭＯＳ−ＦＥＴ１６１の基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６２のドレインおよび基板に接続されている。
【０１１５】
ＰチャネルＭＯＳ−ＦＥＴ１６４は、ソースがＲＦ２に、ゲートおよびドレインがＶｄｄに、また、基板がＰチャネルＭＯＳ−ＦＥＴ１６５のドレインおよび基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６６のドレインおよび基板に接続されている。
【０１１６】
ＰチャネルＭＯＳ−ＦＥＴ１６５は、ソースがＶｄｄに、ゲートがＲＦ２に、ドレインおよび基板がＰチャネルＭＯＳ−ＦＥＴ１６４の基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６６のドレインおよび基板に接続されている。
【０１１７】
ＰチャネルＭＯＳ−ＦＥＴ１６６は、ソースがＲＦ２に、ゲートがＶｄｄに、ドレインおよび基板がＰチャネルＭＯＳ−ＦＥＴ１６４の基板ならびにＰチャネルＭＯＳ−ＦＥＴ１６５のドレインおよび基板に接続されている。
【０１１８】
ＮチャネルＭＯＳ−ＦＥＴ１６７は、ソースがＧＮＤに、ゲートがＲＦ１に、ドレインがＲＦ２にそれぞれ接続されている。
ＮチャネルＭＯＳ−ＦＥＴ１６８は、ソースがＧＮＤに、ゲートがＲＦ２に、ドレインがＲＦ１にそれぞれ接続されている。
【０１１９】
次に、以上の実施の形態の動作について説明する。
先ず、ＲＦ１＞ＲＦ２の場合について説明する。
この場合、ＰチャネルＭＯＳ−ＦＥＴ１６１は順バイアスとなるのでＯＮの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６４は逆バイアスとなるのでＯＦＦの状態になる。
【０１２０】
このとき、ＰチャネルＭＯＳ−ＦＥＴ１６２は逆バイアスとなるのでＯＦＦの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６３は順バイアスとなるのでＯＮの状態になる。その結果、ＰチャネルＭＯＳ−ＦＥＴ１６１の基板は、ＲＦ１の電位となるので、ＰチャネルＭＯＳ−ＦＥＴ１６１に印加される最も高い電圧に設定される。このために、ＰチャネルＭＯＳ−ＦＥＴ１６１に寄生するダイオードがＯＦＦしてラッチアップに至ることが防げる。
【０１２１】
一方、ＰチャネルＭＯＳ−ＦＥＴ１６５は順バイアスとなるのでＯＮの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６６は逆バイアスとなるのでＯＦＦの状態になる。その結果、ＰチャネルＭＯＳ−ＦＥＴ１６４の基板は、Ｖｄｄの電位となるので、ＰチャネルＭＯＳ−ＦＥＴ１６４に印加される最も高い電圧に設定される。
【０１２２】
次に、ＲＦ１＜ＲＦ２の場合について説明する。
この場合、ＰチャネルＭＯＳ−ＦＥＴ１６１は逆バイアスとなるのでＯＦＦの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６４は順バイアスとなるのでＯＮの状態になる。
【０１２３】
このとき、ＰチャネルＭＯＳ−ＦＥＴ１６５は逆バイアスとなるのでＯＦＦの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６６は順バイアスとなるのでＯＮの状態になる。その結果、ＰチャネルＭＯＳ−ＦＥＴ１６４の基板は、ＲＦ２の電位となるので、ＰチャネルＭＯＳ−ＦＥＴ１６４に印加される最も高い電圧に設定される。
【０１２４】
一方、ＰチャネルＭＯＳ−ＦＥＴ１６２は順バイアスとなるのでＯＮの状態になり、ＰチャネルＭＯＳ−ＦＥＴ１６３は逆バイアスとなるのでＯＦＦの状態になる。その結果、ＰチャネルＭＯＳ−ＦＥＴ１６１の基板は、Ｖｄｄの電位となるので、ＰチャネルＭＯＳ−ＦＥＴ１６１に印加される最も高い電圧に設定される。
【０１２５】
以上に説明したように、図９に示す実施の形態によれば、ＰチャネルＭＯＳ−ＦＥＴの使用により、図２に示すＮチャネルＭＯＳ−ＦＥＴを使用した整流回路と比較して、基板バイアス効果をなくせるために、ＯＮ時の電圧降下を抑えることにより、整流の効率を向上させることが可能になる。
【０１２６】
【発明の効果】
以上説明したように本発明では、所定の情報に応じて変調された搬送波を受信し、情報と電力とを抽出して所定の処理を実行する情報処理装置において、搬送波を受信する受信手段と、受信手段によって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段と、直流電力生成手段とは独立した構成とされ、搬送波に重畳されている情報を復調する復調手段と、直流電力生成手段によって生成された直流電力を電源とし、復調手段によって復調された情報に対して所定の処理を施す情報処理手段と、を設けるようにしたので、復調手段の高性能化と低消費電力化を実現することが可能になる。
【０１２７】
所定の情報に応じて変調された搬送波を受信し、情報と電力とを抽出して所定の処理を実行するカード型情報処理デバイスにおいて、搬送波を受信する受信手段と、受信手段によって受信された搬送波を整流することにより、直流電力を生成する直流電力生成手段と、直流電力生成手段とは独立した構成とされ、搬送波に重畳されている情報を復調する復調手段と、直流電力生成手段によって生成された直流電力を電源とし、復調手段によって復調された情報に対して所定の処理を施す情報処理手段と、を設けるようにしたので、カード型情報処理デバイスの設計を容易にすることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示すＡＳＫ復調回路の詳細な構成例を示す図である。
【図４】リーダライタから送信されてくる電波の一例を示す図である。
【図５】包絡線検波の結果として得られる波形の一例を示す図である。
【図６】図２に示すクロック抽出ブロックの動作を説明するための図である。
【図７】図２に示すシグナルブロックの他の構成例を示す図である。
【図８】図２に示すパワーブロックが具備する全波整流回路の他の構成例である。
【図９】図２に示すパワーブロックが具備する全波整流回路の他の構成例である。
【図１０】従来のＴｙｐｅ  Ｂに属する非接触インターフェースを有するカード型情報処理デバイスシステムの構成例を示す図である。
【図１１】図１０に示すカード型情報処理デバイスの詳細な構成例を示す図である。
【図１２】図１１に示すキャリアクロック抽出回路の詳細な構成例を示す図である。
【符号の説明】
１  情報処理装置
１ｂ  受信手段
１ｃ  直流電力生成手段
１ｄ  復調手段
１ｅ  情報処理手段
２  リーダライタ
５０  アンテナ
６０  パワーブロック
６１  コンデンサ
６２〜６５  ＮチャネルＭＯＳ−ＦＥＴ
６６  電圧安定回路
６７  コンデンサ
６８  情報処理部
７０  シグナルブロック
７１，７２  ＮチャネルＭＯＳ−ＦＥＴ
７３  コンデンサ
７４  抵抗
７５  ＡＳＫ復調回路
８０  クロック抽出ブロック
８１，８２  ＮチャネルＭＯＳ−ＦＥＴ
８３，８４  抵抗
８５  シュミットトリガ回路
８６  分周回路
【図１】
0004822588.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004822588.tif 000008
【図８】
0004822588.tif 000009
【図９】
0004822588.tif 000010
【図１０】
0004822588.tif 000011
【図１１】
0004822588.tif 000012
【図１２】
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