(57)【特許請求の範囲】
【請求項１】
所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づいて前記第１積分回路で蓄積された充電電圧を変化させるとともに、前記第２期間において、入力信号に基づく電流に基づいて第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く第３期間において、一定のバイアス電流に基づいて前記第２積分回路で蓄積された充電電圧を変化させる積分制御回路と、
前記第２期間が開始されてから前記第１積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出回路と、
前記第３期間が開始されてから前記第２積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出回路と、
前記第１検出回路及び第２検出回路が前記クロック信号の半周期ごとに交互に繰り返し出力する、前記第１検出回路で検出された時間及び前記第２検出回路で検出された時間に基づいてパルス幅を生成するパルス幅生成回路と、を備えたパルス幅変調回路であって、
前記各期間が切り替わる直前において出力される第１パルス信号を生成するパルス生成回路と、
前記入力信号が過大な場合であって、前記第２期間において前記第１積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第１パルス信号に基づいて前記第１積分回路において充電された電圧を強制的に放電させるとともに、前記入力信号が過大な場合であって、前記第３期間において前記第２積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第１パルス信号に基づいて前記第２積分回路において充電された電圧を強制的に放電させる放電制御回路と、
を備えることを特徴とする、パルス幅変調回路。
【請求項２】
前記パルス生成回路は、
前記各期間が切り替わる直後において出力される第２パルス信号をさらに生成するものであり、
前記パルス幅生成回路は、
前記入力信号が過大な場合であって、前記第２期間において前記第１積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第２パルス信号をパルス幅変調信号として出力させるとともに、前記入力信号が過大な場合であって、前記第３期間において前記第２積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第２パルス信号をパルス幅変調信号として出力させる、請求項１に記載のパルス幅変調回路。
【請求項３】
前記第１検出回路は、
前記第２期間において前記第１積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第１比較回路を備え、
前記第２検出回路は、
前記第３期間において前記第２積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第２比較回路を備え、
前記放電制御回路は、
前記第１比較回路の出力又は前記第１パルス信号に基づいて前記第１積分回路において蓄積された充電電圧を強制的に放電させる第１放電回路と、
前記第２比較回路の出力又は前記第１パルス信号に基づいて前記第２積分回路において蓄積された充電電圧を強制的に放電させる第２放電回路とを、
備える、請求項１又は２に記載のパルス幅変調回路。
【請求項４】
前記積分制御回路は、
前記第２期間において一定のバイアス電流に基づいて一定の放電量で放電させる第１放電回路と、
前記第３期間において一定のバイアス電流に基づいて一定の放電量で放電させる第２放電回路と、
を備える、請求項１ないし３のいずれかに記載のパルス幅変調回路。
【請求項５】
前記積分制御回路は、
前記第２期間において一定のバイアス電流に基づいて一定の割合で前記第１積分回路を充電する第１充電回路と、
前記第３期間において一定のバイアス電流に基づいて一定の割合で前記第２積分回路を充電する第２充電回路と、
を備える、請求項１ないし３のいずれかに記載のパルス幅変調回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載のパルス幅変調回路と、
所定の電源電圧を出力する電圧源と、
前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えるスイッチングアンプであって、
前記積分制御回路は、
前記第１積分回路及び前記第２積分回路に供給する一定のバイアス電流を生成するバイアス電流生成回路を含み、
前記パルス幅変調回路から出力される変調信号の振幅の平均電圧を検出し、この平均電圧を前記バイアス電流生成回路に対して出力する平均電圧検出回路をさらに備えたことを特徴とする、スイッチングアンプ。
【請求項７】
前記バイアス電流生成回路によって生成されるバイアス電流を、前記電圧源から出力される前記電源電圧に比例させる電流比例回路をさらに備える、請求項６に記載のスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。
【背景技術】
【０００２】
従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調してその変調信号を出力するパルス幅変調回路（例えば特許文献１参照）が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。
【０００３】
【特許文献１】特開２００４−３２００９７号公報
【０００４】
図２３は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅSは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１がスイッチング回路５２に出力される。また、変調信号ＯＵＴ１が反転回路５４によって反転された変調信号ＯＵＴ２は、スイッチング回路５２に出力される。スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋ＶD，−ＶDが交互にスイッチングされ、スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ0として図示しない負荷に供給される。
【０００５】
図２４は、図２３に示すパルス幅変調回路５１の内部構成の一例を示す回路図である。図２５は、パルス幅変調回路５１の各点Ａ〜Ｈにおける電圧波形を示すタイミングチャートである。このパルス幅変調回路５１の動作について簡単に説明すると、クロック発生回路６１から発生される第１及び第２クロック信号φ１，φ２に基づいて、スイッチ回路６２を構成する第１，第４スイッチＳＷ１１，１４及び第２，第３スイッチＳＷ１２，１３が交互にオン、オフ動作され、このオン、オフ動作によって充電用バイアス電流源６３からのバイアス電流Ｉｂとオーディオ信号変換回路６４からのオーディオ信号ｅSとが加算された和電流（Ｉｂ＋Ｇ・ｅS）が、第１及び第２積分用コンデンサＣ１１，Ｃ１２に交互に供給されて充電される。
【０００６】
例えば、第１クロック信号φ１がハイレベルで第２クロック信号φ２がローレベルである第１期間Ｔ１（図２５参照）では、第２及び第３スイッチＳＷ１２，ＳＷ１３がオン動作し、第２積分用コンデンサＣ１２が充電される。この充電時における電圧波形（図２４のＡ点の電圧）の傾きは、オーディオ信号ｅSの正負の状態と、その振幅の大きさに依存する。例えばオーディオ信号ｅSが正（０＜Ｇ・ｅS＜Ｉｂ／２）の状態では、第１期間Ｔ１における電圧波形の傾きが急になり、オーディオ信号ｅSが負（０＞Ｇ・ｅS＞−Ｉｂ／２）の状態では、電圧波形の傾きがなだらかになる。
【０００７】
第１期間Ｔ１に続く第２期間Ｔ２では、第１及び第４スイッチＳＷ１１，ＳＷ１４がオン動作し、第２積分コンデンサＣ１２は、第１期間Ｔ１において充電された電荷が放電用バイアス電流源６５によって一定の放電量で放電される。第２積分用コンデンサＣ１２の放電時には、Ｂ点（図２４参照）における電圧が第２比較回路６８によって所定の基準電圧Ｖｒｅｆと比較され、第２積分用コンデンサＣ１２における電圧が基準電圧Ｖｒｅｆになると、第２積分用コンデンサＣ１２は、第２リセット回路７０の第６スイッチＳＷ１６によって瞬時に放電される。第２積分用コンデンサＣ１２の放電時には、放電量が常時一定のため、第２期間Ｔ２が開始されてから第２積分用コンデンサＣ１２における電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔは、充電時における電圧波形（図２５のＡ点の電圧）の傾き、すなわちオーディオ信号ｅSの正負の状態と、その振幅の大きさに依存して変化する。
【０００８】
一方、第１積分用コンデンサＣ１１では、第２積分用コンデンサＣ１２における充放電動作と半周期ずれた動作が行われる。すなわち、第１積分用コンデンサＣ１１では、第１期間Ｔ１において充電された電荷が第２期間Ｔ２において第１リセット回路６９の第５スイッチＳＷ１５によって放電される。以後、半周期ごとに、第１及び第２積分用コンデンサＣ１１，Ｃ１２において充放電が繰り返される。
【０００９】
信号電圧回路７１では、第１又は第２積分用コンデンサＣ１１，Ｃ１２において放電が開始されてから至るまでの時間ｔに基づいて、パルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅が生成され、周期が一定のクロック信号φ１，φ２に基づいてパルス幅を生成することができる。
【００１０】
また、図２６は、図２３に示すパルス幅変調回路５１の変形例の内部構成を示す回路図である。図２７は、他のパルス幅変調回路８０に各点Ａ〜Ｊにおける電圧波形を示すタイミングチャートである。このパルス幅変調回路８０では、クロック発生回路８１から出力されるクロック信号φ３に基づいて、第３及び第４積分用コンデンサＣ１３，Ｃ１４に、オーディオ信号変換回路８２によって電圧−電流変換されたオーディオ信号ｅSと、充電用バイアス電流源８３，８４からのバイアス電流Ｉｂとの和電流（Ｉｂ＋Ｇ・ｅS）が交互に供給され、第３及び第４積分用コンデンサＣ１３，Ｃ１４において充電される。
【００１１】
例えば、第１期間Ｔ１において、第３積分用コンデンサＣ１３は、スイッチ回路８５が第３積分用コンデンサＣ１３側に切り換えられ、和電流（Ｉｂ＋Ｇ・ｅS）によって充電される。第２期間Ｔ２においては、スイッチ回路８５が第４積分用コンデンサＣ１４側に切り換えられ、バイアス電流Ｉｂのみによって一定の充電量で充電される。この第２期間Ｔ２において、第３比較回路８６によって第３積分用コンデンサＣ１３における電圧が基準電圧Ｖｒｅｆに達したことが検出されると、第１ＲＳフリップ・フロップ回路８７及び第３リセット回路８８によって第７スイッチＳＷ１７がオンされて、第３積分用コンデンサＣ１３が瞬時に放電される。
【００１２】
一方、第４積分用コンデンサＣ１４では、第２期間Ｔ２において和電流（Ｉｂ＋Ｇ・ｅS）によって充電され、第３期間Ｔ３においてバイアス電流Ｉｂのみによって一定の充電量で充電される。この第３期間Ｔ３において、第４比較回路８９によって第４積分用コンデンサＣ１４における電圧が基準電圧Ｖｒｅｆに達したことが検出されると、第２ＲＳフリップ・フロップ回路９０及び第４リセット回路９１によって第８スイッチＳＷ１８がオンされて、第４積分用コンデンサＣ１４が瞬時に放電される。以後、半周期ごとに、第３及び第４積分用コンデンサＣ１３，Ｃ１４において充放電が繰り返される。
【００１３】
信号電圧回路７１では、第３又は第４積分用コンデンサＣ１３，Ｃ１４において一定のバイアス電流Ｉｂによる充電が開始されてからリセットされるまでの時間ｔに基づいて、パルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅が生成され、周期が一定のクロック信号φ３に基づいてパルス幅を生成することができる。
【００１４】
図２４及び図２６における回路では、オーディオ信号ｅSの正負の状態及び振幅の大きさによって、パルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅が設定されるのであるが、オーディオ信号ｅSがアナログ信号であるために、その最大値が規定されていない場合がある。そのような場合には、第３又は第４積分用コンデンサＣ１３，Ｃ１４がリセットされずに、第３又は第４積分用コンデンサＣ１３，Ｃ１４に電荷が残った状態で、次の充電期間に移行してしまい、放電時において放電が開始されてからリセットされるまでの時間ｔに誤差が生じ、次の期間において正確にパルス幅変調することができないといった問題点がある。
【００１５】
例えば、図２４に示したパルス幅変調回路５１において、第２期間Ｔ２においては、第１積分用コンデンサＣ１１に和電流（Ｉｂ＋Ｇ・ｅS）による充電が行われる。ところが、オーディオ信号ｅSが正の過大信号である場合、図２８に示すように、第１積分用コンデンサＣ１１における充電電圧が大きくなりすぎて、第３期間Ｔ３においてバイアス電流Ｉｂによって一定の放電量で放電されても、第１積分用コンデンサＣ１１における電圧が基準電圧Ｖｒｅｆに到達しないことが生じる（Ａ点波形参照）。このため、本来ならば第１積分用コンデンサＣ１１における電圧が基準電圧Ｖｒｅｆに到達したタイミングで第５スイッチＳＷ１５によって第１積分用コンデンサＣ１１はリセットされるが、第１積分用コンデンサＣ１１における電圧が基準電圧Ｖｒｅｆに到達しないために、リセットされず第１積分用コンデンサＣ１１に充電電荷が残留してしまう。
【００１６】
したがって、続く第４期間Ｔ４においては、リセットがかからないまま（第１積分用コンデンサＣ１１の電圧が０に戻らないまま）、和電流（Ｉｂ＋Ｇ・ｅS）による充電が行われるので、第１積分用コンデンサＣ１１においては、電荷を残したまま充電されることになり、余分な電荷が溜まった状態で充電が行われ、誤差が蓄積されて次の期間においても第１積分用コンデンサＣ１１における電圧が基準電圧Ｖｒｅｆに到達しないことが生じる。そのため、例えば図２８に示すＧ点の電圧波形は、第３期間Ｔ３中、ハイレベルが継続されたままになり、それがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力されるので、次の期間において正確にパルス幅変調されないことになる。
【００１７】
また、図２９に示すように、オーディオ信号ｅSが負の過大信号である場合、第２期間Ｔ２において第１積分用コンデンサＣ１１の和電流（Ｉｂ＋Ｇ・ｅS）による充電電圧が大きく増加せず、この場合も、第２期間Ｔ２及び第３期間Ｔ３において一度も第１積分用コンデンサＣ１１における電圧が基準電圧Ｖｒｅｆに到達しないことになる。そのため、図２９に示すＧ点の電圧波形は、第２及び第３期間Ｔ２，Ｔ３中、ローレベルが継続されたままになり、それがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力されるので、次の期間において正確にパルス幅変調されないことになる。
【００１８】
また、パルス幅変調信号ＰＷＭ−ＯＵＴとしてローレベル（あるいはハイレベル）の信号が連続して出力されると、実効周波数（スイッチング周波数）が低下したり、正負の信号で最大変調度が異なることにより、過大信号入力時に直流成分が生じてしまったりするといった問題点もある。
【００１９】
一方、図２６に示すパルス幅変調回路８０において、負の過大信号であるオーディオ信号ｅSが入力された場合、図３０に示すように、第１期間Ｔ１の終了時には、オーディオ信号ｅSが小さいために充電電圧がマイナス側となり、続く第２期間Ｔ２において充電が行われても、第３積分用コンデンサＣ１３の電圧が基準電圧Ｖｒｅｆに到達しないことがある。そのため、第３積分用コンデンサＣ１３は、第５スイッチＳＷ１５によってリセットされずに第３積分用コンデンサＣ１３に充電電荷が残留してしまう。
【００２０】
したがって、続く第３期間Ｔ３においては、和電流（Ｉｂ＋Ｇ・ｅS）による充電が行われるのであるが、第３積分用コンデンサＣ１３においては、電荷を残したまま（電圧が０に戻らないまま）充電されることになる。そのため、次の期間において正確にパルス幅変調されないことがある。
【００２１】
また、図３１に示すように、オーディオ信号ｅSが正の過大信号である場合、本来、第１期間Ｔ１においては、第３積分用コンデンサＣ１３における電圧は、基準電圧Ｖｒｅｆを超えないのであるが、オーディオ信号ｅSが正の過大信号であるために、第３積分用コンデンサＣ１３における電圧は、基準電圧Ｖｒｅｆを超えてしまい、第２期間Ｔ２に移行するときにリセットがかかる。そして、続く第２期間Ｔ２においては、そのリセット状態が維持され、本来行われるべきバイアス電流Ｉｂのみによる充電が行われなくなる。
【００２２】
したがって、図３１に示すＥ点の電圧波形は、第２期間Ｔ２ではローレベルとなってしまい、Ｇ点の電圧波形は、ハイレベルとなって、それがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。そのため、次の期間において正確にパルス幅変調されないことになる。
【００２３】
なお、上記不具合を解消するために、オーディオ信号ｅSの入力回路にいわゆるリミッターを設け、オーディオ信号ｅSをリミッターで規制する範囲内に収めるようにするといった方法も考えられる。しかしながら、入力されるオーディオ信号ｅSはアナログ信号であるため、リミッターの規制値の設定によってはオーディオ信号ｅS自体に歪等の影響を及ぼすことがある。また、回路定数や温度変化の影響によって、リミッターの規制値も微妙にずれることがあり、リミッターの入力回路への設置には、問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本願発明は、上記した事情のもとで考え出されたものであって、入力信号（例えばオーディオ信号）の過入力時における不具合を抑制したパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。
【課題を解決するための手段】
【００２５】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００２６】
本願発明の第１の側面によって提供されるパルス幅変調回路は、所定のクロック信号の半周期である第１期間において、入力信号に基づく電流に基づいて第１積分回路を充電させ、前記第１期間とは半周期ずれた前記第１期間に続く第２期間において、一定のバイアス電流に基づいて前記第１積分回路で蓄積された充電電圧を変化させるとともに、前記第２期間において、入力信号に基づく電流に基づいて第１積分回路とは異なる第２積分回路を充電させ、前記第２期間に続く第３期間において、一定のバイアス電流に基づいて前記第２積分回路で蓄積された充電電圧を変化させる積分制御回路と、前記第２期間が開始されてから前記第１積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第１検出回路と、前記第３期間が開始されてから前記第２積分回路における電圧が所定の基準電圧に到達するまでの時間を検出する第２検出回路と、前記第１検出回路及び第２検出回路が前記クロック信号の半周期ごとに交互に繰り返し出力する、前記第１検出回路で検出された時間及び前記第２検出回路で検出された時間に基づいてパルス幅を生成するパルス幅生成回路と、を備え、前記各期間が切り替わる直前において出力される第１パルス信号を生成するパルス生成回路と、前記入力信号が過大な場合であって、前記第２期間において前記第１積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第１パルス信号に基づいて前記第１積分回路において充電された電圧を強制的に放電させるとともに、前記入力信号が過大な場合であって、前記第３期間において前記第２積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第１パルス信号に基づいて前記第２積分回路において充電された電圧を強制的に放電させる放電制御回路と、を備えることを特徴としている（請求項１）。
【００２７】
この構成によれば、クロック信号の半周期である第１期間においては、入力信号（例えばオーディオ信号）に基づく電流に基づいて第１積分回路（例えば第１積分用コンデンサ）が充電され、続く第２期間においては、一定のバイアス電流に基づいて第１積分回路で蓄積された充電電圧が変化（例えば放電又はさらに充電）される。一方、この第２期間においては、入力信号に基づく電流に基づいて第２積分回路（例えば第１積分用コンデンサ）が充電され、続く第３期間においては、一定のバイアス電流に基づいて第２積分回路で蓄積された充電電圧が変化（例えば放電又はさらに充電）される。第２期間においては、この第２期間が開始されてから第１積分回路における電圧が所定の基準電圧に到達するまでの時間が検出され、第３期間においては、この第３期間が開始されてから第２積分回路における電圧が所定の基準電圧に到達するまでの時間が検出される。これら検出された時間は、クロック信号の半周期ごとに交互に繰り返し出力され、これらの時間に基づいてパルス幅が生成される。
【００２８】
このようなパルス幅変調回路において、例えばオーディオ入力信号が過大な場合であって、第２期間において第１積分回路における電圧が所定の基準電圧に到達しないときには、パルス生成回路によって生成された第１パルス信号に基づいて第１積分回路において充電された電圧を強制的に放電させる。また、第３期間において第２積分回路における電圧が所定の基準電圧に到達しないとき、第１パルス信号に基づいて第２積分回路において充電された電圧を強制的に放電させる。すなわち、オーディオ入力信号が過大な場合に、第１積分回路における電圧が所定の基準電圧に到達せず、次の期間において正確にパルス幅変調することができないときであっても、各期間が切り替わる直前において出力される第１パルス信号によって、第１及び第２積分回路が強制的に放電されるので、第１及び第２積分回路を初期の充電状態に戻すことができ、例えばオーディオ信号の過入力時における不具合を抑制することができる。
【００２９】
本願発明のパルス幅変調回路において、前記パルス生成回路は、前記各期間が切り替わる直後において出力される第２パルス信号を生成するものであり、前記パルス幅生成回路は、前記入力信号が過大な場合であって、前記第２期間において前記第１積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第２パルス信号をパルス幅変調信号として出力させるとともに、前記入力信号が過大な場合であって、前記第３期間において前記第２積分回路における電圧が所定の基準電圧に到達しないとき、前記パルス生成回路によって生成された前記第２パルス信号をパルス幅変調信号として出力させるとよい（請求項２）。
【００３０】
本願発明のパルス幅変調回路において、前記第１検出回路は、前記第２期間において前記第１積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第１比較回路を備え、前記第２検出回路は、前記第３期間において前記第２積分回路に蓄積された充電電圧と、所定の基準電圧とを比較する第２比較回路を備え、前記放電制御回路は、前記第１比較回路の出力又は前記第１パルス信号に基づいて前記第１積分回路において蓄積された充電電圧を強制的に放電させる第１放電回路と、前記第２比較回路の出力又は前記第１パルス信号に基づいて前記第２積分回路において蓄積された充電電圧を強制的に放電させる第２放電回路とを、備えるとよい（請求項３）。
【００３１】
本願発明のパルス幅変調回路において、前記積分制御回路は、前記第２期間において一定のバイアス電流に基づいて一定の放電量で放電させる第１放電回路と、前記第３期間において一定のバイアス電流に基づいて一定の放電量で放電させる第２放電回路と、を備えるとよい（請求項４）。
【００３２】
本願発明のパルス幅変調回路において、前記積分制御回路は、前記第２期間において一定のバイアス電流に基づいて一定の割合で前記第１積分回路を充電する第１充電回路と、前記第３期間において一定のバイアス電流に基づいて一定の割合で前記第２積分回路を充電する第２充電回路と、を備えるとよい（請求項５）。
【００３３】
本願発明の第２の側面によって提供されるスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えるスイッチングアンプであって、前記積分制御回路は、前記第１積分回路及び前記第２積分回路に供給する一定のバイアス電流を生成するバイアス電流生成回路を含み、前記パルス幅変調回路から出力される変調信号の振幅の平均電圧を検出し、この平均電圧を前記バイアス電流生成回路に対して出力する平均電圧検出回路をさらに備えたことを特徴としている（請求項６）。
【００３４】
この構成によれば、このスイッチングアンプでは、パルス幅変調回路から出力される変調信号の振幅の平均電圧をバイアス電流生成回路に対して出力することができるので、平均電圧をバイアス電流生成回路に帰還させることができ、パルス幅変調回路におけるオフセット成分を取り除くことができる。
【００３５】
本願発明のスイッチングアンプにおいて、前記バイアス電流生成回路によって生成されるバイアス電流を、前記電圧源から出力される前記電源電圧に比例させる電流比例回路をさらに備えるとよい（請求項７）。
【００３６】
本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００３７】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００３８】
＜第１実施形態＞
図１は、本願発明の第１実施形態に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路１の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋ＥB，−ＥBを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。
【００３９】
パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅSをパルス幅変調して変調信号ＰＷＭ−ＯＵＴを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭ−ＯＵＴは、スイッチング回路２に入力される。
【００４０】
スイッチング回路２では、変調された変調信号ＰＷＭ−ＯＵＴに基づいて、第１電源４及び第２電源５から供給される正負の電源電圧＋ＥB，−ＥBが交互にスイッチングされる。すなわち、スイッチング回路２は、パルス幅変調回路１から出力される変調信号ＰＷＭ−ＯＵＴの位相を反転させるインバータ２ａと、変調信号ＰＷＭ−ＯＵＴに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、インバータ２ａによって変調信号ＰＷＭ−ＯＵＴが反転された変調信号ＰＷＭ−ＯＵＴ′に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。
【００４１】
スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭ−ＯＵＴと、反転された変調信号ＰＷＭ−ＯＵＴ′とによって交互にオン、オフ動作し、ローパスフィルタ回路３及び負荷ＲＬに対してスイッチングされた正負の電源電圧＋ＥB，−ＥBを供給する。
【００４２】
ローパスフィルタ回路３は、コイルＬ0及びコンデンサＣ0によるＬＣ回路によって構成され、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋ＥB，−ＥBの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。
【００４３】
パルス幅変調回路１は、図２に示すように、オーディオ信号変換回路１１と、充電用バイアス電流源１２と、電流加算回路１３と、スイッチ回路１４と、クロック発生回路１５と、放電用バイアス電流源１６と、第１及び第２積分回路１７，１８と、第１及び第２比較回路１９，２０と、第１及び第２リセット回路２１，２２と、信号出力回路２３とによって構成されている。
【００４４】
オーディオ信号変換回路１１は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅSを電圧−電流変換するための回路である。ここで、オーディオ信号変換回路１１における変換コンダクタンスをＧとすると、下流の電流加算回路１３に流れ込む電流は、Ｇ・ｅSで表すことができる。
【００４５】
充電用バイアス電流源１２は、所定の正の電源電圧＋Ｖａをバイアス電流Ｉｂに変換して下流の電流加算回路１３に供給する回路である。電流加算回路１３は、オーディオ信号変換回路１１によって変換された電流（Ｇ・ｅS）と、充電用バイアス電流源１２によって変換されたバイアス電流Ｉｂとを加算した和電流（Ｇ・ｅS＋Ｉｂ）を、下流のスイッチ回路１４に供給する回路である。
【００４６】
スイッチ回路１４は、第１ないし第４スイッチＳＷ１〜ＳＷ４を備えており、電流加算回路１３によって加算された和電流（Ｇ・ｅS＋Ｉｂ）を、クロック発生回路１５から出力される第１クロック信号φ１（図略）に基づいて生成される第２及び第３クロック信号φ２，φ３（後述）によって切り替えて、後段の第１及び第２積分回路１７，１８に供給する回路である。
【００４７】
接続構成を説明すると、電流加算回路１３には、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端（図２のＡ点参照）は、第１積分回路１７に接続されており、これにより、第１積分回路１７の充電経路が形成される。第１スイッチＳＷ１の他端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１６に接続されており、これにより、第１積分回路１７の放電経路が形成される。一方、第２スイッチＳＷ２の他端（図２のＢ点参照）は、第２積分回路１８に接続されており、これにより、第２積分回路１８の充電経路が形成される。第２スイッチＳＷ２の他端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１６に接続されており、これにより、第２積分回路１８の放電経路が形成される。
【００４８】
クロック発生回路１５は、基準クロックとなる第１クロック信号φ１に基づいて、複数種類のクロック信号を生成し、それらを第１ないし第４スイッチＳＷ１〜ＳＷ４、第１及び第２リセット回路２１，２２、並びに信号出力回路２３にそれぞれ出力するものである。
【００４９】
クロック発生回路１５は、図３に示すように、デューティ比がほぼ５０％の第１クロック信号φ１を期間（例えば１０〜２０ｎｓｅｃ）ΔＴ遅延させた第２クロック信号φ２と、第２クロック信号φ２を反転させた第３クロック信号φ３と、第１クロック信号φ１及び第２クロック信号φ２の排他的論理和を表す第５クロック信号φ５と、第２クロック信号φ２を期間ΔＴ遅延させた第４クロック信号φ４及び第２クロック信号φ２の排他的論理和を表す第６クロック信号φ６とを出力するものである。
【００５０】
クロック発生回路１５は、図２に示すように、スイッチ回路１４に接続され、スイッチ回路１４に対して第２及び第３クロック信号φ２，φ３を出力する。クロック発生回路１５は、第１及び第２リセット回路２１，２２に接続され、第１リセット回路２１に対して第３及び第５クロック信号φ３，φ５を、第２リセット回路２２に対して第２及び第５クロック信号φ２，φ５をそれぞれ出力する。また、クロック発生回路１５は、信号出力回路２３に接続され、第２、第３及び第６クロック信号φ２，φ３，φ６を出力する。
【００５１】
なお、クロック発生回路１５は、パルス幅変調回路１の外部に設けられ、外部クロック信号として第２、第３、第５、第６クロック信号φ２，φ３，φ５，φ６をそれぞれパルス幅変調回路１に与えるように構成されていてもよい。
【００５２】
クロック発生回路１５は、図４に示すように、基準クロック発生回路２４と、第１遅延回路２５と、第１ＮＯＴ回路Ｎ１と、第２ＮＯＴ回路Ｎ２と、第２遅延回路２６と、第１ＥＸ−ＯＲ回路ＥＸ１と、第２ＥＸ−ＯＲ回路ＥＸ２とによって構成されている。
【００５３】
基準クロック発生回路２４は、基準となる第１クロック信号φ１（図３参照）を出力するものであり、複数のインバータ、抵抗及びコンデンサからなるマルチバイブレータによって構成されている。基準クロック発生回路２４の出力は、第１遅延回路２５及び第１ＥＸ−ＯＲ回路ＥＸ１の一方入力端子に接続されている。
【００５４】
第１遅延回路２５は、抵抗及びコンデンサからなるＲＣ回路によって構成され、第１クロック信号φ１を所定の期間ΔＴ遅延させるものである。第１遅延回路２５の出力は、第１ＮＯＴ回路Ｎ１に接続されている。
【００５５】
第１ＮＯＴ回路Ｎ１は、第１遅延回路２５の出力を反転させるものであり、第１ＮＯＴ回路Ｎ１の出力は、第３クロック信号φ３とされ、第２ＮＯＴ回路Ｎ２に接続されているとともに、出力端子を介して外部に出力されている。第２ＮＯＴ回路Ｎ２は、第１ＮＯＴ回路Ｎ１の出力を反転させるものであり、第２ＮＯＴ回路Ｎ２の出力は、第２クロック信号φ２とされている。第２ＮＯＴ回路Ｎ２の出力は、出力端子を介して外部に出力されており、第２遅延回路２６及び第１ＥＸ−ＯＲ回路ＥＸ１の他方入力端子にそれぞれ接続されている。
【００５６】
第２遅延回路２６は、抵抗及びコンデンサからなるＲＣ回路によって構成され、第２ＮＯＴ回路Ｎ２の出力を所定の期間ΔＴ遅延させるものである。第２遅延回路２６の出力は、第４クロック信号φ４とされ、第２ＥＸ−ＯＲ回路ＥＸ２の一方入力端子に接続されている。
【００５７】
第１ＥＸ−ＯＲ回路ＥＸ１は、一方入力端子に基準クロック発生回路２４からの第１クロック信号φ１が入力されるとともに、他方入力端子に第２ＮＯＴ回路Ｎ２からの第２クロック信号φ２が入力され、両者の排他的論理和を演算し、第５クロック信号φ５として出力端子を介して外部に出力するものである。
【００５８】
第２ＥＸ−ＯＲ回路ＥＸ２は、一方入力端子に第２ＮＯＴ回路Ｎ２からの第２クロック信号φ２が入力されるとともに、他方入力端子に第２遅延回路２６からの第４クロック信号φ４が入力され、両者の排他的論理和を演算し、第６クロック信号φ６として出力端子を介して外部に出力するものである。
【００５９】
図２に戻り、スイッチ回路１４の第２及び第３スイッチＳＷ２，ＳＷ３は、ともに第３クロック信号φ３によってオン、オフ制御され、第１及び第４スイッチＳＷ１，ＳＷ４は、ともに第２クロック信号φ２によってオン、オフ制御される。そのため、第２及び第３スイッチＳＷ２，ＳＷ３と、第１及び第４スイッチＳＷ１，ＳＷ４とは、交互にオン、オフ動作される。
【００６０】
例えば、図３に示すように、第２クロック信号φ２がハイレベルで第３クロック信号φ３がローレベルであるときには（以下、「第１期間Ｔ１」という）、第１及び第４スイッチＳＷ１，ＳＷ４がオン動作し、第２及び第３スイッチＳＷ２，ＳＷ３がオフ動作する。この場合、電流加算回路１３からの和電流（Ｇ・ｅS＋Ｉｂ）は、第１スイッチＳＷ１を介して第１積分回路１７に流れ、これにより、第１積分回路１７が充電される。
【００６１】
一方、第２クロック信号φ２がローレベルで第３クロック信号φ３がハイレベルであるときには（以下、「第２期間Ｔ２」という）、第２及び第３スイッチＳＷ２，ＳＷ３がオン動作し、第１及び第４スイッチＳＷ１，ＳＷ４がオフ動作する（図２のスイッチ回路４の状態参照）。この場合、和電流（Ｇ・ｅS＋Ｉｂ）は、第２スイッチＳＷ２を介して第２積分回路１８に流れ、これにより、第２積分回路１８が充電される。
【００６２】
第１及び第２積分回路１７，１８は、第１積分用コンデンサＣ１及び第２積分用コンデンサＣ２によってそれぞれ構成されている。第１積分用コンデンサＣ１は、上述したように、第２期間Ｔ２において、第１スイッチＳＷ１がオン動作するとともに、第３スイッチＳＷ３がオフ動作することにより、電流加算回路１３からの和電流（Ｇ・ｅS＋Ｉｂ）によって充電される。第１積分用コンデンサＣ１は、次の半周期の期間（以下、「第３期間Ｔ３」という）において、第１スイッチＳＷ１がオフ動作するとともに、第３スイッチＳＷ３がオン動作することにより、充電された電荷が放電用バイアス電流源１６に流れることによって一定の放電量で放電される。
【００６３】
一方、第２積分用コンデンサＣ２は、第１期間Ｔ１（図３参照）において、第２スイッチＳＷ２がオン動作するとともに、第４スイッチＳＷ４がオフ動作することにより、電流加算回路１３から流れる和電流によって充電される。第２積分用コンデンサＣ２は、次の第２期間Ｔ２において、第２スイッチＳＷ２がオフ動作するとともに、第４スイッチＳＷ４がオン動作することにより、充電された電荷が放電用バイアス電流源１６に流れることによって一定の放電量で放電される。すなわち、第１及び第２積分用コンデンサＣ１，Ｃ２は、第２及び第３クロック信号φ２，φ３のレベルが維持される単位期間（例えば第１期間Ｔ１）ごとにおいて、交互に充電及び放電が行われる。
【００６４】
放電用バイアス電流源１６は、負の電源電圧−Ｖａに接続され、第１又は第２積分用コンデンサＣ１，Ｃ２が放電されるときに、充電用バイアス電流源１２において流れるバイアス電流Ｉｂと同じ大きさのバイアス電流Ｉｂを流すためのものである。なお、放電用のバイアス電流は、充電用バイアス電流源１２に流れるバイアス電流Ｉｂと同じではなく、個別に設定されるものであってもよい。
【００６５】
第１及び第２比較回路１９，２０は、第１及び第２積分回路１７，１８において蓄積される電圧と、所定の基準電圧Ｖｒｅｆとを比較することにより、その出力においてパルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅を規定するための回路である。また、第１及び第２比較回路１９，２０は、第１及び第２積分回路１７，１８の放電時に、第１及び第２積分回路１７，１８を強制的にリセットするための回路である。なお、第１及び第２比較回路１９，２０が例えばＣＭＯＳインバータ素子で構成される場合、基準電圧Ｖｒｅｆは、ＣＭＯＳインバータ素子のハイレベルとローレベルとで規定される閾値に相当し、通常、この閾値はそのＣＭＯＳインバータ素子の電源電圧の約１／２に設定される。例えば、ＣＭＯＳインバータ素子の電源電圧が約５Ｖであるとすると、基準電圧Ｖｒｅｆは、その半分の約２．５Ｖとなる。
【００６６】
第１及び第２比較回路１９，２０の正（＋）側入力端子には、基準電圧Ｖｒｅｆがそれぞれ入力され、負（−）側入力端子には、第１及び第２積分用コンデンサＣ１，Ｃ２の一端がそれぞれ接続されている。第１及び第２比較回路１９，２０は、例えばＣＭＯＳインバータ素子（図略）で構成することが可能であり、ＣＭＯＳインバータ素子で構成される場合には、ＣＭＯＳインバータ素子のハイレベル及びローレベルを規定する閾値が基準電圧Ｖｒｅｆとして設定される。
【００６７】
第１及び第２比較回路１９，２０の出力（図２のＣ点及びＤ点参照）は、通常ハイレベルであり、各負側入力端子における電圧（第１及び第２積分用コンデンサＣ１，Ｃ２による充電電圧）が基準電圧Ｖｒｅｆより高くなると、出力端子からローレベルの信号が出力される。
【００６８】
第１及び第２リセット回路２１，２２は、第１及び第２積分回路１７，１８がそれぞれ放電されている期間において、第１及び第２積分用コンデンサＣ１，Ｃ２における放電を強制的に終了させる（リセットする）ための回路である。第１リセット回路２１は、第１及び第２ＡＮＤ回路Ａ１，Ａ２、第１ＯＲ回路Ｏ１、及び第５スイッチＳＷ５からなり、第２リセット回路２２は、第３及び第４ＡＮＤ回路Ａ３，Ａ４、第２ＯＲ回路Ｏ２、及び第６スイッチＳＷ６からなる。
【００６９】
第１リセット回路２１の第１ＡＮＤ回路Ａ１は、その一方の入力端子が第１比較回路１９の出力端子に接続され、他方の入力端子が第２ＡＮＤ回路Ａ２の一方の入力端子に接続されているとともに、クロック発生回路１５に接続されて第３クロック信号φ３が入力される。第２ＡＮＤ回路Ａ２は、他方の入力端子がクロック発生回路１５に接続されて第５クロック信号φ５が入力される。第１ＡＮＤ回路Ａ１及び第２ＡＮＤ回路Ａ２の出力端子同士は、第１ＯＲ回路Ｏ１の入力端子にそれぞれ接続されている。第１ＯＲ回路Ｏ１の出力端子（図２のＥ点参照）は、第５スイッチＳＷ５に接続され、第１ＯＲ回路Ｏ１の出力は、第５スイッチＳＷ５のオン、オフ動作を制御する。
【００７０】
一方、第２リセット回路２２の第３ＡＮＤ回路Ａ３は、その一方の入力端子が第２比較回路２０の出力端子に接続され、他方の入力端子が第４ＡＮＤ回路Ａ４の一方の入力端子に接続されているとともに、クロック発生回路１５に接続されて第２クロック信号φ２が入力される。第４ＡＮＤ回路Ａ４は、他方の入力端子がクロック発生回路１５に接続されて第５クロック信号φ５が入力される。第３ＡＮＤ回路Ａ３及び第４ＡＮＤ回路Ａ４の出力端子同士は、第２ＯＲ回路Ｏ２の入力端子にそれぞれ接続されている。第２ＯＲ回路Ｏ２の出力端子（図２のＦ点参照）は、第６スイッチＳＷ６に接続され、第２ＯＲ回路Ｏ２の出力は、第６スイッチＳＷ６のオン、オフ動作を制御する。
【００７１】
信号出力回路２３は、第１及び第２ＮＯＲ回路ＮＲ１，ＮＲ２と、第３ＯＲ回路Ｏ３とによって構成されている。第１ＮＯＲ回路ＮＲ１は、その一方の入力端子が第１比較回路１９の出力端子に接続され（図２のＣ点参照）、他方の入力端子がクロック発生回路１５に接続されて第２クロック信号φ２が入力される。一方、第２ＮＯＲ回路ＮＲ２は、その一方の入力端子が第２比較回路２０の出力端子に接続され（図２のＤ点参照）、他方の入力端子がクロック発生回路１５に接続されて第３クロック信号φ３が入力される。
【００７２】
第１ＮＯＲ回路Ｎ１は、第２クロック信号φ２と、第１比較回路１９の出力との否定論理和を演算することにより、第１積分用コンデンサＣ１による放電が開始されてから、第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔ（後述）において、ハイレベルを出力する。第２ＮＯＲ回路Ｎ２は、第１クロック信号φ１と、第２比較回路２０の出力との否定論理和を演算することにより、第２積分用コンデンサＣ２による放電が開始されてから、第２積分用コンデンサＣ２の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔ（後述）において、ハイレベルを出力する。
【００７３】
第３ＯＲ回路Ｏ３は、３つの入力端子を有しており、第１ＮＯＲ回路ＮＲ１の出力（図２のＧ点参照）、第２ＮＯＲ回路ＮＲ２の出力（図２のＨ点参照）、及びクロック発生回路１５からの第６クロック信号φ６が入力される。第３ＯＲ回路Ｏ３は、第３ＯＲ回路Ｏ３の出力端子は、パルス幅変調信号ＰＷＭ−ＯＵＴとして後段のスイッチング回路２（図１参照）に接続される。第３ＯＲ回路Ｏ３は、各出力の論理和を演算し、第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の各出力並びに第６クロック信号φ６を一つのパルス幅変調信号ＰＷＭ−ＯＵＴにしてスイッチング回路２に出力するものである。
【００７４】
次に、上記パルス幅変調回路１における動作を以下に示すタイミングチャートを参照して説明する。まず、図５において、このパルス幅変調回路１が適正に動作する場合（オーディオ信号ｅSが無信号（ｅS＝０）の場合）について説明し、次いで、図６においてオーディオ信号ｅSが正の過大信号である場合（Ｇ・ｅS≧Ｉｂ／２）、図７においてオーディオ信号ｅSが負の過大信号である場合（Ｇ・ｅS≦−Ｉｂ／２）について説明する。
【００７５】
図５における第１期間Ｔ１では、クロック発生回路１５からの第２クロック信号φ２がハイレベル（第３クロック信号φ３がローレベル）であり、これによって第１スイッチＳＷ１がオン動作する一方、第３スイッチ素子ＳＷ３はオフ動作する。そのため、第１積分回路１７の第１積分用コンデンサＣ１には、電流加算回路１３からの和電流（Ｇ・ｅS＋Ｉｂ）が供給され、第１積分用コンデンサＣ１は充電される（Ａ点波形参照）。
【００７６】
第１期間Ｔ１においては、第２スイッチＳＷ２がオフ動作する一方、第４スイッチＳＷ４がオン動作することにより、第２積分回路１８の第２積分用コンデンサＣ２では、第１期間Ｔ１の半周期前の期間Ｔ０において充電された電荷が放電用バイアス電流源１６に流れ、一定の放電量で放電される（Ｂ点波形参照）。
【００７７】
また、第１期間Ｔ１においては、第２比較回路２０において第２積分用コンデンサＣ２が充電されたことによる電圧が基準電圧Ｖｒｅｆを下回ると、第２比較回路２０の出力がローレベルからハイレベルになり（Ｄ点波形参照）、第２リセット回路２２の第３ＡＮＤ回路Ａ３の一方の入力端子に入力される。第３ＡＮＤ回路Ａ３の他方の入力端子には、第２クロック信号φ２のハイレベルが入力されているため、第３ＡＮＤ回路Ａ３の出力端子もローレベルからハイレベルになり、それが第２ＯＲ回路Ｏ２に入力され、第２ＯＲ回路Ｏ２の出力端子からは（Ｆ点波形参照）、リセット信号が第６スイッチＳＷ６に出力される。
【００７８】
これにより、第６スイッチＳＷ６がオフ状態からオン状態になり、第２積分用コンデンサＣ２で放電されていた電荷は、第６スイッチＳＷ６を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。
【００７９】
なお、第１期間Ｔ１の終了直前には、第５クロック信号φ５が期間ΔＴだけオンし、そのオン信号が第４ＡＮＤ回路Ａ４に入力され、また、第４ＡＮＤ回路Ａ４にはハイレベルである第２クロック信号φ２も入力されているため、第４ＡＮＤ回路Ａ４の出力は期間ΔＴだけハイレベルとなる。第２ＯＲ回路Ｏ２には、第３ＡＮＤ回路Ａ３の出力も入力されるため、結果的に第２ＯＲ回路Ｏ２の出力は、第１期間Ｔ１の後半部分においてハイレベルとなる。
【００８０】
また、第１期間Ｔ１の終了直前では、第５クロック信号φ５のオン信号は、第２ＡＮＤ回路Ａ２にも入力されるが、第２ＡＮＤ回路Ａ２にはローレベルである第３クロック信号φ３が入力されているため、第２ＡＮＤ回路Ａ２の出力はローレベルとなり、第１ＯＲ回路Ｏ１の出力は、第１期間Ｔ１においてローレベルとなり、第５スイッチＳＷ５のオン、オフ動作に影響を及ぼさない。
【００８１】
信号出力回路２３の第２ＮＯＲ回路ＮＲ２には、第３クロック信号φ３と、第２比較回路２０の出力とが入力されるため、第２ＮＯＲ回路ＮＲ２は、第１期間Ｔ１において第２積分回路１８が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（Ｈ点波形参照）。また、第１ＮＯＲ回路ＮＲ１には、第２クロック信号φ２と、第１比較回路１９の出力とが入力されるが、第１ＮＯＲ回路ＮＲ１の出力は、ローレベルを維持する（Ｇ点波形参照）。したがって、第３ＯＲ回路Ｏ３の出力は、第２ＮＯＲ回路ＮＲ２の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【００８２】
なお、第１期間Ｔ１の開始直後には、第６クロック信号φ６が期間ΔＴだけオンし、そのオン信号が第３ＯＲ回路Ｏ３に入力されるが、第３ＯＲ回路Ｏ３には第２ＮＯＲ回路ＮＲ２からのハイレベルが入力されるため、結果的に第３ＯＲ回路Ｏ３の出力は、第１期間Ｔ１の前半部分においてハイレベルとなる。
【００８３】
次に、第２期間Ｔ２では、クロック発生回路１５からの第３クロック信号φ３がローレベルからハイレベルに反転し（第２クロック信号φ２はハイレベルからローレベルに反転する。）、これによって、第２スイッチＳＷ２がオン動作する一方、第４スイッチ素子ＳＷ４はオフ動作する。そのため、第２積分回路１８の第２積分用コンデンサＣ２には、電流加算回路１３からの和電流（Ｇ・ｅS＋Ｉｂ）が供給され、第２積分用コンデンサＣ２は充電される（Ｂ点波形参照）。
【００８４】
また、第２期間Ｔ２においては、第１スイッチＳＷ１がオフ動作し、第３スイッチＳＷ３がオン動作することにより、第１積分回路１７の第１積分用コンデンサＣ１では、第１期間Ｔ１において充電された電荷が放電用バイアス電流源１６に流れ、一定の放電量で放電される（Ａ点波形参照）。
【００８５】
その後、第１比較回路１９において第１積分用コンデンサＣ１が充電されたことによる電圧が基準電圧Ｖｒｅｆを下回ると、第１比較回路１９の出力がローレベルからハイレベルになり（Ｃ点波形参照）、第１リセット回路２１の第１ＡＮＤ回路Ａ１の一方入力端子に入力される。第１ＡＮＤ回路Ａ１の他方の入力端子には、第３クロック信号φ３のハイレベルが入力されているため、第１ＡＮＤ回路Ａ１の出力端子もローレベルからハイレベルになり、それが第１ＯＲ回路Ｏ１の出力（Ｅ点波形参照）となり、これがリセット信号として第５スイッチＳＷ５に出力される。
【００８６】
これにより、第５スイッチＳＷ５がオフ状態からオン状態になり、第１積分用コンデンサＣ１で放電されていた電荷は、第５スイッチＳＷ５を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。
【００８７】
なお、第２期間Ｔ２の終了直前には、第５クロック信号φ５が期間ΔＴだけオンし、そのオン信号が第２ＡＮＤ回路Ａ２に入力され、また、第２ＡＮＤ回路Ａ２にはハイレベルである第３クロック信号φ３も入力されているため、第２ＡＮＤ回路Ａ２の出力は期間ΔＴだけハイレベルとなる。第１ＯＲ回路Ｏ１には、第１ＡＮＤ回路Ａ１の出力も入力されるため、結果的に第１ＯＲ回路Ｏ１の出力は、第２期間Ｔ２の後半部分においてハイレベルとなる。
【００８８】
また、第２期間Ｔ２の終了直前では、第５クロック信号φ５が期間ΔＴだけのオン信号は、第４ＡＮＤ回路Ａ４にも入力されるが、第４ＡＮＤ回路Ａ４にはローレベルである第２クロック信号φ２が入力されているため、第４ＡＮＤ回路Ａ４の出力はローレベルとなり、第２ＯＲ回路Ｏ２の出力は、第２期間Ｔ２においてローレベルとなる。
【００８９】
信号出力回路２３の第２ＮＯＲ回路ＮＲ２には、第３クロック信号φ３と、第２比較回路２０の出力とが入力されるが、第２ＮＯＲ回路ＮＲ２の出力は、ローレベルを維持する（Ｈ点波形参照）。一方、第１ＮＯＲ回路ＮＲ１には、第２クロック信号φ２と、第１比較回路１９の出力とが入力されるため、第１ＮＯＲ回路ＮＲ１は、第２期間Ｔ２において第１積分回路１７が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（Ｇ点波形参照）。したがって、第３ＯＲ回路Ｏ３の出力は、第１ＮＯＲ回路ＮＲ１の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【００９０】
なお、第２期間Ｔ２の開始直後には、第６クロック信号φ６が期間ΔＴだけオンし、そのオン信号が第３ＯＲ回路Ｏ３に入力されるが、第３ＯＲ回路Ｏ３には第１ＮＯＲ回路ＮＲ１からのハイレベルが入力されるため、結果的に第３ＯＲ回路Ｏ３の出力は、第２期間Ｔ２の前半部分においてハイレベルとなる。
【００９１】
その後、第３期間Ｔ３では、第２及び第３クロック信号φ２，φ３がそれぞれ反転されるため、第１積分用コンデンサＣ１において充電が行われる一方、第２積分用コンデンサＣ２において放電が行われる。以降、半周期が経過するごとに、第２及び第３クロック信号φ２，φ３がそれぞれ反転され、第１及び第２積分用コンデンサＣ１，Ｃ２は交互に充電及び放電を繰り返す。したがって、図５に示すタイミングでパルス幅変調信号ＰＷＭ−ＯＵＴが出力され、オーディオ信号ｅSの振幅に応じたパルス幅変調信号ＰＷＭ−ＯＵＴが出力されることになる。
【００９２】
次に、図６に示すように、オーディオ信号ｅSが正の過大信号である場合について説明する。第１期間Ｔ１において、第２積分用コンデンサＣ２は第１期間Ｔの半周期前の期間Ｔ０で充電された電荷が一定の放電量で放電される。従来の構成では、図２８に示したように、オーディオ信号ｅSが正の過大信号である場合には、一定の放電量で放電されても、その放電電圧が基準電圧Ｖｒｅｆに到達する前に放電期間が終了し、すなわち第２積分用コンデンサＣ２では、電荷が残留した状態で次の期間に移行して充電が行われることになり、残留電荷が誤差になって結果的に次の期間において正確にパルス幅変調することができないことがある。
【００９３】
本実施形態では、各期間Ｔｎ（ｎ＝１，２，…）の終了直前に期間ΔＴだけオン出力するパルス幅を有する第５クロック信号φ５によって、第１及び第２積分用コンデンサＣ１，Ｃ２における残留電荷を強制的にリセットするようにしている。
【００９４】
クロック発生回路１５は、上述したように、第２クロック信号φ２及び第３クロック信号φ３のレベルが切り替わる直前の期間ΔＴにおいて第５クロック信号φ５を出力し、この第５クロック信号φ５は、第１及び第２リセット回路２１，２２の第２ＡＮＤ回路Ａ２及び第４ＡＮＤ回路Ａ４の各入力端子にそれぞれ入力されるものである。
【００９５】
図６によると、第１期間Ｔ１において、第２クロック信号φ２がハイレベルであるので、第１スイッチＳＷ１がオン動作され、これにより、和電流（Ｇ・ｅS＋Ｉｂ）が第１積分用コンデンサＣ１に供給され、第１積分用コンデンサＣ１が充電される（Ａ点波形参照）。このとき、オーディオ信号ｅSが正の過大信号であるので、Ａ点における電圧波形は、急な傾きを有する。第１積分用コンデンサＣ１における電圧が第１比較回路１９の基準電圧Ｖｒｅｆを上回ると、第１比較回路１９の出力（Ｃ点波形参照）はハイレベルからローレベルになる。
【００９６】
次いで、第２期間Ｔ２においては、第２クロック信号φ２がハイレベルからローレベルに反転し、第３クロック信号φ３がハイレベルになるので、第１スイッチＳＷ１がオフ動作されるとともに、第３スイッチＳＷ３がオン動作される。これにより、第１期間Ｔ１において第１積分用コンデンサＣ１に充電されていた電荷は、放電用バイアス電流源１６に供給され、一定の放電量で放電される。
【００９７】
第２期間Ｔ２の終了直前では、第５クロック信号φ５のオン信号が第１リセット回路２１の第２ＡＮＤ回路Ａ２の一方入力端子に入力されるが、第２ＡＮＤ回路Ａ２の他方入力端子には第３クロック信号φ３が入力されているので、両者の論理積の演算結果が第２ＡＮＤ回路Ａ２から出力される。この出力信号は、第１ＯＲ回路Ｏ１を介して第５スイッチＳＷ５にリセット信号として出力され（Ｅ点波形参照）、第５スイッチＳＷ５をオン動作させる。
【００９８】
この第５スイッチＳＷ５のオン動作により、第１積分用コンデンサＣ１は即座にかつ強制的に放電される（リセットされる）。したがって、第１積分用コンデンサＣ１における残留電荷はなくなるので、これにより、第１積分用コンデンサＣ１では、次の第３期間Ｔ３において電荷０から充電が行われることになる。
【００９９】
信号出力回路２３の第１ＮＯＲ回路ＮＲ１には、第２クロック信号φ２と、第１比較回路１９の出力とが入力されるため、第１ＮＯＲ回路ＮＲ１の出力（Ｇ点波形参照）は、第１期間Ｔ１ではローレベルに維持され、第２期間Ｔ２では、第２クロック信号φ２が反転されることにともないハイレベルに反転し、第５クロック信号φ５のオン信号に基づいて第５スイッチＳＷ５がオン動作するタイミングで、再度ローレベルに反転する。
【０１００】
すなわち、第１ＮＯＲ回路ＮＲ１は、第２期間Ｔ２において第１積分用コンデンサＣ１が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する。したがって、第３ＯＲ回路Ｏ３の出力は、第１ＮＯＲ回路ＮＲ１の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１０１】
なお、第２期間Ｔ２の開始直後には、第６クロック信号φ６が期間ΔＴだけオンし、そのオン信号が第３ＯＲ回路Ｏ３に入力されるが、第３ＯＲ回路Ｏ３には第１ＮＯＲ回路ＮＲ１からのハイレベルが入力されるため、結果的に第３ＯＲ回路Ｏ３の出力は、そのままハイレベルが出力される。
【０１０２】
一方、第２積分用コンデンサＣ２についての動作を説明すると、第１期間Ｔ１においては、第３クロック信号φ３がローレベルであるので、第２スイッチＳＷ２がオフ動作されるとともに、第４スイッチＳＷ４がオン動作される。これにより、第１期間Ｔ１より半周期前の期間Ｔ０において充電されていた第２積分用コンデンサＣ２の電荷は、放電用バイアス電流源１６に供給され、一定の放電量で放電される（Ｂ点波形参照）。
【０１０３】
第２期間Ｔ２の終了直前では、第５クロック信号φ５のオン信号が第２リセット回路２２の第４ＡＮＤ回路Ａ４の一方入力端子に入力されるが、第４ＡＮＤ回路Ａ４の他方入力端子には第２クロック信号φ２が入力されているので、両者の論理積の演算結果が第４ＡＮＤ回路Ａ４から出力される。この出力信号は、第２ＯＲ回路Ｏ２を介して第６スイッチＳＷ６にリセット信号として出力され（Ｆ点波形参照）、第６スイッチＳＷ６をオン動作させる。
【０１０４】
この第６スイッチＳＷ６のオン動作により、第２積分用コンデンサＣ２は即座にかつ強制的に放電される（リセットされる）。したがって、第２積分用コンデンサＣ２における残留電荷はなくなるので、これにより、第２積分用コンデンサＣ２では、次の第２期間Ｔ２において電荷０から充電が行われることになる。
【０１０５】
信号出力回路２３の第２ＮＯＲ回路ＮＲ２には、第３クロック信号φ３と、第２比較回路２０の出力とが入力されるため、第２ＮＯＲ回路ＮＲ２の出力（Ｈ点波形参照）は、期間Ｔ０ではローレベルに維持され、第１期間Ｔ１では、第３クロック信号φ３が反転されることにともないハイレベルに反転し、第５クロック信号φ５のオン信号に基づいて第６スイッチＳＷ６がオン動作するタイミングで、再度ローレベルに反転する。
【０１０６】
すなわち、第２ＮＯＲ回路ＮＲ２は、第１期間Ｔ１において第２積分用コンデンサＣ２が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する。したがって、第３ＯＲ回路Ｏ３の出力は、第２ＮＯＲ回路ＮＲ２の出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１０７】
なお、第１期間Ｔ１の開始直後には、第６クロック信号φ６が期間ΔＴだけオンし、そのオン信号が第３ＯＲ回路Ｏ３に入力されるが、第３ＯＲ回路Ｏ３には第２ＮＯＲ回路ＮＲ２からのハイレベルが入力されるため、結果的に第３ＯＲ回路Ｏ３の出力は、そのままハイレベルが出力される。
【０１０８】
このように、第５クロック信号φ５の各期間Ｔｎの終了直前にオン出力されるオン信号は、第１及び第２積分用コンデンサＣ１，Ｃ２を強制的にリセットさせることにより、次の期間における各コンデンサＣ１，Ｃ２の電荷を０にする機能を有する。したがって、従来の構成のように、第１及び第２積分用コンデンサＣ１，Ｃ２においては、電荷が残留した状態で次の期間において充電が行われていたことが、本実施形態において防止することができ、次の期間において正確にパルス幅変調することができる。
【０１０９】
次に、図７に示すように、オーディオ信号ｅSが負の過大信号である場合について説明する。第１期間Ｔ１において、第１積分用コンデンサＣ１は、和電流（Ｇ・ｅS＋Ｉｂ）によって充電される。従来の構成では、図２９に示したように、オーディオ信号ｅSが負の過大信号である場合には、第１積分用コンデンサＣ１が充電されても、オーディオ信号ｅSの大きさが過度に小さいために、その充電電圧が基準電圧Ｖｒｅｆに到達する前に第１期間Ｔ１が終了してしまう。そして、第２期間Ｔ２において一定の放電量で放電されるが、充電電圧が基準電圧Ｖｒｅｆに到達していないために、パルス幅変調信号ＰＷＭ−ＯＵＴがローレベルを継続し、次の期間において正確にパルス幅変調することができないことがある。
【０１１０】
本実施形態では、各期間Ｔｎ（ｎ＝１，２，…）の開始直後にオン出力する、期間ΔＴのパルス幅を有する第６クロック信号φ６をパルス幅変調信号ＰＷＭ−ＯＵＴとして出力させることにより、次の期間において正確にパルス幅変調するようにしている。
【０１１１】
すなわち、第１積分用コンデンサＣ１は、第１期間Ｔ１において充電され、第２期間Ｔ２において放電されるが、図７のＡ点波形に示すように、第１積分用コンデンサＣ１における充電電圧は基準電圧Ｖｒｅｆに到達しないために、第１比較回路１９の出力（Ｃ点波形参照）はハイレベルが維持されるようになる。また、第２積分用コンデンサＣ２は、第２期間Ｔ２において充電され、第３期間Ｔ３において放電されるが、図７のＢ点波形に示すように、第２積分用コンデンサＣ２における充電電圧は基準電圧Ｖｒｅｆに到達しないために、第２比較回路２０の出力（Ｄ点波形参照）はハイレベルが維持されるようになる。
【０１１２】
そのため、第１ＮＯＲ回路Ｎ１の出力（Ｇ点波形参照）及び第２ＮＯＲ回路Ｎ２の出力（Ｈ点波形参照）は、ローレベルが維持される。第１及び第２ＮＯＲ回路Ｎ１，Ｎ２の出力は、第３ＯＲ回路Ｏ３に入力されるが、第３ＯＲ回路Ｏ３には、第６クロック信号φ６も入力されるので、それがパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。つまり、各期間Ｔｎ（ｎ＝１，２，…）の開始直後に期間ΔＴだけオン出力される第６クロック信号φ６が、そのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１１３】
すなわち、本第１実施形態では、オーディオ信号ｅSが負の過大信号である場合、オーディオ信号ｅSが小さすぎるために、基準電圧Ｖｒｅｆに達せず、パルス幅変調信号ＰＷＭ−ＯＵＴを出力できないのであるが、第６クロック信号φ６をパルス幅変調信号ＰＷＭ−ＯＵＴとして用いることにより、オーディオ信号ｅSが負の過大信号であるときのパルス幅変調信号ＰＷＭ−ＯＵＴを強制的に生成するようにしている。これにより、次の期間において正確にパルス幅変調することができる。
【０１１４】
また、パルス幅変調信号ＰＷＭ−ＯＵＴとしてローレベル（あるいはハイレベル）の信号が連続して出力されると、実効周波数（スイッチング周波数）が低下したり、正負の信号で最大変調度が異なることにより、過大信号入力時に直流成分が生じてしまったりすることがあったが、第６クロック信号φ６をパルス幅変調信号ＰＷＭ−ＯＵＴとして用いることにより、これらの問題点を解消することができる。
【０１１５】
ところで、図２に示したパルス幅変調回路１においては、それを実際に用いる場合、回路上においてオフセット成分が生じることがある。例えば、パルス幅変調回路１においては、充電用バイアス電流Ｉｂ１及び放電用バイアス電流Ｉｂ２の値（ここでは、放電用バイアス電流Ｉｂ２が充電用バイアス電流Ｉｂ１に対して個別に設定可能とする。）、第１及び第２積分用コンデンサＣ１，Ｃ２のコンデンサ容量の値、第１及び第２比較回路１９，２０の基準電圧Ｖｒｅｆの値、並びに各クロック信号φ１〜φ６のクロック周期等は、全ての値において多少のばらつきを有する。そのため、同一の設計でパルス幅変調回路１を作製しても、実際の回路においては、これらのばらつきによって個々に異なるオフセット成分を生じることになる。したがって、パルス幅変調回路１においては、上記いずれかのばらつきを有する値を可変するようにして、オフセットの調整機能を備えることが望ましいとされる。
【０１１６】
ここで、パルス幅変調回路１において変調度ｍを求めてみると、充電用バイアス電流をＩｂ１、放電用バイアス電流をＩｂ２、第１積分用コンデンサＣ１のコンデンサ容量をＣ1、第２積分用コンデンサＣ２のコンデンサ容量をＣ2、第１比較回路１９の基準電圧をＶｒｅｆ１、第２比較回路２０の基準電圧をＶｒｅｆ２、第１積分用コンデンサＣ１による充電期間（第２積分用コンデンサＣ２の放電期間に相当）をＴ１、第２積分用コンデンサＣ２による充電期間（第１積分用コンデンサＣ１の放電期間に相当）をＴ２、第１積分用コンデンサＣ１の放電が開始されてから第１積分用コンデンサＣ１の電圧が基準電圧Ｖｒｅｆ１まで低下する期間をｔ１、第２積分用コンデンサＣ２の放電が開始されてから第２積分用コンデンサＣ２の電圧が基準電圧Ｖｒｅｆ２まで低下する期間をｔ２とすると、期間ｔ１及び期間ｔ２は、次式で表される。
【０１１７】
【数１】
0004811148.tif 000002
【０１１８】
このとき、変調度ｍは、次式で表される。
【０１１９】
【数２】
0004811148.tif 000003
【０１２０】
上式において、Ｔ１＋Ｔ２＝２Ｔとおくと、変調度ｍは、次式に変形される。
【０１２１】
【数３】
0004811148.tif 000004
【０１２２】
ここで、変調度ｍがオーディオ信号ｅSのみに比例するようにするためには、すなわち、オフセット成分を生じないようにするためには、上式の右辺第１項及び第２項の値が等しくなる必要がある。右辺第１項及び第２項を、充電用バイアス電流Ｉｂ１について整理すると、次式になる。
【０１２３】
【数４】
0004811148.tif 000005
【０１２４】
このとき、変調度ｍは、次式となる。
【０１２５】
【数５】
0004811148.tif 000006
【０１２６】
数式４に示すオフセットをゼロとするための関係式において、充電用バイアス電流Ｉｂ１、放電用バイアス電流Ｉｂ２、第１積分用コンデンサＣ１のコンデンサ容量Ｃ1、第２積分用コンデンサＣ２のコンデンサ容量Ｃ2、第１比較回路１９の基準電圧Ｖｒｅｆ１、第２比較回路２０の基準電圧Ｖｒｅｆ２、並びに第１積分用コンデンサＣ１による充電期間Ｔ１及び第２積分用コンデンサＣ２による充電期間Ｔ２の和Ｔのいずれかが変化してもオフセットは変化する。そのため、これらの定数のうちのいずれか一つ、あるいは一つ以上を可変させることによってオフセットの調整を行うことができる。パルス幅変調回路１においては、回路構成上、電流を可変することが最も容易であるので、通常は、充電用バイアス電流Ｉｂ１や放電用バイアス電流Ｉｂ２を調整することによりオフセット調整を行うことが一般的である。
【０１２７】
例えば、図８は、オフセット調整を行うことができる充電用バイアス電流源１２及び放電用バイアス電流源１６の詳細回路図である。図８に示す充電用バイアス電流源１２及び放電用バイアス電流源１６は、２つのトランジスタＱａ，Ｑｂ、２つのトランジスタＱａ′，Ｑｂ′をそれぞれ有する第１及び第２カレントミラー回路を備え、充電用及び放電用バイアス電流Ｉｂ１，Ｉｂ２をそれぞれ独立に可変することができるものである。
【０１２８】
第１カレントミラー回路の２つのトランジスタＱａ，Ｑｂには、正の電源電圧＋Ｖａが接続され、トランジスタＱｂには、トランジスタＱｄを介してＡ端子が接続され、Ａ端子には図２に示す加算回路１３が接続される。第２カレントミラー回路の２つのトランジスタＱａ′，Ｑｂ′には、負の電源電圧−Ｖａが接続され、トランジスタＱｂ′には、トランジスタＱｄ′を介してＢ端子が接続され、Ｂ端子には図２に示す第３及び第４スイッチＳＷ３，ＳＷ４が接続される。第１カレントミラー回路のトランジスタＱａ、第２カレントミラー回路のトランジスタＱａ′は、直列接続された２つの可変抵抗（半固定抵抗）ＶＲ１，ＶＲ２を介して接続され、可変抵抗ＶＲ２には、所定の電源電圧Ｖｃが接続されている。
【０１２９】
図８に示す充電用バイアス電流源１２及び放電用バイアス電流源１６では、可変抵抗ＶＲ１によって充電用バイアス電流Ｉｂ１が、可変抵抗ＶＲ２によって放電用バイアス電流Ｉｂ２がそれぞれ手動で調整されてパルス幅変調回路１のオフセット成分を取り除くことができる。しかしながら、２つの可変抵抗ＶＲ１，ＶＲ２を用いて行うオフセット調整方法は、可変抵抗ＶＲ１，ＶＲ２を交互にかつ微調整を繰り返しながら、最終的にオフセット成分を取り除くものであるので、一般に調整が困難であるといった欠点がある。また、これらのオフセット調整方法では、初期状態におけるオフセット成分を除去することができる。しかしながら、温度変化があったり、経時的に各定数が変化したりすると、微妙にオフセット成分自体も変化するので、上記オフセット調整方法では、その温度又は経時ドリフトにおけるオフセット成分の変化に対応できないといった欠点も有する。
【０１３０】
そこで、本第１実施形態においては、図９に示すように、パルス幅変調信号ＰＷＭ−ＯＵＴの平均電圧を検出し、この平均電圧をパルス幅変調回路１に負帰還することによって、オフセット成分を自動的に除去するようにしている。
【０１３１】
図９は、オフセット成分を除去するために構成されたスイッチングアンプを示す構成図である。このスイッチングアンプでは、図１に示したスイッチングアンプを基本にして平均電圧検出回路２７が追加された構成とされている。なお、図９に示すスイッチングアンプでは、オーディオ信号変換回路１１、充電用バイアス電流源１２、放電用バイアス電流源１６は、パルス幅変調回路１とは分離されて記載されている。
【０１３２】
平均電圧検出回路２７は、パルス幅変調信号ＰＷＭ−ＯＵＴの平均電圧を検出してそれをパルス幅変調回路１の前段の充電用バイアス電流源１２に負帰還して入力するものである。平均電圧検出回路２７は、その入力がローパスフィルタ回路３のコイルＬ0及びコンデンサＣ0の接続点に接続され、平均電圧検出回路２７には、ローパスフィルタ回路３によって、スイッチング回路２から出力される出力信号の高周波成分が除去された出力電圧（負荷ＲＬに供給される出力電圧）が入力される。平均電圧検出回路２７の出力は、充電用バイアス電流源１２に接続され、ローパスフィルタ回路３の出力信号の平均電圧Ｖｃｏ（直流成分）が出力される。
【０１３３】
なお、平均電圧検出回路２７には、図９の点線Ｌ１，Ｌ２で示すように、スイッチング回路２から出力される出力信号（ローパスフィルタ回路３によって高周波成分が除去される前の出力信号）が入力されてもよく、あるいはパルス幅変調回路１から出力されるパルス幅変調信号ＰＷＭ−ＯＵＴが入力されてもよい。
【０１３４】
図１０は、平均電圧検出回路２７の詳細回路図であり、（ａ）は基本回路を示し、（ｂ）は出力を反転させる場合の変形回路を示す。図１０（ａ）の平均電圧検出回路２７は、オペアンプＯＰ１が用いられ、オペアンプＯＰ１の負側入力端子には、電流制限用抵抗Ｒ１を介して入力信号（例えばローパスフィルタ回路３からの出力電圧）が入力される。オペアンプＯＰ１の正側入力端子には、所定の基準電圧Ｖｒｅｆ３が入力される。
【０１３５】
なお、基準電圧Ｖｒｅｆ３としては、平均電圧検出回路２７への入力がローパスフィルタ回路３からの出力又はスイッチング回路２からの出力である場合には、グランド電位（０Ｖ）が採用されることが望ましい。また、平均電圧検出回路２７の入力がパルス幅変調信号ＰＷＭ−ＯＵＴである場合には、パルス幅変調信号ＰＷＭ−ＯＵＴの振幅の１／２の電圧値が採用されることが望ましい。
【０１３６】
オペアンプＯＰ１の負側入力端子及び出力端子には、抵抗Ｒ２及びコンデンサＣａがそれぞれ並列に接続されている。抵抗Ｒ２は、直流成分のループ利得の制限用である。すなわち、平均電圧検出回路２７の利得は、通常、信号帯域（通常は２０Ｈｚ〜２０ｋＨｚ）に対して直流領域及び超低域において十分大きくなるように設計されることが望ましく、具体的には、オフセット電圧に対してはループ利得が大きく、信号帯域に対してはループ利得が小さくなる（例えば１以下）ようにする。これにより、オーディオ信号ｅSに影響を与えず、オフセット成分のみを改善することができる。
【０１３７】
ただし、超低域成分を有するオーディオ信号ｅSが入力される場合、結果的にオーディオ信号ｅSに対して利得を減少させることになるが、この負帰還によるオーディオ信号ｅSに対する低域カットオフ周波数は、例えば１０Ｈｚ未満、通常は数Ｈｚ程度になるように、抵抗Ｒ２、コンデンサＣａの値を選定することが好ましい。
【０１３８】
平均電圧検出回路２７は、これに接続される充電用バイアス電流源１２の回路構成の都合により、反転したレベルの信号の入力が必要な場合には、図１０（ｂ）に示すように、オペアンプＯＰ２で構成される反転回路が付加される構成であってもよい。
【０１３９】
また、図１１は、平均電圧検出回路２７の変形例を示す詳細回路図であり、（ａ）は基本回路を示し、（ｂ）は出力を反転させる場合の変形回路を示す。図１１に示す平均電圧検出回路２７′は、ＣＭＯＳインバータＩ１が用いられ、平均電圧検出回路２７′では、パルス幅変調回路１から出力されるパルス幅変調信号ＰＷＭ−ＯＵＴが入力される場合のみに用いられる。ＣＭＯＳインバータＩ１の閾値電圧は、通常、供給される電源電圧の１／２であるので、平均電圧検出回路２７′では、パルス幅変調信号ＰＷＭ−ＯＵＴを出力するＣＭＯＳゲート（図略）と同じ電源を用いることによって、パルス幅変調信号ＰＷＭ−ＯＵＴの平均電圧ＶｃｏとＣＯＭＳインバータＩ１の閾値電圧との差に比例した出力電圧が発生される。この出力電圧によって充電用バイアス電流源１２に流れる電流値を制御するようにしている。
【０１４０】
なお、平均電圧検出回路２７′に接続される充電用バイアス電流源１２の回路構成の都合により、反転したレベルの信号の入力が必要な場合には、平均電圧検出回路２７′は、図１１（ｂ）に示すように、ＣＭＯＳインバータＩ２で構成される反転回路が付加される構成であってもよい。
【０１４１】
図１２は、図９のスイッチングアンプに適用される充電用バイアス電流源１２及び放電用バイアス電流源１６の詳細回路図である。充電用バイアス電流源１２は、２つのトランジスタＱａ，Ｑｂからなるカレントミラー回路によって構成されている。すなわち、充電用バイアス電流源１２は、図８に示した第１カレントミラー回路と略同様の構成とされ、トランジスタＱａに平均電圧検出回路２７が接続され、平均電圧Ｖｃｏが入力される。また、放電用バイアス電流源１６も、図８に示した第２カレントミラー回路と略同様の構成とされる。
【０１４２】
上記構成によれば、可変抵抗ＶＲ１を手動によって放電用バイアス電流Ｉｂ２を所定の電流値（設計値）に設定するようにすれば、充電用バイアス電流Ｉｂ１は、自動的に放電用バイアス電流Ｉｂ２の値に応じて常にオフセットゼロになるように自動調整される。なお、回路定数の精度が高ければ、可変抵抗ＶＲ１による手動調整は不要である。
【０１４３】
図１３は、充電用バイアス電流源１２及び放電用バイアス電流源１６の変形例を示す詳細回路図である。この回路では、充電用バイアス電流源１２及び放電用バイアス電流源１６が一体的に構成されており、第１カレントミラー回路のトランジスタＱａ、第２カレントミラー回路のトランジスタＱａ′が、可変抵抗ＶＲ１を介して接続されているとともに、可変抵抗ＶＲ１に平均電圧検出回路２７が並列接続された構成とされている。
【０１４４】
上記構成によれば、可変抵抗ＶＲ１によって充電用及び放電用バイアス電流Ｉｂ１，Ｉｂ２を粗調整するようにすれば、オフセットゼロとなるように充電用及び放電用バイアス電流Ｉｂ１，Ｉｂ２の配分が自動で調整されるようになっている。なお、この場合、平均電圧検出回路２７に接続される抵抗Ｒｂ′の抵抗値は、可変抵抗ＶＲ１に接続される抵抗Ｒｆの抵抗値より十分大きくなるように設計されることが望ましい。
【０１４５】
このように、図１２及び図１３に示した充電用バイアス電流源１２及び放電用バイアス電流源１６を採用して、それらに平均電圧検出回路２７からの平均電圧Ｖｃｏを入力することにより、パルス幅変調回路１におけるオフセット成分を適切に除去することができる。
【０１４６】
ところで、スイッチングアンプのローパスフィルタ回路３を通過した後の出力電圧Ｖ０は、変調度をｍ、第１電源４及び第２電源５が出力する正負の電源電圧を＋ＥB，−ＥBとすると、Ｖ０＝ｍ・ＥBで表すことができる。そのため、このスイッチングアンプの電圧利得Ａは、Ａ＝Ｖ０／ｅS＝ｍ・ＥB／ｅSで表すことができる。これにより、電圧利得Ａは、第１電源４及び第２電源５の電源電圧＋ＥB，−ＥBに直接比例することがわかる。換言すれば、このスイッチングアンプでは、電源電圧＋ＥB，−ＥBが変動すれば、電圧利得Ａも変化するといった欠点を有することになる。
【０１４７】
図１４は、図９に示したスイッチングアンプの変形例を示す構成図である。このスイッチングアンプでは、図９に示した平均電圧検出回路２７に加え、電源電圧＋ＥB，−ＥBを電流に変換するための電圧電流変換回路２８と、電圧電流変換回路２８で変換された電流に基づいて充電用バイアス電流を生成するためのバイアス電流生成回路２９とが採用されており、これらの回路によって電源電圧＋ＥB，−ＥBの変動がスイッチングアンプの電圧利得Ａに影響を及ぼすことを抑制するようにしている。
【０１４８】
電圧電流変換回路２８は、電源電圧＋ＥB，−ＥBに放電用バイアス電流Ｉｂ２を比例させるための回路である。すなわち、上述した数式５を参照すると、このパルス幅変調回路１における変調度ｍは、放電用バイアス電流Ｉｂ２に反比例していることがわかる。したがって、放電用バイアス電流Ｉｂ２を電源電圧ＥBに比例させるようにすれば、第１電源４及び第２電源５の電源電圧＋ＥB，−ＥBが変動しても、それに応じて電圧利得Ａは変化しないようになる。このことを、数式で表すと、Ｉｂ２＝Ｇ′・ＥBであり、Ｇ′は変換コンダクタンスを示す。
【０１４９】
ここで、オフセットゼロのための条件式である数式４を参照すると、数式４は充電用バイアス電流Ｉｂ１を表すものであるが、その右辺第２項には、放電用バイアス電流Ｉｂ２（＝Ｇ′・ＥB）が含まれている。そのため、電源電圧＋ＥB，−ＥBが変動すると、放電用バイアス電流Ｉｂ２も変化するが、充電用バイアス電流Ｉｂ１が変化しないままであると、数式４のオフセットをゼロとする条件を満足できなくなり、新たなオフセット成分が生じてしまうことになる。
【０１５０】
電源電圧＋ＥB，−ＥBの変動は、商用交流電源自体の変動、整流後に生じるリップル、及び負荷電流による電圧降下等、種々の原因によるものであり、種々の周波数成分を有している。平均電圧検出回路２７による平均電圧の負帰還によるオフセット調整では、時定数が秒単位であるために、電源電圧＋ＥB，−ＥBの変動に応答しきれない。そこで、本実施形態においては、放電用バイアス電流Ｉｂ２の変化に対してオフセットのゼロを保持するために、放電用バイアス電流Ｉｂ２の変化電流の１／２に相当する電流を、充電用バイアス電流Ｉｂ１においても変化させるようにしている。
【０１５１】
バイアス電流生成回路２９は、放電用バイアス電流Ｉｂ２の１／２の電流に基づいて、充電用バイアス電流Ｉｂ１を生成するための回路である。すなわち、数式４を再び参照すると、数式４の右辺第１項は、電源電圧＋ＥB，−ＥBの変動に依存しない回路定数によって定まる固定値Ｉｂ０に相当する。一方、右辺第２項は、電源電圧＋ＥB，−ＥBの変動に依存する放電用バイアス電流Ｉｂ２で定まる値に相当する。そのため、右辺第１項であるオフセットを調整するための固定値Ｉｂ０に対して、右辺第２項である電源電圧＋ＥB，−ＥBに比例した放電用バイアス電流Ｉｂ２の１／２の電流を加算した値を、充電用バイアス電流Ｉｂ１とすれば、電源電圧＋ＥB，−ＥBの変動に応じて放電用バイアス電流Ｉｂ２が変化しても、固定値Ｉｂ０のみを変化させることができ、電圧利得Ａを変化させることがなく、かつ新たなオフセット成分が生じてしまうことを抑制してそのオフセット成分によるドリフトも抑制することができる。
【０１５２】
図１５は、電圧電流変換回路２８及びバイアス電流生成回路２９の一例を示す詳細回路図である。電圧電流変換回路２８では、複数のトランジスタＱｎ１〜Ｑｎ４を用い、それらに２つのトランジスタＱｎ５，Ｑｎ６によって構成されるカレントミラー回路を組み合わせることによって、放電用バイアス電流Ｉｂ２、及び放電用バイアス電流Ｉｂ２の１／２の電流（Ｉｂ２／２）を生成している。また、複数のトランジスタＱｎ１〜Ｑｎ４に電源電圧＋ＥB，−ＥBを供給することにより、電源電圧＋ＥB，−ＥBに放電用バイアス電流Ｉｂ２を比例させる関係を構築している。
【０１５３】
また、バイアス電流生成回路２９では、固定値Ｉｂ０に放電用バイアス電流Ｉｂ２の１／２の電流（Ｉｂ２／２）を加算し、充電用バイアス電流Ｉｂ１として出力するとともに、固定値Ｉｂ０は平均電圧検出回路２７によって調整されるよう構成されている。
【０１５４】
図１６は、電圧電流変換回路２８及びバイアス電流生成回路２９の他の一例を示す詳細回路図であり、この回路でも、図１５に示す回路と同様の作用を有する。すなわち、これらの回路を用いることにより、電源電圧＋ＥB，−ＥBの変動によってスイッチングアンプの電圧利得Ａが影響されることを防止することができるとともに、その処置を行うことによる新たなオフセット成分を除去することができる。
【０１５５】
＜第２実施形態＞
図１７は、本願発明の第２実施形態に係るパルス幅変調回路の構成を示すブロック回路図である。この第２実施形態のパルス幅変調回路３０は、背景技術の欄で説明した図２６に示すパルス幅変調回路８０に対応するものであり、第１クロック信号φ１（又は第２クロック信号φ２）の半周期ごとに第１及び第２積分用コンデンサＣ１，Ｃ２を充電及び放電させていた第１実施形態のパルス幅変調回路１に対して、第１及び第２積分用コンデンサＣ１，Ｃ２が充電のみを行う点で第１実施形態と異なり、過大なオーディオ信号ｅSが入力される場合の対策が施されているものである。
【０１５６】
すなわち、このパルス幅変調回路３０は、第１及び第２充電用バイアス電流源３１，３２と、オーディオ信号変換回路３３と、クロック発生回路３４と、スイッチ回路３５と、インバータ回路３６と、第３及び第４積分回路３７，３８と、第３及び第４比較回路３９，４０と、第３及び第４リセット回路４１，４２と、第１及び第２ＲＳフリップフロップ回路４３，４４と、信号出力回路４５とによって構成されている。
【０１５７】
第１及び第２充電用バイアス電流源３１，３２は、所定の電源電圧Ｖａをバイアス電流Ｉｂに変換して下流の第３及び第４積分回路３７，３８にそれぞれ供給するものである。第１及び第２充電用バイアス電流源３１，３２は、第１実施形態の構成とは異なり、スイッチ回路を介さずに直接的に第３及び第４積分回路３７，３８に接続されている。具体的には、第１充電用バイアス電流源３１の出力（図１７のＡ点参照）は、第３積分回路３７に接続されており、第２充電用バイアス電流源３２の出力（図１７のＢ点参照）は、第４積分回路３８に接続されている。したがって、第１及び第２充電用バイアス電流源３１，３２において生成されるバイアス電流Ｉｂは、常時第３及び第４積分回路３７，３８にそれぞれ供給される。
【０１５８】
オーディオ信号変換回路３３は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅSを電圧−電流変換するための回路であり、この第２実施形態に係るオーディオ信号変換回路３３においても、このオーディオ信号変換回路３３から出力される電流は、Ｇ・ｅSで表すことができる。
【０１５９】
クロック発生回路３４は、第１実施形態に係るクロック発生回路１５を変形したものであり、基準クロックとなる第１クロック信号φ１に基づいて、複数種類のクロック信号φ２，φ３，φ５〜φ９を生成し、それらをスイッチ回路３５、第１及び第２リセット回路２１，２２、並びに信号出力回路２３にそれぞれ出力するものである。
【０１６０】
クロック発生回路３４は、図１８に示すように、クロック発生回路１５から出力する第２、第３、第５及び第６クロック信号φ２，φ３，φ５，φ６に加え、第５クロック信号φ５を反転させた第７クロック信号φ７、第２クロック信号φ２と第４クロック信号φ４との論理和を表す第８クロック信号φ８、及び第３クロック信号と第４クロック信号φ４を反転させた信号との論理和を表す第９クロック信号φ９をそれぞれ出力するものである。
【０１６１】
クロック発生回路３４は、図１７に示すように、スイッチ回路３５に接続され、スイッチ回路３５に対して第２クロック信号φ２を出力する。クロック発生回路３４は、第３及び第４リセット回路４１，４２に接続され、第３リセット回路４１に対して第３、第５及び第８クロック信号φ３，φ５，φ８を、第４リセット回路４２に対して第２、第５及び第９クロック信号φ２，φ５，φ９をそれぞれ出力する。また、クロック発生回路３４は、第１及び第２ＲＳフリップフロップ回路４３，４４に接続され、第１ＲＳフリップフロップ回路４３に第２クロック信号φ２を、第２ＲＳフリップフロップ回路４４に第３クロック信号φ３をそれぞれ出力する。また、クロック発生回路３４は、信号出力回路４５に接続され、第７クロック信号φ７を出力する。
【０１６２】
なお、クロック発生回路３４は、パルス幅変調回路３０の外部に設けられ、外部クロック信号として第２、第３、第５ないし第９クロック信号φ２，φ３，φ５〜φ９をそれぞれパルス幅変調回路３０に与えるように構成されていてもよい。
【０１６３】
クロック発生回路３４は、図１９に示すように、基準クロック発生回路２４と、第１遅延回路２５と、第１ないし第５ＮＯＴ回路Ｎ１〜Ｎ５と、第２遅延回路２６と、第１及び第２ＥＸ−ＯＲ回路ＥＸ１，ＥＸ２と、第４及び第５ＯＲ回路Ｏ４，Ｏ５とによって構成されている。
【０１６４】
クロック発生回路１５との相違点について説明すると、第１ＥＸ−ＯＲ回路ＥＸ１の出力は、第３ＮＯＴ回路Ｎ３によって反転されて第７クロック信号φ７として出力端子を介して外部に出力されている。第２遅延回路２６の出力は、第４及び第５ＮＯＴ回路Ｎ４，Ｎ５が直列接続され、第４ＯＲ回路Ｏ４の一方入力端子に接続されている。第４ＯＲ回路Ｏ４の他方入力端子には、第２ＮＯＴ回路Ｎ２の出力である第２クロック信号φ２が入力され、両者の論理和が演算されて接続され、第８クロック信号φ８として出力端子を介して外部に出力される。第４ＮＯＴ回路Ｎ４の出力は、第５ＯＲ回路Ｏ５の一方入力端子に接続されている。第５ＯＲ回路Ｏ５の他方入力端子には、第１ＮＯＴ回路Ｎ１の出力である第３クロック信号φ３が入力され、両者の論理和が演算されて接続され、第９クロック信号φ９として出力端子を介して外部に出力される。
【０１６５】
図１７に戻り、スイッチ回路３５は、クロック発生回路３４からの第３クロック信号φ３によって切り替えられ、オーディオ信号変換回路３３からの電流（Ｇ・ｅS）が第３積分回路３７に供給される状態と、オーディオ信号変換回路３３からの電流（Ｇ・ｅS）が第４積分回路３８に供給される状態とを切り替えるものである。
【０１６６】
例えば、第３クロック信号φ３がハイレベルのとき、スイッチ回路３５は、第３積分回路３７側に切り替わり（図１７におけるスイッチ回路３５の状態参照）、これにより、オーディオ信号変換回路３３からの電流（Ｇ・ｅS）は、第１充電用バイアス電流源３１からのバイアス電流Ｉｂと合成され、第３積分回路３７に供給される。このとき、第２充電用バイアス電流源３２からのバイアス電流Ｉｂは、第４積分回路３８に直接的に供給される。
【０１６７】
一方、第３クロック信号φ３がローレベルになると、スイッチ回路３５は、第４積分回路３８側に切り替わり、これにより、オーディオ信号変換回路３３からの電流（Ｇ・ｅS）は、第２充電用バイアス電流源３２からのバイアス電流Ｉｂと合成され、第４積分回路３８に供給される。このとき、第１充電用バイアス電流源３１からのバイアス電流Ｉｂは、第３積分回路３７に直接的に供給される。
【０１６８】
第３及び第４積分回路３７，３８は、第１実施形態に係る第１及び第２積分回路１７，１８と同様に積分用コンデンサによって構成され、第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４をそれぞれ有している。第１実施形態に係る第１積分用コンデンサＣ１及び第２積分用コンデンサＣ２は、第１又は第２クロック信号φ１，φ２の半周期ごとに充電期間及び放電期間がそれぞれ設けられ、この充放電動作を半周期ごとに繰り返し行っていたが、この第２実施形態に係る第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４は、後述するように、１周期において充電動作が継続して行われる。
【０１６９】
第３及び第４比較回路３９，４０は、第１実施形態に係る第１及び第２比較回路１９，２０と、その構成及び機能は略同様であり、第３積分用コンデンサＣ３及び第４積分用コンデンサＣ４における電圧と、所定の基準電圧Ｖｒｅｆとを比較することにより、その出力においてパルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅を規定するための回路である。第３比較回路３９の出力（図２０のＣ点参照）は、第１ＲＳフリップフロップ回路４３のセット端子（Ｓ）に接続され、第４比較回路４０の出力（図１７のＤ点参照）は、第２ＲＳフリップフロップ回路４４のセット端子（Ｓ）に接続されている。
【０１７０】
第３及び第４リセット回路４１，４２は、第３及び第４積分用コンデンサＣ３，Ｃ４がそれぞれ充電されている期間において、第３及び第４積分用コンデンサＣ３，Ｃ４における充電状態を強制的に終了させる（リセットする）ための回路である。第３リセット回路４１は、第３ＮＯＲ回路Ｎ３、第２ＡＮＤ回路Ａ２、第１ＯＲ回路Ｏ１及び第７スイッチＳＷ７からなり、第４リセット回路４２は、第４ＮＯＲ回路Ｎ４、第４ＡＮＤ回路Ａ４、第２ＯＲ回路Ｏ２及び第８スイッチＳＷ８からなる。
【０１７１】
第３リセット回路４１の第３ＮＯＲ回路ＮＲ３は、その一方の入力端子が第１ＲＳフリップフロップ回路４３のＱ（／）端子（図１７のＥ点参照）に接続され、他方の入力端子がクロック発生回路３４に接続されて第８クロック信号φ８が入力される。第２ＡＮＤ回路Ａ２は、両入力端子がクロック発生回路３４に接続されて第３クロック信号φ３及び第５クロック信号φ５がそれぞれ入力される。第３ＮＯＲ回路ＮＲ３及び第２ＡＮＤ回路Ａ２の出力端子同士は、第１ＯＲ回路Ｏ１の入力端子にそれぞれ接続されている。第１ＯＲ回路Ｏ１の出力端子（図１７のＩ点参照）は、第７スイッチＳＷ７に接続され、第１ＯＲ回路Ｏ１の出力は、第７スイッチＳＷ７のオン、オフ動作を制御する。
【０１７２】
一方、第４リセット回路４２の第４ＮＯＲ回路Ｎ４は、その一方の入力端子が第２ＲＳフリップフロップ回路４４のＱ（／）端子（図１７のＦ点参照）に接続され、他方の入力端子がクロック発生回路３４に接続されて第９クロック信号φ９が入力される。第４ＡＮＤ回路Ａ４は、両入力端子がクロック発生回路３４に接続されて第２クロック信号φ２及び第５クロック信号φ５がそれぞれ入力される。第４ＮＯＲ回路ＮＲ４及び第４ＡＮＤ回路Ａ４の出力端子同士は、第２ＯＲ回路Ｏ２の入力端子にそれぞれ接続されている。第２ＯＲ回路Ｏ２の出力端子（図１７のＪ点参照）は、第８スイッチＳＷ８に接続され、第２ＯＲ回路Ｏ２の出力は、第８スイッチＳＷ８のオン、オフ動作を制御する。
【０１７３】
第１ＲＳフリップフロップ回路４３は、第１比較回路３９の出力を所定の期間保持するための回路である。第１ＲＳフリップフロップ回路４３は、第５及び第６ＮＯＲ回路ＮＲ５，ＮＲ６が組み合わされて構成され、第１ＲＳフリップフロップ回路４３内では、第５及び第６ＮＯＲ回路ＮＲ５，ＮＲ６の各出力端子が互いの一方の入力端子に接続されている。第５及び第６ＮＯＲ回路ＮＲ５，ＮＲ６の他方の入力端子は、それぞれ抵抗Ｒ５，Ｒ６を介してグランド端子に接続され、通常、ローレベルに維持されている。
【０１７４】
第５ＮＯＲ回路ＮＲ５の他方の入力端子は、ＲＳフリップフロップとしてセット信号（Ｓ）が入力される端子であり、第６ＮＯＲ回路ＮＲ６の他方の入力端子は、ＲＳフリップフロップとしてリセット信号（Ｒ）が入力される端子である。また、第５ＮＯＲ回路ＮＲ５の出力端子は、ＲＳフリップフロップのＱ（／）端子に相当し、第６ＮＯＲ回路ＮＲ６の出力端子は、ＲＳフリップフロップのＱ端子に相当する。
【０１７５】
第５ＮＯＲ回路ＮＲ５の他方の入力端子は、第１比較回路３９の出力端子に接続されており、第６ＮＯＲ回路ＮＲ６の他方の入力端子は、クロック発生回路３４に接続されて、第２クロック信号φ２が入力される。
【０１７６】
第２ＲＳフリップフロップ回路４４は、第２比較回路４０の出力を所定の期間保持するための回路である。第２ＲＳフリップフロップ回路４４は、第７及び第８ＮＯＲ回路ＮＲ７，ＮＲ８が組み合わされて構成され、第１ＲＳフリップフロップ回路４３と略同様の構成を有している。第８ＮＯＲ回路ＮＲ８の他方の入力端子は、クロック発生回路３４に接続されて、第３クロック信号φ３が入力される。
【０１７７】
信号出力回路４５は、第３ＯＲ回路Ｏ３及び第１ＮＡＮＤ回路ＮＡ１によって構成され、第３ＯＲ回路Ｏ３の入力端子には、第１ＲＳフリップフロップ回路４３の第６ＮＯＲ回路ＮＲ６の出力端子（Ｑ端子）及び第２ＲＳフリップフロップ回路４４の第８ＮＯＲ回路ＮＲ８の出力端子（Ｑ端子）が接続されている。第３ＯＲ回路Ｏ３の出力端子は、第１ＮＡＮＤ回路ＮＡ１の一方入力端子に接続され、他方の入力端子は、クロック発生回路３４に接続されて第５クロック信号φ５が入力される。第１ＮＡＮＤ回路ＮＡ１の出力端子は、パルス幅変調信号ＰＷＭ−ＯＵＴが出力される。
【０１７８】
次いで、上記パルス幅変調回路３０における動作を以下に示すタイミングチャートを参照して説明する。まず、図２０において、このパルス幅変調回路３０が適正に動作する場合（オーディオ信号ｅSが負（０＜Ｇ・ｅS＜Ｉｂ／２）の場合）について説明し、次いで、図２１においてオーディオ信号ｅSが負の過大信号である場合（Ｇ・ｅS≦−Ｉｂ／２）、図２２においてオーディオ信号ｅSが正の過大信号である場合（Ｇ・ｅS≧Ｉｂ／２）について説明する。
【０１７９】
図２０における第１期間Ｔ１では、クロック発生回路３４からの第２クロック信号φ２がハイレベルであり、これによってスイッチ回路３５が第３積分回路３７側に切り替えられる。そのため、第３積分回路３７の第３積分用コンデンサＣ３には、第１充電用バイアス電流源３１からのバイアス電流Ｉｂと、オーディオ信号変換回路３３からの電流（Ｇ・ｅS）とが合成された和電流（Ｉｂ＋Ｇ・ｅS）が供給され、これにより、第３積分用コンデンサＣ３は充電される（Ａ点波形参照）。
【０１８０】
第１期間Ｔ１においては、スイッチ回路３５が第３積分回路３７側に切り替えられているため、第４積分回路３８の第４積分用コンデンサＣ４には、第２充電用バイアス電流源３２からのバイアス電流Ｉｂが供給され、第４積分用コンデンサＣ４はこのバイアス電流Ｉｂによって一定の充電量で充電される（Ｂ点波形参照）。
【０１８１】
第４比較回路４０において第４積分用コンデンサＣ４が充電されたことによる電圧が基準電圧Ｖｒｅｆに達すると、第４比較回路４０の出力が瞬間的にローレベルからハイレベルになる（Ｄ点波形参照）。第４比較回路４０の出力は、第２ＲＳフリップフロップ回路４４のセット端子（Ｓ）に入力されているため、第２ＲＳフリップフロップ回路４４のＱ（／）端子は、ハイレベルからローレベルにセットされる。
【０１８２】
第２ＲＳフリップフロップ回路４４のＱ（／）端子は、第４リセット回路４２の第４ＮＯＲ回路Ｎ４の一方の入力端子に接続されており、第４ＮＯＲ回路Ｎ４の他方の入力端子は、インバータ回路３６によってローレベル（第３クロック信号φ３はハイレベル）が入力されているので、第４ＮＯＲ回路Ｎ４の出力は、ローレベルからハイレベルになり（Ｊ点波形参照）、このリセット信号が第８スイッチＳＷ８に出力される。
【０１８３】
これにより、第８スイッチＳＷ８がオフ動作からオン動作になり、第４積分用コンデンサＣ４に蓄えられていた電荷は、第８スイッチＳＷ８を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。
【０１８４】
第２ＲＳフリップフロップ回路４４のＱ端子の出力（Ｈ点波形参照）は、第９ＮＯＲ回路Ｎ９に入力され、パルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１８５】
次いで、第２期間Ｔ２の期間では、クロック発生回路３４からの第３クロック信号φ３がハイレベルからローレベルとなり、これによってスイッチ回路３５が第４積分回路３８側に切り替えられる。そのため、第４積分回路３８の第４積分用コンデンサＣ４には、和電流（Ｉｂ＋Ｇ・ｅS）が供給され、これにより、第４積分用コンデンサＣ４は充電される（Ｂ点波形参照）。
【０１８６】
第２期間Ｔ２においては、スイッチ回路３５が第４積分回路３８側に切り替えられているため、第３積分回路３７の第３積分用コンデンサＣ３には、第１充電用バイアス電流源３１からのバイアス電流Ｉｂのみが供給され、第３積分用コンデンサＣ３はこのバイアス電流Ｉｂによって一定の充電量で充電される（Ａ点波形参照）。
【０１８７】
第２期間Ｔ２においては、第３比較回路３９において第３積分用コンデンサＣ３が充電されたことによる電圧が基準電圧Ｖｒｅｆに達すると、第３比較回路３９の出力が瞬間的にローレベルからハイレベルになる（Ｃ点波形参照）。第３比較回路３９の出力は、第１ＲＳフリップフロップ回路４３のセット端子（Ｓ）に入力されるため、第１ＲＳフリップフロップ回路４３のＱ（／）端子は、ハイレベルからローレベルにセットされる（Ｅ点波形参照）。
【０１８８】
第１ＲＳフリップフロップ回路４３のＱ（／）端子は、第３リセット回路４１の第３ＮＯＲ回路Ｎ３の一方の入力端子に接続されており、第３ＮＯＲ回路Ｎ３の他方の入力端子は、クロック発生回路３４からの第３クロック信号φ３（第２期間Ｔ２ではローレベル）が入力されているので、第３ＮＯＲ回路Ｎ３の出力は、ローレベルからハイレベルになり（Ｉ点波形参照）、このリセット信号が第７スイッチＳＷ７に出力される。
【０１８９】
これにより、第７スイッチＳＷ７がオフ動作からオン動作になり、第３積分用コンデンサＣ３に蓄えられていた電荷は、第７スイッチＳＷ７を介してグランド端子に流れ、強制的にかつ一気に放電が行われる。
【０１９０】
第１ＲＳフリップフロップ回路４３のＱ端子の出力（Ｇ点波形参照）は、第９ＮＯＲ回路Ｎ９に入力され、パルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１９１】
その後、第３期間Ｔ３では、第３クロック信号φ３が反転されるため、第３積分用コンデンサＣ３においてオーディオ信号ｅSの振幅に応じた充電が行われる一方、第４積分用コンデンサＣ４においてはバイアス電流Ｉｂに応じた充電が行われる。以降、半周期が経過するごとに、第３クロック信号φ３が反転され、第３及び第４積分用コンデンサＣ３，Ｃ４がオーディオ信号ｅSの振幅に応じた充電及びバイアス電流Ｉｂに応じた充電が交互に繰り返される。
【０１９２】
ここで、図２１に示すように、オーディオ信号ｅSが負の過大信号である場合について説明する。第１期間Ｔ１においては、第３積分用コンデンサＣ３が和電流（Ｇ・ｅS＋Ｉｂ）に基づいて充電され、第２期間Ｔ２においては、バイアス電流Ｉｂに基づいて充電される。そして、第３積分用コンデンサＣ３の電圧が基準電圧Ｖｒｅｆに達するとリセットがかかる。従来の構成では、オーディオ信号ｅSが負の過大信号である場合には、第３積分用コンデンサＣ３における充電量が基準電圧Ｖｒｅｆに到達せず、そのままリセットがかからないまま第２期間Ｔ２が終了してしまい、電荷が残留した状態で次の第３期間Ｔ３に移行し、次の充電が行われることになってしまうことから、パルス幅変調信号ＰＷＭ−ＯＵＴのパルス幅に誤差を与えてしまうといったことがあった。
【０１９３】
本実施形態では、第１期間Ｔ１の終了直前にオン出力する期間ΔＴのパルス幅を有する第５クロック信号φ５によって、第４積分用コンデンサＣ４の残留電荷を強制的にリセットするようにしている。
【０１９４】
第１期間Ｔ１において、第２クロック信号φ２がハイレベルであるので、スイッチ回路３５は第３積分用コンデンサＣ３側に切り換えられ、これにより、和電流（Ｇ・ｅS＋Ｉｂ）が第３積分用コンデンサＣ３に供給され、第３積分用コンデンサＣ３が充電される（Ａ点波形参照）。このとき、オーディオ信号ｅSが負の過大信号であるので、Ａ点における電圧波形は、マイナス側に傾く。
【０１９５】
次いで、第２期間Ｔ２においては、第２クロック信号φ２がハイレベルからローレベルになるので、スイッチ回路３５は第４積分用コンデンサＣ４側に切り換えられる。これにより、第３積分用コンデンサＣ３には、第１充電用バイアス電流源３１からのバイアス電流Ｉｂのみが供給され、第３積分用コンデンサＣ３はこのバイアス電流Ｉｂによって一定の充電量で充電される（Ａ点波形参照）。このとき、第１期間Ｔ１において第３積分用コンデンサＣ３に充電されていた電荷は、マイナス側に充電されていたため、第２期間Ｔ２が開始されるときには、マイナスの電圧から充電が開始される。
【０１９６】
ここで、第２期間Ｔ２の終了直前に、第５クロック信号φ５のオン信号が第３リセット回路４１の第２ＡＮＤ回路Ａ２の一方入力端子に入力される。第２ＡＮＤ回路Ａ２の他方入力端子には第３クロック信号φ３が入力されているので、両者の論理積の演算結果が第２ＡＮＤ回路Ａ２から出力される。この出力信号は、第１ＯＲ回路Ｏ１を介して第７スイッチＳＷ７にリセット信号として出力され、第７スイッチＳＷ７をオン動作させる。
【０１９７】
この第７スイッチＳＷ７のオン動作により、第３積分用コンデンサＣ３は即座にかつ強制的に放電される（リセットされる）。これにより、第３積分用コンデンサＣ３における残留電荷はなくなるので、次の第３期間Ｔ３においては、電荷０から充電が行われることになる。
【０１９８】
信号出力回路４５の第３ＯＲ回路Ｏ３には、第１ＲＳフリップフロップ回路４３のＱ端子と、第２ＲＳフリップフロップ回路４４のＱ端子と、第６クロック信号φ６との各出力が入力される。第１ＲＳフリップフロップ回路４３のＱ端子の出力は、ローレベルが維持される（Ｇ点波形参照）が、第６クロック信号φ６によって続く第３期間Ｔ３の開始直後においてオン信号が入力され、それが第１ＮＡＮＤ回路ＮＡ１で反転されて、そのままパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０１９９】
一方、第４積分用コンデンサＣ４について説明すると、第２期間Ｔ２において、スイッチ回路３５は第４積分用コンデンサＣ４側に切り換えられ、これにより、和電流（Ｇ・ｅS＋Ｉｂ）が第４積分用コンデンサＣ４に供給され、第４積分用コンデンサＣ４が充電される（Ｂ点波形参照）。そして、次の第３期間Ｔ３において、第２充電用バイアス電流源３２からのバイアス電流Ｉｂのみが供給され、一定の充電量で充電されるのであるが、第３期間Ｔ３の終了直前では、第５クロック信号φ５によって第８スイッチＳＷ８がオン動作されるので、第４積分用コンデンサＣ４が強制的に放電される。
【０２００】
このように、第５クロック信号φ５の各期間Ｔｎの終了直前にオン出力されるオン信号は、第３及び第４積分用コンデンサＣ３，Ｃ４を強制的にリセットさせることにより、次の期間における各コンデンサＣ３，Ｃ４の電荷を０にする機能を有する。したがって、従来の構成のように、電荷がマイナス側に残留した状態で次の期間において充電が行われることが防止することができる。
【０２０１】
また、オーディオ信号ｅSが負の過大信号である場合（Ｇ・ｅS≦−Ｉｂ／２）には、第６クロック信号φ６をパルス幅変調信号ＰＷＭ−ＯＵＴとして用いることにより、オーディオ信号ｅSが負の過大信号であるときのパルス幅変調信号ＰＷＭ−ＯＵＴを強制的に生成するようにしている。これにより、次の期間において正確にパルス幅変調することができる。
【０２０２】
次に、図２２を参照して、オーディオ信号ｅSが正の過大信号である場合について説明する。第１期間Ｔ１においては、第３積分用コンデンサＣ３が充電されるが、オーディオ信号ｅSが正の過大信号であるため、本来、到達しない基準電圧Ｖｒｅｆを超えて第３積分用コンデンサＣ３が充電される。ここで、第８クロック信号φ８がハイレベルからローレベルに反転したとき、第７スイッチＳＷ７はオン動作されて、第３積分用コンデンサＣ３にリセットがかかり、第３積分用コンデンサＣ３は瞬時に放電される。
【０２０３】
第３積分用コンデンサＣ３は、第８クロック信号φ８がローレベルからハイローレベルに反転するまで、第７スイッチＳＷ７がオン動作を継続するので、リセット状態が維持される。つまり、第８クロック信号φ８がローレベルのときには、第３積分用コンデンサＣ３は充電が禁止される。同様に、第４積分用コンデンサＣ４は、第９クロック信号φ９がローレベルのときには、充電が禁止され、放電が行われる。
【０２０４】
信号出力回路４５では、第１ＮＡＮＤ回路ＮＡ１に第５クロック信号φ５の反転信号である第７クロック信号φ７が入力されており、この第７クロック信号φ７がパルス幅変調信号ＰＷＭ−ＯＵＴとして出力される。
【０２０５】
このように、第８及び第９クロック信号φ８によって、第３及び第４積分用コンデンサＣ３，Ｃ４を強制的にリセットさせることにより、次の期間における各コンデンサＣ３，Ｃ４の電荷を０にすることができる。したがって、従来の構成のように、電荷がマイナス側に残留した状態で次の期間において充電が行われることが防止することができる。
【０２０６】
また、オーディオ信号ｅSが正の過大信号である場合（Ｇ・ｅS≦−Ｉｂ／２）には、第７クロック信号φ７をパルス幅変調信号ＰＷＭ−ＯＵＴとして用いることにより、オーディオ信号ｅSが正の過大信号であるときのパルス幅変調信号ＰＷＭ−ＯＵＴを強制的に生成するようにしている。これにより、次の期間において正確にパルス幅変調することができる。
【０２０７】
なお、この第２実施形態に係るパルス幅変調回路３０においても、第１実施形態に係るパルス幅変調回路１において問題点とされたオフセット成分が生じるため、第１実施形態で示した平均電圧検出回路２７を適用するようにして、オフセット成分を除去するようにしてもよい。また、電源電圧＋ＥB，−ＥBに放電用バイアス電流Ｉｂ２を比例させるための電圧電流変換回路２８及びバイアス電流生成回路２９等を適用させて、電源電圧＋ＥB，−ＥBの変動に対する影響を抑制するようにしてもよい。
【０２０８】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１及び第２実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。
【図面の簡単な説明】
【０２０９】
【図１】本願発明の第１実施形態に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。
【図２】図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。
【図３】第１ないし第６クロック信号のタイミングチャートである。
【図４】クロック発生回路の回路構成を示す図である。
【図５】第２、第３、第５、第６クロック信号と、パルス幅変調回路が適正に動作する場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図６】第２、第３、第５、第６クロック信号と、オーディオ信号が正の過大信号である場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図７】第２、第３、第５、第６クロック信号と、オーディオ信号が負の過大信号である場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図８】充電用バイアス電流源及び充電用バイアス電流源の回路構成の一例を示す図である。
【図９】スイッチングアンプを示す構成図である。
【図１０】平均電圧検出回路の詳細回路図であり、（ａ）は基本回路を示し、（ｂ）は出力を反転させる場合の変形回路を示す。
【図１１】平均電圧検出回路の変形例を示す詳細回路図であり、（ａ）は基本回路を示し、（ｂ）は出力を反転させる場合の変形回路を示す。
【図１２】充電用バイアス電流源及び放電用バイアス電流源の詳細回路図である。
【図１３】充電用バイアス電流源及び放電用バイアス電流源の変形例を示す詳細回路図である。
【図１４】変形例のスイッチングアンプを示す構成図である。
【図１５】電圧電流変換回路及びバイアス電流生成回路の一例を示す詳細回路図である。
【図１６】電圧電流変換回路及びバイアス電流生成回路の他の一例を示す詳細回路図である。
【図１７】本願発明の第２実施形態に係るパルス幅変調回路の一実施例を表すブロック回路図である。
【図１８】第１ないし第９クロック信号のタイミングチャートである。
【図１９】クロック発生回路の回路構成を示す図である。
【図２０】第２ないし第７クロック信号と、パルス幅変調回路が適正に動作する場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図２１】第２ないし第７クロック信号と、オーディオ信号が負の過大信号である場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図２２】第２ないし第７クロック信号と、オーディオ信号が正の過大信号である場合のパルス幅変調回路の各点における電圧波形との関係を示すタイミングチャートである。
【図２３】従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。
【図２４】従来のパルス幅変調回路を示す回路図である。
【図２５】従来のパルス幅変調回路の各点における出力波形を示す図である。
【図２６】従来の他のパルス幅変調回路を示す回路図である。
【図２７】従来の他のパルス幅変調回路の各点における出力波形を示す図である。
【図２８】従来のパルス幅変調回路における、オーディオ信号が正の過大信号である場合のパルス幅変調回路の各点における電圧波形を示す図である。
【図２９】従来のパルス幅変調回路における、オーディオ信号が負の過大信号である場合のパルス幅変調回路の各点における電圧波形を示す図である。
【図３０】従来の他のパルス幅変調回路における、オーディオ信号が負の過大信号である場合のパルス幅変調回路の各点における電圧波形を示す図である。
【図３１】従来の他のパルス幅変調回路における、オーディオ信号が正の過大信号である場合のパルス幅変調回路の各点における電圧波形を示す図である。
【符号の説明】
【０２１０】
１  パルス幅変調回路
２  スイッチング回路
３  ローパスフィルタ回路
４  第１電源
５  第２電源
１１  オーディオ信号変換回路
１２  充電用バイアス電流源
１３  電流加算回路
１４  スイッチ回路
１５  クロック発生回路
１６  放電用バイアス電流源
１７  第１積分回路
１８  第２積分回路
１９  第１比較回路
２０  第２比較回路
２１  第１リセット回路
２２  第２リセット回路
２３  信号出力回路
３０  パルス幅変調回路
３１  第１充電用バイアス電流源
３２  第２充電用バイアス電流源
３３  オーディオ信号変換回路
３４  クロック発生回路
３５  スイッチ回路
３７  第３積分回路
３８  第４積分回路
３９  第３比較回路
４０  第４比較回路
４１  第３リセット回路
４２  第４リセット回路
４３  第１ＲＳフリップフロップ回路
４４  第２ＲＳフリップフロップ回路
４５  信号出力回路
Ｃ１  第１積分用コンデンサ
Ｃ２  第２積分用コンデンサ
ＡＵ  オーディオ発生源
ｅS  オーディオ信号
Ｉｂ  バイアス電流
Ｔ１  第１期間
Ｔ２  第２期間
Ｔ３  第３期間
Ｖｒｅｆ  基準電圧
φ１  第１クロック信号
φ２  第２クロック信号
φ３  第３クロック信号
φ４  第４クロック信号
φ５  第５クロック信号
φ６  第６クロック信号
φ７  第７クロック信号
φ８  第８クロック信号
φ９  第９クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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