(57)【特許請求の範囲】
【請求項１】
自動試験装置で用いるためのチャネルアーキテクチャであって、
パターン発生回路と、
該パターン発生回路に応答して、タイミング信号を生成するタイミング回路と、
該タイミング回路の出力に結合され、パルス波形を生成するフォーマッティング回路と、
該フォーマッティング回路に応答して、前記自動試験装置を被試験デバイスにインタフェースするピンエレクトロニクス回路と、を備え、
前記パターン発生回路、前記タイミング回路、前記フォーマッティング回路、および前記ピンエレクトロニクス回路が、共通バルク接続のないスタックされたトランジスタを用いて、同じ集積回路チップ上に形成され、
電源電圧が前記スタックされたトランジスタ間に均等に分割される、
チャネルアーキテクチャ。
【請求項２】
前記集積回路は、シリコン・オン・インシュレータプロセスによって形成される請求項１に記載のチャネルアーキテクチャ。
【請求項３】
前記パターン発生回路、前記タイミング回路、および前記フォーマッティング回路は、１ボルトを超えない電圧レベルで動作する低電圧デジタル回路から構成される請求項１または２に記載のチャネルアーキテクチャ。
【請求項４】
前記ピンエレクトロニクス回路は、１ボルトを超える電圧で動作する高電圧アナログ回路から構成される請求項１〜３のいずれかに記載のチャネルアーキテクチャ。
【請求項５】
前記トランジスタが、二酸化シリコンの薄い層の上部に形成されるソース端子、ゲート端子、およびドレーン端子を含む半導体層を有する、請求項１に記載のチャネルアーキテクチャ。
【請求項６】
半導体デバイスを試験する自動試験装置であって、
コントローラと、
複数のチャネルカードを収容するように適応された試験ヘッドであって、各チャネルカードが複数の集積回路チップを備え、各チップが、請求項１〜５のいずれかに記載のチャネルアーキテクチャを有する試験ヘッドと、
を備えた自動試験装置。
【請求項７】
半導体デバイスを製造する方法において、
集積回路チップを形成するステップであって、各集積回路チップが共通バルク接続のないスタックされたトランジスタを含み、該スタックされたトランジスタが、パターン発生回路と、該パターン発生回路に応答してタイミング信号を生成するタイミング回路と、該タイミング回路の出力に結合されてパルス波形を生成するフォーマッティング回路と、該フォーマッティング回路に応答して前記自動試験装置を被試験デバイスにインタフェースするピンエレクトロニクス回路と、を形成し、電源電圧が前記スタックされたトランジスタ間に均等に分割され、
コントローラと、複数のチャネルカードを収容するように適応された試験ヘッドとを備える自動試験装置を選択するステップであって、各チャネルカードは複数の集積回路チップ備える、ステップと、
前記半導体デバイスを前記選択された自動試験装置を用いて試験するステップと、
を含む半導体デバイスを製造する方法。
【請求項８】
各チップは、シリコン・オン・インシュレータプロセスによって形成される請求項７に記載の半導体デバイスを製造する方法。
【請求項９】
前記パターン発生回路、タイミング回路、およびフォーマッティング回路を形成して、１ボルトを超えない電圧レベルで動作可能な低電圧デジタル回路を構成することを更に含む、請求項７に記載の半導体デバイスを製造する方法。
【請求項１０】
前記ピンエレクトロニクス回路を形成して、１ボルトを超える電圧レベルで動作可能な高電圧アナログ回路を構成することを更に含む、請求項８に記載の半導体デバイスを製造する方法。
【請求項１１】
前記集積回路チップのそれぞれを形成して、二酸化シリコンの薄い層の上部に形成されるソース端子、ゲート端子、およびドレーン端子を含む半導体層を有するトランジスタを含む、請求項７に記載の半導体デバイスを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概括的には、自動試験装置に関し、より詳細には、自動試験装置用途のために、シリコン・オン・インシュレータプロセスを用いて形成されるチャネルアーキテクチャに関する。
【背景技術】
【０００２】
自動試験装置は、半導体デバイス製造業者に、作製されるあらゆるデバイスを試験する機能を提供する。各デバイスを試験することによって、製造業者は、同じ速度を有するデバイスを区分し、および／または、合格(passing)デバイスから故障デバイスを分離することができる。こうして、製造業者は、完全に機能する信頼性のあるデバイスを市場に出すことが可能となる。
【０００３】
図１は、全体を１０で示す、典型的な半導体試験装置（テスタ）を示す。テスタは、試験ヘッド１４に結合されるコントローラ（制御装置）またはコンピュータワークステーション１２を含む。試験ヘッドは、１つまたは複数の被試験デバイス１８（ＤＵＴ）とインタフェースするのに必要なエレクトロニクスを取り付ける大型の回路板、すなわちチャネルカード１６を収容する。場合によっては、コントローラは、テスタ全体が集積ユニットを構成するように、試験ヘッド内に一体にしてもよい。
【０００４】
最新のテスタは一般に、「パーピン（ピン単位）」アーキテクチャを有する。「ピン」は、被試験デバイスについて１つの信号を生成するか、または、測定する、テスタ内の回路である。「ピン」は、「チャネル」とも呼ばれる場合がある。パーピン・アーキテクチャにおいて、各チャネルは、個々に制御されて、異なる信号を生成するか、または、測定することができる。結果として、１つのテスタ内には多くのチャネルが存在する。チャネルは一般に、パターン発生器によって制御される。パターン発生器の主な機能は、コマンドを各チャネルに送って、各チャネルが、各テスタ動作期間中に、１つの試験信号を生成するか、または、測定するようにプログラムすることである。
【０００５】
テスタは通常、パターン発生器によって生成されたコマンドまたは試験パターンに応答するタイミング発生回路を用いて、被試験デバイス（ＤＵＴ）に印加するための波形を生成する。タイミング回路の出力は、通常、フリップフロップの形態のフォーマッタ（フォーマット化装置）回路に送られる。フォーマッタ回路は、タイミング信号に応答して、タイミング情報に対応するエッジ変化（遷移）を有するパルス波形を作成する。フォーマットされた波形は、その後、テスタをＤＵＴピンにインタフェースするピンエレクトロニクス回路に送られる。
【０００６】
パターン発生回路、タイミング回路、およびフォーマッタ回路は通常、高速デジタルシステムに適した電圧レベルで動作するデジタル回路である。ＣＭＯＳプロセスを用いて、タイミングおよびパターン発生回路を使用する集積回路が作製される場合が多い。ＣＭＯＳは、その低電力および高性能の特性のために望ましい。対照的に、ピンエレクトロニクスおよび関連するデジタル−アナログ変換器（ＡＤＣ）は通常、個々のＣＭＯＳトランジスタのブレークダウン電圧より高い電圧を必要とする場合が多いアナログ回路を備える。バイポーラおよびＳｉＧｅプロセスは、高電圧アナログ回路に使用される場合が多い。
【０００７】
従来の自動試験装置は、しばしば、１つのチップ上にデジタル回路を形成し、別のチップ上にアナログ回路を形成することによって、複数の電圧レベルの問題に対処する。これは、多くの場合に良好に動作してきたが、最新の半導体デバイスは、ピン数が増加しており、適切にデバイスを試験するために、テスタからの追加のチャネルリソースを必要とする。異なる電圧レベルで動作する、チャネルリソース用の個別の集積回路を持つことは、望ましくないことに、チャネルカードが大型になり、および／または、チャネルカード数が多くなることにつながる。サイズが大きくなった追加のチャネルカードを収容することが可能な大型の試験ヘッドが、より多くのチャネルに対する要求に対応するために必要となることが多い。
【０００８】
試験システムのサイズは、半導体製造業者にとって非常に重要である。半導体は、「クリーンルーム」で試験されることが多い。クリーンルームは、特に、半導体デバイスがパッケージに収納される前に、埃および他の不純物が半導体デバイスの信頼性を損なわせることを防止する高価なフィルタリングシステムを有する。クリーンルームの各平方フィート空間は、建築し、運転するのに非常に費用がかかる。したがって、クリーンルームに設置される装置のサイズを制限することが非常に望ましい。
【０００９】
半導体デバイス製造業者にとって、費用もまた重要な問題である。集積回路内部において、回路によって占有されるシリコンの費用は、デバイスの全体の費用のほんのわずかである。シリコンのパッケージング、デバイスを保持する回路板の組み立て、プリント回路板を保持するフレームの組み立ての全てが、最終製品に対するかなりの費用を追加する。これらの費用の全ては、集積回路チップの数と共に増加する。
【００１０】
自動試験装置の分野以外で、異なる電圧レベルを必要とするＣＭＯＳ回路が、スタック（積重）技法によって、同じ集積回路（チップ）上で使用される場合があることが知られている。図２に示すように、この簡単な技法は、電圧差を分配するために、ソース電圧ＶＤＤとグラウンドの間で直列に配設された「スタックした」数のＣＭＯＳゲートを使用し、それによって、各トランジスタについてのブレークダウン電圧の突破を最小にする。
【００１１】
この技法は、その意図する用途には良好に作用するが、スタックしたトランジスタは通常、より厚い酸化物が出力ゲート上にある状態で形成される。これは、実質的に、トランジスタのサイズを増加させて、トランジスタにより高いブレークダウン電圧特性を与える。当技術分野で知られているように、大きなトランジスタは、一般に、遅いスイッチング速度を反映する。スタックしたトランジスタ上でのソース電圧の不均一な分割のために、より高いブレークダウン電圧が必要とされることが多い。この不均一性は通常、ＢｐおよびＢｎ（破線）での共通トランジスタバルク接続部のために生ずる。高性能スイッチング速度を必要とする用途の場合、従来のスタック技法は受け入れられないことが多い。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
性能を低下させずに、単一の集積回路上で異なる電圧で動作する回路の作製を可能にする自動試験装置のためのチャネルアーキテクチャは、必要とされながら現在入手できていない。本明細書で述べるチャネルアーキテクチャによりこの必要性を満たすことができる。
【課題を解決するための手段】
【００１３】
本発明のチャネルアーキテクチャは、性能を犠牲にすることなく、同じ集積回路上で複数の電圧レベルを可能にする。チャネルアーキテクチャは、自動試験装置において使用されるチャネルカードの数およびサイズを最小にする機能を提供する。
【００１４】
上述の利点を実現するため、自動試験装置で用いるためのチャネルアーキテクチャが提供される。チャネルアーキテクチャは、パターン発生回路と、パターン発生回路に応答して、タイミング信号を生成するタイミング回路とを備える。タイミング回路の出力に結合しているフォーマッティング回路は、ピンエレクトロニクス回路に印加するためのパルス波形を生成する。ピンエレクトロニクス回路は、フォーマッティング回路に応答して、自動試験装置を被試験デバイスにインタフェースする。パターン発生回路、タイミング回路、フォーマッティング回路、およびピンエレクトロニクス回路は、同じ集積回路上に形成される。
【００１５】
更に、半導体デバイスを試験する自動試験装置について述べる。自動試験装置は、コントローラと試験ヘッドを備える。試験ヘッドは、複数のチャネルカードを収容するようになっており、各チャネルカードは複数の集積回路チップを備える。各チップは、パターン発生回路、パターン発生回路に応答して、タイミング信号を生成するタイミング回路、タイミング回路の出力に結合して、パルス波形を生成するフォーマッティング回路、および、フォーマッティング回路に応答して、自動試験装置を被試験デバイスにインタフェースするピンエレクトロニクス回路を備える。
【００１６】
本発明の他の特徴および利点は、添付の図面とともに以下の詳細な説明を読むことによって明らかになるであろう。
また、デューティサイクル補償回路は、以下のより詳細な説明および添付図面を参照してよりよく理解されるであろう。
【発明を実施するための最良の形態】
【００１７】
本明細書で述べるチャネルアーキテクチャは、望ましくない性能低下を招くことなく、同じ集積回路チップ上で比較的高い電圧と低い電圧の回路を組み合わせる方法を提供する。これは、シリコン・オン・インシュレータプロセス技術に従って、種々の回路を形成することによって達成される。
【００１８】
図３は、本明細書で述べるチャネルアーキテクチャで用いるのに適し、シリコン・オン・インシュレータ（ＳＯＩ）プロセスの使用によって可能にされる基本的なスタック型ＣＭＯＳインバータアレイを示す。インバータアレイは、ソース電圧ＶＤＤと、一対のｎ−チャネルトランジスタＱｎ１およびＱｎ２の間に直列に配設された一対のｐ−チャネルトランジスタＱｐ１およびＱｐ２を含む。ｐ−チャネルおよびｎ−チャネルトランジスタの接続部によって形成されるノードは、インバータ出力ＯＵＴを形成する。ｐ−チャネルおよびｎ−チャネルトランジスタのゲート、ならびに、ソース電圧ＶＤＤに結合されるダイオードアレイＤ１〜Ｄ４は、異なるレベルの電圧入力を供給する。ｎ−チャネルトランジスタは、ｐ−チャネルデバイスと相補的に構成される。
【００１９】
一見すると、上述のスタック型インバータアレイは、図２に示す従来のＣＭＯＳスタック型インバータアレイと非常に似通って見える。しかしながら、図３に示すように、トランジスタについて、共通バルク接続は存在しない。換言すれば、トランジスタは、他のデバイス全てから分離される。この分離によって、ソース電圧ＶＤＤとグラウンド間の電圧は、スタックしたトランジスタ間で確実に均等に分割される。次に、これによって、ブレークダウン電圧が低く、スイッチング速度が高い、より小型のトランジスタの使用が可能になる。
【００２０】
図４は、ＳＯＩプロセスによって、各トランジスタの分離が達成される方法を示す。一般に、各ＣＭＯＳデバイスについて、ソースＳ、ゲートＧ、およびドレーンＤ端子を含む半導体層は、薄いＳｉＯ２層４０の上部に形成される。ＳｉＯ２層は、各デバイスをバルクウェハ４２および他のトランジスタから分離する。種々のＳＯＩ  ＣＭＯＳ構成要素（ソース、ゲート、ドレーン、ＳｉＯ２層など）を作る詳細なプロセスステップは、当業者にはよく知られており、本明細書ではさらなる説明は必要ないであろう。
【００２１】
上述したＳＯＩ技術を用いて、ＳＯＩ集積回路の自動試験装置（ＡＴＥ）分野への適用について以下に説明する。上述した基本的なスタック型インバータ構成は、集積回路上の異なる回路に対して、異なるレベルの電圧入力を与えるために、種々の方法で使用してもよいことが理解されるべきである。
【００２２】
ここで図５を参照すると、単一集積回路デバイスすなわち「チップ」５０上での実施のためのＡＴＥチャネルアーキテクチャが示される。アーキテクチャは、複数のチャネルを使用し、各チャネルは、プログラムされたタイミング情報をタイミング発生回路５４に送るパターン発生回路５２を含む。フォーマッタ（フォーマッティング）回路５６は、タイミング発生回路によって生成されたタイミング信号を受け取り、タイミング信号によって規定されるエッジを有するパルス波形を作成する。パターン発生回路、タイミング回路、およびフォーマッティング回路は、好ましくは、入力レベルが１ボルト程度の低電圧デジタル回路の形態をとる。
【００２３】
さらに、図５を参照すると、１つの有利な形態のフォーマッティング回路は、本発明の譲受人に譲渡され、参照により本明細書に援用される、２００３年１２月３１日に出願された、「Duty Cycle Compensation Circuit」という名称の、同時係属中の米国特許出願第１０／７４９２６５号に開示される回路などの、デューティサイクル補償回路（図示せず）を含む。補償回路は、パルス波形に作用するヒステリシスにより誘導されるデューティサイクル誤差の影響を最小にする。
【００２４】
図５を続けて参照すると、フォーマッティング回路５６からのフォーマットされた波形は、その後、ピンエレクトロニクス回路５８に送られ、ピンエレクトロニクス回路５８はさらに、テスタが、良好に被試験デバイス１８（ＤＵＴ）（図１）のピンにインタフェースするようにテスタ波形を修正する。ピンエレクトロニクスは通常、電圧レベルが約３ボルト程度である、比較的高い電圧のアナログ回路である。高電圧のピンエレクトロニクス回路が、低電圧ＡＴＥデジタル回路を含む同じシリコンチップ上に形成されることを可能にすることによって、ＳＯＩプロセスの使用が最大の利益を提供するのは、この特定の領域においてである。個々のトランジスタが分離され、低いブレークダウン電圧を有するスタック型トランジスタを使用することが可能になるため、ピンエレクトロニクス回路についてのスイッチング速度が最大になる。
【００２５】
好ましくは、９０ナノメートル以下のＳＯＩプロセスが利用され、各チップ５０上に少なくとも１６個のＡＴＥチャネルを形成するためのアナログおよびデジタルリソースが設けられる（図５）。チップは、その後、ＡＴＥ試験ヘッド１４（図１）に取り付けるためのチャネルカード１６（図１）を形成するために、専用回路板上にアレイ状に配列される。同じシリコンピース上で高い電圧と低い電圧のＡＴＥチャネルエレクトロニクスを組み合わせることによって、チャネルカードの占有面積の劇的な減少が実現できる。これによって、次に、試験ヘッドサイズの減少が可能になり、半導体製造業者のクリーンルームにおける利用可能空間が大きくなる。
【００２６】
当業者は、本発明によって与えられる多くの利益および長所を認識するであろう。ＡＴＥの分野において、ＳＯＩ技術を実施することは非常に重要である。これによって、性能を低下させずに、同じ集積回路デバイス上での高い電圧と低い電圧のトランジスタの使用が可能になる。単一デバイス上で全ＡＴＥチャネルについてのリソースを組み合わせることによって、半導体デバイス製造業者にとって、かなりの費用の点での長所を実現することができる。
【００２７】
本発明は特に、本発明の好ましい実施形態を参照して、例示し、説明したが、形態および細部における種々の変更が、本発明の精神および範囲から逸脱することなく可能であることが、当業者によって理解されるであろう。たとえば、本明細書で特定された好ましいプロセス技術は、ＳＯＩ  ＣＭＯＳであるが、個々のデバイスの分離を可能にする他のプロセス技術もまた、本明細書で述べるＡＴＥチャネルアーキテクチャに適するであろうということが理解されるべきである。
【図面の簡単な説明】
【００２８】
【図１】半導体テスタの斜視図である。
【図２】従来のスタック型ＣＭＯＳインバータの略図である。
【図３】ＣＭＯＳシリコン・オン・インシュレータプロセスによって形成されたスタック型ＣＭＯＳインバータの略図である。
【図４】シリコン・オン・インシュレータプロセスによって形成された集積回路デバイスの部分断面図である。
【図５】単一集積回路上に形成されたＡＴＥチャネルのブロック図である。
【図１】
0004699029.tif 000002
【図２】
0004699029.tif 000003
【図３】
0004699029.tif 000004
【図４】
0004699029.tif 000005
【図５】
0004699029.tif 000006