(57)【特許請求の範囲】
【請求項１】
半導体基板層の上に形成された第１導電形のエピタキシャル層と、前記エピタキシャル層の上に形成された第２導電形のベース層と、前記ベース層の上に形成された第１導電形のソース層と、前記エピタキシャル層と前記ベース層と前記ソース層とを通って前記半導体基板層の中にまで延長されたトレンチ領域と、前記トレンチ領域の内壁全ての上に形成された第１の絶縁膜と、前記第１の絶縁膜上で且つ少なくとも前記第１導電型のエピタキシャル領域を含む前記ベース層及び前記ソース層以外の領域に形成された第２の絶縁膜と、前記トレンチ領域の内部に形成されたゲート電極層とを有することを特徴とする高耐圧縦型ＭＯＳトランジスタ。
【請求項２】
請求項１記載の高耐圧縦型ＭＯＳトランジスタにおいて、前記第１の絶縁膜はゲート酸化膜であり、前記第２の絶縁膜は窒化膜であることを特徴とする高耐圧縦型ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に高耐圧を有する縦型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
電力用トランジスタ、特に低いオン抵抗および高耐圧を有する縦型ＭＯＳトランジスタは、好ましくは、従来、例えば、下記特許文献１の図１に示す構造を有している。
【０００３】
図７は従来の高耐圧縦型ＭＯＳトランジスタ（下記特許文献１）の断面図である。
【０００４】
従来の高耐圧縦型ＭＯＳトランジスタは、下記特許文献１に示される他の図の例と異なり、同文献に製造方法が記載されていないが目標となる高耐圧縦型ＭＯＳトランジスタとして示されている。この好ましい目標となる高耐圧縦型ＭＯＳトランジスタについて図７に基づいて説明する。
【０００５】
トランジスタ１１０は、ＤＭＯＳトランジスタ設計の場合にはＮ+ 形添加不純物を、または、絶縁されたゲート・バイポーラ・トランジスタ設計の場合にはＰ+ 形添加不純物、のいずれかを有する半導体基板層１１２を備えている。
【０００６】
以降はＮ+ 形添加不純物を採用した場合について説明する。
【０００７】
Ｎ+ 形添加不純物を有するエピタキシャル層１１４が、半導体基板層１１２の上に成長、または、拡散、または、沈着される。それにより、トランジスタ１１０のためのドリフト領域が形成される。
【０００８】
Ｐ+ 形添加不純物を有するベース層１１６が、エピタキシャル層１１４の上に成長、または拡散、または沈着される。
【０００９】
Ｎ+ 形添加不純物を有するソース層１１８が、ベース層１１６の上に成長、または拡散、または沈着される。
【００１０】
Ｐ+ 形添加不純物を有する付加的体積接触体領域１２０が、ソース層１１８を通して、ベース層１１６にまで拡散され、それにより、トランジスタ１１０に対するソースが定められる。
【００１１】
トランジスタ１１０の中に、トレンチ１２２が形成される。トレンチ１２２は、ソース層１１８とベース層１１６とエピタキシャル層１１４とを通って、半導体基板層１１２の中にまで延長されて形成される。酸化膜層１２４が、ソース層１１８の上とトレンチ１２２の内壁の上とに、成長または拡散される。
【００１２】
ゲート層１２６がトレンチ１２２の中に形成され、そして、ゲート層１２６が半導体基板層１１２の中にまで延長されて形成される。酸化膜層１２４はトレンチ１２２の底の近くでは厚く、そして、トレンチ１２２の上部では薄い。それとは逆に、ゲート層１２６はトレンチ１２２の底の近くでは細く、そして、トレンチ１２２の上部では太い。トランジスタ１１０のゲート、ソース、および、ドレインのための金属接触体は、ＤＭＯＳトランジスタ設計の場合、それぞれ、ゲート層１２６、ソース層１１８および体積接触体領域１２０、および、半導体基板層１１２に配置される。
【００１３】
トレンチ１２２により、ソース層１１８と、トレンチ１２２領域の外壁に沿って配置されたエピタキシャル層１１４との間にチャンネルが形成される。この垂直形チャンネルにより、従来の垂直形トランジスタに見られる横方向チャンネルの大きな間隔距離が避けられるので、トランジスタ１１０のトランジスタ領域を小さくすることができる。トランジスタ１１０のこの設計により、また、トランジスタ１１０の阻止電圧およびオン状態抵抗値を制御する、トレンチ１２２領域の間隔距離幅「ｄ」が生ずる。この間隔距離幅「ｄ」は、トレンチ１２２のポリ・フィールド・プレートが、最大定格阻止状態の下で、エピタキシャル層１１４の中に形成されたドリフト領域を完全に欠乏させることができ、それにより、この領域内にＲＥＳＵＲＦフィールド分布が得られるように選定される。この欠乏状態により、ドリフト領域にさらに多量の不純物を添加することが可能になり、そして、この部分のオン状態抵抗値が減少し、それにより、非常に高い電圧の装置におけるこの支配的な抵抗値成分が減少することにより、特性の改良が達成される。
【００１４】
以上が好ましい高耐圧縦型ＭＯＳトランジスタの構造とその製造方法である。
【００１５】
これに対し同公報の実施例に示されている製造方法について図６に基づいて以下説明する。
【００１６】
図６は従来の高耐圧縦型ＭＯＳトランジスタの製造工程図である。
【００１７】
図６ａ〜図６ｆにより従来技術により形成される上記高耐圧縦型ＭＯＳトランジスタの製造工程を詳細に説明する。
【００１８】
工程１：エピタキシャル層１１４とベース層１１６とソース層１１８とが、半導体基板層１１２の上に、従来の方法で成長及び拡散された後、トレンチ領域１２２が、それぞれの層を通して、半導体基板層１１２の中にまで延長されて形成される。
【００１９】
工程２：図６ａに示されているように、酸化膜１２４が、ソース層１１８の上、およびトレンチ領域１２２の内壁に沿ったトレンチ領域１２２の中に、形成される。
【００２０】
ゲート電極層１２６が、酸化膜１２４の上、およびトレンチ領域１２２を充填するように、形成される。
【００２１】
工程３：図６ｂに示されているように、ソース層１１８の上のゲート電極層１２６の部分が除去され、その後、図６ｃに示されているように、酸化膜１２４の上側部分が除去される。この酸化膜１２４の除去は、残っている酸化膜がエピタキシャル層１１４よりも下に存在するように行われる。
【００２２】
工程４：図６ｄに示されているように、ソース層１１８の上と酸化膜層１２４の上とトレンチ領域１２２の内壁に沿った表面の上とに、薄い酸化膜１２４ａが形成される。
【００２３】
その後、薄い酸化膜層１２４ａの上に、薄いゲート電極層１２６ａが形成される。
【００２４】
工程５：図６ｅに示されているように、薄いゲート電極層１２６ａおよび薄い酸化膜１２４ａが、ゲート電極層１２６の上の部分のみから除去される。
【００２５】
工程６：図６ｆに示されているように、付加的ゲート電極層１２６ｂが薄いゲート電極層１２６ａの上に沈着され、そして、この付加的ゲート電極層１２６ｂはゲート電極層１２６と接触を行う。この工程により、トレンチ領域１２２の底部において、大きな幅の酸化膜層および小さな幅のゲート電極層１２６が得られ、そして、トレンチ領域１２２の頂部において、小さな幅の酸化膜層および大きな幅のゲート電極層が得られる。
【００２６】
このようにして製造した従来の高耐圧縦型ＭＯＳトランジスタは、小さなオン状態抵抗値を有するトランジスタが、ソース層とベース層とエピタキシャル層とを通して半導体基板層にまで延長されたトレンチ領域を形成することにより、達成される。このトレンチ領域がゲート層で充填され、それにより、最大定格阻止状態の下で、トレンチ・ポリ・フィールド・プレートは、エピタキシャル層により形成されるドリフト領域を完全に欠乏状態にすることができ、そして、ドリフト領域の中にＲＥＳＵＲＦフィールド分布が得られる。
【特許文献１】特開平７−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかし、前記従来の製造方法では、トレンチ内に埋め込まれたゲート電極層１２６の上部に形成された酸化膜を除去するため、前記ゲート電極層１２６上部にホトリソグラフィ工程を用いてパターニングを施す必要があり、その為の位置合わせ用のレジストには実効寸法を確保するための余分の厚みが必要となる。そのため、前記トレンチ幅を広くする必要がある。
【００２８】
又、図６の前記ゲート電極層１２６脇には深い溝が形成されているため、ホトリソグラフィ工程を施す際、前記深い溝に完全に充填することが困難となり、従って次工程用のレジスト層の厚さが前記深い溝の上の部分で薄くなり、次工程で不良が出て、前記ホトリソグラフィ工程の不良率が高くなり、歩留的にも満足できるものではなかった。
【００２９】
さらに、図６の実効的ゲート電極層１２６ａの厚さが薄くなり、即ち、好ましい図７のゲート幅が目標であるが実際は図６の実効的ゲート電極層１２６ａの幅しか達成できないため、ゲート抵抗の増大を招き、性能的にも満足できるものは得られなかった。
【００３０】
本発明の目的は、上記ホトリソグラフィ工程およびゲート電極層脇に深い溝を形成する構成を採用せずに、半導体基板層にまで延長されたトレンチ領域をゲート層で充填する高耐圧縦型ＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【００３１】
本発明は、上記目的を達成するために、下記の解決手段を採用する。
〔１〕高耐圧縦型ＭＯＳトランジスタにおいて、半導体基板層の上に形成された第１導電形のエピタキシャル層と、前記エピタキシャル層の上に形成された第２導電形のベース層と、前記ベース層の上に形成された第１導電形のソース層と、前記エピタキシャル層と前記ベース層と前記ソース層とを通って前記半導体基板層の中にまで延長されたトレンチ領域と、前記トレンチ領域の内壁全ての上に形成された第１の絶縁膜と、前記第１の絶縁膜上で且つ少なくとも前記第１導電型のエピタキシャル領域を含む前記ベース層及び前記ソース層以外の領域に形成された第２の絶縁膜と、前記トレンチ領域の内部に形成されたゲート電極層とを有すること。
〔２〕上記〔１〕記載の高耐圧縦型ＭＯＳトランジスタにおいて、前記第１の絶縁膜はゲート酸化膜であり、前記第２の絶縁膜は窒化膜であること。
【発明の効果】
【００３２】
本発明の高耐圧縦型ＭＯＳトランジスタは、以下の効果を奏する。
【００３３】
ゲート電極層がトレンチ幅と同じ幅で形成できるため、少ない工程で形成でき、従来必要であった前記ゲート電極層上部にホトリソグラフィ工程を用いてパターニングを施す工程や、第２のゲート電極層を形成する工程が不要となり、工程の削減と共に前記トレンチ幅を小さくすることができる。
【００３４】
又、図６に示すような従来の段差の大きい状態でのホトリソグラフィ工程が不要となったため、歩留的にも安定した装置を得ることができる。
【００３５】
更に、実効的なゲート電極層の厚さが図６の従来例に比べて大きくなり、ゲート抵抗の低減が可能となり、高周波特性に優れた特性を得ることができる。
【００３６】
本発明は、前記特開平７−７１４９号公報の図１に示す好ましい高耐圧縦型ＭＯＳトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００３７】
本発明の高耐圧縦型ＭＯＳトランジスタは、半導体基板層の上に形成された第１導電形のエピタキシャル層と、前記エピタキシャル層の上に形成された第２導電形のベース層と、前記ベース層の上に形成された第１導電形のソース層と、前記エピタキシャル層と前記ベース層と前記ソース層とを通って前記半導体基板層の中にまで延長されたトレンチ領域と、前記トレンチ領域の内壁全ての上に形成された第１の絶縁膜と、前記第１の絶縁膜上で且つ少なくとも前記第１導電型のエピタキシャル領域を含む前記ベース層及び前記ソース層以外の領域に形成された第２の絶縁膜と、前記トレンチ領域の内部に形成されたゲート電極層とを有する。
【実施例】
【００３８】
本発明の実施の形態を図に基づいて詳細に説明する。
【００３９】
（第１参考例）
図１は本発明の第１参考例の製造工程図である。
【００４０】
図１（ａ）〜（ｅ）を用いて本発明の第１参考例の製造工程について詳細に説明する。
【００４１】
工程１：図１（ａ）に示すように、半導体基板１１上に第１導電形エピタキシャル層１２を形成し、次いで第２導電形ベース層１３を前記エピタキシャル層１２内に不純物打ち込みにより形成する。このとき前記エピタキシャル層１２で半導体基板１１から前記ベース層１３までの間が高耐圧化を可能とするドリフト領域１２となる。次いで前記ベース層１３内に第１導電形のソース層１４となる拡散層を公知のイオン打ち込み技術によって形成し、次いで公知のホトリソグラフィ技術及びエッチング技術によりトレンチ領域１５を半導体基板１１に到達する様形成する。
【００４２】
工程２：図１（ｂ）に示すように、熱酸化技術を用いてトレンチ領域１５内部を含む半導体基板１１及びエピタキシャル層１２全面に３０００Å程度の厚い酸化膜１６を形成する。
【００４３】
工程３：図１（ｃ）に示すように、イオン打ち込み技術を用いて、エピタキシャル層１２部に形成されている厚い酸化膜１６上にのみボロンをｌＥ１５ｃｍ-2（１×１０15／ｃｍ2 ）で加速電圧１００ＫｅＶにて打ち込み１７、前記厚い酸化膜１６中にボロンが打ち込まれた領域１８を形成する。このとき打ち込みの角度（Ａ）は前記トレンチ領域１５の開口幅と前記エピタキシャル層１２の厚さにしたがって所望の値に決定する。本参考例ではトレンチ領域１５の開口幅が２μｍでベース層１３までの厚さが２μｍであるため、イオン打ち込みの角度（Ａ）を約４５°（この例での前記「所望の値」）とし、半導体基板を回転させトレンチ領域１５の側壁全てにボロンが導入されるよう打ち込みを行った。
【００４４】
工程４：図１（ｄ）で示されるように、ウェットエッチング技術によって工程２でイオン打ち込みを施された厚い酸化膜１６領域の一部をエッチング除去し、ゲート酸化膜として使用される薄い酸化膜１９を形成する。
【００４５】
工程５：図１（ｅ）で示されるように、公知の埋め込み技術によってゲート電極層２０となるポリシリコンを前記トレンチ領域１５内部に埋め込み、図示しない配線工程を施すことにより高耐圧縦型ＭＯＳトランジスタを完成する。
【００４６】
（第１参考例の効果）
以上詳細に説明したように、本発明の第１参考例の高耐圧縦型ＭＯＳトランジスタは、前記ゲート電極層が一度の工程で形成されるため、即ち、前記ポリシリコンの成長とその平坦化のエッチバック処理が一度の工程で形成されるため、従来必要であった前記ゲート電極層上部にホトリソグラフィ工程を用いてパターニングを施す工程や、第２のゲート電極層を形成する工程が不要となり、工程の削減と共に前記トレンチ幅を小さくすることができる。
【００４７】
又、図６に示すような従来の段差の大きい状態でのホトリソグラフィ工程が不要となったため、歩留的にも安定した装置を得ることができる。
【００４８】
更に、実効的なゲート電極層の厚さが図６の従来例に比べて大きくなり、ゲート抵抗の低減が可能となり、高周波特性に優れた特性を得ることができる。
【００４９】
（第１実施例）
図２は本発明の第１実施例の高耐圧縦型ＭＯＳトランジスタの配線工程を施す前の断面構造図である。
【００５０】
半導体基板１１と、エピタキシャル層１２内に形成されたドリフト領域１２及びベース層１３及びソース層１４が存在し、５００Å程度のゲート酸化膜２１が前記半導体基板１１に到達するよう、ドリフト領域１２、ベース層１３、ソース層１４に形成されたトレンチ領域の内壁に存在し、３０００Å程度の厚い窒化膜２２が前記ベース層１３及び前記ソース層１４にかからぬよう、ドリフト領域１２及び半導体基板１１上に存在する。
【００５１】
半導体基板１１に電圧が印加されると、ドリフト領域１２は完全に空乏化しＲＥＳＵＲＦ構造となり低いオン抵抗と高いブレイクダウン耐圧を有する。
【００５２】
また、このとき、前記半導体基板１１及びドリフト領域１２とゲート電極層２０との間には薄いゲート酸化膜２１と厚い窒化膜２２が存在するため、高い電圧が半導体基板１１に印加された場合でも、絶縁膜を介してゲート電極層２０に電流が流れたり、絶縁膜破壊などに至ることは無い。
【００５３】
（第１実施例の効果）
以上詳細に説明したとおり、本発明の第１実施例の高耐圧縦型ＭＯＳトランジスタは、低いオン抵抗と高いブレイクダウン耐圧を有し、且つ、半導体基板とゲート電極層間の絶縁耐圧も高い、優れた性能を有する。
【００５４】
（第２参考例）
図３は本発明の第２参考例の製造工程図である。
【００５５】
図３（ａ）〜（ｅ）を用いて本発明の第２参考例の製造工程について詳細に説明する。
【００５６】
工程１：図３（ａ）に示されるように、第１参考例と同様に、半導体基板１１上に第１導電形エピタキシャル層１２を形成し、次いで第２導電形ベース層１３を前記エピタキシャル層１２内に形成する。このとき前記エピタキシャル層１２で半導体基板１１から前記ベース層１３までの間が高耐圧化を可能とするドリフト領域１２となる。
【００５７】
次いで、前記ベース層１３内に第１導電形のソース層１４となる拡散層をイオン打ち込み技術によって形成し、次いでホトリソグラフィ技術及びエッチング技術によりトレンチ領域１５を半導体基板１１に到達する様形成する。
【００５８】
工程２：図３（ｂ）に示すように、次いで熱酸化技術及びＣＶＤ技術を用いてトレンチ領域１５内部を含む半導体基板１１及びエピタキシャル層１２全面に５００Å程度のゲート酸化膜２１及び３０００Å程度の厚い窒化膜２２を形成する。
【００５９】
工程３：図３（ｃ）に示されるように、第１ポリシリコンを前記トレンチ領域１５内に埋め込み、エッチング時間を延長することにより前記トレンチ領域１５内のドリフト領域１２を覆い、前記ベース層１３にかかる程度までエッチング除去しゲート電極層２０ａを形成する。
【００６０】
半導体基板１１にドレイン電位が印加され、ベース層１３が接地電位に設定されているので、ドリフト領域１２は前記両電位差に基づく電位傾度を有する。この電位傾度に応じてドリフト領域１２の長さが決まる。従って、前記ゲート電極層２０ａは前記ドリフト領域１２の長さに応じて決められることになる。
【００６１】
工程４：図３（ｄ）で示されるように、ウェットエッチング技術によって露出した窒化膜２２の一部をエッチング除去し、窒化膜２２ｂを形成する。このとき前記ゲート電極層２０ａもエッチングされ、その上部は図示されるように、ドリフト領域１２から若干低い位置となる。その際、ゲート酸化膜２１がセルフアライン作用を奏する。
【００６２】
工程５：図３（ｅ）で示されるように、埋め込み技術によってゲート電極層２０ｂとなる第２ポリシリコンを前記トレンチ領域内部に埋め込み、図示しない配線工程を施すことにより高耐圧縦型ＭＯＳトランジスタが完成する。
【００６３】
（第２参考例の効果）
以上詳細に説明したように、本発明の第２参考例の高耐圧縦型ＭＯＳトランジスタは、ゲート電極層が同一のトレンチ領域内にセルフアラインで形成されるため、従来必要であった前記ゲート電極層上部にホトリソグラフィ工程を用いてパターニングを施す工程が不要となり、工程の削減と共に前記トレンチ幅を小さくすることができる。
【００６４】
また、段差の大きい状態でのホトリソグラフィ工程が不要となったため、歩留的にも安定した装置を得ることができる。更に、実効的なゲート電極層の厚さが大きくなり、ゲート抵抗の低減が可能となり、高周波特性に優れた特性を得ることができる。第１の参考例と比較すれば、ゲート酸化膜を酸化膜のエッチング工程を経ずに形成が可能となるため、酸化膜の信頼性が大幅に向上する。
【００６５】
（第２実施例）
図４は本発明の第２実施例の高耐圧縦型ＭＯＳトランジスタの配線工程を施す前の断面構造図である。
【００６６】
半導体基板１１と、エピタキシャル層１２内に形成されたドリフト領域１２及びベース層１３及びソース層１４が存在し、３０００Å程度の厚い酸化膜１６ｂがドリフト領域１２側壁と半導体基板１１に到達するよう存在し、第１のゲート電極層２０ｃが前記厚い酸化膜１６ｂに接して存在する。更に５００Å程度のゲート酸化膜２３が前記ベース層１３の側壁及び前記ソース層１４及び前記第１のゲート電極層２０ｃ上部に存在し、第２のゲート電極層２０ｄが前記ゲート酸化膜２３に接するように存在する。
【００６７】
半導体基板１１に電圧が印加されると、ドリフト領域１２は完全に空乏化しＲＥＳＵＲＦ構造となり低いオン抵抗と高いブレイクダウン耐圧を有する。
【００６８】
これは、前記第２のゲート電極層２０ｄに本トランジスタをオンさせる電圧が印加されると、前記第１のゲート電極層２０ｃは前記第２のゲート電極層２０ｄとゲート酸化膜２３を介して容量接続されているため、即ち、前記第１のゲート電極層２０ｃは前記第２のゲート電極層２０ｄの間のゲート酸化膜２３が他のトランジスタ構造を形成する酸化膜と比べて薄いことから、容量として作用するため、その電位は第２のゲート電極層２０ｄと同電位となり、ドリフト領域１２の側壁部に蓄積層が形成され前記ドリフト領域１２の抵抗成分が低下する為である。また、前記半導体基板１１及びドリフト領域１２と第１のゲート電極層２０ｃとの間には厚い酸化膜１６ｂが存在するため、高い電圧が半導体基板１１に印加された場合でも、絶縁膜を介してゲート電極層２０ｃに電流が流れたり、絶縁膜破壊などに至ることは無い。
【００６９】
（第２実施例の効果）
以上詳細に説明したとおり、本発明の第２実施例の高耐圧縦型ＭＯＳトランジスタは、低いオン抵抗と高いブレイクダウン耐圧を有し且つ、半導体基板とゲート電極層間の絶縁耐圧も高い、優れた性能を有する。
【００７０】
また、第１実施例と比較すると、ドリフト領域１２側壁と半導体基板１１に到達するよう存在する３０００Å程度の厚い絶縁膜が単一の酸化膜であるため、特にトレンチ領域底のコーナー部に於ける膜質差による応力が小さく、即ち、膜同士の密度差等に基づく応力が小さく、且つ、均一に形成される為、歩留的に優れた装置を提供できる。
【００７１】
（第３参考例）
図５は本発明の第３参考例の製造工程図である。
【００７２】
図５（ａ）〜（ｅ）を用いて本発明の第３参考例の製造工程について詳細に説明する。
【００７３】
工程１：図５（ａ）に示されるように、第１参考例と同様に、半導体基板１１上に第１導電形エピタキシャル層１２を形成し、次いで第２導電形ベース層１３を前記エピタキシャル層１２内に形成する。このとき前記エピタキシャル層１２で半導体基板１１から前記ベース層１３までの間が高耐圧化を可能とするドリフト領域１２となる。
【００７４】
次いで、前記ベース層１３内に第１導電形のソース層１４となる拡散層をイオン打ち込み技術によって形成し、次いでホトリソグラフィ技術及びエッチング技術によりトレンチ領域１５を半導体基板１１に到達する様形成する。
【００７５】
次いで熱酸化技術を用いてトレンチ領域１５内部を含む半導体基板及びエピタキシャル層１２全面に３０００Å程度の厚い酸化膜１６を形成する。
工程２：図５（ｂ）に示すように、次いで埋め込み技術を用いて第１ポリシリコンでトレンチ領域１５を埋め込み、エッチング時間を延長することにより前記トレンチ領域１５内のドリフト領域１２を覆い、前記ベース層１３にかかる程度までエッチング除去し、第１のゲート電極層２０ｃを形成する。
【００７６】
工程３：図５（ｃ）に示すように、ウェットエッチング技術によって露出した厚い酸化膜１６の一部をエッチング除去し、酸化膜１６ｂを形成する。
【００７７】
工程４：図５（ｄ）に示すように、酸化技術で前記ベース層１３及び前記ソース層１４及び前記第１のゲート電極層２０ｃ上にゲート酸化膜２３を形成する。
【００７８】
工程５：図５（ｅ）に示すように、埋め込み技術によって第２のゲート電極層となる第２のポリシリコンを前記トレンチ領域内部に埋め込み２０ｃ、図示しない配線工程を施すことにより高耐圧縦型ＭＯＳトランジスタを完成する。
【００７９】
（第３参考例の効果）
以上詳細に説明したように、本発明の第３参考例の高耐圧縦型ＭＯＳトランジスタは、第２のゲート電極層２０ｄが同一のトレンチ領域１５内にセルフアラインで形成されるため、従来必要であった前記第１のゲート電極層２０ｃ上部にホトリソグラフィ工程を用いてパターニングを施す工程が不要となり、工程の削減と共に前記トレンチ幅を小さくすることができる。
【００８０】
また、段差の大きい状態でのホトリソグラフィ工程が不要となったため、歩留的にも安定した装置を得ることが出来る。
【００８１】
更に、実効的なゲート電極層の厚さが大きくなり、ゲート抵抗の低減が可能となり、高周波特性に優れた特性を得ることができる。第１実施例と比較すれば、実効的なゲート電極層となる第２のゲート電極層２０ｄをゲート酸化膜２３形成直後に形成が可能となるため、酸化膜の信頼性が飛躍的に向上する。
【００８２】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【００８３】
本発明の高耐圧縦型ＭＯＳトランジスタは、工程の削減と共に前記トレンチ幅を小さくすることができる半導体素子として利用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１参考例の製造工程図である。
【図２】本発明の第１実施例の高耐圧縦型ＭＯＳトランジスタの配線工程を施す前の断面構造図である。
【図３】本発明の第２参考例の製造工程図である。
【図４】本発明の第２実施例の高耐圧縦型ＭＯＳトランジスタの配線工程を施す前の断面構造図である。
【図５】本発明の第３参考例の製造工程図である。
【図６】従来の高耐圧縦型ＭＯＳトランジスタの製造工程図である。
【図７】従来の高耐圧縦型ＭＯＳトランジスタの断面図である。
【符号の説明】
【００８５】
１１    半導体基板
１２    エピタキシャル層（ドリフト領域）
１３    ベース層
１４    ソース層（拡散層）
１５    トレンチ領域
１６    厚い酸化膜
１６ｂ    酸化膜
１７    打ち込み
１８    打ち込まれた領域
１９    薄い酸化膜
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ    ゲート電極層
２１、２３    ゲート酸化膜
２２、２２ａ、２２ｂ    窒化膜
【図１】
0004728210.tif 000002
【図２】
0004728210.tif 000003
【図３】
0004728210.tif 000004
【図４】
0004728210.tif 000005
【図５】
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【図６】
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【図７】
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