(57)【特許請求の範囲】
【請求項１】
第１の固定電位が与えられる第１の端子と、一端に第２の固定電位が与えられる負荷の他端に接続される第２の端子と、第１の電流制御端子とを有する第１の半導体スイッチング素子と、
前記第１の端子に接続された第３の端子と、第４の端子と、前記第１の電流制御端子に接続された第２の電流制御端子とを有する第２の半導体スイッチング素子と、
正の入力端子と、負の入力端子とを有する差動増幅器と、
前記第１の端子と前記正の入力端子との間の経路中に設けられた第１の電圧クランプ素子と、
前記第１の端子と前記負の入力端子との間の経路中に設けられた第２の電圧クランプ素子と、
前記第４の端子に接続された第５の端子と、一端に前記第２の固定電位が与えられた検出抵抗の他端に接続される第６の端子とを有し、前記差動増幅器の出力値によって抵抗値が制御される可変抵抗素子と、
前記第２の端子と前記正の入力端子との間の経路中に設けられた第１のＭＯＳＦＥＴと、
前記第４の端子と前記負の入力端子との間の経路中に設けられた第２のＭＯＳＦＥＴと、
を備えることを特徴とする電流検出回路。
【請求項２】
請求項１に記載の電流検出回路において、
前記第１および第２の電圧クランプ素子は、ツェナーダイオードである電流検出回路。
【請求項３】
請求項１または２に記載の電流検出回路において、
前記第１および第２のＭＯＳＦＥＴは、ディプリーション型ＭＯＳＦＥＴである電流検出回路。
【請求項４】
請求項１または２に記載の電流検出回路において、
前記第１および第２のＭＯＳＦＥＴは、エンハンスメント型ＭＯＳＦＥＴであり、
当該第１および第２のＭＯＳＦＥＴのゲート端子には、電圧源が接続されている電流検出回路。
【請求項５】
請求項１乃至４いずれかに記載の電流検出回路において、
前記可変抵抗素子は、ゲート端子が前記差動増幅器の出力端子に接続された第３のＭＯＳＦＥＴである電流検出回路。
【請求項６】
請求項１乃至５いずれかに記載の電流検出回路において、
前記第１および第２の固定電位は、それぞれ電源電位および接地電位であり、
前記第１の電圧クランプ素子のカソード端子およびアノード端子は、それぞれ前記第１の端子および前記正の入力端子に接続され、
前記第２の電圧クランプ素子のカソード端子およびアノード端子は、それぞれ前記第１の端子および前記負の入力端子に接続されている電流検出回路。
【請求項７】
請求項１乃至５いずれかに記載の電流検出回路において、
前記第１および第２の固定電位は、それぞれ接地電位および電源電位であり、
前記第１の電圧クランプ素子のカソード端子およびアノード端子は、それぞれ前記正の入力端子および前記第１の端子に接続され、
前記第２の電圧クランプ素子のカソード端子およびアノード端子は、それぞれ前記負の入力端子および前記第１の端子に接続されている電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出回路に関する。
【背景技術】
【０００２】
自動車や家電製品において、電圧や電流を制御するためにパワーＩＣ（Integrated Circuit）が広く利用されている。パワーＩＣには、電力制御用にＭＯＳＦＥＴ（以降、電力用ＭＯＳＦＥＴと呼ぶ）を使ったものがある。かかるパワーＩＣにおいては、電力用ＭＯＳＦＥＴの電流を検出（または観測）するために、電力用ＭＯＳＦＥＴよりも面積の小さい類似のＭＯＳＦＥＴ（以降、センスＭＯＳＦＥＴと呼ぶ）が搭載される場合がある。
【０００３】
一般に、電力用ＭＯＳＦＥＴは複数個の小型ＭＯＳＦＥＴ（セル）を並列接続した構成となっており、センスＭＯＳＦＥＴもこのセルを複数個並列接続した構成となる（例えば特許文献１〜３）。電力用ＭＯＳＦＥＴとセンスＭＯＳＦＥＴとの間でドレイン−ソース間電圧を等しくすれば、電力用ＭＯＳＦＥＴを構成する各セルとセンスＭＯＳＦＥＴを構成する各セルとの間でもドレイン−ソース間電圧が等しくなる。ゲート−ソース間電圧についても同様である。したがって、各セルには、互いに等しい量の電流が流れることとなる。よって、電力用ＭＯＳＦＥＴとセンスＭＯＳＦＥＴとのセル数の比がｎ：１なら、それらのドレイン電流の比もｎ：１になる。
【０００４】
図４に示すように、特許文献１には、ハイサイドの電力用ＭＯＳＦＥＴ１０１のソース端子に負荷１０４が直列に接続された電流検出回路が開示されている。電力用ＭＯＳＦＥＴ１０１およびセンスＭＯＳＦＥＴ１０２のドレイン端子は共に端子１１１に接続されている。電力用ＭＯＳＦＥＴ１０１およびセンスＭＯＳＦＥＴ１０２のゲート端子は共に抵抗１０８を介して入力端子１０９と接続されており、この入力端子１０９に制御電圧が与えられる。センスＭＯＳＦＥＴ１０２のソース端子にはＭＯＳＦＥＴ１０６のソース端子が接続されている。
【０００５】
ＭＯＳＦＥＴ１０６のドレイン端子は端子１１０を介して測定抵抗１０５と接続されている。測定抵抗１０５の他方の端子には固定電位が与えられる。ＭＯＳＦＥＴ１０６のゲート端子は差動増幅器１０３の出力端と接続されている。この差動増幅器１０３は２つの入力端を有し、その負の入力端はセンスＭＯＳＦＥＴ１０２のソース端子と、また正の入力端は電力用ＭＯＳＦＥＴ１０１のソース端子と接続されている。端子１１１には、電圧Ｖｂｂが印加される。
【０００６】
制御電圧が入力端子１０９に与えられると、電力用ＭＯＳＦＥＴ１０１およびセンスＭＯＳＦＥＴ１０２は共に導通状態となる。すると、負荷電流が負荷１０４を通って流れる。また、センスＭＯＳＦＥＴ１０２、ＭＯＳＦＥＴ１０６および測定抵抗１０５にも電流が流れる。ここで、センスＭＯＳＦＥＴ１０２のソース‐ドレイン間電圧が電力用ＭＯＳＦＥＴ１０１のそれよりも大きいと仮定する。その場合、差動増幅器１０３の出力電圧により、ＭＯＳＦＥＴ１０６の抵抗が増大する。すると、センスＭＯＳＦＥＴ１０２を通る電流が減ぜられ、それによってセンスＭＯＳＦＥＴ１０２のドレイン‐ソース間電圧が減少する。
【０００７】
センスＭＯＳＦＥＴ１０２を通る電流は、差動増幅器１０３への入力電圧の差が０になるまで、すなわち電力用ＭＯＳＦＥＴ１０１とセンスＭＯＳＦＥＴ１０２との間でソース端子電位が等しくなるまで減少する。このことは、定常状態では測定抵抗１０５に負荷１０４の電流に比例した電流が流れることを意味する。すなわち、負荷１０４のインピーダンスが変化すると、電力用ＭＯＳＦＥＴ１０１におけるドレイン‐ソース間電圧が増大（または減少）し、またそれによってＭＯＳＦＥＴ１０６の抵抗が減少（または増大）し、差動増幅器１０３への入力電圧の差が常に０になるように制御される。
【特許文献１】特開平８−３３４５３４号公報
【特許文献２】特許第２６２８６９４号公報
【特許文献３】特開平１１−６８５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図４の電流検出回路においては、電力用ＭＯＳＦＥＴ１０１のソース端子が差動増幅器１０３の入力に接続されているため、電力用ＭＯＳＦＥＴ１０１のソース端子に過大な負電圧が印加されると、差動増幅器１０３の許容入力電圧範囲を超えてしまう。一般に、差動増幅器をＭＯＳＦＥＴで構成する場合、差動増幅器の入力はＭＯＳＦＥＴのゲートとなるため、差動増幅器が静電破壊し易い。このため、電流検出回路には過電圧保護回路を設けることが重要である。
【０００９】
この点、特許文献１には、図５に示すように、かかる保護回路が設けられた電流検出回路も開示されている。この電流検出回路は、差動増幅器１０３の入力端に過大な電圧が印加されるのを防ぐべく、図４の電流検出回路に対して、ダイオード１１５，１１６，１１７，１１９および電流源１１８，１２０等が追加された構成となっている。
【００１０】
ところが、この方法では、ダイオード１１７，１１９の個体差および電流源１１８，１２０の電流差により、ダイオード１１７のアノード−カソード間電圧とダイオード１１９のアノード−カソード間電圧との間に差が生じる。ダイオード１１７，１１９のアノード−カソード間電圧をそれぞれVf17，Vf19と定義すると、差動増幅器１０３が理想的な特性（増幅率＝∞、入力オフセット＝０）をもつ場合、ＭＯＳＦＥＴ１０２のソース電圧はＭＯＳＦＥＴ１０１のソース電圧よりもΔVf＝Vf17−Vf19だけ高くなる。これにより、ＭＯＳＦＥＴ１０１を構成する各セルのドレイン−ソース間電圧とＭＯＳＦＥＴ１０２を構成する各セルのそれとの間にΔVfの差が生じる（ゲート−ソース間電圧についても同様）。そのため、センス比（＝ＭＯＳＦＥＴ１０１のドレイン電流：ＭＯＳＦＥＴ１０２のドレイン電流）がセル比ｎ：１と一致しなくなってしまう。つまり、電流検出の精度が低下してしまう。
【課題を解決するための手段】
【００１１】
本発明による電流検出回路は、（ａ）第１の固定電位が与えられる第１の端子と、一端に第２の固定電位が与えられる負荷の他端に接続される第２の端子と、第１の電流制御端子とを有する第１の半導体スイッチング素子と、（ｂ）上記第１の端子に接続された第３の端子と、第４の端子と、上記第１の電流制御端子に接続された第２の電流制御端子とを有する第２の半導体スイッチング素子と、（ｃ）正の入力端子と、負の入力端子とを有する差動増幅器と、（ｄ）上記第１の端子と上記正の入力端子との間の経路中に設けられた第１の電圧クランプ素子と、（ｅ）上記第１の端子と上記負の入力端子との間の経路中に設けられた第２の電圧クランプ素子と、（ｆ）上記第４の端子に接続された第５の端子と、一端に上記第２の固定電位が与えられた検出抵抗の他端に接続される第６の端子とを有し、上記差動増幅器の出力値によって抵抗値が制御される可変抵抗素子と、（ｇ）上記第２の端子と上記正の入力端子との間の経路中に設けられた第１のＭＯＳＦＥＴと、（ｈ）上記第４の端子と上記負の入力端子との間の経路中に設けられた第２のＭＯＳＦＥＴと、を備えることを特徴とする。
【００１２】
この電流検出回路においては、電圧クランプ回路が設けられていることにより、差動増幅器の各入力端子に過大な電圧が印加されるのが防止される。さらに、差動増幅器が理想的な特性をもつ場合、センス比（＝第１の半導体スイッチング素子の電流：第２の半導体スイッチング素子の電流）が、セル比（＝第１の半導体スイッチング素子のセル数：第２の半導体スイッチング素子のセル数）と一致する。したがって、高い電流検出精度が得られる。
【発明の効果】
【００１３】
本発明によれば、電流検出精度の低下を招くことなく、差動増幅器の入力端子に過大な電圧が印加されるのを防ぐことが可能な電流検出回路が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明による電流検出回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１５】
（第１実施形態）
図１は、本発明による電流検出回路の第１実施形態を示す回路図である。この電流検出回路は、電力用ＭＯＳＦＥＴ１（第１の半導体スイッチング素子）、センスＭＯＳＦＥＴ２（第２の半導体スイッチング素子）、差動増幅器３、ツェナーダイオード３３（第１の電圧クランプ素子）、ツェナーダイオード３４（第２の電圧クランプ素子）、ＭＯＳＦＥＴ６（可変抵抗素子）、ディプリーション型ＭＯＳＦＥＴ３１（第１のＭＯＳＦＥＴ）、およびディプリーション型ＭＯＳＦＥＴ３２（第２のＭＯＳＦＥＴ）を備えている。
【００１６】
電力用ＭＯＳＦＥＴ１は、電源１２に接続されたドレイン端子（第１の端子）と、負荷４に接続されたソース端子（第２の端子）と、ゲート端子（第１の電流制御端子）とを有している。センスＭＯＳＦＥＴ２は、電力用ＭＯＳＦＥＴ１のドレイン端子に接続されたドレイン端子（第３の端子）と、ソース端子（第４の端子）と、電力用ＭＯＳＦＥＴ１のゲート端子に接続されたゲート端子（第２の電流制御端子）とを有している。差動増幅器３は、正の入力端子と、負の入力端子と、出力端子とを有している。
【００１７】
電力用ＭＯＳＦＥＴ１のドレイン端子と差動増幅器３の正の入力端子との間の経路中には、ツェナーダイオード３３が設けられている。また、電力用ＭＯＳＦＥＴ１のドレイン端子と差動増幅器３の負の入力端子との間の経路中には、ツェナーダイオード３４が設けられている。ＭＯＳＦＥＴ６は、差動増幅器３の出力端子に接続されたゲート端子と、センスＭＯＳＦＥＴ２のソース端子に接続されたソース端子（第５の端子）と、測定抵抗５（検出抵抗）に接続されたドレイン端子（第６の端子）とを有している。電力用ＭＯＳＦＥＴ１のソース端子と差動増幅器３の正の入力端子との間の経路中には、ディプリーション型ＭＯＳＦＥＴ３１が設けられている。また、センスＭＯＳＦＥＴ２のソース端子と差動増幅器３の負の入力端子との間の経路中には、ディプリーション型ＭＯＳＦＥＴ３２が設けられている。
【００１８】
ハイサイドの電力用ＭＯＳＦＥＴ１のソース端子は端子８を介して負荷４に接続されている。負荷４の他端は接地されている。電力用ＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２それぞれのドレイン端子、ディプリーション型ＭＯＳＦＥＴ３１，３２のゲート端子、ならびにツェナーダイオード３３，３４のカソード端子は、全て端子１１に接続されている。電力用ＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２のゲート端子は共に入力端子９と接続されており、この入力端子９に制御電圧が与えられる。センスＭＯＳＦＥＴ２のソース端子には、ＭＯＳＦＥＴ６のソース端子とディプリーション型ＭＯＳＦＥＴ３２の一端とが接続されている。ＭＯＳＦＥＴ６のドレイン端子には、端子１０を介して測定抵抗５が接続されている。測定抵抗５の他端には、固定電位が与えられる。測定抵抗５は、接地点に接続されていることが好ましい。
【００１９】
ＭＯＳＦＥＴ６のゲート端子は、差動増幅器３の出力端子と接続されている。この差動増幅器３は２つの入力端子を有している。その負の入力端子はディプリーション型ＭＯＳＦＥＴ３２の一端およびツェナーダイオード３４のアノードに、また正の入力端子はディプリーション型ＭＯＳＦＥＴ３１の一端およびツェナーダイオード３３のアノードに接続されている。端子１１は電源１２に接続されている。
【００２０】
この電流検出回路の動作および効果について説明する。電力用ＭＯＳＦＥＴ１のドレイン−ソース間電圧をVds1、センスＭＯＳＦＥＴ２のドレイン−ソース間電圧をVds2、端子１１と差動増幅器３の正の入力端子との間の電位差をV+、端子１１と差動増幅器３の負の入力端子との間の電位差をV−、ツェナーダイオード３３，３４のツェナー電圧Vz、ツェナーダイオード３３，３４の順方向電圧をVfと定義する。ツェナーダイオード３３，３４により、V+およびV−は、−Vf〜＋Vzの範囲に制限される。これによって、差動増幅器３の入力端子に過大な電圧が印加されるのが防止される。つまり、差動増幅器３の入力は保護される。また、ディプリーション型ＭＯＳＦＥＴ３１，３２の閾値をVtd（>０）と定義する。Vtd<Vzとなるように、VtdおよびVzを選定する。こうすることで、ディプリーション型ＭＯＳＦＥＴ３１，３２を定常的に流れる電流をほぼ０にすることができる。以下に、この理由を説明する。
【００２１】
差動増幅器３の入力インピーダンスは無限大とみなす。ツェナーダイオード３３およびディプリーション型ＭＯＳＦＥＴ３１は受動素子であるため、定常状態ではVds1≧V+≧0となる。ディプリーション型ＭＯＳＦＥＴ３１が導通状態（つまりV+<Vtd）であると仮定すると、V+<Vzとなるのでツェナーダイオード３３には逆電流（≒0）しか流れない。そのため、ディプリーション型ＭＯＳＦＥＴ３１にもこの逆電流しか流れない。ディプリーション型ＭＯＳＦＥＴ３１が非導通状態（つまりV+≧Vtd）であれば、ディプリーション型ＭＯＳＦＥＴ３１には電流が流れない。同様の理由で、ディプリーション型ＭＯＳＦＥＴ３２を定常的流れる電流もほぼ０となる。したがって、ツェナーダイオード３３，３４とディプリーション型ＭＯＳＦＥＴ３１，３２とからなる回路は、定常的な電流を消費しない。つまり、本実施形態においては、ディプリーション型ＭＯＳＦＥＴ３１，３２のそれぞれにツェナーダイオード３３，３４を直列に接続することにより、ツェナーダイオード３３，３４に定常電流が流れないようにし、それにより消費電力の増加を回避している。
【００２２】
Ｖds1<Vtdである場合、ディプリーション型ＭＯＳＦＥＴ３１は導通状態となるため、Vds1=V+となる。制御電圧が入力端子９に与えられると、電力用ＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２は導通状態となり、負荷電流が負荷４を通って流れる。また、センスＭＯＳＦＥＴ２、ＭＯＳＦＥＴ６および測定抵抗５にも電流が流れる。ディプリーション型ＭＯＳＦＥＴ３２が導通状態（Vds2<VtdまたはV−<Vtd）の場合、Vds2=V−となる。V+とV−の電圧差を差動増幅器３が増幅し、ＭＯＳＦＥＴ６のゲートを制御する。
【００２３】
Vds2>Vds1の場合、差動増幅器３の出力電圧により、ＭＯＳＦＥＴ６の抵抗が増大する。すると、センスＭＯＳＦＥＴ２を通る電流が減ぜられ、それによってVds2が減少する。センスＭＯＳＦＥＴ２を通る電流は、V+=V−となるまで、すなわちVds1=Vds2となるまで減少する。このことは、定常状態では測定抵抗５に負荷４の電流に比例した電流が流れることを意味する。すなわち、負荷４のインピーダンスが変化すると、電力用ＭＯＳＦＥＴ１におけるドレイン‐ソース間電圧Vds1が増大（または減少）し、またそれによってＭＯＳＦＥＴ６の抵抗が減少（または増大）し、差動増幅器３の入力端における電圧差が常に０になるように制御される。差動増幅器３が理想的な特性（増幅率=∞、入力オフセット=０）をもつ場合、センス比（＝ＭＯＳＦＥＴ１のドレイン電流：ＭＯＳＦＥＴ２のドレイン電流）は、セル比（＝ＭＯＳＦＥＴ１のセル数：ＭＯＳＦＥＴ２のセル数）と一致する。このように、本実施形態によれば、電流検出精度の低下を招くことなく、差動増幅器の入力端に過大な電圧が印加されるのを防ぐことが可能な電流検出回路が実現される。
【００２４】
以上の説明では初期状態でディプリーション型ＭＯＳＦＥＴ３２が導通状態であることを仮定したが、初期状態が非導通状態（Vds2≧VtdかつV−≧Vtd）でも、同じ結果となる。ディプリーション型ＭＯＳＦＥＴ３２が非導通状態である限り、V−≧Vtd>Vds1=V+となるため、ＭＯＳＦＥＴ６の抵抗値は増大し続ける。それにより、やがてVds2<Vtdとなるので、ディプリーション型ＭＯＳＦＥＴ３２が導通状態となる。その後は、初期状態でディプリーション型ＭＯＳＦＥＴ３２が導通状態を仮定した場合と同じ結果になる。なお、Ｖds1≧Vtdの場合、図１の電流検出回路の動作は、上述の説明と相異する。したがって、センス比とセル比が一致するのは、Vds1<Vtdの範囲に限定される。
【００２５】
（第２実施形態）
図２は、本発明による電流検出回路の第２実施形態を示す回路図である。この電流検出回路は、電力用ＭＯＳＦＥＴ１、センスＭＯＳＦＥＴ２、差動増幅器３、ツェナーダイオード３３、ツェナーダイオード３４、ＭＯＳＦＥＴ６、エンハンスメント型ＭＯＳＦＥＴ３７（第１のＭＯＳＦＥＴ）、およびエンハンスメント型ＭＯＳＦＥＴ３８（第２のＭＯＳＦＥＴ）を備えている。すなわち、この電流検出回路においては、図１中のディプリーション型ＭＯＳＦＥＴ３１，３２の代わりに、それぞれエンハンスメント型ＭＯＳＦＥＴ３７，３８が用いられている。また、エンハンスメント型ＭＯＳＦＥＴ３７，３８のゲート端子は、電圧源３５を介して端子１１に接続されている。
【００２６】
エンハンスメント型ＭＯＳＦＥＴ３７，３８の閾値をVte（<０）、電圧源３５の電圧をVpと定義する。エンハンスメント型ＭＯＳＦＥＴ３７，３８は、閾値がVp＋Vteであるディプリーション型ＭＯＳＦＥＴと類似の動作をする。これは、図１の電流検出回路においてディプリーション型ＭＯＳＦＥＴ３１，３２の閾値Vtdが（Vp+Ｖte）に等しい場合に相当する。したがって、本実施形態の電流検出回路も、図１の電流検出回路と同様に動作する。
【００２７】
本実施形態の電流検出回路は、図１の電流検出回路が奏する効果に加えて、次の効果を奏する。すなわち、電圧源３５の電圧を回路で設定できるため、プロセスに依存することなく（Vp+Vte）の値を設定することが可能である。
【００２８】
本発明による電流検出回路は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においてはハイサイドスイッチの例を示したが、本発明はローサイドスイッチにも適用可能である。例えば、図２の電流検出回路において電力用ＭＯＳＦＥＴ１を負荷４のローサイドに設ける場合、図３のように構成することができる。本例において、ツェナーダイオード３３のカソード端子およびアノード端子は、それぞれ差動増幅器３の正の入力端子および電力用ＭＯＳＦＥＴ１のソース端子に接続されている。また、ツェナーダイオード３４のカソード端子およびアノード端子は、それぞれ差動増幅器３の負の入力端子および電力用ＭＯＳＦＥＴ１のソース端子に接続されている。電力用ＭＯＳＦＥＴ１をローサイドに設けた場合も、電流検出回路の動作は、電力用ＭＯＳＦＥＴ１をハイサイドに設けた場合と同様である。
【００２９】
電力用ＭＯＳＦＥＴとセンスＭＯＳＦＥＴとが同一のセル構造を有していると仮定して説明したが、電力用ＭＯＳＦＥＴとセンスＭＯＳＦＥＴとの特性が似ていれば、それらが同一のセル構造を有していることは必須ではない。また、半導体スイッチング素子としてＮチャネルの電力用ＭＯＳＦＥＴを用いた場合の例を示したが、半導体スイッチング素子としては、Ｐチャネルの電力用ＭＯＳＦＥＴ、バイボーラトランジスタまたはＩＧＢＴ等の他の電力制御素子を用いてもよい。
【００３０】
電圧クランプ素子としては、上記実施形態において例示したツェナーダイオードに限らず、電圧クランプ機能を有する他の素子を用いてもよい。また、電流検出回路の用途に応じて、測定抵抗５は、抵抗以外の負荷（例えばカレントミラーや定電流源）で置き換えてもよい。また、ディプリーション型ＭＯＳＦＥＴ３１、３２およびエンハンスメント型ＭＯＳＦＥＴ３７，３８のゲート端子の接続先は、図１〜図３で例示したものには限られない。
【産業上の利用可能性】
【００３１】
本発明は、自動車や家電製品等のパワーＩＣに適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明による電流検出回路の第１実施形態を示す回路図である。
【図２】本発明による電流検出回路の第２実施形態を示す回路図である。
【図３】実施形態の変形例に係る電流検出回路を示す回路図である。
【図４】従来の電流検出回路を示す回路図である。
【図５】従来の電流検出回路を示す回路図である。
【符号の説明】
【００３３】
１    電力用ＭＯＳＦＥＴ
２    センスＭＯＳＦＥＴ
３    差動増幅器
４    負荷
５    測定抵抗
６    ＭＯＳＦＥＴ
３１，３２    ディプリーション型ＭＯＳＦＥＴ
３３，３４    ツェナーダイオード
３５    電圧源
３７，３８    エンハンスメント型ＭＯＳＦＥＴ
【図１】
0004842614.tif 000002
【図２】
0004842614.tif 000003
【図３】
0004842614.tif 000004
【図４】
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【図５】
0004842614.tif 000006