(57)【特許請求の範囲】
【請求項１】
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、
を備える波形生成装置。
【請求項２】
請求項１に記載の波形生成装置であって、
前記データ出力部は、前記第１波形データを所定の周期で繰り返し出力するとともに第２波形データを前記所定の周期で繰り返し出力し、
前記信号出力部は、前記所定の周期で前記取り込みタイミングを示す前記信号を出力する、波形生成装置。
【請求項３】
請求項１又は２に記載の波形生成装置であって、
前記信号出力部が前記取り込みタイミングを変更する時期は、前記第１波形及び前記第２波形が一定電圧の維持しているときである、波形生成装置。
【請求項４】
請求項１〜３のいずれかに記載の波形生成装置であって、
前記データ出力部は、前記第１波形データを記憶する記憶部と、前記第２波形データを記憶する記憶部とを含む、波形生成装置。
【請求項５】
請求項１〜４のいずれかに記載の波形生成装置であって、
前記取り込みタイミングとは別の取り込みタイミングを示す別の信号に応じて、前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する、前記波形出力部とは別の波形出力部を、さらに備える波形生成装置。
【請求項６】
請求項５に記載の波形生成装置であって、
前記信号出力部は、２つの前記波形出力部に対するそれぞれの前記信号の前記取り込みタイミングをそれぞれ変更し、互いの前記波形出力部が生成する波形を入れ替える、波形生成装置。
【請求項７】
請求項６に記載の波形生成装置であって、
前記第１波形及び前記第２波形のいずれか一方の波形が印加されることで液体滴を出力する液体吐出部と、
前記第１波形を前記液体吐出部に印加する時期を規定する第１制御信号と、前記第２波形を前記液体吐出部に印加する時期を規定する第２制御信号と、を出力する制御信号出力部と、
前記第１制御信号及び前記第２制御信号のいずれか一方の制御信号に基づいて、前記波形生成部からの出力の前記液体吐出部への印加を制御する第１スイッチと、
前記第１制御信号及び前記第２制御信号のうち前記第１スイッチを制御していない方の制御信号に基づいて、前記別の波形生成部からの出力の前記液体吐出部への印加を制御する第２スイッチと、
前記波形生成部と前記別の波形生成部が生成する波形が入れ替えられるとき、前記第１スイッチを制御していた制御信号と前記第２スイッチを制御していた制御信号とを入れ替える入れ替え部と、
をさらに備える波形生成装置。
【請求項８】
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、を備え、
前記データ出力部は、前記第１波形データを所定の周期で繰り返し出力するとともに第２波形データを前記所定の周期で繰り返し出力し、前記波形出力部は、前記所定の周期で前記取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、
前記信号出力部が前記取り込みタイミングを変更する時期は、前記第１波形及び前記第２波形が一定電圧の維持しているときであり、
前記データ出力部は、前記第１波形データを記憶する記憶部と、前記第２波形データを記憶する記憶部とを含み、
前記取り込みタイミングとは別の取り込みタイミングを示す別の信号に応じて、前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する、前記波形出力部とは別の波形出力部を、さらに備え、
前記信号出力部は、２つの前記波形出力部に対するそれぞれの前記信号の前記取り込みタイミングをそれぞれ変更し、互いの前記波形出力部が生成する波形を入れ替え、
前記第１波形及び前記第２波形のいずれか一方の波形が印加されることで液体滴を出力する液体吐出部と、
前記第１波形を前記液体吐出部に印加する時期を規定する第１制御信号と、前記第２波形を前記液体吐出部に印加する時期を規定する第２制御信号と、を出力する制御信号出力部と、
前記第１制御信号及び前記第２制御信号のいずれか一方の制御信号に基づいて、前記波形生成部からの出力の前記液体吐出部への印加を制御する第１スイッチと、
前記第１制御信号及び前記第２制御信号のうち前記第１スイッチを制御していない方の制御信号に基づいて、前記別の波形生成部からの出力の前記液体吐出部への印加を制御する第２スイッチと、
前記波形生成部と前記別の波形生成部が生成する波形が入れ替えられるとき、前記第１スイッチを制御していた制御信号と前記第２スイッチを制御していた制御信号とを入れ替える入れ替え部と、
をさらに備える波形生成装置。
【請求項９】
第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
を備える波形生成装置。
【請求項１０】
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するステップであって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するステップと、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力するステップと、
出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更するステップと、
を含む波形生成方法。
【請求項１１】
第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
前記第１波形と前記第２波形とが選択的に印加され液体滴を吐出する液体吐出部と、
を備える液体吐出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形生成装置、波形生成方法、及び液体吐出装置に関する。
【背景技術】
【０００２】
２つの駆動信号の生成部によって異なる駆動信号が同時に生成され、これらの異なる駆動信号のうちの一つを選択的に使用する装置がある。例えば駆動信号をアクチュエータに印加して液体滴を吐出させる液体吐出装置などである。液体吐出装置などにおいて、これら２種類の駆動信号は、複数のアクチュエータが液体滴を吐出できるように電力増幅されている。２つの駆動信号は同時に生成されるので、２つの電力増幅部が並行して２つの駆動信号を電力増幅している。
【特許文献１】特許３２２３８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、２種類の駆動信号の形状はお互いに異なるものである。よって、駆動信号の形状によっては、一方の電力増幅部が他方の電力増幅部よりも多く発熱するなど、偏った発熱を生じさせてしまうことがあった。  
一方の電力増幅部に偏った発熱を生じる場合には、発熱量の大きい電力増幅部に大きな放熱板を取り付けなければならないことになり、装置全体の大型化を招くという問題がある。このような場合、増幅する駆動信号を２つの電力増幅部間で入れ替えることで、平均的に電力増幅部の発熱量を均等になるようにすることができる。そのためには、１つの波形生成装置が複数の種類の駆動信号を切り替えて生成することができるようにする必要がある。
【０００４】
本発明は、このような事情に鑑みてなされたものであり、複数の駆動信号を入れ替えて生成することができる波形生成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するための主たる発明は、
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、
を備える波形生成装置。
【０００６】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【発明を実施するための最良の形態】
【０００７】
＝＝＝開示の概要＝＝＝
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。
【０００８】
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、
を備える波形生成装置。  
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。
【０００９】
かかる波形生成装置であって、前記データ出力部は、前記第１波形データを所定の周期で繰り返し出力するとともに第２波形データを前記所定の周期で繰り返し出力し、前記信号出力部は、前記所定の周期で前記取り込みタイミングを示す前記信号を出力することが望ましい。また、前記信号出力部が前記取り込みタイミングを変更する時期は、前記第１波形及び前記第２波形が一定電圧の維持しているときであることが望ましい。また、前記データ出力部は、前記第１波形データを記憶する記憶部と、前記第２波形データを記憶する記憶部とを含むことが望ましい。また、前記取り込みタイミングとは別の取り込みタイミングを示す別の信号に応じて、前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する、前記波形出力部とは別の波形出力部を、さらに備えることが望ましい。また、前記信号出力部は、２つの前記波形出力部に対するそれぞれの前記信号の前記取り込みタイミングをそれぞれ変更し、互いの前記波形出力部が生成する波形を入れ替えることが望ましい。また、前記第１波形及び前記第２波形のいずれか一方の波形が印加されることで液体滴を出力する液体吐出部と、前記第１波形を前記液体吐出部に印加する時期を規定する第１制御信号と、前記第２波形を前記液体吐出部に印加する時期を規定する第２制御信号と、を出力する制御信号出力部と、前記第１制御信号及び前記第２制御信号のいずれか一方の制御信号に基づいて、前記波形生成部からの出力の前記液体吐出部への印加を制御する第１スイッチと、前記第１制御信号及び前記第２制御信号のうち前記第１スイッチを制御していない方の制御信号に基づいて、前記別の波形生成部からの出力の前記液体吐出部への印加を制御する第２スイッチと、前記波形生成部と前記別の波形生成部が生成する波形が入れ替えられるとき、前記第１スイッチを制御していた制御信号と前記第２スイッチを制御していた制御信号とを入れ替える入れ替え部と、をさらに備えることが望ましい。  
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。
【００１０】
第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
を備える波形生成装置。  
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に第１波形出力部が出力する波形を第１波形から第２波形へと変更し、第２波形出力部が出力する波形を第２波形から第１波形へと変更することができる。
【００１１】
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するステップであって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するステップと、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力するステップと、
出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更するステップと、
を含む波形生成方法。  
このようにすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。
【００１２】
第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
前記第１波形と前記第２波形とが選択的に印加され液体滴を吐出する液体吐出部と、
を備える液体吐出装置。  
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更し、これに基づいて液体滴を吐出することができる。
【００１３】
＝＝＝印刷システムの構成＝＝＝
＜印刷システムの構成について＞
まず、印刷装置を印刷システムとともに説明する。図１は、印刷システム１００の構成を説明する図である。例示した印刷システム１００は、印刷装置としてのプリンタ１と、印刷制御装置としてのコンピュータ１１０とを含んでいる。具体的には、この印刷システム１００は、プリンタ１と、コンピュータ１１０と、表示装置１２０と、入力装置１３０と、記録再生装置１４０とを有している。
【００１４】
プリンタ１は、用紙、布、フィルム等の媒体に画像を印刷する。なお、この媒体に関し、以下の説明では、代表的な媒体である用紙Ｓ（図３を参照。）を例に挙げて説明する。コンピュータ１１０は、プリンタ１と通信可能に接続されている。そして、プリンタ１に画像を印刷させるため、コンピュータ１１０は、その画像に応じた印刷データをプリンタ１に出力する。このコンピュータ１１０には、アプリケーションプログラムやプリンタドライバ等のコンピュータプログラムがインストールされている。表示装置１２０は、ディスプレイを有している。この表示装置１２０は、例えば、コンピュータプログラムのユーザーインタフェースを表示するためのものである。入力装置１３０は、例えば、キーボード１３１やマウス１３２である。記録再生装置１４０は、例えば、フレキシブルディスクドライブ装置１４１やＣＤ−ＲＯＭドライブ装置１４２である。
【００１５】
＝＝＝コンピュータの構成＝＝＝
＜コンピュータ１１０の構成について＞
図２は、コンピュータ１１０、及びプリンタ１の構成を説明するブロック図である。
【００１６】
コンピュータ１１０の構成について簡単に説明する。このコンピュータ１１０は、前述した記録再生装置１４０と、ホスト側コントローラ１１１とを有している。記録再生装置１４０は、ホスト側コントローラ１１１と通信可能に接続されており、例えばコンピュータ１１０の筐体に取り付けられている。ホスト側コントローラ１１１は、コンピュータ１１０における各種の制御を行うものであり、前述した表示装置１２０や入力装置１３０も通信可能に接続されている。このホスト側コントローラ１１１は、インタフェース部１１２と、ＣＰＵ１１３と、メモリ１１４とを有する。インタフェース部１１２は、プリンタ１との間に介在し、データの受け渡しを行う。ＣＰＵ１１３は、コンピュータ１１０の全体的な制御を行うための演算処理装置である。メモリ１１４は、ＣＰＵ１１３が使用するコンピュータプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭ、磁気ディスク装置等によって構成される。
【００１７】
印刷データは、プリンタ１が解釈できる形式のデータであって、各種のコマンドデータと、画素データとを有する。コマンドデータとは、プリンタ１に特定の動作の実行を指示するためのデータである。このコマンドデータには、例えば、給紙を指示するコマンドデータ、搬送量を示すコマンドデータ、排紙を指示するコマンドデータがある。また、画素データは、印刷される画像の画素に関するデータである。ここで、画素とは、用紙上に仮想的に定められた方眼状の升目であり、ドットが形成される領域を示す。そして、印刷データにおける画素データは、用紙上に形成されるドットに関するデータ（例えば、ドットの大きさのデータ）に変換される。本実施形態において、画素データは２ビットのデータによって構成されている。すなわち、この画素データには、ドット無しに対応する画素データ「００」と、小ドットに対応する画素データ「０１」と、中ドットの形成に対応する画素データ「１０」と、大ドットに対応する画素データ「１１」とがある。従って、このプリンタ１は、１画素の中で４階調を表現できる。
【００１８】
＝＝＝プリンタの構成＝＝＝
＜参考例のプリンタ１の構成について＞
次に、参考例のプリンタ１の構成について説明する。ここで、図３は、プリンタ１の構成を説明する側面図である。なお、以下の説明では、図２も参照する。
【００１９】
図２に示すように、プリンタ１は、用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０、検出器群５５、ＡＳＩＣ６０、及び駆動信号生成回路７０を有する。なお、ＡＳＩＣ６０及び駆動信号生成回路７０は、共通のコントローラ基板ＣＴＲに設けられている。
【００２０】
このプリンタ１では、ＡＳＩＣ６０によって制御対象部、すなわち用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０、及び駆動信号生成回路７０が制御される。これにより、ＡＳＩＣ６０は、コンピュータ１１０から受け取った印刷データに基づき、用紙Ｓに画像を印刷させる。また、検出器群５５の各検出器は、プリンタ１内の状況を監視している。そして、各検出器は、検出結果をＡＳＩＣ６０に出力する。各検出器からの検出結果を受けたＡＳＩＣ６０は、その検出結果に基づいて制御対象部を制御する。また、ＡＳＩＣ６０は、ヘッド制御部ＨＣに対してヘッド制御信号（クロック信号、画素データＳＩ、ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ＿Ａ、第２チェンジ信号＿Ｂ、波形選択信号ｑ０〜ｑ７）を送る。
【００２１】
＜駆動信号について＞
図４は、第１駆動信号ＣＯＭ_Ａと第２駆動信号ＣＯＭ_Ｂ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ＿Ａ，ＣＨ＿Ｂ、及び波形選択信号ｑ０〜ｑ７を説明するための図である。
【００２２】
第１駆動信号ＣＯＭ_Ａは、繰り返し周期Ｔにおける期間Ｔ１で生成される第１波形部ＳＳ１１ａと、期間Ｔ２で生成される第２波形部ＳＳ１２ａと、期間Ｔ３で生成される第３波形部ＳＳ１３ａとを有する。これらの波形部は、それぞれが駆動パルスを有している。すなわち、第１波形部ＳＳ１１ａは駆動パルスＰＳ１を有している。また、第２波形部ＳＳ１２ａは駆動パルスＰＳ２を、第３波形部ＳＳ１３ａは駆動パルスＰＳ３をそれぞれ有している。
【００２３】
第１駆動信号ＣＯＭ_Ａの駆動パルスＰＳ１と駆動パルスＰＳ３は、大ドットの形成時にピエゾ素子４１７へ印加されるものであり、互いに同じ波形をしている。また、駆動パルスＰＳ２は、小ドットの形成時にピエゾ素子４１７へ印加されるものである。そして、駆動パルスＰＳ２は、駆動パルスＰＳ１や駆動パルスＰＳ３と異なる波形である。つまり、駆動パルスＰＳ２をピエゾ素子４１７に印加した際において、ピエゾ素子４１７を変形させるシーケンスは、駆動パルスＰＳ１をピエゾ素子４１７に印加した際のシーケンスとは異なる。このため、駆動パルスＰＳ２をピエゾ素子４１７へ印加させることで、駆動パルスＰＳ１の印加時とは異なる量のインク滴がノズルから吐出される。すなわち、この駆動パルスＰＳ２をピエゾ素子４１７へ印加させることで、ヘッド４１からは、小インク滴が吐出される。
【００２４】
第２駆動信号ＣＯＭ_Ｂは、期間Ｔ１で生成される第１波形部ＳＳ２１ａと、期間Ｔ２で生成される第２波形部ＳＳ２２ａと、期間Ｔ３で生成される第３波形部ＳＳ２３ａとを有する。本実施形態において、第２駆動信号ＣＯＭ_Ｂの第１波形部ＳＳ２１ａ〜第３波形部ＳＳ２３ａは、対応する第１駆動信号ＣＯＭ_Ａの第１波形部ＳＳ１１ａ〜第３波形部ＳＳ１３ａと同じ時間幅に定められている。これに伴い、第１駆動信号ＣＯＭ_Ａ用の第１チェンジ信号ＣＨ_Ａと、第２駆動信号ＣＯＭ_Ｂ用の第２チェンジ信号ＣＨ_Ｂは、Ｈレベルになるタイミングが揃えられている。この第２駆動信号ＣＯＭ_Ｂでは、第１波形部ＳＳ２１ａは駆動パルスＰＳ４を、第２波形部ＳＳ２２ａは駆動パルスＰＳ５、第３波形部ＳＳ２３ａは駆動パルスＰＳ６をそれぞれ有している。
【００２５】
第２駆動信号ＣＯＭ_Ｂの駆動パルスＰＳ４は、中ドットの形成時にピエゾ素子４１７へ印加されるものである。そして、駆動パルスＰＳ４は、駆動パルスＰＳ１や駆動パルスＰＳ２と異なる波形である。これにより、駆動パルスＰＳ４をピエゾ素子４１７に印加した際において、ピエゾ素子４１７を変形させるシーケンスは、駆動パルスＰＳ１に対応するシーケンスや駆動パルスＰＳ２に対応するシーケンスとは異なる。このため、駆動パルスＰＳ４をピエゾ素子４１７へ印加させることで、駆動パルスＰＳ１や駆動パルスＰＳ２の印加時とは異なる量のインクを吐出させることができる。すなわち、この駆動パルスＰＳ４をピエゾ素子４１７へ印加させることで、ヘッド４１からは、中インク滴が吐出される。従って、この駆動パルスＰＳ４は、中ドットの形成時において、インクを吐出させるための動作の開始から終了までを規定している。
【００２６】
また、駆動パルスＰＳ５は、大ドットの形成時にピエゾ素子４１７へ印加されるものである。この駆動パルスＰＳ５は、駆動パルスＰＳ１や駆動パルスＰＳ３と、同じ波形をしている。従って、大ドットの形成時にピエゾ素子４１７へ印加される駆動パルスＰＳ１，駆動パルスＰＳ３，駆動パルスＰＳ５は、いずれも同じ波形である。  
また、駆動パルスＰＳ６は、インクメニスカスを微振動させ、インクの増粘によるノズルの目詰まりを防止させるためのパルスである。この駆動パルスＰＳ６は、ドットを形成しないときにピエゾ素子４１７に印加される。
【００２７】
＜参考例の波形生成及びヘッド制御部について＞
図５は、参考例の駆動信号生成回路７０の構成を説明するブロック図である。本実施形態の駆動信号生成回路７０は、第１駆動信号生成部７０Ａと第２駆動信号生成部を有している。第１駆動信号生成部７０Ａと第２駆動信号生成部７０Ｂは同じ構成であるので、ここでは第１駆動信号生成部７０Ａについて説明する。第１駆動信号生成部７０Ａは、第１波形生成回路７１Ａと第１電流増幅回路７２Ａを有している。
【００２８】
図６は、第１波形生成回路７１Ａの構成を説明するためのブロック図である。なお、この図において、第２波形生成回路７１Ｂの構成は、括弧付きの符号で示している。
【００２９】
第１波形生成回路７１Ａは、Ｄ／Ａ変換器７１１Ａと、電圧増幅回路７１２Ａとを有する。Ｄ／Ａ変換器７１１Ａは、ＤＡＣ値に応じた電圧信号を出力する電気回路である。このＤＡＣ値は、電圧増幅回路７１２Ａから出力させる電圧（以下、出力電圧ともいう。）を指示するための情報であり、記憶された波形データに基づいてＡＳＩＣ６０から送られる。
【００３０】
電圧増幅回路７１２Ａは、Ｄ／Ａ変換器７１１Ａからの出力電圧を、ピエゾ素子４１７の動作に適した電圧まで増幅する。本実施形態の電圧増幅回路７１２Ａでは、Ｄ／Ａ変換器７１１Ａからの出力電圧を、最大４０数Ｖまで増幅する。そして、増幅後の出力電圧は、制御信号Ｓ_Ｑ１及び制御信号Ｓ_Ｑ２として第１電流増幅回路７２Ａに出力される。
【００３１】
次に、この第１駆動信号生成部７０Ａの動作の具体例について説明する。図７は、第１電流増幅回路７２Ａの出力電圧を、電圧Ｖ１から電圧Ｖ４まで降下させる動作を説明するための図である。
【００３２】
駆動信号ＣＯＭを生成する場合には、ＡＳＩＣ６０は、更新周期τ毎のＤＡＣ値を、Ｄ／Ａ変換器７１１Ａへ順次出力する。図６Ｂの例では、クロックＣＬＫで規定されるタイミングｔ（ｎ）で電圧Ｖ１に対応するＤＡＣ値が出力される。これにより、周期τ（ｎ）にて、電圧増幅回路７１２Ａからは電圧Ｖ１が出力される。そして、更新周期τ（ｎ＋４）までは、電圧Ｖ１に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに順次入力され、電圧増幅回路７１２Ａからは電圧Ｖ１が出力され続ける。また、タイミングｔ（ｎ＋５）では、電圧Ｖ２に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに入力される。これにより、周期τ（ｎ＋５）にて、電圧増幅回路７１２Ａの出力は、電圧Ｖ１から電圧Ｖ２へ降下する。同様に、タイミングｔ（ｎ＋６）では、電圧Ｖ３に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに入力され、電圧増幅回路７１２Ａの出力が電圧Ｖ２から電圧Ｖ３へ降下する。以下同様に、ＤＡＣ値がＤ／Ａ変換器７１１Ａに順次入力されるため、電圧増幅回路７１２Ａから出力される電圧は、次第に降下する。そして、周期τ（ｎ＋１０）にて、電圧増幅回路７１２Ａの出力は電圧Ｖ４まで降下する。  
このようにして、駆動信号が、第１波形生成回路７１Ａから出力される。
【００３３】
＜電流増幅回路の構成について＞
次に、第１電流増幅回路７２Ａについて説明する。図８は、電流増幅回路７２Ａ（７２Ｂ）の構成を説明する図である。
【００３４】
この第１電流増幅回路７２Ａは、多数のピエゾ素子４１７が支障なく動作できるように、十分な電流を供給するための回路である。第１電流増幅回路７２Ａは、駆動信号ＣＯＭの電圧の変化に伴って発熱する第１トランジスタ対７２１Ａを有する。そして、この第１トランジスタ対７２１Ａは、互いのエミッタ端子同士が接続されたＮＰＮ型のトランジスタＱ１とＰＮＰ型のトランジスタＱ２を有する。ＮＰＮ型のトランジスタＱ１は、駆動信号ＣＯＭの電圧上昇時に動作するトランジスタである。このＮＰＮ型のトランジスタＱ１は、コレクタが電源に、エミッタが駆動信号ＣＯＭの出力信号線に、それぞれ接続されている。ＰＮＰ型のトランジスタＱ２は、電圧降下時に動作するトランジスタである。ＰＮＰ型のトランジスタＱ２は、コレクタが接地（アース）に、エミッタが駆動信号ＣＯＭの出力信号線に、それぞれ接続されている。なお、ＮＰＮ型のトランジスタＱ１とＰＮＰ型のトランジスタＱ２のエミッタ同士が接続されている部分の電圧（駆動信号ＣＯＭの電圧）は、符号ＦＢで示すように、電圧増幅回路７１２Ａへフィードバックされている。
【００３５】
そして、この第１電流増幅回路７２Ａは、第１波形生成回路７１Ａからの出力電圧によって動作が制御される。例えば、出力電圧が上昇状態にあると、制御信号Ｓ_Ｑ１によってＮＰＮ型のトランジスタＱ１がオン状態となる。これに伴い、駆動信号ＣＯＭの電圧も上昇する。一方、出力電圧が降下状態にあると、制御信号Ｓ_Ｑ２によってＰＮＰ型のトランジスタＱ２がオン状態となる。これに伴い、駆動信号ＣＯＭの電圧も降下する。なお、出力電圧が一定である場合、ＮＰＮ型のトランジスタＱ１もＰＮＰ型のトランジスタＱ２もオフ状態となる。その結果、第１駆動信号ＣＯＭは一定電圧となる。
【００３６】
＜参考例のヘッド制御部ＨＣについて＞
図９は、参考例のヘッド制御部ＨＣの構成を説明するブロック図である。図に示すように、ヘッド制御部ＨＣは、第１シフトレジスタ８１Ａと、第２シフトレジスタ８１Ｂと、第１ラッチ回路８２Ａと、第２ラッチ回路８２Ｂと、デコーダ８３と、制御ロジック８４と、第１スイッチ８７Ａと、第２スイッチ８７Ｂと、を備えている。制御ロジック８４を除いた各部、すなわち、第１シフトレジスタ８１Ａと、第２シフトレジスタ８１Ｂと、第１ラッチ回路８２Ａと、第２ラッチ回路８２Ｂと、デコーダ８３と、第１スイッチ８７Ａと、第２スイッチ８７Ｂは、それぞれピエゾ素子４１７毎に設けられる。なお、ピエゾ素子４１７はノズル毎に設けられているので、言い換えると、これらの各部は、ノズル毎に設けられていることになる。
【００３７】
ヘッド制御部ＨＣは、ＡＳＩＣ６０からの印刷データ（画素データＳＩ）に基づき、インクを吐出させるための制御を行う。本実施形態では、画素データが２ビットで構成されており、クロック信号ＣＬＫに同期して、この画素データが記録ヘッド４１へ送られてくる。この画素データは、上位ビット群から下位ビット群の順で送られる。本実施形態のヘッド４１の各ノズル列は、１番目のノズル＃１から１８０番目のノズル＃１８０までの１８０個のノズルを有する。このため、画素データは、ノズル＃１の上位ビット、ノズル＃２の上位ビット、…、ノズル＃１７９の上位ビット、ノズル＃１８０の上位ビット、ノズル＃１の下位ビット、ノズル＃２の下位ビット、…、ノズル＃１７９の下位ビット、ノズル＃１８０の下位ビットの順で送られてくる。この結果、各画素データの上位ビット群が第１シフトレジスタ８１Ａにセットされ、下位ビット群が第２シフトレジスタ８１Ｂにセットされる。
【００３８】
各第１シフトレジスタ８１Ａにはそれぞれ第１ラッチ回路８２Ａが電気的に接続され、各第２シフトレジスタ８１Ｂにはそれぞれ第２ラッチ回路８２Ｂが電気的に接続されている。そして、プリンタ側コントローラ６０からのラッチ信号ＬＡＴがＨレベルになると、つまり、ラッチパルスが第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂに入力されると、第１ラッチ回路８２Ａは第１シフトレジスタ８１Ａの上位ビットをラッチし、第２ラッチ回路８２Ｂは第２シフトレジスタ８１Ｂの下位ビットをラッチする。
【００３９】
第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂには、デコーダ８３が電気的に接続されている。第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂにラッチされた画素データ（上位ビットと下位ビットの組）はそれぞれ、デコーダ８３に入力される。
【００４０】
再度図４を参照すると、ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ_Ａ及び第２チェンジ信号ＣＨ_Ｂが示されている。また、この図には、波形選択信号ｑ０〜ｑ７が示されている。
【００４１】
制御ロジック８４には、ＡＳＩＣ６０からラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ_Ａ、及び第２チェンジ信号ＣＨ_Ｂが入力される。制御ロジック８４は、ラッチ信号ＬＡＴ及び第１チェンジ信号ＣＨ_Ａに基づいて、図４に示される波形選択信号ｑ０〜ｑ３を生成する。また、制御ロジック８４は、ラッチ信号ＬＡＴ及び第２チェンジ信号ＣＨ_Ｂに基づいて、図４に示される波形選択信号ｑ４〜ｑ７を生成する。制御ロジック８４により生成された波形選択信号ｑ０〜ｑ７は、各デコーダ８３に入力される。
【００４２】
デコーダ８３は、第１ラッチ回路８２Ａと第２ラッチ回路８２Ｂにラッチされた画素データに基づいて、第１スイッチ８７Ａのオンオフを制御する第１スイッチ制御信号ＳＷ１と、第２スイッチ８７Ｂのオンオフを制御する第２スイッチ制御信号ＳＷ２とを出力する。画素データが「００」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ０を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ４を出力する。画素データが「０１」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ１を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ５を出力する。画素データが「１０」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ２を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ６を出力する。画素データが「１１」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ３を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ７を出力する。第１スイッチ制御信号ＳＷ１がＨレベルであれば第１スイッチ８７Ａはオン状態になり、Ｌレベルであればオフ状態になる。同様に、第２スイッチ制御信号ＳＷ２がＨレベルであれば第２スイッチ８７Ｂはオン状態になり、Ｌレベルであればオフ状態になる。
【００４３】
各第１スイッチ８７Ａには第１駆動信号ＣＯＭ_Ａが共通に入力され、各第２スイッチ８７Ｂには第２駆動信号ＣＯＭ_Ｂが共通に入力される。第１スイッチ８７Ａがオン状態であれば、第１駆動信号ＣＯＭ_Ａがピエゾ素子４１７に入力される。第１スイッチ８７Ａがオフ状態であれば、第１駆動信号ＣＯＭ_Ａはピエゾ素子４１７に入力されない。第２スイッチ８７Ｂも同様である。第１スイッチ８７Ａの出力側と第２スイッチ８７Ｂの出力側は、ともにピエゾ素子４１７に電気的に接続されている。第１スイッチ８７Ａがオンオフすることにより、第１駆動信号ＣＯＭ_Ａを構成する波形部ＳＳ１１ａ〜ＳＳ１３ａがピエゾ素子４１７に選択的に印加される。また、第２スイッチ８７Ｂがオンオフすることにより、第２駆動信号ＣＯＭ_Ｂを構成する波形部ＳＳ２１ａ〜ＳＳ２３ａがピエゾ素子４１７に選択的に印加される。  
尚、波形選択信号ｑ０〜ｑ７は、ＡＳＩＣ６０から送られ制御ロジックにセットされる。
【００４４】
＜ピエゾ素子４１７に印加される信号について＞
図１０は、ピエゾ素子４１７に印加される信号の説明図である。ヘッド制御部ＨＣは、以下に説明するように、画素データに応じた信号をピエゾ素子４１７に印加する。
【００４５】
画素データが「００」の場合、第１スイッチ制御信号ＳＷ１は、期間Ｔ１〜Ｔ３に亘って、いずれもＬレベルであり、第２スイッチ制御信号ＳＷ２は、期間Ｔ３においてＨレベルである。このため、第２駆動信号ＣＯＭ＿Ｂの第３波形部ＳＳ２３ａの駆動パルスＰＳ６がピエゾ素子４１７に印加される。これにより、インクメニスカスの微振動が行われる。
【００４６】
画素データが「０１」の場合、期間Ｔ２において第１スイッチ制御信号ＳＷ１がＨレベルになるので、第１駆動信号ＣＯＭ_Ａの第２波形部ＳＳ１２ａの駆動パルスＰＳ２がピエゾ素子４１７に印加される。これにより、小ドットに対応する量のインクが、ノズルから吐出される。
【００４７】
画素データが「１０」の場合、期間Ｔ１において第２スイッチ制御信号ＳＷ１がＨレベルになるので、第２駆動信号ＣＯＭ_Ｂの第１波形部ＳＳ２１ａの駆動パルスＰＳ４がピエゾ素子４１７に印加される。これにより、中ドットに対応する量のインクが、ノズルから吐出される。
【００４８】
画素データが「１１」の場合、期間Ｔ１において第１スイッチ制御信号ＳＷ１がＨレベルになり、期間Ｔ２において第２スイッチ制御信号ＳＷ２がＨレベルになり、期間Ｔ３において第１スイッチ制御信号ＳＷ１がＨレベルになる。このため、期間Ｔ１において第１駆動信号ＣＯＭ_Ａの第１波形部ＳＳ１１ａの駆動パルスＰＳ１がピエゾ素子４１７に印加され、期間Ｔ２において第２駆動信号ＣＯＭ_Ｂの第２波形部ＳＳ２２ａの駆動パルスＰＳ５がピエゾ素子４１７に印加され、期間Ｔ３において第１駆動信号ＣＯＭ_Ａの第３波形部ＳＳ１３ａの駆動パルスＰＳ６がピエゾ素子４１７に印加される。これにより、大ドットに対応する量のインクが、ノズルから吐出される。
【００４９】
＜駆動信号の入れ換えの必要性について＞
第１電流増幅回路７２Ａは、駆動信号ＣＯＭの生成に伴って電力を消費する。すなわち、第１電流増幅回路７２Ａは、駆動信号ＣＯＭの生成時に、ＮＰＮ型のトランジスタＱ１におけるコレクタ損失と、ＰＮＰ型のトランジスタＱ２のコレクタ損失によって電力を消費する。第２電流増幅回路７２Ｂも同様であるので、ここでは第１電流増幅回路７２Ａについてのみ説明を行う。
【００５０】
図１１は、駆動パルスＰＳ１と消費電力の関係の説明図である。ここでは、ピエゾ素子４１７に駆動パルスＰＳ１が印加されたときのトランジスタ対７２１Ａの消費電力について説明する。  
第１電流増幅回路７２ＡのＮＰＮ型トランジスタＱ１は、駆動信号ＣＯＭの電圧を上昇させる時、すなわち、ピエゾ素子４１７を充電する時にオン状態になる。反対に、ＰＮＰ型のトランジスタＱ２は、駆動信号ＣＯＭの電圧を降下させる時、すなわち、ピエゾ素子４１７を放電する時、オン状態になる。
【００５１】
このため、図中の時刻ｔ２１から時刻ｔ２２までの期間では、駆動信号ＣＯＭの電圧が降下しているので、ＰＮＰ型のトランジスタＱ２が電力を消費する。また、図中の時刻２３から時刻ｔ２４までの期間では、駆動信号ＣＯＭの電圧が上昇しているので、ＮＰＮ型のトランジスタＱ１が電力を消費する。また、図中の時刻ｔ２５から時刻ｔ２６までの期間では、駆動信号ＣＯＭの電圧が上昇しているので、ＰＮＰ型のトランジスタＱ２が電力を消費する。
【００５２】
そして、ＮＰＮ型のトランジスタＱ１の消費電力は、電源電位ＰＷｍａｘと駆動信号ＣＯＭの電位との差と、ＮＰＮ型のトランジスタＱ１に流れる電流Ｉ１（図８参照）と、の積になる。一方、ＰＮＰ型のトランジスタＱ２の消費電力は、駆動信号ＣＯＭの電位と接地電位ＧＮＤとの差と、ＰＮＰ型のトランジスタＱ２に流れる電流Ｉ２（図８参照）と、の積になる。従って、この駆動パルスＰＳ１がピエゾ素子４１７に印加されたときのトランジスタ対７２１Ａの消費電力は、図中のハッチングにて示された期間の電位差と、これらの期間に流れる電流Ｉ１及びＩ２とに基づいて、算出される。
【００５３】
ドットの大きさに応じてピエゾ素子４１７に印加される駆動パルスが異なるので（図１０参照）、ドットの大きさに応じて消費電力が異なることになる。また、印加される駆動パルスは第１駆動信号ＣＯＭ_Ａ又は第２駆動信号ＣＯＭ_Ｂのどちらかに含まれるものなので、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａと、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂとでは、消費電力が異なる。
【００５４】
例えば、小ドットを形成する場合、第１駆動信号ＣＯＭ_Ａの駆動パルスＰＳ２のみがピエゾ素子４１７に印加される。このため、小ドットを形成する場合、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａのみで電力が消費され、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂでは電力が消費されない。  
中ドットを形成する場合、第２駆動信号ＣＯＭ_Ｂの駆動パルスＰＳ４のみがピエゾ素子４１７に印加されるので、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａでは電力が消費されず、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂで電力が消費される。なお、小ドットを形成するための駆動パルスＰＳ２と、中ドットを形成するための駆動パルスＰＳ４の波形が異なるため、小ドットを形成する場合と中ドットを形成する場合とでは消費電力が異なる。
【００５５】
このように、いずれのドットを形成する場合であっても、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａの消費電力と、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂの消費電力とが異なることになる。
【００５６】
ところで、消費電力が異なるということは、発熱量が異なるということである。このため、第１駆動信号生成部７０Ａが第１駆動信号ＣＯＭ_Ａを生成し続け、第２駆動信号生成部７０Ｂが第２駆動信号ＣＯＭ_Ｂを生成し続けると、一方のトランジスタ対が他方のトランジスタ対に対して偏って発熱する。例えば、大ドットを形成し続けた場合、第１駆動信号生成部７０Ａのトランジスタ対７２１Ａが、第２駆動信号生成部７０Ｂのトランジスタ対７２１Ｂよりも、発熱する。
【００５７】
このように一方のトランジスタ対が偏って発熱すると、発熱量の多いトランジスタ対に合わせてヒートシンクを設計する必要がある。そうなると、過大なヒートシンクが設けられることになり、装置の大型化を招く。
【００５８】
そこで、本実施形態では、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号を所定のタイミングで入れ換えている。そして、トランジスタ対７２１Ａとトランジスタ対７２１Ｂに入力される駆動信号が所定の周期で入れ替えられることによって、駆動信号を増幅する駆動信号生成部が均等に発熱するようにしている。尚、本実施形態では、以下のような簡単な構成でこれら駆動信号生成部が生成する駆動信号を入れ替えることとしている。
【００５９】
＝＝＝本実施形態のプリンタ１’について＝＝＝
図１２は、本実施形態におけるプリンタ１’の内部構成の一部について説明するための図である。図１２を参照すると、本実施形態におけるプリンタ１’には、ＡＳＩＣ６０’、波形データメモリ５０、Ｄ／Ａクロック生成回路９０、駆動信号生成回路７０’、及びヘッド制御部ＨＣ’が含まれている。  
図１３は、本実施形態におけるプリンタ１’の各部から出力される信号のタイミングを示す図である。ここでは、図１２及び図１３を参照しつつ、各部の構成と各部から出力される信号について説明する。
【００６０】
＜ＡＳＩＣ６０’について＞
本実施形態で使用されるＡＳＩＣ６０’は、不図示ではあるが参考例のＡＳＩＣ６０と同様に用紙搬送機構２０、キャリッジ移動機構３０、検出器群５５、及びインタフェース部１１２に接続され、各部に対し前述のＡＳＩＣ６０と同様の動作を行う。また、ＡＳＩＣ６０’は、ＡＳＩＣ６０と同様に後述するヘッド制御部ＨＣ’に対して、ヘッド制御信号（ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ＿Ａ、第２チェンジ信号ＣＨ＿Ｂ、画素データＳＩ、クロック信号ＣＬＫ、及び波形選択信号ｑ０〜ｑ７）を送る。よって、ここでは、参考例のＡＳＩＣ６０と同様である点については説明を省略し、参考例のＡＳＩＣ６０と異なる機能について説明する。
【００６１】
本実施形態におけるＡＳＩＣ６０’は、Ｄ／Ａクロック生成回路９０に接続され、このＤ／Ａクロック生成回路９０に対して後述する第１クロック信号と第２クロック信号の生成タイミングを変えさせるための切り替え制御信号を送信可能となっている。また、ＡＳＩＣ６０’は、データバスを介して、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに接続されている。そして、ＡＳＩＣ６０’は、第１駆動信号ＣＯＭ＿Ａを生成するためのＤＡＣ値（第１波形用ＤＡＣ値）を第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに送信する。また、ＡＳＩＣ６０’は、第２駆動信号ＣＯＭ＿Ｂを生成するためのＤＡＣ値（第２波形用ＤＡＣ値）を第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに送信してする。このようにして、ＡＳＩＣ６０’は、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに第１波形用ＤＡＣ値をセットし、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに第２波形用ＤＡＣ値をセットすることができるようになっている。
【００６２】
また、ＡＳＩＣ６０’は、Ａ／Ｂセレクト信号線を介してヘッド制御部ＨＣ’に接続されており、Ａ／Ｂセレクト信号がヘッド制御部ＨＣ’に送られるようになっている。尚、Ａ／Ｂセレクト信号については、後述する。
【００６３】
＜波形データメモリ５０について＞
波形データメモリ５０には、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂとが含まれている。第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、第１駆動信号ＣＯＭ＿Ａを生成するための波形データに基づく第１波形用ＤＡＣ値が記憶される。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、第２駆動信号ＣＯＭ＿Ｂを生成するための波形データに基づく第２波形用ＤＡＣ値が記憶される。
【００６４】
期間Ｔにおける第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂはそれぞれ１０００の区間に分割され、各区間における各駆動信号の電圧値を出力させるためのＤＡＣ値が存在している。これらの第１波形用ＤＡＣ値は、１０００個のＤＡＣ値からなり、具体的にはＡ１〜Ａ１０００のＤＡＣ値からなる。また、第２波形用ＤＡＣ値は、１０００個のＤＡＣ値からなり、具体的にはＢ１〜Ｂ１０００のＤＡＣ値からなる。尚ここでは、１０００分割されたうちの１番目の第１波形用ＤＡＣ値をＡ１というように示している。第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、第１波形用ＤＡＣ値としてＡ１〜Ａ１０００が記憶される。また、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、第２波形用ＤＡＣ値としてＢ１〜Ｂ１０００が記憶される。
【００６５】
第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、メモリリードＡ信号線を介してＤ／Ａクロック生成回路９０に接続されており、Ｄ／Ａクロック生成回路９０からメモリリードＡ信号が送られるようになっている。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、メモリリードＢ信号線を介してＤ／Ａクロック生成回路９０が接続されており、Ｄ／Ａクロック生成回路９０からメモリリードＢ信号が送られるようになっている。メモリリードＡ信号及びメモリリードＢ信号は、図１３に示すように互い違いに、システムクロック２つ分の間隔でＨレベルとＬレベルを示す信号である。
【００６６】
また、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂは、共通のＤＡＣデータバスを介して、ともに第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’に接続されている。
【００６７】
第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａは、メモリリードＡ信号がＨレベルの期間、第１波形用ＤＡＣ値（Ａ１〜Ａ１０００）をＤＡＣデータバスに順次出力する機能を有する。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂは、メモリリードＢ信号がＨレベルの期間、第２波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）をＤＡＣデータバスに順次出力する機能を有する。前述の通り、メモリリードＡ信号及びメモリリードＢ信号は、互い違いにＨレベルとＬレベルを示す信号であるのでデータバス上には、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が交互に出力されることとなる。
【００６８】
このように、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値と第２波形用ＤＡＣ値を交互に出力する波形データメモリ５０は、データ出力部に相当する。
【００６９】
＜Ｄ／Ａクロック生成回路９０について＞
Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＡ信号を生成して、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに出力する機能を有する。また、Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＢ信号を生成して、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに出力する機能を有する。さらに、Ｄ／Ａクロック生成回路９０は、第１クロック信号を生成して第１波形生成回路７１Ａ’に出力する機能を有し、さらに、と第２クロック信号を生成して第２波形生成回路７１Ｂ’に出力する機能を有する。
【００７０】
Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＡ信号とメモリリードＢ信号とを互い違いに出力する。また、Ｄ／Ａクロック生成回路９０は、後述するとおり第１クロック信号と第２クロック信号を出力する。尚、第１クロック信号及び第２クロック信号は、互い違いにシステムクロック２つ分の間隔でＨレベルとＬレベルを示す信号である。また、Ｄ／Ａクロック生成回路９０は、第１クロック信号及び第２クロック信号をメモリリードＡ信号及びメモリリードＢ信号の立ち上がり及び立ち下がりタイミングよりシステムクロック１つ分遅らせて出力する。
【００７１】
さらに、Ｄ／Ａクロック生成回路９０は、ＡＳＩＣ６０’から駆動信号を変更することを示すＡ／Ｂセレクト信号の入力にしたがって、第１クロック信号と第２クロック信号の出力タイミングをシステムクロック２つ分遅延させる機能を有している。つまり、Ｄ／Ａクロック生成回路９０は、Ａ／Ｂセレクト信号の入力にしたがって、第１クロック信号と第２クロック信号の位相をそれぞれ半周期遅らせる機能を有している。
【００７２】
このように、第１クロック信号と第２クロック信号を互い違いに出力し、駆動信号の変更するときに第１クロック信号と第２クロック信号の出力タイミングを遅らせて、ＤＡＣ値の取り込みタイミングを変更するＤ／Ａクロック生成回路９０は、信号出力部に相当する。
【００７３】
＜駆動信号生成回路７０’について＞
本実施形態における駆動信号生成回路７０’は、第１波形生成回路７１Ａ’と第１電流増幅回路７２Ａと第２波形生成回路７１Ｂ’と第２電流増幅回路７２Ｂを含む。尚、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂの機能及び構成は参考例のものと同様であるので説明を省略する。  
第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’には、ＤＡＣデータバスが接続されている。また第１波形生成回路７１Ａ’には第１クロック信号線が接続され、第２波形生成回路７１Ｂ’には第２クロック信号線が接続されている。  
また、第１波形生成回路７１Ａ’の出力は第１電流増幅回路７２Ａに接続され、第２波形生成回路７１Ｂ’の出力は第２電流増幅回路７２Ｂに接続されている。第１電流増幅回路７２Ａの出力と第２電流増幅回路７２Ｂの出力は、それぞれ対応する信号線８９Ａ、８９Ｂを介してヘッド制御部ＨＣ’に入力されている。
【００７４】
＜波形生成回路について＞
図１４は、第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’を説明するための図である。  
第１波形生成回路７１Ａ’には、波形生成用第１ラッチ回路７１３Ａと第１Ｄ／Ａ変換器７１４Ａと電圧増幅回路７１２Ａが含まれている。また、第２波形生成回路７１Ｂ’には、波形生成用第２ラッチ回路７１３Ｂと第２Ｄ／Ａ変換器７１４Ｂと電圧増幅回路７１２Ｂが含まれている。
【００７５】
波形生成用第１ラッチ回路７１３Ａには、ＤＡＣデータバスと第１クロック信号線が接続されている。ＤＡＣデータバスからは、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリから、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値とが交互に送られてくる。そして、第１クロック信号線から送られてくる第１クロック信号の立ち上がりタイミングによって、ＤＡＣデータバスに送られているＤＡＣ値を取得するようになっている。そして、第１ラッチ回路７１３Ａは、取得したＤＡＣ値をＤ／Ａ変換器７１４Ａに送る。
【００７６】
また、波形生成用第２ラッチ回路７１３Ｂには、ＤＡＣデータバスと第２クロック信号線が接続されている。そして、第２クロック信号線から送られてくる第２クロック信号の立ち上がりタイミングによって、ＤＡＣデータバスに送られているＤＡＣ値を取得するようになっている。そして、第２ラッチ回路７１３Ｂは、取得したＤＡＣ値をＤ／Ａ変換器７１４Ｂに送る。
【００７７】
第１Ｄ／Ａ変換器７１４Ａは、取得したＤＡＣ値をアナログ値に変換して電圧増幅回路７１２Ａに出力する。第２Ｄ／Ａ変換器７１４Ｂは、取得したＤＡＣ値をアナログ値に変換して電圧増幅回路７１２Ｂに出力する。  
尚、電圧増幅回路７１２Ａ、７１２Ｂの機能は、参考例のものと同様であり、電圧増幅回路７１２Ａは、第１電流増幅回路７２Ａに電圧増幅した波形を送り、電圧増幅回路７１２Ｂは、第２電流増幅回路７２Ｂに電圧増幅した波形を送る。
【００７８】
そして、第１電流増幅回路７２Ａ及び第２電流増幅回路７２Ｂは、ヘッド制御部ＨＣ’に接続され、生成された第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが送られるようになっている。
【００７９】
このように、第１クロック信号及び第２クロック信号の立ち上がりで第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには、第２駆動信号ＣＯＭ＿Ｂを出力する第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’は、波形出力部に相当する。
【００８０】
＜ヘッド制御部ＨＣ’について＞
図１５は、本実施形態で使用されるヘッド制御部ＨＣ’を説明するための図である。
【００８１】
本実施形態で使用されるヘッド制御部ＨＣ’は、後述するように入力される第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが任意のタイミングで入れ替えられて入力されるという事情から、参考例のヘッド制御部ＨＣの構成に加えて他の構成要素が付加されている。
【００８２】
本実施形態で使用されるヘッド制御部ＨＣ’と参考例のヘッド制御部ＨＣとでは、第１シフトレジスタ８１Ａ、第２シフトレジスタ８１Ｂ、第１ラッチ回路８２Ａ、第２ラッチ回路８２Ｂ、制御ロジック８４、デコーダ８３、第１スイッチ８７Ａ、第２スイッチ８７Ｂ、ピエゾ素子４１７の機能は共通している。よって、これらの説明は省略し、異なる構成について以下に説明を行う。
【００８３】
本実施形態におけるヘッド制御部ＨＣ’には、Ａ／Ｂセレクト信号が入力されている。また、ヘッド制御部ＨＣ’は、第１スイッチ用第１アンド回路８８１Ａと第１スイッチ用第２アンド回路８８２Ａと第１スイッチ用オア回路８８３Ａを含んでいる。さらに、ヘッド制御部ＨＣ’は、第２スイッチ用第１アンド回路８８１Ｂと第２スイッチ用第２アンド回路８８２Ｂと第２スイッチ用オア回路８８３Ｂを含んでいる。また、ヘッド制御部ＨＣ’には、第１駆動信号生成部からの信号線８９Ａと第２駆動信号生成部からの信号線８９Ｂが入力されている。
【００８４】
デコーダ８３は、第１スイッチ制御信号線ＳＷ１を介して第１スイッチ用第１アンド回路８８１Ａの入力Ｂ及び第２スイッチ用第１アンド回路８８１Ｂの入力Ｂに接続されている。また、デコーダ８３は、第２スイッチ制御信号線ＳＷ２を介して第１スイッチ用第２アンド回路の入力Ｂ、及び第２スイッチ用第２アンド回路の入力Ｂに接続されている。
【００８５】
Ａ／Ｂセレクト信号の信号線は、第１スイッチ用第１アンド回路８８１Ａのノット回路が組み込まれた入力Ａ、第１スイッチ用第２アンド回路８８２Ａの入力Ａ、第２スイッチ用第１アンド回路８８１Ｂの入力Ａ、及び第２スイッチ用第２アンド回路８８２Ｂのノット回路が組み込まれた入力Ａに接続されている。
【００８６】
第１スイッチ用オア回路８８３Ａの入力Ａには、第１スイッチ用第１アンド回路８８１Ａの出力が接続され、第１スイッチ用オア回路の入力Ｂには、第１スイッチ用第２アンド回路８８２Ａの出力が接続される。第２スイッチ用オア回路８８３Ｂの入力Ａには、第２スイッチ用第１オア回路８８１Ｂの出力が接続される。第２スイッチ用オア回路８８３Ｂの入力Ｂには、第２スイッチ用第２オア回路８８２Ｂの出力が接続される。
【００８７】
第１スイッチ用オア回路の出力は第１スイッチ８７Ａに接続され、ピエゾ素子４１７への駆動信号のオンオフを制御する。また、第２スイッチ用オア回路の出力は第２スイッチ８７Ｂに接続され、ピエゾ素子４１７への駆動信号のオンオフを制御する。
【００８８】
このような構成にすることで、Ａ／Ｂセレクト信号がＬレベルのときは、第１スイッチ８７Ａに第１スイッチ制御信号ＳＷ１が印加され、Ｈレベルのときは、第１スイッチ８７Ａに第２スイッチ制御信号ＳＷ２が印加される。また、Ａ／Ｂセレクト信号がＬレベルのとき、第２スイッチ８７Ｂに第２スイッチ制御信号ＳＷ２が印加され、Ｈレベルのとき第２スイッチ８７Ｂに第１スイッチ制御信号ＳＷ２が印加される。
【００８９】
＜本実施形態の動作について＞
次に、図１３に示す各信号のタイムチャートを参照しつつ、プリンタ１’の各部にの動作について説明する。
【００９０】
第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、ＡＳＩＣ６０’から第１波形用ＤＡＣ値（Ａ１〜１０００）が送られることによって、これらの値がセットされ、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、ＡＳＩＣ６０’から第２波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）が送られることによって、これらの値がセットされている。
【００９１】
第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１ＡにはメモリリードＡ信号が入力されている。図１３を参照するとわかるとおり、メモリリードＡ信号がＨレベルのとき、ＤＡＣデータバスには第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１から第１波形用ＤＡＣ値（Ａ１〜Ａ１０００）が順次送られる。また、メモリリードＢ信号がＨレベルのとき、ＤＡＣデータバスには第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂから第１波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）が順次送られる。
【００９２】
図１３に示すように、Ｄ／Ａクロック生成回路９０から出力されるメモリリードＡ信号とメモリリードＢ信号は、システムクロック２つ分のタイミングで交互に出力される。よって、ＤＡＣデータバス上には、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が交互に出力される。具体的には、ＤＡＣ値として（Ａ１）（Ｂ１）（Ａ２）（Ｂ２）・・・（Ａ９９９）（Ｂ９９９）（Ａ１０００）（Ｂ１０００）というように、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が出力される。尚、（Ａ１０００）（Ｂ１０００）までが出力されると、再度（Ａ１）（Ｂ１）からの出力がされる。
【００９３】
ところで、Ｄ／Ａクロック生成回路９０は、第１クロック信号をメモリリードＡの出力からシステムクロック１つ分遅れて出力している。第１クロック信号は、半周期が２システムクロック分を有するクロック信号である。また、Ｄ／Ａクロック生成回路９０は、第２クロック信号を第１クロック信号の出力からシステムクロック２つ分遅れて出力する。第２クロック信号は、半周期が２システムクロック分を有するクロック信号である。
【００９４】
第１波形生成回路７１Ａ’は、第１クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取り込み、これに対応するアナログ値を出力する。第２波形生成回路７１Ｂ’は、第２クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取り込み、これに対応するアナログ値を出力する。よって、図１３の左側半分において、第１波形生成回路７１Ａ’は、第１波形用ＤＡＣ値（Ａ１、Ａ２、・・・）を取り込むことになり、第１駆動信号ＣＯＭ＿Ａを出力することになる。また、第２波形生成回路７１Ｂ’は、第２波形用ＤＡＣ値（Ｂ１、Ｂ２、・・・）を取り込むことになり、第２駆動信号ＣＯＭ＿Ｂを出力することになる。
【００９５】
次に、第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’が生成する駆動信号を入れ替えるときを考える。すなわちここでは、第１波形生成回路７１Ａ’に第２駆動信号ＣＯＭ＿Ｂを出力させ、第２波形生成回路７１Ｂ’に第１駆動信号ＣＯＭを出力させるように、お互いの出力する信号を入れ替える場合について考える。第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’が生成する駆動信号を入れ替えるとき、ＡＳＩＣ６０’は、切り替え制御信号をＤ／Ａクロック生成回路９０に出力する。
【００９６】
第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号が入れ替えられる時期は、前述のように一方の電流増幅回路に発熱が偏った時期である。本実施形態において、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂに不図示の温度センサが取り付けられている。そして、両者に所定の温度差が生じたときに、ＡＳＩＣ６０’は、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えるように制御する。具体的には、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂに所定の温度差が生じ、駆動信号の繰り返し周期Ｔの開始タイミングにおいて、ＡＳＩＣ６０’は、切り替え制御信号をＤ／Ａクロック生成回路９０に出力する。
【００９７】
本実施形態において、切り替え制御信号は（Ｂ１０００）が出力されるタイミングからシステムクロック１つ分遅れたタイミングで出力される。切り替え制御信号は、システムクロック２つ分の長さで出力される。Ｄ／Ａクロック生成回路９０は、切り替え制御信号を受け取ると、切り替え制御信号がＨレベルの期間だけ第１クロック信号及び第２クロック信号を遅延させる。ここでは、切り替え制御信号がシステムクロック２つ分の長さで出力されたので、第１クロック信号及び第２クロック信号は、切り替え制御信号がＨレベルになる直前の値をシステムクロック２つ分の期間維持することとなる。そして、切り替え信号がＬレベルになった後、Ｄ／Ａクロック生成回路９０は、通常通り交互に第１クロック信号及び第２クロック信号を出力する。
【００９８】
このように、切り替え制御信号の入力により第１クロック信号の出力タイミングが、半周期遅らされることとなった。また、切り替え制御信号の入力により第２クロック信号の出力タイミングも、半周期遅らされることとなった。第１波形生成回路７１Ａ’は、第１クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取得するので、第１クロック信号の周期が半周期遅れることで、第２波形用ＤＡＣ値を取得することとなる。また、第２波形生成回路７１Ｂ’は、第２クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取得するので、第２クロック信号の周期が半周期遅れることで、第１波形用ＤＡＣ値を取得することとなる。つまり、切り替え制御信号の入力により、第１波形生成回路７１Ａ’が出力する駆動信号を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと入れ替え、第２波形生成回路７１Ｂ’が出力する駆動信号を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと入れ替えることができる。
【００９９】
第１波形生成回路が出力する駆動信号と第２波形生成回路が出力する駆動信号とが入れ替えられた場合、ヘッド制御部ＨＣ’でも駆動信号の入れ替えに対応した措置を講じる必要がある。次に、図１５と前述の図１３とを参照しつつ、本実施形態におけるヘッド制御部ＨＣ’の動作について説明する。
【０１００】
参考例のヘッド制御部ＨＣの構成では、第１駆動信号ＣＯＭ＿Ａが印加される第１スイッチ８７Ａは、波形選択信号ｑ０〜ｑ３のいずれかによって制御されるようになっている。また、第２駆動信号ＣＯＭ＿Ｂが印加される第２スイッチ８７Ｂは波形選択信号ｑ４〜ｑ７のいずれかによって制御されるようになっている。  
本実施形態でも図４に示される駆動信号及びスイッチ制御信号を使用している。よって、第１駆動信号ＣＯＭ＿Ａが印加されるスイッチは、波形選択信号ｑ０〜ｑ３のいずれかによって制御され、第２駆動信号ＣＯＭ＿Ｂが印加されるスイッチは波形選択信号ｑ４〜ｑ７のいずれかによって制御される必要がある。
【０１０１】
本実施形態では、生成する駆動信号が入れ替えられることで、スイッチに印加される駆動信号が入れ替えられてしまうことになる。よって、スイッチに印加される駆動信号が入れ替えられることに合わせてスイッチを制御する波形選択信号ｑ０〜ｑ７も入れ替える必要がある。よって、本実施形態におけるヘッド制御部ＨＣ’は、Ａ／Ｂセレクト信号によって、スイッチを制御する波形選択信号ｑ０〜ｑ７が入れ替えられる構成となっている。
【０１０２】
まず、ここでは最初に、駆動信号が入れ替えられる前の状態、すなわち、第１駆動信号生成部に接続された信号線８９Ａには第１駆動信号ＣＯＭ＿Ａが供給され、第２駆動信号生成部に接続された信号線８９Ｂには第２駆動信号ＣＯＭ＿Ｂが供給されているときを考える。駆動信号が入れ替えられる前には、ＡＳＩＣ６０’は、ヘッド制御部ＨＣ’に供給するＡ／Ｂセレクト信号としてＬレベルを出力している。
【０１０３】
ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＬレベルのとき、第１スイッチ８７Ａには、第１スイッチ用第１アンド回路８８１Ａに入力される第１スイッチ制御信号ＳＷ１の値が送られることになる。このとき、第１スイッチ８７Ａには、第１駆動信号ＣＯＭ＿Ａが印加されていることから、印加される駆動信号と第１スイッチ８７Ａを制御するスイッチ制御信号との対応は整合している。また、ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＬレベルのとき、第２スイッチ８７Ｂには、第２スイッチ用第２アンド回路８８２Ｂに入力される第２スイッチ制御信号ＳＷ２の値が送られることになる。このとき、第２スイッチ８７Ｂには、第２駆動信号ＣＯＭ＿Ｂが印加されていることから、印加される駆動信号と第２スイッチ８７Ｂを制御するスイッチ制御信号との対応は整合している。
【０１０４】
次に、駆動信号が入れ替えられ、第１駆動信号生成部に接続された信号線８９Ａには、第２駆動信号ＣＯＭ＿Ｂが供給され、第２駆動信号生成部に接続された信号線８９Ｂには、第１駆動信号ＣＯＭ＿Ａが供給される場合を考える。そのとき、ＡＳＩＣ６０’は、ヘッド制御部ＨＣ’に供給するＡ／Ｂセレクト信号としてＨレベルを出力する。
【０１０５】
ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＨレベルのとき、第１スイッチ８７Ａには、第１スイッチ用第２アンド回路８８２Ａに入力される第２スイッチ制御信号ＳＷ２の値が送られることになる。このとき、第１スイッチ８７Ａには、第２駆動信号ＣＯＭ＿Ｂが印加されていることから、印加される駆動信号と第１スイッチ８７Ａを制御するスイッチ制御信号との対応は整合している。また、ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＨレベルのとき、第２スイッチ８７Ｂには、第２スイッチ用第１アンド回路８８１Ｂに入力される第１スイッチ制御信号ＳＷ１の値が送られることになる。このとき、第２スイッチ８７Ｂには、第１駆動信号ＣＯＭ＿Ａが印加されていることから、印加される駆動信号とスイッチ８７Ｂを制御するスイッチ制御信号との対応は整合している。
【０１０６】
このようにすることで、駆動信号が入れ替えられたときであってもヘッド制御部ＨＣ’からは、所望のインク滴が吐出できるようになっている。
【０１０７】
＝＝＝その他の実施の形態＝＝＝
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。
【０１０８】
＜ヘッドについて＞
前述の実施形態では、圧電素子を用いてインクを吐出していた。しかし、液体を吐出する方式は、これに限られるものではない。例えば、熱によりノズル内に泡を発生させる方式など、他の方式を用いてもよい。  
また、前述の実施形態では、ヘッドはキャリッジに設けられていた。しかし、キャリッジに着脱可能なインクカートリッジにヘッドが設けられても良い。
【０１０９】
＜駆動信号が３種類以上の場合＞
上述の実施形態では、駆動信号生成回路が生成する駆動信号が２種類の場合について説明した。しかしながら、駆動信号生成回路が入れ替える駆動信号の種類は２種類に限られない。これよりも多くの駆動信号を入れ替えて出力したい場合には、メモリリード信号、駆動信号生成用のＤＡＣ値、及びクロック信号を増やすことで対応が可能である。
【０１１０】
例えば３つの駆動信号生成回路間において３種類の駆動信号を入れ替える場合を考える。このとき、ＤＡＣデータバスには、（Ａ１）（Ｂ１）（Ｃ１）・・・（Ａ１０００）（Ｂ１０００）（Ｃ１０００）のＤＡＣ値が流れることになる。尚、Ｃ１〜Ｃ１０００は、第３駆動信号のＤＡＣ値（第３波形用ＤＡＣ値）である。また、上述の実施形態に加えて、第３クロック信号が出力されている。このとき、第１クロック信号、第２クロック信号、及び第３クロック信号は、システムクロック２クロック分ずつ順次Ｈレベルとなるように出力される。このようにすることで、第１波形生成回路７１Ａ’は第１駆動信号ＣＯＭ＿Ａを生成し、第２波形生成回路７１Ｂ’は第２駆動信号ＣＯＭ＿Ｂを生成し、第３波形生成回路７１Ｃ’は第３駆動信号ＣＯＭ＿Ｃを生成する。
【０１１１】
そして、生成する駆動信号を入れ替えるとき、切り替え制御信号が入力される。そうすると、第１クロック信号、第２クロック信号、及び第３クロック信号は、システムクロック２つ分遅延させられる。そうすると、第１波形生成回路７１Ａ’は第２駆動信号ＣＯＭ＿Ｂを生成し、第２波形生成回路７１Ｂ’は第３駆動信号ＣＯＭ＿Ｃを生成し、第３波形生成回路７１Ｃ’は第１駆動信号ＣＯＭ＿Ａを生成するようになる。  
そして、同様に切り替え制御信号が再度入力されると、第１波形生成回路７１Ａ’は、第３駆動信号ＣＯＭ＿Ｃを生成することができる。
【０１１２】
このように、駆動信号生成用のＤＡＣ値等を増やすことで、駆動信号生成回路が入れ替える駆動信号の種類を３種類以上にすることができる。
【０１１３】
＝＝＝まとめ＝＝＝
（１）本実施形態における波形生成装置では、第１駆動信号ＣＯＭ＿Ａ（第１波形）を生成するための第１波形用ＤＡＣ値（第１波形データ）を繰り返し出力するとともに第２駆動信号ＣＯＭ＿Ｂ（第２波形）を生成するための第２波形用ＤＡＣ値（第２波形データ）を繰り返し出力する波形データメモリ５０（データ出力部）であって、第１波形用ＤＡＣ値を出力してから次の第１波形用ＤＡＣ値を出力するまでの間に第２波形用ＤＡＣ値を出力し、第２波形用ＤＡＣ値を出力してから次の第２波形用ＤＡＣ値を出力するまでの間に第１波形用ＤＡＣ値を出力する波形データメモリ５０を備える。
【０１１４】
また、波形生成装置は、取り込みタイミングを示す信号（第１クロック信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する波形生成部としての第１波形生成回路７１Ａ’（又は第２波形生成回路７１Ｂ’）を備える。
【０１１５】
また、波形生成装置は、第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更するときに、取り込みタイミングを変更するＤ／Ａクロック生成回路９０（信号出力部）を備える。
【０１１６】
このような構成にすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更することができる。
【０１１７】
尚、ここでは、２つの波形を入れ替えて生成する構成として最小要素の構成を示しているが、３以上の複数の波形を入れ替えて生成する構成とすることもできる。
【０１１８】
（２）また、波形データメモリ５０は、第１波形用ＤＡＣ値を所定の周期で繰り返し出力するとともに第２波形用ＤＡＣ値を所定の周期で繰り返し出力し、Ｄ／Ａクロック生成回路９０は、所定の周期で取り込みタイミングを示す第１クロック信号を出力する。  
このように、波形データメモリ５０のＤＡＣ値の出力時期と、第１波形生成回路７１Ａ’のＤＡＣ値の取り込み時期を周期的なものとすることができる。
【０１１９】
（３）また、Ｄ／Ａクロック生成回路９０が取り込みタイミングを変更する時期は、第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが一定電圧の維持しているときである。たとえば、２つの波形がともに中間電圧を維持する時期である。  
このように、第１駆動信号ＣＯＭ＿Ａと第２駆動信号ＣＯＭ＿Ｂが一定電圧を維持しているときに取り込みタイミングが変更されるので、両者が一定電圧を維持しているときに第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えることができる。
【０１２０】
（４）また、波形データメモリ委５０は、第１波形用ＤＡＣ値を記憶する第１駆動信号ＣＯＭ＿Ａの波形データメモリ５１Ａと、第２波形用ＤＡＣ値を記憶する第２駆動信号ＣＯＭ＿Ｂの波形データメモリ５１Ｂとを含む。
【０１２１】
（５）また、本実施形態における波形生成装置は、第２クロック信号（別の取り込みタイミングを示す信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第２波形生成回路７１Ｂ’（第１波形生成回路７１Ａ’とは別の波形出力部）をさらに備える。
【０１２２】
（６）Ｄ／Ａクロック生成回路９０は、２つの波形生成回路に対するそれぞれのクロック信号の取り込みタイミングを変更して、互いの波形生成回路が生成する波形を入れ替える。
【０１２３】
このようにすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更することができる。そうすると、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えることができるので、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂの発熱を平均化することができる。
【０１２４】
（７）また、本実施形態における波形生成装置は、第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂのいずれか一方が印加されることでインク滴を出力するピエゾ素子４１７と、第１駆動信号ＣＯＭ＿Ａをピエゾ素子４１７に印加する時期を規定する第１スイッチ制御信号ＳＷ１（第１制御信号）と、第２駆動信号ＣＯＭ＿Ｂをピエゾ素子４１７に印加する時期を規定する第２スイッチ制御信号ＳＷ２（第２制御信号）と、を出力するデコーダ８３（制御信号出力部）と、をさらに備える。
【０１２５】
また、波形生成装置は、第１スイッチ制御信号ＳＷ１及び第２スイッチ制御信号ＳＷ２のいずれか一方の制御信号に基づいて、第１波形生成回路７１Ａ’からの出力のピエゾ素子４１７への印加を制御する第１スイッチ８７Ａと、第１スイッチ制御信号ＳＷ１及び前記スイッチ第２制御信号ＳＷ２のうち第１スイッチ８７Ａを制御していない方の制御信号に基づいて、第２波形生成回路７１Ｂ’からの出力のピエゾ素子４１７への印加を制御する第２スイッチ８７Ｂと、をさらに備える。
【０１２６】
さらに、波形生成装置は、第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’が生成する波形が入れ替えられるとき、第１スイッチ８７Ａを制御していた制御信号と第２スイッチ８７Ｂを制御していた制御信号とを入れ替える入れ替え部（８８１Ａ〜８８３Ｂ）を備える。
【０１２７】
このようにすることで、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とが入れ替えられた場合であっても、ピエゾ素子４１７に駆動信号の印加を制御するスイッチ制御信号を適切に入れ替えて、所望のインク滴を吐出させることができる。
【０１２８】
（８）また、前述の構成要素を全て含む波形生成装置によれば、既述のほぼ全ての効果を奏するため、本発明の目的が最も有効に達成される。
【０１２９】
（９）前述の実施形態によると、波形生成装置は次のように２つの波形出力部を有している。つまり、波形生成装置は、前述の波形データメモリ５０を備え、さらに以下の構成を備える。
【０１３０】
すなわち、波形生成装置は、所定の周期で取り込みタイミングを示す第１クロック信号に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第１波形生成回路７１Ａ’（第１波形出力部）を備える。
【０１３１】
また、波形生成装置は、所定の周期で取り込みタイミングを示す第２クロック信号に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第２波形生成回路７１Ｂ’（第２波形出力部）を備える。
【０１３２】
そして、波形生成装置は、第１クロック信号と第２クロック信号を出力する波形データメモリ５０であって、第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更するときに、第１クロック信号が示す取り込みタイミングと第２クロック信号が示す取り込みタイミングとを入れ替えるＤ／Ａクロック生成回路クロック生成回路９０を備える。
【０１３３】
このようにすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更することができる。
【０１３４】
尚、本実施形態では、第１クロック信号及び第２クロック信号を用いることとしたが、１つのクロック信号を用いることとして、このクロック信号の立ち上がり時に第１波形生成回路７１Ａ’はＤＡＣ値を取り込み、クロック信号の立ち下がり時に第２波形生成回路７１Ｂ’がＤＡＣ値を取り込む構成とすることもできる。
【０１３５】
（１０）また、第１駆動信号ＣＯＭ＿Ａを生成するための第１波形用ＤＡＣ値を繰り返し出力するとともに第２駆動信号を生成するための第２波形用ＤＡＣ値を繰り返し出力するステップであって、第１波形用ＤＡＣ値を出力してから次の第１波形用ＤＡＣ値を出力するまでの間に第２波形用ＤＡＣ値を出力し、第２波形用ＤＡＣ値を出力してから次の第２波形用ＤＡＣ値を出力するまでの間に第１波形用ＤＡＣ値を出力するステップを行う。そして、取り込みタイミングを示す信号（第１クロック信号、第２クロック信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力するステップを行う。そして、出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更するときに、取り込みタイミングを変更するステップとを行う波形生成方法があるのはいうまでもない。
【０１３６】
（１１）本実施形態では、上述の波形生成装置を液体吐出装置に組み込んでいる。つまり、本実施形態における液体吐出装置は、前述の波形生成装置の構成に、第１波形と第２波形とが選択的に印加され液体滴を吐出する液体吐出部をさらに備えている。
【図面の簡単な説明】
【０１３７】
【図１】印刷システム１００の構成を説明する図である。
【図２】コンピュータ１１０、及びプリンタ１の構成を説明するブロック図である。
【図３】プリンタ１の構成を説明する側面図である。
【図４】第１駆動信号ＣＯＭ＿Ａと第２駆動信号ＣＯＭ＿Ｂ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ＿Ａ，ＣＨ＿Ｂ、及び波形選択信号ｑ０〜ｑ７を説明するための図である。
【図５】参考例の駆動信号生成回路７０の構成を説明するブロック図である。
【図６】第１波形生成回路７１Ａの構成を説明するためのブロック図である。
【図７】第１電流増幅回路７２Ａの出力電圧を、電圧Ｖ１から電圧Ｖ４まで降下させる動作を説明するための図である。
【図８】電流増幅回路７２Ａ（７２Ｂ）の構成を説明する図である。
【図９】参考例のヘッド制御部ＨＣの構成を説明するブロック図である。
【図１０】ピエゾ素子４１７に印加される信号の説明図である。
【図１１】駆動パルスＰＳ１と消費電力の関係の説明図である。
【図１２】本実施形態におけるプリンタ１’の内部構成の一部について説明するための図である。
【図１３】本実施形態におけるプリンタ１’の各部から出力される信号のタイミングを示す図である。
【図１４】第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’を説明するための図である。
【図１５】本実施形態で使用されるヘッド制御部ＨＣ’を説明するための図である。
【符号の説明】
【０１３８】
１  プリンタ、２０  用紙搬送機構、３０  キャリッジ移動機構、
３１  キャリッジモータ、４０  ヘッドユニット、５０  波形データメモリ、
５１Ａ  第１駆動信号ＣＯＭ＿Ａ波形データメモリ、
５１Ｂ  第２駆動信号ＣＯＭ＿Ｂ波形データメモリ、
５５  検出器群、６０  ＡＳＩＣ、
７０  駆動信号生成回路、７１  波形生成回路、７２  電流増幅回路、
８１  第１シフトレジスタ、８１Ｂ  第２シフトレジスタ、
８２Ａ  第１ラッチ回路、８２Ｂ  第２ラッチ回路、８３  デコーダ、
８４  制御ロジック、８５  スイッチ、９０  Ｄ／Ａクロック生成回路、
１００  印刷システム、１１０  コンピュータ、１１１  ホスト側コントローラ、
１１２  インタフェース部、１１３  ＣＰＵ、１１４  メモリ、
１２０  表示装置、１３０  入力装置、１３１  キーボード、１３２  マウス、
１４０  記録再生装置、４１７  ピエゾ素子、
７１３Ａ  波形生成用第１ラッチ回路、７１３Ｂ  波形生成用第２ラッチ回路、
７１４Ａ  第１Ｄ／Ａ変換器、７１４Ｂ  第２Ｄ／Ａ変換器、
８８１Ａ  第１スイッチ用第１アンド回路、
８８１Ｂ  第２スイッチ用第１アンド回路、
８８２Ａ  第１スイッチ用第２アンド回路、
８８２Ｂ  第２スイッチ用第２オア回路、
８８３Ａ  第１スイッチ用オア回路、
８８３Ｂ  第２スイッチ用オア回路、
ＣＲ  キャリッジ、Ｓ  用紙、ＨＣ  ヘッド制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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