(57)【特許請求の範囲】
【請求項１】
グローバルデータ線を介して相互に接続された複数のサブマクロを有し、
前記各サブマクロは、
第１及び第２のメモリブロックと、
これら第１及び第２のメモリブロック間に配置されたメモリブロック制御回路とを有し、
前記メモリブロック制御回路は、
前記第１のメモリブロックと複数の第１の相補データ線を介して接続されると共に前記第２のメモリブロックと複数の第２の相補データ線を介して接続されたＤＱバッファブロックと、
前記ＤＱバッファブロックに複数のローカルデータ線を介して接続されて前記第１及び第２のメモリブロックをそれぞれ第１及び第２の救済エリアとして前記第１又は第２のメモリブロックを救済するダイナミックデータシフトリダンダンシ回路ブロックとを有し、
前記ＤＱバッファブロックは、前記複数の第１及び第２の相補データ線の対に対応して設けられた複数のＤＱバッファを備え、前記各ＤＱバッファは、前記各第１及び第２の相補データ線の対と前記各ローカルデータ線とに接続されて、前記第１及び第２のメモリブロックで前記第１及び第２の相補データ線と前記ローカルデータ線との間のデータ授受に共有されるものであり、
前記ダイナミックデータシフトリダンダンシ回路ブロックは、前記第１のメモリブロックの不良箇所を示す第１の不良アドレス及び前記第２のメモリブロックの不良箇所を示す第２の不良アドレスを保持する複数の不良アドレス保持回路と、前記第１又は第２の救済エリアのいずれかを選択する救済エリア選択信号に基づいて前記第１の不良アドレス又は第２の不良アドレスを選択する前記複数の不良アドレス保持回路の各々に対応して設けられた複数の選択回路と、前記グローバルデータ線と複数のローカルデータ線とに接続されて前記選択された第１の不良アドレス又は第２の不良アドレスに基づいて前記グローバルデータ線を接続するローカルデータ線を切り替える前記複数の不良アドレス保持回路の各々に対応して設けられた複数のスイッチ部とを有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ダイナミックデータシフトリダンダンシ回路ブロックは、外部から入力される任意のアドレスの１ビットの情報によって前記救済エリアを前記第１の救済エリアである第１のメモリブロックと前記第２の救済エリアである第２のメモリブロックのいずれか一方に切り換え、
前記第１の救済エリアが選択された場合には、前記第１の不良アドレスに基づいて前記第１の救済エリアを救済し、前記１ビット情報によって前記選択回路は前記第１の不良アドレスを前記スイッチ部に伝達し、
前記第２の救済エリアが選択された場合には、前記第２の不良アドレスに基づいて前記第２の救済エリアを救済し、前記１ビット情報によって前記選択回路は前記第２の不良アドレスを前記スイッチ部に伝達し、
前記スイッチ部は前記第１又は第２の不良アドレスに基づいて前記第１又は第２のメモリブロックの不良箇所を回避するように前記複数のローカルデータ線の１つを選択して１つの前記ＤＱバッファとの間で書き込み情報または読み出し情報を伝達する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
外部から入力されるアドレスをラッチするアドレスラッチと、
このアドレスラッチでラッチされたアドレスを入力しＤＱバッファコントロール信号を生成して前記ＤＱバッファブロックを制御するＤＱバッファコントロール回路とを備え、
前記ＤＱバッファは、読み出し動作時は前記ＤＱバッファコントロール信号によって読み出し動作のタイミングが制御され、
前記ダイナミックデータシフトリダンダンシ回路ブロックは、読み出し動作時に前記ＤＱバッファコントロール回路で生成されたＤＱバッファコントロール信号を利用して第１の救済エリアである前記第１のメモリブロック又は第２の救済エリアである前記第２のメモリブロックを選択する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良データ線を救済するためのリダンダンシ回路を備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、DRAM等の半導体記憶装置において、不良セルをリダンダンシセルで置き換えるリダンダンシ方式が知られている。従来の一般的な固定式データシフトリダンダンシ方式は、救済すべきメモリブロックのそれぞれに、データを増幅するDQバッファブロックと固定式データシフトリダンダンシ回路ブロックとが設けられていた。すなわち、固定式データシフトリダンダンシ回路ブロックが救済するのは１つのメモリブロック（１つの救済エリア）に限られていた（特許文献１）。
【０００３】
この従来の方式では、サブマクロを拡張する場合、救済エリア毎にDQバッファブロックと固定式データシフトリダンダンシ回路ブロックを設置する必要が生じてしまいチップ面積を圧迫していた。また、面積低減を目指しDRAM内部のDQバッファブロックを減らそうとすると救済エリアが増大して救済効率が低下するという問題もあった。
【特許文献１】特開２００４−１１８９２０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上の点に鑑みなされたもので、高速化と高い拡張性を実現する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体記憶装置は、グローバルデータ線を介して相互に接続された複数のサブマクロを有し、前記各サブマクロは、第１及び第２のメモリブロックと、これら第１及び第２のメモリブロック間に配置されたメモリブロック制御回路とを有し、前記メモリブロック制御回路は、前記第１のメモリブロックと第１の相補データ線を介して接続されると共に前記第２のメモリブロックと第２の相補データ線を介して接続されたＤＱバッファブロックと、前記ＤＱバッファブロックにローカルデータ線を介して接続されて前記第１又は第２のメモリブロックを救済するダイナミックデータシフトリダンダンシ回路ブロックとを有することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、高速化と高い拡張性を実現する半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００８】
図１に本発明の一実施形態に係るDRAMの要部の構成を示す。メモリ領域は、複数のサブマクロ（SUBMAC<0>,<1>）１，２により構成されている。各サブマクロ１，２には、これらをそれぞれ制御するサブマクロ制御回路（SUBMACCTL<0>,<1>）３，４が接続されている。また、これらサブマクロ１，２には、外部との情報のやり取りを行う共通のインターフェイス部（I/F）５が設けられ、このインターフェイス部５と複数のサブマクロ１，２が複数のグローバルデータ線GLDAで接続されている。なお、グローバルデータ線GLDAは、複数のグローバルライトデータ線WDと複数のグローバルリードデータ線RDを含む。また、インターフェイス部５とサブマクロ制御回路３，４とは、アドレスコマンドラッチ回路（ADDCOMLTC）６を介して接続されている。アドレスコマンドラッチ回路６は外部からアドレス信号およびコマンド信号を取り込んでラッチし、サブマクロ制御回路３，４にアドレス信号とコマンド信号を送る機能を有する。
【０００９】
各サブマクロ１，２は、第１の救済エリア<0>である第１のメモリブロック（MEM<0>）１１と、第２の救済エリア<1>である第２のメモリブロック（MEM<1>）１２と、これらメモリブロック１１，１２の間に配置されてメモリブロック１１，１２で共有されるDQバッファブロック（SDQB）７及びダイナミックデータシフトリダンダンシ回路ブロック（SRDB）８を備えている。DQバッファブロック７はメモリブロック１１，１２に接続されている複数の相補データ線DQt/c<0>,<1>上のデータ信号を増幅する。ダイナミックデータシフトリダンダンシ回路ブロック８は、DRAM動作中にダイナミックに救済エリアを選択してメモリブロック１１，１２を救済する
これらサブマクロ１，２の内部では複数のグローバルデータ線GLDAがダイナミックデータシフトリダンダンシ回路ブロック８に接続され、ダイナミックデータシフトリダンダンシ回路ブロック８とDQバッファブロック７が複数のローカルデータ線LODAで接続され、DQバッファブロック７とメモリブロック１１が、複数の相補データ線DQt/c<0>を介して接続され、DQバッファブロック７とメモリブロック１２が、複数の相補データ線DQt/c<1>を介して接続されている。
【００１０】
なお、救済エリア<0>には、外部から入力される特定の１ビットのアドレスADDIN<i>の０が割り当てられ、救済エリア<1>には、外部から入力される特定の１ビットのアドレスADDIN<i>の１がそれぞれ割り当てられる。
【００１１】
図２Ａ，図２Ｂは、共有化されたDQバッファブロック７、ダイナミックデータシフトリダンダンシ回路ブロック８及びその周辺回路の更に詳細な構成を示すブロック図である。
【００１２】
共有化されたDQバッファブロック７は、各相補データ線DQt/c<0>,<1>に対応する複数の共有化されたDQバッファ（SDQB）７０，７１，７２を有する。また、各メモリブロック１１，１２は、内部のメモリセルから読み出される信号及び内部のメモリセルへ書き込む信号を増幅する複数のセンスアンプ（S/A[n]-[n+2]）１１０，１１１，１１２，１２０，１２１，１２２を有する。
【００１３】
ダイナミックデータシフトリダンダンシ回路ブロック８は、ライトスイッチ（WSW[n]）８１１を有するダイナミックデータシフトリダンダンシ回路８１を複数備えている。図示の例では、１つの救済エリアにつき３本の相補データ線DQt/cを切り換え可能になっている。インターフェイス部５からのローカルデータイン信号LDIN[n]は、ライトデータラッチタイミングクロックWDCLKによってライトデータラッチ（WDLTC[n]）９にラッチされる。このライトデータラッチ９にグローバルライトデータ線WD[n]を介してライトスイッチ８１１が接続されている。ライトスイッチ８１１の出力は３つの共有化されたDQバッファ７０，７１，７２と３本のローカルライトデータ線LWD[n]-[n+2]を介して接続されている。共有化されたDQバッファ７０〜７２は、それぞれ相補データ線DQt/c<0>を介してセンスアンプ１１０〜１１２と接続されると共に、それぞれ相補データ線DQt/c<1>を介してセンスアンプ１２０〜１２２と接続されている。なお、センスアンプ１１０〜１１２及び１２０〜１２２は、それぞれ相補ビット線BLt/cを介して複数のメモリセルと接続されている。なお、図２Ａおよび図２ＢではライトスイッチWSW[n]に注目しているために省略されているが、実際にはDQバッファSDQB[n+1], SDQB[n+2]に対応するライトスイッチWSW[n+1], WSW[n+2]がそれぞれ存在する。
【００１４】
次にこのように構成された本実施形態に係るDRAMのライト動作について説明する。
【００１５】
図２Ａにおいて、外部からインターフェイス部５を介して入力されたメモリセルに書き込むデータは、ローカルデータイン信号LDIN[n]として、ライトデータラッチ９でラッチされる。ライトデータラッチ９にラッチされたデータは、グローバルライトデータ線WD[n]を介してライトスイッチ８１１に転送される。
【００１６】
ここで、例えば、図２Ａのように救済エリア<0>であるメモリブロック１１がアクセスされた場合、センスアンプ１１０，１１１に接続されている相補ビット線BLt/c<0>に、図中「×」印で示された不良箇所が存在するので、ライトスイッチ８１１は不良箇所のないセンスアンプ１１２に接続されている共有化されたDQバッファ７２を選択する。
【００１７】
また、例えば、図２Ｂのように救済エリア<1>であるメモリブロック１２がアクセスされた場合、センスアンプ１２０に接続されている相補ビット線BLt/c<1>に、図中「×」印で示された不良箇所が存在するので、ライトスイッチ８１１は不良箇所がないセンスアンプ１２１，１２２のうち、より左側に存在しているセンスアンプ１２１に接続している共有化されたDQバッファ７１を選択する。
【００１８】
図３は、ライト動作において、ダイナミックデータシフトリダンダンシ回路ブロック８の内部に含まれる複数のダイナミックデータシフトリダンダンシ回路（SRD）８１のうちの１つの内部構成と信号の入出力および特徴的なその他の回路ブロック間の関係について詳細に示したブロック図である。ダイナミックデータシフトリダンダンシ回路８１の内部ではライトスイッチ８１１とライト用左方向シフト決定マルチプレクサ回路（MUXWSL）８１２がライト用左方向シフト決定信号線WSFTLを介して接続され、ライトスイッチ８１１とライト用右方向シフト決定マルチプレクサ回路（MUXWSR）８１３がライト用右方向シフト決定信号線WSFTRを介して接続されている。不良アドレスラッチ（FLTC<0>,<1>）８１４，８１５は、各救済エリアの不良アドレス情報を格納する。ここで、１つのダイナミックデータシフトリダンダンシ回路８１が救済するエリアは常に２つだけであるので不良アドレスラッチ８１４，８１５は２つしか存在せず、救済エリア<0>の不良アドレス情報を不良アドレスラッチ８１４が保持しており、救済エリア<1>の不良アドレス情報を不良アドレスラッチ８１５が保持している。ライト用左方向シフト決定マルチプレクサ回路８１２には、不良アドレスラッチ８１４，８１５から不良アドレスデータ信号が、不良アドレスデータ線FADDL<0:1>を介して与えられ、ライト用右方向シフト決定マルチプレクサ回路８１３には、不良アドレスラッチ８１４，８１５から不良アドレスデータ信号が、不良アドレスデータ線FADDR<0:1>を介して与えられている。
【００１９】
さらに、ライト用左方向シフト決定マルチプレクサ回路８１２およびライト用右方向シフト決定マルチプレクサ回路８１３には、ライト用救済エリア選択信号線WSEL<0:1>を介してアドレスラッチ（ADDLTC）１３の出力が接続されている。アドレスラッチ１３は、外部から入力されたアドレスADDINを、アドレスラッチタイミングクロックADDCLKの立ち上がりエッジに同期してラッチする。
【００２０】
なお、書き込むデータはデータイン信号DINとしてインターフェイス部５に入力された後、ローカルデータイン信号LDIN、グローバルライトデータ信号WD、ローカルライトデータ信号LWDの順番でDQバッファ７０〜７２に送られる点は、先に述べた通りである。
【００２１】
図４は、ライト用左方向シフト決定マルチプレクサ回路８１２およびライト用右方向シフト決定マルチプレクサ回路８１３の詳細な回路構成を示している。ライト用左方向シフト決定マルチプレクサ回路８１２およびライト用右方向シフト決定マルチプレクサ回路８１３は、それぞれ共に２つのクロックトインバータCLKINV<0:1>と１つのインバータINVから構成されており、２つのクロックトインバータCLKINV<0:1>の出力が１つのインバータINVの入力に接続されている。ライト用左方向シフト決定マルチプレクサ回路８１２のインバータINVの出力はライト用左方向シフト決定信号線WSFTLに接続され、１つのクロックトインバータCLKINVにはMUXWSL用不良アドレスデータ信号FADDLとライト用救済エリア選択信号WSELが入力される。ライト用右方向シフト決定マルチプレクサ回路８１３のインバータの出力はライト用右方向シフト決定信号線WSFTRに接続され、１つのクロックトインバータにはMUXWSR用不良アドレスデータ線FADDRとライト用救済エリア選択信号線WSELが入力されている。
【００２２】
例えば、ライト用左方向シフト決定マルチプレクサ回路８１２において、救済エリア<0>が選択された場合、ライト用救済エリア選択信号WSEL<0>は’H’となり、ライト用救済エリア選択信号WSEL<1>は’L’となり、クロックトインバータCLKINV<0>はMUXWSL用不良アドレスデータ信号FADDL<0>の反転した情報を出力し、クロックトインバータCLKINV<1>はハイインピーダンス状態となり回路の動作には影響を与えなくなる。結果として、ライト用左方向シフト決定信号線WSFTLにはMUXWSL用不良アドレスデータ信号FADDL<0>のビット情報がそのまま出力される。
【００２３】
一方、救済エリア<1>が選択された場合は、ライト用救済エリア選択信号WSEL<1>は’H’となり、ライト用救済エリア選択信号WSEL<0>は’L’となり、クロックトインバータCLKINV<1>はMUXWSL用不良アドレスデータ信号FADDL<1>の反転した情報を出力し、クロックトインバータCLKINV<0>はハイインピーダンス状態となり回路の動作には影響を与えなくなる。結果として、ライト用左方向シフト決定信号線WSFTLにはMUXWSL用不良アドレスデータ信号FADDL<1>のビット情報がそのまま出力される。
【００２４】
同様の仕組みでライト用右方向シフト決定マルチプレクサ回路８１３も動作するが、ここでは説明を省略する。
【００２５】
そして、ライト用左方向シフト決定信号WSFTLとライト用右方向シフト決定信号WSFTRの組み合わせによってライトスイッチ８１１は選択するべき共有化されたDQバッファ７０〜７２を選択する。すなわち、例えばWSFTL=H, WSFTR=Lの場合、DQバッファ７０を選択し、WSFTL=L, WSFTR=Lの場合、DQバッファ７１を選択し、WSFTL=L, WSFTR=Hの場合、DQバッファ７２を選択する。
【００２６】
このように、ライト用左方向シフト決定マルチプレクサ回路８１２およびライト用右方向シフト決定マルチプレクサ回路８１３はアクセスされた救済エリア（メモリブロック）に応じてMUXWSL用不良アドレスデータ信号FADDLおよびMUXWSR用不良アドレスデータ信号FADDRの情報をライトスイッチ８１１に伝え、ライトスイッチ８１１を制御する。
【００２７】
また、DRAM動作中は救済エリア<0>もしくは救済エリア<1>が必ず選択されている状態となっており、救済エリア<0>と救済エリア<1>がどちらも選択されないあるいは両方とも選択されることはない。
【００２８】
以上、図３を用いて詳しく説明したように、ライトスイッチ８１１にグローバルライトデータ信号WDが入力される構造とし、さらにライトデータラッチWDLTCをライトスイッチ８１１よりもインターフェイス部５側に配置することにより、ライトスイッチ８１１の動作に時間的な余裕が生まれる。このことを図５を用いて説明する。
【００２９】
図５は、図３の各信号が遷移するタイミングを示しているが、図５のライト用右方向シフト決定信号線WSFTR（又はライト用左方向シフト決定信号線WSFTL）の変化点からグローバルライトデータ信号ＷＤの確定までの時間（すなわち図中実線の矢印で示される時間）に余裕が生まれる。ライトスイッチ８１１のシフトはグローバルライトデータ信号WDが確定するまでに終了していればよいが、グローバルライトデータ線WDは配線長が長く寄生容量が大きいのでグローバルライトデータ信号WDが確定するのには時間がかかる。従って、DRAMのライト動作がライトスイッチ８１１のシフト動作律速にならない構造となっており、DRAM動作の高速化が実現できる。
【００３０】
さらに、１つのダイナミックデータシフトリダンダンシ回路ブロック８が救済するエリアを常に２つとすることで、外部から入力されるアドレスADDIN<i>の１ビット情報をそのまま救済エリア<0:1>の特定に割り当てることができるようになる。これにより、アドレスラッチ１３で外部から入力されるアドレスADDINをラッチする前にアドレスデコーダでアドレスADDINをデコードする制御が不要となり、DRAMのライト動作が、アドレスデコーダでアドレスADDINをデコードする時間で律速すること防ぐことができる。つまり、図５の破線の矢印で示される時間（アドレスADDINの入力からアドレスラッチまでの時間）が短くてもアドレスラッチ１３はアドレスADDIN を所望のアドレスラッチタイミングクロックの立ち上がりエッジでラッチすることができるようになり、セットアップタイムのマージンが改善され、DRAM動作の高速化を実現できる。
【００３１】
図６はリード動作において、ダイナミックデータシフトリダンダンシ回路ブロック８の内部に含まれる複数のダイナミックデータシフトリダンダンシ回路８２のうちの１つの内部構成と信号の入出力および特徴的なその他の回路ブロック間の関係について詳細に示すブロック図である。ダイナミックデータシフトリダンダンシ回路８２の内部ではリードスイッチ（RSW）８２１とリード用左方向シフト決定マルチプレクサ回路（MUXRSL）８２２がリード用左方向シフト決定信号線RSFTLを介して接続され、リードスイッチ８２１とリード用右方向シフト決定マルチプレクサ回路（MUXRSR）８２３がリード用右方向シフト決定信号線RSFTRを介して接続されている。リード用左方向シフト決定マルチプレクサ回路８２２には不良アドレスラッチ８１４，８１５がMUXRSL用不良アドレスデータ線FADDL<0:1>を介して接続され、リード用右方向シフト決定マルチプレクサ回路８２２には不良アドレスラッチ８１４，８１５がMUXRSR用不良アドレスデータ線FADDR<0:1>を介して接続されている。
【００３２】
なお、リード用のマルチプレクサ回路８２２，８２３も、図４に示したライト用と全く同様の回路構成なので、その詳細については割愛する。
【００３３】
リード用左方向シフト決定マルチプレクサ回路８２２およびリード用右方向シフト決定マルチプレクサ回路８２３にはリード用救済エリア選択信号線RSEL<0:1>を介してリード用救済エリア選択ラッチ（RSELLTC）１４が接続され、リード用救済エリア選択ラッチ１４にはSDQBコントロール信号線QSE<0:1>を介してDQBコントロール（DQCTL）１５が接続される。DQコントロール１５はSDQBコントロール信号線QSE<0:1>を介して共有化されたDQバッファ７０〜７２に接続され、SDQBコントロール信号QSE<0:1>によって共有化されたDQバッファ７０〜７２のリード動作のタイミングを制御している。DQコントロール１５とアドレスラッチ１３はアドレス線ADDを介して接続され、DQコントロール１５はDQコントロールタイミングクロックDQCLKの立ち上がりエッジに同期して動作する。アドレスラッチ１３には外部からアドレスADDINが入力され、アドレスラッチタイミングクロックADDCLKの立ち上がりエッジに同期してラッチされる。
【００３４】
さらに、共有化されたDQバッファ７０〜７２とリードスイッチ８１１がローカルリードデータ線LRDで接続されていて、リードスイッチ８１１とリードデータラッチ（RDLTC）１０がグローバルリードデータ線RDを介して接続されていて、リードデータラッチ１０がインターフェイス部５とローカルデータアウト信号線LDOUTを介して接続され、DRAM外部に読み出すデータであるデータアウト信号DOUTがインターフェイス部５から外部に出力される。リードデータラッチ１０はリードデータラッチタイミングクロックRDCLKの立ち上がりエッジに同期してグローバルリードデータ信号RDをラッチする。読み出すデータはローカルリードデータ信号LRD、グローバルリードデータ信号RD、ローカルデータアウト信号LDOUT、データアウト信号DOUTの順でDRAM外部に出力される。
【００３５】
このように、すでに共有化されたDQバッファ７０〜７２のリード動作のタイミングを制御しているSDQBコントロール信号QSE<0:1>からリード用救済エリア選択信号RSEL<0:1>を生成することにより、追加される回路はリード用救済エリア選択ラッチ１４だけとなり、回路および制御の複雑化を避けることができる。
【００３６】
図７はマクロサイズの拡張方法を示している。本発明のDRAMでは拡張単位はサブマクロSUBMACとなり、拡張単位ごとに共有化されたDQバッファブロックSDQBBとダイナミックデータシフトリダンダンシ回路ブロックSRDBを持つ構造となっている。各ダイナミックデータシフトリダンダンシ回路ブロックSRDBが救済するエリアは拡張単位内部に含まれる２つのメモリブロックのみであるので、マクロサイズを拡張する場合には拡張単位であるサブマクロSUBMACの数を増やせばよいだけである。さらに、前記のライト用左方向シフト決定マルチプレクサ回路MUXWSLおよびライト用右方向シフト決定マルチプレクサ回路MUXWSRとリード用左方向シフト決定マルチプレクサ回路MUXRSLおよびリード用右方向シフト決定マルチプレクサ回路MUXRSRの使用によって、救済エリアの選択には外部から入力されるアドレスADDIN<i>の１ビットで済む。例えば、図７（ａ）から（ｂ）のサイズにマクロを拡張する場合は、拡張単位であるサブマクロSUBMACを２つ増やして積み重ねるだけで済むので、非常に拡張性の良いDRAMを実現できる。なお、この場合、サブマクロ制御回路SUBMACCTLの数も２つ増やす必要があるが、図７ではサブマクロ制御回路SUBMACCTLとアドレスコマンドラッチ回路ADDCOMLTCは本質ではないので省略している。
【００３７】
これに対し、例えば図８に示すように、ダイナミックデータシフトリダンダンシ回路ブロックSRDBが全ての救済エリアを救済する構造とした場合、図８（ａ）から（ｂ）にサブマクロSUBMACの数を増やしてサイズを拡張していくと、救済エリアを選択するのに必要なアドレスADDINのビット数が増えてしまい（図８（ａ）に比べてADDIN<k>が余分に必要）、アドレスデコーダADDDECのサイズが大きくなりさらなる遅延をもたらしてしまう。また、図８（ｃ）のように１つのサブマクロSUBMACに含まれるメモリブロックを増やすことでマクロサイズを拡張すると、アドレスデコーダADDDECのサイズが大きくなりさらなる遅延をもたらすだけでなく、相補データ線DQt/cの長さが長くなり低速化を招くため非常に拡張性の悪いマクロ構造となっていた。
【００３８】
この点、本実施形態に係るDRAMによれば、救済エリア選択に必要なアドレスのヒット数が少なく、高速アクセス性能を維持しながらメモリサイズの拡張が可能になる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第1の実施形態に係るDRAMの要部の構成を示す図である。
【図２Ａ】同実施形態に係るDQバッファブロック、ダイナミックデータシフトリダンダンシ回路ブロック及びその周辺回路の更に詳細な構成を示すブロック図である。
【図２Ｂ】同実施形態に係るDQバッファブロック、ダイナミックデータシフトリダンダンシ回路ブロック及びその周辺回路の更に詳細な構成を示すブロック図である。
【図３】同実施形態におけるライト時のダイナミックデータシフトリダンダンシ回路の周辺を詳細に示したブロック図である。
【図４】同実施形態におけるマルチプレクサ回路の詳細な回路図である。
【図５】同実施形態の動作を示すタイミングチャートである。
【図６】同実施形態におけるリード時のダイナミックデータシフトリダンダンシ回路の周辺を詳細に示したブロック図である。
【図７】同実施形態におけるマクロサイズの拡張方法を説明するための図である。
【図８】比較例におけるマクロサイズの拡張方法を説明するための図である。
【符号の説明】
【００４０】
１，２…サブマクロ、３，４…サブマクロ制御回路、５…インターフェイス部、６…アドレスコマンドラッチ回路、７…DQバッファブロック、８…ダイナミックデータシフトリダンダンシ回路ブロック、９…ライトデータラッチ、１０…
リードデータラッチ、１１，１２…メモリブロック、１３…アドレスラッチ、１４…リード用救済エリア選択ラッチ、１５…DQコントロール。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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