(57)【特許請求の範囲】
【請求項１】
第１定電流を生成する第１定電流源と；第２定電流を生成する第２定電流源と；一対の第１、第２Ｐチャネル型電界効果トランジスタによって形成され、第１定電流に応じた第１ミラー電流を生成する第１カレントミラー部と；一対の第１、第２Ｎチャネル型電界効果トランジスタによって形成され、第２定電流に応じた第２ミラー電流を生成する第２カレントミラー部と；入力パルス信号をバッファする入力バッファと；ソースが電源に接続され、ドレインが第１、第２Ｐチャネル型電界効果トランジスタの両ゲートに接続され、ゲートが前記入力バッファの出力端に接続された第３Ｐチャネル型電界効果トランジスタと；ソースが接地され、ドレインが第１、第２Ｎチャネル型電界効果トランジスタの両ゲートに接続され、ゲートが前記入力バッファの出力端に接続された第３Ｎチャネル型電界効果トランジスタと；第１ミラー電流によって充電され、第２ミラー電流によって放電されるコンデンサと；前記コンデンサの一端電圧を出力パルス信号として出力する出力バッファと；を有して成ることを特徴とするフィルタ回路。
【請求項２】
第１定電流を生成する第１定電流源と；第２定電流を生成する第２定電流源と；一対の第１、第２ＰＮＰ型バイポーラトランジスタによって形成され、第１定電流に応じた第１ミラー電流を生成する第１カレントミラー部と；一対の第１、第２ＮＰＮ型バイポーラトランジスタによって形成され、第２定電流に応じた第２ミラー電流を生成する第２カレントミラー部と；入力パルス信号をバッファする入力バッファと；エミッタが電源に接続され、コレクタが第１、第２ＰＮＰ型バイポーラトランジスタの両ベースに接続され、ベースが前記入力バッファの出力端に接続された第３ＰＮＰ型バイポーラトランジスタと；エミッタが接地され、コレクタが第１、第２ＮＰＮ型バイポーラトランジスタの両ベースに接続され、ベースが前記入力バッファの出力端に接続された第３ＮＰＮ型バイポーラトランジスタと；第１ミラー電流によって充電され、第２ミラー電流によって放電されるコンデンサと；前記コンデンサの一端電圧を出力パルス信号として出力する出力バッファと；を有して成ることを特徴とするフィルタ回路。
【請求項３】
前記出力パルス信号を複数回サンプリングする手段と、そのサンプリング結果を多数決して出力する手段と、を備えて成ることを特徴とする請求項１または請求項２に記載のフィルタ回路。
【請求項４】
受光素子を用いて原稿からの反射光量に応じたアナログの読取画像信号を生成し、これを画素毎にシリアル出力するイメージセンサであって、前記イメージセンサの駆動及び／または制御に必要な入力パルス信号のフィルタ手段として、請求項１〜請求項３のいずれかに記載のフィルタ回路を備えて成ることを特徴とするイメージセンサ。
【請求項５】
複数のイメージセンサを各受光素子の配列方向に縦列して成るイメージセンサモジュールであって、前記イメージセンサとして、請求項４に記載のイメージセンサを備えて成ることを特徴とするイメージセンサモジュール。
【請求項６】
請求項５に記載のイメージセンサモジュールを備えて成ることを特徴とする画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路、並びに、これを用いたイメージセンサ、イメージセンサモジュール、画像読取装置に関するものである。
【背景技術】
【０００２】
スキャナやディジタル複合機など、フラットベッド型の画像読取装置を備えたアプリケーションでは、その構造上、セット基板とイメージセンサモジュールとを接続するための信号ライン、並びに、イメージセンサモジュール上でＩ／Ｏ［Input/Output］とイメージセンサＩＣとを接続するための信号ラインが長距離にわたって引き回されることが多い。
【０００３】
特に、密着型のイメージセンサモジュールは、複数のイメージセンサＩＣを各受光素子の配列方向に縦列して成る構造上、モジュール上における信号ラインの引き回しが非常に長く、信号ラインに飛び込む外来ノイズによって、イメージセンサＩＣのロジック部が誤った動作を行い、読取画像信号に乱れを生じるおそれがあった。
【０００４】
そのため、従来の画像読取装置では、外来ノイズを除去すべく、信号ラインにＲＣフィルタ回路を挿入する構成が一般に採用されていた。
【０００５】
なお、本願発明に関連するその他の従来技術としては、充放電用コンデンサと、前記コンデンサに接続されて出力電圧を出力するＲＣフィルタと、入力電圧が前記コンデンサの端子電圧より高いときに前記コンデンサを充電する充電回路と、入力電圧が前記コンデンサの端子電圧より低いときに前記コンデンサを放電する放電回路と、を設けたことを特徴とするフィルタ回路が開示・提案されている（特許文献１を参照）。
【０００６】
また、本願発明に関連するその他の従来技術としては、入力信号を複数回サンプリングし、そのサンプリング結果を多数決するディジタルフィルタ回路が種々開示・提案されている（例えば、特許文献２〜５を参照）。
【０００７】
【特許文献１】特開２００２−１９０７２０号公報
【特許文献２】実開平０５−５９９９５号公報
【特許文献３】特開平１０−１２６２２８号公報
【特許文献４】特開平１１−１９５９６３号公報
【特許文献５】特開２００２−１８５３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
確かに、信号ラインにＲＣフィルタ回路を挿入すれば、外来ノイズの悪影響を低減してイメージセンサＩＣの動作精度を高めることができ、延いては、読取画像信号の品質向上を図ることが可能である。
【０００９】
しかしながら、ＲＣフィルタ回路の時定数（フィルタ定数）は、回路を構成する抵抗の抵抗値とコンデンサの容量値との積で決まるため、当該ＲＣフィルタ回路をイメージセンサＩＣに集積化する場合には、チップ面積の制約によって、そのフィルタ定数がおのずと制限されていた。そのため、信号ライン毎にフィルタ定数を広範囲に設定しなければならない場合には、ＲＣフィルタ回路をディスクリート部品で構成せざるを得ず、これが装置規模の縮小阻害要因の一つとなっていた。
【００１０】
なお、特許文献１の従来技術であれば、抵抗値や容量値を変更することなく、フィルタ回路の時定数や入力信号の振幅を制御することが可能である。しかしながら、当該従来技術は、充電回路（カレントミラー回路）の電源電圧ラインと放電回路（カレントミラー回路）の基準電圧ラインにいずれも入力信号を供給し、入力信号の電圧レベルと充放電用コンデンサの端子電圧との高低に応じて、充電回路及び放電回路の動作可否、延いては、前記コンデンサの充電動作／放電動作を切り替える構成とされていた。そのため、入力信号のドライブ能力を十分に高めておかなければ、充電回路や放電回路をドライブすることができず、コンデンサの充放電電流に狂いが生じて、フィルタ定数が所望値から外れてしまうおそれがあった。
【００１１】
また、特許文献２〜４の従来技術では、抵抗やコンデンサを要することなく、外来ノイズを除去することが可能ではあるが、当該従来技術では、入力信号のサンプリングクロックに同期したようなパルスノイズ（フリップフロップのセットアップ、ホールドタイム以上のパルス幅を有するノイズ）が連続的に重畳すると、誤動作を生じるおそれがあった。
【００１２】
本発明は、上記の問題点に鑑み、入力信号のドライブ能力に依ることなく、フィルタ定数を高精度かつ広範囲に設定することができ、かつ、その集積化に際しても装置規模の増大を抑制することが可能なフィルタ回路、並びに、これを用いたイメージセンサ、イメージセンサモジュール、画像読取装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明に係るフィルタ回路は、第１定電流を生成する第１定電流源と；第２定電流を生成する第２定電流源と；一対の第１、第２Ｐチャネル型電界効果トランジスタによって形成され、第１定電流に応じた第１ミラー電流を生成する第１カレントミラー部と；一対の第１、第２Ｎチャネル型電界効果トランジスタによって形成され、第２定電流に応じた第２ミラー電流を生成する第２カレントミラー部と；入力パルス信号をバッファする入力バッファと；ソースが電源に接続され、ドレインが第１、第２Ｐチャネル型電界効果トランジスタの両ゲートに接続され、ゲートが前記入力バッファの出力端に接続された第３Ｐチャネル型電界効果トランジスタと；ソースが接地され、ドレインが第１、第２Ｎチャネル型電界効果トランジスタの両ゲートに接続され、ゲートが前記入力バッファの出力端に接続された第３Ｎチャネル型電界効果トランジスタと；第１ミラー電流によって充電され、第２ミラー電流によって放電されるコンデンサと；前記コンデンサの一端電圧を出力パルス信号として出力する出力バッファと；を有して成る構成（第１の構成）としている。
【００１４】
或いは、本発明に係るフィルタ回路は、上記の電界効果トランジスタに代えてバイポーラトランジスタを用いた構成、すなわち、第１定電流を生成する第１定電流源と；第２定電流を生成する第２定電流源と；一対の第１、第２ＰＮＰ型バイポーラトランジスタによって形成され、第１定電流に応じた第１ミラー電流を生成する第１カレントミラー部と；一対の第１、第２ＮＰＮ型バイポーラトランジスタによって形成され、第２定電流に応じた第２ミラー電流を生成する第２カレントミラー部と；入力パルス信号をバッファする入力バッファと；エミッタが電源に接続され、コレクタが第１、第２ＰＮＰ型バイポーラトランジスタの両ベースに接続され、ベースが前記入力バッファの出力端に接続された第３ＰＮＰ型バイポーラトランジスタと；エミッタが接地され、コレクタが第１、第２ＮＰＮ型バイポーラトランジスタの両ベースに接続され、ベースが前記入力バッファの出力端に接続された第３ＮＰＮ型バイポーラトランジスタと；第１ミラー電流によって充電され、第２ミラー電流によって放電されるコンデンサと；前記コンデンサの一端電圧を出力パルス信号として出力する出力バッファと；を有して成る構成（第２の構成）としてもよい。
【００１５】
なお、上記第１または第２の構成から成るフィルタ回路は、前記出力パルス信号を複数回サンプリングする手段と、そのサンプリング結果を多数決して出力する手段と、を備えて成る構成（第３の構成）にするとよい。
【００１６】
また、本発明に係るイメージセンサは、受光素子を用いて原稿からの反射光量に応じたアナログの読取画像信号を生成し、これを画素毎にシリアル出力するイメージセンサであって、前記イメージセンサの駆動及び／または制御に必要な入力パルス信号のフィルタ手段として、上記第１〜第３いずれかの構成から成るフィルタ回路を備えて成る構成（第４の構成）としている。
【００１７】
また、本発明に係るイメージセンサモジュールは、複数のイメージセンサを各受光素子の配列方向に縦列して成るイメージセンサモジュールであって、前記イメージセンサとして、上記第４の構成から成るイメージセンサを備えた構成（第５の構成）としている。
【００１８】
また、本発明に係る画像読取装置は、上記第５の構成から成るイメージセンサモジュールを備えて成る構成（第６の構成）としている。
【発明の効果】
【００１９】
本発明によれば、入力信号のドライブ能力に依ることなく、フィルタ定数を高精度かつ広範囲に設定することができ、かつ、その集積化に際しても装置規模の増大を抑制することが可能なフィルタ回路、並びに、これを用いたイメージセンサ、イメージセンサモジュール、画像読取装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明に係るイメージセンサモジュールを備えた画像読取装置の一実施形態を示す模式図である。
【００２１】
本図に示すように、本実施形態の画像読取装置は、密着型のイメージセンサモジュール１（以下、ＣＩＳ［Contact Image Sensor］モジュール１と呼ぶ）と、セット基板２と、フレキシブルケーブル３と、を有して成る。また、本図には示していないが、本実施形態の画像読取装置は、上記構成要素のほかにも、原稿を照射する光源や、原稿からの反射光をＣＩＳモジュール１に導くレンズアレイなど、画像読取装置の機能を実現するに際して必須の構成要素を当然に有して成る。
【００２２】
なお、本発明に係るＣＩＳモジュール１の搭載対象となる画像読取装置としては、ファクシミリ、プリンタ、ディジタル複写機、スキャナ、及び、これらの諸機能を備えた複合機（ＭＦＰ［Multi Function Peripheral］）など、シートフィード型やフラットベッド型の画像読取装置を備えたアプリケーション全般を挙げることができる。
【００２３】
ＣＩＳモジュール１は、ｎ（≧２）個のイメージセンサＩＣ１１〜１ｎを各受光素子の配列方向に縦列して成る。イメージセンサＩＣ１１〜１ｎは、原稿の幅方向に沿って１列（或いはＲＧＢの３列）に配列された受光素子列（ＣＣＤ［Charge Coupled Devices］型やＣＭＯＳ［Complementary Metal Oxide Semiconductor］型の固体撮像素子）を用いて原稿からの反射光量に応じたアナログ画像信号を生成し、これを画素毎にシリアル出力する半導体集積回路装置である。なお、ＣＩＳモジュール１上における信号ラインＬ１〜Ｌ３の配線長は、読取り対象となる原稿の幅に応じて、数十［ｃｍ］（Ａ４原稿対応機種では約２０［ｃｍ］）とされている。また、イメージセンサＩＣ１１〜１ｎの各受光素子の配列については、その高解像度化を図るべく、千鳥配列としてもよい。
【００２４】
セット基板２は、ＣＩＳモジュール１の制御主体であるＣＰＵ［Central Processing Unit］等が搭載された基板である。ＣＰＵは、ＣＩＳモジュール１に対して、イメージセンサＩＣ１１〜Ｉｎの駆動及び／または制御に必要な入力パルス信号（クロックパルス信号ＣＬＫ、スタートパルス信号ＳＰ、及び、モード切替信号ＭＯＤＥ）を伝達する一方、ＣＩＳモジュール１からのアナログ画像信号をディジタル画像信号に変換して取り込む。
【００２５】
フレキシブルケーブル３は、ＣＩＳモジュール１とセット基板２とを電気的に接続するためのケーブルであり、そのケーブル長は、読取り対象となる原稿の高さ（原稿の走査距離）に応じて、数十［ｃｍ］（Ａ４原稿対応機種では約５０［ｃｍ］）とされている。なお、本図においては、フレキシブルケーブル３に含まれる信号ラインとして、イメージセンサＩＣ１１〜Ｉｎの駆動及び／または制御に必要な入力パルス信号（クロックパルス信号ＣＬＫ、スタートパルス信号ＳＰ、及び、モード切替信号ＭＯＤＥ）を伝達する信号ラインＬ１〜Ｌ３を代表的に図示したが、信号ラインはこれに限定されるものではなく、フレキシブルケーブル３には、その他にも種々の信号ラインが含まれている。
【００２６】
上記構成から成る画像読取装置では、原稿と等幅のＣＩＳモジュール１を原稿の高さ方向に走査することで、２次元の画像信号を得ることが可能である。また、ＣＩＳモジュール１を用いた構成（すなわち、密着方式を採用した構成）であれば、レンズ結像方式を採用した構成と異なり、レンズとセンサとの間に焦点距離を確保する必要がないため、装置の小型化を図ることが可能となる。
【００２７】
なお、先述したように、上記構成から成る画像読取装置では、フレキシブルケーブル３のケーブル長や、ＣＩＳモジュール１上における信号ラインＬ１〜Ｌ３の配線長が非常に長いため、信号ラインＬ１〜Ｌ３に外来ノイズが飛び込みやすい状況となっている。
【００２８】
次に、イメージセンサＩＣ１１〜１ｎの第１実施形態について詳細な説明を行う。
【００２９】
図２は、イメージセンサＩＣ１１〜１ｎの第１実施形態を示すブロック図である。
【００３０】
なお、図２では、特にイメージセンサＩＣ１１の第１実施形態（以下、「イメージセンサＩＣ１１ａ」と符号する）を代表として示しているが、その他のイメージセンサＩＣ１２〜１ｎについても、図２と同様の構成から成るものとする。
【００３１】
図２に示すように、本実施形態のイメージセンサＩＣ１１ａは、パッドＴ１〜Ｔ３と、アナログフィルタ回路ＡＦ１〜ＡＦ３と、ロジック部ＬＧと、受光素子列ＳＮと、を有して成る。
【００３２】
信号ラインＬ１を用いて伝達されるクロックパルス信号ＣＬＫは、イメージセンサＩＣ１１〜Ｉｎの駆動に必要なクロック信号であり、パッドＴ１及びアナログフィルタ回路ＡＦ１を介して、ロジック部ＬＧに入力される。なお、クロックパルス信号ＣＬＫの周波数は、数［ＭＨｚ］（本実施形態では５［ＭＨｚ］）とされており、そのパルス幅は、数百［ｎｓ］（本実施形態では１００［ｎｓ］）とされている（図３を参照）。
【００３３】
信号ラインＬ２を用いて伝達されるスタートパルス信号ＳＰは、原稿の読取開始を指示するための命令信号であり、パッドＴ２及びアナログフィルタ回路ＡＦ２を介して、ロジック部ＬＧに入力される。なお、スタートパルス信号ＳＰは、クロックパルス信号ＣＬＫに同期してその論理が変遷される２値信号であり、原稿の読取り開始に際して、クロックパルス信号ＣＬＫの１周期分（本実施形態では２００［ｎｓ］）だけ、イネーブル（ハイレベル）とされる（図３を参照）。
【００３４】
信号ラインＬ３を用いて伝達されるモード切替信号ＭＯＤＥは、原稿の読取解像度を３００ｄｐｉ［dot per inch］と６００ｄｐｉのいずれか一に切り替えるための選択信号であり、パッドＴ３及びアナログフィルタ回路ＡＦ３を介して、ロジック部ＬＧに入力される。なお、モード切替信号ＭＯＤＥは、クロックパルス信号ＣＬＫに同期してその論理が変遷される２値信号であり、少なくとも原稿の読取り開始から終了までの期間は、一の論理に保持される（図３を参照）。
【００３５】
アナログフィルタ回路ＡＦ１〜ＡＦ３は、入力パルス信号（ＣＬＫ、ＳＰ、ＭＯＤＥ）から信号ラインＬ１〜Ｌ３に飛び込む外来ノイズを各々除去するように波形整形を行い、当該波形整形済みの出力パルス信号Ｓ１〜Ｓ３をロジック部ＬＧに送出するアナログフィルタ手段である。
【００３６】
ロジック部ＬＧは、アナログフィルタ回路ＡＦ１〜ＡＦ３からの出力パルス信号Ｓ１〜Ｓ３に基づいて、受光素子列ＳＮを用いたアナログ画像信号の生成、並びに、その画素毎のシリアル出力を制御する。
【００３７】
次に、アナログフィルタ回路ＡＦ１〜ＡＦ３の一構成例について詳細な説明を行う。
【００３８】
図４は、アナログフィルタ回路ＡＦ１〜ＡＦ３の一構成例を示す回路図である。
【００３９】
なお、図４では、特にアナログフィルタ回路ＡＦ１の一構成例を代表として示しているが、その他のアナログフィルタ回路ＡＦ２〜ＡＦ３についても、図４と同様の構成から成るものとする。
【００４０】
図４に示す通り、本構成例のアナログフィルタ回路ＡＦ１は、一端が接地された第１定電流源Ｉ１と；一端が電源に接続された第２定電流源Ｉ２と；ソースが電源に接続され、ドレインが第１定電流源Ｉ１の他端に接続され、ゲートが自身のドレインに接続された第１Ｐチャネル型電界効果トランジスタＰ１と；ソースが電源に接続され、ゲートが第１Ｐチャネル型電界効果トランジスタＰ１のゲートに接続された第２Ｐチャネル型電界効果トランジスタＰ２と；ソースが接地され、ドレインが第２定電流源Ｉ２の他端に接続され、ゲートが自身のドレインに接続された第１Ｎチャネル型電界効果トランジスタＮ１と；ソースが接地され、ゲートが第１Ｎチャネル型電界効果トランジスタＮ１のゲートに接続された第２Ｎチャネル型電界効果トランジスタＮ２と；入力パルス信号（クロックパルス信号ＣＬＫ）をバッファして出力する入力バッファＢＵＦ１と；ソースが電源に接続され、ドレインが第１、第２Ｐチャネル型電界効果トランジスタＰ１、Ｐ２の両ゲートに接続され、ゲートが入力バッファＢＵＦ１の出力端に接続された第３Ｐチャネル型電界効果トランジスタＰ３と；ソースが接地され、ドレインが第１、第２Ｎチャネル型電界効果トランジスタＮ１、Ｎ２の両ゲートに接続され、ゲートが入力バッファＢＵＦ１の出力端に接続された第３Ｎチャネル型電界効果トランジスタＮ３と；一端が第２Ｐチャネル型電界効果トランジスタＰ２のドレイン及び第２Ｎチャネル型電界効果トランジスタＮ２のドレインに各々接続され、他端が接地されたコンデンサＣ１と；コンデンサＣ１の一端電圧Ｖｃを出力パルス信号Ｓ１として出力する出力バッファＢＵＦ２と；を有して成る。
【００４１】
第１、第２定電流源Ｉ１、Ｉ２は、それぞれ、所定の第１、第２定電流ｉ１、ｉ２を生成する手段である。なお、第１、第２定電流源Ｉ１、Ｉ２として、抵抗素子を要しないバンドギャップ補償定電流源を採用すれば、周囲温度の変化に依らない第１、第２定電流ｉ１、ｉ２を生成することができる。従って、抵抗素子を要するＲＣフィルタ回路に比べて温度特性の面で有利となる。
【００４２】
一対のトランジスタＰ１、Ｐ２によって形成される第１カレントミラー部ＣＭ１は、第１定電流ｉ１に応じた第１ミラー電流ｍ１を生成する手段である。なお、第１定電流ｉ１と第１ミラー電流ｍ１との比は、トランジスタＰ１、Ｐ２のゲート面積比に応じて、適宜調節することが可能である。
【００４３】
一対のトランジスタＮ１、Ｎ２によって形成される第２カレントミラー部ＣＭ２は、第２定電流ｉ２に応じた第２ミラー電流ｍ２を生成する手段である。なお、第２定電流ｉ２と第２ミラー電流ｍ２との比は、トランジスタＮ１、Ｎ２のゲート面積比に応じて、適宜調節することが可能である。
【００４４】
コンデンサＣ１は、第１ミラー電流ｍ１によって充電され、第２ミラー電流ｍ２によって放電される充放電手段であり、その端子電圧Ｖｃが後段に引き出されている。
【００４５】
入力バッファＢＵＦ１は、入力されるクロックパルス信号ＣＬＫのドライブ能力を高める手段であり、インバータＩＮＶ１、ＩＮＶ２を直列接続することで形成されている。
【００４６】
出力バッファＢＵＦ２は、コンデンサＣ１の端子電圧Ｖｃを出力パルス信号Ｓ１として波形整形するとともに、そのドライブ能力を高める手段であり、インバータＩＮＶ３、ＩＮＶ４を直列接続することで形成されている。なお、前段のインバータＩＮＶ３は、２値の閾値電圧（上側閾値電圧ＶｔｈＨと下側閾値電圧ＶｔｈＬ）を備えたヒステリシス構成とされている。すなわち、インバータＩＮＶ３の出力論理は、コンデンサＣ１の端子電圧Ｖｃが上側閾値電圧ＶｔｈＨを上回ったときに第１論理から第２論理に遷移され、以後、下側閾値電圧ＶｔｈＬを下回ったときに第２論理から第１論理に復帰される。
【００４７】
上記構成から成るアナログフィルタ回路ＡＦ１の動作について、図４とともに図５を参照しながら詳細に説明する。
【００４８】
図５は、アナログフィルタ回路ＡＦ１の動作を説明するための図であり、上から順に、クロックパルス信号ＣＬＫ、コンデンサＣ１の端子電圧Ｖｃ、及び、出力パルス信号Ｓ１の波形挙動をそれぞれ示している。
【００４９】
まず、正常なクロックパルス信号ＣＬＫが入力された場合について説明する。
【００５０】
この場合、クロックパルス信号ＣＬＫがハイレベルに立ち上がると、トランジスタＰ３がオフとなり、トランジスタＮ３がオンとなるので、第１カレントミラー部ＣＭ１のミラー動作が許可され、第２カレントミラー部ＣＭ２のミラー動作が禁止される。その結果、コンデンサＣ１には、第１ミラー電流ｍ１が流し込まれ、その端子電圧Ｖｃが所定の時定数をもって立ち上がる。その後、コンデンサＣ１の端子電圧ＶｃがインバータＩＮＶ３の上側閾値電圧ＶｔｈＨを上回ると、出力パルス信号Ｓ１がハイレベルに立ち上がる。
【００５１】
一方、クロックパルス信号ＣＬＫがローレベルに立ち下がると、トランジスタＰ３がオンとなり、トランジスタＮ３がオフとなるので、第１カレントミラー部ＣＭ１のミラー動作が禁止され、第２カレントミラー部ＣＭ２のミラー動作が許可される。その結果、コンデンサＣ１からは、第２ミラー電流ｍ２が引き抜かれ、その端子電圧Ｖｃが所定の時定数をもって立ち下がる。その後、コンデンサＣ１の端子電圧ＶｃがインバータＩＮＶ３の下側閾値電圧ＶｔｈＬを下回ると、出力パルス信号Ｓ１がローレベルに立ち下がる。
【００５２】
このように、正常なクロックパルス信号ＣＬＫが入力されている場合、アナログフィルタ回路ＡＦ１で得られる出力パルス信号Ｓ１は、入力されたクロックパルス信号ＣＬＫそのものとなる。
【００５３】
次に、信号ラインＬ１に外来ノイズが重畳した場合について説明する。
【００５４】
図５に示すように、クロックパルス信号ＣＬＫが本来ローレベルである期間に外来ノイズが重畳すると、コンデンサＣ１は、本来の放電期間中に誤って充電されることになる。しかしながら、外来ノイズの重畳は瞬時的なものであるため、その誤充電は、コンデンサＣ１の端子電圧ＶｃがインバータＩＮＶ３の上側閾値電圧ＶｔｈＨに至る前に終了され、再び本来の放電期間に復帰される。従って、出力パルス信号Ｓ１は、上記の外来ノイズが除去された波形となる。
【００５５】
上記構成から成るアナログフィルタ回路ＡＦ１であれば、コンデンサＣ１の充放電電流となる第１、第２ミラー電流ｍ１、ｍ２を適宜調整することにより、そのフィルタ定数を広範囲（例えば、数［ｎｓ］〜数十［μｓ］）に設定することができるので、信号ラインＬ１〜Ｌ３毎（入力パルス信号毎）に最適なフィルタ定数を設定することが可能となる。
【００５６】
本実施形態を例に挙げて、より具体的に述べると、アナログフィルタ回路ＡＦ１、ＡＦ２のフィルタ定数については、クロックパルス信号ＣＬＫ及びスタートパルス信号ＳＰのパルス幅がいずれも数百［ｎｓ］程度であることに鑑み、第１、第２ミラー電流ｍ１、ｍ２を大きくして、両入力パルス信号に影響を及ぼさない範囲（数十［ｎｓ］）に設定する一方、アナログフィルタ回路ＡＦ３のフィルタ定数については、モード切替信号ＭＯＤＥのパルス幅が上記に比べて非常に長く、フィルタリング処理による影響を受けにくいことに鑑み、外来ノイズの除去効率を優先すべく、第１、第２ミラー電流ｍ１、ｍ２を十分に絞って、数十［μｓ］に設定することが可能となる。従って、各入力パルス信号につき、そのノイズ耐性を適切にかつ効果的に高めることが可能となる。
【００５７】
なお、ＲＣフィルタ回路のフィルタ定数を数十［μｓ］まで大きくするためには、非常に大きな抵抗値或いは容量値が必要となるため、当該回路の集積化は非現実的となるが、上記構成から成るアナログフィルタ回路ＡＦ１であれば、抵抗値或いは容量値を変えずにフィルタ定数を大きくすることができるので、ＩＣへの集積化にも非常に好適である。
【００５８】
また、上記構成から成るアナログフィルタ回路ＡＦ１は、入力パルス信号（クロックパルス信号ＣＬＫ）に応じてトランジスタＰ３、Ｎ３のオン／オフ制御を行い、トランジスタＰ１、Ｐ２、及び、トランジスタＮ１、Ｎ２のゲート電圧を直接的に制御することで、第１、第２カレントミラー部ＣＭ１、ＣＭ２の動作可否を制御する構成とされている。すなわち、上記構成から成るアナログフィルタ回路ＡＦ１であれば、インピーダンス的にドライブ能力の乏しい入力バッファＢＵＦ１を用いた場合でも、トランジスタＰ３、Ｎ３のゲート制御が可能でありさえすれば、第１、第２カレントミラー部ＣＭ１、ＣＭ２のドライブ不能が生じることはない。従って、コンデンサＣ１の充放電電流に狂いが生じにくくなり、フィルタ定数が所望値から外れてしまうおそれを低減することが可能となる。
【００５９】
また、上記構成から成るアナログフィルタ回路ＡＦ１であれば、第１、第２ミラー電流ｍ１、ｍ２のバランスを適宜調整することにより、立上がりノイズに対する耐性のみを高めたり、逆に、立下がりノイズに対する耐性のみを高めたりすることが可能となる。
【００６０】
例えば、スタートパルス信号ＳＰのように、画像読取りの開始時のみハイレベルに遷移する入力パルス信号をフィルタ対象とする場合には、殆どの期間がローレベルであることに鑑み、第１ミラー電流ｍ１を絞って、立上がりノイズに対する耐性を高めることが考えられる。逆に、上記の論理が逆である入力パルス信号をフィルタ対象とする場合には、殆どの期間がハイレベルであることに鑑み、第２ミラー電流ｍ２を絞って、立下がりノイズに対する耐性を高めればよい。
【００６１】
次に、イメージセンサＩＣ１１〜１ｎの第２実施形態について詳細な説明を行う。
【００６２】
図６は、イメージセンサＩＣ１１〜１ｎの第２実施形態を示すブロック図である。
【００６３】
なお、図６では、特にイメージセンサＩＣ１１の第２実施形態（以下、「イメージセンサＩＣ１１ｂ」と符号する）を代表として示しているが、その他のイメージセンサＩＣ１２〜１ｎについても、図６と同様の構成から成るものとする。
【００６４】
図６に示すように、本実施形態のイメージセンサＩＣ１１ｂは、第１実施形態とほぼ同様の構成から成り、アナログフィルタ回路ＡＦ２の後段に、ディジタルフィルタ回路ＤＦを設けたことを特徴としている。そこで、第１実施形態と同様の構成部分については、図２と同一符号を付すことで詳細な説明を省略し、以下では、本実施形態の特徴部分であるディジタルフィルタ回路ＤＦについて重点的な説明を行う。
【００６５】
ディジタルフィルタ回路ＤＦは、アナログフィルタ回路ＡＦ２からの出力パルス信号Ｓ２を複数回サンプリングし、そのサンプリング結果を多数決して出力する手段である。
【００６６】
このようなディジタルフィルタ回路ＤＦを挿入すれば、アナログフィルタ回路ＡＦ２を挿入することで生じたスタートパルス信号ＳＰのタイミングずれを適切に補正することが可能となる。また、ディジタルフィルタ回路ＤＦ側から見れば、前段のアナログフィルタ回路ＡＦ２にて外来ノイズが除去されているので、その多数決動作に誤動作を生じるおそれを低減することが可能となる。
【００６７】
なお、ディジタルフィルタ回路ＤＦのフィルタ定数（すなわちサンプリング周期）は、アナログフィルタ回路ＡＦ２のフィルタ定数よりも大きい値に設定しておけばよい。
【００６８】
次に、ディジタルフィルタ回路ＤＦの一構成例及びその動作について詳細に説明する。
【００６９】
図７は、ディジタルフィルタ回路ＤＦの一構成例（以下、「ディジタルフィルタ回路ＤＦａ」と符号する）を示す回路図であり、図８は、ディジタルフィルタ回路ＤＦａの動作を説明するための図である。
【００７０】
図７に示す通り、本構成例のディジタルフィルタ回路ＤＦａは、ＤフリップフロップＦＦ１ａ、ＦＦ２ａ、ＦＦ３ａと、多数決部ＭＡＪと、ラッチ部ＬＴＣと、を有して成る。
【００７１】
ＤフリップフロップＦＦ１ａのデータ入力端（Ｄ）には、アナログフィルタ回路ＡＦ２の出力パルス信号Ｓ２（フィルタリング処理が為されたスタートパルス信号ＳＰ）が入力されている。ＤフリップフロップＦＦ２ａのデータ入力端（Ｄ）には、ＤフリップフロップＦＦ１ａの出力信号Ｑ１が入力されている。ＤフリップフロップＦＦ３ａのデータ入力端（Ｄ）には、ＤフリップフロップＦＦ２ａの出力信号Ｑ２が入力されている。
【００７２】
一方、ＤフリップフロップＦＦ１ａ、ＦＦ２ａ、ＦＦ３ａの各クロック入力端には、いずれも、アナログフィルタ回路ＡＦ１の出力パルス信号Ｓ１（フィルタリング処理が為されたクロックパルス信号ＣＬＫ）に同期した内部クロックパルス信号ＩＣＬＫ（出力パルス信号Ｓ１の逓倍信号）が入力されている。
【００７３】
すなわち、ＤフリップフロップＦＦ１ａ、ＦＦ２ａ、ＦＦ３ａでは、上記の内部クロックパルス信号ＩＣＬＫの立上がりエッジにて、各々の入力信号Ｓ２、Ｑ１、Ｑ２がサンプリングされることになる（サンプリング周期ｔ１）。
【００７４】
多数決部ＭＡＪは、ＤフリップフロップＦＦ１ａ、ＦＦ２ａ、ＦＦ３ａの出力信号Ｑ１〜Ｑ３を多数決して出力する手段である。より具体的に述べると、多数決部ＭＡＪは、出力信号Ｑ１〜Ｑ３のうち、２つ以上がハイレベルであれば、多数決信号Ｍ１をハイレベルとし、逆に、２つ以上がローレベルであれば、多数決信号Ｍ１をローレベルとする。
【００７５】
ラッチ部ＬＴＣは、出力パルス信号Ｓ１の立上がりエッジにて、多数決信号Ｍ１をラッチし、そのラッチ出力を出力パルス信号Ｓ２’（フィルタリング処理、タイミング調整処理が為されたスタートパルス信号ＳＰ）として、ロジック部ＬＧに送出する手段である。
【００７６】
上記構成であれば、ディジタルフィルタ回路ＤＦを簡易に構成することが可能となる。
【００７７】
次に、ディジタルフィルタ回路ＤＦの別構成例及びその動作について詳細に説明する。
【００７８】
図９は、ディジタルフィルタ回路ＤＦの別構成例（以下、「ディジタルフィルタ回路ＤＦｂ」と符号する）を示す回路図であり、図１０は、ディジタルフィルタ回路ＤＦｂの動作を説明するための図である。
【００７９】
図９に示す通り、本構成例のディジタルフィルタ回路ＤＦｂは、ＤフリップフロップＦＦ１ｂ、ＦＦ２ｂ、ＦＦ３ｂと、多数決部ＭＡＪと、ラッチ部ＬＴＣと、を有して成る。
【００８０】
ＤフリップフロップＦＦ１ｂのクロック入力端には、アナログフィルタ回路ＡＦ１の出力パルス信号Ｓ１（フィルタリング処理が為されたクロックパルス信号ＣＬＫ）が入力されている。ＤフリップフロップＦＦ２ｂのクロック入力端には、第１内部クロックパルス信号ＩＣＬＫ１（出力パルス信号Ｓ１を所定時間ｔ２だけ遅らせた遅延パルス信号）が入力されている。ＤフリップフロップＦＦ３ｂの入力端には、第２内部クロックパルス信号ＩＣＬＫ２（第１内部クロックパルス信号ＩＣＬＫ１を所定時間ｔ２だけ遅らせた遅延パルス信号）が入力されている。
【００８１】
一方、ＤフリップフロップＦＦ１ｂ、ＦＦ２ｂ、ＦＦ３ｂのデータ入力端（Ｄ）には、いずれも、アナログフィルタ回路ＡＦ２の出力パルス信号Ｓ２（フィルタリング処理が為されたスタートパルス信号ＳＰ）が入力されている。
【００８２】
すなわち、ＤフリップフロップＦＦ１ｂ、ＦＦ２ｂ、ＦＦ３ｂでは、出力パルス信号Ｓ１、及び、第１、第２内部クロックパルス信号ＩＣＬＫ１、ＩＣＬＫ２の各立上がりエッジにて、各々の入力信号Ｓ２がサンプリングされることになる。
【００８３】
多数決部ＭＡＪは、ＤフリップフロップＦＦ１ｂ、ＦＦ２ｂ、ＦＦ３ｂの出力信号Ｑ１〜Ｑ３を多数決して出力する手段である。より具体的に述べると、多数決部ＭＡＪは、出力信号Ｑ１〜Ｑ３のうち、２つ以上がハイレベルであれば、多数決信号Ｍ１をハイレベルとし、逆に、２つ以上がローレベルであれば、多数決信号Ｍ１をローレベルとする。
【００８４】
ラッチ部ＬＴＣは、出力パルス信号Ｓ１の立上がりエッジにて、多数決信号Ｍ１をラッチし、そのラッチ出力を出力パルス信号Ｓ２’（フィルタリング処理、タイミング調整処理が為されたスタートパルス信号ＳＰ）として、ロジック部ＬＧに送出する手段である。
【００８５】
上記構成であれば、出力パルス信号Ｓ１を逓倍することなく、ディジタルフィルタ回路ＤＦを構成することが可能となるので、先の構成例に比べて、装置規模や消費電力を縮小することが可能となる。
【００８６】
なお、上記の実施形態では、ＣＩＳモジュールのイメージセンサＩＣに本発明を適用した構成を例示して説明を行ったが、本発明に係るアナログフィルタ回路の適用対象はこれに限定されるものではなく、レンズ結像方式のイメージセンサや、その他の信号処理装置についても、そのフィルタ手段として広く適用することが可能である。
【００８７】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００８８】
例えば、上記の実施形態では、アナログフィルタ回路を電界効果トランジスタで構成した場合を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、電界効果トランジスタに代えて、バイポーラトランジスタを用いても構わない。なお、その際には、Ｐチャネル型電界効果トランジスタに代えてＰＮＰ型バイポーラトランジスタを用いればよく、また、Ｎチャネル型電界効果トランジスタに代えてＮＰＮ型バイポーラトランジスタを用いればよい。また、各端子の接続に際しては、ソースがエミッタに相当し、ドレインがコレクタに相当し、ゲートがベースに相当するように、適宜接続すればよい。
【００８９】
また、上記の第２実施形態では、スタートパルス信号ＳＰが入力されるアナログフィルタ回路ＡＦ２の後段にのみ、ディジタルフィルタ回路ＤＦを設けた構成を例に挙げて説明を行ったが、ディジタルフィルタ回路の挿入位置はこれに限定されるものではなく、他の信号入力経路にもディジタルフィルタ回路を挿入することは可能である。
【産業上の利用可能性】
【００９０】
本発明は、アナログフィルタ回路のフィルタ定数を高精度かつ広範囲に設定するための技術であって、例えば、イメージセンサ及びイメージセンサモジュールの読取精度向上を図る上で有用な技術である。
【図面の簡単な説明】
【００９１】
【図１】は、本発明に係るイメージセンサモジュールを備えた画像読取装置の一実施形態を示す模式図である。
【図２】は、イメージセンサＩＣ１１〜１ｎの第１実施形態を示すブロック図である。
【図３】は、入力パルス信号（ＣＬＫ、ＳＰ、ＭＯＤＥ）の波形図である。
【図４】は、アナログフィルタ回路ＡＦ１〜ＡＦ３の一構成例を示す回路図である。
【図５】は、アナログフィルタ回路ＡＦ１の動作を説明するための図である。
【図６】は、イメージセンサＩＣ１１〜１ｎの第２実施形態を示すブロック図である。
【図７】は、ディジタルフィルタ回路ＤＦの一構成例を示す回路図である。
【図８】は、ディジタルフィルタ回路ＤＦａの動作を説明するための図である。
【図９】は、ディジタルフィルタ回路ＤＦの別構成例を示す回路図である。
【図１０】は、ディジタルフィルタ回路ＤＦｂの動作を説明するための図である。
【符号の説明】
【００９２】
１    イメージセンサモジュール（ＣＩＳモジュール）
１１（１１ａ、１１ｂ）、１２、１３、…、１ｎ    イメージセンサＩＣ
２    セット基板
３    フレキシブルケーブル
Ｌ１〜Ｌ３    信号ライン
Ｔ１〜Ｔ３    パッド
ＡＦ１〜ＡＦ３    アナログフィルタ回路
ＤＦ（ＤＦａ、ＤＦｂ）    ディジタルフィルタ回路
ＬＧ    ロジック部
ＳＮ    受光素子列
Ｉ１    第１定電流源
Ｉ２    第２定電流源
ＣＭ１    第１カレントミラー部
ＣＭ２    第２カレントミラー部
Ｐ１〜Ｐ３    Ｐチャネル型電界効果トランジスタ
Ｎ１〜Ｎ３    Ｎチャネル型電界効果トランジスタ
Ｃ１    コンデンサ
ＢＵＦ１    入力バッファ
ＢＵＦ２    出力バッファ
ＩＮＶ１〜ＩＮＶ４    インバータ
ＦＦ１ａ〜ＦＦ３ａ、ＦＦ１ｂ〜ＦＦ３ｂ    Ｄフリップフロップ
ＭＡＪ    多数決部
ＬＴＣ    ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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