(57)【特許請求の範囲】
【請求項１】
専用命令により予め設定された一連のデータ処理を実行可能な少なくとも１つの専用データ処理ユニットと、
汎用命令により指定された処理を順次実行可能な汎用データ処理ユニットと、
前記専用命令および前記汎用命令を有するプログラムを記録した記録手段から前記専用命令または前記汎用命令をフェッチし、前記専用命令を前記専用データ処理ユニットに供給し、前記汎用命令を前記汎用データ処理ユニットに供給するフェッチユニットとを有し、
前記専用データ処理ユニットは、
特定のデータ処理に特化した専用回路部と、
この専用回路部を所定の処理手順に従って制御するために前記専用回路部へ制御信号を供給するシーケンス制御部と、
前記専用命令のデコード結果により前記シーケンス制御部に前記一連のデータ処理を実行させるデコードユニットとを備えており、
前記汎用命令は、前記シーケンス制御部に予め設定された処理手順と異なる手順で前記専用回路部を制御する優先命令を含み、
前記フェッチユニットは、前記優先命令を前記専用データ処理ユニットおよび前記汎用データ処理ユニットに供給し、
前記専用データ処理ユニットは、前記シーケンス制御部により制御された制御信号、および前記優先命令により前記デコードユニットが出力する制御信号のいずれかを選択して前記専用回路部に供給する選択手段と、
前記選択手段を制御するモードレジスタであって、前記汎用データ処理ユニットにより設定されるモードレジスタとを含み、
前記汎用データ処理ユニットは、前記優先命令により前記モードレジスタを前記優先命令に基づく制御信号を選択するモードに設定する機能を含む、データ処理装置。
【請求項２】
専用命令により予め設定された一連のデータ処理を実行可能な少なくとも１つの専用データ処理ユニットと、汎用命令により指定された処理を順次実行可能な汎用データ処理ユニットと、前記専用命令および前記汎用命令を有するプログラムを記録した記録手段から前記専用命令および前記汎用命令をフェッチし、前記専用命令を前記専用データ処理ユニットに供給するフェッチユニットとを有し、前記専用データ処理ユニットは、特定のデータ処理に特化した専用回路部と、この専用回路部を所定の処理手順に従って制御するために前記専用回路部へ制御信号を供給するシーケンス制御部とを備えているデータ処理装置の制御方法であって、
前記フェッチユニットが前記専用命令をフェッチすると、前記専用命令を前記専用データ処理ユニットに供給し、デコードユニットが前記専用命令のデコード結果により、前記シーケンス制御部に予め設定された処理手順にしたがって前記一連のデータ処理を行う制御信号を前記専用回路部に供給させ、前記専用回路部を制御する工程と、
前記フェッチユニットが前記汎用命令をフェッチすると、前記汎用命令を前記汎用データ処理ユニットに供給し、前記汎用命令により指定された処理を前記汎用データ処理ユニットにより実行する工程と、
前記フェッチユニットが前記汎用命令に含まれる優先命令であって、前記シーケンス制御部に予め設定された処理手順と異なる手順で前記専用回路部を制御する優先命令をフェッチすると、前記優先命令を前記専用データ処理ユニットおよび前記汎用データ処理ユニットに供給し、前記汎用データ処理ユニットは、前記専用データ処理ユニットが含む、前記シーケンス制御部により制御された制御信号、および前記優先命令により前記デコードユニットが出力する制御信号のいずれかを選択して前記専用回路部に供給する選択手段を制御するモードレジスタを、前記優先命令により、前記優先命令に基づく制御信号を選択するモードに設定することにより、前記シーケンス制御部に予め設定された処理手順と異なる手順で前記専用回路部を制御する工程とを有するデータ処理装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、専用回路を備えたデータ処理装置に関するものである。
【０００２】
【従来の技術】
ネットワークの高速・大容量化と画像処理、特にデータ圧縮・伸長処理などのアプリケーションを実行する際に処理装置に対する要求に代表されるようなリアルタイムな操作あるいは処理を要求するアプリケーションの多様化は止まる所をしらないといっても過言ではない。このため、高速化するパソコン・ゲーム機などに使用されるプロセッサは極め高いクロック周波数で動作するようになっており、複数のアプリケーションを高速で処理する能力を持つに至っている。しかしながら、これらのプロセッサは、汎用的な特徴をもつがゆえに、リアルタイムな処理が要求されるものについてすべて対応できるとは限らない。これに対し、ハードワイヤードロジックなどにより特定の処理に特化した専用回路は、リアルタイム応答を要求される処理は、その様にデザインすることが可能である。したがって、リアルタイム応答への要求が高いアプリケーションの分野では、データ処理が１クロックでも遅れたら使い物にならなくなるので、専用化してでも応答性を確保する必要がある。
【０００３】
【発明が解決しようとする課題】
したがって、通信・ネットワークや画像処理においては、このような専用化された回路を用いて制御装置を構成する要求が顕著である。しかしながら、この種のアプリケーションの世界では、業界標準仕様が重要であり、この標準対応でなければマーケットに参入できない。このため、各社とも仕様の決定に影響力を及ぼそうとし、かつ、仕様が決定されたらいち早くそのシステムを商品化して市場に投入することがシェアの確保に繋がる。したがって、設計、特にシステムＬＳＩの設計期間を短縮すると共に、その後の仕様変更に対する柔軟性が要求される。専用回路は、設計および検証に係る期間が長く、また、仕様変更に対する柔軟性はほとんどない。したがって、性能的には専用回路が要望されるものの、システムＬＳＩが設計および開発される環境を考慮すると専用回路で対応することが難しい。かといって、上述したように、汎用プロセッサでは、リアルタイム応答性が不十分なことが多い。
【０００４】
このような背景にあって、プロセッサではあるが、アプリケーションに特化した命令を組み込める設計方式が提案されている。例えば、特願平１１−３０７６８４号に開示されている技術がある。ここでは、汎用プロセッサと同様あるいは小さな規模で汎用処理が可能な汎用データ処理ユニット（ＰＵ）と、特定のデータ処理に特化した専用データ処理ユニット（ＶＵ）とを有するデータ処理装置を提供している。このデータ処理装置では、ＶＵを稼動する専用命令を汎用命令と共にデータ処理装置のプログラムに命令セットとして取り込み、リアルタイム応答が要求される処理についてはＶＵをコールする構成が可能であり、仕様変更などに対してはプログラムレベルあるいはＰＵの処理によって対応できるという特徴を備えている。
【０００５】
さらに、プログラムをフェッチするフェッチユニット（ＦＵ）およびデコーダと、基本的な命令セットを備えたＰＵなどからなる基本的なアーキテクチャを用意し、それによって稼動されるＶＵをアプリケーション毎に換えることができる。したがって、設計および開発に費やされる期間も短縮することが可能であり、実績のある専用回路をＶＵとして取り込むこともできる。このため、リアルタイム性が要求されるアプリケーションに対応するシステムを短期間で開発することが可能であり、さらに、その後の設計変更などにも柔軟に対応することができる。
【０００６】
このように、汎用データ処理ユニット（ＰＵ）と、専用データ処理ユニット（ＶＵ）を採用したアーキテクチャは、リアルタイムな応答性を要求されるアプリケーションに適したシステムを短期間に開発でき、プログラムレベルでその後の変更にも柔軟に対応できるものである。しかしながら、仕様変更の範囲がＶＵに及んだ場合、すなわち、専用命令によって実行する処理内容に及んだ場合は、プログラムレベルでは対応できないので、ＶＵを再設計する必要がある。
【０００７】
従来、データパス処理を主体とするＶＵの仕様は初期段階で決定されることが通常であるが、ＶＵの構成に影響を及ぼすような仕様変更が何らかの要因で発生する可能性は常にある。そして、そのような仕様変更が発生したときに、仕様変更に対処できないことによりシステムＬＳＩの性能がユーザが満足できるものにならなかったり、システムＬＳＩを用いたアプリケーションの機能が制限されてしまう可能性がある。
【０００８】
そこで、本発明においては、ＶＵの仕様にまで影響を与えるような変更に対しても柔軟に対応することができるデータ処理装置を提供することを目的としている。そして、開発のあらゆる段階の仕様変更にも柔軟に対処することが可能であり、ＶＵの機能を最大限に活かすことができるデータ処理装置、その制御方法および制御プログラムを提供することを目的している。
【０００９】
このため、本発明においては、ＰＵにより、ＶＵの専用回路をＶＵで予め設定された所定の処理手順と異なる処理手順で制御できるようにしている。すなわち、本発明のデータ処理装置は、専用命令（Ｖ命令）により予め設定された一連のデータ処理を実行可能な少なくとも１つの専用データ処理ユニット（ＶＵ）と、汎用命令（Ｐ命令）により指定された処理を順次実行可能な汎用データ処理ユニット（ＰＵ）と、専用命令および汎用命令を有するプログラムを記録した記録手段から専用命令または汎用命令をフェッチし、専用命令を専用データ処理ユニットに供給し、汎用命令を汎用データ処理ユニットに供給するフェッチユニットとを有し、専用データ処理ユニットは、特定のデータ処理に特化した専用回路部と、この専用回路部を所定の処理手順に従って制御するために専用回路部へ制御信号を供給するシーケンス制御部と、専用命令のデコード結果によりシーケンス制御部に一連のデータ処理を実行させるデコードユニットとを備えている。さらに、汎用命令は、シーケンス制御部に予め設定された処理手順と異なる手順で専用回路部を制御する優先命令を含み、フェッチユニットは、優先命令を専用データ処理ユニットおよび汎用データ処理ユニットに供給する。専用データ処理ユニットは、シーケンス制御部により制御された制御信号、および優先命令によりデコードユニットが出力する制御信号のいずれかを選択して専用回路部に供給する選択手段と、選択手段を制御するモードレジスタであって、汎用データ処理ユニットにより設定されるモードレジスタとを含み、汎用データ処理ユニットは、優先命令によりモードレジスタを優先命令に基づく制御信号を選択するモードに設定する機能を含む。このため、汎用データ処理ユニットにより、シーケンス制御部に予め設定された処理手順と異なる手順で専用回路部を制御できる。
【００１０】
本発明のデータ処理装置においては、汎用データ処理ユニットにより専用データ処理ユニットの専用回路部を本来の処理手順と異なる処理手順で動作させることができる。すなわち、専用命令により予め設定された一連のデータ処理を実行可能な少なくとも１つの専用データ処理ユニットと、汎用命令により指定された処理を順次実行可能な汎用データ処理ユニットと、専用命令および汎用命令を有するプログラムを記録した記録手段から専用命令および汎用命令をフェッチし、専用命令を専用データ処理ユニットに供給するフェッチユニットとを有し、専用データ処理ユニットは、特定のデータ処理に特化した専用回路部と、この専用回路部を所定の処理手順に従って制御するために専用回路部へ制御信号を供給するシーケンス制御部とを備えているデータ処理装置の制御方法において、フェッチユニットが専用命令をフェッチすると、専用命令を専用データ処理ユニットに供給し、デコードユニットが専用命令により、シーケンス制御部に予め設定された処理手順にしたがって一連のデータ処理を行う制御信号を供給させ専用回路部を制御する工程と、フェッチユニットが汎用命令をフェッチすると、汎用命令を汎用データ処理ユニットに供給し、汎用命令により指定された処理を汎用データ処理ユニットにより実行する工程に加え、フェッチユニットが汎用命令に含まれる優先命令であって、シーケンス制御部に予め設定された処理手順と異なる手順で専用回路部を制御する優先命令をフェッチすると、優先命令を専用データ処理ユニットおよび汎用データ処理ユニットに供給し、汎用データ処理ユニットは、専用データ処理ユニットが含む、シーケンス制御部により制御された制御信号、および優先命令によりデコードユニットが出力する制御信号のいずれかを選択して専用回路部に供給する選択手段を制御するモードレジスタを、優先命令により、優先命令に基づく制御信号を選択するモードに設定することにより、シーケンス制御部に予め設定された処理手順と異なる手順で専用回路部を制御する工程を設けることができる。
【００１１】
したがって、専用命令に対して処理手順が固定化されていた専用データ処理ユニットの専用回路部の動作を、プログラムレベルで制御あるいは変更することができる。このため、開発、設計あるいは製造後に発生した仕様変更に対しても極めて柔軟に対処することができる。したがって、本発明のデータ処理装置においては、同一の制御対象、すなわち専用回路部を、ハードウェア的に高速に処理制御することができると共に、プログラムを介してソフトウェア的に柔軟に制御することも可能となる。
【００１２】
すなわち、特定のデータ処理に特化した専用回路部、およびこの専用回路部を所定の処理手順に従って制御するために専用回路部へ制御信号を供給するシーケンス制御部とを備えている専用データ処理ユニットに対する専用命令と、汎用データ処理ユニットに対する汎用命令とを有するデータ処理装置の制御プログラム製品においては、シーケンス制御部に予め設定された処理手順にしたがって制御信号を供給し専用回路部を制御する専用命令に加え、汎用命令として、シーケンス制御部に予め設定された処理手順と異なる手順で専用回路部を制御する優先命令を設けることができ、汎用命令により専用回路部の処理手順を制御することができる。このような制御プログラムは、コンピュータ、すなわち、データ制御装置（プロセッサ）に読取可能なＲＯＭなどの記録媒体に記録して提供することが可能であり、また、ＲＯＭあるいはＲＡＭに記録してデータ制御装置を稼動することができる。また、本発明の制御プログラム製品をインターネットなどのコンピュータ間の通信により伝送される伝送媒体に埋め込んで提供することも可能である。
【００１３】
したがって、専用命令および汎用命令とを有するプログラムを記録した記録手段から、専用命令または汎用命令をフェッチし、専用命令を専用データ処理ユニットに供給するフェッチユニットを有するデータ処理装置においては、専用命令により専用データ処理ユニットを高速に動かしてリアルタイム処理に適した環境を提供できると共に、汎用データ処理ユニットで制御される汎用命令によって専用データ処理ユニットを予め設定された処理手順と異なる処理手順で動かすことが可能であり、柔軟でフレキシブルな処理が実行できる環境も提供できる。
【００１４】
汎用データ処理ユニットが、専用回路部に対しシーケンス制御部の制御信号に代わる制御信号を供給可能であり、専用データ処理ユニットに、シーケンス制御部に制御された制御信号、および汎用データ処理ユニットにより制御された制御信号のいずれかを選択して専用回路部に供給する選択手段を設けることにより、汎用データ処理ユニットにより専用回路部を所望の手順で制御することが可能となり、予めシーケンサ制御部に設定されている処理手順と異なる処理手順で動かすことができる。そして、この選択手段を汎用処理ユニットにより制御することにより、専用回路部が専用命令により動作するか、汎用処理ユニットの制御の下で動作するかを汎用処理ユニットの側で、プログラムにより制御することができる。
【００１５】
したがって、汎用処理ユニットは、シーケンス制御部の制御信号に代わる制御信号を汎用命令に基づき専用回路部に対し供給可能であり、専用データ処理ユニットは、シーケンス制御部により制御された制御信号、および優先命令により制御された制御信号のいずれかを選択して専用回路部に供給する選択手段を備えている。
【００１６】
この方法は、データパスと称されるレジスタファイル、演算回路、シフタなどにより構成される特定のデータ処理を行なう専用回路の制御にハードウェアシーケンサによるハードウェアシーケンス制御方式が採用される場合に適している。ハードウェアシーケンサでは、レジスタに状態を持ち、その状態に応じて制御信号を出力する。したがって、動作速度が速く、占有面積も小さいというメリットを備えており、システムＬＳＩをコンパクトに纏めることができる。ハードウェアシーケンサでは、状態の遷移は、現在の状態と入力信号から組合せ回路で決定される。有限の状態を持つことから、ＦＭＳ(Finite State Machine,ファイナイトステートマシン)とも呼ばれる。本発明により、汎用データユニットＰＵから専用回路部に制御信号を出力するようにすれば、ハードウェアシーケンサのハードウェアを変更しないで専用回路部を柔軟に制御することが可能となり、ハードウェアシーケンサを変更することなく仕様の変更に柔軟に対処できる。また、選択手段は、モードレジスタを用いることが可能であり、それをＰＵから制御することができる。そして、データパス部である専用回路部に対する命令を汎用命令を介して細かくソフトウエアで制御できるという専用処理ユニットの柔軟化に対するメリットがある。
【００１７】
専用回路部を所定の処理手順と異なる処理手順で制御するために、汎用データ処理ユニットにより、シーケンス制御部に設定された処理手順を変更してもよい。汎用データ処理ユニットは、汎用命令により、シーケンス制御部に設定された処理手順を変更してもよい。制御方法では、汎用命令により、シーケンス制御部に予め設定された処理手順自体を変更可能とし、そのために、優先命令として、シーケンス制御部に予め設定された処理手順を変更する命令を設けておいてもよい。
【００１８】
この方法は、シーケンス制御部としてＳＲＡＭなどに専用回路部を制御するプログラムを記憶したソフトウェアシーケンサによるソフトウェアシーケンス制御方式を採用している場合に有効である。そして、ＳＲＡＭなどに記録されたプログラムの内容を書き換えれば専用回路部の命令の組み合わせを変更でき、専用データ処理ユニットにおける処理手順を変更できる。ソフトウェアシーケンサを採用すると、一般的に占有面積が増大してデータ処理装置であるシステムＬＳＩのサイズはアップしやすいが、その反面、シーケンスの内容を自由に再設定可能となる。このため、専用データ処理ユニットの処理内容をさらに柔軟化し易いというメリットがある。また、シーケンス制御部にソフトウェアシーケンサを用いて制御プログラムを書き換え可能にすると共に、上記の方式で汎用データ処理ユニットから専用回路部を制御できるようにすることも可能である。
【００１９】
【発明の実施の形態】
以下に図面を参照しながら本発明についてさらに説明する。まず、図１に、特定の処理に特化した専用データ処理ユニット（専用命令実行ユニット、以降ではＶＵ）１と、汎用的な構成の汎用データ処理ユニット（汎用命令実行ユニットあるいはプロセスユニット、以降ではＰＵ）２とを備えたデータ処理装置（システムＬＳＩ）１０であって、ＶＵ１の処理が固定化されているプロセッサの概略構成を示してある。このＬＳＩに搭載されたプロセッサＰＵ２は、まず、実行形式のプログラムコード（マイクロプログラムコード）を内蔵したコードＲＡＭ４から命令をフェッチするフェッチユニット５を備えている。フェッチユニット５は、前の命令あるいはステートレジスタ６の状態、割り込み信号φｉなどによって決まるコードＲＡＭ４の所定のアドレスから命令をフェッチするフェッチ部７と、フェッチされた専用命令（Ｖ命令）あるいは汎用命令（一般命令、Ｐ命令）をデコードし、専用命令をデコードした制御信号（デコーデド・コントロール・シグナル；Decoded Control Signal）φｖあるいは汎用命令をデコードした制御信号（デコーデド・コントロール・シグナル；Decoded Control Signal）φｐとしてＶＵ１あるいはＰＵ２の実行ユニット９に供給するデコード回路８とを備えている。さらに、ＰＵ２の実行ユニット９からは実行状態を示すステータス信号（Exec unit Status Signal）φｓが返えされ、ＰＵ２およびＶＵ１の状態がステートレジスタ(状態レジスタ)６に反映されるようになっている。
【００２０】
ＰＵ２は、さらに、汎用レジスタ、フラグレジスタおよび演算ユニット（ＡＬＵ）などから構成される汎用性の高い実行ユニット（ＥＵ）９と、この実行ユニット９で処理を行う際の一時的な記憶領域となるデータＲＡＭ３とを備えている。汎用データ処理ユニットＰＵ２は、ＦＵ５および実行ユニット９を有する構成となっており、従来の一般的なプロセッサと同様の構成となる。
【００２１】
ＰＵ２から供給される専用命令φｖを実行する専用データ処理ユニットＶＵ１は、供給する命令がＶ命令φｖであるか、ＬＳＩ１０が複数のＶＵを搭載している場合には、Ｖ命令がＶＵ１を起動する命令であるかなどデコードするユニット１３と、予め特定のデータ処理を行うように設定された制御信号をハードウェア的に出力するＦＳＭ（Finite State Machine、ファイナイトステートマシン）１４と、このＦＳＭ１４からの制御信号に従って特定のデータ処理を行うようにデザインされた専用回路（データパス）部１５と、ＰＵ２とのインタフェースをとるインタフェースレジスタ１６とを備えている。ＶＵ１の内部状態はインタフェースレジスタ１６を介してＰＵ２で参照でき、また、データパス部１５で処理された結果はＰＵ２に供給され、ＰＵ２ではその結果を利用した処理が行われる。ＦＳＭ１４は、専用回路部１５をハードウェアシーケンス制御方式で実現するためのものであり、レジスタに状態を持ち、その状態に応じて制御信号を出力する有限状態マシンである。状態の遷移は、現在の状態と入力信号から組合せ回路で決定される。したがって、Ｖ命令φｖが供給されるとＦＳＭ１４が設定された一連のシーケンスにしたがって制御信号φｃ１を専用回路部１５に状態の遷移に応じて順次供給し、専用回路部１５を用いて所定のデータ処理を行う。
【００２２】
図１に示したシステムＬＳＩ１０では、コードＲＡＭ４に、汎用命令（Ｐ命令）および専用命令（Ｖ命令）を含んだプログラムが記憶されており、それがフェッチユニット５でフェッチされ、デコードされた制御信号φｐまたはφｖとして出力される。ＶＵ１は、デコードユニット１３でこれらの制御信号φｐおよびφｖから自分のＶＵ１を起動する専用命令がデコードされた制御信号φｖを判別し、それが供給されるとＶＵ１は稼動する。
【００２３】
一方、ＰＵ２には、汎用命令がデコードされた制御信号φｐだけが供給されるようになっており、Ｖ命令をデコードしたＰＵ２では実行できない命令はＰＵ２には発行されないようになっている。その代わりに、実行を伴わないｎｏｐ命令を示す制御信号が発行され、ＰＵ２の処理はスキップされる。Ｖ命令をデコードした制御信号を発行する代わりにｎｏｐ命令を発行することにより、ＰＵ２はＶ命令あるいはそれをデコードした制御信号に対処する必要がない。すなわち、ＶＵ１は、アプリケーションなどによって変更されるものであり、ＶＵ１に指示を出す専用命令もアプリケーションによって変わることが多い。ＶＵ１は、アプリケーションに特化した専用回路であり、Ｖ命令をデコードした制御信号を解釈するように設計することは容易である。一方、ＰＵ２は、ｎｏｐ命令が出力されることにより、ＶＵ１に特化した命令に対処する必要がなく、基本命令あるいは汎用命令を解釈して実行できる機能があればよく、汎用性を犠牲にすることなく様々なアプリケーションに対応したＶＵ１と共存し、これらを制御したり、その演算結果を用いて処理を行うことができる。
【００２４】
このように、図１に示したシステムＬＳＩ１０は、先に説明した、リアルタイム応答を実現できる専用回路ＶＵ１と、汎用性があるプロセッサＰＵ２とを有するものであり、さらに、ＰＵ２は、プログラムカウンタにしたがってＰ命令を順次読み込んで実行するタイプの汎用型の組込型プロセッサにより実現することが可能であり、実績のあるプロセッサの構成およびプログラムを活かすことができる。したがって、本例のＶＵ１およびＰＵ２を備えたシステムＬＳＩ１０は、高速処理あるいはリアルタイム処理が要求される処理はＶＵ１を用いて実現し、エラー処理などの汎用性が必要とされる処理はＰＵ２を用いて実行でき、さらに、ＶＵ１の制御もプログラムレベルで規定することができる。このため、設計および開発期間を短縮でき、さらに、その後の変更や修正にも柔軟に対処できるものである。それと共に、リアルタイム処理などの従来のプログラムベースで制御される装置では実現が難しい、高速性およびクロックベースの制御が要求される処理にも対応できるシステムＬＳＩを提供できる。また、専用回路ＶＵ１は、１つに限定されることはなく、アプリケーションで要求される処理に対応して複数の専用回路ＶＵ１を用意し、それぞれの専用回路ＶＵ１を稼動する複数の専用命令をプログラムコードに含めることが可能なので、応用範囲は広いシステムである。
【００２５】
図２に、本発明のシステムＬＳＩの一例を示してある。本例のシステムＬＳＩ１１は、上記のシステムＬＳＩと同様にＰＵ２とＶＵ１とを備えたものであり共通する部分については同じ符号を付して説明を省略する。本例のＬＳＩ１１も、コードＲＡＭ４に格納されたプログラム４ａによりコントロールされるようになっている。このプログラムコード４ａは上記と同様に専用命令（Ｖ命令）と汎用命令（Ｐ命令）とにより構成されており、ＶＵ１にはＶ命令をデコードした信号φｖが供給される。そして、本例のシステムＬＳＩ１１では、Ｖ命令φｖに加え、ＶＵ１に対し汎用のＰ命令φｐの一部も供給されるようになっており、ＶＵ１のデコードユニット１３は、供給されたＰ命令φｐをＦＳＭ１４から出力される制御信号φｃ１に代わる制御信号φｃ２にデコードし、出力する機能を備えている。さらに、本例のＶＵ１は、ＦＳＭ１４から供給される制御信号φｃ１と、ＰＵ２から供給されたＰ命令φｐをデコードした制御信号φｃ２とのいずれかを選択して専用回路であるデータパス部１５に供給することができるセレクタ１７を備えている。また、このセレクタ１７において制御信号φｃ１および制御信号φｃ２のいずれかを選択するかを示すモードレジスタ（以降においてはＭＲ）１８を備えており、このＭＲ１８の値はＰＵ２の実行ユニット８からの信号φｃｓによってセットされる。
【００２６】
したがって、本例のシステムＬＳＩ１１においては、ＶＵ１のデータパス部１５は、ＦＳＭ１４からの制御信号φｃ１によりＦＳＭ１４にセットされたシーケンスにしたがって上記のシステムＬＳＩ１０と同様に制御されると共に、ＭＲ１８の値を変えることにより、ＰＵ１から命令に基づく制御信号φｃ２によっても制御することができる。このため、予めＦＳＭ１４にセットされた一連の処理手順によりデータパス部１５を動かすことができると共に、ＰＵ２のＦＵ５を介してＲＡＭ４に格納されたプログラム４ａによりＦＳＭ１４による処理手順とは異なる処理手順でデータパス部１５を動かすことができる。したがって、予め設定されたデータ処理はハードウェアシーケンス制御方式によりリアルタイムでデータパス部１５で処理できると共に、それ以外の処理がデータパス部１５に要求される場合はプログラム４ａにより柔軟にそれに対応することができる。このため、本例のシステムＬＳＩ１１においては、製造後にデータパス部１５で仕様の異なる処理を実行させる必要が生じたときに、コードＲＡＭ４に収納されるプログラム４ａを書き換えることにより柔軟に対処することができる。
【００２７】
すなわち、本例のシステムＬＳＩ１１においては、図３に示すように、制御対象となるレジスタファイル、演算回路、シフタなどのデータ処理を行なうＶＵ１の専用回路であるデータパス部１５の制御に、ハードウェアシーケンス制御装置であるＦＳＭ１４と、プログラム制御装置であるＰＵ１が用意されている。そして、ハードウェアシーケンス制御装置であるＦＳＭ１４からの制御信号φｃ１と、プログラム制御装置であるＰＵ１からの命令に基づき出力する制御信号φｃ２とをＭＲ１８の値に基づき制御選択回路１７により選択し、制御対象であるデータパス部１５に対する制御信号φｃ３として出力するようになっている。
【００２８】
このように、本例のシステムＬＳＩ１１においては、専用回路であるデータパス部１５が、ハードウェアシーケンス制御方式と、プログラム制御方式の両方で制御できるようになっている。ハードウェアシーケンス制御方式は、上述したように、レジスタに状態を持ち、その状態に応じて制御信号を出力する。状態の遷移は、現在の状態と入力信号から組合せ回路で決定され、有限の状態を持つことから、ＦＳＭ（ファイナイトステートマシン）とも呼ばれる。これに対し、プログラム制御方式は、制御実行時、プログラムコードを外部より与えるものである。プログラムコードは、ＲＡＭなどのスタック領域に保持され、制御信号は、プログラムコードをデコード回路などにより制御信号に変換して出力される。
【００２９】
ハードウェアシーケンス制御方式は、現在の状態と入力信号から次の状態を組合せ回路にて決定するため、複数の制御信号を高速に制御することが可能である。 しかし、状態遷移が組合せ回路で固定的に決定されているため、一旦 特定用途向けＬＳＩ（ＡＳＩＣ）などハードウェア化してしまった場合、その制御を容易に変更することができない。一方、プログラム制御を用いた場合、通常、プログラム制御装置は、プログラムコードが後から変更できるように構成されているため、制御装置をＡＳＩＣなどの製品としてハードウェア化してしまった後でもその制御を容易に変更することができる。しかし、プログラム制御は、その制御を汎用的なプログラムコードのステップに分解するため、その制御は一般にハードウェアシーケンス制御方式に比べ低速である。
【００３０】
したがって、ある処理の目的にレジスタファイルや演算回路などを用いたデータパスを用意したときに、当該処理がプログラム制御では要求性能を満たさない場合は、より高速に制御するためにはハードウェアシーケンス制御を採用せざるを得ない。しかしながら、ハードウェアシーケンス制御を採用した場合、ハードウェアシーケンス制御で決められた制御以外の処理を行わせることはできない。つまり、一旦、ＡＳＩＣのようなハードウェアにしてしまうと、ハードウェアシーケンス制御されたデータパスを用いて、当該処理を変更したり、当該データパスに別の処理を行わせることは不可能である。したがって、柔軟性には乏しくなるが、高速化には適しているので、上述したシステムＬＳＩ１０においても、Ｖ命令φｖで動くＶＵ１を１つまたは複数ブロック搭載し、リアルタイム処理が可能なＡＳＩＣを提供している。その一方で、処理が変更されたりする確率の高い汎用処理は汎用のＰＵ１により処理するようにしている。
【００３１】
これに対し、本例のシステムＬＳＩ１１においては、汎用のＰＵ１が用意されていることに注目し、この処理を柔軟に変更させるためのプログラム制御装置によってもデータパス部１５を制御可能とし、それぞれの制御装置で出力された制御信号を選択回路１７に入力し、そのどちらかを選択することにより、ハードウェアシーケンス制御でもプログラム制御でもデータパス部１５を制御できるようにしている。したがって、本例のシステムＬＳＩ１１は、ＶＵ１で、ハードウェアシーケンス制御で処理できる処理は、高速に実行できる特徴を残しつつ、プログラム制御を取り入れることにより、その処理を変更したり、当該データパスを用いて別の処理を柔軟に行なわせることができるようにしている。
【００３２】
図４に、ＶＵ１のさらに具体的な例を示してある。このＶＵ１は、図５（ｃ）に示す処理リスト２０を処理するためのデータパス部１５を備えたものである。図５（ｃ）に示した処理２０は、Ｒ（ｉ）とＲ（５）に対しｆ１の演算を行ない、その結果をＲ（ｉ）に格納し、その結果Ｒ（ｉ）とＲ（６）に対しｆ２の演算を行ない、その結果をＲ（ｉ）に格納し、さらに、その結果Ｒ（ｉ）とＲ（７）に対しｆ３の演算を行ない、その結果をＲ（ｉ）に格納する処理をｉ=０、１、２の順に行なうものである。ただし、ｆ３の演算時にフラッグＦＬが発生したら、その時点で処理は終了するものとする。
【００３３】
本例のＬＳＩ１１において、この処理をＶ命令で実行するには、図５（ａ）に示すように、コードＲＡＭ４に収納されたプログラム４ａに、この処理をＶＵ１で実行することを示すＶ命令がＰ命令と共に記述する。図５（ｂ）に示すように、ＰＵ２のＦＵ５がプログラム４ａの命令を順次フェッチし、Ｐ命令であるとデコードしたＰ命令φｐを実行ユニット９に供給する。一方、Ｖ命令であるとデコードしたＶ命令φｖをＶＵ１に供給し、実行ユニット９にはＮＯＰを出力する。そして、ＶＵ１では、Ｖ命令φｖを受信すると、ＦＳＭ１４にセットされている処理リスト２０に従った処理手順で処理を実行する。
【００３４】
この処理リスト２０を実行するデータパス部１５は、レジスタファイル２１ａ、レジスタファイル読み出し選択回路２１ｂおよび選択回路Ｂ２１ｃ、演算回路２１ｄを備えており、演算回路２１ｄからフラッグ信号ＦＬが処理が終了したことを示す信号としてＦＳＭ１４にフィードバックされるようになっている。レジスタファイル２１ａはＲ（０）〜Ｒ（７）の８種類のデータを保持することができ、読み出しは２ポートあり、レジスタファイル読み出し選択回路２１ｂおよび選択回路２１ｃによりそれぞれデータＲ（０）〜Ｒ（７）のうちの１つを独立に選択出力することができる。また、書き込みは、１ポートで演算回路２１ｄの出力をＲ（０）〜Ｒ（７）どれか1つに書き込むことができる。また、演算回路２１ｄは、制御信号φｃ３により複数の演算処理を行なうことができ、レジスタファイル読み出し選択回路２１ｂの出力とレジスタファイル読み出し選択回路２１ｃの出力を引数として演算処理を行ない、その結果を出力する。同時に演算結果に付随するフラッグ信号ＦＬを出力する。
【００３５】
したがって、本例のデータパス部１５を制御する制御信号群φｃ３は、レジスタファイル読み出し選択２１ｂの制御、レジスタファイル読み出し選択２１ｃの制御、演算回路２１ｄの演算選択の制御、レジスタファイル書き込み選択・許可の制御の4種類になることが分かる。このデータパス部１５を制御するためにハードウェアシーケンス制御装置（ＦＳＭ）１４が用意されており、ＦＳＭ１４からはハードウェアシーケンス制御信号群φｃ１が出力される。ＦＳＭ１４により、図５に示した処理リスト２０の処理を行なわせるためには、図６のような状態を持つＦＳＭとし、その状態に対し図７のように制御信号φｃ１を出力すればよい。
【００３６】
本例のシステムＬＳＩ１１においては、さらに、Ｐ命令φｐによってデータパス部１５を制御することができる。このため、ＰＵ２から供給されたＰ命令の一部φｐは、ＶＵデコードユニット１３によりデコードされ、制御信号φｃ２がセレクタ１７に供給できるようになっている。したがって、データパス部１５をプログラム４ａにより制御することが可能であり、ユーザがデータパス部１５やそれを利用した命令を追加できるカスタマイズ可能なＬＳＩとなっている。プログラム制御装置を利用すると実現が容易である。
【００３７】
本例においては、データパス部１５を制御できるＰ命令として優先命令ＯＰ−ｆ１、ＯＰ−ｆ２、ＯＰ−ｆ３が用意されており、各命令をデコードして、図８のように制御信号φｃ２を出力するようにＶＵデコードユニット１３が構成されている。したがって、図５に示すように、プログラム４ａのＰ命令に、たとえば、優先命令ＯＰ−ｆ１が含まれていると、そのＰ命令はデータパス部１５に対する制御命令φｃ２としてＶＵデコードユニット１３によりデコードされる。同時に、優先命令ＯＰ−ｆ１はＰＵ実行ユニット９にも供給され、ＭＲ１８はセレクタ１７がＰＵ２に制御された制御命令φｃ２を選択するようにセットされる。したがって、データパス部１５は、優先命令ＯＰ−ｆ１をデコードした制御信号φｃ２により制御される。
【００３８】
このように、本例のＶＵ１においては、ハードウェアシーケンス制御信号群φｃ１とプログラム制御信号群φｃ２は、制御選択回路１７に入力され選択されてデータパス制御信号群φｃ３として出力される。そして、本例ではモードレジスタ（ＭＲ）１８の内容によってハードウェアシーケンス制御信号群φｃ１とプログラム制御信号群φｃ２のどちらをデータパス制御信号群φｃ３として出力するかを選択することとしている。このＭＲ１８は、プログラム制御装置ＰＵ２より書き込まれ、ＰＵ２によりＦＳＭ１４か、ＰＵ２のいずれかを制御装置として選択できるようになっている。したがって、本例のシステムＬＳＩ１１においては、ＶＵ１の専用回路であるデータパス部１５を、Ｖ命令φｖによりＦＳＭ１４から出力される一連の制御信号φｃ１で制御する工程と、ＰＵ２によりフェッチするタイミングが制御されるＰ命令φｐをデコードした信号であって、制御信号φｃ１に代わる制御信号φｃ２により、ＦＳＭ１４にセットされた処理手順と異なる処理手順で制御する工程とを備えている。
【００３９】
本例のシステムＬＳＩ１１において、ＶＵ１のデータパス回路１５で行う処理を、処理リスト２０から、図９に示す処理リスト２５のように演算処理の順番を変更しなければならなくなったとする。この処理をＶＵ１のＦＳＭ１４で処理することは不可能である。しかしながら、本例のＬＳＩ１１においては、Ｐ命令でＶＵ１のデータパス部１５を制御することができる。したがって、図１０に示すような優先命令ＯＰ−ｆ１、ＯＰ−ｆ２、ＯＰ−ｆ３を備えたプログラム４ｂを用意し、ＰＵ２で実行する。ここでは、プログラム４ｂでＭＲ１８を制御し、優先命令がデコードされたプログラム制御信号群φｃ２を選択するように設定することにより、データパス部１５の制御がＦＳＭ１４からＰＵ２へ切り替わる。したがって、図１０に示したプログラム４ｂにより、ＦＳＭ１４に設定された処理手順２０と異なる処理手順２５に従いデータパス部１５を制御し、処理手順２５の処理を実行することができる。
【００４０】
このように本発明を適用すると、所望の処理をハードウェアシーケンス制御により高速に処理でき、かつ、その処理に変更があった場合には、データパスの制御をプログラム制御側に切替えることにより、同一のデータパス部１５を利用し、処理を容易に変更することが可能となる。
【００４１】
なお、本例では、制御選択回路１７の選択信号は、ＰＵ２から設定できるモードレジスタ１８により生成したが、ハードウェアシーケンス制御装置であるＦＳＭ１４から出力してもよいし、ＶＵ１あるいはＰＵ２以外の処理ブロック、さらにはシステムＬＳＩ１１の外部より与えられてもよい。
【００４２】
図１１に、システムＬＳＩの他の例を示してある。本例のシステムＬＳＩ１２も上記のシステムＬＳＩと同様にＰＵ２とＶＵ１とを備えたものであり共通する部分については同じ符号を付して説明を省略する。本例のＬＳＩ１２のＶＵ１は、データパス部１５のシーケンス制御部としてＳＲＡＭ１９が採用されており、ＳＲＡＭ１９にトリガ信号としてＶ命令φｖがデコードされた信号が入力されると、ＳＲＡＭ１９に記憶された一連の制御信号φｃ３が順次、データパス部１５に供給され、所定の処理手順に従った処理が実行される。したがって、本例のシステムＬＳＩ１２においては、データパス部１５の処理手順は、ＳＲＡＭ１９の内容を書き換えることにより変更できる。
【００４３】
図１２に、上述したＶＵ１のシーケンス制御部を示してある。図１２（ａ）は、図２に示した、ステートレジスタ１４ａと組み合わせ回路１４ｂから構成されるＦＳＭ１４によるハードウエアシーケンス制御方式であり、この場合には限られた状態間を固定的に遷移するのみとなる。したがって、ＦＳＭ１４をバイパスしてＰＵ２から制御命令φｃ２を供給することにより、ＶＵ１で実行される処理をリコンフィギャラブルなものとしている。ＦＳＭ１４を用いた制御は、ハードウェアによる制御となるので、オーバヘッドが小さいので処理速度が速く、また回路規模も小さくなる。したがって、よりコンパクトで、リアルタイム処理に適したシステムＬＳＩを提供できる。その一方で、ＦＳＭ１４にセットされた以外の処理手順でデータパス回路１５を制御しようとすると、本発明により上記のような方法を提供することができ、ＦＳＭ１４にセットされた処理以外にも柔軟に対応できる。しかしながら、ＦＳＭ１４をバイパスしてＰＵ２から制御命令φｃ２を供給するために、ＦＳＭ１４に設定されたデータ処理以外のデータ処理を実行しようとすると処理速度が低下する。
【００４４】
これに対し、図１２（ｂ）に示したＳＲＡＭ１９を用いたソフトウェアシーケンサ制御方式では、ＳＲＡＭ１９の内容を書き換えることができるので、予め設定されている処理手順と異なる処理手順でデータパス部１５を制御したときに処理速度が低下することはない。しかしながら、ＳＲＡＭ１９を使用したシーケンス制御では、ＳＲＡＭ１９の出力データをＦＳＭの状態とし、かつ、この出力データをＳＲＡＭ１９の入力アドレスの一部としてフィードバックさせ、そのアドレスの出力信号を再び出力するといった方法をとる。したがって、処理時間およびハードウェア的にもＦＳＭに対してオーバヘッドがあり、占有面積が大きくなり、また、処理速度がＦＳＭに比べると低下する。
【００４５】
このＳＲＡＭ１９をシーケンス部とした採用した場合にリコンフィグラブルとする方法は２つある。１つは、ＳＲＡＭ１９の内部データ（次期アドレスとなるので遷移先を示す）をＰＵ２から書き換え可能としておくことにより、シーケンスの順序と条件を変更したい場合にはＳＲＡＭ１９の所定のアドレスの内容をＰＵ２からダウンロードすることができる。ＳＲＡＭ１９にダウンロードする内容は、ＰＵ２のデータＲＡＭ３などに格納しておくことができる。もちろん、コードＲＡＭ４を用いても良い。さらに、ＳＲＡＭ１９を２ポートリードとしておけば実行中に書き換えることも可能となる。
【００４６】
２つめは、ＳＲＡＭ１９のシーケンサプログラムを一回で書き換えてしまう方法である。このように、まとまった制御を一回で書き換えてしまうことにより、より汎用的なプログラミングが可能となり、データパス部１５の処理シーケンスをさらにフレキシブルに変更することができる。ＳＲＡＭ１９にダウンロードするプログラムは、例えば、ＰＵ２のデータＲＡＭ３に格納しておき、Ｐ命令にしたがって、ＶＵ１のインターフェイスレジスタ１５を介してＳＲＡＭ１９にロードすることができる。したがって、ＳＲＡＭ１９をＶＵ１のシーケンス制御部と用いた本例のシステムＬＳＩ１２においても、Ｐ命令でＶＵ１のデータパス部１５の処理手順を変更することが可能である。そして、ＳＲＡＭ１９にダウンロードするプログラムを変更することによりＶＵ１の処理内容を極めて柔軟に変更することが可能であり、仕様変更などに対しどの段階でもフレキシブルに対応することができる。
【００４７】
このため、上述した本発明にかかるシステムＬＳＩは、ＶＵの仕様にまで影響を与えるような変更に対しても柔軟に対応することができ、また、開発のあらゆる段階の仕様変更にも柔軟に対処することが可能である。さらに、ＶＵの機能を１つに限定するのではなく、その機能を最大限に活かすことが可能となる。また、本発明のシステムＬＳＩでは、ＶＵ１で、ハードウェアシーケンス制御で処理できる処理は、高速に実行できる特徴を残しつつ、プログラム制御を取り入れることにより、その処理を変更したり、当該データパスを用いて別の処理を柔軟に行なわせることができるので、リアルタイム処理性能、高速処理性能といった上述したＶＵおよびＰＵを組み合わせたシステムＬＳＩのメリットに加えて、仕様変更などに対しさらに柔軟なシステムを提供できる。
【００４８】
上記の、ＳＲＡＭ１９によりＶＵ１のシーケンス制御を行う例では、ＳＲＡＭ１９の内容をＰ命令により書き換える例を説明しているが、これに加えて、さらに、図２に示したのと同様に、ＳＲＡＭからの制御信号と、Ｐ命令をデコードした制御命令を選択できるセレクタとモードレジスタＭＲをＶＵ内に設け、図２に示した方式と組み合わせることも可能である。
【００４９】
また、上記の例では、Ｐ命令をデータパス部１５の制御命令φｃ２にデコードする機能をＶ命令デコードユニット１３で行っているが、ＰＵ２の実行ユニット９で制御命令φｃ２を生成するなど、制御信号への変換機能を持つユニットは上記の例に限定されるものではなく、それらの変形例も本発明に含まれる。
【００５０】
以上、説明したように、ＶＵを柔軟化する課題を解決するために、本発明においては、ハードウェアシーケンス制御の高速性とプログラム制御の柔軟性・変更容易性を兼ね備えた制御方式をＶＵの制御に採用するようにしている。近年、装置設計において、フィールドプログラマブルゲートアレイ(組み込み機器上で論理書き換え可能なＬＳＩであり、以降においてはＦＰＧＡと略す)を用いて試作機を作成し、その装置によってＬＳＩ設計の正当性を検証した後に、そのＦＰＧＡの機能をＡＳＩＣ化する設計方法が盛んに取られている。実機にＦＰＧＡではなく、ＡＳＩＣを採用するのは、ＡＳＩＣの方が、量産時のコストが小さいからである。
【００５１】
ＦＰＧＡを用いた試作機において、リアルタイム処理や高速性能が要求されるアプリケーションなどに対する性能を検証する必要があるケースでは、近年高速化されてきたとはいえ、ＦＰＧＡの動作は低速であるので、プログラム制御方式を取ると要求性能を満たせない可能性がある。したがって、試作機においても、ＦＰＧＡをハードウェアシーケンス制御方式で制御する構成を採用せざるを得ない用途が出てくる。試作機においては、ＦＰＧＡを採用している限り、その特徴から、ハードウェアシーケンス制御方式を採用しても、装置構築後にその制御を変更することは可能である。しかしながら、この場合、いったんＡＳＩＣ化した後には制御を変更出来ないという問題点が残る。逆に、ＡＳＩＣ化にてＦＰＧＡよりも高速な動作が可能となれば、ＡＳＩＣとしてはプログラム制御方式でも要求性能を満たすことが可能となるが、ＦＰＧＡを用いた試作機ではそのプログラムを実機と同じ速度で動作検証することができないという問題が残る。
【００５２】
これに対し、本発明のデータ制御装置を用いれば、ＦＰＧＡを用いた試作機においては、ハードウェアシーケンス制御を選択することで実機と同じ速度で動作検証することが可能となるし、実機でＡＳＩＣ化した後に制御を変更しなければならなくなった場合には、プログラム制御を選択し、プログラムを変更することにより制御の変更に対応できる可能性を持つことになる。したがって、本発明のデータ制御装置を適用したシステムＬＳＩ（ＡＳＩＣ）は、ＦＰＧＡを用いた試作機をベースとした開発状況にもマッチしたものであり、特に、画像処理や、ネットワーク処理などの高速性とリアルタイム処理性能が要求される用途のＡＳＩＣには適したものである。
【００５３】
【発明の効果】
以上に説明したように、本発明においては、汎用データ処理ユニットであるＰＵにより、専用データ処理ユニットであるＶＵの専用回路を、ＶＵで予め設定された所定の処理手順と異なる処理手順で制御できるようにしている。したがって、ＶＵによる高速あるいはリアルタイム処理性能を残しながら、ＰＵにより専用回路を柔軟に制御することが可能となり、ＶＵとＰＵを備えたデータ処理装置において、ＶＵの仕様にまで影響を与えるような変更に対しても柔軟に対応することができるデータ処理装置を提供することができる。さらに、ＶＵで予め設定された所定の処理手順以外にも専用回路を制御できるので、ＶＵの機能を最大限に活かすことができるデータ処理装置が提供可能となる。
【図面の簡単な説明】
【図１】  ＶＵおよびＰＵを備えたシステムＬＳＩの概要を示す図である。
【図２】  本発明に係るシステムＬＳＩの概要を示す図である。
【図３】  図２に示すＶＵの専用回路の制御システムの概要を示す図である。
【図４】  図２に示すＶＵのさらに詳細な例を示す図である。
【図５】  図２に示すシステムＬＳＩの制御プログラムの一例を示す図である。
【図６】  ＶＵのＦＳＭの遷移状態を示す図である。
【図７】  ＦＳＭから出力される制御信号を示す図である。
【図８】  Ｐ命令をデコードして出力される制御信号を示す図である。
【図９】  ＶＵに設定された制御手順と異なる手順を示す制御リストを示す図である。
【図１０】  図９に示す制御リストの処理をＰ命令により行うプログラムの一例である。
【図１１】  上記と異なるシステムＬＳＩの構成を示す図である。
【図１２】  ＶＵのシーケンス制御の構成を示す図である。
【符号の説明】
１    専用データ処理ユニット（ＶＵ）
２    汎用データ処理ユニット（ＰＵ）
４    コードＲＡＭ
４ａ、４ｂ    プログラム
５    フェッチユニット（ＦＵ）
９    実行ユニット
１０、１１、１２    システムＬＳＩ
１３    Ｖ命令デコードユニット
１４    ＦＳＭ
１５    データパス部（専用回路部）
１６    インタフェースレジスタ
１７    セレクタ
１８    モードレジスタ（ＭＲ）
１９    ＳＲＡＭ
φｃ１    ＦＳＭからの制御信号
φｃ２    Ｐ命令をデコードした制御信号
φｐ    汎用命令（Ｐ命令）
φｖ    専用命令（Ｖ命令）
【図１】
0004651790.tif 000002
【図２】
0004651790.tif 000003
【図３】
0004651790.tif 000004
【図４】
0004651790.tif 000005
【図５】
0004651790.tif 000006
【図６】
0004651790.tif 000007
【図７】
0004651790.tif 000008
【図８】
0004651790.tif 000009
【図９】
0004651790.tif 000010
【図１０】
0004651790.tif 000011
【図１１】
0004651790.tif 000012
【図１２】
0004651790.tif 000013