(57)【特許請求の範囲】
【請求項１】
半導体基板の表面内に規定される第１のＮＭＯＳ領域に配設された第１のＮＭＯＳトランジスタと、第１のＰＭＯＳ領域に配設された第１のＰＭＯＳトランジスタと、
前記半導体基板の表面内に規定される第２のＮＭＯＳ領域に配設された第２のＮＭＯＳトランジスタと、第２のＰＭＯＳ領域に配設された第２のＰＭＯＳトランジスタとを備え、
前記第２のＮＭＯＳトランジスタは前記第１のＮＭＯＳトランジスタよりも動作電圧が高く、
前記第２のＰＭＯＳトランジスタは前記第１のＰＭＯＳトランジスタよりも動作電圧が高く、
前記第２のＰＭＯＳトランジスタは、前記半導体基板内部にチャネルが形成される埋め込みチャネル型のＭＯＳトランジスタであって、
前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタは、前記半導体基板の表面内にチャネルが形成される表面チャネル型のＭＯＳトランジスタである、半導体装置。
【請求項２】
半導体基板の表面内に規定される第１のＮＭＯＳ領域に配設された第１のＮＭＯＳトランジスタと、第１のＰＭＯＳ領域に配設された第１のＰＭＯＳトランジスタと、
前記半導体基板の表面内に規定される第２のＮＭＯＳ領域に配設された第２のＮＭＯＳトランジスタと、第２のＰＭＯＳ領域に配設された第２のＰＭＯＳトランジスタとを備え、
前記第２のＮＭＯＳトランジスタは前記第１のＮＭＯＳトランジスタよりもゲート絶縁膜が厚く、
前記第２のＰＭＯＳトランジスタは前記第１のＰＭＯＳトランジスタよりもゲート絶縁膜が厚く、
前記第２のＰＭＯＳトランジスタは、前記半導体基板内部にチャネルが形成される埋め込みチャネル型のＭＯＳトランジスタであって、
前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタは、前記半導体基板の表面内にチャネルが形成される表面チャネル型のＭＯＳトランジスタである、半導体装置。
【請求項３】
前記第２のＰＭＯＳトランジスタは、
前記第２のＰＭＯＳ領域の前記半導体基板の表面上に選択的に配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記ゲート絶縁膜の直下の前記半導体基板の表面内に配設された比較的低濃度のＰ型不純物層と、
前記ゲート電極の側面外方の前記半導体基板の表面内に配設され、前記不純物層と接触する１対のＰ型ソース・ドレイン層とを有する、請求項１若しくは請求項２に記載の半導体装置。
【請求項４】
前記１対のＰ型ソース・ドレイン層は、
互いに向かい合う端縁部から、対向するように延在する１対のＰ型エクステンション層を含む、請求項３記載の半導体装置。
【請求項５】
前記ゲート電極は、Ｎ型不純物を含む、請求項３記載の半導体装置。
【請求項６】
(ａ)半導体基板の表面内に、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタを形成するための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域を規定し、前記第１のＮＭＯＳトランジスタよりも動作電圧が高い第２のＮＭＯＳトランジスタを形成するための第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトランジスタよりも動作電圧が高い第２のＰＭＯＳトランジスタを形成するための第２のＰＭＯＳ領域を規定する工程と、
(ｂ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と、
(ｃ)前記半導体基板の前記第２のＰＭＯＳ領域以外をレジストマスクで覆った状態で、前記第２のＰＭＯＳ領域の前記半導体基板の表面内にＰ型不純物層を形成する工程と、
(ｄ)前記第１および第２のゲート絶縁膜上に、Ｎ型不純物を含む非単結晶シリコン膜を形成する工程と、
(ｅ)前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜にのみＰ型不純物を導入する工程と、
(ｆ)前記非単結晶シリコン膜をパターニングして、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項７】
(ａ)半導体基板の表面内に、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタを形成するための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域を規定し、前記第１のＮＭＯＳトランジスタよりも動作電圧が高い第２のＮＭＯＳトランジスタを形成するための第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトランジスタよりも動作電圧が高い第２のＰＭＯＳトランジスタを形成するための第２のＰＭＯＳ領域を規定する工程と
(ｂ)前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と、
(ｃ)前記半導体基板の前記第２のＰＭＯＳ領域以外をレジストマスクで覆った状態で、前記第２のＰＭＯＳ領域の前記半導体基板の表面内に比較的低濃度のＰ型不純物層を形成する工程と、
(ｄ)前記第１および第２のゲート絶縁膜上に、不純物を含まない非単結晶シリコン膜を形成する工程と、
(ｅ)前記第１のＮＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域の前記非単結晶シリコン膜にのみ、Ｎ型不純物を比較的高濃度の第１の濃度で導入する工程と、
(ｆ)前記非単結晶シリコン膜を用いて、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成し、しかも前記第１のＰＭＯＳ領域に形成されるゲート電極に、Ｐ型不純物を比較的高濃度の第２の濃度で含ませる工程と、を備える半導体装置の製造方法。
【請求項８】
前記工程(ｆ)は、
前記非単結晶シリコン膜をパターニングした後に、
前記第１のＰＭＯＳトランジスタを構成するソース・ドレイン層の形成時に、前記第１のＰＭＯＳ領域に形成した前記ゲート電極に、Ｐ型不純物を前記第２の濃度で導入する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項９】
前記工程(ｆ)は、
前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜に、Ｐ型不純物を前記第２の濃度で導入した後、前記非単結晶シリコン膜をパターニングする工程を含む、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記工程(ｅ)は、
前記第１のＮＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域の前記非単結晶シリコン膜に、窒素を導入する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項１１】
(ｇ)前記非単結晶シリコン膜をパターニングした後に、不純物のイオン注入により、前記ゲート電極の側面外方の前記半導体基板の表面内に１対のエクステンション層を形成する工程をさらに備え、
前記工程(ｇ)は、
前記第１および第２のＰＭＯＳ領域に形成された、それぞれの前記ゲート電極を注入マスクとして使用し、同時にＰ型不純物をイオン注入して、それぞれ１対のＰ型エクステンション層を形成する工程を含む、請求項６または請求項７記載の半導体装置の製造方法。
【請求項１２】
(ｇ)前記非単結晶シリコン膜をパターニングした後に、不純物のイオン注入により、前記ゲート電極の側面外方の前記半導体基板の表面内に１対のエクステンション層を形成する工程をさらに備え、
前記工程(ｇ)は、
前記第１のＰＭＯＳ領域に形成された、前記ゲート電極を注入マスクとして使用し、１対のＰ型エクステンション層を前記第１のＰＭＯＳ領域の前記半導体基板の表面内にのみ形成する工程を含む、請求項６または請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に、ＣＭＯＳトランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
ＮチャネルＭＯＳＦＥＴ（以後、ＮＭＯＳトランジスタと呼称）とＰチャネルＭＯＳＦＥＴ（以後、ＰＭＯＳトランジスタと呼称）とを組み合わせて用いるＣＭＯＳ（Complementary MOS）トランジスタの形成においては、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成するが、その際には、それぞれの特性に合わせたゲート電極を形成する必要がある。
【０００３】
ゲート長が０．２５〜０．３５μｍのＭＯＳトランジスタまでは、ＮＭＯＳトランジスタには表面チャネル型を使用し、ＰＭＯＳトランジスタには埋め込みチャネル型を使用し、両タイプとも、ゲート電極には不純物としてリン（Ｐ）を導入したポリシリコンを使用していた。
【０００４】
しかし、基板の内部にチャネルを形成する埋め込みチャネル型を採るＰＭＯＳトランジスタでは微細化が難しく、昨今では、ＮＭＯＳトランジスタもＰＭＯＳトランジスタも表面チャネル型を使用し、ＮＭＯＳトランジスタのゲート電極には不純物としてＮ型不純物を導入し、ＰＭＯＳトランジスタのゲート電極には不純物としてＰ型不純物を導入する、デュアルゲートプロセスが一般的になりつつある。なお、デュアルゲートプロセスに対して、何れのゲート電極にも同じ種類の不純物を導入するプロセスはシングルゲートプロセスと呼称される。
【０００５】
デュアルゲートプロセスでは、ゲート電極としてノンドープのポリシリコン層を形成し、ゲート注入工程や、ソース・ドレイン注入工程で不純物の注入を行う。
【０００６】
しかしながら、表面チャネル型では、チャネルがゲート絶縁膜の直下に形成されるので、強い垂直電界により、キャリアの移動度が低下する可能性がある。また、電界が強いため、ホットキャリアストレス下での信頼性や、バイアス−温度ストレス下での信頼性（ＮＢＴＩ：Negative Bias Temperature Instability）の低下が著しい。
【０００７】
そのため、比較的低い電圧で動作する低電圧部のトランジスタおよび、比較的高い電圧で動作する高電圧部のトランジスタのように、動作電圧の異なる複数種類のトランジスタを有する昨今の半導体装置では、高電圧部のトランジスタの性能、および信頼性が犠牲になる場合が多い。
【０００８】
＜第１の従来例＞
まず、図３０〜図３８を用いて、シングルゲートプロセスの一例として、ＣＭＯＳトランジスタ７０ＡおよびＣＭＯＳトランジスタ７０Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ７０Ｂの構成は、最終工程を説明する図３８において示される。
【０００９】
まず、図３０に示すように、シリコン基板１０の表面内に素子分離絶縁膜２０を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを規定する。
【００１０】
そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン基板１０の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷを区別せず、単にシリコン基板と呼称する場合もある。
【００１１】
さらに、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４１を形成する。また、シリコン基板１０の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４２を形成する。
【００１２】
ここで、ゲート絶縁膜４１の厚さはシリコン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるように設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜への換算膜厚が３〜１０ｎｍ程度となるように設定される。
【００１３】
そして、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、Ｐ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して低濃度不純物層３０を形成する。なお、図３０においては、写真製版（フォトリソグラフィ）によるパターニングにより、高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ１で覆い、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態を示している。同様の工程により、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内にＰ型不純物を導入し、低濃度不純物層３０を形成する。
【００１４】
次に、図３１に示す工程において、シリコン基板１０の全面に、非単結晶シリコン膜５０を配設する。この非単結晶シリコン膜５０は、ポリシリコン膜あるいはアモルファスシリコン膜で形成され、Ｐ（リン）等のＮ型不純物を含むように構成されている。
【００１５】
次に、図３２に示す工程において、非単結晶シリコン膜５０を写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５１を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５２を形成する。
【００１６】
次に、図３３に示す工程において、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内に、Ｐ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、１対のエクステンション層６２を形成する。図３３は、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ２で覆い、また、ゲート電極５１を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物をイオン注入している状態を示している。
【００１７】
１対のエクステンション層６２はゲート電極５１の下部の低濃度不純物層３０を間に挟んで対向するように配設されている。この場合、低濃度不純物層３０下部のシリコン基板１０の領域がチャネル領域となる。
【００１８】
ここで、エクステンション層は、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン主要層と同一導電型であり、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。同様の工程により、他の領域にもエクステンション層を形成する。
【００１９】
図３４は、各領域にエクステンション層を形成した後の工程を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、Ｎ型不純物を比較的低濃度（Ｎ-）に導入して、１対のエクステンション層６１および６３が形成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不純物を比較的低濃度（Ｐ-）に導入して、それぞれ１対のエクステンション層６２および６４が形成されている。
【００２０】
なお、１対のエクステンション層６４は、低濃度不純物層３０を間に挟んでいる。
【００２１】
また、図３４は、ゲート電極５１および５２の側壁を保護するための側壁保護膜（サイドウォール絶縁膜）を形成する工程を示しており、シリコン基板１０の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成された状態を示している。
【００２２】
この後、図３５に示す工程において、絶縁膜ＯＸ１がゲート電極５１および５２の側壁部のみに残るように、ゲート電極５１および５２の上部およびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチングにより除去して、側壁保護膜７０を形成する。このとき、ゲート電極５１および側壁保護膜７０で覆われないゲート絶縁膜４１も除去され、ゲート電極５２および側壁保護膜７０で覆われないゲート絶縁膜４２も除去される。
【００２３】
次に、図３６に示す工程において写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ３で覆い、また、ゲート電極５１および側壁保護膜７０を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度（Ｐ+）にイオン注入し、シリコン基板１０の表面内に１対のソース・ドレイン層８２を形成する。同様の工程により、他の領域にもソース・ドレイン層を形成する。なお、ソース・ドレイン層の形成後に、熱処理を加えることで、イオン注入による損傷を回復することができる。
【００２４】
図３７は、各領域にソース・ドレイン層を形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入して、１対のソース・ドレイン層８１および８３が形成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不純物を比較的低濃度（Ｐ+）に導入して、１対のソース・ドレイン層８２および８４が形成されている。
【００２５】
次に、図３８に示す工程において、シリコン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリコン基板１０の露出面や、ゲート電極５１および５２の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、図３８に示す低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ７０Ｂが得られる。
【００２６】
図３８において、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、埋め込みチャネル型のＰＭＯＳトランジスタが形成され、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジスタが形成されている。そして、埋め込みチャネル型のＰＭＯＳトランジスタのゲート電極においては、Ｎ型不純物が導入されているので、結果として、シングルゲートプロセスとなっている。
【００２７】
＜第２の従来例＞
次に、図３９〜図４７を用いて、デュアルゲートプロセスの一例として、ＣＭＯＳトランジスタ８０ＡおよびＣＭＯＳトランジスタ８０Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８０Ｂの構成は、最終工程を説明する図４７において示される。なお、図３０〜図３８を用いて説明した低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ７０Ｂの製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【００２８】
まず、図３９に示すように、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４１を形成する。また、シリコン基板１０の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４２を形成する。
【００２９】
そして、シリコン基板１０の全面に、非単結晶シリコン膜５０Ａを配設する。この非単結晶シリコン膜５０Ａは不純物を含んでいない。
【００３０】
次に、図４０に示す工程において、非単結晶シリコン膜５０Ａを写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５１Ａを、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５２Ａを形成する。
【００３１】
次に、図４１に示す工程において、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ２で覆い、また、ゲート電極５１Ａを注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内に、Ｐ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、１対のエクステンション層６２を形成する。
【００３２】
図４２は、各領域にエクステンション層を形成した後に、ゲート電極５１Ａおよび５２Ａの側壁を保護するための側壁保護膜（サイドウォール絶縁膜）を形成する工程を示しており、シリコン基板１０の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成された状態を示している。
【００３３】
この後、図４３に示す工程において、絶縁膜ＯＸ１がゲート電極５１Ａおよび５２Ａの側壁部のみに残るように、ゲート電極５１Ａおよび５２Ａの上部およびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチングにより除去して、側壁保護膜７０を形成する。このとき、ゲート電極５１Ａおよび側壁保護膜７０で覆われないゲート絶縁膜４１も除去され、ゲート電極５２Ａおよび側壁保護膜７０で覆われないゲート絶縁膜４２も除去される。
【００３４】
次に、図４４に示す工程において写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ３で覆い、また、ゲート電極５１Ａおよび側壁保護膜７０を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＰ型不純物を比較的高濃度（Ｐ+）にイオン注入し、シリコン基板１０の表面内に１対のソース・ドレイン層８２を形成する。このとき、ゲート電極５１ＡにもＰ型不純物が導入され、エクステンション層６２の形成時と併せて、ゲート電極５１Ａはソース・ドレイン層８２と同程度以上のＰ型不純物を含んだゲート電極５１２Ａとなる。
【００３５】
次に、図４５に示す工程において、高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ４で覆い、また、ゲート電極５２Ａおよび側壁保護膜７０を注入マスクとして、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物を比較的高濃度（Ｐ+）にイオン注入し、シリコン基板１０の表面内に１対のソース・ドレイン層８４を形成する。このとき、ゲート電極５２ＡにもＰ型不純物が導入され、エクステンション層６４の形成時と併せて、ゲート電極５２Ａはソース・ドレイン層８４と同程度以上のＰ型不純物を含んだゲート電極５２２Ａとなる。
【００３６】
同様に、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるソース・ドレイン層８１および８３の形成に際して、ゲート電極５１Ａおよび５２ＡにＮ型不純物を導入し、エクステンション層６１および６３の形成時と併せて、ソース・ドレイン層８４と同程度以上のＮ型不純物を含んだ、ゲート電極５１１Ａおよび５２１Ａとする。
【００３７】
図４６は、各領域にソース・ドレイン層を形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、Ｎ型不純物を比較的高濃度（Ｎ+）に導入して、１対のソース・ドレイン層層８１および８３が形成され、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、Ｐ型不純物を比較的高濃度（Ｐ+）に導入して、１対のソース・ドレイン層８２および８４が形成されている。
【００３８】
次に、図４７に示す工程において、シリコン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリコン基板１０の露出面や、ゲート電極５１１Ａ、５１２Ａ、５２１Ａおよび５２２Ａの露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８０Ｂが得られる。
【００３９】
＜第３の従来例＞
次に、図４８〜図５１を用いて、ＣＭＯＳトランジスタ８０ＡおよびＣＭＯＳトランジスタ８０Ｂを有する半導体装置の他の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８０Ｂの構成は、図４７に示したものと同じであるので、図示は省略する。また、図３０〜図３８を用いて説明した低電圧対応のＣＭＯＳトランジスタ７０Ａおよび高電圧対応のＣＭＯＳトランジスタ７０Ｂの製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【００４０】
まず、図４８に示すように、ゲート絶縁膜４１および４２の全面に、非単結晶シリコン膜５０Ａを配設する。この非単結晶シリコン膜５０Ａは不純物を含んでいない。
【００４１】
次に、図４９に示す工程において、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部および高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲ５で覆い、非単結晶シリコン膜５０Ａ内にＮ型不純物をイオン注入により比較的高濃度（Ｎ+）に導入して、Ｎ型の非単結晶シリコン膜５１１および５２１を形成する。
【００４２】
次に、図５０に示す工程において、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ６で覆い、非単結晶シリコン膜５０Ａ内にＰ型不純物をイオン注入により比較的高濃度（Ｐ+）に導入して、Ｐ型の非単結晶シリコン膜５１２および５２２を形成する。
【００４３】
次に、図５１に示す工程において、非単結晶シリコン膜５１１、５１２、５２１および５２２を写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５１１Ａおよび５１２Ａを、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５２１Ａおよび５２２Ａを形成する。以後は、図４１〜図４７を用いて説明した工程を経て、図４７に示した低電圧対応のＣＭＯＳトランジスタ８０Ａおよび高電圧対応のＣＭＯＳトランジスタ８０Ｂの構成を得る。
【００４４】
なお、図４８〜図５１を用いて説明した製造方法によれば、ゲート電極への不純物の導入は、ソース・ドレイン層形成時の不純物の導入と独立して行うことができると言うだけでなく、ゲート電極が、非単結晶シリコンと金属膜あるいはシリサイド膜との多層膜で構成された場合は、ソース・ドレイン層形成時の不純物導入と併せての不純物導入ができないので、図４８〜図５１に示す製造方法が有効となる。
【００４５】
【発明が解決しようとする課題】
以上説明したように、ＣＭＯＳトランジスタ７０ＡおよびＣＭＯＳトランジスタ７０Ｂは、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいては、埋め込みチャネル型のＰＭＯＳトランジスタを有し、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジスタを有しているが、埋め込みチャネル型のＭＯＳトランジスタでは微細化が難しいという問題があった。
【００４６】
また、ＣＭＯＳトランジスタ８０ＡおよびＣＭＯＳトランジスタ８０Ｂは、ＮＭＯＳトランジスタもＰＭＯＳトランジスタも表面チャネル型であり、微細化の観点からは問題ないが、電界によるキャリアの移動度の低下や、ホットキャリアストレス下での信頼性の低下や、ＮＢＴＩの低下の問題があった。
【００４７】
本発明は上記のような問題点を解消するためになされたもので、微細化の要求および信頼性の要求を満たすことが可能なＣＭＯＳトランジスタおよびその製造方法を提供することを目的とする。
【００４８】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板の表面内に規定される第１のＮＭＯＳ領域に配設された第１のＮＭＯＳトランジスタと、第１のＰＭＯＳ領域に配設された第１のＰＭＯＳトランジスタと、前記半導体基板の表面内に規定される第２のＮＭＯＳ領域に配設された第２のＮＭＯＳトランジスタと、第２のＰＭＯＳ領域に配設された第２のＰＭＯＳトランジスタとを備え、前記第２のＮＭＯＳトランジスタは前記第１のＮＭＯＳトランジスタよりも動作電圧が高く、前記第２のＰＭＯＳトランジスタは前記第１のＰＭＯＳトランジスタよりも動作電圧が高く、前記第２のＰＭＯＳトランジスタは、前記半導体基板内部にチャネルが形成される埋め込みチャネル型のＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタは、前記半導体基板の表面内にチャネルが形成される表面チャネル型のＭＯＳトランジスタである。
本発明に係る請求項２記載の半導体装置は、半導体基板の表面内に規定される第１のＮＭＯＳ領域に配設された第１のＮＭＯＳトランジスタと、第１のＰＭＯＳ領域に配設された第１のＰＭＯＳトランジスタと、前記半導体基板の表面内に規定される第２のＮＭＯＳ領域に配設された第２のＮＭＯＳトランジスタと、第２のＰＭＯＳ領域に配設された第２のＰＭＯＳトランジスタとを備え、前記第２のＮＭＯＳトランジスタは前記第１のＮＭＯＳトランジスタよりもゲート絶縁膜が厚く、前記第２のＰＭＯＳトランジスタは前記第１のＰＭＯＳトランジスタよりもゲート絶縁膜が厚く、前記第２のＰＭＯＳトランジスタは、前記半導体基板内部にチャネルが形成される埋め込みチャネル型のＭＯＳトランジスタであって、前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタは、前記半導体基板の表面内にチャネルが形成される表面チャネル型のＭＯＳトランジスタである。
【００４９】
本発明に係る請求項３記載の半導体装置は、前記第２のＰＭＯＳトランジスタが、前記第２のＰＭＯＳ領域の前記半導体基板の表面上に選択的に配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート電極と、前記ゲート絶縁膜の直下の前記半導体基板の表面内に配設された比較的低濃度のＰ型不純物層と、前記ゲート電極の側面外方の前記半導体基板の表面内に配設され、前記不純物層と接触する１対のＰ型ソース・ドレイン層とを有している。
【００５０】
本発明に係る請求項４記載の半導体装置は、前記１対のＰ型ソース・ドレイン層が、互いに向かい合う端縁部から、対向するように延在する１対のＰ型エクステンション層を含んでいる。
【００５１】
本発明に係る請求項５記載の半導体装置は、前記ゲート電極が、Ｎ型不純物を含んでいる。
【００５２】
本発明に係る請求項６記載の半導体装置の製造方法は、半導体基板の表面内に、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタを形成するための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域を規定し、前記第１のＮＭＯＳトランジスタよりも動作電圧が高い第２のＮＭＯＳトランジスタを形成するための第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトランジスタよりも動作電圧が高い第２のＰＭＯＳトランジスタを形成するための第２のＰＭＯＳ領域を規定する工程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程(ｂ)と、前記半導体基板の前記第２のＰＭＯＳ領域以外をレジストマスクで覆った状態で、前記第２のＰＭＯＳ領域の前記半導体基板の表面内にＰ型不純物層を形成する工程(ｃ)と、前記第１および第２のゲート絶縁膜上に、Ｎ型不純物を含む非単結晶シリコン膜を形成する工程(ｄ)と、前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜にのみＰ型不純物を導入する工程(ｅ)と、前記非単結晶シリコン膜をパターニングして、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成する工程(ｆ)とを備えている。
【００５３】
本発明に係る請求項７記載の半導体装置の製造方法は、半導体基板の表面内に、第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタを形成するための第１のＮＭＯＳ領域および第１のＰＭＯＳ領域を規定し、前記第１のＮＭＯＳトランジスタよりも動作電圧が高い第２のＮＭＯＳトランジスタを形成するための第２のＮＭＯＳ領域および、前記第１のＰＭＯＳトランジスタよりも動作電圧が高い第２のＰＭＯＳトランジスタを形成するための第２のＰＭＯＳ領域を規定する工程(ａ)と、前記第１のＮＭＯＳ領域および前記第１のＰＭＯＳ領域に第１のゲート絶縁膜を形成し、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程(ｂ)と、前記半導体基板の前記第２のＰＭＯＳ領域以外をレジストマスクで覆った状態で、前記第２のＰＭＯＳ領域の前記半導体基板の表面内に比較的低濃度のＰ型不純物層を形成する工程(ｃ)と、前記第１および第２のゲート絶縁膜上に、不純物を含まない非単結晶シリコン膜を形成する工程(ｄ)と、前記第１のＮＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域の前記非単結晶シリコン膜にのみ、Ｎ型不純物を比較的高濃度の第１の濃度で導入する工程(ｅ)と、前記非単結晶シリコン膜を用いて、前記第１のＮＭＯＳ領域、前記第１のＰＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域にそれぞれゲート電極を形成し、しかも前記第１のＰＭＯＳ領域に形成されるゲート電極に、Ｐ型不純物を比較的高濃度の第２の濃度で含ませる工程(ｆ)とを備えている。
【００５４】
本発明に係る請求項８記載の半導体装置の製造方法は、前記工程(ｆ)が、前記非単結晶シリコン膜をパターニングした後に、前記第１のＰＭＯＳトランジスタを構成するソース・ドレイン層の形成時に、前記第１のＰＭＯＳ領域に形成した前記ゲート電極に、Ｐ型不純物を前記第２の濃度で導入する工程を含んでいる。
【００５５】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程(ｆ)が、前記第１のＰＭＯＳ領域の前記非単結晶シリコン膜に、Ｐ型不純物を前記第２の濃度で導入した後、前記非単結晶シリコン膜をパターニングする工程を含んでいる。
【００５７】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程(ｅ)が、前記第１のＮＭＯＳ領域、前記第２のＮＭＯＳ領域および前記第２のＰＭＯＳ領域の前記非単結晶シリコン膜に、窒素を導入する工程を含んでいる。
【００５８】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記非単結晶シリコン膜をパターニングした後に、不純物のイオン注入により、前記ゲート電極の側面外方の前記半導体基板の表面内に１対のエクステンション層を形成する工程(ｇ)をさらに備え、前記工程(ｇ)が、前記第１および第２のＰＭＯＳ領域に形成された、それぞれの前記ゲート電極を注入マスクとして使用し、同時にＰ型不純物をイオン注入して、それぞれ１対のＰ型エクステンション層を形成する工程を含んでいる。
【００５９】
本発明に係る請求項１２記載の半導体装置の製造方法は、前記非単結晶シリコン膜をパターニングした後に、不純物のイオン注入により、前記ゲート電極の側面外方の前記半導体基板の表面内に１対のエクステンション層を形成する工程(ｇ)をさらに備え、前記工程(ｇ)が、前記第１のＰＭＯＳ領域に形成された、前記ゲート電極を注入マスクとして使用し、１対のＰ型エクステンション層を前記第１のＰＭＯＳ領域の前記半導体基板の表面内にのみ形成する工程を含んでいる。
【００６０】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．製造方法＞
本発明に係る実施の形態１の半導体装置の製造方法として、図１〜図９を用いて、ＣＭＯＳトランジスタ１００ＡおよびＣＭＯＳトランジスタ１００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの構成は、最終工程を説明する図９において示される。
【００６１】
まず、図１に示すように、シリコン基板１０の表面内に素子分離絶縁膜２０を選択的に形成して、低電圧ＮＭＯＳトランジスタおよび低電圧ＰＭＯＳトランジスタを形成する低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲを規定するとともに、高電圧ＮＭＯＳトランジスタおよび高電圧ＰＭＯＳトランジスタを形成する高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲを規定する。
【００６２】
そして、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲに対応して、シリコン基板１０の表面内にＰ型不純物を含んだＰウエル領域ＰＷを、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲに対応して、シリコン基板１０の表面内にＮ型不純物を含んだＮウエル領域ＮＷを形成する。なお、以下の説明においては、Ｐウエル領域ＰＷおよびＮウエル領域ＮＷを区別せず、単にシリコン基板と呼称する場合もある。
【００６３】
さらに、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面に、シリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４１を形成する。また、シリコン基板１０の高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にはシリコン酸化膜等の絶縁膜で構成されるゲート絶縁膜４２を形成する。
【００６４】
ここで、ゲート絶縁膜４１の厚さはシリコン酸化膜への換算膜厚が０．５〜３ｎｍ程度となるように設定され、ゲート絶縁膜４２の厚さはシリコン酸化膜への換算膜厚が３〜１０ｎｍ程度となるように設定される。
【００６５】
そして、後に埋め込みチャネル型のＭＯＳトランジスタを形成する高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、Ｐ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、低濃度不純物層３０を形成する。なお、図１においては、写真製版（フォトリソグラフィ）によるパターニングにより、高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ１１で覆い、高電圧ＰＭＯＳ領域ＨＰＲにＰ型不純物をイオン注入している状態を示している。なお、低濃度不純物層３０は、ボロン（Ｂ）あるいは二フッ化ボロン（ＢＦ2）をイオン注入することで形成される。
【００６６】
次に、図２に示す工程において、シリコン基板１０の全面に、ＣＶＤ法により厚さ５０〜３００ｎｍの非単結晶シリコン膜５０を配設する。この非単結晶シリコン膜５０は、ポリシリコン膜あるいはアモルファスシリコン膜で形成され、Ｐ（リン）等のＮ型不純物を５×１０20〜１×１０22／ｃｍ3の濃度で含んでいる。
【００６７】
次に、図３に示す工程において、写真製版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ１２で覆い、低電圧ＰＭＯＳ領域ＬＰＲ上の非単結晶シリコン膜５０にＢあるいはＢＦ2等のＰ型不純物をイオン注入して、Ｐ型の非単結晶シリコン膜５０Ｂを形成する。このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、非単結晶シリコン膜５０に含まれるＮ型不純物による効果をうち消すことができる濃度に設定される。
【００６８】
レジストマスクＲ１２を除去した後、図４に示すように、非単結晶シリコン膜５０および非単結晶シリコン膜５０Ｂを写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５１を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５３を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５２を形成する。
【００６９】
そして、図４に示すように、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ１３で覆い、また、ゲート電極５３を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内に、ＢあるいはＢＦ2等のＰ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、１対のエクステンション層６２を形成する。このときのイオン注入条件は、Ｂの場合は、注入エネルギー０．１ｋｅＶ〜３ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2である。
【００７０】
１対のエクステンション層６２はゲート電極５３の下部のシリコン基板１０の領域を間に挟んで、対向するように配設されている。なお、ゲート電極５３の下部のシリコン基板１０の領域がチャネル領域となる。
【００７１】
ここで、エクステンション層は、短チャネル効果の抑制に有効な構成であり、後に形成されるソース・ドレイン主要層よりも浅い接合となるように形成される不純物層であり、ソース・ドレイン主要層と同一導電型で、ソース・ドレイン層として機能するのでソース・ドレインエクステンション層と呼称すべきであるが、便宜的にエクステンション層と呼称する。同様の工程により、他の領域にもエクステンション層を形成する。
【００７２】
図５は、各領域にエクステンション層を形成した後の工程を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、ヒ素（Ａｓ）等のＮ型不純物を、比較的低濃度（注入エネルギー０．２ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０14〜２×１０15／ｃｍ2）で導入して、１対のエクステンション層６１および６３が形成され、高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、ＢあるいはＢＦ2等のＰ型不純物を、イオン注入により比較的低濃度（Ｐ-）に導入して１対のエクステンション層６４が形成されている。このときのイオン注入条件は、Ｂの場合は、注入エネルギー０．１ｋｅＶ〜３ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０13〜１×１０15／ｃｍ2である。
【００７３】
なお、１対のエクステンション層６４は、低濃度不純物層３０を間に挟んでいる。
【００７４】
図５は、ゲート電極５１、５２および５３の側壁を保護するための側壁保護膜（サイドウォール絶縁膜）を形成する工程を示しており、シリコン基板１０の全面に、シリコン酸化膜等の絶縁膜ＯＸ１が形成された状態を示している。
【００７５】
この後、図６に示す工程において、絶縁膜ＯＸ１がゲート電極５１、５２および５３の側壁部のみに残るように、ゲート電極５１、５２および５３の上部およびシリコン基板１上の絶縁膜ＯＸ１を異方性エッチングにより除去して、側壁保護膜７０を形成する。このとき、ゲート電極５１、５３および側壁保護膜７０で覆われないゲート絶縁膜４１も除去され、ゲート電極５２および側壁保護膜７０で覆われないゲート絶縁膜４２も除去される。
【００７６】
次に、図７に示す工程において写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ１４で覆い、また、ゲート電極５３および側壁保護膜７０を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲに、ＢあるいはＢＦ2等のＰ型不純物をイオン注入して、シリコン基板１０の表面内に１対のソース・ドレイン層８２を形成する。
【００７７】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【００７８】
同様の工程により、他の領域にもソース・ドレイン層を形成する。なお、ソース・ドレイン層の形成後に、熱処理を加えることで、イオン注入による損傷を回復することができる。
【００７９】
図８は、各領域にソース・ドレイン層を形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入エネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15〜６×１０15／ｃｍ2）に導入して、１対のソース・ドレイン層層８１および８３が形成され、高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、ＢあるいはＢＦ2等のＰ型不純物を比較的低濃度に導入して、１対のソース・ドレイン層８４が形成されている。
【００８０】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【００８１】
次に、図９に示す工程において、シリコン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリコン基板１０の露出面や、ゲート電極５１、５２および５３の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂが得られる。
【００８２】
＜Ａ−２．装置構成＞
図９において、埋め込みチャネル型のＰＭＯＳトランジスタは高電圧対応のＣＭＯＳトランジスタ１００Ｂにおいてのみ配設され、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおいては、表面チャネル型のＰＭＯＳトランジスタが形成されている。
【００８３】
＜Ａ−３．作用効果＞
チャネル構造を埋め込みチャネル型とすることで、チャネルに印加される電界が緩和され、キャリアの移動度が向上する。その結果、高電圧対応のＣＭＯＳトランジスタ１００Ｂにおいて、ＰＭＯＳトランジスタを埋め込みチャネル型とすることで、表面チャネル型よりもドレイン電流を向上できる。
【００８４】
また、高電圧対応のＰＭＯＳトランジスタ以外は、表面チャネル型であるので、ホットキャリアストレス下での信頼性や、バイアス−温度ストレス下での信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対応のＣＭＯＳトランジスタにおいては電界も弱く、信頼性低下の問題も起こりにくい。
【００８５】
また、高電圧対応のＰＭＯＳトランジスタのみを埋め込みチャネル型とするので、半導体装置の微細化を促進できる。
【００８６】
また、高電圧対応のＰＭＯＳトランジスタのゲート電極がＮ型不純物を高濃度に含むので、当該ゲート電極の電気抵抗を低下させることができる。
【００８７】
また、全てのＭＯＳトランジスタのゲート電極への不純物導入は、図２および図３を用いて説明したように、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。また、ゲート電極が、非単結晶シリコンと金属膜あるいはシリサイド膜との多層膜で構成される場合は、ソース・ドレイン層形成時の不純物導入と併せての不純物導入ができないので、本実施の形態の製造方法が有効となる。
【００８８】
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造方法＞
本発明に係る実施の形態２の半導体装置の製造方法として、図１０〜図１３を用いて、ＣＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの構成は、最終工程を説明する図１３において示される。なお、図１〜図９を用いて説明した低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【００８９】
まず、図１および図２を用いて説明した工程を経て、図１０に示すように、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、低濃度不純物層３０を形成する。
【００９０】
そして、ゲート絶縁膜４１および４２の上部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成する。この非単結晶シリコン膜５０Ａは不純物を含んでいない。
【００９１】
そして、図１０に示す工程において、写真製版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲに、リン（Ｐ）等のＮ型不純物をイオン注入して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。このときのイオン注入条件は、注入エネルギー５ｋｅＶ〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ2である。
【００９２】
レジストマスクＲ２１を除去した後、図１１に示すように、非単結晶シリコン膜５０Ａおよび非単結晶シリコン膜５０Ｃを写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成する。
【００９３】
以後、図４〜図６を用いて説明した工程を経て、エクステンション層６１〜６４を形成し、ゲート電極５４、５５および５６の側壁を保護するための側壁保護膜（サイドウォール絶縁膜）７０を形成する。
【００９４】
そして、図１２に示す工程において写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ２２で覆い、また、ゲート電極５５および側壁保護膜７０を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型不純物を比較的高濃度にイオン注入し、シリコン基板１０の表面内に１対のソース・ドレイン層８２を形成する。
【００９５】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【００９６】
なお、この際に、ノンドープのゲート電極５５にはソース・ドレイン層８２と同じＰ型不純物が導入され、ゲート電極５５とシリコン基板１０との仕事関数差を小さくでき、しきい値電圧を下げることができる。
【００９７】
以後、図８を用いて説明した工程を経て、ソース・ドレイン層８１、８３、８４を形成する。なお、ソース・ドレイン層８４の形成に際しては、高電圧ＰＭＯＳ領域ＨＰＲのゲート電極５６にＰ型不純物が導入されるが、高電圧ＰＭＯＳ領域ＨＰＲにおいては、ゲート電極５６をＮ型に保つことが望ましいので、図１０に示す工程でＮ型不純物のドーズ量を４×１０15／ｃｍ2以上とした場合には、ソース・ドレイン層８４の形成においては、Ｐ型不純物のドーズ量を４×１０15ｃｍ2以下とする。なお、Ｐ（リン）の方が、Ｂ（ボロン）よりも活性化しやすいので、ドーズ量が同じ場合にはＮ型となる。
【００９８】
なお、ソース・ドレイン層の形成後に、熱処理を加えることで、イオン注入による損傷を回復することができる。
【００９９】
次に、図１３に示す工程において、シリコン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリコン基板１０の露出面や、ゲート電極５４、５５および５６の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９０を形成して、低電圧対応のＣＭＯＳトランジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂが得られる。
【０１００】
＜Ｂ−２．装置構成＞
図１３において、埋め込みチャネル型のＰＭＯＳトランジスタは高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいてのみ配設され、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおいては、表面チャネル型のＰＭＯＳトランジスタが形成されている。
【０１０１】
＜Ｂ−３．作用効果＞
チャネル構造を埋め込みチャネル型とすることで、チャネルに印加される電界が緩和され、キャリアの移動度が向上する。その結果、高電圧対応のＣＭＯＳトランジスタ２００Ｂにおいて、ＰＭＯＳトランジスタを埋め込みチャネル型とすることで、表面チャネル型よりもドレイン電流を向上できる。
【０１０２】
また、高電圧対応のＰＭＯＳトランジスタ以外は、表面チャネル型であるので、ホットキャリアストレス下での信頼性や、バイアス−温度ストレス下での信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対応のＣＭＯＳトランジスタにおいては電界も弱く、信頼性低下の問題も起こりにくい。
【０１０３】
また、高電圧対応のＰＭＯＳトランジスタのみを埋め込みチャネル型とするので、半導体装置の微細化を促進できる。
【０１０４】
また、低電圧対応のＰＭＯＳトランジスタ以外のゲート電極への不純物導入は、図１０を用いて説明したように、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。
【０１０５】
＜Ｂ−４．変形例＞
図１０を用いて説明した不純物注入によるＮ型の非単結晶シリコン膜５０Ｃの形成に際しては、窒素（Ｎ）を、例えば、注入エネルギー３〜２０ｋｅＶ、ドーズ量１×１０15〜４×１０15／ｃｍ2の条件で注入することで、ソース・ドレイン層８４の形成時に導入されるＰ型不純物（ここではボロン）の拡散を防止して、ゲート電極５６をＮ型に保つことができる。
【０１０６】
なお、窒素の注入条件は、ソース・ドレイン層８４の形成時に導入されるＰ型不純物よりも深く、ゲート絶縁膜には達しない深さであって、望ましくはＰ型不純物層が近接して存在するような位置に窒素層が形成される条件であれば良い。
【０１０７】
また、窒素を導入することで、ＮＭＯＳトランジスタの信頼性や駆動能力を向上できる。
【０１０８】
＜Ｃ．実施の形態３＞
＜Ｃ−１．製造方法＞
本発明に係る実施の形態３の半導体装置の製造方法として、図１４〜図２１を用いて、ＣＭＯＳトランジスタ３００ＡおよびＣＭＯＳトランジスタ３００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂの構成は、最終工程を説明する図２１において示される。なお、図１〜図９を用いて説明した低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【０１０９】
まず、図１および図２を用いて説明した工程を経て、図１４に示すように、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、低濃度不純物層３０を形成する。
【０１１０】
そして、ゲート絶縁膜４１および４２の上部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成する。この非単結晶シリコン膜５０Ａは不純物を含んでいない。
【０１１１】
次に、図１４に示す工程において、写真製版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ上部のみレジストマスクＲ３１で覆い、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注入して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。このときのイオン注入条件は、注入エネルギー５ｋｅＶ〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ2である。
【０１１２】
レジストマスクＲ３１を除去した後、図１５に示す工程において、写真製版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ３２で覆い、低電圧ＰＭＯＳ領域ＬＰＲ上の非単結晶シリコン膜５０ＡにＢあるいはＢＦ2等のＰ型不純物をイオン注入して、Ｐ型の非単結晶シリコン膜５０Ｄを形成する。
【０１１３】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【０１１４】
レジストマスクＲ３２を除去した後、図１６に示す工程において、非単結晶シリコン膜５０Ｃおよび非単結晶シリコン膜５０Ｄ上の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリサイド膜を形成する。その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９１を形成する。
【０１１５】
そして、コバルトシリサイド膜９１の全面に、シリコン窒化膜ＳＮを形成する。シリコン窒化膜ＳＮは、コバルトシリサイド膜９１の保護膜として機能する。
【０１１６】
次に、図１７に示す工程において、非単結晶シリコン膜５０Ｃおよび非単結晶シリコン膜５０Ｄとともにコバルトシリサイド膜９１およびシリコン窒化膜ＳＮを写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５７を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成する。なお、全てのゲート電極の上部にはコバルトシリサイド膜９１およびシリコン窒化膜ＳＮが残る。
【０１１７】
以後、図４〜図６を用いて説明した工程を経て、エクステンション層６１〜６４を形成し、ゲート電極５４、５７および５６の側壁を保護するための側壁保護膜（サイドウォール絶縁膜）７０を形成する。この際、側壁保護膜７０はコバルトシリサイド膜９１およびシリコン窒化膜ＳＮの側面にも形成される。
【０１１８】
次に、図１８に示す工程において写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ３３で覆い、また、ゲート電極５７、コバルトシリサイド膜９１、シリコン窒化膜ＳＮの積層体および側壁保護膜７０を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにＢあるいはＢＦ2等のＰ型不純物を比較的高濃度にイオン注入し、シリコン基板１０の表面内に１対のソース・ドレイン層８２を形成する。
【０１１９】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【０１２０】
同様の工程により、他の領域にもソース・ドレイン層を形成する。なお、ソース・ドレイン層の形成後に、熱処理を加えることで、イオン注入による損傷を回復することができる。
【０１２１】
図１９は、各領域にソース・ドレイン層を形成した状態を示しており、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲのシリコン基板１０の表面内には、Ａｓ等のＮ型不純物を比較的高濃度（注入エネルギー１０ｋｅＶ〜８０ｋｅＶ、ドーズ量１×１０15〜６×１０15／ｃｍ2）に導入して、１対のソース・ドレイン層８１および８３が形成され、高電圧ＰＭＯＳ領域ＨＰＲのシリコン基板１０の表面内には、ＢあるいはＢＦ2等のＰ型不純物を比較的低濃度に導入して、１対のソース・ドレイン層８４が形成されている。
【０１２２】
このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【０１２３】
次に、図２０に示す工程において、シリコン基板１０の全面を覆うようにコバルト（Ｃｏ）等の高融点金属膜をスパッタリング法等により形成し、３５０〜６００℃の高温処理により、シリコン基板１０の露出面と高融点金属膜との接触部分にシリサイド膜を形成する。なお、コバルトシリサイド膜９１の上部にはシリコン窒化膜ＳＮが形成されているので、さらにシリサイド膜が形成されることが防止される。
【０１２４】
その後、シリサイド化されずに残った高融点金属膜を除去し、さらに熱処理を行うことで、コバルトシリサイド膜（ＣｏＳｉ2）９０を形成する。
【０１２５】
最後に、各ゲート電極上のシリコン窒化膜ＳＮをエッチングにより除去することで、図２１に示す、低電圧対応のＣＭＯＳトランジスタ３００Ａおよび高電圧対応のＣＭＯＳトランジスタ３００Ｂが得られる。なお、各ゲート電極上のシリコン窒化膜ＳＮを除去せずに残し、図２０の構成をＣＭＯＳトランジスタ３００Ａおよび３００Ｂとしても良い。
【０１２６】
＜Ｃ−２．装置構成＞
図２１において、埋め込みチャネル型のＰＭＯＳトランジスタは高電圧対応のＣＭＯＳトランジスタ３００Ｂにおいてのみ配設され、低電圧ＮＭＯＳ領域ＬＮＲ、および高電圧ＮＭＯＳ領域ＨＮＲにおいては、表面チャネル型のＮＭＯＳトランジスタが形成され、低電圧ＰＭＯＳ領域ＬＰＲにおいては、表面チャネル型のＰＭＯＳトランジスタが形成されている。
【０１２７】
＜Ｃ−３．作用効果＞
チャネル構造を埋め込みチャネル型とすることで、チャネルに印加される電界が緩和され、キャリアの移動度が向上する。その結果、高電圧対応のＣＭＯＳトランジスタ３００Ｂにおいて、ＰＭＯＳトランジスタを埋め込みチャネル型とすることで、表面チャネル型よりもドレイン電流を向上できる。
【０１２８】
また、高電圧対応のＰＭＯＳトランジスタ以外は、表面チャネル型であるので、ホットキャリアストレス下での信頼性や、バイアス−温度ストレス下での信頼性（ＮＢＴＩ）の低下の可能性もあるが、低電圧対応のＣＭＯＳトランジスタにおいては電界も弱く、信頼性低下の問題も起こりにくい。
【０１２９】
また、高電圧対応のＰＭＯＳトランジスタのみを埋め込みチャネル型とするので、半導体装置の微細化を促進できる。
【０１３０】
また、低電圧対応のＰＭＯＳトランジスタ以外のゲート電極への不純物導入は、図１４および図１５を用いて説明したように、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。
【０１３１】
＜Ｄ．実施の形態４＞
＜Ｄ−１．製造方法＞
本発明に係る実施の形態４の半導体装置の製造方法として、図２２〜図２６を用いて、ＣＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂの構成は、図１３において示したものと同一である。また、図１〜図９を用いて説明した低電圧対応のＣＭＯＳトランジスタ１００Ａおよび高電圧対応のＣＭＯＳトランジスタ１００Ｂの製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【０１３２】
まず、図１および図２を用いて説明した工程を経て、図２２に示すように、シリコン基板１０上の低電圧ＮＭＯＳ領域ＬＮＲおよび低電圧ＰＭＯＳ領域ＬＰＲ上の全面にゲート絶縁膜４１を、また、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲ上全面にゲート絶縁膜４２を形成し、高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、低濃度不純物層３０を形成する。
【０１３３】
そして、ゲート絶縁膜４１および４２の上部に、ＣＶＤ法により非単結晶シリコン膜５０Ａを形成する。この非単結晶シリコン膜５０Ａは不純物を含んでいない。
【０１３４】
そして、図２２に示す工程において、写真製版によるパターニングにより、低電圧ＰＭＯＳ領域ＬＰＲ上部のみレジストマスクＲ２１で覆い、低電圧ＮＭＯＳ領域ＬＮＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲに、Ｐ等のＮ型不純物をイオン注入して、Ｎ型の非単結晶シリコン膜５０Ｃを形成する。このときのイオン注入条件は、注入エネルギー５ｋｅＶ〜３０ｋｅＶ、ドーズ量４×１０15〜１×１０16／ｃｍ2である。
【０１３５】
レジストマスクＲ２１を除去した後、図２３に示すように、非単結晶シリコン膜５０Ａおよび非単結晶シリコン膜５０Ｃを写真製版によりパターニングすることで、低電圧ＮＭＯＳ領域ＬＮＲにおいてはゲート電極５４を、低電圧ＰＭＯＳ領域ＬＰＲにおいてはゲート電極５５を、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおいてはゲート電極５６を形成する。
【０１３６】
次に、図２４に示す工程において、写真製版によるパターニングにより高電圧ＮＭＯＳ領域ＨＮＲ上部以外をレジストマスクＲ４１で覆い、また、ゲート電極５６を注入マスクとして、高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１０の表面内に、ＡｓおよびＰ（両方の場合もあり）等のＮ型不純物をイオン注入により比較的低濃度（Ｎ-）に導入して、１対のエクステンション層６３を形成する。このときのイオン注入条件は、Ａｓの場合は、注入エネルギー１０ｋｅＶ〜２００ｋｅＶ、ドーズ量５×１０11〜５×１０14／ｃｍ2であり、Ｐの場合は、注入エネルギー１０ｋｅＶ〜５０ｋｅＶ、ドーズ量５×１０11〜５×１０14／ｃｍ2である。
【０１３７】
次に、図２５に示す工程において、写真製版によるパターニングにより低電圧ＮＭＯＳ領域ＬＮＲ上部以外をレジストマスクＲ４２で覆い、また、ゲート電極５４を注入マスクとして、低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１０の表面内に、Ａｓ等のＮ型不純物をイオン注入により比較的低濃度（Ｎ-）に導入して、１対のエクステンション層６１を形成する。このときのイオン注入条件は、注入エネルギー０．２ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０14〜２×１０15／ｃｍ2である。
【０１３８】
次に、図２６に示す工程において、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部および高電圧ＰＭＯＳ領域ＨＰＲ上部以外をレジストマスクＲ４３で覆い、また、ゲート電極５５および５６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、ＢあるいはＢＦ2等のＰ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、１対のエクステンション層６２および６４をそれぞれ形成する。このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【０１３９】
以下、図１２および図１３を用いて説明した工程を経て、図１３に示す低電圧対応のＣＭＯＳトランジスタ２００Ａおよび高電圧対応のＣＭＯＳトランジスタ２００Ｂを得る。
【０１４０】
＜Ｄ−２．作用効果＞
本実施の形態の製造方法によれば、図２６に示すように、ゲート電極５５および５６を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、エクステンション層６２および６４を同時に形成するので、エクステンション層形成のためのプロセスを削減できる。
【０１４１】
すなわち、高電圧ＰＭＯＳ領域ＨＰＲにおいては、埋め込みチャネル型のＰＭＯＳトランジスタを形成するので、チャネル形成位置がゲート絶縁膜の直下ではなく、低濃度不純物層３０の下部となるので、ゲート絶縁膜から離れた位置となるので、実効電界が表面チャネル型よりも小さくなる。
【０１４２】
その結果、キャリアのゲート絶縁膜への流入確率がかなり低くなり、ドレイン電界が強くても信頼性は低下しなくなる。従って、低電圧対応のＰＭＯＳトランジスタと同じ条件でエクステンション層を形成しても、ホットキャリア耐性や、ＮＢＴＩ耐性が損なわれることがないので、エクステンション層６２および６４を同時に形成するという工程を採用できる。
【０１４３】
なお、図３９〜図４７を用いて説明した従来の製造方法では、全てのＭＯＳトランジスタが表面チャネル型であったので、各ＭＯＳトランジスタの個々に、エクステンション層を形成する必要があったので、４種類のＭＯＳトランジスタの形成のためには４回のエクステンション層形成プロセスが必要であったが、本実施の形態の製造方法によれば、３回の工程で済むので工程を３／４に削減したことになる。
【０１４４】
なお、本実施の形態の製造方法は、ＣＭＯＳトランジスタ２００ＡおよびＣＭＯＳトランジスタ２００Ｂを有する半導体装置の製造方法に適用した例を示したが、ＣＭＯＳトランジスタ１００ＡおよびＣＭＯＳトランジスタ１００Ｂを有する半導体装置の製造方法、またＣＭＯＳトランジスタ３００ＡおよびＣＭＯＳトランジスタ３００Ｂを有する半導体装置の製造方法に適用しても良いことは言うまでもない。
【０１４５】
＜Ｅ．実施の形態５＞
＜Ｅ−１．製造方法＞
本発明に係る実施の形態５の半導体装置の製造方法として、図２７〜図２９を用いて、ＣＭＯＳトランジスタ４００ＡおよびＣＭＯＳトランジスタ４００Ｂを有する半導体装置の製造方法について説明する。なお、低電圧対応のＣＭＯＳトランジスタ４００Ａおよび高電圧対応のＣＭＯＳトランジスタ４００Ｂの構成は、最終工程を説明する図３０において示される。
【０１４６】
また、本実施の形態の製造方法は、図２２〜図２６を用いて説明した実施の形態３の製造方法と同じ構成については同じ符号を付し、重複する説明は省略する。
【０１４７】
すなわち、図２２〜図２５を用いて説明した工程を経て、低電圧ＮＭＯＳ領域ＬＮＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおけるシリコン基板１０の表面内に、それぞれエクステンション層６１および６３を形成した後、図２７に示す工程において、写真製版によるパターニングにより低電圧ＰＭＯＳ領域ＬＰＲ上部以外をレジストマスクＲ５１で覆い、また、ゲート電極５５を注入マスクとして、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１０の表面内に、ＢあるいはＢＦ2等のＰ型不純物をイオン注入により比較的低濃度（Ｐ-）に導入して、１対のエクステンション層６２を形成する。このときのイオン注入条件は、Ｂの場合は、注入エネルギー１ｋｅＶ〜１０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2であり、ＢＦ2の場合は、注入エネルギー５ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０15〜１×１０16／ｃｍ2である。
【０１４８】
以下、図１２を用いて説明した工程を経て、図２８に示すように、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲ、高電圧ＮＭＯＳ領域ＨＮＲおよび高電圧ＰＭＯＳ領域ＨＰＲにおけるシリコン基板１０の表面内に、それぞれ１対のソース・ドレイン層８１、８２、８３および８４を形成する。
【０１４９】
なお、図２８に示すように、低電圧ＮＭＯＳ領域ＬＮＲ、低電圧ＰＭＯＳ領域ＬＰＲおよび高電圧ＮＭＯＳ領域ＨＮＲにおいては、それぞれ１対のエクステンション層６１、６２および６３を有しているが、高電圧ＰＭＯＳ領域ＨＰＲにおいてはエクステンション層は形成されていない。
【０１５０】
以下、図１３を用いて説明した工程を経て、図２９に示す低電圧対応のＣＭＯＳトランジスタ４００Ａおよび高電圧対応のＣＭＯＳトランジスタ４００Ｂを得る。
【０１５１】
＜Ｅ−２．装置構成＞
図２９に示すように、高電圧対応のＣＭＯＳトランジスタ４００ＢのＰＭＯＳトランジスタは埋め込みチャネル型であり、エクステンション層を有さない構成となっている。
【０１５２】
＜Ｅ−３．作用効果＞
本実施の形態の製造方法によれば、高電圧対応のＣＭＯＳトランジスタ４００ＢのＰＭＯＳトランジスタにはエクステンション層を形成しないので、エクステンション層形成のためのプロセスを削減できる。
【０１５３】
このように、エクステンション層を省略できるのはＣＭＯＳトランジスタ４００ＢのＰＭＯＳトランジスタが埋め込みチャネル型だからである。
【０１５４】
すなわち、上記埋め込みチャネル型のＰＭＯＳトランジスタにおいては、図２９に示すように、ｐ+である１対のソース・ドレイン層８４間を、ｐ-の低濃度不純物層３０が接続しており、ドレインに電圧を印加すると、空乏層が低濃度不純物層３０に伸びるため、チャネルが形成されやすく、エクステンション層が存在しなくても正常にオン動作することができるからである。
【０１５５】
なお、図３９〜図４７を用いて説明した従来の製造方法では、全てのＭＯＳトランジスタが表面チャネル型であったので、各ＭＯＳトランジスタの個々に、エクステンション層を形成する必要があったので、４種類のＭＯＳトランジスタの形成のためには４回のエクステンション層形成プロセスが必要であったが、本実施の形態の製造方法によれば、３回の工程で済むので工程を３／４に削減したことになる。
【０１５６】
【発明の効果】
本発明に係る請求項１、２記載の半導体装置によれば、第２のＰＭＯＳトランジスタのみが埋め込みチャネル型のＭＯＳトランジスタであるので、チャネルに印加される電界が緩和され、キャリアの移動度が向上してドレイン電流を向上できる。また、動作電圧が低く、チャネル近傍での電界が弱い第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタが表面チャネル型のＭＯＳトランジスタであるので、ホットキャリアストレス下での信頼性や、バイアス−温度ストレス下での信頼性の低下の問題が起こりにくい。また、微細化の難しい埋め込みチャネル型を第２のＰＭＯＳトランジスタのみに適用するので、半導体装置の微細化を促進できる。
【０１５７】
本発明に係る請求項３記載の半導体装置によれば、第２のＰＭＯＳトランジスタのゲート絶縁膜の直下に配設されたＰ型不純物層の存在により、チャネルが半導体基板内部に形成され、第２のＰＭＯＳトランジスタを確実に埋め込みチャネル型とすることができる。
【０１５８】
本発明に係る請求項４記載の半導体装置によれば、１対のＰ型ソース・ドレイン層が、１対のＰ型エクステンション層を含んでいるので、短チャネル効果を抑制することができる。
【０１５９】
本発明に係る請求項５記載の半導体装置によれば、第２のＰＭＯＳトランジスタのゲート電極がＮ型不純物を含んでいるので、当該ゲート電極の電気抵抗を低くすることができる。
【０１６０】
本発明に係る請求項６記載の半導体装置の製造方法によれば、工程(ｄ)および工程(ｅ)により、ゲート電極のための不純物導入は、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。また、ゲート電極が、例えば、非単結晶シリコンと金属膜あるいはシリサイド膜との多層膜で構成される場合は、ソース・ドレイン層形成時の不純物導入と併せての不純物導入ができないので有効な方法となる。
【０１６１】
本発明に係る請求項７記載の半導体装置の製造方法によれば、少なくとも前記第１のＮＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタのゲート電極への不純物導入は、工程(ｅ)により、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。
【０１６２】
本発明に係る請求項８記載の半導体装置の製造方法によれば、第１のＰＭＯＳトランジスタのゲート電極への不純物導入は、ソース・ドレイン層の形成時に行うので、製造工程を簡略化できる。
【０１６３】
本発明に係る請求項９記載の半導体装置の製造方法によれば、第１のＰＭＯＳトランジスタのゲート電極への不純物導入も、ゲート電極成形前に行うので、ソース・ドレイン層形成時の不純物の導入と独立して行うことができ、不純物導入量の制御が容易である。
【０１６５】
本発明に係る請求項１０記載の半導体装置の製造方法によれば、第１のＮＭＯＳ領域、第１のＰＭＯＳ領域、第２のＮＭＯＳ領域および第２のＰＭＯＳ領域の非単結晶シリコン膜に、Ｎ型不純物だけでなく窒素も導入するので、ソース・ドレイン層形成時に導入されるＰ型不純物の拡散を防止して、ゲート電極をＮ型に保つことができる。
【０１６６】
本発明に係る請求項１１記載の半導体装置の製造方法によれば、第１および第２のＰＭＯＳ領域に形成された、それぞれのゲート電極を注入マスクとして使用し、同時にＰ型不純物をイオン注入して、それぞれ１対のＰ型エクステンション層を形成するので、エクステンション層形成のためのプロセスを削減できる。
【０１６７】
本発明に係る請求項１２記載の半導体装置の製造方法によれば、第１のＰＭＯＳ領域に形成されたゲート電極を注入マスクとして使用し、１対のＰ型エクステンション層を第１のＰＭＯＳ領域の前記半導体基板の表面内にのみ形成するので、エクステンション層形成のためのプロセスを削減できる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図２】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図６】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図７】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】  本発明に係る実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】  本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１１】  本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１２】  本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１３】  本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１４】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図１５】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図１６】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図１７】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図１８】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図１９】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図２０】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図２１】  本発明に係る実施の形態３の半導体装置の製造工程を示す断面図である。
【図２２】  本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。
【図２３】  本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。
【図２４】  本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。
【図２５】  本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。
【図２６】  本発明に係る実施の形態４の半導体装置の製造工程を示す断面図である。
【図２７】  本発明に係る実施の形態５の半導体装置の製造工程を示す断面図である。
【図２８】  本発明に係る実施の形態５の半導体装置の製造工程を示す断面図である。
【図２９】  本発明に係る実施の形態５の半導体装置の製造工程を示す断面図である。
【図３０】  従来の半導体装置の製造工程を示す断面図である。
【図３１】  従来の半導体装置の製造工程を示す断面図である。
【図３２】  従来の半導体装置の製造工程を示す断面図である。
【図３３】  従来の半導体装置の製造工程を示す断面図である。
【図３４】  従来の半導体装置の製造工程を示す断面図である。
【図３５】  従来の半導体装置の製造工程を示す断面図である。
【図３６】  従来の半導体装置の製造工程を示す断面図である。
【図３７】  従来の半導体装置の製造工程を示す断面図である。
【図３８】  従来の半導体装置の製造工程を示す断面図である。
【図３９】  従来の半導体装置の製造工程を示す断面図である。
【図４０】  従来の半導体装置の製造工程を示す断面図である。
【図４１】  従来の半導体装置の製造工程を示す断面図である。
【図４２】  従来の半導体装置の製造工程を示す断面図である。
【図４３】  従来の半導体装置の製造工程を示す断面図である。
【図４４】  従来の半導体装置の製造工程を示す断面図である。
【図４５】  従来の半導体装置の製造工程を示す断面図である。
【図４６】  従来の半導体装置の製造工程を示す断面図である。
【図４７】  従来の半導体装置の製造工程を示す断面図である。
【図４８】  従来の半導体装置の製造工程を示す断面図である。
【図４９】  従来の半導体装置の製造工程を示す断面図である。
【図５０】  従来の半導体装置の製造工程を示す断面図である。
【図５１】  従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
５０，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ  非単結晶シリコン膜、５１〜５７  ゲート電極、６１〜６４  エクステンション層、８１〜８４  ソース・ドレイン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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