(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内に形成されたガードリング領域と、
平面視において前記ガードリング領域に囲まれたトランジスタ形成領域における前記半導体層に、少なくとも前記チャネル領域、前記ソース領域、および前記ドレイン領域以外の領域に形成されたオフセット絶縁層と、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方であって、前記ガードリング領域の上方に形成され、かつ、前記ガードリング領域と電気的に接続された第１シールド層と、
前記第１層間絶縁層の上方に形成された第２層間絶縁層と、
前記第２層間絶縁層の上方に形成された第２シールド層と、
前記第２シールド層の上方に形成された配線層と、を含み、
前記第１シールド層は、平面視において、前記ゲート電極のチャネル幅方向における両端の外側に設けられており、
前記第２シールド層は、平面視において、前記ゲート電極のチャネル幅方向における一方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第１領域、および、前記ゲート電極のチャネル幅方向における他方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第２領域のうちの少なくとも一方に、少なくとも設けられ、前記ゲート電極と電気的に接続されている、半導体装置。
【請求項２】
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内に形成されたガードリング領域と、
平面視において前記ガードリング領域に囲まれたトランジスタ形成領域における前記半導体層に、少なくとも前記チャネル領域、前記ソース領域、および前記ドレイン領域以外の領域に形成されたオフセット絶縁層と、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方であって、前記ガードリング領域の上方に形成され、かつ、前記ガードリング領域と電気的に接続された第１シールド層と、
前記第１層間絶縁層の上方に形成された第２層間絶縁層と、
前記第２層間絶縁層の上方に形成された第２シールド層と、を含み、
前記第１シールド層は、平面視において、前記ゲート電極のチャネル幅方向における両端の外側に設けられており、
前記第２シールド層は、平面視において、前記ゲート電極のチャネル幅方向における一方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第１領域、および、前記ゲート電極のチャネル幅方向における他方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第２領域のうちの少なくとも一方に、少なくとも設けられ、前記ガードリング領域と電気的に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載される半導体装置を縮小化するための研究開発が行われている。このような技術として、低電圧動作用の低耐圧トランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置の全体を縮小化する方法がある（例えば特開２００３−２５８１２０号公報参照）。
【０００３】
このような場合に、高耐圧トランジスタに電気的に接続される配線層の高電位の影響を受けて、寄生ＭＯＳトランジスタが動作して、半導体装置が誤動作する場合がある。
【特許文献１】特開２００３−２５８１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、
半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層内に形成されたチャネル領域と、
前記半導体層内に形成されたソース領域およびドレイン領域と、
前記半導体層内に形成されたガードリング領域と、
平面視において前記ガードリング領域に囲まれたトランジスタ形成領域における前記半導体層に、少なくとも前記チャネル領域、前記ソース領域、および前記ドレイン領域以外の領域に形成されたオフセット絶縁層と、
前記半導体層の上方に形成された第１層間絶縁層と、
前記第１層間絶縁層の上方であって、前記ガードリング領域の上方に形成され、かつ、前記ガードリング領域と電気的に接続された第１シールド層と、
前記第１層間絶縁層の上方に形成された第２層間絶縁層と、
前記第２層間絶縁層の上方に形成された第２シールド層と、を含み、
前記第１シールド層は、平面視において、前記ゲート電極のチャネル幅方向における両端の外側に設けられており、
前記第２シールド層は、平面視において、前記ゲート電極のチャネル幅方向における一方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第１領域、および、前記ゲート電極のチャネル幅方向における他方の端のうちの少なくとも一部と、該端と対向する前記第１シールド層の端のうちの少なくとも一部との間の第２領域のうちの少なくとも一方に、少なくとも設けられている。
【０００６】
この半導体装置によれば、前記トランジスタ形成領域に形成されたトランジスタが少なくともオフの状態において、前記第２シールド層の電位を固定し、かつ、前記第２シールド層の電位を、前記第２シールド層の上方に形成された配線層の電位よりも低くすることができる。その結果、前記第２シールド層の下方では、前記配線層による電位分布が存在しないか、あるいは該電位分布が緩和された状態となる。即ち、前記第２シールド層は、前記配線層に与えられる高電位が前記第２シールド層の下方に与える影響を緩和することができる。そして、この半導体装置では、前記第２シールド層は、平面視において、前記第１領域および前記第２領域に少なくとも設けられている。従って、この半導体装置によれば、前記第１領域および前記第２領域において、前記配線層と、該配線層の下方に位置する前記オフセット絶縁層と、該オフセット絶縁層の下に位置する前記半導体層とにより構成される寄生ＭＯＳトランジスタに与えられる電位を低下させることができる。その結果、前記寄生ＭＯＳトランジスタの動作を防止することができ、この半導体装置の誤動作を防止することができる。従って、本発明によれば、信頼性の高い半導体装置を提供することができる。
【０００７】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に形成された他の特定のもの（以下「Ｂ」という）」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂが形成されているような場合と、Ａ上に他のものを介してＢが形成されているような場合とが含まれるものとして、「上方」という文言を用いている。
【０００８】
本発明に係る半導体装置において、
前記第２シールド層は、前記ゲート電極と電気的に接続されていることができる。
【０００９】
本発明に係る半導体装置において、
前記第２シールド層は、前記ガードリング領域と電気的に接続されていることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００１１】
１．  まず、本実施形態に係る半導体装置１００について説明する。図１は、本実施形態に係る半導体装置１００を模式的に示す平面図である。図２は、図１のII−II線における断面を示す図である。図３は、図１のIII−III線における断面を示す図である。なお、図１において、第１、第２層間絶縁層５０，６０については、便宜上、図示を省略している。
【００１２】
本実施形態に係る半導体装置１００は、半導体層１０を有する。半導体層１０は、例えばｐ型のシリコン基板などからなることができる。半導体装置１００には、トランジスタ形成領域１１０と、ガードリング領域９０と、素子分離領域２０とが設けられている。トランジスタ形成領域１１０は、図１に示すように、平面視において、ガードリング領域９０に囲まれている。ガードリング領域９０の平面形状は、例えば図１に示すような矩形のリング状であることができる。ガードリング領域９０は、例えばｐ型の高濃度不純物層からなる。ガードリング領域９０は、例えばｐ型の低濃度不純物層９２により内包されている。ガードリング領域９０は、平面視において、素子分離領域２０に囲まれている。素子分離領域２０の平面形状は、例えば図１に示すような矩形のリング状であることができる。
【００１３】
トランジスタ形成領域１１０には、例えばｎ型のトランジスタが設けられている。このトランジスタは、ゲート絶縁層３０と、ゲート電極３２と、チャネル領域３１と、ｎ型のソース領域３４と、ｎ型のドレイン領域３６と、オフセット絶縁層３８と、ｎ型の低濃度不純物層４２と、ｐ型のウェル４４と、を含む。このトランジスタは、例えば、高電圧動作用の高耐圧トランジスタであることができる。
【００１４】
ゲート絶縁層３０は、チャネル領域３１およびオフセット絶縁層３８の上に設けられている。ゲート電極３２は、ゲート絶縁層３０の上に形成されている。チャネル領域３１は、ウェル４４内の上部であって、ソース領域３４とドレイン領域３６との間にオフセット絶縁層３８を介して形成されている。ソース領域３４およびドレイン領域３６は、ウェル４４内の上部であって、平面視においてゲート電極３２のチャネル長方向（Ｙ方向）の両外側に形成されている。オフセット絶縁層３８は、半導体層１０の上面側に埋め込まれて形成されている。オフセット絶縁層３８は、トランジスタ形成領域１１０における半導体層１０に、チャネル領域３１、ソース領域３４、およびドレイン領域３６以外の領域に形成されている。即ち、オフセット絶縁層３８は、トランジスタ形成領域１１０における半導体層１０に、チャネル領域３１、ソース領域３４、およびドレイン領域３６を避けて形成されている。低濃度不純物層４２は、ウェル４４内の上部に形成されている。低濃度不純物層４２は、ソース領域３４およびドレイン領域３６を内包している。低濃度不純物層４２は、ゲート絶縁層３０下に形成されたオフセット絶縁層３８を覆っている。ウェル４４は、半導体層１０内の上部に形成されている。ウェル４４は、トランジスタ形成領域１１０において、ｎ型の低濃度不純物層４２およびチャネル領域３１を内包している。また、ウェル４４は、上述したｐ型の低濃度不純物層９２を内包している。
【００１５】
半導体装置１００は、さらに、第１層間絶縁層５０と、第１シールド層６２と、第２層間絶縁層６０と、第２シールド層７２と、を含む。第１層間絶縁層５０は、半導体層１０の上方に形成されている。第１シールド層６２は、第１層間絶縁層５０の上に形成されている。即ち、第１シールド層６２は、第１層目の配線層（図示の例では配線層６３など）と同一の工程で形成される。第２層間絶縁層６０は、第１層間絶縁層５０の上方に形成されている。第２シールド層７２は、第２層間絶縁層６０の上に形成されている。即ち、第２シールド層７２は、第２層目の配線層（図示せず）と同一の工程で形成される。
【００１６】
第１シールド層６２は、ガードリング領域９０の上方に形成されている。第１シールド層６２は、ガードリング領域９０と電気的に接続されている。第１シールド層６２は、平面視において、ゲート電極３２のチャネル幅方向（図１に示すＸ方向）における両端３３，３５の外側に設けられている。即ち、第１シールド層６２は、平面視において、ゲート電極３２のチャネル幅方向における一方の端３３の外側に設けられており、かつ、ゲート電極３２のチャネル幅方向における他方の端３５の外側に設けられている。第１シールド層６２の平面形状は、例えば図１に示すような矩形のリング状であることができる。第１シールド層６２は、平面視において、ガードリング領域９０を完全に覆うことができる。第１シールド層６２は、平面視において、ガードリング領域９０からはみ出していることができる。即ち、第１シールド層６２は、平面視において、ガードリング領域９０並びにその近傍のオフセット絶縁層３８および素子分離領域２０と重なっていることができる。第１シールド層６２の幅は、ガードリング領域９０の幅より広くすることができる。第１シールド層６２は、その上方に形成された配線層（図示せず）に与えられる高電位が半導体層１０に与える影響を緩和することができる。
【００１７】
第２シールド層７２は、平面視において、第１領域１２および第２領域１４のうちの少なくとも一方に、少なくとも設けられている。第１領域１２とは、ゲート電極３２のチャネル幅方向（Ｘ方向）における一方の端３３のうちの少なくとも一部と、この端３３とゲート電極３２の外側方向（Ｘ方向の正方向）に対向する第１シールド層６２の端６７のうちの少なくとも一部との間の領域である。ゲート電極３２のチャネル幅方向における一方の端３３の長さは、この端３３と対向する第１シールド層６２の端６７の長さに等しい。また、第２領域１４とは、ゲート電極３２のチャネル幅方向における他方の端３５のうちの少なくとも一部と、この端３５とゲート電極３２の外側方向（Ｘ方向の負方向）に対向する第１シールド層６２の端６９のうちの少なくとも一部との間の領域である。ゲート電極３２のチャネル幅方向における他方の端３５の長さは、この端３５と対向する第１シールド層６２の端６９の長さに等しい。
【００１８】
例えば図１〜図３に示す例では、第２シールド層７２は、第１領域１２および第２領域１４の双方に少なくとも設けられている。なお、図１では、第１領域１２および第２領域１４は、斜線で示される領域である。例えば図示の例では、第１領域１２は、ゲート電極３２のチャネル幅方向における一方の端３３の全部と、この端３３と対向する第１シールド層６２の端６７の全部との間の領域である。第１領域１２の平面形状は、例えば図１に示すような矩形である。第１領域１２のチャネル長方向（Ｙ方向）の幅は、ゲート電極３２のチャネル長方向の幅と等しくすることができる。また、例えば図示の例では、第２領域１４は、ゲート電極３２のチャネル幅方向における他方の端３５の全部と、この端３５と対向する第１シールド層６２の端６９の全部との間の領域である。第２領域１４の平面形状は、例えば図１に示すような矩形である。第２領域１４のチャネル長方向の幅は、ゲート電極３２のチャネル長方向の幅と等しくすることができる。
【００１９】
例えば図示の例では、第２シールド層７２は、１枚の矩形のプレートである。第２シールド層７２は、平面視において、ゲート電極３２、第１領域１２のオフセット絶縁層３８、および第２領域１４のオフセット絶縁層３８を完全に覆うことができる。第２シールド層７２の周縁部は、平面視において、ゲート電極３２の形成領域、第１領域１２、および第２領域１４からはみ出していることができる。第２シールド層７２のチャネル幅方向（Ｘ方向）の端部は、平面視において、第１シールド層６２の一部と重なっていることができる。
【００２０】
第２シールド層７２は、ゲート電極３２と電気的に接続されていることができる。具体的には、第２シールド層７２は、第２層間絶縁層６０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層６４により、配線層６３と接続されている。そして、配線層６３は、第１層間絶縁層５０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層５５により、ゲート電極３２と接続されている。
【００２１】
２．  本実施形態に係る半導体装置１００では、第２シールド層７２は、ゲート電極３２と電気的に接続されていることができる。即ち、第２シールド層７２は、トランジスタ形成領域１１０に形成されたトランジスタがオフ状態において、ゲート電極３２の電位に固定される。トランジスタがオフ状態において、ゲート電極３２の電位は、例えば、ウェル４４の電位、または、半導体層１０のうち、不純物層が形成されていない領域の電位（基板電位）に固定されることができる。これらの電位は、保証耐圧内で任意に設定できる。例えばこれらの電位は、接地電位に設定できる。つまり、本実施形態に係る半導体装置１００によれば、トランジスタがオフ状態において、第２シールド層７２の電位を固定し、かつ、第２シールド層７２の電位を、第２シールド層７２の上方に形成された配線層（図示せず）の電位よりも低くすることができる。その結果、第２シールド層７２の下方では、前記配線層による電位分布が存在しないか、あるいは該電位分布が緩和された状態となる。即ち、第２シールド層７２は、前記配線層に与えられる高電位（例えば２０〜８０Ｖ）が第２シールド層７２の下方に与える影響を緩和することができる。そして、本実施形態に係る半導体装置１００では、第２シールド層７２は、平面視において、第１領域１２および第２領域１４に少なくとも設けられている。従って、本実施形態に係る半導体装置１００によれば、第１領域１２および第２領域１４において、高電位が与えられた前記配線層と、該配線層の下方に位置するオフセット絶縁層３８と、該オフセット絶縁層３８の下に位置する半導体層１０（例えば図示の例では低濃度不純物層９２）とにより構成される寄生ＭＯＳトランジスタに与えられる電位を低下させることができる。その結果、前記寄生ＭＯＳトランジスタの動作を防止することができ、半導体装置１００の誤動作を防止することができる。従って、本実施形態によれば、信頼性の高い半導体装置１００を提供することができ、かつ、第２シールド層７２の上方に形成された配線層のレイアウトの自由度を向上させることができる。
【００２２】
また、上述したように、本実施形態に係る半導体装置１００によれば、第２シールド層７２により、上述した寄生ＭＯＳトランジスタの動作を防止することができる。このため、第２層間絶縁層６０上に形成される第２層目の導電層のうち、第２シールド層７２以外の導電層（配線層）によって半導体装置１００に誤動作が生じることがない。即ち、本実施形態に係る半導体装置１００によれば、第２層目の配線層のレイアウトの自由度を向上させることができる。
【００２３】
また、本実施形態に係る半導体装置１００では、第２シールド層７２が少なくとも設けられる第１領域１２および第２領域１４は、平面視において、ゲート電極３２の外縁と第１シールド層６２の内縁との間の距離が最短となる領域に設けられている。即ち、例えば、ゲート電極３２のチャネル長方向（Ｙ方向）の端と、該端に対向する第１シールド層６２の端との間の距離に比べ、ゲート電極３２のチャネル幅方向（Ｘ方向）の端３３，３５と、該端３３，３５に対向する第１シールド層６２の端６７，６９との間の距離の方が短い。従って、本実施形態に係る半導体装置１００によれば、第２シールド層７２が少なくとも設けられる第１領域１２および第２領域１４を、平面視において、必要最小限の面積にすることができる。このため、第２層間絶縁層６０上に形成される第２層目の導電層のうち、第２シールド層７２以外の導電層（配線層）のレイアウトの自由度を向上させることができる。
【００２４】
また、本実施形態に係る半導体装置１００では、第１シールド層６２を第１層間絶縁層５０上の第１層目に形成し、第２シールド層７２を第２層間絶縁層６０上の第２層目に形成している。これにより、ゲート電極３２と第２シールド層７２とを接続する配線層６３と、第１シールド層６２とを接触させないように所定の距離を確保することができ、かつ、第２シールド層７２により、その上方に形成された配線層（図示せず）の高電位による電界をシールドすることができる。
【００２５】
また、本実施形態に係る半導体装置１００では、第２シールド層７２は、第１領域１２および第２領域１４の双方に設けられている。このため、例えば、後述する変形例のように、第２シールド層７２を第１領域１２または第２領域１４のいずれかに設けないような場合に比べ、より確実に半導体装置１００の誤動作を防ぐことができる。
【００２６】
３．  変形例
次に、本実施形態に係る変形例について説明する。なお、以下に説明する変形例は一例であって、これらに限定されるわけではない。
【００２７】
上述した例では、第２シールド層７２が、１枚の矩形のプレートである場合について説明したが、例えば、第２シールド層７２の平面形状をリング状とすることもできる。
【００２８】
また、上述した例では、第２シールド層７２が、第１領域１２および第２領域１４の双方に少なくとも設けられている場合について説明したが、例えば、第２シールド層７２は、第１領域１２または第２領域１４のいずれかに設けられていないこともできる。
【００２９】
また、例えば、図４に示すように、第１領域１２は、ゲート電極３２のチャネル幅方向における一方の端３３の一部と、この端３３と対向する第１シールド層６２の端６７の一部との間の領域であることもできる。また、例えば、第２領域１４は、ゲート電極３２のチャネル幅方向における他方の端３５の一部と、この端３５と対向する第１シールド層６２の端６９の一部との間の領域であることもできる。この場合においても、第２シールド層７２は、第１領域１２および第２領域１４のうちの少なくとも一方に、少なくとも設けられていれば良い。なお、図４は、この場合の半導体装置を模式的に示す平面図である。
【００３０】
また、上述した例では、第２シールド層７２が、ゲート電極３２と電気的に接続されている場合について説明したが、第２シールド層７２は、図５〜図７に示すように、ガードリング領域９０と電気的に接続されていることもできる。具体的には、第２シールド層７２は、第２層間絶縁層６０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層６４により、第１シールド層６２と接続されている。そして、第１シールド層６２は、第１層間絶縁層５０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層５４により、ガードリング領域９０と接続されている。なお、図５は、この場合の半導体装置を模式的に示す平面図である。図６は、図５のVI−VI線における断面を示す図である。図７は、図５のVII−VII線における断面を示す図である。また、図５において、第１、第２層間絶縁層５０，６０については、便宜上、図示を省略している。
【００３１】
図５〜図７に示す例では、第２シールド層７２は、２枚の矩形のプレートである。第２シールド層７２は、第２層間絶縁層６０を貫通して形成されたコンタクトホール内に埋め込まれたコンタクト層６５により配線層６３と接続された他の配線層７６と接しないように形成されている。
【００３２】
この変形例によれば、第２シールド層７２は、ガードリング領域９０の電位に固定される。その結果、上述した寄生ＭＯＳトランジスタの動作を防止することができる。
【００３３】
４．  上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【００３４】
例えば、上述した実施形態における各層のｐ型とｎ型とを入れ替えて半導体装置１００を形成することができる。
【図面の簡単な説明】
【００３５】
【図１】本実施形態に係る半導体装置を模式的に示す平面図。
【図２】図１のII−II線における断面を示す図。
【図３】図１のIII−III線における断面を示す図。
【図４】変形例に係る半導体装置を模式的に示す平面図。
【図５】変形例に係る半導体装置を模式的に示す平面図。
【図６】図５のVI−VI線における断面を示す図。
【図７】図５のVII−VII線における断面を示す図。
【符号の説明】
【００３６】
１０  半導体層、１２  第１領域、１４  第２領域、２０  素子分離領域、３０  ゲート絶縁層、３１  チャネル領域、３２  ゲート電極、３３  端、３４  ソース領域、３５  端、３６  ドレイン領域、３８  オフセット絶縁層、４２  低濃度不純物層、４４  ウェル、５０  第１層間絶縁層、５４  コンタクト層、５５  コンタクト層、６０  第２層間絶縁層、６２  第１シールド層、６３  配線層、６４  コンタクト層、６７  端、６９  端、７２  第２シールド層、７６  配線層、９０  ガードリング領域、９２  低濃度不純物層、１００  半導体装置，１１０  トランジスタ形成領域
【図１】
0004711061.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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