(57)【特許請求の範囲】
【請求項１】
抵抗率が０．００１〜０．１Ωｃｍである基板シリコン・ウェーハ表面に、前記基板シリコン・ウェーハと同一のドーパントであり、抵抗率が１０〜１５００Ωｃｍで、かつ厚さが０．１５〜３．０μｍの第１のシリコン単結晶膜をエピタキシャル成長させる工程と、
前記第１のシリコン単結晶膜上に、前記第１のシリコン単結晶膜と同一のドーパントで、抵抗率が前記第１のシリコン単結晶膜よりも小さく、抵抗率が０．１〜２００Ωｃｍで、かつ厚さが２〜４．８５μｍである第２のシリコン単結晶膜をエピタキシャル成長させる工程と
を具備することを特徴とするシリコン・ウェーハの製造方法。
【請求項２】
前記第１のシリコン単結晶膜の抵抗率は深さ方向に傾斜する分布を有することを特徴とする請求項１記載のシリコン・ウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体などに使用され、特にＭＯＳデバイス用基板の製造に好適なシリコン・ウェーハの製造方法に関するものである。
【背景技術】
【０００２】
基板シリコン・ウェーハ表面上にシリコン単結晶膜をエピタキシャル成長させてエピタキシャル層を形成する方法として、例えば、以下の（１）〜（３）の方法が挙げられる。
【０００３】
（１）基板シリコン・ウェーハと同一ドーパントで異なる抵抗率のエピタキシャル層を単一で形成する。
【０００４】
（２）基板シリコン・ウェーハと異なるドーパントのエピタキシャル層を単一で形成する。
【０００５】
（３）基板シリコン・ウェーハと異なるドーパントで複数の異なる抵抗率のエピタキシャル層を形成する。
【０００６】
複数のエピタキシャル層を形成する場合は、いずれもトランジスタ構造など、デバイス回路構成に従った設計に基づくものである。
【０００７】
上記に記載の従来技術では、基板シリコン・ウェーハとエピタキシャル層の抵抗率の差が大きく異なる場合は、界面の抵抗率プロファイルがブロードになり遷移幅も大きくなるため、デバイス特性に悪影響を及ぼす。特に昨今では、携帯電子機器用半導体をはじめ小消費電力化の要求が強く、低耐圧化の傾向にあり、基板シリコン・ウェーハの抵抗率を低くする指向にある。そのため、界面のプロファイルは更にブロードになる傾向がある。
【０００８】
特許文献１においても、基板シリコン・ウェーハ上に複数のエピタキシャル層を形成することを特徴としているが、その求めるところの性能が重金属不純物のゲッタリング特性を向上させることを主目的としている。また、基板シリコン・ウェーハとの界面に形成されるエピタキシャル層の抵抗率は、基板シリコン・ウェーハ中の抵抗率、およびデバイスを形成する最上エピタキシャル層の抵抗率より低く設定されるため、界面の抵抗率プロファイルは、よりブロードになってしまう。
【特許文献１】特開平１０−５０７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板シリコン・ウェーハとエピタキシャル層間の抵抗率プロファイルが急峻で、抵抗率の遷移幅が小さいシリコン・ウェーハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るシリコン・ウェーハの製造方法は、抵抗率が０．００１〜０．１Ωｃｍである基板シリコン・ウェーハ表面に、前記基板シリコン・ウェーハと同一のドーパントであり、抵抗率が１０〜１５００Ωｃｍで、かつ厚さが０．１５〜３．０μｍの第１のシリコン単結晶膜をエピタキシャル成長させる工程と、
前記第１のシリコン単結晶膜上に、前記第１のシリコン単結晶膜と同一のドーパントで、抵抗率が前記第１のシリコン単結晶膜よりも小さく、抵抗率が０．１〜２００Ωｃｍで、かつ厚さが２〜４．８５μｍである第２のシリコン単結晶膜をエピタキシャル成長させる工程と
を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、基板シリコン・ウェーハとエピタキシャル層間の抵抗率プロファイルが急峻で、抵抗率の遷移幅が小さいシリコン・ウェーハの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
図１及び図２に本発明の方法で製造されるシリコン・ウェーハを示す。図１はＮタイプで、図２はＰタイプである。図１及び図２に示すように、基板シリコン・ウェーハ１の表面上に第１のシリコン単結晶膜２ａ，２ｂ（以下、第１のエピタキシャル層と称す）をエピタキシャル成長させる際、第２のエピタキシャル層と同一のドーパントで抵抗率が１０〜１５００Ωｃｍで、厚さが０．１５〜３．０μｍの第１のエピタキシャル層２ａ，２ｂを、界面に形成する。さらにその上に設計上必要とされる抵抗率の第２のシリコン単結晶膜３ａ，３ｂ（第２のエピタキシャル層）をエピタキシャル成長させ、第１のエピタキシャル層２ａ，２ｂと第２のエピタキシャル層３ａ，３ｂを合わせて最終的に設計上必要となる厚さのエピタキシャル層を得る。
【００１３】
なお、第１のエピタキシャル層の抵抗率、および厚さは、基板シリコン・ウェーハの抵抗率、第２のエピタキシャル層の抵抗率、厚さ、ドーパント類、ソース・ガス種，成膜温度などの条件によって適正値が異なり、個々の場合で調整が必要である。
【００１４】
Ｎタイプのドーパント種として、ＰＨ3（phosphine）、ＡｓＨ3（arsine）などが挙げられる。また、Ｐタイプのドーパント種として、Ｂ2Ｈ6(diborane)などが挙げられる。
【００１５】
これに関しては、抵抗率は第２のエピタキシャル層の抵抗率（ρ2）と基板シリコン・ウェーハの抵抗率（ρウェーハ）の比（ρ2／ρウェーハ）を、厚さは第２のエピタキシャル層の厚さをＸとした場合、（ｌｏｇＸ）／２〜Ｌｏｇ（Ｘ）を目安にすることが可能である。第１のエピタキシャル層の抵抗率を１０〜１５００Ωｃｍにし、かつ厚さを０．１５〜３．０μｍの範囲にする際に、基板シリコン・ウェーハの抵抗率と第２のエピタキシャル層の抵抗率及び厚さに関する適正範囲を下記表１に示す。
【表１】
0004728751.tif 000002
【００１６】
以下、本発明の実施例を図面を参照して詳細に説明する。
【００１７】
（実施例１及び比較例１）
Φ１５０ｍｍ，Ｎタイプ，Ａｓドーパント，基板抵抗率：０．００６Ωｃｍの基板シリコン・ウェーハ表面上にＮタイプ，Phos.ドーパント，抵抗率：１Ωｃｍ，膜厚５μｍのエピタキシャル層を形成した場合のエピタキシャル層表面から深さ方向の広がり抵抗プロファイルについて、実施例１および比較例１について図３に示す。
【００１８】
実施例１および比較例１についてのエピタキシャル層形成条件を以下に説明する。
【００１９】
実施例１では、基板シリコン・ウェーハ表面上に抵抗率が１６５Ωｃｍで、厚さが０．３μｍの第１のエピタキシャル層を形成した後、抵抗率が１Ωｃｍで、厚さが４．７μｍの第２のエピタキシャル層を形成した。
【００２０】
一方、比較例１では、基板シリコン・ウェーハ表面上に抵抗率が１Ωｃｍで、膜厚が５μｍのエピタキシャル層を形成した。
【００２１】
図２に示すように、実施例１では比較例１に比較して、広がり抵抗プロファイルは急峻で、遷移幅が小さいことが分かる。このことは、デバイス動作に関わる閾値電圧のバラツキが小さくなるため、製品デバイスの動作が安定することが期待できる。すなわち、エピタキシャル層に形成されるデバイス回路の設計が容易になり、動作性能、信頼性を上げることが可能になる。
【００２２】
（実施例２〜１１及び比較例２〜４）
Φ１５０ｍｍ，Ｎタイプ，Ａｓドーパント，基板抵抗率：０．００８Ωｃｍの基板シリコン・ウェーハ表面上にＮタイプ，Phos.ドーパント，抵抗率：１．５Ωｃｍの第２のエピタキシャル層を形成する場合に、第１のエピタキシャル層の厚さと抵抗率を変化させ、抵抗率プロファイルを確認した結果を表２に示す。なお、第１のエピタキシャル層の厚さは、第２のエピタキシャル層とのトータル厚さが５μｍとなるように変化させた。
【００２３】
第１のエピタキシャル層の抵抗率はＰＨ3ドーパントのガス量（ｃｃ／ｍｉｎ）を変化させることにより調整した。実施例８，９，１０についてのエピタキシャル層厚さ（μｍ）とドーパントガス量（ｃｃ／ｍｉｎ）との関係を図４に示す。図４に示す通り、ＰＨ3ドーパントのガス量は第１のエピタキシャル層の抵抗率が小さいもの程、多く設定した。第１のエピタキシャル層を形成後、ＰＨ3ドーパントのガス量を増加させ、第２のエピタキシャル層を形成した。第２のエピタキシャル形成工程においては、ＰＨ3ドーパントのガス量を実施例８〜１０で同じ値に設定した。また、実施例１１，比較例４における第１のエピタキシャル層の抵抗率に関しては、成膜時のドーパント濃度計算値に基づくものである。
【００２４】
図５に、第１のエピタキシャル層の抵抗率を５０Ωｃｍ（Ａ）、１００Ωｃｍ（Ｂ）、１５０Ωｃｍ（Ｃ）、２００Ωｃｍ（Ｄ）、２５０Ωｃｍ（Ｅ）、３００Ωｃｍ（Ｆ）と変化させた際のＰＨ3ドーパントのガス量の関係を示す。図５からも、抵抗率が小さいもの程、ＰＨ3ドーパントのガス量が多くなることが確認できた。
【００２５】
なお、図４及び図５において、枚葉Ｅｐｉ装置を使用し、メイン水素流量を５０Ｌ／ｍｉｎとし、ＰＨ3ドーパントガスボンベ濃度を１００ｐｐｍとした。
【００２６】
表２の結果において、｛（遷移幅）／（第２のエピタキシャル層の厚さ）｝×１００％の値が１５％未満をＡ（良好）、１５％以上、３０％以下がＢ、３０％を超えるものをＣ（不良）として表示した。
【表２】
0004728751.tif 000003
【００２７】
表２から明らかなように、第１のエピタキシャル層の抵抗率が１０〜１５００Ωｃｍで、かつ厚さが０．１５〜３．０μｍの実施例２〜１１において、評価がＡまたはＢとなり、基板シリコン・ウェーハとエピタキシャル層間の抵抗率プロファイルが急峻で、遷移幅が小さかった。
【００２８】
これに対し、第１のエピタキシャル層を形成しなかった比較例２では、評価がＣで、実施例２〜１１に比して抵抗率プロファイルがブロードであった。また、第１のエピタキシャル層の厚さが３．０μｍを超える比較例３と、第１のエピタキシャル層の抵抗率が１５００Ωｃｍを超える比較例４では、異常な抵抗率プロファイルが得られた。
【００２９】
なお、第１のエピタキシャル層の抵抗率はＳＲ（Spreading resistance）法またはショットキーによるＣ−Ｖ法により測定した。また、第２のエピタキシャル層の抵抗率は、ショットキーによるＣ−Ｖ法により測定した。いずれの測定方法もSurface Science Technology Series No.3  シリコンの科学  １９９６年６月２８日第１刷発行  編集：ＵＣＳ半導体基盤技術研究会等を参照されたい。
【００３０】
請求項４に示したように、基板シリコン・ウェーハ上に形成する第１のエピタキシャル層の厚さ方向に傾斜する抵抗率分布を持たせ、エピタキシャル層トータルでの抵抗率プロファイルを補正するとともに、ミスフィット対策とすることも効果的である。
【００３１】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の方法で製造されるシリコン・ウェーハの一例を示す模式図。
【図２】本発明の方法で製造されるシリコン・ウェーハの別な例を示す模式図。
【図３】実施例１及び比較例１の方法で製造されたシリコン・ウェーハの表面からの深さと広がり抵抗との関係を示す特性図。
【図４】実施例８〜１０におけるエピタキシャル層厚さ（μｍ）とドーパントガス量（ｃｃ／ｍｉｎ）との関係を示す特性図。
【図５】本発明の実施の形態におけるエピタキシャル層厚さ（μｍ）とドーパントガス量（ｃｃ／ｍｉｎ）との関係を示す特性図。
【符号の説明】
【００３３】
１…基板シリコン・ウエーハ、２ａ，２ｂ…第１のエピタキシャル層、３ａ，３ｂ…第２のエピタキシャル層。
【図１】
0004728751.tif 000004
【図２】
0004728751.tif 000005
【図３】
0004728751.tif 000006
【図４】
0004728751.tif 000007
【図５】
0004728751.tif 000008