(57)【特許請求の範囲】
【請求項１】
Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータであって、
一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、
前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、
前記第２のキャパシタの他端に接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、
前記Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチを介して、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路とを備え、
前記第１のキャパシタの前記他端から前記アナログ値を出力する
ことを特徴とするＤ／Ａコンバータ。
【請求項２】
請求項１のＤ／Ａコンバータにおいて、
前記第１及び第２のキャパシタのいずれか一方に並列接続された第３のスイッチを備え、
前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となる
ことを特徴とするＤ／Ａコンバータ。
【請求項３】
請求項１のＤ／Ａコンバータにおいて、
前記電圧供給回路は、
“０”から“２ｎ−１”までの各整数に相当する複数の電圧を供給する電圧源と、
前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、
前記ｎビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項４】
請求項１のＤ／Ａコンバータにおいて、
前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチを介して、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電圧を印加する
ことを特徴とするＤ／Ａコンバータ。
【請求項５】
請求項４のＤ／Ａコンバータにおいて、
前記電圧供給回路は、
“０”から“２ｍ−１”までの各整数に相当する複数の電圧を供給する電圧源と、
前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、
前記ｎ又はｍビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項６】
Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータであって、
一端が“０”に相当する電圧ノードに接続された第１のキャパシタと、
一端が前記電圧ノードに接続され、並列接続したときの合成容量が前記第１のキャパシタの容量の２ｎ−１（ただし、ｎは２以上の整数）倍である第２のキャパシタ群と、
前記第１のキャパシタの他端と前記第２のキャパシタ群の他端との間に接続された第１のスイッチ群と、
前記第２のキャパシタ群の他端に接続され、前記第１のスイッチ群が非導通状態にあるときに導通状態となる第２のスイッチ群と、
前記Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｎビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加する電圧供給回路とを備え、
前記第１のキャパシタの前記他端から前記アナログ値を出力する
ことを特徴とするＤ／Ａコンバータ。
【請求項７】
請求項６のＤ／Ａコンバータにおいて、
前記第１のキャパシタ及び前記第２のキャパシタ群のうちのいずれか一つに並列接続された第３のスイッチを備え、
前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となる
ことを特徴とするＤ／Ａコンバータ。
【請求項８】
請求項６のＤ／Ａコンバータにおいて、
前記電圧供給回路は、
“０”に相当する電圧を含む複数の電圧を供給する電圧源と、
前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、
前記ｎビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項９】
請求項６のＤ／Ａコンバータにおいて、
前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｍビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加する
ことを特徴とするＤ／Ａコンバータ。
【請求項１０】
請求項９のＤ／Ａコンバータにおいて、
前記電圧供給回路は、
“０”に相当する電圧を含む複数の電圧を供給する電圧源と、
前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、
前記ｎ又はｍビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項１１】
Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータであって、
一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、
前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、
前記第２のキャパシタに並列接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、
前記Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電流パルスを供給する電流供給回路とを備え、
前記第１のキャパシタの前記他端から前記アナログ値を出力する
ことを特徴とするＤ／Ａコンバータ。
【請求項１２】
請求項１１のＤ／Ａコンバータにおいて、
前記第１及び第２のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となる
ことを特徴とするＤ／Ａコンバータ。
【請求項１３】
請求項１１のＤ／Ａコンバータにおいて、
前記電流供給回路は、
“１”に相当する電流を供給する２ｎ−１個の電流源と、
前記第２のキャパシタの他端と前記２ｎ−１個の電流源のそれぞれとの間に接続された２ｎ−１個のスイッチと、
前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｎ−１個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項１４】
請求項１１のＤ／Ａコンバータにおいて、
前記電流供給回路は、
“２ｉ”（ただし、ｉは０からｎ−１までの各整数）に相当する電流を供給するｎ個の電流源と、
前記第２のキャパシタの他端と前記ｎ個の電流源のそれぞれとの間に接続されたｎ個のスイッチと、
前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｎ個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項１５】
請求項１１のＤ／Ａコンバータにおいて、
前記電流供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電流パルスを供給する
ことを特徴とするＤ／Ａコンバータ。
【請求項１６】
請求項１５のＤ／Ａコンバータにおいて、
前記電流供給回路は、
“１”に相当する電流を供給する２ｍ−１個の電流源と、
前記第２のキャパシタの他端と前記２ｍ−１個の電流源のそれぞれとの間に接続された２ｍ−１個のスイッチと、
前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｍ−１個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするＤ／Ａコンバータ。
【請求項１７】
請求項１５のＤ／Ａコンバータにおいて、
前記電流供給回路は、
“２ｉ”（ただし、ｉは０からｍ−１までの各整数）に相当する電流を供給するｍ個の電流源と、
前記第２のキャパシタの他端と前記ｍ個の電流源のそれぞれとの間に接続されたｍ個のスイッチと、
前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｍ個のスイッチを制御する信号を生成する制御回路とを有する
ことを特徴とするＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータ（ＤＡＣ）に関し、特に、サイクリックＤＡＣに関する。
【背景技術】
【０００２】
サイクリックＤＡＣは、２個のキャパシタ間での電荷再配分を繰り返すことによってＤ／Ａ変換を行う（例えば、特許文献１参照）。このように、サイクリックＤＡＣは基本的には２個のキャパシタと数個のスイッチで構成することができるため、その回路規模及び消費電力は、キャパシタアレイ型や抵抗ストリング型などの他のタイプのＤＡＣと比較して格段に小さくすることができる。
【特許文献１】特開２００６−３２５１８４号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、サイクリックＤＡＣは、Ｄ／Ａ変換対象のデジタル値をＬＳＢから１ビットずつ処理するという動作原理から、ｎビットのデジタル値を処理するのに動作クロック信号のｎクロックサイクルの時間を要する。すなわち、サイクリックＤＡＣにはクロックレイテンシが大きいという欠点がある。
【０００４】
上記問題に鑑み、本発明は、サイクリックＤＡＣの動作速度を向上することを課題とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために本発明が講じた手段は、Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタの他端に接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチを介して、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電圧を印加する電圧供給回路とを備え、第１のキャパシタの他端からアナログ値を出力する。これによると、第１のスイッチが非導通状態にあるとき、電圧供給回路によって第２のキャパシタがｎビットのデジタル値に応じた電圧に充電され、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタに設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【０００６】
好ましくは、上記Ｄ／Ａコンバータは、前記第１及び第２のキャパシタのいずれか一方に並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【０００７】
具体的には、前記電圧供給回路は、“０”から“２ｎ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。
【０００８】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチを介して、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【０００９】
具体的には、前記電圧供給回路は、“０”から“２ｍ−１”までの各整数に相当する複数の電圧を供給する電圧源と、前記第２のスイッチに接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタと、前記ｎ又はｍビットのデジタル値から前記セレクタを制御する信号を生成するデコーダとを有する。
【００１０】
また、本発明が講じた手段は、Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続された第１のキャパシタと、一端が前記電圧ノードに接続され、並列接続したときの合成容量が前記第１のキャパシタの容量の２ｎ−１（ただし、ｎは２以上の整数）倍である第２のキャパシタ群と、前記第１のキャパシタの他端と前記第２のキャパシタ群の他端との間に接続された第１のスイッチ群と、前記第２のキャパシタ群の他端に接続され、前記第１のスイッチ群が非導通状態にあるときに導通状態となる第２のスイッチ群と、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｎビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加する電圧供給回路とを備え、第１のキャパシタの他端からアナログ値を出力する。これによると、第１のスイッチ群が非導通状態にあるとき、電圧供給回路によって第２のキャパシタ群がｎビットのデジタル値に応じた電圧に充電され、第１のスイッチ群が導通して第１のキャパシタと第２のキャパシタ群とが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに第２のキャパシタ群に設定された上位ｎビットのデジタル値が第１のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【００１１】
好ましくは、上記のＤ／Ａコンバータは、前記第１のキャパシタ及び前記第２のキャパシタ群のうちのいずれか一つに並列接続された第３のスイッチを備え、前記第１及び第３のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【００１２】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。
【００１３】
好ましくは、前記電圧供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチ群を介して、前記第２のキャパシタ群の合計電荷が前記ｍビットのデジタル値に応じた量となるように前記第２のキャパシタ群に電圧を印加するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【００１４】
具体的には、前記電圧供給回路は、“０”に相当する電圧を含む複数の電圧を供給する電圧源と、前記第２のスイッチ群に接続され、前記電圧源の複数の電圧のいずれか一つを選択するセレクタ群と、前記ｎ又はｍビットのデジタル値から前記セレクタ群を制御する信号を生成するデコーダとを有する。
【００１５】
また、本発明が講じた手段は、Ｄ／Ａ変換対象のデジタル値を下位ビットから順にアナログ値に変換するＤ／Ａコンバータとして、一端が“０”に相当する電圧ノードに接続され、容量比が１：２ｎ−１（ただし、ｎは２以上の整数）である第１及び第２のキャパシタと、前記第１のキャパシタの他端と前記第２のキャパシタの他端との間に接続された第１のスイッチと、前記第２のキャパシタに並列接続され、前記第１のスイッチが非導通状態にあるときに導通状態となる第２のスイッチと、Ｄ／Ａ変換対象のデジタル値がＬＳＢから順にｎビットに区切られて入力され、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｎビットのデジタル値に応じた大きさの電流パルスを供給する電流供給回路とを備え、第１のキャパシタの他端からアナログ値を出力する。これによると、第１のスイッチが非導通状態にあるとき、第２のキャパシタがリセットされ、第１のスイッチが導通して第１のキャパシタと第２のキャパシタとが接続されると、第１のキャパシタにおいてそれまで設定されていたデジタル値がｎビットだけシフトし、さらに電流供給回路から供給されたｎビットのデジタル値に応じた電流パルスが上位ビットとして第１及び第２のキャパシタに追加される。すなわち、Ｄ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。これにより、より少ないクロックサイクルでＤ／Ａ変換を完了することができる。
【００１６】
好ましくは、前記第１及び第２のスイッチは、当該Ｄ／ＡコンバータによるＤ／Ａ変換開始前にいずれも導通状態となるものとする。
【００１７】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｎ−１個の電流源と、前記第２のキャパシタの他端と前記２ｎ−１個の電流源のそれぞれとの間に接続された２ｎ−１個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｎ−１個のスイッチを制御する信号を生成する制御回路とを有する。
【００１８】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｎ−１までの各整数）に相当する電流を供給するｎ個の電流源と、前記第２のキャパシタの他端と前記ｎ個の電流源のそれぞれとの間に接続されたｎ個のスイッチと、前記ｎビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｎ個のスイッチを制御する信号を生成する制御回路とを有する。
【００１９】
好ましくは、前記電流供給回路は、前記Ｄ／Ａ変換対象のデジタル値のＭＳＢを含むｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値を受け、前記第２のスイッチが非導通状態にあるとき、前記第２のキャパシタに前記ｍビットのデジタル値に応じた大きさの電流パルスを供給するものとする。これによると、Ｄ／Ａ変換の終盤において、より大きなビット幅のデジタル値を処理することができる。
【００２０】
具体的には、前記電流供給回路は、“１”に相当する電流を供給する２ｍ−１個の電流源と、前記第２のキャパシタの他端と前記２ｍ−１個の電流源のそれぞれとの間に接続された２ｍ−１個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記２ｍ−１個のスイッチを制御する信号を生成する制御回路とを有する。
【００２１】
また、具体的には、前記電流供給回路は、“２ｉ”（ただし、ｉは０からｍ−１までの各整数）に相当する電流を供給するｍ個の電流源と、前記第２のキャパシタの他端と前記ｍ個の電流源のそれぞれとの間に接続されたｍ個のスイッチと、前記ｎ又はｍビットのデジタル値及び前記第２のスイッチが非導通状態にあるときに活性化するパルス信号に基づいて、前記ｍ個のスイッチを制御する信号を生成する制御回路とを有する。
【発明の効果】
【００２２】
以上説明したように本発明によると、少ないクロックサイクルでサイクリックＤＡＣのＤ／Ａ変換を完了することができる。これにより、回路規模、消費電力及びクロックレイテンシが小さいＤ／Ａコンバータを実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、第１の実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端にはスイッチ１１３が接続されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。
【００２５】
スイッチ１１４が導通すると、キャパシタ１１１及び１１２が並列接続されて合成容量２ｎＣのキャパシタが形成される。スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷は、スイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、スイッチ１１４が導通する直前にキャパシタ１１１及び１１２のそれぞれに蓄積されていた電荷の合計を容量２ｎＣで割った値となる。例えば、キャパシタ１１１を放電した後にスイッチ１１４を導通させると、キャパシタ１１２の電圧は１／２ｎ倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２ｎｍ倍となる。すなわち、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすることとなる。そこで、スイッチ１１４が非導通状態にあるときにキャパシタ１１１をｎビットのデジタル値に応じた電圧で充電しておくことによって、スイッチ１１４が導通したときに、キャパシタ１１１に設定されたｎビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理することができる。
【００２６】
電圧供給回路１１６は、スイッチ１１３を介して、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。
【００２７】
電圧供給回路１１６において、電圧源１１６１は、“０”から“２ｍ−１”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［２ｍ−１］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。セレクタ１１６２は、電圧源１１６１の複数の電圧のいずれか一つを選択する。セレクタ１１６２によって選択された電圧はスイッチ１１３を介してキャパシタ１１１に印加される。デコーダ１１６３は、入力されたｎ又はｍビットのデジタル値からセレクタ１１６２を制御する信号を生成する。例えば、デコーダ１１６３は、入力されたデジタル値の全ビットが“０”ならば電圧Ｖ［０］が、ＬＳＢのみ“１”ならば電圧Ｖ［１］が、全ビットが“１”ならば電圧Ｖ［２ｎ−１］（ｎビットのデジタル値の場合）又は電圧Ｖ［２ｍ−１］（ｍビットのデジタル値の場合）が、それぞれ選択されるような制御信号を生成する。
【００２８】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、スイッチ１１３が導通状態にあるとき、ｎビットのデジタル値に相当する電圧がキャパシタ１１１に印加され、その後、スイッチ１１４が導通してキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。このイコライズ動作を所定回行った後、キャパシタ１１１に最大でｍビットのデジタル値に相当する電圧が印加され、その後、キャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。
【００２９】
以上、本実施形態によると、１回のイコライズ動作でＤ／Ａ変換結果をｎビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では、ｎを３、ｍを４とすると、３クロックサイクルで完了する。
【００３０】
なお、スイッチ１１５の挿入箇所は、キャパシタ１１１の他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電圧源１１６１は、“０”から“２ｎ−１”までの各整数に相当する電圧Ｖ［０］からＶ［２ｎ−１］までを供給すればよい。
【００３１】
（第２の実施形態）
図２は、第２の実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、３つのキャパシタ１１１及びキャパシタ１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、３つのキャパシタ１１１の容量値はそれぞれＣ、２Ｃ及び４Ｃである。３つのスイッチ１１３は、３つのキャパシタ１１１のそれぞれの他端に接続されている。また、３つのスイッチ１１４は、３つのキャパシタ１１１のそれぞれの他端とキャパシタ１１２の他端との間に接続されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。
【００３２】
３つのスイッチ１１４が導通すると、３つのキャパシタ１１１及びキャパシタ１１２が並列接続されて合成容量８（＝２３）Ｃのキャパシタが形成される。３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷は、３つのスイッチ１１４の導通によって形成されたキャパシタに再配分される（イコライズ動作）。すなわち、キャパシタ１１１の電圧は、３つのスイッチ１１４が導通する直前に３つのキャパシタ１１１及びキャパシタ１１２のそれぞれに蓄積されていた電荷の合計を容量２３Ｃで割った値となる。例えば、３つのキャパシタ１１１を放電した後に３つのスイッチ１１４が導通させると、キャパシタ１１２の電圧は１／２３倍となる。これをｍ回繰り返すとキャパシタ１１２の電圧は１／２３ｍ倍となる。すなわち、３つのスイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値は３ビットずつシフトすることとなる。そこで、３つのスイッチ１１４が非導通状態にあるときに３つのキャパシタ１１１の合計電荷が３ビットのデジタル値に応じた値になるように３つのキャパシタ１１１のそれぞれを充電しておくことによって、３つのスイッチ１１４が導通したときに、３つのキャパシタ１１１に設定された３ビットの値を上位ビットとしてキャパシタ１１２に追加することができる。すなわち、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値を３ビットずつ処理することができる。
【００３３】
電圧供給回路１１６は、３つのスイッチ１１３のそれぞれを介して、３つのキャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電圧を印加する。ただし、電圧供給回路１１６は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。
【００３４】
電圧供給回路１１６において、電圧源１１６１は、“０”から“３”までの各整数に相当する電圧Ｖ［０］（グランド電圧）からＶ［３］を供給する。電圧源１１６１は、例えば、抵抗ラダー回路で構成することができる。３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［３］までのいずれか一つを選択し、他のものは電圧源１１６１の電圧Ｖ［０］から電圧Ｖ［２］までのいずれか一つを選択する。３つのセレクタ１１６２によって選択された電圧は、それぞれ、３つのスイッチ１１３を介して３つのキャパシタ１１１に印加される。デコーダ１１６３は、入力された３又は４ビットのデジタル値から３つのセレクタ１１６２を制御する信号を生成する。例えば、３ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２によって、入力されたデジタル値の各ビットに応じて電圧Ｖ［０］及び電圧Ｖ［１］のいずれか一方が選択されるような制御信号を生成する。また、例えば、４ビットのデジタル値が入力された場合、デコーダ１１６３は、３つのセレクタ１１６２のうち、容量Ｃのキャパシタ１１１の印加電圧を選択するものによって、入力されたデジタル値の下位２ビットに応じて電圧Ｖ［０］から電圧Ｖ［３］のいずれか一つが選択され、他のものによって、入力されたデジタル値の上位２ビットのそれぞれに応じて電圧Ｖ［０］及び電圧Ｖ［２］のいずれか一方が選択されるような制御信号を生成する。
【００３５】
ＤＡＣ１１の動作は次のとおりである。まず、３つのスイッチ１１３をオフにし、３つのスイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、３つのキャパシタ１１１及びキャパシタ１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。すなわち、３つのスイッチ１１３が導通状態にあるとき、３ビットのデジタル値に相当する電荷が３つのキャパシタ１１１に分散されて蓄積され、その後、３つのスイッチ１１４が導通状態となり、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。その後、３つのキャパシタ１１１に最大で４ビットのデジタル値に相当する電荷が分散されて蓄積されてから、３つのキャパシタ１１１とキャパシタ１１２との間で電荷が再配分される。
【００３６】
以上、本実施形態によると、第１の実施形態と同様に、１回のイコライズ動作でＤ／Ａ変換結果を３ビットだけシフトさせることができる。このため、従来よりも少ないクロックサイクルでＤ／Ａ変換をすることができる。すなわち、サイクリックＤＡＣの動作速度を向上することができる。例えば、１０ビットのデジタル値のＤ／Ａ変換を行う場合、従来のサイクリックＤＡＣでは１０クロックサイクルが必要であるのに対して、本実施形態に係るＤＡＣ１１では３クロックサイクルで完了する。
【００３７】
なお、スイッチ１１５の挿入箇所は、３つのキャパシタ１１１のいずれか一つの他端とグランドノードとの間であってもよい。また、電圧供給回路１１６に入力されるデジタル値のビット幅を、１回のイコライズ動作でシフト可能なビット幅である３に固定してもよい。この場合、電圧源１１６１は、“０”に相当する電圧（例えば、グランド電圧）及び“１”に相当する電圧（例えば、電源電圧）の二つを供給すればよい。
【００３８】
また、キャパシタ１１１の個数は３に限定されない。キャパシタ１１１をすべて並列接続したときの合成容量がキャパシタ１１２の２ｎ−１倍になるようにすればよく、キャパシタ１１１の個数も容量比も任意である。この場合、１回のイコライズ動作で、Ｄ／Ａ変換結果をｎビットだけシフトさせることができる。特に、容量値が２ｉＣ（ただし、ｉは０からｎ−１までの各整数）のｎ個のキャパシタ１１１を用いて、さらに、デコーダ１１６３に入力されるデジタル値の最大ビット幅をｎにすると、電圧源１１６１を、“０”及び“１”のそれぞれに相当する電圧を供給するだけの簡単な構成にすることができる。
【００３９】
（第３の実施形態）
図３は、第３の実施形態に係るサイクリックＤＡＣの構成を示す。ＤＡＣ１１において、キャパシタ１１１及び１１２のそれぞれの一端はグランドノードに接続されている。キャパシタ１１２の容量値はＣであり、キャパシタ１１１の容量値はその２ｎ−１倍である。ただし、ｎは２以上の整数である。キャパシタ１１１の他端とグランドノードとの間にはスイッチ１１３が挿入されている。また、キャパシタ１１１の他端とキャパシタ１１２の他端との間にはスイッチ１１４が挿入されている。スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって制御され、互いに一方が非導通状態にあるときに導通状態となる。さらに、キャパシタ１１２の他端とグランドノードとの間にはスイッチ１１５が挿入されている。そして、キャパシタ１１２の充電電圧がアナログ出力となる。なお、スイッチ１１４がオンとなるごとに、キャパシタ１１２の電圧として表されるＤ／Ａ変換値はｎビットずつシフトすること、及び、キャパシタ１１１に一度にｎビットの値を設定することによって、ＤＡＣ１１においてＤ／Ａ変換対象のデジタル値をｎビットずつ処理できることは上述したとおりである。
【００４０】
電流供給回路１１７は、キャパシタ１１１に最大でｍ（ただし、ｍはｎよりも大きい整数）ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大でｍビットのデジタル値を処理し、それ以外はｎビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順にｎビットずつ処理していき、ＭＳＢを含む場合にのみ最大でｍビットのデジタル値を処理する。
【００４１】
電流供給回路１１７において、電流源１１７１は、“１”に相当する電流を供給する。キャパシタ１１１の他端と電流源１１７１との間にはスイッチ１１７２が挿入されている。また、電流源１１７１とグランドノードとの間にはスイッチ１１７３が挿入されている。これらスイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。電流供給回路１１７には、上記の電流源１１７１及びスイッチ１１７２及び１１７３からなる回路要素が全部で２ｍ−１個ある。制御回路１１７４は、入力されたｎ又はｍビットのデジタル値及びスイッチ１１３が非導通状態にあるときに活性化するパルス信号φ３に基づいて、２ｍ−１個のスイッチ１１７２を制御する信号を生成する。例えば、制御回路１１７４は、入力されたデジタル値の全ビットが“０”ならばすべてのスイッチ１１７２をオフにし、ＬＳＢのみ“１”ならばいずれか一つのスイッチ１１７２のみをオンにし、全ビットが“１”ならば２ｎ−１個（ｎビットのデジタル値の場合）又は２ｍ−１個（ｍビットのデジタル値の場合）のスイッチ１１７２をオンにする。
【００４２】
ＤＡＣ１１の動作は次のとおりである。まず、スイッチ１１３及び２ｍ−１個のスイッチ１１７２をオフにし、スイッチ１１４をオンにした状態でリセット信号φＲによってスイッチ１１５が一旦オンにされ、キャパシタ１１１及び１１２がリセット（放電）される。その後、スイッチ１１５をオフにした状態で、スイッチ１１３及び１１４は、それぞれ、クロック信号φ１及びφ２によって排他的に開閉動作をするように制御される。スイッチ１１７２は、スイッチ１１３が非導通状態にあるときに導通する。すなわち、スイッチ１１３が非導通状態にあるとき、ｎビットのデジタル値に相当する大きさの電流パルスがキャパシタ１１１及び１１２に供給される。このイコライズ動作を所定回行った後、キャパシタ１１１及び１１２に最大でｍビットのデジタル値に相当する大きさの電流パルスが供給される。
【００４３】
以上、本実施形態によると、ｎビットのデジタル値が電流パルスとしてキャパシタに供給されるため、第１の実施形態のような抵抗素子を備えた電圧源は不要となる。このように、本実施形態に係るサイクリックＤＡＣは抵抗素子を含まずに回路構成をすることができるため、第１の実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。
【００４４】
なお、スイッチ１１５は省略可能である。キャパシタ１１１及び１１２をリセットするには、スイッチ１１４及び１１３を導通させればよい。また、電流供給回路１１７に入力されるデジタル値のビット幅をｎに固定してもよい。この場合、電流源１１７１、スイッチ１１７２及び１１７３は、それぞれ２ｎ−１個あればよい。
【００４５】
（第４の実施形態）
図４は、第４の実施形態に係るサイクリックＤＡＣの構成を示す。本実施形態に係るＤＡＣ１１は、第３の実施形態とは異なる構成の電流供給回路１１７を備えている。それ以外の部分については第３の実施形態と同様である。ただし、ｎを３、ｍを４としている。以下、第３の実施形態と異なる点についてのみ説明する。
【００４６】
電流供給回路１１７は、キャパシタ１１１に最大で４ビットのデジタル値に応じた大きさの電流パルスを供給する。ただし、電流供給回路１１７は、ＤＡＣ１１のＤ／Ａ変換対象のデジタル値のＭＳＢを含む場合のみ最大で４ビットのデジタル値を処理し、それ以外は３ビットのデジタル値を処理する。すなわち、ＤＡＣ１１は、Ｄ／Ａ変換対象のデジタル値をＬＳＢから順に３ビットずつ処理していき、ＭＳＢを含む場合にのみ最大で４ビットのデジタル値を処理する。
【００４７】
電流供給回路１１７において、４つの電流源１１７１は、それぞれ、“２ｉ”（ただし、ｉは０から３までの各整数）に相当する電流、すなわち、“１”、“２”、“４”及び“８”に相当する電流を供給する。キャパシタ１１１の他端と４つの電流源１１７１との間には、それぞれ、４つのスイッチ１１７２が挿入されている。また、４つの電流源１１７１とグランドノードとの間には４つのスイッチ１１７２のそれぞれに対応して４つのスイッチ１１７３が挿入されている。スイッチ１１７２及び１１７３は、互いに逆の開閉動作をする。
【００４８】
制御回路１１７４は、入力された３又は４ビットのデジタル値の各ビットとパルス信号φ３との論理積を４つのスイッチ１１７２の制御信号として出力する。例えば、制御回路１１７４は、７ビットのデジタル値を、［０］から［２］までの下位３ビットと［３］から［６］までの上位４ビットの２回に分けて処理する。制御回路１１７４が３ビット及び４ビットのいずれのデジタル値を処理するかは信号ＣｏｒＦによって切り替えられる。すなわち、制御回路１１７４は、信号ＣｏｒＦが“０”のとき、４ビットのデジタル値を処理し、“１”のとき、３ビットのデジタル値の最上位ビットに“０”を付加して４ビットのデジタル値として処理する。
【００４９】
図５は、本実施形態に係るＤＡＣ１１を制御する制御回路の構成例を示す。同図に示した制御回路２５の動作について、図６のタイミングチャートを参照しながら説明する。トリガーＴｒｇが立ち上がると、Ｄフリップフロップ（ＤＦＦ）２５１の出力である信号ＣｏｒＦは“１”にセットされる。したがって、制御回路１１７４では３ビットのデジタル値が処理される。また、パルス発生回路２５２は、トリガーＴｒｇの立ち上がりでワンショットパルス（パルス信号Ｑ１）を出力する。リセット信号φＲとパルス信号Ｑ１とは実質的に同じであり、パルス信号Ｑ１の発生に合わせてリセット信号φＲが発生する。また、パルス信号Ｑ１の立ち上がりによって、クロック信号φ１は立ち上がる。このとき、クロック信号φ２は立ち上がったままとなっている。これにより、スイッチ１１３、１１４及び１１５が閉じて、キャパシタ１１１及び１１２がリセットされる。
【００５０】
パルス信号Ｑ１が立ち下がると、クロック信号φ１も立ち下がる。パルス発生回路２５３は、パルス信号Ｑ１の立ち下がりでワンショットパルス（パルス信号φ３）を出力する。クロック信号φ２は立ち上がったままである。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された３ビットのデジタル値に応じた大きさの電流パルスが供給される。
【００５１】
パルス発生回路２５４は、パルス信号φ３の立ち下がりでワンショットパルス（パルス信号Ｑ２）を出力する。パルス信号Ｑ２の立ち上がりによって、ＤＦＦ２５１はリセットされ、信号ＣｏｒＦは“０”となる。したがって、制御回路１１７４では４ビットのデジタル値が処理される。また、パルス信号Ｑ２の立ち上がりによって、クロック信号φ１は立ち上がり、クロック信号φ２は立ち下がる。これにより、キャパシタ１１１のみがリセットされる。
【００５２】
その後、パルス信号Ｑ２の立ち下がりによって、クロック信号φ１は立ち下がり、クロック信号φ２は立ち上がる。また、パルス発生回路２５３は、パルス信号Ｑ２の立ち下がりで再びワンショットパルス（パルス信号φ３）を出力する。これにより、キャパシタ１１１及び１１２に、電流供給回路１１７に入力された４ビットのデジタル値に応じた大きさの電流パルスが供給される。再びパルス信号φ３が立ち下がったとき、信号ＣｏｒＦは“０”となっているため、エンド信号φＥが立ち上がる。エンド信号φＥの立ち上がりは、ＤＡＣ１１によるＤ／Ａ変換が完了したことを表す。
【００５３】
以上、本実施形態によると、第３の実施形態と同様に、抵抗素子を含まずに回路構成をすることができるため、第１の実施形態に係るサイクリックＤＡＣよりも高速な動作クロック信号で動作可能となる。
【産業上の利用可能性】
【００５４】
本発明に係るサイクリックＤ／Ａコンバータは、小型及び低消費電力で高速動作が可能であるため、液晶ドライバなどに用いられるＤ／Ａコンバータとして有用である。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係るサイクリックＤＡＣの構成図である。
【図２】第２の実施形態に係るサイクリックＤＡＣの構成図である。
【図３】第３の実施形態に係るサイクリックＤＡＣの構成図である。
【図４】第４の実施形態に係るサイクリックＤＡＣの構成図である。
【図５】図４のサイクリックＤＡＣを制御する制御回路の構成図である。
【図６】図５に示した構成の制御回路が生成する各種信号のタイミングチャートである。
【符号の説明】
【００５６】
１１１    キャパシタ（第２のキャパシタ）
１１２    キャパシタ（第１のキャパシタ）
１１４    スイッチ（第１のスイッチ）
１１３    スイッチ（第２のスイッチ）
１１６    電圧供給回路
１１５    スイッチ（第３のスイッチ）
１１６１  電圧源
１１６２  セレクタ
１１６３  デコーダ
１１７    電流供給回路
１１７１  電流源
１１７２  スイッチ
１１７４  制御回路
【図１】
0004806439.tif 000002
【図２】
0004806439.tif 000003
【図３】
0004806439.tif 000004
【図４】
0004806439.tif 000005
【図５】
0004806439.tif 000006
【図６】
0004806439.tif 000007