(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離膜の両側部に対称構造の第１及び第２接合領域を形成し、前、後部に非対称構造の第３及び第４接合領域を形成する段階と、
両側部が前記第１及び第２接合領域と一部オーバーラップし、前、後部に形成された第１及び第２突出部は前記第３及び第４接合領域と一部オーバーラップするように構成されるテストパターンを前記半導体基板上に形成する段階と、
全体上部面に層間絶縁膜を形成した後、前記第１〜第４接合領域の所定の部分が露出するように前記層間絶縁膜をパターニングする段階と、
前記層間絶縁膜上に、前記第１及び第２接合領域とそれぞれ連結された電流供給ライン、及び前記第３及び第４接合領域とそれぞれ連結された電圧測定ラインを形成する段階とを含み、
前記テストパターンは、ゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、前記第１及び第２接合領域のそれぞれは、前記電流供給ラインと物理的に連結されることを特徴とするテストパターン形成方法。
【請求項２】
前記テストパターンは、ポリシリコン層、絶縁膜及び金属層が積層された構造で形成されることを特徴とする請求項１記載のテストパターン形成方法。
【請求項３】
前記ポリシリコン層は、周辺領域にトランジスタのゲートを形成するためのポリシリコン層形成工程によって形成されることを特徴とする請求項２記載のテストパターン形成方法。
【請求項４】
半導体基板に素子分離膜を形成して活性領域を確定する段階と、
前記活性領域を前後部にずれるように形成された突出部が前記活性領域とオーバーラップしないように前記素子分離膜上にテストパターンを形成する段階と、
前記活性領域の露出した領域に不純物を注入した後、熱処理を行って前記テストパターンの両側部と一部オーバーラップする第１及び第２不純物領域を形成する段階と、
全体上部面に層間絶縁膜を形成した後、前記活性領域の両エッジ及び前記突出部の所定の部分が露出されるように前記層間絶縁膜をパターニングする段階と、
前記第１及び第２不純物領域とそれぞれ連結された電流供給ライン、及び前記突出部とそれぞれ連結された電圧測定ラインを形成する段階とを含み、
前記テストパターンは、ゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、前記第１及び第２接合領域のそれぞれは、前記電流供給ラインと物理的に連結されることを特徴とするテストパターン形成方法。
【請求項５】
前記突出部は、前記活性領域とオーバーラップする部分より狭く形成され、カギ形状に形成されることを特徴とする請求項４記載のテストパターン形成方法。
【請求項６】
請求項１または請求項４に記載のテストパターン形成方法により形成され、且つゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、接合領域と電流供給ラインとが物理的に連結される所定のテストパターンに電流を供給し、前記テストパターンの第１及び第２領域間の電圧を測定した後、前記電流の量と測定された電圧を用いて計算された抵抗値で断面積を計算することにより、前記テストパターンのエッチング程度を測定することを特徴とするテストパターンを用いたエッチング特性測定方法。
【請求項７】
請求項１記載の方法によって形成されたテストパターンの前記電流供給ラインを介して電流を供給し、前記第１及び第２突出部と連結された前記電圧測定ラインを介して前記第１領域及び前記第２領域間の電圧を測定した後、前記電流の量と前記測定された電圧を用いて計算された抵抗値で断面積を計算することにより、前記テストパターンのエッチング程度を測定することを特徴とするテストパターンを用いたエッチング特性測定方法。
【請求項８】
請求項４記載の方法によって形成された前記テストパターンに前記電流供給ラインを介して電流を供給し、前記突出部と連結された前記電圧測定ラインを介して前記テストパターンの前記突出部間の電圧を測定した後、前記電流の量と前記測定された電圧を用いて計算された抵抗値で断面積を計算することにより、前記テストパターンのエッチング程度を測定することを特徴とするテストパターンを用いたエッチング特性測定方法。
【請求項９】
請求項１または請求項４記載の方法で形成された多数のテストパターンからなるが、多数の前記電流供給ラインがそれぞれ行方向ラインを成し、多数の前記電圧測定ラインがそれぞれ列方向ラインを成すように構成されたテストパターンアレイと、
前記列方向ラインを選択するための第１選択手段と、
前記行方向ラインを選択するための第２選択手段と、
前記第１及び第２選択手段によって選択されたテストパターンと連結された列方向ラインへ電流を供給するための電流供給手段と、
前記選択されたテストパターンと連結された行方向ラインを介して測定された電圧の供給を受ける電圧検出器と、
前記測定された電圧及び電流量を用いて抵抗値を計算し、前記テストパターンの面抵抗値と比較して断面積を計算することにより、選択されたテストパターンのエッチング程度を検出する演算部とを含んでなることを特徴とするテストパターンを用いたエッチング特性測定回路。
【請求項１０】
前記演算部は、前記電圧検出器の出力信号をデジタル信号に変換するためのＡ／Ｄ変換器、及び前記デジタル信号を格納するためのレジスタを含んでなることを特徴とする請求項９記載のテストパターンを用いたエッチング特性測定回路。
【請求項１１】
前記テストパターンアレイを構成する第１列のテストパターンは、それぞれの両端に電流を供給及び放出させるための第１及び第２電流供給ラインが共通に接続され、第２列のテストパターンは、それぞれの両端に電流を供給及び放出させるための第３及び第４電流供給ラインが共通に接続され、第３列〜第ｍ列のテストパターンも、それぞれ前記第１及び第２列のテストパターンと同一に両端に電流を供給及び放出させるための電流供給ラインが共通に接続され、それぞれの電流供給ラインを介して前記第１選択手段によって選択されることを特徴とする請求項９記載のテストパターンを用いたエッチング特性測定回路。
【請求項１２】
前記テストパターンアレイを構成する第１行のテストパターンの第１及び第２突出部には電圧を測定するための第１及び第２電圧測定ラインがそれぞれ共通に接続され、第２行のテストパターンの第３及び第４突出部には電圧を測定するための第３及び第４電圧測定ラインがそれぞれ共通に接続され、第３行〜第ｎ行のテストパターンの第５及び第ｎ＋２突出部にも前記第１及び第２行のテストパターンと同一に電圧を測定するための電圧測定ラインが共通に接続され、それぞれの電圧測定ラインを介して前記第２選択手段によって特定の行のテストパターンが選択されることを特徴とする請求項９記載のテストパターンを用いたエッチング特性測定回路。
【請求項１３】
前記テストパターンアレイを構成する第１列のテストパターンは、それぞれの両端に電流を供給及び放出させるための第１及び第２電流供給ラインが共通に接続され、第２列のテストパターンは、それぞれの両端に電流を供給及び放出させるための第２及び第３電流供給ラインが共通に接続され、第３列〜第ｍ列のテストパターンも、それぞれ前記第１及び第２列のテストパターンと同一に両端に電流を供給及び放出させるための電流供給ラインが共通に接続され、それぞれの電流ラインを介して前記第１選択手段によって選択されることを特徴とする請求項９記載のテストパターンを用いたエッチング特性測定回路。
【請求項１４】
前記テストパターンアレイを構成する第１行のテストパターンの第１及び第２突出部には電圧を測定するための第１及び第２電圧測定ラインがそれぞれ共通に接続され、第２行のテストパターンの第２及び第３突出部には電圧を測定するための第２及び第３電圧測定ラインがそれぞれ共通に接続され、第３行〜第ｎ行のテストパターンの第３及び第ｎ突出部にも前記第１及び第２行のテストパターンと同一に電圧を測定するための電圧測定ラインが共通に接続され、それぞれの電圧測定ラインを介して前記第２選択手段によって特定の行のテストパターンが選択されることを特徴とする請求項９記載のテストパターンを用いたエッチング特性測定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子のテストパターン形成方法に係り、特にエッチング工程後に側壁で発生するオーバーエッチングまたはエッチング不足を確認することが可能な半導体素子のテストパターン形成方法に関する。
【０００２】
【従来の技術】
一般に、パターニングのためのエッチング工程によってゲート電極を形成する過程においてゲートの側壁にオーバーエッチングまたはエッチング不足(Overetch/Underetch)が発生し、これによりチャネルの長さまたは幅が変わって素子の電気的特性に影響を与える。従って、ゲート電極を形成した後、ゲート側壁のエッチングプロファイルを観察して電気的特性の変化を測定する。しかし、現在ロジック(Logic)とＤＲＡＭ素子などに広範囲にわたって用いられているポリシリコン／メタル積層ゲート(Poly-Si/Metal stacked gate)構造では、素子の電気的特性に直接的な影響を与える下部のポリシリコンゲート側壁のエッチングプロファイルを観察することが容易でない。
【０００３】
図１は一般的なトランジスタの構造を説明するための素子の断面図である。図１を参照すると、一般的なゲートとソース／ドレインからなるトランジスタは、フィールド酸化膜１２及びウェル１３が形成された半導体基板１に形成する。所定の工程によってウェル１３上にゲート酸化膜１４、ポリシリコン層１５、バリヤメタル層１６及び金属層１７が順次積層された構造のゲートを形成し、ゲートの側壁にはスペーサ１８を形成し、不純物イオン注入工程によってソース／ドレイン１９を形成する。
【０００４】
この際、ゲート酸化膜１４、ポリシリコン層１５、バリヤメタル層１６及び金属層１７を順次形成した後、エッチング工程によって所定のパターンを形成する過程においてポリシリコン層１５の側壁Ａにオーバーエッチングまたはエッチング不足現象が発生する。図１に示すように、ポリシリコン層１５の側壁Ａにオーバーエッチングまたはエッチング不足が発生する場合、トランジスタのチャネル長さが変わって素子の電気的特性が低下する。
【０００５】
実際、図１は金属／ポリシリコン積層構造をゲートとして用いたトランジスタ断面の模式図とＴＥＭ写真を示しており、金属積層ゲートの場合、金属電極（例えば、タングステン）とポリシリコン層とのエッチング選択比差によってポリシリコン層がオーバーエッチングされる虞があることを示す。この場合、既存のインラインモニタ(In-line Monitor)用ＳＥＭ装備では観測不可能であり、現在可能な方法は図１に示す断面ＴＥＭ写真を用いることである。ところが、断面ＴＥＭ写真を用いる方法でウェーハ全体にわたってオーバーエッチングまたはエッチング不足を観測するには難しさがある。
【０００６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、エッチング工程を含んだ通常の工程によって所定のパターンを形成した後パターンに電流を供給し、テストパターンの第１及び第２地点間の電圧を測定した後、電流の量と電圧を用いて計算された抵抗値で断面積を計算することにより、既存のＭＯＳＦＥＴパターンをそのまま応用しながら、エッチング工程の行われた下部層のエッチングプロファイルを非破壊／電気的に測定して収率と直接的な関連のあるトランジスタ特性の揺らぎ(Fluctuation)に対するゲート影響を定量的に分析することが可能な半導体素子のテストパターン形成方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明によるテストパターン形成方法の第１実施例は、半導体基板に形成された素子分離膜の両側部に対称構造の第１及び第２接合領域を形成し、前、後部に非対称構造の第３及び第４接合領域を形成する段階と、両側部が前記第１及び第２接合領域と一部オーバーラップし、前、後部に形成された第１及び第２突出部は前記第３及び第４接合領域と一部オーバーラップするように構成されるテストパターンを前記半導体基板上に形成する段階と、全体上部面に層間絶縁膜を形成した後、前記第１〜第４接合領域の所定の部分が露出するように前記層間絶縁膜をパターニングする段階と、前記層間絶縁膜上に、前記第１及び第２接合領域とそれぞれ連結された電流供給ライン、及び前記第３及び第４接合領域とそれぞれ連結された電圧測定ラインを形成する段階とを含み、前記テストパターンは、ゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、前記第１及び第２接合領域のそれぞれは、前記電流供給ラインと物理的に連結される。
【０００８】
この際、テストパターンは、ポリシリコン層、絶縁膜及び金属層の積層構造を取り、前記ポリシリコン層は、周辺領域にトランジスタのゲートを形成するためのポリシリコン層形成工程によって形成する。
【０００９】
本発明に係るテストパターン形成方法の第２実施例は、半導体基板に素子分離膜を形成して活性領域を確定する段階と、前記活性領域を前後部にずれるように形成された突出部が前記活性領域とオーバーラップしないように前記素子分離膜上にテストパターンを形成する段階と、前記活性領域の露出した領域に不純物を注入した後、熱処理を行って前記テストパターンの両側部と一部オーバーラップする第１及び第２不純物領域を形成する段階と、全体上部面に層間絶縁膜を形成した後、前記活性領域の両エッジ及び前記突出部の所定の部分が露出されるように前記層間絶縁膜をパターニングする段階と、前記第１及び第２不純物領域とそれぞれ連結された電流供給ライン、及び前記突出部とそれぞれ連結された電圧測定ラインを形成する段階とを含み、前記テストパターンは、ゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、前記第１及び第２接合領域のそれぞれは、前記電流供給ラインと物理的に連結されることを特徴とする。
【００１０】
本発明に係るテストパターンを用いたエッチング特性測定方法は、前記テストパターン形成方法により形成され、且つゲート絶縁膜工程を実施しないでゲート絶縁膜を備えていないことで、接合領域と電流供給ラインとが物理的に連結される所定のテストパターンに電流を供給し、前記テストパターンの第１及び第２領域間の電圧を測定した後、前記電流の量と測定された電圧を用いて計算された抵抗値で断面積を計算することにより、前記テストパターンのエッチング程度を測定することを特徴とする。
【００１１】
これによるテストパターンを用いたエッチング特性測定方法の他の実施例は、第１実施例の方法により形成されたテストパターンの前記電流供給ラインを介して電流を供給し、前記第１及び第２突出部と連結された前記電圧測定ラインを介して前記第１領域及び前記第２領域間の電圧を測定した後、前記電流の量と前記測定された電圧を用いて計算された抵抗値で断面積を計算することにより、前記テストパターンのエッチング程度を測定することを特徴とする。
【００１２】
テストパターンを用いたエッチング特性測定方法のさらに他の実施例は、第２実施例の方法によって形成されたテストパターンに電流供給ラインを介して電流を供給して電圧を印加し、コンタクトを介して突出部と連結された前記電圧測定ラインによって前記テストパターンの突出部間の電圧を測定した後、前記電流の量と測定された電圧を用いて計算された抵抗値で断面積を計算することにより、テストパターンのエッチング程度を測定することを特徴とする。
【００１３】
本発明によるテストパターンを用いたエッチング特性測定回路は、上述した方法で形成された多数のテストパターンからなるが、多数の電流供給ラインがそれぞれ行方向ラインを成し、多数の電圧測定ラインがそれぞれ列方向ラインを成すように構成されたテストパターンアレイと、列方向ラインを選択するための第１選択手段と、行方向ラインを選択するための第２選択手段と、第１及び第２選択手段によって選択されたテストパターンと連結された列方向ラインへ電流を供給するための電流供給手段と、選択されたテストパターンと連結された行方向ラインを介して測定された電圧の供給を受ける電圧検出器と、測定された電圧及び電流量を用いて抵抗値を計算し、前記テストパターンの面抵抗値と比較して断面積を計算することにより、選択されたテストパターンのエッチング程度を検出する演算部とを含んでなる。
【００１４】
この際、演算部は、電圧検出器の出力信号をデジタル信号に変換するためのＡ／Ｄ変換器及びデジタル信号を格納するためのレジスタを含んでなる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を添付図に基づいて詳細に説明する。
【００１６】
図２は本発明に係るテストパターンを説明するためのレイアウト図である。図３ａ〜図３ｃは本発明に係るテストパターン形成方法を説明するために順次示す素子の断面図で、図２の線Ａ−Ａ’に沿った断面図である。従って、図２に示す構成要素が図３ａ〜図３ｂには図示されない可能性がある。
【００１７】
図２及び図３ａを参照すると、素子分離膜３２が形成された半導体基板３１の所定の領域に不純物イオン注入工程で第１〜第４接合領域（３４ａ〜３４ｄ）を形成する。この際、素子分離膜３２はＬＯＣＯＳ工程またはＳＴＩ工程で形成する。
【００１８】
その後、全体上部面にポリシリコン層３５、絶縁膜３６及び金属層３７を順次形成する。絶縁膜３６はＣＶＤ ＳｉＯ2で形成する。次に、所定のエッチング工程によって金属層３７、絶縁膜３６及びポリシリコン層３５の両側終端部が第１及び第２接合領域（３４ａ及び３４ｂ）と一部オーバーラップし、金属層３７、絶縁膜３６及びポリシリコン層３５の第１領域及び第２領域（３５１及び３５２）が突出して第３及び第４接合領域（３４ｃ及び３４ｄ）と一部オーバーラップするように、金属層３７、絶縁膜３６及びポリシリコン層３５をパターニングする。
【００１９】
これにより、第１及び第２接合領域（３４ａ及び３４ｂ）は、ポリシリコン層３５の両端と電気的に連結され、第３及び第４接合領域（３４ｃ及び３４ｄ）は、ポリシリコン層３５の第１領域及び第２領域（３５１及び３５２）の側壁に形成された突出部（３５ａ及び３５ｂ）と電気的に連結される。
【００２０】
ポリシリコン層３５、絶縁膜３６及び金属電極３７は、同一のマスクを用いたエッチング工程でパターニングされるので、金属電極３７も第１〜第４不純物領域（３４ａ〜３４ｄ）とオーバーラップするようにパターニングされるが、絶縁膜３６によって第３及び第４接合領域（３４ｃ及び３４ｄ）とは電気的に分離される。
【００２１】
この際、ポリシリコン層３５、絶縁膜３６及び金属電極３７をパターニングする過程において、ポリシリコン層３５の第３及び第４領域（３５３及び３５４）で側壁のオーバーエッチングまたはエッチング不足現象が発生するおそれがあるが、第１及び第２領域（３５１及び３５２）では楕円表示とされた部分（Ａ１及びＡ２）側壁でのみオーバーエッチングまたはエッチング不足が発生する。
【００２２】
図２及び図３ｃを参照すると、全体上部に層間絶縁膜３８を形成した後、第１〜第４接合領域（３４ａ〜３４ｄ）が露出されないように、層間絶縁膜３８の一部分を除去してコンタクトホールを形成する。その後、全体上部にコンタクトホールが完全に埋め込まれるように導電層を形成しパターニングする配線形成工程によって、第１及び第２接合領域（３４ａ及び３４ｂ）には、ポリシリコン層３５に電流を供給するか或いは放出させるための第１及び第２電流供給ライン（３９ａ及び３９ｂ）を形成し、第３及び第４接合領域（３４ｃ及び３４ｄ）には、ポリシリコン層３５の任意の２地点間の電圧を測定するための第１及び第２電圧測定ライン（図示せず）を形成する。これにより、テストパターンが形成される。
【００２３】
テストパターンの周辺に形成される一般的なトランジスタのゲートは、ポリシリコン層、バリヤ金属層及び金属層が順次積層された構造を取る。この際、テストパターンがトランジスタのゲートと同一の構造で形成すると、金属の抵抗値がポリシリコンの抵抗値より小さいため、大部分の電流が金属層へ流れてポリシリコン層へは電流が殆ど流れない。
【００２４】
このような理由で、テストパターンが形成される部分には、バリヤ金属層に代えて絶縁膜３６を形成してポリシリコン層３５と金属層３７とを電気的に絶縁させることにより、金属層３７へ電流が流れることを防止し、ポリシリコン層３５へ電流が流れるようにして、ポリシリコン層３５からの発生電圧を測定できるようにする。この際、蒸着される絶縁膜３６は、下部のゲートを介して流れる電流が上部のメタル電極３７へ流れることを防ぐ絶縁の役割をすると同時に、ゲートエッチング時にプロファイルに影響を与えない厚さで形成し、ＳｉＯ2を使用する場合、理想的には約３０Åの厚さに形成する。ここで、ゲート絶縁膜工程は実施しないが、これは前段階で形成されたＮ+シリコン活性領域とポリシリコンとがオーム接触を成すようにするためである。
【００２５】
前記工程段階のうち図２及び図３ａに示す工程段階を参照すると、素子分離膜３２で活性領域を定義(define)した後、第１〜第４接合領域（３４ａ〜３４ｄ）を形成するために、不純物イオン注入工程を実施する。しかし、この際、不純物イオン注入工程を行わず、素子分離膜３２を形成して活性領域のみを定義し、図３ｂに示すようにポリシリコン層３５、絶縁膜３６及び金属層３７をパターニングした後、露出した活性領域に不純物を注入して第１〜第４接合領域（３４ａ〜３４ｄ）を形成することもできる。このような場合、第１〜第４接合領域（３４ａ〜３４ｄ）は、周辺に形成されるトランジスタのソース／ドレインを形成するためのイオン注入工程の時に同時に形成されることもできる。従って、不純物イオン注入工程は、全体工程の単純化を考慮して有利であると判断される場合、ゲートエッチング工程後行うこともできる。これは、熱工程の際に不純物が側面拡散(Lateral diffusion)されるので、その後蒸着されるポリシリコン層とオーム接触(Ohmic contact)を形成するのに無理がないからである。
【００２６】
また、図３ｂに示す工程段階において、ポリシリコン層３５、絶縁膜３６及び金属層３７からなる積層構造で金属層３７を形成せず、ポリシリコン層３５のみで工程を行うこともできる。この場合にも接合領域を形成するための不純物イオン注入工程をパターニング工程後に実施することにより、トランジスタのソース／ドレインを形成するためのイオン注入工程で接合領域を同時に形成することができる。これにより、特に接合領域を形成するための不純物イオン注入工程の際、ポリシリコン層にも電気的特性を持たせるために、不純物を同時に注入することができるので、工程単純化及び既存のＣＭＯＳ工程との互換性側面において有利である。これはｎ+ポリシリコン層及びｐ+ポリシリコン層が同時に形成される場合にも適用可能である。
【００２７】
次に、前述した方法によって形成されたテストパターンの技術的原理を説明する。
【００２８】
まず、第１及び第２接合領域（３４ａ及び３４ｂ）に連結された第１及び第２電流ライン（３９ａ、３９ｂ）を介してポリシリコン層３５に電流を流れるようにする。ポリシリコン層３５に電流が流れると、ポリシリコン層３５の固有抵抗成分によって電圧が発生する。
【００２９】
この際、ポリシリコン層３５の第１及び第２領域に形成された第１及び第２突出部と連結された第1及び第２電圧測定ライン（３４ｃ及び３４ｄ）を介して第１領域と第２領域間の電圧を測定する。その後、電流ライン（３４ａ及び３４ｂ）を介して供給された電流量と測定された電圧をオームの法則に適用して第１地点及び第２地点間の抵抗値を計算する。
【００３０】
ポリシリコン層は固有の抵抗値を有する。このような抵抗値はポリシリコン層の断面積によって異なる。結局、ポリシリコン層の第１地点及び第２地点間の抵抗値を用いてポリシリコン層の断面積を計算し、これによりポリシリコン層のエッチング程度を確認することができる。
【００３１】
図４を参照すると、電導体の抵抗値は、下記の数式１のように比抵抗ρ、長さＬ、幅Ｗ及び厚さｔによって決定される。
【００３２】
[数１]
Ｒ＝ρＬ／（Ｗｔ）＝Ｒsheet
【００３３】
この際、ｎ+ポリシリコン層がオーバーエッチングまたはエッチング不足によって幅（Ｗ）が変わって断面積が変わる場合、これにより抵抗値も下記の数式２のように変わる。
【００３４】
[数２]
Ｒ’＝Ｒsheet
【００３５】
即ち、従って、測定された抵抗値Ｒ’を基準値Ｒと比較することにより、オーバーエッチングまたはエッチング不足の程度を確認することができる。この際、基準となるｎ+ポリシリコン層の面抵抗(Sheet resistance)Ｒsheetは、ギリシャ十字テストパターン(Greek Cross Test Pattern)によって抽出した値を使用する。
【００３６】
図５は本発明に係る半導体素子のテストパターンの等価回路図である。図５を参照すると、第１及び第２接合領域（５１ａ及び５１ｂ）を介してポリシリコン層５０に電流を流し、第３及び第４接合領域（５１ｃ及び５１ｄ）間の電圧を測定することにより、第１及び第２接合領域（５１ａ及び５１ｂ）間に接続されたポリシリコン層５０の第１〜第５抵抗成分（Ｒ５１〜Ｒ５５）のうち第２〜第４抵抗成分（Ｒ５２〜Ｒ５４）の和を求めることができる。第３及び第４接合領域（５１ｃ及び５１ｄ）は、ポリシリコン層５０に非常に近く位置するので、第６及び第７抵抗成分（Ｒ５６及びＲ５７）は第１〜第５抵抗成分（Ｒ５１〜Ｒ５５）より無視できるほど小さい。
【００３７】
この際、ポリシリコン層５０と第２及び第３接合領域（５１ｂ〜５１ｃ）とが接する部分の反対側側壁（Ｂ１及びＢ２）においてもオーバーエッチングが発生し、第２及び第４抵抗成分（Ｒ５２及びＲ５４）に面抵抗Ｒsheet値を適用できなくなる。従って、ポリシリコン基準の面抵抗値をそのまま適用する場合、ポリシリコン層５０のエッチングプロファイルを測定するのに誤差が発生するおそれがある。
【００３８】
図６は図５に示すテストパターンの問題点を解決することが可能なテストパターンの他の実施例を説明するためのレイアウト図である。
【００３９】
図６を参照すると、図５に示すテストパターンの基本構造でポリシリコン層６０と第３及び第４接合領域（６１ｃ及び６１ｄ）とを電気的に連結させるために、突出部の形成された第１及び第２領域の反対側側壁にも突出部（Ｃ１及びＣ２）を形成する。これにより、第１及び第２領域は、両側部に形成された突出部によってエッチング工程から何の影響を受けない。従って、第１及び第２領域のポリシリコン層には面抵抗値をそのまま適用することができ、ポリシリコン層５０のエッチングプロファイルをより正確に測定することができる。
【００４０】
図７は本発明に係る半導体素子のテストパターン形成方法のさらに他の実施例を説明するためのレイアウト図である。
【００４１】
図７を参照すると、半導体基板の所定の領域に素子分離膜（図示せず）を形成して活性領域７０を定義(define)する。活性領域７０は例えば、長方形に定義される。
【００４２】
活性領域７０と垂直に交差するように、半導体基板上に導電層パターン７１を形成する。この際、活性領域７０とオーバーラップしない部分における導電性パターン７１は、活性領域７０を中心として非対称的にカギ形状（Γ）の突出部とされ、活性領域とオーバーラップする部分より狭く形成される。例えば、図７のように活性領域７０と導電層パターン７１とが垂直方向に交差し、活性領域７０とオーバーラップしないカギ形状の導電性パターン７１は、活性領域７０を中心として非対称的に形成される。
【００４３】
露出した活性領域７０の半導体基板に不純物イオンを注入し、熱処理して導電層パターン１７の両側部の活性領域７０に第１及び第２不純物領域（７０ａ及び７０ｂ）をそれぞれ形成する。熱処理の際、導電層パターン７１の下部に不純物イオンが一部拡散するにつれて、導電層パターン７１の両側部と第１及び第２不純物領域（７０ａ及び７０ｂ）とが一部オーバーラップして電気的に連結される。
【００４４】
全体上部面に層間絶縁膜（図示せず）を形成した後、パターニングして第１及び第２不純物領域（７０ａ及び７０ｂ）の両側部及び導電層パターン７１の両側部が露出されるように、コンタクト部（７６ａ、７６ｂ、７７ａ及び７７ｂ）を形成する。
【００４５】
前記層間絶縁膜上に導電層を形成した後パターニングして、コンタクト部（７６ａ及び７６ｂ）を介して第１及び第２不純物領域（７０ａ及び７０ｂ）と連結される第１及び第２電流供給ライン（７２及び７３）、コンタクト部（７７ａ及び７７ｂ）を介してテストパターン７１と連結される第１及び第２電圧測定ライン（７４及び７５）をそれぞれ形成する。
【００４６】
一方、前記テストパターン７１を形成する前に半導体基板上にゲート酸化膜(図示せず)を形成して第１及び第２不純物領域（７０ａ及び７０ｂ）とテストパターン７１とが電気的に分離されるようにすることにより、テストパターンからなるゲート電極と、第１及び第２不純物領域（７０ａ及び７０ｂ）からなるソース及びドレインを有するトランジスタの形成が可能になる。
【００４７】
次に、上述したパターンで導電層７１を形成するためのエッチング工程の際、導電層７１に発生するオーバーエッチングまたはエッチング不足現象を測定する方法について説明する。
【００４８】
第１及び第２不純物領域（７０ａ及び７０ｂ）は、導電層７１によって電気的に連結されるので、第１及び第２電流供給ライン（７２及び７３）を介して第１不純物領域７０ａ、導電層７１及び第２不純物領域７０ｂに一定量の電流を流した後、導電層７１のコンタクト部（７７ａ及び７７ｂ）を介してそれぞれ連結された第１及び第２電圧測定ライン（７４及び７５）によって活性領域７０とオーバーラップする導電層７１に印加された電圧を測定する。
【００４９】
電流量と測定された電圧を用いて抵抗値を計算することにより、図４の方法によって導電層７１のエッチング程度を測定することができる。
【００５０】
上述したパターンを用いてトランジスタの電気的特性を測定することもできる。そのためには、導電層７１を形成する前に活性領域７０の上部にゲート酸化膜（図示せず）を形成する。
【００５１】
次に、前述したパターンを用いてトランジスタの電気的特性を測定する方法について説明する。前述した工程で導電層７１を形成する前に、ゲート酸化膜を形成する。これ以外の全工程は前記と同一の方法によって行われる。
【００５２】
導電層７１の下部にゲート酸化膜を形成することにより、導電層７１は第１及び第２不純物領域（７０ａ及び７０ｂ）と電気的に絶縁され、導電層７１をゲート電極とし、第１及び第２不純物領域（７０ａ及び７０ｂ）をソース／ドレインとするトランジスタが製造される。
【００５３】
第１電圧測定ライン７４ｃまたは第２電圧測定ライン７４ｄを用いてゲート電極の導電層７１に電圧を印加すると、導電層７１の下部の活性領域にはチャネルが形成される。この際、第１及び第２電流供給ライン（７４ａ及び７４ｂ）を用いてソース／ドレインの役割をする第１及び第２不純物領域（７２ａ及び７２ｂ）のいずれか一つを接地に連結させ、残りの一つに電圧を印加すると電流が流れる。
【００５４】
導電層７１の下部に形成されるチャネルは、導電層７１の面積に比例して形成し、チャネルの形成面積に応じてトランジスタへの電流量が決定される。結局、活性領域を介して流れる電流は、導電層７１の面積に比例するので、電流の量を測定して基準データと比較することにより、導電層７１の面積に対する電流の変化量を計算して導電層７１のオーバーエッチングまたはエッチング不足の程度を確認することができる。
【００５５】
これはテストパターンを用いてエッチング程度を確認する原理を既存のＭＯＳＦＥＴパターンにそのまま適用できることを意味する。即ち、このようなパターンの最も大きい長所は、正常的にゲート絶縁膜を備えた素子と、ゲート絶縁膜を備えてない素子とを同一のウェーハに形成することができ、テストパターンのエッチング程度とＭＯＳＦＥＴの電気的特性を関連付けて測定できることである。
【００５６】
図８は前述したテストパターンを用いてウェーハ全体領域に対するエッチング特性を測定できるエッチング特性測定回路のブロック図である。図８を参照すると、エッチング特性測定回路は、半導体基板の全体領域にそれぞれ形成された多数のテストパターンからなるテストパターンアレイ８１と、電流を供給する電流供給手段８２と、テストパターンアレイ８１に含まれた多数のテストパターンのうち電流を供給するパターンを選択するための第１選択手段８３と、多数のテストパターンのうち電圧を測定するテストパターンを選択するための第２選択手段８４と、第２選択手段８４によって選択されたテストパターンの電圧を検出する電圧検出器８５と、電圧差及び電流の量を用いて抵抗値を計算した後、テストパターンに対する面抵抗値との比較によって断面積を計算してテストパターンのエッチング程度を計算する演算部８６とからなる。
【００５７】
エッチング程度を計算する演算部８６は、電圧検出器の出力信号をデジタル信号に変換するためのＡ／Ｄ変換器（図示せず）及びデジタル信号を記憶するためのレジスタ（図示せず）を含んでなる。
【００５８】
前記テストパターンは、図６で説明したテストパターンの形態を有する。第１及び第２選択手段はマルチプレクサを用いる。また、電圧検出器８５、Ａ／Ｄ変換器８６、レジスタ８７及び制御部８８は、それぞれ公知の回路を用いて実現することができる。
【００５９】
次に、多数のテストパターンからなるテストパターンアレイを説明する。図９ａ及び図９ｂは、図８のテストパターンアレイを形成する方法の第１及び第２実施例を説明するためのレイアウト図である。
【００６０】
図９ａを参照して第１実施例を説明すると、テストパターンアレイにはｍ個のテストパターン（Ｔ１１〜Ｔｍ１）が一列に形成され、このようなテストパターンラインがｎ個形成される。従って、テストパターンアレイはｍ×ｎ個のテストパターン（Ｔ１１〜Ｔｍｎ）からなり、テストパターンはウェーハの全般にわたって形成される。
【００６１】
図６で説明したように、それぞれのテストパターン（Ｔ１１〜Ｔｍｎ）は、一字形パターンを基本パターンとし、一字形パターンの第１領域の両側部には第１及び第２突出部が形成され、第２領域の両側部には第１領域と同様に第３及び第４突出部が形成され、一字型パターン及び第１〜第４突出部からなる。
【００６２】
前記において、一字形パターンの両端部には、電流ラインとして用いられる金属配線がそれぞれ接続され、これら電流ラインを介して電流を供給及び放出させ、一字形パターンに電流を流す。一字形パターンは、固有の抵抗値を有するので、電流が流れると電圧が発生し、且つ領域別に電圧差異も発生する。第１領域の第１突出部及び第２領域の第４突出部には、電圧測定ラインとして用いられる金属配線がそれぞれ接続され、これら電圧測定ラインを用いて第１領域と第２領域間の電圧を測定する。この際、第２及び第３突出部は、テストパターンを形成するためのエッチング工程の際、第１及び第２領域の側壁がエッチングされることを防止するために形成され、これにより第１及び第２領域間の電圧をより正確に測定することができる。
【００６３】
さらに詳しくテストパターンアレイを説明すると、第１列のテストパターン（Ｔ１１〜Ｔ１ｎ）には、電流を供給及び放出させるための第１及び第２電流ライン（Ｌｃｌ及びＬｃ２）が各テストパターン（Ｔ１１〜Ｔ１ｎ）の両端に共通に接続され、第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）には電流を供給及び放出させるための第３及び第４電流ライン（Ｌｃ３及びＬｃ４）が各テストパターン（Ｔ２１〜Ｔ２ｎ）の両端に共通に接続される。同様に、第３列〜第ｍ列のテストパターンにも、電流を供給及び放出させるための電流ラインが列ごとに共通に連結される。
【００６４】
また、第１行のテストパターン（Ｔ１１〜Ｔｍ１）には、第１及び第２領域間の電圧を測定するために、第１及び第２電圧測定ライン（Ｌｒ１及びＬｒ２）が各テストパターン（Ｔ１１〜Ｔｍ１）の第１及び第４突出部に共通に接続され、第２行のテストパターン（Ｔ１２〜Ｔｍ２）には第３及び第４電圧測定ライン（Ｌｒ３及びＬｒ４）が各テストパターン（Ｔ１２〜Ｔｍ２）の第１及び第４突出部に共通に接続される。同様に、第３行〜第ｎ行のテストパターンにも電圧を測定するための電圧測定ラインが行ごとに共通に連結される。
【００６５】
次に、図８及び図９ａを参照して、テストパターンアレイを含んでなるエッチング特性測定回路の動作を説明する。
【００６６】
第１選択手段８３を用いて第１及び第２電流ライン（Ｌｃ１及びＬｃ２）を選択した後、電流供給手段８２からの電流を供給すると、第１及び第２電流ライン（Ｌｃ１及びＬｃ２）が両端に共通に接続されている第１列の全てのテストパターン（Ｔ１１及びＴ１ｎ）には電流が流れることになる。
【００６７】
第２選択手段８４を用いて第１及び第２電圧測定ライン（Ｌｒ１及びＬｒ２）を選択すると、第１及び第２電圧測定ライン（Ｌｒ１及びＬｒ２）の突出部に共通に接続されている第１行の全てのテストパターン（Ｔ１１〜Ｔｍ１）が選択される。この際、第１行の一番目のテストパターンＴ１１にのみ電流が流れ、残りのテストパターン（Ｔ２１〜Ｔｍ１）には電流が流れないので、電圧検出器８５で電圧を測定する場合、第１行の一番目のテストパターンＴ１１から発生した電圧のみが測定される。第１行の一番目のテストパターンＴ１１からの電圧は、テストパターンの第１領域及び第２領域間の電圧差に該当する電圧である。電圧検出器８５によって測定された電圧差は演算部８６へ伝達され、演算部８６に含まれたＡ／Ｄ変換器によってデジタル信号に変換された後、レジスタに格納される。演算部８６は、レジスタに格納された電圧差に該当するデジタル信号とテストパターンへ供給された電流の量を計算して抵抗値を計算する。その後、テストパターンの面抵抗値と比較して断面積を計算することにより、テストパターンのエッチング程度が求められる。
【００６８】
前記の方法により、ウェーハの各領域に分布されているテストパターンのうちエッチング特性を測定しようとする領域のテストパターンを第１及び第２選択手段で選択した後、電流ラインを介して電流を供給し、電圧測定ラインを介して該当テストパターンの第１及び第２領域間の電圧を測定する。その後、該当テストパターンに供給された電流量と測定された電圧を用いて第１及び第２領域間の抵抗値を測定し、測定された抵抗値によってテストパターンの断面積を計算してウェーハ領域別にエッチング特性を測定することができる。
【００６９】
次に、図９ｂを参照してテストパターンアレイの第２実施例を説明する。
【００７０】
図９ｂを参照して第２実施例を説明すると、テストパターンアレイの基本構成は第１実施例と同一である。即ち、ｍ個のテストパターン（Ｔ１１〜Ｔｍ１）が一列に形成され、このようなテストパターンラインがｎ個形成される。従って、テストパターンアレイはｍ×ｎ個のテストパターン（Ｔ１１〜Ｔｍｎ）からなり、テストパターンはウェーハの全般にわたって形成される。
【００７１】
第１列のテストパターン（Ｔ１１〜Ｔ１ｎ）には、電流を供給及び放出させるための第１及び第２電流ライン（Ｌｃ１及びＬｃ２）が各テストパターン（Ｔ１１〜Ｔ１ｎ）の両端に共通に接続され、第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）には電流を供給及び放出させるための第２及び第３電流ライン（Ｌｃ２及びＬｃ３）が各テストパターン（Ｔ２１〜Ｔ２ｎ）の両端に共通に接続される。前記において、第２電流ラインＬｃ２は第１列のテストパターン（Ｔ１１〜Ｔ１ｎ）及び第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）の端部に共通に接続される。同様に、第３列〜第ｍ列のテストパターンにも電流を供給及び放出させるための電流ラインが列ごとに共通に連結される。
【００７２】
電流ラインにおいて第２実施例が第１実施例と異なる点は、第１列のテストパターン（Ｔ１１〜Ｔ１ｎ）と第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）とが第２電流ラインＬｃ２によって共通に連結されるように、隣接した列のテストパターンが一本の電流ラインによって共通に連結される点である。これにより、第２実施例では第１実施例より電流ラインの数を減らすことができる。
【００７３】
第１行のテストパターン（Ｔ１１〜Ｔｍ１）には、第１領域及び第２領域間の電圧を測定するために、第１及び第２電圧測定ライン（Ｌｒｌ及びＬｒ２）が各テストパターン（Ｔ１１〜Ｔｍ１）の第１及び第４突出部に共通に接続され、第２行のテストパターン（Ｔ１２〜Ｔｍ２）には、電圧を測定するために、第２及び第３電圧測定ライン（Ｌｒ２及びＬｒ３）が各テストパターン（Ｔ１２〜Ｔｍ２）の第１及び第４突出部に共通に接続される。前記において、第２電圧測定ラインＬｒ２は、第１行のテストパターン（Ｔ１１〜Ｔｍ１）の第４突出部と第２行のテストパターン（Ｔ１２〜Ｔｍ２）の第１突出部に共通に接続される。同様に、第３〜第ｎ行のテストパターンにも電圧を測定するための電圧測定ラインが行ごとに共通に連結される。
【００７４】
電圧測定ラインにおいて第２実施例が第１実施例と異なる点は、第１行のテストパターン（Ｔ１１〜Ｔｍ１）と第２行のテストパターン（Ｔ１２〜Ｔｍ２）とが第２電圧測定ラインＬｃ２によって共通に連結されるように、隣接した行のテストパターンが一つの電圧測定ラインによって共通に連結される点である。これにより、第２実施例では第１実施例より電圧測定ラインの数を減らすことができる。
【００７５】
次に、図８及び図９ｂを参照して、テストパターンアレイを含んでなるエッチング特性測定回路の動作を説明する。
【００７６】
第１選択手段８３を用いて第１及び第２電流ライン（Ｌｃ１及びＬｃ２）を選択した後、電流供給手段８２からの電流を供給すると、第１及び第２電流ライン（Ｌｃ１及びＬｃ２）が両端に共通に接続されている第１列の全てのテストパターン（Ｔ１１及びＴ１ｎ）には電流が流れることになる。この際、第２電流ラインＬｃ２が第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）の一端と連結されているが、他端に連結された第３電流ラインＬｃ３は選択されないため、第２列のテストパターン（Ｔ２１〜Ｔ２ｎ）には電流が流れない。
【００７７】
第２選択手段８４を用いて第１及び第２電圧測定ライン（Ｌｒ１及びＬｒ２）を選択すると、第１及び第２電圧測定ライン（Ｌｒ１及びＬｒ２）が突出部に共通に接続されている第１行の全てのテストパターン（Ｔ１１〜Ｔｍ１）が選択される。
【００７８】
この際、第２電圧測定ラインＬｒ２が第２行のテストパターン（Ｔ１２〜Ｔｍ２）の第１突出部と連結されているが、第３電圧測定ラインＬｒ３は選択されないため、第２行のテストパターン（Ｔ１２〜Ｔｍ２）の電圧は測定されない。また、第１行の一番目のテストパターンＴ１１にのみ電流が流れ、残りのテストパターン（Ｔ２１〜Ｔｍ１）には電流が流れないので、電圧検出器８５で電圧を測定する場合、第１行の一番目のテストパターンＴ１１からの電圧のみが測定される。第１行の一番目のテストパターンＴ１１からの電圧は、テストパターンの第１領域及び第２領域間の電圧差に該当する電圧である。電圧検出器８５によって測定された電圧差は演算部８６へ伝達され、演算部８６に含まれたＡ／Ｄ変換器によってデジタル信号に変換された後、レジスタに格納される。演算部８６は、レジスタに格納された電圧に該当するデジタル信号とテストパターンへ供給された電流の量を計算して抵抗値を計算する。その後、テストパターンの面抵抗値と比較して断面積を計算することにより、テストパターンのエッチング程度が求められる。
【００７９】
第１実施例と同様に、第２実施例は、前記の方法により、ウェーハの各領域に分布されているテストパターンのうちエッチング特性を測定しようとする領域のテストパターンを第１及び第２選択手段で選択した後、電流ラインを介して電流を供給し、電圧測定ラインを介して該当テストパターンの第１及び第２領域間の電圧を測定する。その後、該当テストパターンに供給された電流量と測定された電圧を用いて第１及び第２領域間の抵抗値を測定し、測定された抵抗値によってテストパターンの断面積を計算してウェーハ全体領域のエッチング特性をそれぞれ検出する。
【００８０】
【発明の効果】
上述したように、本発明は、測定されたポリシリコン層の抵抗値を用いてポリシリコンゲートのエッチングプロファイルを測定することにより、既存のＭＯＳＦＥＴパターンをそのまま応用しながら、ポリシリコン層のエッチングプロファイルを非破壊／電気的に測定し、トランジスタ特性の揺らぎ(fluctuation)に対するゲート影響を定量的に分析して収率を増加させることができる。
【図面の簡単な説明】
【図１】  一般的なトランジスタの構造を説明するための素子の断面図である。
【図２】  本発明に係るテストパターンを説明するためのレイアウト図である。
【図３】  図３ａ乃至３ｃは本発明に係るテストパターン形成方法を説明するために順次示す素子の断面図である。
【図４】  抵抗体の長さと幅による抵抗値の変化を説明するための立体図である。
【図５】  本発明に係るテストパターンの等価回路図である。
【図６】  本発明に係るテストパターン形成方法の他の実施例を説明するためのレイアウト図である。
【図７】  本発明に係るテストパターン形成方法のさらに他の実施例を説明するためのレイアウト図である。
【図８】  ウェーハ全体領域に対するエッチング特性を測定するためのエッチング特性測定回路のブロック図である。
【図９】  図９ａ及び図９ｂは図８に示すテストパターンアレイのレイアウト図である。
【符号の説明】
１１、３１…半導体基板
１２、３２…フィールド酸化膜
１３…ウェル
１４…ゲート酸化膜
１５、３５、５０、６０…ポリシリコン層
１６…バリヤ金属層
１７、３７…金属層
１８…スペーサ
１９…ソース／ドレイン
３４ａ〜３４ｄ、５１ａ、５２ｂ、５３ｃ、５４ｄ、６１ｃ、６１ｄ…接合領域
３５ａ、３５ｂ、Ｃ１、Ｃ２…突出部
３６…絶縁膜
３８…層間絶縁膜
３９ａ、３９ｂ、７２、７３、Ｌｃ１〜Ｌｃ２ｍ…電流供給ライン
３９ｃ、３９ｄ、７４、７５、Ｌｒｌ〜Ｌｒ２ｎ…電圧測定ライン
Ａ、Ｂ１、Ｂ２…オーバーエッチングが発生したポリシリコン層側壁
７０…活性領域
７０ａ及び７０ｂ…不純物領域
７１…導電層パターン
７６ａ、７６ｂ、７７ａ及び７７ｃ…コンタクト部
８１…テストパターンアレイ
８２…電流供給手段
８３…第１選択手段
８４…第２選択手段
８５…電圧検出器
８６…演算部
Ｔ１１〜Ｔｍｎ…テストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004703086.tif 000008
【図８】
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【図９】
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