(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた発振周波数により周波数信号を出力する電圧制御発振回路、前記周波数信号を分周する分周回路、および前記分周回路の出力信号と基準周波数を有するレファレンスクロックとの位相を比較する位相比較器を有し、前記分周回路の出力信号の位相が進んでいる場合は前記周波数信号の発振周波数を低くするように、前記分周回路の出力の位相が遅れている場合は前記周波数信号の発振周波数を高くするように、前記位相比較器から制御信号を出力するＰＬＬ回路において、
前記制御信号に応じて被積分電流を出力するチャージポンプ回路と、
前記チャージポンプ回路と前記電圧制御発振回路との間に接続され、前記被積分電流を積分して電圧信号に変換するとともに高周波成分を除去し、前記電圧信号を前記電圧制御発振回路に供給して前記周波数信号の発振周波数を制御するローパスフィルタ回路と、
前記被積分電流の電流値を制限する電流制限回路と、
前記周波数信号と前記レファレンスクロックとの周波数を比較し、前記周波数信号の周波数が所定周波数の範囲内に入ったときアクティブ信号を出力する周波数一致検出回路と、
前記アクティブ信号が出力されていないときは前記被積分電流の電流値を増加させ、前記アクティブ信号が出力されているときは前記被積分電流の電流値を減少させるよう前記電流制限回路を制御する電流制御回路と、
を備え、
前記電流制御回路は、
前記アクティブ信号に応じた分圧比制御信号を出力する分圧比制御回路と、
前記分圧比制御信号のオンオフに対応する大きさの電圧信号を出力する分圧回路と、
前記電圧信号に応じたバイアス電流を生成するバイアス回路と、
を備え、前記バイアス電流の増減に応じて前記被積分電流の増減を制御する、
ことを特徴とするＰＬＬ回路。
【請求項２】
前記電流制限回路は前記チャージポンプ回路に設けられたＭＯＳトランジスタであり、該ＭＯＳトランジスタが前記バイアス回路を構成するＭＯＳトランジスタとでカレントミラー回路を構成することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記周波数一致検出回路は、
前記分周回路に設定された分周比Ｎ（Ｎは正整数）より大きな最大カウント値を有するカウンタ回路と、
前記カウンタ回路のカウント値が所定の範囲にあるとき判定信号を出力するデコーダ回路とを有し、
前記カウンタ回路により前記電圧制御発振回路の前記周波数信号をカウントし、前記レファレンスクロック１周期の間に前記カウンタ回路のカウント値に対して前記デコーダ回路から前記判定信号が出力されたとき前記アクティブ信号を出力するようにしたことを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧に応じて発振周波数を変更する電圧制御発振回路と位相同期ループを備えたＰＬＬ回路に関し、とくにロックしたときの電圧制御発振回路の周波数変動を増やすことなく、位相と周波数をロックするまでに要するロック時間の短縮が可能なＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、通信機器におけるロジックＬＳＩ内部の高速クロックの生成や、ＬＳＩ外部に接続されたＲＡＭモジュールとの位相調整などを目的として、ＰＬＬ回路（位相同期回路）がしばしば用いられている。
【０００３】
図４は、従来のＰＬＬ回路の基本構成を示すブロック図である。このＰＬＬ回路は、位相比較器（フェーズコンパレータ：ＰＣ）１０、チャージポンプ回路（ＣＰ）２０、ローパスフィルタ（ＬＰＦ）３０、電圧制御発振回路（ＶＣＯ）４０、分周回路（ＤＶ）５０、周波数一致検出回路６０、およびバイアス回路７０から構成される（たとえば、特許文献１参照）。ローパスフィルタ３０は、チャージポンプ回路２０とＶＣＯ４０の間に接続された抵抗、および該抵抗とＶＣＯ４０との接続点に一端が接続され他端が接地されたコンデンサから構成されていて、これらの抵抗とコンデンサとの接続部がローパスフィルタ３０の出力端子となる。
【０００４】
ここでは、ＶＣＯ４０の出力端子と、位相比較器１０の一方の端子との間に分周回路５０を設け、比較信号Ｓ２を位相比較器１０に入力してフィードバックループが構成され、このフィードバックループによってＶＣＯ４０から出力される周波数信号Ｓ１が所定の周波数に設定される。このような構成のＰＬＬ回路は、位相比較器１０の他方の端子に供給される基準信号Ｓ０と比較信号Ｓ２の位相および周波数が一致するように制御される。ここで、分周回路５０の分周比Ｎには任意の正の整数を選択することができ、収束時においては基準信号Ｓ０のＮ倍の周波数でＶＣＯ４０より周波数信号Ｓ１が出力される。
【０００５】
位相比較器１０では、一方の端子にフィードバックされる比較信号（分周信号）Ｓ２と他方の端子に入力される基準信号（レファレンスクロック）Ｓ０との位相差を検出して、その位相差に応じてＰゲート信号ＵＰ、Ｎゲート信号ＤＮなどの制御信号を出力する。チャージポンプ回路２０は、そこに入力されるパルス信号がＰゲート信号ＵＰであるか、Ｎゲート信号ＤＮであるかに応じて、ローパスフィルタ３０のコンデンサを充放電駆動する。ローパスフィルタ３０ではチャージポンプ回路２０の出力を平滑化し、ＶＣＯ４０に対して制御電圧を与える制御信号を出力する。ＶＣＯ４０は、制御信号の電圧値に応じた周波数で発振を行い、所定の周波数信号Ｓ１を出力する。
【０００６】
ここで、基準信号Ｓ０と比較信号Ｓ２は、周波数一致検出回路６０にも入力されている。周波数一致検出回路６０の出力はチャージポンプ回路２０へ入力され、そこで２つに分岐されて、一方がインバータ２９を介してさらに２つに分岐している。周波数一致検出回路６０からチャージポンプ回路２０へ入力された他方の信号も、さらに２つに分岐している。チャージポンプ回路２０は、インバータ２９のほかに、４個のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという。）２１〜２４と４個のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという。）２５〜２８を有している。チャージポンプ回路２０の出力側には、そのチャージポンプ回路２０からの電荷を充放電して平滑化した電圧を出力するローパスフィルタ３０が接続され、ローパスフィルタ３０の出力端子はローパスフィルタ３０の出力電圧に基づいて発振するＶＣＯ４０と、バイアス回路７０の入力端子とに、接続されている。ＶＣＯ４０の出力信号は、このＰＬＬ回路の周波数信号Ｓ１として出力されるとともに、分周回路５０に接続されている。分周回路５０はＶＣＯ４０の発振周波数を分周するものであり、その分周回路５０の出力信号Ｓ２が位相比較器１０と周波数一致検出回路６０に帰還される構成となっている。また、バイアス回路７０の出力端子は、チャージポンプ回路２０の入力端子に接続されている。
【０００７】
チャージポンプ回路２０では、ＰＭＯＳ２１のソースは第１の電源である電源電圧Ｖｄｄに接続され、ＰＭＯＳ２１のゲートにはバイアス回路７０の出力電圧が入力されている。ＰＭＯＳ２１のドレインはＰＭＯＳ２２のソースに接続され、ＰＭＯＳ２２のゲートには周波数一致検出回路６０の出力電圧が直接入力されている。ＰＭＯＳ２３のソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳ２３のゲートには周波数一致検出回路６０のインバータ２９を介した出力電圧が入力されている。ＰＭＯＳ２１とＰＭＯＳ２２のドレインはともにＰＭＯＳ２４のソースに接続され、そのＰＭＯＳ２４のゲートは位相比較器１０の２つの出力端子のうち一方と接続され、Ｐゲート信号ＵＰが供給されている。
【０００８】
ＮＭＯＳ２５のソースは第２の電源となる接地電圧ＧＮＤに接続され、ＮＭＯＳ２５のゲートにはバイアス回路７０の出力電圧が入力されている。ＮＭＯＳ２５のドレインはＮＭＯＳ２６のソースに接続され、ＮＭＯＳ２６のゲートには周波数一致検出回路６０の出力電圧がインバータ２９を介して入力されている。ＮＭＯＳ２７のソースは接地電圧ＧＮＤに接続され、ＮＭＯＳ２７のゲートは周波数一致検出回路６０の出力電圧が直接入力されている。ＮＭＯＳ２６とＮＭＯＳ２７のドレインはともにＮＭＯＳ２８のソースに接続され、そのＮＭＯＳ２８のゲートには、位相比較器１０の他方の出力端子が接続され、Ｎゲート信号ＤＮが供給されている。ＰＭＯＳ２４とＮＭＯＳ２８のドレインはノードＮ２０で互いに接続され、このノードＮ２０がチャージポンプ回路２０の出力端子とされてローパスフィルタ３０に接続されている。
【０００９】
バイアス回路７０は電源電圧Ｖｄｄと接地電圧ＧＮＤ間に直列接続されたＰＭＯＳ７１とＮＭＯＳ７２を有している。ＰＭＯＳ７１のソースは電源電圧Ｖｄｄに接続され、ＰＭＯＳ７１のドレインがノードＮ７０でＮＭＯＳ７２のドレインに接続されている。ＰＭＯＳ７１のゲートはノードＮ７０に接続されている。また、ＮＭＯＳ７２のソースは接地電圧ＧＮＤに接続され、そのＮＭＯＳ７２のゲートはローパスフィルタ３０の出力端子と接続されている。ノードＮ７０はバイアス回路７０の出力端子であり、ノードＮ７０がチャージポンプ回路２０中のＰＭＯＳ２１およびＮＭＯＳ２５のゲートに接続されている。
【００１０】
一般に、ＰＬＬ回路ではローパスフィルタ３０の時定数は固定されており、ＶＣＯ４０の収束時に周波数信号Ｓ１の安定度を向上させようとすればロック時間が長くなり、反対にロック時間が短くなるように設定された場合は、収束時の周波数安定度が低下するという問題があった。そこで、上述した特許文献１に記載されたＰＬＬ回路では、周波数一致検出回路６０でロック状態を検出して、ロックの前後でローパスフィルタ３０に対する電荷の充放電経路を切替え、ロック後にバイアス回路７０で、チャージポンプ回路２０を制御するように構成されている。
【００１１】
すなわち、チャージポンプ回路２０は、電源電圧Ｖｄｄと接地電圧ＧＮＤに対して電荷移動経路を形成する経路がそれぞれ２つずつ形成され、かつ各一方の経路にはバイアス回路７０の出力電圧で抵抗値の変化する電荷（電流）制限素子として、ＰＭＯＳ２１とＮＭＯＳ２５を持ち、周波数一致検出回路６０の検出結果がロック状態でない場合に電荷（電流）制限素子を持っていない経路を選択して電荷移動経路（電流経路）を形成するが、周波数一致検出回路６０の検出結果がロック状態である場合には電荷（電流）制限素子を持っている経路を選択して電荷移動経路（電流経路）を形成する構成となっている。
【００１２】
ＰＭＯＳ２１とＮＭＯＳ２５は、バイアス回路７０の出力電圧によってオン抵抗が制御される。バイアス回路７０は、ローパスフィルタ３０の出力電圧に対応した電圧を生成する。すなわち、ローパスフィルタ３０の出力電圧が低いとき、ＮＭＯＳ７２のオン抵抗が上昇して、ノードＮ７０の電圧が上昇する。よって、チャージポンプ回路２０のＰＭＯＳ２１のオン抵抗が上昇し、同時にＮＭＯＳ２５のオン抵抗が降下する。そのため、ロック後のローパスフィルタ３０の出力電圧のうち、ＰＭＯＳ２４がオンしたときのプラス方向のリップルノイズを低減する。
【００１３】
逆に、ローパスフィルタ３０の出力電圧が高いときにはノードＮ７０の電圧が降下し、チャージポンプ回路２０内のＮＭＯＳ２５のオン抵抗が高くなる。そのため、ロック後のローパスフィルタ３０の出力電圧のうち、ＮＭＯＳ２８がオンしたときのマイナス方向のリップルノイズを減少させる。これらのリップルノイズの減少により、ロック後のＶＣＯ４０の入力電圧、すなわちローパスフィルタ３０の出力電圧変動が減少し、周波数ジッタが低減する。そのため、ロック時間を増大させることなく、ローパスフィルタ３０の出力電圧を安定させてＶＣＯ４０の発振周波数を安定させることができる。
【特許文献１】特開平０７−３２６９６９号公報（段落番号［０００８］〜［００１３］および図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、特許文献１のＰＬＬ回路は、電流制限用のトランジスタとしてチャージポンプ回路２０に配置されたＰＭＯＳ２１、およびＮＭＯＳ２５を制御するために、ローパスフィルタ３０の出力電圧がバイアス回路７０の入力信号として供給されている。ところが、ローパスフィルタ３０の出力電圧はＶＣＯ４０の制御電圧ともなっているので、ロック時のＶＣＯ４０の制御電圧に幅を持たせられないという問題があった。
【００１５】
すなわち、バイアス回路７０の電源電圧をＶｄｄ、ＰＭＯＳ７１，ＮＭＯＳ７５のしきい値電圧をそれぞれＶｔｈｐ，Ｖｔｈｎとしたとき、ＶＣＯ４０の制御電圧が（Ｖｄｄ−Ｖｔｈｐ）より高いときには、チャージポンプ回路２０の電源側のＰＭＯＳ２１がオフして、正常な制御が行えなくなる。また、ＶＣＯ４０の制御電圧がＶｔｈｎより低いと、チャージポンプ回路２０の接地側のＮＭＯＳ２５がオフして、やはり正常な制御が行えなくなる。
【００１６】
したがって、従来のＰＬＬ回路において、分周回路５０の分周比を変更する場合には、ＶＣＯ４０の動作点について再設計をする必要があった。また、動作中に分周回路５０の分周比を変更することもできなかった。
【００１７】
また、チャージポンプ回路２０およびその周辺回路などを構成するトランジスタがインバータ２９を含めて１２個となって、多数のトランジスタが必要になるという問題もあった。
【００１８】
本発明はこのような点に鑑みてなされたものであり、短時間に希望する周波数に収束するものであって、しかも使用するトランジスタの個数を減らして、コンパクトかつ安価に構成できるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明では、上記問題を解決するために、入力電圧に応じた発振周波数により周波数信号を出力する電圧制御発振回路、前記周波数信号を分周する分周回路、および前記分周回路の出力信号と基準周波数を有するレファレンスクロックとの位相を比較する位相比較器を有し、前記分周回路の出力信号の位相が進んでいる場合は前記周波数信号の発振周波数を低くするように、前記分周回路の出力の位相が遅れている場合は前記周波数信号の発振周波数を高くするように、前記位相比較器から制御信号を出力するＰＬＬ回路において、前記制御信号に応じて被積分電流を出力するチャージポンプ回路と、前記チャージポンプ回路と前記電圧制御発振回路との間に接続され、前記被積分電流を積分して電圧信号に変換するとともに高周波成分を除去し、前記電圧信号を前記電圧制御発振回路に供給して前記周波数信号の発振周波数を制御するローパスフィルタ回路と、前記被積分電流の電流値を制限する電流制限回路と、前記周波数信号と前記レファレンスクロックとの周波数を比較し、前記周波数信号の周波数が所定周波数の範囲内に入ったときアクティブ信号を出力する周波数一致検出回路と、前記アクティブ信号が出力されていないときは前記被積分電流の電流値を増加させ、前記アクティブ信号が出力されているときは前記被積分電流の電流値を減少させるよう前記電流制限回路を制御する電流制御回路と、を備え、前記電流制御回路は、前記アクティブ信号に応じた分圧比制御信号を出力する分圧比制御回路と、前記分圧比制御信号のオンオフに対応する大きさの電圧信号を出力する分圧回路と、前記電圧信号に応じたバイアス電流を生成するバイアス回路と、を備え、前記バイアス電流の増減に応じて前記被積分電流の増減を制御する、ことを特徴とするＰＬＬ回路が提供される。
【発明の効果】
【００２０】
本発明のＰＬＬ回路によれば、簡単なロジック回路で構成される周波数一致検出回路と、チャージポンプ回路から出力される被積分電流の電流値を制御する電流制御回路を用いることで、電圧制御発振回路からの出力信号の周波数が基準信号の周波数（レファレンスクロック）に近い、所定の範囲内に入っていないときには、被積分電流を増加させるようにして、ロック時間の短縮ができる。また、周波数が所定の範囲内に入ったときは、電流制御回路により被積分電流を制限することによって、収束時における周波数の安定度を向上させることが可能となる。また、上記のような電圧制御発振回路の制御電圧に関する制限がなく、分周回路の分周比を自由に設定できる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照してこの発明の実施の形態について説明する。図１は、実施の形態に係るＰＬＬ回路を示すブロック回路図であって、図４に示す従来回路と対応する部分には同一参照番号を付けている。
【００２２】
図１において、このＰＬＬ回路が図４に示す従来回路の構成と異なる点は、周波数一致検出回路６０によって制御される電流制御回路として、バイアス回路８０、分圧回路９０、および分圧比制御回路１００を備え、ＶＣＯ４０の出力信号である周波数信号Ｓ１を分周回路５０で分周した比較信号Ｓ２の周波数が基準信号（レファレンスクロック）Ｓ０の周波数から大きく外れている場合、電流経路を変えずに被積分電流の電流値を増加させるように制御し、反対に比較信号Ｓ２の周波数が基準信号Ｓ０の周波数に近い場合には、電流経路を変えずに被積分電流の電流値を減少させるように制御していることである。また、このＰＬＬ回路では、バイアス回路８０がローパスフィルタ３０と接続されていない点でも、図４に示す従来回路のバイアス回路７０とは異なる。
【００２３】
つぎに、図１に示す実施の形態１の回路構成について説明する。
位相比較器（フェーズコンパレータ）１０はチャージポンプ回路２０に接続され、それぞれＰゲート信号ＵＰ、Ｎゲート信号ＤＮが出力されている。このチャージポンプ回路２０は、２つのトランジスタ、すなわちＰＭＯＳ２４とＮＭＯＳ２８を有しており、ＰＭＯＳ２４のゲートにはＰゲート信号ＵＰが供給され、ＮＭＯＳ２８のゲートにはＮゲート信号ＤＮが供給されている。また、ＰＭＯＳ２４のソースには電流制限用のＰＭＯＳ２１を介して電源電圧Ｖｄｄが供給されている。さらに、ＮＭＯＳ２８のソースは電流制限用のＮＭＯＳ２５を介して接地されている。
【００２４】
チャージポンプ回路２０では、Ｐゲート信号ＵＰが入力されるとローパスフィルタ３０を電源電圧Ｖｄｄに接続するようにＰＭＯＳ２４がオンされる。反対にＮゲート信号ＤＮが入力されると、ＮＭＯＳ２８がオンしてローパスフィルタ３０が接地電位に接続される。ローパスフィルタ３０は、チャージポンプ回路２０で生成された制御信号に応じた電圧信号をＶＣＯ４０に供給する際に、そこから高周波成分を除去するように機能する。なお、ローパスフィルタ３０の構成は背景技術のものと同様である。
【００２５】
周波数一致検出回路６０は、分周回路５０からの比較信号（分周信号）Ｓ２と基準信号（レファレンスクロック）Ｓ０との周波数を比較し、比較信号Ｓ２の周波数が所定周波数の範囲内に入ったときロック状態としてアクティブ信号を出力するものである。ここでは、非ロック時には周波数一致検出回路６０の出力はＬレベルとなり、比較信号Ｓ２の周波数が所定周波数の範囲内に入ったときアクティブ信号としてＨレベルの信号を出力する。
【００２６】
分圧比制御回路１００は、アクティブ信号がゲートに入力されるＮＭＯＳ１０１によって構成され、そのソースとドレインは分圧回路９０と接続されている。
分圧回路９０は、３つの直列接続された抵抗器９１〜９３からなる抵抗回路から構成され、抵抗器９１と９２の接続点はバイアス回路８０と接続されている。抵抗回路を構成する抵抗器９１〜９３は、それぞれの抵抗値が３Ｒ：Ｒ：８Ｒの比例関係に設定されていて、抵抗回路の一端には電源電圧Ｖｄｄが接続され、他端は接地されている。また、分圧比制御回路１００の出力端子（ＮＭＯＳ１０１のソースとドレイン）は、抵抗器９３の両端に接続されている。したがって、分圧比制御回路１００のＮＭＯＳ１０１がオンすると、この分圧回路９０の出力電圧の大きさはＶｄｄ／４となり、ＮＭＯＳ１０１がオフしたときは、それより３倍だけ大きな電圧値（３Ｖｄｄ／４）の出力電圧となって、バイアス回路８０に出力される。
【００２７】
バイアス回路８０は、４つのトランジスタ、すなわちＰＭＯＳ８１，８２とＮＭＯＳ８３，８４から構成されている。そのうち、ＰＭＯＳ８１とＮＭＯＳ８３は電源電圧Ｖｄｄと接地間に直列に接続されており、それらの接続点が第１の出力端子Ｎ１となって、チャージポンプ回路２０における電流制限用のＰＭＯＳ２１のゲートと接続されている。出力端子Ｎ１はＰＭＯＳ８１のゲートにも接続されて、ＰＭＯＳ８１とＰＭＯＳ２１はカレントミラー回路を構成している。また、ＰＭＯＳ８２とＮＭＯＳ８４も電源電圧Ｖｄｄと接地間に直列に接続されており、ＰＭＯＳ８２のゲートが第１の出力端子Ｎ１と接続されている。そして、ＰＭＯＳ８２とＮＭＯＳ８４の接続点が第２の出力端子Ｎ２となって、チャージポンプ回路２０における電流制限用のＮＭＯＳ２５のゲートと接続されている。出力端子Ｎ２はＮＭＯＳ８４のゲートにも接続されて、ＮＭＯＳ８４とＮＭＯＳ２５はカレントミラー回路を構成している。
【００２８】
つぎに、図１に示すＰＬＬ回路の動作について説明する。
位相比較器１０は、２つの入力信号、すなわち基準信号Ｓ０と分周回路５０からの比較信号Ｓ２との位相を比較して、比較信号Ｓ２の位相が進んでいるときにはＮゲート信号ＤＮを出力し、比較信号Ｓ２の位相が遅れているときにはＰゲート信号ＵＰを出力する。これによって、２つの入力信号の周波数と位相が一致するように、このＰＬＬ回路は動作する。このとき、チャージポンプ回路２０の出力信号からは、ローパスフィルタ３０によってその高周波成分が除去され、ＶＣＯ４０へ入力される。ＶＣＯ４０では、入力された電圧信号に応じた周波数で発振する。
【００２９】
ＶＣＯ４０の周波数信号Ｓ１は、外部に出力されるとともに、分周回路５０で分周され、位相比較器１０に入力される。こうしてＶＣＯ４０の周波数信号Ｓ１を分周した比較信号Ｓ２と基準信号Ｓ０の位相と周波数が一致するため、周波数信号Ｓ１の位相も基準信号Ｓ０と一致し、その周波数は分周回路５０で設定されている分周比倍となる。
【００３０】
こうしたＰＬＬ回路では、ＶＣＯ４０の出力周波数が基準信号Ｓ０のレファレンスクロックによって設定される周波数に等しくなるまでの時間（ロック時間）は、ローパスフィルタ３０の時定数とチャージポンプ回路２０のオン抵抗によって決まる。すなわち、ローパスフィルタ３０の時定数や、チャージポンプ回路２０のオン抵抗が大きいほど、ロック時間には長い時間が必要となり、時定数やオン抵抗が小さければロック時間は短くなる。一方、ＶＣＯ４０の出力周波数が基準信号Ｓ０のレファレンスクロック周波数に等しくなってからの周波数安定度に関しては、ローパスフィルタ３０の時定数とチャージポンプ回路２０のオン抵抗が大きいほど安定し、時定数やオン抵抗が小さければ不安定になる。
【００３１】
したがって、一般には周波数に応じてローパスフィルタ３０の時定数を切替えることで、ロック時間を短くすることが考えられているが、そのためにはローパスフィルタ３０のコンデンサの数を増やす必要がある。しかし、ＰＬＬ回路を構成するＬＳＩ内で受動素子であるコンデンサを増やすということは、素子形成面積を増やすことにつながるため、好ましくない。そこで、上述したＰＬＬ回路では、被積分電流を、ロック時と非ロック時とで切替えることによって、周波数を切替える際に短時間で希望する周波数に収束するとともに、収束時における周波数の安定度をも高めるようにしている。
【００３２】
すなわち、非ロック時には、周波数一致検出回路６０から出力されるアクティブ信号がＬレベルであるから、分圧比制御回路１００のＮＭＯＳ１０１はオフになっている。そのため、抵抗器９１と９２の接続点電圧が３Ｖｄｄ／４という大きな電圧値となって、分圧回路９０からバイアス回路８０への電圧信号が出力される。これにより、バイアス回路８０ではＮＭＯＳ８３のオン抵抗が減少してＰＭＯＳ８１およびＮＭＯＳ８３に流れるバイアス電流が増加し、これに応じてその第１の出力端子Ｎ１の電位が減少し、チャージポンプ回路２０におけるＰＭＯＳ２１のオン抵抗を下げる方向に作用する。見方を変えていえば、ＰＭＯＳ８１に流れる電流が増加するため、カレントミラー回路を構成するＰＭＯＳ２１に流れるミラー電流も増加する。また、出力端子Ｎ１の電位減少によりバイアス回路８０のＰＭＯＳ８２に流れるバイアス電流も増加し、これに応じてＮＭＯＳ８４に流れる電流も増加するため第２の出力端子Ｎ２の電位が上昇して、チャージポンプ回路２０におけるＮＭＯＳ２５も同様にオン抵抗が低くなる。見方を変えていえば、ＮＭＯＳ８４に流れる電流が増加するため、カレントミラー回路を構成するＮＭＯＳ２５に流れるミラー電流も増加する。その結果、チャージポンプ回路２０は、ローパスフィルタ３０に対する被積分電流を多く流すようになって、ＶＣＯ４０の周波数信号Ｓ１が急速に基準信号Ｓ０により定められる周波数（基準信号Ｓ０の周波数×分周回路５０の分周比Ｎ）に近づいていく。
【００３３】
こうして、一度ＶＣＯ４０の周波数信号Ｓ１が基準信号Ｓ０により定められる周波数の近くになると、周波数一致検出回路６０ではアクティブ信号がＬレベルからＨレベルに切替わる。そのとき、分圧比制御回路１００のＮＭＯＳ１０１がオンして、分圧回路９０では抵抗器９３の両端が短絡される。したがって、抵抗器９１と９２の接続点電圧がＶｄｄ／４という小さな電圧値となって、分圧回路９０からバイアス回路８０への電圧信号が出力される。これにより、バイアス回路８０ではＮＭＯＳ８３のオン抵抗が増加してＰＭＯＳ８１およびＮＭＯＳ８３に流れるバイアス電流が減少する。以下、抵抗器９１と９２の接続点電圧が３Ｖｄｄ／４である上記の状態とは逆の状態となり、チャージポンプ回路２０におけるＰＭＯＳ２１とＮＭＯＳ２５のオン抵抗が高くなる。こうして、チャージポンプ回路２０からローパスフィルタ３０に出力される被積分電流が少なくなって、ＶＣＯ４０の出力周波数を安定させることができる。このように図１に示すＰＬＬ回路では、ロック時間を短縮すると同時に、ロック時の周波数安定度を高めるという効果が得られる。
【００３４】
なお、上述したＰＬＬ回路の構成において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）のみで各回路を構成し、あるいはそれぞれを入れ替えて構成することも可能である。
【００３５】
周波数一致検出回路６０では図１や特許文献１に示すように基準信号Ｓ０と分周回路５０からの比較信号Ｓ２を比較するようにしてもよい。また、分周回路５０からの比較信号Ｓ２の替わりにＶＣＯ４０の周波数信号Ｓ１を用いて周波数一致検出回路６０を構成することもできる。
【００３６】
図２は、ＶＣＯ４０の周波数信号Ｓ１を用いた周波数一致検出回路６０の詳細回路の一例を示す回路図である。また、図３は、図２の周波数一致検出回路６０の動作を示すタイミング図である。なお、図２に示す周波数一致検出回路６０は、図１の分周回路６０の分周比Ｎが１６であることを前提としている。
【００３７】
この周波数一致検出回路６０は、５個のＤ型フリップフロップＦＦ０〜ＦＦ４によって３２（＝２5、分周回路６０の分周比Ｎの２倍）進のダウンカウンタを構成するカウンタ回路６１と、ノア（ＮＯＲ）ゲートＧ１，Ｇ２とマルチプレクサ回路ＭＵＸ１からなるデコーダ６２と、トグル回路６３と、ラッチ回路６４とから構成される。トグル回路６３は、入力端子Ｄと反転出力＃Ｑとが接続されたＤ型フリップフロップによって構成され、そのクロック端子ｃｋには図３（ｂ）に示す基準信号Ｓ０が入力され、図３（ａ）に示すタイミング波形のトグル信号Ｓｔｇ１が生成される。また、ラッチ回路６４はマルチプレクサ回路ＭＵＸ２とＤ型フリップフロップＦＦ５とインバータ回路ＩＶとから構成されている。
【００３８】
カウンタ回路６１の初段のＤ型フリップフロップＦＦ０には、図３（ｃ）に示すＶＣＯ４０の周波数信号Ｓ１がクロック端子ｃｋにトリガ（クロック）パルスとして入力されている。カウンタ回路６１の初段からのビット出力Ｑ０は、次段のＤ型フリップフロップＦＦ１のトリガパルスとなっており、同様に、カウンタ回路６１の各ビット出力Ｑ１〜Ｑ３は各段のＤ型フリップフロップＦＦ２〜ＦＦ４のクロック端子ｃｋに入力されている。
【００３９】
このカウンタ回路６１では、ＶＣＯ４０の周波数信号Ｓ１のパルス数がカウントされ、図３（ｄ）に示すように各ビット出力Ｑ０〜Ｑ４からなるカウントデータが生成される。図３（ｄ）には、カウントデータのカウント値が１６進数として表記されている。これらのＤ型フリップフロップＦＦ０〜ＦＦ４には、各リセット端子ＲＢにトグル回路６３から基準信号Ｓ０の半分の周波数で生成されたトグル信号Ｓｔｇ１が供給されるため、基準信号Ｓ０の１周期ごとにカウント期間とリセット期間とが設定されることになる。なお、図３（ｄ）の最初のカウント期間における最後のカウントデータ“０”は、本来“０Ｆ”というデータであるが、途中でＳｔｇ１によるリセットがかかったことを示している。
【００４０】
デコーダ６２では、これらの各ビット出力Ｑ０〜Ｑ４に基づいて、周波数信号Ｓ１の周波数が所定の範囲に入ったかどうかを決定している。すなわち、ノアゲートＧ１にはカウンタ回路６１から第１、第２、第３および第５のビット出力Ｑ０，Ｑ１，Ｑ２およびＱ４が入力され、ノアゲートＧ２にはカウンタ回路６１の第２、第３、および第５のビット出力Ｑ１，Ｑ２，Ｑ４が入力されている。また、マルチプレクサ回路ＭＵＸ１のセレクト端子Ｓにはカウンタ回路６１の第４のビット出力Ｑ３がセレクト信号として供給されている。このマルチプレクサ回路ＭＵＸ１からは、第４のビット出力Ｑ３（＝Ｓ）がＨレベルであれば入力端子Ａに供給されたノアゲートＧ２での演算結果が出力され、第４のビット出力Ｑ３（＝Ｓ）がＬレベルであれば入力端子Ｂに供給されたノアゲートＧ１での演算結果が出力される。ここでは、図３（ｄ）〜（ｆ）に示すように、このデコーダ６２からのデコーダ出力信号Ｓ６は、カウント値が１６進表記で１０，０Ｆ，０ＥであるときにＨレベルに反転し、デコーダ出力信号Ｓ６がＨレベルであるときにラッチ回路６４のラッチ動作が行われれば、ロックオン信号Ｓ４がＨレベルに固定されて、周波数信号Ｓ１の周波数が所定の範囲となったと判定することができる。
【００４１】
ラッチ回路６４は、デコーダ出力信号Ｓ６がマルチプレクサ回路ＭＵＸ２の入力端子Ａに供給されており、入力端子ＢにはＤ型フリップフロップＦＦ５のＱ出力端子が接続されている。マルチプレクサ回路ＭＵＸ２のセレクト端子Ｓには、トグル回路６３からトグル信号Ｓｔｇ１がセレクト信号として供給され、Ｄ型フリップフロップＦＦ５のクロック端子ｃｋには、図３（ｂ）に示す基準信号Ｓ０が入力されている。
【００４２】
このラッチ回路６４では、Ｄ型フリップフロップＦＦ５の反転出力端子から図３（ｆ）に示すロックオン信号Ｓ４が生成され、さらにインバータ回路ＩＶからは、ロックオン信号Ｓ４を反転したロックオン信号Ｓ５が出力される。なお、図１の分圧比制御回路１００に対するアクティブ信号としては、ロックオン信号Ｓ４が適用される。
【００４３】
このようにして、位相比較器１０では基準信号Ｓ０と比較信号Ｓ２の位相を比較して比較信号Ｓ２の位相が進んでいる場合、Ｎゲート信号ＤＮがＨレベル信号としてチャージポンプ回路２０に出力されて、ＮＭＯＳ２８がオンされる。反対に、基準信号Ｓ０と比較信号Ｓ２の位相を比較して比較信号Ｓ２の位相が遅れている場合は、Ｐゲート信号ＵＰがＨレベル信号としてチャージポンプ回路２０に出力され、ＰＭＯＳ２４がオンされる。さらに、このＰＬＬ回路では位相比較器１０とともに周波数一致検出回路６０を備え、ＶＣＯ４０の周波数信号Ｓ１の周波数が所定の範囲から外れているときに、周波数一致検出回路６０からアクティブ信号のＬレベルが分圧比制御回路１００に出力されるから、チャージポンプ回路２０に流れる電流を増加させるようにして、速やかに基準信号Ｓ０と周波数信号Ｓ１の周波数と位相が一致するように制御できる。そして、周波数信号Ｓ１の周波数が所定の範囲に入っている場合は、周波数一致検出回路６０から出力されるアクティブ信号がＨレベルとなり、分圧比制御回路１００がオンするから、チャージポンプ回路２０に流れる電流を制限することによって、収束時における周波数の安定度を向上させることが可能となる。
【００４４】
以上に説明した本発明のＰＬＬ回路は、チャージポンプ回路２０およびその周辺回路（バイアス回路８０、分圧回路９０など）で使用するトランジスタが９個でよく、図４に示す従来回路が１２個のトランジスタを使用していたことと比較して、コンパクトかつ安価に構成できる。また、従来回路では、分周回路５０で分周比を変更する場合には、ＶＣＯ４０の動作点について再設計をする必要があったが、本発明のＰＬＬ回路ではその必要がなく、動作中に分周回路５０の分周比を容易に変更することができる。
【００４５】
なお、図２に示す周波数一致検出回路６０では、そのカウンタ回路６１を５個のＤ型フリップフロップＦＦ０〜ＦＦ４からなる３２（＝２5）進カウンタとしたが、カウンタ回路を任意のｍ個（ｍは、２以上の整数）のフリップフロップで構成してもよい。但し、分周回路６０の分周比は２mより小さくする必要があり、たとえば２m-1としておく。この場合、分周回路６０の分周比を２kとして、分周比２m-1-kの分周回路を周波数一致検出回路６０内に設けるようにしてもよい。また、周波数一致検出回路６０のデコーダ６２は、カウンタ回路６１のカウント値が０Ｆ，０Ｆ±１のいずれかと一致したとき、ロックオン信号Ｓ４，Ｓ５を出力するように構成しているが、カウンタ回路のカウント値がｎ＋１，…ｎ＋ｓ（ｎ，ｓは、いずれも２以上の整数）と一致したときロックオン信号を出力するものであってもよい。
【図面の簡単な説明】
【００４６】
【図１】実施の形態に係るＰＬＬ回路を示すブロック回路図である。
【図２】周波数一致検出回路の詳細回路の一例を示す回路図である。
【図３】図２の周波数一致検出回路の動作を示すタイミング図である。
【図４】従来のＰＬＬ回路の基本構成を示すブロック図である。
【符号の説明】
【００４７】
１０  位相比較器
２０  チャージポンプ回路
２１〜２４，８１，８２  Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）
２５〜２８，８３，８４  Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）
３０  ローパスフィルタ
４０  電圧制御発振回路（ＶＣＯ）
５０  分周回路
６０  周波数一致検出回路
８０  バイアス回路
９０  分圧回路
１００  分圧比制御回路
Ｓ０  基準信号（レファレンスクロック）
Ｓ１  周波数信号
Ｓ２  比較信号（分周信号）
【図１】
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【図２】
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【図３】
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【図４】
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