(57)【特許請求の範囲】
【請求項１】
複数の行および列の形で配列された集積型アクティブピクセルセンサーアレイ（７０）を動作させるための方法であって、
前記集積型アクティブピクセルセンサーアレイ（７０）は、
各々が、前記アレイ内の一行と関連づけられ、かつ、行選択信号のソースに連結された複数の行選択ライン（２０）と、
各々が、前記アレイ内の一行と関連づけられ、かつ、ソースフォロワドレイン行信号のソースに連結された複数のソースフォロワドレイン行ライン（６８）と、
各々が、前記アレイ内の一列と関連づけられた複数の列出力ライン（２２）と、
リセット信号のソースに連結されたリセットライン（６４）と、
リセット電位のソースと、
複数のアクティブピクセルセンサー（５０／６０）とを具備し、
各々のピクセルセンサーは、前記アレイ内ののうち一行および一列と関連づけられ、かつ、
各々のピクセルセンサーは、
第１基準電位に連結された第１端末と、第２端末とを有するフォトダイオード（１２）と、
前記リセットラインに連結されたゲートと、前記フォトダイオードを逆バイアスする前記リセット電位に連結されたドレインと、前記フォトダイオードの前記第２端末に連結されたソースとを有するリセットトランジスタ（１４）と、
前記フォトダイオードの前記第２端末に連結されたゲートと、前記複数のソースフォロワドレイン行ラインのうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに接続されたドレインと、ソースとを有するソースフォロワトランジスタ（１６）と、
前記複数の行選択ラインのうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに接続されたゲートと、前記ソースフォロワトランジスタ（１６）の前記ソースに連結されたドレインと、前記複数の列出力ラインのうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに連結されたソースとを有する行選択トランジスタ（１８）とを有し、
前記方法が、
リセット期間中に、前記リセットライン（６４）上のＲＥＳＥＴ信号をアサートする段階と、
集積期間中に、前記複数のアクティブピクセルセンサー（５０／６０）上の光電荷を集積する段階と、
読み出し用の行を選択することにより、選択された行と関連づけられた前記ソースフォロワドレイン行ラインのうちの１つをアサートすることにより、かつ、前記選択された行と関連づけられた前記ソースフォロワドレイン行ライン（６８）のうちの１つがアサートされている間に、選択された行と関連づけられた前記行選択ライン（２０）のうちの１つをアサートすることにより、集積された光電荷を表す信号を、前記複数のアクティブピクセルセンサーから一度に一行ずつ読み出す段階と
を具備し、
前記選択された行と関連づけられた前記行選択ライン（２０）のうちの１つをアサートする段階は、駆動された列ライン上の電圧のｄＶ／ｄｔを制限するように制御された立ち上がり時間によって、前記選択された行と関連づけられた前記行選択ラインのうちの１つにおける電圧を上げる段階を具備する
ことを特徴とする方法。
【請求項２】
複数の行および列の形で配列された集積型アクティブピクセルセンサーアレイ（７０）を動作させるための方法であって、
前記集積型アクティブピクセルセンサーアレイ（７０）は、
各々が、前記アレイ内の一行と関連づけられ、かつ、行選択信号のソースに連結された複数の行選択ライン（２０）と、
各々が、前記アレイ内の一行と関連づけられ、かつ、ソースフォロワドレイン行信号のソースに連結された複数のソースフォロワドレイン行ライン（６８）と、
各々が、前記アレイ内の一列と関連づけられた複数の列出力ライン（２２）と、
リセット信号のソースに連結されたリセットライン（６４）と、
転送信号のソースに連結された転送ラインと、
リセット電位のソースと、
複数のアクティブピクセルセンサー（５０／６０）とを具備し、
各々のピクセルセンサーは、前記アレイ内のうちの一行および一列と関連づけられ、かつ、
各々のピクセルセンサーは、
第１基準電位に連結された第１端末と、第２端末とを有するフォトダイオード（１２）と、
前記リセットラインに連結されたゲートと、前記フォトダイオードを逆バイアスする前記リセット電位に連結されたドレインと、前記フォトダイオードの前記第２端末に連結されたソースとを有するリセットトランジスタ（１４）と、
前記転送ラインに連結されたゲートと、前記フォトダイオードの前記第２端末に連結されたソースと、ドレインとを有する転送トランジスタ（３２）と、
前記転送トランジスタの前記ソースに連結されたゲートと、前記複数のソースフォロワドレイン行ラインのうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに連結されたドレインと、ソースとを有するソースフォロワトランジスタ（１６）と、
前記複数の行選択ラインのうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに接続されたゲートと、前記ソースフォロワトランジスタの前記ソースに連結されたドレインと、前記複数の列出力ライン（２２）のうちの１つであってそのアクティブピクセルセンサーが関連づけられているラインに連結されたソースとを有する行選択トランジスタ（１８）とを有し、
前記方法が、
リセット期間中に、前記リセットライン（６４）上のリセット信号をアサートする段階と、
前記リセット期間中および集積期間中に、前記転送ライン上の転送信号をアサートする段階と、
前記集積期間中に、前記複数のアクティブピクセルセンサー上の光電荷を集積する段階と、
前記転送ライン上の前記転送信号をデアサートする段階と、
読み出し用の行を選択することにより、選択された行と関連づけられた前記ソースフォロワドレイン行ラインのうちの１つをアサートすることにより、かつ、前記選択された行と関連づけられた前記ソースフォロワドレイン行ライン（６８）のうちの１つがアサートされている間に、選択された行と関連づけられた前記行選択ラインのうちの１つをアサートすることにより、集積された光電荷を表す信号を、前記複数のアクティブピクセルセンサー（５０／６０）から一度に一行ずつ読み出す段階と
を具備し、
前記選択された行と関連づけられた前記行選択ライン（２０）のうちの１つをアサートする段階は、駆動された列ライン上の電圧のｄＶ／ｄｔを制限するように制御された立ち上がり時間によって、前記選択された行と関連づけられた前記行選択ラインのうちの１つにおける電圧を上げる段階を具備する
ことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願は、２０００年２月１４日に出願された米国出願第０９／４９２，１０４号の優先権を主張するものである。
【０００２】
【発明の属する技術分野】
本発明は、アクティブピクセルセンサーに関する。より詳細には、本発明は、感度を向上させるために、ノイズを低下させるために、電荷対電圧（charge-to-voltage）利得における圧縮的（compressive）非線形性（non-linearity）をもたらすために、かつ、読み出し（readout）中におけるピクセル内のリーク（leakage）電流を低下させるために、アクティブピクセルセンサー内の幾つかのトランジスタを可変バイアシング（variable biasing）することに関する。
【０００３】
【従来の技術】
ＣＭＯＳアクティブピクセルセンサーの技術において、アクティブピクセルセンサーの感度、ノイズ、および、利得の性質は、重大な問題を呈している。アクティブピクセルセンサーに衝突する光子（photon）により生成される電荷の測定におけるアクティブピクセルセンサーの感度は、一般的には、アクティブピクセルセンサーに衝突する光の光子毎に生成されるボルト数（volts）を決定することにより特徴づけられ、かつ、電荷対電圧利得と称される。アクティブピクセルセンサー内の読出増幅器（readout amplifier）は、従来技術においてピクセルセンサーが設計上のトレードオフを必要としている実質的なノイズ源となっている。従来技術のアクティブピクセルセンサーにおける利得については、圧縮的（compressive）であることが好ましいが、しばしば、非常に拡張的（expansive）である。
【０００４】
アクティブピクセルセンサーの感度は、少なくとも３つの要因により決定される。第１の要因は、光子を電子に変換するために有効なアクティブピクセルセンサー内の領域のパーセンテージに関連している。これは、充填率（fill factor）として知られている。領域の増加は、生成された電荷量の増加につながる。アクティブピクセルセンサーの感度に影響を及ぼす第２の要因は、アクティブピクセルセンサーにより感知された電荷の集積（integration）のために有効なキャパシタンス（capacitance）に関連している。所定量の電荷に対するキャパシタ（capacitor）上の電圧はキャパシタのサイズに反比例することが理解される。したがって、キャパシタンスが増加すると、電圧は、同じ量の電荷に対して減少する。第３の要因は、アクティブピクセルセンサーのための読出増幅器の利得である。従来技術の読出増幅器は一般的にはソースフォロワ（source follower）として構成されたトランジスタであるので、利得は１未満である。
【０００５】
アクティブピクセルセンサー内における一つのノイズ源は、読出トランジスタ内の閾値の変動により引き起こされる。閾値の変動量は、読出トランジスタのサイズに関連する。読出トランジスタのサイズが増加する際に、閾値の変動量（すなわち、ノイズの量）は減少する。
【０００６】
圧縮的な非線形利得において、高い光レベルでの利得は、低い光レベルでの利得よりも小さい。当業者であれば、より高い光レベルよりは、むしろ、より低い光レベルにおいて、光子対電圧（photons-to-voltage）変換における感度をより高めることが一般的には望ましいことを理解する。その理由は、このことが、より低い光レベルでの信号対雑音比（signal-to-noise ratio）を増加させ、これにより、アクティブピクセルセンサーの使用可能なダイナミックレンジが増加するためである。
【０００７】
ＣＭＯＳアクティブピクセルセンサーの技術は、埋め込み型貯蔵装置（embedded storage）を備えてもよく、または、備えなくてもよいアクティブピクセルセンサーを含む。図１および図３は、それぞれ、埋め込み型貯蔵装置を備えない、または、備えた一般的なＣＭＯＳアクティブピクセルセンサーを示している。
【０００８】
図１のアクティブピクセルセンサー１０において、電荷を集めるために用いられるフォトダイオード１２は、アースとして示されている一定の電位に連結された陽極と、Ｎチャンネル型リセットＭＯＳトランジスタ（MOS N-channel Reset transistor）１４のソースとＮチャンネル型ソースフォロワＭＯＳトランジスタ（MOS N-channel Source-Follower transistor）１６のゲートとに連結された陰極とを有する。Ｎチャンネル型リセットＭＯＳトランジスタ１４のゲートはＲＥＳＥＴラインに連結され、かつ、Ｎチャンネル型リセットＭＯＳトランジスタ１４のドレインは基準電圧Ｖrefに連結されている。Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインは一定の電位Ｖccに連結され、かつ、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインはＮチャンネル型行選択ＭＯＳトランジスタ（MOS N-channel Row-select transistor）１８に連結されている。Ｎチャンネル型行選択ＭＯＳトランジスタ１８は、アクティブピクセルセンサー１０を、アクティブピクセルセンサーアレイの行選択ライン（row select line）２０と列出力ライン（column output line）２２とに連結させている。一般的には、電圧Ｖrefと電圧Ｖccとは同じである。アクティブピクセルセンサー１０において、該アクティブピクセルセンサー１０により感知された電荷の集積のために有効なキャパシタンスは、フォトダイオード１２のキャパシタンスと、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスとを含む。
【０００９】
一般的に実行される際のアクティブピクセルセンサー１０の動作については、当業者にはよく理解されている。図２は、アクティブピクセルセンサー１０の動作を示すタイミング図である。アクティブピクセルセンサー１０は、最初に、リセット段階中において、Ｎチャンネル型リセットＭＯＳトランジスタ１４をターンオンするＲＥＳＥＴ信号によりリセットされて、電圧Ｖrefがフォトダイオード１２の陰極上に配される。集積段階は、ＲＥＳＥＴ（リセット）信号をデアサート（de-assert）する（ハイ状態からロー状態へ移行させる）ときに始まり、この後に、光誘起（photo-generated）電子がフォトダイオード１２の陰極上に集められ、かつ、該陰極の電圧を、リセット段階中に該陰極上に配された値Ｖrevから低下させる。その後の読み出し段階中において、ＲＯＷ ＳＥＬＥＣＴ（行選択）信号が行選択ライン２０上にアサート（assert）され、これにより、Ｎチャンネル型行選択ＭＯＳトランジスタ１８がターンオンされて、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソース電圧が、感知用の列出力ライン２２上に配される。読み出し期間中において、フォトダイオード１２の陰極上に蓄積された電荷により形成されるＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート電圧は、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソースへ続いて行くことを理解すべきである。
【００１０】
図３は、埋め込み型貯蔵装置を有するＣＭＯＳアクティブピクセルセンサー３０の概略図である。図１のアクティブピクセルセンサー１０のように、図３のアクティブピクセルセンサー３０は、アースに連結された陽極と、Ｎチャンネル型リセットＭＯＳトランジスタ１４のソースに連結された陰極とを有する。Ｎチャンネル型リセットＭＯＳトランジスタ１４のゲートはＲＥＳＥＴラインに連結され、かつ、Ｎチャンネル型リセットＭＯＳトランジスタ１４のドレインは基準電圧Ｖrefに連結されている。フォトダイオード１２の陰極は、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートにも連結されている。Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインはＶccに連結され、かつ、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソースはＮチャンネル型行選択ＭＯＳトランジスタ１８に連結されている。一般的には、電圧Ｖrefと電圧Ｖccとは互いに等しい。図１のアクティブピクセルセンサー１０のように、Ｎチャンネル型行選択ＭＯＳトランジスタ１８は、アクティブピクセルセンサー１０を、アクティブピクセルセンサーアレイの行選択ライン２０と列出力ライン２２とに連結させている。図３のアクティブピクセルセンサー３０において、フォトダイオード１２の陰極は、Ｎチャンネル型転送ＭＯＳトランジスタ（MOS N-channel Transfer transistor）３２を通して、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６に連結されている。Ｎチャンネル型転送ＭＯＳトランジスタ３２のゲートはＸＦＲラインに連結され、かつ、Ｎチャンネル型転送ＭＯＳトランジスタ３２のドレインは、キャパシタ３４の第１プレートと、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートとに連結されている。
【００１１】
図３のアクティブピクセルセンサー３０において、該アクティブピクセルセンサー３０により感知された電荷の集積のために有効なキャパシタンスは、フォトダイオード１２のキャパシタンスと、貯蔵キャパシタ（storage capacitor）３４のキャパシタンスと、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスとを含む。しかしながら、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレイン電圧は高いので、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスは小さく、したがって、一般的には好ましい電荷貯蔵素子ではないことを理解すべきである。
【００１２】
図４は、アクティブピクセルセンサー３０の動作に対応するタイミング図である。アクティブピクセルセンサー３０を動作させるために、Ｎチャンネル型リセットＭＯＳトランジスタ１４は、最初に、ＲＥＳＥＴ信号によりターンオンされて、ちょうど図１のアクティブピクセルセンサーのように、電圧Ｖrefがフォトダイオード１２の陰極に配される。このときに、Ｎチャンネル型転送ＭＯＳトランジスタ３２もまた、ＸＦＲライン上にアサートされたＸＦＲ信号によりターンオンされて、電圧Ｖrefが貯蔵キャパシタ３４上に配される。次に、Ｎチャンネル型リセットＭＯＳトランジスタ１４がターンオフされる一方で、Ｎチャンネル型転送ＭＯＳトランジスタ３２は依然としてオン状態のままとなり、かつ、フォトダイオード１２に衝突する光子の集積が始まる。Ｎチャンネル型転送ＭＯＳトランジスタ３２はなおもターンオンされた状態にあるので、集積中において、貯蔵キャパシタ３４は、フォトダイオード１２のキャパシタンスに加えられる。このことは、電荷のキャパシタンスを、すなわち、貯蔵（storage）ピクセルセンサー３０の強度（ダイナミック）レンジを増加させる。集積期間とは、ＲＥＳＥＴ信号の立ち下がりエッジとＸＦＲ信号の立ち下がりエッジとの間の期間である。集積期間の終わりに、Ｎチャンネル型転送ＭＯＳトランジスタ３６はターンオフされる。動作に関するその後の読み出し段階中において、Ｎチャンネル型行選択ＭＯＳトランジスタ１８がターンオンされ、これにより、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート電圧は、そのソースへ続いて行って、列出力ライン２２上に配される。
【００１３】
アクティブピクセルセンサー１０，３０の両方において、充填率を増加させることにより、かつ、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート領域を最小にすることによりキャパシタンス用領域を縮小させることにより、フォトダイオード１２へもたらされる領域をより広くすることができ、これにより、感度が向上する。残念なことに、アクティブピクセルセンサー１０，３０内のＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスが低下すると、両方の実施形態におけるＮチャンネル型ソースフォロワＭＯＳトランジスタ１８におけるノイズが、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート領域にほぼ反比例する量だけ増加する。したがって、ノイズは、両方のＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート領域が減少する場合には増加し、これらのＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート領域が増加する場合には減少する。
【００１４】
貯蔵キャパシタ３４を別の素子として有する図３のアクティブピクセルセンサー３０の場合には、感度およびノイズの問題はより深刻なものとなる。貯蔵キャパシタ３４の存在が充填率をさらに低下させるので、感度は低下する。貯蔵キャパシタ３４の存在が、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のために有効な空間を縮小させるので、ノイズは増加する。したがって、貯蔵キャパシタ３４については、より小型である必要がある。
【００１５】
接合点のリーク電流は、多くのピクセルセンサーのノイズ効率における支配的な要因である。ピクセルセンサーのサイズを小さくする方向にスケーリングする際には、電界が、接合点のリークにおける重大な要因となる。本発明と同じ譲受人へ譲渡され、１９９８年６月１７日に出願された同時係属中特許出願第０９／０９９，１１６号（現在は、米国特許出願第６，０９７，０２２号）において、電界は、アレイ内の全てのアクティブピクセルセンサーを包括的にクロッキング（clocking）することにより低下させられており、これにより、これらのセンサーの貯蔵ノードは読み出し中にのみハイ状態になる。このことが幾つかの利点をもたらす一方で、貯蔵ピクセルセンサーの動作には、依然として改善の余地がある。
【００１６】
【発明が解決しようとする課題】
したがって、本発明の目的は、アクティブピクセルセンサーの感度を向上させることである。
【００１７】
本発明のさらなる目的は、アクティブピクセルセンサーにおけるリークと関連したノイズを減少させることである。
【００１８】
本発明のさらに他の目的は、相対的な光の強度が増加する際にアクティブピクセルセンサーにおける利得を圧縮することである。
【００１９】
【課題を解決するための手段】
本発明によれば、増加した充填率とより大きなソースフォロワトランジスタとを有するピクセルセンサーを提供することにより、アクティブピクセルセンサーの感度が増加し、かつ、ノイズが低下する。ノイズは、接合点のリーク電流の電界成分を最小にするように設計される様式でピクセルセンサーを動作させることによっても低下する。アクティブピクセルセンサーの利得は、該アクティブピクセルセンサーにおける相対的な光の強度が増加する際に圧縮的である。本発明によるアクティブピクセルセンサーアレイの動作様式において、該アレイのうちの一行におけるソースフォロワトランジスタのドレインは、該行が読み出されているときにのみハイ状態にパルス化される。
【００２０】
本発明の第１実施形態によれば、アクティブピクセルセンサーは、一定の電位のソースと基準電圧との間において、リセットトランジスタと直列に接続されたフォトダイオードを具備し、これにより、該フォトダイオードが逆バイアス（reverse bias）される。リセットトランジスタのゲートは、リセットラインに連結される。ソースフォロワトランジスタは、フォトダイオードの陰極に連結されたゲートと、ソース出力ノードと、スイッチ可能な（switchable）電位に連結されたドレインとを有する。
【００２１】
本発明の第２実施形態によれば、アクティブピクセルセンサーは、一定の電位のソースと基準電圧との間において、リセットトランジスタと直列に接続されたフォトダイオードを具備し、これにより、該フォトダイオードが逆バイアスされる。リセットトランジスタのゲートは、リセットラインに連結される。転送トランジスタは、フォトダイオードの陰極とソースフォロワトランジスタのゲートとの間に連結される。転送トランジスタのゲートは、転送ラインに連結される。ソースフォロワトランジスタは、ソース出力ノードと、スイッチ可能な電位に連結されたドレインとを有する。
【００２２】
本発明による、アクティブピクセルセンサーアレイを動作させるための方法において、アクティブピクセルセンサーのうちの一行におけるソースフォロワトランジスタのドレイン電圧は、該アクティブピクセルセンサーの集積期間中にはローレベルに保持され、かつ、その一行のための読み出し期間中には、行選択信号と同期してハイレベルにされるか、または、ハイレベルにパルス化される。本発明において好ましいように、行選択信号は、駆動された列ライン上の電圧のｄＶ／ｄｔを制限するように、かつ、これにより、ソースフォロワのドレインにおけるハイレベルの電圧降下に従属する任意のイメージを制限するように制御された立ち上がり時間を有する。
【００２３】
【発明の実施の形態】
当業者であれば、本発明に関する以下の説明は例示的なものに過ぎず、決して制限的なものではないことを理解する。本発明に関する他の実施形態についても、このような当業者にとっては容易に想到されるものである。
【００２４】
以下、図５を参照すると、本発明の第１実施形態によるアクティブピクセルセンサー５０が、行選択ラインと列出力ラインとに連結された状態で概略的に示されている。図５におけるアクティブピクセルセンサー５０は、図１のアクティブピクセルセンサー１０に類似したものであるので、２つの図において対応する素子に対しては同じ参照番号が用いられている。したがって、アクティブピクセルセンサー５０は、一定のアース電位と電圧Ｖrefとの間において、Ｎチャンネル型リセットＭＯＳトランジスタ１４と直列に接続されたフォトダイオード１２を有し、これにより、該フォトダイオード１２が逆バイアスされる。図３のアクティブピクセルセンサー５０は、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１８のドレインが一定のドレイン供給電圧（図１のＶcc）の代わりにスイッチ可能な供給電圧Ｖdに接続されているという重要な特徴において、図１のアクティブピクセルセンサー１０とは異なる。さらに、電圧Ｖrefは、従来技術に出てきた電圧よりも低い電圧であってもよい。
【００２５】
以下、図６を参照すると、本発明の第２実施形態によるアクティブピクセルセンサー６０が、行選択ラインと列出力ラインとに連結された状態で概略的に示されている。図６の実施形態は、Ｎチャンネル型転送ＭＯＳトランジスタ３２がフォトダイオード１２の陰極とＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートとの間に連結されていることを除いては、図５の実施形態と非常に類似している。Ｎチャンネル型転送ＭＯＳトランジスタ３２のゲートは、ＸＦＲ信号ラインに連結されている。
【００２６】
本発明のピクセルセンサー５０，６０は、該ピクセルセンサー５０，６０が一般に遭遇するアレイ環境において、改善された性能をもたらす。本発明に関するこの特徴については、図５のアクティブピクセルセンサーを複数行含むアレイの一部のブロック図である図７と、ピクセルセンサー５０のアレイの動作を示すタイミング図である図８とを参照して、最も容易に理解することができる。
【００２７】
図７のアレイ部は、単なる例示目的のために、２×２部分として示されている。当業者であれば、本発明に関する実際の実施形態のためのアレイサイズは自由裁量的なものであることを認識する。アレイ部は、図５のアクティブピクセルセンサー５０または図６のアクティブピクセルセンサー６０のいずれかを用いることができる。アレイ部の第１行は、アクティブピクセルセンサー５０／６０−１，５０／６０−２を有する。アレイ部の第２行は、アクティブピクセルセンサー５０／６０−３，５０／６０−４を有する。アレイ部の第１列は、アクティブピクセルセンサー５０／６０−１，５０／６０−３を有する。アレイ部の第２列は、アクティブピクセルセンサー５０／６０−２，５０／６０−４を有する。
【００２８】
図７から分かるように、共通のＶrefライン６２が、アレイ内の全てのアクティブピクセルセンサーのために用いられる。さらに、共通のＲＥＳＥＴライン６４が、アレイ内の全てのアクティブピクセルセンサーのために用いられる。さらに、共通のＸＦＲライン６６が、アレイ内の全てのアクティブピクセルセンサーのために用いられる。第１の行選択ライン２０−１は、アレイの第１行における全てのアクティブピクセルセンサーを駆動させる。第２の行選択ライン２０−２は、アレイの第２行における全てのアクティブピクセルセンサーを駆動させる。アレイの第１列における全てのアクティブピクセルセンサーの出力は、第１の列出力ライン２２−１上に駆動される。アレイの第２列における全てのアクティブピクセルセンサーの出力は、第２の列出力ライン２２−２上に駆動される。第１Ｖdライン６８−１は、アレイの第１行における全てのアクティブピクセルセンサーを駆動させる。別の第２Ｖd選択ライン６８−２は、アレイの第２行における全てのアクティブピクセルセンサーを駆動させる。アレイ部が図６のアクティブピクセルセンサー６０を有する場合には、さらなる包括的なＸＦＲ信号ラインが、アレイ内の全てのアクティブピクセルセンサーに連結される。
【００２９】
制御回路７０は、アレイの動作を制御するために用いられる全ての信号を生成するために用いられる。当業者には容易に理解されるように、制御回路７０は、図８に示される全ての信号を生成するために、クロックや、タイマーや、パルス生成器や、行デコーダや、他の従来的な論理回路のような、よく知られた機能ブロックを有している。この回路は、アレイのサイズに応じて異なる。この回路に関する特定の構成については、全体として、本発明の一部としては考慮せず、かつ、本発明の特定の実施形態とともに用いるための特定の回路の構成は、当業者にとっては些細なタスクである。
【００３０】
図８は、図５または図６の両方に示される形式のアクティブピクセルセンサーからなるアレイ７０の動作を示すタイミング図である。アクティブピクセルセンサー５０の動作において、最初に、リセット期間中において、ＲＥＳＥＴ信号がハイレベルにアサートされて、アレイ６０内の全てのＮチャンネル型リセットＭＯＳトランジスタ１４（図５）がターンオンされ、これにより、アレイ内の全てのフォトダイオード１２（図５）の陰極がＶrefに設定される。ＲＥＳＥＴ信号がデアサートされると、光電荷（photocharge）の集積が始まり、この場合に、光誘起電子がアレイ内の全てのフォトダイオードの陰極上に集められる。光電荷の集積は、アレイ内のフォトダイオードの陰極上における電圧を、アレイ内の各々のピクセル位置における光レベルに応じた割合で、Ｖref値から低下させる。アクティブピクセルセンサー６０の動作は、アクティブピクセルセンサー５０の動作と同じであるが、包括的なＸＦＲラインをＲＥＳＥＴ信号がアサートされる前にアサートし、かつ、光集積（photointegration）期間の終わりにデアサートする、という特徴をさらに備えている。
【００３１】
図８に示されるように、集積期間の終わりに、ただし、読み出しの前に、ＲＥＳＥＴ信号は、包括的なＸＦＲラインがデアサートされた後に再びハイ状態にアサートされる。読み出し中に、ＲＯＷ ＳＥＬＥＣＴ信号は、一度に１つずつ、各々の行選択ライン上にアサートされ、該行における全てのＮチャンネル型選択ＭＯＳトランジスタがターンオンされ、各々のＮチャンネル型ソースフォロワＭＯＳトランジスタのソース電圧が、感知用の列出力ライン２２−１，２２−２上に配される。図７の考察から、各々の行が読み出される際に、該行のためのＶdラインが最初にハイ状態にパルス化され、これに続いて、該行のための行選択ラインがアサートされることが分かる。次に、行選択ラインがデアサートされ、これに続いて、Ｖdライン上のＶdパルスが終わる。関連したフォトダイオードの陰極上に蓄積された電荷から結果的に生じた各々のＮチャンネル型ソースフォロワＭＯＳトランジスタのゲート電圧は、読み出し期間中に、これらのトランジスタのソース電圧へ続いて行くことが、当業者により理解される。
【００３２】
本発明の一特徴によれば、行選択信号の立ち上がり時間を制御することが好ましい。このことは、列ラインへ流れ込む電流の量を制御し、かつ、アレイから読み出されているイメージ内にラインストライプ（line stripe）アーティファクトが引き起こされることを防ぐ。以下、図９を参照すると、この概略図は、Ｖdおよび行選択信号をアレイのうちの一行にもたらすための例示的なデコーダ回路を示しており、かつ、本発明によるピクセルセンサーアレイ内の行選択ラインの立ち上がり時間を制御するために用いることができる回路の一例を含んでいる。
【００３３】
図９の回路を駆動させるために、３つの制御信号が用いられる。第１信号、すなわち、行デコーダライン７２上の行デコーダ出力信号は、読み出しのための個々の行を選択するためにアレイ内で用いられる行デコーダ回路からの出力である。ＳＦＤイネーブルライン７４上の第２信号は、ＡＮＤゲート７６においてライン７２上の行デコーダ出力信号とＡＮＤ演算されるイネーブル信号をもたらし、図８のタイミング図による信号Ｖd−１，Ｖd−２のうちの１つを出力ライン７８上に生成する。行イネーブルライン７８上の第３信号は、ＮＡＮＤゲート８２において、ライン７２上の行デコーダ出力信号とＡＮＤ演算される。ＮＡＮＤゲート８２の出力は、電流欠乏（current-starved）インバータ８４を駆動させるために用いられる。電流欠乏インバータ８４は、Ｐチャンネル型ＭＯＳトランジスタ８６とＮチャンネル型ＭＯＳトランジスタ８８とから形成されている。インバータ８４は、バイアスソース電圧Ｖpbiasにゲートを連結させているＰチャンネル型バイアスＭＯＳトランジスタ（P-Channel MOS bias transistor）９０を通して、Ｐチャンネル型ＭＯＳトランジスタ８６のためのソース電圧をもたらすことにより電流欠乏状態となっている。電流欠乏インバータ８４の出力は、図８のタイミング図による信号ＲＯＷ ＳＥＬＥＣＴ−１，ＲＯＷ ＳＥＬＥＣＴ−２のうちの１つを生成する。Ｐチャンネル型ＭＯＳトランジスタ８４がターンオンされると、インバータは、Ｉpbiasに等しい定電流を送出する。この定電流は、ＲＯＷ ＳＥＬＥＣＴライン９２のキャパシタンスを充電する際に、直線ランプ（linear ramp）電圧出力をもたらす。
【００３４】
アレイ内の各々の行のためのＡＮＤゲート７６のＶd出力は、個々の列ラインのキャパシタンスの合計に等しい総計キャパシタンスを充電する必要がある。極値な場合において、行内の全てのピクセルセンサーが高い光レベルにさらされた場合には、各々の列を低い電圧まで充電する必要があるが、行内の全てのピクセルセンサーが低い光レベルにさらされた場合には、各々の列をより高い電圧まで充電する必要がある。低い光レベルにさらされた場合には、Ｖdライン上に引き出される総計電流は高くなる。実際の集積回路アレイにおいては、Ｖd電圧を搬送する金属ラインは一般的には１，０００Ωの抵抗を有しており、かつ、ＡＮＤゲート７６の出力インピーダンスはさらにいっそう高い可能性があるので、このことは、アレイが駆動させるべき２，０００の列ラインを安易に有する可能性があることを特に考慮した場合に、Ｖdラインの電圧がソースフォロワのドレインにおいて垂下する潜在的な原因となる可能性があり、かつ、出力信号レベルエラーの潜在的な原因となる可能性がある。本発明の特徴によれば、総計電流は、列ラインに連結された読み出しトランジスタをターンオンする信号の立ち上がり時間を制御することにより制限される。
【００３５】
駆動される列ラインの総計キャパシタンスは、
【数１】
0004842487.tif 000002
であり、かつ、総計電流Ｉtotは、
【数２】
0004842487.tif 000003
となるか、または、充電中においてＶcolはＶrowに続き、かつ、行選択ラインのキャパシタンスＣrowは列ラインのキャパシタンスＣcolにほぼに等しいので、
【数３】
0004842487.tif 000004
となる。これは、
【数４】
0004842487.tif 000005
と等価である。２，０００行（Ｎ＝２，０００）を有するアレイにおいて、行駆動電流Ｉpbiasは、Ｉtot（無視できる電圧降下に対応するＶＳＥＤ駆動電流）よりも２，０００倍小さくなる。
【００３６】
本明細書において示してきたように、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインは、集積期間中において第１電圧レベル（ほぼアースであることが好ましい）に設定され、次に、読み出し期間中において第２電圧レベル（Ｖrefよりも大きいことが好ましい）に設定される。これらのバイアシング状態の下で、アクティブピクセルセンサー５０内のＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートは、電荷集積期間中においては大きな非線形キャパシタとして動作し、かつ、読み出し期間中においては小さくかつほぼ線形のキャパシタとして動作する。
【００３７】
Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソースがほぼアースに設定されると、該Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６がターンオンされる。これらの装置がターンオンされると、これらの装置のゲートは、大きなキャパシタンスをもたらす。集積中に、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６内においてオン状態になっている大きなゲートキャパシタンスは、フォトダイオード１２のキャパシタンスと並列に接続され、これにより、該フォトダイオード１２のキャパシタンスに加えられる。この増加したキャパシタンスは、集積期間中における電荷対電圧利得を減少させる。
【００３８】
しかしながら、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインが読み出し期間中にハイ状態にされると、可変供給電圧Ｖdの変化は、当業者にはよく知られている“ブートストラップ（bootstrap）”容量結合（capacitive coupling）効果によって、ゲート電圧を押し上げ、かつ、前述の集積期間中に実現された電荷対電圧利得の減少は、一般的には、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインがハイ状態にされた場合にブートストラップのダイナミクスから生じる読み出し利得の増加により補償される。このブートストラップ効果は、出力信号電圧の広範なオペレーティングレンジをもたらす。したがって、本発明によるバイアシングの概要は、アクティブピクセルセンサーの感度を増加させる。
【００３９】
Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートは読み出し中にさらに高いレベルまで押し上げられるので、従来技術において利用される電圧よりも低い電圧Ｖrefが好ましい。この結果、ＲＥＳＥＴ信号ライン上における論理ハイ状態の電圧レベルについても、本発明によるアクティブピクセルセンサーを用いた場合に、低下させることができる。
【００４０】
従来技術とは対照的に、図３に示される貯蔵キャパシタ３４を図６に示されるアクティブピクセルセンサー６０から除去したので、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６内においてオン状態となっている大きなゲートキャパシタンスに起因して、生成される光電荷を損失することなく、フォトダイオード３２の領域を拡大することにより、アクティブピクセルセンサー６０の感度を増加させることができる。
【００４１】
Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のドレインに対する可変供給電圧Ｖdを上昇させ、かつ、これらのトランジスタ１６のソースをより高い状態に安定させることは、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスが高いキャパシタンスから低いキャパシタンスへ変化する原因となるので、これに対応して、アクティブピクセルセンサー５０，６０内における電荷値および電圧値を再分配することになることが理解される。
【００４２】
図５のアクティブピクセルセンサー５０の読み出し期間中において、もはや、光誘起電荷をＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート上に保持することができないので、光誘起電荷は、代わりにフォトダイオード１２のキャパシタンス上に保持される。正味のキャパシタンスはより低いので、電荷対電圧利得はより高くなる。ブートストラップ作用については、キャパシタンスを低下させてフォトダイオード１２上にもっと高い電圧信号を得て、次に、この信号を、ソースフォロワとして動作するＮチャンネル型ソースフォロワＭＯＳトランジスタ１６の利得にしたがって読み出す際に見ることができる。
【００４３】
図６のアクティブピクセルセンサー６０の読み出し期間中に、ブートストラップ作用の効果は、有益かつ驚異的なものである。集積期間中に電荷を蓄積した後に、Ｎチャンネル型転送ＭＯＳトランジスタ３２は、ＸＦＲライン上の制御信号によりターンオフされる。Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスが読み出し中に小さくなると、光誘起電荷を再分配できる領域は小さくなる。すなわち、Ｎチャンネル型転送ＭＯＳトランジスタ３２のドレイン端末とＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート端末とを有する回路ノードと関連した浮遊容量（stray capacitance）は、フォトダイオード１２のキャパシタンスと比較して非常に小さい。この著しく低下したキャパシタンスは、電荷対電圧利得の増加につながる。
【００４４】
図６の実施形態において、達成可能な電荷対電圧利得に対する制限は、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート電圧と、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６を閾値に配するために必要とされるＮチャンネル型ソースフォロワＭＯＳトランジスタ１６のバックゲート電圧または基板電圧との線形結合により決定される。結果的に生じる変換は、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートにおける貯蔵ノード上で捕捉された電荷信号の線形関数にほぼ近いものである。
【００４５】
列出力ライン、および、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソースが安定している場合に、Ｎチャンネル型読み出しＭＯＳトランジスタ１８がほぼ閾値となることを理解すべきである。人体効果（body effect）κを考慮に入れたソース電圧は、以下の関係により表現される：
【数５】
0004842487.tif 000006
したがって、２つの未知数、すなわち、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のソース電圧およびゲート電圧は、線形的に関連づけられている。
【００４６】
さらなる制約をもたらす、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートにおける電荷保存の式は、以下の通りである：
【数６】
0004842487.tif 000007
この式において、キャパシタンスが線形であると仮定すると、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６，４０のドレインがハイ状態にされる際に、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートキャパシタンスは、主としてソースに連結され、これにより、ゲート対ソース（gate to source）キャパシタンスＣＧＳがゲート対ドレイン（gate to drain）キャパシタンスＣＧＤを支配する。浮遊貯蔵ノード（stray storage node）キャパシタンスは、ＣＳにより表される。このキャパシタンスは適切なものであるが、アクティブピクセルセンサー６０においては小さい可能性がある。
【００４７】
ＶＤをハイ状態にする前のゲート電圧ＶＧＯと、最終的なゲート電圧ＶＧとを、ＶＧ＝ＶＧＯ＋ΔＶＧとなるように定義し、かつ、ＶＤ，ＶＳを、最初に、ＶＳ＝ΔＶＳ，ＶＤ＝ΔＶＤとなるようにアースすると仮定すると、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のブートストラップされたゲート電圧については、以下のように表現することができる：
【数７】
0004842487.tif 000008
【００４８】
この結果、列出力電圧については、以下のようなソース電圧として表現することができる：
【数８】
0004842487.tif 000009
このことは、読み出し中における、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートに貯蔵された信号から列出力への利得が、以下の関係により表現されることを意味している：
【数９】
0004842487.tif 000010
ここで、小さな値ＣＧＤ、ＣＳに関しては、近似が適用されている。
【００４９】
列出力ライン上において捕捉された電荷を最終的な電圧へ線形変換することは、２つの有益な結果を有する。第一に、このことは、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲートにおける大きなキャパシタンス値が、全体的な利得に対して有害というよりはむしろ有益な効果を有することを意味する。その理由は、Ｎチャンネル型転送ＭＯＳトランジスタ３２側のキャパシタンスがより大きいことが、フォトダイオード１２自体の充電に浪費されるのとは対照的に、より大きな割合の光電荷が捕捉されることを意味するためである。全体的な利得は、一般的には、さらなる容量ローディングを伴わない場合のフォトダイオード１２の利得さえも上回る。したがって、ノイズを低下させるためにＮチャンネル型ソースフォロワＭＯＳトランジスタ４０のサイズを増加させることは、実質的に、利得を低下させることにはならない。
【００５０】
第二に、捕捉された電荷から出力電圧への線形変換は、以下のような有益な圧縮的非線形性につながり得る。光電荷が蓄積される際に、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート電圧は、閾値電圧以下に降下する地点まで降下し、この地点において、ゲートキャパシタンスは、ハイ状態からロー状態へ変化する。さらに、光電荷は、主として、フォトダイオード１２のキャパシタンス上のみに蓄積されるので、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ１６のゲート電圧は、より急速に降下する。集積中におけるこの電荷対電圧ブレイクポイント（break-point）の非線形性は、圧縮的ではなく拡張的であるが、それにも拘わらず、驚異的に、全体的な利得における圧縮的ブレイクポイントの非線形性につながる。Ｎチャンネル型転送ＭＯＳトランジスタ３２がターンオフされると、高い光レベルにおいてＮチャンネル型転送ＭＯＳトランジスタ３２の貯蔵側に貯蔵された電荷の比率は低下する。その理由は、より多くの電荷が、代わりにフォトダイオード１２上に保持されるためである。したがって、集積されたイメージ信号電圧は、集積中には拡張的に（expansively）応答し、さらに、貯蔵された電荷の線形的読み出しは、圧縮的に（compressively）応答する。
【００５１】
以下、図１０、図１１、および、図１２へ移ると、様々な光の強度に関して、集積期間および読み出し期間中において、Ｎチャンネル型ソースフォロワＭＯＳトランジスタ上に見られる電圧の例が示されている。図１０、図１１、および、図１２において、これらの電圧は、光がより暗い状態からより明るい状態へ変化する際に、増加する強度状態に対応している。
【００５２】
図１０、図１１、および、図１２に示されるように、集積期間中において、ソースフォロワトランジスタのドレイン電圧およびソース電圧の両方は、アースされており、かつ、慣例により、基板またはバックゲートの電位についても、アースであるものとする。図１０、図１１、および、図１２において、集積期間の終わりにおけるソースフォロワトランジスタのゲート電圧は、それぞれ、１．５ボルト、０．６ボルト、および、０．２ボルトである。この例においては、フォトダイオードが最初に設定されるＶrefが１．５ボルトであるので、図１０のソースフォロワトランジスタのゲートにおける１．５ボルトは、図１１のソースフォロワトランジスタのゲートにおける０．６ボルトよりも暗い状態に対応し、かつ、図１２のソースフォロワトランジスタのゲートにおける０．２ボルトは、図１１のソースフォロワトランジスタのゲートにおける０．６ボルトよりも明るい状態に対応する。
【００５３】
図１０、図１１、および、図１２に示される読み出し期間中において、ソースフォロワトランジスタのドレイン電圧は、２ボルトだけ上げられている。この結果、３つの例の各々において、ソースフォロワトランジスタのゲート電圧が増加していることが認められる。図１０において、集積期間の終わりにおけるゲート電圧と、読み出し期間中におけるゲート電圧との比較は、ゲート電圧が約１．５Ｖから約３．１５Ｖへ変化したことを表している。図１１において、集積期間の終わりにおけるゲート電圧と、読み出し期間中におけるゲート電圧との比較は、ゲート電圧が約０．６Ｖから約０．９Ｖへ変化したことを表している。図１２において、集積期間の終わりにおけるゲート電圧と、読み出し期間中におけるゲート電圧との比較は、ゲート電圧が約０．２Ｖから約０．６Ｖへ変化したことを表している。これらの例のゲートにおける増加は、ソースフォロワトランジスタのドレインとゲートとの間における容量結合に起因して発生するブートストラップ増幅の結果である。この増加は、概略的には、ゲート−ドレインのオーバーラップ容量（overlap capacitance）が著しいものでなければ、ソースフォロワトランジスタのソースの増加量よりも少ない量である。
【００５４】
図１０、図１１、および、図１２に示される例において、前述したκ（カッパ）値は２／３であり、かつ、ＶThは０．６ボルトである。前述の説明によれば、出力ソース電圧は、バルク対ソース（bulk to source）電圧ＶＢＳの１／３に加えられたゲート対ソース（gate to source）電圧ＶＧＳの２／３が、約．４ボルトに等しくなるように安定する。このことにより、図１０、図１１、および、図１２において、読み出し期間中に、それぞれ、１．７ボルト、０．２ボルト、および、ほぼ０ボルトのソース電圧がもたらされる。
【００５５】
図１３には、図１０、図１１、および、図１２において、集積期間中および読み出し期間中の両方におけるゲートと、読み出し期間中におけるソースに関して、様々な光の状態に関して示された電圧が、グラフによって示されている。図１３から、当業者であれば、本発明によって、光の相対的強度が増加する際に利得が圧縮されることを容易に理解する。このことについては、読み出し中におけるゲート電圧グラフＶgから、該グラフ内の領域Ａと領域Ｂとを比較することにより認められる。グラフＶgの領域Ｂの傾斜の絶対値が領域Ａの傾斜の絶対値よりも小さくなるように、領域Ａは第１の傾斜を有し、かつ、領域Ｂは第２の傾斜を有している。相対的な光の強度が増加する際の、グラフＶgの傾斜におけるこの変化は、利得の圧縮に対応している。
【００５６】
トランジスタ１６（図６）のゲートキャパシタンスに貯蔵された信号を潜在的に劣化させ得る電荷のリークは、転送トランジスタ３２のドレインにおける接合点のリークにより支配される。このリークは電圧の非常に拡張的な関数である傾向があるので、この電圧を可能な限り長時間ロー状態に保持することが好都合である。したがって、本発明は、ただ１つの行が所定時刻に読み出されることを除いては、ブートストラップにより電圧の上昇を回避する。
【００５７】
本発明の実施形態および応用性について示しかつ説明してきたが、その一方で、前述したよりもさらに多くの修正形態が本明細書における本発明の概念から逸脱することなく可能であることが当業者には明白である。したがって、本発明は、添付された請求項の真意以外には制約されるべきではない。
【図面の簡単な説明】
【図１】  第１の公知のアクティブピクセルセンサーの簡略化された概略図である。
【図２】  図１に示されたアクティブピクセルセンサーの動作を示すタイミング図である。
【図３】  第２の公知のアクティブピクセルセンサーの簡略化された概略図である。
【図４】  図３に示されたアクティブピクセルセンサーの動作を示すタイミング図である。
【図５】  本発明による、アクティブピクセルセンサーの第１実施形態の簡略化された概略図である。
【図６】  本発明による、アクティブピクセルセンサーの第２実施形態の簡略化された概略図である。
【図７】  図５または図６のいずれかにおける、複数行のアクティブピクセルセンサーを含むアレイの一部のブロック図である。
【図８】  図５または図６のいずれかに示されたアクティブピクセルセンサーアレイの動作を示すタイミング図である。
【図９】  本発明による、ピクセルセンサーアレイ内の行選択ラインの立ち上がり時間を制御するために用いることができる回路の一例の概略図である。
【図１０】  本発明による第１の例での集積および読み出し中における、ソースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲート電圧を示す概略図である。
【図１１】  本発明による第２の例での集積および読み出し中における、ソースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲート電圧を示す概略図である。
【図１２】  本発明による第３の例での集積および読み出し中における、ソースフォロワトランジスタ内のゲート、ドレイン、ソース、および、バックゲート電圧を示す概略図である。
【図１３】  本発明による、相対的な光強度が増加する際のアクティブピクセルセンサーの利得の圧縮を示すグラフである。
【符号の説明】
１２  フォトダイオード
１４  Ｎチャンネル型リセットＭＯＳトランジスタ
１６  Ｎチャンネル型ソースフォロワＭＯＳトランジスタ
１８  Ｎチャンネル型行選択ＭＯＳトランジスタ
２０  行選択ライン
２２  列出力ライン
３２  Ｎチャンネル型転送ＭＯＳトランジスタ
５０，６０  アクティブピクセルセンサー
６２  Ｖrefライン
６６  ＸＦＲライン
６８  Ｖd選択ライン
７０  制御回路
７２  行デコーダライン
７４  ＳＦＤイネーブルライン
７６  ＡＮＤゲート
７８  出力ライン
８０  行イネーブルライン
８２  ＮＡＮＤゲート
８４  電流欠乏インバータ
８６  Ｐチャンネル型ＭＯＳトランジスタ
８８  Ｎチャンネル型ＭＯＳトランジスタ
９０  Ｐチャンネル型バイアスＭＯＳトランジスタ
９２  ＲＯＷ ＳＥＬＥＣＴライン
【図１】
0004842487.tif 000011
【図２】
0004842487.tif 000012
【図３】
0004842487.tif 000013
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004842487.tif 000019
【図１０】
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【図１１】
0004842487.tif 000021
【図１２】
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【図１３】
0004842487.tif 000023