(57)【特許請求の範囲】
【請求項１】
基板上に形成された、不純物が添加されていない半導体からなるバッファー層と、
前記バッファー層上に形成された、キャリアと導電型が同一である第１導電型不純物を含有する半導体からなる第１キャリア供給層と、
前記第１キャリア供給層上に形成された、前記第１キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、不純物が添加されていない半導体からなるキャリア走行層と、
前記キャリア走行層上に形成された、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有する半導体からなる、前記第１導電型不純物を含有する第２キャリア供給層と、
前記第２キャリア供給層上に形成された、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第１高抵抗層と、
前記第１高抵抗層上に形成された、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有する半導体からなる障壁層と、
前記障壁層上に間隔をあけて形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記障壁層上に、前記ソース電極および前記ドレイン電極と離れて形成されたゲート電極と、
少なくとも前記ゲート電極下部を含む前記障壁層の一部に形成された、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有する第１低抵抗領域と、
前記第１低抵抗領域の下部の前記第１高抵抗層に形成された、前記第２導電型不純物の含有量が前記第１低抵抗領域よりも少なく、前記第１低抵抗領域よりも高抵抗の第２低抵抗領域とを有し、
前記第１低抵抗領域および前記第２低抵抗領域は、前記第２導電型不純物の気相拡散により形成され、前記ゲート電極と前記第１低抵抗領域とはオーミック接合している、
半導体装置。
【請求項２】
前記第１キャリア供給層と前記キャリア走行層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第２高抵抗層が形成されている、
請求項１記載の半導体装置。
【請求項３】
前記キャリア走行層と前記第２キャリア供給層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第３高抵抗層が形成されている、
請求項２記載の半導体装置。
【請求項４】
前記バッファー層と前記第１キャリア供給層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第４高抵抗層が形成されている、
請求項３記載の半導体装置。
【請求項５】
前記キャリアは電子である、
請求項１記載の半導体装置。
【請求項６】
前記基板はＩＩＩ−Ｖ族化合物半導体からなる、
請求項１記載の半導体装置。
【請求項７】
前記ＩＩＩ−Ｖ族化合物半導体はＧａＡｓである、
請求項６記載の半導体装置。
【請求項８】
前記第１キャリア供給層、前記キャリア走行層、前記第２キャリア供給層および前記障壁層は、ＩＩＩ−Ｖ族化合物半導体からなる、
請求項７記載の半導体装置。
【請求項９】
前記第１および第２キャリア供給層は、前記第１導電型不純物としてシリコンを含有する、
請求項８記載の半導体装置。
【請求項１０】
前記第１および第２低抵抗領域は、前記第２導電型不純物として亜鉛を含有する、
請求項８記載の半導体装置。
【請求項１１】
前記ソース電極および前記ドレイン電極は、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、前記第１導電型不純物を含有するキャップ層をそれぞれ介して、前記障壁層上に形成されている、
請求項１記載の半導体装置。
【請求項１２】
基板上に不純物が添加されていない半導体からなるバッファー層を形成する工程と、
前記バッファー層上に、キャリアと導電型が同一である第１導電型不純物を含有する半導体からなる第１キャリア供給層を形成する工程と、
前記第１キャリア供給層上に、前記第１キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、不純物が添加されていない半導体からなるキャリア走行層を形成する工程と、
前記キャリア走行層上に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有する半導体からなり、前記第１導電型不純物を含有する第２キャリア供給層を形成する工程と、
前記第２キャリア供給層上に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第１高抵抗層を形成する工程と、
前記第１高抵抗層上に、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有する半導体からなる障壁層を形成する工程と、
前記障壁層の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を導入し、第１低抵抗領域を形成する工程と、
前記第１低抵抗領域の下部の前記第１高抵抗層に、前記第２導電型不純物の含有量が前記第１低抵抗領域よりも少なく、前記第１低抵抗領域よりも高抵抗の第２低抵抗領域を形成する工程と、
前記障壁層上にソース電極およびドレイン電極を、前記第１低抵抗領域に対して互いに対向するように形成する工程と、
前記第１低抵抗領域上に、前記ソース電極および前記ドレイン電極と離れたゲート電極を形成する工程とを有し、
前記第１キャリア供給層および第２キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、
前記第１低抵抗領域および前記第２低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同一工程で形成される、
半導体装置の製造方法。
【請求項１３】
前記キャリア走行層および前記障壁層を形成する工程は、各層を構成する半導体層をそれぞれエピタキシャル成長させる工程である、
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１高抵抗層はアルミニウムガリウムヒ素（ＡｌＧａＡｓ）、前記障壁層はガリウムヒ素（ＧａＡｓ）であり、前記第２導電型不純物を気相拡散するときに、アルシン（ＡｓＨ３）を含むガスをさらに供給する、
請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、マイクロ波通信装置等に適用されるヘテロ接合型電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話等の移動体通信システムにおいて端末の小型化および低消費電力化が強く求められている。したがって、そのような端末に使用されるトランジスタ等のデバイスについて、小型化および低消費電力化が進められている。例えば、現在の移動体通信の中心となっているデジタルセルラーに用いられているパワーアンプ用ＩＣについては、単一正電源での動作や、より低電圧での駆動、また、高効率の動作が可能であるデバイスが要求される。
【０００３】
上記のパワーアンプ用として実用化されているデバイスの一つに、ヘテロ接合型電界効果トランジスタ（ＨＦＥＴ；Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。現在量産されているＨＦＥＴは電子をキャリアとしたものであり、高電子移動度トランジスタ（ＨＥＭＴ；Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）と称されることも多い。ＨＦＥＴにおいては、電子走行層と電子供給層との層間に形成されるヘテロ接合を利用して電流変調が行われる。
【０００４】
ＨＦＥＴは、従来の接合型電界効果トランジスタ（ＪＦＥＴ；Ｊｕｎｃｔｉｏｎ  ＦＥＴ）やショットキー接合型電界効果トランジスタ（ＭＥＳＦＥＴ；ＭＥｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）といったデバイスとは異なるチャネル構造をもつ。ＨＦＥＴにおいては、ゲート電極に正電圧を印加することによりチャネル層３４にキャリアが蓄積される。したがってＨＦＥＴは、原理的にＪＦＥＴやＭＥＳＦＥＴ等の他のデバイスに比較して、ゲート・ソース間容量Ｃgsおよび相互コンダクタンスＧm のゲート電圧Ｖg に対する線型性が優れるという特徴をもつ。このＨＦＥＴの特徴は、パワーアンプを高効率化させる上で有利である。
【０００５】
図３はＨＦＥＴの一構成例を示す断面図である。図３に示すＨＦＥＴにおいては、半絶縁性のＧａＡｓ基板３１上に、半絶縁性ＧａＡｓ単結晶からなるバッファー層３２を介して、第１の障壁層３３、チャネル層３４および第２の障壁層３５が順次積層されている。
第１の障壁層３３は例えばＡｌＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体からなり、ｎ型不純物を含有するキャリア供給領域３３ａが高抵抗層３３ｂ、３３ｂ’に挟まれた構造となっている。チャネル層３４の材料としては、第１の障壁層３３および第２の障壁層３５よりも狭いバンドギャップを有する半導体、例えばＩｎＧａＡｓが用いられる。第２の障壁層３５は例えばＡｌＧａＡｓ等の化合物半導体からなり、ｎ型不純物を含有するキャリア供給領域３５ａが高抵抗層３５ｂ、３５ｂ’に挟まれた構造となっている。
【０００６】
第２の障壁層３５の上にはキャップ層３６が形成され、キャップ層３６は例えばシリコン窒化膜からなる絶縁膜３７により被覆されている。絶縁膜３７に設けられた接続孔に、ソース電極３８およびドレイン電極３９が形成されている。また、第２の障壁層３５上にはゲート電極４０が形成されており、ゲート電極４０に電圧を印加するとソース電極３８とドレイン領域３９との間を流れる電流が変調される。
一般にＨＦＥＴにおいては、図３に示すように、第２障壁層３５の厚さをゲート４０近傍で薄くしたリセス構造が採用されることが多い。リセス構造とした場合、ゲート電極４０直下のチャネル層３４のキャリアが空乏化しやすくなる。
【０００７】
さらに最近では、図４に示すような構造のＨＦＥＴも提案されている。図４のＨＦＥＴには、ゲート電極４０の下部に図３に示すようなリセスがなく、ｐ型不純物を含有するｐ型低抵抗領域４１が形成されている。ｐ型低抵抗領域４１はゲート電極４０に接し、かつ、第２の障壁層３５に埋め込まれて形成されている。
それ以外の部分は、図３のＨＦＥＴの構造と共通する。
ｐ型低抵抗領域４１は第２の障壁層３５の一部、具体的には高抵抗層３５ｂ’にｐ型不純物、例えばＺｎを高濃度（例えば１×１０19ａｔｏｍｓ／ｃｍ3 ）で拡散させることにより形成される。
【０００８】
図４に示す構造の場合、ゲート電極４０の下部にｐｎ接合が形成されることになる。したがって、図３に示すようなゲート電極部にショットキー接合が形成される場合に比較してビルトイン電圧が大きくなり、ゲート電極に大きな正電圧を印加することが可能となる。これにより、単一の正電源動作が可能となり、負電源回路が不要となる。また、図４に示す構造の場合、ゲート電圧Ｖg に対する相互コンダクタンスＧm およびゲート・ソース間容量Ｃgsの線型性が優れるというＨＦＥＴの特徴はそのまま生かされる。
【０００９】
【発明が解決しようとする課題】
図３に示すような従来のＨＦＥＴの場合、ゲート電極４０直下の第２の障壁層３５にエッチングが行われ、エッチングで形成されるリセスの深さによってトランジスタのしきい値電圧が調整される。しかしながら、一般にリセスを形成するエッチングにおいてエッチング量を高精度に制御することは困難であり、エッチング量がウェハ面内でばらつきやすい。その結果、しきい値電圧がばらつきやすくなる。
【００１０】
また、図４に示すような従来のＨＦＥＴにおいては、ゲート電極４０と、第２の障壁層３５に埋め込まれて形成されたｐ型低抵抗領域４１とが接合する。通常、ゲート電極材としては接合面から順にＴｉ／Ｐｔ／Ａｕが積層された多層構造の金属が用いられることが多く、ゲート電極と接合する化合物半導体が例えばｐ型のＧａＡｓの場合には、比較的良好なオーミック接合が得られる。
【００１１】
しかしながら一般に、例えばＡｌＧａＡｓ等、ＧａＡｓに比較してバンドギャップの大きい半導体の場合には、ｐ型不純物を高濃度に含有させにくく、上記の通常のゲート電極材との間で良好なオーミック接合を得るのが難しくなる。その結果、ゲート電極とゲート電極下部の半導体との間のコンタクト抵抗が増大し、高周波特性を低下させる要因となる。
【００１２】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、単一正電源で動作し、高効率化による消費電力の低減が可能であり、かつ、ゲートコンタクトの低抵抗化により高周波特性が向上された半導体装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、基板上に形成された、不純物が添加されていない半導体からなるバッファー層と、前記バッファー層上に形成された、キャリアと導電型が同一である第１導電型不純物を含有する半導体からなる第１キャリア供給層と、前記第１キャリア供給層上に形成された、前記第１キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、不純物が添加されていない半導体からなるキャリア走行層と、前記キャリア走行層上に形成された、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有する半導体からなる、前記第１導電型不純物を含有する第２キャリア供給層と、前記第２キャリア供給層上に形成された、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第１高抵抗層と、前記第１高抵抗層上に形成された、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有する半導体からなる障壁層と、前記障壁層上に間隔をあけて形成されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記障壁層上に、前記ソース電極および前記ドレイン電極と離れて形成されたゲート電極と、少なくとも前記ゲート電極下部を含む前記障壁層の一部に形成された、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有する第１低抵抗領域と、前記第１低抵抗領域の下部の前記第１高抵抗層に形成された、前記第２導電型不純物の含有量が前記第１低抵抗領域よりも少なく、前記第１低抵抗領域よりも高抵抗の第２低抵抗領域とを有し、前記第１低抵抗領域および前記第２低抵抗領域は、前記第２導電型不純物の気相拡散により形成され、前記ゲート電極と前記第１低抵抗領域とはオーミック接合していることを特徴とする。
【００１８】
本発明の半導体装置は、好適には、前記第１キャリア供給層と前記キャリア走行層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第２高抵抗層が形成されていることを特徴とする。
本発明の半導体装置は、好適には、前記キャリア走行層と前記第２キャリア供給層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第３高抵抗層が形成されていることを特徴とする。
【００１９】
本発明の半導体装置は、好適には、前記バッファー層と前記第１キャリア供給層との層間に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第４高抵抗層が形成されていることを特徴とする。
【００２０】
本発明の半導体装置は、好適には、前記キャリアは電子であることを特徴とする。また、本発明の半導体装置は、好適には、前記基板はＩＩＩ−Ｖ族化合物半導体からなることを特徴とする。本発明の半導体装置は、さらに好適には、前記ＩＩＩ−Ｖ族化合物半導体はＧａＡｓであることを特徴とする。本発明の半導体装置は、好適には、前記第１キャリア供給層、前記キャリア走行層、前記第２キャリア供給層および前記障壁層は、ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする。本発明の半導体装置は、好適には、前記第１および第２キャリア供給層は、前記第１導電型不純物としてシリコンを含有することを特徴とする。本発明の半導体装置は、好適には、前記第１および第２低抵抗領域は、前記第２導電型不純物として亜鉛を含有することを特徴とする。本発明の半導体装置は、好適には、前記ソース電極および前記ドレイン電極は、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、第１導電型不純物を含有するキャップ層をそれぞれ介して、前記障壁層上に形成されていることを特徴とする。
【００２１】
上記の本発明の半導体装置によれば、ゲート電極下部に低抵抗領域が形成されていることにより、直接障壁層に金属を接触させたショットキー障壁を用いる場合に比較してビルトイン電圧が大きくなり、ゲート電極に対して、より大きい正電圧を印加することが可能となる。
したがって、単一の正電源による動作が可能となり、負電源回路が不要となる。これにより、半導体装置を高効率化させ、消費電力を低減させることが可能となる。また、負電源回路を搭載せず、チップの実装面積を縮小すれば、半導体装置の小型化が可能となる。
【００２２】
本発明の半導体装置によれば、好適には、ゲート電極下部に抵抗値の異なる２つの低抵抗領域が形成される。上層の低抵抗領域の材料として、ゲート電極の金属材とオーミック接合をとりやすい半導体材料を選択し、上層の低抵抗領域をより低抵抗とする。これにより、ゲートコンタクトを低減させ、半導体装置の高周波特性を向上させることができる。
【００２３】
本発明の半導体装置によれば、好適には、チャネル層とゲート電極との間に、チャネル層を構成する半導体よりも広いバンドギャップを有する高抵抗層が形成されている。これにより、相互コンダクタンスＧm およびゲート・ソース間容量Ｃgsのゲート電圧Ｖg に対する線型性が良好となり、電力付加効率が高くなる。また、ゲート電極に正電圧を印加した場合のチャネル層における寄生抵抗成分が低減されるため、チャネル層のオン抵抗Ｒonが低減され、高い電力付加効率が得られる。
【００２６】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上に不純物が添加されていない半導体からなるバッファー層を形成する工程と、前記バッファー層上に、キャリアと導電型が同一である第１導電型不純物を含有する半導体からなる第１キャリア供給層を形成する工程と、前記第１キャリア供給層上に、前記第１キャリア供給層を構成する半導体よりも狭いバンドギャップを有し、不純物が添加されていない半導体からなるキャリア走行層を形成する工程と、前記キャリア走行層上に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有する半導体からなり、前記第１導電型不純物を含有する第２キャリア供給層を形成する工程と、前記第２キャリア供給層上に、前記キャリア走行層を構成する半導体よりも広いバンドギャップを有し、不純物が添加されていない半導体からなる第１高抵抗層を形成する工程と、前記第１高抵抗層上に、前記第２キャリア供給層を構成する半導体よりも狭いバンドギャップを有する半導体からなる障壁層を形成する工程と、前記障壁層の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を導入し、第１低抵抗領域を形成する工程と、前記第１低抵抗領域の下部の前記第１高抵抗層に、前記第２導電型不純物の含有量が前記第１低抵抗領域よりも少なく、前記第１低抵抗領域よりも高抵抗の第２低抵抗領域を形成する工程と、前記障壁層上にソース電極およびドレイン電極を、前記第１低抵抗領域に対して互いに対向するように形成する工程と、前記第１低抵抗領域上に、前記ソース電極および前記ドレイン電極と離れたゲート電極を形成する工程とを有し、前記第１キャリア供給層および第２キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、前記第１低抵抗領域および前記第２低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同一工程で形成されることを特徴とする。
【００２８】
本発明の半導体装置の製造方法は、好適には、前記キャリア走行層および前記障壁層を形成する工程は、各層を構成する半導体層をそれぞれエピタキシャル成長させる工程であることを特徴とする。
【００２９】
上記の本発明の半導体装置の製造方法によれば、動作エピタキシャル層を形成後、前記第２導電型不純物を拡散させて低抵抗領域を形成してから、低抵抗領域とオーミック接合するゲート電極を形成する。好適には、チャネル層上に前記第１高抵抗層を形成し、その上層に障壁層を積層させてから前記第２導電型不純物を拡散させることにより、前記第１高抵抗層および障壁層のそれぞれに同一工程で低抵抗領域を形成することができる。したがって、ゲートコンタクトに良好なオーミック接合を有する半導体装置を、簡略な工程で形成することができる。
【００３０】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１は本実施形態の半導体装置の断面図である。図１の半導体装置においては、例えばＧａＡｓからなる基板１の上に、不純物が添加されていない（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファー層２を介して、第１の障壁層３、チャネル層４、第２の障壁層５および第３の障壁層６が順次積層されている。第３の障壁層６の上層に２つのキャップ層７を介して、ソース電極９およびドレイン電極１０がそれぞれ形成されている。
【００３１】
ソース電極９とドレイン電極１０の間にゲート電極１１が形成されており、ゲート電極１１の下部の第２の障壁層５には第１のｐ型低抵抗領域１２が形成されている。また、ゲート電極１１の下部の第３の障壁層６には第１のｐ型低抵抗領域１２よりも高濃度に不純物を含有し、低抵抗化されている第２のｐ型低抵抗領域１３が形成されている。
上記の半導体装置において、チャネル層４はソース電極９とドレイン電極１０との間の電流経路となる。
【００３２】
以下に、本実施形態の半導体装置を構成する各層について詳細に説明する。
ＧａＡｓ基板１は不純物をほとんど含まず、抵抗率が１０6 〜１０8 Ω・ｃｍ程度である半絶縁性のＧａＡｓ単結晶からなる。ＧａＡｓ基板１は、ＧａＡｓ融点（１２３８℃）で成長されるバルク結晶であり、点欠陥や転位といった格子欠陥を多く含む。したがって、基板１上に直接、動作エピタキシャル層を成長させると、基板に近い成長初期のエピタキシャル層は良質な結晶とならない。
【００３３】
バッファー層２がない場合、例えば、ソース−ドレイン電圧に対するドレイン電流のプロット（Ｉ−Ｖ特性）にヒステレシスがみられたり、低電流領域において相互コンダクタンスＧm が低下するといった問題が起こる。これを防ぐため、基板１と動作エピタキシャル層との間にバッファー層２が設けられる。
バッファー層２はエピタキシャル成長により例えば厚さ３〜５μｍ程度で形成される。
【００３４】
第１の障壁層３は例えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物半導体からなり、ｎ型不純物を高濃度に含有するキャリア供給領域３ａが、高抵抗層３ｂ、３ｂ’に挟まれた構造となっている。第１の障壁層３としてＡｌx Ｇａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは０．２〜０．３である。
高抵抗層３ｂは不純物を添加していない厚さ２００ｎｍ程度の層であり、主に、バッファー層２と同様の目的で設けられる。すなわち、高抵抗層３ｂを形成することにより、ヘテロ接合界面において良好な結晶状態が得られる。
【００３５】
キャリア供給領域３ａはｎ型不純物として例えばシリコンを１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加した層であり、厚さは４ｎｍ程度である。キャリア供給領域３ａから発生した電子が、チャネル層４との接合界面に移動してチャネルを形成し、電流パスとなる。
【００３６】
チャネル層４に接する高抵抗層３ｂ’は不純物を添加していない厚さ２ｎｍ程度の層である。高抵抗層３ｂ’は、キャリア供給領域３ａとチャネル層４との空間分離をより厳密にする目的で設けられる。キャリア供給領域３ａには高濃度の不純物が含まれるため、隣接する層に不純物のポテンシャルの一部が影響する。不純物による散乱が起こり、電子移動度が低下するのを防ぐため、キャリア供給領域３ａとチャネル層４との間に、極めて薄い高抵抗層３ｂ’が形成される。
【００３７】
チャネル層４の材料としては、第１の障壁層３および第２の障壁層５を構成する半導体よりも狭いバンドギャップを有する半導体、例えば、不純物を添加していない（ｕｎｄｏｐｅｄ）Ｉｎx Ｇａ1-x Ａｓ混晶が用いられる。通常、ＩｎＧａＡｓ混晶はＡｌＧａＡｓ混晶よりも電子移動度が大きく、ＩｎＧａＡｓをチャネル層４として用いることにより高速な電子移動が可能となる。チャネル層４としてＩｎx Ｇａ1-x Ａｓを用いる場合、通常、Ｉｎの組成比ｘは０．１〜０．２である。
【００３８】
チャネル層４には、第１の障壁層３のキャリア供給領域３ａおよび第２の障壁層５のキャリア供給領域５ａからキャリアが供給され、供給されたキャリアが蓄積する。チャネル層４は厚さ約１０〜１５ｎｍ、原子層の数として２０〜３０層程度と極めて薄く形成される。したがって、接合面の垂直方向には電子移動の自由度がなく、２次元電子ガス（２ＤＥＧ）の性質を示す。
ＨＦＥＴにおいては、上記のように動作エピタキシャル層が極めて薄く形成されるため、キャリア供給領域とチャネル層との間のヘテロ接合界面の結晶性の良否が重要な問題となる。
【００３９】
第２の障壁層５は例えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物半導体からなり、ｎ型不純物を高濃度に含有するキャリア供給領域５ａが、高抵抗層５ｂ、５ｂ’に挟まれた構造となっている。第２の障壁層５としてＡｌx Ｇａ1-x Ａｓ混晶を用いる場合、通常、Ａｌの組成比ｘは０．２〜０．３である。
チャネル層４に接する高抵抗層５ｂは不純物を添加していない厚さ２ｎｍ程度の層である。高抵抗層５ｂは第１の障壁層３の高抵抗層３ｂ’と同様に、キャリア供給領域に含まれる高濃度の不純物のポテンシャルがチャネル層４に浸潤して、電子の散乱が起こるのを防ぐ目的で設けられる。
【００４０】
キャリア供給領域５ａはｎ型不純物として例えばシリコンを１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度含有し、厚さは４ｎｍ程度である。
高抵抗層５ｂ’は不純物を添加していない厚さ７５ｎｍ程度の層である。高抵抗層５ｂ’は、高濃度に不純物を含有するキャリア供給領域５ａと、その上層の第３の障壁層６との空間分離をより厳密にする目的で設けられる。
【００４１】
チャネル層４とゲート電極１１との間に、チャネル層４を構成する半導体よりも広いバンドギャップを有する第２の障壁層５が形成されていることにより、相互コンダクタンスＧm およびゲート・ソース間容量Ｃgsのゲート電圧Ｖg に対する線型性が良好となり、電力付加効率が高くなる。
【００４２】
第３の障壁層６の材料としては、第２の障壁層５を構成する半導体よりも狭いバンドギャップを有する半導体であって、ｐ型不純物を添加することにより低抵抗化させることが可能である半導体が用いられる。具体的には第３の障壁層６として、例えばＧａＡｓからなる層を厚さ１０〜２０ｎｍ程度で形成する。
【００４３】
ゲート電極下部の半導体にｐ型不純物を導入し、ゲートコンタクトをオーミック接合とする場合、例えばＡｌＧａＡｓ等のバンドギャップの大きい半導体では通常のゲート電極材に対して良好なオーミック接合が得られない。本実施形態の半導体装置によれば、ゲート電極とのコンタクト部分に、第３の障壁層６として例えばＧａＡｓ層を有し、ゲート電極との良好なオーミック接合が形成されるため、ゲート抵抗が低減される。これにより、半導体装置の高周波特性が向上される。
【００４４】
第３の障壁層６の上には適当な間隔をあけて２つのキャップ層７が形成されている。キャップ層７は、例えば、ｎ型不純物としてシリコンを４×１０18ａｔｏｍｓ／ｃｍ3 程度含有するＧａＡｓからなり、厚さは５０〜１００ｎｍ程度である。第３の障壁層６を電流経路に介在させることにより接続抵抗が生じるが、キャップ層７を形成することにより、この接続抵抗が低減される。
【００４５】
キャップ層７を被覆するように、例えばシリコン窒化膜からなる絶縁膜８が形成されている。絶縁膜８の厚さは例えば３００ｎｍ程度である。絶縁膜８に設けられた接続孔８ａ、８ｂに、ソース電極９およびドレイン電極１０がそれぞれ形成されている。ソース電極９およびドレイン電極１０は、キャップ層７の上層に順次積層されたＡｕ−Ｇｅ合金、ＮｉおよびＡｕを合金化したものであり、それぞれキャップ層７とオーミック接合を形成している。
また、２つのキャップ層７の間の絶縁膜８に接続孔８ｃが設けられ、接続孔８ｃにゲート電極１１が形成されている。ゲート電極１１は、基板側からＴｉ、ＰｔおよびＡｕが順次積層された構成となっている。
【００４６】
ゲート電極１１下部の高抵抗層５ｂ’に埋め込まれた形で、第１のｐ型低抵抗領域１２が形成されている。第１のｐ型低抵抗領域１２はｐ型不純物として例えばＺｎを１．０×１０19ａｔｏｍｓ／ｃｍ3 程度含有する。
ゲート電極１１と第１のｐ型低抵抗領域１２との間の第３の障壁層６には、第１のｐ型低抵抗領域１２よりも高濃度のｐ型不純物を含有する第２のｐ型低抵抗領域１３が形成されている。第２のｐ型低抵抗領域１３はｐ型不純物として例えばＺｎを２．０×１０19ａｔｏｍｓ／ｃｍ3 程度含有する。
【００４７】
本実施形態の半導体装置によれば、第２の障壁層５に第１のｐ型低抵抗領域１２が形成されているため、ショットキー障壁を用いる場合に比較してビルトイン電圧が大きくなる。したがって、ゲート電極１１に対して、より大きい正電圧を印加することが可能となる。これにより、単一の正電源回路による動作が可能となり、負電源回路が不要となるため、チップの実装面積を縮小することが可能となる。
さらに、第１のｐ型低抵抗領域１２よりも低抵抗である第２のｐ型低抵抗領域１３が形成されているため、ゲート電極１１に直接、第１のｐ型低抵抗領域１２を接合させる場合に比較して、良好なオーミック接合が得られる。これにより、ゲート抵抗を大幅に低減させることが可能となり、半導体装置の高周波特性を向上させることができる。
また、ゲート電極１１に正電圧を印加した場合のチャネル層４における寄生抵抗成分が低減されるため、チャネル層４のオン抵抗Ｒonが低減され、高い電力付加効率が得られる。
【００４８】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、例えば半絶縁性のＧａＡｓからなる基板１の上にバッファー層２として、例えば不純物を添加しない（ｕｎｄｏｐｅｄ）ＧａＡｓ層をエピタキシャル成長させる。ＧａＡｓ層の成膜は、例えば気相エピタキシャル成長により行う。ＧａＡｓを気相エピタキシャル成長させるには、Ａｓの供給源としてＡｓＣｌ3 を用いるクロライド法と、ＡｓＨ3 を用いるハイドライド法があるが、通常、ハイドライド法により行われる。
バッファー層２を形成することにより、その上層に形成される動作エピタキシャル層の結晶性を良好にすることができる。バッファー層２の厚さは例えば３〜５μｍとする。
【００４９】
バッファー層２の上層に第１の障壁層３として、例えば不純物を添加しないＡｌＧａＡｓ層からなる高抵抗層３ｂ、ｎ型不純物を含有するＡｌＧａＡｓ層からなるキャリア供給領域３ａ、および不純物を添加しないＡｌＧａＡｓ層からなる高抵抗層３ｂ’を順次、エピタキシャル成長させる。
第１の障壁層３として成膜されるＡｌx Ｇａ1-x Ａｓ混晶において、Ａｌの組成比ｘは０．２〜０．３である。積層膜の各層の厚さは例えば、高抵抗層３ｂを２００ｎｍ、キャリア供給領域３ａを４ｎｍ、高抵抗層３ｂ’を２ｎｍとする。
【００５０】
また、キャリア供給領域３ａにはｎ型不純物として例えばＳｉを１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加するが、Ｓｉはエピタキシャル成長させる段階で導入する。ＡｌＧａＡｓ層を成膜後にＳｉを拡散させると、動作エピタキシャル層の結晶成長温度（５００〜６００℃）よりも高温の熱処理が必要となり、薄膜のエピタキシャル層の結晶構造が損傷を受ける。
ＡｌＧａＡｓ層に対するｎ型不純物としてはＳｉが多用されるが、Ｓｉ以外にＳ、Ｓｅ、Ｓｎ等を用いることも可能である。
【００５１】
第１の障壁層３を構成する各層の形成は、バッファー層２と同様な気相エピタキシャル成長以外に、分子線エピタキシャル成長によっても好適に行うことができる。分子線エピタキシャル法は、他のエピタキシャル法に比較して半導体層の成膜速度が遅く、例えばＧａＡｓ基板上にＧａＡｓを成長させる場合の成長速度は０．１〜２μｍ／ｈである。したがって、分子線エピタキシャル法は厚い半導体層の形成には不利であるが、ＨＦＥＴの動作エピタキシャル層のように、原子サイズレベルで結晶性を制御しながら成膜を行う場合には適している。
また、ＡｌＧａＡｓ層を気相エピタキシャル成長させるには、ＡｌをＡｌ（ＣＨ3 ）3 やＡｌ（Ｃ2 Ｈ5 ）3 の有機金属として気相で供給する（有機金属気相エピタキシャル法）。
【００５２】
第１の障壁層３の上層に、例えば、不純物を添加していないＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層４を形成する。
その上層に第２の障壁層５として、例えば不純物を添加しないＡｌＧａＡｓ層からなる高抵抗層５ｂ、ｎ型不純物のシリコンを含有するＡｌＧａＡｓ層からなるキャリア供給領域５ａ、および不純物を添加しないＡｌＧａＡｓ層からなる高抵抗層５ｂ’をエピタキシャル成長により順次積層させる。
【００５３】
これらの各層の成膜は、前述した第１の障壁層３の成膜と同様の方法により行うことができる。チャネル層４のＩｎx Ｇａ1-x Ａｓ混晶において、Ｉｎの組成比ｘは０．１〜０．２である。第２の障壁層５として成膜されるＡｌx Ｇａ1-x Ａｓ混晶において、Ａｌの組成比ｘは０．２〜０．３である。積層膜の各層の厚さは例えばチャネル層４を１０ｎｍ、高抵抗層５ｂを２ｎｍ、キャリア供給領域５ａを４ｎｍ、高抵抗層５ｂ’を７５ｎｍとする。
また、キャリア供給領域５ａにはｎ型不純物として例えばＳｉを、エピタキシャル成長による堆積時に１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加する。
【００５４】
第２の障壁層５の上層に、例えば不純物を添加しないＧａＡｓ層を厚さ１０〜２０ｎｍ程度でエピタキシャル成長させ、第３の障壁層６を形成する。
第３の障壁層６の上層にキャップ層７となるｎ型ＧａＡｓ層７’を厚さ５０〜１００ｎｍ程度でエピタキシャル成長させる。ｎ型ＧａＡｓ層にはｎ型不純物として例えばＳｉを含有させる。
【００５５】
その後、メサエッチングによりトランジスタ形成領域以外の動作エピタキシャル層を除去し、素子分離領域（不図示）とする。このメサエッチングは、少なくともバッファー層２の一部が除去される深さまで行う。素子分離用の溝は、基板１に達する深さであってもよい。あるいは、メサエッチングを行うかわりにＯ+ やＢ+ をイオン注入して高抵抗層を形成し、素子分離領域とすることもできる。素子分離領域を形成するためにイオン注入を行う場合には、アニールが不要であり、エピタキシャル層の結晶構造には影響しない。
【００５６】
次に、図２（Ｂ）に示すように、レジストをマスクとしたエッチングによりｎ型ＧａＡｓ層７’を選択的に除去し、ソース電極９およびドレイン電極１０の形成領域にそれぞれキャップ層７を形成する。このエッチングによりゲート電極１１形成領域の第３の障壁層６が露出する。
続いて、図２（Ｃ）に示すように、キャップ層７および第３の障壁層６を被覆するように、例えば化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜を堆積させ、絶縁膜８を形成する。
【００５７】
その後、ゲート電極形成領域の絶縁膜８をエッチングにより選択的に除去し、接続孔８ｃを形成する。接続孔８ｃを介して、第３の障壁層６および第２の障壁層５にｐ型不純物、例えばＺｎを６００℃程度で気相拡散させる。
亜鉛の気相拡散には、例えば液体有機金属であるジエチルジンク（ＤＥＺ；Ｚｎ（Ｃ2 Ｈ5 ）2 ）あるいはジメチルジンク（ＤＭＺ；Ｚｎ（ＣＨ3 ）2 ）とアルシン（ＡｓＨ3 ）を含むガスを用いる。ジエチルジンクあるいはジメチルジンクは室温で液体の有機金属であり、化合物半導体の亜鉛気相拡散源として一般的なものである。この亜鉛化合物は、高純度水素をキャリアガスとしてバブリングすると気体の状態となり、炉心管に導入される。
【００５８】
アルシンは、蒸気圧の高いヒ素が第３の障壁層６の表面から蒸発し、ＧａＡｓの組成が変化するのを防止する目的で供給される。
上記の気相拡散により、第２の障壁層５の高抵抗層５ｂ’に第１のｐ型低抵抗領域１２が形成される。また、第３の障壁層６に第１のｐ型低抵抗領域１２よりも高濃度にｐ型不純物を含有し、より低抵抗である第２のｐ型低抵抗領域１３が形成される。
Ｚｎの拡散は動作エピタキシャル層の結晶成長温度（５００〜６００℃）と同程度の温度で行われ、動作エピタキシャル層の結晶構造、特にヘテロ接合界面における結晶性の損傷は防止される。
【００５９】
次に、接続孔８ｃ内の第２のｐ型低抵抗領域１３に接するように、ゲート電極１１となる金属層を成膜する。例えば、チタン、白金および金をそれぞれ膜厚３０ｎｍ／５０ｎｍ／１２０ｎｍで、電子ビーム蒸着法などにより積層させる。この金属積層膜の上層にゲート電極パターンを有するレジストを形成する。レジストをマスクとして、例えばアルゴンガスを用いたイオンミリングにより金属積層膜を加工し、ゲート電極１１を形成する。
【００６０】
続いて、図１に示すように、ソース電極９形成領域およびドレイン電極１０形成領域の絶縁膜８を選択的にエッチングし、接続孔８ａ、８ｂをそれぞれ形成する。接続孔８ａ、８ｂに、例えば金−ゲルマニウム合金およびニッケルを順次蒸着させてから、蒸着させた金属層をパターニングする。続いて、例えば４００℃程度の熱処理を行って合金化させ、ソース電極９およびドレイン電極１０を形成する。
以上の工程により、図１に示す半導体装置が得られる。
【００６１】
本実施形態の半導体装置の製造方法によれば、ゲート電極１１直下の障壁層５に第１のｐ型低抵抗領域１２を、障壁層６に第１のｐ型低抵抗領域１２よりも高濃度の不純物を含有する第２のｐ型低抵抗領域１３を、同一の気相拡散工程によりそれぞれ形成することが可能である。第１および第２のｐ型低抵抗領域１２、１３が形成されることにより、ゲートコンタクトがオーミック接合となり、ゲート抵抗が低減される。したがって、本実施形態の製造方法によれば、高周波特性が向上された半導体装置を、簡略な工程で製造することが可能となる。
【００６２】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、ＨＦＥＴに形成されるヘテロ接合を、上記のＧａＡｓ／ＡｌＧａＡｓまたはＩｎＧａＡｓ／ＡｌＧａＡｓに代えて、ＩｎＧａＡｓ／ＡｌＩｎＡｓとすることも可能である。また、半導体装置の設計に合わせて、動作エピタキシャル層を構成する各層の厚さを適宜変更することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６３】
【発明の効果】
本発明の半導体装置によれば、単一正電源で動作し、高効率化が可能であり、かつ、ゲートコンタクトを低減し、高周波特性を向上させることができる。
本発明の半導体装置の製造方法によれば、簡略な工程でゲートコンタクトにオーミック接合を形成することが可能であり、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るヘテロ接合型電界効果トランジスタの断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】従来のヘテロ接合型電界効果トランジスタの断面図である。
【図４】従来のヘテロ接合型電界効果トランジスタの断面図である。
【符号の説明】
１、３１…半絶縁性基板（ＧａＡｓ基板）、２、３２…バッファー層、３、３３…第１の障壁層、３ａ、５ａ、３３ａ、３５ａ…キャリア供給領域、３ｂ、３ｂ’、５ｂ、５ｂ’、３３ｂ、３３ｂ’、３５ｂ、３５ｂ’…高抵抗層、４、３４…チャネル層、５、３５…第２の障壁層、６…第３の障壁層、７、３６…キャップ層、７’…ｎ型ＧａＡｓ層、８、３７…絶縁膜、８ａ…ソース電極用接続孔、８ｂ…ドレイン電極用接続孔、８ｃ…ゲート電極用接続孔、９、３８…ソース電極、１０、３９…ドレイン電極、１１、４０…ゲート電極、１２…第１のｐ型低抵抗領域、１３…第２のｐ型低抵抗領域、４１…ｐ型低抵抗領域。
【図１】
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【図２】
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【図３】
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【図４】
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