(57)【特許請求の範囲】
【請求項１】
絶縁膜で画成されたシリコン面上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜およびシリコン面を有するシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン面を覆うように形成する工程と、
前記金属ニッケル膜を形成する工程の後、前記シリコン基板を、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記シリコン面表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ2Ｓｉで表される第１のニッケルシリサイド層を形成する工程と、
前記第１のニッケルシリサイド層形成工程の後、前記第１のニッケルシリサイド層の一部をウェットエッチングにより除去する工程と、
前記第１のニッケルシリサイド層を除去する工程の後、前記金属ニッケル膜をウェットエッチング処理により、除去する工程と、
前記金属ニッケル膜を除去する工程の後、前記第１のニッケルシリサイド層を熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属ニッケル膜の形成工程の後、前記第1のニッケルシリサイド層形成工程の前に、前記金属ニッケル膜を還元性雰囲気中で熱処理し、前記金属ニッケル膜表面の酸化膜を除去する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属ニッケル膜を前記還元性雰囲気中で熱処理する工程は、水素雰囲気中で、１４０〜２００℃の温度で実行されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記金属ニッケル膜は、１０〜５０ｎｍの膜厚に形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記シランガスは、モノシランガスまたはジシランガスであることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記還元性雰囲気中での熱処理工程と、前記第１のシリサイド層の形成工程は、連続して、同一の処理装置中において実行されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
シリコン基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
素子分離構造を形成する工程の後、前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
前記ゲート電極を形成する工程の後、前記ゲート電極のそれぞれの側壁面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を形成する工程の後、前記シリコン基板中、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域を形成する工程の後、前記ソース領域および前記ドレイン領域の表面に、ＮｉＳｉを主とする第１のニッケルモノシリサイド層および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
前記第１のニッケルモノシリサイド層および前記第２のニッケルモノシリサイド層を形成する工程は、
前記シリコン基板上に、前記第１の拡散領域および前記第２の拡散領域を覆うように、また前記ゲート電極を前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
前記金属ニッケル膜を堆積する工程の後、前記金属ニッケル膜を、前記第1および第２の拡散領域表面と、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記ソース領域表面、前記ドレイン領域表面および前記金属ニッケル膜の表面に、Ｎｉ2Ｓｉを主とする組成の第１のニッケルシリサイド層，第２のニッケルシリサイド層および第３のニッケルシリサイド層を、それぞれ形成する工程と、
前記第１のニッケルシリサイド層、前記第２のニッケルシリサイド層および前記第３のニッケルシリサイド層を形成する工程の後、前記第３のニッケルシリサイド層をウェットエッチング処理により除去する工程と、
前記第３のニッケルシリサイド層を除去する工程の後、前記金属ニッケル膜をウェットエッチング処理により除去する工程と、
前記金属ニッケル膜を除去する工程の後、前記ソース領域および前記ドレイン領域において、前記第１のニッケルシリサイド層および前記第２のニッケルシリサイド層を、熱処理により、前記第１のニッケルモノシリサイド層および前記第２のニッケルモノシリサイド層に変換する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記ソース領域および前記ドレイン領域は、ＳｉＧｅ混晶層よりなることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記ソース領域および前記ドレイン領域を形成する工程は、前記素子領域中、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜の外側において前記シリコン面をエッチングし、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜のそれぞれ外側において第１の凹部および第２の凹部を形成する工程と、前記第１の凹部および前記第２の凹部中にＳｉＧｅ混晶層をエピタキシャルに成長させる工程と、を含むことを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に半導体基板上に形成された不純物拡散領域やゲート電極に、低抵抗ニッケルシリサイド膜、特にＮｉ2Ｓｉ組成のニッケルシリサイド膜を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型半導体集積回路装置においては、高速化および高機能化、高記憶容量化、消費電力低減等のため、集積密度の向上および素子サイズの縮小が着実に進められている。今日では、ゲート長が１００ｎｍを切る半導体装置が出現しているが、このような超微細化半導体装置においては、ゲート長の短縮に伴って、解決すべき様々な困難性が生じており、従来技術の革新が不可避となっている。
【０００３】
従来、シリコン基板上に形成された半導体装置において不純物拡散領域と配線とを電気的に接続するために、コンタクト構造などの垂直配線構造が使われている。
【０００４】
コンタクト構造においては、コンタクトプラグにより、不純物拡散領域の表面に電気接続がなされるが、かかるコンタクト構造においては、コンタクトプラグがコンタクトする不純物拡散領域の表面に、コンタクト抵抗の低減を目的に、低抵抗シリサイド層を形成することが行われている。
【０００５】
従来、このようなシリサイド層は、金属膜をシリコン表面に堆積し、熱処理により前記金属膜をシリコン表面と反応させてシリサイド層を形成し、未反応の金属膜をウェットエッチングにより選択的に除去する、いわゆるサリサイド法により形成されている。
【０００６】
特に最近の６５ｎｍノード以降の世代で、ゲート長が例えば３５ｎｍあるいはそれ以下の超微細化半導体装置では、短チャネル効果を抑制するためにソース／ドレイン領域の接合深さを１００ｎｍ以下に低減するのが好ましく、このため、シリサイド形成に際しても、このような浅い接合を形成する不純物元素の分布プロファイルを乱さないように、４００℃以下の温度の熱処理で形成できるニッケルシリサイドが使われようとしている。またニッケルシリサイドは、ＳｉＧｅ混晶領域上にも安定に形成できるため、特に応力印加により動作速度を向上させる超高速半導体装置において、欠かせない材料となっている。
【特許文献１】特開昭６１−４０６６７号公報
【特許文献２】特開２００４−３５６２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、このように接合深さが１００ｎｍ以下の非常に浅い接合を有する超微細化・超高速半導体装置では、サリサイド法を使って拡散領域表面にシリサイド層を形成する際に、シリサイド形成反応が接合面を超えて生じないように、シリサイド形成反応領域を可能な限り浅くすることが好ましい。
【０００８】
このため、特許文献２には、サリサイド形成工程において、金属膜をシリコン表面と反応させてシリサイド形成反応を行う際に、シランガスを同時に供給し、金属膜表面からもシリサイド形成反応を進行させる、いわゆるエレベーテッドシリサイド形成技術が開示されている。
【０００９】
この従来技術によれば、前記金属膜表面部分の金属原子がシランガスとの反応によるシリサイド形成に消費されるため、拡散領域表面のシリコン面と反応する金属原子の量が減少し、シリコン基板中に侵入するシリサイド層形成領域の膜厚を低減することができる。
【００１０】
一方、このような従来のエレベーテッドシリサイド形成技術により拡散領域表面にＮｉＳｉ層を形成しようとすると、前記特許文献１，２において把握されていなかった、数々の未解決の問題に遭遇する。
【００１１】
例えば本発明の発明者は、本発明の基礎となった研究において、シリコン基板表面にシリサイド形成のために金属Ｎｉ膜を形成した場合、前記金属Ｎｉ膜の表面に自然酸化膜が容易に形成され、シランガスによるシリサイド形成反応が阻害される問題が生じ、このようなシリサイド形成反応の阻害を解消するには、高い温度でシリサイド形成反応を実行する必要があることを見出した。しかし、このような高い温度でシリサイド形成反応を行った場合には、浅い拡散領域を形成する不純物元素の分布は乱れてしまう。
【００１２】
また、このような高い温度でシリサイド形成を行った場合、特にシランガスとの反応により、シリコン基板上に形成された金属Ｎｉ膜が、シリコン基板上の絶縁膜を覆っている部分も含めて、シランガスにより一様にシリサイド形成されてしまい、その後の選択エッチング工程で、絶縁膜上のシリサイドを除去できなくなる問題が生じるのが見出された。このように選択エッチング工程により絶縁膜上のシリサイドが除去できなければ、半導体装置は、ゲート・ソースドレイン間で短絡を生じてしまう。
【００１３】
本発明は、このようなエレベーテッドシリサイド形成技術によるニッケルシリサイド膜の形成工程、およびかかるニッケルシリサイド膜の形成工程を含む半導体装置の製造工程を提供する。
【課題を解決するための手段】
【００１４】
一の観点によれば本発明は、絶縁膜で画成されたシリコン面上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、前記絶縁膜およびシリコン面を有するシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン面を覆うように形成する工程と、前記金属ニッケル膜を形成する工程の後、前記シリコン基板を、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記シリコン面表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ2Ｓｉで表される第１のニッケルシリサイド層を形成する工程と、前記第１のニッケルシリサイド層形成工程の後、前記第１のニッケルシリサイド層の一部をウェットエッチングにより除去する工程と、前記第１のニッケルシリサイド層を除去する工程の後、前記金属ニッケル膜をウェットエッチング処理により、除去する工程と、前記金属ニッケル膜を除去する工程の後、前記第１のニッケルシリサイド層を熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００１５】
他の観点によれば本発明は、シリコン基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、素子分離構造を形成する工程の後、前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、前記ゲート電極を形成する工程の後、前記ゲート電極のそれぞれの側壁面に第１の側壁絶縁膜および第２の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を形成する工程の後、前記シリコン基板中、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソース領域およびドレイン領域を形成する工程と、前記ソース領域および前記ドレイン領域を形成する工程の後、前記ソース領域および前記ドレイン領域の表面に、ＮｉＳｉを主とする第１のニッケルモノシリサイド層および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、前記第１のニッケルモノシリサイド層および前記第２のニッケルモノシリサイド層を形成する工程は、前記シリコン基板上に、前記第１の拡散領域および前記第２の拡散領域を覆うように、また前記ゲート電極を前記第１の側壁絶縁膜および前記第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、前記金属ニッケル膜を堆積する工程の後、前記金属ニッケル膜を、前記第1および第２の拡散領域表面と、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記ソース領域表面、前記ドレイン領域表面および前記金属ニッケル膜の表面に、Ｎｉ2Ｓｉを主とする組成の第１のニッケルシリサイド層，第２のニッケルシリサイド層および第３のニッケルシリサイド層を、それぞれ形成する工程と、前記第１のニッケルシリサイド層、前記第２のニッケルシリサイド層および前記第３のニッケルシリサイド層を形成する工程の後、前記第３のニッケルシリサイド層をウェットエッチング処理により除去する工程と、前記第３のニッケルシリサイド層を除去する工程の後、前記金属ニッケル膜をウェットエッチング処理により除去する工程と、前記金属ニッケル膜を除去する工程の後、前記ソース領域および前記ドレイン領域において、前記第１のニッケルシリサイド層および前記第２のニッケルシリサイド層を、熱処理により、前記第１のニッケルモノシリサイド層および前記第２のニッケルモノシリサイド層に変換する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１６】
本発明によれば、シランガス雰囲気中、２２０℃以下の温度での熱処理によりシリサイド形成反応を行うことにより、金属シリサイド膜全体のシリサイド化を抑制しつつ、また金属シリサイド膜からシリコン面中へのＮｉ原子の侵入を制御しつつ、前記シリコン面と金属ニッケル膜との界面に、組成がＮｉ2Ｓｉで表させるニッケルシリサイド層を浅く形成することが可能となる。そこで、このようなニッケルシリサイド層を熱処理して組成が主としてＮｉＳｉで表されるニッケルモノシリサイド層に変換することにより、非常に浅い低抵抗ニッケルシリサイド層を、安定して形成することが可能になる。
【発明を実施するための最良の形態】
【００１７】
［第1の実施形態］
図１Ａ〜１Ｌは、本発明の第１の実施形態による半導体装置１０の製造方法の概要を示す。また図２は、前記図１Ａ〜１Ｌのうち、図１Ｈ〜１Ｌの工程に対応したフローチャートを示す。
【００１８】
図１Ａを参照するに、前記半導体装置１０は、シリコン基板１上に形成されたｎチャネルＭＯＳトランジスタであり、前記シリコン基板１上にはＳＴＩ（シャロートレンチアイソレーション）型の素子分離領域１Ｉにより素子領域１Ａが形成される。前記素子領域１Ａには、例えばｐ型ウェル（図示せず）が形成されている。
【００１９】
次に図１Ｂの工程において、前記シリコン基板１上にはＳｉＯＮ膜２が、１〜２ｎｍの膜厚で形成され、さらに図１Ｃの工程において、前記ＳｉＯＮ膜２上にポリシリコン膜３が、典型的には１００ｎｍの厚さに形成される。
【００２０】
次に図１Ｄの工程において、前記ポリシリコン膜３およびその下のＳｉＯＮ膜２がパターニングされ、ポリシリコンゲート電極３ＧおよびＳｉＯＮゲート絶縁膜２Ｇが形成される。図示の例では前記半導体装置１０は、６０ｎｍノートあるいはそれ以降のｎチャネルＭＯＳトランジスタであり、前記ポリシリコンゲート電極３Ｇは、例えば３５ｎｍ、あるいはそれ以下のゲート長に形成されている。
【００２１】
次に図１Ｅの工程において、前記ゲート電極３ＧをマスクにＰ＋あるいはＡｓ＋が、典型的には１〜５ｋｅＶの加速電圧下、５〜９×１０14ｃｍ-2のドーズ量でイオン注入され、前記シリコン基板１中、前記ゲート電極３の両側に、例えばｎ型の拡散領域１ａ，１ｂが、それぞれソースおよびドレインエクステンション領域として、典型的には２０ｎｍ以下の接合深さに形成されている。
【００２２】
さらに図１Ｆの工程において、前記ゲート電極３Ｇのそれぞれの側壁面上に、側壁絶縁膜４Ａ，４Ｂが形成され、さらに図１Ｇの工程において、前記シリコン基板１中、前記側壁絶縁膜４Ａ，４Ｂのそれぞれ外側に、前記ゲート電極３Ｇおよび側壁絶縁膜４Ａ，４Ｂをマスクに、Ｐ＋が、典型的には６〜１５ｋｅＶの加速電圧下、５×１０13〜１０16ｃｍ-2の、あるいはＡｓ＋が典型的には３５〜４０ｋｅＶの加速電圧下、５×１０15ｃｍ-2のドーズ量でイオン注入され、ｎ+型拡散領域１ｃ，１ｄが、それぞれ前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域として形成されている。
【００２３】
次に図１Ｈの工程において、前記図１Ｇの構造はスパッタ装置（図示せず）中に導入され、図２のフローチャートにおけるステップ１に対応して、前記図１Ｇの構造上に金属ニッケル膜５が、典型的には１０〜５０ｎｍの膜厚に、例えばＮｉターゲットを使ったスパッタ法により形成される。なお、本発明では、以後のシリサイド形成工程の関係で、このようにして形成された金属ニッケル膜５を、通常行われるＴｉＮなどのキャップ膜で保護することはしない。
【００２４】
次に図１Ｉの工程において、前記図１Ｈの構造は、前記スパッタ装置から減圧ＣＶＤ装置などの成膜装置に移され、以下に説明するシリサイド形成工程が実行されるが、本発明では、先にも述べたように前記金属ニッケル膜５の表面が露出されているため、このように被処理基板をスパッタ装置から成膜装置に搬送する間に、前記金属ニッケル膜５の表面には自然酸化膜が形成されることがある。
【００２５】
そこで本発明では、前記成膜装置中においてシリサイド形成工程を開始する前に、前記図１Ｈの構造を図２のステップ２に対応する図１Ｉの工程において、水素雰囲気中、１４０〜２００℃の温度で３０〜６０秒間熱処理し、前記金属ニッケル膜５の表面上の自然酸化膜（図示せず）を、金属Ｎｉに還元し、引き続き、前記被処理基板を大気に触れさせることなく図１Ｊの工程に進み、同じ成膜装置を使いながら、図２のシリサイド形成ステップ３を実行する。
【００２６】
すなわち本発明では図１Ｊの工程において前記図１Ｉの構造を、シラン（ＳｉＨ4）ガス雰囲気中、１×１０4Ｐａの圧力下、１４０〜２２０℃の温度で６０秒間熱処理し、前記金属ニッケル膜５を、前記ソース領域１ｃ，ドレイン領域１ｄ、ゲート電極３の表面と反応させ、組成が主としてＮｉ2Ｓｉで表されるニッケルシリサイド膜６ｓ，６ｄ，６ｇを、それぞれ前記ソース領域１ｃ，ドレイン領域１ｄ、ゲート電極３に、典型的には１５〜２０ｎｍの膜厚に形成する。
【００２７】
図１Ｊの工程では、また熱処理雰囲気がシランガスを含んでいるため、Ｎｉ2Ｓｉ組成のニッケルシリサイド層６が、前記金属ニッケル膜５の表面全面にわたり、形成される。
【００２８】
図１Ｊの工程では、このようにニッケルシリサイド層６の形成によっても前記金属ニッケル膜５中のニッケル原子が消費されるため、前記ソース領域１ｃ，ドレイン領域１ｄおよびゲート電極３への前記金属ニッケル膜５からのニッケル原子の拡散は効果的に抑制され、前記ソース領域１ｃ，ドレイン領域１ｄ表面に形成されるＮｉ2Ｓｉ層６ｓ，６ｄの、前記Ｓｉ基板１中への侵入深さは、前記シリコン基板１の表面から２０ｎｍ以内に抑制される。
【００２９】
図１Ｊを参照するに、図１Ｊの工程は、ソース拡散領域１ｓ上のシリサイド層６ｓ、ドレイン拡散領域１ｄ上のシリサイド層６ｄおよびゲート電極３Ｇ上のシリサイド層６ｇは、前記ニッケルシリサイド層６に連続するように形成されるが、一方、素子分離絶縁膜１Ｉあるいは側壁絶縁膜１Ａ，１Ｂ上においては、前記金属ニッケル膜５が全てシリサイド化してしまわないように、換言すると、前記シリサイド層６の下部に金属ニッケル膜５が連続的に残留するように実行され、さらに図２のステップ４に対応する図１Ｋの工程において、前記金属ニッケル膜５表面のニッケルシリサイド（Ｎｉ2Ｓｉ）層６を、最初は硝酸（ＮＨ3）と過酸化水素水（Ｈ2Ｏ2）を３：１で含む６５℃のエッチャント（ＡＰＭ）を使って選択的に溶解・除去し、次いで残った前記金属ニッケル膜５を、硫酸（Ｈ2ＳＯ4）と過酸化水素水（Ｈ2Ｏ2）を３：１で含む８０℃のエッチャント（ＳＰＭ）を使い、選択的に溶解・除去する。その結果、図１Ｋに示すように、前記ソース領域１ｃ、ドレイン領域１ｄ、およびポリシリコンゲート電極１３の表面に、それぞれ非常に浅いニッケルシリサイド（Ｎｉ2Ｓｉ）層６ｓ，６ｄ，６ｇが形成された構造が得られる。
【００３０】
次に前記図２のステップ５に対応する図１Ｌの工程において、前記図１Ｋの構造は、Ａｒ雰囲気中、４００〜６００℃、典型的には４００℃の温度で３０秒間熱処理され、前記Ｎｉ2Ｓｉ組成のシリサイド層６ｓ，６ｄ，６ｇは、ニッケルモノシリサイド（ＮｉＳｉ）組成の低抵抗シリサイド層６Ｓ，６Ｄ，６Ｇに変換される。
【００３１】
図３は、前記図２のステップ２、すなわち図１Ｉの水素雰囲気中での還元処理工程を行った場合およびこれを削除した場合について、図１Ｌで得られたＮｉＳｉ組成のシリサイド膜のシート抵抗値と、図１Ｊのシランガス雰囲気中での熱処理温度との関係を示す。
【００３２】
図３を参照するに、前記水素雰囲気中での還元処理工程を省略した場合、前記シランガス雰囲気中での熱処理を、２２０℃を越える温度で行わなければ、所望の低いシート抵抗値が得られないことがわかる。これに対し、前記水素雰囲気中での還元処理工程を行った場合、前記シランガス雰囲気中での熱処理工程を、２２０℃以下の温度で行った場合でも、非常に低い、約１０Ω／□のシート抵抗値が得られるのがわかる。なお、図３の実験自体は、シリコン基板上に形成した試験用のシリコン基板を使って行っている。
【００３３】
図４は、前記図２のステップ３、すなわち図１Ｄのシランガス中での熱処理工程を様々な温度で行った場合に、前記図２のステップ４、すなわち図１Ｋのエッチング工程の後で残留しているニッケルシリサイド膜の割合を調査した結果を示す。ただし図４の実験も、試験用のシリコン基板を使って行っている。
【００３４】
すなわちシリコン基板表面に一様にシリコン酸化膜を形成し、この上に、前記図２のステップ１に対応する工程において、金属ニッケル膜を一様に堆積し、その表面を図２のステップ２に対応する還元処理工程において還元処理する。さらにＳｉＨ4雰囲気中において様々な温度で熱処理を行い、前記金属ニッケル膜の表面にのみ、組成が主としてＮｉ2Ｓｉのシリサイド層を形成し、さらにこのようにして形成されたシリサイド層およびその下の残留金属ニッケル膜を、前記ＳＰＭエッチャントにより溶解・除去し、残留しているニッケル原子の量を、蛍光Ｘ線分析で求めている。
【００３５】
図４を参照するに、図１Ｊ、すなわち前記図２のステップ３に対応する熱処理工程において、熱処理温度を２２０℃以下に設定した場合には、選択エッチング処理後に検出される単位面積あたりのＮｉ原子の個数は、約１×１０13ｃｍ-2程度に過ぎないのに対し、前記熱処理が２２０℃を超えて、例えば２４０℃の温度で行った実験では、残留するニッケル原子の個数は１×１０15ｃｍ-2を突破しており、ＳＰＭエッチャントを使った選択エッチングによっては、ニッケルシリサイドは、ほとんど除去されないことを示している。これは、前記図１Ｊの工程において、金属ニッケル膜が実質的に全てシリサイド化されてしまったことを意味している。
【００３６】
このように図２のステップ４、すなわち図１Ｋの選択エッチング工程において金属ニッケル膜１５を溶解・除去し、絶縁膜上にニッケルシリサイド膜が残留しないようにするためには、前記図２のステップ３、すなわち図１Ｊの熱処理工程を、２２０℃以下で行う必要があることがわかる。
【００３７】
本発明は、このように、図１Ｊの熱処理を、２２０℃以下の温度で実行し、またこれを可能ならしめるために、図１Ｉの工程において、前記金属ニッケル膜１５の表面に形成される酸化膜の除去を行う。
【００３８】
なお、前記図１Ｉの工程では、水素ガスを還元ガスとして使ったが、図１Ｉの工程の還元ガスは水素ガスに限定されるものではなく、例えばアンモニアガスなどを使うことも可能である。
【００３９】
また前記図１Ｊの工程では、シランガスとしてモノシランガス（ＳｉＨ4）を使ったが、例えばジシランガス（Ｓｉ2Ｈ6）など、他のシランガスを使うことも可能である。
【００４０】
また前記図１Ｈの工程において、前記金属ニッケル膜５は、スパッタ法以外にも、例えば電子ビーム蒸着法などによって形成することも可能である。
［第２実施形態］
次に、本発明の第２の実施形態によるＣＭＯＳ素子の製造方法を、図５Ａ〜図５Ｆを参照しながら説明する。
【００４１】
図５Ａを参照するに、シリコン基板１１上にはＳＴＩ型の素子分離構造１１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域１１ＡおよびｐチャネルＭＯＳトランジスタの素子領域１１Ｂが画成されており、前記素子領域１１Ａはｐ型にドープされ、ｐ型ウェルを形成している。また前記素子領域１１Ｂはｎ型にドープされ、ｎ型ウェルを形成している。さらに前記素子領域１１Ａにおいては、図示はしないが、前記シリコン基板１１の表面近傍において、ｐ型純物元素により、前記ｎチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。同様に、前記素子領域１１Ｂにおいても、図示はしないが、前記シリコン基板１１の表面近傍において、ｎ型不純物元素により、前記ｐチャネルＭＯＳトランジスタのしきい値調整のためのイオン注入がなされている。
【００４２】
前記素子領域１１Ａには熱酸化膜やＳｉＯＮ膜など、あるいはその他の高誘電体膜（いわゆるｈｉｇｈ−Ｋ膜）よりなるゲート絶縁膜１２を介して、ポリシリコンゲート電極１３Ｎが、また前記素子領域１１Ｂには同じゲート絶縁膜１２を介してポリシリコンゲート電極１３Ｐが形成されており、前記素子領域１１Ａおよび１１Ｂにおいて別々に、ｎ型不純物元素およびｐ型不純物元素を、前記ゲート電極１３Ｎおよび１３Ｐを自己整合マスクに使い、前記ｎ型不純物元素の場合、例えばＡｓ+を１ｋｅＶの加速電圧下、２×１０15ｃｍ-2のドーズ量で、また前記ｐ型不純物元素の場合、例えばＢ+を０．３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記素子領域１１Ａにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｎの両側に、ｎ型ソースおよびドレインエクステンション領域１１ａＮ，１１ｂＮが形成され、また前記素子領域１１Ｂにおいては前記シリコン基板１１中、前記ポリシリコンゲート電極１３Ｐの両側に、ｐ型ソースおよびドレインエクステンション領域１１ａＰ，１１ｂＰが形成される。なお、前記ゲート絶縁膜として使われるＳｉＯＮ膜は、例えば熱酸化膜をプラズマ窒化処理することにより、あるいはプラズマＣＶＤ法により、形成することが可能である。また前記ゲート絶縁膜として高誘電体膜を使う場合には、これを例えばＨｆＯ2，ＺｒＯ2やＡｌ2Ｏ3などの金属酸化物やＨｆＳｉＯ4やＺｒＳｉＯ4などの金属ケイ酸塩のＭＯＣＶＤ法あるいは原子層ＣＶＤ法（いわゆるＡＬＤ法）により、形成することができる。
【００４３】
次に図５Ｂの工程で、前記シリコン基板１１およびポリシリコンゲート電極１３Ｎ，１３Ｐの表面に、厚さが約１０ｎｍのＣＶＤ酸化膜１３Ｏを、前記ＣＶＤ酸化膜１３Ｏが前記シリコン基板１１の露出表面および前記ポリシリコンゲート電極１３Ｎおよび１３Ｐの表面を連続して覆うように形成し、さらに前記ポリシリコンゲート電極１３Ｎ，１３Ｐの側壁面に、シリコンのドライおよびウェットエッチング処理、およびＨＦ処理に対して耐性を有する例えばＳｉＯＮ膜あるいはＳｉＮ膜よりなる側壁絶縁膜１３ＷＮを、前記ＣＶＤ酸化膜１３Ｏを介して、例えば３０ｎｍの厚さに形成する。
【００４４】
このような側壁絶縁膜１３ＷＮは、図５Ａの構造上にＳｉＯＮ膜あるいはＳｉＮ膜を、前記ソースエクステンション領域あるいはドレインエクステンション領域の不純物濃度分布が乱されないように６００℃以下の低温プロセス、例えばプラズマＣＶＤ法により堆積し、これを前記シリコン基板１１の表面が露出するまでエッチバックすることにより、形成することができる。
【００４５】
さらに図５Ｂの工程では、前記素子領域１１Ｂを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｎおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ａにおいてｎ型不純物元素、たとえはＡｓ+を１０ｋｅＶの加速電圧下、３×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｎ型拡散領域を、前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＮおよび１１ＤＮとして、それぞれ形成する。
【００４６】
さらに図５Ｂの工程では、前記素子領域１１Ａを、図示しないレジスト膜で覆い、前記ゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに前記素子領域１１Ｂにおいてｐ型不純物元素、たとえはＢ+を３ｋｅＶの加速電圧下、１×１０15ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記側壁絶縁膜１３ＷＮの外側に、より深いｐ型拡散領域を、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域１１ＳＰおよび１１ＤＰとして、それぞれ形成する。
【００４７】
さらに図５Ｂの工程では、前記ソースおよびドレイン領域１１ＳＰおよび１１ＤＰの耐圧向上のため、前記ポリシリコンゲート電極１３Ｐおよび側壁酸化膜１３Ｏ，側壁絶縁膜１３ＷＮをマスクに、前記素子領域１１Ｂにｐ型不純物元素、例えばＢ+をより大きな１０ｋｅＶの加速電圧下、より小さな１×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｐ型ソースおよびドレイン領域１１ＳＰ，１１ＤＰの下に、ｐ-型のバッファソースおよびドレイン領域１１ＳＰｂおよび１１ＤＰｂを、それぞれ形成する。
【００４８】
次に図５Ｃの工程において、前記図５Ｂ上にシリコン酸化膜１４をＣＶＤ法により、５０ｎｍの厚さに堆積し、さらに前記素子領域１１ＡをレジストマスクＲ１で覆った状態で、前記シリコン酸化膜１４を前記素子領域１１Ｂより除去する。
【００４９】
さらに図５Ｃの工程では、前記素子領域１１Ａを前記レジストマスクＲ１で覆ったまま、前記素子領域１１Ｂにおいて前記シリコン基板１１に対し、前記ポリシリコンゲート電極１３Ｐおよび側壁絶縁膜１３ＷＮを自己整合マスクに、ドライエッチングあるいは有機アルカリエッチャントを使ったウェットエッチングを適用し、あるいはこれらを順次組み合わせて適用し、前記シリコン基板中、前記側壁絶縁膜１３ＷＮの外側にトレンチ１１ＴＡ，１１ＴＢを、前記前記ソース／ドレイン領域１１ＳＰ，１１ＤＰを超えないような、例えば４０ｎｍの深さに形成する。また、前記トレンチ１１ＴＡ，１１ＴＢを形成する工程は、前記レジストマスクＲ１を除去した後で行うことも可能である。
【００５０】
さらに、このようなトレンチ１１ＴＡ，１１ＴＢの形成後、得られた構造をＨＦによりウェットエッチングし、特に前記トレンチ１１ＴＡ，１１ＴＢの底面および側壁面からエッチング残渣などの不純物を除去する。
【００５１】
また図５Ｃの工程では、前記シリコン基板１１中への前記トレンチ１１ＴＡ，１１ＴＢの形成に伴い、前記ポリシリコンゲート電極１３Ｐも部分的にエッチングを受ける。
【００５２】
次に図５Ｄの工程において前記レジスト膜Ｒ１を除去し、このようにして得られた構造が、減圧ＣＶＤ装置中に導入され、シランガス（ＳｉＨ4）およびゲルマン（ＧｅＨ4）ガスを、ジボランなどのｐ型ドーパントガスとともに６００℃以下の温度で供給することにより、前記トレンチＴＡ、ＴＢを充填するように、ｐ型ＳｉＧｅ混晶層１４Ａ，１４Ｂをエピタキシャルに成長させる。
【００５３】
例えば、かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの成長は、５５０℃の基板温度において、５〜１３３０Ｐａの水素雰囲気中、ＳｉＨ4ガスを分圧が１〜１０Ｐａになるように、またＧｅＨ4ガスを分圧が０．１〜１０Ｐａになるように、さらにＢ２Ｈ6ドーパントガスを、分圧が１×１０-5〜１×１０-3Ｐａになるように、さらに塩化水素（ＨＣｌ）エッチングガスを、１〜１０Ｐａの分圧になるように供給することにより、実行することができる。
【００５４】
かかるｐ型ＳｉＧｅ混晶層１４Ａ，１４Ｂのエピタキシャル成長に伴い、前記ポリシリコンゲート電極１３Ｐ上においても、ｐ型の多結晶ＳｉＧｅ層１４Ｃが成長する。前記ＳｉＧｅ層１４Ａ〜１４Ｃの成長は、１〜４０分間行われ、その結果、前記トレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂは、前記シリコン基板１１とゲート絶縁膜１２との界面を超えて成長する。かかるＳｉＧｅ混晶層１４Ａ，１４Ｂの形成の結果、前記ゲート絶縁膜１２直下のチャネル領域には大きな一軸性圧縮応力が印加され、前記チャネル領域を輸送されるホールの移動度が大きく増大する。
【００５５】
このような限られた面積における低温成長の結果、前記ＳｉＧｅ層１４Ａ，１４Ｂは、従来、Ｓｉ基板上に成長させる場合の限界と考えられていた、原子濃度で２０％のＧｅ濃度を超えて、結晶品質を劣化させることなく、原子濃度で２８％のＧｅを含むことが可能であるのが確認されている。
【００５６】
図５Ｄの構造では、図５Ｃの工程において前記トレンチ１１ＴＡ，１１ＴＢが前記側壁絶縁膜１３ＷＮを自己整合マスクに形成されているため、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂは前記チャネル領域に最も近接して形成され、前記チャネル領域に印加される一軸性圧縮応力を最大にすることが可能である。
【００５７】
さらに図５Ｅの工程において、前記素子領域１１Ａに残されていたＣＶＤ酸化膜１４が、前記シリコン基板１１の表面が露出するまでエッチバックされ、その結果、前記素領域１１Ａにおいては前記ゲート電極１３ＮのＳｉＮ側壁絶縁膜１３ＷＮのさらに外側に、外側側壁酸化膜１４Ｗが形成され、前記素子領域１１Ｂを図示しないレジストマスクで覆った状態で、前記ポリシリコンゲート電極１３Ｎ，前記側壁酸化膜１３Ｏ、前記側壁絶縁膜１３ＮＷおよび外側側壁酸化膜１４Ｗをマスクに、Ｐ+などのｎ型不純物元素を、１５ｋｅＶの加速電圧下、７×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記シリコン基板中、前記ソース／ドレイン領域１１ＳＮ，１１ＤＮよりも深い位置に、ｎ-型のバッファソース／ドレイン領域１１ＳＮｂ，１１ＤＮｂを形成する。
【００５８】
このように前記バッファソース／ドレイン領域１１ＳＮｂ、１１ＤＮｂを前記外側側壁酸化膜１４Ｗのさらに外側に形成することにより、本実施例では前記拡散領域１１ＳＮｂ、１１ＤＮｂの間に充分な間隔を確保することが可能となり、かかる拡散領域を介したリーク電流の発生を抑制することができる。
【００５９】
図５Ｅの工程の後、さらにサリサイドプロセスを行うことにより、前記ｎ型ソース／ドレイン領域１１ＳＮ，１１ＤＮ、ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰ、ｎ型ポリシリコンゲート電極１３Ｎ、およびｐ型ポリシリコンゲート電極１３Ｐ上に、ニッケルモノシリサイドよりなるシリサイド層１６Ｓ，１６Ｄ，１６Ｇを形成する。
【００６０】
本発明によれば、このように共通基板上にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成することにより、高速ＣＭＯＳ素子を構成することが可能になる。
【００６１】
図６Ａ〜６Ｅは、前記図５Ｆの工程を詳細に示す。
【００６２】
図６Ａを参照するに、前記図５Ｅの構造上に金属ニッケル膜１５が、約１０ｎｍの膜厚に、スパッタ法あるいは電子ビーム蒸着法により形成される。
【００６３】
次に図６Ｂの工程において、前記図６Ａの構造は、減圧ＣＶＤ装置などのＣＶＤ装置中に導入され、前記金属ニッケル膜１５の表面の自然酸化膜が、水素ガス雰囲気中、１×１０4Ｐａの圧力下、１４０〜２００℃で３０〜６０秒間の熱処理により除去される。
【００６４】
次に、図６Ｃの工程において、引き続き、同じＣＶＤ装置中において、シラン（ＳｉＨ4）あるいはジシラン（Ｓｉ2Ｈ6）ガス雰囲気中、１×１０4Ｐａの圧力下、１４０〜２２０℃で６０秒間の熱処理が施され、前記ｎチャネルＭＯＳトランジスタのソース領域１１ＳＮおよび前記ｐチャネルＭＯＳトランジスタのソース領域１１ＳＰに、Ｎｉ2Ｓｉを主成分とするニッケルシリサイド層１６ｓが、前記ｎチャネルＭＯＳトランジスタのドレイン領域１１ＤＮおよび前記ｐチャネルＭＯＳトランジスタのドレイン領域１１ＤＰに、同様なニッケルシリサイド層１６ｄが、さらに前記ｎチャネルＭＯＳトランジスタのゲート電極１３Ｎおよび前記ｐチャネルＭＯＳトランジスタのゲート電極１３Ｐに、同様なニッケルシリサイド層１６ｇが、それぞれ形成される。
【００６５】
また前記図６Ｃの工程においては、前記シランガス雰囲気との反応により、前記金属ニッケル膜１５の表面に一様に、前記Ｎｉ2Ｓｉを主成分とするニッケルシリサイド層１６が形成される。
【００６６】
次に図６Ｄの工程において、前記金属ニッケル膜１５の表面に形成されていたニッケルシリサイド層１６が、６５℃のＡＰＭエッチャントにより選択的に除去され、次いで残った金属ニッケル膜１５が、８０℃のＳＰＭエッチャントにより選択的に除去される。その際、図６Ｃの熱処理工程の温度を２２０℃以下とすることにより、前記金属ニッケル膜１５の全体がシリサイド化されることはなく、図６Ｄの選択エッチング工程により、前記ニッケルシリサイド層１６ｓ，１６ｄ，１６ｇのみが、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれの位置に残される。
【００６７】
さらに図６Ｅの工程において、前記図６Ｄの構造を、Ａｒ雰囲気中、４００〜６００℃の温度、典型的には４００℃の温度で３０秒間熱処理することにより、前記Ｎｉ2Ｓｉを主成分とするニッケルシリサイド層１６ｓ，１６ｄ，１６ｇを、ニッケルモノシリサイド（ＮｉＳｉ）よりなるシリサイド層１６Ｓ，１６Ｄ，１６Ｇに、変換する。
【００６８】
本実施例によれば、素子領域１１ＢのｐチャネルＭＯＳトランジスタのソースおよびドレイン領域に対応して、シリコン基板１１よりも格子定数の大きいＳｉＧｅエピタキシャル領域１４Ａ，１４Ｂを形成することにより、前記ゲート電極１４Ｃ直下のチャネル領域に、基板面に平行に作用する一軸性の圧縮応力を誘起することが可能で、これにより、前記チャネル領域におけるホールの移動度を大きく向上させることが可能になる。
【００６９】
その際、ニッケルシリサイドを使うことにより、このようなＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に低抵抗シリサイド層１６Ｓ，１６Ｄを、安定に形成することが可能となる。
その際、形成される低抵抗シリサイド層１６Ｓ，１６Ｄのシリコン下地層中への侵入深さは、先の実施形態と同様、図６Ｃのシリサイド形成工程がシラン雰囲気中において実行されるため、２０ｎｍ以下に抑制され、シリサイド層１６Ｓ，１６Ｄが、浅いソース拡散領域あるいはドレイン拡散領域を貫通して、素子領域を構成するウェルと短絡を生じてしまう問題は、生じない。
【００７０】
また本発明では特に、図５Ｃのトレンチ形成工程において、ウェットエッチングを使うことにより、トレンチ１１ＴＡ，１１ＴＢの側壁面にＳｉ（１１１）面などの結晶面を露出させることが可能で、図５Ｄの工程でエピタキシャル成長されるＳｉＧｅ混晶層１４Ａ，１４Ｂの結晶品質を向上させることができる。また前記トレンチ形成工程を、ドライエッチングとウェットエッチングを組み合わせて実行することにより、前記トレンチ１１ＴＡ，１１ＴＢの側壁面を、図５Ｄに示すように、前記ゲート絶縁膜１２直下のチャネル領域に向かって侵入する楔形状に形成することができるが、この場合、かかるトレンチ１１ＴＡ，１１ＴＢを充填するＳｉＧｅ混晶層１４Ａ，１４Ｂの先端部は、前記側壁絶縁膜１３ＷＮ直下の領域に侵入し、前記チャネル領域に近接するため、前記チャネル領域における一軸性圧縮応力の大きさはさらに増大し、前記ｐチャネルＭＯＳトランジスタの動作速度をさらに増大させることができる。
【００７１】
さらに本実施例では図５Ｂの工程において、前記素子領域１１Ｂ中、前記ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰの下方にｐ−型の拡散領域１１ＳＰｂ，１１ＤＰｂを形成しておくことにより、前記ＳｉＧｅ混晶層１４Ａ，１４Ｂが、ドーパントガスを供給しながら実行されるエピタキシャル成長により、高いドーパント濃度で形成された場合でも、前記ｐ型ソース／ドレイン領域１１ＳＰ，１１ＤＰ直下のｐ／ｎ接合部における不純物濃度の急変が回避され、接合容量の増大や耐圧の低下などの問題を回避することができる。
【００７２】
以上、本発明をバルクシリコン基板上に形成されたＭＯＳトランジスタおよびＣＭＯＳ素子を例に説明したが、本発明はＳＯＩ基板上に形成されるＭＯＳトランジスタあるいはＣＭＯＳ素子においても有効である。
【００７３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７４】
（付記１）
絶縁膜で画成されたシリコン面上に、自己整合プロセスにより選択的にニッケルモノシリサイド層を形成する工程を含む半導体装置の製造方法であって、
前記絶縁膜およびシリコン面を有するシリコン基板上に金属ニッケル膜を、前記絶縁膜およびシリコン面を覆うように形成する工程と、
前記シリコン基板を、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記シリコン面表面および前記金属ニッケル膜の表面に、組成が主としてＮｉ2Ｓｉで表される第１のニッケルシリサイド層を形成する工程と、
前記第１のニッケルシリサイド層形成工程の後、前記金属ニッケル膜をウェットエッチング処理により、除去する工程と、
前記第１のニッケルシリサイド層を熱処理により、ニッケルモノシリサイド（ＮｉＳｉ）を主とする第２のニッケルシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法。
【００７５】
（付記２）
前記金属ニッケル膜の形成工程の後、前記第1のニッケルシリサイド層形成工程の前に、前記金属ニッケル膜を還元性雰囲気中で熱処理し、前記金属ニッケル膜表面の酸化膜を除去する工程を含むことを特徴とする付記１記載の半導体装置の製造方法
（付記３）
前記金属ニッケル膜は、１０〜５０ｎｍの膜厚に形成されることを特徴とする付記１または２記載の半導体装置の製造方法。
【００７６】
（付記４）
前記還元性ガスは水素ガスであり、前記酸化膜除去工程は、１４０〜２００℃の温度で実行されることを特徴とする付記３記載の半導体装置の製造方法。
【００７７】
（付記５）
前記シランガスは、モノシランガスまたはジシランガスであることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【００７８】
（付記６）
前記還元性雰囲気中での熱処理工程と、前記第１のシリサイド層の形成工程は、連続して、同一の処理装置中において実行されることを特徴とする付記２記載の半導体装置の製造方法。
【００７９】
（付記７）
基板上に素子分離構造を、前記素子分離構造が、シリコン面よりなる素子領域を画成するように形成する工程と、
前記素子領域上にゲート電極を、前記素子領域中において前記シリコン基板表面に形成されたゲート絶縁膜を介して形成する工程と、
前記ゲート電極のそれぞれの側壁面に第１および第２の側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記第1の側壁絶縁膜および第２の側壁絶縁膜のそれぞれ外側に、同じ導電型のソースおよびドレイン領域を形成する工程と、
前記ソースおよびドレイン領域の表面に、ＮｉＳｉを主とする第1および第２のニッケルモノシリサイド層をそれぞれ形成する工程と、を含む半導体装置の製造方法であって、
前記第1および第２のニッケルモノシリサイド層を形成する工程は、
前記シリコン基板上に、前記第1および第２の拡散領域を覆うように、また前記ゲート電極を前記第1および第２の側壁絶縁膜を含めて覆うように、金属ニッケル膜を堆積する工程と、
前記金属ニッケル膜を、前記第1および第２の拡散領域表面と、シランガス雰囲気中、２２０℃を超えない温度で熱処理し、前記ソース領域表面、前記ドレイン領域表面および前記金属ニッケル膜の表面に、Ｎｉ2Ｓｉを主とする組成の第１，第２および第３のニッケルシリサイド層を、それぞれ形成する工程と、
前記第1〜第３のニッケルシリサイド層の形成工程の後、金属ニッケル膜および前記第３のニッケルシリサイド層をウェットエッチング処理により除去する工程と、
前記ソースおよびドレイン領域において、前記第１および第２のニッケルシリサイド層を、熱処理により、前記第１および第２のニッケルモノシリサイド層に変換する工程と、よりなることを特徴とする半導体装置の製造方法。
【００８０】
（付記８）
前記金属ニッケル膜の形成工程の後、前記第1〜ダイオード３のニッケルシリサイド層形成工程の前に、前記金属ニッケル膜を還元性雰囲気中で熱処理し、前記金属ニッケル膜表面の酸化膜を除去する工程を含むことを特徴とする付記７記載の半導体装置の製造方法
（付記９）
前記金属ニッケル膜は、１０〜５０ｎｍの膜厚に形成されることを特徴とする付記７または８記載の半導体装置の製造方法。
【００８１】
（付記１０）
前記還元性ガスは水素ガスであり、前記酸化膜除去工程は、１４０〜２００℃の温度で実行されることを特徴とする付記８記載の半導体装置の製造方法。
【００８２】
（付記１１）
前記シランガスは、モノシランガスまたはジシランガスであることを特徴とする付記７〜９のうち、いずれか一項記載の半導体装置の製造方法。
【００８３】
（付記１２）
前記還元性雰囲気中での熱処理工程と、前記第１のシリサイド層の形成工程は、連続して、同一の処理装置中において実行されることを特徴とする付記８記載の半導体装置の製造方法。
【００８４】
（付記１３）
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中に、前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、イオン注入を行う工程を含むことを特徴とする付記７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【００８５】
（付記１４）
前記ソースおよびドレイン領域は、ＳｉＧｅ混晶層よりなることを特徴とする付記７〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【００８６】
（付記１５）
前記ソースおよびドレイン領域を形成する工程は、前記素子領域中、前記第１および第２の側壁絶縁膜の外側において前記シリコン面をエッチングし、前記第１および第２の側壁面のそれぞれ外側において第１および第２の凹部を形成する工程と、前記第１および第２の凹部中にＳｉＧｅ混晶層をエピタキシャルに成長させる工程とよりなることを特徴とする付記１４記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８７】
【図１Ａ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１）である。
【図１Ｂ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その２）である。
【図１Ｃ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その３）である。
【図１Ｄ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その４）である。
【図１Ｅ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その５）である。
【図１Ｆ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その６）である。
【図１Ｇ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その７）である。
【図１Ｈ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その８）である。
【図１Ｉ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その９）である。
【図１Ｊ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１０）である。
【図１Ｋ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１１）である。
【図１Ｌ】本発明の第１の実施形態による半導体装置の製造工程を示す図（その１２）である。
【図２】図１Ｈ〜図１Ｌに対応する半導体装置の製造工程を示すフローチャートである。
【図３】図２のステップ２の工程の有無による、得られたシリサイド層のシート抵抗の変化を示す図である。
【図４】図２のステップ３の工程における熱処理温度が、図２のステップ４の選択エッチング工程におよぼす影響を示す図である。
【図５Ａ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その１）である。
【図５Ｂ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その２）である。
【図５Ｃ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その３）である。
【図５Ｄ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その４）である。
【図５Ｅ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その５）である。
【図５Ｆ】本発明の第２の実施形態による半導体装置の製造工程を示す図（その６）である。
【図６Ａ】前記図５Ｆの工程の詳細を示す図（その１）である。
【図６Ｂ】前記図５Ｆの工程の詳細を示す図（その２）である。
【図６Ｃ】前記図５Ｆの工程の詳細を示す図（その３）である。
【図６Ｄ】前記図５Ｆの工程の詳細を示す図（その４）である。
【図６Ｅ】前記図５Ｆの工程の詳細を示す図（その５）である。
【符号の説明】
【００８８】
１，１１  シリコン基板
１Ａ，１１Ａ，１１Ｂ  素子領域
１Ｉ，１１Ｉ  素子分離領域
１ａ，１ｂ，１１ａＮ，１１ｂＮ，１１ａＰ，１１ｂＰ  ソース／ドレインエクステンション領域
１ｃ，１ｄ，１１ＳＮ，１１ＤＮ，１１ＳＰ，１１ＤＰ  ソース／ドレイン領域
１１ＳＮｂ、１１ＤＮｂ、１１ＳＰｂ、１１Ｄｐｂ  埋込拡散領域
１２  ゲート絶縁膜
３，１３Ｎ，１３Ｐ  ゲート電極
４Ａ，４Ｂ，１３ＷＮ，１４Ｗ  側壁絶縁膜
１４Ａ，１４Ｂ  ＳｉＧｅ混晶層
５，１５  金属Ｎｉ膜
６ｓ，６ｄ，６ｇ，１６ｓ，１６ｄ，１６ｇ，１６  Ｎｉ2Ｓｉ層
６Ｓ，６Ｄ，６Ｇ，１６Ｓ，１６Ｄ，１６Ｇ  ＮｉＳｉ層
【図１Ａ】
0004822852.tif 000002
【図１Ｂ】
0004822852.tif 000003
【図１Ｃ】
0004822852.tif 000004
【図１Ｄ】
0004822852.tif 000005
【図１Ｅ】
0004822852.tif 000006
【図１Ｆ】
0004822852.tif 000007
【図１Ｇ】
0004822852.tif 000008
【図１Ｈ】
0004822852.tif 000009
【図１Ｉ】
0004822852.tif 000010
【図１Ｊ】
0004822852.tif 000011
【図１Ｋ】
0004822852.tif 000012
【図１Ｌ】
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【図２】
0004822852.tif 000014
【図３】
0004822852.tif 000015
【図４】
0004822852.tif 000016
【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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