(57)【特許請求の範囲】
【請求項１】
ｎ階調（ｎは８以上の偶数）の階調表示基準電圧を生成する階調表示基準電圧生成回路と、
前記ｎ階調の階調表示基準電圧に基づいて表示データをアナログ変換するＤＡ変換回路と、
前記階調表示基準電圧生成回路により生成された前記ｎ階調の階調表示基準電圧のそれぞれを前記ＤＡ変換回路に供給するために互いに並列に設けられたｎ本の基準電圧配線とを備え、
前記ｎ本の基準電圧配線は、１以上の整数であって、連続する整数で表される１階調からｎ階調のうち、連続する整数で表され、階調数が偶数の階調範囲を備える２以上のグループに分割され、
分割された各グループ内の最初の階調を、前記階調範囲における最も小さい整数で表される階調とし、
最後の階調を、２以上の整数であって、前記階調範囲における最も大きい整数で表される階調とし、
１≦最初の階調＜最後の階調≦ｎ階調、であり、
階調数＝最後の階調−最初の階調＋１（ただし階調数は偶数）、
中間階調＝最初の階調＋階調数／２−１、
としたときに、
前記ｎ階調に含まれる連続する整数で表される偶数の階調分の基準電圧配線は、
式＝中間階調＋１、最初の階調、中間階調＋２、最初の階調＋１、中間階調＋３、最初の階調＋２………中間階調＋階調数／２−２、中間階調−２、中間階調＋階調数／２−１、中間階調−１、中間階調＋階調数／２、中間階調、
によって決定された順番に並ぶように配置されることにより、前記ｎ本の基準電圧配線は、互いに隣接する２本の基準電圧配線にそれぞれ供給される階調表示基準電圧の階調値の差が２階調以上となることを特徴とする表示駆動用集積回路。
【請求項２】
前記階調表示基準電圧生成回路は、互いに隣接する２本の基準電圧配線間に駆動電圧分の電位差を与えるために設けられたテスト回路を有する請求項１記載の表示駆動用集積回路。
【請求項３】
前記テスト回路は、前記ｎ本の基準電圧配線のうちの奇数番目の基準電圧配線にそれぞれ第１電圧を与えるために設けられた第１スイッチ群と、
偶数番目の基準電圧配線にそれぞれ第２電圧を与えるために設けられた第２スイッチ群とを有し、
前記第１電圧と前記第２電圧との間の電位差が、前記駆動電圧分の電位差である請求項２記載の表示駆動用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グレースケールレベル（以下、階調レベルとする）の階調表示基準電圧を生成する階調表示基準電圧生成回路と、この階調表示基準電圧に基づいて表示データをアナログ変換するＤＡ変換回路と、この階調表示基準電圧をＤＡ変換回路に供給するための基準電圧配線とを備えた表示駆動用集積回路及び表示駆動用集積回路の配線配置決定方法に関するものである。
【背景技術】
【０００２】
従来から、アクティブマトリックス方式の液晶表示装置において、抵抗分割により得られた中間電圧により液晶素子を駆動する階調表示基準電圧発生回路が知られている（例えば、特許文献１参照）。
【０００３】
上記階調表示基準電圧発生回路では、抵抗分割用の抵抗にγ補正と呼ばれる抵抗比を持たせており、この抵抗比の比率に応じて液晶素子の光学特性を補正し、より自然な階調表示を実現している。
【０００４】
以下に、上記階調表示基準電圧発生回路を備えた液晶表示装置の構成と、その液晶表示装置におけるＴＦＴ（薄膜トランジスタ）方式の液晶パネルの構成と、その液晶駆動波形、および、そのソースドライバの構成を説明する。
【０００５】
図１３は、従来技術を示すものであり、液晶表示装置９０１の要部構成を示すブロック図である。図１４は、液晶表示装置９０１に設けられた液晶パネル９０２の要部構成を示す回路図である。液晶表示装置９０１は、従来のアクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置である。この液晶表示装置９０１は、液晶表示部９３４とそれを駆動する液晶駆動回路（液晶駆動部）９３５とを備えている。液晶表示部９３４は、ＴＦＴ方式の液晶パネル９０２を有している。そして、液晶パネル９０２内には、液晶表示素子９１２（図１４）と、後に詳述する対向電極（共通電極）９０３とを設けている。
【０００６】
一方、液晶駆動回路９３５には、ＩＣ（集積回路）からなるソースドライバ部９０４およびゲートドライバ部９０６と、コントローラ９０８と、液晶駆動電源９０９とが搭載されている。そして、コントローラ９０８は、ソースドライバ部９０４に表示データＤおよび制御信号Ｓ１を供給する一方、ゲートドライバ部９０６には制御信号Ｓ２を供給する。
【０００７】
液晶パネル９０２には、所定の間隔を空けて互いに平行に設けられた複数本のゲート信号ライン９１０と、所定の間隔を空けてゲート信号ライン９１０と直交する方向に互いに平行に設けられた複数本のソース信号ライン９１１とが配置されている。ゲート信号ライン９１０とソース信号ライン９１１との各交差点には、液晶表示素子９１２がそれぞれ設けられている。各液晶表示素子９１２は、画素電極９１３と画素容量９１４とＴＦＴ９１５とを有している。画素容量９１４の一端は画素電極９１３に結合されており、画素電極の他端は対向電極９０３に結合されている。ＴＦＴ９１５は、画素電極９１３への電圧印加をオンオフ制御する。ＴＦＴ９１５のソースはソース信号ライン９１１に結合され、そのゲートは、ゲート信号ライン９１０に結合され、そのドレインは画素電極９１３に結合されている。
【０００８】
上記構成の液晶表示装置９０１において、外部から入力された表示データは、コントローラ９０８を介してデジタル信号である表示データＤとしてソースドライバ部９０４に入力される。そうすると、ソースドライバ部９０４は、入力された表示データＤを時分割して複数個のソースドライバ９０５にラッチし、その後、Ｄ／Ａ（デジタル／アナログ）変換する。そして、時分割された表示データＤがＤ／Ａ変換されることにより得られた階調表示用のアナログ電圧（以下、「階調表示電圧」と言う）を、ソース信号ライン９１１を介して、液晶パネル９０２内の対応する液晶表示素子９１２に出力する。
【０００９】
ソース信号ライン９１１には、図１３に示すソースドライバ部９０４から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号ライン９１０には、ゲートドライバ部９０６から、列方向に並んだＴＦＴ９１５を順次オンするための走査信号が与えられる。そして、オン状態のＴＦＴ９１５を介して、上記ＴＦＴ９１５のドレインに接続された画素電極９１３にソース信号ライン９１１を通って階調表示電圧が印加され、上記対向電極９０３とＴＦＴ９１５との間の画素容量９１４に電荷が蓄積される。こうして、液晶の光透過率が上記階調表示電圧に応じて変化して、画素表示が行われるのである。
【００１０】
図１５は液晶表示装置９０１の印加電圧が高い時の液晶駆動波形を示す波形図であり、図１６は印加電圧が低い時の液晶駆動波形を示す波形図である。ソースドライバ駆動電圧９２５ａ・９２５ｂは、ソースドライバ９０５による駆動電圧を表す波形である。ゲートドライバ駆動電圧９２６ａ・９２６ｂは、ゲートドライバ９０７による駆動電圧を表す波形である。対向電極電位９２７ａ・９２７ｂは、対向電極９０３の電位波形を表している。画素電極電圧９２８ａ・９２８ｂは、画素電極９１３の電圧波形を表している。ここで、液晶材料に印加される電圧は、画素電極９１３と対向電極９０３との間の電位差によって表され、図１５・１６においては斜線で示している。
【００１１】
例えば、図１５の場合は、ゲートドライバ部９０６（図１３）のゲートドライバ駆動電圧９２６ａのレベルが「ハイレベル」の期間だけＴＦＴ９１５（図１４）がオンし、ソースドライバ部９０４（図１３）のソースドライバ駆動電圧９２５ａと対向電極９０３の対向電極電位９２７ａとの間の差を表す電圧が画素電極９１４に印加される。その後、ゲートドライバ部９０６のゲートドライバ駆動電圧９２６ａのレベルは「ローレベル」となり、ＴＦＴ９１５はオフ状態となる。その場合に、画素には画素容量９１４が存在するために、上述の電圧が維持される。
【００１２】
図１６の場合も同様である。ただし、図１５と図１６とは液晶材料に印加される電圧が異なる場合を示しており、図１５の場合は、図１６の場合と比べて印加電圧が高くなっている。このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００１３】
図１７はソースドライバ９０５の概略構成を示すブロック図であり、図１８はその詳細構成を示すブロック図である。ソースドライバ９０５は、シフトレジスタ９１６を備えている。シフトレジスタ９１６は、コントローラ９０８から受け取ったスタートパルスＳＰおよびクロックＣＫを含む制御信号Ｓ１に基づいてシフト動作を実行する。なお、端子Ｓはカスケード出力端子である。
【００１４】
ソースドライバ９０５には、入力ラッチ回路９１７が設けられている。入力ラッチ回路９１７は、Ｒ（赤）、Ｇ（緑）及びＢ（青）の表示データ（ＤＲ、ＤＧ及びＤＢ）を有するデジタル信号の表示データＤをラッチする。入力ラッチ回路９１７によりラッチされた表示データは、シフトレジスタ９１６のシフト動作に応じて、時分割によって６４個のサンプリングメモリ９１８にそれぞれ記憶される。
【００１５】
その後、各サンプリングメモリ９１８に記憶された表示データは、コントローラ９０８からの水平同期信号に同期して生成される信号（図示せず）に基づいてホールドメモリ９１９に一括転送される。
【００１６】
ソースドライバ９０５は、階調表示基準電圧生成回路９２３を備えている。階調表示基準電圧生成回路９２３は、外部基準電圧発生回路（図１３における液晶駆動電源９０９に相当）から供給される電圧ＶＲに基づいて、６４階調の階調表示基準電圧を生成する。
【００１７】
各ホールドメモリ９１９に一括転送された表示データは、レベルシフタ回路９２０を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）９２１に送出され、階調表示基準電圧生成回路９２３からの各レベルの階調表示基準電圧に基づいてアナログ電圧信号に変換される。そして、各出力回路９２２によって、各液晶駆動電圧出力端子９２９から、上記階調表示電圧として、各液晶表示素子９１２（図１４）に結合されたソース信号ライン９１１に出力されるのである。すなわち、上記階調表示基準電圧生成回路９２３によって生成される階調表示基準電圧のレベル数が表示可能な階調数となるのである。
【００１８】
図１９は、階調表示基準電圧生成回路９２３の構成を示すブロック図である。階調表示基準電圧発生回路９２３は、上述のような複数の階調表示基準電圧を生成して中間電圧を生成する。図１９に示す階調表示基準電圧生成回路９２３は、６４通りの階調表示基準電圧を生成する。
【００１９】
この階調表示基準電圧生成回路９２３は、９個の基準電圧（中間調電圧）ＶＩ０・ＶＩ８・ＶＩ１６・ＶＩ２４・ＶＩ３２・ＶＩ４０・ＶＩ４８・ＶＩ５６・ＶＩ６３が入力される端子と、γ補正のための抵抗比を持たせた８個の抵抗素子Ｒ０〜Ｒ７とを備えており、抵抗素子Ｒ０を７等分した箇所、及び抵抗素子Ｒ１〜Ｒ７のそれぞれを８等分した箇所からそれぞれ６４種類の電圧信号Ｖ０〜Ｖ６３を出力する。
【００２０】
このように、γ補正と呼ばれる抵抗比をソースドライバ部９０４のソースドライバ９０５に設けられた階調表示基準電圧生成回路９２３に内蔵し、上記階調表示電圧に変換するための液晶駆動出力電圧に、γ補正の抵抗比により折れ線特性を持たせるようにしている。したがって、上記抵抗比の比率により液晶材料の光学特性を補正することによって、液晶材料の光学特性に合わせた自然な階調表示を行うことができる。
【００２１】
図２０は、階調表示基準電圧生成回路９２３における液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。横軸は階調表示データ（デジタル入力）を表し、縦軸は液晶駆動出力電圧（アナログ電圧）を表している。図２０に示すように、γ補正の抵抗比による折れ線特性が現れており、この折れ線特性に基づいて、液晶材料の光学特性を補正することによって、液晶材料の光学特性に合わせた自然な階調表示を行うことができる。
【００２２】
各Ｄ／Ａ変換回路９２１は、ホールドメモリ９１９に転送された表示データに基づいて、階調表示基準電圧生成回路９２３により生成される６４個の階調表示基準電圧（Ｖ０〜Ｖ６３）のうちの１つを選択し、出力回路９２２へ基準電圧のアナログレベルの信号を伝達し、出力回路９２２は受け取った信号をインピーダンス変換し、液晶駆動電圧出力端子９２９より出力する。
【００２３】
図２１はＤＡ変換回路９２１の構成を示す回路図であり、図２２（ａ）はＤＡ変換回路９２１に設けられたアナログスイッチ９３０の構成を説明するための図であり、図２２（ｂ）はアナログスイッチ９３０の動作を説明するための図である。図２３は、ＤＡ変換回路９２１の動作を示す真理値表である。
【００２４】
６４個の階調表示基準電圧Ｖ０〜Ｖ６３を供給する基準電圧配線が、階調表示基準電圧Ｖ０・Ｖ１・Ｖ２…Ｖ６２・Ｖ６３の順番に配置されている。各アナログスイッチ９３０は、図２２（ａ）（ｂ）に示すように、ゲートＧとソースＡとドレインＢとを有しており、ゲートＧが“Ｈ（ハイレベル）”のときにオンしてソースＡとドレインＢとが導通し、ゲートＧが“Ｌ（ローレベル）”のときにハイインピーダンス（Ｚ）になるアナログスイッチである。信号Ｄ０Ｂ・Ｄ１Ｂ・Ｄ２Ｂ・Ｄ３Ｂ・Ｄ４Ｂ・Ｄ５Ｂは、それぞれ信号Ｄ０・Ｄ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５の反転信号である。ＤＡ変換回路９２１は、図２３に示す真理値表に従って、６４個の階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つを出力端子ＯＵＴへ出力する。
【００２５】
図１７及び図１８に示す階調表示基準電圧生成回路９２３は、ソースドライバ９０５内に１回路のみ存在するのに対して、Ｄ／Ａ変換回路９２１は、ソースドライバ９０５の出力毎に存在し、その回路数は出力数と等しく、図１８に示す例では２０個の液晶駆動電圧出力端子９２９がある。このため、階調表示基準電圧生成回路９２３で生成した階調表示基準電圧を各ＤＡ変換回路９２１に供給するためには、階調表示基準電圧生成回路９２３から各Ｄ／Ａ変換回路９２１までそれぞれ配線する必要がある。
【特許文献１】特許第３４７２４７３号明細書（平成１１年１０月８日（１９９９．１０．８）公開）
【非特許文献１】横河電機株式会社テスタ事業部、「ＴＳ６７００ハンドブック」、横河電機株式会社製造のテスタＴＳ６７００に添付されたマニュアル、横河電機株式会社、２００１年６月、３５９頁
【発明の開示】
【発明が解決しようとする課題】
【００２６】
近年液晶ドライバの多階調、多出力（例えば２５６階調、４８０出力等）が進展しており、このような多階調、多出力の液晶ドライバであるソースドライバ５のテストにおいては、各ＤＡ変換回路９２１から出力されるそれぞれの階調電圧値の全てが、各レベルのデジタル画像データに対応して正しく変換された電圧値として出力されているか否かをテストする必要がある。
【００２７】
なぜなら、ソースドライバ５はシリコン上に微細な回路を集積した集積回路であり、配線が微細になるため製造工程にて発生した微小な異物が、集積回路の動作不良を引き起こすからである。
【００２８】
図１８に示すように基準電圧配線群９２４を構成する各基準電圧配線はソースドライバの長辺とほぼ同じ長さがあり、多階調が進むほど基準電圧配線の本数が多くなり、基準電圧配線のチップに占める面積も増大する。このため、微小な異物による不良も多く発生する。
【００２９】
図２４は、異物９３６が互いに隣接する基準電圧配線の間に挟まった場合の各基準電圧配線の電圧変動を説明するための図である。図２５（ａ）及び図２５（ｂ）は、図２４の状態において、異物９３６の抵抗値がＤＡ変換回路９２１からの出力電圧に及ぼす影響を説明するための図である。
【００３０】
図２４は、階調表示基準電圧Ｖ１６を供給する基準電圧配線と階調表示基準電圧Ｖ１７を供給する基準電圧配線との間に異物９３６が挟まった例を示している。両基準電圧配線の間の電位差は、１階調分の電位差になる。
【００３１】
図２５（ａ）に示すように、０Ｖから５Ｖを６３個の等しい抵抗を使用して分割し６４階調を作成する階調表示基準電圧生成回路９２３において、全体の抵抗値を２０ｋΩ（２０，０００Ω）とした場合、１階調を生成する抵抗値は約３１７．４６Ω（２０ｋΩ÷６３≒３１７．４６Ω）になるから、１階調の電圧は約７９．３７ｍＶ（５Ｖ×３１７．４６Ω÷２０ｋΩ≒０．０７９３７Ｖ）になる。
【００３２】
１階調の間に１ｋΩ（１０００Ω）の抵抗値がある異物９３６が挟まった場合、挟まった階調の合成抵抗は、１階調分の抵抗３１７．４６Ωと異物の抵抗とが並列につながったと考えられるため、約２４０．９６Ω（１／（（１／３１７．４６）＋（１／１ｋΩ））≒２４０．９６Ω）になり、元の１階調の抵抗値３１７．４６Ωから７６．５Ωに変動する。このため全体の抵抗値は２０ｋΩから１９．９２３５ｋΩ（約１９９２４Ω）に変動する。この時、該当箇所の電圧は約６０．４７ｍＶ（５Ｖ×２４０．９６Ω÷１９．９２３５ｋΩ≒０．０６０５）になり、異物９３６が挟まったことによる元の電圧７９．３７ｍＶからの変動は、１８．９ｍＶ（７９．３７−６０．４７＝１８．９）である。
【００３３】
測定テスタの電圧分解能は、約１ｍＶ（例えば、横河電機株式会社製のテスタＴＳ６７００のハンドブック（非特許文献１）によれば、−８Ｖ〜＋８Ｖの測定範囲で、９７７μＶである）あるので、前記変動電圧１８．９ｍＶを検出することができ、このソースドライバ５を不良と判定することができる。
【００３４】
一方、図２５（ｂ）のように、１階調の間に１００ｋΩ（１００，０００Ω）の抵抗値がある異物９３６が挟まった場合、挟まった階調の合成抵抗は、１階調分の抵抗３１７．５Ωと異物９３６の抵抗とが並列に接続された構成と考えられるため、約３１６．４６Ω（１／（（１／３１７．４６）＋（１／１００ｋ））≒３１６．４６）になり、元の１階調の抵抗値３１７．４６Ωから１Ω変動する。このため、全体の抵抗値は２０ｋΩから１９．９９９ｋΩ（１９９９９Ω）に変動する。該当箇所の電圧は約７９．１２ｍＶ（５Ｖ×３１６．４６Ω÷１９．９９９ｋΩ≒０．０７９１２）になり、元の電圧７９．３７ｍＶからの変動は０．２５ｍＶ（７９．３７−７９．１２＝０．２５）でしかない。従って、前述した測定テスタの１ｍＶの電圧分解能によっては、異物９３６が挟まったことによる変動電圧を検出できないため、この異物９３６を検出することができないという問題が生じる。このような１ｍＶ以下の電圧変動は、液晶パネル上の表示には影響はないが、ソースドライバの品質向上のためには異物を検出する必要がある。
【００３５】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、互いに隣接する基準電圧配線の間に挟まった抵抗値の大きい異物を確実に検出することができ、表示駆動用集積回路の品質を向上させることができる表示駆動用集積回路及び表示駆動用集積回路の配線配置決定方法を提供することにある。
【課題を解決するための手段】
【００３６】
本発明に係る表示駆動用集積回路は、上記課題を解決するために、ｎ階調（ｎは２以上の整数）の階調表示基準電圧を生成する階調表示基準電圧生成回路と、前記ｎ階調の階調表示基準電圧に基づいて表示データをアナログ変換するＤＡ変換回路と、前記階調表示基準電圧生成回路により生成された前記ｎ階調の階調表示基準電圧のそれぞれを前記ＤＡ変換回路に供給するために互いに並列に設けられたｎ本の基準電圧配線とを備え、前記ｎ本の基準電圧配線は、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように配置されていることを特徴としている。
【００３７】
上記の特徴によれば、ｎ階調の階調表示基準電圧のそれぞれをＤＡ変換回路に供給するために互いに並列に設けられたｎ本の基準電圧配線が、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように配置されているので、互いに隣接する２本の基準電圧配線の間の電位差が大きくなる。このため、互いに隣接する基準電圧配線の間に抵抗値の大きい異物が挟まっても、挟まった異物による基準電圧配線の間の電位差の変動値を測定器の分解能よりも大きくすることができる。従って、互いに隣接する基準電圧配線の間に挟まった抵抗値の大きい異物を確実に検出することができ、表示駆動用集積回路の品質を向上させることができる。
【００３８】
上記配置を実現する手段として、本発明に係る表示駆動用集積回路では、前記ｎ本（ｎは２以上の整数であり、且つ偶数）の基準電圧配線が、式＝ｎ／２＋１階調、１階調、ｎ／２＋２階調、２階調………ｎ／２＋（ｎ／２―１）階調、ｎ／２―１階調、ｎ／２＋ｎ／２階調、ｎ／２階調、によって決定された順番に並ぶように配置されていることが好ましい。
【００３９】
上記構成によれば、１階調からｎ／２階調までの基準電圧配線と、ｎ／２＋１階調からｎ／２＋ｎ／２階調までの基準電圧配線とを交互に配置することができ、隣接する２本の基準電圧配線が２階調以上の電位差を有するようにｎ本の基準電圧配線を容易に配置することができる。
【００４０】
なお、本発明は全体のｎ階調の一部の階調に適応することも可能である。
【００４１】
本発明を上記ｎ階調の一部の階調も含めて表現すると下記式のようになる。
【００４２】
式＝中間階調＋１、最初の階調、中間階調＋２、最初の階調＋１、中間階調＋３、最初の階調＋２………中間階調＋階調数／２−２、中間階調−２、中間階調＋階調数／２−１、中間階調−１、中間階調＋階調数／２、中間階調。
【００４３】
ここで、
最初の階調は、１以上の整数であって、連続する整数で表される１階調からｎ階調のうち、上記連続する整数で表される偶数の階調範囲における最初の階調であり、
最後の階調は、２以上の整数であって、前記階調範囲における最後の階調であり、
１≦最初の階調＜最後の階調≦ｎ階調、であり、
階調数＝最後の階調−最初の階調＋１（ただし階調数は偶数）、
中間階調＝最初の階調＋階調数／２−１、
である。
【００４４】
本発明に係る表示駆動用集積回路の配線配置決定方法は、上記課題を解決するために、ｎ階調（ｎは２以上の整数）の階調表示基準電圧のそれぞれを供給するために互いに並列に設けられるｎ本の基準電圧配線の配置を、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように決定することを特徴とする。
【００４５】
上記の特徴によれば、ｎ階調の階調表示基準電圧のそれぞれを供給するために互いに並列に設けられるｎ本の基準電圧配線の配置を、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように決定するので、互いに隣接する２本の基準電圧配線の間の電位差が大きくなる。このため、互いに隣接する基準電圧配線の間に抵抗値の大きい異物が挟まっても、挟まった異物による基準電圧配線の間の電位差の変動値を測定器の分解能よりも大きくすることができる。従って、互いに隣接する基準電圧配線の間に挟まった抵抗値の大きい異物を確実に検出することができ、表示駆動用集積回路の品質を向上させることができる。
【００４６】
本発明に係る表示駆動用集積回路では、前記階調表示基準電圧生成回路は、互いに隣接する２本の基準電圧配線間に駆動電圧分の電位差を与えるために設けられたテスト回路を有することが好ましい。
【００４７】
本発明に係る表示駆動用集積回路では、前記テスト回路は、前記ｎ本の基準電圧配線のうちの奇数番目の基準電圧配線にそれぞれ第１電圧を与えるために設けられた第１スイッチ群と、偶数番目の基準電圧配線にそれぞれ第２電圧を与えるために設けられた第２スイッチ群とを有し、前記第１電圧と前記第２電圧との間の電位差が、前記駆動電圧分の電位差であることが好ましい。
【発明の効果】
【００４８】
本発明に係る表示駆動用集積回路は、以上のように、ｎ階調の階調表示基準電圧のそれぞれをＤＡ変換回路に供給するために互いに並列に設けられたｎ本の基準電圧配線が、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように配置されているので、互いに隣接する基準電圧配線の不具合を確実に検出することができ、表示駆動用集積回路の品質を向上させることができるという効果を奏する。
【００４９】
本発明に係る表示駆動用集積回路の配線配置決定方法は、以上のように、ｎ階調の階調表示基準電圧のそれぞれを供給するために互いに並列に設けられるｎ本の基準電圧配線の配置を、互いに隣接する２本の基準電圧配線が２階調以上の電位差を有するように決定するので、自動配置配線等に応用することにより、簡単に上記の配線配置を実現でき、互いに隣接する基準電圧配線の不具合を確実に検出することができ、表示駆動用集積回路の品質を向上させることができる。
【発明を実施するための最良の形態】
【００５０】
本発明の一実施形態について図１から図１２に基づいて説明すると以下の通りである。図１は本発明の実施形態を示すものであり、液晶表示装置１の要部構成を示すブロック図である。図２は、液晶表示装置１に設けられた液晶パネル２の要部構成を示す回路図である。
【００５１】
液晶表示装置１は、アクティブマトリックス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置である。この液晶表示装置１は、液晶表示部３４とそれを駆動する液晶駆動回路（液晶駆動部）３５とを備えている。液晶表示部３４は、ＴＦＴ方式の液晶パネル２を有している。そして、液晶パネル２内には、液晶表示素子１２（図２）と、後に詳述する対向電極（共通電極）３とを設けている。
【００５２】
一方、液晶駆動回路３５には、ＩＣ（集積回路）からなるソースドライバ部４およびゲートドライバ部６と、コントローラ８と、液晶駆動電源９とが搭載されている。そして、コントローラ８は、ソースドライバ部４に表示データＤおよび制御信号Ｓ１を供給する一方、ゲートドライバ部６には制御信号Ｓ２を供給する。
【００５３】
液晶パネル２には、所定の間隔を空けて互いに平行に設けられた複数本のゲート信号ライン１０と、所定の間隔を空けてゲート信号ライン１０と直交する方向に互いに平行に設けられた複数本のソース信号ライン１１とが配置されている。ゲート信号ライン１０とソース信号ライン１１との各交差点には、液晶表示素子１２がそれぞれ設けられている。各液晶表示素子１２は、画素電極１３と画素容量１４とＴＦＴ１５とを有している。画素容量１４の一端は画素電極１３に結合されており、画素電極の他端は対向電極３に結合されている。ＴＦＴ１５は、画素電極１３への電圧印加をオンオフ制御する。ＴＦＴ１５のソースはソース信号ライン１１に結合され、そのゲートは、ゲート信号ライン１０に結合され、そのドレインは画素電極１３に結合されている。
【００５４】
上記構成の液晶表示装置１において、外部から入力された表示データは、コントローラ８を介してデジタル信号である表示データＤとしてソースドライバ部４に入力される。そうすると、ソースドライバ部４は、入力された表示データＤを時分割して複数個のソースドライバ５にラッチし、その後、Ｄ／Ａ（デジタル／アナログ）変換する。そして、時分割された表示データＤがＤ／Ａ変換されることにより得られた階調表示用のアナログ電圧（以下、「階調表示電圧」と言う）を、ソース信号ライン１１を介して、液晶パネル２内の対応する液晶表示素子１２に出力する。
【００５５】
ソース信号ライン１１には、図１に示すソースドライバ部４から、表示対象画素の明るさに応じた上記階調表示電圧が与えられる。一方、ゲート信号ライン１０には、ゲートドライバ部６から、列方向に並んだＴＦＴ１５を順次オンするための走査信号が与えられる。そして、オン状態のＴＦＴ１５を介して、上記ＴＦＴ１５のドレインに接続された画素電極１３にソース信号ライン１１を通って階調表示電圧が印加され、上記対向電極３とＴＦＴ１５との間の画素容量１４に電荷が蓄積される。こうして、液晶の光透過率が上記階調表示電圧に応じて変化して、画素表示が行われるのである。
【００５６】
図３は液晶表示装置１の印加電圧が高い時の液晶駆動波形を示す波形図であり、図４は印加電圧が低い時の液晶駆動波形を示す波形図である。ソースドライバ駆動電圧２５ａ・２５ｂは、ソースドライバ５による駆動電圧を表す波形である。ゲートドライバ駆動電圧２６ａ・２６ｂは、ゲートドライバ７による駆動電圧を表す波形である。対向電極電位２７ａ・２７ｂは、対向電極３の電位波形を表している。画素電極電圧２８ａ・２８ｂは、画素電極３の電圧波形を表している。ここで、液晶材料に印加される電圧は、画素電極１３と対向電極３との間の電位差によって表され、図３・４においては斜線で示している。
【００５７】
例えば、図３の場合は、ゲートドライバ部６（図１）のゲートドライバ駆動電圧２６ａのレベルが「ハイレベル」の期間だけＴＦＴ１５（図２）がオンし、ソースドライバ部４（図１）のソースドライバ駆動電圧２５ａと対向電極３の対向電極電位２７ａとの間の差を表す電圧が画素電極１４に印加される。その後、ゲートドライバ部６のゲートドライバ駆動電圧２６ａのレベルは「ローレベル」となり、ＴＦＴ１５はオフ状態となる。その場合に、画素には画素容量１４が存在するために、上述の電圧が維持される。
【００５８】
図４の場合も同様である。ただし、図３と図４とは液晶材料に印加される電圧が異なる場合を示しており、図３の場合は、図４の場合と比べて印加電圧が高くなっている。このように、液晶材料に印加する電圧をアナログ電圧として変化させることによって、液晶の光透過率をアナログ的に変え、多階調表示を実現している。なお、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数によって決定される。
【００５９】
図５はソースドライバ５の概略構成を示すブロック図であり、図６はソースドライバ５の詳細構成を示すブロック図である。ソースドライバ５は、シフトレジスタ１６を備えている。シフトレジスタ１６は、コントローラ８から受け取ったスタートパルスＳＰおよびクロックＣＫを含む制御信号Ｓ１に基づいてシフト動作を実行する。なお、端子Ｓはカスケード出力端子である。
【００６０】
ソースドライバ５には、入力ラッチ回路１７が設けられている。入力ラッチ回路１７は、Ｒ（赤）、Ｇ（緑）及びＢ（青）の表示データ（ＤＲ、ＤＧ及びＤＢ）を有するデジタル信号の表示データＤをラッチする。入力ラッチ回路１７によりラッチされた表示データは、シフトレジスタ１６のシフト動作に応じて、時分割によって６４個のサンプリングメモリ１８にそれぞれ記憶される。
【００６１】
その後、各サンプリングメモリ１８に記憶された表示データは、コントローラ８からの水平同期信号に同期して生成される信号（図示せず）に基づいてホールドメモリ１９に一括転送される。
【００６２】
ソースドライバ５は、階調表示基準電圧生成回路２３を備えている。階調表示基準電圧生成回路２３は、外部基準電圧発生回路（図１における液晶駆動電源９に相当）から供給される電圧ＶＲに基づいて、６４階調の階調表示基準電圧を生成する。
【００６３】
各ホールドメモリ１９に一括転送された表示データは、レベルシフタ回路２０を介してＤ／Ａ変換回路（デジタル・アナログ変換回路）２１に送出され、階調表示基準電圧生成回路２３から供給された各レベルの階調表示基準電圧に基づいてアナログ電圧信号に変換される。そして、各出力回路２２によって、各液晶駆動電圧出力端子２９から、上記階調表示電圧として、各液晶表示素子１２（図２）に結合されたソース信号ライン９１１に出力されるのである。すなわち、上記階調表示基準電圧生成回路２３によって生成される階調表示基準電圧のレベル数（例えば６４レベル）が表示可能な階調数（例えば６４階調）となるのである。
【００６４】
図７は、ソースドライバ５に設けられた階調表示基準電圧発生回路２３の構成を示すブロック図である。階調表示基準電圧発生回路２３は、上述のような複数の階調表示基準電圧を生成して中間電圧を生成する。図７に示す階調表示基準電圧生成回路２３は、６４通りの階調表示基準電圧を生成する。
【００６５】
この階調表示基準電圧生成回路２３は、９個の基準電圧（中間調電圧）ＶＩ０・ＶＩ８・ＶＩ１６・ＶＩ２４・ＶＩ３２・ＶＩ４０・ＶＩ４８・ＶＩ５６・ＶＩ６３がそれぞれ入力される端子と、γ補正のための抵抗比を持たせて直列に連結した８個の抵抗素子Ｒ０・Ｒ１・Ｒ２・Ｒ３・Ｒ４・Ｒ５・Ｒ６・Ｒ７とを備えており、抵抗素子Ｒ０を７等分した箇所、及び抵抗素子Ｒ１〜Ｒ７のそれぞれを８等分した箇所からそれぞれ６４種類の電圧信号（階調表示基準電圧Ｖ０・Ｖ１・Ｖ２…Ｖ６１・Ｖ６２・Ｖ６３）を出力する。
【００６６】
このように、ソースドライバ５に設けられた階調表示基準電圧生成回路２３に、γ補正と呼ばれる抵抗比を持たせて直列に連結した抵抗素子を内蔵し、上記階調表示電圧に変換するための液晶駆動出力電圧に、γ補正の抵抗比による折れ線特性を持たせるようにしている。したがって、上記抵抗比の比率により液晶材料の光学特性を補正することによって、液晶材料の光学特性に合わせた自然な階調表示を行うことができる。
【００６７】
各Ｄ／Ａ変換回路２１は、ホールドメモリ１９に転送された表示データに基づいて、階調表示基準電圧生成回路２３により生成される６４個の階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つを選択し、選択した階調表示基準電圧のアナログレベルの信号を出力回路２２へ伝達し、出力回路２２は受け取った信号をインピーダンス変換し、液晶駆動電圧出力端子２９より出力する。
【００６８】
図８はソースドライバ５に設けられたＤＡ変換回路２１の構成を説明するための回路図であり、図９（ａ）はＤＡ変換回路２１に設けられたアナログスイッチ３０の構成を説明するための図であり、図９（ｂ）はアナログスイッチ３０の動作を説明するための図である。図１０は、ＤＡ変換回路２１の動作を示す真理値表である。
【００６９】
ＤＡ変換回路２１には、階調表示基準電圧発生回路２３から６４個の階調表示基準電圧Ｖ０〜Ｖ６３をそれぞれ供給する６４本の基準電圧配線が結合されている。階調表示基準電圧Ｖｋ（０≦ｋ≦６３）は（ｋ＋１）階調の階調表示基準電圧である。従って、例えば、階調表示基準電圧Ｖ０は１階調の階調表示基準電圧であり、階調表示基準電圧Ｖ１は２階調の階調表示基準電圧であり、階調表示基準電圧Ｖ２は３階調の階調表示基準電圧である。また、階調表示基準電圧Ｖ３１は３２階調の階調表示基準電圧であり、階調表示基準電圧Ｖ３２は３３階調の階調表示基準電圧である。また、階調表示基準電圧Ｖ６２は６３階調の階調表示基準電圧であり、階調表示基準電圧Ｖ６３は６４階調の階調表示基準電圧である。
【００７０】
６４本の基準電圧配線は、階調表示基準電圧発生回路２３からＤＡ変換回路２１に向かって互いに並列に配置されており、それぞれの基準電圧配線が階調表示基準電圧発生回路２３からＤＡ変換回路２１へ供給する階調表示基準電圧の階調が、「ｎ／２＋１階調、１階調、ｎ／２＋２階調、２階調………ｎ／２＋（ｎ／２―１）階調、ｎ／２―１階調、ｎ／２＋ｎ／２階調、ｎ／２階調」の順番に並ぶように配置されている。
【００７１】
図８に示す例では、ｎ＝６４であるので、「３３階調（階調表示基準電圧Ｖ３２）、１階調（階調表示基準電圧Ｖ０）、３４階調（階調表示基準電圧Ｖ３３）、２階調（階調表示基準電圧Ｖ１）………６３階調（階調表示基準電圧Ｖ６２）、３１階調（階調表示基準電圧Ｖ３０）、６４階調（階調表示基準電圧Ｖ６３）、３２階調（階調表示基準電圧Ｖ３１）」の順番に並ぶように配置されている。
【００７２】
このため、互いに隣接する２本の基準電圧配線の間の電位差は、３２階調の電位差、または３３階調の電位差となり、従って、互いに隣接する２本の基準電圧配線が３２階調以上の電位差を有している。
【００７３】
ここで、３２階調の電位差を有する２本の基準電圧配線の間に（例えば、階調表示基準電圧Ｖ３２の基準電圧配線と階調表示基準電圧Ｖ０の基準電圧配線との間に）、１００ｋΩの大きな抵抗値がある異物が挟まった場合を考察する。
【００７４】
異物がないときの、階調表示基準電圧Ｖ３２の基準電圧配線と階調表示基準電圧Ｖ０の基準電圧配線との間の３２階調分の電位差は、２５３９．８４ｍＶ（７９．３７ｍＶ×３２）になる。そして、１００ｋΩの大きな抵抗値がある異物が挟まったときの階調表示基準電圧Ｖ３２の基準電圧配線と階調表示基準電圧Ｖ０の基準電圧配線との間の合成抵抗の値は、約９０９０Ω（１／（（１／（３１７．４６×３２））＋（１／１００ｋ））≒９０９０）になる。従って、元の３２階調の抵抗値１０１５８．７２Ω（＝３１７．４６Ω×３２）から１０６８．７２Ωだけ変動する。
【００７５】
このため全体の抵抗値は２０ｋΩから１８．９３１ｋΩに変動する。従って該当箇所の階調表示基準電圧Ｖ３２の基準電圧配線と階調表示基準電圧Ｖ０の基準電圧配線との間の電圧は約２４００ｍＶ（５Ｖ×９．０９０ｋΩ÷１８．９３１ｋΩ≒２４００ｍＶ）になる。従って、元の電圧２５３９．８４ｍＶからの変動は２３９．８４ｍＶ（２５３９．８４ｍＶ−２４００ｍＶ＝２３９．８４ｍＶ）になり、測定器の分解能の１ｍＶよりもはるかに大きくなる。よって、１００ｋΩの大きな抵抗値の異物を検出することができる。
【００７６】
各アナログスイッチ３０は、図９（ａ）に示すように、ゲートＧとソースＡとドレインＢとを有しており、ゲートＧが“Ｈ（ハイレベル）”のときにオンしてソースＡとドレインＢとが導通し、ゲートＧが“Ｌ（ローレベル）”のときにハイインピーダンス（Ｚ）になるアナログスイッチである。信号Ｄ０Ｂ・Ｄ１Ｂ・Ｄ２Ｂ・Ｄ３Ｂ・Ｄ４Ｂ・Ｄ５Ｂは、それぞれ信号Ｄ０・Ｄ１・Ｄ２・Ｄ３・Ｄ４・Ｄ５の反転信号である。ＤＡ変換回路２１は、図１０に示す真理値表に従って、６４個の階調表示基準電圧Ｖ０〜Ｖ６３のうちの１つを出力端子ＯＵＴへ出力する。
【００７７】
ここで、図８に示す本実施の形態の回路図と図２１の従来の回路図とから、ネットリスト（トランジスタの配線情報）を抽出した場合を検討する。ネットリストには階調表示基準電圧Ｖ０〜Ｖ６３の順番が考慮されていないため、本実施の形態の回路図のネットリストと従来の回路図のネットリストとはまったく同じものとなる。このため、図８の回路図から、本発明の目的である階調電圧差を大きくするレイアウトを行う場合、図８の回路図からネットリストの情報であるトランジスタの配線情報と、階調表示基準電圧Ｖ０〜Ｖ６３の順番情報とを合わせて抽出する必要がある。この順番情報を作成可能なのが上記の配線配置決定方法（展開方法）である。
【００７８】
つまり、図２１の従来回路図に対して、上記の展開方法をアルゴリズムに組み込んだ配置配線を行うことにより、隣接する階調表示基準電圧の差を大きくする基準電圧配線配置と、レイアウトを行うのに都合がよいトランジスタの配置とが簡単に得られる。本手法は、コンピュータを用いた自動配置配線を行う場合、特に重要となるが、人手によりレイアウトを行う場合も採用可能である。
【００７９】
図１１はソースドライバ５に設けられたＤＡ変換回路２１の他の構成を示す回路図であり、図１２はＤＡ変換回路２１の他の構成の動作を示す真理値表である。
【００８０】
図１１及び図１２に示す例は、図８〜図１０を参照して前述した配線配置決定方法を、６４階調を４分割した１６種類の階調表示基準電圧Ｖ０〜Ｖ１５、階調表示基準電圧Ｖ１６〜Ｖ３１、階調表示基準電圧Ｖ３２〜Ｖ４７、及び階調表示基準電圧Ｖ４８〜Ｖ６３のそれぞれに対して実施した例を示している。信号Ｄ０・Ｄ１・Ｄ２・Ｄ３に対応する８階調分の基準電圧配線に対して、展開（並べ替え）を実施していることになる。
【００８１】
本展開（並び替え）を一般式で表した下記式にて説明する。
【００８２】
式＝中間階調＋１、最初の階調、中間階調＋２、最初の階調＋１、中間階調＋３、最初の階調＋２………中間階調＋階調数／２−２、中間階調−２、中間階調＋階調数／２−１、中間階調−１、中間階調＋階調数／２、階調数／２、
ここで、
最初の階調を、１以上の整数であって、連続する整数で表される１からｎ階調のうち、発明の適応される連続する整数で表される階調範囲における最初の階調であるとし、最後の階調を、２以上の整数であって、前記階調範囲における最後の階調であるとし、それぞれの大きさの関係は、１≦最初の階調＜最後の階調≦ｎ階調としたときに、
階調数＝最後の階調−最初の階調＋１（ただし、階調数は偶数）、
中間階調＝最初の階調＋階調数／２−１、
とする。
【００８３】
上記式を１階調から１６階調（Ｖ０からＶ１５）へ適用した場合、最初の階調は１（Ｖ０）、最後の階調は１５（Ｖ１６）となる。階調数は１６−１＋１＝１６、中間階調＝１＋１６／２−１＝８となる。
【００８４】
上記式に当てはめて階調の配置順を算出すると（（）内に階調数の算出値を示す）、
式＝中間階調＋１（９）、最初の階調（１）、中間階調＋２（１０）、最初の階調＋１（２）、中間階調＋３（１１）、最初の階調＋２（３）………中間階調＋階調数／２−２（１４）、中間階調−２（６）、中間階調＋階調数／２−１（１５）、中間階調−１（７）、中間階調＋階調数／２（１６）、中間階調（８）、
となる。
【００８５】
本展開結果を階調信号で表すと、
Ｖ８、Ｖ０、Ｖ９、Ｖ１、Ｖ１０，Ｖ２………Ｖ１３、Ｖ５、Ｖ１４、Ｖ６、Ｖ１５、Ｖ７となり、図１１に示されるＶ０からＶ１５の配置順となる。
【００８６】
同様に、上記式を１７階調から３２階調へ適応した場合、最初の階調は１７（Ｖ１６）、最後の階調は３２（Ｖ３１）となる。階調数は３２−１７＋１＝１６、中間階調＝１７＋１６／２−１＝２４となり、結果は、
２５（Ｖ２４）、１７（Ｖ１６）、２６（Ｖ２５）、１８（Ｖ１７）、２７（Ｖ２６）、１９（Ｖ１８）………３０（Ｖ２９）、２２（Ｖ２１）、３１（Ｖ３０）、２３（Ｖ２２）、３２（Ｖ３１）、２４（Ｖ２３）、
となり、図１１に示されるＶ１６からＶ３１の配置順となる。
【００８７】
Ｖ３２からＶ４７、Ｖ４８からＶ６３に対しても同様に算出できる。
【００８８】
図１１に示すように、ｎ階調全体でなく、一部の階調に対して上記展開を実施することが可能である。この構成では、互いに隣接する２本の基準電圧配線は、８階調以上の電位差を有している。
【００８９】
なお、説明の都合上６４階調のＤ／Ａ変換回路にて上記展開法の説明を行ったが、本発明はこれに限定されない。６４階調よりも多い階調を持つＤ／Ａ変換回路（例えば２５６階調）や少ないＤ／Ａ変換回路（例えば８階調）に対しても上記で説明した展開法は有効である。
【００９０】
また、互いに隣接する２本の基準電圧配線が、３２階調以上の電位差を有している例、及び８階調以上の電位差を有している例を説明したが、本発明はこれに限定されない。例えば図２５（ｂ）の状態の場合、互いに隣接する２本の基準電圧配線は、２階調以上の電位差を有していればよい。
【００９１】
全体の抵抗や、抵抗値が、図２５（ｂ）の状態において、２階調の電位差を有する基準電圧配線が存在するように配線順を、３階調、１階調、４階調、２階調とすると、３階調の配線と１階調の配線との間の電位差、および４階調の配線と２階調の配線との間の電位差は、２階調分になる。この場合、例えば、異物がないときの、互いに隣接する３階調の配線と１階調の配線との間の２階調分の電位差は、１５８．７４ｍＶ（７９．３７ｍＶ×２）になる。そして、異物が挟まったときの互いに隣接する３階調の配線と１階調の配線との間の合成抵抗の値は、約６３０．００５Ω（１／（（１／（３１７．４６×２））＋（１／１００ｋ））≒６３０．００５）になる。そうすると、元の２階調の抵抗値６３４．９２Ω（＝３１７．４６Ω×２）から４．９１５Ω変動する。
【００９２】
このため全体の抵抗値は２０ｋΩから１９．９９５ｋΩに変動する。従って、該当箇所の３階調の配線と１階調の配線との間の電圧は約１５７．５４ｍＶ（５Ｖ×６３０．００５Ω÷１９．９９５ｋΩ≒０．１５７５４）になる。従って、元の電圧１５８．７４ｍＶからの変動は１．２０ｍＶ（１５８．７４ｍＶ−１５７．５４ｍＶ＝１．２０ｍＶ）になり、測定器の分解能の１ｍＶよりも大きくなる。よって、異物を検出することができる。
【００９３】
上記階調配線方法によって検出される異物は、すでに配線間がショートされている場合にのみ検出可能である。配線間に異物が存在していても、異物と配線との間に薄い絶縁膜がある場合は通常のテストでは検出困難である。このような異物は、デバイスの使用中に絶縁膜が破壊されて異物によるショートが発生するおそれがある。このため、通常、使用中に破壊されそうな部分に電圧変動を加えて先に壊し、市場へと出荷されないようにするストレステストという手法にて、スクリーニングを行う。
【００９４】
しかしながら、上記階調配線の配置方法によると、従来の配線配置より階調電圧配線間の電圧差は大きくなるが、階調電圧の最大電圧をデバイスの駆動電圧（ＶＣＣ）と同じにした場合、階調電圧配線間に印加される電圧差は最大でＶＣＣ／２となる。このため、ストレステストに対しては、効率の改善余地が残される。
【００９５】
このため、本実施の形態に係る回路の異物検出能力を更に向上させるため、図２６に示すテスト回路を設ける。図２６は階調表示基準電圧生成回路２３ａを示した図であり、図７で前述した階調表示基準電圧生成回路２３に、異物検出能力向上のためのテスト回路１０１を付加している。なお、図２６の１１０は配線変換領域であり、図７の階調表示基準電圧生成回路２３でも設けられており、同様な並び替えは行われているが、図７では図示を省略している。配線変換領域１１０にて、抵抗分割で作成されたＶ０からＶ６３の電圧を、図８に示す順番に並び替える。この配線変換領域１１０により電圧Ｖ０からＶ６３は並び替えられ、各Ｄ／Ａ変換回路２１に向かって配線される。つまり図２６に示す配線変換領域１１０以降のラインは実際のデバイスの配線Ｖ０からＶ６３の並び順と同じになる。但し、図８では、電圧Ｖ３２が一番上側に示され、電圧Ｖ３１が一番下側に示されているが、図２６では、逆に、電圧Ｖ３１が一番上側に示され、電圧Ｖ３２が一番下側に示されている。
【００９６】
テスト回路１０１は、Ｒ０からＲ７で作成される電圧をテストモード時に遮断するスイッチ群１０２と、Ｖ０からＶ６３の発生電圧２４にテストモード時に信号を与えるために設けられたスイッチ群１０３（第１スイッチ群）およびスイッチ群１０４（第２スイッチ群）と、テストモード時の発生電圧２４の値を決めるための信号ＳＴＲＥＳＳを受け取るインバータ１０５および１０６で構成される。尚、スイッチ群１０４および１０３の各スイッチの構成は図９（ａ）に示す構成と同じものである。
【００９７】
テストモード時において、信号ＴＥＳＴは“Ｈ”になり、ＴＥＳＴＢは”Ｌ”となる。このため、スイッチ群１０２がオフしＲ０からＲ７の抵抗で作成される階調電圧は、発生電圧２４へ反映しなくなる。信号ＳＴＲＥＳＳは、テストモード時に階調表示基準電圧生成回路２３ａの外部から与える信号であり、その“Ｈ”レベルは階調表示基準電圧生成回路２３ａの動作電圧に相当し、”Ｌ”レベルは基準電圧生成回路２３ａのＧＮＤレベルに相当する。信号ＳＴＲＥＳＳはインバータ１０５で反転され、テストモード時にオンするスイッチ群１０３により、図２６において上から奇数番目のラインに供給される。インバータ１０６でさらに反転された信号ＳＴＲＥＳＳは、テストモード時にオンするスイッチ群１０４により図２６において上から偶数番目のラインに供給される。
【００９８】
つまり、ＳＴＲＥＳＳ信号が“Ｈ”レベルの場合、スイッチ群１０３で供給される奇数番目の階調ラインの電圧は”Ｌ”レベル（第１電圧）、スイッチ群１０４で供給される偶数番目の階調ラインの電圧は”Ｈ”レベル（第２電圧）となる。逆にＳＴＲＥＳＳ信号が“Ｌ”レベルの場合、スイッチ群１０３で供給される奇数番目の階調ラインは”Ｈ”レベル、スイッチ群１０４で供給される偶数番目の階調ラインは”Ｌ”レベルとなる。
【００９９】
上記のようにテストモード時は隣り合う階調ライン間での電圧差はデバイスの動作電圧からＧＮＤレベルとなり、デバイスでの最大電圧差となる。ＳＴＲＥＳＳ信号を”Ｈ”、“Ｌ”と切り替えることにより、階調ライン間には最大電圧でストレスが加わることになり、スクリーニングの効率が向上する。
【０１００】
このように上記階調配線方法とストレステストの手法を組み合わせることにより、階調配線部分の異物検出の感度を更に向上することができる。
【０１０１】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１０２】
本発明は、階調レベルの階調表示基準電圧を生成する階調表示基準電圧生成回路と、この階調表示基準電圧に基づいて表示データをアナログ変換するＤＡ変換回路と、この階調表示基準電圧をＤＡ変換回路に供給するための基準電圧配線とを備えた表示駆動用集積回路及び表示駆動用集積回路の配線配置決定方法に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施形態を示すものであり、液晶表示装置の要部構成を示すブロック図である。
【図２】上記液晶表示装置に設けられた液晶パネルの要部構成を示す回路図である。
【図３】上記液晶表示装置の印加電圧が高い時の液晶駆動波形を示す波形図である。
【図４】上記液晶表示装置の印加電圧が低い時の液晶駆動波形を示す波形図である。
【図５】上記液晶表示装置に設けられたソースドライバの概略構成を示すブロック図である。
【図６】上記ソースドライバの詳細構成を示すブロック図である。
【図７】上記ソースドライバに設けられた階調表示基準電圧発生回路の構成を示すブロック図である。
【図８】上記ソースドライバに設けられたＤＡ変換回路の構成を示す回路図である。
【図９】（ａ）は上記ＤＡ変換回路に設けられたアナログスイッチの構成を説明するための図であり、（ｂ）は上記アナログスイッチの動作を説明するための図である。
【図１０】上記ＤＡ変換回路の動作を示す真理値表である。
【図１１】上記ソースドライバに設けられたＤＡ変換回路の他の構成を示す回路図である。
【図１２】上記ＤＡ変換回路の他の構成の動作を示す真理値表である。
【図１３】従来技術を示すものであり、液晶表示装置の要部構成を示すブロック図である。
【図１４】上記液晶表示装置に設けられた液晶パネルの要部構成を示す回路図である。
【図１５】上記液晶表示装置の印加電圧が高い時の液晶駆動波形を示す波形図である。
【図１６】上記液晶表示装置の印加電圧が低い時の液晶駆動波形を示す波形図である。
【図１７】上記液晶表示装置に設けられたソースドライバの概略構成を示すブロック図である。
【図１８】上記ソースドライバの詳細構成を示すブロック図である。
【図１９】上記ソースドライバに設けられた階調表示基準電圧生成回路の構成を示すブロック図である。
【図２０】上記階調表示基準電圧生成回路における液晶駆動出力電圧の階調表示データに関する特性を示すグラフである。
【図２１】上記ソースドライバに設けられたＤＡ変換回路の構成を示す回路図である。
【図２２】（ａ）は上記ＤＡ変換回路に設けられたアナログスイッチの構成を説明するための図であり、（ｂ）は上記アナログスイッチの動作を説明するための図である。
【図２３】上記ＤＡ変換回路の動作を示す真理値表である。
【図２４】互いに隣接する基準電圧配線の間に挟まった異物を説明するための図である。
【図２５】（ａ）及び（ｂ）は、互いに隣接する基準電圧配線の間に挟まった異物がＤＡ変換回路からの出力電圧に及ぼす影響を説明するための図である。
【図２６】上記階調表示基準電圧発生回路の他の構成を示すブロック図である。
【符号の説明】
【０１０４】
１    液晶表示装置
２    液晶パネル
３    対向電極
４    ソースドライバ部（表示駆動用集積回路）
５    ソースドライバ
６    ゲートドライバ部
７    ゲートドライバ
８    コントローラ
９    液晶駆動電源
２１  ＤＡ変換回路
２３  階調表示基準電圧発生回路
２４  基準電圧配線群
１０１  テスト回路
１０３  スイッチ群（第１スイッチ群）
１０４  スイッチ群（第２スイッチ群）
【図１】
0004712668.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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