(57)【特許請求の範囲】
【請求項１】
予め定められた第１の電圧範囲で変化する第１デジタル信号を受信し、前記第１の電圧範囲に基づく予め定められた第２の電圧範囲で変化し、前記第１デジタル信号とは異なるビット数を有する出力デジタル信号を出力するデコーダ部と、
アナログ信号を出力するために、前記デコーダ部の出力デジタル信号に基づいて、複数の電圧のうちの一つを選択する電圧選択部と、
を備え、
前記デコーダ部は、複数のデコーダを含み、
前記複数のデコーダは、各々、
前記第１の電圧範囲で変化し、前記第１デジタル信号から、前記第１の電圧範囲で変化する第２デジタル信号を生成する少なくとも１つの段と、
前記段に接続し、前記第２デジタル信号を、前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化する第３デジタル信号に変換する複数の第１ブースタ回路とを含み、
前記電圧選択部は、前記第１ブースタ回路により生成された前記第３デジタル信号に応じた前記出力デジタル信号に基づいて、複数の電圧のうち一つを選択することを特徴とする、
デジタル・アナログ変換器。
【請求項２】
前記第１ブースタ回路の各々は、前記第１ブースタ回路の入力端子と直列に接続し、増幅量を定める電圧を充電する第１キャパシタを含み、
前記第１キャパシタは、
前記入力からの信号がハイレベルであるとき、前記増幅量と前記入力信号のハイレベルの電圧との和となる出力電圧を有する増幅された出力信号を生成することを特徴とする、
請求項１に記載のデジタル・アナログ変換器。
【請求項３】
前記第１ブースタ回路の各々は、
制御端子が電源電圧線に接続され、入力端子が前記第１キャパシタの一方の端子に接続するＰ型トランジスタと、
入力端子と制御端子がともに電源電圧線に接続され、出力端子が前記第１キャパシタの一方の端子に接続する第１Ｎ型トランジスタと、
制御端子が電源電圧線に接続され、入力端子が前記第１キャパシタの他方の端子に接続する第２Ｎ型トランジスタと、を含み、
前記Ｐ型トランジスタと前記第２Ｎ型トランジスタの出力端子は、前記第１ブースタ回路の出力端子に接続されていることを特徴とする、
請求項２に記載のデジタル・アナログ変換器。
【請求項４】
クロック信号を入力し、前記クロック信号を、前記第３の電圧範囲のうち、対応する電圧の信号に変換する第２ブースタ回路をさらに備えることを特徴とする、
請求項１に記載のデジタル・アナログ変換器。
【請求項５】
前記第２ブースタ回路は、
制御端子が第１クロック信号を共通に入力する第１及び第２トランジスタと、
制御端子が第１トランジスタの出力端子に接続し、入力端子が前記第１クロック信号と位相が反対である第２クロック信号を入力し、出力端子が第２トランジスタの出力端子に接続する第３トランジスタと、
一方の端子が第３トランジスタの制御端子、他方の端子が第３トランジスタの出力端子に接続するキャパシタと、を含むことを特徴とする、
請求項４に記載のデジタル・アナログ変換器。
【請求項６】
複数の電圧を生成する抵抗アレーをさらに備える、請求項１に記載のデジタル・アナログ変換器。
【請求項７】
前記各段は、順次に接続されている第１段（ｓｔａｇｅ）乃至第３段を有する、請求項６に記載のデジタル・アナログ変換器。
【請求項８】
前記第１ブースタ回路は、前記第２段と前記第３段との間に位置している、請求項７に記載のデジタル・アナログ変換器。
【請求項９】
前記データ信号は複数のビットを備え、
前記第１乃至第３段は互いに接続されている少なくとも一対のスイッチング部を各々備え、
前記一対のスイッチング部のうちの一つは前記ビットのうちのいずれか一つを受信し、他の前記スイッチング部は前記いずれか一つのビットの反転信号を受信している、請求項８に記載のデジタル・アナログ変換器。
【請求項１０】
前記スイッチング部は種類の異なる二つのトランジスタを備え、
前記二つのトランジスタの制御端子は制御端子同士、出力端子は出力端子同士で互いに接続されており、入力端子は第１電圧と第２電圧に各々接続されている、請求項９に記載のデジタル・アナログ変換器。
【請求項１１】
前記第１電圧は接地電圧または前段（ｐｒｅｖｉｏｕｓ  ｓｔａｇｅ）の出力電圧であり、前記第２電圧は前記電源電圧である、請求項１０に記載のデジタル・アナログ変換器。
【請求項１２】
前記第２段または前記第３段に属する前記スイッチング部の数は、前記第１ブースタ回路の数と同一である、請求項１１に記載のデジタル・アナログ変換器。
【請求項１３】
前記第１段に属するスイッチング部の数は、前記第２段または前記第３段に属する前記スイッチング部の数より少ない、請求項１２に記載のデジタル・アナログ変換器。
【請求項１４】
前記第１段は一対のスイッチング部を備え、前記第２段は二対のスイッチング部を備え、
前記第２段の二対のうちの一対のスイッチング部は、前記第１段のいずれか一つのスイッチング部に接続されており、他の一対のスイッチング部は前記第１段の他のスイッチング部に接続されている、請求項１３に記載のデジタル・アナログ変換器。
【請求項１５】
予め定められた第１の電圧範囲で変化する第１デジタル信号を前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化するアナログ電圧に変換する方法であって、
前記第１デジタル信号を入力し、前記第１デジタル信号から、前記第１の電圧範囲で変化する第２デジタル信号を生成する段階と、
前記第２デジタル信号を、前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化する第３デジタル信号に変換する段階と、
前記第３デジタル信号に応じた前記第１デジタル信号とは異なるビット数を有する出力デジタル信号に基づいて、複数の電圧のうち一つを選択して前記アナログ電圧に変換する段階と、
を含む方法。
【請求項１６】
外部からの映像データをアナログ電圧に変換することによって表示装置を駆動することに適用された、請求項１５に記載の方法。
【請求項１７】
前記表示装置は、複数の画素とこれに接続されているデータ線とをさらに有し、
前記アナログ電圧を前記データ線に印加する段階をさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル・アナログ変換器及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
最近、重くて大きい陰極線管（ｃａｔｈｏｄｅ  ｒａｙ  ｔｕｂｅ、ＣＲＴ）に代わって、有機電界発光表示装置（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅｄｉｓｐｌａｙ、ＯＬＥＤ）、プラズマ表示装置（ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ、ＰＤＰ）、及び液晶表示装置（ｌｉｑｕｉｄｃｒｙｓｔａｌｄｉｓｐｌａｙ、ＬＣＤ）のような平板表示装置が活発に開発されている。
【０００３】
ＰＤＰは、気体放電により発生するプラズマを利用して文字や映像を表示する装置であり、有機発光表示装置は、特定有機物または高分子などの電界発光を利用して文字または映像を表示する。液晶表示装置は、二つの表示板の間に入っている液晶層に電場を印加し、この電場の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。
【０００４】
このような平板表示装置の中で、例えば、液晶表示装置と有機発光表示装置は、スイッチング素子を含む画素と表示信号線が具備された表示板、表示信号線のうちのゲート線にゲート信号を送出して画素のスイッチング素子をオン／オフさせるゲート駆動部、複数の階調電圧を生成する階調電圧生成部、階調電圧のうちの映像データに該当する電圧をデータ電圧として選択し、表示信号線のうちのデータ線にデータ電圧を印加するデータ駆動部、及びこれらを制御する信号制御部を含む。
【０００５】
データ駆動部は、複数のデータ駆動ＩＣを含み、各データ駆動ＩＣはシフトレジスタ、ラッチ、デジタル・アナログ変換器（ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ）、及びバッファを含む。
この時、デジタル・アナログ変換器は、２つの電源電圧ＶＤＤ、ＶＤＤＨを用いてデジタルデータ信号をアナログデータ信号に変換する。しかし、電源電圧ＶＤＤを電源電圧ＶＤＤＨに変換するためにはＤＣ／ＤＣ変換器が必要であるため、駆動回路の面積が増加し、電力消耗が増加し得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明が目的とする技術的課題は、ＤＣ／ＤＣ変換器を要しないデジタル・アナログ変換器及び表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するために、本発明１は、予め定められた第１の電圧範囲で変化する第１デジタル信号を受信し、前記第１の電圧範囲に基づく予め定められた第２の電圧範囲で変化し、前記第１デジタル信号とは異なるビット数を有する出力デジタル信号を出力するデコーダ部と、アナログ信号を出力するために、前記デコーダ部の出力デジタル信号に基づいて、複数の電圧のうちの一つを選択する電圧選択部と、を備え、前記デコーダ部は、複数のデコーダを含み、前記複数のデコーダは、各々、前記第１の電圧範囲で変化し、前記第１デジタル信号から、前記第１の電圧範囲で変化する第２デジタル信号を生成する少なくとも１つの段と、前記段に接続し、前記第２デジタル信号を、前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化する第３デジタル信号に変換する複数の第１ブースタ回路とを含み、前記電圧選択部は、前記第１ブースタ回路により生成された前記第３デジタル信号に応じた前記出力デジタル信号に基づいて、複数の電圧のうち一つを選択することを特徴とする、デジタル・アナログ変換器を提供する。
【０００８】
本発明２は、前記発明１において、前記第１ブースタ回路の各々は、前記第１ブースタ回路の入力端子と直列に接続し、増幅量を定める電圧を充電する第１キャパシタを含み、前記第１キャパシタは、前記入力からの信号がハイレベルであるとき、前記増幅量と前記入力信号のハイレベルの電圧との和となる出力電圧を有する増幅された出力信号を生成することを特徴とする、デジタル・アナログ変換器を提供する。
本発明３は、前記発明２において、前記第１ブースタ回路の各々は、制御端子が電源電圧線に接続され、入力端子が前記第１キャパシタの一方の端子に接続するＰ型トランジスタと、入力端子と制御端子がともに電源電圧線に接続され、出力端子が前記第１キャパシタの一方の端子に接続する第１Ｎ型トランジスタと、制御端子が電源電圧線に接続され、入力端子が前記第１キャパシタの他方の端子に接続する第２Ｎ型トランジスタと、を含み、前記Ｐ型トランジスタと前記第２Ｎ型トランジスタの出力端子は、前記第１ブースタ回路の出力端子に接続されていることを特徴とする、デジタル・アナログ変換器を提供する。
【０００９】
本発明４は、前記発明１において、クロック信号を入力し、前記クロック信号を、前記第３の電圧範囲のうち、対応する電圧の信号に変換する第２ブースタ回路をさらに備えることを特徴とする、デジタル・アナログ変換器を提供する。
本発明５は、前記発明４において、前記第１ブースタ回路は、制御端子が第１クロック信号を共通に入力する第１及び第２トランジスタと、制御端子が第１トランジスタの出力端子に接続し、入力端子が前記第１クロック信号と位相が反対である第２クロック信号を入力し、出力端子が第２トランジスタの出力端子に接続する第３トランジスタと、一方の端子が第３トランジスタの制御端子、他方の端子が第３トランジスタの出力端子に接続するキャパシタと、を含むことを特徴とする、デジタル・アナログ変換器を提供する。
【００１０】
本発明６は、前記発明１において、複数の電圧を生成する抵抗アレーをさらに備える、デジタル・アナログ変換器を提供する。
本発明７は、前記発明６において、前記各段は、順次に接続されている第１段（ｓｔａｇｅ）乃至第３段を有する、デジタル・アナログ変換器を提供する。
【００１１】
本発明８は、前記発明７において、前記第１ブースタ回路は、前記第２段と前記第３段との間に位置している、デジタル・アナログ変換器を提供する。
【００１２】
本発明９は、前記発明８において、前記データ信号は複数のビットを備え、前記第１乃至第３段は互いに接続されている少なくとも一対のスイッチング部を各々備え、前記一対のスイッチング部のうちの一つは前記ビットのうちのいずれか一つを受信し、他の前記スイッチング部は前記いずれか一つのビットの反転信号を受信しているデジタル・アナログ変換器を提供する。
【００１３】
本発明１０は、前記発明９において、前記スイッチング部は種類の異なる二つのトランジスタを備え、前記二つのトランジスタの制御端子は制御端子同士、出力端子は出力端子同士で互いに接続されており、入力端子は第１電圧と第２電圧に各々接続されているデジタル・アナログ変換器を提供する。
本発明１１は、前記発明１０において、前記第１電圧は接地電圧または前段（ｐｒｅｖｉｏｕｓ  ｓｔａｇｅ）の出力電圧であり、前記第２電圧は前記電源電圧であるデジタル・アナログ変換器を提供する。
【００１４】
本発明１２は、前記発明１１において、前記第２段または前記第３段に属する前記スイッチング部の数は、前記第１ブースタ回路の数と同一であるデジタル・アナログ変換器を提供する。
本発明１３は、前記発明１２において、前記第１段に属するスイッチング部の数は、前記第２段または前記第３段に属する前記スイッチング部の数より少ない、デジタル・アナログ変換器を提供する。
【００１５】
本発明１４は、前記発明１３において、前記第１段は一対のスイッチング部を備え、前記第２段は二対のスイッチング部を備え、前記第２段の二対のうちの一対のスイッチング部は、前記第１段のいずれか一つのスイッチング部に接続されており、他の一対のスイッチング部は前記第１段の他のスイッチング部に接続されている、デジタル・アナログ変換器を提供する。
【００１６】
本発明１５は、予め定められた第１の電圧範囲で変化する第１デジタル信号を前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化するアナログ電圧に変換する方法であって、前記第１デジタル信号を入力し、前記第１デジタル信号から、前記第１の電圧範囲で変化する第２デジタル信号を生成する段階と、前記第２デジタル信号を、前記第１の電圧範囲よりも十分に大きい予め定められた第３の電圧範囲で変化する第３デジタル信号に変換する段階と、前記第３デジタル信号に応じた前記第１デジタル信号とは異なるビット数を有する出力デジタル信号に基づいて、複数の電圧のうち一つを選択して前記アナログ電圧に変換する段階と、を含む方法を提供する。
【００１７】
本発明１６は、前記発明１５において、外部からの映像データをアナログ電圧に変換することによって表示装置を駆動することに適用された、方法を提供する。
【００１８】
本発明１７は、前記発明１６において、前記表示装置は、複数の画素とこれに接続されているデータ線とをさらに有し、前記アナログ電圧を前記データ線に印加する段階をさらに含む、方法を提供する。
【発明の効果】
【００１９】
本発明によると、表示装置のデータ駆動部は、電源電圧ＶＤＤのみを利用するブースタ回路を用いてデータ電圧を生成することができる。したがって、ＤＣ／ＤＣ変換器を用いる場合に比べ、駆動回路の実装面積を減らすことは勿論のこと、電力消費を著しく低減することができる。
【発明を実施するための最良の形態】
【００２０】
添付した図面を参照しながら、本発明の実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。
図面において、種々の層及び領域を明確に表現するために厚さを拡大して示している。明細書全体にわたって類似する部分については同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“すぐ上”にあるとする時には、中間に他の部分がないことを意味する。
【００２１】
まず、図１及び図２を参照して、本発明の一実施形態による表示装置について詳細に説明し、液晶表示装置を一例として説明する。
図１は、本発明の一実施形態による液晶表示装置のブロック図である。図２は、本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
図１に示すように、本発明の一実施形態による液晶表示装置は、液晶表示板組立体（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌｐａｎｅｌａｓｓｅｍｂｌｙ）３００、これと接続されたゲート駆動部４００及びデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、並びにこれらを制御する信号制御部６００を含む。
【００２２】
液晶表示板組立体３００は、等価回路的に見れば、複数の信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍと、これに接続されていてほぼ行列状に配列された複数の画素ＰＸとを含む。一方、図２に示す構造から見れば、液晶表示板組立体３００は、互いに対向する下部表示板１００及び上部表示板２００と、その間に入っている液晶層３とを含む。
信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍは、ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線Ｇ１〜Ｇｎと、データ信号を伝達する複数のデータ線Ｄ１〜Ｄｍとを含む。ゲート線Ｇ１〜Ｇｎはほぼ行方向にのびて互いにほとんど平行であり、データ線Ｄ１〜Ｄｍはほぼ列方向にのびて互いにほとんど平行である。
【００２３】
各画素ＰＸ、例えば、ｉ番目（ｉ＝１、２、・・・ｎ）ゲート線Ｇｉとｊ番目（ｊ＝１、２、・・・ｍ）データ線Ｄｊに接続された画素ＰＸは、信号線Ｇｉ、Ｄｊに接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）Ｃｌｃとストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）Ｃｓｔとを含む。ストレージキャパシタＣｓｔは、必要に応じて省略し得る。
【００２４】
スイッチング素子Ｑは、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線Ｇｉと接続されており、入力端子はデータ線Ｄｊと接続されており、出力端子は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔと接続されている。
液晶キャパシタＣｌｃは、下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極１９１、２７０の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑと接続され、共通電極２７０は上部表示板２００の全面に形成されており、共通電圧Ｖｃｏｍの印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備えられる場合もあり、この時には二つの電極１９１、２７０のうちの少なくとも一つは線状または棒状に作ることができる。
【００２５】
液晶キャパシタＣｌｃの補助的な役割を果たすストレージキャパシタＣｓｔは、下部表示板１００に具備された別個の信号線（図示せず）と画素電極１９１が絶縁体を間に置いて重畳してなり、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。しかし、ストレージキャパシタＣｓｔは、画素電極１９１が絶縁体を介して、すぐ上の前段のゲート線と重畳して構成してもよい。
【００２６】
一方、色表示を実現するためには、各画素ＰＸが基本色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）のうちの一つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に基本色を表示するように（時間分割）して、これら基本色の空間的、時間的合計によって所望の色相が認識されるようにする。基本色の例としては、赤色、緑色、青色など三原色がある。図２は、空間分割の一例として、各画素ＰＸが画素電極１９１に対応する上部表示板２００の領域に、基本色のうちの一つを示すカラーフィルタ２３０を備えることを示している。図２とは異なって、カラーフィルタ２３０は下部表示板１００の画素電極１９１上または下に形成することもできる。
【００２７】
液晶表示板組立体３００の外側面には、光を偏光させる少なくとも一つの偏光子（図示せず）が付着されている。
再び図１を参照すれば、階調電圧生成部８００は、画素ＰＸの透過率と関する二組の階調電圧集合（または基準階調電圧集合）を生成する。二組のうちの一組は共通電圧Ｖｃｏｍに対して正の値を有し、他の一組は負の値を有する。
【００２８】
ゲート駆動部４００は、液晶表示板組立体３００のゲート線Ｇ１〜Ｇｎと接続され、ゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆとの組み合わせからなるゲート信号をゲート線Ｇ１〜Ｇｎに印加する。
データ駆動部５００は、液晶表示板組立体３００のデータ線Ｄ１〜Ｄｍに接続されており、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線Ｄ１〜Ｄｍに印加する。しかし、階調電圧生成部８００が全ての階調に対する電圧を全て提供することでなく、決められた数の基準階調電圧のみを提供する場合に、データ駆動部５００は基準階調電圧を分圧して全体階調に対する階調電圧を生成し、この中からデータ信号を選択する。
【００２９】
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。
このような駆動装置４００、５００、６００、８００各々は、少なくとも一つの集積回路チップの形態で液晶表示板組立体３００上に直接装着されたり、可撓性印刷回路膜（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ）（図示せず）上に装着されてＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態で液晶表示板組立体３００に付着されたり、別途の印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）（図示せず）上に装着されることもできる。これとは異なって、これら駆動装置４００、５００、６００、８００は、信号線Ｇ１〜Ｇｎ、Ｄ１〜Ｄｍ及び薄膜トランジスタスイッチング素子Ｑなどと共に液晶表示板組立体３００に集積されることもできる。また、駆動装置４００、５００、６００、８００は、単一チップで集積でき、この場合、これらのうちの少なくとも一つ、またはこれらをなす少なくとも一つの回路素子が、単一チップの外側にあり得る。
【００３０】
次に、このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御機（図示せず）から入力映像信号Ｒ、Ｇ、Ｂ及びその表示を制御する入力制御信号を受信する。入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、及びデータイネーブル信号ＤＥなどがある。
【００３１】
信号制御部６００は、入力映像信号Ｒ、Ｇ、Ｂと入力制御信号に基づいて入力映像信号Ｒ、Ｇ、Ｂを液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送出し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴをデータ駆動部５００に送出する。
【００３２】
ゲート制御信号ＣＯＮＴ１は、走査開始を指示する走査開始信号ＳＴＶと、ゲートオン電圧Ｖｏｎの出力周期を制御する少なくとも一つのクロック信号とを含む。ゲート制御信号ＣＯＮＴ１は、また、ゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥをさらに含むことができる。
データ制御信号ＣＯＮＴ２は、一つの行[群]の画素ＰＸに対する映像データの伝送開始を知らせる水平同期開始信号ＳＴＨ、データ線Ｄ１〜Ｄｍにデータ信号の印加を指示するロード信号（ＬＯＡＤ）、及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号ＣＯＮＴ２は、また、共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を略して“データ信号の極性”と言う）を反転させる反転信号ＲＶＳをさらに含むことができる。
【００３３】
信号制御部６００からのデータ制御信号ＣＯＮＴ２により、データ駆動部５００は一つの行[群]の画素ＰＸに対するデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することによって、デジタル映像信号ＤＡＴをアナログデータ信号に変換した後、これを該当データ線Ｄ１〜Ｄｍに印加する。
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ１〜Ｇｎに印加し、このゲート線Ｇ１〜Ｇｎに接続されたスイッチング素子Ｑを導通させる。そうすると、データ線Ｄ１〜Ｄｍに印加されたデータ信号が導通したスイッチング素子Ｑを通じて該当画素ＰＸに印加される。
【００３４】
画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍとの差は、液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として現れる。液晶分子は画素電圧の大きさによってその配列を異ならせ、そのために液晶層３を通過する光の偏光が変化する。このような偏光の変化は、表示板組立体３００に付着された偏光子によって光の透過率の変化として現れる。
【００３５】
１水平周期（“１Ｈ”とも記し、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一である）を単位としてこのような過程を繰り返すことによって、全てのゲート線Ｇ１〜Ｇｎに対して順次にゲートオン電圧Ｖｏｎを印加し、全ての画素ＰＸにデータ信号を印加して１フレーム（ｆｒａｍｅ）の映像を表示する。
１フレームが終了すれば、次のフレームが開始し、各画素ＰＸに印加されるデータ信号の極性が直前フレームにおける極性と反対になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１フレーム内においても、反転信号ＲＶＳの特性によって一つのデータ線を通じて流れるデータ信号の極性が変わったり（例：行反転、点反転）、一つの画素行に印加されるデータ信号の極性も互いに異なったりすることがある（例：列反転、点反転）。
【００３６】
次に、図３Ａ乃至図７を参照して、本発明の一実施形態による液晶表示装置の駆動装置についてより詳細に説明する。
図３Ａは、図１に示すデータ駆動部のブロック図である。図３Ｂは、図３Ａに示すデジタル・アナログ変換器のブロック図である。図４は、図３Ｂに示すデコーダ部のブロック図である。図５は、図４に示すデコーダのうちの一つの回路図である。図６Ａ及び図６Ｂは、図５に示すブースタ回路の回路図である。図７は、図３Ｂに示す電圧選択部の回路図である。
【００３７】
以下においては、入力される映像データＤＡＴが、一例として６ビットであることを前提として説明する。
データ駆動部５００は、図３Ａに示すデータ駆動ＩＣ５４０を少なくとも一つ含み、データ駆動ＩＣ５４０は、順次に接続されているシフトレジスタ５０１、ラッチ５０２、デジタル・アナログ変換器５０３、及びバッファ５０４を含む。
【００３８】
データ駆動ＩＣ５４０のシフトレジスタ５０１は、水平同期開始信号ＳＴＨの印加を受ければ、データクロック信号ＨＣＬＫによって入力された映像データＤＡＴを順次にシフトさせラッチ５０２に伝達する。データ駆動部５００が複数のデータ駆動ＩＣ５４０を含む場合、シフトレジスタ５０１は、シフトレジスタ５０１が担当する映像データＤＡＴを全部シフトさせた後、シフトクロック信号ＳＣを隣接するデータ駆動ＩＣのシフトレジスタに送出する。
【００３９】
ラッチ５０２は、第１ラッチ及び第２ラッチ（図示せず）を含む。第１ラッチは、シフトレジスタ５０１から映像データＤＡＴを順次に受信して記憶し、第２ラッチは、ロード信号ＴＰの上昇エッジ（ｒｉｓｉｎｇ  ｅｄｇｅ）で第１ラッチから映像データＤＡＴを同時に受信して記憶し、ロード信号ＴＰの下降エッジ（ｆａｌｌｉｎｇ  ｅｄｇｅ）でこれをデジタル・アナログ変換器５０３に送出する。
【００４０】
デジタル・アナログ変換器５０３は、ラッチ５０２からのデジタル映像データＤＡＴをアナログデータ電圧Ｖｄａｔに変換してバッファ５０４に送出する。
バッファ５０４は、デジタル・アナログ変換器５０３からのデータ電圧を出力端子Ｙ１〜Ｙｒを通じて送出する。出力端子Ｙ１〜Ｙｒは、該当データ線Ｄ１〜Ｄｍに接続される。
【００４１】
デジタル・アナログ変換器５０３は、図３Ｂに示すように、デコーダ部５１０、電圧選択部５３０、及び抵抗アレー５５０を含む。
デコーダ部５１０は、電源電圧ＶＤＤとクロック信号ＣＬＫに接続されており、前述したようにデジタルデータ信号ＤＡＴを受信する。
この時、図４に示すように、デコーダ部５１０は、複数のデコーダ５１１、５１３、５１５を含む。
【００４２】
デコーダ５１１、５１３、５１５は、データ信号ＤＡＴの下位２ビットＤＡＴ０、ＤＡＴ１、中間２ビットＤＡＴ２、ＤＡＴ３、及び上位２ビットＤＡＴ４、ＤＡＴ５を各々受信し、下位４ビットＤＥＣｌ、中間４ビットＤＥＣｍ、及び上位４ビットＤＥＣｈの出力を各々送出し、図５を参照してこのような動作についてさらに詳細に説明する。
図５には、デコーダ５１１を一例として示すが、その他のデコーダ５１３、５１５の構造も同一であるので、これに対する説明は省略する。
【００４３】
ここで、データ信号ＤＡＴ及びクロック信号ＣＬＫの符号に‘ｂ’または‘Ｂ’を付け加えたものは反転信号を意味する。例えば、ＤＡＴ１がハイまたはローレベルを有する場合、ＤＡＴ１ｂはローまたはハイレべルを有する。
図５を参照すれば、本発明の一実施形態によるデコーダ５１１は、複数のＮ型トランジスタＮ１１、Ｎ１２、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、Ｐ型トランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ３１、Ｐ３２、Ｐ３３、Ｐ３４、及びブースタ回路ＢＳＴ１１、ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４、ＢＳＴ２を含む第１段乃至第４段５１１ａ、５１１ｂ、５１１ｃ、５１１ｄを含む。
【００４４】
この時、第１段５１１ａ、第２段５１１ｂ、及び第４段５１１ｄは、Ｎ型トランジスタとＰ型トランジスタの制御端子と出力端子とが各々互いに接続されている一対のスイッチング部ＳＷＵ、ＳＷＵｂを含む。ここで、第１段５１１ａは一対のスイッチング部を、第２段５１１ｂ及び第４段５１１ｄは各々二対のスイッチング部を含む。
例えば、第１段５１１ａのスイッチング部ＳＷＵは、Ｎ型トランジスタＮ１１とＰ型トランジスタＰ１１の制御端子が互いに接続されており、二つのトランジスタＮ１１、Ｐ１１の出力端子が互いに接続されている。この時、二つのスイッチング部ＳＷＵ、ＳＷＵｂのＮ型トランジスタＮ１１、Ｎ１２は互いに接続されており、Ｐ型トランジスタＰ１１、Ｐ１２も互いに接続されている。但し、スイッチング部ＳＷＵには、データ信号ＤＡＴ１が入力され、スイッチング部ＳＷＵｂにはそれの反転した信号ＤＡＴ１ｂが入力されて、データ信号ＤＡＴ１とそれの反転した信号ＤＡＴ１ｂによって接地電圧または電源電圧ＶＤＤが次の段に伝達される。
【００４５】
第３段５１１ｃは、複数のブースタ回路ＢＳＴ１１、ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４、ＢＳＴ２を含み、第２段５１１ｂで出力信号ＯＵＴ１または電源電圧ＶＤＤを増幅して第４段５１１ｄに送出する。
図６Ａ及び図６Ｂに示すように、例えば、ブースタ回路ＢＳＴ１１は、複数のトランジスタＮ４、Ｎ５、Ｐ４とキャパシタＣ１とを含む。ブースタ回路ＢＳＴ２は、複数のトランジスタＮ６〜Ｎ８とキャパシタＣ２とを含む。その他のブースタ回路ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４の構造も同一である。
【００４６】
ブースタ回路ＢＳＴ１１の三つのトランジスタＮ４、Ｎ５、Ｐ４の制御端子は、電源電圧ＶＤＤに共通的に接続されており、トランジスタＮ４の入力端子も電源電圧ＶＤＤに接続されている。トランジスタＮ４の出力端子は、トランジスタＰ４の入力端子に接続されており、キャパシタＣ１を通じてトランジスタＮ５の入力端子に接続されている。また、二つのトランジスタＰ４、Ｎ５の出力端子が互いに接続されており、トランジスタＮ５の入力端子には第２段５１１ｂからの出力ＯＵＴ１が入力される。
【００４７】
ブースタ回路ＢＳＴ２は、電源電圧ＶＤＤと同一のハイレべルと、接地電圧と同一のローレベルを周期的に有し、位相が互いに反対である第１及び第２クロック信号ＣＬＫ、ＣＬＫＢを受信する。
ブースタ回路ＢＳＴ２は、全てＮ型であるトランジスタＮ６〜Ｎ８を含む。トランジスタＮ６の入力端子は電源電圧ＶＤＤに接続され、制御端子は第２クロック信号ＣＬＫＢに接続され、出力端子はトランジスタＮ７の制御端子に接続されている。トランジスタＮ７の入力端子は第１クロック信号ＣＬＫに接続され、出力端子はトランジスタＮ８の出力端子に接続されている。トランジスタＮ８の制御端子は第２クロック信号ＣＬＫＢに接続されており、入力端子は接地電圧に接続されている。キャパシタＣ２は、トランジスタＮ７の制御端子と出力端子との間に接続されている。
【００４８】
以下、このような構造を有するデコーダ部５１１の動作について説明し、データ信号ＤＡＴ１、ＤＡＴ０がローレベルの場合を例に挙げて説明する。したがって、データ信号ＤＡＴ１、ＤＡＴ０の反転信号ＤＡＴ１ｂ、ＤＡＴ０ｂはハイレべルを有する。
まず、第１段５１１ａのスイッチング部ＳＷＵにローレベルを有するデータ信号ＤＡＴ１が入力されると、Ｎ型トランジスタＮ１１は遮断され、Ｐ型トランジスタＰ１１は導通して電源電圧ＶＤＤを次の段５１１ｂに出力する。これとは異なって、第１段５１１ａのスイッチング部ＳＷＵｂにハイレべルを有する反転信号ＤＡＴ１ｂが入力されると、Ｎ型トランジスタＮ１２は導通し、Ｐ型トランジスタＰ１２は遮断されて接地電圧を次の段５１１ｂに伝達する。
【００４９】
第２段５１１ｂにおいても同様に、データ信号ＤＡＴ０はローレベルを有し、その反転信号ＤＡＴ０ｂはハイレべルを有する。よって、第２段５１１ｂの第１スイッチング部ＳＷＵは、電源電圧ＶＤＤを次の段５１１ｃのブースタ回路ＢＳＴ１１に出力し、第２スイッチング部ＳＷＵｂもトランジスタＮ２２の入力である電源電圧ＶＤＤをブースタ回路ＢＳＴ１２に出力する。また、第２段５１１ｃの第３スイッチング部ＳＷＵは、電源電圧ＶＤＤをブースタ回路ＢＳＴ１３に出力し、第４スイッチング部ＳＷＵｂは接地電圧をブースタ回路ＢＳＴ１４に出力する。
【００５０】
図６Ａに示すブースタ回路ＢＳＴ１１は、第２段５１１ｂからの出力ＯＵＴ１である電源電圧ＶＤＤの入力を受ける。
ブースタ回路ＢＳＴ１１を見れば、トランジスタＮ４は、入力端子と制御端子が電源電圧ＶＤＤに共通的に接続されダイオードの役割を果たすので、常に導通状態であり、ノードａの電圧は電源電圧ＶＤＤからトランジスタＮ４のしきい電圧を引いた値がかかるようになる。トランジスタＰ４の場合には、制御端子に電源電圧ＶＤＤが、入力端子の電圧、つまり、ノードａの電圧が電源電圧ＶＤＤより小さいので、トランジスタＰ４は遮断状態である。
【００５１】
この時、トランジスタＮ５の場合には、入力電圧ＯＵＴ１によって状態が決定されるが、電源電圧ＶＤＤが入力されれば制御端子の電圧と入力端子の電圧とが同一になって遮断され、接地電圧が入力されれば制御端子の電圧が相対的に高くなって導通する。
この時、ブースタ回路ＢＳＴ１１に電源電圧ＶＤＤが入力されると、ノードａの電圧はキャパシタＣ１によって電源電圧ＶＤＤほどさらに上昇する。これにより、トランジスタＰ４の制御端子の電圧より入力電圧がさらに大きくなってトランジスタＰ４が導通する。一方、前述したように、トランジスタＮ５は遮断されながら電源電圧ＶＤＤの約２倍である電圧ＯＵＴ２が出力される。つまり、接地電圧が入力されると接地電圧が出力され、電源電圧ＶＤＤが入力されるとこの電源電圧ＶＤＤの約２倍に相当する電圧が出力される。
【００５２】
ブースタ回路ＢＳＴ２は、図６Ｃに示すように、電源電圧ＶＤＤと同一の大きさを有し、デューティ比が約７５％以上である第１クロック信号ＣＬＫと、約２５％以下である第２クロック信号ＣＬＫＢとを受信する。ここで、ある信号の一周期を１００％とした時、ハイレベルの区間をデューティ比という。例えば、周期が１秒であり、ハイ区間が３／４秒の間、ロー区間が１／４秒の間持続したらデューティ比は７５％となる。
【００５３】
第１クロック信号ＣＬＫがローレベルであり、第２クロック信号ＣＬＫＢがハイレべルである場合には、トランジスタＮ６、Ｎ８が導通してノードｂ、つまり、キャパシタＣ２の一端には入力電圧ＶＤＤが伝達され、キャパシタＣ２の他端には接地電圧が伝達され、キャパシタＣ２の両端には電源電圧ＶＤＤがかかるようになる。
次に、第１クロック信号ＣＬＫがハイレべルに、第２クロック信号ＣＬＫＢがローレベルに変われば、二つのトランジスタＮ６、Ｎ８が遮断される。これにより、キャパシタＣ２の一端は入力電圧ＶＤＤと遮断されて浮遊状態になり、他端は第１クロック信号ＣＬＫを受信してキャパシタＣ２の一端の電圧、つまり、ノードｂ電圧は以前の電源電圧ＶＤＤに第１クロック信号ＣＬＫの電圧レベルを足したほどさらに上昇する。即ち、ブースタ回路ＢＳＴ１１と同様に、電源電圧ＶＤＤの約２倍に相当する電圧が出力される。
【００５４】
この時、各ブースタ回路ＢＳＴ１１、ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４からの出力ＯＵＴ２により、各スイッチング部ＳＷＵ、ＳＷＵｂに属するＮ型トランジスタＮ３１、Ｎ３２、Ｎ３３、Ｎ３４とＰ型トランジスタＰ３１、Ｐ３２、Ｐ３３、Ｐ３４のうちの一つを選択し、この選択によって接地電圧とブースタ回路ＢＳＴ２からの出力ＯＵＴ３のうちの一つが選択され、最終的にデコーダ５１１の出力ＤＥＣ０、ＤＥＣ１、ＤＥＣ２、ＤＥＣ３によって生成される。
【００５５】
例えば、ブースタ回路ＢＳＴ１１の出力ＯＵＴ２が高電圧の場合には、トランジスタＮ３１が導通して接地電圧がデコーダ５１１の出力ＤＥＣ３によって生成され、低電圧の場合には、トランジスタＰ３１が導通して高電圧がデコーダ５１１の出力ＤＥＣ３によって生成される。つまりデコーダ部５１１は、該当データ信号ＤＡＴのビット数を２倍に増加させる一方、各ビットの電圧レベルを高める役割を果たす。
【００５６】
このような方式で生成された各デコーダ５１１、５１３、５１５の出力は、電圧選択部５３０に入力される。
図７を見れば、左側には複数個の抵抗が連結されている抵抗アレー５５０を利用して作られた複数の階調電圧、例えば、６４個の階調電圧Ｖ１〜Ｖ６４が表示されている。各電圧Ｖ１〜Ｖ６４には、３個のスイッチング素子ＳＷが行方向に配置されていて、全体的に６４行３列形態の行列でスイッチング素子ＳＷが配置されている。
【００５７】
この時、上位デコーダ出力ＤＥＣ０ｈ、ＤＥＣ１ｈ、ＤＥＣ２ｈ、ＤＥＣ３ｈは、６４個を４群に分け、そのうちの一群に該当する１６個のスイッチング素子ＳＷを各々選択する。中間デコーダ出力ＤＥＣ０ｍ、ＤＥＣ１ｍ、ＤＥＣ２ｍ、ＤＥＣ３ｍは、選択された１６個のスイッチング素子ＳＷを再び４群に分け、そのうちの一群に該当する４つのスイッチング素子ＳＷを選択する。下位デコーダ出力ＤＥＣ０ｌ、ＤＥＣ１ｌ、ＤＥＣ２ｌ、ＤＥＣ３ｌは、４つのスイッチング素子ＳＷのうちの一つを各々選択する。
【００５８】
このような方式により選択された一つの階調電圧は、データ電圧Ｖｄａｔとしてデータ線Ｄ１〜Ｄｍに印加される。図８は、デコーダ出力ＤＥＣ０ｈ、ＤＥＣ１ｈ、ＤＥＣ２ｈ、ＤＥＣ３ｈ、ＤＥＣ０ｍ、ＤＥＣ１ｍ、ＤＥＣ２ｍ、ＤＥＣ３ｍ、ＤＥＣ０ｌ、ＤＥＣ１ｌ、ＤＥＣ２ｌ、ＤＥＣ３ｌとデータ電圧Ｖｄａｔを選択する過程をシミュレーションして得た波形を示すものであって、前述した条件、即ち、電源電圧ＶＤＤとクロック信号ＣＬＫ、ＣＬＫＢのレベルを５Ｖとして得たものである。
【００５９】
この時、二つのトランジスタＮ６、Ｎ８のしきい電圧を０．７Ｖとする時、理論的にはブースタ回路ＢＳＴ２で生成される電圧は、電源電圧ＶＤＤとクロック信号ＣＬＫの電圧との和である電圧１０Ｖから、二つのトランジスタＮ６、Ｎ８のしきい電圧である１．４Ｖを引いた８．６Ｖでなければならない。しかし、トランジスタＮ６、Ｎ７、Ｎ８の間に存在する寄生容量（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）を考慮してシミュレーションを行った結果、７Ｖ程度のデコーダ出力ＤＥＣ０ｈ、ＤＥＣ１ｈ、ＤＥＣ２ｈ、ＤＥＣ３ｈ、ＤＥＣ０ｍ、ＤＥＣ１ｍ、ＤＥＣ２ｍ、ＤＥＣ３ｍ、ＤＥＣ０ｌ、ＤＥＣ１ｌ、ＤＥＣ２ｌ、ＤＥＣ３ｌを得た。つまり、第２クロック信号ＣＬＫＢがハイレべルの時、キャパシタＣ２の両端の電圧は４．３Ｖでなく、寄生容量によってこれより１Ｖ程度が低い３．３Ｖ程度であることを考慮したものである。
【００６０】
しかし、この程度の電圧であれば、電圧選択部５３０の直列に連結されたスイッチング素子ＳＷを導通させ、階調電圧Ｖ１〜Ｖ６４をデータ電圧Ｖｄａｔとして出力するのに充分である。
次に、このようなデジタル変換器を含むデータ駆動部５００の動作について、図９Ａ及び図９Ｂを参照して説明する。
【００６１】
まず、信号制御部６００からデータ駆動部５００に映像データＤＡＴが入力されると（Ｓ９０１）、シフトレジスタ５０１とラッチ５０２を経て（Ｓ９０３）、デジタル・アナログ変換器５０３に入力される。入力されたデータＤＡＴは、デコーダ部５１０でディコーディングされた後（Ｓ９０５）、電圧選択部５３０でアナログ電圧として選択され（Ｓ９０７）、アナログ電圧に変換される。そして、この電圧がデータ電圧Ｖｄａｔとしてデータ線Ｄ１〜Ｄｍに印加される（Ｓ９０９）。
【００６２】
ディコーディングする過程（Ｓ９０５）についてさらに説明する。電源電圧に連結されているスイッチング部ＳＷＵを通じて第１出力を生成し（Ｓ９０５ａ）、第１ブースタ回路５１１ｃを利用して前記第１出力を増幅する（Ｓ９０５ｃ）。次に、第２ブースタ回路ＢＳＴ２を通じて入力されるクロック信号ＣＬＫ、ＣＬＫＢを増幅し（Ｓ９０５ｃ）、前記第１ブースタＢＳＴ１１、ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４または前記第２ブースタＢＳＴ２の出力を選択する（Ｓ９０５ｄ）。
【００６３】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるわけではなく、添付した請求範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
添付した図面は、これを参照して本発明の実施形態について詳細に説明することによって、本発明を明らかにしようとするものである。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態による液晶表示装置のブロック図である。
【図２】本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
【図３Ａ】図１に示すデータ駆動部のブロック図である。
【図３Ｂ】図３Ａに示すデジタル・アナログ変換器のブロック図である。
【図４】図３Ｂに示すデコーダ部のブロック図である。
【図５】図４に示すデコーダのうちの一つの回路図である。
【図６Ａ】図５に示すブースタ回路の回路図である。
【図６Ｂ】図５に示すブースタ回路の回路図である。
【図６Ｃ】図６Ｂに示すクロック信号の波形図である。
【図７】図３Ｂに示す電圧選択部の回路図である。
【図８】デコーダ部の出力とデータ電圧のシミュレーション波形図である。
【図９Ａ】本発明の一実施形態による表示装置の駆動方法を説明するフローチャートである。
【図９Ｂ】本発明の一実施形態による表示装置の駆動方法を説明するフローチャートである。
【符号の説明】
【００６５】
３  液晶層
１００  下部表示板
１９１  画素電極
２００  上部表示板
２３０  カラーフィルタ
２７０  共通電極
３００  液晶表示板組立体
４００  ゲート駆動部
５００  データ駆動部
５０１  シフトレジスタ
５０２  ラッチ
５０３  デジタル・アナログ変換器
５０４  バッファ
５１０  デコーダ部
５３０  電圧選択部
５５０  抵抗アレー
ＢＳＴ１１、ＢＳＴ１２、ＢＳＴ１３、ＢＳＴ１４  第１ブースタ回路
ＢＳＴ２  第２ブースタ回路
６００  信号制御部
８００  階調電圧生成部
Ｒ、Ｇ、Ｂ  入力映像データ
ＤＥ  データイネーブル信号
ＭＣＬＫ  メインクロック
Ｈｓｙｎｃ  水平同期信号
Ｖｓｙｎｃ  垂直同期信号
ＣＯＮＴ１  ゲート制御信号
ＣＯＮＴ２  データ制御信号
ＤＡＴ  デジタル映像信号
Ｃｌｃ  液晶キャパシタ
Ｃｓｔ  ストレージキャパシタ
Ｑ  スイッチング素子
【図１】
0004822131.tif 000002
【図２】
0004822131.tif 000003
【図３Ａ】
0004822131.tif 000004
【図３Ｂ】
0004822131.tif 000005
【図４】
0004822131.tif 000006
【図５】
0004822131.tif 000007
【図６Ａ】
0004822131.tif 000008
【図６Ｂ】
0004822131.tif 000009
【図６Ｃ】
0004822131.tif 000010
【図７】
0004822131.tif 000011
【図８】
0004822131.tif 000012
【図９Ａ】
0004822131.tif 000013
【図９Ｂ】
0004822131.tif 000014