(57)【特許請求の範囲】
【請求項１】
電気的書き換えが可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
記憶データに応じて異なる閾値電圧を有することにより前記メモリセルアレイ中の不良セルのアドレスデータを記憶する冗長メモリセルと、
第１の駆動電圧を与えられて動作し前記冗長メモリセルに制御信号を与える第１デコーダ回路と、
前記冗長メモリセルから読み出された不良セルのアドレスデータを記憶するラッチ回路と、
を備え、
前記ラッチ回路に格納された不良セルのアドレスデータに基づきリダンダンシ置換制御を実行するように構成された不揮発性半導体記憶装置において、
前記冗長メモリセルに対応する閾値電圧を有するダミーメモリセルと、
前記第１の駆動電圧に対応する第２の駆動電圧を与えられて動作し前記ダミーメモリセルに制御信号を与える第２デコーダ回路と、
前記ダミーメモリセルから読み出されるべきデータと、実際にダミーメモリセルから読み出されたデータとを比較し、その比較結果に基づき前記リダンダンシ置換制御の開始を許可する比較回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
外部電源電圧を昇圧して昇圧電圧を出力する昇圧回路を更に備え、
前記第１デコーダ回路は、前記昇圧電圧を前記第１の駆動電圧として駆動されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記外部電源電圧が立ち上がり所定値に達したことを検知してパワーオンリセット信号を出力するパワーオンリセット回路と、
前記外部電源電圧から所定の基準電圧を発生させる基準電圧発生回路と、
前記パワーオンリセット信号を受けた後所定の遅延タイミングで遅延信号を出力する遅延回路と、
前記遅延信号を受けて前記外部電源電圧の昇圧を開始し昇圧電圧を発生させる昇圧回路と、
前記昇圧電圧と前記基準電圧とを比較しその比較結果に基づき前記昇圧回路の動作を停止させる昇圧検知回路と
を更に備え、前記第１デコーダ回路は前記昇圧電圧を第１の駆動電圧として駆動されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の駆動電圧を調整して第２の駆動電圧を発生させる電圧調整回路を更に備えた請求項１記載の不揮発性半導体装置。
【請求項５】
前記ダミーメモリセルは、第１の閾値電圧を有する第１のダミーメモリセルと、
前記第１閾値電圧よりも低い第２の閾値電圧を有する第２のダミーメモリセルとを有し、
前記比較回路は、前記第１のダミーメモリセルから読み出されるべきデータと、実際に読み出されたデータとを比較すると共に、前記第２のダミーメモリセルから読み出されるべきデータと、実際に読み出されたデータとを比較し、その比較結果に基づき前記リダンダンシ置換制御の開始を許可する請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
大規模化した半導体メモリでは、不良救済のための冗長回路を設けることが行われる。電気的書き換え可能でデータを不揮発に記憶することが可能なフラッシュＥＥＰＲＯＭにおいても同様である。ウェハテストにおいて不良セルが見つかると、その不良アドレスが冗長メモリセルに記憶される。冗長メモリセルは、電源を切っても記憶データが失われないよう、不揮発性メモリにより構成される。フラッシュＥＥＰＲＯＭでは、冗長メモリセルも通常のメモリセルアレイと同様のメモリセルアレイを用いることにより、コストを低減している。
【０００３】
冗長メモリセルに不良アドレスが記憶されると、その不良アドレスのデータは、電源投入後、電源電圧が所望の電圧になり通常の読み書き動作が可能になるまでの間に実行される初期設定時において、不良アドレス用のデータラッチ回路に取り込まれ、このデータラッチ回路のデータと、Ｉ／Ｏバッファに入力されたアドレスデータとが比較され、一致検出がされた場合に、デコード回路を制御して、不良セルに代わって冗長セルを選択するという、リダンダンシ置換制御がなされる（例えば、特許文献１参照）。
【０００４】
上記のように、フラッシュＥＥＰＲＯＭにおいて、冗長メモリセルを通常のメモリセルアレイと同様のメモリセルアレイとして構成した場合、その冗長メモリセルの読出しは、通常のメモリセルを読み出す場合と同様の電圧を与えて行う必要がある。具体的には、“１”データを記憶するメモリセルの閾値電圧と、“０”データを記憶するメモリセルの閾値電圧との略中間の大きさの中間電圧をワード線に印加して不良アドレスデータの読み出しを行う必要がある。しかし、このような中間電圧を発生させるための電圧発生部の製造バラツキ等により、このような中間電圧を正確に発生することができない場合がある。かかる場合には、不良アドレスデータの誤読出しが生じ、リダンダンシ置換制御が正確に行われないという問題が生じ得る。
【特許文献１】特開１０−３０２４７６号公報（図１１、図１２、段落０１１９〜０１７２他）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、冗長メモリセルに格納された不良アドレスデータを誤り無く確実に読出し、置換制御を正確に行うことができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様に係る不揮発性半導体記憶装置は、電気的書き換えが可能な不揮発性のメモリセルが配列されたメモリセルアレイと、記憶データに応じて異なる閾値電圧を有することにより前記メモリセルアレイ中の不良セルのアドレスデータを記憶する冗長メモリセルと、第１の駆動電圧を与えられて動作し前記冗長メモリセルに制御信号を与える第１デコーダ回路と、前記冗長メモリセルから読み出された不良セルのアドレスデータを記憶するラッチ回路と、を備え、前記ラッチ回路に格納された不良セルのアドレスデータに基づきリダンダンシ置換制御を実行するように構成された不揮発性半導体記憶装置において、前記冗長メモリセルに対応する閾値電圧を有するダミーメモリセルと、前記第１の駆動電圧に対応する第２の駆動電圧を与えられて動作し前記ダミーメモリセルに制御信号を与える第２デコーダ回路と、前記ダミーメモリセルから読み出されるべきデータと、実際にダミーメモリセルから読み出されたデータとを比較し、その比較結果に基づき前記リダンダンシ置換制御の開始を許可する比較回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、冗長メモリセルに格納された不良アドレスデータを誤り無く確実に読出し、置換制御を正確に行うことができる不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１はこの発明の第１の実施の形態による不揮発性半導体記憶装置の構成を示す。
【００１０】
この不揮発性半導体記憶装置はフラッシュＥＥＰＲＯＭであり、電気的書き換え可能な不揮発性メモリセルをマトリクス配列して構成されたメモリセルアレイ１を備えている。不揮発性メモリセルは浮遊ゲートと制御ゲートが積層されたスタックト・ゲート型のＭＯＳトランジスタ構造を有するものである。
【００１１】
メモリセルアレイ１には、メモリセルアレイ１中に存在する不良セルのアドレスデータを記憶する冗長メモリセルアレイ１ａが設けられている。この実施の形態では、冗長メモリセルアレイ１ａは通常のメモリセルアレイ１の一部に形成されるものとして説明するが、本発明はこれに限定されるものではなく、メモリセルアレイ１とは独立して冗長メモリセルアレイ１ａとを別途構成することとしてもよい。冗長メモリセルアレイ１ａ中のメモリセルは、通常のメモリセルアレイ１中のメモリセルと同様に、記憶データに応じて異なる閾値電圧を有することによりデータを記憶するものである。
【００１２】
図２は、メモリセルアレイ１の具体的な構成例を示す。ここでは、１６個のメモリセルが直列接続されたＮＡＮＤセルユニットを構成するＮＡＮＤ型のフラッシュＥＥＰＲＯＭの構成を示している。本発明はこのＮＡＮＤ型に限定されるものではなく、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型など様々な方式のものに適用可能である。
【００１３】
図２において、ワード線ＷＬが共通に配設された複数のＮＡＮＤセルユニットは、データ消去の最小単位となるセルブロックを構成しており、複数のセルブロックＢ０，Ｂ１，〜，Ｂｎがビット線ＢＬを共通にして配置される。この例では、１つのＮＡＮＤセルユニットは、１６個の直接接続されたＮＡＮＤセルと、その両端に接続された選択トランジスタとを備えている。
【００１４】
メモリセルアレイ１のビット線ＢＬは、センスアンプ回路５を介してデータレジスタ６に接続される。メモリセルアレイ１のビット線ＢＬおよびワード線ＷＬを選択するために、カラムデコーダ７及びロウデコーダ４が設けられている。アドレスＡＤ、データＤＡ及びコマンドＣＭＤはＩ／Ｏバッファ９に入力され、アドレスはアドレスレジスタ１２に、コマンドはコマンドレジスタ１０に取り込まれ、書き込みデータはデータレジスタ６に取り込まれる。
【００１５】
アドレスレジスタ１２から発生されるロウアドレス、カラムアドレスはそれぞれロウデコーダ４、カラムデコーダ７でデコードされて、メモリセル選択がなされる。データ書き込み、消去に用いられる各種高電圧は、昇圧回路等により構成された高電圧発生回路８（昇圧回路）により発生される。コマンドレジスタ１０に取り込まれたコマンドは例えば制御回路１１でデコードされ、この制御回路１１によりデータ書き込み、消去のシーケンス制御がなされる。
【００１６】
データ書き込み時には、選択されたメモリセルでの書き込み動作、書き込み状態を確認するためのベリファイ動作を行い、書き込み不十分のメモリセルには再度書き込みを行うという制御がなされる。データ消去時にも同様に、選択されたブロックでの消去動作、消去状態を確認するためのベリファイ動作を行い、消去不十分の場合には再度消去を行うという制御がなされる。書き込みモード又は消去モードの設定により、上述した一連の書き込み又は消去の制御を行うのが、制御回路１１である。
【００１７】
また、ロウデコーダ４、センスアンプ５、データレジスタ６及びカラムデコーダ７とは別に、冗長メモリセルアレイ１ａのアドレスの指定、データセンス及び書き込み読出しのために、ロウデコーダ４ａ、センスアンプ５ａ、データレジスタ６ａ及びカラムデコーダ７ａが設けられている。
【００１８】
ロウデコーダ４ａ及びカラムデコーダ７ａは、電源投入後通常の読出し／書込み動作等の開始前の段階において、冗長メモリセルアレイ１ａのビット線およびワード線を選択し、不良アドレスデータを読み出すために設けられている。また、センスアンプ５ａは、このビット線及びワード線の選択により読み出されたデータをデータセンスするために設けられ、データレジスタ６ａはこのセンスされたデータを一時格納するために設けられている。ロウデコーダ４ａ、カラムデコーダ７ａ、及びセンスアンプ５ａは、ロウデコーダ４、カラムデコーダ７、及びセンスアンプ５と同様に高電圧発生回路８からの昇圧電圧の供給を受けて動作する。
【００１９】
このフラッシュＥＥＰＲＯＭでは、電源投入後、パワーオンリセット回路１７からのパワーオンリセット信号ＰＯＮＲＳＴの出力を受けて高電圧発生回路８等の動作が開始され、冗長メモリセルアレイ１ａに書き込まれた不良アドレスデータが読み出されることにより、リダンダンシ置換制御が行われる。読み出された不良アドレスデータは、Ｉ／Ｏバッファ９を介してデータラッチ回路１３に格納される。データラッチ回路１３に不良アドレスデータが格納された後は、比較回路１４により、リダンダンシ置換制御が実行される。すなわち、Ｉ／Ｏバッファ９から送信されアドレスバッファ１２に格納されたアドレスデータと、データラッチ回路１３に格納された不良アドレスデータとの一致が比較回路１４により確認されると、その不良アドレスを有する不良セルに代えて冗長セルに置き換えるリダンダンシ置換制御が実行される。
【００２０】
このリダンダンシ置換制御が正確に実行されるためには、冗長メモリセルアレイ１ａに書き込まれた不良アドレスデータが正確に読み出される必要がある。しかし、不良アドレスデータ読出し開始時において、高電圧発生回路８の昇圧電圧が所望の電圧に達していないことが生じると、不良アドレスデータの誤った読出しがなされることが生じ得る。本実施の形態では、不良アドレス読出し許可回路１８を設けることにより、このような事態が生じることを回避し、誤読出しの無い正確な不良アドレスデータの読出しを可能にしている。
【００２１】
図３に、不良アドレス読出し許可回路１８の構成をブロック図として示す。不良アドレス読出し許可回路１８は、基準電圧発生回路１８１、遅延回路１８２、及び昇圧検知回路１８３を含んでいる。基準電圧発生回路１８１は、外部電源電圧Ｖｃｃに基づいて所定の基準電圧ＶＲＥＦを発生する回路であり、例えば所謂バンドギャップリファレンス回路から構成される。
【００２２】
基準電圧発生回路１８１は、パワーオンリセット回路１７から出力されるパワーオンリセット信号ＰＯＮＲＳＴの入力を受けて動作を開始するように構成されている。また、遅延回路１８２は、パワーオンリセット信号ＰＯＮＲＳＴの入力を受けた後所定の遅延時間経過後に遅延信号ＢＧＲＯＮＲＳＴを出力する。この遅延回路１８２は、基準電圧発生回路１８１が出力する基準電圧ＶＲＥＦが安定するのに十分な時間を遅延時間として設定しているものである。
【００２３】
また、昇圧検知回路１８３は、遅延信号ＢＧＲＯＮＲＳＴの入力を受けて昇圧開始／終了信号ＯＳＣＥを“Ｌ”から“Ｈ”に切り替えて高電圧発生回路８に対し昇圧の開始を指示する。高電圧発生回路８は、オシレータ８１とチャージポンプ回路８２とから構成されており、オシレータ８１は昇圧開始／終了信号ＯＳＣＥの“Ｌ”から“Ｈ”への切り替りにより発振動作を開始し、これに応じてチャージポンプ回路８２が昇圧動作を開始する。
【００２４】
そして、チャージポンプ回路８２の昇圧電圧ＶＤＤＲを抵抗分割してなる電圧値ＶＤＤＲＮと基準電圧ＶＲＥＦとが昇圧検知回路１８３で比較され、その比較の結果前者が後者よりも大きいと判定される場合、昇圧開始／終了信号ＯＳＣＥが“Ｈ”から“Ｌ”に切り替られ高電圧発生回路８に対し昇圧の終了が指示される。すなわち、オシレータ８１の発振動作が停止され、チャージポンプ回路８２がこれに対応して昇圧動作を停止する。
【００２５】
昇圧動作が停止されると、ロウデコーダ４ａは、その停止時点での昇圧電圧ＶＤＤＲを駆動電圧として、冗長メモリセルアレイ１ａに書き込まれた不良アドレスデータを読出すためのワード線電圧を発生させる。これにより、読み出されたデータはセンスアンプ５ａで増幅され、データレジスタ６ａを介してＩ／Ｏバッファ９に出力される。
【００２６】
しかし、不良アドレス読出し許可回路１８が、その昇圧電圧ＶＤＤＲが十分昇圧されておらず、誤読出しの虞があると判定した場合には、Ｉ／Ｏバッファ９に対し、読出し禁止信号を出力して、データラッチ回路１３に読出しデータがラッチされることを防止する。また、すでに誤読出しの可能性のあるデータがデータラッチ回路１３にラッチ済みの場合には、そのデータを強制消去させる。この動作は、不良アドレス読出し許可回路１８中に含まれる電圧調整回路１８４、ロウデコーダ１８５、ダミーメモリセル１８６、センスアンプ１８７及び期待値比較回路１８８により実行される。
【００２７】
電圧調整回路１８４は、昇圧電圧ＶＤＤＲの大きさを増加又は減少させる回路であり、ここではＶＤＤＲよりも若干小さい（例えば１０〜２０％程度小さい）駆動電圧ＶＤＤＲｓを発生させるものとする。これにより、後述の説明から明らかなように、ワード線電圧の“１”データメモリセルに対する電圧マージンを保証し、誤読出しの無い正確な不良アドレスデータの読み出しが可能になる。
【００２８】
ロウデコーダ１８５は、この駆動電圧ＶＤＤＲｓを駆動電圧として、ダミーメモリセル１８６に書き込まれた期待値データを読出すためのワード線電圧を発生させる。ここでのダミーメモリセル１８６は、冗長メモリセルアレイ１ａ中の“１”データを記憶するメモリセルと同一の閾値電圧を有しており、期待値データは“１”であるものとする。なお、ダミーメモリセル１８６の閾値電圧は、必ずしも冗長メモリセルアレイ１ａ中のメモリセルの閾値電圧と同一である必要はなく、所定の対応関係を有していれば十分である。
【００２９】
センスアンプ１８７は、ダミーメモリセル１８６から読み出された信号を増幅するために設けられている。また、期待値比較回路１８８は、ダミーメモリセル１８６に記憶された期待値データと、実際にダミーメモリセル１８６から読み出されたデータとを比較して、ダミーメモリセル１８６からのデータ読出しが正確に行われたか否か（すなわち、上記のように“１”データを記憶したのであれば、その通りに“１”が読み出されるか否か）を判定する機能を有する。
【００３０】
両データが同一と判定された場合、期待値比較回路１８８は、ロウデコーダ４ａ、Ｉ／Ｏバッファ９及びデータラッチ１３等に対し読出し許可信号を出力し、これにより冗長メモリセルアレイ１ａから読み出されデータラッチ回路１３に格納された不良アドレスデータに基づき、リダンダンシ置換制御が開始される。
【００３１】
一方、両データが同一でない（一致しない）と判定された場合には、期待値比較回路１８８は、ロウデコーダ４ａ、Ｉ／Ｏバッファ９及びデータラッチ１３等に対し読出し禁止信号を出力する。これにより、冗長メモリセルアレイ１ａからの不良アドレスデータの読出し動作は最初からやり直しとなり、データラッチ回路１３に格納済みのデータも強制的に消去される。両データが同一でない場合には、ロウデコーダ４ａに印加される昇圧電圧ＶＤＤＲが所望の電圧に達しておらず、このため冗長メモリセルアレイ１ａから不良アドレスデータが誤読出しされている可能性が高く、従ってリダンダンシ置換制御が適性に実行されない虞が高いためである。
【００３２】
この点を、図４を参照して更に詳しく説明する。図４において、点線は一般的な電源が正常動作を行う場合における各部の電圧変化を示しており、実線は、異常動作時における各部の電圧変化を示している（一部重複あり）。
【００３３】
外部電源電圧Ｖｃｃが投入され０Ｖから徐々に上昇し例えば１Ｖに達すると、パワーオンリセット回路１７がパワーオンリセット信号ＰＯＮＲＳＴを“Ｈ”から“Ｌ”に立ち下げる。その後、正常動作時においては、Ｖｃｃは５００μＳ以内に定常値例えば１．６５Ｖに達するが、異常動作時においては、この上昇カーブが緩慢となり例えば図４に示すように相当程度時間が経過しても１．１Ｖ程度までしか上昇しない場合がある。
【００３４】
この場合、基準電圧発生回路１８１が出力する基準電圧ＶＲＥＦも、５００μＳ以内には定常値の例えば１．２５Ｖには安定せず、より低い値に停滞する。このとき遅延回路１８２は、正常動作時（時刻ｔ２）よりも若干遅れた時刻ｔ３において、遅延信号ＢＧＲＯＮＲＥＴを“Ｈ”から“Ｌ”に切り替え、これを受けて昇圧検知回路１８３は昇圧開始／終了信号ＯＳＣＥを“Ｌ”から“Ｈ”に切り替えて高電圧発生回路８に対し昇圧の開始を指示する。しかし、この時点において、外部電源電圧Ｖｃｃは十分に上昇しておらず、基準電圧ＶＲＥＦ、昇圧電圧ＶＤＤＲも定常値よりも大幅に低い値である。このとき、昇圧検知回路１８３は、基準電圧ＶＲＥＦと、昇圧電圧ＶＤＤＲの抵抗分割値ＶＤＤＲＮとを比較している。このため、昇圧電圧ＶＤＤＲが所望の電圧（例えば４Ｖ）に達する前の、例えば３．２Ｖ程度で昇圧の完了を検知してしまうことになる。
【００３５】
この状態においてロウデコーダ４ａの動作が開始され、冗長メモリセルアレイ１ａの読出しが開始され、データラッチ回路１３へのデータラッチが行われると、誤読出しされた不良アドレスデータに基づき誤ったリダンダンシ置換制御が行われる可能性がある。しかし、本実施の形態では、この異常動作時においては、不良アドレス読出し許可回路１８内のダミーメモリセル１８６の期待値データの読出しも正確に行われず（すなわち、期待値データとして把握されているデータとは異なるデータがダミーメモリセル１８６から読み出され）、このため期待値比較回路１８８が禁止信号を出力し、リダンダンシ置換制御の開始及び継続が禁止される。従って、誤読出しされた不良アドレスデータに基づいて誤ったリダンダンシ置換制御が実行されることが防止される。
【００３６】
なお、図４の説明では、電源投入後においてリダンダンシ置換制御の開始の許可／禁止の手順を説明したが、これに限らず、例えば一旦昇圧電圧ＶＤＤＲが十分に上昇し正常に不良アドレスデータの読出しが開始された後、再びＶＤＤＲが変動して正常な不良アドレスデータの読出しが不能となった場合にも本発明は適用され得ることは言うまでもない。
【００３７】
図５は、パワーオンリセット回路１７の構成例を示す回路図である。このパワーオンリセット回路１７は、電源電圧Ｖｃｃと接地電位との間に直列接続される抵抗１７１１、１７１２、１７１３を備えると共に、同じく電源電圧Ｖｃｃと接地電位との間に直接接続されるｐ型ＭＯＳトランジスタ１７１４及び抵抗１７１５を有している。抵抗１７１１と１７１２の接続点Ｎ１はｐ型ＭＯＳトランジスタ１７１４のゲートに接続されている。また、ｐ型ＭＯＳトランジスタ１７１４及び抵抗１７１５の接続点Ｎ３には、２段のインバータ回路１７１６が接続されている。また、同じく電源電圧Ｖｃｃと接地電位との間に抵抗１７１７とｎ型ＭＯＳトランジスタ１７１８とが直列接続され、このＭＯＳトランジスタ１７１８のゲートが抵抗１７１２と１７１３の接続点Ｎ２に接続されている。抵抗１７１７とｎ型ＭＯＳトランジスタ１７１８との接続点Ｎ４には１段のインバータ回路１７１９が接続される。また、インバータ回路１７１６及び１７１９の出力信号を入力とするＮＡＮＤゲート１７２０が設けられている。
【００３８】
この構成によれば、Ｖｃｃの上昇に伴い、ｐ型ＭＯＳトランジスタ１７１４及びｎ型ＭＯＳトランジスタ１７１８が時間差をもってターンオンすることにより、ＮＡＮＤゲート１７２０よりパルス信号としてのパワーオンリセット信号が出力される。
【００３９】
図６は、基準電圧発生回路１８１の構成例を示す回路図である。この基準電圧発生回路１８１は、オペアンプ１８１１を備えている。また、基準電圧ＶＲＥＦの出力端子と接地電位との間に、抵抗１８１２及びダイオード１８１３からなる第１の電流経路と、抵抗１８１４、１８１５及びダイオード１８１６からなる第２の電流経路とを備えている。
ダイオード１８１６は、複数個（Ｎ個）並列に接続され、ダイオード１８１３は、１個のダイオードから構成される。抵抗１８１２、１８１４の抵抗値は等しくＲ２であり、抵抗１８１５の抵抗値はＲ１であるものとする。この抵抗値Ｒ１とＲ２の比率が適切に設定されることにより、温度依存性の無い基準電圧ＶＲＥＦの発生が可能になる。
【００４０】
オペアンプ１８１１の出力端子には、Ｐ型ＭＯＳトランジスタ１８１７のゲートが接続されている。Ｐ型ＭＯＳトランジスタ１８１７は、そのソース端子が外部電源電圧Ｖｃｃに接続され、またドレイン端子が基準電圧ＶＲＥＦの出力端子となっている。オペアンプ１８１１の非反転入力端子は、抵抗１８１４と１８１５の接続点に接続され、反転入力端子は、基準電圧ＶＲＥＦの出力端子に接続される。なお、基準電圧ＶＲＥＦの出力端子には、電源電圧Ｖｃｃが接続されパワーオンリセット信号ＰＯＮＲＳＴによりスイッチングされるＰＭＯＳトランジスタ１８１８が接続されている。
【００４１】
図７は、遅延回路１８２の構成例を示す回路図である。この遅延回路１８２は、インバータ回路１８２１、ＣＲ時定数回路１８２２、及びインバータ回路１８２３からなる。インバータ回路１８２１の入力端子にはパワーオンリセット信号ＰＯＮＲＳＴが入力され、これがＣＲ時定数回路１８２２の時定数の分だけ変化が遅れた信号となってインバータ回路１８２３から出力される。
【００４２】
図８は、昇圧検知回路１８３の構成例を示す回路図である。この昇圧検知回路１８３１は、オペアンプ１８３１と、インバータ回路１８３２とを備えている。また、抵抗１８３３及び１８３４からなる分割抵抗を備えており、この分割抵抗は一端に高電圧発生回路８の出力電圧である昇圧電圧ＶＤＤＲを与えられ、他端は接地されている。
【００４３】
オペアンプ１８３１は、基準電圧ＶＲＥＦと、この昇圧電圧ＶＤＤＲの前述の分割抵抗による分割値ＶＤＤＲＮとを比較する比較回路として機能する。この比較の結果を示す信号が、インバータ１８３２から昇圧開始／終了信号ＯＳＣＥとして出力される。
【００４４】
図９は、オシレータ８１の構成例を示す回路図である。このオシレータ８１は、ＮＡＮＤゲート８１１と、この出力端子側にインバータチェーン回路８１２と、その接続点と接地電位との間に接続された複数のキャパシタ８１３とを備えている。ＮＡＮＤゲート８１１の一方の入力端子に昇圧開始／終了信号ＯＳＣＥが入力され、他方にはインバータチェーン回路８１２を構成するインバータ回路の１つからフィードバックされた信号が入力され、これにより、ＮＡＮＤゲート８１１とインバータチェーン回路８１２によりリングオシレータが形成され、発振出力ＯＳＣとＯＳＣＢとを出力する。発振出力ＯＳＣＢとＯＳＣとは、互いに論理が反転した信号である。
【００４５】
図１０は、チャージポンプ回路８２の構成例を示す回路図である。このチャージポンプ回路８２は、直列接続されダイオード接続されたＭＯＳトランジスタ列８２１と、その接続点に接続された複数のキャパシタ８２２を備えている。奇数番目の接続点に接続されたキャパシタ８２２には、発振出力ＯＳＣが出力され、偶数版目の接続点に接続されたキャパシタ８２２には、発振出力ＯＳＣＢが出力されることにより、入力端子の電圧が発振周期毎に上昇させられる。
【００４６】
図１１は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の不良アドレス読出し許可回路１８の構成を示すブロック図である。不揮発性半導体記憶装置全体の構成は第１の実施の形態と同様に図１に示す通りであるので、詳細な説明は以下では省略する。また、図９において、第１の実施の形態（図３）と同様の構成要素に対しては同一の符号を付し、以下ではそれらの詳細な説明は省略する。
【００４７】
この実施の形態の不良アドレス読出し許可回路１８は、ロウデコーダ１８５、ダミーメモリセル１８６、センスアンプ１８７及び期待値比較回路１８８が２種類備えられている点で、第１の実施の形態と異なっている（ａ，ｂの添字で各１組を示している）。
【００４８】
ダミーメモリセル１８６ａ及び１８６ｂは、異なる閾値電圧すなわち期待値データを与えられていて、前者は“１”データを、後者は“０”データを与えられている。この構成によれば、ダミーメモリセル１８６ａにより第１の実施の形態と同様の作用が得られると共に、ダミーメモリセル１８６ｂにより、オーバーシュート等の異常が発生した場合に、昇圧電圧ＶＤＤＲが所望の電圧レベルに達したものと誤認識し、結果として不良アドレスデータの誤読出しが生じることを防止することができる。すなわち、オーバーシュート等の異常が発生し、昇圧電圧が“０”データのメモリセルの閾値電圧以上に一時的にでも達した場合、“１”データを与えられたダミーメモリセル１８６ａのみを有する第１の実施の形態では、昇圧電圧ＶＤＤＲが所望の電圧に達したものと誤認識される場合がある。
【００４９】
一方、本実施の形態のように“０”データを与えられたダミーメモリセル１８６ｂを有している場合において、オーバーシュート等の異常が発生し昇圧電圧ＶＤＤＲが“０”データのメモリセル１８６ｂの閾値電圧以上に一時的にでも達した場合には、このダミーメモリセル１８６ｂの読出しデータも“０”でなく“１”となり、期待値比較回路１８８ｂは、読出し禁止信号を出力する。従って、この実施の形態によれば、オーバーシュート等の電圧異常による誤認識が防止され、より正確な不良アドレスデータの読出し及びリダンダンシ置換制御が可能になる。
【００５０】
図１２は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の不良アドレス読出し許可回路１８の構成を示すブロック図である。不揮発性半導体記憶装置全体の構成は第１の実施の形態と同様であるので、詳細な説明は以下では省略する。また、図１２において、第１の実施の形態と同様の構成要素に対しては同一の符号を付し、以下ではそれらの詳細な説明は省略する。
【００５１】
この不良アドレス読出し許可回路１８は、ダミーメモリセル１８６Ａのスタックトゲート構造において、ワード線とのコンタクトが制御ゲートを貫通して浮遊ゲートにまで達している点で、第１の実施の形態と異なっている。すなわち、この実施の形態のダミーメモリセル１８６Ａは、通常のＭＯＳトランジスタと同様の構造を有し、チャネルの不純物濃度やゲート酸化膜の厚さ等に基づく閾値電圧を有している。このため、電圧調整回路１８４は、冗長メモリセルアレイ１ａの“１”データメモリセルの閾値電圧との相違を反映した電圧をロウデコーダ１８５に与える。
【００５２】
この第３の実施の形態の構造の場合、前述のように、ダミーメモリセル１８６Ａの閾値電圧は、浮遊ゲートにトラップされた電子数等により決定するのではなく、通常のトランジスタと同様に、チャネルの不純物濃度やゲート酸化膜の厚さ等に基づいて定まる。スタックトゲート構造のトランジスタによりダミーメモリセル１８６が構成されている場合、閾値電圧の変動の可能性を低減するため、そのゲートに常時高電圧が印加される状態は避ける必要がある。しかし、本実施の形態の場合、ダミーメモリセル１８６は実質的にスタックとゲート構造を有していないので、常時ゲートに高電圧を印加して昇圧電圧ＶＤＤＲの状態を常時監視する構成としても、閾値電圧の変動等の可能性は無い。従って、本実施の形態によれば、常時昇圧電圧ＶＤＤＲの監視を続けることができ、より正確なリダンダンシ置換制御を実行することが可能になる。
【００５３】
図１３は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の不良アドレス読出し許可回路１８の構成を示すブロック図である。不揮発性半導体記憶装置全体の構成は第１の実施の形態と同様であり、また図１３では第１の実施の形態（図３）と同様の構成要素に対しては同一の符号を付している。
【００５４】
この実施の形態も、第２の実施の形態と同様に、ロウデコーダ１８５、ダミーメモリセル１８６、センスアンプ１８７及び期待値比較回路１８８が２種類備えられており、ダミーメモリセル１８６ａ、１８６ｂにはそれぞれ期待値データとして“１”、“０”が与えられている。このダミーメモリセル１８６ａ，１８６ｂはいずれも、第３の実施の形態と同様、スタックトゲート構造であるが制御ゲートを貫通して浮遊ゲートにおいてワード線とコンタクトしている。従って、この実施の形態でも、ダミーメモリセル１８６ａ、１８６ｂの閾値電圧の変動の虞がなく、常時昇圧電圧ＶＤＤＲの監視を継続すべくダミーメモリセル１８６ａ、１８６ｂのゲートに常にワード線電圧を印加し続ける構成をとることが可能になっている。なお、電圧調整回路１８４´は、ロウデコーダ１８５ａ、１８５ｂにそれぞれ異なる閾値電圧を与えるため、例えば図１３に示すような分割抵抗回路により構成することができる。
【００５５】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において様々な変更、置換、削除及び追加等が可能である。例えば、上記の実施の形態においては、外部電源電圧を高電圧発生回路８で昇圧してロウデコーダ等に与える例を説明したが、外部電源電圧が十分に高い場合等においては、高電圧発生回路は省略することもでき、このような不揮発性半導体記憶装置に対しても、本発明は適用可能である。その他、図面を参照して説明した各種回路も、図示したものに限らず、同様の機能、作用を有する様々な回路に置換可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の具体的な構成例を示す。
【図３】図１に示す不良アドレス読出し許可回路１８の構成を説明するブロック図である。
【図４】図３の回路の各部の動作を示す波形図である。
【図５】図３のパワーオンリセット回路１７の構成例を示す回路図である。
【図６】図３に示す基準電圧発生回路１８１の構成例を示す回路図である。
【図７】図３に示す遅延回路１８２の構成例を示す回路図である。
【図８】図３に示す昇圧検知回路１８３の構成例を示す回路図である。
【図９】図３に示すオシレータ８１の構成例を示す回路図である。
【図１０】図３に示すチャージポンプ回路８２の構成例を示す回路図である。
【図１１】本発明の第２の実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。
【図１２】本発明の第３の実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。
【図１３】本発明の第４の実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００５７】
１・・・メモリセルアレイ、  ４、４ａ・・・ロウデコーダ、  ５、５ａ・・・センスアンプ回路、  ６、６ａ・・・データレジスタ、  ７、７ａ・・・カラムデコーダ、  ８・・・高電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・コマンドレジスタ、  １１・・・制御回路、  １２・・・アドレスレジスタ、  １３・・・データラッチ回路、  １４・・・比較回路、  １７・・・パワーオンリセット回路、  １８・・・不良アドレス読出し許可回路、  ８１・・・オシレータ、  ８２・・・チャージポンプ回路、  １８１・・・基準電圧発生回路、  １８２・・・遅延回路、  １８３・・・昇圧検知回路、  １８４・・・電圧調整回路、  １８５・・・ロウデコーダ、  １８６・・・ダミーメモリセル、  １８７・・・センスアンプ、  １８８・・・期待値比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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