(57)【特許請求の範囲】
【請求項１】
クロック信号を用いて、０と１の出現確率が異なるデータ信号の位相の進みおよび遅れを検出する位相検出回路と、
前記データ信号の立ち上がりおよび立ち下がりを検出するエッジ検出回路と、
前記位相検出回路と前記エッジ検出回路の検出結果に基づいて、前記データ信号のデューティサイクルの歪みを検出する歪み検出回路と、
前記歪み検出回路により歪みが検出された頻度に基づいて、前記デューティサイクルの調整の度合を表すデューティ調整値の増減値を決定する調整値決定回路と、
前記デューティ調整値の増減値に基づいて、前記デューティサイクルを調整することにより、前記デューティサイクルの歪みを補正するデューティ調整回路と
を備える信号処理装置。
【請求項２】
前記位相検出回路は、前記クロック信号を用いて前記データ信号をサンプリングすることにより、前記データ信号の位相の進みおよび遅れを検出する
請求項１に記載の信号処理装置。
【請求項３】
前記歪み検出回路は、前記デューティサイクルのプラス側およびマイナス側の歪みを検出し、
前記調整値決定回路は、前記歪み検出回路により前記デューティサイクルのプラス側の歪みが検出された頻度と、前記デューティサイクルのマイナス側の歪みが検出された頻度の差分が所定の範囲内の値である場合、前記デューティ調整値の増減値をゼロに決定する
請求項１に記載の信号処理装置。
【請求項４】
前記歪み検出回路は、前記位相検出回路による検出結果と、前記エッジ検出回路による検出結果の組み合わせに基づいて、前記デューティサイクルの歪みを検出する
請求項１に記載の信号処理装置。
【請求項５】
前記位相検出回路は、アレクサンダ型の位相比較器である
請求項１に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置に関し、特に、０と１の出現確率が異なるデータ信号のデューティサイクルの歪みを補正することができるようにした信号処理装置に関する。
【背景技術】
【０００２】
デューティサイクルの歪みのある信号が入力されたり、LSI（Large Scale Integration）内部の回路において、トランジスタのばらつきが信号のデューティサイクルを狂わせてしまったりする場合、その信号のビット誤り率は悪くなる。
【０００３】
そこで、DCバランスを取るために０と１の出現確率が同一となるように符号化された、EFM(Eight to Fourteen)信号や8B10B信号などのデューティサイクルの歪みを補正する２値化回路が考案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開平０６−３３４４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の２値化回路では、例えばLPF（Low Pass Filter）でEFM信号からDC信号が生成され、そのDC信号のスライスレベルがＬレベルとＨレベルの中央になるようにデューティ補正回路に対してフィードバックが行われることにより、EMF信号のデューティサイクルの歪みが補正される。そのため、従来の２値化回路では、０と１の出現確率が異なるDCバランスが取れていないデータ信号のデューティサイクルの歪みを補正することはできなかった。
【０００６】
本発明は、このような状況に鑑みてなされたものであり、０と１の出現確率が異なるデータ信号のデューティサイクルの歪みを補正することができるようにするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面の信号処理装置は、クロック信号を用いて、０と１の出現確率が異なるデータ信号の位相の進みおよび遅れを検出する位相検出回路と、前記データ信号の立ち上がりおよび立ち下がりを検出するエッジ検出回路と、前記位相検出回路と前記エッジ検出回路の検出結果に基づいて、前記データ信号のデューティサイクルの歪みを検出する歪み検出回路と、前記歪み検出回路により歪みが検出された頻度に基づいて、前記デューティサイクルの調整の度合を表すデューティ調整値の増減値を決定する調整値決定回路と、
前記デューティ調整値の増減値に基づいて、前記デューティサイクルを調整することにより、前記デューティサイクルの歪みを補正するデューティ調整回路とを備える。
【０００８】
本発明の一側面の信号処理装置において、前記位相検出回路は、前記クロック信号を用いて前記データ信号をサンプリングすることにより、前記データ信号の位相の進みおよび遅れを検出することができる。
【００１０】
本発明の一側面の信号処理装置において、前記歪み検出回路は、前記デューティサイクルのプラス側およびマイナス側の歪みを検出し、前記調整値決定回路は、前記歪み検出回路により前記デューティサイクルのプラス側の歪みが検出された頻度と、前記デューティサイクルのマイナス側の歪みが検出された頻度の差分が所定の範囲内の値である場合、前記デューティ調整値の増減値をゼロに決定することができる。
【００１１】
本発明の一側面の信号処理装置において、前記歪み検出回路は、前記位相検出回路による検出結果と、前記エッジ検出回路による検出結果の組み合わせに基づいて、前記デューティサイクルの歪みを検出することができる。
【００１２】
本発明の一側面の信号処理装置において、前記位相検出回路は、アレクサンダ型の位相比較器であるようにすることができる。
【００１３】
本発明の一側面においては、クロック信号を用いて、０と１の出現確率が異なるデータ信号の位相の進みおよび遅れが検出され、前記データ信号の立ち上がりおよび立ち下がりが検出され、各検出結果に基づいて、前記データ信号のデューティサイクルの歪みが検出され、歪みが検出された頻度に基づいて、前記デューティサイクルの調整の度合を表すデューティ調整値の増減値が決定され、前記デューティ調整値の増減値に基づいて、前記デューティサイクルが調整されることにより、前記デューティサイクルの歪みが補正される。
【発明の効果】
【００１４】
以上のように、本発明の一側面によれば、０と１の出現確率が異なるデータ信号のデューティサイクルの歪みを補正することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明を適用した信号処理装置の一実施の形態の構成例を示している。
【００１６】
図１の信号処理装置１０は、アンプ１１、デューティ調整回路１２、コンパレータ１３、クロックデータリカバリ回路１４、およびデューティサイクル歪み検出回路１５により構成される。
【００１７】
信号処理装置１０のアンプ１１は、例えば、データ信号の差動信号としてのCML（current mode logic）信号やLVDS（low voltage differential signaling）信号を増幅する。デューティ調整回路１２には、デューディサイクル歪み検出回路１５から、デューティサイクルをプラス側に調整するためのデューティプラス信号、または、デューティサイクルをマイナス側に調整するためのデューティマイナス信号が入力される。なお、デューティサイクルのプラス側とは、デューティ比が大きくなる方向を指し、マイナス側とはデューティ比が小さくなる方向を指す。
【００１８】
デューティ調整回路１２は、デューティプラス信号またはデューティマイナス信号に基づいて、アンプ１１で増幅されたデータ信号の差動信号のコモン電圧を調整することにより、データ信号のデューティサイクルを調整する。これにより、データ信号のデューティサイクルの歪みが補正される。デューティ調整回路１２の詳細については、後述する図９を参照して説明する。
【００１９】
コンパレータ１３は、デューティ調整回路１２でデューティサイクルの歪みが補正されたデータ信号の差動信号を、シングルエンドのデータ信号に変換する。変換後のデータ信号は、クロックデータリカバリ回路１４とデューティサイクル歪み検出回路１５に入力される。
【００２０】
なお、ここでは、コンパレータ１３でデータ信号の差動信号がシングルエンドのデータ信号に変換されるようにしたが、信号処理装置１０は、データ信号の差動信号をシングルエンドのデータ信号に変換せず、後段の回路も全て差動で動作させるようにしてもよい。
【００２１】
クロックデータリカバリ回路１４は、位相検出回路２１、チャージポンプ回路２２、ループフィルタ回路２３、およびVCO(Voltage Controlled Oscillator)回路により構成され、データ信号に同期したクロック信号を生成する。
【００２２】
位相検出回路２１は、アレクサンダ型の位相比較器であり、データ信号の位相がクロック信号の位相に対して進んでいるか遅れているかを検出する。
【００２３】
具体的には、位相検出回路２１は、フリップフロップ回路３１乃至３４、並びにEX-OR回路３５および３６により構成される。フリップフロップ回路３１は、クロック信号を用いて、コンパレータ１３から入力されたシングルエンドのデータ信号をサンプリングする。サンプリングされたデータ信号は、フリップフロップ回路３２とEX-OR回路３６に入力されるとともに、図示せぬ後段のブロックに入力される。
【００２４】
フリップフロップ回路３２は、クロック信号を用いて、フリップフロップ回路３１からのデータ信号を保持し、保持しているデータ信号をEX-OR回路３５に出力する。フリップフロップ回路３３は、クロック信号の反転信号を用いて、コンパレータ１３から入力されたシングルエンドのデータ信号をサンプリングする。
【００２５】
フリップフロップ回路３４は、クロック信号を用いて、フリップフロップ回路３３でサンプリングされたデータ信号を保持し、保持しているデータ信号をEX-OR回路３５および３６に出力する。EX-OR回路３５は、フリップフロップ回路３２からのデータ信号と、フリップフロップ回路３４からのデータ信号の排他的論理和を演算する。これにより、クロック信号の位相に対するデータ信号の位相の進みが検出される。
【００２６】
EX-OR回路３５による演算の結果得られる信号は、クロック信号の位相に対してデータ信号の位相が進んでいることを表すPDUP信号として、チャージポンプ回路２２とデューティサイクル歪み検出回路１５に入力される。このPDUP信号のレベルは、クロック信号の位相に対してデータ信号の位相が進んでいる場合にＨレベルとなり、進んでいない場合にＬレベルとなる。
【００２７】
EX-OR回路３６は、フリップフロップ回路３１からのデータ信号と、フリップフロップ回路３４からのデータ信号の排他的論理和を演算する。これにより、クロック信号の位相に対するデータ信号の位相の遅れが検出される。EX-OR回路３６による演算の結果得られる信号は、クロック信号の位相に対してデータ信号の位相が遅れていることを表すPDDN信号として、チャージポンプ回路２２とデューティサイクル歪み検出回路１５に入力される。
【００２８】
このPDDN信号のレベルは、クロック信号の位相に対してデータ信号の位相が遅れている場合にＨレベルとなり、遅れていない場合にＬレベルとなる。
【００２９】
なお、クロックデータリカバリ回路１４の位相検出回路２１としては、アレクサンダ型の位相比較器以外の位相比較器を用いることもできるが、アレクサンダ型の位相比較器では、位相結果がアナログ位相比較器のように細かいパルスで出力されず、クロック信号のパルスで出力されるので、信号処理装置１０の設計が容易である。
【００３０】
チャージポンプ回路２２は、EX-OR回路３５からのPDUP信号とEX-OR回路３６からのPDDN信号に応じて、ループフィルタ回路２３に対して電流を流し込んだり（source）、ループフィルタ回路２３から電流を引いたり（sink）する。具体的には、例えば、チャージポンプ回路２２は、PDUP信号のレベルがＨレベルである場合、ループフィルタ回路２３に対して電流を流し込み、PDDN信号のレベルがＨレベルである場合、ループフィルタ回路２３から電流を引く。
【００３１】
ループフィルタ回路２３は、ループ制御を安定にするための回路であり、チャージポンプ回路２２により変更される電圧の高域成分を削除し、VCO回路２４に入力する。VCO回路２４は、ループフィルタ回路２３からのDC電圧に対応する周波数のクロック信号を発生する。従って、例えば、DC電圧が上昇した場合、クロック信号の周波数は高くなり、DC電圧が下降した場合、クロック信号の周波数は低くなる。
【００３２】
以上のように、クロックデータリカバリ回路１４は、クロック信号の位相に対するデータ信号の位相の進みおよび遅れを検出し、その検出結果に応じてクロック信号の周波数を変化させるので、データ信号に同期したクロック信号を生成することができる。このクロック信号は、フリップフロップ回路３１乃至３４、並びに、後述するデューティサイクル歪み検出回路１５のフリップフロップ回路４１および４２に入力されて用いられる。
【００３３】
デューティサイクル歪み検出回路１５は、フリップフロップ回路４１および４２、AND回路４３および４４、＋DCD検出回路４５、−DCD検出回路４６、カウンタ４７および４８、並びに調整値決定回路４９により構成され、データ信号のデューティサイクルの歪みを検出する。
【００３４】
具体的には、フリップフロップ回路４１および４２並びにAND回路４３および４４（エッジ検出回路）は、データ信号の立ち上がりおよび立下りを検出する。詳細には、フリップフロップ回路４１は、クロック信号を用いてコンパレータ１３から入力されるシングルエンドのデータ信号をサンプリングし、出力する。フリップフロップ回路４２は、クロック信号を用いて、フリップフロップ回路４１からのデータ信号を保持し、保持しているデータ信号を出力する。
【００３５】
AND回路４３には、フリップフロップ回路４１から出力されるデータ信号が入力されるとともに、フリップフロップ回路４２から出力されるデータ信号が反転されて入力される。AND回路４３は、フリップフロップ回路４１からのデータ信号と、フリップフロップ回路４２からのデータ信号の反転信号との論理積を演算する。これにより、データ信号の立ち上がりが検出される。
【００３６】
AND回路４３による演算の結果得られる信号は、データ信号の立ち上がりを表す立ち上がり検出信号として、＋DCD検出回路４５と−DCD検出回路４６に入力される。この立ち上がり検出信号のレベルは、データ信号が立ち上がった場合にはＨレベルとなり、立ち上がっていない場合にはＬレベルとなる。
【００３７】
AND回路４４には、フリップフロップ回路４１から出力されるデータ信号が反転されて入力されるとともに、フリップフロップ回路４２から出力されるデータ信号が入力される。AND回路４３は、フリップフロップ回路４１からのデータ信号の反転信号と、フリップフロップ回路４２からのデータ信号との論理積を演算する。これにより、データ信号の立ち下がりが検出される。
【００３８】
AND回路４４による演算の結果得られる信号は、データ信号の立ち下がりを表す立ち下がり検出信号として、＋DCD検出回路４５と−DCD検出回路４６に入力される。この立ち下がり検出信号のレベルは、データ信号が立ち下がった場合にはＨレベルとなり、立ち下がっていない場合にはＬレベルとなる。
【００３９】
＋DCD検出回路４５(歪み検出回路)は、クロックデータリカバリ回路１４のEX-OR回路３５から入力されるPDUP信号およびEX-OR回路３６から入力されるPDDN信号、並びに、AND回路４３から入力される立ち上がり検出信号およびAND回路４４から入力される立ち下がり検出信号に基づいて、デューティサイクルのプラス側の歪みを検出する。そして、＋DCD検出回路４５は、デューティサイクルのプラス側の歪みの検出を表すプラス歪み検出信号をカウンタ４７に入力する。
【００４０】
−DCD検出回路４６（歪み検出回路）は、クロックデータリカバリ回路１４のEX-OR回路３５から入力されるPDUP信号およびEX-OR回路３６から入力されるPDDN信号、並びに、AND回路４３から入力される立ち上がり検出信号およびAND回路４４から入力される立ち下がり検出信号に基づいて、デューティサイクルのマイナス側の歪みを検出する。そして、−DCD検出回路４５は、デューティサイクルのマイナス側の歪みの検出を表すマイナス歪み検出信号をカウンタ４８に入力する。
【００４１】
カウンタ４７は、プラス歪み検出信号に応じてカウント値をインクリメントする。従って、カウンタ４７のカウント値は、デューティサイクルのプラス側の歪みが検出された頻度を表している。また、カウンタ４７は、カウント値を調整値決定回路４９に入力する。
【００４２】
カウンタ４８は、マイナス歪み検出信号に応じてカウント値をインクリメントする。従って、カウンタ４８のカウント値は、デューティサイクルのマイナス側の歪みが検出された頻度を表している。また、カウンタ４８は、カウント値を調整値決定回路４９に入力する。
【００４３】
調整値決定回路４９は、所定の測定周期ごとにカウンタ４７のカウント値からカウンタ４８のカウント値を減算してカウント減算値を得る。また、調整値決定回路４９は、保持回路（図示せず）を有しており、その保持回路には、カウント減算値と、デューティ調整値の増減値とを対応付けたテーブル(以下、調整値増減テーブルという)が保持されている。なお、デューティ調整値とは、デューティ調整回路１２での調整の度合を表す値である。
【００４４】
調整値決定回路４９は、調整値増減テーブルを参照して、所定の周期ごとに得られた減算値に対応するデューティ調整値の増減値を決定する。また、調整値決定回路４９は、そのデューティ調整値の増減値に応じて、デューティ調整値の増加値を表すデューティプラス信号、または、デューティ調整値の削減値を表すデューティマイナス信号を、デューティ調整回路１２にフィードバックする。
【００４５】
以上のように、信号処理装置１０は、クロック信号の位相に対するデータ信号の位相の進みと遅れを検出するとともに、データ信号の立ち上がりと立ち下がりを検出するので、データ信号の立ち上がり時および立ち下がり時の位相の状態により、データ信号の０と１の出現確率が異なる場合であっても、デューティサイクルの歪みを検出し、補正することができる。
【００４６】
その結果、信号処理装置１０では、例えば、トランジスタの特性のばらつきによって発生するデューティサイクルの歪みが補正されるため、トランジスタのばらつきを考慮せずに信号処理装置１０を設計することができる。
【００４７】
なお、信号処理装置１０は、例えば、数GBpsの高速のデータ信号を伝送する高速ギガビット伝送システムに、データ信号を受信する受信装置として搭載することができる。この場合、信号処理装置１０は、送信装置から、例えば、同軸ケーブルや、プリント基板上のストリップラインなどの伝送路を介して送信されてくるデータ信号を受信する。そして、信号処理装置１０は、そのデータ信号のデューティサイクルの歪みを補正する。
【００４８】
これにより、データ信号のビット誤り率やアイパターンが改善される。その結果、転送レートを向上させることができる。また、信号処理装置１０では、伝送路で発生したデューティサイクルの歪みを補正することができるため、伝送路の距離を延ばすことができる。
【００４９】
次に、図２のタイミングチャートを参照して、クロックデータリカバリ回路１４の動作について説明する。
【００５０】
データ信号（DATA）のサンプリングポイントがクロック信号（CLOCK）の立ち上がりである場合、クロックデータリカバリ回路１４は、図２に示すように、データ信号のセットアップタイムとホールドタイムを最大にするように動作する。
【００５１】
具体的には、クロック信号の位相に対してデータ信号の位相が進んでいる場合、位相検出回路２１によりＨレベルのPDUP信号が出力され、その結果、VCO回路２４で生成されるクロック信号の周波数が高くなり、クロック信号の位相が進む。一方、クロック信号の位相に対してデータ信号の位相が遅れている場合、位相検出回路２１によりＨレベルのPDDN信号が出力され、その結果、VCO回路２４で生成されるクロック信号の周波数が低くなり、クロック信号の位相が遅れる。
【００５２】
以上のようにして、クロックデータリカバリ回路１４では、データ信号のセットアップタイムとホールドタイムが最大化される。即ち、クロックデータリカバリ回路１４では、データ信号に同期したクロック信号が生成される。
【００５３】
次に、図３乃至図６のタイミングチャートを参照して、デューティサイクル歪み検出回路１５の検出動作について説明する。なお、図３乃至図６では、説明の便宜上、デューティサイクルの歪みがなく、データ信号がクロック信号と同期している場合のデータ信号を点線で表している。
【００５４】
まず、図３を参照して、データ信号の位相とクロック信号の位相が一致しているが、データ信号にデューティサイクルのプラス側の歪みがある場合の各信号の変化について説明する。
【００５５】
この場合、図３に示すように、データ信号の立ち上がり時には、データ信号のエッジの位相（Data位相）がクロック信号のエッジの位相よりも進み、データ信号の立ち下がり時には、データ信号のエッジの位相がクロック信号のエッジの位相よりも遅れる。従って、データ信号の立ち上がり時には、PDUP信号のレベルがＨレベルとなり、データ信号の立ち下がり時には、PDDN信号のレベルがＨレベルとなる。
【００５６】
その結果、データ信号の立ち上がり時には、クロック信号の位相が進められ、データ信号の立ち下がり時には、クロック信号の位相が遅れさせられる。これにより、データ信号のセットアップタイムとホールドタイムが最大化される。なお、図３の例では、データ信号のエッジの位相の進み量と遅れ量は同一であり、その同一の量だけ、クロック信号の位相が進んだり遅れたりする。
【００５７】
また、図３に示すように、データ信号の立ち上がり時において、立ち上がり検出信号のレベルがＨレベルとなり、データ信号の立ち下がり時において、立ち下がり検出信号のレベルがＨレベルとなる。
【００５８】
従って、図３に示すように、データ信号の位相とクロック信号の位相が一致しているが、データ信号にデューティサイクルのプラス側の歪みがある場合、立ち上がり検出信号がＨレベルのときPDUP信号のレベルがＨレベルであり、立ち下がり検出信号がＨレベルのときPDDN信号のレベルがＨレベルである。
【００５９】
次に、図４を参照して、データ信号の位相とクロック信号の位相が一致しているが、データ信号にデューティサイクルのマイナス側の歪みがある場合の各信号の変化について説明する。
【００６０】
この場合、図４に示すように、データ信号の立ち上がり時には、データ信号のエッジの位相（Data位相）がクロック信号のエッジの位相よりも遅れ、データ信号の立ち下がり時には、データ信号のエッジの位相がクロック信号のエッジの位相よりも進む。従って、データ信号の立ち上がり時には、PDDN信号のレベルがＨレベルとなり、データ信号の立ち下がり時には、PDUP信号のレベルがＨレベルとなる。その結果、データ信号の立ち上がり時には、クロック信号の位相が遅れさせられ、データ信号の立ち下がり時には、クロック信号の位相が進められる。なお、図４の例でも、データ信号のエッジの位相の進み量と遅れ量は同一であり、その同一の量だけ、クロック信号の位相が進んだり遅れたりする。
【００６１】
また、図４に示すように、立ち上がり検出信号と立ち下がり検出信号のレベルの変化は、図３の場合と同様である。従って、図４に示すように、データ信号の位相とクロック信号の位相が一致しているが、データ信号にデューティサイクルのマイナス側の歪みがある場合、立ち上がり検出信号がＨレベルのときPDDN信号のレベルがＨレベルであり、立ち下がり検出信号がＨレベルのときPDUP信号のレベルがＨレベルである。
【００６２】
次に、図５を参照して、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでいる場合の各信号の変化について説明する。
【００６３】
この場合、図５に示すように、データ信号の立ち上がり時および立ち下がり時において、データ信号のエッジの位相（Data位相）がクロック信号のエッジの位相よりも同一の量だけ進む。従って、データ信号の立ち上がり時および立ち下がり時には、PDUP信号のレベルがＨレベルとなる。その結果、データ信号の立ち上がり時および立ち下がり時には、クロック信号の位相が進められる。
【００６４】
また、図５に示すように、立ち上がり検出信号と立ち下がり検出信号のレベルの変化は、図３の場合と同様である。従って、図５に示すように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでいる場合、立ち上がり検出信号がＨレベルのときも、立ち下がり検出信号がＨレベルのときも、PDUP信号のレベルがＨレベルである。
【００６５】
次に、図６を参照して、データ信号にデューティサイクルの歪がないが、データ信号の位相がクロック信号の位相より遅れている場合の各信号の変化について説明する。
【００６６】
この場合、図６に示すように、データ信号の立ち上がり時および立ち下がり時において、データ信号のエッジの位相（Data位相）がクロック信号のエッジの位相よりも同一の量だけ遅れる。従って、データ信号の立ち上がり時および立ち下がり時には、PDDN信号のレベルがＨレベルとなる。その結果、データ信号の立ち上がり時および立ち下がり時には、クロック信号の位相が遅れさせられる。
【００６７】
また、図６に示すように、立ち上がり検出信号と立ち下がり検出信号のレベルの変化は、図３の場合と同様である。従って、図６に示すように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れている場合、立ち上がり検出信号がＨレベルのときも、立ち下がり検出信号がＨレベルのときも、PDDN信号のレベルがＨレベルである。
【００６８】
以上のように、デューティサイクルの歪みの状態によって、立ち上がり検出信号がＨレベルのとき、または、立ち下がり検出信号のレベルがＨレベルのときの、PDUP信号およびPDDN信号のレベルは異なっている。
【００６９】
従って、デューティサイクル歪み検出回路１５は、PDUP信号およびPDDN信号と立ち上がり検出信号および立ち下がり検出信号のＨレベルの組み合わせに基づいて、デューティサイクルのプラス側およびマイナス側の歪みを検出する。
【００７０】
具体的には、＋DCD検出回路４５は、立ち上がり検出信号とPDUP信号のレベルがＨレベルであることを検出（以下、立ち上がりPDUP信号検出という）したか、または、立ち下がり検出信号とPDDN信号のレベルがＨレベルであることを検出（以下、立ち下がりPDDN信号検出という）した場合、デューティサイクルのプラス側の歪みを検出し、カウンタ４７のカウント値を１だけインクリメントさせる。
【００７１】
また、−DCD検出回路４６は、立ち上がり検出信号とPDDN信号のレベルがＨレベルであることを検出（以下、立ち上がりPDDN信号検出という）したか、または、立ち下がり検出信号とPDUP信号のレベルがＨレベルであることを検出（以下、立ち下がりPDUP信号検出という）した場合、デューティサイクルのマイナス側の歪みを検出し、カウンタ４８のカウント値を１だけインクリメントさせる。
【００７２】
以上のように、＋DCD検出回路４５は、立ち上がりPDUP信号検出と立ち下がりPDDN信号検出の両方を行い、−DCD検出回路４６は、立ち上がりPDDN検出と立ち下がりPDUP検出の両方を行うことにより、図５や図６に示したように、デューティサイクルの歪みがないが、データ信号とクロック信号の位相が一致していない場合、デューティサイクルの歪みがないことを検出することができる。
【００７３】
具体的には、図５で説明したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでいる場合、立ち上がり検出信号のレベルがＨレベルであるときPDUP信号のレベルがＨレベルになるので、＋DCD検出回路４５は、デューティサイクルのプラス側の歪みを検出し、カウンタ４７のカウント値が１だけインクリメントされる。
【００７４】
また、立ち下がり検出信号のレベルがＨレベルであるときPDUP信号のレベルがＨレベルになるので、−DCD検出回路４６は、デューティサイクルのマイナス側の歪みを検出し、カウンタ４８のカウント値が１だけインクリメントされる。
【００７５】
しかしながら、調整値決定回路４９において、カウンタ４７のカウント値からカウンタ４８のカウント値が減算されるので、ここでインクリメントされたカウンタ４７のカウント値とカウンタ４８のカウント値は相殺される。従って、調整値決定回路４９におけるカウント減算値は、カウンタ４７および４８の両方においてカウント値がインクリメントされない場合、即ちデューティサイクルの歪みがないことが検出された場合と同様になる。
【００７６】
また、図６で説明したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れている場合、立ち上がり検出信号のレベルがＨレベルであるときPDDN信号のレベルがＨレベルになるので、−DCD検出回路４６は、デューティサイクルのマイナス側の歪みを検出し、カウンタ４８のカウント値が１だけインクリメントされる。
【００７７】
さらに、立ち下がり検出信号のレベルがＨレベルであるときPDDN信号のレベルがＨレベルになるので、＋DCD検出回路４５は、デューティサイクルのプラス側の歪みを検出し、カウンタ４７のカウント値が１だけインクリメントされる。
【００７８】
しかしながら、上述したように、調整値決定回路４９において、カウンタ４７のカウント値からカウンタ４８のカウント値が減算されるので、カウント減算値は、デューティサイクルの歪みがないことが検出された場合と同様になる。
【００７９】
なお、＋DCD検出回路４５が、立ち上がりPDUP信号検出および立ち下がりPDDN検出のどちらか一方を行うことにより、デューティサイクルのプラス側の歪みを検出し、−DCD検出回路４６が、立ち上がりPDDN信号検出および立ち下がりPDUP検出のどちらか一方を行うことにより、デューティサイクルのマイナス側の歪みを検出するようにすることもできる。
【００８０】
但し、図５と図６に示したように、データ信号にデューティサイクルの歪みがないが、データ信号とクロック信号の位相が一致していない場合において、デューティサイクルの歪がないことが検出されるようにする必要がある。
【００８１】
従って、この場合、＋DCD検出回路４５と−DCD検出回路４６の検出方法としては、以下の第１および第２の方法がある。
【００８２】
第１の方法は、＋DCD検出回路４５が立ち上がりPDUP信号検出を行い、−DCD検出回路４６が立ち下がりPDUP信号検出を行う方法である。この方法では、図５に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでいる場合、＋DCD検出回路４５でデューティサイクルのプラス側の歪みが検出される。また、−DCD検出回路４６でデューティサイクルのマイナス側の歪みが検出される。従って、ディーティサイクルの歪がないことが検出されたことになる。
【００８３】
また、図６に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れている場合、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出されず、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出されない。従って、ディーティサイクルの歪がないことが検出されたことになる。
【００８４】
第２の方法は、＋DCD検出回路４５が立ち下がりPDDN信号検出を行い、−DCD検出回路４６が立ち上がりPDDN信号検出を行う方法である。この方法では、図５に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでいる場合、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出されず、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出されない。従って、ディーティサイクルの歪がないことが検出されたことになる。
【００８５】
また、図６に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れている場合、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出される。また、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出される。従って、ディーティサイクルの歪みがないことが検出されたことになる。
【００８６】
なお、クロックデータリカバリ回路１４がロックしている場合にのみ、ディーティサイクルの歪みを検出する場合には、＋DCD検出回路４５と−DCD検出回路４６の検出方法として、以下の第３および第４の方法も用いることができる。
【００８７】
第３の方法は、＋DCD検出回路４５が立ち上がりPDUP信号検出を行い、−DCD検出回路４６が立ち上がりPDDN信号検出を行う方法である。
【００８８】
この方法では、クロックデータリカバリ回路１４がロックしておらず、図５に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでしまうと、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出される。しかしながら、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出されない。従って、ディーティサイクルのプラス側の歪みが誤検出されてしまう。
【００８９】
また、図６に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れてしまうと、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出されないが、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出される。従って、ディーティサイクルのマイナス側の歪みが誤検出されてしまう。
【００９０】
しかしながら、クロックデータリカバリ回路１４がロックしている場合、即ち、図３や図４に示した場合のように、データ信号の位相がクロック信号の位相と一致している場合には、デューティサイクルの歪みを正確に検出することができる。
【００９１】
また、第４の方法は、＋DCD検出回路４５が立ち下がりPDDN信号検出を行い、−DCD検出回路４６が立ち上がりPDUP信号検出を行う方法である。
【００９２】
この方法では、クロックデータリカバリ回路１４がロックしておらず、図５に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より進んでしまうと、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出されない。しかしながら、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出される。従って、ディーティサイクルのマイナス側の歪みが誤検出されてしまう。
【００９３】
また、図６に示したように、データ信号にデューティサイクルの歪みがないが、データ信号の位相がクロック信号の位相より遅れてしまうと、＋DCD検出回路４５ではデューティサイクルのプラス側の歪みが検出されるが、−DCD検出回路４６ではデューティサイクルのマイナス側の歪みが検出されない。従って、ディーティサイクルのプラス側の歪みが誤検出されてしまう。
【００９４】
しかしながら、第４の方法でも、第３の方法の場合と同様に、クロックデータリカバリ回路１４がロックしている場合には、デューティサイクルの歪みを正確に検出することができる。
【００９５】
なお、第３または第４の方法でデューティサイクルの歪みを検出する場合には、クロックデータリカバリ回路１４がロックしているときに、＋DCD検出回路４５と−DCD検出回路４６にイネーブル信号が入力されるように、信号処理装置１０が構成される。
【００９６】
次に、図７と図８を参照して、調整値決定回路４９の動作について説明する。
【００９７】
図７は、調整値増減テーブルの例を示している。
【００９８】
図７に示すように、調整値増減テーブルでは、カウント減算値とデューティ調整値の増減値が対応付けられている。図７の例では、カウント減算値「＋600〜」、「＋200〜＋600」、「−200〜＋200」、「−600〜−200」、「〜−600」のそれぞれに、デューティ調整値の増減値「-2」、「-1」、「±0」、「＋1」、「＋2」が対応付けられている。
【００９９】
従って、図７の調整値増減テーブルにより、カウント減算値が600以上である場合、デューティ調整値の増減値は-2に決定され、カウント減算値が200以上600未満である場合、デューティ調整値の増減値は-1に決定される。また、カウント減算値が-200以上200未満である場合、デューティ調整値の増減値は0に決定され、カウント減算値が-600以上-200未満である場合、デューティ調整値の増減値は1に決定される。さらに、カウント減算値が-600より小さい場合、デューティ調整値の増減値は2に決定される。
【０１００】
例えば、カウンタ４７のカウント値が500でカウンタ４８のカウント値が400である場合、カウント減算値は100であり、デューティ調整値の増減値は0に決定される。その結果、デューティ調整値は変更されない。また、カウンタ４７のカウント値が200でカウンタ４８のカウント値が1000である場合、デューティ調整値の増減値は-800であり、デューティ調整値の増減値は2に決定される。その結果、デューティ調整値は、現在のデューティ調整値から2だけ加算した値に変更される。
【０１０１】
また、カウンタ４７のカウント値が600でカウンタ４８のカウント値が300である場合、カウント減算値は300であり、デューティ調整値の増減値は-1に決定される。その結果、デューティ調整値は、現在のデューティ調整値から1だけ減算した値に変更される。
【０１０２】
図７の調整値増減テーブルでは、デューティ調整値の増加値が、「+1」と「+2」の２段階で設定されるとともに、削減値が「-1」と「-2」の２段階で設定されるので、１段階で設定される場合に比べて、デューティサイクルの歪みを素早く補正することができる。
【０１０３】
また、調整値増減テーブルでは、デューティ調整値の増減値として「0」が設定されている、即ち、不感帯が設けられているので、データ信号におけるジッタの発生を防止することができる。
【０１０４】
これに対して、不感帯が設けられていない場合、デューティサイクルの歪みがない場合であっても、デューティ調整値の増減が常に発生するので、デューティ調整回路１２でデューティサイクルの調整が行われる。この調整は、後述するように、立ち上がりエッジや立ち下がりエッジの遅延量を変更することにより行われるため、頻繁に行われるとジッタが発生してしまう。
【０１０５】
なお、調整値増減テーブルは、データ信号の状態に応じて外部から最適なものに変更されるようにしてもよい。この場合、調整値決定回路４９には、保持回路だけでなく、外部装置から制御可能なインターフェース（図示せず）も設けられる。
【０１０６】
次に、図８のタイミングチャートを参照して、図７の調整値増減テーブルを用いたデューティ調整値の増減値の具体的な決定方法について説明する。なお、図８において、カウント値を表す線のうち、実線はカウンタ４７のカウント値を表し、一点鎖線は、カウンタ４８のカウント値を表している。
【０１０７】
図８に示すように、ある測定周期が開始されてから終了するまでの間、カウンタ４７および４８のカウント値はインクリメントされる。そして、ある測定周期が終了すると、調整値決定回路４９は、カウンタ４７のカウント値からカウンタ４８のカウント値を減算してカウント減算値を求め、そのカウント減算値に対応するデューティ調整値の増減値を、調整値増減テーブルを参照して決定する。その結果、今回のデューティ調整値は、前回のデューティ調整値に、決定されたデューティ調整値の増減値を加算した値となる。また、ある測定周期が終了すると、カウンタ４７および４８がリセットされ、次の測定周期が開始する。
【０１０８】
例えば、図８において最初の測定周期が終了すると、調整値決定回路４９は、カウンタ４７および４８のカウント値を比較し、カウント減算値として600以上の値を求める。そして、調整値決定回路４９は、図７の調整値増減テーブルを参照して、デューティ調整値の増減値を-2に決定する。
【０１０９】
その後、調整値決定回路４９は、削減値として2を表すデューティマイナス信号をデューティ調整回路１２に入力する。これにより、図８において最初の測定周期のデューティ調整値は、増減値である-2と、前回の測定周期のデューティ調整値である5を加算した値、即ち3となる。また、図８において最初の測定周期が終了すると、カウンタ４７および４８がリセットされ、２番目の測定周期が開始する。
【０１１０】
図８において２番目の測定周期が開始されると、その２番目の測定周期が終了するまでの間、カウンタ４７および４８のカウント値がインクリメントされる。そして、図８において２番目の測定周期が終了すると、調整値決定回路４９は、カウンタ４７および４８のカウント値を比較し、カウント減算値として、前回の測定周期より小さい200以上600未満の値を求める。そして、調整値決定回路４９は、図７の調整値増減テーブルを参照して、デューティ調整値の増減値を-1に決定する。
【０１１１】
その後、調整値決定回路４９は、削減値として1を表すデューティマイナス信号をデューティ調整回路１２に入力する。これにより、図８において２番目のデューティ調整値は、増減値である-1と、最初の測定周期のデューティ調整値である3を加算した値2となる。また、図８において２番目の測定周期が終了すると、カウンタ４７および４８がリセットされ、３番目の測定周期が開始する。
【０１１２】
以上の処理が繰り返されると、カウンタ４７および４８のカウント値が、-200以上200未満の値となり、デューティ調整値が収束する。なお、測定周期は、時間で定義されてもよいし、データ信号のエッジ回数で定義されてもよい。
【０１１３】
図９は、図１のデューティ調整回路１２の詳細構成例を示している。
【０１１４】
図９のデューティ調整回路１２は、差動アンプとして機能する電源８１、抵抗８２および８５、NMOSトランジスタ８３および８６、並びに電流源８４と、データ信号の差動信号のコモン電圧を低下させる電流源８７および８８とにより構成される。
【０１１５】
図９において、電源８１は、抵抗８２を介してNMOSトランジスタ８３のドレインに接続されるとともに、抵抗８５を介してNMOSトランジスタ８６のドレインに接続される。NMOSトランジスタ８３のゲートには、データ信号の差動信号のうちの差動ポジティブ信号が差動入力ポジティブ信号として入力される。また、NMOSトランジスタ８６のゲートには、データ信号の差動信号のうちの差動ネガティブ信号が差動入力ネガティブ信号として入力される。さらに、NMOSトランジスタ８３および８６のソースは、電流源８４を介してVSS電圧源に接続される。
【０１１６】
また、抵抗８２とNMOSトランジスタ８３の間に設けられた端子Ａは、電流源８７の一端と接続され、電流源８７の他端はVSS電圧源に接続される。電流源８７には、調整値決定回路４９からデューティプラス信号が入力され、電流源８７は、そのデューティプラス信号に応じて電流値を設定する。端子Ａで得られる信号は、データ信号の差動信号のうちの差動ネガティブ信号としてコンパレータ１３に出力される。なお、以下では、コンパレータ１３に出力される差動ネガティブ信号を差動出力ネガティブ信号という。
【０１１７】
抵抗８５とNMOSトランジスタ８６の間に設けられた端子Ｂは、電流源８８の一端と接続され、電流源８８の他端はVSS電圧源に接続される。電流源８８には、調整値決定回路４９からデューティマイナス信号が入力され、電流源８８は、そのデューティマイナス信号に応じて電流値を設定する。また、端子Ｂで得られる信号は、差動出力ポジティブ信号としてコンパレータ１３に出力される。なお、以下では、コンパレータ１３に出力される差動ポジティブ信号を差動出力ポジティブ信号という。
【０１１８】
以上のように構成されるデューティ調整回路１２では、差動入力ポジティブ信号のレベルがＨレベルである場合、NMOSトランジスタ８３がオンになり、電源８１からの電流が、抵抗８２、NMOSトランジスタ８３、および電流源８４を介して流れる。これにより、端子Ａから出力される差動出力ネガティブ信号の電圧が降下され、差動出力ネガティブ信号のレベルはＬレベルになる。また、この場合、差動入力ネガティブ信号のレベルはＬレベルであるため、NMOSトランジスタ８６はオフになり、電源８１からの電流が抵抗８５を介して流れなくなるため、端子Ｂから出力される差動出力ポジティブ信号のレベルはＨレベルとなる。
【０１１９】
一方、差動出力ポジティブ信号のレベルがＬレベルである場合、NMOSトランジスタ８３はオフになり、電源８１からの電流が抵抗８２を介して流れなくなるため、端子Ａから出力される差動出力ネガティブ信号のレベルはＨレベルとなる。また、この場合、差動入力ネガティブ信号のレベルがＨレベルとなるため、NMOSトランジスタ８６がオンになり、電源８１からの電流が、抵抗８５、NMOSトランジスタ８６、および電流源８４を介して流れる。これにより、端子Ｂから出力される差動出力ポジティブ信号の電圧が降下され、差動出力ポジティブ信号のレベルはＬレベルになる。
【０１２０】
また、差動出力ネガティブ信号のコモン電圧は、電流源８７で設定される電流値に応じて変化し、差動出力ポジティブ信号のコモン電圧は、電流源８８で設定される電流値に応じて変化する。
【０１２１】
このコモン電圧の変化について、図１０乃至図１２を参照して説明する。なお、図１０乃至図１２において実線は差動出力ポジティブ信号を表し、点線は差動出力ネガティブ信号を表す。
【０１２２】
まず、デューティ調整値の増減値が0である場合、即ち、デューティプラス信号およびデューティマイナス信号のいずれもがデューティ調整回路１２に入力されない場合、電流源８７および８８は電流値を0μAに設定する。従って、図１０に示すように、差動入力ポジティブ信号はそのまま差動出力ポジティブ信号として出力され、差動ネガティブ信号はそのまま差動出力ネガティブ信号として出力される。即ち、差動出力ポジティブ信号と差動出力ネガティブ信号のコモン電圧は変化しない。
【０１２３】
その結果、コンパレータ１３から出力されるシングルエンドのデータ信号のレベルがＨレベルであるＨ区間とＬレベルであるＬ区間は、デューティ調整前後で変化しない。即ち、データ信号のデューティサイクルは変化しない。
【０１２４】
これに対して、デューティ調整値の増減値が-1以下の値である場合、即ち、デューティマイナス信号がデューティ調整回路１２に入力された場合、電流源８８は、そのデューティマイナス信号が表すデューティ調整値の削減値に対応する0より大きい電流値を設定する。具体的には、電流源８８は、デューティ調整値の削減値が大きければ大きいほど、電流値が大きくなるように、電流値を段階的に設定する。
【０１２５】
これにより、抵抗８５によってデューティ調整値の削減値に応じた大きさの電圧降下が生じ、図１１に示すように、差動出力ポジティブ信号のコモン電圧が低下する。その結果、デューティ調整前に比べて、コンパレータ１３から出力されるシングルエンドのデータ信号のＨ区間は縮小し、Ｌ区間は拡大する。即ち、データ信号のデューティサイクルは、マイナス側に調整され、これにより、デューティサイクルのプラス側の歪みが補正される。
【０１２６】
一方、デューティ調整値の増減値が＋1以上の値である場合、即ち、デューティプラス信号がデューティ調整回路１２に入力された場合、電流源８７は、そのデューティプラス信号が表すデューティ調整値の増加値に対応する0より大きい電流値を設定する。具体的には、電流源８８は、デューティ調整値の増加値が大きければ大きいほど、電流値が大きくなるように、電流値を段階的に設定する。
【０１２７】
これにより、抵抗８２によってデューティ調整値の削減値に応じた大きさの電圧降下が生じ、図１２に示すように、差動出力ネガティブ信号のコモン電圧が低下する。その結果、デューティ調整前に比べて、コンパレータ１３から出力されるシングルエンドのデータ信号のＨ区間は拡大し、Ｌ区間は縮小する。即ち、データ信号のデューティサイクルは、プラス側に調整され、これにより、デューティサイクルのマイナス側の歪みが補正される。
【０１２８】
以上のように、電流源８７および８８が、デューティ調整値の増減値に応じて電流値を段階的に設定することにより、デューティサイクルの歪みの補正を段階的に行うことが可能になる。
【０１２９】
本明細書において、プログラム記録媒体に格納されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１３０】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１３１】
さらに、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１３２】
【図１】本発明を適用した信号処理装置の一実施の形態の構成例を示すブロック図である。
【図２】図１のクロックデータリカバリ回路の動作について説明するタイミングチャートである。
【図３】デューティサイクルのプラス側の歪みがある場合の各信号の変化について説明するタイミングチャートである。
【図４】デューティサイクルのマイナス側の歪みがある場合の各信号の変化について説明するタイミングチャートである。
【図５】データ信号にデューティサイクルの歪みがない場合の各信号の変化について説明するタイミングチャートである。
【図６】データ信号にデューティサイクルの歪みがない他の場合の各信号の変化について説明するタイミングチャートである。
【図７】調整値増減テーブルの例を示す図である。
【図８】デューティ調整値の増減値の具体的な決定方法について説明するタイミングチャートである。
【図９】図１のデューティ調整回路の詳細構成例を示すブロック図である。
【図１０】デューティ調整値の増減値が0である場合のコモン電圧の変化について説明する図である。
【図１１】デューティ調整値の増減値が-1以下の値である場合のコモン電圧の変化について説明する図である。
【図１２】デューティ調整値の増減値が+1以上である場合のコモン電圧の変化について説明する図である。
【符号の説明】
【０１３３】
１０  信号処理装置，  １２  デューティ調整回路，  １５  デューティサイクル歪み検出回路，  ２１  位相検出回路，  ４１，４２  フリップフロップ回路，  ４３，４４  AND回路，  ４５  ＋DCD検出回路，  ４６  −DCD検出回路，  ４９  調整値決定回路
【図１】
0004735992.tif 000002
【図２】
0004735992.tif 000003
【図３】
0004735992.tif 000004
【図４】
0004735992.tif 000005
【図５】
0004735992.tif 000006
【図６】
0004735992.tif 000007
【図７】
0004735992.tif 000008
【図８】
0004735992.tif 000009
【図９】
0004735992.tif 000010
【図１０】
0004735992.tif 000011
【図１１】
0004735992.tif 000012
【図１２】
0004735992.tif 000013