(57)【特許請求の範囲】
【請求項１】
強誘電体層を含む強誘電体キャパシタを有する半導体装置であって、
前記強誘電体層はＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０１＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が１ＭＶ／ｃｍの場合のリーク電流が１．５×１０―２Ａ／ｃｍ２以下であることを特徴とする半導体装置。
【請求項２】
前記強誘電体層のＲＭＳ表面荒さが、４ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
強誘電体層を含む強誘電体キャパシタを有する半導体装置の製造方法であって、
基板上の第１の電極上に前記強誘電体層を形成する工程と、
前記強誘電体層上に第２の電極を形成する工程とを有し、
前記強誘電体層を形成する工程は、
ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０１＜ｘ＜０．０８）となるようにＭｎが添加される強誘電体層をゾルゲル法により形成する第１の工程と、
前記強誘電体層を不活性ガス雰囲気中で焼成して前記強誘電体層を形成する第２の工程とを含み、
前記強誘電体層は、温度が３０℃以下で電界強度が１ＭＶ／ｃｍの場合のリーク電流が１．５×１０―２Ａ／ｃｍ２以下であることを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の工程では、
前記ゾルゲル液を用いて、塗布膜を形成するコーティング工程と、
当該塗布膜を仮焼成する仮焼成工程と、が繰り返し実施され、
前記コーティング工程において、前記塗布膜の膜厚が３０ｎｍ以下に形成されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記仮焼成工程は、
前記塗布膜を第１の温度で加熱する第１の加熱工程と、
前記塗布膜を、当該第１の温度より高い第２の温度で加熱する第２の加熱工程と、を有することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタと、当該強誘電体キャパシタを用いた半導体装置に関する。
【背景技術】
【０００２】
不揮発性ＲＡＭは、例えば、電源を切っても直前の記憶が保持される、また、ランダムアクセスが可能であるなどの特徴を有しており、ユビキダス社会の基盤を形成するデバイスとして有望なデバイスである。
【０００３】
上記の不揮発性ランダムアクセスメモリの中で、自発分極性を有する強誘電体層を含む強誘電体キャパシタを用いた不揮発性メモリ（ＦＲＡＭ）は、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【０００４】
しかし、メモリに蓄積できる電荷の量は強誘電体キャパシタの面積に比例するため、現状の設計からさらにＦＲＡＭを微細化すること、またはＦＲＡＭを大容量化することは困難となると考えられる。例えば、現在実用化されているＦＲＡＭは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のものであり、１つのメモリセルにトランジスタ１個と強誘電体キャパシタ１個が設置される構造である。このため、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。
【０００５】
例えば、１５０ｎｍルールのプロセスでＦＲＡＭを作成する場合、メモリセル面積０．２７μｍ２、強誘電体キャパシタ面積０．１１μｍ２で作成が可能であることが報告されている（例えば非特許文献１参照）。
【０００６】
現在のＣＭＯＳプロセスで作製されるセンスアンプの読み取り能力から計算すると、強誘電体キャパシタ面積が０．１１μｍ２の世代では、記憶保持動作に必要な最小限の分極電荷量、Ｑｓｗは、３０．１μＣ／ｃｍ２と見積もられる。この場合、チップ面積から商業性を判断すると、この世代の１チップあたりの最大メモリ容量は６４Ｍｂｉｔとなる。
【０００７】
現在実用化されている強誘電体材料、例えばＰｂＺｒＴｉＯ３、あるいは、ＳｒＢｉ２Ｔａ２Ｏ９など（非特許文献１参照）を用いてＦＲＡＭを作製した場合、１５０ｎｍルールのプロセスでは、最大でもメモリ容量は６４Ｍｂｉｔが限界と考えられる。
【特許文献１】特開２００５−１１９３１号公報
【特許文献２】特開２０００−４９２８５号公報
【特許文献３】特開２０００−３２７３１１号公報
【非特許文献１】'2005  International  Conference  on  Solid  State  Devices  and  Materials'  Extended  Abstract  pp.  1026-1027
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＦＲＡＭのこれ以上の微細化や大容量化を考えた場合、現在実用化されている強誘電体材料では、残留分極量が不足しており、ＦＲＡＭの微細化・大容量化が困難となる問題が生じている。
【０００９】
上記の特許文献１（特開２００５−１１９３１号公報）には、ＢｉＦｅＯ３からなる強誘電体層を形成する方法が開示されている。特許文献１は、正方晶系で（００１）配向の強誘電体層（ＢｉＦｅＯ３）を形成するための該強誘電体層の下地（電極）の構造・製法、あるいは該強誘電体層の成膜方法について述べている。しかし、常温（例えば３０℃以下）で、強誘電体層が、配線ルール０．１５μｍ世代以降の微細化メモリ素子に対応可能となるような電気特性（例えばリーク電流、分極量など）を有するための具体的な方法は何ら示されていない。
【００１０】
また、上記の特許文献２（特開２０００−４９２８５号公報）には、強誘電体層（ペロブスカイト型酸化物薄膜）を窒素雰囲気中で熱処理を行うと、強誘電体層のリーク電流が低減されることが開示されている。しかし、特許文献２には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載はなく、またその具体的な方法・効果についてもなんら詳細が示されていない。
【００１１】
また、上記の特許文献３（特開２０００−３２７３１号公報）には、ゾルゲル法により様々な金属酸化物薄膜を形成する方法が開示されている。しかし、特許文献３には、当該金属酸化物薄膜を電気特性が良好となるように形成するための具体的な方法はなんら開示されていない。
【００１２】
そこで、本発明は、上記の問題を解決した、新規で有用な半導体装置、および半導体装置の製造方法を提供することを統括的課題としている。
【００１３】
本発明の具体的な課題は、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の第１の観点では、上記の課題を、強誘電体層を含む強誘電体キャパシタを有する半導体装置であって、前記強誘電体層はＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０１＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が１ＭＶ／ｃｍの場合のリーク電流が１．５×１０―２Ａ／ｃｍ２以下であることを特徴とする半導体装置により、解決する。
【００１５】
上記の発明によれば、強誘電体キャパシタの強誘電体層は、温度が３０℃以下の常温状態において、電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であり、強誘電体層は十分な残留分極量を得ることができる。
【００１６】
このため、キャパシタの面積を小さくすることが可能となり、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。
【００１７】
また、本発明の第２の観点では、上記の課題を、強誘電体層を含む強誘電体キャパシタを有する半導体装置の製造方法であって、基板上の第１の電極上に前記強誘電体層を形成する工程と、前記強誘電体層上に第２の電極を形成する工程とを有し、前記強誘電体層を形成する工程は、ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０１＜ｘ＜０．０８）となるようにＭｎが添加される強誘電体層をゾルゲル法により形成する第１の工程と、前記強誘電体層を不活性ガス雰囲気中で焼成して前記強誘電体層を、温度が３０℃以下で電界強度が１ＭＶ／ｃｍの場合のリーク電流が１．５×１０―２Ａ／ｃｍ２以下であるように形成する第２の工程とを含むことを特徴とする半導体装置の製造方法により、解決する。
【００１８】
上記の発明によれば、強誘電体キャパシタの強誘電体層は、高い強誘電体特性を有するＢｉＦｅＯ３を主成分とし、さらにリーク電流を低減するためにＭｎが適量添加されて不活性ガス雰囲気中で焼成して形成されている。このため、当該強誘電体層は良好な電気特性（例えばリーク電流、分極量）を有している。したがってキャパシタの面積を小さくすることが可能となり、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。
【発明の効果】
【００１９】
本発明によれば、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明に係る半導体装置は、強誘電体層を含む強誘電体キャパシタを有する半導体装置である。上記の半導体装置においては、前記強誘電体層がＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴としている。
【００２１】
従来、強誘電体材料であるＢｉＦｅＯ３は、例えば８０Ｋ程度の温度では、高い残留分極量（６０〜８０μＣ／ｃｍ２）を示すものの、一方で常温（例えば３０℃以下）ではリーク電流が１０―２Ａ／ｃｍ２以上と非常に大きく、不揮発性メモリに使用できるレベルのヒステリシス特性を得ることは困難であった。
【００２２】
そこで、本発明の発明者が鋭意研究を重ねた結果、ＢｉＦｅＯ３よりなる誘電体層に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎを添加することで、リーク電流の増大を抑制することが可能になることを見出した。上記のＭｎが添加された強誘電体層は、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合、１０―３Ａ／ｃｍ２以下のリーク電流が実現可能である。また、当該強誘電体層は、良好な残留分極量を示し、不揮発性メモリに使用できるレベルのヒステリシス特性が得られている。したがって、上記の強誘電体層を用いることで、微細化された強誘電体キャパシタを搭載した半導体装置を提供することが可能となる。
【００２３】
また、上記の強誘電体層は、ゾルゲル法により形成した塗布膜を、不活性ガス雰囲気中で焼成して形成することが好ましい。このような強誘電体層（強誘電体キャパシタ）の製造方法、および強誘電体層のリーク電流の挙動と、その挙動の理由の詳細については後述する。
【００２４】
次に、本発明の実施形態の詳細について、図面に基づき、説明する。
[第１の実施形態]
図１は、本発明の実施例１による強誘電体キャパシタを模式的に示す断面図である。図１を参照するに、本実施例による強誘電体キャパシタＣは、例えばシリコンよりなる基板Ｓ上の、絶縁層Ｄ上に形成される。
【００２５】
前記絶縁層Ｄ上には、下部電極（第１の電極）Ｍ１が形成され、該下部電極Ｍ１上に強誘電体層Ｅが形成され、さらに該強誘電体層Ｅ上には、上部電極（第２の電極）Ｍ２が形成されている。
【００２６】
前記下部電極Ｍ１、前記上部電極Ｍ２は、例えば貴金属材料（例えば、Ｐｔ、Ｉｒ、またはＲｕなど）または導電性酸化物材料（例えば、ＩｒＯ２、ＳｒＲｕＯ３、ＹＢＣＯ、またはＬＳＣＯなど）よりなる。
【００２７】
本実施例による強誘電体キャパシタＣにおいては、前記強誘電体層ＥがＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加されているとともに、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることが特徴である。また、当該強誘電体層は、良好な残留分極量を示し、不揮発性メモリに使用できるレベルのヒステリシス特性が得られている。
【００２８】
次に、上記の強誘電体キャパシタＣの製造方法について説明する。
【００２９】
図２は、上記の強誘電体キャパシタＣを製造する製造方法の一例を示すフローチャートである。図２を参照するに、まず、ステップ１（図中ステップ１と表記、以下同様）において、図１に示した基板１に形成された絶縁層Ｄ上に、例えば、スパッタリング法、ＣＶＤ法、またはエピタキシャル成長法などを用いて、下部電極Ｍ１を形成する。
【００３０】
次に、ステップ２に示す工程において、下部電極１上にゾルゲル法により、誘電体層を形成する。この場合、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加された成分を有するゾルゲル液を用いて誘電体層を形成する。
【００３１】
また、ステップ２においては、図３以下で後述するように、適宜な厚さの膜をスピンコートにより形成し、昇温する工程を繰り返すことで、必要とする厚さの層を積層により形成することが好ましい。
【００３２】
次に、ステップ３に示す工程において、ステップ２において形成した誘電体層を、不活性ガス中で４５０℃乃至６５０℃の温度で５乃至３０分間焼成し、強誘電体層Ｅを形成することができる。すなわち、ステップ２〜ステップ３の工程において、強誘電体層Ｅが形成される。
【００３３】
次に、ステップ４に示す工程において、ステップ１に示した工程と同様にして、例えば、スパッタリング法、ＣＶＤ法、またはエピタキシャル成長法などを用いて、上部電極Ｍ２を形成する。
【００３４】
このようにして、図１に示した強誘電体キャパシタＣを形成することができる。
【００３５】
上記の強誘電体キャパシタは、先に説明したように、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下と、強誘電体のキャパシタとして用いるのに良好な電気特性を示している。
【００３６】
また、上記のステップ２の工程では、以下の図３に示すように、適宜な厚さの塗布膜をスピンコートにより形成し、仮焼成する工程を繰り返すことで必要とする厚さの層が積層されるようにすることとが好ましい。この場合、仮焼成は、塗布膜を大気中で第１の温度で加熱して乾燥させ、その後さらに塗布膜を大気中で第１の温度より高い第２の温度（但しステップ３の焼成温度以下）で加熱し、仮焼成をおこなうことが好ましい。
【００３７】
図３は、図２のステップ２の工程の詳細の一例を示したフローチャートである。図３を参照するに、まず、ステップ２Ａに示す工程では、ステップ２の工程の説明で先に説明したゾルゲル液を、例えばスピンコートにより、下部電極Ｍ１上に塗布し、塗布膜を形成する。
【００３８】
次に、ステップ２Ｂに示す工程では、ステップ２Ａの工程で形成された塗布膜を仮焼成し、積層が可能な状態とする。この場合、塗布膜を大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、さらに大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱（第２の加熱）することが好ましい。
【００３９】
さらに、必要に応じて処理をステップ２Ａに戻し、再びステップ２Ａからステップ２Ｂの処理を所定の回数繰り返す。このようにして、ステップ２に記載した誘電体層を形成することができる。
【００４０】
従来、強誘電体層をスピンコート法により形成する場合、ステップ２Ａに相当する工程では、形成される塗布膜の厚さは４０〜５０ｎｍ以上とされることが一般的であった。一方で本実施例では、ステップ２Ａで形成される塗布膜の厚さは３０ｎｍ以下、例えば２０乃至２５ｎｍ程度としている。このように積層される塗布膜の厚さを薄くし、仮焼成を繰り返すことも、最終的に形成される強誘電体キャパシタの電気特性が良好であることに寄与していると考えられる。
【００４１】
上記の方法により形成された強誘電体キャパシタの電気特性が良好である理由は、以下のようなものであると考えられる。
【００４２】
例えば、Ｍｎを添加しないＢｉＦｅＯ３よりなる膜の場合、膜にかかる電界強度を大きくしていくと、所定の電界強度を超えた場合に著しくリーク電流が増大する現象が発生することを本発明の発明者は見出している（図４〜図５で後述）。
【００４３】
これは、強誘電体にかかる電界強度が大きくなった場合、鉄のイオンの電荷を２価（Ｆｅ２＋）と３価（Ｆｅ３＋）の間で変化させながら、電子がホッピング伝導する機構によるものである可能性がある。
【００４４】
ここで、ＢｉＦｅＯ３にＭｎを適量（組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるように）添加することで、上記のホッピング伝導の発生が抑制され、その結果リーク電流を抑制することができると考えられる。例えば、Ｍｎは、２価のイオン、３価のイオン、または４価のイオンになる可能性がある。このため、鉄のイオンから離れた（ホッピングした）電子が、Ｍｎ（イオン）によって固定され、一方でＭｎの側ではチャージが変わるというモデルが考えられる。
【００４５】
また、Ｍｎの添加によって、鉄の３価のイオンと２価のイオンの存在比率が変わることでリーク電流が抑制される可能性もあると考えられる。
【００４６】
また、上記のリーク電流を低減させるモデルを実現するためには、誘電体層を焼成する場合に不活性ガス雰囲気中で行うことが好ましい。例えば、大気中で焼成する場合を考えると、大気中に酸素が存在することにより、Ｍｎによってホッピングした電子を固定するという機能が十分に働かず、焼成された強誘電体膜のリーク電流を低減することが困難となってしまう。このため、本実施例では、誘電体層が不活性ガス（もしくは実質的に焼成される対象となるＢｉＦｅＯ３と反応しないガス、もしくは希ガス）の雰囲気中において焼成されることが好ましい。
【００４７】
また、上記の方法で形成された本実施例に係る強誘電体層Ｅは、表面のモホロジーが良好であり、ＲＭＳ表面荒さは４ｎｍ以下である。これによってもリーク電流が低減していることが考えられる。
【実施例１】
【００４８】
次に、上記の製造方法を用いて実際に強誘電体キャパシタを形成し、さらに当該強誘電体キャパシタの電気特性を測定した結果について以下に説明する。
【００４９】
まず、図２のステップ１に相当する工程において、シリコンよりなる基板Ｓ上の、ＳｉＯ２よりなる絶縁層Ｄ上に、スパッタリング法によりＰｔよりなる下部電極Ｍ１を形成した。
【００５０】
次に、図２のステップ２（図３のステップ２Ａ）に相当する工程において、下部電極Ｍ１上に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となる成分を有するゾルゲル液を、スピンコート法により、スピナー回転数２０００ｒｐｍ乃至６０００ｒｐｍで１０秒乃至６０秒塗布して塗布膜を形成した。
【００５１】
次に、図３のステップ２Ｂに相当する工程で、当該塗布膜を、大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、乾燥させた。この後、該塗布膜を、大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱（第２の加熱）し、塗布膜の仮焼成を行った。
【００５２】
上記のステップ２Ａ〜ステップ２Ｂに相当する工程を、２乃至３０回繰り返し、誘電体層を形成した。
【００５３】
次に、図２のステップ３に相当する工程において、当該誘電体層を、窒素ガス雰囲気中で、温度４５０℃乃至６５０℃に、５分間乃至３０分間加熱し、該誘電体層の焼成を行っって強誘電体層Ｅを形成した。
【００５４】
次に、図２のステップ４に相当する工程において、強誘電体層Ｅ上に、スパッタリング法によりＰｔよりなる上部電極Ｍ２を形成した。このようにして、強誘電体キャパシタＣを形成した。
【００５５】
また、上記の強誘電体キャパシタの下層には、該強誘電体キャパシタに接続される半導体素子（例えばＭＯＳトランジスタ）が、上層には該強誘電体キャパシタに接続される多層配線構造が形成されていてもよい。このような半導体装置の製造方法については後述する。
【００５６】
次に、上記の強誘電体キャパシタＣ（強誘電体層Ｅ）の電気特性について調べた結果について、図４〜図９に基づき、説明する。
【００５７】
図４は、上記の実施例において形成された強誘電体層のリーク電流を測定した結果を示す図である。なお、図中では、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層において、ｘ（以下文中、Ｍｎ濃度と表記する場合がある）を、０、０．０５、０．１、０．２、０．５、１とした場合の、室温（３０℃以下）におけるリーク電流を測定した結果についてそれぞれ示している。
【００５８】
図４を参照するに、例えばＭｎ濃度（ｘ）が０の場合を例にとってみると、電界強度が小さい場合には寧ろＭｎを添加した場合に比べてリーク電流が小さくなっている。しかし、電界強度（電界強度の絶対値）が大きくなると、Ｍｎを添加した場合（例えばＭｎ濃度０．０５、０．１など）のほうが、リーク電流が小さくなっていることがわかる。
【００５９】
例えば、ｘ＝０．０５の場合を例にとってみると、電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下となっている。
【００６０】
これは、先に説明したように、ＢｉＦｅＯ３にＭｎを添加することで、電界強度が大きくなった場合の電子のホッピング伝導が抑制され、リーク電流の増大が抑制されているためと考えられる。
【００６１】
図５は、上記の図４の場合において、横軸を対数目盛に変更し、ｘ＝０、０．０３、０．０５、０．１の場合を抽出して比較したものである。図５を参照するに、まず、ｘ＝０の場合（Ｍｎを添加しない場合）を例にとってみると、電界強度が小さい領域（例えば１０２ｋＶ／ｃｍ以下）では、リーク電流が小さいものの、電界強度が１０２ｋＶ／ｃｍを過ぎたあたりから、急激にリーク電流が大きくなり、ブレークダウンに似た現象が発生していることがわかる。
【００６２】
これは、先に説明したように、電界強度が大きくなると、鉄のイオンの電荷を２価（Ｆｅ２＋）と３価（Ｆｅ３＋）の間で変化させながら、電子がホッピング伝導しているためと考えられる。
【００６３】
一方で、Ｍｎが添加された場合をみると（例えば、ｘ＝０．１、０．０３、０．０５など）、電界強度が低い領域ではＭｎを添加しない場合に比べてややリーク電流が大きいものの、電界強度が大きくなった場合（例えば１０２ｋＶ／ｃｍ以上）でも、リーク電流が急激に大きくなるような現象はみられない。
【００６４】
これは、ＢｉＦｅＯ３にＭｎを添加することで、Ｍｎが鉄からホッピングした電子を固定する機能を果たし、その結果リーク電流が抑制された結果であると推察される。
【００６５】
このため、図４に示されるように、例えば電界強度が１ＭＶ／ｃｍの場合には、ｘ＝０．０５、ｘ＝０．１の場合において、Ｍｎが添加されない場合に比べてリーク電流が小さくなっている。このように、強誘電体層にかかる電界強度が大きい場合にリーク電流が小さくなることが、該強誘電体層をキャパシタに用いる場合に好ましい。
【００６６】
一方で、Ｍｎの添加量をある程度以上に増大させていくと、図４に示されるようにリーク電流が大きくなるため、Ｍｎの添加量はリーク電流を抑制するための適切な範囲で行うことが好ましい。これは、Ｍｎの添加量が増加すると、Ｆｅの場合と同様にＭｎでも電子のホッピング伝導が生じる可能性があるためである。
【００６７】
図６は、室温（３０℃以下）かつ電界強度が１ＭＶ／ｃｍの場合において、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層のＭｎ濃度を変化させた場合のリーク電流を比較したものである。
【００６８】
図６を参照するに、リーク電流はＭｎの添加量（添加する濃度）によって変化し、リーク電流を抑制するのに好適なＭｎ濃度が存在することがわかる。本実施例の場合、ＢｉＦｅ１−ｘＭｎｘＯ３で示される強誘電体層を用いて、強誘電体キャパシタを形成する場合に、Ｍｎ濃度は、０．０１＜ｘ＜０．０８とされることが好ましい。
【００６９】
また、図７Ａ〜図７Ｂは、室温（３０℃以下）における上記の強誘電体層の分極量を調べた結果を示したものである。但し、図７Ａは、ｘ＝０．０５の場合（ＢｉＦｅ０．９５Ｍｎ０．０５Ｏ３で示される強誘電体層）を、図７Ｂは、ｘ＝０．１の場合（ＢｉＦｅ０．９Ｍｎ０．１Ｏ３で示される強誘電体層）についてそれぞれ示している。
【００７０】
図７Ａを参照するに、本図に示す強誘電体層（ｘ＝０．０５の場合）では、室温であっても電界強度を変化させた場合のヒステリシス特性が良好であり、不揮発性メモリの強誘電体キャパシタ（強誘電体層）として用いるのに好適であることがわかる。
【００７１】
例えば、電界強度が０の場合であっても大きな分極量を示しており、電界強度が０ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、５０μＣ／ｃｍ２乃至８０μＣ／ｃｍ２となっている。このため、電源を切っても直前の記憶が保持される不揮発性メモリに用いることが可能となっている。
【００７２】
また、電界強度が−２ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、−７０μＣ／ｃｍ２乃至−９０μＣ／ｃｍ２であり、かつ、温度が３０℃以下で電界強度が２ＭＶ／ｃｍの場合の残留分極量、Ｐｒが、７０μＣ／ｃｍ２乃至９０μＣ／ｃｍ２となっている。
【００７３】
また、記憶保持動作に必要なスイッチング分極量、Ｑｓｗは、残留分極量Ｐｒの２倍となるので、上記の強誘電体層では、残留分極量は、１００μＣ／ｃｍ２乃至１６０μＣ／ｃｍ２となる。
【００７４】
このため、例えばＦＲＡＭなどの不揮発性メモリの微細化・大容量化に対応が可能であり、上記の残留分極量からすると、９０ｎｍルールのプロセスで、最大メモリ容量は２５６Ｍｂｉｔとすることが可能である。したがって、本実施例による強誘電体層（強誘電体キャパシタ）を用いることで、ＦＲＡＭなどの不揮発性メモリの微細化・大容量化が可能となることが確認された。
【００７５】
なお、特開２００５−１１９３１号公報（特許文献１）には、ＢｉＦｅＭｎＯ３にＭｎを添加する方法が開示されている。しかし、上記の特許文献１に記載された発明は、Ｍｎを添加することで「磁性の向上効果」を得ることを目的とするものであり、本願とは目的、および効果が異なるものである。
【００７６】
一方で、図７Ｂを参照するに、本図に示す強誘電体層（ｘ＝０．１の場合）では、電界強度を変化させた場合のヒステリシス特性が不揮発性メモリの強誘電体キャパシタ（強誘電体層）として用いるのに十分ではなく、分極量が不足していることがわかる。この結果からも、Ｍｎの添加量を大きくしすぎると良好な電気特性は得られず、Ｍｎの添加量には適正な範囲が存在することが確認された。
【００７７】
また、図８は、室温（３０℃以下）における上記のＢｉＦｅ０．９５Ｍｎ０．０５Ｏ３で示される強誘電体層の、抗電界（Ｅｃ）と残留分極量（Ｐｒ）を示すものである。図８を参照するに、本実施例による強誘電体層は、良好な抗電界と残留分極量を示しており、不揮発性メモリの強誘電体層に用いるのに好適であることがわかる。
【００７８】
また、図９は、上記の強誘電体層の配向性を、Ｘ線回折装置で調べた結果（スペクトラム）を示した図である。また、図９の測定は、ｘ＝０、０．０５、０．１、０．２、０．５、１についてそれぞれ行っている。なお、図からわかるように、下地（下部電極）は、Ｐｔ（（１１１）配向））を用いている。
【００７９】
図９を参照するに、本実施例による強誘電体層は、特定の面方位に優先的に配向せず、配向性がランダム配向の多結晶であることがわかる。
【００８０】
また、一方で、少なくとも、（０１２）配向、（１１０）配向、（０２４）配向、（１１６）配向、および（３００）配向の配向性を有していることがわかる。
【実施例２】
【００８１】
次に、上記の強誘電体キャパシタ（強誘電体層）の製造方法を用いた半導体装置（スタック型ＦＲＡＭ）の製造方法、および製造される半導体装置の構造の一例について、以下に図１０Ａ〜図１０Ｊに基づき、手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する場合がある。
【００８２】
まず、図１０Ａに示す工程において、基板２０１に、ＣＭＯＳプロセスにより素子領域２０２を形成し、この素子領域２０２の上部に、ワード線を構成するゲート電極１０４Ａ，１０４Ｂ，１０４Ｃ，１０４Ｄをゲート絶縁膜を介して形成する。次に、拡散領域１０９Ａ，１０９Ｂ，１０９Ｃを形成した後、素子領域２０２が形成された基板２０１の上面に層間絶縁膜２０３を形成する。さらに、拡散領域１０９Ａ，１０９Ｃの一部が露出するように、層間絶縁膜２０３をエッチングにより除去してコンタクトホールを形成し、該コンタクトホールにタングステンを堆積する。
【００８３】
ここで、拡散領域１０９Ａ，１０９Ｃと、後述する強誘電体キャパシタ１０８Ａ，１０８Ｂとを接続するためのコンタクトプラグ２０４Ａ，２０４Ｂが形成される。更に、層間絶縁膜２０３及びコンタクトプラグ２０４Ａ，２０４Ｂの上面をＣＭＰ法（化学機械研磨法）により研磨する。
【００８４】
次に、図１０Ｂに示す工程において、実施例１に記載した方法により、下部電極２０５，強誘電体層２０６，および上部電極２０７（実施例１の下部電極Ｍ１、強誘電体層Ｅ，および上部電極Ｍ２にそれぞれ相当）を形成する。
【００８５】
まず、層間絶縁膜２０３（実施例１の絶縁膜Ｄに相当）上に、スパッタリング法によりＰｔよりなる下部電極２０６を形成する。
【００８６】
次に、下部電極２０６上に、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となる成分を有するゾルゲル液を、スピンコート法により、スピナー回転数２０００ｒｐｍ乃至６０００ｒｐｍで１０秒乃至６０秒塗布して積層用誘電体層（図示せず）を形成する。
【００８７】
次に、当該積層用誘電体層を、大気中で温度１５０℃乃至２５０℃に、１分間乃至１０分間加熱（第１の加熱）し、乾燥させる。この後、該誘電体層を、大気中で温度３００℃乃至４００℃に、５分間乃至２０分間加熱し（第２の加熱）、仮焼成を行う。
【００８８】
上記のスピンコートによる成膜と、スピンコートで形成された積層用誘電体層の乾燥、仮焼成の工程を、２乃至３０回繰り返す。
【００８９】
次に、積層して形成された上記の層を、窒素ガス雰囲気中で、温度４５０℃乃至６５０℃に、５分間乃至３０分間加熱して焼成を行い、厚さが２００ｎｍの強誘電体層２０６を形成する。
【００９０】
次に、上記の強誘電体層２０６上に、スパッタリング法によりＰｔよりなる上部電極２０７を形成する。
【００９１】
次に、図１０Ｃに示す工程において、下部電極２０５，強誘電体層２０６，および上部電極２０７をエッチングしてパターニングを行う。このパターニングによって、コンタクトプラグ２０４Ａに接続される、下部電極２０５，強誘電体層２０６，および上部電極２０７を有する強誘電体キャパシタ１０８Ａと、コンタクトプラグ２０４Ｂに接続される、下部電極２０５，強誘電体層２０６，および上部電極２０７を有する強誘電体キャパシタ１０８Ｂが、分離して形成される。
【００９２】
次に、図１０Ｄに示す工程においては、層間絶縁膜２０３及び強誘電体キャパシタ１０８Ａ，１０８Ｂ上に層間絶縁膜２０８をＣＶＤ法で堆積する。更に、堆積した層間絶縁膜２０８の上面をＣＭＰ法により研磨する。
【００９３】
次に、図１０Ｅに示す工程において、層間絶縁膜２０３及び層間絶縁膜２０８の一部を除去して、素子領域２０２の拡散領域１０９Ｂにコンタクトするためのコンタクトホールを開口する。更に、このコンタクトホールにタングステンをＣＶＤ法で堆積し、堆積したタングステンの上面をＣＭＰ法により研磨することにより、コンタクトプラグ２０４Ｃを形成する。
【００９４】
次に、図１０Ｆに示す工程において、強誘電体キャパシタ１０８Ａ，１０８Ｂの上部に堆積している層間絶縁膜２０８を除去してコンタクトホール１０６Ａ，１０６Ｂを形成する。次に、層間絶縁膜１０８上、およびコンタクトホール１０６Ａ，１０６Ｂ上にＡｌ層（第１層）を形成し、当該Ａｌ層のエッチングによるパターニングを行う。これにより、コンタクトホール１０６Ａ，１０６Ｂから露出した強誘電体キャパシタ１０８Ａ，１０８Ｂのそれぞれの上部電極に接続されるように、Ａｌよりなるプレート線１０３Ａ，１０３Ｂが形成される。同様にして、コンタクトプラグ２０４Ｃに接続されるように、Ａｌよりなる電極パターン１０３Ｃが形成される。
【００９５】
次に、図１０Ｇに示す工程において、プレート線１０３Ａ，１０３Ｂ及び電極パターン１０３Ｃを覆うように、ＣＶＤ法により層間絶縁膜２１１を堆積し、この層間絶縁膜２１１の上面をＣＭＰにより研磨する。
【００９６】
次に、電極パターン１０３Ｃ上の層間絶縁膜２１１を除去してコンタクトホールを開口する。更に、このコンタクトホールにタングステンをＣＶＤ法で堆積し、上面をＣＭＰ法により研磨することによりコンタクトプラグ１０７を形成する。
【００９７】
次に、図１０Ｈに示す工程において、層間絶縁膜２１１上、およびコンタクトプラグ１０７上にＡｌ層（第２層）を形成し、当該Ａｌ層のエッチングによるパターニングを行い、ビット線１０１を形成する。これにより、ビット線１０１と素子領域２０２とが電気的に接続される。
【００９８】
次に、図１０Ｉに示す工程においては、ビット線１０１及び層間絶縁膜２１１の上面に、ＣＶＤ法により酸化膜２１３を形成し、更に図１０Ｊに示す工程において、酸化膜２１３の上面に、ＣＶＤ法によりパッシベーション膜２１４を形成する。
【００９９】
このようにして、本実施例に係る半導体装置（スタック型ＦＲＡＭ）１００を形成することができる。
【０１００】
上記の半導体装置１００は、実施例１に記載した強誘電体キャパシタＣに相当する構造を有しており、実施例１に記載した効果を奏する。
【０１０１】
すなわち、室温における上記の強誘電体層２０６の残留分極量が大きいため、強誘電体キャパシタ１０８Ａ，１０８Ｂの微細化が可能となり、そのため、半導体装置１００のメモリの微細化・大容量化が可能になっている。例えば、９０ｎｍルールのプロセスで、最大メモリ容量は２５６Ｍｂｉｔとすることが可能である。
【０１０２】
また、上記の半導体装置１００は、本発明に係る半導体装置の構成の一例であり、ＭＯＳトランジスタと強誘電体キャパシタの構成は、様々に変形・変更することが可能である。例えば、本発明はスタック型に限定されず、様々な三次元構造を有するメモリに適用することが可能であり、この場合にはさらにメモリ容量を大きくすることができる。
【０１０３】
また、実施例１に記載した強誘電体層、または強誘電体キャパシタは、不揮発性メモリに限定されず、様々なデバイスに用いることが可能である。
【０１０４】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１０５】
（付記１）  ＢｉＦｅＯ３を主成分とする強誘電体層であって、
組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加され、温度が３０℃以下で電界強度が−１ＭＶ／ｃｍ乃至１ＭＶ／ｃｍの場合のリーク電流が１０―３Ａ／ｃｍ２以下であることを特徴とする強誘電体層。
【０１０６】
（付記２）  ＲＭＳ表面荒さが、４ｎｍ以下であることを特徴とする付記１記載の強誘電体層。
（付記３）  配向性がランダム配向の多結晶であることを特徴とする付記１または２記載の強誘電体層。
【０１０７】
（付記４）  少なくとも、（０１２）配向、（１１０）配向、（０２４）配向、（１１６）配向、および（３００）配向のうちのいずれかの配向性を有することを特徴とする付記１または２記載の強誘電体層。
【０１０８】
（付記５）  温度が３０℃以下で電界強度が０ＭＶ／ｃｍの場合の分極量が、５０μＣ／ｃｍ２乃至８０μＣ／ｃｍ２であることを特徴とする付記１乃至４のうちいずれか１項記載の強誘電体層。
【０１０９】
（付記６）  温度が３０℃以下で電界強度が−２ＭＶ／ｃｍの場合の分極量が、−７０μＣ／ｃｍ２乃至−９０μＣ／ｃｍ２であり、かつ、温度が３０℃以下で電界強度が２ＭＶ／ｃｍの場合の分極量が、７０μＣ／ｃｍ２乃至９０μＣ／ｃｍ２であることを特徴とする付記５記載の誘電体層。
【０１１０】
（付記７）  付記１乃至６のうちいずれか１項記載の強誘電体層を有する強誘電体キャパシタ。
【０１１１】
（付記８）  前記強誘電体層は第１の電極と第２の電極の間に形成され、
該第１の電極または該第２の電極のうちの少なくとも一つはＰｔよりなることを特徴とする付記７記載の強誘電体キャパシタ。
【０１１２】
（付記９）  付記７または８記載の強誘電体キャパシタを有する半導体装置。
（付記１０）  ＢｉＦｅＯ３を主成分とする強誘電体層の製造方法であって、
ＢｉＦｅＯ３を主成分とし、組成がＢｉＦｅ１−ｘＭｎｘＯ３（０．０２＜ｘ＜０．０８）となるようにＭｎが添加される誘電体層をゾルゲル法により形成する第１の工程と、
前記誘電体層を不活性ガス雰囲気中で焼成する第２の工程と、を有することを特徴とする強誘電体層の製造方法。
【０１１３】
（付記１１）  前記第２の工程では、前記誘電体層が４５０℃乃至６５０℃に加熱されることを特徴とする付記１０記載の強誘電体層の製造方法。
【０１１４】
（付記１２）  前記第１の工程は、
前記ゾルゲル液を用いて塗布膜を形成するコーティング工程と、
当該塗布膜を仮焼成する仮焼成工程と、が、繰り返し実施される工程であることを特徴とする付記１０または１１記載の強誘電体層の製造方法。
【０１１５】
（付記１３）  前記コーティング工程において、前記塗布膜の膜厚が３０ｎｍ以下に形成されることを特徴とする付記１２記載の強誘電体層の製造方法。
（付記１４）  前記仮焼成工程は、
前記塗布膜を第１の温度で加熱する第１の加熱工程と、
前記塗布膜を、当該第１の温度より高い第２の温度で加熱する第２の加熱工程と、を有することを特徴とする付記１２または１３記載の強誘電体層の製造方法。
（付記１５）  前記第１の温度は、１５０℃乃至２５０℃であり、前記第２の温度は３００℃乃至４００℃であることを特徴とする付記１４記載の強誘電体層の製造方法。
【０１１６】
（付記１６）  強誘電体層を有する強誘電体キャパシタの製造方法であって、
基板上の第１の電極上に、付記１０乃至１５のうちいずれか１項記載の誘電層の製造方法により、強誘電体層を形成する工程と、
前記強誘電層上に第２の電極を形成する工程と、を有することを特徴とする強誘電体キャパシタの製造方法。
【０１１７】
（付記１７）  前記第１の電極はＰｔよりなることを特徴とする付記１６記載の強誘電体キャパシタの製造方法。
【０１１８】
（付記１８）  強誘電体キャパシタを有する半導体装置の製造方法であって、
付記１６または１７記載の強誘電体キャパシタの製造方法により前記強誘電体キャパシタを形成する工程を有することを特徴とする半導体装置の製造方法。
【産業上の利用可能性】
【０１１９】
本発明によれば、微細化された強誘電体キャパシタを搭載した半導体装置、および、微細化された強誘電体キャパシタを有する半導体装置を製造する製造方法を提供することが可能となる。
【図面の簡単な説明】
【０１２０】
【図１】強誘電体キャパシタを示す図である。
【図２】強誘電体キャパシタの製造方法を示すフローチャート（その１）である。
【図３】強誘電体キャパシタの製造方法を示すフローチャート（その２）である。
【図４】強誘電体層のリーク電流を示す図（その１）である。
【図５】強誘電体層のリーク電流を示す図（その２）である。
【図６】強誘電体層のリーク電流を示す図（その３）である。
【図７Ａ】強誘電体層の分極量を示す図（その１）である。
【図７Ｂ】強誘電体層の分極量を示す図（その２）である。
【図８】強誘電体キャパシタの抗電界と残留分極量を示す図である。
【図９】強誘電体層の配向性を調べた結果を示す図である。
【図１０Ａ】実施例２による半導体装置の製造方法を示す図（その１）である。
【図１０Ｂ】実施例２による半導体装置の製造方法を示す図（その２）である。
【図１０Ｃ】実施例２による半導体装置の製造方法を示す図（その３）である。
【図１０Ｄ】実施例２による半導体装置の製造方法を示す図（その４）である。
【図１０Ｅ】実施例２による半導体装置の製造方法を示す図（その５）である。
【図１０Ｆ】実施例２による半導体装置の製造方法を示す図（その６）である。
【図１０Ｇ】実施例２による半導体装置の製造方法を示す図（その７）である。
【図１０Ｈ】実施例２による半導体装置の製造方法を示す図（その８）である。
【図１０Ｉ】実施例２による半導体装置の製造方法を示す図（その９）である。
【図１０Ｊ】実施例２による半導体装置の製造方法を示す図（その１０）である。
【符号の説明】
【０１２１】
１００  半導体装置
１０１  ビット線
１０３Ａ，１０３Ｂ  プレート線
１０３Ｃ  電極パターン
１０４Ａ，１０４Ｂ  ワード線（ゲート電極）
１０６Ａ，１０６Ｂ  コンタクトホール
２０４Ａ，２０４Ｂ，２０４Ｃ  コンタクトプラグ
１０８Ａ，１０８Ｂ  強誘電体キャパシタ
１０９Ａ，１０９Ｂ，１０９Ｃ  拡散領域
２０１  Ｓｉ基板
２０２  素子領域
２０３、２０８、２１１  層間絶縁膜
２０５  下部電極
２０６  強誘電体層
２０７  上部電極
２１３  酸化膜
２１４  パッシベーション膜
Ｃ  強誘電体キャパシタ
Ｓ  基板
Ｄ  絶縁膜
Ｅ  強誘電体層
Ｍ１，Ｍ２  電極
【図１】
0004785187.tif 000002
【図２】
0004785187.tif 000003
【図３】
0004785187.tif 000004
【図４】
0004785187.tif 000005
【図５】
0004785187.tif 000006
【図６】
0004785187.tif 000007
【図７Ａ】
0004785187.tif 000008
【図７Ｂ】
0004785187.tif 000009
【図８】
0004785187.tif 000010
【図９】
0004785187.tif 000011
【図１０Ａ】
0004785187.tif 000012
【図１０Ｂ】
0004785187.tif 000013
【図１０Ｃ】
0004785187.tif 000014
【図１０Ｄ】
0004785187.tif 000015
【図１０Ｅ】
0004785187.tif 000016
【図１０Ｆ】
0004785187.tif 000017
【図１０Ｇ】
0004785187.tif 000018
【図１０Ｈ】
0004785187.tif 000019
【図１０Ｉ】
0004785187.tif 000020
【図１０Ｊ】
0004785187.tif 000021