(57)【特許請求の範囲】
【請求項１】
入力信号と出力信号との位相差に相当するクロックのカウント値を位相比較出力信号として出力するディジタル位相比較器と、該ディジタル位相比較器の位相比較出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周回路或いは逓倍する回路を介して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力する前記クロックを生成する位相同期部とを含むシンセサイザに於いて、
前記ループフィルタの出力信号にオフセット値を加算して入力し、前記位相同期部に出力信号を入力する第２のダイレクトディジタルシンセサイザを備え、
前記第１のダイレクトディジタルシンセサイザの出力信号の周波数に対して、前記第２のダイレクトディジタルシンセサイザの出力信号の周波数は、前記オフセット値に対応する周波数差を有していることを特徴とするシンセサイザ。
【請求項２】
入力信号と出力信号との位相差に相当するクロックのカウント値を位相比較出力信号として出力するディジタル位相比較器と、該ディジタル位相比較器の位相比較出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周回路或いは逓倍する回路を介して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力する信号を逓倍して前記クロックを生成する位相同期部とを含むシンセサイザに於いて、
前記ループフィルタの出力信号に係数を乗算してオフセット値を出力する乗算器と、
該乗算器の出力のオフセット値と前記ループフィルタの出力信号とを加算して入力し、出力信号を前記位相同期部に入力する第２のダイレクトディジタルシンセサイザとを備え、
前記第１のダイレクトディジタルシンセサイザの出力信号の周波数に対して、前記第２のダイレクトディジタルシンセサイザの出力信号の周波数は、前記オフセット値に対応する周波数差を有していることを特徴とするシンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の位相に同期した出力信号をディジタル処理により安定化して得ることができるシンセサイザに関する。
【背景技術】
【０００２】
入力信号位相に同期した出力信号を得る為の構成は、既に各種の構成が提案され、且つ実用化されている。例えば、アナログ処理による基本的な構成は、図５に示すＡＰＬＬ（アナログ位相同期回路）が一般的であり、５１は位相比較器（ＰＤ）、５２はループフィルタ（ＬＰＦ）、５３は電圧制御発振器（ＶＣＯ）を示す。このＡＰＬＬに於いては、入力信号と出力信号とを位相比較器５１により比較し、入力信号と出力信号との位相差の信号を、ループフィルタ５２を介して電圧制御発振器５３の制御電圧として入力し、位相差が零或いは所定値となるように電圧制御発振器５３の出力周波数（出力信号位相）を制御して、入力信号位相に同期した出力信号を得るものである。
【０００３】
又ディジタル処理による基本的な構成は、図６に示すＤＰＬＬ（ディジタル位相同期回路）が知られている。同図に於いて、６１はディジタル位相比較器（ＤＰＤ）、６２はループフィルタ（ＬＰＦ）、６３はダイレクトディジタルシンセサイザ（ＤＤＳ）、６４はクロック発生器（ＣＬＫ）を示す。このＤＰＬＬに於いては、入力信号と出力信号とクロック発生器６４からのクロックとをディジタル位相比較器６１に入力し、入力信号と出力信号との位相差に相当するクロックのカウント値を出力し、ループフィルタ６２を介してダイレクトディジタルシンセサイザ６３に入力する。
【０００４】
このダイレクトディジタルシンセサイザ６３は、基準クロック（内部又は外部の図示を省略したクロック発生器からのクロック）をカウントアップし、設定したカウント値毎に信号を出力する構成とし、カウント値に対応した周波数の信号となるから、そのカウント値に、位相差に相当するカウント値を加算する処理等により出力信号の位相を制御して、入力信号の位相に同期化させことができる。又出力信号は、ディジタル信号であるから、正弦波の信号とする場合は、ＤＡ変換器により変換して出力することになる。
【０００５】
又図６に示すＤＰＬＬの特性を改善した図７に示すＤＰＬＬが知られている。その図７に於いて、７１はディジタル位相比較器（ＤＰＤ）、７２はループフィルタ（ＬＰＦ）、７３はダイレクトディジタルシンセサイザ（ＤＤＳ）、７４は位相同期部（ＰＬＬ）を示す。この位相同期部７４は、図６に於けるクロック発生器６４に相当するものであるが、出力信号の位相に同期したクロックＣＬＫをディジタル位相比較器７１に入力する構成とし、クロック発生器６４からの独立したクロックを用いる場合に比較して位相検出精度を向上させるものである。
【０００６】
又無線送受信装置の局部発振器として出力信号の周波数を高速で切替える為に、出力周波数を可変としたダイレクトディジタルシンセサイザ（ＤＤＳ）の出力信号位相と、電圧制御発振器の出力信号を分周した信号の位相と位相比較器により比較し、位相差に対応して電圧制御発振器の出力周波数を制御する位相同期ループを含む構成のシンセサイザが知られている。（例えば、特許文献１参照）。
【特許文献１】特開平６−２７６０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の例えば図６に示すＤＰＬＬに於けるディジタル位相比較器６１は、図５に示すＡＰＬＬに於ける位相比較器５１に比較して、位相比較精度を向上することが困難である。即ち、ディジタル位相比較器６１の位相比較精度は、クロック周波数に依存するところが多いものである。即ち、位相比較精度は、クロックの１クロック分が誤差として生じるものである。従って、この誤差を小さくする為には、クロックの周波数を高くすれば良いことになる。しかし、クロック周波数を高くするにも回路構成等に従った動作周波数の上限があり、ＡＰＬＬと同程度の特性を実現することが困難である。その為に、入力信号位相に対する追従特性を向上することができず、且つ内部に於いて雑音（ジッタ）が発生する問題があった。
【０００８】
そこで、図７に示すように、入力信号の位相に同期化させた出力信号を用い、その出力信号の位相に同期し、出力信号周波数に比較して充分に高い周波数のクロックを、位相同期部（ＰＬＬ）７４からディジタル位相比較器７１に入力する構成が提案された。この場合のクロックは、図６に於けるクロック発生器６４からのクロックとは相違して、位相が僅かに変化するもので、ディザ（ｄｉｔｈｅｒ）クロックとなり、入力信号と出力信号との位相比較タイミングが僅かに変化し、平均化することにより、位相同期化の精度を向上することができる。
【０００９】
この図７に示す従来の構成に於いては、ディザの機能を有効に作用させる為に、僅少な周波数偏差を実現することが必要であり、その為には、位相同期部（ＰＬＬ）７４は、数ｐｐｍオーダの微小周波数設定精度が要求される。このような微小な周波数設定精度を実現する為には、大きな分周数が必要となる。又１チップ化等の為に小型化を図る場合、位相同期部７４は、雑音特性の悪い電圧制御発振器（ＶＣＯ）を使用することになるが、ＰＬＬのループ帯域を広くできないことにより、その雑音成分を充分に圧縮することが困難である問題がある。
【００１０】
本発明は、前述の問題点を解決するもので、位相比較精度の向上と、出力信号の低雑音化とを図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明のシンセサイザは、入力信号と出力信号との位相差に相当するクロックのカウント値を位相比較出力信号として出力するディジタル位相比較器と、該ディジタル位相比較器の位相比較出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周回路或いは逓倍する回路を介して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力する前記クロックを生成する位相同期部とを含むシンセサイザに於いて、前記ループフィルタの出力信号にオフセット値を加算して入力し、前記位相同期部に出力信号を入力する第２のダイレクトディジタルシンセサイザを備え、前記第１のダイレクトディジタルシンセサイザの出力信号の周波数に対して、前記第２のダイレクトディジタルシンセサイザの出力信号の周波数は、前記オフセット値に対応する周波数差を有している。
【００１２】
又入力信号と出力信号との位相を比較するディジタル位相比較器と、該ディジタル位相比較器の出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周或いは逓倍して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力するクロックを生成する位相同期部とを含むシンセサイザに於いて、前記ループフィルタの出力信号に係数を乗算してオフセット値を出力する乗算器と、前記オフセット値を加算して入力し、前記位相同期部に出力信号を入力する第２のダイレクトディジタルシンセサイザとを備えている。
【００１３】
又入力信号と出力信号との位相を比較するディジタル位相比較器と、該ディジタル位相比較器の出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周或いは逓倍して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力するクロックを生成する位相同期部とを含むシンセサイザに於いて、前記ディジタル位相比較器と前記ループフィルタとの間に設けたプリフィルタと、オフセット値を設定するオフセット設定部と、該オフセット部に設定するオフセット値を所定の期間毎に変更し、且つ該オフセット値に対応したフィルタの次数を前記プリフィルタに入力する制御回路と、前記ループフィルタの出力信号に前記オフセット値設定部からのオフセット値を加算して入力し、前記位相同期部に出力信号を入力する第２のダイレクトディジタルシンセサイザとを備えている。
【００１４】
又入力信号と出力信号との位相を比較するディジタル位相比較器と、該ディジタル位相比較器の出力信号を入力するループフィルタと、該ループフィルタの出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器に直接又は分周或いは逓倍して入力する第１のダイレクトディジタルシンセサイザと、前記ディジタル位相比較器に入力するクロックを生成する位相同期部とを含むシンセサイザに於いて、前記ディジタル位相比較器と前記ループフィルタとの間に設けたプリフィルタと、前記ループフィルタの出力信号に係数を乗算してオフセット値を出力する乗算器と、該乗算器に入力する前記係数を所定期間毎に変更し、且つ該係数に対応したフィルタの次数を前記プリフィルタに入力する制御回路と、ループフィルタの出力信号に前記オフセット値を加算して入力し、前記位相同期部に出力信号を入力する第２のダイレクトディジタルシンセサイザとを備えている。
【発明の効果】
【００１５】
第１のダイレクトディジタルシンセサイザの出力信号の周波数に対してオフセット値に対応した周波数差を有する信号を出力する第２のダイレクトディジタルシンセサイザを設け、この第２のダイレクトディジタルシンセサイザの出力信号を位相同期部に入力して、ディジタル位相比較器に入力するクロックを生成することにより、ディザクロックとして有効に作用させることができ、位相検出精度の向上を図ることができる。又クロックを生成する位相同期部は、比較的簡単な整数倍の逓倍機能を有する構成とすることができるから、この位相同期部を含むループの高速動作を可能とし、入力信号位相に対する追従性を向上し、且つ内部雑音を充分に抑圧することが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１を参照して説明すると、入力信号と出力信号との位相を比較するディジタル位相比較器１と、このディジタル位相比較器１の出力信号を入力するループフィルタ２と、このループフィルタ２の出力信号を入力して出力信号の位相を制御し、該出力信号を前記ディジタル位相比較器１に直接又は分周或いは逓倍して入力する第１のダイレクトディジタルシンセサイザ３と、ディジタル位相比較器１に入力するクロックを生成する位相同期部５とを含むシンセサイザに於いて、ループフィルタ２の出力信号にオフセット値を加算器６により加算して入力し、位相同期部５に出力信号を入力する第２のダイレクトディジタルシンセサイザ４を備えている。
【実施例１】
【００１７】
図１は、本発明の実施例１の説明図であり、１はディジタル位相比較器（ＤＰＤ）、２はディジタル処理によるループフィルタ（ＬＰＦ）、３は第１のダイレクトディジタルシンセサイザ（ＤＤＳ１）、４は第２のダイレクトディジタルシンセサイザ（ＤＤＳ２）、５は位相同期部（ＰＬＬ）、６は加算器を示す。
【００１８】
入力信号と、出力信号との位相差に相当するクロックのカウント値を位相比較出力信号として出力するディジタル位相比較器１と、このディジタル位相比較器１の位相比較結果の出力信号を入力するループフィルタ２と、このループフィルタ２の出力信号を入力して出力信号の位相を制御し、この出力信号をディジタル位相比較器１に直接又は分周回路（図示を省略）或いは逓倍回路（図示を省略）を介して入力する第１のダイレクトディジタルシンセサイザ３と、ディジタル位相比較器１に入力するクロックを生成する位相同期部５と、ループフィルタ２の出力信号にオフセット値を加算器６により加算して入力し、位相同期部５に出力信号を入力する第２のダイレクトディジタルシンセサイザ４とを備えている。
【００１９】
ディジタル位相比較器１は、既に知られている構成を適用できるもので、例えば、入力信号と出力信号との立ち上がりタイミング間について、位相同期部５からのクロックをカウントアップし、そのカウント値が標準値に対して大きいか小さいかにより、第１のダイレクトディジタルシンセサイザ３の出力信号が進み位相か又は遅れ位相かを示す位相差検出信号を出力する構成とすることができる。又ループフィルタ２は、例えば、位相差検出信号を所定期間累算し、その結果を位相差信号として出力する構成とすることができる。従って、入力信号と出力信号とが位相同期の状態で、位相差が零であれば、位相差信号は零となる。
【００２０】
又ループフィルタ２からの位相差信号を入力する第１のダイレクトディジタルシンセサイザ３は、位相差信号に従って出力信号の位相を制御する構成を有し、第２のダイレクトディジタルシンセサイザ４と共に既に知られている構成を適用することができる。この第２のダイレクトディジタルシンセサイザ４は、ループフィルタ２からの位相差信号に、加算器６によりオフセット値を加算した信号によって、出力信号の位相が制御される構成とする。従って、第２のダイレクトディジタルシンセサイザ４の出力信号の周波数は、第１のダイレクトディジタルシンセサイザ３の出力信号の周波数に対して、オフセット値に相当する周波数差を有するものとなる。
【００２１】
第２のダイレクトディジタルシンセサイザ４の出力信号を位相同期部５により逓倍し、ディジタル位相比較器１に入力するクロックを生成する。従って、第２のダイレクトディジタルシンセサイザ４の出力信号に位相同期した位相同期部５からのクロックは、第１のダイレクトディジタルシンセサイザ３の出力信号の周波数に対して、微小の偏差を含む周波数比を有するものとなり、ディザクロックとして有効に作用させることができる。従って、位相差検出精度を向上することができる。
【００２２】
又加算器６に入力するオフセット値は、第１及び第２のダイレクトディジタルシンセサイザ３，４の出力周波数及び位相同期部５からのクロックの周波数に対応して設定することができ、継続して固定の一定値とすることも可能であるが、周期的に、予め設定した値に切替えることも可能である。
【００２３】
例えば、第１のダイレクトディジタルシンセサイザ３の出力周波数を５ＭＨｚとし、オフセット値を、ダイレクトディジタルシンセサイザの出力周波数を１８Ｈｚ相当の値増加させるのに要するディジタル値とすると、第２のダイレクトディジタルシンセサイザ４の出力周波数は５，０００，０１８Ｈｚとなる。位相同期部５は、この第２のダイレクトディジタルシンセサイザ４の出力信号を、例えば、１４逓倍すると、７０，０００，２５２Ｈｚの出力周波数となり、これをディジタル位相比較器１に於けるクロック信号とする。従って、端数を含む位相比較の為のクロックを得ることができる。尚、オフセット値を更に小さい値とすることも可能であり、又負値とすることも可能である。負値とした場合は、第１のダイレクトディジタルシンセサイザ３の出力周波数に比較して、第２のダイレクトディジタルシンセサイザ４の出力周波数は低くなる。
【００２４】
前述のように、位相同期部５は、第２のダイレクトディジタルシンセサイザ４の出力信号に位相同期した整数倍の逓倍処理で、微小の周波数偏差を有するクロックを出力する構成とすることができるから、位相同期部５の処理を高速化することができるので、この位相同期部５を含むループは高速動作が可能となり、小型化する為に雑音特性の悪い発振器を用いた場合でも、高速ループにより雑音成分を抑圧することができる。又ディジタル位相比較器１に入力するクロックは、出力信号に直接位相同期したものではなく、第２のダイレクトディジタルシンセサイザ４の出力信号に位相同期し、且つオフセット値に従った端数を有するものとなるから、位相検出精度を向上することができる。
【実施例２】
【００２５】
図２は、本発明の実施例２の説明図であり、２１はディジタル位相比較器（ＤＰＤ）、２２はディジタル処理によるループフィルタ（ＬＰＦ）、２３は第１のダイレクトディジタルシンセサイザ（ＤＤＳ１）、２４は第２のダイレクトディジタルシンセサイザ（ＤＤＳ２）、２５は位相同期部（ＰＬＬ）、２６は加算器、２７は乗算器を示し、図１と同一名称部分は、同一の機能を有するものである。
【００２６】
第１のダイレクトディジタルシンセサイザ２３は、図１に示す第１のダイレクトディジタルシンセサイザ３と同様に、ループフィルタ２２を介したディジタル位相比較器２１からの位相差を示す信号に従って出力信号の位相が、入力信号の位相に同期するように制御される。又第２のダイレクトディジタルシンセサイザ２４も、図１に示す第２のダイレクトディジタルシンセサイザ４と同様に、加算器２６により位相差を示す信号にオフセット値を加算して入力することにより、第１のダイレクトディジタルシンセサイザ２３の出力周波数に対して、オフセット値に相当する差の出力周波数となる。このオフセット値を固定ではなく、ループフィルタ２２を介した位相差を示す信号に乗算器２７により係数ｋを乗算してオフセット値とするものである。
【００２７】
従って、第２のダイレクトディジタルシンセサイザ２４から位相同期部２５に入力される信号は、第１のダイレクトディジタルシンセサイザ２３からの出力信号の周波数に対して追従し、且つオフセット値に対応した周波数差を有するものとなる。この第２のダイレクトディジタルシンセサイザ２４の出力信号を位相同期部２５に入力し、逓倍により、ディジタル位相比較器２１に入力するクロックを生成する。この場合も、位相同期部２５に於ける逓倍は、整数倍としても、僅かな周波数偏差を有するクロックを生成することができるので、位相同期部２５は、比較的簡単な構成で実現することができる。
【００２８】
それによって、位相同期部２５は高速で処理することができるから、この位相同期部２５を含むループの高速動作により雑音成分の抑圧が可能となり、第２のダイレクトディジタルシンセサイザ２４の出力信号の周波数を、入力信号の周波数の変化に高速で追従して変化させることができるから、入力信号のジッタ周波数に従って発生するビート成分についても抑圧することができる。又この実施例２に於いても、入力信号と出力信号との周波数が異なる場合、ディジタル位相比較器２１に入力する周波数が同一となるように、出力信号を、分周又は逓倍する構成を設けることができる。
【実施例３】
【００２９】
図３は、本発明の実施例３の説明図であり、３１はディジタル位相比較器（ＤＰＤ）、３２はディジタル処理によるループフィルタ（ＬＰＦ）、３３は第１のダイレクトディジタルシンセサイザ（ＤＤＳ１）、３４は第２のダイレクトディジタルシンセサイザ（ＤＤＳ２）、３５は位相同期部（ＰＬＬ）、３６は加算器、３７はオフセット値設定部、３８は制御回路、３９はプリフィルタを示す。
【００３０】
この実施例３は、図１に示す構成に、オフセット値設定部３７と、制御回路３８と、プリフィルタ３９とを設けた構成に相当し、制御回路３８は、オフセット設定部３７に設定するオフセット値を、所定期間毎、或いは長期間にわたってランダム的なタイミングで変更するもので、その変更幅を一定、或いはその都度、所定の範囲内で異なるように制御するものである。従って、位相同期化の短期安定度と共に長期安定度も維持することができる。
【００３１】
又オフセット値の変更に対応してプリフィルタ３９の次数を変更するものである。従って、オフセット値を大きい値とすると、プリフィルタ３９の次数も大きい値として、プリフィルタ３９に於ける平均化処理の期間を長くすることにより、第２のダイレクトディジタルシンセサイザ３４の出力信号の周波数が、第１のダイレクトディジタルシンセサイザ３３の出力信号の周波数に対して差が大きくても、その変化速度を遅くして、安定度を維持することができる。
【実施例４】
【００３２】
図４は、本発明の実施例４の説明図であり、４１はディジタル位相比較器（ＤＰＤ）、４２はディジタル処理によるループフィルタ（ＬＰＦ）、４３は第１のダイレクトディジタルシンセサイザ（ＤＤＳ１）、４４は第２のダイレクトディジタルシンセサイザ（ＤＤＳ２）、４５は位相同期部（ＰＬＬ）、４６は加算器、４７は乗算器、４８は制御回路、４９はプリフィルタを示す。
【００３３】
この実施例４は、図２に示す構成に、制御回路４８と、プリフィルタ４９とを設けた構成に相当し、制御回路４８は、乗算器４７に入力する係数を、所定期間毎、或いは長期間にわたってランダム的なタイミングで変更するもので、その変更幅を一定、或いはその都度、所定の範囲内で異なるように制御するものである。従って、位相同期化の短期安定度と共に長期安定度も維持することができる。
【００３４】
又乗算器４７に入力する係数の変更に対応してプリフィルタ４９の次数を変更するものである。従って、係数を大きくして加算器４６に入力するオフセット値を大きい値とする場合、プリフィルタ４９の次数も大きい値として、プリフィルタ４９に於ける平均化処理の期間を長くすることにより、第２のダイレクトディジタルシンセサイザ４４の出力信号の周波数が、第１のダイレクトディジタルシンセサイザ４３の出力信号の周波数に対して差が大きくても、その変化速度を遅くして、安定度を維持することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１の説明図である。
【図２】本発明の実施例２の説明図である。
【図３】本発明の実施例３の説明図である。
【図４】本発明の実施例４の説明図である。
【図５】従来のＡＰＬＬの説明図である。
【図６】従来のＤＰＬＬの説明図である。
【図７】従来のＤＰＬＬの説明図である。
【符号の説明】
【００３６】
１，２１，３１，４１  ディジタル位相比較器（ＤＰＤ）
２，２２，３２，４２  ループフィルタ（ＬＰＦ）
３，２３，３３，４３  第１のダイレクトディジタルシンセサイザ（ＤＤＳ１）
４，２４，３４，４４  第２のダイレクトディジタルシンセサイザ（ＤＤＳ２）
５，２５，３５  位相同期部（ＰＬＬ）
６，２６，３６，４６  加算器
２７，４７  乗算器
３７  オフセット設定部
３８，４８  制御回路
３９，４９  プリフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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