(57)【特許請求の範囲】
【請求項１】
バーイン試験のためのストレス電圧がすべてのワード線に供給されたことを検出する検出回路を、前記ワード線に接続し、
前記検出回路は、各ワード線毎に設けられ且つ対応する前記ワード線にストレス電圧が印加されたとき導通する複数のワードスイッチを当該検出回路の入力端子と出力端子との間に直列に接続して構成し、
前記各ワードスイッチは、前記ワード線がゲートに接続されるＭＯＳトランジスタで構成し、前記入力端子には前記ストレス電圧より前記ＭＯＳトランジスタのしきい値分低い第一の基準電圧を供給するストレス判定制御回路を接続し、
前記出力端子には、前記ストレス電圧と前記第一の基準電圧の中間電位である第二の基準電圧と、前記検出回路の出力端子電圧とを比較する比較器と、プリセット電圧として前記ストレス電圧を供給するプリセット回路とを接続し、
前記検出回路は、バーイン試験時に共通のグローバルワード線で制御されるワード線間を短絡するワード線間スイッチを備えたことを特徴とする半導体記憶装置。
【請求項２】
バーイン試験のためのストレス電圧がすべてのワード線に供給されたことを検出する検出回路を、前記ワード線に接続し、
前記検出回路は、各グローバルワード線毎に設けられ且つ対応するグローバルワード線で制御されるワード線対にストレス電圧が印加されたとき導通する複数のワードスイッチを当該検出回路の入力端子と出力端子との間に直列に接続して構成し、
前記各ワードスイッチは、共通のグローバルワード線で制御される前記ワード線対が共通にゲートに接続されるＭＯＳトランジスタで構成し、前記入力端子には前記ストレス電圧より前記ＭＯＳトランジスタのしきい値分低い第一の基準電圧を供給するストレス判定制御回路を接続し、
前記出力端子には、前記ストレス電圧と前記第一の基準電圧の中間電位である第二の基準電圧と、前記検出回路の出力端子電圧とを比較する比較器と、プリセット電圧として前記ストレス電圧を供給するプリセット回路とを接続し、
前記ワード線対は、バーイン試験時に共通のグローバルワード線で制御されるワード線間を短絡するワード線間スイッチを介して共通に前記ＭＯＳトランジスタのゲートに接続されることを特徴とする半導体記憶装置。
【請求項３】
前記比較器から出力される検出信号を、バーイン試験時に活性化されるテストモード回路を介して外部端子に出力することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記比較器から出力される検出信号を、書き込み可能なＲＯＭに書き込み、前記ＲＯＭから前記検出信号を読み出して外部端子に出力可能としたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
ワード線にストレス電圧を印加し、ダミーセル群内のダミービット線には通常の書き込みレベルより高電圧であって、前記ストレス電圧よりも前記ダミーセルのセルトランジスタのしきい値電圧分だけ低い書き込みレベルを供給して前記ダミーセルに書き込み動作を行い、当該ワード線に再度ストレス電圧を印加して、前記書き込み動作に基づく「１」のセル情報を読み出し可能か否かを検出することにより、前記ストレス電圧が当該ワード線に印加されたか否かを検出する検出回路を備え、
前記検出回路は、前記検出を全てのワード線について繰り返すことにより、前記ストレス電圧が前記全てのワード線に印加されたか否かを検出することを特徴とする半導体記憶装置。
【請求項６】
ワード線にストレス電圧を印加し、ダミーセル群内のダミービット線には通常の書き込みレベルより高電圧であって、前記ストレス電圧よりも前記ダミーセルのセルトランジスタのしきい値電圧分だけ低い書き込みレベルを供給して前記ダミーセルに書き込み動作を行い、当該ワード線に再度ストレス電圧を印加して、前記書き込み動作に基づく「１」のセル情報を読み出し可能か否かを検出することにより、当該ワード線に前記ストレス電圧が印加されたか否かを検出することにより、当該ワード線の欠陥の有無を検出し、
前記ワード線の欠陥の有無を検出するための動作を全てのワード線について繰り返すことを特徴とする半導体記憶装置のワード線欠陥検出方法。
【請求項７】
全てのワード線を一括して選択し、当該ワード線にストレス電圧を印加し、ダミーセル群内のダミービット線には通常の書き込みレベルより高電圧であって、前記ストレス電圧よりも前記ダミーセルのセルトランジスタのしきい値電圧分だけ低い書き込みレベルを供給して全てのダミーセルに書き込み動作を行い、
前記ワード線を１本ずつ選択し、当該ワード線に再度ストレス電圧を印加して、前記書き込み動作に基づく「１」のセル情報を読み出し可能か否かを検出することにより、当該ワード線に前記ストレス電圧が印加されたか否かを検出することにより、当該ワード線の欠陥の有無を検出し、
前記書き込み動作に基づく「１」のセル情報の読み出し動作を全てのワード線について繰り返すことを特徴とする半導体記憶装置のワード線欠陥検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バーイン試験機能を備えた半導体記憶装置に関するものである。
近年のＤＲＡＭは益々微細化が進み、メモリセルを構成するセル容量やセルトランジスタ及びそのメモリセルに接続されるワード線やビット線等が極めて精緻な設計ルールで設計されているため、その製造時において電気的欠陥が発生し易く、その電気的欠陥に基づく初期不良が発生し易い状況となっている。
【０００２】
そこで、初期不良を排除して、製品の信頼性を確保するために、メモリセル領域内の素子及び配線に通常使用時より高電圧を所定時間印加するバーイン試験を行って不良品を排除することが必要である。
【０００３】
従来、バーイン試験はパッケージング後の最終試験工程において、複数のワード線を順次アクセスするファンクション動作を長時間かけて行っていた。しかし、最近ではパッケージングされていないチップの状態で顧客に出荷する場合が多くなっているため、ウェハー試験工程内でバーイン試験を行うことが一般的に行われるようになっている。
【０００４】
【従来の技術】
ＤＲＡＭ等のメモリデバイスでは、通常動作時にはワード線が１本ずつ選択され、選択されたワード線に接続された記憶セルのうち、選択されたコラムに接続された記憶セルに対し、セル情報の読み出し動作あるいは書き込み動作が行われる。
【０００５】
ウェハー試験工程内でのバーイン試験では、複数のワード線やビット線を一括して選択し、ワード線及びビット線にストレス電圧を所定時間印加し続けることにより、バーイン試験に要する試験時間の短縮を図っている。
【０００６】
複数のワード線を一括して選択するバーイン試験機能を搭載した半導体記憶装置は、次に示すようにに種々の構成が提案されている。
特開平６−６０６９７号公報では、バーインテストモード検出信号により、ワード線を選択する行アドレス選択回路に入力されるアドレス信号を無効化し、ワード線選択信号を全選択状態にして、すべてのワード線を一括して選択する構成が開示されている。
【０００７】
また、特開平９−１７１９９号公報には、ウェハーバーインテスト信号により複数のワード線に接続されたトランジスタを介して、すべてのワード線にストレス電圧を同時に供給する構成が開示されている。
【０００８】
ところが、上記のような構成では、本当にすべてのワード線にストレス電圧が確実に印加されているか否かを検出することはできない。すなわち、各ワード線は微細な配線であるとともに、多数の記憶セルを接続するために、例えば１０００μｍ程度の長配線となる。このようなワード線の途中で、断線あるいは導通不良が生じていると、各ワード線にストレス電圧を供給したとしても、ワード線の全長にわたってストレス電圧を印加できないことがある。従って、バーイン試験の信頼性を十分に確保することができないという問題点がある。
【０００９】
特開平５−６７３９９号公報では、バーイン試験時に入力される信号に基づいて、測定端子に外部から供給されるストレス電圧を出力して、内部回路にストレス電圧が供給されているか否かを検出可能とし、通常動作時に入力される信号に基づいて、測定端子に通常動作時の電源電圧を出力して、内部回路に通常動作時の電源が供給されているか否かを検出可能とした構成が開示されている。
【００１０】
特開平９−１４７５９９号公報では、アドレスキー回路に入力されるアドレス信号と、外部端子信号の入力レベルに基づいて、バーインモード検出回路でバーインモードが設定されているか否かを検出可能とした構成が開示されている。
【００１１】
しかし、特開平５−６７３９９号及び特開平９−１４７５９９号では、バーイン試験が行われたか否かを検出することはできるが、本当にすべてのワード線にストレス電圧が確実に印加されたか否かを検出しているわけではないので、バーイン試験の信頼性を十分に確保することはできない。
【００１２】
特開平５−２８２８９８号公報では、各ワード線がＭＯＳトランジスタのゲートに接続され、各トランジスタのドレイン・ソース間に流れる電流の有無を検出するテスト用端子を設けることにより、ワード線に接続されたトランジスタのオン動作に基づくドレイン電流を検出することにより、当該ワード線の電源との短絡の有無を検出可能とした構成が開示されている。
【００１３】
しかし、このような構成では、ワード線に接続されたトランジスタはワイヤードオア接続であるため、バーイン試験時にすべてのワード線が一括して選択された場合には、複数のトランジスタに同時にドレインが流れるため、本当にすべてのワード線が正常に選択されたか否かを検出することはできない。
【００１４】
また、各トランジスタは、各ワード線の電位が該トランジスタのソース電位よりそのしきい値分以上高ければオン動作するため、各ワード線にストレス電圧が正常に印加されたか否かを検出することはできない。仮に、各トランジスタのオン抵抗に基づいて、各ワード線に印加されたストレス電圧を推定可能であったとしても、複数のトランジスタが一括して選択されている状態では、個々のトランジスタのオン抵抗を推定することはできない。
【００１５】
そして、ストレス電圧を正常に印加できなかったワード線の本数を検出することができないため、このバーイン試験工程では当該チップが冗長動作により救済できるチップであるか否かを選別することができない。
【００１６】
上記のようなバーイン試験機能を備えたメモリーデバイスは、ウェハー試験工程におけるバーイン試験の信頼性が不十分であるため、その不十分さを補う次のような製造工程で製造されている。
【００１７】
図９に示すように、ウェハー試験工程の開始により、まずウェハー上の各チップに対し、ＤＣチェック（ステップ１）及び簡易ファンクションチェック（ステップ２）が行われる。
【００１８】
ＤＣチェックは、各チップに対し電源を供給した状態における短絡電流を検出して、短絡電流の多い不良品を検出する工程である。簡易ファンクションチェックは、各チップの内部回路の動作を簡易的にチェックする。
【００１９】
次いで、ウェハーバーイン試験が行われ（ステップ３）、その後ＤＣチェック（ステップ４）、冗長設定（ステップ５）が行われる。
次いで、全記憶セルに対し書き込み動作及び読み出し動作を行って、全記憶セルが正常に動作するかをチェックするフルファンクションチェックが行われる（ステップ６）。
【００２０】
次いで、パッケージングされたデバイスとして出荷する場合には、ダイシング（ステップ７）、アセンブリ（ステップ８）、簡易チェック（ステップ９）が行われる。
【００２１】
そして、信頼性に欠けるウェハーバーイン試験（ステップ３）を補うために、ワード線を１本ずつ選択してストレス電圧を印加する通常オペレーションによる追加バーイン試験を行い（ステップ１０）、次いで再度フルファンクションチェックを行い（ステップ１１）、アセンブリ品として出荷する。
【００２２】
一方、デバイスチップとして出荷する場合には、ステップ６に続いてウェハー状態で通常オペレーションによる追加バーイン試験を行い（ステップ１２）、次いでＤＣチェック（ステップ１３）及び簡易チェック（ステップ１４）を行った後、出荷する。
【００２３】
【発明が解決しようとする課題】
上記のように、従来のメモリデバイスでは、いずれの構成においてもウェハーバーイン試験時において、冗長ワード線を含むすべてのワード線にストレス電圧が確実に印加されたか否かを検出することはできないので、バーイン試験の信頼性が低いという問題点がある。
【００２４】
そこで、このようなウェハーバーイン試験の信頼性の低さを補うために、後工程において、通常オペレーションによる追加バーイン試験とフルファンクションチェックを行う必要があり、試験時間の増大あるいは試験コストの上昇を招くという問題点がある。
【００２５】
この発明の目的は、ウェハーバーイン試験時に、冗長ワード線を含むすべてのワード線にストレス電圧が確実に印加されたか否かを検出可能とすることにより、ウェハーバーイン試験の信頼性を向上させ得る半導体記憶装置を提供することにある。
【００２６】
【課題を解決するための手段】
図１に示すように、バーイン試験時にストレス電圧Ｖstがワード線ＷＬと冗長ワード線ＲＷＬに印加されると、電圧検出回路ＶＣにより各ワード線ＷＬの全長にストレス電圧Ｖstが正常に印加されたか否かが検出される。
【００２７】
図２に示すように、各ワード線に接続されたストレス電圧判定回路で、ストレス電圧がすべてのワード線に一括して供給されたか否かがＡＮＤ論理で検出される。ストレス電圧判定回路は、入力端子と出力端子との間にＮチャネルＭＯＳトランジスタで構成されるワードスイッチを直列に接続して構成され、各ワード線がワードスイッチのゲートに接続される。前記ストレス電圧判定回路の入力端子には前記ストレス電圧より前記トランジスタのしきい値分低い第一の基準電圧がストレス判定制御回路から供給され、ストレス電圧判定回路の出力端子には、プリセット電圧として前記ストレス電圧を供給するプリセット回路が接続される。前記ストレス電圧判定回路の出力端子には、前記ストレス電圧と前記第一の基準電圧の中間電位である第二の基準電圧と、前記ストレス電圧判定回路の出力端子電圧とを比較する比較器とが接続される。
また、ストレス電圧判定回路は、バーイン試験時に共通のグローバルワード線で制御されるワード線間を短絡するワード線間スイッチを備えている。
【００２８】
また、図７に示すように、ワード線にストレス電圧を印加し、ストレス電位供給源であるワードドライバーから距離的に一番遠くにあるダミーセル群内のダミービット線には通常の書き込みレベルより高電圧であって、前記ストレス電圧よりも前記ダミーセルのセルトランジスタのしきい値電圧分だけ低い書き込みレベルを供給して前記ダミーセルに書き込む動作を行い、当該ワード線に再度ストレス電圧を印加して、前記書き込み動作に基づく「１」のセル情報を読み出し可能か否かを検出することにより、ストレス電圧がワード線に印加されたか否かが検出される。さらに、前記検出を全てのワード線について繰り返すことにより、ストレス電圧が全てのワード線に印加されたか否かが検出される。尚、ストレス電位供給源は特にワードドライバー素子でなくとも問題ない。
【００２９】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化したＤＲＡＭの第一の実施の形態を示す。図２に示すように、ロウデコーダ１にはアドレス信号Ａｄｄ及びウェハーバーイン信号ＷＢＩＸが入力される。前記ウェハーバーイン信号ＷＢＩＸは、ウェハーバーイン試験時にはＬレベルの信号として入力され、通常動作時にはＨレベルの信号として入力される。
【００３０】
前記ロウデコーダ１は、通常動作時にはアドレス信号Ａｄｄに基づいて、多数のグローバルワード線ＧＷＬ０〜ＧＷＬｉのいずれか一本を選択し、ウェハーバーイン試験時にはウェハーバーイン信号ＷＢＩＸに基づいて、グローバルワード線ＧＷＬ０〜ＧＷＬｉをすべて選択する。
【００３１】
前記ロウデコーダ１に隣接して冗長デコーダ２が配設され、その冗長デコーダ２には冗長判定回路（図示しない）から冗長判定信号ＲＷと、前記ウェハーバーイン信号ＷＢＩＸが入力される。
【００３２】
そして、冗長デコーダ２は、通常動作時には冗長判定信号ＲＷに基づいて、冗長グローバルワード線ＲＧＷＬ０を選択し、ウェハーバーイン試験時にはウェハーバーイン信号ＷＢＩＸに基づいて冗長グローバルワード線ＲＧＷＬ０を選択する。
【００３３】
従って、ウェハーバーイン試験時には、ウェハーバーイン信号ＷＢＩＸに基づいて、グローバルワード線ＧＷＬ０〜ＧＷＬｉ及び冗長グローバルワード線ＲＧＷＬ０がすべて一括して選択される。
【００３４】
前記グローバルワード線ＧＷＬ０〜ＧＷＬｉ及び冗長グローバルワード線ＲＧＷＬ０は、それぞれ一対のワードドライバ３ａ，３ｂの入力端子に接続される。そして、グローバルワード線ＧＷＬ０〜ＧＷＬｉに接続されたワードドライバ３ａ，３ｂの出力端子にワード線ＷＬ０〜ＷＬｎの基端が接続され、冗長グローバルワード線ＲＧＷＬ０に接続されたワードドライバ３ａ，３ｂの出力端子に冗長ワード線ＲＷＬ０，ＲＷＬ１の基端が接続される。
【００３５】
前記各ワードドライバ３ａにはドライバー選択回路４から電源ｐｘｏが供給され、前記各ワードドライバ３ｂにはドライバ選択回路４から電源ｐｘ１が供給される。
【００３６】
前記ドライバ選択回路４にはＰチャネルＭＯＳトランジスタＴr1を介して電源Ｖppが供給され、ＰチャネルＭＯＳトランジスタＴr2を介してバーイン試験のためのストレス電圧Ｖstが供給される。Ｖppは、通常動作時にワード線に供給する電圧であり、外部電源が３．３Ｖ仕様の場合には、４．０Ｖに設定される。また、Ｖstは約４．５Ｖに設定される。
【００３７】
前記トランジスタＴr1のゲートには、前記ウェハーバーイン信号ＷＢＩＸがインバータ回路５ａを介して入力され、前記トランジスタＴr2のゲートにはウェハーバーイン信号ＷＢＩＸが入力される。
【００３８】
従って、ウェハバーイン試験時にはドライバ選択回路４に電源Ｖstが供給され、通常動作時にはドライバ選択回路４に電源Ｖppが供給される。
前記ドライバ選択回路４には、前記ロウデコーダ１からドライバ選択信号ＤＳが入力される。そして、ドライバ選択回路４は通常動作時にはドライバ選択信号ＤＳに基づいて、各ワードドライバ３ａ，３ｂのいずれかに電源Ｖppを供給し、ウェハーバーイン試験時には、すべてのワードドライバ３ａ，３ｂに電源Ｖstを供給する。
【００３９】
前記ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１には、それぞれ多数の記憶セルＭＣが接続され、各記憶セルＭＣにはそれぞれビット線（図示しない）が接続される。
【００４０】
前記ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１において、それぞれの共通のグローバルワード線で駆動される各ワード線対の先端には、ＮチャネルＭＯＳトランジスタで構成されるワードスイッチ６ａ，６ｂのゲートがそれぞれ接続されている。
【００４１】
また、それぞれの共通のグローバルワード線で駆動される各ワード線対の先端部及び基端部は、ＰチャネルＭＯＳトランジスタで構成されるワード線間スイッチ７ａ，７ｂで接続され、各ワード線間スイッチ７ａ，７ｂのゲートには、前記ウェハーバーイン信号ＷＢＩＸが入力される。従って、ウェハバーイン試験時にはワード線間スイッチ７ａ，７ｂがオンされて、ワード線対が同電位となる。
【００４２】
前記ワードスイッチ６ａ，６ｂは、直列に接続され、そのワードスイッチ６ａ，６ｂと、前記ワード線間スイッチ７ａ，７ｂとでストレス電圧判定回路８が構成される。前記ストレス電圧判定回路８の入力端子であるノードＮ１にはストレス判定制御回路９が接続される。
【００４３】
前記ストレス判定制御回路９は、ＮチャネルＭＯＳトランジスタＴr3，Ｔr4のドレインが前記ノードＮ１に接続され、同トランジスタＴr3のソースは電源Ｖssに接続され、トランジスタＴr4のソースには基準電圧Ｖref1が供給される。
【００４４】
この基準電圧Ｖref1は、ウェハーバーイン試験時に供給されるストレス電圧Ｖstよりワードスイッチ６ａ，６ｂ若しくは記憶セルを構成するＮチャネルＭＯＳトランジスタのしきい値分低い電圧（Ｖst−Ｖth）に設定され、そのしきい値Ｖthを１Ｖとすれば、３．５Ｖに設定される。
【００４５】
前記ストレス電圧判定回路８の出力端子であるノードＮ２は、比較器１０のプラス側入力端子に接続される。前記比較器１０のマイナス側入力端子には基準電圧Ｖref2が供給される。
【００４６】
前記基準電圧Ｖref2は、ストレス電圧Ｖstからワードスイッチ６ａ，６ｂあるいは記憶セルＭＣのセルトランジスタのしきい値の１／２を減算した値（Ｖst−Ｖth／２）に設定され、４．０Ｖに設定される。従って、比較器１０はノードＮ２の電圧レベルが４．０Ｖ以上であれば、Ｈレベルの出力信号を出力し、４．０Ｖ以下であれば、Ｌレベルの出力信号を出力する。この出力信号は、インバータ回路５ｄで反転された出力信号ＯＵＴとして外部端子を介してバーイン試験装置に出力される。
【００４７】
前記比較器１０には、前記ウェハーバーイン信号ＷＢＩＸがインバータ回路５ｃを介して入力される。そして、ウェハーバーイン試験時にインバータ回路５ｃの出力信号がＨレベルとなると、比較器１０が活性化される。
【００４８】
前記ノードＮ２には、ストレス電位と同電位で動作するプリセット回路１１が接続される。このプリセット回路１１は、ウェハーバーイン試験の開始時にＬレベルのワンショットパルス信号がプリセット信号ＰＲとして入力され、そのプリセット信号ＰＲに基づいて、ノードＮ２をＶstレベル、すなわち４．５Ｖにリセットする。
【００４９】
また、ノードＮ２が接続されるプリセット回路１１のインバータ回路のしきい値が４．０Ｖ程度に設定されて、プリセット信号ＰＲがＨレベルの状態では、プリセット回路１１はノードＮ２の電位をストレス電圧Ｖstあるいは電源Ｖssレベルにラッチするラッチ回路として動作する。
【００５０】
次に、上記のように構成されたＤＲＡＭの動作を説明する。
ウェハーバーイン試験時には、バーイン試験装置からストレス電圧Ｖstと、Ｌレベルのウェハバーイン信号ＷＢＩＸ及びＨレベルのウェハバーイン信号ＷＢＩＺが供給される。
【００５１】
すると、トランジスタＴr1がオフされるとともに、トランジスタＴr2がオンされて、ドライバ選択回路４にはストレス電圧Ｖstが供給され、そのストレス電圧Ｖstがすべてのワードドライバ３ａ，３ｂに電源ｐｘ０，ｐｘ１として供給される。
【００５２】
また、ロウデコーダ１は、すべてのグローバルワード線ＧＷＬ０〜ＧＷＬｉを選択する状態となる。従って、各ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１にはストレス電圧Ｖstが一括して印加される状態となる。
【００５３】
すると、各ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１には、ストレス電圧Ｖstが印加され、かつワード線間スイッチ７ａ，７ｂがオンされる。
【００５４】
また、ストレス判定制御回路９ではトランジスタＴr4がオンされるとともに、トランジスタＴr3がオフされ、ノードＮ１には基準電圧Ｖref1が供給される。ノードＮ２は、プリセット回路１１に入力されるプリセット信号ＰＲに基づいてストレス電圧Ｖstレベルに充電される。さらに、インバータ回路５ｃのＨレベルの出力信号に基づいて、比較器１０が活性化される。
【００５５】
この状態では、各ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１に４．５Ｖのストレス電圧Ｖstが印加されると、すべてのワードスイッチ６ａ，６ｂがオンされて、ノードＮ２はプリセットレベルであるストレス電圧Ｖstレベルから基準電圧Ｖref1レベルまで低下して、基準電圧Ｖref２より低くなる。すると、比較器１０の出力信号は、ＨレベルからＬレベルに反転する。
【００５６】
そして、インバータ回路５ｄから出力されるＨレベルの出力信号ＯＵＴをバーイン試験装置で検出することにより、すべてのワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０，ＲＷＬ１にはストレス電圧Ｖstが正常に印加されていることが確認される。
【００５７】
また、それぞれの共通のグローバルワード線で制御される一対のワード線にともに欠陥が発生していて、当該一対のワード線の先端部にストレス電圧Ｖstがまったく印加されない場合あるいは当該一対のワード線の電圧レベルが４．５Ｖまで上昇しない場合には、ストレス電圧判定回路８を構成する多数のワードスイッチ６ａ，６ｂの少なくとも一つがオフされるため、ノードＮ２はストレス電圧Ｖstレベルに維持される。
【００５８】
すると、比較器１０の出力信号はＨレベルに維持され、インバータ回路５ｄのＬレベルの出力信号ＯＵＴをバーイン試験装置で検出することにより、ストレス電圧Ｖstが正常に印加されていないワード線が存在することが確認され、このチップを不良品として除外可能である。
【００５９】
また、それぞれの共通のグローバルワード線で制御される一対のワード線のうちいずれか一方に欠陥がある場合、ワード線間スイッチ７ａ，７ｂを介して欠陥があるワード線にもストレス電圧Ｖstが確実に印加され、欠陥があるワード線に接続されたワードスイッチもオンされる。
【００６０】
すなわち、このように対を成すワード線のいずれか一方にのみ欠陥が生じることが、多数のグローバルワード線について発生することは、現実的には起こりにくい。従って、このような場合には、後工程で、欠陥が生じているワード線に対応するグローバルワード線を冗長グローバルワード線に冗長できる可能性があるので、不良品とはしない。
【００６１】
一方、通常動作時には、ウェハーバーイン信号ＷＢＩＸがＨレベルとなるとともに、ウェハーバーイン信号ＷＢＩＺがＬレベルとなる。すると、ロウデコーダ１により、アドレス信号Ａｄｄに基づいていずれか一本のグローバルワード線あるいは冗長グローバルワード線が選択される。
【００６２】
また、トランジスタＴr1がオンされて、ドライバ選択回路４には電源Ｖppが供給され、そのドライバ選択回路４から各ワードドライバ３ａ，３ｂに供給される電源ｐｘ０，ｐｘ１の一方が電源Ｖppとなり、他方が電源Ｖssとなる。
【００６３】
インバータ回路５ｃの出力信号はＬレベルとなって比較器１０は不活性化されるとともに、ストレス判定制御回路９のトランジスタＴr4がオフされ、トランジスタＴr3がオンされて、ノードＮ１は電源Ｖssレベルとなる。また、ワード線間スイッチ７ａ，７ｂはいずれもオフされる。
【００６４】
このような動作により、アドレス信号Ａｄｄに基づいて、ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０〜ＲＷＬｎのいずれかが選択され、選択されたワード線に接続された記憶セルＭＣの中から、コラムデコーダで選択された記憶セルに対しセル情報の書き込み動作あるいは読み出し動作が行われる。
【００６５】
上記のようなＤＲＡＭでは、次に示す作用効果を得ることができる。
（１）ウェハーバーイン試験時には、すべてのワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬ０〜ＲＷＬ１にストレス電圧Ｖstが正常に印加されているとき、インバータ回路５ｄの出力信号ＯＵＴがＨレベルとなるので、バーイン試験装置においてその事実を検出することができる。
【００６６】
（２）それぞれの共通のグローバルワード線で制御される一対のワード線のいずれか一方に欠陥が生じていても、ワード線間スイッチ７ａ，７ｂにより、両ワード線にストレス電圧Ｖstを印加することができるとともに、インバータ回路５ｄの出力信号ＯＵＴがＨレベルとなるので、バーイン試験装置において全ワード線にストレス電圧Ｖstを印加した事実を検出することができる。
【００６７】
（３）それぞれの共通のグローバルワード線で制御される一対のワード線の両方に４．５Ｖのストレス電圧Ｖstが正常に印加されていないとき、インバータ回路５ｄの出力信号ＯＵＴがＬレベルとなるので、バーイン試験装置においてその事実を検出することができる。
【００６８】
前記比較器１０は、図３に示すラッチ回路１２に置き換えることもできる。ラッチ回路１２は、前記ノードＮ２と、インバータ回路５ｃの出力信号がＮＡＮＤ回路１３ａに入力され、そのＮＡＮＤ回路１３ａの出力信号ＯＵＴは、ＮＡＮＤ回路１３ｂに入力される。
【００６９】
前記ＮＡＮＤ回路１３ｂには、前記プリセット信号ＰＲが入力され、同ＮＡＮＤ回路１３ｂの出力端子が前記ノードＮ２に接続される。前記ＮＡＮＤ回路１３ａのしきい値は４．０Ｖ程度とし、ＮＡＮＤ回路１３ｂのＨレベルの出力信号はストレス電圧Ｖstレベルとする。
【００７０】
このようなラッチ回路１２では、ウェハーバーイン試験時にはプリセット信号ＰＲによりノードＮ２がストレス電圧Ｖstにプリセットされ、インバータ回路５ｃの出力信号はＨレベルとなることから、ＮＡＮＤ回路１３ａの出力信号ＯＵＴはＬレベルとなる。そして、ＮＡＮＤ回路１３ａ，１３ｂの動作によりこの状態がラッチされる。
【００７１】
この状態で、ワードスイッチ６ａ，６ｂがすべてオンされて、ノードＮ２が３．５Ｖとなると、ＮＡＮＤ回路１３ａの出力信号ＯＵＴはＨレベルに反転し、ＮＡＮＤ回路１３ａ，１３ｂの動作によりこの状態がラッチされる。
【００７２】
従って、このラッチ回路１２では、前記比較器１０と同様に、ワードスイッチ６ａ，６ｂがすべてオンされたとき、出力信号ＯＵＴを反転させることができる。
【００７３】
また、上記実施の形態は、図４に示すように、前記インバータ回路５ｄの出力信号ＯＵＴを、バーイン試験時に入力されるテストモード信号ＴＭで活性化されるテストモード回路１４を介して外部端子１５に出力する構成としてもよい。
【００７４】
このような構成により、通常動作時にはテストモード回路１４が不活性化されるため、通常時には任意の信号の入出力端子として使用する外部端子１５を利用して、バーイン試験時にインバータ回路５ｄの出力信号ＯＵＴを出力することができる。
【００７５】
また、図５に示すように、前記インバータ回路５ｄの出力信号ＯＵＴをＲＯＭ１６及びＲＯＭ読み出し回路１７を介して外部端子１５に出力可能としてもよい。
【００７６】
前記ＲＯＭ１６は、前記インバータ回路５ｄの出力信号ＯＵＴを書き込み可能とするものであり、前記ＲＯＭ読み出し回路１７はＲＯＭ１６に書き込まれた内容を読み出して、外部端子１５から出力するものである。
【００７７】
このような構成とすることにより、ウェハーバーイン試験を終了した後の、任意の後工程で、ＲＯＭ１６に書き込まれているインバータ回路５ｄの出力信号ＯＵＴを読み出して、ストレス電圧Ｖstが正常に印加されたか否かを検出することができる。
（第二の実施の形態）
図６は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のストレス電圧判定回路８の構成を変更したものであり、それ以外の構成は第一の実施の形態と同様である。
【００７８】
それぞれの共通のグローバルワード線で制御されるワード線対は、その先端部において２個のＰチャネルＭＯＳトランジスタで構成されるワード線間スイッチ１８ａ，１８ｂを介して接続され、そのワード線間スイッチ１８ａ，１８ｂ間のノードが、ワードスイッチ１９を構成する１個のＮチャネルＭＯＳトランジスタのゲートに接続されている。
【００７９】
前記ワード線間スイッチ１８ａ，１８ｂのゲートには、ウェハーバーイン信号ＷＢＩＸが入力される。
このような構成により、ウェハーバーイン試験時には、Ｌレベルのウェハーバーイン信号ＷＢＩＸに基づいてワード線間スイッチ１８ａ，１８ｂがオンされる。そして、対を成すワード線のいずれかにストレス電圧Ｖstが印加されれば、当該ワード線対にストレス電圧Ｖstが印加され、ワードスイッチ１９がオンされる。
【００８０】
このような動作により、前記第一の実施の形態と同様な作用効果を得ることができるとともに、ワードスイッチ１９を構成する素子数を半減させることができるので、ストレス電圧判定回路８の回路面積を縮小することができる。
（第三の実施の形態）
図７は、第三の実施の形態を示す。この実施の形態は、セルアレイ内に形成されているダミーセル群を利用して、ウェハーバーイン試験時にワード線にストレス電圧が正常に印加されたか否かを検出しようとするものである。このダミーセル群は、フォトリソグラフ特性等のプロセス上、あるいは通常セルを外部ノイズから保護するため等の理由から、セルアレイの周辺部にビット線一対分形成されるものであり、通常動作時にはアクセスされないセル群である。
【００８１】
図７に示すように、セルアレイ上において、通常の書き込み動作及び読み出し動作が行われる通常記憶セル群２０の側方すなわち各ワード線ＷＬ０〜ＷＬｎ及び冗長ワード線ＲＷＬの先端側には、ダミーセル群２１が形成されている。
【００８２】
前記ダミーセル群２１では、各ワード線ＷＬ０〜ＷＬｎにダミーセルＤＭＣがそれぞれ接続されるとともに、各ダミーセルＤＭＣにはビット線ＤＢＬＺ，ＤＢＬＸのいずれかが接続される。
【００８３】
前記ビット線ＤＢＬＺ，ＤＢＬＸ間には、前記通常記憶セル群２０のビット線対と同様に、センスアンプ２２が配設され、ダミーセルＤＭＣからのセル情報の読み出しが可能となっている。
【００８４】
このように構成されたダミーセル群２１を使用して、ウェハーバーイン試験時に、各ワード線ＷＬ０〜ＷＬｎにストレス電圧Ｖstが正常に印加されたか否かを検出するための検出動作を以下に説明する。
【００８５】
ワード線へのストレス電圧Ｖstの供給に先立って、各ダミーセルＤＭＣを構成するセル容量Ｃの対向電極２３には、ダミーセルＤＭＣの保護のために、Ｖst−２Ｖth（ＶthはセルトランジスタＴのしきい値で１Ｖとする）を供給する。すなわち、ストレス電圧Ｖstとして４．５Ｖを印加する場合には、対向電極２３に２．５Ｖを供給しておく。このため、通常記憶セルＭＣを保護する目的で、ダミーセルＤＭＣの対向電極２３と、通常記憶セルＭＣの対向電極２４とを電気的に分離しておくことが望ましい。
【００８６】
次いで、例えばビット線ＢＬＺにＶst−Ｖth＝３．５Ｖを供給し、いずれか１本のワード線にストレス電圧Ｖstを印加する。
すると、当該ワード線の全長にわたってストレス電圧Ｖstが確実に供給されていれば、ダミーセルＤＭＣのセルトランジスタＴがオンされて、ダミーセルＤＭＣのセル容量Ｃは３．５Ｖまで充電されて、「１」のセル情報が書き込まれる。
【００８７】
また、当該ワード線の断線等により、ダミーセルＤＭＣのセルトランジスタＴに４．５Ｖのストレス電圧Ｖstが印加されない場合には、セルトランジスタＴはオンされず、セル容量Ｃへの充電が行われないので、「０」のセル情報がかきこまれたことになる。
【００８８】
次いで、書き込み動作が行われたダミーセルＤＭＣからセル情報を読み出すために、ダミーセル群２１のビット線ＢＬＺ，ＢＬＸをＶst−２Ｖth＝２．５Ｖにリセットし、次いで、先程ストレス電圧Ｖstを印加したワード線に再度ストレス電圧Ｖstを印加する。
【００８９】
すると、ダミーセルＤＭＣからセル情報がビット線ＢＬＺ，ＢＬＸに読み出されて、ビット線ＢＬＺ，ＢＬＸ間に微少電位差が生じ、その微笑電位差がセンスアンプ２２で増幅されて出力される。
【００９０】
そして、読み出されたセル情報が「１」であれば、当該ワード線にストレス電圧Ｖstが正常に印加されたことを検出可能であり、読み出されたセル情報が「０」であれば、当該ワード線にストレス電圧Ｖstが正常に印加されなかったことを検出可能である。
【００９１】
このような動作を冗長ワード線を含むすべてのワード線について繰り返すことにより、すべてのワード線について個別に欠陥の有無を検出することが可能となる。そして、欠陥のないチップあるいは冗長により救済し得る程度の欠陥を備えたチップについて、次工程で全ワード線を一括選択するウェハーバーイン試験を行うことが可能となる。
【００９２】
また、上記実施の形態では、ワード線を１本ずつ選択してダミーセルへのセル情報の書き込み動作及び読み出し動作を行ったが、全ワード線を一括して選択して、全ダミーセルＤＭＣに一括してセル情報を書き込むようにしてもよい。
【００９３】
この場合には、ダミーセル群２１の両ビット線ＢＬＺ，ＢＬＸに３．５Ｖの書き込み電位を供給した状態で、各ワード線を一括して選択してダミーセルＤＭＣへの書き込み動作を行う。
【００９４】
この後、上記と同様に１本ずつのワード線を選択して、ダミーセルＤＭＣのセル情報の読み出し動作を行う。
このような動作により、ワード線の欠陥の有無を検出することができるとともに、ダミーセルＤＭＣへのセル情報の書き込み動作を短時間に行うことができる。尚、センスアンプ２２とダミービットライン対（ＤＢＬＺとＤＢＬＸ）は、デバイスの通常動作時には、非活性となるように制御される。
（メモリデバイスの試験工程及びアセンブリ工程）
上記各実施の形態のウェハーバーイン試験機能を備えたメモリデバイスの試験及びアセンブリ工程を図８に示す。
【００９５】
ウェハー試験工程の開始により、まずウェハー上の各チップに対し、ＤＣチェック（ステップ２１）及び簡易ファンクションチェック（ステップ２２）が行われる。この工程は、前記従来例と同様である。
【００９６】
次いで、ウェハーバーイン試験が行われる（ステップ２３）。この工程では、前記第一及び第二の実施の形態では、前記ワード線にストレス電圧が印加されたか否かが検出され、信頼性の高いバーイン試験が可能となる。
【００９７】
また、前記第三の実施の形態のウェハバーイン試験機能を備えたメモリデバイスでは、まず全ワード線にストレス電圧が正常に印加されるか否かが検出され、その後でウェハバーイン試験が行われるので、信頼性の高いバーイン試験が可能となる。
【００９８】
次いで、従来例と同様に、ＤＣチェック（ステップ２４）、冗長設定（ステップ２５）が行われる。
次いで、全記憶セルに対し書き込み動作及び読み出し動作を行って、全記憶セルが正常に動作するかをチェックするフルファンクションチェックが行われる（ステップ２６）。
【００９９】
次いで、ダイシングが行われ（ステップ２７）、チップで出荷する場合には、この状態で出荷される。
また、パッケージングデバイスとして出荷される場合には、アセンブリ（ステップ２８）、簡易チェック（ステップ２９）が行われた後出荷される。
【０１００】
このように、上記実施の形態に示すウェハーバーイン試験機能を備えたメモリデバイスでは、ウェハーバーイン試験の信頼性を向上させることができるので、従来の工程で行っていたアセンブリ後のオペレーションバーイン試験及びフルファンクションチェックと、チップで出荷する場合の追加のオペレーションバーイン試験及びその後のＤＣチェック、簡易チェックを省略することができる。従って、試験時間の削減及び試験コストの低減を図ることができる。
【０１０１】
上記各実施の形態から把握できる前記請求項以外の技術思想を以下に述べる。
（１）請求項１乃至１０に記載された半導体記憶装置を備えた半導体装置。
（２）請求項９または１０において、書き込み動作を行う記憶セルを構成するセル容量の対向電極には、通常動作時より高い電圧を供給することを特徴とする半導体記憶装置。
【０１０２】
（３）請求項１０において、ダミーセルを構成するセル容量の対向電極と、通常記憶セルを構成するセル容量の対向電極とを電気的に分離したことを特徴とする半導体記憶装置。
【０１０３】
（４）請求項１１，１２において、書き込み動作及び読み出し動作を、冗長ワード線を含むすべてのワード線に対して行うことを特徴とする半導体記憶装置。
（５）請求項２乃至６において、検出回路は冗長されるワード線単位に備えることを特徴とする半導体記憶装置。
【０１０４】
（６）請求項３乃至５において、前記比較器は、前記第二の基準電圧をしきい値としたラッチ回路としたことを特徴とする半導体記憶装置。
（７）請求項６において、前記ワード線間スイッチは、ワード線の先端部に1つ、もしくは基端部と先端部に少なくともそれぞれ１つ以上設けたことを特徴とする半導体記憶装置。
【０１０５】
（８）請求項２乃至６において、前記ワード線間スイッチは、共通のグローバルワード線で制御されるワード線について少なくとも１つ以上設けたことを特徴とする半導体記憶装置。
【０１０６】
（９）請求項１１において、前記記憶セルは、ダミーセル群内のダミーセルとし、前記ビット線はダミーセルに接続されるダミービット線としたことを特徴とする半導体記憶装置のワード線欠陥検出方法。
【０１０７】
（１０）ウェハー試験工程におけるウェハーバーイン試験において、すべてのワード線全長にストレス電圧が正常に供給されたかを検出し、その後工程ではバーイン試験を行うことなく、出荷仕様のパッケージングデバイス及びチップデバイスを製造することを特徴とする半導体記憶装置の製造方法。
【０１０８】
【発明の効果】
以上詳述したように、この発明はウェハーバーイン試験時に、冗長ワード線を含むすべてのワード線にストレス電圧が確実に印加されたか否かを検出可能とすることにより、ウェハーバーイン試験の信頼性を向上させ得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  比較器の別例としてのラッチ回路を示す回路図である。
【図４】  検出信号の出力回路の別例を示す回路図である。
【図５】  検出信号の出力回路の別例を示す回路図である。
【図６】  第二の実施の形態を示す回路図である。
【図７】  第三の実施の形態を示す回路図である。
【図８】  各実施の形態のメモリデバイスの製造工程を示すフローチャート図である。
【図９】  従来のメモリデバイスの製造工程を示すフローチャート図である。
【符号の説明】
３            ワード線駆動回路（ワードドライバ）
Ｖst          ストレス電圧
ＷＬ，ＲＷＬ      ワード線
ＶＣ          電圧検出回路
【図１】
0004727785.tif 000002
【図２】
0004727785.tif 000003
【図３】
0004727785.tif 000004
【図４】
0004727785.tif 000005
【図５】
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【図６】
0004727785.tif 000007
【図７】
0004727785.tif 000008
【図８】
0004727785.tif 000009
【図９】
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