(57)【特許請求の範囲】
【請求項１】
同じ導電型である第１、第２および第３のＭＯＳトランジスタとこれらと逆の導電型である第４のＭＯＳトランジスタとを含み、
上記第２のＭＯＳトランジスタのソースは上記第１のＭＯＳトランジスタのドレインと接続しており、上記第２のＭＯＳトランジスタのドレインは出力端子と接続しており、
上記第３のＭＯＳトランジスタのゲートを第１の差動入力端子とし、ソースを第２の差動入力端子とし、ドレインを差動出力端子とする差動増幅回路が設けてあり、
上記第４のＭＯＳトランジスタのソースは第１の定電流源に接続されるとともに上記差動出力端子と接続され、更にそのドレインが第５のＭＯＳトランジスタのドレイン及びゲートに接続されて構成される負荷回路が設けてあり、
上記負荷回路を介した上記差動出力端子からの出力を反転増幅する、上記第５のＭＯＳトランジスタとゲートが共通接続された第６のＭＯＳトランジスタ及び上記第６のトランジスタのドレインに接続された第２の定電流源とを有して構成される反転増幅回路が設けてあり、
上記第１の差動入力端子に所定の固定バイアス電圧を印加し、上記第２の差動入力端子を上記第２のＭＯＳトランジスタのソースに接続し、上記反転増幅回路の出力端子を上記第２のＭＯＳトランジスタのゲートに接続して、上記第２のＭＯＳトランジスタのソースからゲートに至る負帰還回路が設けてあることを特徴とするカスコード増幅回路。
【請求項２】
上記第１のＭＯＳトランジスタのゲートを入力端子とした請求項１に記載のカスコード増幅回路。
【請求項３】
上記差動増幅回路の第２の差動入力端子と上記第２のMOSトランジスタのソースとの接続点に入力端子を設け、当該入力端子に信号電流を加えることを特徴とする請求項１に記載のカスコード増幅回路。
【請求項４】
請求項１に記載のカスコード増幅回路からなる第1乃至第４の回路を含み、
上記第１および第２の回路における第１乃至第３の各ＭＯＳトランジスタは第１の導電型であるとともに第４のＭＯＳトランジスタは上記第１の導電型とは逆の第２の導電型であり、
上記第３および第４の回路における第１乃至第３の各ＭＯＳトランジスタは上記第２の導電型であるとともに第４のＭＯＳトランジスタは上記第１の導電型であり、
上記第１および第３の回路における上記第２の各ＭＯＳトランジスタの各ドレインを接続して第１の共通出力端子とし、
上記第２および第４の回路における上記第２の各ＭＯＳトランジスタの各ドレインを接続して第２の共通出力端子とし、
上記第１および第２の回路における上記第２の各ＭＯＳトランジスタの各ソースまたは上記第３および第４の回路における上記第２の各ＭＯＳトランジスタの各ソースをそれぞれ第１、第２の入力端子に接続し、
第７および第８の各MOSトランジスタの各ソースを共通に接続してなる差動回路を設けてあり、
上記第７および第８の各ＭＯＳトランジスタの各ドレインをそれぞれ上記第１、第２の入力端子に接続し、
上記第７および第８の各ＭＯＳトランジスタは、上記第１、第２の入力端子を設けた上記第２の各ＭＯＳトランジスタとは逆の導電型であり、
上記第７および第８の各ＭＯＳトランジスタの各ゲートをそれぞれ第１、第２の共通入力端子としてあり、
上記第１、第２の各共通入力端子に入力信号を供給し、上記第１、第２の各共通出力端子から出力信号を発生することを特徴とするフォールデッド・カスコード増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はカスコード増幅回路及びフォールデッド・カスコード増幅回路に関するものである。
【０００２】
【従来の技術】
現在、ＭＯＳトランジスタ構成のカスコード増幅回路は比較的ゲート容量の影響による信号遅延が少ないことから、各種集積回路装置の動作周波数の増大に伴って広く利用されている。
【０００３】
カスコード増幅回路の基本構成は、図５に示すように同一導電型、例えばＮチャネル型のＭＯＳトランジスタｍ１、ｍ２をカスコード接続し、ソースを電源端子ＶＳＳ（０Ｖ）に接続した側のＭＯＳトランジスタｍ１のゲートに入力信号を印加し、ドレインに電流源を接続し、ゲートにバイアス電圧を印加したＭＯＳトランジスタｍ２のドレインに出力端子を設けたものである。このようなカスコード増幅回路における増幅利得の増大は、カスコード増幅回路の出力トランジスタのソースからゲートに対して負帰還をかけることによってなされる。これについて以下に述べる。
【０００４】
図５において、ＭＯＳトランジスタｍ２のゲート端子には固定バイアス電圧Vbiasが与えられている。いま、ＭＯＳトランジスタｍ１、ｍ２の伝達コンダクタンスをそれぞれ ｇｍ1、ｇｍ2、出力抵抗値をそれぞれ ｒo1、ｒo2、また、このカスコード増幅回路の出力抵抗値をｒoとおくと、このカスコード増幅回路の増幅利得は、ｇｍ1・ｒoと表される。ここで、ｒoをｒo1、ｒo2を用いて表すと、
【式１】
0004785243.tif 000002
となる。したがって、このカスコード増幅回路の増幅利得は
【式２】
0004785243.tif 000003
と表すことができる。いま、ＭＯＳトランジスタｍ２のゲート端子に固定バイアス電圧Vbiasを与える代わりに、ＭＯＳトランジスタｍ２のソースからそのゲートに対して利得Ａの負帰還をかけると、出力抵抗値ｒoは、
【式３】
0004785243.tif 000004
に変化する。したがって、このカスコード増幅回路の増幅利得は、
【式４】
0004785243.tif 000005
となり、負帰還をかけることによって、増幅利得が約Ａ倍に増大することが分かる。これは次のように言い換えることができる。すなわち、このカスコード増幅回路の出力値の変化に伴うＭＯＳトランジスタｍ２の出力抵抗値の変化は、ＭＯＳトランジスタｍ２のソース電圧の変化をもたらすが、ＭＯＳトランジスタｍ２のソースからそのゲートへの負帰還は、ＭＯＳトランジスタｍ２の出力抵抗値の、出力値に依存した変化を抑制するように働く。その結果、このカスコード増幅回路の出力抵抗は高抵抗として見え、増幅利得が増大する。
【０００５】
ところで、図５の回路の出力動作範囲は、ＭＯＳトランジスタｍ１が飽和領域内にある条件によって決まる。すなわち、ＭＯＳトランジスタｍ１のドレイン・ノードｘの電圧をＶｘ、ＭＯＳトランジスタｍ１のゲート・ソース間電圧をＶｇｓ1、しきい値電圧をＶｔｈ1すると、Ｖｘ＞Ｖｇｓ1−Ｖｔｈ1で規定される。
【０００６】
以上の負帰還を実際のカスコード増幅回路では、図６、７に示すように実現している。
【０００７】
図６は、最も簡素な構成によって増幅利得の増大を行ったカスコード増幅回路である。この構成においては、ＭＯＳトランジスタｍ１、ｍ２と能動負荷ｉ1とからなるカスコード増幅回路に、ＭＯＳトランジスタｍ３と能動負荷ｉ2とからなる増幅回路による負帰還がかけられている。いま、例えば出力電圧の変化によってＭＯＳトランジスタｍ２の抵抗値が下がったとすると、ノードｘの電圧は上昇を開始するが、負帰還の作用によってＭＯＳトランジスタｍ２のゲート電圧が下がるために、ＭＯＳトランジスタｍ２の抵抗値の低下が抑制される。このように、ＭＯＳトランジスタｍ３と能動負荷ｉ2とからなる増幅回路による負帰還は、ＭＯＳトランジスタｍ２の抵抗値の変化を抑制する働きがあり、増幅利得の増大効果がある。しかしながら、図６の回路において、ＭＯＳトランジスタｍ１のドレインｘの電圧Ｖｘは、ＭＯＳトランジスタｍ３の動作を保証するために少なくともＶｘ＞Ｖｔｈ3（Ｖｔｈ3はＭＯＳトランジスタｍ３のしきい値電圧）という電圧関係を満たさねばならず、図５の回路の場合と比較して、出力動作範囲が狭くなるという問題点があった。また、ＭＯＳトランジスタｍ３のゲート・ドレイン間容量に対するミラー効果によって、ノードｘにおける極の周波数が低くなり、カスコード増幅回路の応答が遅くなるという問題点を有していた。さらにまた、図６の構成では、ＭＯＳトランジスタｍ２のソース端子電圧ＶｘはＭＯＳトランジスタｍ３と能動負荷ｉ2により決定されるが、ＭＯＳトランジスタｍ３のデバイスばらつき、あるいは能動負荷ｉ2の値の変化により、Ｖｘの値がばらつくという問題点をも有していた。
【０００８】
図７は、図６の回路の問題点を回避しつつ増幅利得の増大を行えるように、改良されたカスコード増幅回路である。この構成においては、ＭＯＳトランジスタｍ１、ｍ２と能動負荷ｉ1とからなるカスコード増幅回路に、ＭＯＳトランジスタｍ１、ｍ２とは逆の導電型のＭＯＳトランジスタｍ３を用いて構成されるフォールデッド・カスコード増幅回路によって、ｍ２に負帰還をかけている。ＭＯＳトランジスタｍ３がＭＯＳトランジスタｍ１とは逆の導電型のＭＯＳトランジスタであることにより、ＭＯＳトランジスタｍ１のドレイン電圧の低下がＭＯＳトランジスタｍ３の動作を阻害することはなく、負帰還回路によってカスコード増幅回路の出力電圧範囲が狭くなることがないという利点がある。また、ＭＯＳトランジスタｍ３のドレイン・ノードがＭＯＳトランジスタｍ１２のソースにカスコード接続されているために、ＭＯＳトランジスタｍ３のゲート・ドレイン間容量に対するミラー効果が抑制されるという利点がある。また、図７の負帰還部は、ＭＯＳトランジスタｍ３とＭＯＳトランジスタｍ１１とで構成される差動入力部を持つので、ＭＯＳトランジスタｍ１１のゲート端子に固定バイアス電圧を与えることで、ＭＯＳトランジスタｍ２のソース端子電圧を調整できるという利点を有している。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７の構成は、多くのトランジスタ素子数を必要とし、回路規模が大きくなり過ぎるというだけでなく、トランジスタの多段直列接続で構成されているために、低電源電圧動作が困難になるという問題点を有している。
【００１０】
【課題を解決するための手段】
本発明のカスコード増幅回路は、同じ導電型である第１、第２および第３のＭＯＳトランジスタとこれらと逆の導電型である第４のＭＯＳトランジスタとを含み、上記第２のＭＯＳトランジスタのソースは上記第１のＭＯＳトランジスタのドレインと接続しており、上記第２のＭＯＳトランジスタのドレインは出力端子と接続しており、上記第３のＭＯＳトランジスタのゲートを第１の差動入力端子とし、ソースを第２の差動入力端子とし、ドレインを差動出力端子とする差動増幅回路が設けてあり、上記第４のＭＯＳトランジスタのソースを上記差動出力端子と接続してなる負荷回路が設けてあり、上記負荷回路を介した差動出力端子からの出力を反転増幅する反転増幅回路が設けてあり、上記第１の差動入力端子に所定の固定バイアス電圧を印加し、上記第２の差動入力端子を上記第２のＭＯＳトランジスタのソースに接続し、上記反転増幅回路の出力端子を上記第２のＭＯＳトランジスタのゲートに接続して、上記第２のＭＯＳトランジスタのソースからゲートに至る負帰還回路が設けてあることを特徴とする。
【００１１】
本発明のカスコード増幅回路は、上記第１のＭＯＳトランジスタのゲートを入力端子とすることが好ましく、上記差動増幅回路の第２の差動入力端子と上記第２のMOSトランジスタのソースとの接続点に入力端子を設け、当該入力端子に信号電流を加えることも好ましい。
【００１２】
また、本発明のフォールデッド・カスコード増幅回路は、上記カスコード増幅回路からなる第1乃至第４の回路を含み、上記第１および第２の回路における第１乃至第３の各ＭＯＳトランジスタは第１の導電型であるとともに第４のＭＯＳトランジスタは上記第１の導電型とは逆の第２の導電型であり、上記第３および第４の回路における第１乃至第３の各ＭＯＳトランジスタは上記第２の導電型であるとともに第４のＭＯＳトランジスタは上記第１の導電型であり、上記第１および第３の回路における上記第２の各ＭＯＳトランジスタの各ドレインを接続して第１の共通出力端子とし、上記第２および第４の回路における上記第２の各ＭＯＳトランジスタの各ドレインを接続して第２の共通出力端子とし、上記第１および第２の回路における上記第２の各ＭＯＳトランジスタの各ソースまたは上記第３および第４の回路における上記第２の各ＭＯＳトランジスタの各ソースをそれぞれ第１、第２の入力端子に接続し、第５および第６の各MOSトランジスタの各ソースを共通に接続してなる差動回路を設けてあり、上記第５および第６の各ＭＯＳトランジスタの各ドレインをそれぞれ上記第１、第２の入力端子に接続し、上記第５および第６の各ＭＯＳトランジスタは、上記第１、第２の入力端子を設けた上記第２の各ＭＯＳトランジスタとは逆の導電型であり、上記第５および第６の各ＭＯＳトランジスタの各ゲートをそれぞれ第１、第２の共通入力端子としてあり、上記第１、第２の各共通入力端子に入力信号を供給し、上記第１、第２の各共通出力端子から出力信号を発生することを特徴としている。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。図１は本発明の第１の実施例のカスコード増幅回路を示す回路図である。２つの同じ導電型、ここではＮチャネル型のＭＯＳトランジスタＭ１、Ｍ２と能動負荷Ｉ1とからカスコード増幅回路の出力部が構成される。ＭＯＳトランジスタＭ１のゲートには入力端子ＩＮが、ＭＯＳトランジスタＭ２のドレインには出力端子ＯＵＴが設けられている。ＭＯＳトランジスタＭ２のソースにこれと同じＮチャネル型のＭＯＳトランジスタＭ３のソースが接続される。ＭＯＳトランジスタＭ３のドレインには、定電流源である能動負荷Ｉ2と、ＭＯＳトランジスタＭ３と逆の導電型、ここではＰチャネル型のＭＯＳトランジスタＭ４のソースが接続される。ＭＯＳトランジスタＭ４のドレインにはＭＯＳトランジスタＭ３と同じ導電型のＭＯＳトランジスタＭ５のドレイン、ゲートおよびＭＯＳトランジスタＭ５と同じ導電型のＭＯＳトランジスタＭ６のゲートが接続され、ＭＯＳトランジスタＭ６のドレインは能動負荷Ｉ3に接続されるとともに、ＭＯＳトランジスタＭ２のゲートに接続されている。ＭＯＳトランジスタＭ３およびＭＯＳトランジスタＭ４のゲートには所定の固定バイアス電圧が印加され、ＭＯＳトランジスタＭ５、Ｍ６のソースは電源端子ＶＳＳ（０Ｖ）に接続されている。
【００１４】
ＭＯＳトランジスタＭ１、Ｍ２はそれぞれ第１及び第２のＭＯＳトランジスタである。ＭＯＳトランジスタＭ３は第３のＭＯＳトランジスタであり、そのゲートが第１の差動入力端子、ソースが第２の差動入力端子であり、差動増幅回路を構成する。ＭＯＳトランジスタＭ４は第４のＭＯＳトランジスタであり、ＭＯＳトランジスタＭ５とともに負荷回路を構成する。ＭＯＳトランジスタＭ５はＭ６とともにカレントミラーを構成している。ＭＯＳトランジスタＭ６と能動負荷Ｉ3とは反転増幅回路を構成している。
【００１５】
次に本例の動作について説明する。
ＭＯＳトランジスタＭ２のソースであるノードｘの電圧変動として差動増幅回路の第２の入力端子（すなわち、ＭＯＳトランジスタＭ３のソース）に伝わる。上記差動増幅回路の第１の入力端子への小信号交流入力電圧をν1、上記差動増幅回路の第２の入力端子への小信号交流入力電圧をν2、ＭＯＳトランジスタＭ３の伝達コンダクタンスをｇｍM3、ＭＯＳトランジスタＭ３のドレイン・ソース間小信号交流電流をｉds、ソース・ドレイン間小信号交流電流をｉsdとすると、ＭＯＳトランジスタＭ３の小信号出力電流ｉds（Ｍ３）は、
【式５】
0004785243.tif 000006
と表され、ＭＯＳトランジスタＭ３で差動増幅が行われる。
【００１６】
ＭＯＳトランジスタＭ２の出力抵抗値の変動は、ＭＯＳトランジスタＭ２のソースであるノードｘの電圧変動として差動増幅回路の第２の入力端子（ＭＯＳトランジスタＭ３のソース）に伝わる。上記第１の差動増幅回路の第１の入力端子には固定バイアス電圧が与えられており、ν1＝０であるから、上記第１のＭＯＳトランジスタ（Ｍ３）の小信号出力電流をｉds（Ｍ３）とすると、
【式６】
0004785243.tif 000007
と表される。Ｍ３はＭ４とともに定電流源である能動負荷Ｉ2に接続されているから、ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４を流れる電流の和は一定である。すなわち電流変化の和は０である。ＭＯＳトランジスタＭ４がＭＯＳトランジスタＭ３に対して逆の導電型のＭＯＳトランジスタであるので、
【式７】
0004785243.tif 000008
が成り立つ。したがって、能動負荷Ｉ2からＭＯＳトランジスタＭ３に流れる電流がｉds（Ｍ３）だけ変化すると、定電流源である能動負荷Ｉ2に接続されているＭＯＳトランジスタＭ４に流れる電流は、ｉsd（Ｍ４）＝−ｉds（Ｍ３）だけ変化する。この電流変化はＭＯＳトランジスタＭ５に伝えられる。ＭＯＳトランジスタＭ４に対してＭＯＳトランジスタＭ５は逆の導電型のトランジスタなので、
【式８】
0004785243.tif 000009
という関係が成り立つ。ＭＯＳトランジスタＭ５を流れる電流は、ＭＯＳトランジスタＭ５、Ｍ６で構成するカレントミラーによって、Ｍ３に対して同極性のＭＯＳトランジスタＭ６のドレイン電流変化となるので、ＭＯＳトランジスタＭ６のドレインを能動負荷Ｉ3に接続することで、反転増幅出力νoが得られる。ＭＯＳトランジスタＭ６のドレインからＭＯＳトランジスタＭ６と能動負荷Ｉ2をみたときの抵抗値をＲo、ＭＯＳトランジスタＭ５、Ｍ６で構成するカレントミラーの電流比をαとおくと、ＭＯＳトランジスタＭ６のドレインの小信号交流出力電圧νoは、
【式９】
0004785243.tif 000010
と表される。νoはＭＯＳトランジスタＭ２のゲートに印加される。小信号交流電圧ν2はＭＯＳトランジスタＭ２のソース電圧変動であったから、ＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６および能動負荷Ｉ2、Ｉ3は、ＭＯＳトランジスタＭ２に対して負帰還回路になっていることが分かる。
【００１７】
ＭＯＳトランジスタＭ１、Ｍ２よりなるカスコード増幅回路の出力部の出力動作範囲を狭めないことを示す。ＭＯＳトランジスタＭ３のゲート電圧が固定されているとすると、ＭＯＳトランジスタＭ１のドレインでありＭＯＳトランジスタＭ３のソースであるノードｘの電圧の低下は、ＭＯＳトランジスタＭ３のゲート・ソース間電圧の増加を意味する。したがって、ＭＯＳトランジスタＭ１、Ｍ２よりなる出力部の出力振幅が大きくなってノードｘの電圧の低下が起こっても、このことがＭＯＳトランジスタＭ３の動作に障害を与えることはなく、出力部の出力動作範囲は低電圧にまで及ぶ。
【００１８】
また本例においては、ＭＯＳトランジスタＭ３のドレイン端子がＭＯＳトランジスタＭ４のソース端子に接続されるカスコード型の接続になっているので、ＭＯＳトランジスタＭ３のドレイン端子の電圧変動振幅は小さく、このため、回路全体の応答を遅くする原因であるＭＯＳトランジスタＭ３のゲート・ドレイン間容量に対するミラー効果が抑制される。これにより、ミラー効果による応答速度の低下が抑えられ、高速動作のカスコード増幅回路が実現可能となる。
【００１９】
以上のように本例では、カスコード増幅回路において増幅利得の増大が、出力動作範囲を狭めたり回路の応答を遅くしたりすることなく、かつ、わずかな素子数にて実現できる。本例は、多段直列接続のトランジスタ数が図７の従来例における多段直列接続のトランジスタ数に比べて少なく、低電源電圧動作に対して有利である。また、本例の差動増幅回路としてのＭＯＳトランジスタＭ３において、ゲートとソースが二つの差動入力端子として機能しているので、一方の差動入力端子であるＭＯＳトランジスタＭ３のゲートに印加する固定バイアス電圧によって、ＭＯＳトランジスタＭ２のソース端子電圧値を調整することができる、という利点をも有している。
【００２０】
また、本例では図２に示すように追加素子を設けることにより増幅利得を上げることが可能である。同図において図１に示した符号と同じ符号はこれらの図と同じ構成要素を示す。図２の構成においては、図１における負帰還回路の増幅利得を上げるために、ＭＯＳトランジスタＭ６のドレインにＭＯＳトランジスタＭ６と同じ導電型、ここではＮチャンネル型のＭＯＳトランジスタＭ７が直列接続される。ＭＯＳトランジスタＭ６と逆導電型、ここではＰチャネル型のＭＯＳトランジスタＭ８が、ＭＯＳトランジスタＭ７と能動負荷Ｉ3との間に挿入され、ＭＯＳトランジスタＭ７とＭＯＳトランジスタＭ８の共通のドレイン端子がＭＯＳトランジスタＭ２のゲートに接続されている。また、位相補償の一例として、容量Ccが、ＭＯＳトランジスタＭ３のドレインとＭＯＳトランジスタＭ２のゲートとの間に接続されている。ＭＯＳトランジスタＭ７、Ｍ８のゲートには所定の固定バイアス電圧が印加されている。このような素子の追加を行ってもなお、少ない素子数で、カスコード増幅回路に対する負帰還を用いた増幅利得の増大を、出力動作範囲を狭めたり回路の応答を遅くしたりすることなく、実現することができる。
【００２１】
なお、本例では第１、第２および第３のＭＯＳトランジスタとしてＮチャネル型のＭＯＳトランジスタを用い、第４のＭＯＳトランジスタとしてＰチャネル型のＭＯＳトランジスタを用いたが、これらとは逆の導電型、それぞれＰチャネル型、Ｎチャネル型のＭＯＳトランジスタを用いても良く、その場合負荷回路、反転増幅回路等を構成するＭＯＳトランジスタも逆の導電型のものとする。後述の第２の実施例においても同様である。
【００２２】
次に本発明の第２の実施例について説明する。
上述の第１の実施例では、ＭＯＳトランジスタＭ１のゲートを入力端子としてこれに信号電圧を印加したが、本発明はこれに限るものではなく、図３に示すようにＭＯＳトランジスタＭＯ１のドレインとＭＯＳトランジスタＭ２のソースとＭＯＳトランジスタＭ２のソースとの接続点に信号電流入力端子ＩＩＮを追加し、信号電流によって駆動するカスコード増幅回路としても良い。なお、同図においてその他の構成は、負荷回路３１、反転増幅回路３２等とブロックで示してある。
【００２３】
図３に示す増幅回路は、図４に示すようにフォールデッド・カスコード増幅回路に対して適用できる。同図において上述の各図に示した符号と同じ符号はこれらの図と同じ構成要素を示す。カスコード増幅回路４１は、図３に示したカスコード増幅回路と同様のものであり、電流源Ｉｎは第１のＭＯＳトランジスタとしてのＭＯＳトランジスタＭ１を含みこれのゲートに適当なバイアス電圧を印加してある。カスコード増幅回路４２はカスコード増幅回路４１を構成する各ＭＯＳトランジスタをそれと逆導電型のＭＯＳトランジスタに置き換えたものであり、導電性が異なるが同様の作用、効果を奏するものである。カスコード増幅回路４２では信号電流入力端子ＩＩＮは廃してあり、第１のＭＯＳトランジスタは電流源Ｉｐに含まれる。カスコード増幅回路４１、４２はお互いの出力端子を接続して共通の出力端子ＯＵＴ１としてある。カスコード増幅回路４１、４２と同様のカスコード増幅回路４３、５４が鏡像的に設けられている。ＭＯＳトランジスタＭ９、Ｍ１０のソースは共通の電流源Ｉｐ’に接続され、それぞれのゲートに入力端子Ｉ１、Ｉ２が設けられ差動入力部を構成する。カスコード増幅回路４１、４３の信号電流入力端子ＩＩＮ１、ＩＩＮ２はそれぞれＭＯＳトランジスタＭ９、１２のそれぞれのドレインに接続される。コモンモード・フィードバック回路はカスコード増幅回路４１、４３の出力端子ＯＵＴ１、ＯＵＴ２からの出力を受けて電流源Ｉｎ、Ｉｐの電流値を制御して出力にフィードバック制御をかける。このようにフォールデッド・カスコード増幅回路を構成することにより、上述した動作により、フォールデッド・カスコード増幅回路における増幅利得の増大を、出力動作範囲を狭めたり回路の応答を遅くすることなく、かつ、従来例に比べて大幅に少ない素子数で、実現することができる。
【００２４】
【発明の効果】
本発明によれば、ゲートとソースとを二つの差動入力端子とし、差動増幅回路として機能させた第３のＭＯＳトランジスタのソース、ドレイン、第３のＭＯＳトランジスタのドレインにソースを接続した上記第３のＭＯＳトランジスタとは逆の導電型の第４のＭＯＳトランジスタのソース、ドレイン及び反転増幅回路を介して第２のＭＯＳトランジスタのソースからゲートに負帰還をかけるため、第２のＭＯＳトランジスタのソース電圧に拘わらず、広い出力動作範囲が得られるとともに、第３、第４のＭＯＳトランジスタがカスコード型の接続をとることにより、第３のＭＯＳトランジスタのゲート・ドレイン間容量に対するミラー効果が抑制され、回路応答性の低下を抑えることができる。
【００２５】
また、少ない素子数でありながら、広い出力動作範囲を有し、回路応答性のよい、増幅利得の大きなカスコード増幅回路が実現可能となる。素子数の減少によって消費電力が抑えることができるとともに大きな増幅利得が得られ、低電源電圧動作が可能となる。
【００２６】
上記差動増幅回路として機能する第３のＭＯＳトランジスタの一方の差動入力端子であるゲートに印加する所定のバイアス電圧によって、第２のＭＯＳトランジスタＭのソース電圧値が調整されるため、出力動作範囲の調整が可能となる。さらには、後段の回路に最適な出力を発生させることができ、本発明のカスコード増幅回路を用いた回路全体の動作安定性が向上する。
【００２７】
本発明のカスコード増幅回路からは、少ない素子数でありながら、広い出力動作範囲を有し、回路応答性の良い、増幅利得の大きなフォールデッド・カスコード増幅回路が実現可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のカスコード増幅回路の構成を示す回路図。
【図２】本発明の第１の実施例のカスコード増幅回路の発展形を示す回路図。
【図３】本発明の第２の実施例のカスコード増幅回路の構成を示す回路図。
【図４】本発明の第２の実施例のカスコード増幅回路を適用したフォールデッド・カスコード増幅回路の構成を示す回路図。
【図５】カスコード増幅回路の基本的な構成形を示す回路図。
【図６】従来のカスコード増幅回路の構成形を示す回路図。
【図７】従来のカスコード増幅回路の構成形を示す回路図。
【符号の説明】
Ｍ１  第１のＭＯＳトランジスタ
Ｍ２  第２のＭＯＳトランジスタ
Ｍ３  第３のＭＯＳトランジスタ（差動増幅回路、負帰還回路）
Ｍ４  第４のＭＯＳトランジスタ（負荷回路、負帰還回路）
Ｍ５  ＭＯＳトランジスタ（反転増幅回路、負帰還回路）
Ｉ2  能動負荷（反転増幅回路、負帰還回路）
Ｉ3  能動負荷（反転増幅回路、負帰還回路）
４１  第１の回路
４３  第２の回路
４２  第３の回路
４４  第４の回路
ＯＵＴ１  第１の共通出力端子
ＯＵＴ２  第２の共通出力端子
ＩＩＮ１  第１の入力端子
ＩＩＮ２  第２の入力端子
Ｍ９  第５のＭＯＳトランジスタ（差動回路）
Ｍ１０  第６のＭＯＳトランジスタ（差動回路）
Ｉ１    第１の共通入力端子
Ｉ２    第２の共通入力端子
【図１】
0004785243.tif 000011
【図２】
0004785243.tif 000012
【図３】
0004785243.tif 000013
【図４】
0004785243.tif 000014
【図５】
0004785243.tif 000015
【図６】
0004785243.tif 000016
【図７】
0004785243.tif 000017