(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
複数のメモリセルからなるセルアレイブロックを複数個有するメモリセルアレイと、
印加される命令に応じて前記メモリセルアレイを、それぞれ一つ以上のセルアレイブロックからなり、それぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンに動作的に分割するためのメモリプレーン設定部と、を備え
前記分割されたメモリプレーンのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が同一なクロック信号の第１、第２状態に同期して行われる
ことを特徴とする半導体メモリ装置。
【請求項２】
前記メモリプレーン設定部は、
プレーン定義命令に応じて前記メモリプレーンの分割情報を示す設定データを生成し、それぞれのメモリプレーンに対するデータアクセス動作が同時に独立的に行われるようにするためのバススイッチング制御信号を生成するプレーン定義ロジック部と、
前記プレーン定義ロジック部に連結され、前記設定データを受信して前記各メモリプレーンに属するセルアレイブロックが設定されたデータアクセス動作に従って選択的に駆動されるようにするためのブロック選択パス形成部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏは、メモリプレーン別に区分されていることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が互いに同一のクロック信号の異なるエッジに同期して行われることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
複数のメモリセルからなったセルアレイブロックを複数個有するメモリセルアレイと、
プレーン定義命令に応じて前記メモリセルアレイをそれぞれ一つ以上のセルアレイブロックからなった複数のメモリプレーンに動作的に分割されるようにするための情報を示す設定データを生成し、それぞれのメモリプレーンに対するデータアクセス動作が同時に独立的に行われるようにするためのバススイッチング制御信号を生成するプレーン定義ロジック部と、
前記プレーン定義ロジック部に連結され、前記設定データを受信して前記各メモリプレーンに属するセルアレイブロックが設定されたデータアクセス動作に従って選択的に駆動されるようにするためのブロック選択パス形成部と、
前記メモリプレーン別に分離されたロー／コラムデコーディングパス形成部と、
前記メモリプレーンに対する独立的データアクセス動作モードでリード及びライトパスを提供するためのリード／ライトパス形成部と、を備え
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が同一なクロック信号の第１、第２状態に同期して行われる
ことを特徴とする半導体メモリ装置。
【請求項６】
前記リード／ライトパス形成部は、前記メモリプレーン別に分離されていることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が互いに同一のクロック信号の異なるエッジに同期して行われることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記ブロック選択パス形成部は、
前記プレーン定義ロジック部から印加される出力データに応じてセルアレイブロックの選択を仲裁するためのスイッチング信号及び制御信号を生成する仲裁器と、
前記仲裁器の出力信号に応じてセルアレイブロックの選択のための選択信号を生成する第１、第２ブロックセレクタと、
前記第１、第２ブロックセレクタとは選択スイッチを通じて連結され、バースト動作モードでバースト動作をカウンティングするための第１、第２ブロックバーストカウンタと、を備える
ことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
複数のメモリセルからなるセルアレイブロックを複数個有するメモリセルアレイを備えた半導体メモリ装置の駆動方法において、
前記メモリセルアレイをそれぞれ一つ以上のセルアレイブロックからなり、それぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンにプログラマブルに分割しておき、前記分割されたメモリプレーンに対するデータアクセシング動作が多重かつ同時に行われるとともに、
前記分割されたメモリプレーンのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が同一なクロック信号の第１、第２状態に同期して行われる
ことを特徴とする方法。
【請求項１０】
前記分割されたメモリプレーンのうち一つのメモリプレーンに対し第１アクセシング動作が行われるとき、前記第２メモリプレーンに対しては前記第１アクセシング動作と独立的な第２アクセシング動作が行われるようにすることを特徴とする請求項９に記載の方法。
【請求項１１】
前記第１アクセシング動作がリード動作である場合に前記第２アクセシング動作がライト動作であることを特徴とする請求項９に記載の方法。
【請求項１２】
前記第１アクセシング動作がバースト動作である場合に前記第２アクセシング動作がランダムアクセス動作であることを特徴とする請求項９に記載の方法。
【請求項１３】
前記第１アクセシング動作がバースト動作である場合に前記第２アクセシング動作も同一なバースト動作であることを特徴とする請求項９に記載の方法。
【請求項１４】
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏはメモリプレーン別に区分されていることを特徴とする請求項９に記載の方法。
【請求項１５】
前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのＩ／Ｏが共通であり、各メモリプレーン別にデータの入出力が互いに同一のクロック信号の異なるエッジに同期して行われることを特徴とする請求項９に記載の方法。
【請求項１６】
前記メモリプレーンの分割は、印加されるプレーンの定義命令に応じてプレーン分割情報を示す設定データを生成し、それぞれのメモリプレーンに対するデータアクセス動作が同時に独立的に行われるようにするためのバススイッチング制御信号を生成するプレーン定義ロジック部により行われることを特徴とする請求項９に記載の方法。
【請求項１７】
前記メモリプレーンに属するセルアレイブロックの選択は、前記プレーン定義ロジック部の出力及び動作モードに関連する外部信号をバッファーリング出力するコントロールバッファーの出力を受信してブロックデコーディグすることにより行われることを特徴とする請求項１６に記載の方法。
【請求項１８】
前記メモリプレーンの構成に最小単位となるセルアレイブロックの区分は、独立的なデコーダー回路を備えて具現されることを特徴とする請求項９に記載の方法。
【請求項１９】
前記ブロックデコーディングは、それぞれのメモリプレーンに該当する個数だけ準備されたブロックセレクタによりなされ、ブロック選択回路に具備されたスイッチ素子を選択的に制御してブロック選択を行い、新しいプレーン分割環境が設定された場合にブロック選択の再設定が可能なことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記各メモリプレーンでバーストモード動作がなされるようにするためにバースト順序の決定がバーストカウンタにより行われるようにし、新しいプレーン分割環境が設定された場合に再設定が可能なことを特徴とする請求項１７に記載の方法。
【請求項２１】
前記メモリセルアレイが２個のメモリプレーンに分割され、各メモリプレーンに属するセルアレイブロックは互いに別個のＩ／Ｏを通じて連結された場合、一つのメモリプレーンでバーストモード進入開始サイクルが進行されるときに他の一つのメモリプレーンに連結されたＩ／Ｏはハイインピーダンス状態であるか、或いはその直前のサイクルの状態を維持し、
前記一つのメモリプレーンでバースト継続動作が進行されるサイクルにおいては前記他の一つのメモリプレーンではランダムアクセス動作が行われてデータがＩ／Ｏに出力されることを特徴とする請求項１７に記載の方法。
【請求項２２】
前記メモリセルアレイが２個のメモリプレーンに分割され、各メモリプレーンは互いに同一な共有Ｉ／Ｏを通じて連結された場合、一つのメモリプレーンでバーストモード進入開始サイクルが進行されるときに他の一つのメモリプレーンに連結されたＩ／Ｏはハイインピーダンス状態であるか、或いはその直前のサイクルの状態を維持し、
前記一つのメモリプレーンでバースト継続動作が進行されるサイクルにおいては前記他の一つのメモリプレーンではランダムアクセス動作が行われてデータが同一サイクル内の異なるタイミングでＩ／Ｏを有して出力されることを特徴とする請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、特に、RAMなどのような高速半導体メモリ装置に関する。
【背景技術】
【０００２】
本分野でよく知られたように、RAMなどのような半導体メモリ装置は多様な電子的応用システムに搭載されてデータを蓄積する機能をする。例えば、SRAMはCPU、DSP（Digital Signal Processor）などのようにマスタとし機能するホストシステムとスレーブとして機能する各種周辺機器との間で送受信されるデータを一時的に記憶するか、或いは、電子的システムの処理速度を向上させるためにホストシステムで必要とされるデータを一時的に記憶する役割をする。したがって、SRAMは、バッファメモリ及びキャッシュメモリとして頻繁に用いられる。一方、DRAMは、ホストシステムの命令に従って各種オペレーティングシステムプログラムを一次に記憶するか、或いは、ホストシステムとSRAMとの間に、またはハードディスクなどのようなデータストレージ素子とSRAMとの間で送受信されるデータを一時的に記憶する機能を有する。したがって、DRAMはメインメモリとして頻繁に用いられる。
【０００３】
電子的システム使用者の多様な要求に応じてホストシステム内には複数のプロセッサモジュールが搭載されるため、RAM製品はホストシステムが行う多様なデータ処理方式と要求性能に常に最適化される必要性がある。しかし、残念ながら、携帯用電話機、ノートブックコンピューター、またはPDAなどのような携帯用電子応用システムにおいては、個々のプロセッサモジュールにそれぞれ対応する専用RAM製品を搭載することが事実上は難しい。よって、通常の携帯用電子応用システムでは単一RAM製品或いは許容可能な範囲内で少数のRAM製品が採用されるが、その採用されたRAM製品はホストシステム内のプロセッサモジュールに最適化されていない。
【０００４】
最近では、携帯用電子応用システムにおいてもマルチメディア環境が急速に発展されつつあるため、伝送されるデータの種類も多様であり、処理されるべきデータ容量も急激に増加されている。例えば、マルチメディア情報を処理しながら大量のデータを送受信する場合、ホストシステムはCPU及びDSPが一緒に構成された所謂デュアルコアアーキテクチャーを有する。ここで、CPUは一般データの高速処理のためのプロセッサモジュールであり、DSPは動画データなどのようなマルチメディア情報を専担処理するためのプロセッサモジュールである。デュアルコアアーキテクチャーにおいて、CPUのデータ処理を支援することに適合したRAMはバースト動作モードを有するメモリであり、DSPのマルチメディアデータプロセッシングを支援することに適合したRAMはランダムアクセス動作モードを有するメモリである。なぜならば、CPUは一般データの高速処理のためのプロセッサモジュールであるため、規定された大型情報単位（packet、page、....）のデータを速く処理できるように設定された情報単位内では外部アドレス入力なしでも連続的にデータを入出力することができるバースト動作モードを選好する。反面、DSPは動画データなどのように相対的に複雑な演算過程を経るべきマルチメディア情報を専担処理するプロセッサモジュールであるため、データ選択の自由度が相対的に劣るバースト動作モードよりはランダムアクセス動作モードを選好する。
【０００５】
このように、ホストシステムがデュアルコアアーキテクチャーを有するとしても、データを記憶するRAMが一つだけ搭載されている場合には、CPUとDSPで求められるデータ処理動作がRAMで順次行われるため、同時にデータを並列に処理する多重動作が不可能になる。従って、電子的システムの全体性能が低下されるため、システム設計者の意図通り電子的システムの性能を改善させることが事実上難しくなる。仮に、それぞれのプロセッサモジュールにそれぞれ適合したRAM製品を複数個だけ搭載するとすれば、システムの性能は向上されるが、メモリ製品の搭載個数の増加に伴うシステム価額の上昇、RAMチップの個数増加に伴う電力消耗増加、及びシステムの小型化の難しさなどのような問題点が顕在化する。特に、携帯用電子応用システムにおいては電力消耗及び小型化の問題は非常にクリティカルな点なので、ホストシステム内の各プロセッサモジュールに対応して複数の専用RAMを搭載することは相当に難しいということができる。
【０００６】
図９には、SRAMに関して、電流消耗減少及び動作速度改善のために分割されたワードライン構造を有する従来技術の一例が示されている。この従来技術は、「Divided Word-Line Structure in the Static RAM」との題目で１９８３年１０月論文誌「IEEE Journal of solid-state circuits(JSSC) VOL. SC-18 No.9」に開示されたものである。
【０００７】
図９に示すように、従来のメモリセルアレイ分割技術による半導体メモリ装置は、メモリセルアレイ１０内の選択されたメモリセルにデータをライトするか、またはメモリセルアレイ１０内の選択されたメモリセルからデータをリードするために、ローアドレスバッファ６、コラムアドレスバッファ２、ブロックセレクタ４、ローデコーダー８、コラムデコーダー１２、１３、リード／ライト回路１６、１７、及びデータ入出力バッファ２０を含む。
【０００８】
図９において、メモリセルアレイ１０は、８個のセルアレイブロック１０ａ〜１０ｈに分割され、それぞれのセルアレイブロックはI/O１〜I/O８に連結される。図９の構造では、ローアドレスバッファ６に印加されるローアドレスにより共通のローデコーダー８が駆動され、８個のセルアレイブロック１０ａ〜１０ｈのうち一つのブロックだけが選択されるため、選択されたブロックのワードラインだけが駆動される。なぜならば、コラムアドレスのうちMSB  3bitがセルアレイブロック中の一つを選択するブロック選択アドレスとして割当られることにより、ブロックセレクタ４が選択された一つのセルアレイブロックだけを活性化させる設計構造となっているからである。勿論、この場合に、ブロック選択アドレスはコラムデコーダーにも印加されるため、選択されたセルアレイブロックの選択されたコラムだけが駆動される。
【０００９】
図９の装置構成のように選択されたセルアレイブロックのワードラインだけを駆動させる場合、ワードラインの寄生RCローディングとワードラインに動作的に連結されるメモリセルの個数は、選択されないセルアレイブロックのワードラインまでも含んで駆動させる場合に比べ、セルアレイブロックの分割比だけ減少される。従って、セル消耗電流が減少されるという利点が得られるとともにセルデータのリード及びライト動作、即ち、データアクセス動作速度が速くなるという長所がもたらされる。
【００１０】
しかし、図９のような半導体メモリ装置は、ブロックセレクタ４により一つのセルアレイブロックだけが順次選択される構造であるため、分割されたそれぞれのセルアレイブロックが同時に駆動されることができない。仮に分割されたセルアレイブロックが同時に駆動されると仮定しても、リード／ライト回路１６、１７とデータ入出力バッファ２０との間のデータバス（BUS）がワイヤードオアー（wired-or）構造を有するため、同時に互いに異なったセルアレイブロックに対するデータアクセス動作が行われることができない。さらに、メモリセルアレイ１０のブロックサイズ分割がチップの設計のときに決定されると、ウェハ製造レベルの以後にはワンチップ（one-chip）内でサイズ分割は変更されることができない。
【００１１】
従って、図９のようなRAMが上記のようなデュアルコアアーキテクチャー用メモリとして搭載される場合でも、多重動作を支援するメモリとしての役割が実質的に行われることが難しくなる。
【００１２】
好ましくは、同時多重動作の支援のためのメモリを提供するように、ワンチップ内のメモリセルアレイを動作的に可変分割して複数のメモリチップが搭載されたような効果を奏することができる新規且つ有用な半導体メモリ装置の設計が強く要望される。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の第１の目的は、従来の問題点を解決することができる半導体メモリ装置を提供することにある。
【００１４】
本発明の第２の目的は、ホストシステムの多重動作支援に適合したメモリ構造を有する半導体メモリ装置を提供することにある。
【００１５】
本発明の第３の目的は、一つのチップに存在するメモリセルアレイ内でプログラマブルに分割されたメモリ領域を動作的に有することにより、互いに異なった動作モードで同時にデータアクセス動作を行うことができる半導体メモリ装置を提供することにある。
【００１６】
本発明の第４の目的は、ワンチップ内でメモリサイズ変更が可能な複数のメモリとして機能することができる半導体メモリ装置を提供することにある。
【００１７】
本発明の第５の目的は、一つのメモリセルアレイ内でプログラマブルに分割されたメモリ領域を有することにより、互いに異なった動作モードで同時にデータアクセス動作を行い得る半導体メモリ装置を提供することにある。
【００１８】
本発明の第６の目的は、携帯用電子応用システムに適合に採用されることができる半導体メモリ装置を提供することにある。
【００１９】
本発明の第７の目的は、単一メモリチップにより複数のメモリチップを採用したことのような結果を招来することにより、電子的システムの価額を低くすることができる半導体メモリ装置を提供することにある。
【００２０】
本発明の第８の目的は、多数のメモリチップを使用せずにシングルメモリチップとしても同時多重動作支援を可能にすることにより、RAMチップの個数増加による電力消耗を画期的に減少させることができる半導体メモリ装置を提供することにある。
【００２１】
本発明の第９の目的は、携帯用電子応用システムのサイズ小型化に制限を与えないSRAMを提供することにある。
【００２２】
本発明の第１０の目的は、同時多重動作の支援のためのメモリを提供するように、ワンチップ内のメモリセルアレイを動作的に可変分割して複数のメモリチップが搭載されたような効果を奏することができる新しいRAMを提供することにある。
【００２３】
本発明の第１１の目的は、電子的システムに搭載されたワンチップメモリをオンボード上で任意のメモリサイズに分割して複数のメモリ製品のように使用することができる立派な方法を提供することにある。
【００２４】
本発明の第１２の目的は、複数のプロセッサモジュールを有するホストシステムが一つのメモリチップだけをアクセスしてデータの処理動作を同時マルチタスキングに行うことができるRAM駆動方法を提供することにある。
【００２５】
本発明の第１３の目的は、一つのメモリセルアレイ内で動作的に分割された第１、第２メモリプレーンのうち第１メモリプレーンに対し第１アクセス動作が行われるとき、前記第２メモリプレーンに対し前記第１アクセス動作とは独立的に第２アクセス動作が行われるようにすることができる方法を提供することにある。
【課題を解決するための手段】
【００２６】
このような目的を達成するため、本発明による半導体メモリ装置は、複数のメモリセルからなるセルアレイブロックを複数有するメモリセルアレイと、印加される命令に応じて前記メモリセルアレイをそれぞれ一つ以上のセルアレイブロックからなり、それぞれ独立的にデータアクセス動作モードを有する複数のメモリプレーンに動作的に分割するためのメモリプレーン設定部と、を備える。
【００２７】
好ましくは、前記メモリプレーン設定部は、プレーン定義命令に応じて前記メモリプレーンの分割情報を示す設定データを生成し、それぞれのメモリプレーンに対するデータアクセス動作が同時に独立的に行われるようにするためのバススイッチング制御信号を生成するプレーン定義ロジック部と、前記プレーン定義ロジック部に連結され、前記設定データを受信して前記各メモリプレーンに属するセルアレイブロックが設定されたデータアクセス動作に従い選択的に駆動されるようにするためのブロック選択パス形成部と、を備える。前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのI/Oは、メモリプレーン別に区分されるか、またはI/Oを共通に割当て、各メモリプレーン別にデータの入出力が互いに異なったクロック信号に同期されて行われるようにすることができる。また、前記分割されたメモリプレーンにそれぞれ属するセルアレイブロックのI/Oを共有し、メモリプレーン別にデータの入出力は同一なクロック信号のライジングエッジとフォーリングエッジに同期して行われるようにすることができる。
【００２８】
また、本発明による複数のメモリセルからなるセルアレイブロックを複数に有するメモリセルアレイを備えた半導体メモリ装置の駆動方法は、前記メモリセルアレイをそれぞれ一つ以上のセルアレイブロックからなり、それぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンにプログラム的に分割しておき、前記分割されたメモリプレーンに対するデータアクセシング動作が別個のメモリ製品に対するデータアクセシング動作のように多重に一挙に行われることを特徴とする。
【発明の効果】
【００２９】
上述のような本発明の半導体メモリ装置及び駆動方法によると、一つのメモリセルアレイをそのまま使用することは勿論で、必要な場合に一つのメモリセルアレイを複数のメモリプレーンに動作的に分割しておき、各メモリプレーンに対するデータアクセシング動作が別個のメモリ製品のように行われるようにして、ホストシステムの同時多重動作を支援するメモリとして最適化されたメモリを提供することができるとの効果がある。
【００３０】
従って、マルチプロセッサモジュールを有するホストシステムに対し、最適化された単一または少数個のメモリ製品を搭載することだけでも、多数のメモリが支援されたような機能を提供するため、電子的システムがコストタウンされる利点があり、実装面積が最小化されて電子的システムの全体サイズがコンパクトされるとの長所がある。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図面を用いて詳しく説明する。図面において同一または類似な機能をする構成要素には、同一または類似の参照符号が付されている。
【００３２】
図１は、本発明の好適な実施形態の半導体メモリ装置の概略的回路ブロック図である。図１を参照すると、本発明の好適な実施形態の半導体メモリ装置は、複数のセルアレイブロックからなるメモリセルアレイ４００、ロー／コラムデコーディングパス形成部１００、２００、クロック／コントロールバッファ５０、プレーン定義ロジック部６０、ブロック選択パス形成部３００、及びリード／ライトパス形成部５００を含む。図１において、第１−第４ローデコーダー１４１−１４４は、作図上の都合によりローデコーディングパス形成部１００に含まれないものとして図示されているが、実質的にはローデコーディングパス形成部１００に含まれる回路ブロックとして解釈することもできる。また、プレーン定義ロジック部６０とブロック選択パス形成部３００は、一緒にメモリプレーン設定部として機能しうる。
【００３３】
図１の装置構造は、チップ内に全体的に配置された一つのメモリセルアレイが８個のセルアレイブロックに分けられている点では図９の場合と同様であるが、それぞれのセルアレイブロックに割当てられたI/Oの個数が図９の場合とは異なる。即ち、図９に示す構造では、それぞれのセルアレイブロックが８個の互いに異なったI/Oに連結される構造であるが、本発明の実施形態を示す図１では、それぞれのセルアレイブロックが４個の互いに異なったI/Oに連結される構造である。図１に示す構造では、２個のセルアレイブロックがアクセシングされる場合、８個のI/Oの全てでデータ入出力動作が行われることがわかる。
【００３４】
それぞれのセルアレイブロック４ａ〜４ｈ内には行と列のマトリックス形態に配置された複数のメモリセルが存在し、好ましくは、メモリセルはモストランジスタから構成された６トランジスタ型SRAMセルである。
【００３５】
また、図９に示す構成は、８個のセルアレイブロックに一つのローデコーダーが配置されて全体ブロックに対するワードラインが選択され、ブロックセレクタにより選択されたセルアレイブロック内のワードラインだけが最終的に選択されて、その選択されたワードラインが駆動される方式である。一方、図１に示す構成は、８個のセルアレイブロック４ａ〜４ｈに４個のローデコーダー１４１〜１４４が配置されて2個のセルアレイブロックに対するワードラインが選択され、それら２個のセルアレイブロックのうち一つのセルアレイブロック内のワードラインだけがブロックセレクタにより最終的に選択されて、その選択されたワードラインに対する駆動がなされる。勿論、ローデコーダーの個数を異にして設定してワードラインデコーディング方式を変更してもよい。
【００３６】
図１に示す構成は、全体で８個のセルアレイブロック４ａ〜４ｈを2個ずつ組とし、４個の組のそれぞれを独立した4個のローデコーダーのうち該当するもの連結し、それぞれのセルアレイブロックを合計で８個のI/Oのうち4個のI/Oに割当てて構成した例であるため、同時選択が可能なセルアレイブロックは2個になる。つまり、上記の例は、一つのメモリセルアレイ内で仮想的に形成されるチップの個数を指すメモリプレーンは2個であり、分割可能な場合の数は8個のI/Oを全て使用する場合と仮定すれば3個である。
【００３７】
勿論、メモリプレーンの個数及び分割可能な場合の数は全体メモリセルアレイをいかなる方式により構成するかによって多様に変更されうる。例えば、一つのセルアレイブロックに4個のI/Oを割当て、8個のセルアレイブロックにそれぞれ一つずつ対応するローデコーダーを配置して8個のローデコーダーを構成し、8個のI/Oを全て使用する場合を仮定する場合、メモリプレーンの数は2個、メモリプレーンの分割可能な場合の数は７となる。つまり、図１において、メモリプレーンの数をP、独立したローデコーダーにより区別して駆動されるセルアレイブロックの数をBと仮定する場合、得られる分割可能な場合の数は、
｛（B-P）+1｝×｛（P-1）！｝  ・・・式（１）
として与えられる。ここで、BはPよりも大きな数として与えられる。
【００３８】
図２は、図１の半導体メモリ装置によるリード動作関連のタイミングの例を示す。図２におけるタイミングでは、以下のような幾つかの事項を仮定している。即ち、リード動作を行う半導体メモリ装置は、クロックに同期して動作を行う同期型半導体メモリ装置であり、外部端子への出力は公知のパイプライン動作を有すると仮定している。また、全体メモリセルアレイを2個のメモリプレーンに分けて第１プレーンPlaneAを第１−第６セルアレイブロック４ａ−４ｆに設定し、第２プレーンPlaneBを第７及び第８セルアレイブロック４ｇ、４ｈに設定することが仮定している。そして、そのような第１プレーンI/O[０：３]を通じてバースト動作モードの下でデータを入出力し、第２プレーンはI/O[４：７]を通じてランダムアクセス動作モードの下でデータを入出力すると仮定している。但し、ここで、バースト長さはｎサイクルで、任意変更可能なのは勿論のことである。
【００３９】
上述のように仮定した場合、サイクルcycle０で選択されたセルデータは、図２に示されるようにサイクルcycle１のクロックに同期してデータ出力Q０として出力され、サイクルcycle１のセルデータは、サイクルcycle２のクロックに同期してデータ出力Q１として出力されることがわかる。セルアレイブロックから構成されるメモリプレーンの設定とI/O構成及び動作方式などの定義が外部入力PDIなどを通じて指定されると、これがプレーン定義ロジック部６０により具現される。これについて詳しい説明は後に行う。
【００４０】
図１では、一つのチップに形成されたメモリセルアレイ４００が8個のセルアレイブロック４ａ−４ｈに分割される。また、2個のセルアレイブロックごとにそれぞれ1個ずつのローデコーダーが対応して設置される。従って、全体メモリセルアレイ４００では、互いに独立した4個のローデコーダーが配置される。ここで、それぞれのセルアレイブロックは、8個のI/Oのうち4個のI/Oと連結される構造である。従って、図１の場合に提供されるメモリプレーンの最大個数は2個で、メモリプレーンに対する分割可能な場合の数は３である。一方、独立したローデコーダーによって駆動されるセルアレイブロックの数及びセルアレイブロックに対するI/O割当数に従い、メモリプレーンの最大個数と分割可能な場合の数は幾らでも変更可能である。これは、前述の式（１）及びその説明によっても明らかである。
【００４１】
クロック／コントロールバッファ５０は、通常の同期型半導体メモリ装置に採用される回路ブロックで、クロック及び各種制御信号をバッファーリングし信号処理する役割をする。クロック／コントロールバッファ５０から出力されたクロック及び各種制御信号は、チップ内のバッファ及び制御信号入力を必要とする内部回路ブロックにそれぞれ印加される。
【００４２】
プレーン定義ロジック部６０は、印加されるプレーン定義命令（PDI）に応じて複数のセルアレイブロック４ａ−４ｂからなるメモリセルアレイ４００が一つ以上のメモリプレーンに分割されるようにし、各メモリプレーンに対するデータアクセス動作が同時に独立的に行われるようにするバススイッチング制御信号eSWOxを生成する。
【００４３】
図３は、プレーン定義ロジック部６０の一具現例を示す。図面を参照すると、3ビットのプレーン定義命令PDIを処理するため、互いの出力端Qと入力端Dが従属的に連結された３個のフリップフロップ６１、６２、６３と、フリップフロップ６１、６２、６３の各出力端Qから出力されるラッチデータをデコーディングするデコーダー６５と、デコーダー６５の出力に応じてスイッチング制御信号eSWOxを生成する信号発生器６７とがプレーン定義ロジック部６０に含まれる。
【００４４】
図３の回路では、デコーダー６５のデコーディング出力データのうち４種類のデコーディング出力データ、即ち、‘Ｏｘｘ’‘１００’‘１０１’‘１１０’だけが信号発生器６７に印加される。これら４種類のデコーディング出力データに基づいて、図１のデータバスDBUSに接続された3個のバススイッチSW01、SW02、SW03を制御するためのバススイッチング制御信号eSWOxが生成される。
【００４５】
即ち、プレーン定義命令PDIが‘Ｏｘｘ’として印加されると、メモリセルアレイ４００は、一つのメモリプレーンから構成される。この場合において、図３の下端部に示される状態テーブルから分かるように、バススイッチSWO2だけがオフされ、残りの2個のバススイッチSWO1、SWO3はオンされる。よって、第１−第４アレイブロック４ａ−４ｈはI/O[４：７]にそれぞれ連結される。
【００４６】
プレーン定義命令PDIが‘１００’として印加された場合、バススイッチSW０１がけがオフされ、残りのバススイッチSW０２、SW０３はオンされるため、2個のメモリプレーンが構成されるようになる。この場合、第１メモリプレーンは全体メモリセルアレイ４００の１／４に与えられ、第２メモリプレーンは３／４に与えられる。即ち、第１及び第２セルアレイブロック４ａ、４ｂは第１メモリプレーンに、第３乃至第８セルアレイブロック４ｃ−４ｈは第２メモリプレーンとして設定される。
【００４７】
プレーン定義命令PDIが‘１０１’として印加された場合には、バススイッチSWO3だけがオフされ、残りのスイッチ素子はオンされるため、前述の‘１００’の場合とは反対に、第１、第２メモリプレーンが構成されるようになる。即ち、第１メモリプレーンが全体メモリセルアレイ４００の３／４に与えられ、第２メモリプレーンは１／４に設定される。
【００４８】
プレーン定義命令PDIが‘１１０’として印加される場合には、それぞれメモリセルアレイの半分のメモリサイズを有する第１、第２メモリプレーンが得られる。この場合には、前述の‘０ｘｘ’の場合のようにバススイッチSWO2だけがオンされる。しかし、実際のリード／ライト動作及びデコーディングパスの動作は、各メモリプレーンに対し独立的になされるようになっている。これは関連回路部により具現される。
【００４９】
図３の場合は、プレーン定義命令PDIが3ビットとして印加される方式であるが、半導体メモリ装置の構成及び応用に応じて、印加されるビット数及び入力方式は変更されうる。
【００５０】
図１で用いられたバススイッチの構成例が図４に図示されている。図４に示すように、バススイッチは、CMOSパスゲートPG1とインバーターINV1から構成されうる。バススイッチは、バススイッチング制御信号eSWOxが論理レベル‘ハイ’として印加されるちスイッチングオンされ、これによって、ノードAとノードBが電気的に互いに連結されてデータ及び信号の伝達が行われる。一方、バススイッチング制御信号eSWOxが論理レベル‘ロー’として印加されるちスイッチングオフされて、ノードAとノードBは電気的に絶縁される。
【００５１】
図１に示されたブロック選択パス形成部３００の例が図５に図示されている。図５に示すように、ブロック選択パス形成部３００は、プレーン定義ロジック部６０から印加されるデコーディング出力データ‘０ｘｘ’‘１００’‘１０１’‘１１０’、コラムアドレス内のブロック選択アドレスY０−Y２、及びクロック／コントロールバッファ５０から印加されるバースト信号eBurstを受信して、メモリセルアレイ４００内のセルアレイブロックが設定されるメモリプレーンに合うように動作的に分割されるようにするセルブロック選択用仲裁器３１０を含む。また、ブロック選択パス形成部３００は、第１、第２ブロックセレクタ３２０、３３０と第１、第２バーストカウンタ３４０、３５０を含む。
【００５２】
仲裁器３１０は、デコーディング出力データのうち‘０ｘｘ’がメモリプレーン情報として印加される場合、第１、第２ブロックセレクタ３２０、３３０及び第１、第２バーストカウンタ３４０、３５０がそれぞれ一つのブロックセレクタとバーストカウンタとして動作的に統合される。例えば、３ｂｉｔのブロック選択アドレスY０−Y２が与えられると、バースト動作のときに８個のセルアレイブロックが順次選択されるようにし、バースト動作であるかランダムアクセス動作であるかにかかわらずに一つのセルアレイブロックが選択されれば、他のセルアレイブロックについては重畳的に選択されることがないようにする。この場合、図１のブロック選択パス形成部３００内の選択スイッチSW２１、SW２２は、仲裁器３１０とバースト命令を伝達するクロック／コントロールバッファ５０の出力に従って開閉が決定される。例えば、‘０ｘｘ’の場合、選択スイッチSW２１、SW２２のうち一つはオフされて、複数のブロックセレクタと複数のバーストカウンタは単数個に統合される。統合された以後にバースト命令を行うタイミングではオフされた選択スイッチの以外に残りの一つの選択スイッチがオンされて、バーストカウンタの動作によりセルアレイブロックが選択される。一方、ランダムアクセスタイミングでは、オフされた選択スイッチの以外に残りの一つのスイッチもオフされて、バーストカウンタはセルアレイブロックの選択に影響を与えなくなる。
【００５３】
一方、デコーディング出力データが‘１００’‘１０１’‘１１０’である場合、それぞれの該当メモリプレーンがバースト命令を行うタイミングでは該当選択スイッチがオンされ、ランダムアクセスタイミングではオフされる。即ち、選択スイッチSW２１は第１プレーンの動作モードに従い、そして、選択スイッチSW22は第２プレーンの動作モードに従い開閉が決定される。
【００５４】
仲裁器３１０は、選択スイッチSW21とSW22の開閉、即ち、スイッチングを制御する一方、図５の内部回路素子を制御するための制御データをも出力する。制御データにより各メモリプレーンに対するデータアクセス動作は独立的に同時になされることができる。従って、ホストシステムの同時多重動作の支援のためのメモリ機能が行われる。
【００５５】
仲裁器３１０は、バースト信号eBurst以外にもクロック／コントロールバッファ５０からクロック信号clkを受信する。図面では簡略化のために図示されていないクロック信号clkは信号同期化のために印加されるもので、バースト信号eBurstは外部バーストモード進入信号Burstを受信してバッファーリングするクロック／コントロールバッファ５０から生成された信号である。仲裁器３１０から出力される制御データeSWB[１：８]とSWC[１：８]は、図５の第１ブロックセレクタ３２０内のスイッチSWB[１：８]とSWC[１：８]をスイッチングするために用いられるスイッチングデータで、制御データeReg[１：４]はバーストカウンタ３４０内のレジスト３４０ａ−３４０ｈのうち使用するレジスタの数を決定するために用いられるレジスタ決定データである。
【００５６】
デコーディング出力データが‘０ｘｘ’状態に印加される場合、８個のセルアレイブロックが一つのメモリプレーンに設定される。この場合にはブロックセレクタ及びバーストカウンタが一つに統合される。第１ブロックセレクタ３２０と第１バーストカウンター３４０に統合された場合とすれば、第１ブロックセレクタ３２０内のスイッチ素子SWB[１：８]と第１バーストカウンタ３４０内のスイッチ素子SWC[１：８]は全てオンされる。一方、第２バーストカウンタ３５０内のスイッチ素子SWC[１：８]は全てオフされる。従って、一つのメモリプレーンを構成する８個の全てのセルアレイブロックはそれぞれ対応されるブロック選択信号BLK[１：８]により選択される。ここで、第２バーストカウンタ３５０の出力は第２バーストカウンタ３５０内のスイッチ素子SWC[１：８]がオフされるため、ブロック選択信号BLK[１：８]とは無関係である。また、第２ブロックセレクタ３３０内のスイッチ素子SWB[１：８]の開閉は上述の場合には無関係なものとなる。
【００５７】
一方、デコーディング出力データが‘１００’状態に印加されると、第１メモリプレーンは全体メモリセルアレイの１／４、第２メモリプレーンは３／４を占める。この場合に、第１ブロックセレクタ３２０と第１バーストカウンタ３４０内のスイッチ素子SWB[１：２]及びSWC[１：２]はオンされ、残りのスイッチ素子SWB[３：８]、SWC[３：８]はオフされる。一方、この場合、第２ブロックセレクタ３３０と第２バーストカウンタ３５０内のスイッチ素子SWB[１：２]及びSWC[１：２]はオフされ、残りのスイッチ素子SWB[３：８]、SWC[３：８]はオンされる。即ち、第２ブロックセレクタ３３０と第２バーストカウンタ３５０内のスイッチ素子は反対に動作される。
【００５８】
また、デコーディング出力データが‘１０１’である場合、‘１００’の場合と反対になる。即ち、この場合、第１メモリプレーンは全体メモリセルアレイの３／４、第２メモリプレーンは１／４に設定される。従って、第１ブロックセレクタ３２０と第１バーストカウンタ３４０内のスイッチ素子SWB[１：６]及びSWC[１：６]はオンされ、残りのスイッチ素子SWB[７：８]、SWC[７：８]はオフされる。
【００５９】
また、‘１１０’の場合には、第１ブロックセレクタ３２０と第１バーストカウンタ３４０内のスイッチ素子SWB[１：４]及びSWC[１：４]はオンされ、残りのスイッチ素子SWB[５：８]、SWC[５：８]はオフされる。
【００６０】
それぞれの場合は同様であるが、‘１０１’の場合を例に挙げると、この場合、第１バーストカウンタ３４０内の第１−第６レジスタ３４０ａ−３４０ｆだけが使用されるため、第６レジスタ３４０ｆの次にはレジスタReg７は動作せず、第１レジスタReg１にターンアラウンドされて動作が行われる。このようなレジスタの選択は、仲裁器３１０の制御データeReg[１：４]により具現される。図５では、制御データのうち制御データeReg１が選択される場合、第１メモリプレーンでは第１及び第２レジスタReg１、Reg２だけがターンアラウンドされ、第２メモリプレーンでは第３レジスタ乃至第８レジスタReg３−Reg８がターンアラウンドされる。制御データeReg２が選択される場合、第１メモリプレーンでは第１レジスタ乃至第４レジスタReg１−Reg４がターンアラウンドされ、第２メモリプレーンでは第５レジスタ乃至第８レジスタReg５−Reg８がターンアラウンドされる。また、制御データeReg３が選択される場合、第１メモリプレーンでは第１レジスタ乃至第６レジスタReg１−Reg６がターンアラウンドされ、第２メモリプレーンでは第７レジスタ及び第８レジスタReg７、Reg８がターンアラウンドされる。制御データeReg４が選択される場合、第１メモリプレーンでは第１レジスタ乃至第８レジスタReg１−Reg８がターンアラウンドされ、第２メモリプレーンではレジスタが使用されない。
【００６１】
ブロック選択パス形成部３００とプレーン定義ロジック部６０から構成されたメモリプレーン設定部は、印加される命令に応じてメモリセルアレイ４００を、それぞれ一つ以上のセルアレイブロックからなり、それぞれ独立的なアクセス動作モードを有する複数のメモリプレーンに動作的に分割することがわかる。
【００６２】
以下、全体的な回路ブロックの動作、特にブロック選択パス形成部３００の動作を更に理解するため、再び図２に戻して動作タイミングを参照する。
【００６３】
外部入力信号のプレーン定義命令PDIが印加されて、プレーン定義ロジック部６０がデコーディング出力データを‘１０１’に出力する場合を仮定すれば、第１メモリプレーンは、セルアレイブロック４ａ−４ｆに設定されて全体メモリセルアレイの３／４を占める。一方、第２メモリプレーンは、残りのセルアレイブロック４ｇ、４ｈに設定されて全体メモリセルアレイの１/４を占める。また、第１メモリプレーンに対してはｎ個（ｎは２以上の自然数）の長さを有するバースト動作モードが設定され、第２メモリプレーンに対してはランダムアクセス動作モードが設定される場合と仮定して、以下、2個の動作モードが同時に独立的に行われる場合を説明する。
【００６４】
図２の動作区間T１の以前に第１、第２メモリプレーンの定義に係る全ての回路ロジックの初期化が完了される。動作サイクルcycle０で第１メモリプレーンに属するセルアレイブロック４aを選択するブロックアドレス‘０００’と、任意のロー／コラムアドレスがサンプリングされると供にバースト長さ動作モードの開示を知らせる外部バースト信号Burstも論理レベル‘HIGH’にサンプリングされる。よって、図１のブロック選択パス形成部３００内の選択スイッチSW２１はオンされて、第１ブロックセレクタ３２０と第１バーストカウンタ３４０を動作的に連結する。このとき、外部バースト信号により発生した内部バースト信号eBurstが動作サイクルcycle０の区間T1で論理レベル‘HIGH’にイネーブルされる。従って、図５の第１ブロックセレクタ３２０内のスイッチ素子SWB[１：６]がオンされて、クロックに同期されたブロックアドレス情報はノードBLK'[１−６]にそれぞれ連結されたラッチLにそれぞれ保持されると供に、第１バーストカウンタ３４０内の第１−第６レジスタ３４０a−３４０ｆに印加される。動作サイクルcycle１が開始される前に区間T１で内部バースト信号eBurstが論理レベル‘LOW’にディスエーブルされると、スイッチ素子SWB[１：６]がオフされる。従って、更に他のアドレス入力により次のバースト動作が第１メモリプレーンに対し行われる以前までは第１バーストカウンタの動作によりのみセルアレイブロックの選択がなされる。
【００６５】
図２の動作を行う図１の半導体メモリ装置は、３−１−１−１パイプライン動作を行う装置、即ち、レイテンシー２を有する装置と仮定されたので、動作サイクルcycle１では直前サイクルcycle０でアクセスされた出力データQ0[０：３]が外部クロック信号CLKに同期されてI/O[０：３]を通じて出力される。このとき、I/O[４：７]の状態は動作サイクルcycle０以前の第２メモリプレーンに対する動作状態が確認されないため、unknown状態を有する。動作サイクルcycle１では第２メモリプレーンに設定されたセルアレイブロック７（４ｇ）を選択するためのブロックアドレス‘１１０’と更に他の任意のロー／コラムアドレスがサンプリングされると供に、バーストモードでなくランダムアクセス動作であることを指す外部制御信号Burstが論理レベル‘LOW’にサンプリングされる。従って、区間T２では第１メモリプレーンに属するセルアレイブロックは何れブロックも選択されず、直前の動作サイクルが動作モードであったので、サンプリングされた外部の情報とは無関係に第１メモリプレーンに対するリード動作は継続される。
【００６６】
つまり、区間T２で第２メモリプレーンの場合、図１のブロック選択パス形成部３００内の選択スイッチSW２２はオフされて、第２ブロックセレクタ３３０と第２バーストカウンタ３５０は動作的に未連結される。従って、セルアレイブロック７（４ｇ）の選択は第２ブロックセレクタ３３０の出力PB22により行われる。即ち、第２メモリプレーンでのセルアレイブロックに対する選択動作は、内部信号eBurstの論理状態とは無関係になされる。
【００６７】
区間T２の次の区間T３で行われる動作サイクルcycle２では直前サイクルcycle１でバーストモードに動作された第１メモリプレーンの出力データQ1[０：３]を通じて外部クロックCLKに同期されて出力される。これと同時に本発明の一部目的を達成するための重要な動作がここで行われる。即ち、動作サイクルcycle２でランダムアクセスモードに動作する第２メモリプレーンの出力データQ1[４：７]がI/O[４：７]を通じて出力されることを注目されたい。
【００６８】
第１メモリプレーンに対し動作サイクルcycle１で行われるバースト動作は新しいアドレス入力による新しいバーストモード動作が開始される動作サイクルcycle nまでは外部アドレス入力なしにも継続して行われることができる。しかし、バースト長さｎまでバースト動作が行われるべき必要のない場合には、バースト長さｎの以前及び以後に新しいアドレスによる新しいバースト動作が発生されることができる。このような場合にはそのときまでの動作サイクルまでのみ第１メモリプレーンに対するバーストモード動作が持続される。
【００６９】
一方、第２メモリプレーンに対する動作モードもランダムアクセスに限定されることでなく、第２メモリプレーンに対する動作モードと同一にバースト動作モードに設定されることは勿論である。即ち、それぞれのメモリプレーンに対しバースト継続動作とランダムアクセス動作がそれぞれ設定されるか、バースト継続動作とバースト継続動作（またはバースト開始動作）がそれぞれ設定されることができる。
【００７０】
図２のタイミングではデータアクセス動作のうちリード動作の場合を例に挙げたが、ライト動作もやはり同一な方式により個々のメモリプレーンに対し上記のリード動作タイミングのように行われることができる。また、ロー／コラムデコーディングパスがプレーン別に区別されているため、一つのメモリプレーンに対してはリード動作が行われ、他の一つのメモリプレーンに対してはライト動作が行われるようにすることができる。一方、メモリプレーンが３つ以上に分割されるとしてもそれぞれ分割されたメモリプレーンを別個のメモリ製品のように動作させることができる。このような本発明のメモリプレーン分割方式によると、メモリチップの一つだけがシステムに搭載されても、メモリ使用主体のホストは一つのメモリセルアレイ内に複数のメモリプレーンを任意のメモリサイズだけ自由に分割し、それぞれのプレーンに対するデータアクセシングがプロセッサモジュール別にそれぞれ独立的に同時に行われるようにすることができる。従って、多数の専用メモリチップをプロセッサモジュール別にそれぞれ搭載したような多重の情報処理が同時に行われることができる。
【００７１】
再び図２を参照すると、サイクルcycleｎで第１メモリプレーンの動作サイクルcycle０から印加されたロー／コラムアドレスとは異なった新しいロー／コラムアドレスが印加され、新しいバーストモード動作が開始されると、動作サイクルcycle０で行われた方式と類似な一連の内部動作を経て新しい（或いは同一）ブロックアドレス情報が図５のラッチLに保持され、第１メモリプレーンの出力データQn[０：３]がI/O[０：３]を通じて動作サイクルcycle(n+1)に同期されて出力される。しかし、動作サイクルcycle(n)で第２メモリプレーンのセルアレイブロックに対してはブロック選択されず、バースト動作も行われなかったので、動作サイクルcycle(n+1)に同期されて出力されるデータQn[4:7]は存在しない。従って、このような場合、I/O[4:7]はハイインピーダンス(high-Z)状態に戻されるか、またはデータを出力する直前サイクルの動アサイクル(cycle(n))での出力状態に維持されるように制御されることができる。勿論、動作サイクル(cycle(n))で第２メモリプレーンがバースト継続として動作される状態であれば、当然に動アサイクル(cycle(n+1))でI/O[4:7]を通じて出力データQn[4:7]が出力される。
【００７２】
図６ａ及び図６ｂは、第１及び第２実施形態に従いそれぞれ具現可能なロー／コラムデコーダーパス形成部１００、２００の具体的回路図である。ロー／コラムデコーディングパス形成部１００、２００は、通常の半導体メモリ装置の場合と同様に、アドレスバッファ１１０、２１０、アドレスレジスタ１２０、２２０、バーストカウンタ１３０、２３０から構成される。ここで、アドレスバッファ１１０はローアドレスバッファであり、アドレスバッファ２１０はコラムアドレスバッファである。
【００７３】
図６ａを参照すると、ロー／コラム用アドレスレジスタ１２０、２２０内に示されるスイッチ素子はバーストカウンタ１３０、２３０の入力端とのスイッチング動作を担当する。図２の動作サイクルcycle0内でアドレスレジスタ１２０、２２０内のスイッチ素子SWXxはオンされて、第１メモリプレーンのバーストカウンタ１３０、２３０の入力端にロー／コラムアドレスレジスタ１２０、２２０の出力を連結する。この場合、ロー／コラムアドレス自体はメモリプレーン単位に分けられていないため、図５の仲裁器３１０の役割は必要でない。動作サイクルcycle1区間の動作が始まる前にスイッチ素子SWXxはオフされるため、新しいアドレスへのバースト動作実行が第１メモリプレーンで発生される以前まではバーストカウンタがロー／コラムアドレスに影響しない。動作サイクルcycle1では、アドレスレジスタの出力は第２メモリプレーンをランダムアクセス動作モードに駆動させるために次のデコーディング端に直接的に印加される。図６ａの構造は、第１、第２メモリプレーンがバースト継続モードとランダムアクセスモードにそれぞれ同時に動作される場合を示す。
【００７４】
しかし、図６ｂでは第１、第２メモリプレーンが同一なバースト動作モードにそれぞれ独立的に同時に動作される場合のための構造が示される。つまり、これは第１、第２アドレスレジスタと第１、第２バーストカウンタを設け、レジスタとバーストカウンタをそれぞれ複数個で構成した方式である。
【００７５】
図７は、本発明の更に他の実施形態に従った図１のリード/ライトパス形成部５００の変更構造を示す。これは図１の場合のようにデータバスを2個のバスDB[0:3]、DB[4:7]に分けてI/O別にメモリプレーンを割当することでなく、分割されない全体８個のI/Oをそれぞれのメモリプレーンが共通に使用する方式に従って具現したものである。この場合においても、勿論ブロック選択パス形成部３００と、ロー／コラムデコーディングパス形成部１００、２００、プレーン定義ロジック部６０の構成は上述の場合と同一である。
【００７６】
図８は、図７による動作タイミング例示する図である。図８のタイミングもやはり図２の場合と同様に、2個のメモリプレーンに全体メモリセルアレイが分割され、第１メモリプレーンに対してはｎ個のバースト長さを有するバースト動作モードが行われ、第２メモリプレーンに対してはランダムアクセス動作モードが行われるものと仮定されている。メモリプレーンの構成のためのセルアレイブロックの選択と配分、そして、ロー／コラムデコーディング方式は図２の説明と同様であるため、ここでは省略され、以下、図７によるリード／ライトパスに係る動作を主に説明する。
【００７７】
図７のリード／ライト回路またはデータ入出力バッファ５２５に保持された２個のメモリプレーンに対するデータは同一なI/O端を通じて１サイクル内で交互に出力されることができる。例えば、図８で第１メモリプレーンのデータはQAiタイミングでI/O[0:7]端を通じて外部クロック信号CLKのライジングエッジ（rising  edge）に同期して出力される一方、第２メモリプレーンのデータはQBiのタイミングで同一なI/O[0:7]端を通じて外部クロック信号CLKのフォーリングエッジ（falling  edge）に同期して出力される。図７のような構造を通じても区間的同時多重動作を支援するメモリが提供される。
【００７８】
一方、タイム区間T14で示される動作サイクルcycle(n)で第２メモリプレーンのセルアレイブロックに対してはブロック選択がなされず、バースト動作も行われなかったので、動作サイクルcycle(n+1)に動機されて出力されるデータQBｎ[４：７]は存在しない。従って、この場合、I/O[0:7]はハイインピーダンスhigh-Z状態に戻されるか、またはデータを出力する直前サイクルの動作サイクルcycle(n)での出力状態に維持されるように制御されることができる。勿論、動作サイクルcycle(n)で第２メモリプレーンがバースト継続として動作される状態であれば、当然に動作サイクルcycle(n+1)でI/O[0:7]を通じて出力データQBn[4:7]が出力される。
【００７９】
上述のような本発明のメモリプレーン分割方式によると、メモリチップの一つだけがシステム上に搭載されてもメモリ使用主体のホストは一つのメモリセルアレイ内に複数のメモリプレーンを任意のサイズだけオンボード上で自由に動作的に分割し、それぞれの分割されたメモリプレーンに対するデータアクセシングがプロセッサモジュール別にそれぞれ独立的に同時に行われるようにすることができる。従って、多数の専用メモリチップがホストシステム内のプロセッサモジュール別にそれぞれ搭載されたような多重の情報処理が同時に行われる。
【００８０】
上述の説明では本発明を例示する実施形態を図面に従って説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは、本発明が属する分野の当業者には明白なものである。例えば、メモリプレーンの個数及び分割方法或いは動作モードの制御を多様に変更できるのは勿論のことである。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態による半導体メモリ装置の概略的回路ブロック図である。
【図２】図１の半導体メモリ装置によるリード動作関連の例示的タイミング図である。
【図３】図１のプレーン定義ロジック部の具現例を示した回路図である。
【図４】図１のスイッチ素子の具現例を示した回路図である。
【図５】図１のブロック選択パス形成部の具現例を示した回路図である。
【図６ａ】、
【図６ｂ】図１のロー／コラムデコーディングパス形成部の具現例をそれぞれ示した図である。
【図７】本発明の他の実施形態に従う図１のリード／ライトパス形成部に対する変更例を示した図である。
【図８】図７の動作例に従うタイミング図である。
【図９】従来の技術による半導体メモリ装置の概略的回路ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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