(57)【特許請求の範囲】
【請求項１】
第１乃至第３の半導体層を形成し、
前記第１乃至前記第３の半導体層上に絶縁膜を形成し、
前記絶縁膜上に第１の導電膜及び第２の導電膜を形成し、
前記第２の導電膜上に第１のマスクを形成し、
第１のエッチングを行うことにより、前記絶縁膜を介して、前記第１の半導体層上に第１のゲート電極及び第５のゲート電極、前記第２の半導体層上に第２のゲート電極及び第６のゲート電極、前記第３の半導体層上に第３及び第４のゲート電極と第７及び第８のゲート電極とを形成し、
第２のエッチングを行うことにより、前記第５乃至前記第８のゲート電極の幅を、前記第１乃至前記第４のゲート電極の幅よりも狭くし、
前記第１のマスクの除去を行い、
前記第１乃至前記第８のゲート電極をマスクとして、前記第１乃至前記第３の半導体層に、ｎ型を付与する不純物の第１のドーピングを行うことにより、前記第１の半導体層に第１の低濃度不純物領域、前記第２の半導体層に第２の低濃度不純物領域、前記第３の半導体層に第３の低濃度不純物領域及び第４の低濃度不純物領域を形成し、
前記第３の半導体層上に前記第３及び前記第７のゲート電極と前記第４及び前記第８のゲート電極とを覆う様に第２のマスクを形成し、前記第１乃至前記第３の半導体層に、ｎ型を付与する第２のドーピングを行うことにより、前記第１の半導体層に第１の高濃度不純物領域、前記第２の半導体層に第２の高濃度不純物領域、前記第３の半導体層に第３の高濃度不純物領域及び前記第３の低濃度不純物領域と前記第４の低濃度不純物領域とに挟まれた中間領域を形成し、
前記第２のマスクの除去を行い、
前記第２及び前記第３の半導体層上に第３のマスクを形成し、前記第１の半導体層に、ｐ型を付与する不純物の第３のドーピングを行うことを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記第１の導電膜はタンタルであり、前記第２の導電膜はタングステンであり、前記第１のエッチングはＣＦ４とＣｌ２との混合ガスを用いて行い、前記第２のエッチングはＣＦ４とＣｌ２とＯ２との混合ガスを用いることを特徴とする半導体装置の作製方法。
【請求項３】
請求項１において、前記第１の導電膜は窒化タンタルであり、前記第２の導電膜はタングステンであり、前記第１のエッチングはＣＦ４とＣｌ２とＯ２との混合ガスを用いる第１処理を行った後、ＣＦ４とＣｌ２との混合ガスを用いる第２処理を行い、前記第２のエッチングはＣＦ４とＣｌ２とＯ２との混合ガスを用いる第３処理を行うことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１において、前記第１の導電膜は窒化タンタルであり、前記第２の導電膜はタングステンであり、前記第１のエッチングはＳＦ４とＣｌ２とＯ２との混合ガスを用いる第１処理を行った後、ＳＦ４とＣｌ２との混合ガスを用いる第２処理を行い、前記第２のエッチングはＳＦ４とＣｌ２とＯ２との混合ガスを用いる第３処理を行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子（半導体薄膜を用いた素子）を用いた半導体表示装置、中でも特に液晶表示装置に関する。また液晶表示装置を表示部に用いた電子機器に関する。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数ｎｍ〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を形成する技術が注目されている。薄膜トランジスタはＩＣや半導体表示装置のような電子デバイスに広く応用され、特に液晶表示装置、液晶表示装置のスイッチング素子として開発が急がれている。
【０００３】
アクティブマトリクス型の液晶表示装置は、画素部が有する複数の画素にそれぞれＴＦＴ（画素ＴＦＴ）と、液晶セルとを有している。液晶セルは、画素電極と、対向電極と、画素電極と対向電極の間に設けられた液晶とを有している。そして画素電極にかかる電圧を画素ＴＦＴによって制御することで、画素部に画像が表示される。
【０００４】
特に結晶構造を有する半導体膜を活性層として用いたＴＦＴ（結晶質ＴＦＴ）は高移動度が得られることから、同一基板上に機能回路を集積させて高精細な画像表示を行う液晶表示装置を実現することが可能である。
【０００５】
本明細書において、前記結晶構造を有する半導体膜とは、単結晶半導体、多結晶半導体、微結晶半導体を含むものであり、さらに、特開平７−１３０６５２号公報、特開平８−７８３２９号公報、特開平１０−１３５４６８号公報、または特開平１０−１３５４６９号公報で開示された半導体を含んでいる。
【０００６】
アクティブマトリクス型液晶表示装置を構成するためには、画素部だけでも１００〜２００万個の結晶質ＴＦＴが必要となり、さらに周辺に設けられる機能回路を付加するとそれ以上の結晶質ＴＦＴが必要であった。液晶表示装置に要求される仕様は厳しく、画像表示を安定して行うためには、個々の結晶質ＴＦＴの信頼性を確保することが必要であった。
【０００７】
ＴＦＴの特性はオン状態とオフ状態の２つの状態に分けて考えることができる。オン状態の特性からは、オン電流、移動度、Ｓ値、しきい値などの特性を知ることができ、オフ状態の特性ではオフ電流が重視されている。
【０００８】
しかし、結晶質ＴＦＴはオフ電流が高くなりやすいという問題点があった。
【０００９】
また、結晶質ＴＦＴは信頼性の面で依然ＬＳＩなどに用いられるＭＯＳトランジスタ（単結晶半導体基板上に作製されるトランジスタ）に及ばないとされている。例えば、結晶質ＴＦＴを連続駆動させると移動度やオン電流（ＴＦＴがオン状態にある時に流れる電流）の低下、オフ電流（ＴＦＴがオフ状態にある時に流れる電流）の増加といった劣化現象が観測されることがあった。この原因はホットキャリア効果であり、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられた。
【００１０】
ＭＯＳトランジスタでは、オフ電流を下げ、ドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル領域の外側に低濃度の不純物領域を設けたものであり、この低濃度不純物領域をＬＤＤ領域と呼んでいる。
【００１１】
特にＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる構造（ＧＯＬＤ（Gate-drain  Overlapped  LDD）構造）を有している場合、ドレイン近傍の高電界を緩和してホットキャリア効果を防ぎ、信頼性を向上させることができた。なお本明細書においてＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なる領域をＬｏｖ領域（第１のＬＤＤ領域）と呼ぶ。
【００１２】
なおＧＯＬＤ（Gate-drain  Overlapped  LDD）構造は、ＬＡＴＩＤ（Large-tilt-angle  implanted drain）構造、または、ＩＴＬＤＤ（Inverse T  LDD）構造等としても知られている。そして、例えば、「Mutsuko Hatano,Hajime  Akimoto and  Takeshi Sakai,IEDM97 TECHNICAL  DIGEST,p523-526,1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造であるが、他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【００１３】
なお本明細書においてＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならない領域をＬｏｆｆ領域（第２のＬＤＤ領域）と呼ぶ。
【００１４】
Ｌｏｆｆ領域とＬｏｖ領域を併せ持つＴＦＴの作製方法はすでにいくつか提案されている。Ｌｏｖ領域とＬｏｆｆ領域とを形成する方法としては、セルフアラインは用いずにマスクのみで形成する方法と、互いに幅の異なる２層のゲート電極及びゲート絶縁膜を用いてセルフアラインのみで形成する方法とが挙げられる。
【００１５】
しかしマスクのみを用いる場合、Ｌｏｖ領域とＬｏｆｆ領域を形成するのに２枚のマスクが必要となり、工程数が増加してしまう。一方セルフアラインのみによってＬｏｖ領域とＬｏｆｆ領域を形成する場合、マスクの数を増やさなくても良いので、工程数を抑えることは可能である。しかしゲート電極の幅とゲート絶縁膜の厚さはそのままＬｏｖ領域とＬｏｆｆ領域の形成される位置に影響を与える。ゲート電極とゲート絶縁膜のエッチングレートはたいていの場合大きく異なっており、エッチングによって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせを制御するのが難しい。
【００１６】
【発明が解決しようとする課題】
本発明は上記のことに鑑み、Ｌｏｖ領域及びＬｏｆｆ領域を形成する際にマスクの数を抑え、またＬｏｖ領域とＬｏｆｆ領域を所望の位置に容易に形成できるようにすることを課題とする。またオン状態とオフ状態の両方で良好な特性が得られる結晶質ＴＦＴを実現することを課題とする。そして、そのような結晶質ＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体表示装置を実現することを課題とする。
【００１７】
【課題を解決するための手段】
本発明は、ゲート電極を用いたセルフアラインとマスクとを用いて半導体層に不純物を添加し、Ｌｏｖ領域とＬｏｆｆ領域を形成した。ゲート電極は２層の導電膜から形成されており、より半導体層に近い層（第１のゲート電極）は遠い層（第２のゲート電極）よりも、チャネル長方向において長くなっている。
【００１８】
なお本明細書においてチャネル長方向とは、ソース領域とドレイン領域の間をキャリアが移動する方向である。
【００１９】
本発明では、第１のゲート電極と第２のゲート電極のチャネル長方向（キャリアが移動する方向）の長さ（以下単にゲート電極の幅と呼ぶ）が異なっている。そのため、第１及び第２のゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第２のゲート電極の下に位置する半導体層中のイオン濃度を、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度より低くすることが可能である。そしてさらに、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【００２０】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することが容易になった。
【００２１】
以下に本発明の構成を示す。
【００２２】
本発明によって
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、液晶セルとを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００２３】
本発明によって
絶縁表面上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、液晶セルとを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００２４】
本発明によって
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とを含むＴＦＴと、液晶セルとを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極は、端部における断面の形状がテーパーであり、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００２５】
本発明は、前記ＬＤＤ領域が前記第２のゲート電極をマスクとして前記半導体層に前記不純物を添加することにより、自己整合的に形成されていることを特徴としていても良い。
【００２６】
本発明は、前記ＬＤＤ領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００２７】
本発明によって
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ含む画素ＴＦＴ及び駆動回路用ＴＦＴと、液晶セルとを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記画素ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを含んでおり、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記画素ＴＦＴの前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００２８】
本発明によって
絶縁表面上に形成された半導体層と、該半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極とをそれぞれ含む画素ＴＦＴ及び駆動回路用ＴＦＴと、液晶セルとを有する半導体表示装置であって、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記第１のゲート電極は、端部における断面の形状がテーパーであり、
前記画素ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、前記チャネル形成領域に接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記駆動回路用ＴＦＴの半導体層は、前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なるチャネル形成領域と、該チャネル形成領域と接し、かつ前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なる第３のＬＤＤ領域と、該第３のＬＤＤ領域と接するソース領域またはドレイン領域とを含んでおり、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記画素ＴＦＴの前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００２９】
本発明は、前記第１のＬＤＤ領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３０】
本発明は、前記第３のＬＤＤ領域における不純物濃度が、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでおり、チャネル形成領域からの距離が増大するとともに不純物濃度が増加することを特徴としていても良い。
【００３１】
本発明は、前記第１のＬＤＤ領域または前記第３のＬＤＤ領域が、前記第２のゲート電極をマスクとして前記半導体層に前記不純物を添加することにより、自己整合的に形成されていることを特徴としていても良い。
【００３２】
本発明によって
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、液晶セルとを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられたコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記コンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
チャネル長の方向における前記第１のゲート電極の幅は、チャネル長の方向における前記第２のゲート電極の幅より広く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３３】
本発明によって
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、液晶セルとを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられた第１のコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記第１のコンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記中間配線は、前記ゲート絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２のコンタクトホールを介して前記ソース領域または前記ドレイン領域に接続されており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記画素ＴＦＴの前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３４】
本発明によって
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜と、液晶セルとを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられたコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記コンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮蔽膜は前記中間配線と同じ導電膜から形成されており、
前記遮蔽膜は前記チャネル形成領域と重なるように前記第２の層間絶縁膜上に形成されており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３５】
本発明によって
絶縁表面上に形成された半導体層と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極と、第１の配線と、第２の配線と、第１の層間絶縁膜と、第２の層間絶縁膜と、中間配線と、遮蔽膜と、液晶セルとを有する半導体表示装置であって、
前記ゲート絶縁膜は前記半導体層を覆って前記絶縁表面上に形成されており、
前記第１のゲート電極及び前記第１の配線は前記ゲート絶縁膜に接して形成されており、
前記第２のゲート電極と前記第２の配線とは、それぞれ前記第１のゲート電極と前記第１の配線とに接して形成されており、
前記第１のゲート電極及び前記第１の配線は第１の導電膜から形成されており、
前記第２のゲート電極及び前記第２の配線は第２の導電膜から形成されており、
前記第１の層間絶縁膜は、前記第１及び第２のゲート電極と、前記第１及び第２の配線と、前記ゲート絶縁膜とを覆って形成されており、
前記第２の層間絶縁膜は、前記第１の層間絶縁膜上に形成されており、
前記中間配線は、前記第２の層間絶縁膜に設けられた第１のコンタクトホールを介して前記第１の層間絶縁膜に接するように、前記第２の層間絶縁膜を覆って形成されており、
前記中間配線は前記第１のコンタクトホールにおいて、前記第１の層間絶縁膜を間に介して前記第２の配線と重なっており、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記中間配線は、前記ゲート絶縁膜と、前記第１の層間絶縁膜と、第２の層間絶縁膜とに設けられた第２のコンタクトホールを介して前記ソース領域または前記ドレイン領域に接続されており、
前記遮蔽膜は前記中間配線と同じ導電膜から形成されており、
前記遮蔽膜は前記チャネル形成領域と重なるように前記第２の層間絶縁膜上に形成されており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３６】
本発明によって
基板上に形成された遮光膜と、前記遮光膜を覆って前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、液晶セルとを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮光膜は前記絶縁膜を介して前記チャネル形成領域と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３７】
本発明によって
基板上に形成された遮光膜と、前記遮光膜を覆って前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された半導体層と、前記半導体層に接するゲート絶縁膜と、前記ゲート絶縁膜に接する第１のゲート電極と、前記第１のゲート電極に接する第２のゲート電極と、液晶セルとを有する半導体表示装置であって、
前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接するＬＤＤ領域と、前記ＬＤＤ領域に接するソース領域及びドレイン領域とを有しており、
前記ＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっており、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記遮光膜は前記絶縁膜を介して前記チャネル形成領域と重なっており、
前記液晶セルは画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた液晶とを有しており、
前記ソース領域または前記ドレイン領域は、前記画素電極と電気的に接続されていることを特徴とする半導体表示装置が提供される。
【００３８】
本発明は、前記絶縁膜がＣＭＰ研磨によって平坦化されていることを特徴としていても良い。
【００３９】
本発明は、前記半導体表示装置を用いることを特徴とするビデオカメラ、画像再生装置、ヘッドマウントディスプレイまたはパーソナルコンピュータであっても良い。
【００４０】
本発明によって
絶縁表面上に半導体層を形成する工程と、
前記半導体層に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するように第１の導電膜を形成する工程と、
前記第１の導電膜に接するように第２の導電膜を形成する工程と、
前記第１の導電膜と前記第２の導電膜をパターニングして第１のゲート電極と第２のゲート電極とを形成する工程と、
前記半導体層の前記第１及び第２のゲート電極が形成されている方から前記半導体層に第１の不純物を添加する工程と、
前記第１のゲート電極と前記第２のゲート電極とを覆って前記半導体層上にマスクを形成し、前記半導体層の前記マスクが形成されている方から前記第１の不純物と同じ導電型を有する第２の不純物を添加することで、前記半導体層中にチャネル形成領域と、前記チャネル形成領域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを形成する工程と、
前記半導体層と、前記第１のゲート電極と、前記第２のゲート電極とを覆って、一層または複数の層からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース領域またはドレイン領域と電気的に接続している画素電極を形成する工程と、
を有する半導体表示装置の作製方法であって、
チャネル長方向において、前記第１のゲート電極は前記第２のゲート電極よりも長く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置の作製方法が提供される。
【００４１】
本発明によって
絶縁表面上に半導体層を形成する工程と、
前記半導体層に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するように第１の導電膜を形成する工程と、
前記第１の導電膜に接するように第２の導電膜を形成する工程と、
前記第１の導電膜と前記第２の導電膜をパターニングして第１のゲート電極と第２のゲート電極とを形成する工程と、
前記半導体層の前記第１及び第２のゲート電極の形成されている方から前記ゲート電極に第１の不純物を添加する工程と、
前記第１のゲート電極と前記第２のゲート電極とを覆って前記半導体層上にマスクを形成し、前記半導体層の前記マスクが形成されている方から前記第１の不純物と同じ導電型を有する第２の不純物を添加することで、前記半導体層中にチャネル形成領域と、前記チャネル形成領域に接する第１のＬＤＤ領域と、前記第１のＬＤＤ領域に接する第２のＬＤＤ領域と、前記第２のＬＤＤ領域に接するソース領域及びドレイン領域とを形成する工程と、
前記半導体層と、前記第１のゲート電極と、前記第２のゲート電極とを覆って、一層または複数の層からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース領域またはドレイン領域と電気的に接続している画素電極を形成する工程と、
を有する半導体表示装置の作製方法であって、
チャネル長方向において、前記第１のゲート電極は前記第２のゲート電極よりも長く、
前記チャネル形成領域は前記ゲート絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
前記第１のＬＤＤ領域は前記ゲート絶縁膜を間に挟んで前記第１のゲート電極と重なっていることを特徴とする半導体表示装置の作製方法が提供される。
【００４２】
本発明によって
絶縁表面上に半導体層を形成する工程と、
前記半導体層に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するように第１の形状の第１の導電層と、第１の形状の第２の導電層とを形成する工程と、
前記第１の形状の第１の導電層、前記第１の形状の第２の導電層をエッチングして、テーパー部を有する第１のゲート電極と、第２のゲート電極を形成する工程と、
前記ゲート絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、第２のＬＤＤ領域を形成すると同時に、前記第１のゲート電極のテーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記半導体層の端部に向かって不純物濃度が増加する第１のＬＤＤ領域を形成する工程と、
前記テーパー部を有する第１のゲート電極と第２のゲート電極をマスクとして一導電型を付与する不純物元素を添加してソース領域またはドレイン領域を形成する工程と、
前記半導体層と、前記第１のゲート電極と、前記第２のゲート電極とを覆って、一層または複数の層からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース領域またはドレイン領域と電気的に接続している画素電極を形成する工程と、
を有する半導体表示装置の作製方法が提供される。
【００４３】
本発明によって
絶縁表面上に半導体層を形成する工程と、
前記半導体層に接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に接するように第１の導電膜を形成する工程と、
前記第１の導電膜に接するように第２の導電膜を形成する工程と、
前記第２の導電膜をエッチングし、第１の形状の第２の導電層とを形成する工程と、
前記第１の導電膜をエッチングし、第１の形状の第１の導電層を形成する工程と、
前記第１の形状の第１の導電層、前記第１の形状の第２の導電層をエッチングして、テーパー部を有する第１のゲート電極と、第２のゲート電極とを形成する工程と、
前記ゲート絶縁膜を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、第２のＬＤＤ領域を形成すると同時に、前記第１のゲート電極のテーパ−部を通過させて前記半導体層に一導電型を付与する不純物元素を添加し、前記半導体層の端部に向かって不純物濃度が増加する第１のＬＤＤ領域を形成する工程と、
前記テーパー部を有する第１のゲート電極と第２のゲート電極をマスクとして一導電型を付与する不純物元素を添加してソース領域またはドレイン領域を形成する工程と、
前記半導体層と、前記第１のゲート電極と、前記第２のゲート電極とを覆って、一層または複数の層からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース領域またはドレイン領域と電気的に接続している画素電極を形成する工程と、
を有する半導体表示装置の作製方法が提供される。
【００４４】
【発明の実施の形態】
図１に本発明の薄膜トランジスタの構造およびその作製方法を示す。
【００４５】
基板１００上に下地膜１０１を形成する。下地膜１０１は形成しなくとも良いが、下地膜１０１を形成することは基板１００から半導体層への不純物拡散を防ぐのに有効である。そして下地膜１０１上に公知の方法で形成された結晶質半導体膜からなる半導体層１０２、１０３を形成する。
【００４６】
半導体層１０２、１０３を覆うようにゲート絶縁膜１０４を形成する。そしてゲート絶縁膜１０４上にゲート電極を形成するための第１の導電膜１０５と第２の導電膜１０６とを形成する。なお第１の導電膜１０５と第２の導電膜１０６は、エッチングで選択比の取れる導電性材料であることが必要である。（図１（Ａ））
【００４７】
次に、半導体層１０２、１０３上にレジストによるマスク１０７、１０８を形成する。そしてマスク１０７、１０８を用いて第１の導電膜１０５と第２の導電膜１０６をエッチングする（第１のエッチング処理）ことで第１の形状の導電層１０９、１１０（第１の形状の第１の導電層１０９ａ、１１０ａ、第１の形状の第２の導電層１０９ｂ、１１０ｂ）が形成される。（図１（Ｂ））
【００４８】
ここで図２（Ａ）に図１（Ｂ）における第１の形状の導電層１０９、１１０の拡大図を示す。図２（Ａ）示すように第１の導電層１０９ａ、１１０ａ及び第２の導電層１０９ｂ、１１０ｂの端部はテーパー状となる。またゲート絶縁膜１０４は、上記エッチングによって第１の形状の導電層１０９、１１０で覆われない領域がエッチングされ薄くなり、第１の形状のゲート絶縁膜１０４ａとなる。
【００４９】
次に、図１（Ｃ）に示すように第２のエッチング処理を行う。第１の形状の第２の導電層１０９ｂ、１１０ｂを異方性エッチングし、かつ、それより遅いエッチング速度で第１の形状の第１の導電層１０９ａ、１１０ａを異方性エッチングし、第２の形状の導電層１１３、１１４（第２の形状の第１の導電層１１３ａ、１１４ａと第２の形状の第２の導電層１１３ｂ、１１４ｂ）を形成する。
【００５０】
ここで、図２（Ｂ）に図１（Ｃ）における第２の形状の導電層１１３、１１４の拡大図を示す。図２（Ｂ）に示すように、第２のエッチング処理により第２の形状の第２の導電層１１３ｂ、１１４ｂは第２の形状の第１の導電層１１３ａ、１１４ａよりもよりたくさんエッチングされている。また、マスク１０７、１０８は第２のエッチング処理によってエッチングされ、マスク１１１、１１２となっている。また、第１の形状のゲート絶縁膜１０４ａは、上記エッチングによって第２の形状の導電層１１３、１１４で覆われない領域がさらにエッチングされ薄くなり、第２の形状のゲート絶縁膜１０４ｂとなる。
【００５１】
マスク１１１、１１２を除去し、図１（Ｄ）に示すように半導体層１０２、１０３に第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングは、第２の形状の導電層１１３、１１４を不純物元素に対するマスクとして用い、第２の形状の第２の導電層１１３ａ、１１４ａの下側の領域にも不純物元素が添加されるようにドーピングする。
【００５２】
こうして、第２の導電層１１３ａ、１１４ａと重なる第１の不純物領域１１５、１１６と、第１の不純物領域よりも不純物の濃度が高い第２の不純物領域１１７、１１８とが形成される。なお本実施例ではマスク１１１、１１２を除去してからｎ型を付与する不純物元素を添加したが、本発明はこれに限定されない。図１（Ｄ）の工程においてｎ型を付与する不純物元素を添加してからマスク１１１、１１２を除去しても良い。
【００５３】
次に第２の形状の導電層１１４を覆うように半導体層１０３上にレジストからなるマスク１１９を形成する。マスク１１９は第２の形状のゲート絶縁膜１０４ｂを間に挟んで第２の不純物領域１１８と一部重なっている。そして第２のドーピング処理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。第２のドーピング処理によって、チャネル形成領域１２４及びＬｏｖ領域１２３の他に、自己整合的にソース領域１２０、ドレイン領域１２１、Ｌｏｆｆ領域１２２が半導体層１０３に形成される。また第２の形状の第１の導電層１１３ａをマスクとした第２のドーピング処理によって、半導体層１０２に第３の不純物領域１２５が形成される。（図１（Ｅ））
【００５４】
本発明はマスク１１９のサイズを制御することで、Ｌｏｆｆ領域１２２のサイズを自由に設定することが可能である。
【００５５】
そして、図１（Ｆ）に示すように、ｎチャネル型ＴＦＴを形成する半導体層１０３はレジストマスク１２６で全面を被覆する。そして第２の形状の導電層１１３を不純物元素に対するマスクとして用いた第３のドーピング処理によって、ｐチャネル型ＴＦＴを形成する半導体層１０２にｐ型を付与する不純物元素を有するソース領域１２７、ドレイン領域１２８及びＬｏｖ領域１２９とチャネル形成領域１３０を自己整合的に形成する。
【００５６】
ソース領域１２７、ドレイン領域１２８及びＬｏｖ領域１２９にはそれぞれ異なる濃度でｎ型を付与する不純物が添加されているが、ｐ型を付与する不純物元素の濃度がｎ型を付与する不純物元素の濃度よりも十分に高くなるようにすることで、ソース領域１２７、ドレイン領域１２８及びＬｏｖ領域１２９の導電型をｐ型とした。
【００５７】
以上までの工程でそれぞれの半導体層１０２、１０３に不純物領域（ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層１０２、１０３と重なる第２の形状の導電層１１３、１１４がゲート電極として機能する。第２の形状の第１の導電層１１３ａ、１１４ａを第１のゲート電極、第２の形状の第２の導電層１１３ｂ、１１４ｂを第２のゲート電極と呼ぶ。
【００５８】
次に導電型の制御を目的として、それぞれの半導体層に添加された不純物元素を活性化する工程を行う。ただし、１０５、１０６に用いた導電性の材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００５９】
さらに、３〜１００％の水素を含む雰囲気中で熱処理を行い、半導体層１０２、１０３を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６０】
以上の工程が終了すると、ｐチャネル型ＴＦＴ１４１、ｎチャネル型ＴＦＴ１４２が完成する。
【００６１】
なお図１及び図２では、チャネル長方向における第２のゲート電極１１３ｂ、１１４ｂの長さと比べ、第２の形状の第１のゲート電極１１３ａ、１１４ａのほうが長くなっている領域の表面が平坦であるように図示されているが、実際は非常に小さいテーパー角を有するテーパー状となっている。なお、エッチング条件によっては、平坦にすることも可能である。
【００６２】
上述したように、本発明では、第１のゲート電極と第２のゲート電極のチャネル長方向（キャリアが移動する方向）の長さ（以下単にゲート電極の幅と呼ぶ）が異なっている。そのため、第１及び第２のゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第２のゲート電極の下に位置する半導体層中のイオン濃度を、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度より低くすることが可能である。そしてさらに、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【００６３】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することが容易になった。
【００６４】
【実施例】
以下、本発明の実施例について説明する。
【００６５】
（実施例１）
本実施例では、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００６６】
まず、図３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス、または石英基板から成る基板３００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。なお図３（Ａ）では２層構造である下地膜３０１を１つの層で示した。本実施例では下地膜３０１が２層構造である例を示したが、前記絶縁膜の単層膜または３層以上積層させた構造として形成しても良い。
【００６７】
半導体層３０２〜３０４は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層３０２〜３０４の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００６８】
公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法、触媒金属を用いた結晶化法がある。
【００６９】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００７０】
次いで、半導体層３０２〜３０４を覆うゲート絶縁膜３０５を形成する。ゲート絶縁膜３０５はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７１】
そして、ゲート絶縁膜３０５上にゲート電極を形成するための第１の導電膜３０６と第２の導電膜３０７とを形成する。本実施例では、第１の導電膜３０６をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜３０７をＷで１００〜３００ｎｍの厚さに形成する。
【００７２】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００７３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％または９９．９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００７４】
なお、本実施例では、第１の導電膜３０６をＴａ、第２の導電膜３０７をＷとしたが、特に限定されず、エッチングの選択比のとれる導電性材料であれば良い。第１の導電膜３０６と第２の導電膜３０７は、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。（図３（Ｂ））
【００７５】
次に、レジストによるマスク３０８〜３１１を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００７６】
なお図３（Ｃ）では図示しなかったが、上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。また図３（Ｃ）では図示しなかったが、ゲート絶縁膜３０５は、上記エッチングによって第１の形状の導電層３１２〜３１５で覆われない領域が２０〜５０nm程度エッチングされ薄くなり、第１の形状のゲート絶縁膜３０５ａとなる。
【００７７】
こうして、第１のエッチング処理により第１の形状の第１の導電層と第１の形状の第２の導電層とから成る第１の形状の導電層３１２〜３１５（第１の導電層３１２ａ〜３１５ａと第２の導電層３１２ｂ〜３１５ｂ）を形成する。
【００７８】
次に、図３（Ｄ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層３２０〜３２３（第１の導電層３２０ａ〜３２３ａと第２の導電層３２０ｂ〜３２３ｂ）を形成する。また図３（Ｄ）では図示しなかったが、第１の形状のゲート絶縁膜３０５ａは、上記エッチングによって第２の形状の導電層３２０〜３２３で覆われない領域がさらに２０〜５０nm程度エッチングされ薄くなり、第２の形状のゲート絶縁膜３０５ｂとなった。また、マスク３０８〜３１１は第２のエッチング処理によってエッチングされ、マスク３１６〜３１９となっている。
【００７９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８０】
そして、マスク３１６〜３１９を除去し、図４（Ａ）に示すように第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13atoms/cm2のドーズ量で行う。ドーピングは、第２の形状の第２の導電層３２０ｂ〜３２２ｂを不純物元素に対するマスクとして用い、第２の形状の第１の導電層３２０ａ〜３２２ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第２の形状の第１の導電層３２０ａ〜３２２ａと重なる第１の不純物領域３２５〜３２７と、第１の不純物領域よりも不純物の濃度が高い第２の不純物領域３２８〜３３０とが形成される。なお本実施例ではマスク３１６〜３１９を除去してからｎ型を付与する不純物元素を添加したが、本発明はこれに限定されない。図４（Ａ）の工程においてｎ型を付与する不純物元素を添加してからマスク３１６〜３１９を除去しても良い。
【００８１】
次に第２の形状の第２の導電層３１８を覆うように半導体層３０４上にレジストからなるマスク３３１を形成する。マスク３３１は第２の形状のゲート絶縁膜３０５ｂを間に挟んで第２の不純物領域３３０と一部重なっている。そして第２のドーピング処理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。（図４（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第２の形状の導電層３２０、３２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的にソース領域３３２〜３３４、ドレイン領域３３５〜３３７、中間領域３３８、Ｌｏｖ領域３３９〜３４０が形成される。またマスク３３１によってＬｏｆｆ領域３４１が形成される。ソース領域３３２〜３３４、ドレイン領域３３５〜３３７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８２】
本発明はマスク３３１のサイズを制御することで、Ｌｏｆｆ領域３４１の、キャリアが移動する方向における長さを自由に設定することが可能である。
【００８３】
ｎ型を付与する不純物元素は、Ｌｏｆｆ領域で１×１０17〜１×１０18atoms/cm3の濃度となるようにし、Ｌｏｖ領域で１×１０16〜３×１０18atoms/cm3の濃度となるようにする。
【００８４】
なお図４（Ｂ）において、上述したような条件でｎ型を付与する不純物元素をドーピングする前または後に、半導体層３０４上にマスク３３１を形成した状態で加速電圧を７０〜１２０ｋｅＶとしｎ型を付与する不純物元素をドーピングしても良い。上記工程によって、画素ＴＦＴのＬｏｆｆ領域となる部分３４１のｎ型を付与する不純物元素の濃度を抑えつつ、駆動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域となる部分３４０のｎ型を付与する不純物元素の濃度を高めることができる。画素ＴＦＴのＬｏｆｆ領域となる部分３４１のｎ型を付与する不純物元素の濃度を抑えることで、画素ＴＦＴのオフ電流を低減することが可能である。また駆動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域となる部分３４０のｎ型を付与する不純物元素の濃度を高めることで、ホットキャリア効果による、ドレイン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすのを防ぐことができる。この工程において、駆動回路に用いられるｎチャネル型ＴＦＴのＬｏｖ領域となる部分３４０の、ｎ型を付与する不純物元素の濃度は、５×１０17〜５×１０19atoms/cm3であることが望ましい。
【００８５】
そして、図４（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層３０２に一導電型とは逆の導電型の不純物元素が添加されたソース領域３６０と、ドレイン領域３６１と、Ｌｏｖ領域３４２を形成する。第２の形状を有する導電層３２０を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層３０３、３０４はレジストマスク３４３で全面を被覆しておく。ソース領域３６０及びドレイン領域３６１と、Ｌｏｖ領域３４２とにはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。実際には、ソース領域３６０と、ドレイン領域３６１と、Ｌｏｖ領域３４２に含まれるボロンは、第２のドーピング処理と同様に半導体層上に位置するテーパー状となっている導電層や絶縁膜の膜厚による影響を受け、不純物元素の濃度も変化している。
【００８６】
以上までの工程でそれぞれの半導体層３０２〜３０４に不純物領域（ソース領域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層３０２〜３０４と重なる第２の形状の導電層３２０〜３２２がゲート電極として機能する。また、３２３は容量配線として機能する。
【００８７】
こうして導電型の制御を目的として、それぞれの半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第１の導電膜３０６、第２の導電膜３０７が熱に弱い場合には、ゲート電極、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００８８】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８９】
次いで、第１の層間絶縁膜３４４は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜３４５を形成する。
【００９０】
そして第２の層間絶縁膜３４５の容量配線３２３上にコンタクトホールを形成し、前記第１の層間絶縁膜３４４の一部を露出させる。次に中間配線３４６を容量配線３２３上のコンタクトホールを介して第１の層間絶縁膜３４４に接するように形成した。（図４（Ｄ））
【００９１】
次に第２の層間絶縁膜３４５上に、有機絶縁物材料から成る第３の層間絶縁膜３４７を形成する。
【００９２】
そして、第２の形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５にコンタクトホールを形成し、該コンタクトホールを介して、ソース領域３６０、３３３、３３４と接するようにソース配線３４８〜３５０を形成した。また同様に、ドレイン領域３６１、３３６と接するドレイン配線３５１を形成する（図５（Ａ））。ドレイン領域３３７と中間配線３４６とは、ドレイン配線３５２によって電気的に接続される。
【００９３】
なお、第２の形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５、第３の層間絶縁膜３４７がＳｉＯ2膜またはＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッチングでコンタクトホールを形成するのが好ましい。また第２の形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５、第３の層間絶縁膜３４７が有機樹脂膜の場合、ＣＨＦ3を用いたドライエッチング、またはＢＨＦ（緩衝フッ酸：ＨＦ＋ＮＨ4Ｆ）でコンタクトホールを形成するのが好ましい。また第２の形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５、第３の層間絶縁膜３４７が異なる材料で形成されている場合、膜ごとにエッチングの方法及び用いるエッチャントやエッチングガスの種類を変えることが好ましいが。エッチングの方法及び用いるエッチャントやエッチングガスを全て同じにしてコンタクトホールを形成しても良い。
【００９４】
容量配線３２３と中間配線３４６との間に第１の層間絶縁膜３４４が接して設けられている部分に、保持容量が形成される。
【００９５】
次に、有機樹脂からなる第４層間絶縁膜３５３を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第４層間絶縁膜３５３は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【００９６】
次に第４層間絶縁膜３５３に、中間配線３５２に達するコンタクトホールを形成し、画素電極３５４を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極３５４を形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極３５４が液晶セルの画素電極となる。（図５（Ｂ））
【００９７】
次に、図６に示すように、図５（Ｂ）の状態のアクティブマトリクス基板に配向膜３５５を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。また図６には示さないが、対向基板とアクティブマトリクス基板との間にスペーサを有していても良い。
【００９８】
一方、対向側の対向基板３５６に対向電極３５７および配向膜３５８を形成する。図６では図示しないが対向基板３５６上に遮蔽膜を有していても良い。その場合、遮蔽膜はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤（図示せず）で貼り合わせる。シール剤にはフィラー（図示せず）が混入されていて、このフィラー（場合によってはスペーサも）によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３５９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。
【００９９】
本実施例において、画素ＴＦＴ４０１の半導体層は、ソース領域４０４、ドレイン領域４０５、Ｌｏｆｆ領域４０６、Ｌｏｖ領域４０７、チャネル形成領域４０８、中間領域４０９を含んでいる。Ｌｏｆｆ領域４０６は第２の形状のゲート絶縁膜３０５ｂを介してゲート電極３１８と重ならないように設けられている。またＬｏｖ領域４０７は第２の形状のゲート絶縁膜３０５ｂを介してゲート電極３１８と重なるように設けられている。このような構造はホットキャリア効果によるオフ電流を低減する上で非常に効果的である。
【０１００】
また、本実施例では画素ＴＦＴ４０１はダブルゲート構造としているが、本発明では画素ＴＦＴはシングルゲート構造やその他のマルチゲート構造を有していても良い。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流をさらに低減することができるという利点がある。
【０１０１】
また本実施例では画素用ＴＦＴ４０１はｎチャネル型ＴＦＴであるが、ｐチャネル型ＴＦＴであってもかまわない。
【０１０２】
なお、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。
【０１０３】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ４０３として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、サンプリング回路（サンプル及びホールド回路）などが含まれる。デジタル駆動を行う場合には、Ｄ／Ａコンバータなどの信号変換回路も含まれ得る。
【０１０４】
本実施例の場合、ＣＭＯＳ回路のｎチャネル型ＴＦＴ（駆動回路用ｎチャネル型ＴＦＴ）４０３の半導体層は、ソース領域４２１、ドレイン領域４２２、Ｌｏｖ領域４２３及びチャネル形成領域４２４を含んでいる。
【０１０５】
駆動回路用ｐチャネル型ＴＦＴ４０２の半導体層は、ソース領域４１０、ドレイン領域４１１、Ｌｏｖ領域４１２、チャネル形成領域４１３を含んでいる。Ｌｏｖ領域４１２は第２の形状のゲート絶縁膜３０５ｂを介してゲート電極３２０と重なるように設けられている。なお本実施例において駆動回路用ｐチャネル型ＴＦＴ４０２はＬｏｆｆ領域を有していないが、Ｌｏｆｆ領域を有する構成にしても良い。
【０１０６】
上述したように本発明では、ゲート電極のチャネル長方向の長さ（以下単にゲート電極の幅と呼ぶ）が異なっているため、ゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【０１０７】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することも容易になった。
【０１０８】
また、画素ＴＦＴのドレイン領域に接続されたドレイン配線を形成するためのコンタクトホールは、ゲート絶縁膜と第１の層間絶縁膜とをエッチングして形成する必要があったため、ドレイン配線と容量配線と第１の層間絶縁膜とで保持容量を形成することが難しかった。しかし本発明は第２の層間絶縁膜と第３の層間絶縁膜の間に新たに中間配線を設けているので、画素ＴＦＴのドレイン配線に接続された中間配線３５２と、第１の層間絶縁膜３４４と、ゲート信号線と同時に形成された容量配線３２３とで保持容量を形成することができる。
【０１０９】
なお本実施例では透過型の液晶表示装置について説明したが、本発明はこれに限定されず、反射型の液晶表示装置であっても良い。また本実施例では画素ＴＦＴがｎチャネル型ＴＦＴである場合について説明したが、本発明はこれに限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっても良い。
【０１１０】
また本実施例では、画素ＴＦＴにＬｏｖ領域とＬｏｆｆ領域の両方を設ける場合について説明したが、画素ＴＦＴがＬｏｖ領域のみを有している構成にしても良い。また本実施例では駆動回路用ＴＦＴにＬｏｖ領域のみ設ける構成について説明したが、駆動回路用ＴＦＴにＬｏｖ領域とＬｏｆｆ領域の両方を設ける構成にしても良い。
【０１１１】
（実施例２）
本実施例では、本発明の液晶表示装置の画素部の上面図について説明する。
【０１１２】
図７（Ａ）に本実施例の液晶表示装置の上面図を示す。また図７（Ｂ）は本実施例の液晶表示装置の画素部の回路図である。５０１はソース信号線、５０２はゲート信号線である。ソース信号線５０１上に設けられている配線５０３は容量配線であり、ソース信号線５０１と重なっている。
【０１１３】
５０４は画素ＴＦＴであり、半導体層５０５を有している。半導体層５０５上にゲート信号線５０２の一部がゲート電極として設けられている。そして半導体層５０５のソース領域とドレイン領域は、一方はソース信号線５０１に、もう一方はドレイン配線５１０によって中間配線５１１に接続されている。容量配線５０３は、５１２で示す部分で第１の層間絶縁膜（図示せず）と接しており、容量配線５０３と第１の層間絶縁膜と中間配線５１１とは５１２で示す部分で保持容量を形成している。
【０１１４】
ドレイン配線５１０は画素電極５０９に接続されている。
【０１１５】
なお本実施例は実施例１と自由に組み合わせることが可能である。
【０１１６】
（実施例３）
本実施例では、保持容量を、容量配線と第１の層間絶縁膜と中間配線とで形成する構成に加え、容量配線とゲート絶縁膜と半導体層とで形成している例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１１７】
図８に本実施例の液晶表示装置の断面図を示す。本実施例の液晶表示装置は図５（Ｂ）で示した液晶表示装置と、半導体層６００を有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例の液晶表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１１８】
半導体層６００は第２の形状のゲート絶縁膜３０５ｂを間に挟んで第１の容量配線３２３ａ及び第２の容量配線３２３ｂと重なっている。半導体層６００はチャネル形成領域６０３と、チャネル形成領域６０３に接するように設けられた第１の不純物領域６０２と、第１の不純物領域６０２に接するように設けられた第２の不純物領域６０１とを有している。第１の不純物領域６０２における不純物の濃度は第２の不純物領域６０１における不純物の濃度よりも低い。また第１の不純物領域６０２は第１の容量配線３２３ａと、第１の形状のゲート絶縁膜３０５ｂを間に挟んで重なっている。
【０１１９】
なお半導体層６００が有するチャネル形成領域６０３にチャネルが形成されるような電圧が、容量配線３２３に常にかかっている。
【０１２０】
中間配線３４６はドレイン配線３５２によって画素ＴＦＴ２０１のドレイン領域４０５と電気的に接続されている。また中間配線３４６は第２の層間絶縁膜３４５に形成されたコンタクトホールを介して第２の容量配線３２３ｂ上の第１の層間絶縁膜３４４と接している。
【０１２１】
本実施例の構成によって、保持容量の容量値を高くすることができる。なお保持容量の面積を大きくすると開口率の低下によって液晶表示装置の輝度が低くなってしまっていたが、本実施例の構成では、容量配線３２３と第２の形状のゲート絶縁膜３０５ｂと半導体層６００とで形成される保持容量が、中間配線３４６と第１の層間絶縁膜３４４と容量配線３２３とで形成される保持容量とが重なっているために、開口率の低下を抑えつつ保持容量の容量値を高くすることができる。
【０１２２】
なお本実施例では画素ＴＦＴがｎチャネル型ＴＦＴである場合について説明したが、本発明はこれに限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっても良い。
【０１２３】
なお本実施例は実施例１、２と組み合わせて実施することが可能である。
【０１２４】
（実施例４）
本実施例では、中間配線と遮蔽膜（ブラックマトリクス）とを同時に形成する例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１２５】
図９に本実施例の液晶表示装置の断面図を示す。本実施例の液晶表示装置は図５（Ｂ）で示した液晶表示装置と、遮蔽膜７０１を有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例の液晶表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１２６】
中間配線３４６は第２の層間絶縁膜３４５に形成されたコンタクトホールを介して第２の容量配線３２３ｂ上の第１の層間絶縁膜３４４と接している。
【０１２７】
遮蔽膜７０１は第２の層間絶縁膜３４５上に中間配線３４６と同時に形成される。遮蔽膜７０１を設けることによって、液晶表示装置の外部からの光が画素ＴＦＴのチャネル形成領域４０８に入射することによってオフ電流が増加するのを防ぐことができる。
【０１２８】
また本実施例の遮蔽膜７０１は中間配線３４６と同時に形成することが可能であるため、工程数を増やす必要がない。
【０１２９】
なお本実施例の場合、遮蔽膜７０１と中間配線３４６とを光を透過しにくい材料で形成することが重要である。
【０１３０】
なお本実施例では画素ＴＦＴがｎチャネル型ＴＦＴである場合について説明したが、本発明はこれに限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっても良い。また本実施例では遮蔽膜を画素ＴＦＴのチャネル形成領域４０８の上にのみ設けたが、本発明はこれに限定されない。駆動回路用のＴＦＴのチャネル形成領域上に遮蔽膜を設けても良い。
【０１３１】
なお本実施例は実施例１〜３と組み合わせて実施することが可能である。
【０１３２】
（実施例５）
本実施例では、ソース配線とドレイン配線を形成するために第１の形状のゲート絶縁膜３０５ｂ、第１の層間絶縁膜３４４、第２の層間絶縁膜３４５、第３の層間絶縁膜３４７に設けられるコンタクトホールの形成の仕方について、実施例１とは異なる例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１３３】
図１０に本実施例の液晶表示装置の断面図を示す。本実施例の液晶表示装置は図５（Ｂ）で示した液晶表示装置と、コンタクトホールの構成が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例の液晶表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１３４】
本実施例では、中間配線３４６を形成する前に、第２の層間絶縁膜３４５に中間配線３４６を形成するためのコンタクトホール設けるのと同時に、ソース配線３４８〜３５０とドレイン配線３５１、３５２を形成するためのコンタクトホールを第２の層間絶縁膜３４５に形成する。このとき第１の層間絶縁膜３４４および第２の形状のゲート絶縁膜３０５ｂにはコンタクトホールを設けない。
【０１３５】
次に中間配線３４６を形成したあと第３の層間絶縁膜３４７を形成する。そして第３の層間絶縁膜３４７、第１の層間絶縁膜３４４、第２の形状のゲート絶縁膜３０５ｂにコンタクトホールを形成し、ソース領域４１０、４２２、４０４とドレイン領域４１１、４２１、４０５とドレイン配線３４６に接続するように、ソース配線３４８〜３５０とドレイン配線３５１、３５２を形成する。
【０１３６】
本実施例では上記構成によって、ソース領域４１０、４２２、４０４とドレイン領域４１１、４２１、４０５に接続するためのコンタクトホールを、第２の層間絶縁膜３４５をエッチングすることなしに形成することが出来、エッチングが簡単になる。
【０１３７】
なお本実施例では画素ＴＦＴがｎチャネル型ＴＦＴである場合について説明したが、本発明はこれに限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっても良い。
【０１３８】
なお本実施例は実施例１〜４と組み合わせて実施することが可能である。
【０１３９】
（実施例６）
本実施例では、遮蔽膜を基板とＴＦＴの半導体層との間に設ける例について説明する。なお図３〜図６で示した物は同じ符号を用いる。
【０１４０】
図１１に本実施例の液晶表示装置の断面図を示す。本実施例の液晶表示装置は図５（Ｂ）で示した液晶表示装置と、遮蔽膜８０１を有している点が異なっている。なおその他の構成については実施例１において既に述べているので、本実施例の液晶表示装置の詳しい構成については実施例１を参照し、ここでは説明を省略する。
【０１４１】
本実施例の液晶表示装置は、画素ＴＦＴの半導体層３０４の下に遮蔽膜８０１を設けている。遮蔽膜８０１は、画素ＴＦＴの半導体層３０４のチャネル形成領域４０８と絶縁膜（本実施例では酸化膜）８０３を間に挟んで重なっている。
【０１４２】
遮蔽膜８０１は光を遮蔽することができ、遮蔽膜が形成された後の工程における加熱処理の温度に耐えうる材料ならば、いずれの材料でも用いることが可能であり、光を透過しにくい金属、シリコン、等を用いることが可能である。本実施例ではＷを用いた。なお遮蔽膜８０１の厚さは０．１μｍ〜０．５μｍ程度であることが好ましい。また酸化膜８０３の厚さは０．５μｍ〜１．５μｍ程度であることが好ましい。さらに遮蔽膜８０１と半導体層３０４との間の距離は０．１μｍ〜０．５μｍ程度であることが好ましい。
【０１４３】
なお本実施例では遮蔽膜を画素部ＴＦＴの半導体層３０４下側にのみ設けたが、本実施例はこれに限定されない。同様に駆動回路用のＴＦＴの半導体層３０２、３０３の下に遮蔽膜を設けてもかまわない。
【０１４４】
本実施例は上記構成によって、基板の下側から入射する光がチャネル形成領域に入射することによってＴＦＴのオフ電流が上がるのを防いでいる。
【０１４５】
酸化膜８０３の表面が平坦化されていないと、その上に形成された半導体層を結晶化させる際に、半導体層が均一に結晶化されないという問題が起こってしまう。よって、酸化膜８０３上には半導体層を直に形成するので、半導体層を形成する前に酸化膜８０３の表面を平坦化しておくことが好ましい。
【０１４６】
例えば、ＣＭＰ（ケミカルメカニカルポリッシング）研磨を用いて酸化膜８０３を平坦化しても良い。ＣＭＰ研磨は公知の方法を用いて行うことができる。
【０１４７】
本実施例ではシリカゾルと電解溶液とを混合したものを用いて研磨を行う。電解溶液中において、１００ｋｇ／ｃｍ2の圧力を研磨パッドから加えて研磨を行う。この研磨の際の圧力は５０ｋｇ／ｃｍ2〜１５０ｋｇ／ｃｍ2程度の範囲から選択することができる。また研磨を行う表面と研磨パッドとの隙間は０．１μｍとして研磨を行う。
【０１４８】
上記構成によって、ＴＦＴのオフ電流を抑えることができ、なおかつ半導体層の結晶性が不均一になるのを防ぐことができる。
【０１４９】
なお本実施例では画素ＴＦＴがｎチャネル型ＴＦＴである場合について説明したが、本発明はこれに限定されず、画素ＴＦＴはｐチャネル型ＴＦＴであっても良い。
【０１５０】
なお本実施例は実施例１〜５と組み合わせて実施することが可能である。
【０１５１】
（実施例７）
本実施例は、ソース信号線を形成した後にゲート信号線を形成する例について説明する。
【０１５２】
図１２（Ａ）に本実施例の液晶表示装置の上面図を示す。なお図１２（Ｂ）は図１２（Ａ）のＡ−Ａ’における断面図である。９０１はソース信号線、９０２はゲート信号線である。ゲート信号線９０２の下に設けられている配線９０３は中間配線であり、ゲート信号線９０２と重なっている。
【０１５３】
９０４は画素ＴＦＴであり、半導体層９０５を有している。半導体層９０５上にゲート信号線９０２に接続されたゲート電極９２０が設けられている。そして半導体層９０５のソース領域とドレイン領域は、一方はソース配線９２１によってソース信号線９０１に、もう一方はドレイン配線９１０によって容量配線９１１に接続されている。中間配線９０３は、９１２で示す部分で第１の層間絶縁膜９２３と接しており、中間配線９０３と第１の層間絶縁膜９２３と容量配線９１１とで保持容量９１２を形成している。
【０１５４】
ドレイン配線９１０は画素電極９０９に接続されている。
【０１５５】
本発明は中間配線９０３を第２の層間絶縁膜９２４と第３の層間絶縁膜９２５の間に設けている。そのために中間配線をゲート信号線９０２と重ねて設けることができるので、開口率を上げることができる。
【０１５６】
（実施例８）
本実施例では、本発明において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることが望ましい。
【０１５７】
ここで、特開平７−１３０６５２号公報に開示されている技術を本発明に適用する場合の例を図１３に示す。まず基板１２０１に酸化シリコン膜１２０２を設け、その上に非晶質シリコン膜１２０３を形成した。さらに、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１２０４を形成した。（図１３（Ａ））
【０１５８】
次に、５００℃、１時間の脱水素工程の後、５００〜６５０℃で４〜１２時間、例えば５５０℃、８時間の熱処理を行い、結晶質シリコン膜１２０５を形成した。こうして得られた結晶質シリコン膜１２０５は非常に優れた結晶質を有した。（図１３（Ｂ））
【０１５９】
また、特開平８−７８３２９号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。同技術を本発明に適用した場合について、図１４で説明する。
【０１６０】
まず、ガラス基板１３０１に酸化シリコン膜１３０２を設け、その上に非晶質シリコン膜１３０３、酸化シリコン膜１３０４を連続的に形成した。この時、酸化シリコン膜１３０４の厚さは１５０ｎｍとした。
【０１６１】
次に酸化シリコン膜１３０４をパターニングして、選択的に開孔部１３０５を形成し、その後、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。これにより、ニッケル含有層１３０６が形成され、ニッケル含有層１３０６は開孔部１３０５の底部のみで非晶質シリコン膜１３０２と接触した。（図１４（Ａ））
【０１６２】
次に、５００〜６５０℃で４〜２４時間、例えば５７０℃、１４時間の熱処理を行い、結晶質シリコン膜１３０７を形成した。この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。こうして形成された結晶質シリコン膜１３０７は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。(図１４（Ｂ）)
【０１６３】
尚、上記２つの技術において使用可能な触媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良い。
【０１６４】
以上のような技術を用いて結晶質半導体膜（結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む）を形成し、パターニングを行えば、結晶質ＴＦＴの半導体層を形成することができる。本実施例の技術を用いて、結晶質半導体膜から作製されたＴＦＴは、優れた特性が得られるが、そのため高い信頼性を要求されてあいた。しかしながら、本発明のＴＦＴ構造を採用することで、本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０１６５】
次に、実施例１で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例について、図１５を用いて説明する。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０１６６】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる。
【０１６７】
ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図１５（Ａ）では、実施例４で示した結晶化の技術を用いて、下地１４０２、結晶質シリコン膜１４０３が形成された状態を示している。そして、結晶質シリコン膜１４０３の表面にマスク用の酸化シリコン膜１４０４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域１４０５が設けられた。
【０１６８】
この状態で、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域１４０５がゲッタリングサイトとして働き、結晶質シリコン膜１４０３に残存していた触媒元素はリンが添加された領域１４０５に偏析させることができた。
【０１６９】
そして、マスク用の酸化シリコン膜１４０４と、リンが添加された領域１４０５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０17atms/cm3以下にまで低減された結晶質シリコン膜を得ることができた。この結晶質シリコン膜はそのまま本発明のＴＦＴの半導体層として使用することができた。
【０１７０】
（実施例９）
本発明の液晶表示装置の駆動方法のについて説明する。図１６に、本実施例の液晶表示装置の一例をブロック図で示す。
【０１７１】
１６０１はソース信号線駆動回路、１６０２はゲート信号線駆動回路、１６０３は画素部を示している。本実施例ではソース信号線駆動回路とゲート信号線駆動回路とを１つづつ設けたが、本発明はこの構成に限定されない。ソース信号線駆動回路を２つ設けても良いし、ゲート信号線駆動回路を２つ設けても良い。
【０１７２】
ソース信号線駆動回路１６０１は、シフトレジスタ回路１６０１＿１、レベルシフト回路１６０１＿２、サンプリング回路１６０１＿３を有している。なおレベルシフト回路は必要に応じて用いればよく、必ずしも用いなくとも良い。また本実施例においてレベルシフト回路１６０１＿２はシフトレジスタ回路１６０１＿１とサンプリング回路１６０１＿３との間に設ける構成としたが、本発明はこの構成に限定されない。シフトレジスタ回路１６０１＿１の中にレベルシフト回路１６０１＿２が組み込まれている構成にしても良い。
【０１７３】
クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）がシフトレジスタ回路１６０１＿１に入力される。そしてシフトレジスタ回路１６０１＿１からビデオ信号をサンプリングするためのサンプリング信号が出力される。出力されたサンプリング信号はレベルシフト回路１６０１＿２に入力され、その電位の振幅を大きくされて出力される。
【０１７４】
レベルシフト回路１６０１＿２から出力されたサンプリング信号は、サンプリング回路１６０１＿３に入力される。そして同時にソース信号線駆動回路１６０１の外部からビデオ信号が、ビデオ信号線（図示せず）を介してサンプリング回路１６０１＿３に入力される。
【０１７５】
サンプリング回路１６０１＿３において、入力されたビデオ信号がサンプリング信号によってそれぞれサンプリングされ、ソース信号線１６０４を介して所定の画素に入力される。
【０１７６】
画素部１６０３では、ソース信号線駆動回路１６０１に接続されたソース信号線１６０４と、ゲート信号線駆動回路１６０２に接続されたゲート信号線１６０５とが交差している。そのソース信号線１６０４とゲート信号線１６０５とに囲まれた領域に、画素１６０６の薄膜トランジスタ（画素ＴＦＴ）１６０７と、対向電極と画素電極の間に液晶を挟んだ液晶セル１６０８と、保持容量１６０９とが設けられている。
【０１７７】
画素ＴＦＴ１６０７は、ゲート信号線駆動回路１６０２からゲート信号線１６０５を介して入力される選択信号により動作する。ソース信号線１６０４に入力されたビデオ信号は、画素ＴＦＴ１６０７により選択され、同時に所定の画素電極に書き込まれる。
【０１７８】
なお本実施例では、ソース信号線駆動回路１６０１とゲート信号線駆動回路１６０２とを、画素部１６０３が形成されている基板上に形成しているが、本発明はこれに限定されない。ソース信号線駆動回路１６０１とゲート信号線駆動回路１６０２とをＩＣチップ上に形成し、ＦＰＣやＴＡＢを介して画素部１６０３と接続されていても良い。
【０１７９】
また本発明の液晶表示装置の駆動方法は、本実施例に示した駆動方法に限定されない。
【０１８０】
本実施例は実施例１〜８と組み合わせて実施することが可能である。
【０１８１】
（実施例１０）
実施例１では、第１の形状の導電層を形成する第１のエッチング処理を１回のエッチング条件で行ったが、ゲート絶縁膜の膜減り及び形状の均一性を向上させるため、複数回のエッチング条件で行ってもよい。本実施例では第１のエッチング処理を２回のエッチング条件で第１の形状の導電層を形成する例を示す。
【０１８２】
また、本発明は、導電層の両側にテーパー状が形成され、チャネル形成領域の両側にＬＤＤ領域が形成されるが、本実施例は、駆動回路用ｎチャネル型いＴＦＴにおける導電層近傍の片側の断面拡大図である図１８を用い、作製工程に従って説明する。なお、簡略化のため、下地膜と基板は図示していない。
【０１８３】
まず、実施例１に従って、図３（Ｂ）と同じ状態を得る。ただし、実施例１では第１の導電膜としてＴａを用いたが、本実施例では第１の導電膜として非常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷからなる第２の導電膜を積層形成した。
【０１８４】
次いで、レジストからなる第１の形状のマスク１５０５ａを形成し、ＩＣＰ法によりエッチングを行って第１の形状の第２の導電層１５０４ａを形成する。ここでは、ＴａＮと選択比が高いエッチングガスとしてＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたため、図１８（Ａ）に示した状態を得ることができる。表１に様々なエッチング条件と第２の導電層（Ｗ）のエッチングレート、第１の導電層（ＴａＮ）のエッチングレート、または第２の導電層（Ｗ）のテーパー角との関係を示す。
【０１８５】
【表１】
0004712208.tif 000002
【０１８６】
なお、本明細書においてテーパー角とは、図１８（Ａ）の右上図に示したように、水平面と材料層の側面とがなす角を指している。また、本明細書中では便宜上、テーパー角を有している側面をテーパー状と呼び、テーパー状を有している部分をテーパー部と呼ぶ。
【０１８７】
また、水平面と第２の導電層（Ｗ）の側面とがなす角（テーパー角α１）は、第１のエッチング条件を、例えば表１中の条件４〜１５のいずれか一に設定することで１９度〜７０度の範囲で自由に設定することができる。なお、エッチング時間は実施者が適宜設定すればよい。
【０１８８】
また、図１８（Ａ）において、１５０１は半導体層、１５０２はゲート絶縁膜、１５０３は第１の導電膜である。
【０１８９】
次いで、マスク１５０５ａをそのままにした状態で、第２のエッチング条件とし、エッチングを行って、第１の形状の第１の導電層１５０３ａを形成する。なお、第２のエッチング条件でのエッチングの際、ゲート絶縁膜１５０２も若干エッチングされて第１の形状のゲート絶縁膜１５０２ａとなる。ここでは、第２のエッチング条件のエッチングガスとしてＣＦ4とＣｌ2からなる混合ガスを用いた。第２のエッチング条件として、例えば、表１の条件１〜３のいずれか一を用いればよい。このように第１のエッチング処理を２回のエッチング条件で行うことによって、ゲート絶縁膜１５０２の膜減りを抑えることができる。（図１８（Ｂ））
【０１９０】
なお、図１８（Ｂ）では、第２のエッチング条件のエッチングを行った際、第１の形状の第２の導電層１５０４ａも若干、エッチングされるが微小（約０．１５μｍ程度、即ち線幅全体で０．３μｍ程度）であるため図１８（Ａ）と同一形状として図示した。
【０１９１】
次いで、マスク１５０５ａをそのままにした状態で、第２のエッチング処理を行い、図１８（Ｃ）に示した第２の形状の導電層を得る。本実施例では、第２のエッチング処理として、ＣＦ4とＣｌ2とＯ2からなる混合ガスを用いたエッチング条件でエッチングを行った。ここでのエッチング条件は、表１中の条件４〜１５のいずれか一条件を用い、エッチング時間を適宜設定すればよい。また、各導電層のチャネル長方向の幅もエッチング条件によって自由に設定することができる。この第２のエッチング処理によって、第２の形状のマスク１５０５ｂ、第２の形状の第１の導電層１５０３ｂ、第２の形状の第２の導電層１５０４ｂ、及び第２の形状のゲート絶縁膜１５０２ｂが形成される。
【０１９２】
なお本実施例では、第２の形状の第１の導電層１５０３ｂが第１のゲート電極、第２の形状の第２の導電層１５０４ｂが第２のゲート電極に相当する。
【０１９３】
第２の形状の第２の導電層１５０４ｂは、テーパー角α１よりも大きいテーパー角α２を形成し、第２の形状の第１の導電層１５０３ｂは非常に小さいテーパー角βを形成する。
【０１９４】
次いで、マスク１５０５ｂをそのままの状態としたまま、第１のドーピング処理を行う。（図１８（Ｃ））ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第２の導電層１５０４ｂをマスクとして半導体層１５０１に添加する。また、ここではマスク１５０５ｂをそのままの状態としたまま第１のドーピング処理を行ったが、マスク１５０５ｂを除去した後に第１のドーピング処理を行ってもよい。
【０１９５】
この第１のドーピング処理により不純物領域１５０１ａ、１５０１ｂが形成される。また、ゲート絶縁膜及び第１の導電層を挟んで第２の導電層と重なる半導体層は、チャネル形成領域となる。なお、図示しないが、チャネル形成領域を挟んで両側に不純物領域１５０１ａ、１５０１ｂが左右対称に形成される。
【０１９６】
また、ドーピングにおいて、半導体層上に位置する材料層の膜厚が厚くなればなるほどイオンの注入される深さが浅くなる。従って、ゲート絶縁膜を挟んで第１の導電層と重なる不純物領域１５０１ａ、即ち第１のＬＤＤ領域（Ｌov領域）は、テーパー角βの側面を有するテーパー状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変化する。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度が増加している。
【０１９７】
また、第２のエッチング処理の際、エッチングの条件によってはゲート絶縁膜にテーパー状の部分が形成される場合もある。その場合もテーパー状の部分の影響を受けて、半導体層中に添加される不純物元素の濃度が変化する。
【０１９８】
一方、第１の導電層と重ならない不純物領域１５０１ｂ、第２のＬＤＤ領域（Ｌoff領域）において、ゲート絶縁膜の膜厚は、ほぼ一定であるので不純物濃度もほぼ一定となる。
【０１９９】
次いで、図示しないが、画素ＴＦＴの一部を覆うレジストマスクを形成する。画素ＴＦＴにおいては、ここでのレジストマスクのサイズを制御することでＬoff領域の長さが決定する。
【０２００】
次いで、第２のドーピング処理を行う。半導体に一導電型を付与する不純物元素、ここでは、ｎ型を付与するリンをイオンドーピング法を用い、第２の形状の第１の導電層１５０３ｂ及び第２の形状の第２の導電層１５０４ｂをマスクとして半導体層１５０１に添加する。第２のドーピング処理は、第１のドーピング処理よりも高濃度のドーピングを行い、不純物領域１５０１ｃ、１５０１ｄを形成する。
【０２０１】
不純物領域１５０１ｄ、即ちソース領域またはドレイン領域は、第１のドーピング処理により添加された不純物濃度に加え、さらに第２のドーピング処理により高濃度となる。
【０２０２】
また、第１の導電層と重なっているため不純物領域１５０１ｃにはドーピングされず、不純物領域１５０１ａと同一の濃度分布を有する。従って、不純物領域１５０１ｃも第１のＬＤＤ領域である。ただし、ドーピング条件によっては、さらに高濃度となる。その場合には、第２のドーピング処理においても第１のドーピング処理と同様にテーパー角βの側面を有するテーパー状の部分の影響を受けて、半導体層中に添加される。
【０２０３】
一方、画素ＴＦＴにおいては、レジストマスクで覆われなかった領域のみにドーピングされてソース領域またはドレイン領域が形成される。また、レジストマスクで覆われ、且つ導電層と重ならない第２のＬＤＤ領域１５０１ｂはそのままの状態である。
【０２０４】
次いで、画素ＴＦＴのレジストマスクを除去する。
【０２０５】
以降の工程は、実施例１の図４（Ｃ）以降の工程に従って図６（Ｂ）に示すアクティブマトリクス基板を作製すればよい。
【０２０６】
上記方法により駆動回路用ｎチャネルＴＦＴと、画素ＴＦＴとが作り分けられる。
【０２０７】
駆動回路用ｎチャネルＴＦＴは、ゲート絶縁膜を間に挟んで第２の導電層と重なるチャネル形成領域と、該チャネル形成領域の両側に第１のＬＤＤ領域と、該第１のＬＤＤ領域に接するソース領域またはドレイン領域とを備え、画素ＴＦＴは、ゲート絶縁膜を間に挟んで第２の導電層と重なるチャネル形成領域と、該チャネル形成領域の両側に第１のＬＤＤ領域と、該第１のＬＤＤ領域に接する第２のＬＤＤ領域と、該第２のＬＤＤ領域に接するソース領域またはドレイン領域を備える。
【０２０８】
また、ゲート絶縁膜を間に挟んで第１の導電層と重なる第１のＬＤＤ領域は、チャネル形成領域からの距離が増大するとともに不純物濃度が増加する濃度分布を備えている。なお、第１のＬＤＤ領域における不純物濃度は、少なくとも１×１０17〜１×１０18／ｃｍ3の範囲で濃度勾配を有する領域を含んでいる。このようにＬＤＤ領域において連続的な濃度勾配を有していれば、オフ電流の低減に効果がある。また、第１のＬＤＤ領域におけるチャネル長方向の長さが長ければ長いほど信頼性が向上する。
【０２０９】
また、駆動回路用ｐチャネル型ＴＦＴにボロンをドーピングする工程（図４（Ｃ）において、実際には、１４９〜１５２に含まれるボロンは、第１のドーピング処理と同様に半導体層上に位置するテーパー状となっている第１の導電層の膜厚による影響を受け、不純物領域中に添加される不純物元素の濃度は変化している。膜厚が厚くなればなるほど不純物濃度が低減し、薄くなればなるほど不純物濃度が増加している。
【０２１０】
また、本実施例は、実施例１〜９のいずれか一と自由に組み合わせることができる。
【０２１１】
また、本実施例のエッチングガス用ガス（ＣＦ4とＣｌ2の混合ガス）に代えてＳＦ6とＣｌ2の混合ガスを用いた場合、あるいはＣＦ4とＣｌ2とＯ2の混合ガスに代えてＳＦ6とＣｌ2とＯ2の混合ガスを用いた場合、ゲート絶縁膜１５０２との選択比が非常に高いのでさらに膜減りを抑えることができる。
【０２１２】
（実施例１１）
実施例１０に記述したようにエッチング条件によって第２の形状の第１のゲート電極（ＴａＮ）は様々な形状となる。本実施例では、図１９（Ａ）の形状Ａと図１９（Ｂ）の形状Ｂとでシミュレーションを行い、比較を行った。
【０２１３】
図１９（Ａ）に実施例１０に示した形状Ａを示した。図１９（Ａ）は、図１８（Ｄ）と同一であるので同じ符号を用いた。図２０は、図１９（Ａ）において第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍとし、Ｌov長（Ｌov領域のチャネル長方向の長さ）を０．４μｍ、０．８μｍ、１．５μｍとした場合における電子温度との関係を示すグラフである。なお、チャネル長方向における不純物元素の濃度分布（半導体層表面から深さ１０ｎｍの濃度分布）は、図２３に示したものを用いてシミュレーションを行った。ただし、第１のゲート電極側面の一部でテーパー角が変化しており、その変化している箇所は、断面から見てゲート絶縁膜から１０ｎｍの膜厚の位置であり、かつ、上面からみて第１のゲート電極の端部から０．１３μｍ離れた位置としてシミュレーションを行った。
【０２１４】
また、図１９（Ｂ）に本実施例の形状Ｂを示す。図１９（Ｂ）は、図１９（Ａ）とは異なっており、側面の一部でテーパー角が変化している箇所はなく、テーパー角γが形成されている。
【０２１５】
図１９（Ｂ）に示した第１のゲート電極１７００においても同様にシミュレーションを行い、第１のゲート電極（ＴａＮ）の膜厚を１５ｎｍ〜４０ｎｍとし、Ｌov長を０．４μｍ、０．８μｍ、１．５μｍとした場合における電子温度との関係を図２１に示す。なお、チャネル長方向における不純物元素の濃度分布は、図２３に示したものを用いてシミュレーションを行った。
【０２１６】
また、図１９（Ｂ）に示した第１のゲート電極１７００、即ちＴａＮ膜厚が３０ｎｍの時、図２２にチャネル長方向の電界強度とＬov長との関係と、Ｌov長と電子温度との関係を示した。図２２において、電界強度と電子温度の示す傾向が、近似している。従って、電子温度が低ければ、それだけＴＦＴの劣化の程度が小さくなる傾向を示すと言える。
【０２１７】
図２１と図２０を比較した場合、図２１に示した図１９（Ｂ）の形状のほうが低い電子温度を示している。即ち、ＴＦＴの劣化の点から見れば、図１９（Ｂ）の形状とすると、電子温度を低下させることができるため望ましい。
【０２１８】
また、１．５μｍのＬov長である時に電子温度が低いことから、Ｌov長は長いほうがよいことが読み取れる。
【０２１９】
本実施例は実施例１〜１０と自由に組み合わせて実施することが可能である。
【０２２０】
（実施例１２）
本発明の液晶表示装置は様々な電子機器の表示媒体として用いることができる。
【０２２１】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１７に示す。
【０２２２】
図１７（Ａ）は画像表示装置であり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明は表示部２００３に適用することができる。
【０２２３】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示部２１０２に適用することができる。
【０２２４】
図１７（Ｃ）は頭部取り付け型のディスプレイの一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明は表示部２２０６に適用できる。
【０２２５】
図１７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明はこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２６】
図１７（Ｅ）はパーソナルコンピュータであり、本体２４０１、映像入力部２４０２、表示部２４０３、キーボード２４０４で構成される。本発明を表示部２４０３に適用することができる。
【０２２７】
図１７（Ｆ）はゴーグル型ディスプレイであり、本体２５０１、表示部２５０２、アーム部２５０３で構成される。本発明は表示部２５０２に適用することができる。
【０２２８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１１のどのような組み合わせからなる構成を用いても実現することができる。
【０２２９】
【発明の効果】
上述したように本発明では、第１のゲート電極と第２のゲート電極のチャネル長方向（キャリアが移動する方向）の長さ（以下単にゲート電極の幅と呼ぶ）が異なっている。そのため、第１及び第２のゲート電極をマスクとしてイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオンの侵入深さの違いを利用して、第２のゲート電極の下に位置する半導体層中のイオン濃度を、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度より低くすることが可能である。そしてさらに、第２のゲート電極の下に位置せず、かつ第１のゲート電極の下に位置する半導体層中のイオン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低くすることが可能である。
【０２３０】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなくてはならないのは第１のゲート電極と第２のゲート電極の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置の制御が従来に比べて容易になった。よって、Ｌｏｖ領域とＬｏｆｆ領域の微妙な位置あわせが容易になり、所望の特性を有するＴＦＴを作製することが容易になった。
【０２３１】
また中間配線を第２の層間絶縁膜と第３の層間絶縁膜の間に設けている。そのために中間配線をゲート信号線またはソース信号線と重ねて設けることができるので、開口率を上げることができる。
【図面の簡単な説明】
【図１】    本発明の液晶表示装置の作製行程を示す図。
【図２】    ＴＦＴゲート電極の拡大図。
【図３】    本発明の液晶表示装置の作製行程を示す図。
【図４】    本発明の液晶表示装置の作製行程を示す図。
【図５】    本発明の液晶表示装置の作製行程を示す図。
【図６】    本発明の液晶表示装置の作製行程を示す図。
【図７】    本発明の液晶表示装置の画素の上面図及び回路図。
【図８】    本発明の液晶表示装置の断面図。
【図９】    本発明の液晶表示装置の断面図。
【図１０】  本発明の液晶表示装置の断面図。
【図１１】  本発明の液晶表示装置の断面図。
【図１２】  本発明の液晶表示装置の画素の上面図及び断面図。
【図１３】  半導体層の結晶化方法を示す図。
【図１４】  半導体層の結晶化方法を示す図。
【図１５】  半導体層の結晶化方法を示す図。
【図１６】  本発明の液晶表示装置のブロック図。
【図１７】  本発明の液晶表示装置を用いた電子機器。
【図１８】  本発明の液晶表示装置の作製行程を示す図。
【図１９】  ＴＦＴゲート電極の拡大図。
【図２０】  形状ＡにおけるＴａＮ膜厚と電子温度の関係を示すグラフ。
【図２１】  形状ＢにおけるＴａＮ厚と電子温度の関係を示すグラフ。
【図２２】  形状Ｂにおける電子温度と横方向電界強度との比較。
【図２３】  形状Ａ及び形状Ｂにおけるリンの濃度分布を示す図。
【符号の説明】
１００  基板
１０１  保護膜
１０２、１０３  半導体層
１０４  ゲート絶縁膜
１０５  第１の導電膜
１０６  第２の導電膜
１０７、１０８  マスク
１０９、１１０  第１の形状の導電層
１０４ａ  第１の形状のゲート絶縁膜
１１１、１１２  マスク
１１３、１１４  第２の形状の導電層
１０４ｂ  第２の形状のゲート絶縁膜
１１５、１１６  第１の不純物領域
１１７、１１８  第２の不純物領域
１１９  マスク
１２０  ソース領域
１２１  ドレイン領域
１２２  Ｌｏｆｆ領域
１２３  Ｌｏｖ領域
１２４  チャネル形成領域
１２５  第３の不純物領域
１２６  マスク
１２７  ソース領域
１２８  ドレイン領域
１２９  Ｌｏｖ領域
１３０  チャネル形成領域
１４１  ｐチャネル方ＴＦＴ
１４２  ｎチャネル型ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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