(57)【特許請求の範囲】
【請求項１】
デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、
前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のＨｉｇｈ状態またはＬｏｗ状態のいずれか一方を計数する計数手段と、前記計数した状態の数が２以上の整数である設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、
を備えたことを特徴とするパルス変調器。
【請求項２】
デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、
前記デジタルデータおよび前記デルタシグマ変調信号を受け付け、前記デジタルデータが該デジタルデータの上限値の１／２より大きい場合は前記デルタシグマ変調信号のＬｏｗ状態を計数し、前記デジタルデータが前記上限値の１／２以下の場合は前記デルタシグマ変調信号のＨｉｇｈ状態を計数する計数手段と、前記計数したＬｏｗ状態またはＨｉｇｈ状態の数が２以上の整数である設定数に到達した場合に該設定数だけ前記計数したＬｏｗ状態またはＨｉｇｈ状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、
を備えたことを特徴とするパルス変調器。
【請求項３】
前記デルタシグマ変調手段は、前記デジタルデータにオフセット値を加算し、前記デジタルデータのビット数よりも大きいビット数のデジタルデータに変換する変換手段を備え、前記変換したデジタルデータを変換後のビット数にてデルタシグマ変調して前記デルタシグマ変調信号を出力することを特徴とする請求項１または２に記載のパルス変調器。
【請求項４】
請求項１〜３のいずれか１つに記載のパルス変調器と、
前記パルス変調器が出力するパルス信号を受け付け、前記パルス信号を平滑化してアナログ信号を出力する平滑化手段と、
を備えたことを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータを受け付けてパルス信号を出力するパルス変調器およびこれを用いたＤ／Ａ変換器に関するものである。
【背景技術】
【０００２】
光学機器やモータの制御など、さまざまな産業分野において、低消費電力化などの観点から、パルス幅変調（ＰＷＭ）やデルタシグマ（ΔΣ）変調などのパルス変調を利用したＤ／Ａ変換器が用いられている。このようなＤ／Ａ変換器は、たとえば入力したデジタルデータに応じてデューティー比やパルス密度を調整したパルス信号を生成し、そのパルス信号に対して増幅やオフセット調整を行った後、低域透過フィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ、ＬＰＦ）などの平滑化回路によって平滑化することによって、所望のアナログ信号を出力するものである。
【０００３】
しかし、変調方式としてＰＷＭを用いた場合、基準となるクロック周波数を変えずに信号の分解能を高めようとすると、ＰＷＭの基本周波数が小さく、すなわち周期が大きくなってしまう。その結果、パルスを十分に平滑化するためにはＬＰＦの時定数を大きくしなければならなくなり、Ｄ／Ａ変換器としての応答速度が遅くなってしまうという問題点がある。一方、ΔΣ変調を用いた場合、たとえば数ＭＨｚから数十ＭＨｚという高周波成分を含むパルス信号を出力することとなる。このようにパルス信号に高周波成分が含まれると、信号伝送路の設計や雑音対策が難しくなるという問題がある。
【０００４】
このようなΔΣ変調を用いた場合に発生する問題を解決したパルス幅変調器が開示されている（特許文献１参照）。このパルス幅変調器によれば、ΔΣ変調により生成したパルス変調信号の出力（以下、ΔΣ出力と記載する）をある所定期間分だけ累積して、その累積した期間に含まれるＨｉｇｈ状態の数に応じた時間幅を有する新しいパルス信号を生成し、出力する。これによって、時間幅の短い高周波のパルス信号を、時間幅の長いパルス信号として低周波化することで、ΔΣ変調を用いた場合に問題となる高周波成分の発生を低減している。
【０００５】
図１６は、従来のパルス幅変調器が出力するパルス信号の一例を示す図である。図１６においては、入力するデジタルデータが４ビットの場合において、デジタルデータとして「９」を入力し、システムクロックの１クロック分を時間単位として、ΔΣ出力を累積する期間を「８」とした場合を示している。図１６に示すように、ΔΣ出力は、期間Ｔ１、Ｔ２においてそれぞれ４つ、５つのＨｉｇｈ状態を有しているが、パルス幅変調器は、期間Ｔ１にはＨｉｇｈ状態が４つ連続したパルス信号を出力し、期間Ｔ２にはＨｉｇｈ状態が５つ連続したパルス信号を出力することによって、出力するパルス信号における高周波成分を低減している。
【０００６】
【特許文献１】特開平７−２２８６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した技術においても、デジタルデータの値が小さい場合にはパルス信号に高周波成分が発生してしまうという問題がある。図１７は、従来のパルス幅変調器にデジタルデータとして「１」を入力した場合に出力するパルス信号を示す図である。なお、図１７においても、ΔΣ出力を累積する期間を「８」としている。図１７に示すように、デジタルデータとして「１」を入力すると、４ビット内にＨｉｇｈ状態の数は１しかないため、期間Ｔ３に出力するパルスの数は０であり、期間Ｔ４においてもパルスの数は１であるから、期間内で累積してもＨｉｇｈ状態の数が１のパルス信号しか出力されないため、高周波成分が発生する。また、同様に、デジタルデータとして上限値である「１５」を入力した場合は、４ビット内のＨｉｇｈ状態の数は１５になるので、期間Ｔ３、Ｔ４において、Ｌｏｗ状態が１つだけ含まれるパルス信号が出力することとなり、やはり高周波成分が発生する。
【０００８】
本発明は、上記に鑑みてなされたものであって、高周波成分が低減されたパルス信号を出力できるパルス変調器およびＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係るパルス変調器は、デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デルタシグマ変調信号を受け付け、前記デルタシグマ変調信号のＨｉｇｈ状態またはＬｏｗ状態のいずれか一方を計数する計数手段と、前記計数した状態の数が設定数に到達した場合に該設定数だけ前記計数した状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とする。
【００１０】
また、本発明に係るパルス変調器は、デジタルデータを受け付け、前記デジタルデータをデルタシグマ変調してデルタシグマ変調信号を出力するデルタシグマ変調手段と、前記デジタルデータおよび前記デルタシグマ変調信号を受け付け、前記デジタルデータが該デジタルデータの上限値の１／２より大きい場合は前記デルタシグマ変調信号のＬｏｗ状態を計数し、前記デジタルデータが前記上限値の１／２以下の場合は前記デルタシグマ変調信号のＨｉｇｈ状態を計数する計数手段と、前記計数したＬｏｗ状態またはＨｉｇｈ状態の数が設定数に到達した場合に該設定数だけＬｏｗ状態またはＨｉｇｈ状態が連続したパルス信号を出力するパルス出力手段とを有するパルス変換手段と、を備えたことを特徴とする。
【００１１】
また、本発明に係るパルス変調器は、上記の発明において、前記デルタシグマ変調手段は、前記デジタルデータにオフセット値を加算し、前記デジタルデータのビット数よりも大きいビット数のデジタルデータに変換する変換手段を備え、前記変換したデジタルデータを変換後のビット数にてデルタシグマ変調して前記デルタシグマ変調信号を出力することを特徴とする。
【００１２】
また、本発明に係るＤ／Ａ変換器は、上記の発明のいずれか１つに係るパルス変調器と、前記パルス変調器が出力するパルス信号を受け付け、前記パルス信号を平滑化してアナログ信号を出力する平滑化手段と、を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高周波成分が低減されたパルス信号を出力できるパルス変調器を実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明に係るパルス変調器およびＤ／Ａ変換器の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各実施の形態の説明において、同一の部分については適宜同一符号を付し、重複する説明を省略する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に係るＤ／Ａ変換器の全体構成を示すブロック図である。図１に示すように、このＤ／Ａ変換器１０は、ｎを２以上の整数として、ｎビットのＤ／Ａ変換器であり、パルス変調器１と、増幅／オフセット回路２と、ＬＰＦ３とを備える。また、パルス変調器１は、ΔΣ変調器１１と、パルス変換器１２とを備える。
【００１６】
このＤ／Ａ変換器１０においては、パルス変調器１が、ｎビットのデジタルデータの入力を受け付け、所定のパルス信号を出力し、増幅／オフセット回路２が、パルス信号の入力を受け付け、増幅回路によってパルス信号を増幅するとともにオフセット回路によってパルス信号のオフセットを調整して出力し、ＬＰＦ３が、増幅およびオフセット調整がされたパルス信号を平滑化して、アナログ信号を出力する。
【００１７】
つぎに、ΔΣ変調器１１とパルス変換器１２とについて詳細に説明する。図２は、図１に示すΔΣ変調器１１の構成を示すブロック図である。図２に示すように、このΔΣ変調器１１は、ｎビットの加算器１１１と、加算器１１１に接続したフリップフロップ回路１１２とを備えている。このΔΣ変調器１１においては、加算器１１１がデジタルデータの入力を受け付けるとともに、受け付けたデジタルデータと、フリップフロップ回路１１２が出力する１クロック前の積算値とを加算し、加算値の桁上がり出力をΔΣ変調信号として出力する。
【００１８】
図３は、図１に示すパルス変換器１２の構成を示すブロック図である。図３に示すように、このパルス変換器１２は、受付部１２１と、制御部１２２と、記憶部１２３と、積算値カウンタ１２４と、パルスカウンタ１２５と、パルス出力部１２６とを備える。
【００１９】
このパルス変換器１２は、受付部１２１がΔΣ変調信号を受け付け、制御部１２２がΔΣ変調信号のＨｉｇｈ状態を計数し、計数したＨｉｇｈ状態の数が設定数に到達した場合、パルス出力部１２６が、設定数だけＨｉｇｈ状態が連続したパルス信号を出力するように構成されている。
【００２０】
図４は、図３に示すパルス変換器１２が出力するパルス信号の一例を示す図である。図４においては、入力するデジタルデータが４ビットの場合において、設定数を「３」とし、デジタルデータとして「７」を入力した場合を示している。また、図４においては、積算値カウンタ１２４が計数するＨｉｇｈ状態の数である積算値と、パルスカウンタ１２５のパルスカウンタ値も示している。図４に示すように、このパルス変換器１２は、ΔΣ変調信号のＨｉｇｈ状態が入力するとそれを計数し、積算値カウンタ１２４をカウントアップする。そして、積算値が設定数「３」に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ１２５をカウントアップするとともに、パルス出力部１２６がＨｉｇｈ状態のパルス信号を出力する。その結果、パルス出力部１２６は、Ｈｉｇｈ状態が３つ連続したパルス信号を出力する。したがって、パルス変換器１２が出力するパルス信号は、必ず設定数だけＨｉｇｈ状態が連続したものとなるので、設定数を適宜設定することによって、高周波成分の発生が低減される。
【００２１】
図５は、図３に示すパルス変換器１２が出力するパルス信号の別の一例を示す図である。なお、図５においては、設定数を「３」とし、デジタルデータとして「１」を入力している。図５に示すように、パルス変換器１２は、デジタルデータとして小さい値である「１」を入力した場合であっても、計数したＨｉｇｈ状態の積算値が設定数「３」に到達した場合に、Ｈｉｇｈ状態が３つ連続したパルス信号を出力するので、高周波成分の発生が低減される。
【００２２】
なお、パルス変換器１２の具体的な動作については特に限定されないが、以下にその一例を説明する。図６は、図３に示すパルス変換器１２の具体的な動作の一例を説明するフロー図である。はじめに、受付部１２１がΔΣ出力を受け付ける（ステップＳ１０１）。つぎに、制御部１２２が、ΔΣ出力がＨｉｇｈ状態かどうかを判断し、ΔΣ出力がＨｉｇｈ状態であると判断した場合は（ステップＳ１０２：Ｙｅｓ）、積算値カウンタ１２４をカウントアップする（ステップＳ１０３）。
【００２３】
つぎに、制御部１２２が、記憶部１２３から設定数を読み出すとともに、積算値カウンタ１２４から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ１０４：Ｙｅｓ）、制御部１２２は、積算値カウンタ１２４の積算値をゼロとし（ステップＳ１０５）、パルスカウンタ１２５のパルスカウンタ値を１とし（ステップＳ１０６）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ１０７）、ステップＳ１０１に戻る。
【００２４】
一方、積算値と設定数とが一致しない場合には（ステップＳ１０４：Ｎｏ）、制御部１２２は、パルスカウンタ１２５からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ１０８：Ｙｅｓ）、制御部１２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ１０９）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ１１０）、ステップＳ１０１に戻る。
【００２５】
一方、パルスカウンタ値と設定数とが一致しない場合には（ステップＳ１０８：Ｎｏ）、制御部１２２は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には（ステップＳ１１１：Ｙｅｓ）、制御部１２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ１０９）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ１１０）、ステップＳ１０１に戻る。
【００２６】
一方、パルスカウンタ値がゼロでない場合には（ステップＳ１１１：Ｎｏ）、制御部１２２は、パルスカウンタ１２５をカウントアップし（ステップＳ１１２）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ１０７）、ステップＳ１０１に戻る。このように、パルス変換器１２が図６に示すフロー図にしたがって動作することによって、図４、５に示すパルス信号を出力できる。
【００２７】
以上説明したように、本実施の形態１によれば、入力するデジタルデータの値が小さい場合であっても、パルス変調器１が高周波成分の低減されたパルス信号を出力できる。その結果、Ｄ／Ａ変換器１０は、信号伝送路の設計や雑音対策が容易にできるとともに、高周波成分の低減されたアナログ信号を出力できるものとなる。また、このＤ／Ａ変換器１０は、おもにデジタルデータの下限値付近で制御を行なう装置に特に好適に用いることができる。
【００２８】
なお、従来のパルス幅変調器の場合は、図１６のように、パルス信号の基本周期が、累積する所定期間、すなわち図１６の場合は８クロック分の期間に固定される。したがって、出力するパルス信号において、この期間に対応した特定のスイッチング周波数のみがスペクトル上に強い強度で現われてしまい、好ましくない。しかしながら、本実施の形態１の場合は、期間を固定していないため、たとえば図４の場合に、パルス出力の周期は９クロック分のものと１０クロック分のものとが混在しているように、パルス信号の基本周期が分散されるため、特定の周波数に強い強度のスペクトルが発生しないので好ましい。
【００２９】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＤ／Ａ変換器は、実施の形態１に係るＤ／Ａ変換器と同様の構成を有するが、デジタルデータの値に応じてパルス変換器が異なる動作をするように構成されている。
【００３０】
図７は、本実施の形態２に係るＤ／Ａ変換器の全体構成を示すブロック図である。図２に示すように、このＤ／Ａ変換器２０は、Ｄ／Ａ変換器１０と同様に、ｎビットのＤ／Ａ変換器であり、パルス変調器４と、増幅／オフセット回路２と、ＬＰＦ３とを備える。また、パルス変調器４は、ΔΣ変調器１１と、パルス変換器４２とを備える。
【００３１】
このＤ／Ａ変換器２０も、Ｄ／Ａ変換器１０と同様に、パルス変調器４が、ｎビットのデジタルデータの入力を受け付け、所定のパルス信号を出力し、増幅／オフセット回路２が、パルス信号の入力を受け付け、パルス信号を増幅するとともにオフセット調整をして出力し、ＬＰＦ３が、増幅およびオフセット調整がされたパルス信号を平滑化し、アナログ信号を出力する。
【００３２】
しかし、Ｄ／Ａ変換器２０は、Ｄ／Ａ変換器１０とは異なり、図７に示すように、パルス変換器４２が、デジタルデータの入力を受け付け、デジタルデータの値に応じて異なる動作をする。
【００３３】
図８は、図７に示すパルス変換器４２の構成を示すブロック図である。図８に示すように、このパルス変換器４２は、受付部４２１と、制御部４２２と、記憶部１２３と、積算値カウンタ１２４と、パルスカウンタ１２５と、パルス出力部１２６とを備える。
【００３４】
このパルス変換器４２においては、受付部４２１がΔΣ変調信号およびデジタルデータを受け付ける。そして、制御部４２２が、受け付けたデジタルデータがこのデジタルデータの上限値の１／２より大きいか否かを判断し、１／２以下の場合は、パルス変換器１２と同様に、ΔΣ変調信号のＨｉｇｈ状態が入力するとそれを計数し、積算値カウンタ１２４をカウントアップする。そして、積算値が設定数に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ１２５をカウントアップするとともに、パルス出力部１２６がＨｉｇｈ状態のパルス信号を出力する。
【００３５】
一方、デジタルデータが上限値の１／２より大きい場合は、ΔΣ変調信号のＬｏｗ状態が入力するとそれを計数し、積算値カウンタ１２４をカウントアップする。そして、積算値が設定数に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ１２５をカウントアップするとともに、パルス出力部１２６がＬｏｗ状態のパルス信号を出力する。
【００３６】
以下、入力するデジタルデータが４ビットであり、設定数が「３」の場合を例として説明する。この場合、デジタルデータの上限値は１５である。まず、デジタルデータとして、「１」〜「７」が入力した場合は、上限値である「１５」の１／２以下なので、実施の形態１の場合と同様に、パルス出力部１２６は、Ｈｉｇｈ状態が設定数だけ連続したパルス信号を出力する。
【００３７】
一方、デジタルデータとして、「８」〜「１５」が入力した場合は、上限値である「１５」の１／２より大きいので、パルス出力部１２６は、Ｌｏｗ状態が設定数だけ連続したパルス信号を出力する。
【００３８】
図９は、図８に示すパルス変換器４２が出力するパルス信号の一例を示す図である。図８においては、設定数を「３」とし、デジタルデータとして「１５」を入力した場合を示している。図９に示すように、このパルス変換器４２は、デジタルデータとして「１５」の場合は、ΔΣ変調信号のＬｏｗ状態が入力するとそれを計数し、積算値カウンタ１２４をカウントアップする。そして、積算値が設定数「３」に到達すると、パルスカウンタ値が設定数に達するまでパルスカウンタ１２５をカウントアップするとともに、パルス出力部１２６がＬｏｗ状態のパルス信号を出力する。その結果、パルス出力部１２６は、Ｌｏｗ状態が３つ連続したパルス信号を出力する。
【００３９】
すわなち、パルス変換器４２は、デジタルデータとして「１」〜「７」を入力した場合、Ｈｉｇｈ状態が３つ連続したパルス信号を出力し、「８」〜「１５」を入力した場合、Ｌｏｗ状態が３つ連続したパルス信号を出力する。その結果、デジタルデータが小さくても、またその上限値に近い場合であっても、必ず設定数だけＨｉｇｈまたはＬｏｗの状態が連続したものとなるので、設定数を適宜設定することによって、高周波成分の発生が低減される。
【００４０】
なお、パルス変換器４２の具体的な動作については特に限定されないが、以下にその一例を説明する。図１０は、図８に示すパルス変換器４２の具体的な動作の一例を説明するフロー図である。はじめに、受付部４２１が、デジタルデータ入力およびΔΣ出力を受け付ける（ステップＳ２０１）。つぎに、制御部４２２が、記憶部１２３から上限値を読み出し、デジタルデータ入力値が上限値の１／２より大きいかどうかを判断する。
【００４１】
ここで、１／２より大きいと判断した場合は（ステップＳ２０２：Ｙｅｓ）、ΔΣ出力がＬｏｗ状態かどうかを判断し、ΔΣ出力がＬｏｗ状態であると判断した場合は（ステップＳ２０３：Ｙｅｓ）、積算値カウンタ１２４をカウントアップする（ステップＳ２０４）。
【００４２】
つぎに、制御部４２２が、記憶部１２３から設定数を読み出すとともに、積算値カウンタ１２４から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ２０５：Ｙｅｓ）、制御部４２２は、積算値カウンタ１２４の積算値をゼロとし（ステップＳ２０６）、パルスカウンタ１２５のパルスカウンタ値を１とし（ステップＳ２０７）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ２０８）、ステップＳ２０１に戻る。
【００４３】
一方、積算値と設定数とが一致しない場合には（ステップＳ２０５：Ｎｏ）、制御部４２２は、パルスカウンタ１２５からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ２０９：Ｙｅｓ）、制御部４２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ２１０）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ２１１）、ステップＳ２０１に戻る。
【００４４】
一方、パルスカウンタ値と設定数とが一致しない場合には（ステップＳ２０９：Ｎｏ）、制御部４２２は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には（ステップＳ２１２：Ｙｅｓ）、制御部４２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ２１０）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ２１１）、ステップＳ２０１に戻る。
【００４５】
一方、パルスカウンタ値がゼロでない場合には（ステップＳ２１２：Ｎｏ）、制御部４２２は、パルスカウンタ１２５をカウントアップし（ステップＳ２１３）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ２０８）、ステップＳ２０１に戻る。
【００４６】
他方、制御部４２２が、デジタルデータ入力値が上限値の１／２以下と判断した場合は（ステップＳ２０２：Ｎｏ）、実施の形態１と同様の動作を行なう。すなわち、ΔΣ出力がＨｉｇｈ状態かどうかを判断し、ΔΣ出力がＨｉｇｈ状態であると判断した場合は（ステップＳ２１４：Ｙｅｓ）、積算値カウンタ１２４をカウントアップする（ステップＳ２１５）。
【００４７】
つぎに、制御部４２２が、記憶部１２３から設定数を読み出すとともに、積算値カウンタ１２４から積算値を読み出し、積算値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ２１６：Ｙｅｓ）、制御部４２２は、積算値カウンタ１２４の積算値をゼロとし（ステップＳ２１７）、パルスカウンタ１２５のパルスカウンタ値を１とし（ステップＳ２１８）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ２１９）、ステップＳ２０１に戻る。
【００４８】
一方、積算値と設定数とが一致しない場合には（ステップＳ２１６：Ｎｏ）、制御部４２２は、パルスカウンタ１２５からパルスカウンタ値を読み出し、パルスカウンタ値と設定数とが一致するかどうかを判断する。一致する場合には（ステップＳ２２０：Ｙｅｓ）、制御部４２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ２２１）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ２２２）、ステップＳ２０１に戻る。
【００４９】
一方、パルスカウンタ値と設定数とが一致しない場合には（ステップＳ２２０：Ｎｏ）、制御部４２２は、パルスカウンタ値がゼロかどうかを判断する。パルスカウンタ値がゼロの場合には（ステップＳ２２３：Ｙｅｓ）、制御部４２２は、パルスカウンタ１２５のパルスカウンタ値を０とし（ステップＳ２２１）、パルス出力部１２６にＬｏｗ状態のパルス信号を出力させ（ステップＳ２２２）、ステップＳ２０１に戻る。
【００５０】
一方、パルスカウンタ値がゼロでない場合には（ステップＳ２２３：Ｎｏ）、制御部４２２は、さらに、パルスカウンタ１２５をカウントアップし（ステップＳ２２４）、パルス出力部１２６にＨｉｇｈ状態のパルス信号を出力させ（ステップＳ２１９）、ステップＳ２０１に戻る。
【００５１】
以上説明したように、本実施の形態２によれば、入力するデジタルデータが小さい、あるいは上限値またはそれに近いような場合のいずれであっても、パルス変調器４が高周波成分のないパルス信号を出力できる。その結果、Ｄ／Ａ変換器２０は、信号伝送路の設計や雑音対策が容易にできるとともに、高周波成分の低減されたアナログ信号を出力できるものとなる。さらに、パルス信号の周期も分散される。
【００５２】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係るＤ／Ａ変換器は、実施の形態１に係るＤ／Ａ変換器と同様の構成を有するが、ΔΣ変調器においてデジタルデータにオフセット値を加算するように構成されている。
【００５３】
図１１は、本実施の形態３に係るＤ／Ａ変換器の全体構成を示すブロック図である。図１１に示すように、このＤ／Ａ変換器３０は、Ｄ／Ａ変換器１０、２０と同様に、ｎビットのＤ／Ａ変換器であり、パルス変調器５と、増幅／オフセット回路２と、ＬＰＦ３とを備えており、ｎビットのデジタルデータの入力を受け付け、アナログ信号を出力する。また、パルス変調器５は、ΔΣ変調器５１と、パルス変換器１２とを備える。
【００５４】
図１２は、図１１に示すΔΣ変調器５１の構成を示すブロック図である。図１２に示すように、このΔΣ変調器５１は、ｎ＋１ビットの加算器５１１と、ｎビットの加算器５１３と、加算器５１１に接続したフリップフロップ回路５１２とを備えている。このΔΣ変調器５１においては、加算器５１３がｎビットのデジタルデータおよびｎビットのオフセット値の入力を受け付け、受け付けたデジタルデータに受け付けたオフセット値を加算して、ｎ＋１ビットのデジタルデータに変換して出力する。つぎに、加算器５１１は、加算器５１３が出力したｎ＋１ビットのデジタルデータの入力を受け付けるとともに、受け付けたデジタルデータと、フリップフロップ回路５１２が出力する１クロック前の積算値とを加算し、加算値の桁上がり出力をΔΣ変調信号として出力する。
【００５５】
このように、ΔΣ変調器５１は、入力したｎビットのデジタルデータにオフセット値を加算してｎ＋１ビットのデジタルデータに変換し、変換したデジタルデータをｎ＋１ビットにてΔΣ変調し、ΔΣ変調信号を出力する。その結果、パルス変換器１２が出力するパルス信号において、ＨｉｇｈまたはＬｏｗの状態が過度に連続して続くことが防止され、このパルス信号の基本周期が過度に大きくなることが防止される。
【００５６】
以下、具体的に説明する。たとえば、実施の形態１のパルス変調器１は、入力するデジタルデータが４ビットの場合において、たとえばデジタルデータとして「１」を入力する場合、図５に示すように、出力するパルス信号においてＬｏｗの状態が４５クロック分連続して続いてしまう場合があるので、パルス信号の基本周期は長くなる。この基本周期がＬＰＦ３の時定数に比べて長くなりすぎると、ＬＰＦ３のアナログ出力が十分に平滑化されずにリップルが残ってしまう。一方、実施の形態２のパルス変調器４は、たとえばデジタルデータとして「１５」を入力する場合、図９に示すように、出力するパルス信号においてＨｉｇｈの状態が４５クロック分連続して続いてしまう場合があり、同様にＬＰＦ３のアナログ出力にリップルが残る場合がある。
【００５７】
一方、本実施の形態３のパルス変調器５においては、オフセット値を「８」とすると、たとえばデジタルデータとして「１」を入力する場合、加算器５１３によって、入力するデジタルデータは「９」に変換されて、加算器５１１およびフリップフロップ回路５１２によってΔΣ変調信号として出力する。この場合、出力するパルス信号において連続するＨｉｇｈまたはＬｏｗ状態は最大でも３となるため、基本周期が長くならないので、ＬＰＦ３によって平滑化が十分に行なわれ、リップルが抑制されたアナログ出力を実現できる。
【００５８】
すなわち、本実施の形態３においては、入力するデジタルデータにオフセット値を加算し、よりビット数の大きいデジタルデータに変換するので、入力するデジタルデータがその取り得る値の上限または下限であっても、よりビット数の大きいデジタルデータに変換した後は、その取り得る値の上限または下限から離れた値となる。その結果、出力するパルス信号において同じ状態が連続することが防止される。
【００５９】
（実施の形態４）
なお、実施の形態３において、パルス変換器１２を、実施の形態２におけるパルス変換器４２に置き換えてもよい。図１３は、本発明の実施の形態４に係るＤ／Ａ変換器の全体構成を示すブロック図である。図１３に示すように、このＤ／Ａ変換器４０は、パルス変調器６と、増幅／オフセット回路２と、ＬＰＦ３とを備えており、パルス変調器６は、ΔΣ変調器５１と、パルス変換器４２とを備える。このＤ／Ａ変換器４０も、実施の形態３と同様に、リップルが抑制されたアナログ出力を実現できる。
【００６０】
ここで、図１４は、実施の形態１、２に係るＤ／Ａ変換器において、デジタルデータの入力値と、パルス変調器が出力するパルス信号におけるＨｉｇｈまたはＬｏｗの連続状態の最大値との関係を示す図である。なお、図１４は、入力するデジタルデータが４ビットの場合において、設定数を「３」とした場合を示している。図１４に示すように、実施の形態１、２のいずれにおいても、特にデジタルデータが１、および上限値である１５の場合に、連続状態が最大で４５クロック分だけ続く場合がある。
【００６１】
一方、図１５は、実施の形態３、４に係るＤ／Ａ変換器において、デジタルデータの入力値と、オフセット値を加算した入力値と、パルス変調器が出力するパルス信号におけるＨｉｇｈまたはＬｏｗの連続状態の最大値との関係を示す図である。なお、図１５の場合も、入力するデジタルデータが４ビットの場合において、設定数を「３」としている。図１５に示すように、実施の形態３、４のいずれにおいても、連続状態は最大でも８クロック分となり、設定数「３」に対して過度に長くなることはない。
【００６２】
なお、上記の実施の形態１の変形例として、パルス変換器の構成を、受付部がΔΣ変調信号を受け付け、制御部がΔΣ変調信号のＬｏｗ状態を計数し、計数したＬｏｗ状態の数が設定数に到達した場合、パルス出力部が、設定数だけＬｏｗ状態が連続したパルス信号を出力するようにし、他は実施の形態１に係るＤ／Ａ変換器１０と同様の構成としてもよい。この変形例の構成のＤ／Ａ変換器によれば、実施の形態２の場合と同様に、入力するデジタルデータが上限値またはそれに近いような場合であっても、出力するパルス信号が必ず設定数だけＬｏｗ状態が連続したものとなるので、高周波成分のないパルス信号を出力するようにできる。また、このＤ／Ａ変換器は、おもにデジタルデータの上限値付近で制御を行なう装置に特に好適に用いることができる。
【００６３】
また、上記の実施の形態においては、デジタルデータが４ビットの場合について説明したが、ビット数は特に限定されない。また、設定数を「３」としたが、特に限定されず、たとえば使用するＬＰＦの時定数や要求される応答時間、および出力するアナログ信号の要求特性等に応じて最適化されるように、適宜設定できる。また、実施の形態３、４において設定するオフセット値は、出力するアナログ信号の要求特性や、増幅／オフセット回路などの回路特性等に応じて適宜設定できるが、たとえばｎビットのデジタルデータが取り得る値の中央値近傍とすることが好ましい。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１に係るＤ／Ａ変換器の全体構成を示すブロック図である。
【図２】図１に示すΔΣ変調器の構成を示すブロック図である。
【図３】図１に示すパルス変換器の構成を示すブロック図である。
【図４】図３に示すパルス変換器が出力するパルス信号の一例を示す図である。
【図５】図３に示すパルス変換器が出力するパルス信号の別の一例を示す図である。
【図６】図３に示すパルス変換器の具体的な動作の一例を説明するフロー図である。
【図７】本発明の実施の形態２に係るＤ／Ａ変換器の全体構成を示すブロック図である。
【図８】図７に示すパルス変換器の構成を示すブロック図である。
【図９】図８に示すパルス変換器が出力するパルス信号の一例を示す図である。
【図１０】図８に示すパルス変換器の具体的な動作の一例を説明するフロー図である。
【図１１】本発明の実施の形態３に係るＤ／Ａ変換器の全体構成を示すブロック図である。
【図１２】図１１に示すΔΣ変調器の構成を示すブロック図である。
【図１３】本発明の実施の形態４に係るＤ／Ａ変換器の全体構成を示すブロック図である。
【図１４】実施の形態１、２に係るＤ／Ａ変換器において、デジタルデータの入力値と、パルス変調器が出力するパルス信号におけるＨｉｇｈまたはＬｏｗの連続状態の最大値との関係を示す図である。
【図１５】実施の形態３、４に係るＤ／Ａ変換器において、デジタルデータの入力値と、オフセット値を加算した入力値と、パルス変調器が出力するパルス信号におけるＨｉｇｈまたはＬｏｗの連続状態の最大値との関係を示す図である。
【図１６】従来のパルス幅変調器が出力するパルス信号の一例を示す図である。
【図１７】従来のパルス幅変調器にデジタルデータとして「１」を入力した場合に出力するパルス信号を示す図である。
【符号の説明】
【００６５】
１、４〜６  パルス変調器
２  増幅／オフセット回路
３  ＬＰＦ
４  パルス変調器
１０〜４０  Ｄ／Ａ変換器
１１、５１  ΔΣ変調器
１２、４２  パルス変換器
１１１、５１１、５１３  加算器
１１２、５１２  フリップフロップ回路
１２１、４２１  受付部
１２２、４２２  制御部
１２３  記憶部
１２４  積算値カウンタ
１２５  パルスカウンタ
１２６  パルス出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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