(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を複数の二進出力ビットに変換するアナログ−デジタル変換回路（１０）において、前記アナログ入力信号を受け取る反転端子（４７）と出力端子（４９）を備える演算増幅器（４６）と、前記演算増幅器（４６）の前記出力端子（４９）と前記反転端子（４７）との間に接続された積分コンデンサ（４４）であって、前記アナログ入力信号の積分値に比例する電荷量を蓄積する積分コンデンサ（４４）と、前記演算増幅器（４６）の前記出力端子（４９）と前記反転端子（４７）とに選択的に接続され、前記演算増幅器（４６）の出力電荷が第２の所定の電荷レベル（３００）に実質的に等しいときに前記積分コンデンサ（４４）から第１の所定の電荷（３１０）を除去する電荷減算回路（３６）であって、前記第１の所定の電荷（３１０）が前記積分コンデンサ（４４）から複数回除去され、前記積分コンデンサ（４４）からの前記第１の所定の電荷（３１０）の複数回の除去によって、前記積分コンデンサ（４４）の蓄積可能な最大電荷より前記アナログ入力信号の前記積分値が大きくなることができるようにする、当該電荷減算回路（３６）と、前記電荷減算回路（３６）に接続されたデジタル論理回路（６６）であって、前記電荷減算回路（３６）によって前記第１の所定の電荷（３１０）が前記積分コンデンサ（４４）から除去された回数を追跡して、前記複数の二進出力ビットのうち少なくとも１ビットを供給する当該デジタル論理回路（６６）と、前記演算増幅器（４６）の前記出力（４９）と前記積分コンデンサ（４４）とに接続され、前記積分コンデンサ（４４）から前記第１の所定の電荷（３１０）が前記複数回除去された後に前記積分コンデンサ（４４）内に蓄積されている電荷量に実質的に等しい残余電荷量を決定する残余量子化回路（４５０）であって、前記残余電荷に対応する、前記複数の二進出力ビットのうちの少なくとも１つの追加ビットを供給する当該残余量子化回路（４５０）と、前記演算増幅器（４６）の前記出力端子（４９）に選択的に接続される低域通過フィルタ回路（５８２）であって、前記積分コンデンサ（４４）から前記第１の所定の電荷（３１０）を除去した回数が所定の数より少ないときに前記出力端子（４９）に接続される当該低域通過フィルタ（５８２）と、を備えるアナログ−デジタル変換回路（１０）。
変換回路（１０）。
【請求項２】
前記低域通過フィルタ（５８２）は、直列接続された抵抗（５５２）及びコンデンサ（５５３）を備え、
前記第１の所定の電荷が前記積分コンデンサから除去される回数が所定時間にわたって測定される、請求項１のアナログ−デジタル変換回路（１０）。
【請求項３】
前記デジタル論理回路（６０）から供給される前記少なくとも１ビットは、少なくとも１つの最上位ビット又は最下位ビットを含む、請求項１のアナログ−デジタル変換回路（１０）。
【請求項４】
前記アナログ入力信号は電流信号又は電圧信号で構成されている、請求項１のアナログ−デジタル変換回路（１０）。
【請求項５】
前記残余電荷は前記第２の所定の電荷量より少なく、
前記第１の所定の電荷が前記積分コンデンサ（４４）から除去されたため、前記第１の所定の電荷は前記積分コンデンサ内の蓄積電荷量より大きい、請求項１のアナログ−デジタル変換回路（１０）。
【請求項６】
前記残余量子化回路（４５０）は、少なくとも１つの積分及び折返し回路（４１０）を備え、前記積分及び折返し回路（４１２）の各々はパイプライン直列構成で接続され、前記積分及び折返し回路（４１２）の各々は、イ）積分及び折返し用残余電荷を受け取る前記少なくとも１つの積分及び折返し回路（４１０）の先行する積分及び折返し回路（４１２）の出力部に接続されたサンプル及び保持回路（４１４）であって、前記少なくとも１つの積分及び折返し回路（４１２）のうちの第１の積分及び折返し回路は、前記残余電荷を前記積分コンデンサ（４４）から受け取る前記演算増幅器（４６）の前記出力端子（４９）と前記積分コンデンサ（４４）に接続されている、当該サンプル及び保持回路と、ロ）反転端子（６３４）と出力端子（６４０）を備える積分及び折返し用演算増幅器（６３０）であって、前記サンプル及び保持回路（４１４）が前記積分及び折返し用演算増幅器（６３０）の前記反転端子（６３４）に接続されている、当該積分及び折返し用演算増幅器と、ハ）前記積分及び折返し用演算増幅器（６３０）の前記出力端子（６４０）と前記反転端子（６３４）との間に接続された積分及び折返し用積分コンデンサ（６１２）であって、前記積分及び折返し用積分コンデンサ（６１２）は、前記先行する積分及び折返し回路（４１０）からの前記積分及び折返し用残余電荷の積分値に実質的に比例する積分及び折返し用電荷量を蓄積する、当該積分及び折返し用積分コンデンサと、ニ）前記積分及び折返し用演算増幅器（６３０）の前記出力端子（６４０）と前記反転端子（６３４）に選択的に接続された積分及び折返し用電荷減算回路（７１６）であって、前記積分及び折返し用演算増幅器（６３０）の出力電荷が第２の積分及び折返し用の所定の電荷（３００）に実質的に等しいとき、前記積分及び折返し用電荷減算回路（７１６）は第１の積分及び折返し用の所定の電荷（３１０）を前記積分及び折返し用積分コンデンサ（６１２）から除去し、前記第１の積分及び折返し用の所定の電荷（３１０）は前記積分及び折返し用積分コンデンサ（６１２）から複数回除去される、当該積分及び折返し用電荷減算回路と、ホ）前記積分及び折返し用電荷減算回路（７１６）に接続された積分及び折返し用デジタル論理回路（７３０）であって、前記デジタル論理回路（７３０）は、前記前記積分及び折返し用電荷減算回路（７１６）によって第１の積分及び折返し用の所定の電荷（３１０）が前記積分及び折返し用積分コンデンサ（６１２）から除去される回数を追跡して、前記複数の二進出力ビットのうちの前記少なくとも１つの追加ビットを供給する、当該積分及び折返し用デジタル論理回路（７３０）と、を備える、請求項１のアナログ−デジタル変換回路（１０）。
【請求項７】
アナログ入力信号を複数の二進出力ビットに変換するアナログ−デジタル変換器（１０）であって、前記アナログ入力信号を受信し、前記アナログ入力信号に比例する電荷量を蓄積する積分回路（４０）と、前記積分回路（４０）に選択的に接続され、前記積分回路（４０）に格納された電荷が第２の所定の電荷（３００）に実質的に等しいときに前記積分回路（４０）に蓄積された前記電荷から第１の所定の電荷（３１０）を除去する減算回路（３６）であって、前記第１の所定の電荷（３１０）が前記積分回路（４０）から複数回除去される、当該減算回路と、前記減算回路（３６）に接続され、前記減算回路（３６）によって前記第１の所定の電荷（３１０）が前記積分回路（４０）から除去される回数を追跡する論理回路（６６）であって、前記複数の二進出力ビットのうちの少なくとも１ビットを供給する、当該論理回路と、
前記積分回路（４０）に接続されたアナログ−デジタル変換器（４５０）と、
前記積分回路（４０）に選択的に接続された低域通過フィルタ回路（５８２）と、
を備え、
前記アナログ−デジタル変換器は前記積分回路（４０）の残余電荷を決定し、前記第１の所定の電荷（３１０）が前記積分回路（４０）から前記回数除去された後の前記残余電荷は前記積分回路（４０）の蓄積電荷に実質的に等しく、前記アナログ−デジタル変換器（４５０）は、前記残余電荷に対応する前記複数の出力ビットのうちの追加ビットを提供し、
前記第２の電荷を前記積分回路（４０）から除去した前記回数が所定の数より少ないときに前記低域通過フィルタ回路は前記積分回路（４０）に接続される、
アナログ−デジタル変換回路（１０）。
【請求項８】
前記アナログ入力信号は電流信号又は電圧信号で構成される、請求項７のアナログ−デジタル変換回路（１０）。
【請求項９】
アナログ入力信号を複数の二進出力ビットに変換する方法において、前記アナログ入力信号を演算増幅器と積分コンデンサに供給する工程であって、前記積分コンデンサは前記演算増幅器の反転入力端子と出力端子との間に接続される、当該工程と、前記アナログ入力信号の積分値に比例する電荷量を前記積分コンデンサに蓄積する工程と、前記演算増幅器の出力電荷は第２の所定の電荷に実質的に等しいときに、前記積分コンデンサから第１の所定の電荷量を減らす工程と、前記第１の所定の電荷量が前記積分コンデンサから減らされる回数を追跡する工程と、減算前記第１の所定の電荷を減らす前記工程で前記第１の所定の電荷量が前記積分コンデンサから減らされた回数から、前記複数の二進出力ビットのうちの少なくとも１ビットを決定する工程であって、前記第１の所定の電荷量を前記積分コンデンサから前記回数除去することによって、前記アナログ入力信号の積分値を、前記積分コンデンサによって蓄積可能な最大電荷量よりも大きくできる、当該工程と、前記積分コンデンサの残余電荷量から前記複数の二進出力ビットのうちの少なくとも１つの追加ビットを決定する工程であって、前記第１の所定の電荷が前記積分コンデンサから前記回数除去された後の前記残余電荷量が前記積分コンデンサの蓄積電荷量に実質的に等しい、当該工程と、前記第１の所定の電荷量が前記積分コンデンサから減らされた回数が所定の数より少ないとき低域通過フィルタ回路を使って前記演算増幅器の出力をフィルタリングする工程と、を含むことを特徴とする方法。
【請求項１０】
前記少なくとも１つの追加ビットを決定する工程は、前記残余電荷を前記演算増幅器と前記積分コンデンサに供給する工程であって、前記積分コンデンサが前記演算増幅器の前記反転入力端子と前記出力端子との間に接続される、当該工程と、前記残余電荷の積分値に比例する電荷量を前記積分コンデンサに蓄積させる工程と、前記演算増幅器の出力電荷量が第４の所定の電荷量に実質的に等しいときに第３の所定の電荷量を前記積分コンデンサから減らす工程と、前記第３の所定の電荷量を前記積分コンデンサから減らした回数を追跡する工程と、減算前記第３の所定の電荷量を減らす前記工程によって前記第３の所定の電荷量が前記積分コンデンサから減らされた回数から、前記複数の二進出力ビットのうちの前記少なくとも１つの追加ビットを決定する工程と、を含む、請求項９の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ−デジタル変換回路で使われる積分及び折返し(fold)回路に関し、特に、デジタルＸ線やコンピュータ断層撮影（ＣＴ）システムのアナログ入力信号をデジタル出力ビットに変換する積分及び折返し回路に関する。
【０００２】
【発明の背景】
従来のアナログ−デジタル変換回路は、通常、出力端子と反転端子との間に積分コンデンサが接続された演算増幅器を備える複数の電荷−電圧変換器を含んでいる。演算増幅器が特徴的な能動領域で動作する場合は、演算増幅器の出力電圧（Ｖout ）と入力電荷（Ｑin）には線形関係がある。演算増幅器の出力電圧（Ｖout ）と入力電荷（Ｑin）の線形関係は、以下で表される。
【０００３】
Ｑin＝Ｃint・Ｖout
ここで、Ｑinは単位がクーロンの入力電荷であり、Ｃint は単位がファラッドの積分コンデンサの容量であり、Ｖout は単位がボルトの演算増幅器の出力電圧である。演算増幅器が飽和して、入力電荷（Ｑin）と出力電圧（Ｖout ）との非線形の関係の表示を開始する前に、演算増幅器は有限量の電荷を保持できることに特徴がある。
【０００４】
アナログ−デジタル変換回路では、アナログ入力信号を正確に分析してデジタル出力ビットを生成するために、演算増幅器の線型動作が必要となる。しかしながら、広範囲の入力電荷（Ｑin）に対応するために、従来のアナログ−デジタル変換回路は、複数の集積コンデンサを備えるコンデンサバンクを含む。動作中は、増幅器が飽和せずに、入力電荷（Ｑin）と出力電圧（Ｖout ）の線形関係を維持するように、入力電荷（Ｑin）のレベルに基づいて複数の集積コンデンサの中から１つが選ばれる。
【０００５】
多くのアプリケーションでは、アナログ−デジタル変換回路を回路ダイに集積することが望まれる。しかしながら、複数の積分コンデンサのバンクには、ダイ領域のうちの広い領域が必要とされる。そのため、複数の積分コンデンサを含む集積回路はダイ上の広い領域を占有するので、各アナログ−デジタル変換回路のコストが増大する。アナログ入力信号を分析してデジタル出力ビットを生成するときに、アナログ−デジタル変換回路の電荷−電圧変換器が演算増幅器の活性領域で動作することが望まれる。さらに、アナログ−デジタル変換回路を回路ダイ上に集積させるときに領域をほとんど占有しないように、小コンデンサを電荷−電圧変換器で使うことが望ましい。
【０００６】
別のアプリケーションでは、回路の電力消費が減るように可能な限り低電源電圧のアナログ−デジタル変換回路が必要とされる。また、電源電圧の低いこれらのシステムは、演算増幅器への入力電荷量（Ｑin）は少ない。従って、大きな出力電圧（Ｖout ）範囲を維持するために、大きな積分コンデンサ（Ｃint ）が必要となる。上述のように、大きな積分コンデンサを回路ダイに集積すると、広いダイ領域が占有される。そのため、アナログ−デジタル変換回路のコストが上がる。従って、集積回路にとって必要なものは小さなダイ領域であり、また、小コンデンサで比較的大きな出力電圧（Ｖout ）範囲を維持するような、小コンデンサを備えるアナログ−デジタル変換回路であることが望ましい。
【０００７】
既存のアナログ−デジタル変換回路では、入力電荷（Ｑin）を固定すると、出力電圧（Ｖout ）は電源電圧のダイナミックレンジの半分に制限される。例えば、既存の回路では、入力電荷（Ｑin）の電流の流れる方向が固定されると、出力電圧（Ｖout ）はアナログ接地レベルから正の電源電圧まで増大する。従って、電源電圧範囲（ゼロから正の電源電圧まで）の正の半分が利用され、負の半分（ゼロから負の電源電圧）は使用されない。電源電圧の全ダイナミックレンジを利用する既存のアナログ−デジタル変換回路ではレベルシフト回路が必要となる。また、このレベルシフト回路は高価な集積回路のダイ空間を占有するので、アナログ−デジタル変換に遅延が発生することがある。従って、レベルシフト回路を使うことなく、アナログ−デジタル変換回路は電源電圧の全ダイナミックレンジを利用することが望ましい。
【０００８】
【発明の概要】
本発明の模範的な実施形態では、アナログ入力信号を複数の二進出力ビットに変換するアナログ−デジタル変換回路が提供される。アナログ−デジタル変換回路は反転端子と出力端子を備える演算増幅器を含み、アナログ入力信号は反転端子に供給される。積分コンデンサは演算増幅器の出力部と反転端子との間に接続される。積分コンデンサは、入力信号の積分値に比例する電荷量を蓄積する。電荷減算回路は演算増幅器の出力部と反転端子との間に選択的に接続される。演算増幅器の出力電荷量が実質的に第２の所定の電荷量に等しいときに、電荷減算回路は第１の所定の電荷を積分コンデンサから除去する。第１の所定の電荷は積分コンデンサから複数回除去される。第１の所定の電荷量を複数回除去することによって、積分コンデンサによって蓄積可能な最大電荷量よりアナログ入力信号の積分値を大きくすることができる。
【０００９】
デジタル論理回路は電荷減算回路に接続される。デジタル論理回路は電荷減算回路によって第１の所定の電荷量が積分コンデンサから除去される回数を追跡し、デジタル論理回路は、複数の二進出力ビットのうちの少なくとも１ビットを供給する。残余量子化回路は積分コンデンサと演算増幅器の出力に接続される。残余量子化回路は積分コンデンサの残余電荷を決定し、残余電荷に対応する複数の二進出力ビットのうちの少なくとも１つの追加ビットを供給する。第１の所定の電荷が積分コンデンサから複数回除去された後の残余電荷は、実質的に積分コンデンサに蓄積された電荷量に等しい。第１の所定の電荷が積分コンデンサから除去された回数が所定の数より少ないときに、低域通過フィルタ回路は演算増幅器の出力に選択的に接続される。
【００１０】
別の実施形態では、残余量子化回路は複数の積分及び折返し回路を含む。積分及び折返し回路の各々は、パイプライン直列構造で接続されており、積分及び折返し用残余電荷を受け取る先行の積分及び折返し回路の出力部に接続されたサンプル及び保持回路を含む。複数の積分及び折返し回路のうちの第１の回路は積分コンデンサと演算増幅器の出力部に接続され、積分コンデンサの残余電荷を受け取る。積分及び折返し用演算増幅器は反転端子と出力端子を備え、サンプル及び保持回路は積分及び折返し用演算増幅器の反転端子に接続される。積分及び折返し用積分コンデンサは反転端子と積分及び折返し用演算増幅器の出力部との間に接続される。積分及び折返し用積分コンデンサは、先行する積分及び折返し回路からの積分及び折返し用残余電荷の積分値に比例する積分及び折返し用電荷レベルを蓄積する。積分及び折返し用電荷減算回路は反転端子と積分及び折返し用演算増幅器の出力部に選択的に接続される。積分及び折返し用演算増幅器の出力電荷量が実質的に第２の積分及び折返し用の所定の電荷に等しいときに、積分及び折返し用電荷減算回路は第１の積分及び折返し用の所定の電荷を積分及び折返し用積分コンデンサから除去する。第１の積分及び折返し用の所定の電荷が前記積分及び折返し用積分コンデンサから複数回除去される。積分及び折返し用デジタル論理回路は積分及び折返し用電荷減算回路に接続され、積分及び折返し用電荷減算回路によって、第１の積分及び折返しの所定の電荷が積分及び折返し用積分コンデンサから除去される回数を追跡する。積分及び折返し用デジタル論理回路は、複数の二進出力ビットのうちの少なくとも１つの追加ビットを供給する。
【００１１】
【発明の実施の形態】
図１に示されているように、アナログ−デジタル変換（ＡＤＣ）回路１０の一つの模範的実施形態は、アナログ入力信号を複数の二進出力ビットに変換する。アナログ−デジタル変換回路１０は、入力信号回路２０に接続された積分用演算増幅器回路４０、折返し回路３０、サンプル及び保持回路５０、デジタル論理回路６０を備える。積分用演算増幅器回路４０、折返し回路３０、デジタル論理回路６０は、積分及び折返し回路８０を備える。また、一実施形態の折返し回路３０は、電荷減算回路とも呼ばれ、積分用演算増幅器回路４０は電荷−電圧変換器とも呼ばれる。アナログ入力信号は、入力信号回路１０からのアナログ入力信号の積分値に比例する電荷量を蓄える積分用演算増幅器回路４０に供給される。デジタル論理回路６０は、積分用演算増幅器回路４０の電荷量が第１の所定の電荷レベル３００（図３）に達する時点を決定する。第１の所定の電荷レベル３００（図３）に達すると、デジタル論理回路６０は、折返し回路３０に指示を出して、第２の所定の電荷レベル３１０（図３）を積分用演算増幅器回路４０から除去させる。デジタル論理回路６０は、第２の所定の電荷レベル３１０（図３）が積分用演算増幅器回路４０から除去される回数を追跡する。所定時間後、デジタル論理回路６０は、第２の所定の電荷量が積分用演算増幅器回路４０から除去された回数から少なくとも１ビットを決定する。積分用演算増幅器回路４０の残余電荷レベルは、サンプル及び保持回路５０に供給される。残余電荷レベルからさらに、少なくとも１ビットが決定される。デジタル論理回路６０によって分析されたビットと、残余電荷から分析された追加ビットは、複数の二進出力ビットを備える。使用した電荷と電荷レベルという用語は同じ意味であり、交換可能に使用されることを理解すべきである。
【００１２】
積分及び折返し回路８０は、積分用演算増幅器回路４０を飽和させないように動作するので、非線形特性を示す。蓄積された電荷によって演算増幅器４６が飽和する前に、第２の所定の電荷レベル３１０（図３）を積分コンデンサ４４から除去することによって、積分用演算増幅器回路４０の線形特性が維持される。第２の所定の電荷レベル３１０（図３）が積分コンデンサ４４から除去された回数が追跡され、少なくとも１つの二進出力ビットを決定するためにこれが利用される。これは、二進出力ビットのうちの追加二進出力ビットを決定するために積分コンデンサ４４の残余電荷を利用しながら行われる。一実施形態の積分及び折返し回路８０は、複数の二進出力ビットのうちの最下位ビットを決定するために残余電荷を使用しながら、複数の二進出力ビットのうちの最上位ビットを決定する。そのため、集積回路のダイにアナログ−デジタル変換回路１０を集積させるためにダイ領域のうちの小領域だけが必要とされるように、アナログ−デジタル変換回路１０は比較的小さな積分コンデンサ４４を使用できる。第２の所定の電荷レベル３１０（図３）を積分コンデンサ４４から複数回除去すると、アナログ入力信号の積分値は、積分コンデンサ４４に蓄積可能な最大電荷量より大きくてもよい。さらに、演算増幅器４６が飽和する前に第２の所定の電荷レベル３１０（図３）が積分コンデンサ４４から除去されるので、アナログ−デジタル変換回路１０の出力４９である電圧のダイナミックレンジを広くするためには、複数のコンデンサ（不図示）を含むコンデンサバンクや１つの大きなコンデンサ（不図示）は必要ない。
【００１３】
上述され図１に示されたように、積分及び折返し回路８０は、積分用演算増幅器回路４０、折返し回路３０、デジタル論理回路６０を備える。入力回路２０は演算増幅器４６の反転入力端子４７にアナログ入力信号を供給し、サンプル及び保持回路５０は演算増幅器４６の出力４９に接続される。一実施形態では、図１に示されているように、入力信号回路２０には、コンデンサ２４、抵抗２６、ノイズ制限抵抗２８、アース１２に接続された光ダイオード２２が含まれる。好適な実施形態では、光ダイオード２２はデジタルＸ線装置やコンピュータ断層撮影（ＣＴ）システム等の医療装置からの画像を供給する。しかしながら、いかなる信号源や装置からもアナログ入力信号を供給し、それを折返し回路８０の反転端子入力４７に供給することが可能であることを理解すべきである。一実施形態のアナログ入力信号は電流信号でよく、この場合、この電流信号を反転入力端子４７に直接与えることができる。他の実施形態のアナログ入力信号は電圧信号であることを理解すべきである。後者の場合、電圧を電流に変換するコンダクタンス（不図示）を介して反転入力端子４７に電圧信号が供給される。
【００１４】
図１に示される実施形態では、積分用演算増幅器回路４０の演算増幅器４６の反転入力端子４７を介して積分及び折返し回路８０にアナログ入力信号を供給する。演算増幅器４６の非反転端子４８はアース１２に接続されている。好適な実施形態では、アース１２は接地ポテンシャルをもつ。積分コンデンサ４４は反転入力端子４７と演算増幅器４６の出力４９との間に接続されている。また、リセットスイッチ４２は反転入力端子４７と出力４９との間に接続されている。デジタル論理回路６０は、比較器６２の非反転入力端子６４を介して演算増幅器４６の出力４９に接続されている。比較器６２の反転入力端子６３は電圧源６５に接続されている。一実施形態の電圧源６５は、フルスケール（ＦＳ）電圧の１／４の電圧、例えば、フルスケール（ＦＳ）電圧が４ボルトの場合は１ボルトを出力する。比較器６２の出力部６１は同期化及びデジタル論理回路６６に接続されている。シフトレジスタ６８は同期化及びデジタル論理回路６６と出力スイッチ６７との間に接続されている。
【００１５】
デジタル論理回路６０は、電流ミラースイッチ３８を介して折返し回路３０に減算電流３６を供給する。折返し回路３０は電流ミラースイッチ３８と基準電流３４に接続された電流ミラー３２を備える。電流ミラースイッチ３８が開くと、減算電流３６と電流ミラー３２はアース１２に接続される。電流ミラースイッチ３８が閉じると、減算電流３６と電流ミラー３２は演算増幅器４６の反転端子４７に接続される。一実施形態の基準電流３４は減算電流３６に比例し、これを、例えば、同期化及びデジタル論理回路６６等の制御システムを介して、もしくは、手動で設定することができる。
【００１６】
演算増幅器４６の出力もまた、抵抗５２を介してサンプル及び保持回路５０に接続される。第１のサンプルスイッチ７２は抵抗５２とコンデンサ５３との間に接続される。増幅器５６の反転入力端子５５はコンデンサ５３に接続され、スイッチ７６は反転端子５５と増幅器５６の出力５７との間に接続される。保持スイッチ７４は第１のサンプルスイッチ７２と出力５７との間に接続される。増幅器５６の非反転入力端子５４はアース１２に接続される。増幅器５６の出力５７は出力スイッチ７８に接続される。
【００１７】
上述したように、積分用演算増幅器回路４０で第１の所定の電荷レベル３００（図３）に達する時はいつでも、デジタル論理回路６０と折返し回路３０は積分コンデンサ４４から第２の所定の電荷レベル３１０（図３）を減らす。別の実施形態では、積分コンデンサ４４の電荷量が第１の所定の電荷量３００（図３）に実質的に等しいときはいつでも、折返し回路３０は第２の所定の電荷量３１０（図３）を積分コンデンサ４４から減らす。この電荷量を減らすことによって、出力４９の電圧がより低いフルスケール（ＦＳ）電圧値になり、演算増幅器４６が飽和することを防止する。一実施形態では、積分用演算増幅器回路４０の第１の所定の電荷レベル３００（図３）が積分コンデンサ４４の電荷レベルとして測定される。別の実施形態では、積分用演算増幅器回路４０の第１の所定の電荷レベル３００（図３）は、演算増幅器４６の出力４９の電圧として測定される。従って、電荷を積分コンデンサ４４から除去し、次に、出力４９の電圧を下げることによって、アナログ入力信号と二進出力ビットとの線形関係が維持される。デジタル論理回路６０は、第２の所定の電荷レベル３１０（図３）を積分コンデンサ４４から減らした回数を追跡し、積分コンデンサ４４の残余電荷レベルは残余量子化回路４５０（図４）によって量子化される。第２の所定の電荷レベル３１０（図３）が積分コンデンサ４４から複数回除去された後での残余電荷量は、積分コンデンサ４４の蓄積電荷量に実質的に等しい。
【００１８】
図１に示され、また、図２のタイミング図で示される一実施形態の動作では、リセットスイッチ４２を閉じることによって、積分コンデンサ４４は放電する。時間２１０では、リセットスイッチ４２が開き、アナログ入力信号の積分サイクルが開始する。一実施形態では、時間２１０は約１５μｓである。
【００１９】
別の方法による好適な実施形態では、積分コンデンサ４４を放電するためにリセットスイッチ４２は閉じられない。何故なら、リセットスイッチ４２を閉じると、アナログ−デジタル変換回路１０にノイズが入るからである。その代わり、積分コンデンサ４４の残余電荷レベルは積分コンデンサ４４に蓄積される次の電荷に対するゼロ基準として利用される。
【００２０】
図３に示されるように、入力信号回路２０からのアナログ入力信号の入力に応答して、出力４９の電圧３１２は上昇する。一実施形態では、出力４９の電圧３１２が第１の所定の電荷レベル３００に達すると、比較器６２は作動する。上述したように、また、別の実施形態でも、比較器６２を作動させるために積分コンデンサ４４の電荷レベルを利用できることを理解すべきである。さらに、比較器６２の反転入力端子６３に接続された電圧源６５を介して、比較器６２を作動させる第１の所定の電荷レベル３００を設定することができる。一実施形態では、図３に示されるように、第１の所定の電荷レベル３００は、フルスケール（ＦＳ）電圧の１／４、例えば、フルスケール（ＦＳ）電圧が４ボルトの場合は１ボルトに設定される。比較器６２が作動するときに、出力６１はマスタークロック（不図示）と、同期化及びデジタル論理回路６６に含まれるデジタルフリップフロップ（不図示）に対して同期化される。比較器６２が作動したことに応答して、電流ミラースイッチ３８は、図２に示されているように、Ｍ個のクロックサイクルの間、減算電流３６を演算増幅器４６の反転入力４７に接続する。図２の実施形態では、Ｍクロックサイクルは３５０μｓに対応する。
【００２１】
減算電流３６の極性はアナログ入力信号の極性と反対であるので、電流ミラースイッチ３８を閉じることによって、電荷が積分コンデンサ４４から除去される。電荷を積分コンデンサ４４から除去するプロセスは折返し(folding) と呼ばれる。積分コンデンサ４４から電荷が折返しされると、演算増幅器４６の出力４９の電圧３１２は、図３に示されるランプダウン(ramp down) 電圧３１４まで降下する。一実施形態では、基準電流３４は最大アナログ入力信号より大きくなるように設計されるので、演算増幅器４６の出力４９の電圧３１２はランプダウン電圧３１４まで降下する。
【００２２】
第２の所定量の電荷（Ｑquantum ）３１０は、以下のように表される。
【００２３】
Ｑquantum ＝Ｍ・Ｉref・Ｔclk
ここで、Ｍはクロックサイクル数、Ｉref は温度補償基準電流、Ｔclk はマスタークロックの周期である。一実施形態では、図３に示されるように、第２の所定量の電荷３１０はフルスケール（ＦＳ）電圧の１／２、例えば、フルスケール（ＦＳ）電圧が４ボルトの場合は２ボルトとなるように設計される。
【００２４】
図３に示されているように、第２の所定の電荷レベル３１０が複数回積分コンデンサ４４から除去される各々の時点の前に、積分コンデンサ４４から除去される第２の所定の電荷レベル３１０は積分コンデンサ４４の電荷量より大きくてもよい。積分コンデンサ４４から除去される電荷レベルが積分コンデンサ４４に蓄積された電荷量よりも大きい場合は、第２の所定の電荷レベル３１０が除去された後での積分コンデンサ４４の残余電荷は、アナログ入力信号の極性の反対の極性をもつ。好適な実施形態によれば、出力４９の電圧が１ボルトのとき比較器６２は作動する。その結果、図３に示されているように、折返し回路３０は、２ボルトの電荷を積分コンデンサ４４から除去する。従って、積分コンデンサ４４の電荷レベルは−１ボルトになる。従って、折返し回路３０は電荷を十分に除去するので、積分コンデンサ４４から除去された電荷量は供給電圧の全範囲（正と負）をカバーする。そのため、アナログ−デジタル変換回路１０は、レベルシフト回路を使うことなく、供給電圧のダイナミックレンジ全体を使う。
【００２５】
積分コンデンサ４４からの第２の所定の電荷レベル３１０の除去は、アナログ入力信号の強さによって決まる回数分繰り替えされる。デジタル論理回路６０は減算電流３６を生成し、第２の所定の電荷３１０が積分コンデンサ４４から除去された回数を追跡する。第２の所定の電荷３１０が積分コンデンサ４４から除去された回数から、二進出力ビットが決定される。一実施形態では、積分コンデンサ４４から除去された電荷量と１ビットに実質的に等しい電荷量を比較することによって、二進出力ビットを決定する。デジタル論理回路６０の１出力として二進出力ビットが供給されることを理解すべきである。一実施形態では、第２の所定量の電荷３１０は、最上位ビットに対応する電荷レベルに実質的に等しい。本実施形態では、二進出力ビットの複数の最上位ビットの全量を分析するために、アナログ−デジタル変換回路１０を使うことができる。積分サイクルの最後に、残余電荷をアナログ−デジタル変換回路等の外部残余電荷量子化回路４５０（図４）に供給することができる。例えば、残余電荷量子化回路４５０は、残余電荷レベルから、二進出力ビットのうちの複数の最下位ビットを分析する。第２の所定の電荷レベル３１０の各除去は実質的に同様に行われ、また、アナログ入力信号に無関係であるので、電流ミラースイッチ３８の切り換えに関する電荷量は実質的に一定であり、第２の所定の電荷レベル３１０の一部として誘導することができる。
【００２６】
さらに別の実施形態では、第２の所定の電荷レベル３１０は実質的に最下位の１ビットに等しい。そのため、アナログ−デジタル変換回路１０は、二進出力ビットの総数を分析することができる。何故ならば、第２の所定の電荷レベル３１０が複数回除去された後での積分コンデンサ４４の残余電荷は、ゼロか、電荷の最下位の１ビットより少ないかのいづれかであるからである。後者の場合、二進出力ビットの追加ビットを分析するためには、残余電荷量子化回路４５０は必要ない。
【００２７】
一実施形態では、所定時間、例えば、図２で示されるように、３５０μｓの経過毎に積分サイクル端が測定される。積分サイクルが終了すると、サンプル及び保持回路５０は、積分コンデンサ４４にある残余電荷レベルの量を決定する。上述されたように、第２の所定の電荷レベル３１０が複数回除去された後での残余電荷量は積分コンデンサ４４に蓄積された電荷量に実質的に等しい。残余電荷レベルを決定する際の第１と第２のサンプルスイッチ７２、７６と保持スイッチ７４のスイッチタイミングを図２に示す。積分コンデンサ４４の残余電荷レベルをサンプリングするために、第１と第２のサンプルスイッチ７２、７６は閉じられ、保持スイッチ７４は開かれる。電荷が安定するために必要な時間の経過後、第１と第２のサンプルスイッチ７２、７６を開き、保持スイッチ７４を閉じることによって、積分コンデンサ４４にサンプリングされた残余電荷レベルが保持される。サンプル及び保持動作が第２の所定の電荷レベル３１０の除去を妨げることはないように、保持動作が行われる前の一定期間除去動作は休止される。一実施形態では、図２と図３に示されているように、除去動作は、約５０μｓの間、休止される。この休止区間では、同期化及びデジタル論理回路６６によって、比較器６２を作動させる信号は働かない。一実施形態では、残余電荷レベルが残余量子化回路４５０（図４）に供給される。残余電荷量子化回路４５０は、残余電荷レベルに基づいて、二進出力ビットのうちの追加ビットを決定する。一実施形態の残余電荷量子化回路４５０は、例えば、デュアルスロープ型アナログ−デジタル変換器、マルチスロープ型アナログ−デジタル変換器、電荷平衡型アナログ−デジタル変換器等の既存の外部アナログ−デジタル変換器を備える。さらに別の実施形態では、アナログ−デジタル変換回路１０を使って、それ自体の残余電荷を処理する。本実施形態の残余電荷量子化回路４５０は、アナログ−デジタル変換回路１０を備える。ここで、アナログ入力信号は積分コンデンサ４４の残余電荷を提供するものである。
【００２８】
図４に示される別の実施形態のマルチチャネル型アナログ−デジタル変換回路４００は複数のアナログ入力信号を受け取り、各アナログ入力信号を分析して複数の二進出力ビットを生成する。マルチチャネル型アナログ−デジタル変換回路４００は、第１のチャネル４１０、第２のチャネル４２０、第Ｍのチャネル４３０等のＭ個のチャネルを含む。マルチチャネル型アナログ−デジタル変換回路４００は、アプリケーション側の要求に応じてどの様な数のチャネルも含むことができる。一実施形態のマルチチャネル型アナログ−デジタル変換回路４００は６４チャネルを含む。
【００２９】
各チャネル４１０、４２０、４３０は、個別に、積分及び折返し回路４１２、４２２、４３２とサンプル及び保持回路４１４、４２４、４３４をそれぞれ備える。チャネル４１０、４２０、４３０はそれぞれマルチプレクサ４４０に接続され、残余量子化回路４５０はマルチプレクサ４４０に接続される。複数のアナログ入力信号をパイプライン構造で処理するために、本実施形態のチャネル４１０、４２０、４３０は、積分及び折返し回路４１２、４２２、４３２と、サンプル及び保持回路４１４、４２４、４３４をそれぞれ使用する。本実施形態の積分及び折返し回路４１２、４２２、４３２はそれぞれ、複数の二進出力ビットの各々の最上位ビットを分析する。積分及び折返し回路４１２、４２２、４３２の各々の残余電荷レベルは、サンプル及び保持回路４１４、４２４、４３４の各々でサンプリングされる。保持動作中に、残余量子化回路４５０にはチャネル４１０、４２０、４３０の各々の残余電荷レベルがマルチプレクサ４４０を介して供給される。次に、残余量子化回路４５０は、複数の二進出力ビットの各々の最下位ビットを供給する。そのため、チャネル４１０、４２０、４３０の各々の積分及び折返し回路４１２、４２２、４３２のそれぞれで分析された最上位ビットは、残余量子化回路４５０によって分析された最下位ビットと結合されて、複数のアナログ入力信号の各々からの複数の二進出力ビットの各々が生成される。上述したように、残余量子化回路４５０は、例えば、デュアルスロープ型アナログ−デジタル変換器、マルチスロープ型アナログ−デジタル変換器、電荷平衡型アナログ−デジタル変換器等の外部アナログ−デジタル変換器を備えてもよいことを理解すべきである。
【００３０】
別の実施形態では、マルチチャネル型アナログ−デジタル変換回路４００からの残余電荷レベルをスイッチ７８（図１）を介して出力５７  （図１）に接続された別の積分及び折返し回路８０（図１）に供給できる。本実施形態のさらに別な積分及び折返し回路８０は、次の積分及び折返し回路  ８０に供給されるサンプル及び保持回路  ５０  （図１）の各々の出力５７を備えるパイプライン構造、もしくは、カスケード構造で配列される。さらに別の実施形態では、カスケード構造は、例えば、直列にカスケードされた４つの積分及び折返し回路を備えてもよい。ここで、第１の積分及び折返し回路は最上位ビットを分析し、次の積分及び折返し回路の各々は最上位ビットや最下位ビットを含む二進出力ビットのうちの追加ビットを分析する。
【００３１】
例えば、図６に示されているように、サンプル及び保持回路６００は、段階１の出力６２０を介して、積分及び折返し回路８０（図１）に接続されている。本実施形態の積分及び折返し回路８０は、直列カスケード接続された複数の積分及び折返し回路と複数のサンプル及び保持回路の第１段階として接続されている。サンプル及び保持回路６００は、段階１の出力６２０と第１サンプルスイッチ６２４との間に接続された抵抗６２２を備える。サンプル及び保持コンデンサ６１０は、第１サンプルスイッチ６２４と増幅器６３０の反転入力端子６３４との間に接続されており、非反転入力端子６３２はアース６０２に接続されている。一実施形態のサンプル及び保持コンデンサ６１０は、並列接続の第１コンデンサ６１２と第２コンデンサ６１４を備える。第２サンプルスイッチ６３６は、反転入力端子６３４と増幅器６３０の出力６４０との間に接続されている。
【００３２】
図６に示されているように、積分及び折返し８０の残余電荷レベルは、第１段階の出力６２０を介してサンプル及び保持回路６００に供給される。残余電荷レベルは、サンプリングされて、サンプル及び保持コンデンサ６１０に蓄積される。本実施形態の、並列に組み合わされた第１コンデンサ６１２と第２コンデンサ６１４は残余電荷レベルを蓄積し、第２コンデンサ６１４は第１コンデンサ６１２よりも複数倍大きくなるように設計されている。例えば、本実施形態の第２コンデンサ６１４は、第１コンデンサ６１２よりも１０倍大きいので、第２コンデンサ６１４は、第１コンデンサ６１２よりも１０倍の電荷を保持する。サンプル及び保持コンデンサ６１０で残余電荷レベルがサンプリングされると、図１に関して上で開示した手順と同様の手順で残余電荷レベルが保持される。以下で説明されるが、残余電荷レベルを保持後に、さらに別の二進ビットを分析するようにサンプル及び保持回路６００を構成してもよい。
【００３３】
図７に示された上述の実施形態と同様に、アナログ−デジタル変換回路７００は、積分用演算増幅器回路７２０、デジタル論理回路７３０、折返し回路７１０を備える。積分用演算増幅器回路７２０は、折返し回路７１０に接続された反転入力端子６３４と段階２の出力７２４の出力スイッチ７２２に接続された出力６４０をもつサンプル及び保持回路６００（図６）と、デジタル論理回路７３０を含む。上述の実施形態と同様に、折返し回路７１０は、増幅器６３０の反転端子６３４とアース６０２との間に選択的に接続された電流ミラースイッチ７１８に供給される減算電流７１６と基準電流７１４を供給する電流ミラー７１２を含む。デジタル論理回路７３０は、出力６４０に接続された非反転入力端子７３３と電源７３２に接続された反転端子７３５を備える比較器７３４を含む。減算電流７１６を生成し、また、シフトレジスタ７３８に接続された同期化及びデジタル論理回路７３６に比較器７３４の出力７３７が接続される。スイッチ７３９はシフトレジスタ７３８と出力７４０との間に接続される。
【００３４】
一旦、残余電荷レベルがサンプル及び保持コンデンサ６１０で保持されると、第２のコンデンサ６１４をアース６０２に接続することによってサンプル及び保持回路６００が構成されて、アナログ−デジタル変換回路７００の積分及び折返し回路７２０になる。そのため、第１のコンデンサ６１２は、増幅器６３０の反転入力と出力６４０との間に結合されて、第１のコンデンサ６１２は積分コンデンサ４４（図１）と同様に動作する。第２のコンデンサ６１４はアース６０２に接続されるので、第２のコンデンサ６１４の電荷は、第１のコンデンサ６１２に対して放電する。第２のコンデンサ６１４は第１のコンデンサ６１２より１０倍大きいので、第１のコンデンサ６１２は急速に電荷で満たされる。第１のコンデンサ６１４の電荷が第３の所定の電荷レベルに等しくなると、増幅器６３０の出力６４０に接続されたデジタル論理回路７３０は、折返し回路７１０に命令を出して、第４の所定の電荷レベルを第１のコンデンサ６１２から除去させる。第３と第４の所定の電荷レベルはそれぞれ、電圧源７３２と基準電流７１４によって設定可能である。デジタル論理回路７４０は、第４の所定の電荷レベルが第１のコンデンサ６１２から除去された回数を追跡し、除去された電荷量に基づく追加ビットを生成する。さらにカスケードする場合は、追加のサンプル及び保持回路６００を第２段階の出力７２４に接続して、第１のコンデンサ６１２の残余電荷レベルを決定することができる。従って、第２段階のアナログ−デジタル変換回路７００の残余電荷レベルが第３段階のアナログ−デジタル変換回路（不図示）に供給され、追加ビットを分析することができる。上述したように、追加のアナログ−デジタル変換回路を接続して、残余電荷の二進出力ビットの全体を分析することができる。別の実施形態では、残余電荷を残余量子化回路４５０（図４）に送って、追加二進ビットの残りを分析することができる。
【００３５】
さらに別の実施形態では、図５に示されているように、アナログ−デジタル変換回路５００はバイパススイッチ５５１を含み、積分コンデンサ５４４の残余電荷レベルを決定する間の低域通過フィルタ処理を禁止する。図１に示される好適な実施形態では、光ダイオード２２（図１）がアナログ入力信号を生成する。入力信号回路２０（図１）からノイズが入り、これは、光ダイオード２２に当るＸ線数の平方根に比例する。小アナログ入力信号のノイズを最小にするために、低域通過フィルタ５８２が用いられる。低域通過フィルタ５８２には、抵抗５５２とコンデンサ５５３が含まれる。大アナログ入力信号に対しては、低域通過フィルタ５８２は演算増幅器５４６の出力５４９が適当に安定することを妨げる。低アナログ入力信号に対しては低ノイズの必要条件と、高入力信号に対しては広帯域の必要条件という相反する必要条件をうまく処理するために、バイパススイッチ５５１が用意される。
【００３６】
図５の積分用演算増幅器回路５４０は、反転入力端子５４７、非反転入力端子５４８、出力５４９を備える演算増幅器５４６を含む。非反転入力端子５４８はアース５１２に接続され、反転入力端子５４７は入力端子５２０に接続される。入力回路２０（図１）と折返し回路３０（図１）に入力端子５２０を接続できることを正しく理解すべきである。リセットスイッチ５４２は反転入力端子５４７と出力５４９に渡って接続される。さらに、フィードバック抵抗５４５と積分コンデンサ５４４は、反転入力端子５４７と出力５４９との間に直列に接続される。デジタル論理回路の入力５６０は、出力５４９に接続される。デジタル論理回路の入力５６０をデジタル論理回路６０（図１）に接続できることを正しく理解すべきである。
【００３７】
サンプル及び保持回路５５０は、低域通過フィルタ５８２とバイパススイッチ５５１を含む。抵抗５５２は出力５４９に接続され、バイパススイッチ５５１は抵抗５５２に渡って接続される。この抵抗は第１のサンプルスイッチ５７２に接続され、コンデンサ５５３は増幅器５５６の反転入力端子５５５と第１のサンプルスイッチ５７２との間に接続される。保持スイッチ５７４はコンデンサ５５３と出力５７０との間に接続される。第２のサンプルスイッチ５７６は反転端子５５５と出力５７０に渡って接続される。非反転入力端子５５４はアース５１２に接続される。
【００３８】
第２の所定の電荷レベル３１０（図３）が積分コンデンサ５４４から第１のクロックサイクル内で除去される回数から、通常、アナログ入力信号の大きさを良好に推定することができる。一実施形態では、第１のクロックサイクルは約３５０μｓである。もしアナログ入力信号が小さければ、第２の所定の電荷レベル３１０（図３）が積分コンデンサ５４４から除去される回数はゼロ、もしくは、比較的少ない数である。もしアナログ入力信号が大きければ、第２の所定の電荷レベル３１０（図３）が積分コンデンサ５４４から除去される回数は比較的多い。アナログ入力信号が比較的大きい場合は、出力５４９の低域通過フィルタ処理は不要である。従って、もし第２の所定の電荷レベル３１０（図３）が除去される回数が所定数より大きいならば、バイパススイッチ５５１は閉じられ、抵抗５５２が短絡される。この結果、低域通過フィルタ５８２  は、演算増幅器５４６の出力５４９を処理しない。一実施形態では、所定の回数は３回である。第２の所定の電荷レベル３１０（図３）がデジタル論理回路６０（図ｌ）が積分コンデンサ５４４から除去される回数を追跡し、同様に、第１のクロックサイクル内に所定の回数に達するときに、デジタル論理回路６０（図１）はバイパススイッチ５５１が閉じるように指示を与えることを正しく理解されたい。従って、所定時間で第２の所定の電荷レベル３１０（図３）が積分コンデンサ５４４から除去される回数を追跡することによって、低域通過フィルタ５８２が出力５４９の残余電荷レベルを処理するかどうかを決定する。
【００３９】
本発明のこれまでの議論は、例示と説明のためになされた。さらに、この記述により、本発明をここで開示された形態に限定することを意図するものではない。結論として、関連技術の技能と知識を使ってなされ、上述の教唆に相応する差異や修正は本発明の範囲内にある。本発明を実践するためと考えられる現状でのベストモードを説明することで、上述の実施形態そのままで、もしくは、特定のアプリケーション、即ち、本発明の用途から必要とされる様々な変更を行った実施形態で当業者が本発明を利用できることを意図するものである。従来技術で許される程度までの他の実施形態をも特許請求の範囲に含まれるものと解釈されるべきである。
【図面の簡単な説明】
【図１】アナログ−デジタル変換回路の模範的な一実施形態の回路図である。
【図２】図１の様々な点での時間線図である。
【図３】積分及び折返し回路の出力の電圧波形図である。
【図４】パイプライン型アナログ−デジタル変換回路の模範的な一実施形態のブロック回路図である。
【図５】積分増幅器と低域通過フィルタ回路の模範的な一実施形態の回路図である。
【図６】サンプル及び保持回路の模範的な一実施形態の回路図である。
【図７】第２段階のアナログ−デジタル変換回路の模範的な一実施形態の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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