(57)【特許請求の範囲】
【請求項１】
記憶した値により抵抗値が変化する多値抵抗値を有する磁気抵抗効果素子と外部入力の値により抵抗値が変化するトランジスタとを直並列に接続してネットワークを構成し、特定の記憶した値と外部入力の値の組み合わせで、該ネットワークの抵抗値が最小となる多値の磁気抵抗効果ネットワークであり、
該磁気抵抗効果ネットワークは、多値の入力を重み０以外の重みごとに分割して磁気抵抗効果ネットワークを構成するとともに、それぞれの磁気抵抗効果ネットワークで重み０の入力と組み合わせて差動対回路を構成し、
それぞれの差動対回路の出力を足し合わせて出力することを特徴とするロジックインメモリ回路。
【請求項２】
請求項１に記載のロジックインメモリ回路において、
前記磁気抵抗効果ネットワークを構成する磁気抵抗効果素子は、多値強磁性トンネル結合素子であることを特徴とするロジックインメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶できる可変抵抗素子である磁気抵抗効果素子を用いたロジックインメモリ回路に関するものである。
【背景技術】
【０００２】
近年、急速な微細加工技術の進展を背景に演算器・メモリなどの高性能化が進む集積回路上において、配線遅延および配線面積の増大に起因する性能劣化が深刻な問題となりつつある。このような配線問題の多くは、演算機能と記憶機能を分離して回路構成を行う従来のアーキテクチャに起因するという観点から、配線問題を根本的に解決する一手法として、演算器とメモリを一体化してシステムを構成するロジックインメモリ・アーキテクチャに着目するとともに、強誘電体メモリ（ＦｅＲＡＭ）の記憶素子として用いられている強誘電体デバイスを活用して、演算機能と記憶機能をコンパクトに一体化した高性能ロジックインメモリ回路技術を発明者らは提案してきた（非特許文献１，２参照）。
【０００３】
（ロジックインメモリ回路）
図１に、ロジック回路とメモリ回路とで構成した通常のＶＬＳＩ１０（図１（ａ）参照）と、ロジックインメモリ回路のＶＬＳＩ２０（図１（ｂ）参照）を示す。
通常のＶＬＳＩ１０における処理は、データをメモリ回路１１，１２からバス１５を介して読み出して、ロジック回路１７，１８で演算し、演算結果をバス１５を介してメモリ回路１１，１２に書き込むことで行われる。
図１（ｂ）に示す不揮発性デバイスを用いたロジックインメモリＶＬＳＩ２０は、記憶機能を演算回路２２内に分散し、演算器２４−メモリ２５間のデータ転送を局所化することにより、グローバル配線（バス１５）上のデータ転送ボトルネックを大幅に削減できる。また、不揮発性メモリを使用しているので、電源電圧なしで記憶データを保持できるため、記憶素子のリーク電流を大幅に削減することができ、大幅な低消費電力化が期待できる。
ロジックインメモリの手法は、演算器とメモリ間のデータ転送を局所化して配線量を大幅に削減できるため、データ転送ボトルネックを解消した高並列演算システムの構成に有用であり、実際、ゲートレベルパイプライン乗算器や完全並列連想メモリをコンパクトに実現できる。
これらのロジックインメモリ回路技術は、不揮発性記憶デバイスを用いて演算回路を構成するため、その応用範囲がデバイスの特性に大きく依存する。したがって、ロジックインメモリ・アーキテクチャの応用範囲の拡大には、ロジックインメモリ回路内において、強誘電体キャパシタのみならず様々な不揮発性記憶デバイスが有する優れた特性を活用することが重要である。
【０００４】
（ＴＭＲ素子）
新たなロジックインメモリ回路の要素技術として、磁気抵抗効果素子、特に、主に強磁性体メモリ（ＭＲＡＭ）の記憶素子として用いられている強磁性トンネル磁気抵抗効果（ＴＭＲ）素子を活用することが考えられる（非特許文献３参照）。ＴＭＲ素子は、強磁性トンネル接合素子（ＭＴＪ素子）とも言い、強磁性体のスピン（磁化）方向により抵抗値が変化するスピントンネル磁気抵抗効果を活用することにより、磁気記憶素子へのデータアクセスを電気的に行うことが可能なため、磁気記憶が有する不揮発性・非破壊読出し・高速アクセス・無限書換え可能などの優れた記憶機能を集積回路上で実現できる。
図２，図３−１，図３−２にＴＭＲ素子の構造や動作を示す。図２（ａ）の断面図に示す様に、ＴＲＭ素子３０は、外部印加磁界によりスピン（磁化）方向が変化する強磁性層（自由層）３２，極薄の非磁性層３４，外部印加磁界に依存せず、スピン方向が一定な強磁性層（固定層）３６からなり、強磁性層／非磁性層／強磁性層の三層構造を有する。固定層３６では、強磁性層３６のスピン方向を固着するために反磁性層３８が付与されている。図２（ｂ）はＴＭＲ素子３０の記号図である。ＴＭＲ素子の大きな特徴は、図２（ｃ）のヒステリシス特性に示すように、外部磁界によって自由層３２のスピン方向が変化すると、素子３０の電気抵抗が急激に増減するという点である。例えば、自由層３２と固定層３６のスピン方向が互いに反平行のときには、非磁性層のトンネル電流が小さくなるため、抵抗値は小さくなる。逆に、自由層３２と固定層３６のスピン方向が平行のときは非磁性層３４のトンネル電流が大きくなるため、抵抗値は大きくなる。したがって、スピン方向が平行の場合を記憶データ“１”，反平行の場合を“０”と規定した場合、ＴＭＲ素子３０は抵抗値として記憶データを保持する不揮発性記憶素子とみなすことができる。
【０００５】
ＴＭＲ素子３０への書込み動作は、ＴＭＲ素子に隣接した配線に電流を流し、配線の周囲に磁界を発生させることによって行われる。図３−１に書込み動作を示す。図３−１（ａ）に示すように、直交した２本の隣接配線（ビット線４２および書込み線４４）に電流ＩＢ，ＩＷを流し、合成磁界ＨＢ＋ＨＷによって書き込みを行う。図３−１（ｂ），（ｃ）は、電流ＩＢの流す方向により、データ”０”，”１”が書き込まれることを示している。このように、書込み線４４上に電流ＩＷを流すか否かにより、メモリアレー上のセルに対して選択的にデータを書き込むことができるため、ＭＲＡＭに広く用いられている。
ＴＭＲ素子３０からの記憶データ読出し動作を図３−２に示す。記憶データ読出し動作は、図３−２（ａ）に示すように、ビット線４２からＴＭＲ素子３０に電圧を印加して、ＴＭＲ素子３０の抵抗値に応じて流れる電流ＩＲを検出することによって行われる（図３−２（ｂ），（ｃ）参照）。このとき、ビット線４２上に流れる電流ＩＲは，書込み時に流す電流ＩＢより十分小さいため、記憶データは破壊されない。すなわち、非破壊読出し動作が可能である。
実際の回路上においてＴＭＲ素子により記憶素子を実現する場合は、図２（ｃ）の最大抵抗Ｒｍａｘと最小抵抗Ｒｍｉｎによって定義される磁気抵抗（ＭＲ）比（（Ｒｍａｘ−Ｒｍｉｎ）／Ｒｍｉｎ）を大きくすることが高性能化の上で重要となるが、現在、ＭＲ比が４５〜５５％と大きいＴＭＲ素子が提案されている（非特許文献３参照）。
ＴＭＲ素子は、強磁性体のスピン（磁化）方向により抵抗値が変化するスピントンネル磁気抵抗効果を活用することにより、磁気記憶素子へのデータアクセスを電気的に行うことが可能なため、磁気記憶が有する不揮発性・非破壊読出し・高速アクセス・無限書換え可能などの優れた記憶機能を集積回路上で実現できる。
なお、ロジックインメモリ回路にＴＭＲ素子を用いたものとしては、非特許文献４がある。
ＴＭＲ素子以外の磁気抵抗効果素子には、例えば巨大磁気抵抗効果素子（ＧＭＲ素子）がある。このＧＭＲ素子と上述したＴＭＲ素子の大きな違いは、磁気により抵抗値が変わる物理的メカニズムである。ＴＭＲ素子では、非磁性層（トンネル層，主にＡｌＯ２を使用）に対して垂直に電圧を印加した場合、２つの強磁性層内の磁化の向きが平行か反平行かによってトンネル電流が変化するというトンネル磁気抵抗効果により抵抗値が変化する。一方、ＧＭＲ素子では、非磁性層（主にＣｕを使用）に対して水平に電圧を印加した場合、２つの強磁性層内の磁化の向きが平行か反平行かによって非磁性層内の電子の散乱度が変化するため，抵抗値が変化する（非特許文献５参照）。
ＧＭＲ素子に対する基本動作はＴＭＲ素子と同様であり、読出し動作は抵抗値の検出により、書込み動作は外部磁化を印加して強磁性体内の磁化の向きを変えることによって行われる。
【０００６】
【非特許文献１】T. Hanyu, H. Kimura, M. Kameyama, Y. Fujimori, T. Nakamura and H. Takasu, “Ferroelectric-Based Functional Pass-Gate for Fine-Grain Pipelined VLSI Computation,” in IEEE Int. Solid-State Circuits Conf. (ISSCC)
【非特許文献２】H. Kimura, T. Hanyu, M. Kameyama, Y. Fujimori, T. Nakamura and H. Takasu, “Complementary Ferroelectric-Capacitor Logic for Low-Power Logic-in-Memory VLSI,” in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, pp.160-161, Feb. 2003.
【非特許文献３】M. Motoyoshi, K. Moriyama, H. Mori, C. Fukumoto, H. Itoh, H. Kano, K. Bessho and H. Narisawa,“High-Performance MRAM Technology with an Improved MagneticTunnel Junction Material,” in IEEE Symp. on VLSI Technology Dig. Tech. Papers, pp.212-213,June 2002.
【非特許文献４】木村啓明，羽生貴弘，亀山充隆  「不揮発性デバイスを用いたロジックインメモリＶＬＳＩの構成」，信学技報  TECHNICAL REPORT OF IEICE ICD 2003-5 (2003-04)
【非特許文献５】Betty Prince, ”Emerging Memories - Technologies and Trends,” Kluwer Academic Publishers, 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、磁気抵抗効果素子を用いたロジックインメモリ回路を提供することである。
【課題を解決するための手段】
【０００８】
上述の発明の目的を達成するために、本発明は、記憶した値により抵抗値が変化する多値抵抗値を有する磁気抵抗効果素子と外部入力の値により抵抗値が変化するトランジスタとを直並列に接続してネットワークを構成し、特定の記憶した値と外部入力の値の組み合わせで、該ネットワークの抵抗値が最小となる多値の磁気抵抗効果ネットワークであり、該磁気抵抗効果ネットワークは、多値の入力を重み０以外の重みごとに分割して磁気抵抗効果ネットワークを構成するとともに、それぞれの磁気抵抗効果ネットワークで重み０の入力と組み合わせて差動対回路を構成し、それぞれの差動対回路の出力を足し合わせて出力することを特徴とするロジックインメモリ回路である。
前記磁気抵抗効果ネットワークを構成する磁気抵抗効果素子は、多値強磁性トンネル結合素子とすることもできる。
【発明の効果】
【００１０】
磁気抵抗効果素子が記憶データによって抵抗値が変化する可変抵抗素子として見なせることに着目し、外部入力データによって制御されるトランジスタと組み合わせて、ある特定の外部データ・記憶データの組合せの場合にのみ抵抗値が最小となる磁気抵抗効果ネットワークを構成し、特定の組み合わせを検出して出力する構成としたので、磁気抵抗効果素子は記憶素子のみならず、磁気抵抗効果ネットワーク内の演算素子としても動作するため、演算回路内に、磁気抵抗効果素子が有する優れた記憶機能をコンパクトに一体化できる。
【発明を実施するための最良の形態】
【００１１】
図面を参照して、本発明の実施形態を以下に説明する。
図４は、磁気抵抗効果素子としてＴＭＲ素子を用いた可変抵抗素子によるロジックインメモリ回路の全体構成を示す図である。
図４に示すロジックインメモリ回路１００は、２値の外部入力Ｘおよび記憶入力Ｙを有し、入力Ｘ，Ｙを用いて演算ｆ（Ｘ，Ｙ）を行う演算機能と、記憶入力Ｙを記憶する記憶機能から成る。演算結果は、２値の出力Ｚとして得られる。このようなロジックインメモリ回路１００は、演算機能や記憶機能を有するＴＭＲ素子を含むＴＭＲネットワーク１２０，しきい値検出器１６０，電流−電圧変換器１７０から構成されている。
【００１２】
ＴＭＲネットワーク１２０は、例えば図５（ｂ）のＡＮＤ演算のネットワーク１２２に示すように、外部入力Ｘまたは記憶入力Ｙによって抵抗値が決まる２種類の可変抵抗素子Ｒを直並列接続し、ｆ（Ｘ，Ｙ）＝１のときに総抵抗値Ｒｔｏｔａｌが最小、すなわち、電流値Ｉが最大となるような可変抵抗素子ネットワークとして構成される。ここで、ネットワークを構成している可変抵抗素子は、図５（ｃ）に示すように、入力データが“０”の場合は高抵抗、“１”の場合は低抵抗を示すものである。実際の回路上では、外部入力Ｘによって抵抗値が決まる可変抵抗素子をトランジスタ（ＭＯＳトランジスタ）で実現し、記憶入力Ｙによって抵抗値が決まる可変抵抗素子をＴＭＲ素子を用いて実現する。例えば、図５（ｂ）のＡＮＤ演算回路１２２を構成する場合は、可変抵抗素子Ｒを直並列接続した形となる。このとき、外部入力Ｘ，記憶入力Ｙによって決まる可変抵抗素子Ｒの抵抗値をそれぞれＲＸｉ，ＲＹｉ（ｉ＝０，１，２）とすると、図５（ｄ）に示すように、ｘおよびｙの値によってネットワーク上を流れる電流値Ｉが決まる。このとき、Ｉは（Ｘ，Ｙ）＝（１，１）のときに最小（Ｉ０）となる。ここで、しきい値検出器１６０でしきい値をＩ０とＩ１の中間に定めると、ＡＮＤ演算を実現することができる。演算結果は、電流−電圧変換器１７０を通して電圧値として出力される。
【００１３】
（ＴＭＲネットワークの簡単化）
さて、上述したように、図６−１（ａ）の外部入力ｘ、記憶入力ｙとしては、図６−１（ｂ）に示すように、実際にはＭＯＳトランジスタＴｒ及びＴＭＲ素子ＲＴを直列に接続したものを用いる。この構成の特性を利用してＴＭＲネットワークをより簡単な構成とすることができる。これを図６−２，図６−３を用いて説明する。
ＴＭＲネットワーク部分を、図６−２（ａ）（標準形）から簡単化することを考える。なお、図６−２，図６−３において、Ａ，Ｃは外部入力、Ｂは記憶入力に対応しているとする。図６−２（ａ）は全加算器のCarry（キャリ）を計算する下記の論理式を標準形でＴＭＲネットワークとして構成したものである。
【数１】
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まず、図６−２（ａ）のネットワークにおいて通常の例えばカルノー図を用いた簡単化により、図６−２（ｂ）のように変形できる。
【数２】
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さらに、ＴＭＲ素子の抵抗値変化（６０ｋΩ〜９０ｋΩ）はトランジスタ（２０ｋΩ〜１ＭΩ）に比べて小さいため、トランジスタのスイッチング状態によって、ＴＭＲ素子の抵抗値に関係なく大電流が流れる場合は、ＴＭＲ素子を付け足しても大電流の流れる電流パスは変わらない（図６−３（ｂ）参照）。これはＴＭＲネットワーク独自の特徴であり、ＴＭＲ素子とトランジスタの抵抗値の違いを活用することで、論理式一定で回路を簡単化することが可能である。最終的には図６−３（ｃ）（簡単形）のように簡単化できる。
【００１４】
（ソースカップルドロジック回路）
さて、図７（ａ）に示す可変抵抗素子ネットワーク１２０を用いるロジックインメモリ回路１００においては、可変抵抗素子ネットワーク１２０内の微小な抵抗値の変化を高速に検出するとともに、しきい値検出器１６０と電流−電圧変換器１７０をコンパクトに実現することが重要である。そこで、発明者らは、ソースカップルドロジックが有するしきい演算機能と高駆動能力に着目した。
図７（ｂ）に示すように、相補の演算を行う可変抵抗素子ネットワーク２２０，２２０’を用いて、ＭＯＳトランジスタＭｎ，Ｍｎ’によりソースカップルドロジック回路（差動対回路）を構成することで、図７（ａ）に示すロジックインメモリ回路をコンパクトに実現したのである。図７（ｂ）に示す回路では、電流ＩとＩ’間のしきい演算がＭＯＳトランジスタＭｎ，Ｍｎ’で構成する差動対回路によって行われ、それぞれの電流がトランジスタＭｎ，Ｍｎ’の差動対回路を介して電圧値に変換されるため、電流／電圧変換が同時に実行される。これにより、高性能ロジックインメモリ回路２００がコンパクトに実現される。
【００１５】
ＴＭＲネットワークを用いたソースカップルドロジック（ＴＭＲソースカップルドロジック）２００では，図８に示すように、外部入力または記憶入力によって抵抗値が変化する可変抵抗素子を直並列に接続した構造を用いて、相補の任意論理演算を実現する。外部入力ｘと記憶入力ｙ間で論理演算ｆ（ｘ，ｙ）を行う相補の２変数論理演算を実現する場合は、図８のように相補の入力であるｘ（バーｘ）またはｙ（バーｙ）に依存する可変抵抗素子を直列に接続し、それらを並列接続して、電流パスの上に示しているｘ，ｙの組み合わせに応じて、１つの電流パスのみに大電流が流れるようにする。次に、ｘ，ｙが特定の組み合わせのときにのみ可変抵抗素子の総抵抗値Ｒｔｏｔａｌが最小、すなわち、電流値が最大となるように、上部の端子をｚまたはバーｚに接続し、相補の可変抵抗素子ネットワークを構成する。ここで，外部入力、記憶入力のそれぞれに依存する可変抵抗素子をＭＯＳトランジスタおよびＴＭＲ素子で実現することにより、ＴＭＲソースカップルドロジック回路２００が構成できる。
【００１６】
図９は、ＴＭＲソースカップルドロジック回路によるＡＮＤ回路の例を示している。図９（ａ）において、トランジスタＭｎ，Ｍｎ’に対して、相補のＡＮＤ演算
【数３】
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に対応して抵抗値の変化する相補ＴＭＲネットワーク２２０，２２０’を用いている。相補ＴＭＲネットワーク２２０，２２０’を流れる電流Ｉ，Ｉ’は、外部入力および記憶入力によって図９（ｂ）のように変化し、電流Ｉ，Ｉ’間のしきい演算をトランジスタＭｎ，Ｍｎ’で構成する差動対回路の比較で行うことにより、ＡＮＤ演算を実現する。この回路では、ＴＭＲ素子を記憶素子のみならず演算回路の一部として用いるため、記憶と演算を一体化したコンパクトなロジックインメモリ回路２００が構成できる。
【００１７】
[実施例]
図７（ｂ）に示したＴＭＲソースカップルドロジック回路２００に用いることができる、全加算器の相補ＴＭＲネットワークを図１０に示す。図１０に示した相補ＴＭＲネットワークは、上述のＴＭＲネットワークを簡単化する手法により最も簡単な構成としている。図１０（ａ）は、Carry（桁上げ）を演算する相補ＴＭＲネットワーク２３０の構成を示しており、図１０（ｂ）は、Sum（和）を演算する相補のＴＭＲネットワーク２４０の構成を示している。
なお、図１０（ｃ）は、通常の論理回路による構成を示している。
【００１８】
（ダイナミック形ＴＭＲソースカップルドロジック回路）
図７（ａ）のＴＭＲソースカップルドロジック回路による実現では、回路に定常電流が流れるために消費電力が大きくなってしまうという問題がある。これを解決するために，ダイナミック形電流モード回路（ＤｙＣＭＬ）を活用して、図１１に示すダイナミック形ＴＭＲソースカップルドロジック回路３００を構成する。
ダイナミック形ＴＭＲソースカップルドロジック回路３００は、クロック信号ＣＬＫ，バーＣＬＫによりオン・オフしている、ＭＯＳトランジスタＭｎ３１，Ｍｎ３１’とＭｎ３２，Ｍｎ３２’及びＭｎ３３，Ｍｎ３４に挟まれたＴＭＲネットワーク３３０と、電流路に挿入したキャパシタＣ１，Ｃ２，ＣＬから構成されている。
図１１の回路３００は、クロック信号ＣＬＫにより、キャパシタＣ１，Ｃ２に電荷を蓄積する「プレチャージ」と、キャパシタＣ１，Ｃ２からキャパシタＣＬに電荷を移動し，ＴＭＲネットワーク３３０を流れる電流ＩとＩ’間のしきい演算を差動対回路によって行う「評価」という２つのフェイズを持つ。それぞれのフェイズにおいてはキャパシタの充放電のみで動作するため、定常電流が存在せず、消費電力を抑えることが可能となる。
上述で説明した構成は、他の磁気抵抗効果素子例えば巨大磁気抵抗効果素子（ＧＭＲ素子）を使用してもよい。
【００１９】
（多値ＴＭＲネットワーク）
上述では、２値のＴＭＲネットワークについて説明してきたが、多値ＴＭＲネットワークも構成できる。
図１２に示す多値ＴＭＲネットワーク回路では、４値（０，１，２，３）入力に対して、出力が１，２，３のどの値であるかによって論理演算を３つに分割し（表４０１，４０２，４０３参照）、それぞれの演算をＴＭＲソースカップルドロジック回路４２０，４３０，４４０で行い、最後に加算器４６０でそれらを線形加算する構成となっている。各ＴＭＲソースカップルドロジック回路４２０，４３０，４４０の出力は、１，２，３のいずれかの重みを有しており，それらを足し合わせることにより最終的な出力を得ることができる。
また、ＴＭＲソースカップルドロジック回路４２０，４３０，４４０の内部については、多値強磁性トンネル接合（ＭＴＪ）素子を活用する。
４値ＭＴＪ素子５００を図１３（ａ）に示す。４値ＭＴＪ素子５００は、上部と中央部の２つの強磁性層（自由層（１），（２））５１０，５３０が、非磁性層（１）５２０を挟んで存在している。そして、非磁性層（２）５４０を挟み、固定層５５０及び反磁性層５６０で一定方向の磁性を提供している。この４値ＭＴＪ素子を図２（ｂ）と同様のシンボルで表示すると図１３（ｂ）のように表される。
４値ＭＴＪ素子５００は、強磁性層（自由層（１），（２））５１０，５３０のスピン方向を外部からそれぞれ変化させることにより、図１３（ｃ）に示すように、４種類の抵抗値を持つことができる。
この素子を用いることによって、２値のＴＭＲ素子に比べてコンパクトな回路実現が期待できる。なお、多値強磁性トンネル接合（ＭＴＪ）素子については、たとえば、T. Uemura and M. Yamamoto,“Proposal of Four-Valued MRAM Based on MTJ/RTJ Structure,” in Proc. IEEE Int. Symp. Multiple-Valued Logic, pp.273-278,May 2003等を参照されたい。
【００２０】
（応用例）
上述したＴＭＲソースカップルドロジック回路の応用例として、ＣＲＡＭ（Computational RAM）が考えられる。ＣＲＡＭは、画像処理などの高並列演算システムの構成に有用であり、図１４（ａ）のように、ローカルメモリ６１２，６２２，６３２と演算器（ＰＥ）６１４，６２４，６３４が接続され、ローカルメモリ６１２，６２２，６３２からデータを読み出して演算器６１４，６２４，６３４により演算を行う。ＣＲＡＭについては、例えば、D. G. Elliott, M. Stumm, W. M. Snelgrove, C. Cojocaru,  R.Mckenzie, “Computational RAM:Implementing Processors in Memory,” in IEEE Design and Test of Computers, pp.32-41, Jan.-Mar. 1999.等を参照されたい。
ＴＭＲソースカップルドロジック回路で、ＣＲＡＭを構成すると、図１４（ｂ）に示すように、ＴＭＲネットワーク７１０，７２０，７３０内でＰＥ７１２，７２２，７３２とメモリとを一体的に構成できる。このように、ＴＭＲソースカップルドロジック回路で構成すると、高並列演算機能と不揮発性記憶機能をコンパクトに一体化できるため、チップ面積を大幅に削減できるとともに、ＴＭＲ素子の有する不揮発性記憶機能により、電力供給なしで記憶保持が可能なため、スタンバイ時におけるリーク電流の大幅な削減が期待できる。
【図面の簡単な説明】
【００２１】
【図１】（ａ）ロジック回路とメモリ回路とで構成した通常のＶＬＳＩと、（ｂ）ロジックインメモリ回路のＶＬＳを示す図である。
【図２】ＴＭＲ素子の構成や特性を示す図である。
【図３】ＴＭＲ素子の（ａ）書込み，（ｂ）読出しの動作を示す図である。
【図４】ＴＭＲネットワークの入出力構成を示す図である。
【図５】ＴＭＲネットワークの動作を説明する図である。
【図６−１】ＴＭＲネットワークの構成を示す図である。
【図６−２】ＴＭＲネットワークの簡単化を示す図である。
【図６−３】ＴＭＲネットワークのさらなる簡単化を示す図である。
【図７】ソースカップルドロジック回路の構成を示す図である。
【図８】相補ＴＭＲネットワークの構成を示す図である。
【図９】ＡＮＤ演算のソースカップルドロジック回路の構成例を示す図である。
【図１０】（ａ）（ｂ）ソースカップルドロジック回路に用いるの全加算のＴＭＲネットワーク構成例を示す図である。（ｃ）従来の全加算器のブロック図である。
【図１１】ダイナミック形ソースカップルドロジック回路の構成例を示す図である。
【図１２】多値のＴＭＲネットワークの構成例を示す図である。
【図１３】４値のＴＭＲ素子の構成例を示す図である。
【図１４】応用としてのＣＲＡＭ構成例を示す図である。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図６−３】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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