(57)【特許請求の範囲】
【請求項１】
複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子の各々を、入力映像信号の１フィールド期間を構成するＮ個のサブフィールド各々で発光駆動するディスプレイパネルの駆動方法であって、
前記入力映像信号の垂直同期周波数が所定周波数よりも高い、又は前記入力映像信号によって表される画像の平均輝度が所定輝度よりも低輝度である場合には、前記入力映像信号によって表される輝度レベルに応じた分だけ前記１フィールド期間内において連続したｎ個(ｎは０〜Ｎの整数)の前記サブフィールド各々で前記発光素子を発光せしめることにより第１階調〜第(Ｎ＋１)階調までのＮ＋１段階で中間輝度表示を行う第１発光駆動シーケンスを実行し、
前記垂直同期周波数が前記所定周波数よりも低くかつ前記平均輝度が前記所定輝度よりも高輝度である場合には、前記１フィールド期間内の前半期間において前記入力映像信号によって表される輝度レベルに応じた分だけ連続した前記サブフィールド各々で前記発光素子を発光せしめてから前記１フィールド期間内の後半期間において前記入力映像信号によって表される輝度レベルに応じた分だけ連続した前記サブフィールド各々で前記発光素子を発光せしめることにより第１階調〜第(Ｎ＋１)階調までのＮ＋１段階で中間輝度表示を行う第２発光駆動シーケンスを実行することを特徴とするディスプレイパネルの駆動方法。
【請求項２】
前記Ｎが偶数である場合には、前記前半期間に含まれるサブフィールドの数と、前記後半期間に含まれるサブフィールドの数とが互いに同一である一方、
前記Ｎが奇数である場合には、前記前半期間に含まれるサブフィールドの数と、前記後半期間に含まれるサブフィールドの数との差が１であることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項３】
前記第２発光駆動シーケンスは、前記前半期間内における先頭の前記サブフィールドのみにおいて全ての前記発光素子を点灯状態に初期化する第１リセット工程と、前記入力映像信号に応じて前記前半期間内における１の前記サブフィールドにおいて前記発光素子各々を前記点灯状態及び消灯状態のいずれか一方に設定する第１アドレス工程と、前記前半期間内における前記サブフィールド各々において前記点灯状態にある前記発光素子のみを前記サブフィールドの重み付けに対応した回数だけ発光させる第１発光維持工程と、前記後半期間内における先頭の前記サブフィールドのみにおいて全ての前記発光素子を点灯状態に初期化する第２リセット工程と、前記入力映像信号に応じて前記後半期間内における１の前記サブフィールドにおいて前記発光素子各々を前記点灯状態及び消灯状態のいずれか一方に設定する第２アドレス工程と、前記後半期間内における前記サブフィールド各々において前記点灯状態にある前記発光素子のみを前記サブフィールドの重み付けに対応した回数だけ発光させる第２発光維持工程と、からなることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項４】
前記第２発光駆動シーケンスは、前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半期間及び前記後半期間の一方における先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における最後尾の前記サブフィールドで前記発光素子を発光せしめる一方、
前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、前記第２階調では前記前半期間及び前記後半期間の一方における先頭の前記サブフィールドのみで前記発光素子を発光せしめ、前記第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における先頭の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における第２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における最後尾の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における最後尾の前記サブフィールドで前記発光素子を発光せしめることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項５】
前記第２発光駆動シーケンスは、前記Ｎが偶数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半期間及び前記後半期間の一方における最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における先頭の前記サブフィールドで前記発光素子を発光せしめる一方、
前記Ｎが奇数の場合には、前記第１階調では前記サブフィールドのいずれにおいても前記発光素子を発光させず、第２階調では前記前半期間及び前記後半期間の一方における最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第３階調では前記第２階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における最後尾の前記サブフィールドのみで前記発光素子を発光せしめ、第４階調では前記第３階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における最後尾から２番目に配列された前記サブフィールドで前記発光素子を発光せしめ、第Ｎ階調では第(Ｎ−１)階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の他方における先頭の前記サブフィールドで前記発光素子を発光せしめ、前記第(Ｎ＋１)階調では第Ｎ階調で発光を実行するサブフィールドに加えて前記前半期間及び前記後半期間の内の一方における先頭の前記サブフィールドで前記発光素子を発光せしめることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、発光及び非発光の２状態しかもたない発光素子が配列されてなるディスプレイパネルの駆動に関する。
【０００２】
【従来の技術】
近年、ディスプレイ装置の大画面化に伴い、奥行きの薄い表示デバイスが望まれている。交流放電型のプラズマディスプレイパネルは、薄型の表示デバイスの１つとして着目されている。
図１は、かかるプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。尚、行電極は、Ｘ及びＹの一対にて画面の１行分に対応した行電極を形成している。これら列電極Ｄと、行電極Ｘ及びＹは、放電ガスが封入されている放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されている。そして、各行電極対と列電極との交叉部に、各画素に対応した表示素子としての放電セルが形成される構造となっている。
【０００４】
ここで、放電セルは、放電現象を利用したものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。そこで、駆動装置１００は、このような放電セルがマトリクス状に配列されてなる上記ＰＤＰ１０に対して、入力映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、１フィールドの表示期間を例えば図２に示されるが如き８個のサブフィールドＳＦ１〜ＳＦ８に分割する。これらサブフィールドＳＦ１〜ＳＦ８各々には、そのサブフィールド内において実行すべき発光の回数が割り当てられている。従って、入力映像信号に基づいて、発光を実施させるサブフィールドと、発光を実施させないサブフィールドとの組み合わせを変更すれば、１フィールドの表示期間内においてこの入力映像信号の輝度レベルに応じた回数の発光が為される。この際、かかる１フィールド表示期間内で実施された発光の総数に応じた中間輝度が視覚されるのである。
【０００６】
図３は、発光を実施させるサブフィールドと発光を実施させないサブフィールドとの組み合わせ方を示す発光駆動パターンの一例を示す図である。
駆動装置１００は、この図３に示される９種類の発光駆動パターンの中から、入力された映像信号に応じた１つを選択する。そして、この選択した発光駆動パターン中の白丸にて示されるサブフィールドのみにおいて図２中に記述されている回数だけ発光を実施させるべく、各種駆動パルスをＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに印加する。
【０００７】
図３に示される９種類の発光駆動パターンによれば、発光輝度比が、
｛0、1、7、23、47、82、128、185、255｝
なる９段階の中間輝度を有する画像表示を行うことが出来る。
この際、図３に示される発光駆動パターンでは、１フィールド期間内の１サブフィールドにおいて一旦、放電セルを非発光状態にしたら、それ以降のサブフィールドでは発光を実施させないようにしている。つまり、白丸にて示されるが如き発光を実施するサブフィールドが連続している状態(以下、発光継続状態と称する)と、消灯状態のサブフィールドが連続している状態(以下、消灯継続状態と称する)とが、１フィールド期間内において互いに反転するような発光駆動パターンを排除している。これにより、上記発光継続状態と、上記消灯継続状態とが互いに反転している２つの画像領域の境界上に生じる、いわゆる偽輪郭の発生を抑制しているのである。
【０００８】
ここで、図３に示されるが如き発光駆動パターンでは、上記発光継続状態及び上記消灯継続状態の切り換え周波数が、１フィールド表示期間を担う垂直同期周波数と同一となる。よって、垂直同期周波数が５０[Hz]しかないＰＡＬ方式テレビジョン信号が入力映像信号として供給され、かつ、その映像信号によって表される輝度レベルが比較的高い場合にはフリッカが生じる恐れがある。
【０００９】
【発明が解決しようとする課題】
本発明は、かかる点に鑑みて為されたものであり、入力映像信号の垂直同期周波数が低くてもフリッカを生じさせることなく偽輪郭を抑制した画像表示が可能なディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明によるディスプレイパネルの駆動方法は、複数の発光素子によって表示画面を形成するディスプレイパネルにおける前記発光素子の各々を、入力映像信号の１フィールド期間を構成するＮ個のサブフィールド各々で発光駆動するディスプレイパネルの駆動方法であって、前記入力映像信号の垂直同期周波数が所定周波数よりも高い、又は前記入力映像信号によって表される画像の平均輝度が所定輝度よりも低輝度である場合には、前記入力映像信号によって表される輝度レベルに応じた分だけ前記１フィールド期間内において連続したｎ個(ｎは０〜Ｎの整数)の前記サブフィールド各々で前記発光素子を発光せしめることにより第１階調〜第(Ｎ＋１)階調までのＮ＋１段階で中間輝度表示を行う第１発光駆動シーケンスを実行し、前記垂直同期周波数が前記所定周波数よりも低くかつ前記平均輝度が前記所定輝度よりも高輝度である場合には、前記１フィールド期間内の前半期間において前記入力映像信号によって表される輝度レベルに応じた分だけ連続した前記サブフィールド各々で前記発光素子を発光せしめてから前記１フィールド期間内の後半期間において前記入力映像信号によって表される輝度レベルに応じた分だけ連続した前記サブフィールド各々で前記発光素子を発光せしめることにより第１階調〜第(Ｎ＋１)階調までのＮ＋１段階で中間輝度表示を行う第２発光駆動シーケンスを実行する。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
図４に示す如く、このプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、下記の如き機能モジュールからなる駆動回路と、から構成される。図４に示すように、駆動回路は、同期検出回路１、駆動制御回路２、垂直同期周波数検出回路３、Ａ／Ｄ変換器４、メモリ５、アドレスドライバ６、第１サスティンドライバ７、第２サスティンドライバ８、データ変換回路３０、及び平均輝度検出回路４０から構成される。
【００１２】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。これら列電極Ｄと、行電極Ｘ及びＹは、放電ガスが封入されている放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されている。そして、各行電極対と列電極との交叉部に、各画素に対応した表示素子としての放電セルが形成される構造となっている。
【００１３】
同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖを発生してこれを駆動制御回路２及び垂直同期周波数検出回路３に夫々供給する。同期検出回路１は、更に、上記入力映像信号中から水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれを駆動制御回路２に供給する。垂直同期周波数検出回路３は、上記垂直同期検出信号Ｖの周期を測定することにより、上記入力映像信号における垂直同期周波数を求めその周波数値を示す垂直同期周波数信号ＶＦを駆動制御回路２及びデータ変換回路３０の各々に供給する。Ａ／Ｄ変換器４は、駆動制御回路２から供給されるクロック信号に応じて、上記入力映像信号をサンプリングしてこれを画素毎の例えば８ビットの画素データＤに変換し、これをデータ変換回路３０及び平均輝度検出回路４０に供給する。
【００１４】
平均輝度検出回路４０は、Ａ／Ｄ変換器４から順次供給される上記画素データＤに基づいて入力映像信号の平均輝度レベルを求め、この平均輝度レベルを示す平均輝度信号ＡＢを駆動制御回路２に供給する。
データ変換回路３０は、上記画素データＤに多階調化処理を施し、これを、１フィールド期間内において各放電セルを個別に発光駆動させるべき画素駆動データＧＤに変換する。
【００１５】
図５は、かかるデータ変換回路３０の内部構成を示す図である。
図５において、第１データ変換回路３２は、上記画素データＤを図６に示されるが如き変換特性に基づいて(１４×１６)／２５５にしたものを変換画素データＤHとして多階調化処理回路３３に供給する。すなわち、第１データ変換回路３２は、８ビットで０〜２５５なる２５６階調分の輝度を表現し得る画素データＤを、８ビットで０〜２２４なる２２５階調分の輝度を表現し得る変換画素データＤHに変換するのである。具体的には、第１データ変換回路３２は、図６に示されるが如き変換特性に従った図７及び図８に示される変換テーブルに基づいて、上記画素データＤを変換画素データＤHに変換する。尚、この変換特性は、画素データのビット数 、後述する多階調化による圧縮ビット数、並びに表示階調数に応じて設定される。このように、後述する多階調化処理を実施する前に、第１データ変換回路３２にて、表示階調数及び多階調化による圧縮ビット数を考慮した変換を行う。かかるデータ変換により、後述する多階調化処理での輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００１６】
図９は、多階調化処理を実施する多階調化処理回路３３の内部構成を示す図である。
図９に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＤH中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データにおける１クロック周期分の時間(以下、遅延時間Ｄと称する)だけ遅らせた信号を遅延加算信号ＡＤ1として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ2として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ4として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ5として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣOを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＤH中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣOを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００１７】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１０に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ1
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ3
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ4
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ5
各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣOを変換画素データＤH中の上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００１８】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＤH中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００１９】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、４つの周辺画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤに対してディザ処理を施す。かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現する。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００２０】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０では、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００２１】
図１１は、かかるディザ処理回路３５０の内部構成を示す図である。
図１１において、ディザ係数発生回路３５２は、図１２に示されるが如く互いに隣接する４つの画素［Ｇ(j,k)、Ｇ(j,k+1)、Ｇ(j+1,k)、Ｇ(j+1,k+1)］毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。更に、ディザ係数発生回路３５２は、これら４つの画素各々に対応させて発生するディザ係数ａ〜ｄの割り当てを、図１２に示されるように１フィールド毎に変更して行く。
【００２２】
すなわち、最初の第１フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。つまり、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００２３】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００２４】
例えば、図１２に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。この際、図１０に示す如き複数の画素を１つの画素単位として眺めた場合、上記ディザ係数の加算によれば、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが出来る。そこで、次段の上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤSとして図５に示す如き第２データ変換回路３４及び３５の各々に供給する。
【００２５】
第２データ変換回路３４は、多階調化画素データＤSを図１３に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤaに変換し、これをセレクタ３６に供給する。
一方、第２データ変換回路３５は、上記多階調化画素データＤSを図１４に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤbに変換し、これをセレクタ３６に供給する。セレクタ３６は、駆動制御回路２から論理レベル"０"のフリッカ抑制信号ＦＳが供給された場合には上記画素駆動データＧＤa及びＧＤbの内からＧＤaを選択しこれを画素駆動データＧＤとして、図４に示すメモリ５に供給する。一方、論理レベル"１"のフリッカ抑制信号ＦＳが供給された場合には、セレクタ３６は、上記画素駆動データＧＤbを選択しこれを画素駆動データＧＤとしてメモリ５に供給する。
【００２６】
メモリ５は、この画素駆動データＧＤを、駆動制御回路２から供給されてくる書込信号に応じて順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ５は、駆動制御回路２から供給された読出信号に従って、その書き込まれたデータを以下の如く読み出す。すなわち、メモリ５では、書き込まれた１画面分の画素駆動データＧＤ11〜ＧＤnm各々をそのビット桁(第１ビット〜第１４ビット)毎にグループ化した画素駆動データビット群ＤＢ１〜ＤＢ１４と捉える。
尚、画素駆動データビット群ＤＢ１〜ＤＢ１４各々は、
ＤＢ１：ＧＤ11〜ＧＤnm各々の第１ビット
ＤＢ２：ＧＤ11〜ＧＤnm各々の第２ビット
ＤＢ３：ＧＤ11〜ＧＤnm各々の第３ビット
ＤＢ４：ＧＤ11〜ＧＤnm各々の第４ビット
ＤＢ５：ＧＤ11〜ＧＤnm各々の第５ビット
ＤＢ６：ＧＤ11〜ＧＤnm各々の第６ビット
ＤＢ７：ＧＤ11〜ＧＤnm各々の第７ビット
ＤＢ８：ＧＤ11〜ＧＤnm各々の第８ビット
ＤＢ９：ＧＤ11〜ＧＤnm各々の第９ビット
ＤＢ10：ＧＤ11〜ＧＤnm各々の第10ビット
ＤＢ11：ＧＤ11〜ＧＤnm各々の第11ビット
ＤＢ12：ＧＤ11〜ＧＤnm各々の第12ビット
ＤＢ13：ＧＤ11〜ＧＤnm各々の第13ビット
ＤＢ14：ＧＤ11〜ＧＤnm各々の第14ビット
である。
【００２７】
そして、メモリ５は、これら画素駆動データビット群ＤＢ１〜ＤＢ１４各々を、後述するサブフィールドＳＦ１〜ＳＦ１４各々に対応させて、１表示ライン分ずつ順次読み出す。
駆動制御回路２は、上記垂直同期周波数信号ＶＦ及び平均輝度信号ＡＢに応じて以下の如き発光駆動制御を実行する。
【００２８】
つまり、駆動制御回路２は、上記垂直同期周波数信号ＶＦにて示される垂直同期周波数が例えば６０[Ｈz]以上となる場合、又は平均輝度信号ＡＢにて示される平均輝度レベルが所定レベルよりも低い場合には、先ず、論理レベル"０"のフリッカ抑制信号ＦＳをデータ変換回路３０に供給する。この際、データ変換回路３０のセレクタ３６は、かかる論理レベル"０"のフリッカ抑制信号ＦＳに応じて、第２データ変換回路３４で変換された画素駆動データＧＤaをメモリ５に供給する。そして、駆動制御回路２は、図１５に示す如き発光駆動フォーマットに従ってＰＤＰ１０を発光駆動せしめるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００２９】
すなわち、入力映像信号の輝度レベルが低い場合、又はこの入力映像信号として、垂直同期周波数が６０[Ｈz]以上となる例えばＮＴＳＣ方式テレビジョン信号が供給された場合には、図１３及び図１５に示す如き発光駆動を実施するのである。
一方、上記垂直同期周波数信号ＶＦにて示される垂直同期周波数が６０[Ｈz]より小であり、かつ、平均輝度信号ＡＢにて示される平均輝度レベルが所定レベルよりも高い場合には、駆動制御回路２は、先ず、論理レベル"１"のフリッカ抑制信号ＦＳをデータ変換回路３０に供給する。この際、データ変換回路３０のセレクタ３６は、かかる論理レベル"１"のフリッカ抑制信号ＦＳに応じて第２データ変換回路３５によって変換された画素駆動データＧＤbをメモリ５に供給する。そして、駆動制御回路２は、図１６に示す如き発光駆動フォーマットに従ってＰＤＰ１０を発光駆動せしめるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００３０】
すなわち、入力映像信号として、垂直同期周波数が６０[Ｈz]よりも小となる例えばＰＡＬ方式テレビジョン信号が供給され、かつその平均輝度が高い場合には、図１４及び図１６に示す如き発光駆動を実施するのである。尚、図１５及び図１６に示される発光駆動フォーマットでは、１フィールド(以下、１フレームをも含む表現とする)の表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割する。そして、各サブフィールド内で、ＰＤＰ１０の各放電セルを"点灯放電セル状態"及び"消灯放電セル状態"のいずれか一方に設定するアドレス工程Ｗcと、上記"点灯放電セル状態"にある放電セルのみを図１５(又は図１６)中に示される回数だけ繰り返し発光せしめる発光維持工程Ｉcとを実施する。又、先頭のサブフィールドＳＦ１において、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット工程Ｒcを実行し、最後尾のサブフィールドＳＦ１４では、全放電セル内の壁電荷を一斉に消去する消去工程Ｅを実行する。
【００３１】
尚、図１６に示される発光駆動フォーマットでは、図１５に示される発光駆動フォーマットにおけるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を１フィールド表示期間の前半に実行し、ＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、及びＳＦ１４をその後半に実行する。この際、前半の最後尾のサブフィールドＳＦ１３において上記消去工程Ｅを実行し、後半の先頭サブフィールドＳＦ２において上記一斉リセット工程Ｒcを実行する。
【００３２】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８は、上記各工程での動作を実現すべき各種駆動パルスを駆動制御回路２から供給されたタイミング信号に応じたタイミングでＰＤＰ１０の各電極に印加する。図１７は、上記一斉リセット工程Ｒc、アドレス工程Ｗc、発光維持工程Ｉc、消去工程Ｅの各々において、上記ドライバの各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスの印加タイミングを示す図である。
【００３３】
先ず、上記一斉リセット工程Ｒcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が図１７に示されるが如きリセットパルスＲＰX及びＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnの各々に同時印加する。これらリセットパルスＲＰX及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは"点灯放電セル状態"に初期設定される。
【００３４】
次に、アドレス工程Ｗcでは、アドレスドライバ６が、上記メモリ５から読み出された画素駆動データビット群ＤＢにおける各画素駆動データビットの論理レベルに対応した電圧を有する画素データパルスを発生する。例えば、アドレスドライバ６は、画素駆動データビットの論理レベルが"１"である場合には高電圧の画素データパルスを発生し、"０"である場合には低電圧(０ボルト)の画素データパルスを発生する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１のアドレス工程Ｗcでは、メモリ５からは前述した如く画素駆動データビット群ＤＢ１が読み出される。この際、アドレスドライバ６は、先ず、画素駆動データビット群ＤＢ１中における第１表示ラインに対応したｍ個の画素駆動データビット各々を、その論理レベルに対応したパルス電圧を有するｍ個の画素データパルスに変換し、これらを画素データパルス群ＤＰ１として列電極Ｄ1〜Ｄmに印加する。次に、アドレスドライバ６は、画素駆動データビット群ＤＢ１中における第２表示ラインに対応したｍ個の画素駆動データビット各々を、その論理レベルに対応したパルス電圧を有するｍ個の画素データパルスに変換し、これらを画素データパルス群ＤＰ２として列電極Ｄ1〜Ｄmに印加する。以下、同様にして、サブフィールドＳＦ１のアドレス工程Ｗc内では、画素データパルス群ＤＰ１の第３〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ３〜ＤＰｎを順次列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳＦ２のアドレス工程Ｗcでは、メモリ５からは前述した如く画素駆動データビット群ＤＢ２が読み出される。この際、アドレスドライバ６は、先ず、画素駆動データビット群ＤＢ２中における第１表示ラインに対応したｍ個の画素駆動データビット各々を、その論理レベルに対応したパルス電圧を有するｍ個の画素データパルスに変換し、これらを画素データパルス群ＤＰ１として列電極Ｄ1〜Ｄmに印加する。次に、アドレスドライバ６は、画素駆動データビット群ＤＢ２中における第２表示ラインに対応したｍ個の画素駆動データビット各々を、その論理レベルに対応したパルス電圧を有するｍ個の画素データパルスに変換し、これらを画素データパルス群ＤＰ２として列電極Ｄ1〜Ｄmに印加する。以下、同様にして、サブフィールドＳＦ２のアドレス工程Ｗc内では、画素データパルス群ＤＰ２の第３〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ３〜ＤＰｎを順次列電極Ｄ1〜Ｄmに印加して行く。
【００３５】
更に、各アドレス工程Ｗcでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図１７に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された行電極Ｙと、高電圧の画素データパルスが印加された列電極Ｄとの交差部の放電セルにのみ放電(選択消去放電)が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット工程Ｒcにて"点灯放電セル状態"に初期化された放電セルは、"消灯放電セル状態"に設定される。一方、低電圧の画素データパルスが印加された列電極Ｄに属する放電セルには放電が生起されず、現状が保持される。つまり、"消灯放電セル状態"の放電セルは"消灯放電セル状態"のまま、"点灯放電セル状態"の放電セルは"点灯放電セル状態"をそのまま維持するのである。
【００３６】
次に、各サブフィールドの発光維持工程Ｉcでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１７に示されるが如く、正極性の維持パルスＩＰX及びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに交互に繰り返し印加する。尚、各サブフィールドＳＦ１〜ＳＦ１４の発光維持工程Ｉcにおいて上記維持パルスＩＰを繰り返し印加しつづける回数は、ＳＦ１での回数を"１"とした場合、図１５及び図１６に示すように、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
である。
【００３７】
ここで、壁電荷が形成されている放電セル、すなわち"点灯放電セル状態"にある放電セルのみが、これら維持パルスＩＰX及びＩＰYが印加される度に放電(維持放電)し、その放電に伴う発光状態を維持する。この発光状態を維持している時間が長いほど、人間の目には明るく感じられる。消去工程Ｅでは、第２サスティンドライバ８が、図１７に示されるが如き負極性の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。かかる消去パルスＥＰの印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全放電セルが強制的に"消灯放電セル状態"になる。
【００３８】
以上の如き駆動によれば、各サブフィールド内のアドレス工程Ｗcにて"点灯放電セル状態"に設定された放電セルのみが、その直後の発光維持工程Ｉcにおいて上述した如き各サブフィールドの重み付けに対応した回数だけ発光する。この際、各放電セルが"点灯放電セル状態"、又は"消灯放電セル状態"のいずれに設定されるのかは、図１３又は図１４に示される画素駆動データＧＤa又はＧＤbによって決定する。すなわち、画素駆動データＧＤ中のビットが論理レベル"１"である場合には、そのビット桁に対応したサブフィールドのアドレス工程Ｗcにおいて選択消去放電が生起され、その放電セルは"消灯放電セル状態"に設定される。一方、画素駆動データＧＤ中のビットが論理レベル"０"である場合には、そのビット桁に対応したサブフィールドのアドレス工程Ｗcでは上記選択消去放電は生起されない。よって、"消灯放電セル状態"の放電セルは"消灯放電セル状態"のまま、"点灯放電セル状態"の放電セルは"点灯放電セル状態"の状態をそのまま維持する。
【００３９】
ここで、図１３に示される画素駆動データＧＤaでは、その第１〜第１４ビット各々が、図１５におけるサブフィールドＳＦ１〜ＳＦ１４各々のアドレス工程Ｗcにおいて選択消去放電を生起させるか否かを決定している。よって、図１３に示される画素駆動データＧＤaを用いて図１５に示される発光駆動フォーマットに従った駆動を行うと、先ず、サブフィールドＳＦ１において全放電セルは"点灯放電セル状態"に初期化される。そして、放電セルの"点灯放電セル状態"は、図１３中の黒丸にて示されるサブフィールドのアドレス工程Ｗcで選択消去放電が生起されるまで保持される。従って、上記"点灯放電セル状態"の状態を保持している間に存在するサブフィールド(白丸にて示す)各々の発光維持工程Ｉcにおいて、そのサブフィールドの重み付けに応じた回数だけ維持放電発光が実施されるのである。この際、１フィールド期間内において各サブフィールド毎の発光維持工程Ｉcにて生起された維持放電発光の総数に応じた中間輝度が視覚されることになる。
【００４０】
よって、図１３に示す如き１５パターンを有する画素駆動データＧＤaを用いて、図１５に示される発光駆動フォーマットに従った駆動を行うと、
｛0：1：4：9：17：27：40：56：75：97：122：150：182：217：255｝
なる１５段階にて中間調の輝度を表現することが可能となる。そして、かかる１５段階の階調駆動と、前述した如き多階調化処理回路３３での多階調化処理により、視覚上においては２５６階調相当の中間輝度が表現されるようになる。
【００４１】
一方、図１４に示される画素駆動データＧＤbでは、その第１〜第１４ビット各々と図１６におけるサブフィールドＳＦ１〜ＳＦ１４各々とが、以下の如く対応している。
ＧＤbの第１ビット：ＳＦ１
ＧＤbの第２ビット：ＳＦ３
ＧＤbの第３ビット：ＳＦ５
ＧＤbの第４ビット：ＳＦ７
ＧＤbの第５ビット：ＳＦ９
ＧＤbの第６ビット：ＳＦ１１
ＧＤbの第７ビット：ＳＦ１３
ＧＤbの第８ビット：ＳＦ２
ＧＤbの第９ビット：ＳＦ４
ＧＤbの第１０ビット：ＳＦ６
ＧＤbの第１１ビット：ＳＦ８
ＧＤbの第１２ビット：ＳＦ１０
ＧＤbの第１３ビット：ＳＦ１２
ＧＤbの第１４ビット：ＳＦ１４
更に、図１６に示される発光駆動フォーマットでは、サブフィールドＳＦ１のみならずサブフィールドＳＦ２においても一斉リセット工程Ｒcを実行するようにしている。
【００４２】
従って、図１４に示される画素駆動データＧＤを用いて図１６に示される発光駆動フォーマットに従った駆動を行うと、全放電セルはサブフィールドＳＦ１及びＳＦ２で夫々"点灯放電セル状態"に初期化される。この"点灯放電セル状態"は、図１４中の黒丸にて示されるサブフィールドのアドレス工程Ｗcで選択消去放電が生起されるまで保持される。この際、上記"点灯放電セル状態"を保持している間に存在するサブフィールド(白丸にて示す)各々の発光維持工程Ｉcにおいて、そのサブフィールドの重み付けに応じた回数だけ維持放電発光が繰り返し実施される。そして、図１４中の黒丸にて示されるサブフィールドのアドレス工程Ｗcにおいて選択消去放電が生起されると、各放電セルは"消灯放電セル状態"に推移する。この際、１フィールド期間内において各サブフィールド毎の発光維持工程Ｉcにて生起された維持放電発光の総数に応じた中間輝度が視覚されることになる。
【００４３】
よって、図１４に示す如き１５パターンの画素駆動データＧＤbを用いて、図１６に示される発光駆動フォーマットに従った駆動を行うと、前述した如き図１３及び図１５に示される駆動と同様に、
｛0：1：4：9：17：27：40：56：75：97：122：150：182：217：255｝
なる１５段階にて中間調の輝度を表現することが可能となる。
【００４４】
この際、図１３及び図１５に示される駆動(以下、第１発光駆動と称する)では、１フィールドの先頭のサブフィールドのみにおいて、全放電セル内に壁電荷を形成させるリセット放電を生起する。そして、各放電セル内に形成されている壁電荷を選択的に消去する選択消去放電を、１フィールド表示期間内において最大でも１回だけ生起せしめる。これにより、１フィールド表示期間内において、維持放電発光の為されるサブフィールド(図１３中の白丸にて示す)が連続する発光継続状態から、消灯状態となるサブフィールドが連続する消灯継続状態への切り換え回数が最大でも１回となる。従って、図１３に示す如き１５通りの発光駆動パターン内には、１フィールド表示期間内での発光継続状態の期間と消灯継続状態の期間とが互いに反転している発光駆動パターンは存在しない。よって、１画面内において、発光継続状態の期間と、消灯継続状態の期間とが互いに反転する２つの画像領域が隣接する際に、その境界上に生じるといわれる偽輪郭の発生が抑制されるのである。更に、上記第１発光駆動では、比較的電力消費の多いリセット放電を１フィールドの先頭において１度だけしか実行しないので、電力消費が抑制される。
【００４５】
一方、図１４及び図１６に示される駆動(以下、第２発光駆動と称する)では、１フィールドの表示期間を前半の駆動期間(SF1,SF3,SF5,SF7,SF9,SF11,SF13)と後半の駆動期間(SF2,SF4,SF6,SF8,SF10,SF12,SF14)とに分割した階調駆動を採用している。そして、図１４中の白丸にて示されるように、前半の駆動期間内において、その先頭から入力映像信号の輝度レベルに対応した時間に亘り連続して発光を実施する。更に、後半の駆動期間内において、その先頭から入力映像信号の輝度レベルに対応した時間に亘り連続して発光を実施するのである。従って、図１４に示す如き１５通りの発光駆動パターン内には、１フィールド表示期間内での発光継続状態の期間と消灯継続状態の期間とが互いに反転している発光駆動パターンは存在しない。よって、１画面内において、発光継続状態の期間と、消灯継続状態の期間とが互いに反転する２つの画像領域が隣接する際に、その境界上に生じるといわれる偽輪郭の発生が抑制される。又、上記第２発光駆動によれば、維持放電発光の生起されるサブフィールドが連続してなる発光継続状態から、消灯状態のサブフィールドが連続してなる消灯継続状態への切り換えが、１フィールド期間内において最大２回実施されることになる。つまり、上記前半の駆動期間での発光開始時点と、後半の駆動期間での発光開始時点との時間間隔が１フィールド表示期間の略１／２となり、上記発光継続状態及び上記消灯継続状態間での切り換え周波数は、１フィールド表示期間を担う垂直同期周波数の略２倍となる。これにより、垂直同期周波数が５０[Hz]のＰＡＬ方式テレビジョン信号が入力映像信号として供給され、かつ、そのＰＡＬ方式テレビジョン信号によって表される平均輝度が比較的高くても、フリッカを生じさせることのない良好な画像表示が為されるようになる。
【００４６】
以上の如く、本発明においては、平均輝度レベルの低い映像信号が入力された場合、又は垂直同期周波数の高い映像信号が入力された場合には、１フィールド内において、入力映像信号の輝度レベルに応じた数だけ連続したサブフィールド各々で放電セルを発光せしめる第１発光駆動(図１３及び図１５)を実施する。かかる第１発光駆動によれば、１フィールド表示期間内において発光継続期間と消灯継続期間とが互いに反転することになる発光駆動パターンが存在しないので、偽輪郭の発生が抑制される。更に、比較的電力消費の多いリセット放電を１フィールドの先頭において１度だけしか実行しないので、電力消費が抑制される。
【００４７】
一方、平均輝度レベルが高く、かつその垂直同期周波数が低い映像信号が入力された場合には、１フィールドの前半及び後半の各々において、入力映像信号の輝度レベルに応じた数だけ連続したサブフィールド各々で放電セルを発光せしめる第２発光駆動(図１４及び図１６)を実施する。かかる第２発光駆動によれば、１フィールド表示期間内において発光継続期間と消灯継続期間とが互いに反転することになる発光駆動パターンが存在しないので、偽輪郭の発生が抑制される。更に、第２発光駆動によれば、１フィールド表示期間内での発光継続状態から消灯継続状態への切り換え回数が最大で２回となる。よって、入力された映像信号がＰＡＬテレビジョン信号の如き比較的、垂直同期周波数の低い映像信号であり、かつ、その映像信号が高輝度であっても、フリッカの発生が抑制された良好な画像表示が為されるようになる。
【００４８】
尚、図１４に示される第２発光駆動時における第１階調〜第１３階調各々に対応した発光駆動パターンでは、１フィールドの前半及び後半で夫々１回だけ選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、たとえ走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されない場合がある。
【００４９】
そこで、第２データ変換回路３５で用いる変換テーブルとして、図１４に示されるものに代わり図１８に示されるものを採用して、この選択消去放電を確実に生起させるようにしても良い。かかる変換テーブルによって変換された画素駆動データＧＤbによれば、図１８中の黒丸に示されるように、互いに連続した２つのサブフィールド各々において選択消去放電が生起される。よって、たとえ１回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、２回目の選択消去放電によって壁電荷の消滅が正常に行われるようになる。
【００５０】
又、図１６に示される発光駆動フォーマットでは、サブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、ＳＦ１３を１フィールドの前半、ＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、ＳＦ１４をその後半に実行するようにしているが、これに限定されるものではない。
図１９は、かかる点に鑑みて為された図１６に示される発光駆動フォーマットの変形例を示す図である。
【００５１】
図１９に示される発光駆動フォーマットでは、１フィールドの前半部においてサブフィールドＳＦ１、ＳＦ４、ＳＦ５、ＳＦ８、ＳＦ９、ＳＦ１２、ＳＦ１３を順次実行し、後半部においてＳＦ２、ＳＦ３、ＳＦ６、ＳＦ７、ＳＦ１０、ＳＦ１１、ＳＦ１４を順次実行する。
図２０は、図１９に示される発光駆動フォーマットを採用して発光駆動制御を実施する際に、第２データ変換回路３４で用いるデータ変換テーブルと、発光駆動パターンとを示す図である。
【００５２】
この際、図２０に示される画素駆動データＧＤbの第１〜第１４ビット各々と、図１９におけるサブフィールドＳＦ１〜ＳＦ１４各々とが、以下の如く対応している。
ＧＤbの第１ビット：ＳＦ１
ＧＤbの第２ビット：ＳＦ４
ＧＤbの第３ビット：ＳＦ５
ＧＤbの第４ビット：ＳＦ８
ＧＤbの第５ビット：ＳＦ９
ＧＤbの第６ビット：ＳＦ１２
ＧＤbの第７ビット：ＳＦ１３
ＧＤbの第８ビット：ＳＦ２
ＧＤbの第９ビット：ＳＦ３
ＧＤbの第１０ビット：ＳＦ６
ＧＤbの第１１ビット：ＳＦ７
ＧＤbの第１２ビット：ＳＦ１０
ＧＤbの第１３ビット：ＳＦ１１
ＧＤbの第１４ビット：ＳＦ１４
又、上記実施例においては、画素データの書き込み方法として、予め全放電セルを"点灯放電セル状態"に初期化しておき、画素データに応じて選択的にその壁電荷を消去して"消灯放電セル状態"に設定する、いわゆる選択消去アドレス法を採用した場合について述べた。
【００５３】
しかしながら、本発明は、画素データの書込方法として、各放電セル内に残存する壁電荷を消滅させて全放電セルを"消灯放電セル状態"に初期化しておき、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図２１はかかる選択書込アドレス法を採用した場合に用いる第１発光駆動時における発光駆動フォーマット、図２２は第２発光駆動時における発光駆動フォーマットを夫々示す図である。又、図２３は、図２１に示される発光駆動フォーマットを採用した場合に第２データ変換回路３４において用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。更に、図２４は、図２２に示される発光駆動フォーマットを採用した場合に第２データ変換回路３５において用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【００５４】
この際、図２１に示される第１発光駆動時における発光駆動フォーマットでは、図１５に示される発光駆動フォーマットとは反対に、サブフィールドＳＦ１４〜ＳＦ１なる順に階調駆動を実施する。そして、先頭のサブフィールドＳＦ１４のみにおいて、全放電セル内に残存している壁電荷を一斉に消去せしめて全ての放電セルを"消灯放電セル状態"に初期化する一斉リセット工程Ｒc'を実行する。更に、各サブフィールド内において、アドレス工程Ｗc'と発光維持工程Ｉcとを実行する。この際、図２３に示されている画素駆動データＧＤ中における論理レベル"１"のビット桁に対応したサブフィールド(黒丸にて示す)でのアドレス工程Ｗc’のみにおいて、壁電荷を形成させるべき選択書込放電を生起させる。この選択書込放電の生起された放電セルは"点灯放電セル状態"に設定される。従って、図２３中において、黒丸及び白丸が付されているサブフィールドでの発光維持工程Ｉcにおいて、そのサブフィールドの重み付けに対応した回数だけ発光が実施される。この際、図２１及び図２３に示される第１発光駆動においても、１フィールド表示期間内において、維持放電発光の為されるサブフィールド(図２３中の白丸及び黒丸にて示す)の連続する発光継続状態から、消灯状態となるサブフィールドが連続する消灯継続状態への切り換え回数は最大でも１回となる。従って、図２３に示す如き１５通りの発光駆動パターン内には、１フィールド表示期間内での発光継続状態の期間と消灯継続状態の期間とが互いに反転している発光駆動パターンは存在しない。よって、１画面内において、発光継続状態の期間と、消灯継続状態の期間とが互いに反転する２つの画像領域が隣接する際に、その境界上に生じるといわれる偽輪郭の発生が抑制される。更に、図２１及び図２３に示される第１発光駆動においても、比較的電力消費の多いリセット放電を１フィールドの先頭において１度だけしか実行しないので、電力消費が抑制される。
【００５５】
一方、図２２に示される第２発光駆動時における発光駆動フォーマットでは、１フィールドの前半部でサブフィールドＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、ＳＦ１を順次実行し、後半部でＳＦ１４、ＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、ＳＦ２を順次実行している。この際、前半部での先頭のサブフィールドＳＦ１３並びに後半部での先頭のサブフィールドＳＦ１４の各々において、上述した如き一斉リセット工程Ｒc'を同様に実行する。そして、各サブフィールド内において、上述した如きアドレス工程Ｗc'と発光維持工程Ｉcとを夫々実行する。この際、図２４に示される画素駆動データＧＤbの第１〜第１４ビット各々と、図２２におけるサブフィールドＳＦ１〜ＳＦ１４各々とが、以下の如く対応している。
【００５６】
ＧＤbの第１ビット：ＳＦ１３
ＧＤbの第２ビット：ＳＦ１１
ＧＤbの第３ビット：ＳＦ９
ＧＤbの第４ビット：ＳＦ７
ＧＤbの第５ビット：ＳＦ５
ＧＤbの第６ビット：ＳＦ３
ＧＤbの第７ビット：ＳＦ１
ＧＤbの第８ビット：ＳＦ１４
ＧＤbの第９ビット：ＳＦ１２
ＧＤbの第１０ビット：ＳＦ１０
ＧＤbの第１１ビット：ＳＦ８
ＧＤbの第１２ビット：ＳＦ６
ＧＤbの第１３ビット：ＳＦ４
ＧＤbの第１４ビット：ＳＦ２
従って、図２４中において、黒丸及び白丸にて示されるサブフィールドでの発光維持工程Ｉcのみで、そのサブフィールドの重み付けに対応した回数だけ発光が為される。尚、かかる駆動では、消灯継続状態から発光継続状態への切り換えを、図１４に示される発光駆動と同様に１フィールド表示期間内において最大２回行うようにしている。
【００５７】
ここで、駆動制御回路２は、入力映像信号の垂直同期周波数が所定周波数(６０[Hz])以上ある、又は入力映像信号によって表される平均輝度が低輝度であるが故にフリッカの恐れが無い場合には、図２１及び図２３に示される第１発光駆動を実行する。一方、入力映像信号の垂直同期周波数が所定周波数よりも低く、かつその平均輝度が高いが故にフリッカ発生の恐れが有る場合には、１フィールド表示期間内に消灯継続状態から発光継続状態への切り換えを最大２回実施する、図２２及び図２４に示されるが如き第２発光駆動を実行するのである。
【００５８】
又、上記実施例における第２発光駆動では、奇数番号の付されているサブフィールドを１フィールドの前半、偶数番号の付されているサブフィールドをその後半で実行するようにしているが、両者を反転させても良い。
図２５は、かかる点に鑑みて為された第２発光駆動での発光駆動フォーマットを示す図である。
【００５９】
図２５に示される発光駆動フォーマットでは、各発光維持工程Ｉcで実施すべき発光回数の比が、
［３：８：１３：１９：２５：３２：３９］
であるサブフィールドＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、及びＳＦ１４を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持工程Ｉcで実施すべき発光回数の比が、
［１：５：１０：１６：２２：２８：３５］
なるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を順次実行する。
【００６０】
図２６は、この図２５に示される発光駆動フォーマットを採用した場合に第２データ変換回路３５で用いるデータ変換テーブルと、その発光駆動パターンとを示す図である。
この際、図２６に示される画素駆動データＧＤbの第１〜第１４ビット各々と、図２５におけるサブフィールドＳＦ１〜ＳＦ１４各々とが、以下の如く対応している。
【００６１】
ＧＤbの第１ビット：ＳＦ２
ＧＤbの第２ビット：ＳＦ４
ＧＤbの第３ビット：ＳＦ６
ＧＤbの第４ビット：ＳＦ８
ＧＤbの第５ビット：ＳＦ１０
ＧＤbの第６ビット：ＳＦ１２
ＧＤbの第７ビット：ＳＦ１４
ＧＤbの第８ビット：ＳＦ１
ＧＤbの第９ビット：ＳＦ３
ＧＤbの第１０ビット：ＳＦ５
ＧＤbの第１１ビット：ＳＦ７
ＧＤbの第１２ビット：ＳＦ９
ＧＤbの第１３ビット：ＳＦ１１
ＧＤbの第１４ビット：ＳＦ１３
すなわち、図２５及び図２６に示す第２発光駆動では、図１４及び図１６に示される第２発光駆動における１フィールドの前半部でのサブフィールド系列(ＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、ＳＦ１３)と、後半部でのサブフィールド系列(ＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、ＳＦ１２、ＳＦ１４)とを反転させたのである。
【００６２】
同様に、図２７及び図２８に示す第２発光駆動は、図２２及び図２４に示される第２発光駆動における１フィールドの前半部でのサブフィールド系列(ＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、ＳＦ１)と、後半部でのサブフィールド系列(ＳＦ１４、ＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、ＳＦ２)とを反転させたものである。
【００６３】
又、上記実施例においては、１フィールドを偶数個(１４個)のサブフィールドに分割してＰＤＰ１０を階調駆動しているが、分割するサブフィールドの数は偶数個に限定されるものではない。
図２９及び図３０は、１フィールドを奇数個(１３個)のサブフィールドに分割してＰＤＰ１０を駆動する際に採用する第２発光駆動時における発光駆動パターンの一例を示すである。尚、図２９は選択消去アドレス法、図３０は選択書込アドレス法を採用した場合での第２発光駆動時における発光駆動パターンを夫々示している。
【００６４】
図２９に示される発光駆動パターンでは、各発光維持工程Ｉcで実施すべき発光回数の比が、
［１：５：１０：１６：２２：２８：３５］
であるサブフィールドＳＦ１、ＳＦ３、ＳＦ５、ＳＦ７、ＳＦ９、ＳＦ１１、及びＳＦ１３を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持工程Ｉcで実施すべき発光回数の比が、
［３：８：１３：１９：２５：３２］
であるサブフィールドＳＦ２、ＳＦ４、ＳＦ６、ＳＦ８、ＳＦ１０、及びＳＦ１２を順次実行する。
【００６５】
図３０に示される発光駆動パターンでは、各発光維持工程Ｉcで実施すべき発光回数の比が、
［３５：２８：２２：１６：１０：５：１］
であるサブフィールドＳＦ１３、ＳＦ１１、ＳＦ９、ＳＦ７、ＳＦ５、ＳＦ３、及びＳＦ１を１フィールドの前半部において順次実行する。そして、１フィールドの後半部において、各発光維持工程Ｉcで実施すべき発光回数の比が、
［３２：２５：１９：１３：８：３］
であるサブフィールドＳＦ１２、ＳＦ１０、ＳＦ８、ＳＦ６、ＳＦ４、及びＳＦ２を順次実行する。
【００６６】
【発明の効果】
以上詳述した如く、本発明においては、平均輝度の低い映像信号が入力された場合、又は垂直同期周波数の高い映像信号が入力された場合には、１フィールド内において、入力映像信号によって表される輝度レベルに応じた数だけ連続したサブフィールドの各々で画素を担う発光素子を発光せしめる。かかる駆動によれば、１フィールド内において発光継続期間と消灯継続期間とが互いに反転した発光駆動パターンが存在しないので、偽輪郭の発生が抑制される。一方、平均輝度が高く、かつその垂直同期周波数が低い映像信号が入力された場合には、１フィールドの前半及び後半の各々において、この映像信号によって表される輝度レベルに応じた分だけ連続したサブフィールド各々で発光素子を発光せしめる。かかる駆動によれば、１フィールド表示期間内での発光継続状態から消灯継続状態への切り換え回数が２回となる。よって、ＰＡＬテレビジョン信号の如き垂直同期周波数が低い映像信号が入力され、かつその平均輝度が高い場合においても、偽輪郭と共にフリッカの発生が抑制された良好な画像表示が為されるようになる。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】サブフィールド法に基づく発光駆動フォーマットの一例を示す図である。
【図３】発光駆動パターンの一例を示す図である。
【図４】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図５】データ変換回路３０の内部構成を示す図である。
【図６】第１データ変換回路３２におけるデータ変換特性を示す図である。
【図７】図６に示されるデータ変換特性に基づくデータ変換テーブルの一例を示す図である。
【図８】図６に示されるデータ変換特性に基づくデータ変換テーブルの一例を示す図である。
【図９】多階調化処理回路３３の内部構成を示す図である。
【図１０】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１１】ディザ処理回路３５０の内部構成を示す図である。
【図１２】ディザ処理回路３５０の動作を説明する為の図である。
【図１３】第２データ変換回路３４で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図１４】第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図１５】入力映像信号の垂直同期周波数が所定周波数以上である又は入力映像信号の輝度レベルが比較的低い場合に採用される第１発光駆動時における発光駆動フォーマット(選択消去アドレス法に基づく)の一例を示す図である。
【図１６】入力映像信号の垂直同期周波数が所定周波数よりも低く、かつこの入力映像信号の輝度レベルが比較的高い場合に採用される第２発光駆動時における発光駆動フォーマット(選択消去アドレス法に基づく)の一例を示す図である。
【図１７】ＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図１８】第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図１９】第２発光駆動時における発光駆動フォーマット(選択消去アドレス法に基づく)の他の一例を示す図である。
【図２０】第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンの他の一例を示す図である。
【図２１】第１発光駆動時における発光駆動フォーマット(選択書込アドレス法に基づく)の一例を示す図である。
【図２２】第２発光駆動時における発光駆動フォーマット(選択書込アドレス法に基づく)の他の一例を示す図である。
【図２３】図２１に示す発光駆動フォーマットに基づく第１発光駆動を行う際に第２データ変換回路３４で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図２４】図２２に示される発光駆動フォーマットに基づく第２発光駆動を行う際に第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図２５】図１６に示される発光駆動フォーマットの変形例を示す図である。
【図２６】図２５に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図２７】図２２に示される発光駆動フォーマットの変形例を示す図である。
【図２８】図２７に示される発光駆動フォーマットに基づく駆動を行う際に第２データ変換回路３５で用いられるデータ変換テーブルと、発光駆動パターンとを示す図である。
【図２９】１フィールドを１３個のサブフィールドで分割し、選択消去アドレス法に基づく階調駆動を実施する際に採用する発光駆動パターンの一例を示す図である。
【図３０】１フィールドを１３個のサブフィールドで分割し、選択書込アドレス法に基づく階調駆動を実施する際に採用する発光駆動パターンの一例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
３  垂直同期周波数検出回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ（プラズマディスプレイパネル）
３０  データ変換回路
４０  平均輝度検出回路
【図１】
0004703892.tif 000002
【図２】
0004703892.tif 000003
【図３】
0004703892.tif 000004
【図４】
0004703892.tif 000005
【図５】
0004703892.tif 000006
【図６】
0004703892.tif 000007
【図７】
0004703892.tif 000008
【図８】
0004703892.tif 000009
【図９】
0004703892.tif 000010
【図１０】
0004703892.tif 000011
【図１１】
0004703892.tif 000012
【図１２】
0004703892.tif 000013
【図１３】
0004703892.tif 000014
【図１４】
0004703892.tif 000015
【図１５】
0004703892.tif 000016
【図１６】
0004703892.tif 000017
【図１７】
0004703892.tif 000018
【図１８】
0004703892.tif 000019
【図１９】
0004703892.tif 000020
【図２０】
0004703892.tif 000021
【図２１】
0004703892.tif 000022
【図２２】
0004703892.tif 000023
【図２３】
0004703892.tif 000024
【図２４】
0004703892.tif 000025
【図２５】
0004703892.tif 000026
【図２６】
0004703892.tif 000027
【図２７】
0004703892.tif 000028
【図２８】
0004703892.tif 000029
【図２９】
0004703892.tif 000030
【図３０】
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