(57)【特許請求の範囲】
【請求項１】
入力信号の入力履歴を記憶する学習回路部と、
前記学習回路部に接続された出力回路部と、を備え、
前記学習回路部は、内部ノードと所定の電源電位との間に接続され、相変化材料により構成される可変抵抗素子を含み、前記入力信号が活性化されている間に該可変抵抗素子に流れる電流によって発熱し、該発熱によって該可変抵抗素子の抵抗値を前記入力信号の活性化前より変化させ、前記内部ノードの電位の変動速度を前記入力信号の活性化前より変化させる構成であり、前記入力履歴に応じて前記出力回路部に含まれる前記内部ノードの電位の変動特性を変化させ、
前記出力回路部は、前記内部ノードの電位がしきい値を超えた場合に出力動作を開始する、ことを特徴とする人工神経回路。
【請求項２】
前記学習回路部は、前記入力信号が活性化したことに応答して前記内部ノードの電位を変化させる、ことを特徴とする請求項１に記載の人工神経回路。
【請求項３】
前記可変抵抗素子は、前記発熱によって抵抗値が低下する、ことを特徴とする請求項１又は２に記載の人工神経回路。
【請求項４】
前記可変抵抗素子は、カルコゲナイド材料を含む前記相変化材料によって構成されている、ことを特徴とする請求項３に記載の人工神経回路。
【請求項５】
前記学習回路部は、前記可変抵抗素子に対して直列接続された入力スイッチをさらに含み、前記入力スイッチの制御端子には前記入力信号が供給される、ことを特徴とする請求項４に記載の人工神経回路。
【請求項６】
前記学習回路部の前記入力履歴をリセットするリセット回路部をさらに備える、ことを特徴とする請求項１乃至５のいずれか１項に記載の人工神経回路。
【請求項７】
前記リセット回路部は、前記可変抵抗素子にリセット電流を供給するためのリセット用スイッチと、前記学習回路部と前記出力回路部を切断するための切断用スイッチとを含んでいる、ことを特徴とする請求項６に記載の人工神経回路。
【請求項８】
前記出力回路部は、前記内部ノードの電位がしきい値を超えた場合に、発振動作を開始する、ことを特徴とする請求項１乃至７のいずれか１項に記載の人工神経回路。
【請求項９】
前記出力回路部は、前記内部ノードの電位がしきい値を超えた場合に、出力信号の論理レベルを反転させる、ことを特徴とする請求項１乃至７のいずれか１項に記載の人工神経回路。
【請求項１０】
内部ノードの電位がしきい値を超えた場合に出力動作を開始する人工神経回路であって、
前記内部ノードと第１の電源電位との間に直列に接続された相変化材料により構成される可変抵抗素子及び入力スイッチと、
前記内部ノードと第２の電源電位との間に接続された容量素子と、を備え、
前記人工神経回路は、前記入力スイッチが活性化されている間に前記可変抵抗素子に流れる電流によって発熱し、該発熱によって前記可変抵抗素子の抵抗値を前記入力スイッチの活性化前より変化させ、前記内部ノードの電位の変動速度を前記入力スイッチの活性化前より変化させる、ことを特徴とする人工神経回路。
【請求項１１】
前記可変抵抗素子は、カルコゲナイド材料を含む前記相変化材料によって構成されている、ことを特徴とする請求項１０に記載の人工神経回路。
【請求項１２】
第３の電源電位と前記可変抵抗素子との間に接続されたリセット用スイッチと、前記内部ノードと前記可変抵抗素子との間に接続された切断用スイッチとをさらに備える、ことを特徴とする請求項１０又は１１に記載の人工神経回路。
【請求項１３】
前記リセット用スイッチと前記切断用スイッチは、相補的に導通状態となる、ことを特徴とする請求項１２に記載の人工神経回路。
【請求項１４】
コンデンサと、
入力信号が活性化する積分量に応じて前記コンデンサからの放電速度又は前記コンデンサへの充電速度が相変化材料により構成される可変抵抗素子の抵抗値によって変化する学習回路部と、
前記コンデンサの電圧がしきい値を超えた場合に活性化される手段と、を備え、
前記学習回路部は、前記入力信号が活性化されている間に前記可変抵抗素子に流れる電流によって発熱し、該発熱によって前記可変抵抗素子の抵抗値を前記入力信号の活性化前より変化させ、前記放電速度又は前記充電速度を前記入力信号の活性化前より変化させる構成である、ことを特徴とする人工神経回路。
【請求項１５】
前記手段が活性化されると、前記入力信号が非活性化されるまで発振動作をおこなう、ことを特徴とする請求項１４に記載の人工神経回路。
【請求項１６】
前記手段が活性化されると、前記入力信号が非活性化されるまで出力信号を反転させる、ことを特徴とする請求項１４に記載の人工神経回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は人工神経回路に関し、特に、学習機能を有する人工神経回路に関する。
【背景技術】
【０００２】
近年、生物の神経回路を模した人工神経回路を用いて、ノイマン型コンピュータとは異なるタイプのコンピュータや人工知能などを実現する試みが数多くなされている。生物の神経回路は、神経細胞・軸索突起・樹状突起などを含むニューロンと、ニューロン同士を接続するシナプスが網目状に構成されており、ニューロンの興奮状態はシナプスを経て次のニューロンや、筋肉などの実行器へと伝達される。
【０００３】
このような神経回路を模した人工神経回路としては、特許文献１に記載されているように、興奮状態においてパルスを発生する細胞体回路（ニューロン回路）と、この細胞体回路に接続された複数のシナプス回路とを備えた人工神経回路が提案されている。特許文献１に記載された人工神経回路は、シナプス回路に設けられたレジスタの設定値を変化させることによって、当該シナプス回路の電流駆動能力を変化させることができ、このようなシナプス回路が細胞体回路に複数個接続された構造を有している。そして、細胞体回路に供給される電流が所定値を超えると細胞体回路が活性化し、興奮状態を示すパルスを発生する。
【０００４】
その他、人工神経回路に関する技術としては、特許文献２〜６に記載されたものが知られている。
【特許文献１】特開平５−８９２６８号公報
【特許文献２】特開平６−２６６８６７号公報
【特許文献３】特開平６−２９０２８６号公報
【特許文献４】特開平７−１６８９０１号公報
【特許文献５】特開２００３−１０８９１４号公報
【特許文献６】特開２００３−２２３７９０号公報
【特許文献７】特開２００４−１９３３１２号公報
【特許文献８】特開２００５−５０４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された人工神経回路は、単に、複数のシナプス回路からの入力が所定値を超えた場合に活性化する（興奮する）だけであり、実際の神経回路の働きとは大きく相違している。つまり、実際の神経回路では、シナプスからの入力履歴によって、興奮しやすい状態や興奮しにくい状態など様々な状態が形成されるが、特許文献１に記載された人工神経回路では、このような入力履歴に応じた動作を行うことができないという問題があった。
【０００６】
本発明は、このような問題を解決すべくなされたものであって、実際の神経回路により近い動作を行うことが可能な人工神経回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による人工神経回路は、入力信号の入力履歴を記憶する学習回路部と、前記学習回路部に接続された出力回路部とを備え、前記学習回路部は、前記入力履歴に応じて前記出力回路部に含まれる内部ノードの電位変動特性を変化させ、前記出力回路部は、前記内部ノードの電位がしきい値を超えた場合に出力動作を開始することを特徴とする。本発明によれば、入力信号の入力履歴に応じた出力動作、例えば発振動作などが行われることから、実際の神経回路により近い動作を行うことが可能となる。
【０００８】
本発明において、学習回路部は、内部ノードと所定の電源電位との間に接続された可変抵抗素子を含んでいることが好ましく、この場合、可変抵抗素子は、カルコゲナイド材料を含む相変化材料によって構成されていることが好ましい。カルコゲナイド材料を含む可変抵抗素子は、書き込みに必要な電流量が小さく、且つ、書き込み速度も非常に高速であることから、このような材料を用いて可変抵抗素子を構成し、これによって入力信号の入力履歴を記憶させれば、高速且つ低消費電力な人工神経回路を構成することが可能となる。
【０００９】
本発明による人工神経回路は、学習回路部の入力履歴をリセットするリセット回路部をさらに備えることが好ましく、この場合、リセット回路部は、可変抵抗素子にリセット電流を供給するためのリセット用スイッチと、学習回路部と出力回路部を切断するための切断用スイッチとを含んでいることが好ましい。これによれば、簡単に初期状態に復帰させることが可能となる。
【発明の効果】
【００１０】
このように、本発明によれば、実際の神経回路により近い動作を行うことが可能な人工神経回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の好ましい実施形態による人工神経回路について具体的に説明する前に、本発明による人工神経回路の基本構成について説明する。
【００１２】
図１は、本発明による人工神経回路の基本構成を示すブロック図である。
【００１３】
図１に示すように、本発明による人工神経回路は、入力信号Ｉｎを受ける学習回路部１０と、学習回路部１０に接続された出力回路部２０によって構成されている。学習回路部１０は、入力信号Ｉｎの入力履歴を記憶する回路であり、入力信号Ｉｎの入力履歴に応じて出力回路部２０の入力端である内部ノードＡの電位変動特性を変化させる。一方、出力回路部２０は、内部ノードＡの電位がしきい値を超えた場合に活性化、すなわち興奮し、本例では発振動作を開始する。したがって、出力回路部２０が活性状態（興奮状態）である場合には、出力信号Ｏｕｔはパルス状となり、非活性状態（興奮していない状態）である場合には、出力信号Ｏｕｔは所定のレベルに保持される。
【００１４】
学習回路部１０は、入力信号Ｉｎが活性化すると内部ノードＡの電位を変化させるとともに、その入力履歴を記憶する。そして、この入力履歴に応じて、入力信号Ｉｎの活性化に応答した内部ノードＡの電位変化速度を変化させる。つまり、内部ノードＡの電位変化速度は、入力信号Ｉｎの積分量に応じて変化する。したがって、例えば、入力信号Ｉｎの積分量に応じて内部ノードＡの電位変化速度を高めれば、出力回路部２０はより短期間で活性状態となる。このようにして、学習回路部１０は、入力履歴に応じた学習を行う。
【００１５】
図２は、リセット機能付きの人工神経回路の基本構成を示すブロック図である。
【００１６】
図２に示すように、リセット機能付きの人工神経回路は、図１に示した基本構成にリセット回路部３０を追加した構成を有している。リセット回路部３０は、リセット信号Ｒｅｓｅｔを受ける回路であり、これが活性化すると、学習回路部１０が記憶している入力履歴をリセットする。実際の神経回路にはこのような働きはないが、人工的に神経回路を構成する場合には、このようなリセット機能を持たせることが非常に好ましい。
【００１７】
以上が、本発明による人工神経回路の基本構成である。次に、本発明の好ましい実施形態による人工神経回路について具体的に説明する。
【００１８】
図３は、本発明の好ましい実施形態による人工神経回路の構成を示す回路図である。
【００１９】
図３に示すように、本実施形態による人工神経回路は、学習回路部１０、出力回路部２０及びリセット回路部３０によって構成されており、図２に示した基本構成を具体化した回路である。
【００２０】
学習回路部１０は、出力回路部２０に含まれる内部ノードＡとグランド電位ＧＮＤとの間に直列接続された可変抵抗素子１１及び入力スイッチ１２によって構成されている。可変抵抗素子１１は、カルコゲナイド材料を含む相変化材料によって構成されている。カルコゲナイド材料とは、元素の周期律表で酸素の下の元素、すなわち硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の化合物を指し、一例として、テルル（Ｔｅ）とゲルマニウム（Ｇｅ）及び／又はアンチモン（Ｓｂ）との化合物などを好ましく挙げることができる。カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。このような相変化を利用した半導体デバイスとしては、特許文献７，８に記載された相変化デバイスが知られている。
【００２１】
図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【００２２】
まず、カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線ｂ１〜ｂ３に示すように、融点Ｔｍ未満、結晶化温度Ｔｘ以上の温度に一旦加熱した後、冷却すればよい。通常、カルコゲナイド材料を用いた相変化デバイスは、アモルファス相と結晶相との抵抗値の違いを利用して、１ビットのデータを記憶するのであるが、融点Ｔｍ未満、結晶化温度Ｔｘ以上の温度に保持する時間を調節することによって、結晶化される割合を多段階又はリニアに制御することが可能である。つまり、図４に示す曲線ｂ３のように、融点Ｔｍ未満、結晶化温度Ｔｘ以上の温度に保持する時間を十分に長くとれば、素子全体を結晶状態とすることができるが、図４に示す曲線ｂ１やｂ２のように、融点Ｔｍ未満、結晶化温度Ｔｘ以上の温度に保持する時間をより短くすれば、素子の一部分のみを結晶状態とし、残りの部分をアモルファス状態のままとすることができる。このようにしてアモルファス相と結晶相との混合割合を多段階又はリニアに制御すれば、素子の抵抗値をアナログ的に変化させることが可能となる。
【００２３】
このような可変抵抗素子１１の抵抗値を変化させるためには、可変抵抗素子１１に直列接続された入力スイッチ１２に流れる電流量を制御すればよい。電流量の制御は、オン時間の制御やオン抵抗の制御によって行うことができる。図３に示すように、本実施形態では入力スイッチ１２がＮチャンネル型のＭＯＳトランジスタによって構成されており、そのゲート電極には入力信号Ｉｎが供給されている。したがって、入力信号Ｉｎが入力スイッチ１２のしきい値を超えれば、可変抵抗素子１１に電流が流れることになる。また、オン状態における入力信号Ｉｎのレベルを調整することにより、単位時間当たり可変抵抗素子１１に流れる電流量を調整することもできる。
【００２４】
一方、出力回路部２０は、内部ノードＡと出力ノードＣとの間に直列接続されたインバータ２１〜２３と、電源電位Ｖｄｄと内部ノードＡとの間に並列接続されたＰチャンネル型ＭＯＳトランジスタ２４及びコンデンサ２５と、内部ノードＡとインバータ２１の入力端との間に接続された抵抗２６と、インバータ２１の入力端とインバータ２２の出力端（内部ノードＢ）との間に接続された抵抗２７と、出力ノードＣとグランド電位ＧＮＤとの間に接続されたコンデンサ２８とを備えて構成されている。
【００２５】
図３に示すように、内部ノードＢは、Ｐチャンネル型ＭＯＳトランジスタ２４のゲート電極に接続されている。このため、コンデンサ２５の放電により内部ノードＡの電位が低下し、これがインバータ２１のしきい値を超えると、内部ノードＢはローレベルとなり、Ｐチャンネル型ＭＯＳトランジスタ２４がオンする。本例では、Ｐチャンネル型ＭＯＳトランジスタ２４の電流駆動能力が、学習回路部１０に含まれる入力スイッチ１２の電流駆動能力よりも大きく設定されており、このため、Ｐチャンネル型ＭＯＳトランジスタ２４がオンすると内部ノードＡの電位は上昇し、コンデンサ２５は再び充電される。その後、内部ノードＢがハイレベルとなることにより、Ｐチャンネル型ＭＯＳトランジスタ２４はオフする。したがって、学習回路部１０に含まれる入力スイッチ１２がオンしている場合、コンデンサ２５は放電と充電を繰り返すことになり、したがって、出力ノードＣからの出力信号Ｏｕｔはパルス状となる。一方、学習回路部１０に含まれる入力スイッチ１２がオフしている場合には、コンデンサ２５を放電するルートが存在しないことから、出力信号Ｏｕｔはローレベルに維持される。
【００２６】
また、リセット回路部３０は、電源電位Ｖｐｐと可変抵抗素子１１との間に接続されたリセット用スイッチ３１と、内部ノードＡと可変抵抗素子１１との間に接続された切断用スイッチ３２とを備えている。リセット用スイッチ３１はＰチャンネル型ＭＯＳトランジスタによって構成され、切断用スイッチ３２はＮチャンネル型ＭＯＳトランジスタによって構成されており、これらのゲート電極にはリセット信号Ｒｅｓｅｔが共通に供給されている。したがって、リセット信号Ｒｅｓｅｔがハイレベルである場合には、リセット用スイッチ３１はオフ、切断用スイッチ３２はオンとなることから、学習回路部１０は出力回路部２０に接続された状態となる。逆に、リセット信号Ｒｅｓｅｔがローレベルである場合には、リセット用スイッチ３１はオン、切断用スイッチ３２はオフとなることから、学習回路部１０は出力回路部２０から切り離されるとともに、可変抵抗素子１１には、電源電位Ｖｐｐからのリセット電流を供給可能な状態となる。電源電位Ｖｐｐは、出力回路部２０に供給される電源電位Ｖｄｄよりも高電位であり、電源電位Ｖｐｐからのリセット電流が可変抵抗素子１１を流れると、可変抵抗素子１１を構成するカルコゲナイド材料の温度が融点Ｔｍを超え、その結果、カルコゲナイド材料をアモルファス化することが可能となる。
【００２７】
以上が、本実施形態による人工神経回路の回路構成である。次に、本実施形態による人工神経回路の動作について説明する。
【００２８】
図５〜図７は、本実施形態による人工神経回路の動作を説明するためのタイミング図である。
【００２９】
まず、図５に示すように、時刻ｔ１０〜時刻ｔ１１の間においてリセット信号Ｒｅｓｅｔをローレベルとし、入力信号Ｉｎをハイレベルとすると、図３に示したリセット用スイッチ３１及び入力スイッチ１２がいずれもオン状態となることから、電源電位Ｖｐｐとグランド電位ＧＮＤとの間に電流パスが形成されることになる。これにより、可変抵抗素子１１にはリセット電流が流れる。リセット電流は相対的に大電流であり、このため、リセット電流が流れると、可変抵抗素子１１を構成するカルコゲナイド材料の温度は融点Ｔｍを超える。その後、リセット信号Ｒｅｓｅｔがハイレベルとなり、リセット電流の供給が停止すると、可変抵抗素子１１を構成するカルコゲナイド材料は冷却され、その結果、全体がアモルファス化する。上述の通り、アモルファス状態におけるカルコゲナイド材料は高抵抗の状態である。以上により、可変抵抗素子１１のリセットが完了する。
【００３０】
尚、上記リセット動作を行っている間は、切断用スイッチ３２はオフ状態に保たれることから、リセット電流は出力回路部２０に何らの影響も及ぼさない。この間、内部ノードＡ，Ｂは、ハイレベルの状態で安定している。したがって、出力信号Ｏｕｔはローレベルに維持される。
【００３１】
このようなリセット動作が完了した後、時刻ｔ１２〜時刻ｔ１３の間において再び入力信号Ｉｎをハイレベルとすると、コンデンサ２５に充電されている電荷が、切断用スイッチ３２、可変抵抗素子１１及び入力スイッチ１２を介してグランド電位ＧＮＤへと放電されるため、内部ノードＡの電位は低下する。しかしながら、リセット直後の状態においては、可変抵抗素子１１はアモルファス状態であり、高抵抗となっていることから、コンデンサ２５及び可変抵抗素子１１からなる時定数回路の時定数が大きく、その結果、内部ノードＡの電位低下速度はゆっくりしたものとなる。このため、内部ノードＡの電位は、入力信号Ｉｎがローレベルに戻る時刻ｔ１３までにインバータ２１のしきい値Ｘを超えることができず、したがって出力信号Ｏｕｔはローレベルのまま変化しない。
【００３２】
このことは、リセット直後の状態では、時刻ｔ１２〜時刻ｔ１３までのパルス幅をもった入力信号Ｉｎが入力されても出力回路部２０は活性化しない、つまり、興奮しないことを意味する。そして、時刻ｔ１３になると、入力スイッチ１２がオフになることから、インバータ２２によってハイレベルに駆動されている内部ノードＢから抵抗２７，２６を介してコンデンサ２５が充電され、内部ノードＡの電位は再び上昇する。
【００３３】
一方、時刻ｔ１２〜時刻ｔ１３までの期間において可変抵抗素子１１に所定の電流が流れたため、これによる発熱によって、可変抵抗素子１１を構成するカルコゲナイド材料の温度が融点Ｔｍ未満、結晶化温度Ｔｘ以上の温度に加熱される。したがって、可変抵抗素子１１を構成するカルコゲナイド材料はその一部分が結晶化し、その結果、抵抗値はリセット直後の状態よりもやや低抵抗化する。
【００３４】
このように、リセット直後の状態のように入力履歴ない状態、すなわち未学習状態では、入力信号Ｉｎに対して出力回路部２０の感度は低く、したがって、図５に示すように、入力信号Ｉｎの活性化（ハイレベル状態）に対して出力信号Ｏｕｔが全く変化しないことがある。
【００３５】
次に、図６に示すように、時刻ｔ２０〜時刻ｔ２２の間において再び入力信号Ｉｎをハイレベルとすると、可変抵抗素子１１を流れる電流によって再び内部ノードＡの電位は低下する。このとき、図５に示す時刻ｔ１２〜時刻ｔ１３までの入力パルスによって、多少の入力履歴がある状態、つまり、低学習状態であり、未学習状態よりも可変抵抗素子１１の抵抗値が若干低下していることから、コンデンサ２５及び可変抵抗素子１１からなる時定数回路の時定数は若干低下している。その結果、内部ノードＡの電位変動特性が変化し、電位低下速度が未学習状態よりも速くなる。
【００３６】
このため、内部ノードＡの電位は、時刻ｔ２１においてインバータ２１のしきい値Ｘを超え、これにより出力信号Ｏｕｔはハイレベルに変化する。このとき、内部ノードＢはローレベルであり、これによってＰチャンネル型ＭＯＳトランジスタ２４がオンすることから、内部ノードＡの電位はすぐに上昇する。このため、出力信号Ｏｕｔがハイレベルを維持する時間は非常に短く、パルス状となる。このように、低学習状態では、入力信号Ｉｎに対する出力回路部２０の感度がやや高くなっていることから、時刻ｔ２０〜時刻ｔ２２までのパルス幅をもった入力信号Ｉｎが入力された場合、出力回路部２０は少数のパルスを発生することになる。つまり、短期間だけ活性化し、発振動作を行うことになる。
【００３７】
この場合も、時刻ｔ２０〜時刻ｔ２２までの期間において可変抵抗素子１１に所定の電流が流れたため、可変抵抗素子１１を構成するカルコゲナイド材料の結晶化部分が拡大し、その結果、抵抗値はさらに低くなる。このため、時刻ｔ２３〜時刻ｔ２５の間において再び入力信号Ｉｎをハイレベルとすると、内部ノードＡの電位はさらに速く低下し、出力回路部２０はより多くのパルスを発生することになる。図６に示す例では、時刻ｔ２４においてインバータ２１のしきい値Ｘを超えており、時刻ｔ２０〜時刻ｔ２１の期間Ｔ１よりも、時刻ｔ２３〜時刻ｔ２４の期間Ｔ２の方が短くなっている。このように、入力信号Ｉｎの入力履歴が多くなると学習が進行し、入力信号Ｉｎに対する出力回路部２０の感度は徐々に上昇する。
【００３８】
さらに、図７に示すように、時刻ｔ３０〜時刻ｔ３２の間において再び入力信号Ｉｎをハイレベルとすると、上述したいくつかの入力パルスによって高学習状態となっていることから、コンデンサ２５及び可変抵抗素子１１からなる時定数回路の時定数はさらに小さくなっている。その結果、内部ノードＡの電位低下速度は、低学習状態よりもさらに速くなる。
【００３９】
このため、内部ノードＡの電位は、時刻ｔ３０から期間Ｔ３（＜期間Ｔ２）が経過した時刻ｔ３１においてインバータ２１のしきい値Ｘを超え、これにより出力信号Ｏｕｔはパルス状となる。このように、高学習状態では、入力信号Ｉｎに対する出力回路部２０の感度が高くなっていることから、時刻ｔ３０〜時刻ｔ３２までのパルス幅をもった入力信号Ｉｎが入力された場合、出力回路部２０は多数のパルスを発生することになる。つまり、長時間発振動作を行うことになる。
【００４０】
この場合も、時刻ｔ３０〜時刻ｔ３２までの期間において可変抵抗素子１１に所定の電流が流れたため、可変抵抗素子１１を構成するカルコゲナイド材料の結晶化部分がさらに拡大し、その結果、抵抗値はよりいっそう低くなる。このため、時刻ｔ３３〜時刻ｔ３５の間において再び入力信号Ｉｎをハイレベルとすると、内部ノードＡの電位はさらに速く低下し、出力回路部２０はより多くのパルスを発生することになる。図７に示す例では、時刻ｔ３４においてインバータ２１のしきい値Ｘを超えており、時刻ｔ３０〜時刻ｔ３１の期間Ｔ３よりも、時刻ｔ３３〜時刻ｔ３４の期間Ｔ４の方がさらに短くなっている。
【００４１】
このように、本実施形態による人工神経回路は、入力履歴に応じて学習が進行し、学習が進むほど、入力信号Ｉｎに対する出力回路部２０の感度が高くなる。このような機能は、実際の神経回路の働きと良く類似しており、実際の神経回路により近い動作を行うことが可能となる。したがって、このような人工神経回路を多数形成し、これらを網目状に接続すれば、実際の神経回路を模したコンピュータや人工知能などを実現することが可能となる。
【００４２】
そして、入力履歴を消去する場合には、図５に示すように、リセット信号Ｒｅｓｅｔをローレベルに活性化し、可変抵抗素子１１にリセット電流を流すことによって、可変抵抗素子１１を構成するカルコゲナイド材料を再びアモルファス化すればよい。
【００４３】
尚、活性化時における入力信号Ｉｎのレベルは一定であっても構わないし、変化させても構わない。図８（ａ）に示すように、活性化時における入力信号Ｉｎのレベルを一定とすれば、入力信号Ｉｎの活性化時間がそのまま入力信号Ｉｎの積分量となり、したがって、入力信号Ｉｎの活性化時間に比例して学習が進行することになる。一方、図８（ｂ）に示すように、活性化時における入力信号Ｉｎのレベルを可変とすれば、入力信号Ｉｎのレベルと活性化時間の積が入力信号Ｉｎの積分量となる。したがって、この場合は、入力信号Ｉｎのレベルと活性化時間の積に比例して学習が進行することになる。
【００４４】
また、上記の例では、出力回路部２０が活性化した場合に発振動作を開始させているが、出力回路部２０が活性化した場合の出力動作としてはこれに限らず、例えば、出力信号Ｏｕｔの論理レベルを反転させても構わない。このような動作は、Ｐチャンネル型ＭＯＳトランジスタ２４の電流駆動能力を、学習回路部１０に含まれる入力スイッチ１２の電流駆動能力よりも小さく設定することにより実現することができる。
【００４５】
つまり、Ｐチャンネル型ＭＯＳトランジスタ２４の電流駆動能力が入力スイッチ１２の電流駆動能力よりも小さい場合、図９に示すように、低学習状態にある学習回路部１０に対して入力信号Ｉｎをハイレベルとすると、内部ノードＡの電位は、時刻ｔ４１においてインバータ２１のしきい値Ｘを超え、これにより出力信号Ｏｕｔはハイレベルに変化する。このとき、内部ノードＢはローレベルであり、これによってＰチャンネル型ＭＯＳトランジスタ２４がオンするが、Ｐチャンネル型ＭＯＳトランジスタ２４の電流駆動能力が相対的に弱いため、内部ノードＡの電位は上昇せず、しきい値Ｘを超えたレベルを保持するにとどまる。したがって、時刻ｔ４２において入力信号Ｉｎがローレベルに戻るまで、出力信号Ｏｕｔはハイレベルを保持し続ける。しかしながら、低学習状態においては、活性化するまでの期間が長いことから、出力信号Ｏｕｔがハイレベルを維持する期間Ｔ５はその分短くなっている。
【００４６】
この場合、時刻ｔ４０〜時刻ｔ４２までの期間において可変抵抗素子１１に所定の電流が流れたため、可変抵抗素子１１を構成するカルコゲナイド材料の結晶化部分が拡大し、その結果、抵抗値はさらに低くなる。このため、時刻ｔ４３〜時刻ｔ４５の間において再び入力信号Ｉｎをハイレベルとすると、内部ノードＡの電位はさらに速く低下し、出力回路部２０はより長期間に亘って出力信号Ｏｕｔをハイレベルに保持することになる。図９に示す例では、時刻ｔ４４において内部ノードＡの電位がインバータ２１のしきい値Ｘを超えた結果、時刻ｔ４４〜時刻ｔ４５までの期間Ｔ６（＞Ｔ５）に亘って、出力信号Ｏｕｔがハイレベルに保持されている。
【００４７】
高学習状態になると、さらに内部ノードＡの電位低下速度が速くなるため、図１０に示すように、時刻ｔ５０〜時刻ｔ５２の間において再び入力信号Ｉｎをハイレベルとすると、時刻ｔ５１において内部ノードＡの電位がインバータ２１のしきい値Ｘを超え、その結果、時刻ｔ５１〜時刻ｔ５２までの期間Ｔ７（＞Ｔ６）に亘って、出力信号Ｏｕｔがハイレベルに保持される。さらに、学習が進んだ時刻ｔ５３〜時刻ｔ５５の間において再び入力信号Ｉｎをハイレベルとすると、時刻ｔ５４において内部ノードＡの電位がインバータ２１のしきい値Ｘを超え、その結果、時刻ｔ５４〜時刻ｔ５５までの期間Ｔ８（＞Ｔ７）に亘って、出力信号Ｏｕｔがハイレベルに保持されることになる。
【００４８】
このように、出力回路部２０が活性化した場合の出力動作としては、発振動作だけでなく、出力信号Ｏｕｔの論理レベルを反転させる動作とすることも可能である。このような動作を行えば、学習が進行するに連れて、入力信号Ｉｎに対する出力信号Ｏｕｔの遅延が少なくなり、より入力信号Ｉｎに近い波形を得ることが可能となる。また、発振動作を行う場合には、発振による自己プログラムがなされるのに対し、上記の例では、入力パルスの印可時間に応じたプログラムがなされるという違いも存在する。
【００４９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５０】
例えば、上記実施形態では、カルコゲナイド材料を含む相変化材料によって可変抵抗素子を構成しているが、可変抵抗素子がこれに限定されるものではなく、アナログ量を記憶可能な他の素子、例えばＥＥＰＲＯＭを用いても構わない。この場合、ＥＥＰＲＯＭのフローティングゲートに注入する電荷量を多段階又はリニアに制御することによって、アナログ量を記憶させることができる。但し、カルコゲナイド材料を含む可変抵抗素子は、書き込み（結晶化の進行）に必要な電流量が例えば１ｍＡ以下と小さく、しかも、書き込み速度も５０ｎｓ以下と非常に高速であることから、上記実施形態のように、カルコゲナイド材料を含む相変化材料によって可変抵抗素子を構成することが非常に好ましい。
【００５１】
また、上記実施形態では、内部ノードＡとグランド電位ＧＮＤとの間に、学習回路部１０を構成する可変抵抗素子１１及び入力スイッチ１２をこの順に接続しているが、これらの接続順序は逆であっても構わない。さらに、学習回路部１０をグランド電位ＧＮＤではなく電源電位Ｖｄｄに接続し、出力回路部２０に含まれるコンデンサ２５を電源電位Ｖｄｄではなくグランド電位ＧＮＤに接続しても構わない。この場合、入力履歴に応じて、コンデンサ２５の充電速度が変化することになる。尚、出力回路部２０の構成については、内部ノードの電位がしきい値を超えた場合に発振動作を開始する限り、上記実施形態とは異なる回路構成を有していても構わない。
【図面の簡単な説明】
【００５２】
【図１】本発明による人工神経回路の基本構成を示すブロック図である。
【図２】リセット機能付きの人工神経回路の基本構成を示すブロック図である。
【図３】本発明の好ましい実施形態による人工神経回路の構成を示す回路図である。
【図４】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
【図５】本発明の好ましい実施形態による人工神経回路の動作を説明するためのタイミング図であり、未学習状態における動作を示している。
【図６】本発明の好ましい実施形態による人工神経回路の動作を説明するためのタイミング図であり、低学習状態における動作を示している。
【図７】本発明の好ましい実施形態による人工神経回路の動作を説明するためのタイミング図であり、高学習状態における動作を示している。
【図８】入力信号Ｉｎの模式的な波形図であり、（ａ）は活性化時における入力信号Ｉｎのレベルを一定とした場合、（ｂ）は活性化時における入力信号Ｉｎのレベルを可変とした場合を示している。
【図９】本発明の好ましい実施形態による人工神経回路の動作を説明するための別のタイミング図であり、低学習状態における動作を示している。
【図１０】本発明の好ましい実施形態による人工神経回路の動作を説明するための別のタイミング図であり、高学習状態における動作を示している。
【符号の説明】
【００５３】
１０        学習回路部
１１        可変抵抗素子
１２        入力スイッチ
２０        出力回路部
２１〜２３  インバータ
２４        トランジスタ
２５，２８  コンデンサ
２７，２６  抵抗
３０        リセット回路部
３１        リセット用スイッチ
３２        切断用スイッチ
Ａ，Ｂ      内部ノード
Ｃ          出力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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