(57)【特許請求の範囲】
【請求項１】
メモリチップにアクセスする方法であって、
前記メモリチップに複数の第一入力ピンと複数の第二入力ピンを設ける段階と、
複数の行アドレス信号をそれぞれ前記複数の第一入力ピンに入力する段階と、
複数の列アドレス信号をそれぞれ前記複数の第二入力ピンに入力する段階とを含み、
前記各行アドレス信号の行アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応し、
前記各列アドレス信号の列アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応する、メモリチップのアクセス方法。
【請求項２】
前記行アドレスコマンドパッケージは複数の行入力コマンドを含み、前記列アドレスコマンドパッケージは複数の列入力コマンドを含む、請求項１に記載のメモリチップのアクセス方法。
【請求項３】
前記行アドレスコマンドパッケージ長は４クロック周期に対応し、前記行アドレスコマンドパッケージは４つの行入力コマンドを含む、請求項２に記載のメモリチップのアクセス方法。
【請求項４】
前記第一入力ピンの数量は６本である、請求項３に記載のメモリチップのアクセス方法。
【請求項５】
前記６つの行アドレス信号の６つの行アドレスコマンドパッケージの行入力コマンドは、４つのバンクアドレス設定情報と、１６のメモリアドレス設定情報と、４つのメモリ制御コマンド設定情報を含む、請求項４に記載のメモリチップのアクセス方法。
【請求項６】
前記方法は更に、
前記４つのメモリ制御コマンド設定情報を復号してメモリ制御コマンドを生成する段階を含む、請求項５に記載のメモリチップのアクセス方法。
【請求項７】
前記列アドレスコマンドパッケージ長は４クロック周期に対応し、前記列アドレスコマンドパッケージは４つの列入力コマンドを含む、請求項２に記載のメモリチップのアクセス方法。
【請求項８】
前記第二入力ピンの数量は５本である、請求項７に記載のメモリチップのアクセス方法。
【請求項９】
前記５つの列アドレス信号の５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも４つのバンクアドレス設定情報と１３のメモリアドレス設定情報を含む、請求項８に記載のメモリチップのアクセス方法。
【請求項１０】
前記５つの列アドレス信号の５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも１つの書き込み許可（ＷＥ）入力コマンドと、１つの自動プリチャージ（ＡＰ）入力コマンドと、１つのバーストチョップ／バースト長（ＢＣ／ＣＬ）入力コマンドを含む、請求項８に記載のメモリチップのアクセス方法。
【請求項１１】
前記方法は更に、
前記メモリチップに第三入力ピンと第四入力ピンを設ける段階と、
第一チップセレクト信号を第三入力ピンに入力し、前記メモリチップを用いて前記複数の行アドレス信号を受信する段階と、
第二チップセレクト信号を第四入力ピンに入力し、前記メモリチップを用いて前記複数の列アドレス信号を受信する段階とを含む、請求項１に記載のメモリチップのアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリチップにアクセスする方法に関し、特にＤＲＡＭ（ダイナミックランダムアクセスメモリ）の入力ピンの数量を減少できるメモリアクセス方法に関する。
【背景技術】
【０００２】
従来のＤＤＲ  ＳＤＲＡＭ（ダブルデータレート・シンクロナスダイナミックランダムアクセスメモリ）構造では、ＳＤＲＡＭは通常、以下の入力信号を有する。つまり、２つのクロック信号ＣＬＫ、＃ＣＬＫと、１６のメモリアドレス入力信号Ａ０−Ａ１５と、４つのバンクアドレス入力信号ＢＡ０−ＢＡ３と、１つのチップセレクト信号ＣＳと、１つの行アドレスストローブ信号ＲＡＳと、１つの列アドレスストローブ信号ＣＡＳと、１つの書き込み許可信号ＷＥと、１つの同期信号ＣＫＥと、１つの校正信号ＺＱと、１つのリセット信号ＲＥＳＥＴである。前記各入力信号の入力コマンド長はクロック信号のクロック周期に対応し、各入力信号は各自専用のピンを通してメモリチップに入力される。したがって、従来のＳＤＲＭのメモリチップは２９本の入力ピンを有する。
【０００３】
図１を参照する。図１は従来のＤＩＭＭ（デュアルインラインメモリモジュール）１００を表す説明図である。図１に示すように、ＤＩＭＭ１００は８枚のメモリチップ１１０＿１−１１０＿８を含み、各メモリチップはそれぞれ２９本の入力ピンを有する。ＤＩＭＭ１００の動作について、図１に示すように、２９の入力信号は、コントローラ１２０からメモリチップ１００＿１に送信され、次にメモリチップ１１０＿２、１１０＿３、…１１０＿８に順次送信される。したがって、隣接したメモリチップは２９本の電気配線で相互に接続される。一般に、メモリチップの入力ピンが多ければ多いほど、電気配線間の距離は狭くなり、電気配線レイアウトの困難性と電気配線を通して伝送される信号の干渉はそれによって増加する。したがって、ＤＩＭＭ１００のレイアウトは前記欠点により困難となる。また、メモリチップ（例えばＤＩＭＭ）の試験については、工具費が高価で、試験場で毎回試験できるメモリチップの数量も不十分である。
【特許文献１】米国特許第５８７０３５０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的の１つは、ＤＩＭＭの電気配線の密度を減らし、メモリチップの試験費用を節減するために、ＤＲＡＭなどのメモリの入力ピンの数量を減少できるメモリチップにアクセスする方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施例では、メモリチップにアクセスする方法を開示する。当該方法は、メモリチップに複数の第一入力ピンと複数の第二入力ピンを設ける段階と、複数の行アドレス信号をそれぞれ前記複数の第一入力ピンに入力する段階と、複数の列アドレス信号をそれぞれ前記複数の第二入力ピンに入力する段階とを含む。前記各行アドレス信号の行アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応する。前記行アドレスコマンドパッケージは複数の行入力コマンドを含む。前記各列アドレス信号の列アドレスコマンドパッケージ長はクロック信号の複数のクロック周期に対応する。前記列アドレスコマンドパッケージは複数の列入力コマンドを含む。
【０００６】
本発明によるメモリチップにアクセスする方法では、メモリチップに設けられるメモリの性能に影響せずに、メモリチップの入力ピンの数量を減少できるので、ＤＩＭＭのレイアウトは容易になり、試験費用は節減される。
【発明を実施するための最良の形態】
【０００７】
かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。
【０００８】
従来のＤＤＲ  ＳＤＲＡＭ構造では、各入力信号の入力コマンド長はクロック信号のクロック周期に対応し、各入力信号は各自専用のピンを通してメモリチップに入力される。したがって、従来のメモリチップは２９本の入力ピンを有する。入力ピンの数量を減少するために、本発明では「コマンドパッケージ」という概念を導入する。すなわち、各ピンをコマンドパッケージの受信に用い、コマンドパッケージに複数の入力コマンド、例えば４つの入力信号を含ませることである。したがって、本発明の実施例によるとメモリチップの入力ピンの数量は減少できる。しかし、コマンドパッケージごとに４つの入力コマンドが含まれ、入力コマンド長がクロック周期に対応するので、コマンドパッケージ長は４クロック周期に対応する。メモリの動作時、行アドレス信号と列アドレス信号は同じバンクに同時に入力することができない。結果的に、４クロック周期長のコマンドパッケージを利用した場合、従来の構造では、行アドレス信号をバンクに入力した後に４クロック周期待ってから、列アドレス信号を同じバンクに入力するほかならず、メモリの性能は著しく低下する。
【０００９】
したがって、本発明ではメモリチップの性能を低下させずにメモリチップの入力ピンの数量を減少できる方法が提供される。その動作は以下のとおりである。
【００１０】
図２を参照する。図２は本発明の一実施例によるメモリチップ２００を表す説明図である。図２に示すように、メモリチップ２００はクロックピンＰＩＮ＿ＣＬＫと、６本の行アドレス信号ピンＰＩＮ＿Ｒ０−ＰＩＮ＿Ｒ５と、５本の列アドレス信号ピンＰＩＮ＿Ｃ０−ＰＩＮ＿Ｃ４と、行アドレスチップセレクト信号などのチップセレクト信号のための第一チップセレクト信号ピンＰＩＮ＿ＣＳＲと、列アドレスチップセレクト信号などのチップセレクト信号のための第二チップセレクト信号ピンＰＩＮ＿ＣＳＣとを含む。本実施例では、クロック信号ピンＰＩＮ＿ＣＬＫはクロック信号ＣＬＫの受信に用いられ、行アドレス信号ピンＰＩＮ＿Ｒ０−ＰＩＮ＿Ｒ５はそれぞれ６つの行アドレス信号ＲｏｗＡｄｒ０、ＲｏｗＡｄｒ１、ＲｏｗＡｄｒ２、ＲｏｗＡｄｒ３、ＲｏｗＡｄｒ４、ＲｏｗＡｄｒ５の受信に用いられ、列アドレス信号ピンＰＩＮ＿Ｃ０−ＰＩＮ＿Ｃ４はそれぞれ５つの列アドレス信号ＣｏｌＡｄｒ０、ＣｏｌＡｄｒ１、ＣｏｌＡｄｒ２、ＣｏｌＡｄｒ３、ＣｏｌＡｄｒ４の受信に用いられ、第一チップセレクト信号ピンＰＩＮ＿ＣＳＲ（すなわち行アドレスチップセレクト信号ピン）は第一チップセレクト信号ＣＳＲを受信し、メモリチップ２００を行アドレス信号を受信するチップとして選ぶために用いられ、第二チップセレクト信号ピンＰＩＮ＿ＣＳＣ（すなわち列アドレスチップセレクト信号ピン）は第二チップセレクト信号ＣＳＣを受信し、メモリチップ２００を列アドレス信号を受信するチップとして選ぶために用いられる。注意すべきは、図２に示すメモリチップ２００に設けられるピンは説明用に過ぎない。また、本発明の開示内容に影響せずに、図２では、本発明の下記説明に関連する一部のピンしか示していない。実際、本発明によるメモリチップ２００は図２に示すピン配置に限らない。以下にメモリチップ２００のアクセス動作を説明する。
【００１１】
図３を参照する。図３は本発明の一実施例による６つの行アドレス信号を表す説明図である。本発明では、この６つの行アドレス信号ＲｏｗＡｄｒ０、ＲｏｗＡｄｒ１、ＲｏｗＡｄｒ２、ＲｏｗＡｄｒ３、ＲｏｗＡｄｒ４、ＲｏｗＡｄｒ５は６本の第一入力ピン（すなわち行アドレス信号ピンＰＩＮ＿Ｒ０−ＰＩＮ＿Ｒ５）を通してメモリチップに入力される。図３に示すように、各行アドレス信号の行アドレスコマンドパッケージ長はクロック信号ＣＬＫの４クロック周期に対応し、行アドレスコマンドパッケージは４つの行入力コマンドを含む。したがって、６つの行アドレス信号の６つの行アドレスコマンドパッケージは、合わせて２４の行入力コマンドを含む。本実施例では、この２４の行入力コマンドは４つのバンクアドレス設定情報ＢＡ０−ＢＡ３と、１６のメモリアドレス設定情報Ａ０−Ａ１５と、４つのメモリ制御コマンド設定情報ＣＭＤ０−ＣＭＤ３を含む。前記４つのバンクアドレス設定情報ＢＡ０−ＢＡ３は従来のＤＤＲ  ＳＤＲＡＭ構造のバンクアドレス入力信号ＢＡ０−ＢＡ３に代わるものとして利用され、前記１６のメモリアドレス設定情報Ａ０−Ａ１５は従来のＤＤＲ  ＳＤＲＡＭ構造のバンクアドレス入力信号Ａ０−Ａ１５に代わるものとして利用される。そのほか、４つのメモリ制御コマンド設定情報ＣＭＤ０−ＣＭＤ３は復号され複数のメモリ制御コマンドのうち１つを生成する。このメモリ制御コマンドは起動コマンド、プリチャージコマンド、リフレッシュコマンド、モードレジスタセット（ＭＲＳ）コマンド、自己リフレッシュエントリー（ＥＲＳ）コマンド、パワーダウンエントリーコマンド、ＺＱ校正長／ＺＱ校正短（ＺＱＣＬ／ＺＱＣＳ）信号等を含む。
【００１２】
図４を参照する。図４は本発明の一実施例による５つの列アドレス信号を表す説明図である。本発明では、この５つの列アドレス信号ＣｏｌＡｄｒ０、ＣｏｌＡｄｒ１、ＣｏｌＡｄｒ２、ＣｏｌＡｄｒ３、ＣｏｌＡｄｒ４は５本の第二入力ピン（すなわち図２に示す列アドレス信号ピンＰＩＮ＿Ｃ０−ＰＩＮ＿Ｃ４）を通してメモリチップに入力される。図４に示すように、各列アドレス信号の列アドレスコマンドパッケージ長はクロック信号ＣＬＫの４クロック周期に対応し、列アドレスコマンドパッケージは４つの列入力コマンドを含む。したがって、５つの列アドレス信号の５つの列アドレスコマンドパッケージは、合わせて２０の列入力コマンドを含む。この２０の行入力コマンドは４つのバンクアドレス設定情報ＢＡ０−ＢＡ３と、１３のメモリアドレス設定情報Ａ０−Ａ１２と、１つの書き込み許可（ＷＥ）入力コマンドと、１つの自動プリチャージ（ＡＰ）入力コマンドと、１つのバーストチョップ４／バースト長８（ＢＣ４／ＢＬ８）入力コマンドとを含む。前記４つのバンクアドレス設定情報ＢＡ０−ＢＡ３は従来のＤＤＲ  ＳＤＲＡＭ構造のバンクアドレス入力信号ＢＡ０−ＢＡ３に代わるものとして利用され、前記１３のメモリアドレス設定情報Ａ０−Ａ１２は従来のＤＤＲ  ＳＤＲＡＭ構造のメモリアドレス入力信号Ａ０−Ａ１２に代わるものとして利用される。
【００１３】
注意すべきは、前記６つの行アドレス信号の６つの行アドレスコマンドパッケージの入力コマンドは説明用に過ぎない。実際、本発明によるメモリチップの動作に影響せずに、２４の行入力コマンドと図４に示す２０の列入力コマンドを再編成することができる。例えば、いずれか２つの行入力コマンドの位置を交換するか、またはいずれか２つの列入力コマンドの位置を交換することができる。他実施例として、行入力コマンドの位置を交替するか、または列入力コマンドの位置を交替することができる。また、前記行アドレス信号（ＲｏｗＡｄｒ０−ＲｏｗＡｄｒ５）の数量、前記列アドレス信号（ＣｏｌＡｄｒ０−ＣｏｌＡｄｒ４）の数量、及び前記バンクアドレス設定情報（ＢＡ０−ＢＡ３）の数量は、いずれも説明用に過ぎない。実際、メモリの記憶容量が増加すれば（例えばメモリアドレス設定情報の数量が増加するか、またはバンクの数量が増加すれば）、７つ以上の行アドレス信号、または６つ以上の列アドレス信号を用いることができる。例えば、メモリーチップ２００は、行アドレス信号ピンＰＩＮ＿Ｒ６と列アドレス信号ピンＰＩＮ＿Ｃ５を更に有して良い。追加の行アドレス信号ピンＰＩＮ＿Ｒ６は行アドレス信号ＲｏｗＡｄｒ６の受信に用いられ、行アドレス信号ＲｏｗＡｄｒ６の行アドレスコマンドパッケージは２つのバンクアドレス設定情報ＢＡ４、ＢＡ５と２つのメモリアドレス設定情報Ａ１６、Ａ１７を含む。列アドレス信号ＣｏｌＡｄｒ５の列アドレスコマンドパッケージは２つのバンクアドレス設定情報ＢＡ４、ＢＡ５と２つのメモリアドレス設定情報Ａ１３、Ａ１４を含む。前記のように、本実施例による行（列）アドレスコマンドパッケージは４つの行（列）入力コマンドを含むので、本発明の実施例の変化例に示すように、行アドレス信号ピンと列アドレス信号ピンをそれぞれ１本のみ追加することは、４つのバンクアドレス設定情報またはメモリアドレスを増加することができる。したがって、メモリチップの試験費用は節減できる。
【００１４】
前述のように、行アドレス信号と列アドレス信号は両方ともメモリアドレス設定情報（Ａ０、Ａ１、…など）を含むので、異なるバンクは同時に動作できる。図５は図２に示すメモリチップのアクセス動作の実施例を表す説明図である。図５に示すように、時点Ｔ１において、６つの行アドレス信号ＲｏｗＡｄｒ０−ＲｏｗＡｄｒ５の６つの行アドレスコマンドパッケージはメモリチップ２００の第一バンクの起動に用いられ、それと同時に、５つの列アドレス信号ＣｏｌＡｄｒ０−ＣｏｌＡｄｒ４の５つの列アドレスコマンドパッケージはメモリチップ２００の第二バンクの書き込み（第二バンクの起動時）に用いられる。時点Ｔ２において、６つの行アドレス信号ＲｏｗＡｄｒ０−ＲｏｗＡｄｒ５の６つの行アドレスコマンドパッケージは第三バンクの起動に用いられる。時点Ｔ３において、５つの列アドレス信号ＣｏｌＡｄｒ０−ＣｏｌＡｄｒ４の５つの列アドレスコマンドパッケージはメモリチップ２００の第一バンクの読み出しに用いられる。したがって、４クロック周期長のコマンドパッケージによるメモリの性能低下は軽減できる。
【００１５】
従来のＤＤＲ  ＳＤＲＡＭ構造では、ＲＡＳ−ＲＡＳ間遅延時間ｔＲＲＤ、ＲＡＳプリチャージ時間ｔＲＰ、ＲＡＳ−ＣＡＳ間遅延時間ｔＲＣＤ、行サイクル時間ｔＲＣなど数多くのパラメータは規定値を有する。メモリのクロック周期を１．２５ナノ秒とすれば、本発明による行アドレスコマンドパッケージと列アドレスコマンドパッケージは５ナノ秒となり、関連パラメータの規定値に影響せずに従来のＤＤＲ  ＳＤＲＡＭ構造の動作に適用することができる。例えば、ＲＡＳプリチャージ時間ｔＲＰは最低限１０ナノ秒で、行アドレスコマンドパッケージの２倍長である。すなわち、バンクのプリチャージ動作と起動動作の間隔長は行アドレスコマンドパッケージ長に等しい。したがって、メモリの性能は影響されない。
【００１６】
また、従来のＤＤＲ  ＳＤＲＡＭ構造はメモリチップのイネーブルに用いられるチップセレクト信号を含む。本発明の場合、６つの行アドレス信号と５つの列アドレス信号はメモリアドレスの設定情報を含むので、本発明では更に、行アドレス信号を受信するようにメモリチップをイネーブルする第一チップセレクト信号ＣＳＲ（すなわち行アドレスチップセレクト信号）と、列アドレス信号を受信するようにメモリチップをイネーブルする第二チップセレクト信号ＣＳＣ（すなわち列アドレスチップセレクト信号）を提供する。行アドレスチップセレクト信号ＣＳＲと列アドレスチップセレクト信号ＣＳＣはそれぞれ、第三入力ピン（すなわち図１に示す第一チップセレクト信号ピンＰＩＮ＿ＣＳＲ）と第四入力ピン（すなわち図１に示す第二チップセレクト信号ピンＰＩＮ＿ＣＳＣ）を通してメモリチップに入力される。図５に示すように、行アドレスチップセレクト信号ＣＳＲまたは列アドレスチップセレクト信号ＣＳＣがイネーブル状態にあれば、メモリチップは行アドレス信号と列アドレス信号を受信できる。
【００１７】
前記メモリチップにアクセスする方法をまとめて言えば、本発明の実施例では、６つの行アドレス信号の６つの行アドレスコマンドパッケージ長は４クロック周期で、各行アドレスコマンドパッケージは４つの行入力コマンドを含み、５つの列アドレス信号の５つの列アドレスコマンドパッケージ長は４クロック周期で、各列アドレスコマンドパッケージは４つの列入力コマンドを含む。前記１１のアドレス入力信号としては、２つのクロック信号ＣＬＫ、＃ＣＬＫと、１つの行アドレスチップセレクト信号ＣＳＲと、１つの列アドレスチップセレクト信号ＣＳＣと、１つのオンダイターミネーション信号ＯＤＴと、１つの同期信号ＣＫＥと、１つの校正信号ＺＱと、１つのリセット信号ＲＥＳＥＴである。本発明の実施例によるメモリチップにアクセスする方法は１９の入力信号を必要とする。すなわち、メモリチップは１９本の入力ピンのみ必要とする。２９本の入力ピンを必要とする従来のメモリチップと比べて、本発明はメモリチップの入力ピンを確実に減少する。したがって、ＤＩＭＭのレイアウトは容易になり、試験費用は節減される。
【００１８】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図面の簡単な説明】
【００１９】
【図１】従来のＤＩＭＭを表す説明図である。
【図２】本発明の一実施例によるメモリチップを表す説明図である。
【図３】本発明の一実施例による６つの行アドレス信号を表す説明図である。
【図４】本発明の一実施例による５つの列アドレス信号を表す説明図である。
【図５】図２に示すメモリチップのアクセス動作の実施例を表す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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