(57)【特許請求の範囲】
【請求項１】
パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されている構成部分について、前記信号端子が入力端子として機能するものを検査対象チップとし、
前記検査対象チップの内部に構成され、
外部よりデータの読み出しが可能なデータレジスタと、
このデータレジスタに書き込まれたデータをＤ／Ａ変換して、前記入力端子に出力するＤ／Ａ変換回路と、
前記入力端子の電圧レベルがしきい値を超えると、出力端子の信号レベルを反転させる入力ゲートと、
前記データレジスタに書き込むデータを所定値毎に増加させる加算器と、
前記入力ゲートの出力端子のレベルが初期状態から反転するまで、前記データレジスタに書き込むデータを増加させるように制御する制御回路とを備えたことを特徴とするマルチチップモジュール。
【請求項２】
前記加算器によって増加させる所定値を書込み設定するための増分値設定レジスタを備えたことを特徴とする請求項１記載のマルチチップモジュール。
【請求項３】
前記制御回路は、トリガクロックを出力するクロック出力回路を備え、前記データレジスタに書き込むデータを増加させるタイミングが、前記トリガクロックに同期するように構成され、
前記クロック出力回路は、前記トリガクロックの出力タイミングが変更可能に構成されていることを特徴とする請求項１又は２記載のマルチチップモジュール。
【請求項４】
前記加算器による書込みデータの増加が所定回数行われても、前記入力ゲートの出力端子のレベルが反転しなかった場合に異常判定を行い、その判定結果が外部より参照可能に構成される判定回路を備えることを特徴とする請求項１乃至３の何れかに記載のマルチチップモジュール。
【請求項５】
前記検査対象チップの入力端子に接続される信号端子を有する半導体チップ側に、前記入力端子をハイインピーダンス状態とするためのハイインピーダンス設定手段を備えたことを特徴とする請求項１乃至４の何れかに記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、入力ゲートのしきい値判定を行うものに関する。
【背景技術】
【０００２】
複数の半導体チップを内蔵して構成されるマルチチップモジュールは、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させることができるなどのメリットがある。また、ＩＣでは、パッケージの外部に露出される信号端子の数がパッケージサイズによって制限される。即ち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。
【０００３】
図８には、上記のように構成されるマルチチップモジュールのパッケージ内部の構成を示す。即ち、リードフレーム１上には、２つの半導体チップ２Ａ，２Ｂがダイボンディングされている。これらの半導体チップ２Ａ，２Ｂ構成は基本的に対称であるため、以下では特に区別する必要がある場合を除き、添え字Ａ，Ｂは省略して説明する。半導体チップ２の内部回路３とパッド４との間は配線パターン５によって接続されており、パッド４とリード６との間はボンディングワイヤ７によって接続されている。
【０００４】
半導体チップ２は、ＣＭＯＳプロセスによって構成されている。そして、半導体チップ２Ｂ側の内部回路３Ｂにおける出力端子の１つは、インバータゲート８Ｂを介してパッド９Ｂに接続されている。また、インバータゲート８Ｂの出力端子と電源、グランドとの間には、端子保護用にダイオード接続されたＰチャネルＦＥＴ１０Ｂ，ＮチャネルＦＥＴ１１Ｂが夫々接続されている。
半導体チップ２Ｂのパッド９Ｂは、チップ間配線１１を介して半導体チップ２Ａのパッド９Ａに接続されている。そのパッド９Ａは、インバータゲート８Ａを介して内部回路３Ａの入力端子に接続されている。以上がマルチチップモジュール１２を構成している。
【０００５】
上記のように構成されるマルチチップモジュール１２では、パッケージ内部でチップ間配線１１が行われているパッド（信号端子）９Ａ，９Ｂについては、電気的特性の検査が行い難くなっており、それらの検査を行うには、特殊な構成を設けて対応する必要がある。例えば、特許文献１では、チップ間配線が行われている信号端子を検査するために検査専用の端子をパッケージの外部に引き出す構成を採用している。
【特許文献１】特開２００２−１８１８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のような構成は、上述したようなパッケージ外部に配置する端子数の制約に相反するものであり、適切な対策であるとは言えない。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載のマルチチップモジュールによれば、任意の２つの半導体チップ間で夫々の信号端子がチップ間配線によって相互に接続されている部分について、前記信号端子が入力端子として機能するものを検査対象チップとする。そして、検査対象チップに内蔵されるデータレジスタにデータを書き込むとＤ／Ａ変換された電圧が入力端子に印加されるが、そのデータレジスタのデータは加算器により所定値毎に増加される。検査対象チップの入力ゲートは、入力端子の電圧レベルが上昇してしきい値を超えると出力端子の信号レベルを反転させる。
【０００８】
すると、制御回路は、データレジスタに書き込まれるデータの増加を停止させるので、その時点以降にデータレジスタに格納されているデータを外部より読み出せば、入力ゲートのしきい値が実際にはどれくらいの値に設定されているのかを確認することができる。そして、データレジスタに格納されているデータを外部から読み出すには、マルチチップモジュールのパッケージ外部に予め配置されている例えば外部インターフェイスとしてのバスや外部通信用の信号端子を利用すれば容易に可能であるから、検査専用の端子を設ける必要がなく、入力ゲートのしきい値判定を容易に行うことができる。
【０００９】
請求項２記載のマルチチップモジュールによれば、増分値設定レジスタにより、加算器によって増加させる所定値を書込み設定可能となる。即ち、増分値設定レジスタに対する書き込みは、上述と同様に外部より直接行なったり、或いは、検査対象チップがＣＰＵを内蔵してればプログラム制御により行うことが可能であるから、しきい値判定を行なう際の分解能を適宜設定することができる。
【００１０】
請求項３記載のマルチチップモジュールによれば、制御回路が備えるクロック出力回路を、データレジスタに書き込むデータを増加させるトリガクロックの出力タイミングが変更可能にとなるように構成する。従って、入力端子に印加される電圧の上昇間隔を時間で設定することができる。
【００１１】
請求項４記載のマルチチップモジュールによれば、判定回路は、加算器による書込みデータの増加が所定回数行われても入力ゲートの出力端子レベルが反転しなかった場合に異常判定を行う。即ち、入力ゲートのしきい値は、半導体チップの製造プロセスや、チップ内部の回路設計によりある程度の範囲内に収まることが想定されるので、入力端子に印加する電圧レベルをある程度上昇させても入力ゲートの出力端子レベルの反転が発生しなかった場合は、当該入力ゲートに何等かの異常が発生していると推定できる。従って、斯様に構成すれば、入力ゲートの異常発生を外部より簡単に認識することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施例について図１乃至図７を参照して説明する。図１は、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示すものである。マルチチップモジュール２１においては、図８と同様に２つの半導体チップ２２，２３が搭載されており、半導体チップ２２のパッド（信号端子）２４と半導体チップ２３のパッド（信号端子）２５とは、チップ間配線２６によって接続されている。ここで、説明の都合上、半導体チップ２３を検査対象チップと称する。
【００１３】
半導体チップ２２において、パッド２４と電源，グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ２７，ＮチャネルＭＯＳＦＥＴ２８が接続されている。そして、これらのＦＥＴ（ハイインピーダンス設定手段）２７，２８のオンオフは、外部インターフェイス（Ｉ／Ｆ）バスを介してトランジスタ（Ｔｒ）制御レジスタ（ハイインピーダンス設定手段）２９に書き込みを行うことで制御可能となっている。
一方、検査対象チップ２３において、パッド２５と電源Ｖ１、グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ３０（Ｐ１）及び３１（Ｐ２），ＮチャネルＭＯＳＦＥＴ３２（Ｎ１）及び３３（Ｎ２）が接続されている。ＦＥＴ３０〜３３は、パッド２５より信号を出力する場合に使用されるものである。
【００１４】
また、パッド２５は、入力端子として機能する場合、外部より入力された信号を入力ゲート（インバータ）３４を介して図示しない内部回路へ入力するようになっている。入力ゲート３４は、電源Ｖ１側に接続されるＰチャネルＭＯＳＦＥＴ３５（Ｐ６），グランド側に接続されるＮチャネルＭＯＳＦＥＴ３６（Ｎ６）で構成されている。
上記構成において、ＦＥＴ３０〜３３のオンオフは、外部Ｉ／Ｆバスよりトランジスタ制御レジスタ（トランジスタ制御手段）４２に対して書き込みを行うことでも制御可能となっている。また、入力ゲート３４の入力端子には、しきい値テスト回路４３の出力端子が接続されている。
【００１５】
図２は、しきい値テスト回路４３の詳細な構成を示すものである。しきい値テスト回路４３は、Ｄ／Ａ変換回路４４と、そのＤ／Ａ変換回路４４にセットするデータを変更する回路及びそのデータセットタイミングを制御する回路で構成されている。Ｄ／Ａ変換回路４４は、Ｄ／Ａ設定レジスタ（データレジスタ）４５、デコード回路４６、抵抗回路（Ｒ＿ｓｔｒｉｎｇｓ）４７及びアンプ４８からなる。
即ち、Ｄ／Ａ変換回路４４は、Ｄ／Ａ設定レジスタ４５にセットされたデータをデコード回路４６がデコードして抵抗回路４７に出力すると、そのデコードデータに応じて抵抗回路４７内部の抵抗素子が接続されて、デジタルデータがアナログ電圧信号に変換される。そして、そのアナログ電圧信号は、アンプ４８により所定の増幅率で増幅されると、パッド２５に出力される。
【００１６】
Ｄ／Ａ設定レジスタ４５には、検査対象チップ２３内部のデータバス４９を介してデータが直接書込み（及び読出し）可能であると共に、そのデータ値は、加算器５０により加算されるようになっている。加算器５０は、Ｄ／Ａ設定レジスタ４５にセットされているデータと、カウントＵＰ設定レジスタ５１にセットされているデータとを加算してＤ／Ａ設定レジスタ４５にセットする。カウントＵＰ設定レジスタ５１には、Ｄ／Ａ設定レジスタ４５と同様に、データバス４９を介してデータが直接書込み（及び読出し）可能となっている。
また、加算器５０がＤ／Ａ設定レジスタ４５にデータをセットするタイミングは、演算器（制御回路，トリガクロック出力回路）５２によって制御される。演算器５２には、クロック信号ＣＫと、シーケンスクロック設定レジスタ（制御回路）５３に設定されたデータ値とが与えられている。シーケンスクロック設定レジスタ５３には、データバス４９を介してデータが直接書込み（及び読出し）可能となっている。
【００１７】
演算器５２は、内部にクロック信号ＣＫのパルス出力数をカウントするカウンタを備えており、そのカウンタ値が、シーケンスクロック設定レジスタ５３より与えられるデータ値に一致する毎に、トリガクロック信号ＴＣＫをＤ／Ａ設定レジスタ４５に出力する。その時、内部のカウンタはリセットされ、以降は上記動作を繰り返す。そして、Ｄ／Ａ設定レジスタ４５は、トリガクロック信号ＴＣＫの出力タイミングで、加算器５０より与えられるデータをセットするようになっている。図３には、一例として、シーケンスクロック設定レジスタ５３にデータ値「３」が書込まれた場合に、演算器５２の動作を示すタイミングチャートである。
また、演算器５２は、Ｄタイプのフリップフロップ５４のＱ出力端子がロウレベルの場合にトリガクロック信号ＴＣＫの出力がイネーブルとなり、Ｑ出力端子がハイレベルになると、トリガクロック信号ＴＣＫの出力がディスエーブルとなるように構成されている。フリップフロップ５４のＤ入力端子は電源Ｖ１にプルアップされており、クロック入力端子（ネガティブエッジトリガ）は、入力ゲート３４の出力端子に接続されている。
【００１８】
フリップフロップ５４は、初期設定によってリセットされた後、入力ゲート３４の出力レベルがハイからロウに変化するとトリガされてＱ出力端子がハイレベルとなる。すると、演算器５２の出力はディスエーブルとなるので、Ｄ／Ａ設定レジスタ４５のデータは加算器５０によって更新されなくなり、そのまま維持されるようになる。図４には、加算器５０及び演算器５２の動作に伴うＤ／Ａ設定レジスタ４５のデータ変化の一例を示すタイミングチャートを示す。即ち、Ｄ／Ａ設定レジスタ４５のデータが「０６」となった時点で入力ゲート３４の出力レベルがハイからロウに変化したため、演算器５２はトリガクロック信号ＴＣＫの出力を停止し、Ｄ／Ａ設定レジスタ４５のデータは「０６」のままとなる。
【００１９】
また、異常判定カウンタ（判定回路）５５は、フリップフロップ５４と同じタイミングでリセットされると、トリガクロック信号ＴＣＫの出力パルス数をカウントするようになっている。そして、そのカウント値が所定値に達すると異常判定信号（ハイレベル）を出力する。その判定信号は、例えば図示しないフリップフロップをトリガするように構成されており、上記フリップフロップに格納された判定結果は、やはり外部Ｉ／Ｆバスを介して参照可能となっている。
【００２０】
次に、本実施例の作用について図５乃至図７も参照して説明する。図７は、検査対象チップ２３の入力ゲート３４について、しきい値レベル検査を行う場合の手順を示すフローチャートである。尚、図７の処理は、作業者が検査対象チップ２３の外部Ｉ／Ｆバスにパーソナルコンピュータ或いは専用のテスト回路を接続して行ったり、或いは、検査対象チップ２３が内蔵するＣＰＵ（図示せず）に検査プログラムを実行させることで行うようにしても良い。
先ず、半導体チップ２２側について、トランジスタ制御レジスタ２９に書き込みを行い、ＦＥＴ２７及び２８を何れもオフにセットする（ステップＳ１）。尚、ステップＳ１の処理を上述のように検査対象チップ２３側のＣＰＵによって行うとすれば、半導体チップ２２との間に制御レジスタ２９を制御可能なインターフェイスが必要である。それから、検査対象チップ２３についても同様に、トランジスタ制御レジスタ４２に書き込みを行い、ＦＥＴ３０〜３３を何れもオフにセットする（ステップＳ２）。この時点で、パッド２５、即ち入力ゲート３４の入力端子はハイインピーダンス状態となる。
【００２１】
次に、シーケンスクロック設定レジスタ５３にデータを書込み、Ｄ／Ａ設定レジスタ４５のデータ更新間隔を設定すると共に（ステップＳ３）、カウントＵＰ設定レジスタ５１にデータを書込み、Ｄ／Ａ設定レジスタ４５のデータを更新する際の増分値を設定し（ステップＳ４）、更に、Ｄ／Ａ設定レジスタ４５に初期データ（例えば「０」）を書き込んでセットする（ステップＳ５）。この時点で、入力ゲート３４の入力端子はロウレベル，出力端子はハイレベルとなる。そして、入力ゲート３４のしきい値検査が開始される（ステップＳ６）。
【００２２】
図７の処理において、ステップＳ６〜Ｓ７の間は、しきい値テスト回路４３のハードウエアによって自動的に行われる処理となる。即ち、演算器５２が、シーケンスクロック設定レジスタ５３の設定データに応じた間隔でトリガクロック信号ＴＣＫを出力すると（Ｈ１）、加算器５０により所定値だけ増加されたデータによりＤ／Ａ設定レジスタ４５のデータが更新される（Ｈ２）。そして、入力ゲート３４の入力端子には、Ｄ／Ａ設定レジスタ４５にセットされたデータがＤ／Ａ変換されたアナログ電圧信号が印加される。
【００２３】
演算器５２は、入力ゲート３４の出力レベルがハイからロウに反転してフリップフロップ５４のＱ出力端子がハイレベルになるまでは（Ｈ３，「ＮＯ」）トリガクロック信号ＴＣＫを出力する。また、その間に、異常判定カウンタ５５がトリガクロック信号ＴＣＫをカウントした値が上限を超えると（Ｈ４，「ＹＥＳ」）、異常判定出力が行われる（Ｈ５）。ここで、図５には、シーケンスクロック設定レジスタ５３の設定データが異なる場合について、しきい値テスト回路４３より出力されるアナログ電圧信号の変化状態例を示す。（ａ）はレジスタ５３の設定データが比較的小さい場合、（ｂ）はレジスタ５３の設定データが比較的大きい場合である。
そして、入力ゲート３４の出力レベルが反転すれば、それ以降、Ｄ／Ａ設定レジスタ４５のデータは更新されなくなる。従って、ステップＳ６における検査の開始時点から適当な時間が経過した後にＤ／Ａ設定レジスタ４５のデータを読み出し（ステップＳ７）、そのデータ値に基づいて入力ゲート３４のしきい値が適正な範囲内にあるか否かを判定する（ステップＳ８）。
【００２４】
また、図６は、入力ゲート３４のようなインバータゲートにおいて、破線或いは一点鎖線で示すようにしきい値特性に不良がある場合は反転タイミングがより遅くなるため（Ｔ１→Ｔ２，Ｔ３）、Ｄ／Ａ設定レジスタ４５のデータ値がより大きくなる。また、異常判定カウンタ５５による異常判定は、そのカウント値が、例えば時間Ｔ３を超える期間に相当する値となった場合に行うようにしても良い。
【００２５】
以上のように本実施例によれば、２つの半導体チップ２２，２３間で夫々のパッド２４，２５がチップ間配線２６により相互に接続されている部分について、検査対象チップ２３に内蔵されるしきい値検査回路４３のＤ／Ａ設定レジスタ４５にデータを書き込んでＤ／Ａ変換した電圧を入力ゲート３４の入力端子（パッド２５）に印加し、そのレジスタ４５のデータを加算器５０により所定値毎に増加させ、入力ゲート３４の出力レベルが反転すると、演算回路５２は、Ｄ／Ａ設定レジスタ４５に書き込まれるデータの更新を停止させるようにした。
従って、その時点以降にＤ／Ａ設定レジスタ４５に格納されているデータを外部より読み出せば、入力ゲート３４のしきい値が実際にはどれくらいの値に設定されているのかを確認することができる。そして、Ｄ／Ａ設定レジスタ４５に格納されているデータを外部から読み出すには、マルチチップモジュール２１のパッケージ外部に予め配置されている外部Ｉ／Ｆバスや外部通信用の信号端子を利用すれば容易に可能であるから、検査専用の端子を設ける必要がなく、入力ゲート３４のしきい値判定を容易に行うことができる。
【００２６】
また、カウントＵＰ設定レジスタ５１により、加算器５０によって増加させる所定値を書込み設定可能としたので、しきい値検査回路４３により出力されるＤ／Ａ変換電圧の上昇度合い、即ちしきい値判定を行なう際の分解能を適宜設定することができる。そして、演算器５２より出力されるトリガクロック信号ＴＣＫの出力間隔を、シーケンスクロック設定レジスタ５３にセットするデータによって変更可能となるようにしたので、Ｄ／Ａ変換電圧の上昇間隔を時間で設定することができる。
【００２７】
更に、異常判定カウンタ５５は、加算器５０による書込みデータの増加が所定回数行われても入力ゲート３４の出力レベルが反転しなかった場合に異常判定を行うようにした。即ち、入力ゲート３４のしきい値は、半導体チップ２３の製造プロセスや、チップ２３内部の回路設計によりある程度の範囲内に収まることが想定されるので、入力端子に印加する電圧レベルをある程度上昇させても入力ゲート３４の出力レベルの反転が発生しなかった場合は、当該入力ゲート３４に何等かの異常が発生していると推定できる。従って、斯様に構成すれば、入力ゲート３４の異常発生を外部より簡単に認識することができる。
【００２８】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ＦＥＴ３０及び３３は、必要に応じて設ければ良い。
各ＦＥＴの導電型は、個別の構成に応じて適宜変更しても良い。
Ｄ／Ａ設定レジスタ４５以外のレジスタは、書き込みだけが可能となるように構成されていても良い。
異常判定カウンタ５５は、必要に応じて設ければ良い。
カウントＵＰ設定レジスタ５１や、シーケンスクロック設定レジスタ５３は必要に応じて設ければ良く、トリガクロック信号ＴＣＫの出力間隔やＤ／Ａ設定レジスタ４５のデータの増分は、ハード的に固定であっても良い。
半導体チップは、３つ以上搭載されていても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例であり、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示す図
【図２】しきい値テスト回路の詳細な構成を示す図
【図３】シーケンスクロック設定レジスタにデータ値「３」が書込まれた場合に、演算器の動作を示すタイミングチャート
【図４】加算器及び演算器の動作に伴うＤ／Ａ設定レジスタのデータ変化の一例を示すタイミングチャート
【図５】シーケンスクロック設定レジスタの設定データが異なる場合、しきい値テスト回路より出力されるアナログ電圧の変化状態例を示すもので、（ａ）はレジスタの設定データが比較的小さい場合、（ｂ）はレジスタの設定データが比較的大きい場合
【図６】インバータゲートの入出力電圧特性を示す図
【図７】検査対象チップの入力ゲートについて、しきい値レベル検査を行う場合の手順を示すフローチャート
【図８】一般的なマルチチップモジュールの構成を示す図１相当図
【符号の説明】
【００３０】
図面中、２１はマルチチップモジュール、２２は半導体チップ、２３は半導体チップ（検査対象チップ）、２４及び２５はパッド（信号端子）、２６はチップ間配線、３４は入力ゲート、４２はトランジスタ制御レジスタ（トランジスタ制御手段）、４３はしきい値テスト回路、４４はＤ／Ａ変換回路、４５はＤ／Ａ設定レジスタ（データレジスタ）、５０は加算器、５１はカウントＵＰ設定レジスタ、５２は演算器（制御回路，クロック出力回路）、５３はシーケンスクロック設定レジスタ（制御回路）、５５は異常判定カウンタ（判定回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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