(57)【特許請求の範囲】
【請求項１】
マイクロコンピュータの複数のアドレス指定可能な要素間のデータ交換において使用する相互接続構造であって、前記相互接続構造は伝導線群上において交換される情報を並列転送するための相互接続幹線を含み、前記相互接続幹線は前記情報が閉回路内かつ一方向に循環する少なくとも一つのリングと、前記少なくとも一つのリングをアドレス指定可能な要素と結合する少なくとも一つの接続点とを含む相互接続構造からなる能動植え込み可能な医療装置。
【請求項２】
前記少なくとも一つの接続点は、更に前記リングを複数のアドレス指定可能な要素のうちあらかじめ選択されたものと接続する複数の接続点を含む請求項１記載の装置。
【請求項３】
前記少なくとも一つのリングは、第一のリングと第二のリングを含み、第２のリングは第一のリングと比較し順位が低く、前記接続点の少なくとも一つは第一のリングおよび第二のリングを相互接続するゲートウェイを有し、第二のリング上で情報は閉回路かつ一方向に循環する請求項２記載の装置。
【請求項４】
第一のリングおよび第二のリングと比較して所定の順位を有する少なくとも１つの第３のリングをさらに備え、第一、第二及び第三のリングは階層構造を有する請求項３記載の装置。
【請求項５】
前記アドレス指定可能な要素の一つは中央演算ユニットを含み、前記リングの一つは最高の順位を有し、前記最高順位のリングは中央演算ユニットと前記最高順位のリングを接続する接続点を含む請求項４記載の装置。
【請求項６】
第三のリングは第二のリングより低い順位を有するとともに接続点により第二のリングと接続され、ゲートウェイはマルチプレクサを含み、これによりアドレス指定された要素に対応する接続点が第二のリング上または第二のリングに接続される第三のリング上に存在する場合に第二のリングから受信される情報を第一のリング上において前記一方向に選択的に転送し、さもなくば第一のリングから受信される情報を転送する請求項４記載の装置。
【請求項７】
前記少なくとも一つのリングは更に第一のリングと第二のリングからなり、第二のリングは第一のリングよりも低い順位を有し、前記一つの接続点は第一のリングおよび第二のリングを相互接続するゲートウェイを含み、第二のリング上の閉回路かつ一方向に情報が循環する請求項１記載の装置。
【請求項８】
第三のリングは、第一のリングおよび第二のリングに対して所定の順位を有し、第一、第二及び第三のリングは階層構造を有する請求項７記載の装置。
【請求項９】
前記アドレス指定可能な要素の一つは中央演算ユニットを含み、前記リングの一つは最高の順位を有し、前記最高順位のリングは中央演算ユニットと前記最高順位のリングを接続する接続点を含む請求項８記載の装置。
【請求項１０】
第三のリングは第二のリングより低い順位を有するとともに接続点により第二のリングと接続され、ゲートウェイはマルチプレクサを含み、これによりアドレス指定可能な要素に対応する接続点が第二のリング上または第二のリングに接続される第三のリング上に存在する場合に第二のリングから受信される情報を第一のリング上において前記一方向に選択的に転送し、さもなくば第一のリングから受信される情報を転送する請求項８記載の装置。
【請求項１１】
少なくとも幾つかの各接続点は対応するアドレス指定可能な要素に関連付けられたレジスタを含む請求項２記載の装置。
【請求項１２】
前記少なくとも一つのリングは第一のリングと第二のリングからなり、第二のリングは第一のリングより低い順位を有し、接続点が第二のリング上のアドレス指定可能な要素に対応する場合、レジスタの情報を第一のリング上の前記一方向に選択的に転送し、さもなくば第一のリングから受信される情報を転送するマルチプレクサをさらに備える請求項１１記載の装置。
【請求項１３】
双方向データ交換バスをさらに備え、接続点の少なくとも一つが双方向データ交換バスへの接続点である請求項２記載の装置。
【請求項１４】
前記アドレス指定可能な要素の一つは、中央演算ユニットを含み、前記リングの一つは最高の順位を有し、前記最高順位のリングは中央演算ユニットと前記最高順位のリングを接続する接続点を含み、前記双方向データ交換バスの接続点は情報流内における前記第一のリング上の中央演算ユニット（ＣＰＵ）の直前に存在する請求項１３記載の装置。
【請求項１５】
相互接続幹線伝送線は二値レベルのロジックによって形成され、前記二値ロジックは実質的に高インピーダンス状態を除外する請求項１記載の装置。
【請求項１６】
前記マイクロコンピュータの実行の位相は第一の領域および第二の領域を含み、第一の領域は前記第一のリングに結合するアドレス指定可能ないずれかの要素を含み、第二の領域は前記第二のリングに結合するアドレス指定可能ないずれかの要素を含み、第一の領域は情報流の方向において第二の領域に隣接する請求項７記載の装置。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、マイクロコンピュータ、特にペースメーカまたは心臓の細動除去器のような能動植え込み型医療装置のマイクロコンピュータにおいて、アドレスを用いて読み書き可能な様々な要素間のデータ交換のための相互接続構造に関連する。
【０００２】
【発明の背景】
マイクロコンピュータのエネルギー消費は、能動植え込み型医療装置のようなバッテリ駆動の装置では、注意深く制御されなければならない要素である。これは、植え込み装置の交換のために外科処置が必要である際に、植え込み装置の耐用年数、すなわち有効寿命の最後へ装置が到達するまでの数年間に直接影響があるためである。
【０００３】
このことについて、複雑なマイクロコンピュータ構造の使用は、小型回路（集積回路）、読み込み書き込みメモリ（ＲＡＭ）、読み込み専用メモリ、データ、レジスタ、ダイレクトメモリアクセス（ＤＭＡ）、衝突制御素子等（以下統括的かつ一般的にマイクロコンピュータの「アドレスを用いて読み書き可能な素子」と称する）の増大を招く。
【０００４】
これらの様々な「アドレスを用いて読み書き可能な素子」は、データの交換を可能とするように相互接続される。共通の相互接続幹線を含み、伝導線群上において、交換される情報の並列転送を保証する構造を使用することにより実施する。相互接続幹線のような典型構造は、マイクロコンピュータの全ての要素が接続される双方向バス構造である。データ交換は、一方向、例えば書き込み命令の為に、中央演算ユニットからメモリに向けた方向、または反対方向、例えば読み込み命令の為に、メモリから中央演算ユニットへ向けた方向で起こりうる。そのような双方向性データバスに接続されたアドレスを用いて読み書き可能な要素数の増加は、しかしながら、前記の植え込み型医療装置の分野では、重要な項目であり、エネルギー消費上深刻な結果を招き、多くの問題をもたらす。
【０００５】
第一に、多数のアドレスを用いて読み書き可能な要素と接続された双方向性バスは、電子工学的視点より、接地に接続した大きな寄生容量を含む。一方でこの寄生容量は、共通相互接続幹線の論理状態を修正するのに必要な時間を増加させる。バス伝導線それぞれを充電するのに必要な比較的長い時間が、更にバスデータ遷移周期を導き、更に長い遷移周期へ導く。加えて、特に論理状態の各変化により容量の充放電が回路の電力消費を明らかに増大させる。
【０００６】
この問題点を克服するために様々な解決方法が提案されており、例えば寄生容量の充放電を更に高速に行うことができるようにバス伝導線のサイズを増加させる。伝導線サイズの増大は更に大きな容量を誘発し、さらに集積回路の表面領域の損害を受ける。これは、特に最小化を特に重視する植え込み型医療装置の場合に困難な結果をもたらす。
【０００７】
他の問題点は、無駄なエネルギー消費を含む遷移信号を、アドレスを用いて読み書き可能な要素が双方向バスから受信することである。可能な解決方法は、双方向バスを多数の双方向補助バスへ分割することから構成される。この解決方法は、伝導線の配線の観点からの問題点、すなわち使用された表面領域の損失を被る。強制された周期との両立を維持するために、バス配線の短絡回路に位置する重複部分を能動化し、これは回路の電力消費量の暫定的な増加の負担によって実施される。
【０００８】
加えて、双方向性バス伝導線は、３つの状態、すなわち「１」、「０」そしてハイインピーダンスになりうる。３番目の状態は、バス上の遷移データの欠落であり、すなわち状態が制御されていない。低電流消費のマイクロコンピュータにおいて、特にエネルギーを節約するためにクロックシステムの実施を制止ないし削減する場合、バス区分がハイインピーダンス状態である際に、回路が機能を停止しないことは重要なことであり、何故ならばＣＭＯＳ回路へのフローティング入力は、過大電流の要因となるからである。このことは、エネルギーを節約し、電流を削減するという所要の結果に反する。これを避けるため、制御の欠落よりバスの状態を維持するバスクランプ回路または中継回路を配置することができる。これらの回路はフローティング入力を避けることを可能にするが、バス上に発生する各遷移において更新時にエネルギーを消費する。
【０００９】
【発明の目的と概要】
本発明の目的は、双方向性バスへの依存を最小化する相互接続構造を提案することにより、前記課題を克服するものである。
【００１０】
本発明のもう一つの目的は、低電流消費の複合の小型回路に適した相互接続構造を提供することである。
【００１１】
概して、本発明は、情報が閉じたループ及び一方向内で循環する少なくとも一つのリング内に配置される伝導線群上で交換される情報の並列転送を確保する相互接続幹線を含む相互接続構造を提供し、この幹線はマイクロコンピュータのアドレスを用いて読み書き可能な要素の少なくとも一つの接続点、好適にはマイクロコンピュータのリングと様々なアドレスを用いて読み書き可能な要素間の複数の接続点を包括する。
【００１２】
１つの実施例において、少なくともいくつかの接続点は一つのリングと順位の低い他のリングを接続する出入口回路を含み、低い順位のリング情報は閉じたループ及び一方向に流れる。この出入口は、接続リング間のデータの転送を提供し、このリングは階層構造を有する複数の順位づけられたリングを含んだ構造を包括することができる。
【００１３】
この実施例において、最も高い順位のリングは装置の中央演算ユニット、特に能動植え込み医療装置の（治療または診療の）処置を制御する中央演算素子と接続する接続点を有するものとする。
【００１４】
加えて、リング間の入出力回路は一つまたは多数のマルチプレクサを備え、アドレスされた素子に対応する接続点がより低い順位のリング、または前記より低い順位のリングに接続されるさらに低い順位のリング上に存在する場合、より低い順位のリングから受信する情報を高順位のリングから下流方向に選択的に伝送し、または逆の場合、情報はより高い順位のリングから上流方向に受信される。
【００１５】
好適には、少なくとも幾つかの接続点が対応するマイクロコンピュータのアドレスを用いて読み書き可能な素子と結合したレジスタを含み、さらに好適には、接続点がアドレスされた素子に対応する場合、リングまたはレジスタの内容ないしはリング上流から受信した情報から下流へ選択的に転送するための多重化手段を含む。
【００１６】
１つの実施例において、接続点の一つは双方向データ交換バスへの接続点であり、好適には、この接続点はより高い順位のリング上に配置し、このリング上の情報流の方向において中央演算素子（ＣＰＵ）の直前に存在する。
【００１７】
好適にはリングの相互接続幹線伝導線は、いかなるハイインピーダンス状態も排除する２つの論理で動作する。
【００１８】
好適には、また、マイクロコンピュータ回路は、実行の位相を有し、これにおいて、各リングに対し、同一のリングに属する要素は共通の領域上に近接して集積（シリコン内に配列される）され、異なったリングに対応する領域は互いに近接して情報流の方向に応じて直前または直後に順々に配置される。
【００１９】
好適なことに、本発明によれば、データ交換の中心幹線、特にハイインピーダンス状態としての双方向性バス構成の放棄は、前記課題の寄生容量を大きく削減することを可能にし、およびバス上である方向より他方向への遷移が存在することにより構成される問題を防止することを可能にする。
【００２０】
本発明により得られる他の優位点の中には、（１）同じ位相の回路（すなわち同数の異なるアドレス用いて読み書き可能な要素）の低電流（エネルギー）消費、（２）データ操作の演算速度を増加させるためにサイクル時間を削減する可能性、および（３）回路と機能を追加するための表面領域を得るため、または回路の小型化を増すために回路の位相を改善することである。
【００２１】
本発明の特徴、特性および利点は、同一構成要素については同一参照符号で示した添付図面を参照しながら以下に記す本発明の好適な実施例の説明を読むことにより当業者に明らかになるものであろう。
【００２２】
【詳細説明】
図１を参照すると、基本リングの配置が示されており、これは他の似た配置に関連付けられるものであり、本発明の相互接続構成を得ることを可能にする。この基本配置は、複数の段１０，２０，３０（ここでは３つであるが、もちろんこれは限定的な数ではなく、リングはより大きな数の段を含むことができる）を含む。各段１０，２０，３０は、レジスタ１１，２１，３１および少なくとも２つの入力Ａ，Ｂおよび１つの出力を有するマルチプレクサ１２，２２，３２を備えている。
【００２３】
レジスタおよびマルチプレクサの様々な入力および出力は、例えば図上でシングルスラッシュ線によって示されており、８ビットでベクトル化された情報と、一致する８個の伝導線群のように、情報が並列に転送される伝導線群の部分をなす。各レジスタ１１，２１，３１は、ＲＡＭ、ＲＯＭ、ＤＭＡインターフェースアクセス、割り込み管理レジスタ、時間稼ぎレジスタ等のようなマイクロコンピュータのアドレスを用いて読み書き可能な要素を表示することができる。各レジスタはまた入力ポートおよび異なる出力ポートであって、各ポートは一方通行（一定方向）であり、二状態を有する論理機能すなわち不定のハイインピーダンス状態を持たない。
【００２４】
各段１０，２０，３０の入力１３，２３，３３は一方でそれぞれレジスタ１１，２１，３１の入力ポートに同時に付加され、もう一方で各マルチプレクサ１２，２２，３２の入力ポートＡに付加される。マルチプレクサの他の入力ポートＢは関連するレジスタの出力ポートに接続される。
【００２５】
図示されていないが、当業者の技能により準備し得ると考えられる命令ロジックが、レジスタ１１，２１，３１の書き込み信号Ｗ１、Ｗ２、Ｗ３およびマルチプレクサ１２，２２，３２の選択信号ＳＥＬ１、ＳＥＬ２，ＳＥＬ３を能動化する。
【００２６】
段１０（マルチプレクサ１２の出力ポート）の出力１４は段２０の入力２３に付加され、段２０（マルチプレクサ２２の出力ポート）の出力２４は段３０の入力３３に付加され、段３０（マルチプレクサ３２の出力ポート）の出力３４は、線４２より段１０の入力１３に戻される。このことは、データが一方向（すなわち段１０から段２０へ、そして段２０から段３０へ、そして段３０から段１０へというように、しかし逆方向にはならない）へ、循環する（流れる）ことができる閉じたリングを提供する。
【００２７】
マイクロコンピュータのアドレスを用いて読み書き可能な要素がアドレスされない時、相応するマルチプレクサの選択信号ＳＥＬは能動化せず（入力ポートＡからの選択において効果的に生じる）、マルチプレクサは単純にその段の入力に付加する内容を同じ段の出力、続いて次の段の入力等に転送する。リングの多様な段において選択信号が能動化しない場合は、最初の段の入力に付加するデータの値は鍵の役割を果たすマルチプレクサのリング、閉環によって保護される。
【００２８】
前記ループにおいて、低いが０でない発振現象の蓋然性が存在する。従って、入力から出力への伝達の０でない遅延が存在する各マルチプレクサは、発振に関連する高電流の出現の危険性を伴うループの一時的な障害を伝播することが可能である。リスクを削減するために、命令ロジックはリングがアドレスされる間の最終サイクルの時間に使用される選択信号ＳＥＬの状態を継続するよう構成され、リングに関連するレジスタがアドレスされない際は付加される最後の選択信号が能動のまま継続される（「先に付加された選択信号」の原則を参照する）。
【００２９】
一方において、例えば読み込みまたは書き込みサイクルにおいてリングの段の一つに対応するマイクロコンピュータのアドレスを用いて読み書き可能な要素がアドレスされている際にマルチプレクサに対応する選択信号ＳＥＬは能動化し（入力ポートＢの選択）、その結果マルチプレクサはレジスタから考えられる段の出力へ次の段に付加される内容を転送する。その段が書き込みサイクルでアドレスされる場合は、書き込み信号Ｗは能動化し、その段の入力において付加されるデータを固定する必要があるアドレスされたレジスタを表示する。あるレジスタがアドレスされる際は（段の選択）、そのアドレスはリングに提出しそのリングにそって伝播し選択された段の入力ポートへ戻すデータを生み出す。
【００３０】
基本的なリング構造においてさえ前記双方向バスの不利な点の二つが克服されることが注目され得る。第一に高インピーダンス状態は回避され、入力信号の可能性は一定の順位の配列に従い浮動する。第二に、信号は一方向へ移動して制御され、如何なる時にも電流の発生を伴ってバス伝導線が反対方向へ作動しエネルギー消費を増大させる可能性はない。
【００３１】
本発明は、前記基本リング配置から開始し、階層的なリング構造を構成するために適切な結合により複数のリングに関連して提案された。図２はそのような階層構造を示す。
【００３２】
最も高いレベルまたは高い順位のリングは一方向の閉環５０であり、「ルートリング」と呼ばれる。中央演算ユニットＣＰＵは、好適には、ルートリング５０に結合される。
【００３３】
この上でルートリング５０は一房のＣＬ（この例でＣＬ１，ＣＬ２，ＣＬ３で示される）内に組織されるＮ個のリングまたはリング群とゲートウエイＧ１，Ｇ２，．．．ＧＮを介して結合される。
【００３４】
房ＣＬは房ＣＬ３で図示されるように単独で分離されたリング６０であり、その結果、この房の階層は２つのレベルのみを有し、すなわちルートリング５０および終端リング６０である。房ＣＬは、房ＣＬ１およびＣＬ２で図示されるように、より低いレベルのリング７０に向けて、Ｇ１１，Ｇ１２，Ｇ２１，Ｇ２２のようにゲートウエイを含むリング６０から構成される。これらの房ＣＬの階層は３つのレベルを有し、具体的にはルートリング６０、中間にあるリング６０および終端リング７０である（階層を下る順に）。
【００３５】
第一の好適な実施例において、マイクロコンピュータの各アドレスを用いて読み書き可能な要素に関連する段１０，２０，３０は最も低いレベルのリング上に位置し、中間のレベルのリングは、好適には、（必要ではないが）より高いおよびより低いレベルへのゲートウエイを含む遷移リングである。
【００３６】
図３を参照すると、階層の２つのレベル間のデータの転送を可能にするゲートウェイＧの構造が示されている。図示されるリングの基本構造は、図１のそれと基本的に同じであり、マイクロコンピュータのアドレス用いて読み書き可能な要素に関連する複数の段１０，２０，３０を有し、リングの最終段３０の出力３４と同じリングの第一段１０の入力１３を接続する戻り線４０の伝導線上のゲートウェイＧを挿入するという差異を有する。
【００３７】
ゲートウェイＧは、より高い順位のリングからの入力９１、より低い順位のリングからの入力９３（段３０の出力３４に接続される）および同じくより低い順位のリングに結合する出力９４（第一段１０の入力１３に接続される）を有する段９０を含む。ゲートウェイ９０は、共通の信号選択信号ＳＥＬ０によって制御される２つの入力Ａおよび入力Ｂを有する２つのマルチプレクサ９５、９６を含む。入力信号９１はマルチプレクサ９５の入力Ａおよびマルチプレクサ９６の入力Ｂに付加され、入力９３はマルチプレクサ９５の入力Ｂおよびマルチプレクサ９６の入力Ａに付加される。出力９２はマルチプレクサ９５の出力に接続され、出力９４はマルチプレクサ９６の出力に接続される。前記配置において選択信号ＳＥＬ０が能動化されていない場合は、２つのマルチプレクサは入力Ａを表現する信号を各出力へ転送し、その結果その信号はゲートウェイＧによって結合される二つのリング上で変化することなく分割されて循環する。
【００３８】
一方信号ＳＥＬ０が能動化している場合、入力９１は出力９４に接続され、入力９３は出力９２へ接続され、その結果より高い順位のリングより上流の信号は最初の段１０からの入力においてより低い順位のリングへ転送され、より低い順位のリングの先の段３０の出力に集められた信号はより高い順位のリングへ上流方向に付加される。選択信号ＳＥＬ０は、より低い順位のリングの状態がアドレスされている時は、いつも能動化し、すなわち例において、信号ＳＥＬ１，ＳＥＬ２またはＳＥＬ３信号の一つは毎回アドレスされる。
【００３９】
２レベル以上の階層構造を得るために、他のゲートウェイＧにより、段１０、２０または３０のように、与えられたレベルにおいて１または複数の段を置き換えることが可能であり、その段はリングまたはより低い順位のリングに沿った情報の転送を制御する。このゲートウェイの選択信号は、より低い順位のレジスタ、または更に低い順位のレジスタがゲートウェイに依存して能動化する度に毎回能動化する。
【００４０】
ルートリング５０に位置する中央演算ユニットＣＰＵから出発して、このアドレスされた要素に関連するレジスタに導かれる異なったゲートウェイの選択信号を最適に能動化することにより、アドレスして読み書き可能な要素に相当するレジスタへ到達することが可能となる。
【００４１】
様々なゲートウェイＧの命令ロジックは、レジスタの目的とする一つのリング及び状態を変化させる必要のあるもう一方のリングを根拠とするレジスタのデータを伝達する必要のある区分の為に構成され得る。
【００４２】
好適には、重要な数のアドレスして読み書き可能な要素を同じチップ（集積回路）上に集めることが可能である。具体的には、プログラム可能なＤＤＤペースメーカの典型的なチップは、他の物の中に近似的に１６０個に達する異なるレジスタ（ＤＭＡ、時間調整レジスタ、衝突管理レジスタ）、３１個の異なるＲＡＭおよび１２個の異なるＲＯＭを含んでいる。リングあたりの要素の数は、一方では要求されるエネルギの抑制（リング数を多重化することにより階層構造に起因する選択性の増大及び性能の増大による）と、他方ではシリコン上の実際の配置においてシステムの実現の複雑さという両方の問題の解決を達成できるように選択される。実際上は、最適な数のアドレスを用いて読み書き可能な要素、具体的にはリング毎にほぼ６個から１０個、典型的には８個のアドレスして読み書き可能な要素を配置することが可能であると考えられている。
【００４３】
加えて、この階層的房構造は、回路の全体エネルギー消費を実質修正することなく、また既存要素のアクセス時間に影響を与えることもなく、階層内に新しいアドレスを用いて読み書き可能な要素を追加することが可能である。
【００４４】
ルートリング５０に関して、その構造は典型的にその特殊な位置に適合する。ルートリング５０は、典型的にマイクロコンピュータの中央演算ユニットＣＰＵおよびシステムのリング房の全てに向けたゲートウェイＧ１、Ｇ２、ＧＮを含んでいる。加えて外部世界との交換を確保するために、ルートリング５０と伝統的な双方向バス８０、すなわち他のチップ、具体的には標準メモリおよびマイクロコンピュータ周辺管理に関する回路との接続に必要であるが、その間の入出力を確保する特別なゲートウェイＧＩ／Ｏの提供が想定されている。
【００４５】
ルートリング５０のゲートウェイＧ１、Ｇ２、ＧＮ、ＧＩ／Ｏの選択信号に関しては、中央演算ユニットの書き込みおよび読み込み命令のために、データがルートリング５０を伝播することを可能にするために分離して制御されねばならない。特にこの理由のために、好適にはゲートウェイＧＩ／Ｏはデータの伝播方向の中央演算ユニットＣＰＵの直前に位置する。
【００４６】
回路位相に関しては、様々なリングおよび房の情報の論理循環が小型回路上の伝導線（回路痕跡）の最小長に一致するために対応した動作を想定する。具体的には図４に示すように、同じ房内および一つの房より後続の房への情報流の方向を考慮し、伝導線の物理的な長さを最小化するように、示された房と一致する領域が直後の房等と一致する領域と隣接させるために、各領域の様々な房ＣＬ１、ＣＬ２、ＣＬ３の回路の配置を組織化し、回路の領域を位置付ける。
【００４７】
当業者においては、本発明は前述の実施例以外によっても実行し得るものであり、実施例は説明の目的のために示されたものであって、これに限定されるものではないことが理解されよう。
【図面の簡単な説明】
【図１】本発明の一実施例に従った基本相互接続構造リングを示す概略ブロック線図である。
【図２】本発明に従った階層構造に関する複数のリングを示す概略図である。
【図３】リングをより高い順位のリングに結合するために図１のリング上にゲートウェイ回路を挿入し得る方法を示した概略回路図である。
【図４】図２のような構造の様々な回路の動作位相を示すブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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