(57)【特許請求の範囲】
【請求項１】
ポリシリコンとゲート酸化膜とから成る２層構造で構成されるトレンチゲートを有する縦型ＭＯＳ半導体装置において、前記トレンチゲートのうちゲート引き出し電極につながる部分は、ポリシリコンと窒化膜とゲート酸化膜とから成る３層の構造を有することを特徴とする半導体装置。
【請求項２】
前記ポリシリコンと前記窒化膜と前記ゲート酸化膜との構成順序は、半導体装置基板側から前記ゲート酸化膜、前記窒化膜、前記ポリシリコンであることを特徴とする請求項１記載の半導体装置。
【請求項３】
ポリシリコンとゲート酸化膜とから成る２層構造で構成されるトレンチゲートを有する縦型ＭＯＳ半導体装置の製造方法において、前記トレンチゲートのうちゲート引き出し電極につながる部分は、トレンチを形成した半導体装置基板にゲート酸化膜を堆積させる工程と、当該工程により堆積したゲート酸化膜上に窒化膜を堆積させる工程と、当該工程により堆積した窒化膜上にポリシリコンを堆積させる工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にトレンチゲートを有する縦型ＭＯＳＦＥＴ半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、トレンチゲートを有する縦型ＭＯＳＦＥＴ半導体装置（以下、単にＭＯＳＦＥＴと称する）において、ゲート引き出し電極となるポリシリコンをオーバーラップさせる部分（トレンチゲートの終端部分）の構造は、以下に示す様に構成されていた。
【０００３】
図１７〜１９及び図２０〜２２は、従来の一般的なＭＯＳＦＥＴの構造について工程順に説明したものである。特に、ＮｃｈパワーのＭＯＳＦＥＴのうち、ゲートトレンチの終端部分の断面図について示す。図２３は、図１７〜１９及び図２０〜２２に示した各断面図に対応するＭＯＳＦＥＴの平面図を示す。まず簡単に図７について説明すると、ゲートトレンチ３０４が半導体基板３０１に縦横に設けられており、ゲートトレンチ３０４の終端部分はポリシリコン３０６がオーバーラップしており、その端部にはＰＡＤ部分３０３が設けられている。図１７〜１９は図２３のＡ−Ａ’断面図であり、図２０〜２２は図２３のＢ−Ｂ’断面図である。
【０００４】
まず、半導体基板３０１に、Ｐウェル層３０２をフォトリソグラフィー技術によって選択的にボロンのイオン注入と熱処理を施して形成する（図１７（ａ）、図２０（ａ））。次に、ゲート引き出し電極用のワイヤ配置領域となるＰＡＤ部分３０３をロコス酸化（Local Oxidation of Silicon）によって形成する（図１７（ｂ）、図２０（ｂ））。
【０００５】
次に、ゲートトレンチ３０４をフォトリソグラフィー技術により選択的なエッチングよって形成する（図１７（ｃ）、図２０（ｃ））。続いて、ゲート酸化膜３０５を熱酸化法にて全面に形成する（図１８（ａ）、図２１（ａ））。次に、全面にゲート引き出し電極用のポリシリコン３０６をＣＶＤ法によって形成する図１８（ｂ）、図２１（ｂ））。このポリシリコン３０６は、ゲートトレンチ３０４と一部が重なるように、フォトリソグラフィー技術により選択的にエッチング処理が施されている。このとき、ゲート酸化膜３０５は、ポリシリコン３０６と接触していない表面部分は除いておく（図１８（ｃ）、図２１（ｃ））。続いて、能動セル用のベース領域３０７をボロンのイオン注入と熱処理によって形成し、次にソース領域３０８をヒ素のイオン注入と熱処理によって形成する（図１９（ａ）、図２２（ａ））。
【０００６】
次に、ＢＰＳＧ（ボロンリンドープ酸化膜）をＣＶＤ法により形成し、層間絶縁膜３０９を形成し、フォトリソグラフィー技術により選択的にＢＰＳＧをエッチングすることによりコンタクトホールを形成し、最後に表面にアルミニウムをスパッタリングしてソース電極３１０を形成する（図１９（ｂ）、図２２（ｂ））。以上に説明した工程により、パワーＭＯＳＦＥＴを製造することができる。
【０００７】
図２４〜２６は、特許文献１に開示されている構造であって、工程順にその断面を示したものである。特徴は、トレンチを含む基板全体に、シリコン窒化膜／シリコン絶縁膜の２層構造が形成されていることである。
【０００８】
半導体基板４０１上にトレンチ４０２を形成する（図２４（ａ））。続いて、約１００Åの酸化膜４０３及び約２００Åの窒化膜４０４を、トレンチ４０２内部を含む半導体基板４０１の全面に形成する（図２４（ｂ））。続いて、全面に約４０００Åの第一ポリシリコン４０５を形成する。第一ポリシリコン４０５には高濃度のリンがドープされている（図２４（ｃ））。その上に、約１０００Åの酸化膜からなる中間層４０７を形成する（図２５（ａ））。これは第一ポリシリコン４０５よりもエッチングレートが遅いものであれば他の物でも代用できる。
【０００９】
中間層４０７の上に、更に約４０００Åの第二ポリシリコン４０８を形成する（図２５（ｂ））。これによって、トレンチ４０２内にある凹部４０６を埋め込む。第二ポリシリコン４０８は、中間層４０７をエッチングの終端の検出としてエッチバックして、凹部４０６部分のみに残す（図２５（ｃ））。次に、中間層４０７をエッチングにて除去し、第一ポリシリコン４０５を露出させる（図２６（ａ））。最後に、第一ポリシリコン４０５を選択エッチングすることにより、セルプレート４０９を構成する（図２６（ｂ））。
【００１０】
図２７は、特許文献２に開示されている構造であって、（ａ）は縦型パワーＭＯＳＦＥＴの平面図、（ｂ）はそのＢ−Ｂ断面図、（ｃ）はそのＣ−Ｃ断面図である。トレンチ５１４ａを含む半導体基板５１１全体に、第一酸化膜５１５／シリコン窒化膜５１６／第二酸化膜５１７の３層構造が形成されている。但し、図９（ｃ）では、トレンチ５１４ｂの部分は、ゲート絶縁膜５２０とゲート電極配線５２１とから構成されており、トレンチ５１４ｂ以外では、第一酸化膜５１５／シリコン窒化膜５１６／第二酸化膜５１７の３層構造により構成されている。
【００１１】
【特許文献１】特開昭６３−０２３３２５
【特許文献２】特開平８−９７４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の一般的な構造では、ゲート引き出し電極との接続のためのゲートトレンチの終端部分（トレンチゲート上にポリシリコンをオーバーラップさせる部分）が、ポリシリコンとゲート酸化膜とから成る２層の構造を有しており、能動セル部分との構造及びパターンの違い等から、形状差が生じ易い。その結果として、ゲート引き出し電極部分の耐量が低下するという問題があった。
【００１３】
また、この構造ではオーバーラップ部分の構造がセル部分と同じベース領域、ソース領域を有するＭＯＳトランジスタ構造であると、その部分で反転層が生じてＭＯＳトランジスタの特性に変化を起こし、設計上困難になる場合があった。
【００１４】
特許文献１、２では、ゲートトレンチを含む基板全体に窒化膜を形成して、ポリシリコン／窒化膜／酸化膜の構造として、絶縁膜を２層構造としており、ゲート引き出し電極部分の耐量は良好となるが、この方法ではゲートトレンチを含む基板全体に行なっているために能動セル部分も同様の構造となり、能動セルの特性を劣化させるという問題があった。具体的には、しきい値電圧の上昇、オン抵抗の上昇等という不具合である。
【００１５】
本願発明の目的は、そのような従来技術の問題点を解決し、ゲート引き出し電極部分の耐量が良好で、且つ特性の劣化のない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本願発明の半導体装置は、上記の目的を達成するため、ポリシリコンとゲート酸化膜とから成る２層構造で構成されるトレンチゲートを有する縦型ＭＯＳ半導体装置において、前記トレンチゲートのうちゲート引き出し電極につながる部分は、ポリシリコンと窒化膜とゲート酸化膜とから成る３層の構造を有することを特徴とする。ポリシリコンと窒化膜とゲート酸化膜との構成順序は、半導体装置基板側から、ゲート酸化膜、次いで窒化膜、次いでポリシリコンとすることが望ましい。
【００１７】
従って、本願発明の半導体装置によれば、トレンチゲート上にゲート引き出し電極となるポリシリコンをオーバーラップさせる部分には窒化膜を追加形成し、能動セル部分には窒化膜を追加形成していないことから、ゲート引き出し電極部分の耐量が良好で、且つ特性の劣化のない半導体装置を提供することが可能となる。
【００１９】
本願発明の半導体装置の製造方法は、上記の目的を達成するため、能動セルの部分はポリシリコンとゲート酸化膜とから成る２層構造で構成されるトレンチゲートを有する縦型ＭＯＳ半導体装置の製造方法において、前記トレンチゲートのうちゲート引き出し電極につながる部分は、トレンチを形成した半導体装置基板にゲート酸化膜を堆積させる工程と、当該工程により堆積したゲート酸化膜上に窒化膜を堆積させる工程と、当該工程により堆積した窒化膜上にポリシリコンを堆積させる工程とを含むことを特徴とする。
【００２０】
従って、本願発明の半導体装置の製造方法によれば、トレンチゲート上にゲート引き出し電極となるポリシリコンをオーバーラップさせる部分には、窒化膜を追加形成する工程を入れたので、ゲート引き出し電極部分の耐量が良好で、且つ特性の劣化のない半導体装置を提供することが可能となる。
【発明の効果】
【００２２】
本願発明の半導体装置によれば、トレンチゲートを有するゲート引き出し電極の接続部分（トレンチゲートの終端部分）の構造のみを、従来のゲート引き出し電極（ポリシリコン）／ゲート酸化膜の構造から、ゲート引き出し電極（ポリシリコン）／窒化膜／ゲート酸化膜或いは、ゲート引き出し電極（ポリシリコン）／ゲート酸化膜／ＣＶＤ法による酸化膜の構造とし、能動セル部分はゲート引き出し電極（ポリシリコン）／ゲート酸化膜の構造としたので、能動セル部分でしきい値電圧の上昇、オン抵抗の上昇などを起こさずに、ゲート引き出し電極部分の耐量の向上と、ポリシリコンをオーバーラップさせる部分での反転層形成防止が同時に可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本願発明の最良の形態を、実施形態１、実施形態２として説明する。
（実施形態１）
図１〜４及び図５〜８は実施形態１の半導体装置に係る工程順の断面図である。但し、図１〜４は図２３のＡ−Ａ’断面図、図５〜８は図２３のＢ−Ｂ’断面図である。但し、ＮｃｈパワーＭＯＳＦＥＴのうち、ゲートトレンチの終端部分について示している。
【００２４】
まず、半導体基板１０１に、Ｐウェル層１０２を、フォトリソグラフィー技術により、選択的にボロンのイオン注入と熱処理によって形成する（図１（ａ）、図５（ａ））。次にゲート引き出し電極用のワイヤ配置領域となるＰＡＤ部分１０３をロコス酸化によって形成する（図１（ｂ）、図５（ｂ））。次に、ゲートトレンチ１０４をフォトリソグラフィー技術により選択的なエッチングによって形成する（図１（ｃ）、図５（ｃ））。続いてゲート酸化膜１０５を熱酸化法にて全面に形成する（図２（ａ）、図６（ａ））。次に、全面に絶縁用の窒化膜１１１をＣＶＤ法によって形成する（図２（ｂ）、図６（ｂ））。この窒化膜１１１は、所定の領域のみ残すようにフォトリソグラフィー技術により選択的にエッチング処理を施す（図２（ｃ）、図６（ｃ））。
【００２５】
次に、全面にゲート引き出し電極用のポリシリコン１０６をＣＶＤ法によって形成する（図３（ａ）、図７（ａ））。このポリシリコン１０６を、前述の窒化膜１１１と同じパターンで残すように選択的にエッチング処理を施す。このとき、ゲート酸化膜１０５はポリシリコン１０６と接触していない表面部分は除いておく（図３（ｂ）、図７（ｂ））。
【００２６】
続いて、能動セル用のベース領域１０７をボロンのイオン注入と熱処理によって形成し、次にソース領域１０８をヒ素のイオン注入と熱処理によって形成する（図３（ｃ）、図７（ｃ））。次に、ＢＰＳＧをＣＶＤ法により形成し、層間絶縁膜１０９を形成し、フォトリソグラフィー技術により選択的にＢＰＳＧをエッチングすることによりコンタクトホールを形成し、最終的に表面にアルミニウムをスパッタリングしてソース電極１１０を形成する（図４、図８)。以上に説明した工程により、パワーＭＯＳＦＥＴを製造することができる。
【００２７】
図４及び図８より、ゲート酸化膜１０５の上に窒化膜１１１を形成している領域は、窒化膜１１１のない能動セル領域よりも絶縁膜が厚く、絶縁耐量が高くなる。従って、ゲート引き出し電極部分の耐量低下を回避することができる。
【００２８】
また、能動セルの部分は、ポリシリコン／ゲート酸化膜の構造であるから、特性の劣化を引き起こすことはない。さらに、ゲート酸化膜１０５の上に、窒化膜１１１を形成している領域は、能動セル部分に反転層を形成しオン状態にするための電圧を印加した場合でも、絶縁膜の厚さを増しているために、能動セル部分よりも高い電圧でなければ、ゲート引き出し電極用のポリシリコン１０６部分に反転層が形成されないため、ベース領域１０７の形成に依存した、設計通りのしきい値電圧の設定が可能になり、設計から外れたしきい値電圧やリークの発生を回避できる。
（実施形態２）
【００２９】
図９〜１２及び図１３〜１６は、本願発明の第２の実施形態を説明する工程順ごとの断面図である。但し、ＮｃｈパワーＭＯＳＦＥＴのうち、ゲートトレンチの終端部分の断面図を示している。即ち、図９〜１２は図２３のＡ−Ａ’断面図であり、図１３〜１６は図２３のＢ−Ｂ’断面図である。
【００３０】
まず、半導体基板２０１に、Ｐウェル層２０２をフォトリソグラフィー技術により選択的にボロンのイオン注入と熱処理によって形成する（図９（ａ）、図１３（ａ））。次に、ゲート引き出し電極用のワイヤ配置領域となるＰＡＤ部分２０３をロコス酸化によって形成する（図９（ｂ）、図１３（ｂ））。次に、ゲートトレンチ２０４をフォトリソグラフィー技術により選択的にエッチング処理を施すことによって形成する（図９（ｃ）、図１３（ｃ））。続いて、ＣＶＤ法による酸化膜２１１を前面に形成する（図１０(ａ)、図１４（ａ））。次に、ＣＶＤ法による酸化膜２１１をフォリソグラフィー技術により選択的にエッチングし、目的の形状にする（図１０（ｂ）、図１４（ｂ））。続いて、全面にゲート酸化膜２０５を熱酸化法によって全面に形成する（図１０（ｃ）、図１４（ｃ））。
【００３１】
次に、全面にゲート引き出し電極用のポリシリコン２０６をＣＶＤ法によって形成する（図１１（ａ）、図１５（ａ））。このポリシリコン２０６を、前述のＣＶＤ法による酸化膜２１１と同じパターンで残すように選択的なエッチング処理を施す。このとき、ゲート酸化膜２０５はポリシリコン２０６と接触していない表面部分は除いておく（図１１（ｂ）、図１５（ｂ））。
【００３２】
続いて、能動セル用のベース領域２０７をボロンのイオン注入と熱処理によって形成し、次にソース領域２０８をヒ素のイオン注入と熱処理によって形成する（図１１（ｃ）、図１５（ｃ））。次に、ＢＰＳＧをＣＶＤ法により形成し、層間絶縁膜２０９を形成し、フォトリソグラフィー技術により選択的にＢＰＳＧをエッチングすることによりコンタクトホールを形成し、最終的に、表面にアルミニウムをスパッタしてソース電極２１０を形成する（図１２、図１６）。以上に説明した工程により、パワーＭＯＳＦＥＴを製造することができる。
【００３３】
第２の実施形態は、第１の実施形態で、ゲート引き出し電極（ポリシリコン）／窒化膜／ゲート酸化膜で成る３層構造を、ゲート引き出し電極（ポリシリコン）／ゲート酸化膜／ＣＶＤ法の酸化膜で成る３層構造に置き換えたものである。能動セル部分はゲート引き出し電極（ポリシリコン）／ゲート酸化膜である。この方法においても、第１の実施形態と同様に、能動セル部分の構造は変化させることがないため、しきい値電圧の上昇、オン抵抗の上昇などを起こさずに、絶縁性の向上によるトレンチゲート引き出し部分の耐量の向上と、絶縁膜付加によるポリシリコンをオーバーラップさせる部分での反転層形成防止が同時に可能になる。
【産業上の利用可能性】
【００３４】
パワーＭＯＳＦＥＴを用いた製品、例えばＤＲＡＭキャパシター、フラッシュメモリ、ＦｅＲＡＭセル、スイッチ、コンバータ等に広く利用することが可能である。
【図面の簡単な説明】
【００３５】
【図１】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図２】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図３】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図４】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図５】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図６】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図７】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図８】本願発明の第１の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図９】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１０】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１１】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１２】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１３】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図１４】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図１５】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図１６】本願発明の第２の実施形態の半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図１７】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１８】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図１９】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＡ−Ａ’断面図である。
【図２０】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図２１】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図２２】一般的な半導体装置を説明する製造工程ごとの断面図である。但し、図２３のＢ−Ｂ’断面図である。
【図２３】一般的な半導体装置の部分平面図である。
【図２４】特許文献１の半導体装置を説明する製造工程ごとの断面図である。
【図２５】特許文献１の半導体装置を説明する製造工程ごとの断面図である。
【図２６】特許文献１の半導体装置を説明する製造工程ごとの断面図である。
【図２７】特許文献２の半導体装置を説明する断面図である。
【符号の説明】
【００３６】
５１１、１０１、２０１、３０１、４０１    半導体基板
１０２、２０２、３０２    Ｐウェル層
１０３、２０３、３０３    ＰＡＤ部分
１０４、２０４、３０４    ゲートトレンチ
１０５、２０５、３０５    ゲート酸化膜
１０６、２０６、３０６    ポリシリコン
１０７、２０７、３０７    ベース領域
１０８、２０８、３０８    ソース領域
１０９、２０９、３０９    層間絶縁膜
１１０、２１０、３１０    ソース電極
１１１    窒化膜
２１１    ＣＶＤ法による酸化膜
４０２    トレンチ
４０３    酸化膜
４０４    窒化膜
４０５    第一ポリシリコン
４０６    凹部
４０７    中間層
４０８    第二ポリシリコン
４０９    セルプレート
５１２  ベース層
５１３  エミッタ層
５１４ａ、５１４ｂ    トレンチ
５１５    第一酸化膜
５１６    シリコン窒化膜
５１７    第二酸化膜
５１８、５２０    ゲート絶縁膜
５１９    ゲート
５２１    ゲート電極配線
【図１】
0004711620.tif 000002
【図２】
0004711620.tif 000003
【図３】
0004711620.tif 000004
【図４】
0004711620.tif 000005
【図５】
0004711620.tif 000006
【図６】
0004711620.tif 000007
【図７】
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【図８】
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【図９】
0004711620.tif 000010
【図１０】
0004711620.tif 000011
【図１１】
0004711620.tif 000012
【図１２】
0004711620.tif 000013
【図１３】
0004711620.tif 000014
【図１４】
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【図１５】
0004711620.tif 000016
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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