(57)【特許請求の範囲】
【請求項１】
パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、
任意の２つの半導体チップ間で夫々の信号端子がチップ間配線により相互に接続されており、両者間で信号を伝送する構成部分の一方を検査側チップ、他方を非検査側チップとし、
前記非検査側チップの内部に構成され、自身の信号端子をハイインピーダンス状態に設定するハイインピーダンス設定手段と、
前記検査側チップの内部に構成され、
一端が電源又はグランドに接続される抵抗素子及び第１トランジスタの直列回路と、
この直列回路の他端と自身の信号端子との間に接続される第２トランジスタと、
前記第１及び第２トランジスタのオンオフ状態を外部より制御するためのトランジスタ制御手段と、
前記直列回路の両端に、２つの入力端子が夫々接続されるコンパレータと、
このコンパレータの出力状態を外部より参照するための出力状態参照手段とを備えたことを特徴とするマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージの内部に複数の半導体チップを備えて構成されるマルチチップモジュールにおいて、チップ内部のリーク電流検査を行うものに関する。
【背景技術】
【０００２】
複数の半導体チップを内蔵して構成されるマルチチップモジュールは、異なる種類のデバイスプロセスにより形成されたチップを組み合わせて１パッケージ化することでコストダウンを図ったり、複数のメモリデバイスを組み合わせて記憶容量を簡単に増加させることができるなどのメリットがある。また、ＩＣでは、パッケージの外部に露出される信号端子の数がパッケージサイズによって制限される。即ち、矩形状のプラスチックパッケージでは、各辺の長さに応じて配置可能な端子数が決まるようになっている。
そして、マルチチップモジュールは、一般に多機能となるので信号端子数も多くなる傾向にあるため、配置可能な端子数の制限が問題になり易く、複数のチップ間で信号を伝送する部分については極力、互いの信号端子をパッケージ内部で接続するチップ間配線を行うようにしている。
【０００３】
図３には、上記のように構成されるマルチチップモジュールのパッケージ内部の構成を示す。即ち、リードフレーム１上には、２つの半導体チップ２Ａ，２Ｂがダイボンディングされている。これらの半導体チップ２Ａ，２Ｂ構成は基本的に対称であるため、以下では特に区別する必要がある場合を除き、添え字Ａ，Ｂは省略して説明する。半導体チップ２の内部回路３とパッド４との間は配線パターン５によって接続されており、パッド４とリード６との間はボンディングワイヤ７によって接続されている。
【０００４】
半導体チップ２は、ＣＭＯＳプロセスによって構成されている。そして、半導体チップ２Ｂ側の内部回路３Ｂにおける出力端子の１つは、インバータゲート８Ｂを介してパッド９Ｂに接続されている。また、インバータゲート８Ｂの出力端子と電源、グランドとの間には、端子保護用にダイオード接続されたＰチャネルＦＥＴ１０Ｂ，ＮチャネルＦＥＴ１１Ｂが夫々接続されている。
半導体チップ２Ｂのパッド９Ｂは、チップ間配線１１を介して半導体チップ２Ａのパッド９Ａに接続されている。そのパッド９Ａは、インバータゲート８Ａを介して内部回路３Ａの入力端子に接続されている。以上がマルチチップモジュール１２を構成している。
【０００５】
上記のように構成されるマルチチップモジュール１２では、パッケージ内部でチップ間配線１１が行われているパッド（信号端子）９Ａ，９Ｂについては、電気的特性の検査が行い難くなっており、それらの検査を行うには、特殊な構成を設けて対応する必要がある。例えば、特許文献１では、チップ間配線が行われている信号端子を検査するために検査専用の端子をパッケージの外部に引き出す構成を採用している。
【特許文献１】特開２００２−１８１８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１のような構成は、上述したようなパッケージ外部に配置する端子数の制約に相反するものであり、適切な対策であるとは言えない。
本発明は上記事情に鑑みてなされたものであり、その目的は、パッケージ外部に配置する端子数を増加させることなく、チップ間配線が行われている信号端子の検査を行うことができるマルチチップモジュールを提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、マルチチップモジュールにおける任意の２つの半導体チップ間で夫々の信号端子をチップ間配線により相互に接続し、両者間で信号を伝送する構成部分の一方を検査側チップ、他方を非検査側チップとする。そして、非検査側チップについては、ハイインピーダンス設定手段によって自身の信号端子をハイインピーダンス状態に設定しておく。一方、検査側チップでは、トランジスタ制御手段によって第１及び第２トランジスタをオンにすると、信号端子は、抵抗素子及び第１トランジスタの直列回路を介して電源又はグランドに接続される。
【０００８】
この時、検査側チップにおいて、電源側からの入力リーク電流ＩＩＨ、又はグランド側への入力リーク電流ＩＩＬが発生していると、コンパレータの入力端子間には、上記抵抗素子の両端に電位差が生じるため、その電位差が所定値以上になるとコンパレータの出力信号レベルが反転する。従って、この時のコンパレータの出力状態を、出力状態参照手段を介して外部より参照すれば、検査側チップの内部にリーク電流が発生しているか否かを判定することができる。
そして、上記のトランジスタ制御手段や出力状態参照手段を制御するには、マルチチップモジュールのパッケージ外部に予め配置されている例えば外部バス用や外部通信用の信号端子を利用すれば、外部より制御することが容易に可能であるから、検査専用の端子を設ける必要がなく、リーク電流検査を容易に行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施例について図１及び図２を参照して説明する。図１は、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示すものである。マルチチップモジュール２１においては、図３と同様に２つの半導体チップ２２，２３が搭載されており、半導体チップ２２のパッド（信号端子）２４と半導体チップ２３のパッド（信号端子）２５とは、チップ間配線２６によって接続されている。ここで、説明の都合上、半導体チップ２２を非検査側チップと称し、半導体チップ２３を検査側チップと称する。
【００１０】
非検査側チップ２２において、パッド２４と電源，グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ２７，ＮチャネルＭＯＳＦＥＴ２８が接続されている。そして、これらのＦＥＴ（ハイインピーダンス設定手段）２７，２８のオンオフは、外部インターフェイス（Ｉ／Ｆ）バスを介して出力制御レジスタ（ハイインピーダンス設定手段）２９に書き込みを行うことで制御可能となっている。
一方、検査側チップ２３において、パッド２５と電源Ｖ１、グランドとの間には、夫々ＰチャネルＭＯＳＦＥＴ３０（Ｐ１）及び３１（Ｐ２，第２トランジスタ），ＮチャネルＭＯＳＦＥＴ３２（Ｎ１，第２トランジスタ）及び３３（Ｎ２）が接続されている。これらのＦＥＴ３０〜３３は、パッド２５を出力端子として機能させる場合にも使用される。
また、パッド２５は、入力端子として機能する場合、外部より入力された信号を、入力バッファ３４を介して図示しない内部回路へ入力するようになっている。入力バッファ３４は、電源Ｖ１側に接続されるＰチャネルＭＯＳＦＥＴ３６（Ｐ７），グランド側に接続されるＮチャネルＭＯＳＦＥＴ３７（Ｎ６）で構成されている。
【００１１】
また、ＦＥＴ３０に対して並列に、抵抗素子４２及びＰチャネルＭＯＳＦＥＴ４３（Ｐ４，第１トランジスタ）の直列回路が接続されていると共に、コンパレータ４４の２つの入力端子が接続されている。そして、コンパレータ４４の出力端子は、判定結果読出しレジスタ（出力状態参照手段）４５の入力端子に接続されている。同様に、ＦＥＴ３３に対して並列に、ＮチャネルＭＯＳＦＥＴ４６（Ｎ４，第１トランジスタ）及び抵抗素子４７の直列回路が接続されていると共に、コンパレータ４８の２つの入力端子が接続されている。そして、コンパレータ４８の出力端子は、判定結果読出しレジスタ４５の入力端子に接続されている。
尚、コンパレータ４４，４８には、夫々に対応するリーク電流の検出レベルに相当する電圧の入力オフセットが予め付与されている。
【００１２】
上記構成において、リーク電流の検査用に配置されているＦＥＴ３０〜３３，４３，４６のオンオフは、外部Ｉ／Ｆバスより検査トランジスタ制御レジスタ（トランジスタ制御手段）４９に対して書き込みを行うことで可能となっている。また、コンパレータ４４，４８の出力レベルは、判定結果読出しレジスタ４５に格納され、その格納データは外部Ｉ／Ｆバスを介して読出し可能となっている。また、ＦＥＴ３０，３３は、パッド２５のレベルをプルアップ、又はプルダウンするため、若しくは、バッド２５の入力保護用として配置されている。
【００１３】
次に、本実施例の作用について図２も参照して説明する。図２は、入力リーク電流ＩＩＨ，ＩＩＬの検出検査を行う場合の手順を示すフローチャートである。作業者は、検査側チップ２３側の全てのＦＥＴ（Ｔｒ）３０〜３３，４３及び４６をオフにする（ステップＳ１）。尚、出力ゲート３９についても、図示しない出力レベル設定用の制御レジスタに書き込みを行うことでオフにしておく。続いて、非検査側チップ２２側の出力制御レジスタ２９に書き込みを行い、ＦＥＴ２７及び２８をオフにしてパッド２４をハイインピーダンス（Ｈｉ−Ｚ）状態にする（ステップＳ２）。
【００１４】
次に、作業者は、（１）リーク電流ＩＩＨの検出を行なう場合は、トランジスタ３１及び４３をオンにする。また、（２）リーク電流ＩＩＬの検出を行なう場合は、トランジスタ３２及び４６をオンにする（ステップＳ３）。ここで、（１）の場合は、電源Ｖ１から、抵抗素子４２、ＦＥＴ４３及び３１、パッド２５に至る電流経路が形成されるので、当該経路にリーク電流ＩＩＨが流れている場合、コンパレータ４４の入力端子間に発生する電圧は、（Ｖ１−Ｒ１×ＩＩＨ）となる。この電圧が、コンパレータ４４の入力オフセット電圧を超えていれば、コンパレータ４４の出力レベルは反転する。
【００１５】
一方、（２）の場合は、パッド２５から、ＦＥＴ３２及び４６、抵抗素子４７、グランドに至る電流経路が形成されるので、当該経路にリーク電流ＩＩＬが流れている場合、コンパレータ４８の入力端子間に発生する電圧は、（Ｒ２×ＩＩＬ）となる。この電圧が、コンパレータ４８の入力オフセット電圧を超えていれば、コンパレータ４８の出力レベルは反転する。
【００１６】
そして、コンパレータ４４，４８の出力レベルは、判定結果読出しレジスタ４５に格納されるので、作業者は、外部Ｉ／Ｆバスを介してレジスタ４５のデータを読み出す（ステップＳ４）。例えば、上記外部Ｉ／Ｆバスが通信用のバスであれば、シリアル通信用のインターフェイスを介してパーソナルコンピュータよりレジスタ４５にアクセスを行うようにする。それから、レジスタ４５の内容を参照して、コンパレータ４４，４８の出力レベルが初期状態より反転しているか否によって、リーク電流ＩＩＨ，ＩＩＬの検出の有無を判定する（ステップＳ５）。
即ち、コンパレータ４４，４８は、定電流回路や定電圧回路を内蔵して構成されているので、消費電流ｉｄｄはｍＡオーダーとなる。これに対して、上記のようなリーク電流は高々数μＡ程度であるため、電源電流値を測定してもリーク電流を検出することは非常に困難であり、上記のように検出を行なえばリーク電流を確実に検出できる。
【００１７】
以上のように本実施例によれば、マルチチップモジュール２１における２つの半導体チップ２２，２３間で夫々のパッド２４，２５がチップ間配線２６により相互に接続されている場合に、前者を非検査側チップ２２、他方を検査側チップ２３として、非検査側チップ２２については、パッド２４をハイインピーダンス状態に設定する。
そして、検査側チップ２３において、リーク電流ＩＩＨを検出する場合は、ＦＥＴ３１及び４３をオンにすることでパッド２４を抵抗素子４２及びＦＥＴ４３の直列回路を介して電源Ｖ１に接続し、リーク電流ＩＩＬを検出する場合は、ＦＥＴ３２及び４６をオンにすることで、パッド２４をＦＥＴ４６及び抵抗素子４７の直列回路を介してグランドに接続するようにした。
【００１８】
従って、この時のコンパレータ４４，４８の出力状態を、判定結果読出しレジスタ４５を介して外部より参照すれば、検査側チップ２３の内部にリーク電流ＩＩＨ，ＩＩＬが発生しているか否かを判定することができる。そして、制御レジスタ２９及び４９や、判定結果読出しレジスタ４５は、マルチチップモジュール２１のパッケージ外部に予め配置されている外部Ｉ／Ｆバス用の信号端子を利用して外部より書込みや読み出しを行うことができるので、従来とは異なり、パッケージ外部に検査専用の端子を配置する必要がなく、リーク電流検査を容易に行うことができる。
【００１９】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
ＦＥＴ３０及び３３は、必要に応じて設ければ良い。
各ＦＥＴの導電型は、個別の構成に応じて適宜変更しても良い。
コンパレータ４４，４８の出力状態を参照する場合、必ずしも読出しレジスタ４５を介して参照する必要はなく、コンパレータ４４，４８の出力レベルを直接参照するように構成しても良い。
リーク電流検出テストの制御及び結果の確認を行う場合、パーソナルコンピュータを使用するものに限らず、マルチチップモジュールに専用のテスト回路を接続して、テスト制御及び結果確認を行うようにしても良い。
半導体チップは、３つ以上搭載されていても良い。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例であり、マルチチップモジュールの回路構成を、本発明の要旨に係る部分のみ示す図
【図２】入力リーク電流ＩＩＨ，ＩＩＬの検出検査を行う場合の手順を示すフローチャート
【図３】一般的なマルチチップモジュールの構成を示す図１相当図
【符号の説明】
【００２１】
図面中、２１はマルチチップモジュール、２２は半導体チップ（非検査側チップ）、２３は半導体チップ（検査側チップ）、２４及び２５はパッド（信号端子）、２６はチップ間配線、２７はＰチャネルＭＯＳＦＥＴ（ハイインピーダンス設定手段）、２８はＮチャネルＭＯＳＦＥＴ（ハイインピーダンス設定手段）、２９は出力制御レジスタ（ハイインピーダンス設定手段）、４２は抵抗素子、４３はＰチャネルＭＯＳＦＥＴ４３（第１トランジスタ）、４４はコンパレータ、４５は判定結果読出しレジスタ（出力状態参照手段）、４６はＮチャネルＭＯＳＦＥＴ（第１トランジスタ）、４７は抵抗素子、４８はコンパレータ、４９は検査トランジスタ制御レジスタ（トランジスタ制御手段）を示す。
【図１】
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【図２】
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【図３】
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