(57)【特許請求の範囲】
【請求項１】
入力クロックを基に少なくとも１つの出力クロックを出力するＰＬＬを備える回路の動作を、前記ＰＬＬを示すＰＬＬモデルを用いてコンピュータに実行させるシミュレーションプログラムであって、
（ａ）前記回路に関する回路情報を読み込んで、前記回路情報に基づいてシミュレーションを実行するステップと、
（ｂ）前記シミュレーションにおける前記入力クロックの供給を監視し、前記ＰＬＬモデルに対する前記入力クロックの供給開始に応答して、前記入力クロックの変化を監視するための予想クロックを生成するステップと、
（ｃ）前記予想クロックと前記入力クロックとの比較に基づいて前記ＰＬＬによる出力クロックの出力を禁止するステップと
を具備し、
前記（ｂ）ステップは、
前記入力クロックと同じ周期のクロックを前記予想クロックとして生成するステップと、
前記予想クロックと前記入力クロックとが同期しているか否かを判定し、前記予想クロックと前記入力クロックとが同期していないときに、前記入力クロックが停止していると判定するステップと、
前記入力クロックが停止していると判定されたことに基づいて、ＰＬＬ回路出力として不定値をスケジュールするステップと
を含む
方法を前記コンピュータに実行させることを特徴とする
シミュレーションプログラム。
【請求項２】
請求項１に記載のシミュレーションプログラムにおいて、
前記（ｂ）ステップは、
前記シミュレーションにおける前記入力クロックが安定した時刻をロックアップ時刻として特定し、前記ロックアップ時刻における前記入力クロックの周期と同じ周期のクロックを１クロック生成するステップと、
前記１クロックを繰り返して出力することで前記予想クロックを生成するステップ
を含む
シミュレーションプログラム。
【請求項３】
請求項２に記載のシミュレーションプログラムにおいて、更に、
（ｄ）前記ＰＬＬから出力される出力クロックを帰還させたフィードバッククロックを前記ＰＬＬに供給するステップと、
（ｅ）前記フィードバッククロックが帰還したか否かを判断するための予測フィードバッククロックを生成するステップと
（ｆ）前記予測フィードバッククロックと前記フィードバッククロックとの比較に基づいて前記ＰＬＬによる出力クロックの出力を禁止するステップ
を具備し、
前記（ｆ）ステップは、
前記予測フィードバッククロックと前記入力フィードバッククロックとが同期していないとき、前記フィードバッククロックが停止していると判定するステップと、
前記フィードバッククロックが停止していると判定されたとき、前記ＰＬＬの出力値を不定とするスケジュールを行うステップ
を含む
シミュレーションプログラム。
【請求項４】
ＰＬＬ回路を含む半導体集積回路の動作を模擬する論理シミュレーション装置であって、
シミュレーションモデルとシミュレーションプログラムとを保持する記憶部と、前記シミュレーションモデルは、前記ＰＬＬ回路に対応するシミュレーションモデルであるＰＬＬ回路モデルを含み、
前記シミュレーションプログラムに示される手順に従って回路シミュレーションを実行する演算処理部と
を具備し、
前記ＰＬＬ回路モデルは、
入力クロック応答して出力クロックを生成する出力クロック生成部と、
前記入力クロックの状態を監視するクロック監視部と
を示し、
前記クロック監視部は、
前記入力クロックと同じ周期の予想クロックを生成する予想クロック生成部と、前記予想クロック生成部から出力される前記予想クロックと前記入力クロックとを受け、前記入力クロックと前記予想クロックとが同期しているか否かを判定し、前記予想クロックと前記入力クロックとが同期していないときに、前記入力クロック前記入力クロックが停止していると判定するクロック比較部と
を含み、
前記出力クロック生成部は、
前記クロック監視部で前記入力クロックが停止していると判定されたことに基づいて、ＰＬＬ回路出力として不定値をスケジュールして前記出力クロック生成部での前記出力クロックの生成を停止する
論理シミュレーション装置。
【請求項５】
請求項４に記載の論理シミュレーション装置において、
前記予想クロック生成部は、前記出力クロックの周期が安定した時刻の前記入力クロックに同期して前記予想クロックを生成し、前記予想クロックを継続的に出力する
論理シミュレーション装置。
【請求項６】
請求項５に記載の論理シミュレーション装置において、
前記出力クロック生成部は、
前記入力クロックのクロック周期を測定するクロック周期測定部と、
現在時間における前記クロック周期と、過去時間における前記クロック周期とに基づいて、前記入力クロックの周期の変化を検出し、前記入力クロックの周期が変化したときに前記出力クロックの生成の禁止を指示するクロック周期変化検出部と、
前記クロック周期と遁倍設定値とに基づいて前記出力クロックを生成する遁倍波形生成部と、
前記クロック周期変化検出部からの指示に基づいて前記出力クロックを出力するか否かを判断するエラー処理部と
を含み、
前記クロック比較部は、前記入力クロックが停止していると判定したときに、前記入力クロックが停止していることを前記エラー処理部に通知し、
前記エラー処理部は、
前記クロック比較部から出力される前記通知、または、前記クロック周期変化検出部から出力される前記指示の少なくとも一方に応答して、前記遁倍波形生成部から出力される前記出力クロックの出力を禁止する
論理シミュレーション装置。
【請求項７】
請求項６に記載の論理シミュレーション装置において、さらに、
前記出力クロックが帰還された帰還クロックを受け、前記帰還クロックの周期の変化を検出する帰還クロック判定部と、
前記帰還クロックが停止されたか否かを監視する帰還クロック監視部と
を具備し、
前記帰還クロック判定部は、
前記帰還クロックの周期が変化したときに、前記出力クロック生成部に前記出力クロックの生成禁止を指示し、
前記帰還クロック監視部は、
前記帰還クロックに同期した予想帰還クロックを生成し、前記予想帰還クロックと前記帰還クロックとの比較に基づいて、前記帰還クロックが停止さしていることを検出し、前記帰還クロックの停止が検出されたときに、前記出力クロック生成部に前記出力クロックの生成禁止を指示する
論理シミュレーション装置。
【請求項８】
請求項７に記載の論理シミュレーション装置において、
前記帰還クロック判定部は、
前記帰還クロックの周期を測定する帰還クロック周期測定部と、
前記帰還クロック周期測定部が現在時間に測定した前記帰還クロックの周期と、過去時間に測定された前記帰還クロックの周期とを比較し、その比較の結果に基づいて前記帰還クロックの周期の変化を検出する帰還クロック変化検出部と
を含み、
前記帰還クロック監視部は、
前記遁倍設定値と前記クロック周期測定部から出力される前記入力クロックの周期の測定値とに基づいて前記予想帰還クロックを生成する予想帰還クロック生成部と、
前記予想帰還クロックと前記予想クロックとの比較に基づいて、前記帰還クロックが停止しているか否か検出し、前記帰還クロックが停止していることを検出したときに前記質力クロック生成部に前記出力クロックの出力禁止を指示する予想帰還クロック比較部と
を含む
論理シミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション装置に関し、特に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：）回路を含む半導体装置の論理検証における回路シミュレーションに関する。
【背景技術】
【０００２】
現在市場に流通している様々な電子機器には、半導体集積回路が搭載されている。電子機器に搭載される半導体集積回路に対し、動作速度の高速化の要求が年々増加してきている。動作速度を向上させる手法の一つとして、半導体集積回路にＰＬＬ回路を搭載する技術があげられる。ＰＬＬ回路を搭載した半導体集積回路では、内部クロック周波数を外部クロックの整数倍にして、動作速度の高速化を実現している。
【０００３】
上述のような半導体集積回路は、様々な工程を経て開発されている。半導体開発において、開発の様々な段階においてシミュレーション技術が用いられている。シミュレーションが有効であるためには、モデルの構築を適切に行うことが必要である。従来のシミュレーション装置において、ＰＬＬ回路を搭載した半導体集積回路のシミュレーションを行なう場合には、入力クロックをそのまま出力する簡易的な論理シミュレーションモデル（以下、第１従来モデルと呼ぶ。）をＰＬＬ回路の論理シミュレーションモデルとして用いていた。
【０００４】
近年の半導体集積回路の微細化・複雑化に対応して、より高精度にシミュレーションを行うことができるシミュレーション装置やシミュレーション方法が求められてきている。例えば、実際の半導体集積回路において、搭載されるＰＬＬ回路には、逓倍動作中に安定した入力クロックが供給されている必要がある。何らかの要因によって実際の入力クロックが停止してしまった場合、実際の半導体集積回路の動作に不具合が生じることがある。そのため、論理シミュレーション段階において、上記の不具合を予測することが要求されることがある。しかしながら、第１従来モデルにおいては、何らかの要因で入力クロックが停止している場合であっても、その状態（入力クロックが停止した状態）を検出する事が不可能であった。
【０００５】
第１従来モデルに対応したシミュレーションに比較して、より実際のデバイスにより近い検証を行う技術として、特許文献１（特開２００１−３５８５８１号公報）に記載の技術が知られている。特許文献１に記載されている技術は、論理シミュレーションモデル内にカウンター回路を搭載し、正常入力時についてのみリセットさせる事により正常波形を出力させ、リセットされない場合は、出力を停止させている。特許文献１の技術は、この動作によって、不正値の入力を論理シミュレーション結果に反映させる事で、実デバイスに近い検証を可能にしたものである。
【０００６】
また、特許文献１とは異なる構成で、より実デバイスに近いＰＬＬ回路の動作を再現可能な論理シミュレーションモデル（以下、第２従来モデルと呼ぶ）が知られている。図１は、上述の第２従来モデル１００の構成を示すブロック図である。図１を参照すると、第２従来モデル１００は、逓倍設定値入力端子ＤＩＶと、入力クロック供給端子１０６と、逓倍クロック出力端子ＯＵＴと、クロック周期測定部１０１と、クロック周期変動検出部１０２と、逓倍波形生成部１０３、エラー処理部１０４を含んで構成されている。
【０００７】
クロック周期測定部１０１は、入力クロック供給端子１０６を介して供給される入力クロックを検出し、入力クロックの前変化時刻と現在の時刻の差を計算する。クロック周期変動検出部１０２は、クロック周期測定部１０１から出力される入力クロックの周期値を受け取り、前サイクルの周期値と今サイクルの周期値を比較する。逓倍波形生成部１０３は、クロック周期測定部１０１から出力される入力クロックの周期値と、逓倍設定値入力端子ＤＩＶを介して供給される逓倍設定入力値とを受け取り、出力逓倍波形周期を決定する。エラー処理部１０４は、クロック周期変動検出部１０２が周期変動を検出した場合に、エラー処理を行う。
【０００８】
上述したように、実際のＰＬＬ回路においては、逓倍動作中に供給される入力クロックは、周波数の変動しない安定したものであることが必要である。第２従来モデル１００に対応した論理シミュレーションにおいて、入力クロックの周波数が変動した場合には、シミュレーション上の逓倍動作を停止させ、不正入力があった事をシミュレーション結果に反映させている。
【０００９】
このシミュレーション結果は、第２従来モデルに対応した論理シミュレータ（以下、従来シミュレータと呼ぶ。）を用いたシミュレーションを実行することによって得ることができる。なお、従来シミュレータは、設計回路の接続情報及び入力パターン及び各セルの論理シミュレーションモデルを情報として、時刻毎のイベントの演算を行っている。ここにおいて、従来シミュレータは、第２従来モデルが示すＰＬＬ回路に対し、入力クロックの供給に応答してシミュレーションの実行を開始する。従来シミュレータは、第２従来モデルの記述に基づいた処理を行うことで、ＰＬＬ回路の出力論理値を決定している。
【００１０】
ここで、上記動作に関し図面を参照して具体的に説明をする。図２は、従来シミュレータの動作を示すフローチャートである。従来シミュレータは、ステップＳ１において、入力クロックのイベントを監視し、イベントが発生したか否かの判断を行う。その判断の結果、イベントを検出すると処理はステップＳ２に進み、イベントの検出が行なわれない場合処理は終了する。ステップＳ２において、クロック周期測定部１０１は、入力クロックの周期の測定を行い、測定結果をクロック周期変動検出部１０２に供給する。ステップＳ３において、クロック周期変動検出部１０２は、クロック周期測定部１０１から供給される測定結果に基づいて、前サイクル周期と現サイクル周期との値を比較し、一致していない場合は不正入力と判定する。クロック周期変動検出部１０２は、不正入力が発生した場合、その旨をエラー処理部１０４に通知して処理はステップＳ７に進む。不正入力が発生していない場合には、処理はステップＳ４に進む。ステップＳ７において、エラー処理部１０４は、不定値を出力し逓倍出力を禁止する。
【００１１】
ステップＳ４において、逓倍波形生成部１０３は、逓倍波形生成が完了しているか否かの判断を行う。その判断の結果、逓倍波形生成が完了している場合には、処理は終了する。未生成の場合は、処理はステップＳ５に進む。ステップＳ５において、逓倍波形生成部１０３が有する時刻判定部は、現在の時刻が位相調整に必要な期間を示すスペックであるロックアップタイム時間を経過しているか判定する。ロックアップタイム時刻を経過していた場合、処理はステップＳ６に進む。ステップＳ６において逓倍波形生成部１０３は逓倍波形出力を開始する。逓倍波形は、一定時間毎に出力を反転させる事で出力波形を生成する。また、ステップＳ８において、逓倍波形生成部１０３にて生成した出力波形をスケジュールし入力イベントよる処理は終了する。
【００１２】
ここで、スケジュールとは、決定されたＰＬＬの出力値をイベントとして生成する事である。本イベントが当該ＰＬＬ以降のセルに伝播していく。第２従来モデルに対応した論理シミュレータは、本処理により不正入力時には、ＰＬＬより不定値を出力する。その動作によって、ＰＬＬ以降のセルは正常動作しなくなり、シミュレーション結果は、期待動作とは異なる為、回路設計者は、当該ＰＬＬに違反動作が発生している事を発見できる。
【００１３】
以下に、タイミングチャートを用いて上述した動作の説明をする。図３は、従来シミュレータの動作を示すタイミングチャートである。図３の（ａ）は入力クロック供給端子１０６に供給される入力クロックの信号波形を示している。また、図３の（ｂ）は、逓倍クロック出力端子ＯＵＴから出力される出力信号の波形を示している。なお、本タイミングチャート以前の入力クロック供給端子１０６に入力されている入力クロックの周期は、周期値Ｔ１で安定しているものとする。また、時刻Ａ１にて、ＰＬＬの位相調整が完了し、安定した逓倍波形の出力可能になるものとする。
【００１４】
ＰＬＬは、逓倍波形出力に関して、ＰＬＬ内部で位相調整期間が必要であり、位相調整期間中は、出力は安定しないので、論理シミュレーションモデルでは、不定を出力する。よって、逓倍出力モード変化イベント検出後、一定時間後より逓倍波形の出力が開始される。
【００１５】
時刻Ａ１では、入力クロックのイベントが発生している。その為、上述のステップＳ１の判断ではＹＥＳと判定される。ステップＳ２において、入力クロックの周期測定が行われる。ステップＳ３で、その測定結果に基づいて周波数の変動チェックが行われる。時刻Ａ１では、前サイクル、現サイクルともに、周期値Ｔ１である。その為、周波数の変動が無いものと判定され、処理はステップＳ４に進む。ステップＳ４においては、時刻Ａ１での逓倍波形生成は行われていない。その為、逓倍波形生成は行われていないと判定され、処理はステップＳ５進む。ステップＳ５おいて、現在時刻がロックアップタイムの経過している為、ＹＥＳと判定し、ステップＳ６に進む。ステップＳ６において逓倍波形の生成を行い、処理はステップＳ８に進み、スケジュール登録し終了する。
【００１６】
その後、時刻Ａ２にて、入力クロックのイベントが発生する為、ステップＳ１でＹＥＳと判定され、処理はステップＳ２に進む。ステップＳ２において入力クロックの周期測定が行われ、その測定結果が出力される。ステップＳ３において、時刻Ａ２では、周波数の変動チェックを行うが、前サイクル、現サイクルともに、周期値Ｔ１である。その為、ＮＯと判定され、処理はステップＳ４に進む。ステップＳ４においては、逓倍波形生成済みである為、ＮＯと判定し、処理は終了する。その後、時刻Ａ３、時刻Ａ４においても同様の処理が繰り返される。
【００１７】
時刻Ａ５において、入力クロックのイベントが発生する為、ステップＳ１でＹＥＳと判定され、処理はステップＳ２に進む。ステップＳ２において、入力クロックの周期測定を行い、測定結果を出力して処理はステップＳ３に進む。
【００１８】
ステップＳ３において、周波数の変動チェックが行われる。図３を参照すると、前サイクルの周期値Ｔ１に対して、現周期値は周期値Ｔ２である。クロック周期変動検出部１０２は、周期値Ｔ１と周期値Ｔ２との差分を検出する為、周波数が変動したと判定し、処理はステップＳ７に進む。ステップＳ７において、エラー処理部１０４はエラー処理を行う。その後、処理はＳ８に進み、不定値出力をスケジュールして処理は終了する。本動作にて、周波数の変動に関して、不正動作として検出可能である。
【００１９】
第２従来モデルでシミュレーションを行う従来シミュレータは、現在主流であるイベントドリブン方式の論理シミュレータである。イベントドリブン方式では、信号のイベントを検出して、ネットリストの接続先の各セルの論理シミュレーションモデルを呼び出している。論理シミュレータは、セルの論理シミュレーションモデルの端子にイベントを与え、セルの論理シミュレーションモデル記述に従い、動作処理、出力値スケジュールを行っている。その後、ネットリストを介して、次の信号伝播が行われる。したがって、イベントが発生していないときは、シミュレータは待機状態に移行する。
【００２０】
以下に、従来シミュレータにおいて、入力クロックの信号供給が停止した場合の動作に関して説明を行う。図４は、入力クロックの信号供給が停止した場合の従来シミュレータの動作を示すタイミングチャートである。
【００２１】
図４を参照すると、時刻Ｂ１から時刻Ｂ４までの動作は図３の時刻Ａ１から時刻Ａ４までと同様である。図４に示されているように、時刻Ｂ４において、入力クロックの信号供給が停止している。安定した周波数で入力クロックの入力が続いていた場合は、時刻Ｂ５で、入力クロックにイベントが発生するはずである。しかし、入力クロックの供給が停止してしまった場合は、周波数変動を検出し、供給停止を判定するイベント自体が発生しない。そのため、時刻Ｂ５以降であっても、正常状態での出力信号が継続的に出力される。
【００２２】
【特許文献１】特開２００１−３５８５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述のように、第１従来モデルに対応した論理シミュレーションでは、論理検証時に本不正入力が発生しているか否かを自動的に検証できず、その不正入力を見逃す可能性があった。これによって、実回路において正常動作しない不具合に繋がる場合があった。
【００２４】
また、特許文献１の技術では、一時的に不正値入力を検出し、出力を停止させる事が可能である。特許文献１の技術では、その後に入力が正常値に復帰した場合、即座に正常波形出力に復帰してしまう。また、入力周波数が変動した場合は、不正入力として検出できず正常波形が出力され続けることになる。つまり、特許文献１に記載の技術では、実デバイスでの出力の不安定状態が論理シミュレーションに反映されない場合がある。
【００２５】
さらに、第２従来モデルに対応してシミュレーションを行う従来シミュレータにおいて、論理シミュレーションモデル内には、入力イベント発生をもとに、各種タイミングチェックに関連する情報が記述されている。従来シミュレータでは、その記述に従い、チェックを行っていた。入力に関するタイミングチェック処理としては、シミュレータ言語では、入力信号のパルス幅チェック、サイクル値チェックが関数として用意されているが、いずれも入力イベントを基に処理される。周波数の変動チェックについては、関数は用意されていないが、入力イベントを前記した用に入力イベントを基に一連の処理を記述することで実現していた。
【００２６】
しかし、入力クロックの供給が停止するという事は、チェックのトリガーとなるイベントが無くなる事を意味する為、チェック処理が実行されない。実際のデバイスでは、ＰＬＬ回路に安定した入力クロックが入力されない場合には、ＰＬＬ回路は適切な動作をしなくなる。論理シミュレーションモデルにおいても、本入力不正動作として検出できなければならない。本発明が解決しようとする課題は、入力イベントに依存しないチェック手法を提供することにある。
【課題を解決するための手段】
【００２７】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２８】
上記課題を解決するために、以下のようなシミュレーションプログラム（２４）によって回路シミュレーションを実行する、そのシミュレーションプログラム（２４）は、入力クロックを基に少なくとも１つの出力クロックを出力するＰＬＬ（２７）を備える回路（２５）の動作を、前記ＰＬＬ（２７）を示すＰＬＬモデル（３０）（５０）を用いてコンピュータ（１０）に実行させるシミュレーションプログラム（２４）であって、
（ａ）前記回路に関する回路情報を読み込んで、前記回路情報に基づいてシミュレーションを実行するステップと、
（ｂ）前記シミュレーションにおける前記入力クロックの供給を監視し、前記ＰＬＬモデルに対する前記入力クロックの供給開始に応答して、前記入力クロックの変化を監視するための予想クロックを生成するステップを具備する方法を前記コンピュータ（１０）に実行させることを特徴とするシミュレーションプログラム（２４）であることが好ましい。
【００２９】
また、そのシミュレーションプログラムにおいて、更に
（ｃ）前記予想クロックと前記入力クロックとの比較に基づいて前記ＰＬＬによる出力クロックの出力を禁止するステップを具備するものであってもよい。ここにおいて、前記（ｂ）ステップは、前記入力クロックと同じ周期のクロックを前記予想クロックとして生成するステップと、前記予想クロックと前記入力クロックとが同期しているか否かに基づいて、前記入力クロックが停止しているか否かを判定するステップを含むことが好ましい。
【００３０】
また、上記シミュレーションプログラムを実行するために、ＰＬＬ回路（２７）を含む半導体集積回路（２５）の動作を模擬する論理シミュレーション装置（１０）を構成する。その装置（１０）は、シミュレーションモデル（２３）とシミュレーションプログラム（２４）とを保持する記憶部（７）と、前記シミュレーションプログラム（２４）に示される手順に従って回路シミュレーションを実行する演算処理部（４）とを具備する構成であることが好ましい。ここで、その記憶部（７）に保持される前記シミュレーションモデル（２３）は、前記ＰＬＬ回路（２７）に対応するＰＬＬ回路モデル（３０）（５０）を含むことが好ましい。
【００３１】
そして、前記ＰＬＬ回路モデル（３０）（５０）は、入力クロック応答して出力クロックを生成する出力クロック生成部（３１）と、前記入力クロックの状態を監視するクロック監視部（３２）とを示すものであることが好ましい。また、前記クロック監視部（３２）は、前記入力クロックと同じ周期の予想クロックを生成し、前記予想クロックと前記入力クロックとの比較に基づいて、前記入力クロックの変化を監視する。さらに、前記クロック監視部の監視結果に基づいて、前記出力クロック生成部での前記出力クロックの生成を停止する論理シミュレーション装置であることが好ましい。
【発明の効果】
【００３２】
本発明によると、入力イベントに依存しないチェック手法を提供することが可能である。
また、回路設計の論理検証フェイズにおいて、逓倍、スキュー調整などの動作をより高精度に検証することが可能な論理シミュレーションモデルを提供することができる。
また、設計回路の問題を早期発見する為、不正入力の検出機能を搭載した論理シミュレーションモデルを提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明のシミュレーション装置の構成・動作に関して、図面を参照して説明を行う。半導体装置の開発においては、開発の対象となる半導体装置の設計に係る様々な工程でＣＡＤ（Computer  Aided  Design）が用いられている。したがって、本明細書では、ＣＡＤを用いて半導体の設計・検証・最適化などを行う場合に対応して、本発明に実施するための形態について説明を行う。
【００３４】
［第１の実施形態］
図５は、本発明のシミュレーション装置の構成を例示するブロック図である。図５に示されているように、第１の実施形態のシミュレーション装置１０は、情報処理装置１と、入力装置２と、表示装置３とを含んで構成されている。また、図５を参照すると、情報処理装置１は、ＣＰＵ（Central  Processing  Unit：中央演算処理装置）４と、メモリ５と、入出力インターフェース６と、大容量記憶装置７とを備え、それらはバス８を介して接続されている。また、大容量記憶装置７はデータ記憶部１１とプログラム記憶部１２とを含んで構成されている。
【００３５】
情報処理装置１は、パーソナルコンピュータやワークステーションなどに代表される高速演算処理装置である。入力装置２は、情報処理装置１に対して、データを入力する機能を備えたマンマシンインターフェースであり、例えば、キーボードやマウスなどがその代表である。以下の実施形態においては、入力装置２が、キーボードである場合を例示して説明を行う。表示装置３は、情報処理装置１の処理結果を外部に出力する機能を有するマンマシンインターフェースであり、例えば、ＣＲＴや液晶ディスプレイがその代表である。以下の実施形態においては、表示装置３が、ディスプレイ装置である場合を例示し、レイアウト検証結果などを視覚的に表示するものとして説明を行う。
【００３６】
ＣＰＵ４は、シミュレーション装置１０に備えられた各種装置の制御や、情報処理装置１に入出力されるデータの処理を行う演算処理装置であり、入力装置２などから受け取ったデータを解釈して演算し、その演算結果を表示装置３などで出力する。メモリ５は、データの書き込みと読み出しができる記憶媒体であり、例えば、ＳＤＲＡＭやＤＤＲ−ＳＤＲＡＭなどがその代表として例示される。入出力インターフェース６は、上述の入力装置２や表示装置３と情報処理装置１との間で実行されるデータ通信を制御する装置である。大容量記憶装置７は、記憶媒体に大量のデータを記録させるために使用する装置であり、例えば、ＨＤＤ（Hard  Disk  Drive）などがその代表として例示される。図５に示されているように、大容量記憶装置７はデータ記憶部１１とプログラム記憶部１２とを含んで構成されている。
【００３７】
データ記憶部１１は、大容量記憶装置７が保持する各種データの中で本実施形態に関連するデータを格納する記憶領域を示している。また同様に、プログラム記憶部１２は、大容量記憶装置７が保持する各種データの中で本実施形態の動作に関連するコンピュータプログラムを格納する記憶領域を示している。以下に、図面を参照してデータ記憶部１１とプログラム記憶部１２の詳細な構成に関して説明を行う。
【００３８】
図６は、データ記憶部１１の構成を例示するブロック図である。図６を参照すると、データ記憶部１１は、ネットリスト２１と、ライブラリ２２と、シミュレーションモデル２３とを含んで構成されている。ネットリスト２１は、回路の接続状態を表現したデータである。ライブラリ２２は、よく利用される機能ブロックや基本論理ゲートのデータをマクロデータとして保持している。シミュレーションモデル２３は、本実施形態のシミュレーション装置１０を用いて回路特性を予測する際に、後述の論理シミュレーションプログラム２４を実行する際に用いられるモデルである。図７は、プログラム記憶部１２の構成を例示するブロック図である。図７を参照すると、プログラム記憶部１２は、論理シミュレーションプログラム２４を備えて構成されている。論理シミュレーションプログラム２４は、本実施形態のシミュレーション装置１０に実行させる回路シミュレーションの手順を示すコンピュータプログラムである。
【００３９】
図８は、本実施形態におけるシミュレーション対象の半導体装置の構成を例示するブロック図である。本実施形態のシミュレーション装置１０は、ＰＬＬ回路を搭載する半導体デバイスのシミュレーションに適用可能である。図８を参照すると、シミュレーション対象の半導体装置２５は、信号処理部２６とＰＬＬ回路２７を含んで構成されている。信号処理部２６は、ＰＬＬ回路２７から出力されるクロックに同期して動作する回路ブロックである。図８に示されているように、ＰＬＬ回路は、内部クロック周波数を外部クロックの整数倍にして、ＰＬＬ回路出力クロックを生成している。ＰＬＬ回路を搭載した半導体集積回路では、そのＰＬＬ回路から出力されるクロックで動作することで、動作速度の高速化を実現している。なお、ここに示されている半導体装置２５の構成は、本発明におけるシミュレーション対象のデバイスを限定するものではない。
【００４０】
図９は、第１の実施形態のＰＬＬ回路モデルの構成を例示するブロック図である。図９を参照すると、本実施形態のＰＬＬ回路モデル３０は、逓倍クロック生成部３１と、クロック監視部３２とを含んで構成されている。逓倍クロック生成部３１は、入力クロックに応答して逓倍クロックを生成する機能ブロックである。クロック監視部３２は、入力クロックの状態を監視する機能ブロックである。また、ＰＬＬ回路モデル３０は、逓倍設定値入力端子４１と入力クロック供給端子４２と逓倍クロック出力端子４３とを備えている。逓倍設定値入力端子４１には逓倍設定値が供給されている。入力クロック供給端子４２には、入力クロックが供給されている。逓倍クロック出力端子４３からは逓倍クロックが出力される。
【００４１】
図９に示されているように、逓倍クロック生成部３１は、クロック周期測定部３３とクロック周期変化検出部３４と逓倍波形生成部３５とエラー処理部３６を含んで構成されている。クロック周期測定部３３は、入力クロックに応答して、その入力クロックの周期を測定する機能ブロックである。クロック周期測定部３３には、入力クロック供給端子４２を介して入力クロックが供給されている。クロック周期測定部３３は、入力クロックの前変化時刻と現在の時刻の差を計算する。例えば、入力クロックの立ち上がり時刻を測定し、次に入力クロックが立ち上がる時刻との差に基づいてクロック周期を測定する。クロック周期測定部３３は、測定した入力クロックの周期を示す値をクロック周期変化検出部３４に供給している。
【００４２】
クロック周期変化検出部３４は、クロック周期測定部３３から供給される入力クロックの測定値を、１周期前に供給され入力クロックの測定値と比較して、入力クロックが変動しているか否かを鑑定する機能ブロックである。クロック周期変化検出部３４は、入力クロックの周期が変動している場合には、その旨を後述するエラー処理部３６に通知する。
【００４３】
逓倍波形生成部３５は、逓倍設定値入力端子４１から供給される逓倍波形設定値とクロック周期測定部３３から出力される入力クロックの周期の測定値とに基づいて、入力クロックを整数倍した逓倍クック生成する機能ブロックである。エラー処理部３６は、クロック周期変化検出部３４から供給される入力クロックが変動した旨の通知や、後述するクロック監視部３２から供給される入力クロックが停止した旨の通知に応答して、逓倍クロックの出力を制限する機能ブロックである。
【００４４】
また、図９に示されているように、クロック監視部３２は、予想クロック生成部３７とクロック比較部３８とを含んで構成されている。予想クロック生成部３７は、クロック周期測定部３３から出力される測定周期と同じ周期で変化する予想クロックを生成する機能ブロックである。予想クロック生成部３７は、ロックアップ時間（逓倍波形生成部３５から出力される逓倍クロックの波形が安定するまでの時間）が経過した後、１クロック周期のみ実行される。予想クロック生成部３７は、このとき生成した周期のクロックを予想クロックとして継続的に出力している。クロック比較部３８は、予想クロック生成のイベントに応答して、その時刻の入力クロックと、供給される予想クロックとの比較を行う機能ブロックである。以下に、上記の構成によるシミュレーションの動作に関して説明を行う。
【００４５】
図１０は、第１の実施形態の動作を例示するフローチャートである。図１０に示されているフローチャートは、本実施形態のシミュレーション装置１０を用いて半導体デバイスの論理シミュレーションを実行した場合の、上述のＰＬＬ回路モデル３０の動作を例示している。また、この動作は、情報処理装置１のＣＰＵ４が、プログラム記憶部１２の論理シミュレーションプログラム２４を読み込み、その論理シミュレーションプログラム２４に示される手順に従って情報処理装置１が動作することによって実現される。図１０を参照すると、シミュレーション装置１０の動作は、上述した従来シミュレータと同様の手順で動作する。
【００４６】
ステップＳ１０１において、クロック周期測定部３３は、入力クロック供給端子４２を介して供給される入力クロックのイベントの発生を監視する。クロック周期測定部３３は、その監視結果に基づいて入力クロックの供給に対応するイベントが発生したか否かの判断を行う。その判断の結果、そのイベントを検出すると処理はステップＳ１０２に進み、イベントの検出が行なわれない場合処理は終了する。
【００４７】
ステップＳ１０２において、クロック周期測定部３３は、入力クロックの周期の測定を行い、測定結果をクロック周期変化検出部３４、逓倍波形生成部３５およびに予想クロック生成部３７に供給する。ここにおいて、クロック周期変化検出部３４は、１クロックごとに入力クロックの周期を測定して測定結果を出力する。
【００４８】
ステップＳ１０３において、クロック周期変化検出部３４は、クロック周期測定部３３から供給される測定結果に基づいて、前サイクル周期と現サイクル周期との値を比較し、一致していない場合は不正入力と判定する。クロック周期変化検出部３４は、不正入力が発生した場合、その旨をエラー処理部３６に通知して処理はステップＳ１０５に進む。不正入力が発生していない場合には、処理はステップＳ１０４に進む。
【００４９】
ステップＳ１０５において、エラー処理部３６は、不定値を出力し逓倍出力を禁止する。ステップＳ１０４において、逓倍波形生成部３５は、逓倍波形生成が完了しているか否かの判断を行う。その判断の結果、逓倍波形生成が完了している場合には、処理は終了する。未生成の場合は、処理はステップＳ１０６に進む。
【００５０】
ステップＳ１０６において、逓倍波形生成部３５は、内部に備えられた時刻判定部を用いて、現在の時刻が位相調整に必要な期間を示すスペックであるロックアップタイム時間を経過しているか判定する。その判定において、ロックアップタイム時刻を経過していた場合、処理はステップＳ１０７に進む。
【００５１】
ステップＳ１０７において、逓倍波形生成部３５は、入力クロックの周波数を整数倍にして逓倍クロックを生成し、その逓倍クロックの出力を開始する。ここにおいて、逓倍波形生成部３５によって生成される逓倍クロックは、一定時間毎に出力を反転させて生成された出力波形を有している。
【００５２】
ステップＳ１０８において、論理シミュレーションモデル内部の予想クロック生成部３７は、ステップＳ１０２で得られた測定周期と同じ周期で変化する予想クロックを生成する。予想クロックの生成動作はロックアップ時間（逓倍波形生成部３５から出力される逓倍クロックの波形が安定するまでの時間）が経過した後、一度のみ実行される。予想クロック生成部３７は、このとき生成した予想クロックと同じ周期のクロック継続的に出力する。
【００５３】
ステップＳ１０９において、逓倍波形生成部３５にて生成した出力波形をスケジュールし入力イベントよる処理は終了する。ここで、スケジュールとは、決定されたＰＬＬ回路の出力値をイベントとして生成する事である。本イベントが当該ＰＬＬ回路の後段に備えられているセルに伝播していく。本実施形態のシミュレーション装置１０は、上述の処理を行うことにより、入力クロックとして適切でない信号が供給された時には、その入力を不正入力として扱い、ＰＬＬ回路出力として不定値を出力する。不定値が出力されることによって、ＰＬＬ回路の後段のセルは正常動作しなくなる。したがって、期待動作とは異なるシミュレーション結果が出力される為、回路設計者は、当該ＰＬＬに違反動作が発生している事を発見できる。
【００５４】
以下に、クロック監視部３２に動作に関して図面を参照して説明を行う。図１１は、クロック監視部３２の動作を例示するフローチャートである。図１１を参照すると、ステップＳ２０１において、クロック比較部３８は、予想クロック生成部３７が生成する予想クロックが、供給されるか否かを監視する。予想クロックが供給されると、供給されたクロックをイベント発生として認識する。クロック比較部３８が予想クロック生成のイベントを検出すると、処理はステップＳ２０２に進む。予想クロック生成のイベントを検出しない場合には、処理は終了する。
【００５５】
ステップＳ２０２において、クロック比較部３８は、予想クロック生成のイベントに応答して、その時刻の入力クロックと、供給される予想クロックとの比較を行う。クロック比較部３８は、その比較に基づいて、入力クロックが停止しているか否かを検出する。その比較の結果、入力クロックが停止していることを検出した場合は、処理はステップＳ２０３に進む。入力クロックの停止を検出しなかった場合には、処理は終了する。
【００５６】
ステップＳ２０３において、クロック比較部３８は、入力クロックが停止している旨をエラー処理部３６に通知する。エラー処理部３６は、その通知に応答して逓倍波形生成部３５から供給される逓倍クロックの出力を禁止する。その後処理はステップＳ２０４に進む。ステップＳ２０４において、ＰＬＬ回路モデル３０の出力をスケジュールして処理を終了する。
【００５７】
このとき、クロック監視部３２では、正常状態のときに入力される入力クロックと同じ周波数で、かつ、同じ動作タイミングのクロックを予想クロックとして、入力クロックとは別に生成している。そして、生成した予想クロックのイベントを検出し、予想クロックと入力クロックとが同期している否かを判定している。クロック監視部３２のクロック比較部３８は、その判定に基づいて同時刻に外部からの入力クロックが停止しているか否かの判定を行い、停止している場合は入力クロック供給端子４２から定常値が供給されるので、その値が不正入力であるとする。
【００５８】
上述の動作に対応してシミュレーションを実行することにより、入力クロックが停止したときには、その入力を不正入力として扱い、計算機上のＰＬＬ回路は、その出力として不定値を出力する。不定値が出力されることによって、ＰＬＬ回路の後段のセルは正常動作しなくなる。したがって、期待動作とは異なるシミュレーション結果が出力される為、回路設計者は、当該ＰＬＬに違反動作が発生している事を発見できる。
【００５９】
図１２は、本実施形態の動作を例示するタイミングチャートである。図１２の（ａ）は、入力クロック供給端子４２を介して供給される入力クロックの動作波形を示している。図１２の（ｂ）は、予想クロック生成部３７から出力され、クロック比較部３８に供給される予想クロックの波形を例示している。図１２の（ｃ）は、逓倍クロック出力端子４３から出力される逓倍クロックの波形を例示している。以下に述べる動作においては、時刻ｔ１にてロックアップタイムに達したものとする。
【００６０】
図１２を参照すると、時刻ｔ１で入力クロックのイベントが発生している。したがって、クロック周期測定部３３は、時刻ｔ１において入力クロックの周期を測定し、その測定結果をクロック周期変化検出部３４に供給する。クロック周期変化検出部３４は、時刻ｔ０から時刻ｔ１にかけて周波数の変動チェックを行う。このとき前サイクル（時刻ｔ０以前）の入力クロックの周期と、現サイクル（時刻ｔ１から時刻ｔ２）の入力クロックの周期はともに周期は時間Ｔ１である。したがって、上述のフローチャートのステップＳ１０３において、周期が変動していない判断され、その後、逓倍波形生成が行われているか否かの判断が行われる。
【００６１】
図１２を参照すると、時刻ｔ１のとき、逓倍波形生成は行われていない。そのため、時刻ｔ１において、逓倍波形を生成するための処理が実行される。上述のように、現在時刻ｔ１において、がロックアップタイムを経過している為、逓倍波形生成部３５は、逓倍波形の生成を行い、処理は予想クロック生成動作に進む。このとき、予想クロック生成部３７は、逓倍クロック生成部３１によって観測されている周期値と同周期で動作する予想クロック信号を内部イベントとして生成する。
【００６２】
シミュレーション装置１０は、予想クロック生成に応答して、スケジュール登録し終了する。またこのとき、クロック比較部３８は、予想クロックのイベントの発生を検出し、予想クロックのイベントに応答して入力クロックのイベントが発生しているかの判定を行う。時刻ｔ１においては、入力クロックが停止することなく供給されているので、処理を終了する。
【００６３】
その後、時刻ｔ２〜時刻ｔ４において、入力クロックのイベントが発生するごとに、周期が変動しているか否かの判断、および、逓倍波形生成が行われているか否かの判断が行われる。時刻ｔ１において、逓倍波形生成が行われているため、時刻ｔ２〜時刻ｔ４においては、時刻ｔ１で生成された逓倍クロックが継続的に出力される。
【００６４】
図１２の（ａ）を参照すると、時刻ｔ５において、入力クロックが停止していることが示されている。このとき、予想クロック生成部３７からは予想クロックが出力されている。クロック比較部３８は、時刻ｔ５において、予想クロックのイベントの発生に応答して、入力クロックと予想クロックとの比較を行う。クロック比較部３８は、入力クロックが停止しているので、その旨をエラー処理部３６に通知する。エラー処理部３６は、クロック比較部３８から入力クロックの停止が通知されたことに基づいて、エラー処理を行う。エラー処理を実行した後、不定値出力をスケジュールし処理は終了する。本動作にて、入力クロックの供給が停止された場合に、その供給停止を不正動作として検出可能である。
【００６５】
［第２の実施形態］
以下に、本発明の第２の実施形態について説明を行う。なお、第２の実施形態の説明に用いる図面に、上述の第１の実施形態で用いた図面と同じ符号を用いている要素は、第１の実施形態の構成要素と同様の構成・動作であるので、その詳細な説明は省略する。
【００６６】
図１３は、本発明における第２の実施形態のＰＬＬ回路モデル５０の構成を例示するブロック図である。図１３を参照すると、第２の実施形態におけるＰＬＬ回路モデル５０は、第１の実施形態のＰＬＬ回路モデル３０に、さらに、フィードバッククロック周期変動監視部５１とフィードバッククロック監視部５２とフィードバッククロック供給端子５８とを含んで構成されている。また、フィードバッククロック周期変動監視部５１には、フィードバッククロック供給端子５８を介して、逓倍クロック出力端子４３から出力される逓倍クロックがフィードバックされている。
【００６７】
第２の実施形態のＰＬＬ回路モデル５０は、フィードバッククロック供給端子５８を有し、ＰＬＬ回路モデル５０の出力信号をＣＴＳを介してフィードバックさせている。したがって、ＰＬＬ回路モデル５０は、外部入力クロックと内部ロジックの動作クロック信号の位相を一致させる事が可能な、位相調整機能つきのＰＬＬ回路を有するは半導体装置の論理シミュレーションに適用可能である。
【００６８】
図１３に示されているように、フィードバッククロック周期変動監視部５１は、フィードバッククロック周期測定部５３と、フィードバッククロック周期変化検出部５４とを含んで構成されている。また、フィードバッククロック監視部５２は、予想フィードバッククロック生成部５５とフィードバッククロック比較部５６と含んで構成されている。
【００６９】
フィードバッククロック周期測定部５３は、フィードバッククロック供給端子５８を介して供給される逓倍クロック（以下、フィードバッククロックと呼ぶ。）の周期を測定する機能ブロックである。フィードバッククロック周期変化検出部５４は、フィードバッククロック周期測定部５３から供給されるフィードバッククロック周期の測定値に基づいて、そのフィードバッククロックの周期が安定しているか否かの判断を行う機能ブロックである。
【００７０】
予想フィードバッククロック生成部５５は、逓倍設定値入力端子４１を介して供給される逓倍設定値とクロック周期測定部３３から出力される入力クロック周期の測定値とに基づいて、予想フィードバッククロックを生成する機能ブロックである。フィードバッククロックは、逓倍クロック出力端子４３から出力される逓倍クロックと同じ周期のクロックである。したがって、予想フィードバッククロック生成部５５は、逓倍クロックを生成する逓倍波形生成部３５と同様の動作によって、予想フィードバッククロックを生成する。
【００７１】
フィードバッククロック比較部５６は、予想フィードバッククロック生成部５５から供給される予想フィードバッククロックと、フィードバッククロック供給端子５８を介して供給されるフィードバッククロックとが同期しているかどうかを判定する機能ブロックである。遅延付加部５７は、逓倍波形生成部３５から出力される逓倍クロックに、所定の演算処理を実行して遅延クロックを生成する機能ブロックである。
【００７２】
以下に、図面を参照して第２の実施形態におけるＰＬＬ回路モデル５０の動作に関して説明を行う。図１４は、第２の実施形態の動作を例示するフローチャートである。図１４を参照すると、ステップＳ１０１からステップＳ１０８までの動作は、第１の実施形態の動作と同様である。
【００７３】
図１４のステップＳ１１０において、クロック周期測定部３３から供給される入力クロックの測定周期と、逓倍設定値入力端子４１介して供給される逓倍設定値とに基づいて、逓倍クロック出力端子４３から出力される逓倍クロックがフィードバックされたクロックを予測した予測フィードバッククロックを生成する。ここにおいて、入力クロックの周期を測定する動作は第１の実施形態と同様に行われる。
【００７４】
図１５は、フィードバッククロック周期変動監視部５１の動作を例示するフローチャートである。図１５を参照すると、ステップＳ３０１において、フィードバッククロック周期測定部５３はフィードバッククロックのイベントが発生したか否かの判断を行う。その判断の結果、イベントが発生したことを検出した場合、処理はステップＳ３０２に進む。フィードバッククロックのイベントが発生していない場合には、処理は終了する。を行い。
【００７５】
ステップＳ３０２において、フィードバッククロック周期測定部５３はフィードバッククロックの周期測定を行い、測定結果をフィードバッククロック周期変化検出部５４に供給する。ステップＳ３０３において、フィードバッククロック周期変化検出部５４は、フィードバッククロック周期測定部５３から供給される測定結果に基づいて、フィードバッククロックの周期の変動を監視する。ここにおいて、フィードバッククロックの周期の変動を検出した場合は、フィードバッククロック周期変化検出部５４はフィードバッククロックが変動している旨をエラー処理部３６に通知し、処理はステップ３０４に進む。フィードバッククロックが変動していない場合には処理は終了する。
【００７６】
ステップＳ３０４において、エラー処理部３６は、フィードバッククロック周期変化検出部５４からの通知に基づいてエラー処理を行う。エラー処理部３６におけるエラー処理の完了に応答して、処理はステップＳ３０５に進む。ステップＳ３０５において、ＰＬＬ回路の出力をスケジュールし処理を終了する。
【００７７】
図１６は、フィードバッククロック監視部５２の動作を例示するフローチャートである。図１６を参照すると、ステップＳ４０１において、フィードバッククロック比較部５６は、予想フィードバッククロック生成部５５から供給される信号に基づいて、予測フィードバッククロックを生成するイベントが発生しているか否かの判定を行う。
【００７８】
予測フィードバッククロックを生成するイベントが発生している時には、処理はステップＳ４０２に進む。ステップＳ４０２において、フィードバッククロック比較部５６は、予測フィードバッククロックと、フィードバッククロック供給端子５８を介して供給される入力フィードバッククロックとが同期しているか否かを判断する。フィードバッククロック比較部５６はその判断に基づいて、フィードバッククロックを供給するイベントが停止しているか否か判定する。イベントが発生していない場合は、フィードバッククロック比較部５６は、フィードバッククロックの停止をエラー処理部３６に通知し、処理はステップＳ４０３に進む。ステップＳ４０３において、エラー処理部３６は、その通知に基づいてエラー処理を実行し、ＰＬＬ回路モデル５０の出力値を不定とする。エラー処理部３６によるエラー処理の実行後、処理はステップＳ４０４に進む。ステップＳ４０４において、ＰＬＬ回路モデル５０の出力値を不定とするスケジュールを行い処理は終了する。
【００７９】
位相調整機能付きＰＬＬにおいては、フィードバッククロックについても、入力クロックと同様に安定したクロックを入力する必要がある。入力クロックの周波数測定結果と逓倍設定値より、予測フィードバッククロック信号のイベントを生成し、入力フィードバッククロック信号と比較することで、フィードバックループの不正動作を検出する事が可能になるなお、上述してきた複数の実施形態は、その構成・動作に矛盾が発生しない場合において組み合わせて実行することが可能である。
【図面の簡単な説明】
【００８０】
【図１】図１は、従来の論理シミュレータの構成を示すブロック図である。
【図２】図２は、従来の論理シミュレータの動作を示すフローチャートである。
【図３】図３は、従来の論理シミュレータの動作を示すタイミングチャートである。
【図４】図４は、従来の論理シミュレータの動作を示すタイミングチャートである。
【図５】図５は、本発明の倫理シミュレーション装置の構成を例示するブロック図である。
【図６】図６は、データ記憶部１１の構成を例示するブロック図である。
【図７】図７は、プログラム記憶部１２の構成を例示するブロック図である。
【図８】図８は、ＰＬＬ回路を搭載する半導体デバイスの構成を例示するブロック図である。
【図９】図９は、第１の実施形態のＰＬＬ回路モデルの構成を例示するブロック図である。
【図１０】図１０は、第１の実施形態の動作を例示するフローチャートである。
【図１１】図１１は、第１の実施形態の動作を例示するフローチャートである。
【図１２】図１２は、第１の実施形態の動作を例示するタイミングチャートである。
【図１３】図１３は、第２の実施形態の構成を例示するブロック図である。
【図１４】図１４は、第２の実施形態の動作を例示するフローチャートである。
【図１５】図１５は、第２の実施形態の動作を例示するフローチャートである。
【図１６】図１６は、第２の実施形態の動作を例示するフローチャートである。
【符号の説明】
【００８１】
１…情報処理装置
２…入力装置
３…表示装置
４…ＣＰＵ
５…メモリ
６…入出力インターフェース
７…大容量記憶装置
８…バス
１０…シミュレーション装置
１１…データ記憶部
１２…プログラム記憶部
２１…ネットリスト
２２…ライブラリ
２３…シミュレーションモデル
２４…論理シミュレーションプログラム
２５…半導体装置
２６…信号処理部
２７…ＰＬＬ回路
３０…ＰＬＬ回路モデル
３１…逓倍クロック生成部
３２…クロック監視部
３３…クロック周期測定部
３４…クロック周期変化検出部
３５…逓倍波形生成部
３６…エラー処理部
３７…予想クロック生成部
３８…クロック比較部
４１…逓倍設定値入力端子
４２…入力クロック供給端子
４３…逓倍クロック出力端子
５０…ＰＬＬ回路モデル
５１…フィードバッククロック周期変動監視部
５２…フィードバッククロック監視部
５３…フィードバッククロック周期測定部
５４…フィードバッククロック周期変化検出部
５５…予想フィードバッククロック生成部
５６…フィードバッククロック比較部
５７…遅延付加部
５８…フィードバッククロック供給端子
１００…第２従来モデル
１０１…クロック周期測定部
１０２…クロック周期変動検出部
１０３…逓倍波形生成部
１０４…エラー処理部
１０６…入力クロック供給端子
ＤＩＶ…逓倍設定値入力端子
ＯＵＴ…逓倍クロック出力端子
【図１】
0004651023.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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