(57)【特許請求の範囲】
【請求項１】
各々が複数の行電極からなる複数の行電極群と、前記複数の行電極群の各行電極に直交する方向に配列され前記行電極との交差点に表示セルを形成する複数の列電極とを備えたディスプレイパネルの駆動装置であって、
前記行電極群毎に制御信号を個別に発生する制御手段と、
前記行電極群毎に有し、各々が前記制御信号に応答して駆動パルスを発生してその駆動パルスを前記行電極群の各行電極に供給する行電極駆動回路と、
前記行電極群毎に前記制御信号の前記駆動回路への供給を遅延させる調整手段と、を備えたことを特徴とするディスプレイパネルの駆動装置。
【請求項２】
前記ディスプレイパネルは、プラズマディスプレイパネルであり、
前記駆動回路は、前記駆動パルスとしてサスティンパルスを発生するサスティンドライバを含むことを特徴とする請求項１記載のディスプレイパネルの駆動装置。
【請求項３】
前記調整手段は、前記行電極群毎に設けられた可変抵抗器とコンデンサとからなる遅延回路であることを特徴とする請求項１記載のディスプレイパネルの駆動装置。
【請求項４】
前記調整手段は、前記行電極群毎に設けられた正の温度特性を有する素子を含む遅延回路からなり、前記遅延回路各々は前記制御手段と前記サスティンドライバとの間に配置されていることを特徴とする請求項２記載のディスプレイパネルの駆動装置。
【請求項５】
前記調整手段は、前記駆動回路の温度を検出する温度センサと、前記温度センサによる検出温度に応じて前記制御信号の前記駆動回路への供給の遅延時間を調整する調整回路と、を前記行電極群毎に有することを特徴とする請求項１記載のディスプレイパネルの駆動装置。
【請求項６】
前記調整回路は、前記温度センサによる検出温度が高いほど前記制御信号の前記駆動回路への供給の遅延時間を長くすることを特徴とする請求項５記載のディスプレイパネルの駆動装置。
【請求項７】
前記調整手段は、前記駆動回路の電源から出力される電流の値を検出する電流センサと、前記電流センサによる検出電流値に応じて前記制御信号の前記駆動回路への供給の遅延時間を調整する調整回路と、を前記行電極群毎に有することを特徴とする請求項１記載のディスプレイパネルの駆動装置。
【請求項８】
前記調整回路は、前記電流センサによる検出電流値が高いほど前記制御信号の前記駆動回路への供給の遅延時間を長くすることを特徴とする請求項７記載のディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）等のディスプレイパネルの駆動装置に関する。
【０００２】
【従来の技術】
ＰＤＰは、周知の如く、薄型の平面表示装置として種々の研究がなされており、その１つにマトリクス表示方式のＰＤＰが知られている。
図１は、かかるＰＤＰを含んだＰＤＰ駆動装置の概略構成を示す図である。
図１において、ＰＤＰ１には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎｋ行）に対応した行電極対を為す行電極Ｙ1〜Ｙnk及び行電極Ｘ1〜Ｘnkが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、１画素に対応した放電セルが形成される。
【０００３】
行電極Ｘ1〜Ｘnk及び行電極Ｙ1〜Ｙnkはｋ行を１群とするｎ群に分けられている。すなわち、Ｘ1〜Ｘk，Ｘk+1〜Ｘ2k，……，Ｘ(n-1)k+1〜Ｘnk及びＹ1〜Ｙk，Ｙk+1〜Ｙ2k，……，Ｙ(n-1)k+1〜Ｙnkである。そのｎ群は各々がｎ個からなるＸ行電極ドライバ３1〜３n及びＹ行電極ドライバ４1〜４nに対応している。
アドレスドライバ２は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、列電極Ｄ1〜Ｄmに印加する。
【０００４】
Ｘ行電極ドライバ３1〜３nは、サスティンドライバ５1〜５nと出力ドライバ６1〜６nとからなる。サスティンドライバ５1〜５nと出力ドライバ６1〜６nとの接続ラインＸＬはｎ個で共通接続されている。サスティンドライバ５1〜５n各々は駆動パルスとして、各放電セルの残留壁電荷量を初期化する為のリセットパルス、後述するが如き発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらを出力ドライバ６1〜６nを介して行電極Ｘ1〜Ｘnkに印加する。
【０００５】
Ｙ行電極ドライバ４1〜４nは、サスティンドライバ７1〜７nとスキャンドライバ８1〜８nとからなる。サスティンドライバ７1〜７nとスキャンドライバ８1〜８nとの接続ラインＹＬはｎ個で共通接続されている。サスティンドライバ７1〜７n各々は駆動パルスとして、Ｘ行電極ドライバ３1〜３nのサスティンドライバ５1〜５nと同様に、各放電セルの残留壁電荷量を初期化する為のリセットパルス、発光放電セルの放電発光状態を維持させる為の維持放電パルスを発生し、これらをスキャンドライバ８1〜８nを介して行電極Ｙ1〜Ｙnkに印加する。スキャンドライバ８1〜８n各々は、各放電セルに対し画素データパルスに応じた電荷量を形成せしめて発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生し、これらを行電極Ｙ1〜Ｙnkに印加する。
【０００６】
接続ラインＸＬ，ＹＬはドライバ間の駆動パルスの電圧レベルを一定にするために備えられている。
サスティンドライバ５1〜５n、出力ドライバ６1〜６n、サスティンドライバ７1〜７n及びスキャンドライバ８1〜８nの各駆動パルスの発生タイミングは制御回路９によって制御される。
【０００７】
図２はサスティンドライバ７1及びスキャンドライバ８1の構成を示している。サスティンドライバ７1は電源Ｂ１，Ｂ２、コンデンサＣ、コイルＬ１〜Ｌ２、抵抗Ｒ１、ダイオードＤ１，Ｄ２、スイッチング素子Ｓ１〜Ｓ６、を有している。電源Ｂ１は電圧ＶRを出力する。電源Ｂ２は電圧ＶSを出力する。電源Ｂ１の負端子はアース接続され、正端子はスイッチング素子Ｓ６、そして抵抗Ｒ１を介して上記の共通接続ラインＹＬに接続されている。
【０００８】
共通接続ラインＹＬはスイッチング素子Ｓ５、そしてスイッチング素子Ｓ４を介してアース接続されている。スイッチング素子Ｓ５とスイッチング素子Ｓ４との接続ラインＣＬには、電源Ｂ２の正端子から電圧ＶSがスイッチング素子Ｓ３を介して印加されるようになっている。その接続ラインＣＬとアースとの間には接続ラインＣＬ側から順にスイッチング素子Ｓ１、ダイオードＤ１、コイルＬ１、コンデンサＣが直列に接続されている。ダイオードＤ１の極性についてはアノードがコイルＬ１側で、カソードがスイッチング素子Ｓ１側である。そのスイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列部分に並列にコイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路が接続されている。コイルＬ２の一端は接続ラインＣＬに接続され、スイッチング素子Ｓ２の一端はコンデンサＣに接続されている。ダイオードＤ２の極性についてはアノードがコイルＬ２側で、カソードがスイッチング素子Ｓ２側である。
【０００９】
スキャンドライバ８1は、電源Ｂ３、スイッチング素子Ｓ７1〜Ｓ７k，Ｓ８1〜Ｓ８k、ダイオードＤ７1〜Ｄ７k，Ｄ８1〜Ｄ８kからなる。電源Ｂ３は電圧Ｖｈを出力する。電源Ｂ３の正端子は接続ラインＹＬに接続され、負端子はスキャンドライバ８1内の負側接続ラインＮＬに接続されている。接続ラインＹＬと負側接続ラインＮＬとの間にはスイッチング素子Ｓ７1とＳ８1とが直列に接続され、またダイオードＤ７1とＤ８1とが直列に接続されている。ダイオードＤ７1，Ｄ８1極性についてはダイオードＤ７1のカソードが接続ラインＹＬ側となり、ダイオードＤ７1のアノードとダイオードＤ８1のカソードが互いに接続それ、ダイオードＤ８1のアノードが接続ラインＮＬ側となっている。更に、スイッチング素子Ｓ７1とＳ８1との接続点と、ダイオードＤ７1とＤ８1との接続点とは互いに接続され、その接続点間の接続ラインは行電極Ｙ1に接続されている。スイッチング素子Ｓ７2，Ｓ８2，ダイオードＤ７2，Ｄ８2及び行電極Ｙ2，……，スイッチング素子Ｓ７k，Ｓ８k，ダイオードＤ７k，Ｄ８k及び行電極Ｙkの各々についてもスイッチング素子Ｓ７1，Ｓ８1，ダイオードＤ７1，Ｄ８1及び行電極Ｙ1と同様に接続されている。
【００１０】
スイッチング素子Ｓ１〜Ｓ６，Ｓ７1〜Ｓ７k，Ｓ８1〜Ｓ８k各々のオンオフは制御回路９から供給される制御信号によって制御される。
サスティンドライバ７2〜７nと共にＸ行電極ドライバ３1〜３nのサスティンドライバ５1〜５nもサスティンドライバ７1と同様の構成を備えている。ただし、Ｘ行電極ドライバ３1〜３nのサスティンドライバ５1〜５nの場合には電源Ｂ１の極性はサスティンドライバ７1〜７nとは逆極性で接続されている。また、スキャンドライバ８2〜８nと共にＸ行電極ドライバ３1〜３nの出力ドライバ６1〜６nもスキャンドライバ８1と同様の構成を備えている。
【００１１】
次に、かかる構成のＰＤＰ駆動装置の動作、特にサスティンドライバ７1及びスキャンドライバ８1について図３のタイミングチャートを参照しつつ説明する。ＰＤＰ駆動装置の動作はリセット期間、アドレス期間及びサスティン期間からなる。
先ず、リセット期間になると、Ｘ行電極ドライバ３1〜３nのサスティンドライバ５1〜５n及びＹ行電極ドライバ４1〜４nのサスティンドライバ７1〜７nではリセットパルスが各々発生される。そのリセットパルスは行電極Ｘ1〜Ｘnk及び行電極Ｙ1〜Ｙnkに同時に印加される。図３には行電極Ｘ1に印加される負のリセットパルスと行電極Ｙ1に印加される正のリセットパルスとが示されている。
【００１２】
サスティンドライバ７1及びスキャンドライバ８1について具体的に説明すると、このリセット期間にサスティンドライバ７1ではスイッチング素子Ｓ６がオンとなりスイッチング素子Ｓ１〜Ｓ５及びがオフとされる。スキャンドライバ８1ではスイッチング素子Ｓ７1〜Ｓ７kがオンとなり、スイッチング素子Ｓ８1〜Ｓ８kがオフとなる。よって、電源Ｂ１の正端子から電流が抵抗Ｒ１、接続ラインＹＬ、スイッチング素子Ｓ７1〜Ｓ７kを介して行電極Ｙ1〜Ｙkに流れ、行電極Ｙ1〜Ｙkに印加される電圧は行電極Ｘ1〜Ｘn，Ｙ1〜Ｙk間の容量成分により徐々に上昇して図３に示す如き正のリセットパルスが形成される。そのリセットパルスの電圧は最終的にはＶRとなる。その時点でスイッチング素子Ｓ４及びＳ５がオンに、スイッチング素子Ｓ６がオフとなり、それにより接続ラインＹＬがアースレベルになることによってリセットパルスは消滅する。
【００１３】
これらリセットパルスの行電極Ｘ1〜Ｘnk及び行電極Ｙ1〜Ｙnkへの同時印加により、ＰＤＰ１の全ての放電セルが放電励起して荷電粒子が発生し、この放電終了後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
リセットパルスの消滅後はアドレス期間となり、アドレス期間にはアドレスドライバ２は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰmに変換し、これを１行分毎に列電極Ｄ1〜Ｄmに順次印加する。図３に示すように電極Ｙ1に対しては画素データパルスＤＰ1〜ＤＰmが印加される。その画素データパルスＤＰ1〜ＤＰm各々の印加タイミングに同期させてスキャンドライバ８1〜８nによって走査パルスが行電極Ｙ1〜Ｙnkに走査順に印加される。
【００１４】
スキャンドライバ８1について具体的に説明すると、先ず、スイッチング素子Ｓ７1がオフとなり、同時にスイッチング素子Ｓ８1がオンとなる。これにより、行電極Ｙ1には図３に示すように電源Ｂ３による電圧−Ｖhが印加され、これが走査パルスとなる。なお、行電極Ｘ1には図３に示すようにアース電位の０Ｖが印加される。スイッチング素子Ｓ７1がオンとなり、同時にスイッチング素子Ｓ８1がオフとなると、次に、スイッチング素子Ｓ７2がオフとなり、同時にスイッチング素子Ｓ８2がオンとなり、行電極Ｙ2に走査パルスが印加される。このようにして行電極Ｙ1〜Ｙkにその順番に走査パルスが印加される。
【００１５】
走査パルスが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００１６】
アドレス期間後、サスティン期間になると、Ｘ行電極ドライバ３1〜３nは正電圧のサスティンパルスＩＰxを電極Ｘ１〜Ｘnkに印加し、Ｙ行電極ドライバ４1〜４nは、サスティンパルスＩＰxが消滅すると、サスティンパルスＩＰYを電極Ｙ１〜Ｙnkに印加する。このサスティンパルスＩＰxの電極Ｘ１〜Ｘnkへの印加と、サスティンパルスＩＰYの電極Ｙ１〜Ｙnkへの印加が交互に行われ、壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
【００１７】
サスティンドライバ７1について具体的に説明すると、サスティン期間ではスイッチング素子Ｓ１がオンとなり、スイッチング素子Ｓ４がオフとなる。スイッチング素子Ｓ４がオンであったときには電極Ｙ1の電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣに蓄えられている電荷によりコイルＬ１、ダイオードＤ１、スイッチング素子Ｓ１、スイッチング素子Ｓ５、接続ラインＹＬ、そしてスイッチング素子Ｓ７1を介して電流が行電極Ｙ1に達して行電極Ｙ1，Ｘ1間の容量成分を充電させる。このとき、コイルＬ２及びその容量成分の時定数により電極Ｙ1の電位は図３に示すように徐々に上昇する。
【００１８】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、行電極Ｙ1には電源Ｂ２による電圧ＶSがスイッチング素子Ｓ３、スイッチング素子Ｓ５、接続ラインＹＬ、そしてスイッチング素子Ｓ７1を介して印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、行電極Ｙ1，Ｘ1間の容量成分に蓄積された電荷により電極Ｙ1からダイオードＤ７1、接続ラインＹＬ、スイッチング素子Ｓ５、コイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣに電流が流れ込む。このとき、コイルＬ２及びコンデンサＣの時定数により電極Ｙ1の電位は図３に示すように徐々に低下する。行電極Ｙ1の電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。かかる動作によって、行電極Ｙ1には図３に示した如き正電圧のサスティンパルスＩＰyが印加される。
【００１９】
【発明が解決しようとする課題】
上述のように、行電極Ｘ1〜Ｘnk及び行電極Ｙ1〜Ｙnkをｋ行を１群とするｎ群に分けられ、行電極群毎にＸ行電極ドライバ及びＹ行電極ドライバが備えられている。これは１つのドライバに対する負荷を低下させて全体の発熱を各ドライバに分散させるためである。
【００２０】
しかしながら、複数のＸ行電極ドライバ及びＹ行電極ドライバ各々で制御信号に対するＦＥＴ等からなるスイッチング素子の応答速度のバラツキがあるため、それが各行電極ドライバにおける駆動パルスの発生の時間的誤差となって現れる。この駆動パルスの発生の時間的誤差は、行電極ドライバ間の共通接続ラインの存在により先に駆動パルスを発生した行電極ドライバに負荷を与えることとなり、その行電極ドライバから行電極への電流値が増大して発熱を招くという問題点があった。例えば、Ｙ行電極ドライバ４1からサスティンパルスが図４(a)に示すように出力され始めた後、若干の遅延時間を経てＹ行電極ドライバ４2からサスティンパルスが図４(b)に示すように出力された場合には、Ｙ行電極ドライバ４1の駆動パルスによる出力電流は図４(ｃ)に示すようになり、図４(d)に示すＹ行電極ドライバ４2の駆動パルスによる出力電流に比べて多くなり、Ｙ行電極ドライバ４1の発熱量が増大することになる。
【００２１】
そこで、本発明の目的は、行電極群各々の行電極駆動回路の消費電力をほぼ均一にさせてその発熱量の増大を防止することができるディスプレイパネルの駆動装置を提供することである。
【００２２】
【課題を解決するための手段】
本発明のディスプレイパネルの駆動装置は、各々が複数の行電極からなる複数の行電極群と、複数の行電極群の各行電極に直交する方向に配列され行電極との交差点に表示セルを形成する複数の列電極とを備えたディスプレイパネルの駆動装置であって、行電極群毎に制御信号を個別に発生する制御手段と、行電極群毎に有し、各々が制御信号に応答して駆動パルスを発生してその駆動パルスを行電極群の各行電極に供給する行電極駆動回路と、行電極群毎に制御信号の駆動回路への供給を遅延させる調整手段と、を備えたことを特徴としている。
【００２３】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図５は、本発明によるＰＤＰ駆動装置の構成を示しており、図１に示した従来装置と同一部分は同一符号を用いて示している。この図５のＰＤＰ駆動装置においては、制御回路９とＸ行電極ドライバ３1〜３nのサスティンドライバ５1〜５n各々との間には遅延回路１０1〜１０nが挿入され、同様に制御回路９とＹ行電極ドライバ４1〜４nのサスティンドライバ７1〜７n各々との間に遅延回路１１1〜１１nが挿入されている。すなわち、サスティンドライバ５1〜５nのスイッチング素子のオンオフの制御信号が制御回路９から遅延回路１０1〜１０nを介してサスティンドライバ５1〜５nへ供給される。また、サスティンドライバ７1〜７nのスイッチング素子のオンオフの制御信号が制御回路９から遅延回路１１1〜１１nを介してサスティンドライバ７1〜７nへ供給される。
【００２４】
遅延回路１０1〜１０n及び遅延回路１１1〜１１n各々は図５に示すように抵抗Ｒｘ1〜Ｒｘn，Ｒｙ1〜ＲｙnとコンデンサＣｘ1〜Ｃｘn，Ｃｙ1〜Ｃｙnとからなる積分回路によって構成されている。抵抗Ｒｘ1〜Ｒｘn，Ｒｙ1〜Ｒｙnは可変抵抗器であり、これにより遅延回路１０1〜１０n及び遅延回路１１1〜１１n各々の遅延時間は手動により任意に設定することができる。
【００２５】
よって、制御回路９からの制御信号に対する応答速度が速いサスティンドライバ程、そのドライバに接続された遅延回路の遅延時間を長く設定することにより、各サスティンドライバ（スイッチング素子Ｓ１〜Ｓ６）の動作タイミングを一致させることができ、これにより駆動パルス（リセットパルス及びサスティンパルス）の発生タイミングを一致させることができる。その結果、Ｘ行電極ドライバ３1〜３nの出力ドライバ６1〜６n各々から行電極Ｘ1〜Ｘnkに出力される電流値がほぼ均等になり、同様に、Ｙ行電極ドライバ４1〜４nのスキャンドライバ８1〜８n各々から行電極Ｙ1〜Ｙnkに出力される電流値がほぼ均等になるので、スイッチング素子等の素子による発熱が各行電極ドライバ３1〜３n，４1〜４nに分散される。
【００２６】
図６は本発明の他の実施例のＰＤＰ駆動装置の構成を示しており、図１に示した従来装置と同一部分は同一符号を用いて示している。この図６のＰＤＰ駆動装置において、遅延回路１２1〜１２n，１３1〜１３nが設けられていることは図５の装置と同様である。図６の駆動装置ではサスティンドライバ５1〜５n各々はその遅延回路１２1〜１２nを含んだ構成でモジュール化されている。同様に、サスティンドライバ７1〜７n各々はその遅延回路１３1〜１３nを含んだ構成でモジュール化されている。
【００２７】
遅延回路１２1〜１２n，１３1〜１３n各々は図３に示すように抵抗Ｒ１ｘ1〜Ｒ１ｘn，Ｒ１ｙ1〜Ｒ１ｙnとコンデンサＣ１ｘ1〜Ｃ１ｘn，Ｃ１ｙ1〜Ｃ１ｙnとからなる積分回路によって構成されている。抵抗Ｒ１ｘ1〜Ｒ１ｘn，Ｒ１ｙ1〜Ｒ１ｙnとコンデンサＣ１ｘ1〜Ｃ１ｘn，Ｃ１ｙ1〜Ｃ１ｙnは正の温度特性を有している。
【００２８】
よって、行電極Ｘ1〜Ｘnk，Ｙ1〜Ｙnkのうちのいずれかの行電極への供給電流値が大となり対応するサスティンドライバの発熱量が大きくなると、その発熱によってそのサスティンドライバ内の遅延回路の例えば、抵抗の値が増加して遅延回路の遅延時間が長くなる。これにより、各サスティンドライバ（スイッチング素子Ｓ１〜Ｓ６）の動作タイミングを一致させることができるので、駆動パルス（リセットパルス及びサスティンパルス）の発生タイミングを一致させることができる。その結果、Ｘ行電極ドライバ３1〜３nの出力ドライバ６1〜６n各々から行電極Ｘ1〜Ｘnkに出力される電流値がほぼ均等になり、同様に、Ｙ行電極ドライバ４1〜４nのスキャンドライバ８1〜８n各々から行電極Ｙ1〜Ｙnkに出力される電流値がほぼ均等になるので、スイッチング素子等の素子による発熱が各行電極ドライバ３1〜３n，４1〜４nに分散される。
【００２９】
図７は本発明の他の実施例のＰＤＰ駆動装置の構成を示しており、図１に示した従来装置と同一部分は同一符号を用いて示している。この図７のＰＤＰ駆動装置においては、制御回路９とＸ行電極ドライバ３1〜３nのサスティンドライバ５1〜５n各々には温度センサ１５1〜１５nが取り付けられている。温度センサ１５1〜１５nはサスティンドライバ５1〜５nの温度を検出してその検出温度を示す信号を制御回路９に供給する。同様に、Ｙ行電極ドライバ４1〜４nのサスティンドライバ７1〜７n各々には温度センサ１６1〜１６nが取り付けられている。温度センサ１６1〜１６nはサスティンドライバ７1〜７nの温度を検出してその検出温度を示す信号を制御回路９に供給する。
【００３０】
制御回路９は温度センサ１５1〜１５n，１６1〜１６n各々から供給される信号が示す検出温度を監視し、検出温度の上昇が検出されると、対応するサスティンドライバへの制御信号の供給タイミングを遅らせ、検出温度の降下が検出されると、対応するサスティンドライバへの制御信号の供給タイミングを進める。
よって、各サスティンドライバ（スイッチング素子Ｓ１〜Ｓ６）の動作タイミングを一致させることができるので、駆動パルス（リセットパルス及びサスティンパルス）の発生タイミングを一致させることができる。その結果、Ｘ行電極ドライバ３1〜３nの出力ドライバ６1〜６n各々から行電極Ｘ1〜Ｘnkに出力される電流値がほぼ均等になり、同様に、Ｙ行電極ドライバ４1〜４nのスキャンドライバ８1〜８n各々から行電極Ｙ1〜Ｙnkに出力される電流値がほぼ均等になるので、スイッチング素子等の素子による発熱が各行電極ドライバ３1〜３n，４1〜４nに分散される。
【００３１】
図８は本発明の他の実施例のＰＤＰ駆動装置の構成を示しており、図１に示した従来装置と同一部分は同一符号を用いて示している。この図８のＰＤＰ駆動装置においては、Ｘ行電極ドライバ３1〜３nのサスティンドライバ５1〜５n各々における電源Ｂ２の正端子から出力される電流値を検出する電流センサ１７1〜１７nが設けられている。同様に、Ｙ行電極ドライバ４1〜４nのサスティンドライバ７1〜７n各々における電源Ｂ２の正端子から出力される電流値を検出する電流センサ１８1〜１８nが設けられている。電流センサ１７1〜１７n，１８1〜１８nの検出出力は制御回路９に供給される。
【００３２】
制御回路９は電流センサ１７1〜１７n，１８1〜１８n各々から供給される信号が示す検出電流値を監視し、検出電流値の上昇が検出されると、対応するサスティンドライバへの制御信号の供給タイミングを遅らせ、検出電流値の降下が検出されると、対応するサスティンドライバへの制御信号の供給タイミングを進める。
【００３３】
よって、各サスティンドライバ（スイッチング素子Ｓ１〜Ｓ６）の動作タイミングを一致させることができるので、駆動パルス（リセットパルス及びサスティンパルス）の発生タイミングを一致させることができる。その結果、Ｘ行電極ドライバ３1〜３nの出力ドライバ６1〜６n各々から行電極Ｘ1〜Ｘnkに出力される電流値がほぼ均等になり、同様に、Ｙ行電極ドライバ４1〜４nのスキャンドライバ８1〜８n各々から行電極Ｙ1〜Ｙnkに出力される電流値がほぼ均等になるので、スイッチング素子等の素子による発熱が各行電極ドライバ３1〜３n，４1〜４nに分散される。
【００３４】
なお、表示面を垂直にしてＰＤＰ１を設置する場合には、ＰＤＰ１の上部の温度が下部よりも上昇する。上記のように行電極ドライバ各々から行電極に出力される電流値をほぼ均一にしてもＰＤＰ１の上部の温度が下部よりも上昇するならば、ＰＤＰ１の上部の温度上昇を考慮して制御信号のタイミングを意図的にずらして、すなわちＰＤＰ１の下部のサスティンドライバに供給される制御信号のタイミングを早くして、サスティンパルスが早く出力されるようにしても良い。これにより、ＰＤＰ１の上部の温度が下部よりも上昇する場合に、ＰＤＰ１の下部の行電極ドライバから行電極に出力される電流値を多くして行電極ドライバの発熱量を均一化することができる。
【００３５】
【発明の効果】
以上の如く、本発明によれば、行電極群各々の行電極駆動回路の消費電力をほぼ均一にさせることができるので、各行電極駆動回路の発熱量の増大を防止することができる。
【図面の簡単な説明】
【図１】ＰＤＰ駆動装置を示すブロック図である。
【図２】従来の駆動装置の構成を示す回路図である。
【図３】図２の装置の各部のタイムチャートである。
【図４】サスティンパルスのタイミング及び駆動電流波形を示す図である。
【図５】本発明の実施例を示すブロック図である。
【図６】本発明の他の実施例を示すブロック図である。
【図７】本発明の他の実施例を示すブロック図である。
【図８】本発明の他の実施例を示すブロック図である。
【符号の説明】
１  ＰＤＰ
２  アドレスドライバ
３1〜３n  Ｘ行電極ドライバ
４1〜４n  Ｙ行電極ドライバ
９  制御回路
【図１】
0004651221.tif 000002
【図２】
0004651221.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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