(57)【特許請求の範囲】
【請求項１】
互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、
この第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２画素電極と、
映像信号配線にゲート電極が接続されたソースおよびドレイン電極とを有する入力トランジスタと、
前記第１および第２の画素電極を前記第１および第２の電源端子の電位にプリチャージするために前記第１および第２の画素電極と前記第１および第２の電源端子との間に接続された一対の第１のスイッチトランジスタと、
前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に入力された映像信号の値に応じて再分配するために、前記入力トランジスタのソースおよびドレイン電極と前記第１および第２の画素電極の間にそれぞれ接続された１対の第２のスイッチトランジスタと、を備えることを特徴とする液晶画素メモリ。
【請求項２】
前記電源回路は第１および第２のレベル間で交互に遷移する交流電圧を前記第１および第２の電源端子に供給するように構成されることを特徴とする請求項１に記載の液晶画素メモリ。
【請求項３】
さらに映像信号を取り込むサンプリングトランジスタと、前記サンプリングトランジスタによって取り込まれた映像信号を保持して前記入力トランジスタのゲート電極に印加する容量素子とを含むサンプルホールド回路を備えることを特徴とする請求項１に記載の液晶画素メモリ。
【請求項４】
さらに前記第１および第２画素電極間に配置され、前記基準電位に設定される共通電極を備えることを特徴とする請求項１に記載の液晶画素メモリ。
【請求項５】
前記入力トランジスタはＮチャネルトランジスタであり、ダイオード接続されたＰチャネルトランジスタを介して映像信号を受け取るように接続されることを特徴とする請求項１に記載の液晶画素メモリ。
【請求項６】
互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２の電源端子と、
前記第１および第２の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第１および第２画素電極と、
映像信号を受け取るゲート電極を有する入力トランジスタとを備える液晶画素メモリの駆動方法であって、
前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続して、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にそれぞれプリチャージする手順と、
前記第１および第２の画素電極を前記第１および第２の電源端子から切り離たした後、前記第１および第２の画素電極を前記第入力トランジスタのソースおよびドレイン電極に接続して、前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に与えられた映像信号の値に応じて再配分することにより前記第１および第２の画素電極の電位を決定する手順と、を備えること特徴とする液晶画素メモリの駆動方法。
【請求項７】
前記第１および第２電源端子の電位関係を変化させるために第１および第２レベル間で交互に遷移する交流電圧を前記第１および第２電源端子に供給することを特徴とする請求項６に記載の液晶画素メモリの駆動方法。
【請求項８】
さらにサンプルホールド回路により複数の映像信号配線の１本から映像信号を取り込み持続的に前記入力トランジスタのゲートに出力することを特徴とする請求項６に記載の液晶画素メモリの駆動方法。
【請求項９】
前記映像信号のリフレッシュ周期が前記液晶駆動電圧の反転周期に一致しないことを特徴とする請求項６に記載の液晶画素メモリの駆動方法。
【請求項１０】
前記映像信号のリフレッシュ周期が前記液晶駆動電圧の反転周期よりも長いことを特徴とする請求項６に記載の液晶画素メモリの駆動方法。
【請求項１１】
一対の支持基板と、
前記一対の支持基板間に挟持される液晶層と、
一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、
各画素回路は互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、
前記第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２画素電極と、
映像信号を受け取るゲート電極とソースおよびドレイン電極とを有する入力トランジスタと、
前記第１および第２の画素電極を前記第１および第２の電源端子の電位にそれぞれプリチャージするために前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続する機能、および前記第１および第２画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給された映像信号の値に応じて再分配するために前記第１および第２画素電極を前記入力トランジスタのソース、ドレイン電極の一方および他方にそれぞれ接続する機能を有するスイッチ回路と、を含むことを特徴とする液晶表示装置。
【請求項１２】
前記支持基板は前記複数の画素回路の行に沿って配置される複数の走査配線と、前記複数の画素回路の行に沿って配置される複数のプリチャージ制御配線と、複数の画素回路の列に沿って配置される複数の映像信号配線とを有し、
各画素回路は前記複数の走査配線および前記複数の映像信号配線によって区画された複数の画素領域の１つに配置され、
各画素回路のスイッチ回路は前記複数のプリチャージ制御配線の１本に接続されるゲート電極を有する第１および第２接続トランジスタと前記複数の走査配線の１本に接続されるゲート電極を有する第３および第４接続トランジスタを有し、
前記第１および第２画素電極は、第１および第２接続トランジスタのソースおよびドレイン電極を介して前記第１および第２電源端子にそれぞれ接続されると共に、前記第３および第４接続トランジスタのソースおよびドレイン電極を介して前記入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、
前記入力トランジスタのゲート電極は前記複数の映像信号配線の１本からの映像信号を受け取るように接続されることを特徴とする請求項１１に記載の液晶表示装置。
【請求項１３】
各画素回路はさらに映像信号を取り込むサンプリングトランジスタと、前記サンプリングトランジスタによって取り込まれた映像信号を保持して前記入力トランジスタのゲート電極に印加する容量素子とを含むサンプルホールド回路を備えることを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記支持基板はさらに前記複数の画素回路の行に沿って配置される複数の第２走査配線を有し、前記サンプリングトランジスタのゲートが前記複数の第２走査配線の１本に接続されることを特徴とする請求項１３に記載の液晶表示装置。
【請求項１５】
前記支持基板は前記複数の画素回路の第１および第２電源端子をそれぞれ構成して前記電源回路に接続される複数対の電源配線を有することを特徴とする請求項１２に記載の液晶表示装置。
【請求項１６】
前記第３および第４の接続トランジスタ、並びに前記第１および第２の電源配線は隣接する２つの画素回路によって共有されることを特徴とする請求項１５に記載の液晶表示装置。  
【請求項１７】
さらに前記第１および第２の画素電極間に配置され、前記基準電位に設定される共通電極を備えることを特徴とする請求項１１に記載の液晶表示装置。
【請求項１８】
前記第１および第２の画素電極は相互に咬合する櫛歯状の透明電極であることを特徴とする請求項１１に記載の液晶表示装置。
【請求項１９】
各画素回路はさらに絶縁膜を介して前記第１および第２の画素電極の一部に重なる反射電極を含むことを特徴とする請求項１８に記載の液晶表示装置。
【請求項２０】
前記入力トランジスタはＮチャネルトランジスタであり、ダイオード接続されたＰチャネルトランジスタを介して映像信号を受け取るように接続されることを特徴とする請求項１１に記載の液晶表示装置。
【請求項２１】
一対の支持基板間に設けられる液晶層と、
一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路と、
前記複数の画素回路の行に沿って配置される複数の第１アドレス配線と、
複数のプリチャージ制御配線と、
前記複数の画素回路の列に沿って配置される複数の第２アドレス配線と、
前記複数の画素回路の列に沿って配置される複数の映像信号配線とを有し、
各画素回路は前記複数の第１アドレス配線および前記複数の第２アドレス配線によって区画された複数の画素領域の１つに配置され、
各画素回路は、互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２の電源端子と、この第１および第２の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を、実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２の画素電極と、ゲート電極、ソースおよびドレイン電極とを有する入力トランジスタと、前記複数のプリチャージ制御配線の１本に接続されるゲート電極を有する第１および第２接続トランジスタと、前記第１のアドレス配線の１本に接続されるゲート電極を有する第３の接続トランジスタと、前記第１のアドレス配線の１本に接続されるゲート電極を有する第４の接続トランジスタとを有し、
前記第１および第２の画素電極は、第１および第２の接続トランジスタのソースおよびドレイン電極を介して前記第１および第２の電源端子にそれぞれ接続されると共に、前記第３および第４の接続トランジスタのソースおよびドレイン電極を介して前記入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、
前記入力トランジスタのゲート電極は前記複数の映像信号配線の１本からの映像信号を受け取るように接続されることを特徴とする液晶表示装置。
【請求項２２】
一対の支持基板と、
この一対の支持基板間に設けられた液晶層と、
一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、
各画素回路が互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、
第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第１および第２画素電極と、
映像信号を受け取るゲートを有し第１および第２画素電極に保持された電荷を映像信号に対応して再配分する入力トランジスタとを含む液晶表示装置の駆動方法であって、
前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続して、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にプリチャージする手順と、
前記第１および第２の画素電極を前記第１および第２の電源端子から切り離した後、前記第１および第２の画素電極を前記入力トランジスタのソースおよびドレイン電極に接続して、前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給される映像信号の値に応じて再配分することにより、前記第１および第２の画素電極の電位を決定する手順と、を含むことを特徴とする液晶表示装置の駆動方法。
【請求項２３】
前記映像信号は、ダイオード接続された前記入力トランジスタとは逆の極性を持つトランジスタを介して、前記入力トランジスタのゲート電極に供給され、
かつ前記映像信号を供給する際に、前記ダイオード接続された前記入力トランジスタとは逆の極性を持つトランジスタが逆バイアスされない電圧レベルに、前記入力トランジスタのゲート電位を設定する手順と、
しかる後に映像信号を供給する手順を含むことを特徴とする請求項２２に記載の液晶表示装置の駆動方法。
【請求項２４】
前記映像信号は単極性であることを特徴とする請求項２２に記載の液晶表示装置の駆動方法。
【請求項２５】
前記第１および第２電源端子の電位関係を変化させるために第１および第２レベル間で交互に遷移する交流電圧を前記第１および第２電源端子に供給することを特徴とする請求項２４に記載の液晶表示装置の駆動方法。
【請求項２６】
さらにサンプルホールド回路により映像信号を取り込み持続的に前記入力トランジスタのゲート電極に出力することを特徴とする請求項２４に記載の液晶表示装置の駆動方法。
【請求項２７】
前記映像信号のリフレッシュ周期が前記液晶駆動電圧の反転周期に一致しないことを特徴とする請求項２４に記載の液晶表示装置の駆動方法。
【請求項２８】
前記映像信号のリフレッシュ周期が前記液晶駆動電圧の反転周期よりも長いことを特徴とする請求項２４に液晶表示装置の記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶分子の配向を制御するために周期的に極性反転される液晶駆動電圧を液晶層に印加する液晶画素メモリ、液晶表示装置、およびこれらの駆動方法に関する。
【背景技術】
【０００２】
例えばアクティブマトリクス液晶表示装置は文字やグラフィックの情報を表示する表示装置としてＯＡ機器、その他の様々な機器で用いられている。この液晶表示装置は通常一対の基板間に液晶層を挟持した構造の表示パネルである。この表示パネルでは、複数の画素が表示画面を構成するためにマトリクス状に配置され、各々薄膜トランジスタ（ＴＦＴ：Thin Film Transistor)を介して駆動される。
【０００３】
従来のアクティブマトリクス液晶表示装置は、通常線順次走査方式で複数の画素を駆動する。線順次走査方式では、複数の画素が１水平ラインを構成する行単位に順次選択され、１水平ライン分の映像信号が選択行の画素に供給される。各画素はこの映像信号により充放電される画素容量を有し、この画素容量は映像信号の電圧を液晶駆動電圧として液晶層に印加する一対の電極間に得られる液晶容量とこの液晶容量に並列的に接続される補助容量とを含む。液晶分子の配向は液晶駆動電圧に対応して一対の電極間に生成される電界により制御される。液晶駆動電圧は映像信号のリフレッシュ周期である１フレーム期間毎に変化する。
【０００４】
液晶分子の配向が一方向の電界により継続的に制御されると、液晶分子の偏在化が液晶層内に生じる。この偏在化は液晶表示装置を動作不能にするため、液晶駆動電圧の極性は例えば１フレーム期間毎に反転する必要がある。さらに、ドット反転駆動がフリッカを抑制するために行われる場合には、液晶分子の配向が隣接画素間で互いに逆の極性に設定される液晶駆動電圧により制御される。この場合、１水平ライン分の映像信号が１水平走査期間毎に極性反転され、複数の信号配線を介して選択行の画素に供給される。具体的には、信号配線用ドライバＬＳＩが１水平ライン分の映像信号に対応して複数の映像信号配線を駆動する。これら信号配線に寄生する配線容量はこのドライバＬＳＩによって１水平走査期間毎に反転した極性で充放電されるため、ドライバＬＳＩの消費電力は極めて大きい。ドライバＬＳＩの消費電力Pは、これら信号配線の総配線容量をCL、フレーム周波数をｆF、走査線数をNS  、映像信号の最大振幅（Peak-to-Peak値）をVSIGとすると、おおよそ
P  ＝CL・ｆF・ＮS・VSIG 2 
で与えられるが、液晶表示装置の表示パネルが大型化、高精細化すると、映像信号の配線容量と駆動回路のクロック周波数の両方が増大するため、信号配線ドライバＬＳＩの消費電力が加速度的に増大することがわかる。この問題の解決策としては、第１の従来技術が提案されている(例えば特許文献１および特許文献２を参照)。この技術は、例えばＳＲＡＭ構造のメモリ素子を画素回路内に設けて、映像信号をフレーム単位に間引くことにより消費電力の増大を抑制する。
【０００５】
また、アクティブマトリクス液晶表示装置では、高画質化も重要な課題である。この課題については、横電界駆動方式の液晶表示装置が第２の従来技術として提案されている（例えば特許文献３、特許文献４および特許文献５を参照）。横電界駆動方式の液晶表示装置は一方の基板の各画素領域に一対の画素電極を設け、これら画素電極によって電極平面、すなわち基板面に略平行な横方向電界を液晶層内に生成することにより液晶分子をこの面内で回転させることにより階調表示を行い、これにより広い視野範囲で高いコントラスト比と色再現性を実現する。
【特許文献１】特開平９−２５８１６８号公報
【特許文献２】特開平９−２７４２００号公報
【特許文献３】特開平７−３６０５８号公報
【特許文献４】特開２００３−１４９６６４号公報
【特許文献５】特開２００３−１５１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の従来技術では、画素回路内のメモリ素子がデジタルメモリであることから、通常の階調表示を行うために、表示すべき階調の数に対応する数だけのメモリ素子とこれに信号を供給する信号配線を配置する必要がある。例えば６４の階調を表示可能にするためには、６ビット分のメモリ素子および６本の信号配線を全画素の画素領域内に配置する必要がある。実際にこのような多数の素子や配線を限られた画素領域内に配置すると、開口率の低下および製造歩留まりの低下を招くことから、低消費電力で高画質の液晶表示装置を安価で提供することが困難になる。
【０００７】
第２の従来技術では、液晶表示装置の高画質化が可能であるが、信号配線用ドライバＬＳＩの消費電力の問題について考慮されていない。従って、各画素はドライバＬＳＩによって駆動される信号配線から映像信号をサンプリングトランジスタによってサンプリングし液晶駆動電圧として液晶層に直接的に印加するように構成されている。この構成では、上述した信号配線用ドライバＬＳＩの消費電力の増大を抑制することできない。
【０００８】
本発明はこのような問題を解決するものであって、消費電力を増大させずに高画質を得ることができる液晶画素メモリ、液晶表示装置、およびこれらの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１観点によれば、互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、この第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２画素電極と、映像信号配線にゲート電極が接続されたソースおよびドレイン電極とを有する入力トランジスタと、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にプリチャージするために前記第１および第２の画素電極と前記第１および第２の電源端子との間に接続された一対の第１のスイッチトランジスタと、前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に入力された映像信号の値に応じて再分配するために、前記入力トランジスタのソースおよびドレイン電極と前記第１および第２の画素電極の間にそれぞれ接続された１対の第２のスイッチトランジスタとを備える液晶画素メモリが提供される。
【００１０】
本発明の第２観点によれば、互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２の電源端子と、前記第１および第２の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第１および第２画素電極と、映像信号を受け取るゲート電極を有する入力トランジスタとを備える液晶画素メモリの駆動方法であって、前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続して、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にそれぞれプリチャージする手順と、前記第１および第２の画素電極を前記第１および第２の電源端子から切り離たした後、前記第１および第２の画素電極を前記第入力トランジスタのソースおよびドレイン電極に接続して、前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に与えられた映像信号の値に応じて再配分することにより前記第１および第２の画素電極の電位を決定する手順とを備える液晶画素メモリの駆動方法が提供される。
【００１１】
本発明の第３観点によれば、一対の支持基板と、前記一対の支持基板間に挟持される液晶層と、一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、各画素回路は互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、前記第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２画素電極と、映像信号を受け取るゲート電極とソースおよびドレイン電極とを有する入力トランジスタと、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にそれぞれプリチャージするために前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続する機能、および前記第１および第２画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給された映像信号の値に応じて再分配するために前記第１および第２画素電極を前記入力トランジスタのソース、ドレイン電極の一方および他方にそれぞれ接続する機能を有するスイッチ回路とを含むことを特徴とする液晶表示装置が提供される。
【００１２】
本発明の第４観点によれば、一対の支持基板間に設けられる液晶層と、一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路と、前記複数の画素回路の行に沿って配置される複数の第１アドレス配線と、複数のプリチャージ制御配線と、前記複数の画素回路の列に沿って配置される複数の第２アドレス配線と、前記複数の画素回路の列に沿って配置される複数の映像信号配線とを有し、各画素回路は前記複数の第１アドレス配線および前記複数の第２アドレス配線によって区画された複数の画素領域の１つに配置され、各画素回路は、互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２の電源端子と、この第１および第２の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を、実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第１および第２の画素電極と、ゲート電極、ソースおよびドレイン電極とを有する入力トランジスタと、前記複数のプリチャージ制御配線の１本に接続されるゲート電極を有する第１および第２接続トランジスタと、前記第１のアドレス配線の１本に接続されるゲート電極を有する第３の接続トランジスタと、前記第１のアドレス配線の１本に接続されるゲート電極を有する第４の接続トランジスタとを有し、前記第１および第２の画素電極は、第１および第２の接続トランジスタのソースおよびドレイン電極を介して前記第１および第２の電源端子にそれぞれ接続されると共に、前記第３および第４の接続トランジスタのソースおよびドレイン電極を介して前記入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、前記入力トランジスタのゲート電極は前記複数の映像信号配線の１本からの映像信号を受け取るように接続される液晶表示装置が提供される。
【００１３】
本発明の第５観点によれば、一対の支持基板と、この一対の支持基板間に設けられた液晶層と、一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、各画素回路が互いに位相が１８０°ずれた交流電圧が液晶駆動電圧として印加される第１および第２電源端子と、第１および第２電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第１および第２画素電極と、映像信号を受け取るゲートを有し第１および第２画素電極に保持された電荷を映像信号に対応して再配分する入力トランジスタとを含む液晶表示装置の駆動方法であって、前記第１および第２の画素電極を前記第１および第２の電源端子にそれぞれ接続して、前記第１および第２の画素電極を前記第１および第２の電源端子の電位にプリチャージする手順と、前記第１および第２の画素電極を前記第１および第２の電源端子から切り離した後、前記第１および第２の画素電極を前記入力トランジスタのソースおよびドレイン電極に接続して、前記第１および第２の画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給される映像信号の値に応じて再配分することにより、前記第１および第２の画素電極の電位を決定する手順とを含むことを特徴とする液晶表示装置の駆動方法が提供される。
【発明の効果】
【００１４】
本発明によれば、消費電力を増大させずに高画質を得ることができる液晶画素メモリ、液晶表示装置、およびこれらの駆動方法を得ることができる。
【発明を実施するための最良の形態】
【００１５】
上述した液晶画素メモリ、液晶表示装置、およびこれらの駆動方法は次の事項について共通している。第１および第２画素電極が第１および第２電源端子にそれぞれに接続される。これにより、第１および第２画素電極が第１および第２電源端子の電位にそれぞれプリチャージされる。第１および第２電源端子は基準レベルに対して所定のレベル差を持つ逆極性の電位に設定されるため、第１および第２画素電極が逆極性で電荷を保持する。続いて、第１および第２画素電極が入力トランジスタのカレントパスの一端および他端にそれぞれ接続される。これにより、第１および第２画素電極に保持された電荷が入力トランジスタによって再配分される。すなわち、第１および第２画素電極間で電荷の相殺がおこり、これら第１および第２画素電極の電位を変化させる。映像信号電圧をＶs、入力トランジスタの閾値電圧をＶtとすると、第１および第２画素電極の最終的な到達電位はそれぞれＶs−Ｖt、−Ｖs＋Ｖtとなる。例えば−２．５Ｖの映像信号電圧Ｖsが０．５Ｖの閾値電圧Ｖtを持つＮＭＯＳ構造の入力トランジスタに入力された場合、第１画素電極がＶs−Ｖt＝−２．５−０．５＝−３Ｖの電位に設定され、第２画素電極が−Ｖs＋Ｖt＝−（−２．５）＋０．５＝３Ｖの電位に設定される。従って、６Ｖの電位差が液晶駆動電圧として第１および第２画素電極間に得られる。この液晶駆動電圧の極性は第１および第２電源端子の電位関係を逆にすることを繰り返すことにより周期的に反転できる。具体的には、例えば＋５Ｖの高レベルおよび−５Ｖの低レベル間でシフトする方形波である２つの交流電圧を１８０°の相補的な位相関係で第１および第２電源端子に印加すればよい。
【００１６】
この場合、液晶駆動電圧の極性を反転させるために映像信号のリフレッシュを必要としない。すなわち、映像信号電圧Ｖsに比例した液晶駆動電圧が第１および第２画素電極間の液晶容量に保持されれば、いつでもこの液晶駆動電圧の極性を反転できる。従って、信号配線用ドライバＬＳＩ等の映像信号処理回路が１フレーム分の映像信号を更新する頻度、すなわち映像リフレッシュレートを低減し、この映像信号回路での消費電力を低減するために用いることができる。また、映像信号電圧自体は周期的な極性反転を必要とする液晶駆動電圧として用いられていないため、最大振幅が従来の半分である単極性のアナログ電圧を映像信号として供給することが可能である。これにより、映像信号電圧に応じて信号配線を駆動するために消費される電力を低減でき、さらに映像信号回路の構成が簡単化されるためドライバＬＳＩの製造コストを低減することも可能となる。
【００１７】
（第１実施形態）
以下、本発明の第１実施形態に係る透過型アクティブマトリクス液晶表示装置について添付図面を参照して説明する。先ず、透過型アクティブマトリクス液晶表示装置の構成を説明する。
【００１８】
図１はこの透過型アクティブマトリクス液晶表示装置の断面構造を示し、図２はこの液晶表示装置の等価回路を概略的に示し、図３は図２に示す液晶表示装置においてマトリクス状に配置される複数の画素回路ＰＸのうちの１個の画素回路Ｐｘの等価回路を示す。
【００１９】
この液晶表示装置は、図１に示すように例えば液晶層５０６が一対の支持基板ＳＢ１，ＳＢ２間に保持される構造を有する。支持基板ＳＢ１はガラス基板１上に保護絶縁膜２２等を積層した基板であり、図２に示すようにマトリクス状に配置される複数の画素回路ＰＸ、複数の画素回路ＰＸの行（画面上で左右方向）に沿って配置される複数の走査配線１０、これら複数の走査配線１０と同様に複数の画素回路ＰＸの行に沿って配置される複数のプリチャージ制御配線１１、複数の画素回路ＰＸの列に沿って配置される複数の映像信号配線１２、複数の走査配線１０および複数のプリチャージ制御配線１１を駆動する垂直走査回路ＶＤＲＶ、および複数の映像信号配線１２を駆動する水平駆動回路ＨＤＲＶを備える。複数の画素回路ＰＸは複数の走査配線１０および複数の映像信号配線１２によって実質的に区画された複数の画素領域にそれぞれ配置され、これら画素領域において液晶分子の配向をそれぞれ制御する。支持基板ＳＢ２はガラス基板５０８上にカラーフィルタ５０７，カラーフィルタ保護膜ＯＣ等を積層した基板である。支持基板ＳＢ１，ＳＢ２はさらに液晶層５０６に隣接して液晶分子の向きを設定するように形成される下部配向膜ＯＲＩ１，上部配向膜ＯＲＩ２をそれぞれ備える。
【００２０】
支持基板ＳＢ１，ＳＢ２は、それぞれ独立に形成した後にこれらの外周に沿って付加されるシ−ル材（図示せず）により貼り合わされる。液晶層５０６は支持基板ＳＢ１，ＳＢ２間でシール材に囲まれた空間に液晶組成物を注入し封止することにより得られる。
【００２１】
また、一対の偏光板５０５がこれら配向膜ＯＲＩ１，ＯＲＩ２とは反対側において露出したガラス基板１，５０８の表面に貼り付けられる。これら偏光板５０５の偏光透過軸は互いに直交する向きに設定されている。また、バックライトＢＬがガラス基板１の表面に貼り付けられた偏光板５０５に隣接して配置される。このバックライトＢＬからの光は各画素回路ＰＸの制御により液晶層５０６において光学的に変調される。
【００２２】
また、図２の各画素回路ＰＸは、第１および第２の電源端子Ｔ１，Ｔ２、第１および第２の画素電極１３，１３’、並びに第１から第５のトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。電源端子Ｔ１，Ｔ２は基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される。基準電位は全ての画素回路ＰＸに接地用に設けられる共通電極ＧＮＤの電位に等しい。第１の画素電極１３は共通電極ＧＮＤと容量結合して第１の補助容量Ｃｓを構成し、第２の画素電極１３’は共通電極ＧＮＤと容量結合して第２補助容量Ｃｓを構成する。これにより、画素電極１３，１３’は第１および第２の電源端子Ｔ１，Ｔ２から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を液晶層内に実質的に横方向電界を生成する液晶駆動電圧として液晶層に印加する。第１のトランジスタＮ１は映像信号を受け取るゲートを有し第１画素電極１３に保持された電荷と第２画素電極１３’に保持された電荷とを映像信号に対応して再配分する入力トランジスタである。液晶駆動電圧は第１および第２の画素電極１３，１３’間の液晶容量ＣＬＣによって保持される。第２から第５のトランジスタＮ２，Ｎ３，Ｎ４，Ｎ５は、接続トランジスタであり、スイッチ回路を構成する。第４および第５のトランジスタＮ４，Ｎ５は、導通時第１および第２の画素電極１３，１３’を第１および第２の電源端子Ｔ１，Ｔ２の電位にそれぞれプリチャージするために第１および第２の画素電極１３，１３’を第１および第２の電源端子Ｔ１，Ｔ２にそれぞれ電気的に接続する。第１および第２の画素電極１３，１３’は、第１のトランジスタＮ１が第１および第２の画素電極１３，１３’に保持された電荷を再配分できるよう第１のトランジスタＮ１のカレントパスの一端および他端にそれぞれ接続されている。
【００２３】
具体的には、トランジスタＮ１〜Ｎ５はいずれもＮチャネル薄膜トランジスタ（ＴＦＴ）により構成される。画素電極１３，１３’はトランジスタＮ４およびＮ５のソースにそれぞれ接続される。トランジスタＮ１のゲートは映像信号配線１２に接続され、トランジスタＮ１のドレインはトランジスタＮ２のドレインに接続され、トランジスタＮ１のソースはトランジスタＮ３のドレインに接続される。トランジスタＮ２，Ｎ３のゲートは走査配線１０に接続され、トランジスタＮ４，Ｎ５のゲートは走査配線１０と平行に配線されるプリチャージ制御配線１１に接続される。トランジスタＮ４，Ｎ５のドレインは電源端子Ｔ１，Ｔ２にそれぞれ接続される。
【００２４】
支持基板ＳＢ１には、さらに複数対の第１および第２電源配線１９０，１９１が複数の映像信号配線１２と同様に画素回路ＰＸの列に沿って配置される。各画素回路ＰＸの第１および第２電源端子Ｔ１，Ｔ２は一対の第１および第２電源配線１９０，１９１にそれぞれ配置された分岐点である。これら電源配線１９０，１９１は電源回路ＰＷに接続され、例えば０Ｖの基準電位に対して所定のレベル差を持つ正の電源電位ＶＤＤ（＝＋５Ｖ）および負の電源電位−ＶＤＤ（＝−５Ｖ）の一方および他方にそれぞれ設定される。電源回路ＰＷは電源配線１９０および電源配線１９１の電位関係を一定の周期例えば１フレーム毎に逆転するように駆動される複数のスイッチＰＳを有する。
【００２５】
垂直走査回路ＶＤＲＶおよび水平駆動回路ＨＤＲＶはいずれもドライバＬＳＩとしてユニット化されている。垂直走査回路ＶＤＲＶは画素回路ＰＸの行を選択する選択パルス電圧ＶgおよびＶpcを生成し、複数の走査配線１０および複数のプリチャージ制御線１１に順次供給する。選択行においては、選択パルス電圧Ｖpcが選択パルス電圧Ｖgに先行して出力される。水平駆動回路ＨＤＲＶは選択パルス電圧Ｖgの持続期間において１水平ライン分の映像信号を複数の映像信号配線１２に供給する。
【００２６】
図４は図３に示す画素回路ＰＸの動作原理を示す。このため、配線が単純化されている。選択パルス電圧Ｖpcが入力され、このパルスの立ち上り時に、トランジスタＮ４，Ｎ５がオンして画素電極１３，１３’を電源端子Ｔ１，Ｔ２にそれぞれ導通状態に接続する。これにより、画素電極１３，１３’が第１および第２電源端子Ｔ１，Ｔ２の電位にそれぞれプリチャージされる。選択パルス電圧Ｖpcはこのプリチャージ後に立ち下がり、トランジスタＮ４，Ｎ５をオフにする。続いて、走査配線１０から印加される選択パルス電圧Ｖgが立ち上ると、トランジスタＮ２，Ｎ３がオンして画素電極１３，１３’をトランジスタＮ１のカレントパスの一端および他端にそれぞれ接続する。これにより、画素電極１３，１３’に保持された電荷がトランジスタＮ１によって再配分される。画素電極１３，１３’間の電位差は液晶駆動電圧ＶＬＣとして液晶層５０６に印加される。選択パルス電圧Ｖpcが電荷の再配分後に立ち下がると（立下り時）、トランジスタＮ２，Ｎ３はオフになる。この後、液晶駆動電圧ＶＬＣは液晶容量ＣＬＣによって保持される。液晶駆動電圧ＶＬＣは電源配線１９０，１９１、すなわち電源端子Ｔ１，Ｔ２間の電位差を越えない範囲で映像信号電圧Ｖsに対応した値となる。即ち、映像信号電圧Ｖｓにより画素電極１３、１３’間の液晶が配向され、表示される。
【００２７】
ここで、画素回路ＰＸの動作について図５を参照してさらに詳細に説明する。図５は複数のフレーム期間について画素回路ＰＸの電圧波形を示し、図６は１フレーム期間について画素回路ＰＸの電圧波形を示す。図６では、電圧波形が相互の遷移タイミングを明確にするために重ねて描かれている。画素回路ＰＸの動作は図６に示すようにプリチャージ過程Ｓ１，映像書込過程Ｓ２，映像保持過程Ｓ３という３つの過程で構成される。プリチャージ過程Ｓ１は画素電極１３，１３’を電源端子Ｔ１，Ｔ２の電位にそれぞれプリチャージする過程である（表示待機状態）。映像書込過程Ｓ２は画素電極１３，１３’に保持された電荷の再配分により映像信号電圧Ｖsに対応する液晶駆動電圧ＶＬＣを液晶容量ＣＬＣに設定する過程（表示状態）である。映像保持過程Ｓ３は液晶容量ＣＬＣに設定された液晶駆動電圧ＶＬＣを保持する過程（表示状態）である。この保持過程は、液晶画像メモリとしても利用することができる。
【００２８】
ここでは、互いに位相が１８０°ずれた２つの方形波交流電圧が電源配線１９０，１９１を介して電源端子Ｔ１，Ｔ２にそれぞれ供給され、電源端子Ｔ１，Ｔ２の電位を図５の(ｂ) ，(ｃ)に示すように周期的に反転する。各方形波交流電圧の周期は例えば１６．７ｍｓであり、振幅は±５Ｖである。
【００２９】
プリチャージ過程Ｓ１では、トランジスタＮ４，Ｎ５がプリチャージ制御配線１１を介して供給される選択パルス電圧Ｖpcの立ち上がりによりオンし、電源配線１９０，１９１を介して電源端子Ｔ１，Ｔ２にそれぞれ設定された電位＋ＶＤＤおよび−ＶＤＤに画素電極１３，１３’をプリチャージする。画素電極１３および共通電極ＧＮＤ間の容量値、並びに画素電極１３’および共通電極ＧＮＤ間の容量値をＣｓとすれば、＋ＶＤＤ・Ｃｓおよび‐ＶＤＤ・Ｃｓの電荷が画素電極１３，１３’に保持される。例えば選択パルス電圧Ｖpcの周期は１６．７ｍｓ、パルス幅は２μｓ、振幅は±６Ｖである。 
映像書込過程Ｓ２では、トランジスタＮ４，Ｎ５が選択パルス電圧Ｖpcの立ち下りによりオフする。負の値を持つ映像信号電圧Ｖsが水平駆動回路ＨＤＲＶから映像信号配線１２に供給されると、この映像信号電圧Ｖsがさらに映像信号配線１２からトランジスタＮ１のゲート電極に供給される。図５および図６では、映像信号電圧Ｖs＝−２．５Ｖであると仮定している。映像信号電圧Ｖsが供給される間に、トランジスタＮ２，Ｎ３が選択行の走査配線１０を介して供給される選択パルス電圧Ｖgの立ち上がりによりオンし、これにより画素電極１３，１３’をトランジスタＮ１のカレントパスの一端および他端に接続する。選択パルス電圧Ｖgの周期は１６．７ｍｓ、パルス幅は１７μｓ、振幅は±６Ｖである。トランジスタＮ１は映像信号電圧Ｖsに対応した一定のチャネルコンダクタンスに設定されることから、画素電極１３，１３’に逆極性保持された電荷の相殺が起こる。
【００３０】
閾値電圧をＶtとすると、画素電極１３’の電位Ｖ（１３’）はＶs−Ｖtに向かって漸近していく。最終的に画素電極１３’には（Ｖs−Ｖt）・Ｃｓの電荷が残留する。相殺された電荷の量は、（ＶＤＤ‐Ｖs‐Ｖt）・Ｃｓとなる。同じ量の正電荷が画素電極１３から失われているから、画素電極１３の最終電位Ｖ（１３）は
｛ＶＤＤ−（ＶＤＤ＋Ｖs−Ｖt）｝・Ｃｓ／Ｃｓ  ＝‐Ｖs＋Ｖtとなる。よって、画素電極１３，１３’間の電位差、すなわち液晶駆動電圧ＶＬＣは２・（‐Ｖs＋Ｖt）という一定値に収束する。
【００３１】
映像保持過程Ｓ３では、選択パルス電圧Ｖgが液晶駆動電圧ＶＬＣの収束後に立ち下がり、トランジスタＮ２，Ｎ３をオフにする。この状態では、トランジスタＮ１のゲート電圧が変化しても、画素電極１３，１３’の電位Ｖ（１３），Ｖ（１３’）は変動しない。
【００３２】
上述のプリチャージ過程Ｓ１、映像書込過程Ｓ２、および映像保持過程Ｓ３は電源配線１９０，１９１の電位関係が逆転する毎に繰り返される。画素電極１３，１３’の電位Ｖ（１３），Ｖ（１３’）はこれに伴って変化し、液晶層５０６に印加される液晶駆動電圧ＶＬＣの極性を図５の（ｄ）に示すように反転させる。この液晶駆動電圧ＶＬＣのpeak-to-peak値は２・（‐Ｖs＋Ｖt）であり、極性反転の周期は１６．７ｍｓとなる。図５の（ｄ）に示すように、スパイク状の電圧変化が１６．７ｍｓの半分の周期で液晶駆動電圧ＶＬＣに現れる。これは、画素電極１３，１３’がプリチャージ動作によって±５Ｖの電位にそれぞれ設定されることによって生じる。このスパイク状の変化電圧はパルス幅が短いため、液晶駆動電圧ＶＬＣの交流実効値に対する影響は小さく、動作上問題とはならない。
【００３３】
図７はトランジスタＮ１の閾値電圧Ｖt＝０．５Ｖであるときに得られた画素回路ＰＸの電圧入出力特性である。例えば映像信号電圧Ｖs＝−２．５Ｖであると、６Ｖp-pの液晶駆動電圧ＶＬＣが液晶層５０６に印加される。
【００３４】
図８は図３に示す画素回路ＰＸの平面構造を示す。図９および図１０はそれぞれ、図８に示すＡ−Ａ’線およびＢ−Ｂ’線に沿った画素回路ＰＸの断面構造を示す。この画素回路ＰＸは、列方向に一致する垂直方向において２本の隣接走査配線１０および共通電極ＧＮＤ間に位置し、行方向に一致する水平方向において２本の隣接映像信号配線１２および第１および第２電源配線１９０，１９１間に位置する画素領域内に配置される。この画素領域のピッチは水平方向において７４μｍであり、垂直方向において２２２μｍである。画素電極１３，１３’、トランジスタ Ｎ１〜Ｎ５、プリチャージ制御配線１１および第１および第２補助容量Ｃｓはこの画素領域において図８に示すようにレイアウトされている。
【００３５】
トランジスタＮ１のゲート１４はコンタクトスルーホールＣＯＮＴ１を介して映像信号配線１２に直接接続される。トランジスタＮ１のチャネル領域はゲート１４と単結晶シリコン膜３０との交差部に定義される。トランジスタＮ２，Ｎ３のチャネル領域は単結晶シリコン膜３０と走査配線１０との交差部に定義される。トランジスタＮ４，Ｎ５のチャネル領域は単結晶シリコン膜３０とプリチャージ制御配線１１との交差部に定義される。トランジスタ Ｎ４，Ｎ５のドレインはコンタクトスルーホールＣＯＮＴ１を介して電源配線１９０，１９１にそれぞれ接続される。トランジスタＮ２，Ｎ３のソースは接続電極１５，１６にコンタクトスルーホールＣＯＮＴ１を介して接続され、接続電極１５，１６はコンタクトスルーホールＣＯＮＴ２を介して画素電極１３，１３’にそれぞれ接続される。画素電極１３，１３’は幅３μｍの相互に咬合する櫛歯状の透明電極で構成される。電極間ギャップは７μｍである。また、画素電極１３，１３’は電源配線１９０，１９１に保護絶縁膜２２を介して重畳する構成を有する。画素電極１３，１３’はさらに共通電極ＧＮＤと容量結合して、画素電極１３，１３’の電位を一定期間保持する第１および第２補助容量Ｃｓを構成する。尚、トランジスタＮ１〜Ｎ５はチャネル幅３μｍ、チャネル長が３μｍのＮＭＯＳトランジスタで構成されている。
【００３６】
支持基板ＳＢ１では、ガラス基板１が歪点約６７０℃の無アルカリガラスからなり、膜厚５０ｎｍのＳｉＮｘ膜２０１および膜厚１００ｎｍのＳｉＯ２膜２００がガラス基板１上にバッファ絶縁膜として形成される。このバッファ絶縁膜はガラス基板１からのＮａ等の不純物の拡散を防止する役割を持つ。
【００３７】
トランジスタＮ１〜Ｎ５および共通電極配線ＧＮＤは、ＳｉＯ２膜２００上に形成されパターニングにより複数の部分に分割される膜厚２００ｎｍの単結晶シリコン膜３０を用いて構成される。トランジスタＮ１〜Ｎ５の単結晶シリコン膜３０には、ゲートの下方に位置するチャネル領域、並びにこのチャネル領域の両側に配置されるｎ+型のソース領域およびドレイン領域が設けられる。単結晶シリコン膜３０は膜厚３０nmのＳｉＯ２からなるゲート絶縁膜２０により覆われ、タングステン（Ｗ）からなる走査配線１０、プリチャージ制御配線１１およびトランジスタＮ１のゲート電極１４がゲート絶縁膜２０上に形成される。また、共通電極ＧＮＤが走査配線１０と同様にタングステンを用いて形成される（図示せず）。上述の部材全部を覆うようにＳｉＯ２からなる層間絶縁膜２１が形成され、層間絶縁膜２１に設けたコンタクトスルーホールＣＯＮＴ１を介して、Ｍｏ／Ａｌ／Ｍｏの３層金属膜よりなる電源配線１９０，１９１がトランジスタＮ４，Ｎ５のドレインに接続される。また、層間絶縁膜２１に設けたコンタクトスルーホールを介して、Ｍｏ／Ａｌ／Ｍｏの３層金属膜よりなる接続電極１５，１６が、トランジスタＮ２，Ｎ３のソースに接続される。上述の部材全部を覆うようにＳｉＮｘからなる保護絶縁膜２２が形成される。接続電極１５，１６の他端は、保護絶縁膜２２に設けたコンタクトスルーホールＣＯＮＴ２を介して画素電極１３，１３’にそれぞれ接続される。
【００３８】
ここで、上述の液晶表示装置の具体的な製造工程について説明する。
【００３９】
厚さ５００μｍ、幅７５０ｍｍ、長さ９５０ｍｍの歪点約６７０℃の無アルカリガラス基板１を洗浄後、ＳｉＨ４とＮＨ３とＮ２の混合ガスを用いたプラズマＣＶＤ法により膜厚５０ｎｍのＳｉＮｘ膜２０１を形成する。次に、ＳｉＨ４とＮ２ＯとＨｅの混合ガスを用いたプラズマＣＶＤ法により膜厚１００ｎｍのＳｉＯ２膜２００を形成する。
【００４０】
次にＳｉＨ４およびＡｒの混合ガスを用いたプラズマＣＶＤ法によりほぼ真性の水素化非晶質シリコン膜を２００nm形成する。成膜温度は４００℃で、成膜直後水素量は約５atoms％である。次に基板を４５０℃で約３０分アニールすることにより、水素化非晶質シリコン膜中の水素を放出させる。
【００４１】
次にＳｉＨ４とＮＨ３とＯ２の混合ガスを用いたプラズマＣＶＤ法により膜厚３００ｎｍのキャップＳｉＯＮ膜を形成する。以上のプラズマＣＶＤおよびアニールの工程は基板を大気に晒すことなく真空中で一貫処理される。
【００４２】
次に、波長３０８ｎｍのパルスエキシマレーザ光を照射することにより、非晶質シリコン膜を溶融再結晶化させて部分的に単結晶化されたシリコン膜３０を得る。このとき、できるだけ大きな面積を持つ単結晶化領域を得るために、エキシマレーザ光は適当なパターンを持つ位相シフトマスクを用いて基板表面でのレーザビーム強度に空間分布を持たせて、横方向の温度傾斜を与える手法を採用した。これにより、横方向の結晶成長が喚起され、１辺約４μｍの大きさのほぼ矩形の単結晶領域のアレイを得ることができた。
【００４３】
次に、緩衝フッ酸によりキャップＳｉＯＮ膜を除去し、通常のフォトリソグラフィ法によりシリコン膜３０を所定のパターンに加工する。
【００４４】
次に、ＫｒとＯ２の混合ガス中でのプラズマ酸化により膜厚４ｎｍの酸化膜をシリコン膜３０表面に形成し、続いて、テトラエトキシシラン（ＴＥＯＳ）とＯ２の混合ガスを用いたプラズマＣＶＤ法により、膜厚２４ｎｍのＳｉＯ２膜を形成して２層積層型のゲート酸化膜を得る。
【００４５】
次に、イオン注入法によりボロン（Ｂ＋）を加速電圧２０ＫｅＶ、ドーズ量１×１０１１ ｃｍ−２で注入する。ボロンはＴＦＴの閾値電圧を調整するためのものである。
【００４６】
次にスパッタリング法により、タングステン（Ｗ）膜を２５０ｎｍ形成後、通常のフォトリソグラフィ法により所定のレジストパターンをタングステン膜上に形成し、ＣＦ４を用いたリアクティブイオンエッチング（ＲＩＥ）法によりＷ膜を所定の形状に加工し走査配線を得る。エッチングに用いたレジストパターンを残したまま、イオン注入法によりリン（Ｐ）イオンを加速電圧４０ＫｅＶ、ドーズ量１×１０１５ｃｍ−２で打ち込み、Ｎチャネル薄膜トランジスタのソースおよびドレイン領域を形成する。
【００４７】
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたＭｏ電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法によりよりＰイオンを加速電圧４０ＫｅＶ、ドーズ量１×１０１３ｃｍ−２で打ち込み、Ｎチャネル薄膜トランジスタのＬＤＤ（Lightly Doped Drain）領域を形成する。ＬＤＤ領域の長さは混酸によるサイドエッチング時間によって制御される。
【００４８】
フォトレジストを除去した後、基板にエキシマランプまたはメタルハライドランプの紫外光照射によるラピッドサーマルアニール（ＲＴＡ）法により打ち込んだ不純物を活性化する。
【００４９】
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマＣＶＤ法により膜厚５００ｎｍのＳｉＯ２を層間絶縁膜２１として形成する。所定のレジストパターンを形成後、ＣＨＦ３を用いたドライエッチング法により、層間絶縁膜２１にコンタクトスル−ホールを開孔する。続いて、スパッタリング法により、Ｔｉを５０ｎｍ、Ａｌ-Ｓｉ-Ｃｕ合金を５００ｎｍ、Ｔｉを５０ｎｍで順次積層形成する。所定のレジストパターンを形成後、ＢＣｌ3とＣｌ2の混合ガスを用いたリアクティブイオンエッチング（ＲＩＥ）法により一括エッチングし、映像信号配線１２と接続電極、液晶駆動電源配線１９０，１９１等を得る。
【００５０】
ＳｉＨ４とＮＨ３とＮ２の混合ガスを用いたプラズマＣＶＤ法により膜厚４００ｎｍのＳｉ３Ｎ４膜を形成して保護絶縁膜２２とする。所定のフォトレジストレジストパターンを形成後、ＳＦ６を用いたドライエッチング法により、保護絶縁膜２２にコンタクトスル−ホールを開孔する。
【００５１】
続いて，スパッタリング法によりＩＴＯ（Indium Tin Oxide）膜を７０ｎｍ形成し、混酸を用いたウエットエッチングにより所定の形状に加工して第１および第２画素電極１３，１３’を得る。
【００５２】
これ以降において液晶層等を形成する工程については、従来と同様である。
【００５３】
この製造例では、単結晶シリコン膜が薄膜トランジスタの半導体層として用いられるため、基板内に形成される複数の薄膜トランジスタ間で閾値電圧のばらつきを十分小さくでき、均一な画像表示が可能となる。
【００５４】
また、この製造例では、単結晶化したシリコン膜が半導体層として用いられているが、例えば多結晶シリコンや非晶質シリコンを半導体層として用いて薄膜トランジスタを構成してもよい。
【００５５】
上述のように製造すると、画素電極１３，１３’が液晶駆動電圧の印加に伴ってこれら電極平面、すなわち基板面に略平行な横方向電界を液晶層５０６内に生成する。このとき、液晶分子は基板面内で回転しこれにより透過光の偏光方向を制御する。すなわち、液晶分子を基板面に対して立ち上げずに画像を表示できるため、液晶分子の複屈折性に起因するコントラストの視野角依存性を実質的になくすことができ、視野角の広い高画質の液晶表示装置が得られる。
【００５６】
図１１はこの液晶表示装置の電圧輝度特性を示す。具体的には、液晶層５０６の透過率が画素電極１３，１３’に印加される液晶駆動電圧に対して示される。ここでは、誘電率異方性Δεが正で、その値が７であり、屈折率異方性Δｎが０.０７３のネマチック液晶が液晶層５０６の液晶組成物として用いられた。本実施形態では、誘電率異方性Δεが正の液晶を用いたが、負の液晶を用いてもよい。配向膜ＯＲＩ１，ＯＲＩ２は１度のプレチルト角を設定するように互いにほぼ平行なラビング方向でラビング処理されている。支持基板ＳＢ１，ＳＢ２間のギャップｄは球形のポリマビーズを液晶層５０６内に分散させることにより４.５μｍに設定されている。また、２枚の偏光板５０５に関し、一方の偏光板５０５の偏光透過軸はラビング方向にほぼ平行な８５度とし、他方の偏光板５０５の偏光透過軸は一方の偏光板５０５の偏光透過軸に直交した−５度とした。これによりノーマリクローズ特性の液晶表示装置を得た。
【００５７】
本実施形態では、液晶容量ＣＬＣが電源配線１９０，１９１の電位関係を任意の周期で逆転させる毎に画素電極１３，１３’間に得られる電位差を液晶駆動電圧ＶＬＣとして保持する。従って、映像信号電圧Ｖsの極性に関係なく液晶駆動電圧ＶＬＣの極性を反転して液晶層５０６に継続的に液晶駆動電圧ＶＬＣを印加することが可能であり、これにより液晶分子の偏在化を生じない正常な表示動作を継続できる。
【００５８】
また、水平駆動回路ＨＤＲＶのドライバＬＳＩは単極性の映像信号電圧Ｖsを映像信号配線１２に出力するだけでよいため、その最大値は実質的に電源回路ＰＷの最大出力電圧の制約しか受けない。また、液晶駆動電電圧ＶＬＣは映像信号電圧Ｖsの約２倍となるため、映像信号電圧Ｖsの振幅を従来の半分程度に小さくできる。さらに、水平駆動回路ＨＤＲＶのドライバＬＳＩは従来のように正極、負極両方のアナログ電圧を出力できるように構成される必要がないため、通常の低耐圧ＣＭＯＳプロセスでドライバＬＳＩを製造してこのドライバＬＳＩの低コスト化を図ることができる。さらに、映像信号電圧Ｖsの単極性化に伴う振幅の減少はドライバＬＳＩの消費電力を大幅に削減するだけでなく、映像信号配線と画素電極間に存在する寄生容量により発生するクロストーク電圧を小さくすることもできる。この場合、縦スミアと呼ばれる縦方向の画像のシャドウイングが低減されるため、画質向上が期待できる。
【００５９】
（第２実施形態）
次に、本発明の第２実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図１２はこの液晶表示装置の等価回路を概略的に示し、図１３は図１２に示す液晶表示装置においてマトリクス状に配置される複数の画素回路ＰＸのうちの１個の等価回路を示す。
【００６０】
この液晶表示装置は、画素電極１３および共通電極ＧＮＤ間、並びに画素電極１３’および共通電極ＧＮＤ間に生成される電界により液晶を駆動する電極構造を有することを除いて第１実施形態の液晶表示装置と実質的に同様に構成される。図１２および図１３では、第１実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００６１】
各画素回路ＰＸは第１および第２電源端子Ｔ１，Ｔ２、第１および第２画素電極１３，１３’、並びに第１から第５トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５を有する。画素トランジスタＮ１〜Ｎ５はいずれもＮチャネル薄膜トランジスタからなる。電極１３，１３’はトランジスタＮ４，Ｎ５のソースにそれぞれ接続され、さらに液晶容量ＣＬＣを形成するように共通電極ＧＮＤに容量結合する。トランジスタＮ１のゲートは映像信号配線１２に接続され、トランジスタＮ１のドレインはトランジスタＮ２のドレインに接続され、トランジスタＮ１のソース電極はトランジスタＮ３のドレイン電極に接続される。トランジスタＮ２，Ｎ３のゲートは走査配線１０に接続され、トランジスタＮ４，Ｎ５のゲートは走査配線１０と平行な方向に延伸されたプリチャージ制御配線１１に接続される。トランジスタＮ４，Ｎ５のドレイン電極はそれぞれ、電源配線１９０，１９１の電源端子Ｔ１，Ｔ２に接続される。電源配線１９０，１９１は電源回路ＰＷに接続され、正および負の電位の一方および他方に設定され、電源回路ＰＷ内のスイッチによって一定の周期でその電位関係が入れ替わるように駆動される。
【００６２】
図１４は図１３に示す画素回路ＰＸの平面構造を示す。図１５は図１４に示すＣ−Ｃ’線線に沿った画素回路ＰＸの断面構造を示す。画素電極１３、１３’は電源配線１９０，１９１と同じ配線層で形成され、電源配線１９０，１９１と略平行な直線状の電極で構成されている。一方、共通電極ＧＮＤは保護絶縁層２２上に形成された透明電極によって構成され、この保護絶縁層２２によって画素電極１３、１３’から隔てられる。共通電極ＧＮＤは略全ての表示領域を覆って形成され、各画素領域において光透過部のみに開口部を設けた構造を有する。液晶層５０６は画素電極１３と共通電極ＧＮＤの開口端部との間、並びに画素電極１３’と共通電極の開口端部との間において生成される基板面に略水平な方向の電界により駆動される。
【００６３】
本実施形態によれば、一方の画素電極１３および共通電極ＧＮＤ間、並びに他方の画素電極１３’および共通電極ＧＮＤ間に生成される電界の方向が互いに逆向きに設定される。すなわち、電圧極性の異なる２領域を１個の画素領域内に設けることができる。従来、液晶駆動電圧の極性をフレーム毎に反転するフレーム反転駆動では、液晶駆動電圧が正極性で液晶層５０６に印加された場合に得られる電圧輝度特性と液晶駆動電圧が負極性で液晶層５０６に印加された場合に得られる電圧輝度特性との非対称性からフリッカと呼ばれる画像のちらつきが発生し、これが問題となっている。これに対して、本実施形態では、電圧極性の異なる領域が１個の画素領域内に設けられ、これにより液晶分子の配向方向を画素領域内で平均化する。このため、液晶駆動電圧が正極性である場合と負極性である場合とで電圧輝度特性が非対称にならない。従って、フレーム反転駆動法を採用した場合でもフリッカの発生を防止することができる。
【００６４】
（第３実施形態）
次に、本発明の第３実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図１６はこの液晶表示装置の平面構造を概略的に示し、図１７は図１６に示す液晶表示装置においてマトリクス状に配置される複数の画素回路ＰＸのうちの１個の等価回路を示す。
【００６５】
この液晶表示装置は、映像信号電圧Ｖsのリフレッシュ周期と液晶駆動電圧ＶＬＣの極性反転周期とを異ならせるための回路構造を有することを除いて第１実施形態の液晶表示装置と実質的に同様に構成される。図１６および図１７では、第１実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００６６】
図１６に示すように、この液晶表示装置では、垂直走査回路ＶＤＲＶ２が垂直走査回路ＶＤＲＶに加えて設けられる。垂直走査回路ＶＤＲＶ２は複数の画素回路ＰＸの行に沿って配置される複数の第２走査配線１８に接続され、１水平走査期間毎に複数の第２走査配線１８のうちの１本に選択パルス電圧Ｖscanを供給する。各画素回路ＰＸでは、サンプルホールド回路が映像信号配線１２およびトランジスタＮ１のゲート間に付加的に設けられる。このサンプルホールド回路は第６のトランジスタＮ６と容量素子Ｃｍとを有する。トランジスタＮ６は映像信号線１２からの映像信号電圧Ｖsを取り込み、容量素子ＣｍがトランジスタＮ６によって取り込まれた映像信号電圧Ｖsを保持して持続的にトランジスタＮ１のゲートに出力する。この場合、トランジスタＮ１は容量素子Ｃｍから出力される映像信号電圧Ｖsに対応したコンダクタンスに設定される。
【００６７】
図１８は図１７に示す画素回路ＰＸの平面構造を示す。図１９は図１８に示すＥ−Ｅ’線線に沿った画素回路ＰＸの断面構造を示す。
【００６８】
この画素回路ＰＸは、隣り合う２本の共通電極ＧＮＤと、映像信号配線１２と映像信号配線１２に平行な方向に延伸配置された電源配線１９０，１９１で囲まれた画素領域に配置され、この画素領域にはトランジスタ Ｎ１〜Ｎ５、プリチャージ制御配線１１が配置される。トランジスタＮ６のドレインはコンタクトスルーホールＣＯＮＴ１を介して映像信号配線１２に接続される。トランジスタのチャネル領域は走査配線１８と単結晶シリコン膜３０との交差部に定義される。トランジスタＮ１のゲート電極１４はトランジスタＮ６のソースにコンタクトスルーホールＣＯＮＴ１を介して接続される。容量素子Ｃｍは共通電極ＧＮＤとトランジスタＮ６のソースと重畳部により構成される。トランジスタＮ１のチャネル領域は、ゲート電極１４と単結晶シリコン膜３０との交差部に定義される。トランジスタＮ２、Ｎ３のチャネル領域は、単結晶シリコン膜３０と走査配線１０との交差部に定義される。トランジスタＮ４、Ｎ５のチャネル領域は単結晶シリコン膜３０とプリチャージ制御配線１１との交差部に定義される。トランジスタ Ｎ４，Ｎ５のドレインはコンタクトスルーホールＣＯＮＴ１を介して電源配線１９０，１９１にそれぞれ接続される。トランジスタ Ｎ２，Ｎ３のソースは接続電極１５，１６にコンタクトスルーホールＣＯＮＴ１を介してそれぞれ接続され、接続電極１５，１６はコンタクトスルーホールＣＯＮＴ２を介して画素電極１３、１３’にそれぞれ接続される。画素電極１３、１３’は幅３μｍの相互に咬合する櫛歯状の透明電極で構成される。電極間ギャップは７μｍである。また、画素電極１３、１３’は電源配線１９０，１９１に保護絶縁膜２２を介して重畳する構成を有する。
【００６９】
ここで、画素回路ＰＸの動作について詳細に説明する。図２０は複数のフレーム期間について画素回路ＰＸの電圧波形を示し、図２１は１フレーム期間について画素回路ＰＸの電圧波形を示す。図２１では、電圧波形が相互の遷移タイミングを明確にするために重ねて描かれている。画素回路ＰＸの動作は図２１に示すようにプリチャージ過程Ｓ１，映像書込過程Ｓ２，映像保持過程Ｓ３という３つの過程で構成される。これは第１実施形態と同様である。
【００７０】
この液晶表示装置では、トランジスタＮ６および容量素子Ｃｍが液晶駆動電圧の極性反転周期と映像信号電圧Ｖsのリフレッシュ周期とを独立に設定することを可能にするために画素回路ＰＸに付加的に設けられている。電源配線１９０、１９１には、図２０の（ｂ），（ｃ）に示すように互いに位相が１８０°ずれた方形波交流電圧が供給される。
【００７１】
プリチャージ過程Ｓ１では、トランジスタＮ４，Ｎ５がプリチャージ制御配線１１を介して供給される選択パルス電圧Ｖpcの立ち上がりによりオンし、電源配線１９０，１９１を介して電源端子Ｔ１，Ｔ２にそれぞれ設定された電位＋ＶＤＤおよび−ＶＤＤに画素電極１３，１３’をプリチャージする。 
映像書込過程Ｓ２では、トランジスタＮ４，Ｎ５が選択パルス電圧Ｖpcの立ち下りによりオフする。負の値を持つ映像信号電圧Ｖsが水平駆動回路ＨＤＲＶから映像信号配線１２に供給されると、この映像信号電圧Ｖsがさらに映像信号配線１２からトランジスタＮ６に供給される。この状態で、トランジスタＮ６が垂直走査回路ＶＤＲＶ２から選択行の第２走査配線１８に供給される選択パルス電圧Ｖscanの立ち上がりによりオンし、映像信号電圧Ｖsをサンプリングする。容量素子ＣｍはトランジスタＮ６によってサンプリングされた映像信号電圧Ｖsを保持し、トランジスタＮ１のゲートに供給する。こうして映像信号電圧ＶsがトランジスタＮ１のゲートに供給される間に、トランジスタＮ２，Ｎ３が選択行の走査配線１０を介して供給される選択パルス電圧Ｖgの立ち上がりによりオンし、これにより画素電極１３，１３’をトランジスタＮ１のカレントパスの一端および他端に接続する。トランジスタＮ１は映像信号電圧Ｖsに対応した一定のチャネルコンダクタンスに設定されることから、画素電極１３，１３’に逆極性が保持された、電荷の相殺が起こる。この結果、画素電極１３，１３’間の電位差、すなわち液晶駆動電圧ＶＬＣは２・（‐Ｖs＋Ｖt）という一定値に収束する。
【００７２】
映像保持過程Ｓ３では、選択パルス電圧Ｖgが液晶駆動電圧ＶＬＣの収束後に立ち下がり、トランジスタＮ２，Ｎ３をオフにする。この状態では、トランジスタＮ１のゲート電圧が変化しても、画素電極１３，１３’の電位Ｖ（１３），Ｖ（１３’）は変動しない。さらに、選択パルス電圧Ｖscanが立ち下がり、トランジスタＮ６をオフする。これにより、容量素子Ｃｍが映像信号配線１２から電気的に分離された後でも、容量素子Ｃｍは映像信号電圧Ｖsを継続的に保持する。
【００７３】
この状態では、トランジスタＮ６によって映像信号電圧Ｖsをサンプリングせずに、電源配線１９０、１９１の電圧関係を逆転させてプリチャージ過程Ｓ１，映像書込過程Ｓ２，および映像保持過程Ｓ３を実行することが可能である。すなわち、電荷の再配分は容量素子ＣｍからトランジスタＮ１のゲートに継続的に印加されている映像信号電圧Ｖsに対応して行われ、液晶駆動電圧ＶＬＣの極性を反転する。この場合、走査配線１８からの選択パルス電圧Ｖscanおよび映像信号配線１２からの映像信号電圧Ｖsを供給する必要はない。映像信号電圧Ｖsは画像を変化させたいときに供給すればよいため、映像信号電圧Ｖsのリフレッシュ周期を液晶駆動電圧ＶＬＣの極性反転周期より長く取ることが可能である。図２０の（ａ）には、選択パルス電圧Ｖscanの周期を８３．５ｍｓとした場合の例が示されている。図２０の（ｄ）から明らかなように、液晶層５０６は本実施形態の構成でも適切に交流駆動される。
【００７４】
本実施形態では、映像信号電圧Ｖsのリフレッシュ周期を液晶駆動電圧ＶＬＣの極性反転周期より長くとれば、映像信号電圧Ｖsのリフレッシュが不要である間において垂直走査回路ＶＤＲＶおよび水平駆動回路ＨＤＲＶのドライバＬＳＩの駆動動作をサスペンドすることが可能である。従って、このドライバＬＳＩによる消費電力を大幅に削減できる。
【００７５】
（第４実施形態）
次に、本発明の第４実施形態に係る半透過型アクティブマトリクス液晶表示装置について説明する。図２２はこの液晶表示装置の断面構造を示し、図２３はこの液晶表示装置の
画素回路ＰＸの平面構造を示し、図２４は図２３に示すＤ−Ｄ’線線に沿った画素回路ＰＸの断面構造を示す。
【００７６】
この液晶表示装置は、バックライト光を透過し外光を反射させるための電極構造を有することを除いて第１実施形態の液晶表示装置と実質的に同様に構成される。図２２〜図２４では、第１実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００７７】
また、液晶表示装置は第１実施形態で説明した回路構造を有するが、反射電極１５０が第１実施形態の画素電極１３，１３’に加えて設けられる。画素電極１３，１３’は図２３に示すような櫛歯状の平面パターンを有するＩＴＯ等の透明電極で構成され、液晶層５０６を介して入射する外光およびバックライトＢＬからのバックライト光を透過する。反射電極１５０は、画素電極１３，１３’を透過した外光を反射する金属膜である。図２２では、タングステンＷの金属膜が反射電極１５０としてゲート絶縁膜２０上に形成されている。反射電極１５０は層間絶縁膜２１上に形成されたＭｏ／Ａｌ／Ｍｏの３層金属膜であってもよい。この液晶表示装置では、反射電極１５０によって占有される画素領域の部分が反射表示部を構成し、この反射表示部を除いた画素領域の部分が透過表示部を構成する。反射電極１５０はコンタクトスル−ホールを介して接地電位の共通電極配線ＧＮＤに接続される。この場合、液晶層５０６は画素電極１３，１３’間に生成される横方向電界と、これら画素電極１３，１３’および反射電極１５０間に生成され液晶層５０６において実質的に横方向電界となるフリンジ電界とによって駆動される。これにより、画素電極１３，１３’間の電界をより均一にすることができるので、良好な表示画像を得ることができる。
【００７８】
本実施形態では、透過光および反射光を利用して画像を表示する半透過型アクティブマトリクス液晶表示装置において第１実施形態と同様の効果を得ることができる。
【００７９】
図２５はこの液晶表示装置の電圧輝度特性を示す。図２５において、ｂは透過表示部に得られる透過率の液晶駆動電圧依存性を表し、ｃは反射表示部に得られる反射率の液晶駆動電圧依存性を表す。反射表示と透過表示ともに良好な電圧輝度特性が得られている。
【００８０】
このように反射光および透過光を併用する半透過型液晶表示装置は屋外で使用されることの多い携帯電話や携帯端末等の小型機器に適したものであり、本実施形態の画素構造を利用することにより、駆動電圧を低減できるので機器を低消費電力化できる。また横電界駆動方式の特長である広い視野角も得られるので、良質な画像表示が可能となる。
【００８１】
（第５実施形態）
次に、本発明の第５実施形態に係るアクティブマトリクス液晶表示装置について説明する。図２６はこの液晶表示装置の等価回路を示し、図２７はこの液晶表示装置の画素回路ＰＸの平面構造を示す。
【００８２】
この液晶表示装置は、プリチャージ用回路の少なくとも一部が隣接する画素回路ＰＸ間で共有される構成を除いて第２実施形態の液晶表示装置と実質的に同様に構成される。図２６および図２７では、第２実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００８３】
この液晶表示装置では、隣接する２つの画素回路ＰＸがトランジスタＮ４，Ｎ５を共有することにより、電源配線１９０，１９１の本数が少なくなっている。すなわち、トランジスタＮ４のカレントパスの一端が電源配線１９０の電源端子Ｔ１に接続され、このトランジスタＮ４の他端が一方の画素回路ＰＸの画素電極１３および他方の画素電極１３に接続される。また、トランジスタＮ５のカレントパスの一端が電源配線１９１の電源端子Ｔ２に接続され、このトランジスタＮ５の他端が一方の画素回路ＰＸの画素電極１３’および他方の画素電極１３’に接続される。プリチャージ電位や、電源配線１９０，１９１に与える交流電圧波形は全画素回路ＰＸで共通であるため、電源配線１９０，１９１やプリチャージのためのトランジスタを共通化しても動作には全く違いはない。
【００８４】
本実施形態では、画素領域内に配置すべき部材を少なくできるため、画素開口率を大きくできる効果がある。
【００８５】
（第６実施形態）
次に、本発明の第６実施形態に係るアクティブマトリクス液晶表示装置について説明する。図２８はこの液晶表示装置の等価回路を概略的に示す。
【００８６】
この液晶表示装置は、複数の画素回路ＰＸをランダムアクセスする構造を有することを除いて第５実施形態の液晶表示装置と実質的に同様に構成される。図２８では、第５実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００８７】
この液晶表示装置では、図２８に示すように、支持基板ＳＢ１が複数の画素回路ＰＸの行に沿って配置される複数のＹアドレス配線ＹＬ、複数の画素回路ＰＸの列に沿って配置される複数のＸアドレス配線ＸＬ、複数のＹアドレス配線ＹＬおよび複数のプリチャージ制御配線１１を駆動するＹアドレスデコーダＹＡＳ、複数のＸアドレス配線ＸＬを駆動するＸアドレスデコーダＸＡＳ、並びにＹアドレスデコーダＹＡＳおよびＸアドレスデコーダＸＡＳを制御するアドレスデコーダＡＤＤをさらに備える。また、各画素回路ＰＸでは、トランジスタＮ３のゲートが１本のＹアドレス配線ＹＬに接続され、トランジスタＮ２のゲートが１本のＸアドレス配線ＸＬに接続される。トランジスタＮ４，Ｎ５のゲートはプリチャージ制御配線１１に接続される。アドレス信号ＡＤＤＲＥＳＳは外部からアドレスバスを介してアドレスデコーダＡＤＤに供給され、１画素分の映像信号がこのアドレス信号ＡＤＤＲＥＳＳに同期して水平駆動回路ＨＤＲＶに供給される。水平駆動回路ＨＤＲＶはこの１画素分の映像信号を単位として複数の映像信号線１２の一本に映像信号電圧Ｖsを出力可能に構成されている。
【００８８】
第５実施形態では、図２６に示す複数の走査配線１０および垂直走査回路ＶＤＲＶが支持基板ＳＢ１に設けられたが、これらは本実施形態において不要である。
【００８９】
アドレス信号がデコーダＡＤＤに入力されると、デコーダＡＤＤはこのアドレス信号をＹアドレス信号およびＸアドレス信号に分割し、これらＸアドレス信号およびＹアドレス信号をＹアドレスデコーダＹＡＳおよびＸアドレスデコーダＸＡＳに供給する。ＹアドレスデコーダＹＡＳは複数のプリチャージ配線１１からＹアドレス信号によって選択される１本を選択すると共に複数のＹアドレス配線ＹＬからＹアドレス信号によって特定される１本を選択し、選択パルスＶpcと等価な選択信号を選択プリチャージ制御配線１１に出力し、続いて選択Ｙアドレス配線ＹＬに選択パルス電圧Ｖgと等価な選択信号を出力する。他方、ＸアドレスデコーダＸＡＳは複数のＸアドレス配線ＸＬからＸアドレス信号によって特定される１本を選択し、このＸアドレス配線ＸＬに選択パルス電圧Ｖｇと等価な選択信号を選択アドレス配線ＸＬに出力する。この結果、トランジスタＮ１〜Ｎ５は第５実施形態と同様に動作する。
【００９０】
この液晶表示装置では、複数の画素回路ＰＸのうちの１つをランダムアクセスすることができるため、既に表示されている１フレーム分の画像のうちで輝度変化を必要とする画素についてのみ映像信号電圧Ｖsの更新して液晶駆動電圧ＶＬＣを変化させることができる。この場合、輝度変化を必要としない他の画素に対する映像信号を外部から液晶表示装置に供給する必要がないため、映像信号の転送レートを大幅に低減できる。従って、液晶表示装置全体の消費される電力を低減することができる。
【００９１】
また、このランダムアクセス方式を採用したことにより、他の画素に対する映像信号電圧Ｖsに影響を与えることもさけられる。
【００９２】
さらに、従来ランダムアドレッシングを実現するためにＡＮＤゲート回路等の論理ゲート回路が用いられるため、４ないし６個のトランジスタを余分に必要とされる。しかし、本実施形態によれば、少ない素子数で同じ動作を実現できるため、画素開口率の低下を防止できる。
【００９３】
（第７実施形態）
次に、本発明の第７実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図２９はこの液晶表示装置においてマトリクス状に配置される複数の画素回路ＰＸのうちの１個の等価回路を示し、図３０は図２９に示す画素回路ＰＸの平面構造を示す。
【００９４】
この液晶表示装置は、各画素回路ＰＸのトランジスタＮ１の閾値電圧Ｖtをキャンセルするための構造を除いて第１実施形態の液晶表示装置と実質的に同様に構成される。図２９および図３０では、第１実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
【００９５】
この液晶表示装置では、図２９に示すようにダイオード接続されたＰチャネルトランジスタＰ１がトランジスタＮ１のゲートと映像信号配線１２の間に挿入される。
【００９６】
このような構成であると、映像信号電圧ＶsよりもＰチャネルトランジスタＰ１の閾値電圧Ｖtp分だけ高い電圧Ｖs＋ＶtpがトランジスタＮ１のゲートに印加される。この場合、２・（Ｖs＋Ｖtp−Ｖt）の電位差が画素電極１３，１３’間に得られ、液晶駆動電圧ＶＬＣとして液晶層５０６に印加される。ここで、ＶtはＮチャネルトランジスタであるトランジスタＮ１の閾値電圧である。よって、Ｐチャネルトランジスタの閾値電圧ＶtpとトランジスタＮ１との閾値電圧Ｖtの絶対値が｜Ｖtp｜＝｜Ｖt｜という等しい関係にあれば、これらは相殺されて、画素電極１３，１３’間の電位差が２Ｖsとなり、液晶駆動電圧ＶＬＣがトランジスタＮ１の閾値電圧Ｖtに影響されなくなる。
【００９７】
図３１は１フレーム期間について画素回路ＰＸの電圧波形を示し、図３２はこの画素回路ＰＸの電圧入出力特性を示す。図３２では、液晶駆動電圧ＶＬＣが映像信号電圧Ｖsの２倍、すなわち２・Ｖsに等しいことから、トランジスタＮ１の閾値電圧Ｖtによるオフセットがキャンセルされていることがわかる。プリチャージ過程Ｓ１および映像書込過程Ｓ２の動作は第１実施形態と同じであるが、図３１において一点鎖線で表される映像信号電圧Ｖsの波形については注意する必要がある。
【００９８】
本実施形態においてトランジスタＮ１のゲート入力段に挿入されたＰチャネルトランジスタＰ１には、ダイオード接続による方向性が付与されている。このため、先行してトランジスタＮ１のゲートをチャージした映像信号電圧Ｖsと新規にこのゲートをチャージする映像信号電圧Ｖsとの大小関係から映像書込過程Ｓ２の動作を正常に行うことができない場合がある。
【００９９】
例えば−４Ｖの映像信号電圧Ｖsが第１のフレーム期間に１個の画素回路ＰＸに与えられたと仮定した場合、トランジスタＮ１のゲートはＰチャネルトランジスタＰ１の閾値電圧Ｖtpだけのオフセットを映像信号電圧Ｖsに加えた‐４Ｖ＋Ｖtpという電位に設定される。続いて、‐１Ｖの映像信号電圧Ｖsが第２のフレーム期間に与えられると、ダイオード接続されたＰチャネルトランジスタＰ１が逆バイアスされることになるため、トランジスタＮ１のゲート電位は−１Ｖにチャージされず、先行してトランジスタＮ１のゲートに保持された電荷がそのまま残こることになる。前後の電圧関係が逆であれば、ダイオード接続されたＰチャネルトランジスタＰ１を順方向バイアスしてトランジスタＮ１のゲート電位を−１Ｖにチャージできるため、液晶駆動電圧ＶＬＣはトランジスタＮ１の動作により正常にリフレッシュされる。
【０１００】
このように、方向性のある素子を挿入した場合にこの素子の前段と後段との電位関係に依存した非対称性がトランジスタＮ１の動作において現れることになる。これを防止するため、水平駆動回路ＨＤＲＶは図３１において一点鎖線で表すように一定時間ＰＬだけ適当な正電位にバイアスされた映像信号電圧Ｖsを出力し、これによりトランジスタＮ１のゲート電位を０Ｖ以上の電位にリセットするように構成される。これにより、新規の映像信号電圧ＶsをトランジスタＮ１のゲートに供給する際に必ず映像信号配線１２の電位が一旦トランジスタＮ１のゲート電位より低くなる。従って、上述のような不具合は解消される。
【０１０１】
尚、上述の実施形態では、第１〜第３トランジスタＮ１〜Ｎ３がＮチャネルトランジスタで構成されたが、これらＮチャネルトランジスタは全てＰチャネルトランジスタに置き換えてもよい。トランジスタＮ１をＰＭＯＳ構造にすれば、入力電圧として負の値を与えることができる。第２および第３トランジスタＮ１，Ｎ３をＰＭＯＳ構造にすれば、液晶印加電圧ＶＬＣの絶対値はこれらトランジスタの閾値電圧Ｖtだけこの入力電圧より小さい値となり、入力電圧絶対値がＶtより小さい場合液晶駆動電圧ＶＬＣは０となる。特に第２のトランジスタＮ２をソース、ドレイン耐圧が高いＰＭＯＳ構造にすれば、より大きな液晶駆動電圧ＶＬＣを得ることができる。また、ＰＭＯＳはＮＭＯＳに比べホットキャリアによる劣化が生じにくいため、高信頼の表示装置を構成できる。
【０１０２】
さらに、上述の実施形態の薄膜トランジスタはレーザ結晶化装置によって行われる非単結晶半導体膜の再結晶化の結果として得られる単結晶半導体膜を用いて形成されてもよい。このレーザ結晶化装置は、例えば図３３に示すように構成される。このレーザ結晶化装置では、結像光学系１３９Ｂが位相シフタＰＳと薄膜半導体基板１１４Ｓとの間に配置され、位相シフタＰＳと薄膜半導体基板１１４Ｓとが結像光学系１３９Ｂを介して光学的に共役に配置される。すなわち、薄膜半導体基板１１４Ｓは、位相シフタＰＳと光学的に共役な面（結像光学系１３９Ｂの像面）に設定されている。結像光学系１３９Ｂは、その瞳面に配置された開口絞り１３９ＢＡを備える。開口絞り１３９ＢＡは、開口部（光透過部）の大きさの異なる複数の開口絞りを有し、これらの複数の開口絞りは光路に対して交換可能に構成される。また、開口絞り１３９ＢＡは開口部の大きさを連続的に変化させることのできる虹彩絞りを有するように構成されてもよい。いずれにしても、開口絞り１３９ＢＡの開口部の大きさ（ひいては結像光学系１３９Ｂの像側開口数ＮＡ）は、薄膜半導体基板１１４Ｓの半導体薄膜１１４上において所要の逆ピークパターンの光強度分布を発生させるように設定されている。なお、結像光学系１３９Ｂは、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１実施形態に係る透過型アクティブマトリクス液晶表示装置の断面構造を示す図である。
【図２】図１に示す液晶表示装置の平面構造を概略的に示す図である。
【図３】図２に液晶表示装置においてマトリクス状に配置される複数の画素回路のうちの１個の等価回路を示す図である。
【図４】図３に示す画素回路の動作原理を示す図である。
【図５】図３に示す画素回路の電圧波形を複数のフレーム期間について示すタイムチャートである。
【図６】図３に示す画素回路の電圧波形を１フレーム期間について示すタイムチャートである。
【図７】図３に示す画素回路の電圧入出力特性を示すグラフである。
【図８】図３に示す画素回路の平面構造を示す図である。
【図９】図８に示すＡ−Ａ’線に沿った画素回路の断面構造を示す図である。
【図１０】図８に示すＢ−Ｂ’線に沿った画素回路の断面構造を示す図である。
【図１１】図１に示す液晶表示装置の電圧輝度特性を示すグラフである。
【図１２】本発明の第２実施形態に係る透過型アクティブマトリクス液晶表示装置の平面構造を概略的に示す図である。
【図１３】図１２に示す液晶表示装置においてマトリクス状に配置される複数の画素回路のうちの１個の等価回路を示す図である。
【図１４】図１３に示す画素回路の平面構造を示す図である。
【図１５】図１４に示すＣ−Ｃ’線に沿った画素回路の断面構造を示す図である。
【図１６】本発明の第３実施形態に係る透過型アクティブマトリクス液晶表示装置の平面構造を示す図である。
【図１７】図１６に示す液晶表示装置においてマトリクス状に配置される複数の画素回路のうちの１個の等価回路を示す図である。
【図１８】図１７に示す画素回路の平面構造を示す図である。
【図１９】図１８に示すＥ−Ｅ’線に沿った画素回路の断面構造を示す図である。
【図２０】図１７に示す画素回路の電圧波形を複数のフレーム期間について示すタイムチャートである。
【図２１】図１７に示す画素回路の電圧波形を１フレーム期間について示すタイムチャートである。
【図２２】本発明の第４実施形態に係る半透過型アクティブマトリクス液晶表示装置の断面構造を示す図である。
【図２３】図２２に示す液晶表示装置の画素回路の平面構造を示す図である。
【図２４】図２３に示すＤ−Ｄ’線線に沿った画素回路の断面構造を示す図である。
【図２５】図２２に示す液晶表示装置の電圧輝度特性を示すグラフである。
【図２６】本発明の第５実施形態に係るアクティブマトリクス液晶表示装置の平面構造を示す図である。
【図２７】図２６に示す液晶表示装置の画素回路の平面構造を示す図である。
【図２８】本発明の第６実施形態に係るアクティブマトリクス液晶表示装置の平面構造を概略的に示す図である。
【図２９】本発明の第７実施形態に係る透過型アクティブマトリクス液晶表示装置においてマトリクス状に配置される複数の画素回路のうちの１個の等価回路を示す図である。
【図３０】図２９に示す画素回路の平面構造を示す図である。
【図３１】図２９に示す画素回路の電圧波形を１フレーム期間について示すタイムチャートである。
【図３２】図２９に示す画素回路の電圧入出力特性を示すグラフである。
【図３３】非単結晶半導体膜を薄膜トランジスタを形成するために用いられる単結晶半導体膜に再結晶化するレーザ結晶化装置を示す図である。
【符号の説明】
【０１０４】
１，５０８…ガラス基板、１０…走査配線、１２…映像信号配線、１３，１３’…画素電極、ＧＮＤ…共通電極、１９０，１９１…電源配線、Ｎ１〜Ｎ６…Ｎチャネルトランジスタ、Ｐ１…Ｐチャネルトランジスタ、Ｃｓ…補助容量、ＣＬＣ…液晶容量、１５０…反射電極、ＶＤＲＶ…垂直走査回路、ＨＤＲＶ…水平駆動回路、ＰＷ…電源回路、ＰＸ…画素回路、５０５…偏光板、５０６…液晶層、５０７…カラーフィルタ層、ＯＣ…カラーフィルタ保護層、ＯＲＩ１、ＯＲＩ２…配向膜、Ｔ１，Ｔ２…電源端子、ＳＢ１，ＳＢ２…支持基板、ＢＬ…バックライト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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