(57)【特許請求の範囲】
【請求項１】
第１半導体面と、該第１半導体面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面とを有する半導体領域と、
前記第１半導体面上と前記第２半導体面上に形成されたゲート絶縁膜と、
前記第１半導体面と前記第２半導体面の境界上を含む前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜を挟んで前記ゲート電極と前記第１半導体面内でオーバーラップするように前記半導体領域に形成されたソース不純物領域と、
少なくとも前記第２半導体面の直下の前記半導体領域に形成されたドレイン不純物領域と、
ゼロバイアス時に、前記半導体領域の表面における前記ドレイン不純物領域と前記半導体領域との間に生じる空乏層とドレイン側の電荷中性領域との接合界面は、前記第２半導体面側にあり、
前記接合界面は、前記半導体領域の表面における前記ソース不純物領域と前記半導体領域との接合界面より、前記第１半導体面と前記第２半導体面との境界に近い状態に形成されており、
前記ドレイン不純物領域は、前記第１半導体面よりも深い位置において、前記半導体領域との冶金学的接合面を有し、
ゼロバイアス時に生じる前記空乏層は前記境界を含む半導体装置。
【請求項２】
前記半導体領域は、さらに前記第１半導体面につながる面であり、かつ前記第１半導体面に対して傾斜を有する第３半導体面を有し、
前記ソース不純物領域はさらに前記第３半導体面の直下の半導体領域に形成されている請求項１記載の半導体装置。
【請求項３】
前記ドレイン不純物領域が、半導体基板表面より高い位置にある半導体層を有している請求項１記載の半導体装置。
【請求項４】
前記半導体層は前記半導体基板表面にエピタキシャル成長により形成された半導体層である請求項３記載の半導体装置。
【請求項５】
前記ゲート絶縁膜が形成されている領域を除く前記ドレイン不純物領域と前記ゲート電極との間に絶縁膜が形成されている請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタからなる半導体装置に関する。
【背景技術】
【０００２】
集積回路の高速化・高集積化・低消費電力化は、これまで主に、プレーナー型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細によって進められてきた。従来のプレーナー型ＭＯＳＦＥＴの断面構造を、図３７の概略構成断面図によって説明する。
【０００３】
図３７に示すように、プレーナー型ＭＯＳＦＥＴ１０１は、半導体基板１１１上にゲート絶縁膜１１２を介してゲート電極１１３が形成され、このゲート電極１１３の一方側の半導体基板１１１にはソースエクステンション領域１１４を介してソース領域１１５が形成され、上記ゲート電極１１３の他方側の半導体基板１１１にはドレインエクステンション領域１１６を介してドレイン領域１１７が形成され、ソースエクステンション領域１１４、ドレインエクステンション領域１１６ともに、ゲート電極１１３下部にオーバラップする状態に形成されているものである。
【０００４】
微細化によって、プレーナー型ＭＯＳＦＥＴ１０１のゲート長ＬGが短縮されると、いわゆるショートチャネル効果が現れる。ショートチャネル効果を抑えるためには、スケーリング則に沿った微細化が必要となる。すなわち、ゲートの大容量化（ゲート絶縁膜の薄膜化）、チャネルの高濃度化、ソース・ドレイン拡散層の浅接合化の組み合わせによって行われる必要がある。
【０００５】
性能を向上させつつ微細化を達成する上で、上記３つのパラメータを組み合わせる設定が重要である。例えばＪ．Ｒ．Ｂｒｅｗｓの短チャネル効果を生じる条件式によると、短チャネル効果を生じるか否かの境界となるチャネル長Ｌminは、１つのパラメータγによって規定することができ、そのパラメータは、ゲート容量の増加（ゲート酸化膜の薄膜化）、チャネル濃度、ソース・ドレイン拡散層深さの３つ変数の関数となっていることが示されている。そして、パラメータγの１つの値を決める上記３つの変数、すなわちゲート容量の増加（ゲート酸化膜の薄膜化）、チャネル濃度、ソース・ドレイン拡散層深さの組み合わせは、無数にあることが知られている。
【０００６】
したがって、構造の工夫により、接合深さを０にできれば、他の２つの構造因子に対する要求、すなわち、ゲート容量の増加（ゲート酸化膜の薄膜化）、チャネル濃度の増大、を大幅に緩和することが可能となる。ここで、ＭＯＳトランジスタの動作上意味のあるソース・ドレイン拡散層の接合深さは、ＭＯＳトランジスタのゲート絶縁膜・半導体基板界面から測った深さである。
【０００７】
上記ゲート大容量化は、従来、ゲート酸化膜の薄膜化によってなされてきたが、既に物理膜厚で２ｎｍを下回り、耐圧の観点から限界に達している。そのため、さらなる薄膜化によらない高容量化の手段として、高誘電率な絶縁膜、例えば酸化ハフニウム、窒化ハフニウム等を用いる検討が進んでいる。また、チャネル高濃度化も、チャネル領域の不純物濃度にして１０18ｃｍ-3に達している。不純物濃度が１０18ｃｍ-3に近づくと、ツェナーブレークダウン（トンネルブレークダウン）による接合耐圧の低下、チャネルに発生する高電界による移動度の低下などが懸念される。
【０００８】
一方、ソース・ドレイン拡散層の浅接合化は、チャネルに接する浅いソース・ドレイン拡散層（エクステンション）の接合深さが、現在１００ｎｍ以下に達している。浅接合化によって電流経路が狭まると、ソース・ドレイン拡散層の直列抵抗が増大するので、オン電流（電流駆動能力）は減少する。しかし、従来のプレーナー型のＭＯＳトランジスタにおいて、この様な浅接合化をさらに推し進めるには、不純物のドーピング、その後の熱処理の低温化など困難な課題が多い。
【０００９】
そこで、ショートチャネル効果の抑制とソース・ドレイン抵抗の低減を両立させる手段として、図３８に示すリセスゲート型（あるいは、グルーブドゲート型）と呼ばれる、半導体基板２１１をエッチングして形成した溝の底部にゲート２１２を設ける構造が提案されている（例えば、特許文献１，２参照）。
【００１０】
また、図３９に示すエレベーテッド・ソース・ドレイン・エクステンション型（または、レイズド・ソース・ドレイン・エクステンション型）とよばれる構造が提案されている（例えば、特許文献２−４参照）。この構造では、半導体基板３１１表面にゲート３１２は形成されるが、ソース・ドレイン拡散層３１３、３１４およびエクステンション領域３１５、３１６は、半導体基板３１１上にエピタキシャル成長させた半導体層で形成されている。
【００１１】
これらの構造における１つの典型は、ソース・ドレイン拡散層の拡散深さ（Ｘｊ）をゼロ、または負の値に設定することである。このような設計においては、ショートチャネル効果が抑制され、しきい値電圧のロールオフが著しく低減することが実験で確かめられている。ところが、高いオン電流は得られていない。これは、チャネル領域とオーバーラップ領域の間にコーナー部が存在するためである。
【００１２】
コーナー部では、実効的な酸化膜厚が厚くなること、ゲートから基板内部に向かう電界が放射状に広がること等により、局所的なしきい値電圧が高くなる。さらに、電気力線が放射状に広がるため、同じゲート電圧でも、平坦なチャネル領域と比べて、コーナー部のシートキャリア濃度は低くなる。シートキャリア濃度が低くなると、ドレイン電流の連続性から、コーナー部のキャリアは高速に走らなければならない。その結果、移動度が低下し、その部分の抵抗が増大する。そして抵抗が増大すると、コーナー部の電圧降下が増加するので、チャネルのソース端、およびドレイン端での電圧降下が増加する。
【００１３】
ソース端での電圧降下が増加は、実効的なゲート電圧（真性ＦＥＴのゲート・ソース間電圧）が減少させる。その結果、チャネルのキャリア密度が減少して抵抗が増大するので、ドレイン電流が減少する。キャリアのドリフト速度が飽和に達した場合は、コーナー部が定電流源として働くため、ドレイン電流は頭打ちになる。また、ドレイン端での電圧降下の増加は、ゲート平坦部のドレイン端での電位上昇を妨げるので、ドレイン電圧はドレイン側コーナー部とドレイン電極との間に主に掛かるようになる。その結果、ドレイン側コーナー部からドレイン側が、寄生トランジスタとして動作するため、ドレイン電流はドレイン側コーナー部への電流注入量で決まるようになり、ドレイン電圧を増加させてもドレイン電流を効果的に増加させることができなくなる。
【００１４】
一方、ソース・ドレインを持ち上げつつ、ゲート端で、ある程度の深さまでソース・ドレイン不純物を拡散している構造も種々提案されている（例えば、特許文献５参照）。このような例では、コーナー部が、ソース・ドレイン拡散層の中に埋め込まれるため、コーナー部にあっても不純物由来のキャリアで十分なシートキャリア濃度が確保される。したがって、上記のような問題は起こらない。しかしながら、接合深さを１０ｎｍ〜２０ｎｍとしている限りにおいては、ゲート長が１０ｎｍ〜２０ｎｍにおけるショートチャネル効果を十分抑制することができない。その結果、オフ時のリーク電流の増大、もしくは、リーク電流を抑えた場合は、オーバードライブ電圧の不足によるオン電流の減少が避けられず、高性能なＭＯＳＦＥＴは得られない。
【００１５】
さらに、このような構造でショートチャネル効果の抑制と電流駆動能力の両立を図った場合、ソース・ドレイン拡散層の拡散深さやゲート長の許容変動幅は数ｎｍ以下となり、極めて高い制御性が必要であることが、発明者の計算から判明した。このような高い制御性を得るのは容易ではないから、高い歩留まりを得るためには、高度なリソグラフィー技術と不純物導入・活性化技術が必要となり、プロセス製造コストの上昇を招く。
【００１６】
ところで、オフ時のリーク電流を十分抑えるためには、しきい値電圧は、トランジスタの微細化が進んでも、０Ｖよりある程度高い値に設定しなければならない。他方、スケーリングによってゲート酸化膜が薄膜化されると、ゲートリークを抑えるために、電源電圧を下げなければならない。その結果、微細化によって、ゲートのオーバードライブ電圧を下げなければならない。しかるに、これは電流駆動能力を低下させる。したがって、それを補うため、移動度を向上させる技術が種々考案されている。例えば、応力によるバンド構造の変化を用いた移動度向上技術や、ＮＭＯＳとＰＭＯＳとで、キャリア移動度が最も高い結晶面を使い分ける技術が知られている。
【００１７】
応力を用いる技術では、動作温度においてチャネル領域に発生する圧縮または引っ張りの応力によって、チャネル領域のバンド構造を変化させ、有効質量や散乱確率の低下によって、チャネルキャリアの移動度を増加させる。応力は、基板と異なる熱膨張係数を有する薄膜でトランジスタを被覆する方法、もしくは、基板と異なる熱膨張係数の材料でソース・ドレイン領域を構成する方法が多数知られている。
【００１８】
また、結晶面を使い分ける技術では、ＮＭＯＳに（１００）面を、ＰＭＯＳに（１１０）面を使うために、基板張り合わせ技術を用いる方法が知られている。
【００１９】
しかし、これらの移動度向上技術を、例えばグルーヴドゲート（grooved gate）構造の派生形である「Ｖ字型ＭＯＳＦＥＴ」に、適用しようとすると、次のような問題を生じることが予想される。すなわち、薄膜を用いる方法とソース・ドレイン領域を用いる方法のいずれの場合においても、最も効率よくチャネルを歪ませることができるのは、チャネル面が基板表面に近く、かつ、基板面に平行な場合である。しかるに、Ｖ字型チャネルにおいては、チャネル面が基板深部に広がっており、かつ、基板の主面と平行でない。そのため、チャネル方向の応力を効率よく発生させることは容易ではない。さらに、Ｖ字型チャネルでは、基板面にＶ字型に深いトレンチを形成する必要がある。よって、ＳＯＩ基板を用いることができないので、面方位の組み合わせの自由も制約される。よって、ショートチャネル効果の抑制と、移動度向上を両立させることは困難である。
【００２０】
【特許文献１】特開昭４９−１２６２８１号公報
【特許文献２】特開２０００−８２８１３号公報
【特許文献３】特開２００１−１４４２９０号公報
【特許文献４】特開２００１−２８４４６８号公報
【特許文献５】特開２００１−３２６３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
解決しようとする問題点は、ショートチャネル効果の抑制と、移動度向上を両立させることが困難な点である。
【００２２】
本発明は、ショートチャネル効果の抑制と、移動度向上を両立させることを課題とする。
【課題を解決するための手段】
【００２３】
本発明の半導体装置は、第１半導体面と、該第１半導体面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面とを有する半導体領域と、前記第１半導体面上と前記第２半導体面上に形成されたゲート絶縁膜と、前記第１半導体面と前記第２半導体面の境界上を含む前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜を挟んで前記ゲート電極と前記第１半導体面内でオーバーラップするように前記半導体領域に形成されたソース不純物領域と、少なくとも前記第２半導体面の直下の前記半導体領域に形成されたドレイン不純物領域と、ゼロバイアス時に、前記半導体領域の表面における前記ドレイン不純物領域と前記半導体領域との間に生じる空乏層とドレイン側の電荷中性領域との接合界面は、前記第２半導体面側にあり、前記接合界面は、前記半導体領域の表面における前記ソース不純物領域と前記半導体領域との接合界面より、前記第１半導体面と前記第２半導体面との境界に近い状態に形成されており、前記ドレイン不純物領域は、前記第１半導体面よりも深い位置において、前記半導体領域との冶金学的接合面を有し、ゼロバイアス時に生じる前記空乏層は前記境界を含むを特徴とする。
【００２４】
本発明の半導体装置では、角度を有してつながる第１半導体面と第２半導体面の境界上を含むゲート絶縁膜上にゲート電極が形成され、ソース不純物領域がゲート絶縁膜を挟んでゲート電極と第１半導体面内でオーバーラップするように半導体領域に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。またドレイン不純物領域が第２半導体面の直下の半導体領域に形成されていることから、チャネル（第１半導体面と第２半導体面）の曲がり部付近の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部付近で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加する。さらに、ドレイン不純物領域と半導体領域との接合界面が、ソース不純物領域と半導体領域との接合界面より、第１半導体面と第２半導体面との境界に近い状態に形成されていることから、ドレイン側の曲がり部付近の局所的なシートキャリア濃度の低下が回避され、曲がり部付近での電圧降下が抑えられる。
【発明の効果】
【００２５】
本発明の半導体装置によれば、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避されるので、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。またドレイン電界が曲がり部付近で遮蔽されることから、ショートチャネル効果によるしきい値電圧の低下が抑制できるとともに、ゲート長の許容変動幅が増加するという利点がある。さらに、ドレイン側の曲がり部付近の局所的なシートキャリア濃度の低下が回避されるので、曲がり部付近での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと第１半導体面と第２半導体面との曲がり部付近との間に印加されるため、高い電流駆動能力を得ることができる。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２７】
図１に示すように、半導体領域１０は、第１半導体面１１と、この第１半導体面１１につながる面であり、かつ該第1半導体面１１に対して傾斜を有する第２半導体面１２とを有する。例えば、上記半導体領域１０は、第１半導体面１１を有する半導体基板１３と、半導体基板１３上に第２半導体面１２を有する半導体層１４からなる。上記第２半導体面１２は、第１半導体面に接合して上記半導体基板１３の一部にも形成されている。上記半導体層１４は、例えば半導体基板１３上へのエピタキシャル成長により形成される。上記半導体層１４と半導体基板１３との界面は、図面中、１点鎖線で示す範囲Ｈ中であればよい。すなわち、後述するソース不純物領域２３が形成される領域中、ドレイン不純物領域２４が形成される下面、ドレイン不純物領域２４が形成される領域中、いずれであってもよい。
【００２８】
上記第１半導体面１１上と上記第２半導体面１２上にはゲート絶縁膜２１が形成され、第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にはゲート電極２２が形成されている。このゲート絶縁膜２１は均一な膜厚に形成されている。
【００２９】
上記半導体領域１０には、上記ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに少なくとも上記第２半導体面１２の直下の半導体領域１０（例えば半導体層１４と半導体基板１３の一部）には、ドレイン不純物領域２４が形成されている。このドレイン不純物領域２４は、ゲート絶縁膜２１を挟んでゲート電極２２と第２半導体面１２内でオーバーラップしている。また、半導体基板１３表面より高い位置になる半導体層１４にも形成されている。すなわち、ドレイン不純物領域２４は、半導体基板１３表面より上にも形成されている。そして上記ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、上記ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、上記第１半導体面１１と上記第２半導体面１２との境界Ｂに近い状態に形成されている。すなわち第１半導体面１１下に形成されるチャネルのチャネル長ａと第２半導体面１２下に形成されるチャネルのチャネル長ｂは、ａ＞ｂなる関係を有する。
【００３０】
また、ソース不純物領域２３、ドレイン不純物領域２４上には絶縁膜４１が形成されている。この絶縁膜４１は、例えば低誘電率膜で形成されることが好ましい。
【００３１】
上記半導体装置１では、角度を有してつながる第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にゲート電極２２が形成され、ソース不純物領域２３がゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
【００３２】
またドレイン不純物領域２４が第２半導体面１２の直下の半導体領域１０に形成されていることから、チャネルの曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
【００３３】
さらに、第２半導体面１２におけるドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、第１半導体面１１におけるソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１半導体面１１と第２半導体面１２との境界Ｂに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）との間に印加されるため、高い電流駆動能力を得ることができる。
【００３４】
次に、本発明の一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
【００３５】
図２に示すように、半導体領域１０は、第１半導体面１１と、この第１半導体面１１につながる面であり、かつ該第１半導体面１１に対して傾斜を有する第２半導体面１２とを有する。例えば、上記半導体領域１０は、第１半導体面１１を有する半導体基板１３と、半導体基板１３上に第２半導体面１２を有する半導体層１４からなる。上記第２半導体面１２は、第１半導体面に接合して上記半導体基板１３の一部にも形成されている。上記半導体層１４は、例えば半導体基板１３上へのエピタキシャル成長により形成される。上記半導体層１４と半導体基板１３との界面は、図面中、１点鎖線で示す範囲Ｈ中であればよい。すなわち、後述するソース不純物領域２３が形成される領域中、ドレイン不純物領域２４が形成される下面、ドレイン不純物領域２４が形成される領域中、いずれであってもよい。
【００３６】
上記第１半導体面１１上と上記第２半導体面１２上にはゲート絶縁膜２１が形成され、第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にはゲート電極２２が形成されている。このゲート絶縁膜２１は均一な膜厚に形成されている。
【００３７】
上記半導体領域１０には、上記ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに少なくとも上記第２半導体面１２の直下の半導体領域１０（例えば半導体層１４と半導体基板１３の一部）には、ドレイン不純物領域２４が形成されている。このドレイン不純物領域２４は、ゲート絶縁膜２１を挟んでゲート電極２２と第２半導体面１２内でオーバーラップしていない。この点が第１実施例と異なる点である。また、半導体基板１３表面より高い位置になる半導体層１４にも形成されている。すなわち、ドレイン不純物領域２４は、半導体基板１３表面より上にも形成されている。そして上記ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、上記ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、上記第１半導体面１１と上記第２半導体面１２との境界Ｂに近い状態に形成されている。すなわち第１半導体面１１下に形成されるチャネルのチャネル長ａと第２半導体面１２下に形成されるチャネルのチャネル長ｂは、ａ＞ｂなる関係を有する。
【００３８】
また、ソース不純物領域２３、ドレイン不純物領域２４上には絶縁膜４１が形成されている。この絶縁膜４１は、例えば低誘電率膜で形成されることが好ましい。
【００３９】
上記半導体装置２では、前記半導体装置１と同様なる作用、効果が得られる。すなわち、角度を有してつながる第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にゲート電極２２が形成され、ソース不純物領域２３がゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
【００４０】
またドレイン不純物領域２４が第２半導体面１２の直下の半導体領域１０に形成されていることから、チャネルの曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
【００４１】
さらに、第２半導体面１２におけるドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、第１半導体面１１におけるソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１半導体面１１と第２半導体面１２との境界Ｂに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）との間に印加されるため、高い電流駆動能力を得ることができる。
【００４２】
次に、本発明の一実施の形態（第３実施例）を、図３の概略構成断面図によって説明する。
【００４３】
図３に示すように、半導体領域１０は、第１半導体面１１と、この第１半導体面１１につながる面であり、かつ該第１半導体面１１に対して傾斜を有する第２半導体面１２とを有する。例えば、上記半導体領域１０は、第１半導体面１１を有する半導体基板１３と、半導体基板１３上に第２半導体面１２を有する半導体層１４からなる。上記第２半導体面１２は、第１半導体面に接合して上記半導体基板１３の一部にも形成されている。上記半導体層１４は、例えば半導体基板１３上へのエピタキシャル成長により形成される。上記半導体層１４と半導体基板１３との界面は、図面中、１点鎖線で示す範囲Ｈ中であればよい。すなわち、後述するソース不純物領域２３が形成される領域中、ドレイン不純物領域２４が形成される下面、ドレイン不純物領域２４が形成される領域中、いずれであってもよい。
【００４４】
上記第１半導体面１１上と上記第２半導体面１２上にはゲート絶縁膜２１が形成され、第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にはゲート電極２２が形成されている。このゲート絶縁膜２１は均一な膜厚に形成されている。上記半導体領域１０には、上記ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに少なくとも上記第２半導体面１２の直下の半導体領域１０（例えば半導体層１４と半導体基板１３の一部）には、ドレイン不純物領域２４が形成されている。このドレイン不純物領域２４は、ゲート絶縁膜２１を挟んでゲート電極２２と第２半導体面１２内でオーバーラップしている。しかも、ドレイン不純物領域２４はチャネル層よりも深く形成されているが、第１半導体面１１と第２半導体面１２との境界Ｂ部分は空乏層２５の中にある。そして、実効的に、上記ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、上記ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、上記第１半導体面１１と上記第２半導体面１２との境界Ｂに近い状態に形成されている。
【００４５】
また、ドレイン不純物領域２４は、半導体基板１３表面より高い位置になる半導体層１４にも形成されている。すなわち、ドレイン不純物領域２４は、半導体基板１３表面より上にも形成されている。
【００４６】
また、ソース不純物領域２３、ドレイン不純物領域２４上には絶縁膜４１が形成されている。この絶縁膜４１は、例えば低誘電率膜で形成されることが好ましい。
【００４７】
上記半導体装置３では、前記半導体装置１と同様なる作用、効果が得られる。すなわち、角度を有してつながる第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にゲート電極２２が形成され、ソース不純物領域２３がゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
【００４８】
またドレイン不純物領域２４が第２半導体面１２の直下の半導体領域１０に形成され、第１半導体面１１と第２半導体面１２との境界Ｂは空乏層２６内にあることから、ドレイン電界が空乏層２６で遮蔽されることより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
【００４９】
さらに、第２半導体面１２におけるドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、第１半導体面１１におけるソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１半導体面１１と第２半導体面１２との境界Ｂに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）との間に印加されるため、高い電流駆動能力を得ることができる。
【００５０】
次に、本発明の一実施の形態（第４実施例）を、図４の概略構成断面図によって説明する。
【００５１】
図４に示すように、半導体領域１０は、第１半導体面１１と、この第１半導体面１１に例えば直角に接する第２半導体面１２とを有する。例えば、上記半導体領域１０は、第１半導体面１１を有する半導体基板１３と、半導体基板１３上に半導体層１４が形成されている。この半導体層１４は、上記第２半導体面１２を含んでいても、図示されているように含まなくてもよい。本図面の場合、半導体基板１３に第１半導体面１１に接合する第２半導体面１２が形成されている。上記半導体層１４は、例えば半導体基板１３上へのエピタキシャル成長により形成される。上記半導体層１４と半導体基板１３との界面は、図面中、１点鎖線で示す範囲Ｈ中であればよい。すなわち、後述するソース不純物領域２３が形成される領域中、ドレイン不純物領域２４が形成される下面、ドレイン不純物領域２４が形成される領域中、いずれであってもよい。
【００５２】
上記第１半導体面１１上と上記第２半導体面１２上にはゲート絶縁膜２１が形成され、第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にはゲート電極２２が形成されている。このゲート絶縁膜２１は均一な膜厚に形成されている。上記半導体領域１０には、上記ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに少なくとも上記第２半導体面１２の直下の半導体領域１０には、ドレイン不純物領域２４が形成されている。このドレイン不純物領域２４は、ゲート絶縁膜２１を挟んでゲート電極２２と第２半導体面１２内でオーバーラップしている。そして上記ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、上記ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、上記第１半導体面１１と上記第２半導体面１２との境界Ｂに近い状態に形成されている。
【００５３】
また、ソース不純物領域２３、ドレイン不純物領域２４上には絶縁膜４１が形成されている。この絶縁膜４１は、例えば低誘電率膜で形成されることが好ましい。
【００５４】
上記半導体装置４では、前記半導体装置１と同様なる作用、効果が得られる。すなわち、角度を有してつながる第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にゲート電極２２が形成され、ソース不純物領域２３がゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
【００５５】
またドレイン不純物領域２４が第２半導体面１２の直下の半導体領域１０に形成されていることから、チャネルの曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
【００５６】
さらに、第２半導体面１２におけるドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、第１半導体面１１におけるソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１半導体面１１と第２半導体面１２との境界Ｂに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）との間に印加されるため、高い電流駆動能力を得ることができる。
【００５７】
次に、本発明の一実施の形態（第５実施例）を、図５の概略構成断面図によって説明する。
【００５８】
図５に示すように、半導体領域１０は、第１半導体面１１と、この第１半導体面１１につながる面であり、かつ該第１半導体面１１に対して傾斜を有する第２半導体面１２と第３半導体面１５を有する。例えば、上記半導体領域１０は、第１半導体面１１を有する半導体基板１３と、半導体基板１３上に第２半導体面１２を有する半導体層１４と、半導体基板１３上に第３半導体面３３を有する半導体層１６とからなる。上記第２半導体面１２、第３半導体面１５は、それぞれ第１半導体面に接合して上記半導体基板１３の一部にも形成されていてもよい。上記半導体層１４は、例えば半導体基板１３上へのエピタキシャル成長により形成される。上記半導体層１４と半導体基板１３との界面は、図面中、１点鎖線で示す範囲Ｈ中となっている。すなわち、後述するソース不純物領域２３が形成される領域中、ドレイン不純物領域２４が形成される領域中となっている。
【００５９】
上記第３半導体面１５上から上記第１半導体面１１上、上記第２半導体面１２上にかけてはゲート絶縁膜２１が形成され、少なくとも第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上、本実施例では、第１半導体面１１およびその両側の第２半導体面１２、第３半導体面１５上の上記ゲート絶縁膜２１上にはゲート電極２２が形成されている。このゲート絶縁膜２１は均一な膜厚に形成されている。
【００６０】
上記半導体領域１０には、上記ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに少なくとも上記第２半導体面１２の直下の半導体領域１０（例えば半導体層１４と半導体基板１３の一部）には、ドレイン不純物領域２４が形成されている。このドレイン不純物領域２４は、ゲート絶縁膜２１を挟んでゲート電極２２と第２半導体面１２内でオーバーラップしている。また、ドレイン不純物領域２４は半導体基板１３表面より高い位置になる半導体層１４にも形成されている。すなわち、ドレイン不純物領域２４は、半導体基板１３表面より上にも形成されている。そして上記ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、上記ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、上記第１半導体面１１と上記第２半導体面１２との境界Ｂに近い状態に形成されている。このように、本半導体装置５では、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように形成されたソース不純物領域２３の部分で、不純物領域が非対称に形成され、その他の構成要素は対称に形成されている。このようなソース不純物領域２３の非対称領域２３Ａは、例えば斜めイオン注入により形成される。
【００６１】
また、ソース不純物領域２３、ドレイン不純物領域２４上には絶縁膜４１が形成されている。この絶縁膜４１は、例えば低誘電率膜で形成されることが好ましい。
【００６２】
上記半導体装置５では、前記半導体装置１と同様なる作用、効果が得られる。すなわち、角度を有してつながる第１半導体面１１と第２半導体面１２の境界Ｂ上を含むゲート絶縁膜２１上にゲート電極２２が形成され、ソース不純物領域２３がゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
【００６３】
またドレイン不純物領域２４が第２半導体面１２の直下の半導体領域１０に形成されていることから、チャネルの曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
【００６４】
さらに、第２半導体面１２におけるドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、第１半導体面１１におけるソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１半導体面１１と第２半導体面１２との境界Ｂに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部（第１半導体面１１と第２半導体面１２との境界Ｂ）との間に印加されるため、高い電流駆動能力を得ることができる。
【００６５】
次に、第１半導体面１１と第２半導体面１２とのつながり部分の形状について、図６および図７の概略構成断面図によって説明する。図６および図７は、ソース不純物領域２３、ドレイン不純物領域２４が形成される半導体領域１０の第１半導体面１１と第２半導体面１２とのつながり状態を示したものであり、ゲート絶縁膜２１が形成されている状態で示した。
【００６６】
上記第１実施例〜第５実施例で説明したソース不純物領域２３、ドレイン不純物領域２４が形成される半導体領域１０の第１半導体面１１と第２半導体面１２は、図６（１）に示すように、第１半導体面１１と第２半導体面１２との境界Ｂを境にして、平面で構成される第１半導体面１１と平面で構成される第２半導体面１２とが角度（０°より大きく９０°以下の角度）を有して接するように形成されている。したがって、第１半導体面１１と第２半導体面１２との境界Ｂは線状となっている。また、第１半導体面１１と第２半導体面１２とのつながり状態は、以下に説明するような形態をとることもできる。
【００６７】
例えば、図６（２）に示すように、半導体領域１０の第１半導体面１１は平面で構成され、第２半導体面１２は、第１半導体面１１側に曲面１２Ｒを挟んだ平面で構成されている。すなわち、第２半導体面１２は、曲面１２Ｒと平面１２Ｐとで構成されている。そして、第１半導体面１１と第２半導体面１２の曲面１２Ｒとは、例えば平面の第１半導体面１１から曲面の第２半導体面１２に連続的に変化していてもよく、または第１半導体面１１から第２半導体面の曲面に不連続的に変化してもよい。同様に、曲面１２Ｒから平面１２Ｐに連続的に変化してもよく、または曲面１２Ｒから平面１２Ｐに不連続的に変化してもよい。
【００６８】
また、図７（３）に示すように、半導体領域１０の第１半導体面１１は平面で構成され、第２半導体面１２は曲面で構成されている。そして、第１半導体面１１と第２半導体面１２とは、例えば平面の第１半導体面１１から曲面の第２半導体面１２に連続的に変化してもよく、または第１半導体面１１から第２半導体面の曲面に不連続的に変化してもよい。
【００６９】
また、図７（４）に示すように、半導体領域１０の第１半導体面１１は曲面で構成され、第２半導体面１２は、第１半導体面１１側に曲面１２Ｒを挟んだ平面もしくは曲面で構成されている。すなわち、第２半導体面１２は曲面１２Ｒと平面１２Ｐとで構成されている。もしくは、第２半導体面１２は曲面（図示せず）で構成されている。上記第２半導体面１２の曲面１２Ｒの曲率は、上記第１半導体面１１の曲面の曲率よりも大きく形成され、また、第２半導体面１２が曲面で構成される場合には、第１半導体面１１側の曲面の曲率を大きく形成されている。そして、第１半導体面１１と第２半導体面１２とは、例えば曲面の第１半導体面１１から第２半導体面１２の曲面１２Ｒに連続的に変化してもよく、または第１半導体面１１から第２半導体面の曲面に不連続的に変化してもよい。同様に、第２半導体面１２は、曲面１２Ｒから平面１２Ｐに連続的に変化していてもよく、または曲面１２Ｒから平面１２Ｐに不連続的に変化してもよい。
【００７０】
また、上記図６および図７による説明において、「連続的に変化」とは第１半導体面１１と第２半導体面１２との境界が線状に現れない滑らかな状態を意味し、「不連続的に変化」とは第１半導体面１１と第２半導体面１２との境界が線状に現れる状態を意味する。なお「不連続的に変化」は、第１半導体面１１と第２半導体面１２との間に段差を有することは意味しない。
【００７１】
次に、半導体装置の製造方法に係る一実施の形態を、図８〜図１５の製造工程断面図によって説明する。図８〜図１５では、一例としてＮ型チャネルＭＯＳＦＥＴを例に挙げて説明する。なお、Ｐ型チャネルＭＯＳＦＥＴの製造方法も、ドーピングされる不純物の導電型が異なる他はＮ型チャネルＭＯＳＦＥＴの製造方法と同様である。
【００７２】
図８（１）に示すように、第１半導体面１１を有する半導体基板１３に、素子間分離領域５１を、例えばトレンチアイソレーションで形成する。
【００７３】
次に、図８（２）に示すように、半導体基板１３表面に酸化膜（図示せず）を形成する。この酸化膜は、例えば、半導体基板１３を熱酸化し、８ｎｍの厚さに形成される。続いて、活性領域を除く半導体基板１３表面をレジスト膜（図示せず）で被覆する。その後、イオン注入を行い、レジスト膜を除去した後に活性化アニールを行い、チャネル層１７を形成する。イオン注入のイオン種には、例えばホウ素（Ｂ）を用いる。相補型集積回路を形成する場合には、チャネル注入と前後して、同様の手順でウエル（図示せず）を形成してもよい。ウエルの不純物は、例えばリン（Ｐ）とする。上記活性化アニールは、例えばＲＴＡ（Rapid Thermal Annealing）法にて１０１０℃、１０ｓで行う。
【００７４】
次に、図８（３）に示すように、上記熱酸化により形成した酸化膜を除去した後、半導体基板１３表面に、ダミーゲート絶縁膜３１とゲート犠牲層３２を順次形成する。このダミーゲート絶縁膜３１は、例えば熱酸化によって、酸化膜を形成する。ここでは一例として酸化シリコン膜を、例えば１ｎｍ〜３ｎｍの厚さに形成する。また酸化後に窒素プラズマにさらして、ダミーゲート絶縁膜３１を酸窒化膜に改質してもよい。上記ゲート犠牲層３２は、例えば、熱ＣＶＤ法によって、ポリシリコンを１００ｎｍ〜１５０ｎｍの厚さに堆積して形成する。続いて、ゲート犠牲層３２に例えばイオン注入法によって不純物を導入した後、活性化アニールを行い、ゲート犠牲層３２に注入された不純物を活性化する。ゲート犠牲層３２に導入する不純物は、例えばリン（Ｐ）とする。
【００７５】
次に、図９（４）に示すように、ゲート犠牲層３２上にハードマスク層３３を形成する。ハードマスク層３３は、例えば、酸化シリコン（ＳｉＯ2）膜を３０ｎｍの厚さに形成した後、窒化シリコン（ＳｉＮ）膜を３０ｎｍの厚さに形成した２層膜とし、これらの成膜は、例えば熱ＣＶＤ法による。
【００７６】
次に、図９（５）に示すように、ハードマスク層３３上にレジスト膜（図示せず）を形成した後、光学リソグラフィー技術、電子線リソグラフィー技術またはそれらを組み合わせた技術によって、レジスト膜でゲートパターン（図示せず）を形成する。次に、パターンニングしたレジスト膜を酸素プラズマで等方的に細らせ目的のパターン寸法を得た後、反応性イオンエッチングを行い、レジストパターンをハードマスク層３３に転写する。続いて、ハードマスク層３３をマスクとして、ゲート犠牲層３２を反応性イオンエッチングし、ダミーゲート（ゲートスタック）３４を得る。このとき、エッチング領域に酸化膜３１が残るようにエッチング条件を定めることが好ましい。
【００７７】
次に、図９（６）に示すように、半導体基板１３上の全面に上記ダミーゲート３４を被覆する絶縁膜３５を形成する。絶縁膜３５は、例えば熱ＣＶＤ法により成膜される窒化シリコン（ＳｉＮ）膜とする。
【００７８】
次に、図１０（７）に示すように、絶縁膜３５を反応性イオンエッチングでエッチバックし、ダミーゲート３４の両側に側壁絶縁膜３６を形成する。側壁絶縁膜３６の幅は、ゲート長（ダミーゲート３４の幅）と次の工程で形成するソース・ドレイン領域の接合深さとの関係で選択され、例えば、ゲート長を２０ｎｍ、接合深さを１５０ｎｍとした場合は、側壁絶縁膜の底部の幅は７０ｎｍとする。
【００７９】
次に、図１０（８）に示すように、半導体基板１３の活性領域をレジスト膜（図示せず）で被覆した後、ダミーゲート３４と側壁絶縁膜３６をマスクにしてイオン注入を行い、ソース不純物領域、ドレイン不純物領域が形成される領域３７、３８に不純物を導入する。この不純物には、例えばリン（Ｐ）を用い、そのイオン注入のドーズ量を例えば５×１０15／ｃｍ2、注入エネルギーを例えば５ｋｅＶに設定した。
【００８０】
次に、図１０（９）に示すように、上記レジスト膜を除去した後、半導体基板１３に活性化アニールを行い、前記工程でソース不純物領域、ドレイン不純物領域が形成される領域３７、３８に導入した不純物を活性化させ、ソース不純物領域２３、ドレイン不純物領域２４を形成する。この活性化アニールは、例えば、ピーク温度が１０５０℃となるスパイクアニールによって行う。
【００８１】
次に、図１１（１０）に示すように、加熱した燐酸に半導体基板１３を浸漬し、ダミーゲート３４側壁の側壁絶縁膜３６〔前記図１０（８）参照〕とハードマスク層を構成する窒化シリコン（ＳｉＮ）膜をエッチングし、除去する。
【００８２】
次に、図１１（１１）に示すように、半導体基板１３に、前記図９（６）、図１０（７）によって説明したのと同様の手順で、絶縁膜の堆積とエッチバックを行い、ダミーゲート３４の両側に、スペーサー絶縁膜３９を形成する。このスペーサー絶縁膜３９は、例えば窒化シリコン（ＳｉＮ）膜で形成する。
【００８３】
次に、図１１（１２）に示すように、上記ゲート電極３４の側方下部およびスペーサー絶縁膜３９下方の半導体基板１３に不純物を導入して、ソース不純物領域２３、ドレイン不純物領域２４に続くエクステンション領域２５、２６を形成する。この不純物導入には、例えばイオン注入を用いることができ、そのイオン注入条件の一例として、ＮＭＯＳＦＥＴの場合は、不純物に例えばヒ素（Ａｓ）を用い、エネルギーを例えば１ｋｅＶ以下、ドーズ量を１×１０13ｃｍ-2以下に設定する。
【００８４】
この後、図１２（１３）に示すように、ソース不純物領域２３側にオーバーラップ領域２７を形成するための不純物を半導体基板１３に導入する。不純物は、斜めからのイオン注入によって行う。このとき、不純物は、ＮＭＯＳＦＥＴの場合はヒ素（Ａｓ）、ＰＭＯＳＦＥＴの場合は二フッ化ホウ素（ＢＦ2）とし、ヒ素の場合、一例として、注入エネルギーを１ｋｅＶ以下、ドーズ量を１×１０13ｃｍ-2以下の範囲でゲート長にあわせて選択し、イオンの入射角（tilt角）は、例えば４°とする。
【００８５】
次に、図１２（１４）に示すように、半導体基板１３の表面を洗浄した後、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５、２６およびソース側不純物領域２３、ドレイン側不純物領域２４のせり上げ部分となる半導体層１４、１６を形成する。この半導体層１４、１６は、例えば８００℃以下の温度でのエピタキシャル成長により形成する。このエピタキシャル成長層は、シリコン（Ｓｉ）単結晶、または、ゲルマニウム（Ｇｅ）、炭素（Ｃ）またはその両方とシリコン（Ｓｉ）との混晶とし、活性領域の半導体基板１３が露出した領域に選択的に成長させる。半導体層１４、１６に対する不純物の導入は、エピタキシャル成長と同時に行ってもよく、もしくは、エピタキシャル成長後にイオン注入等のドーピング技術によって行ってもよく、または、その両方で行ってもよい。
【００８６】
ＭＯＳＦＥＴのチャネル導電型がｐ型である場合、上記半導体層１４、１６を形成するエピタキシャル成長層は、半導体基板１３より大きな格子定数を与えることによって、チャネル領域に圧縮応力が生じるよう、シリコン（Ｓｉ）に対するゲルマニウム（Ｇｅ）の割合を増やすとよい。逆に、チャネル導電型がｎ型である場合、上記半導体層１４、１６を形成するエピタキシャル成長層は、半導体基板１３より小さな格子定数を有するようにシリコン（Ｓｉ）に対する炭素（Ｃ）の割合を増やすとよい。
【００８７】
次に、図１２（１５）に示すように、前記図１１（１２）〜図１２（１４）で示した工程で導入した不純物を活性化するためのアニールを行う。このアニールは、不純物拡散を起こしにくいフラッシュランプアニール、もしくはレーザーアニールなどの急速加熱アニール技術を用いて行う。
【００８８】
前記図１１（１２）〜図１２（１４）で示した工程で導入した不純物プロファイル、および図１２（１５）で示した工程のアニール条件は、後の図１４（２０）の工程で形成されるドレイン側ゲートコーナー部が、ゼロバイアス状態において、半導体基板１３−エクステンション領域２６間の空乏層の中に位置し、かつ、ソース側ゲートコーナー部が、半導体基板１３−エクステンション領域２５間の空乏層よりもエクステンション領域側に位置するように定める。そのために、後の熱処理工程での拡散を見越して、最初の数ｎｍはドーピングなしで成長させ、その後、高濃度にドーピングしながら成長させる、という手順を踏んでもよい。
【００８９】
もしくは、最初は半導体基板１３より若干高い濃度で成長を開始し、その後、続けて高濃度で成長させることにより、エクステンション領域２５、２６全体の直列抵抗を低減すると同時に、ＰＮ接合面を、もとの半導体基板１３表面より深いところに形成し、かつ、ドレイン側のゲートコーナー部がゼロバイアス状態で空乏層の中に位置するようにしてもよい。
【００９０】
前述の不純物の導入プロファイルが得られる範囲においては、前記図１１（１１）、（１２）、図１２（１３）、（１４）および図１２（１５）で示した工程は、必ずしもこの通りの順番で行う必要はなく、互いに順序を入れ替えたり、もしくは、重複して行うことができる。また、図１２（１４）で示した工程で導入する不純物だけで、ドレイン側のエクステンション領域２６に適当な接合深さを得られるように、図１２（１４）で示した工程の条件を選ぶことができる場合は、図１１（１２）で示した工程を省くことができる。また、図１２（１４）で示した工程において、図１１（１２）で示した工程または図１２（１３）で示した工程で導入した不純物の異常拡散や、エピタキシャル成長層の結晶性の劣化が起こるのを防ぐために、図１１（１２）で示した工程または図１２（１３）で示した工程の直後に、欠陥回復のための熱処理を、７００℃〜９００℃の範囲で短時間行ってもよい。
【００９１】
次に、図１３（１６）に示すように、半導体基板１３に、絶縁膜（図示せず）を堆積後、反応性イオンエッチングでその絶縁膜をエッチバックし、ダミーゲート３４の両側にスペーサー絶縁膜３９を介して側壁絶縁層４０を形成する。上記絶縁膜は、例えば、ＴＥＯＳを原料ガスとする熱ＣＶＤ法によって成膜する酸化シリコン（ＳｉＯ2）膜とし、膜厚は、ゲート側壁容量を考慮して、例えば１０ｎｍ〜６０ｎｍの間で選択される。
【００９２】
次に、図１３（１７）に示すように、ソース不純物領域２３（半導体層１６）、ドレイン不純物領域２４（半導体層１４）上にシリサイド層１８、１９を形成する。
【００９３】
次に、図１３（１８）に示すように、半導体基板１３上に、上記ダミーゲート３４を被覆するように厚く層間絶縁膜４１を堆積した後、化学的機械研磨（ＣＭＰ）でダミーゲート３４のハードマスク層３３が露出するように、層間絶縁膜４１表面を平坦化エッチングする。層間絶縁膜４１は、例えばプラズマＣＶＤ法で成膜した酸化シリコン（ＳｉＯ2）膜で形成される。
【００９４】
次に、図１４（１９）に示すように、ゲート犠牲層３２、ダミーゲート絶縁膜３１、スペーサー絶縁膜３９〔前記図９（５）、前記図１１（１１）等参照〕をエッチング除去し、ゲート開口部４２を形成し、その内部に半導体基板１３表面を露出させる。ゲート犠牲層３２のエッチングは、フッ酸を含むエッチング液を用いて行う。また、スペーサー絶縁膜３９のエッチングは、ＴＭＡＨ（tetramethylammonium hydroxide）などのアルカリ溶液によって行い、酸化膜３１のエッチングは、ウェットエッチング、もしくはフッ化炭素（ＣＦ4）と酸素（Ｏ2）とのケミカルドライエッチングとウェットエッチングとの組み合わせによって行う。
【００９５】
次に図１４（２０）に示すように、ダミーゲート絶縁膜を除去して露出した半導体基板１３表面をエッチングし、リセス形状（凹部）１５を形成する。この凹部１５の深さは、一例として１〜３ｎｍとする。このエッチングは、フッ酸を含むエッチング液に、半導体基板１３を所定の時間浸漬することによって行うか、または、半導体基板１３表面を、プラズマ酸化、またはオゾン水によって極浅く酸化したのち、フッ酸を含むエッチング液で、表面の酸化膜を除去することによって行う。
【００９６】
次に、図１４（２１）に示すように、ゲート開口部４２の露出した半導体基板１３表面にゲート絶縁膜２１を形成する。ゲート絶縁膜２１には、熱酸化による酸化シリコン（ＳｉＯ2）膜、この酸化シリコン（ＳｉＯ2）膜をさらにプラズマ窒化した酸窒化シリコン（ＳｉＯＮ）膜、もしくは、原子層蒸着法（ＡＬＤ：Atomic Layer Deposition）法にて成膜した酸化ハフニウム（ＨｆＯ2）膜などを用いることができる。
【００９７】
次に、図１５（２２）に示すように、上記ゲート開口部４２の内部を埋め込むように上記層間絶縁膜４１表面にゲート形成膜４３を形成する。ゲート形成膜４３は、例えば、ＰＶＤ法による銅（Ｃｕ）シード層の形成と、それに続く銅（Ｃｕ）無電解めっきによって行う。
【００９８】
次に、図１５（２３）に示すように、層間絶縁膜４１表面の余分なゲート形成膜４３を、例えばＣＭＰ法で除去し、上記ゲート開口部４２の内部にゲート形成膜４３を残してゲート電極２２を形成する。
【００９９】
次に、図１５（２４）に示すように、上記層間絶縁膜４１上にさらに層間絶縁膜４４を形成した後、接続孔を形成する通常のレジストマスクを形成するリソグラフィー技術とエッチング技術（例えば反応性イオンエッチング）によって、層間絶縁膜４１、４４に接続孔４５、４６を形成した後、レジストマスクを除去する。次いで、接続孔４５、４６に導電体を充填して、上層配線（図示せず）との電気的接続部４７、４８を形成する。
【０１００】
なお、本発明の実施の形態では、ソース側不純物領域２３、ドレイン側不純物領域２４のエクステンション領域２５、２６を、ゲート電極２２下方に形成された不純物領域としている。また、ソース側のエクステンション領域２５は、上記オーバラップ領域２７も含む。
【０１０１】
以上で、本発明によるＭＯＳＦＥＴの要部が完成する。前記図１５（２４）によって説明した工程の終了後における不純物分布の一例を図１６に示す。また、その不純物濃度分布における電子濃度分布を図１７に示す。
【０１０２】
図１６に示すように、太線が冶金学的接合位置であり、図面左側部分がソース側だけに設けたオーバーラップ領域２７である。このオーバーラップ領域２７によって、ゲート電極２２の図面左側コーナー部の方が図面右側コーナー部よりも不純物濃度が高くなっている。また、図１７に示すように、太線が冶金学的接合位置であり、ゲート−ソース電圧ＶGS＝ドレイン−ソース電圧ＶDS＝０Ｖ、すなわちゼロバイアス状態でみて、ゲート電極２２の図面左側コーナー部は高濃度の電子で包まれていることがわかり、図面右側コーナー部は空乏化していることがわかる。
【０１０３】
上記製造方法では、第１半導体面１１は半導体基板１３の主面を用いているが、例えばＳＯＩ（Silicon on insulator）基板を用いてもよい。この場合には、第１半導体面１１は基板上の絶縁層に形成された半導体層表面となり、この第１半導体面１１は基板の主面に略平行な面で形成される。また、第２半導体面１２は半導体基板１３もしくは半導体層１４、１６のせり上げ部分を除去加工、例えばエッチング加工して形成された面であってもよい。また、第１半導体面１１と第２半導体面１２は半導体基板１３を除去加工、例えばエッチング加工して形成された面であってもよい。
【０１０４】
次に、上記製造方法の変形例を、図１８〜図２２の製造工程断面図によって以下に説明する。
【０１０５】
本変形例においては、前記図８（１）〜図１１（１０）によって説明した工程を行い、図１８（１）に示すように、半導体基板１３に、ソース不純物領域２３、ドレイン不純物領域２４、ダミーゲート３４等を形成する。
【０１０６】
次に、前記図１１（１１）によって説明した工程を行い、図１８（２）に示すように、半導体基板１３に絶縁膜の堆積とその絶縁膜のエッチバックを行い、ダミーゲート３４の両側に、スペーサー絶縁膜３９を形成する。このスペーサー絶縁膜３９は、例えば窒化シリコン（ＳｉＮ）膜で形成する。
【０１０７】
次に、前記図１１（１２）によって説明した工程を行い、図１８（３）に示すように、上記ゲート電極３４の側方下部およびスペーサー絶縁膜３９下方の半導体基板１３に不純物を導入して、ソース不純物領域２３、ドレイン不純物領域２４に続くエクステンション領域２５、２６を形成する。この不純物導入には、例えばイオン注入を用いることができ、そのイオン注入条件の一例として、ＮＭＯＳＦＥＴの場合は、不純物に例えばヒ素（Ａｓ）を用い、エネルギーを例えば１ｋｅＶ以下、ドーズ量を１×１０13ｃｍ-2以下に設定する。
【０１０８】
次に、前記図１２（１３）によって説明した工程を行い、図１９（４）に示すように、ソース不純物領域２３側にオーバーラップ領域２７を形成するための不純物を半導体基板１３に導入する。不純物は、斜めからのイオン注入によって行う。このとき、不純物は、ＮＭＯＳＦＥＴの場合はヒ素（Ａｓ）、ＰＭＯＳＦＥＴの場合は二フッ化ホウ素（ＢＦ2）とし、ヒ素の場合、一例として、注入エネルギーを１ｋｅＶ以下、ドーズ量を１×１０13ｃｍ-2以下の範囲でゲート長にあわせて選択し、イオンの入射角（tilt角）は、例えば４°とする。
【０１０９】
次に、前記図１３（１６）によって説明したのと同様に、図１９（５）に示すように、半導体基板１３に、絶縁膜（図示せず）を堆積後、反応性イオンエッチングでその絶縁膜をエッチバックし、ダミーゲート３４の両側にスペーサー絶縁膜３９を介して側壁絶縁層４０を形成する。上記絶縁膜は、例えば、ＴＥＯＳを原料ガスとする熱ＣＶＤ法によって成膜する酸化シリコン（ＳｉＯ2）膜とし、膜厚は、ゲート側壁容量を考慮して、例えば１０ｎｍ〜６０ｎｍの間で選択される。
【０１１０】
次に、前記図１３（１７）によって説明したのと同様に、図１９（６）に示すように、ソース不純物領域２３、ドレイン不純物領域２４上にシリサイド層１８、１９を形成する。
【０１１１】
次に、前記図１３（１８）によって説明したのと同様に、図２０（７）に示すように、半導体基板１３上に、上記ダミーゲート３４等を被覆するように厚く層間絶縁膜４１を堆積した後、化学的機械研磨（ＣＭＰ）でダミーゲート３４のハードマスク層３３が露出するように、層間絶縁膜４１表面を平坦化エッチングする。層間絶縁膜４１は、例えばプラズマＣＶＤ法で成膜した酸化シリコン（ＳｉＯ2）膜で形成される。
【０１１２】
次に、前記図１４（１９）によって説明したのと同様に、図２０（８）に示すように、ゲート犠牲層３２、ダミーゲート絶縁膜３１、スペーサー絶縁膜３９〔前記図９（５）、前記図１１（１１）等参照〕をエッチング除去し、ゲート開口部４２を形成し、その内部に半導体基板１３表面を露出させる。ゲート犠牲層３２のエッチングは、フッ酸を含むエッチング液を用いて行う。また、スペーサー絶縁膜３９のエッチングは、ＴＭＡＨ（tetramethylammonium hydroxide）などのアルカリ溶液によって行い、酸化膜のエッチングは、ウェットエッチング、もしくはフッ化炭素（ＣＦ4）と酸素（Ｏ2）とのケミカルドライエッチングとウェットエッチングとの組み合わせによって行う。
【０１１３】
次に、前記図１４（２０）によって説明したのと同様に、図２０（９）に示すように、ダミーゲート絶縁膜を除去して露出した半導体基板１３表面をエッチングし、リセス形状（凹部）１５を形成する。この凹部１５の深さは、一例として１〜３ｎｍとする。このエッチングは、フッ酸を含むエッチング液に、半導体基板１３を所定の時間浸漬することによって行うか、または、半導体基板１３表面を、プラズマ酸化、またはオゾン水によって極浅く酸化したのち、フッ酸を含むエッチング液で、表面の酸化膜を除去することによって行う。
【０１１４】
次に、前記図１４（２１）によって説明したのと同様に、図２１（１０）に示すように、ゲート開口部４２（リセス形状（凹部）１５）の露出した半導体基板１３表面にゲート絶縁膜２１を形成する。ゲート絶縁膜２１には、熱酸化による酸化シリコン（ＳｉＯ2）膜、この酸化シリコン（ＳｉＯ2）膜をさらにプラズマ窒化した酸窒化シリコン（ＳｉＯＮ）膜、もしくは、原子層蒸着法（ＡＬＤ：Atomic Layer Deposition）法にて成膜した酸化ハフニウム（ＨｆＯ2）膜などを用いることができる。
【０１１５】
次に、前記図１５（２２）によって説明したのと同様に、図２１（１１）に示すように、上記ゲート開口部４２の内部を埋め込むように上記層間絶縁膜４１表面にゲート形成膜４３を形成する。ゲート形成膜４３は、例えば、ＰＶＤ法による銅（Ｃｕ）シード層の形成と、それに続く銅（Ｃｕ）無電解めっきによって行う。
【０１１６】
次に、前記図１５（２３）によって説明したのと同様に、図２１（１２）に示すように、層間絶縁膜４１表面の余分なゲート形成膜４３を、例えばＣＭＰ法で除去し、上記ゲート開口部４２の内部にゲート形成膜４３を残してゲート電極２２を形成する。
【０１１７】
次に、前記図１５（２４）によって説明したのと同様に、図２２（１３）に示すように、上記層間絶縁膜４１上にさらに層間絶縁膜４４を形成した後、接続孔を形成する通常のレジストマスクを形成するリソグラフィー技術とエッチング技術（例えば反応性イオンエッチング）によって、層間絶縁膜４１、４４に接続孔４５、４６を形成した後、レジストマスクを除去する。次いで、接続孔４５、４６に導電体を充填して、上層配線（図示せず）との電気的接続部４７、４８を形成する。
【０１１８】
上記変形例においては、エピタキシャル成長層からなる半導体層１４，１６を形成しない分だけ、前記図８〜図１５によって説明した製造方法によって形成される側壁絶縁膜４０直下の導電層が薄くなり、ソース側のエクステンション領域２５は、前記図１８（３）、前記図１９（４）で示した工程で導入された不純物によって形成され、ドレイン側エクステンション領域は、前記図１８（３）で示した工程で導入された不純物によって形成される。したがって、ソース側、ドレイン側とも、エクステンション領域２５、２６の直列抵抗が若干高くなるが、工程が少ない分、より低い製造コストで、本発明の効果を得ることができる。
【０１１９】
次に、このように作製されたＭＯＳＦＥＴにおける本発明の効果を、図２３〜図３６に示すシミュレーション結果を用いて説明する。
【０１２０】
図２３（１）に示したＭＯＳ構造は、本発明の効果確認のために用いた本発明の非対称構造のＭＯＳＦＥＴのシミュレーション構造である。すなわち、半導体領域１０には、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするようにソース不純物領域２３が形成されている。さらに上記第２半導体面１２の直下の半導体領域１０には、ドレイン不純物領域２４が形成されている。したがって、ソース不純物領域２３とドレイン不純物領域２４とがゲート電極２２に対して非対称に形成されている。以下、この構造を本発明構造という。
【０１２１】
また、図２３（２）に示したＭＯＳ構造は、従来の対称構造のＭＯＳＦＥＴのシミュレーション構造である。すなわち、半導体領域１０に形成されるソース不純物領域２３とドレイン不純物領域２４とがゲート電極２２に対して対称に形成されている。以下、この構造を従来構造という。
【０１２２】
この図２３には、ゲートを中心としたＭＯＳＦＥＴの要部断面のみを示した。この図２３に示されていないその他の構造パラメータは、表１に記載した。表１に記載されているパラメータは、それぞれの構造に対して、オン電流としきい値電圧のロールオフ特性とで最適化した結果である。
【０１２３】
【表１】
0004631833.tif 000002
【０１２４】
次に、ゼロバイアス時における、本発明構造のキャリア濃度分布を図２４に、従来構造のキャリア濃度分布を図２５に示した。
【０１２５】
図２４、図２５に示すように、ゲート平坦部のソース端では、いずれの構造においても、エクステンション領域１６の中性領域がゲート電極２２の下に達するように伸びており、適当なオーバーラップ領域２７が形成されているのがわかる。一方、ドレイン端では、従来構造ではソース端と同じエクステンション領域２６の中性領域がゲート電極２２直下に形成されているのに対し、本発明構造では、中性領域がドレイン端より高い位置で終わっており、ドレイン端は空乏層の中に位置していることがわかる。
【０１２６】
次に、本発明構造のＩ−Ｖ特性のエクステンション濃度依存性と、従来構造のＩ−Ｖ特性のエクステンション濃度依存性を図２６、図２７に示した。図２６はしきい値電圧とオン電流の変化を示し、図２７はサブスレッショルド傾斜の変化の拡大図を示している。以下、図２６〜図３３において、縦軸のＶＴはしきい値電圧、Ｓはサブスレッショルド、Ｉｏｎはオン電流を示し、図２６、図２７において、横軸のＮＥＸはエクステンション領域の不純物濃度を示す。また、図２６〜図３３において、実線が本発明構造を示し、点線が従来構造を示す。
【０１２７】
図２６に示すように、いずれの構造においても、エクステンション不純物濃度の増加に伴ってオン電流の増加としきい値電圧の低下、およびサブスレッショルド傾斜の劣化が起きている。しかしながら、本発明構造では、６×１０19ｃｍ-3以上の濃度領域で、従来構造より高い電流駆動能力を有していることがわかる。また、しきい値電圧の低下とスロープの劣化が小さいため、この領域におけるプロセスマージンが大きく、かつ低リークであることが分かる。
【０１２８】
次に、本発明構造のＩ−Ｖ特性のゲート長依存性と、従来構造のＩ−Ｖ特性のゲート長依存性を図２８、図２９に示した。図２８はしきい値電圧とオン電流の変化を示し、図２９はサブスレッショルド傾斜の変化の拡大図を示している。なお、図２８、図２９において、横軸はゲート長を示している。
【０１２９】
図２８、図２９に示すように、本発明構造と従来構造とは、サブスレッショルド傾斜では大きな差異はみられないものの、本発明構造は、従来構造よりゲート長に対するしきい値電圧の変化が小さく、ゲート長に対するプロセス変動余裕が大きいこと、また電流駆動能力の劣化が小さいことがわかる。
【０１３０】
次に、本発明構造のＩ−Ｖ特性のドレイン側エクステンションの接合深さ依存性と、従来構造のＩ−Ｖ特性のドレイン側エクステンションの接合深さ依存性を図３０、図３１に示した。図３０はしきい値電圧とオン電流の変化を示し、図３１はサブスレッショルド傾斜の変化の拡大図を示している。なお、図３０、図３１において、横軸はドレイン側エクステンションの接合深さを示している。
【０１３１】
図３０、図３１に示すように、本発明構造は、ドレイン側エクステンションの接合深さＸｊ＜０ｎｍの領域で、従来構造より広い領域で、従来構造より電流駆動能力が高く、しきい値電圧の接合深さに対する感度が低く、かつ従来構造と同等の良好なサブスレッショルド傾斜を有していることがわかる。
【０１３２】
次に、本発明構造のＩ−Ｖ特性のソース側エクステンションの接合深さ依存性と、従来構造のＩ−Ｖ特性のソース側エクステンションの接合深さ依存性を図３２、図３３に示した。図３２はしきい値電圧とオン電流の変化を示し、図３３はサブスレッショルド傾斜の変化を示している。なお、図３２、図３３において、横軸はソース側エクステンションの接合深さを示している。
【０１３３】
図３２、図３３に示すように、本発明構造は、広い範囲で、従来構造より電流駆動能力が高く、サブスレッショルド傾斜が小さく、かつしきい値電圧の劣化が小さいことがわかる。
【０１３４】
次に、本発明構造のＣ−Ｖ特性と、従来構造のＣ−Ｖ特性を図３４に示した。図３４はゲート幅を１μｍとしたときのゲート容量のゲート電圧依存性を示している。図３４では、縦軸にゲート容量を示し、横軸にゲート電圧を示す。
【０１３５】
図３４に示すように、本発明構造のゲート容量と従来構造のゲート容量は、ほぼ同等である。したがって、上記の結果を考慮すると、本発明構造は、従来構造より、より広いプロセス変動範囲で、ＣＶ／Ｉで測った動作速度が高いことが分かる。
【０１３６】
上記の比較結果を表２にまとめた。
【０１３７】
【表２】
0004631833.tif 000003
【０１３８】
表２に示すように、電流駆動能力とプロセスマージンで、本発明構造が従来構造より優れており、ゲート容量ではほぼ同等である。したがって、本発明構造は、高速動作に適しており、より低廉な製造装置で、歩留まり良く製造可能であることが分かる。
【０１３９】
また、応力や面方位選択を用いた移動度向上技術との親和性が高く、かつ、ゲート長やソース・ドレイン接合深さの製造マージンが広く、安価に歩留まり良く製造することができる。
【０１４０】
上記本発明の半導体装置の製造方法で形成されるＭＯＳＦＥＴは、図３５、図３６の回路図に示すようなスタティックランダムアクセスメモリ（ＳＲＡＭ）に適用することができる。
【０１４１】
図３５に示す回路図は、本発明の半導体装置１〜５のＭＯＳＦＥＴを用いたスタティックランダムアクセスメモリ（ＳＲＡＭ）セルである。各ＭＯＳＦＥＴのソース側（オーバーラップ領域を有する側）をＳという記号で示し、ドレイン側（エクステンションの接合が浅い側）をＤという記号で示す。
【０１４２】
図３５に示すように、ソース・ドレインの配置を与えることにより、動作性能、静的消費電力、およびセルサイズの間のトレードオフを向上させることができる。これを以下に説明する。
【０１４３】
一般に、６トランジスタＳＲＡＭセル（６Ｔ−ＳＲＡＭ）においては、次の手順でデータ読み出しが行われる。ここでは、Ｑ ＝１とする。図３５のビット線はＢＩＴ、ＢＩＴ￣と記し、接点はＱ、Ｑ￣と表記した。なお、ＢＩＴ￣、Ｑ￣は、以下の（１）式、（２）式で表したのと等価である。
【０１４４】
【数１】
0004631833.tif 000004
【０１４５】
【数２】
0004631833.tif 000005
【０１４６】
（１）ビット線ＢＩＴとＢＩＴ￣が、両方ともハイレベルにプリチャージされる。（２）ワード線Ｗがハイレベルレベルになり、トランジスタＭ５とトランジスタＭ６がターンオンする。（３）トランジスタＭ５を通して接点Ｑ￣の電位がビット線ＢＩＴ￣に、トランジスタＭ６を通して接点Ｑの電位がビット線ＢＩＴに伝播する。ビット線ＢＩＴの電位は、接点Ｑがハイレベルであるから変化しない。一方、ビット線ＢＩＴ￣の電位は、接点Ｑ￣がローレベルであるため、ビット線ＢＩＴ￣上の電荷がトランジスタＭ５とトランジスタＭ１を通してディスチャージされるので低下する。（４）この結果生じるビット線ＢＩＴとビット線ＢＩＴ￣の電位差をセンスアンプが検出し、セルの状態が読み出される。
【０１４７】
ここで、トランジスタＭ５の駆動力がトランジスタＭ１よりも強いと、ビット線ＢＩＴ￣によって接点Ｑ￣の電位がトランジスタＭ３−トランジスタＭ４の状態変化を起こす電位まで上昇し、「１」が書き込まれてしまう。これを防ぐため、トランジスタＭ１の駆動力がトランジスタＭ５よりも大きくなるように、トランジスタＭ１のＷ／Ｌ比を大きく設定する。すなわち、ＣＲ＝（Ｗ１／Ｌ１）／（Ｗ５／Ｌ５）とすると、ＣＲは、例えば１．２以上でなければならない。トランジスタＭ５を最小寸法で設計すると、トランジスタＭ１はトランジスタＭ５より大きなゲート幅に設定される。
【０１４８】
ところが、本発明のトランジスタを図３５のような配置で用いた場合、ビット線を高電位側としたときのトランジスタＭ５のしきい値電圧は、前述のコーナー効果によって、Ｍ１のしきい値電圧よりも高くなる。このしきい値電圧差によって、ビット線ＢＩＴ￣からトランジスタＭ５−トランジスタＭ１を通してディスチャージが起きるときのトランジスタＭ５の駆動力は、トランジスタＭ１よりも低くなるから、トランジスタＭ１のＷ／Ｌ比をトランジスタＭ５より大きくする必要はない。よって、トランジスタＭ１（および、トランジスタＭ３）は従来より小さなトランジスタで構成することができる。
【０１４９】
一方、データの書き込みは、次のように行われる。ここでは、Ｑに「０」を書き込む場合について述べる。
【０１５０】
（１）ビット線ＢＩＴがローレベルに設定され、ビット線ＢＩＴ￣がハイレベルに設定される。（２）ワード線Ｗがハイレベルレベルに設定され、トランジスタＭ５とトランジスタＭ６がターンオンする。（３）接点Ｑ￣の電位は、ビット線ＢＩＴからの充電によって上昇する。しかし、上述のとおり、読み出し時の誤書き込みを防ぐためにトランジスタＭ５の駆動力をトランジスタＭ１より下げてあるために、接点Ｑ￣の電位でトランジスタＭ３−トランジスタＭ４の状態変化は起きない。（４）したがって、状態変化は、接点Ｑからビット線ＢＩＴへのトランジスタＭ４−トランジスタＭ６を通しての放電によって接点Ｑの電位が低下することによるトランジスタＭ１−トランジスタＭ２の状態変化で起きなければならない。そのために、トランジスタＭ４の駆動力は、トランジスタＭ６に対してある程度以下でなければならない。従来の対称なトランジスタだけで６Ｔ−ＳＲＡＭを構成した場合、上記（４）により、トランジスタＭ６に対してトランジスタＭ４をある程度の大きさ以下に設計する必要がある。
【０１５１】
ＰＲ＝（Ｗ４／Ｌ４）／（Ｗ６／Ｌ６）とすると、ＰＲは、例えば１．８以下でなければならない。これについてトランジスタＭ６を基準に考えなおすと、トランジスタＭ６の駆動力は、トランジスタＭ４の駆動力に対してある程度より高いことが求められる。
【０１５２】
ここで、図３５に示した構成を考えると、接点Ｑからビット線ＢＩＴへの放電において、トランジスタＭ６は、ソース側が低電位となる。したがって、トランジスタＭ６はこの方向の電流に対し、低いしきい値電圧と高い駆動力を有することになり、高速な書き込みが可能となっている。
【０１５３】
このように、本発明のトランジスタを用いて、図３５に示したように６Ｔ−ＳＲＡＭを構成した場合、トランスファーゲートＭ５、Ｍ６の駆動力としきい値電圧の非対称性が、読み出し時には誤書き込みを防止するように働き、書き込み時には、接点Ｑからビット線ＢＩＴへの放電時定数を短くするように働く。この結果、トランジスタＭ５、Ｍ６に対してトランジスタＭ１、Ｍ３、Ｍ２、Ｍ４を従来より小さく設計することができる。
【０１５４】
さらに、図３６に示すように、トランジスタＭ２、Ｍ４のトランジスタの向きを選ぶことにより、保持状態でのトランジスタＭ２、Ｍ４のしきい値電圧が上昇し、リーク電流が低下するため、静的な消費電力を低減することができる。
【図面の簡単な説明】
【０１５５】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図４】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図５】本発明の半導体装置に係る一実施の形態（第５実施例）を示した概略構成断面図である。
【図６】本発明の半導体装置に係る一実施の形態の変形例を示した概略構成断面図である。
【図７】本発明の半導体装置に係る一実施の形態の変形例を示した概略構成断面図である。
【図８】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図９】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１０】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１１】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１２】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１３】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１４】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１５】半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図１６】本発明の半導体装置の不純物濃度分布図である。
【図１７】本発明の半導体装置の電子濃度分布図である。
【図１８】半導体装置の製造方法（変形例）に係る一実施の形態を示した製造工程断面図である。
【図１９】半導体装置の製造方法（変形例）に係る一実施の形態を示した製造工程断面図である。
【図２０】半導体装置の製造方法（変形例）に係る一実施の形態を示した製造工程断面図である。
【図２１】半導体装置の製造方法（変形例）に係る一実施の形態を示した製造工程断面図である。
【図２２】半導体装置の製造方法（変形例）に係る一実施の形態を示した製造工程断面図である。
【図２３】本発明の非対称構造および従来の対称構造のＭＯＳＦＥＴのシミュレーション構造を示した概略構成断面図である。
【図２４】ゼロバイアス時における本発明構造のキャリア濃度分布図である。
【図２５】ゼロバイアス時における従来構造のキャリア濃度分布図である。
【図２６】本発明構造と従来構造のＩ−Ｖ特性のエクステンション濃度依存性を示したしきい値電圧とオン電流の変化図である。
【図２７】本発明構造と従来構造のＩ−Ｖ特性のエクステンション濃度依存性を示したサブスレッショルド傾斜の変化の拡大図である。
【図２８】本発明構造と従来構造のＩ−Ｖ特性のゲート長依存性を示したしきい値電圧とオン電流の変化図である。
【図２９】本発明構造と従来構造のＩ−Ｖ特性のゲート長依存性を示したサブスレッショルド傾斜の変化の拡大図である。
【図３０】本発明構造と従来構造のＩ−Ｖ特性のドレイン側エクステンションの接合深さ依存性を示したしきい値電圧とオン電流の変化図である。
【図３１】本発明構造と従来構造のＩ−Ｖ特性のドレイン側エクステンションの接合深さ依存性を示したサブスレッショルド傾斜の変化の拡大図である。
【図３２】本発明構造と従来構造のＩ−Ｖ特性のソース側エクステンションの接合深さ依存性を示したしきい値電圧とオン電流の変化図である。
【図３３】本発明構造と従来構造のＩ−Ｖ特性のソース側エクステンションの接合深さ依存性を示したサブスレッショルド傾斜の変化の拡大図である。
【図３４】本発明構造と従来構造のＣ−Ｖ特性図である。
【図３５】本発明の製造方法で形成された半導体装置を適用した一例を示した回路図である。
【図３６】本発明の製造方法で形成された半導体装置を適用した一例を示した回路図である。
【図３７】従来のプレーナー型ＭＯＳＦＥＴの断面構造を示した概略構成断面図である。
【図３８】従来のリセスゲート型ＭＯＳＦＥＴの断面構造を示した概略構成断面図である。
【図３９】従来のエレベーテッド・ソース・ドレイン・エクステンション型ＭＯＳＦＥＴの断面構造を示した概略構成断面図である。
【符号の説明】
【０１５６】
１…半導体装置、１０…半導体領域、１１…第１半導体面、１２…第２半導体面、２１…ゲート絶縁膜、２２…ゲート電極、２３…ソース不純物領域、２４…ドレイン不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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