(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリトランジスタを有するメモリアレイと制御回路とを備え、
前記不揮発性メモリトランジスタは、基板領域に形成されたソースとドレインの間の領域の上にトンネル絶縁膜、絶縁性電荷蓄積膜及びメモリゲートを有し、前記メモリゲートから見た閾値電圧の高低差によって情報を記憶し、
前記閾値電圧は負電圧とされ、
前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して列方向に直列された複数の直列回路と、前記直列回路を構成する前記不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線とを有し、
前記制御回路は、前記不揮発性メモリトランジスタから記憶情報を読出す動作において、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線を前記基板領域と同電位とし、読出し非選択とされる不揮発性メモリトランジスタが接続されるワード線をソース電位と同電位とする半導体装置。
【請求項２】
前記記憶情報を読出す動作において、前記基板領域は負電圧、前記ソース電圧は０Vである請求項1記載の半導体装置。
【請求項３】
前記負電圧は−２Ｖである請求項２記載の半導体装置。
【請求項４】
前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタを含む第１の前記直列回路ではソース電位に対する前記基板領域の電位を０Vとし、書き込み非選択とされる不揮発性メモリトランジスタだけを含む前記第２の直列回路では前記ソース電位に対する前記基板領域の電圧を負電圧とし、書込み選択とされる不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して正電位とし、書込み非選択とされる不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位又は負電位とする請求項１項記載の半導体装置。
【請求項５】
前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタを含む第１の前記直列回路では前記基板領域の電位に対する前記ソース電位を０Vとし、書込み選択とされる不揮発性メモリトランジスタを含まない第２の前記直列回路では前記基板領域の電位に対する前記ソース電位を正電位とし、書込み選択とされる不揮発性メモリトランジスタのメモリゲート電圧を当該不揮発性メモリトランジスタのソース電位に対して正電位とし、書込み非選択とされ不揮発性メモリトランジスタのメモリゲート電圧をソース電位に対して同電位又は負電位とする請求項１項記載の半導体装置。
【請求項６】
前記記憶情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタが接続されるワード線電位が正極性を持つ第１電圧、書込み非選択とされる不揮発性メモリトランジスタが接続されるワード線及び基板領域が負極性を持つ第２電圧、書込み選択とされる不揮発性メモリトランジスタを含む前記直列回路の各々の不揮発性メモリトランジスタのソース電位が前記第２電圧、その他の前記直列回路の各々の不揮発性メモリトランジスタのソース電位が前記第１電圧である請求項４又は５記載の半導体装置。
【請求項７】
前記第１電圧は１．５V、前記第２電圧は−１０．５Ｖである請求項６記載の半導体装置。
【請求項８】
前記制御回路は、前記不揮発性メモリトランジスタの記憶情報を消去する動作において、前記ソース電位に対する前記基板領域の電位を０V又は正電位とし、消去選択とされる不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して負電位とし、消去非選択とされる不揮発性メモリトランジスタが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位とする請求項４又は５記載の半導体装置。
【請求項９】
前記記憶情報を消去する動作において、消去選択とされる不揮発性メモリトランジスタが接続されるワード線電位が負極性を持つ第３電圧、消去非選択とされる不揮発性メモリトランジスタが接続されるワード線及び基板領域が正極性を持つ第４電圧、消去非選択とされる不揮発性メモリトランジスタのソースが前記第４電圧である請求項８記載の半導体装置。
【請求項１０】
前記第３電圧は−８．５V、前記第４電圧は１．５Ｖである請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はＮＡＮＤ型スタック構造の不揮発性メモリアレイを備えた半導体装置に関する。
【背景技術】
【０００２】  不揮発性メモリアレイにおけるＮＡＮＤ型スタック構造とは複数個の不揮発性メモリトランジスタを直列接続した直列回路を複数列備えた構造である。不揮発性メモリトランジスタの選択端子（メモリゲート）は行毎に対応するワード線に接続される。不揮発性メモリトランジスタは例えばメモリゲートから見た閾値電圧の相違として情報を記憶する。例えばフローティングゲートを持つ不揮発性メモリトランジスタの場合、基板領域からトンネル酸化膜を介してフローティングゲートに電子を注入すること（書込み処理）によって閾値電圧を高くし、基板領域からトンネル酸化膜を介してフローティングゲートにホールを注入すること（消去処理）によって閾値電圧を低くすることができる。書込みを行う場合にはワード線電圧と直列回路のビット線電圧を制御して書込み対象の不揮発性メモリトランジスタに大きな電界を形成して電子を注入する。読出し動作では読出し非選択ワード線をノーマリーオンのレベルに、読出し選択ワード線を判定レベルとすることにより、読出し対象の不揮発性メモリトランジスタがその記憶情報に応じてオン・オフされる。前記フローティングゲートはポリシリコンのような導体で形成されるから、トンネル酸化膜の欠陥は情報保持性能に大きく影響する。この点を改善するには、シリコン窒化膜のような絶縁性電荷トラップ膜を不揮発性メモリトランジスタの電荷蓄積領域に採用すればよい。この種の不揮発性メモリトランジスタをＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタとも称する。このＭＯＮＯＳトランジスタをＮＡＮＤ型スタック構造の不揮発性メモリに採用することについては特許文献１に記載がある。【０００３】
【特許文献１】米国特許第６６１４０７０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】  本発明者はＭＯＮＯＳトランジスタをＮＡＮＤ型スタック構造の不揮発性メモリに採用することについて検討した。これによれば、ＭＯＮＯＳトランジスタは絶縁性電荷トラップ膜を用いる性質上、実用的な消去・書き込み時間を実現するには、フローティングゲート構造に比べて薄いトンネル酸化膜を採用することが必要になる。このためＭＯＮＯＳトランジスタはフローティングゲート構造に比べてディスターブの影響を受け易くなる。ＮＡＮＤ型スタック構造にＭＯＮＯＳトランジスタを採用することについて検討した結果、従来のＮＡＮＤ型スタック構造の動作電圧に習うと、読出し及び書き込みの双方の動作においてディスターブによる影響を受け易いということが明らかにされた。例えば読出し動作時にゲート酸化膜とシリコン窒化膜との上下に電位差が２Ｖ程度形成されても、閾値電圧に影響を及ぼすことが明らかになった。前記特許文献１に記載の技術は読出し非選択ワード線電圧に代表されるような動作電圧として特定の電圧を用いることに着目し、ワード線ディスターブについては考慮されていない。【０００５】  本発明の目的は、ＮＡＮＤ型スタック構造の不揮発性メモリにＭＯＮＯＳトランジスタを採用したとき、ワード線ディスターブを緩和することにある。【０００６】  本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【０００８】  〔１〕《読出し動作のワードディスターブ対策》  本発明に係る半導体装置は、複数の不揮発性メモリトランジスタ(ＱＭ)を有するメモリアレイ(２)と制御回路（８）とを備える。前記不揮発性メモリトランジスタは、基板領域(１１)に形成されたソース(１２)とドレイン(１３)の間の領域(１４)の上にトンネル絶縁膜(１５)、絶縁性電荷蓄積膜(１６)及びメモリゲート(１８)を有し、前記メモリゲートから見た閾値電圧の高低差によって情報を記憶する。前記閾値電圧は負電圧とされる。前記メモリアレイは、前記複数の不揮発性メモリトランジスタが前記ソースとドレインを介して列方向に直列された複数の直列回路(ＳＴＲＧ)と、前記直列回路を構成する前記不揮発性メモリトランジスタのメモリゲートに行毎に接続するワード線(ＷＬ０〜ＷＬｎ)とを有する。前記制御回路は、前記不揮発性メモリトランジスタから記憶情報を読出す動作において、読出し選択とされる不揮発性メモリトランジスタ(ＱＭ２)が接続されるワード線を前記基板領域と同電位とし、読出し非選択とされる不揮発性メモリトランジスタ(ＱＭ１、ＱＭ３、ＱＭ４)が接続されるワード線をソース電位と同電位とする。【０００９】  上記より、直列回路を用いたＮＡＮＤ型スタック構造としての性質上、読出し非選択とされる不揮発性メモリトランジスタが接続されるワード線の電圧は不揮発性メモリトランジスタの相対的に高い閾値電圧よりも高くされる。一方、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線の電圧は相対的に高い閾値電圧と相対的に低い閾値電圧との間の電圧にされる。したがって、読出し非選択とされる不揮発性メモリトランジスタが接続されるワード線をソース電位と同電位にすると、相対的に低い負の閾値電圧を持つ不揮発性メモリトランジスタにはチャネルのような反転層が形成され、基板領域の表面はソース電位と等しくなる。これにより、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタには完全な反転層は形成されないまでも基板領域の表面電位はソース電位寄りの電位にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。一方、読出し選択とされる不揮発性メモリトランジスタが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に高い閾値電圧である場合には反転層が形成されない。要するに、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低い閾値電圧である場合には完全な反転層は形成されず基板領域の表面電位はソース電位よりもレベルの低い基板領域電位寄りの電位（メモリゲート電位寄りの電位）にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上より、前記不揮発性メモリトランジスタから��憶情報を読出す動作において、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。【００１０】  本発明の一つの具体的な形態として、前記記憶情報を読出す動作において、前記基板領域は負電圧、前記ソース電圧は０Vである。前記負電圧は例えば−２Ｖである。【００１１】  〔２〕《書込み動作のワードディスターブ対策》  前記制御回路は、前記不揮発性メモリトランジスタに情報を書込む動作において、前記ソース電位に対する前記基板領域の電位を０V又は負電位とし、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して正電位とする。書込み非選択とされる不揮発性メモリトランジスタ(ＱＭｂ、ＱＭｃ、ＱＭｄ)が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位又は負電位とする。【００１２】  更に具体的には、前記制御回路は、不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）を含む第１の前記直列回路（ＳＴＲＧｉ）では前記基板領域の電位に対する前記ソース電位を０Vとする。書込み選択とされる不揮発性メモリトランジスタを含まない第２の前記直列回路（ＳＲＴＲＧｊ）では前記基板領域の電位に対する前記ソース電位を正電位とする。書込み選択とされる不揮発性メモリトランジスタのメモリゲート電圧を当該不揮発性メモリトランジスタのソース電位に対して正電位とする。書込み非選択とされ不揮発性メモリトランジスタのメモリゲート電圧をソース電位に対して同電位又は負電位とする。【００１３】  上記より、書込み選択とされる不揮発性メモリトランジスタ（ＱＭａ）にはメモリゲートと基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネルして電子が絶縁性電荷蓄積膜に捕獲される。このとき、書込み選択とされる不揮発性メモリトランジスタと同じ直列回路（ＳＴＲＧｉ）に含まれる書込み非選択の不揮発性メモリトランジスタ（ＱＭｂ）はソース・ドレイン・メモリゲート・基板領域の全てが同電位にされ、ワードディスターブをまったく生じない。一方、前記第２の直列回路（ＳＴＲＧｊ）に含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有する書込み非選択の不揮発性メモリトランジスタ（ＱＭｃ）においてはメモリゲート電位と基板領域の間には電位差を生じているが、そのソース電位はメモリゲート電位と等しくされている。したがって、相対的に低い負の閾値電圧を持つ場合にはその不揮発性メモリトランジスタには弱反転層が形成され、基板領域の表面はソース電位寄りの電圧になり、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度は緩和されている。また、そのとき相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタの場合には電界強度の緩和作用は減退するが、当該不揮発性メモリトランジスタはもともと閾値電圧が相対的に高い書き込み状態であるから、書込み方向のディスターブに対しては実質的な悪影響はない。また、前記第２の直列回��（ＳＴＲＧｊ）に含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有していない書込み非選択の不揮発性メモリトランジスタ（ＱＭｄ）においてはそのソース電位とメモリゲート電位との間に電位差を生じているがメモリゲート電位と基板領域の間には電位差を生じていない。不揮発性メモリトランジスタが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に高い閾値電圧である場合には反転層が形成されない。これにより、基板領域の表面とメモリゲートとの間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタの閾値電圧が相対的に低い閾値電圧である場合には反転層は殆ど形成されず基板領域の表面電位はソース電位よりもレベルの低い基板領域電位寄りの電位（メモリゲート電位寄りの電位）にされ、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度が緩和される。以上により、前記不揮発性メモリトランジスタに情報を書き込む動作において、トンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。【００１４】  本発明の一つの具体的な形態として、前記記憶情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタが接続されるワード線電位を正極性を持つ第１電圧、書込み非選択とされる不揮発性メモリトランジスタが接続されるワード線及び基板領域を負極性を持つ第２電圧とする。書込み選択とされる不揮発性メモリトランジスタを含む前記直列回路の各々の不揮発性メモリトランジスタのソースを前記第２電圧、その他の前記直列回路の各々の不揮発性メモリトランジスタのソースを前記第１電圧とする。例えば前記第１電圧は１．５V、前記第２電圧は−１０．５Ｖである。【００１５】  〔３〕《消去動作のワードディスターブ対策》  前記制御回路は、ワード線単位で前記不揮発性メモリトランジスタの記憶情報を消去する動作において、前記ソース電位に対する前記基板領域の電位を０V又は正電位とし、消去選択とされる不揮発性メモリトランジスタ（ＱＭｘ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して負電位とする。消去非選択とされる不揮発性メモリトランジスタ（ＱＭｙ）が接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電位とする。【００１６】  上記より、ワード線単位で消去選択とされる不揮発性メモリトランジスタにはメモリゲートと基板領域の間に大きな電界が形成されて基板領域からトンネル絶縁膜をトンネルしてホールが絶縁性電荷蓄積膜に捕獲又は電子が放出される。ワード線単位で消去非選択とされる不揮発性メモリトランジスタにはメモリゲート、基板領域及びソース電位の相互間で電位差が形成されず、消去動作においてワードディスターブが阻止される。【００１７】  本発明の一つの具体的な形態として、前記記憶情報を消去する動作において、消去選択とされる不揮発性メモリトランジスタが接続されるワード線電位を負極性を持つ第３電圧、消去非選択��される不揮発性メモリトランジスタが接続されるワード線及び基板領域を正極性を持つ第４電圧とする。消去非選択とされる不揮発性メモリトランジスタのソースを前記第４電圧とする。例えば、前記第３電圧は−８．５V、前記第４電圧は１．５Ｖである。
【発明の効果】
【００１８】  本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００１９】  すなわち、ＮＡＮＤ型スタック構造の不揮発性メモリにＭＯＮＯＳトランジスタを採用したとき、ワード線ディスターブを緩和することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一例に係るフラッシュメモリを示すブロック図である。
【図２】不揮発性メモリトランジスタＱＭの構造を示す縦断面図である。
【図３】書込み動作によって得られる不揮発性メモリトランジスタの電流特性と消去動作によって得られる不揮発性メモリトランジスタの電流特性を示す説明図である。
【図４】不揮発性メモリトランジスタの閾値電圧分布を例示する説明図である。
【図５】読出し動作において不揮発性メモリトランジスタに印加される電圧状態を例示する回路図である。
【図６】図４における不揮発性メモリトランジスタＱＭ２の電圧状態と、不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４の電圧状態をソース電位基準で示す説明図である。
【図７】図４の不揮発性メモリトランジスタＱＭ１〜ＱＭ４が受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す説明図である。
【図８】書込み状態にける閾値電圧を０Ｖ＜Ｖｔｈ＜２Ｖ、消去状態における閾値電圧を負電圧とするＭＯＮＯＳ構造の不揮発性メモリトランジスタを用いたときの読出し動作における電圧状態を比較例として示す回路図である。
【図９】ワードディスターブ電圧の印加時間に対する閾値電圧の変化特性を示す説明図である。
【図１０】書込み動作において不揮発性メモリトランジスタに印加される電圧状態を例示する回路図である。
【図１１】図１０における不揮発性メモリトランジスタＱＭａ、ＱＭｂ、ＱＭｃ、ＱＭｄの電圧状態をソース電位基準で示す説明図である。
【図１２】図１１（図１０）においける不揮発性メモリトランジスタＱＭａ〜ＱＭｄが受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す説明図である。
【図１３】消去動作において不揮発性メモリトランジスタＱＭに印加される電圧状態を例示する回路図である。
【図１４】図１３における不揮発性メモリトランジスタＱＭｘ、ＱＭｙの電圧状態をソース電位基準で示す説明図である。
【図１５】フラッシュメモリのメモリアレイにおける直列回路の構成を例示する回路図である。
【図１６】図１５の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。
【図１７】フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図である。
【図１８】図１７の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。
【図１９】フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回路図である。
【図２０】図１９の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。
【図２１】フラッシュメモリのメモリアレイにおける更に別の直列回路の構成を例示する回路図である。
【図２２】図２１の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。
【図２３】フラッシュメモリのメモリアレイにおける別の直列回路の構成を例示する回路図である。
【図２４】図２３の直列回路構成における読出し、書込み及び消去の各動作における電圧印加状態を整理して示す動作説明図である。
【符号の説明】
【００２１】  １  フラッシュメモリ  ２  メモリアレイ  ＳＴＲＧ  直列回路  ＱＭ  不揮発性メモリトランジスタ  ＱＢ  ビット線接続スイッチトランジスタ  ＱＳ  ソース線接続スイッチトランジスタ  ＳＬ  ソース線  ＢＬ  ビット線  ３  センスラッチ回路（ＳＬＡＴ）  ４  ソース線スイッチ回路（ＳＬＳＷ）  ５  ビット線スイッチ回路（ＢＬＳＷ）  ６  Ｙアドレスデコーダ（ＹＤＥＣ）  ７  Ｘアドレスデコーダ  ＷＬ０〜ＷＬｎ  ワード線  ８  制御回路（ＣＯＮＴ）  ９  電源回路（ＶＰＧ）  １１  ｐ型ウェル領域（ｐＷＥＬ）  １２  ソース（ＳＲＣ）  １３  ドレイン（ＤＲＮ）  １４  チャネル形成領域  １５トンネル酸化膜１５  １６  シリコン窒化膜  １７  トップ酸化膜  １８  メモリゲート  ＱＭ２  読出し選択の不揮発性メモリトランジスタ  ＱＭ１、ＱＭ３、ＱＭ４読出し非選択の不揮発性メモリトランジスタ  ＱＭａ  書込み選択の不揮発性メモリトランジスタ  ＱＭｂ、ＱＭｃ、ＱＭｄ  書込み非選択の不揮発性メモリトランジスタ  ＱＭｘ  消去選択の不揮発性メモリトランジスタ  ＱＭｙ  消去非選択の不揮発性メモリトランジスタ
【発明を実施するための最良の形態】
【００２２】  《フラッシュメモリ》  図１には本発明の一例に係るフラッシュメモリが示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。同図に示されるフラッシュメモリ１は、ＮＡＮＤ型スタック構造のメモリアレイ（ＭＡＲＹ）２を備える。メモリアレイ２は不揮発性メモリトランジスタＱＭの直列回路ＳＴＲＧを備える。図では一つの直列回路ＳＴＲＧが代表的に示されているが、実際には複数列の直列回路ＳＴＲＧを一単位とするブロックを複数ブロック備える。前記直列回路ＳＴＲＧの一端はビット線接続スイッチトランジスタＱＢを介して対応するビット線ＢＬに接続される。直列回路ＳＴＲＧの他一端はソース線接続スイッチトランジスタＱＳを介して対応するソース線ＳＬに接続される。ビット線ＢＬ及びソース線ＳＬに接続するセンスラッチ回路（ＳＬＡＴ）３はビット線ＢＬ単位のセンスラッチを有する。センスラッチは読み出し動作ではビット線に読み出された記憶情報をセンスしてラッチする。書込み動作においてセンスラッチは書込みデータに従ってビット線ＢＬ及びソース線ＳＬを書き込みレベルに駆動する。消去動作においてセンスラッチはビット線ＢＬ及びソース線ＳＬを消去レベルに駆動する。ソース線スイッチ回路（ＳＬＳＷ）４は読出し動作において前記ソース線ＳＬを回路のグランド電位（ＧＮＤ）に共通接続し、書込み及び消去動作において各々のソース線ＳＬを電気的に分離する。ビット線スイッチ回路（ＢＬＳＷ）５はコモンデータ線ＣＤに導通させるセンスラッチを選択する。その選択はＹアドレス信号をデコードするＹアドレスデコーダ（ＹＤＥＣ）６によるデコード信号によって決定される。コモンデータ線ＣＤは外部との間で読み出しデータの出力及び書き込みデータの入力に利用される。【００２３】  不揮発性メモリトランジスタＱＭの選択端子は対応するワード線ＷＬ０〜ＷＬｎによって駆動される。ビット線接続スイッチトランジスタＱＢは選択信号線ＳＳＬによってスイッチ制御され、ソース線接続スイッチトランジスタＱＳは選択信号線ＧＳＬによってスイッチ制御される。前記ワード線ＷＬ０〜ＷＬｎ、選択信号線ＳＳＬ及び選択信号線ＧＳＬはＸアドレス信号をデコードするＸアドレスデコーダ（ＸＤＥＣ）７によるデコード信号に基づいて駆動される。例えばビット線接続スイッチトランジスタＱＢとソース線接続スイッチトランジスタＱＳによって一つのブロックが選択されると、そのブロックに対応するワード線が動作モードに応じて選択的に駆動される。【００２４】  ワード線ＷＬ０〜ＷＬｎ、ソース線ＳＬ及びビット線ＢＬの駆動形態もしくは駆動電圧は動作モードに応じて制御回路（ＣＯＮＴ）８が制御する。要するに、制御回路８は、例えばアクセス制御信号ＡＣＳによって指示される読み出し、書込み、消去などの動作モードに応じて、内部動作タイミングの制御と共にＸアドレスデコーダ７及びセンスラッチ回路３などの動作電源の選択などを行う。選択可能な動作電源は電源回路（ＶＰＧ）９が生成し、電源回路９からＸアドレスデコーダ７やセンスラッチ回路３などの内部回路に供給される。【００２５】  図��には不揮発性メモリトランジスタＱＭの縦断面構造が例示される。不揮発性メモリトランジスタＱＭは例えばシリコン基板に形成された基板領域としてのｐ型ウェル領域（ｐＷＥＬ）１１の上に構成される。ｐ型ウェル領域１１にはソース（ＳＲＣ）１２とドレイン（ＤＲＮ）１３が離間して形成され、その間はチャネル形成領域（ＣＮＬ）１４とされる。ソース（ＳＲＣ）１２とドレイン（ＤＲＮ）１３は拡散形成されたｎ型不純物領域とされる。チャネル領域１４の上には例えばトンネル酸化膜１５、絶縁性電荷蓄積領域としてのシリコン窒化膜１６、トップ酸化膜１７及びポリシリコンから成るメモリゲート１８が積層される。例えばトンネル酸化膜１５の膜厚は１．８ナノミリメートル（ｎｍ）、シリコン窒化膜１６の膜厚は１５．５ｎｍ、トップ酸化膜１７の膜厚は３．０ｎｍである。前記ソース及びドレインは単位平方センチメートル当たり7×１０１２以下の不純物導入量を有し、ドレイン・ソース間電流によってホットエレクトロン又はホットホールが発生し難くなっている。【００２６】  不揮発性メモリトランジスタＱＭはその閾値電圧の相違によって情報記憶を行う。ここでは２値で情報記憶を行う。相対的に高い閾値電圧による記憶情報を論理値“０”、相対的に低い閾値電圧による記憶情報を論理値“１”とする。閾値電圧の操作はトンネル酸化膜１５とシリコン窒化膜１６を通過する電界を形成し、トンネル酸化膜全面で電子をトンネルさせてメモリゲートに注入し、又はホールをトンネルさせてメモリゲートに注入することによって行う。ここでは前者を書込み動作、後者を消去動作と称する。書込み動作によって不揮発性メモリトランジスタＱＭの閾値電圧は相対的に高くされ（記憶情報：論理値“０”）、消去動作によって不揮発性メモリトランジスタＱＭの閾値電圧は相対的に低くされる（記憶情報：論理値“１”）。【００２７】  図３には書込み動作によって得られる不揮発性メモリトランジスタＱＭの電流特性と消去動作によって得られる不揮発性メモリトランジスタＱＭの電流特性が示される。Ｖｔｈは閾値電圧、Ｉｄｓはドレイン・ソース間電流である。【００２８】  図４には不揮発性メモリトランジスタＱＭの閾値電圧分布が示される。不揮発性メモリトランジスタＱＭはデプレション型とされ、論理値“０”の書込み状態と論理値“１”の消去状態の何れも負の閾値電圧を有する。特に制限されないが、書込み状態と消去状態の判定レベルを−２Ｖとするように、消去状態の閾値電圧分布と書込み状態の閾値電圧分布を各々のベリファイ動作によって規定している。【００２９】  《読出し動作》  読出し動作について説明する。図５には読出し動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタＱＭ１〜ＱＭ４が直列された一つの直列回路ＳＴＲＧが例示される。不揮発性メモリトランジスタＱＭ２は読出し選択、それ以外のＱＭ１、ＱＭ３、ＱＭ４が読出し非選択とされる。読出し動作ではｐ型ウェル領域１１には例えばＶｗ＝−２Ｖを印加し、ビット線ＢＬにはＶｄｄ＝１Ｖ、ソース線ＳＬにはグランド電位ＧＮＤの０Ｖを印加するものとする。このとき、読出し選択とされる不揮発性メモリトラン���スタＱＭ２が接続されるワード線を前記基板領域と同電位の−２Ｖとし、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線をソース電位と同電位の０Ｖとする。この電位関係は読出し動作の指示に応答する制御回路８の制御に基づいて決定される。尚、ＱＢ，ＱＳは比較的大きなコンダクタンスが得られればよいので信号線ＳＳＬ、ＧＳＬは例えば２Ｖ程度にされる。【００３０】  図６には図４における不揮発性メモリトランジスタＱＭ２の電圧状態と、不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４の電圧状態がソース電位基準で示してある。【００３１】  図７には図４においける不揮発性メモリトランジスタＱＭ１〜ＱＭ４が受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す。Ｖｇはメモリゲート１８の電圧、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｖｗはウェル電圧を意味する。【００３２】  直列回路ＳＴＲＧを用いたＮＡＮＤ型スタック構造としての性質上、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線の電圧は不揮発性メモリトランジスタＱＭの相対的に高い閾値電圧よりも高い電圧にされなければならない。一方、読出し選択とされる不揮発性メモリトランジスタＱＭ２が接続されるワード線の電圧は相対的に高い閾値電圧と相対的に低い閾値電圧との間の電圧にされなければならない。このとき、読出し非選択とされる不揮発性メモリトランジスタＱＭ１、ＱＭ３、ＱＭ４が接続されるワード線をソース電位と同電位の同電位の０Ｖにすると、図７の（Ａ）のように、相対的に低い負の閾値電圧を持つ不揮発性メモリトランジスタにはチャネル形成領域１４にチャネルのような反転層が形成され、ｐ型ウェル領域１１の表面のチャネル形成領域１４はソース電位と等しくなり、チャネル形成領域１４とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されない。また、そのとき、相対的に高い負の閾値電圧を持つ不揮発性メモリトランジスタには図７の（Ｂ）のように、完全な反転層は形成されないまでも、チャネル形成領域４の表面電位（Ｓｕｒｆａｃｅ）はソース電位(Ｖｓ)寄りの電位（Ｓｕｒｆａｃｅ：０−ΔＶ＞−２Ｖ）にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。【００３３】  一方、読出し選択とされる不揮発性メモリトランジスタＱＭ２が接続されるワード線が前記ウェル領域の電圧Ｖｗと同電位（−２Ｖ）にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタＱＭ２の閾値電圧が相対的に高い閾値電圧である場合にはチャネル形成領域１４に反転層が形成されず、図７の（Ｃ）のように、チャネル形成領域１４とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタＱＮＭ２の閾値電圧が相対的に低い閾値電圧である場合には、図７の（Ｄ）のように、チャネル形成領域１４には完全な反転層は形成されずともチャネル形成領域１４の表面電位はソース電位(Ｖｓ=０Ｖ)よりもレベルの低いウェル電位（Ｖ���＝−２Ｖ）寄りの電位（メモリゲート電位Ｖｇ＝−２Ｖ寄りの電位）にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。以上より、記憶情報の読出し対象とされる直列回路ＳＴＲＧにおいて、当該直列回路に含まれる不揮発性メモリトランジスタＱＭ１〜ＱＭ４のトンネル酸化膜１５及びシリコン窒化膜１６に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。【００３４】  図８には比較例が示される。ここでは書込み状態にける閾値電圧を０Ｖ＜Ｖｔｈ＜２Ｖ、消去状態における閾値電圧を負電圧とするＭＯＮＯＳ構造の不揮発性メモリトランジスタを用いる。この場合には図５に比べてゲート電圧及びウェル電圧を２Ｖ高くしている。そうすると、読出し非選択のメモリトランジスタには最大で２Ｖ程度のワードディスターブを生ずることになる。ワードディスターブ電圧の印加時間に対する閾値電圧の変化特性を示す図９より明らかなように、その程度のワードディスターブによっても閾値電圧は影響を受けることになる。【００３５】  《書込み動作》  書込み動作について説明する。図１０には書込み動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタが直列された２個の直列回路ＳＴＲＧｉ、ＳＴＲＧｊが例示される。不揮発性メモリトランジスタＱＭａは書込み選択、不揮発性メモリトランジスタＱＭｂ、ＱＭｃ、ＱＭｄは書込み非選択とされる。前記不揮発性メモリトランジスタに情報を書込む動作において、書込み選択とされる不揮発性メモリトランジスタＱＭａを含む第１の前記直列回路ＳＴＲＧｉではソース電位に対するｐ型ウェル領域１１の電位を０Vとし、書込み非選択とされる不揮発性メモリトランジスタＱＭｃ，ＱＭｄだけを含む第２の前記直列回路ＳＴＲＧｊでは前記ソース電位に対する前記ｐ型ウェル領域１１の電位を負電位とする。ここではｐ型ウェル領域１１の電位は同一ブロック内の直列回路ＳＴＲＧｉ、ＳＴＲＧの間では等しい電圧Ｖｗ＝−１０．５Ｖとするから、直列回路ＳＴＲＧｉのビット線ＢＬｉとソース線ＳＬｉには−１０．５Ｖを印加し、直列回路ＳＴＲＧｊのビット線ＢＬｊとソース線ＳＬｊには１．５Ｖを印加する。そして、書込み選択とされる不揮発性メモリトランジスタＱＭａが接続されるワード線を当該不揮発性メモリトランジスタＱＭａのソース電位に対して正電位例えば１．５Ｖとする。その他のワード線を−１０．５Ｖとすることによって、書込み非選択とされ不揮発性メモリトランジスタＱＭｂのメモリゲート電圧がそのソース電位（Ｖｓ＝−１０，５Ｖ）に対して同電位とされ、書込み非選択とされ不揮発性メモリトランジスタＱＭｃのメモリゲート電圧がそのソース電位（Ｖｓ＝１．５Ｖ）に対して同電位とされ、書込み非選択とされ不揮発性メモリトランジスタＱＭｄのメモリゲート電圧がそのソース電位（Ｖｓ=１．５Ｖ)に対して負電位（＝−１０．５Ｖ）とされる。この電位関係は書込み動作の指示に応答する制御回路８の制御に基づいて決定される。尚、ＱＢ，ＱＳは比較的大きなコンダクタンスが得られればよいので信号線ＳＳＬ、ＧＳＬは例えば１．５Ｖ程���でよく、何れか一方は０Ｖであってもよい。【００３６】  図１１には図１０における不揮発性メモリトランジスタＱＭａ、ＱＭｂ、ＱＭｃ、ＱＭｄの電圧状態をソース電位基準で示してある。【００３７】  図１２には図１１（図１０）においける不揮発性メモリトランジスタＱＭａ〜ＱＭｄが受けるワードディスターブの可能性を書込み状態と消去状態の夫々の場合について示す。Ｖｇはメモリゲート１８の電圧、Ｖｓはソース電圧、Ｖｄはドレイン電圧、Ｖｗはウェル電圧を意味する。【００３８】  図１０の書込み選択トランジスタＱＭａにはメモリゲート１８と基板領域１１の間に大きな電界が形成されてチャネル形成領域１４からトンネル酸化膜１５をトンネルして電子がシリコン窒化膜１６に捕獲される。このとき、書込み選択とされる不揮発性メモリトランジスタＱＭａと同じ直列回路ＳＴＲＧｉに含まれる書込み非選択の不揮発性メモリトランジスタＱＭｂはソース・ドレイン・メモリゲート・基板領域の全てが同電位にされ、ワードディスターブをまったく生じない。一方、前記第２の直列回路ＳＴＲＧｊに含まれ、書込み選択の不揮発性メモリトランジスタＱＭａとワード線を共有する書込み非選択の不揮発性メモリトランジスタＱＭｃにおいてはメモリゲート１８とチャネル形成領域１４との間には電位差を生じているが、そのソース電位Ｖｓはメモリゲート電位Ｖｇと等しくされている。したがって、図１２の（Ａ）に示されるように、不揮発性メモリトランジスタＱＭｃが相対的に低い負の閾値電圧を持つ消去状態の場合には、ウェル電位Ｖｗ＝−１２Ｖであっても当該不揮発性メモリトランジスタＱＭｃにはチャネル形成領域１４に弱反転層が形成され、チャネル形成領域１４の表面はソース電位寄りの電圧（−ΔＶ）になり、チャネル形成領域１４の表面とメモリゲート１８との間に配置されたトンネル絶縁膜及び絶縁性電荷蓄積膜に作用される電界強度は緩和されている。前記ソース電位寄りの電圧（−ΔＶ）はＶｓ＝０Ｖに対してやや負電位とされ、例えば−０．５Ｖ程度である。また、図１２の（Ｂ）のようにそのとき相対的に高い負の閾値電圧を持つ書込み状態の不揮発性メモリトランジスタＱＭｃの場合には電界強度の緩和作用は減退するが、不揮発性メモリトランジスタＱＭｃは書き込み状態であるから、書込み方向のディスターブに対しては実質的な悪影響はない。また、前記第２の直列回路ＳＴＲＧｊに含まれ、書込み選択の不揮発性メモリトランジスタとワード線を共有していない書込み非選択の不揮発性メモリトランジスタＱＭｄにおいては、そのソース電位Ｖｓとメモリゲート電位Ｖｇとの間に電位差を生じているがメモリゲート電位Ｖｇとウェル電位Ｖｗとの間には電位差を生じていない。不揮発性メモリトランジスタＱＭｄが接続されるワード線が前記基板領域と同電位にされるということは、そのワード線電圧を受ける不揮発性メモリトランジスタＱＭｄの閾値電圧が相対的に高い閾値電圧を持つ書込み状態の場合には、図１２の（Ｃ）のように、反転層が形成されず、チャネル形成領域１４の表面とメモリゲート１８との間に配置されたトンネル酸化膜１５及びシリコン窒化膜１６には電界が作用されないことになる。前記ワード線電圧を受ける不揮発性メモリトランジスタＱＭｄの閾値電圧が相対的に低い閾値電圧である消去状態の場合にほとんど反転層は形成されず、図１２の（Ｄ）のようにチャネル形成領域１４の表面電位はウェル電位Ｖｗ寄りの電位にされ、トンネル酸化膜１５及びシリコン窒化膜１６に作用される電界強度が緩和される。以上により、前記不揮発性メモリトランジスタＱＭａに情報を書き込む動作において、書込み非選択のメモリトランジスタＱＭｂ、ＱＭｃ、ＱＭｄにおけるトンネル酸化膜１５及びシリコン窒化膜１６に作用される電界の発生を抑制し、又はその電界強度を緩和することができ、ワードディスターブの低減が可能になる。【００３９】  《消去動作》  消去動作について説明する。図１３には消去動作において不揮発性メモリトランジスタＱＭに印加される電圧状態が例示される。図には４個の不揮発性メモリトランジスタが直列された２個の直列回路ＳＴＲＧｉ、ＳＴＲＧｊが例示される。不揮発性メモリトランジスタＱＭｘは消去選択、不揮発性メモリトランジスタＱＭｙは消去非選択とされる。前記制御回路８は、ワード線単位で前記不揮発性メモリトランジスタＱＭの記憶情報を消去する動作において、ソース電位に対する前記基板領域の電位を０Vとする。ここではｐ型ウェル領域１１の電位は同一ブロック内の直列回路ＳＴＲＧｉ、ＳＴＲＧの間では等しい電圧Ｖｗ＝１．５Ｖとするから、直列回路ＳＴＲＧｉ，ＳＴＲＧｊのビット線ＢＬｉ，ＢＬｊとソース線ＳＬｉ，ＳＬｊには１．５Ｖを印加する。消去選択とされる不揮発性メモリトランジスタＱＭｘが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して負電位例えば−８．５Ｖとし、消去非選択とされる不揮発性メモリトランジスタＱＭｙが接続されるワード線を当該不揮発性メモリトランジスタのソース電位に対して同電の１．５Ｖとする。【００４０】  図１４には図１３における不揮発性メモリトランジスタＱＭｘ、ＱＭｙの電圧状態をソース電位基準で示してある。【００４１】  ワード線単位で消去選択とされる不揮発性メモリトランジスタＱＭｘにはメモリゲート１８とウェル領域１１との間に大きな電界が形成されてチャネル形成１４領域からトンネル酸化膜１５をトンネルしてホールがシリコン窒化膜１６に捕獲され又は電子が放出される。ワード線単位で消去非選択とされる不揮発性メモリトランジスタＱＭｙにはメモリゲート１８、ウェル領域１１及びソース電位Ｖｓの相互間で電位差が形成されず、消去動作においてワードディスターブが阻止される。【００４２】  図１５には以上説明したフラッシュメモリのメモリアレイにおける直列回路の構成が例示される。ソース線ＳＬを分割し、ソース線接続トランジスタＱＳ、ビット線接続トランジスタＱＢを設けた構成とされる。図１６には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。例えばＶｒｅａｄ＝−２Ｖ、Ｖｄｄｒ＝１Ｖ、Ｖｄｄ＝１．５Ｖ、Ｖｐｐ＝−８．５Ｖ、Ｖｐｅ＝−８．５Ｖ，Ｖｇ−ｏｎ＝１．５Ｖ、Ｖｇ−ｏｆｆ＝０Ｖである。【００４３】  図１７にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される。ソース線ＳＬを共通化、ソース線接続トランジ��タＱＳを設け、ビット線接続トランジスタＱＢを設けた構成とされる。図１８には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。書込み（Ｐｒｏｇｒａｍ）においてソース線接続トランジスタＱＳはカットオフされる。【００４４】  図１９にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示される。ソース線ＳＬを個別化し、ソース線接続トランジスタＱＳを廃止し、ビット線接続トランジスタＱＢを設けた構成とされる。図２０には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。【００４５】  図２１にはフラッシュメモリのメモリアレイにおける更に別の直列回路の構成が例示される。ソース線ＳＬを個別化し、ソース線接続トランジスタＱＳを廃止し、ビット線接続トランジスタＱＢを廃止した構成とされる。図２２には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。【００４６】  図２３にはフラッシュメモリのメモリアレイにおける別の直列回路の構成が例示される。ソース線ＳＬを共通化、ソース線接続トランジスタＱＳを設け、ビット線接続トランジスタＱＢを廃止した構成とされる。図２４には読出し（Ｒｅａｄ）、書込み（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａｓｅ）の各動作における電圧印加状態を整理して示してある。書込み（Ｐｒｏｇｒａｍ）においてソース線接続トランジスタＱＳはカットオフされる。【００４７】  以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。【００４８】  例えば不揮発性メモリトランジスタの直列回路の規模、直列回路とビット線との接続形態、直列回路とソース線との接続形態、メモリアレイの規模、消去単位、書込み単位等は適宜変更可能である。例えば消去単位としてウェルｐＷＥＬを共通とするブロック単位としても良い。また、動作モードに応じて印加する電圧値についても、トランジスタサイズやプロセスの相違に応じて変更可能である。また、フラッシュメモリに対する記憶情報の読出し、書込み、消去の動作モードの指定はアクセス制御信号を用いて行う場合に限定されず、所定のコマンドを用いて動作モードを指定することも可能である。不揮発性メモリトランジスタの情報記憶は２値記憶に限定されず、多値記憶であってもよい。更に、前記制御回路の消去制御において、前記ソース電位に対する前記基板領域の電位は０Vに限定されず、メモリゲート電圧との関係において支障の内範囲で正電圧であってもよい。
【産業上の利用可能性】
【００４９】  本発明はフラッシュメモリ単体の半導体集積回路に限定されず、ＥＥＰＲＯＭのような不揮発性メモリ、フラッシュメモリ又はＥＥＰＲＯＭをオンチップしたマイクロコンピュータ等のデータ処理用半導体集積回路、更に、前記マイクロコンピュータとその周辺回路を搭載したシステムオンチップの半導体集積回路に広く適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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