(57)【特許請求の範囲】
【請求項１】
複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記外部クロック信号に応じて、該Ｃ／Ａ信号をラッチして、第１の中間Ｃ／Ａ信号を生成する第１のラッチ手段と、
前記内部クロック信号に応じて、前記第１の中間Ｃ／Ａ信号をラッチして第２の中間Ｃ／Ａ信号を生成する第２のラッチ手段と、
前記第２の中間Ｃ／Ａ信号に応じて前記内部Ｃ／Ａ信号を出力する出力手段と
を備えることを特徴とするレジスタ。
【請求項２】
複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記Ｃ／Ａ信号を受けて、該Ｃ／Ａ信号の１／ｎ２（ｎは２以上の自然数）の周波数を有する第１乃至第ｎの中間Ｃ／Ａ信号を生成するレート変換手段であって、前記第１乃至第ｎの中間Ｃ／Ａ信号は、前記Ｃ／Ａ信号の前記連続した複数の値を、順々に且つ夫々ｎ−１個おきに選択した値を有している、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第１乃至第ｎの中間Ｃ／Ａ信号をラッチして第ｎ＋１乃至第２ｎの中間Ｃ／Ａ信号を生成するラッチ手段と、
前記内部クロック信号の１／ｎ２の周波数で前記第ｎ＋１乃至第２ｎの中間Ｃ／Ａ信号を順々に選択して、前記内部Ｃ／Ａ信号を出力する出力手段と
を備えることを特徴とするレジスタ。
【請求項３】
複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記Ｃ／Ａ信号を受けて、該Ｃ／Ａ信号の１／２の周波数を有する第１及び第２の中間Ｃ／Ａ信号を生成するレート変換手段であって、前記第１の中間Ｃ／Ａ信号が前記Ｃ／Ａ信号の奇数番目又は偶数番目のいずれか一方の値を有するものであり、且つ、前記第２の中間Ｃ／Ａ信号が前記Ｃ／Ａ信号の偶数番目又は奇数番目のいずれか他方の値を有するものである、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第１及び第２の中間Ｃ／Ａ信号をラッチして第３及び第４の中間Ｃ／Ａ信号を生成するラッチ手段と、
前記内部クロック信号の１／２の周波数で前記第３及び第４の中間Ｃ／Ａ信号を交互に選択して、前記内部Ｃ／Ａ信号を出力する出力手段と
を備えることを特徴とするレジスタ。
【請求項４】
前記第１の中間Ｃ／Ａ信号と前記第２の中間Ｃ／Ａ信号の位相差が、前記外部クロック信号の一周期分である、ことを特徴とする請求項３記載のレジスタ。
【請求項５】
前記レート変換手段は、
前記外部クロック信号を１／２分周して、該外部クロック信号の２倍の周期を有する第１の一時的外部クロック信号を生成する１／２分周器と、
該１／２分周器に接続され、前記第１の一時的外部クロック信号に対して前記１／２分周器における遅延を考慮した遅延制御を行い第２の一時的外部クロック信号を生成する付加的なＤＬＬ回路と、
前記付加的なＤＬＬ回路に接続され、前記第２の一時的外部クロック信号に応じて、前記Ｃ／Ａ信号をラッチして前記第１の中間Ｃ／Ａ信号を生成する第１の前処理フリップフロップ（ＦＦ）と、
前記付加的なＤＬＬ回路に接続され、前記第２の一時的外部クロック信号の反転信号に応じて、前記Ｃ／Ａ信号をラッチして前記第２の中間Ｃ／Ａ信号を生成する第２の前処理ＦＦと
を備えることを特徴とする請求項４記載のレジスタ。
【請求項６】
前記レート変換手段は、
前記外部クロック信号を１／２分周して、該外部クロック信号の２倍の周期を有する一時的外部クロック信号を生成する１／２分周器と、
前記１／２分周器に接続され、前記一時的外部クロック信号に応じて、前記Ｃ／Ａ信号をラッチして前記第１の中間Ｃ／Ａ信号を生成する第１の前処理フリップフロップ（ＦＦ）と、
前記１／２分周器に接続され、前記一時的外部クロック信号の反転信号に応じて、前記Ｃ／Ａ信号をラッチして前記第２の中間Ｃ／Ａ信号を生成する第２の前処理ＦＦと
を備えることを特徴とする請求項４記載のレジスタ。
【請求項７】
前記ラッチ手段は、
前記ＤＬＬ回路及び前記第１の前処理ＦＦに接続され、前記内部クロック信号に応じて、前記第１の中間Ｃ／Ａ信号をラッチして、前記第３の中間Ｃ／Ａ信号を出力する第１の後処理ＦＦと、
前記ＤＬＬ回路及び前記第２の前処理ＦＦに接続され、前記内部クロック信号に応じて、前記第２の中間Ｃ／Ａ信号をラッチして、前記第４の中間Ｃ／Ａ信号を出力する第２の後処理ＦＦと
を備えることを特徴とする請求項５又は６記載のレジスタ。
【請求項８】
前記出力手段は、
前記内部クロック信号を１／２分周して、該内部クロック信号の２倍の周期を有する一時的内部クロック信号を生成する付加的な１／２分周器と、
該付加的な１／２分周器と前記第１及び第２の後処理ＦＦに接続され、該一時的内部クロック信号に応じて、前記第３及び第４の中間Ｃ／Ａ信号を交互に選択して選択Ｃ／Ａ信号として出力するセレクタと、
該選択Ｃ／Ａ信号に応じて、前記内部Ｃ／Ａ信号を生成するドライバと
を備えることを特徴とする請求項７記載のレジスタ。
【請求項９】
前記外部クロック信号と該外部クロック信号の反転信号とのクロスポイントを利用して調整された外部クロック信号を生成し、該調整された外部クロック信号を前記外部クロック信号として前記ＤＬＬ回路及び前記レート変換手段に供給する外部クロック調整手段を更に備える、ことを特徴とする請求項３記載のレジスタ。
【請求項１０】
前記外部クロック信号の周波数が２００ＭＨｚ以上６００ＭＨｚ以下である、ことを特徴とする請求項１乃至３のいずれか一項に記載のレジスタ。
【請求項１１】
請求項１乃至３のいずれか一項に記載のレジスタと、複数のメモリデバイスとを一つの基板上に搭載してなるメモリモジュール。
【請求項１２】
前記メモリデバイスの数は４以上１８以下である、ことを特徴とする請求項１１記載のメモリモジュール。
【請求項１３】
請求項１１記載のメモリモジュールとチップセットを含むメモリシステム。
【請求項１４】
メモリモジュールに搭載されたレジスタであって、
前記メモリモジュールの外部から導入されたコマンド／アドレス（Ｃ／Ａ）信号を第１のクロック信号にしたがってラッチし、そのラッチ出力を第１の内部Ｃ／Ａ信号として出力する第１のラッチ回路と、
前記第１の内部Ｃ／Ａ信号を第２のクロック信号にしたがってラッチし、そのラッチ出力を第２の内部Ｃ／Ａ信号として出力する第２のラッチ回路と、を備え、
前記第１のクロック信号は前記メモリモジュールの外部から導入された外部クロックであり、前記第２のクロック信号は、前記外部クロック信号を基に生成された内部クロック信号であって、
前記外部クロック信号を基に、遅延制御された前記内部クロック信号を生成するＤＬＬ回路を更に備えることを特徴とするレジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レジスタ付メモリモジュール（Ｒｅｇｉｓｔｅｒｅｄ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）に関し、特にレジスタ内部にＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有するメモリモジュールに関する。
【０００２】
【従来の技術】
高周波数対応を目的として、ＤＱバス及びクロックバスにスタブバストポロジを採用する技術（以下「関連技術」という。）が提案されている。この関連技術において、チップセット（又はメモリコントローラ）から送出された外部クロック信号（ＷＣＬＫ）は、各メモリモジュールの基板上に配置された複数のメモリデバイスの夫々に分配される。一方、この関連技術において、チップセットからメモリモジュールに対して送られてきたコマンド／アドレス（Ｃ／Ａ）信号は、各メモリモジュールの基板上に設けられたＣ／Ａレジスタ（以下、単に「レジスタ」という。）にラッチされ、その後、ラッチされた信号は、内部Ｃ／Ａ信号として対応するメモリデバイスに分配される。
【０００３】
【発明が解決しようとする課題】
現在、ＥＣＣ機能付か否か、どのくらいの容量を実現するか否か等によって、４デバイス搭載のものから１８デバイス搭載のものまで多くのタイプのメモリモジュールが市場に存在している。また、一つのメモリモジュールに搭載されているメモリデバイスの動作周波数は、様々である。
【０００４】
これに対して、関連技術においては、たとえ動作周波数が一定であったとしても、搭載デバイス数が異なる場合には、モジュール上の負荷を無理矢理揃えたり搭載デバイス数毎に個別のレジスタを用いることといった手段を講じていた。これは、ラッチを構成するフリップフロップにおけるセットアップタイムとホールドタイムとを適切な値に保持するためである。
【０００５】
しかしながら、動作周波数が同じにもかかわらず、搭載デバイス数が異なるだけで別個のレジスタを設計・製造しなければならないのでは、部品効率が悪い。
【０００６】
しかも、関連技術においては、上記のように搭載デバイス数の変動にも個別のレジスタを要していたことからも明らかなように、一つのレジスタで広い動作周波数範囲をカバーすることは困難であった。
【０００７】
このような背景を踏まえ、部品効率の向上を図るべく、搭載デバイス数に依存しないレジスタの出現が望まれており、更に、広い周波数範囲（例えば、クロック周波数が２００ＭＨｚ〜３００ＭＨｚ）にも対応可能なレジスタの出現も強く望まれている。
【０００８】
そこで、本発明は、動作周波数が一定である限り搭載デバイス数に依存せずに適切に内部Ｃ／Ａ信号を生成可能なレジスタを提供することを目的とする。
【０００９】
更に、本発明は、上記レジスタを広い周波数範囲に対応できるように改良したレジスタを提供することをも目的とする。
【００１０】
【課題を解決するための手段】
本発明の発明者らは、まず、動作周波数が一定の場合において搭載デバイス数に依存せずに内部Ｃ／Ａ信号を生成可能なレジスタを得るために、チップセットから分配された外部クロック信号に応じて遅延制御を行い、ラッチ動作を規定する内部クロック信号を生成するＤＬＬ回路をレジスタ内部に設けることとした。このようにして生成した内部クロック信号によりラッチ動作を行うのは、メモリデバイスにおける外部クロックとＣ／Ａ信号とのズレ（伝播遅延）を吸収するためであるが、外部クロック信号に半周期ズレた状態で同期したＣ／Ａ信号をこの内部クロック信号でラッチすることとすると、当該ラッチ動作において十分なセットアップタイム及びホールドタイムが確保できない場合がある。そのような場合の解決手段として、本発明の発明者らは、一旦、外部クロック信号でＣ／Ａ信号をラッチしておき、その出力を内部クロック信号にてラッチしなおせば良いことを見出した。
【００１１】
次に、本発明の発明者らは、搭載デバイス数に依存せずに且つ広い周波数に対応可能とするためには如何なる手段を講じるべきか研究した結果、レジスタ内においてＣ／Ａ信号をラッチする前処理として、Ｃ／Ａ信号の周期をｎ２倍（例えば２倍、４倍）にし、その後ラッチすることとすれば、ある程度異なる動作周波数に対しても、当該レジスタ内のラッチ動作に関し十分なホールドタイム及びセットアップタイムが確保できることを見出した。
【００１２】
本発明は、上記知見に基づき、前述した課題を解決するための具体的手段として、以下に示すレジスタ付メモリモジュール用のレジスタ及びそれを具備したメモリモジュールを提供する。
【００１３】
即ち、本発明によれば、第１のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記外部クロック信号に応じて、該Ｃ／Ａ信号をラッチして、第１の中間Ｃ／Ａ信号を生成する第１のラッチ手段と、
前記内部クロック信号に応じて、前記第１の中間Ｃ／Ａ信号をラッチして第２の中間Ｃ／Ａ信号を生成する第２のラッチ手段と、
前記第２の中間Ｃ／Ａ信号に応じて前記内部Ｃ／Ａ信号を出力する出力手段とを備えることを特徴とするレジスタが得られる。
【００１４】
また、本発明によれば、第２のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記Ｃ／Ａ信号を受けて、該Ｃ／Ａ信号の１／ｎ２（ｎは２以上の自然数）の周波数を有する第１乃至第ｎの中間Ｃ／Ａ信号を生成するレート変換手段であって、前記第１乃至第ｎの中間Ｃ／Ａ信号は、前記Ｃ／Ａ信号の前記連続した複数の値を、順々に且つ夫々ｎ−１個おきに選択した値を有している、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第１乃至第ｎの中間Ｃ／Ａ信号をラッチして第ｎ＋１乃至第２ｎの中間Ｃ／Ａ信号を生成するラッチ手段と、
前記内部クロック信号の１／ｎ２の周波数で前記第ｎ＋１乃至第２ｎの中間Ｃ／Ａ信号を順々に選択して、前記内部Ｃ／Ａ信号を出力する出力手段と
を備えることを特徴とするレジスタが得られる。
【００１５】
更に、本発明によれば、第３のレジスタとして、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタであって、
前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記Ｃ／Ａ信号を受けて、該Ｃ／Ａ信号の１／２の周波数を有する第１及び第２の中間Ｃ／Ａ信号を生成するレート変換手段であって、前記第１の中間Ｃ／Ａ信号が前記Ｃ／Ａ信号の奇数番目又は偶数番目のいずれか一方の値を有するものであり、且つ、前記第２の中間Ｃ／Ａ信号が前記Ｃ／Ａ信号の偶数番目又は奇数番目のいずれか他方の値を有するものである、レート変換手段と、
前記内部クロック信号に応じて、夫々、前記第１及び第２の中間Ｃ／Ａ信号をラッチして第３及び第４の中間Ｃ／Ａ信号を生成するラッチ手段と、
前記内部クロック信号の１／２の周波数で前記第３及び第４の中間Ｃ／Ａ信号を交互に選択して、前記内部Ｃ／Ａ信号を出力する出力手段と
を備えることを特徴とするレジスタが得られる。
【００１６】
また、本発明によれば、第４のレジスタとして、前記第３のレジスタにおいて、前記第１の中間Ｃ／Ａ信号と前記第２の中間Ｃ／Ａ信号の位相差が、前記外部クロック信号の一周期分である、ことを特徴とするレジスタが得られる。
【００１７】
また、本発明によれば、第５のレジスタとして、前記第４のレジスタにおいて、
前記レート変換手段は、
前記外部クロック信号を１／２分周して、該外部クロック信号の２倍の周期を有する第１の一時的外部クロック信号を生成する１／２分周器と、
該１／２分周器に接続され、前記第１の一時的外部クロック信号に対して前記１／２分周器における遅延を考慮した遅延制御を行い第２の一時的外部クロック信号を生成する付加的なＤＬＬ回路と、
前記付加的なＤＬＬ回路に接続され、前記第２の一時的外部クロック信号に応じて、前記Ｃ／Ａ信号をラッチして前記第１の中間Ｃ／Ａ信号を生成する第１の前処理フリップフロップ（ＦＦ）と、
前記付加的なＤＬＬ回路に接続され、前記第２の一時的外部クロック信号の反転信号に応じて、前記Ｃ／Ａ信号をラッチして前記第２の中間Ｃ／Ａ信号を生成する第２の前処理ＦＦと
を備えることを特徴とするレジスタが得られる。
【００１８】
また、本発明によれば、第６のレジスタとして、前記第４のレジスタにおいて、
前記レート変換手段は、
前記外部クロック信号を１／２分周して、該外部クロック信号の２倍の周期を有する一時的外部クロック信号を生成する１／２分周器と、
前記１／２分周器に接続され、前記一時的外部クロック信号に応じて、前記Ｃ／Ａ信号をラッチして前記第１の中間Ｃ／Ａ信号を生成する第１の前処理フリップフロップ（ＦＦ）と、
前記１／２分周器に接続され、前記一時的外部クロック信号の反転信号に応じて、前記Ｃ／Ａ信号をラッチして前記第２の中間Ｃ／Ａ信号を生成する第２の前処理ＦＦと
を備えることを特徴とするレジスタが得られる。
【００１９】
更に、本発明によれば、第７のレジスタとして、前記第５又は第６のレジスタにおいて、
前記ラッチ手段は、
前記ＤＬＬ回路及び前記第１の前処理ＦＦに接続され、前記内部クロック信号に応じて、前記第１の中間Ｃ／Ａ信号をラッチして、前記第３の中間Ｃ／Ａ信号を出力する第１の後処理ＦＦと、
前記ＤＬＬ回路及び前記第２の前処理ＦＦに接続され、前記内部クロック信号に応じて、前記第２の中間Ｃ／Ａ信号をラッチして、前記第４の中間Ｃ／Ａ信号を出力する第２の後処理ＦＦと
を備えることを特徴とするレジスタが得られる。
【００２０】
また、本発明によれば、第８のレジスタとして、前記第７のレジスタにおいて、
前記出力手段は、
前記内部クロック信号を１／２分周して、該内部クロック信号の２倍の周期を有する一時的内部クロック信号を生成する付加的な１／２分周器と、
該付加的な１／２分周器と前記第１及び第２の後処理ＦＦに接続され、該一時的内部クロック信号に応じて、前記第３及び第４の中間Ｃ／Ａ信号を交互に選択して選択Ｃ／Ａ信号として出力するセレクタと、
該選択Ｃ／Ａ信号に応じて、前記内部Ｃ／Ａ信号を生成するドライバと
を備えることを特徴とするレジスタが得られる。
【００２１】
更に、本発明によれば、第９のレジスタとして、前記第３のレジスタにおいて、
前記外部クロック信号と該外部クロック信号の反転信号とのクロスポイントを利用して調整された外部クロック信号を生成し、該調整された外部クロック信号を前記外部クロック信号として前記ＤＬＬ回路及び前記レート変換手段に供給する外部クロック調整手段を更に備える、ことを特徴とするレジスタが得られる。
【００２２】
更に、本発明によれば、第１０のレジスタとして、前記第１乃至第３のいずれかのレジスタにおいて、
前記外部クロック信号の周波数が２００ＭＨｚ以上６００ＭＨｚ以下である、ことを特徴とするレジスタが得られる。
【００２３】
また、本発明によれば、前記第１乃至第３のいずれかのレジスタと、複数のメモリデバイスとを一つの基板上に搭載してなるメモリモジュールが得られる。
【００２４】
更に、本発明によれば、前記メモリモジュールにおいて、前記メモリデバイスの数は４以上１８以下である、ことを特徴とするメモリモジュールが得られる。
【００２５】
また、本発明によれば、前記メモリモジュールとチップセットを含むメモリシステムが得られる。
【００２６】
更に、本発明によれば、複数のメモリデバイスを含むメモリモジュールに搭載され、メモリモジュール外部のチップセットから外部クロック信号及び連続した複数の値で示されるコマンド／アドレス（Ｃ／Ａ）信号を供給されて、前記メモリデバイスに対する内部Ｃ／Ａ信号を生成するレジスタを含み、
該レジスタは、前記外部クロック信号を受け、遅延量を調整して、内部クロック信号を生成するＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有し、前記Ｃ／Ａ信号を前記レジスタに取り込む外部クロック信号の立上がりエッジから、該Ｃ／Ａに対応する前記内部Ｃ／Ａ信号が外部クロック信号によって前記メモリデバイスに取込まれるまでの必要外部クロック数が少なくとも２．０である
ことを特徴とするメモリシステムが得られる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態によるレジスタ及びそれを具備してなるレジスタ付メモリモジュールについて、図面を参照して、詳細に説明する。
【００２８】
（第１の実施の形態）
本発明の第１の実施の形態によるレジスタは、対応可能なメモリデバイス数／モジュールが４〜１８のものである。以下においては、このレジスタの詳細について説明する前に、レジスタの搭載されるモジュールや、クロックジェネレータ、チップセット等の全体的な概略について説明する。以下においては、複数のメモリデバイスとして、片面上に９個ずつ、計１８個のＤＲＡＭデバイスを搭載したメモリモジュールについて説明する。
【００２９】
本実施の形態によるメモリモジュールは、コンピュータのマザーボード（図示せず）上に設けられたソケットに挿入され、使用される。マザーボード上には、図１に示されるようなクロックジェネレータ１０及びチップセット２０が搭載され、メモリモジュール３０と共に本実施の形態によるメモリシステムを構成している。クロックジェネレータ１０は、基本クロックをチップセット２０に供給し、チップセット２０は、その基本クロックに従って、Ｃ／Ａ信号などをメモリモジュール３０のレジスタ４０に対して供給する。レジスタ４０は、内部にＤＬＬ回路を備え、ディレイレプリカ５０を用いて遅延量を制御しつつ、Ｃ／Ａ信号（１２０）に応じた内部Ｃ／Ａ信号（１３０）を生成して、ＤＲＡＭデバイス６０に送出する。ここで、ディレイレプリカ５０は、対応可能なＤＲＡＭデバイス搭載数に依存したものであり、本実施の形態においては、４〜１８デバイス数を考慮して定められる。
【００３０】
詳しくは、本実施の形態において、ＤＱバス（図示せず）、ＷＣＬＫバス（１００，１１０）は、９２スタブ構造を備えており、特に、ＤＲＡＭデバイス６０用のＷＣＬＫバス１００は、メモリモジュールの片面上に搭載された各デバイスごとに設けられている。このＤＲＡＭデバイス６０用のＷＣＬＫバス１００上に供給されるクロックは、レジスタ４０用のＷＣＬＫバス１１０に供給されるクロックＷＣＬＫと区別するため、ＷＣＬＫｄとして参照される。なお、本実施の形態において、ＷＣＬＫバス１００は、ＤＲＡＭデバイス６０用の外部クロック信号ＷＣＬＫｄ及びその反転信号ＷＣＬＫｄ＿ｂ（“＿ｂ”は反転を意味する：以下他の信号についても同じ。）からなる相補信号を伝搬するものであり、ＷＣＬＫバス１１０は、外部クロック信号ＷＣＬＫ及びその反転信号ＷＣＬＫ＿ｂからなる相補信号を伝播するものである。チップセット２０からメモリモジュール３０に送出されるＣ／Ａ信号用のバス（外部Ｃ／Ａバス）１２０は、約２５のスタブ構造を備えている。これらスタブ構造を備えるバスは、終端抵抗１５０により終端されている。レジスタ４０から各ＤＲＡＭデバイスへの内部Ｃ／Ａ信号の供給用バス（内部Ｃ／Ａバス）１３０は、２段階層のバス構造（以下、デュアルＴ−ブランチ構造という。）を採用している。
【００３１】
レジスタ４０は、図２に示されるように、クロック用入力回路４０１とＤＬＬ回路４０２とを備えている。クロック用入力回路４０１は、外部クロック信号ＷＣＬＫとその反転信号ＷＣＬＫ＿ｂを入力し、ＷＣＬＫｉｎｔ信号を生成する。即ち、ＷＣＬＫｉｎｔ信号は、外部クロック信号ＷＣＬＫとその反転信号ＷＣＬＫ＿ｂとのクロスポイントを利用して生成されるものであり、電圧変動の影響が低減されるように調整された外部クロック信号ＷＣＬＫである。ＤＬＬ回路４０２は、このＷＣＬＫｉｎｔ信号を受け、出力バッファ遅延のレプリカとディレイレプリカ（伝播遅延）５０とを利用した遅延制御を行って、内部クロック信号ｉｎｔＣＬＫを生成する（図３におけるｉｎｔＣＬＫ＠ＦＦ２参照）。なお、図３は、ＷＣＬＫの周波数が３００ＭＨｚでレイテンシ＝２．０のケースのタイミングダイアグラムを示す。
【００３２】
一方、外部Ｃ／Ａバス１２０を伝播してきたＣ／Ａ信号（ＣＡｉｎ＿ｉ，ＣＡｉｎ＿ｊ等）は、各信号ごとに、本実施の形態による内部Ｃ／Ａ信号生成処理を受ける。以下においては、一つのＣ／Ａ信号（ＣＡｉｎ＿ｊ）を例にとり、説明する。
【００３３】
Ｃ／Ａ信号（ＣＡｉｎ＿ｊ）は、レジスタ４０に到達すると、まず、ＣＡ信号用入力回路４０５により、基準電圧Ｖｒｅｆと比較され、電圧変動の影響が低減されたＣ／Ａ信号（ＣＡｉｎｔ）に変換される（図３におけるＣＡｉｎｔ＠Ｒｅｇ参照）。このＣ／Ａ信号（ＣＡｉｎｔ）は、前処理フリップフロップＦＦ１のデータ入力端子（Ｄ）に入力される。
【００３４】
前処理フリップフロップＦＦ１は、ポジティブエッジトリガタイプのフリップフロップであり、前処理フリップフロップＦＦ１のクロック入力端子（「＞」で示す。）には、調整された外部クロック信号であるＷＣＬＫｉｎｔ信号がバッファを介して入力される。前処理フリップフロップＦＦ１は、データ入力端子（Ｄ）に入力されたＣ／Ａ信号（ＣＡｉｎｔ）を、クロック入力端子に入力されたＷＣＬＫｉｎｔ信号のポジティブエッジ（立上がりエッジ：図３におけるｔＤ−ＦＦ１のタイミング）でラッチし、そのラッチするデータ（Ｃ／Ａｉｎｔの値）の反転データを次のポジティブエッジまでデータ反転出力端子Ｑ＿ｂから出力し続ける（図２及び図３におけるＣＡ１参照：但し、簡単のため図３においてはｔｒｕｅ信号で表す。）。本実施の形態においては、前処理フリップフロップＦＦ１の出力を第１の中間Ｃ／Ａ信号（ＣＡ１）として参照する。この第１の中間Ｃ／Ａ信号（ＣＡ１）は、後処理フリップフロップＦＦ２のデータ入力端子（Ｄ）に入力される。
【００３５】
後処理フリップフロップＦＦ２もまた、ポジティブエッジトリガタイプのフリップフロップであり、後処理フリップフロップＦＦ２のクロック入力端子（＞）には、内部クロック信号（ｉｎｔＣＬＫ）が入力される。内部クロック信号（ｉｎｔＣＬＫ）は、レジスタ４０に入力された外部クロック信号ＷＣＬＫ（図３におけるＷＣＬＫ＠Ｒｅｇ）を出力バッファ遅延（内部クロック信号ｉｎｔＣＬＫから内部Ｃ／Ａ信号ＣＡｏｕｔまでの遅延時間）とモジュール上のＣ／Ａ信号の伝搬遅延（内部Ｃ／Ａ信号ＣＡｏｕｔがＤＲＡＭデバイスに到着するまでの時間）分だけ前倒ししたクロック信号である。
【００３６】
後処理フリップフロップＦＦ２は、データ入力端子（Ｄ）に入力された第１の中間Ｃ／Ａ信号（ＣＡ１）を、クロック入力端子に入力された内部クロック信号（ｉｎｔＣＬＫ）のポジティブエッジ（図３におけるｔＤ−ＦＦ２のタイミング）でラッチし、そのラッチしたデータ（第１の中間Ｃ／Ａ信号（ＣＡ１）の値）を少なくとも次のポジティブエッジまでデータ出力端子Ｑから出力し続ける（図２及び図３におけるＣＡ２参照：但し、図３においては簡単のためｔｒｕｅ信号で表す。）。本実施の形態において、後処理フリップフロップＦＦ２の出力は、第２の中間Ｃ／Ａ信号（ＣＡ２）として参照される。この第２の中間Ｃ／Ａ信号（ＣＡ２）は、プリドライバ４０８及び出力インバータ４０９からなるドライバ、即ち、レジスタ４０の出力部を介して、内部Ｃ／Ａ信号（ＣＡｏｕｔ＿ｊ，ＣＡｏｕｔ＿ｉ）として内部Ｃ／Ａバス１３０を介してＤＲＡＭデバイス６０に供給される（図３におけるＣＡ＠ＤＲＡＭ−ａｖｇ）。
【００３７】
図３を参照すると、本実施の形態によれば、レジスタ４０内部において十分なセットアップタイム（ｔＳ）及びホールドタイム（ｔＨ）が確保されていることが理解される。このように、一つの動作周波数にのみ対応させることを目的とする場合、本実施の形態によるレジスタは有益であることが理解される。また、ＤＲＡＭデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。また、本実施の形態によれば、Ｃ／Ａ信号をレジスタ４０に取り込む外部クロック信号ＷＣＬＫの立ち上がりエッジから、そのＣ／Ａ信号がＤＲＡＭデバイス６０で利用されるまでの必要クロック数（アディショナルレイテンシ：Ａｄｄｉｔｉｏｎａｌ  Ｌａｔｅｎｃｙ）も２．０におさえられている（ＷＣＬＫ＠Ｒｅｇ及びＣＡ＠ＤＲＡＭ−ａｖｇ参照）。
【００３８】
なお、上述した第１の実施の形態においては、フリップフロップとして、ディレイＦＦ（Ｄ−ＦＦ）を採用した例を示してきたが、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、前処理フリップフロップＦＦ１のデータ出力端子（Ｑ）を後処理フリップフロップＦＦ２のデータ入力端子（Ｄ）に接続する。この場合、後処理フリップフロップＦＦ２は、前述の第１の中間Ｃ／Ａ信号（ＣＡ１）の反転信号をラッチすることとなるので、後処理フリップフロップＦＦ２のデータ出力端子（Ｑ）から出力される信号もまた、前述の第２の中間Ｃ／Ａ信号（ＣＡ２）を反転したものとなる。その代わりに、後処理フリップフロップＦＦ２のデータ反転出力端子（Ｑ＿ｂ）から出力される信号は、前述の第２の中間Ｃ／Ａ信号（ＣＡ２）と同じ信号となることから、それをプリドライバ４０８に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第１の実施の形態におけるＤ−ＦＦに代えて、他のフリップフロップを採用することとしても良い。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態によるレジスタは、前述の第１の実施の形態のレジスタを所定の動作周波数範囲に対応可能に改良したものであり、その構成は図４に示される。なお、本実施の形態によるレジスタの対応可能な動作周波数範囲は２００ＭＨｚ〜３００ＭＨｚである。
【００４０】
図４を参照すると、レジスタ４０ａは、第１の実施の形態におけるレジスタ４０と同様に、クロック用入力回路４０１とＤＬＬ回路４０２とを備えている。クロック用入力回路４０１外部クロック信号ＷＣＬＫとその反転信号ＷＣＬＫ＿ｂを入力し、ＷＣＬＫｉｎｔ信号を生成する。ＤＬＬ回路４０２は、このＷＣＬＫｉｎｔ信号を受け、出力バッファ遅延のレプリカとディレイレプリカ（伝播遅延）５０とを利用した遅延制御を行って、内部クロック信号ｉｎｔＣＬＫを生成する（図５におけるｉｎｔＣＬＫ＠ＦＦ２参照）。なお、図５は、ＷＣＬＫの周波数が３００ＭＨｚでレイテンシ＝２．０のケースのタイミングダイアグラムを示す。
【００４１】
本実施の形態において、調整された外部クロック信号であるＷＣＬＫｉｎｔ信号は、１／２分周器４０３にも入力される。これにより、１／２分周器４０３は、外部クロックの１／２の周波数を有する第１の一時的外部クロック信号を生成する。第１の一時的外部クロック信号は、１／２分周器４０３の後段に設けられた付加的なＤＬＬ回路４０４により、１／２分周器４０３における遅延等を考慮した遅延制御を施され、第２の一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ信号）として出力される（図５における０．５ＷＣＬＫｉｎｔ＠ＦＦ１参照）。
【００４２】
一方、外部Ｃ／Ａバス１２０を伝播してきたＣ／Ａ信号（ＣＡｉｎ＿ｉ，ＣＡｉｎ＿ｊ等）は、各信号ごとに、本実施の形態による内部Ｃ／Ａ信号生成処理を受ける。以下においては、一つのＣ／Ａ信号（ＣＡｉｎ＿ｊ）を例にとり、説明する。
【００４３】
Ｃ／Ａ信号（ＣＡｉｎ＿ｊ）は、レジスタ４０ａに到達すると、まず、ＣＡ信号用入力回路４０５により、基準電圧Ｖｒｅｆと比較され、電圧変動の影響が低減されたＣ／Ａ信号（ＣＡｉｎｔ）に変換される（図５におけるＣＡｉｎｔ＠Ｒｅｇ参照）。このＣ／Ａ信号（ＣＡｉｎｔ）は、第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂのデータ入力端子（Ｄ）に入力される。
【００４４】
第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂは、ポジティブエッジトリガタイプのフリップフロップであり、第１の前処理フリップフロップＦＦ１ａのクロック入力端子（＞）には、第２の一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）が、第２の前処理フリップフロップＦＦ１ｂのクロック入力端子（＞）には第２の一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）の反転信号が入力される。第１の前処理フリップフロップＦＦ１ａは、データ入力端子（Ｄ）に入力されたＣ／Ａ信号（ＣＡｉｎｔ）を、クロック入力端子に入力された第２の一時的外部クロック信号のポジティブエッジ（立上がりエッジ：図５におけるｔＤ−ＦＦ１ａのタイミング）でラッチし、そのラッチするデータ（Ｃ／Ａｉｎｔの値）の反転データを次のポジティブエッジまでデータ反転出力端子Ｑ＿ｂから出力し続ける（図４及び図５における０．５ＣＡ−ａ参照：但し、図５においては簡単のためｔｒｕｅ信号で表す。）。同様に、第２の前処理フリップフロップＦＦ１ｂは、データ入力端子（Ｄ）に入力されたＣ／Ａ信号（ＣＡｉｎｔ）を、第２の一時的外部クロック信号の反転信号のポジティブエッジ（図５におけるｔＤ−ＦＦ１ｂのタイミング）でラッチし、そのラッチするデータ（Ｃ／Ａｉｎｔの値）の反転データを次のポジティブエッジまでデータ反転出力端子Ｑ＿ｂから出力し続ける（図４及び図５における０．５ＣＡ−ｂ参照：但し、図５においては簡単のためｔｒｕｅ信号で表す。）。これにより、第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂは、第２の一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）の１／２周期分（すなわち外部クロック信号ＷＣＬＫの一周期分）だけズレたラッチ動作を行うことになり、夫々、Ｃ／Ａ信号（ＣＡｉｎｔ）の奇数番目の値又は偶数番目の値のみをラッチすることとなる。そのため、例えば、第１の前処理フリップフロップＦＦ１ａがＣ／Ａ信号（ＣＡｉｎｔ）の奇数番目の値のみをラッチ結果として出力する場合、第２の前処理フリップフロップＦＦ１ｂはＣ／Ａ信号（ＣＡｉｎｔ）の偶数番目の値のみをラッチ結果として出力することになり、しかも、第１の前処理フリップフロップＦＦ１ａの出力の位相は、第２の前処理フリップフロップＦＦ１ｂの出力の位相と、第２の一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）の１／２周期分だけズレることとなる。本実施の形態においては、第１の前処理フリップフロップＦＦ１ａの出力を第１の中間Ｃ／Ａ信号（０．５ＣＡ−ａ）として参照し、第２の前処理フリップフロップＦＦ１ｂの出力を第２の中間Ｃ／Ａ信号（０．５ＣＡ−ｂ）として参照する。これら第１の中間Ｃ／Ａ信号（０．５ＣＡ−ａ）及び第２の中間Ｃ／Ａ信号（０．５ＣＡ−ｂ）は、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂのデータ入力端子（Ｄ）に入力される。
【００４５】
第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂもまた、ポジティブエッジトリガタイプのフリップフロップであり、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂのクロック入力端子（＞）には、内部クロック信号（ｉｎｔＣＬＫ）が入力される。
【００４６】
第１の後処理フリップフロップＦＦ２ａは、データ入力端子（Ｄ）に入力された第１の中間Ｃ／Ａ信号（０．５ＣＡ−ａ）を、クロック入力端子に入力された内部クロック信号（ｉｎｔＣＬＫ）のポジティブエッジ（図５におけるｔＤ−ＦＦ２ａのタイミング）でラッチし、そのラッチしたデータ（第１の中間Ｃ／Ａ信号（０．５ＣＡ−ａ）の値）を少なくとも次のポジティブエッジまでデータ出力端子Ｑから出力し続ける（図４及び図５におけるＣＡ−ａ参照：但し、図５においては簡単のためｔｒｕｅ信号で表す。）。同様に、第２の後処理フリップフロップＦＦ２ｂは、データ入力端子（Ｄ）に入力された第２の中間Ｃ／Ａ信号（０．５ＣＡ−ｂ）を、内部クロック信号（ｉｎｔＣＬＫ）のポジティブエッジ（図３におけるｔＤ−ＦＦ２ｂのタイミング）でラッチし、そのラッチしたデータ（第２の中間Ｃ／Ａ信号（０．５ＣＡ−ｂ）の値）を少なくとも次のポジティブエッジまでデータ出力端子Ｑから出力し続ける（図４及び図５におけるＣＡ−ｂ参照：但し、図５においては簡単のためｔｒｕｅ信号で表す。）。本実施の形態において、第１の後処理フリップフロップＦＦ２ａの出力は、第３の中間Ｃ／Ａ信号（ＣＡ−ａ）として参照され、第２の後処理フリップフロップＦＦ２ｂの出力は、第４の中間Ｃ／Ａ信号（ＣＡ−ｂ）として参照される。この第３及び第４の中間Ｃ／Ａ信号（ＣＡ−ａ及びＣＡ−ｂ）は、少なくとも、Ｃ／Ａ信号（ＣＡｉｎｔ）の奇数番目又は偶数番目の信号値を、外部クロック信号の周期で、交互に保持するものとなる。例えば、ｍを自然数とすると、第３の中間Ｃ／Ａ信号（ＣＡ−ａ）がある時点でＣ／Ａ信号（ＣＡｉｎｔ）のｍ−１番目の信号値を示している場合、次の外部クロック信号の周期の間、第４の中間Ｃ／Ａ信号（ＣＡ−ｂ）は、Ｃ／Ａ信号（ＣＡｉｎｔ）のｍ番目の信号値を示すこととなり、更に、続く外部クロック信号の周期の間、第３の中間Ｃ／Ａ信号（ＣＡ−ａ）は、Ｃ／Ａ信号（ＣＡｉｎｔ）のｍ＋１番目の信号値を示すこととなる。なお、上記したｍ−１番目の信号値を示した期間の次の期間であって上記したｍ＋１番目の信号値を示した期間の前の期間において、第３の中間Ｃ／Ａ信号は、ｍ−１番目又はｍ＋１番目のいずれかの信号値を示すこととなる。同様に、上記したｍ番目の信号値を示した期間の次の期間であってｍ＋２番目の信号値を示した期間の前の期間において、第４の中間Ｃ／Ａ信号は、ｍ番目又はｍ＋２番目のいずれかの信号値を示すこととなる。このような第３及び第４の中間Ｃ／Ａ信号（ＣＡ−ａ及びＣＡ−ｂ）は、セレクタ４０６に入力される。
【００４７】
セレクタ４０６は、付加的な１／２分周器４０７の出力に従ってセレクト動作を行う。詳しくは、付加的な１／２分周器４０７は、ＤＬＬ回路４０２の生成した内部クロック信号（ｉｎｔＣＬＫ）を１／２分周し、内部クロック信号（ｉｎｔＣＬＫ）の２倍の周期を有する一時的内部クロック信号（０．５ｉｎｔＣＬＫ）を生成する（図３における０．５ｉｎｔＣＬＫ＠Ｓｅｌｅｃｔｏｒ参照）。セレクタ４０６は、この一時的内部クロック信号（０．５ｉｎｔＣＬＫ）に従って、入力された第３及び第４の中間Ｃ／Ａ信号（ＣＡ−ａ及びＣＡ−ｂ）を交互に選択し、選択Ｃ／Ａ信号として出力する。この選択Ｃ／Ａ信号は、Ｃ／Ａ信号（ＣＡｉｎｔ）と同じ信号内容を有するものであり、プリドライバ４０８及び出力インバータ４０９からなるドライバ（即ち、レジスタ４０ａの出力部）を介して、内部Ｃ／Ａ信号（ＣＡｏｕｔ＿ｊ，ＣＡｏｕｔ＿ｉ）として内部Ｃ／Ａバス１３０を介してＤＲＡＭデバイス６０に供給される（図５におけるＣＡ＠ＤＲＡＭ−ａｖｇ）。
【００４８】
図５を参照すると、本実施の形態によれば、レジスタ４０ａ内部において十分なセットアップタイム（ｔＳ）及びホールドタイム（ｔＨ）が確保されていることが理解される。また、ＤＲＡＭデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。図５は、３００ＭＨｚの場合（周期＝３３３３ｐｓ）のタイミングダイアグラムであるが、その動作を理解すればＷＣＬＫの周波数が２００ＭＨｚの場合（周期＝５０００ｐｓ）であっても十分なセットアップタイム及びホールドタイムが確保されることが理解される。また、本実施の形態によれば、Ｃ／Ａ信号をレジスタ４０ａに取り込む外部クロック信号ＷＣＬＫの立ち上がりエッジから、そのＣ／Ａ信号がＤＲＡＭデバイス６０で利用されるまでの必要クロック数（アディショナルレイテンシ：Ａｄｄｉｔｉｏｎａｌ  Ｌａｔｅｎｃｙ）も２．０におさえられている（ＷＣＬＫ＠Ｒｅｇ及びＣＡ＠ＤＲＡＭ−ａｖｇ参照）。
【００４９】
（第３の実施の形態）
本発明の第３の実施の形態によるレジスタは、前述の第２の実施の形態の変形例であり、その構成は図６に示される。図４及び図６を参照すれば明らかなように、本実施の形態によるレジスタ４０ｂは、付加的なＤＬＬ回路４０４及びそのループを構成するレプリカなどを有しない点を除き、前述の第２の実施の形態によるレジスタ４０ａと同じ構成を備える。
【００５０】
すなわち、本実施の形態においては、１／２分周器４０３から出力された一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）が第１の前処理フリップフロップＦＦ１ａに入力され、一時的外部クロック信号（０．５ＷＣＬＫｉｎｔ）の反転信号が第２の前処理フリップフロップＦＦ１ｂに入力される。これにより、第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂにおけるラッチ動作は、前述の第１の実施の形態におけるそれらの動作と比較して、１／２分周器４０３による遅延量分だけズレることとなるが、少なくとも動作周波数範囲として２００ＭＨｚ〜３００ＭＨｚを想定した場合には、１／２分周器４０３による遅延量は許容範囲にあり、従って、本実施の形態によっても、十分なセットアップタイム及びホールドタイムが確保されることとなる。
【００５１】
なお、上述した第２及び第３の実施の形態においては、フリップフロップとして、ディレイＦＦ（Ｄ−ＦＦ）を採用した例を示してきたが、第１の実施の形態に関する説明において注記したように、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、第１及び第２の前処理フリップフロップＦＦ１ａ及びＦＦ１ｂのデータ出力端子（Ｑ）を、夫々、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂのデータ入力端子（Ｄ）に接続する。この場合、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂは、夫々、前述の第１及び第２の中間Ｃ／Ａ信号（０．５ＣＡ−ａ，０．５ＣＡ−ｂ）の反転信号をラッチすることとなるので、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂのデータ出力端子（Ｑ）から出力される信号もまた、前述の第３及び第４の中間Ｃ／Ａ信号を反転したものとなる。その代わりに、第１及び第２の後処理フリップフロップＦＦ２ａ及びＦＦ２ｂのデータ反転出力端子（Ｑ＿ｂ）から出力される信号は、前述の第３及び第４の中間Ｃ／Ａ信号と同じ信号となることから、それらをセレクタ４０６に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第２及び第３の実施の形態におけるＤ−ＦＦに代えて、他のフリップフロップを採用することとしても良い。
【００５２】
（第４の実施の形態）
本発明の第４の実施の形態によるレジスタは、前述の第３の実施の形態のレジスタを、入力されたＣ／Ａ信号のデータレート変換を２倍ではなく４倍にするように、変形した例であり、その構成は図７に示される。なお、本実施の形態によるレジスタの適応動作周波数範囲は５００ＭＨｚ〜６００ＭＨｚである。
【００５３】
図７を参照すると、レジスタ４０ｃは、第１乃至第３の実施の形態におけるレジスタ４０，４０ａ，４０ｂと同様に、クロック用入力回路４０１とＤＬＬ回路４０２とを備えている。これらクロック用入力回路４０１とＤＬＬ回路４０２の動作は、前述の通りであるので、ここでは省略する。なお、図８は、ＷＣＬＫの周波数が５００ＭＨｚでレイテンシ＝３．０のケースのタイミングダイアグラムを示す。
【００５４】
本実施の形態において、調整された外部クロック信号であるＷＣＬＫｉｎｔ信号は、スイッチ４１０にも入力される。このスイッチ４１０は、ＷＣＬＫｉｎｔ信号から、周期がＷＣＬＫｉｎｔ信号の４倍で且つデューティ比が１／４である第１乃至第４のスイッチ信号Ｓ１〜Ｓ４を生成する。これら第１乃至第４のスイッチ信号Ｓ１〜Ｓ４は、ＷＣＬＫｉｎｔ信号の一周期分ずつ位相のズレたものであり、夫々、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄのクロック入力端子（＞）に供給される（図８におけるＳ１〜Ｓ４参照）。なお、本実施の形態においては、スイッチ４１０の出力する第１乃至第４のスイッチ信号Ｓ１〜Ｓ４をダイレクトに第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄのクロック入力端子（＞）に入力しているが、前述の第２の実施の形態における概念を適用して、スイッチ４１０と第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄの間に、スイッチ４１０における遅延量を補償するためのＤＬＬ回路を設けることとしても良い。このようにＤＬＬ回路を介在させる構成は、前述の第１の実施の形態によるレジスタ（図２参照）にも同様に適用可能である。
【００５５】
外部Ｃ／Ａバス１２０を伝播してきたＣ／Ａ信号（ＣＡｉｎ＿ｉ，ＣＡｉｎ＿ｊ等）は、各信号ごとに、本実施の形態による内部Ｃ／Ａ信号生成処理を受ける。以下においては、一つのＣ／Ａ信号（ＣＡｉｎ＿ｊ）を例にとり、説明する。
【００５６】
Ｃ／Ａ信号（ＣＡｉｎ＿ｊ）は、レジスタ４０ｃに到達すると、まず、ＣＡ信号用入力回路４０５により、基準電圧Ｖｒｅｆと比較され、電圧変動の影響が低減されたＣ／Ａ信号（ＣＡｉｎｔ）に変換される（図８におけるＣＡｉｎｔ＠Ｒｅｇ参照。）。このＣ／Ａ信号（ＣＡｉｎｔ）は、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄのデータ入力端子（Ｄ）に入力される。
【００５７】
第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄは、ポジティブエッジトリガタイプのフリップフロップであり、夫々、クロック入力端子（＞）に入力された第１乃至第４のスイッチ信号Ｓ１〜Ｓ４の立上がりのタイミングで入力されたデータをラッチする（図８におけるＳ１＠ＦＦ１ａ〜Ｓ４＠ＦＦ１ｄ参照）。
【００５８】
ここで、第１乃至第４のスイッチ信号Ｓ１〜Ｓ４は、前述したように、デューティ比が１／４であり、且つ、ＷＣＬＫｉｎｔ信号の一周期分ずつ位相のズレたものであることから、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄは、Ｃ／Ａ信号として連続して送られてきた値を、ＷＣＬＫｉｎｔ信号一周期毎に順々にラッチすることとなる。また、次のポジティブエッジが入力されるのは、ＷＣＬＫｉｎｔ信号の四周期後であるので、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄは、夫々、ラッチするデータ（Ｃ／Ａｉｎｔの値）の反転データを次のポジティブエッジ（ＷＣＬＫｉｎｔ信号の周期に換算して四周期後）までデータ反転出力端子Ｑ＿ｂから出力し続ける（図７及び図８におけるＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ参照：但し、図８においては、夫々、簡単のためｔｒｕｅ信号で表す。）。本実施の形態においては、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄの出力を、夫々、第１乃至第４の中間Ｃ／Ａ信号（ＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ）として参照する。これら第１乃至第４の中間Ｃ／Ａ信号（ＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ）は、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄのデータ入力端子（Ｄ）に入力される。
【００５９】
第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄもまた、ポジティブエッジトリガタイプのフリップフロップであり、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄのクロック入力端子（＞）には、内部クロック信号（ｉｎｔＣＬＫ）が入力される。
【００６０】
第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄは、データ入力端子（Ｄ）に入力された第１乃至第４の中間Ｃ／Ａ信号（ＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ）を、クロック入力端子に入力された内部クロック信号（ｉｎｔＣＬＫ）のポジティブエッジでラッチし、ラッチするデータ（第１乃至第４の中間Ｃ／Ａ信号（ＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ）の値）を少なくとも次のポジティブエッジまでデータ出力端子Ｑから出力し続ける（図７及び図８におけるｉｎｔＣＬＫ＠ＦＦ２及びＣＡ−ａ，ＣＡ−ｂ，ＣＡ−ｃ，ＣＡ−ｄ参照：但し、図８においては簡単のためｔｒｕｅ信号で表す。）。本実施の形態において、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄの出力は、第５乃至第８の中間Ｃ／Ａ信号（ＣＡ−ａ，ＣＡ−ｂ，ＣＡ−ｃ，ＣＡ−ｄ）として参照される。ｋを自然数とすると、この第５乃至第８の中間Ｃ／Ａ信号（ＣＡ−ａ，ＣＡ−ｂ，ＣＡ−ｃ，ＣＡ−ｄ）は、夫々、少なくともＣ／Ａ信号（ＣＡｉｎｔ）のｋ、ｋ＋１、ｋ＋２、ｋ＋３番目の信号値を、外部クロック信号の４倍の周期で且つ外部クロック信号の一周期分ずつずれた状態で保持するものとなる。このような第５乃至第８の中間Ｃ／Ａ信号（ＣＡ−ａ，ＣＡ−ｂ，ＣＡ−ｃ，ＣＡ−ｄ）は、セレクタ４１２に入力される。
【００６１】
セレクタ４１２は、スイッチ４１１の出力に従ってセレクト動作を行う。スイッチ４１１は、スイッチ４１０と同構成を有するものであり、内部クロック信号ｉｎｔＣＬＫから、周期が内部クロック信号の４倍で且つデューティ比が１／４である第５乃至第８のスイッチ信号を生成する。これら第５乃至第８のスイッチ信号は、順々に内部クロック信号の一周期分ずつ位相のズレたものであり、セレクタ４１２は、この第５乃至第８のスイッチ信号に従って、入力された第５乃至第８の中間Ｃ／Ａ信号（ＣＡ−ａ，ＣＡ−ｂ，ＣＡ−ｃ，ＣＡ−ｄ）を順々に選択し、選択Ｃ／Ａ信号として出力する。この選択Ｃ／Ａ信号は、Ｃ／Ａ信号（ＣＡｉｎｔ）と同じ信号内容を有するものであり、プリドライバ４０８及び出力インバータ４０９からなるドライバ（即ち、レジスタ４０ｃの出力部）を介して、内部Ｃ／Ａ信号（ＣＡｏｕｔ＿ｊ，ＣＡｏｕｔ＿ｉ）として内部Ｃ／Ａバス１３０を介してＤＲＡＭデバイス６０に供給される（図８におけるＣＡ＠ＤＲＡＭ−ａｖｇ）。
【００６２】
図８を参照すると、本実施の形態によれば、レジスタ４０ｃ内部において十分なセットアップタイム（ｔＳ）及びホールドタイム（ｔＨ）が確保されていることが理解される。また、ＤＲＡＭデバイスにおいても同様に十分なセットアップタイム及びホールドタイムが確保されている。図８は、５００ＭＨｚの場合（周期＝２０００ｐｓ）のタイミングダイアグラムであるが、その動作を理解すればＷＣＬＫの周波数が２００ＭＨｚの場合（周期＝５０００ｐｓ）であっても十分なセットアップタイム及びホールドタイムが確保されることが理解される。また、本実施の形態によれば、Ｃ／Ａ信号をレジスタ４０ｃに取り込む外部クロック信号ＷＣＬＫの立ち上がりエッジから、そのＣ／Ａ信号がＤＲＡＭデバイス６０で利用されるまでの必要クロック数（アディショナルレイテンシ：Ａｄｄｉｔｉｏｎａｌ  Ｌａｔｅｎｃｙ）は３．０となっている（ＷＣＬＫ＠Ｒｅｇ及びＣＡ＠ＤＲＡＭ−ａｖｇ参照）。
【００６３】
なお、上述した第４の実施の形態においては、フリップフロップとして、ディレイＦＦ（Ｄ−ＦＦ）を採用した例を示してきたが、第１乃至第３の実施の形態に関する説明において注記したように、その接続関係を次のように変更しても動作は基本的に同じである。すなわち、第１乃至第４の前処理フリップフロップＦＦ１ａ〜ＦＦ１ｄのデータ出力端子（Ｑ）を、夫々、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄのデータ入力端子（Ｄ）に接続する。この場合、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄは、夫々、前述の第１乃至第４の中間Ｃ／Ａ信号（ＣＡ´−ａ，ＣＡ´−ｂ，ＣＡ´−ｃ，ＣＡ´−ｄ）の反転信号をラッチすることとなるので、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄのデータ出力端子（Ｑ）から出力される信号もまた、前述の第５乃至第８の中間Ｃ／Ａ信号を反転したものとなる。その代わり、第１乃至第４の後処理フリップフロップＦＦ２ａ〜ＦＦ２ｄのデータ反転出力端子（Ｑ＿ｂ）から出力される信号は、前述の第５乃至第８の中間Ｃ／Ａ信号と同じ信号となることから、それらをセレクタ４１２に入力する。このような接続関係の変更は、本発明の実施の形態による動作を本質的には何ら変更するものではなく、従って、本発明の概念下に含まれる。また、本発明の概念を逸脱しない限り、上述した第４の実施の形態におけるＤ−ＦＦに代えて、他のフリップフロップを採用することとしても良い。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、レジスタにおいてラッチ対象となるＣ／Ａ信号を一旦外部クロック信号にてラッチした後、そのラッチ出力を内部クロック信号で更にラッチする構成を採用することとしたため、動作周波数が一定である限り搭載デバイス数によらず、レジスタ内部におけるラッチ動作に関し、十分なセットアップタイム及びホールドタイムを確保することができる。
【００６５】
更に、本発明によれば、レジスタ内部においてＣ／Ａ信号を一時的にｎ２倍の周期を有するように伸長し、その伸長されたデータを内部クロック信号でラッチすることとしたことから、周波数の高低によらず且つデバイス搭載数によらず、レジスタ内部におけるラッチ動作に関し、十分なセットアップタイム及びホールドタイムを確保することができる。
【００６６】
上述した効果は、特に、動作周波数範囲が２００ＭＨｚ以上であるときに顕著となる。
【００６７】
また、レジスタ内部においてＣ／Ａ信号を一時的に２倍の周期を有するように伸長した場合にあっては、比較的簡易な構成にて、上記効果を達成できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるメモリモジュールの動作環境を示す概略図である。
【図２】本発明の第１の実施の形態によるレジスタの概略構成を示す図である。
【図３】図２に示されるレジスタの動作を示すタイミングダイアグラムである。
【図４】本発明の第２の実施の形態によるレジスタの概略構成を示す図である。
【図５】図４に示されるレジスタの動作を示すタイミングダイアグラムである。
【図６】本発明の第３の実施の形態によるレジスタの概略構成を示す図である。
【図７】本発明の第４の実施の形態によるレジスタの概略構成を示す図である。
【図８】図７に示されるレジスタの動作を示すタイミングダイアグラムである。
【符号の説明】
１０            クロックジェネレータ
２０            チップセット
３０            メモリモジュール
４０，４０ａ    レジスタ
４０ｂ，４０ｃ  レジスタ
５０            ディレイレプリカ
６０            ＤＲＡＭデバイス
１００          ＷＣＬＫバス（ＷＣＬＫｄ及びＷＣＬＫｄ＿ｂ）
１１０          ＷＣＬＫバス（ＷＣＬＫ及びＷＣＬＫ＿ｂ）
１２０          外部Ｃ／Ａバス
１３０          内部Ｃ／Ａバス
１５０          終端抵抗
４０１          入力回路
４０２          ＤＬＬ回路
４０３          １／２分周器
４０４          付加的なＤＬＬ回路
４０５          入力回路
４０６          セレクタ
４０７          付加的な１／２分周器
４０８          プリドライバ
４０９          出力インバータ
４１０          スイッチ
４１１          スイッチ
４１２          セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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