(57)【特許請求の範囲】
【請求項１】
同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタと相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタとを有する半導体装置であって、
第１のＭＩＳ型トランジスタは、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記半導体基板における前記第１のゲート電極の側方に位置する領域に形成された第１の不純物拡散領域とを備え、
前記第２のＭＩＳ型トランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
前記半導体基板における前記第２のゲート電極の側方に位置する領域に形成された第２の不純物拡散領域とを備え、
前記第１のゲート絶縁膜の直下に位置する第１のチャネル領域と前記第１の不純物拡散領域とはオフセットしていない一方で、前記第２のゲート絶縁膜の直下に位置する第２のチャネル領域と前記第２の不純物拡散領域とはオフセットしている構造を有しており、
前記半導体基板における前記第１の側壁絶縁膜下に位置する領域の上面は、前記第１のチャネル領域の上面と同一の高さ位置に存在しており、
前記半導体基板における前記第２の側壁絶縁膜下に位置する領域の上面は、前記第２のチャネル領域の上面よりも低い位置に存在しており、
前記第１の不純物拡散領域及び前記第２の不純物拡散領域はエクステンション拡散領域であり、
前記第１の不純物拡散領域の上面は、前記第１のチャネル領域の上面と同一の高さ位置に存在しており、
前記第２の不純物拡散領域の上面は、前記第２のチャネル領域の上面よりも低い位置に存在していることを特徴とする請求項１に記載の半導体装置。
【請求項２】
前記第２のチャネル領域の上面と前記第２の不純物拡散領域とは、前記第２のゲート電極の端部下において鉛直方向にオフセットしていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板における前記第２のゲート電極の側方に位置する部分の上面位置と前記第２のゲート絶縁膜の下面位置との差分だけオフセットしていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の不純物拡散領域の濃度は、前記第１の不純物拡散領域の濃度よりも低いことを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、具体的には、複数の電源電圧に対応して異なる構造を有するＭＩＳ(Metal Insulator Semiconductor)トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
周知の通り、大規模集積回路に用いられるＭＩＳトランジスタのゲート長は０．１μｍを既に切っており、更なる微細化に向けた開発が進展している。一般的に、半導体チップには複数の電源電圧が供給されているが、低い電源電圧にて駆動する演算処理を司るコアトランジスタと、他のチップとのデータのやり取り又はアナログデータの取り扱いを行なうために高い電源電圧で駆動するＩ／Ｏトランジスタとによって半導体チップは構成されている。チップ内に占めるトランジスタの規模はコアトランジスタが圧倒的に大きく、また、チップの演算処理速度はコアトランジスタの性能によって決定されるので、コアトランジスタの寸法又は性能が注目されることが多い。（以上、例えば特許文献１〜４参照）
【特許文献１】特開平６−２０４４７２
【特許文献２】特開２００２−１１８２５５
【特許文献３】特開２００４−３９６９４
【特許文献４】特開２００４−５３３７２８
【発明の開示】
【発明が解決しようとする課題】
【０００３】
コアトランジスタについては、スケーリング則に沿って微細化が大きく進展している一方で、Ｉ／Ｏトランジスタについては、コンタクト径又はコンタクト−ゲート間隔の微細化がなされているに過ぎない。このため、コアトランジスタとＩ／Ｏトランジスタとの寸法格差は年々拡がりつつある。
【０００４】
図６は、半導体プロセスの世代（横軸）とコアトランジスタ及びＩ／Ｏトランジスタの回路面積（Arb.Unit）との関係（縦軸左側）、並びに半導体プロセスの世代（横軸）とＩ／Ｏトランジスタの回路占有率（％）との関係（縦軸右側）を示してる。
【０００５】
図６から明らかなように、０．１８μｍ世代では、チップ全体に占めるＩ／Ｏトランジスタによって構成される回路面積の割合は１０％に満たなかったが、コアトランジスタによって構成される回路面積が急激に縮小してきた結果、６５ｎｍ世代では、チップ全体に占めるＩ／Ｏトランジスタによって構成される回路面積の割合が、チップによっては３０％を超える状況が発生しつつある。チップ全体に占めるコアトランジスタによって構成される回路面積の割合の変化がこの傾向で進展した場合には、４５ｎｍ世代では、チップ全体に占めるＩ／Ｏトランジスタによって構成される回路面積が、チップ全体に占めるコアトランジスタによって構成される回路面積と拮抗する。このようになると、チップ全体の縮小率が鈍化して、スケーリングの効果が半減してしまう。
【０００６】
前記に鑑み、本発明の目的は、同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタと、相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタとを有する半導体装置において、第２のＭＩＳ型トランジスタにおけるチャネル領域に印加される電圧を大幅に低減させて過度なＯＮ電流を抑制しながら、Ｉ／Ｏトランジスタのゲート長の縮小が可能な構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本発明の第１の側面に係る半導体装置は、同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタと相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタとを有する半導体装置であって、第１のＭＩＳ型トランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、半導体基板における第１のゲート電極の側方に位置する領域に形成された第１の不純物拡散領域とを備え、第２のＭＩＳ型トランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された第２の側壁絶縁膜と、半導体基板における第２のゲート電極の側方に位置する領域に形成された第２の不純物拡散領域とを備え、第１のゲート絶縁膜の直下に位置する第１のチャネル領域と第１の不純物拡散領域とはオフセットしていない一方で、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とはオフセットしている構造を有している。
【０００８】
本発明の第１の側面に係る半導体装置によると、同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタ（例えば演算処理を司るコアトランジスタ）と相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタ（例えばＩ／Ｏトランジスタ）とを有する半導体装置において、第１のゲート絶縁膜の直下に位置する第１のチャネル領域と第１の不純物拡散領域とはオフセットしていない一方で、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とはオフセットしている構造を有している。これにより、ＯＮ時において第２のゲート絶縁膜の直下に発生する空乏層が第２の不純物拡散領域まで伸びるまではＯＦＦ状態となり、また、第２のＭＩＳ型トランジスタのソース・ドレイン間には大きな寄生抵抗が発生する。したがって、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタに対しては、ソース・ドレイン間に発生する寄生抵抗を抑制しながら、相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタに対しては、ソース・ドレイン間に大きな寄生抵抗を意図的に発生させて、チャネル領域に印加される電圧を電源電圧よりも大幅に低下させることが可能となる。その結果、第２のＭＩＳ型トランジスタの信頼性に悪影響を与える過度なＯＮ電流を抑制しながらゲート長の縮小が可能となって、チップ面積を縮小させることができる。また、第２のＭＩＳ型トランジスタにおける第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とがオフセットしているので、第２のＭＩＳ型トランジスタのソース・ドレイン間に発生するオフリークを抑制することができる。
【０００９】
本発明の第１の側面に係る半導体装置において、第１の不純物拡散領域及び第２の不純物拡散領域はソース・ドレイン拡散領域であり、半導体基板における第１の側壁絶縁膜下にはエクステンション拡散領域が形成されており、半導体基板における第２の側壁絶縁膜下にはエクステンション拡散領域が形成されていない構造を有している第１の形態を有することが好ましい。
【００１０】
このように、第２の側壁絶縁膜下にはエクステンション拡散領域が形成されていないので、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とがオフセットしている構造が実現される。
【００１１】
本発明の第１の側面に係る半導体装置において、第２のチャネル領域と第２の不純物拡散領域とは、第２の側壁絶縁膜の下面において水平方向にオフセットしている。
【００１２】
このように、第２のチャネル領域と第２の不純物拡散領域とのオフセットとしては、第２の側壁絶縁膜の下面において水平方向にオフセットしている構造が実現可能であり、この場合におけるオフセット量は、第２の側壁絶縁膜の下面の幅分となる。
【００１３】
特に、上記第１の形態の場合において、半導体基板における第１の側壁絶縁膜下に位置する領域の上面は、第１のチャネル領域の上面と同一の高さ位置に存在しており、半導体基板における前記第２の側壁絶縁膜下に位置する領域の上面は、前記第２のチャネル領域の上面よりも低い位置に存在していることが好ましい。
【００１４】
このようにすると、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とが、第２の側壁絶縁膜下にエクステンション拡散層が形成されていないことによるオフセットに加えて、さらに大きくオフセットしている構造が実現され、上述の効果がより向上する。
【００１５】
この場合におけるオフセット量は、半導体基板における第２のゲート電極の側方に位置する部分の上面位置と第２のゲート絶縁膜の下面位置との差分と第２の側壁絶縁膜の下面の幅分とを合わせた分となる。
【００１６】
本発明の第１の側面に係る半導体装置において、第１の不純物拡散領域及び第２の不純物拡散領域はエクステンション拡散領域であり、第１の不純物拡散領域の上面は、第１のチャネル領域の上面と同一の高さ位置に存在しており、第２の不純物拡散領域の上面は、第２のチャネル領域の上面よりも低い位置に存在している第２の形態を有することが好ましい。
【００１７】
このように、第２の不純物拡散領域の上面は、第２のチャネル領域の上面よりも低い位置に存在しているので、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２の不純物拡散領域とがオフセットしている構造が実現される。
【００１８】
本発明の第１の側面に係る半導体装置において、又は、特に、上記第２の形態において、第２のチャネル領域の上面と第２の不純物拡散領域とは、第２のゲート電極の端部下において鉛直方向にオフセットしていることが好ましい。
【００１９】
第２のチャネル領域と第２の不純物拡散領域とのオフセットとしては、第２のゲート電極の端部下において鉛直方向にオフセットしている構造が実現可能であり、この場合のオフセット量は、半導体基板における第２のゲート電極の側方に位置する部分の上面位置と第２のゲート絶縁膜の下面位置との差分となる。
【００２０】
本発明の第１の側面に係る半導体装置において、又は、特に、上記第１及び第２の形態において、第２の不純物拡散領域の濃度は、第１の不純物拡散領域の濃度よりも低いことが好ましい。
【００２１】
このようにすると、第２の不純物拡散領域は緩やかな濃度勾配を持つので、第２の不純物拡散領域に対する電界集中を避けることができる。その結果、第２のＭＩＳ型トランジスタにおけるソース・ドレイン間の耐圧を向上させることができる。
【００２２】
本発明の第２の側面に係る半導体装置は、同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタと相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタとを有する半導体装置であって、第１のＭＩＳ型トランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、第１のゲート電極の側面に形成された第１の側壁絶縁膜と、半導体基板における第１のゲート電極の側方に位置する領域に形成された第１の不純物拡散領域とを備え、第２のＭＩＳ型トランジスタは、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極と、第２のゲート電極の側面に形成された第２の側壁絶縁膜と、半導体基板における第２のゲート電極の側方に位置する領域に形成された第２の不純物拡散領域とを備え、第１の不純物拡散領域における寄生抵抗が０．５ｋΩ以下であり、第２の不純物拡散領域における寄生抵抗が２ｋΩ以上である。
【００２３】
本発明の第２の側面に係る半導体装置によると、同一の半導体基板上に、相対的に低い電源電圧で駆動する第１のＭＩＳ型トランジスタ（例えば演算処理を司るコアトランジスタ）と相対的に高い電源電圧で駆動する第２のＭＩＳ型トランジスタ（例えばＩ／Ｏトランジスタ）とを有する半導体装置において、第１のＭＩＳ型トランジスタに発生する寄生抵抗を０．５ｋΩ以下に抑えて演算処理速度を確保しながら、第２のＭＩＳ型トランジスタには２ｋΩ以上の大きな寄生抵抗を意図的に発生させて、チャネル領域に印加される電圧を電源電圧よりも大幅に低下させることが可能となる。その結果、第２のＭＩＳ型トランジスタの信頼性に悪影響を与える過度なＯＮ電流を抑制しながらゲート長の縮小が可能となって、チップ面積を縮小させることができる。
【００２４】
本発明の第１の側面に係る半導体装置の製造方法は、半導体基板を、相対的に低い電源電圧で駆動するＭＩＳ型トランジスタを形成する第１のＭＩＳ型トランジスタ形成領域と相対的に低い電源電圧で駆動するＭＩＳ型トランジスタを形成する第２のＭＩＳ型トランジスタ形成領域とに区画する工程（ａ）と、第１のＭＩＳ型トランジスタ形成領域上に第１の絶縁膜を介して第１のゲート電極を形成すると共に、第２のＭＩＳ型トランジスタ形成領域上に第２の絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極をマスクとしたイオン注入を行なうことにより、第１のＭＩＳ型トランジスタ形成領域における第１のゲート電極の側方に位置する領域に第１のエクステンション拡散領域を形成する工程（ｃ）と、工程（ｃ）よりも後に、第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程（ｄ）と、第１のＭＩＳ型トランジスタ形成領域における第１の側壁絶縁膜の外側に位置する領域に、第１のエクステンション拡散領域に隣接する第１のソース・ドレイン拡散領域を形成すると共に、第２のＭＩＳ型トランジスタ形成領域における第２の側壁絶縁膜の外側に位置する領域に、第２のソース・ドレイン拡散領域を形成する工程（ｅ）とを備え、第１のＭＩＳ型トランジスタは、第１のゲート絶縁膜の直下に位置する第１のチャネル領域と前記第１のソース・ドレイン拡散領域とがオフセットしていない構造を有する一方で、第２のＭＩＳ型トランジスタは、第２のゲート絶縁膜の直下に位置する第２のチャネル領域と第２のソース・ドレイン拡散領域とがオフセットしている構造を有している。
【００２５】
本発明の第１の側面に係る半導体装置の製造方法によると、第２のＭＩＳ型トランジスタでは、第２のＭＩＳ型トランジスタにおける第２のゲート絶縁膜の直下に位置する第２チャネル領域と第２のエクステンション拡散領域とは重ならずオフセットしている構造を有する。これにより、本発明の第１の側面に係る半導体装置が奏する効果を得ることができる。
【００２６】
本発明の第１の側面に係る半導体装置の製造方法において、工程（ｂ）における第２のゲート電極を形成した後に、第２のゲート電極の側方に位置する領域にエクステンション拡散領域を形成する工程を介在させることなく、工程（ｄ）における第２の側壁絶縁膜を形成することが好ましい。
【００２７】
このようにすると、第２のＭＩＳ型トランジスタ形成領域における第２のゲート電極の側方に位置する領域にはエクステンション拡散領域が形成されないので、第２チャネル領域と第２のエクステンション拡散領域とがオフセットしている構造を実現できる。
【００２８】
本発明の第１の側面に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｄ）よりも前に、第２のＭＩＳ型トランジスタ形成領域における第２のゲート電極の側方に位置する領域を掘り下げる工程（ｆ）をさらに備えることが好ましい。
【００２９】
このようにすると、第２のチャネル領域と第２のエクステンション拡散領域とは重ならず、鉛直方向にオフセットする構造を実現できる。
【００３０】
本発明の第１の側面に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｄ）よりも前に、第２のＭＩＳ型トランジスタ形成領域における第２のゲート電極の側方に位置する領域を掘り下げる工程（ｆ）を備え、工程（ｆ）よりも後であって且つ工程（ｄ）よりも前に、第２のゲート電極をマスクとして不純物注入を行なうことにより、第２のＭＩＳ型トランジスタ形成領域における第２のゲート電極の側方に位置する領域に第２のエクステンション拡散領域を形成する工程（ｇ）をさらに備えることが好ましい。
【００３１】
このようにすると、第２のエクステンション拡散領域が形成される構造の場合に、第２のチャネル領域と第２のエクステンション拡散領域とは重ならず、鉛直方向にオフセットする構造を実現できる。
【００３２】
本発明の第２の側面に係る半導体装置の製造方法は、半導体基板を、相対的に低い電源電圧で駆動するＭＩＳ型トランジスタを形成する第１のＭＩＳ型トランジスタ形成領域と相対的に高い電源電圧で駆動するＭＩＳ型トランジスタを形成する第２のＭＩＳ型トランジスタ形成領域とに区画する工程（ａ）と、第１のＭＩＳ型トランジスタ形成領域上に第１の絶縁膜を介して第１のゲート電極を形成すると共に、第２のＭＩＳ型トランジスタ形成領域上に第２の絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極をマスクとして不純物注入を行なうことにより、第１のＭＩＳ型トランジスタ形成領域における第１のゲート電極の側方に位置する領域に第１のエクステンション拡散領域を形成する工程（ｃ）と、第２のゲート電極をマスクとして不純物注入を行なうことにより、第２のＭＩＳ型トランジスタ形成領域における第２のゲート電極の側方に位置する領域に第２のエクステンション拡散領域を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）よりも後に、第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程（ｅ）と、第１のＭＩＳ型トランジスタ形成領域における第１の側壁絶縁膜の外側に位置する領域に、第１のエクステンション拡散領域と隣接する第１のソース・ドレイン拡散領域を形成すると共に、第２のＭＩＳ型トランジスタ形成領域における第２の側壁絶縁膜の外側に位置する領域に、第２のエクステンション拡散領域と隣接する第２のソース・ドレイン拡散領域を形成する工程（ｇ）とを備え、工程（ｃ）における不純物注入は、第１のソース・ドレイン拡散領域に発生する寄生抵抗が０．５ｋΩ以下となるように行なわれるものであり、工程（ｄ）における不純物注入は、第２のソース・ドレイン拡散領域に発生する寄生抵抗が２ｋΩ以上となるように行なわれる。
【００３３】
本発明の第２の側面に係る半導体装置の製造方法によると、上述した本発明の第２の側面に係る半導体装置が奏する効果を得ることができる。
【発明の効果】
【００３４】
本発明の一側面に係る半導体装置及びその製造方法では、第１のＭＩＳ型トランジスタ（例えばコアトランジスタ）と第２のＭＩＳ型トランジスタ（例えばＩ／Ｏトランジスタ）とにおけるそれぞれのソース・ドレイン構造が作り分けられることにより、第２のＭＩＳ型トランジスタのみに対してチャネル領域に印加される電圧を大幅に低下させ信頼性に悪影響を与える過度なＯＮ電流を抑えながら、第２のＭＩＳ型トランジスタのゲート長の縮小を可能とし、チップ面積を縮小させることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００３６】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００３７】
図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、図１（ａ）〜（ｄ）において、紙面に向かって左側の領域をコアトランジスタが形成されるコアトランジスタ形成領域Ｒａとしていると共に、紙面に向かって右側の領域をＩ／Ｏトランジスタが形成されるＩ／Ｏトランジスタ形成領域Ｒｂとしている。
まず、図１（ａ）に示すように、半導体基板１００の上に、通常の素子分離形成方法によって、酸化膜よりなる素子分離１０１を形成した後、コアトランジスタ形成領域Ｒａにおいて、半導体基板１００の上に、例えば膜厚が２ｎｍのシリコン窒化酸化膜１０２ａ’を形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、例えば膜厚が８ｎｍのシリコン窒化酸化膜１０２ｂ’を形成する。続いて、シリコン窒化酸化膜１０２ａ’及びシリコン窒化酸化膜１０２ｂ’の上にポリシリコン膜１０３を形成する。
【００３８】
次に、図１（ｂ）に示すように、フォトリソグラフィー及びドライエッチング工程を用いてパターニングを行って、コアトランジスタ形成領域Ｒａでは、シリコン窒化酸化膜１０２ａ’よりなるゲート絶縁膜１０２ａとポリシリコン膜１０３よりなるゲート長が４５ｎｍのゲート電極１０３ａを形成すると共に、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、シリコン窒化酸化膜１０２ｂ’よりなるゲート絶縁膜１０２ｂとポリシリコン膜１０３よりなるゲート長が１２０ｎｍのゲート電極１０３ｂを形成する。続いて、コアトランジスタ形成領域Ｒａでは、ゲート電極１０３ａを注入マスクとして、半導体基板１００に不純物を注入することにより、ゲート電極１０３ａ及びゲート絶縁膜１０２ａの両側面の下側における領域にエクステンション拡散層１０４ａを形成する。ここで、注入条件としては、コアトランジスタ形成領域Ｒａにｎチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが４ＫｅＶであって且つ注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 である条件下でＡｓ+ を注入し、コアトランジスタ形成領域Ｒｂにｐチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが０．６ＫｅＶであって且つ注入ドーズ量が２．５×１０14ａｔｏｍ／ｃｍ2 である条件下でＢ+ を注入する。このとき、Ｉ／Ｏトランジスタ形成領域Ｒｂにはエクステンション拡散層は形成しない。
【００３９】
次に、図１（ｃ）に示すように、半導体基板１０１の全面上に例えばシリコン酸化膜を堆積し、ドライエッチングにより、ゲート絶縁膜１０２ａ及びゲート電極１０３ａの側面並びにゲート絶縁膜１０２ｂ及びゲート電極１０３ｂの側面に、幅が３０ｎｍのサイドウォール１０５ａ及び１０５ｂを形成する。続いて、コアトランジスタ形成領域Ｒａにおいて、ゲート電極１０３ａ及びサイドウォール１０５ａを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板１０１に選択的に不純物注入を行なう。続いて、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ａを形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、それぞれ、ゲート電極１０３ｂ及びサイドウォール１０５ｂを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板１０１に選択的に不純物注入を行なう。続いて、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ｂを形成する。
【００４０】
次に、図１（ｄ）に示すように、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、既知の方法を用いて、ゲート電極１０３ａ及び１０３ｂ、並びにソース・ドレイン拡散層１０６ａ及び１０６ｂの上に、ニッケルシリサイド層１０７ａ及び１０７ｂを形成する。続いて、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、半導体基板１００上の全面を覆うシリコン酸化膜よりなる第１の層間絶縁膜１０８を形成した後に、該第１の層間絶縁膜１０８を貫通し且つ下端がニッケルシリサイド層１０７ａ及び１０７ｂにそれぞれ到達するタングステンよりなるプラグ１０９ａ及び１０９ｂを形成する。続いて、第１の層間絶縁膜１０８、プラグ１０９ａ及び１０９ｂの上に、シリコン酸化膜よりなる第２の層間絶縁膜１１０を形成した後に、第２の層間絶縁膜１１０中に、プラグ１０９ａと接続する銅よりなる配線１１１ａ及びプラグ１０９ｂと接続する銅よりなる配線１１１ｂを形成する。以上のようにして、コアトランジスタ及びＩ／Ｏトランジスタが形成される。
【００４１】
図２（ａ）は、コアトランジスタ形成領域Ｒａにおいて形成されたコアトランジスタのチャネル抵抗とソース・ドレイン寄生抵抗とを模式的に示した図であり、図２（ｂ）は、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて形成されたＩ／Ｏトランジスタのチャネル抵抗のとソース・ドレイン寄生抵抗とを模式的に表したものである。
【００４２】
トランジスタのチャネル領域となる領域は、例えば図１（ｄ）に示すゲート絶縁膜１０２ａ及び１０２ｂの直下の領域となる。このため、ソース・ドレイン寄生抵抗が発生する領域は、コアトランジスタ形成領域Ｒａでは、エクステンション拡散層１０４ａが形成されている領域であり、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、サイドウォール１０５ｂの直下の領域である。
【００４３】
そして、図２（ａ）に示すように、コアトランジスタ形成領域Ｒａでは、本実施形態における製造方法によって形成されたトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ｐｓ＋ｐｄは約０．２ｋΩ／μｍである。したがって、この寄生抵抗の値は、ＯＮ時におけるチャネル抵抗ｃの約３ｋΩ／μｍに対して充分小さいので、コアトランジスタ形成領域Ｒａに形成されたトランジスタの演算処理速度は確保されていることが分かる。
【００４４】
これに対して、図２（ｂ）に示すように、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、本実施形態における製造方法によって形成されたトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤは約８ｋΩ／ｍ程度と大きな寄生抵抗となる。これは、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、エクステンション拡散層が形成されていないため、ゲート絶縁膜１０２ｂの直下に位置するチャネル領域とソース・ドレイン拡散層１０６ｂとの間隔が離れている構造（オフセットソース・ドレイン構造）であるため、ＯＮ時においてゲート絶縁膜１０２ｂの直下で発生する空乏層がソース・ドレイン拡散層１０６ｂまで伸びるまではＯＦＦ状態となり、ＯＮ時においてはサイドウォール１０５ｂの直下の領域が大きな寄生抵抗となるからである。
【００４５】
図３は、Ｉ／Ｏトランジスタ形成領域Ｒｂに形成されたＩ／Ｏトランジスタの電源電圧が３．３Ｖの場合における単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤと、ＯＮ電流が寄生抵抗の発生しない場合の値と同一となるまでゲート長を縮小した場合におけるＩ／Ｏトランジスタ形成領域Ｒｂに形成されるＩ／Ｏトランジスタのピッチ縮小率との関係を表している。
【００４６】
図３から明らかなように、１ｋΩ／μｍを超える単位ゲート幅当たりのソースドレイン寄生抵抗ＰＳ＋ＰＤを挿入することにより、Ｉ／Ｏトランジスタ形成領域Ｒｂに形成されるＩ／Ｏトランジスタのピッチを縮小できることが分かる。
【００４７】
本実施形態では、単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤを８ｋΩ／μｍに設定しており、通常のゲート長である３５０ｎｍを１２０ｎｍへ縮小することが可能となり、チップに占めるＩ／Ｏトランジスタによって構成される回路面積の割合を３５％削減することが可能となる。また、上述の通り、オフセットソース・ドレイン構造を採用しているので、Ｉ／Ｏトランジスタ形成領域Ｒｂに形成されたトランジスタのソース・ドレイン間に生じるオフリークを抑制することができる。
【００４８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００４９】
図４（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、図４（ａ）〜（ｄ）において、紙面に向かって左側の領域をコアトランジスタが形成されるコアトランジスタ形成領域Ｒａとしていると共に、紙面に向かって右側の領域をＩ／Ｏトランジスタが形成されるＩ／Ｏトランジスタ形成領域Ｒｂとしている。
【００５０】
まず、図４（ａ）に示すように、半導体基板１００の上に、通常の素子分離形成方法によって、酸化膜よりなる素子分離１０１を形成した後、コアトランジスタ形成領域Ｒａにおいて、半導体基板１００の上に、例えば膜厚が２ｎｍのシリコン窒化酸化膜１０２ａ’を形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、例えば膜厚が８ｎｍのシリコン窒化酸化膜１０２ｃ’を形成する。続いて、シリコン窒化酸化膜１０２ａ’及びシリコン窒化酸化膜１０２ｃ’の上にポリシリコン膜１０３を形成する。
【００５１】
次に、図４（ｂ）に示すように、続いて、フォトリソグラフィー及びドライエッチング工程を用いてパターニングを行って、コアトランジスタ形成領域Ｒａでは、シリコン窒化酸化膜１０２ａ’よりなるゲート絶縁膜１０２ａとポリシリコン膜１０３よりなるゲート長が４５ｎｍのゲート電極１０３ａを形成すると共に、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、シリコン窒化酸化膜１０２ｃ’よりなるゲート絶縁膜１０２ｃとポリシリコン膜１０３よりなるゲート長が１２０ｎｍのゲート電極１０３ｃを形成する。続いて、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、ドライエッチングにより、半導体基板１００を４０ｎｍ分だけ掘り下げてリセスＲ１を形成する。続いて、コアトランジスタ形成領域Ｒａにおいて、ゲート電極１０３ａを注入マスクとして、半導体基板１００に不純物を注入することにより、ゲート電極１０３ａの両側面の下側における領域にエクステンション拡散層１０４ａを形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、ゲート電極１０３ｃを注入マスクとして、半導体基板１００に不純物を注入することにより、ゲート電極１０３ｃ及びゲート絶縁膜１０２ｃの両側面の下側における領域にエクステンション拡散層１０４ｃを形成する。
【００５２】
ここで、注入条件としては特に限定されるものはなく、コアトランジスタ形成領域Ｒａにおけるエクステンション拡散層１０４ａとＩ／Ｏトランジスタ形成領域Ｒｂにおけるエクステンション拡散層１０４ｃとの間で、濃度差を設けるように不純物注入を行ってもよいし、濃度差が実質的にないように不純物注入を行ってもよいが、エクステンション拡散層１０４ｃの濃度をエクステンション拡散層１０４ａの濃度よりも低くなるようにすると、エクステンション拡散層１０４ｃは緩やかな濃度勾配を持つので、電界集中を避けることができ、その結果、Ｉ／Ｏトランジスタにおけるソース・ドレイン間の耐圧を向上させることができる。一方、エクステンション拡散層１０４ａ及び１０４ｃの濃度が実質的に等しくなるようにすると、エクステンション拡散層１０４ａ及び１０４ｃを同一のプロセスにて形成することが可能になる。
【００５３】
なお、注入条件の一例としては、コアトランジスタ形成領域Ｒａにｎチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが４ＫｅＶであって且つ注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 である条件下でＡｓ+ を注入し、コアトランジスタ形成領域Ｒｂにｐチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが０．６ＫｅＶであって且つ注入ドーズ量が２．５×１０14ａｔｏｍ／ｃｍ2 である条件下でＢ+ を注入する。一方、Ｉ／Ｏトランジスタ形成領域Ｒｂにｎチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが５ＫｅＶであって且つ注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 である条件下でＡｓ+ を注入し、コアトランジスタ形成領域Ｒｂにｐチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが０．８ＫｅＶであって且つ注入ドーズ量が３．５×１０14ａｔｏｍ／ｃｍ2 である条件下でＢ+ を注入する。
【００５４】
次に、図４（ｃ）に示すように、半導体基板１００の全面上に例えばシリコン酸化膜を堆積し、ドライエッチングにより、ゲート絶縁膜１０２ａ及びゲート電極１０３ａの側面並びにゲート絶縁膜１０２ｃ及びゲート電極１０３ｃの側面に、幅が３０ｎｍのサイドウォール１０５ａ及びサイドウォール１０５ｃを形成する。続いて、コアトランジスタ形成領域Ｒａにおいて、ゲート電極１０３ａ及びサイドウォール１０５ａを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板１０１に選択的に不純物注入を行なう。続いて、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ａを形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、それぞれ、ゲート電極１０３ｃ及びサイドウォール１０５ｃを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板１０１に選択的に不純物注入を行なう。続いて、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ｃを形成する。
【００５５】
次に、図４（ｄ）に示すように、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、既知の方法を用いて、ゲート電極１０３ａ及び１０３ｃ、並びにソース・ドレイン拡散層１０６ａ及び１０６ｃの上に、ニッケルシリサイド層１０７ａ及び１０７ｃを形成する。続いて、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、半導体基板１００上の全面を覆うシリコン酸化膜よりなる第１の層間絶縁膜１０８を形成した後に、該第１の層間絶縁膜１０８を貫通し且つ下端がニッケルシリサイド層１０７ａ及び１０７ｃにそれぞれ到達するタングステンよりなるプラグ１０９ａ及び１０９ｃを形成する。続いて、第１の層間絶縁膜１０８、プラグ１０９ａ及び１０９ｃの上に、シリコン酸化膜よりなる第２の層間絶縁膜１１０を形成した後に、第２の層間絶縁膜１１０中に、プラグ１０９ａと接続する銅よりなる配線１１１ａ及びプラグ１０９ｃと接続する銅よりなる配線１１１ｃを形成する。以上のようにして、コアトランジスタ及びＩ／Ｏトランジスタが形成される。
【００５６】
ここで、コアトランジスタ形成領域Ｒａにおいて形成されたコアトランジスタのチャネル抵抗ｃとソース・ドレイン寄生抵抗ｐｓ＋ｐｄは、第１の実施形態と同様に、図２（ａ）に示すように模式的に表され、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて形成されたＩ／Ｏトランジスタのチャネル抵抗のチャネル抵抗Ｃとソース・ドレイン寄生抵抗ＰＳ＋ＰＤについても同様に、図２（ｂ）に示すように模式的に表される。また、コアトランジスタのチャネル領域となる領域は、例えば図４（ｄ）に示すゲート絶縁膜１０２ａ及び１０２ｂの直下の領域であり、また、ソース・ドレイン寄生抵抗が発生する領域は、コアトランジスタ形成領域Ｒａでは、エクステンション拡散層１０４ａであり、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、サイドウォール１０５ｃの側面上に位置する半導体基板１００の領域（ゲート絶縁膜１０２ｃの端部下に位置するエクステンション拡散層１０４ｃとの間の領域）である。
【００５７】
そして、コアトランジスタ形成領域Ｒａでは、本実施形態における製造方法によって形成されたコアトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ｐｓ＋ｐｄは約０．２ｋΩ/μｍである。したがって、この寄生抵抗の値は、ＯＮ時におけるチャネル抵抗ｃの約３ｋΩ/μｍに対して充分小さいので、コアトランジスタ形成領域Ｒａに形成されたトランジスタの演算処理速度は確保されていることが分かる。
【００５８】
これに対して、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、本実施形態における製造方法によって形成されたＩ／Ｏトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤは約８ｋΩ/μｍ程度と大きな寄生抵抗となる。これは、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、リセスＲ１が形成されているため、ゲート絶縁膜１０２ｂの端部直下に位置するチャネル領域とエクステンション拡散層１０４ｃの端部との間隔が離れている構造であるため、ＯＮ時においてゲート絶縁膜１０２ｂの直下で発生する空乏層がソース・ドレイン拡散層１０６ｂまで伸びるまではＯＦＦ状態となり、ＯＮ時においてはエクステンション拡散層１０４ｃが大きな寄生抵抗となるからである。
【００５９】
したがって、前述した図３から明らかなように、単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤが８ｋΩ／μｍ程度であるので、通常のゲート長である３５０ｎｍを１２０ｎｍへ縮小することが可能となり、チップに占めるＩ／Ｏトランジスタによって構成される回路面積の割合を３５％削減することが可能となる。また、上述の通り、ゲート絶縁膜１０２ｂの直下に位置するチャネル領域とエクステンション拡散層１０４ｃとの間隔が離れている構造であるため、Ｉ／Ｏトランジスタ形成領域Ｒｂに形成されたＩ／Ｏトランジスタのソース・ドレイン間に生じるオフリークを抑制することができる。
【００６０】
なお、本実施形態では、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、エクステンション拡散層１０４ｃを形成する場合について説明したが、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、リセスＲ１の形成後に、第１の実施形態においてエクステンション拡散層１０４ｃを形成しない構成を採用すればより効果的である。
【００６１】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
【００６２】
図５（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。なお、図５（ａ）〜（ｄ）において、紙面に向かって左側の領域をコアトランジスタが形成されるコアトランジスタ形成領域Ｒａとしていると共に、紙面に向かって右側の領域をＩ／Ｏトランジスタが形成されるＩ／Ｏトランジスタ形成領域Ｒｂとしている。
【００６３】
まず、図５（ａ）に示すように、半導体基板１００の上に、通常の素子分離形成方法によって、酸化膜よりなる素子分離１０１を形成した後、コアトランジスタ形成領域Ｒａにおいて、半導体基板１００の上に、例えば膜厚が２ｎｍのシリコン窒化酸化膜１０２ａ’を形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、例えば膜厚が８ｎｍのシリコン窒化酸化膜１０２ｄ’を形成する。続いて、シリコン窒化酸化膜１０２ａ’及びシリコン窒化酸化膜１０２ｄ’の上にポリシリコン膜１０３を形成する。
【００６４】
次に、図５（ｂ）に示すように、続いて、フォトリソグラフィー及びドライエッチング工程を用いてパターニングを行って、コアトランジスタ形成領域Ｒａでは、シリコン窒化酸化膜１０２ａ’よりなるゲート絶縁膜１０２ａとポリシリコン膜１０３よりなるゲート長が４５ｎｍのゲート電極１０３ａを形成すると共に、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、シリコン窒化酸化膜１０２ｄ’よりなるゲート絶縁膜１０２ｄとポリシリコン膜１０３よりなるゲート長が１８０ｎｍのゲート電極１０３ｄを形成する。
【００６５】
続いて、コアトランジスタ形成領域Ｒａにおいて、ゲート電極１０３ａを注入マスクとして、半導体基板１００に不純物を注入することにより、ゲート電極１０３ａ及びゲート絶縁膜１０２ａの両側面の下側における領域には、シート抵抗が３ｋΩ/□以下であるエクステンション拡散層１０４ａを形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、ゲート電極１０３ｄ及び１０３ｄを注入マスクとして、半導体基板１００に不純物を注入することにより、ゲート電極１０３ｄ及びゲート絶縁膜１０２ｄの両側面の下側における領域には、シート抵抗が１２ｋΩ/□以上であるエクステンション拡散層１０４ｄを形成する。
【００６６】
ここで、注入条件としては、コアトランジスタ形成領域Ｒａにｎチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが４ＫｅＶであって且つ注入ドーズ量が１×１０15ａｔｏｍ／ｃｍ2 である条件下でＡｓ+ を注入し、コアトランジスタ形成領域Ｒｂにｐチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが０．６ＫｅＶであって且つ注入ドーズ量が２．５×１０14ａｔｏｍ／ｃｍ2 である条件下でＢ+ を注入する。一方、Ｉ／Ｏトランジスタ形成領域Ｒｂにｎチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが５ＫｅＶであって且つ注入ドーズ量が１×１０14ａｔｏｍ／ｃｍ2 である条件下でＡｓ+ を注入し、コアトランジスタ形成領域Ｒｂにｐチャネル型ＭＩＳトランジスタを形成する場合には、注入エネルギーが０．８ＫｅＶであって且つ注入ドーズ量が３×１０13ａｔｏｍ／ｃｍ2 である条件下でＢ+ を注入する。
【００６７】
次に、図５（ｃ）に示すように、半導体基板１００の全面上に例えばシリコン酸化膜を堆積し、ドライエッチングにより、ゲート絶縁膜１０２ａ及びゲート電極１０３ａの側面並びにゲート絶縁膜１０２ｄ及びゲート電極１０３ｄの側面に、幅が３０ｎｍのサイドウォール１０５ａ及びサイドウォール１０５ｄを形成する。続いて、コアトランジスタ形成領域Ｒａにおいて、ゲート電極１０３ａ及びサイドウォール１０５ａを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板に選択的に不純物注入を行なう。その後、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ａを形成する。また一方で、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて、ゲート電極１０３ｄ及びサイドウォール１０５ｄを注入マスクとして、不純物としてＡｓ+（ｎチャネル型ＭＩＳトランジスタ）又はＢ+（ｐチャネル型ＭＩＳトランジスタ）を用いて、半導体基板に選択的に不純物注入を行なう。その後、熱処理を行って不純物を活性化することにより、ソース・ドレイン拡散層１０６ｄを形成する。
【００６８】
次に、図５（ｄ）に示すように、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、既知の方法を用いて、ゲート電極１０３ａ及び１０３ｄ、並びにソース・ドレイン拡散層１０６ａ及び１０６ｄの上に、ニッケルシリサイド層１０７ａ及び１０７ｄを形成する。続いて、コアトランジスタ形成領域Ｒａ及びＩ／Ｏトランジスタ形成領域Ｒｂにおいて、半導体基板１００上の全面を覆うシリコン酸化膜よりなる第１の層間絶縁膜１０８を形成した後に、該第１の層間絶縁膜１０８を貫通し且つ下端がニッケルシリサイド層１０７ａ及び１０７ｄにそれぞれ到達するタングステンよりなるプラグ１０９ａ及び１０９ｄを形成する。続いて、第１の層間絶縁膜１０８、プラグ１０９ａ及び１０９ｄの上に、シリコン酸化膜よりなる第２の層間絶縁膜１１０を形成した後に、第２の層間絶縁膜１１０中に、プラグ１０９ａと接続する銅よりなる配線１１１ａ及びプラグ１０９ｄと接続する銅よりなる配線１１１ｄを形成する。以上のようにして、コアトランジスタ及びＩ／Ｏトランジスタが形成される。
【００６９】
ここで、コアトランジスタ形成領域Ｒａにおいて形成されたコアトランジスタのチャネル抵抗ｃとソース・ドレイン寄生抵抗ｐｓ＋ｐｄは、第１の実施形態と同様に、前述した図２（ａ）に示すように模式的に表され、Ｉ／Ｏトランジスタ形成領域Ｒｂにおいて形成されたＩ／Ｏトランジスタのチャネル抵抗のチャネル抵抗Ｃとソース・ドレイン寄生抵抗ＰＳ＋ＰＤについても同様に、前述した図２（ｂ）に示すように模式的に表される。また、コアトランジスタ及びＩ／Ｏトランジスタのチャネル領域となる領域は、例えば図５（ｄ）に示すゲート絶縁膜１０２ａ及び１０２ｄの直下の領域となるため、ソース・ドレイン寄生抵抗が発生する領域は、エクステンション拡散層１０４ａ及び１０４ｄである。
【００７０】
そして、コアトランジスタ形成領域Ｒａでは、本実施形態における製造方法によって形成されたコアトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ｐｓ＋ｐｄは約０．２ｋΩ/μｍである。したがって、この寄生抵抗の値は、ＯＮ時におけるチャネル抵抗ｃの約３ｋΩ/μｍに対して充分小さいので、コアトランジスタ形成領域Ｒａに形成されたコアトランジスタの演算処理速度は確保されていることが分かる。
【００７１】
これに対して、Ｉ／Ｏトランジスタ形成領域Ｒｂでは、本実施形態における製造方法によって形成されたＩ／Ｏトランジスタに発生する単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤは約５ｋΩ/μｍとＯＮ時におけるチャネル抵抗Ｃの約６ｋΩ/μｍとほぼ等しく、ＯＮ時においてチャネル領域に印加される電圧は電源電圧のほぼ半分となる。したがって、信頼性に悪影響を与える過度なＯＮ電流を抑制しながら、Ｉ／Ｏトランジスタ形成領域ＲｂにおけるＩ／Ｏトランジスタのゲート長の縮小が可能になる。
【００７２】
したがって、前述した図３から明らかなように、単位ゲート幅当たりのソース・ドレイン寄生抵抗ＰＳ＋ＰＤが約５ｋΩ／μｍであるので、通常のゲート長である３５０ｎｍを１８０ｎｍへ縮小することが可能となり、チップに占めるＩ／Ｏトランジスタによって構成される回路面積の割合を２５％削減することが可能となる。
【００７３】
なお、以上の各実施形態では、ゲート電極（１０２ａ〜１０２ｄ）の側面に形成される側壁絶縁膜として、サイドウォール（１０５ａ〜１０５ｄ）を形成した場合について説明したが、これに限定されるものではなく、側壁絶縁膜として、サイドウォールとゲート電極との間に、断面形状Ｉ字状のオフセットスペーサを介した断面形状Ｌ字状の絶縁膜を介在させる構造であっても、本発明は同様に実施可能である。
【産業上の利用可能性】
【００７４】
本発明は、同一半導体基板上に、コアトランジスタとＩ／Ｏトランジスタとを備えた半導体装置及びその製造方法にとって有用である。
【図面の簡単な説明】
【００７５】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を各工程順に示す断面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係るコアトランジスタ形成領域及びＩ／Ｏトランジスタ形成領域のそれぞれにおけるトランジスタのチャネル抵抗とソース・ドレイン寄生抵抗との関係を表す模式図である。
【図３】本発明の第１の実施形態に係るＩ／Ｏトランジスタ形成領域におけるトランジスタの寄生抵抗とピッチ縮小率との関係を表す特性図である。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を各工程順に示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を各工程順に示す断面図である。
【図６】チップに占めるコアトランジスタの回路面積、チップに占めるＩ／Ｏトランジスタの回路面積と、チップに占めるＩ／Ｏトランジスタの回路面積の占有率と、半導体プロセスの世代推移との関係図である。
【符号の説明】
【００７６】
１００  半導体基板
１０１  素子分離
１０２ａ’、１０２ｂ’、１０２ｃ’、１０２ｄ’  シリコン窒化酸化膜
１０３  ポリシリコン膜
１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ  ゲート絶縁膜
１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ  ゲート電極
１０４ａ、１０４ｃ、１０４ｄ  エクステンション拡散層
１０５ａ、１０５ｂ、１０５ｃ、１０５ｄ  サイドウォール
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ  ソース・ドレイン拡散層
１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ  ニッケルシリサイド層
１０８  第１の層間絶縁膜
１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ  プラグ
１１０  第２の層間絶縁膜
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ  配線
Ｒａ  コアトランジスタ形成領域
Ｒｂ  Ｉ／Ｏトランジスタ形成領域
ｐｄ  コアトランジスタにおける単位ゲート当たりのドレイン寄生抵抗
ｐｓ  コアトランジスタにおける単位ゲート当たりのソース寄生抵抗
ｃ  コアトランジスタにおける単位ゲート当たりのチャネル抵抗
ＰＤ  Ｉ／Ｏトランジスタにおける単位ゲート当たりのドレイン寄生抵抗
ＰＳ  Ｉ／Ｏトランジスタにおける単位ゲート当たりのソース寄生抵抗
Ｃ  Ｉ／Ｏトランジスタにおける単位ゲート当たりのチャネル抵抗
【図１】
0004842609.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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