(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、
前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタと、
前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、
前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われ、上下が非対称の形状である第１の空洞部と、
前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に形成され、上部が前記層間絶縁膜に覆われた第２の空洞部と、
前記選択トランジスタの側壁部に形成され、上部が前記層間絶縁膜に覆われた第３の空洞部と、
を備える半導体記憶装置。
【請求項２】
前記第３の空洞部の側部に酸化膜を介して形成され、上部が前記層間絶縁膜に覆われた第４の空洞部を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板上に形成された周辺トランジスタをさらに備え、前記周辺トランジスタのゲート電極の側壁部には上部が前記層間絶縁膜に覆われた第５の空洞部を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、
前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜を形成する工程と、
前記ワードライン間を埋め込むように前記第１の酸化膜上に窒化膜を形成する工程と、
互いに隣接する前記選択トランジスタの間の前記半導体基板表面と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面が露出するように前記窒化膜及び前記第１の酸化膜を除去して、前記選択トランジスタの側壁部、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に、前記第１の酸化膜及び前記窒化膜からなる側壁膜を形成する工程と、
前記選択トランジスタ間と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間とを埋め込むように第２の酸化膜を形成する工程と、
前記制御ゲート電極上面及び前記窒化膜からなる側壁膜の上部が露出するように前記第２の酸化膜を除去する工程と、
前記ワードライン間の前記窒化膜及び前記側壁膜に含まれる前記窒化膜を除去する工程と、
前記窒化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、
を備える半導体記憶装置の製造方法。
【請求項５】
半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、
前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜を形成する工程と、
前記ワードライン間、互いに隣接する前記選択トランジスタの間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面部に第１の拡散層を形成する工程と、
前記ワードライン間を埋め込むように前記第１の酸化膜上に窒化膜を形成する工程と、
前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間を埋め込むように前記窒化膜上に第２の酸化膜を形成する工程と、
前記選択トランジスタ間の前記窒化膜上面が露出するように前記第２の酸化膜を除去して、前記選択トランジスタ間の前記選択トランジスタ側壁部に前記第２の酸化膜、前記窒化膜、及び前記第１の酸化膜からなる側壁膜を形成する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間の前記半導体基板表面部に第２の拡散層を形成する工程と、
前記選択トランジスタ間を埋め込むように第３の酸化膜を形成する工程と、
前記制御ゲート電極上面が露出するように前記第３の酸化膜、前記前記第２の酸化膜、前記窒化膜、及び前記第１の酸化膜を除去する工程と、
前記ワードライン間の前記窒化膜、前記選択トランジスタの側壁部の前記窒化膜、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部の前記窒化膜を除去する工程と、
前記窒化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、
を備える半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置では、ワードライン間は酸化膜又は窒化膜により埋め込まれていた。しかし、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間や浮遊ゲート−拡散層間に発生する寄生容量により書き込み速度が低下する、いわゆるＹｕｐｉｎ／Ｅｎｄａ効果が問題になっている。
【０００３】
このような問題を解決するため、ワードライン及びワードライン間に埋め込み性の悪い酸化膜を堆積し、隣接する浮遊ゲート電極間にエアギャップ（空洞）を設けることで寄生容量を低減する手法が提案されている（例えば特許文献１、２参照）。
【０００４】
ところで、選択ゲートトランジスタとそれに隣接するワードライン（以下、端部ＷＬと称する）との間隔は、以下の２つの理由により、ワードライン間の間隔よりも大きくとることが求められている。第１の理由は、選択ゲートと端部ＷＬとの間の基板表面部に形成される拡散層領域と選択ゲート端部（側面）との間にオフセット間隔を設け、選択ゲートのゲート電圧が負になった時に前記拡散層領域からの空乏層の伸びに伴って生じるゲートとドレイン間を流れるＧＩＤＬ（Gate Inducted Drain Leakage）による選択ゲートのカットオフ異常を防止するためである。
【０００５】
第２の理由は、メモリセルアレイを形成するため、ダブル・パターニングを実行する際にメモリセルアレイ部を開口し選択ゲート領域を覆うレジストの合わせ余裕を確保するためである。ダブル・パターニングとは、回路パターンを互い違いに描いた２つのマスクを用意し、この２つのマスクを使って１つのウェーハに２回の露光を行い、互い違いに回路を重ねることで２倍の微細度回路パターン描画を実現する手法や、パターニングされたダミーのパターンの側壁に形成した側壁膜を使用して下層に微細パターンを実現する手法である。
【０００６】
このように選択ゲートトランジスタと端部ＷＬとの間隔を大きくとった半導体記憶装置に、上記のような従来のエアギャップ形成手法を適用した場合、選択ゲートトランジスタと端部ＷＬとの間にエアギャップを形成することができない。
【０００７】
そのため、端部ＷＬと拡散層との間に発生する寄生容量（寄生フリンジ容量）を低減することができず、端部ＷＬの書き込み速度を改善することができないという問題を有していた。
【特許文献１】米国特許出願公開第２００６／０００１０７３号明細書
【特許文献２】米国特許出願公開第２００６／０２３１８８４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ワードライン間及びワードライン端部と選択ゲート間にエアギャップを形成でき、動作速度を向上させた半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタと、前記ワードライン及び前記選択トランジスタの上面を覆うように形成された層間絶縁膜と、前記ワードライン間に位置し、上部を前記層間絶縁膜に覆われ、上下が非対称の形状である第１の空洞部と、前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に形成され、上部が前記層間絶縁膜に覆われた第２の空洞部と、前記選択トランジスタの側壁部に形成され、上部が前記層間絶縁膜に覆われた第３の空洞部と、を備えるものである。
【００１０】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜（トンネル酸化膜）、電荷蓄積層、第２の絶縁膜（インターポリ絶縁膜）、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜（スペーサ酸化膜）を形成する工程と、前記ワードライン間を埋め込むように前記第１の酸化膜上に第１の窒化膜（犠牲窒化膜）を形成する工程と、互いに隣接する前記選択トランジスタの間の前記半導体基板表面と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面が露出するように前記第１の窒化膜及び前記第１の酸化膜を除去して、前記選択トランジスタの側壁部、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部に、前記第１の酸化膜及び前記第１の窒化膜からなる側壁膜を形成する工程と、前記ワードライン、前記ワードライン間の前記第１の窒化膜、前記選択トランジスタ、前記側壁膜、及び前記半導体基板を覆うように第２の酸化膜（ライナー酸化膜）を形成する工程と、前記選択トランジスタ間の前記第２の酸化膜上に第２の窒化膜（コンタクト加工ストッパ膜）を形成する工程と、前記選択トランジスタ間と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間とを埋め込むように第３の酸化膜を形成する工程と、前記制御ゲート電極上面及び前記窒化膜からなる側壁膜の上部が露出するように前記第３の酸化膜、前記第２の窒化膜、及び前記第２の酸化膜を除去する工程と、前記ワードライン間の前記第１の窒化膜及び前記側壁膜に含まれる前記第１の窒化膜を除去する工程と、前記第１の窒化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、を備えるものである。
【００１１】
また、本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜（トンネル酸化膜）、電荷蓄積層、第２の絶縁膜（インターポリ絶縁膜）、及び制御ゲート電極をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され、隣接する前記ワードラインとの間隔が前記ワードラインの幅の３倍以上となる選択トランジスタとをそれぞれ有する複数のメモリ領域を隣接して形成する工程と、前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第１の酸化膜（スペーサ酸化膜）を形成する工程と、前記ワードライン間、互いに隣接する前記選択トランジスタの間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間の前記半導体基板表面部に第１の拡散層（低濃度拡散層）を形成する工程と、前記ワードライン間を埋め込むように前記第１の酸化膜上に窒化膜（ストッパ窒化膜）を形成する工程と、前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間を埋め込むように前記窒化膜上に第２の酸化膜（スペーサ酸化膜）を形成する工程と、前記選択トランジスタ間の前記窒化膜上面が露出するように前記第２の酸化膜を除去して、前記選択トランジスタ間の前記選択トランジスタ側壁部に前記第２の酸化膜、前記窒化膜、及び前記第１の酸化膜からなる側壁膜を形成する工程と、前記側壁膜をマスクとして前記選択トランジスタ間の前記半導体基板表面部に第２の拡散層（高濃度拡散層）を形成する工程と、前記選択トランジスタ間を埋め込むように第３の酸化膜（層間酸化膜）を形成する工程と、前記制御ゲート電極上面が露出するように前記第３の酸化膜、前記前記第２の酸化膜、前記窒化膜、及び前記第１の酸化膜を除去する工程と、前記ワードライン間の前記窒化膜、前記選択トランジスタの側壁部の前記窒化膜、及び前記選択トランジスタに隣接する前記ワードラインの前記選択トランジスタに対向する側壁部の前記窒化膜を除去する工程と、前記窒化膜が除去された領域の上部を覆うように第４の酸化膜を形成する工程と、を備えるものである。
【発明の効果】
【００１２】
本発明によれば、ワードライン間及びワードライン端部と選択ゲート間にエアギャップを形成でき、かつ動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１乃至図１１に本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面、（ｃ）はワード線方向に沿ったメモリセルアレイ部の縦断面、（ｄ）は周辺トランジスタの縦断面を示す。
【００１５】
図１に示すように、ワードライン加工を行った後、スペーサ酸化膜（シリコン酸化膜）１０を形成し、不純物注入を行い半導体基板１表面部に拡散層（図示せず）を形成する。
【００１６】
そして、スペーサ酸化膜１０を覆い、ワードラインＷＬ間を埋め込むように犠牲窒化膜（シリコン窒化膜）１１を形成する。スペーサ酸化膜１０及び犠牲窒化膜１１はＡＬＤ（Atomic Layer Deposition）法で形成することが好適である。犠牲窒化膜１１はＬＰ−ＣＶＤ法やプラズマＣＶＤ法で形成してもよい。
【００１７】
ワードライン加工までは公知の方法で行うことができる。例えば、半導体基板１上にシリコン酸化膜からなるトンネル酸化膜２、ポリシリコン膜からなる浮遊ゲート電極３を形成する。
【００１８】
第１の方向（ビット線方向）に沿って所定間隔を空けて浮遊ゲート電極３、トンネル酸化膜２、及び半導体基板１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（ＳＴＩ）４を形成する。
【００１９】
浮遊ゲート電極３及び素子分離領域４を覆うようにインターポリ絶縁膜５を形成し、インターポリ絶縁膜５上に第１のポリシリコン膜を形成する。選択トランジスタＳＴ及び周辺トランジスタＰＴが形成される領域の所定箇所の第１のポリシリコン膜及びインターポリ絶縁膜５の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００２０】
メモリセルアレイ部では制御ゲート電極６は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタＳＴ及び周辺トランジスタＰＴではインターポリ絶縁膜５の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００２１】
制御ゲート電極６上にシリコン窒化膜７を形成する。そして、第１の方向に直交する第２の方向（ワードライン方向）に沿って所定間隔を空けてシリコン窒化膜７、制御ゲート電極６、インターポリ絶縁膜５、浮遊ゲート電極４、及びトンネル酸化膜２を除去することでワードラインを加工することができる。
【００２２】
ここで、選択トランジスタＳＴに隣接するワードラインＷＬ１と選択トランジスタＳＴとの間隔Ｌ１は、ワードラインのボトムの幅Ｌ２の３倍以上となるようにする。選択トランジスタＳＴは複数のワードラインＷＬの両端にそれぞれ１つずつ配置される。
【００２３】
図２に示すように、犠牲窒化膜１１をＲＩＥ（反応性イオンエッチング）によりエッチバックし、選択トランジスタＳＴの側壁部、周辺トランジスタＰＴの側壁部、及びワードラインＷＬ１の選択トランジスタＳＴ側壁部に対向する側壁部にサイドウォール（側壁膜）ＳＷを形成する。サイドウォールＳＷは犠牲窒化膜１１及びスペーサ酸化膜１０からなる。
【００２４】
このエッチバックによりスペーサ酸化膜１０も除去され、シリコン窒化膜７の上面、選択ゲートトランジスタＳＴ間の半導体基板１表面、及び選択ゲートトランジスタＳＴとワードラインＷＬ１との間の半導体基板１表面が露出される。
【００２５】
図３に示すように、ライナー酸化膜（シリコン酸化膜）１２及びコンタクト加工ストッパ窒化膜（シリコン窒化膜）１３を形成する。
【００２６】
図４に示すように、レジスト１４を形成し、リソグラフィ処理によりメモリセルアレイ部のみ開口させる。
【００２７】
図５に示すように、ライナー酸化膜１２をストッパとしてメモリセルアレイ部のコンタクト加工ストッパ窒化膜１３をエッチバックして除去する。
【００２８】
図６に示すように、レジスト１４を除去する。レジスト１４の除去には、Ａｓｈｉｎｇ（灰化）及びＳＰＭ（硫酸過水）洗浄、ＡＰＭ（アンモニア過水）洗浄を組み合わせたプロセスを用いる。
【００２９】
図７に示すように、ＬＰ−ＣＶＤ法によりシリコン酸化膜を埋め込んで層間酸化膜１５を形成する。そして、シリコン窒化膜７をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化処理を行う。
【００３０】
図８に示すように、シリコン窒化膜７をＲＩＥにより除去し、制御ゲート電極６の上面を露出させる。シリコン窒化膜７の除去の際、ライナー酸化膜１２、コンタクト加工ストッパ窒化膜１３、及び層間酸化膜１５も多少除去される。
【００３１】
図９に示すように、制御ゲート電極６の一部又はすべてをシリサイド化する。シリサイド金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。
【００３２】
図１０に示すように、犠牲窒化膜１１をウェットエッチング又はＣＤＥ（Chemical Dry Etching）で除去する。このとき、選択ゲートトランジスタＳＴ間の層間酸化膜１５下方以外のコンタクト加工ストッパ窒化膜１３も除去される。
【００３３】
残存したコンタクト加工ストッパ窒化膜１３は、後のビット線コンタクト形成工程におけるコンタクトホール開口時のストッパとして機能する。
【００３４】
図１１に示すように、プラズマＣＶＤ法によりシリコン酸化膜１６を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、犠牲窒化膜１１及びコンタクト加工ストッパ窒化膜１３の除去された領域が埋め込まれず、その部分を空洞（エアギャップ）２０にすることができる。そしてシリコン酸化膜１６上に層間絶縁膜１７、１８を形成する。
【００３５】
このようにしてワードラインＷＬ間、選択ゲートトランジスタＳＴに隣接するワードラインＷＬ１の選択ゲートトランジスタＳＴ側の側壁部、選択ゲートトランジスタＳＴの側壁部、及び周辺トランジスタＰＴの側壁部に空洞２０を形成することができる。
【００３６】
すべてのワードラインＷＬ間及び両端のワードラインＷＬ１の選択トランジスタＳＴ側の側壁部に空洞を有するため、浮遊ゲート電極間の寄生容量や寄生フリンジ容量を低減することができ、すべてのメモリセルにおいて動作速度を向上させることができる。
【００３７】
また、選択ゲートトランジスタＳＴと隣接するワードラインＷＬ１との間隔を大きくとり、さらに選択ゲートトランジスタＳＴの側壁部に空洞を有することで、ＧＩＤＬ電流を低減し、カットオフ異常を防止することができる。
【００３８】
このように、本実施形態により動作速度が向上し、信頼性の高い半導体記憶装置が得られる。
【００３９】
上記実施形態では、図９及び図１０に示すように制御ゲート電極６のシリサイド化を行ってから犠牲窒化膜１１を除去していたが、犠牲窒化膜１１を除去してから制御ゲート電極６のシリサイド化を行うようにしても良い。
【００４０】
（第２の実施形態）図１２乃至図１８に本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。上記第１の実施形態と同様に、各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面、（ｃ）はワード線方向に沿ったメモリセルアレイ部の縦断面、（ｄ）は周辺トランジスタの縦断面を示す。
【００４１】
図１２に示すように、ワードライン加工を行った後、スペーサ酸化膜（シリコン酸化膜）１１０を形成し、これをマスクとして例えばＰ又はＡｓをドーズ量１ｅ１３／ｃｍ２で注入し、半導体基板１表面部に低濃度拡散層１１１を形成する。
【００４２】
そして、スペーサ酸化膜１１０を覆い、ワードラインＷＬ間を埋め込むようにストッパ窒化膜（シリコン窒化膜）１１２を例えばＡＬＤ法により形成する。ストッパ窒化膜１１２はＡＬＤ法で形成することが好適である。さらに、ストッパ窒化膜１１２を覆い、選択ゲートトランジスタＳＴとそれに隣接するワードラインＷＬ１間を埋め込むようにスペーサ酸化膜１１３を形成する。
【００４３】
上記第１の実施形態と同様に、ワードラインの加工までは公知の方法で行うことができる。選択トランジスタＳＴに隣接するワードラインＷＬ１と選択トランジスタＳＴとの間隔Ｌ１は、ワードラインの幅Ｌ２の３倍以上とする。
【００４４】
図１３に示すように、スペーサ酸化膜１１３をＲＩＥにてエッチバックし、スペーサ酸化膜１１３、ストッパ窒化膜１１２、及びスペーサ酸化膜１１０からなるサイドウォール（側壁膜）ＳＷを形成する。このＲＩＥ処理の際にストッパ窒化膜１１２が低濃度拡散層１１１を保護する。
【００４５】
そして、サイドウォール（側壁膜）ＳＷをマスクとして、例えばＡｓをドーズ量１ｅ１３／ｃｍ２で注入して、選択ゲートトランジスタＳＴ間の半導体基板１表面部に高濃度拡散層１１４を形成し、ＬＤＤ（Lightly Doped Drain）構造にする。
【００４６】
図１４に示すように、選択ゲートトランジスタＳＴ間を埋め込むようにＣＶＤ法によりシリコン酸化膜を堆積し、層間酸化膜１１５を形成する。続いて、制御ゲート電極６上方に位置するストッパ窒化膜１１２をストッパとして層間酸化膜１１５をＣＭＰにより平坦化する。
【００４７】
図１５に示すように、制御ゲート電極６の上面が露出するように、制御ゲート電極６上方のストッパ窒化膜１１２、ライナー酸化膜１１０、及びシリコン窒化膜７をＲＩＥにより除去する。このとき、層間酸化膜１１５も除去される。
【００４８】
図１６に示すように、ウェットエッチング、ＣＤＥ、ＲＩＥのいずれかの方法でストッパ窒化膜１１２を除去する。このとき、選択ゲートトランジスタＳＴ間の層間酸化膜１１５下方に位置するストッパ窒化膜１１２は残存する。つまりサイドウォールＳＷを構成していた部分のストッパ窒化膜１１２が除去される。
【００４９】
また、選択ゲートトランジスタＳＴと隣接するワードラインＷＬ１との間のスペーサ酸化膜１１３下方のストッパ窒化膜１１２も残存し得る。
【００５０】
図１７に示すように、制御ゲート電極６の一部又はすべてをシリサイド化する。シリサイド金属材料にはＮｉ、Ｔｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。
【００５１】
図１８に示すように、プラズマＣＶＤ法によりシリコン酸化膜１１６を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、ストッパ窒化膜１１２が除去された領域が埋め込まれず、その部分を空洞（エアギャップ）１２０にすることができる。
【００５２】
このようにしてワードラインＷＬ間、選択ゲートトランジスタＳＴに隣接するワードラインＷＬ１の選択ゲートトランジスタＳＴ側の側壁部、選択ゲートトランジスタＳＴの側壁部、及び周辺トランジスタＰＴの側壁部に空洞１２０を形成することができる。
【００５３】
すべてのワードラインＷＬ間及び両端のワードラインＷＬ１の選択トランジスタＳＴ側の側壁部に空洞を有するため、浮遊ゲート電極間の寄生容量や寄生フリンジ容量を低減することができ、すべてのメモリセルにおいて書き込み速度を向上させることができる。
【００５４】
また、選択ゲートトランジスタＳＴと隣接するワードラインＷＬ１との間隔を大きくとり、さらに選択ゲートトランジスタＳＴの側壁部に空洞を有することで、ＧＩＤＬ電流を低減し、カットオフ異常を防止することができる。
【００５５】
また、図１３に示すサイドウォールＳＷを形成時にストッパ窒化膜１１２が低濃度拡散層１１１を保護するため、拡散層が削られることを防止することができる。そのため、選択ゲートトランジスタＳＴとワードラインＷＬ１との間の拡散層における抵抗値の上昇が抑制され、高いセル電流を確保できる。
【００５６】
また、選択ゲートトランジスタＳＴ間の層間酸化膜１１５下方に残存したストッパ窒化膜１１２は、ビット線コンタクト形成におけるコンタクトホール開口の際にストッパとして機能する。つまり、本実施形態におけるストッパ窒化膜１１２は空洞（エアギャップ）を形成するための犠牲層としての役割と、コンタクトホール開口時のストッパとしての役割を兼ね備えている。
【００５７】
このように、本実施形態により動作速度が向上し、信頼性が高く、かつ高セル電流を確保した半導体記憶装置が得られる。
【００５８】
上記第１及び第２の実施形態における半導体記憶装置は電荷を浮遊ゲート電極に蓄積する浮遊ゲート構造であったが、窒化膜トラップ型のＭＯＮＯＳ構造やＳＯＮＯＳ構造にも適用することができる。
【００５９】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図２】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図５】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図６】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図７】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図８】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図９】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１０】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１１】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１２】本発明の第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１３】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１４】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１５】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１６】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１７】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１８】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【符号の説明】
【００６１】
１  半導体基板
２  トンネル酸化膜
３  浮遊ゲート電極
４  素子分離領域
５  インターポリ絶縁膜
６  制御ゲート電極
７  シリコン窒化膜
１０  スペーサ酸化膜
１１  犠牲窒化膜
１２  ライナー酸化膜
１３  コンタクト加工ストッパ窒化膜
１５  層間酸化膜
１６  シリコン酸化膜
２０  空洞（エアギャップ）
【図１】
0004703669.tif 000002
【図２】
0004703669.tif 000003
【図３】
0004703669.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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