(57)【特許請求の範囲】
【請求項１】
互いに異なるＤＮＡ判定用の複数のユニットセル及びＲＡＭが、行アドレスデータ及び列アドレスデータにより指定可能に配列されてなるＤＮＡマイクロアレイ装置と、
前記行アドレスデータに基づいて、行制御信号を前記ＤＮＡマイクロアレイ装置に送出する行アドレスデコーダと、
前記列アドレスデータに基づいて、列制御信号を前記ＤＮＡマイクロアレイ装置に送出する列アドレスデコーダと、
前記行アドレスデータ及び列アドレスデータにより指定されたＲＡＭにデータが書込処理された後に読出処理されたとき、前記書込処理される書込データと、前記読出処理された読出データとを比較するデータ比較回路と、
前記比較の結果、両者が一致しない場合、データエラー信号を出力するデータエラー信号出力回路と
を備えたＤＮＡチップ装置であって、
指定可能な範囲内で列アドレスデータを走査したとき、指定された行アドレスデータに対応する行制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する行アドレス制御判定回路と、
指定可能な範囲内で行アドレスデータを走査したとき、指定された列アドレスデータに対応する列制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する列アドレス制御判定回路と、
前記各アドレス制御判定回路による判定結果のうち、少なくとも一方の判定結果が否の場合、アドレスエラー信号を出力するアドレスエラー信号出力回路と
を備え、
前記行アドレス制御判定回路は、
前記行制御信号と前記列制御信号とから、該行制御信号が出力されている場合にアクティブ状態となる行識別信号を行アドレスデータ毎に出力する行識別信号出力回路と、
前記行アドレスデータ毎に設定され、該設定される行アドレスデータに対応する行識別信号のみがアクティブ状態で入力されたときに、正常状態を示す行判定信号を出力する行判定信号出力回路と、
前記行判定信号出力回路から出力される行判定信号に対し、指定された行アドレスデータに対応する行判定信号を選択する行判定信号選択回路と、
前記行判定信号選択回路により選択される行判定信号が正常状態を示す場合に、指定された行アドレスデータに対応する行制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されると判定するための行判定回路と
を備え、
前記列アドレス制御判定回路は、
前記行制御信号と前記列制御信号とから、該列制御信号が出力されている場合にアクティブ状態となる列識別信号を列アドレスデータ毎に出力する列識別信号出力回路と、
前記列アドレスデータ毎に設定され、該設定される列アドレスデータに対応する列識別信号のみがアクティブ状態で入力されたときに、正常状態を示す列判定信号を出力する列判定信号出力回路と、
前記列判定信号出力回路から出力される列判定信号に対し、指定された列アドレスデータに対応する列判定信号を選択する列判定信号選択回路と、
前記列判定信号選択回路により選択される列判定信号が正常状態を示す場合に、指定された列アドレスデータに対応する列制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されると判定するための列判定回路と
を備えたことを特徴とするＤＮＡチップ装置。
【請求項２】
請求項１に記載のＤＮＡチップ装置において、
前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される固有データを予め記憶するＲＯＭを備え、
前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された固有データを読出処理し、該固有データが前記ユニットセルに対応するものであるか否かを判定するためのＲＯＭデータ判定回路と、
前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路と
を備えたことを特徴とするＤＮＡチップ装置。
【請求項３】
請求項１に記載のＤＮＡチップ装置において、
前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータを予め記憶するＲＯＭを備え、
前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定するＲＯＭデータ判定回路と、
前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路と
をさらに備えたことを特徴とするＤＮＡチップ装置。
【請求項４】
請求項１に記載のＤＮＡチップ装置において、
前記ＤＮＡマイクロアレイ装置は、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに、予期される期待値データを予め記憶するＲＯＭを備え、
前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するためのＲＯＭデータ判定回路と、
前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路と
をさらに備えたことを特徴とするＤＮＡチップ装置。
【請求項５】
請求項１に記載のＤＮＡチップ装置において、
前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データとを予め記憶するＲＯＭを備え、
前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、
前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、
前記各ＲＯＭデータ判定回路による判定結果のいずれかが否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路と
をさらに備えたことを特徴とするＤＮＡチップ装置。
【請求項６】
請求項１に記載のＤＮＡチップ装置において、
前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データと、前記ユニットセル毎に設定される固有データとを予め記憶するＲＯＭを備え、
前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、
前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、
前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された固有データを読出処理し、該固有データが前記ユニットセルに対応するものであるか否かを判定するための第３ＲＯＭデータ判定回路と、
前記各ＲＯＭデータ判定回路による判定結果のいずれかが否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路と
をさらに備えたことを特徴とするＤＮＡチップ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正常にアドレス制御されているか否かを確認し得るＤＮＡチップ装置に関する。
【背景技術】
【０００２】
近年、遺伝子解析等のために、特定のＤＮＡ配列を被検体が有するか否かを判定するためのＤＮＡチップ装置（バイオチップ）が開発されている。ＤＮＡチップ装置においては、従来から電気化学的にチップ上でＤＮＡを合成させるものがある。基板上でのＤＮＡの合成方法は、例えば特許文献１に詳しい。
【０００３】
従来のＤＮＡチップ装置では、スポット電極と、ＲＡＭ（Random Access Memory：随時書き込み読み出しメモリ）上の選択回路との構成による「ユニットセル」がアレイ状に多数形成されている。各ユニットセルは、電極上に形成された判定用ＤＮＡと、被検体から抽出された被判定用ＤＮＡとがハイブリダイゼーションする反応場である。ハイブリダイゼーションが生じたか否かの判定は、蛍光強度・蛍光パターンなどを解析することにより行なう。ハイブリダイゼーションが生じていれば、判定用ＤＮＡが被検体に含まれると判定する。なお、蛍光強度の解析等ではなく、ハイブリダイゼーションが生じたか否かを電気化学的に検出し、電気的特性などを解析することにより、ＤＮＡ判定することもできる。
【０００４】
ところで、ＤＮＡチップ装置は、集積回路として製造され、シリコン上に多数の電極が設置されるものである。それゆえ、多数のユニットセルでＤＮＡ判定を同時に行なうことができる。
【０００５】
この点、多数のユニットセルにおいてＤＮＡ判定するためには、アレイ状に配置されたユニットセルから電気信号が正常に伝達されているか否かを確認して、ＤＮＡチップ装置の動作確認をする必要がある。
【０００６】
具体的には、始めに、スポット電極に具備されたＲＡＭのアドレスを指定し、テストデータを書き込む。続いて、再度、同じアドレスを指定して、書き込んだＲＡＭからテストデータを読み出す。そして、読み出したテストデータと書き込んだテストデータとが一致しているのか否かを確認する。
【０００７】
すなわち、ＲＡＭには、データを一時的に保持することが可能なため、アドレス毎に保持されたデータを比較できる。また、どこのアドレスであろうと書き込んだデータを読み出すことができるという、１対１の関係が成立する。
【０００８】
それゆえ、ＲＡＭに正常にテストデータを読み書きすることが確認できれば、スポット電極に対しても、電気信号が正常に伝達されていることを確認できる。
【特許文献１】特表２０００−５１４８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したようなＤＮＡチップ装置の動作確認方法は、一のアドレスを指定してＲＡＭにデータを書き込み、そのアドレスを指定してデータを読み出すものである。そのため、データがＲＡＭに正常に読み書きされたことは確認できるが、意図するＲＡＭのアドレスに読み書きされたか否かを確認することはできない。
【００１０】
例えば、アドレス制御に異常がある場合には、０番地のアドレスにデータを書き込む制御をしていても、０番地以外(例えば１００番地)のアドレスにデータを書き込んでいることがある。また、０番地のアドレスからデータを読み出す制御をしていても、０番地以外(例えば１００番地)のアドレスからデータを読み出している場合もある。このような場合、上述したようなＤＮＡチップ装置の動作確認方法では、正常なアドレスにデータが読み書きされているのか否かを確認することはできない。
【００１１】
特に、ＤＮＡチップ装置においては、スポット電極毎に異なる判定用ＤＮＡが形成されることもあり、指定したアドレスにデータが読み書きされるようにアドレス制御する必要がある。
【００１２】
本発明は上記実情に鑑みてなされたもので、正常にアドレス制御されているか否かを確認し得るＤＮＡチップ装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記課題を解決するために以下の手段を講じる。
【００１４】
請求項１に対応する発明は、互いに異なるＤＮＡ判定用の複数のユニットセル及びＲＡＭが、行アドレスデータ及び列アドレスデータにより指定可能に配列されてなるＤＮＡマイクロアレイ装置と、前記行アドレスデータに基づいて、行制御信号を前記ＤＮＡマイクロアレイ装置に送出する行アドレスデコーダと、前記列アドレスデータに基づいて、列制御信号を前記ＤＮＡマイクロアレイ装置に送出する列アドレスデコーダと、前記行アドレスデータ及び列アドレスデータにより指定されたＲＡＭにデータが書込処理された後に読出処理されたとき、前記書込処理される書込データと、前記読出処理された読出データとを比較するデータ比較回路と、前記比較の結果、両者が一致しない場合、データエラー信号を出力するデータエラー信号出力回路とを備えたＤＮＡチップ装置であって、指定可能な範囲内で列アドレスデータを走査したとき、指定された行アドレスデータに対応する行制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する行アドレス制御判定回路と、指定可能な範囲内で行アドレスデータを走査したとき、指定された列アドレスデータに対応する列制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する列アドレス制御判定回路と、前記各アドレス制御判定回路による判定結果のうち、少なくとも一方の判定結果が否の場合、アドレスエラー信号を出力するアドレスエラー信号出力回路とを備え、前記行アドレス制御判定回路は、前記行制御信号と前記列制御信号とから、該行制御信号が出力されている場合にアクティブ状態となる行識別信号を行アドレスデータ毎に出力する行識別信号出力回路と、前記行アドレスデータ毎に設定され、該設定される行アドレスデータに対応する行識別信号のみがアクティブ状態で入力されたときに、正常状態を示す行判定信号を出力する行判定信号出力回路と、前記行判定信号出力回路から出力される行判定信号に対し、指定された行アドレスデータに対応する行判定信号を選択する行判定信号選択回路と、前記行判定信号選択回路により選択される行判定信号が正常状態を示す場合に、指定された行アドレスデータに対応する行制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されると判定するための行判定回路とを備え、前記列アドレス制御判定回路は、前記行制御信号と前記列制御信号とから、該列制御信号が出力されている場合にアクティブ状態となる列識別信号を列アドレスデータ毎に出力する列識別信号出力回路と、前記列アドレスデータ毎に設定され、該設定される列アドレスデータに対応する列識別信号のみがアクティブ状態で入力されたときに、正常状態を示す列判定信号を出力する列判定信号出力回路と、前記列判定信号出力回路から出力される列判定信号に対し、指定された列アドレスデータに対応する列判定信号を選択する列判定信号選択回路と、前記列判定信号選択回路により選択される列判定信号が正常状態を示す場合に、指定された列アドレスデータに対応する列制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されると判定するための列判定回路とを備えたＤＮＡチップ装置である。
【００１７】
請求項２に対応する発明は、請求項１に対応するＤＮＡチップ装置において、前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される固有データを予め記憶するＲＯＭを備え、前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された固有データを読出処理し、該固有データが前記ユニットセルに対応するものであるか否かを判定するためのＲＯＭデータ判定回路と、前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とを備えたＤＮＡチップ装置である。
【００１８】
請求項３に対応する発明は、請求項１に対応するＤＮＡチップ装置において、前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータを予め記憶するＲＯＭを備え、前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定するＲＯＭデータ判定回路と、前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とをさらに備えたＤＮＡチップ装置である。
【００１９】
請求項４に対応する発明は、請求項１に対応するＤＮＡチップ装置において、前記ＤＮＡマイクロアレイ装置は、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに、予期される期待値データを予め記憶するＲＯＭを備え、前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するためのＲＯＭデータ判定回路と、前記ＲＯＭデータ判定回路による判定結果が否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とをさらに備えたＤＮＡチップ装置である。
【００２０】
請求項５に対応する発明は、請求項１に対応するＤＮＡチップ装置において、前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データとを予め記憶するＲＯＭを備え、前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、前記各ＲＯＭデータ判定回路による判定結果のいずれかが否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とをさらに備えたＤＮＡチップ装置である。
【００２１】
請求項６に対応する発明は、請求項１に対応するＤＮＡチップ装置において、前記ＤＮＡマイクロアレイ装置は、前記ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、前記各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データと、前記ユニットセル毎に設定される固有データとを予め記憶するＲＯＭを備え、前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、前記ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、前記ＲＯＭに記憶された期待値データを読出処理し、該期待値データと、該ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、前記行アドレスデータ及び列アドレスデータが指定された場合、前記ＲＯＭに記憶された固有データを読出処理し、該固有データが前記ユニットセルに対応するものであるか否かを判定するための第３ＲＯＭデータ判定回路と、前記各ＲＯＭデータ判定回路による判定結果のいずれかが否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とをさらに備えたＤＮＡチップ装置である。
【００２２】
＜作用＞
従って、本発明は以上のような手段を講じたことにより、以下の作用を有する。
【００２３】
請求項１に対応する発明は、指定された行アドレスデータに対応する行制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する行アドレス制御判定回路と、指定された列アドレスデータに対応する列制御信号のみが前記ＤＮＡマイクロアレイ装置に送出されるか否かを判定する列アドレス制御判定回路と、各アドレス制御判定回路による判定結果のうち、少なくとも一方の判定結果が否の場合、アドレスエラー信号を出力するアドレスエラー信号出力回路とを備えるので、ＤＮＡチップ装置のユニットセルが正常にアドレス制御されているか否かを確認することができる。更に行アドレス制御判定回路は、行制御信号が出力されている場合に、アクティブ状態となる行識別信号を行アドレスデータ毎に出力する行識別信号出力回路と、行アドレスデータ毎に設定され、その設定される行アドレスデータに対応する行識別信号のみがアクティブ状態で入力されたときに、正常状態を示す行判定信号を出力する行判定信号出力回路と、指定された行アドレスデータに対応する行判定信号を選択する行判定信号選択回路と、行判定信号選択回路により選択される行判定信号が正常状態を示す場合に、指定された行アドレスデータに対応する行制御信号のみがＤＮＡマイクロアレイ装置に送出されると判定するための行判定回路とを備えるので、行アドレスデコーダが正常に行制御信号を出力しているか否かを確認できる。更に列アドレス制御判定回路は、列制御信号が出力されている場合にアクティブ状態となる列識別信号を列アドレスデータ毎に出力する列識別信号出力回路と、列アドレスデータ毎に設定され、その設定される列アドレスデータに対応する列識別信号のみがアクティブ状態で入力されたときに、正常状態を示す列判定信号を出力する列判定信号出力回路と、指定された列アドレスデータに対応する列判定信号を選択する列判定信号選択回路と、列判定信号選択回路により選択される列判定信号が正常状態を示す場合に、指定された列アドレスデータに対応する列制御信号のみがＤＮＡマイクロアレイ装置に送出されると判定するための列判定回路とを備えるので、列アドレスデコーダが正常に列制御信号を出力しているか否かを確認できる。
【００２６】
請求項２に対応する発明は、請求項１に対応する作用に加え、ＤＮＡマイクロアレイ装置は、ユニットセル毎に設定される固有データを予め記憶するＲＯＭを備え、各アドレスデータが指定された場合、ＲＯＭに記憶された固有データを読出処理し、その固有データがユニットセルに対応するものであるか否かを判定するためのＲＯＭデータ判定回路を備えた構成により、各ユニットセルに正常にアクセスされているか否かを確認できる。
【００２７】
請求項３に対応する発明は、請求項１に対応する作用に加え、ＤＮＡマイクロアレイ装置は、ユニットセル毎に設定される行アドレスデータ及び列アドレスデータを予め記憶するＲＯＭを備え、その行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定するＲＯＭデータ判定回路を備えた構成により、各ユニットセルに正常にアクセスされているか否かを確認できる。
【００２８】
請求項４に対応する発明は、請求項１に対応する作用に加え、ＤＮＡマイクロアレイ装置は、各ユニットセルにおいてハイブリダイゼーションが生じるときに、予期される期待値データを予め記憶するＲＯＭを備え、ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、ＲＯＭに記憶された期待値データを読出処理し、期待値データと、ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するためのＲＯＭデータ判定回路を備えた構成により、ハイブリダイゼーションが行なわれているか否かを確認することができる。
【００２９】
請求項５に対応する発明は、請求項１に対応する作用に加え、ＤＮＡマイクロアレイ装置は、ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データとを予め記憶するＲＯＭを備え、行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、ＲＯＭに記憶された期待値データを読出処理し、期待値データと、ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、各ＲＯＭデータ判定回路による判定結果のいずれかが否の場合、ＲＯＭエラー信号を出力するＲＯＭエラー信号出力回路とをさらに備えた構成により、各ユニットセルに正常にアクセスされているか否かを確認できるとともに、ハイブリダイゼーションが行なわれているか否かを確認することもできる。
【００３０】
請求項６に対応する発明は、請求項１に対応するＤＮＡチップ装置において、ＤＮＡマイクロアレイ装置は、ユニットセル毎に設定される行アドレスデータ及び列アドレスデータと、各ユニットセルにおいてハイブリダイゼーションが生じるときに予期される期待値データと、ユニットセル毎に設定される固有データとを予め記憶するＲＯＭを備え、行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭに記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する第１ＲＯＭデータ判定回路と、ＤＮＡマイクロアレイ装置において、ハイブリダイゼーションが生じる場合に、ＲＯＭに記憶された期待値データを読出処理し、期待値データと、ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するための第２ＲＯＭデータ判定回路と、行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭに記憶された固有データを読出処理し、その固有データがユニットセルに対応するものであるか否かを判定するための第３ＲＯＭデータ判定回路とを備えた構成により、各ユニットセルに正常にアクセスされているか否かを確認できるとともに、ハイブリダイゼーションが行なわれているか否かを確認することもできる。
【発明の効果】
【００３１】
本発明によれば、正常にアドレス制御されているか否かを確認し得るＤＮＡチップ装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施形態を説明する。
【００３３】
＜第1の実施形態＞
（１−１．構成）
図１は本発明の第１の実施形態に係るＤＮＡチップ装置１０の構成を示す模式図である。
【００３４】
ＤＮＡチップ装置１０は、ＤＮＡマイクロアレイ装置２０・行アドレスデコーダ３０・列アドレスデコーダ４０・データ比較回路５０・アドレス制御判定回路６０・エラー信号出力回路７０を備える。なお、ＤＮＡチップ装置１０は、外部のアドレス制御部５によりアドレス制御され、データ制御部６によりデータ制御されるものである。
【００３５】
アドレス制御部５は、後述するユニットセル２１の行アドレスデータおよび列アドレスデータを指定し、指定した各アドレスデータを行アドレスデコーダ３０および列アドレスデコーダ４０にそれぞれ送出する機能を有する。
【００３６】
データ制御部６は、アドレス制御部５が指定したユニットセル２１の記憶セルにデータを書き込む制御をしたり、読み込む制御をしたりする機能を有する。
【００３７】
ＤＮＡマイクロアレイ装置２０は、互いに異なるＤＮＡ判定用の複数のユニットセル２１及びＲＡＭ２２が、行アドレスデータ及び列アドレスデータにより指定可能に配列されてなるものである。
【００３８】
各ユニットセル２１には、判定用ＤＮＡが形成されるプローブ電極が個別に設けられている。また、プローブ電極は、判定用ＤＮＡと、被検体から抽出される被判定用ＤＮＡとにおいて、ハイブリダイゼーションが生じた場合に、その発生を検知する電流を検出するものである。
【００３９】
ＲＡＭ２２は、ユニットセル２１に対応付けて形成されるものである。詳しくは、ＲＡＭ２２の記憶セルがユニットセル２１毎に個別に対応付けられている。それゆえ、外部のアドレス制御部５により記憶セルのアドレスが指定されると、その指定されたアドレスに対応する記憶セルが選択される。そして、アドレスが選択された記憶セルに対して、外部のデータ制御部６によりデータの書込処理または読出処理が実行される。
【００４０】
行アドレスデコーダ３０は、ユニットセル２１の行アドレスデータが、アドレス制御部５により指定されると、指定された行アドレスデータに対応する行の位置のユニットセル２１を制御するための行制御信号を、ＤＮＡマイクロアレイ装置２０に送出する機能を有している。具体的には、２進数で表わされる行アドレスデータを１０進数に変換する。例えば、２ビットの例で考えると、図２に示すように、行アドレスデータの１番目の桁Ｒ０と２番目の桁Ｒ１との組合せから、４つの行制御信号ＤＲ０〜ＤＲ４を、ＤＮＡマイクロアレイ装置２０に送出する。
【００４１】
列アドレスデコーダ４０は、行アドレスデコーダ３０の行を列に入れ替えた機能を有するものであり、列アドレスデータに基づいて、列制御信号をＤＮＡマイクロアレイ装置２０に送出するものである。２ビットの例で考えると、図３に示すように、列アドレスデータの１番目の桁Ｃ０と２番目の桁Ｃ１との組合せから、４つの列制御信号ＤＣ０〜ＤＣ４を、ＤＮＡマイクロアレイ装置２０に送出する。
【００４２】
データ比較回路５０は、行アドレスデータ及び列アドレスデータにより指定されるアドレスの記憶セルにデータが書込処理された後に読出処理されたとき、書込処理された書込データと、読出処理された読出データとを比較するものである。比較の結果は、エラー信号出力回路７０に出力される。
【００４３】
アドレス制御判定回路６０は、図４に示すように、行アドレス制御判定回路６０Ｒと列アドレス制御判定回路６０Ｃとから構成される。
【００４４】
行アドレス制御判定回路６０Ｒは、指定可能な範囲内で列アドレスデータを走査したとき、アドレス制御部５により指定された行アドレスデータに対応する行制御信号のみがＤＮＡマイクロアレイ装置２０に送出されるか否かを判定する機能を有する。ここでは、行アドレス制御判定回路６０Ｒは、行識別信号出力回路６１Ｒ・行判定信号出力回路６２Ｒ・行判定信号選択回路６３Ｒ・行判定回路６４Ｒを備える。
【００４５】
行識別信号出力回路６１Ｒは、行制御信号と列制御信号とから、その行制御信号が出力されている場合にアクティブ状態（アクティブＨ）となる行識別信号を、行アドレスデータ毎に出力する機能を有する。具体的には、図５に示すような回路により構成される。
【００４６】
例えば、行アドレスデータとして、ＤＲ３に対応するものが指定されている場合に、列アドレスデータを走査し、行制御信号ＤＲ３と列制御信号ＤＣ０〜ＤＣ３それぞれとのＡＮＤ回路による出力を、ＯＲ回路に入力することにより、行識別信号ＳＥＬ＿Ｒ３を出力する。
【００４７】
行判定信号出力回路６２Ｒは、行アドレスデータ毎に設定され、当該設定される行アドレスデータに対応する行識別信号のみがアクティブ状態（アクティブＨ）で入力されたときに、正常状態を示す行判定信号“L”を出力する機能を有する。具体的には、図６に示すような論理回路６２Ｒ０〜６２Ｒ３により構成される。行判定信号出力回路６２Ｒ０〜６２Ｒ３は、行制御信号Ｒ０〜Ｒ３のそれぞれに対応付けられている。また、行判定信号出力回路６２Ｒ０〜６２Ｒ３は、それぞれ、行識別信号ＳＥＬ＿Ｒ０〜ＳＥＬ＿Ｒ３のみがアクティブＨで入力されると、行判定信号“L”の出力をする。
【００４８】
行判定回路６４Ｒは、行判定信号選択回路６３Ｒにより選択される行判定信号が“L”（正常状態）である場合に、指定された行アドレスデータに対応する行制御信号のみがＤＮＡマイクロアレイ装置２０に送出されると判定するための機能を有する。
【００４９】
行判定信号選択回路６３Ｒは、行判定信号出力回路６２Ｒから出力される行判定信号に対し、指定された行アドレスデータに対応する行判定信号を選択する機能を有する。また、判定の結果は、エラー信号出力回路７０に出力される。
【００５０】
なお、アドレス制御部５から送出される各アドレスデータは、行アドレスカウンタ６５Ｒに入力されてカウントされる。これにより、行アドレスデータに対応する行判定信号出力回路６２を選択できる。この結果、行判定信号出力回路６２Ｒから出力される行判定信号に対し、指定された行アドレスデータに対応する行判定信号を選択することができる。
【００５１】
詳しくは、図７に概念を示すように、行判定信号出力回路６２Ｒより、行アドレスデータとして０を指定したときに、列アドレスデータが０，１，２……と走査され、１または０の行判定信号が出力される。そして、行判定回路６４Ｒにより、行アドレスデータが０の行でのみ行判定信号が１になった場合は正常と判定され、それ以外の行で１になった場合はエラー（異常）と判定される。なお、エラーと判定された場合、行アドレス制御判定回路６０Ｒに異常がないとすれば、行アドレスデコーダ３０に異常が生じていることになる。
【００５２】
列アドレス制御判定回路６０Ｃは、行アドレス制御判定回路６０Ｒの行を列に入れ替えた機能を有するものである。すなわち、列アドレス制御判定回路６０Ｃは、指定可能な範囲内で列アドレスデータを走査したとき、指定された列アドレスデータに対応する列制御信号のみがＤＮＡマイクロアレイ装置２０に送出されるか否かを判定する。
【００５３】
また、列アドレス制御判定回路６０Ｃは、列識別信号出力回路６１Ｃ・列判定信号出力回路６２Ｃ・列判定信号選択回路６３Ｃ・列判定回路６４Ｃとを備えるが、これらの回路６１Ｃ〜回路６４Ｃは、回路６１Ｒ〜回路６４Ｒの行を列にそれぞれ入れ替えた機能を有するものであり、ここでは説明を省略する。なお、図８〜図１０は、図５〜図７にそれぞれ対応するものである。
【００５４】
エラー信号出力回路７０は、データエラー信号出力回路７１とアドレスエラー信号出力回路７２とを備える。
【００５５】
データエラー信号出力回路７１は、データ比較回路５０による比較の結果、書込データと読出データとが一致しない場合、データエラー信号を外部の出力装置に出力するものである。
【００５６】
アドレスエラー信号出力回路７２は、各アドレス制御判定回路６０Ｒ・６０Ｃによる判定結果のうち、少なくとも一方の判定結果が否の場合、アドレスエラー信号を外部の出力装置に出力するものである。
【００５７】
（１−２．動作）
次に、本実施形態に係るＤＮＡチップ装置１０の動作について図１１のフローチャートを用いて説明する。
【００５８】
始めに、外部のアドレス制御部５により、制御対象である対象ユニットセル２１Ｘの行アドレスデータ及び列アドレスデータが指定される。
【００５９】
行アドレスデータと列アドレスデータとが指定されると、行アドレスデコーダ３０および列アドレスデコーダ４０により、行制御信号および列制御信号がＤＮＡマイクロアレイ装置２０に送出される。
【００６０】
そして、行制御信号および列制御信号により、制御対象となる対象ユニットセル２１Ｘが決定する（Ｓ１）。
【００６１】
次に、データ制御部６により、対象ユニットセル２１Ｘにテストデータの書込命令が送出される。これにより、対象ユニットセル２１Ｘにテストデータが書き込まれる（Ｓ２）。
【００６２】
続いて、対象ユニットセル２１Ｘからテストデータの読出命令が送出される。これにより、対象ユニットセルからテストデータが読み出される（Ｓ３）。
【００６３】
テストデータが読み出されると、データ比較回路５０により、書き込まれたテストデータと比較される（Ｓ４）。
【００６４】
比較の結果が一致しない場合、データエラー信号がエラー信号出力回路７０に送出される（Ｓ４−Ｎｏ）。これを受けて、エラー信号出力回路７０では、このＤＮＡチップ装置１０は不良品であるとして、エラー信号を外部の出力装置に出力する（Ｓ５）。
【００６５】
比較の結果が一致する場合、各アドレスデコーダ３０・４０から出力された行制御信号および列制御信号が、行識別信号出力回路６１Ｒに入力される（Ｓ４−Ｙｅｓ）。
【００６６】
行制御信号および列制御信号に基づいて、行識別信号出力回路６１Ｒが行識別信号を出力する（Ｓ６）。具体的には、指定された行アドレスデータに対応する行制御信号に対し、列制御信号を走査して、行識別信号を、行判定信号出力回路６２Ｒに出力する。
【００６７】
行判定信号出力回路６２Ｒでは、行識別信号に基づいて、行アドレスデータ毎に行判定信号を行判定信号選択回路６３Ｒに出力する（Ｓ７）。
【００６８】
行判定信号選択回路６３Ｒでは、指定された行アドレスデータに対応する行判定信号を選択する（Ｓ８）。そして、選択した行判定信号を行判定回路６４Ｒに送出する。
【００６９】
行判定回路６４Ｒでは、行判定信号が正常状態である否かにより、行アドレス制御が正常であるか否かを判定する。ここでは、行判定信号が“L”である場合に、アドレス制御が正常であると判定している（Ｓ９−Ｙｅｓ）。
【００７０】
一方、行判定信号が正常状態“L”ではない場合、行アドレス制御が異常であると判定して、アドレスエラー信号をエラー信号出力回路７０に送出する（Ｓ９−Ｎｏ）。
【００７１】
アドレスエラー信号を受けると、エラー信号出力回路７０では、このＤＮＡチップ装置１０は不良品であるとして、エラー信号を外部の出力装置に出力する（Ｓ５）。
【００７２】
続いて、列制御信号に対しても、行制御信号と同様の処理がなされる。すなわち、ステップＳ６〜ステップＳ９の処理において、行と列とを入れ替えた処理が行なわれる（Ｓ１０〜Ｓ１３）。これにより、列アドレス制御が正常であるか否かが判定される。
【００７３】
なお、ここでは、行制御信号を処理してから列制御信号を処理しているが、列制御信号から処理して行制御信号を処理しても良いことは言うまでもない。
【００７４】
また、データ制御の確認をしてからアドレス制御の確認をしているが、アドレス制御の確認をしてからデータ制御の確認をしても良い。
【００７５】
（１−３．効果）
以上説明したように、本実施形態に係るＤＮＡチップ装置１０は、指定された行アドレスデータに対応する行制御信号のみがＤＮＡマイクロアレイ装置２０に送出されるか否かを判定する行アドレス制御判定回路６０Ｒと、指定された列アドレスデータに対応する列制御信号のみがＤＮＡマイクロアレイ装置２０に送出されるか否かを判定する列アドレス制御判定回路６０Ｃと、各アドレス制御判定回路６０Ｒ・６０Ｃによる判定結果のうち、少なくとも一方の判定結果が否の場合、アドレスエラー信号を出力するエラー信号出力回路７０とを備えているので、ＤＮＡチップ装置１０において、ユニットセル２１が正常にアドレス制御されているか否かを確認することができる。
【００７６】
また、行アドレス制御判定回路６０Ｒは、行制御信号が出力されている場合に、アクティブ状態となる行識別信号を行アドレスデータ毎に出力する行識別信号出力回路６１Ｒと、行アドレスデータ毎に設定され、その設定される行アドレスデータに対応する行識別信号のみがアクティブ状態で入力されたときに、正常状態を示す行判定信号を出力する行判定信号出力回路６２Ｒと、指定された行アドレスデータに対応する行判定信号を選択する行判定信号選択回路６３Ｒと、行判定信号選択回路６３Ｒにより選択される行判定信号が正常状態“Ｌ”を示す場合に、指定された行アドレスデータに対応する行制御信号のみがＤＮＡマイクロアレイ装置２０に送出されると判定するための行判定回路６４Ｒとを備えるので、行アドレスデコーダ３０が正常に行制御信号を出力しているか否かを確認できる。
【００７７】
また、列アドレス制御判定回路６０Ｃは、列制御信号が出力されている場合にアクティブ状態となる列識別信号を列アドレスデータ毎に出力する列識別信号出力回路６１Ｃと、列アドレスデータ毎に設定され、その設定される列アドレスデータに対応する列識別信号のみがアクティブ状態で入力されたときに、正常状態を示す列判定信号を出力する列判定信号出力回路６２Ｃと、指定された列アドレスデータに対応する列判定信号を選択する列判定信号選択回路６３Ｃと、列判定信号選択回路６３Ｃにより選択される列判定信号が正常状態“Ｌ”を示す場合に、指定された列アドレスデータに対応する列制御信号のみがＤＮＡマイクロアレイ装置２０に送出されると判定するための列判定回路６４Ｃとを備えるので、列アドレスデコーダ４０が正常に列制御信号を出力しているか否かを確認できる。
【００７８】
補足すると、本実施形態に係るＤＮＡチップ装置１０によれば、行制御信号と列制御信号とをそれぞれ確認することにより、ユニットセル毎のアドレス動作が正常に制御されているか否かを確認できる。アドレス動作が正常に制御されていないと確認できれば、ＤＮＡチップ装置１０の製造の際に不良品を検出することができ、歩留りを高めることができる。
【００７９】
なお、本実施形態に係るＤＮＡチップ装置１０は、ＤＮＡマイクロアレイ装置２０と、それ以外の動作確認回路（行アドレスデコーダ３０・列アドレスデコーダ４０・データ比較回路５０・アドレス制御判定回路６０・エラー信号出力回路７０）とを一体化した構成としている。このように、ＤＮＡチップ装置１０に動作確認回路を組み込むことにより、検査用装置を外部に設置する必要がなく、製造工程においてスペースを節約することができる。
【００８０】
ただし、ＤＮＡマイクロアレイ装置２０と、それ以外の動作確認回路（行アドレスデコーダ３０・列アドレスデコーダ４０・データ比較回路５０・アドレス制御判定回路６０・エラー出力回路７０）とを、個別に構成したものを除く趣旨ではない。すなわち、本実施形態に係るＤＮＡチップ装置１０は、ＤＮＡマイクロアレイ装置２０と動作確認回路とを備えたＤＮＡ動作確認システムを除くものではない。このようなシステム構成であれば、ＤＮＡチップ装置１０の構造が簡略化されるので、製造が容易になる。
【００８１】
＜第２の実施形態＞
図１２は本発明の第２の実施形態に係るＤＮＡチップ装置１０Ｓの構成を示す模式図である。なお、既に説明した部分と同一部分には同一符号を付し、特に説明がない限りは重複した説明を省略する。また、以下の各実施形態も同様にして重複した説明を省略する。
【００８２】
本実施形態に係るＤＮＡチップ装置１０Ｓは、第１の実施形態に係るＤＮＡチップ装置１０に対し、ＲＯＭデータ判定回路６６をさらに備える。また、ＤＮＡマイクロアレイ装置２０は、ユニットセル２１毎にＲＯＭ２３を備え、エラー信号出力回路７０は、ＲＯＭエラー信号出力回路７３を備える。
【００８３】
ＲＯＭ２３は、ＤＮＡマイクロアレイ装置２０のユニットセル２１毎に設定される行アドレスデータ及び列アドレスデータを予め記憶するものである。例えば、図１３に概念を示すように、ユニットセル２１Ｘに対応するＲＯＭ２３Ｘには、アドレス番号ｘｘｘｘが予め記憶されている。
【００８４】
ＲＯＭデータ判定回路６６は、行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭ２３に記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定する機能を有する。また、判定の結果を、ＲＯＭエラー信号出力回路７３に出力する。
【００８５】
ＲＯＭエラー信号出力回路７３は、ＲＯＭデータ判定回路６６による判定の結果が否の場合、ＲＯＭエラー信号を外部の出力装置に出力するものである。
【００８６】
次に、本実施形態に係るＤＮＡチップ装置１０Ｓの動作について図１４のフローチャートを用いて説明する。
【００８７】
なお、ステップＳ１３までは、第1の実施形態に係るＤＮＡチップ装置１０と同様の処理が実行されるので、説明を省略する。
【００８８】
ステップＳ５において、データエラーもアドレスエラーもなされない場合、ＲＯＭデータ判定回路６６により、ＲＯＭ２３に記憶されている各アドレスデータが読み出される（Ｓ１４）。
【００８９】
続いて、読み出されたアドレスデータと、外部のアドレス制御部５により指定されるアドレスデータとが比較される。この比較の結果、両者が一致しない場合には、ＲＯＭエラー信号がエラー信号出力回路７０に送出される（Ｓ１５−Ｎｏ）。
【００９０】
この結果、エラー信号出力回路７０では、このＤＮＡチップ装置１０は不良品であるとして、エラー信号を外部の出力装置に出力する（Ｓ５）。
【００９１】
一方、読み出されたアドレスデータと、指定されるアドレスデータとが一致する場合には、実際のユニットセル２１に対して、アドレス制御が正常に行なわれていることが確認できる（Ｓ１５−Ｙｅｓ）。
【００９２】
以上説明したように、本実施形態に係るＤＮＡチップ装置１０Ｓにおいて、ＤＮＡマイクロアレイ装置２０は、ユニットセル２１毎に設定される行アドレスデータ及び列アドレスデータを予め記憶するＲＯＭ２３を備え、行アドレスデータ及び列アドレスデータが指定された場合、ＲＯＭ２３に記憶された各アドレスデータを読出処理し、指定された各アドレスデータと読出処理された各アドレスデータとを比較し、両者が一致するか否かを判定するためのＲＯＭデータ判定回路６６を備えた構成により、行制御信号および列制御信号が各ユニットセル２１に正常にアクセスしているか否かを確認することができる。
【００９３】
＜第３の実施形態＞
本実施形態に係るＤＮＡチップ装置１０Ｔでは、第２の実施形態に係るＲＯＭ２３に記憶される情報として、アドレスデータだけでなく、期待値データも記憶されている。
【００９４】
具体的には、各ユニットセル２１においてハイブリダイゼーションが生じるときに、予期される期待値データを予め記憶する。これにより、図１５に概念を示すように、ＲＯＭデータ判定回路６６において、期待値データと検出値データとを比較することができる。なお、期待値データは、各種文献等に基づいて予め設定される検出値である。
【００９５】
次に、本実施形態に係るＤＮＡチップ装置１０Ｔの動作について図１６のフローチャートを用いて説明する。
【００９６】
なお、ステップＳ１５までは、第２の実施形態に係るＤＮＡチップ装置１０Ｓと同様の処理が実行されるので、説明を省略する。
【００９７】
ステップＳ５において、エラー信号が出力されていない場合、アドレス制御に異常がないとして、ＤＮＡチップ装置１０ＴをＤＮＡ判定に用いることができる。
【００９８】
本実施形態に係るＤＮＡチップ装置１０ＴをＤＮＡ判定に用いるために、各ユニットセル２１において、判定用ＤＮＡと被判定用ＤＮＡとがハイブリダイゼーションを生じるような状態にする（Ｓ１６，Ｓ１７）。
【００９９】
ここで、ハイブリダイゼーションが生じなければ、スポット電極から電流が検出されず、被検体には判定用ＤＮＡが含まれないと判定される（Ｓ１７−Ｎｏ，Ｓ１８）。
【０１００】
一方、ハイブリダイゼーションが生じると電流が検出され、検出値データとしてＲＯＭデータ判定回路６６に入力される（Ｓ１７−Ｙｅｓ）。
【０１０１】
続いて、ＲＯＭデータ判定回路６６において、ＲＯＭ２３に記憶された期待値データが読出処理され、その期待値データと、ハイブリダイゼーションが生じる際に検出される検出値データとが比較される（Ｓ１９，Ｓ２０）。
【０１０２】
両者の値が一致しない場合には、ハイブリダイゼーションが生じなかったと判定され、被検体には判定用ＤＮＡが含まれないと判定される（Ｓ２０−Ｎｏ，Ｓ１８）。
【０１０３】
これに対し、両者の値が一致する場合には、ハイブリダイゼーションが生じたと判定され、被検体に判定用ＤＮＡが含まれると判定される（Ｓ２１）。
【０１０４】
以上説明したように、本実施形態に係るＤＮＡチップ装置１０Ｔにおいて、ＤＮＡマイクロアレイ装置２０Ｔは、各ユニットセルにいてハイブリダイゼーションが生じるときに、予期される期待値データを予め記憶するＲＯＭ２３を備え、ＤＮＡマイクロアレイ装置２０において、ハイブリダイゼーションが生じる場合に、ＲＯＭ２３に記憶された期待値データを読出処理し、期待値データと、ハイブリダイゼーションが生じる際に検出される検出値データとを比較し、両者が一致するか否かを判定するためのＲＯＭデータ判定回路６６を備えた構成により、ハイブリダイゼーションが行なわれているか否かを高確度に検出できる。
【０１０５】
なお、ＲＯＭ２３にはアドレスデータや期待値データに限らず、その他のユニットセル毎に固有のデータを記憶しても良い。
【０１０６】
固有のデータを記憶する場合は、予めユニットセル２３とその固有のデータとを対応付けたテーブル情報を外部の記憶手段等に記憶しておく。そして、ユニットセル２１が動作する際に、外部の記憶手段からテーブル情報を抽出して、予め記憶されている固有のデータと、ＲＯＭ２３から読み出した固有のデータとを比較する。それゆえ、ＲＯＭ２３に事前にユニットセル２１毎に固有のデータを記憶しておけば、そのデータの読み出すことにより、ユニットセル２１に正しくアクセスされているかを確認できる。
【０１０７】
換言すると、ＤＮＡマイクロアレイ装置２０が、ユニットセル２１毎に設定される固有データを予め記憶するＲＯＭ２３を備え、各アドレスデータが指定された場合、ＲＯＭ２３に記憶された固有データを読出処理し、その固有データがユニットセルに対応するものであるか否かを判定するためのＲＯＭデータ判定回路６６を備えることにより、各ユニットセル２１に正常にアクセスされているか否かを確認することができる。
【０１０８】
＜その他＞
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係るＤＮＡチップ装置１０の構成を示す模式図である。
【図２】同実施形態に係る行アドレスデコーダ２０の機能を説明するための図である。
【図３】同実施形態に係る列アドレスデコーダ３０の機能を説明するための図である。
【図４】同実施形態に係るアドレス制御判定回路６０の構成を示す模式図である。
【図５】同実施形態に係る行識別信号出力回路６１Ｒの論理回路の例を示す図である。
【図６】同実施形態に係る行判定信号出力回路６２Ｒの論理回路の例を示す図である。
【図７】同実施形態に係る行アドレス制御判定回路の機能を説明するための図である。
【図８】同実施形態に係る列識別信号出力回路６１Ｃの論理回路の例を示す図である。
【図９】同実施形態に係る列判定信号出力回路６２Ｃの論理回路の例を示す図である。
【図１０】同実施形態に係る列アドレス制御判定回路６０Ｃの機能を説明するための図である。
【図１１】同実施形態に係るＤＮＡチップ装置１０の動作について説明するためのフローチャートである。
【図１２】本発明の第２の実施形態に係るＤＮＡチップ装置１０Ｓの構成を示す模式図である。
【図１３】同実施形態に係るＲＯＭに記憶される情報の概念を示す図である。
【図１４】同実施形態に係るＤＮＡチップ装置１０Ｓの動作について説明するためのフローチャートである。
【図１５】本発明の第３の実施形態に係るＲＯＭデータ判定回路６５の機能を説明するための図である。
【図１６】同実施形態に係るＤＮＡチップ装置１０Ｔの動作について説明するためのフローチャートでる。
【符号の説明】
【０１１０】
５…アドレス制御部、６…データ制御部、１０…ＤＮＡチップ装置、
２０…ＤＮＡマイクロアレイ装置、２１…ユニットセル、２２…ＲＡＭ、２３…ＲＯＭ、
３０…行アドレスデコーダ、４０…列アドレスデコーダ、５０…データ比較回路、
６０…アドレス制御判定回路、６０Ｒ…行アドレス制御判定回路、
６０Ｃ…列アドレス制御回路、６１Ｒ…行識別信号出力回路、
６１Ｃ…列識別信号出力回路、６２Ｒ…行判定信号出力回路、
６２Ｃ…列判定信号出力回路、６３Ｒ…行判定信号選択回路、
６３Ｃ…列判定信号選択回路、６４Ｒ…行判定回路、６４Ｃ…列判定回路、
６６…ＲＯＭデータ判定回路、７０…エラー信号出力回路、
７１…データエラー信号出力回路、７２…アドレスエラー信号出力回路、
７３…ＲＯＭエラー信号出力回路。
【図１】
0004774980.tif 000002
【図２】
0004774980.tif 000003
【図３】
0004774980.tif 000004
【図４】
0004774980.tif 000005
【図５】
0004774980.tif 000006
【図６】
0004774980.tif 000007
【図７】
0004774980.tif 000008
【図８】
0004774980.tif 000009
【図９】
0004774980.tif 000010
【図１０】
0004774980.tif 000011
【図１１】
0004774980.tif 000012
【図１２】
0004774980.tif 000013
【図１３】
0004774980.tif 000014
【図１４】
0004774980.tif 000015
【図１５】
0004774980.tif 000016
【図１６】
0004774980.tif 000017