(57)【特許請求の範囲】
【請求項１】
高耐圧トランジスタを有する半導体装置を製造する方法であって、
表面が第１導電型の半導体基板に第２導電型の不純物を導入することにより、前記半導体基板の内部に低濃度不純物領域を形成する工程と、
一方が前記低濃度不純物領域の上に位置し、他方が前記低濃度不純物領域が形成されていない領域において素子分離用の絶縁層となる、一対の絶縁膜を前記半導体基板の内部に形成する工程と、
前記低濃度不純物領域の上に形成された前記絶縁膜の上からチャンネルとなるべき領域上の一部にかけての領域を覆うレジストパターンを形成する工程と、
前記レジストパターンおよび前記絶縁膜をマスクとして、前記半導体基板に第１導電型の不純物を導入することにより、前記半導体基板の内部であって、前記低濃度不純物領域と離間した位置に、前記高耐圧トランジスタの閾値電圧を調整するための不純物層を形成する工程と、
前記レジストパターンを除去する工程と、
前記不純物層の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上から、前記一対の絶縁膜のうち前記低濃度不純物領域の上に位置する絶縁膜の上にかけて、ゲート電極を形成する工程と、
前記一対の絶縁膜および前記ゲート電極をマスクとして、前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板の内部にソース拡散層を構成する不純物領域、および前記低濃度不純物領域とでドレイン拡散層を構成する不純物領域を形成する工程と、
前記ゲート電極を形成する工程の後、熱処理により、前記不純物層および前記低濃度不純物領域に含まれる不純物を、両者が接触するまで前記半導体基板の主面に沿った方向に拡散させる工程とを含み、
前記不純物層は、前記チャンネルとなるべき領域から前記ソース拡散層に重なるように連続的に形成され、
前記不純物層の深さは、前記ソース拡散層および前記低濃度不純物領域より浅く形成されることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より特定的には、オフセット構造を有する高耐圧トランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トランジスタの耐圧・リーク特性を安定させる手法として、オフセット構造を有する高耐圧トランジスタが知られている（例えば、特許文献１の図６）。このような高耐圧トランジスタでは、ドレイン拡散層は、ゲート電極側に配置される不純物領域（以下、低濃度不純物領域と称す）と、この領域よりも不純物濃度が高い領域（以下、高濃度不純物領域と称す）とで構成される。また、ＬＯＣＯＳ法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ
Ｓｉｌｉｃｏｎ：シリコン局所酸化法）や、ＳＴＩ法（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）といったトレンチ構造などによる素子分離が行われている。
【０００３】
図６は、ＬＯＣＯＳ法による素子分離が行われた、オフセット構造を有するＭＯＳ型トランジスタを備えた半導体装置の断面図である。図６において、半導体基板１は、高耐圧トランジスタ２０ｄを形成するためのベースとなる基板であり、その上には、第１導電型のウェル拡散層２が形成されている。ウェル拡散層２の表面には、素子分離用の絶縁層として、ＬＯＣＯＳ酸化膜６ａおよび６ｂが形成されている。
【０００４】
第２導電型のソース拡散層１１ａは、ＬＯＣＯＳ酸化膜６ａと接するようにウェル拡散層２の内部に形成される。第２導電型のドレイン拡散層１１ｂは、低濃度不純物領域５ａと高濃度不純物領域５ｂとで構成され、低濃度不純物領域５ａは、ソース拡散層１１ａの側でかつＬＯＣＯＳ酸化膜６ｂの下部に配置される。このような構成を有する低濃度不純物領域５ａは、オフセットドレイン拡散層とも称される。
【０００５】
ウェル拡散層２の内部における、ソース拡散層１１ａとドレイン拡散層１１ｂとの間は、チャンネルとなるべき領域（以下、チャンネル領域と称す）であり、このチャンネル領域およびソース拡散層１１ａに重なるように、第１導電型の不純物層１５が形成されている。チャンネル領域の上には、ゲート絶縁膜８が形成されており、ゲート絶縁膜８の上には、ゲート電極９が形成されている。
【０００６】
ここで、不純物層１５は、高耐圧トランジスタ２０ｄの閾値電圧を調整する閾値電圧調整用不純物層である。この不純物層１５は、イオン注入法などにより、ソース拡散層１１ａおよびチャンネル領域に第１導電型の不純物を導入し、導入した不純物を熱拡散することにより形成される。このようにチャンネル領域に不純物層１５が形成されていることで、ゲート電極９あるいはドレイン拡散層１１ｂに、高電圧を印加することが可能となる。
【特許文献１】特開平９−２２３７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような構成を有する高耐圧トランジスタ２０ｄは、電流駆動能力が低下しやすく、このことが大きな問題となっている。図６において、枠内の図は、ＬＯＣＯＳ酸化膜６ｂのチャンネル領域側の拡大図である。図６において、不純物層１５の端部は、低濃度不純物領域５ａの端部と重なっている。以下、両者が重なった部分を、重なり部３０と称す。不純物層１５と低濃度不純物領域５ａとは、互いに反対導電型を有している。従って、重なり部３０では、伝導に寄与するキャリヤ濃度が低くなって寄生抵抗が生じ、高抵抗となる。これによって高耐圧トランジスタの電流駆動能力が低下する。
【０００８】
そこで、上記特許文献１では、上記のように構成された半導体装置のチャンネル領域に、さらに別の不純物層を設けることにより、上記課題を解決する手法を提案している。図７は、このような構成を有する半導体装置の断面図である。図７において、図６に示す半導体装置と同様に構成された半導体装置のチャンネル領域には、ドレイン拡散層１１ｂと同一導電型を有する高濃度不純物層４０が、さらに形成されている。この高濃度不純物層４０は、不純物層１５を形成した後に、チャンネル領域に、ドレイン拡散層１１ｂと同一導電型を有する不純物を導入し、この不純物を熱拡散することにより得られる。
【０００９】
このような構成を有する高耐圧トランジスタ２０ｅは、不純物層１５の不純物により低濃度不純物領域５ａの不純物が補償されて、重なり部３０における空乏層６０がのびることにより、ドレイン拡散層１１ｂあるいはゲート電極９の高耐圧を確保できる。一方、高濃度不純物層４０により、閾値電圧を所望の値に調節することで、トランジスタの電流駆動能力を高めることができる。
【００１０】
しかしながら上記の手法では、不純物層１５および高濃度不純物層４０を形成するときの半導体基板の深さ方向への不純物分布を、熱拡散により制御している。不純物層１５は、重なり部３０において所望の空乏層６０が得られるように、その濃度を制御する必要があるが、熱拡散により不純物濃度を適切な値に制御することは困難である。また、チャンネル領域には、不純物層１５と高濃度不純物層４０とが重なりあって形成されるため、チャンネル領域の表面部分の濃度制御が困難である。
【００１１】
それゆえに、本発明の目的は、ドレイン拡散層の低濃度不純物領域の端部およびチャンネル領域における不純物濃度の制御が容易であり、ドレイン拡散層あるいはゲート電極の高耐圧を確保できるとともに、トランジスタの電流駆動能力の低下を抑制できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、高耐圧トランジスタを有する半導体装置に向けられており、この半導体装置は、表面が第１導電型の半導体基板、この半導体基板の内部に形成された第２導電型のソース拡散層およびドレイン拡散層と第１導電型の不純物層、並びに、この半導体基板の上に形成されたゲート電極およびゲート絶縁膜を備える。ドレイン拡散層は、ソース拡散層側に形成された第２導電型の低濃度不純物領域と、この低濃度不純物領域よりも不純物濃度が高い第２導電型の高濃度不純物領域とで構成される。また、素子分離用の絶縁層が形成されていてもよく、低濃度不純物領域は、絶縁層の下部に形成されたオフセットドレイン拡散層であってもよい。
【００１３】
ここで、本発明の半導体装置の特徴は、低濃度不純物領域と不純物層とが、互いに不純物を補償しない位置に形成されている点にある。このような構成であると、不純物層の不純物によって低濃度不純物領域が補償されるのを抑制できる。その結果、寄生抵抗の発生が低減され、電流駆動能力の低下を抑制できる。また、ゲート電極やドレイン拡散層に高電圧を印加して動作できる。
【００１４】
低濃度不純物領域と不純物層とが、互いに不純物を補償しない位置に形成されているとは、例えば、両者が、離間した位置にある、あるいは、接する位置にあることをいう。また、両者の間には、第２導電型の境界不純物層がさらに形成されていてもよい。
【００１５】
本発明は、上記のような構成を有する半導体装置の製造方法にも向けられている。この製造方法では、まず、表面が第１導電型の半導体基板に第２導電型の不純物を導入することにより、半導体基板の内部に低濃度不純物領域を形成する。次に、半導体基板の内部に、一方が低濃度不純物領域の上にあるように、素子分離用の一対の絶縁層を形成する。次に、低濃度不純物領域の上に形成された絶縁層の上に、チャンネルとなるべき領域の一部を含めて覆うレジストパターンを形成する。次に、レジストパターンおよび絶縁層をマスクとして、半導体基板に第１導電型の不純物を導入することにより、半導体基板の内部であって、低濃度不純物領域と離間した位置に不純物層を形成する。次に、レジストパターンを除去し、半導体基板のチャンネルとなるべき領域の上に、ゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。そして、一対の絶縁層およびゲート電極をマスクとして、半導体基板に第２導電型の不純物を導入することにより、半導体基板の内部にソース拡散層およびドレイン拡散層を形成する。
【００１６】
また、ゲート電極を形成する工程の後に、熱処理により、不純物層および低濃度不純物領域に含まれる不純物を、両者が接触するまで、半導体基板の主面に沿った方向に拡散させてもよい。
【００１７】
また、上記とは別の製造方法として、次のようなものがある。この製造方法では、まず、表面が第１導電型の半導体基板に第２導電型の不純物を導入することにより、半導体基板の内部に低濃度不純物領域を形成する。次に、半導体基板の内部に、一方が低濃度不純物領域の上にあるように、素子分離用の一対の絶縁層を形成する。次に、絶縁層をマスクとして、半導体基板の内部に第１導電型の不純物を導入することにより、不純物層を形成する。次に、半導体基板の上に、少なくとも、チャンネルとなるべき領域の前記低濃度不純物領域側の上部に開口部を有するレジストパターンを形成する。次に、このレジストパターンマスクとして、半導体基板に第２導電型の不純物を導入することにより、半導体基板の内部に境界不純物層を形成する。次に、レジストパターンを除去する。次に、チャンネルとなるべき領域の上に、ゲート絶縁膜を形成する。次に、ゲート絶縁膜上にゲート電極を形成する。次に、絶縁層およびゲート電極をマスクとして、半導体基板に第２導電型の不純物を導入することで、半導体基板の内部にソース拡散層およびドレイン拡散層を形成する。
【００１８】
これらの製造方法により、ドレイン拡散層の低濃度不純物領域の端部およびチャンネル領域における不純物濃度の制御を容易に行うことができる。また、電流駆動能力に優れた高耐圧トランジスタを備えた半導体装置を容易に製造できる。
【発明の効果】
【００１９】
以上のように本発明によれば、ドレイン拡散層の低濃度不純物領域と、チャンネル領域に形成される、低濃度不純物領域とは逆の導電型である不純物層とを、互いに不純物を補償しない位置に形成することで、ゲート電極あるいはドレイン拡散層への高電圧の印加が可能になるとともに、チャンネル領域での電流駆動能力の低下を抑制できる、高耐圧トランジスタを備えた半導体装置およびその製造方法を実現できる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る、ＬＯＣＯＳ法による素子分離が行われた、オフセット構造を有するＭＯＳ型トランジスタを備えた半導体装置の断面図である。図１に示す半導体装置は、表面にウェル拡散層２が設けられた半導体基板１の上に形成されている。半導体基板１は、高耐圧トランジスタ２０ａを形成するためのベースとなる基板であり、この基板の上には、第１導電型のウェル拡散層２が形成されている。ウェル拡散層２の表面には、素子分離用の絶縁層として、ＬＯＣＯＳ酸化膜６ａおよび６ｂが形成されている。
【００２１】
第２導電型のソース拡散層１１ａは、ＬＯＣＯＳ酸化膜６ａと接するようにウェル拡散層２の内部に形成される。第２導電型のドレイン拡散層１１ｂは、低濃度不純物領域５ａと高濃度不純物領域５ｂとで構成され、低濃度不純物領域５ａはＬＯＣＯＳ酸化膜６ｂの下部に配置される。このような構成を有する低濃度不純物領域５ａは、オフセットドレイン拡散層とも称される。
【００２２】
不純物層７は、ソース拡散層１１ａおよびチャンネル領域に、低濃度不純物領域５ａとは反対の導電型、すなわち第１導電型の不純物をイオン注入法などにより導入することによって形成される。この不純物層７は、高耐圧トランジスタ２０ａの閾値電圧を調整する閾値電圧調整用不純物層である。チャンネル領域の上には、ゲート絶縁膜８を介してゲート電極９が形成される。
【００２３】
ここで、本実施形態に係る半導体装置では、図６および図７に示す従来の半導体装置とは異なり、不純物層７と低濃度不純物領域５ａとが、互いに不純物を補償しない位置、すなわち、両者が間隔Ｔを持って離間した位置にある。不純物層７と低濃度不純物領域５ａとが、このような位置関係にあると、上記従来例で問題となっていた、両者の重なり部３０がなくなる。従って、低濃度不純物領域５ａのチャンネル領域側の端部での寄生抵抗の発生が解消できる。
【００２４】
また、チャンネル領域に不純物層７があることで、閾値電圧を所望の値に調整でき、高耐圧トランジスタ２０ａの電流駆動能力を高めることができる。また、オフセットドレイン拡散層が形成されていることで、ゲート電極９あるいはドレイン拡散層１１ｂに印加する高電圧動作が可能となる。さらに、チャンネル領域には不純物層７のみが形成されているので、この領域の表面部分の濃度制御が容易である。
【００２５】
図２は、図１に示す半導体装置を製造する過程における、各段階での基板およびその上面の断面図である。以下、図２を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。
【００２６】
図２（ａ）は、基板上に、酸化シリコン膜および窒化シリコン膜を形成した状態を示す。まず、Ｐ型の半導体基板１の表面に、Ｐ型のウェル拡散層２を形成する。次に、ウェル拡散層２の表面に、ＳｉＯ2（酸化シリコン）膜３およびＳｉＮ（窒化シリコン）膜４を、酸化法あるいはＣＶＤ法（Ｃｈｅｍｉｃａｉ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）により順次堆積する。
【００２７】
図２（ｂ）は、基板上に、低濃度不純物領域５ａを形成するための、マスクパターンを形成した様子を示す。まず、ＳｉＯ2膜３とＳｉＮ膜４に、フォトリソグラフィ処理およびドライエッチング処理等を施して、ＬＯＣＯＳ酸化膜６ａおよび６ｂが形成されるべき領域に、開口部を形成する。次に、ドレイン拡散層１１ｂが形成されるべき側の開口部を残し、他方の開口部を覆うようにレジストを塗布することにより、レジスト膜を形成する。このレジスト膜に露光・現像を行って、所望の形状にパターニングされたレジストパターン１２を形成する。そして、パターニングされたＳｉＯ2膜３、ＳｉＮ膜４およびレジストパターン１２をマスクとして、Ｎ型不純物（例えば、リン、砒素、アンチモン）のイオン注入を行う。これにより、ウェル拡散層２の内部に、低濃度不純物領域５ａが形成される。
【００２８】
図２（ｃ）は、ウェル拡散層２の表面にＬＯＣＯＳ酸化膜６ａおよび６ｂを形成した様子を示す。まず、レジストパターン１２を除去する。そして、１０００℃の熱処理を施すことにより、ＳｉＮ膜４を耐酸化マスクとしてウェル拡散層２の表面を熱酸化すると共に、低濃度不純物領域５ａに注入したＮ型不純物を熱拡散する。これにより、ウェル拡散層２の表面に、厚み７０ｎｍ程度のＬＯＣＯＳ酸化膜６ａおよび６ｂが形成され、同時に、低濃度不純物領域５ａが深く形成される。ＳｉＮ膜４およびＳｉＯ2膜３は、エッチング処理により除去する。
【００２９】
図２（ｄ）は、基板上に所望の形状にパターニングしたレジストパターン１３を形成し、ウェル拡散層２の内部に不純物層７を形成した様子を示す。まず、ＬＯＣＯＳ酸化膜６ｂの上に、チャンネル領域の一部を含めて覆うレジストパターン１３を形成する。このレジストパターン１３とＬＯＣＯＳ酸化膜６ａとをマスクにして、ウェル拡散層２にＰ型不純物（例えば、ボロン、アルミニウム）のイオン注入を行う。これにより、低濃度不純物領域５ａと間隔Ｔをおいたウェル拡散層２の内部に、不純物層７が形成される。
【００３０】
図２（ｅ）は、ウェル拡散層２の内部にソース拡散層１１ａおよびドレイン拡散層１１ｂを、基板上にゲート絶縁膜８およびゲート電極９を形成した様子を示す。まず、レジストパターン１３を除去する。次に、ＬＯＣＯＳ酸化膜６ａおよび６ｂの間におけるウェル拡散層２の表面に、熱酸化やＣＶＤ法によりＳｉＯ2膜を堆積する。次いで、このＳｉＯ2膜の上にＣＶＤ法によりポリシリコン膜を堆積する。そして、これらの膜をフォトリソグラフィ処理およびドライエッチング処理などを施して必要なパターンを形成することにより、ゲート絶縁膜８およびゲート電極９を形成する。
【００３１】
次に、ゲート電極９、ＬＯＣＯＳ酸化膜６ａおよび６ｂをマスクとして、ウェル拡散層２の内部にＮ型不純物のイオン注入を行うことにより、高濃度不純物領域５ｂとソース拡散層１１ａとを形成する。これにより、オフセット構造を有する高耐圧トランジスタ２０ａが形成される。
【００３２】
上記のように構成された高耐圧トランジスタ２０ａにおける、代表的な表面不純物濃度は、ウェル拡散層２では３×１０15ａｔｏｍｓ／ｃｍ3、低濃度不純物領域５ａでは５×１０16ａｔｏｍｓ／ｃｍ3、ソース拡散層１１ａ及び高濃度不純物領域５ｂでは５×１０20ａｔｏｍｓ／ｃｍ3、不純物層７では１×１０17ａｔｏｍｓ／ｃｍ3程度である。
【００３３】
ここで、本実施形態に係る半導体装置の特徴部分である、不純物層７と低濃度不純物領域５ａとの間隔Ｔについて、詳しく説明する。図１において、低濃度不純物領域５ａと不純物層７との間隔Ｔは、例えば、約１μｍ以下である。両者の間隔が１μｍ以下である部分は、閾値電圧が低く、抵抗増加の原因となりにくいためである。
【００３４】
また、不純物層７と低濃度不純物領域５ａとの間には、閾値電圧調整用の不純物が注入されない部分ができるので、低濃度不純物領域５ａのＰ型不純物と不純物層７のＮ型不純物とが互いに補償することがなくなる。従って、低濃度不純物領域５ａのチャンネル領域側端部におけるキャリヤ濃度の低下が抑制され、電流駆動能力の良いトランジスタが実現できる。
【００３５】
また、低濃度不純物領域５ａと不純物層７とは、図３に示すように、接していてもよい。図３に示す半導体装置は、図２（ｅ）に示す工程において、熱処理により、不純物層７および低濃度不純物領域５ａに含まれる不純物を、半導体基板の主面に沿った方向に拡散させて、不純物層７と低濃度不純物領域５ａとを接触させることにより得られる。このような構成は、熱処理の程度を好適に制御することにより、容易に実現できる。
【００３６】
なお、このような構成を有する高耐圧トランジスタ２０ｂでは、低濃度不純物領域５ａと不純物層７との間に隙間がないが、上述のように、両者の間隔が１μｍ程度以下の部分では、閾値電圧が低いため、抵抗増加の原因とはなりにくい。
【００３７】
なお、上記説明では、不純物層７は、チャンネル領域およびソース拡散層１１ａに重なるように形成されている。しかし、この不純物層７は、少なくともチャンネル領域に形成されていれば、閾値電圧調整用不純物層としての役割を果たす。
【００３８】
（第２の実施形態）
本実施形態では、低濃度不純物領域５ａと不純物層７との間に、境界不純物層を設けた半導体装置について説明する。なお、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成を有するので、以下では両者の違いについてのみ説明する。
【００３９】
図４は、本発明の第２の実施形態に係る半導体装置の断面構造を示す。図４において、低濃度不純物領域５ａと不純物層７との間には、第２導電型を有する境界不純物層１０が設けられている。
【００４０】
図５は、図４に示す半導体装置を製造する過程における、各段階での基板およびその上面の断面図を示す。以下、図５を用いて、第２の実施形態に係る半導体装置の製造方法を説明する。なお、図５（ａ）から図５（ｃ）に示す工程は、上記第１の実施形態に係る図２（ａ）から図２（ｃ）に示す工程と同じであるので、ここでは説明を省略する。
【００４１】
図５（ｄ）は、所望の形状にパターニングしたレジストパターン１４と、ウェル拡散層２の内部に不純物層７および境界不純物層１０を形成した様子を示す。まず、ＬＯＣＯＳ酸化膜６ａおよび６ｂをマスクとして、ウェル拡散層２にＮ型不純物（例えば、リン、ヒ素）のイオン注入を行うことにより、ウェル拡散層２の内部に、Ｎ型の不純物層を形成する。このＮ型の不純物層のうち、ＬＯＣＯＳ酸化膜６ａおよび６ｂの間にある不純物層が、閾値電圧調整用の不純物層７となる。
【００４２】
次に、基板表面を覆うようにレジストを塗布し、少なくとも、チャンネル領域の低濃度不純物領域５ａ側の上部に開口部５０が形成されたレジストパターン１４を形成する。次に、レジストパターン１４およびＬＯＣＯＳ酸化膜６ｂをマスクとして、Ｐ型不純物を、表面不純物濃度が１×１０17ａｔｏｍｓ／ｃｍ3程度になるようにイオン注入する。これにより、低濃度不純物領域５ａと不純物層７との間に、境界不純物層１０が形成される。この境界不純物層１０は、低濃度不純物領域５ａおよび不純物層７の両方に重なり合っている。境界不純物層１０の幅は、約１μｍもしくはそれ以下であることが好ましい。
【００４３】
図５（ｅ）は、上記第１の実施形態に係る図２（ｅ）に示す工程と同じであるので、ここでは説明を省略する。図２（ｅ）と同じ処理を行うことで、オフセット構造を有する高耐圧トランジスタ２０ｃが形成される。
【００４４】
上記のように構成された高耐圧トランジスタ２０ｃを備えた半導体装置では、不純物層７と低濃度不純物領域５ａとが重なり合っていても、境界不純物層１０によって、低濃度不純物領域５ａの不純物濃度が増加するため、寄生抵抗の発生を抑制して、閾値電圧を低下させることができる。また、境界不純物層１０は、その幅が１μｍ程度と極狭いものであるため、チャンネル領域の表面濃度の制御は容易である。
【００４５】
なお、上記説明では、不純物層７と低濃度不純物領域５ａとが重なりあった部分に、さらに境界不純物層１０を形成したが、上記第１の実施形態で説明したように、不純物層７と低濃度不純物領域５ａとを離間させて形成し、両者の隙間に境界不純物層１０を形成してもよい。
【００４６】
上記各実施形態では、ＬＯＣＯＳ法による素子分離を行ったオフセット構造を有するＭＯＳトランジスタを例に挙げて説明したが、本発明は、ＳＴＩ法による素子分離を行ったオフセット構造を有するＭＯＳトランジスタにも有効である。
【００４７】
また、上記各実施形態では、Ｐ型のＭＯＳトランジスタを例に挙げて説明したが、本発明は、Ｎ型のＭＯＳトランジスタにも適用できる。Ｎ型ＭＯＳトランジスタは、半導体基板の表面、不純物層がＮ型であり、ソース拡散層、ドレイン拡散層がＰ型となる。また、上記各実施形態で述べたトランジスタと同様の方法で、ＣＭＯＳトランジスタを用いた高耐圧トランジスタを構成することも可能である。
【産業上の利用可能性】
【００４８】
本発明の半導体装置は、チャンネル領域側のドレイン拡散層における寄生抵抗の発生を抑制して、安定した高耐圧トランジスタの電流駆動能力を維持できるという特徴を有するので、ＬＯＣＯＳ法やＳＴＩ法などによるオフセット構造を有する高耐圧トランジスタを備えた半導体装置およびその製造方法等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図
【図２】図１に示す半導体装置の製造工程を示す図
【図３】本発明の第１の実施形態に係る半導体装置の別の構成を示す断面図
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図
【図５】図４に示す半導体装置の製造工程を示す図
【図６】従来の半導体装置の構成を示す断面図
【図７】従来の半導体装置の構成を示す断面図
【符号の説明】
【００５０】
１  半導体基板
２  ウェル拡散層
３  ＳｉＯ2膜
４  ＳｉＮ膜
５ａ  低濃度不純物領域
５ｂ  高濃度不純物領域
６ａ，６ｂ  ＬＯＣＯＳ酸化膜
７  不純物層
８  ゲート絶縁膜
９  ゲート電極
１０  境界不純物層
１１ａ  ソース拡散層
１１ｂ  ドレイン拡散層
１２  レジストパターン
１３  レジストパターン
１５  不純物層
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ  高耐圧トランジスタ
３０  重なり部
４０  高濃度不純物層
５０  開口部
【図１】
0004711636.tif 000002
【図２】
0004711636.tif 000003
【図３】
0004711636.tif 000004
【図４】
0004711636.tif 000005
【図５】
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【図６】
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【図７】
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