(57)【特許請求の範囲】
【請求項１】
２次元配列された複数の記憶セルと、
情報を読み出すための読出電流を第１の電源から前記各記憶セルに流すための複数の読出ビット線および複数の読出ワード線と、
前記第１の電源の電源電圧よりも低い中間電圧を生成する第２の電源とを備え、
前記複数の読出ビット線のすべておよび前記複数の読出ワード線のすべてが前記第２の電源に常時接続されて前記中間電圧が印加され、
前記各記憶セルのうちの所望の１つの記憶セルに記憶されている前記情報を読み出すときに、前記複数の読出ビット線のうちの当該１つの記憶セルに接続されている読出ビット線および当該１つの記憶セルを介して前記第１の電源から前記複数の読出ワード線のうちの当該１つの記憶セルに接続されている読出ワード線に対して、当該１つの記憶セルに記憶されている当該情報に応じた電流値の前記読出電流を供給する磁気メモリデバイス。
【請求項２】
前記複数の読出ビット線は並設され、
前記複数の読出ワード線は、前記複数の読出ビット線とそれぞれ交差するようにして並設され、
前記各記憶セルは、それぞれ、前記読出ビット線と前記読出ワード線との交差部位または当該交差部位近傍に配設されると共に当該読出ビット線および当該読出ワード線に接続されている請求項１記載の磁気メモリデバイス。
【請求項３】
前記第２の電源は、抵抗およびダイオードから構成された並列回路を介して前記複数の読出ビット線および複数の読出ワード線に接続されている請求項１または２記載の磁気メモリデバイス。
【請求項４】
前記中間電圧は、前記第１の電源の電源電圧よりも半導体ｐｎ接合の固有電位障壁以上低い電圧に規定されていることを特徴とする請求項１から３のいずれかに記載の磁気メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果発現体を含む記憶セルを備えて情報の記録および読出しが可能に構成された磁気メモリデバイスに関するものである。
【背景技術】
【０００２】
この種の磁気メモリデバイスとして、本願出願人が既に提案した特開２００４−１１９６３８号公報に開示された磁気メモリデバイスが知られている。この磁気メモリデバイスは、磁気ランダムアクセスメモリ（以下、「ＭＲＡＭ：Magnetic Random Access Memory 」ともいう）であって、図５に示すように、全体としてマトリクスを構成するように多数の記憶セル１がワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）にそれぞれ配列された記憶セル群１４と、Ｘ方向に複数配列された読出ワード線６と、２本の線路５ａ，５ｂで１組を構成しこの組がＹ方向に複数配列された読出ビット線５とを備えている。各記憶セル１は、一対の記憶素子１ａ，１ｂを備えて構成されている。各記憶素子１ａ，１ｂは、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）またはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）を利用して構成された磁気抵抗効果発現体２ａ，２ｂと、各磁気抵抗効果発現体２ａ，２ｂにそれぞれ直列に接続されている逆流防止用の２つのダイオードＤａ，Ｄｂとを備えて構成されて、読出ワード線６と読出ビット線５の各交差部位に配設されている。この場合、各交差部位に配設された１つの記憶セル１では、一方の磁気抵抗効果発現体２ａは、その一端がダイオードＤａを介して読出ビット線５の一方の線路５ａに接続され、かつその他端が読出ワード線６に接続されている。また、他方の磁気抵抗効果発現体２ｂは、その一端が一方の線路５ａと組を成す他方の線路５ｂにダイオードＤｂを介して接続され、かつその他端が共通の読出ワード線６に接続されている。また、各記憶セル１は、一対の磁気抵抗効果発現体２ａ，２ｂのうちの一方の抵抗値が他方の抵抗値よりも高くなる状態と低くなる状態のいずれの状態になるかに基づいて、１つの情報（「０」または「１」のディジタル情報）を記憶する。
【０００３】
また、読出ビット線５の一端側には、記憶セル１に記憶されている情報を読み出すための読出回路２３（同図では読出回路２３ｎ，２３ｎ＋１を示す）がそれぞれ接続されている。この場合、読出回路２３は、読出ビット線５を構成する各線路５ａ，５ｂの各一端にそれぞれ接続された２つのスイッチ（同図では、一例として半導体スイッチとしてのバイポーラトランジスタＱ１，Ｑ２）と、これらのバイポーラトランジスタＱ１，Ｑ２を介して一端側が線路５ａ，５ｂにそれぞれ接続されると共に他端側が電源電圧Ｖｃｃに接続された２つの感知用抵抗Ｒ１，Ｒ２と、各感知用抵抗Ｒ１，Ｒ２に発生する各電圧の差分を増幅することによって記憶セル１に記憶されている情報を読み出して出力する回路（例えば差動増幅回路）４２とを備えている。他方、各読出ワード線６の一端側には、定電流回路３３（同図では定電流回路３３ｍ，３３ｍ＋１を示す）がそれぞれ配設されている。
【０００４】
この磁気メモリデバイスでは、所望の１つの記憶セル１に記憶されている情報を読み出すときには、この所望の記憶セル１が接続されている読出ビット線５に対応する読出回路２３を、この読出回路２３に接続されているビットデコード線Ｙ（例えばビットデコード線Ｙｎ）にＹ方向アドレスデコーダ回路２２から所定の電圧を印加してこの読出回路２３のトランジスタＱ１，Ｑ２をオン状態に移行させることによって作動させる。また、所望の記憶セル１が接続されている読出ワード線６に対応する定電流回路３３を、この定電流回路３３に接続されているワードデコード線（例えばワードデコード線Ｘｍ）に所定の電圧を印加することによって作動させる。この状態では、所望の記憶セル１に接続されている読出ビット線５の各線路５ａ，５ｂの一端側には、作動した読出回路２３の各感知用抵抗Ｒ１，Ｒ２を介して電源電圧Ｖｃｃが印加される。他方、所望の記憶セル１に接続されている読出ワード線６の一端側は、作動した定電流回路３３によってグランド電位に近い電圧に接続される。これにより、所望の記憶セル１の一方の磁気抵抗効果発現体２ａには、感知用抵抗Ｒ１、トランジスタＱ１、ダイオードＤａ、磁気抵抗効果発現体２ａ、読出ワード線６および定電流回路３３の経路で電流Ｉｂ１が流れ、また所望の記憶セル１の一方の磁気抵抗効果発現体２ｂには、感知用抵抗Ｒ２、トランジスタＱ２、ダイオードＤｂ、磁気抵抗効果発現体２ｂ、読出ワード線６および定電流回路３３の経路で電流Ｉｂ２が流れる。
【０００５】
この場合、電流Ｉｂ１，Ｉｂ２の各電流値は、その総和が定電流回路３３によって一定となるように制御されているため、一対の磁気抵抗効果発現体２ａ，２ｂのうちのいずれの抵抗値が他方の抵抗値よりも大きいか否かに基づいて、一方が他方よりも大きい状態、および一方が他方よりも小さい状態のいずれかの状態となる。また、これに応じて、各感知用抵抗Ｒ１，Ｒ２において発生する電圧も変化する。したがって、読出回路２３の差動増幅回路４２は、各感知用抵抗Ｒ１，Ｒ２において発生する各電圧の差分を増幅することにより、所望の記憶セル１に記憶されている情報を読み出して出力する。
【特許文献１】特開２００４−１１９６３８号公報（第１２，１３，２１，２２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、発明者らは、上記した従来の磁気メモリデバイスを検討した結果、以下のような改善すべき課題が存在することを見出した。すなわち、この磁気メモリデバイスでは、読出ビット線５および読出ワード線６の各他端側がオープン状態のため、情報の読み出しが行われている記憶セル１に接続された１本の読出ビット線（１組の線路）５および１本の読出ワード線６を除く他の読出ビット線５および読出ワード線６はフローティング状態（特定の電位に固定されていないハイインピーダンス状態）に近い状態となっている。このため、読出ワード線６に関しては、記憶セル１からの情報の読み出しが行われる選択状態（読出ワード線６の電圧がスレッシュホールド電圧Ｖｔｈから「Ｌｏｗレベル：グランド電位に近い電圧レベル」までの間の状態）への移行については、作動した定電流回路３３によって読出ワード線６とグランドとの間などに存在している寄生容量に蓄えられている電荷が急速に放電される結果、図６に示すように短時間に完了するものの、記憶セル１からの情報の読み出しが完了した後に非選択状態（読出ワード線６の電圧がスレッシュホールド電圧Ｖｔｈから「Ｈｉｇｈレベル」までの間の状態）に移行する際には、記憶セル１および読出回路２３を介して電源Ｖｃｃから供給される電流によって上記の寄生容量を充電する必要があるため、同図において破線で示すように、Ｌｏｗレベルに移行するときと比較して、極めて長い時間を要することとなる。したがって、次の記憶セル１に対する情報の読み出しが可能になるまでの時間も、それに応じて長くなるという課題が存在している。ここで、「Ｈｉｇｈレベル」とは、ビットデコード線Ｙに印加される電圧Ｖ２からバイポーラトランジスタＱ１（Ｑ２）のベースエミッタ間電圧を引いた電圧をいう。
【０００７】
他方、各読出ビット線５は各記憶セル１の磁気抵抗効果発現体２ａ，２ｂおよびダイオードＤａ，Ｄｂを介して読出ワード線６に接続されている。このため、作動状態にある１つの読出回路２３に接続されている１本の読出ビット線５（選択状態の読出ビット線５）を除く他の読出ビット線５（非選択状態の読出ビット線５）は、選択状態にある１本の読出ワード線６を介してグランド電位に近い電圧に低下させられる（引き下げられる）。この結果、読出回路２３から各感知用抵抗Ｒ１，Ｒ２を介して電源電圧Ｖｃｃが印加されたときに（選択状態に移行したときに）、読出ビット線５とグランドとの間などに存在している寄生容量をグランド電位に近い電圧から上記したＨｉｇｈレベルまで、電源電圧Ｖｃｃから供給される電流によって充電しながら読出ビット線５の電圧を上昇させる必要が生じる。このため、電源電圧Ｖｃｃの印加開始から記憶セル１に情報の読み出しに必要な電流Ｉｂ１，Ｉｂ２を流すことが可能な電圧（Ｈｉｇｈレベル）まで読出ビット線５の電圧を上昇させるまでの時間が長くなる結果、記憶セル１からの情報の読出し時間が長時間化するという課題が存在している。
【０００８】
特に、記憶容量の大容量化の要請に応えるべく、読出ビット線５および読出ワード線６に接続する記憶セル１の数を増加させたときには、磁気メモリデバイスのデバイスサイズの大型化が容認されない状況下においては、各読出ビット線５および各読出ワード線６をより細くし、しかも各読出ビット線５，５同士および各読出ワード線６，６同士を一層接近させて並設させなければならないため、各読出ビット線５および各読出ワード線６の抵抗値および寄生容量が増大する。したがって、読出ワード線６を選択状態から非選択状態に復帰させるのに長時間を要したり、電源電圧Ｖｃｃの印加開始から記憶セル１に情報の読み出しに必要な電流Ｉｂ１，Ｉｂ２を流すことが可能な電圧まで読出ビット線５の電圧を上昇させるまでの時間が長くなるという上記の各課題が一層顕著となる。
【０００９】
本発明は、かかる課題を解決すべくなされたものであり、情報を高速に読み出し得る磁気メモリデバイスを提供することを主目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成すべく本発明に係る磁気メモリデバイスは、２次元配列された複数の記憶セルと、情報を読み出すための読出電流を第１の電源から前記各記憶セルに流すための複数の読出ビット線および複数の読出ワード線と、前記第１の電源の電源電圧よりも低い中間電圧を生成する第２の電源とを備え、前記複数の読出ビット線のすべておよび前記複数の読出ワード線のすべてが前記第２の電源に常時接続されて前記中間電圧が印加され、前記各記憶セルのうちの所望の１つの記憶セルに記憶されている前記情報を読み出すときに、前記複数の読出ビット線のうちの当該１つの記憶セルに接続されている読出ビット線および当該１つの記憶セルを介して前記第１の電源から前記複数の読出ワード線のうちの当該１つの記憶セルに接続されている読出ワード線に対して、当該１つの記憶セルに記憶されている当該情報に応じた電流値の前記読出電流を供給する。
【００１１】
この場合、前記複数の読出ビット線は並設され、前記複数の読出ワード線は、前記複数の読出ビット線とそれぞれ交差するようにして並設され、前記各記憶セルは、それぞれ、前記読出ビット線と前記読出ワード線との交差部位または当該交差部位近傍に配設されると共に当該読出ビット線および当該読出ワード線に接続されている。
【００１２】
また、前記第２の電源は、抵抗およびダイオードから構成された並列回路を介して前記複数の読出ビット線および複数の読出ワード線に接続されている。この場合、並列回路における抵抗の値は、５００Ω以上１０ＫΩ以下の範囲内に規定されているのが好ましい。
【００１３】
さらに、前記中間電圧は、前記第１の電源の電源電圧よりも半導体ｐｎ接合の固有電位障壁以上低い電圧に規定されている。
【発明の効果】
【００１４】
本発明に係る磁気メモリデバイスによれば、第１の電源から各記憶セルに情報を読み出すための読出電流を流す読出ビット線のすべておよび読出ワード線のすべてに、第１の電源の電源電圧よりも低い中間電圧を第２の電源から例えば抵抗およびダイオードの少なくとも一方を介して印加することにより、例えば、選択状態のときにグランド電位に近い電圧に低下させられていた読出ビット線および読出ワード線については、中間電圧よりも若干高いかほぼ等しい電圧となる非選択状態に移行させる際に、読出ビット線および読出ワード線に接続されている寄生容量を第２の電源からの電流によって充電することができる。このため、読出ビット線および読出ワード線を選択状態から非選択状態に短時間に移行させることができる結果、次に情報を読み出そうとする記憶セルが接続されている読出ビット線および読出ワード線を選択状態に移行させるまでの時間を短縮することができる。他方、非選択状態から選択状態に移行させる際に、より高い電圧に移行させる必要のある読出ビット線および読出ワード線については、非選択状態において第２の電源によりその電圧が中間電圧に引き上げられているため、その電圧を中間電圧から上昇させるだけでよいため、読出ビット線および読出ワード線を非選択状態から選択状態に短時間で移行させることができる。したがって、この磁気メモリデバイスによれば、記憶容量の大容量化に伴い読出ビット線および読出ワード線の抵抗値および寄生容量が増大したとしても、記憶セルに記憶されている情報を高速に読み出すことができる。
【００１５】
また、本発明に係る磁気メモリデバイスでは、並設された複数の読出ビット線、およびこの複数の読出ビット線とそれぞれ交差するようにして並設された複数の読出ワード線を備えて読出し用線路が構成され、かつ各記憶セルが読出ビット線と読出ワード線との交差部位または交差部位近傍に配設されると共に読出ビット線および読出ワード線に接続されている構成において、複数の読出ビット線および複数の読出ワード線の各々に第２の電源が例えば抵抗およびダイオードの少なくとも一方を介して中間電圧を印加する。したがって、この磁気メモリデバイスによれば、例えば、所望の記憶セルの情報を読み出そうとするときに、この記憶セルに接続されている読出ワード線をグランド電位に近い電圧に低下させて選択状態に移行させると共に、この記憶セルに接続されている読出ビット線に電源電圧を印加して選択状態に移行させる構成において、すべての読出ワード線に中間電圧を印加しておくことにより、情報の読み出しが行われない記憶セルのみが接続されている読出ワード線を予め中間電圧に引き上げて（予め非選択状態に移行させて）おくことができる。また、選択状態の読出ワード線を非選択状態に移行させる際に、読出ワード線に接続されている寄生容量を第２の電源からの電流によって中間電圧まで急速に充電することができる。他方、すべての読出ビット線に中間電圧を印加しておくことにより、情報の読み出しが行われない記憶セルのみが接続されている読出ビット線を非選択状態となる電圧範囲内において中間電圧まで引き上げておくことができる。このため、非選択状態の読出ビット線を選択状態に移行させる際に、読出ビット線に接続されている寄生容量に対する充電を中間電圧から開始させることができる。したがって、読出ワード線や読出ビット線の抵抗値や寄生容量が大きいときであっても、読出ワード線を短時間に非選択状態に移行させたり、読出ビット線を短時間に選択状態に移行させたりできる結果、この記憶セルに記憶されている情報を高速に読み出すことができる。
【００１６】
また、本発明に係る磁気メモリデバイスでは、第２の電源が抵抗およびダイオードから構成された並列回路を介して読出ビット線および読出ワード線に中間電圧を印加することにより、読出ビット線および読出ワード線の電圧と中間電圧との電位差が大きいときであっても、ダイオードを介して中間電圧を印加できるため、非選択状態の読出ビット線および読出ワード線を極めて短時間に中間電圧に移行させることができる。したがって、記憶セルに記憶されている情報を一層高速に読み出すことができる。
【００１７】
さらに、本発明に係る磁気メモリデバイスでは、第１の電源の電源電圧よりも半導体ｐｎ接合の固有電位障壁以上低い電圧に中間電圧を規定したことにより、この中間電圧が印加されている状況下において、例えばバイポーラトランジスタや電界効果型トランジスタなどの半導体スイッチ素子を使用して、読出ビット線および読出ワード線を選択状態および非選択状態の任意の一方に移行させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して、本発明に係る磁気メモリデバイスの最良の形態について説明する。
【００１９】
まず、図１，２を参照して、本発明に係る磁気メモリデバイスＭの構成について説明する。
【００２０】
図１に示すように、磁気メモリデバイスＭは、アドレスバッファ１１、データバッファ１２、制御ロジック部１３、記憶セル群１４、Ｙ方向駆動制御回路部２１およびＸ方向駆動制御回路部３１を備えている。この場合、Ｙ方向駆動制御回路部２１は、Ｙ方向アドレスデコーダ回路２２、読出回路群２３、Ｙ方向カレントドライブ回路群２４およびＹ方向中間電圧生成回路２５を有している。他方、Ｘ方向駆動制御回路部３１は、Ｘ方向アドレスデコーダ回路３２、定電流回路群３３、Ｘ方向カレントドライブ回路群３４およびＸ方向中間電圧生成回路３５を有している。この磁気メモリデバイスＭは、記憶セル群１４、読出回路群２３、Ｙ方向カレントドライブ回路群２４、Ｙ方向中間電圧生成回路２５、定電流回路群３３、Ｘ方向カレントドライブ回路群３４およびＸ方向中間電圧生成回路３５については、データ（データバッファ１２を介して入力するデータ）のビット数（本例では一例として８つ）と同じ数だけ備え、アドレスバッファ１１を介して入力したアドレスによって特定される所定のアドレスに所定のデータを記憶する際に、この所定のデータを構成する各ビットの情報（「１」か「０」）を、各ビットに対応する記憶セル群１４におけるこの所定のアドレスの１つの記憶セル１にそれぞれ記憶させるように構成されている。また、磁気メモリデバイスＭに含まれている各構成要素は、電源端子ＰＷとグランド端子ＧＮＤとの間に直流電圧源（本発明における第１の電源）から供給される電源電圧Ｖｃｃによって作動する。
【００２１】
この場合、アドレスバッファ１１は、外部アドレス入力端子Ａ０〜Ａ２０を備え、この外部アドレス入力端子Ａ０〜Ａ２０から取り込んだアドレス信号（例えばアドレス信号のうちの上位のアドレス信号）をＹ方向アドレスバス１５を介してＹ方向アドレスデコーダ回路２２に出力すると共に、アドレス信号（例えばアドレス信号のうちの下位のアドレス信号）をＸ方向アドレスバス１６を介してＸ方向アドレスデコーダ回路３２に出力する。
【００２２】
データバッファ１２は、外部データ端子Ｄ０〜Ｄ７、入力バッファ１２ａおよび出力バッファ１２ｂを備えている。また、データバッファ１２は、制御信号線１３ａを介して制御ロジック部１３に接続されている。この場合、入力バッファ１２ａは、Ｘ方向書込用データバス１７を介して各Ｘ方向カレントドライブ回路群３４に接続されると共に、Ｙ方向書込用データバス１８を介して各Ｙ方向カレントドライブ回路群２４に接続されて、外部データ端子Ｄ０〜Ｄ７を介して入力したデータに含まれている各ビットの情報を、８つの記憶セル群１４のうちの各ビットの情報に対応する記憶セル群１４に記憶させるために、各ビットに対応する各Ｘ方向カレントドライブ回路群３４および各Ｙ方向カレントドライブ回路群２４にそれぞれ出力する。一方、出力バッファ１２ｂは、Ｙ方向読出用データバス１９を介して読出回路群２３に接続されている。また、出力バッファ１２ｂは、読出回路群２３によって読み出されたデータをＹ方向読出用データバス１９を介して入力すると共に、入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。また、入力バッファ１２ａおよび出力バッファ１２ｂは、制御ロジック部１３から制御信号線１３ａを介して入力した制御信号に従って作動する。
【００２３】
制御ロジック部１３は、入力端子ＣＳおよび入力端子ＯＥを備え、データバッファ１２、読出回路群２３、Ｙ方向カレントドライブ回路群２４およびＸ方向カレントドライブ回路群３４の動作を制御する。具体的には、この制御ロジック部１３は、入力端子ＣＳを介して入力したチップセレクト信号、および入力端子ＯＥを介して入力した出力許可信号に基づいて、入力バッファ１２ａおよび出力バッファ１２ｂのいずれをアクティブにするか否かを決定すると共に、この決定に従って入力バッファ１２ａおよび出力バッファ１２ｂを作動させるための制御信号を生成して制御信号線１３ａを介してデータバッファ１２に出力する。
【００２４】
各記憶セル群１４は、互いに並設された一対の線路で構成されると共に図１中のＸ方向に沿って並設された複数（（ｊ＋１）本。ｊは１以上の整数）の書込ビット線（図示せず）と、書込ビット線の各線路とそれぞれ交差（直交）するように同図中のＹ方向に沿って並設された複数（（ｉ＋１）本。ｉは１以上の整数）の書込ワード線（図示せず）と、書込ビット線および書込ワード線の各交差部位（または交差部位近傍）に配設されることによって二次元状に配列（一例として（ｉ＋１）行（ｊ＋１）列のマトリクス状で配列）された複数（（（ｉ＋１）×（ｊ＋１））個）の記憶セル（磁気記憶セル）１と、互いに並設された一対の線路５ａ，５ｂで構成されると共に各書込ビット線にそれぞれ並設された複数（（ｊ＋１）本）の読出ビット線５（図２参照）と、各書込ワード線にそれぞれ並設された複数（（ｉ＋１）本）の読出ワード線６とを備えて構成されている。この場合、読出ビット線５および読出ワード線６は、読出し用線路をそれぞれ構成する。
【００２５】
各記憶セル１は、図２に示すように、一対の記憶素子１ａ，１ｂを備えて構成されている。各記憶素子１ａ，１ｂは、ＧＭＲまたはＴＭＲを利用して構成された磁気抵抗効果発現体２ａ，２ｂと、各磁気抵抗効果発現体２ａ，２ｂにそれぞれ直列に接続されている２つの一方向性素子（一例としてダイオードＤａ，Ｄｂ）とを備え、書込ビット線および書込ワード線に供給される電流に起因して発生する合成磁界の向きに応じて、磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂの抵抗値よりも小さくなる状態と、磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂの抵抗値よりも大きくなる状態のいずれかの状態に移行することにより、データを構成する各ビットの情報を記憶する。この場合、各ダイオードＤａ，Ｄｂは、各々のアノード端子が共に読出ビット線５の各線路５ａ，５ｂに接続されている。また、ダイオードＤａはそのカソード端子が一方の磁気抵抗効果発現体２ａを介して読出ワード線６に接続され、ダイオードＤｂはそのカソード端子が他方の磁気抵抗効果発現体２ｂを介して同一の読出ワード線６に接続されている。なお、各ダイオードＤａ，Ｄｂは、各磁気抵抗効果発現体２ａ，２ｂに流れる電流（後述するＩｂ１，Ｉｂ２：本発明における読出電流）の向きを読出ビット線５から読出ワード線６に向かう方向に規制できればよいため、磁気抵抗効果発現体２ａおよびダイオードＤａの各位置を入れ替えると共に、磁気抵抗効果発現体２ｂおよびダイオードＤｂの各位置を入れ替えて、各ダイオードＤａ，Ｄｂが読出ワード線６側に接続される構成を採用することもできる。
【００２６】
Ｙ方向駆動制御回路部２１のＹ方向アドレスデコーダ回路２２は、Ｙ方向アドレスバス１５を介して入力したアドレス信号に基づいて、読出回路群２３に含まれている（ｊ＋１）個の読出回路およびＹ方向カレントドライブ回路群２４に含まれている（ｊ＋１）個のＹ方向カレントドライブ回路にそれぞれ接続されている（ｊ＋１）本のビットデコード線Ｙ０，・・，Ｙｎ，・・，Ｙｊのうちの１つ（ビットデコード線Ｙｎ。ｎは０以上ｊ以下の整数）を選択すると共に、選択したビットデコード線Ｙｎの電圧をＶ１からＶ２に上昇させる（ビットデコード線Ｙｎに電圧Ｖ２を印加する）。なお、本例では、電圧Ｖ２は、一例として電源電圧Ｖｃｃとほぼ等しい電圧に規定され、電圧Ｖ１は電圧Ｖ２よりも十分に低い電圧に規定されている。
【００２７】
各読出回路（一例として読出回路２３ｎを例に挙げて説明する）は、図２に示すように、電圧印加回路４１と差動増幅回路４２とを備えて構成されている。この場合、電圧印加回路４１は、記憶セル群１４のｎ列目に含まれている（ｉ＋１）個の記憶セル１に接続されている読出ビット線５の各線路５ａ，５ｂと電源電圧Ｖｃｃの電源ラインとの間に配設されている。差動増幅回路４２は、電源電圧Ｖｃｃが印加された際に各線路５ａ，５ｂに流れる各電流Ｉｂ１，Ｉｂ２の差分を検出することにより、記憶セル１から情報を読み出し可能に構成されている。具体的には、電圧印加回路４１は、一端側に電源電圧Ｖｃｃが印加されている２本の電流電圧変換用の抵抗（感知用抵抗）Ｒ１，Ｒ２と、対応する抵抗Ｒ１，Ｒ２の各他端側にコレクタ端子がそれぞれ接続されると共に、線路５ａ，５ｂのうちの対応する一方の一端側にエミッタ端子がそれぞれ接続されている２つのスイッチ素子（一例としてＮＰＮ型バイポーラトランジスタ）Ｑ１，Ｑ２とを備えて構成されている。また、各抵抗Ｒ１，Ｒ２の抵抗値は、同一であって、後述する高抵抗状態における磁気抵抗効果発現体２ａ，２ｂの抵抗値と比較して十分に大きな抵抗値（約２倍以上の抵抗値）に設定されている。差動増幅回路４２は、各電流Ｉｂ１，Ｉｂ２の差分値、具体的には各電流Ｉｂ１，Ｉｂ２に起因して各抵抗Ｒ１，Ｒ２の両端に発生する電圧（感知用電圧）の電位差を検出すると共に増幅して出力する。以上のように構成された読出回路２３ｎの電圧印加回路４１および差動増幅回路４２は、ビットデコード線Ｙｎの電圧が電圧Ｖ１のときには各トランジスタＱ１，Ｑ２がオフ状態に移行するため、それぞれ作動を停止して読出回路２３ｎを非作動状態に移行させる。他方、電圧印加回路４１および差動増幅回路４２は、ビットデコード線Ｙｎの電圧が電圧Ｖ２のときには、各トランジスタＱ１，Ｑ２がオン状態に移行するため、それぞれ作動して読出回路２３ｎを作動状態に移行させる。読出回路２３ｎの作動状態においては、上記のように各トランジスタＱ１，Ｑ２がオン状態になる結果、読出ビット線５の各線路５ａ，５ｂには、電圧電圧（Ｖ２−ＶＢＥ）が印加される。他方、読出回路２３ｎが非作動状態のときには、各トランジスタＱ１，Ｑ２がオフ状態になる結果、読出ビット線５の各線路５ａ，５ｂはフローティングに近い状態に移行する。なお、ＶＢＥはトランジスタＱ１，Ｑ２のベース・エミッタ間の順方向電圧（半導体ｐｎ接合の固有電位障壁）である。
【００２８】
また、Ｙ方向カレントドライブ回路群２４に含まれている（ｊ＋１）個のＹ方向カレントドライブ回路のうちの選択されたビットデコード線Ｙｎに接続されているＹ方向カレントドライブ回路は、ビットデコード線Ｙｎを介して上記の所定の電圧Ｖ２が印加されているときに作動して、接続されている書込ビット線に書込電流を供給し、ビットデコード線Ｙｎを介して上記の所定の電圧Ｖ１が印加されているときに作動を停止して、接続されている書込ビット線への書込電流の供給を停止させる。
【００２９】
また、Ｙ方向中間電圧生成回路２５は、図２に示すように、中間電圧Ｖｒｙを生成する１つの電圧生成回路５１と、並列接続された抵抗５２ａおよびダイオード５２ｂで構成された（ｊ＋１）個の並列回路５２とを備えて構成されている。電圧生成回路５１は、本発明における第２の電源として機能して、各読出ビット線５を構成する一対の線路５ａ，５ｂ（例えば各線路５ａ，５ｂの他端側）に各並列回路５２を介して中間電圧Ｖｒｙを常時供給する。この中間電圧Ｖｒｙは、電圧（Ｖ２−ＶＢＥ）よりも若干低い電圧（高電圧側）以下で、かつ電圧（Ｖ１−ＶＢＥ）よりも若干高い電圧（低電圧側）以上の電圧範囲内の任意の電圧に設定されている。この場合、中間電圧Ｖｒｙは、電圧（Ｖ１−ＶＢＥ）と同電圧か、または若干高めに設定するのが好ましい。具体的には、本例では、中間電圧Ｖｒｙは、電圧（Ｖ１−ＶＢＥ）と同一の電圧に規定されている。抵抗５２ａの抵抗値は、５００Ω以上１０ＫΩ以下の範囲内に規定されている。この抵抗値については、各読出ビット線５間の相互の影響を少なくするためには、ある程度以上の値に設定する必要があるが、記憶セル１の読み出しに使用されていない（非選択状態の）各読出ビット線５を強制的に中間電圧Ｖｒｙに規定する必要があることを考慮すると、数百ＫΩでは大き過ぎることとなる。このため、上記の範囲内に規定するのが好ましい。本例では、抵抗５２ａの抵抗値は、一例として５ＫΩに規定されている。
【００３０】
他方、Ｘ方向駆動制御回路部３１のＸ方向アドレスデコーダ回路３２は、Ｘ方向アドレスバス１６を介して入力したアドレス信号に基づいて、定電流回路群３３に含まれている（ｉ＋１）個の定電流回路およびＸ方向カレントドライブ回路群３４に含まれている（ｉ＋１）個のＸ方向カレントドライブ回路にそれぞれ接続されている（ｉ＋１）本のワードデコード線Ｘ０，・・，Ｘｍ，・・，Ｘｉのうちの１つ（ワードデコード線Ｘｍ。ｍは０以上ｉ以下の整数）を選択すると共に、選択したワードデコード線Ｘｍに所定の電圧を印加する。
【００３１】
定電流回路（一例として、ワードデコード線Ｘｍに接続されている定電流回路３３ｍを例に挙げて説明する）は、図２に示すように、コレクタ端子が読出ワード線６の一端側に接続されると共に、エミッタ端子が抵抗３３ａを介してグランドに接地されたトランジスタ３３ｂと、トランジスタ３３ｂのベース端子とグランドとの間に直列接続されて、ワードデコード線Ｘｍを介して所定の電圧が印加されているときのベース電圧を一定に維持する２つのダイオード３３ｃ，３３ｃとを備えている。この定電流回路３３ｍは、ワードデコード線Ｘｍ介して上記の所定の電圧が印加されているときに作動して、接続されている読出ワード線６の電圧をグランド電位に近い電圧Ｖ３に低下させることにより、記憶セル１の各磁気抵抗効果発現体２ａ，２ｂへの読出ビット線５からの電流Ｉｂ１，Ｉｂ２の供給を開始させると共に、各磁気抵抗効果発現体２ａ，２ｂを介して読出ワード線６に供給されている電流Ｉｂ１，Ｉｂ２をグランドに流入させ、かつ読出ワード線６を流れる電流の電流値（各磁気抵抗効果発現体２ａ，２ｂを流れる電流Ｉｂ１，Ｉｂ２の総和）を一定に制御する。なお、実際には、電流Ｉｂ１，Ｉｂ２の他に、Ｙ方向中間電圧生成回路２５およびＸ方向中間電圧生成回路３５から供給される電流も読出ワード線６および定電流回路３３ｍを介してグランドに流入するが、発明の理解を容易にするために無視することとする。他方、定電流回路３３ｍは、ワードデコード線Ｘｍを介して所定の電圧が印加されていないときには非作動状態に移行して、読出ワード線６をフローティングに近い状態に移行させる。
【００３２】
また、Ｘ方向カレントドライブ回路群３４に含まれている（ｉ＋１）個のＸ方向カレントドライブ回路のうちの選択されたワードデコード線Ｘｍに接続されているＸ方向カレントドライブ回路は、ワードデコード線Ｘｍを介して上記の所定の電圧が印加されているときに作動して、接続されている書込ワード線に書込電流を供給し、ワードデコード線Ｘｍを介して所定の電圧が印加されていないときに作動を停止して、接続されている書込ワード線への書込電流の供給を停止させる。
【００３３】
また、Ｘ方向中間電圧生成回路３５は、図２に示すように、中間電圧Ｖｒｘを生成する１つの電圧生成回路６１と、並列接続された抵抗６２ａおよびダイオード６２ｂで構成された（ｉ＋１）個の並列回路６２とを備えて構成されている。電圧生成回路６１は、もう一つの本発明における第２の電源として機能して、読出ワード線６（一例として読出ワード線６の他端側）に各並列回路６２を介して中間電圧Ｖｒｘを常時供給する。この中間電圧Ｖｒｘは、中間電圧Ｖｒｙと同様にして、電圧（Ｖ２−ＶＢＥ）よりも若干低い電圧（高電圧側）以下で、かつ電圧（Ｖ１−ＶＢＥ）よりも若干高い電圧（低電圧側）以上の電圧範囲内の任意の電圧に設定されている。また、この中間電圧Ｖｒｘは、読出ワード線６が非選択状態から選択状態に移行するときのスレッシュホールド電圧Ｖｔｈよりも高い電圧に設定されている。また、抵抗６２ａの抵抗値は、上記した抵抗５２ａの場合と同様の理由から、５００Ω以上１０ＫΩ以下の範囲内に規定されている。本例では、抵抗６２ａの抵抗値は、一例として２ＫΩに規定されている。
【００３４】
次に、磁気メモリデバイスＭにおける情報の読出動作について説明する。一例として、読出回路２３ｎに接続されている読出ビット線５と定電流回路３３ｍに接続されている読出ワード線６との交差部位に配設されている記憶セル１からの情報の読出動作について説明する。なお、磁気メモリデバイスＭには、Ｙ方向カレントドライブ回路群２４およびＸ方向カレントドライブ回路群３４がそれぞれ作動することにより、予め情報が記憶されているものとする。
【００３５】
まず、アドレスバッファ１１が、外部アドレス入力端子Ａ０〜Ａ２０を介して入力したアドレス信号を、Ｘ方向アドレスバス１６およびＹ方向アドレスバス１５を介してＸ方向アドレスデコーダ回路３２およびＹ方向アドレスデコーダ回路２２に出力する。この際に、Ｙ方向アドレスデコーダ回路２２は、入力したアドレス信号に基づいて、ビットデコード線Ｙ０〜Ｙｊのうちの一つ（一例としてビットデコード線Ｙｎ）を選択する。同様にして、Ｘ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘ０〜Ｘｉのうちの一つ（一例としてワードデコード線Ｘｍ）を選択する。一方、データバッファ１２では、制御信号線１３ａから出力される制御信号に従い、出力バッファ１２ｂが作動状態に移行すると共に入力バッファ１２ａが非作動状態に移行する。
【００３６】
この場合、ビットデコード線Ｙｎによって選択された各記憶セル群１４の各読出回路２３ｎでは、ビットデコード線Ｙｎの電圧がＶ１からＶ２に上昇することにより、電圧印加回路４１および差動増幅回路４２が作動状態に移行する。作動した電圧印加回路４１は、図２に示すように、記憶セル群１４のｎ列目に含まれている（ｉ＋１）個の記憶セル１に接続されている読出ビット線５の各線路５ａ，５ｂへの電源電圧Ｖｃｃの印加を開始する。この場合、すべての読出ビット線５は、非選択状態のときに、Ｙ方向中間電圧生成回路２５によって中間電圧Ｖｒｙに予め引き上げられている。したがって、読出回路２３ｎは、各線路５ａ，５ｂの電圧を中間電圧Ｖｒｙから電圧（Ｖ２−ＶＢＥ）に上昇させるだけでよいため、読出ビット線５（線路５ａ，５ｂ）の抵抗値や寄生容量が大きいときであっても、作動状態に移行した後の短時間内に、この寄生容量を急速に充電して、読出ビット線５の電位を電圧（Ｖ２−ＶＢＥ）に上昇させる（読出ビット線５を選択状態に移行させる）。なお、Ｙ方向中間電圧生成回路２５による各線路５ａ，５ｂの電圧の中間電圧Ｖｒｙへの引き上げは、読出ビット線５の電圧と中間電圧Ｖｒｙとの電位差が大きいときには、主としてダイオード５２ｂを介して行われるため、各線路５ａ，５ｂの電圧は短時間に中間電圧Ｖｒｙに引き上げられる。
【００３７】
また、ワードデコード線Ｘｍによって選択された各記憶セル群１４の各定電流回路３３ｍは、ワードデコード線Ｘｍを介して所定の電圧が印加されることにより、作動状態に移行する。これにより、作動状態に移行した各定電流回路３３ｍに接続されている読出ワード線６は、グランド電位に近い電圧に直ちに引き下げられる（選択状態に移行する）。この場合、Ｘ方向中間電圧生成回路３５を介してすべての読出ワード線６に中間電圧Ｖｒｘが常時印加されているため、非選択状態のすべての読出ワード線６の電圧は中間電圧Ｖｒｘに予め引き上げられている。なお、Ｘ方向中間電圧生成回路３５による読出ワード線６の電圧の中間電圧Ｖｒｘへの引き上げは、読出ワード線６の電圧と中間電圧Ｖｒｘとの電位差が大きいときには、主としてダイオード６２ｂを介して行われるため、読出ワード線６の電圧は、図６において実線で示すように短時間に中間電圧Ｖｒｘに引き上げられる。したがって、読出ワード線６は、選択状態から非選択状態に短時間で移行する。
【００３８】
これにより、図２に示すように、所望の記憶セル１の各磁気抵抗効果発現体２ａ，２ｂの抵抗値に反比例した電流値の各電流Ｉｂ１，Ｉｂ２が、電源電圧Ｖｃｃ、読出回路２３ｎ、読出ビット線５（線路５ａ，５ｂ）、記憶セル１、読出ワード線６および定電流回路３３ｍを介してグランドに流入する。この場合、各電流Ｉｂ１，Ｉｂ２の合計値は、定電流回路３３ｍによって一定に制御されている。このため、磁気抵抗効果発現体２ａ，２ｂのうちの磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂよりも高抵抗状態のときには、常に、電流Ｉｂ１の電流値よりも電流Ｉｂ２の電流値の方が大きくなる。逆に、磁気抵抗効果発現体２ａの抵抗値が磁気抵抗効果発現体２ｂよりも低抵抗状態のときには、常に、電流Ｉｂ１の電流値よりも電流Ｉｂ２の電流値の方が小さくなる。
【００３９】
各読出回路２３ｎの差動増幅回路４２は、各電流Ｉｂ１，Ｉｂ２に基づいて各抵抗Ｒ１，Ｒ２の両端に発生する各電圧の電圧差（各電流Ｉｂ１，Ｉｂ２の電流値の差分）を検出することにより、記憶セル１に記憶されている情報（２値情報）を取得してＹ方向読出用データバス１９に出力する。次いで、出力バッファ１２ｂが、Ｙ方向読出用データバス１９を介して入力したデータを外部データ端子Ｄ０〜Ｄ７に出力する。以上により、記憶セル１に記憶されているデータの読み出しが完了する。
【００４０】
次いで、読出回路２３ｎ＋１に接続されている読出ビット線５と定電流回路３３ｍ＋１に接続されている読出ワード線６との交差部位に配設されている記憶セル１から情報を読み出すときには、Ｙ方向アドレスデコーダ回路２２は、入力したアドレス信号に基づいて、ビットデコード線Ｙｎに代えてビットデコード線Ｙｎ＋１を選択し、またＸ方向アドレスデコーダ回路３２は、入力したアドレス信号に基づいてワードデコード線Ｘｍに代えてワードデコード線Ｘｍ＋１を選択する。この場合、読出回路２３ｎに接続されている読出ビット線５は、この読出回路２３ｎに含まれている各トランジスタＱ１，Ｑ２がオフ状態になる結果、読出回路２３ｎから切り離される。この際に、読出回路２３ｎに接続されている読出ビット線５の電圧は、定電流回路３３ｍ＋１に接続されている読出ワード線６（選択状態に移行した読出ワード線６）の電圧（グランド電位に近い電圧）と中間電圧Ｖｒｙとで決定される電圧に引き下げられる（非選択状態に移行する）。他方、読出回路２３ｎ＋１に接続されている読出ビット線５は、読出回路２３ｎ＋１によってその電圧が中間電圧Ｖｒｙから電圧（Ｖ２−ＶＢＥ）に引き上げられる（選択状態に移行する）。
【００４１】
また、定電流回路３３ｍに接続されている読出ワード線６は、この定電流回路３３ｍが非作動状態に移行する結果、グランド電位に近い電圧から切り離されて、その電圧はＸ方向中間電圧生成回路３５によって中間電圧Ｖｒｘに引き上げられる。この場合、Ｘ方向中間電圧生成回路３５では、電圧生成回路６１が並列回路６２のダイオード６２ｂを介して中間電圧Ｖｒｘを読出ワード線６に供給するため、読出ワード線６の電圧は短時間に中間電圧Ｖｒｘに引き上げられる（非選択状態に移行する）。他方、定電流回路３３ｍ＋１に接続されている読出ワード線６は、定電流回路３３ｍ＋１によってグランド電位に近い電圧に急速に引き下げられる（選択状態に移行する）。これにより、所望の記憶セル１を介して定電流回路３３ｍ＋１に接続されている読出ワード線６に、読出回路２３ｎ＋１に接続されている読出ビット線５から電流Ｉｂ１，Ｉｂ２が流れるため、上記した読出回路２３ｎに接続されている読出ビット線５と定電流回路３３ｍに接続されている読出ワード線６との交差部位に配設されている記憶セル１からの情報の読出動作と同様にして、読出回路２３ｎ＋１において所望の記憶セル１に記憶されているデータの読み出しが行われる。
【００４２】
このように、この磁気メモリデバイスＭでは、各読出ビット線５にＹ方向中間電圧生成回路２５から中間電圧Ｖｒｙを常時印加することにより、非選択状態のすべての読出ビット線５の電圧を中間電圧Ｖｒｙに予め引き上げることができる。このため、ビットデコード線Ｙによって選択された読出回路２３は、読出ビット線５の抵抗値や寄生容量が大きいときであっても、既に中間電圧Ｖｒｙに充電されている寄生容量の電圧を電圧（Ｖ２−ＶＢＥ）まで上昇させるだけでよいため、作動状態に移行した後の短時間内に、読出ビット線５の電圧を電圧（Ｖ２−ＶＢＥ）に引き上げて選択状態に移行させることができる。また、この磁気メモリデバイスＭでは、各読出ワード線６にＸ方向中間電圧生成回路３５を介して中間電圧Ｖｒｘを常時印加することにより、非選択状態のすべての読出ワード線６の電圧を中間電圧Ｖｒｘに予め引き上げておくことができる。さらに、この磁気メモリデバイスＭでは、直前に情報の読み出しが行われていた記憶セル１に接続されている読出ワード線６（選択状態にあった読出ワード線６）の電圧を、Ｘ方向中間電圧生成回路３５によってグランド電位に近い電圧から中間電圧Ｖｒｘまで短時間に引き上げて非選択状態に移行させることができる。したがって、この磁気メモリデバイスＭによれば、ビットデコード線Ｙによって読出回路２３を選択し、かつワードデコード線Ｘによって定電流回路３３を選択した後、直ちに、この選択された読出回路２３に接続されている読出ビット線５およびこの選択された定電流回路３３に接続されている読出ワード線６に接続されている所望の記憶セル１に電流Ｉｂ１，Ｉｂ２を供給することができる結果、この記憶セル１に記憶されている情報を高速に読み出すことができる。
【００４３】
また、電圧生成回路５１が抵抗５２ａおよびダイオード５２ｂで構成される各並列回路５２を介して中間電圧Ｖｒｙを各読出ビット線５に印加し、電圧生成回路６１が抵抗６２ａおよびダイオード６２ｂで構成される各並列回路６２を介して中間電圧Ｖｒｘを各読出ワード線６に印加することにより、中間電圧Ｖｒｙと各読出ビット線５の電圧の差、および中間電圧Ｖｒｘと各読出ワード線６の電圧の差が大きいときであっても、ダイオード５２ｂ，６２ｂを介して電圧を印加できるため、非選択状態の各読出ビット線５および各読出ワード線６の各電圧を極めて短時間に中間電圧Ｖｒｙ，Ｖｒｘにそれぞれ移行させることができる。したがって、記憶セル１に記憶されている情報を一層高速に読み出すことができる。
【００４４】
なお、本発明は、上記した構成に限定されない。例えば、読出ビット線５および読出ワード線６の双方に対して、Ｙ方向中間電圧生成回路２５およびＸ方向中間電圧生成回路３５から中間電圧Ｖｒｙおよび中間電圧Ｖｒｘを印加しているが、読出ビット線５および読出ワード線６のいずれか一方にのみ中間電圧を印加する構成を採用することもできる。また、記録セル１を一対の磁気抵抗効果発現体２ａ，２ｂで構成した例について説明したが、図１に示すように、記憶セル１Ａを１つの磁気抵抗効果発現体２ａで構成した磁気メモリデバイスＭ１にも本発明を適用できるのは勿論である。この磁気メモリデバイスＭ１は、上記の磁気メモリデバイスＭの構成をベースとして、同一構成の回路が２系統配設されて構成されている読出回路系において、図３に示すように、同一構成の回路を１系統にし、かつ差動増幅回路４２に代えて増幅回路４２Ａを有する読出回路２３Ａ（同図では、一例として読出回路２３Ａｎ，２３Ａｎ＋１を示す）を使用することによって実現できる。なお、この磁気メモリデバイスＭ１では、上記した構成および記憶セル群１４Ａの各記憶セル１Ａが１ビットで１つの情報を記憶する構成以外は、基本的な構成および動作が磁気メモリデバイスＭと同じであるため、同一の構成については同一の符号を付して説明を省略する。この磁気メモリデバイスＭ１においても、電圧生成回路５１が抵抗５２ａおよびダイオード５２ｂで構成される各並列回路５２を介して中間電圧Ｖｒｙを各読出ビット線５に印加し、電圧生成回路６１が抵抗６２ａおよびダイオード６２ｂで構成される各並列回路６２を介して中間電圧Ｖｒｘを各読出ワード線６に印加しているため、上記した磁気メモリデバイスＭの効果と同じ効果を奏することができる。
【００４５】
また、上記した磁気メモリデバイスＭ，Ｍ１では、スイッチとしてバイポーラトランジスタ（一例としてＮＰＮ型）を使用しているが、図４に示すように、電界効果型トランジスタを使用した磁気メモリデバイスＭ２にも本発明を適用することができる。この磁気メモリデバイスＭ２について、その特徴的な構成についてのみ説明する。なお、磁気メモリデバイスＭ，Ｍ１と同一の構成については同一の符号を付して説明を省略する。この磁気メモリデバイスＭ２では、各記憶セル１Ｂは、１つの磁気抵抗効果発現体２ａおよび１つのＮチャネル電界効果型トランジスタＱ３で構成されている。この場合、電界効果型トランジスタＱ３のゲート端子は読出ワード線６に接続され、ドレイン端子が読出し用線路としての読出ビット線５に接続され、ソース端子が磁気抵抗効果発現体２ａを介してグランドに接続されている。各読出ビット線５の一端側は、電界効果型トランジスタＱ４のソース端子にそれぞれ接続されている。この各電界効果型トランジスタＱ４は、ビットデコード線Ｙがゲート端子に接続されることにより、Ｙ方向アドレスデコーダ回路２２によって選択されたときにオン状態に移行する。また、各電界効果型トランジスタＱ４のドレイン端子は、定電流源７１および増幅回路４２Ａに接続されている。また、各電界効果型トランジスタＱ４がオン状態に移行するときのゲート・ソース間電圧をＶＧＳとし、各電界効果型トランジスタＱ４をオン状態に移行させるときのビットデコード線Ｙの電圧をＶ２、各電界効果型トランジスタＱ４をオフ状態に移行させるときのビットデコード線Ｙの電圧をＶ１としたときに、電圧生成回路５１において生成される中間電圧Ｖｒｙは、電圧（Ｖ２−ＶＧＳ）よりも若干低い電圧（高電圧側）以下で、かつ電圧（Ｖ１−ＶＧＳ）よりも若干高い電圧（低電圧側）以上の電圧範囲内の任意の電圧に設定されている。この場合、中間電圧Ｖｒｙは、電圧（Ｖ１−ＶＧＳ）と同電圧か、または若干高めに設定するのが好ましい。具体的には、本例では、中間電圧Ｖｒｙは、電圧（Ｖ１−ＶＧＳ）と同一の電圧に規定されている。
【００４６】
この磁気メモリデバイスＭ２においては、例えば、Ｙ方向アドレスデコーダ回路２２によってビットデコード線Ｙｎが選択されたときには、このビットデコード線Ｙｎに印加された所定の電圧により、電界効果型トランジスタＱ４がオン状態に移行する。また、Ｘ方向アドレスデコーダ回路３２によってワードデコード線Ｘｍが選択されたときには、このワードデコード線Ｘｍに印加された所定の電圧により、このワードデコード線Ｘｍに接続されているすべての記憶セル１Ｂの電界効果型トランジスタＱ３がオン状態に移行する。これにより、定電流源７１において生成された電流Ｉｂは、オン状態の電界効果型トランジスタＱ４、ビットデコード線Ｙｎとワードデコード線Ｘｍの交差部位に配設されている記憶セル１Ｂの電界効果型トランジスタＱ３（オン状態）および磁気抵抗効果発現体２ａを介してグランドに流出する。この場合、増幅回路４２Ａは、電流Ｉｂと磁気抵抗効果発現体２ａの抵抗値によって決定される電圧を入力し、その電圧を増幅してＹ方向読出用データバス１９に出力する。これにより、ビットデコード線Ｙｎとワードデコード線Ｘｍの交差部位に配設されている記憶セル１Ｂの情報が読み出される。
【００４７】
この磁気メモリデバイスＭ２においても、対応する電界効果型トランジスタＱ４がオフ状態のとき（非選択状態のとき）に、フローティングに近い状態となる各読出ビット線５に電圧生成回路５１から中間電圧Ｖｒｙを常時印加することができるため、非選択状態にあるすべての読出ビット線５の電圧を中間電圧Ｖｒｙに予め引き上げることができる。このため、ビットデコード線Ｙによって選択された電界効果型トランジスタＱ４は、読出ビット線５の抵抗値や寄生容量が大きいときであっても、この寄生容量に対する充電を中間電圧Ｖｒｙから開始することができる結果、選択状態に移行した後の短時間内に、寄生容量への充電を完了させることができる。したがって、選択した記憶セル１Ｂの磁気抵抗効果発現体２ａを介して定電流源７１からの電流Ｉｂがグランドに流出する状態に迅速に移行させることができるため、記憶セル１Ｂの情報の読み出し時間を十分に短縮することができる。
【００４８】
また、抵抗５２ａ（６２ａ）とダイオード５２ｂ（６２ｂ）とで構成される並列回路５２（６２）を介して中間電圧Ｖｒｙ（Ｖｒｘ）を印加する好ましい例について説明したが、抵抗５２ａ（６２ａ）およびダイオード５２ｂ（６２ｂ）のいずれか一方のみを介して中間電圧Ｖｒｙ（Ｖｒｘ）を印加する構成を採用することもできる。
【図面の簡単な説明】
【００４９】
【図１】磁気メモリデバイスＭ（Ｍ１）の全体構成を示すブロック図である。
【図２】磁気メモリデバイスＭにおける情報の読み出しに関する回路の構成を示す回路図である。
【図３】磁気メモリデバイスＭ１における情報の読み出しに関する回路の構成を示す回路図である。
【図４】磁気メモリデバイスＭ２における情報の読み出しに関する回路の構成を示す回路図である。
【図５】従来の磁気メモリデバイスにおける情報の読み出しに関する回路の構成を示す回路図である。
【図６】読出ワード線６に印加される電圧の電圧波形図である。
【符号の説明】
【００５０】
１，１Ａ，１Ｂ  記憶セル
２ａ，２ｂ  磁気抵抗効果発現体
５  読出ビット線
６  読出ワード線
２５  Ｙ方向中間電圧生成回路
３５  Ｘ方向中間電圧生成回路
Ｍ，Ｍ１，Ｍ２  磁気メモリデバイス
Ｖｒｘ，Ｖｒｙ  中間電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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