(57)【特許請求の範囲】
【請求項１】
列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、
上記メモリセルアレイを動作させるための周辺回路と
を有し、
上記メモリセルアレイの各メモリバンクが、
連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、
上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、
上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、
から構成され、
上記各メモリセルが、
チャネル形成領域と、
上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、
コントロールゲートと、
行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、
を有し、
上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、
上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、
上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有され、
上記周辺回路が、
上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、
第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、
を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する制御回路を含む
不揮発性半導体記憶装置。
【請求項２】
書き込み後のデータを読み出して検証する動作を上記プログラム動作に含み、
書き込み時に上記書き込みデータを保持し、上記検証時に読み出しデータを保持するデータ保持回路と、
上記読み出しデータを所定の閾値と比較し、比較結果が書き込み十分となったときに、データ保持回路の保持電圧を、より大きな振幅の電圧に変化させる検証回路と
が上記周辺回路内で上記メモリバンクごとに配置された
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御回路は、上記第２のステージにおいて、書き込みを行い、書き込み後のデータを読み出して検証する
請求項２記載の不揮発性半導体記憶装置。
【請求項４】
上記プログラム動作が、上記第１および第２のステージに加え、第２のステージによる書き込み後のデータを読み出して検証する第３のステージを含む
請求項２記載の不揮発性半導体記憶装置。
【請求項５】
上記制御回路は、一つの上記プログラム動作内で、上記第１のステージの後に、上記第２および第３のステージを検証結果が書き込み十分となるまで複数回繰り返す
請求項４記載の不揮発性半導体記憶装置。
【請求項６】
上記書き込みデータを行単位で保持するデータ保持回路が上記周辺回路内で上記メモリバンクごとに配置され、
上記制御回路がデータ保持回路を制御し、少なくとも２つのメモリバンクに対し異なるタイミングで上記第１のステージを実行する
請求項４記載の不揮発性半導体記憶装置。
【請求項７】
上記制御回路は、
第１のメモリバンクにおけるｎ番目の所定ビット単位で上記第１のステージを実行し、
当該所定単位ビットに対し上記第２のステージを開始すると同時に、異なる第２のメモリバンクのｎ番目の所定ビット単位に対し上記第１のステージを開始する
請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
上記制御回路は、
上記第１のメモリバンクの（ｎ＋１）番目の所定ビット単位に対する上記第１のステージを、第１のメモリバンクの上記ｎ番目の所定ビット単位における上記第２のステージの終了と同時に開始し、
上記第１のメモリバンク内で（ｎ＋１）番目の所定単位ビットに対し上記第２のステージを開始すると同時に、上記第２のメモリバンクの（ｎ＋１）番目の所定ビット単位に対し上記第１のステージを開始し、
当該第１および第２のメモリバンクにおいて、（ｎ＋１）番目の２つの所定ビット単位に対する動作と同じ動作を繰り返す
請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
上記制御回路は、
第１のメモリバンクの１行分のデータに対する上記第１のステージと、他の第２のメモリバンクの１行分のデータに対する上記第１のステージとを連続して行い、
当該２つの第１のステージ終了後に第１のメモリバンクにおける最初の上記所定ビット単位に対し上記第２のステージを開始し、
当該第１のメモリバンクにおける第２ステージの最初の書き込み後に、第２のメモリバンクにおける最初の所定ビット単位に対し上記第２のステージを開始し、
上記第１および第２のメモリバンク内で、１回の書き込み分だけずれた上記２つの第２のステージと同じ動作を繰り返す
請求項６に記載の不揮発性半導体記憶装置。
【請求項１０】
列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、
上記メモリセルアレイを動作させるための周辺回路と
を有し、
上記メモリセルアレイの各メモリバンクが、
連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、
上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、
上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、
から構成され、
上記各メモリセルが、
チャネル形成領域と、
上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、
コントロールゲートと、
行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、
を有し、
上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、
上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、
上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有されている、
不揮発性半導体記憶装置のプログラム方法であって、
上記方法が以下の諸ステップ、すなわち、
上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、
第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、
を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する、各ステップを含む
不揮発性半導体記憶装置のプログラム方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるバーチャルグランド型メモリセルアレイを有し、たとえば、メモリセル行を複数に分割し、分割によりアクセス可能となったメモリセル行の一部に対し複数ビットを並列に書き込み可能な不揮発性半導体記憶装置と、そのプログラム方法とに関する。
【０００２】
【従来の技術】
いわゆるバーチャルグランド(Vertual Ground:ＶＧ）型メモリセルアレイ構造では、たとえば、ｐ型半導体基板または半導体基板の主面に形成されたｐウエルなどの表面部に、素子間を電気的に絶縁する誘電体分離層を形成せずに、単に、ビット線方向に長いｎ+ 不純物領域（ソース・ドレイン不純物領域）がワード線方向に所定間隔をおいて並行ストライプ状に繰り返し形成されている。
ソース・ドレイン不純物領域間のｐウエル表面部上に、膜内または膜間に電荷蓄積手段を含む複数の絶縁膜を介してゲート電極が積層されている。このため、ｐウエル表面部は、メモリトランジスタのチャネル形成領域として機能する。
【０００３】
ＦＧ（フローティングゲート）型の場合、最下層のゲート絶縁膜上に電荷蓄積手段として導電膜からなるフローティングゲートが形成され、その上にＯＮＯ(Oxide-Nitride-Oxide) 膜などのゲート間絶縁膜を介してコントロールゲートが形成されている。コントロールゲートは、通常、ワード線方向のメモリトランジスタ間で共通に設けられたワード線を兼用する。
【０００４】
一方、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor) 型の場合、チャネル形成領域上に、ＯＮＯ膜を介在させてゲート電極が形成されている。この場合、ＯＮＯ膜内の窒化膜と酸化膜との界面付近および窒化膜中に離散するキャリアトラップが電荷蓄積手段として機能する。
このようなチャネルに対向した面内および膜厚方向に離散化された電荷蓄積手段を用いる他のデバイスとしては、ＭＮＯＳ型、ナノ結晶型などが存在する。
なお、ゲート電極をワード線と兼用させる場合と、孤立パターンにて形成したゲート電極を、ワード線として形成された上層メタル配線で接続する場合とがある。
【０００５】
上記した何れのタイプにおいても、上記ソース・ドレイン不純物領域がビット線、または上層の主ビット線に連なる副ビット線として機能する。また、ワード線が、通常、ソース・ドレイン不純物領域と直交して並行ストライプ状に配置されている。
このように構成されたＶＧ型メモリセルアレイでは、誘電体分離層が不要でソース・ドレイン不純物領域がワード線方向の２セルで共通となっているため、メモリセル面積が小さいという利点がある。
【０００６】
【発明が解決しようとする課題】
ＶＧ型メモリセルアレイでは、あるワード線に接続された一つのメモリトランジスタを書き込みまたは読み出す際に、当該動作対象のメモリトランジスタのチャネル形成領域に隣接する２本のソース・ドレイン不純物領域間に、所定の読み出しドレイン電圧または書き込みドレイン電圧を印加する。
【０００７】
ところが、これらソース・ドレイン不純物領域は、ワード線方向に隣接する２つの非選択メモリトランジスタとそれぞれ共有されているため、その印加電圧が当該非選択メモリトランジスタの外側に位置する他の２つのソース・ドレイン不純物領域の電圧を規制する。
すなわち、選択メモリトランジスタとワード線を共有して隣接した２つの非選択メモリトランジスタを動作させないためには、両外側に位置する２つのソース・ドレイン不純物領域それぞれに、隣り合うソース・ドレインと同程度の電圧を印加する必要が生じる。このことは更に外側の、また更に外側のソース・ドレイン不純物領域にも当てはまる。
このようにして、一つのメモリトランジスタのソース・ドレイン不純物領域の電圧を規定すると、その影響が同じワード線に連なる他のソース・ドレイン不純物領域に外側に向かって次々に波及し、最後はメモリセルアレイ端のメモリトランジスタにまで至る。
【０００８】
以上の電圧設定上の不利益により、従来のメモリセルアレイでは、１本のワード線に連なる複数のメモリトランジスタの１つを任意に選択するランダムアクセスは可能であるが、複数のメモリトランジスタを同時にアクセスするシリアルアクセスはできない。
また、たとえアクセスができたとしても、これはたまたま電圧設定上の制約に適合した場合のみで、このような条件付きのアクセスは実用に耐えない。したがって、従来のメモリセルアレイでは、１本のワード線に接続された複数のメモリトランジスタを任意に、かつ独立に動作させることができない。
その結果、従来のメモリセルアレイを用いた不揮発性メモリ装置では、ワード線一括、あるいはそれに近い高速動作ができず、ビットコストが小さいため大容量用途に適合できても、高速動作が要求される用途に使えないという不利益がある。
【０００９】
本発明の目的は、いわゆるＶＧ型メモリセルアレイの１つのメモリセル行に対し、その行内の複数のメモリセルへの並列書き込みを可能とし、かつ、当該メモリセル行のプログラムを完結する過程で、アクセス対象を同一行内で順次変えながら連続的に複数回の並列書き込みを行う場合よりもトータルのプログラム時間が短縮された不揮発性半導体記憶装置およびそのプログラム方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係る不揮発性半導体記憶装置は、列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、上記メモリセルアレイを動作させるための周辺回路とを有し、上記メモリセルアレイの各メモリバンクが、連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、から構成され、上記各メモリセルが、チャネル形成領域と、上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、コントロールゲートと、行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、を有し、上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有され、上記周辺回路が、上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する制御回路を含む。
【００１１】
上記制御回路は、上記第２のステージにおいて、書き込みを行い、書き込み後のデータを読み出して検証する。
あるいは、上記プログラム動作が、上記第１および第２のステージに加え、第２のステージによる書き込み後のデータを読み出して検証する第３のステージを含む。
あるいは、上記制御回路は、一つの上記プログラム動作内で、上記第１のステージの後に、上記第２および第３のステージを検証結果が書き込み十分となるまで複数回繰り返す。
【００１２】
上記書き込みデータを行単位で保持するデータ保持回路が上記周辺回路内で上記サブアレイごとに配置され、上記制御回路がデータ保持回路を制御し、少なくとも２つのサブアレイに対し異なるタイミングで上記第１のステージを実行する。
また、書き込み後のデータを読み出して検証するステージを上記プログラム動作に含み、書き込み時に上記書き込みデータを保持し、上記検証時に読み出しデータを保持するデータ保持回路と、上記読み出しデータを所定の閾値と比較し、比較結果が書き込み十分となったときに、データ保持回路の保持電圧を、より大きな振幅の電圧に変化させる検証回路とが上記周辺回路内で上記サブアレイごとに配置されている。
【００１３】
メモリセルアレイの具体的構成に関し、好適に、上記コントロールゲートが、上記メモリトランジスタのゲートを兼ね、かつ、同一列内のメモリセル間で共有されている。
また、好適に、行方向に縦続接続された複数の上記メモリトランジスタの各チャネル形成領域間に配置され、チャネル形成領域と逆導電型の半導体不純物領域からなるビット線と、同一行内の各メモリセル内において、メモリトランジスタと一方のビット線との間でチャネル形成領域の一部に対し単層の誘電体膜を介して容量結合したワード線と、上記各メモリセル内に形成され、ワード線が容量結合した上記チャネル形成領域の一部でチャネルを制御するセレクトトランジスタとをさらに有している。この場合、さらに好適に、チャネル形成領域を共有した２つのメモリトランジスタが１メモリセル内に形成され、当該２つのメモリトランジスタ間に、上記２つのメモリトランジスタとチャネル形成領域を共有した上記セレクトトランジスタが形成されている。
【００１４】
前記した目的を達成するために、本発明の第２の観点に係る不揮発性半導体記憶装置のプログラム方法は、列方向に並ぶ複数のメモリセルからなるセル列が行方向に複数配置されたメモリバンクを複数有するメモリセルアレイと、上記メモリセルアレイを動作させるための周辺回路とを有し、上記メモリセルアレイの各メモリバンクが、連続する他の３つのセル列を挟んで行方向に離散的に位置するセル列の集合である第１サブアレイと、上記第１サブアレイを構成する各セル列の行方向の一方の側に隣接するセル列の集合である第２サブアレイと、上記第１サブアレイを構成するセル列と上記第２サブアレイを構成するセル列の間で互いに隣接する２つのセル列の集合である第３サブアレイと、から構成され、上記各メモリセルが、チャネル形成領域と、上記チャネル形成領域を共有し、行方向に縦続接続された第１メモリトランジスタ、セレクトトランジスタ、第２メモリトランジスタと、コントロールゲートと、行方向に隣接する２つのメモリセル間で隣り合う上記第１メモリトランジスタと上記第２メモリトランジスタからなるメモリトランジスタ対の接続点に電圧を印加する列方向のビット線と、を有し、上記セレクトトランジスタは、上記チャネル形成領域に対し単層の誘電体膜を介して容量結合するワード線に接続され、上記第１メモリトランジスタと上記第２メモリトランジスタは、上記セレクトトランジスタを挟んで上記チャネル形成領域の一方端部上または他方端部上に積層され、離散化された電荷蓄積手段としてキャリアトラップを内部に含む積層誘電体膜を、それぞれ有し、上記コントロールゲートは、上記メモリトランジスタ対の２つの上記積層誘電体膜上を通って列方向に配線されたコントロールゲート線として、上記メモリトランジスタ対で共有されている、不揮発性半導体記憶装置のプログラム方法であって、上記方法が以下の諸ステップ、すなわち、上記第３サブアレイの上記互いに隣接する２つのセル列の間を電気的に分離するための分離電圧を、上記コントロールゲート線の行方向配列内で周期的に印加し、当該分離電圧を印加する各コントロールゲート線に対し行方向の一方の側に隣接する他の各コントロールゲート線に、メモリトランジスタを導通させるパス電圧を印加し、残りの各コントロールゲート線に、メモリトランジスタへデータを書き込むための書き込み電圧を印加することで、上記第１及び第２サブアレイを構成する各セル列内で、１つの上記ワード線に接続されて選択された各メモリセルが有する上記第１，第２メモリトランジスタの一方にデータを同時に書き込む際に、書き込むべき所定ビット単位のデータを入力データから抜き出して所定の場所にロードする第１のステージと、第１のステージでロードしたデータを、上記選択された各メモリセルの上記第１，第２メモリトランジスタの一方に書き込む第２のステージと、を含むプログラム動作を、上記メモリセルアレイが有する複数のメモリバンク間でステージを単位にシフトさせた状態で実行する、各ステップを含む。
【００１５】
本発明によれば、メモリセルアレイ内の各サブアレイにおいて、たとえばチャネルがオンできない電圧を所定数おきのコントロールゲートに印加することにより、一行を複数に電気的に分割する。この分割により、一つのメモリセルにおいて設定したバイアス電圧の影響が分割箇所で遮断され、それより外側の他のメモリセルに影響しなくなる。この結果として、たとえば行方向に数ビットおきに点在する複数のメモリセルに対し同時アクセスが可能となる。そして、このアクセス箇所に書き込むべきビットが同時にデータロードされ、このビット単位に対し、連続して書き込みとベリファイが行われる。このとき、サブアレイ間で見ると、プログラム動作を構成するデータロードなどのステージを単位としてプログラム動作の実行タイミングがシフトしている。
【００１６】
【発明の実施の形態】
図１は、本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【００１７】
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、入出力回路４、制御回路５およびチャージ回路６を有する。
なお、この図には、電源回路およびアドレスバッファ等は省略している。
また、図中の入出力回路４は、カラム選択回路ＣＳ、センスアンプＳＡ、書き込み回路ＷＲ、カラムラッチ回路ＣＬＨ、入出力バッファＩ／ＯＢＵＦ等、書き込み，消去および読み出しに必要なビット線側の回路全てを含む。
【００１８】
ロウデコーダ２は、アドレス信号ＡＤＲを受けて、それに応じてメモリセルアレイ１内に配列された複数のワード線ＷＬの何れかまたは全部を選択し、選択したワード線ＷＬを、読み出し、書き込みまたは消去に応じた電圧に変化させて活性化する。
【００１９】
カラムデコーダ３は、アドレス信号ＡＤＲを受けて、それに応じて入出力回路４内のカラム選択回路ＣＳを制御し、メモリセルアレイ１内に配列された複数のビット線ＢＬを、たとえば所定本数おきに選択する。
【００２０】
カラム選択回路ＣＳは、読み出し時に、選択されたビット線の全てをセンスアンプＳＡに接続し、書き込み時に、選択されたビット線の全てを書き込み回路ＷＲに接続する。
【００２１】
読み出し時には、メモリセル内の記憶データが、選択されたビット線ＢＬからカラム選択回路ＣＳを経てセンスアンプＳＡにより検出され、検出結果は、カラムラッチ回路ＣＬＨを経て入出力バッファＩ／ＯＢＵＦの所定アドレスに一旦蓄積される。
これは、後述するように、本実施形態で一括して読み出されるデータが所定ビットおきに離散的であるからである。複数回の読み出しを経て１行の記憶データが全て揃ったら、たとえば所定のワード単位で、読み出しデータＤout として外部のデータバス等に出力される。
あるいは、離散的に読み出されたデータは、バッファリングしないで、そのまま１ワードの記憶データとして扱い、外部のデータバス等へ出力してもよい。
【００２２】
また、書き込み時には、外部からの入力データＤinを入出力バッファＩ／ＯＢＵＦに一旦蓄積しておいて、必要に応じてカラムラッチ回路ＣＬＨにロードした後、カラム選択回路ＣＳにより離散的に選択された複数のビット線ＢＬを単位として、複数回の書き込み動作により、１行のデータをビット線電圧からメモリトランジスタのしきい値電圧に変換しながら、メモリセル内に書き込む。
あるいは、外部からの入力データＤinが離散的に書き込む１ワードの記憶データとして送られてくる場合、入力データをバッファリングしないで、順次、メモリセルアレイ内に書き込んでもよい。
【００２３】
本発明の実施形態に係るメモリセルアレイ１は、複数のサブアレイ（以下、バンクという）に分割されている。たとえば図２に示すように、１ぺージが５１２Ｂｙｔｅの規模の２つのバンク、すなわち第１のバンクＢＫ１と第２のバンクＢＫ２とを有する。バンクＢＫ１に対しカラムラッチ回路ＣＬＨ１が接続され、バンクＢＫ２にカラムラッチ回路ＣＬＨ２が接続されている。また、各バンクは、詳細は後述するが、ビット線方向の共通線として、コントロールゲート線ＣＬがビット線ＢＬと対で設けられている。コントロールゲート線ＣＬは、ビット線ＢＬ１本に対し１本である場合と、ビット線ＢＬ１本に対し２本存在する場合とがある。
なお、バンクの個数は２個に限定されず、４個，８個など任意に決めることができる。バンク間の制御の詳細は後述する。
【００２４】
これらコントロールゲート線ＣＬは、制御回路５に接続されている。
制御回路５は、カラムデコーダ３でデコードされた制御信号を受けて、予め決められた規則にしたがって、１ワード線に接続されたメモリセル行を電気的に分割し、また分割箇所を変更する。具体的に、分割箇所とすべきコントロールゲート線ＣＬの電圧を初期電圧から遮断電圧に切り替え、分割箇所を解除するときは、逆に遮断電圧から初期電圧に切り替える。
また、制御回路５は、書き込み許可信号ＷＥなどの各種許可信号を受けて動作モードを切り換えたり、クロックＣＬＫを基に動作タイミングを制御する。また、所望の動作に応じて入出力回路４、あるいはロウデコーダ２の出力電圧等を制御する。
【００２５】
チャージ回路６は、ビット線ＢＬに接続されている。チャージ回路６は、カラムデコーダ３からのディスチャージ信号ＤＩＳまたはプリチャージ信号ＰＲＥを受けて、所定のビット線を充放電する。
【００２６】
以下、各バンク内のメモリセルアレイ構成例について図３〜図８に関連付けて説明し、その後、本実施形態に係るプログラム動作について詳述する。
【００２７】
本実施形態に係るバンクを構成する１つのメモリセルは、電荷蓄積層ＣＡＭを有する２つのメモリトランジスタＭＴ１，ＭＴ２の間に、セレクトトランジスタＳＴを配置した構成を有している。構造的には、１メモリセルのソースとドレイン間の中央部にセレクトゲート（ワード線ＷＬ）を配置し、その両側にコントロールゲートＣＧへの印加電圧に応じて電荷蓄積量が制御される電荷蓄積層ＣＡＭを配置している。
本実施形態に係るバンクは、各メモリセルＭＣｉｊのセレクトトランジスタＳＴのセレクトゲートがワード線ＷＬに接続され、ソース、ドレインの両方がビット線ＢＬに接続され、電荷蓄積層を制御するコントロールゲート線ＣＬがビット線ＢＬと平行に配置されたアレイ構造を有する。
【００２８】
本実施形態においては、１つの電荷蓄積層ＣＡＭの記憶データを１ビットと仮定する。本実施形態に係るメモリセルでは、セレクトゲート１つが２つのビットに相対しているため、ビット当たりのメモリセルサイズが小さい。
なお、コントロールゲートＣＧとワード線ＷＬはポリシリコン等により形成され、ビット線ＢＬはｎ+ 不純物拡散層により形成される。
【００２９】
本実施形態に係るバンクに関し、コントロールゲートをワード線方向に隣接するメモリセルのそれと分離するか共有するかで２種類のセルアレイ構造、具体的には、コントロールゲート分離型とコントロールゲート共有型の２つのセルアレイ構造が存在する。
【００３０】
図３から図５に、コントロールゲート分離型バンクを示す。
図３はコントロールゲート分離型バンクを示す等価回路図、図４はコントロールゲート分離型バンクのワード線方向（行方向）の概略的な断面図、図５はコントロールゲート分離型バンクの一部の平面図である。
【００３１】
コントロールゲート分離型バンク１Ａは、ｉ×ｊ個のメモリセルＭＣ１１，Ｍ１２…，ＭＣ２１，ＭＣ２２，…，Ｍｉｊがマトリックス状に配列されている。なお、図３においては、図面の簡単化のため、２行４列（２×４）の８個のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４のみを示している。
【００３２】
各メモリセルＭＣ１１〜ＭＣ２４は、上述したように、電荷蓄積層ＣＡＭを有する２つのメモリトランジスタ、すなわち第１メモリトランジスタＭＴ１と第２メモリトランジスタＭＴ２とを有する。第１および第２メモリトランジスタ間に、セレクトトランジスタＳＴがチャネル形成領域を共有するように配置されている。
１行目に配列されたメモリセルＭＣ１１〜ＭＣ１４のセレクトトランジスタＳＴのゲートがワード線ＷＬ１に共通に接続され、２行目に配列されたメモリセルＭＣ２１〜ＭＣ２４のセレクトトランジスタのゲートがワード線ＷＬ２に共通に接続されている。実際には、セレクトトランジスタＳＴのゲートは、図４に示すように、ワード線ＷＬにより構成される。
【００３３】
第１列に配置されたメモリセルＭＣ１１とＭＣ２１の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ１に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ１に接続されている。
同様に、第２列に配置されたメモリセルＭＣ１２とＭＣ２２の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ２に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ２に接続されている。第３列に配置されたメモリセルＭＣ１３とＭＣ２３の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ３に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ３に接続されている。第４列に配置されたメモリセルＭＣ１４とＭＣ２４の第１メモリトランジスタＭＴ１のコントロールゲートが共通のコントロールゲート線ＣＬＬ４に接続され、第２メモリトランジスタＭＴ２のコントロールゲートが共通のコントロールゲート線ＣＬＲ４に接続されている。
【００３４】
各メモリセルのソースが、行方向の一方側に隣り合う他のメモリセルのドレインに接続され、各メモリセルのドレインが行方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この共通化されたソースとドレインは、ビット線方向（列方向）で他のソースとドレインの接続箇所を結ぶライン状のソース・ドレイン不純物領域（ｎ+ 不純物拡散層）により構成されている。このようにして形成されたソース・ドレイン不純物領域は、図５に示すように、バンク全体では平行ストライプ状のパターンとなる。
本実施形態では、これらのソース・ドレイン不純物領域を、そのままビット線ＢＬ１，ＢＬ２，ＢＬ３，…として用いている。
ただし、各ソース・ドレイン不純物領域の上層にメタル配線層からなるビット線ＢＬ１，ＢＬ２，ＢＬ３，…を設けてもよい。この場合、各ビット線ＢＬ１，ＢＬ２，ＢＬ３，…は、対応する下層のソース・ドレイン不純物領域と適宜コンタクトを取りながら列方向に配線される。
【００３５】
図６から図８に、コントロールゲート共有型バンクを示す。
図６はコントロールゲート共有型バンクを示す等価回路図、図７はコントロールゲート共有型バンクの行方向の概略的な断面図、そして図８はコントロールゲート共有型バンクの一部の平面図である。
【００３６】
図６に示すコントロールゲート共有型バンク１Ｂは、図３のコントロールゲート分離型バンク１Ａと同様に、たとえば、ｉ×ｊ個のメモリトランジスタＭＣ１１，Ｍ１２…，ＭＣ２１，ＭＣ２２，…，Ｍｉｊがマトリックス状に配列されている。なお、図６においては、図面の簡単化のため、２行４列（２×４）の８個のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４、ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４のみを示している。
【００３７】
このコントロールゲート共有型バンク１Ｂが、コントロールゲート分離型バンク１Ａと異なる点は、各メモリセルの第１メモリトランジスタＭＴ１が、隣接するメモリセルの第２メモリトランジスタＭＴ２とコントロールゲートＣＧを共有しており、２列のメモリセル境界で隣り合う第１および第２メモリトランジスタＭＴ１，ＭＴ２が共通のコントロールゲート線ＣＬに接続されていることにある。
【００３８】
具体的には、第１列に配置されたメモリセルＭＣ１１とＭＣ２１の第１メモリトランジスタＭＴ１のコントロールゲートが、図面で左隣の図示しないメモリセルＭＣ１０，ＭＣ２０の第２メモリトランジスタＭＴ２のコントロールゲートとともにコントロールゲート線ＣＬ０に接続されている。
同様に、メモリセルＭＣ１１とＭＣ２１の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１２，ＭＣ２２の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ１に接続されている。メモリセルＭＣ１２とＭＣ２２の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１３，ＭＣ２３の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ２に接続されている。メモリセルＭＣ１３とＭＣ２３の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣のメモリセルＭＣ１４，ＭＣ２４の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ３に接続されている。メモリセルＭＣ１４とＭＣ２４の第２メモリトランジスタＭＴ２のコントロールゲートが、図面で右隣の図示しないメモリセルＭＣ１５，ＭＣ２５の第１メモリトランジスタＭＴ１のコントロールゲートとともにコントロールゲート線ＣＬ４に接続されている。
【００３９】
その他の構造は、上述したコントロールゲート分離型バンクと略同様であることから、ここではその詳細な説明は省略する。
【００４０】
電荷蓄積層ＣＡＭに関しては、コントロールゲート分離型の場合はフローティングゲート（ＦＧ）、または、離散したトラップが形成された窒化膜を含む誘電体膜であり、コントロールゲート共有型の場合は離散したトラップが形成された窒化膜を含む誘電体膜である。
メモリトランジスタＭＴ１，ＭＴ２のそれぞれにおいて、コントロールゲートとｐウエルとの間に、ＭＯＮＯＳ型の場合、酸化膜と窒化膜との界面を含むように積層された複数の誘電体膜が形成されている。
ＦＧ型あるいはナノ結晶型の場合、少なくもコントロールゲート直下の部分に複数の誘電体膜が形成され、その膜間に単一膜状の、あるいは無数の微細径粒に分散された導電物質が埋め込まれている。当該導電物質、あるいは、上記酸化膜と窒化膜との界面および窒化膜中のキャリアトラップは、メモリトランジスタの電荷蓄積手段として機能する。
【００４１】
メモリトランジスタは、この電荷蓄積手段の電荷蓄積量に応じてしきい値電圧Ｖthが変化する。
チャネルホットエレクトロン（ＣＨＥ）注入を用いて書き込みを行う場合、この電荷蓄積量は、たとえば、書き込み時にオンとなったチャネルに加わる横方向電界によって変化し、横方向電界はビット線電圧に応じて決まる。すなわち、ビット線の電圧設定の有無としてメモリセルに伝達された書き込みデータは、書き込み時にしきい値電圧Ｖthの差に変換されて、メモリセル内に記憶される。
読み出しの際は、両ビット線間に所定の読み出しドレイン電圧を印加した状態で、記憶データの論理に応じてメモリトランジスタがオンまたはオフする電圧を、コントロールゲート線を介してメモリトランジスタのゲートに印加する。これにより、メモリトランジスタがオンする場合のみ、チャネルを介して両ビット線間に電流が流れ、ビット線電圧が変化する。このビット線電圧変化の有無をセンスアンプＳＡ等で検出して読み出す。すなわち、読み出しの場合は、書き込みの場合と逆に、記憶データが、メモリトランジスタのしきい値電圧Ｖthの差からビット線電圧差に変換されることで、外部に伝達可能となる。
【００４２】
なお、電荷蓄積層ＣＡＭとしては、ＭＯＮＯＳ（あるいはＭＮＯＳ）型のものを用いることは望ましい。その理由は以下の通りである。
【００４３】
ＭＯＮＯＳ型不揮発性半導体メモリトランジスタでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中、または、窒化膜と、その上に形成されたトップ酸化膜との界面のキャリアトラップが空間的に（すなわち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、最下層のボトム誘電体膜厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【００４４】
このボトム誘電体膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、ボトム誘電体膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるボトム誘電体膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
また、平面的に離散化したキャリアトラップの分布平面に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。
【００４５】
本実施形態のメモリセルでは、書き込み速度の向上を目的として、ＣＨＥをソース側から注入するソースサイド注入型ＭＯＮＯＳ（またはＮＭＯＳ）トランジスタが実現されている。
【００４６】
このソースサイドＣＨＥ注入の原理を、図９に模擬的に示す。
書き込み時に、メモリトランジスタのソース側に配置されたセレクトゲートＳＧに相対的に低い電圧、コントロールゲートＣＧに相対的に高い電圧を与える。このとき、セレクトゲートＳＧと電荷蓄積層ＣＡＭとの境界にあるチャネル形成領域表面に高い横方向電界が発生する。その結果、図中矢印で示すように、エネルギー的に励起された電荷（チャネルホットエレクトロン）が電荷蓄積層ＣＡＭにソース側から注入される。その注入効率は、高電界をドレイン側で発生させて、電荷を電荷蓄積層ＣＡＭにドレイン側から注入する通常のＣＨＥ注入方式より高く、よって書き込み時間の低減が可能である。
【００４７】
なお、このソースサイドＣＨＥ注入は、電荷蓄積層がフローティングゲートであるＦＧ型、窒化膜を含むＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタの両方に適用可能である。
【００４８】
ＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタは、ＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積層のソース側とドレイン側に独立に２値情報を書き込むことが可能である。この場合、たとえばソースとドレイン間の電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入により書き込む。
読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって、書き込み時間が短く蓄積電荷量が少ない場合でも２ビット情報を確実に読み出すことができる。
したがって、前述したコントロール共有型の場合には、ＭＯＮＯＳ（ＭＮＯＳ）型メモリトランジスタが好適である。
【００４９】
図１０は、ＭＯＮＯＳ型メモリトランジスタの具体的な構造例を示す断面図である。
このメモリトランジスタは、ｐウエルＷのチャネル形成領域中央部上に形成されワード線ＷＬに接続されたセレクトトランジスタのゲート電極ＧＴと、ゲート電極ＧＴと絶縁分離され、チャネル方向両側に設けられた第１メモリトランジスタのコントロールゲートＣＧＬと、第２メモリトランジスタのコントロールゲートＣＧＲを有する。コントロールゲートＣＧＬ，ＣＧＲと、ビット線ＢＬまたはチャネル形成領域端部との間に、ゲート誘電体膜１０ａ，１０ｂが形成されている。
【００５０】
ゲート誘電体膜１０ａは、ボトム誘電体膜１１ａ，窒化膜１２ａ，トップ誘電体膜１３ａを含んでいる。同様に、ゲート誘電体膜１０ｂは、ボトム誘電体膜１１ｂ，窒化膜１２ｂ，トップ誘電体膜１３ｂを含んでいる。
ゲート電極ＧＴは、ソース側とドレイン側で空間的に分離された２つのコントロールゲートＣＧＬ，ＣＧＲとゲート絶縁膜１０ａ，１０ｂとの積層パターンの間に、単層の誘電体膜１４を介して埋め込まれている。このゲート電極ＧＴは、図示しないワード線ＷＬをなす上層配線層に接続され、ワード線方向のメモリセル間で共通に接続されている。
【００５１】
このようにして、チャネル形成領域中央部に、ワード線に接続されＭＯＳ構造を有したセレクトトランジスタＳＴが形成されている。また、斜めイオン注入で形成したポケット領域ＰＣＴおよび拡散層（ビット線ＢＬ）の上部では、電荷蓄積手段を含むＯＮＯ膜タイプのゲート絶縁膜１０ａ，１０ｂを介してコントロールゲートＣＧＬ，ＣＧＲが配置されている。
このゲートＧＴとコントロールゲートＣＧＬ，ＣＧＲとの組合せは、基本的にスプリットゲート構造のソースサイド注入タイプのメモリセルと同一である。セレクトトランジスタは、書き込み時にソースサイド注入を効率よく行うために用いられる。また、消去時には電荷蓄積手段が過剰消去された場合でも、メモリトランジスタの消去状態でのしきい値電圧Ｖthを一定に保持する役割を果たす。このため、このセレクトトランジスタのしきい値電圧は、たとえば０．５Ｖと１Ｖとの間に設定される。
【００５２】
なお、ボトム誘電体膜１１ａ，１１ｂとして、通常の熱酸化法により形成された酸化珪素膜、その酸化珪素膜を窒化して形成された酸化窒化珪素膜を用いる。また、ＦＮトンネリング特性を示す誘電体膜、たとえばＦＮ窒化珪素膜、ＦＮ酸化窒化珪素膜、あるいはこれらと他の膜との多層膜等のいずれかをボトム誘電体膜として用いることができる。ＦＮトンネリング特性を示す誘電体膜を用いた場合、ソースサイド注入における、伝導帯側のエネルギー障壁が通常の酸化珪素膜の場合の３．２ｅＶより低減され、ホットエレクトロンの注入効率がさらに改善される。
【００５３】
図１１は、入出力回路の一部およびチャージ回路の具体的構成を含む回路図である。図１１には、上述したカラム選択回路ＣＳ，カラムラッチ回路ＣＬＨおよびセンスアンプＳ／Ａを含み、一つのプログラムが完結するページ単位でデータの書き込みおよび読み出しを制御するページバッファを示す。
【００５４】
一つのビット線に接続されたページバッファの各ユニットは、２個のインバータＩＮＶ１，ＩＮＶ２と、６個のＭＯＳトランジスタＭ０〜Ｍ５を有している。インバータＩＮＶ１，ＩＮＶ２は互いの入力と出力が接続されており、カラムラッチ回路ＣＬＨを構成する。その一方のノードＬＡＴが、ｎＭＯＳトランジスタＭ０を介してビット線に接続されている。ｎＭＯＳトランジスタＭ０のゲートは、書き込み許可信号ＷＥに基づいて活性化される制御信号ＰＧＭによって、全ユニットで同時に制御される。
【００５５】
カラムラッチ回路のノードＬＡＴはｎＭＯＳトランジスタＭ３を介してデータ線Ｉ／Ｏに接続され、カラムラッチ回路の他のノードはｎＭＯＳトランジスタＭ４を介してデータ補線Ｉ／Ｏ＿に接続されている。２つのｎＭＯＳトランジスタＭ３，Ｍ４のゲートは、カラム選択信号ＣＳＬによって制御される。
また、このカラムラッチ回路の他のノードに、ソースが接地されたｎＭＯＳトランジスタＭ５のドレインが接続されている。ｎＭＯＳトランジスタＭ５のゲートは、リセット信号ＲＳＴによって制御される。
【００５６】
さらに、電源電圧ＶCCの供給線とカラムラッチ回路の他のノードとの間に、２つのｐＭＯＳトランジスタＭ１，Ｍ２が縦続接続されている。
ｐＭＯＳトランジスタＭ１のソースが電源電圧ＶCCの供給線に接続され、そのドレインがｐＭＯＳトランジスタＭ２のソースに接続され、そのゲートがビット線ＢＬに接続されている。ｐＭＯＳトランジスタＭ１は、ビット線ＢＬの電圧が、そのしきい値電圧を越えたときにオンし、ビット線ＢＬの電圧が、そのしきい値電圧以下のときはオフ状態を維持する。
ｐＭＯＳトランジスタＭ２のドレインが、カラムラッチ回路の他のノードに接続されている。ｐＭＯＳトランジスタＭ２のゲートは、制御信号ＳＥＮＳＥによって、全ユニットで同時に制御される。ｐＭＯＳトランジスタＭ２は、ｐＭＯＳトランジスタＭ１のオン／オフに応じて、カラムラッチ回路の他のノードを電源電圧ＶCCにプルアップするときのタイミング制御を行う。
【００５７】
このような構成のページバッファのユニットは、ビット線ごとに設けられている。
【００５８】
ディスチャージ回路は、ビット線放電を制御するｎＭＯＳトランジスタＤＭをビット線の数だけ有する。各ｎＭＯＳトランジスタＤＭのドレインが対応するビット線ＢＬに接続され、そのソースが接地線に接続されている。全てのｎＭＯＳトランジスタＤＭのゲートは、ディスチャージ信号ＤＩＳにより同時に制御される。
【００５９】
プリチャージ回路は、ビット線充電を制御するｎＭＯＳトランジスタＰＭ０〜ＰＭ２を有する。ｎＭＯＳトランジスタＰＭ０〜ＰＭ２のドレインは電源電圧ＶCCの供給線に接続され、そのソースが対応するビット線に接続されている。ｎＭＯＳトランジスタＰＭ０〜ＰＭ２のそれぞれが、図１１の例では、３本ごとのビット線に接続されている。同じ符号のｎＭＯＳトランジスタが同一のプリチャージ信号によって制御される。すなわち、周期的に配置された複数のｎＭＯＳトランジスタＰＭ０のゲートは、プリチャージ信号ＰＲＥ０によって同時に制御される。同様にして、複数のｎＭＯＳトランジスタＰＭ１のゲートがプリチャージ信号ＰＲＥ１によって同時に制御され、複数のｎＭＯＳトランジスタＰＭ２のゲートがプリチャージ信号ＰＲＥ２によって同時に制御される。
このように同時に制御されるｎＭＯＳトランジスタの周期は、バンクのワード分割の周期に対応して決められる。この図１１の例では、メモリセルアレイ１内にコントロールゲート共有型バンクを有しており、そのワード分割後の最小単位がワード線方向での３個ごとのセル（６ビットごと）の集合となる。この構成に対応して、３本ごとにビット線を同時にプリチャージするようにプリチャージ回路が構成されている。
【００６０】
次に、図面に関連付けてコントロールゲート共有型バンクに対するプログラム動作について説明する。図１２は、コントロールゲート共有型メモリセルアレイに対するプログラム条件を示す図である。
以下、図１２において、コントロールゲート共有型バンクの第１，第４列のメモリセルＭＣ１１，ＭＣ１４の第２メモリトランジスタに同時に書き込みおよびベリファイを行う場合を説明する。
【００６１】
コントロールゲート共有型に関しその電荷蓄積層を窒化膜を含むＭＯＮＯＳ型とした場合、書き込み対象のメモリセルＭＣ１１，ＭＣ１４のソース側に接続されたビット線ＢＬ０，ＢＬ３に０Ｖ、ドレイン側に接続されたビット線ＢＬ１，ＢＬ４に５Ｖまたは０Ｖ、セレクトトランジスタＳＴのゲートに接続されたワード線ＷＬ１に低い電圧の０．８Ｖ、書き込み対象である第２メモリトランジスタＭＴ２のコントロールゲートに接続されたコントロールゲート線ＣＬ１，ＣＬ４に高い電圧の６Ｖを加える。
メモリセルＭＣ１１，ＭＣ１４内の選択されない左側ビット部（第１メモリトランジスタＭＴ１）に対しては、その部分の記憶データの種類にかかわらず所望のチャネル電流が流れるような伝達の役割を持たすため、第１メモリトランジスタＭＴ１のコントロールゲートに接続されたコントロールゲート線ＣＬ０，ＣＬ３に適切な電圧Ｖpassを加える。
これらのバイアス条件により、選択ビットであるメモリセルＭＣ１１，ＭＣ１４の第２メモリトランジスタＭＴ２にプログラムが行われる。
【００６２】
一方、書き込み対象のメモリセルＭＣ１１，ＭＣ１４間に位置する他のメモリセルＭＣ１２，Ｍ１３は、誤書き込みを避けるため、メモリセルＭＣ１２の第２メモリトランジスタＭＴ２とメモリセルＭＣ１３の第１メモリトランジスタに共通に接続されたコントロールゲート線ＣＬ２の電圧を０Ｖとし、チャネル電流を阻止する。これによって、当該２つのメモリセルＭＣ１２，ＭＣ１３は非選択となる。以上のコントロールゲート線ＣＬ１，ＣＬ２，…に印加する電圧は、制御回路５により選択的に供給される。
また、非選択のワード線ＷＬ２に対しては０Ｖを加え、チャネル電流を阻止している。
結局、このコントロールゲート共有型バンク１Ｂでは、選択されたワード線ＷＬ１に関し、６ビット毎のプログラムが可能となる。
【００６３】
１回のプログラム動作は、実際には、データロード，書き込みおよびベリファイの３ステップを経て完結する。以下、周辺回路の制御も含めた、より詳しいプログラム制御を、図１１，図１３の図面に関連付けて説明する。
図１３（Ａ）〜（Ｋ）は、プログラム動作時の各種信号線の電圧変化を示すタイミングチャートである。これらの図では、コントロールゲート線ＣＬ１に制御されるメモリセルＭ１１の第２メモリトランジスタＭＴ２にハイレベルのデータ“０”を記憶する場合を例示する。
【００６４】
初期状態では、バンクに接続された全てのビット線ＢＬ０，ＢＬ１，…および全てのワード線ＷＬ１，ＷＬ２，…を０Ｖで保持している。また、図１１の各種制御線に関しては、ｐＭＯＳトランジスタＭ２をオフさせるため制御信号ＳＥＮＳＥがハイレベルで維持されている以外は、全ての制御信号がローレベルで維持されている。
【００６５】
データロードのステップでは、カラム選択信号ＣＳＬ１をハイレベルにすると、カラムスイッチを構成するｎＭＯＳトランジスタＭ３，Ｍ４がオンする。これにより、データ線Ｉ／Ｏのハイレベルの書き込みデータ“０”がラッチ回路のノードＬＡＴ１に伝達され、データ補線Ｉ／Ｏ＿のローレベルのデータがラッチ回路の他のノードに伝達される。このようにして、データ線のデータがページバッファ内に入力されラッチ回路で保持される。
【００６６】
つぎに、書き込みのステップにおいて、プログラム信号ＰＧＭをローレベルからハイレベルに立ち上げ、ｎＭＯＳトランジスタＭ０をオンさせ、ハイレベルの書き込みデータ“０”を、選択されたビット線ＢＬ１にカラムラッチ回路から伝達する。その後、選択されたワード線ＷＬ１に０．８Ｖのセレクトゲートパルスを印加し、同時に、選択されたコントロールゲート線ＣＬ１に６Ｖの書き込みパルスを印加する。また、選択されたコントロールゲート線ＣＬ１の左隣の他のコントロールゲート線ＣＬ０にチャネルがオンする程度の電圧Ｖpassを印加する。
【００６７】
選択されたメモリセルにおいて、書き込みデータ“０”によってハイレベルとなったビット線ＢＬ１の電圧５Ｖがドレイン電圧となり、ビット線ＢＬ０の電圧０Ｖがソース電圧、コントロールゲート線ＣＬ１の印加電圧６Ｖがゲート電圧となる。これらに加え、選択されたワード線ＷＬ１の印加電圧０．８Ｖおよび隣りのコントロールゲート線ＣＬ０の印加電圧Ｖpassによって、メモリセルＭＣ１１内にチャネルが形成される。このチャネル内にソース（ビット線ＢＬ０）から供給された電子がソースとドレイン間の電界によって加速される。このとき、選択されたワード線ＷＬ１に印加されたセレクトゲート電圧０．８Ｖは、セレクトトランジスタＳＴと第２メモリトランジスタＭＴ２との境界付近で、チャネル内を走行する電子がエネルギー的に十分に励起される値に定められている。このため、チャネル内の電子が第２メモリトランジスタＭＴ２のソース端に至る直前でホットエレクトロンとなる確率が高くなる。このようにして生成されたホットエレクトロンの一部が、第２メモリトランジスタＭＴ２内の電荷蓄積層ＣＡＭにソース側から効率よく注入される。その結果、メモリトランジスタＭＣ１１の第２メモリトランジスタＭＴのしきい値電圧Ｖｔｈが、低い消去状態から、より高い状態に変化する。
【００６８】
続くベリファイのステップでは、まず、ディスチャージパルスＤＩＳを印加して、ｎＭＯＳトランジスタＤＭをオンさせ、全てのビット線ＢＬ０，ＢＬ１，…を放電する。放電後の全てのビット線は再びフローティング状態となる。
つぎに、プリチャージ信号ＰＲＥ０を立ち上げて、読み出し対象のビットが記憶されたメモリセルＭＣ１１に接続した左側のビット線ＢＬ０を電源電圧ＶCCに充電する。
その後、読み出し対象セルＭ１１に接続されたワード線ＷＬ１およびコントロールゲート線ＣＬ１を、それぞれ所定の電圧に立ち上げる。また、読み出し対象セルＭＣ１１に接続された他のコントロールゲート線ＣＬ０に、チャネルが十分オンする電圧Ｖｏｎを印加する。これにより、読み出し対象セルＭＣ１１がオンし、０Ｖでフローティング状態であったビット線ＢＬ１が、コントロールゲート線ＣＬ１の印加電圧ＶcgR から、読み出し対象ビットの第２メモリトランジスタＭＴ２のしきい値電圧Ｖthを引いた電圧に充電される。
【００６９】
このビット線ＢＬ１の充電電圧は、ページバッファ内のｐＭＯＳトランジスタＭ１のゲートに伝達され、このゲート電圧でｐＭＯＳトランジスタＭ１がオン可能か否かが検知される。具体的には、ワード線ＷＬ１およびコントロールゲート線ＣＬ１を立ち下げた後、読み出し電圧の検出信号ＳＥＮＳＥをハイレベルからローレベルに変化させる。
【００７０】
このとき、ビット線ＢＬ１に読み出された電圧ＶBL1 が次の式（１）を満たすときは、ｐＭＯＳトランジスタＭ１がオンする。
【数１】
ＶBL1 ＝ＶcgR −Ｖth＜ＶCC−｜Ｖth(M1)｜…（１）
ここで、（ＶcgR −Ｖth）は、前記したように、コントロールゲート線ＣＬ１の印加電圧ＶcgR から第２メモリトランジスタＭＴ２のしきい値電圧Ｖthを引いた、ビット線ＢＬ１の充電電圧である。また、ＶCCは電源電圧、Ｖth(M1)はｐＭＯＳトランジスタＭ１のしきい値電圧である。
ｐＭＯＳトランジスタＭ１がオンすると、ビット線ＢＬ１に対応したカラムラッチ回路において、ノードＬＡＴ１と反対側の他のノードが電源電圧ＶCCにプルアップされ、ノードＬＡＴ１がハイレベルから接地電位０Ｖに引き下げられる。
これにより、書き込みが十分であることが検出される。
【００７１】
一方、ビット線ＢＬ１に読み出された電圧ＶBL1 が次の式（２）を満たすときは、ｐＭＯＳトランジスタＭ１がオフのままとなる。
【数２】
ＶBL1 ＝ＶcgR −Ｖth＞ＶCC−｜Ｖth(M1)｜…（２）
この場合、ｐＭＯＳトランジスタＭ１がオンしないので、ノードＬＡＴ１はハイレベルのままとなる。したがって、この場合、書き込みが未だ十分でないことが検出される。
【００７２】
以上に述べてきたデータロード，書き込みおよびベリファイのステップからなるプログラム動作は、３セル毎、すなわちＭＣ１１，ＭＣ１４，…の第２メモリトランジスタＭＴ２に対して並列に実行される。このとき、ハイレベルのデータ“０”を書き込まないセルに対しては、データロード時にカラムラッチ回路の書き込み側のノードＬＡＴがローレベルとなるため、この時点で、上記した“書き込み十分”と等価であると見なされる。
また、データロード，書き込みおよびベリファイのステップからなるプログラム動作は、並列に書き込むセルに対応した全てのカラムラッチ回路のノードＬＡＴにローレベルが揃うまで繰り返される。
【００７３】
なお、詳細は省略するが、この回路構成で第１メモリトランジスタＭＴ１側にプログラム動作を行う場合、ページバッファ内のカラムスイッチおよびカラムラッチ回路は、一つ下位側のものを用いる。つまり、メモリセルＭ１１の第１メモリトランジスタＭＴ１に書き込むべきデータは、カラム選択信号ＣＳＬ０によって制御されるカラムスイッチからノードＬＡＴ０に入力され、ビット線ＢＬ０を介してメモリセルＭＣ１１内に書き込まれる。また、ベリファイ読み出しにおいても、ビット線ＢＬ０側を０Ｖのフローティング状態とすることで、ノードＬＡＴ０を有したカラムラッチ回路に読み出される。
【００７４】
図１４は、コントロールゲート分離型メモリセルアレイに対するプログラム条件を示す図である。なお、ここではメモリセルＭＣ１１，ＭＣ１３の右側の第２メモリトランジスタＭＴ２に対してプログラムを行う場合を例に説明する。
【００７５】
コントロールゲート分離型に関しその電荷蓄積層をフローティングゲートＦＧとした場合、書き込み対象のメモリセルＭＣ１１，ＭＣ１３のソース側に接続されたビット線ＢＬ０，ＢＬ２に０Ｖ、ドレイン側に接続されたビット線ＢＬ１，ＢＬ３に５Ｖまたは０Ｖ、セレクトトランジスタＳＴのゲートに接続されたワード線ＷＬ１に低い電圧の１．５Ｖ、書き込み対象である第２メモリトランジスタＭＴ２のコントロールゲートが接続されたコントロールゲート線ＣＬＲ１，ＣＬＲ３に高い電圧の１２Ｖを加える。
メモリセルＭＣ１１，ＭＣ１３内の選択されない左側ビット部（第１メモリトランジスタＭＴ１）に対しては、その部分の記憶データの種類にかかわらず所望のチャネル電流が流れるような伝達の役割を持たすため、第１メモリトランジスタＭＴ１のコントロールゲートに接続されたコントロールゲート線ＣＬＬ１，ＣＬＬ３に適切な電圧Ｖpassを加える。
これらのバイアス条件により、書き込み対象のメモリセルＭＣ１１，ＭＣ１３の第２メモリトランジスタＭＴ２にプログラムが行われる。
【００７６】
一方、書き込み対象のメモリセルＭＣ１１，ＭＣ１３間に位置する他のメモリセルＭＣ１２，ＭＣ１４は、誤書き込みを避けるため、第１メモリトランジスタＭＴ１のコントロールゲートが接続されたコントロールゲート線ＣＬＬ２，ＣＬＬ４、および第２メモリトランジスタＭＴ２のコントロールゲートが接続されたコントロールゲート線ＣＬＲ２，ＣＬＲ４の電圧を０Ｖとし、チャネル電流を阻止する。これによって、当該２つのメモリセルＭＣ１２，ＭＣ１４は非選択となる。以上のコントロールゲート線ＣＬＬ、ＣＬＲに印加する電圧は、制御回路５により選択的に供給される。
また、非選択のワード線ＷＬ２に対しては０Ｖを加え、チャネル電流を阻止している。
結局、このコントロールゲート分離型バンク１Ａでは、選択されたワード線ＷＬ１に関し、４ビット毎のプログラムが可能となる。
【００７７】
このコントロールゲート分離型バンク１Ａにおいて、データロード，書き込みおよびベリファイからなる１つのプログラム動作が、図１３とほぼ同様な制御により遂行される。
【００７８】
ここで、ワード線単位のビットをページとし、そのページサイズを５１２Ｂｙｔｅと仮定する。上述した２種類のバンク１Ａ，１Ｂでは、ワード線方向に４ビット毎または６ビット毎のプログラムが可能であった。以下、説明を分かりやすくするため、ページ内で８ビット毎にプログラムを行うものと仮定する。よって、１ワード内で同時にプログラムするビット数は６４Ｂｙｔｅ（＝５１２Ｂｙｔｅ÷８）である。
以後、この６４Ｂｙｔｅのプログラム全体をプログラム命令という。プログラム命令は、図１５に示すように、データロードに引き続き、書き込みとベリファイの組合せを何回か繰り返したものとなる。前述したように、データロードは、プログラムデータをビット線に接続されたカラムラッチ回路にロードするステップであり、書き込みは、ワード線，コントロールゲート線およびビット線を書き込み時の電圧に変化させることで書き込みパルスを書き込み対象のビットに印加するステップであり、ベリファイは、書き込み対象のビットに関しメモリトランジスタのしきい値電圧が所望の値に達したか否かを検証する読み出しステップである。プログラム命令内の書き込みステップとベリファイステップの繰り返し回数は、同時プログラムするバイト数およびしきい値電圧のバラツキなどに依存し変動するものであるが、ここでは簡略化のため、以後、２回に統一する。
【００７９】
上記した仮定の下、本発明のようにメモリセルアレイを複数のバンクに分割していない従来の不揮発性メモリ装置に関し、１ページあたりのプログラム時間を計算する。この従来の不揮発性メモリ装置においては、ワード線方向に８ビット毎にある６４Ｂｙｔｅに対しデータロード，書き込み，ベリファイ，書き込み，ベリファイからなるプログラム命令を実行する。続いて、その隣にある６４Ｂｙｔｅに対し同様なプログラム命令を実行する。この６４Ｂｙｔｅに対する同時に行うプログラム命令を順次８回繰り返すことで１ページ（５１２Ｂｙｔｅ）のプログラムが完了する。
【００８０】
図１６は、この従来の不揮発性メモリ装置のプログラム手順を図解したものである。この図で、データロードは“Ｌ”で表記し、その時間を４μｓと仮定する。書き込みは“Ｗ”で表記し、その時間を１０μｓと仮定する。ベリファイは“Ｖ”で表記し、その時間を１０μｓと仮定する。結局、１ページのプログラム時間は、３５２μｓ（＝（４μｓ＋１０μｓ＋１０μｓ＋１０μｓ＋１０μｓ）×８）となる。
この場合のプログラム速度は１．４５ＭＢｙｔｅ／ｓ（＝５１２Ｂｙｔｅ／３５２μｓ）と換算される。このプログラム速度は、最低で２〜３ＭＢｙｔｅ／ｓが必要なメモリカード用途の要求速度を満たしていない。
【００８１】
以下に、この従来の不揮発性メモリ装置のプログラム速度を比較基準とした場合、より高速なプログラムが可能な本発明の不揮発性メモリ装置におけるプログラム動作手順の実施形態を幾つか説明する。
本発明の不揮発性メモリ装置では、メモリセルアレイを複数のバンクに分割し、バンク間でプログラム命令の実行を時間をシフトしながら実行する。ここで、そのシフトの単位として“ステージ”という概念を導入する。ステージは、データロード，書き込み或いはベリファイといった各動作ステップを単独で、または複数組み合わせたものである。
【００８２】
第１のプログラム動作
第１のプログラム動作においては、データロードを第１のステージ、書き込みとベリファイの繰り返し２回を第２のステージとし、この第１および第２ステージにより１プログラム命令を構成する。
【００８３】
ここでは、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でページ２をプログラムすることとする。その場合のプログラム手順の概念図を図１７に示す。
最初にバンクＢＫ１のページ１内で８ビット毎に点在するビットの集合（以後、第１の６４Ｂｙｔｅという、図では「６４Ｂｙｔｅ▲１▼」と表記）に対しプログラム命令を実行する。このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２のページ２内の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。
その後、バンクＢＫ２内の第１の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ１の第１の６４Ｂｙｔｅの最後のベリファイＶが終了するのと同時に開始する。また、このとき同時に、バンクＢＫ１の上記第１の６４Ｂｙｔｅから１ビットずれたビットの集合（以後、第２の６４Ｂｙｔｅという、図では「６４Ｂｙｔｅ▲２▼」と表記）のデータロードＬを開始する。
その後、バンクＢＫ１内の第２の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ２の第１の６４Ｂｙｔｅの最後のベリファイＶが終了するのと同時に開始する。また、このとき同時に、バンクＢＫ２内の第２の６４Ｂｙｔｅに対しデータロードを開始する。
【００８４】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００８５】
このプログラム動作の合計時間は６４４μｓと計算され、１ページあたりのプログラム時間に換算すると３２２μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると３０μｓ短縮された。
【００８６】
第２のプログラム動作
第２のプログラム動作においては、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ１つのステージとし、第１〜第５のステージにより１プログラム命令を構成する。
【００８７】
ここでは、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でページ２をプログラムすることとする。その場合のプログラム手順の概念図を図１８に示す。
最初にバンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令を実行する。
このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令を開始する。さらに１ステージ（１０μｓ）の経過後に、バンクＢＫ２内の第１の６４Ｂｙｔｅの最初の書き込みＷを、バンクＢＫ１の第１の６４Ｂｙｔｅの最初のベリファイＶと同時に開始する。
【００８８】
その後、バンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令が終了したら、カラムラッチ回路が初めて開放される。したがって、そのプログラム命令の終了と同時に、バンクＢＫ１の第２の６４Ｂｙｔｅのデータロードを開始する。
その後、バンクＢＫ１の第２の６４Ｂｙｔｅの第２ステージ（書き込みＷ）の開始、あるいは、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了のどちらか遅い方に同期して、バンクＢＫ２の第２の６４ＢｙｔｅのデータロードＬを開始する。図ではプログラム命令内の書き込みとベリファイの繰り返し回数を２回に統一し、バンクＢＫ１の第２の６４Ｂｙｔｅの第２ステージ（書き込みＷ）の開始と、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了は同じである。ところが、実際には、この繰り返し回数は１回の場合もあり、また３回、あるいは４回以上の場合もある。したがって、ここで遅い方に同期してバンクＢＫ２の第２の６４ＢｙｔｅのデータロードＬを開始させないと、以後、規則的な動作が出来なくなる。上記した遅い方に同期させるという制御は、この規則的な動作を保証するためである。
【００８９】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００９０】
このプログラム動作の合計時間は４１０μｓと計算され、１ページあたりのプログラム時間に換算すると２０５μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると１４７μｓ短縮された。
【００９１】
第３のプログラム動作
第３のプログラム動作は、第２のプログラム動作の変形であり、ここでも、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ１つのステージとする。
【００９２】
第１および第２のプログラム動作と同様に、図２のバンクＢＫ１でページ１をプログラムし、これと並行してバンクＢＫ２でベージ２をプログラムすることとする。その場合のプログラム手順の概念図を図１９に示す。
【００９３】
上述した第１および第２のプログラム動作では、データロード時間が４μｓと書き込みまたはベリファイの時間１０μｓより短かった。ところが、書き込みまたはベリファイの時間が短縮され、データロード時間より短くなると、上述した第１および第２のプログラム動作において、繰り返し回数が多い書き込みやベリファイに待機時間ができてしまい、全体のプログラム時間短縮に不利となる。
【００９４】
このような理由から、第３のプログラム動作では、最初に３０μｓの時間をかけて１ページ分のデータロードを行う。ただし、２ビット／セル記憶の場合にページ一括のデータロードを行うには、たとえば図１１に示す回路構成では、ページバッファがもう一つ必要となる。
ここでは、プログラム命令が２種類ある。プログラム命令１は、第１の６４Ｂｙｔｅに適用されるもので、データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第１〜第５のステージにより１プログラム命令を構成する。プログラム命令２は、第２〜第８の６４Ｂｙｔｅに適用されるもので、書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第６〜第９のステージにより１プログラム命令を構成する。
【００９５】
まず、最初の３０μｓ時間において、バンクＢＫ１のページ１（５１２Ｂｙｔｅ）のデータロードを一括して行う。続いて次の３０μｓの時間において、バンクＢＫ２のページ２（５１２Ｂｙｔｅ）のデータロードを一括して行う。
バンクＢＫ２のデータロード終了時点から、バンクＢＫ１の第２〜第５ステージ（書き込みＷとベリファイＶの２回の繰り返し）の実行を開始する。また、その途中の第２ステージの終了時点に同期して、バンクＢＫ２の第２〜第５ステージ（書き込みＷとベリファイＶの２回の繰り返し）の実行を開始する。
その後、バンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令１が終了したら、カラムラッチ回路が初めて開放される。したがって、そのプログラム命令１の終了と同時に、バンクＢＫ１の第２の６４Ｂｙｔｅの書き込みを開始する。
【００９６】
その後、バンクＢＫ１の第２の６４Ｂｙｔｅの第７ステージ（ベリファイＶ）の開始、あるいは、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令１の終了のどちらか遅い方に同期して、バンクＢＫ２の第２の６４Ｂｙｔｅの書き込みＷを開始する。図ではプログラム命令内の書き込みとベリファイの繰り返し回数を２回に統一し、バンクＢＫ１の第２の６４Ｂｙｔｅの第７ステージ（ベリファイＶ）の開始と、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令の終了は同じである。ところが、実際には、この繰り返し回数は１回の場合もあり、また３回、あるいは４回以上の場合もある。したがって、ここで遅い方に同期してバンクＢＫ２の第２の６４Ｂｙｔｅの書き込みＷを開始させないと、以後、規則的な動作が出来なくなる。上記した遅い方に同期させるという制御は、この規則的な動作を保証するためである。
【００９７】
同様な動作を、第３〜第８の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１の全ビット（５１２Ｂｙｔｅ）とページ２の全ビット（５１２Ｂｙｔｅ）のプログラム命令の実行が終了する。
【００９８】
このプログラム動作の合計時間は３９０μｓと計算され、１ページあたりのプログラム時間に換算すると１９５μｓとなる。この１ページあたりのプログラム時間は、図１６と比較すると１５７μｓ短縮された。
【００９９】
第４のプログラム動作
第４のプログラム動作は、図２０に示すように、メモリセルアレイを８個のバンクに分割し、それぞれのバンクにロウデコーダおよびカラムラッチ回路を設けた不揮発性メモリ装置に適用される。
データロード，書き込み，ベリファイ，書き込み，ベリファイをそれぞれ一つのステージとし、これら第１〜第５のステージにより１プログラム命令を構成する。
【０１００】
図２１に、第１の６４Ｂｙｔｅに対するプログラム動作の概念図を示す。他の第２〜第８の６４Ｂｙｔｅの各プログラム動作は、それぞれが、この図２１と同じとなるので図示は省略した。
【０１０１】
最初にバンクＢＫ１の第１の６４Ｂｙｔｅに対しプログラム命令を実行する。このプログラム命令の最初の書き込みＷの開始と同時に、バンクＢＫ２の第１の６４Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令を開始する。
同様に、バンクＢＫ２の第１の６４Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ３の第１の６４Ｂｙｔｅのプログラム命令を開始する。
このような単純に１ステージずつずらしてプログラム命令を行う制御は、８個のバンクそれぞれがカラムラッチ回路を有しているのでカラムラッチ回路の開放を待つ必要がないことに起因して可能となった。
【０１０２】
同様な動作を、第３〜第８のバンクにおける第１の６４Ｂｙｔｅに対して繰り返し実行する。これにより、ページ１〜ページ８の第１の６４Ｂｙｔｅの合計である５１２Ｂｙｔｅのプログラム命令の実行が終了する。
以上の動作を、残りの第２〜第８の６４Ｂｙｔｅに対しても順次繰り返すことで、８バンク合計４０９６Ｂｙｔｅのプログラム動作が完了する。
【０１０３】
このプログラム動作の１ページ分に相当する５１２Ｂｙｔｅあたりのプログラム時間は１２０μｓと計算される。この１ページあたりのプログラム時間は、図１６と比較すると２３２μｓ短縮された。
【０１０４】
なお、この第４のプログラム動作は８バンク構成のメモリセルアレイで説明したが、図２１の場合、１つの６４Ｂｙｔｅに対しプログラム命令の実行が終了するのに必要な時間が５０μｓで、次に同じバンクでプログラム動作が開始するのが、その後、７０μｓ（＝１２０μ−５０μｓ）が経過したときである。したがって、カラムラッチ回路の空き時間が７０μｓと長い。
そこで、たとえば半分の４バンク構成とすることができる。この場合でも、カラムラッチ回路が待機するようなことはなく（カラムラッチ回路の空き時間：３０μｓ）、１ページ当たりのプログラム時間は上記した８バンク構成の場合と同じ１２０μｓとなる。
【０１０５】
第５のプログラム動作
本発明におけるプログラム命令は、データロードと書き込みのステップを含めばよく、ベリファイは必ずしも必要でない。メモリトランジスタの構造等により１回の書き込みで所望のしきい値電圧が得られ、高い書き込み精度が保証される場合である。
第５のプログラム動作では、このベリファイを省略している。したがって、データロード，書き込みをそれぞれ一つのステージとし、プログラム命令を、この２つの第１および第２ステージで構成する。
【０１０６】
ここでは、図２２に示すように、メモリセルアレイを４つのバンクに分けている。各バンクに、カラムラッチ回路とロウデコーダを備える。また、各バンクのページサイズが上述した他のプログラム動作におけるページサイズの２倍、すなわち１０２４Ｂｙｔｅ（＝５１２Ｂｙｔｅ×２）に設定されている。同時に書き込みされるバイト数が１２８Ｂｙｔｅと他のプログラム動作の２倍となるので、データロード時間も２倍の８μｓとなる。
【０１０７】
図２３に、第１の１２８Ｂｙｔｅに対するプログラム動作の概念図を示す。他の第２〜第８の１２８Ｂｙｔｅの各プログラム動作は、それぞれが、この図２３と同じとなるので図示は省略した。
【０１０８】
最初にバンクＢＫ１の第１の１２８Ｂｙｔｅに対し、データロードＬ（８μｓ）と書き込みＷ（１０μｓ）とからなるプログラム命令を実行する。このプログラム命令の書き込みＷの開始と同時に、バンクＢＫ２の第１の１２８Ｂｙｔｅに対しデータロードＬを開始する。つまり、バンクＢＫ１の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ２の第１の１２８Ｂｙｔｅのプログラム命令を開始する。
同様に、バンクＢＫ２の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ３の第１の１２８Ｂｙｔｅのプログラム命令を開始する。また、バンクＢＫ３の第１の１２８Ｂｙｔｅのプログラム命令に対して１ステージ（１０μｓ）後にずらしてバンクＢＫ４の第１の１２８Ｂｙｔｅのプログラム命令を開始する。
このような単純に１ステージずつずらしてプログラム命令を行う制御は、４個のバンクそれぞれがカラムラッチ回路を有しているのでカラムラッチ回路の開放を待つ必要がないことに起因して可能となった。
【０１０９】
これにより、ページ１〜ページ４の第１の１２８Ｂｙｔｅの合計である５１２Ｂｙｔｅのプログラム命令の実行が終了する。
以上の動作を、残りの第２〜第８の１２８Ｂｙｔｅに対しても順次繰り返すことで、４バンク合計８１９２Ｂｙｔｅのプログラム動作が完了する。
【０１１０】
このプログラム動作の１ページ分に相当する５１２Ｂｙｔｅあたりのプログラム時間は４８μｓと計算される。一方、図１６において、１プログラム命令をデータロードと書き込みの２ステージ構成とすると、その１ページ分のプログラム時間は１１２μｓとなる。したがって、この図１６のようにプログラム命令を順次行う場合と比較すると、第５のプログラム動作によって１ページあたりのプログラム時間が６４μｓ短縮された。
【０１１１】
【発明の効果】
本発明によれば、メモリセルアレイを構成する各サブアレイごとに、同一行内で電気的に分割したサブアレイの一部に対し並列プログラムができる。したがって、一行のプログラムを完結するのに分割数に応じた数回のプログラム動作ですむ。このとき、サブアレイ間でプログラム動作の実行タイミングがシフトしているので、総プログラム時間が短縮された。
以上より、いわゆるバーチャルグランド型のメモリセルアレイのプログラム時間が大幅に短縮された。
【図面の簡単な説明】
【図１】実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図２】実施形態に係る不揮発性メモリ装置のバンク構成の第１の例を示すブロック図である。
【図３】実施形態に係るコントロールゲート分離型バンクの等価回路図である。
【図４】実施形態に係るコントロールゲート分離型バンクのワード線方向（行方向）の概略的な断面図である。
【図５】実施形態に係るコントロールゲート分離型バンクの一部の平面図である。
【図６】実施形態に係るコントロールゲート共有型バンクの等価回路図である。
【図７】実施形態に係るコントロールゲート共有型バンクの行方向の概略的な断面図である。
【図８】実施形態に係るコントロールゲート共有型バンクの一部の平面図である。
【図９】実施形態に係るメモリセルが動作可能なソースサイド注入について説明するための図である。
【図１０】実施形態に係るＭＯＮＯＳ型メモリトランジスタの具体的な構造例を示す断面図である。
【図１１】実施形態に係る不揮発性メモリ装置について、入出力回路の一部およびチャージ回路の具体的構成を含む回路図である。
【図１２】実施形態に係るコントロールゲート共有型メモリセルアレイに対するプログラム条件を示す図である。
【図１３】（Ａ）〜（Ｋ）は、実施形態に係るコントロールゲート共有型メモリセルアレイに対するプログラム動作時の各種信号線の電圧変化を示すタイミングチャートである。
【図１４】実施形態に係るコントロールゲート分離型メモリセルアレイに対するプログラム条件を示す図である。
【図１５】１つのプログラム命令を図解した説明図である。
【図１６】本発明の比較対象として用いた、従来の不揮発性メモリ装置のプログラム手順を図解した説明図である。
【図１７】実施形態に係る第１のプログラム動作の手順を示す概念図である。
【図１８】実施形態に係る第２のプログラム動作の手順を示す概念図である。
【図１９】実施形態に係る第３のプログラム動作の手順を示す概念図である。
【図２０】実施形態に係るメモリセルアレイの第２のバンク構成例を示すブロック図である。
【図２１】実施形態に係る第４のプログラム動作の手順を示す概念図である。
【図２２】実施形態に係るメモリセルアレイの第３のバンク構成例を示すブロック図である。
【図２３】実施形態に係る第５のプログラム動作の手順を示す概念図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、５…制御回路、６…チャージ回路、１０ａ，１０ｂ…ゲート誘電体膜、１１ａ，１１ｂ…ボトム誘電体膜、１２ａ，１２ｂ…窒化膜、１３ａ，１３ｂ…トップ誘電体膜、１４…単層の誘電体膜、ＣＳ…カラム選択回路、ＳＡ…センスアンプ、ＷＲ…書き込み回路、ＣＬＨ…カラムラッチ回路、Ｉ／ＯＢＵＦ…入出力バッファ、ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４…メモリセル、ＭＴ１…第１メモリトランジスタ、ＭＴ２…第２メモリトランジスタ、ＳＴ…セレクトトランジスタ、ＷＬ，ＷＬ１，ＷＬ２…ワード線、ＢＬ０〜ＢＬ４…ビット線、ＣＬＬ１〜ＣＬＬ４，ＣＬＲ１〜ＣＬＲ４，ＣＬ１〜ＣＬ４…コントロールゲート線、ＣＡＭ…電荷蓄積層、ＩＮＶ１，ＩＮＶ２…インバータ、Ｍ１〜Ｍ５，ＤＭ，ＰＭ０〜ＰＭ２…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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