(57)【特許請求の範囲】
【請求項１】
基板の上方に設けられたＴＦＴと、
前記ＴＦＴの上方に設けられた絶縁膜と、
前記絶縁膜に接して設けられた導電膜と、
前記導電膜を酸化して得られた酸化物と、
前記導電膜及び前記酸化物が形成する段差を平坦化するように設けられた樹脂材料でなる絶縁膜と、
前記酸化物及び前記樹脂材料でなる絶縁膜に接して設けられた画素電極と、を有し、
前記画素電極は、前記樹脂材料でなる絶縁膜及び前記絶縁膜に形成されたコンタクトホールを介して前記ＴＦＴに接続され、
前記導電膜、前記酸化物及び前記画素電極で保持容量が形成されることを特徴とする半導体装置。
【請求項２】
基板の上方に設けられたＴＦＴと、
前記ＴＦＴの上方に設けられた層間絶縁膜と、
前記層間絶縁膜に接して設けられた遮蔽膜と、
前記遮蔽膜を酸化して得られた酸化物と、
前記遮蔽膜及び前記酸化物が形成する段差を平坦化するように設けられた樹脂材料でなる絶縁膜と、
前記酸化物及び前記樹脂材料でなる絶縁膜に接して設けられた画素電極と、を有し、
前記画素電極は、前記樹脂材料でなる絶縁膜及び前記層間絶縁膜に形成されたコンタクトホールを介して前記ＴＦＴに接続され、
前記遮蔽膜、前記酸化物及び前記画素電極で保持容量が形成されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記遮蔽膜は、コモン電位を与える電源供給線に接続することを特徴とする半導体装置。
【請求項４】
請求項２において、
前記遮蔽膜を一方の電極とし、前記画素電極と同時に形成される導電膜を他方の電極とするコンデンサーを有し、
前記導電膜は、コモン電位を与える電源供給線に電気的に接続することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記樹脂材料でなる絶縁膜は、アクリル膜であることを特徴とする半導体装置。
【請求項６】
請求項２乃至５のいずれか一項において、
前記遮蔽膜は、アルミニウムを主成分とする材料で形成されていることを特徴とする半導体装置。
【請求項７】
基板上にＴＦＴを形成し、
前記ＴＦＴを覆って層間絶縁膜を形成し、
前記層間絶縁膜の上に遮蔽膜を形成し、
前記遮蔽膜を酸化することにより酸化物を形成し、
前記遮蔽膜及び前記酸化物を覆って樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜を平坦化することで、前記酸化物上の前記樹脂材料でなる絶縁膜を除去し、
前記樹脂材料でなる絶縁膜及び前記層間絶縁膜を開孔して前記ＴＦＴに接続し、且つ前記酸化物に接する画素電極を形成し、
前記遮蔽膜、前記酸化物及び前記画素電極で保持容量を形成することを特徴とする半導体装置の作製方法。
【請求項８】
基板上にＴＦＴを形成し、
前記ＴＦＴを覆って層間絶縁膜を形成し、
前記層間絶縁膜の上に遮蔽膜を形成し、
前記遮蔽膜を酸化することにより酸化物を形成し、
前記遮蔽膜及び前記酸化物を覆って樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜を酸素ガスを用いたプラズマ処理によりエッチングして平坦化することで、前記酸化物上の前記樹脂材料でなる絶縁膜を除去し、
前記樹脂材料でなる絶縁膜及び前記層間絶縁膜を開孔して前記ＴＦＴに接続し、且つ前記酸化物に接する画素電極を形成し、
前記遮蔽膜、前記酸化物及び前記画素電極で保持容量を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項７又は８において、
前記層間絶縁膜は、樹脂材料でなることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項７乃至９のいずれか一項において、
前記遮蔽膜は、アルミニウムを主成分とする材料でなることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項７乃至１０のいずれか一項において、
前記酸化物は、陽極酸化法により形成されることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子装置に関する。尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子装置も半導体装置に含む。
【０００２】
【従来の技術】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。液晶表示装置、ＥＬ表示装置、および密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜（多結晶シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動度が高いことから、いろいろな機能を有する回路に用いることができる。
【０００３】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの集積回路が一枚の基板上に形成される。また、密着型イメージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路などの画素部を制御するための駆動回路がＴＦＴを用いて形成されている。
【０００４】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素にＴＦＴ（以下、画素ＴＦＴという）が配置され、その画素ＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサーを形成している。そして、各画素に印加する電圧を画素ＴＦＴのスイッチング機能により制御して、このコンデンサーへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００５】
ところが、このコンデンサーは画素ＴＦＴのオフ電流（ＴＦＴがスイッチとしてオフ状態にあるにも拘わらず流れてしまうドレイン電流）等に起因するリーク電流により次第にその蓄積容量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっていた。そのため、従来、液晶を誘電体とするコンデンサーとは別のコンデンサー（保持容量）を並列に設け、液晶を誘電体とするコンデンサーが損失する容量を補っていた。
【０００６】
【発明が解決しようとする課題】
電気光学装置の画素部に設ける保持容量の例として、本出願人は特願平１１−０４５５５８号、特願平１１−０５３４２４号、特願平１１−０５９４５５号を既に出願している。これらの出願では、遮蔽膜（又は遮光膜）、該遮蔽膜の表面に形成された酸化物及び画素電極で保持容量を形成する発明が開示されている。
【０００７】
本願発明は上記出願明細書に記載された保持容量に関する発明をさらに改良することを課題とし、以て半導体装置の動作性能を向上させることを課題とするものである。また、そのような半導体装置を実現するための作製方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するための手段として、本願発明では上記出願明細書に記載された保持容量を形成するにあたって、遮蔽膜とその表面に形成された酸化物とが形成する段差を、高い平坦性の得られる絶縁膜を用いて平坦化する。
【０００９】
高い平坦性の得られる絶縁膜としては、溶液を塗布することによって形成できる樹脂材料でなる絶縁膜が好適である。
【００１０】
上記段差を絶縁膜によって平坦化することで、その上に形成される画素電極や配向膜の平坦性（平坦度）を向上させることができる。即ち、液晶に接する面の平坦性が向上するので、段差による液晶分子の配向不良や不均一電界による液晶分子の配向不良を防止することができる。
【００１１】
こうして遮蔽膜と酸化物とが形成する段差を低減する若しくはなくすことによって、液晶分子の配向乱れを低減し、液晶表示装置のコントラストを改善することが可能である。また、ＥＬ（エレクトロルミネッセンス）表示装置のＥＬ素子においても、ＥＬ素子の下に段差が存在することは好ましいものではないが、本願発明を実施することにより段差に起因する発光不良を防止できる。
【００１２】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【００１３】
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【００１４】
図１（Ａ）において、基板１０１には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【００１５】
そして、基板１０１のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成する。
【００１６】
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０２として、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
【００１７】
なお、この下地膜１０１は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００１８】
次に下地膜１０２の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、非晶質構造を含む半導体膜（本実施例では非晶質シリコン膜（図示せず））を公知の成膜法で形成する。なお、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
【００１９】
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って、結晶構造を含む半導体膜（本実施例では結晶質シリコン膜）１０３を形成する。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００２０】
具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、結晶質シリコン膜には、いわゆる単結晶シリコン膜も多結晶シリコン膜も含まれるが、本実施例で形成される結晶質シリコン膜は結晶粒界を有するシリコン膜である。（図１（Ａ））
【００２１】
非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００２２】
ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００２３】
次に、結晶質シリコン膜１０３に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善された結晶質シリコン膜１０４を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００２４】
また、レーザー光の代わりにランプから発する光（以下、ランプ光という）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。
【００２５】
なお、このようにレーザー光またはランプ光により熱処理（アニール）を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール（熱アニールともいう）で代用することもできる。
【００２６】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とする。
【００２７】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第１アニール条件と呼ぶことにする。
【００２８】
次に、結晶質シリコン膜１０４をパターニングして島状の半導体膜（以下、活性層という）１０５〜１０８を形成する。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、結晶質シリコン膜を用いて形成する。本実施例の場合、活性層の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間（マスク数の増加）を防ぐことができる。
【００２９】
次に、活性層１０５〜１０８上に後の不純物添加時のために保護膜１０９を形成する。保護膜１０９は１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜１０９は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。（図１（Ｃ））
【００３０】
そして、その上にレジストマスク１１０を形成し、保護膜１０９を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【００３１】
こうして１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）が添加された活性層１１１〜１１３が形成される。この活性層１１１〜１１３は後のｎチャネル型ＴＦＴの活性層となる。但し、本明細書中で記載する濃度は全てＳＩＭＳ（質量二次イオン分析）による測定値である。
【００３２】
なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、１×１０16atoms/cm3の濃度でｎ型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００３３】
次に、レジストマスク１１０を除去し、新たにレジストマスク１１４a〜１１４dを形成する。そして、ｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１１５〜１１７を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。（図１（Ｅ））
【００３４】
この低濃度不純物領域１１５〜１１７は、後にＣＭＯＳ回路およびサンプリング回路のｎチャネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００３５】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、保護膜１０９を介して結晶質シリコン膜にリンを添加する。
【００３６】
次に、レジストマスク１１４a〜１１４d及び保護膜１０９を除去し、再びレーザー光の照射工程を行う。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目的であるので、結晶質シリコン膜が溶融しない程度のエネルギーで照射することが好ましい。また、保護膜１０４をつけたままレーザーアニール工程を行うことも可能である。（図１（Ｆ））
【００３７】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＫｒＦガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を１００〜３００mJ/cm2（代表的には１５０〜２５０mJ/cm2）とする。
【００３８】
上記条件で行われた光アニール工程は、添加されたｎ型またはｐ型を付与する不純物元素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりｎ型またはｐ型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそれらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第２アニール条件と呼ぶことにする。
【００３９】
この工程によりｎ型不純物領域（ｂ）１１５〜１１７の境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００４０】
なお、このレーザー光による不純物元素の活性化に際して、電熱炉を用いた熱処理による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して４５０〜６５０℃（好ましくは５００〜５５０℃）の熱処理を行えば良い。
【００４１】
次に、活性層１０５、１１１〜１１３を覆ってゲート絶縁膜１１８を形成する。ゲート絶縁膜１１８は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１１５ｎｍの厚さに形成する。（図２（Ａ））
【００４２】
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例では、第１導電膜１１９と第２導電膜１２０とでなる積層膜を形成する。（図２（Ｂ））
【００４３】
ここで第１導電膜１１９、第２導電膜１２０としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、シリコン（Ｓｉ）から選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜）、若しくはそれらの薄膜を積層した積層膜を用いることができる。
【００４４】
なお、第１導電膜１１９は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導電膜１２０は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、第１導電膜１１９として、５０ｎｍ厚の窒化タンタル（ＴａＮ）膜を、第２導電膜１２０として、３５０ｎｍ厚のタンタル（Ｔａ）膜を用いる。
【００４５】
このほか、窒化タングステン膜とタングステン膜との積層膜、窒化タンタル膜のみの単層膜、タングステンシリサイド膜も好適である。また、第１導電膜１１９の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成する構造（ポリサイド構造）とすると、シリコン膜上に形成された導電膜の密着性を向上させると同時に、導電膜の酸化を抑制することができる。
【００４６】
また、本実施例のように第２導電膜１２０として金属膜を用いた場合、その表面をアンモニアガスまたは窒素ガスを用いたプラズマ雰囲気に曝すことで窒化することも有効である。こうすることで、金属膜表面の酸化を抑制することが可能である。
【００４７】
次に、第１導電膜１１９と第２導電膜１２０とを一括でエッチングして４００ｎｍ厚のゲート配線（ゲート電極とも言える）１２１〜１２４a、１２４bを形成する。この時、駆動回路に形成されるゲート配線１２２、１２３はｎ型不純物領域（ｂ）１１５〜１１７の一部とゲート絶縁膜を介して重なるように形成する。なお、ゲート配線１２４a、１２４bは断面では二つに見えるが、実際は連続的に繋がった一つのパターンから形成されている。（図２（Ｃ））
【００４８】
次に、ゲート配線１２１〜１２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成された不純物領域１２５〜１３０には前記ｎ型不純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述のチャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｃ）と定義する。（図２（Ｄ））
【００４９】
なお、ｎ型不純物領域（ｃ）１２７〜１３０には既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、ボロンの影響は無視して良い。
【００５０】
但し、厳密にはｎ型不純物領域（ｂ）１１５〜１１７のうちゲート配線に重なった部分のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【００５１】
次に、ゲート配線１２１〜１２４をマスクとして自己整合的にゲート絶縁膜１１８をエッチングする。エッチングはドライエッチング法を用い、エッチングガスとしてはＣＨＦ3ガスを用いれば良い。但し、エッチングガスはこれに限定する必要はない。こうしてゲート配線下にゲート絶縁膜１３１〜１３４a、１３４bが形成される。（図２（Ｅ））
【００５２】
このように活性層を露呈させることによって、次に不純物元素の添加工程を行う際に加速電圧を低くすることができる。そのため、また必要なドーズ量が少なくて済むのでスループットが向上する。勿論、ゲート絶縁膜をエッチングしないで残し、スルードーピングによって不純物領域を形成しても良い。
【００５３】
次に、ゲート配線を覆う形でレジストマスク１３５a〜１３５dを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域１３６〜１４４を形成する。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とする。（図２（Ｆ））
【００５４】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。また、不純物領域１３６〜１４４が形成された領域には既に前工程で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明細書中では不純物領域１３６〜１４４はｎ型不純物領域（ａ）と言い換えても構わない。
【００５５】
次に、レジストマスク１３５a〜１３５dを除去し、新たにレジストマスク１４５を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１４６、１４７を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図３（Ａ））
【００５６】
なお、不純物領域１４６、１４７の一部（前述のｎ型不純物領域（ａ）１３６、１３７）には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。従って、本明細書中では不純物領域１４６、１４７をｐ型不純物領域（ａ）と言い換えても構わない。
【００５７】
次に、レジストマスク１４５を除去した後、第１層間絶縁膜１４８を形成する。第１層間絶縁膜１４８としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は５０〜４００ｎｍ（好ましくは１００〜２００ｎｍ）とすれば良い。
【００５８】
本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。この第１層間絶縁膜１４８は次に行われる熱処理工程（活性化工程）において、ゲート配線１２１〜１２４が酸化されて抵抗値が増加するのを防ぐ効果を有する。
【００５９】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。（図３（Ｂ））
【００６０】
この時、本実施例において非晶質シリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が、矢印で示す方向に移動して、前述の図２（Ｆ）の工程で形成された高濃度にリンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、後のチャネル形成領域１４９〜１５３は前記触媒元素の濃度が１×１０17atoms/cm3以下となる。但し、ニッケルの場合、１×１０17atoms/cm3以下はＳＩＭＳの測定下限となるため、現状の技術では測定不能である。
【００６１】
また、逆に触媒元素のゲッタリングサイトとなった領域（図２（Ｆ）の工程で不純物領域１３６〜１４４が形成された領域）は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【００６２】
次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６３】
活性化工程を終えたら、第１層間絶縁膜１４８の上に５００ｎｍ〜１．５μm厚の第２層間絶縁膜１５４を形成する。本実施例では第２層間絶縁膜１５４として８００ｎｍ厚の酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化シリコン膜）１４８と第２層間絶縁膜（酸化シリコン膜）１５４との積層膜でなる１μm厚の層間絶縁膜を形成する。
【００６４】
なお、第２層間絶縁膜１５４として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂絶縁膜を用いることも可能である。
【００６５】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成され、ソース配線１５５〜１５８と、ドレイン配線１５９〜１６２を形成する。なお、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線１５９、１６０は同一配線で形成されている。また、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。
【００６６】
次に、パッシベーション膜１６３として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成する。（図３（Ｃ））
【００６７】
この時、膜の形成に先立ってＨ２、ＮＨ３等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行うことは有効である。この前処理により励起された水素が第１、第２層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜１６３の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【００６８】
また、パッシベーション膜１６３を形成した後に、さらに水素化工程を行っても良い。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
【００６９】
なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜１６３に開口部を形成しておいても良い。
【００７０】
その後、図３（Ｄ）に示すように、樹脂材料（又は有機材料ともいう）でなる絶縁膜（以下、樹脂絶縁膜という）でなる第３層間絶縁膜１６４を約１μmの厚さに形成する。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。樹脂絶縁膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。
【００７１】
なお、ここでは、基板に塗布後、熱で重合するタイプのアクリル膜を用いるが、光照射により重合するタイプを用いても良い。また、光重合タイプとしてはネガ型樹脂絶縁膜が挙げられる。このようなタイプは光が照射された部分が重合して架橋構造を形成するため、溶液に対する耐性が強くなる。
【００７２】
また、第３層間絶縁膜１６４の一部の層として、顔料等で着色した樹脂絶縁膜を設け、カラーフィルターとして用いることも可能である。
【００７３】
次に、画素部において、第３層間絶縁膜１６４上に遮蔽膜１６５を形成する。なお、本明細書中において遮蔽膜とは、光若しくは電磁波を遮断する性質を有する導電膜を指す。
【００７４】
遮蔽膜１６５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素でなる遮光性を有する金属膜または前記いずれかの元素を主成分（本明細書中では５０重量％以上で含む場合に主成分とみなす）とする金属膜で１００〜３００ｎｍの厚さに形成する。本実施例では１ｗｔ％のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する。なお、本明細書中ではこの遮蔽膜を「第１導電膜」と呼ぶ場合がある。
【００７５】
なお、図示していないが第３層間絶縁膜１６４上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと、この上に形成する遮蔽膜の密着性を高めることができるため好ましい。また、樹脂絶縁膜で形成した第３層間絶縁膜１６４の表面にＣＦ4ガスを用いたプラズマ処理を施すことによっても、表面改質により膜上に形成する遮蔽膜の密着性を向上させることができる。
【００７６】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【００７７】
次に、遮蔽膜１６５の表面に公知の陽極酸化法又はプラズマ酸化法（本実施例では陽極酸化法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物を形成する。本実施例では遮蔽膜１６５としてアルミニウムを主成分とする膜を用い、陽極酸化法を用いるため、陽極酸化物１６６として酸化アルミニウム膜（アルミナ膜）が形成される。
【００７８】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁物を設ける構成としたが、他の絶縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好ましい。なお、本明細書中では前記酸化物と他の絶縁膜とを総称して「絶縁物」と呼ぶ場合がある。
【００７９】
次に、図４（Ａ）に示すように、再び１μm厚の樹脂絶縁膜（本実施例ではアクリル膜）を形成し、平坦化工程（膜厚を減じる工程とも言える）を行うことにより平坦化された樹脂絶縁膜（以下、平坦化膜という）１６７を形成する。なお、平坦化手段としては、機械的研磨（ＣＭＰ〔ケミカルメカニカルポリッシング〕等）、化学的研磨（電解研磨等）若しくは等方的なエッチングを用いることができる。
【００８０】
本実施例では酸素ガスを用いてプラズマを発生させ、その中にアクリル膜でなる樹脂絶縁膜を曝すことより等方的なエッチングを行う。なお、樹脂材料でなる絶縁膜を酸素プラズマに曝してエッチング処理を行う技術は、アッシング（灰化）技術として知られている。また、このようなプラズマ状態のガス雰囲気に曝す処理をプラズマ処理という。
【００８１】
その際、本実施例では時間制御を行い、陽極酸化物１６６上に、１０〜１００ｎｍ（好ましくは１０〜３０ｎｍ）の平坦化膜を残すようにする。この膜厚が１０ｎｍ以下となると膜厚制御が困難になり、１００ｎｍ以上となると保持容量の容量値が小さくなってしまうため好ましくない。
【００８２】
ここで設けた平坦化膜１６７には三つの効果がある。それらの効果について説明する。
【００８３】
一つめは、万一陽極酸化物１６６にピンホール等の微小な孔が形成されてしまったとしても、樹脂絶縁膜で被覆しておくことにより、その微小な孔を介して遮蔽膜と画素電極とが短絡（ショート）とすることを防ぐことができる。即ち、作製過程における歩留まりが向上する。
【００８４】
二つめは、遮蔽膜及び陽極酸化物とが形成する段差を平坦化する平坦化膜として働くことによって、その上に形成される画素電極を平坦なものとする効果がある。即ち、液晶層に接する面（基本的には配向膜、画素電極が直接接する場合もある）の平坦度が向上するため、液晶の配向不良が防がれると共に液晶に対して均一に電界が形成される。従って、液晶分子の配向不良に起因するドメインの発生（ディスクリネーションともいう）を防ぐことができる。
【００８５】
遮蔽膜及び陽極酸化物によって形成される段差は０．３〜０．５μm程度にもなるが、平坦化膜１６７を設けることにより、この段差を低減若しくはなくすことができる。即ち、液晶が接する面に形成される段差（配向膜などの絶縁膜の表面の高低差、若しくは平坦化膜と画素電極との段差）は画素電極の膜厚に起因する段差分のみにすることができ、０．０１〜０．２μm（好ましくは０．０１〜０．１μm）としうる。
【００８６】
三つめは、後の工程において画素電極の形成を安定化させる効果がある。透過型液晶表示装置の場合、画素電極としてはＩＴＯ（酸化インジウム・スズ）等の透明導電膜が用いられるが、本出願人の知見では、有機樹脂絶縁膜上と酸化物上とで透明導電膜のエッチングレートが異なる現象が見受けられる。これがエッチング不良等を起こし、歩留まりが低下する要因となりえる。
【００８７】
しかしながら、本実施例の構造とすれば透明導電膜は全て有機樹脂絶縁膜上（本実施例の場合アクリル膜上）に形成されるので、上述のようなエッチングレートの差は生じない。即ち、均一にエッチングが進行するため、設計どおりのパターニングが可能となり、歩留まりを低下させるような不良を防ぐことができる。
【００８８】
以上のように、本願発明では遮蔽膜によって形成される段差を樹脂絶縁膜で平坦化する点に特徴がある。なお、ここでは樹脂絶縁膜を用いているが、平坦化効果が得られるのであれば、無機材料でなる絶縁膜を用いても良い。本明細書中では樹脂材料でなる絶縁膜と無機材料でなる絶縁膜とを総称して「絶縁膜」と呼ぶ場合がある。
【００８９】
次に、平坦化膜１６７、第３層間絶縁膜１６４、パッシベーション膜１６３にドレイン配線１６２に達するコンタクトホールを形成し、画素電極１６８を形成する。なお、画素電極１６９、１７０はそれぞれ隣接する別の画素の画素電極である。本実施例では画素電極１６８〜１７０として透明導電膜を用い、具体的には酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成する。なお、本明細書中では画素電極を「第２導電膜」と呼ぶ場合がある。
【００９０】
なお、反射型の液晶表示装置とする場合には画素電極の材料として金属膜を用いれば良い。その場合、エッチングレートの差をなくすという効果が得られるかどうかは不明だが、少なくとも画素電極を平坦にするという効果は得られる。
【００９１】
また、この時、画素電極１６８と遮蔽膜１６５とが陽極酸化物１６６を介して重なり、保持容量（キャパシタンス・ストレージ又はコンデンサー）１７１を形成する。なお、保持容量１７１しか符号を付していないが、遮蔽膜と画素電極とが重なる領域は全て保持容量として機能する。
【００９２】
また、この場合、遮蔽膜１６５をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【００９３】
こうして同一基板上に、駆動回路と画素部とを有した基板（以下、アクティブマトリクス基板という）が完成する。なお、図４（Ｂ）においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４が形成される。
【００９４】
なお、本実施例の工程順序は適宜変更しても構わない。どのような順序としても、最終的に形成されるＴＦＴの構造が図４（Ｂ）のような構造であればアクティブマトリクス基板の基本的な機能は変化せず、本発明の効果を損なうものではない。
【００９５】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、実際にはソース領域またはドレイン領域の一部に１×１０20〜１×１０21atoms/cm3の濃度でリンを含む領域が存在する。また、その領域には図３（Ｂ）の工程でゲッタリングされた触媒元素が５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在する。
【００９６】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域の片側（ドレイン領域側）に、ゲート絶縁膜を介してゲート配線と重なったＬＤＤ領域（本明細書中ではこのような領域をＬov領域という。なお、ovはoverlapの意味で付した。）２０７が形成される。この時、Ｌov領域２０７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と全部重なるように形成される。
【００９７】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、ドレイン領域２１０、そしてチャネル形成領域の両側にＬＤＤ領域２１１、２１２が形成された。なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート配線と重なるように配置されたために、ゲート絶縁膜を介してゲート配線と重なったＬＤＤ領域（Ｌov領域）とゲート絶縁膜を介してゲート配線と重ならないＬＤＤ領域（本明細書中ではこのような領域をＬoff領域という。なお、offはoffsetの意味で付した。）が形成されている。
【００９８】
ここで図６に示す断面図は図４（Ｂ）に示したｎチャネル型ＴＦＴ３０３を図３（Ｂ）の工程まで作製した状態を示す拡大図である。ここに示すように、ＬＤＤ領域２１１はさらにＬov領域２１１a、Ｌoff領域２１１bに、ＬＤＤ領域２１２はさらにＬov領域２１２a、Ｌoff領域２１２bに区別できる。また、前述のＬov領域２１１a、２１２aには２×１０16〜５×１０19atoms/cm3の濃度でリンが含まれるが、Ｌoff領域２１１b、２１２bはその１〜２倍（代表的には１．２〜１．５倍）の濃度でリンが含まれる。
【００９９】
また、画素ＴＦＴ３０４には、チャネル形成領域２１３、２１４、ソース領域２１５、ドレイン領域２１６、Ｌoff領域２１７〜２２０、Ｌoff領域２１８、２１９に接したｎ型不純物領域（ａ）２２１が形成される。この時、ソース領域２１５、ドレイン領域２１６はそれぞれｎ型不純物領域（ａ）で形成され、Ｌoff領域２１７〜２２０はｎ型不純物領域（ｃ）で形成される。
【０１００】
本実施例によれば、画素部および駆動回路が求める性能に応じて回路または素子を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現しうる。
【０１０１】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシフトレジスタ回路、信号分割回路、レベルシフタ回路、バッファ回路などの駆動回路に適している。即ち、チャネル形成領域の片側（ドレイン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホットキャリア注入による劣化に強い動作を達成しうる。これは上記回路の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にＬov領域を配置することもできる。
【０１０２】
また、ｎチャネル型ＴＦＴ３０３はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路（サンプル及びホールド回路）に適している。即ち、Ｌov領域を配置することでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を達成しうる。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としなければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１０３】
また、ｎチャネル型ＴＦＴ３０４は低オフ電流動作を重視した画素部、サンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を達成しうる。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いることで、多少オン電流値が低下するが徹底的にオフ電流値を低減することができる。さらに、ｎ型不純物領域（ａ）２２１はオフ電流値を低減する上で非常に有効である。
【０１０４】
また、ｎチャネル型ＴＦＴ３０２のＬov領域２０７の長さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μｍとすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬov領域２１１a、２１２aの長さ（幅）は０．１〜３．０μｍ、代表的には０．２〜１．５μｍ、Ｌoff領域２１１b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１０５】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたことで、必要な容量を形成するための面積を少なくすることを可能としている。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させることができる。
【０１０６】
[実施例２]
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。図５に示すように、図４（Ｂ）の状態の基板に対し、配向膜５０１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５０２には、透明導電膜５０３と、配向膜５０４とを形成する。なお、対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１０７】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介して貼りあわせる。
【０１０８】
その後、両基板の間に液晶５０５を注入し、封止剤（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このようにして図５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０９】
なお、本願発明の保持容量は非常に液晶５０５に近い位置に形成されるため、スペーサーからの圧力の影響を受けやすい。即ち、従来は保持容量がセルギャップの最も狭い部分（アクティブマトリクス基板の最も高い部分）に形成されたため、スペーサーが直上に形成されるとセルギャップを確保する際のプレス工程においてスペーサーからの圧力を受け、画素電極と遮蔽膜とがショートしてしまうという問題が起こり得た。
【０１１０】
しかしながら、本願発明を実施すれば基板に対する画素電極の平坦度を向上させることによってセルギャップをどの位置でも同じ長さにすることができる。即ち、前述のプレス工程においてそのスペーサーにも均等に圧力がかかり、特定部分（特に保持容量）に過剰な圧力がかかるようなことがない。従って、上記のような画素電極と遮蔽膜のショート等の不具合を防ぐことができる。
【０１１１】
なお、本願発明を実施する際、スペーサーは特に何を用いても良いが、点接触となるビーズ状スペーサー（シリカ系スペーサー等）よりは面接触となる樹脂材料でなるスペーサー（ポリイミド等をパターニングして形成するスペーサー等）を用いることが好ましい。樹脂材料でなるスペーサーはビーズ状スペーサーよりも柔らかいため、素子に過剰な負荷をかけることがないという利点がある。
【０１１２】
また、形成位置を自由に設計することができるので、画像表示領域を有効に活用することができる。本願発明の場合、遮蔽膜やソース配線上など画像表示領域として用いない領域に形成すれば良い。勿論、樹脂材料に限らず無機材料でスペーサーを形成しても良いし、スペーサーをテーパー状に形成して配向膜（または画素電極）との接触面積を広くして圧力を分散させても良い。
【０１１３】
次に、このアクティブマトリクス型液晶表示装置の構成を、図７の斜視図を用いて説明する。アクティブマトリクス基板は、ガラス基板６０１上に形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構成される。画素部の画素ＴＦＴ６０５はｎチャネル型ＴＦＴであり、画素電極６０６及び保持容量６０７に接続される。実施例１に示した保持容量の構造は、この保持容量６０７に用いることができる。
【０１１４】
また、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート側駆動回路６０３と、ソース側駆動回路６０４はそれぞれゲート配線６０８とソース配線６０９で画素部６０２に接続されている。また、ＦＰＣ６１０が接続された外部入出力端子６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３が設けられている。また、６１４は対向基板である。
【０１１５】
なお、本明細書中では図７に示した半導体装置をアクティブマトリクス型液晶表示装置と呼んでいるが、図７に示すようにＦＰＣまで取り付けられた液晶パネルのことを一般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表示装置を液晶モジュールと呼んでも差し支えない。
【０１１６】
［実施例３］
本実施例では、実施例２で示した液晶表示装置の回路構成の一例を示す。本実施例の液晶表示装置は、ソース側駆動回路８０１、ゲート側駆動回路（Ａ）８０７、ゲート側駆動回路（Ｂ）８１１、プリチャージ回路８１２、画素部８０６を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１１７】
ソース側駆動回路８０１は、シフトレジスタ回路８０２、レベルシフタ回路８０３、バッファ回路８０４、サンプリング回路８０５を備えている。また、ゲート側駆動回路（Ａ）８０７は、シフトレジスタ回路８０８、レベルシフタ回路８０９、バッファ回路８１０を備えている。ゲート側駆動回路（Ｂ）８１１も同様な構成である。
【０１１８】
ここでシフトレジスタ回路８０２、８０８は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図４（Ｂ）の３０２で示される構造が適している。
【０１１９】
また、レベルシフタ回路８０３、８０９、バッファ回路８０４、８１０は、駆動電圧は１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図４（Ｂ）のｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート構造、トリプルゲート構造といったマルチゲート構造とすることは、各回路の信頼性を向上させる上で有効である。
【０１２０】
また、サンプリング回路８０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とドレイン領域が反転する上、オフ電流値を低減する必要があるので、図４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回路が適している。なお、図４（Ｂ）ではｎチャネル型ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１２１】
また、画素部８０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路８０５よりもさらにオフ電流値が低いことを要求するので、オフ電流の増加を招くＬov領域を配置しない構造とすることが望ましく、図４（Ｂ）のｎチャネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望ましい。
【０１２２】
なお、本実施例の構成は、実施例１に示した作製工程に従ってＴＦＴを作製することによって容易に実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、実施例１の作製工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路など駆動回路以外の論理回路を同一基板上に形成することが可能であり、さらにはメモリ部やマイクロプロセッサ等を形成しうる。
【０１２３】
［実施例４］
本実施例では、画素部を形成する複数の画素の構造に関する一実施例を示す。
説明には図９を用いる。
【０１２４】
まず、図９（Ａ）において、９０１は活性層、９０２はゲート配線（ゲート電極を含む）、９０３はソース配線、９０４はドレイン配線、９０５、９０６はそれぞれソース配線９０３とドレイン配線９０４が活性層９０１と接続するコンタクト部である。この状態は実施例１において図３（Ｃ）の工程まで終了した時点での上面図に相当する。
【０１２５】
さらに、図９（Ｂ）に示すように、遮蔽膜９０７、遮蔽膜９０７の表面に形成された酸化物（図示せず）、遮蔽膜９０７によって生じた段差を平坦化するための樹脂絶縁膜（図示せず）、画素電極９０８が形成される。９０９はドレイン配線９０４と画素電極９０８とのコンタクト部である。また、ここでいう樹脂絶縁膜は実施例１に示した樹脂絶縁膜１６７に相当する。この状態は実施例１において図４（Ｂ）の工程まで終了した時点での上面図に相当する。
【０１２６】
このとき、上述の遮蔽膜９０７、図示しない酸化物、図示しない樹脂絶縁膜及び画素電極９０８とが重なる領域が保持容量となる。図７（Ｂ）では、９１０a〜９１０cで示された領域が保持容量である。なお、画素電極９０８は画素の外周部において遮蔽膜９０７と重なっており、当然その部分にも保持容量が形成されていることは言うまでもない。
【０１２７】
以上のように、本願発明を用いることで小さい面積で大きな容量を確保しうる保持容量を形成することができる。また、樹脂絶縁膜を用いて遮蔽膜による段差をなくし、平坦化を行っているので、液晶にかかる電界を均一なものとすることが可能である。
【０１２８】
なお、画素構造は本実施例の構造に限定されるものではない。また、本実施例の構造は実施例１の作製工程によって作製することが可能であり、実施例２、３に示した液晶表示装置の画素として用いることができる。
【０１２９】
［実施例５］
本実施例では、実施例２とは異なる構造の画素部を有するアクティブマトリクス型液晶表示について図１０を用いて説明する。なお、基本的な構造は図５と同じであるので変更点のみを説明する。従って、その他の部分については図５で説明した通りである。
【０１３０】
図１０の構造では画素部を形成する画素ＴＦＴ（ｎチャネル型ＴＦＴ）３０５の構造が実施例２と異なる。具体的には、本実施例の場合、チャネル形成領域１１、１２とｎ型不純物領域（ｃ）でなるＬＤＤ領域（Ｌoff領域）１３〜１６との間に、オフセット領域１７〜２０が形成されている点で異なる。
【０１３１】
なお、オフセット領域とは、１７〜２０で示されるようにチャネル形成領域と同一組成の半導体層（含まれる不純物元素がチャネル形成領域と同一であるという意味）で、ゲート電極と重ならない領域を指す。このオフセット領域１７〜２０は単なる抵抗として機能し、オフ電流値を低減する上で非常に効果がある。
【０１３２】
このような構造を実現するには、例えば実施例１の図２（Ｄ）の工程においてｎ型不純物元素を添加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）の珪素を含む絶縁膜を、ゲート配線等を覆って形成しておけば良い。
【０１３３】
こうすることでゲート電極１２４a、１２４bの側壁に絶縁膜が形成された状態で不純物元素が添加されるので、その部分がマスクとなってオフセット領域が形成される。従って、こうして形成されるオフセット領域の長さは前記絶縁膜の膜厚にほぼ一致し、２０〜２００ｎｍ（好ましくは２５〜１５０ｎｍ）となる。
【０１３４】
この絶縁膜はとしてはゲート絶縁膜の材料と同一のものを用いることが好ましい。そうすると、図２（Ｅ）の工程でゲート絶縁膜と同時に除去することができる。
【０１３５】
なお、本実施例の構造は実施例１の工程の一部を変更することで実現可能であり、実施例２〜４のいずれの構成とも自由に組み合わせることができる。
【０１３６】
［実施例６］
本実施例では、実施例２とは異なる構造の保持容量を有するアクティブマトリクス型液晶表示について図１１を用いて説明する。なお、基本的な構造は図５と同じであるので変更点のみを説明する。従って、その他の部分については図５で説明した通りである。
【０１３７】
図１１に示した構造は、実施例１の図４（Ａ）の工程において、陽極酸化物１６６上の樹脂絶縁膜を完全に除去した場合に相当する。即ち、図１１に示すように、遮蔽膜１６５及び樹脂絶縁膜１６６が形成する段差を埋め込むような形で樹脂絶縁膜２１が設けられ、画素電極２２は陽極酸化物１６６と直接接するように形成される。
【０１３８】
このような構造とした場合、実施例１で説明した画素電極のエッチングレートの差をなくすという効果は得られないが、段差をなくすことによる画素電極の平坦化効果は同様に得られる。また、保持容量の誘電体は比誘電率の高い陽極酸化物（本実施例ではアルミナ膜）１６６だけであるので、非常に大きな容量を確保することができる。
【０１３９】
従って、下地の違いによる画素電極（透明導電膜）のエッチングレートの差が問題とならない場合には、本実施例の構造が有効である。
【０１４０】
なお、本実施例の構造は実施例１の作製工程において図４（Ａ）の工程の条件を変更するだけで達成可能であり、実施例２〜５のいずれの構成とも自由に組み合わせることが可能である。
【０１４１】
［実施例７］
画素部の各画素に設けられる保持容量は画素電極に接続されていない方の電極（本発明の場合は遮蔽膜）を固定電位としておくことで保持容量を形成することができる。その場合、遮蔽膜をフローティング状態（電気的に孤立した状態）かコモン電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１４２】
そこで本実施例では遮蔽膜をコモン電位に固定する場合の接続方法について図１２を用いて説明する。なお、基本構造は図４（Ｂ）で説明した画素部と同様であるので、同一部位には同じ符号を用いて説明する。
【０１４３】
図１２（Ａ）において、３０４は実施例１と同様にして作製された画素ＴＦＴ（ｎチャネル型ＴＦＴ）であり、１６５は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側に延在した遮蔽膜１２０１は樹脂絶縁膜１６７、第３層間絶縁膜１６４、パッシベーション膜１６３に設けられたコンタクトホール１２０２を介してコモン電位を与える電源供給線１２０３と接続している。この電源供給線１２０３はソース配線またはドレイン配線と同時に形成しておけば良い。
【０１４４】
このように画素部の外側において、遮蔽膜１２０１とコモン電位を与える電源供給線１２０３とを電気的に接続することで、遮蔽膜１６５をコモン電位に保持することができる。
【０１４５】
次に、図１２（Ｂ）において、３０４は実施例１と同様にして作製された画素ＴＦＴであり、１６５は保持容量の一方の電極として機能する遮蔽膜である。画素部の外側まで延在した遮蔽膜１２０４は、１２０５で示される領域において導電膜１２０６と酸化物１２０７及び樹脂絶縁膜１２０８を介して重なる。この導電膜１２０６は画素電極１６８と同時に形成される。
【０１４６】
そして、この導電膜１２０６はコンタクトホール１２０９を介してコモン電位を与える電源供給線１２１０と接続している。この時、領域１２０５では遮蔽膜１２０４、酸化物１２０７、樹脂絶縁膜１２０８及び導電膜１２０６でなるコンデンサーが形成される。このコンデンサーの容量が十分に大きい（１走査ライン分の全画素に接続された全保持容量の合計容量の１０倍程度）場合、領域１２０５で形成された静電結合によって遮蔽膜１２０４及び１６５の電位変動を低減することができる。
【０１４７】
また、図１２（Ｂ）の構造を採用する場合は、アクティブマトリクス型液晶表示装置の駆動方法としてはソースライン反転駆動を採用することが好ましい。ソースライン反転駆動ならば画素電極に印加される電圧極性が１フレーム毎に反転するので、時間的に平均化すれば遮蔽膜１６５に蓄積される電荷量は殆どゼロとなる。即ち、非常に電位変動の小さい状態を維持できるので、安定した保持容量を形成することができる。
【０１４８】
このように図１２（Ｂ）の構造を採用することで、工程数を増やすことなく遮蔽膜をコモン電位に保持することが可能となる。
【０１４９】
なお、本実施例の構成は、実施例１の作製工程を一部変更するだけで実現可能であり、その他の工程は実施例１と同様の工程で良い。また、実施例２〜６に示したいずれの構成とも自由に組み合わせることが可能である。
【０１５０】
［実施例８］
本実施例では、実施例１において陽極酸化物１６６を形成する際の陽極酸化方法の一例を示す。
【０１５１】
本実施例では、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６５が形成されている基板を１０℃の溶液に浸し、遮蔽膜１６５を陽極として、一定の直流電流を流す。なお、直流電流の量は陽極酸化対象となる遮蔽膜１６５の表面積によって変わるが、３０〜１００μＡ／ｃｍ2（好ましくは５０〜７０μＡ／ｃｍ2とすればよい。本実施例では６０μＡ／ｃｍ2とする。
【０１５２】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達したところで陽極酸化処理を終了させる。このようにして遮蔽膜１６５の表面には厚さ約５０ｎｍの陽極酸化物１６６を形成することができる。また、その結果、遮蔽膜１６５の膜厚は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１５３】
以上のような工程で陽極酸化処理を行うことにより、樹脂材料でなる第３層間絶縁膜１６４上に直接遮蔽膜１６５を形成しても、遮蔽膜１６５の密着性の悪さが問題とならない。即ち、密着性が悪いと遮蔽膜１６５と第３層間絶縁膜１６４との隙間に潜り込むように陽極酸化反応が進行するといった不具合が生じるが、本実施例のような条件で行えば、たとえ密着性が悪かったとしても、前述のような不具合を防止することができる。
【０１５４】
なお、本実施例は実施例１の陽極酸化処理の条件を変更しただけであり、実施例２〜７のいずれの構成とも自由に組み合わせることが可能である。
【０１５５】
［実施例９］
実施例１では、図１（Ｂ）に示す工程が終わった後に結晶質シリコン膜１０４をパターニングし、活性層１０５〜１０８を形成してからｐ型不純物領域（ｂ）の形成工程、ｎ型不純物領域（ｂ）の形成工程を行っているが、本願発明は結晶質シリコン膜１０４をパターニングする前にｐ型不純物領域（ｂ）の形成工程、ｎ型不純物領域（ｂ）の形成工程を行っても良い。
【０１５６】
この場合、ｐ型不純物領域（ｂ）及びｎ型不純物領域（ｂ）を活性化する工程（実施例１では図１（Ｆ）のレーザーアニール工程に相当する）を、結晶質シリコン膜をパターニングする前に済ませることができる。そのため、レーザーアニール工程の最適条件がパターン設計（活性層の位置や形状等）によって変化するといった不具合を防止することができる。即ち、ＴＦＴ形成時の設計の自由度が向上するという利点がある
【０１５７】
なお、本実施例は実施例１の工程順序を変更しただけであり、実施例２〜８のいずれの構成とも自由に組み合わせることが可能である。
【０１５８】
［実施例１０］
実施例１に示した作製工程においては、ｎチャネル型ＴＦＴとなる領域のみにチャネルドープ工程を行ってしきい値電圧を制御する例を示しているが、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴの区別なしに全面にチャネルドープ工程を行うことも可能である。その場合、作製工程のフォトマスク数が減るので工程のスループットおよび歩留まりの向上が図れる。
【０１５９】
また、場合によっては全面にチャネルドープ工程を施して、ｎチャネル型ＴＦＴまたはｐチャネル型ＴＦＴのどちらか一方に、全面に添加した不純物元素と逆の導電型を付与する不純物元素を添加する場合もありうる。
【０１６０】
なお、本実施例の構成は、実施例１〜９に示したいずれの構成とも自由に組み合わせることが可能である。
【０１６１】
［実施例１１］
実施例１の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１６２】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１６３】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０１６４】
以上のように、ＴＦＴに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例１〜１０のいずれの構成とも自由に組み合わせることができる。
【０１６５】
［実施例１２］
本実施例ではＴＦＴの活性層となる結晶質シリコン膜の作製方法として、特願平１１−７６９６７号出願明細書の実施例１に記載された技術を用いる。同出願明細書の実施例１の作製工程によれば、特異な結晶構造の結晶質シリコン膜を得ることができる。
【０１６６】
なお、この結晶質シリコン膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。以下、本出願人が実験的に調べた結晶構造の特徴について概略を説明する。なお、この特徴は、本実施例を実施して完成されたＴＦＴの活性層を形成する半導体層の特徴と一致すると考えて良い。
【０１６７】
上記結晶質シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できる。
【０１６８】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質シリコン膜の表面（チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１０｝面を有することを確認できる。この時、電子線回折で分析を行えば｛１１０｝面に対応する回折斑点がきれいに現れるのを確認することができる。また、各斑点は同心円上に分布を持っていることも確認できる。
【０１６９】
また、個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察すると、結晶粒界において結晶格子に連続性があることを確認できる。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認することができる。
【０１７０】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Shimokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988」に記載された「Planar boundary 」である。
【０１７１】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０１７２】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１７３】
実際に本実施例の結晶質シリコン膜を詳細にＴＥＭを用いて観察すれば、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、典型的には｛２１１｝双晶粒界であることが判る。
【０１７４】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３の対応粒界となることが知られている。本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結晶粒界はΣ３の対応粒界であると言える。
【０１７５】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の対応粒界も存在する。いずれにしても不活性であることに変わりはない。
【０１７６】
この様な対応粒界は、同一面方位の結晶粒の間にしか形成されない。即ち、本実施例の結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０１７７】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見なすことができる。
【０１７８】
またさらに、８００〜１１５０℃という高い温度での熱処理工程（熱酸化工程）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認される。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０１７９】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１８０】
以上の事から、本実施例の結晶質シリコン膜は結晶粒内の欠陥が極端に少なく、結晶粒界が実質的に存在しないと見なせるため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。
【０１８１】
本実施例を実施することで、上記のような特異な結晶構造の結晶質シリコン膜をＴＦＴの活性層として用いることが可能である。これにより非常に優れた電気特性を示すＴＦＴを形成することができ、さらに半導体装置の動作性能を向上させることが可能となる。
【０１８２】
なお、本実施例の構成は、本願明細書の実施例１の一部の工程を変更するだけで実施することが可能である。また、実施例２〜１１のいずれの構成とも自由に組み合わせることが可能である。
【０１８３】
［実施例１３］
実施例１に示した作製工程では、図４（Ａ）に示すような平坦化工程を積極的に行うことによって配向膜の平坦度を高めているが、樹脂絶縁膜を特に平坦化工程を行わずに用いることも可能である。
【０１８４】
但し、陽極酸化物１６６上に存在する樹脂絶縁膜の膜厚が厚すぎると必要な容量の保持容量を形成することができなくなるので、その点を考慮しておくことは言うまでもない。溶液塗布型の絶縁膜は溝の深い部分に多く残る性質があるため、成膜するだけでも平坦化効果がある。実施例１はそれでも緩和しきれない段差の平坦度をさらに上げるために、特に平坦化工程を設けているのである。
【０１８５】
また本実施例の構成を実施する場合、図４（Ａ）の工程において樹脂絶縁膜を成膜した後、特に平坦化のための工程を行わずにコンタクトホールを形成し、画素電極を形成することになる。この場合、ＩＴＯ等の透明導電膜を形成する際にスパッタ法を用い、スパッタガスとして酸素を含むキャリアガス（例えばアルゴンと酸素の混合ガス）を用いることが望ましい。
【０１８６】
スパッタガスとして酸素が含まれていると、透明導電膜の成膜時に樹脂絶縁膜がエッチングされ、多少膜厚が減少する。予めその膜厚の減少分を計算にいれて樹脂絶縁膜の膜厚を決定しておけば、陽極酸化物１６６上の樹脂絶縁膜の膜厚を制御することが可能である。
【０１８７】
本実施例の構成では、特に平坦化のための工程を設ける必要がないので、製造プロセスのスループットが向上する。なお、本実施例の構成は、実施例２〜５、７〜１２のいずれの構成とも自由に組み合わせることができる。
【０１８８】
［実施例１４］
本実施例では、本願発明を実施する場合においてアクティブマトリクス基板と対向基板との間隔（セルギャップ）を確保するためのスペーサーの配置について図１３を用いて説明する。
【０１８９】
図１３（Ａ）は実施例２で説明したアクティブマトリクス型液晶表示装置の画素部の断面構造（切り口は異なる）を拡大したものに相当する。従って、実施例１、２で用いた符号はそのまま引用することにする。
【０１９０】
本実施例では、画素電極１６８とドレイン配線１６２とを接続させるためのコンタクトホール１３０１の上に樹脂材料でなるスペーサー１３０２を形成することを特徴としている。
【０１９１】
コンタクトホール１３０１を被覆するように形成された画素電極１６８はコンタクトホールの形状に沿って段差を生じる。この段差はコンタクトホール１３０１の深さに相当し、本実施例の場合は１〜２．５μm（典型的には１．５〜２μm）にも達する。この段差は液晶の配向不良の原因ともなりうるため好ましいものではない。しかしながら、本願発明では樹脂絶縁膜１６７を形成した後で画素電極１６８が形成されるので、コンタクトホール１３０１に起因する段差を平坦化することは不可能である。
【０１９２】
そこで、本実施例のように、樹脂材料でなるスペーサー１３０２をコンタクトホール１３０１の上に形成することによって、コンタクトホールに起因する段差を平坦化することが可能である。そして、このようなスペーサーの形成位置の制御は樹脂材料をパターニングして用いることによってなし得る。勿論、パターニングによってスペーサーを形成しうる材料であれば、樹脂材料に限定しなくても構わない。
【０１９３】
なお、スペーサー１３０２の形成位置を上面から見ると図１３（Ｂ）のような配置となる。図１３（Ｂ）は実施例４に示した画素構造に対して本実施例を実施した場合の例であって、ドレイン配線９０４と画素電極９０８とのコンタクト部９０９の上にスペーサー１３０２が形成されている。
【０１９４】
また、従来のビーズ状スペーサーが点接触型であるのに対し、本実施例で用いるようなスペーサーは面接触型であるため、画素電極に過剰な負荷（圧力）がかかることを緩和することができる。
【０１９５】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせることが可能である。
【０１９６】
［実施例１５］
本発明は半導体基板を用いた従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
【０１９７】
また、反射型液晶表示装置を作製する場合に限り、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。勿論、これらのＳＯＩ技術を用いて透明基板上に単結晶半導体薄膜を形成する技術が確立されれば、透過型表示装置に用いることも可能となる。
【０１９８】
なお、本実施例の構成は、実施例１〜１４のいずれの構成とも自由に組み合わせることが可能である。
【０１９９】
［実施例１６］
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）表示装置やアクティブマトリクス型ＥＣ（エレクトロクロミックス）表示装置に対して実施することも可能である。本実施例ではアクティブマトリクス型ＥＬ表示装置に実施した例を図１４に示す。
【０２００】
図１４はアクティブマトリクス型ＥＬ表示装置の回路図である。８１は画素部を表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられている。また、画素部８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサー８５、電流制御用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２０１】
本実施例のアクティブマトリクス型ＥＬ表示装置では、Ｘ方向駆動回路８２、Ｙ方向駆動回路８３または電流制御用ＴＦＴ８６に用いられるＴＦＴを図４（Ｂ）のｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２または３０３を組み合わせて形成する。また、スイッチ用ＴＦＴ８４のＴＦＴを図４（Ｂ）のｎチャネル型ＴＦＴ３０４で形成する。また、コンデンサー８５として図４（Ｂ）の保持容量１７１を用いて形成する。
【０２０２】
ところで、ＴＦＴの上方に向かって（ＴＦＴを形成した基板を通さずに）光出射を行う動作モードのＥＬ表示装置の場合、画素電極を反射性の電極で形成することになる。ＥＬ表示装置において画素内のどこにＥＬ素子を配置するかは画素構造によっても異なるが、このような動作モードの場合、画素電極の上は全て有効表示領域として用いることができるため、保持容量の上にもＥＬ素子を形成することができる。
【０２０３】
その場合、遮蔽膜（但しこの場合電界遮蔽の効果しかない）に起因する段差があるとＥＬ素子も段差を有するようになり、その部分で発光方向が乱れるので画像表示の明るさや色合いを低下させる原因にもなる。本願発明はこのような状況を解決する手段として有効である。
【０２０４】
なお、本実施例のアクティブマトリクス型ＥＬ表示装置に対して、実施例１、４〜６、８〜１３、１５のいずれの構成を組み合わせても良い。
【０２０５】
［実施例１７］
本願発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物（反強誘電性混合液晶）が挙げられる。
【０２０６】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SID97DIGEST,1997」、「S.Inui et al.;Thresholdless antiferroelectricity in liquid crystals and its application to displays,671-673,J.Mater.Chem.6(4),1996」、または米国特許第5,594,569号に開示された材料を用いることができる。
【０２０７】
特に、電場に対して透過率が連続的に変化する電気光学応答特性を示す無しきい値反強誘電性混合液晶（Thresholdless Antiferroelectric LCD：ＴＬ−ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１５に示す。
【０２０８】
図１５に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２０９】
図１５に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０２１０】
そのため、画素部用の電源電圧が５〜８Ｖ程度で済む場合があり、駆動回路と画素部を同じ電源電圧で動作させる可能性が示唆されている。即ち、液晶表示装置全体の低消費電力化を図ることができる。
【０２１１】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点をもつ。本発明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴを実現しうるため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速い液晶表示装置を実現することが可能である。
【０２１２】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。そういった意味で本願発明の保持容量は小さい面積で大きな容量を蓄積することができるので好ましい。
【０２１３】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の表示ディスプレイとして用いることが有効であることは言うまでもない。
【０２１４】
また、本実施例の構成は、実施例１〜１５のいずれの構成とも自由に組み合わせることが可能である。
【０２１５】
［実施例１８］
本願発明はパーソナルコンピュータ等の表示ディスプレイとして用いる液晶ディスプレイ、ＥＬディスプレイ等に用いるだけでなく、それらのような表示ディスプレイを組み込んだ電子装置（電子デバイス若しくは電子製品）全てに実施することができる。
【０２１６】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の例を図１６に示す。
【０２１７】
図１６（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本願発明は表示装置２００４に用いることができる。
【０２１８】
図１６（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本願発明を表示装置２１０２に用いることができる。
【０２１９】
図１６（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。
【０２２０】
図１６（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０２２１】
図１６（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０２２２】
図１６（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２、光源２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０２２３】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子装置に適用することが可能である。また、本実施例の電子装置は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。
【０２２４】
【発明の効果】
本願発明を用いることで、１）配向膜の平坦度が向上する、２）保持容量の誘電体のピンホールを塞ぐことができる、３）画素電極のエッチングレートの差をなくすことができる、といった利点が得られる。
【０２２５】
そして、１）により液晶の配向不良又はＥＬ素子の発光不良を防ぐことができ、２）により保持容量における電極間のショートを防ぐことができる。このように液晶表示装置に代表される電気光学装置の動作性能の向上と信頼性の向上とを達成することができる。
【０２２６】
また、延いてはそのような電気光学装置を表示ディスプレイとして有する電子装置の動作性能と信頼性をも向上させることができる。
【図面の簡単な説明】
【図１】    画素部と駆動回路の作製工程を示す図。
【図２】    画素部と駆動回路の作製工程を示す図。
【図３】    画素部と駆動回路の作製工程を示す図。
【図４】    画素部と駆動回路の作製工程を示す図。
【図５】    アクティブマトリクス型液晶表示装置の断面図。
【図６】    ｎチャネル型ＴＦＴのＬＤＤ構造を示す図。
【図７】    アクティブマトリクス型液晶表示装置の斜視図。
【図８】    アクティブマトリクス型液晶表示装置の回路ブロック図。
【図９】    画素の構造を示す上面図。
【図１０】  アクティブマトリクス型液晶表示装置の断面図。
【図１１】  アクティブマトリクス型液晶表示装置の断面図。
【図１２】  画素部及び電源線と遮蔽膜の接続構造を示す断面図。
【図１３】  アクティブマトリクス型液晶表示装置の断面図。
【図１４】  アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１５】  無しきい値反強誘電性混合液晶の光透過率特性を示す図。
【図１６】  電子装置の一例を示す図。
【符号の説明】
１０１    基板
１０２    下地膜
１０３    結晶質半導体膜
１０４    結晶質半導体膜
１０５〜１０８    活性層
１０９    保護膜
１１１〜１１３    ｐ型不純物領域（ｂ）が形成された活性層
１１５〜１１７    ｎ型不純物領域（ｂ）
１１８    ゲート絶縁膜
１１９    第１導電膜
１２０    第２導電膜
１２１〜１２４    ゲート配線
１２５〜１３０    ｎ型不純物領域（ｃ）
１３１〜１３４    ゲート絶縁膜
１３６〜１４４    ｎ型不純物領域（ａ）
１４６、１４７    ｐ型不純物領域（ａ）
１４８    第１層間絶縁膜
１４９〜１５３    チャネル形成領域
１５４    第２層間絶縁膜
１５５〜１５８    ソース配線
１５９〜１６２    ドレイン配線
１６３    パッシベーション膜
１６４    第３層間絶縁膜
１６５    遮蔽膜
１６６    酸化物
１６７    樹脂絶縁膜
１６８〜１７０    画素電極
１７１    保持容量
２０１、２０４、２０８、２１３、２１４    チャネル形成領域
２０２、２０５、２０９、２１５    ソース領域
２０３、２０６、２１０、２１６    ドレイン領域
２０７、２１１a、２１２a   Ｌov領域
２１１b、２１２b、２１７〜２２０    Ｌoff領域
２２１    ｎ型不純物領域（ａ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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