(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）隣接する第２のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域、第１のトランジスタを構成するゲート電極の頂面、及び、第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成する工程と、
（Ｄ）第１のトランジスタを構成するソース／ドレイン領域にシリサイド層を形成し、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えており、
前記工程（Ｃ）において、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成すると同時に、該ソース／ドレイン領域に導入する不純物と同じ不純物を第１のトランジスタを構成するゲート電極及び第２のトランジスタを構成するゲート電極に導入し、
第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリが構成される半導体装置の製造方法。
【請求項２】
絶縁材料層は、第１の絶縁材料層及び第２の絶縁材料層から成り、
前記工程（Ｂ）は、全面に第１の絶縁材料層を形成した後、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込むように該第１の絶縁材料層上に第２の絶縁材料層を形成し、次いで、第１のトランジスタを形成すべき領域上の第１の絶縁材料層、及び第２のトランジスタを構成するゲート電極の頂面上の第１の絶縁材料層を除去する工程から成る請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（Ｄ）の後、
（Ｅ）全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えている請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）第２のトランジスタを構成するソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成した後、該ソース／ドレイン領域にシリサイド層を形成する工程と、
（Ｄ）隣接する第１のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｅ）第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えており、
第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリが構成される半導体装置の製造方法。
【請求項５】
第１及び第２の絶縁材料層は酸化シリコンから成ることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並びに、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去する工程を含み、
前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含む請求項４に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去する工程を含み、
前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去し、次いで、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含む請求項４に記載の半導体装置の製造方法。
【請求項８】
前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層並びに第２及び第１の絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えている請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
論理回路（周辺回路とも呼ばれる）を構成するトランジスタの低消費電力化、高速化を達成するために、サリサイド（Self-Aligned Silicide）技術、及び、デュアルゲート（Dual Gate、Dual Work Function Gate あるいは、表面チャネル型ＣＭＯＳＦＥＴとも呼ばれる）技術を適用することが標準的となってきている。また、論理回路とダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とが混載された半導体装置の使用も一般的となっている。
【０００３】
ここでサリサイド技術とは、ソース／ドレイン領域及びゲート電極の頂面に自己整合的にシリサイド層を形成する技術を指す。具体的には、半導体基板上にポリシリコンから成るゲート電極を形成し、次いで、半導体基板にソース／ドレイン領域を形成した後、全面に金属層を形成し、熱処理を施すことによって、金属層を構成する原子と半導体基板及びゲート電極を構成する原子（具体的には、Ｓｉ）とを反応させてシリサイド層を形成し、その後、未反応の金属層を除去する技術である。
【０００４】
また、デュアルゲート技術とは、ｎチャネル型ＭＯＳＦＥＴのゲート電極をｎ型不純物を含有するポリシリコン層から構成し、ｐチャネル型ＭＯＳＦＥＴのゲート電極をｐ型不純物を含有するポリシリコン層から構成することによって、どちらのＭＯＳＦＥＴにおいても表面型チャネルを形成する技術である。
【０００５】
半導体装置の微細化に伴い、半導体装置のソース／ドレイン領域にコンタクトプラグを形成する場合、一般に、コンタクトプラグを自己整合的に形成する技術が用いられている。このような技術は、セルフ・アライン・コンタクト（ＳＡＣ）技術と呼ばれている。ところで、ＳＡＣ技術を適用するためには、ゲート電極を、例えば、ポリシリコン層と、窒化シリコン（ＳｉＮ）から成るオフセット膜の２層構成とする必要がある。また、ゲート電極とコンタクトプラグとの間の距離を確保するために、ゲート電極の側壁に窒化シリコン（ＳｉＮ）から成るゲートサイドウオールを設ける必要がある。
【０００６】
【発明が解決しようとする課題】
ところで、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと、汎用のＤＲＡＭ製造プロセスとの整合性は、以下に説明する理由から、余り良くないと云われている。
【０００７】
［▲１▼  ＤＲＡＭメモリセル特性］
良好なるＤＲＡＭメモリセル特性を確保するためには、以下の理由により、ＤＲＡＭのメモリ素子を構成するトランジスタ（以下、便宜上、ＤＲＡＭを構成するトランジスタと呼ぶ場合がある）のソース／ドレイン領域にシリサイド層を形成することは好ましくない。即ち、ノード側のソース／ドレイン領域とシリサイド層との間に生じる接合に起因したリーク電流によって、データ保持特性が劣化する。また、一般に、０．２５μｍ世代のＤＲＡＭにおいては２５６個のメモリ素子が、０．１８μｍ世代のＤＲＡＭにおいては５１２個のメモリ素子が、１本のビット線に接続されるが、ビット線側のソース／ドレイン領域とシリサイド層との間に生じる接合に起因したリーク電流の総和としてのビット線へのリーク電流の増加によって、ビット線を流れる信号の振幅低下による低電圧マージンの低下や減少、データ保持特性（例えば、リフレッシュ特性）の劣化が生じる。一方、論理回路を構成するトランジスタにおいては、ソース／ドレイン領域の低抵抗化を図ることによってその能力を向上させる必要があり、そのためには、ソース／ドレイン領域にシリサイド層を形成する必要がある。
【０００８】
［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］
ＤＲＡＭを構成するトランジスタにＳＡＣ技術を適用する場合、ＤＲＡＭを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、加工マージンを確実に確保しつつ、かかる窒化シリコン膜に開口部を形成するために、オフセット膜の膜厚を厚くせざるを得ない。然るに、オフセット膜の膜厚を厚くすると、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じ易い。具体的には、例えば、リソグラフィ工程におけるマージンの低下、層間絶縁層の埋め込み不良が発生し易い。
【０００９】
しかも、比誘電率が酸化シリコンの２倍程度もある窒化シリコンをゲートサイドウオールとして用いると、ゲート電極の端部とソース／ドレイン領域間の容量であるフリンジ容量が増加し、特に論理回路を構成するトランジスタの高速動作特性に悪影響を及ぼす場合がある。
【００１０】
［▲３▼  ＤＲＡＭのメモリ素子を構成するトランジスタのゲート電極間スペース］ＤＲＡＭを構成するトランジスタのゲート電極間の距離は、論理回路を構成するトランジスタのゲート電極間の距離よりも小さい。それ故、セルデザインによっては、論理回路を構成するトランジスタの能力の最適化からゲートサイドウオールの幅（厚さ）を決定し、かかるゲートサイドウオールをゲート電極の側壁に形成したとき、ＤＲＡＭを構成するトランジスタのゲート電極間がゲートサイドウオールを構成する窒化シリコン膜で埋められてしまう可能性がある。更に、論理回路を構成するトランジスタのソース／ドレイン領域にコンタクトプラグを形成する際のエッチングストップ層として窒化シリコン膜を形成すると、ＤＲＡＭを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまう可能性が一層高くなる。ＤＲＡＭを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、ＤＲＡＭを構成するトランジスタのソース／ドレイン領域にコンタクトプラグをＳＡＣ技術に基づき形成することが極めて困難となる。
【００１１】
［▲４▼  オフセット膜］
ゲート電極をポリシリコン層とオフセット膜の２層構成とした場合、従来のプロセスでは、オフセット膜が存在するので、ゲート電極の頂面にシリサイド層を形成することができない。更には、論理回路を構成するトランジスタにデュアルゲート技術を適用する場合、従来のプロセスでは、ポリシリコン層にｎ型不純物とｐ型不純物をそれぞれ導入した後、オフセット膜を形成し、次いで、オフセット膜及びポリシリコン層をパターニングしなければならない。然るに、ｎ型不純物を含有したポリシリコン層とｐ型不純物を含有したポリシリコン層のエッチングレートが異なるので、所望の形状を有するｎチャネル型ＭＯＳＦＥＴ用のゲート電極と、所望の形状を有するｐチャネル型ＭＯＳＦＥＴ用のゲート電極を同時に形成することは困難であるし、ゲート絶縁膜は薄くなる一方であり、ゲート電極の形成のためのエッチング時、半導体基板に損傷が発生する虞がある。
【００１２】
また、オフセット膜を窒化シリコンから構成した場合、ゲート電極やその延在部あるいはワード線へのコンタクトプラグの形成は、ソース／ドレイン領域へのコンタクトプラグの形成と別工程とならざるを得ず、追加の露光工程やエッチング工程が必要となる。
【００１３】
従って、本発明の第１の目的は、上述した［▲１▼  ＤＲＡＭメモリセル特性］の問題を回避し得る半導体装置を提供することにある。
【００１４】
また、本発明の第２の目的は、上述した［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］の問題を回避し得る半導体装置及びその製造方法を提供することにある。
【００１５】
更に、本発明の第３の目的は、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと汎用のＤＲＡＭ製造プロセスとの間の整合性をとることができ、上述した［▲１▼  ＤＲＡＭメモリセル特性］、［▲３▼  ＤＲＡＭのメモリ素子を構成するトランジスタのゲート電極間スペース］の問題を回避し得る半導体装置の製造方法を提供することにある。
【００１６】
更に、本発明の第４の目的は、第３の目的に加え、［▲４▼  オフセット膜］の問題を回避し得る半導体装置の製造方法を提供することにある。
【００１７】
更に、本発明の第５の目的は、第３の目的に加え、［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］の問題を回避し得る半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記の第１の目的を達成するための本発明の第１の態様に係る半導体装置は、半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置であって、
第１及び第２のトランジスタのそれぞれは、ゲート電極、チャネル形成領域、及び、ソース／ドレイン領域から成り、
第１及び第２のトランジスタを構成するゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成り、
第１のトランジスタを構成するソース／ドレイン領域には、シリサイド層が形成されており、
第２のトランジスタを構成するソース／ドレイン領域には、シリサイド層が形成されていないことを特徴とする。
【００１９】
本発明の第１の態様に係る半導体装置、あるいは又、後述する本発明の第１の態様若しくは第２の態様に係る半導体装置の製造方法においては、第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が構成されていることが好ましい。
【００２０】
本発明の第１の態様に係る半導体装置においては、更に、上記の第２の目的を達成するために、第１及び第２のトランジスタは、（ａ）第１の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、（ｂ）第２の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層を更に備えていることが好ましい。尚、絶縁材料層によって、ゲート電極の側壁の全てが被覆されていてもよいし、ゲート電極の側壁の下方部分が被覆されていてもよい。後者の場合、より具体的には、絶縁材料層によって、ポリシリコン層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全てが被覆されていてもよいし、ポリシリコン層の側壁の全てとシリサイド層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全て及びシリサイド層の側壁の全てが被覆されていてもよい。そして、第１の絶縁材料の比誘電率は第２の絶縁材料の比誘電率よりも低いことが望ましく、あるいは又、キャップ層のエッチングレートは絶縁材料層のエッチングレートよりも低いことが望ましい。第１の絶縁材料として酸化シリコン（ＳｉＯ2：比誘電率３．７〜３．９）を例示することができ、第２の絶縁材料として窒化シリコン（ＳｉＮ：比誘電率６〜７）を例示することができる。キャップ層がゲート電極から張り出した構成を有し、かかるゲート電極から張り出したキャップ層の部分の下方に絶縁材料層が存在する構成となるので、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。即ち、前述の［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］の問題を回避することができる。また、第１の絶縁材料の比誘電率を第２の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【００２１】
上記の第２の目的を達成するための本発明の第２の態様に係る半導体装置は、（イ）導電材料から成るゲート電極、
（ロ）第１の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
（ハ）第２の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を有することを特徴とする。尚、絶縁材料層によって、ゲート電極の側壁の全てが被覆されていてもよいし、ゲート電極の側壁の下方部分が被覆されていてもよい。後者の場合、キャップ層によって、ゲート電極の側壁の残りの部分である上方部分が被覆されている。
【００２２】
本発明の第２の態様に係る半導体装置においては、第１の絶縁材料の比誘電率は第２の絶縁材料の比誘電率よりも低いことが望ましく、あるいは又、キャップ層のエッチングレートは絶縁材料層のエッチングレートよりも低いことが望ましい。第１の絶縁材料として酸化シリコン（ＳｉＯ2）を例示することができ、第２の絶縁材料として窒化シリコン（ＳｉＮ）を例示することができる。また、ゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成ることが望ましい。この場合、絶縁材料層によって、ポリシリコン層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全てが被覆されていてもよいし、ポリシリコン層の側壁の全てとシリサイド層の側壁の下方部分が被覆されていてもよいし、ポリシリコン層の側壁の全て及びシリサイド層の側壁の全てが被覆されていてもよい。
【００２３】
上記の第３の目的及び第４の目的を達成するための本発明の第１の態様に係る半導体装置の製造方法は、
半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）隣接する第２のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域、第１のトランジスタを構成するゲート電極の頂面、及び、第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成する工程と、
（Ｄ）第１のトランジスタを構成するソース／ドレイン領域にシリサイド層を形成し、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする。
【００２４】
本発明の第１の態様に係る半導体装置の製造方法においては、
絶縁材料層は、第１の絶縁材料層及び第２の絶縁材料層から成り、
前記工程（Ｂ）は、全面に第１の絶縁材料層を形成した後、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込むように該第１の絶縁材料層上に第２の絶縁材料層を形成し、次いで、第１のトランジスタを形成すべき領域上の第１の絶縁材料層、及び第２のトランジスタを構成するゲート電極の頂面上の第１の絶縁材料層を除去する工程から成ることが好ましい。
【００２５】
そして、この場合、前記工程（Ｂ）は、全面に第１の絶縁材料層を形成した後、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込むように該第１の絶縁材料層上に第２の絶縁材料層を形成し、次いで、全面に第３の絶縁材料層を形成し、第２のトランジスタを構成するゲート電極の頂面上の第３の絶縁材料層及び第１の絶縁材料層を除去し、第１のトランジスタを形成すべき領域上の第３の絶縁材料層及び第１の絶縁材料層を選択的に除去することによって、第１のトランジスタを構成するゲート電極の側壁に第３の絶縁材料層及び第１の絶縁材料層から成るゲートサイドウオールを残す工程から成ることが望ましい。
【００２６】
あるいは又、本発明の第１の態様に係る半導体装置の製造方法においては、前記工程（Ｃ）において、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成するとき、該ソース／ドレイン領域に導入する不純物と同じ不純物を第１のトランジスタを構成するゲート電極に導入し、第２のトランジスタを構成するソース／ドレイン領域に導入された不純物と同じ導電型の不純物を第２のトランジスタを構成するゲート電極に導入することが好ましい。
【００２７】
本発明の第１の態様に係る半導体装置の製造方法においては、第１の絶縁材料層は窒化シリコン（ＳｉＮ）から成り、第２の絶縁材料層は酸化シリコン系材料から成ることが望ましい。ここで、酸化シリコン系材料とは、酸化シリコン（ＳｉＯ2）だけでなく、ＳＯＧ（Spin On Glass）、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ−ＳｉＯ2）、比誘電率が３．５以下の低誘電率絶縁材料（例えば、ポリアリールエーテル、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン）、ポリイミド等の有機高分子材料、あるいはこれらの材料を積層したものの総称である。
【００２８】
あるいは又、本発明の第１の態様に係る半導体装置の製造方法においては、前記工程（Ｄ）の後、
（Ｅ）全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが好ましい。尚、絶縁材料層が第１の絶縁材料層及び第２の絶縁材料層から構成される場合、開口部は、第１の絶縁材料層及び第２の絶縁材料層に設ける。エッチングストップ層のエッチングレートは、絶縁材料層のエッチングレートよりも低いことが要求され、例えば、絶縁材料層を主に酸化シリコンから構成する場合（即ち、第２の絶縁材料層を酸化シリコンから構成する場合）、エッチングストップ層を窒化シリコンから構成することが望ましい。
【００２９】
上記の第３の目的を達成するための本発明の第２の態様に係る半導体装置の製造方法は、
半導体基板の第１の領域に形成された複数の第１のトランジスタ、及び、半導体基板の第２の領域に形成された複数の第２のトランジスタから構成された半導体装置の製造方法であって、
（Ａ）第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程と、
（Ｂ）第２のトランジスタを構成するソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
（Ｃ）第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成した後、該ソース／ドレイン領域にシリサイド層を形成する工程と、
（Ｄ）隣接する第１のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、隣接する第２のトランジスタを構成するゲート電極間を第２の絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面を露出させる工程と、
（Ｅ）第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする。
【００３０】
本発明の第２の態様に係る半導体装置の製造方法においては、第１及び第２の絶縁材料層は酸化シリコン（ＳｉＯ2）から成ることが望ましい。
【００３１】
また、本発明の第２の態様に係る半導体装置の製造方法においては、更に、上記の第５の目的を達成するために、
前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並びに、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去する工程を含み、
前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含むことが好ましい。
【００３２】
この場合、キャップ層のエッチングレートは第１の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第１の絶縁材料層を構成する材料の比誘電率はキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第１及び第２の絶縁材料層を構成する材料として酸化シリコン（ＳｉＯ2）を例示することができ、第１及び第２のキャップ層を構成する材料として窒化シリコン（ＳｉＮ）を例示することができる。また、本発明の第２の態様に係る半導体装置の製造方法においては、更に、上記の第４の目的を達成するために、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入し、次いで、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去することが好ましい。あるいは又、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜、並びに、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【００３３】
あるいは又、本発明の第２の態様に係る半導体装置の製造方法においては、更に、上記の第５の目的を達成するために、
前記工程（Ａ）は、第１のトランジスタ及び第２のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成し、その後、第２のトランジスタを構成するソース／ドレイン領域を半導体基板に形成する工程から成り、
前記（Ｂ）は、第２のトランジスタを構成するゲート電極及びソース／ドレイン領域を第１の絶縁材料層で被覆し、且つ、第１のトランジスタを構成するゲート電極の側壁を第１の絶縁材料層で被覆し、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去する工程を含み、前記工程（Ｅ）に引き続き、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の上部を除去し、次いで、第１のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第１のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第１のキャップ層を形成し、第２のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第２のトランジスタを構成するゲート電極の側壁の第１の絶縁材料層の頂部上に第２のキャップ層を形成する工程を含むことが好ましい。
【００３４】
この場合、キャップ層のエッチングレートは第１の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第１の絶縁材料層を構成する材料の比誘電率は第１及び第２のキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第１及び第２の絶縁材料層を構成する材料として酸化シリコン（ＳｉＯ2）を例示することができ、第１及び第２のキャップ層を構成する材料として窒化シリコン（ＳｉＮ）を例示することができる。更に、上記の第４の目的を達成するために、前記工程（Ｄ）と工程（Ｅ）との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
【００３５】
更に、本発明の第２の態様に係る半導体装置の製造方法においては、前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層並びに第２及び第１の絶縁材料層を貫通し、第２のトランジスタを構成するソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが好ましい。
【００３６】
上記の第２の目的を達成するための本発明の第３の態様に係る半導体装置の製造方法は、
（Ａ）半導体基板表面にゲート絶縁膜を形成し、次いで、全面にポリシリコン層、オフセット膜を順次形成した後、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の２層構成のゲート電極を形成する工程と、
（Ｂ）ゲート電極の側壁を、第１の絶縁材料から成る第１の絶縁材料層で被覆し、且つ、半導体基板にソース／ドレイン領域を形成する工程と、
（Ｃ）隣接するゲート電極間を第２の絶縁材料層で埋め込み、且つ、オフセット膜の頂面を露出させる工程と、
（Ｄ）オフセット膜を除去し、併せて、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去する工程と、
（Ｅ）ゲート電極の頂面上、及び、ゲート電極の側壁を被覆した第１の絶縁材料層の頂部上にキャップ層を形成する工程、
を備えていることを特徴とする。
【００３７】
尚、工程（Ｂ）においては、ゲート電極の側壁を、第１の絶縁材料から成る第１の絶縁材料層で被覆した後、半導体基板にソース／ドレイン領域を形成してもよいし、半導体基板にソース／ドレイン領域を形成した後、ゲート電極の側壁を、第１の絶縁材料から成る第１の絶縁材料層で被覆してもよい。
【００３８】
本発明の第３の態様に係る半導体装置の製造方法においては、前記工程（Ｄ）において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成し、次いで、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去することが望ましい。この場合、更に上記の第４の目的を達成するために、前記工程（Ｄ）において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成し、その後、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去することが好ましい。
【００３９】
あるいは又、本発明の第３の態様に係る半導体装置の製造方法においては、前記工程（Ｄ）において、オフセット膜及びゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成することが好ましい。この場合、更に上記の第４の目的を達成するために、前記工程（Ｄ）において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、ゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去した後、該ポリシリコン層の頂面にシリサイド層を形成することが好ましい。あるいは、前記工程（Ｄ）において、オフセット膜及びゲート電極の側壁を被覆した第１の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成することが好ましい。
【００４０】
あるいは又、本発明の第３の態様に係る半導体装置の製造方法においては、
前記工程（Ｅ）の後、
（Ｆ）全面に層間絶縁層を形成し、該層間絶縁層及び第２の絶縁材料層を貫通し、ソース／ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることが望ましい。この場合、層間絶縁層及び第２の絶縁材料層を選択的にエッチングすることによって開口部を形成する際、キャップ層の下の第１の絶縁材料層は、キャップ層によって保護され、エッチングされないことが好ましい。尚、ソース／ドレイン領域と第２の絶縁材料層との間に第１の絶縁材料層が存在する場合には、層間絶縁層、第２の絶縁材料層及び第１の絶縁材料層を貫通し、ソース／ドレイン領域に達する開口部を形成する。
【００４１】
本発明の第３の態様に係る半導体装置の製造方法においては、キャップ層のエッチングレートは第１の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第１の絶縁材料の比誘電率は第２の絶縁材料の比誘電率よりも低いことが望ましい。第１の絶縁材料として酸化シリコン（ＳｉＯ2）を例示することができ、第２の絶縁材料として窒化シリコン（ＳｉＮ）を例示することができる。
【００４２】
本発明の半導体装置あるいはその製造方法において、半導体基板として、シリコン半導体基板、スピネル上にシリコンやＳｉ−Ｇｅ混晶系をエピタキシャル成長させた基板、サファイヤ上にシリコンやＳｉ−Ｇｅ混晶系をエピタキシャル成長させた基板、絶縁膜上に多結晶シリコンを溶融、再結晶させた基板を例示することができる。シリコン半導体基板としては、ｎ型の不純物がドープされたｎ型シリコン半導体基板やｐ型の不純物がドープされたｐ型シリコン半導体基板を用いることができる。
【００４３】
更には、半導体基板として、ＳＯＩ（Semiconductor On Insulator）基板を用いることもできる。ＳＯＩ基板の製造方法として、
（１）半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、基板張り合わせ法
（２）半導体基板上に絶縁層を形成した後、半導体基板に水素イオンをイオン注入し、剥離層を半導体基板内部に形成した後、半導体基板と支持基板とを絶縁層を介して張り合わせ、次いで、熱処理を行うことによって剥離層から半導体基板を剥離（劈開）し、残された半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、スマート・カット法
（３）半導体基板の内部に酸素イオンをイオン注入した後、熱処理を行うことによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得るＳＩＭＯＸ（Separation by IMplanted OXygen）法
（４）支持体に相当する半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る支持体と、絶縁層と、単結晶半導体層から成る半導体層を得る方法
（５）陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得る方法
を挙げることができる。ここで、半導体層に半導体装置を形成する。
【００４４】
尚、ＳＯＩ基板を用いた場合、素子分離領域は以下の方法で形成することができる。
（ａ）半導体層上にパッド酸化膜及びシリコン窒化膜を形成し、シリコン窒化膜及びパッド酸化膜をパターニングすることによって、素子分離領域形成用のマスクを形成し、かかる素子分離領域形成用のマスクを用いて半導体層を熱酸化することで素子分離領域を形成する、所謂ＬＯＣＯＳ法
（ｂ）半導体層をパターニングすることによってトレンチを半導体層に形成した後、トレンチ内を絶縁材料で埋め込む、所謂ＳＴＩ（Shallow Trench Isolation）法
（ｃ）上記の（１）あるいは（２）の方法に基づき基板を準備する場合、予め、半導体基板にトレンチを形成し、かかるトレンチ内を絶縁層で埋め込み、次いで、全面に層間膜（例えば、ＳｉＯ2膜、ＳｉＯ2膜とポリシリコン膜の積層構造を有する膜）を形成した後、かかる半導体基板と支持基板とをこの層間膜を介して張り合わせ、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、半導体基板から成る半導体層を得る、基板張り合わせ法とＳＴＩ法とを組み合わせた方法
（ｄ）絶縁層上の半導体層を除去することによって絶縁層を露出させることで、素子分離領域を形成するメサ（Mesa）型素子分離領域形成法
【００４５】
シリサイド層は、全面に金属層を形成し、熱処理を施すことによって、金属層を構成する原子と半導体基板あるいはゲート電極を構成する原子（具体的には、Ｓｉ）とを反応させてシリサイド層を形成し、その後、未反応の金属層を除去する、サリサイド技術に基づき形成することができる。ここで、金属層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、タングステン（Ｗ）、パラジウム（Ｐｄ）から構成することができる。
【００４６】
本発明の第１の態様に係る半導体装置においては、第２のトランジスタを構成するソース／ドレイン領域にシリサイド層が形成されていないので、前述した［▲１▼  ＤＲＡＭメモリセル特性］の問題を回避することができる。
【００４７】
また、本発明の第２の態様に係る半導体装置あるいはその製造方法においては、キャップ層はゲート電極から張り出した構成を有し、かかるゲート電極から張り出したキャップ層の部分の下方に絶縁材料層あるいは第１の絶縁材料層が存在する構成となっているので、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。即ち、前述の［▲２▼  ＤＲＡＭのメモリ素子を構成するトランジスタのＳＡＣ技術］の問題を回避することができる。また、第１の絶縁材料の比誘電率を第２の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【００４８】
本発明の第１の態様若しくは第２の態様に係る半導体装置の製造方法においては、隣接する第２のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、第２のトランジスタのソース／ドレイン領域にシリサイド層が形成されることがなく、［▲１▼  ＤＲＡＭメモリセル特性］の問題を回避することができる。また、そもそも、隣接する第２のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、［▲３▼  ＤＲＡＭのメモリ素子を構成するトランジスタのゲート電極間スペース］の問題を回避することができる。
【００４９】
本発明の第１の態様に係る半導体装置の製造方法においては、工程（Ｂ）において第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面を露出させた後、工程（Ｃ）において第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板の領域にソース／ドレイン領域を形成するとき、併せて、これらのゲート電極に不純物を導入することができるので、工程（Ａ）においては、不純物を含有していないポリシリコンから成るゲート電極を形成すればよく、従って、［▲４▼  オフセット膜］の問題を回避することができる。
【００５０】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。尚、実施の形態において、積層構造を説明するとき、「／」の前に記述する層構成が上層に位置する。
【００５１】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係る半導体装置、及び、本発明の第１の態様に係る半導体装置の製造方法に関する。
【００５２】
実施の形態１の半導体装置の要部の模式的な一部断面図を、図９に示す。この半導体装置は、シリコン半導体基板から成る半導体基板１０の第１の領域（論理回路の領域）に形成された複数の第１のトランジスタ、及び、半導体基板１０の第２の領域（ＤＲＡＭの領域）に形成された複数の第２のトランジスタから構成されている。そして、第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が構成されている。
【００５３】
第１のトランジスタは、図９の（Ｂ）に示すように、ゲート電極１４Ｂ、チャネル形成領域１７Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第１のトランジスタを構成するゲート電極１４Ｂは、不純物を含有したポリシリコン層１３’、及び、その上に形成されたシリサイド層３０Ｂ2から成り、第１のトランジスタを構成するソース／ドレイン領域１６Ｂの表面領域には、シリサイド層３０Ｂ1が形成されている。一方、第２のトランジスタは、図９の（Ａ）に示すように、ゲート電極１４Ａ、チャネル形成領域１７Ａ、及び、ソース／ドレイン領域１６Ａから成り、第２のトランジスタを構成するゲート電極１４Ａは、不純物を含有したポリシリコン層１３’、及び、その上に形成されたシリサイド層３０Ａから成る。第２のトランジスタを構成するソース／ドレイン領域１６Ａには、シリサイド層が形成されていない。
【００５４】
以下、半導体基板等の模式的な一部断面図である図１〜図１６を参照して、実施の形態１の半導体装置の製造方法を説明するが、図１〜図１６の（Ａ）は、ＤＲＡＭの領域に関する図であり、図１〜図１６の（Ｂ）は、論理回路の領域に関する図である。
【００５５】
［工程−１００］
先ず、ｐ型シリコン半導体基板から成る半導体基板１０の所定の領域に素子分離領域１１を形成する。素子分離領域１１の構造は、図に示すようにシャロウ・トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造を有していてもよいし、シャロウ・トレンチ構造とＬＯＣＯＳ構造の組合せであってもよい。その後、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にｐ型ウエルを、ｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にｎ型ウエルを形成する。また、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域にｎ型ウエルを形成し、このｎ型ウエル内にｐ型ウエルを形成する（即ち、ツインウエル構造を形成する）。論理回路を構成する第１のトランジスタを形成すべき半導体基板１０の領域と、ＤＲＡＭを構成する第２のトランジスタを形成すべき半導体基板１０の領域とにおける不純物プロファイルは、同じであってもよいし、異なっていてもよい。尚、ウエルの形成は、例えば、イオン注入法によって行うことができる。
各ウエルの図示は省略した。
【００５６】
［工程−１１０］
その後、半導体基板１０の表面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを形成する。論理回路を形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ｂの膜厚と、ＤＲＡＭを形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ａの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。次いで、全面に、ＣＶＤ法にて、不純物を含有していない厚さ約０．１５μｍのポリシリコン層１３を形成する（図１参照）。
【００５７】
［工程−１２０］
次に、リソグラフィ技術及びドライエッチング技術に基づき、ポリシリコン層１３をパターニングすることによって、第１のトランジスタを構成するゲート電極１４Ｂ、第２のトランジスタを構成するゲート電極１４Ａを形成する。尚、ゲート電極１４Ａ，１４Ｂの形成後、ゲート電極１４Ａ，１４Ｂの表面を酸化し、ゲート電極１４Ａ，１４Ｂの表面に酸化シリコン膜を形成してもよい。ゲート電極１４Ａ，１４Ｂの表面に酸化シリコン膜を形成することによって、ゲート電極１４Ａ，１４Ｂの側壁下端部近傍のゲート絶縁膜１２Ａ，１２Ｂの膜厚が若干厚くなる結果、ゲート電極１４Ａ，１４Ｂの側壁下端部における電界の緩和を図ることができ、ＤＲＡＭのリフレッシュ特性の向上を図ることができるし、ゲート絶縁膜の薄膜化に伴うリーク電流の発生を防止することができる。
【００５８】
エッチングすべきポリシリコン層１３には不純物が含有されていないので、先に［▲４▼  オフセット膜］にて説明した、ｎ型不純物を含有したポリシリコン層とｐ型不純物を含有したポリシリコン層のエッチングレートが異なることに起因した問題の発生を回避することができる。
【００５９】
その後、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｎ型不純物をイオン注入した後、マスク層を除去する。これによって、第２のトランジスタを構成するソース／ドレイン領域１６Ａを半導体基板１０に形成することができる。第２のトランジスタを構成する一対のソース／ドレイン領域１６Ａの間にはチャネル形成領域１７Ａが形成される。併せて、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成することができる。こうして得られた構造を図２に示す。
【００６０】
次いで、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｐ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成することができる。
【００６１】
尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
【００６２】
［工程−１３０］
次いで、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を絶縁材料層で埋め込み、且つ、第１のトランジスタを構成するソース／ドレイン領域１６Ｂを形成すべき半導体基板１０の領域、第１のトランジスタを構成するゲート電極１４Ｂの頂面、及び、第２のトランジスタを構成するゲート電極１４Ａの頂面を露出させる。尚、実施の形態１においては、絶縁材料層は、窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８と、酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１９から構成されている。
【００６３】
具体的には、先ず、厚さ約３０ｎｍの窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８をＣＶＤ法にて全面に形成する（図３参照）。次いで、第１の絶縁材料層１８上に、酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１９をＣＶＤ法にて形成する。第２の絶縁材料層１９の膜厚は、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を確実に埋め込む膜厚、例えば、約０．３μｍとすればよい。実施の形態１においては、第１のトランジスタを構成するゲート電極１４Ｂ間の距離に依存して、隣接する第１のトランジスタを構成するゲート電極１４Ｂ間が第２の絶縁材料層１９で埋め込まれる場合もあるし、埋め込まれない場合もある。次に、第１のトランジスタを形成すべき領域上の第２の絶縁材料層１９を、例えば、高密度プラズマエッチング装置を用い、Ｃ4Ｆ8／ＣＯ／Ａｒガスによってエッチバックする。第１の絶縁材料層１８とのエッチング選択比を確保しながら、同時に、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を第２の絶縁材料層１９で埋め込んだ状態とすることができる。エッチバック完了時の状態を図４に示す。その後、第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層（図示せず）で覆い、第１のトランジスタを形成すべき半導体基板１０の領域に残存した第２の絶縁材料層１９をフッ酸を用いて完全に除去し、次いで、マスク層を除去する（図５参照）。こうして、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を第２の絶縁材料層１９で埋め込むように、第１の絶縁材料層１８上に第２の絶縁材料層１９を形成することができる。
【００６４】
その後、第３の絶縁材料層２０を全面にＣＶＤ法にて形成する（図６参照）。第３の絶縁材料層２０は、酸化シリコン、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＮＳＧ、ＬＴＯ、ＳｉＮ、ＳｉＯＮ等から構成することができる。第３の絶縁材料層２０の膜厚及び第１の絶縁材料層１８の膜厚によって、次の工程で形成されるゲートサイドウオール２１Ｂの厚さ（半導体基板１０との境界領域におけるゲートサイドウオール２１Ｂの厚さ）が規定される。
【００６５】
次いで、例えば、平行平板型エッチング装置を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使用して、第３の絶縁材料層２０をエッチバックし、更に、第１の絶縁材料層１８をエッチングして、第１のトランジスタを構成するゲート電極１４Ｂの側壁にゲートサイドウオール２１Ｂを形成し、第１のトランジスタを形成すべき半導体基板１０の領域のその他の領域における第３の絶縁材料層２０及び第１の絶縁材料層１８を除去する（図７参照）。ゲートサイドウオール２１Ｂは、第３の絶縁材料層２０及び第１の絶縁材料層１８から成る。同時に、第２のトランジスタを形成すべき領域上の第３の絶縁材料層２０の全て及び第１の絶縁材料層１８の一部をエッチングし、除去する。こうして、第１のトランジスタを形成すべき領域上の第１の絶縁材料層１８、及び、第２のトランジスタを構成するゲート電極１４Ａの頂面の第１の絶縁材料層１８を除去し、以て、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板１０の領域、第１のトランジスタを構成するゲート電極１４Ａの頂面、及び、第２のトランジスタを構成するゲート電極１４Ｂの頂面を露出させることができる。
【００６６】
［工程−１４０］
その後、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成する。具体的には、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｎ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成することができる。第１のトランジスタを構成する一対のソース／ドレイン領域１６Ｂの間にはチャネル形成領域１７Ｂが形成される。尚、同時に、第２のトランジスタを構成するゲート電極１４Ａ及び論理回路を構成するｎチャネル型の第１のトランジスタを構成するゲート電極１４Ｂにｎ型不純物が導入される。図において、不純物が導入されたポリシリコン層を参照番号１３’で示す。こうして得られた構造を図８に示す。
【００６７】
次いで、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｐ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成することができる。尚、同時に、論理回路を構成するｐチャネル型の第１のトランジスタを構成するゲート電極１４Ｂにｐ型不純物が導入される。
【００６８】
イオン注入の後、導入された不純物を活性化するために、ＲＴＰ（Rapid Thermal Processing）法により熱処理を施す。
【００６９】
［工程−１５０］
その後、第１のトランジスタを構成するソース／ドレイン領域１６Ｂの表面領域にシリサイド層３０Ｂ1を形成し、且つ、第１のトランジスタを構成するゲート電極１４Ｂの頂面にシリサイド層３０Ｂ2を形成し、第２のトランジスタを構成するゲート電極１４Ａの頂面にシリサイド層３０Ａを形成する（図９参照）。具体的には、例えば、コバルト（Ｃｏ）から成る金属層をスパッタ法にて全面に製膜した後、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、５５０゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。これによって、Ｃｏ原子と、半導体基板１０やゲート電極１４Ａ，１４Ｂを構成するＳｉ原子とが反応してコバルトシリサイド層が形成される。ゲートサイドウオール２１Ｂや素子分離領域１１上、第１の絶縁材料層１８上、第２の絶縁材料層１９上の金属層は未反応であり、そのまま残る。次いで、硫酸と過酸化水素水と純水の混合溶液中で未反応の金属層を除去し、再度、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、７００゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。これによって、コバルトシリサイド層の低抵抗化を図ることができる。
【００７０】
第２のトランジスタを構成するソース／ドレイン領域１６Ａは第２の絶縁材料層１９で覆われているので、かかるソース／ドレイン領域１６Ａにシリサイド層が形成されることがない。
【００７１】
［工程−１６０］
次に、半導体基板１０を３８０゜Ｃ〜６５０゜Ｃに加熱した状態で、プラズマＣＶＤ法あるいはＬＰ−ＣＶＤ法に基づき、厚さ約３０ｎｍの窒化シリコンから成るエッチングストップ層４０を全面に製膜する。エッチングストップ層４０は、後に開口部を形成する際のエッチングストッパとして機能する。尚、後に形成するコンタクトプラグの深さを、従来の論理回路とＤＲＡＭとが混載された半導体装置におけるコンタクトプラグの深さよりも浅くすることができるので、エッチングストップ層４０の膜厚を、論理回路を構成する半導体装置におけるエッチングストップ層と同程度の膜厚とすることができる。
【００７２】
その後、例えば、酸化シリコン（ＳｉＯ2）から成る層間絶縁層４１をＣＶＤ法にて全面に形成し、化学的機械的研磨法（ＣＭＰ法）等によって層間絶縁層４１の平坦化処理を行う。尚、かかる層間絶縁層４１を、便宜上、第１の層間絶縁層４１と呼ぶ。次いで、全面に、ポリシリコンから成るハードマスク層４２をＣＶＤ法にて形成する。その後、リソグラフィ技術及びドライエッチング技術に基づき、ハードマスク層４２及び第１の層間絶縁層４１に開口部を形成する。次いで、開口部内を含むハードマスク層４２上にポリシリコン層を形成し、かかるポリシリコン層をエッチバックすることによって、開口部内に開口部径縮小用マスク４３を形成する（図１０参照）。開口部径縮小用マスク４３によって縮径された開口部の直径を約８０ｎｍとする。即ち、開口部の底部の直径は約８０ｎｍである。場合によっては、ハードマスク層４２を形成すること無く、レジスト材料から成るマスク層を形成し、かかるマスク層をエッチング用マスクとして用いて第１の層間絶縁層４１、エッチングストップ層４０及び第２の絶縁材料層１９に開口部を形成してもよい。
【００７３】
そして、ハードマスク層４２及び開口部径縮小用マスク４３をエッチング用マスクとして用いて、ドライエッチング技術に基づき、第２のトランジスタを構成するソース／ドレイン領域１６Ａに達する開口部４４を、エッチングストップ層４０、第２の絶縁材料層１９及び第１の絶縁材料層１８に形成する。エッチングストップ層４０が形成されているので、エッチングストップ層４０の下方の第２の絶縁材料層１９がエッチングされることを防止でき、次に形成するコンタクトプラグとゲート電極１４Ａとの間の短絡発生を確実に防止することができる。その後、開口部４４の底部に露出した第２のトランジスタを構成するソース／ドレイン領域１６Ａにｎ型不純物をイオン注入して（即ち、コンタクト補償イオン注入を実施し）、開口部４４内に形成されるコンタクトプラグとソース／ドレイン領域１６Ａとの間の接触抵抗の低減を図ることが好ましい（図１１参照）。第２のトランジスタを構成するソース／ドレイン領域１６Ａに形成された高濃度の不純物含有領域を参照番号１１６Ａで示す。
【００７４】
その後、開口部４４内を含む全面に、ポリシリコンあるいはアモルファスシリコンから成り、不純物を含有するシリコン層を堆積させ、エッチバック法あるいはＣＭＰ法によって、かかるシリコン層、ハードマスク層４２及び開口部径縮小用マスク４３を除去し、導電材料である不純物を含有するシリコン層によって開口部４４内を埋め込み、コンタクトプラグ４５（ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ）を完成させる。
【００７５】
その後、不純物含有領域１１６Ａ中の不純物の活性化及びコンタクトプラグ４５中の不純物の活性化のために、ＲＴＰ法にて８００〜８５０゜Ｃの熱処理を行う。この熱処理のみが、論理回路を構成する第１のトランジスタの製造プロセスに不要なプロセスであるが、トランジスタの特性への影響が無視できる程度の短時間の熱処理である。
【００７６】
次いで、コンタクトプラグ４５の頂面上を含む第１の層間絶縁層４１上にコンタクトプラグ４５とビット線を電気的に分離するため、厚さ約２０ｎｍの酸化シリコンから成る第１の絶縁膜４６を形成する。この状態を図１２に示す。
【００７７】
［工程−１７０］
次に、ビット線用のコンタクトプラグ４５上を含む第１の絶縁膜４６上に、ビット線４７を形成する（図１３参照）。具体的には、ビット線用のコンタクトプラグ４５上の第１の絶縁膜４６に開口部を形成し、次いで、厚さ１０〜２０ｎｍのチタン（Ｔｉ）層、厚さ約２０ｎｍのＴｉＮ層、厚さ約１００ｎｍのタングステン層を順次、スパッタ法にて形成し、タングステン層、ＴｉＮ層、チタン層をパターニングすればよい。尚、図においては、ビット線４７を１層で表した。このようなビット線構成により、ビット線４７の低抵抗化を実現でき、ビット線イコライズ速度の向上を図ることができ、高速アクセスが実現できる。尚、このビット線４７の形成時、同時に、論理回路を構成する第１のトランジスタにおける局所配線も形成することができる。ビット線の構成として、その他、タングステン層／ＴｉＮ層の積層構成、タングステン層／ＷＮ層／ポリシリコン層の積層構成を例示することができる。
【００７８】
［工程−１８０］
その後、全面に第２の層間絶縁層５０を形成し、ノード用のコンタクトプラグ４５の上方の第２の層間絶縁層５０に開口部を形成し、かかる開口部内をタングステンで埋め込み、ノードコンタクトプラグ５１を形成する。具体的には、超解像技術や、先に説明したハードマスク層と開口部径縮小用マスクとの組合せによって、第２の層間絶縁層５０に直径１００ｎｍ程度の開口部を形成し、開口部内を含む第２の層間絶縁層５０上にチタン層、ＴｉＮ層をスパッタ法にて形成した後、開口部内を含む全面にＣＶＤ法にてタングステン層を形成する。そして、第２の層間絶縁層５０上のタングステン層、ＴｉＮ層、チタン層をエッチバック法やＣＭＰ法に基づき選択的に除去することによって、ノードコンタクトプラグ５１を得ることができる。尚、図においては、ノードコンタクトプラグ５１を１層で表した。
【００７９】
次に、ノードコンタクトプラグ５１の頂面上を含む第２の層間絶縁層５０上に厚さ約１００ｎｍの第２の絶縁膜５２を形成した後、第２の絶縁膜５２、第２の層間絶縁層５０、第１の絶縁膜４６、第１の層間絶縁層４１を貫通し、論理回路を構成する第１のトランジスタのソース／ドレイン領域１６Ｂ及びゲート電極１４Ｂに達する開口部５３を設ける（図１４参照）。尚、ゲート電極１４Ｂに達する開口部の図示は省略した。エッチングストップ層４０及びゲートサイドウオール２１Ｂが形成されているので、次に形成するコンタクトプラグとゲート電極１４Ｂとの間の短絡発生を確実に防止することができる。
【００８０】
その後、第１のトランジスタを構成するソース／ドレイン領域１６Ｂに水素を導入するシンタリング処理を行う。シンタリング処理は、約４００゜Ｃの水素ガス雰囲気での熱処理とすることができる。
【００８１】
ＤＲＡＭを構成するキャパシタを形成するとき、一般に使用されている窒化膜系の誘電体材料には、７００〜８００゜Ｃ程度の高温プロセスが必要とされる。キャパシタとして、６００゜Ｃ以下の低温プロセスで形成が可能なＭＩＭ（Metal-Insulator-Metal）構造を適用することもできるが、その後、論理回路を構成する第１のトランジスタのソース／ドレイン領域にコンタクトプラグを形成するとき、バリアメタルやグルーレイヤーの特性向上のため、６５０゜Ｃ程度の熱処理が必要とされる。然るに、このような６５０゜Ｃ程度の熱処理を行うと、ＭＩＭ構造を有するキャパシタの特性が劣化する虞がある。また、ＭＩＭ構造のキャパシタを構成する誘電体膜には、一般に、金属酸化物が使用されるが、かかる誘電体膜は、酸素欠陥によってリークが発生し、特性が劣化するので、高温の還元性雰囲気に誘電体膜を曝すことは好ましくない。即ち、ＭＩＭ構造のキャパシタを形成した後に、論理回路を構成する第１のトランジスタのソース／ドレイン領域に水素を導入するシンタリング処理は、出来る限り避けたい処理である。
【００８２】
実施の形態１においては、キャパシタの形成前に、シンタリング処理や論理回路を構成する第１のトランジスタのソース／ドレイン領域にコンタクトプラグを形成するので、上述の問題が発生することがない。
【００８３】
その後、開口部５３内を含む第２の絶縁膜５２上にＴｉＮから成る密着層（図示せず）をスパッタ法にて形成し、密着層の緻密化のために６５０゜Ｃ前後のＲＴＰ処理を行う。このとき、タングステンから成るノードコンタクトプラグ５１と、シリコンから成るノード用のコンタクトプラグ４５との接続境界領域において、シリサイド化が生じる結果、ノードコンタクトプラグ５１とノード用のコンタクトプラグ４５との良好なる接続を確保することができる。そして、開口部５３内を含む全面にＣＶＤ法にてタングステン層を形成した後、第２の絶縁膜５２上のタングステン層、ＴｉＮ層をエッチバック法やＣＭＰ法に基づき選択的に除去することによって、コンタクトプラグ５４を得ることができる。尚、図においては、コンタクトプラグ５４を１層で表した。
【００８４】
次に、ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉ（＝５０／４００／２０／２０ｎｍ）の積層構成を有する配線５５を、スパッタ法、リソグラフィ技術及びドライエッチング技術に基づき形成する。ＤＲＡＭを構成するキャパシタの形成によって大きな段差が生じる前に配線５５を形成するので、容易に、且つ、高い信頼性を有する配線５５、コンタクトプラグ５４を得ることができる。尚、配線５５を１層で表した。その後、全面に第３の層間絶縁層５６を形成する（図１５参照）。尚、キャパシタを形成する前に、配線５５を形成するので、コンタクトプラグ５４の深さが左程深くなることがない。
【００８５】
次いで、第３の層間絶縁層５６に記憶ノード形状を有する凹部を、その底部にノードコンタクトプラグ５１が露出するように形成する。その後、ＷＮやＴｉＮ等の耐酸化性に優れた金属化合物、あるいは、ＲｕやＩｒ等の酸化物が導電性を有する金属あるいは金属酸化物から成る薄膜を、凹部内を含む第３の層間絶縁層５６上に５０ｎｍ程度、堆積させる。次いで、レジスト材料やＢＰＳＧ、ＳＯＧといった第３の層間絶縁層５６に対して選択的に除去できる材料で凹部内を埋め込み、エッチバック法やＣＭＰ法に基づき、第３の層間絶縁層５６上の薄膜を除去した後、凹部内を埋め込んだ材料を除去することによって、凹部内に記憶ノード電極５７を形成することができる。その後、凹部内の記憶ノード電極５７上を含む第３の層間絶縁層５６上に、厚さ１０ｎｍ程度のＴａ2Ｏ5から成る誘電体薄膜５８を形成し、４００〜４５０゜Ｃに加熱した状態で紫外線を誘電体薄膜５８に照射し、次いで、オゾンガス雰囲気中で１０分程度のアニール処理を施す。これによって、誘電体薄膜５８は非晶質状態のままであるが、膜中の酸素欠陥が十分に消失し、残留カーボンも除去されて、良好なる膜質のキャパシタ誘電体薄膜となる。その後、全面に厚さ約１００ｎｍのＴｉＮ層あるいはタングステン層をスパッタ法にて形成し、リソグラフィ技術及びエッチング技術に基づき、ＴｉＮ層あるいはタングステン層及び誘電体薄膜５８をパターニングする。こうして、ＴｉＮ層あるいはタングステン層から成るセルプレート５９を得ることができる（図１６参照）。以上のキャパシタ形成工程において大きな段差が生じることはない。尚、記憶ノード電極５７は各第２のトランジスタ毎に設けられており、誘電体薄膜５８及びセルプレート５９は複数（若しくは全て）の第２のトランジスタに共通である。
【００８６】
その後、全面に第４の層間絶縁層を形成し、セルプレート５９及び配線５５の上方の第４の層間絶縁層に開口部を形成し、かかる開口部内を導電材料で埋め込み、接続孔を形成する。その後、接続孔上を含む第４の層間絶縁層上に配線材料層を形成し、かかる配線材料層をパターニングすることによって、第２の配線を形成することができる。尚、配線５５と第２の配線を形成する間の工程においてキャパシタ構造を形成するので、第２の配線のためのコンタクトプラグの深さは、従来の論理回路とＤＲＡＭとが混載された半導体装置におけるコンタクトプラグの深さよりも浅くすることができる。
【００８７】
（実施の形態２）
実施の形態２は、実施の形態１の半導体装置の製造方法の変形である。実施の形態１の［工程−１２０］においては、厚さ約３０ｎｍの窒化シリコン（ＳｉＮ）から成る第１の絶縁材料層１８をＣＶＤ法にて全面に形成した後、酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１９をＣＶＤ法にて形成する。このとき、実施の形態２においては、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて第２の絶縁材料層１９を形成する。
【００８８】
通常のコンフォーマルな、即ち、等方的な堆積状態が得られるＣＶＤ法によって第２の絶縁材料層１９を形成した場合、隣接する第２のトランジスタを構成するゲート電極１４Ａ間を絶縁材料層で確実に埋め込めない場合がある。あるいは又、通常、幅の広いゲート電極間よりも幅の狭いゲート電極間に堆積する第２の絶縁材料層１９の方が膜厚が厚くなる傾向にあるので、第２の絶縁材料層１９の平坦化処理が困難となる場合がある。
【００８９】
一方、高密度プラズマＣＶＤ法を採用することにより、第２の絶縁材料層１９の水平方向のスパッタエッチング速度が水平方向の堆積速度よりも早くなる。即ち、第２の絶縁材料層１９は、水平方向には層が堆積せずに後退する。これによって、ゲート電極間の距離の広狭に左程依存することなく、確実に、しかも、膜厚の均一な第２の絶縁材料層１９を形成することができる。高密度プラズマＣＶＤ法におけるプラズマの生成方法として、例えば、ＥＣＲ法、ＩＣＰ法、ヘリコン法を挙げることができる。高密度プラズマＣＶＤ法においては、半導体基板１０にバイアスを加えることが好ましい。
【００９０】
第２の絶縁材料層１９を形成した後、例えば、ＣＭＰ法によって第２の絶縁材料層１９を平坦化し、次いで、フッ酸を用いて等方的なエッチングを行い、ゲート電極１４Ａ，１４Ｂの頂面の第１の絶縁材料層１８を露出させる。この状態を図１７に示す。この工程を除き、実施の形態２の半導体装置の製造方法における他の工程は、実施の形態１と同様とすることができるので、詳細な説明は省略する。
【００９１】
（実施の形態３）
実施の形態３は、本発明の第１及び第２の態様に係る半導体装置、並びに、本発明の第２の態様及び第３の態様に係る半導体装置の製造方法に関する。
【００９２】
実施の形態３の半導体装置の要部の模式的な一部断面図を、図２８に示す。この半導体装置は、半導体基板１０の第１の領域（論理回路の領域）に形成された複数の第１のトランジスタ、及び、半導体基板１０の第２の領域（ＤＲＡＭの領域）に形成された複数の第２のトランジスタから構成されている。そして、第１のトランジスタから論理回路が構成され、第２のトランジスタからダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が構成されている。
【００９３】
第１のトランジスタは、図２８の（Ｂ）に示すように、ゲート電極１１４Ｂ、チャネル形成領域１７Ｂ、及び、ソース／ドレイン領域１６Ｂから成り、第１のトランジスタを構成するゲート電極１１４Ｂは、不純物を含有したポリシリコン層１１３Ａ’、及び、その上に形成されたシリサイド層３０Ｂ2から成り、第１のトランジスタを構成するソース／ドレイン領域１６Ｂの表面領域には、シリサイド層３０Ｂ1が形成されている。一方、第２のトランジスタは、ゲート電極１１４Ａ、チャネル形成領域１７Ａ、及び、ソース／ドレイン領域１６Ａから成り、第２のトランジスタを構成するゲート電極１１４Ａは、不純物を含有したポリシリコン層１１３Ａ’、及び、その上に形成されたシリサイド層３０Ａから成り、第２のトランジスタを構成するソース／ドレイン領域１６Ａには、シリサイド層が形成されていない。
【００９４】
あるいは又、第１のトランジスタは、導電材料から成るゲート電極１１４Ｂ、第１の絶縁材料から成り、ゲート電極１１４Ｂの側壁の少なくとも一部分（具体的には、実施の形態３においては、ゲート電極１１４Ｂを構成するポリシリコン層１１３Ａ’の側壁下方部分）を被覆する第１の絶縁材料層（絶縁材料層に相当する）１１８Ｂ、及び、第２の絶縁材料から成り、ゲート電極１１４Ｂの頂面及び第１の絶縁材料層１１８Ｂの頂部を被覆する（第１の）キャップ層３１Ｂを有する。一方、第２のトランジスタは、導電材料から成るゲート電極１１４Ａ、第１の絶縁材料から成り、ゲート電極１１４Ａの側壁の少なくとも一部分（具体的には、実施の形態３においては、ゲート電極１１４Ａを構成するポリシリコン層１１３Ａ’の側壁下方部分）を被覆する第１の絶縁材料層（絶縁材料層に相当する）１１８Ａ、及び、第２の絶縁材料から成り、ゲート電極１１４Ａの頂面及び第１の絶縁材料層１１８Ａの頂部を被覆する（第２の）キャップ層３１Ａを有する。実施の形態３においては、第１の絶縁材料を酸化シリコン（ＳｉＯ2）とし、第２の絶縁材料を窒化シリコン（ＳｉＮ）とした。また、各ゲート電極１１４Ａ，１１４Ｂは、不純物を含有したポリシリコン層１１３Ａ’、及び、その上に形成されたシリサイド層３０Ａ，３０Ｂ2から成る。
【００９５】
以下、半導体基板等の模式的な一部断面図である図１８〜図３１、要部を示す図３２〜図３４参照して、実施の形態３の半導体装置の製造方法を説明するが、図１８〜図３１における（Ａ）はＤＲＡＭの領域に関する図であり、図１８〜図３１における（Ｂ）は論理回路の領域に関する図である。尚、図３２〜図３４には、ＤＲＡＭの領域の一部分、論理回路の一部分、及びゲート電極の接続領域の一部分の模式的な一部断面図を示す。
【００９６】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、ｐ型シリコン半導体基板から成る半導体基板１０の所定の領域に素子分離領域１１、各種のウエルを形成した後、半導体基板１０の表面に、熱酸化法にてゲート絶縁膜１２Ａ，１２Ｂを形成する。論理回路を形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ｂの膜厚と、ＤＲＡＭを形成すべき半導体基板１０の領域におけるゲート絶縁膜１２Ａの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。
【００９７】
［工程−３１０］
次いで、全面に、ＣＶＤ法にて、不純物を含有していない厚さ約０．１５μｍのポリシリコン層１１３Ａを形成し、更に、その上にＳｉＮから成る厚さ約０．１μｍのオフセット膜１１３Ｂを形成する（図１８参照）。
【００９８】
次に、リソグラフィ技術及びドライエッチング技術に基づき、オフセット膜１１３Ｂ及びポリシリコン層１１３Ａをパターニングすることによって、第１のトランジスタを構成するゲート電極１１４Ｂ、及び、第２のトランジスタを構成するゲート電極１１４Ａを形成する。こうして、ポリシリコン層１１３Ａ及びオフセット膜１１３Ｂの２層構成のゲート電極１１４Ａ，１１４Ｂを形成することができる。尚、ゲート電極１１４Ａ，１１４Ｂの形成後、ゲート電極１１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａの側壁を酸化し、ゲート電極１１４Ａ，１１４Ｂの側壁に酸化シリコン膜を形成してもよい。
【００９９】
エッチングすべきポリシリコン層１１３Ａには不純物が含有されていないので、先に［▲４▼  オフセット膜］にて説明した、ｎ型不純物を含有したポリシリコン層とｐ型不純物を含有したポリシリコン層のエッチングレートが異なることに起因した問題の発生を回避することができる。
【０１００】
［工程−３２０］
その後、実施の形態１の［工程−１２０］と同様にして、第２のトランジスタを構成するソース／ドレイン領域１６Ａを半導体基板１０に形成する。第２のトランジスタを構成する一対のソース／ドレイン領域１６Ａの間にはチャネル形成領域１７Ａが形成される。併せて、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成する。こうして得られた構造を図１９に示す。その後、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域に、ＬＤＤ構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域１５Ｂを形成する。尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
【０１０１】
［工程−３３０］
次いで、第２のトランジスタを構成するソース／ドレイン領域１６Ａを第１の絶縁材料層１１８で被覆し、且つ、第１のトランジスタを構成するソース／ドレイン領域１６Ｂを形成すべき半導体基板１０の領域を露出させる。具体的には、厚さ約５０ｎｍの酸化シリコン（ＳｉＯ2）から成る第１の絶縁材料層１１８をＣＶＤ法にて全面に形成する（図２０参照）。その後、ＤＲＡＭを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で被覆し、論理回路を形成すべき半導体基板１０の領域における第１の絶縁材料層１１８を、例えば、平行平板型エッチング装置を用い、ＣＦ4やＣＨＦ3といったエッチングガスを使用して、エッチバックした後、マスク層を除去する（図２１参照）。これによって、第２のトランジスタを構成するソース／ドレイン領域１６Ａは第１の絶縁材料層１１８で被覆され、且つ、第１のトランジスタを構成するゲート電極１１４Ｂの側壁は第１の絶縁材料層１１８Ｂで被覆され、第１のトランジスタを構成するソース／ドレイン領域１６Ｂを形成すべき半導体基板１０の領域を露出させる（図２１参照）。第１のトランジスタ及び第２のトランジスタを構成するゲート電極１１４Ｂ，１１４Ａの側壁は、第１の絶縁材料から成る第１の絶縁材料層１１８Ｂ，１１８Ａで被覆されている。また、ゲート電極の接続領域におけるゲート電極の側壁は、第１の絶縁材料層１１８Ｃで被覆されている。
【０１０２】
［工程−３４０］
その後、第１のトランジスタを構成するソース／ドレイン領域を形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成する。具体的には、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｎ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成することができる。
【０１０３】
次いで、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｐ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域にソース／ドレイン領域１６Ｂを形成することができる。
【０１０４】
イオン注入の後、導入された不純物を活性化するために、ＲＴＰ法により熱処理を施す。
【０１０５】
［工程−３５０］
その後、第１のトランジスタを構成するソース／ドレイン領域１６Ｂにシリサイド層３０Ｂ1を形成する（図２３及び図３２の（Ａ）参照）。具体的には、例えば、コバルト（Ｃｏ）から成る金属層をスパッタ法にて全面に製膜した後、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、５５０゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。これによって、Ｃｏ原子と、半導体基板１０を構成するＳｉ原子とが反応してコバルトシリサイド層が形成される。第１の絶縁材料層１１８，１１８Ａ，１１８Ｂ，１１８Ｃ上や素子分離領域１１上、オフセット膜１１３Ｂ上の金属層は未反応であり、そのまま残る。次いで、硫酸と過酸化水素水と純水の混合溶液中で未反応の金属層を除去し、再度、Ｎ2１００％雰囲気又はＮ2／Ａｒ雰囲気（大気圧）中で、７００゜Ｃ、３０秒の条件のＲＴＡ法に基づき熱処理を施す。これによって、コバルトシリサイド層の低抵抗化を図ることができる。
【０１０６】
第２のトランジスタを構成するソース／ドレイン領域１６Ａは第１の絶縁材料層１１８で覆われているので、かかるソース／ドレイン領域１６Ａにシリサイド層が形成されることがない。
【０１０７】
［工程−３６０］
次いで、隣接する第１のトランジスタを構成するゲート電極１１４Ｂ間を第２の絶縁材料層１１９で埋め込み、隣接する第２のトランジスタを構成するゲート電極１１４Ａ間を第２の絶縁材料層１１９で埋め込み、且つ、第１のトランジスタを構成するゲート電極１１４Ｂの頂面及び第２のトランジスタを構成するゲート電極１１４Ａの頂面を露出させる（図２４及び図３２の（Ｂ）参照）。
【０１０８】
具体的には、高密度プラズマＣＶＤ法にて、全面に酸化シリコン（ＳｉＯ2）から成る第２の絶縁材料層１１９を形成する。第２の絶縁材料層１１９の膜厚は、隣接する第１のトランジスタを構成するゲート電極１１４Ｂ間、及び、隣接する第２のトランジスタを構成するゲート電極１１４Ａ間を確実に埋め込む膜厚、例えば、０．３μｍとする。次いで、ＣＭＰ法等によって第２の絶縁材料層１１９の平坦化処理を行い、隣接するゲート電極１１４Ａ間、及び隣接するゲート電極１１４Ｂ間を第２の絶縁材料層１１９で埋め込み、且つ、オフセット膜１１３Ｂの頂面を露出させる。
【０１０９】
その後、加熱したリン酸を用いてオフセット膜１１３Ｂを等方的にエッチングすることによって、オフセット膜１１３Ｂを除去する。
【０１１０】
次いで、論理回路を構成するｐチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｎ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｎチャネル型の第１のトランジスタを構成するゲート電極１１４Ｂ、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを構成するゲート電極１１４Ａにｎ型不純物が導入される。図において、不純物が導入されたポリシリコン層を参照番号１１３Ａ’で示す。こうして得られた構造を図２５及び図３３の（Ａ）に示す。
【０１１１】
次いで、論理回路を構成するｎチャネル型の第１のトランジスタを形成すべき半導体基板１０の領域、及び、ＤＲＡＭを構成するｎチャネル型の第２のトランジスタを形成すべき半導体基板１０の領域をレジスト材料から成るマスク層で覆い、露出した半導体基板１０の領域にｐ型不純物をイオン注入した後、マスク層を除去する。これによって、論理回路を構成するｐチャネル型の第１のトランジスタを構成するゲート電極１１４Ｂにｐ型不純物が導入される。
【０１１２】
イオン注入の後、導入された不純物を活性化するために、ＲＴＰ法により熱処理を施す。
【０１１３】
その後、等方性エッチングによって、第１の絶縁材料層１１８の上部を除去する（図２６及び図３３の（Ｂ）参照）。即ち、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去する。このとき、ゲート電極の接続領域におけるゲート電極の側壁の第１の絶縁材料層１１８Ｃの上部も除去される。
【０１１４】
尚、ゲート電極へのイオン注入と、第１の絶縁材料層１１８の上部の除去の順序を逆にしてもよい。即ち、オフセット膜を除去し、次いで、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去した後、露出したゲート電極１１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａ’にイオン注入を施してもよい。あるいは又、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去し、次いで、オフセット膜を除去した後、露出したゲート電極１１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａ’にイオン注入を施してもよい。
【０１１５】
そして、第１のトランジスタを構成するゲート電極１１４Ｂの頂面（即ち、ポリシリコン層１１３Ａ’の頂面）及び第２のトランジスタを構成するゲート電極１１４Ａの頂面（即ち、ポリシリコン層１１３Ａ’の頂面）にシリサイド層３０Ａ，３０Ｂ2を形成する（図２７及び図３４の（Ａ）参照）。具体的には、実施の形態１の［工程−１５０］と同様の処理を行えばよい。尚、ゲート電極１１４Ａ，１１４Ｂの露出した側壁には、スパッタ法によって金属層が堆積することがないので、ゲート電極１１４Ａ，１１４Ｂの露出した側壁にはシリサイド層が形成されない。このとき、ゲート電極の接続領域におけるゲート電極の頂面（即ち、ポリシリコン層１１３Ａ’の頂面）にもシリサイド層３０Ｃが形成される。
【０１１６】
その後、全面に、例えば、窒化シリコン膜をプラズマＣＶＤ法あるいはＬＰ−ＣＶＤ法に基づき全面に堆積させ、かかる窒化シリコン膜をエッチバックすることによって、第１のトランジスタを構成するゲート電極１１４Ｂに形成されたシリサイド層３０Ｂ2上、及び、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの頂部上に第１のキャップ層３１Ｂを形成する。同時に、第２のトランジスタを構成するゲート電極１１４Ａに形成されたシリサイド層３０Ａ上、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの頂部上に第２のキャップ層３１Ａを形成する（図２８及び図３４の（Ｂ）参照）。
【０１１７】
尚、例えば、ゲート電極やその延在部あるいはワード線において、オフセット膜１１３Ｂの除去、イオン注入、第１の絶縁材料層１１８Ｃの上部の除去を行い、ポリシリコン層１１３Ａ’上にシリサイド層３０Ｃを形成した後、キャップ層３１Ｃを形成すると、ゲート電極やその延在部あるいはワード線が幅広い場合、シリサイド層３０Ｃの一部分のみがキャップ層３１Ｃで覆われ、シリサイド層３０Ｃの他の部分は露出した状態となる（図３４の（Ｂ）参照）。従って、リソグラフィ技術やエッチング技術を適用することなく、ゲート電極やその延在部あるいはワード線に対してコンタクトプラグを形成することが可能となる。
【０１１８】
［工程−３７０］
その後、実施の形態１の［工程−１６０］の酸化シリコン（ＳｉＯ2）から成る層間絶縁層４１の形成以降と同様の工程を経ることによって、コンタクトプラグ４５（ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ）を完成させ（図２９参照）、更に、［工程−１７０］、［工程−１８０］と同様の工程を経ることによって、図３０及び図３１に示す構造を得ることができる。尚、全面に第１の層間絶縁層４１を形成し、第１の層間絶縁層４１及び第２の絶縁材料層１１９、第１の絶縁材料層１１８を貫通し、ソース／ドレイン領域１６Ｂに達する開口部４４を形成した後、開口部４４を導電材料によって埋め込み、以て、コンタクトプラグ４５を形成するが、第１の層間絶縁層４１及び第２の絶縁材料層１１９、第１の絶縁材料層１１８を選択的にエッチングすることによって開口部４４を形成する際、キャップ層３１Ａの下の第１の絶縁材料層１１８Ａは、キャップ層３１Ａによって保護され、エッチングされることがない。また、ソース／ドレイン領域１６Ａに達する開口部を形成した後、開口部を導電材料によって埋め込み、以て、コンタクトプラグ５４を形成するが、第１の層間絶縁層４１及び第２の絶縁材料層１１９、第１の絶縁材料層１１８を選択的にエッチングすることによって開口部を形成する際、キャップ層３１Ｂの下の第１の絶縁材料層１１８Ｂは、キャップ層３１Ｂによって保護され、エッチングされることがない。
【０１１９】
図３５及び図３６に、ＤＲＡＭの領域の一部分、論理回路の一部分、及びゲート電極の接続領域の一部分を図示するように、［工程−３６０］を以下のように変形することもできる。即ち、オフセット膜１１３Ｂを除去した後、露出したゲート電極１１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａに、ソース／ドレイン領域に導入された不純物と同じ導電型の不純物を導入する。次いで、露出したゲート電極１１４Ａ，１１４Ｂを構成するポリシリコン層１１３Ａ’の頂面にシリサイド層３０Ａ，３０Ｂ2を形成した後（図３５の（Ａ）参照）、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去する（図３５の（Ｂ）参照）。そして、第１のトランジスタを構成するゲート電極１１４Ｂに形成されたシリサイド層３０Ｂ2上、及び、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの頂部上に第１のキャップ層３１Ｂを形成する。併せて、第２のトランジスタを構成するゲート電極１１４Ａに形成されたシリサイド層３０Ａ上、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの頂部上に第２のキャップ層３１Ａを形成する（図３６参照）。
【０１２０】
また、実施の形態３においては、キャップ層３１Ａ，３１Ｂがゲート電極１１４Ａ，１１４Ｂから張り出し、キャップ層３１Ａ，３１Ｂの端部がゲート電極１１４Ａ，１１４Ｂを構成するシリサイド層３０Ａ，３０Ｂ2の側壁の全てを覆い、しかも、ポリシリコン層１１３Ａ’の側壁の上部を覆い、第１の絶縁材料層１１８Ａ，１１８Ｂがゲート電極１１４Ａ，１１４Ｂの側壁の下方部分を覆っている構造としたが（図３７の（Ａ）の拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面がポリシリコン層１１３Ａ’の頂面と略一致するような構造としてもよいし（図３７の（Ｂ）の拡大図を参照）、キャップ層３１Ａ，３１Ｂの端部下面がシリサイド層３０Ａ，３０Ｂ2の頂面と略一致するような構造としてもよい（図３８の拡大図を参照）。このような構造は、第１のトランジスタを構成するゲート電極１１４Ｂの側壁の第１の絶縁材料層１１８Ｂの上部、及び、第２のトランジスタを構成するゲート電極１１４Ａの側壁の第１の絶縁材料層１１８Ａの上部を除去する量を制御することによって、得ることができる。
【０１２１】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した半導体装置の構造、半導体装置の製造において使用した材料、加工条件等は例示であり、適宜変更することができる。
【０１２２】
ＤＲＡＭを構成するキャパシタとしては、その他、ＭＩＭ構造を適用することもできる。本発明の半導体装置の製造方法においては、ＭＩＭ構造を有するキャパシタの形成前に、論理回路を構成する第１のトランジスタのソース／ドレイン領域にコンタクトプラグを形成したり、シンタリング処理を行うので、ＭＩＭ構造を有するキャパシタの特性が劣化する虞がない。
【０１２３】
【発明の効果】
本発明の第１の態様に係る半導体装置においては、第２のトランジスタを構成するソース／ドレイン領域にシリサイド層が形成されていないので、ＤＲＡＭメモリセル特性の劣化といった問題の発生を回避することができる。
【０１２４】
また、本発明の第２の態様に係る半導体装置あるいは本発明の第３の態様に係る半導体装置の製造方法においては、キャップ層を薄くすることができ、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じるといった問題の発生を防止することができる。また、第１の絶縁材料の比誘電率を第２の絶縁材料の比誘電率よりも低くすれば、フリンジ容量が増加することを抑制することができ、特に論理回路を構成するトランジスタの高速動作特性への影響を最小限にすることができる。
【０１２５】
本発明の第１の態様若しくは第２の態様に係る半導体装置の製造方法においては、隣接する第２のトランジスタを構成するゲート電極間が絶縁材料層で埋め込まれているので、第２のトランジスタのソース／ドレイン領域にシリサイド層が形成されることがなく、ＤＲＡＭメモリセル特性の劣化といった問題の発生を回避することができる。また、隣接する第２のトランジスタを構成するゲート電極間が絶縁材料層で予め埋め込まれているので、ＤＲＡＭを構成する第２のトランジスタのソース／ドレイン領域にコンタクトプラグをＳＡＣ技術に基づき容易に、且つ、確実に形成することができる。
【０１２６】
また、本発明の第１の態様若しくは第２の態様に係る半導体装置の製造方法においては、第２のトランジスタを構成するソース／ドレイン領域が絶縁材料層あるいは第１の絶縁材料層で被覆された状態で第１のトランジスタを形成すべき半導体基板の領域を露出させるので、このとき、第２のトランジスタを形成すべき半導体基板の領域がエッチングによって掘られたり、エッチングダメージ（所謂、半導体基板におけるサブオキサイドの生成やカーボンの叩き込み）が生じることがなく、第２のトランジスタの特性が劣化することを防止し得る。
【０１２７】
本発明の第２の態様に係る半導体装置の製造方法においては、第１のトランジスタを構成するソース／ドレイン領域にシリサイド層を形成する工程と、第１のトランジスタを構成するゲート電極の頂面及び第２のトランジスタを構成するゲート電極の頂面にシリサイド層を形成する工程とが別の工程である。それ故、ソース／ドレイン領域の表面領域に形成すべきシリサイド層の厚さと、ゲート電極の頂面に形成すべきシリサイド層の厚さを異ならせることができる。通常、ソース／ドレイン領域に形成すべきシリサイド層の厚さを、ゲート電極の頂面に形成すべきシリサイド層の厚さよりも薄くすることが好ましい。従って、本発明の第２の態様に係る半導体装置の製造方法においては、半導体装置の高い設計自由度を得ることができる。
【０１２８】
シリサイド層の形成後、７００゜Ｃを越える熱処理工程においてシリサイド層に凝集が発生し、シリサイド層の抵抗が上昇するといった問題がある。また、論理回路を構成するトランジスタにデュアルゲート技術を適用する場合、ｐチャネル型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層に含まれているｐ型不純物であるボロンは、ファーネス装置を用いた７００゜Ｃを越える熱処理工程によって、ゲート絶縁膜を介して半導体基板へと容易に突き抜ける。その結果、ｐチャネル型ＭＯＳＦＥＴの閾値電圧Ｖthの変動や、ゲート絶縁膜の特性劣化を引き起こすといった問題がある。また、ｎチャネル型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層に含まれているｎ型不純物と、ｐチャネル型ＭＯＳＦＥＴのゲート電極を構成するポリシリコン層に含まれているｐ型不純物との間に、相互拡散が発生する。従って、シリサイド層及びゲート電極を形成した後には、ファーネス装置を用いた７００゜Ｃを越える熱処理を行うことは好ましくない。本発明の半導体装置の製造方法においては、シリサイド層の形成後、ファーネス装置を用いた７００゜Ｃを越える熱処理の実行を避けることができ、これらの問題の発生を回避することができる。
【０１２９】
以上の結果として、サリサイド技術及びデュアルゲート技術を含む高速論理回路製造プロセスと汎用のＤＲＡＭ製造プロセスとの間の良好なる整合性を達成することができる。即ち、標準的な論理回路プロセスに付加的なＤＲＡＭプロセスを加えることによって、論理回路とＤＲＡＭとが混載された半導体装置を容易に得ることができる。また、今後の流通が期待されるＩＰのライブラリとして、ＤＲＡＭメモリセルを準備することが可能となる。更には、シリサイド層を形成すべきでない半導体基板の領域を容易に得ることができるので、静電破壊強度の高い入出力回路の保護素子や高抵抗素子を同時に形成することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２】図１に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３】図２に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図４】図３に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図５】図４に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図６】図５に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図７】図６に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図８】図７に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１０】図９に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１２】図１１に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１３】図１２に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１４】図１３に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１５】図１４に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１６】図１５に引き続き、発明の実施の形態１の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１７】発明の実施の形態２の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１８】発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図１９】図１８に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２０】図１９に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２１】図２０に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２２】図２１に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２３】図２２に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２４】図２３に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２５】図２４に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２６】図２５に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２７】図２６に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２８】図２７に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図２９】図２８に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３０】図２９に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３１】図３０に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の模式的な一部断面図である。
【図３２】発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図３３】図３２に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図３４】図３３に引き続き、発明の実施の形態３の半導体装置の製造方法を説明するための半導体基板等の要部の模式的な一部断面図である。
【図３５】発明の実施の形態３の半導体装置の製造方法の変形例を説明するための半導体基板等の要部の模式的な一部断面図である。
【図３６】図３５に引き続き、発明の実施の形態３の半導体装置の製造方法の変形例を説明するための半導体基板等の要部の模式的な一部断面図である。
【図３７】発明の実施の形態３の半導体装置の製造方法の変形例を説明するための半導体基板等の要部を拡大した模式的な一部断面図である。
【図３８】発明の実施の形態３の半導体装置の製造方法の変形例を説明するための半導体基板等の要部を拡大した模式的な一部断面図である。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１３，１３’，１１３Ａ，１１３Ａ’・・・ポリシリコン層、１１３Ｂ・・・オフセット膜、１４Ａ，１４Ｂ，１１４Ａ，１１４Ｂ・・・ゲート電極、１５Ｂ・・・エクステンション領域、１６Ａ，１６Ｂ・・・ソース／ドレイン領域、１１６Ａ・・・不純物含有領域、１７Ａ，１７Ｂ・・・チャネル形成領域、１８，１１８，・１１８Ａ，１１８Ｂ，１１８Ｃ・・第１の絶縁材料層、１９，１１９・・・第２の絶縁材料層、２０・・・第３の絶縁材料層、２１Ｂ・・・ゲートサイドウオール、３０Ａ，３０Ｂ1，３０Ｂ2・・・シリサイド層、３１Ａ，３１Ｂ・・・キャップ層、４０・・・エッチングストップ層、４１・・・第１の層間絶縁層、４２・・・ハードマスク層、４３・・・開口部径縮小用マスク、４４・・・開口部、４５・・・コンタクトプラグ（ビット線用のコンタクトプラグ及びノード用のコンタクトプラグ）、４６・・・第１の絶縁膜、４７・・・ビット線、５０・・・第２の層間絶縁層、５１・・・ノードコンタクトプラグ、５２・・・第２の絶縁膜、５３・・・開口部、５４・・・コンタクトプラグ、５５・・・配線、５６・・・第３の層間絶縁層、５７・・・記憶ノード電極、５８・・・誘電体薄膜、５９・・・セルプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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