(57)【特許請求の範囲】
【請求項１】
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられた第１キャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第１スイッチ素子に供給するＰＷＭ制御信号を形成する制御回路とを備え、
上記制御回路は、
第１帰還経路と第２帰還経路とを備え、
上記第１帰還経路は、
ヒステリシス特性を有する比較回路と、
上記インダクタに並列形態に設けられた第１抵抗と第２キャパシタからなる直列回路とを含み、
上記比較回路は、第１基準電圧と、上記第１抵抗と第２キャパシタの接続点の電位とを受け、第１のしきい値と第２のしきい値で弁別して出力電流の変動に応じて上記インダクタに流す電流を変化させる上記ＰＷＭ制御信号を形成し、
上記第２帰還経路は、
上記出力電圧の分圧電圧を形成する第３抵抗と第４抵抗と、
上記分圧電圧と第２基準電圧とを受けるエラーアンプとを含み、
上記エラーアンプは、上記比較回路に入力される上記第１基準電圧を形成し、          上記エラーアンプは、ＰＩ制御型であり、
上記第１スイッチ素子は、単体のパワーＭＯＳＦＥＴにより構成され、
上記第２スイッチ素子は、ダイオードにより構成され、
上記第１帰還経路の第１抵抗、第２キャパシタは、外付け素子により構成され、
上記第２帰還経路の第３抵抗及び第４抵抗は、外付け素子により構成され、
上記比較回路及びエラーアンプは１つの半導体集積回路により形成され、
上記半導体集積回路は、上記第１スイッチ素子を制御する第１端端子と、上記第１帰還経路に対応した第２端子と、上記第２帰還経路に対応した第３端子とを有し、
上記第１端子と上記第３端子との間には、少なくとも上記第２端子が配置され、
上記半導体集積回路に形成される上記エラーアンプの出力端子と上記比較回路の上記第１基準電圧が入力される入力部との間にはスイッチＭＯＳＦＥＴが設けられ、
上記第１帰還経路は、上記第１抵抗と上記第２キャパシタとの接続点と回路の接地電位との間に設けられた第２抵抗とを含み、
上記スイッチＭＯＳＦＥＴのゲートは電源起動信号を受ける時定数回路により形成された制御電圧により制御されることを特徴とするスイッチング・レギュレータ。
【請求項２】
請求項１において、
上記エラーアンプは、
電流増幅型の第１アンプと、
上記第１アンプの出力端子と回路の接地電位との間に設けられた第３キャパシタと、    上記第１アンプの出力端子と回路の接地電位との間に設けられた第５抵抗と第４キャパシタからなる直列回路とを含むことを特徴とするスイッチング・レギュレータ。
【請求項３】
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられた第１キャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第１スイッチ素子に供給するＰＷＭ制御信号を形成する制御回路とを備えるスイッチング・レギュレータであって、
上記第２スイッチ素子は、ダイオードにより構成され、
上記制御回路は、
第１帰還経路、第２帰還経路及び保護回路を備え、
上記第１帰還経路は、
ヒステリシス特性を有する比較回路と、
上記インダクタに並列形態に設けられた第１抵抗と第２キャパシタからなる直列回路と、
上記第１抵抗と上記第２キャパシタとの接続点と回路の接地電位との間に設けられた第２抵抗とを含み、
上記比較回路は、第１基準電圧と上記第１抵抗と第２抵抗及び第２キャパシタの接続点からの帰還電圧とを受け、第１のしきい値と第２のしきい値で弁別して出力電流の変動に応じて上記インダクタに流す電流を変化させる上記ＰＷＭ制御信号を形成し、
上記第２帰還経路は、
上記出力電圧の分圧電圧を形成する第３抵抗と第４抵抗と、
上記分圧電圧と第２基準電圧とを受けるエラーアンプとを含み、
上記エラーアンプは、上記比較回路に入力される第１基準電圧を形成し、
上記保護回路は、
上記分圧電圧を第１電圧だけレベルシフトするレベルシフト手段と、
上記レベルシフトされた分圧電圧と上記第１基準電圧とを受ける第１電圧比較回路を備え、上記スイッチング・レギュレータの正常状態時は上記レベルシフトされた電圧は上記第１基準電圧よりも高く、上記第１キャパシタの負荷短絡時は上記レベルシフトされた電圧が上記第１基準電圧よりも低く設定され、
上記負荷短絡時の上記第１電圧比較回路の出力信号により上記第１スイッチ素子をオフ状態にしてなり、
上記保護回路は、
上記分圧電圧と上記出力電圧の許容最大電圧に対応した第３基準電圧を受ける第２電圧比較回路を更に備え、
上記第２電圧比較回路の出力信号により上記出力電圧が上記許容最大電圧を超えたときに上記第１スイッチ素子をオフ状態にしてなることを特徴とするスイッチング・レギュレータ。
【請求項４】
請求項３において、
上記保護回路は、
上記比較回路の帰還電圧と第４基準電圧を受ける第３電圧比較回路と、かかる第３電圧比較回路の出力信号を保持する第１ラッチ回路とを更に備え、
上記第４基準電圧は上記正常状態時の上記帰還電圧以上に設定され、上記帰還電圧が上記第４基準電圧以上になったときの信号変化を上記第１ラッチ回路に取り込み、かかる第１ラッチ回路の出力信号により上記第１スイッチ素子をオフ状態にしてなることを特徴とするスイッチング・レギュレータ。
【請求項５】
請求項４において、
上記エラーアンプの出力端子と上記比較回路の上記第１基準電圧が入力される入力部との間にはスイッチＭＯＳＦＥＴが設けられ、
上記第１帰還経路は、上記第１抵抗と上記第２キャパシタとの接続点と回路の接地電位との間に設けられた第２抵抗とを含み、
上記スイッチＭＯＳＦＥＴのゲートには電源起動信号を受ける時定数回路により形成された制御電圧により制御されることを特徴とするスイッチング・レギュレータ。
【請求項６】
請求項５において、
上記保護回路は、
上記分圧電圧と第５基準電圧を受ける第４電圧比較回路と、かかる第４電圧比較回路の出力信号と、その遅延信号とを受ける論理回路と、かかる論理回路の出力信号を保持する第２ラッチ回路とを備え、
上記第５基準電圧は上記正常状態時の上記分圧電圧以上に設定され、上記分圧電圧が上記第５基準電圧以下になったときの信号変化時における上記遅延回路での遅延時間に対応したパルスを第２ラッチ回路に取り込み、かかる第２ラッチ回路の出力信号により上記電源起動信号を電源停止状態にしてなることを特徴とするスイッチング・レギュレータ。
【請求項７】
請求項６において、
上記第１電圧比較回路、第２電圧比較回路及び第１ラッチ回路の出力信号は、論理和回路を通して上記第１スイッチ素子をオフ状態にするとともに、上記電源起動信号も電源停止状態にしてなることを特徴とするスイッチング・レギュレータ。
【請求項８】
請求項７において、
上記保護回路は、
上記入力電圧と第６基準電圧を受ける第５電圧比較回路を更に備え、
上記第６基準電圧は、上記入力電圧の許容最低電圧に設定され、上記入力電圧が上記第６基準電圧以下になったときの信号変化が上記遅延回路と論理回路に供給され、遅延時間に対応したパルスが第２ラッチ回路に取り込まれて上記電源起動信号を電源停止状態にしてなることを特徴とするスイッチング・レギュレータ。
【請求項９】
請求項２において、
上記第２帰還経路の上記第３キャパシタは、上記ＰＷＭ制御信号のＰＷＭ周波数成分を減衰させるように設定され、上記第５抵抗と第４キャパシタによる遮断周波数は上記第１帰還経路での閉ループ帯域以下に設定されていることを特徴とするスイッチング・レギュレータ。
【請求項１０】
請求項９において、
上記入力電圧は５Ｖ以上であり、
上記出力電圧は３．３Ｖ以下であることを特徴とするスイッチング・レギュレータ。
【請求項１１】
インダクタと、
出力電圧が形成される上記インダクタの出力側と接地電位との間に設けられた第１キャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
上記出力電圧が所望の電圧となるように上記第１スイッチ素子に供給するＰＷＭ制御信号を形成する制御回路とを備えるスイッチング・レギュレータであって、
上記第２スイッチ素子は、ダイオードにより構成され、
上記制御回路は、
第１帰還経路、第２帰還経路及び保護回路を備え、
上記第１帰還経路は、
ヒステリシス特性を有する比較回路と、
上記インダクタに並列形態に設けられた第１抵抗と第２キャパシタからなる直列回路と、
上記第１抵抗と上記第２キャパシタとの接続点と回路の接地電位との間に設けられた第２抵抗とを含み、
上記比較回路は、第１基準電圧と上記第１抵抗と第２抵抗及び第２キャパシタの接続点からの帰還電圧とを受け、第１のしきい値と第２のしきい値で弁別して出力電流の変動に応じて上記インダクタに流す電流を変化させる上記ＰＷＭ制御信号を形成し、
上記第２帰還経路は、
上記出力電圧の分圧電圧を形成する第３抵抗と第４抵抗と、
上記分圧電圧と第２基準電圧とを受けるエラーアンプとを含み、
上記エラーアンプは、上記比較回路に入力される第１基準電圧を形成し、
上記保護回路は、
上記分圧電圧を第１電圧だけレベルシフトするレベルシフト手段と、
上記レベルシフトされた分圧電圧と上記第１基準電圧とを受ける第１電圧比較回路を備え、上記スイッチング・レギュレータの正常状態時は上記レベルシフトされた電圧は上記第１基準電圧よりも高く、上記第１キャパシタの負荷短絡時は上記レベルシフトされた電圧が上記第１基準電圧よりも低く設定され、
上記負荷短絡時の上記第１電圧比較回路の出力信号により上記第１スイッチ素子をオフ状態にしてなり、
上記エラーアンプはＰＩ制御型であり、電流増幅型の第１アンプと、上記第１アンプの出力端子と回路の接地電位との間に設けられた第３キャパシタと、上記第１アンプの出力端子と回路の接地電位との間に設けられた第５抵抗と第４キャパシタからなる直列回路とを含むことを特徴とするスイッチング・レギュレータ。
【請求項１２】
請求項１１において、
上記第２帰還経路の上記第３キャパシタは、上記ＰＷＭ制御信号のＰＷＭ周波数成分を減衰させるように設定され、上記第５抵抗と第４キャパシタによる遮断周波数は上記第１帰還経路での閉ループ帯域以下に設定されていることを特徴とするスイッチング・レギュレータ。
【請求項１３】
請求項１２において、
上記入力電圧は５Ｖ以上であり、
上記出力電圧は３．３Ｖ以下であることを特徴とするスイッチング・レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を発生するスイッチング・レギュレータさらには出力電流変化に対して優れた過渡応答特性が要求されるスイッチング・レギュレータに適用して有効な技術に関し、例えば消費電流の変化が大きいシステムに搭載されるものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサが搭載されるものが多くなっている。また、マイクロプロセッサ（以下、ＣＰＵと称する）の動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。ところで、ＣＰＵを内蔵した携帯電子機器等においては、バッテリ電圧をスイッチング・レギュレータで昇圧または降圧してＣＰＵに動作電流を供給する方式が採用されることが多いが、バッテリの消耗を減らすためＣＰＵの動作が必要でないときはＣＰＵ全体もしくはＣＰＵ内の一部の回路を停止させることが行なわれる。そのため、ＣＰＵの消費電流の変化幅はＣＰＵの最大動作電流の増大に伴って増加する傾向にある。そこで、ＣＰＵに動作電流を供給する電源装置として、出力電流変化に対する過渡応答特性に優れているものが要求されるようになって来ている。
【０００３】
過渡応答特性に優れているスイッチング・レギュレータとして、ヒステリシス・カレントモード制御方式と呼ばれるものとして、例えば米国特許第５，８２５，１６５公報がある。上記ヒステリシス・カレントモード制御方式のスイッチング・レギュレータは、コイルと直列に接続されコイルに流れる電流を検出するためのカレント・センス抵抗と、出力電圧を抵抗分割回路で分圧した電圧（フィードバック電圧）と基準電圧との誤差電圧に比例した電流を出力するエラーアンプとを有し、コイルとセンス抵抗との接続ノードとエラーアンプの出力端子との間に接続された抵抗の値とエラーアンプの出力電流との積で表わされるエラー電圧を、ヒステリシスを有するコンパレータで出力電圧と比較し、センス抵抗での電圧降下が「エラー電圧＋ヒステリシス電圧」を上回ったらコイルに電流を流す主スイッチをオンからオフに切り替えると共に主スイッチに同期してコイルへ流す電流を減らすように作用する同期スイッチをオフからオンへ切り替える。また、センス抵抗での電圧降下がエラー電圧を下回ったら主スイッチをオフからオンへ切り替えると共に同期スイッチをオンからオフへ切り替えることによって出力電圧が一定になるように制御するものである。
【０００４】
しかしながら、上記ヒステリシス・カレントモード制御方式のスイッチング・レギュレータでは、コイルと直列に接続されたセンス抵抗を有するため、センス抵抗で無駄に消費される電力が多いという問題を有する。しかも、この電力損失はＣＰＵの最大動作電流が大きくなるほど多くなるので、今後ますます電力効率を低下させる原因となる。また、この電力損失を減らすためセンス抵抗の値を小さくすることが考えられるが、センス抵抗の値を小さくしすぎるとモニタ電圧がコンパレータのヒステリシス電圧を越えられなくなるため、スイッチング周波数が定まらず出力電圧のリップルが大きくなる等のような不具合がある。
【０００５】
本願出願人においては、上記ヒステリシス・カレントモード制御方式のスイッチング・レギュレータを改良したスイッチング・レギュレータを特開２００４−０６４９９４公報において先に提案している。同公報のスイッチング・レギュレータの基本回路は、図８に示すように、１つ以上の抵抗Ｒｆ１と１つ以上のキャパシタＣｆからなる直列回路をインダクタＬ１に並列接続し、上記接続点と接地電位との間に抵抗Ｒｆ２を設けて、抵抗Ｒｆ１とキャパシタＣｆの接続点からインダクタＬ１に流れる電流に比例した電圧に出力電圧Ｖout を加算した電圧をＣＲフィードバック電圧ＶＣＰとして検出する。そして、基準電圧Ｖref と上記ＣＲィードバック電圧ＶＣＰとをヒステリシス特性を有する比較回路ＨＣＭＰに供給して、ＰＷＭ制御信号を生成し、プリドライバを通してパワー出力ＭＯＳＦＥＴＭ１をスイッチングして上記インダクタＬ１に流す電流を制御する。なお、抵抗ＤＣＲはインダクタＬ１の等価直列抵抗（寄生抵抗）であり、前記特許文献１のようなカレント・センス抵抗とは異なる。
【０００６】
上記特許文献２に記載のスイッチング・レギュレータでの出力電圧Ｖout は次式（１）により表すことができる。Ｖout ＝Ｖref −ＩＬ×ＤＣＲ……（１）となる。ここで、ＩＬは負荷電流である。したがって、負荷電流ＩＬが大きな領域では、上記インダクタＬ１の等価直列抵抗成分（寄生抵抗）ＤＣＲによって出力電圧Ｖout の落ち込みが大きくなり、ロードレギュレーションが悪化する。前記のようなＣＰＵやハードディスク・ドライブ・システムで使用される電源電圧は、１．３Ｖ程度のように低電圧化される傾向にあり、反面最大出力電流は２Ａ程度と大きいことが要求されている。一般に電源装置の許容電圧変動幅は、３％のように一定であることから、上記のような低電圧出力のスイッチング・レギュレータでは、最大許容電圧の絶対値が小さくなるので、インダクタＬ１での等価直列抵抗成分ＤＣＲでのロードレギュレーションの悪化（ＩＬ×ＤＣＲ）が無視できなくなるものである。そこで、図９に示したように、エラーアンプＥＡを設けて、基準電圧Ｖref と出力電圧Ｖout を抵抗ＲａとＲｂで分圧した電圧とを比較して上記比較回路ＨＣＭＰの基準電圧を形成して、上記ロードレギュレーションの悪化を防止する回路も提案されている。
【特許文献１】米国特許第５，８２５，１６５公報
【特許文献２】特開２００４−０６４９９４公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献２に記載のスイッチング・レギュレータのようにエラーアンプを設けて、ロードレギュレーションを改善しようとすると次のような問題の生じることが判明した。図１０の周波数−利得特性図に示すように、（Ａ）は図８の基本形回路におけるＶrefからＶoutまでの特性を示しており、出力電圧Ｖout がＲＬ／（ＲＬ＋ＤＣＲ）のように低下してロードレギュレーションの悪化が見られる。（Ｂ）はエラーアンプの利得を示し、（Ａ）＋（Ｂ）のように低域周波数ではロードレギュレーションの改善は認められるが、ＰＷＭ周波数帯域ｆＰＷＭに対してもエラーアンプが一定の利得を持つので、ＰＷＭに同期した出力電圧リップル分までも増幅してしまう事となり、ＰＷＭ動作が不安定となってしまう。
【０００８】
本願発明者においては、図１１に示したように、エラーアンプＥＡの出力部に図１０のような抵抗Ｒに代えてキャパシタＣ１を設けることを検討した。この構成では、図１２の周波数−利得特性図に示すように、（Ａ）は図８の基本形回路に対応しており、出力電圧Ｖout がＲＬ／（ＲＬ＋ＤＣＲ）のように低下してロードレギュレーションの悪化が見られる。（Ｂ）はエラーアンプの利得を示し、（Ａ）＋（Ｂ）のように低域周波数ではロードレギュレーションの改善とＰＷＭ周波数帯域ｆＰＷＭにおいてもＰＷＭ動作安定となる反面、低帯域となってしまい、負荷変動に対する応答性が悪化する。
【０００９】
この発明の目的は、安定性と応答性とを両立させたスイッチング・レギュレータを提供することにある。この発明の他の目的は、安定性と応答性に加えて保護機能を強化したスイッチング・レギュレータを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。出力電圧を形成するインダクタの出力側と接地電位との間に第１キャパシタを設ける。入力電圧から上記インダクタの入力側に第１スイッチ素子により電流を供給する。上記第１スイッチ素子がオフ状態のときに上記インダクタの入力側を第２スイッチ素子により所定電位にする。上記出力電圧が所望の電圧となるように上記第１スイッチ素子に供給するＰＷＭ制御信号を形成する制御回路とを備える。上記制御回路は第１帰還経路と第２帰還経路とを備える。第１帰還経路は、ヒステリシス特性を有する比較回路と、上記インダクタに並列形態に設けられた第１抵抗と第２キャパシタからなる直列回路と、上記第１抵抗と上記第２キャパシタとの接続点と回路の接地電位との間に設けられた第２抵抗とを含む。上記比較回路は、第１基準電圧と上記第１抵抗と第２抵抗及び第２キャパシタの接続点の電位とを受けてヒステリシス特性で弁別して出力電流の変動に応じた上記ＰＷＭ制御信号を形成する。上記第２帰還経路は、上記出力電圧の分圧電圧を形成する第３抵抗と第４抵抗と、上記分圧電圧と第２基準電圧とを受けて上記比較回路に入力される第１基準電圧を形成するエラーアンプと、その出力端子と回路の接地電位との間に設けられた第３キャパシタ及び上記出力端子と回路の接地電位との間に設けられた第５抵抗と第４キャパシタからなる直列回路とを含む。上記第３キャパシタは、上記ＰＷＭ制御信号のＰＷＭ周波数成分を減衰させるように設定され、上記第５抵抗と第４キャパシタによる遮断周波数は上記第１帰還経路での閉ループ帯域以下に設定される。
【発明の効果】
【００１１】
安定性と応答性とを両立させたスイッチング・レギュレータを得ることができる。上記安定性と応答性とを両立させるために設けた２つの帰還経路を利用して保護機能強化を行うことができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係るスイッチング・レギュレータの一実施例の回路図が示されている。この実施例のスイッチング・レギュレータは、電池などの直流電源から供給される直流電圧Ｖinが電圧入力端子に供給される。この電圧入力端子は、スイッチ素子としてのＭＯＳＦＥＴＭ１のソースに接続される。それ故、ＭＯＳＦＥＴＭ１はＰチャネルＭＯＳＦＥＴとされる。上記ＭＯＳＦＥＴＭ１のドレインは、ダイオードＤ１のカソード側電極に接続される。上記ダイオードＤ１のアノード側電極は接地電位端子に接続される。上記ＭＯＳＦＥＴＭ１のドレインは、インダクタ（コイル）Ｌの入力側に接続される。上記インダクタＬの出力側は出力電圧Ｖout の出力端子に接続される。抵抗ＤＣＲは、上記インダクタＬに含まれる等価直流抵抗を表している。上記出力端子と接地点との間には、平滑キャパシタＣＬが設けられる。
【００１３】
上記コイルＬ１と並列に直列形態の抵抗Ｒｆ１およびキャパシタＣｆが接続される。上記抵抗Ｒｆ１およびキャパシタＣｆの接続点と回路の接地電位との間には抵抗Ｒｆ２が設けられる。上記接続点の電圧ＶＣＰは、半導体集積回路の外部端子とされる第１帰還端子ＰＣを介してヒステリシスコンパレータＨＣＭＰに入力される。上記回路とコンパレータＨＣＭＰは、第１帰還経路を構成してＰＷＭ制御信号を形成する。このＰＷＭ制御信号は、プリドライバＰＤＶを介して上記スイッチＭＯＳＦＥＴＭ１のゲートに供給される。出力端子ＯＵＴは、半導体集積回路の外部端子とされて半導体集積回路に形成される上記プリドライバＰＤＶの出力信号が伝えられる。それ故、上記コンパレータＨＣＭＰ及びプリドライバＰＤＶは、半導体集積回路に内蔵される回路とされる。
【００１４】
抵抗ＲＬとして示されているのは、本実施例のスイッチング・レギュレータからの電圧Ｖout 供給を受けて動作するＣＰＵやハードディスク・ドライバのような負荷としての半導体集積回路である。上記ＰＷＭ制御信号によりスイッチＭＯＳＦＥＴＭ１をオン、オフ動作させることにより、オン・オフ制御パルスのデューティ比に応じた電流がコイルＬより出力される。ここで、ヒステリシスコンパレータＨＣＭＰは、反転入力端子（−）に入力されている電圧が非反転入力端子（＋）に印加されている電圧（基準電圧）よりも低い時はしきい値が高く見え、反転入力端子（−）に入力されている電圧が非反転入力端子（＋）に印加されている基準電圧よりも高くなるとしきい値が所定の電位だけ低くなるように見えるコンパレータのことである。このような特性を有するコンパレータ回路は公知であるので、具体的な回路の例示と説明は省略するが、ここで用いるコンパレータはＭＯＳＦＥＴで構成された入力インピーダンスの高い回路を使用するのが望ましい。
【００１５】
図１において、一点鎖線で区分けした部分の回路ＩＣは、単結晶シリコンのような１個の半導体チップ上に半導体集積回路として構成される。つまり、上記のようにコンパレータＨＣＭＰ及びプリドライバＰＤＶが半導体集積回路ＩＣに内蔵され、コイルＬやキャパシタＣＬ、抵抗Ｒｆ１、Ｒｆ２，キャパシタＣｆ、スイッチＭＯＳＦＥＴＭ１，ダイオードＤ１及び後述する抵抗Ｒａ，Ｒｂが外付け素子として接続されている。これにより、精度の高く、あるいは後述する起動時の出力電圧Ｖout の立ち上がりスルーレートの設定が容易なレギュレータを実現できる。
【００１６】
ただし、このような構成に限定されるものでなく、上記ダイオードＤ１の代わりにスイッチＭＯＳＦＥＴＭ１と相補的にオン、オフ動作するスイッチＭＯＳＦＥＴを用いても良い。ただし、この場合、ＭＯＳＦＥＴＭ１とＭ２が同時オンとなって電圧入力端子と接地点ＧＮＤとの間に大電流が流れないように上記ＰＷＭ制御信号にはデッドバンドを設ける必要がある。また、ＭＯＳＦＥＴＭ１及びダイオードＤ１及び上記のようなスイッチＭＯＳＦＥＴも半導体集積回路に形成してもよい。また、ＭＯＳＦＥＴＭ１は、ＮチャネルＭＯＳＦＥＴを用いるものであってもよい。この場合、ゲートには入力電圧Ｖinに対して、ＭＯＳＦＥＴのしきい値電圧以上に昇圧された電圧を供給すればよい。
【００１７】
この実施例では、ロードレギュレーション改善をしつつ、ＰＷＭ動作の安定性を確保すべく、第２帰還経路が設けられる。上記出力電圧Ｖout を分圧する分圧抵抗Ｒａ，Ｒｂが設けられる。この分圧電圧ＶＦＢは、帰還端子ＦＢを介してエラーアンプＥＡに供給される。エラーアンプＥＡは、基準電圧Ｖref との差分に対応した電流信号を形成する。この電流信号は、周波数特性を持つ負荷回路に供給されてエラーアンプＥＡによるループ利得が設定される。この負荷回路は、キャパシタＣ２とそれに並列形態に設けられた抵抗Ｒ１とキャパシタＣ１の直列回路から構成される。上記エラーアンプＥＡの出力電圧は、上記ヒステリシスコンパレータＨＣＭＰの非反転入力（＋）に供給される基準電圧とされる。      
【００１８】
図２には、上記図１のスイッチング・レギュレータの周波数−利得特性図が示されている。（Ａ）は図８の基本形回路に対応しており、出力電圧Ｖout がＲＬ／（ＲＬ＋ＤＣＲ）のように低下するというロードレギュレーションの悪化が見られる。（Ｂ）はエラーアンプの利得を示し、抵抗Ｒ１とキャパシタＣ１の遮断周波数ｆｚ以下ではキャパシタＣ１が支配的となって周波数の低下に伴い大きくなる。上記遮断周波数ｆｚからＰＷＭ周波数以下の所定周波数（ｆｚ２）までは抵抗Ｒ１により等価的に図９のエラーアンプＥＡと同様に利得が一定となる。そして、さらに周波数が高くなりキャパシタＣ２が支配的になると等価的に図１１のエラーアンプＥＡと同様に周波数の上昇に伴い利得が低下する。ＰＷＭ周波数帯域ｆＰＷＭでキャパシタＣ２による利得が０ｄＢになるようにすれば、（Ａ）＋（Ｂ）のように低域周波数ではロードレギュレーションの改善とＰＷＭ周波数帯域ｆＰＷＭにおいてはループ利得が０ｄＢ以下となる。これにより、この実施例のスイッチング・レギュレータは、全体としてＰＷＭ動作は安定でかつ広帯域となって負荷変動に対する応答性も改善することができる。
【００１９】
この実施例のスイッチング・レギュレータでは、上記のように第１帰還経路のＣＲフィードバック・ヒステリシスレギュレータに、図９のようなＰ（比例）制御型と図１１のようなＩ（積分）制御型とを組み合わせた、いわばＰＩ（比例・積分）制御型のエラーアンプを付加する。ＰＷＭの周波数帯域では、ゲインを０ｄＢ以下とする。ゼロクロス周波数では１次遅れ特性になるように、ゼロ周波数を設定する。これにより、エラーアンプＥＡがＰＩ制御型なので、高域ゲインは下げ、低域ゲインのみ増加させる事が可能となる。その為、（１）高域ゲインが影響してしまう出力電圧リップルの増幅によるコンパレータの誤動作を防げる。（２）低域ゲインは十分大きく出来るので、等価直列抵抗ＤＣＲによるロードレギュレーションの悪化が防げる。
【００２０】
図１において、第２帰還端子ＦＢは、出力端子ＯＵＴとの間に少なくとも第１帰還端子ＰＣが配置される。これにより、出力端子ＯＵＴと上記第２帰還端子ＦＢとの間の寄生容量ＣＣが実質的に存在しないようにされる。つまり、出力端子ＯＵＴと第２帰還端子とが上記寄生容量によるカップリングが生じないようにされる。
【００２１】
図３には、上記図１のスイッチング・レギュレータの動作の一例を説明するための波形図が示されている。図３（Ａ）は、上記出力端子ＯＵＴから第２帰還端子ＦＢにカップリングＶＦＢが存在する場合の例が示されている。上記帰還端子ＦＢにＰＷＭパルスに対応したカップリングＶＦＢが存在すると、エラーアンプＥＡがその増幅信号ＥＡＯを形成して基準電圧としてヒステリシスコンパレータＨＣＰＭに供給する。ヒステリシスコンパレータＨＣＭＰでは、上記カップリングＶＦＢに対応して変動するＥＡＯ＋ＶｈｙｓとＥＡＯの２つのしきい値電圧の差電圧Ｖhsy'で、前記負荷電流と出力電圧に対応した第１帰還端子ＰＣから帰還信号ＶＰＣを弁別してＰＷＭ信号を形成することとなり、ＰＷＭ誤動作の原因となる。
【００２２】
これに対して、前記のような端子配置とした場合には、図３（Ｂ）のようにカップリングが少なく、第２帰還電圧ＶＦＢが一定となり、それに対応してエラーアンプ出力ＥＡＯも一定となる。これにより、ヒステリシスコンパレータＨＣＰＭは、一定のエラーアンプ出力ＥＡＯとそれにヒステリシス電圧Ｖhys を加えた電圧ＥＡＯ＋Ｖhys で前記負荷電流と出力電圧に対応した第１帰還端子ＰＣから帰還信号ＶＰＣを弁別して正しくＰＷＭ信号を形成することができる。尚、第２帰還端子ＦＢと出力端子ＯＵＴとの間に設けられる端子は第１帰還端子ＰＣに限定されず、あまり大きな変動を起こさない電源端子等の他の端子であれば特に制限されない。
【００２３】
図４には、この発明に係るスイッチング・レギュレータの他の一実施例の回路図が示されている。この実施例では、前記図１の回路に、同図に点線で示したようにソフトスタート回路ＳＳＴＲと保護回路とが追加される。これらの回路は、前記半導体集積回路ＩＣに内蔵される。
【００２４】
ソフトスタート回路ＳＳＴＲは、特に制限されないが、保護回路により形成された電源起動信号ＲＥＧＥＮを受ける時定数回路ｄＶ／ｄｔと、その出力信号ＳＴＲによりスイッチ制御されるＭＯＳＦＥＴＭ２から構成される。このＭＯＳＦＥＴＭ２は、前記エラーアンプＥＡの増幅部と前記抵抗Ｒ１，キャパシタＣ２との間に設けられる。
【００２５】
この実施例のソフトスタート回路ＳＳＴＲの動作は、図５の波形図に示すように、電源起動信号ＲＥＧＥＮの立ち上がりを受けて、時定数回路ｄＶ／ｄｔにより出力信号ＳＴＲを形成する。この出力信号ＳＴＲがＭＯＳＦＥＴＭ２のしきい値電圧以上になると、そのしきい値電圧分だけレベル低下したスタート電圧ＶrefSが形成される。即ち、起動時は、ＶrefSを基準とした、エラーアンプが無い場合のレギュレーターとして動作する。
【００２６】
したがって、出力電圧Ｖout は、上記スタート電圧ＶrefSを増幅した信号となり、次式（２）のようにスタート電圧ＶrefSと抵抗Ｒｆ１／Ｒｆ２の比に対応して立ち上がる。Ｖout ＝ＶrefS×（１＋Ｒｆ１／Ｒｆ２）……（２）そして、出力電圧Ｖout の分圧電圧ＶＦＢが基準電圧Ｖref に達すると、ヒステリシスコンパレータＨＣＭＰでは負荷電流及び出力電圧の変動に対応したＰＷＭ信号を形成し、出力電圧Ｖout は次式（３）のように安定する。Ｖout ＝Ｖref ×（１＋Ｒａ／Ｒｂ）……（３）
【００２７】
この実施例では、出力電圧Ｖout が抵抗ＲａとＲｂの比により設定されるものであるから、出力電圧Ｖout には何等影響を与えることなく、外付け抵抗Ｒｆ１とＲｆ２の抵抗比に対応して、電源起動時における起動時間と起動スルーレートの最適化を図ることができる。つまり、本願発明に係るスイッチング・レギュレータは、それが用いられるＣＰＵやハードディスク・ドライバ等のようなシステムにおいて要求される起動時間及び起動スルーレートに適合させることができる。
【００２８】
保護回路は、上記第２帰還端子ＦＢの帰還電圧ＶＦＢと、上記第１帰還端子ＰＣの帰還電圧ＶＰＣを利用した以下のような回路から構成される。上記帰還電圧ＶＦＢは、基準電圧Ｖref1だけレベルシフトして電圧比較回路ＣＭＰ１の入力端子（−）に供給される。この電圧比較回路ＣＭＰ１の入力端子（＋）には、前記エラーアンプＥＡの出力電圧、つまりはヒステリシスコンパレータＨＣＭＰの基準電圧ＶrefSが供給される。この電圧比較回路ＣＭＰ１の出力信号ＶＣ１は、起動時の負荷短絡検出信号とされる。つまり、出力電圧Ｖout のフィードバック電圧ＶＦＢを起動時基準電圧ＶrefSと比較し、追従してないときには、出力平滑容量ＣＬ又は負荷ＲＬの短絡破壊として検出する。
【００２９】
図６の波形図に示すように、ＶＦＢ−ＶＰＣ＜Ｖref1のときには、帰還電圧ＶＦＢと基準電圧ＶrefSとが追従している場合として正常状態と判定する。これに対して、上記負荷短絡や出力平滑容量ＣＬの短絡のときには、帰還電圧ＶＦＢが０Ｖのままであるので、ＶＦＢ−Ｖref1＜ＶrefSのときに検出信号ＶＣ１をハイレベルにする。
【００３０】
上記帰還電圧ＶＦＢは、電圧比較回路ＣＭＰ２の入力端子（＋）に供給される。この電圧比較回路ＣＭＰ２の入力端子（−）には、基準電圧Ｖref2が供給される。この基準電圧Ｖref2は、出力電圧Ｖout の許容最大電圧に対応された電圧とされる。したがって、この電圧比較回路ＣＭＰ２の出力信号ＶＣ２は、出力過電圧検出信号とされる。
【００３１】
上記帰還電圧ＶＰＣは、電圧比較回路ＣＭＰ３の入力端子（＋）に供給される。この電圧比較回路ＣＭＰ３の入力端子（−）には、基準電圧Ｖref3が供給される。この基準電圧Ｖref3は、上記電圧ＶＰＣの正常時での許容最大電圧に対応された電圧とされる。そして、この電圧比較回路ＣＭＰ３の出力信号ＶＣ３は、ラッチ回路ＬＴ１を介して取り出される。ラッチ回路ＬＴ１は、リセット信号として電源起動信号が用いられる。
【００３２】
上記の各検出信号は、ノア（ＮＯＲ）ゲート回路Ｇ１を通して異常検出信号ＤＥＮとされる。この信号ＤＥＮは、一方においてプリドライバＰＶＤを制御して、出力ＭＯＳＦＥＴＭ１を強制的にオフ状態にさせる。これにより、上記のような異常状態でスイッチング・レギュレータが破壊されてしまうのを防止することができる。また、電源起動信号ＲＥＧＥＮを形成するアンド（ＡＮＤ）ゲート回路Ｇ４に供給されて、電源起動信号ＲＥＧＥＮを停止状態にさせる。
【００３３】
上記帰還電圧ＶＦＢは、電圧比較回路ＣＭＰ４の入力端子（−）に供給される。この電圧比較回路ＣＭＰ４の入力端子（＋）には基準電圧Ｖref4が供給される。基準電圧Ｖref4は、出力電圧Ｖout の最低許容電圧に設定される。この電圧比較回路ＣＭＰ４の出力信号ＶＣ４は、起動後の負荷短絡検出に用いられる。この検出信号ＶＣ４は、正常時にはロウレベル（論理０）にされる。上記検出信号ＶＣ４は、ノア（ＮＯＲ）ゲート回路Ｇ２を通して制御信号ＰＯＲとされてアンド（ＡＮＤ）ゲート回路Ｇ３の否定入力に供給される。また、デジタル遅延回路ＤＤＬを通した遅延信号ＰＯＲＤが上記アンドゲート回路Ｇ３の肯定入力に供給される。このアンドゲート回路Ｇ３の出力信号ＳＤは、ラッチ回路ＬＴ２に取り込まれ、その出力信号ＲＤが上記電源起動信号ＲＥＧＥＮを形成する上記アンドゲート回路Ｇ４の否定入力に供給される。上記ラッチ回路ＬＴ２は、入力電圧Ｖinの供給時のパワーオンリセット信号によりリセットされる。
【００３４】
入力電圧Ｖinは、電圧比較回路ＣＭＰ５の入力端子（−）に供給される。この電圧比較回路ＣＭＰ５の入力端子（＋）には基準電圧Ｖref5が供給される。この基準電圧Ｖref5は、入力電圧Ｖinの許容最低電圧に対応している。この電圧比較回路ＣＭＰ５は、入力電圧Ｖinが正常に投入されたこと、スイッチング・レギュレータの安定動作に必要な電圧が供給されていることを検出する。この検出信号ＶＣ５は、上記オアゲート回路Ｇ２に供給される。これにより、上記検出信号ＶＣ５に対応しても上記信号ＰＯＲ，ＰＯＲＤ，ＳＤ及びＲＤが形成される。
【００３５】
したがって、図７の波形図に示すように入力電圧Ｖinが正常に投入されて立ちあがり、パワーオンリセット信号により上記ラッチ回路ＬＴ２がリセットされる。そして、上記検出信号ＶＣ１、ＶＣ２、ＶＣ３、ＶＣ４及びＶＣ５に異常が無いと、図示しないけれどもゲート回路Ｇ４は電源起動信号ＲＥＧＥＮを立ち上げる。スイッチング・レギュレータが正常動作し、出力電圧Ｖout が所望の電圧に安定する。この状態で、負荷短絡が発生すると、検出信号ＶＣ４がハイレベルに変化し、ノアゲート回路Ｇ３の出力信号ＰＯＲがロウレベルに変化し、遅れて信号ＰＯＲＤがロウレベルに変化する。したがって、アンドゲート回路Ｇ３により上記遅延時間に対応してハイレベルになるパルスＳＤが形成される。この信号ＳＤがラッチ回路ＬＴ２に取り込まれて信号ＲＤがハイレベルにされる。したがって、アンドゲート回路Ｇ４により形成される電源起動信号ＲＥＧＥＮがロウレベルとなって動作停止状態にされる。
【００３６】
上記入力電圧Ｖinが正常に投入されて立ちあがるときには、上記ゲート回路Ｇ３の出力信号ＳＤはロウレベルのままとなり、上記負荷短絡が発生したときに検出信号ＳＤを形成する。この動作は、入力電圧Ｖinがスイッチング・レギュレータの安定動作に必要な電圧以下となったときにも同様に行われる。すなわち、電圧比較回路ＶＣ５がハイレベルになる検出信号ＶＣ５を形成するので、上記同様に電源起動信号ＲＥＧＥＮをロウレベルとして動作停止状態にする。したがって、上記検出信号ＶＣ４又はＶＣ５により、スイッチング・レギュレータが動作停止状態になると、それを再起動させるためには入力電圧Ｖinをいったん遮断して、再度供給して上記パワーオンリセット信号を発生させることが必要となる。
【００３７】
この実施例のスイッチング・レギュレータは、出力電圧精度の向上が可能となり、レギュレータの信頼性を向上できる。また、負荷電流の変動に対し高速に応答が可能なので、レギュレータの信頼性の向上が可能となる。また、ソフトスタート機能の実現と共に、外付け部品の不具合を検出し、レギュレータ、他の外付け部品、及び負荷の保護を実現できるので製品の信頼性を向上できる。特に、前記のようなＣＰＵやハードディスク・ドライブ等の電源装置としては、１．３Ｖあるいはそれ以下に低電圧化される傾向にあり、反面最大出力電流は２Ａ程度と大きいことが要求されている。したがって、ロードレギュレーションの改善と出力電圧精度の向上及び負荷電流の変動に対し高速に応答が可能な本願発明に係るスイッチング・レギュレータはこれらの用途に特に有益なものとなる。
【００３８】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＰＷＭ信号を形成する第１帰還経路は、前記特許文献２に記載の変形例を採用することができる。出力端子ＯＵＴと帰還端子ＦＢとの間には、電源端子又は回路の接地端子等を介在させて前記カップリングの影響を防止するものであってもよい。ヒステリシスコンパレータＨＣＭＰ、プリドライバＰＤＶ及びエラーエンプの増幅部の具体的構成は、種々の実施形態を採ることができるものである。この発明は、スイッチング・レギュレータとして広く利用できる。
【図面の簡単な説明】
【００３９】
【図１】この発明に係るスイッチング・レギュレータの一実施例を示す回路図である。
【図２】図１のスイッチング・レギュレータの周波数−利得特性図である。
【図３】図１のスイッチング・レギュレータの動作の一例を説明するための波形図である。
【図４】この発明に係るスイッチング・レギュレータの他の一実施例を示す回路図である。
【図５】図４のソフトスタート回路の動作を説明するための波形図である。
【図６】図４の保護回路の動作を説明するための波形図である。
【図７】図４の保護回路の動作を説明するための波形図である。
【図８】従来技術の一例を示す回路図である。
【図９】従来技術の他の一例を示す回路図である。
【図１０】図９のスイッチング・レギュレータの周波数−利得特性図である。
【図１１】この発明に先立って検討されたスイッチング・レギュレータの回路図である。
【図１２】図１１のスイッチング・レギュレータの周波数−利得特性図である。
【符号の説明】
【００４０】
Ｒｆ１，Ｒｆ２，Ｒａ，Ｒｂ，Ｒ１…抵抗、ＣＬ，Ｃｆ，Ｃ１，Ｃ２…キャパシタ、ＲＬ…負荷、Ｍ１，Ｍ２…ＭＯＳＦＥＴ、Ｄ１…ダイオード、ＨＣＭＰ…ヒステリシスコンパレータ、ＣＭＰ１〜ＣＭＰ５…電圧比較回路、Ｇ１〜Ｇ５…ゲート回路、ＤＤＬ…遅延回路、ＥＡ…エラーアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004811850.tif 000011
【図１１】
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【図１２】
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