(57)【特許請求の範囲】
【請求項１】
ドレイン領域を構成する半導体層にゲート領域及びソース領域を形成した後、前記半導体層表面から複数のトレンチを形成する工程と、
前記トレンチの内壁及び前記半導体層表面にシリコン窒化膜を形成した後、前記トレンチ内及び前記シリコン窒化膜表面に多結晶シリコンを堆積する工程と、
前記シリコン窒化膜を耐エッチング膜として用い、前記シリコン窒化膜の内側の前記トレンチ内を前記多結晶シリコンで埋設された状態となるように、前記多結晶シリコンをエッチバックする工程と、
前記シリコン窒化膜及び前記多結晶シリコン上面に絶縁層を形成し、前記シリコン窒化膜を耐エッチング膜として用い、前記絶縁層を選択的に除去しコンタクト領域を形成した後、前記コンタクト領域内の前記ソース領域が露出するように、前記コンタクト領域内の前記シリコン窒化膜を選択的に除去する工程と、
前記コンタクト領域を埋設し、前記ソース領域と前記多結晶シリコンとを電気的に接続する金属層を形成する工程とを有し、
前記コンタクト領域内の前記トレンチの内壁に形成された前記シリコン窒化膜は、前記トレンチ開口部近傍まで形成されることを特徴する半導体装置の製造方法。
【請求項２】
前記多結晶シリコンをエッチバックする工程では、異なるガスを用いた２回のエッチングが行われ、前記２回目のエッチングにより終点検出を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内壁に形成される絶縁膜がオーバーエッチングされることを防ぐ半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、ノーマリ・オフ型で、制御性に優れ、低オン抵抗で、スイッチング速度及び動作の信頼性を向上させ、更に微細化、高耐圧化を実現した素子構造が知られている（例えば、特許文献１参照）。
【０００３】
図１１及び図１２を参照して、従来における半導体装置の構造の一例を示す。図１１（Ａ）は素子の斜視図であり、図１１（Ｂ）は上面図である。図１２（Ａ）は図１１（Ｂ）のＤ−Ｄ線方向の断面図であり、図１２（Ｂ）は図１１（Ｂ）のＥ−Ｅ線方向の断面図である。
【０００４】
先ず、図１１（Ａ）に示す如く、従来の半導体装置は、Ｎ型の半導体基板５１、Ｎ型の半導体基板５１上にはＮ型のエピタキシャル層５２が形成されている。Ｎ型のエピタキシャル層５２には、Ｎ型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その内壁を被覆するように絶縁膜５６、高濃度のＰ型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１（図１２参照）がコンタクト領域６３を介してオーミックコンタクトし、両者の電位が同電位に固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２の固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、固定電位絶縁電極５５が高濃度のＰ型ポリシリコンであり、チャネル領域５８表面に形成されるソース領域５４と固定電位絶縁電極５５とがＡｌ層６１を介して同電位に保たれる。そのため、チャネル領域５８には、仕事関数差により、周囲の固定電位絶縁電極５５より空乏層が形成される。そして、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成され、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図１１（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ゲート領域５９からドレイン領域５３へ自由キャリア（正孔）を供給する。
【０００７】
図１２（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｕ層６０が形成されている。
【特許文献１】特開平１１−４０８０２号公報（第１３−１４頁、第１６−第１７図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体装置では、コンタクト領域６３を形成する際に、絶縁層６２をエッチングするが、この際に、エッチングレート比が近い絶縁膜５６表面までオーバーエッチングされる場合もあった。そして、丸印６４で示した領域のように、Ａｌ層６１が、コンタクト領域６３を介してソース領域５４、固定電位絶縁電極５５と接続するが、Ａｌ層６１が絶縁膜５６のオーバーエッチングされた領域にも堆積されていた。そのことで、従来の半導体装置では、オーバーエッチングされた領域に堆積されたＡｌ層６１とチャネル領域５８との離間距離が、狭まって形成される領域もあった。
【０００９】
この配線状態で半導体装置をＯＮ動作させると、該離間距離が狭まった領域では、ゲート領域５９から注入された自由キャリア（正孔）が、アルミ層６１から引き抜かれ易くなる。つまり、従来の半導体装置では、ゲート−ソース領域間でリーク電流が発生し易くなり、所望の直流信号電流増幅率を得られないという問題があった。そして、更に、絶縁膜５６がソース領域５４の底面近傍までオーバーエッチングされた場合や、絶縁膜５６がオーバーエッチングされた領域が多数存在すると、ゲート−ソース領域間がショートしてしまうという問題があった。
【００１０】
本発明は、トレンチ内壁に形成された絶縁膜としてシリコン窒化膜を用いることで、ゲート−ソース領域間でのリーク電流を低減し、また、ゲート−ソース領域間でのショートを防止することを目的とする。
【課題を解決するための手段】
【００１１】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体層と、実質、等間隔をなして互いに平行となるように、前記半導体層表面から形成された複数のトレンチと、前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、前記絶縁膜は少なくとも前記トレンチ開口部近傍の内壁まで形成され、前記絶縁膜はシリコン窒化膜であることを特徴とする。この構造により、トレンチ内壁の絶縁膜はシリコン窒化膜により形成されることで、コンタクト領域を形成する際に、前記絶縁膜がオーバーエッチングされる領域が大幅に低減される。そして、ゲート−ソース領域間のリーク電流を抑止することができる。
【００１２】
また、本発明の半導体装置の製造方法では、半導体層を形成した後、前記半導体層表面から複数のトレンチを形成する工程と、前記トレンチの内壁及び前記半導体層表面にシリコン窒化膜を形成した後、前記トレンチ内及び前記シリコン窒化膜表面に多結晶シリコンを堆積する工程と、前記トレンチ内を前記多結晶シリコンで埋設された状態となるように、前記多結晶シリコンをエッチバックする工程と、前記シリコン窒化膜及び前記多結晶シリコン上面に絶縁層を形成した後、前記絶縁層を選択的に除去しコンタクト領域を形成する際に、前記シリコン窒化膜を耐エッチング膜として用いることを特徴とする。この製造方法により、絶縁層にコンタクト領域が形成される際にはシリコン窒化膜を耐エッチング膜として利用できる。その後、コンタクト領域内に露出するシリコン窒化膜を除去するが、シリコン窒化膜自体が薄膜であり、少なくともトレンチ内壁のシリコン窒化膜がオーバーエッチングされるのを大幅に低減できる。
【発明の効果】
【００１３】
本発明の半導体装置では、トレンチ内壁にシリコン窒化膜が形成されるが、シリコン窒化膜が、トレンチ内壁及びトレンチ開口部の半導体層表面まで形成されている。そして、トレンチ近傍に配置されているソース領域と固定電位絶縁電極とを短絡する金属配線層が、チャネル領域近傍へと入り込むことはない。この金属配線層の構造により、ゲート−ソース領域間でのリーク電流を低減し、所望の直流信号電流増幅率を得ることができる。また、ゲート−ソース領域間でのショートを防止することができる。
【００１４】
また、本発明の半導体装置の製造方法では、トレンチ内壁及びソース領域の表面に形成したシリコン窒化膜上面に絶縁層を形成する。そして、先ず、絶縁層にコンタクト領域を形成する際、シリコン窒化膜とシリコン窒化膜上面の絶縁層とのエッチングレート比が利用され、シリコン窒化膜がオーバーエッチングされることを大幅に低減できる。次に、コンタクト領域に露出するシリコン窒化膜を除去する際、シリコン窒化膜自体が薄膜であり、トレンチ開口部のシリコン窒化膜がオーバーエッチングされるのを大幅に低減できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明における半導体装置の一実施の形態について、図１〜図４を参照にして詳細に説明する。
【００１６】
図１（Ａ）は本発明の半導体装置の構造を示す斜視図である。図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮ型のエピタキシャル層２が堆積されている。複数のトレンチ７が、エピタキシャル層２表面から形成されている。トレンチ７は、等間隔をなして互いに平行となるように配置されている。そして、基板１はドレイン取り出し領域として用いられ、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜としてシリコン窒化膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が導入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）層１１（図２（Ａ）参照）等を介してソース領域４と電気的に接続されている。この構造により、トレンチ７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。
【００１７】
図１（Ａ）及び図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ、シリコン窒化膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、１つのセルを形成する２本のゲート領域９間には、１本のソース領域４が形成されている。ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置し、それぞれのゲート領域９から等距離に配置される。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に延在している。トレンチ７の両端はそれぞれゲート領域９とその形成領域の一部を重畳させる。そして、トレンチ７は、Ｙ軸方向に一定間隔でゲート領域９間に形成されている。
【００１８】
次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図である。図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。
【００１９】
図２（Ａ）に示す如く、主に、ソース領域４の下方に位置し、トレンチ７に挟まれた領域が、チャネル領域８である。そして、チャネル領域８は、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向するシリコン窒化膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｕ層１０がオーミックコンタクトしている。そして、Ａｕ層１０を介してドレイン電極Ｄが形成されている。
【００２０】
一方、エピタキシャル層２表面には、例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）膜、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等から構成される絶縁層１２（図２（Ｂ）参照）が形成されている。そして、この絶縁層１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。
【００２１】
尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御する。この動作条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
【００２２】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面には絶縁層１２が堆積している。そして、ゲート領域９上には、絶縁層１２に設けられたコンタクト領域１４を介して、Ａｌ層１５から成るゲート電極Ｇが形成されている。
【００２３】
尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図、斜視図及び上面図におけるシリコン窒化膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２４】
次に、本発明の半導体素子の動作原理を説明する。
【００２５】
先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ型のチャネル領域８およびＮ型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。
【００２６】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００２７】
この構造により、Ｎ型のドレイン領域３とＮ型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時では、ドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓが接地され、ゲート電極Ｇが接地状態であるか、又は、ゲート電極Ｇに負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
【００２８】
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ型のポリシリコン領域とチャネル領域８であるＮ型のエピタキシャル層２領域とはシリコン窒化膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００２９】
具体的には、Ａｌ層１１を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、シリコン窒化膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対してはシリコン窒化膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）はシリコン窒化膜６界面に存在することができず、シリコン窒化膜６から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域のシリコン窒化膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ型のポリシリコン領域のシリコン窒化膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８はシリコン窒化膜６界面から空乏層化していくこととなる。
【００３０】
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ３）程度、厚みは０．８〜１．４μｍ程度である。そして、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。この現象により、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。そして、シリコン窒化膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００３１】
次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入される。上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれてシリコン窒化膜６界面に流れ込む。そして、チャネル領域８のシリコン窒化膜６界面に自由キャリア（正孔）が充填される。この動作により、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そして、チャネル領域８でのシリコン窒化膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その後、チャネル領域８の空乏層が減退し、中央領域からチャネルが開く。そして、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００３２】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時にチャネル領域８へと行き渡る。そして、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開く。更に、ゲート電極Ｇに所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８及びドレイン領域３の形成するＰＮ接合に順バイアスが印加される。そして、自由キャリア（正孔）が、チャネル領域８やドレイン領域３に直接注入される。その後、チャネル領域８やドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００３３】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。ドレイン領域３及びチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００３４】
次に、図４は、図１（Ｂ）のＡ−Ａ線方向の断面図に関し、固定電位絶縁電極及びその近傍領域の一実施構造を説明するための図である。
【００３５】
図４に示す如く、本実施の一形態としては、トレンチ７の内壁に形成されたシリコン窒化膜６が、トレンチ７の開口部１６近傍のエピタキシャル層２表面にも連続して形成されている。そして、固定電位絶縁電極５を構成するポリシリコンが、トレンチ７内に堆積している。このとき、トレンチ７の開口部１６では、シリコン窒化膜６は、エピタキシャル層２表面に対して露出している。また、エピタキシャル層２表面のシリコン窒化膜６も、同様に露出している。
【００３６】
この構造により、絶縁層１２（図２（Ｂ）参照）にコンタクト領域１３（図２（Ｂ）参照）を形成する際のエッチング工程において、シリコン窒化膜６が、耐エッチング膜として用いられる。そして、シリコン窒化膜６が、オーバーエッチングされる領域を大幅に低減することができる。これは、ＢＰＳＧ膜等の絶縁層１２を除去するエッチャントに対し、絶縁層１２とシリコン窒化膜６とのエッチングレート比を利用することで実現される。
【００３７】
具体的には、丸印１７で示した領域では、絶縁層１２にコンタクト領域１３を形成する際に、シリコン窒化膜６も、絶縁層１２を除去するエッチャントに曝される。しかしながら、この工程において、シリコン窒化膜６も多少はエッチングされるが、少なくともトレンチ７の内壁に形成されたシリコン窒化膜６は残存する。そして、Ａｌ層１１が、固定電位絶縁電極５とソース領域４との間に堆積されない構造を実現している。
【００３８】
尚、ポリシリコンをエッチバックし、固定電位絶縁電極５を形成する際においても、ポリシリコンを除去するガスに対し、ポリシリコンとシリコン窒化膜とのエッチングレート比を利用することで、シリコン窒化膜６がオーバーエッチングされる領域を大幅に低減できる。
【００３９】
上述したように、ゲート領域９から注入された自由キャリア（正孔）はチャネル領域８のシリコン窒化膜６界面に充填される。しかしながら、トレンチ７の内壁に形成されたシリコン窒化膜６により、自由キャリア（正孔）がＡｌ層１１を介して引き抜かれることを低減することができる。これは、Ａｌ層１１はソース領域４表面で接続しているので、チャネル領域８とＡｌ層１１との離間距離が確保され、自由キャリア（正孔）が、より確実にチャネル領域８へと供給されるからである。つまり、自由キャリア（正孔）がＡｌ層１１を介して引き抜かれることを低減することで、ゲート−ソース領域間のリーク電流を防止できる。そして、ゲート領域９から注入された自由キャリア（正孔）は、チャネル領域８に到達した後、自由キャリア（正孔）の大多数はチャネル領域８で伝導度変調に寄与することとなる。そのことで、ゲート−ソース領域間のリーク電流を低減でき、所望の直流信号電流増幅率を得ることができる。
【００４０】
次に、図５から図１０を参照とし、本実施の形態の半導体装置の製造方法について、以下に説明する。尚、以下の説明では、図１に示した半導体装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。
【００４１】
先ず、図５は、図１（Ｂ）のＣ−Ｃ線方向の断面図であり、ゲート領域９を構成するＰ型の拡散領域を形成する。Ｎ型の半導体基板１を準備し、その基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。そのことにより、基板１上にＮ型のエピタキシャル層２を成長させる。
【００４２】
そして、ゲート領域９を構成するＰ型の拡散領域を形成する。エピタキシャル層２表面に、公知のフォトリソグラフィ技術により、Ｐ型の拡散領域を形成する部分に開口部が設けられたシリコン酸化膜を選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧５０〜７０ｋｅＶ、導入量１．０×１０１４〜１．０×１０１６／ｃｍ２程度でイオン注入し、拡散する。その後、シリコン酸化膜を除去する。
【００４３】
次に、図６は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、ソース領域４を構成するＮ型の拡散領域を形成する。エピタキシャル層２表面に、公知のフォトリソグラフィ技術により、Ｎ型の拡散領域を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１１０〜１３０ｋｅＶ、導入量１．０×１０１５〜１．０×１０１６／ｃｍ２程度でイオン注入する。その後、フォトレジストを除去し、イオン注入した不純物を拡散する。
【００４４】
次に、図７は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、トレンチ７を形成する。先ず、エピタキシャル層２の表面にシリコン酸化膜２１を全面に堆積する。次に、公知のフォトリソグラフィ技術によりトレンチ７を形成する部分に開口部２２が設けられるよう選択的に、シリコン酸化膜２１を除去する。そして、例えば、完全異方性のドライエッチングにより、エピタキシャル層２表面からトレンチ７を形成する。
【００４５】
次に、図８は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、トレンチ７内壁及びエピタキシャル層２表面にシリコン窒化膜６を形成し、多結晶シリコンを堆積する。先ず、シリコン酸化膜２１を除去した後、トレンチ７の内壁に、膜厚を、例えば、２５００Å〜３５００Å程度のシリコン酸化膜を形成する。そして、形成したシリコン酸化膜を、例えば、フッ酸系のエッチャントを用いたウェットエッチングにより除去する。尚、この工程により、トレンチ７内壁に対し、トレンチ形成時のドライエッチングによるエッチングダメージを除去し、後のシリコン窒化膜６を安定して形成することができる。また、高温で熱酸化することによりトレンチ開口部１６に丸みをつけ、トレンチ開口部１６での電界集中を避ける効果もある。その後、再び、トレンチ７内壁及びエピタキシャル層２表面にシリコン窒化膜６を、例えば、５００Å〜１５００Å程度の膜厚で形成する。
【００４６】
そして、例えば、ＣＶＤ法により、トレンチ７内部及びシリコン窒化膜６上面に、例えば、ポリシリコン２３を堆積する。この工程では、ポリシリコン２３を、例えば、１４０００Å程度の厚みを有するように、堆積する。その後、ポリシリコン２３に対し、多量のＰ型不純物、例えば、ホウ素（Ｂ）を導入し、拡散する。
【００４７】
次に、図９は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、固定電位絶縁電極５を形成する。例えば、ＳＦ６＋Ｈｅ系のガスを用いたドライエッチングを行い、その後、ＨＢｒ＋ＨＣｌ系のガスを用いたドライエッチングを行うことで、ポリシリコン２３をエッチバックする。
【００４８】
このとき、先ず、上述したＳＦ６＋Ｈｅ系のガスにより、一定時間エッチバックし、その後、ＨＢｒ＋ＨＣｌ系のガスにより、終点検出方式のエッチバックを行う。そして、ＳＦ６＋Ｈｅ系のガスを用いたエッチバックでは、エッチング時間の短縮を目的としている。
【００４９】
この工程では、ポリシリコンをエッチバックする際に、シリコン窒化膜６を耐エッチング膜として用いる。つまり、ＨＢｒ＋ＨＣｌ系のガスに対するポリシリコンとシリコン窒化膜とのエッチングレート比を利用する。そのことで、特に、ソース領域４表面がオーバーエッチングされ、あるいは、トレンチ７の側壁に形成されたシリコン窒化膜６がオーバーエッチングされることを防ぐことができる。
【００５０】
次に、図１０は、図１（Ｂ）のＡ−Ａ線方向の断面図であり、絶縁層１２を形成する。シリコン窒化膜６上面に、例えば、ＴＥＯＳ膜、ＢＰＳＧ膜等を、順次、堆積し、絶縁層１２を形成する。絶縁層１２は、例えば、６０００Å程度堆積される。
【００５１】
最後に、図４（Ｂ）に示すように、シリコン窒化膜６及び絶縁層１２にコンタクト領域１３を形成する。先ず、絶縁層１２は、例えば、フッ酸系のエッチャントを用いたウェットエッチングにより除去される。このエッチング工程では、フッ酸系のエッチャントに対するＴＥＯＳ膜、ＢＰＳＧ膜等の絶縁膜とシリコン窒化膜とのエッチングレート比を利用する。つまり、シリコン窒化膜６を耐エッチング膜として用い、絶縁層１２にコンタクト領域１３を形成する。
【００５２】
次に、コンタクト領域１３から露出したシリコン窒化膜６をドライエッチングにより除去し、ソース領域４を露出させる。上述したように、シリコン窒化膜６は、その膜厚が、例えば、５００Å〜１５００Å程度である。そのため、トレンチ７の開口部１６近傍のシリコン窒化膜の一部が、ソース領域４を露出させる際にオーバーエッチングされるが、オーバーエッチングされる領域は僅かである。つまり、シリコン窒化膜６自体が薄膜であるため、考慮されるオーバーエッチング量も少なく、トレンチ７側壁のシリコン窒化膜６が大幅に除去されることはない。
【００５３】
その後、コンタクト領域１３にはＡｌ層１１が堆積されるが、図４（Ａ）に示す如く、固定電位絶縁電極５とソース領域４との間にＡｌ層１１が堆積されることはない。そして、Ａｕ層１０、配線層、層間絶縁層等を形成し、半導体装置が完成する。
【図面の簡単な説明】
【００５４】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の半導体装置の製造方法を説明するための断面図である。
【図８】本発明の半導体装置の製造方法を説明するための断面図である。
【図９】本発明の半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の半導体装置の製造方法を説明するための断面図である。
【図１１】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図１２】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【符号の説明】
【００５５】
１、５１    基板
２、５２    エピタキシャル層
３、５３    ドレイン領域
４、５４    ソース領域
５、５５    固定電位絶縁電極
６、５６    シリコン窒化膜
７、５７    トレンチ
８、５８    チャネル領域
９、５９    ゲート領域
１０、６０    Ａｕ層
１１、１５、６１    Ａｌ層
１２、６２    絶縁層
１３、１４、６３    コンタクト領域
１６、２２    開口部
１７、６４    丸印
２１    シリコン酸化膜
２３    ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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