(57)【特許請求の範囲】
【請求項１】
１フレームが複数の選択的書き込みサブフィールド及び選択的消去サブフィールドを含むプラズマディスプレイパネルの駆動方法において、
前記複数の選択的書き込みサブフィールドのいずれか少なくとも一つ以上の選択的書き込みサブフィールドのサステイン期間中に、スキャン電極ライン及びサステイン電極ラインに第１期間を挟んで第１サステインパルスを交互に印加する段階と、
前記スキャン電極ラインに印加される最後のサステインパルスを前記第１期間より長い第２期間の後に印加する段階と、を含み、
前記最後のサステインパルスを印加する選択的書き込みサブフィールドは、前記選択的消去サブフィールドの直前に位置するサブフィールドであって、前記最後のサステインパルスの幅は、前記第１サステインパルスの幅よりさらに長く設定されることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記最後のサステインパルスを前記第２期間の後に印加する段階は、パネルが１０℃以下、−５０℃以上の温度範囲の低温で駆動されるときに適用されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記少なくとも一つ以上の選択的書き込みサブフィールドは、３２の輝度加重値を有するサブフィールドであることを特徴とする請求項１乃至２の何れかに記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルに係り、より詳細には、プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル（Plasma Display Panel：以下、「ＰＤＰ」という）は、Ｈｅ＋Ｘｅ、Ｎｅ＋ＸｅまたはＨｅ＋Ｎｅ＋Ｘｅガスの放電時に発生する１４７ｎｍの紫外線によって蛍光体を発光させることにより、文字またはグラフィックを含む画像を表示する。このようなＰＤＰは、薄膜化と大型化が容易であるうえ、最近の技術開発に励まされた大きく向上した画質を提供する。特に、３電極交流面放電型ＰＤＰは、放電時に表面に蓄積された壁電荷を用いて、放電に必要な電圧を低下させ、放電によって発生するスパッタリングから電極を保護するから低電圧駆動と長寿命の利点を有する。
【０００３】
図１を参照すれば、３電極交流面放電型ＰＤＰの放電セルは、上部基板１０上に形成されたスキャン電極３０Ｙ及びサステイン電極３０Ｚと、下部基板１８上に形成されたアドレス電極２０Ｘと、を備える。
【０００４】
スキャン電極３０Ｙとサステイン電極３０Ｚのそれぞれは、透明電極１２Ｙ、１２Ｚと、透明電極１２Ｙ、１２Ｚの線幅より小さい線幅を有し、透明電極の一側縁に形成される金属バス電極１３Ｙ、１３Ｚと、を含む。透明電極１２Ｙ、１２Ｚは、通常インジウムスズ酸化物（Indium-Tin-Oxide：ＩＴＯ）で上部基板１０上に形成される。金属バス電極１３Ｙ、１３Ｚは、通常クロムＣｒなどの金属で透明電極１２Ｙ、１２Ｚ上に形成され、高抵抗の透明電極１２Ｙ、１２Ｚによる電圧降下を減らす役割を果す。スキャン電極３０Ｙとサステイン電極３０Ｚが形成された上部基板１０には、上部誘電体層１４と保護膜１６が積層される。上部誘電体層１４にはプラズマ放電時に発生した壁電荷が蓄積される。保護膜１６は、プラズマ放電時に発生したスパッタリングによる上部誘電体層１４の損傷を防止すると共に２次電子の放出效率を高める。この保護膜１６としては、通常酸化マグネシウムＭｇＯが用いられる。アドレス電極２０Ｘは、スキャン電極３０Ｙ及びサステイン電極３０Ｚと交差する方向に形成される。アドレス電極２０Ｘが形成された下部基板１８上には下部誘電体層２２と隔壁２４が形成される。下部誘電体層２２と隔壁２４の表面には蛍光体層２６が形成される。隔壁２４は、アドレス電極２０Ｘに並んで形成され、放電セルを物理的に区分し、放電によって生成された紫外線と可視光が隣接した放電セルに漏洩することを防止する。蛍光体層２６は、プラズマ放電時に発生した紫外線によって励起・発光して赤色、緑色または青色のいずれか一つの可視光線を発生する。上／下部基板１０、１８と隔壁２４との間に設けられた放電セルの放電空間には、放電のためのＨｅ＋Ｘｅ、Ｎｅ＋ＸｅまたはＨｅ＋Ｎｅ＋Ｘｅなどの不活性混合ガスが注入される。
【０００５】
このような３電極交流面放電型ＰＤＰは、画像の階調（Gray Level）を実現するために一つのフレームを、発光回数の異なる複数のサブフィールドに分けて駆動している。各サブフィールドは、放電を一様に起こすためのリセット期間と、放電セルを選択するためのアドレス期間と、放電回数によって階調を実現サステイン期間と、にさらに分けられる。２５６階調で画像を表示しようとする場合、１／６０秒に該当するフレーム期間（１６.６７ｍｓ）は、図２のように８個のサブフィールドＳＦ１〜ＳＦ８に分けられる。８個のサブフィールドＳＦ１〜ＳＦ８のそれぞれは、リセット期間、アドレス期間及びサステイン期間にさらに分けられる。各サブフィールドのリセット期間及びアドレス期間は各サブフィールド毎に同一である反面、サステイン期間及びその放電回数は各サブフィールドにおいて２ｎ（但し、ｎ=０、１、２、３、４、５、６、７）の割合で増加する。このように各サブフィールドでサステイン期間が変わるので、画像の階調を具現できるようになる。
【０００６】
このようなＰＤＰの駆動方法は、アドレス放電によって選択される放電セルの発光可否によって選択的書き込み（Selective writing）方式と、選択的消去（Selective erasing）方式とに大別される。
【０００７】
選択的書き込み方式は、リセット期間中にすべてのセルを消灯し、アドレス期間中に点灯すべきオンセル（on-cells）を選択する。また、選択的書き込み方式は、サステイン期間中、アドレス放電によって選択されたオンセルの放電を維持させることにより、画像を表示する。
【０００８】
選択的消去方式は、リセット期間中にすべてのセルを点灯させ、アドレス期間中に消灯すべきオフセル（off-cells）を選択する。また、選択的消去方式は、サステイン期間中、アドレス放電によって選択されたオフセルを除いたオンセルの放電を維持させることにより、画像を表示する。
【０００９】
選択的書き込み方式は、一般に選択的消去方式に比べて階調表現の範囲がさらに広いという長所がある一方、アドレス期間が長いという短所がある。これに対して、選択的消去方式は、高速駆動に有利であるが、非表示期間であるリセット期間中にすべてのセルが点灯するので、選択的書き込み方式に比べてコントラスト特性が劣るという短所がある。
【００１０】
このような選択的書き込み方式と選択的消去方式のそれぞれの長所よりもさらに優れた長所を有するいわゆる「ＳＷＳＥ方式」が、本願出願人によって既出願された特許出願第１０−２０００−００１２６６９号、特許出願第１０−２０００−００５３２１４号、特許出願第１０−２００１−０００３００３号、特許出願第１０−２００１−０００６４９２号、特許出願第１０−２００２−００８２５１２号、特許出願第１０−２００２−００８２５１３号、特許出願第１０−２００２−００８２５７６号などに提案されている。
【００１１】
かかるＳＷＳＥ方式は、オンセルを選択して画像を表示する複数の選択的書き込みサブフィールドと、オフセルを選択して画像を表示する複数の選択的消去サブフィールドとが、一つのフレーム期間内に含まれる。
【００１２】
図３は、ＳＷＳＥ方式にて駆動されるＰＤＰの駆動波形を示す図である。
【００１３】
図３を参照すれば、通常のＳＷＳＥ方式における１フレームは、少なくとも一つ以上のサブフィールドを含む選択的書き込みサブフィールドＷＳＦと、少なくとも一つ以上のサブフィールドを含む選択的消去サブフィールドＥＳＦと、を含む。
【００１４】
選択的書き込みサブフィールドＷＳＦはｍ（ただし、ｍは０より大きい正の整数）個のサブフィールドＳＦ１〜ＳＦｍを含む。ｍ番目のサブフィールドＳＦｍを除いた第１〜第ｍ−１サブフィールドＳＦ１〜ＳＦｍ−１のそれぞれは、全画面のセルに一定量の壁電が一様に形成されている状態にするためのリセット期間と、書き込み放電を用いてオンセル（on-cells）を選択する選択的書き込みアドレス期間（以下、「書き込みアドレス期間」という）と、選択されたオンセルに対してサステイン放電を起こすサステイン期間と、サステイン放電後にセル内の壁電荷を消去するための消去期間と、に分けられる。選択的書き込みサブフィールドＷＳＦの最後のサブフィールドである第ｍサブフィールドＳＦｍは、リセット期間、書き込みアドレス期間及びサステイン期間に分けられる。
【００１５】
選択的書き込みサブフィールドＷＳＦのリセット期間では、すべてのスキャン電極ラインＹにセットアップ電圧Ｖｓｅｔｕｐまで上昇する上昇勾配のランプ波形ＲＰＳＵが同時に印加される。これと同時に、サステイン電極ラインＺとアドレス電極ラインＸには０Ｖや基底電圧ＧＮＤが印加される。上昇ランプ波形ＲＰＳＵにより、全画面のセル内において、スキャン電極ラインＹとアドレス電極ラインＸとの間と、スキャン電極ラインＹとサステイン電極ラインＺの間とには、光がほとんど発生しない暗放電（Dark discharge）が起こる。このセットアップ放電により、アドレス電極ラインＸおよびサステイン電極ラインＺ上には正極性（＋）の壁電荷が蓄積され、スキャン電極ラインＹ上には負極性（−）の壁電荷が蓄積される。上昇ランプ波形ＲＰＳＵに次いで、スキャン電極ラインＹには、セットアップ電圧Ｖｓｅｔｕｐより低い正極性電圧から落ちる下降勾配の降下ランプ波形ＲＰＳＤが印加され、同時にサステイン電極ラインＺには直流バイアス電圧ＤＣｂｉａｓが印加される。この降下ランプ波形ＲＰＳＤと直流バイアス電圧ＤＣｂｉａｓとの電圧差により、スキャン電極ラインＹとサステイン電極ラインＺとの間には光がほとんど発生しない暗放電が起こる。また、スキャン電極ラインＹとアドレス電極ラインＺとの間では、降下ランプ波形ＲＰＳＤが落ちる区間で暗放電が起こる。降下ランプ波形ＲＰＳＤによるセットダウン放電は、上昇ランプ波形ＲＰＳＵによって発生した電荷の中から、アドレス放電に不要な過剰壁電荷を消去する。すなわち、降下ランプ波形ＲＰＳＤは安定した書き込みアドレスの初期条件を設定する役目をする。
【００１６】
選択的書き込みサブフィールドＷＳＦの書き込みアドレス期間では、負極性の書き込みスキャン電圧−Ｖｙｗまで落ちる書き込みスキャンパルスＳＷＳＣＮがスキャン電極ラインＹに順次印加され、同時に書き込みスキャンパルスＳＷＳＣＮに同期されるように書き込みデータパルスＳＷＤがアドレス電極ラインＸに印加される。書き込みスキャンパルスＳＷＳＣＮと書き込みデータパルスＳＷＤとの電圧差と以前に蓄積されたセル内の壁電圧とが加えられることにより、書き込みデータパルスＳＷＤが印加されるオンセル内では書き込み放電が発生する。この書き込み放電により、スキャン電極ラインＹ上には正極性の壁電荷が蓄積され、サステイン電極ラインＺとアドレス電極ラインＸ上には負極性の壁電荷が蓄積される。このように形成された壁電荷は、サステイン期間中サステイン放電を起こすための外部印加電圧、すなわちサステイン電圧を低下させる役割をする。
【００１７】
選択的書き込みサブフィールドＷＳＦのサステイン期間では、スキャン電極ラインＹとサステイン電極ラインＺに交互にサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが供給される。このようにサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される度に、書き込みアドレス期間中書き込み放電が起こったオンセルではサステイン放電が起こる。一方、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍでは、最後のサステイン放電が一層活性化するように、以前まで供給されたサステインパルスＳＵＳＰｙ、ＳＵＳＰｚの幅よりさらに長い幅のサステインパルスＳＵＳＰＹが供給される。
【００１８】
最後のサステイン放電が起こった後、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍを除いた第１〜第ｍ−１のサブフィールドＳＦ１〜ＳＦｍ−１期間中、サステイン電極ラインＺにはサステイン電圧Ｖｓまで徐々に上昇する消去ランプ波形ＥＲＳが印加される。この消去ランプ波形ＥＲＳによってオンセル内では微弱な消去放電が起こることにより、サステイン放電によって生成された壁電荷が消去される。これと異なり、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍで最後のサステイン放電が起こった後には、消去信号なしに選択的消去サブフィールドＥＳＦの一番目のサブフィールドＳＦｍ＋１に移行する。結果的に、消去ランプ波形ＥＲＳやこのような消去機能を持つ消去電圧（または波形）は、次のサブフィールドが選択的書き込みサブフィールドの場合にのみ当該サブフィールドに配置される。
【００１９】
選択的消去サブフィールドＥＳＦはｎ−ｍ（ただし、ｎはｍより大きい正の整数）個のサブフィールドＳＦｍ＋１〜ＳＦｎを含む。第ｍ＋１〜第ｎサブフィールドＳＦｍ＋１〜ＳＦｎのそれぞれは、消去放電を用いてオフセル（off-cell）を選択するための選択的消去アドレス期間（以下、「消去アドレス期間」という）と、オンセルに対してサステイン放電を起こすためのサステイン期間と、に分けられる。
【００２０】
選択的消去サブフィールドＥＳＦのアドレス期間では、負極性の消去スキャン電圧−Ｖｙｅまで落ちる消去書き込みスキャンパルスＳＥＳＣＮが、スキャン電極ラインＹに順次印加され、同時に消去スキャンパルスＳＥＳＣＮに同期される消去データパルスＳＥＤが、アドレス電極ラインＸに印加される。負極性の選択的消去スキャンパルスＳＥＳＣＮと選択的消去データパルスＳＥＤとの電圧差と以前サブフィールドから維持されたオンセル内の壁電圧とが加えられることにより、選択的消去データパルスＳＥＤが印加されるオンセル内では消去放電が発生する。この消去放電により、オンセル内の壁電荷はサステイン電圧が印加されても放電が起こらない程度まで消去される。
【００２１】
選択的消去サブフィールドＥＳＦの消去アドレス期間中、サステイン電極ラインＺには０Ｖや基底電圧ＧＮＤが印加される。
【００２２】
選択的消去サブフィールドＳＥＦのサステイン期間では、スキャン電極ラインＹとサステイン電極ラインＺに交互にサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される。このようにサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される度に、消去アドレス期間に消去放電が起こらなかったオンセルではサステイン放電が起こる。
【００２３】
一方、このようなＳＷＳＥ方式にて駆動されるＰＤＰは、選択的消去サブフィールドＥＳＦの一番目のサブフィールドＳＦｍ＋１に十分な壁電荷を形成させるために、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍで最後のサステイン放電が一層活性化するように、以前まで供給されたサステインパルスＳＵＳＰｙの幅よりさらに長い幅を持つサステインパルスＳＵＳＰＹを供給する。この時、それぞれのサステインパルスＳＵＳＰｙ、ＳＵＳＰｚ、ＳＵＳＰＹは、図３の「Ａ」部分を詳細に示した図４に示すように、スキャン電極ラインＹにサステインパルスＳＵＳＰｙが供給された後、第１期間Ｔ１の後にサステイン電極ラインＺに交互にサステインパルスＳＵＳＰｚが供給される。そして、サステイン電極ラインＺにサステインパルスＳＵＳＰｚが供給された後、第２期間Ｔ２の後にスキャン電極ラインＹに交互にパルス幅の長い最後のサステインパルスＳＵＳＰＹが供給される。ところで、従来には第１期間｛Ｔ１（Ｔ２と略同一の時間）｝と第２期間Ｔ２がほとんど同一に設定されるので、パルス幅の長い最後のサステインパルスＳＵＳＰＹによって強いサステイン放電が起こる。このように最後のサステイン放電が強く発生すると、スキャン電極ラインＹに供給される最後のサステインパルスＳＵＳＰＹが基底電位ＧＮＤに降下するとき、自己消去（Self-Erasing）放電が発生するという問題点がある。これにより、その後の一番目の選択的消去サブフィールドＳＦｍ＋１のアドレス期間ではアドレス放電が発生しにくくなるという恐れがある。
【００２４】
それを詳しく説明すると、サステイン電極ラインＺに最後のサステインパルスＳＵＳＰｚが供給されると、図５のようにスキャン電極ラインＹに正極性（＋）の壁電荷が形成され、サステイン電極ラインＺに負極性（−）の壁電荷が形成される。その後、スキャン電極ラインＹには図４のようにパルス幅の長い最後のサステインパルスＳＵＳＵＹが供給される。スキャン電極ラインＹに供給された最後のサステインパルスＳＵＳＰＹの電圧値は、図５のように形成された壁電荷の電圧値に加えられて、これにより強いサステイン放電が行われる。言い換えれば、スキャン電極ラインＹに供給される最後のサステインパルスＳＵＳＰＹの幅が長く設定されるため、最後のサステインパルスＳＵＳＰＹによって長い時間強いサステイン放電が起こる。このように強いサステイン放電が発生すると、図６のようにスキャン電極ラインＹに多くの負極性（−）の壁電荷が形成されると同時に、サステイン電極ラインＺにも多くの正極性（＋）の壁電荷が形成される。
【００２５】
その後、スキャン電極ラインＹに印加される最後のサステインパルスＳＵＳＰＹは、基底電位ＧＮＤに降下する。ここで、最後のサステインパルスＳＵＳＰＹが基底電位ＧＮＤに降下するとき、スキャン電極ライン及びサステイン電極ラインＹ、Ｚに形成される多くの壁電荷によって自己消去（Self-Erasing）放電が発生する。言い換えれば、従来にはスキャン電極ラインＹに形成された多くの負極性（−）の壁電荷の電圧値と、サステイン電極ラインＺに形成された多くの正極性（＋）の壁電荷の電圧値との間に大きな電圧差が発生し、これによりスキャン電極ラインＹに基底電位ＧＮＤが印加されるときに自己消去（グSelf-Erasing）放電が発生してしまう。このように自己消去（Self-Erasing）放電が発生すると、図７のようにセル内から壁電荷が消去されることになり、このため次の選択的消去サブフィールドＳＦｍ＋１の消去アドレス期間中には不安定なアドレス放電となる。特に、このような問題は、パネルが低温（略１０℃以下、−５０℃以上）における駆動時にさらに増大する。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、かかる従来の問題点を解決するためのもので、その目的は、安定した放電を実現するプラズマディスプレイパネルの駆動方法を提供する。
【課題を解決するための手段】
【００３２】
本発明の実施形態に係るプラズマディスプレイパネルの駆動方法は、１フレームが複数の選択的書き込みサブフィールド及び選択的消去サブフィールドを含むプラズマディスプレイパネルの駆動方法において、前記複数の選択的書き込みサブフィールドのいずれか少なくとも一つ以上の選択的書き込みサブフィールドのサステイン期間中に、スキャン電極ライン及びサステイン電極ラインに第１期間を挟んで第１サステインパルスを交互に印加する段階と、前記スキャン電極ラインに印加される最後のサステインパルスを前記第１期間より長い第２期間の後に印加する段階と、を含み、前記最後のサステインパルスを印加する選択的書き込みサブフィールドは、前記選択的消去サブフィールドの直前に位置するサブフィールドであって、前記最後のサステインパルスの幅は、前記第１サステインパルスの幅よりさらに長く設定されることを特徴とする。
【００３３】
前記最後のサステインパルスを前記第２期間の後に印加する段階は、パネルが１０℃以下、−５０℃以上の温度範囲の低温で駆動されるときに適用されることを特徴とする
【００３６】
前記少なくとも一つ以上の選択的書き込みサブフィールドは、３２の輝度加重値を有するサブフィールドであることを特徴とする。
【発明の効果】
【００３９】
本発明の実施形態に係るプラズマディスプレイパネルの駆動方法は、最後の選択的書き込みサブフィールドでスキャン電極ラインに供給されるパルス幅の長い最後のサステインパルスを、以前に供給されたサステインパルスよりさらに長い時間の後に供給することにより、特に低温環境でパルス幅の長い最後のサステインパルスによって安定したサステイン放電が発生して、以後の選択的消去サブフィールドのアドレス期間で安定したアドレス放電が行われる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を添付図を参照して詳しく説明する。
【００４１】
図８は、本発明の実施形態に係るプラズマディスプレイパネルの駆動波形を示す図である。
【００４２】
図８を参照すれば、本発明の実施形態に係るＰＤＰの駆動波形における１フレームは、少なくとも一つ以上のサブフィールドを含む選択的書き込みサブフィールドＷＳＦと、少なくとも一つ以上のサブフィールドを含む選択的消去サブフィールドＥＳＦと、を含む。
【００４３】
選択的書き込みサブフィールドＷＳＦはｍ（ただし、ｍは０より大きい正の整数）個のサブフィールドＳＦ１〜ＳＦｍを含む。ｍ番目のサブフィールドＳＦｍを除いた第１〜第ｍ−１サブフィールドＳＦ１〜ＳＦｍ−１のそれぞれは、全画面のセルに一定量の壁電荷が一様に形成されている状態にするためのリセット期間と、書き込み放電を用いてオンセル（on-cells）を選択する書き込みアドレス期間と、選択されたオンセルに対してサステイン放電を起こすサステイン期間と、サステイン放電後セル内の壁電荷を消去するためのポスト消去期間と、に分けられる。選択的書き込みサブフィールドＷＳＦの最後のサブフィールドである第ｍサブフィールドＳＦｍは、リセット期間、書き込みアドレス期間及びサステイン期間に分けられる。
【００４４】
選択的書き込みサブフィールドＷＳＦのリセット期間では、すべてのスキャン電極ラインＹにセットアップ電圧Ｖｓｅｔｕｐまで上昇する上昇勾配のランプ波形ＲＰＳＵが同時に印加される。これと同時に、サステイン電極ラインＺとアドレス電極ラインＸには０Ｖや基底電圧ＧＮＤが印加される。上昇ランプ波形ＲＰＳＵにより、全画面のセル内において、スキャン電極ラインＹとアドレス電極ラインＸとの間と、スキャン電極ラインＹとサステイン電極ラインＺとの間とには、光がほとんど発生しない暗放電（Dark discharge）が起こる。このセットアップ放電によってアドレス電極ラインＸとサステイン電極ラインＺ上には正極性（＋）の壁電荷が蓄積され、スキャン電極ラインＹ上には負極性（−）の壁電荷が蓄積される。上昇ランプ波形ＲＰＳＵに次いで、スキャン電極ラインＹには、セットアップ電圧Ｖｓｅｔｕｐより低い正極性電圧から落ちる下降勾配の降下ランプ波形ＲＰＳＤが印加され、同時にサステイン電極ラインＺには直流バイアス電圧ＤＣｂｉａｓが印加される。この降下ランプ波形ＲＰＳＤと直流バイアス電圧ＤＣｂｉａｓとの電圧差により、スキャン電極ラインＹとサステイン電極ラインＺとの間には光がほとんど発生しない暗放電が起こる。また、スキャン電極ラインＹとアドレス電極ラインＺとの間では、降下ランプ波形ＲＰＳＤが落ちる区間で暗放電が起こる。降下ランプ波形ＲＰＳＤによるセットダウン放電は、上昇ランプ波形ＲＰＳＵによって発生した電荷の中から、アドレス放電に不要な過剰壁電荷を消去する。すなわち、降下ランプ波形ＲＰＳＤは安定した書き込みアドレスの初期条件を設定する役目をする。
【００４５】
選択的書き込みサブフィールドＷＳＦの書き込みアドレス期間では、負極性の書き込みスキャン電圧−Ｖｙｗまで落ちる書き込みスキャンパルスＳＷＳＣＮがスキャン電極ラインＹに順次印加され、同時に書き込みスキャンパルスＳＷＳＣＮに同期されるように書き込みデータパルスＳＷＤがアドレス電極ラインＸに印加される。書き込みスキャンパルスＳＷＳＣＮと書き込みデータパルスＳＷＤとの電圧差と以前に蓄積されたセル内の壁電圧とが加えられることにより、書き込みデータパルスＳＷＤが印加されるオンセル内では書き込み放電が発生する。この書き込み放電により、スキャン電極ラインＹ上には正極性の壁電荷が蓄積され、サステイン電極ラインＺとアドレス電極ラインＸ上には負極性の壁電荷が蓄積される。このように形成された壁電荷はサステイン期間中サステイン放電を起こすための外部印加電圧、すなわちサステイン電圧を低下させる。
【００４６】
選択的書き込みサブフィールドＳＷＦのサステイン期間では、スキャン電極ラインＹとサステイン電極ラインＺに交互にサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが供給される。このようにサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される度に、書き込みアドレス期間中書き込み放電が起こったオンセルではサステイン放電が起こる。このようなサステインパルスＳＵＳＰｙ、ＳＵＳＰｚは、互いに第１期間Ｔ１の間隔を置いてスキャン電極ラインＹ及びサステイン電極ラインＺに交互に供給される。一方、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍでは、最後のサステイン放電が一層活性化するように、以前まで供給されたサステインパルスＳＵＳＰｙ、ＳＵＳＰｚの幅よりもさらに長い幅のサステインパルスＳＵＳＰＹが供給される。このような最後のサステインパルスＳＵＳＰＹは、図８の「Ｂ」部分を詳しく示した図９に示すように、サステイン電極ラインＺに最後のサステインパルスＳＵＳＰｚが供給された後、第１期間Ｔ１よりさらに長く設定された第２期間Ｔ２の後にスキャン電極ラインＹに交互に供給される。ここで、第１期間Ｔ１は略３μｓ未満に設定され、第２期間Ｔ２は略３μｓ以上に設定される。これにより、スキャン電極ラインＹに供給される最後のサステインパルスＳＵＳＰＹによって放電が大きく発生しないので、以後続ける一番目の選択的消去サブフィールドＳＦｍ＋１のアドレス期間に安定したアドレス放電が行われる。
【００４７】
それを詳しく説明すると、サステイン電極ラインＺに最後のサステインパルスＳＵＳＰｚが供給されると、図１０のようにスキャン電極ラインＹに正極性（＋）の壁電荷が形成され、サステイン電極ラインＺに負極性（−）の壁電荷が形成される。その後、スキャン電極ラインＹには、図９のようにパルス幅の長い最後のサステインパルスＳＵＳＵＹが第１期間Ｔ１よりもさらに長く設定された第２期間Ｔ２の後に供給される。したがって、サステイン電極ラインＺに供給された最後のサステインパルスＳＵＳＰｚによって形成された図１０のような壁電荷は、第２期間Ｔ２中に充分に再結合を行い、図１１のように壁電荷が減少する。これにより、スキャン電極ラインＹに供給された最後のサステインパルスＳＵＳＰＹの電圧値は、図１１のように形成された壁電荷の電圧値に加えられて、安定したサステイン放電が行われる。このように安定したサステイン放電が発生すると、図１２のようにスキャン電極ラインＹに十分な負極性（−）の壁電荷が形成されると同時に、サステイン電極ラインＺにも十分な正極性（＋）の壁電荷が形成される。
【００４８】
その後、スキャン電極ラインＹに印加される最後のサステインパルスＳＵＳＰＹは、基底電位ＧＮＤに降下する。ここで、最後のサステインパルスＳＵＳＰＹが基底電位ＧＮＤで降下するとしてもスキャン電極ライン及びサステイン電極ラインＹ、Ｚに適量の壁電荷が形成されるので、自己消去（Self-Erasing）放電が発生することを防止することができる。これにより、スキャン電極ラインＹに供給される最後のサステインパルスＳＵＳＰＹに十分な壁電荷を形成させることで、以後続ける一番目の選択的消去サブフィールドＳＦｍ＋１のアドレス期間で安定したアドレス放電が行われる。
【００４９】
最後のサステイン放電が起こった後、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍを除いた第１〜第ｍ−１サブフィールドＳＦ１〜ＳＦｍ−１期間中のサステイン電極ラインＺには、サステイン電圧Ｖｓまで徐々に上昇する消去ランプ波形ＥＲＳが印加される。この消去ランプ波形ＥＲＳによってオンセル内では微弱な消去放電が起こることにより、サステイン放電によって生成された壁電荷が消去される。これと異なり、選択的書き込みサブフィールドＷＳＦの最後のサブフィールドＳＦｍで最後のサステイン放電が起こった後には、消去信号なしに選択的消去サブフィールドＥＳＦの一番目のサブフィールドＳＦｍ＋１に移行する。結果的に、消去ランプ波形ＥＲＳやこのような消去機能を持つ消去電圧（または波形）は、次のサブフィールドが選択的書き込みサブフィールドの場合にのみ当該サブフィールドに配置される。
【００５０】
選択的消去サブフィールドＥＳＦはｎ−ｍ（ただし、ｎはｍより大きい正の整数）個のサブフィールドＳＦｍ＋１〜ＳＦｎを含む。第m＋１〜第ｎサブフィールドＳＦｍ＋１〜ＳＦｎのそれぞれは、消去放電を用いてオフセル（off-cell）を選択するための消去アドレス期間と、オンセルに対してサステイン放電を起こすためのサステイン期間とに分けられる。
【００５１】
選択的消去サブフィールドＥＳＦのアドレス期間では、負極性の消去スキャン電圧−Ｖｙｅまで落ちる消去書き込みスキャンパルスＳＥＳＣＮがスキャン電極ラインＹに順次印加され、同時に消去スキャンパルスＳＥＳＣＮに同期される消去データパルスＳＥＤがアドレス電極ラインＸに印加される。負極性の選択的消去スキャンパルスＳＥＳＣＮと選択的消去データパルスＳＷＤとの電圧差と以前のサブフィールドから維持されたオンセル内の壁電圧とが加えられることにより、選択的消去データパルスＳＥＤが印加されるオンセル内では消去放電が発生する。この消去放電により、オンセル内の壁電荷はサステイン電圧が印加されても放電が起こらない程度まで消去される。
【００５２】
選択的消去サブフィールドＳＥＦのアドレス期間中、サステイン電極ラインＺには０Ｖや基底電圧ＧＮＤが印加される。
【００５３】
選択的消去サブフィールドＳＥＦのサステイン期間では、スキャン電極ラインＹとサステイン電極ラインＺに交互にサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される。このようにサステインパルスＳＵＳＰｙ、ＳＵＳＰｚが印加される度に、消去アドレス期間中に消去放電が起こらなかったオンセルではサステイン放電が起こる。
【００５４】
一方、次に、このようなＳＷＳＥ方式にて駆動されるＰＤＰの駆動方法においてアドレスのためのデータコーディング方法について説明する。輝度相対比を「２０、２１、２２、２３、２４、２５」のようにそれぞれ異ならせた６個の選択的書き込みサブフィールドＳＦ１〜ＳＦ６と、輝度相対比を「２５」で同一にした６個の選択的消去サブフィールドＳＦ７〜ＳＦ１２とより１フレームを構成すると仮定すれば、サブフィールドＳＦ１〜ＳＦｎの組合によって表現される階調レベルとコーディング方法は、下記の表１のとおりである。
【００５５】
【表１】
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【００５６】
上記表１からわかるように、フレームの先頭に配置された第１〜第５のサブフィールドＳＦ１〜ＳＦ５は、バイナリーコーディング（Binary coding）でセルの階調値を表現する。また、第６〜第１２のサブフィールドＳＦ６〜ＳＦ１２は、所定の階調値以上でリニアコーディング（Linear coding）でセルの輝度を決定して階調値を表現する。ここから、本発明の実施形態に係るＳＷＳＥ方式にて駆動されるＰＤＰの駆動波形は、選択的書き込みサブフィールドから選択的消去サブフィールドに移行する最後の選択的書き込みサブフィールドである第６サブフィールドＳＦ６が３２の輝度加重値を有するときに、より容易に適用できる、ということが実験的に確認された。
【００５７】
このような本発明の実施形態に係るプラズマディスプレイパネルの駆動方法では、パルス幅の長い最後のサステインパルスＳＵＳＰＹを、サステイン電極ラインＺに供給される最後のサステインパルスＳＵＳＰｚが供給された後、第１期間Ｔ１よりさらに長く設定された第２期間Ｔ２の後に、スキャン電極ラインＹに供給する。したがって、サステイン電極ラインＺに供給される最後のサステインパルスＳＵＳＰｚによってサステイン放電が発生するとしても、第１期間Ｔ１よりさらに長く設定された第２期間Ｔ２の後にスキャン電極ラインＹに最後のサステインパルスＳＵＳＰＹが供給されるので、その影響を最小化することができる。これにより、殊に低温環境でパルス幅の長い最後のサステインパルスによって安定したサステイン放電が発生して、その後の選択的消去サブフィールドのアドレス期間中に安定したアドレス放電が行われる。低温の範囲は、例えば−５０℃以上１０℃以下である。
【図面の簡単な説明】
【００５８】
【図１】従来の３電極交流面放電型プラズマディスプレイパネルの放電セルの構造を示す斜視図である。
【図２】従来のプラズマディスプレイパネルの駆動方法においてフレーム期間のサブフィールドパターンを示す図である。
【図３】従来の選択的書き込み及び消去方式にて駆動されるプラズマディスプレイパネルの駆動波形図である。
【図４】図３に示したプラズマディスプレイパネルの駆動波形図における「Ａ」部分の詳細図である。
【図５】サステイン電極ラインに印加される最後のサステインパルスによって形成された壁電荷を示す図である。
【図６】スキャン電極ラインに印加される最後のサステインパルスによって形成された壁電荷を示す図である。
【図７】スキャン電極ラインに印加される最後のサステインパルスによって形成された壁電荷が自己消去（Self-Erasing）によって消去されることを示す図である。
【図８】本発明の実施形態に係るプラズマディスプレイパネルの駆動波形図である。
【図９】図８に示したプラズマディスプレイパネルの駆動波形図における「Ｂ」部分の詳細図である。
【図１０】サステイン電極ラインに印加される最後のサステインパルスによって形成された壁電荷を示す図である。
【図１１】サステイン電極ラインに印加される最後のサステインパルスによって形成された壁電荷が再結合によって減少した状態を示す図である。
【図１２】スキャン電極ラインに印加される最後のサステインパルスによって形成された壁電荷を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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