(57)【特許請求の範囲】
【請求項１】
縦型ＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴが一の基板に形成された半導体装置であって、
対向する表面と裏面とを有する炭化ケイ素基板と、
該表面から該裏面に達するように設けられた分離領域と、
該分離領域の両側にそれぞれ設けられた第１及び第２のＭＯＳＦＥＴとを含み、
該第１のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、
該第２のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記裏面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、
それぞれの縦型ＭＯＳＦＥＴにおいて、該炭化ケイ素基板と該ドープ領域との間を流れる電流が、該ボディ領域上に形成されたゲート電極により制御されることを特徴とする半導体装置。
【請求項２】
更に、上記第１のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記裏面側に第１導電型の不純物濃度の高い領域を含み、
上記第２のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記表面側に第１導電型の不純物濃度の高い領域を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記第１及び第２のＭＯＳＦＥＴが、電力用の縦型パワーＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
技術分野
本発明は、電力用半導体装置に関し、特に、縦型パワーＭＯＳＦＥＴを用いた電力用半導体装置に関する。
背景技術
図６は、全体が２００で示される、シリコン基板を用いたｎチャネルの縦型パワーＭＯＳＦＥＴの断面図である。
ｎ型のシリコン基板２０１上には、ｎ型のエピタキシャル層２０２が形成されている。エピタキシャル層２０２中には、２つのｐ型ボディ領域２０３が、拡散法を用いて形成されている。更に、それぞれのボディ領域２０３中にｎ型ドープ領域２０４が形成されている。
ｎ型ドープ領域２０４上にはソース電極２０５が設けられている。また、エピタキシャル層２０２とｎ型ドープ領域２０４とに挟まれたボディ領域２０３上には、絶縁層２０６を介してゲート電極２０７が設けられている。一方、ｎ型のシリコン基板２０１の裏面には、ドレイン電極２０８が設けられている。
縦型パワーＭＯＳＦＥＴ２００では、ドレイン電極２０８からソース電極２０５に流れる電流を、ゲート電極２０７に印加する電圧により制御することができる。
縦型パワーＭＯＳＦＥＴ２００では、ソース・ドレイン間耐圧は、ｐ型のボディ領域２０３とｎ型のエピタキシャル層２０２との間のｐｎ接合のアバランシェ電圧により決まる。ｐｎ接合近傍の電界が大きくなるとアバランシェ降伏が発生しやすくなるため、ボディ領域２０３とエピタキシャル層２０２の薄層化には限界がある。このため、縦型パワーＭＯＳＦＥＴ２００の厚みは、通常６００μｍ程度である。
一方、ｐチャネル、ｎチャネルの２つの縦型パワーＭＯＳＦＥＴが一の基板上に設けられた電力用半導体装置を形成する場合、ＭＯＳＦＥＴの表面から裏面に達する分離領域を設け、隣接する縦型パワーＭＯＳＦＥＴの間を電気的に分離する必要がある。かかる分離領域は、ＭＯＳＦＥＴの表面から基板の裏面に達するように溝部を形成した後、溝部を酸化シリコン等で埋め込んで形成する。
しかしながら、例えば６００μｍであるＭＯＳＦＥＴの厚みに相当する深さの溝部を、細い溝幅で形成することは困難であった。このため、複数の縦型パワーＭＯＳＦＥＴを一の基板上に形成することができず、個別に形成した縦型パワーＭＯＳＦＥＴを用いて、電力用半導体装置を組み立てるしかなかった。
発明の開示
そこで、本発明は、縦型ＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴが、一の基板上に形成された電力用半導体装置を提供することを目的とする。
これに対して、炭化ケイ素（ＳｉＣ）の絶縁破壊電界がシリコンの約１０倍で、バンドギャップが２〜３倍であることに着目し、シリコン基板に代えて炭化ケイ素基板を用いて縦型パワーＭＯＳＦＥＴを形成することにより、ＭＯＳＦＥＴの膜厚をシリコン基板を用いた場合の膜厚よりも十分薄くできることを見出し、本発明を完成した。
即ち、本発明は、縦型ＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴが同一基板に形成された半導体装置であって、対向する表面と裏面とを有する炭化ケイ素基板と、該表面から該裏面に達するように設けられた分離領域と、該分離領域の両側にそれぞれ設けられた第１及び第２のＭＯＳＦＥＴとを含むことを特徴とする半導体装置である。
シリコン基板に代えて炭化ケイ素基板を用いることにより、絶縁破壊電界が約１０倍、バンドギャップが２〜３倍となる。従って、基板とボディ領域との間のｐｎ接合における耐圧を低下させることなく、ＭＯＳＦＥＴの厚みを、シリコン基板を用いた場合より十分に薄くすることができる。これにより、隣接するＭＯＳＦＥＴの間に分離領域を容易に形成することができ、縦型ＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴを一の基板上に形成することができる。この結果、小型化、集積化された電力用半導体装置を提供することができる。
上記第１のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、上記第２のＭＯＳＦＥＴが、第２導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第１導電型のボディ領域と、該ボディ領域中に設けられた第２導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、それぞれの縦型ＭＯＳＦＥＴにおいて、該炭化ケイ素基板と該ドープ領域との間を流れる電流が、該ボディ領域上に形成されたゲート電極により制御されることを特徴とする半導体装置でもある。
本発明によれば、このような２つの縦型ＭＯＳＦＥＴを、一の炭化ケイ素基板上に形成することが可能となる。
更に、上記第１のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記裏面側に第１導電型の不純物濃度の高い領域を含み、上記第２のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記裏面側に第２導電型の不純物濃度の高い領域を含むものであっても良い。
かかる不純物濃度の高い領域を含むことにより、炭化ケイ素基板とドレイン電極との間を、良好なオーミック接触とすることができる。
更に、上記第１及び第２のＭＯＳＦＥＴの共通ドレイン電極が、上記炭化ケイ素基板の裏面を覆うように設けられたものであっても良い。
共通ドレイン電極を設けることにより、半導体装置の構造や製造工程を簡略化できるからである。
上記第１及び第２のＭＯＳＦＥＴは、該ＭＯＳＦＥＴの間を接続する配線層を上記表面上に備えることが好ましい。
ボンディング等で別途配線を形成する構造に比較して、半導体装置の製造工程が簡略化できるとともに、プリント基板等への半導体装置の実装も容易に行うことができる。
また、本発明は、上記第１のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、上記第２のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記裏面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、それぞれの縦型ＭＯＳＦＥＴにおいて、該炭化ケイ素基板と該ドープ領域との間を流れる電流が、該ボディ領域上に形成されたゲート電極により制御されることを特徴とする半導体装置でもある。
本発明によれば、このような２つの縦型ＭＯＳＦＥＴを、一の炭化ケイ素基板上に形成することが可能となる。
更に、上記第１のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記裏面側に第１導電型の不純物濃度の高い領域を含み、上記第２のＭＯＳＦＥＴの上記炭化ケイ素基板が、上記表面側に第１導電型の不純物濃度の高い領域を含むものであっても良い。
かかる不純物濃度の高い領域を含むことにより、炭化ケイ素基板とドレイン電極との間を、良好なオーミック接触とすることができる。
上記第１及び第２のＭＯＳＦＥＴは、電力用の縦型パワーＭＯＳＦＥＴでもある。
また、本発明は、上記第１のＭＯＳＦＥＴが、第１導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第２導電型のボディ領域と、該ボディ領域中に設けられた第１導電型のドープ領域とを含む縦型ＭＯＳＦＥＴであり、上記第２のＭＯＳＦＥＴが、第２導電型の上記炭化ケイ素基板と、該炭化ケイ素基板の上記表面側に設けられた第１導電型のソース領域及びドレイン領域とを含む横型ＭＯＳＦＥＴであり、該第１のＭＯＳＦＥＴにおいて、該炭化ケイ素基板と該ドープ領域との間を流れる電流が、該ボディ領域上に形成されたゲート電極により制御され、該第２のＭＯＳＦＥＴにおいて、該ソース領域とドレイン領域との間を流れる電流がゲート電極により制御されることを特徴とする半導体装置でもある。
本発明によれば、このような縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴとを、一の炭化ケイ素基板上に形成することが可能となる。
上記第２のＭＯＳＦＥＴは、ＬＤＤ構造の横型ＭＯＳＦＥＴであることが好ましい。
発明を実施するための最良の形態
（実施の形態１）
図１は、全体が１００で示される、本発明の実施の形態１にかかる電力用半導体装置の断面図である。電力用半導体装置１００は、一の炭化ケイ素（ＳｉＣ）基板に形成されたｎチャネルＭＯＳＦＥＴ１０１とｐチャネルＭＯＳＦＥＴ１０２とを有する。これらのＭＯＳＦＥＴは電力用のパワーＭＯＳＦＥＴであり、ソース電極とドレイン電極とが異なる面に設けられた縦型の構造を有する。かかる縦型のパワーＭＯＳＦＥＴには、例えば、ＤＭＯＳ（ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）型ＦＥＴ、ＶＭＯＳ（Ｖ−ｓｈａｐｅｄ  ｇａｔｅ  ＭＯＳ）型ＦＥＴ、ＵＭＯＳ（Ｕ−ｓｈａｐｅｄ  ｇａｔｅ  ＭＯＳ）型ＦＥＴがある。２つのＭＯＳＦＥＴ１０１、１０２の間は、分離領域１０３により分離されている。ＭＯＳＦＥＴ１０１、１０２は、エンハンスメント型ＭＯＳＦＥＴとする。
ｎチャネルＭＯＳＦＥＴ１０１では、ｎ＋ＳｉＣ層１に、ｎ−ＳｉＣ層２が設けられている。ｎ−ＳｉＣ層２中には、複数のｐＳｉＣボディ領域３が設けられ、また、ｐＳｉＣボディ領域３の中には、ｎＳｉＣドープ領域４が設けられている。
ｎ−ＳｉＣ層２とｎＳｉＣドープ領域４とに挟まれたｐＳｉＣボディ領域３上には、酸化シリコン等の絶縁膜５を介してゲート電極６が設けられている。ゲート電極６の下方のｐＳｉＣボディ領域３がチャネル領域となる。
また、ｎＳｉＣドープ領域４上には、ソース電極７が設けられている。更に、複数のｐＳｉＣボディ領域３を囲むように、ｐガードリング領域８が設けられている。
一方、ｐチャネルＭＯＳＦＥＴ１０２は、不純物の型が異なる以外はｎチャネルＭＯＳＦＥＴ１０１と同じ構造である。
即ち、ｐ＋ＳｉＣ層１１に、ｐ−ＳｉＣ層１２が設けられ、ｐ−ＳｉＣ層１２中には、複数のｎＳｉＣボディ領域１３が設けられ、更に、ｎＳｉＣボディ領域３の中には、ｐＳｉＣドープ領域１４が設けられている。Ｐ−ＳｉＣ層１２とｐＳｉＣドープ領域１４とに挟まれたｎＳｉＣボディ領域１３上には、絶縁膜１５を介してゲート電極１６が設けられ、また、ｐＳｉＣドープ領域１４上には、ソース電極１７が設けられている。更に、複数のｎＳｉＣボディ領域１３を囲むように、ｎガードリング領域１８が設けられている。
２つのＭＯＳＦＥＴ１０１、１０２の間には、ＭＯＳＦＥＴの表面から裏面に達するように酸化シリコン等の絶縁領域１０６からなる分離領域１０３が設けられ、ＭＯＳＦＥＴ１０１、１０２の間が絶縁されている。また、ＭＯＳＦＥＴ１０１、１０２の裏面には、２つのＭＯＳＦＥＴ１０１、１０２の共通のドレイン電極１０４が設けられている。更に、ＭＯＳＦＥＴ１０１、１０２の表面には、窒化シリコン等からなる保護膜１０５が部分的に設けられている。
ＭＯＳＦＥＴ１０１、１０２はＳｉＣから形成されているため、ｎ−ＳｉＣ層２とｐＳｉＣボディ領域３との間のｐｎ接合、ｐ−ＳｉＣ層１２とｎＳｉＣボディ領域１３との間のｐｎ接合における絶縁破壊電界は、図６に示すシリコン基板を用いたＭＯＳＦＥＴ２００の約１０倍となり、バンドギャップもシリコン基板を用いた場合の２〜３倍となる。従って、ＭＯＳＦＥＴ１０１、１０２の膜厚ｔを、ＭＯＳＦＥＴ２００に比較して十分に薄くしても、ｐｎ接合における耐圧は、ＭＯＳＦＥＴ２００と同程度に維持できる。ここでは、膜厚ｔは、ＭＯＳＦＥＴ２００の膜厚の約５０分の１の約１０μｍとする。
次に、電力用半導体装置１００の製造方法について、簡単に説明する。
最初に、ノンドープＳｉＣ基板を準備し、結晶成長技術を用いて、その上にノンドープＳｉＣ層を形成して膜厚をｔとする。
次に、例えば窒素をドーパントに用いたイオン注入法により、ｎチャネルＭＯＳＦＥＴ１０１の形成領域に、ｎ＋ＳｉＣ層１、ｎ−ＳｉＣ層２を形成する。同様に、例えばホウ素をドーパントに用いたイオン注入法により、ｐチャネルＭＯＳＦＥＴ１０２の形成領域に、ｐ＋ＳｉＣ層１１、ｐ−ＳｉＣ層１２を形成する。
次に、ノンドープＳｉＣ基板の裏面に、ドレイン電極１０４を形成する。
次に、リソグラフィ技術とドライエッチング技術を用いて、２つのＭＯＳＦＥＴ１０１、１０２の形成領域の間に、溝部を形成する。溝部は、ＭＯＳＦＥＴ１０１、１０２の表面側から、ドレイン電極１０４が露出するように形成する。溝部の幅（２つのＭＯＳＦＥＴの間隔）は１００μｍ、深さは１０μｍとする。続いて、熱ＣＶＤ法を用いて、溝部を埋め込むように酸化シリコン等の絶縁領域１０６を形成する。これにより、２つのＭＯＳＦＥＴ１０１、１０２の間に分離領域１０３が形成される。
このように、本実施の形態１では、ＭＯＳＦＥＴ１０１、１０２をシリコン基板に代えてＳｉＣ基板に形成するため、シリコン基板を用いた場合に比べて膜厚ｔを１０分の１程度にすることができる。このため、溝部のアスペクト比が小さくなり、シリコン基板を用いた場合には困難であった溝部の形成が容易になる。
次に、イオン注入技術を用いて、ｐＳｉＣボディ領域３、ｎＳｉＣドープ領域４、ｎＳｉＣボディ領域１３、ｐＳｉＣドープ領域１４を形成し、更に、ゲート電極６、１６、ドレイン電極７、１７、配線層（図示せず）等を形成する。これにより、一のＳｉＣ基板上にｎチャネルＭＯＳＦＥＴ１０１と、ｐチャネルＭＯＳＦＥＴ１０２とが集積形成された電力用半導体装置１００が完成する。
なお、ノンドープＳｉＣ基板上にノンドープＳｉＣ層を成長させて膜厚をｔにする代わりに、最初から膜厚ｔのノンドープＳｉＣ基板を用いてもかまわない。
図２は、図１に示す電力用半導体装置１００の回路図である。
電力用半導体装置１００では、上アームスイッチング素子にｐチャネルＭＯＳＦＥＴ１０２が用いられ、下アームスイッチング素子にｎチャネルＭＯＳＦＥＴ１０１が用いられている。
ｐチャネルＭＯＳＦＥＴ１０２のソースＳ２、ｎチャネルＭＯＳＦＥＴ１０１のソースＳ１はそれぞれＰ母線、Ｎ母線に接続されている。また、Ｄ１、Ｄ２は、Ｏｕｔとして外部に設けられた負荷に接続されている。ＭＯＳＦＥＴ１０１、１０２のゲートＧ１、Ｇ２を交互にオンにすることにより、負荷がＮ母線とＰ母線とに交互に接続される。Ｇ１、Ｇ２には別々に信号を入力して制御してもよいし、一の制御信号を入力するＣＭＯＳ型としてもかまわない。なお、ソースとドレインの間に設けられるフリーホイーリングダイオード（ＦｗＤｉ）には、寄生ダイオードが用いられる。
かかる電力用半導体装置１００を例えば３つ用いることにより、３相インバータのフェイズスイッチを形成することができる。
（実施の形態２）
図３は、全体が１５０で示される、本発明の実施の形態２にかかる電力用半導体装置の断面図である。図３中、図１と同一符号は、同一又は相当箇所を示す。  電力用半導体装置１５０では、２つのｎチャネルＭＯＳＦＥＴ１０１ａ、１０１ｂが、一のＳｉＣ基板上に集積形成されている。ＭＯＳＦＥＴ１０１ａ、１０１ｂは、高出力の縦型パワーＭＯＳＦＥＴである。
図３に示すように、ＭＯＳＦＥＴ１０１ａは表面が素子形成面となり、裏面にドレイン電極１０４が設けられている。一方、ＭＯＳＦＥＴ１０１ｂは裏面が素子形成面となり、表面にドレイン電極１０７が設けられている。ＭＯＳＦＥＴ１０１ａと１０１ｂとの間は、分離領域１０３により電気的に分離されている。
電力用半導体装置１５０の製造工程では、まず、膜厚ｔのノンドープＳｉＣ基板を準備し、ドレイン電極１０４を形成した後に、実施の形態１と同様の方法で分離領域１０３を形成する。
次に、ＭＯＳＦＥＴ１０１ａ形成領域には表面からｎ型イオンを注入し、一方、ＭＯＳＦＥＴ１０１ｂ形成領域には裏面からｎ型イオンを注入し、それぞれｎ＋ＳｉＣ層１、ｎ−ＳｉＣ層２を形成する。
次に、同じく実施の形態１と同様の方法で、ｐＳｉＣボディ領域３、ｎＳｉＣドープ領域４、ゲート電極６、ソース電極７等を形成し、電力用半導体装置１５０が完成する。
電力用半導体装置１５０においても、膜厚ｔは１０μｍ程度であり、容易に分離領域１０３を形成することができる。
図４は、図３に示す電力用半導体装置１５０の回路図である。
電力用半導体装置１５０では、上アームスイッチング素子、下アームスイッチング素子の双方にｎチャネルＭＯＳＦＥＴ１０１ｂ、１０１ａが用いられている。ＭＯＳＦＥＴ１０１ａ、１０１ｂは共にエンハンスメント型とする。
ｎチャネルＭＯＳＦＥＴ１０１ｂのドレインＤ３、ｎチャネルＭＯＳＦＥＴ１０１ａのソースＳ４はそれぞれＰ母線、Ｎ母線に接続されている。また、Ｓ３、Ｄ４は、Ｏｕｔとして外部に設けられた負荷に接続されている。ＭＯＳＦＥＴ１０１ａ、１０１ｂのゲートＧ４、Ｇ３を交互にオンにすることにより、負荷が、Ｐ母線とＮ母線に交互に接続される。図２に示す回路図と同様に、フリーホイーリングダイオードには、寄生ダイオードが用いられる。
（実施の形態３）
図５は、全体が１６０で示される、本発明の実施の形態３にかかる電力用半導体装置の断面図である。図５中、図１と同一符号は、同一又は相当箇所を示す。
電力用半導体装置１６０では、２つのｎチャネルＭＯＳＦＥＴ１０１ｃ、１０１ｄが、一のＳｉＣ基板上に集積形成されている。ＭＯＳＦＥＴ１０１ｃは高出力の縦型パワーＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１０１ｄはオフセットゲート型の横型ＭＯＳＦＥＴである。
ｎチャネルＭＯＳＦＥＴ１０１ｃでは、ｎ＋ＳｉＣ層１に、ｎ−ＳｉＣ層２が設けられている。ｎ−ＳｉＣ層２中には、複数のｐＳｉＣボディ領域３が設けられ、また、ｐＳｉＣボディ領域３の中には、ｎＳｉＣドープ領域４が設けられている。
ｎ−ＳｉＣ層２とｎＳｉＣドープ領域４とに挟まれたｐＳｉＣボディ領域３上には、酸化シリコン等の絶縁膜５を介してゲート電極６が設けられている。ゲート電極６の下方のｐＳｉＣボディ領域３がチャネル領域となる。また、ｎＳｉＣドープ領域４上にはソース電極７が設けられ、ｎ＋ＳｉＣ層１の裏面にはドレイン電極１０４が設けられている。
一方、オフセットゲート型のＭＯＳＦＥＴ１０１ｄでは、ｐ＋ＳｉＣ層１１に、ｐ−ＳｉＣ層１２が設けられている。ｐ−ＳｉＣ層１２中には、ｎ＋ＳｉＣソース／ドレイン領域２０とｎ＋ＳｉＣ領域２１とが設けられ、ＬＤＤ構造となっている。ｎ＋ＳｉＣ領域２１の間にはｐ＋ＳｉＣ領域２２が設けられている。
ｐ＋ＳｉＣ領域２２上には、酸化シリコン等の絶縁膜２５を介してゲート電極２６が設けられ、その上にＳｉＯ２等の絶縁膜２７が設けられている。また、ｎ＋ＳｉＣソース／ドレイン領域２０上には、ドレイン電極２３、ソース電極２４が設けられている。
２つのＭＯＳＦＥＴ１０１ｃ、１０１ｄの間には、ＭＯＳＦＥＴの表面から裏面に達するように酸化シリコン等の絶縁領域１０６からなる分離領域１０３が設けられ、ＭＯＳＦＥＴ１０１ｃ、１０１ｄの間が絶縁されている。また、ＭＯＳＦＥＴ１０１ｃ、１０１ｄの表面には、窒化シリコン等からなる保護膜１０５が部分的に設けられている。
電力用半導体装置１６０の製造方法では、最初に、ノンドープＳｉＣ基板を準備し、結晶成長技術を用いて、その上にノンドープＳｉＣ層を形成して膜厚をｔとする。
次に、実施の形態１と同様に、例えば窒素をドーパントに用いたイオン注入法により、ｎチャネルＭＯＳＦＥＴ１０１の形成領域に、ｎ＋ＳｉＣ層１、ｎ−ＳｉＣ層２を形成し、更に、例えばホウ素をドーパントに用いたイオン注入法により、ｐチャネルＭＯＳＦＥＴ１０２の形成領域に、ｐ＋ＳｉＣ層１１、ｐ−ＳｉＣ層１２を形成する。
次に、ノンドープＳｉＣ基板の裏面に、ドレイン電極１０４を形成した後、ＭＯＳＦＥＴ１０１ｃ、１０１ｄの間に、酸化シリコン等の絶縁領域１０６からなる分離領域１０３が形成される。
次に、実施の形態１と同じ製造工程を用いてＭＯＳＦＥＴ１０１ｃが形成される。また、通常のＬＤＤ構造の横型ＭＯＳＦＥＴの製造工程を用いてＭＯＳＦＥＴ１０１ｄが形成される。
このように、本実施の形態３では、ＭＯＳＦＥＴ１０１ｃ、１０１ｄをシリコン基板に代えてＳｉＣ基板に形成するため、シリコン基板を用いた場合に比べて膜厚ｔを１０分の１程度にすることができる。このため、溝部のアスペクト比が小さくなり、シリコン基板を用いた場合には困難であった溝部の形成が容易になる。
なお、ノンドープＳｉＣ基板上にノンドープＳｉＣ層を成長させて膜厚をｔにする代わりに、最初から膜厚ｔのノンドープＳｉＣ基板を用いてもかまわない。産業上の利用の可能性
本発明は、複数の縦型パワーＭＯＳＦＥＴからなる電力用半導体装置を提供するものであり、高電圧、高電流インバータのフェイズスイッチング素子等として使用することができる。
【図面の簡単な説明】
図１は、本発明の実施の形態１にかかる電力用半導体装置の断面図である。
図２は、本発明の実施の形態１にかかる電力用半導体装置の回路図である。
図３は、本発明の実施の形態２にかかる電力用半導体装置の断面図である。
図４は、本発明の実施の形態２にかかる電力用半導体装置の回路図である。
図５は、本発明の実施の形態３にかかる電力用半導体装置の断面図である。
図６は、従来の縦型パワーＭＯＳＦＥＴの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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