(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を積分する積分手段と、
その積分手段からの出力信号に応じて周波数を変化させる発振手段と、
その発振手段から出力される周波数変調信号を量子化する量子化手段と、
その量子化手段から出力されるデジタル信号を演算する演算手段と、
前記積分手段からの出力信号が所定値となったことを検出する検出手段と、
その検出手段からの検出信号に基づいて前記積分手段をリセットするリセット手段と、
前記検出手段から出力される検出信号に基づいて前記演算手段から出力されるデジタル信号に所定の演算処理を行うデジタル信号処理手段と、を有することを特徴とするΔΣ型モジュレータ。
【請求項２】
前記量子化手段は並列に接続された複数の量子化器を備え、各量子化器は異なる位相のクロック信号で駆動されることを特徴とする請求項１に記載のΔΣ型モジュレータ。
【請求項３】
前記量子化手段は複数の量子化器を備え、各量子化器には異なる位相の周波数変調信号が入力することを特徴とする請求項１に記載のΔΣ型モジュレータ。
【請求項４】
前記量子化手段は、Ｎ型の微分負性抵抗を示す第１微分負性抵抗素子と、その第１微分負性抵抗素子と直列に接続されたＮ型の微分負性抵抗を示す第２微分負性抵抗素子とを有し、これら２つの微分負性抵抗素子の端子間には振動電圧が印加されていることを特徴とする請求項１に記載のΔΣ型モジュレータ。
【請求項５】
前記量子化手段はトランジスタをさらに有し、そのトランジスタの入力端子にはアナログ入力信号が入力する一方で、その出力端子は前記第１微分負性抵抗素子と前記第２微分負性抵抗素子の接続点に接続されていることを特徴とする請求項４に記載のΔΣ型モジュレータ。
【請求項６】
前記第１微分負性抵抗素子と前記第２微分負性抵抗素子の接続点にはインピーダンス素子を介して入力信号が入力し、前記第１微分負性抵抗素子と第２微分負性抵抗素子の外側の２つの端子のいずれか一方には所定の直流バイアス電圧を有する振動電圧が印加され、他方にはその振動電圧と正負が逆の振動電圧が前記の所定の直流バイアス電圧と共に印加されることを特徴とする請求項４に記載のΔΣ型モジュレータ。
【請求項７】
前記量子化手段の入力側にはリミッタアンプが配されていることを特徴とする請求項１〜６のいずれかに記載のΔΣ型モジュレータ。
【請求項８】
前記リミッタアンプが、Ｎ型の微分負性抵抗素子とインピーダンス素子で構成されていることを特徴とする請求項７に記載のΔΣ型モジュレータ。
【請求項９】
アナログ入力信号を積分する積分手段と、
その積分手段からの出力信号を量子化する量子化手段と、
その量子化手段から出力されるデジタル信号を演算する演算手段と、を備えたΔΣモジュレータであって、
前記積分手段からの出力信号が所定値となったことを検出する検出手段と、
その検出手段からの検出信号に基づいて積分手段をリセットするリセット手段と、
前記検出手段から出力される検出信号に基づいて前記演算手段から出力されるデジタル信号に所定の演算処理を行うデジタル信号処理手段と、を有することを特徴とするΔΣ型モジュレータ。
【請求項１０】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する量子化手段と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段と、
その第２加算手段からの信号が入力する第２ΔΣ型モジュレータと、
第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段と、
その微分手段から出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１１】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する量子化手段と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの積分手段から出力される信号が入力する第２ΔΣ型モジュレータと、
第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段と、
その微分手段から出力されるデジタル信号と第１ΔΣ型モジュレータから出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１２】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する量子化手段と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段と、
その第２加算手段からの信号が入力する第２ΔΣ型モジュレータと、
第２ΔΣ型モジュレータから出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１３】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する第１量子化手段と、その第１量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの第１量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段と、
その第２加算手段からの信号に応じて周波数を変化させる発振手段と、
その発振手段からの出力信号を量子化する第２量子化手段と、
その第２量子化手段から出力されるデジタル信号と第１ΔΣ型モジュレータの第１量子化手段から出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１４】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する量子化手段と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの積分手段から出力される信号が入力する第２ΔΣ型モジュレータと、
第２ΔΣ型モジュレータから出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１５】
アナログ入力信号を積分する積分手段と、その積分手段からの出力信号を量子化する第１量子化手段と、その第１量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段とを有する第１ΔΣ型モジュレータと、
第１ΔΣ型モジュレータの積分手段から出力される信号に応じて周波数を変化させる発振手段と、
その発振手段からの出力信号を量子化する第２量子化手段と、
その第２量子化手段から出力されるデジタル信号と第１ΔΣ型モジュレータの第１量子化手段から出力されるデジタル信号とを演算する演算手段と、を有し、
前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とするΔΣ型モジュレータ。
【請求項１６】
演算手段は、前記発振手段の「入力−出力周波数特性」を用いて第２量子化手段から出力されるデジタル信号を補正してから演算することを特徴とする請求項１３又は１５に記載のΔΣ型モジュレータ。
【請求項１７】
演算手段は、前記第２ΔΣ型モジュレータから出力されるデジタル信号にゲイン補正を行ってから演算することを特徴とする請求項１２又は１４に記載のΔΣ型モジュレータ。
【請求項１８】
演算手段は、前記第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号にゲイン補正を行ってから演算することを特徴とする請求項１２又は１４に記載のΔΣ型モジュレータ。
【請求項１９】
入力信号に応じて周波数を変化させる第１の発振手段と、
入力信号に応じて周波数を変化させる第２の発振手段と、
第１の発振手段から出力される周波数変調信号を量子化する第１の量子化手段と、
第１の発振手段から出力される周波数変調信号を量子化する第２の量子化手段と、
第１及び第２の量子化手段から出力される各デジタル信号を処理するデジタル信号処理手段と、を備えたΔΣ型モジュレータであって、
第１の発振手段と第２の発振手段の一方が入力信号に対し正の周波数依存性を有し、他方が入力信号に対して負の周波数依存性を有していることを特徴とするΔΣ型モジュレータ。
【請求項２０】
前記２つの発振手段の中心発振周波数が目的とする周波数変調信号の中心発振周波数より高く設定されていることを特徴とする請求項１９に記載のΔΣ型モジュレータ。
【請求項２１】
請求項１〜２０のいずれかに記載のΔΣ型モジュレータを有するΔΣ型アナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００５年２月１０日に出願された日本国特許出願第２００５−３５１９６号に基づく優先権を主張する。その出願の全ての内容はこの明細書中に参照により援用されている。【０００２】
本発明はΔΣ変調方式のΔΣ型アナログ−デジタル変換器に関する。詳しくは、ΔΣ型アナログ−デジタル変換器に用いられるΔΣ型モジュレータの改良に関する。
【背景技術】
【０００３】
アナログ信号をデジタル信号に変換する変換器の一つとしてΔΣ型アナログ−デジタル変換器が知られている。図３０はΔΣ型アナログ−デジタル変換器の基本構成を示すブロック図である。ΔΣ型アナログ−デジタル変換器は、ΔΣ型モジュレータ１１６と、ΔΣ型モジュレータ１１６に接続されたデジタルフィルタ１１８を備えている。
ΔΣ型モジュレータ１１６は、入力するアナログ信号を所定のサンプリング周波数（Nyquist周波数より高い周波数）でサンプリングしてパルス密度信号に変換する。デジタルフィルタ１１８は、ΔΣ型モジュレータ１１６で変換されたパルス密度信号から高周波成分をカットし、多ビットのデジタル信号に変換する。したがって、ΔΣ型アナログ−デジタル変換器で充分な変換精度を得るためには、ΔΣ型モジュレータ１１６のサンプリング周波数を目的とする信号周波数に対して非常に高い周波数とする必要がある。【０００４】
図２９は従来一般的に用いられていたフィードバック方式のΔΣ型モジュレータの構成を示している。ΔΣ型モジュレータは、積分器１１０と、量子化器１１２と、デジタル−アナログ変換器１１４と、加算器１０８とから構成される。
積分器１１０は加算器１０８から出力されるアナログ信号を積分する。量子化器１１２は、所定のサンプリング周波数で積分器１１０から出力される信号を量子化する。具体的には、量子化器１１２は、サンプリング周期毎に積分器１１０から出力される信号が所定の閾値を超えたか否かを判断し、所定の閾値を超えていたときに信号を出力する。量子化器１１２の出力は、デジタルフィルタに出力されると共に、デジタル−アナログ変換器１１４を介してフィードバックされる。デジタル−アナログ変換器１１４は、量子化器１１２の出力をアナログ信号に変換する。加算器１０８は、デジタル−アナログ変換器１１４で変換されたアナログ信号の極性を反転して、入力端子より入力するアナログ信号に加算する。したがって、上記ΔΣ型モジュレータによると、入力端子から入力する入力信号と出力信号の偏差が積分され、その値が最小となるように出力が制御される。これにより、ΔΣ型モジュレータから出力される出力信号は、入力するアナログ信号に応じたパルス密度信号となる。
既に説明したように、ΔΣ型アナログ−デジタル変換器で充分な変換精度を得るためには、ΔΣ型モジュレータ１１６のサンプリング周波数を目的とする信号周波数に対して非常に高い周波数とする必要がある。しかしながら、フィードバック方式を用いたΔΣ型モジュレータは、出力信号をフィードバックする分だけ量子化器１１２の動作速度（サンプリング周期）が制限される。このため、フィードバック方式のΔΣ型モジュレータを用いたアナログ−デジタル変換器は、比較的低い周波数の入力信号に対してしか用いることができなかった。【０００５】
そこで、出力信号のフィードバックを行わない周波数変調方式のΔΣ型モジュレータが提案されている（Mats  Hovin  and  Alf  Olsen，「Delta−Sigma  Modulators  Using  Frequency−Modulated  Intermediate  Values」，IEEE  Journal  of  Solid-State  Circuits，vol.32，pp.13−22，1997）。
図２８は周波数変調方式のΔΣ型モジュレータの構成を示している。このΔΣ型モジュレータは、電圧制御発振器１００と、量子化器１０２と、レジスタ１０４と、ＥＸ−ＯＲ回路１０６によって構成される。電圧制御発振器１００は、入力するアナログ信号を、その振幅に応じた周波数の信号（周波数変調信号）に変調する。量子化器１０２は、サンプリング周波数ｆｓで電圧制御発振器１００から出力される周波数変調信号を２値に識別する。すなわち、量子化器１０２は、サンプリング周波数ｆｓで周波数変調信号が「＋」か「−」であるかを識別し、周波数変調信号が「＋」のときは「１」を、「−」のときは「０」を出力する。このため、量子化器１０２の出力は、入力する周波数変調信号に応じて「０」から「１」または「１」から「０」に変化する。レジスタ１０４は、サンプリング周期ｆｓ毎に量子化器１０２から出力される信号を記憶する。したがって、ＥＸ−ＯＲ回路１０６には、レジスタ１０４に記憶された１周期前の量子化器１０２からの出力と、現在の量子化器１０２の出力が入力することとなる。このため、ＥＸ−ＯＲ回路１０６は、量子化器１０２の出力が「１」から「０」に変化したとき、及び、量子化器１０２の出力が「０」から「１」に変化したときに、１パルスだけ信号を出力する。これによって、上記ΔΣ型モジュレータの出力は、入力するアナログ信号に応じたパルス密度信号となる。
なお、電圧制御発振器１００から出力される周波数変調信号の位相は、入力するアナログ信号の位相を積分したものとなる。位相は２π進む毎に０となるため、出力信号のフィードバックをしなくても自動的に出力が０にリセットされる。したがって、周波数変調方式のΔΣ型モジュレータは、フィードバック方式のΔΣ型モジュレータと比較して出力信号をフィードバックしなくてもよいため、高速動作に適するという利点を有している。
【発明の開示】
【０００６】
上述した周波数変調方式のΔΣ型モジュレータでは、入力するアナログ信号を発振器によって周波数変調信号に変換し、変換した周波数変調信号をパルス密度信号に変換する。このため、入力信号を精度よくパルス密度信号に変換するためには、発振器に対し広い周波数変調範囲で入力信号に対する線形性が要求される。しかしながら、広い周波数変調範囲で線形性を維持することは困難であり、現在のところ周波数変調方式のΔΣ型モジュレータが実用化されるには至っていない。
【０００７】
本発明は、周波数変調方式のΔΣ型モジュレータにおいて、発振器に対し線形性の要求される周波数範囲を狭くすることができる技術を提供することを目的とする。
【０００８】
本願に係る第１のΔΣ型モジュレータは、入力信号に応じて周波数を変化させる発振手段と、その発振手段から出力される周波数変調信号を量子化する量子化手段と、その量子化手段から出力されるデジタル信号を演算する演算手段（例えば、レジスタとＥＸ−ＯＲ回路によって構成される演算回路）とを備える。このΔΣ型モジュレータの発振手段は、入力信号に応じて周波数を変化させる発振器と、所定の周波数の基準信号を出力する基準信号源と、発振器と基準信号源からの信号が入力するミキサと、そのミキサから出力される信号の低周波成分を通過させる低域通過フィルタとを有する。そして、発振器の中心発振周波数が目的とする周波数変調信号の中心発振周波数より高く設定されている。
このΔΣ型モジュレータでは、発振器と基準信号源の２つの信号源を有し、発振器の中心発振周波数が目的とする周波数変調信号の中心発振周波数より高く設定されている。このため、発振器は、入力するアナログ信号を目的とする周波数変調信号の周波数範囲より高い周波数で周波数変調し、この周波数変調信号と基準信号をミキシングすることで、目的とする周波数範囲の周波数変調信号を作り出す。発振器の中心発振周波数が高くなると、中心発振周波数に対する周波数変調範囲は小さくなる。したがって、入力信号に対して線形性が要求される範囲は狭くなり、発振器に対する線形性の要求を緩和することができる。なお、ミキシング後の周波数変調信号は低域通過フィルタを通過することで高周波成分（ノイズ）が除去されるため、発振器の中心発振周波数を高く設定しても高周波ノイズ等の問題は生じない。
【０００９】
また、本願に係る第２のΔΣ型モジュレータは、入力信号に応じて周波数を変化させる発振手段と、その発振手段から出力される周波数変調信号を量子化する量子化手段と、その量子化手段から出力されるデジタル信号を演算する演算手段（例えば、レジスタとＥＸ−ＯＲ回路によって構成される演算回路）とを備える。このΔΣ型モジュレータの発振手段は、入力信号に応じて周波数を変化させる第１の発振器と、入力信号に応じて周波数を変化させる第２の発振器と、これら２つの発振器からの信号が入力するミキサと、そのミキサから出力される信号の低周波成分を通過させる低域通過フィルタとを有する。そして、第１の発振器と第２の発振器の一方が入力信号に対し正の周波数依存性を有し、他方が入力信号に対して負の周波数依存性を有し、前記２つの発振器の中心発振周波数が目的とする周波数変調信号の中心発振周波数より高く設定されている。
このΔΣ型モジュレータでも、発振手段を構成する２つの発振器の中心発振周波数が目的とする周波数変調信号の中心発振周波数より高く設定され、これら２つの発振器からの信号をミキシングすることで目的とする周波数変調信号を作り出す。したがって、第１のΔΣ型モジュレータと同様に、発振器に対する線形成の要求を緩和することができる。
さらに、第２のΔΣ型モジュレータでは、２つの発振器のうち一方が正の周波数依存性を有し、他方が負の周波数依存性を有する。このため、両発振器から出力される信号（ｆ１±Δｆ１，ｆ２±Δｆ２）をミキシングすると、その中心発振周波数は減算されたものとなり（ｆ１−ｆ２）、その周波数変調範囲は広がるほうに加算されることとなる〔±（Δｆ１＋Δｆ２）〕。したがって、各発振器は、目的となる信号の周波数変調範囲より小さな周波数変調範囲で周波数変調を行えばよく、発振器に要求される線形性の要件をより緩和することができる。また、同一の入力信号を発振器の制御用信号に用いるため、両発振器に同様に働くノイズ（例えば、電源に起因するノイズ等）を打ち消すことができる。
【００１０】
上記第１の発振器と第２の発振器はともに電圧制御発振器であり、一方の電圧制御発振器に入力する制御用のアナログ信号は他方の発振器に入力する制御用のアナログ信号の相補信号を用いることが好ましい。
このような構成によると、簡易な構成で両電圧発振器の一方に正の周波数依存性を付与できると共に他方に負の周波数依存性を付与することができる。
【００１１】
また、本願に係る第２のΔΣ型モジュレータでは、第１の発振器から出力された信号と第２の発振器から出力された信号をミキサで加算し、そのミキサで加算した信号を量子化手段により量子化した。しかしながら、このような構成を変形して、次に記載するようなΔΣ型モジュレータとすることもできる。
すなわち、本願に係る他のΔΣ型モジュレータは、入力信号に応じて周波数を変化させる第１の発振手段と、入力信号に応じて周波数を変化させる第２の発振手段と、第１の発振手段から出力される周波数変調信号を量子化する第１の量子化手段と、第１の発振手段から出力される周波数変調信号を量子化する第２の量子化手段と、第１及び第２の量子化手段から出力される各デジタル信号を処理するデジタル信号処理手段（例えば、プロセッサ等）とを備える。そして、第１の発振手段と第２の発振手段の一方が入力信号に対し正の周波数依存性を有し、他方が入力信号に対して負の周波数依存性を有している。
このΔΣ型モジュレータでは、デジタル信号処理手段が、第１の量子化手段から出力されたデジタル信号と第２の量子化手段から出力されたデジタル信号とに所定の演算（レジスタとＥＸ−ＯＲ回路によって行われる演算）を行った上で減算する。これによって、入力するアナログ信号が多値のパルス密度信号に変換される。
このΔΣ型モジュレータでも、第１の発振手段と第２の発信手段のうち一方が正の周波数依存性を有し、他方が負の周波数依存性を有する。このため、両発信手段から出力されるデジタル信号を加算することで、第１の発振手段と第２の発振手段の共通ノイズ（電源や基板に起因するノイズ）や偶数次の非線形成分を除去することができる。
なお、第１の発信手段と第２の発振手段の中心発振周波数を目的とする周波数変調信号の中心発振周波数より高く設定することで、両発振手段に要求される線形性の要件を緩和することができる。
【００１２】
ところで、フィードバック方式のΔΣ型モジュレータでは、通常、積分器とフィードバックの数を増やすことにより高次のΔΣ型モジュレータが構成される。高次のΔΣ型モジュレータとすることで、量子化ノイズがより高周波領域に移行し、Ｓ／Ｎ比を向上することができる。したがって、周波数変調方式のΔΣ型モジュレータでも高次のΔΣ型モジュレータとすることが要望されている。
周波数変調方式のΔΣ型モジュレータでも、積分器とフィードバックを用いることで高次のΔΣ型モジュレータとすることは可能であるが、フィードバックを用いることは高速動作性の観点からは好ましくない。フィードバックを用いずに高次のΔΣ型モジュレータを構成する方法としては、周波数変調方式のΔΣ型モジュレータの入力側に１又は複数の積分器を設け、出力側に１又は複数の微分演算回路を設ける方法もある。しかしながら、このような構成によると、出力信号のフィードバックが行われないため、入力側に配置した積分器の出力が減算されず、積分器の飽和が問題となる。特に、入力信号に含まれる低周波の信号成分は積分器の出力を容易に飽和させてしまう。そこで、本願の他の目的は、高速動作を犠牲にすることなく、周波数変調方式のΔΣ型モジュレータを高次化する技術を提供する。
【００１３】
本願に係る第３のΔΣ型モジュレータは、バンドパスフィルタと、そのバンドパスフィルタを通過した入力信号を積分する積分手段（積分器）と、その積分手段から出力される信号に応じて周波数を変化させる発振手段（発振器）と、その発振手段から出力される周波数変調信号を量子化する量子化手段と、その量子化手段から出力されるデジタル信号を微分する第１の微分手段（微分回路）と、その第１の微分手段から出力されるデジタル信号を微分する第２の微分手段（微分回路）と、を有する。
このΔΣ型モジュレータでは、入力するアナログ信号はバンドパスフィルタで狭い周波数帯域のアナログ信号とされてから積分手段に入力する。これによって積分手段の飽和の問題が緩和される。なお、バンドパスフィルタが、入力するアナログ信号の低周波成分を除去するものであると、積分手段の飽和の問題がより緩和され好ましい。
なお、発振手段の入力側に配置する積分手段の数を複数とし、積分手段の数に応じた微分手段を量子化手段の出力側に配置して、より高次のΔシグマ型モジュレータを構成するようにしてもよい。
【００１４】
また、本願に係る第４のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号に応じて周波数を変化させる発振手段（発振器）と、その発振手段から出力される周波数変調信号を量子化する量子化手段と、その量子化手段から出力されるデジタル信号を演算する演算手段（例えば、レジスタとＥＸ−ＯＲ回路によって構成される演算回路）と、前記積分手段からの出力信号が所定値となったことを検出する検出手段と、その検出手段からの検出信号に基づいて前記積分手段をリセットするリセット手段と、前記検出手段から出力される検出信号に基づいて前記演算手段から出力されるデジタル信号に所定の演算処理を行うデジタル信号処理手段（例えば、プロセッサ）と、を有することを特徴とする。
このΔΣ型モジュレータでは、入力するアナログ信号は積分手段を介して発振手段に入力し、発振手段によって周波数変調信号に変換される。発振手段から出力される周波数変調信号は量子化手段及び演算手段によってパルス密度信号に変換される。ここで、積分手段の出力が所定値となる毎に積分手段がリセットされるため、積分手段の出力信号は、本来出力すべき信号からリセット数に応じた値だけずれている。このため、デジタル信号処理手段は、検出手段から出力される検出信号（積分手段のリセット数）に基づいて、演算手段から出力されるパルス密度信号を修正する。これによって、積分手段の飽和を防止しつつ、高次のΔΣ型モジュレータを構成することができる。
【００１５】
なお、発振器の入力側に複数の積分器を設け、積分器毎に検出回路とリセット手段を設けることで、より高次のΔΣ型モジュレータを構成することができる。また、積分器の出力側に接続される１次のΔΣ型モジュレータは周波数変調方式に限られず、フィードバック方式のΔΣ型モジュレータであってもよい。
さらに、積分器の出力が所定値となったときに積分器をリセットする技術は、１次のΔΣ型モジュレータにも適用することができる。例えば、本願の一態様に係るΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する量子化手段（量子化器）と、その量子化手段から出力されるデジタル信号を演算する演算手段（例えば、レジスタとＥＸ−ＯＲ回路によって構成される演算回路）とを備える。そして、積分手段からの出力信号が所定値となったことを検出する検出手段と、その検出手段からの検出信号に基づいて積分器をリセットするリセット手段と、検出手段から出力される検出信号に基づいて演算手段から出力されるデジタル信号に所定の演算処理を行うデジタル信号処理手段（例えば、プロセッサ）とを有する。
【００１６】
上記各ΔΣ型モジュレータでは、量子化手段は並列に接続された複数の量子化器を備え、各量子化器は異なる位相のクロック信号で駆動されることが好ましい。
このような構成によると、各量子化器が異なる位相（タイミング）で量子化信号を出力する。このため、量子化手段は、個々の量子化器のサンプリング周波数よりも早い周波数で動作していることになり、量子化手段の高速化が可能となる。
あるいは、量子化手段は複数の量子化器を備え、各量子化器には異なる位相の周波数変調信号が入力するようにしてもよい。
このような構成によると、各量子化器は同一のタイミングで周波数変調信号をサンプリングするが、サンプリング対象となる周波数変調信号の位相が異なっている。この場合でも上述した場合と同様の効果を奏することができる。
【００１７】
上述した各ΔΣ型モジュレータにおいては、量子化手段が、Ｎ型の微分負性抵抗を示す第１微分負性抵抗素子と、その第１微分負性抵抗素子と直列に接続されたＮ型の微分負性抵抗を示す第２微分負性抵抗素子とを有し、これら２つの微分負性抵抗素子の端子間に振動電圧が印加されていることが好ましい。
このような構成によると、２つの微分負性抵抗素子の端子間に印加する振動電圧を調整することで、この振動電圧に応じて単安定状態から双安定状態に転移することができる。双安定状態では微分負性抵抗素子のピーク電流に応じて２つの安定点を有する。このため、入力電圧に応じて一方の微分負性抵抗素子のピーク電流を変化させることで、その出力を２つの状態に切り替えることができる（すなわち、量子化できる）。Ｎ型の微分負性抵抗素子は高速に動作するため、これを利用する量子化器も高速で動作することができる。
【００１８】
上記のような構成を採用する場合、量子化手段はトランジスタをさらに有し、そのトランジスタの入力端子にはアナログ入力信号が入力する一方で、その出力端子は第１微分負性抵抗素子と第２微分負性抵抗素子の接続点に接続されていることが好ましい。
このような構成によると、アナログ入力信号に応じてトランジスタをオン−オフし、このトランジスタのオン−オフに応じて一方の負性抵抗素子のピーク電流を変化させる。これによって、出力される信号の電圧レベルを切替えることができ、周波数変調信号を２値に識別することができる。
【００１９】
また、第１微分負性抵抗素子と第２微分負性抵抗素子の接続点にはインピーダンス素子を介して入力信号が入力し、第１微分負性抵抗素子と第２微分負性抵抗素子の外側の２つの端子のいずれか一方には所定の直流バイアス電圧を有する振動電圧が印加され、他方にはその振動電圧と正負が逆の振動電圧が所定の直流バイアス電圧と共に印加されることが好ましい。
このような構成によると、回路が振動電圧の正負に対して対象となり、安定した高速動作が可能となる。なお、ここでいう「所定の直流バイアス電圧」には０Ｖも含まれる。このため、０Ｖを中心に正負に変動する振動電圧が端子に印加されてもよい。
【００２０】
また、上述した各ΔΣ型モジュレータでは、量子化手段の入力側にはリミッタアンプが配されていることが好ましい。
このような構成によると、発振器から出力される周波数変調信号が方形波的な波形となって量子化手段に入力する。このため、量子化手段による識別が容易となり、量子化手段の感度に対する要求が緩和される。
リミッタアンプとしては、例えば、Ｎ型の微分負性抵抗素子とインピーダンス素子で構成することができる。
【００２１】
また、本願は、新規なＭＡＳＨ方式のΔΣ型モジュレータを提供する。すなわち、本願に係る第５のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する量子化手段（量子化器）と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段（第１加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段（第２加算器）と、その第２加算手段からの信号が入力する第２ΔΣ型モジュレータと、第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段（微分回路）と、その微分手段から出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有する。そして、第２ΔΣ型モジュレータのサンプリング周波数が、第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。
このΔΣ型モジュレータでは、第２ΔΣモジュレータのサンプリング周波数によって変換精度が決まるため、第２ΔΣモジュレータのサンプリング周波数を第１ΔΣモジュレータのサンプリング周波数より高く設定することで変換精度が確保される。また、第１ΔΣ型モジュレータは、サンプリング周波数を低くできるためフィードバック方式で構成することができる。このため、第１ΔΣ型モジュレータの積分手段の飽和の問題も生じない。
なお、上記構成において第２ΔΣモジュレータのサンプリング周波数を高く設定するためには、上述した周波数変調方式のΔΣ型モジュレータを用いることが好ましい。
また、第１ΔΣ型モジュレータの量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段からの出力信号を加算する加算手段には、第１ΔΣ型モジュレータの積分手段からの出力信号を極性を反転して入力するようにしてもよく、また、第１ΔΣ型モジュレータの量子化手段からの出力信号を極性を反転して入力するようにしてもよい。
ここで、上記「第１ΔΣ型モジュレータ」は、積分手段（積分器）とフィードバックの数を増やすことで、高次のΔΣ型モジュレータ（フィードバック方式）で構成することができる。さらには、積分手段、量子化手段及び加算手段によって構成される１次のΔΣ型モジュレータを複数段接続して構成することもできる。
【００２２】
また、上述したＭＡＳＨ方式のΔΣ型モジュレータでは、第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段（微分回路）を省き、第２ΔΣ型モジュレータからの出力信号を演算手段（プロセッサ）に直接入力するようにしてもよい。すなわち、本願に係る他のＭＡＳＨ方式のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する量子化手段（量子化器）と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段（第１加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段（第２加算器）と、その第２加算手段からの信号が入力する第２ΔΣ型モジュレータと、第２ΔΣ型モジュレータから出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有している。そして、第２ΔΣ型モジュレータのサンプリング周波数が、第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。このΔΣ型モジュレータでは、演算手段によって第２ΔΣ型モジュレータから出力されるデジタル信号に微分処理が行われ、その微分処理がなされたものと第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とに所定の演算が実施される。このような構成によっても、上述したΔΣ型モジュレータと同様の機能を奏することができる。
さらに、このＭＡＳＨ方式のΔΣ型モジュレータの第２ΔΣ型モジュレータを発振手段（発振器）と、量子化手段（量子化器）によって置き換えることもできる。すなわち、本願に係る他のＭＡＳＨ方式のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する第１量子化手段（第１量子化器）と、その第１量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する第１加算手段（第１加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの第１量子化手段から出力される信号と第１ΔΣ型モジュレータの積分手段から出力される信号のいずれか一方の信号を極性を反転して、他方の信号に加算する第２加算手段（第２加算器）と、その第２加算手段からの信号に応じて周波数を変化させる発振手段（発振器）と、その発振手段からの出力信号を量子化する第２量子化手段（第２量子化器）と、その第２量子化手段から出力されるデジタル信号と第１ΔΣ型モジュレータの第１量子化手段から出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有している。そして、前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。このΔΣ型モジュレータでは、演算手段（例えば、プロセッサ）によって第２量子化手段から出力される信号に所定の演算（すなわち、レジスタとＥＸ−ＯＲ回路で構成される演算回路で行われる演算）が行われ、その演算が行われたものに微分処理が行われ、その微分処理がなされたものと第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とに所定の演算が実施される。このような構成によっても、上述したΔΣ型モジュレータと同様の機能を奏することができる。
なお、演算手段は、発振手段の「入力−出力周波数特性」を用いて第２量子化手段から出力されるデジタル信号を補正するようにしてもよい。このような非線形補正を行うことで、より変換精度を向上することができる。
さらに、演算手段は、第２ΔΣ型モジュレータ又は第２量子化手段から入力するデジタル信号にゲイン補正を行うようにしてもよい。
【００２３】
さらに、本願は、新規なカスケード型のΔΣ型モジュレータを提供する。すなわち、本願に係る第６のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する量子化手段（量子化器）と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段（加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの積分手段から出力される信号が入力する第２ΔΣ型モジュレータと、第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段（微分回路）と、その微分手段から出力されるデジタル信号と第１ΔΣ型モジュレータから出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有する。そして、第２ΔΣ型モジュレータのサンプリング周波数が、第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。
このΔΣ型モジュレータでも、第２ΔΣモジュレータのサンプリング周波数を第１ΔΣモジュレータのサンプリング周波数より高く設定することで変換精度が確保される。また、第１ΔΣ型モジュレータのサンプリング周波数を低くできることから、第１ΔΣ型モジュレータにフィードバック方式を用いることができる。このため、第１ΔΣ型モジュレータの積分手段の飽和の問題も生じない。
上記第２ΔΣモジュレータにも、上述した周波数変調方式の各ΔΣ型モジュレータを用いることが好ましい。
また、上述した本願に係る第５のΔΣ型モジュレータと同様に、上記「第１ΔΣ型モジュレータ」は、積分手段（積分器）とフィードバックの数を増やすことで高次のΔΣ型モジュレータ（フィードバック方式）で構成することができる。さらには、積分手段（積分器）、量子化手段（量子化器）及び加算手段（加算器）によって構成される１次のΔΣ型モジュレータを複数段接続して構成することもできる。
【００２４】
また、上述したカスケード型のΔΣ型モジュレータでも、上述したＭＡＳＨ方式のΔΣ型モジュレータと同様、第２ΔΣ型モジュレータからのデジタル信号を微分する微分手段（微分回路）を省き、第２ΔΣ型モジュレータからの出力信号を演算手段（プロセッサ）に直接入力するようにしてもよい。すなわち、本願に係る他のカスケード型のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する量子化手段（量子化器）と、その量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段（加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの積分手段から出力される信号が入力する第２ΔΣ型モジュレータと、第２ΔΣ型モジュレータから出力されるデジタル信号と第１ΔΣ型モジュレータの量子化手段から出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有する。前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。
さらに、このカスケード型のΔΣ型モジュレータの第２ΔΣ型モジュレータを発振手段（発振器）と、量子化手段（量子化器）によって置き換えることもできる。すなわち、本願に係る他のカスケード型のΔΣ型モジュレータは、アナログ入力信号を積分する積分手段（積分器）と、その積分手段からの出力信号を量子化する第１量子化手段（第１量子化器）と、その第１量子化手段からの出力信号の極性を反転して前記アナログ入力信号に加算する加算手段（加算器）とを有する第１ΔΣ型モジュレータと、第１ΔΣ型モジュレータの積分手段から出力される信号に応じて周波数を変化させる発振手段（発振器）と、その発振手段からの出力信号を量子化する第２量子化手段（第２量子化器）と、その第２量子化手段から出力されるデジタル信号と第１ΔΣ型モジュレータの第１量子化手段から出力されるデジタル信号とを演算する演算手段（例えば、プロセッサ）と、を有する。そして、前記第２ΔΣ型モジュレータのサンプリング周波数が、前記第１ΔΣ型モジュレータのサンプリング周波数より高いことを特徴とする。
また、演算手段は、発振手段の「入力−出力周波数特性」を用いて第２量子化手段から出力されるデジタル信号を補正するようにしてもよく、さらに、第２ΔΣ型モジュレータ又は第２量子化手段から入力するデジタル信号にゲイン補正を行うようにしてもよい。
【００２５】
なお、上記したいずれか１つのΔΣ型モジュレータを用いてΔΣ型アナログ−デジタル変換器を構成することで、高精度のアナログ−デジタル変換器を実現することができる。
【図面の簡単な説明】
【００２６】
【図１】第１実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図２】図１に示すΔΣ型モジュレータの量子化器の構成例を示す回路図。
【図３】量子化器の他の構成例を示す回路図。
【図４】量子化器の他の構成例を示す回路図。
【図５】第２実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図６ａ】第３実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図６ｂ】図６ａに示すΔΣ型モジュレータの変形例を示すブロック図。
【図７】図６ａに示すΔΣ型モジュレータの変形例を示すブロック図。
【図８】図６ａに示すΔΣ型モジュレータの他の変形例を示すブロック図。
【図９】第４実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図１０】図９に示すΔΣ型モジュレータの変形例を示すブロック図。
【図１１】図９に示すΔΣ型モジュレータの他の変形例を示すブロック図。
【図１２】第５実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図１３】図１２に示すΔΣ型モジュレータの変形例を示すブロック図。
【図１４】図１２に示すΔΣ型モジュレータの他の変形例を示すブロック図。
【図１５】第６実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図１６】第７実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図１７】図１６に示すリミッタアンプの構成例を示す回路図。
【図１８】第８実施形態に係るΔΣ型モジュレータの全体構成を示すブロック図。
【図１９】図１８に示すΔΣ型モジュレータの変形例を示すブロック図。
【図２０】図５に示すΔΣ型モジュレータの発振器の一例を示す回路図。
【図２１】図２０に示す回路の一部を詳細に示す回路図。
【図２２】図５に示すΔΣ型モジュレータの加算器の一例を示す回路図。
【図２３】図５に示すΔΣ型モジュレータのローパスフィルタの一例を示す回路図。
【図２４】図５に示すΔΣ型モジュレータの量子化器の一例を示す回路図。
【図２５】図５に示すΔΣ型モジュレータの一実施例に対して測定した出力パワースペクトル。
【図２６】共鳴トンネルダイオードを用いた量子化器の動作確認試験の装置構成を示す図。
【図２７】図２６の試験によって測定された量子化器の出力波形。
【図２８】従来の周波数変調方式のΔΣ型モジュレータの構成を示すブロック図。
【図２９】従来のフィードバック方式のΔΣ型モジュレータの構成を示すブロック図。
【図３０】ΔΣ型アナログ−デジタル変換器の基本構成を示すブロック図。
【図３１】図５に示すΔΣ型モジュレータと等価なΔΣモジュレータの全体構成を示すブロック図。
【発明を実施するための最良の形態】
【００２７】
次に、本発明を具現化した一実施形態に係るΔΣ型モジュレータについて説明する。図１には本実施形態に係るΔΣ型モジュレータの構成が示されている。本実施形態のΔΣ型モジュレータは、入力端子に接続された電圧制御発振器１０と、電圧制御発振器１０に接続されたミキサ１２と、ミキサ１２に接続された低域通過フィルタ１４と、低域通過フィルタ１４に接続された量子化器１６と、量子化器１６に接続された演算回路（レジスタ１８及びＥＸ−ＯＲ回路２０）によって構成されている。【００２８】
電圧制御発振器１０は、入力する制御用信号（すなわち、入力端子から入力するアナログ信号）を、中心発振周波数ｆ１を中心として所定の周波数変調範囲に変調する。このため、電圧制御発振器１０からは、入力端子から入力するアナログ信号の電圧に応じて周波数が変化した周波数変調信号が出力される。
電圧制御発振器１０の中心発振周波数ｆ１は、目的とする周波数変調信号（すなわち、量子化器１６に入力させる信号）の中心発振周波数より高く設定されている。また、電圧制御発振器１０の周波数変調範囲は、目的とする周波数変調信号の周波数変調範囲と同一に設定されている。例えば、量子化器１６に入力する周波数変調信号を５００ＭＨｚ〜１．５ＧＨｚとしたい場合においては、電圧制御発振器１０の中心発振周波数ｆ１を１０ＧＨｚに設定し、周波数変調範囲を±５００ＭＨｚに設定する。この場合は、電圧制御発振器１０から１０ＧＨｚ±５００ＭＨｚの信号が出力されることとなる。【００２９】
ミキサ１２には、電圧制御発振器１０から出力される周波数変調信号と、基準信号源１１から出力される基準信号（周波数ｆ０）が入力する。ミキサ１２は、入力する周波数変調信号と基準信号をミキシングする。ミキサ１２に入力する基準信号は、電圧制御発振器１０から出力される周波数変調信号に対して、その周波数変調方向が反対とされている。このため、ミキサ１２から出力される信号の周波数は、電圧制御発振器１０から出力される周波数変調信号の周波数から基準信号の周波数を減算した値となっている。
ここで、基準信号の周波数ｆ０は、電圧制御発振器１０の中心発振周波数ｆ１と、目的とする周波数変調信号（量子化器１６に入力する信号）の中心発振周波数に応じて設定されている。すなわち、電圧制御発振器１０の中心発振周波数ｆ１から基準信号の周波数ｆ０を減算した値が、目的とする信号の中心発振周波数となるように設定されている。例えば、量子化器１６に入力する周波数変調信号を５００ＭＨｚ〜１．５ＧＨｚとしたい場合において、電圧制御発振器１０の中心発振周波数ｆ１を１０ＧＨｚに設定したときは、基準信号の周波数ｆ０を９ＧＨｚとする。この場合、ミキサ１２から出力される信号は１．０ＧＨｚ±５００ＭＨｚとなり、目的の周波数変調信号の周波数範囲となる。【００３０】
ミキサ１２から出力される周波数変調信号は、低域通過フィルタ１４によって高周波成分が除去され、しかる後に量子化器１６に入力する。量子化器１６は、入力する周波数変調信号を２値に識別し、ハイレベルの電圧の信号とローレベルの電圧の信号を出力する。【００３１】
図２に量子化器１６の好適な構成例を示している。図２に示す量子化器１６は、２つの端子（クロック端子と接地端子）間に２つの共鳴トンネルダイオードＲＴＤ１、ＲＴＤ２が直列に接続され、その一方の共鳴トンネルダイオードＲＴＤ１と並列に電界効果型トランジスタＴｒ１が接続されている。共鳴トンネルダイオードＲＴＤ１、ＲＴＤ２のクロック端子と接地端子間にはクロックパルス電圧（周期ｆｓ）が印加され、入力用のトランジスタＴｒ１には低域通過フィルタ１４を通過した周波数変調信号が入力するようになっている。【００３２】
共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２は、電流−電圧特性がＮ型（電圧制御型）の微分負性抵抗を示す微分負性抵抗素子である。共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２を直列に接続した回路では、クロック端子に入力する電圧に応じて系の安定点が変化する。
すなわち、クロック端子に入力する電圧が２つの共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２のそれぞれのピーク電圧を加えた電圧（両素子のピーク電圧が等しければピーク電圧の２倍）より小さいときは、系の安定点は１点であり（単安定状態）、出力電圧はほぼクロック端子に入力する電圧の１／２となる。
一方、クロック端子に入力する電圧が大きくなって共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２のそれぞれのピーク電圧を加えた電圧より大きくなると、系の安定点は２点になり（双安定状態）、出力電圧は安定点に応じてＶＨ（ハイレベル）かＶＬ（ローレベル）となる。このため、クロック端子に入力するクロック信号を共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２のそれぞれのピーク電圧を加えた電圧より高い側の電圧と低い側の電圧に周期的に変化するようにすれば、電圧が高い側の電圧に上昇するときにスイッチングが起こることになる。このように２つの共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２を直列に接続した構成の場合、クロック信号に応じて単安定状態から双安定状態に転移することとなる。【００３３】
ここで、２点の安定点のどちらの安定点に落ち着くか（すなわち、出力電圧がＶＨかＶＬのいずれになるか）は、２つの共鳴トンネルダイオードＲＴＤ１、ＲＴＤ２のピーク電流の違いによる。例えば、下側の共鳴トンネルダイオードＲＴＤ１のピーク電流が上側の共鳴トンネルダイオードＲＴＤ２のピーク電流より大きければ、出力電圧はＶＬとなる。その反対の場合は、出力電圧はＶＨとなる。トランジスタＴｒ１は、入力電圧に応じて共鳴トンネルダイオードＲＴＤ１のピーク電流を変化させる。このため、入力電圧がローレベルでトランジスタＴｒ１がオフしているときに出力電圧がＶＨになるように設定しておけば、入力電圧がハイレベルになってトランジスタＴｒ１がオンしたときに出力電圧をＶＬとすることができ、この論理回路をインバータとして動作させることができる。【００３４】
上述した説明から明らかなように、図２に示す回路は、クロック信号に応じて単安定状態と双安定状態に切替えられ、双安定状態のときにトランジスタＴｒ１に入力する電圧に応じて出力電圧がＶＨ（ハイレベル）かＶＬ（ローレベル）となる。このため、図２に示す回路は、入力する周波数変調信号を２値に識別する量子化器として用いることができる。
また、図２に示す量子化器１６のサンプリング周波数は、共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２に入力するクロック信号の周波数（ｆｓ）となる。量子化器１６のサンプリング周波数は、量子化器１６に入力する周波数変調信号の周波数範囲に対して充分に大きな周波数に設定される。例えば、入力する周波数変調信号が１．０ＧＨｚ±５００ＭＨｚの場合、量子化器１６のサンプリング周波数を４．０ＧＨｚに設定される。
なお、上述した共鳴トンネルダイオードを用いた論理回路の構成については、特開２００２−２６１６１５号公報や特開２００３−８７１１１号公報に詳しく開示されている。また、微分負性抵抗を示す素子としては、共鳴トンネル素子の他、エサキダイオードなどがあり、このような微分負性抵抗を示す素子を用いて量子化器を構成することもできる。また、トランジスタには、電界効果型トランジスタの他、バイポーラトランジスタを用いることもできる。【００３５】
量子化器１６の出力側に接続される演算回路は、レジスタ１８とＥＸ−ＯＲ回路２０によって構成される。レジスタ１８は、量子化器１６のサンプリング周波数ｆｓと同一のサンプリング周波数で量子化器１６から出力される信号を記憶する。このため、レジスタ１８は１周期前に量子化器１６から出力された信号をＥＸ−ＯＲ回路２０に出力する。このため、ＥＸ−ＯＲ回路２０の出力は、量子化器１６の出力が「１」から「０」に変化したとき、及び、量子化器１６の出力が「０」から「１」に変化したときに、１パルスだけ信号を出力する。【００３６】
上述したΔΣ型モジュレータの動作について説明する。入力端子からアナログ信号が入力すると、電圧制御発振器１０は、その入力するアナログ信号を周波数変調する。この際、電圧制御発振器１０は、目的とする周波数範囲（例えば、５００ＭＨｚ〜１．５ＧＨｚ）より高い周波数範囲（例えば、１０ＧＨｚ±５００ＭＨｚ）に変調する。
電圧制御発振器１０から出力される周波数変調信号は、ミキサ１２によって基準信号（例えば、９ＧＨｚ）とミキシングされ、目的とする周波数範囲（（例えば、５００ＭＨｚ〜１．５ＧＨｚ）となる。そして、ミキサ１２からの信号は、低域通過フィルタ１４で高周波成分（ノイズ成分）が除去され、量子化器１６で量子化される。量子化器１６の出力は、レジスタ１８及びＥＸ−ＯＲ回路２０で演算され、パルス密度信号に変換される。【００３７】
上述の説明から明らかなように、本実施形態のΔΣ型モジュレータでは、電圧制御発振器１０が目的とする周波数範囲よりも高い周波数で周波数変調を行い、その周波数変調信号から基準信号をミキシングすることで目的とする周波数範囲の周波数変調信号とする。このため、電圧制御発振器１０の周波数変調範囲を中心発振周波数に対して小さくできる。このため、電圧制御発振器１０に求められる入力信号に対する線形性の要件が大幅に緩和することが可能となる。
例えば、目的とする周波数範囲が５００ＭＨｚ〜１．５ＧＨｚの場合、通常、中心発振周波数が１ＧＨｚで周波数変調範囲が±５００ＭＨｚとなる。しかしながら、中心発振周波数１ＧＨｚで周波数変調範囲±５００ＭＨｚの条件（中心発振周波数に対し５０％の周波数変調範囲）で線形性を保つことは極めて困難である。これに対し、本実施形態では、中心発振周波数が１０ＧＨｚに対して周波数変調範囲が±５００ＭＨｚ（中心発振周波数に対し５％の周波数変調範囲）となり、上記の場合と比較して、この周波数変調範囲で線形性を保つことは容易となる。
また、本実施形態のΔΣ型モジュレータでは、量子化器１６に共鳴トンネルダイオードを用いている。共鳴トンネルダイオードは、非常に高速に動作することができるため、量子化器１６を高速に動作することができる。このため、量子化器１６のサンプリング周波数を高くすることができ、その変換精度を高くすることができる。【００３８】
なお、上述した実施形態では、図２に示す構成の量子化器を用いたが、量子化器には種々の構成を採ることができる。例えば、図３に示す構成を採ることもできる。図３に示す量子化器では、直列に接続された２つの共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２の接続点にコンデンサＣを介して入力信号が入力する。また、２つの共鳴トンネルダイオードＲＴＤ１，ＲＴＤ２の両端にクロック信号をそれぞれ入力するようにしている。具体的には、共鳴トンネルダイオードＲＴＤ２には所定の直流バイアス電圧を有するクロック信号が与えられ、そのクロック信号と位相が１８０度だけ異なるクロック信号が所定の直流バイアス電圧と共に共鳴トンネルダイオードＲＴＤ１に入力される。
このような構成によると、クロック信号のハイレベル−ローレベルの切替えに対して回路が対称となるため、クロック信号の立ち上がり時にも安定した動作が可能となる。このため、クロック信号の周波数を高くすることが可能となり、量子化器のより高速化を図ることができる。また、この回路の入力を複数に増やせば、容易に重み付き加算閾値論理演算を行うこともでき、論理素子として使うこともできる。
なお、図３は２つの共鳴トンネルダイオードの入力側にコンデンサを接続する例であったが、入力側に接続するインピーダンス素子はコンデンサに限られず、例えば、抵抗やインダクタ、あるいは、これらを組み合わせたものを用いてもよい。また、図４に示すように、２つの共鳴トンネルダイオードの入力側に、さらに共鳴トンネルダイオードを接続するようにしてもよい。【００３９】
（第２実施形態）  次に、本発明の第２実施形態に係るΔΣ型モジュレータについて説明する。図５は第２実施形態に係るΔΣ型モジュレータの構成を示すブロック図である。図５から明らかなように、第２実施形態のΔΣ型モジュレータは、第１実施形態のΔΣ型モジュレータと略同一構成を有し、ミキサ１２に入力する周波数変調信号のみが異なる。
第２実施形態においては、２つの電圧制御発振器１０ａ，１０ｂを有し、電圧制御発振器１０ａで周波数変調された信号ｆ１と、電圧制御発振器１０ｂで周波数変調された信号ｆ２がミキサ１２でミキシングされる。電圧制御発振器１０ｂに入力するアナログ信号は、電圧制御発振器１０ａに入力するアナログ信号に対し正負が逆の相補的関係を有している。このため、電圧制御発振器１０ａで周波数変調された信号ｆ１と、電圧制御発振器１０ｂで周波数変調された信号ｆ２をミキシングすると、その中心発振周波数については減算され、周波数変調範囲については加算される。したがって、目的とする周波数変調信号の周波数範囲に応じて、２つの電圧制御発振器１０ａ，１０ｂの中心発振周波数と、その周波数変調範囲を設定されている。例えば、目的とする周波数変調信号が５００ＭＨｚ〜１．５ＧＨｚの場合、電圧制御発振器１０ａを１０ＧＨｚ±２５０ＭＨｚとし、電圧制御発振器１０ｂを９ＧＨｚマイナス±２５０ＭＨｚとされる。
第２実施形態に係るΔΣ型モジュレータでは、電圧制御発振器１０ａ，１０ｂに相補関係にあるアナログ信号を入力するため、電圧制御発振器１０ａ，１０ｂに要求される線形性の要件をより緩和することができる。また、同一のアナログ信号を制御用入力とするため、両者に同様に働くノイズ（例えば、電源に起因するノイズ）が打ち消されるという利点も有する。【００４０】
なお、第２実施形態に係るΔΣ型モジュレータでは、電圧制御発振器１０ａから出力された信号ｆ１と電圧制御発振器１０ｂから出力された信号ｆ２をミキサ１２でミキシングし、そのミキサでミキシングした信号を量子化器１６に入力させるようにした。しかしながら、第２実施形態と等価なΔΣ型モジュレータは、図３１に示すような構成によっても実現することができる。
すなわち、図３１に示すように、このΔΣ型モジュレータでも、入力信号に応じて周波数を変化させる電圧制御発振器１１ａと、入力信号に応じて周波数を変化させる電圧制御発振器１１ｂを備える。電圧制御発振器１１ａに入力されるアナログ信号と電圧制御発振器１１ｂに入力されるアナログ信号とは、正負が逆の相補的な関係を有している。
電圧制御発振器１１ａから出力される信号は量子化器１７ａに入力される。電圧制御発振器１１ｂから出力される信号は量子化器１７ｂに入力される。量子化器１７ａ，１７ｂは、入力する信号を量子化し、量子化した信号をデジタル信号処理回路１９（プロセッサ）に出力する。
デジタル信号処理回路１９は、量子化器１７ａから入力するデジタル信号と量子化器１７ｂから入力するデジタル信号とに所定の演算（レジスタとＥＸ−ＯＲ回路によって行われる演算）を実施した後に減算する。これによって、デジタル信号処理回路１９は、入力するアナログ信号に応じた多値のパルス密度信号を出力する。
このようなΔΣ型モジュレータでも、電圧制御発振器１１ａと電圧制御発振器１１ｂに同一のアナログ信号を入力するため、両者に共通するノイズ（例えば、電源や基板に起因するノイズ）や偶数次の非線形成分を除去することができる。
なお、上記のΔΣ型モジュレータでも、電圧制御発振器１１ａ，１１ｂの中心発振周波数（すなわち、搬送波周波数）を目的とする周波数変調信号の中心発振周波数（量子化器１７ａ，７ｂのサンプリング周波数）より高く設定することが好ましい。電圧制御発振器１１ａ，１１ｂによ要求される線形性の要件を緩和することができるためである。【００４１】
（第３実施形態）  次に、本発明の第３実施形態に係るΔΣ型モジュレータについて説明する。図６ａには本発明の第３実施形態に係るΔΣ型モジュレータの構成が示されている。第３実施形態に係るΔΣ型モジュレータは、アナログ信号が入力する積分器２２と、積分器２２に接続された１次ΔΣ型モジュレータ３４と、１次ΔΣ型モジュレータ３４に接続された微分回路（レジスタ３６及び加算器３８）と、積分器２２に接続された上限検出器２４と、微分回路及び上限検出器２４に接続されたデジタル信号処理回路４０とで構成される。【００４２】
積分器２２は入力端子から入力するアナログ信号を積分する。積分器２２に入力するアナログ信号には、適当な直流バイアス電圧が加えられ、正の値となるように調整されている。このため、積分器２２の出力は時間の経過に伴って単調増加するようになっている。積分器２２の出力が単調増加することから、このままでは積分器２２の出力が飽和することとなる。そこで、本実施形態では、積分器２２の出力を検出する上限検出器２４を設け、積分器２２の飽和を防止している。【００４３】
上限検出器２４は、積分器２２の出力が所定の閾値を超えたか否かを検出する。積分器２２の出力が所定の閾値を超えると、上限検出器２４はスイッチ２５を操作して積分器２２の出力端子をショートさせる。これによって、積分器２２の出力がリセットされる。したがって、積分器２２の出力端子をリセットさせるスイッチ２５が請求項でいうリセット手段に相当する。
また、上限検出器２４は、積分器２２の出力が所定の閾値を超えたことを検出すると、デジタル信号処理回路４０にパルス信号を出力する。これによって、デジタル信号処理回路４０は、積分器２２がリセットされたことを認識することができる。
なお、上限検出器２４が作動する周波数ｆｓ（すなわち、積分器２２の出力が所定の閾値を超えたか否かを判定する周期）は、１次ΔΣ型モジュレータ３４における量子化器２８のサンプリング周波数ｆｓより低く設定されている。これは、上限検出器２４は積分器２２のリセットを行うだけであるのに対し、量子化器２８の動作速度はΔΣ型モジュレータの変換精度を決定するものであって動作速度を速くする必要があるためである。【００４４】
積分器２２からの出力は１次ΔΣ型モジュレータ３４に入力する。１次ΔΣ型モジュレータ３４は、積分器２６、量子化器２８及び微分回路（レジスタ３０と加算器３２）によって構成することができる。これら各部の作用は、公知の１次のΔΣ型モジュレータと同様である。
なお、１次ΔΣ型モジュレータ３４は周波数変調方式のΔΣ型モジュレータとすることが好ましい。すなわち、図６ｂに示すような構成を採ることが好ましい。周波数変調方式のΔΣ型モジュレータで構成することで、積分器２６の飽和の問題が生じない。また、１次ΔΣ型モジュレータ３４に第１実施形態又は第２実施形態のΔΣ型モジュレータを用いれば、電圧制御発振器の線形性の問題もなく、また、量子化器を高速に作動させることができる。【００４５】
１次ΔΣ型モジュレータ３４の出力側に接続される微分回路は、レジスタ３６と加算器３８によって構成される。レジスタ３６は、１次ΔΣ型モジュレータ３４のサンプリング周期ｆｓと同一周期で１次ΔΣ型モジュレータ３４からの出力を記憶する。このため、加算器３８には、１次ΔΣ型モジュレータ３４からの出力と、レジスタ３６に記憶された出力（１周期前の１次ΔΣ型モジュレータ３４からの出力）が入力される。加算器３８は、１次ΔΣ型モジュレータ３４からの出力からレジスタ３６に記憶された出力を減算する。したがって、加算器３８からの出力は、現在の１次ΔΣ型モジュレータ３４の出力から１周期前の１次ΔΣ型モジュレータ３４の出力を減算したものとなる（すなわち、１次ΔΣモジュレータ３４の出力を微分したものとなる）。【００４６】
ここで、積分器２２の出力は、入力するアナログ信号を実際に積分した値ではなく、実際に積分した値から上限検出器２４によってリセットされた分（リセット数×所定値）だけ減算されたものとなっている。このため、加算器３８から出力されるパルス密度信号も、入力するアナログ信号を実際に積分した値を変換したものとはなっていない。そこで、デジタル信号処理回路４０は、上限検出器２４から出力されるパルス信号をカウントし、そのカウント値に基づいて加算器３８から出力されるパルス密度信号を修正する。これにより、デジタル信号処理回路４０からの出力は、入力するアナログ信号をパルス密度信号に変換したものとなる。【００４７】
上述した説明から明らかなように、第３実施形態のΔΣ型モジュレータでは、１次ΔΣ型モジュレータ３４の入力側に積分器２２を設けると共に、１次ΔΣ型モジュレータ３４の出力側に微分回路（３６，３８）を設けることで、出力信号のフィードバックを行うことなく２次のΔΣ型モジュレータを構成している。出力信号のフィードバックを行わない場合、積分器２２の飽和が問題となるが、本実施形態では上限検出器２４で積分器２２の出力をリセットするため、積分器２２の飽和は問題とならない。また、１次ΔΣ型モジュレータ３４を周波数変調方式のΔΣ型モジュレータとすることで、１次ΔΣ型モジュレータ３４の積分器２６の飽和の問題も生じない。このため、第３実施形態によると、出力信号のフィードバックを行うことなく２次のΔΣ型モジュレータが構成できる。これにより、２次のΔΣ型モジュレータの高速化が実現される。
ここで、第３実施形態では、上限検出器２４の出力を積分器２２側にフィードバックしているが、このフィードバックは積分器２２をリセットするためであり、ΔΣ型モジュレータのような精度は不要である。このため、上限検出器２４の動作周波数を低く設定することができ、このフィードバックを行うことで１次ΔΣ型モジュレータ３４の動作速度を阻害することにはならない。【００４８】
なお、上述した第３実施形態のΔΣ型モジュレータは種々に変形した形態で実施することができる。例えば、図７に示す形態で実施することができる。図７に示すΔΣ型モジュレータは、図６ａに示す第３実施形態のΔΣ型モジュレータと異なり、上限検出器２４にクロック信号を供給せず、上限検出器２４を非同期で動作させている。このため、上限検出器２４からのパルス信号を同期化するため、上限検出器２４とデジタル信号処理回路４０との間にＲＳ−フリップフロップ４２を配している。【００４９】
また、図８に示す形態で実施することもできる。図８に示すΔΣ型モジュレータは、図６ａに示すΔΣ型モジュレータと異なり、入力するアナログ信号が正負の値をもっている場合に対応するために改良されたものである。本実施形態では、積分器２２の出力は上限検出器２４ａと下限検出器２４ｂによってモニターされる。そして、積分器２２の出力が第１所定値を超えたときは、上限検出器２４ａは積分器２２の出力を第１レベル（最小レベル）に設定する。一方、積分器２２の出力が第２所定値（＜第１所定値）を下回ったときは、下限検出器２４ｂは積分器２２の出力を第２レベル（最大レベル）に設定する。これによって、入力するアナログ信号が正負の値をとっても、その入力信号をパルス密度信号に変調することができる。ただし、デジタル信号処理回路４０は、上限検出器２４ａと下限検出器２４ｂのいずれの検出器から出力されたパルス信号かを区別する必要が生じる。このため、図８に示す例では上限検出器２４ａとデジタル信号処理回路４０を接続する配線とは異なる配線で下限検出器２４ｂとデジタル信号処理回路４０を接続している。
なお、上限検出器２４ａとデジタル信号処理回路４０を接続する配線と、下限検出器２４ｂとデジタル信号処理回路４０を接続する配線を同一の配線で共通化することもできる。この場合は、上限検出器２４ａから出力されるパルス信号と下限検出器２４ｂから出力されるパルス信号の正負を逆にすればよい。
また、図８に示すΔΣ型モジュレータにおいても、図７に示すΔΣ型モジュレータと同様に、上限検出器２４ａと下限検出器２４ｂを非同期で動作するようにしてもよい。この場合は、各検出器２４ａ，２４ｂとデジタル信号処理回路４０との間にＲＳ−フリップフロップ４２を配すればよい。
さらに、図６ａ，６ｂ，７，８に示す各ΔΣ型モジュレータは、１次ΔΣ型モジュレータ３４の入力側に複数の積分器を配し、それに応じて１次ΔΣ型モジュレータ３４の出力側に微分回路を配することで、より高次のΔΣ型モジュレータを構成することができる。高次のΔΣ型モジュレータを構成する場合、各積分器に検出回路を設け、積分器の出力をリセットするようにすればよい。【００５０】
（第４実施形態）  次に、本発明の第４実施形態に係るΔΣ型モジュレータについて説明する。図９には第４実施形態に係るΔΣ型モジュレータの構成が示されている。第４実施形態に係るΔΣ型モジュレータは、いわゆるＭＡＳＨ方式のΔΣ型モジュレータである。このΔΣ型モジュレータは、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）と、２段目のΔΣ型モジュレータ５４を備える。【００５１】
１段目のΔΣ型モジュレータはフィードバック方式のΔΣ型モジュレータである。すなわち、入力信号を積分する積分器４４と、積分器４４の出力を量子化する量子化器４６と、量子化器４６のデジタル出力をアナログ信号に変換するデジタル−アナログ変換器４８と、デジタル−アナログ変換器１１４で変換されたアナログ信号を極性を反転して、入力するアナログ信号に加算する加算器４２によって構成されている。【００５２】
上述した１段目のΔΣ型モジュレータは、加算器５０を介して２段目のΔΣ型モジュレータ５４に接続される。加算器５０には、量子化器４６からの出力と、積分器４４からの出力が入力する。加算器５０は、積分器４４からの出力を極性を反転して、量子化器４６からの出力に加算する。加算器５０からの出力はアンプ５２を介して２段目のΔΣ型モジュレータ５４に入力する。【００５３】
２段目のΔΣ型モジュレータ５４は周波数変調方式のΔΣ型モジュレータである。ΔΣ型モジュレータ５４のサンプリング周波数ｆｓ２は、１段目のΔΣ型モジュレータ（すなわち、量子化器４６）のサンプリング周波数ｆｓ１より高く設定されている。
なお、ΔΣ型モジュレータ５４には、実施形態１又は２に記載のΔΣ型モジュレータを用いることができる。実施形態１又は２に記載のΔΣモジュレータを用いることで、サンプリング周波数ｆｓ２を高くすることができ、２段目のΔΣ型モジュレータ５４を高速で動作させることができる。【００５４】
ΔΣ型モジュレータ５４の出力は、微分回路（５６，５８）及びアンプ６０を介してデジタル信号処理回路６２に入力する。デジタル信号処理回路６２には、１段目のΔΣ型モジュレータの量子化器４６からの出力も入力する。デジタル信号処理回路６２は、１段目のΔΣ型モジュレータと２段目のΔΣ型モジュレータ５４からの信号を処理（演算）し、入力するアナログ信号に応じたパルス密度信号を出力する。デジタル信号処理回路６２の処理は、公知のＭＡＳＨ方式のそれと同様とすることができる。
なお、２段目のΔΣ型モジュレータ５４の入力側にアンプ５２を配し、２段目のΔΣ型モジュレータ５４の出力側にアンプ６０を配したのは、２段目のΔΣ型モジュレータ５４への入力が大きくなりすぎないためである。【００５５】
上述した第４実施形態に係るΔΣ型モジュレータでは、２段目のΔΣ型モジュレータ５４の精度によって全体の精度が決定される。このため、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）は高速に動作する必要がなく、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）をフィードバック方式のΔΣ型モジュレータとしている。これによって、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）の積分器４４が飽和することがないようにしている。一方、２段目のΔΣ型モジュレータ５４には周波数変調方式を用い、そのサンプリング周波数ｆｓ２を高く設定している。これによって、入力するアナログ信号をパルス密度信号に高い精度で変換することができる。【００５６】
なお、上述した第４実施形態のΔΣ型モジュレータは、２段のＭＡＳＨ方式のΔΣ型モジュレータであったが、本発明の技術によると複数段のＭＡＳＨ方式のΔΣ型モジュレータを構成することもできる。複数段とした場合、最終段より前のΔΣ型モジュレータをフィードバック方式で構成し、最終段のΔΣ型モジュレータのみを周波数変調方式として構成することができる。これによって、最終段より前のΔΣ型モジュレータの積分器の飽和を防止しつつ、最終段のΔΣ型モジュレータを高速で動作させ、その変換精度を高くすることが可能となる。また、１段目のΔΣ型モジュレータを高次のΔΣ型モジュレータで構成し、変換精度を向上することもできる。
また、図１０に示すように、図９に示すΔΣ型モジュレータにおいて２段目のΔΣ型モジュレータ５４側に設けられるアンプ５２、微分回路（５６，５８）及びアンプ６０を省き、２段目のΔΣ型モジュレータ５４の出力をそのままデジタル信号処理回路６２に入力するようにしてもよい。この場合、デジタル信号処理回路６２は、ΔΣ型モジュレータ５４の出力にゲイン補正及び微分処理を行い、その処理の後にパルス密度信号に変換する処理を行うこととなる。
さらに、図１１に示すように、図１０に示すΔΣ型モジュレータにおいて２段目のΔΣ型モジュレータ５４を発振器５１及び量子化器５３に置き換えることもできる。この場合、デジタル信号処理回路６２は、量子化器５３の出力に所定の論理演算（図１のレジスタ１８及びＥＸ−ＯＲ回路２０で行われる演算）やゲイン補正及び微分処理を行い、その後にパルス密度信号に変換する処理を行う。なお、図１１に示すΔΣ型モジュレータにおいては、デジタル信号処理回路６２が、量子化器５３から出力される信号に発振器５１の入力−出力周波数特性を考慮した補正を行うことが好ましい。これによって、より正確にパルス密度信号に変換することができる。なお、発振器５１の入力−出力周波数特性を考慮した補正は、発振器５１の入力−出力周波数特性を予め測定しておき、その測定結果に基づいて補正を行うようにしてもよい。あるいは、発振器５１の入力−出力周波数特性を測定する測定器を別途設け、その測定器からの出力をデジタル信号処理回路６２に入力し、その入力に基づいて補正を行うようにしてもよい。【００５７】
（第５実施形態）  次に、本発明の第５実施形態に係るΔΣ型モジュレータについて説明する。図１２には第５実施形態に係るΔΣ型モジュレータの構成が示されている。第５実施形態に係るΔΣ型モジュレータは、いわゆるカスケード型のΔΣ型モジュレータであり、図９に示すＭＡＳＨ方式のΔΣ型モジュレータと略同様に構成されている。ただし、第５実施形態に係るΔΣ型モジュレータでは、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）の積分器４４の出力のみが２段目のΔΣ型モジュレータ５４に入力する点で異なる。
第５実施形態に係るΔΣ型モジュレータでも、２段目のΔΣ型モジュレータ５４の精度によって全体の精度が決定される。このため、１段目のΔΣ型モジュレータ（４２，４４，４６，４８）は高速に動作する必要がなく、２段目のΔΣ型モジュレータ５４のみを高速で動作させている。２段目のΔΣ型モジュレータ５４には周波数変調方式を採用し、そのサンプリング周波数ｆｓ２を高く設定していることは、第４実施形態と同様である。
なお、上述した第５実施形態のΔΣ型モジュレータは、２段のカスケード型のΔΣ型モジュレータであったが、複数段のカスケード型のΔΣ型モジュレータを構成することも可能である。また、１段目のΔΣ型モジュレータを高次のΔΣ型モジュレータで構成し、変換精度を向上することができる。【００５８】
なお、上述したＭＡＳＨ方式のΔΣ型モジュレータと同様に、図１２に示すΔΣ型モジュレータにおいて２段目のΔΣ型モジュレータ５４側に設けられるアンプ５２、微分回路（５６，５８）及びアンプ６０を省き、２段目のΔΣ型モジュレータ５４の出力をそのままデジタル信号処理回路６２に入力するようにしてもよい（図１３参照）。この場合、デジタル信号処理回路６２は、ΔΣ型モジュレータ５４の出力にゲイン補正及び微分処理を行い、その処理の後にパルス密度信号に変換する処理を行うこととなる。
さらに、図１３に示すΔΣ型モジュレータにおいて２段目のΔΣ型モジュレータ５４を発振器５１及び量子化器５３に置き換えることもできる（図１４参照）。この場合、デジタル信号処理回路６２は、量子化器５３の出力に所定の論理演算（図１のレジスタ１８及びＥＸ−ＯＲ回路２０で行われる演算）やゲイン補正及び微分処理を行い、その後にパルス密度信号に変換する処理を行う。なお、図１３に示すΔΣ型モジュレータにおいても、デジタル信号処理回路６２が、量子化器５３から出力される信号に発振器５１の入力−出力周波数特性を考慮した補正を行うことが好ましい。【００５９】
（第６実施形態）  次に、本発明の第６実施形態に係るΔΣ型モジュレータについて説明する。図１５には第６実施形態に係るΔΣ型モジュレータの構成が示されている。第６実施形態に係るΔΣ型モジュレータは、１次のΔΣ型モジュレータ６８の入力側に積分器６６を設け、ΔΣ型モジュレータ６８の出力側に微分回路（７０，７２）を設けることで、出力信号のフィードバックを行うことなく２次のΔΣ型モジュレータとしている。
このΔΣ型モジュレータでは、積分器６６の入力側にバンドパスフィルタ６４を設ける。このため、入力するアナログ信号はバンドパスフィルタ６４によって所定の周波数帯の信号とされ、その狭い周波数帯のアナログ信号が積分器６６に入力する。すなわち、アナログ信号から積分器６６の飽和の原因となる低周波成分が除去され、積分器６６の飽和が抑制される。この狭帯域ΔΣ型モジュレータは、無線における中間周波数の信号を扱うときに有効となる。
なお、第６実施形態におけるΔΣ型モジュレータ６８には、フィードバック方式と周波数変調方式のいずれの方式を用いることができるが、周波数変調方式を採用することが好ましい。周波数変調方式を用いることで出力信号のフィードバックが不要となり、高速動作が可能となるためである。
また、上述した実施形態では２次のΔΣ型モジュレータの例であったが、バンドパスフィルタを適切に設計することによって、高次のΔΣ型モジュレータを構成することも可能である。【００６０】
（第７実施形態）  次に、本発明の第７実施形態に係るΔΣ型モジュレータについて説明する。図１６には本発明の第７実施形態に係るΔΣ型モジュレータが示されている。
第７実施形態に係るΔΣ型モジュレータは、既に説明した周波数変調方式のΔΣ型モジュレータであり、電圧制御発振器１０と量子化器１６の間にリミッタアンプ１１が配されていることを特徴としている。このΔΣ型モジュレータでは、電圧制御発振器１０から出力される周波数変調信号はリミッタアンプ１１を介して量子化器１６に入力する。周波数変調信号はリミッタアンプ１１を通ることで、方形波的な波形となる。このため、量子化器１６における２値の識別が容易化され、量子化器１６の感度に対する要求が緩和される。これによって、ΔΣ型モジュレータの高速化を図ることができる。
なお、リミッタアンプ１１としては、図１７に示すように、共鳴トンネルダイオードＲＴＤｉｊと伝送線路Ｌｉを用いて構成することができる。共鳴トンネルダイオードＲＴＤｉｊは高速動作が可能であるため、共鳴トンネルダイオードＲＴＤｉｊを用いてリミッタアンプ１１を構成することで、リミッタアンプ１１を高速動作することができる。【００６１】
（第８実施形態）  次に、本発明の第８実施形態に係るΔΣ型モジュレータについて説明する。図１８には本発明の第８実施形態に係るΔΣ型モジュレータが示されている。
第８実施形態に係るΔΣ型モジュレータでは、電圧制御発振器１０に４つの量子化器１６ａ，１６ｂ，１６ｃ，１６ｄが並列に接続され、各量子化器１６ａ，１６ｂ，１６ｃ，１６ｄの出力がデジタル信号処理回路７４に入力するようにしている。量子化器１６ａ，１６ｂ，１６ｃ，１６ｄに入力する各クロック信号は、同一周波数で、かつ、その位相が順にπ／４ずつ遅れるようにしている。このため、量子化器１６ａ，１６ｂ，１６ｃ，１６ｄは、１つのクロック信号が入力する間に、異なるタイミングで４つの量子化信号を出力することとなる。デジタル信号処理回路７４は、各量子化器１６ａ，１６ｂ，１６ｃ，１６ｄから出力される量子化信号をパルス密度信号に変換し、そのパルス密度信号を出力する。本実施形態によると、実際のクロック周波数の４倍のクロック周波数を与えたときと同等の速度で動作することとなり、高い精度を得ることができる。
なお、上述した図１８に示す実施形態では、量子化器１６ａ，１６ｂ，１６ｃ，１６ｄに入力するクロック信号の位相を異ならせたが、本発明はこのような例に限られない。例えば、図１９に示すように、各量子化器７８ａ，７８ｂ，７８ｃ，７８ｄに入力する周波数変調信号を、遅延回路７６ａ，７６ｂ，７６ｃによってクロック周期の１／４ずつ位相を遅らせるようにしてもよい。このような構成によっても、実際のクロック周波数の４倍のクロック周波数を与えたときと同等の速度で周波数変調信号がサンプリングされ、高い精度を得ることができる。また、図１９に示す構成では、量子化器７８ａ，７８ｂ，７８ｃ，７８ｄの出力を同相とすることができるため、その後のデジタル信号処理８０へのデータの受け渡しを容易に行うことができる。【００６２】
（実施例）  図５に示す構成のΔΣ型モジュレータを実際に回路設計し、その特性をシュミレーションした結果を説明する。
電圧制御発振器１０ａ、１０ｂは複数のオシレータを接続したリングオシレータで構成した（図２０）。各オシレータの回路構成を図２１に示す。図２１に示すように、複数のＰ−ＭＯＳＦＥＴ（ゲート側から矢印のＦＥＴ）とＮ−ＭＯＳＦＥＴ（ゲート側に矢印のＦＥＴ）によって構成した。
加算器１２の回路構成を図２２に示す。図２２に示すように、加算器１２も複数のＰ−ＭＯＳＦＥＴ（ゲート側から矢印のＦＥＴ）とＮ−ＭＯＳＦＥＴ（ゲート側に矢印のＦＥＴ）によって構成した。図２２に示す回路構成を採用することで、電圧制御発振器１０ａ，１０ｂから入力する信号の差の周波数成分を大きく取り出せるようにしている。
また、低域通過フィルタ１４の回路構成を図２３に、量子化器１６の回路構成を図２４に示す。
上述した回路（図２０〜２４）を用いて構成されたΔΣ型モジュレータに対して、入力信号を１ＭＨｚ、量子化器１６のサンプリング周波数を４００ＭＨｚとして、シミュレーションを行った。シミュレーション結果を図２５に示す。図２５において、縦軸は信号の強度、横軸は周波数を表している。図２５に示すように、良好なノイズシェーピング特性が得られることが確認できた。【００６３】
また、共鳴トンネルダイオードを用いて量子化器を実際に製作し、その製作した量子化器について動作確認実験を行った。図２６は実験に用いた装置の構成を模式的に示している。量子化器には信号生成器（signal generator）からのＦＭ信号（周波数変調信号）を入力した。量子化器の出力はストレージオシロスコープで測定し、その測定結果をコンピュータで解析した。図２７に測定された量子化器の出力波形を示す。測定条件は、入力信号を１ＭＨｚとし、サンプリング周波数を２０ＧＨｚとした。図２７に示すように、良好なノイズシェービング特性が得られた。【００６４】
以上、本発明のいくつかの実施形態を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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