(57)【特許請求の範囲】
【請求項１】
リーダライタから外部クロックが提供され、前記リーダライタとの間でデータの送受信を行うＩＣカードであって、
内部クロックに基づいて信号処理を行う、制御回路とメモリとを有する、信号処理回路と、
前記リーダライタから供給される外部クロックを、指定されたてい倍率に基づいて、てい倍して、前記内部クロックを生成する周波数てい倍回路と、
を有し、
前記メモリは、前記外部クロックの最大許容周波数と、前記外部クロックの最大許容周波数より高い前記信号処理回路の最大動作周波数とを記憶しており、
前記制御回路は、前記リーダライタから供給される外部クロックの最大周波数を示すデータを前記リーダライタに送信する初期応答時に、前記メモリに記憶された前記信号処理回路の最大動作周波数を、前記メモリに記憶された前記外部クロックの最大許容周波数で除算して前記てい倍率を算出し、当該算出したてい倍率を前記周波数てい倍回路に指定する、
ＩＣカード。
【請求項２】
当該ＩＣカードは、
前記外部クロックが供給され、供給された前記外部クロックに基づいて、前記リーダライタからデータを受信し、前記信号処理回路からのデータを前記リーダライタに送信する、送受信回路と、
前記送受信回路と前記信号処理回路との間に設けられ、前記送受信するデータの速度調整を行う、バッファ回路と
をさらに有する、
請求項１に記載のＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リーダライタとの通信を行うＩＣカードに関する。
【０００２】
【従来の技術】
ＩＣカードは、一般的に、リーダライタからリセット信号が供給されると、初期応答（ＡＴＲ）を返信する。ＩＣカードは、利用される端末環境により、初期応答値が異なる。
ＩＣカードに搭載されるＩＣチップには種々のタイプがあり、各タイプに応じた最大動作周波数を有する。
【０００３】
【発明が解決しようとする課題】
ＩＣカードは、リーダライタから供給される外部クロック信号をてい倍し、外部クロック信号周波数よりも高い周波数の内部クロック信号を生成することで、ＩＣチップの内部の信号処理速度を向上することが可能である。
この場合、内部クロック信号周波数が、ＩＣチップでの信号処理が可能な最大動作周波数以下になるように、てい倍を行う必要がある。
本発明の目的は、信号処理速度を向上可能なＩＣカードを提供することにある。
【０００４】
本発明によれば、リーダライタから外部クロックが提供され、前記リーダライタとの間でデータの送受信を行うＩＣカードであって、
内部クロックに基づいて信号処理を行う、制御回路とメモリとを有する、信号処理回路と、前記リーダライタから供給される外部クロックを、指定されたてい倍率に基づいて、てい倍して、前記内部クロックを生成する周波数てい倍回路と、を有し、
前記メモリは、前記外部クロックの最大許容周波数と、前記外部クロックの最大許容周波数より高い前記信号処理回路の最大動作周波数とを記憶しており、
前記制御回路は、前記リーダライタから供給される外部クロックの最大周波数を示すデータを前記リーダライタに送信する初期応答時に、前記メモリに記憶された前記信号処理回路の最大動作周波数を、前記メモリに記憶された前記外部クロックの最大許容周波数で除算して前記てい倍率を算出し、当該算出したてい倍率を前記周波数てい倍回路に指定する、
ＩＣカードが提供される。
【０００５】
好ましくは、当該ＩＣカードは、
前記外部クロックが供給され、供給された前記外部クロックに基づいて、前記リーダライタからデータを受信し、前記信号処理回路からのデータを前記リーダライタに送信する、送受信回路と、
前記送受信回路と前記信号処理回路との間に設けられ、前記送受信するデータの速度調整を行う、バッファ回路と
をさらに有する。
【０００６】
てい倍回路は、リーダライタからの外部クロック信号を初期応答値に基づいててい倍し、内部クロック信号を生成する。この内部クロック信号の周波数は、外部クロック信号周波数よりも大きく、信号処理回路の最大動作周波数以下とすることで、信号処理回路の信号処理速度を向上可能である。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照して説明する。
【０００８】
図１は、本発明に係るＩＣカードの実施の形態を示す概略的なブロック構成図である。
このＩＣカード１０は、インタフェース回路（Ｉ／Ｆ回路）１１，１２と、中央処理装置（ＣＰＵ）９とを有する。ＣＰＵ９は、例えば１チップマイクロコンピュータ（１チップマイコン）により構成され、てい倍回路１と、送受信回路２と、信号処理回路６とを有する。
【０００９】
Ｉ／Ｆ回路１１は、リーダライタ２０から外部クロック信号ＣＬＫ０が供給され、供給された外部クロック信号ＣＬＫ０をＣＰＵ９に適した信号形態でＣＰＵ９に供給する。
Ｉ／Ｆ回路１２は、リーダライタ２０から種々の信号ＤＴ０が供給され、供給された信号ＤＴ０をＣＰＵ９に適した信号形態でＣＰＵ９に供給する。また、Ｉ／Ｆ回路１２は、ＣＰＵ９から種々の信号ＤＴ１が供給され、供給された信号ＤＴ１をリーダライタ２０に適した信号形態でリーダライタ２０に供給する。
【００１０】
送受信回路２は、送信回路および受信回路の機能を有する。この送受信回路２は、Ｉ／Ｆ回路１１から外部クロック信号ＣＬＫ０が供給され、供給された外部クロック信号ＣＬＫ０に基づいて送受信動作を行う。
送受信回路２は、Ｉ／Ｆ回路１２から信号ＤＴ０が供給され、供給された信号ＤＴ０を信号処理回路６に供給する。また、送受信回路２は、信号処理回路６から信号ＤＴ１が供給され、供給された信号ＤＴ１をＩ／Ｆ回路１２を介してリーダライタ２０に供給する。
【００１１】
バッファ回路３は、外部クロック信号ＣＬＫ０と内部クロック信号ＣＬＫ１とが供給される。このバッファ回路３は、送受信回路２と信号処理回路６との間の信号転送の速度調整を行う。
【００１２】
てい倍回路１は、Ｉ／Ｆ回路１１から外部クロック信号ＣＬＫ０が供給される。このてい倍回路１は、外部クロック信号ＣＬＫ０を初期応答値に基づいててい倍し、外部クロック信号周波数以上の周波数の内部クロック信号ＣＬＫ１を生成する。そして、内部クロック信号ＣＬＫ１を信号処理回路６に供給する。
【００１３】
信号処理回路６は、制御回路４と、メモリ５とを有する。
この信号処理回路６は、内部クロック信号ＣＬＫ１に基づいて種々の処理を行う。また、信号処理回路６は、リーダライタ２０から供給される外部クロック信号ＣＬＫ０の最大許容周波数を示す初期応答を、送受信回路２によりリーダライタ２０に返信する。
【００１４】
制御回路４は、ＩＣカード１０またはＣＰＵ９の全体を制御するコントローラであり、内部クロック信号ＣＬＫ１を用いて種々の信号処理および演算処理を行う。この制御回路４は、てい倍を制御する制御信号Ｓ４を、てい倍回路１に出力する。
【００１５】
また、制御回路４は、送受信回路２からの信号ＤＴ０がバッファ回路３を介して供給され、供給された信号ＤＴ０に基づいて種々の信号処理を行う。
なお、送受信回路２からの信号ＤＴ０のうち、リセット信号以外のデータ信号はバッファ回路３を介して制御回路４に供給し、リセット信号は送受信回路２から直接的に制御回路４に供給する構成としてもよい。リセット信号は、Ｉ／Ｆ回路１２から直接的に制御回路４に供給される構成としてもよい。
【００１６】
また、制御回路４は、信号ＤＴ１を生成し、この信号ＤＴ１をバッファ回路３を介して送受信回路２に供給する。信号ＤＴ１は、例えば、リーダライタ２０に対する初期応答信号とし、この初期応答信号は、リーダライタ２０からの外部クロック信号ＣＬＫ０の最大許容周波数ｆａおよび通信条件を示すデータを有する。また、制御回路４は、メモリ５のアクセス制御を行う。
【００１７】
メモリ５は、外部クロック信号ＣＬＫ０の最大許容周波数ｆａを示すデータＦＩと、信号処理回路６の最大動作周波数ｆｍを示すデータとを記憶しており、これらのデータを制御回路４に供給する。なお、メモリ５は、リーダライタ２０からアクセスされるデータを記憶する構成としてもよい。
【００１８】
制御回路４は、最大許容周波数ｆａおよび最大動作周波数ｆｍに基づいて制御信号Ｓ４を生成し、この制御信号Ｓ４をてい倍回路１に出力する。
てい倍回路１は、制御信号Ｓ４に基づき、リーダライタ２０から供給される最大許容周波数ｆａ以下の周波数の外部クロック信号ＣＬＫ０をてい倍し、内部クロック信号ＣＬＫ１を生成する。この内部クロック信号ＣＬＫ１の周波数は、外部クロック信号ＣＬＫ０の周波数よりも大きく、信号処理回路６の最大動作周波数ｆｍ以下である。
【００１９】
図２は、外部クロック信号の最大許容周波数と、当該最大許容周波数を示すデータとの対応を例示する概略的な説明図である。
例えば、ＪＩＳ  Ｘ  ６３０４や、ＩＳＯ／ＩＥＣ  ７８１６−３には、初期応答の内容を規定する記述がある。
ＩＣカード１０がリセット後に返信する初期応答（初期応答信号）は、開始キャラクタＴＳ、構成表示キャラクタＴ０、接続情報キャラクタＴＡ１，ＴＢ１，ＴＣ１等の情報を有する。接続情報キャラクタＴＡ１は、外部クロック信号ＣＬＫ０の最大許容周波数ｆａを示すデータＦＩを有する。
【００２０】
データＦＩ＝１である場合は、最大許容周波数ｆａは５ＭＨｚである。
データＦＩ＝２である場合は、最大許容周波数ｆａは６ＭＨｚである。
データＦＩ＝３である場合は、最大許容周波数ｆａは８ＭＨｚである。
データＦＩ＝４である場合は、最大許容周波数ｆａは１２ＭＨｚである。
データＦＩ＝５である場合は、最大許容周波数ｆａは１６ＭＨｚである。
データＦＩ＝６である場合は、最大許容周波数ｆａは２０ＭＨｚである。
例えば、ＦＩ＝５である場合は、外部クロック信号ＣＬＫ０の周波数が１６ＭＨｚ以下であるとき、ＩＣカード１０は信号処理が可能である。
【００２１】
制御回路４は、外部クロック信号ＣＬＫ０の最大許容周波数ｆａとてい倍率（てい倍の倍率）との乗算値が、信号処理回路６の最大動作周波数ｆｍ以下となるように、てい倍回路１のてい倍率を制御信号Ｓ４により指定する。
てい倍回路１のてい倍率は、最大動作周波数ｆｍを最大許容周波数ｆａで除算した除算値（ｆｍ／ｆａ）以下であって、当該除算値（ｆｍ／ｆａ）と同一または略同一とすることで、内部クロック信号ＣＬＫ１の周波数を最大動作周波数ｆｍに近づけることができ、信号処理速度をより向上可能である。
【００２２】
てい倍回路１は、内部クロック信号ＣＬＫ１の周波数を外部クロック信号ＣＬＫ０の周波数の２のべき数にする構成としてもよく、このようにすることで、てい倍回路１を簡単な構成にすることが可能である。
【００２３】
Ｉ／Ｆ回路１１，１２は、ＩＣカード１０が接触式のＩＣカードである場合は、外部接続端子により構成してもよく、ＩＣカード１０が非接触式のＩＣカードである場合は、電気信号と電波との変換を行うアンテナ装置等の変換回路により構成してもよい。
また、上記実施の形態は本発明の例示であり、本発明は上記実施の形態に限定されない。
【００２４】
【発明の効果】
以上に説明したように、本発明によれば、信号処理速度を向上可能なＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明に係るＩＣカードの実施の形態を示す概略的なブロック構成図である。
【図２】外部クロック信号の最大許容周波数と、当該最大許容周波数を示すデータとの対応を例示する概略的な説明図である。
【符号の説明】
１…てい倍回路（逓倍回路）、２…送受信回路、３…バッファ回路、４…制御回路、５…メモリ、６…信号処理回路、９…中央処理装置（ＣＰＵ）、１０…ＩＣカード、１１，１２…Ｉ／Ｆ回路、２０…リーダライタ、ＣＬＫ０…外部クロック信号、ＣＬＫ１…内部クロック信号、Ｓ４…制御信号。
【図１】
0004703821.tif 000002
【図２】
0004703821.tif 000003