(57)【特許請求の範囲】
【請求項１】
チャネルが形成される半導体基板の領域と、
当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部と、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に形成されているソース領域とドレイン領域と、
前記ソース領域および前記ドレイン領域の間のチャネルが形成される半導体基板上において前記エクステンション部の端部にかかる位置まで形成されているゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように形成された、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層と、
前記応力調整層上に形成された層間膜と、を有し、
前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状である、
絶縁ゲート電界効果トランジスタ。
【請求項２】
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、  前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、
前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、
前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する第一応力調整層を形成するステップと、
前記第一応力調整層の上層に第一層間膜を形成するステップと、
前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一応力調整層および前記第一層間膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、
少なくとも前記ゲート電極の上層に第二応力調整層を形成するステップと、
前記第二応力調整層上に第二層間膜を形成するステップと、を含み、
前記各ステップは記載順に実施され、
前記ソース領域、前記ドレイン領域および前記第一応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記第一応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記第一応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状を示すように実施される、
絶縁ゲート電界効果トランジスタの製造方法。
【請求項３】
前記第二応力調整層を形成するステップの後に、前記ゲート電極の上部以外に存在する前記第二応力調整層を除去するステップをさらに有する、
請求項２記載の絶縁ゲート電界効果トランジスタの製造方法。
【請求項４】
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、  前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、
前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、
前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、
前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように第一層間膜を形成するステップと、
前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一層間膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、
前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、
前記一対のエクステンション部、前記ソース領域および前記ドレイン領域の上部に残された前記第一層間膜を除去するステップと、
前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層を形成するステップと、
前記応力調整層上に第二層間膜を形成するステップと、を含み、
前記各ステップは記載順に実施され、
前記ソース領域、前記ドレイン領域および前記応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状を示すように実施される、
絶縁ゲート電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタ及びその製造方法に係り、特に、チャネル内におけるキャリアの移動度を大きくすることができる絶縁ゲート電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの寄生抵抗と寄生容量を減らして高速動作を実現する方法として、ゲート長を短くするものがある。しかし、ゲート長を短くしていくと、ゲートがオフになっているときにもソースとドレインの間に電流が流れてしまういわゆる短チャネル効果が発生する。そこで、短チャネル効果を抑制するために、ドレイン端の電界強度を弱くする必要がある。
【０００３】
例えば、特許文献１に記載されているＭＩＳ型半導体装置では、高濃度のソース・ドレイン領域をエピタキシャル成長により再成長させ、これらの領域をチャネルよりも高い場所に形成している。このようにすることで、ゲート長を短くした場合であっても、短チャネル効果の発生を抑制することができる。
【０００４】
また、図１３に示した絶縁ゲート電界効果トランジスタ１のように高濃度のソース・ドレイン領域からチャネル側に延びるエクステンション部を設けるものもある。すなわち、図１３に示した絶縁ゲート電界効果トランジスタ１では、ゲート電極Ｇが上部に形成されたゲート絶縁膜３の下にチャネルが形成される半導体基板２の領域と、その領域にそれぞれ接し互いに離れて形成されている２つのエクステンション部４（ソース電極Ｓ側のエクステンション部とドレイン電極Ｄ側のエクステンション部）が設けられている。そして、これらのエクステンション部４の対向端から互いに離反する向きにさらに離れ、エクステンション部４上に一段高く形成されたソース領域５とドレイン領域６を有している。
【０００５】
なお、図１３に示した絶縁ゲート電界効果トランジスタ１では、ソース領域５とドレイン領域６が形成されていないエクステンション部４の表面と、ゲート絶縁膜３の側面はＳｉＮからなる絶縁膜７で覆われている。また、ゲート絶縁膜３は下層のＳｉ酸化膜３ａと上層の多結晶シリコン膜３ｂの２層からなっており、Ｓｉ酸化膜３ａの一部はエクステンション部４にかかる領域まで乗り上げている。なお、符号１６は電界効果トランジスタの構成部分を覆う層間膜である。図１３に示した絶縁ゲート電界効果トランジスタ１では、エクステンション部４の存在により、ソース領域５及びドレイン領域６をチャネルから離すことができ、短チャネル効果が抑制される。
【０００６】
【特許文献１】特開２０００−８２８１３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１及び図１３に示した電界効果トランジスタでは、短チャネル効果を抑制することが可能である。しかしながら、電界効果トランジスタにはさらに、短チャネル効果を抑制することにより得られる高速動作以上の高速動作が求められている。
本発明が解決しようとする課題は、一層の高速動作が可能な絶縁ゲート電界効果トランジスタ及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る絶縁ゲート電界効果トランジスタは、
チャネルが形成される半導体基板の領域と、当該領域にそれぞれ接し互いに離れて前記半導体基板上に形成されている一対のエクステンション部と、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に形成されているソース領域とドレイン領域と、前記ソース領域および前記ドレイン領域の間のチャネルが形成される半導体基板上において前記エクステンション部の端部にかかる位置まで形成されているゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように形成された、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層と、前記応力調整層上に形成された層間膜と、を有し、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状である。
【００１３】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する第一応力調整層を形成するステップと、前記第一応力調整層の上層に第一層間膜を形成するステップと、前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一応力調整層および前記第一層間膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、少なくとも前記ゲート電極の上層に第二応力調整層を形成するステップと、前記第二応力調整層上に第二層間膜を形成するステップと、を含み、前記各ステップは記載順に実施され、前記ソース領域、前記ドレイン領域および前記第一応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記第一応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記第一応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状を示すように実施される。
【００１４】
さらに、本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、
前記第二応力調整層を形成するステップの後に、前記ゲート電極の上部以外に存在する前記第二応力調整層を除去するステップをさらに有する。
【００１５】
本発明に係る絶縁ゲート電界効果トランジスタの製造方法は、
チャネルが形成される箇所の半導体基板の上にダミーゲート層を形成するステップと、前記チャネルが形成される箇所に相当する箇所の半導体基板にそれぞれ接し互いに離れた一対のエクステンション部を前記半導体基板上に成長により形成するステップと、前記エクステンション部の端部の上層であって、前記ダミーゲート層の側壁を覆うように酸化シリコン膜のサイドウォールを形成するステップと、前記一対のエクステンション部の対向端から互いに離反する向きにさらに離れて前記エクステンション部上に一対のソース領域およびドレイン領域を成長により形成するステップと、前記ダミーゲート層、前記酸化シリコン膜、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように第一層間膜を形成するステップと、前記ダミーゲート層および前記酸化シリコン膜の上部の部分の前記第一層間膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜を除去するステップと、前記ダミーゲート層および前記酸化シリコン膜が除去されて形成された空洞内における前記半導体基板上において前記エクステンション部の端部にかかる位置までゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の上部の部分にゲート電極を形成するステップと、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域の上部に残された前記第一層間膜を除去するステップと、前記ゲート電極、前記一対のエクステンション部、前記ソース領域および前記ドレイン領域を被覆するように、前記チャネルが形成される半導体基板の領域に応力を印加する応力調整層を形成するステップと、前記応力調整層上に第二層間膜を形成するステップと、を含み、前記各ステップは記載順に実施され、前記ソース領域、前記ドレイン領域および前記応力調整層を形成するステップは、前記ゲート電極側の、前記ソース領域の端部および前記ドレイン領域の端部の各々で、前記応力調整層がゲート長方向の断面視において各々２つの鋭角を有するように形成され、前記応力調整層の被覆形状が前記断面視においてＺ字状またはＺの鏡文字状を示すように実施される。
【発明の効果】
【００１６】
本発明の絶縁ゲート電界効果トランジスタでは、応力調整層の存在によりチャネルに応力が加わる。そのため、チャネル内におけるキャリアの移動度を大きくすることができ、トランジスタの高速動作の実現ができる。また、本発明の絶縁ゲート電界効果トランジスタの製造方法により製造された電界効果トランジスタも応力調整層が形成されているのでチャネルに応力が加わる。そのため、チャネル内におけるキャリアの移動度を大きくすることができ、トランジスタの高速動作の実現ができる。
【発明を実施するための最良の形態】
【００１７】
本発明に係る絶縁ゲート電界効果トランジスタの実施形態について図１を参照しながら説明する。図１に示した絶縁ゲート電界効果トランジスタ１は、チャネルが形成される半導体基板２の領域と、その領域にそれぞれ接し互いに離れて形成されている一対のエクステンション部４（ソース電極Ｓ側のエクステンション部とドレイン電極Ｄ側のエクステンション部）が設けられている。これらのエクステンション部４の対向端から互いに離反する向きにさらに離れ、エクステンション部４上に一段高く形成されたソース領域５とドレイン領域６を有している。ソース領域５とドレイン領域６の間のチャネルが形成される半導体基板２上にはゲート絶縁膜３とゲート電極Ｇが形成されている。
【００１８】
ここで、図１に示した絶縁ゲート電界効果トランジスタ１では、ソース領域５とドレイン領域６が形成されていないエクステンション部４の表面と、ゲート絶縁膜３の側面はＳｉＮからなる絶縁膜７で覆われている。また、ゲート絶縁膜３は下層のＳｉ酸化膜３ａと上層の多結晶シリコン膜３ｂの２層からなっており、Ｓｉ酸化膜３ａの一部はエクステンション部４の端部にかかる位置まで乗り上げている。
【００１９】
図１に示した絶縁ゲート電界効果トランジスタ１では、少なくともゲート電極Ｇから一対のエクステンション部４にかかる領域までを被覆するように応力調整層８が形成されている。この応力調整層８の存在により、チャネルが形成される半導体基板２の領域に引っ張り歪あるいは圧縮歪が付与され応力がかかることになる。
【００２０】
半導体基板２に引っ張り歪あるいは圧縮歪が付与されるとその部分の半導体の格子定数が変化し、バンド構造が変動する。このことにより、チャネルが形成される半導体基板２の領域の電子や正孔といったキャリアの移動度が大きくなり、トランジスタの高速動作の実現が可能となる。
【００２１】
図１に示した絶縁ゲート電界効果トランジスタの製造方法について図２〜図７を参照しながら説明する。
まず、例えばＳｉからなる半導体基板２を熱水蒸気雰囲気に置き、半導体基板上に３ｎｍ程度の酸化膜９を形成する。次に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ１５０ｎｍの多結晶シリコン１０を酸化膜９上に堆積する。そして、図２ａ）に示すように、リソグラフィ技術によりＳｉＮマスク１１を形成し、ＳｉＮマスク１１が形成された箇所以外の酸化膜９と多結晶シリコン１０を除去する。そして、除去されなかった多結晶シリコン１０と酸化膜９はダミーゲート層となり、後に形成するゲート絶縁膜に置き換えられる。
【００２２】
そして、ＬＰＣＶＤ法により６８０〜７６０℃の条件で厚さ４ｎｍ程度のＳｉＮ膜１２を上記の工程で除去されなかった酸化膜９及び多結晶シリコン１０の側面に形成する。そして図２ｂ）に示すように、ＳｉＮ膜１２のエッチバックを行ってその膜の面を平滑化する。
【００２３】
その後、ダミーゲート層が形成されていない半導体基板２上の図示しない自然酸化膜をＤＨＦ（希釈フッ化水素酸）により除去し、図２ｃ）に示すように、堆積した多結晶シリコン１０の側部の半導体基板２上に、硼素（もしくは砒素）をドーピングしたＳｉ層をエピタキシャル成長させ、これをエクステンション部４とする。
【００２４】
エクステンション部４を形成後、熱リン酸によりＳｉＮ膜１２を除去し、多結晶シリコン１０の側壁面にＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料としてＬＰＣＶＤ法により６５０℃の条件でＳｉＯ2膜を５ｎｍ成膜する。成膜終了後、エッチバックを行った。このようにすることで、図３ａ）に示したような多結晶シリコン１０の側面にＳｉＯ2膜１３が形成される。
【００２５】
そして、図３ｂ）に示したように多結晶シリコン膜１０の側面にＳｉＮ膜１４／ＳｉＯ2堆積層１５からなる側壁を形成する。ここでＳｉＮ膜１４の成長温度は６８０℃、ＴＥＯＳを原料とするＳｉＯ2堆積層１５の成長温度は６５０℃である。また、ＳｉＮ膜１４／ＳｉＯ2堆積層１５の膜厚は、ゲートのフリンジ容量をできるだけ小さくし、かつ、短チャネル効果が発生しない程度に薄くする。本例では、ＳｉＮ膜１４／ＳｉＯ2堆積層１５の厚さは２０ｎｍ／５０ｎｍとしている。なお、ＳｉＮ膜１４／ＳｉＯ2堆積層１５から構成される側壁は、ダミーゲート層の側面の周囲を覆うサイドウォールとなり、また、下層のＳｉＮ膜１４は図１における絶縁膜７になる。
【００２６】
さらに、以下で説明するようにエクステンション部４にソース領域５とドレイン領域６を形成する前の処理を行う。すなわち、半導体基板２の露出面についてＤＨＦ処理を行い、図示されていない自然酸化膜の除去を行う。このとき、図３ｃ）に示したようにＳｉＯ2堆積層１５はＤＨＦによりエッチングされ凹みが生ずる。
【００２７】
そして、図４ａ）に示したようにＳｉＮ膜１４／ＳｉＯ2堆積層１５が形成されていないエクステンション部４上に、Ｓｉをエピタキシャル成長させ、ソース領域５とドレイン領域６を形成する。ここで、エピタキシャル成長したＳｉはＳｉＮ膜１４／ＳｉＯ2堆積層１５からなる側壁の裾部に乗り上げている。その後、ソース領域５とドレイン領域６に導電性を持たせるため、作成すべき電界効果トランジスタがｎチャネルＭＯＳトランジスタの場合は３×１０15ｃｍ-3の濃度のＰを１０ｋＶの加速電圧でイオン打ち込みを行う。一方、ｐチャネルＭＯＳトランジスタの場合は５×１０15ｃｍ-3の濃度のＢを４ｋＶの加速電圧で行う。そして、１０５０℃の温度でアニールを行って打ち込んだイオンを活性化させる。
【００２８】
次に、ソース領域５とドレイン領域６に形成されるソース電極Ｓとドレイン電極Ｄを構成する材料のＣｏシリサイドやＮｉシリサイドの膜の形成をする前処理をＤＨＦにて行う。なお、ＤＨＦ処理を行うと、図４ｂ）に示したようにＳｉＯ2堆積層１５が完全に除去される。
【００２９】
ＤＨＦ処理を行った後、図４ｃ）に示したようにソース領域５とドレイン領域６にＣｏシリサイドやＮｉシリサイドの膜の形成を行い、ソース電極Ｓ，ドレイン電極Ｄを形成する。Ｃｏシリサイドの形成を行なう場合は、Ｃｏの厚さを８ｎｍとしＣｏ酸化防止のため、その上に３０ｎｍの厚さのＴｉＮを堆積する。なお、堆積したＴｉＮは、Ｃｏを熱処理してシリサイド化させた後に除去する。
【００３０】
その後、図５ａ）に示したように第一の応力調整層８として厚さ２０ｎｍのＳｉＮ膜を成膜温度４２０℃にて半導体基板２上に形成されているエクステンション部４、ソース領域５、ドレイン領域６、ソース電極Ｓ、ドレイン電極Ｄ、多結晶シリコン１０、ＳｉＮマスク１１、ＳｉＯ2膜１３、ＳｉＮ膜１４の露出部の全面に形成する。応力調整層８を形成後、図５ｂ）に示したように、後にゲートとなる多結晶シリコン１０の上部の箇所も埋まるように第一の層間膜１６を成膜する。層間膜１６としては、例えばＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｚｍａ）により形成された酸化膜を用いることができる。
【００３１】
そして、多結晶シリコン１０を除去し、本来のゲート絶縁膜３を形成する。そのためには、まず図５ｃ）に示したように、多結晶シリコン１０の上部が露出するように、層間膜１６とＳｉＮ１１のマスクをエッチングする。そして、図６ａ）に示したように  多結晶シリコン１０をドライエッチングにより除去する。そして、多結晶シリコン１０の側面に形成されたＳｉＯ2膜１３と半導体基板２の表面に形成された酸化膜９をウェットエッチングにより除去する。こうして多結晶シリコン１０とＳｉＯ2膜１３が除去されると、その除去された空洞の側面にはＳｉＮ膜１４（絶縁膜７）が露出する。すなわち、その空洞は内壁が絶縁膜７で覆われた層間膜１６の凹みとなる。
【００３２】
その後、本来のゲート絶縁膜３の形成を行う。すなわち、図６ｂ）に示したように、まず、側面が絶縁膜７により囲まれた空洞の底面に露出した半導体基板２とエクステンション部４の端部にかかる位置を酸化させ、Ｓｉ酸化膜３ａを形成する。そして、Ｓｉ酸化膜３ａ上にＬＰＣＶＤ法により多結晶シリコン膜３ｂを形成する。こうして、下層のＳｉ酸化膜３ａと上層の多結晶シリコン膜３ｂの２層からなるゲート絶縁膜３が形成される。その後平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。
【００３３】
次に、図６ｃ）に示したように多結晶シリコン膜３ｂの表面にＣｏシリサイドやＮｉシリサイドの膜の形成を行い、ゲート電極Ｇを形成する。Ｃｏシリサイドの形成を行なった場合は、Ｃｏの厚さを８ｎｍとしＣｏ酸化防止のため、その上に３０ｎｍの厚さのＴｉＮを堆積する。なお、堆積したＴｉＮは、Ｃｏを熱処理してシリサイド化させた後に除去する。
【００３４】
ゲート電極Ｇを形成後、図７ａ）に示したように、そのゲート電極Ｇの表面を含む層間膜１６の全面に厚さが２０ｎｍのＳｉＮ膜１７を成膜温度４２０℃にて成膜をする。そして、ゲート電極Ｇの上部に形成されたＳｉＮ膜１７のみを残すため、ゲート電極Ｇの上部に相当する箇所にレジストマスク１８を形成する。
【００３５】
レジストマスク１８を形成後、図７ｂ）に示したようにドライエッチングにより、不要なＳｉＮ膜１７を除去し、ＳｉＮ膜１７を除去後、レジストマスク１８を除去する。このＳｉＮ膜１７は、ゲート絶縁膜３の側壁部、ソース５及びドレイン領域６の上部に形成された第一の応力調整層８に接続し、第二の応力調整層となる。
【００３６】
最後に図７ｃ）に示したように、ゲート電極Ｇ上に形成されたＳｉＮ膜１７が覆われるように、第二の層間膜１６をさらに形成する。層間膜１６としては、ＮＳＧ（Ｎｏｎ Ｄｏｐｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を用いることができる。なお、図中では前記の第一の層間膜と第二の層間膜も同じ材料から構成され、一体となっているので同一の符号１６を付してある。
以上により、図１に示した絶縁ゲート電界効果トランジスタが完成する。なお、図７ｃ）中では第一の応力調整層も第二の応力調整層も同じ材質により構成され、一体となっているので同一の符号８を付してある。
【００３７】
図１に示した絶縁ゲート電界効果トランジスタでは、ＳｉＮ膜１７はゲート電極Ｇ上にのみ形成されていた。しかし、図８に示した絶縁ゲート電界効果トランジスタ１のように、ゲート電極Ｇ上に形成されたＳｉＮ膜１７以外のＳｉＮ膜１７を残したままであってもよい。そして残ったままのＳｉＮ膜１７は第二の応力調整層となる。このようにすることにより、プロセスの簡略化を図ることができる。なお、図８に示した絶縁ゲート電界効果トランジスタの各符号のうち、図１に示した絶縁ゲート電界効果トランジスタの各符号とすべてのものが共通するので、それらの説明は省略する。
【００３８】
図８に示した絶縁ゲート電界効果トランジスタを製造する工程は、図１に示した絶縁ゲート効果トランジスタの上記説明した製造工程のうち、図７ａ）まで共通する。すなわち、図７ａ）において、ゲート電極Ｇを形成後、その表面を含む層間膜１６の全面に厚さが２０ｎｍのＳｉＮ膜１７の成膜を行った後、ＳｉＮ膜１７のエッチングは行わずにそのままその表面に第二の層間膜１６を形成する。以上により、図８に示した絶縁ゲート電界効果トランジスタが完成する。ここで形成される第二の層間膜とすでに形成された第一の層間膜は同じ材料により構成されているので同一の符号１６を付してある。
【００３９】
図１に示した絶縁ゲート電界効果トランジスタ１と同一の形態の絶縁ゲート電界効果トランジスタは、上記説明した製造方法とは別の製造方法によっても製造することができる。ここでその製造方法の工程は、図２〜図４を参照して説明した図１に示した絶縁ゲート電界効果トランジスタの製造方法の工程のうち、図２〜図４ｃ）までが共通する。しかし、図４ｃ）に示したようなソース領域５とドレイン領域６にＣｏシリサイドやＮｉシリサイドの膜の形成を行い、ソース電極Ｓ，ドレイン電極Ｄを形成した後、図５ａ）に示したような応力調整層８としてのＳｉＮ膜の形成を行わない点で相違する。
【００４０】
その代わりに、図９ａ）に示したように、ソース電極Ｓ，ドレイン電極Ｄを形成した後、後にゲート絶縁膜３と置き換えられることになる多結晶シリコン１０の上部の箇所も埋まるように第一の層間膜１６を成膜する。その後、図９ｂ）に示したように、多結晶シリコン１０上に形成されたＳｉＮマスク１１が露出するように、層間膜１６のエッチングを行い、その後、ＳｉＮマスク１１を除去する。
【００４１】
そして、図１０ａ）に示したように  多結晶シリコン１０をドライエッチングにより除去する。そして、多結晶シリコン膜１０の側面に形成されていたＳｉＯ2膜１３と酸化膜９をウェットエッチングにより除去する。こうして多結晶シリコン１０とＳｉＯ2膜１３が除去されると、その除去された空洞の側壁面には絶縁膜７が露出する。
【００４２】
その後、本来のゲート絶縁膜３の形成を行う。すなわち、図１０ｂ）に示したように、まず、側面が絶縁膜７により囲まれた空洞の底面に露出した半導体基板２とエクステンション部４の端部にかかる位置を酸化させ、Ｓｉ酸化膜３ａを形成する。そして、Ｓｉ酸化膜３ａ上に多結晶シリコン膜３ｂを形成する。こうして、下層のＳｉ酸化膜３ａと上層の多結晶シリコン膜３ｂの２層からなるゲート絶縁膜３が形成される。その後平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行う。
【００４３】
次に、図１１ａ）に示したように多結晶シリコン膜３ｂの表面にＣｏシリサイドやＮｉシリサイドの膜の形成を行い、ゲート電極Ｇを形成する。そして、図１１ｂ）に示したようにＤＨＦを用いて層間膜１６のすべてを一旦除去した後、図１２ａ）に示したように応力調整層８としてＳｉＮ膜を半導体基板２上に形成されているエクステンション部４、ソース領域５、ドレイン領域６、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄ、ゲート絶縁膜３、絶縁膜７の露出部の全面に形成する。
【００４４】
応力調整層８を形成後、図１２ｂ）に示したように第二の層間膜１６を形成する。以上により、図１に示した絶縁ゲート電界効果トランジスタが完成する。なお、図中では前記の第一の層間膜と第二の層間膜も同じ材料から構成されているので同一の符号１６を付してある。
【００４５】
以上説明したいくつかの絶縁ゲート効果トランジスタの製造方法により製造された絶縁ゲート電界効果トランジスタは、少なくともゲート絶縁膜の側壁部及びソース・ドレイン領域の上部に応力調整層が形成されることになる。そのため、かかる絶縁ゲート電界効果トランジスタでは、応力調整層の存在により、チャネルが形成される半導体基板の領域に引っ張り歪あるいは圧縮歪が付与され応力がかかることになる。そのため、チャネルが形成される半導体基板２の領域の電子や正孔といったキャリアの移動度が大きくなり、高速動作を実現できる。
【産業上の利用可能性】
【００４６】
本発明の絶縁ゲート電界効果トランジスタは、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタに適用できる。また、本発明の絶縁ゲート電界効果トランジスタの製造方法は、ｎチャネルＭＯＳトランジスタあるいはｐチャネルＭＯＳトランジスタの製造に適用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る絶縁ゲート電界効果トランジスタの断面図である。
【図２】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図３】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図４】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図５】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図６】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図７】本発明に係る絶縁ゲート電界効果トランジスタの製造工程を示す模式断面図である。
【図８】本発明に係る別の絶縁ゲート電界効果トランジスタの断面図である。
【図９】本発明に係る絶縁ゲート電界効果トランジスタの別の製造工程を示す模式断面図である。
【図１０】本発明に係る絶縁ゲート電界効果トランジスタの別の製造工程を示す模式断面図である。
【図１１】本発明に係る絶縁ゲート電界効果トランジスタの別の製造工程を示す模式断面図である。
【図１２】本発明に係る絶縁ゲート電界効果トランジスタの別の製造工程を示す模式断面図である。
【図１３】従来技術に係る絶縁ゲート電界効果トランジスタの断面図である。
【符号の説明】
【００４８】
１…絶縁ゲート電界効果トランジスタ、２…半導体基板、３…ゲート絶縁膜、３ａ…Ｓｉ酸化膜、３ｂ…多結晶シリコン膜、４…エクステンション部、５…ソース領域、６…ドレイン領域、７…絶縁膜、８…応力調整層、９…酸化膜、１０…多結晶シリコン、１１…ＳｉＮマスク、１２…ＳｉＮ膜、１３…ＳｉＯ2膜、１４…ＳｉＮ膜、１５…ＳｉＯ2堆積層、１６…層間膜、１７…ＳｉＮ膜、１８…レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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