(57)【特許請求の範囲】
【請求項１】
入力端子から入力された電流信号をインピーダンス変換して差動電圧信号として出力するトランスインピーダンスアンプに、該トランスインピーダンスアンプから出力される差動電圧信号に対してあらかじめ定めた処理を施して出力端子から出力する後段回路が接続された構成からなるトランスインピーダンスアンプ接続回路であって、前記トランスインピーダンスアンプは高電圧側の第一の電源端子および低電圧側の第二の電源端子を有し、かつ、前記後段回路は高電圧側の第三の電源端子および低電圧側の第四の電源端子を有し、かつ、前記第一の電源端子の電源電圧と前記第三の電源端子の電源電圧とが等しく、かつ、前記第二の電源端子の電源電圧と前記第四の電源端子の電源電圧とが等しいトランスインピーダンスアンプ接続回路において、前記第一の電源端子と前記第三の電源端子との間にＥＳＤ電流分散用の抵抗が接続され、かつ、前記第二の電源端子と前記第四の電源端子とが互いに直接接続され、かつ、前記第三の電源端子と前記後段回路の出力正端子との間に、第一および第二のダイオードが極性を互いに反転した状態で接続され、かつ、前記第三の電源端子と前記後段回路の出力補端子との間に、第三および第四のダイオードが極性を互いに反転した状態で接続され、かつ、前記第四の電源端子と前記後段回路の出力正端子および前記後段回路の出力補端子のそれぞれとの間に、第五および第六のダイオードがそれぞれのアノードを前記第四の電源端子に接続する状態で接続され、かつ、少なくとも、前記第一および第二のダイオードのうち、前記第三の電源端子にアノードが接続されているダイオードが導通状態になるオン電圧は、前記第三の電源端子と前記後段回路の出力正端子との間の電位差よりも大きな電圧値であり、前記第三および第四のダイオードのうち、前記第三の電源端子にアノードが接続されているダイオードが導通状態になるオン電圧は、前記第三の電源端子と前記後段回路の出力補端子との間の電位差よりも大きな電圧値であることを特徴とするトランスインピーダンスアンプ接続回路。
【請求項２】
請求項１に記載のトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプは、前記入力端子に入力された電流信号をインピーダンス変換して差動電圧信号として出力するコアアンプおよび当該コアアンプのオフセット値を補正するオフセット補正回路を有し、かつ、当該オフセット補正回路は、前記コアアンプと同一回路構成のダミーアンプと、オペアンプと、第一、第二のトランジスタとを有し、かつ、前記コアアンプの出力と前記ダミーアンプの出力とが、前記オペアンプの二つの入力端子それぞれに接続され、かつ、前記オペアンプの出力が、前記第一のトランジスタのベースに接続され、かつ、前記第一のトランジスタのコレクタが、前記コアアンプへの入力信号を入力する前記入力端子に接続され、かつ、前記第一のトランジスタのエミッタが、第一の抵抗を介して、前記第二の電源端子に接続され、かつ、前記第二のトランジスタのコレクタが、前記ダミーアンプの入力に接続され、かつ、前記第二のトランジスタのエミッタが、第二の抵抗を介して、前記第二の電源端子に接続され、かつ、前記第二のトランジスタのベースが、第三の抵抗を介して、前記第二の電源端子に接続されていることを特徴とするトランスインピーダンスアンプ接続回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスインピーダンスアンプ接続回路に関し、特に、高いＥＳＤ（Electro＿Static＿Discharge）耐性を有するトランスインピーダンスアンプを実現するトランスインピーダンスアンプ接続回路に関するものである。
【背景技術】
【０００２】
光信号を電気信号に変換する光受信回路においては、一般に、光電変換した電流信号をインピーダンス変換して差動電圧信号として出力するトランスインピーダンスアンプの後段に、該トランスインピーダンスアンプから出力される差動出力信号に所定の処理を施す後段回路例えば信号レベルを所要のレベルに変換する可変利得増幅器やリミッタ等からなる後段回路が接続されるトランスインピーダンスアンプ接続回路が用いられる。また、トランスインピーダンスアンプ接続回路においては、一般に、入力は単相の電流信号であるが、高周波数領域で安定した動作を確保すべく、出力電圧信号を正相と逆相との両相の差動電圧信号とするために、トランスインピーダンスアンプ内で単相−差動変換を行っている。
【０００３】
トランスインピーダンスアンプ接続回路の例として、図５に示す回路構成が知られている。図５の回路構成と同様の回路が、非特許文献１に示すKimikazu  Sanoらによる“A  Wideband  Low−distorted  ＲＯＳＡ  for  Video  Distribution  Service  based  on  ＦＭ  Conversion  Scheme”，３３rd  European  Conference  and  Exhibition  on  Optical  Communication，proceedings，ｖｏｌ３，ｐｐ１６７−１６８（２００７）に記載されている。図５は、従来のトランスインピーダンスアンプ接続回路の回路構成を示すものであり、電流信号をインピーダンス変換して差動電圧信号として出力するトランスインピーダンスアンプＴＩＡ（Transimpedance  Amplifier）の後段には、該トランスインピーダンスアンプＴＩＡから出力される差動電圧信号に所定の処理を施す後段回路ＰＰ（Post-Part  Circuit）例えば自動利得制御回路ＡＧＣ（Automatic  Gain  Control  Circuit）を伴った可変利得増幅器ＶＧＡ（Variable  Gain  Amplifier）が備えられた後段回路ＰＰが接続された構成となっている。ただ、図５の回路構成については、特段のＥＳＤ（Electro＿Static＿Discharge）対策が施されていないため、ＥＳＤ耐性に関しては乏しい状況にある。
【０００４】
つまり、図５の回路構成と同等な図６（Ａ）に示す回路構成において、回路シミュレータＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）を用いて、ＥＳＤ発生に関するシミュレーションを行ったところ、ＥＳＤ発生時に、トランスインピーダンスアンプ接続回路内に流れ込んだＥＳＤ電流は、そのまま、回路内部に流れ込んでしまうことが明らかとなった。この結果として、回路内部のトランジスタに過剰な電流を流してしまう、もしくは、回路内部のトランジスタに過剰な電圧をかけてしまうため、トランジスタ破壊が生じ易い可能性が高くなっている。図６は、従来のトランスインピーダンスアンプ接続回路の回路構成におけるＥＳＤ電流の流れを説明する説明図であり、図６（Ａ）は、図５と等価な回路構成を示し、図６（Ｂ）は、ＥＳＤ発生時におけるＥＳＤ電流のシミュレーション結果を模式的に示している。
【０００５】
つまり、図６（Ａ）は、図５のトランスインピーダンスアンプ接続回路がトランスインピーダンスアンプＴＩＡの部分と、該トランスインピーダンスアンプＴＩＡの部分に後続して接続されていて、自動利得制御回路ＡＧＣを伴った可変利得増幅器ＶＧＡを含む後段回路ＰＰの部分とをモノリシックＩＣ(Monolithic  ＩＣ)として集積化している場合を示している。
【０００６】
ここで、トランスインピーダンスアンプＴＩＡは、高電圧側の第一の電源端子ＶＣＣＴＩＡと低電圧側の第二の電源端子ＶＥＥＴＩＡとから印加される電源電圧によって動作して、入力端子ＩＮから入力される光電変換後の入力電流信号をインピーダンス変換して、差動電圧信号として、後続する後段回路ＰＰに出力する。後段回路ＰＰは、高電圧側の第三の電源端子ＶＣＣＰＰと低電圧側の第四の電源端子ＶＥＥＰＰとから印加される電源電圧によって動作し、トランスインピーダンスアンプＴＩＡからの高周波の差動電圧信号を例えば所望の信号レベルになるように可変利得増幅器ＶＧＡの利得を制御して、正相、逆相の差動出力電圧信号として、出力正端子ＯＵＴ−Ｔ、出力補端子ＯＵＴ−Ｃからそれぞれ出力している。ここで、各電源端子の電源電圧は、次のような関係に設定される。
【０００７】
第一の電源端子ＶＣＣＴＩＡの電圧＝第三の電源端子ＶＣＣＰＰの電圧
＞第二の電源端子ＶＥＥＴＩＡの電圧＝第四の電源端子ＶＥＥＰＰの電圧
図６（Ｂ）は、前述のように、図６（Ａ）のトランスインピーダンスアンプＴＩＡの高電圧側の第一の電源端子ＶＣＣＴＩＡにＥＳＤが発生した場合のＥＳＤ電流の流れる様子を回路シミュレータＳＰＩＣＥによってシミュレーションした結果を示している。
【０００８】
図６（Ｂ）に示すように、トランスインピーダンスアンプＴＩＡの高電圧側の第一の電源端子ＶＣＣＴＩＡから流れ込んだＥＳＤ電流は、全て、トランスインピーダンスアンプＴＩＡのコア回路にそのまま流れ込み、しかる後、後段回路ＰＰに流れ込んでしまう。この結果、トランスインピーダンスアンプＴＩＡのコア回路内のトランジスタや後段回路ＰＰ内のトランジスタが破壊され易い状態になっている。
【０００９】
また、トランスインピーダンスアンプＴＩＡ側の第二の電源端子ＶＥＥＴＩＡ、後段回路ＰＰ側の第三の電源端子ＶＣＣＰＰ、後段回路側の第四の電源端子ＶＥＥＰＰ、出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−ＣからＥＳＤ電流が流れ込むようなＥＳＤが発生した場合についても、前述の第一の電源端子ＶＣＣＴＩＡ端子から流れ込んだ場合と同様に、トランスインピーダンスアンプＴＩＡや後段回路ＰＰの回路内部に、全て、ＥＳＤ電流が流れ込んでしまうため、トランジスタが破壊され易い状態になってしまう。
【００１０】
通常、ＥＳＤ耐性を向上させるためには、入力端子／出力端子等にＥＳＤ保護回路なるものが挿入される。しかし、ＥＳＤ保護回路の付加に伴って寄生容量が増大してしまい、帯域制限や信号歪といった問題が生じてしまうため、特に、高周波アナログ回路においては、ＥＳＤ保護対策を施すことが困難であるとの認識が一般的である。
【００１１】
ここで、高周波アナログ回路においてＥＳＤ耐性の向上を図る手法として、図７に示す回路構成が知られている。図７は、高周波アナログ回路にＥＳＤ保護回路を備えた従来の回路構成を示す回路図であり、メインアンプＭＡ（Main Amplifier）である広帯域増幅器に対するＥＳＤ対策用のＥＳＤ保護回路を設けた回路構成例を示している。図７の回路構成と同様の回路が、非特許文献２に示すWolfgang Soldnerらによる“A １０ＧＨｚ Broadband Amplifier with Bootstrapped ２ｋＶ ＥＳＤ Protection”，ＩＥＥＥ International Solid−State Circuits Conference，Dig．Tech．Papers，ｐｐ．５５０−５５１（２００７）に記載されている。
【００１２】
図７において、ＶＤＤは高電圧側の第一の電源端子、ＶＳＳは低電圧側の第二の電源端子、ＲＰ（ＲＦ  Pad）は、高周波信号を入力（もしくは出力）するＲＦパッド（高周波パッド）、ＥＰＣ（ＥＳＤ  Protection  Circuit）は、ＥＳＤ耐性を得るためのＥＳＤ保護回路であり、ｄ１〜ｄ４は、それぞれ、ＥＳＤ保護回路ＥＰＣを構成するＥＳＤ電流分散用の第一〜第四のダイオード、Ａｍｐ１，Ａｍｐ２は、ＥＳＤ保護回路ＥＰＣを構成する第一、第二のセンスアンプ、ＭＡ（Main  Amplifier）は、広帯域特性を有するメインアンプであり、ＥＳＤ保護回路ＥＰＣによって、ＥＳＤから保護される対象となる回路である。
【００１３】
以下に、図７の回路動作およびその特徴について説明する。ＥＳＤが発生し、例えばＲＦパッドＲＰからＥＳＤ電流が流れ込んだ場合、ＥＳＤ保護回路ＥＰＣがメインアンプＭＡの前段に挿入されていないと、ＥＳＤ電流は、ＲＦパッドＲＰからメインアンプＭＡ内にそのまま流れ込み、メインアンプＭＡ内のトランジスタに過剰な電流が流れてしまう、もしくは、過剰な電圧がかかってしまう。このため、メインアンプＭＡ内のトランジスタ破壌が生じる可能性がある。
【００１４】
しかし、図７のように、ＥＳＤ保護回路ＥＰＣをメインアンプの前段に挿入する回路構成の場合、ＲＦパッドＲＰからのＥＳＤ電流のほとんどは、メインアンプＭＡに比し、インピーダンスが低いＥＳＤ保護回路ＥＰＣ内のＥＳＤ電流分散用の第一〜第四のダイオードｄ１〜ｄ４に流れ落ちることになり、メインアンプＭＡ内へ大きな電流が流れ込むことはなく、たとえ、ＥＳＤが発生しても、メインアンプＭＡ内のトランジスタ破壊が生じることを回避することができる。
【００１５】
また、通常動作時には、ＥＳＤ保護回路ＥＰＣ内の第一のセンスアンプＡｍｐ１、第二のセンスアンプＡｍｐ２は、ＲＦパッドＲＰから入力／出力される高周波信号を、常に、モニタし、第一、第二のダイオードｄ１，ｄ２の接続点である第一のｍｉｄ  ｎｏｄｅ、第三、第四のダイオードｄ３，ｄ４の接続点である第二のｍｉｄ  ｎｏｄｅに対して、時間遅延なく、等倍で該高周波信号を伝達する。この結果、第一のダイオードｄ１および第三のダイオードｄ３のアノード−カソード間電圧は、常に、一定に保たれることとなり、高周波信号ノードに付加される寄生容量成分が低減され、ＥＳＤ保護回路ＥＰＣ付加によるメインアンプＭＡの帯域制限等を緩和することができる。
【非特許文献１】Kimikazu  Sanoら；“A  Wideband  Low−distorted  ＲＯＳＡ  for  Video  Distribution  Service  based  on  ＦＭ  Conversion  Scheme”，３３rd  European  Conference  and  Exhibition  on  Optical  Communication，proceedings，ｖｏｌ３，ｐｐ１６７−１６８（２００７）
【非特許文献２】Wolfgang  Soldnerら；“A  １０ＧＨｚ  Broadband  Amplifier  with  Bootstrapped  ２ｋＶ  ＥＳＤ  Protection”，ＩＥＥＥ  International  Solid−State  Circuits  Conference，Dig．Tech．Papers，ｐｐ．５５０−５５１（２００７）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前述したように、図５のような従来の回路構成のトランスインピーダンスアンプ接続回路の場合、ＥＳＤ対策が施されておらず、ＥＳＤ耐性に乏しいという問題がある。
【００１７】
一方、図７のようなＥＳＤ保護回路ＥＰＣを保護対象の回路（図７の場合メインアンプＭＡ）の前段に挿入するというＥＳＤ保護手法は、高周波アナログ回路のＥＳＤ耐性の向上に有効な手段であり、図５（および図６）のようなトランスインピーダンスアンプ接続回路に対しても適用することは可能である。
【００１８】
しかしながら、図７のようなＥＳＤ保護回路ＥＰＣの場合、高周波信号を時間遅延なくモニタするために、第一のセンスアンプＡｍｐ１、第二のセンスアンプＡｍｐ２等が必要となり、ＥＳＤ保護回路ＥＰＣ自体が複雑化し、チップ面積が大きくなってしまうという問題がある。また、通常動作時に、第一のセンスアンプＡｍｐ１および第二のセンスアンプＡｍｐ２は、常に、高周波信号をモニタする必要があるため、定常的に電力を消費してしまうという問題もある。
【００１９】
本発明は、かかる事情に鑑みてなされたものであり、コンパクトで、かつ、消費電力を増大させずに、かつ、性能を劣化させることもなく、ＥＳＤ耐性の高いトランスインピーダンスアンプ接続回路を提供することを、その目的としている。
【課題を解決するための手段】
【００２０】
本発明は、前述の課題を解決するトランスインピーダンスアンプ接続回路を実現するものであり、コンパクトで、かつ、消費電力を増大させずに、かつ、性能を劣化させることもなく、ＥＳＤ保護対策を施すことを可能とし、ＥＳＤ耐性の高いトランスインピーダンスアンプ接続回路を実現している。本発明は、具体的には、以下のごとき各技術手段から構成されている。
【００２１】
第一の技術手段は、入力端子から入力された電流信号をインピーダンス変換して差動電圧信号として出力するトランスインピーダンスアンプに、該トランスインピーダンスアンプから出力される差動電圧信号に対してあらかじめ定めた処理を施して出力端子から出力する後段回路が接続された構成からなるトランスインピーダンスアンプ接続回路であって、前記トランスインピーダンスアンプは高電圧側の第一の電源端子および低電圧側の第二の電源端子を有し、かつ、前記後段回路は高電圧側の第三の電源端子および低電圧側の第四の電源端子を有し、かつ、前記第一の電源端子の電源電圧と前記第三の電源端子の電源電圧とが等しく、かつ、前記第二の電源端子の電源電圧と前記第四の電源端子の電源電圧とが等しいトランスインピーダンスアンプ接続回路において、前記第一の電源端子と前記第三の電源端子との間にＥＳＤ電流分散用の抵抗が接続され、かつ、前記第二の電源端子と前記第四の電源端子とが互いに直接接続され、かつ、前記第三の電源端子と前記後段回路の出力正端子との間に、第一および第二のダイオードが極性を互いに反転した状態で接続され、かつ、前記第三の電源端子と前記後段回路の出力補端子との間に、第三および第四のダイオードが極性を互いに反転した状態で接続され、かつ、前記第四の電源端子と前記後段回路の出力正端子および前記後段回路の出力補端子のそれぞれとの間に、第五および第六のダイオードがそれぞれのアノードを前記第四の電源端子に接続する状態で接続され、かつ、少なくとも、前記第一および第二のダイオードのうち、前記第三の電源端子にアノードが接続されているダイオードが導通状態になるオン電圧は、前記第三の電源端子と前記後段回路の出力正端子との間の電位差よりも大きな電圧値であり、前記第三および第四のダイオードのうち、前記第三の電源端子にアノードが接続されているダイオードが導通状態になるオン電圧は、前記第三の電源端子と前記後段回路の出力補端子との間の電位差よりも大きな電圧値であることを特徴とする。
【００２３】
第二の技術手段は、第一の技術手段に記載のトランスインピーダンスアンプ接続回路において、前記トランスインピーダンスアンプは、前記入力端子に入力された電流信号をインピーダンス変換して差動電圧信号として出力するコアアンプおよび当該コアアンプのオフセット値を補正するオフセット補正回路を有し、かつ、当該オフセット補正回路は、前記コアアンプと同一回路構成のダミーアンプと、オペアンプと、第一、第二のトランジスタとを有し、かつ、前記コアアンプの出力と前記ダミーアンプの出力とが、前記オペアンプの二つの入力端子それぞれに接続され、かつ、前記オペアンプの出力が、前記第一のトランジスタのベースに接続され、かつ、前記第一のトランジスタのコレクタが、前記コアアンプへの入力信号を入力する前記入力端子に接続され、かつ、前記第一のトランジスタのエミッタが、第一の抵抗を介して、前記第二の電源端子に接続され、かつ、前記第二のトランジスタのコレクタが、前記ダミーアンプの入力に接続され、かつ、前記第二のトランジスタのエミッタが、第二の抵抗を介して、前記第二の電源端子に接続され、かつ、前記第二のトランジスタのベースが、第三の抵抗を介して、前記第二の電源端子に接続されていることを特徴とする。
【発明の効果】
【００２７】
本発明のトランスインピーダンスアンプ接続回路によれば、例えば、トランスインピーダンスアンプの高電圧側の第一の電源端子と後段回路の高電圧側の第三の電源端子とをＥＳＤ電流分散用の抵抗を介して接続し、トランスインピーダンスアンプの低電圧側の第二の電源端子と後段回路の低電圧側の第四の電源端子とを直接または抵抗を介して接続し、かつ、後段回路の出力正端子と出力補端子とにＥＳＤ電流分散用のダイオードをさらに接続する回路構成を採用しているので、コンパクトで、かつ、消費電力を増大させずに、かつ、性能を劣化させることもなく、ＥＳＤ耐性の高いトランスインピーダンスアンプを実現することができるという効果を奏することができる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明に係るトランスインピーダンスアンプ接続回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００２９】
（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴について、その概要をまず説明する。本発明は、トランスインピーダンスアンプを動作させる電源の電源端子と該トランスインピーダンスアンプに後続する後段回路を動作させる電源の電源端子との間を、それぞれの高電圧側はＥＳＤ電流分散用の抵抗を介して接続し、低電圧側は直接または抵抗を介して接続していることを主要な特徴としている。
【００３０】
（第一の実施形態）
まず、本発明に係るトランスインピーダンスアンプ接続回路の第一の実施形態を図１に示す。図１（Ａ）は、本実施形態におけるトランスインピーダンスアンプ接続回路のブロック構成を示し、図１（Ｂ）は、図１（Ａ）のトランスインピーダンスアンプＴＩＡ（Transimpedance  Amplifier）の高電圧側の第一の電源端子ＶＣＣＴＩＡにＥＳＤが発生した場合のＥＳＤ電流の流れる様子を回路シミュレータＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）によってシミュレーションした結果を示している。
【００３１】
図１（Ａ）に示すトランスインピーダンスアンプ接続回路は、従来技術において説明した図６（Ａ）のトランスインピーダンスアンプ接続回路の回路構成とほぼ同様であり、入力端子ＩＮと出力正・補端子ＯＵＴ−Ｔ、ＯＵＴ−Ｃとの間に、トランスインピーダンスアンプＴＩＡの部分と、該トランスインピーダンスアンプＴＩＡの部分の後段に接続され、該トランスインピーダンスアンプＴＩＡの部分から出力される差動電圧信号に対してあらかじめ定めた所定の処理を施す後段回路ＰＰ（Post-Part  Circuit）の部分と、をモノリシックＩＣとして集積化している例を示している。ここで、後段回路ＰＰにおけるあらかじめ定めた所定の処理とは、例えば、自動利得制御回路ＡＧＣ（Automatic  Gain  Control  Circuit）やあるいはリミッタ機能を伴う可変利得増幅器ＶＧＡ（Variable  Gain  Amplifier）等からなり、所定の信号レベルまで増幅したり、所定の信号レベルでリミッティングしたり、あるいは、複数の方路に分岐させたりするなど、任意の処理のうちあらかじめ定めた処理を行うものである。
【００３２】
トランスインピーダンスアンプＴＩＡは、高電圧側の第一の電源端子ＶＣＣＴＩＡと低電圧側の第二の電源端子ＶＥＥＴＩＡとから印加される電源電圧によって動作して、入力端子ＩＮから入力される光電変換後の入力電流信号をインピーダンス変換して、差動電圧信号として、後続する後段回路ＰＰに出力する。後段回路ＰＰは、高電圧側の第三の電源端子ＶＣＣＰＰと低電圧側の第四の電源端子ＶＥＥＰＰとから印加される電源電圧によって動作し、トランスインピーダンスアンプＴＩＡからの高周波の差動電圧信号に対してあらかじめ定めた所望の処理例えば所望の信号レベルになるように可変利得増幅器ＶＧＡの利得を制御して、得られた正相、逆相の差動出力信号を、出力正端子ＯＵＴ−Ｔ、出力補端子ＯＵＴ−Ｃから出力している。
【００３３】
しかし、図１（Ａ）のトランスインピーダンスアンプ接続回路の特徴は、図６（Ａ）に示す従来のトランスインピーダンスアンプ接続回路とは異なり、トランスインピーダンスアンプＴＩＡの低電圧側の第二の電源端子ＶＥＥＴＩＡと後段回路ＰＰの低電圧側の第四の電源端子ＶＥＥＰＰとが相互に直接接続されて共通化され、かつ、トランスインピーダンスアンプＴＩＡの高電圧側の第一の電源端子ＶＣＣＴＩＡと後段回路ＰＰの高電圧側の第三の電源端子ＶＣＣＰＰとがＥＳＤ電流分散用の抵抗ｒｅによって接続されていることにある。
【００３４】
ここで、各電源端子の電源電圧は、図６（Ａ）の従来のトランスインピーダンスアンプ接続回路の場合と同様、次のような関係に設定される。
【００３５】
第一の電源端子ＶＣＣＴＩＡの電圧＝第三の電源端子ＶＣＣＰＰの電圧
＞第二の電源端子ＶＥＥＴＩＡの電圧＝第四の電源端子ＶＥＥＰＰの電圧
かくのごとき回路構成とすることにより、ＥＳＤ発生時に、モノリシックＩＣ内つまりトランスインピーダンスアンプ接続回路内に流れ込むＥＳＤ電流が分散され、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内のトランジスタヘのストレスを緩和することができる。よって、トランスインピーダンスアンプ接続回路のＥＳＤ耐性を向上させることができる。
【００３６】
図１（Ｂ）のシミュレーション結果には、トランスインピーダンスアンプＴＩＡの高電圧側の第一の電源端子ＶＣＣＴＩＡにＥＳＤが発生した場合に、トランスインピーダンスアンプ接続回路内に流れ込むＥＳＤ電流の分散効果の例を示している。図６（Ｂ）の従来の回路構成におけるＥＳＤ発生例においては、トランスインピーダンスアンプＴＩＡ側の第一の電源端子ＶＣＣＴＩＡからのＥＳＤ電流が全てトランスインピーダンスアンプＴＩＡのコア回路内に流れ込み、この結果、トランスインピーダンスアンプＴＩＡのコア回路内のトランジスタに過剰な電流が流れたり、過剰な電圧がかかったりしてしまい、トランジスタ破壊を引き起こし易い状況にあった。
【００３７】
しかし、本実施形態の図１（Ａ）に示すような回路構成を採用した場合、図１（Ｂ）のシミュレーション結果に示すように、トランスインピーダンスアンプＴＩＡ側の第一の電源端子ＶＣＣＴＩＡからのＥＳＤ電流は、ＥＳＤ電流分散用の抵抗ｒｅを介して、後段回路ＰＰにも分散して流れることになり、トランスインピーダンスアンプＴＩＡのコア回路内のトランジスタヘのストレスが緩和されることになる。
【００３８】
トランスインピーダンスアンプＴＩＡ側の第二の電源端子ＶＥＥＴＩＡ、後段回路ＰＰ側の第三の電源端子ＶＣＣＰＰ、後段回路ＰＰ側の第四の電源端子ＶＥＥＰＰ、出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−ＣからＥＳＤ電流が流れ込むようなＥＳＤが発生した場合についても、前述の第一の電源端子ＶＣＣＴＩＡ端子からの場合と同様に、モノリシックＩＣ内つまりトランスインピーダンスアンプ接続回路内に流れ込むＥＳＤ電流が分散され、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内のトランジスタヘのストレスが緩和される。
【００３９】
したがって、トランスインピーダンスアンプ接続回路のＥＳＤ耐性を向上させることができる。さらに、本実施形態においては、図６（Ａ）のような従来のトランスインピーダンスアンプ接続回路に比し、ＥＳＤ電流分散用の抵抗ｒｅを付加するだけであるので、トランスインピーダンスアンプ接続回路を形成するモノリシックＩＣのチップ面積の増大はほとんど発生しなく、コンパクトな構造とすることができる。
【００４０】
また、図１（Ａ）に示すように、本実施形態においては、トランスインピーダンスアンプＴＩＡ側の高電圧側の第一の電源端子ＶＣＣＴＩＡと後段回路ＰＰの高電圧側の第三の電源端子ＶＣＣＰＰとが、ＥＳＤ電流分散用の抵抗ｒｅにより接続されることにポイントがある。
【００４１】
一方、図６（Ａ）に示す従来のトランスインピーダンスアンプ接続回路の場合、トランスインピーダンスアンプＴＩＡ側の電源と後段回路ＰＰ側の電源とが分離された構造となっているために、ＥＳＤ耐性が非常に弱いことが問題であった。そこで、従来のトランスインピーダンスアンプ接続回路におけるＥＳＤ耐性の向上策として、トランスインピーダンスアンプＴＩＡ側の電源と後段回路ＰＰ側の電源とを共通化することが、まず想定される。しかし、単純に、トランスインピーダンスアンプＴＩＡ側の電源端子と後段回路ＰＰ側の電源端子とを直接接続すると、トランスインピーダンスアンプＴＩＡのコア回路および後段回路ＰＰのそれぞれで発生するノイズが、電源を回り込んで、相互に影響を及ぼし合い、信号波形に歪みをもたらしてしまう。
【００４２】
これに対して、本実施形態のように、ＥＳＤ電流分散用の抵抗ｒｅを介して、トランスインピーダンスアンプＴＩＡ側の高電圧側の第一の電源端子ＶＣＣＴＩＡと後段回路ＰＰの高電圧側の第三の電源端子ＶＣＣＰＰとを接続した場合、前述のように、直接接続した場合に発生するノイズを低減することができ、信号波形の歪みを抑えることができる。その効果を、図２に示す。
【００４３】
図２は、本実施形態のトランスインピーダンスアンプ接続回路の信号波形歪みに関する評価結果を示す特性図であり、デジタル信号波形の歪みの一つの指標となるパルス幅（ｄｕｔｙ）の変動の様子について示している。図２においては、入力端子ＩＮからトランスインピーダンスアンプ接続回路へ入力される入力電流のデューテイ（ｄｕｔｙ）が５０％の場合の各入力電流値に対して、出力正端子ＯＵＴ−Ｔ、出力補端子ＯＵＴ−Ｃから出力される差動電圧信号のパルス幅のデューティの変動状況を、回路シミュレータＳＰＩＣＥによってシミュレーションした結果を、実線の折れ線で表示している。
【００４４】
なお、図２には、図１（Ａ）に示した本実施形態のトランスインピーダンスアンプ接続回路の性能に関する効果を明らかにするため、図６（Ａ）に示す従来のトランスインピーダンスアンプ接続回路にように、トランスインピーダンスアンプＴＩＡ側の電源と後段回路ＰＰ側の電源とが分離された構造つまり第一の電源端子ＶＣＣＴＩＡと第三の電源端子ＶＣＣＰＰとが分離され、かつ、第二の電源端子ＶＥＥＴＩＡと第四の電源端子ＶＥＥＰＰとが分離されている場合と、前述したように、トランスインピーダンスアンプＴＩＡ側の電源端子と後段回路ＰＰ側の電源端子とを直接接続した構造つまり第一の電源端子ＶＣＣＴＩＡと第三の電源端子ＶＣＣＰＰとが直接接続され、かつ、第二の電源端子ＶＥＥＴＩＡと第四の電源端子ＶＥＥＰＰとが直接接続されている場合とを、それぞれ、破線表示と点線表示とによって、併記している。
【００４５】
ＥＳＤ耐性の向上策として、トランスインピーダンスアンプＴＩＡ側の電源端子と後段回路ＰＰ側の電源端子とを直接接続した構造つまり第一の電源端子ＶＣＣＴＩＡと第三の電源端子ＶＣＣＰＰおよび第二の電源端子ＶＥＥＴＩＡと第四の電源端子ＶＥＥＰＰとをそれぞれ直接接続した場合、図２の点線の折れ線に示すように、パルス幅変動が、ほとんどの入力電流値において、±１％を超えており、さらには、±２％を超えてしまうほど歪みが大きくなる入力電流値も発生している。
【００４６】
これに対して、本実施形態のように、ＥＳＤ電流分散用の抵抗ｒｅを介して、トランスインピーダンスアンプＴＩＡ側の高電圧側の第一の電源端子ＶＣＣＴＩＡと後段回路ＰＰの高電圧側の第三の電源端子ＶＣＣＰＰとを接続した場合、図２の実線の折れ線に示すように、パルス幅変動が、入力電流値の如何によらず、±１％以内に収まっていて、ＥＳＤ対策を施しても、ＥＳＤ対策が全くなされていない図６（Ａ）に示す従来のトランスインピーダンスアンプ接続回路の場合とほぼ同等に、信号歪みが少なく、性能の劣化がないことが判る。
【００４７】
以上に詳細に説明したように、本実施形態によるトランスインピーダンスアンプ接続回路においては、ＥＳＤ電流分散用の抵抗ｒｅのみの追加によってＥＳＤ対策を実施するものであり、コンパクトで、かつ、消費電力も増加することなく、かつ、信号歪み特性についても従来の性能を劣化させることなく、有効なＥＳＤ耐性の向上を図ることができる。
【００４８】
（第二の実施形態）
次に、本発明に係るトランスインピーダンスアンプ接続回路の第二の実施形態を図３に示す。図３（Ａ）は、第二の実施形態におけるトランスインピーダンスアンプ接続回路のブロック構成を示し、図３（Ｂ）は、図３（Ａ）のトランスインピーダンスアンプＴＩＡ（Transimpedance  Amplifier）の高電圧側の第一の電源端子ＶＣＣＴＩＡにＥＳＤが発生した場合のＥＳＤ電流の流れる様子を回路シミュレータＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）によってシミュレーションした結果を示している。
【００４９】
図３（Ａ）に示すトランスインピーダンスアンプ接続回路についても、第一の実施形態の図１（Ａ）の場合と同様、従来技術において説明した図６（Ａ）のトランスインピーダンスアンプ接続回路の回路構成とほぼ同様であり、入力端子ＩＮと出力正・補端子ＯＵＴ−Ｔ、ＯＵＴ−Ｃとの間に、トランスインピーダンスアンプＴＩＡの部分と、該トランスインピーダンスアンプＴＩＡの部分の後段に接続され、該トランスインピーダンスアンプＴＩＡから出力される差動電圧信号に対してあらかじめ定めた処理を施す後段回路ＰＰ（Post-Part  Circuit）例えば自動利得制御回路ＡＧＣやあるいはリミッタ機能などを伴う可変利得増幅器ＶＧＡを含む後段回路ＰＰの部分と、をモノリシックＩＣとして集積化している例を示している。
【００５０】
トランスインピーダンスアンプＴＩＡは、図１（Ａ）の場合と同様、高電圧側の第一の電源端子ＶＣＣＴＩＡと低電圧側の第二の電源端子ＶＥＥＴＩＡとから印加される電源電圧によって動作して、入力端子ＩＮから入力される光電変換後の入力電流信号をインピーダンス変換して、差動電圧信号として、後続する後段回路ＰＰに出力する。後段回路ＰＰは、図１（Ａ）の場合と同様、高電圧側の第三の電源端子ＶＣＣＰＰと低電圧側の第四の電源端子ＶＥＥＰＰとから印加される電源電圧によって動作し、トランスインピーダンスアンプＴＩＡからの高周波の差動電圧信号に対してあらかじめ定めた所望の処理を施して、例えば、所望の信号レベルになるように可変利得増幅器ＶＧＡの利得を制御して、得られた正相、逆相の差動出力信号を、出力正端子ＯＵＴ−Ｔ、出力補端子ＯＵＴ−Ｃから出力している。
【００５１】
ここで、各電源端子の電源電圧は、図６（Ａ）の従来のトランスインピーダンスアンプ接続回路の場合と同様、次のような関係に設定される。
【００５２】
第一の電源端子ＶＣＣＴＩＡの電圧＝第三の電源端子ＶＣＣＰＰの電圧
＞第二の電源端子ＶＥＥＴＩＡの電圧＝第四の電源端子ＶＥＥＰＰの電圧
しかし、図３（Ａ）のトランスインピーダンスアンプ接続回路の特徴は、第一の実施形態の図１（Ａ）のトランスインピーダンスアンプ接続回路の回路構成に加えて、差動出力端子つまり出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−Ｃのそれぞれと後段回路ＰＰの高電圧側の第三の電源端子ＶＣＣＰＰ、低電圧側の第四の電源端子ＶＥＥＰＰとの間に、ＥＳＤ電流分散用の第一〜第六のダイオードｄ１〜ｄ６をさらに接続していることにある。
【００５３】
第一〜第六のダイオードｄ１〜ｄ６の具体的な接続方法については、図３（Ａ）に示すように、後段回路ＰＰの出力正端子ＯＵＴ−Ｔと第三の電源端子ＶＣＣＰＰとの間に、第一のダイオードｄ１および第二のダイオードｄ２とを極性を互いに反転した状態で（つまり、双方向に電流が流れるように、第一のダイオードｄ１のアノード側、第二のダイオードｄ２のカソード側をそれぞれ出力正端子ＯＵＴ−Ｔ側に接続する状態で）接続し、かつ、後段回路ＰＰの出力補端子ＯＵＴ−Ｃと第三の電源端子ＶＣＣＰＰとの間に、第三のダイオードｄ３および第四のダイオードｄ４とを極性を互いに反転した状態で接続し、かつ、第四の電源端子ＶＥＥＰＰと、後段回路ＰＰの出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−Ｃのそれぞれとの間に、それぞれのアノードを第四の電源端子ＶＥＥＰＰに接続する状態で第五のダイオードｄ５および第六のダイオードｄ６を接続する。
【００５４】
かくのごとき回路構成とすることにより、ＥＳＤ発生時に、モノリシックＩＣ内つまりトランスインピーダンスアンプ接続回路内に流れ込むＥＳＤ電流が、図１（Ａ）のトランスインピーダンスアンプ接続回路の場合に比し、さらに分散され、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内のトランジスタヘのストレスが大幅に緩和される。よって、トランスインピーダンスアンプのＥＳＤ耐性をより向上させることができる。
【００５５】
つまり、本実施形態の図３（Ａ）に示すような回路構成にした場合、図３（Ｂ）のシミュレーション結果に示すように、トランスインピーダンスアンプＴＩＡの高電圧側の第一の電源端子ＶＣＣＴＩＡにＥＳＤが発生した場合、トランスインピーダンスアンプＴＩＡ側の第一の電源端子ＶＣＣＴＩＡからのＥＳＤ電流は、ＥＳＤ電流分散用の抵抗ｒｅを介して、トランスインピーダンスアンプＴＩＡや後段回路ＰＰに比して低インピーダンスの経路である、ＥＳＤ電流分散用の第二のダイオードｄ２へとより多く流れていくため、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内に流れ込むＥＳＤ電流そのものを大幅に低減することができる。
【００５６】
トランスインピーダンスアンプＴＩＡ側の第二の電源端子ＶＥＥＴＩＡ、後段回路ＰＰ側の第三の電源端子ＶＣＣＰＰ、後段回路ＰＰ側の第四の電源端子ＶＥＥＰＰ、出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−ＣからＥＳＤ電流が流れ込むようなＥＳＤが発生した場合についても、ＥＳＤ電流分散用の第一〜第六のダイオードｄ１〜ｄ６のいずれかがＥＳＤ電流に対して低インピーダンス経路を形成するため、前述の第一の電源端子ＶＣＣＴＩＡ端子からの場合よりも、モノリシックＩＣ内つまりトランスインピーダンスアンプ接続回路内に流れ込むＥＳＤ電流がより多く、第一〜第六のダイオードｄ１〜ｄ６側に分散されて流れることになり、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内に流れ込むＥＳＤ電流そのものを大幅に低減することができ、トランスインピーダンスアンプＴＩＡのコア回路内や後段回路ＰＰ内のトランジスタヘのストレスが大幅に緩和される。
【００５７】
したがって、本実施形態のトランスインピーダンスアンプ接続回路においては、第一の実施形態に比し、トランスインピーダンスアンプ接続回路のＥＳＤ耐性をさらに向上させることができる。さらに、本実施形態においては、第一の実施形態の図１（Ａ）の回路構成に対して、ＥＳＤ電流分散用の第一〜第六のダイオードｄ１〜ｄ６の６本のダイオードを付加するだけであるので、トランスインピーダンスアンプ接続回路を形成するモノリシックＩＣのチップ面積の増大はほとんど発生しなく、コンパクトな構造とすることができる。
【００５８】
また、ＥＳＤが発生しない通常動作時には、差動出力端子つまり出力正端子ＯＵＴ−Ｔおよび出力補端子ＯＵＴ−Ｃ側に接続したＥＳＤ電流分散用の第一〜第六のダイオードｄ１〜ｄ６はｏｆｆ状態であり、差動出力端子からみて、高インピーダンスとなっているため、トランスインピーダンスアンプとしての性能を劣化させることはない。
【００５９】
（第三の実施形態）
次に、本発明に係るトランスインピーダンスアンプ接続回路の第三の実施形態を図４に示す。図４は、本実施形態におけるトランスインピーダンスアンプ接続回路内のトランスインピーダンスアンプＴＩＡの回路構成の一例を示しており、トランスインピーダンスアンプＴＩＡ以外の回路構成は、第一または第二の実施形態に示す図１または図３の場合と同様である。
【００６０】
図４のトランスインピーダンスアンプＴＩＡの特徴は、第一または第二の実施形態に示す図１または図３のトランスインピーダンスアンプ接続回路を構成するトランスインピーダンスアンプＴＩＡが、コアアンプＣＡ（Core Amplifier）およびオフセット補正回路ＡＯＣ（Automatic Offset Compensation Circuit）からなっており、オフセット補正回路ＡＯＣが、コアアンプＣＡと同一回路構成のダミーアンプＤＡ（Dummy Amplifier）を少なくとも有し、ダミーアンプＤＡの入力側にコレクタを接続した第二のトランジスタｘ２のベースが、第三の抵抗ｒ３を介して、第二の電源端子ＶＥＥＴＩＡに接続されることにある。
【００６１】
より具体的には、図４に示すトランスインピーダンスアンプＴＩＡは、入力端子ＩＮに入力された電流信号をインピーダンス変換して差動電圧信号として出力するコアアンプＣＡおよびコアアンプＣＡのオフセット値を補正するオフセット補正回路ＡＯＣを有し、オフセット補正回路ＡＯＣは、コアアンプＣＡと同一回路構成のダミーアンプＤＡと、オペアンプＯＰＡ（Operational  Amplifier）と、第一のトランジスタｘ１と、第二のトランジスタｘ２とを有している。
【００６２】
コアアンプＣＡの出力とダミーアンプＤＡの出力とは、オペアンプＯＰＡの二つの入力端子に、それぞれ接続され、オペアンプＯＰＡの出力は、第一のトランジスタｘ１のベースに接続され、第一のトランジスタｘ１のコレクタは、コアアンプＣＡへの入力信号を入力する入力端子ＩＮに接続され、第一のトランジスタｘ１のエミッタは、第一の抵抗ｒ１を介して、第二の電源端子ＶＥＥＴＩＡに接続される。また、第二のトランジスタｘ２のコレクタは、ダミーアンプＤＡの入力端子に接続され、第二のトランジスタｘ２のエミッタは、第二の抵抗ｒ２を介して、第二の電源端子ＶＥＥＴＩＡに接続され、第二のトランジスタｘ２のベースは、第三の抵抗ｒ３を介して、第二の電源端子ＶＥＥＴＩＡに接続される。
【００６３】
つまり、本実施形態の図４のトランスインピーダンスアンプＴＩＡは、入力電流信号をインピーダンス変換して差動電圧信号として出力するコアアンプＣＡと、当該コアアンプのオフセット値を補正するためにコアアンプＣＡと同一回路構成のダミーアンプＤＡを有するオフセット補正回路ＡＯＣとからなり、図５に示した従来のトランスインピーダンスアンプＴＩＡとほぼ同一の構成であるが、図５の場合とは異なり、オフセット補正回路ＡＯＣが、オフセット補正用の信号をコアアンプＣＡの入力側にフィードバックするためにコレクタをコアアンプＣＡに接続した第一のトランジスタｘ１の他に、ダミーアンプＤＡの入力側にコレクタを接続した第二のトランジスタｘ２を有し、第一のトランジスタｘ１のエミッタ、第二のトランジスタｘ２のエミッタおよびベースを、それぞれ、第一、第二、第三の抵抗ｒ１、ｒ２、ｒ３を介して、第二の電源端子ＶＥＥＴＩＡに接続する構成としている。
【００６４】
例えば、図４の本実施形態の回路構成とは異なり、第二のトランジスタｘ２のベースが、単純に、第二の電源端子ＶＥＥＴＩＡと接続された構成の場合、ＥＳＤ電流が第二のＶＥＥＴＩＡ端子から流れ込むようなＥＳＤが発生した場合、第二のトランジスタｘ２は、ダイオード（アノードが第二の電源端子ＶＥＥＴＩＡに、カソードがダミーアンプＤＡの入力端子に接続されたダイオード）と等価な回路となるような振舞いをし、トランスインピーダンスアンプＴＩＡ内に低インピーダンスの経路を形成してしまうことになる。
【００６５】
したがって、第二のトランジスタｘ２のベースが、第二の電源端子ＶＥＥＴＩＡと直接接続された構成の場合、第一の実施形態に示す図１のトランスインピーダンスアンプ接続回路および／または第二の実施形態に示す図３のトランスインピーダンスアンプ接続回路のような回路構成を用いている場合であっても、或る程度大きなＥＳＤ電流が、トランスインピーダンスアンプＴＩＡ内に流れ込んでしまうことになり、ＥＳＤ耐性の低下要因になり得る。
【００６６】
しかし、図４に示す本実施形態のように、第二のトランジスタｘ２のベースが、第三の抵抗ｒ３を介して、第二の電源端子ＶＥＥＴＩＡに接続されている本実施形態の回路構成の場合、たとえ、ＥＳＤ電流が第二のＶＥＥＴＩＡ端子から流れ込むようなＥＳＤが発生したとしても、第二のトランジスタｘ２がダイオードのように振舞うことが抑制され、ＥＳＤ電流は、第一の実施形態に示す図１のトランスインピーダンスアンプ接続回路および／または第二の実施形態に示す図３のトランスインピーダンスアンプ接続回路においてＥＳＤ電流分散用として形成されている経路に分散して流れていくことになる。したがって、第二のトランジスタｘ２のベースへ接続した第三の抵抗ｒ３は、ＥＳＤ耐性を向上させる上で、重要な役割を果たしている。
【００６７】
（その他の実施形態）
前述した各実施形態においては、トランスインピーダンスアンプＴＩＡに印加される高電圧側の第一の電源端子ＶＣＣＴＩＡの電源電圧とトランスインピーダンスアンプＴＩＡに後続する後段回路ＰＰに印加される高電圧側の第三の電源端子ＶＣＣＰＰの電源電圧とが等しく、かつ、トランスインピーダンスアンプＴＩＡに印加される低電圧側の第二の電源端子ＶＥＥＴＩＡの電源電圧と後段回路ＰＰに印加される低電圧側の第四の電源端子ＶＥＥＰＰの電源電圧とが等しく、次のような関係に設定されている場合について説明した。
【００６８】
第一の電源端子ＶＣＣＴＩＡの電圧＝第三の電源端子ＶＣＣＰＰの電圧
＞第二の電源端子ＶＥＥＴＩＡの電圧＝第四の電源端子ＶＥＥＰＰの電圧
しかし、本発明は、かかる場合に限るものではなく、例えば、第一の電源端子ＶＣＣＴＩＡの電源電圧と第三の電源端子ＶＣＣＰＰの電源電圧とが、第二の電源端子ＶＥＥＴＩＡの電源電圧と第四の電源端子ＶＥＥＰＰの電源電圧とに比して、高い電圧値であれば、第一の電源端子ＶＣＣＴＩＡの電源電圧と第三の電源端子ＶＣＣＰＰの電源電圧とは等しい電圧値でなくても良いし、および／または、場合によっては、第二の電源端子ＶＥＥＴＩＡと第四の電源端子ＶＥＥＰＰとの間を抵抗を介して接続することにして、第二の電源端子ＶＥＥＴＩＡの電源電圧と第四の電源端子ＶＥＥＰＰの電源電圧とが等しい電圧値でなくても良い。
【図面の簡単な説明】
【００６９】
【図１】本発明に係るトランスインピーダンスアンプ接続回路の第一の実施形態を示すブロック図である。
【図２】本実施形態のトランスインピーダンスアンプ接続回路の信号波形歪みに関する評価結果を示す特性図である。
【図３】本発明に係るトランスインピーダンスアンプ接続回路の第二の実施形態を示すブロック図である。
【図４】本発明に係るトランスインピーダンスアンプ接続回路の第三の実施形態としてトランスインピーダンスアンプ接続回路内のトランスインピーダンスアンプの回路構成の一例を示す回路図である。
【図５】従来のトランスインピーダンスアンプ接続回路の回路構成を示すものである。
【図６】従来のトランスインピーダンスアンプ接続回路の回路構成におけるＥＳＤ電流の流れを説明する説明図である。
【図７】高周波アナログ回路にＥＳＤ保護回路を備えた従来の回路構成を示す回路図である。
【符号の説明】
【００７０】
ＡＧＣ…自動利得制御回路、Ａｍｐ１…第一のセンスアンプ、Ａｍｐ２…第二のセンスアンプ、ＡＯＣ…オフセット補正回路、ＣＡ…コアアンプ、ｄ１〜ｄ６…ＥＳＤ電流分散用の第一〜第六のダイオード、ＤＡ…ダミーアンプ、ＥＰＣ…ＥＳＤ保護回路、ＩＮ…入力端子、ＭＡ…メインアンプ、ＯＰＡ…オペアンプ、ＯＵＴ−Ｃ…出力補端子、ＯＵＴ−Ｔ…出力正端子、ＰＰ…後段回路、ｒ１…第一の抵抗、ｒ２…第二の抵抗、ｒ３…第三の抵抗、ｒｅ…ＥＳＤ電流分散用の抵抗、ＲＰ…高周波パッド、ＴＩＡ…トランスインピーダンスアンプ、ＶＣＣＰＰ…第三の電源端子、ＶＤＤ…第一の電源端子、ＶＣＣＴＩＡ…第一の電源端子、ＶＥＥＰＰ…第四の電源端子、ＶＥＥＴＩＡ…第二の電源端子、ＶＧＡ…可変利得増幅器、ＶＳＳ…第二の電源端子、ｘ１…第一のトランジスタ、ｘ２…第二のトランジスタ。
【図１】
0004712061.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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