(57)【特許請求の範囲】
【請求項１】
第１容量素子と、
出力端が前記第１容量素子の入力端に接続された第２容量素子と、
出力端が前記第２容量素子の入力端に接続された第３容量素子と、
入力端子に前記第１容量素子の出力端が接続され、前記入力端子の電圧値と所定の閾値電圧値を比較する電圧比較回路と、
前記第１容量素子と前記第２容量素子の間の第１中間ノードに、外部入力された被変換アナログ電圧信号を入力する第１入力回路と、
前記第２容量素子と前記第３容量素子の間の第２中間ノードに、前記被変換アナログ電圧信号を変換した後のデジタルデータの内、最上位ビットを含む連続した一部ビットの値を求める第１変換処理のための第１参照電圧を入力する第２入力回路と、
前記第３容量素子の入力端に、前記第１変換処理終了後に前記デジタルデータの未変換ビットの値を求める第２変換処理のための第２参照電圧を入力する第３入力回路と、
前記第１変換処理における前記電圧比較回路の出力変化時に、前記第３容量素子に前記第１参照電圧の電圧値を保持するための制御信号を生成する制御回路と、
少なくとも前記第１変換処理の実行期間に、電圧値が段階的に単調変化する第１ランプ電圧を生成し、前記第１参照電圧として出力する第１ランプ電圧生成回路と、
少なくとも前記第２変換処理の実行期間に、電圧値が段階的または連続的に単調変化する第２ランプ電圧を生成し、前記第２参照電圧として出力する第２ランプ電圧生成回路と、
前記第１ランプ電圧の電圧変化及び前記第２ランプ電圧の電圧変化に応じて計数したデジタル値を出力するカウンタ回路と、
前記デジタル値を前記電圧比較回路の出力変化時に記憶する記憶回路と、を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記第１入力回路が、前記被変換アナログ電圧信号の前記第１中間ノードへの入力可否を設定するための第１スイッチ回路を備え、前記第１変換処理における前記カウンタ回路の計数開始前の所定期間に、前記第１スイッチ回路をオン状態にし、
前記第２入力回路が、前記第１参照電圧の前記第２中間ノードへの入力可否を設定するための第２スイッチ回路を備え、前記第１変換処理時に前記第２スイッチ回路をオン状態にし、
前記第３入力回路が、前記第２参照電圧の前記第３容量素子への入力可否を設定するための第３スイッチ回路を備え、前記制御信号に基づいて、前記電圧比較回路の出力変化時から前記第２変換処理の開始時までの間、前記第３スイッチ回路をオフ状態にするように構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記第１入力回路が、前記被変換アナログ電圧信号の前記第１中間ノードへの入力可否を設定するための第１スイッチ回路を備え、前記第１変換処理における前記カウンタ回路の計数開始前の所定期間に、前記第１スイッチ回路をオン状態にし、
前記第２入力回路が、前記第２容量素子と前記第３容量素子の間の電気的接続を制御するために、前記第２中間ノードを前記第２容量素子側の第１分割ノードと前記第３容量素子側の第２分割ノードに分割する第４スイッチ回路と、前記第１参照電圧の前記第１分割ノードへの入力可否を設定するための第２スイッチ回路と、前記第１参照電圧または前記第１参照電圧に相当する電圧を第３参照電圧とし、前記第３参照電圧の前記第２分割ノードへの入力可否を設定するための第５スイッチ回路と、を備え、
前記第１変換処理時に前記第２スイッチ回路をオン状態にし、更に、前記第１変換処理時に第４スイッチ回路をオフ状態に、前記制御信号に基づいて、前記第１変換処理における前記カウンタ回路の計数開始時から前記電圧比較回路の出力変化時までの間、前記第５スイッチ回路をオン状態に制御して、前記第３容量素子に前記電圧比較回路の出力変化時の前記第１参照電圧値の電圧値を保持するように構成され、
前記第３入力回路が、前記第２参照電圧を前記第３容量素子の入力端子に直接入力するように構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記第２ランプ電圧生成回路が、前記第２変換処理時において、前記第１変換処理時における前記第１ランプ電圧の電圧変化方向とは逆の電圧変化方向を有する前記第２ランプ電圧を生成することを特徴とする請求項１〜３の何れか１項に記載のＡ／Ｄ変換回路。
【請求項５】
前記電圧比較回路が、インバータ回路と、前記インバータ回路の入力端子と出力端子を短絡するための第６スイッチ回路を備え、前記第１入力回路による前記被変換アナログ電圧信号の前記第１中間ノードへの入力前に、前記第６スイッチ回路により所定の初期化期間、前記インバータ回路を短絡し初期化することを特徴とする請求項１〜４の何れか１項に記載のＡ／Ｄ変換回路。
【請求項６】
前記制御回路が、前記第１変換処理において、前記第３容量素子に入力される前記第１ランプ電圧の電圧変化時から、前記第１ランプ電圧の電圧変化に応じて変化する前記第３容量素子の入力端及び出力端の電圧値が安定するまでの間に、前記制御信号によって制御される前記スイッチ回路の状態が切り替わらないように、前記制御信号の出力タイミングを制御することを特徴とする請求項１〜５の何れか１項に記載のＡ／Ｄ変換回路。
【請求項７】
前記第１ランプ電圧が、前記デジタルデータのビット数に応じて予め設定された第１分解能に応じた分解数で前記被変換アナログ電圧信号の電圧幅を分割した第１変化量ずつ、段階的に単調変化するように構成されており、
前記第２ランプ電圧が、対応するビット数の値と前記第１分解能に対応するビット数の値の和が前記デジタルデータのビット数の値となるように規定された第２分解能に応じた分解数で前記第１変化量を分割した第２変化量ずつ、段階的に単調変化するように構成されていることを特徴とする請求項１〜６の何れか１項に記載のＡ／Ｄ変換回路。
【請求項８】
前記第１ランプ電圧が、前記デジタルデータのビット数に応じて予め設定された第１分解能に応じた分解数で前記被変換アナログ電圧信号の電圧幅を分割した第１変化量ずつ、段階的に単調変化するように構成されており、
前記第２ランプ電圧が、連続的に単調変化するように構成されていることを特徴とする請求項１〜６の何れか１項に記載のＡ／Ｄ変換回路。
【請求項９】
前記第２ランプ電圧生成回路が、前記第２変換処理の実行期間に加え、前記第２変換処理直前の一定期間及び前記第２変換処理直後の一定期間の何れか一方または両方を含む期間に、前記第２ランプ電圧を生成し出力するように構成されていることを特徴とする請求項１〜８の何れか１項に記載のＡ／Ｄ変換回路。
【請求項１０】
光信号を電気信号に変換する固体撮像素子の複数をマトリクス状に配設してなる固体撮像素子群と、
前記固体撮像素子群の列毎に各別に対応して設けられた、請求項１〜９の何れか１項に記載のＡ／Ｄ変換回路を構成する前記第１容量素子、前記第２容量素子、前記第３容量素子、前記電圧比較回路、前記第１入力回路、前記第２入力回路、前記第３入力回路、前記制御回路、及び、前記記憶回路の複数と、
前記固体撮像素子群に共通して設けられた、請求項１〜９の何れか１項に記載のＡ／Ｄ変換回路を構成する前記第１ランプ電圧生成回路、前記第２ランプ電圧生成回路、及び、カウンタ回路と、を同一チップ上に備えることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路、特に、光信号を電気信号に変換する固体撮像素子の複数をマトリクス状に配設してなる固体撮像装置において、固体撮像素子と同一チップ上に搭載される列並列型Ａ／Ｄ変換回路に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサやＣＣＤセンサ、近赤外イメージセンサ、遠赤外イメージセンサ等、光電変換等により光信号を電気信号に変換する固体撮像素子（単位画素）の複数をマトリクス状に配設してなる固体撮像素子群を備える固体撮像装置には、同一チップ上に、アナログ回路やデジタル回路等を搭載したものがある。
【０００３】
固体撮像素子群と同一チップ上に搭載される回路としては、例えば、固体撮像素子群の列毎にＡ／Ｄ変換部が設けられ、１行単位で画素の読み出し処理を行う列並列型Ａ／Ｄ変換回路がある。列並列型Ａ／Ｄ変換回路は、１行単位で読み出しが可能であるため、列並列型ではない従来のＡ／Ｄ変換器と比較して読み出し速度を高速化し、或いは、低い動作周波数で列並列型ではない従来のＡ／Ｄ変換回路と同程度の読み出し速度を維持でき、消費電力を低減できる。
【０００４】
一般的な列並列型Ａ／Ｄ変換回路としては、例えば、固体撮像素子から出力されるアナログ電圧信号をデジタルデータに変換する変換処理時に、電圧値が単調増加する基準電圧（ランプ電圧）を生成するランプ電圧生成回路と、ランプ電圧の電圧変化に応じて計数したデジタル値を出力するカウンタ回路を備え、カウンタ回路のカウント動作と同期してアナログ電圧信号を基準電圧信号と比較し、比較結果が反転したときのカウンタ値を画素データとして記憶する列並列型Ａ／Ｄ変換回路がある（例えば、特許文献１参照）。
【０００５】
特許文献１に記載の列並列型Ａ／Ｄ変換回路を備えた固体撮像装置の構成について、図１０を基に簡単に説明する。ここで、図１０は、特許文献１に記載の列並列型Ａ／Ｄ変換回路を備えた固体撮像装置の部分的な概略構成例を示している。尚、図１０に示す列並列型Ａ／Ｄ変換回路では、分解能（ビット数で規定）が１０ビットである場合を想定している。
【０００６】
より具体的には、特許文献１に記載の固体撮像装置１０００は、図１０に示すように、光信号をアナログ電圧信号Ｖｐｉｘに変換する固体撮像素子ＰＩＸｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）の複数をマトリクス状に配設してなる固体撮像素子群ＩＰＤと、読み出し処理時に読み出し対象行を選択する垂直デコーダＶＤと、アナログ電圧信号Ｖｐｉｘをデジタルデータに変換する変換処理時に後述するカウンタ回路１０４０のカウンタ値に応じて電圧値が段階的に増加するランプ電圧Ｖｒを生成するランプ電圧生成回路１０２０と、ランプ電圧Ｖｒの電圧値の増加開始時からカウント動作を開始するカウンタ回路１０４０と、読み出し処理時に読み出し対象列を選択する水平デコーダＨＤと、アナログ電圧信号Ｖｐｉｘとランプ電圧Ｖｒの大小を比較し、比較結果を示す信号Ｖｃｐ’を出力する変換回路１１０１が、固体撮像素子群ＩＰＤの列毎に各別に設けられた変換回路群１１００と、固体撮像素子群ＩＰＤの列毎に各別に記憶回路１０５１が設けられたデジタルメモリ１０５０を備えている。尚、列並列型Ａ／Ｄ変換回路ＡＤＣは、ランプ電圧生成回路１０２０、カウンタ回路１０４０、変換回路群１１００、及び、デジタルメモリ１０５０で構成されている。
【０００７】
変換回路１１０１は、入力端にスイッチ回路１１０２を介してアナログ電気信号Ｖｐｉｘが入力される容量素子１１０５と、スイッチ回路１１０２と容量素子１１０５を接続する中間ノードに出力端が接続され、入力端にスイッチ回路１１０３を介してランプ電圧Ｖｒが入力される容量素子１１０４と、入力端子に容量素子１１０５の出力端が接続され、入力端子の電圧値と所定の閾値電圧値を比較するインバータ回路で構成される電圧比較回路１１０６と、電圧比較回路１１０６の入力端子と出力端子を短絡するスイッチ回路１１０７を備えて構成されている。
【０００８】
以下、固体撮像装置１０００における列並列型Ａ／Ｄ変換回路ＡＤＣの動作について図１１及び図１２を基に説明する。
【０００９】
ここで、図１１は、図１０に示す固体撮像装置１０００の列並列型Ａ／Ｄ変換回路ＡＤＣを構成する変換回路１１０１の入出力電圧信号の波形及び各スイッチ回路ＳＷ１’〜ＳＷ３’の動作状態を示している。また、図１２は、変換処理の実行時におけるランプ電圧Ｖｒ及びアナログ電圧信号Ｖｐｉｘ、カウンタ回路１０４０の夫々の値の関係を示している。尚、図１２は、列並列型Ａ／Ｄ変換回路ＡＤＣの分解能が４ビットであり、カウンタ回路１０４０が、期間Ｔｒｃに２４＝１６回のカウントアップ動作を行い、カウンタアップ動作に伴ってランプ電圧Ｖｒの電圧値が単位増加量ずつ段階的に増加するように構成されている場合について示している。また、図１２において、ＳＷ１’はスイッチ回路１１０２の状態を、ＳＷ２’はスイッチ回路１１０３の状態を、ＳＷ３’はスイッチ回路１１０７の状態を示している。
【００１０】
時間ｔ０において撮像処理が開始されると、先ず、時間ｔ１において、初期化処理が開始される。初期化処理では、固体撮像素子ＰＩＸｉｊのリセットレベルの電圧Ｖｒｓｔのサンプリングを行う。
【００１１】
具体的には、時間ｔ１では、図１１に示すように、固体撮像素子ＰＩＸｉｊから出力される被変換アナログ電圧信号Ｖｐｉｘの電圧値は、リセットレベルの電圧Ｖｒｓｔとなっており、ランプ電圧Ｖｒの電圧値は、初期レベルの電圧Ｖｒ０となっている。時間ｔ１において初期化処理が開始されると、列並列型Ａ／Ｄ変換回路ＡＤＣの変換回路１１０１は、スイッチ回路１１０２及びスイッチ回路１１０７をオン状態にし、スイッチ回路１１０３をオフ状態にする。これにより、容量素子１１０５（Ｃ１’）の入力端に固体撮像素子ＰＩＸｉｊのリセットレベルの電圧Ｖｒｓｔが入力され、電圧比較回路１１０６の入力端子と出力端子が短絡されて、容量素子１１０５（Ｃ１’）の出力端に電圧比較回路１１０６の反転レベルＶｔｈが入力される。これにより、電圧比較回路１１０６の反転レベルの特性ばらつきがキャンセルされる（オートゼロ技術）。その後、時間ｔ２において、スイッチ回路１１０７をオフ状態にすると、固体撮像素子ＰＩＸｉｊのリセットレベルの電圧Ｖｒｓｔと電圧比較回路１１０６の反転レベルＶｔｈの差分電圧が容量素子１１０５（Ｃ１’）に保持され、初期化処理が終了する。
【００１２】
時間ｔ３では、画像取り込み処理における固体撮像素子ＰＩＸｉｊのシグナルレベルＶｓｉｇのサンプリング処理を開始する。
【００１３】
具体的には、時間ｔ３では、固体撮像素子ＰＩＸｉｊから電圧値が電圧Ｖｓｉｇの被変換アナログ電圧信号Ｖｐｉｘが出力され、容量素子１１０５（Ｃ１’）の入力端に入力される。更に、時間ｔ３において、スイッチ回路１１０３（ＳＷ２’）をオン状態にし、初期レベルＶｒ０のランプ電圧Ｖｒを容量素子１１０４（Ｃ２’）の入力端に入力する。時間ｔ４では、固体撮像素子ＰＩＸｉｊのシグナルレベルＶｓｉｇのサンプリング処理を終了する。時間ｔ４において、スイッチ回路１１０２（ＳＷ１’）をオフ状態にすると、被変換アナログ電圧信号ＶｐｉｘのシグナルレベルＶｓｉｇとランプ電圧Ｖｒの初期レベルＶｒ０の差分電圧が容量素子１１０４（Ｃ２’）に保持される。
【００１４】
時間ｔ５では、差分電圧Ｖａをデジタルデータに変換する変換処理を開始し、ランプ電圧Ｖｒをクロック信号ＣＬＫに同期して段階的に増加させると共に、ランプ電圧Ｖｒの増加に応じてカウンタ回路１０４０のカウンタ値を１ずつ増加させる。
【００１５】
より詳細には、図１２に示すように、差分電圧Ｖａの電圧値は、カウンタ値“１０００”に対応するランプ電圧Ｖｒの電圧値とカウンタ値“１００１”に対応するランプ電圧Ｖｒの電圧値の間となっている。カウンタ回路１０４０は、“００００”から順次１ずつカウントアップし、時間ｔ６において、カウンタ値が“１０００”から“１００１”となったときに、電圧比較回路１１０６から出力される信号Ｖｃｐ’の値がＨレベルからＬレベルに変化（反転）する。信号Ｖｃｐ’の値が反転すると、記憶回路１０５１はカウンタ回路１０４０のカウンタ値、図１２では“１００１”を記憶する。その後、時間ｔ７において、変換処理を終了する。
【００１６】
以下、数１及び数２は、上記特許文献１に記載の列並列型Ａ／Ｄ変換回路ＡＤＣにおいて、電圧比較回路１１０６の入力電圧Ｖｉｎについて、比較回路１１０６の反転レベルＶｔｈ、固体撮像素子ＰＩＸｉｊの初期レベルＶｒｓｔ、撮像動作時の固体撮像素子ＰＩＸｉｊの信号レベルＶｓｉｇ、ランプ電圧Ｖｒの初期レベルＶｒ０を用いて示している。
【００１７】
［数１］
Ｖｉｎ＝Ｖｒ＋（Ｖｓｉｇ−Ｖｒ０）＋（Ｖｔｈ−Ｖｒｓｔ）
【００１８】
［数２］
Ｖｉｎ−Ｖｔｈ
＝Ｖｒ−｛Ｖｒ０＋（Ｖｒｓｔ−Ｖｓｉｇ）｝
【００１９】
従って、数１、数２及び図１１より、電圧比較回路１１０６の出力変化時、即ち、Ｖｉｎ−Ｖｔｈ＝０となるときのランプ電圧Ｖｒは、以下の数３で表される。
【００２０】
［数３］
Ｖｒ＝Ｖｒ０＋（Ｖｒｓｔ−Ｖｓｉｇ）＝Ｖｒ０＋Ｖａ
（但し、Ｖｉｎ−Ｖｔｈ＝０）
【００２１】
尚、上記特許文献１に記載の列並列型Ａ／Ｄ変換回路ＡＤＣの場合、被変換アナログ電圧信号ＶｐｉｘをデジタルデータＤ［（ｚ−１）：０］（ｚはデジタルデータのビット数）に変換する変換処理には、２ｚステップ、即ち、一般的に、１ステップが１クロックであるため、２ｚクロック分の時間が必要となる。具体的には、デジタルデータのビット数ｚ＝１０の場合、２１０＝１０２４クロック分の時間が必要となる。
【００２２】
ところで、近年、例えば、列並列型Ａ／Ｄ変換回路が搭載される固体撮像装置には、高解像度化や分解能の高精度化が求められており、列並列型Ａ／Ｄ変換回路の処理時間を短縮するための様々な技術が提案されている。
【００２３】
列並列型Ａ／Ｄ変換回路の処理時間を短縮するための技術としては、例えば、デジタルデータを上位ビットと下位ビットに分割し、被変換アナログ電圧信号を上位ビットのビット数に応じた上位ビット変換用分解能でデジタルデータに変換する第１変換処理と、第１変換処理の変換結果に相当する電圧値と被変換アナログ電圧信号の電圧値の差分電圧値を下位ビットのビット数に応じた下位ビット変換用分解能でデジタルデータに変換する第２変換処理の２段階の変換処理でデジタルデータに変換するサブレンジング方式がある。
【００２４】
以下、従来の一般的なサブレンジング方式のＡ／Ｄ変換回路の動作の概念について、図８及び図９を用いて説明する。ここで、図８は、一般的なサブレンジング方式のＡ／Ｄ変換回路における被変換アナログ電圧信号Ｖｐｉｘと、第１変換処理で求めた上位ビットに対応する電圧値と、差分電圧値Ｖｄｉｆと、デジタルデータに対応する電圧値との関係を示している。図９は、第１変換処理で用いる第１ランプ電圧Ｖｒｃと第２変換処理で用いる第２ランプ電圧Ｖｒｆの構成を示している。尚、図８及び図９では、説明のために、デジタルデータを４ビット構成とし、上位２ビットを求める第１変換処理と下位２ビットを求める第２変換処理を実行する場合について示している。また、図８に示す電圧Ｖｅｒは、Ａ／Ｄ変換処理時の量子化誤差である。
【００２５】
図８及び図９に示すように、第１変換処理では、上位２ビットを求めるために、２ビットの分解能に応じた分割数４で被変換アナログ電圧信号Ｖｐｉｘの電圧幅Ｖｆｓを分割した第１変化量ΔＶ１ずつ単調増加するランプ電圧Ｖｒｃを用いる。図８及び図９では、被変換アナログ電圧信号Ｖｐｉｘがカウンタ回路のデジタル値“０１”と“１０”の間であり、カウンタ回路（図１０では、カウンタ回路１０４０に相当）のデジタル値が“１０”に切り替わるときに電圧比較回路（図１０では、電圧比較回路１１０６に相当）の出力値が反転する。このときのカウンタ値“１０”が上位ビットの値となり、このときの差分電圧値Ｖｄｉｆが、第２変換処理の処理対象として保持される。
【００２６】
図８及び図９に示すように、第２変換処理では、下位２ビットを求めるために、２ビットの分解能に応じた分割数４で第１変化量ΔＶ１を分割した第２変化量ΔＶ２ずつ単調減少するランプ電圧Ｖｒｆを用いる。図８及び図９では、差分電圧値Ｖｄｉｆがカウンタ回路のデジタル値“１０”と“０１”の間であり、カウンタ回路のカウンタ値が“０１”に切り替わるときに電圧比較回路の出力値が反転する。このときのカウンタ値“０１”が下位ビットの値となり、これにより、デジタルデータＤ［（ｚ−１）：０］＝“１００１”が求められる。
【００２７】
サブレンジング方式の列並列型Ａ／Ｄ変換回路としては、例えば、図１３に示すように、被変換アナログ電圧信号Ｖｐｉｘを保持するサンプリングホールド回路（以下、適宜「Ｓ／Ｈ回路」と略称する）２００１、被変換アナログ電圧信号Ｖｐｉｘとランプ電圧Ｖｒ（＝上位ビット変換用ランプ電圧Ｖｒｃ）を比較するコンパレータ２００２、被変換アナログ電圧信号Ｖｐｉｘとランプ電圧Ｖｒｃの差分電圧値を出力する差分検出回路２００４、差分検出回路２００４から出力される電圧値を保持するＳ／Ｈ回路２００５、コンパレータ２００２の出力変化時にＳ／Ｈ回路２００５を制御して差分電圧値を保持させる機能を備えるロジック回路２００３、ランプ電圧Ｖｒｃの電圧幅を１／Ｋに調整したランプ電圧Ｖｒｆを生成する減衰回路２００６、ランプ電圧ＶｒｆとＳ／Ｈ回路２００５に保持された電圧を比較するコンパレータ２００７、及び、コンパレータ２００７の出力信号に基づいて、上位ビットの値に相当するカウンタ回路の値を保持するタイミングを規定する信号Ｖｃｐ＿ｌ’を生成するロジック回路２００８を有する変換回路２０００を備えた差分検出回路内蔵型の列並列型Ａ／Ｄ変換回路がある（例えば、特許文献２参照）。
【００２８】
尚、上記特許文献２に記載の列並列型Ａ／Ｄ変換回路の場合、例えば、デジタルデータのビット数を１０、上位ビットのビット数を５、下位ビットのビット数を５とすると、第１変換処理に２５＝３２クロック分の時間が必要となり、第２変換処理に２５＝３２クロック分の時間が必要となるため、３２＋３２＝６４クロック分の時間が必要となる。従って、上述したように、被変換アナログ電圧信号を１段階の変換処理でデジタルデータに変換する特許文献１に記載の列並列型Ａ／Ｄ変換回路が１０２４クロック分の時間を必要とするのに対し、サブレンジング方式を採用した特許文献２に記載の列並列型Ａ／Ｄ変換回路では、変換処理に６４クロック分の時間しか必要とせず、処理時間を大幅に短縮することができる。
【００２９】
他のサブレンジング方式の列並列型Ａ／Ｄ変換回路としては、図１４に示すように、被変換アナログ電圧信号Ｖｐｉｘを保持するＳ／Ｈ回路３００１と、被変換アナログ電圧信号Ｖｐｉｘを参照電圧と比較する比較回路３００５と、変換後のデジタルデータの上位ビットを求める第１変換処理の実行時に、ランプ電圧Ｖｒｃを比較回路３００５に入力するスイッチ回路３００２と、第１変換処理後に未変換ビットを求める第２変換処理の実行時に、ランプ電圧Ｖｒｆを参照電圧として比較回路３００５に入力する容量素子３００３と、第１変換処理における比較回路３００５の出力変化時に、参照電圧の電圧値を保持するための容量素子３００４及び容量素子３００３と、第１変換処理における比較回路３００５の出力変化時に、容量素子３００４にランプ電圧Ｖｒｃを保持するための制御信号を生成するロジック回路３００６を備えて構成された容量比使用型の列並列型Ａ／Ｄ変換回路がある（例えば、特許文献３参照）。
【００３０】
上記特許文献３に記載の列並列型Ａ／Ｄ変換回路は、第１変換処理時、Ｓ／Ｈ回路３００１を介して比較回路３００５に被変換アナログ電圧信号Ｖｐｉｘを入力し、スイッチ回路３００２をオン状態にしてランプ電圧Ｖｒｃを入力する。尚、ランプ電圧Ｖｒｃの構成は、図８及び図９に示すランプ電圧Ｖｒｃと同じである。ランプ電圧Ｖｒｃが段階的に単調増加し、比較回路３００５の出力が反転すると、ロジック回路３００６からの制御信号により、スイッチ回路３００２がオフ状態となり、容量素子３００４にランプ電圧Ｖｒｃが保持される。このとき、図示しないが、カウンタ回路のデジタル値がデジタルデータの上位ビットの値として記憶回路に記憶される。第２変換処理では、段階的に単調減少するランプ電圧Ｖｒｆを入力する。比較回路３００５の出力が反転すると、図示しないが、カウンタ回路のデジタル値がデジタルデータの下位ビットの値として記憶回路に記憶される。尚、ランプ電圧Ｖｒｆの構成は、図８及び図９に示すランプ電圧Ｖｒｆと同じである。
【００３１】
上記特許文献３に記載の列並列型Ａ／Ｄ変換回路は、図１４に示すように、１つのＳ／Ｈ回路、２つの容量素子、及び、スイッチ回路で構成されるため、回路規模を小さくすることができる。
【００３２】
更に他のサブレンジング方式の列並列型Ａ／Ｄ変換回路としては、図１５に示すように、被変換アナログ電圧信号Ｖｐｉｘ及び参照電圧ＶＤＥ１、ＶＤＥ２の入力を受け付ける入力回路４０１０と、第１変換処理時に入力回路４０１０から出力される参照電圧ＶＤＥ１を、第２変換処理時に入力回路４０１０から出力される参照電圧ＶＤＥ２を積分する積分回路４０２０と、積分回路４０２０の出力電圧と参照電圧Ｖｒｅｆを比較する比較回路４０３０と、第１変換処理における比較回路４０３０の出力変化時に積分回路４０２０の電圧レベルを保持するための制御信号を生成するロジック回路４０４０を備えて構成された積分回路内蔵型の列並列型Ａ／Ｄ変換回路がある（例えば、特許文献４参照）。また、図１６は、上記特許文献４に記載の積分回路内蔵型の列並列型Ａ／Ｄ変換回路の変形例を示しており、動作原理は図１５に示す積分回路内蔵型の列並列型Ａ／Ｄ変換回路と同じである。
【００３３】
上記特許文献４に記載の列並列型Ａ／Ｄ変換回路は、特許文献２及び特許文献３のように単調増加するランプ電圧Ｖｒｃ及び単調減少するランプ電圧Ｖｒｆを用いずに、参照電圧ＶＤＥ１（特許文献２及び特許文献３の第１変化量ΔＶ１に相当）及び参照電圧ＶＤＥ２（特許文献２及び特許文献３の第２変化量ΔＶ２に相当）を積分回路４０２０によって積分することで、被変換アナログ電圧信号Ｖｐｉｘと比較するための各上位ビットに対応する電圧及び各下位ビットに対応する電圧を生成する構成となっている。
【００３４】
上記特許文献４に記載の列並列型Ａ／Ｄ変換回路は、第１変換処理の実行前に、スイッチ回路４０１２をオン状態に、スイッチ回路４０１４をオフ状態にして、積分回路４０２０に被変換アナログ電圧信号Ｖｐｉｘを取り込む。第１変換処理では、スイッチ回路４０１２をオフ状態に、スイッチ回路４０１３を参照電圧ＶＤＥ１側に接続した後にスイッチ回路４０１４をオン状態にすることにより、参照電圧ＶＤＥ１を積分する（傾きが比較的大きい第１ランプ電圧Ｖｒｃに相当）。比較回路４０３０の出力値が反転すると、このときのカウンタ回路（図示せず）のデジタル値を上位ビットの値として記憶し、ロジック回路４０４０から出力される制御信号によってスイッチ回路４０１４がオフ状態となる。これにより、積分回路４０２０に差分電圧値Ｖｄｉｆが保持される。第２変換処理では、スイッチ回路４０１３を参照電圧ＶＤＥ１２側に接続した後にスイッチ回路４０１４をオン状態することにより、参照電圧ＶＤＥ２を積分する（傾きが第１ランプ電圧Ｖｒｃより緩やかな第２ランプ電圧Ｖｒｆに相当）。比較回路４０３０の出力値が反転すると、このときのカウンタ回路（図示せず）のデジタル値を下位ビットの値として記憶し、第２変換処理を終了する。
【００３５】
上述したように、特許文献２乃至特許文献４に記載のサブレンジング方式を採用した列並列型Ａ／Ｄ変換回路では、被変換アナログ電圧信号を２段階の変換処理でデジタルデータに変換することから、変換処理にかかるステップ数を大幅に低減でき、変換処理の高速化を図ることができる。
【００３６】
【特許文献１】特開２０００−２８６７０６号公報
【特許文献２】特開平１１−１６８３８３号公報
【特許文献３】特開２００２−２３２２９１号公報
【特許文献４】特開２００５−３４８３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
しかしながら、特許文献２に記載の列並列型Ａ／Ｄ変換回路では、比較的回路面積の大きい比較回路を２つ用いているため、変換回路の回路規模が大きくなる。また、特許文献４に記載の列並列型Ａ／Ｄ変換回路では、比較的回路面積の大きい積分回路を用いているため、変換回路の回路規模が大きくなる。特に、固体撮像装置に搭載される列並列型Ａ／Ｄ変換回路の場合、近年の固体撮像装置の高解像度化により画素数（固体撮像素子数）が非常に大きくなっており、これに伴って、固体撮像装置に構築される変換回路の数が非常に多くなり、回路規模が相当増大することになるという問題があった。更に、近年、固体撮像装置を構成する固体撮像素子のユニット面積が縮小化し、画素ピッチが小さくなってきており、Ａ／Ｄ変換回路についても、小さい画素ピッチに合わせて配置するために、回路規模を小さくすることが求められている。
【００３８】
これに対し、特許文献３に記載の列並列型Ａ／Ｄ変換回路では、比較的回路面積の小さい１つのＳ／Ｈ回路と２つの容量素子を用いて構成されているため、変換回路の回路規模の増大を押さえることができる。しかし、特許文献３に記載の列並列型Ａ／Ｄ変換回路では、２つの容量素子の特性（容量比）がばらついた場合、容量素子を介さずにコンパレータ３００５に入力される第１ランプ電圧Ｖｒｃと、容量素子を介してコンパレータ３００５に入力される第２ランプ電圧Ｖｒｆの間でばらつきが生じる可能性が極めて高いという問題があった。列並列型Ａ／Ｄ変換回路が固体撮像装置に搭載されている場合、第１ランプ電圧Ｖｒｃと第２ランプ電圧Ｖｒｆの間のばらつきは、ノイズとなり、画質を低下させる可能性がある。具体的には、固体撮像素子によって撮像された画像上では、縦線上の列間ばらつきとなる。尚、画質の低下を防止する観点から、容量比のばらつきを押さえるために２つの容量素子の容量を大きくすると、回路規模が増大するという問題がある。
【００３９】
尚、特許文献２に記載の列並列型Ａ／Ｄ変換回路では、差分検出回路や減衰回路等の特性がばらついた場合、上位ビットを求める第１変換処理に用いる第１ランプ電圧Ｖｒｃと、下位ビットを求める第２変換処理に用いる第２ランプ電圧Ｖｒｆとの間でばらつきが生じる場合があるという問題があった。列並列型Ａ／Ｄ変換回路が固体撮像装置に搭載されている場合、第１ランプ電圧Ｖｒｃと第２ランプ電圧Ｖｒｆの間のばらつきは、ノイズとなり、画質を低下させる可能性がある。具体的には、固体撮像素子によって撮像された画像上では、縦線上の列間ばらつきとなる。
【００４０】
また、図１５に示す特許文献４に記載の列並列型Ａ／Ｄ変換回路では、被変換アナログ電圧信号Ｖｐｉｘが、Ｓ／Ｈ回路４０１１及びスイッチ回路４０１２を介して、積分回路４０２０の出力ノードに直接入力される構成であることから、積分回路４０２０を構成する抵抗素子４０２１、増幅回路４０２２及び容量素子４０２３のばらつきの影響を受け、画質を低下させる可能性があるという問題がある。尚、図１６に示す特許文献４に記載の列並列型Ａ／Ｄ変換回路では、被変換アナログ電圧信号Ｖｐｉｘが、Ｓ／Ｈ回路５０１１及びスイッチ回路５０１３を介して、積分回路５０２０の入力ノードに入力される構成となっているため、積分回路５０２０を構成する抵抗素子５０２１、増幅回路５０２２及び容量素子５０２３のばらつきを効果的にキャンセルできる。但し、図１６の場合、積分回路５０２０において被変換アナログ電圧信号Ｖｐｉｘを積分する時間が新たに必要となるため、高速化が十分に図れないという問題があった。
【００４１】
近年、固体撮像装置には、Ａ／Ｄ変換回路の変換処理速度の向上と共に、特性バラツキに起因する画質低下の防止（変換精度の低下防止）、及び、回路規模の低減が求められている。しかし、上述したように、特許文献２〜特許文献４に記載の列並列型Ａ／Ｄ変換回路は、何れも、変換精度の低下防止と回路規模の低減の両方を実現することは困難となっている。
【００４２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、特性のバラツキに起因する変換精度の低下防止、及び、回路規模の増大防止の両方をより効果的に実現することができるサブレンジング方式のＡ／Ｄ変換回路を提供する点にある。更に、特性のバラツキに起因する変換精度の低下防止、及び、回路規模の増大防止の両方をより効果的に実現することができるサブレンジング方式のＡ／Ｄ変換回路を備えた固体撮像装置を提供する。
【課題を解決するための手段】
【００４３】
上記目的を達成するための本発明に係るＡ／Ｄ変換回路は、第１容量素子と、出力端が前記第１容量素子の入力端に接続された第２容量素子と、出力端が前記第２容量素子の入力端に接続された第３容量素子と、入力端子に前記第１容量素子の出力端が接続され、前記入力端子の電圧値と所定の閾値電圧値を比較する電圧比較回路と、前記第１容量素子と前記第２容量素子の間の第１中間ノードに、外部入力された被変換アナログ電圧信号を入力する第１入力回路と、前記第２容量素子と前記第３容量素子の間の第２中間ノードに、前記被変換アナログ電圧信号を変換した後のデジタルデータの内、最上位ビットを含む連続した一部ビットの値を求める第１変換処理のための第１参照電圧を入力する第２入力回路と、前記第３容量素子の入力端に、前記第１変換処理終了後に前記デジタルデータの未変換ビットの値を求める第２変換処理のための第２参照電圧を入力する第３入力回路と、前記第１変換処理における前記電圧比較回路の出力変化時に、前記第３容量素子に前記第１参照電圧の電圧値を保持するための制御信号を生成する制御回路と、少なくとも前記第１変換処理の実行期間に、電圧値が段階的に単調変化する第１ランプ電圧を生成し、前記第１参照電圧として出力する第１ランプ電圧生成回路と、少なくとも前記第２変換処理の実行期間に、電圧値が段階的または連続的に単調変化する第２ランプ電圧を生成し、前記第２参照電圧として出力する第２ランプ電圧生成回路と、前記第１ランプ電圧の電圧変化及び前記第２ランプ電圧の電圧変化に応じて計数したデジタル値を出力するカウンタ回路と、前記デジタル値を前記電圧比較回路の出力変化時に記憶する記憶回路と、を備えることを第１の特徴とする。
【００４４】
上記特徴の本発明に係るＡ／Ｄ変換回路は、前記第１入力回路が、前記被変換アナログ電圧信号の前記第１中間ノードへの入力可否を設定するための第１スイッチ回路を備え、前記第１変換処理における前記カウンタ回路の計数開始前の所定期間に、前記第１スイッチ回路をオン状態にし、前記第２入力回路が、前記第１参照電圧の前記第２中間ノードへの入力可否を設定するための第２スイッチ回路を備え、前記第１変換処理時に前記第２スイッチ回路をオン状態にし、前記第３入力回路が、前記第２参照電圧の前記第３容量素子への入力可否を設定するための第３スイッチ回路を備え、前記制御信号に基づいて、前記電圧比較回路の出力変化時から前記第２変換処理の開始時までの間、前記第３スイッチ回路をオフ状態にするように構成されていることを第２の特徴とする。
【００４５】
上記第１の特徴の本発明に係るＡ／Ｄ変換回路は、前記第１入力回路が、前記被変換アナログ電圧信号の前記第１中間ノードへの入力可否を設定するための第１スイッチ回路を備え、前記第１変換処理における前記カウンタ回路の計数開始前の所定期間に、前記第１スイッチ回路をオン状態にし、前記第２入力回路が、前記第２容量素子と前記第３容量素子の間の電気的接続を制御するために、前記第２中間ノードを前記第２容量素子側の第１分割ノードと前記第３容量素子側の第２分割ノードに分割する第４スイッチ回路と、前記第１参照電圧の前記第１分割ノードへの入力可否を設定するための第２スイッチ回路と、前記第１参照電圧または前記第１参照電圧に相当する電圧を第３参照電圧とし、前記第３参照電圧の前記第２分割ノードへの入力可否を設定するための第５スイッチ回路と、を備え、前記第１変換処理時に前記第２スイッチ回路をオン状態にし、更に、前記第１変換処理時に第４スイッチ回路をオフ状態に、前記制御信号に基づいて、前記第１変換処理における前記カウンタ回路の計数開始時から前記電圧比較回路の出力変化時までの間、前記第５スイッチ回路をオン状態に制御して、前記第３容量素子に前記電圧比較回路の出力変化時の前記第１参照電圧値の電圧値を保持するように構成され、前記第３入力回路が、前記第２参照電圧を前記第３容量素子の入力端子に直接入力するように構成されていることを第３の特徴とする。
【００４６】
上記何れかの特徴の本発明に係るＡ／Ｄ変換回路は、前記第２ランプ電圧生成回路が、前記第２変換処理時において、前記第１変換処理時における前記第１ランプ電圧の電圧変化方向とは逆の電圧変化方向を有する前記第２ランプ電圧を生成することを第４の特徴とする。
【００４７】
上記何れかの特徴の本発明に係るＡ／Ｄ変換回路は、前記電圧比較回路が、インバータ回路と、前記インバータ回路の入力端子と出力端子を短絡するための第６スイッチ回路を備え、前記第１入力回路による前記被変換アナログ電圧信号の前記第１中間ノードへの入力前に、前記第６スイッチ回路により所定の初期化期間、前記インバータ回路を短絡し初期化することを第５の特徴とする。
【００４８】
上記何れかの特徴の本発明に係るＡ／Ｄ変換回路は、前記制御回路が、前記第１変換処理において、前記第３容量素子に入力される前記第１ランプ電圧の電圧変化時から、前記第１ランプ電圧の電圧変化に応じて変化する前記第３容量素子の入力端及び出力端の電圧値が安定するまでの間に、前記制御信号によって制御される前記スイッチ回路の状態が切り替わらないように、前記制御信号の出力タイミングを制御することを第６の特徴とする。
【００４９】
上記何れかの特徴の本発明に係るＡ／Ｄ変換回路は、前記第１ランプ電圧が、前記デジタルデータのビット数に応じて予め設定された第１分解能に応じた分解数で前記被変換アナログ電圧信号の電圧幅を分割した第１変化量ずつ、段階的に単調変化するように構成されており、前記第２ランプ電圧が、対応するビット数の値と前記第１分解能に対応するビット数の値の和が前記デジタルデータのビット数の値となるように規定された第２分解能に応じた分解数で前記第１変化量を分割した第２変化量ずつ、段階的に単調変化するように構成されていることを第７の特徴とする。
【００５０】
上記第１〜第６の特徴の本発明に係るＡ／Ｄ変換回路は、前記第１ランプ電圧が、前記被変換アナログ電圧信号を変換した後のデジタルデータのビット数に応じて予め設定された第１分解能に応じた分解数で前記被変換アナログ電圧信号の電圧幅を分割した第１変化量ずつ、段階的に単調変化するように構成されており、前記第２ランプ電圧が、連続的に単調変化するように構成されていることを第８の特徴とする。
【００５１】
上記何れかの特徴の本発明に係るＡ／Ｄ変換回路は、前記第２ランプ電圧生成回路が、前記第２変換処理の実行期間に加え、前記第２変換処理直前の一定期間及び前記第２変換処理直後の一定期間の何れか一方または両方を含む期間に、前記第２ランプ電圧を生成し出力するように構成されていることを第９の特徴とする。
【００５２】
上記目的を達成するための本発明に係る固体撮像装置は、光信号を電気信号に変換する固体撮像素子の複数をマトリクス状に配設してなる固体撮像素子群と、前記固体撮像素子群の列毎に各別に対応して設けられた、上記第１〜第９の特徴のＡ／Ｄ変換回路を構成する前記第１容量素子、前記第２容量素子、前記第３容量素子、前記電圧比較回路、前記第１入力回路、前記第２入力回路、前記第３入力回路、前記制御回路、及び、前記記憶回路の複数と、前記固体撮像素子群に共通して設けられた、上記第１〜第９の特徴のＡ／Ｄ変換回路を構成する前記第１ランプ電圧生成回路、前記第２ランプ電圧生成回路、及び、カウンタ回路と、を同一チップ上に備えることを特徴とする。
【発明の効果】
【００５３】
上記特徴のＡ／Ｄ変換回路によれば、比較的回路面積の小さい３つの容量素子と、インバータ回路等の比較的回路面積の小さい論理回路で構成される電圧比較回路でサブレンジング方式のＡ／Ｄ変換回路を実現できるので、回路面積の増大を押さえることができる。また、上記特徴のＡ／Ｄ変換器は、電圧比較回路の反転レベルの特性ばらつきをキャンセルするオートゼロ技術を用いつつ、第１容量素子、第２容量素子及び第３容量素子を差分電圧の保持に用いていることから、第１容量素子、第２容量素子及び第３容量素子の容量値の絶対値のばらつきがＡ／Ｄ変換結果に直接的に影響しない構成となっている。従って、回路上のばらつきに起因した変換精度の低下を効果的に抑制できる。本発明の変換精度の低下を効果的に防止できるので、本発明が固体撮像装置に適用された場合には、撮像画像に画質上のノイズが発生するのをより効果的に防止できる。本発明の変換精度の低下を効果的に防止できるので、本発明が固体撮像装置に適用された場合には、撮像画像に画質上のノイズが発生するのをより効果的に防止できる。即ち、上記特徴のＡ／Ｄ変換回路によれば、変換精度の低下防止、及び、回路規模の増大防止の両方を効果的に実現できる。
【００５４】
また、上記第４の特徴のＡ／Ｄ変換回路によれば、第１ランプ電圧の電圧変化方向とは逆の電圧変化方向を有する第２ランプ電圧を生成するので、第１変換処理後の第３容量素子を直接第２変換処理で用いることが可能になり、本発明に係るＡ／Ｄ変換回路を比較的簡単な回路構成で実現することが可能になる。
【００５５】
上記第５の特徴のＡ／Ｄ変換回路によれば、電圧比較回路を比較的回路面積の小さいインバータ回路とスイッチ回路で構成するので、簡単な構成で電圧比較回路を実現でき、更に、回路規模の増大を押さえることができる。
【００５６】
上記第６の特徴のＡ／Ｄ変換回路によれば、第１変換処理において、第１ランプ電圧の電圧変化時から第３容量素子の入力端及び出力端の電圧が安定するまでの間に、制御信号によって制御されるスイッチ回路の状態が切り替わらないように構成したので、第１変換処理において、第３容量素子の入力端または出力端の電圧を十分にセトリングさせることができ、第３容量素子において第１ランプ電圧の電圧値が安定した状態で電圧を保持することが可能になる。これにより、回路に起因したばらつきを効果的に低減することが可能になる。また、上記第６の特徴のＡ／Ｄ変換回路が固体撮像装置に適用される場合には、ノイズによる画質の低下を効果的に防止することが可能になる。
【００５７】
上記第８の特徴のＡ／Ｄ変換回路によれば、第２ランプ電圧が、連続的に単調変化するように構成されており、電圧比較回路の出力変化時に、第３容量素子に第１ランプ電圧を保持する第１処理の場合には、一定期間安定して同じ電圧値となる第１ランプ電圧を用い、第２ランプ電圧の保持を行わない第２変換処理の場合には、単調増加性が優れた第２ランプ電圧を用いる。これにより、第２変換処理において、カウンタ回路の周波数を向上させることが可能になり、比較的容易にビット解像度を高精度化することができる。
【００５８】
上記第９の特徴のＡ／Ｄ変換回路によれば、第２ランプ電圧生成回路が、第２変換処理の実行期間に加え、第２変換処理直前の一定期間及び第２変換処理直後の一定期間の何れか一方または両方を含む期間に第２ランプ電圧を生成するように構成したので、例えば、第２変換処理で用いる被変換アナログ電圧信号の差分電圧と、第１変換処理における電圧比較回路の出力変化時の第１ランプ電圧の差が非常に小さい場合、或いは、差分電圧の値が第１変化量の値と略等しい場合に、差分電圧にオフセット電圧が生じ、第２処理において、電圧比較回路が差分電圧を検出できない等の問題をより効果的に回避することが可能になる。
【００５９】
上記特徴の固体撮像装置によれば、上記第１〜第１０の特徴のＡ／Ｄ変換回路を用いて構成するので、比較的フレームレートを高速にできるサブレンジング方式のＡ／Ｄ変換回路を用いながら、Ａ／Ｄ変換回路に係る回路面積の増大を押さえることができ、且つ、トランジスタ素子や容量素子の特性のばらつきに起因するノイズの発生を効果的に防止でき、ノイズの発生に起因する変換精度の低下を効果的に防止できる。更に、上記特徴の固体撮像装置によれば、Ａ／Ｄ変換回路におけるノイズの発生を効果的に防止できるので、例えば、撮像画像に縦線状のノイズが生じる等、撮像画像の画質低下をより効果的に防止できる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明に係るＡ／Ｄ変換回路及び固体撮像装置（以下、適宜「本発明回路」、「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００６１】
〈第１実施形態〉
本発明回路及び本発明装置の第１実施形態について、図１〜図３を基に説明する。
【００６２】
先ず、本発明回路及び本発明装置の構成について、図１及び図２を基に説明する。ここで、図１は、本発明回路１００Ａを搭載した本発明装置１Ａの概略構成例を示しており、図２は、本実施形態の本発明回路１００Ａの概略構成例を示している。
【００６３】
尚、本発明回路１００Ａは、被変換アナログ電圧信号Ｖｐｉｘを変換した後のデジタルデータの内、最上位ビットを含む連続した一部ビットの値を求める第１変換処理と、第１変換処理終了後にデジタルデータの未変換ビットの値を求める第２変換処理の２段階の変換処理を実行するサブレンジング方式のＡ／Ｄ変換回路である。尚、本実施形態では、簡単のために、被変換アナログ電圧信号Ｖｐｉｘを変換した後のデジタルデータが４ビット（＝２４）構成である場合を想定しており、第１変換処理では上位２ビットを、第２変換処理では下位２ビットを変換する。上位ビットと下位ビットの分割方法は任意であるが、変換処理時間の短縮の観点から、上位ビットのビット数と下位ビットのビット数の差が最小となるように設定することが望ましい。
【００６４】
本発明装置１Ａは、図１に示すように、光信号をアナログ電圧信号Ｖｐｉｘに変換する固体撮像素子ＰＩＸｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）の複数をマトリクス状に配設してなる固体撮像素子群ＩＰＤと、固体撮像素子群ＩＰＤの列毎に各別に対応して設けられたＡ／Ｄ変換ユニット１０の複数と、固体撮像素子群ＩＰＤの列毎に各別に対応して設けられた記憶回路５０と、固体撮像素子群ＩＰＤに共通して設けられた第１変換処理で用いる第１ランプ電圧Ｖｒｃを生成する第１ランプ電圧生成回路２１と、第２変換処理で用いる第２ランプ電圧Ｖｒｆを生成する第２ランプ電圧生成回路２２と、Ａ／Ｄ変換ユニット１０で用いる各種クロック信号や制御信号を生成する制御信号生成回路３０と、第１ランプ電圧Ｖｒｃの電圧変化及び第２ランプ電圧Ｖｒｆの電圧変化に応じて計数したデジタル値を出力するカウンタ回路４０と、読み出し処理時に読み出し対象行を選択する垂直デコーダＶＤと、読み出し処理時に読み出し対象列を選択する水平デコーダＨＤと、を同一チップ上に備えて構成されている。
【００６５】
具体的には、本発明回路１００Ａは、図１及び図２に示すように、Ａ／Ｄ変換ユニット１０、記憶回路５０、第１ランプ電圧生成回路２１、第２ランプ電圧生成回路２２、制御信号生成回路３０、及び、カウンタ回路４０で構成されている。
【００６６】
Ａ／Ｄ変換ユニット１０は、図２に示すように、第１容量素子Ｃ１と、出力端が第１容量素子Ｃ１の入力端に接続された第２容量素子Ｃ２と、出力端が第２容量素子Ｃ２の入力端に接続された第３容量素子Ｃ３と、入力端子に第１容量素子Ｃ１の出力端が接続され、入力端子の電圧値と所定の閾値電圧値Ｖｔｈを比較する電圧比較回路ＣＭＰと、第１容量素子Ｃ１と第２容量素子Ｃ２の間の第１中間ノードＮ１に、外部入力された被変換アナログ電圧信号Ｖｐｉｘを入力する第１入力回路と、第２容量素子Ｃ２と第３容量素子Ｃ３の間の第２中間ノードＮ２に、第１変換処理のための第１参照電圧を入力する第２入力回路と、第３容量素子Ｃ３の入力端に、第２変換処理のための第２参照電圧を入力する第３入力回路と、第１変換処理における電圧比較回路ＣＭＰの出力変化時に、第３容量素子Ｃ３に第１参照電圧の電圧値を保持するための制御信号Ｖｃｔｌを生成する制御回路１２を備えて構成されている。
【００６７】
より詳細には、第１入力回路は、被変換アナログ電圧信号Ｖｐｉｘの第１中間ノードＮ１への入力可否を設定するためのスイッチ回路ＳＷ１を備え、第１変換処理におけるカウンタ回路４０の計数開始前の所定期間に、スイッチ回路ＳＷ１をオン状態にするように構成されている。
【００６８】
第２入力回路は、第１参照電圧の第２中間ノードＮ２への入力可否を設定するためのスイッチ回路ＳＷ２を備え、第１変換処理時にスイッチ回路ＳＷ２をオン状態にするように構成されている。
【００６９】
第３入力回路は、第２参照電圧の第３容量素子Ｃ３への入力可否を設定するためのスイッチ回路ＳＷ３を備え、第３中間ノードＮ３により、第３容量素子Ｃ３の入力端とスイッチ回路ＳＷ３が接続されている。第３入力回路は、制御信号Ｖｃｔｌに基づいて、電圧比較回路ＣＭＰの出力変化時から第２変換処理の開始時までの間、スイッチ回路ＳＷ３をオフ状態にするように構成されている。
【００７０】
電圧比較回路ＣＭＰは、インバータ回路と、インバータ回路の入力端子と出力端子を短絡するためのスイッチ回路ＳＷ６を備え、第１入力回路による被変換アナログ電圧信号Ｖｐｉｘの第１中間ノードＮ１への入力前に、スイッチ回路ＳＷ６により所定の初期化期間、インバータ回路を短絡し初期化する。
【００７１】
制御回路１２は、図２に示すように、否定論理積回路１２３から出力される電圧比較回路ＣＭＰの出力信号Ｖｃｐの反転信号と、第１変換処理の実行期間であることを示す外部入力信号Ｃ＿ＰＨとの否定論理積を演算する否定論理積回路１２２と、否定論理積回路１２２からの出力信号を、外部入力されるクロック信号ＳＣＬＫの立ち上がりでラッチし出力するＤフリップフロップ回路（ＤＦＦ回路）１２１とを備えて構成されている。尚、本実施形態では、後述する第１ランプ電圧生成回路２１において第１ランプ電圧Ｖｒｃを生成するのに用いられるクロック信号ＣＬＫに対し、クロック信号ＳＣＬＫは、周波数は同じであるが、容量素子Ｃ３の入力端及び出力端の電圧のセトリング時間を考慮して、３／４周期後にずれた位相に設定されている。これにより、第１変換処理において、第１ランプ電圧Ｖｒｃが安定している期間にスイッチ回路ＳＷ３を切り替えることが可能になる。
【００７２】
第１ランプ電圧生成回路２１は、クロック信号ＣＬＫに同期して、少なくとも第１変換処理の実行期間に、電圧値が段階的に単調変化する第１ランプ電圧Ｖｒｃを生成し、第１参照電圧として出力する。より詳細には、第１ランプ電圧Ｖｒｃは、デジタルデータのビット数に応じて予め設定された第１分解能Ｒ１に応じた分解数で被変換アナログ電圧信号Ｖｐｉｘの電圧幅を分割した第１変化量ΔＶ１ずつ、段階的に単調変化するように構成されている。
【００７３】
より具体的には、本実施形態では、第１変換処理で上位２ビットを変換することから、第１分解能Ｒ１を２ビットに設定する。この場合、第１分解能Ｒ１に応じた分解数は、２Ｒ１＝２２＝４となり、被変換アナログ電圧信号Ｖｐｉｘの電圧幅を、４分割した電圧値が第１変化量ΔＶ１となる（即ち、第１変化量ΔＶ１×４が被変換アナログ電圧信号Ｖｐｉｘの電圧幅に等しくなる）。
【００７４】
尚、本実施形態では、後述する図３に示すように、被変換アナログ電圧信号Ｖｐｉｘの画像取り込み時の電圧値が被変換アナログ電圧信号Ｖｐｉｘのリセットレベルより低くなる場合を想定しているため、第１ランプ電圧Ｖｒｃが段階的に単調増加する場合を想定して説明するが、被変換アナログ電圧信号Ｖｐｉｘや他の回路の構成等によっては段階的に単調減少するように構成しても良い。
【００７５】
第２ランプ電圧生成回路２２は、クロック信号ＣＬＫに同期して、少なくとも第２変換処理の実行期間に、電圧値が段階的に単調変化する第２ランプ電圧Ｖｒｆを生成し、第２参照電圧として出力する。より詳細には、第２ランプ電圧Ｖｒｆは、対応するビット数の値Ｒ２と第１分解能Ｒ１に対応するビット数の値の和がデジタルデータのビット数の値となるように規定された第２分解能Ｒ２に応じた分解数で第１変化量ΔＶ１を分割した第２変化量ΔＶ２ずつ、段階的に単調変化するように構成されている。
【００７６】
より具体的には、第２分解能Ｒ２は、デジタルデータのビット数＝第１分解能のビット数Ｒ１＋第２分解能のビット数Ｒ２となるように設定されている。本実施形態では、上述したように、デジタルデータのビット数が４、第１分解能Ｒ１が２ビットに設定されているので、第２分解能Ｒ２は、２ビットとなる。従って、第２分解能Ｒ２に応じた分解数は、２Ｒ２＝２２＝４となり、第２変化量ΔＶ２＝第１変化量ΔＶ１／４となる。
【００７７】
尚、本実施形態では、第２変換処理における第２ランプ電圧Ｖｒｆの電圧変化方向は、第１変換処理時における第１ランプ電圧Ｖｒｃの電圧変化方向とは逆となるように構成されている。即ち、本実施形態では、第２ランプ電圧Ｖｒｆは、後述する図３に示すように、第２変換処理時に段階的に単調減少するように構成されている。尚、第１ランプ電圧Ｖｒｃが単調減少するように構成されている場合や回路構成によっては、単調増加するように構成しても良い。
【００７８】
制御信号生成回路３０は、Ａ／Ｄ変換ユニット１０で用いる各種クロック信号や制御信号、具体的には、図３に示すクロック信号ＣＬＫ、クロック信号ＳＣＬＫ、第１変換処理の実行期間であることを示す信号Ｃ＿ＰＨを生成する。更に、制御信号生成回路３０は、スイッチ回路ＳＷ６、ＳＷ３、ＳＷ２のオン状態及びオフ状態の切り替えを制御するための制御信号を生成する。
【００７９】
記憶回路５０は、固体撮像素子群ＩＰＤの列毎に、上位ビット用記憶領域５１と下位ビット用記憶領域５２を備えて構成されており、第１変換処理時におけるＡ／Ｄ変換ユニット１０の出力変化時に、カウンタ回路４０から出力されるデジタル値を上位ビット用記憶領域５１に、第２変換処理時におけるＡ／Ｄ変換ユニット１０の出力変化時に、カウンタ回路４０から出力されるデジタル値を下位ビット用記憶領域５２に、夫々記憶する。
【００８０】
より詳細には、本実施形態では、電圧比較回路ＣＭＰの出力レベルがＨレベルからＬレベルに遷移したときに上位ビット用記憶領域５１にカウンタ回路４０から出力されるデジタル値Ｃｕを記憶し、電圧比較回路ＣＭＰの出力レベルがＬレベルからＨレベルに遷移したときに下位ビット用記憶領域５２にカウンタ回路４０から出力されるデジタル値Ｃｌを記憶する。このように構成すれば、記憶回路５０の上位ビット用記憶領域５１及び下位ビット用記憶領域５２にカウンタ値を記憶する際に、複雑な制御回路１２を必要とせず、回路構成を簡素化できる。
【００８１】
次に、本発明回路１００Ａ及び本発明装置１Ａの動作について、図３を基に説明する。ここで、図３は、本実施形態の本発明回路１００Ａにおける各信号波形及び内部状態を示している。
【００８２】
時間ｔ０において撮像処理が開始されると、本発明装置１Ａは、先ず、時間ｔ１において、本発明回路１００Ａを構成する各回路を初期化する初期化処理が開始される。初期化処理では、固体撮像素子ＰＩＸｉｊのリセットレベルの電圧Ｖｒｓｔのサンプリングを行う。
【００８３】
具体的には、時間ｔ１では、図３に示すように、固体撮像素子ＰＩＸｉｊから出力される被変換アナログ電圧信号Ｖｐｉｘの電圧値はリセットレベルＶｒｓｔ、第１ランプ電圧Ｖｒｃの電圧値は初期レベルＶｒｃ０、第２ランプ電圧Ｖｒｆの電圧値は初期レベルＶｒｆ０となっている。また、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ６はオフ状態、スイッチ回路ＳＷ３はオン状態となっている。
【００８４】
時間ｔ１において、初期化処理が開始されると、スイッチ回路ＳＷ６をオン状態にして電圧比較回路ＣＭＰの入力端子と出力端子を短絡することにより、容量素子Ｃ１の出力端に、電圧比較回路ＣＭＰの反転レベルＶｔｈの電圧が入力される。更に、時間ｔ１において、スイッチ回路ＳＷ１をオン状態にすることにより、容量素子Ｃ１の入力端（第１中間ノードＮ１）に、垂直デコーダＶＤによって選択された読み出し対象行の固体撮像素子ＰＩＸから出力されるリセットレベルＶｒｓｔの電圧信号が入力される。
【００８５】
尚、このときの第３中間ノードＮ３の電圧レベルは、図３に示すように、スイッチ回路ＳＷ３がオン状態であることから、スイッチ回路ＳＷ３を介して入力される第２ランプ電圧Ｖｒｆと同じ電圧レベル、即ち、初期レベルＶｒｆ０となる。
【００８６】
続いて、時間ｔ２では、スイッチ回路ＳＷ６をオフ状態にして、電圧比較回路ＣＭＰの短絡を解除することにより、容量素子Ｃ１に、リセットレベルＶｒｓｔと電圧比較回路ＣＭＰの反転レベルＶｔｈとの差分電圧が保持され、初期化処理が終了する。その後、固体撮像素子ＰＩＸの撮像動作により、撮像対象の光量に応じた画素レベルＶｓｉｇ（本実施形態の固体撮像素子ＰＩＸでは、電圧Ｖｓｉｇ＜電圧Ｖｒｓｔ）の被変換アナログ電圧信号Ｖｐｉｘが固体撮像素子ＰＩＸから出力される。ここで、被変換アナログ電圧信号Ｖｐｉｘの画素レベルＶｓｉｇとリセットレベルＶｒｓｔとの差分電圧Ｖａ（（Ｖｓｉｇ−Ｖｒｓｔ）の絶対値）が、第１変換処理の処理対象となる。
【００８７】
時間ｔ３では、画像取り込み処理における固体撮像素子ＰＩＸｉｊのシグナルレベルＶｓｉｇのサンプリング処理を開始する。
【００８８】
具体的には、時間ｔ３において、スイッチ回路ＳＷ１をオン状態に維持し、スイッチ回路ＳＷ２をオン状態にする。これにより、容量素子Ｃ２の入力端（第２中間ノードＮ２）に、初期レベルＶｒｃ０の第１ランプ電圧Ｖｒｃが入力され、容量素子Ｃ２の出力端（第１中間ノードＮ１）に、画素レベルＶｓｉｇの被変換アナログ電圧信号Ｖｐｉｘが入力される。
【００８９】
時間ｔ４において、スイッチ回路ＳＷ１をオフ状態にすることにより、容量素子Ｃ２に、時間ｔ４における第１ランプ電圧Ｖｒｃの電圧値（初期レベルＶｒｃ０）と被変換アナログ電圧信号Ｖｐｉｘの電圧値（画素レベルＶｓｉｇ）の差分電圧が保持され、固体撮像素子ＰＩＸｉｊのシグナルレベルＶｓｉｇのサンプリング処理が終了する。
【００９０】
時間ｔ５において、第１変換処理の実行期間を示す外部入力信号Ｃ＿ＰＨがＨレベルになると、上位ビットの値を求める第１変換処理と第２変換処理で用いる電圧を保持するサンプリングホールド処理を開始する。第１変換処理では、第１ランプ電圧生成回路２１は、本発明装置１Ａのクロック信号ＣＬＫに同期して、第１変化量ΔＶ１ずつ段階的に単調増加する第１ランプ電圧Ｖｒｃを生成する。カウンタ回路４０は、クロック信号ＣＬＫに同期して、ランプ電圧の増加に応じて、０から１ずつ値を加算し、演算結果のデジタル値Ｃｕ［（ｘ−１）：０］（ｘは上位ビットのビット数、本実施形態では２）を出力する。尚、第１ランプ電圧Ｖｒｃの電圧レベルＶｒｃｋ（ｋ＝Ｃｕ）は、初期レベルＶｒｃ０に第１変化量ΔＶ１×カウンタ値Ｃｕを加算した値（Ｖｒｃ０＋ΔＶ１×Ｃｕ）となる。
【００９１】
尚、このとき、第２中間ノードＮ２は、図２に示すように、第１ランプ電圧Ｖｒｃの初期レベルＶｒｃ０となっている。更に、時間ｔ５においてスイッチ回路ＳＷ２がオン状態であるため、時間ｔ５以降、第２中間ノードＮ２には直接的に第１ランプ電圧Ｖｒｃが入力されることとなり、図３に示すように、第１ランプ電圧Ｖｒｃが上昇する毎に、第２中間ノードＮ２の電圧レベルも上昇する。尚、図２に示すように、スイッチ回路ＳＷ２のオン抵抗により、第２中間ノードＮ２の電圧波形は、第１ランプ電圧Ｖｒｃの電圧波形に対し鈍った波形になることから、第２中間ノードＮ２の電圧のセトリング時間を考慮して、スイッチ回路ＳＷ２のオン抵抗を設計する。
【００９２】
更に、第３中間ノードＮ３は、図２に示すように、第３容量素子Ｃ３及びスイッチ回路ＳＷ２を介して第１ランプ電圧Ｖｒｃが入力される構成となっており、第３容量素子Ｃ３の容量性カップリングにより、図３に示すように、第１ランプ電圧Ｖｒｃが上昇する毎に、瞬間的に電圧レベルが上昇する。その後、スイッチ回路ＳＷ３のオン抵抗と第３容量素子Ｃ３のＲＣ時定数に応じて、第３中間ノードＮ３の電圧レベルが本来の電圧レベルＶｒｆ０に戻る。尚、第３容量素子Ｃ３の容量は、熱ノイズであるｋＴ／Ｃノイズ（ｋ：ボルツマン定数、Ｔ：絶対温度、Ｃ：容量値）によるランダムばらつきと、本発明回路１００Ａに要求される分解能（画質精度）、被変換アナログ電圧信号Ｖｐｉｘの電圧幅（フルレンジ、第１変化量ΔＶ１×４）に基づいて設定する。更に、スイッチ回路ＳＷ３のオン抵抗は、第３容量素子Ｃ３の容量と、第３中間ノードＮ３の電圧レベルが瞬間的な上昇から本来の電圧レベルＶｒｆ０に戻るまでのセトリング時間を考慮して設計する。
【００９３】
時間ｔ６において、第１ランプ電圧Ｖｒｃの電圧レベルＶｒｃｋ（ｋ＝Ｃｕ）が、第１ランプ電圧Ｖｒｃの初期電圧レベルＶｒｃ０に差分電圧Ｖａを加算した値より大きくなると、即ち、容量素子Ｃ１の出力端の電圧レベルが電圧比較回路ＣＭＰの反転レベルＶｔｈより高くなると、電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルがＨレベルからＬレベルに反転する。このときのカウンタ値Ｃｕが上位ビットの変換結果となり、上位ビット用記憶領域５１に記憶される。尚、図３では、１つのＡ／Ｄ変換ユニット１０について示しているが、電圧比較回路ＣＭＰの出力信号Ｖｃｐのレベルが反転する時間は、固体撮像素子ＰＩＸ毎に異なる。
【００９４】
ここで、数４及び数５は、本発明回路１００Ａにおいて、第１変換処理における電圧比較回路ＣＭＰの入力電圧Ｖｉｎについて、電圧比較回路ＣＭＰの閾値電圧値Ｖｔｈ、固体撮像素子ＰＩＸｉｊの初期レベルＶｒｓｔ、撮像動作時の固体撮像素子ＰＩＸｉｊの画素レベルＶｓｉｇ、第１ランプ電圧Ｖｒｃの初期レベルＶｒｃ０を用いて示している。
【００９５】
［数４］
Ｖｉｎ＝Ｖｒｃ＋（Ｖｓｉｇ−Ｖｒｃ０）＋（Ｖｔｈ−Ｖｒｓｔ）
【００９６】
［数５］
Ｖｉｎ−Ｖｔｈ＝Ｖｒｃ−｛Ｖｒｃ０＋（Ｖｒｓｔ−Ｖｓｉｇ）｝
【００９７】
従って、数４、数５及び図３より、第１変換処理において、電圧比較回路ＣＭＰの出力変化時における第１ランプ電圧Ｖｒｃは、以下の数６で表される。尚、数６に示す第１ランプ電圧Ｖｒｃは、定常期間における電圧レベルだけでなく、立ち上がり時の瞬間的な電圧レベルを含んで示している。
【００９８】
［数６］
Ｖｒｃ＝Ｖｒｃ０＋（Ｖｒｓｔ−Ｖｓｉｇ）＝Ｖｒｃ０＋Ｖａ
（但し、Ｖｉｎ−Ｖｔｈ＝０）
【００９９】
電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルが反転すると、制御回路１２では、制御信号生成回路３０から出力されるクロック信号ＳＣＬＫの立ち上がり（時間ｔ７）で、スイッチ回路ＳＷ３をオフ状態にするための制御信号Ｖｃｔｌを出力する。より詳細には、電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルが反転する前は、電圧比較回路ＣＭＰの出力信号ＶｃｐがＨレベルであり、外部入力信号Ｃ＿ＰＨがＨレベルであることから、否定論理積回路１２２の出力信号はＨレベルとなっている。電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルが反転すると、電圧比較回路ＣＭＰの出力信号ＶｃｐがＬレベルとなることから、否定論理積回路１２２の出力信号はＬレベルになる。これにより、時間ｔ７において、ＤＦＦ回路１２１から、クロック信号ＳＣＬＫの立ち上がりでスイッチ回路ＳＷ３をオン状態からオフ状態にする制御信号Ｖｃｔｌが出力される。尚、クロック信号ＳＣＬＫは、第１ランプ電圧Ｖｒｃの電圧変化時にスイッチ回路ＳＷ３が切り替わらないように、位相が、第１ランプ電圧生成回路２１のクロック信号ＣＬＫとは異なる位相、ここでは、容量素子Ｃ３の入力端及び出力端の電圧のセトリング時間を考慮して、３／４周期後にずれた位相に設定されている。これにより、スイッチ回路ＳＷ３を、第１ランプ電圧Ｖｒｃが安定している期間に切り替えることが可能になる。
【０１００】
ここで、時間ｔ６では、図３に示すように、容量素子Ｃ３の入力端には第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０が、容量素子Ｃ３の出力端には第１ランプ電圧Ｖｒｃの電圧レベルＶｒｃｋが入力されている。時間ｔ７において、スイッチ回路ＳＷ３がオフ状態になることにより、容量素子Ｃ３に、第１ランプ電圧Ｖｒｃの電圧レベルＶｒｃｋと第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０の差分電圧Ｖｒｃｋ−Ｖｒｆ０が保持される。
【０１０１】
時間ｔ８において、第１変換処理の実行期間を示す外部入力信号Ｃ＿ＰＨがＬレベルになると、第１ランプ電圧Ｖｒｃの入力可否を設定するスイッチ回路ＳＷ２をオフ状態にして第１変換処理を終了する。尚、時間ｔ８において外部入力信号Ｃ＿ＰＨがＬレベルに変化したことにより、制御回路１２では、否定論理積回路１２２の出力レベルがＬレベルからＨレベルに遷移し、次のクロック信号ＳＣＬＫの立ち上がり（時間ｔ９）で、ＤＦＦ回路１２１から、スイッチ回路ＳＷ３をオフ状態からオン状態にする制御信号Ｖｃｔｌが出力される。
【０１０２】
時間ｔ９において、クロック信号ＳＣＬＫの立ち上がりに同期してスイッチ回路ＳＷ３がオン状態になると、第２変換処理を開始する。第２変換処理では、第２ランプ電圧生成回路２２は、本発明装置１Ａのクロック信号ＣＬＫに同期して、第２変化量ΔＶ２ずつ段階的に単調減少する第２ランプ電圧Ｖｒｆを生成する。カウンタ回路４０は、クロック信号ＣＬＫに同期して、下位ビットの最大値から１ずつ値を減算し、演算結果のデジタル値Ｃｌ［（ｙ−１）：０］（ｙは下位ビットのビット数、本実施形態では２）を出力する。ここで、本実施形態では、下位ビットが２ビットに設定されており、０〜３の値をとるため、下位ビットの最大値は３となる。尚、第２ランプ電圧Ｖｒｆの電圧レベルＶｒｆｈ（ｈ＝Ｃｌ）は、初期レベルＶｒｆ０から第２変化量ΔＶ２×カウンタ値Ｃｌを減算した値Ｖｒｆ０−ΔＶ２×Ｃｌとなる。
【０１０３】
尚、時間ｔ９において、スイッチ回路ＳＷ３がオン状態に切り替わったとき、第３中間ノードＮ３は、図２に示すように、スイッチ回路ＳＷ３を介して第２ランプ電圧Ｖｒｆが入力される構成となる。従って、このときの第３中間ノードＮ３の電圧レベルは、第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０となる。時間ｔ９以降、スイッチ回路ＳＷ３がオン状態の間、第３中間ノードＮ３の電圧レベルは、第２ランプ電圧Ｖｒｆの電圧レベルと同じになる。
【０１０４】
また、時間ｔ９において、スイッチ回路ＳＷ３がオン状態に切り替わったとき、第２中間ノードＮ２の電圧レベルは、第３中間ノード（Ｖｒｆ０）との間で電圧差が保持されるので、図３に示すように、電圧レベルＶｒｃｋに落ち着くことになる。第２変換処理が開始され、スイッチ回路ＳＷ３を介して段階的に単調減少する第２ランプ電圧Ｖｒｆが入力されると、第２中間ノードＮ２の電圧レベルは、第２ランプ電圧Ｖｒｆと同様に、第２変化量ΔＶ２ずつ、単調減少する。
【０１０５】
時間ｔ１０になると、電圧比較回路ＣＭＰに入力される信号の電圧レベルが閾値電圧値Ｖｔｈより小さくなり、電圧比較回路ＣＭＰの出力がＬレベルからＨレベルに遷移する。このときのカウンタ値Ｃｌ［（ｙ−１）：０］（ｙは下位ビットのビット数、本実施形態では２）が下位ビットの変換結果となり、下位ビット用記憶領域５２に記憶される。尚、第１変換処理の場合と同様に、第２変換処理において電圧比較回路ＣＭＰの出力信号Ｖｃｐのレベルが反転する時間は、固体撮像素子ＰＩＸ毎に異なる。
【０１０６】
ここで、数７及び数８は、本発明回路１００Ａにおいて、第２変換処理における電圧比較回路ＣＭＰの入力電圧Ｖｉｎについて、電圧比較回路ＣＭＰの閾値電圧値Ｖｔｈ、固体撮像素子ＰＩＸｉｊの初期レベルＶｒｓｔ、撮像動作時の固体撮像素子ＰＩＸｉｊの画素レベルＶｓｉｇ、第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０、第１ランプ電圧Ｖｒｃの初期レベルＶｒｃ０を用いて示している。尚、電圧レベルＶｒｃｋは、第１変換処理における電圧比較回路ＣＭＰの出力変化後の第１ランプ電圧Ｖｒｃの定常期間における電圧レベルである。
【０１０７】
［数７］
Ｖｉｎ
＝Ｖｒｆ＋（Ｖｒｃｋ−Ｖｒｆ０）＋（Ｖｓｉｇ−Ｖｒｃ０）＋（Ｖｔｈ−Ｖｒｓｔ）
【０１０８】
［数８］
Ｖｉｎ−Ｖｔｈ
＝Ｖｒｆ−｛Ｖｒｆ０＋（Ｖｒｓｔ−Ｖｓｉｇ）−（Ｖｒｃｋ−Ｖｒｃ０）｝
＝Ｖｒｆ−｛Ｖｒｆ０−ΔＶ｝
（ΔＶ＝（Ｖｒｓｔ−Ｖｓｉｇ）−（Ｖｒｃｋ−Ｖｒｃ０）＝Ｖａ−ΔＶｒｃ）
【０１０９】
従って、数７、数８及び図３より、第２変換処理における電圧比較回路ＣＭＰの出力変化時、即ち、Ｖｉｎ−Ｖｔｈ＝０となるときの第２ランプ電圧Ｖｒｆは、以下の数９で表される。尚、電圧レベルＶｒｆは、第２ランプ電圧Ｖｒｆの定常期間における電圧レベルだけでなく、立ち上がり時の瞬間的な電圧レベルを含むものとする。
【０１１０】
［数９］
Ｖｒｆ＝Ｖｒｆ０−ΔＶ
（但し、Ｖｉｎ−Ｖｔｈ）
【０１１１】
〈第２実施形態〉
本発明回路及び本発明装置の第２実施形態について、図４〜図６を基に説明する。尚、本実施形態では、上記第１実施形態とは、Ａ／Ｄ変換ユニット及び第１ランプ電圧生成回路の構成が異なる場合について説明する。
【０１１２】
先ず、本発明回路及び本発明装置の構成について、図４及び図５を基に説明する。ここで、図４は、本実施形態における本発明回路１００Ｂを搭載した本発明装置１Ｂの概略構成例を示しており、図５は、本実施形態の本発明回路１００Ｂの概略構成例を示している。
【０１１３】
本発明装置１Ｂは、図４に示すように、第１実施形態と同様に、固体撮像素子ＰＩＸｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）の複数をマトリクス状に配設してなる固体撮像素子群ＩＰＤと、固体撮像素子群ＩＰＤの列毎に各別に対応して設けられたＡ／Ｄ変換ユニット６０の複数と、記憶回路５０と、固体撮像素子群ＩＰＤに共通して設けられた第１ランプ電圧生成回路２３と、第２ランプ電圧生成回路２２と、制御信号生成回路３０と、カウンタ回路４０と、垂直デコーダＶＤと、水平デコーダＨＤと、を同一チップ上に備えて構成されている。尚、固体撮像素子群ＩＰＤ、記憶回路５０、第２ランプ電圧生成回路２２、制御信号生成回路３０、カウンタ回路４０、垂直デコーダＶＤ及び水平デコーダＨＤの構成は、上記第１実施形態と同じである。
【０１１４】
本実施形態の本発明回路１００Ｂは、上位ビットの値を求める第１変換処理と下位ビットの値を求める第２変換処理の２段階の変換処理を実行するサブレンジング方式のＡ／Ｄ変換回路であり、上記第１実施形態と同様に、図４及び図５に示すように、Ａ／Ｄ変換ユニット６０、記憶回路５０、第１ランプ電圧生成回路２３、第２ランプ電圧生成回路２２、制御信号生成回路３０、及び、カウンタ回路４０で構成されている。
【０１１５】
本実施形態のＡ／Ｄ変換ユニット６０は、図５に示すように、第１容量素子Ｃ１と、出力端が第１容量素子Ｃ１の入力端に接続された第２容量素子Ｃ２と、出力端が第２容量素子Ｃ２の入力端に接続された第３容量素子Ｃ３と、入力端子に第１容量素子Ｃ１の出力端が接続され、入力端子の電圧値と所定の閾値電圧値Ｖｔｈを比較する電圧比較回路ＣＭＰと、第１容量素子Ｃ１と第２容量素子Ｃ２の間の第１中間ノードＮ１に、外部入力された被変換アナログ電圧信号Ｖｐｉｘを入力する第１入力回路と、第２容量素子Ｃ２と第３容量素子Ｃ３の間の第２中間ノードＮ２に、第１変換処理のための第１参照電圧を入力する第２入力回路と、第３容量素子Ｃ３の入力端に、第２変換処理のための第２参照電圧を入力する第３入力回路と、第１変換処理における電圧比較回路ＣＭＰの出力変化時に、第３容量素子Ｃ３に第１参照電圧の電圧値を保持するための制御信号Ｖｃｔｌを生成する制御回路６２を備えて構成されている。尚、本実施形態の第１容量素子Ｃ１、第２容量素子Ｃ２、第３容量素子Ｃ３、電圧比較回路ＣＭＰ、及び、第１入力回路の構成は、上記第１実施形態と同じである。
【０１１６】
本実施形態の第２入力回路は、第２容量素子Ｃ２と第３容量素子Ｃ３の間の電気的接続を制御するために、第２中間ノードＮ２を第２容量素子Ｃ２側の第１分割ノードＮＤ１と第３容量素子Ｃ３側の第２分割ノードＮＤ２に分割するスイッチ回路ＳＷ４と、第１参照電圧の第１分割ノードＮＤ１への入力可否を設定するためのスイッチ回路ＳＷ２と、第１参照電圧または第１参照電圧に相当する電圧を第３参照電圧とし、第３参照電圧の第２分割ノードＮＤ２への入力可否を設定するためのスイッチ回路ＳＷ５と、を備えて構成されている。
【０１１７】
また、本実施形態の第２入力回路は、第１変換処理時にスイッチ回路ＳＷ２をオン状態にし、更に、第１変換処理時にスイッチ回路ＳＷ４をオフ状態に、制御信号Ｖｃｔｌに基づいて、第１変換処理におけるカウンタ回路４０の計数開始時から電圧比較回路ＣＭＰの出力変化時までの間、スイッチ回路ＳＷ５をオン状態に制御して、第３容量素子Ｃ３に電圧比較回路ＣＭＰの出力変化時の第１参照電圧値の電圧値を保持するように構成されている。
【０１１８】
尚、上記第１実施形態では、下位ビットを求める第２変換処理の変換対象となる電圧値を第３容量素子Ｃ３に保持する際、第３容量素子Ｃ３が第１変換処理を実行する回路と電気的に接続された状態となっているのに対し、本実施形態では、第２入力回路が、スイッチ回路ＳＷ４とスイッチ回路ＳＷ５を備え、下位ビットを求める第２変換処理の変換対象となる電圧値を第３容量素子Ｃ３に保持する際、第３容量素子Ｃ３が、第１変換処理を実行する回路と分離される構成となっている。従って、本実施形態では、第１変換処理において、第３容量素子Ｃ３が他の回路と分離されているので、スイッチ回路ＳＷ５をオフ状態にする際に発生するグリッチノイズが他の回路に伝搬することがなく、本発明装置１Ｂの撮像画像の画質低下を効果的に防止できる。
【０１１９】
第３入力回路は、本実施形態では、第２参照電圧を第３容量素子Ｃ３の入力端子に直接入力するように構成されている。
【０１２０】
本実施形態の制御回路６２は、図５に示すように、電圧比較回路ＣＭＰの出力信号Ｖｃｐと、第１変換処理の実行期間であることを示す外部入力信号Ｃ＿ＰＨとの否定論理積を演算する否定論理積回路６２２と、否定論理積回路６２２からの出力信号を、外部入力されるクロック信号ＳＣＬＫの立ち上がりでラッチし出力するＤフリップフロップ回路（ＤＦＦ回路）６２１とを備えて構成されている。尚、上記第１実施形態と同様に、後述する第１ランプ電圧生成回路２３において第３参照電圧Ｖｒｃ’を生成するのに用いられるクロック信号ＣＬＫに対し、クロック信号ＳＣＬＫは、周波数は同じであるが、容量素子Ｃ３の入力端及び出力端の電圧のセトリング時間を考慮して、３／４周期後にずれた位相に設定されている。これにより、第１変換処理において、第３ランプ電圧Ｖｒｃ’が安定している期間にスイッチ回路ＳＷ５を切り替えることが可能になる。
【０１２１】
第１ランプ電圧生成回路２３は、本実施形態では、クロック信号ＣＬＫに同期して、第１ランプ電圧Ｖｒｃと、第１ランプ電圧Ｖｒｃと同じ電圧を第３参照電圧Ｖｒｃ’として出力する。
【０１２２】
次に、本発明回路１００Ｂ及び本発明装置１Ｂの動作について、図６を基に説明する。ここで、図６は、本実施形態の本発明回路１００Ｂにおける各信号波形及び内部状態を示している。
【０１２３】
本実施形態では、初期状態において、被変換アナログ電圧信号Ｖｐｉｘの電圧値はリセットレベルＶｒｓｔ、第１ランプ電圧Ｖｒｃの電圧値は初期レベルＶｒｃ０、第２ランプ電圧Ｖｒｆの電圧値は初期レベルＶｒｆ０となっている。また、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ４、ＳＷ５、ＳＷ６はオフ状態となっている。
【０１２４】
尚、被変換アナログ電圧信号Ｖｐｉｘ、クロック信号ＣＬＫ、クロック信号ＳＣＬＫ、信号Ｃ＿ＰＨ、第１ランプ電圧Ｖｒｃ、第２ランプ電圧Ｖｒｆの信号波形の構成は上記第１実施形態と同じである。更に、スイッチ回路ＳＷ１、スイッチ回路ＳＷ２、スイッチ回路ＳＷ６の動作は上記第１実施形態と同じである。従って、第１変換処理の実行開始時間ｔ５までの本発明回路１００Ｂの動作は、上記第１実施形態と同じであり、時間ｔ５において、容量素子Ｃ１に、読み出し対象の固体撮像素子ＰＩＸのリセットレベルＶｒｓｔと電圧比較回路ＣＭＰの反転レベルＶｔｈとの差分電圧が保持され、容量素子Ｃ２に、第１ランプ電圧Ｖｒｃの初期レベルＶｒｃ０と被変換アナログ電圧信号Ｖｐｉｘの画素レベルＶｓｉｇの差分電圧が保持された状態となっている。
【０１２５】
時間ｔ５において、第１変換処理の実行期間を示す外部入力信号Ｃ＿ＰＨがＨレベルになると、上位ビットの値を求める第１変換処理と第２変換処理で用いる電圧を保持するサンプリングホールド処理を開始する。本実施形態では、上記第１実施形態と同様に、第１変換処理において、第１ランプ電圧生成回路２３が、クロック信号ＣＬＫに同期して、第１変化量ΔＶ１ずつ段階的に単調増加する第１ランプ電圧Ｖｒｃを生成する。更に、上記第１実施形態と同様に、カウンタ回路４０は、クロック信号ＣＬＫに同期して、ランプ電圧の増加に応じて、０から１ずつ値を加算し、演算結果のデジタル値Ｃｕ［（ｘ−１）：０］（ｘは上位ビットのビット数、本実施形態では２）を出力する。
【０１２６】
図６に示すように、時間ｔ５において、外部入力信号Ｃ＿ＰＨがＨレベルになると、制御回路６２において、否定論理積回路６２２に入力される電圧比較回路ＣＭＰの出力信号Ｖｃｐと外部入力信号Ｃ＿ＰＨが共にＨレベルとなり、否定論理積回路６２２の出力レベルがＨレベルからＬレベルに遷移する。これにより、次のクロック信号ＳＣＬＫの立ち上がり時（時間ｔ１１）に、制御回路６２のＤＦＦ回路６２１から出力される制御信号Ｖｃｔｌの出力レベルが切り替わり、スイッチ回路ＳＷ５がオン状態となる。
【０１２７】
ここで、本実施形態の第１変換処理では、スイッチ回路ＳＷ５がオン状態に、スイッチ回路ＳＷ４がオフ状態となることで、第２容量素子Ｃ２と第３容量素子Ｃ３が電気的に分離された状態で、第２容量素子Ｃ２に第１参照電圧Ｖｒｃが、第３容量素子Ｃ３の出力端に第３参照電圧Ｖｒｃ’が、入力端に第２参照電圧Ｖｒｆが入力される構成となる。これにより、第１変換処理に係る動作と、第２変換処理で用いる電圧を保持するサンプリングホールド処理に係る動作とが互いに影響するのを防止することができる。
【０１２８】
尚、時間ｔ１１においてスイッチ回路ＳＷ５がオン状態に切り替わることにより、図６に示すように、第２分割ノードＮＤ２が第３参照電圧Ｖｒｃ’の初期レベルＶｒｃ０’となる。更に、第２分割ノードＮＤ２の電圧レベルは、第３参照電圧Ｖｒｃ’が上昇する毎に上昇する。尚、図６に示すように、スイッチ回路ＳＷ５のオン抵抗と容量素子Ｃ３の容量値により、第２分割ノードＮＤ２の電圧波形は、第１ランプ電圧Ｖｒｃの電圧波形に対し鈍った波形になることから、第２分割ノードＮＤ２の電圧のセトリング時間を考慮して、スイッチ回路ＳＷ５のオン抵抗と容量素子Ｃ３の容量値を設計する。
【０１２９】
また、時間ｔ５において、第１分割ノードＮＤ１は、第１ランプ電圧Ｖｒｃがスイッチ回路ＳＷ２を介して入力されているため、第１ランプ電圧Ｖｒｃの初期レベルＶｒｃ０となっている。更に、第１変換処理では、スイッチ回路ＳＷ２はオン状態に維持されるため、第１ランプ電圧Ｖｒｃが上昇する毎に第１分割ノードＮＤ１の電圧レベルも上昇する。尚、図６に示すように、スイッチ回路ＳＷ２のオン抵抗により、第１分割ノードＮＤ１の電圧波形は、第１ランプ電圧Ｖｒｃの電圧波形に対し鈍った波形になることから、第２分割ノードＮＤ１の電圧のセトリング時間を考慮して、スイッチ回路ＳＷ２のオン抵抗を設計する。第１変換処理では、スイッチ回路ＳＷ４により第１分割ノードＮＤ１（第２容量素子Ｃ２の入力端）と第２分割ノードＮＤ２（第３容量素子Ｃ３の出力端）が電気的に分離しているので、第１分割ノードＮＤ１及び第２分割ノードＮＤ２が互いに与える影響を低減できる。
【０１３０】
時間ｔ６において、第１ランプ電圧Ｖｒｃの電圧レベルＶｒｃｋ、即ち、容量素子Ｃ１の出力端の電圧レベルが、電圧比較回路ＣＭＰの反転レベルＶｔｈより高くなると、電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルがＨレベルからＬレベルに反転する。このときのカウンタ値Ｃｕが上位ビットの変換結果となり、上位ビット用記憶領域５１に記憶される。尚、図６では、１つのＡ／Ｄ変換ユニット６０について示しているが、電圧比較回路ＣＭＰの出力信号Ｖｃｐのレベルが反転する時間は、固体撮像素子ＰＩＸ毎に異なる。
【０１３１】
電圧比較回路ＣＭＰの出力信号Ｖｃｐの出力レベルが反転してＬレベルになると、制御回路６２では、否定論理積回路６２２の出力レベルがＨレベルとなり、ＤＦＦ回路６２１から、次のクロック信号ＳＣＬＫの立ち上がり（時間ｔ７）で、スイッチ回路ＳＷ５をオフ状態にするための制御信号Ｖｃｔｌを出力する。ここで、時間ｔ６では、図６に示すように、容量素子Ｃ３の入力端には第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０が、容量素子Ｃ３の出力端には第３参照電圧Ｖｒｃ’の電圧レベルＶｒｃｋが入力されている。スイッチ回路ＳＷ５がオフ状態になることにより、容量素子Ｃ３に、第３参照電圧Ｖｒｃ’の電圧レベルＶｒｃｋと第２ランプ電圧Ｖｒｆの初期レベルＶｒｆ０の差分電圧Ｖｒｃｋ−Ｖｒｆ０が保持される。
【０１３２】
時間ｔ８において、第１変換処理の実行期間を示す外部入力信号Ｃ＿ＰＨがＬレベルになると、第１ランプ電圧Ｖｒｃの入力可否を設定するスイッチ回路ＳＷ２をオフ状態にして第１変換処理を終了する。
【０１３３】
続いて、時間ｔ１２において、第２変換処理のためにスイッチ回路ＳＷ４をオン状態にし、その後、第２変換処理を開始する。第２変換処理では、第２ランプ電圧生成回路２２が、クロック信号ＣＬＫに同期して、第２変化量ΔＶ２ずつ段階的に単調減少する第２ランプ電圧Ｖｒｆを生成する。カウンタ回路４０は、クロック信号ＣＬＫに同期して、下位ビットの最大値（ここでは３）から１ずつ値を減算し、演算結果のデジタル値Ｃｌ［（ｙ−１）：０］（ｙは下位ビットのビット数、本実施形態では２）を出力する。尚、第２ランプ電圧Ｖｒｆの電圧レベルＶｒｆｈ（ｈ＝Ｃｌ）は、初期レベルＶｒｆ０から第２変化量ΔＶ２×カウンタ値Ｃｕを減算した値Ｖｒｆ０−ΔＶ２×Ｃｌとなる。
【０１３４】
尚、時間ｔ１２において、スイッチ回路ＳＷ４がオン状態に切り替わったとき、第２中間ノードＮ２の第１分割ノードＮＤ１と第２分割ノードＮＤ２が短絡され電気的に接続される。従って、図６に示すように、時間ｔ１２以降、第１分割ノードＮＤ１と第２分割ノードＮＤ２の電圧レベルは同じになる。第２変換処理では、スイッチ回路ＳＷ２がオフ状態に、スイッチ回路ＳＷ４がオン状態となるため、第１分割ノードＮＤ１及び第２分割ノードＮＤ２は、第３容量素子Ｃ３に入力される第２ランプ電圧Ｖｒｆが下降する毎に第１分割ノードＮＤ１及び第２分割ノードＮＤ２の電圧レベルも下降する。
【０１３５】
時間ｔ１０になると、電圧比較回路ＣＭＰに入力される信号の電圧レベルが閾値電圧値Ｖｔｈより小さくなり、電圧比較回路ＣＭＰの出力がＬレベルからＨレベルに遷移する。このときのカウンタ値Ｃｌ［（ｙ−１）：０］（ｙは下位ビットのビット数、本実施形態では２）が下位ビットの変換結果となり、下位ビット用記憶領域５２に記憶される。尚、第１変換処理の場合と同様に、第２変換処理において電圧比較回路ＣＭＰの出力信号Ｖｃｐのレベルが反転する時間は、固体撮像素子ＰＩＸ毎に異なる。
【０１３６】
ところで、本実施形態では、Ａ／Ｄ変換ユニット６０において、第１変換処理で用いる第１ランプ電圧Ｖｒｃと、第２変換処理で用いる電圧を生成するための第３参照電圧Ｖｒｃ’が同じ電圧レベルであることが望ましい。しかし、仮に、第１ランプ電圧Ｖｒｃに対し第３参照電圧Ｖｒｃ’にオフセット電圧Ｖｅ（＝Ｖｒｃ０’−Ｖｒｃ０）が生じた場合でも、第３参照電圧Ｖｒｃ’は全てのＡ／Ｄ変換ユニット６０に共通して入力されているため、第１変換処理及び第２変換処理において変換結果に誤差が生じる場合があるが、全Ａ／Ｄ変換ユニット６０に共通して誤差が生じるため、画面全体に現われるオフセット成分となるので視覚的にはノイズとして認識されない。
【０１３７】
以下、数１０及び数１１は、本発明回路１００Ｂにおいて、オフセット電圧Ｖｅを考慮した場合の第２変換処理における電圧比較回路ＣＭＰの入力電圧Ｖｉｎについて示している。尚、電圧レベルＶｒｃｋ’は、第１変換処理における電圧比較回路ＣＭＰの出力変化後の第３参照電圧Ｖｒｃ’の定常期間の電圧レベルである。また、電圧レベルＶｒｃ０’は、第３参照電圧Ｖｒｃ’の初期電圧レベルである。
【０１３８】
［数１０］
Ｖｉｎ
＝Ｖｒｆ＋（Ｖｒｃｋ’−Ｖｒｆ０）＋（Ｖｓｉｇ−Ｖｒｃ０）＋（Ｖｔｈ−Ｖｒｓｔ）
【０１３９】
［数１１］
Ｖｉｎ−Ｖｔｈ
＝Ｖｒｆ−｛Ｖｒｆ０＋（Ｖｒｓｔ−Ｖｓｉｇ）−（Ｖｒｃｋ’−Ｖｒｃ０）｝
＝Ｖｒｆ−｛Ｖｒｆ０−（（Ｖｒｃｋ−Ｖｒｃ０）−（Ｖｒｓｔ−Ｖｓｉｇ））−（Ｖｒｃ０’−Ｖｒｃ０）｝
【０１４０】
従って、数１１及び図６より、本発明回路１００Ｂの第２変換処理において、オフセット電圧Ｖｅが生じた場合における電圧比較回路ＣＭＰの出力変化時の第２ランプ電圧Ｖｒｆは、以下の数１２で表される。尚、ΔＶ＝（Ｖｒｃｋ−Ｖｒｃ０）−（Ｖｒｓｔ−Ｖｓｉｇ）＝ΔＶｒｃ−Ｖａ、オフセット電圧Ｖｅ＝Ｖｒｃ０’−Ｖｒｃ０である。
【０１４１】
［数１２］
Ｖｒｆ
＝Ｖｒｆ０−｛（Ｖｒｃｋ−Ｖｒｃ０）−（Ｖｒｓｔ−Ｖｓｉｇ）｝−（Ｖｒｃ０’−Ｖｒｃ０）
＝Ｖｒｆ０−ΔＶ−Ｖｅ
【０１４２】
尚、本実施形態では、第１ランプ電圧生成回路２３が、第１参照電圧としての第１ランプ電圧Ｖｒｃと、第３参照電圧としての第１ランプ電圧Ｖｒｃを出力するように構成したが、これに限るものではない。例えば、第１参照電圧及び第３参照電圧として、同じ第１ランプ電圧Ｖｒｃを用いる場合には、上記第１実施形態と同じ構成の第１ランプ電圧生成回路２３を用い、Ａ／Ｄ変換ユニット６０内において、第１参照電圧Ｖｒｃを分岐させてスイッチ回路ＳＷ２及びスイッチ回路ＳＷ５に入力するように構成しても良い。尚、第１ランプ電圧生成回路２３を、第１参照電圧としての第１ランプ電圧Ｖｒｃと第３参照電圧としての第１ランプ電圧Ｖｒｃを夫々電気的に分離されたノードに出力する構成にすることにより、第１ランプ電圧Ｖｒｃと第３参照電圧Ｖｒｃ’のノイズが干渉し合うのを防止できる。
【０１４３】
〈第３実施形態〉
本発明回路及び本発明装置の第３実施形態について、図７（ｂ）を基に説明する。尚、本実施形態では、上記第１実施形態及び第２実施形態とは、第２ランプ電圧Ｖｒｆの構成が異なる場合について説明する。ここで、図７（ｂ）は本実施形態の第２ランプ電圧Ｖｒｆの構成を、図７（ａ）は、本実施形態の第２ランプ電圧Ｖｒｆの比較対象として、上記第１実施形態及び第２実施形態における第２ランプ電圧Ｖｒｆを示している。
【０１４４】
先ず、本発明回路１００Ａ及び本発明装置１の構成について、図面を基に簡単に説明する。本発明装置１は、図１に示すように、第１実施形態と同様に、固体撮像素子群ＩＰＤと、固体撮像素子群ＩＰＤの列毎に各別に対応して設けられたＡ／Ｄ変換ユニット１０の複数と、記憶回路５０と、固体撮像素子群ＩＰＤに共通して設けられた第１ランプ電圧生成回路２１と、第２ランプ電圧生成回路２２と、制御信号生成回路３０と、カウンタ回路４０と、垂直デコーダＶＤと、水平デコーダＨＤと、を同一チップ上に備えて構成されている。尚、本実施形態では、第２ランプ電圧生成回路２２を除く本発明装置１の各構成、具体的には、固体撮像素子群ＩＰＤ、Ａ／Ｄ変換ユニット１０、記憶回路５０、第１ランプ電圧生成回路２１、制御信号生成回路３０、カウンタ回路４０、垂直デコーダＶＤ及び水平デコーダＨＤの構成は、上記第１実施形態と同じである。尚、本実施形態では、第２ランプ電圧生成回路２２を除く本発明装置１の各構成が第１実施形態と同じである場合を想定して説明するが、第２実施形態と同じ構成としても良い。
【０１４５】
本実施形態の本発明回路１００Ａは、上記第１及び第２実施形態と同様に、上位ビットの値を求める第１変換処理と下位ビットの値を求める第２変換処理の２段階の変換処理を実行するサブレンジング方式のＡ／Ｄ変換回路であり、上記第１実施形態と同様に、図４及び図５に示すように、Ａ／Ｄ変換ユニット１０、記憶回路５０、第１ランプ電圧生成回路２１、第２ランプ電圧生成回路２２、制御信号生成回路３０、及び、カウンタ回路４０で構成されている。
【０１４６】
本実施形態の第２ランプ電圧生成回路２２では、第２ランプ電圧Ｖｒｆの連続して段階的に電圧値が単調変化する期間、図７（ｂ）では、時間ｔ２１〜時間ｔ２４の間の期間における第２変化量ΔＶ２の合計（＝ΔＶ２×８）が、第１変化量ΔＶ１（＝ΔＶ２×４）より大きくなるように設定されており、第２変換処理の実行期間（図７（ｂ）の時間ｔ２２〜時間ｔ２３の間の期間）に加え、第２変換処理直前の一定期間（図７（ｂ）の時間ｔ２１〜時間ｔ２２の間の期間）及び第２変換処理直後の一定期間（図７（ｂ）の時間ｔ２３〜時間ｔ２４の間の期間）を含む期間に、第２ランプ電圧Ｖｒｆを生成し出力するように構成されている。
【０１４７】
より具体的には、本実施形態の第２ランプ電圧生成回路２２は、図７（ｂ）に示すように、初期レベルＶｒｆ０より第２変化量ΔＶ２の２つ分高い電圧レベルから、初期レベルＶｒｆ０から第１変化量ΔＶ１下降した電圧レベルから更に、第２変化量ΔＶ２の２つ分低い電圧レベルまで、第２変化量ΔＶ２ずつ単調減少する第２ランプ電圧Ｖｒｆを生成する。尚、第２ランプ電圧Ｖｒｆの連続して段階的に単調変化する期間（時間ｔ２１〜時間ｔ２４）における電圧幅は、本実施形態では、ΔＶ２×２＋ΔＶ１＋ΔＶ２×２＝ΔＶ２×８としたが、任意に設定可能である。
【０１４８】
第２ランプ電圧Ｖｒｆをこのように構成することにより、第２変換処理において、被変換アナログ電圧信号ＶｐｉｘのリセットレベルＶｒｓｔと画素レベルＶｓｉｇの差分電圧Ｖａと、第１変換処理における電圧比較回路ＣＭＰの出力変化時に保持される電圧レベルＶｒｃｋとの差分電圧ΔＶの値が非常に小さい場合や負の電圧（Ｖａ＞Ｖｒｃｋ）になる場合、或いは、第２ランプ電圧の第２変換処理の実行期間（時間ｔ２２〜時間ｔ２３）における変化量（フルスケール）よりも差分電圧ΔＶが大きい場合に、通常では、第２変換処理の検出結果が得られる時間ｔ２２から時間ｔ２３の間に電圧比較回路ＣＭＰの入力レベルが閾値電圧値Ｖｔｈに到達せずに出力レベルが反転しない場合でも、時間ｔ２１から時間ｔ２４の間では電圧比較回路ＣＭＰの入力レベルが閾値電圧値Ｖｔｈに到達できるので、変換精度の低下をより効果的に防止できる。
【０１４９】
〈第４実施形態〉
本発明回路及び本発明装置の第４実施形態について、図７（ｃ）を基に説明する。尚、本実施形態では、上記第１〜第３実施形態とは、第２ランプ電圧Ｖｒｆの構成が異なる場合について説明する。ここで、図７（ｃ）は本実施形態の第２ランプ電圧Ｖｒｆの構成を、図７（ａ）は、本実施形態の第２ランプ電圧Ｖｒｆの比較対象として、上記第１実施形態及び第２実施形態における第２ランプ電圧Ｖｒｆを示している。
【０１５０】
先ず、本発明回路１００Ａ及び本発明装置１の構成について、図面を基に簡単に説明する。本発明装置１は、図１に示すように、第１実施形態と同様に、固体撮像素子群ＩＰＤと、固体撮像素子群ＩＰＤの列毎に各別に対応して設けられたＡ／Ｄ変換ユニット１０の複数と、記憶回路５０と、固体撮像素子群ＩＰＤに共通して設けられた第１ランプ電圧生成回路２１と、第２ランプ電圧生成回路２２と、制御信号生成回路３０と、カウンタ回路４０と、垂直デコーダＶＤと、水平デコーダＨＤと、を同一チップ上に備えて構成されている。尚、本実施形態では、第２ランプ電圧生成回路２２を除く本発明装置１の各構成、具体的には、固体撮像素子群ＩＰＤ、Ａ／Ｄ変換ユニット１０、記憶回路５０、第１ランプ電圧生成回路２１、制御信号生成回路３０、カウンタ回路４０、垂直デコーダＶＤ及び水平デコーダＨＤの構成は、上記第１実施形態と同じである。尚、本実施形態では、第２ランプ電圧生成回路２２を除く本発明装置１の各構成が第１実施形態と同じである場合を想定して説明するが、第２実施形態と同じ構成としても良い。
【０１５１】
本実施形態の本発明回路１００Ａは、上記第１及び第２実施形態と同様に、上位ビットの値を求める第１変換処理と下位ビットの値を求める第２変換処理の２段階の変換処理を実行するサブレンジング方式のＡ／Ｄ変換回路であり、上記第１実施形態と同様に、図４及び図５に示すように、Ａ／Ｄ変換ユニット１０、記憶回路５０、第１ランプ電圧生成回路２１、第２ランプ電圧生成回路２２、制御信号生成回路３０、及び、カウンタ回路４０で構成されている。
【０１５２】
本実施形態の第２ランプ電圧生成回路２２は、連続的に単調変化する第２ランプ電圧Ｖｒｆを生成するように構成されている。また、本実施形態では、第２変換処理の実行期間（図７（ｃ）の時間ｔ２２〜時間ｔ２３の間の期間）に加え、第２変換処理直前の一定期間（図７（ｃ）の時間ｔ２１〜時間ｔ２２の間の期間）及び第２変換処理直後の一定期間（図７（ｃ）の時間ｔ２３〜時間ｔ２４の間の期間）を含む期間に、第２ランプ電圧Ｖｒｆを生成し出力するように構成されている。
【０１５３】
より具体的には、本実施形態の第２ランプ電圧生成回路２２は、図７（ｃ）に示すように、初期レベルＶｒｆ０より第２変化量ΔＶ２の２つ分高い電圧レベルから、初期レベルＶｒｆ０から第１変化量ΔＶ１下降した電圧レベルから更に、第２変化量ΔＶ２の２つ分低い電圧レベルまで、連続的に単調変化する第２ランプ電圧Ｖｒｆを生成する。尚、本実施形態では、図７（ｃ）に示すように、第２変換処理直前の一定期間及び第２変換処理後の一定期間の夫々に、ΔＶ２×２の第２ランプ電圧を生成するように構成しているが、第２ランプ電圧の変化量は任意に設定可能である。同様に、第２ランプ電圧Ｖｒｆの連続して単調変化する期間（時間ｔ２１〜時間ｔ２４）における電圧幅は、本実施形態では、ΔＶ２×２＋ΔＶ１＋ΔＶ２×２＝ΔＶ２×８としたが、任意に設定可能である。
【０１５４】
第２ランプ電圧Ｖｒｆを連続的に単調変化するように構成することにより、第２ランプ電圧Ｖｒｆの線形性をより良好に担保できる。第２ランプ電圧Ｖｒｆの線形性が優れていることで、第２変換処理において、分解能を非常に高く設定する必要がある場合に、変換精度を良好に維持できる。尚、第１ランプ電圧Ｖｒｃについては、上位ビットの値を求める第１変換処理だけでなく、第２変換処理で用いる電圧を保持するサンプリングホールド処理の両方で用いられるため、段階的に単調変化する構成であることが望ましい。
【０１５５】
〈別実施形態〉
〈１〉上記第１〜第４実施形態では、第１変換処理と第２変換処理とで同じ周波数のクロック信号ＣＬＫ及びクロック信号ＳＣＬを用いる場合について説明したが、第２変換処理において、第１変換処理に用いたクロック信号より高速なクロック信号を用いるように構成しても良い。
【０１５６】
尚、上述したように、第１ランプ電圧（第３参照電圧）は、上位ビットの値を求める第１変換処理と、第２変換処理で用いる電圧を保持するサンプリングホールド処理で用いるように構成されており、サンプリングホールド処理で用いられる容量素子Ｃ３の入力端及び出力端の電圧のセトリング時間等を考慮して、第１ランプ電圧を生成するクロック信号の周波数が決定される。これに対し、第２ランプ電圧は、下位ビットの値を求める第２変換処理に用いられるものであり、第１ランプ電圧のようなサンプリングホールド処理には利用されない。このため、第２ランプ電圧を生成するクロック信号については、サンプリングホールド処理における容量素子Ｃ３の入力端及び出力端の電圧のセトリング時間等を考慮する必要がなく、第１ランプ電圧に比べ、周波数を速く設定することが可能になる。第２ランプ電圧を生成するクロック信号の周波数を、第１ランプ電圧を生成するクロック信号の周波数より速く設定すれば、第２変換処理の実行期間を短くすることができ、これによって、本発明回路及び本発明装置のＡ／Ｄ変換処理全体で処理時間を短縮できる。
【０１５７】
〈２〉上記第１〜第４実施形態では、記憶回路５０を、電圧比較回路ＣＭＰの出力レベルがＨレベルからＬレベルに遷移したときに上位ビット用記憶領域５１にカウンタ回路４０から出力されるデジタル値Ｃｕを記憶し、電圧比較回路ＣＭＰの出力レベルがＬレベルからＨレベルに遷移したときに下位ビット用記憶領域５２にカウンタ回路４０から出力されるデジタル値Ｃｌを記憶するように構成したが、これに限るものではない。
【０１５８】
電圧比較回路ＣＭＰの出力レベルがＬレベルからＨレベルに遷移したときに上位ビット用記憶領域５１にカウンタ回路４０から出力されるデジタル値Ｃｕを記憶し、電圧比較回路ＣＭＰの出力レベルがＨレベルからＬレベルに遷移したときに下位ビット用記憶領域５２にカウンタ回路４０から出力されるデジタル値Ｃｌを記憶するように構成しても良い。
【０１５９】
また、記憶回路５０は、例えば、１行分のデジタルデータを記憶可能な記憶領域を備える１つの記憶回路を設け、当該記憶回路の記憶領域を分割し、列毎の上位ビット用記憶領域５１及び下位ビット用記憶領域５２に夫々割り当てて用いるように構成しても良い。また、複数の記憶回路の記憶領域を組み合わせて、列毎の上位ビット用記憶領域５１を構成するように構成しても良いし、同様に、複数の記憶回路の記憶領域を組み合わせて、列毎の下位ビット用記憶領域５２に割り当てて用いるように構成しても良い。
【図面の簡単な説明】
【０１６０】
【図１】本発明に係る固体撮像装置の第１実施形態における概略構成例を示す概略部分ブロック図
【図２】本発明に係るＡ／Ｄ変換回路の第１実施形態における概略構成例を示す概略回路図
【図３】本発明に係るＡ／Ｄ変換回路の第１実施形態における各端子の波形を示す概略波形図
【図４】本発明に係る固体撮像装置の第１実施形態における概略構成例を示す概略部分ブロック図
【図５】本発明に係るＡ／Ｄ変換回路の第２実施形態における概略構成例を示す概略回路図
【図６】本発明に係るＡ／Ｄ変換回路の第２実施形態における各端子の波形を示す概略波形図
【図７】本発明に係るＡ／Ｄ変換回路の別実施形態における第２ランプ電圧の概略電圧波形例を示す概略波形図
【図８】一般的なサブレンジング方式の列並列型Ａ／Ｄ変換回路の各電圧の関係を示す説明図
【図９】一般的なサブレンジング方式の列並列型Ａ／Ｄ変換回路で用いるランプ電圧の概略構成例を示す波形図
【図１０】従来技術に係る固体撮像装置の概略構成例を示す概略部分回路図
【図１１】従来技術に係る列並列型Ａ／Ｄ変換回路における信号波形及び内部状態を示す波形図
【図１２】従来技術に係る列並列型Ａ／Ｄ変換回路で用いるランプ電圧の概略構成例を示す波形図
【図１３】従来技術に係る差分検出回路内蔵型のサブレンジング方式の列並列型Ａ／Ｄ変換回路の部分概略構成例を示す概略部分回路図
【図１４】従来技術に係る容量比使用型のサブレンジング方式の列並列型Ａ／Ｄ変換回路の部分概略構成例を示す概略部分回路図
【図１５】従来技術に係る積分回路内蔵型のサブレンジング方式の列並列型Ａ／Ｄ変換回路の部分概略構成例を示す概略部分回路図
【図１６】従来技術に係る積分回路内蔵型のサブレンジング方式の列並列型Ａ／Ｄ変換回路の部分概略構成例を示す概略部分回路図
【符号の説明】
【０１６１】
１        本発明に係る固体撮像装置
１Ａ      本発明に係る固体撮像装置
１Ｂ      本発明に係る固体撮像装置
１０      Ａ／Ｄ変換ユニット
１２      制御回路
２０      ランプ電圧生成回路
２１      第１ランプ電圧生成回路
２２      第２ランプ電圧生成回路
２３      第１ランプ電圧生成回路
３０      制御信号生成回路
４０      カウンタ回路
５０      記憶回路
５１      上位ビット用記憶領域
５２      下位ビット用記憶領域
６０      Ａ／Ｄ変換ユニット
６２      制御回路
１００    本発明に係るＡ／Ｄ変換回路
２００    本発明に係るＡ／Ｄ変換回路
１２１    Ｄフリップフロップ回路
１２２    否定論理積回路
１２３    インバータ回路
６２１    Ｄフリップフロップ回路
６２２    否定論理積回路
ＩＰＤ    固体撮像素子群
ＰＩＸ    固体撮像素子
ＨＤ      水平デコーダ
ＶＤ      垂直デコーダ
Ｃ１      第１容量素子
Ｃ２      第２容量素子
Ｃ３      第３容量素子
Ｎ１      第１中間ノード
Ｎ２      第２中間ノード
Ｎ３      第３中間ノード
ＮＤ１    第１分割ノード
ＮＤ２    第２分割ノード
ＣＭＰ    電圧比較回路
ＳＷ１    第１スイッチ回路
ＳＷ２    第２スイッチ回路
ＳＷ３    第３スイッチ回路
ＳＷ４    第４スイッチ回路
ＳＷ５    第５スイッチ回路
ＳＷ６    第６スイッチ回路
【図１】
0004774064.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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