(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された少なくとも一つの導電性シリコン膜と、
前記導電性シリコン膜の各々の上に形成され、金属原子およびシリコン原子を含むシリサイド膜と、
前記シリサイド膜上に形成され、金属原子、窒素原子およびシリコン原子を含む第１の組合わせ、または、酸素原子と窒素原子とのうち少なくとも一方およびシリコン原子を含む第２の組合わせ、または、金属原子および窒素原子を含む第３の組合わせ、のいずれかを有するバリア膜と、
前記バリア膜上に形成された金属膜と
を備え、
前記導電性シリコン膜の各々中にはドーパントが含まれ、
前記シリサイド膜は、前記導電性シリコン膜の各々上において不連続な島状に形成されている
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記シリサイド膜に含まれる前記金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数である
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記バリア膜は、前記第１または第３の組合わせを有し、
前記バリア膜に含まれる前記金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数である
半導体装置。
【請求項４】
請求項１に記載の半導体装置を少なくとも２つ、第１および第２の半導体装置として備え、
前記第１および第２の半導体装置の前記導電性シリコン膜、シリサイド膜、バリア膜および金属膜を含む構造をゲート電極とし、
前記第１および第２の半導体装置の前記基板および前記導電性シリコン膜の間にはそれぞれさらに、ゲート絶縁膜が形成され、
前記第１および第２の半導体装置の前記基板内にはそれぞれさらに、ウェルおよびソース／ドレイン電極が形成され、
前記第１および第２の半導体装置の間で前記導電性シリコン膜同士が電気的に接続された
ＣＭＯＳトランジスタ。
【請求項５】
基板上に導電性シリコン膜を形成する工程（ａ）と、
前記導電性シリコン膜上に、金属原子およびシリコン原子を含むシリサイド膜を形成する工程（ｂ）と、
前記シリサイド膜上に、金属原子、窒素原子およびシリコン原子を含む第１の組合わせ、または、酸素原子と窒素原子とのうち少なくとも一方およびシリコン原子を含む第２の組合わせ、または、金属原子および窒素原子を含む第３の組合わせ、のいずれかを有するバリア膜を形成する工程（ｃ）と、
前記バリア膜上に金属膜を形成する工程（ｄ）と、
前記導電性シリコン膜、前記シリサイド膜、前記バリア膜および前記金属膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする工程（ｅ）と、
前記導電性シリコン膜中にドーパントを注入する工程（ｆ）と、
前記シリサイド膜に熱処理を行い、前記シリサイド膜を不連続な島状に形成する工程（ｇ）と
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記シリサイド膜の膜厚はおよそ１０ｎｍ以下に設定される
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の構造や、ゲート電極と同様の形状の配線の構造に関する。
【０００２】
【従来の技術】
従来のゲート電極や配線には、poly-Ｓｉ等の導電性シリコン単層構造およびＷＳｉ2／poly-ＳｉやＣｏＳｉ2／poly-Ｓｉ等のシリサイド／導電性シリコン積層構造のいずれかが、主として採用されている。
【０００３】
しかし、今後、半導体集積回路の高集積化に伴いＭＩＳＦＥＴや配線が微細化してゆくと、上記の構造のままではゲート電極や配線における抵抗値が大きくなる。その結果、ゲート電極や配線における信号遅延量が増加し、微細化による動作高速性のメリットが減少してしまう。
【０００４】
なお、例えばＣｏＳｉ2／poly-Ｓｉ積層構造の場合、ＣｏＳｉ2のシート抵抗値が約７Ωと比較的、低抵抗であるため、信号遅延に対し大きなデメリットにならないケースもある。しかし、ＣｏＳｉ2／poly-Ｓｉ積層構造はサリサイド（SAlicide：Self Aligned Silicide）法により形成されるため、ＣｏＳｉ2／poly-Ｓｉ積層構造を採用しつつＳＡＣ（Self Aligned Contact）構造を形成することが困難である。
【０００５】
ここで、ＳＡＣ構造とは、ゲート電極や配線の上面および側面にシリコン窒化膜等の絶縁膜が形成された構造のことを指す。この絶縁膜は、ソース／ドレイン領域へのコンタクトホールを層間絶縁膜に形成する際にアラインメントがずれた場合であっても、ゲート電極とコンタクトホールとが短絡状態になるのを防ぐ役割を有する。高集積化が進むと、ゲート電極とソース／ドレイン領域へのコンタクトホールとの間の距離の余裕が少なくなり、短絡状態になりやすい。よって、ＳＡＣ構造は高集積半導体装置において必須の構造となりつつある。
【０００６】
サリサイド法の場合、ゲート電極とソース／ドレイン領域とが同時にシリサイド化されるため、サリサイド法を行う前にＳＡＣ構造の絶縁膜を形成しておくことはできない。よって、ＳＡＣ構造の絶縁膜の形成を行うのはサリサイド法による処理を行った後になる。
【０００７】
ところが、この状態で、ゲート電極の上面および側面に絶縁膜を成膜することは難しい。フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜を形成しようとすると、絶縁膜自身のアラインメントがずれてしまい、ゲート電極とコンタクトホールとの短絡を防ぐ役割を果たさなくなる場合があるからである。これが、ＣｏＳｉ2／poly-Ｓｉ積層構造を採用しつつＳＡＣ構造を形成することが困難な理由である。
【０００８】
なお、ＣｏＳｉ2／poly-Ｓｉ積層構造をサリサイド法ではなくポリサイド（Polycide）法により形成することも考えられる。しかし、現在のところＣｏＳｉ2／poly-Ｓｉ積層構造をパターニングする適当な方法が発見されていないため、ポリサイド法によりＣｏＳｉ2／poly-Ｓｉ積層構造を形成することはできない。
【０００９】
そこで、導電性シリコン単層構造およびシリサイド／導電性シリコン積層構造よりもさらにシート抵抗値を小さくすることができ、かつＳＡＣ構造の形成も可能であるゲート電極構造および配線構造として、金属／バリア膜／導電性シリコン積層構造を備えるポリメタルゲート電極が提案されている。このようなゲート電極構造および配線構造は、例えば“A Novel 0.15μm CMOS Technology using W/WNX/Polysilicon Gate Electrode and Ti Silicided Source/Drain Diffusions”IEDM'96,pp.455-458や、“Formation mechanism of ultrathin WSiN barrier layer in a W/WNX/Si system”Applied Surface Science 117/118(1997),pp.312-316等の文献に紹介されている。
【００１０】
図１２にポリメタルゲート電極の構造を示す。図１２では、シリコン基板等の半導体基板１上に、酸化膜等のゲート絶縁膜２を介してポリメタルゲート電極が形成されている。このポリメタルゲート電極は、poly-Ｓｉ膜等の導電性シリコン膜３と、ＷＮX膜やＷＳｉＮ膜等のバリア膜５と、Ｗ膜等の金属膜６とを、半導体基板１側から順に積み上げた構造となっている。
【００１１】
ポリメタルゲート電極では、シート抵抗値が約５Ω以下ときわめて小さいので、ゲート電極や配線における信号遅延量を低く抑えることができる。よって、微細化による動作高速性のメリットを充分に活かせる。
【００１２】
また、サリサイド法のような形成プロセスを採らないので、ＳＡＣ構造の形成も容易に行える。図１２を用いて説明すれば、導電性シリコン膜３とバリア膜５と金属膜６とをゲート電極や配線に形成する前に、金属膜６上にさらに絶縁膜（図示せず）をパターニングする。そして、フォトリソグラフィ技術およびエッチング技術を用いてゲート電極や配線の形に形成すれば、上面に絶縁膜を備えたゲート電極および配線が形成できる。そして、この後に一般的なサイドウォール形成プロセスを採用すれば、ＳＡＣ構造が得られる。
【００１３】
なお、ポリメタルゲート電極構造においてバリア膜５を導入している理由は、以下の通りである。
【００１４】
もし、金属／導電性シリコンのように単純な二層の積層構造であった場合、半導体装置の製造過程で必然的に伴う高温プロセスを経たときに、接触する金属とＳｉとが反応して、両者の界面にシリサイド層が形成される。シリサイド層の抵抗値は金属の抵抗値に比較して一般に高いため、ゲート電極および配線の抵抗値が増大することになる。
【００１５】
このシリサイド層形成現象を防ぐために、バリア膜が設けられる。図１２の金属膜６にＷを採用する場合ならば、上記したＷＮX膜やＷＳｉＮ膜が金属とＳｉとの相互拡散を抑制し、バリア膜５として機能する。バリア膜５によりシリサイド層の形成が阻止されることで、高温プロセス経過後もゲート電極および配線の抵抗値を低く維持することができる。
【００１６】
【発明が解決しようとする課題】
しかし、ＷＮX膜やＷＳｉＮ膜をバリア膜に採用したポリメタルゲート電極では、金属／導電性シリコン間の抵抗の値を低く抑えることができず、さらに、電流密度の値の変化に対し金属／導電性シリコン間の抵抗の値が一定とならないという問題がある。このことを図１３を用いて説明する。なお、ここでいう金属／導電性シリコン間の抵抗とは、図１２における導電性シリコン膜３と金属膜６との間の電位差を、通過する電流密度で除した値のことを指す。
【００１７】
図１３は、図１２に示すポリメタルゲート電極における金属／導電性シリコン間の抵抗−電流密度の特性の測定結果を示す図である。なお、図１３においては、縦軸が抵抗Ｒｃ、横軸が電流密度Ｊである。
【００１８】
図１３に示されている通り、金属／導電性シリコン間の抵抗の値はおよそ１×１０-5Ω・ｃｍ2以上の値となっており、充分に低い値とはいえない。そのため、金属／導電性シリコン間の抵抗に起因する信号遅延の抑制を行うことが困難となっていた。
【００１９】
また、図１３に示されている通り、電流密度の値の変化に対して金属／導電性シリコン間の抵抗の値が一定とならず、非オーミック性を示している。そのため、電流密度の値の変動に対してゲート電圧の変動が発生し、ＷＮX膜またはＷＳｉＮ膜をバリア膜に採用したポリメタルゲート電極は、ゲート電極として適しているとは言い難かった。
【００２０】
以上の問題点は、バリア膜であるＷＮX膜またはＷＳｉＮ膜が高抵抗を示すことが原因であると考えられる。
【００２１】
そこで、この発明の課題は、金属／導電性シリコン界面におけるシリサイド層の形成を防止可能であって、さらに低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置およびその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
請求項１に記載の発明は、基板と、前記基板上に形成された導電性シリコン膜と、前記導電性シリコン膜上に形成され、金属原子およびシリコン原子を含むシリサイド膜と、前記シリサイド膜上に形成され、金属原子、窒素原子およびシリコン原子を含む第１の組合わせ、または、酸素原子と窒素原子とのうち少なくとも一方およびシリコン原子を含む第２の組合わせ、または、金属原子および窒素原子を含む第３の組合わせ、のいずれかを有するバリア膜と、前記バリア膜上に形成された金属膜とを備え、前記導電性シリコン膜中にはドーパントが含まれ、前記シリサイド膜は、前記導電性シリコン膜上において不連続な島状に形成されている半導体装置である。
【００２３】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記シリサイド膜に含まれる前記金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数である半導体装置である。また請求項３に記載の発明は、請求項１に記載の半導体装置であって、前記バリア膜は、前記第１または第３の組合わせを有し、前記バリア膜に含まれる前記金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数である半導体装置である。
【００２４】
請求項５に記載の発明は、基板上に導電性シリコン膜を形成する工程（ａ）と、前記導電性シリコン膜上に、金属原子およびシリコン原子を含むシリサイド膜を形成する工程（ｂ）と、前記シリサイド膜上に、金属原子、窒素原子およびシリコン原子を含む第１の組合わせ、または、酸素原子と窒素原子とのうち少なくとも一方およびシリコン原子を含む第２の組合わせ、または、金属原子および窒素原子を含む第３の組合わせ、のいずれかを有するバリア膜を形成する工程（ｃ）と、前記バリア膜上に金属膜を形成する工程（ｄ）と、前記導電性シリコン膜、前記シリサイド膜、前記バリア膜および前記金属膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする工程（ｅ）と、前記導電性シリコン膜中にドーパントを注入する工程（ｆ）と、前記シリサイド膜に熱処理を行い、前記シリサイド膜を不連続な島状に形成する工程（ｇ）とを備える半導体装置の製造方法である。
【００２８】
請求項６に記載の発明は、請求項５に記載の半導体装置の製造方法であって、前記シリサイド膜の膜厚はおよそ１０ｎｍ以下に設定される半導体装置の製造方法である。
【００２９】
請求項４に記載の発明は、請求項１に記載の半導体装置を少なくとも２つ、第１および第２の半導体装置として備え、前記第１および第２の半導体装置の前記導電性シリコン膜、シリサイド膜、バリア膜および金属膜を含む構造をゲート電極とし、前記第１および第２の半導体装置の前記基板および前記導電性シリコン膜の間にはそれぞれさらに、ゲート絶縁膜が形成され、前記第１および第２の半導体装置の前記基板内にはそれぞれさらに、ウェルおよびソース／ドレイン電極が形成され、前記第１および第２の半導体装置の間で前記導電性シリコン膜同士が電気的に接続されたＣＭＯＳトランジスタである。
【００３０】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、金属／導電性シリコン界面におけるシリサイド層の形成を防止可能であって、さらに低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現するものである。本実施の形態にかかる半導体装置においては、導電性シリコン膜とバリア膜との間にシリサイド膜を挿入することで、上記の問題点を解決する。
【００３１】
図１は本実施の形態に係る半導体装置を示す断面図である。図１に示すように、この半導体装置においては図１２と同様、シリコン基板等の半導体基板１上に、酸化膜等のゲート絶縁膜２を介してポリメタルゲート電極が形成されている。
【００３２】
ただし、このポリメタルゲート電極は図１２と異なり、導電性シリコン膜３と、シリサイド膜４と、バリア膜５と、金属膜６とを、半導体基板１側から順に積み上げた構造となっている。すなわち、図１２に比べて導電性シリコン膜３とバリア膜５との間にシリサイド膜４が挿入されている。
【００３３】
導電性シリコン膜３には例えばpoly-Ｓｉ膜を採用し、金属膜６には例えばＷ膜を採用すればよい。また、シリサイド膜４は金属原子およびシリコン原子を含む膜であり、例えばＷＳｉ膜を採用すればよい。また、バリア膜５は金属原子、窒素原子およびシリコン原子を含む膜であり、例えばＷＳｉＮ膜を採用すればよい。
【００３４】
シリサイド膜４を設けることで、バリア膜５の高抵抗性が緩和され、金属／導電性シリコン間の抵抗の値を従来の技術に比べ、低く抑えることができる。
【００３５】
この構造の下で、図１３と同様の、金属／導電性シリコン間の抵抗−電流密度の特性を測定したところ、図２に示すような結果となった。図２に示されている通り、本実施の形態にかかる半導体装置においては、金属／導電性シリコン間の抵抗の値はおよそ２×１０-6Ω・ｃｍ2以下の値となっており、従来の半導体装置の場合に比べ充分に低い。よって、本実施の形態にかかる半導体装置を用いれば、金属／導電性シリコン間の抵抗に起因する信号遅延を抑制することができる。
【００３６】
また、図２に示されている通り、電流密度の値の変化に対して金属／導電性シリコン間の抵抗の値が一定となっており、本実施の形態にかかる半導体装置はオーミック性を示している。そのため、電流密度の値の変動に対してゲート電圧の変動が発生しにくい。
【００３７】
本実施の形態にかかる半導体装置を用いれば、導電性シリコン膜３とバリア膜５との間にシリサイド膜４を挿入することで、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【００３８】
なお、シリサイド膜４およびバリア膜５中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【００３９】
＜実施の形態２＞
本実施の形態は、実施の形態１にかかる半導体装置の製造方法について説明するものである。以下、図３〜図９を用いて説明する。
【００４０】
まず、図３に示すように、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する。次に、図４に示すように、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ（Chemical Vapor Deposition）法等により例えば約１００ｎｍの膜厚で形成する。
【００４１】
続いて、図５に示すように、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約６ｎｍの膜厚で形成する。次に、図６に示すように、シリサイド膜４上にＷＮ膜等の金属窒化膜１１を、スパッタ法等により例えば約５ｎｍの膜厚で形成する。そしてさらに、図７に示すように、金属窒化膜１１上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【００４２】
そして、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、シリサイド膜４、金属窒化膜１１および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【００４３】
続いて、例えば約９５０℃の熱処理を行って、金属窒化膜１１をその直下のシリサイド膜４中のシリコン原子と反応させる。すると、図９に示すように金属窒化膜１１とシリサイド膜４との界面付近に、金属原子、窒素原子およびシリコン原子を含むバリア膜５が約１．５ｎｍの膜厚で形成される。このバリア膜５は、例えばＷＳｉＮ膜である。
【００４４】
なお、ＷＮ膜は熱に対する安定性が低く、熱処理されるとＮ成分が抜けてＷ膜に変化しやすい。よって、金属窒化膜１１にＷＮ膜を用いる場合、金属窒化膜１１のうち上記熱処理によりバリア膜５に変質した部分以外はＷ膜となり、上層の金属膜６に同化される。
【００４５】
また、この熱処理には、例えばＭＩＳＦＥＴのソース／ドレイン領域の形成工程で適用される熱処理などを利用すればよい。
【００４６】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態１にかかる半導体装置を製造することができる。また、バリア膜５をシリサイド膜４と金属窒化膜１１との間の熱反応を用いて形成するため、非常に薄いバリア膜５を形成することができるようになり、金属／導電性シリコン間の抵抗の値を効果的に抑制できる。
【００４７】
＜実施の形態３＞
本実施の形態は、実施の形態２にかかる半導体装置の製造方法の変形例である。本実施の形態にかかる半導体装置の製造方法においては、ポリメタルゲート電極のパターニング前に、金属窒化膜１１とシリサイド膜４との界面付近にバリア膜５を形成する。
【００４８】
まず、実施の形態２と同様の方法で、図７に示した構造を形成する。
【００４９】
続いて、例えば約９５０℃の熱処理を行って、金属窒化膜１１をその直下のシリサイド膜４中のシリコン原子と反応させる。すると、図１０に示すように金属窒化膜１１とシリサイド膜４との界面付近に、金属原子、窒素原子およびシリコン原子を含むバリア膜５が約１．５ｎｍの膜厚で形成される。このバリア膜５は、例えばＷＳｉＮ膜である。なお、金属窒化膜１１にＷＮ膜を用いる場合、金属窒化膜１１のうち上記熱処理によりバリア膜５に変質した部分以外はＷ膜となり、上層の金属膜６に同化される。
【００５０】
その後、図１１に示すようにフォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、シリサイド膜４、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【００５１】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態２にかかる半導体装置の製造方法と同様の効果がある。
【００５２】
＜実施の形態４＞
本実施の形態は、実施の形態１にかかる半導体装置の変形例であり、バリア膜５に、窒素原子および酸素原子の少なくとも一方とシリコン原子とを含む膜を採用するものである。
【００５３】
すなわち、本実施の形態においては、バリア膜５として例えばＳｉＮ膜やＳｉＯ2膜、ＳｉＯＮ膜等のいずれかまたは複数を用いる。なお、その他の構造については実施の形態１にかかる半導体装置と同様であり、導電性シリコン膜３には例えばpoly-Ｓｉ膜を、金属膜６には例えばＷ膜を、シリサイド膜４には例えばＷＳｉ膜を、それぞれ採用すればよい。
【００５４】
この構造の下においても、金属／導電性シリコン間の抵抗−電流密度の特性は、図２と同様の測定結果となった。よって、本実施の形態にかかる半導体装置を用いても、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【００５５】
なお、シリサイド膜４中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【００５６】
＜実施の形態５＞
本実施の形態は、実施の形態４にかかる半導体装置の製造方法について説明するものである。以下、図３〜図５および図１１、図１４、図１５を用いて説明する。
【００５７】
まず、実施の形態２にかかる半導体装置の製造方法と同様に、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する（図３）。そして、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ法等により例えば約１００ｎｍの膜厚で形成する（図４）。
【００５８】
続いて、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約１５ｎｍの膜厚で形成する（図５）。次に、図１４に示すように、シリサイド膜４上にＳｉＮ膜等のバリア膜５を、ＣＶＤ法等により例えば約３ｎｍの膜厚で形成する。そしてさらに、図１５に示すように、バリア膜５上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【００５９】
そして、図１１の場合と同様に、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、シリサイド膜４、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【００６０】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態４にかかる半導体装置を製造することができる。
【００６１】
＜実施の形態６＞
本実施の形態も、実施の形態１にかかる半導体装置の変形例であり、バリア膜５に、窒素原子および金属原子を含む膜を採用するものである。
【００６２】
すなわち、本実施の形態においては、バリア膜５として例えばＴｉＮ膜を用いる。なお、その他の構造については実施の形態１にかかる半導体装置と同様であり、導電性シリコン膜３には例えばpoly-Ｓｉ膜を、金属膜６には例えばＷ膜を、シリサイド膜４には例えばＷＳｉ膜を、それぞれ採用すればよい。
【００６３】
この構造の下においても、金属／導電性シリコン間の抵抗−電流密度の特性は、図２と同様の測定結果となった。よって、本実施の形態にかかる半導体装置を用いても、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【００６４】
なお、シリサイド膜４およびバリア膜５中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【００６５】
＜実施の形態７＞
本実施の形態は、実施の形態６にかかる半導体装置の製造方法について説明するものである。以下、図３〜図５および図１１、図１４、図１５を用いて説明する。
【００６６】
まず、実施の形態２にかかる半導体装置の製造方法と同様に、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する（図３）。そして、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ法等により例えば約１００ｎｍの膜厚で形成する（図４）。
【００６７】
続いて、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約１５ｎｍの膜厚で形成する（図５）。次に、図１４の場合と同様に、シリサイド膜４上にＴｉＮ膜等のバリア膜５を、スパッタ法等により例えば約１０ｎｍの膜厚で形成する。そしてさらに、図１５の場合と同様に、バリア膜５上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【００６８】
そして、図１１の場合と同様に、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、シリサイド膜４、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【００６９】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態６にかかる半導体装置を製造することができる。
【００７０】
＜実施の形態８＞
本実施の形態も、実施の形態１にかかる半導体装置の変形例であり、シリサイド膜４を不連続な島状に形成した半導体装置である。
【００７１】
図１６は本実施の形態に係る半導体装置を示す断面図である。図１６に示すように、この半導体装置においては、実施の形態１におけるシリサイド膜４の代わりに、不連続な島状に形成された島状シリサイド膜４１が形成されている。
【００７２】
なお、シリサイド膜４１の材質には、実施の形態１の場合と同様、例えばＷＳｉ膜を採用すればよい。また、その他の構造については実施の形態１にかかる半導体装置と同様であり、導電性シリコン膜３には例えばpoly-Ｓｉ膜を、金属膜６には例えばＷ膜を、バリア膜５には例えばＷＳｉＮ膜を、それぞれ採用すればよい。
【００７３】
シリサイド膜４を不連続な島状に形成することの利点を、以下に述べる。
【００７４】
シリサイド膜には、導電性シリコン中の不純物を吸い上げてしまう作用があり、シリサイド膜の周辺の導電性シリコン中の不純物濃度を変化させやすい、という問題がある。この問題の及ぼす影響を、導電性シリコン膜上にシリサイド膜が設けられた構造である、従来のポリサイド構造のゲート電極を例に採って説明する。
【００７５】
ポリサイド構造のゲート電極においては、導電性シリコン膜中のドーパント（ＢやＰ、Ａｓなど）が直上のシリサイド膜内に拡散して、両膜におけるドーパント濃度差を減少させようとする現象が発生しやすい。あるいは、導電性シリコン膜中のドーパントがシリサイド膜と反応して化合物を生成しようとする現象も発生しやすい。
【００７６】
このようなドーパントの拡散現象および反応現象は、単独で、あるいは両方同時に発生するが、これらのいずれかの現象が発生してしまうと、導電性シリコン膜中のドーパントがシリサイド膜内に吸い上げられることになる。よって、導電性シリコン膜のドーパント濃度が低下する。
【００７７】
しかも、ゲート電極がＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを構成している場合には、一方のトランジスタのゲート電極中のドーパントが吸い上げられて、そのドーパントが配線を介して他方のトランジスタのゲート電極へと移動しやすい。
【００７８】
その結果、ＣＭＯＳトランジスタを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの各ゲート電極におけるドーパント濃度が、設計値から外れてしまい、各トランジスタのしきい値電圧の値を変化させやすいという問題が生じる。
【００７９】
図１に示した、実施の形態１のポリメタルゲート電極の構造の場合も、バリア膜５と導電性シリコン膜３との間にシリサイド膜４が設けられるため、上述の従来のポリサイド構造のゲート電極の場合と同様、導電性シリコン膜３中のドーパントをシリサイド膜４が吸い上げて、ＣＭＯＳトランジスタのしきい値電圧の値を変化させる可能性がある。
【００８０】
そこで、シリサイド膜４がたとえ導電性シリコン膜３中のドーパントを吸い上げたとしても、配線を介して一方のトランジスタのゲート電極から他方のトランジスタのゲート電極へと移動する現象を防ぐ必要が生じる。
【００８１】
そのために、シリサイド膜４を不連続な島状に形成するのである。不連続な島状に形成すれば、シリサイド膜がたとえ導電性シリコン膜３中のドーパントを吸い上げたとしても、各島同士の間には導電性シリコン膜３が存在するので、各島間をドーパントが移動しにくい。よって、ＣＭＯＳトランジスタ構成のゲート電極に実施の形態１のポリメタルゲート電極を適用したとしても、両トランジスタのゲート電極間でドーパントが移動しにくく、その結果、しきい値電圧の値の変化が発生しにくい。
【００８２】
図１７は、本実施の形態にかかる半導体装置をＣＭＯＳトランジスタに適用した場合の構成例を示す図である。図１７においては、半導体基板１内にＰ型ウェル１ａおよびＮ型ウェル１ｂが隣接して設けられ、各ウェル上に図１６のポリメタルゲート電極構造が設けられている。
【００８３】
すなわち、Ｐ型ウェル１ａ上には、ゲート絶縁膜２、導電性シリコン膜３ａ、島状シリサイド膜４１、バリア膜５および金属膜６を備えるポリメタルゲート電極構造が形成され、Ｎ型ウェル１ｂ上には、ゲート絶縁膜２、導電性シリコン膜３ｂ、島状シリサイド膜４１、バリア膜５および金属膜６を備えるポリメタルゲート電極構造が形成されている。なお、導電性シリコン膜３ａ，３ｂにはそれぞれ、異なる導電型のドーパントが注入済みである。
【００８４】
そして、各ウェル１ａ，１ｂにおいてはソース／ドレイン領域１０ａ，１０ｂが設けられて、それぞれポリメタルゲート電極とともにＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを構成している。また、両トランジスタのポリメタルゲート電極同士は、この断面では図示されていない配線により電気的に接続されている。
【００８５】
なお、図１７においては、ポリメタルゲート電極の上面を覆う絶縁膜７と、ポリメタルゲート電極の側面を覆うサイドウォール絶縁膜８とが形成されており、ＳＡＣ構造となっている。また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間は、フィールド分離膜９により絶縁されている。
【００８６】
なお、シリサイド膜４を不連続な島状に形成する具体的な方法については、次の実施の形態９において述べられる。
【００８７】
このような島状シリサイド膜を含む構造の下においても、金属／導電性シリコン間の抵抗−電流密度の特性は、図２と同様の測定結果となった。よって、本実施の形態にかかる半導体装置を用いても、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【００８８】
なお、島状シリサイド膜４１およびバリア膜５中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【００８９】
＜実施の形態９＞
本実施の形態は、実施の形態８にかかる半導体装置の製造方法について説明するものである。以下、図３〜図５および図１８〜図２２を用いて説明する。
【００９０】
まず、実施の形態２にかかる半導体装置の製造方法と同様に、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する（図３）。そして、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ法等により例えば約１００ｎｍの膜厚で形成する（図４）。ポリメタルゲート電極をトランジスタに用いる場合は、そのしきい値電圧の値を制御するために、このとき、導電性シリコン膜３にドーパントを注入する。
【００９１】
続いて、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約５ｎｍの膜厚で形成する（図５）。
【００９２】
次に、シリサイド膜４を島状に凝集させて、図１８に示すような島状シリサイド膜４１を形成する。このシリサイド膜の凝集は、例えば約９００℃の熱処理を行うことによって実現することができる。この凝集は、シリサイド膜４の膜厚が薄いために熱処理によって局部的な原子の移動が発生しやすいことから生じる現象であると考えられる。なお、発明者の実験によれば、シリサイド膜の膜厚をおよそ１０ｎｍ以下にして熱処理すれば凝集が生じやすいことが判明している。
【００９３】
次に、図１９に示すように、島状シリサイド膜４１上にＷＮ膜等の金属窒化膜１１を、スパッタ法等により例えば約５ｎｍの膜厚で形成する。そしてさらに、図２０に示すように、金属窒化膜１１上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【００９４】
そして、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、島状シリサイド膜４１、金属窒化膜１１および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【００９５】
続いて、例えば約９５０℃の熱処理を行って、金属窒化膜１１をその直下の島状シリサイド膜４１および導電性シリコン膜３中のシリコン原子と反応させる。すると、図２２に示すように金属窒化膜１１と島状シリサイド膜４１および導電性シリコン膜３との界面付近に、金属原子、窒素原子およびシリコン原子を含むバリア膜５が約１．５ｎｍの膜厚で形成される。このバリア膜５は、例えばＷＳｉＮ膜である。
【００９６】
なお、実施の形態２で先述したように、ＷＮ膜は熱に対する安定性が低く、熱処理されるとＮ成分が抜けてＷ膜に変化しやすい。よって、金属窒化膜１１にＷＮ膜を用いる場合、金属窒化膜１１のうち上記熱処理によりバリア膜５に変質した部分以外はＷ膜となり、上層の金属膜６に同化される。
【００９７】
また、この熱処理には、例えばＭＩＳＦＥＴのソース／ドレイン領域の形成工程で適用される熱処理などを利用すればよい。
【００９８】
なお、シリサイド膜４を島状シリサイド膜４１に変化させる熱処理には、例えばＳＡＣ構造形成のために金属膜６上にＳｉＮ膜等の絶縁膜（例えば図１７の絶縁膜７に相当）を形成するときのＣＶＤ法にともなう熱処理などを利用してもよい。
【００９９】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態８にかかる半導体装置を製造することができる。また、バリア膜５を島状シリサイド膜４１および導電性シリコン膜３と金属窒化膜１１との間の熱反応を用いて形成するため、非常に薄いバリア膜５を形成することができるようになり、金属／導電性シリコン間の抵抗の値を効果的に抑制できる。
【０１００】
＜実施の形態１０＞
本実施の形態は、実施の形態９にかかる半導体装置の製造方法の変形例である。本実施の形態にかかる半導体装置の製造方法においては、ポリメタルゲート電極のパターニング前に、金属窒化膜１１と島状シリサイド膜４１および導電性シリコン膜３との界面付近にバリア膜５を形成する。
【０１０１】
まず、実施の形態９と同様の方法で、図２０に示した構造を形成する。
【０１０２】
続いて、例えば約９５０℃の熱処理を行って、金属窒化膜１１をその直下の島状シリサイド膜４１および導電性シリコン膜３中のシリコン原子と反応させる。すると、図２３に示すように金属窒化膜１１と島状シリサイド膜４１および導電性シリコン膜３との界面付近に、金属原子、窒素原子およびシリコン原子を含むバリア膜５が約１．５ｎｍの膜厚で形成される。このバリア膜５は、例えばＷＳｉＮ膜である。なお、金属窒化膜１１にＷＮ膜を用いる場合、金属窒化膜１１のうち上記熱処理によりバリア膜５に変質した部分以外はＷ膜となり、上層の金属膜６に同化される。
【０１０３】
その後、図２４に示すようにフォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、島状シリサイド膜４１、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【０１０４】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態９にかかる半導体装置の製造方法と同様の効果がある。
【０１０５】
＜実施の形態１１＞
本実施の形態は、実施の形態８にかかる半導体装置の変形例であり、バリア膜５に、窒素原子および酸素原子の少なくとも一方とシリコン原子とを含む膜を採用するものである。
【０１０６】
すなわち、本実施の形態においては、バリア膜５として例えばＳｉＮ膜やＳｉＯ2膜、ＳｉＯＮ膜等のいずれかまたは複数を用いる。なお、その他の構造については実施の形態８にかかる半導体装置と同様であり、導電性シリコン膜３には例えばpoly-Ｓｉ膜を、金属膜６には例えばＷ膜を、島状シリサイド膜４１には例えばＷＳｉ膜を、それぞれ採用すればよい。
【０１０７】
この構造の下においても、金属／導電性シリコン間の抵抗−電流密度の特性は、図２と同様の測定結果となった。よって、本実施の形態にかかる半導体装置を用いても、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【０１０８】
なお、島状シリサイド膜４１中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【０１０９】
＜実施の形態１２＞
本実施の形態は、実施の形態１１にかかる半導体装置の製造方法について説明するものである。以下、図３〜図５および図１８、図２４〜図２６を用いて説明する。
【０１１０】
まず、実施の形態２にかかる半導体装置の製造方法と同様に、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する（図３）。そして、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ法等により例えば約１００ｎｍの膜厚で形成する（図４）。
【０１１１】
続いて、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約５ｎｍの膜厚で形成する（図５）。
【０１１２】
次に、シリサイド膜４を島状に凝集させて島状シリサイド膜４１を形成する（図１８）。このシリサイド膜の凝集は、例えば約９００℃の熱処理を行うことによって実現することができる。
【０１１３】
次に、図２５に示すように、島状シリサイド膜４１上にＳｉＮ膜等のバリア膜５を、ＣＶＤ法等により例えば約３ｎｍの膜厚で形成する。そしてさらに、図２６に示すように、バリア膜５上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【０１１４】
そして、図２４の場合と同様に、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、島状シリサイド膜４１、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【０１１５】
なお、シリサイド膜４を島状シリサイド膜４１に変化させる熱処理には、例えばＳＡＣ構造形成のために金属膜６上にＳｉＮ膜等の絶縁膜を形成するときのＣＶＤ法にともなう熱処理などを利用してもよい。
【０１１６】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態１１にかかる半導体装置を製造することができる。
【０１１７】
＜実施の形態１３＞
本実施の形態も、実施の形態８にかかる半導体装置の変形例であり、バリア膜５に、窒素原子および金属原子を含む膜を採用するものである。
【０１１８】
すなわち、本実施の形態においては、バリア膜５として例えばＴｉＮ膜を用いる。なお、その他の構造については実施の形態８にかかる半導体装置と同様であり、導電性シリコン膜３には例えばpoly-Ｓｉ膜を、金属膜６には例えばＷ膜を、島状シリサイド膜４１には例えばＷＳｉ膜を、それぞれ採用すればよい。
【０１１９】
この構造の下においても、金属／導電性シリコン間の抵抗−電流密度の特性は、図２と同様の測定結果となった。よって、本実施の形態にかかる半導体装置を用いても、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【０１２０】
なお、島状シリサイド膜４１およびバリア膜５中に含まれる金属原子は、Ｗ，Ｍｏ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ，Ｚｒ，Ｈｆ，Ｃｒ，Ｃｏのうちの１つまたは複数であってもよい。その場合も、上記と同様の効果が得られる。
【０１２１】
＜実施の形態１４＞
本実施の形態は、実施の形態１３にかかる半導体装置の製造方法について説明するものである。以下、図３〜図５および図１８、図２４〜図２６を用いて説明する。
【０１２２】
まず、実施の形態２にかかる半導体装置の製造方法と同様に、シリコン基板等の半導体基板１上に酸化膜等のゲート絶縁膜２を、熱酸化法等により例えば約３ｎｍの膜厚で形成する（図３）。そして、ゲート絶縁膜２上にpoly-Ｓｉ膜等の導電性シリコン膜３を、ＣＶＤ法等により例えば約１００ｎｍの膜厚で形成する（図４）。
【０１２３】
続いて、導電性シリコン膜３上にＷＳｉ膜等のシリサイド膜４を、スパッタ法等により例えば約５ｎｍの膜厚で形成する（図５）。
【０１２４】
次に、シリサイド膜４を島状に凝集させて島状シリサイド膜４１を形成する（図１８）。このシリサイド膜の凝集は、例えば約９００℃の熱処理を行うことによって実現することができる。
【０１２５】
次に、図２５の場合と同様に、島状シリサイド膜４１上にＴｉＮ膜等のバリア膜５を、スパッタ法等により例えば約１０ｎｍの膜厚で形成する。そしてさらに、図２６の場合と同様に、バリア膜５上にＷ膜等の金属膜６を、スパッタ法等により例えば約４０ｎｍの膜厚で形成する。
【０１２６】
そして、図２４の場合と同様に、フォトリソグラフィ技術およびエッチング技術を用いて、導電性シリコン膜３、島状シリサイド膜４１、バリア膜５および金属膜６を、ポリメタルゲート電極の形状にパターニングする。
【０１２７】
なお、シリサイド膜４を島状シリサイド膜４１に変化させる熱処理には、例えばＳＡＣ構造形成のために金属膜６上にＳｉＮ膜等の絶縁膜を形成するときのＣＶＤ法にともなう熱処理などを利用してもよい。
【０１２８】
本実施の形態にかかる半導体装置の製造方法を用いれば、実施の形態１３にかかる半導体装置を製造することができる。
【０１２９】
【発明の効果】
請求項１乃至請求項３に記載の発明によれば、導電性シリコン膜とバリア膜との間にシリサイド膜が挿入されているので、低抵抗性かつオーミック性を示すポリメタルゲート電極を備える半導体装置を実現することができる。
【０１３０】
また、シリサイド膜が、不連続な島状に形成されているので、シリサイド膜がたとえ導電性シリコン膜中のドーパントを吸い上げたとしても、各島同士の間には導電性シリコン膜が存在するので、各島間をドーパントが移動しにくい。
【０１３１】
請求項５に記載の発明によれば、請求項１にかかる半導体装置を製造することができる。
【０１３５】
請求項６に記載の発明によれば、シリサイド膜が島状に凝集しやすい。
【０１３６】
請求項４に記載の発明によれば、請求項１に記載の半導体装置の導電性シリコン膜、シリサイド膜、バリア膜および金属膜を含む構造をゲート電極とするので、第１および第２の半導体装置のゲート電極間でドーパントが移動しにくく、その結果、しきい値電圧の値の変化が発生しにくい。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置を示す図である。
【図２】  実施の形態１に係る半導体装置の金属／導電性シリコン間の抵抗−電流密度特性を示す図である。
【図３】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図４】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図５】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図６】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図７】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図８】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図９】  実施の形態２に係る半導体装置の製造方法を示す図である。
【図１０】  実施の形態３に係る半導体装置の製造方法を示す図である。
【図１１】  実施の形態３に係る半導体装置の製造方法を示す図である。
【図１２】  従来の半導体装置を示す図である。
【図１３】  従来の半導体装置の金属／導電性シリコン間の抵抗−電流密度特性を示す図である。
【図１４】  実施の形態５に係る半導体装置の製造方法を示す図である。
【図１５】  実施の形態５に係る半導体装置の製造方法を示す図である。
【図１６】  実施の形態８に係る半導体装置を示す図である。
【図１７】  実施の形態８に係る半導体装置をＣＭＯＳ構成に適用した場合を示す図である。
【図１８】  実施の形態９に係る半導体装置の製造方法を示す図である。
【図１９】  実施の形態９に係る半導体装置の製造方法を示す図である。
【図２０】  実施の形態９に係る半導体装置の製造方法を示す図である。
【図２１】  実施の形態９に係る半導体装置の製造方法を示す図である。
【図２２】  実施の形態９に係る半導体装置の製造方法を示す図である。
【図２３】  実施の形態１０に係る半導体装置の製造方法を示す図である。
【図２４】  実施の形態１０に係る半導体装置の製造方法を示す図である。
【図２５】  実施の形態１２に係る半導体装置の製造方法を示す図である。
【図２６】  実施の形態１２に係る半導体装置の製造方法を示す図である。
【符号の説明】
１  半導体基板、２  ゲート絶縁膜、３  導電性シリコン膜、４  シリサイド膜、４１  島状シリサイド膜、５  バリア膜、６  金属膜、１１  金属窒化膜。
【図１】
0004651848.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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