(57)【特許請求の範囲】
【請求項１】
所定の基準周波数で信号を処理および伝送する装置であって、
信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、
前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含み、
前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を前記周波数低減ユニットから前記周波数補償ユニットに伝送する一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合し、かつ、前記複数の副経路はそれぞれ異なる数の遅延素子を、いずれのふたつの副経路においても共用することのない状態で含み、前記遅延素子の数に応じて前記タイミングが定められることを特徴とする信号処理装置。
【請求項２】
所定の基準周波数で信号を処理および伝送する装置であって、
信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、
前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含み、
前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を前記周波数低減ユニットから前記周波数補償ユニットに伝送する一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合し、かつ、前記周波数補償ユニットは、前記複数の副経路の終端に現れる複数の信号をアナログ的に加算する加算器であることを特徴とする信号処理装置。
【請求項３】
所定の基準周波数で信号を処理および伝送する装置であって、
信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、
前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含み、
前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を前記周波数低減ユニットから前記周波数補償ユニットに伝送する一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合し、かつ、前記周波数補償ユニットは、前記複数の副経路の終端に現れる複数の信号の排他的論理和を求める演算器であることを特徴とする信号処理装置。
【請求項４】
所定の基準周波数で信号を処理および伝送する装置であって、
信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、
前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含み、
前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を前記周波数低減ユニットから前記周波数補償ユニットに伝送する一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合し、かつ、前記周波数補償ユニットは、前記複数の副経路の終端に現れる複数の信号の論理積を求める乗算器であることを特徴とすることを特徴とする信号処理装置。
【請求項５】
所定の基準周波数で信号を処理および伝送する装置であって、
信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、
前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットと、
前記信号の前記複数の副経路間の干渉を制御する干渉制御ユニットと
を含み、
前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を前記周波数低減ユニットから前記周波数補償ユニットに伝送する一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合することを特徴とする信号処理装置。
【請求項６】
前記干渉制御ユニットはパーシャルレスポンス方式に基づいて構成されることを特徴とする請求項５に記載の信号処理装置。
【請求項７】
前記周波数低減ユニットは、前記信号としてΣΔ変調器の出力信号を受けることを特徴とする請求項１から６のいずれか一項に記載の信号処理装置。
【請求項８】
前記周波数低減ユニットは、Ｎ個（Ｎは２以上の整数）の副経路を含み、前記第二の周波数は前記基準周波数の１／Ｎであることを特徴とする請求項１から７のいずれか一項に記載の信号処理装置。
【請求項９】
前記Ｎ個の副経路それぞれの伝達関数Ｆｉ（ｚ）（ｉ＝０，１，…，Ｎ−１）はＦｉ（ｚ）＝ｚ−ｉ  であることを特徴とする請求項８に記載の信号処理装置。
【請求項１０】
前記伝送路において前記周波数補償ユニットの後にローパスフィルタをさらに設けたことを特徴とする請求項１から９のいずれか一項に記載の信号処理装置。
【請求項１１】
半導体デバイスを試験する装置であって、
被試験デバイスに与える試験信号をデジタル信号として生成するパターン発生器と、
前記パターン発生器によって生成されたデジタル信号をアナログ信号に変換するＤ／Ａ変換ユニットと、
前記Ｄ／Ａ変換ユニットと前記被試験デバイスとの間における前記アナログ信号の伝送路において、所定の基準周波数で前記アナログ信号を処理および伝送する請求項１から１０のいずれか一項に記載の信号経路多重化装置とを含むことを特徴とする半導体デバイス試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は信号処理装置および半導体デバイス試験装置に関する。この発明はとくに、所定の基準周波数で信号を処理および伝送する信号処理装置およびその装置を用いることの可能な半導体デバイス試験装置に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変調する過程には量子化の段階があり、その段階においていわゆる量子化ノイズが混入する。ノイズシェイピング技術は、量子化ノイズの特性を変えて高域に偏らせることにより、必要な帯域内の量子化ノイズを低減する。こうした技術のひとつに、ΣΔ（シグマデルタ）変調がある。
【０００３】
図１は従来一般的な一次のΣΔ変調器の構成を示す。この変調器は、ふたつの加算器１０、１２と、ふたつの遅延器１４、１６と、二値化回路１８を含む。入力信号Ｘは第一の加算器１０に一方の端子に入力され、第一の加算器１０の出力は第二の加算器１２に一方の端子に入力される。
【０００４】
第二の加算器１２の出力は第一の遅延器１４に入力され、その遅延器１４の出力が第二の加算器１２の他方の端子に入力される。第二の加算器１２の出力は二値化回路１８で二値化され、出力信号Ｙが生成される。
【０００５】
出力信号Ｙは第二の遅延器１６に入力され、第二の遅延器１６の出力は第一の加算器１０の他方の端子に入力される。ただし、これは減算のための入力である。第一の遅延器１４および第二の遅延器１６はそれぞれ入力された信号を１サンプリング周期分遅らせる。以降、この変調器のサンプリング周期をｆｓと表記する。
【０００６】
図２は図１のΣΔ変調器の動作を示す。この変調器では入力信号Ｘのサンプリングがサンプリング周波数ｆｓで行われ、その結果、時刻ｔ０、ｔ１、ｔ２・・でサンプリングがなされる。二値化回路１８は「０」または「１」を出力する。この「０」と「１」の差分がΔに相当する。図２の場合、入力信号の各符号Ｘｉ（ｉ＝０，１，…）に対応するＹｉは、
【０００７】
１、１、１、０、１、０、１
となり、出力信号Ｙが入力信号Ｘの変化に追従する。出力信号Ｙが「１」をとったときには、第二の遅延器１６と第一の加算器１０により、入力信号Ｘから「１」が引かれる。出力信号Ｙが「０」をとったときには、入力信号Ｘからはなにも引かれない。したがって、各サンプリングタイミングにおいて、出力信号Ｙが入力信号Ｘを完全に一致していれば、第一の加算器１０における減算の結果は常にゼロとなる。しかし、現実には量子化に伴う誤差、つまり量子化ノイズ成分があるため、第一の遅延器１４と第二の加算器１２がそのノイズを積分する。積分の結果が二値化回路１８のしきい値、たとえば０．５などの値を越えている限り、出力信号Ｙは「１」となる。一方、積分の結果が前記のしきい値を越えていなければ、出力信号Ｙは「０」となる。
【０００８】
なお、ここでは二値化回路１８の出力として「０」と「１」を考えたが、出力が「１」と「−１」の二値、またはそれらと「０」の三値をとるようなものが利用される。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ΣΔ変調はオーディオ信号の処理などに広く利用され、オーバーサンプリングを用いる。オーディオ信号処理の場合、必要な信号帯域の周波数よりも２桁以上の速い周波数でサンプリングすることが多い。オーディオ信号に限らず、半導体デバイス等の性能向上に従い、きわめて高速なアナログ信号をきわめて高速なサンプリング周波数で標本化する要望が高い。とくに、最先端の半導体デバイスを試験する装置などでは、考えられる最も高速なアナログ信号をなるべく少ない量子化ノイズでデジタイズし、これを解析しなければならない。
【００１０】
本発明は以上の課題に鑑みてなされたもので、その目的は、データの処理および伝送の基準周波数を上げることの可能な技術の提供にある。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は、本発明の具体的かつ有用な形態を規定する。
【課題を解決するための手段】
【００１１】
本発明の信号処理装置は、所定の基準周波数、たとえば所定のサンプリング周波数で信号を処理および伝送する装置である。この装置は、信号の伝送路上に並列に設けられ、それぞれが信号を量子化した際に生じる量子化ノイズをシェイピングする機能をもつ複数の変調器を含む変調ユニットと、前記伝送路上に前記変調ユニットと直列に設けられた周波数補償ユニットとを含む。この構成で、前記変調ユニットは前記基準周波数よりも低い第二の周波数をもとに変調を行う。一方、前記周波数補償ユニットは前記量子化ノイズのシェイピングが前記基準周波数をもとに行われるよう周波数に関する補償処理を行う。
【００１２】
前記周波数補償ユニットは、第一の波形整形器と第二の波形整形器を含み、前記第一の波形整形器の伝達関数と前記第二の波形整形器の伝達関数が逆数であってもよい。
【００１３】
本発明の信号処理装置の別の形態は、信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニットと、前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含む。前記複数の副経路は、前記基準周波数よりも低い第二の周波数をもとにそれぞれ異なるタイミングで前記信号を伝送する。一方、前記周波数補償ユニットは前記異なるタイミングで伝送された信号を、その伝送が前記基準周波数をもとに行われる形に統合する。
【００１４】
前記複数の副経路はそれぞれ異なる数の遅延素子を、いずれのふたつの副経路においても共用することのない状態で含み、前記遅延素子の数に応じて前記タイミングが定められてもよい。
【００１５】
前記周波数補償ユニットは、前記複数の副経路の終端に現れる複数の信号をアナログ的に加算する加算器、それらの排他的論理和を求める演算器、それらの論理積を求める乗算器などであってもよい。
【００１６】
前記信号の前記複数の副経路間の干渉を制御する干渉制御ユニットをさらに設けてもよい。
【００１７】
本発明の半導体デバイス試験装置は、被試験デバイスに試験信号を印加し、前記被試験デバイスから出力された信号を検査する主試験ユニットを含む。前記主試験ユニットにおいて、前記試験信号を処理する経路の一部が多重化され、かつ前記多重化された箇所において前記試験信号を処理するための周波数が、前記主試験ユニット全体として前記試験信号を処理するための基準周波数よりも低く設定される。
【００１８】
前記主試験ユニットは、被試験デバイスに与える試験信号を生成する前処理ユニットを含んでもよい。前処理ユニットは、前記試験信号をデジタル信号として生成するパターン発生器と、前記パターン発生器によって生成されたデジタル信号をアナログ信号に変換するＤ／Ａ変換ユニットを含んでもよい。前記Ｄ／Ａ変換ユニットは、インタリーブされた複数のＤ／Ａコンバータと、前記複数のＤ／Ａコンバータの出力を受ける周波数補償ユニットとを含んでもよい。この構成で、前記周波数補償ユニットの作用により、前記Ｄ／Ａ変換ユニット全体として信号を伝送する周波数が、前記複数のＤ／Ａコンバータのそれぞれが信号を伝送する周波数よりも高く設定される。
【００１９】
前処理ユニットはさらに、前記Ｄ／Ａ変換によって得られたアナログ信号の伝送路の一部を多重化する信号経路多重化装置を含んでもよい。この信号経路多重化装置は、複数の副経路を含む周波数低減ユニットと、前記伝送路上において前記周波数低減ユニットと直列に設けられた周波数補償ユニットとを含んでもい。ここで、前記周波数補償ユニットの作用により、前記信号経路多重化装置全体として信号を伝送する周波数が、前記複数の副経路において信号を伝送する周波数よりも高く設定される。
【００２０】
なお以上の発明の概要は、本発明に必要なすべての特徴を列挙したものではなく、当然ながら、これらの特徴群のサブコンビネーションもまた発明となりうる。
【発明の効果】
【００２１】
本発明の信号処理装置によれば、信号の伝送または処理を高速化することができる。本発明の半導体デバイス試験装置によれば、高速デバイスの試験が実現する。
【図面の簡単な説明】
【００２２】
【図１】従来一般的な一次のΣΔ変調器の構成図である。
【図２】図１のΣΔ変調器の動作を示す図である。
【図３】実施の形態１の信号処理装置の構成図である。
【図４】図３の信号処理装置の一部をより実際の回路素子に近い形で示す図である。
【図５】図３の構成の一変形例である信号処理装置の構成図である。
【図６】図５の信号処理装置の一部をより実際の回路素子に近い形で示す図である。
【図７】Ｎウエイのインタリーブを実現する信号処理装置の第１波形整形器の構成図である。
【図８】Ｎウエイのインタリーブを実現する信号処理装置の変調ユニットの構成図である。
【図９】Ｎウエイのインタリーブを実現する信号処理装置の第２波形整形器の構成図である。
【図１０】２次のΣΔ変調器を２ウエイインタリーブした信号処理装置の構成図である。
【図１１】実施の形態２に係る信号処理装置の回路図である。
【図１２】パーシャルレスポンスを利用する信号伝送方法の説明図である。
【図１３】パーシャルレスポンス方式の考え方と信号路のインタリーブを組み合わせた信号処理装置の概略構成図である。
【図１４】パーシャルレスポンス方式を用い、４ウエイインタリーブを実現する信号処理装置の構成図である。
【図１５】実施の形態３に係る半導体デバイス試験装置の構成図である。
【発明を実施するための形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明する。ただし、以下の実施の形態は特許請求の範囲に記載された発明を限定するものではなく、また実施の形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２４】
実施の形態１
図３は実施の形態１に係る信号処理装置の構成を示す。信号処理装置２０はおもに、周波数補償ユニット２８と変調ユニット３０からなる。周波数補償ユニット２８は第１波形整形器２２と第２波形整形器５２を含む。
【００２５】
第１波形整形器２２は入力信号Ｘを１サンプリング周期遅らせる遅延器２４と、入力信号Ｘおよび遅延器２４の出力を加算する加算器２６を含む。加算器２６の出力は加算器５８によってディザ信号５０と加算される。ディザ信号５０は変調ユニット３０の動作をより安定させるために付加される。それ自体は既知の技術である。
【００２６】
変調ユニット３０は第一の加算器３２、第二の加算器３４、第一の遅延器３６、第二の遅延器３８、第三の遅延器４０、第四の遅延器４２、二値化回路４４を含む。第二の遅延器３８の出力は第一の遅延器３６に入力され、第四の遅延器４２の出力は第三の遅延器４０に入力される。第一の加算器３２はディザ信号に関する加算器５８の出力から第三の遅延器４０の出力を減算する。第二の加算器３４は、第一の加算器３２の出力と第一の遅延器３６の出力を加算する。第二の加算器３４の出力は第二の遅延器３８および二値化回路４４に入力される。二値化回路４４の出力（仮に中間信号Ｙ'と名付ける）は第２波形整形器５２および第四の遅延器４２に入力される。
【００２７】
第２波形整形器５２は加算器５４と遅延器５６を含む。加算器５４は二値化回路４４の出力から遅延器５６の出力を減算する。加算器５４の出力は出力信号Ｙであり、この信号は遅延器５６に入力される。
【００２８】
図４は図３の構成の一部をより実際の回路素子に近い形に書き換えて示す。図４において図３と同じ要素には同じ符号を与えている。図３における変調ユニット３０は、図４のごとく、ここではＡ／Ｄコンバータとして働くふたつのΣΔ変調器６０、６２と、それらをインタリーブするインタリーブ回路６４に相当する。なぜなら、第一の加算器３２および第二の加算器３４に与えられるフィードバックパスにそれぞれふたつの遅延器が入っているため、変調ユニット３０の変調作用が入力信号Ｘの各符号Ｘｉのうち、
【００２９】
Ｘ０，Ｘ２，Ｘ４，…
という偶数符号列と、
Ｘ１，Ｘ３，Ｘ５，…
という奇数符号列に独立して与えられるためである。図３の変調ユニット３０の各遅延器は１サンプリング周期分信号を遅延させるため、ふたつの一次のΣΔ変調器６０、６２のサンプリングは、従来の１／２の周波数、すなわち、ｆｓ／２で行われる。ΣΔ変調器６０、６２はそれぞれ、入力信号Ｘの偶数符号列と奇数符号列の一方のみを処理するためである。
【００３０】
図３の変調ユニット３０の最終的な出力は偶数符号列、奇数符号列に関係なく一系統になっているため、これが現実の回路ではインタリーブ回路６４に相当する。インタリーブ回路６４はサンプリング周波数ｆｓでふたつのΣΔ変調器６０、６２の出力を切り替えて出力するセレクタなどである。
【００３１】
周波数補償ユニット２８が必要な理由は、変調ユニット３０の構成を図１のものから変更したためである。いま仮に周波数補償ユニット２８がないと仮定し、変調ユニット３０に入力信号Ｘが与えられ、変調ユニット３０から出力信号Ｙが出力されるとすれば、変調ユニット３０の伝達特性は、
【００３２】
Ｙ＝Ｘ＋Ｑ（１−ｚ−２）      （式１）
となる。ただし、
【００３３】
ｚ−ｎ＝ｅｘｐ（−ｊ２πｆ・ｎＴ）
ｊ＝√−１
Ｔ＝１／ｆｓ
で、ｆｓはサンプリング周波数、ｆは信号周波数である。また、Ｑは量子化ノイズである。
【００３４】
この式からわかるように、変調ユニット３０だけでは、量子化ノイズがｆｓ／２でサンプリングされたことになり、ΣΔ変調器本来の機能を果たさない。本来、量子化ノイズはｆｓでサンプリングされなければならない。
【００３５】
一方、周波数補償ユニット２８を設けた場合を考える。まず第１波形整形器２２の伝達関数Ｈ１（ｚ）は、
【００３６】
Ｈ１（ｚ）＝１＋ｚ−１            （式２）
と書ける。一方、第２波形整形器５２の伝達関数Ｈ２（ｚ）は、
【００３７】
Ｈ２（ｚ）＝１／（１＋ｚ−１）    （式３）
と書ける。式１、式２、式３を総合すれば、信号処理装置２０全体の伝達特性は、
【００３８】
Ｙ＝Ｘ＋Ｑ（１−ｚ−１）
となり、量子化ノイズも正しくサンプリング周波数ｆｓでサンプリングされる。
【００３９】
以上、信号処理装置２０によれば、ΣΔ変調器を２ウエイインタリーブし、そのサンプリング周波数を半分に落とすことができる。逆にいえば、ΣΔ変調のサンプリング周波数の上限をｆｓｕとすれば、信号処理装置２０全体の信号処理または信号伝送の周波数は２ｆｓｕまで可能になる。なお、２ウエイを越えるインタリーブのための装置、および２次以上のΣΔ変調器を用いた装置は後述する。
【００４０】
図５は、図３の構成の一変形例である信号処理装置７０を示す。図６はその信号処理装置７０をより実際の回路素子に近い形で示している。図３では第１波形整形器２２は信号の伝送路上、変調ユニット３０の前に配置され、第２波形整形器は逆に後に配置された。図５および図６の信号処理装置７０はローパスフィルタ７２をさらに含み、信号の伝送路上、変調ユニット３０の後に、第２波形整形器５２、ローパスフィルタ７２、第１波形整形器２２がこの順に配置される。この構成では、量子化ノイズＱがローパスフィルタ７２でカットされた後、所望の信号成分だけが第１波形整形器２２による波形整形を受ける。この信号処理装置７０も図３と同じ伝達特性をもち、同じ効果が得られる。
【００４１】
図５および図６の信号処理装置７０のさらなる利点は、デジタル処理に向く点にある。すなわち、図３および図４の信号処理装置２０では、第１波形整形器２２はアナログ信号に作用するアナログフィルタであるが、図５および図６の信号処理装置７０における第１波形整形器２２は、デジタルフィルタでよい。したがって、例えば図６の周波数補償ユニット２８はすべてＤＳＰ（デジタル信号プロセッサ）などに組み込むこともできる。
【００４２】
図７、図８、図９は、Ｎウエイのインタリーブ、すなわちＮ個の変調器が並列に設けられた信号処理装置の構成を示す。図７はその装置の第１波形整形器２２、図８は変調ユニット３０、図９は第２波形整形器５２の構成である。ただし、Ｎ＝２ｎ（ｎは自然数）である。
【００４３】
図７のごとく、第１波形整形器２２は加算器と１個の遅延器からなる第１波形副整形器８０と、加算器と２個の遅延器からなる第２波形副整形器８２と、同様に加算器と２ｎ−１個の遅延器からなる第ｎ波形副整形器８４を含む。第２波形副整形器８２と第ｎ波形副整形器８４の間には、加算器と２ｉ−１個の遅延器からなる第ｉ波形副整形器（ただし、ｉ＝３，４，…，ｎ−１）が存在する。
【００４４】
いずれの波形副整形器においても、入力側に最も近い遅延器と加算器は同じ信号を入力し、入力側から最も遠い遅延器の出力が加算器に与えられる。第１波形整形器２２は入力信号Ｘを入力し、中間信号Ｘ'を出力する。第１波形整形器２２の伝達関数Ｈ１（ｚ）は、
Ｈ１（ｚ）＝（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２）    （式４）
と書ける。
【００４５】
図８のごとく、変調ユニット３０において、２ｎ個の遅延器からなる第１遅延器群９０が第２の加算器３４の出力と入力の間におかれている。また、２ｎ個の遅延器からなる第２遅延器群９２が二値化回路４４の出力と第１の加算器３２の間におかれている。変調ユニット３０は中間信号Ｘ'を入力し、別の中間信号Ｙ'を出力する。変調ユニット３０の伝達特性は、
【００４６】
Ｙ'＝Ｘ'＋Ｑ（１−ｚ−Ｎ）    （式５）
である。なお、変調ユニット３０の前におかれるディザ信号に関する加算器は図面上省略する。
【００４７】
図９のごとく、第２波形整形器５２は加算器と１個の遅延器からなる第１波形副整形器１００と、加算器と２個の遅延器からなる第２波形副整形器１０２と、同様に加算器と２ｎ−１個の遅延器からなる第ｎ波形副整形器１０４を含む。第２波形副整形器１０２と第ｎ波形副整形器１０４の間には、加算器と２ｉ−１個の遅延器からなる第ｉ波形副整形器（ただし、ｉ＝３，４，…，ｎ−１）が存在する。いずれの波形副整形器においても、加算器が最初に信号を入力する。また、加算器の出力は一連の遅延器の最初のものに与えられ、最後の遅延器の出力が加算器に与えられる。第２波形整形器５２は中間信号Ｙ'を入力し、出力信号Ｙを出力する。第２波形整形器５２の伝達関数Ｈ２（ｚ）は、
Ｈ２（ｚ）＝１／（１＋ｚ−１）（１＋ｚ−2）…（１＋ｚ−Ｎ／２）  （式６）
と書ける。
【００４８】
以上、式４、式５、式６を総合すれば、この信号処理装置全体の伝達特性はやはり、
Ｙ＝Ｘ＋Ｑ（１−ｚ−１）
となり、量子化ノイズが正しくサンプリング周波数ｆｓでサンプリングされる。この装置によれば、ΣΔ変調器をＮウエイインタリーブし、その部分の処理周波数をｆｓ／Ｎに落とすことができる。
【００４９】
なお、図３の構成に対する図５の構成と同様、図７から図９による構成についても別の構成が可能である。すなわち、ローパスフィルタを追加し、信号の伝送路上、変調ユニット３０の後に、第２波形整形器５２、ローパスフィルタ７２、第１波形整形器２２をこの順に配置すればよい。
【００５０】
図１０はふたつの２次ΣΔ変調器１２０、１２２を並列に設けた信号処理装置の構成を示す。この装置の第１波形整形器２２は遅延器と加算器を２組もち、同様に第２波形整形器５２も遅延器と加算器を２組もつ。これら組の数はΣΔ変調器の次数と同じにすればよい。したがって、一般にｍ次（ｍは自然数）のΣΔ変調器をＮウエイインタリーブする場合、第１波形整形器２２の伝達関数Ｈ１（ｚ）は、
【００５１】
Ｈ１（ｚ）＝（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…（１＋ｚ−Ｎ／２）ｍ
とし、第２波形整形器５２の伝達関数はＨ２（ｚ）は、
Ｈ２（ｚ）＝１／（１＋ｚ−１）ｍ（１＋ｚ−2）ｍ…（１＋ｚ−Ｎ／２）ｍ
とすればよい。
【００５２】
以上、実施の形態１の各信号処理装置によれば、たとえば高精度、高速のＡ／Ｄコンバータを実現することができる。
【００５３】
実施の形態２
実施の形態１では変調器のインタリーブを考えた。実施の形態２ではさらに広く、信号伝送路のインタリーブを考える。実施の形態１で非常に高速のサンプリングがなされるため、実施の形態１によってノイズシェイピングが施された信号を伝送する際、その経路上に実施の形態２に係る装置をおくことが考えられる。
【００５４】
図１１は実施の形態２に係る信号処理装置１３０の回路を示す。この信号処理装置１３０は、実施の形態１またはその他の高速なΣΔ変調器、とくにΣΔＤ／Ａコンバータの出力信号を入力する。この信号はアナログ信号を模するが、各サンプリングタイミングでは、「０」と「１」のようなデジタル値をとる。同図ではその信号を入力信号「Ｘ」と表記している。
【００５５】
信号処理装置１３０は信号の伝送路を４ウエイインタリーブする。信号処理装置１３０はおもに、信号の伝送路の一部を多重化して設けられた複数の副経路を含む周波数低減ユニット１５０と、伝送路上、周波数低減ユニット１５０と直列に設けられた周波数補償ユニット１７２と、周波数補償ユニット１７２の後段に設けられたローパスフィルタ１７４を含む。
【００５６】
周波数低減ユニット１５０は、入力信号Ｘを４経路に振り分ける分配器１８０と、４経路に振り分けられた入力信号Ｘをそれぞれ異なるタイミングでラッチする４個のフリップフロップ１８２、１８４、１８６、１８８を含む。４個のフリップフロップ１８２、１８４、１８６、１８８にはそれぞれクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４が入力されている。これら４つのクロックの周波数は、それぞれ信号伝送周波数ｆｓの１／４であり、クロックの位相は９０°ずつずらされている。したがって、４個のフリップフロップ１８２、１８４、１８６、１８８はそれぞれ、入力信号Ｘの各符号Ｘｉ（ｉ＝０，１，２，…）のうち、
【００５７】
Ｘ０，Ｘ４，Ｘ８，…
Ｘ１，Ｘ５，Ｘ９，…，
Ｘ２，Ｘ６，Ｘ１０，…
Ｘ３，Ｘ７，Ｘ１１，…
のいずれかを伝送する。
【００５８】
周波数補償ユニット１７２は、それぞれフリップフロップ１８２、１８４、１８６、１８８の出力に一端が接続された抵抗１９２、１９４、１９６、１９８を含む。それら４個の抵抗１９２、１９４、１９６、１９８の他端は結合され、増幅器２００の負入力に接続される。増幅器２００の出力と負入力の間には容量２０２と抵抗２０４が接続される。したがって、周波数補償ユニット１７２全体は、４個のフリップフロップ１８２、１８４、１８６、１８８の出力をアナログ的に加算する加算器として働く。
【００５９】
増幅器２００の出力はローパスフィルタ１７４に入力される。このローパスフィルタ１７４によって、高い周波数側に偏った量子化ノイズがカットされる。ローパスフィルタ１７４の出力が出力信号Ｙとなる。
【００６０】
この構成によれば、信号の伝送路がインタリーブされて４つの副経路に分割され、各副経路における伝送の周波数を従来の１／４に緩和することができる。入力信号Ｘと出力信号Ｙは波形上一致せず、とくに出力信号Ｙは０、１、２、３、４のいずれかの値をとる。出力信号Ｙの周波数特性は、ΣΔ変調による量子化ノイズの周波数特性に対し、その１／４の周波数に関するアパーチャ効果として知られる特性が加わったものであり、ΣΔ変調器のノイズシェイピング機能に多少影響を与える。しかしながら、実際に必要な信号の周波数帯域におけるＳ／Ｎ比にはさして影響せず、実用上問題がないことが多い。
【００６１】
この信号処理装置１３０は、たとえば周波数低減ユニット１５０と周波数補償ユニット１７２が物理的にある程度遠くて高速の信号伝送が望ましくない場合などにきわめて有用である。実際に半導体デバイス試験装置では、たとえば周波数低減ユニット１５０を試験装置本体側に配し、周波数補償ユニット１７２を半導体デバイスマウンタ側に配し、両者をケーブルやコネクタ等で接続することがある。本実施の形態はそうした用途に最適である。
【００６２】
図１２、図１３、図１４は、図１１の信号処理装置１３０に現れるアパーチャ効果を除去することの可能な変形例を示す。
【００６３】
図１２は一般に「パーシャルレスポンス」の名で知られる信号伝送方式を示す。図１１の信号処理装置１３０でアパーチャ効果が生ずる理由は、符号間干渉にある。すなわち、４個のフリップフロップ１８２、１８４、１８６、１８８のうちひとつは、他のフリップフロップとは無関係に、
【００６４】
Ｘ０，Ｘ４，Ｘ８，…
を伝送すべきであるが、図１１のように４個のフリップフロップ１８２、１８４、１８６、１８８の出力を単純にアナログ加算する場合、たとえばＸ４の伝送にＸ３またはＸ５など他の符号が影響する。これが符号間干渉である。
【００６５】
パーシャルレスポンス方式は、信号の伝送途中ではあえて符号間干渉を許し、伝送路の最後で符号間干渉をキャンセルする。図１２のごとくこの方式は、第１の加算器２２０と、第１の遅延器２２２と、第２の加算器２２６と、第２の遅延器２２４を含む。ここでは入力信号Ｘは「１」と「０」の二値をとると仮定している。第１の加算器２２０は入力信号Ｘと第１の遅延器２２２の出力を入力する。ただし、ここでは排他的論理和が計算される。なお、入力信号Ｘが「１」と「−１」をとる場合は、第１の加算器２２０は排他的論理和の代わりにふたつの入力の論理積を計算すればよい。これは第２の加算器２２６についても同様である。
【００６６】
第１の加算器２２０の出力は、第１の遅延器２２２、第２の加算器２２６および第２の遅延器２２４に入力される。第２の遅延器２２４の出力は第２の加算器２２６に入力される。第２の加算器２２６の出力が出力信号Ｙとなる。
【００６７】
この構成において、まず第１の加算器２２０および第１の遅延器２２２によ、入力信号Ｘに一種の積分を施す。これにより、符号間干渉が生じる。一方、送路は第２の加算器２２６と第２の遅延器２２４からなる一種の微分特性を有る。この結果、出力信号Ｙからは符号間干渉による成分が除去されるというもである。
【００６８】
図１２のパーシャルレスポンス方式は、符号間干渉の除去を主眼とし、周波の低減は考慮していない。すなわち、第１の加算器２２０、第１の遅延器２２、第２の加算器２２６、第２の遅延器２２４はすべて一定のサンプリング周波ｆｓで動作する。
【００６９】
図１３はこのパーシャルレスポンス方式の考え方と信号路の２ウエイインタリーブを組み合わせた信号処理装置の概略構成図である。同図において、新たにインタリーブ回路２３０が設けられ、ここで第１の加算器２２０の出力が２ウエイインタリーブされる。インタリーブ回路２３０として、図１１の周波数低減ユニット１５０を２ウエイにしたものが利用できる。インタリーブされた一方の符号列Ｘｋ（ｋ：偶数）は第２の加算器２２６に入力され、他方の符号列Ｘｋ（ｋ：奇数）は第２の遅延器２２４を経て第２の加算器２２６に入力される。
【００７０】
この構成により、インタリーブ回路２３０以降、第２の加算器２２６までの伝送路における信号の伝送周波数を図１２の場合の半分、すなわちｆｓ／２に緩和することができ、かつアパーチャ効果のない信号伝送が実現する。
【００７１】
図１４はパーシャルレスポンス方式を用いた４ウエイの信号処理装置２５０の構成を示す。信号処理装置２５０はおもに、信号の伝送路の一部を多重化して設けられた複数の副経路、ここでは４ウエイに対応して４個の副経路１５２、１５６、１６０、１６４を含む周波数低減ユニット１５０と、周波数低減ユニット１５０と直列に設けられた周波数補償ユニット１７２を含む。また、信号の複数の副経路間の干渉を制御する干渉制御ユニット１３２が周波数低減ユニット１５０の前に設けられている。干渉制御ユニット１３２の後にローパスフィルタ１７４が設けられている。
【００７２】
干渉制御ユニット１３２は、図１３の第１の加算器２２０と第１の遅延器２２２による積分回路を４ウエイに拡張したものに対応する。干渉制御ユニット１３２は、第１の加算器１３４、第２の加算器１３６、第３の加算器１３８、第１の遅延器１４０、第２の遅延器１４２、第３の遅延器１４４を含む。入力信号Ｘが「１」「０」の二値をとる場合、これらの加算器はそれぞれふたつの入力の排他的論理和を求める。二値化回路信号Ｘが「１」「−１」の二値をとる場合はふたつの入力の論理積を計算する。
【００７３】
入力信号Ｘは第１の加算器１３４に与えられる。第１の加算器１３４の出力は第２の加算器１３６に入力される。第２の加算器１３６の出力は第３の加算器１３８に入力される。第３の加算器１３８の出力は周波数低減ユニット１５０と第３の遅延器１４４に入力される。
【００７４】
第３の遅延器１４４の出力は第３の加算器１３８と第２の遅延器１４２に入力される。第２の遅延器１４２の出力は第２の加算器１３６と第１の遅延器１４０に入力される。第１の遅延器１４０の出力は第１の加算器１３４に入力される。なお、一般にＮウエイ（Ｎは２以上の整数）の副経路を設ける場合は、図１４の例にならい、干渉制御ユニット１３２をＮ個の加算器とＮ個の遅延器のラダーで構成すればよい。
【００７５】
周波数低減ユニット１５０は図１３のインタリーブ回路２３０を４ウエイに拡張したものに相当する。周波数低減ユニット１５０の第１の副経路１５２は遅延器を含まない。第２の副経路１５６はひとつの遅延器１５４を含む。第３の副経路１６０はふたつの遅延器１５８を含む。第４の副経路１６４は３個の遅延器１６２を含む。すなわち、これら複数の副経路はそれぞれ異なる数の遅延素子を、いずれのふたつの副経路においても共用することのない状態で含んでいる。一般にＮウエイの副経路を設ける場合、それぞれの副経路の伝達関数Ｆｉ（ｚ）（ｉ＝０，１，…，Ｎ−１）は、    Ｆｉ（ｚ）＝ｚ−ｉ
と書ける。
【００７６】
周波数補償ユニット１７２は、図１３の第２の加算器２２６と第２の遅延器２２４を４ウエイに拡張したものに相当する。周波数補償ユニット１７２は、第１の副経路１５２、第２の副経路１５６、第３の副経路１６０、第４の副経路１６４の終端に現れる信号の排他的論理和を求める加算器１７０を含む。ただし、入力信号Ｘが「１」「−１」の場合は、いままで同様これを論理積を計算する演算器に置き換える。
【００７７】
以上、信号処理装置２５０によれば、４つの副経路１５２、１５６、１６０、１６４における信号伝送の周波数をサンプリング周波数ｆｓの１／４に緩和することができる。一般にＮウエイインタリーブする場合は、周波数を１／Ｎに緩和することができる。
【００７８】
実施の形態３
実施の形態１と実施の形態２の信号処理装置を用いた半導体デバイス試験装置の例を述べる。ここでは被試験デバイスとしてアナログデバイスを考える。ただし、実施の形態１または実施の形態２のいずれか一方を含む構成であっても何ら差し支えはない。
【００７９】
図１５は実施の形態３に係る半導体デバイス試験装置３００の構成図である。半導体デバイス試験装置３００は、被試験デバイス３１２に与える試験信号を生成する前処理ユニット３０２と、その試験信号の印加に伴って被試験デバイス３１２から出力された信号を検査する後処理ユニット３１４を含む。前処理ユニット３０２と後処理ユニット後処理回路３１４が主試験ユニット３２０を構成する。
【００８０】
前処理ユニット３０２は、試験信号をデジタル信号として生成するパターン発生器３０４と、そのためのタイミング信号を生成するタイミング発生器３１０と、パターン発生器３０４によって生成されたデジタル信号をアナログ信号に変換するＤ／Ａ変換ユニット３０６と、変換の結果得られたアナログ信号の伝送路の一部を多重化する信号経路多重化装置３０８を含む。
【００８１】
Ｄ／Ａ変換ユニット３０６は、たとえば図６の構成を含み、具体的にはインタリーブされた複数のΣΔ変調器６０、とくにＤ／Ａコンバータと、それら複数のΣΔ変調器６０の出力を受ける周波数補償ユニット２８とを含む。ここで、周波数補償ユニット２８の作用により、Ｄ／Ａ変換ユニット３０６全体として信号を伝送する周波数が、複数のΣΔ変調器６０のそれぞれが信号を伝送する周波数よりも高く設定できる。
【００８２】
信号経路多重化装置３０８は、たとえば図１４の構成を含み、具体的には干渉制御ユニット１３２と、複数の副経路をもつ周波数低減ユニット１５０と、周波数補償ユニット１７２とローパスフィルタ１７４を含む。ここで、周波数補償ユニット１７２の作用により、信号経路多重化装置３０８全体として信号を伝送する周波数が、複数の副経路において信号を伝送する周波数よりも高く設定できる。以上の前処理ユニット３０２の構成により、被試験デバイスにアナログ信号の試験信号が与えられる。
【００８３】
一方、後処理ユニット後処理回路３１４は、被試験デバイス３１２から出力されたアナログ信号をデジタル信号に戻すＡ／Ｄコンバータ３１８と、そのデジタル信号と期待信号を比較することによって被試験デバイスを検証する試験結果検証装置３１６を含む。期待信号はパターン発生器３０４から試験結果検証装置３１６へ与えられる。
【００８４】
なお、実施の形態１および実施の形態２の信号処理装置は、前処理ユニット３０２の中にあると限定する必要はなく、信号の伝送路上の任意の箇所に設けることができる。
【００８５】
以上、この半導体デバイス試験装置３００によれば、試験信号を最初デジタル信号で生成することができ、また、試験結果をデジタル信号によって検証することができるため、処理が比較的容易になる。しかも、被試験デバイス３１２には非常に高速なアナログ信号の入出力が可能であり、高性能かつ汎用性の高い半導体デバイス試験装置を提供することができる。
【００８６】
いくつかの実施の形態を説明したが、本発明の技術的な範囲はこれらの記載には限定されない。これらの実施の形態に多様な変更または改良を加えうることは当業者には理解されるところである。そうした変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００８７】
２０，７０，１３０，２５０  信号処理装置
２２  第１波形整形器
２４，３６，３８，４０，４２，５６，１４０，１４２，１４４，１５４，１５
８，１６２，２２２，２２６  遅延器
２６，３２，３４，５４，５８，１３４，１３６，１３８，１７０，２２０，２
２４  加算器
２８，１５０，１７２  周波数補償ユニット
３０  変調ユニット
４４  二値化回路
５２  第２波形整形器
６０，６２  ΣΔ変調器
６４，２３０  インタリーブ回路
７２，１７４  ローパスフィルタ
８０，１００  第１波形副整形器
８２，１０２  第２波形副整形器
８４，１０４  第ｎ波形副整形器
１２０，１２２  ２次ΣΔ変調器
１３２  干渉制御ユニット
１５２，１５６，１６０，１６４  副経路
１８２，１８４，１８６，１８８  フリップフロップ
３００  半導体デバイス試験装置
３０２  前処理ユニット
３０４  パターン発生器
３０６  Ｄ／Ａ変換ユニット
３０８  信号経路多重化装置
３１４  後処理ユニット
３２０  主試験ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004635091.tif 000014
【図１４】
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【図１５】
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