(57)【特許請求の範囲】
【請求項１】
第１及び第２のトランジスタの共通のコレクタ領域を構成する第１導電型の半導体基板と、
前記半導体基板の一方の主面の表面領域に互いに離間するように形成され、前記第１及び第２のトランジスタのベース領域を構成する第２導電型の第１及び第２の半導体領域と、
前記第１及び第２の半導体領域のそれぞれの表面領域に形成され、それぞれ第１及び第２のトランジスタのエミッタ領域を構成する第１導電型の第３及び第４の半導体領域と、
前記半導体基板の一方の主面に形成されており、前記第２の半導体領域と前記第３の半導体領域とを接続する導体と、
前記第１の半導体領域と前記第２の半導体領域との間に介在する前記半導体基板の一方の主面の表面領域に該第１の半導体領域及び該第２の半導体領域と離間して形成され、不純物濃度が前記半導体基板よりも高い第１導電型の第５の半導体領域と、
を備え、
前記第５の半導体領域は、その端部が前記第１の半導体領域及び前記第２の半導体領域の端面より突出するように形成されている、
ことを特徴とする半導体素子。
【請求項２】
前記第２の半導体領域は、前記第１の半導体領域を３方向から囲うようにコ字状に形成され、
前記第５の半導体領域は、前記第２の半導体領域と前記第１の半導体領域との間に介在するようにコ字状に形成されている、ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
コレクタ層と該コレクタ層に形成されたベース層と該ベース層に形成されたエミッタ層とから構成される第１のトランジスタと、
前記コレクタ層に形成されたベース層と該ベース層に形成されたエミッタ層とから構成され、前記第１のトランジスタとコレクタ層を共用する第２のトランジスタと、
前記第１のトランジスタのエミッタを第２のトランジスタのベースに接続する接続手段と、
前記コレクタ層の、前記第１のトランジスタのベースと前記第２のトランジスタのベースとの間に形成され、前記コレクタ層と同一導電型でより高濃度の高濃度層と、
を備え、
前記高濃度層は、前記第１のトランジスタのベース及び前記第２のトランジスタのベースの端面より突出するように形成されている、
ことを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、より詳細には、ダーリントントランジスタに関する。
【背景技術】
【０００２】
電流増幅率と駆動能力の大きい回路素子としてダーリントン接続された一対のバイポーラトランジスタから構成されるものがある（例えば、特許文献１参照）。
【特許文献１】特開平１１−３３０２６１号公報
【０００３】
この種の回路素子は、一般的に、ダーリントントランジスタと呼ばれ、パワートランジスタ等に使用されている。従来のＮＰＮ型ダーリントントランジスタの一般的な構成を図７に示す。このダーリントントランジスタ１０１は、半導体基板１０２と、絶縁膜１０３と、コレクタ電極１０４と、ベース電極１０５と、エミッタ電極１０６と、導体膜１０７とを備える。
【０００４】
半導体基板１０２は、ｎ型のコレクタ領域１０８と、半導体基板１０２の一方の主面の表面領域に形成されたｐ型の第１ベース領域１０９と、第１ベース領域１０９の表面領域に形成されたｎ＋型（ｎ型高濃度）の第１エミッタ領域１１０とを備える。また、半導体基板１０２は、半導体基板１０２の一方の主面の表面領域に形成されたｐ型の第２ベース領域１１１と、第２ベース領域１１１の表面領域に形成されたｎ＋型の第２エミッタ領域１１２とを備える。さらに、半導体基板１０２は、半導体基板１０２の他方の主面の表面領域に形成された、ｎ＋型のコレクタコンタクト領域１１３を備える。
【０００５】
コレクタ領域１０８と、第１ベース領域１０９と、第１エミッタ領域１１０とがドライブ段トランジスタ１２１を構成し、コレクタ領域１０８と、第２ベース領域１１１と、第２エミッタ領域１１２とがパワー段トランジスタ１２２を構成する。
【０００６】
絶縁膜１０３は、半導体基板１０２の一方の主面を被覆しており、ベース電極１０５とエミッタ電極１０６とが、それぞれ、第１ベース領域１０９と第２エミッタ領域１１２とに接続できるように、開口１１４と開口１１５とを備える。また、絶縁膜１０３は、導体層１０７が、第１エミッタ領域１１０と第２ベース領域１１１とに接続できるように、開口１１６と開口１１７とを備える。
【０００７】
コレクタ電極１０４は、半導体基板１０２の他方の主面に形成されており、コレクタコンタクト領域１１３に接続されている。ベース電極１０５は、開口１１４を介して第１ベース領域１０９に接続されている。エミッタ電極１０６は、開口１１５を介して第２エミッタ領域１１２に接続されている。導体膜１０７は、開口１１６と開口１１７とを介して、第１エミッタ領域１１０と第２ベース領域１１１とに接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このような構成のダーリントントランジスタ１０１は、オン（動作）状態では、ベース電極１０５−エミッタ電極１０６間にベース電圧が印加され、コレクタ電極１０４−エミッタ電極１０６間にベース電圧よりも相対的に高いコレクタ電圧が印加される。この印加電圧により、第１エミッタ領域１１０から第１ベース領域１０９を介してコレクタ領域１０８に電子が注入される。また、Ｐ型の第１ベース領域１０９中の多数キャリアである正孔の一部が、コレクタ領域１０８に注入された電子に引きつけられて、コレクタ領域１０８に移動する。
【０００９】
コレクタ領域１０８に移動した正孔の一部は電子と再結合するが、他の一部は、再結合することなく、コレクタ電極１０４やベース電極１０５よりも電位が低いエミッタ電極１０６に電気的に引きつけられる。このため、コレクタ領域１０８に移動した正孔が、第１ベース領域１０９と第２ベース領域１１１との間の領域に蓄積される。
【００１０】
ダーリントントランジスタ１０１が、オン状態からオフ状態に移行する際、第１ベース領域１０９と第２ベース領域１１１との間の領域に蓄積された正孔は、第１又は第２ベース領域１０９又は１１１に引き抜かれるが、完全に引き抜かれて消滅するまでは比較的時間がかかる。このため、従来のダーリントントランジスタ１０１では、オン状態からオフ状態に移行する際にコレクタ電極１０４−エミッタ電極１０６間に電流（テール電流）が流れてしまう。従って、従来のダーリントントランジスタ１０１は、いわゆる蓄積時間遅れが大きく、スイッチングスピードが遅いという問題があった。
【００１１】
また、従来のダーリントントランジスタ１０１は、第１ベース領域１０９と第２ベース領域１１１との間に正孔が蓄積され易いため、コレクタ−エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が比較的高く、コレクタ−エミッタ間の電圧降下が大きく、コレクタ損失が大きいという問題があった。
【００１２】
このように、従来のダーリントントランジスタ１０１は、良好な特性を備えていなかった。
【００１３】
同様の問題は、ＮＰＮ型に限定されず、ＰＮＰ型のダーリントントランジスタでも生じていた。
【００１４】
本発明は上記実状に鑑みてなされたもので、良好な特性を有する半導体素子を提供することを目的とする。
また、この発明は、スイッチングスピードが速く、コレクタ−エミッタ間の飽和電圧の小さい半導体素子を提供することを他の目的とする。
【課題を解決するための手段】
【００１５】
上記目的を解決するため、本発明の第１の観点に係る半導体素子は、第１及び第２のトランジスタの共通のコレクタ領域を構成する第１導電型の半導体基板と、前記半導体基板の一方の主面の表面領域に互いに離間するように形成され、前記第１及び第２のトランジスタのベース領域を構成する第２導電型の第１及び第２の半導体領域と、前記第１及び第２の半導体領域のそれぞれの表面領域に形成され、それぞれ第１及び第２のトランジスタのエミッタ領域を構成する第１導電型の第３及び第４の半導体領域と、前記半導体基板の一方の主面に形成されており、前記第２の半導体領域と前記第３の半導体領域とを接続する導体と、前記第１の半導体領域と前記第２の半導体領域との間に介在する前記半導体基板の一方の主面の表面領域に該第１の半導体領域及び該第２の半導体領域と離間して形成され、不純物濃度が前記半導体基板よりも高い第１導電型の第５の半導体領域と、を備え、前記第５の半導体領域は、その端部が前記第１の半導体領域及び前記第２の半導体領域の端面より突出するように形成されている、ことを特徴とする。
【００１８】
前記第２の半導体領域は、前記第１の半導体領域を３方向から囲うようにコ字状に形成される場合には、例えば、前記第５の半導体領域は、前記第２の半導体領域と前記第１の半導体領域との間に介在するようにコ字状に形成される。
【００２１】
上記目的を解決するため、本発明の第２の観点に係る半導体素子は、コレクタ層と該コレクタ層に形成されたベース層と該ベース層に形成されたエミッタ層とから構成される第１のトランジスタと、前記コレクタ層に形成されたベース層と該ベース層に形成されたエミッタ層とから構成され、前記第１のトランジスタとコレクタ層を共用する第２のトランジスタと、前記第１のトランジスタのエミッタを第２のトランジスタのベースに接続する接続手段と、前記コレクタ層の、前記第１のトランジスタのベースと前記第２のトランジスタのベースとの間に形成され、前記コレクタ層と同一導電型でより高濃度の高濃度層と、を備え、前記高濃度層は、前記第１のトランジスタのベース及び前記第２のトランジスタのベースの端面より突出するように形成されている、ことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、良好な特性を有する半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に係る半導体素子及びその製造方法について、ダーリントン接続されたＮＰＮ型バイポーラトランジスタから構成されるダーリントンパワートランジスタ（以下、ダーリントントランジスタ）を例に、図面を参照して詳細に説明する。
【００２４】
図１に本実施の形態のダーリントントランジスタ１の回路図を示す。図示するように、ダーリントントランジスタ１は、ＮＰＮ型のドライブ段トランジスタ２と、ＮＰＮ型のパワー段トランジスタ３とから構成される。ドライブ段トランジスタ２とパワー段トランジスタ３のコレクタは互いに接続され、ドライブ段トランジスタ２のエミッタは、パワー段トランジスタ３のベースに接続されている。
【００２５】
ダーリントントランジスタ１の素子構成を図２（ａ）と（ｂ）とを参照して説明する。なお、図２（ａ）は、図２（ｂ）のＡ−Ａ線での断面を矢印方向に見た時の図である。
【００２６】
図示するように、ダーリントントランジスタ１は、半導体基板１０と、絶縁膜２０と、エミッタ電極３０と、ベース電極３１と、導体膜３２と、コレクタ電極３３とを備える。
【００２７】
半導体基板１０は、ｎ型の不純物が導入されたシリコン単結晶基板から構成される。半導体基板１０は、コレクタ領域１１と、第１ベース領域１２と、第１エミッタ領域１３と、第２ベース領域１４と、第２エミッタ領域１５と、ｎ＋型半導体領域１６とを備えている。
【００２８】
コレクタ領域１１は、半導体基板１０の一方の主面に露出して形成され、ドライブ段トランジスタ２とパワー段トランジスタ３とに共通のコレクタ領域として機能する。
【００２９】
第１ベース領域１２は、ドライブ段トランジスタ２のベース領域として機能し、半導体基板１０の一方の主面（上面）の表面領域に形成された、ｐ型の半導体領域から構成されている。第１ベース領域１２は、図２（ｂ）に示すように、半導体基板１０の上面から見て、略方形に形成されている。
【００３０】
第１エミッタ領域１３は、ドライブ段トランジスタ２のエミッタ領域として機能し、第１ベース領域１２の表面領域に形成された、ｎ型の不純物濃度がコレクタ領域１１よりも高いｎ＋型の半導体領域から構成されている。第１エミッタ領域１３は、図２（ｂ）に示すように、半導体基板１０の上面から見て、「コ」字状、あるいは櫛歯状（図示せず）に形成されている。
【００３１】
第２ベース領域１４は、パワー段トランジスタ３のベース領域として機能し、第１ベース領域１２に接しないようにコレクタ領域１１の表面領域に形成されたｐ型の半導体領域から構成されている。第２ベース領域１４は、例えば、第１ベース領域１２と実質的に等しい深さに形成されている。図２（ｂ）に示すように、第２ベース領域１４は、半導体基板１０の上面から見て、第１ベース領域を１２を３方向から囲むように「コ」字状に形成されている。また、第２ベース領域１４は、大電流が流せるように、半導体基板１０の上面から見て、第１ベース領域１２と比較して相対的に広い面積（大きなサイズ）に形成されている。
【００３２】
第２エミッタ領域１５は、第２ベース領域１４の表面領域に形成された、ｎ型の不純物濃度がコレクタ領域１１よりも高いｎ＋型の半導体領域から構成されている。第２エミッタ領域１５は、図２（ａ）に示すように、第１エミッタ領域１３と実質的に等しい深さで形成されている。第２エミッタ領域１５は、図２（ｂ）に示すように、半導体基板１０の上面から見て、櫛歯状に形成されている。第２エミッタ領域１５は、大電流が流せるように、第１エミッタ領域１３と比較して相対的に大きなサイズで形成されている。
【００３３】
ｎ＋型半導体領域１６は、図２（ａ）に示すように、第１ベース領域１２と第２ベース領域１４との間に介在するコレクタ領域１１の表面領域に形成され、ｎ型の不純物濃度がコレクタ領域１１よりも高いｎ＋型の半導体領域から構成されている。ｎ＋型半導体領域１６は、第１エミッタ領域１３及び第２エミッタ領域１５よりも深く、第１ベース領域１２及び第２ベース領域１４よりも浅く形成されている。ｎ＋型半導体領域１６は、図２（ｂ）に示すように、半導体基板１０の上面から見て、第１ベース領域１２と第２ベース領域１４との間に介在する（分離する）ように「コ」字状に形成されている。また、その端部は、第１ベース領域１２及び第２ベース領域１４の端面よりも突出している。
【００３４】
ｎ＋型半導体領域１６は、コレクタ領域１１と同一導電型なので、コレクタ領域１１との界面がＰＮ接合を形成していない。このため、コレクタ電極３３に、例えば正の電圧が印加された場合、ｎ＋型半導体領域１６の電子は、コレクタ領域１１及びコレクタコンタクト領域１７の電子とともにコレクタ電極３３に移動することができる。電子が移動した後、ｎ＋型半導体基板１６中には、固定電荷が残存する。この固定電荷については、後述する。
【００３５】
コレクタコンタクト領域１７は、半導体基板１０の他方の主面（下面）の表面領域に形成され、コレクタ電極３３とのオーミックコンタクトを得るように、コレクタ領域１１よりもｎ型不純物濃度が高いｎ＋型の半導体領域から構成されている。
【００３６】
絶縁膜２０は、例えば、シリコン酸化膜から構成され、半導体基板１０の上面に形成されている。絶縁膜２０には、第２エミッタ領域１５、第１ベース領域１２、第１エミッタ領域１３及び第２ベース領域１４の表面をそれぞれ、露出する開口（コンタクトホール）２１，２２，２３，２４が形成されている。
【００３７】
エミッタ電極３０は、例えば、アルミニウム膜から構成され、絶縁膜２０上に積層され、開口２１を介して第２エミッタ領域１５に接続されている。
【００３８】
ベース電極３１は、例えば、アルミニウム膜から構成され、絶縁膜２０上に積層されている。ベース電極３１は、開口２２を介して第１ベース領域１２に接続されている。
【００３９】
導体膜３２は、例えば、アルミニウム膜から構成され、絶縁膜２０上に積層され、開口２３と開口２４とを介して第１エミッタ領域１３と第２ベース領域１４とを接続する。
【００４０】
コレクタ電極３３は、例えば、アルミニウム膜から構成され、半導体基板１０の他方の主面に形成され、コレクタコンタクト領域１７に接続されている。
【００４１】
次に、本実施の形態のダーリントントランジスタ１を製造する手順を、図３（ａ）〜図４（ｆ）を参照して説明する。なお、以下に説明する手順は、一例であり、同様の構造が得られるのであれば、いかなる手順であっても差し支えない。
【００４２】
まず、ｎ型の半導体基板１０を用意する。次に、熱拡散等によって半導体基板１０の他方の主面（下面）の表面領域にｎ型の不純物を拡散し、図３（ａ）に示すように、ｎ＋型の半導体領域（コレクタコンタクト領域１７）を形成する。
【００４３】
次に、フォトリソグラフィによって、図３（ｂ）に示すように、第１ベース領域１２と第２ベース領域１４との形成予定領域上に開口を有するレジストパターンを、半導体基板１０の一方の主面（上面）に形成する。
続いて、レジストパターン４０をマスクとして用いて、熱拡散等によってｐ型不純物をコレクタ領域１１に注入し、ｐ型の半導体領域（第１ベース領域１２、第２ベース領域１４）を形成する。そして、レジストパターン４０を剥離する。
【００４４】
レジストパターン４０の剥離に続いて、フォトリソグラフィにより、図３（ｃ）に示すように、第１エミッタ領域１３と第２エミッタ領域１５との形成予定領域に開口を有するレジストパターン４１を、半導体基板１０の上面に形成する。次に、熱拡散等によってｎ型の不純物を第１ベース領域１２と第２ベース領域１４とに注入し、ｎ＋型の半導体領域（第１エミッタ領域１３、第２エミッタ領域１５）を形成する。そして、レジストパターン４１を剥離する。
【００４５】
次に、フォトリソグラフィによって、図４（ｄ）に示すように、ｎ＋型半導体領域１６形成予定領域に開口を有するレジストパターン４２を半導体基板１０の上面に形成する。続いて、熱拡散等により、ｎ型の不純物をコレクタ領域１１に注入し、ｎ＋型の半導体領域（ｎ＋型半導体領域１６）を形成する。本実施の形態では、ｎ＋型半導体領域１６を、第１エミッタ領域１３及び第２エミッタ１５よりも深く、かつ、第１ベース領域１２及び第２ベース領域１４よりも浅く形成するように、熱拡散時間等を制御する。
【００４６】
なお、ｎ＋型半導体領域１６が、第１ベース領域１２と第２ベース領域１４とに隣接している場合、第１ベース領域１２とｎ＋型半導体領域１６と第２ベース領域１４と第２エミッタ領域１５とが寄生サイリスタを構成しやすい。そこで、寄生サイリスタが構成されない、或いは、寄生サイリスタが起動しない程度にｎ＋型半導体領域１６と、第１ベース領域１２と、第２ベース領域１４とをそれぞれ離間させる。本実施の形態では、ｎ＋型半導体領域１６と第１ベース領域１２との間隔と、ｎ＋型半導体領域１６と第２ベース領域１４との間隔とを等しくした。
【００４７】
ｎ＋型半導体領域１６を形成した後、レジストパターン４２を剥離する。
【００４８】
次に、半導体基板１０の上面に、ＣＶＤ（Chemical Vapor Deposition）等によってシリコン酸化膜を形成する。このシリコン酸化膜をパターニングして、図４（ｅ）に示すように開口２１、２２、２３、２４を形成し、絶縁膜２０を形成する。
【００４９】
続いて、半導体基板１０の上面に、ＰＶＤ（Physical Vapor Deposition）等によってアルミニウム膜を形成する。このアルミニウム膜をパターニングして、図４（ｆ）に示すように、エミッタ電極３０、ベース電極３１及び導体膜３２を形成する。
【００５０】
そして、半導体基板１０の下面に、ＰＶＤ等によってコレクタ電極３３（図示せず）を形成する。
以上の工程を経て、図２（ａ）に示す構成を有するダーリントントランジスタ１が形成される。
【００５１】
次に、本実施の形態のダーリントントランジスタ１の動作について説明する。
ダーリントントランジスタ１は、オン状態では、エミッタ電極３０−ベース電極３１間にベース電圧、エミッタ電極３０−コレクタ電極３３間にベース電圧よりも相対的に高いコレクタ電圧が印加される。これにより、電子が第１エミッタ領域１３及び第２エミッタ領域１５から第１ベース領域１２及び第２ベース領域１４を介してコレクタ領域１１に注入される。
【００５２】
コレクタ領域１１の電子に引きつけられることにより、特に、第１ベース領域１２からコレクタ領域１１に正孔が移動する。コレクタ領域１１に移動した正孔の一部は、従来では（ｎ＋型半導体領域１６が存在しない場合）、電位が比較的低いエミッタ電極３０に引きつけられて、第１ベース領域１２と第２ベース領域１４との間の領域に移動しようとする。
【００５３】
一方、この実施の形態では、第１ベース領域１２と第２ベース領域１４との間に、ｎ＋型半導体領域１６が形成されている。コレクタ電極３３に正極性の電圧が印加されている状態では、ｎ＋型半導体領域１６に含まれる電子は、コレクタ電極３３に引きつけられる。また、電子が移動する程度は、周囲のｎ型コレクタ領域１１よりも大きい。このため、ｎ＋型半導体領域１６中の不純物原子は、電子が移動することによって正に帯電する。不純物原子は、半導体基板１０を構成するシリコン原子との結合により、電子とは異なりｎ＋型半導体領域１６中を自由に移動できない。従って、電子が移動した後は、ｎ＋型半導体領域１６は正に帯電する。すなわち、固定電荷が残る。
【００５４】
第１ベース領域１２からコレクタ領域１１に移動した正孔は、ｎ＋型半導体領域１６の正電荷と反発しあい、第１ベース領域１２と第２ベース領域１４との間の領域にはあまり拡散せず、第１ベース領域１２の近傍に留まる。
【００５５】
また、図２（ｂ）に示したように、ｎ＋型半導体領域１６の端部が第１ベース領域１２とその周囲の第２ベース領域１４の端面よりも突出しているので、第１ベース領域１２からの正孔が水平方向に回り込んで、第２のベース領域１４の近傍に移動するような事態をも防止できる。
【００５６】
正孔の多くが第１ベース領域１２の近傍に留まるため、ダーリントントランジスタ１をオフ状態とするためにエミッタ電極３０−ベース電極３１間が逆バイアスされた場合、第１ベース領域１２近傍の正孔は比較的短時間で第１ベース領域１２に引き抜かれる。
【００５７】
このため、この実施の形態のダーリントントランジスタ１においては、オン状態からオフ状態へ移行する際に、正孔の蓄積によるテール電流が発生しにくい。従って、本実施の形態のダーリントントランジスタ１は、いわゆる蓄積時間遅れが小さく、高速でオン・オフすることができる。
【００５８】
また、第１ベース領域１２と第２ベース領域１４との間のコレクタ領域１１に正孔が蓄積しにくいので、本実施の形態のダーリントントランジスタ１は、コレクタ−エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）が従来のものと比較して低い。このため、本実施の形態のダーリントントランジスタ１は、例えばコレクタ−エミッタ間電圧降下が小さく、コレクタ損失を小さく抑えることができる。
【００５９】
このように、本実施の形態のダーリントントランジスタ１は、良好な特性を有する。
【００６０】
なお、本発明は上記実施の形態に限定されず、種々の変形及び応用が可能である。
例えば、上記実施の形態では、半導体基板１０の上面から見た各半導体領域の形状を、パワー段トランジスタ３のベース領域１４がドライブ段トランジスタ２の第１ベース領域１２を三方から取り囲むような配置構成としたが、パワー段トランジスタ３の第２ベース領域１４がドライブ段トランジスタ２の第１ベース領域１２を四方から取り囲むような配置構成としてもよい。
【００６１】
また、各半導体領域は、図５に示すように、半導体基板１０の上面から見て、島状に或いはストライプ状に形成されていてもよい。
【００６２】
上記実施の形態では、ＮＰＮ型のダーリントントランジスタ１、すなわち一対のＮＰＮ型のバイポーラトランジスタから構成される半導体素子を例にして説明した。しかし、ダーリントントランジスタ１は、一対のＰＮＰ型バイポーラトランジスタから構成されていてもよい。
【００６３】
具体的には、ダーリントントランジスタ１は、図６に示すように、ｐ型の第１コレクタ領域１１ａと、ｎ型の第１ベース領域１２ａと、ｐ＋型の第１エミッタ領域１３ａと、ｎ型の第２ベース領域１４ａと、ｐ＋型の第２エミッタ領域１５ａと、ｐ＋型のコレクタコンタクト領域１７ａとを備えていてもよい。この場合は、ダーリントントランジスタ１ａは、ｎ＋型半導体領域１６の代わりに、ｐ＋型半導体領域１６ａを備えるとよい。
【００６４】
このような構成のＰＮＰ型ダーリントントランジスタ１ａにおいては、ｐ＋型半導体領域１６ａが、第１ベース領域１２ａと第２ベース領域１４ａとの間に介在するコレクタ領域１１ａに電子が蓄積されることを防止している。電子の蓄積を防止することにより、ＰＮＰ型のダーリントントランジスタ１ａでも、ＮＰＮ型のダーリントントランジスタ１と同様の効果が得られる。
【００６５】
上述したように、上記実施の形態の、ダーリントントランジスタ１を製造する手順はあくまでも一例である。例えば、ｎ＋型の半導体領域（コレクタコンタクト領域１７）上にエピタキシャル成長方法によって形成されたｎ型の半導体領域（コレクタ領域１１）を備える半導体基板１０を用いてダーリントントランジスタ１を製造してもよい。
【図面の簡単な説明】
【００６６】
【図１】本実施の形態に係るダーリントントランジスタの回路図である。
【図２】図２（ａ）は、図１のダーリントントランジスタの構成を示す概略断面図、図２（ｂ）は、図１のダーリントントランジスタが備える半導体基板の上面の形状を示す平面図である。
【図３】図３（ａ）乃至図３（ｃ）は、図１のダーリントントランジスタの製造工程を説明するための断面図である。
【図４】図４（ｄ）乃至図４（ｆ）は、図１のダーリントントランジスタの製造工程を説明するための断面図である。
【図５】本発明の実施の形態に係るダーリントントランジスタの変形例を説明するための平面図である。
【図６】本発明の実施の形態に係るダーリントントランジスタの変形例を説明するための断面図である。
【図７】従来のダーリントントランジスタの構成を示す断面図である。
【符号の説明】
【００６７】
１    ダーリントントランジスタ
２    ドライブ段トランジスタ
３    パワー段トランジスタ
１０  半導体基板
１１  コレクタ領域
１２  第１ベース領域
１３  第１エミッタ領域
１４  第２ベース領域
１５  第２エミッタ領域
１６  ｎ＋型半導体領域
１７  コレクタコンタクト領域
２０  絶縁膜
３０  エミッタ電極
３１  ベース電極
３２  導体膜
３３  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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