(57)【特許請求の範囲】
【請求項１】
アレイ基板であって、
基板と、
基板に形成された複数の平行するゲートラインと、複数の平行するデータラインと、を備え、
前記複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定し、各画素は薄膜トランジスタと、画素電極と、薄膜ダイオードと、を有し、
同一行における各画素に対して、画素電極は薄膜トランジスタを介して本行におけるゲートラインと連結され、更に薄膜ダイオードを介して前の行におけるゲートラインと連結されることを特徴とするアレイ基板。
【請求項２】
各前記画素の薄膜ダイオードは、
前記基板に形成され、且つ本行におけるゲートラインと連結する第１のゲート電極と、
前記第１のゲート電極に形成され、更に基板全体をカバーし、且つ第１のゲート電極の上方にゲート絶縁層ビアーホールが形成されたゲート絶縁層と、
前記ゲート絶縁層に形成され、且つ前記ゲート絶縁層ビアーホールを介して前記第１のゲート電極と連結する第１の非晶質シリコン層と、
前記第１の非晶質シリコン層に形成された第１のｎ＋非晶質シリコン層と、
前記第１のｎ＋非晶質シリコン層に形成され、第１のゲート電極の上方に位置する金属電極層と、
前記金属電極層に形成され、更に基板全体をカバーし、且つ画素電極と金属電極層とを連結させるパッシべーション層の第１のビアーホールが形成されたパッシべーション層と、
を備えることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
各前記画素の薄膜トランジスタは、
前記基板に形成され、且つ前の行におけるゲートラインと連結する第２のゲート電極と、
前記第２のゲート電極に形成され、更に基板全体をカバーするゲート絶縁層と、
前記ゲート絶縁層に形成され、第２のゲート電極の上方に位置する第２の非晶質シリコン層と、
第２の非晶質シリコン層に形成された第２のｎ＋非晶質シリコン層と、
前記第２のｎ＋非晶質シリコン層に形成され、第２のゲート電極の上方に位置し、更にソース・ドレイン電極層のソース電極とドレイン電極との間にチャンネル領域が形成されたソース・ドレイン電極層と、
前記ソース・ドレイン電極層に形成され、基板全体をカバーし、且つ画素電極をソース・ドレイン電極層のドレイン電極と連結させるパッシべーション層の第２のビアーホールが形成されたパッシべーション層と、
を備えることを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記第１のゲート電極の材料はＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、或いはＣｕ、又は前記材料の任意組合せであることを特徴とする請求項２に記載のアレイ基板。
【請求項５】
前記金属電極層の材料はＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、或いはＣｕ、又は前記材料の任意組合せであることを特徴とする請求項２に記載のアレイ基板。
【請求項６】
前記パッシべーション層の材料は窒化シリコンであることを特徴とする請求項２に記載のアレイ基板。
【請求項７】
前記画素電極の材料は酸化インジウムスズであることを特徴とする請求項２に記載のアレイ基板。
【請求項８】
アレイ基板の製造方法であって、
基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するゲートラインと、各前記ゲートラインに連結する第１のゲート電極及び第２のゲート電極とを形成するステップ１と、
ステップ１を完成した基板にゲート絶縁層を堆積し、パターンニングにより第１のゲート電極の上方位置にゲート絶縁層ビアーホールを形成するステップ２と、
ステップ２を完成した基板に非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜とを連続に堆積し、パターンニングにより第１のゲート電極の上方に第１の非晶質シリコン層と第１のｎ＋非晶質シリコン層を形成し、且つ前記ゲート絶縁層ビアーホールを介して前記第１の非晶質シリコン層を第１のゲート電極と連結させ、第２のゲート電極の上方に第２の非晶質シリコン層と第２のｎ＋非晶質シリコン層を形成するステップ３と、
ステップ３を完成した基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するデータラインと、金属電極層と、ソース・ドレイン電極層とを形成し、前記ソース・ドレイン電極層のソース電極とデータラインとは連結し、前記金属電極層は第１のゲート電極の上方に位置し、ソース電極とドレイン電極を有するソース・ドレイン電極層は第２のゲート電極の上方に位置し、同時にソース・ドレイン電極層から露出された第２のｎ＋非晶質シリコン層を除去してチャンネル領域を形成し、前記複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定するステップ４と、
ステップ４を完成した基板にパッシべーション層を堆積し、パターンニングにより金属電極層の上方位置にパッシべーション層の第１のビアーホールを形成し、ソース・ドレイン電極層のドレイン電極の上方にパッシべーション層の第２のビアーホールを形成するステップ５と、
ステップ５を完成した基板に画素電極層を堆積し、パターンニングにより画素電極を形成し、同一行に位置する各画素に対して、画素電極は前記パッシべーション層の第２のビアーホールを介して前記ソース・ドレイン電極層のドレイン電極と連結し、それによって本行におけるゲートラインと連結し、前記パッシべーション層の第１のビアーホールを介して前記金属電極層と連結し、それによって前の行におけるゲートラインと連結するステップ６と、を備えることを特徴とするアレイ基板の製造方法。
【請求項９】
前記ステップ１とステップ４において堆積された金属薄膜の材料はＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、或いはＣｕ、又は前記材料の任意組合せであることを特徴とする請求項８に記載のアレイ基板の製造方法。
【請求項１０】
前記ステップ５おいて堆積されたパッシべーション層の材料は窒化シリコンであることを特徴とする請求項８に記載のアレイ基板の製造方法。
【請求項１１】
前記ステップ６おいて堆積された画素電極層の材料は酸化インジウムスズであることを特徴とする請求項８に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶ディスプレ（ＴＦＴ−ＬＣＤ）のアレイ基板およびその製造方法に関する。
【背景技術】
【０００２】
映像残留は、ＴＦＴ−ＬＣＤの画面品質の向上にとってまだ改善していない問題の１つである。ＴＦＴ−ＬＣＤの顕示方式は保持方式であり、長期間同一の画面が顕示されると、液晶ボックスの中の駆動される液晶が分極され、それにより液晶の偏向は信号電圧で制御できなくなり、スクリーン上の顕示を他の画面に切り換える時、依然として先の画面が弱く顕示される。この現象が映像残留と称する。例えば、長期間典型的な白黒パターンを顕示した後、例えば典型的なグレー画面である他の画面に切り換えれば、前記白黒パターンは依然として部分的に顕示され、即ち映像残留の問題が存在する。
【０００３】
現在の初歩研究によれば、映像残留現象は配向層の材料と関係があり、前記のように長期間同じ画面が顕示されることにより、液晶の両側に設けられる配向層の材料、又は他のエネルギー蓄積微構造において電荷の蓄積を起させ、画素電極の間に余分の電圧差、即ちある程度の直流バイアスが生じ、それにより同一の画素データ信号を与えない時にも、液晶分子を類似的に分極させ、部分的に同様の旋光性効果が生じる。現在、映像残留問題に対する主な対策は材料の多元化と工程の変更であり、ある程度の進展を遂げた。
【０００４】
図６は従来のアレイ基板の概略図であり、図７は従来技術のアレイ基板のＴＦＴ−ＬＣＤ画素構造の等価回路の概略図である。該従来の画素電極は第１の薄膜トランジスタ２と、ゲートライン３と、本行の画素電極４と、次の行の画素電極５と、データライン６と、公共電極７と、第２の薄膜トランジスタ８と、を備え、アレイ基板に複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された画素アレイを形成する。ゲートライン３と同一行における画素の画素電極４との間に、画素電極４の充・放電を制御して顕示することに用いられる第１の薄膜トランジスタ２が配置された。ゲートライン３と次の行における画素の画素電極５との間に第２の薄膜トランジスタが設けられ、該第２の薄膜トランジスタのソース電極は公共電極７と連結され、ドレイン電極は画素電極５と連結される。顕示時、本行の走査信号が来る時、ゲートライン３に与えられた信号は公共電極７を制御して次の行の画素電極５と連結させ、それにより次の行の画素電極５に蓄積した電荷を放出する。次の走査信号が来る時、次の行の画素電極５に蓄積電荷が存在しないため、映像残留の問題を改善した。
【０００５】
しかし、従来技術におけるアレイ基板は以下の問題点を有する。即ち、図６に示すように、第２の薄膜トランジスタ８は次の行の画素電極５の一部の領域を占め、それにより開口率は必然的に下がり、ＴＦＴ−ＬＣＤの輝度とコントラストなどの画面品質に影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、開口率に影響を与えない前提で、映像残留現象を効果的に改善し、ＴＦＴ−ＬＣＤの画面品質を向上できるアレイ基板及びその製造方法を提供することである。
【０００７】
本発明の実施例はアレイ基板を提供し、該アレイ基板は基板と、基板に形成された複数の平行するゲートラインと、複数の平行するデータラインとを備え、前記複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定し、各画素は薄膜トランジスタと、画素電極と、薄膜ダイオードと、を有し、同一行における各画素に対して、画素電極は薄膜トランジスタを介して本行におけるゲートラインと連結され、更に薄膜ダイオードを介して前の行におけるゲートラインと連結される。
本発明はアレイ基板の製造方法を更に提供し、該方法は、
基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するゲートラインと、各前記ゲートラインに連結する第１のゲート電極及び第２のゲート電極とを形成するステップ１と、
ステップ１を完成した基板にゲート絶縁層を堆積し、パターンニングにより第１のゲート電極の上方位置にゲート絶縁層ビアーホールを形成するステップ２と、
ステップ２を完成した基板に非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜とを連続に堆積し、パターンニングにより第１のゲート電極の上方に第１の非晶質シリコン層と第１のｎ＋非晶質シリコン層を形成し、且つ前記ゲート絶縁層ビアーホールを介して前記第１の非晶質シリコン層を第１のゲート電極と連結させ、第２のゲート電極の上方に第２の非晶質シリコン層と第２のｎ＋非晶質シリコン層を形成するステップ３と、
ステップ３を完成した基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するデータラインと、金属電極層と、ソース・ドレイン電極層とを形成し、前記ソース・ドレイン電極層のソース電極とデータラインとは連結し、前記金属電極層は第１のゲート電極の上方に位置し、ソース電極とドレイン電極を有するソース・ドレイン電極層は第２のゲート電極の上方に位置し、同時にソース・ドレイン電極層から露出された第２のｎ＋非晶質シリコン層を除去してチャンネル領域を形成し、前記複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定するステップ４と、
ステップ４を完成した基板にパッシべーション層を堆積し、パターンニングにより金属電極層の上方位置にパッシべーション層の第１のビアーホールを形成し、ソース・ドレイン電極層のドレイン電極の上方にパッシべーション層の第２のビアーホールを形成するステップ５と、
ステップ５を完成した基板に画素電極層を堆積し、パターンニングにより画素電極を形成し、同一行に位置する各画素に対して、画素電極は前記パッシべーション層の第２のビアーホールを介して前記ソース・ドレイン電極層のドレイン電極と連結し、それによって本行におけるゲートラインと連結し、前記パッシべーション層の第１のビアーホールを介して前記金属電極層と連結し、それによって前の行におけるゲートラインと連結するステップ６と、を備える。
【発明を実施するための最良の形態】
【０００８】
添付図面と実施例を参照しながら本発明の技術案を更に詳細に説明する。
【０００９】
図１は本発明の実施例にかかるアレイ基板の概略図であり、図２は本発明の実施例にかかるアレイ基板のＴＦＴ−ＬＣＤ画素構造等価回路の概略図である。
【００１０】
該アレイ基板は、薄膜ダイオード１と、薄膜トランジスタ２と、ゲートライン３と、本行の画素電極４と、次の行の画素電極５と、データライン６と、を備える。該アレイ基板に、複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された画素アレイを形成する。薄膜トランジスタ２はゲートライン３と同一行の画素電極４との間に位置し、画素電極４の充・放電を制御して顕示することに用いられる。
【００１１】
データライン６は薄膜トランジスタ２のソース電極と連結され、画素電極４は薄膜トランジスタ２のドレイン電極と連結される。薄膜ダイオード１はゲートライン３と次の行における画素の画素電極５との間に位置する。ゲートライン３は薄膜ダイオード１を介して次の行の画素電極５と連結される。本発明の実施例は薄膜ダイオード１の正方向導通、逆方向遮断の特性を利用し、本行画素の走査信号が来る時、ゲートライン３に与えられたのゲート電極高電位は薄膜ダイオード１を導通状態にさせ、ゲートライン３と画素電極５を繋ぎ、それにより次の行の画素電極５に残留した先の信号を除去し、同一画面の長期間の作用による電荷残留がもたらす画素電極間の直流バイアスを防止し、これで映像残留の問題を効果的に改善した。又は、同一行における各画素から見れば、画素電極は薄膜トランジスタを介して本行におけるゲートラインと連結され、更に薄膜ダイオードを介して前の行におけるゲートラインと連結される。
【００１２】
図３は図１のＡ−Ａ方向の断面図であり、本発明の実施例にかかるアレイ基板を更に説明するものである。図３に示すように、薄膜ダイオード１は、基板１０に順次形成された第１のゲート電極１１と、ゲート絶縁層１２と、第１の非晶質シリコン層１３と、第１のｎ＋非晶質シリコン層１４と、金属電極層１５と、パッシべーション層１６と、からなる。前記第１のゲート電極１１とゲートライン３とは連結し、第１のゲート電極１１は薄膜ダイオード１のスイッチとされる。ゲート絶縁層１２に第１のゲート電極１１の位置にゲート絶縁層ビアーホール１７が設けられ、第１の非晶質シリコン層１３は該ゲート絶縁層ビアーホール１７を介して第１のゲート電極１１と接触する。金属電極層１５は第１のゲート電極１１の上方に位置し、パッシべーション層１６にパッシべーション層の第１のビアーホール１８が設けられ、次の行の画素電極５はパッシべーション層の第１のビアーホール１８を介して金属電極層１５と連結する。
【００１３】
図４は図１のＢ−Ｂ方向の断面図であり、図４に示すように、薄膜トランジスタ２は、基板１０に順次形成された第２のゲート電極２１と、ゲート絶縁層１２と、第２の非晶質シリコン層２２と、第２のｎ＋非晶質シリコン層２３と、ソース・ドレイン電極層２４と、パッシべーション層１６と、からなる。前記第２のゲート電極２１とゲートライン３とは連結し、第２のゲート電極２１は薄膜トランジスタ２のスイッチとされる。第２の非晶質シリコン層２２は第２のゲート電極２１の上方に位置し、且つチャンネル領域とされる。ソース・ドレイン電極層２４は第２のゲート電極２１の上方に位置し、ソース電極２４１とドレイン電極２４２とを有し、ソース電極２４１とデータライン６とは連結する。パッシべーション層１６にパッシべーション層の第２のビアーホール２５が設けられ、同一行の画素電極４は第２のビアーホール２５を介してソース・ドレイン電極層２４のドレイン電極２４２と連結する。
【００１４】
本実施例が提供するアレイ基板によれば、ゲートライン３と次の行の画素電極５との間に薄膜ダイオード１を設置し、薄膜ダイオード１は第１のゲート電極１１と、第１の非晶質シリコン層１３と、第１のｎ＋非晶質シリコン層１４と、金属電極層１５と、からなる。薄膜ダイオード１の正方向導通、逆方向遮断の特性を利用し、走査信号がゲートライン３を介して与えられる時、ゲートライン３と連結した第１のゲート電極１１も高電位であり、第１のゲート電極１１を、第１の非晶質シリコン層１３、第１のｎ＋非晶質シリコン層１４を介して金属電極層１５と導通させ、即ちゲートライン３と連結した第１のゲート電極１１は金属電極層１５によって高電位を次の行の画素電極５に導入し、次の行の画素電極５に残留した先の信号を除去し、同一画面の長期間の作用による電荷残留がもたらす画素電極間の直流バイアスを防止し、映像残留の問題を効果的に改善した。従来技術と比較すると、本発明の実施例にかかるアレイ基板は開口率を保障し、画面品質を向上した。
【００１５】
次はアレイ基板の製造プロセスによって本発明の実施例にかかるアレイ基板の製造方法を説明する。
【００１６】
例えば、磁気制御スパッタリング法で基板１０に厚さが約１０００Å〜７０００  Åの金属薄膜を製造する。金属薄膜は、一般的にＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、又はＣｕなどの金属が使用され、前記材料薄膜の組合せを使用してもよい。ゲート電極とゲートラインマスクで露光工程と例えば化学エッチング工程により、基板１０の所定の領域に複数の相互に平行するゲートライン３と、ゲートライン３に連結される第１のゲート電極１１及び第２のゲート電極２１とを形成する。
【００１７】
例えば、化学気相蒸着法により、ゲートライン３及びその第１のゲート電極１１と第２のゲート電極２１が形成された基板に厚さが約１０００Å〜６０００  Åのゲート絶縁層薄膜を連続に堆積し、更にマスク露光とドライエッチング工程により、第１のゲート電極１１の上方にゲート絶縁層ビアーホール１７を形成する。
【００１８】
例えば、化学気相蒸着法により、ゲート絶縁層１２が形成された基板１０に厚さが約１０００Å〜６０００  Åの非晶質シリコン薄膜と、厚さが１０００Å〜６０００  Åのｎ＋非晶質シリコン薄膜とを形成し、活性層マスクで露光とエッチング工程により、第１のゲート電極１１の上方に第１の非晶質シリコン層１３と第１のｎ＋非晶質シリコン薄膜層１４とを形成し、且つ第１の非晶質シリコン層１３をゲート絶縁層ビアーホール１７を介して第１のゲート電極１１と連結させる。同時に第２のゲート電極２１の上方に第２の非晶質シリコン層２２と第２のｎ＋非晶質シリコン層２３を形成する。
【００１９】
ゲート電極と類似の製造方法で、基板１０に厚さが約１０００Å〜７０００  Åの金属薄膜を積層し、金属薄膜は、一般的にＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、又はＣｕなどの金属が使用され、前記材料薄膜の組合せを使用してもよい。マスクにより所定の領域にデータライン６と、ソース・ドレイン電極層２４と、金属電極層１５とを形成し、ソース電極２４１とドレイン電極２４２を有するソース・ドレイン電極層２４は第２のゲート電極２１の上方に位置し、金属電極層１５は第１のゲート電極１１の上方に位置し、ソース・ドレイン電極層２４のソース電極２４１はデータライン６と連結する。エッチング工程によりソース・ドレイン電極層２４から露出された第２のｎ＋非晶質シリコン層２３を除去し、第２の非晶質シリコン層２２を露出させ、チャンネル領域を形成する。該複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定した。
【００２０】
ゲート絶縁層及び活性層と類似の製造方法で、基板１０の全体に厚さが約１０００Å〜６０００  Åのパッシべーション層１６を堆積し、その材料は一般的に窒化シリコンである。パッシべーション層のマスクで露光とエッチング工程により、金属電極層１５の上方にパッシべーション層の第１のビアーホール１８を形成し、ソース・ドレイン電極層２４のドレイン電極２４２の上方にパッシべーション層の第２のビアーホール２５を形成する。
【００２１】
例えば、磁気制御スパッタリング法で基板１０に厚さが約１００Å〜１０００  Åの透明電極を形成し、一般的な透明電極は酸化インジウムスズ（ＩＴＯ）などである。マスクホトリソグラフィーと化学エッチングなどの工程により、画素マトリックスにおいて本行の画素電極４と次の行の画素電極５を含んだ複数の画素電極を形成し、画素電極４をパッシべーション層の第２のビアーホール２５を介してソース・ドレイン電極層２４のドレイン電極２４２と連結させ、次の行の画素電極５をパッシべーション層の第１のビアーホール１８を介して金属電極層１５と連結させる。又は、同一行における各画素から見れば、画素電極は薄膜トランジスタを介して本行におけるゲートラインと連結され、更に薄膜ダイオードを介して前の行におけるゲートラインと連結される。
【００２２】
図５は本発明の実施例にかかるアレイ基板の製造方法の流れ図であり、該製造方法は具体的に、
基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するゲートラインと、各前記ゲートラインに連結する第１のゲート電極及び第２のゲート電極とを形成するステップ１と、
ステップ１を完成した基板にゲート絶縁層を堆積し、パターンニングにより第１のゲート電極の上方位置にゲート絶縁層ビアーホールを形成するステップ２と、
ステップ２を完成した基板に非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜とを連続に堆積し、パターンニングにより第１のゲート電極の上方に第１の非晶質シリコン層と第１のｎ＋非晶質シリコン層を形成し、且つ前記ゲート絶縁層ビアーホールを介して前記第１の非晶質シリコン層を第１のゲート電極と連結させ、第２のゲート電極の上方に第２の非晶質シリコン層と第２のｎ＋非晶質シリコン層を形成するステップ３と、
ステップ３を完成した基板に金属薄膜を堆積し、パターンニングにより複数の相互に平行するデータラインと、金属電極層と、ソース・ドレイン電極層とを形成し、前記ソース・ドレイン電極層のソース電極とデータラインとは連結し、前記金属電極層は第１のゲート電極の上方に位置し、ソース電極とドレイン電極を有するソース・ドレイン電極層は第２のゲート電極の上方に位置し、同時にソース・ドレイン電極層から露出された第２のｎ＋非晶質シリコン層を除去してチャンネル領域を形成し、前記複数のゲートラインと複数のデータラインとは相互に交差し、マトリックスで配列された複数の画素を限定するステップ４と、
ステップ４を完成した基板にパッシべーション層を堆積し、パターンニングにより金属電極層の上方位置にパッシべーション層の第１のビアーホールを形成し、ソース・ドレイン電極層のドレイン電極の上方にパッシべーション層の第２のビアーホールを形成するステップ５と、
ステップ５を完成した基板に画素電極層を堆積し、パターンニングにより画素電極を形成し、同一行に位置する各画素に対して、画素電極は前記パッシべーション層の第２のビアーホールを介して前記ソース・ドレイン電極層のドレイン電極と連結し、それによって本行におけるゲートラインと連結し、前記パッシべーション層の第１のビアーホールを介して前記金属電極層と連結し、それによって前の行におけるゲートラインと連結するステップ６と、を備える。
【００２３】
更に、ステップ１において、磁気制御スパッタリング法で基板に厚さが約１０００Å〜７０００  Åの金属薄膜を製造する。金属薄膜は、一般的にＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、又はＣｕなどの金属が使用され、前記材料薄膜の組合せを使用してもよい。ゲート電極とゲートラインマスクで露光工程と化学エッチング工程により、基板の所定の領域にゲートラインと、第１のゲート電極と、第２のゲート電極とを形成し、第１のゲート電極及び第２のゲート電極はゲートラインと連結する。
【００２４】
ステップ２において、化学気相蒸着法により、ゲートラインと、第１のゲート電極と、第２のゲート電極とが形成された基板に厚さが約１０００Å〜６０００  Åのゲート絶縁層薄膜を連続に堆積し、更にマスク露光とドライエッチング工程により、第１のゲート電極の上方にゲート絶縁層ビアーホールを形成する。
【００２５】
ステップ３において、化学気相蒸着法により、ゲート絶縁層が形成された基板に厚さが約１０００Å〜６０００  Åの非晶質シリコン薄膜と、厚さが約１０００Å〜６０００  Åのｎ＋非晶質シリコン薄膜とを順次形成し、活性層マスクで露光とエッチング工程により、第１のゲート電極の上方に第１の非晶質シリコン層と第１のｎ＋非晶質シリコン薄膜層とを形成し、且つ第１の非晶質シリコン層をゲート絶縁層ビアーホールを介して第１のゲート電極と連結させる。同時に第２のゲート電極の上方に第２の非晶質シリコン層と第２のｎ＋非晶質シリコン層を形成する。
【００２６】
ステップ４において、ゲート電極と類似の製造方法で、基板に厚さが約１０００Å〜７０００  Åの金属薄膜を積層し、金属薄膜は、一般的にＭｏ、Ａｌ、ＡｌとＮｉの合金、ＭｏとＷの合金、Ｃｒ、又はＣｕなどの金属が使用され、前記材料薄膜の組合せを使用してもよい。マスクにより所定の領域にデータラインと、ソース・ドレイン電極層と、金属電極層とを形成し、ソース電極とドレイン電極を有するソース・ドレイン電極層は第２のゲート電極の上方に位置し、金属電極層は第１のゲート電極の上方に位置し、ソース・ドレイン電極層のソース電極はデータラインと連結する。エッチング工程によりソース・ドレイン電極層から露出された第２のｎ＋非晶質シリコン層を除去し、第２の非晶質シリコン層を露出し、チャンネル領域を形成する。
【００２７】
ステップ５において、ゲート絶縁層及び活性層と類似の製造方法で、基板の全体に厚さが約１０００Å〜６０００  Åのパッシべーション層を堆積し、その材料は一般的に窒化シリコンである。パッシべーション層マスクで露光とエッチング工程により、金属電極層の上方位置にパッシべーション層第１のビアーホールを形成し、ソース・ドレイン電極層のドレイン電極の上方位置にパッシべーション層第２のビアーホールを形成する。
【００２８】
ステップ６において、磁気制御スパッタリング法で基板に厚さが約１００Å〜１０００  Åの透明電極を形成し、一般的な透明電極は酸化インジウムスズなどであり、マスクホトリソグラフィーと化学エッチングなどの工程により画素電極を形成し、各ゲートラインの同一行における画素電極をパッシべーション層の第２のビアーホールを介してソース・ドレイン電極層のドレイン電極と連結させ、次の行の画素電極をパッシべーション層の第１のビアーホールを介して金属電極層と連結させる。
【００２９】
本発明の実施例にかかるアレイ基板の製造方法によると、ゲートラインは薄膜ダイオードを介して次の行の画素電極と連結される。薄膜ダイオードは第１の電極と、第１の非晶質シリコン層と、第１のｎ＋非晶質シリコン層と、金属電極層とからなる。薄膜ダイオードの正方向導通、逆方向遮断の特性を利用し、走査信号が来る時、本行におけるゲートラインと連結した第１のゲート電極も高電位であり、第１のゲート電極を、第１の非晶質シリコン層、第１のｎ＋非晶質シリコン層を介して金属電極層と導通させ、即ち本行におけるゲートラインと連結した第１のゲート電極は金属電極層によって高電位を次の行の画素電極に導入し、次の行の画素電極に残留した先の信号を除去し、同一画面の長期間の作用による電荷残留がもたらす画素電極間の直流バイアスを防止し、映像残留の問題を効果的に改善した。従来技術と比較すると、開口率が保障され、画面品質が向上された。また、本発明の実施例にかかるアレイ基板は現在の工程条件の下で実施できるものである。
【００３０】
上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その要旨を逸脱しない範囲内において種種の形態で実施しえるものである。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例にかかるアレイ基板の概略図
【図２】本発明の実施例にかかるアレイ基板等価回路の概略図
【図３】図１のＡ−Ａ方向の断面図
【図４】図１のＢ−Ｂ方向の断面図
【図５】本発明の実施例にかかるアレイ基板の製造方法の流れ図
【図６】従来技術のアレイ基板の概略図
【図７】従来技術のアレイ基板等価回路の概略図
【符号の説明】
【００３２】
１    薄膜ダイオード
２    薄膜トランジスタ
３    ゲートライン
４、５    画素電極
６    データライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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