(57)【特許請求の範囲】
【請求項１】
ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極両側の前記半導体基板内に形成された低不純物濃度領域と、
前記低不純物濃度領域上の少なくとも一方に開口領域を有する絶縁膜と、
前記開口領域の前記低不純物濃度領域に形成された高不純物濃度領域と、
を有し、
前記絶縁膜のうち前記開口領域の外周部の膜厚が、前記絶縁膜の他の部分の膜厚よりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記ゲート絶縁膜に連続して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の側壁にサイドウォールを有し、
前記外周部は、前記サイドウォールと同じ材質の膜と前記ゲート絶縁膜との積層構造になっていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体基板、前記ゲート絶縁膜、前記ゲート電極、前記低不純物濃度領域、前記絶縁膜及び前記高不純物濃度領域を備える第１トランジスタと、
前記半導体基板を前記第１トランジスタと共通に用いた、前記絶縁膜よりも薄い第２ゲート絶縁膜を備える第２トランジスタと、
を有し、
前記絶縁膜は、前記第２トランジスタが形成される領域には形成されず、前記第１トランジスタが形成される領域に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を形成する工程後に、前記ゲート電極両側の前記半導体基板内に低不純物濃度領域を形成する工程と、
前記低不純物濃度領域を形成する工程後に、前記低不純物濃度領域上の少なくとも一方に開口領域を有する絶縁膜を形成する工程と、
前記絶縁膜を形成する工程後に、前記開口領域の前記低不純物濃度領域に高不純物濃度領域を形成する工程と、
を有し、
前記絶縁膜を形成する工程は、
前記低不純物濃度領域を形成する工程後、サイドウォール絶縁膜を全面に形成する工程と、
前記サイドウォール絶縁膜を全面に形成する工程後に、前記低不純物濃度領域直上の領域に第１レジストを形成する工程と、
前記第１レジストを形成する工程後に、前記第１レジストをマスクにして前記サイドウォール絶縁膜をパターニングする工程と、
前記サイドウォール絶縁膜をパターニングする工程後、前記第１レジストを除去した後に、前記高不純物濃度領域形成用の開口部を有する第２レジストを形成する工程と、
前記第２レジストを形成する工程後に、前記第２レジストをマスクにしてエッチングを行い、前記低不純物濃度領域が露出する前記開口領域を形成する工程と、
を含み、
前記絶縁膜を形成する工程においては、前記絶縁膜のうち前記開口領域の外周部の膜厚が、前記絶縁膜の他の部分の膜厚よりも厚く形成されるように、前記絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記低不純物濃度領域を形成する工程においては、前記ゲート電極両側の前記半導体基板内に前記ゲート絶縁膜を介して不純物を導入して前記低不純物濃度領域を形成し、
前記低不純物濃度領域を形成する工程後の、前記絶縁膜を形成する工程に含まれる、前記サイドウォール絶縁膜を全面に形成する工程においては、前記低不純物濃度領域上に前記ゲート絶縁膜と前記サイドウォール絶縁膜とを積層し、
前記絶縁膜を形成する工程においては、前記外周部を前記ゲート絶縁膜と前記サイドウォール絶縁膜との積層構造とした前記開口領域を有する前記絶縁膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、前記半導体基板、前記ゲート絶縁膜、前記ゲート電極、前記低不純物濃度領域、前記絶縁膜及び前記高不純物濃度領域を備える第１トランジスタと、
前記半導体基板を前記第１トランジスタと共通に用いた、前記絶縁膜よりも薄い第２ゲート絶縁膜を備える第２トランジスタと、
を有し、
前記低不純物濃度領域を形成する工程後、前記絶縁膜を形成する工程においては、
前記絶縁膜を、前記第２トランジスタが形成される領域には形成せず、前記第１トランジスタが形成される領域に形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記サイドウォール絶縁膜を全面に形成する工程後に、
前記第１トランジスタが形成される領域に、前記開口領域が形成可能でかつ前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成するためのレジストパターンが形成可能な寸法のうちの最小寸法で、前記第１レジストを形成する工程と、
前記第１レジストを形成する工程後に、前記第１レジストをマスクにして前記第２トランジスタが形成される領域の前記サイドウォール絶縁膜のエッチングを行って前記第２トランジスタのサイドウォールを形成すると共に、前記第１トランジスタの前記サイドウォール絶縁膜をパターニングする工程と、
前記第２トランジスタの前記サイドウォールを形成すると共に、前記第１トランジスタの前記サイドウォール絶縁膜をパターニングする工程後、前記第１レジストを除去した後に、前記第２トランジスタが形成される領域を覆い、前記第１トランジスタの前記高不純物濃度領域形成用の前記開口部を有する前記第２レジストを形成する工程と、
前記第２レジストを形成する工程後に、前記第２レジストをマスクにしてエッチングを行い、前記第１トランジスタが形成される領域に、前記開口領域を有する前記絶縁膜を形成する工程と、
を有することを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に１枚の基板を用いて複数種のトランジスタを混載した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、有機ＥＬ（ElectroLuminescence）パネル、ＬＣＤ（Liquid Crystal Display）ドライバ、インクジェットプリンタ等に用いられる高耐圧トランジスタは、その高速化を図るため、ロジックトランジスタ、特にプロセスルール０．３５μｍ以下のロジックトランジスタとの混載が強く要望されている。
【０００３】
現在、０．３５μｍ以下のロジックトランジスタの形成においては、そのソース・ドレイン領域の浅いジャンクション形成や低コンタクト抵抗化のために、サリサイドプロセスの採用が標準化している。高耐圧トランジスタと混載される場合にも、ロジックトランジスタにスピードが要求されるときには、このようなサリサイドの形成は必須となる。この場合、通常用いられるサリサイドプロセスでは、混載される高耐圧トランジスタにも、少なくともそのソース・ドレイン領域等のコンタクト領域には、サリサイドが形成される。しかし、高耐圧トランジスタのサリサイドは、コンタクト抵抗を低く抑えることが可能になる反面、その形成位置等によっては、耐圧の低下を引き起こす可能性もあった。
【０００４】
従来は、サリサイドを形成した場合でも十分な耐圧を確保することを目的とした半導体装置も提案されている（特許文献１参照）。この提案では、例えば高耐圧トランジスタとロジックトランジスタを混載する場合に、特に高電圧が印加される高耐圧トランジスタのゲート電極−素子分離領域間のドレイン領域について、低不純物濃度領域の周縁部を除く領域に素子分離領域から離間して高不純物濃度領域を形成し、その高不純物濃度領域の周縁部を除く領域にサリサイドを形成するようにしている。サリサイドを形成することで、コンタクト抵抗を低く抑え、また、高不純物濃度領域を低不純物濃度領域の内側に形成することで、ドレイン側に電圧が印加されたときの電界集中を緩和して十分な耐圧を確保するようにしている。
【特許文献１】特開２００４−１１１７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ロジックトランジスタと高耐圧トランジスタが混載された半導体装置を形成するときには、そのロジックトランジスタのゲート電極の側壁にサイドウォールを形成する際に、次のような問題が生じる場合があった。
【０００６】
図３２はサイドウォール形成工程の一例の要部断面模式図である。
例えば、図３２に示すように、１枚のシリコン（Ｓｉ）基板２００に、ｎチャネル型、ｐチャネル型のロジックトランジスタと、ｎチャネル型、ｐチャネル型の高耐圧トランジスタを形成する場合を例にとる。ｎチャネル型、ｐチャネル型のロジックトランジスタが形成されるロジックトランジスタ部２１０，２２０、およびｎチャネル型、ｐチャネル型の高耐圧トランジスタが形成される高耐圧トランジスタ部２３０，２４０は、それぞれ素子分離領域２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ，２０１ｅによって画定されている。
【０００７】
ｎチャネル型のロジックトランジスタが形成されるロジックトランジスタ部２１０には、ｐ型ウェル領域２１１内に閾値電圧調整用のチャネルドープ領域２１２が形成され、その上にはゲート絶縁膜２１３を介してゲート電極２１４が形成されている。ゲート電極２１４は、ポリシリコン層２１４ａ、シリサイド層２１４ｂ、キャップ膜２１４ｃの３層構造になっている。ゲート電極２１４両側のＳｉ基板２００には、ｎ型不純物が導入された低濃度ソース領域２１５および低濃度ドレイン領域２１６が形成されている。
【０００８】
ｐチャネル型のロジックトランジスタが形成されるロジックトランジスタ部２２０もこれと同様の構成を有し、ｎ型ウェル領域２２１内にチャネルドープ領域２２２が形成され、その上にゲート絶縁膜２２３を介して、ポリシリコン層２２４ａ、シリサイド層２２４ｂ、キャップ膜２２４ｃで構成されたゲート電極２２４が形成されている。そして、ゲート電極２２４両側のＳｉ基板２００に、ｐ型不純物が導入された低濃度ソース領域２２５および低濃度ドレイン領域２２６が形成されている。
【０００９】
一方、ｎチャネル型の高耐圧トランジスタが形成される高耐圧トランジスタ部２３０には、Ｓｉ基板２００に形成されたチャネルドープ領域２３２の上に、ロジックトランジスタ部２１０，２２０のゲート絶縁膜２１３，２２３より厚く形成されたゲート絶縁膜２３３を介して、ポリシリコン層２３４ａ、シリサイド層２３４ｂ、キャップ膜２３４ｃで構成されたゲート電極２３４が形成されている。そして、ゲート電極２３４両側のＳｉ基板２００には、ｎ型不純物が導入された低濃度ソース領域２３５および低濃度ドレイン領域２３６が形成され、また、素子分離領域２０１ｃ，２０１ｄの近傍には、ｐ型不純物が導入されたチャネルストップ領域２３７，２３８が形成されている。
【００１０】
ｐチャネル型の高耐圧トランジスタが形成される高耐圧トランジスタ部２４０もこれと同様の構成を有しており、ｎ型ウェル領域２４１内にチャネルドープ領域２４２が形成され、その上に、ゲート絶縁膜２１３，２２３より厚く形成されたゲート絶縁膜２４３を介して、ポリシリコン層２４４ａ、シリサイド層２４４ｂ、キャップ膜２４４ｃで構成されたゲート電極２４４が形成されている。そして、ゲート電極２４４両側のＳｉ基板２００には、ｐ型不純物が導入された低濃度ソース領域２４５および低濃度ドレイン領域２４６が形成され、また、素子分離領域２０１ｄ，２０１ｅの近傍には、ｐ型不純物が導入されたチャネルストップ領域２４７，２４８が形成されている。
【００１１】
ロジックトランジスタ部２１０，２２０のサイドウォール形成時には、図３２に示したように、例えば、このような構造の全面に酸化シリコン（ＳｉＯ2）等の絶縁膜（サイドウォール絶縁膜）２０２を形成し、高耐圧トランジスタ部２３０，２４０をレジスト２０３で覆い、エッチングを行う。それにより、ゲート電極２１４，２２４の側壁にサイドウォール絶縁膜２０２を残し、サイドウォールを形成する。ロジックトランジスタ部２１０，２２０に形成されたサイドウォールは、その後は、ゲート電極２１４，２２４と共に、低濃度ソース領域２１５，２２５内および低濃度ドレイン領域２１６，２２６内にそれぞれ高濃度ソース領域および高濃度ドレイン領域を形成するイオン注入の際のマスクとして用いられる。
【００１２】
ところが、このような方法でロジックトランジスタ部２１０，２２０にサイドウォールを形成すると、高耐圧トランジスタ部２３０，２４０を覆うレジスト２０３の面積によってそのサイドウォールの形状が変化するという現象が見られる。具体的には、高耐圧トランジスタ部２３０，２４０を覆っているレジスト２０３の面積が大きくなるほど、ロジックトランジスタ部２１０，２２０に低く裾が広がった幅広のサイドウォールが形成され易くなる。現在では、このようにロジックトランジスタ部２１０，２２０のサイドウォール形成時に高耐圧トランジスタ部２３０，２４０を覆うようにレジスト２０３を形成する方法を採った場合であって、その高耐圧トランジスタ部２３０，２４０の面積がチップ面積に対して一定値を上回るような場合には、サイドウォールの形状変化により、最終的に得られるロジックトランジスタに電流低下が発生する可能性が高まることがわかっている。
【００１３】
ただし、このような問題は、全面にサイドウォール絶縁膜２０２を形成した後、高耐圧トランジスタ部２３０，２４０にレジスト２０３を形成することなく、全面をエッチングするようにすれば、回避することも可能である。
【００１４】
図３３はサイドウォール形成工程の別の例の要部断面模式図である。なお、図３３は、図３２のレジスト２０３を形成しない状態から全面をエッチングしたとき断面模式図である。また、図３３では、図３２に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００１５】
レジストの形成を行わずにサイドウォール絶縁膜のエッチングを行っても、図３３に示すように、ロジックトランジスタ部２１０，２２０および高耐圧トランジスタ部２３０，２４０にそれぞれサイドウォール２１７，２２７，２３７，２４７を形成することができる。このとき、ロジックトランジスタ部２１０，２２０ではゲート電極２１４，２２４とサイドウォール２１７，２２７の直下を除いてＳｉ基板２００（低濃度ソース領域２１５，２２５および低濃度ドレイン領域２１６，２２６）が露出するが、高耐圧トランジスタ部２３０，２４０ではゲート絶縁膜２３３，２４３が元々厚く形成されていたためにＳｉ基板２００上に残るようになる。
【００１６】
このような方法によれば、ロジックトランジスタ部２１０，２２０のサイドウォール２１７，２２７を形成するためにレジストを用いないため、上記のようなレジスト２０３の影響を考慮することなく、良好な形状のサイドウォール２１７，２２７の形成が可能になり、ロジックトランジスタの特性劣化を抑えることが可能になる。
【００１７】
しかしながら、このような方法でサイドウォール２１７，２２７，２３７，２４７を形成した場合には、その後の高濃度ソース・ドレイン領域やサリサイドの形成工程において課題が残る。
【００１８】
図３４は高不純物濃度領域の形成工程の一例の要部断面模式図である。なお、図３４では、図３２および図３３に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００１９】
レジストを形成せずにサイドウォール絶縁膜のエッチングを行った場合には、上記のように高耐圧トランジスタ部２３０，２４０ではＳｉ基板２００（低濃度ソース領域２３５，２４５および低濃度ドレイン領域２３６，２４６）上にゲート絶縁膜２３３，２４３が残る。その後、高耐圧トランジスタ部２３０，２４０では、通常、このゲート絶縁膜２３３，２４３の低濃度ソース領域２３５，２４５上および低濃度ドレイン領域２３６，２４６上に開口領域２０４ａ，２０４ｂ，２０４ｃ，２０４ｄが形成され、そこからイオン注入が行われる。
【００２０】
その際、高耐圧トランジスタ部２３０，２４０のドレイン領域に形成される高濃度ドレイン領域は、その縁部が、低濃度ドレイン領域２３６，２４６のゲート電極２３４，２４４側の縁部や素子分離領域２０１ｄ，２０１ｅ側の縁部から離間されていることが耐圧確保の点で望ましい。そのため、高耐圧トランジスタ部２３０，２４０のドレイン領域側の開口領域２０４ｃ，２０４ｄの形成の際には、低濃度ドレイン領域２３６，２４６のゲート電極２３４，２４４側および素子分離領域２０１ｄ，２０１ｅ側の縁部から所定距離だけ内側にゲート絶縁膜２３３，２４３を残すようにして開口領域２０４ｃ，２０４ｄを形成する。また、ドレイン領域側にこのようにゲート絶縁膜２３３，２４３を残すことにより、高濃度ソース・ドレイン領域形成用のイオン注入後に行われるシリサイドプロセスにおいては、その開口領域２０４ｃ，２０４ｄのみがシリサイド化され、開口領域２０４ｃ，２０４ｄ以外の領域はシリサイド化をブロックするマスク（シリサイドブロック）となる。
【００２１】
開口領域２０４ａ，２０４ｂ，２０４ｃ，２０４ｄの形成後は、例えば、図３４に示したように、ｐチャネル型のロジックトランジスタ部２２０および高耐圧トランジスタ部２４０をレジスト２０５で覆うと共に、ｎチャネル型の高耐圧トランジスタ部２３０のゲート電極２３４の部分をレジスト２０５で覆う。その際、ｎチャネル型の高耐圧トランジスタ部２３０においては、ドレイン領域側の開口領域２０４ｃにレジスト２０５が形成されないように、またレジスト２０５の形成時の位置ずれ等も考慮して、レジスト２０５の縁部が開口領域２０４ｃの縁部よりゲート電極２３４側、素子分離領域２０１ｄ側になるようにする。そして、その状態でｎチャネル型のロジックトランジスタ部２１０および高耐圧トランジスタ部２３０の高濃度ソース・ドレイン領域形成用のイオン注入を行う。ｐチャネル型のロジックトランジスタ部２２０および高耐圧トランジスタ部２４０の高濃度ソース・ドレイン領域形成用のイオン注入もこれと同じようにして行われる。
【００２２】
しかし、このイオン注入の際には、高耐圧トランジスタ部２３０，２４０のドレイン領域側の開口領域２０４ｃ，２０４ｄにおいて、ゲート絶縁膜２３３，２４３の残膜厚やレジスト２０５で覆われていない露出部分の残り具合によって、ゲート絶縁膜２３３，２４３を突き抜ける不純物量すなわちＳｉ基板２００内に導入される不純物量に差が生じてしまう場合がある。さらに、その結果、高濃度ソース・ドレイン領域の形成位置がねらいよりもゲート電極２３４，２４４側や素子分離領域２０１ｄ，２０１ｅ側にずれてしまう場合もある。
【００２３】
換言すれば、高濃度ソース・ドレイン領域を形成するためのイオン注入領域をレジストによって画定しようとした場合には、そのレジストの形成位置によってイオン注入領域すなわち高濃度ソース・ドレイン領域の形成位置が変動し得ることになる。そのため、最終的に得られる高耐圧トランジスタの耐圧にバラツキが発生したり、その耐圧が低下したりするといった問題があった。
【００２４】
以上の説明ではロジックトランジスタと高耐圧トランジスタのように複数種のトランジスタが混載された半導体装置を例としたが、上記のような耐圧のバラツキや低下といった問題は、混載型の半導体装置に限らず、低不純物濃度領域上に絶縁膜等でシリサイドブロックを形成しておきイオン注入を行ってその開口領域に高不純物濃度領域を形成するような方法を用いて形成される半導体装置の場合には、同様に起こり得る。
【００２５】
本発明はこのような点に鑑みてなされたものであり、優れた特性を有しかつ特性のバラツキが抑えられた高性能・高品質の半導体装置を提供することを目的とする。
また、本発明は、優れた特性を有しかつ特性のバラツキが抑えられた高性能・高品質の半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の一観点によれば、ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置において、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極両側の前記半導体基板内に形成された低不純物濃度領域と、前記低不純物濃度領域上の少なくとも一方に開口領域を有する絶縁膜と、前記開口領域の前記低不純物濃度領域に形成された高不純物濃度領域と、を有し、前記絶縁膜のうち前記開口領域の外周部の膜厚が、前記絶縁膜の他の部分の膜厚よりも厚く形成されている半導体装置が提供される。
【００２７】
このような半導体装置によれば、低不純物濃度領域上の少なくとも一方に、外周部が厚く形成された開口領域を有する絶縁膜が形成されるため、その開口領域から低不純物濃度領域にさらに不純物を導入して高不純物濃度領域を形成する際、その外周部においては他の部分に比べ不純物の通過が抑えられるようになる。そのため、高不純物濃度領域の不純物濃度のバラツキが抑えられると共に、その形成位置がその絶縁膜の開口領域から大きく変動することがなくなる。
【００２８】
また、本発明の一観点によれば、ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置の製造方法において、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を形成する工程後に、前記ゲート電極両側の前記半導体基板内に低不純物濃度領域を形成する工程と、前記低不純物濃度領域を形成する工程後に、前記低不純物濃度領域上の少なくとも一方に開口領域を有する絶縁膜を形成する工程と、前記絶縁膜を形成する工程後に、前記開口領域の前記低不純物濃度領域に高不純物濃度領域を形成する工程と、を有し、前記絶縁膜を形成する工程は、前記低不純物濃度領域を形成する工程後、サイドウォール絶縁膜を全面に形成する工程と、前記サイドウォール絶縁膜を全面に形成する工程後に、前記低不純物濃度領域直上の領域に第１レジストを形成する工程と、前記第１レジストを形成する工程後に、前記第１レジストをマスクにして前記サイドウォール絶縁膜をパターニングする工程と、前記サイドウォール絶縁膜をパターニングする工程後、前記第１レジストを除去した後に、前記高不純物濃度領域形成用の開口部を有する第２レジストを形成する工程と、前記第２レジストを形成する工程後に、前記第２レジストをマスクにしてエッチングを行い、前記低不純物濃度領域が露出する前記開口領域を形成する工程と、を含み、前記絶縁膜を形成する工程においては、前記絶縁膜のうち前記開口領域の外周部の膜厚が、前記絶縁膜の他の部分の膜厚よりも厚く形成されるように、前記絶縁膜を形成する半導体装置の製造方法が提供される。
【００２９】
このような半導体装置の製造方法によれば、ゲート電極両側の半導体基板内に形成された低不純物濃度領域上の少なくとも一方に、外周部が厚く形成された開口領域を有する絶縁膜を形成するため、その開口領域から低不純物濃度領域にさらに不純物を導入して高不純物濃度領域を形成する際、開口領域の外周部においては不純物の通過が抑えられる。それにより、高不純物濃度領域の不純物濃度や形成位置にバラツキの少ない半導体装置が形成されるようになる。
【発明の効果】
【００３０】
本発明では、ゲート電極両側の半導体基板内に形成された低不純物濃度領域上の少なくとも一方に、外周部が厚く形成された開口領域を有する絶縁膜を形成するようにした。これにより、その開口領域の低不純物濃度領域内に高不純物濃度領域を形成する場合には、その外周部において不純物の通過を抑えることができ、高不純物濃度領域の不純物濃度や形成位置のバラツキを抑えることができる。その結果、優れた特性を有しかつ特性のバラツキが抑えられた高性能・高品質の半導体装置が実現可能になる。
【００３１】
特に、ロジックトランジスタと高耐圧トランジスタが混載された半導体装置の場合には、その高耐圧トランジスタに上記のような構成を採用することにより、耐圧のバラツキや低下を抑え、十分な耐圧を確保することができるようになる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を、１枚の半導体基板を用いてロジックトランジスタと高耐圧トランジスタを混載した半導体装置を例に、図面を参照して詳細に説明する。
図１は半導体装置の構成例を示す図である。また、図２は半導体装置の高耐圧トランジスタの構成例を示す図であって、（Ａ）は要部断面模式図、（Ｂ）は要部平面模式図である。なお、図２では、図１に示す要素と同一の要素については同一の符号を付している。ただし、図２（Ｂ）では、後述する配線６，８および層間絶縁膜４についてはその図示を省略している。
【００３３】
図１に示す半導体装置１は、１枚の共通のＳｉ基板２に、ロジックトランジスタ１０と高耐圧トランジスタ２０が混載された構成を有している。これらロジックトランジスタ１０と高耐圧トランジスタ２０は、それぞれの素子領域を素子分離領域３ａ，３ｂ，３ｃによって画定されている。
【００３４】
ロジックトランジスタ１０は、Ｓｉ基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２を有している。ゲート電極１２は、ポリシリコン層１２ａ、シリサイド層１２ｂ、キャップ膜１２ｃの３層構造になっている。また、ゲート電極１２の側壁には、サイドウォール１３が形成されている。なお、ゲート電極１２のシリサイド層１２ｂは、例えばタングステン（Ｗ）シリサイドで構成され、キャップ膜１２ｃは、例えばＳｉＯ2膜や窒化シリコン（ＳｉＮ）膜等で構成される。サイドウォール１３は、ＳｉＯ2膜やＳｉＮ膜等で構成される。
【００３５】
サイドウォール１３直下のＳｉ基板２内には、低濃度ソース領域１４ａおよび低濃度ドレイン領域１４ｂが形成され、サイドウォール１３両側のＳｉ基板２内には、高濃度ソース領域１５ａおよび高濃度ドレイン領域１５ｂが形成されている。高濃度ソース領域１５ａと高濃度ドレイン領域１５ｂの表面にはそれぞれ、その全面にシリサイド層１６ａ，１６ｂが形成されている。シリサイド層１６ａ，１６ｂには、ＳｉＯ2膜等の層間絶縁膜４を貫通するＷ等のプラグ５が接続され、プラグ５の反対側は層間絶縁膜４上に設けられたアルミニウム（Ａｌ）等の配線６に接続されている。
【００３６】
高耐圧トランジスタ２０は、Ｓｉ基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２を有している。ゲート絶縁膜２１は、ロジックトランジスタ１０のゲート絶縁膜１１よりは厚く形成されている。また、ゲート電極２２は、ポリシリコン層２２ａ、Ｗシリサイド等のシリサイド層２２ｂ、ＳｉＯ2膜等のキャップ膜２２ｃの３層構造になっており、その側壁には、ＳｉＯ2膜等のサイドウォール２３が形成されている。
【００３７】
ゲート電極２２両側のＳｉ基板２内には、低濃度ソース領域２４ａおよび低濃度ドレイン領域２４ｂが形成されている。そして、低濃度ソース領域２４ａおよび低濃度ドレイン領域２４ｂに内包されるように、それぞれ高濃度ソース領域２５ａおよび高濃度ドレイン領域２５ｂが形成されている。高濃度ソース領域２５ａと高濃度ドレイン領域２５ｂの表面には、それぞれシリサイド層２６ａ，２６ｂが形成されている。シリサイド層２６ａ，２６ｂには、ＳｉＯ2膜等の層間絶縁膜４を貫通するＷ等のプラグ７が接続され、プラグ５の反対側は層間絶縁膜４上に設けられたＡｌ等の配線８に接続されている。
【００３８】
図１および図２に示すように、高耐圧トランジスタ２０のドレイン領域には、部分的にゲート絶縁膜２１やサイドウォール２３形成時に用いたＳｉＯ2膜等のサイドウォール絶縁膜２７が残されている。シリサイド層２６ｂの外周部は、ゲート絶縁膜２１とサイドウォール絶縁膜２７が積層された構造になっており、ドレイン領域内のそのほかの部分に比べてその膜厚が厚くなっている。
【００３９】
この半導体装置１において、高耐圧トランジスタ２０のドレイン領域に部分的に残されたゲート絶縁膜２１やサイドウォール絶縁膜２７は、シリサイドプロセスにおいて、Ｓｉ基板２のシリサイド化をブロックするシリサイドブロックとして機能する。また、シリサイドプロセスに先立って行われる高濃度ドレイン領域２５ｂを形成するためのイオン注入の際には、ゲート絶縁膜２１とサイドウォール絶縁膜２７の積層部分に対してイオン注入が行われても、この部分での不純物の通過は効果的に抑制されるようになっている。
【００４０】
すなわち、この半導体装置１の形成に当たっては、低濃度ドレイン領域２４ｂ上に外周部をゲート絶縁膜２１とサイドウォール絶縁膜２７の積層構造とした開口領域２８を形成しておき、開口領域２８を除く適切な領域にレジストを形成してＳｉ基板２にイオン注入を行うようにする。それにより、高濃度ドレイン領域２５ｂを、素子分離領域３ｃおよびゲート電極２２の縁部から離れた領域に形成することができる。さらに、ゲート絶縁膜２１とサイドウォール絶縁膜２７の積層部分には、たとえイオン注入の際にそこにレジストが形成されていなくても不純物の通過が抑えられるので、開口領域２８に選択的に不純物を導入することができる。換言すれば、このような開口領域２８の存在により、高濃度ドレイン領域２５ｂは低濃度ドレイン領域２４ｂに対してセルフアラインで形成されているということができる。
【００４１】
また、高耐圧トランジスタ２０のドレイン領域に形成されるシリサイド層２６ｂについても同様、開口領域２８に露出するＳｉ基板２表面がシリサイド化されるため、シリサイド層２６ｂは、素子分離領域３ｃおよびゲート電極２２の縁部から離れた領域に形成することができる。すなわち、シリサイド層２６ｂは、それに先立って形成された高濃度ドレイン領域２５ｂ上に形成され、高濃度ドレイン領域２５ｂ同様、低濃度ドレイン領域２４ｂに対してセルフアラインで形成されているということができる。
【００４２】
上記構成を有する半導体装置の開口領域２８は、例えば次のようにして形成することができる。
図３は開口領域の形成方法の説明図である。
【００４３】
まず、Ｓｉ基板２に、素子分離領域３ａ，３ｂ，３ｃ、ゲート絶縁膜１１，２１、ゲート電極１２，２２を形成する。そして、ロジックトランジスタ１０の形成領域については、ゲート電極１２をマスクにしてイオン注入を行い、低濃度ソース領域１４ａおよび低濃度ドレイン領域１４ｂを形成する。また、高耐圧トランジスタ２０の形成領域については、ゲート電極２２をマスクにしてイオン注入を行い、低濃度ソース領域２４ａおよび低濃度ドレイン領域２４ｂを形成する。その後、例えばＳｉＯ2膜をＣＶＤ（Chemical Vapor Deposition）法等を用いて全面に成膜し、サイドウォール絶縁膜２７を形成する。
【００４４】
次いで、ロジックトランジスタ１０のサイドウォール１３を形成すると共に高耐圧トランジスタ２０のシリサイドブロックを形成するため、レジスト９でパターニングを行う。このとき、レジスト９は、ロジックトランジスタ１０の形成領域側には形成されず、高耐圧トランジスタ２０の形成領域側にのみ形成される。高耐圧トランジスタ２０の形成領域側では、後の工程で開口領域２８を形成することができ、かつ、その開口領域２８に露出するＳｉ基板２にイオン注入を行うためのレジストパターンが形成できる寸法のうち、最小の寸法となるようにレジスト９を形成する。
【００４５】
図４はレジスト形成位置の一例の要部平面模式図である。また、図５は従来のレジスト形成位置の一例の要部平面模式図である。なお、図４および図５においては、便宜上、図１から図３に示した要素と同一または対応する同等の要素については同じ符号を付している。また、この図４および図５には、レジスト９の形成位置と共に、シリサイド層２６ａ，２６ｂおよびプラグ７の形成位置も併せて図示している。また、サイドウォール絶縁膜２７はその図示を省略している。
【００４６】
図４に示すように、高耐圧トランジスタ２０の形成領域側にレジスト９を形成する場合には、例えば、パターン形成時の位置合わせ精度や位置ずれ精度等を考慮し、形成する開口領域２８すなわちシリサイド層２６ｂの縁部から０．６μｍ程度大きくなるような寸法で形成する。その場合、例えば開口領域２８を一辺が０．７６μｍ程度の平面正方形形状とすれば、ドレイン領域側に形成されるレジスト９は、一辺が１．９６μｍ程度の平面正方形形状となる。したがって、高耐圧トランジスタ２０の形成領域のドレイン領域側に形成されるレジスト９の面積は、３．８４μｍ2（＝１．９６×１．９６）程度となる。通常、高耐圧トランジスタ２０は、そのドレイン領域に高電圧が印加される場合、ソース−ドレイン間の電気抵抗を考慮し、そのソース領域がドレイン領域よりも狭くなるような形状としている。したがって、ソース領域をドレイン領域と同程度の面積で形成したときレジスト９の合計面積は最大となり、３．８４μｍ2のおよそ２倍程度となる（図４参照）。
【００４７】
これに対し、従来のように高耐圧トランジスタ側をすべてレジストで覆う場合には、通常、高耐圧トランジスタ側のウェル領域形成時のデータを用いてレジストパターンを形成する。そのため、例えば図５に示すように、素子領域全体を覆うような大きなレジスト９が形成されるようになる。図４に示したようにレジスト９を形成すると、その面積が最大になる場合を想定しても、その面積を従来の場合の約１／５にまで低減することが可能になる。
【００４８】
このようにして形成されたレジスト９をマスクにしてエッチングを行うことにより、ロジックトランジスタ１０側では、サイドウォール絶縁膜２７およびゲート絶縁膜１１が除去され、Ｓｉ基板２（低濃度ソース領域１４ａおよび低濃度ドレイン領域１４ｂ）が露出するようになる。そして、レジスト９の占有面積が小さいことで、良好な形状のサイドウォール１３が形成される。一方、高耐圧トランジスタ２０側では、このエッチングによってサイドウォール２３が形成されるが、ゲート絶縁膜２１が厚く形成されているため、Ｓｉ基板２表面にはゲート絶縁膜２１が残るようになる。
【００４９】
その後は、このレジスト９を除去し、高耐圧トランジスタ２０の高濃度ソース領域２５ａおよび高濃度ドレイン領域２５ｂを形成するイオン注入を行うための開口領域形成用のレジストパターンを形成し、エッチングを行う。これにより、高耐圧トランジスタ２０のソース領域側は、サイドウォール２３と素子分離領域３ｂとの間の全部または大部分のＳｉ基板２表面が露出し、ドレイン領域側は、外周部をゲート絶縁膜２１とサイドウォール絶縁膜２７の積層構造とした開口領域２８が形成されて、そこからのみＳｉ基板２表面が露出するようになる。この状態からイオン注入やシリサイド化を行うことにより、上記図１および図２に示したような構成を有する半導体装置１が形成可能となる。
【００５０】
このように、ロジックトランジスタ１０のサイドウォール１３を形成する際に高耐圧トランジスタ２０側に形成するレジスト９の面積をできるだけ小さくすることで、良好な形状のサイドウォール１３を形成することが可能になる。そのため、ロジックトランジスタ１０の電流低下等の特性劣化を抑えることができるようになる。特にＬＤＤ（Lightly Doped Drain）構造を用いないロジックトランジスタを形成する場合には、サイドウォールの形状変化すなわち幅が広がることによる電流低下が著しいため、このような方法を適用することは非常に有効となる。
【００５１】
また、高耐圧トランジスタ２０は、そのドレイン領域に、外周部がゲート絶縁膜２１とサイドウォール絶縁膜２７の積層構造になっている開口領域２８が形成されており、その形成時には、その開口領域２８に露出するＳｉ基板２に高濃度ドレイン領域２５ｂを形成するイオン注入が行われる。すなわち、高濃度ドレイン領域２５ｂは、低濃度ドレイン領域２４ｂ内に、低濃度ドレイン領域２４ｂに対してセルフアラインで、形成することができ、その縁部が素子分離領域３ｃおよびゲート電極２２の縁部から確実に離間した状態で形成される。また、シリサイド層２６ｂは、このようにして形成される高濃度ドレイン領域２５ｂ上に、同様に低濃度ドレイン領域２４ｂに対してセルフアラインで、形成することができ、その縁部が素子分離領域３ｃおよびゲート電極２２の縁部から確実に離間した状態で形成される。これにより、高耐圧トランジスタ２０の耐圧を十分に確保すると共に、高濃度ドレイン領域２５ｂの形成位置のずれや不純物濃度の変動を抑制して耐圧のバラツキや低下を効果的に抑えることができるようになる。
【００５２】
なお、以上の説明では、高耐圧トランジスタ２０のドレイン領域側にのみ、外周部をゲート絶縁膜２１とサイドウォール絶縁膜２７の積層構造とした開口領域２８を形成する構成としたが、ソース領域側にも同様の構造を設けるようにしても構わない。ただし、通常、ソース領域側に高電圧が印加されることはないため、必ずしもドレイン領域側と同じような構成とすることを要しない。また、ソースとドレインを入れ替えた使用が必要となる場合には、そのソース領域側を上記ドレイン領域側と対称形の構造とすればよい。
【００５３】
以下、上記のような構成を有する半導体装置の形成方法を具体例を挙げて詳細に説明する。ここでは、１枚のＳｉ基板を用い、ｎチャネル型、ｐチャネル型のロジックトランジスタ、およびｎチャネル型、ｐチャネル型の高耐圧トランジスタを混載した半導体装置の形成方法について、図６から図３１を参照して順に説明する。
【００５４】
図６は素子分離領域のパターンの形成工程の要部断面模式図である。
まず、Ｓｉ基板３０上のｎチャネル型のロジックトランジスタが形成される領域（ｎチャネル型ロジックトランジスタ部）４０、ｐチャネル型のロジックトランジスタが形成される領域（ｐチャネル型ロジックトランジスタ部）５０、ｎチャネル型の高耐圧トランジスタが形成される領域（ｎチャネル型高耐圧トランジスタ部）６０およびｐチャネル型の高耐圧トランジスタが形成される領域（ｐチャネル型高耐圧トランジスタ部）７０に、それぞれマスク８０ａ，８０ｂ，８０ｃ，８０ｄを形成する。
【００５５】
マスク８０ａ，８０ｂ，８０ｃ，８０ｄは、例えばＳｉＮ膜によって形成することができる。その場合、まずイニシャル酸化によってＳｉ基板３０全面に膜厚約３ｎｍのＳｉＯ2膜を形成する。次いで、ＣＶＤ法等を用い、ＳｉＯ2膜上に膜厚約１１５ｎｍでＳｉＮ膜を成膜した後、フォトリソグラフィによってパターニングを行い、素子分離領域を形成する領域のＳｉＮ膜をエッチングにより除去する。これにより、図６に示した各マスク８０ａ，８０ｂ，８０ｃ，８０ｄが形成される。
【００５６】
図７はｐチャネル型高耐圧トランジスタ部のウェル領域の形成工程の要部断面模式図である。
マスク８０ａ，８０ｂ，８０ｃ，８０ｄの形成後は、全面にレジスト８１を形成した後、フォトリソグラフィによってｐチャネル型高耐圧トランジスタ部７０に開口部８１ａを形成し、ｎ型不純物のイオン注入を行ってＳｉ基板３０内にｎ型ウェル領域７１を形成する。ｎ型ウェル領域７１は、例えば、ｎ型不純物としてリン（Ｐ）を用い、まず加速電圧約１．７ＭｅＶ、ドーズ量約３．０×１０12ｃｍ-2の条件でイオン注入を行い、さらに加速電圧約１８０ＫｅＶ、ドーズ量約１．０×１０12ｃｍ-2の条件でイオン注入を行って、形成する。その後、レジスト８１は除去する。
【００５７】
図８はｐチャネル型ロジックトランジスタ部のウェル領域の形成工程の要部断面模式図である。
ｐチャネル型ロジックトランジスタ部５０のｎ型ウェル領域５１は、まず全面にレジスト８２を形成した後、フォトリソグラフィによってｐチャネル型ロジックトランジスタ部５０に開口部８２ａを形成する。そして、例えば、ｎ型不純物としてＰを用い、加速電圧約１８０ＫｅＶ、ドーズ量約１．４４×１０13ｃｍ-2の条件でイオン注入を行う。その後、レジスト８２は除去する。
【００５８】
図９は素子分離領域の形成工程の要部断面模式図である。
レジスト８２の除去後は、温度約１０００℃の少量の塩化水素（ＨＣｌ）を含む酸化雰囲気中で酸化を行ってＳｉ基板３０表面に膜厚約３５ｎｍのＳｉＯ2膜８３を形成し、続けて不活性ガス雰囲気中で温度約１１５０℃、６０分の熱処理を行う。熱処理後は、酸化雰囲気中、温度約９００℃で酸化を行い、フィールド酸化膜を膜厚約３５０ｎｍで成長させ、素子分離領域８４ａ，８４ｂ，８４ｃ，８４ｄ，８４ｅを形成する。その後、ＳｉＮ膜のマスク８０ａ，８０ｂ，８０ｃ，８０ｄは除去する。
【００５９】
図１０は高耐圧トランジスタ部のチャネルストップ領域の形成工程の要部断面模式図である。
マスク８０ａ，８０ｂ，８０ｃ，８０ｄの除去後は、ＨＣｌを含む酸化雰囲気中で酸化を行って膜厚約２０ｎｍの犠牲酸化膜を形成した後、フォトリソグラフィによってｎチャネル型高耐圧トランジスタ部６０にチャネルストップ領域形成用の開口部を形成し、ｐ型不純物のイオン注入を行い、チャネルストップ領域６２ａ，６２ｂを形成する。チャネルストップ領域６２ａ，６２ｂは、例えば、ｐ型不純物としてボロン（Ｂ）を用い、加速電圧約１４０ＫｅＶ、ドーズ量約１．３×１０14ｃｍ-2の条件でイオン注入を行って形成する。
【００６０】
ｐチャネル型高耐圧トランジスタ部７０もこれと同様にして、フォトリソグラフィによって所定領域に開口部を形成し、ｎ型不純物のイオン注入、例えば加速電圧約３５０ＫｅＶ、ドーズ量約１．８×１０13ｃｍ-2の条件でＰのイオン注入を行って、チャネルストップ領域７２ａ，７２ｂを形成する。
【００６１】
図１１は選択マスクの形成工程の要部断面模式図である。
チャネルストップ領域６２ａ，６２ｂ，７２ａ，７２ｂの形成後は、まず全面に例えばＣＶＤ法等を用いてＳｉＮ膜を膜厚約３５ｎｍで成膜する。そして、フォトリソグラフィによってｎチャネル型高耐圧トランジスタ部６０およびｐチャネル型高耐圧トランジスタ部７０をすべて開口した後、その開口部分のＳｉＮ膜をエッチングにより除去する。これにより、ｎチャネル型ロジックトランジスタ部４０とｐチャネル型ロジックトランジスタ部５０にのみＳｉＮ膜のマスク（選択マスク）８５が形成される。
【００６２】
図１２は高耐圧トランジスタ部のゲート酸化膜の形成工程の要部断面模式図である。
選択マスク８５の形成後は、温度約１０００℃で酸化を行い、選択マスク８５が形成されていないｎチャネル型高耐圧トランジスタ部６０およびｐチャネル型高耐圧トランジスタ部７０に、先に形成したＳｉＯ2膜８３との合計膜厚が約１２０ｎｍのゲート酸化膜８６ａを形成する。なお、ゲート酸化膜８６ａの膜厚は、ｎチャネル型、ｐチャネル型の高耐圧トランジスタに要求される耐圧に応じて設定されるが、電源電圧が例えば２５Ｖ〜３２Ｖ程度の場合であれば、この段階でのゲート酸化膜８６ａの膜厚は上記のように１２０ｎｍ程度にしておくことが好ましい。ゲート酸化膜８６ａの形成後は、選択マスク８５は除去する。
【００６３】
図１３はｎチャネル型ロジックトランジスタ部のウェル領域の形成工程の要部断面模式図である。
選択マスク８５の除去後は、まず全面にレジスト８７を形成した後、フォトリソグラフィによってｎチャネル型ロジックトランジスタ部４０に開口部８７ａを形成する。そして、ｐ型不純物としてＢを用い、加速電圧約１４０ＫｅＶ、ドーズ量約８．０×１０12ｃｍ-2の条件でイオン注入を行い、ｐ型ウェル領域４１を形成する。その後、さらに閾値電圧調整用に加速電圧約３０ＫｅＶ、ドーズ量約２．５×１０12ｃｍ-2の条件でＢのイオン注入を行い、チャネルドープ領域４３を形成する。その後、レジスト８７は除去する。
【００６４】
図１４はｎチャネル型高耐圧トランジスタ部のチャネルドープ領域の形成工程の要部断面模式図である。
続いて、再び全面にレジスト８８を形成し、フォトリソグラフィによってｎチャネル型高耐圧トランジスタ部６０に開口部８８ａを形成する。そして、閾値電圧調整用に加速電圧約５５ＫｅＶ、ドーズ量約４．０×１０11ｃｍ-2の条件でＢのイオン注入を行い、ｎチャネル型高耐圧トランジスタ部６０にチャネルドープ領域６３を形成する。その後、レジスト８８は除去する。
【００６５】
図１５はｐチャネル型高耐圧トランジスタ部のチャネルドープ領域の形成工程の要部断面模式図である。
同様にして、まず、ｐチャネル型ロジックトランジスタ部５０にチャネルドープ領域５３を形成した後、全面にレジスト８９を形成し、フォトリソグラフィによってｐチャネル型高耐圧トランジスタ部７０に開口部８９ａを形成する。そして、閾値電圧調整用に加速電圧約５５ＫｅＶ、ドーズ量約７．０×１０11ｃｍ-2の条件でＢのイオン注入を行い、ｐチャネル型高耐圧トランジスタ部７０にもチャネルドープ領域７３を形成する。その後、レジスト８９は除去する。
【００６６】
図１６はロジックトランジスタ部のゲート酸化膜の形成工程の要部断面模式図である。
各チャネルドープ領域４３，５３，６３，７３の形成後は、所定の前処理を経て、温度約８００℃での酸化を行う。これにより、ｎチャネル型ロジックトランジスタ部４０およびｐチャネル型ロジックトランジスタ部５０には、膜厚約７ｎｍのゲート酸化膜９０が形成される。
【００６７】
一方、ｎチャネル型高耐圧トランジスタ部６０およびｐチャネル型高耐圧トランジスタ部７０には、先に形成されていたゲート酸化膜８６ａとここで形成されたゲート酸化膜９０からなるゲート酸化膜８６が形成される。なお、ｎチャネル型ロジックトランジスタ部４０およびｐチャネル型ロジックトランジスタ部５０のゲート酸化膜９０の形成前に行われる前処理により、ゲート酸化膜９０の形成前、ｎチャネル型高耐圧トランジスタ部６０およびｐチャネル型高耐圧トランジスタ部７０のゲート酸化膜８６ａの膜厚は約９０ｎｍになっている。
【００６８】
次いで、ＣＶＤ法等を用い、全面にゲート電極用の不純物がドープされたドープトポリシリコン９１を膜厚約９０ｎｍで成膜する。
図１７はゲート電極の形成工程の要部断面模式図である。
【００６９】
ドープトポリシリコン９１の形成後は、常法に従ってＷの成膜や熱処理等を行い、ドープトポリシリコン９１表面にＷシリサイドを膜厚約１４０ｎｍで成膜する。次いで、その上に、ＣＶＤ法等を用いてＳｉＯ2膜を膜厚約４５ｎｍで成膜する。最後に所定のパターニングを行ってエッチングを行い、ｎチャネル型ロジックトランジスタ部４０、ｐチャネル型ロジックトランジスタ部５０、ｎチャネル型高耐圧トランジスタ部６０およびｐチャネル型高耐圧トランジスタ部７０にそれぞれ、ゲート電極４４，５４，６４，７４を形成する。各ゲート電極４４，５４，６４，７４はそれぞれ、ドープトポリシリコン９１からなるポリシリコン層４４ａ，５４ａ，６４ａ，７４ａ、Ｗシリサイドからなるシリサイド層４４ｂ，５４ｂ，６４ｂ，７４ｂ、およびＳｉＯ2膜からなるキャップ膜４４ｃ，５４ｃ，６４ｃ，７４ｃの３層構造になっている。
【００７０】
図１８はｎチャネル型高耐圧トランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
ゲート電極４４，５４，６４，７４の形成後は、まず全面にレジスト９２を形成した後、フォトリソグラフィによってｎチャネル型高耐圧トランジスタ部６０に開口部９２ａを形成する。そして、ｎ型不純物としてＰを用い、加速電圧約１００ＫｅＶ〜１２０ＫｅＶ、ドーズ量約２．０×１０12ｃｍ-2〜約３．０×１０12ｃｍ-2の条件で、ゲート電極６４をマスクにしてイオン注入を行い、低濃度ソース領域６５ａおよび低濃度ドレイン領域６５ｂを形成する。その後、レジスト９２は除去する。
【００７１】
図１９はｐチャネル型高耐圧トランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
ｐチャネル型高耐圧トランジスタ部７０も同様にして、まず全面にレジスト９３を形成した後、フォトリソグラフィによってｐチャネル型高耐圧トランジスタ部７０に開口部９３ａを形成する。そして、ｐ型不純物としてＢを用い、加速電圧約３０ＫｅＶ〜３５ＫｅＶ、ドーズ量約２．０×１０12ｃｍ-2〜約３．０×１０12ｃｍ-2の条件で、ゲート電極７４をマスクにしてイオン注入を行い、低濃度ソース領域７５ａおよび低濃度ドレイン領域７５ｂを形成する。その後、レジスト９３は除去する。
【００７２】
図２０はｎチャネル型ロジックトランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
続いて、まず全面にレジスト９４を形成した後、フォトリソグラフィによってｎチャネル型ロジックトランジスタ部４０に開口部９４ａを形成する。そして、ｎ型不純物としてＰを用い、加速電圧約２０ＫｅＶ、ドーズ量約４．０×１０13ｃｍ-2の条件で、ゲート電極４４をマスクにしてイオン注入を行い、低濃度ソース領域４５ａおよび低濃度ドレイン領域４５ｂを形成する。その後、レジスト９４は除去する。
【００７３】
図２１はｐチャネル型ロジックトランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
ｐチャネル型ロジックトランジスタ部５０も同様にして、まず全面にレジスト９５を形成した後、フォトリソグラフィによってｐチャネル型ロジックトランジスタ部５０に開口部９５ａを形成する。そして、二フッ化ボロン（ＢＦ2+）を用い、加速電圧約２０ＫｅＶ、ドーズ量約１．０×１０13ｃｍ-2の条件で、ゲート電極５４をマスクにしてイオン注入を行い、低濃度ソース領域５５ａおよび低濃度ドレイン領域５５ｂを形成する。その後、レジスト９５は除去する。
【００７４】
図２２はサイドウォール酸化膜の形成工程の要部断面模式図である。
レジスト９５の除去後は、ＣＶＤ法等を用い、全面にＳｉＯ2膜を膜厚約１２０ｎｍで成膜して、サイドウォール酸化膜９６を形成する。
【００７５】
図２３はサイドウォールの第１のパターニング工程の要部断面模式図である。
続いて、先に形成したサイドウォール酸化膜９６のエッチングを行うため、レジスト９７によるパターニングを行う。その際は、まず全面にレジスト９７を形成する。そして、ｎチャネル型ロジックトランジスタ部４０とｐチャネル型ロジックトランジスタ部５０をすべて開口すると共に、ｎチャネル型高耐圧トランジスタ部６０とｐチャネル型高耐圧トランジスタ部７０については、低濃度ソース領域６５ａ，７５ａおよび低濃度ドレイン領域６５ｂ，７５ｂの直上の領域にレジスト９７を残すようにする。残すレジスト９７は、後に高濃度ドレイン領域を形成する際、Ｓｉ基板３０表面を露出させる開口領域を形成することができ、かつ、その開口領域からＳｉ基板３０にイオン注入を行うためのレジストパターンが形成できる寸法のうち、最小の寸法となるように形成する。
【００７６】
図２４はサイドウォールの第１のエッチング工程の要部断面模式図である。
上記レジスト９７をマスクにしてエッチングを行うと、ｎチャネル型ロジックトランジスタ部４０とｐチャネル型ロジックトランジスタ部５０では、サイドウォール酸化膜９６およびゲート酸化膜９０の大部分が除去される。それによって、低濃度ソース領域４５ａ，５５ａおよび低濃度ドレイン領域４５ｂ，５５ｂが露出し、また、ゲート電極４４，５４の側壁にはそれぞれサイドウォール４６，５６が形成される。このとき、レジスト９７は、可能な限り小さな占有面積となるように形成されているため、サイドウォール４６，５６を良好な形状で形成することが可能になる。
【００７７】
一方、ｎチャネル型高耐圧トランジスタ部６０とｐチャネル型高耐圧トランジスタ部７０では、レジスト９７のパターン形状に応じてサイドウォール酸化膜９６およびゲート酸化膜８６の一部が除去される。その後、レジスト９７は除去する。
【００７８】
図２５はサイドウォールの第２のパターニング工程の要部断面模式図である。
続いて、再び全面にレジスト９８を形成し、ｎチャネル型高耐圧トランジスタ部６０とｐチャネル型高耐圧トランジスタ部７０の高濃度ソース・ドレイン領域形成用の開口部９８ａを形成する。
【００７９】
その際、特にドレイン領域側においては、レジスト９８をマスクにしてサイドウォール酸化膜９６およびゲート酸化膜８６のエッチングを行ったときに、形成される開口領域の外周部にサイドウォール酸化膜９６とゲート酸化膜８６の積層構造が残るようなパターンでレジスト９８に開口部９８ａを形成するようにする。また、その際には、パターン形成時の位置合わせ精度や位置ずれ精度等も考慮する。
【００８０】
図２６はサイドウォールの第２のエッチング工程の要部断面模式図である。
レジスト９８の開口部９８ａの形成後は、それをマスクにｎチャネル型高耐圧トランジスタ部６０とｐチャネル型高耐圧トランジスタ部７０のサイドウォール酸化膜９６とゲート酸化膜８６をエッチングにより除去する。その後、レジスト９８は除去する。
【００８１】
これにより、ｎチャネル型高耐圧トランジスタ部６０とｐチャネル型高耐圧トランジスタ部７０においては、低濃度ソース領域６５ａ，７５ａおよび低濃度ドレイン領域６５ｂ，７５ｂが露出し、ゲート電極６４，７４の側壁にはそれぞれサイドウォール６６，７６が形成される。このとき、特にドレイン領域では、外周部にサイドウォール酸化膜９６とゲート酸化膜８６の積層構造が残る開口領域６７，７７が形成される。そして、ゲート電極６４，７４の縁部からおよび素子分離領域８４ｄ，８４ｅの縁部からそれぞれ一定距離のドレイン領域のＳｉ基板３０表面がサイドウォール酸化膜９６およびゲート酸化膜８６で覆われるようになる。
【００８２】
図２７はｐチャネル領域の高濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
続いて、全面にレジスト９９を形成した後、ｐチャネル型ロジックトランジスタ部５０およびｐチャネル型高耐圧トランジスタ部７０の低濃度ソース領域５５ａ，７５ａおよび低濃度ドレイン領域５５ｂ，７５ｂに通じる開口部９９ａを形成する。なお、開口部９９ａの形成時には、ｐチャネル型高耐圧トランジスタ部７０のドレイン領域のうち開口領域７７を除いた領域、特にゲート酸化膜８６のみが形成されている領域もレジスト９９によって覆われるようにする。
【００８３】
このようなパターンのレジスト９９をマスクにして、ＢＦ2+を用い、加速電圧約２０ＫｅＶ、ドーズ量約３．０×１０15ｃｍ-2の条件でイオン注入を行い、低濃度ソース領域５５ａ，７５ａ内および低濃度ドレイン領域５５ｂ，７５ｂ内にそれぞれ、高濃度ソース領域５８ａ，７８ａおよび高濃度ドレイン領域５８ｂ，７８ｂを形成する。
【００８４】
このとき、ｐチャネル型高耐圧トランジスタ部７０のドレイン領域側では、開口領域７７の外周部にサイドウォール酸化膜９６とゲート酸化膜８６が積層されて厚く形成されているため、たとえこの部分がレジスト９９で覆われていなかったとしても、ＢＦ2+がＳｉ基板３０（低濃度ドレイン領域７５ｂ）内に導入されるのを抑制することができる。したがって、高濃度ドレイン領域７８ｂを、ゲート電極７４および素子分離領域８４ｅから確実に離間された領域に、低濃度ドレイン領域７５ｂに対してセルフアラインで、形成することができるようになる。
【００８５】
なお、高濃度ドレイン領域７８ｂをゲート電極７４や素子分離領域８４ｅから離間する距離は、要求される耐圧に応じて設定される。また、ｐチャネル型高耐圧トランジスタ部７０のソース領域側には高電圧が印加されないため、必ずしもドレイン領域側と同じような構成とすることを要しない。
【００８６】
このようにしてｐチャネル型ロジックトランジスタ部５０およびｐチャネル型高耐圧トランジスタ部７０の高濃度ソース領域５８ａ，７８ａおよび高濃度ドレイン領域５８ｂ，７８ｂを形成した後は、レジスト９９は除去する。
【００８７】
図２８はｎチャネル領域の高濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
レジスト９９の除去後、同様にまず全面にレジスト１００を形成した後、ｎチャネル型ロジックトランジスタ部４０およびｎチャネル型高耐圧トランジスタ部６０の低濃度ソース領域４５ａ，６５ａおよび低濃度ドレイン領域４５ｂ，６５ｂに通じる開口部１００ａを形成する。なお、ここでも上記同様、開口部１００ａの形成時には、ｎチャネル型高耐圧トランジスタ部６０のドレイン領域のうち開口領域６７を除いた領域、特にゲート酸化膜８６のみが形成されている領域もレジスト１００によって覆われるようにする。
【００８８】
このようなパターンのレジスト１００をマスクにして、ヒ素（Ａｓ）を用い、加速電圧約３０ＫｅＶ、ドーズ量約１．０×１０15ｃｍ-2の条件でイオン注入を行い、低濃度ソース領域４５ａ，６５ａ内および低濃度ドレイン領域４５ｂ，６５ｂ内にそれぞれ、高濃度ソース領域４８ａ，６８ａおよび高濃度ドレイン領域４８ｂ，６８ｂを形成する。
【００８９】
このとき、ｎチャネル型高耐圧トランジスタ部６０のドレイン領域側でもｐチャネル型高耐圧トランジスタ部７０と同じく、開口領域６７の外周部にサイドウォール酸化膜９６とゲート酸化膜８６が積層されて厚く形成されているため、開口領域６７以外のドレイン領域のＳｉ基板３０（低濃度ドレイン領域６５ｂ）内にＡｓが導入されるのを抑制することができる。したがって、高濃度ドレイン領域６８ｂを、ゲート電極６４および素子分離領域８４ｄから確実に離間された領域に、低濃度ドレイン領域６５ｂに対してセルフアラインで、形成することができるようになる。
【００９０】
なお、高濃度ドレイン領域６８ｂをゲート電極６４や素子分離領域８４ｄから離間する距離は、要求される耐圧に応じて設定される。また、ｎチャネル型高耐圧トランジスタ部６０のソース領域側には高電圧が印加されないため、必ずしもドレイン領域側と同じような構成とすることを要しない。
【００９１】
このようにしてｐチャネル型ロジックトランジスタ部５０およびｐチャネル型高耐圧トランジスタ部７０の高濃度ソース領域５８ａ，７８ａおよび高濃度ドレイン領域５８ｂ，７８ｂを形成した後は、レジスト１００は除去する。
【００９２】
図２９はシリサイド層の形成工程の要部断面模式図である。
レジスト１００の除去後は、窒素（Ｎ2）雰囲気中、温度１０００℃で１０秒間の熱処理を行い、導入した不純物を活性化する。続いて、まず全面にスパッタ法等を用いてチタン（Ｔｉ）を膜厚約３０ｎｍで成膜し、Ｎ2雰囲気中、温度７０５℃で９０秒間の熱処理を行い、Ｓｉ基板３０上のＳｉが露出していた部分にＴｉシリサイドを形成する。その後は未反応のＴｉをウェット処理にて除去し、最後にアルゴン（Ａｒ）雰囲気中、温度８００℃で３０秒間の熱処理を行う。
【００９３】
これにより、各高濃度ソース領域４８ａ，５８ａ，６８ａ，７８ａの表面にシリサイド層４９ａ，５９ａ，６９ａ，７９ａが形成され、各高濃度ドレイン領域４８ｂ，５８ｂ，６８ｂ，７８ｂの表面にシリサイド層４９ｂ，５９ｂ，６９ｂ，７９ｂが形成される。ドレイン領域の開口領域６７，７７以外の領域にあるゲート酸化膜８６およびサイドウォール酸化膜９６はシリサイドブロックとして機能するため、シリサイド層６９ｂ，７９ｂはそれぞれ、高濃度ドレイン領域６８ｂ，７８ｂと同じ部分に、低濃度ドレイン領域６５ｂ，７５ｂに対してセルフアラインで、形成される。
【００９４】
図３０は層間絶縁膜の形成工程の要部断面模式図である。
シリサイド化後は、まず全面にプラズマＣＶＤ法等を用いてシリコン酸窒化膜（ＳｉＯＮ）を膜厚約２００ｎｍで成膜し、続いてプラズマＣＶＤ法等を用いてＳｉＯ2膜を膜厚約３００ｎｍで成膜し、最後にＳＯＧ（Spin On Glass）を膜厚約２００ｎｍで塗布する。これらにより、合計膜厚約７００ｎｍの層間絶縁膜１０１を構成する。
【００９５】
図３１はコンタクトおよび配線の形成工程の要部断面模式図である。
層間絶縁膜１０１の形成後は、まずコンタクトホール形成用のレジストパターンを形成し、それをマスクに層間絶縁膜１０１のエッチングを行う。それにより、各シリサイド層４９ｂ，５９ｂ，６９ａ，６９ｂ，７９ａ，７９ｂに通じるコンタクトホールを形成する。そして、そこにＷ等を埋め込み、プラグ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆを形成する。
【００９６】
その後、配線材としてＡｌをスパッタ法等により膜厚約５００ｎｍで成膜し、レジストパターンを形成して、それをマスクにＡｌのエッチングを行う。それにより、各プラグ１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆに接続された配線１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆを形成する。
【００９７】
以上の工程により、ｎチャネル型、ｐチャネル型のロジックトランジスタ、およびｎチャネル型、ｐチャネル型の高耐圧トランジスタを混載した半導体装置が形成される。
このような形成方法によれば、ロジックトランジスタのサイドウォール４６，５６を良好な形状で形成することができる。また、高耐圧トランジスタについては、その高濃度ドレイン領域６８ｂ，７８ｂおよびシリサイド層６９ｂ，７９ｂを低濃度ドレイン領域６５ｂ，７５ｂに対してセルフアラインで形成することができる。さらに、高耐圧トランジスタの高濃度ドレイン領域６８ｂ，７８ｂは、低濃度ドレイン領域６５ｂ，７５ｂに内包される構造であって、高濃度ドレイン領域６８ｂ，７８ｂおよびその表面に形成されるシリサイド層６９ｂ，７９ｂは、それぞれ素子分離領域８４ｄ，８４ｅから離間されて形成される。これにより、高耐圧トランジスタにおいて十分な耐圧を確保することができる。したがって、優れた特性を有しており、かつその特性のバラツキが抑えられた高性能・高品質の半導体装置が実現可能になる。
【００９８】
（付記１）  ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極両側の前記半導体基板内に形成された低不純物濃度領域と、
前記低不純物濃度領域上の少なくとも一方に、開口領域を有し前記開口領域の外周部が厚く形成された絶縁膜と、
前記開口領域の前記低不純物濃度領域に形成された高不純物濃度領域と、
を有することを特徴とする半導体装置。
【００９９】
（付記２）  前記絶縁膜は、前記ゲート絶縁膜に連続して形成されていることを特徴とする付記１記載の半導体装置。
（付記３）  前記ゲート電極の側壁にサイドウォールを有し、
前記外周部は、前記サイドウォールと同じ材質の膜と前記ゲート絶縁膜との積層構造になっていることを特徴とする付記１記載の半導体装置。
【０１００】
（付記４）  前記外周部は、前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成するための不純物導入の際に前記不純物が通過しない厚さを有していることを特徴とする付記１記載の半導体装置。
【０１０１】
（付記５）  前記開口領域の前記高不純物濃度領域表面にシリサイド層が形成されていることを特徴とする付記１記載の半導体装置。
（付記６）  前記絶縁膜は、それぞれ前記低不純物濃度領域と前記高不純物濃度領域とを有するソース領域およびドレイン領域のうち、より高い電圧が印加される方の前記低不純物濃度領域上に形成されていることを特徴とする付記１記載の半導体装置。
【０１０２】
（付記７）  前記半導体基板を共通に用いたロジックトランジスタと高耐圧トランジスタとを有し、
前記絶縁膜は、前記高耐圧トランジスタが形成される領域に形成されていることを特徴とする付記１記載の半導体装置。
【０１０３】
（付記８）  ソース領域およびドレイン領域にそれぞれ低不純物濃度領域と高不純物濃度領域とを有する半導体装置の製造方法において、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極両側の前記半導体基板内に低不純物濃度領域を形成する工程と、
前記低不純物濃度領域上の少なくとも一方に、開口領域を有し前記開口領域の外周部が厚く形成された絶縁膜を形成する工程と、
前記開口領域の前記低不純物濃度領域に高不純物濃度領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１０４】
（付記９）  前記ゲート電極両側の前記半導体基板内に前記低不純物濃度領域を形成する工程の後に、
サイドウォールの形成に用いるサイドウォール絶縁膜を全面に形成する工程を有し、
前記ゲート電極両側の前記半導体基板内に前記低不純物濃度領域を形成する工程においては、
前記ゲート電極両側の前記半導体基板内に前記ゲート絶縁膜を介して不純物を導入して前記低不純物濃度領域を形成し、
前記サイドウォールの形成に用いる前記サイドウォール絶縁膜を全面に形成する工程においては、
前記低不純物濃度領域上に前記ゲート絶縁膜と前記サイドウォール絶縁膜とを積層し、
前記低不純物濃度領域上の少なくとも一方に、前記開口領域を有し前記開口領域の前記外周部が厚く形成された前記絶縁膜を形成する工程においては、
前記外周部を前記ゲート絶縁膜と前記サイドウォール絶縁膜との積層構造とした前記開口領域を有する前記絶縁膜を形成することを特徴とする付記８記載の半導体装置の製造方法。
【０１０５】
（付記１０）  前記低不純物濃度領域上の少なくとも一方に、前記開口領域を有し前記開口領域の前記外周部が厚く形成された前記絶縁膜を形成する工程においては、
前記外周部を、前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成するための不純物導入の際に前記不純物が通過しない厚さで形成することを特徴とする付記８記載の半導体装置の製造方法。
【０１０６】
（付記１１）  前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成する工程においては、
前記開口領域を有する前記絶縁膜により、前記高不純物濃度領域を前記低不純物濃度領域に対してセルフアラインで形成することを特徴とする付記８記載の半導体装置の製造方法。
【０１０７】
（付記１２）  前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成する工程の後に、
前記開口領域の前記高不純物濃度領域表面にシリサイド層を形成する工程を有することを特徴とする付記８記載の半導体装置の製造方法。
【０１０８】
（付記１３）  前記半導体装置は、前記半導体基板を共通に用いたロジックトランジスタと高耐圧トランジスタとを有し、
前記低不純物濃度領域上の少なくとも一方に、前記開口領域を有し前記開口領域の前記外周部が厚く形成された前記絶縁膜を形成する工程においては、
前記絶縁膜を前記高耐圧トランジスタが形成される領域に形成することを特徴とする付記８記載の半導体装置の製造方法。
【０１０９】
（付記１４）  前記ゲート電極両側の前記半導体基板内に前記低不純物濃度領域を形成する工程の後に、
サイドウォールの形成に用いるサイドウォール絶縁膜を全面に形成する工程と、
前記ロジックトランジスタのサイドウォールを形成する工程と、
前記高耐圧トランジスタが形成される領域に、前記開口領域が形成可能でかつ前記開口領域の前記低不純物濃度領域に前記高不純物濃度領域を形成するためのレジストパターンが形成可能な寸法のうちの最小寸法で、レジストを形成する工程と、
前記レジストをマスクにして前記ロジックトランジスタが形成される領域の前記ゲート絶縁膜と前記サイドウォール絶縁膜のエッチングを行って前記ロジックトランジスタのサイドウォールを形成する工程と、
を有し、
前記ロジックトランジスタの前記サイドウォールを形成する工程の後に、
前記低不純物濃度領域上の少なくとも一方に、前記開口領域を有し前記開口領域の前記外周部が厚く形成された前記絶縁膜を前記高耐圧トランジスタが形成される領域に形成することを特徴とする付記１３記載の半導体装置の製造方法。
【０１１０】
（付記１５）  前記低不純物濃度領域上の少なくとも一方に、前記開口領域を有し前記開口領域の前記外周部が厚く形成された前記絶縁膜を前記高耐圧トランジスタが形成される領域に形成する際には、
前記外周部を前記ゲート絶縁膜と前記サイドウォール絶縁膜との積層構造で形成することを特徴とする付記１４記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１１】
【図１】半導体装置の構成例を示す図である。
【図２】半導体装置の高耐圧トランジスタの構成例を示す図であって、（Ａ）は要部断面模式図、（Ｂ）は要部平面模式図である。
【図３】開口領域の形成方法の説明図である。
【図４】レジスト形成位置の一例の要部平面模式図である。
【図５】従来のレジスト形成位置の一例の要部平面模式図である。
【図６】素子分離領域のパターンの形成工程の要部断面模式図である。
【図７】ｐチャネル型高耐圧トランジスタ部のウェル領域の形成工程の要部断面模式図である。
【図８】ｐチャネル型ロジックトランジスタ部のウェル領域の形成工程の要部断面模式図である。
【図９】素子分離領域の形成工程の要部断面模式図である。
【図１０】高耐圧トランジスタ部のチャネルストップ領域の形成工程の要部断面模式図である。
【図１１】選択マスクの形成工程の要部断面模式図である。
【図１２】高耐圧トランジスタ部のゲート酸化膜の形成工程の要部断面模式図である。
【図１３】ｎチャネル型ロジックトランジスタ部のウェル領域の形成工程の要部断面模式図である。
【図１４】ｎチャネル型高耐圧トランジスタ部のチャネルドープ領域の形成工程の要部断面模式図である。
【図１５】ｐチャネル型高耐圧トランジスタ部のチャネルドープ領域の形成工程の要部断面模式図である。
【図１６】ロジックトランジスタ部のゲート酸化膜の形成工程の要部断面模式図である。
【図１７】ゲート電極の形成工程の要部断面模式図である。
【図１８】ｎチャネル型高耐圧トランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図１９】ｐチャネル型高耐圧トランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図２０】ｎチャネル型ロジックトランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図２１】ｐチャネル型ロジックトランジスタ部の低濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図２２】サイドウォール酸化膜の形成工程の要部断面模式図である。
【図２３】サイドウォールの第１のパターニング工程の要部断面模式図である。
【図２４】サイドウォールの第１のエッチング工程の要部断面模式図である。
【図２５】サイドウォールの第２のパターニング工程の要部断面模式図である。
【図２６】サイドウォールの第２のエッチング工程の要部断面模式図である。
【図２７】ｐチャネル領域の高濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図２８】ｎチャネル領域の高濃度ソース・ドレイン領域の形成工程の要部断面模式図である。
【図２９】シリサイド層の形成工程の要部断面模式図である。
【図３０】層間絶縁膜の形成工程の要部断面模式図である。
【図３１】コンタクトおよび配線の形成工程の要部断面模式図である。
【図３２】サイドウォール形成工程の一例の要部断面模式図である。
【図３３】サイドウォール形成工程の別の例の要部断面模式図である。
【図３４】高不純物濃度領域形成工程の一例の要部断面模式図である。
【符号の説明】
【０１１２】
１  半導体装置
２，３０  Ｓｉ基板
３ａ，３ｂ，３ｃ，８４ａ，８４ｂ，８４ｃ，８４ｄ，８４ｅ  素子分離領域
４，１０１  層間絶縁膜
５，７，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ，１０２ｆ  プラグ
６，８，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆ  配線
９，８１，８２，８７，８８，８９，９２，９３，９４，９５，９７，９８，９９，１００  レジスト
１０  ロジックトランジスタ
１１，２１  ゲート絶縁膜
１２，２２，４４，５４，６４，７４  ゲート電極
１２ａ，２２ａ，４４ａ，５４ａ，６４ａ，７４ａ  ポリシリコン層
１２ｂ，２２ｂ，４４ｂ，５４ｂ，６４ｂ，７４ｂ  シリサイド層
１２ｃ，２２ｃ，４４ｃ，５４ｃ，６４ｃ，７４ｃ  キャップ膜
１３，２３，４６，５６，６６，７６  サイドウォール
１４ａ，２４ａ，４５ａ，５５ａ，６５ａ，７５ａ  低濃度ソース領域
１４ｂ，２４ｂ，４５ｂ，５５ｂ，６５ｂ，７５ｂ  低濃度ドレイン領域
１５ａ，２５ａ，４８ａ，５８ａ，６８ａ，７８ａ  高濃度ソース領域
１５ｂ，２５ｂ，４８ｂ，５８ｂ，６８ｂ，７８ｂ  高濃度ドレイン領域
１６ａ，１６ｂ，２６ａ，２６ｂ，４９ａ，４９ｂ，５９ａ，５９ｂ，６９ａ，６９ｂ，７９ａ，７９ｂ  シリサイド層
２０  高耐圧トランジスタ
２７  サイドウォール絶縁膜
２８  開口領域
４０  ｎチャネル型ロジックトランジスタ部
４１  ｐ型ウェル領域
４３，５３，６３，７３  チャネルドープ領域
５０  ｐチャネル型ロジックトランジスタ部
５１，７１  ｎ型ウェル領域
６０  ｎチャネル型高耐圧トランジスタ部
６２ａ，６２ｂ，７２ａ，７２ｂ  チャネルストップ領域
６７，７７  開口領域
７０  ｐチャネル型高耐圧トランジスタ部
８０ａ，８０ｂ，８０ｃ，８０ｄ  マスク
８１ａ，８２ａ，８７ａ，８８ａ，８９ａ，９２ａ，９３ａ，９４ａ，９５ａ，９８ａ，９９ａ，１００ａ  開口部
８３  ＳｉＯ2膜
８５  選択マスク
８６，８６ａ，９０  ゲート酸化膜
９１  ドープトポリシリコン
９６  サイドウォール酸化膜
【図１】
0004842592.tif 000002
【図２】
0004842592.tif 000003
【図３】
0004842592.tif 000004
【図４】
0004842592.tif 000005
【図５】
0004842592.tif 000006
【図６】
0004842592.tif 000007
【図７】
0004842592.tif 000008
【図８】
0004842592.tif 000009
【図９】
0004842592.tif 000010
【図１０】
0004842592.tif 000011
【図１１】
0004842592.tif 000012
【図１２】
0004842592.tif 000013
【図１３】
0004842592.tif 000014
【図１４】
0004842592.tif 000015
【図１５】
0004842592.tif 000016
【図１６】
0004842592.tif 000017
【図１７】
0004842592.tif 000018
【図１８】
0004842592.tif 000019
【図１９】
0004842592.tif 000020
【図２０】
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【図２１】
0004842592.tif 000022
【図２２】
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【図２３】
0004842592.tif 000024
【図２４】
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【図２５】
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【図２６】
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【図２７】
0004842592.tif 000028
【図２８】
0004842592.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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