(57)【特許請求の範囲】
【請求項１】
第１導電型ＳｉＣドリフト層と、
前記第１導電型ＳｉＣドリフト層上に選択的に形成された第２導電型ＳｉＣベース領域と、
前記第１導電型ＳｉＣドリフト層上において前記第２導電型ＳｉＣベース領域の側面に接する様に前記第２導電型ＳｉＣベース領域に挟まれ、デプレッション領域長を０．５−１μｍに微細化して形成された第１導電型ＳｉＣデプレッション領域と、
前記第２導電型ＳｉＣベース領域の表層において前記第２導電型ＳｉＣベース領域に囲まれる様に形成された第１導電型ＳｉＣソース領域と、
前記第１導電型ＳｉＣソース領域上、前記第２導電型ＳｉＣベース領域上および前記第１導電型ＳｉＣデプレッション領域上に渡って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記第１導電型ＳｉＣデプレッション領域は、前記第１導電型ＳｉＣドリフト層の第１導電型不純物ドーピング濃度よりも高いドーピング濃度で形成されると共に、その横方向に対しては均一の濃度で形成され且つその上下方向に対しては上層側よりも下層側の方が高濃度に形成され、前記第１導電型ＳｉＣデプレッション領域の前記上層側も前記第１導電型ＳｉＣドリフト層のドーピング濃度よりも高い第１導電型不純物ドーピング濃度で形成され、前記第１導電型ＳｉＣデプレッション領域のうち前記第１導電型ＳｉＣドリフト層との境界の近辺の層の第１導電型不純物ドーピング濃度が最高になることを特徴とする半導体装置。
【請求項２】
前記第１導電型ＳｉＣドリフト層と前記第２導電型ＳｉＣベース領域との間に、前記第１導電型ＳｉＣデプレッション領域の前記高濃度の下層の一部が介在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
ＳｉＣ半導体基板上に、エピタキシャル成長によって、ＳｉＣ第１導電型層をその途中の層がその層以外の部分よりもドーピング濃度の高い高濃度層となる様に形成し、前記ＳｉＣ第１導電型層のうちの前記高濃度層より下の下層部分を第１導電型ＳｉＣドリフト層とする第１工程と、
前記ＳｉＣ第１導電型層のうちの残りの上層部分に選択的に第２導電型ＳｉＣベース領域を形成する第２工程と、
前記上層部分のうちの前記第２導電型ＳｉＣベース領域以外の部分の上層側が、前記第１導電型ＳｉＣドリフト層よりは高い濃度であり、かつ前記高濃度層より低い濃度となるように前記第１導電型不純物を注入して、前記第２導電型ＳｉＣベース領域に挟まれ、デプレッション領域長を０．５−１μｍに微細化した第１導電型ＳｉＣデプレッション領域を成形する第３工程と、
を含み、
前記第３工程では、前記第１導電型ＳｉＣデプレッション領域のうち前記第１導電型ＳｉＣドリフト層との境界の近辺の層の第１導電型不純物ドーピング濃度を最高にすることを特徴とする半導体装置の製造方法。
【請求項４】
前記第２工程では、前記第１導電型ＳｉＣドリフト層と前記第２導電型ＳｉＣベース領域との間に前記高濃度層が介在する様に、前記第２導電型ＳｉＣベース領域を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にＳｉＣパワーデバイスのオン抵抗低減、電界分布改善およびプロセス再現性改善に関する。
【背景技術】
【０００２】
パワーデバイスの特性改善は省エネルギーの観点から期待されており、次世代の高耐圧低損失スイッチング素子として、ＳｉＣを用いた金属・酸化物・半導体（ＭＯＳ）構造の電界効果型トランジスタ（ＦＥＴ）が有望視されている。
【０００３】
素子の定常損失を低減させるべくオン抵抗を下げる方法として、ｐ型ベース領域中に挟まれたｎ型デプレッション領域のドーピング濃度を、ドリフト層のドーピング濃度のままとせず、高濃度化する方法が提案されている。
【０００４】
しかし、ｎ型デプレッション領域を高濃度化する場合、ｎ型デプレッション領域の全体を高濃度化すると、耐圧の低下などが懸念されるため、ｎ型デプレッション領域におけるｐ型ベース領域に近接した部分のみを高濃度化する方法が更に提案されている（従来技術：特許文献１）。
【０００５】
【特許文献１】特開２００５−５５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、ＳｉＣを用いたＭＯＳＦＥＴのオン抵抗を低減させるには、ｎ型デプレッション領域のドーピング濃度を高めるとともに、素子寸法を微細化して単位面積あたりの素子数を増やすことが有効である。
【０００７】
ところが、素子寸法を微細化する場合には、ｎ型デプレッション領域の長さも微細化することになるため、上記の従来技術では、イオン注入工程において、ｎ型デプレッション領域におけるｐ型ベース領域に近接した部分のみを高濃度にドーピングするために用いる注入マスクの形成に、より微細な寸法精度が要求されることになり、プロセスの再現性が良くないという欠点がある。
【０００８】
また、ドーピング濃度やドーピングされる領域の長さが所望の値に制御できないと、オン抵抗の増大や、耐圧の低下、ゲート絶縁膜中電界値の増加などを引き起こしてしまうという欠点もある。
【０００９】
さらに、チャネル長やデプレッション領域長などの素子寸法を０．５−１μｍ程度まで微細化した場合の、オン抵抗の低減や耐圧の確保が可能な、デプレッション領域の高濃度化については詳細は把握されていない。
【００１０】
そこで、この発明の課題は、プロセスの再現性の向上、オン抵抗の低減および耐圧におけるゲート絶縁膜中電界値の低減を図れる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決する為に、請求項１に記載の発明は、第１導電型ＳｉＣドリフト層と、前記第１導電型ＳｉＣドリフト層上に選択的に形成された第２導電型ＳｉＣベース領域と、前記第１導電型ＳｉＣドリフト層上において前記第２導電型ＳｉＣベース領域の側面に接する様に前記第２導電型ＳｉＣベース領域に挟まれ、デプレッション領域長を０．５−１μｍに微細化して形成された第１導電型ＳｉＣデプレッション領域と、前記第２導電型ＳｉＣベース領域の表層において前記第２導電型ＳｉＣベース領域に囲まれる様に形成された第１導電型ＳｉＣソース領域と、前記第１導電型ＳｉＣソース領域上、前記第２導電型ＳｉＣベース領域上および前記第１導電型ＳｉＣデプレッション領域上に渡って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記第１導電型ＳｉＣデプレッション領域は、前記第１導電型ＳｉＣドリフト層の第１導電型不純物ドーピング濃度よりも高いドーピング濃度で形成されると共に、その横方向に対しては均一の濃度で形成され且つその上下方向に対しては上層側よりも下層側の方が高濃度に形成され、前記第１導電型ＳｉＣデプレッション領域の上層側も前記第１導電型ＳｉＣドリフト層のドーピング濃度よりも高い第１導電型不純物ドーピング濃度で形成され、前記第１導電型ＳｉＣデプレッション領域のうち前記第１導電型ＳｉＣドリフト層との境界の近辺の層の第１導電型不純物ドーピング濃度が最高になるものである。
【発明の効果】
【００１２】
請求項１に記載の発明によれば、第１導電型ＳｉＣデプレッション領域が、第１導電型ＳｉＣドリフト層の第１導電型不純物ドーピング濃度よりも高いドーピング濃度で形成されると共に、その上下方向に対しては上層側よりも下層側の方が高濃度で形成されるので、オン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる。
【００１３】
また、第１導電型ＳｉＣデプレッション領域の横方向に対しては均一の濃度で形成されるので、素子作成プロセスにおいて従来の様なより微細な寸法精度が不要になり、プロセスの再現性を向上できる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
この実施の形態に係る半導体装置は、図１の基本断面構造が横方向に折り返されて連続した断面構造を有する様に構成される。
【００１５】
図１の基本断面構造は、ｎ型低抵抗ＳｉＣ基板（半導体基板）３と、ｎ型低抵抗ＳｉＣ基板３上に形成されたｎ型ＳｉＣドリフト層（第１導電型ドリフト層）５と、ｎ型ＳｉＣドリフト層５上に選択的に形成されたｐ型ＳｉＣベース領域（第２導電型ベース領域）７と、ｎ型ＳｉＣドリフト層５上においてｐ型ＳｉＣベース領域７の側面に接する様に形成されたｎ型デプレッション領域（第１導電型デプッレション領域）９と、ｐ型ＳｉＣベース領域７の表層においてｐ型ＳｉＣベース領域７に囲まれる様に形成されたｎ型ＳｉＣソース領域（第１導電型ソース領域）１１と、ｎ型ＳｉＣソース領域１１上、ｐ型ＳｉＣベース領域７上およびｎ型デプレッション領域上に渡って形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１５と、ｐ型ＳｉＣベース領域７上およびｎ型ＳｉＣソース領域１１上に渡って形成されたソース電極１７と、ｎ型低抵抗ＳｉＣ基板３の下面に形成されたドレイン電極１９とを備える。
【００１６】
ｎ型ＳｉＣドリフト層５は、耐圧を保持するためのものであり、例えば１×１０15−３×１０16／ｃｍ3のドーピング濃度で形成され、且つ例えば３−１５μｍの層厚に形成される。
【００１７】
ｐ型ＳｉＣベース領域７は、ｎ型ＳｉＣソース領域１１の下側の部分７ａと、ｎ型ＳｉＣソース電極１７の下側の部分７ｂと、ｎ型ＳｉＣゲート電極１５の下側の部分７ｃとからなる。
【００１８】
ソース領域下側部分７ａは、例えば５×１０17−２×１０18／ｃｍ3のｐ型ドーピング濃度で形成され、且つ例えば０．７−１μｍ程度の層厚に形成される。
【００１９】
ソース電極下側部分（ｐ型コンタクト領域）７ｂは、ソース領域下側部分７のｐ型ドーピング濃度よりも高いｐ型濃度（例えば５×１０18−１×１０20／ｃｍ3）で形成され、且つ例えば０．７−１μｍ程度の層厚に形成される。
【００２０】
ゲート電極下側部分７ｃは、その横幅（チャネル長）Ｗ１が１μｍ程度以下のときは自己整合的に形成される事が望ましく、ソース領域下側部分７ａのｐ型ドーピング濃度（例えば５×１０17−２×１０18／ｃｍ3）よりも低いｐ型濃度で形成され、且つ例えば０．７−１μｍ程度の層厚またはそれよりやや薄い層厚に形成される。
【００２１】
尚、ゲート電極下側部分７ｃのうち、ｎ型ＳｉＣソース領域１１と同じ深さの部分（以後、浅深部分７ｃ−１と呼ぶ）（即ちチャネル領域を含む部分）と、ｎ型ＳｉＣソース領域１１より深い深さの部分（以後、奥深部分７ｃ−２）（即ちｎ型ＳｉＣドリフト層５との接合面を含む部分）とは、ドーピング濃度を異ならせても良く、ここではその例として、浅深部分７ｃ−１が奥深部分７ｃ−２よりも低いｐ型濃度になる様に形成される。この様にすることで、ＭＯＳチャネルの電流駆動能力を向上できるようになる。
【００２２】
ｎ型ＳｉＣソース領域１１は、接触抵抗の低い電極が形成可能な様にある程度高濃度（例えば１×１０19−３×１０19／ｃｍ3）のｎ型ドーピング濃度で形成され、且つ例えば０．２−０．４μｍ程度の層厚に形成される。
【００２３】
ｎ型デプレッション領域９の横幅（デプレッション領域長）Ｗ２は、例えば０．５μｍ程度に形成される。また、ｎ型デプレッション領域９は、ｎ型ＳｉＣドリフト層５のドーピング濃度よりも高いドーピング濃度で形成されると共に、その横方向に対しては均一の濃度で形成され且つその上下方向に対しては上層側（ここでは上層９ａおよび中層９ｂ）よりも下層側（ここでは下層９ｃ）の方が高濃度に形成される。尚、ここでは、ｎ型デプレッション領域９の上層側（ここでは上層９ａおよび中層９ｂ）は、例えば３×１０15−９×１０16／ｃｍ3のドーピング濃度に形成され、ｎ型デプレッション領域９の下層側（ここでは下層９ｃ）は、例えば９×１０15−３×１０17／ｃｍ3のドーピング濃度に形成される。
【００２４】
この様に、ｎ型デプレッション領域９をｎ型ＳｉＣドリフト層５のドーピング濃度よりも高いドーピング濃度で形成することで、素子としてのオン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる様になる。そして、ｎ型デプレッション領域９の横方向に対しては均一の濃度で形成し且つ上下方向に対しては上層側（ここでは上層９ａおよび中層９ｂ）よりも下層側（ここでは下層９ｃ）の方を高濃度に形成することで、効果的に素子としてのオン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる様になる。
【００２５】
【表１】
0004727426.tif 000002
【００２６】
表１は、上記の様に、ｎ型デプレッション領域９の上層９ａ（ゲート絶縁膜１３の近辺の層）、中層９ｂおよび下層９ｃ（ｎ型ＳｉＣドリフト層５との境界の近辺の層）のうち、下層９ｃのドーピング濃度を最高にした場合が最も効果的にオン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる事を検証した表である。
【００２７】
表１では、ｎ型デプレッション領域９のドーピング濃度を少なくともｎ型ＳｉＣドリフト層５の３倍のドーピング濃度とした場合において、ｎ型デプレッション領域９の上層９ａだけを更に３倍（従ってドリフト層５の９倍、以下同様）のドーピング濃度にした場合と、ｎ型デプレッション領域９の中層９ｂだけを更に３倍のドーピング濃度にした場合と、ｎ型デプレッション領域９の下層９ｃだけを更に３倍のドーピング濃度にした場合の３つの場合で、オン抵抗およびゲート絶縁膜中電界値を比較している。
【００２８】
尚、表１では、上記の比較を、ｐ型ＳｉＣベース領域７の奥深部分７ｃ−２がソース領域下側部分７ａと同程度に高濃度の場合と、ｐ型ＳｉＣベース領域７の奥深部分７ｃ−２がソース領域下側部分７ａよりも低濃度の場合とで行った結果を示してある。
【００２９】
表１から、ｎ型デプレッション領域９のうち、上層９ａまたは中層９ｂのドーピング濃度を高めるよりも下層９ｃのドーピング濃度を高めた方が、効果的にオン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる事、並びに耐圧（降伏電圧）が十分確保できる事が分かる。
【００３０】
また、表１から、従来技術の様にｎ型デプレッション領域９のうちのｐ型ＳｉＣベース領域７に近接した部分に限定して高濃度にしなくても、本願の様にｎ型デプレッション領域９の横方向（横幅Ｗ２方向）に対して均一にしても、オン抵抗の低減および耐圧におけるゲート絶縁膜中電界値を低減できる事、並びに耐圧が十分確保できる事が分かる。
【００３１】
次に、図２〜図９に基づきこの半導体装置の製造方法を説明する。
【００３２】
この半導体装置は、例えば、ドリフト層成長工程（図２）、ｐ型ＳｉＣベース領域注入工程（図３）、ｎ型ＳｉＣソース領域注入工程（図４）、ｎ型デプレッション領域注入工程（図５）、ｐ型コンタクト領域注入工程（図６）、ゲート絶縁膜・ゲート電極形成工程（図７）、ソース電極形成工程（図８）およびドレイン電極形成工程（図９）の順で作製される。尚、イオン注入種の活性化熱処理は、ゲート絶縁膜１３またはゲート電極１５の形成の直前にまとめて行ってもよく、またはその都度行ってもよい。
【００３３】
まずドリフト成長工程（図２）で、ｎ型低抵抗ＳｉＣ基板（半導体層）３上に、ドーピング濃度を制御しつつエピタキシャル成長によって、ｎ型層（第１導電型層）１００をその途中の層１００ａ（ｎ型デプレッション領域９の高濃度の下層９ｃになる部分）（ドーピング濃度：例えば９×１０15−３×１０17／ｃｍ3）がその途中の層１００ａ以外の部分１００ｂ，１００ｃ（ドーピング濃度：例えば１×１０15−３×１０16／ｃｍ3）よりもドーピング濃度の高い高濃度層となる様に形成し、そのｎ型層１００のうちの中間層（高濃度層）１００ａより下の下層部分１００ｃをｎ型ＳｉＣドリフト層５として用いる。
【００３４】
そして次のｐ型ＳｉＣベース領域注入工程（図３）で、ｎ型層１００のうちのドリフト層５以外の上層部分（上層１００ａおよび中間層１００ｂ）に、選択的にイオン注入を行ってｐ型ＳｉＣベース領域７を形成する。より詳細には、ｎ型層１００の上層部分（上層１００ａおよび中間層１００ｂ）のうち、ｐ型ＳｉＣベース領域７のソース領域下側部分７ａおよびソース電極下側部分７ｂにすべき部分７ａｂについては、まとめて例えば５×１０17−２×１０18／ｃｍ3のｐ型濃度とし、ｐ型ＳｉＣベース領域７の奥深部分７ｃ−２にすべき部分については、部分７ａｂよりも低いｐ型濃度とし、ｐ型ＳｉＣベース領域７の浅深部分７ｃ−１にすべき部分については、奥深部分７ｃ−２にすべき部分よりも低いｐ型濃度として、ｐ型ＳｉＣベース領域７（ここでは７ａｂ，７ｃ−１，７ｃ−２からなる部分）を形成する。
【００３５】
尚、後述のｐ型コンタクト領域注入工程（図６）で、部分７ａｂのうちのｐ型コンタクト領域７ｂ（図１参照）にすべき部分に別途選択的にイオン注入が行われてｐ型コンタクト領域７ｂが形成されて、ｐ型ＳｉＣベース領域７が最終的に完成される。
【００３６】
そしてｎ型ＳｉＣソース領域注入工程（図４）で、ｐ型ＳｉＣベース領域７の部分７ａｂの表層のうちのｎ型ＳｉＣソース領域１１とすべき部分に選択的にイオン注入を行って、例えば１×１０19−３×１０19／ｃｍ3の濃度のｎ型ＳｉＣソース領域１１を形成する。
【００３７】
尚、ｐ型ＳｉＣベース領域７およびｎ型ＳｉＣソース領域１１の形成の際は、それぞれ別の注入マスクを用いて形成してもよいが、注入マスクとしてテーパ構造や２層構造を用い、斜め方向のイオン注入や注入拡がりなどを用いることによって、１つのマスクあるいは１つのマスクに加工を加えたマスクによって自己整合的に形成してもよい。
【００３８】
そしてｎ型デプレッション領域注入工程（図５）で、ｎ型層１００の上層１００ｂのうちのｐ型ＳｉＣベース領域７にされなかった部分１００ｂ−１を、イオン注入によりｎ型ＳｉＣドリフト層５よりは高い濃度で且つｎ型デプレッション領域９の高濃度の下層９ｃより低い濃度（例えば３×１０15−９×１０16／ｃｍ3のｎ型濃度）に調整して、ｎ型デプレッション領域９の上中層９ａｂに成形する。
【００３９】
この様にｎ型デプレッション領域９の上中層９ａｂに仕上げられた部分１００ｂ−１と、ｎ型層１００の中間層（高濃度層）１００ａのうちのｐ型ＳｉＣベース領域７にされなかった部分１００ａ−１（ｎ型デプレッション領域９の高濃度の下層９ｃになる部分）とによってｎ型デプレッション領域９が構成される。
【００４０】
そしてｐ型コンタクト領域注入工程（図６）で、ｐ型ＳｉＣベース領域７の部分７ａｂのうちのｐ型コンタクト領域とすべき部分に選択的にイオン注入を行って、５×１０18−１×１０20／ｃｍ3のｐ型濃度のｐ型コンタクト領域７ｂを形成する（この結果、部分７ａｂのうちのｐ型コンタクト領域７ｂ以外の残部がソース領域下側層７ａとなる）。これによりｐ型ＳｉＣベース領域７が最終的に完成される。
【００４１】
そしてゲート絶縁膜・ゲート電極形成工程（図７）で、ｎ型ＳｉＣソース領域１１上、ｐ型ＳｉＣベース領域７上およびｎ型デプレッション領域９上に渡って順にゲート絶縁膜１３およびゲート電極１５を形成する。その際、ゲート絶縁膜１３は、シリコン酸化膜もしくはシリコン酸化窒化膜等を熱酸化、窒化、絶縁膜のデポ形成してあるいはこれらを併用して形成してもよい。
【００４２】
そしてソース電極形成工程（図８）で、ｐ型ＳｉＣベース領域７上およびｎ型ＳｉＣソース領域１１上に渡ってソース電極１７を形成する。そしてドレイン電極形成工程（図９）で、ｎ型低抵抗ＳｉＣ基板３の下面にドレイン電極１９を形成する。この様にして半導体装置が製造される。
【００４３】
尚、図１の構造は、ｎ型ＳｉＣドリフト層５を一様なドーピング濃度で成長させておいて、ｎ型デプレッション領域９について深さ方向に濃度分布ができる様にイオン注入を施して作製することもできるが、その様に作製すると、比較的深い位置（ｎ型デプレッション領域９の下層９ｃ）に比較的高濃度の注入をすることになって、注入種の活性化熱処理において、結晶性の回復が充分できない可能性が考えられる。
【００４４】
そこで、本願発明の様に、ｎ型ＳｉＣドリフト層５の成長時に、ｎ型デプレッション領域９のうちの下層側（ここでは下層９ｃ）についてのみ、上層側（ここでは上層９ａおよび中層９ｂ）よりも高濃度のドーピング濃度としておくことで、ｎ型デプレッション領域９を形成する際にｎ型デプレッション領域９の下層９ｃ（比較的深い位置）に比較的高濃度のイオン注入をする必要をなくし、注入種の活性化熱処理において結晶性の回復が充分可能となる様にしている。
【００４５】
その際、ｎ型デプレッション領域９の下層側（ここでは下層９ｃ）のドーピングはドリフト層成長のみで制御し、上層側（ここでは上層９ａおよび中層９ｂ）へのイオン注入の際には下層側にイオン注入を行わない様にしてもよく、または、ｎ型デプレッション領域９の下層側のドーピングを、ｎ型ＳｉＣドリフト層５へのドーピングによるものと、ｎ型デプレッション領域９の上層側へのイオン注入によるものとを足し合わせとしてもよい。
【００４６】
また、本願発明の製造方法では、ｎ型層１００の中間層１００ａ全体を（即ちｎ型デプレッション領域９の下層９ｃとなる部分だけでなくｐ型ＳｉＣベース領域７になる部分も）ｎ型の高濃度にするが、ｐ型ＳｉＣベース領域７は比較的高濃度のｐ型であるため、ｎ型層１００の中間層１００ａ全体を高濃度にしても、その事がｐ型ＳｉＣベース領域７の形成に影響を及ぼすことない。
【００４７】
以上の様に構成された半導体装置によれば、ｎ型デプレッション領域９は、ｎ型ＳｉＣドリフト層５のドーピング濃度よりも高いドーピング濃度で形成されると共に、その上下方向に対しては上層（例えば上層９ａおよび中層９ｂ）側よりも下層側（例えば下層９ｃ）の方が高濃度で形成されるので、素子としてのオン抵抗および耐圧におけるゲート絶縁膜中電界値を低減できる。
【００４８】
また、ｎ型デプレッション領域９の横方向に対しては均一の濃度で形成されるので、素子作成プロセスにおいて従来の様なより微細な寸法精度が不要になり、プロセスの再現性を向上できる。
【００４９】
また、ｎ型低抵抗ＳｉＣ基板３上に、エピタキシャル成長によって、ｎ型層１００をその途中の層１００ａがその層以外の部分１００ｂ，１００ｃよりもドーピング濃度の高い高濃度層となる様に形成し、ｎ型層１００のうちの高濃度層１００ａより下の下層部分１００ｃをｎ型ＳｉＣドリフト層５とし、ｎ型層１００のうちの残りの上層部分（上層１００ｂおよび中間層１００ｃ）に選択的にｐ型ＳｉＣベース領域７を形成し、その上層部分の残部をｎ型デプレッション領域９に成形するので、イオン注入法を用いずに、ｎ型デプレッション領域９の下層９ｃを高濃度にできる。
【００５０】
尚、この実施の形態において更に、図１０または図１１の様に、ゲート絶縁膜１３の真下に、ｎ型ＳｉＣソース領域１１、ｐ型ＳｉＣベース領域７およびｎ型デプレッション領域９に渡る様にチャネル層２３を設けてもよい。この様にチャネル層２３を設ける場合は、その導電型はｎ型でもｐ型でもよく、また、イオン注入種の活性化熱処理によって生じた表面荒れを改善するには、エピタキシャル成長によって図１０の様な構造となる様にチャネル層２３を形成するのが望ましく、活性化熱処理によって生じる表面荒れが少なければ、選択的なイオン注入によって図１１の様な構造となる様にチャネル層２３を形成してもよい。
【００５１】
尚、この様にチャネル層２３を設ける場合のイオン注入種の活性化熱処理は、図１１の様な構成となる様にチャネル層２３を設ける場合は、ゲート絶縁膜１３の形成前に、また図１０の様な構成となる様にチャネル層２３を設ける場合は、チャネル層２３の形成前に一括して行ってもよく、またそれぞれのイオン注入ごとに行ってもよい。
【００５２】
＜実施の形態２＞
上記の実施の形態１において、更に図１２，図１３または図１４の様に、ｎ型ＳｉＣドリフト層５とｐ型ＳｉＣベース領域７との間にｎ型デプレッション領域９の高濃度の下層９ｃの一部が介在する様にしてもよい。
【００５３】
尚、図１２は、図１の半導体装置（即ちチャネル層２３がない場合の半導体装置）に本実施の形態２を適用した場合の図であり、図１３は、図１０の半導体装置（即ちエピタキシャル成長によってチャネル層２３が設けられた場合の半導体装置）に本実施の形態２を適用した場合の図であり、図１４は、図１１の半導体装置（即ち選択的なイオン注入によってチャネル層２３が設けられた場合の半導体装置）に本実施の形態２を適用した場合の図である。
【００５４】
この様な構成にすれば、ｎ型デプレッション領域９からの電子の流れが、ｎ型デプレッション領域９の高濃度の下層９ｃを通じて、ｎ型デプレッション領域９の直下だけでなくｎ型ＳｉＣドリフト層５全体にも容易に拡散する様になり、素子としてのオン抵抗をより低減できる。
【００５５】
尚、この様にする場合は、上記の実施の形態１のｐ型ＳｉＣベース領域注入工程（図３）において、ｐ型ＳｉＣベース領域７（７ａｂ，７ｃからなる部分）とｎ型ＳｉＣドリフト層５との間にｎ型層１００の中間層（高濃度層）１００ｂが介在する様にｐ型ＳｉＣベース領域７を形成すればよい。
【００５６】
この様にすれば、イオン注入を行わずに、ｎ型ＳｉＣドリフト層５とｐ型ＳｉＣベース領域７との間にｎ型デプレッション領域９の高濃度の下層９ｃの一部を介在させることができる。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１に係る半導体装置の基本断面構造図である。
【図２】実施の形態１に係る半導体装置の製造方法におけるドリフト層成長工程を説明する図である。
【図３】実施の形態１に係る半導体装置の製造方法におけるｐ型ＳｉＣベース領域注入工程を説明する図である。
【図４】実施の形態１に係る半導体装置の製造方法におけるｎ型ＳｉＣソース領域注入工程を説明する図である。
【図５】実施の形態１に係る半導体装置の製造方法におけるｎ型デプレッション領域注入工程を説明する図である。
【図６】実施の形態１に係る半導体装置の製造方法におけるｐ型コンタクト領域注入工程を説明する図である。
【図７】実施の形態１に係る半導体装置の製造方法におけるゲート絶縁膜・ゲート電極形成工程を説明する図である。
【図８】実施の形態１に係る半導体装置の製造方法におけるソース電極形成工程を説明する図である。
【図９】実施の形態１に係る半導体装置の製造方法におけるドレイン電極形成工程を説明する図である。
【図１０】実施の形態１に係る半導体装置の変形例（チャネル層を備えた変形例）を説明する図である。
【図１１】実施の形態１に係る半導体装置の他の変形例（チャネル層を備えた他の変形例）を説明する図である。
【図１２】実施の形態２に係る半導体装置（図１に対応する構成）を説明する図である。
【図１３】実施の形態２に係る半導体装置（図１０に対応する構成）を説明する他の基本断面構造図である。
【図１４】実施の形態２に係る半導体装置（図１１に対応する構成）を説明する更に他の基本断面構造図である。
【符号の説明】
【００５８】
３  ｎ型低抵抗ＳｉＣ基板、５  ｎ型ＳｉＣドリフト層、７  ｐ型ＳｉＣベース領域、７ａ  ソース領域下側部分、７ｂ  ソース電極下側部分、７ｃ  ゲート電極下側部分、７ｃ−１  ゲート電極下側部分の浅深部分、７ｃ−２  ゲート電極下側部分の奥深部分、９  ｎ型デプレッション領域、９ａ  ｎ型デプレッション領域の上層、９ｂ  ｎ型デプレッション領域の中層、９ｃ  ｎ型デプレッション領域の下層、１１  ｎ型ＳｉＣソース領域、１３  ゲート絶縁膜、１５  ゲート電極、１７  ソース電極、１９  ドレイン電極、２３  チャネル層、１００  ｎ型層、１００ｂ  ｎ型層の上層、１００ｂ−１  上層１００のうちのｎ型デプレッション領域の上中層になる部分、１００ａ  ｎ型層の中間層（高濃度層）、１００ａ−１  中間層のうちのｎ型デプレッション領域の下層になる部分、Ｗ１  ゲート電極下側部分の横幅、Ｗ２  ｎ型デプレッション領域の横幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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