(57)【特許請求の範囲】
【請求項１】
第一導電形の第一領域、前記第一領域の主表面に選択的に形成された第二導電形の第二領域および前記第二領域の主表面に基準電位の異なる回路を分離するように選択的に形成された前記第一導電形の第三領域で構成される耐圧構造部を備えた半導体装置において、
前記耐圧構造部の前記第三領域に隣接して前記第二領域の主表面に選択的に形成された前記第一導電形の第四領域と前記耐圧構造部の前記第三領域の主表面に選択的に形成された前記第二導電形の第五領域とを電極とし、前記耐圧構造部によって分離された基準電位の異なる回路同士の信号伝達に用いられるダイオードを備えていることを特徴とする半導体装置。
【請求項２】
前記ダイオードは、前記第四領域および前記第五領域を前記耐圧構造部によって分離されている２つの回路の側に配置して高耐圧ダイオードを構成していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記耐圧構造部によって分離された基準電位の異なる回路を複数備えて高耐圧集積回路を構成していることを特徴とする請求項２記載の半導体装置。
【請求項４】
第一導電形の第一領域、前記第一領域の主表面に選択的に形成された第二導電形の第二領域および前記第二領域の主表面に基準電位の異なる回路を分離するように選択的に形成された前記第一導電形の第三領域を含む耐圧構造部と、
前記第二領域の主表面にて前記耐圧構造部を挟んで位置する一方の側に前記第三領域に隣接して選択的に形成されて電極を構成する前記第一導電形の第四領域と、
前記第三領域の主表面にて前記耐圧構造部を挟んで位置する他方の側の端に選択的に形成されて電極を構成する前記第二導電形の第五領域とを備え、前記耐圧構造部によって分離された基準電位の異なる回路同士の信号伝達に用いられることを特徴とする高耐圧ダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパワーデバイスの制御駆動用の高耐圧ＩＣに用いられる高耐圧ダイオード構造を持った半導体装置に関する。
【０００２】
【従来の技術】
３相交流モータを制御駆動する装置として、直流を３相交流に変換するインバータ装置が知られている。この電力変換装置の一例を図４に示す。
【０００３】
図４はインバータ装置の構成例を示す図である。
このインバータ装置は、端子Ｐ，Ｎに印加された直流電圧を３相交流に変換して３相交流モータ１０に供給するもので、グランド電位あるいはこれに近い低電位を基準電位としてスイッチング動作を行う下アーム基準回路またはグランド基準回路２０と、３相交流モータ１０の端子Ｕ，Ｖ，Ｗにおいて、インバータ装置の直流中間電位に相当し、スイッチング動作に応じて低電位と高電位との間で大きく変動する変動電位を基準電位としてスイッチング動作を行う上アーム基準回路３０とから構成されている。
【０００４】
グランド基準回路２０は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）とする半導体スイッチ２１〜２３と、ＦＷＤ（Free Wheel Diode）２４〜２６と、駆動回路２７〜２９とで構成されている。
【０００５】
上アーム基準回路３０も、たとえばＩＧＢＴとする半導体スイッチ３１〜３３と、ＦＷＤ３４〜３６と、駆動回路３７〜３９とで構成されている。
グランド基準回路２０および上アーム基準回路３０の駆動回路２７〜２９，３７〜３９はインタフェース回路（Ｉ／Ｆ）４０を介して制御部５０に接続されている。
【０００６】
制御部５０は、たとえばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などによって構成される。この制御部５０は、インタフェース回路４０を介して各駆動回路２７〜２９，３７〜３９を制御することにより、半導体スイッチ２１〜２３，３１〜３３をスイッチング動作させ、直流電圧から３相交流モータ１０に供給する３相交流を発生させる。制御部５０は、また、各駆動回路２７〜２９，３７〜３９から電源電圧異常、過電流状態、過熱状態などの不具合の発生を表すアラーム信号が送られてきた場合に、グランド基準回路２０および上アーム基準回路３０の動作を停止するよう制御する。
【０００７】
インタフェース回路４０は、グランド基準回路２０と制御部５０との間で情報の仲介を行うとともに、基準電位が異なる上アーム基準回路３０と制御部５０との間でも情報の仲介を行うよう構成されている。
【０００８】
図５は１相分の駆動回路およびその周辺部の詳細な構成を示す図である。
この図において、駆動回路として、グランド基準回路２０の駆動回路２７および上アーム基準回路３０の駆動回路３７を示してある。グランド基準回路２０の駆動回路２７は、電源監視部２７ａ、異常検出部２７ｂ、インタフェース部２７ｃおよびドライバ２７ｄによって構成され、上アーム基準回路３０の駆動回路３７も、同様に、電源監視部３７ａ、異常検出部３７ｂ、インタフェース部３７ｃおよびドライバ３７ｄによって構成されている。
【０００９】
まず、グランド基準回路２０の駆動回路２７において、電源監視部２７ａは、駆動回路２７に供給される電源電圧が正常範囲であるか否かを判定し、異常と判定した場合には、インタフェース部２７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１０】
異常検出部２７ｂは、半導体スイッチ２１に流れる電流と半導体スイッチ２１の温度とを監視しており、半導体スイッチ２１に過大な電流が流れた場合または半導体スイッチ２１が過熱した場合に、インタフェース部２７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１１】
インタフェース部２７ｃは、インタフェース回路４０を介して駆動回路２７と制御部５０との間でアラーム信号や半導体スイッチ２１を駆動する制御信号の受け渡しを行う。
【００１２】
ドライバ２７ｄは、インタフェース部２７ｃを介して制御部５０から供給された制御信号に応じて半導体スイッチ２１を駆動する。
上アーム基準回路３０の駆動回路３７において、電源監視部３７ａは、駆動回路３７に供給される電源電圧が正常範囲であるか否かを判定し、異常と判定した場合には、インタフェース部３７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１３】
異常検出部３７ｂは、半導体スイッチ３１に流れる電流と半導体スイッチ３１の温度とを監視しており、半導体スイッチ３１に過大な電流が流れた場合または半導体スイッチ３１が過熱した場合に、インタフェース部３７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１４】
インタフェース部３７ｃは、インタフェース回路４０を介して駆動回路３７と制御部５０との間でアラーム信号や半導体スイッチ３１を駆動する制御信号の受け渡しを行う。この場合、基準電位が一定でない駆動回路３７とグランドレベルを基準電位とする制御部５０との間で情報の授受ができるようインタフェース回路４０と協働して物理特性の整合を図るようにしている。
【００１５】
なお、グランド基準回路２０は、基準電位がグランドレベルであるため、駆動回路２７〜２９における電源監視は１箇所でよく、この例では、駆動回路２７に電源監視部２７ａを備えるようにしている。これに対し、上アーム基準回路３０の駆動回路３７〜３９では、基準電位がそれぞれ異なるため、各駆動回路３７〜３９に供給される電源は個別に検出する必要があり、したがって、他の駆動回路３８，３９も同じ電源監視部を備えている。
【００１６】
図６は上アーム基準回路からアラーム信号を伝達する部分の詳細を示す回路図である。
上アーム基準回路３０の駆動回路３７に設けられるインタフェース部３７ｃは、たとえばＮチャネルＭＯＳ型ＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）とするトランジスタ３７ｃａと、インバータ３７ｃｂと、電源３７ｃｃと、フリップフロップ３７ｃｄとから構成されている。また、インタフェース回路４０は、電源４０ａと、インバータ４０ｂと、抵抗４０ｃとによって構成されている。さらに、インタフェース部３７ｃとインタフェース回路４０とは、ダイオード６０によって接続されている。
【００１７】
インタフェース部３７ｃにおいて、電源３７ｃｃのプラス側は、インバータ３７ｃｂに接続され、マイナス側はインバータ３７ｃｂ、トランジスタ３７ｃａのソース、および駆動回路３７の基準電位部分（グランドパターン）に接続されている。フリップフロップ３７ｃｄの入力端子Ｓは、電源監視部３７ａおよび異常検出部３７ｂのアラーム信号を受けるようそれらの出力に接続され、出力端子Ｑは、インバータ３７ｃｂの入力に接続されている。インバータ３７ｃｂの出力は、トランジスタ３７ｃａのゲートに接続されている。
【００１８】
トランジスタ３７ｃａのドレインは、ダイオード６０のカソードに接続され、ダイオード６０のアノードは、インタフェース回路４０のインバータ４０ｂの入力および抵抗４０ｃの一端に接続されている。電源４０ａのプラス側は、インバータ４０ｂと抵抗４０ｃの他端に接続され、マイナス側は、インバータ４０ｂとインタフェース回路４０の基準電位部分（グランドパターン）に接続されている。
【００１９】
以上の構成において、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より高いとき、ダイオード６０は逆バイアスとなって遮断状態となる。一方、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より低いとき、ダイオード６０は順バイアスとなって導通状態となる。
【００２０】
ここで、電源監視部３７ａまたは異常検出部３７ｂが電源電圧の異常または半導体スイッチ３１の過電流状態または過熱状態を検出してアラーム信号を出したとする。このアラーム信号は、フリップフロップ３７ｃｄによってラッチされ、記憶される。すると、フリップフロップ３７ｃｄの出力信号はインバータ３７ｃｂを介してトランジスタ３７ｃａを駆動し、ＯＮ状態にする。
【００２１】
このとき、ダイオード６０が順バイアスの状態になっているか、逆バイアスから順バイアスの状態に遷移すると、”Ｈ”の状態であったインバータ４０ｂの入力は”Ｌ”の状態になり、インバータ４０ｂの出力が”Ｈ”の状態になってアラーム信号が制御部５０へ伝達される。制御部５０は、アラーム信号を受けると、すべての駆動回路２７〜２９，３７〜３９に対し半導体スイッチ２１〜２３，３１〜３３をＯＦＦにする制御信号を出力する。
【００２２】
このダイオードを利用して上アーム基準回路３０とインタフェース回路４０とを接続する構成は、本願出願人によって提案されたもので（特願平１１−３０３２４８号）、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より高くダイオード６０が逆バイアス状態となった場合に、そのドレインとインバータ４０ｂの入力側との電位差がすべてダイオード６０にかかることから、信号伝達用のトランジスタ３７ｃａとして、耐圧の低いＮチャネルＭＯＳ型ＦＥＴの使用が可能になり、したがって、高耐圧にする必要がなく、小さなサイズで形成することができるという利点を有しているものである。
【００２３】
以上のようなインバータ装置において、半導体スイッチ２１〜２３，３１〜３３とＦＷＤ２４〜２６，３４〜３６で構成されるパワー部に、これらのドライブ機能、電源電圧検出・保護、過電流検出・保護、過熱検出・保護などのインテリジェント機能を組み合わせて、ＩＰＭ（Intelligent Power Module）と呼ばれるパワーモジュールを構成することが行われている。
【００２４】
そして、近年、このようなＩＰＭの小型化、高機能化、低コスト化、低消費電流化のために、高耐圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）が、上下アームのドライバ機能や各種保護機能、インタフェース機能などを有するＩＣとして、使用されつつある。
【００２５】
高耐圧ＩＣは、半導体スイッチとして使用しているＩＧＢＴの素子耐圧である６００Ｖあるいは１２００Ｖといった高電圧を制御できる構造を有するＩＣであり、グランド電位を基準としたグランド基準回路２０の部分と、スイッチング動作に応じて変動する電位を基準とした上アーム基準回路３０の部分とが共存した構成となっている。
【００２６】
一般的に、高耐圧ＩＣは、上アーム基準回路とグランド基準回路との電位を分離するために耐圧構造を形成し、上アーム基準回路を耐圧構造で囲むような構成をしている。この耐圧構造の例として、ダブルリサーフ構造の断面概略を図７に示す。
【００２７】
図７はダブルリサーフ構造を用いた耐圧構造の断面概略図である。
このダブルリサーフ構造は、Ｐ基板７１の表面にＮ−領域７２を形成し、さらにその表面にＰ−領域７３を形成し、ＰＮ接合の逆バイアスを用いて、上アーム基準回路とグランド基準回路との電位を分離する構造である。この図において、ＧＮＤはグランド基準回路の基準電位、ＬＯＣＯＳは熱酸化膜、ＶＤＤＰは上アーム基準回路の電源、ＧＮＤＰは上アーム基準回路の基準電位を示している。
【００２８】
また、高耐圧ＩＣは、グランド基準回路と上アーム基準回路との間でアラーム信号の伝達を行うための高耐圧レベルシフタを有する。
高耐圧レベルシフタの内、特にレベルダウン機能について述べる。
【００２９】
レベルダウン回路は、上アーム基準回路のアラーム信号などをグランド基準回路の信号に変換する回路である。このレベルダウン回路には、たとえば特開平９−５５４９８号公報、特開平１０−２７８５３号公報などに示されているように、高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いる構造が一般的に用いられている。このレベルダウン回路を高耐圧ＩＣの上面から見た状態を図８に示す。
【００３０】
図８は高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
この図において、上アーム基準回路領域７５とグランド基準回路領域７６とは耐圧構造部７７にて分離されており、上アーム基準回路領域７５の中にレベルダウン回路の高耐圧のＰチャネルＭＯＳ型ＦＥＴ７８が形成されている。この例では、上アーム基準回路領域７５の中に２個のＰチャネルＭＯＳ型ＦＥＴ７８を形成した場合を示している。ＰチャネルＭＯＳ型ＦＥＴ７８のドレインは、レベルダウン回路の出力７９を構成している。
【００３１】
ここで、以上のようなレベルダウン回路に高耐圧のＰチャネルＭＯＳ型ＦＥＴではなく、上アーム基準回路７５とグランド基準回路７６とを接続する上述したダイオードを形成しようとする場合、ダイオードは上アーム基準回路領域７５の外側のグランド基準回路領域７６に形成される。このダイオードの形成例を図９に示す。
【００３２】
図９は高耐圧ダイオードを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
上アーム基準回路７５とグランド基準回路７６とを接続する高耐圧ダイオード８０は、上アーム基準回路領域７５の外側のグランド基準回路領域７６において、カソード８０ａおよびアノード８０ｂが耐圧構造部８０ｃにより分離されて形成される。
【００３３】
【発明が解決しようとする課題】
しかしながら、従来構成の高耐圧ＩＣでは、高耐圧のＰチャネルＭＯＳ型ＦＥＴのドレインは、グランド基準信号の出力となるため、さらに耐圧構造部７８ａを形成する必要がある。あるいは高耐圧ダイオードをグランド基準回路領域に形成するとすると、さらにその分、素子形成のための面積が必要になり、高耐圧ＩＣが大型化してしまうという問題点があった。
【００３４】
また、特開平９−５５４９８号公報に記載の図１３、図１４および特開平１０−２７８５３号公報に記載の図１０では、高耐圧のＰチャネルＭＯＳ型ＦＥＴを上アーム基準回路を分離する耐圧構造部の位置に形成しているが、高耐圧のＰチャネルＭＯＳ型ＦＥＴの耐圧構造部と上アーム基準回路を分離する耐圧構造部とを共用しているだけで、この場合も高耐圧ＩＣの面積が増大する。
【００３５】
さらに、特開平９−５５４９８号公報、特開平１０−２７８５３号公報のレベルダウン回路は、上アーム基準回路の電位が変動している間も信号の伝達を行うため、スイッチング時の瞬間的な電圧変動によって発生するノイズが誤ってアラーム信号として検出される可能性があり、誤動作が発生する問題がある。
【００３６】
本発明はこのような点に鑑みてなされたものであり、よりサイズが小さくしかも誤動作が発生し難いレベルダウン回路を持った半導体装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明では上記問題を解決するために、第一導電形の第一領域、前記第一領域の主表面に選択的に形成された第二導電形の第二領域および前記第二領域の主表面に基準電位の異なる回路を分離するように選択的に形成された前記第一導電形の第三領域で構成される耐圧構造部を備えた半導体装置において、前記耐圧構造部の前記第三領域に隣接して前記第二領域の主表面に選択的に形成された前記第一導電形の第四領域と前記耐圧構造部の前記第三領域の主表面に選択的に形成された前記第二導電形の第五領域とを電極とし、前記耐圧構造部によって分離された基準電位の異なる回路同士の信号伝達に用いられるダイオードを備えていることを特徴とする半導体装置が提供される。
【００３８】
このような半導体装置によれば、基準電位の異なる回路を分離している耐圧構造部にダイオードを作り込むようにしことにより、レベルダウン回路の耐圧構造部を挟んで形成される回路同士の信号伝達のためのダイオードを回路内に形成する必要がなく、チップ面積を小さくすることができる。また、ダイオードは一方の回路が他方の回路よりも高電位に変動しているときには信号伝達を行わないため、スイッチング時の瞬間的な電圧変動によって発生するノイズの影響を受けない構成にすることが可能になる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態として、図６に示した高耐圧ダイオードを用いたレベルダウン回路を高耐圧ＩＣに適用した場合を例に図面を参照して詳細に説明する。
【００４０】
図１は本発明による半導体装置の構造を有する高耐圧ＩＣの断面概略図である。
この図において、グランド基準回路８１と上アーム基準回路８２とは、Ｐ基板８３の表面にＮ−領域８４を形成し、その表面にＰ−領域８５を形成し、さらにその表面に熱酸化膜ＬＯＣＯＳを形成してダブルリサーフ構造を有する耐圧構造部８６によって分離されている。グランド基準回路８１および上アーム基準回路８２には、図示はしないが、前記した半導体スイッチ、ＦＷＤ、駆動回路などが形成されている。
【００４１】
グランド基準回路８１には、その基準電位ＧＮＤに接続するＰ＋領域８７が形成され、上アーム基準回路８２には、その電源ＶＤＤＰに接続するＮ＋領域８８および基準電位ＧＮＤＰに接続するＰ＋領域８９が形成されている。さらに、耐圧構造部８６のＰ−領域８５の上アーム基準回路８２側の端にＮ＋領域９０を形成し、Ｐ−領域８５に隣接するグランド基準回路８１にＰ＋領域９１を形成している。ここで、上アーム基準回路８２側のＰ−領域８５内に形成されたＮ＋領域９０をカソード、グランド基準回路８１側のＰ＋領域９１をアノードとする高耐圧ダイオードを構成している。この高耐圧ダイオードが、図６に例示したレベルダウン回路のダイオード６０に対応する。
【００４２】
図２は高耐圧ＩＣの高耐圧ダイオード周囲を上面から見た概略図である。
この図において、上アーム基準回路領域８２ａとグランド基準回路領域８１ａとは、ダブルリサーフ構造の耐圧構造部８６にて分離されている。そして、この耐圧構造部８６に高耐圧ダイオード９２〜９５が形成されている。なお、この図示の例では、耐圧構造部８６に４つの高耐圧ダイオード９２〜９５を形成した場合を示したが、この数は必要に応じて増減することができる。高耐圧ダイオード９２〜９５は、上アーム基準回路領域８２ａと接している側がカソード、グランド基準回路領域８１ａと接している側がアノードになっている。
【００４３】
図示はしないが、この上アーム基準回路領域８２ａの中にレベルダウン回路の低耐圧のＮチャネルＭＯＳ型ＦＥＴが形成され、そのドレインが高耐圧ダイオード９２〜９５のカソードに接続され、アノードがレベルダウン回路の出力９６〜９９を構成している。
【００４４】
次に、高耐圧ダイオード同士の電位的な分離および高耐圧ダイオードと耐圧構造部との電位的な分離について説明する。
図３は高耐圧ダイオードの分離の説明図である。
【００４５】
まず、高耐圧ダイオード同士の電位的な分離は、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５、カソードを形成するＮ＋領域９０を分離することで行われる。すなわち、図３において、高耐圧ダイオード９３，９４が隣接配置されているが、これらの間に位置する分離領域１００には、上述のアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５、カソードを形成するＮ＋領域９０は形成されておらず、高耐圧ダイオード９３，９４を互いに分離している。
【００４６】
また、高耐圧ダイオードと耐圧構造部との電位的な分離も、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５を分離することで行われる。すなわち、図３において、高耐圧ダイオード９４と耐圧構造部８６とが隣接配置されているが、これらの間に位置する分離領域１０１には、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａおよび図７に示したグランド基準回路の基準電位ＧＮＤの下のＰ＋領域、Ｐ領域を形成しないようにし、また、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５も形成しないようにすることで、高耐圧ダイオード９４と耐圧構造部８６とを分離することができる。高耐圧ダイオード９４のカソードを形成するＮ＋領域９０もこの分離領域１０１で終端となる。
【００４７】
なお、図３の耐圧構造部は曲率部に形成されているが、直線部分に形成することもできる。
本実施の形態によれば、高耐圧ダイオードは、図７に示した上アーム基準回路とグランド基準回路とを分離するために形成したダブルリサーフ構造の耐圧構造部に作り込むことができるため、耐圧構造部によって隔てられた上アーム基準回路の外側のグランド基準回路の領域に高耐圧ダイオードを形成する必要がないため、その分、チップ面積を大幅に縮小することが可能となる。
【００４８】
また、高耐圧ダイオードを図６に示したようなレベルダウン回路に適用した場合には、上アーム基準回路の基準電位が下がった時のみ信号を伝達するという機能を有するため、半導体スイッチのスイッチングによる上アーム基準回路の電位の変動に応じた電圧変動により発生するノイズでインバータ装置が誤動作してしまうというような心配はない。
【００４９】
また、同様に高耐圧ＩＣにおいて、耐圧構造部にＰ−領域を持たないリサーフ構造を用いているような場合には、図１に示すようなＰ−領域８５およびカソードのＮ＋領域９０を加えることで、高耐圧ダイオードを形成することが可能となる。
【００５０】
【発明の効果】
以上説明したように、本発明では、パワーデバイスの制御駆動用などに用いられる高耐圧ＩＣにおいて、上アーム基準回路とグランド基準回路とを分離する耐圧構造部をダブルリサーフ構造あるいはリサーフ構造とし、その耐圧構造部に高耐圧ダイオードを形成する構成にした。これにより、チップサイズの縮小によるコストダウンと、上アーム基準回路の電位変動による誤動作の防止を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明による半導体装置の構造を有する高耐圧ＩＣの断面概略図である。
【図２】高耐圧ＩＣの高耐圧ダイオード周囲を上面から見た概略図である。
【図３】高耐圧ダイオードの分離の説明図である。
【図４】インバータ装置の構成例を示す図である。
【図５】１相分の駆動回路およびその周辺部の詳細な構成を示す図である。
【図６】上アーム基準回路からアラーム信号を伝達する部分の詳細を示す回路図である。
【図７】ダブルリサーフ構造を用いた耐圧構造の断面概略図である。
【図８】高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
【図９】高耐圧ダイオードを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
【符号の説明】
１０  相交流モータ
２０  グランド基準回路
２１〜２３  半導体スイッチ
２４〜２６  ＦＷＤ
２７〜２９  駆動回路
２７ａ  電源監視部
２７ｂ  異常検出部
２７ｃ  インタフェース部
２７ｄ  ドライバ
３０  上アーム基準回路
３１〜３３  半導体スイッチ
３４〜３６  ＦＷＤ
３７〜３９  駆動回路
３７ａ  電源監視部
３７ｂ  異常検出部
３７ｃ  インタフェース部
３７ｃａ  トランジスタ
３７ｃｂ  インバータ
３７ｃｃ  電源
３７ｃｄ  フリップフロップ
３７ｄ  ドライバ
４０  インタフェース回路
４０ａ  電源
４０ｂ  インバータ
４０ｃ  抵抗
５０  制御部
６０  ダイオード
７１  Ｐ基板
７２  Ｎ−領域
７３  Ｐ−領域
７５  上アーム基準回路領域
７６  グランド基準回路領域
７７  耐圧構造部
７８  ＰチャネルＭＯＳ型ＦＥＴ
７８ａ  耐圧構造部
７９  レベルダウン回路の出力
８０  高耐圧ダイオード
８０ａ  カソード
８０ｂ  アノード
８０ｃ  耐圧構造部
８１  グランド基準回路
８１ａ  グランド基準回路領域
８２  上アーム基準回路
８２ａ  上アーム基準回路領域
８３  Ｐ基板
８４  Ｎ−領域
８５  Ｐ−領域
８６  耐圧構造部
８７  Ｐ＋領域
８８  Ｎ＋領域
８９  Ｐ＋領域
９０  Ｎ＋領域
９１  Ｐ＋領域
９１ａ  Ｐ領域
９２〜９５  高耐圧ダイオード
９６〜９９  レベルダウン回路の出力
１００，１０１  分離領域
ＬＯＣＯＳ  熱酸化膜
ＧＮＤ  グランド基準回路の基準電位
ＧＮＤＰ  上アーム基準回路の基準電位
ＶＤＤＰ  上アーム基準回路の電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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