(57)【特許請求の範囲】
【請求項１】
画像信号と非同期の第１のサンプリング周波数でサンプリングされた第１の音声信号を受け、画像信号に同期した第２のサンプリング周波数の第２の音声信号に変換して出力するサンプリング変換回路を備えたシステムであって、
前記第２のサンプリング周波数の前記第２の音声信号を生成するデジタルフィルタ回路と、
前記デジタルフィルタ回路のフィルタ係数を格納する記憶回路と、
前記記憶回路から所望のフィルタ係数を読み出すためのアドレスを生成するアドレス生成回路と、
前記デジタルフィルタ回路の動作クロックと出力サンプリング・タイミング信号を生成するカウンタ回路とを有し、
前記デジタルフィルタ回路が前記第１のサンプリング周波数と前記第２のサンプリング周波数との公倍数に相当する周波数を有する第３のサンプリング周波数によって前記第１の音声信号をオーバーサンプリングすることによって、前記第３のサンプリング周波数のサンプリングポイントのデータを有する中間音声信号を生成するものであり、
前記デジタルフィルタ回路が前記中間音声信号の前記第３のサンプリング周波数の前記サンプリングポイントの前記データを間引き処理することによって、前記第２のサンプリング周波数の前記第２の音声信号を生成することを特徴とするサンプリング変換回路を備えたシステム。
【請求項２】
前記サンプリングポイントはコンボリューション演算の際のサンプリングポイントであることを特徴とする請求項１に記載のサンプリング変換回路を備えたシステム。
【請求項３】
サンプリング周波数を変換する際に、前記サンプリングポイントの時間軸上の位置をずらす補正を所定の周期で行なうことを特徴とする請求項１または請求項２に記載のサンプリング変換回路を備えたシステム。
【請求項４】
前記所定の周期は、前記画像信号の１５フレーム毎であることを特徴とする請求項３に記載のサンプリング変換回路を備えたシステム。
【請求項５】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数とを比較してその結果に応じて行なうことを特徴とする請求項３に記載のサンプリング変換回路を備えたシステム。
【請求項６】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて補正量を変化させる制御であることを特徴とする請求項５に記載のサンプリング変換回路を備えたシステム。
【請求項７】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて、サンプリングポイントの位置をずらす第１の期間とサンプリングポイントの位置をずらさない第２の期間の割合を、所定の周期で変化させる制御であることを特徴とする請求項５に記載のサンプリング変換回路を備えたシステム。
【請求項８】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差とその累積値に応じて行なうことを特徴とする請求項６または７に記載のサンプリング変換回路を備えたシステム。
【請求項９】
前記公倍数は、前記第１の音声信号および第２の音声信号のそれぞれのサンプリング周波数の最小公倍数のｎ倍であり、ｎは２以上の正の整数であることを特徴とする請求項１に記載のサンプリング変換機能を備えたシステム。
【請求項１０】
第１の周波数から第２の周波数までの範囲内のいずれかの第１のサンプリング周波数でサンプリングされた第１の音声信号を受け、第２のサンプリング周波数の第２の音声信号に変換して出力するサンプリング変換機能を備えたシステムであって、
デジタルフィルタ回路であるポリフェーズフィルタ回路と、
前記ポリフェーズフィルタ回路のフィルタ係数を格納する不揮発性メモリと、
前記不揮発性メモリから所望のフィルタ係数を読み出すためのアドレスを生成するアドレス生成回路と、
前記ポリフェーズフィルタ回路の動作クロックと出力サンプリング・タイミング信号を生成するカウンタ回路とを有し、
前記ポリフェーズフィルタ回路が前記第１のサンプリング周波数と前記第２のサンプリング周波数との公倍数に相当する周波数を有する第３のサンプリング周波数によって前記第１の音声信号をオーバーサンプリングすることによって、前記第３のサンプリング周波数のサンプリングポイントのデータを有する中間音声信号を生成するものであり、
前記ポリフェーズフィルタ回路が前記中間音声信号の前記第３のサンプリング周波数の前記サンプリングポイントの前記データを間引き処理することによって、前記第２のサンプリング周波数の前記第２の音声信号を生成するものであり、
サンプリング周波数を変換する際に、前記第１のサンプリング周波数の第１の音声信号に対して共通のサンプリングポイントを用いるとともに、すべての周波数変換を前記ポリフェーズフィルタ回路で行ない、前記周波数変換のための積和演算に用いられるすべての前記フィルタ係数のうち対称をなす半数の係数を、複数のタップの係数の有効最大ビット数の和が同一となるもの同士を組み合わせて同一の領域に格納した前記不揮発性メモリから所望の係数が順次読み出されて、前記ポリフェーズフィルタに供給されることを特徴とするサンプリング変換機能を備えたシステム。
【請求項１１】
前記第１の周波数〜第２の周波数の範囲内のいずれかの周波数でサンプリングされた第１の音声信号は、３２ｋＨｚの音声信号または４４．１ｋＨｚの音声信号または４８ｋＨｚの音声信号であることを特徴とする請求項１０に記載のサンプリング変換機能を備えたシステム。
【請求項１２】
前記第１の音声信号は、画像信号と同期または非同期の音声信号であり、前記画像信号の１フレーム内に前記サンプリングポイントが４８０の整数倍存在することを特徴とする請求項１０に記載のサンプリング変換機能を備えたシステム。
【請求項１３】
サンプリング周波数を変換する際に、前記サンプリングポイントの時間軸上の位置をずらす補正を行なう制御機能を備え、
前記制御機能は、
前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて補正量を変化させる第１制御と、
前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて、サンプリングポイントの位置をずらす第１の期間とサンプリングポイントの位置をずらさない第２の期間の割合を、所定の周期で変化させる第２制御と、
を有し、第１制御および第２制御の実行と第１制御のみの実行とを切替え可能に構成されていることを特徴とする請求項１０に記載のサンプリング変換機能を備えたシステム。
【請求項１４】
前記所定の周期は、人間の可聴周波数範囲外の周波数に対応した周期であることを特徴とする請求項１３に記載のサンプリング変換機能を備えたシステム。
【請求項１５】
第１の周波数から第２の周波数までの範囲内のいずれかの第１のサンプリング周波数でサンプリングされた第１の音声信号を受け、第２のサンプリング周波数の第２の音声信号に変換して出力するサンプリング変換機能を備えたシステムであって、
前記第２のサンプリング周波数の前記第２の音声信号を生成するデジタルフィルタ回路と、
前記デジタルフィルタ回路のフィルタ係数を格納する記憶回路と、
前記記憶回路から所望のフィルタ係数を読み出すためのアドレスを生成するアドレス生成回路と、
前記デジタルフィルタ回路の動作クロックと出力サンプリング・タイミング信号を生成するカウンタ回路とを有し、
前記デジタルフィルタ回路が前記第１のサンプリング周波数と前記第２のサンプリング周波数との公倍数に相当する周波数を有する第３のサンプリング周波数によって前記第１の音声信号をオーバーサンプリングすることによって、前記第３のサンプリング周波数のサンプリングポイントのデータを有する中間音声信号を生成するものであり、
前記デジタルフィルタ回路が前記中間音声信号の前記第３のサンプリング周波数の前記サンプリングポイントの前記データを間引き処理することによって、前記第２のサンプリング周波数の前記第２の音声信号を生成するものであり、
サンプリング周波数を変換する際に、前記第１のサンプリング周波数の第１の音声信号に対して共通のサンプリングポイントを用い、前記サンプリングポイントの時間軸上の位置をずらす補正を所定の周期で行なうように構成されていることを特徴とするサンプリング変換機能を備えたシステム。
【請求項１６】
前記第１の音声信号は画像信号に同期した信号であり、前記所定の周期は前記画像信号の１５フレーム毎であることを特徴とする請求項１５に記載のサンプリング変換機能を備えたシステム。
【請求項１７】
前記所定の周期は、可聴周波数範囲外の周波数に対応した周期であることを特徴とする請求項１６に記載のサンプリング変換機能を備えたシステム。
【請求項１８】
前記第１の音声信号は、画像信号と同期または非同期の音声信号であり、前記画像信号の１フレーム内に前記サンプリングポイントが４８０の整数倍存在することを特徴とする請求項１５に記載のサンプリング変換機能を備えたシステム。
【請求項１９】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数とを比較してその結果に応じて行なうことを特徴とする請求項１８に記載のサンプリング変換機能を備えたシステム。
【請求項２０】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて補正量を変化させる制御であることを特徴とする請求項１９に記載のサンプリング変換機能を備えたシステム。
【請求項２１】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて、サンプリングポイントの位置をずらす第１の期間とサンプリングポイントの位置をずらさない第２の期間の割合を、所定の周期で変化させる制御であることを特徴とする請求項１９に記載のサンプリング変換機能を備えたシステム。
【請求項２２】
第１のサンプリング周波数でサンプリングされた第１の音声信号を受け、第２のサンプリング周波数の第２の音声信号に変換して出力するサンプリング変換回路を備えた半導体集積回路であって、
前記第２のサンプリング周波数の前記第２の音声信号を生成するデジタルフィルタ回路と、
前記デジタルフィルタ回路のフィルタ係数を格納する記憶回路と、
前記記憶回路から所望のフィルタ係数を読み出すためのアドレスを生成するアドレス生成回路と、
前記デジタルフィルタ回路の動作クロックと出力サンプリング・タイミング信号を生成するカウンタ回路とを有し、
前記デジタルフィルタ回路が前記第１のサンプリング周波数と前記第２のサンプリング周波数との公倍数に相当する周波数を有する第３のサンプリング周波数によって前記第１の音声信号をオーバーサンプリングすることによって、前記第３のサンプリング周波数のサンプリングポイントのデータを有する中間音声信号を生成するものであり、
前記デジタルフィルタ回路が前記中間音声信号の前記第３のサンプリング周波数の前記サンプリングポイントの前記データを間引き処理することによって、前記第２のサンプリング周波数の前記第２の音声信号を生成するものであり、
サンプリング周波数を変換する際に、前記第１のサンプリング周波数の第１の音声信号に対して共通のサンプリングポイントを用い、上記サンプリングポイントは第１の音声信号の前記第１のサンプリング周波数と第２のサンプリング周波数の最小公倍数のｎ倍（ｎは２以上の整数）であるようなサンプリング変換回路を備えた半導体集積回路。
【請求項２３】
サンプリング周波数を変換する際に、前記サンプリングポイントの時間軸上の位置をずらす補正を所定の周期で行なうことを特徴とする請求項２２に記載のサンプリング変換回路を備えた半導体集積回路。
【請求項２４】
前記第１の音声信号は画像信号に同期した信号であり、前記所定の周期は前記画像信号の１５フレーム毎であることを特徴とする請求項２３に記載の半導体集積回路。
【請求項２５】
前記所定の周期は、人間の可聴周波数範囲外の周波数に対応した周期であることを特徴とする請求項２４に記載の半導体集積回路。
【請求項２６】
前記第１の音声信号は、画像信号と同期または非同期の音声信号であり、前記画像信号の１フレーム内に前記サンプリングポイントが４８０の整数倍存在することを特徴とする請求項２２に記載の半導体集積回路。
【請求項２７】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数とを比較してその結果に応じて行なうことを特徴とする請求項２６に記載の半導体集積回路。
【請求項２８】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて補正量を変化させる制御であることを特徴とする請求項２７に記載の半導体集積回路。
【請求項２９】
前記サンプリングポイントの補正は、前記画像信号の１フレーム内にサンプリングされるべき入力サンプル数と実際に入力されたサンプル数との差に応じて、サンプリングポイントの位置をずらす第１の期間とサンプリングポイントの位置をずらさない第２の期間の割合を、所定の周期で変化させる制御であることを特徴とする請求項２７に記載の半導体集積回路。
【請求項３０】
前記第１の音声信号が画像信号と同期であっても非同期であっても上記サンプリング変換回路がサンプリング変換可能な請求項２２に記載の半導体集積回路。
【請求項３１】
請求項１、９，１１、１５に記載のシステムは半導体集積回路によって実行されることを特徴とする請求項１、９，１１、１５に記載のシステム。
【請求項３２】
上記所定の周期は、人間の可聴周波数帯域外の周波数に対応した周期であることを特徴としている請求項２９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理技術さらにはサンプリング変換に適用して有効な技術に関し、例えば画像信号に非同期でサンプリングされた入力音声信号を画像信号に同期しかつ入力音声信号のサンプリング周波数とは異なるサンプリング周波数の信号に変換して出力するサンプリング変換回路およびそれを用いたＤＶ（デジタル・ビデオ）デコーダに利用して有効な技術に関する。
【背景技術】
【０００２】
現在市場に提供されているＤＶカメラは、現行のテレビ放送の主流であるＮＴＳＣやＰＡＬシステムに対応したＤＶ規格を採用しているものが多い。ＤＶ規格には、画像信号と音声信号が同期するロックモードの他に画像信号と音声信号が非同期となるアンロックモードが存在する。一方、ＤＶＤ（デジタル・ビデオ・ディスク）レコーダにＩＥＥＥ１３９４インタフェースを搭載して、上記ＤＶカメラからの画像信号および音声信号を記録できるようにする場合、パソコンなど他のシステムとの接続を考えると、画像信号と音声信号を同期させて記録するのが望ましい。
【０００３】
また、ＤＶＤ規格では４８ｋＨｚのサンプリング周波数のみであるのに対し、ＤＶオーディオ規格には、３２ｋＨｚと４４．１ｋＨｚと４８ｋＨｚの３種類のサンプリングモードがある。従って、ＤＶカメラからの音声信号をＤＶＤのディスクに記録する場合、ＤＶＤレコーダは上記３つのサンプリング周波数の音声信号に対応していなくてはならない。そこで、本発明者らは、ＤＶＤレコーダのＤＶデコーダ部に音声信号のサンプリング変換回路を設けることについて検討した。
【０００４】
音声信号を画像信号に同期させる第１の方式は、入力デジタル音声信号をＤＡ変換回路で一旦アナログ信号に戻してから所望の周波数のクロックでサンプリングし直してＡＤ変換回路でデジタル信号に変換する方式である。音声信号を画像信号に同期させる第２の方式は、アンロックモードで１フレーム内のサンプル数が多い時は余分なデータを間引き、サンプル数が少ない時は不足データの補間を行なった後、サンプリング変換を行なう方式である。かかる方式を適用した発明としては、特許文献１に記載のものがある。
【０００５】
また、音声信号を画像信号に同期させる他の方式として、初めにオーディオ用に用意されたＰＬＬを用いて音声信号のデコード処理を行なった後、ビデオ信号と同期させた第２のＰＬＬを用いて新たな同期を作成し、これを用いて音声信号のサンプルレート処理を行なうようにした発明が提案されている（特許文献２）。
【特許文献１】特開２００２−２１５１９０号公報
【特許文献２】特開平１１−３１７９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
第１の方式にあっては、ビデオ信号処理用のＤＡ変換回路を使って音声信号を一旦アナログ信号に戻すという手も考えられるが、そのようにすると変換精度が低下するとともに、ＤＡ変換回路を音声信号の変換に使用してしまうと音声信号を記録しながらビデオ信号を記録するということができなくなる。そのため、ＤＡ変換回路とＡＤ変換回路をビデオ用とは別個に追加して設けなくてはならず、システムのコストアップを招くという課題がある。
【０００７】
一方、第２の方式は、データの間引きや補間によって雑音が発生し、音質が低下してしまうという課題がある。また、第３の方式は、ＰＬＬを使用する場合、位相比較器の出力を積分するフィルタが必要であり、ＤＶデコーダを半導体集積回路として構成する場合、一般にフィルタ容量は容量値が大きいため外付け容量素子を使用することとなるので、チップの外部端子数および部品点数が増加してコストアップを招くという課題がある。
【０００８】
この発明の目的は、ＤＡ変換回路およびＡＤ変換回路を新たに設けることなく音声信号を画像信号に同期させ、ＤＶデコーダの回路規模の大幅な増大を回避することができるサンプリング変換技術を提供することにある。
【０００９】
この発明の他の目的は、音声信号のサンプリング周波数変換に際して生じる雑音レベルを抑制し、再生音質を向上させることができるサンプリング変換技術を提供することにある。
【００１０】
この発明のさらに他の目的は、外付け素子を不要とし、もって外部端子数を減らしチップサイズの低減、部品点数の削減を可能にすることができるサンプリング変換技術を提供することにある。
【００１１】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、画像信号と非同期の第１のサンプリング周波数でサンプリングされた第１の音声信号を受け、画像信号に同期した第２のサンプリング周波数の第２の音声信号に変換して出力するサンプリング変換手段を備えたシステムにおいて、サンプリング周波数を変換する際に、短期的には非同期であるものの長期的には同期が取れている前記第１の音声信号および第２の音声信号のそれぞれのサンプリング周波数の公倍数に相当する周波数で、第１の音声信号をオーバーサンプリングするようにしたものである。
【００１３】
上記した手段によれば、ＤＡ変換回路およびＡＤ変換回路を新たに設けることなく音声信号を画像信号に同期させることができ、画像信号と音声信号を復号するＤＶデコーダの回路に利用した場合には回路規模の大幅な増大を回避することができる。
【００１４】
ここで、第１のサンプリング周波数が４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚのいずれかであり、第２のサンプリング周波数が４８ｋＨｚである場合、画像信号のフレーム期間における第１の音声信号の１サンプル期間を４８０の整数倍で分割したいずれか点に第２の音声信号のサンプリングポイントが存在するように、サンプリング変換を行なう。これにより、変換精度を向上させることができるとともに、変換に際して生じる雑音レベルを抑制することができる。
【００１５】
また、望ましくは、画像信号の１フレーム期間中に入力されるべき音声信号のサンプル数と実際に入力された音声信号のサンプル数とを比較して、その差に応じて前記サンプリングポイントを変更する制御を行なうようにする。これにより、入力音声信号または受信側のシステムのクロック信号にずれがあっても、精度の高い周波数変換が可能になる。
【００１６】
さらに、望ましくは、人間の可聴領域該の周波数に対応した制御周期を設定し、該制御周期内において、前記サンプリングポイントを変更する制御と変更しない制御をそれぞれ連続して行なうようにする。これにより、音声信号のサンプリング周波数変換に際して生じる雑音レベルを抑制し、再生音質を向上させることができる。さらに、本発明に従うと、外付けの容量素子を必要とするＰＬＬ回路が不要であるため、外部端子数を減らすことができ、それによってチップサイズの低減、部品点数の削減が可能になる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ＤＡ変換回路およびＡＤ変換回路を新たに設けることなく音声信号を画像信号に同期させ、ＤＶデコーダの回路規模の大幅な増大を回避することができるサンプリング変換回路を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の好適な実施例を図面に基づいて説明する。
ＤＶのオーディオ規格では、525-60システム(ＮＴＳＣ)、625-50システム(ＰＡＬ)という２種類のシステムに対して、サンプリング周波数が４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚの３種類のサンプリングモードが存在する。また、これらの各モードにはビデオ信号の１フレームあたりのサンプル数AF_SIZEの許容範囲が決められている。例えば、525-60システムでは、４８ｋＨｚモードのとき、サンプル数AF_SIZEが最小1580サンプル、最大1620サンプル、平均1601.6サンプルとされている。このように、サンプル数AF_SIZEが平均値からずれているモード、即ち、ビデオ信号のフレーム周期とオーディオのサンプリング周波数が所定の比率を保たないモードはアンロックモードと呼ばれている。
【００１９】
また、525-60システムにおいては、４８ｋＨｚモードの場合、始めの１フレーム目を1600サンプル、２〜５フレーム目を1602サンプルとし、これを繰り返すことで１フレームの平均レートを一定に保つロックモードが規定されている。ただし、このロックモードにあっては、５フレーム単位で考えると平均レートになっているが、１フレーム目では平均レートになっていない。かかるＤＶ規格に対応したサンプリング周波数４８ｋＨｚ，４４．１ｋＨｚ，３２ｋＨｚの３種類のオーディオ信号をＤＶＤに記録する場合、ビデオ信号と同期化する必要があるため、入力オーディオ信号をＤＶＤ規格に対応したサンプリング周波数４８ｋＨｚの信号に変換しなければならない。
【００２０】
本実施例のサンプリング変換回路は、この変換を２つの制御方式を用いて実現するようになっている。図１に、本実施例に係るサンプリング変換回路の概略構成を示す。
図１に示されているように、本実施例のサンプリング変換回路２００は、オーバーサンプリングで入力オーディオデータを取り込んで入力オーディオデータとフィルタ係数との積和演算（乗算及び加算）を行なって所定の周波数でサンプリングしたデータを出力するデジタルフィルタ２１０と、入力フレームタイミング信号やサンプリング周波数、サンプル数AF_SIZE、NTSC/PAL識別信号、ロックモード／アンロックモード識別信号を用いてサンプリング変換率を制御したり入力サンプルに対する出力サンプルの位置を求め出力サンプル位置情報もしくはタイミングを生成したりする制御回路２２０と、フィルタ係数が格納されているＲＯＭ２３０と、ＲＯＭ２３０から所望のフィルタ係数を読み出すためのアドレスを生成するＲＯＭアドレス生成回路２４０と、基準クロックφ０に基づいて入力オーディオ信号の周波数すなわち入力サンプル数に応じてデジタルフィルタ２１０を動作させるクロックや出力サンプリング・タイミングを与える信号を生成する可変分周回路２５０などから構成されている。
【００２１】
可変分周回路２５０は、入力周波数が決まると分周比が固定されデジタルフィルタ２１０の動作クロックφｃを生成する静的な可変分周回路（カウンタ）と、動作中においても分周比が変化されて出力サンプリング・タイミング信号φｓを生成する動的な可変分周回路（カウンタ）とからなり、各可変分周回路（カウンタ）の分周比は、制御回路２２０によってモードに応じて設定される。制御回路２２０は、入力されたオーディオストリームに含まれているサンプリング周波数やフレーム内サンプル数などからモードを知ることができる。
【００２２】
この実施例では、フィルタの係数を算出せずにＲＯＭに格納しておく方法をとっているが、必要な係数を随時算出するようにしても良い。デジタルフィルタ２１０にはＦＩＲ（有限インパルス応答）型フィルタであるポリフェーズフィルタが用いられる。
【００２３】
通常のＦＩＲフィルタを用いたサンプリング変換回路は、例えば図２（Ａ）に示すように、Ｎ倍のサンプリングポイントでオーバーサンプリングした入力データをディレイ回路ＤＬＹ１〜ＤＬＹｎで遅延させたものと所定のフィルタ係数との積を乗算器ＭＵＬ１〜ＭＵＬｎでとった値を合計してから１／Ｍに間引くことで変換後のサンプルデータを得る。
【００２４】
これに対し、ポリフェーズフィルタは、図２（Ｂ）に示すように、Ｎ倍のサンプリングポイントでオーバーサンプリングした入力データに対して出力サンプリングポイントに対応したフィルタ係数との積を乗算器ＭＵＬ１〜ＭＵＬｎでとった値を合計することで変換後のサンプルデータを得るもので、あたかも乗算器ＭＵＬ１〜ＭＵＬｎの前段で間引きを行なったかのように動作する。これにより、図２（Ａ）と図２（Ｂ）とを比較すると、同じ結果が得られることが分かる。一方、図２(Ｂ)のような積和演算を行なうと、図２（Ａ）の積和演算に比べて大幅に入力サンプリングデータとフィルタ係数との乗算回数を減らすことができる。
【００２５】
図２より、ポリフェーズフィルタにおける積和演算は、コンボリューション演算（畳み込み演算，重み付き平均演算）であることが分かる。ポリフェーズフィルタの原理に関しては、既刊行の書籍例えば（株）昭晃堂、１９９５年１０月発行「マルチレート信号処理」貴家仁志著ｐ５４〜ｐ６１等において説明されていて公知の技術であり、本発明においても同書に記載されているものと同様なポリフェーズフィルタを用いることができるので、詳しい説明は省略する。
【００２６】
なお、サンプリング変換回路にポリフェーズフィルタを用いオーバーサンプリング周波数として入力サンプリング周波数の最小公倍数の周波数を用いるようにした発明としては、特開平８−１２５４９３号公報に開示されているものがある。ただし、この先願発明は、１段目と２段目にて３倍のオーバーサンプリングでＦＩＲフィルタ演算を行ない、３段目にて４９倍のオーバーサンプリングでポリフェーズフィルタ演算を行なうようにしており、全部の演算をポリフェーズフィルタで行なう本願の発明とは異なっている。先願発明は、回路が複雑で大規模になるのを防止することを目的としているため、一部にポリフェーズフィルタ演算を行なうことが必須の条件となっている。
【００２７】
確かに、上記先願発明を適用した場合には、フィルタ係数が少なくてすむため、フィルタ係数をＲＯＭに格納しておくようにする場合、ＲＯＭの記憶容量を小さくすることができるという利点がある。これに対し、演算に関してはすべてにポリフェーズフィルタ演算を行なうため先願発明に比べてフィルタの規模は大きくなるが、本願の発明は後述のような工夫されたフィルタ係数の格納方法を用いることでＲＯＭの記憶容量を小さくするようにしているので、トータルの回路規模は先願のもの大差がなくなる。さらに、１段目と２段目にて３倍のオーバーサンプリングでＦＩＲフィルタ演算を行なう先願発明では、後述するようなサンプリングポイントの微調整が比較的面倒になるが、本願の発明ではサンプリングポイントの微調整が容易に行えるという利点もある。
【００２８】
また、実施例のサンプリング変換回路では、ロックモード／アンロックモードに関わらずデジタルフィルタ２１０から所定のサンプリング周波数でオーディオデータを出力させるべく入力に応じてサンプリング変換率を補正できるようにするため、制御回路２２０に、実際に入力されたオーディオデータのサンプル数を計数するカウンタが設けられている。
【００２９】
さらに、本実施例のサンプリング変換回路２００は、以下のような性能(1)〜(3)を有するように構成される。
【００３０】
(1)フィルタのタップ数
誤差のない理想的なサンプリング変換を実現するには、フィルタ２１０の積和の項の数（タップ数）を無限大にすればよいが、それは実現不可能である。一方、タップ数が小さすぎると帯域制限が不十分なため、折り返し雑音が発生してしまう。そのため、雑音レベルの仕様を満たす最小のタップ数を求めなければならない。本発明者らは、タップ数を決定するために、Ｃ言語シミュレーションモデルを作成して最適値の検討を行なった。
【００３１】
この際、入力サンプリング周波数が３２ｋＨｚ／４４．１ｋＨｚで、周波数が５０Ｈｚから２０ｋＨｚまでスイープする音源を用いた。その結果、タップ数が６４程度であれば、それ以上タップ数を大きくしても雑音レベルは変わらないことが分かった。そこで、本実施例では、フィルタ係数を格納するＲＯＭ２３０の容量を考慮して、フィルタ２１０のタップ数として５８タップを採用した。
【００３２】
(2)サンプル間分割数
サンプリング変換を行なうのは、入力信号のサンプリング周波数が３２ｋＨｚのときと４４．１ｋＨｚのときであり、それぞれ３２ｋＨｚから４８ｋＨｚ、４４．１ｋＨｚから４８ｋＨｚである。従って、周波数比は32kHz：48kHz＝２：３と44.1kHz：48kHz＝147：160である。一方、ビデオ信号のフレーム周期とオーディオ信号のサンプリング周波数の位相が同期しているときに誤差のない係数を持つためには、図３（Ａ）に示すように、入力信号のサンプリング周波数が３２ｋＨｚのときは入力サンプル間隔を３分割した点にサンプリングポイントを有する９６ｋＨｚのデータ列になるようにデータを補間することにより変換が可能、つまり３２ｋＨｚと４８ｋＨｚの最小公倍数である９６ｋＨｚの逆数の時間軸精度で仮想的に補間することにより変換が可能であることが分かる。
【００３３】
また、入力信号のサンプリング周波数が４４．１ｋＨｚのときは、図３（Ｂ）に示すように入力サンプル間隔を１６０分割した点にサンプリングポイントを有する７０５６ｋＨｚのデータ列になるようにデータを補間することにより変換が可能、つまり４４．１ｋＨｚから４８ｋＨｚへの変換の場合には、それらの最小公倍数である７０５６ｋＨｚの逆数の時間軸精度で仮想的に補間することにより変換が可能である。従って、４４．１ｋＨｚのときには１６０分割すればよいのであるが、入力側のサンプリング周波数として３２ｋＨｚ，４４．１ｋＨｚ，４８ｋＨｚの３つの周波数のいずれの周波数モードにも対応できるようにするには、図４に示すように、"３"と"１６０"の公倍数である４８０分割あるいはその整数倍の時間軸精度を持てば良いことになる。
【００３４】
しかしながら、ＤＶ規格のアンロックモードではフレーム内のサンプル数に許容範囲がある。そのため、特定の最小公倍数だけでは理想的な変換ができない。一方、性能を理想に近づけるためには時間軸精度をなるべく高く設定、すなわち、サンプル間の分割数をなるべく大きくすればよいが、それにはその分割数に対応した分だけフィルタ係数が必要になるため、フィルタ係数をＲＯＭに格納しておこうとすると、必要なＲＯＭの記憶容量が大きくなってしまう。また、分割数を小さくすると回路規模は小さくできるが、サンプリング誤差による雑音が発生してしまう。そのため、雑音レベルの仕様を満たすように、最小分割数を決定しなければならない。
【００３５】
本発明者らは、ビデオ信号とオーディオ信号が非同期であるアンロックモードのときでも雑音レベルの仕様を満たすフィルタとするために、(1)と同様の検討を行なった。その結果、４８０分割精度の２倍である９６０分割としたときに雑音レベルが仕様を満たす結果となったので、本実施例ではサンプル間分割数として９６０分割を採用し、フィルタの時間軸精度は１／９６０ｆｓとした。これより、必要なフィルタ係数の数は、タップ数×分割数＝５８×９６０＝５５６８０ワードとなる。
【００３６】
なお、上記サンプル間分割数は基準クロックを分周する分周器の出力で与えられ、３２ｋＨｚ，４４．１ｋＨｚ，４８ｋＨｚという３種類のサンプリングモードに応じて該分周器の分周比が設定される。これにより、各モードでサンプル間のパルス数が９６０個となるようなクロックが分周器から出力され、このクロックに従ってデジタルフィルタ２１０において入力オーディオデータとＲＯＭから読み出されたフィルタ係数との積和演算が行なわれる。そして、３２ｋＨｚモードのときは６４０（＝９６０×２／３）個目ごとに出力のサンプリングを行い、４４．１ｋＨｚモードのときは８８２（＝９６０×１４７／１６０）個目ごとに出力のサンプリングを行い、４８ｋＨｚモードのときは９６０（＝９６０×１／１）個目ごとに出力のサンプリングを行なうことで、サンプリング周波数変換がなされる。
【００３７】
(3)サンプリング周波数変換率の制御
ロックモードのとき入出力のサンプル数が整数比となるようにするため、図５のように、入力ビデオ信号の１５フレーム毎にサンプリング変換率を変化させていく制御方式とする。なぜなら、前述の通りＤＶのオーディオ規格には、３２ｋＨｚ，４４．１ｋＨｚ，４８ｋＨｚという３種類のサンプリングモードが存在し、ロックモードでは、例えば525-60システムの４８ｋＨｚモードの場合、始めの１フレーム目を1600サンプル、２〜５フレーム目を1602サンプルとし、これを繰り返すことで１フレームの平均レートを一定に保っているので、５フレーム周期で考えると平均レートになっているが、１フレームでは平均レートになっていない。
【００３８】
同様に525-60システムの３２ｋＨｚモードのときでは１５フレーム、625-50システムでは１フレーム周期で平均レートになるため、全てのモードで平均レートとなる１５フレーム毎にサンプリング変換率を変化させていく制御を行なうこととした。１５フレームを単位とすれば、ＮＴＳＣとＰＡＬのいずれの方式でもロックモードのとき入力のサンプル数は必ず整数となり、誤差を持たないためである。
【００３９】
ここで、１５フレーム毎にサンプリング変換率を制御する方法として、１５フレーム期間中のサンプル数"AF_SIZE"の累計値(すなわち、消費されるべきサンプル数)と回路に入力されたサンプル数(すなわち、実際に消費されたサンプル数)との差分"differ"を求め、この差分値"differ"と差分値の累計値"diff_sum"に応じてサンプリング変換率を決定するという制御方式を考える。この制御において、サンプリング変換率をフィルタの時間軸分解能である９６０で正規化し、さらにロックモードのときのサンプリング変換率"src_tgt"という数値と、"src_tgt"からの変動分"delta"という数値との和で表すことにする。
【００４０】
このような数値表現を用いることにより、図５に示すように、"src_tgt"と"delta"の和ａ，ａ'……を２倍，３倍……として行くことで、出力サンプル位置(入力サンプル位置に対する出力サンプルの時間情報)を求めることができる。このとき、出力サンプル位置と入力サンプル位置との差ｂは、２倍，３倍……と増加して行く。なお、サンプリング変換率は、データストリームより得られるサンプリング周波数の情報からモードを知り、該モードに応じて決定することができる。
【００４１】
因みに、サンプリング変換率をフィルタの時間軸分解能である９６０で正規化することにより、３２ｋＨｚモードのときのサンプリング変換率"src_tgt"は"６４０"、４４．１ｋＨｚモードのときのサンプリング変換率"src_tgt"は"８８２"、４８ｋＨｚモードのときのサンプリング変換率"src_tgt"は"９６０"となる。ロックモードに４４．１ｋＨｚモードがないのにサンプリング変換率"src_tgt"を設けているのは、これらのサンプリング変換率"src_tgt"はロックモード時のみならずアンロックモード時にも用いられるものであり、アンロックモードの４４．１ｋＨｚモード時においても基準となるサンプリング変換率が必要となるためである。なお、本実施例のサンプリング変換回路は、サンプリング変換率"src_tgt"として"８８２"がなくとも"６４０"または"９６０"を用いることで動作可能であるが、"８８２"を設けることにより後述の"delta"や"duty"による調整が容易になる。
【００４２】
より具体的には、図６に示すように、ある期間Ｔ０を制御周期とし、その期間Ｔ０の間に入力されるｍ１個のサンプルからｎ個のサンプルを出力する場合を考えると、期間Ｔ０１おける入力サンプルの数"ｍ１"を計数するとともに、入力サンプリング周波数から入力するべきサンプル数を求め、計数した"ｍ１"と比較する。この比較結果から、制御量"delta"を決定し、サンプリング変換率(src_tgt)ａ２の値を求める。次の期間Ｔ０２はａ２から出力サンプル位置を決定するので、期間Ｔ０２のサンプリング変換率が変わる。そして、その期間Ｔ０２で、ｍ２個のサンプルが入力されたとすると、同様に入力サンプリング周波数から求めた入力すべきサンプル数と計数値ｍ２とを比較し、"delta"の値から次の期間Ｔ０３でのサンプリング変換率を決定するという動作を繰り返して行く。
【００４３】
しかし、上記"delta"による制御においては、±１変化させるだけで１５フレームでは最大２５（＝１６００×１５÷９６０）サンプル変化することになる。そのため、１５フレーム毎の差分値の誤差が大きくなってしまうので、その誤差分を低減する補正制御を行なうことにした。この補正制御は、整数のみならず小数点以下の調整を行えるようにするものである。具体的には、ある期間内に＋０．１したい場合には、その期間を１０に分けて、１０回のうち１回だけ１１／１０を入れ、残りの９回は１０／１０を繰り返すことで実現する。
【００４４】
同様にして、−０．１したい場合には、１０回のうち１回だけ９／１０を入れ、残りの９回は１０／１０を繰り返すことで実現できる。また、＋０．０１をしたい場合には、その期間を１００に分けて、１００回のうち１回だけ１０１／１００を入れ、残りの９９回は１００／１００を繰り返すことで実現する。さらに、＋０．００１をしたい場合には、その期間を１０００に分けて、１０００回のうち１回だけ１００１／１０００を入れ、残りの９９９回は１０００／１０００を繰り返すことで実現する。入力サンプリング周波数はせいぜい数１０ｋＨｚに過ぎないのに対し、ＤＶデコーダを含む論理ＬＳＩとして数１０〜数１００ＭＨｚのクロックで動作させることができるものを容易に設計できるため、上記のような手法によりサンプリング変換率の小数点以下の調整を行なうことができる。
【００４５】
さらに、本実施例においては、かかる補正制御により発生する音の揺れが可聴周波数帯域外になるように、補正の周期を決定した。すなわち、出力サンプリング周波数が４８ｋＨｚであるので、１フレーム（１６００サンプル）毎に補正を行なうと補正制御により発生する音の揺れによる雑音の周波数は３０Ｈｚ（＝４８[kHz]／１６００）であり、可聴周波数帯域（２０Ｈｚ〜２００００Ｈｚ）に入ってしまうが、4096サンプル出力する期間を１周期とすると、補正制御により発生する音の揺れによる雑音の周波数は次式のようになり、
(出力サンプリング周波数)／4096＝48[kHz]／4096≒11.72[Hz]
可聴周波数帯域から外れることとなる。
【００４６】
より具体的には、前述の差分値"differ"と差分値の累計値"diff_sum"に応じて決定される"duty"という数値を新たに発生させ、この"duty"の値により、図７に示すように、4096サンプル（２．５６フレーム）中の"duty"の絶対値分だけサンプルの変換率を増減させる制御を行なう。このような制御をすることにより、入力が非同期であるときにも対応したサンプリング変換を実現する。
【００４７】
また、このような制御を行なうことによって、図８に示すように、デューティ制御期間Ｔ２内においてサンプリング変換率が２回変化することになるが、この制御周期Ｔ２を可聴周波数域外（実施例では１０Ｈｚ以下）に決めることによって、音の揺らぎが聞こえないようにすることができる。なお、変動分"delta"に基づいて行なう前記サンプリング位置の補正も１５フレーム毎に行なっているので可聴周波数域外であり、その補正制御に伴う音の揺らぎは人間の耳には聞こえない。
【００４８】
次に、上記サンプリング周波数変換率の制御方法を適用した場合の具体的な手順を説明する。
ここでは、１例として入力がＮＴＳＣ方式のロックモードの４８ｋＨｚモードである場合を考える。このとき、入力サンプル数は１フレーム目が１６００個、２〜５フレームがそれぞれ１６０２個と定められているため、５フレームのトータルでは入力サンプル数は８００８個、１５フレームでは入力サンプル数は２４０２４個である。一方、出力サンプリング周波数は４８ｋＨｚであるので、出力サンプル数は１フレームあたり１６００個、１５フレームで２４０００個である。従って、入力サンプル数と出力サンプル数の差は１５フレームあたり２４個と非常に小さな値となる。
【００４９】
このサンプル数の差を埋めるため、入力サンプル数を１５フレーム単位で計数して、次の１５フレーム中における出力サンプルの周期を決定する。ここで、２４０２４／２４０００を実現するのに、２４００／２４００を（２４００−２４）回繰り返し、２４０１／２４００を２４回繰り返すことで達成できる。これは、例えば１０００２／１００００を実現するのに、１０００／１０００を（１０００−２）回繰り返し、１００１／１０００を２回繰り返すことで達成できることから分かるであろう。
【００５０】
本実施例においては、９６０／９６０と９６１／９６０を用いてサンプリング周波数変換率の制御を行なっている。オーディオ信号がビデオ信号に同期している場合すなわちロックモードの場合には１／９６０を用いることで誤差が生じないようにすることができる。オーディオ信号がビデオ信号に同期していない場合には誤差が生じるが、その誤差は１／９６０で済む。同様にして、１０００２／１００００を実現するのに、１００００／１００００を（１００００−２０）回繰り返し、１０００１／１００００を２０回繰り返すことで達成できることから、９６００／９６００と９６０１／９６００を用いてサンプリング周波数変換率の制御を行なうようにしても良い。
【００５１】
ここで、１００００／１００００を（１００００−２０）回繰り返し、１０００１／１００００を２０回繰り返す場合に、１０００１／１００００を等間隔で入れる代わりに、１０００１／１００００を連続して２０回繰り返した後で１００００／１００００を（１００００−２０）回繰り返すようにしても同じ結果となる。これが、前述したサンプリング周波数変換率のデューティ制御に相当する。
【００５２】
上記のようなサンプリング周波数変換率の制御は、図１の可変分周器２５０に対して、サンプリング変換率"src_tgt"と変動分"delta"を時間軸情報として与え、分周比（カウント数）を動的に変化させることで達成される。具体的には、カウント数"９６００"を９５９回与えるごとに、カウント数"９６０１"を１回与えることで、周波数変換率の１／９６０の微調整が可能になる。サンプリング変換率"src_tgt"と変動分"delta"を生成する回路については、後述するが、シグマデルタ変調器を用いることも可能である。
【００５３】
次に、前述した構成を有するデジタルフィルタに使用されるタップ数が"５８"で時間軸精度が１／９６０ｆｓのときのフィルタ係数を、図１のＲＯＭ２３０に格納する方法を説明する。
【００５４】
なお、ＲＯＭ２３０は、すべてのフィルタ係数を格納しようとすると、次式で示す記憶容量を必要とする。具体的には、フィルタ係数のビット数をＮ（＝１７）、(タップ数)×(時間軸精度)をワード数とすると、
Ｎ[bit]×((タップ数)×(時間軸精度))[word]
＝17[bit]×(58×960)[word] ＝17[bit]×55680[word]    ……（１）
である。このような記憶容量を有するＲＯＭをチップに内蔵させようとすると、チップサイズが大幅に増加してしまう。そこで、本実施例では、以下のようにしてフィルタ係数ＲＯＭ２３０に格納させるようにして、ＲＯＭの記憶容量の低減を図ることとした。
【００５５】
図９は、横軸にタップ番号、縦軸に係数値をとってフィルタ係数を図示したものを示す。
図９から明らかなように、フィルタ係数は、左右対称な構成となっているので、半分のデータのみを格納すればよい。また、フィルタ係数の値を決定する標本化関数のサンプリング周波数を、入力信号のサンプリング周波数またはその整数分の１とした場合、フィルタ係数の正負の切り替わり点は、図１０に示すようにタップの切り替わりと等しくなる。なお、標本化関数とはサンプリングポイントでサンプリング変換されたそれぞれの値を標本化関数と演算させることにサンプリング変換前の元の信号に復元可能なものである。したがって、何番目のタップであるか分かりさえすれば、フィルタ係数の正負を知ることができる。そこで、本実施例では、フィルタ係数を全て正数と扱い、符号ビットを削減することとした。
【００５６】
また、図９から分かるように、フィルタ係数はメインローブ（タップの中間付近）に比べてサイドローブの値ほど小さくなっている。そのため、サイドローブのタップに対応するフィルタ係数のビット幅を小さくできる。そこで、本実施例では、フィルタ係数のビット幅をぎりぎりまで低減するとともに、ビットの長さの異なるフィルタ係数同士をうまく組み合わせて、図１１に示すようにデータを格納することで、ＲＯＭの記憶容量を減すようにした。この方式を用いることにより、32[bit]×8192[word]（＝３２ｋバイト）のＲＯＭに、55680word分のフィルタ係数を効率よく格納することができる。これにより、図１２のように、１７ビットで表現されたすべてのタップのフィルタ係数を順番に格納する方式に比べて、７２．３％もＲＯＭの記憶容量を削減することができるようになる。
【００５７】
図１１において、符号"Ｔａｐ２８"，"Ｔａｐ２７"……が付されている領域はそれぞれ２８番目と２７番目のタップの係数が格納される領域であり、例えば符号"Ｔａｐ２８"が付されている領域には、２８番目のタップの１６ビットのフィルタ係数が９６０個格納され、符号"Ｔａｐ２７"が付されている領域には、２７番目のタップの１４ビットのフィルタ係数が９６０個格納され、符号"Ｔａｐ１"が付されている領域には、１番目のタップの２ビットのフィルタ係数が９６０個格納されている。前述の式（１）でフィルタ係数のビット数を１７ビットとしておきながら、図１１においては、一番長い２８番目のタップのフィルタ係数を１６ビットとしているのは、正または負を示す符号を省略して各係数をＲＯＭに格納しているためである。
【００５８】
なお、括弧内に示されている符号"Ｔａｐ２９"，"Ｔａｐ３０"……は、２９番目，３０番目……の係数が"Ｔａｐ２８"，"Ｔａｐ２７"……の係数でそれぞれ代用されることを意味している。また、各段の領域間のスペースは係数の格納に使用されない、未使用領域を意味している。このように、飛び飛びの領域に係数を格納することにより、各係数を読み出すためのアドレスの生成が容易となり、アドレス生成回路の規模を小さくすることができる。因みに、各タップの係数はタップの番号とオフセット値とから計算することができるアドレスによって読み出しが行なわれる。
【００５９】
ここで、フィルタ係数の格納の仕方は、図１１に限定されるものでなく、フィルタの標本化関数のサンプリング周波数がサンプリング周波数の整数分の１の場合にも同様なフィルタ係数の格納の仕方が適用することができる。すなわち、例えばフィルタ２１０の標本化関数のサンプリング周波数をサンプリング周波数の２分の１としたときのフィルタ係数は図１３に示すようになり、この場合もフィルタ係数の正負の切替り点がタップの切替り点と等しくなるため、符号ビットを削減することができる。また、各タップにおいてフィルタ係数のビット数を係数の最大値を表現できるビット数（有効最大ビット数）まで削減する。そして、これらの係数を、例えば図１４に示すように同一アドレスに適宜組み合わせて格納することで、６４ビット×６１４４ワードのＲＯＭに効率よく格納することができる。
【００６０】
図１６には、図１１に示すようにフィルタ係数が格納されたＲＯＭから順次フィルタ係数を読み出すアドレス生成回路２４０が、また図１５には該アドレス生成回路２４０や可変分周回路２５０へ与える制御情報を生成する制御情報回路２２１の構成例が示されている。図１５の制御情報回路２２１は制御回路２２０内に設けられる。
【００６１】
アドレス生成回路２４０は、基本的にはタップ番号"TAP_No"と当該タップ番号に対応する記憶領域の先頭アドレスからのオフセットによりアドレスを生成する。ここで、オフセットとしては、図１５の制御情報回路２２１から供給される入力サンプル間隔における出力サンプル位置を示す情報"tgt_cnt"を用いる。これにより、"TAP_No"と "tgt_cnt"とからアドレスが生成され、所望のフィルタ係数が係数ＲＯＭ２３０から読み出されてＦＩＲフィルタ２１０へ供給される。
【００６２】
図１５に示されているように、制御情報回路２２１は、１５フレーム内のオーディオデータのサンプル数AF_SIZEの累計値ΣAF_SIZEと１５フレームで実際に入力されたオーディオデータのサンプル数"incnt"との差分"differ"をとる減算器ＡＳＣ１と、得られた差分"differ"を累積する加算器ＡＤＤ１および累積値"diff_sum"を保持するレジスタＲＥＧ１と、加算器ＡＤＤ１の出力またはレジスタＲＥＧ１の値を選択してレジスタＲＥＧ１へ送るセレクタＳＥＬ１と、上記差分"differ"とその累積値"diff_sum"とから前述の"duty"と"delta"を算出するロジック回路ＡＬＵを備える。
【００６３】
"delta"には例えば±１，±２，±４，±８，±１６，±３２などの値が用いられ、"duty"は０または１／４０９５〜４０９５／４０９６の範囲のいずれかの値とされる。具体的には、"differ"と"diff_sum"が共に小さい場合は"delta"を変化させてサンプリング位置を調整し、"differ"と"diff_sum"が共に大きい場合は"duty"を変化させてサンプリング位置を調整し、"differ"が小さく"diff_sum"が大きい場合や"differ"が大きく"diff_sum"が小さい場合にはまず"duty"を変化させそれでも充分でないときは"delta"を変化させてサンプリング位置を調整するようにロジック回路ＡＬＵが動作する。
【００６４】
なお、"diff_sum" を監視する回路を設けて、"diff_sum"がかなり大きくなったような場合に、ロジック回路ＡＬＵが"delta"のみ生成し"duty"は生成しないように切替え制御可能に構成するようにしても良い。また、最初に変換を開始するときは"delta"と"duty"として、入力サンプリング周波数等に応じて適当な初期値を与えるようにすると良い。そして、最初に決めた初期値が所望の値から大きくずれていたような場合には、初期値を再設定するようにするのが望ましい。
【００６５】
図１５の制御情報回路２２１は、さらに出力サンプル数"outcnt"を"４０９６"で割った値が"duty"よりも大きいか小さいかを"duty"の正負（増やす方向か減らす方向か）に応じて判定する判定回路ＪＤＧ１，ＪＤＧ２と、入力サンプリング周波数に応じて"src_tgt"の値を選択するセレクタＳＥＬ２と、選択された"src_tgt"と上記"delta"とを加算する加算器ＡＤＤ２と、判定回路ＪＤＧ１の出力に応じて前記加算器ＡＤＤ２の出力または該出力をマイナス"１"した値のいずれかを選択するセレクタＳＥＬ３と、判定回路ＪＤＧ２の出力に応じて該セレクタＳＥＬ３の出力または該出力をプラス"１"した値のいずれかを選択するセレクタＳＥＬ４を備える。
【００６６】
セレクタＳＥＬ４により選択された値は、加算器ＡＤＤ３の一方の入力端子に供給される。加算器ＡＤＤ３の他方の入力端子には、レジスタＲＥＧ２に保持されている値がフィードバックされ、加算された値"tgt_pre"に９６０を足した値または"tgt_pre"それ自身または"tgt_pre"から９６０を引いた値のいずれかが"tgt_pre"の大きさに応じてセレクタＳＥＬ５によって選択され、該選択された値がレジスタＲＥＧ２にラッチされる。そして、該レジスタＲＥＧ２の保持値が"９６０"か否かが判定され、ＲＥＧ２の保持値が"９６０"でないときはＲＥＧ２の保持値がまたＲＥＧ２の保持値が"９６０"のときは"０"がセレクタＳＥＬ６によって選択されて出力サンプル位置情報"tgt_cnt" として出力されるようになっている。
【００６７】
アドレス生成回路２４０は、図１６に示されているように、前記出力サンプル位置情報"tgt_cnt"を保持するレジスタ２４１と、ブロックの先頭からのオフセット値である"tgt_cnt"をブロック終端からのオフセット値に変換するため"９６０"から出力サンプル位置情報"tgt_cnt"を引いた値を求めそれを保持する減算&レジスタ２４２と、タップ番号"TAP_No"から当該タップ番号に対応するフィルタ係数が格納されているＲＯＭ内ブロックの先頭アドレスの上位ビット（図１１の"００００"や"１０２４"等の１１ビット以上）を算出するアドレス算出回路２４３と、該算出アドレスを１０２４倍すなわち１０ビット上位側へシフトするビットシフタ２４４と、シフトされたアドレスと前記レジスタＲＥＧ３，ＲＥＧ４の値とを加算する加算器２４５ａ，２４５ｂを備える。
【００６８】
また、アドレス生成回路２４０は、タップ番号"TAP_No"が"２９"以下かそれ以上かを判定する判定回路２４６と、判定結果に応じて加算器２４５ａまたは２４５ｂのいずれかの出力を選択してＲＯＭアドレスとして係数ＲＯＭ２３０へ供給するセレクタ２４７と、読み出された１ブロック内の１行分のデータの中からタップ番号"TAP_No"に対応したデータを選出する係数データ選出回路２４８と、タップ番号"TAP_No"に基づいて係数が正か負かを示す符号を生成して出力する符号生成回路２４９を備える。
【００６９】
係数データ選出回路２４８が設けられているのは、図１１に示されているように、ＲＯＭ内の同一のブロックには、例えばＴａｐ２８，Ｔａｐ２７，Ｔａｐ１のように複数のタップのフィルタ係数が格納されており、本実施例では、ＲＯＭ２３０からこれら複数のタップのフィルタ係数を同時に読み出すように構成されているためである。
【００７０】
次に、前記実施例のサンプリング変換回路を利用した応用システムの例を、図１７を用いて説明する。図１７は、ＤＶＤレコーダの構成図を示すもので、前記実施例のサンプリング変換回路は、ＤＶＤレコーダ用信号処理ＬＳＩ１００にＩＥＥＥ１３９４インタフェースを介して入力されるＤＶカメラ４１０等からの画像信号および音声信号を復号するＤＶデコーダ１２０内に設けられる。
【００７１】
ＤＶＤレコーダ用信号処理ＬＳＩ１００は、ＩＥＥＥ１３９４インタフェースとしてのリンク層１１０、ＤＶカメラ４１０等からの画像信号および音声信号をデコードするＤＶデコーダ１２０、ＤＶデコーダ１２０によりデコードされた信号とチューナなどからの信号を切り替えるスイッチ１３０、復号された画像信号および音声信号をＭＰＥＧ方式に従って符号化するＭＰＥＧエンコーダ１４０、符号化された信号をＤＶＤドライバ４２０やハードディス記憶装置４３０へ出力したりこれらのデバイスから入力された再生信号を取り込む暗号処理機能を有するＡＴＡＰＩインタフェース部１５０、取り込まれた再生信号を復号するＭＰＥＧデコーダ１６０、復号された映像信号に画面上に表示させたい情報を合成するオンスクリーンディスプレイ回路１７０、映像信号をＮＴＳＣ方式のディスプレイ４４０に適合した信号に変換して出力するＮＴＳＣエンコーダ１８０、復号された音声信号やオーディオ入力端子から入力された音声信号を合成して出力するオーディオ信号処理回路１９０、チップ内部全体を制御するマイクロプロセッサＣＰＵなどを含んで成り、単結晶シリコンのような半導体チップに半導体集積回路として形成される。
【００７２】
ＤＶデコーダ１２０は、図１８に示されているように、ＩＥＥＥ１３９４インタフェースとしてのリンク層１１０を介して入力されたデータストリームから、ビデオストリームとオーディオストリームを分離したりフレーム同期信号を生成したりする信号分離回路１２１と、ＪＰＥＧ規格等により符号化されて送られてくるビデオ信号を復号するビデオ信号処理回路１２２と、復号されたビデオ信号を出力側の同期基準信号φ０に同期させて出力するビデオ信号同期化回路１２３と、オーディオストリームからオーディオデータを取り出したりサンプリング周波数やフレーム内サンプル数など情報を抽出したりするオーディオ信号処理回路１２４と、前記実施例のサンプリング変換回路２００に対して上記同期基準信号φ０に同期したクロックφrefを与えるクロック発生回路１２５などから構成されている。
【００７３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば前記実施例では、出力のサンプリングポイントを調整するために変動分"delta"とデューティ"duty"を用いているが、変動分"delta"のみによる調整も可能である。
【００７４】
また、前記実施例では、入力周波数が３２ｋＨｚと４４．１ｋＨｚと４８ｋＨｚのオーディオデータを４８ｋＨｚのオーディオデータに変換するサンプリング変換回路に本発明を適用した場合を説明したが、３２ｋＨｚと４８ｋＨｚのオーディオデータを４４．１ｋＨｚのオーディオデータに変換するサンプリング変換回路など任意のサンプリング周波数の信号を任意のサンプリング周波数の信号に変換する場合に適用することができる。
【００７５】
また、本発明の実施例を適用することにより、音声信号のサンプリング周波数変換に際して生じる雑音レベルを抑制し、再生音質を向上させることができるサンプリング変換回路を実現することができる。
【００７６】
さらに、外付け素子が不要であり、外部端子数を減らしてチップサイズの低減、部品点数の削減を可能なサンプリング変換回路を実現することができる。
【産業上の利用可能性】
【００７７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＶＤレコーダ用信号処理ＬＳＩに設けられるＤＶデコーダのサンプリング変換回路に適用したものを説明したが、本発明はそれに限定されるものでなく、入力信号をその周波数と異なる周波数の信号に変換して出力する周波数変換回路一般に利用することができる。また、実施例では、サンプリング変換回路のデジタルフィルタとしてポリフェーズフィルタを用いたものを説明したが、本発明のフィルタ係数のＲＯＭへの格納方法は、ポリフェーズフィルタ用のフィルタ係数をＲＯＭへ格納する場合のみならずフィルタ係数を使用するデジタルフィルタ一般に利用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施例に係るサンプリング変換回路の概略構成を示すブロック図である。
【図２】図２（Ａ）は通常のＦＩＲフィルタを用いたサンプリング変換回路の概念を示す説明図、図２（Ｂ）は本発明の実施例におけるポリフェーズフィルタを用いたサンプリング変換回路の概念を示す説明図である。
【図３】実施例に係るサンプリング変換回路におけるサンプリング周波数とサンプリングポイントとの関係を示す説明図である。
【図４】ＤＶ規格のオーディオデータをＤＶＤ規格の４８ｋＨｚのデータに変換する場合のサンプリングの仕方を説明するための説明図である。
【図５】実施例におけるサンプリング変換率の制御の仕方を示すタイミングチャートである。
【図６】本実施例におけるサンプリング変換率の制御の仕方を示す説明図である。
【図７】実施例におけるサンプリング変換率のデューティ制御のタイミングを示すタイミングチャートである。
【図８】実施例におけるサンプリング変換率のデューティ制御の仕方を示す説明図である。
【図９】実施例におけるサンプリング変換回路のＦＩＲフィルタに用いられるフィルタ係数を図示した説明図である。
【図１０】図９に示されているフィルタ係数の半分を各タップの正負に対応させて図示した説明図である。
【図１１】本実施例におけるサンプリング変換回路のＦＩＲフィルタに用いられるフィルタ係数をＲＯＭに格納する場合の格納の仕方を図示した説明図である。
【図１２】ＦＩＲフィルタに用いられるフィルタ係数をＲＯＭに格納する場合の一般的な格納の仕方を図示した説明図である。
【図１３】ＦＩＲフィルタの標本化関数のサンプリング周波数をサンプリング周波数の２分の１としたときのフィルタ係数を図示した説明図である。
【図１４】図１３のフィルタ係数をＲＯＭに格納する場合の格納の仕方の例を図示した説明図である。
【図１５】実施例における制御情報回路の構成例を示すブロック図である。
【図１６】フィルタ係数が格納されたＲＯＭから順次フィルタ係数を読み出すアドレス生成回路の構成例を示すブロック図である。
【図１７】実施例のサンプリング変換回路を利用した応用システムの例を示すブロック図である。
【図１８】実施例のサンプリング変換回路を用いたＤＶデコーダの構成例を示すブロック図である。
【符号の説明】
【００７９】
１００  ＤＶＤレコーダ用信号処理ＬＳＩ
１１０  ＩＥＥＥ１３９４リンク層
１２０  ＤＶデコーダ
１４０  ＭＰＥＧエンコーダ
１５０  ＡＴＡＰＩインタフェース部
１６０  ＭＰＥＧデコーダ
１７０  オンスクリーンディスプレイ回路
１８０  ＮＴＳＣエンコーダ
１９０  オーディオ信号処理回路
２００  サンプリング変換回路
２１０  デジタルフィルタ
２２０  制御回路
２２１  制御情報回路
２３０  フィルタ係数格納用ＲＯＭ
２４０  アドレス生成回路
２５０  可変分周回路
【図１】
0004651311.tif 000002
【図２】
0004651311.tif 000003
【図３】
0004651311.tif 000004
【図４】
0004651311.tif 000005
【図５】
0004651311.tif 000006
【図６】
0004651311.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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