(57)【特許請求の範囲】
【請求項１】
複数の電極端子が設けられた半導体チップと、
ポリイミド上に形成された膜状キャパシタを有するシート状基板と、
一方の表面に、前記半導体チップの前記電極端子に対応して配置されたチップ接続端子と前記シート状基板の前記膜状キャパシタの一方の電極端子に対応して配置されたグランド端子、および、他方の表面に、前記チップ接続端子と前記グランド端子とに接続し、外部基板に実装するための外部接続端子とを有する実装基板とを備え、
前記シート状基板は、前記半導体チップと前記実装基板との間に介挿され、
前記半導体チップの前記電極端子と前記チップ接続端子とが接続され、
前記膜状キャパシタの前記一方の電極端子は前記グランド端子に接続され、他方の電極端子は前記半導体チップの前記電極端子のうちのあらかじめ設定した電極端子に接続されたことを特徴とするキャパシタ搭載型半導体装置。
【請求項２】
前記シート状基板に形成される前記膜状キャパシタが、前記シート状基板の両面に形成されたことを特徴とする請求項１に記載のキャパシタ搭載型半導体装置。
【請求項３】
前記シート状基板は、前記膜状キャパシタと接続される膜状インダクタまたは膜状抵抗をさらに備え、
前記膜状インダクタまたは前記膜状抵抗は第１電極端子と第２電極端子を有し、前記第１電極端子は前記半導体チップの前記電極端子のうちのあらかじめ設定した電極端子に接続されるとともに、前記第２電極端子は前記膜状キャパシタの前記他方の電極端子に接続されることを特徴とする請求項１に記載のキャパシタ搭載型半導体装置。
【請求項４】
前記実装基板上に前記シート状基板を配置し、前記シート状基板上に前記半導体チップを配置したとき、前記シート状基板と前記実装基板とは、前記膜状キャパシタの前記一方の電極端子と前記他方の電極端子と前記実装基板の前記チップ接続端子と前記グランド端子とがそれぞれ露出した形状を有し、
前記半導体チップの前記電極端子と前記チップ接続端子、前記膜状キャパシタの前記一方の電極端子と前記グランド端子、および前記膜状キャパシタの前記他方の電極端子と前記半導体チップの前記電極端子が、それぞれワイヤリードにより接続されていることを特徴とする請求項１に記載のキャパシタ搭載型半導体装置。
【請求項５】
複数の電極端子が設けられた半導体チップと、
少なくとも膜状キャパシタを有するシート状基板と、
一方の表面に、前記半導体チップの前記電極端子に対応して配置されたチップ接続端子と前記シート状基板の前記膜状キャパシタの一方の電極端子に対応して配置されたグランド端子、および、他方の表面に、前記チップ接続端子と前記グランド端子とに接続し、外部基板に実装するための外部接続端子とを有する実装基板とを備え、
前記シート状基板は、前記半導体チップと前記実装基板との間に介挿され、
前記半導体チップの前記電極端子と前記チップ接続端子とが接続され、
前記膜状キャパシタの前記一方の電極端子は前記グランド端子に接続され、他方の電極端子は前記半導体チップの前記電極端子のうちのあらかじめ設定した電極端子に接続されたキャパシタ搭載型半導体装置であって、
前記半導体チップは、前記電極端子の表面に突起電極がさらに設けられており、
前記シート状基板は、前記突起電極に対応する位置に貫通孔を有し、前記一方の電極端子および前記他方の電極端子は前記貫通孔まで延在されており、
前記シート状基板が前記半導体チップの前記突起電極形成面に貼り合されるとともに、前記シート状基板の前記貫通孔に前記半導体チップの前記突起電極が挿入され、
前記シート状基板よりも突出した前記突起電極と前記チップ接続端子とが接続されることを特徴とするキャパシタ搭載型半導体装置。
【請求項６】
前記シート状基板は前記半導体チップと同じ外形を有することを特徴とする請求項５に記載のキャパシタ搭載型半導体装置。
【請求項７】
前記一方の電極端子および前記他方の電極端子は、前記突起電極と前記チップ接続端子とを接続する導電性接続部材により、前記突起電極と前記チップ接続端子との接続時に同時に前記グランド端子およびあらかじめ設定した前記電極端子に接続されることを特徴とする請求項５に記載のキャパシタ搭載型半導体装置。
【請求項８】
複数の電極端子が設けられた半導体チップと、
少なくとも膜状キャパシタを有するシート状基板と、
一方の表面に、前記半導体チップの前記電極端子に対応して配置されたチップ接続端子と前記シート状基板の前記膜状キャパシタの一方の電極端子に対応して配置されたグランド端子、および、他方の表面に、前記チップ接続端子と前記グランド端子とに接続し、外部基板に実装するための外部接続端子とを有する実装基板とを備え、
前記シート状基板は、前記半導体チップと前記実装基板との間に介挿され、
前記半導体チップの前記電極端子と前記チップ接続端子とが接続され、
前記膜状キャパシタの前記一方の電極端子は前記グランド端子に接続され、他方の電極端子は前記半導体チップの前記電極端子のうちのあらかじめ設定した電極端子に接続されたキャパシタ搭載型半導体装置であって、
前記半導体チップは、前記電極端子の表面に突起電極がさらに設けられており、
前記シート状基板は、前記一方の電極端子および前記他方の電極端子が前記半導体チップのあらかじめ設定した前記電極端子の形成されている領域まで延在され、かつ、前記領域の前記シート状基板には前記突起電極を挿入する貫通孔が設けられ、
前記シート状基板が前記半導体チップの前記突起電極形成面に貼り合されるとともに、前記シート状基板の前記貫通孔に前記半導体チップのあらかじめ設定した前記突起電極が挿入され、
前記シート状基板よりも突出した前記突起電極と前記チップ接続端子とが接続されることを特徴とするキャパシタ搭載型半導体装置。
【請求項９】
前記シート状基板は前記半導体チップの外形よりも小さい外形を有し、前記シート状基板の少なくとも前記貫通孔が設けられた部分は前記半導体チップの外形まで延在して設けられていることを特徴とする請求項８に記載のキャパシタ搭載型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のノイズ除去を行うためのキャパシタをパッケージ中に一体化して搭載したキャパシタ搭載型半導体装置に関する。
【背景技術】
【０００２】
従来、半導体チップが実装基板に搭載されてなる半導体装置では、ノイズを吸収するためにチップキャパシタが半導体装置を実装する回路基板に取り付けられている。しかし、チップキャパシタを回路基板に取り付けると、半導体チップとチップキャパシタとの配線長が長くなる。このため、ノイズ吸収が充分でなくなり、デカップリングキャパシタとしての性能が低下する。また、チップキャパシタを含めて半導体装置全体を小型化できないという課題があった。
【０００３】
そこで、キャパシタを内蔵したインターポーザあるいは半導体チップと実装基板との間にキャパシタ機能を有する素子を配置することで、小型化を実現するための開発が行われている。
【０００４】
例えば、特開２００１−３２６３０５号公報（以下、「特許文献１」と記す）に、以下のような構成が開示されている。
【０００５】
特許文献１には、インターポーザの突起電極形成面とは反対側の面上にキャパシタを形成した構成が示されている。これにより、インターポーザに組み込まれたキャパシタを半導体チップの直下の極めて近接した位置に配置できるため、デカップリングキャパシタとしての性能を充分発揮させることができる。また、複数個のキャパシタを、インターポーザの作製時に同時に作り込めるため製造コストも低減できる。
【０００６】
また、特開２００３−１４２６２４号公報（以下、「特許文献２」と記す）には、バイパスコンデンサなどの受動素子を内蔵するインターポーザの製造方法が開示されている。特許文献２には、受動素子を内蔵したインターポーザをベース基板上に形成するインターポーザ形成工程と、ベース基板上に形成された状態のインターポーザに少なくとも１つの半導体チップを実装する半導体チップ実装工程と、ベース基板をインターポーザから分離し、インターポーザの他方の面を露出させるベース基板分離工程と、インターポーザの他方の面に露出した電極パッドを介してインターポーザを実装基板に実装するインターポーザ実装工程とを有する製造方法が示されている。
【０００７】
この製造方法では、インターポーザに半導体チップを実装するまでの間、インターポーザはベース基板に固定されている。そのため、インターポーザはベース基板で補強される。また、ベース基板を除去した後であっても、半導体チップが実装されているため、この半導体チップが補強機能を果たす。これにより、インターポーザの製造工程における変形や損傷を防止しながら、バイパスコンデンサを内蔵した薄型のインターポーザを実現できる。
【０００８】
さらに、特開２００４−５５７６９号公報（以下、「特許文献３」と記す）には、実装基板と、この上に実装された半導体チップと、半導体チップの高周波領域での安定動作を可能にするキャパシタとを備えた構成が開示されている。そして、キャパシタは半導体チップ下面の電極パッドと電気的に接続されている。また、キャパシタを形成した基板の厚さは、半導体チップの突起電極の高さよりも小さいか、あるいは等しいように構成されている。この時、キャパシタはシリコンやガラスなどの平滑性を有する基板上に作製されている。そして、キャパシタを基板側から研磨するなどにより、基板の厚さを半導体チップの実装基板への実装時の突起電極高さより小さいか、あるいは同程度の高さにしている。これにより、半導体チップとキャパシタ間の配線長を最短距離にすることができる。
【０００９】
上記特許文献１では、インターポーザを形成するときにキャパシタも同時に形成している。このキャパシタとしては、ＳＴＯ（ストロンチウム・チタン酸化物）などを用いている。
【００１０】
しかし、ＳＴＯは、良好な誘電体特性を得るために、比較的高い温度で形成することが必要であり、かつ絶縁体基材の表面が平滑であることも要求される。このために、絶縁体基材として、一般的に用いられるプリント基板用の樹脂基材ではなく、シリコンやガラスあるいはポリイミド樹脂などを用いる必要がある。また、絶縁体基材上にキャパシタおよびスルーホールや配線パターンなどを形成するため、製造工程が複雑となり、しかも歩留まりを高くすることも困難である。
【００１１】
また、特許文献２では、ベース基板上にキャパシタを内蔵したインターポーザを形成し、半導体チップをこのインターポーザに実装した後、ベース基板を除去して実装基板に実装している。すなわち、このインターポーザは、インターポーザとして必要なスルーホールや配線パターンなどの形成に加えて、キャパシタを形成する必要がある。このため、ベース基板としてシリコン基板を用い、キャパシタ用の誘電体膜としてＢＳＴ膜（バリウム・ストロンチウム・チタン酸化膜）を形成している。したがって、特許文献２においてもインターポーザの製造工程が複雑となり、歩留まりも高くできない。
【００１２】
上記特許文献１や特許文献２は、インターポーザにキャパシタを内蔵する構成を開示している。しかし、インターポーザを作製する工程は、上述したように複雑となるため歩留まりを高くできず、インターポーザを安価に製造することが困難である。
【００１３】
これに対して、特許文献３は、半導体チップと実装基板との間に薄膜キャパシタを配置した構成である。すなわち、薄膜キャパシタのみが形成された基板を半導体チップと実装基板との間に配置して実装するので、製造工程も簡単となる。
【００１４】
しかしながら、薄膜キャパシタはシリコン基板やガラス基板を用いて、その上に形成される。このため、半導体チップの突起電極の高さと薄膜キャパシタを形成するシリコン基板の厚みとを、それぞれ正確に制御する必要がある。例えば、薄膜キャパシタが形成されるシリコン基板の厚みの方が厚くなると、半導体チップはフリップチップ実装するときの加圧力により回路形成面が損傷を受ける場合がある。また、半導体チップと実装基板との間にアンダーフィル樹脂を確実に充填することも困難となり、信頼性が低下するという課題もある。
【発明の開示】
【００１５】
本発明のキャパシタ搭載型半導体装置は、複数の電極端子が設けられた半導体チップと、膜状キャパシタを有するシート状基板と、一方の表面に、半導体チップの電極端子に対応して配置されたチップ接続端子とシート状基板の膜状キャパシタの一方の電極端子に対応して配置されたグランド端子、および他方の表面に、チップ接続端子とグランド端子とに接続し、外部基板に実装するための外部接続端子とを有する実装基板とを備え、シート状基板は半導体チップと実装基板との間に介挿され、半導体チップの電極端子とチップ接続端子とが接続され、膜状キャパシタの一方の電極端子はグランド端子に接続され、他方の電極端子は半導体チップの電極端子のうちのあらかじめ設定した電極端子に接続された構成からなる。
【００１６】
この構成により、半導体チップと実装基板との間にキャパシタを有するシート状基板を介挿しても、半導体装置としての高さを従来の構成と同じ程度にすることができる。この結果、薄型で、かつ小型としながら、ノイズ防止の可能なキャパシタを内蔵した半導体装置を実現できる。
【００１７】
また、実装基板とは別に膜状キャパシタを有するシート状基板を形成するので、それぞれの製造工程が簡略化できるとともに、歩留まりも高くできる。そして、これらの検査を行い良品のみを使用することにより、半導体装置の歩留まりも高くできるため安価な半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の図面においては、同じ要素については同じ符号を付しており、説明を省略する場合がある。
【００１９】
（第１の実施の形態）
図１Ａは本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置を封止樹脂を除去した状態で半導体チップ側からみた平面図で、図１Ｂは図１Ａの１Ｂ−１Ｂ線に沿った断面図である。
【００２０】
また、図２Ａから図２Ｃは、キャパシタ搭載型半導体装置１０の構成要素である半導体チップ１２、シート状基板２０および実装基板３２の構成を示す平面図で、図２Ａは半導体チップ、図２Ｂはシート状基板、図２Ｃは実装基板である。
【００２１】
本実施の形態にかかるキャパシタ搭載型半導体装置１０は、複数の電極端子１６、１８が設けられた半導体チップ１２と、膜形成方式により作製された複数の膜状キャパシタ３０を有するシート状基板２０と、外部基板に実装するための外部接続端子３８を有する実装基板３２とを備える。そして、実装基板３２の一方の表面には、半導体チップ１２の電極端子１６、１８と接続し、その電極端子１６、１８に対応して配置されたチップ接続端子３６ａ、３６ｂを備える。さらに、シート状基板２０の膜状キャパシタ３０の一方の電極端子２８ｃと接続し、その電極端子２８ｃに対応して配置されたグランド端子３６ｃを備える。また、実装基板３２の他方の表面には、その一方の表面に設けたチップ接続端子３６ａ、３６ｂとグランド端子３６ｃとを接続する外部接続端子３８を備え、それを介して外部基板に実装される。なお、実装基板３２は、外部接続端子３８上に設けた突起電極３９も含む。
【００２２】
また、シート状基板２０は、半導体チップ１２と実装基板３２との間に介挿されている。そして、半導体チップ１２の電極端子１６、１８と実装基板３２のチップ接続端子３６ａ、３６ｂとが接続される。さらに、膜状キャパシタ３０の一方の電極端子２８ｃは実装基板３２のグランド端子３６ｃに接続され、他方の電極端子２４ａは半導体チップ１２の電極端子１６、１８のうちのあらかじめ設定した電極端子１６に接続される。
【００２３】
さらに、本実施の形態のキャパシタ搭載型半導体装置１０は、図１Ａに示すように、シート状基板２０の膜状キャパシタ３０の他方の電極端子２４ａと一方の電極端子２８ｃおよび実装基板３２のチップ接続端子３６ａ、３６ｂとグランド端子３６ｃがそれぞれ露出した配置で構成される。このように配置した後、半導体チップ１２の電極端子１６、１８と実装基板３２のチップ接続端子３６ａ、３６ｂ、膜状キャパシタ３０の一方の電極端子２８ｃと実装基板３２のグランド端子３６ｃ、および膜状キャパシタ３０の他方の電極端子２４ａと半導体チップ１２の電極端子１６が、それぞれワイヤリード４０、４２、４４により接続される。
【００２４】
なお、これらのワイヤリード４０、４２、４４および半導体チップ１２の保護のために、図１Ｂに示すように封止樹脂４６を設ける。また、実装基板３２の外部接続端子３８には、回路基板への実装を容易にするために突起電極３９を設ける。
【００２５】
以下に、本実施の形態のキャパシタ搭載型半導体装置について、さらに詳細に説明する。
【００２６】
図２Ａに示すように、半導体チップ１２は、本実施の形態ではシリコン基板１４上に公知の半導体プロセスにより回路（図示せず）が形成されている。そして、この回路と実装基板３２とを接続するための電極端子１６、１８が、シリコン基板１４の幅方向の両端部に複数個設けられている。これらの複数の電極端子１６、１８のうち、電極端子１６がキャパシタによりノイズ防止が必要な電極端子で、これがあらかじめ設定した電極端子である。
【００２７】
図１Ａと図１Ｂおよび図２Ｂに示すように、シート状基板２０は半導体チップ１２より大きな形状を有する。そして、シート状基板２０の半導体チップ１２のあらかじめ設定した電極端子１６に対応する位置に、膜状キャパシタ３０の他方の電極端子２４ａが配置されている。さらに、シート状基板２０の長さ方向の両端部に膜状キャパシタ３０の一方の電極端子２８ｃが配置されている。なお、シート状基板２０の詳細構造については後述する。
【００２８】
図２Ｃに示すように、実装基板３２はシート状基板２０よりも大きな形状を有する。そして、シート状基板２０を実装基板３２上に配置して接着固定したとき、チップ接続端子３６ａ、３６ｂ、グランド端子３６ｃが露出する。また、チップ接続端子３６ａ、３６ｂ、グランド端子３６ｃは、シート状基板２０および半導体チップ１２の電極端子に対応する位置にそれぞれ配置されている。なお、チップ接続端子３６ａ、３６ｂ、グランド端子３６ｃと裏面に設けられた外部接続端子３８のそれぞれが、図示しない配線パターンとビアとにより接続されている。また、外部接続端子３８には突起電極３９が形成されている。
【００２９】
このような実装基板３２の基材３４としては、例えばガラスエポキシ基材、アラミド樹脂基材などの樹脂基材あるいはセラミック基材を用いることができる。このような基材を用いて表裏面あるいはさらに内層部にも配線層を形成して実装基板３２を作製する。
【００３０】
以上のような構成からなる実装基板３２、シート状基板２０および半導体チップ１２を、この順番に位置合わせして接着固定する。その後、ワイヤボンディング方式により、半導体チップ１２の電極端子１６、１８とチップ接続端子３６ａ、３６ｂ、膜状キャパシタ３０の一方の電極端子２８ｃとグランド端子３６ｃ、および膜状キャパシタ３０の他方の電極端子２４ａと半導体チップ１２の電極端子１６を、それぞれワイヤリード４０、４２、４４により接続する。
【００３１】
この場合、膜状キャパシタ３０と接続する電極端子１６については、膜状キャパシタ３０の他方の電極端子２４ａに接続した後、他方の電極端子２４ａと実装基板３２のチップ接続端子３６ａとを接続することにより、電極端子１６とチップ接続端子３６ａとが電気的に直接接続される。一方、この電極端子１６は膜状キャパシタ３０の他方の電極端子２４ａと接続しているが、この他方の電極端子２４ａは膜状キャパシタ３０の下層電極膜２４から延在されている。また、一方の電極端子２８ｃと膜状キャパシタ３０の上層電極膜２８とは、上層電極膜２８の共通接続部２８ａと延在部２８ｂとを介して接続されている。なお、膜状キャパシタ３０は下層電極膜２４、誘電体膜２６および上層電極膜２８が積層されて構成されている。
【００３２】
上述したようにあらかじめ設定した電極端子１６は、直接チップ接続端子３６ａに接続されている。また、電極端子１６は、他方の電極端子２４ａを介して膜状キャパシタ３０に接続され、さらに一方の電極端子２８ｃによりグランド端子３６ｃに接続されている。
【００３３】
図３Ａから図３Ｃは、シート状基板２０の製造方法を説明するための主要な工程の平面図である。図３Ａはシート基材２２上に下層電極膜２４と他方の電極端子２４ａを形成した状態を示す平面図で、図３Ｂは誘電体膜２６を形成した状態を示す平面図で、図３Ｃは上層電極膜２８と一方の電極端子２８ｃを形成した状態を示す平面図である。
【００３４】
また、図４Ａは図３Ａの４Ａ−４Ａ線に沿った断面図、図４Ｂは図３Ｂの４Ｂ−４Ｂ線に沿った断面図、図４Ｃは図３Ｃの４Ｃ−４Ｃ線に沿った断面図である。
【００３５】
まず、図３Ａと図４Ａに示すように、シート基材２２上に、例えばスパッタリングによりアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属薄膜を形成する。そして、フォトリソプロセスとエッチングプロセスにより所定の形状のパターンを作製する。なお、マスクを用いた成膜方式により、薄膜作製と同時に所定のパターンを形成する方法でもよい。
【００３６】
ここで、シート基材２２としては、柔軟性を有し、表面が平滑で、かつ耐熱性を有する絶縁材料であれば、特に制約なく使用することができる。例えば、ポリイミドフィルムは上記条件を満たしており、好適な材料の１つである。このポリイミドフィルムの厚みは、１０μｍから１００μｍ程度の範囲とすることが望ましい。
【００３７】
つぎに、図３Ｂと図４Ｂに示すように、下層電極膜２４を覆うように誘電体膜２６を形成する。誘電体膜２６としては、例えばＰＺＴ膜（鉛・ジルコニウム・チタン酸化膜）、ＢＳＴ膜（バリウム・ストロンチウム・チタン酸化膜）、ＳＴＯ膜（ストロンチウム・チタン酸化膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、窒化シリコン膜（Ｓｉ３Ｎ４膜）など、薄膜キャパシタ用として用いられている材料を用いることができる。そして、これらは、例えばスパッタリング方式、ゾルゲル方式、イオンビーム蒸着方式、電子ビーム蒸着方式、化学気相成膜方式（ＣＶＤ）あるいはプラズマＣＶＤ方式などにより成膜し、フォトリソプロセスとエッチングプロセスにより加工することで、所定の形状に形成される。
【００３８】
つぎに、図３Ｃと図４Ｃに示すように、上層電極膜２８を形成する。この上層電極膜２８は、共通接続部２８ａを介してすべての膜状キャパシタ３０を共通に接続する。さらに、共通接続部２８ａから設けられた延在部２８ｂが一方の電極端子２８ｃと接続される。なお、上層電極膜２８、共通接続部２８ａ、延在部２８ｂおよび一方の電極端子２８ｃは、同一の材料および作製方式により一括して形成される。
【００３９】
上層電極膜２８も下層電極膜２４と同様な材料を用い、同様な成膜方法と加工方法を用いて加工することができる。なお、フォトリソプロセスとエッチングプロセスを用いて上層電極膜２８を形成する場合、上層電極膜２８のエッチング加工時に、下層電極膜２４や誘電体膜２６が薬液あるいはエッチングガスにより侵されない材料を選択することが望ましい。また、共通接続部２８ａ、延在部２８ｂなどには、さらに抵抗値を低減させるために銅（Ｃｕ）などの金属膜をめっきにより形成してもよい。
【００４０】
また、本実施の形態のように、最終的にワイヤリードにより接続する場合には、他方の電極端子２４ａと一方の電極端子２８ｃの表面をアルミニウム（Ａｌ）または金（Ａｕ）で被覆することが望ましい。
【００４１】
以上のように、本実施の形態のキャパシタ搭載型半導体装置１０は、必要な個数の膜状キャパシタ３０を形成した薄いシート状基板２０が半導体チップ１２と実装基板３２との間に介挿して配置されている。したがって、チップコンデンサを用いる場合に比べて、回路基板上での占有面積を小さくできるため、回路基板をより小型にできる。
【００４２】
また、上記構成とするために半導体チップ１２に対して特別な加工を必要としない。さらに、実装基板３２と膜状キャパシタ３０を有するシート状基板２０とを個別に作製できるため、製造工程の簡略化と製造歩留まりを向上できる。その結果、実装基板３２とシート状基板２０の良品のみを用いてキャパシタ搭載型半導体装置１０を作製できるので、全体としての歩留まりも高くできる。
【００４３】
なお、本実施の形態では、膜状キャパシタの一方の電極端子を実装基板に設けたグランド端子に接続する構成を例に説明したが、これに限られない。例えば、半導体チップがグランド端子を有する場合には、この半導体チップのグランド端子に一方の電極端子を接続してもよい。つまり、半導体チップのグランド端子は実装基板の対応する位置に設けたグランド端子に接続することから、このような接続構成としてもよい。
【００４４】
また、本実施の形態では、半導体チップの電極端子が長さ方向に沿って設けられた構成を例に説明したが、これに限定されない。例えば、電極端子を半導体チップの四辺に設けてもよい。
【００４５】
また、本実施の形態では、膜状キャパシタをシート状基板の一方の面のみに形成した例で説明したが、これに限定されない。例えば、図５に示すように、シート基材２２の両面に膜状キャパシタ３０を形成し、ビア２４ｄなどを介して一方の電極端子と他方の電極端子とを接続してもよい。この構成により、膜状キャパシタ３０をさらに多く作製することができる。そして、あらかじめ設定した電極端子が多数ある場合や大きな容量値を必要とする場合であっても充分に対応することができる。
【００４６】
（第２の実施の形態）
図６は、本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置５０の構成を説明する断面図である。
【００４７】
図７Ａは同実施の形態にかかるキャパシタ搭載型半導体装置５０の半導体チップ５２の形状を示す平面図であり、図７Ｂは図７Ａの７Ｂ−７Ｂ線に沿った断面図である。
【００４８】
図８Ａは同実施の形態にかかるキャパシタ搭載型半導体装置５０のシート状基板６４の形状を示す平面図であり、図８Ｂは図８Ａの８Ｂ−８Ｂ線に沿った断面図である。
【００４９】
図９Ａから図９Ｃは同実施の形態にかかるキャパシタ搭載型半導体装置５０のシート状基板６４の製造方法を説明する平面図である。そして、図９Ａはシート基材６６上に下層電極膜６８と他方の電極端子６８ａを形成した状態の平面図で、図９Ｂはその上に誘電体膜７２を形成した状態の平面図で、図９Ｃは上層電極膜７４と一方の電極端子７４ａを形成した状態の平面図である。
【００５０】
図１０Ａは半導体チップ５２の電極端子５６、５８、６０を形成した面上にシート状基板６４を貼り合せた状態を示す平面図であり、図１０Ｂは図１０Ａの１０Ｂ−１０Ｂ線に沿った断面図である。
【００５１】
以下、図６から図１０Ｂまでを用いて、本実施の形態にかかるキャパシタ搭載型半導体装置５０の構成を説明する。
【００５２】
図６に主として示すように、本実施の形態にかかるキャパシタ搭載型半導体装置５０は、複数の電極端子５６、５８、６０が設けられた半導体チップ５２と、膜形成方式により作製された複数の膜状キャパシタ７６を有するシート状基板６４と、外部基板に実装する実装基板８０とを備える。そして、実装基板８０の一方の表面には、半導体チップ５２の電極端子５６、５８、６０に対応して配置されたチップ接続端子８４とシート状基板６４の膜状キャパシタ７６の一方の電極端子７４ａに対応して配置されたグランド端子８９を備えている。さらに、実装基板８０の他方の表面には、チップ接続端子８４とグランド端子８９とに接続される、外部基板に実装するための外部接続端子８６とを備えている。なお、実装基板８０は、外部接続端子８６上に形成された突起電極８８も含む。
【００５３】
また、シート状基板６４は、半導体チップ５２と実装基板８０との間に介挿されている。そして、半導体チップ５２の電極端子５６、５８とチップ接続端子８４とが接続される。さらに、膜状キャパシタ７６の一方の電極端子７４ａはグランド端子８９に接続され、他方の電極端子６８ａは半導体チップ５２の電極端子５６、５８のうちのあらかじめ設定した電極端子５６に接続されている。
【００５４】
また、半導体チップ５２には、電極端子５６、５８、６０の表面に突起電極６２がさらに設けられている。なお、シート状基板６４は突起電極６２に対応する位置に貫通孔７０を有し、一方の電極端子７４ａおよび他方の電極端子６８ａは貫通孔７０まで延在して形成されている。
【００５５】
そして、シート状基板６４が半導体チップ５２の突起電極６２の形成面に貼り合されるとともに、シート状基板６４の貫通孔７０に半導体チップ５２の突起電極６２が挿入される。この場合、突起電極６２はシート状基板６４よりも突出しており、この突出した突起電極６２とチップ接続端子８４、グランド端子８９とが接続される。なお、シート状基板６４は、本実施の形態では半導体チップ５２と同じ外形である。
【００５６】
このように半導体チップ５２上にシート状基板６４が貼り付けられた状態で、図６に示すように実装基板８０上に位置合わせして固定し、突起電極６２と実装基板８０のチップ接続端子８４とを導電性接続部材１３０により接続する。さらに、接続部を含めてアンダーフィル樹脂１３２を注入して硬化させる。実装基板８０には、チップ接続端子８４と接続している外部接続端子８６が設けられており、この外部接続端子８６の表面に設けられた突起電極８８により外部回路基板に実装される。なお、導電性接続部材１３０としては、例えば導電性接着剤やハンダなどを用いることができる。
【００５７】
本実施の形態にかかるキャパシタ搭載型半導体装置５０は、シート状基板６４が半導体チップ５２と外形が同じであるので、実装基板８０に実装しても小型にすることができる。また、半導体チップ５２に対しては、特別な加工を必要としないため安価に作製することができる。
【００５８】
なお、シート状基板６４の膜状キャパシタ７６を保護するために保護膜を設けてもよいが、特に設けなくてもアンダーフィル樹脂１３２により保護することができる。
【００５９】
また、図７Ａと図７Ｂに示すように、半導体チップ５２は、本実施の形態ではシリコン基板５４上に公知の半導体プロセスにより回路（図示せず）が形成されている。そして、この回路と実装基板８０とを接続するための電極端子５６、５８、６０がシリコン基板５４の外周部に複数個設けられている。これらの複数の電極端子５６、５８、６０のうち、電極端子５６がキャパシタによりノイズ防止が必要な電極端子で、これがあらかじめ設定した電極端子である。さらに、電極端子６０はグランド端子であり、実装基板８０のグランド端子８９に接続される。
【００６０】
また、図８Ａと図８Ｂに示すように、シート状基板６４は、半導体チップ５２と同じ外形であり、半導体チップ５２の突起電極６２が設けられている位置に貫通孔７０が形成されている。
【００６１】
以下に、上記シート状基板６４の詳細構造および製造方法について、図９Ａから図９Ｃを用いて説明する。
【００６２】
まず、図９Ａに示すように、シート基材６６上に、例えばスパッタリングによりアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属薄膜を形成する。そして、フォトリソプロセスとエッチングプロセスにより所定の形状のパターンを作製する。なお、マスクを用いた成膜方式により、薄膜作製と同時に所定のパターンを形成する方法でもよい。
【００６３】
ここで、シート基材６６としては、柔軟性を有し、表面が平滑で、かつ耐熱性を有する絶縁材料であれば、特に制約なく使用することができる。例えば、ポリイミドフィルムは上記条件を満たしており、好適な材料の１つである。このポリイミドフィルムの厚みは、１０μｍから１００μｍ程度の範囲とすることが望ましい。
【００６４】
つぎに、図９Ｂに示すように、下層電極膜６８を覆うように誘電体膜７２を形成する。誘電体膜７２としては、第１の実施の形態と同様な材料および作製方法により形成することができる。例えば、ＰＺＴ膜（鉛・ジルコニウム・チタン酸化膜）、ＢＳＴ膜（バリウム・ストロンチウム・チタン酸化膜）、ＳＴＯ膜（ストロンチウム・チタン酸化膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、窒化シリコン膜（Ｓｉ３Ｎ４膜）など、薄膜キャパシタ用として用いられている材料を用いることができる。これらは、例えばスパッタリング方式、ゾルゲル方式、イオンビーム蒸着方式、電子ビーム蒸着方式、化学気相成膜方式（ＣＶＤ）あるいはプラズマＣＶＤ方式などにより成膜し、フォトリソプロセスとエッチングプロセスにより加工することで、所定の形状に形成される。
【００６５】
つぎに、図９Ｃに示すように、上層電極膜７４を形成する。この上層電極膜７４は、本実施の形態では２個の膜状キャパシタ７６を共通に接続し、一方の電極端子７４ａまで延在して形成されている。なお、上層電極膜７４と一方の電極端子７４ａとは、同一の材料および作製方式により一括して形成される。
【００６６】
上層電極膜７４も下層電極膜６８と同様な材料を用い、同様な成膜方法と加工方法を用いて加工することができる。なお、フォトリソプロセスとエッチングプロセスを用いて上層電極膜７４を形成する場合、上層電極膜７４のエッチング加工時に、下層電極膜６８や誘電体膜７２が薬液あるいはエッチングガスにより侵されない材料を選択することが望ましい。
【００６７】
以上の工程により、下層電極膜６８、誘電体膜７２および上層電極膜７４からなる膜状キャパシタ７６が形成される。
【００６８】
なお、本実施の形態では、半導体チップ５２の電極端子５６、６０と接続する他方の電極端子６８ａおよび一方の電極端子７４ａ以外の貫通孔７０を囲む領域にもダミー端子７８を設けている。このダミー端子７８を設けることで、実装基板８０のチップ接続端子８４と突起電極６２とを接続するときに、このダミー端子７８も導電性接続部材１３０により接着固定されるので、機械的な接続信頼性を向上できる。
【００６９】
また、一方の電極端子７４ａと他方の電極端子６８ａは、その表面層が少なくとも同じ材料であることが望ましい。さらに、上層電極膜７４から一方の電極端子７４ａまでの抵抗値を低減するために、銅（Ｃｕ）などの金属膜をめっきしてもよい。
【００７０】
なお、図１０Ａの平面図からわかるように、シート状基板６４と半導体チップ５２とは同じ外形であるので、半導体チップ５２は貫通穴７０に挿入された突起電極６２しかみえない。
【００７１】
また、シート状基板６４には、下層電極膜６８、誘電体膜７２および上層電極膜７４が、この順番に形成され、所定の形状に加工されて作製された膜状キャパシタ７６が複数個設けられている。なお、膜状キャパシタ７６は、半導体チップ５２のあらかじめ設定した電極端子５６と下層電極膜６８から延在された他方の電極端子６８ａとが接続され、上層電極膜７４から延在された一方の電極端子７４ａと半導体チップ５２のグランド端子である電極端子６０とが接続されている。
【００７２】
また、半導体チップ５２の突起電極６２は、シート状基板６４の貫通孔７０に挿入され、シート状基板６４よりも突出している。
【００７３】
そして、半導体チップ５２の上にシート状基板６４を貼り合わせ、貫通孔７０から突起電極６２を露出させた状態で、上記したように実装基板８０と位置合わせして固定し、突起電極６２と実装基板８０のチップ接続端子８４とを導電性接続部材１３０により接続する。
【００７４】
このときに、一方の電極端子７４ａと他方の電極端子６８ａは、突起電極６２とチップ接続端子８４とを接続する導電性接続部材１３０により、突起電極６２とチップ接続端子８４との接続時に同時にグランド端子８９およびあらかじめ設定した電極端子５６、６０に接続される。なお、導電性接続部材１３０としては、例えば導電性接着剤やハンダなどを用いることができる。
【００７５】
そして、接続部を含めてアンダーフィル樹脂１３２を注入して硬化させると、図６に示す本実施の形態にかかるキャパシタ搭載型半導体装置５０が得られる。
【００７６】
なお、本実施の形態では、膜状キャパシタはシート状基板の一方の面のみに形成した例で説明したが、これに限定されない。例えば、第１の実施の形態と同様に、シート基材の両面に膜状キャパシタを形成し、ビアなどを介して一方の電極端子と他方の電極端子とに接続するようにしてもよい。この構成により、膜状キャパシタをさらに多く作製することができる。そして、あらかじめ設定した電極端子が多数ある場合や大きな容量値を必要とする場合であっても充分に対応することができる。
【００７７】
（第３の実施の形態）
図１１は、本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置９０の構成を説明する断面図である。
【００７８】
図１２は、半導体チップ９２の回路形成面上にシート状基板１００を貼り付けた状態の平面図である。
【００７９】
図１３Ａから図１３Ｃは同実施の形態にかかるキャパシタ搭載型半導体装置９０のシート状基板１００の製造方法を説明する平面図である。そして、図１３Ａはシート基材１０２上に下層電極膜１０４と他方の電極端子１０４ａを形成した状態の平面図で、図１３Ｂはその上に誘電体膜１０６を形成した状態の平面図であり、図１３Ｃは上層電極膜１０８と一方の電極端子１０８ａを形成した状態の平面図である。なお、図１１は、図１２に示す１１−１１線の位置を基準として切断した断面部を示している。
【００８０】
以下、図１１から図１３Ｃまでを用いて、本実施の形態にかかるキャパシタ搭載型半導体装置９０の構成を説明する。
【００８１】
図１１に主として示すように、本実施の形態にかかるキャパシタ搭載型半導体装置９０は、複数の電極端子９５、９６、９７が設けられた半導体チップ９２と、膜形成方式により作製された複数の膜状キャパシタ１１０を有するシート状基板１００と、外部基板に実装する実装基板１２０とを備える。そして、実装基板１２０の一方の表面には、半導体チップ９２の電極端子９５、９６、９７に対応して配置されたチップ接続端子１２４とシート状基板１００の膜状キャパシタ１１０の一方の電極端子１０８ａに対応して配置されたグランド端子１２５を備えている。さらに、実装基板１２０の他方の表面には、チップ接続端子１２４とグランド端子とに接続される、外部基板に実装するための外部接続端子１２６とを備えている。なお、実装基板１２０は、外部接続端子１２６上に形成された突起電極１２８も含む。
【００８２】
ここで、半導体チップ９２の電極端子９５、９６、９７は、膜状キャパシタ１１０の他方の電極端子１０４ａとチップ接続端子１２４との両方に接続する電極端子９５、一方の電極端子１０８ａと実装基板１２０のグランド端子との両方に接続する電極端子９７およびチップ接続端子１２４に直接接続する電極端子９６とに分けられる。そして、電極端子９５があらかじめ設定した電極端子であり、電極端子９７はグランド端子である。
【００８３】
そして、図１２の平面図からわかるように、シート状基板１００は、半導体チップ９２の電極端子９５、９７に接続する領域以外の電極端子９６の領域は切り欠かれており、半導体チップ９２の電極端子９６と突起電極９８とが露出している。つまり、シート状基板１００は半導体チップ９２の外形より小さく、かつ少なくとも電極端子９５、９７の突起電極９８が挿入される貫通孔が形成された部分のシート状基板１００を半導体チップ９２の外形まで延在して設けるものである。
【００８４】
以下に、上記シート状基板１００の詳細構造および製造方法について、図１３Ａから図１３Ｃを用いて説明する。
【００８５】
まず、図１３Ａに示すように、シート基材１０２上に、例えばスパッタリングによりアルミニウム（Ａｌ）、銅（Ｃｕ）などの金属薄膜を形成する。そして、フォトリソプロセスとエッチングプロセスにより下層電極膜１０４と他方の電極端子１０４ａとを所定の形状のパターンで作製する。なお、マスクを用いた成膜方式により、薄膜作製と同時にこれらのパターンを形成する方法でもよい。
【００８６】
ここで、シート基材１０２としては、柔軟性を有し、表面が平滑で、かつ耐熱性を有する絶縁材料であれば、特に制約なく使用することができる。例えば、ポリイミドフィルムは上記条件を満たしており、好適な材料の１つである。このポリイミドフィルムの厚みは、１０μｍから１００μｍ程度の範囲とすることが望ましい。
【００８７】
つぎに、図１３Ｂに示すように、下層電極膜１０４を覆うように誘電体膜１０６を形成する。誘電体膜１０６としては、第１の実施の形態および第２の実施の形態と同様な材料および作製方法により形成することができる。例えば、ＰＺＴ膜（鉛・ジルコニウム・チタン酸化膜）、ＢＳＴ膜（バリウム・ストロンチウム・チタン酸化膜）、ＳＴＯ膜（ストロンチウム・チタン酸化膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、窒化シリコン膜（Ｓｉ３Ｎ４膜）など、薄膜キャパシタ用として用いられている材料を用いることができる。これらは、例えばスパッタリング方式、ゾルゲル方式、イオンビーム蒸着方式、電子ビーム蒸着方式、化学気相成膜方式（ＣＶＤ）あるいはプラズマＣＶＤ方式などにより成膜し、フォトリソプロセスとエッチングプロセスにより加工することで、所定の形状に形成される。
【００８８】
つぎに、図１３Ｃに示すように、上層電極膜１０８を形成する。この上層電極膜１０８は、本実施の形態では２個の膜状キャパシタ１１０が共通に接続され、一方の電極端子１０８ａまで延在されている。なお、上層電極膜１０８と一方の電極端子１０８ａとは、同一の材料および作製方式により一括して形成する。
【００８９】
上層電極膜１０８も下層電極膜１０４と同様な材料を用い、同様な成膜方法と加工方法を用いて加工することができる。なお、フォトリソプロセスとエッチングプロセスにより上層電極膜１０８を形成する場合、上層電極膜１０８のエッチング加工時に、下層電極膜１０４および誘電体膜１０６が薬液あるいはエッチングガスにより侵されない材料を選択することが望ましい。
【００９０】
以上の工程により、下層電極膜１０４、誘電体膜１０６および上層電極膜１０８からなる膜状キャパシタ１１０が形成される。
【００９１】
つまり、本実施の形態ではシート状基板１００の他方の電極端子１０４ａと一方の電極端子１０８ａ以外の電極端子９６の領域を切り欠いていることが特徴である。したがって、貫通孔１１２は、他方の電極端子１０４ａと一方の電極端子１０８ａにのみ設けられている。
【００９２】
また、一方の電極端子１０８ａと他方の電極端子１０４ａは、その表面層が少なくとも同じ材料であることが望ましい。さらに、上層電極膜１０８から一方の電極端子１０８ａまでの抵抗値を低減するために、銅（Ｃｕ）などの金属膜をめっきしてもよい。
【００９３】
そして、図１２に示すように、半導体チップ９２上にシート状基板１００が貼り付けられた状態で、図１１に示すように実装基板１２０上に位置合わせして固定し、突起電極９８と実装基板１２０のチップ接続端子１２４とを、例えば導電性接着剤などの導電性接続部材１３０により接続する。さらに、接続部を含めてアンダーフィル樹脂１３２を注入して硬化させる。なお、実装基板１２０には、チップ接続端子１２４と接続している外部接続端子１２６が設けられており、この外部接続端子１２６の表面に設けられた突起電極１２８により外部回路基板に実装される。
【００９４】
本実施の形態にかかるキャパシタ搭載型半導体装置は、シート状基板１００が半導体チップ９２の外形より小さいので、実装基板１２０に実装しても小型にすることができる。また、半導体チップ９２に対しては、特別な加工を必要としないため安価に作製することができる。
【００９５】
なお、シート状基板１００の膜状キャパシタ１１０を保護するために保護膜を設けてもよいが、特に設けなくてもアンダーフィル樹脂１３２により保護することができる。
【００９６】
本実施の形態にかかるキャパシタ搭載型半導体装置では、シート状基板に設ける貫通孔は、膜状キャパシタの一方の電極端子と他方の電極端子とにのみ設けているので、半導体チップにシート状基板を貼り付けるときに突起電極を容易に貫通孔に挿入できる。このため、作業を簡略化できる。
【００９７】
（第４の実施の形態）
図１４Ａは本発明の第４の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素であるシート状基板の構成を示す平面図である。なお、第４の実施の形態にかかるキャパシタ搭載型半導体装置は、シート状基板以外の構成については、第１の実施の形態と同様である。そこで、図１Ａを参照しながら、同じ構成要素には同じ符号を用いて説明するが、シート状基板以外の構成要素の説明は省略する。
【００９８】
図１４Ａに示すように、本実施の形態にかかるシート状基板１４０は、膜形成方式により作製された膜状キャパシタ３０と膜状インダクタ１５０を備える。ここで、膜状インダクタ１５０は、第１電極端子１５０ａと第２電極端子１５０ｂを有する。そして、膜状インダクタ（Ｌ）１５０の第１電極端子１５０ａは、図１Ａに示す半導体チップ１２の電極端子１６、１８のうちのあらかじめ設定した電極端子１６に接続し、第２電極端子１５０ｂは、膜状キャパシタ（Ｃ）３０の他方の電極端子２４ａまたは下層電極（図示せず）と接続される。さらに、膜状キャパシタ３０の他方の電極端子２４ａは、実装基板３２のチップ接続端子３６ａと接続される。ここで、あらかじめ設定した電極端子１６とは、半導体チップ１２の電源端子や外部ノイズの抑制が必要な電源端子および信号伝送の周波数範囲の制限が必要な電源端子である。
【００９９】
上記により、半導体チップ１２のあらかじめ設定した電極端子１６の出力段に、膜状キャパシタ３０によるノイズ防止機能に加えて、シート状基板１４０上に、いわゆるＬＣフィルタを構成するものである。これにより、ノイズ防止のためのフィルタ機能が得られる。
【０１００】
ここで、膜状インダクタ１５０は、例えば銅（Ｃｕ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、白金（Ｐｔ）や金（Ａｕ）などの単体や積層膜を、例えばスパッタリング方式、イオンビーム蒸着方式、電子ビーム蒸着方式、化学気相成膜方式（ＣＶＤ）あるいはプラズマＣＶＤ方式などにより成膜し、フォトリソプロセスとエッチングプロセスを用いて、所定のインダクタンスとなる導体パターンに形成される。上記では、ミアンダ形状の導体パターンで示したが、コイル形状としてもよい。
【０１０１】
なお、本実施の形態では、膜状インダクタと膜状キャパシタを直列に接続した例で説明したが、並列に接続してもよい。これにより、必要な特性を有するＬＣフィルタを構成できる。
【０１０２】
また、本実施の形態では、膜状インダクタの第１電極端子を半導体チップの電極端子に接続した例で説明したが、これに限られない。例えば膜状インダクタの第２電極端子に接続した膜状キャパシタの他方の電極端子と半導体チップの電極端子を接続し、膜状インダクタの第１電極端子を実装基板のチップ接続端子に接続する構成としてもよい。さらに、ＬＣフィルタ構成以外に、膜状キャパシタと同様に、膜状インダクタを単独で用いることもできる。これにより、多様な特性に適用できる、ノイズ防止機能などを実現できる。
【０１０３】
以下に、図１４Ｂを用いて、本発明の第４の実施の形態にかかるキャパシタ搭載型半導体装置に用いられるシート状基板の別の例について説明する。
【０１０４】
図１４Ｂは本発明の第４の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素であるシート状基板の別の例を示す平面図である。シート状基板１６０は、図１４Ａに示すシート状基板１４０の膜状インダクタ１５０の代わりに膜状抵抗１７０を設けたものである。
【０１０５】
図１４Ｂに示すように、シート状基板１６０は、膜形成方式により作製された膜状キャパシタ３０と膜状抵抗１７０を備える。ここで、膜状抵抗１７０は、第１電極端子１７０ａと第２電極端子１７０ｂを有する。そして、膜状抵抗（Ｒ）１７０の第１電極端子１７０ａは、図１Ａに示す半導体チップ１２の電極端子１６、１８のうちのあらかじめ設定した電極端子１６に接続し、第２電極端子１７０ｂは、膜状キャパシタ（Ｃ）３０の他方の電極端子２４ａまたは下層電極（図示せず）と接続される。さらに、膜状キャパシタ３０の他方の電極端子２４ａは、実装基板３２のチップ接続端子３６ａと接続される。ここで、あらかじめ設定した電極端子１６とは、半導体チップ１２の電源端子や外部ノイズの抑制が必要な電源端子および信号伝送の周波数範囲の制限が必要な電源端子である。
【０１０６】
上記により、半導体チップ１２のあらかじめ設定した電極端子１６の出力段に、膜状キャパシタ３０によるノイズ防止機能に加えて、シート状基板１６０上に、いわゆるＲＣフィルタを構成するものである。これにより、ノイズ防止のためのフィルタ機能が得られる。
【０１０７】
ここで、膜状抵抗１７０は、例えば窒化タンタル（ＴａＮ）、ニクロム系合金や白金（Ｐｔ）などを、例えばスパッタリング方式、イオンビーム蒸着方式、電子ビーム蒸着方式、化学気相成膜方式（ＣＶＤ）あるいはプラズマＣＶＤ方式などにより成膜し、フォトリソプロセスとエッチングプロセスを用いて、所定の抵抗値となる抵抗パターンに形成される。
【０１０８】
なお、上記では、膜状抵抗と膜状キャパシタを直列に接続した例で説明したが、並列に接続してもよい。これにより、必要な特性を有するＲＣフィルタを構成できる。
【０１０９】
また、上記では、膜状抵抗の第１電極端子を半導体チップの電極端子に接続した例で説明したが、これに限られない。例えば膜状抵抗の第２電極端子に接続した膜状キャパシタの他方の電極端子と半導体チップの電極端子を接続し、膜状抵抗の第１電極端子を実装基板のチップ接続端子に接続する構成としてもよい。
【０１１０】
また、本実施の形態では、図１４Ａまたは図１４Ｂを用いて、ＬＣフィルタおよびＲＣフィルタの構成を例に説明したが、これに限られない。例えば、シート状基板に膜状キャパシタ、膜状インダクタおよび膜状抵抗を設け、ＬＣＲフィルタの構成としてもよい。これにより、ノイズの抑制に優れた、また周波数帯域の選択性に優れた特性を有するキャパシタ搭載型半導体装置を実現できる。
【０１１１】
なお、第１の実施の形態から第４の実施の形態までにおいて、膜状キャパシタの下層電極膜を他方の電極端子に接続し、上層電極膜を一方の電極端子に接続したが、本発明はこれに限定されない。下層電極膜を一方の電極端子に接続し、上層電極膜を他方の電極端子に接続する構成としてもよい。さらに、誘電体膜はそれぞれの膜状キャパシタに対応する形状とし、個別に分割して形成したが、４個の膜状キャパシタを１つのパターンで覆うように形成してもよい。さらに上層電極膜もすべての膜状キャパシタに接続するようなパターン形状としてもよい。
【０１１２】
また、第１の実施の形態から第４の実施の形態までにおいては、膜状キャパシタを薄膜技術により作製する例で説明したが、本発明はこれに限定されない。下層電極膜、誘電体膜、導体パターン、抵抗パターンおよび上層電極膜のすべてを、印刷形成方式あるいはインクジェット形成方式あるいは描画方式などの印刷プロセス技術を用いて作製してもよい。あるいは、薄膜技術と印刷プロセス技術を併用して作製してもよい。
【０１１３】
さらに、第２の実施の形態および第３の実施の形態では、半導体チップの電極端子が四辺に設けられた場合について説明したが、第１の実施の形態のような構成であってもよい。
【０１１４】
また、第２の実施の形態および第３の実施の形態では、シート状基板は半導体チップと同じ外形としたが、これに限定されない。半導体チップより大きく実装基板より小さければよい。そのため、第３の実施の形態ではチップ接続端子と直接接続する電極端子の領域については切り欠きとするのではなく、開口部とすればよい。シート状基板の外形を半導体チップより大きくすると、半導体チップの電極端子をグランド端子としなくても、一方の電極端子を直接実装基板に設けたグランド端子と接続することもできる。さらに、キャパシタの個数を増加することや面積を増加させて容量を大きくすることも容易にできる。
【産業上の利用可能性】
【０１１５】
本発明のキャパシタ搭載型半導体装置は、半導体チップと、この半導体チップを実装する実装基板との間に、少なくとも膜状キャパシタを有するシート状基板を介挿し、半導体チップにおいてノイズ除去が必要な電極端子に膜状キャパシタを接続した構成からなり、薄型で、かつ小型としながら、ノイズ防止が可能で、種々の半導体装置分野に有用である。
【図面の簡単な説明】
【０１１６】
【図１Ａ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置で封止樹脂を除去した状態で半導体チップ側からみた平面図
【図１Ｂ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置で封止樹脂を形成した状態の図１Ａの１Ｂ−１Ｂ線に沿った断面図
【図２Ａ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素の半導体チップの平面図
【図２Ｂ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素のシート状基板の平面図
【図２Ｃ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素の実装基板の平面図
【図３Ａ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、シート基材上に下層電極膜と他方の電極端子を形成した状態の平面図
【図３Ｂ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、誘電体膜を形成した状態の平面図
【図３Ｃ】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、上層電極膜と一方の電極端子を形成した状態の平面図
【図４Ａ】図３Ａの４Ａ−４Ａ線に沿った断面図
【図４Ｂ】図３Ｂの４Ｂ−４Ｂ線に沿った断面図
【図４Ｃ】図３Ｃの４Ｃ−４Ｃ線に沿った断面図
【図５】本発明の第１の実施の形態にかかるキャパシタ搭載型半導体装置の両面に膜状キャパシタを設けた構成のシート状基板の断面図
【図６】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置の構成を説明するための断面図
【図７Ａ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置において、半導体チップの形状を示す平面図
【図７Ｂ】図７Ａの７Ｂ−７Ｂ線に沿った断面図
【図８Ａ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置において、シート状基板の形状を示す平面図
【図８Ｂ】図８Ａの８Ｂ−８Ｂ線に沿った断面図
【図９Ａ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、シート基材上に下層電極膜と他方の電極端子を形成した状態の平面図
【図９Ｂ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、誘電体膜を形成した状態の平面図
【図９Ｃ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、上層電極膜と一方の電極端子を形成した状態の平面図
【図１０Ａ】本発明の第２の実施の形態にかかるキャパシタ搭載型半導体装置において、半導体チップの電極端子を形成した面上にシート状基板を貼り合せた状態を示す平面図
【図１０Ｂ】図１０Ａの１０Ｂ−１０Ｂ線に沿った断面図
【図１１】本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置の構成を説明するための断面図
【図１２】本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置において、半導体チップの回路形成面上にシート状基板を貼り付けた状態の平面図
【図１３Ａ】本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、シート基材上に下層電極膜と他方の電極端子を形成した状態の平面図
【図１３Ｂ】本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、誘電体膜を形成した状態の平面図
【図１３Ｃ】本発明の第３の実施の形態にかかるキャパシタ搭載型半導体装置のシート状基板の製造方法において、上層電極膜と一方の電極端子を形成した状態の平面図
【図１４Ａ】本発明の第４の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素のシート状基板の平面図
【図１４Ｂ】本発明の第４の実施の形態にかかるキャパシタ搭載型半導体装置の構成要素のシート状基板の別の例の平面図
【符号の説明】
【０１１７】
１０，５０，９０    キャパシタ搭載型半導体装置
１２，５２，９２    半導体チップ
１４，５４    シリコン基板
１６，１８，５６，５８，６０，９５，９６，９７    電極端子
２０，６４，１００，１４０，１６０    シート状基板
２２，６６，１０２    シート基材
２４，６８，１０４    下層電極膜
２４ａ，６８ａ，１０４ａ    他方の電極端子
２４ｄ    ビア
２６，７２，１０６    誘電体膜
２８，７４，１０８    上層電極膜
２８ａ    共通接続部
２８ｂ    延在部
２８ｃ，７４ａ，１０８ａ    一方の電極端子
３０，７６，１１０    膜状キャパシタ
３２，８０，１２０    実装基板
３４    基材
３６ａ，３６ｂ，８４，１２４    チップ接続端子
３６ｃ，８９，１２５    グランド端子
３８，８６，１２６    外部接続端子
３９，６２，８８，９８，１２８    突起電極
４０，４２，４４    ワイヤリード
４６    封止樹脂
７０，１１２    貫通孔
７８    ダミー端子
１３０    導電性接続部材
１３２    アンダーフィル樹脂
１５０    膜状インダクタ
１５０ａ，１７０ａ    第１電極端子
１５０ｂ，１７０ｂ    第２電極端子
１７０    膜状抵抗
【図１Ａ】
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【図１Ｂ】
0004811406.tif 000003
【図２Ａ】
0004811406.tif 000004
【図２Ｂ】
0004811406.tif 000005
【図２Ｃ】
0004811406.tif 000006
【図３Ａ】
0004811406.tif 000007
【図３Ｂ】
0004811406.tif 000008
【図３Ｃ】
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【図４Ａ】
0004811406.tif 000010
【図４Ｂ】
0004811406.tif 000011
【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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