(57)【特許請求の範囲】
【請求項１】
主表面および主表面の反対面である裏面を有し、前記主表面が（０００１）Ｓｉ面に対して１０〜２０°傾いた単結晶炭化珪素基板からなる半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素からなるエピタキシャル層（２）と、
前記エピタキシャル層上の所定領域に形成され、所定厚さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域上の所定の表面部に形成され、ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記エピタキシャル層および前記ベース領域の表面部に形成され、前記ソース領域と前記エピタキシャル層とを繋ぐように形成された所定厚さと所定濃度を有する第１導電型の炭化珪素からなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された高誘電体膜（７ａ）を含むゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ソース領域上に形成されたソース電極（１０）と、
前記半導体基板の裏面に形成された裏面電極（１１）とを備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
主表面および主表面の反対面である裏面を有し、前記主表面が（０００１）Ｓｉ面と、（０００１）Ｓｉ面に対して１０〜２０°傾いた面との、少なくとも２面を含むステップバンチングが形成された単結晶炭化珪素基板からなる半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素からなるエピタキシャル層（２）と、
前記エピタキシャル層上の所定領域に形成され、所定厚さを有する第２導電型のベース領域（３ａ、３ｂ）と、
前記ベース領域上の所定の表面部に形成され、ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）と、
前記エピタキシャル層および前記ベース領域の表面部に形成され、前記ソース領域と前記エピタキシャル層とを繋ぐように形成された所定厚さと所定濃度を有する第１導電型の炭化珪素からなる表面チャネル層（５）と、
前記表面チャネル層の表面に形成された高誘電体膜（７ａ）を含むゲート絶縁膜（７）と、
前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ソース領域上に形成されたソース電極（１０）と、
前記半導体基板の裏面に形成された裏面電極（１１）とを備えたことを特徴とする炭化珪素半導体装置。
【請求項３】
前記半導体基板は、前記（０００１）Ｓｉ面の面積と比べて、前記（０００１）Ｓｉ面に対して１０〜２０°傾いた面の面積の方が大きくなっていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記半導体基板における前記（０００１）Ｓｉ面に対して１０〜２０°傾いた面は、＜１１−２０＞方向に傾いてることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート絶縁膜は、前記高誘電体膜とこの高誘電体膜の表面に形成された酸化膜（７ｂ）の積層構造であることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素からなる半導体基板（１）を用意し、この半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素からなるエピタキシャル層（２）を形成する工程と、
前記エピタキシャル層上の所定領域に、所定厚さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記ベース領域上の所定の表面部に、ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記エピタキシャル層および前記ベース領域の表面部に、前記ソース領域と前記エピタキシャル層とを繋ぐように所定厚さと所定濃度を有する第１導電型の炭化珪素からなる表面チャネル層（５）を形成する工程と、
前記表面チャネル層の表面に高誘電体膜（７ａ）を形成することで、この高誘電体膜を含むゲート絶縁膜（７）を形成する工程と、
前記ゲート絶縁膜の上にゲート電極（８）を形成する工程と、
前記ソース領域上にソース電極（１０）を形成する工程と、
前記半導体基板の裏面に裏面電極（１１）を形成する工程とを有し、
前記半導体基板を用意する工程では、（０００１）Ｓｉ面を端面とした炭化珪素インゴットを（０００１）Ｓｉ面に対して１０〜２０°傾いた面で切り出すことにより、前記半導体基板として、前記主表面が（０００１）Ｓｉ面に対して１０〜２０°を成している単結晶炭化珪素基板を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
主表面および主表面の反対面である裏面を有し、単結晶炭化珪素からなる半導体基板（１）を用意し、この半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素からなるエピタキシャル層（２）を形成する工程と、
前記エピタキシャル層上の所定領域に、所定厚さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
前記ベース領域上の所定の表面部に、ベース領域の深さよりも浅い第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
前記エピタキシャル層および前記ベース領域の表面部に、前記ソース領域と前記エピタキシャル層とを繋ぐように所定厚さと所定濃度を有する第１導電型の炭化珪素からなる表面チャネル層（５）を形成する工程と、
前記表面チャネル層の表面に高誘電体膜（７ａ）を形成することで、この高誘電体膜を含むゲート絶縁膜（７）を形成する工程と、
前記ゲート絶縁膜の上にゲート電極（８）を形成する工程と、
前記ソース領域上にソース電極（１０）を形成する工程と、
前記半導体基板の裏面に裏面電極（１１）を形成する工程とを有し、
前記半導体基板を用意する工程では、前記半導体基板として、前記主表面が（０００１）Ｓｉ面と、（０００１）Ｓｉ面に対して１０〜２０°傾いた面との、少なくとも２面を含むステップバンチングが形成された単結晶炭化珪素基板を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記半導体基板を用意する工程では、前記（０００１）Ｓｉ面の面積と比べて、前記（０００１）Ｓｉ面に対して１０〜２０°傾いた面の面積の方が大きくなるように前記単結晶炭化珪素基板を形成することを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記半導体基板を用意する工程では、前記半導体基板における前記（０００１）Ｓｉ面に対して１０〜２０°傾いた面を＜１１−２０＞方向に傾けように前記単結晶炭化珪素基板を形成することを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ゲート絶縁膜を形成する工程では、前記高誘電体膜の表面に酸化膜（７ｂ）を形成することで、前記ゲート絶縁膜を積層構造とすることを特徴とする請求項６ないし９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置及びその製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【背景技術】
【０００２】
従来、特許文献１において、蓄積モードで作動する炭化珪素半導体装置として、パワーＭＯＳＦＥＴが提案されている。このパワーＭＯＳＦＥＴでは、ＳｉＯ2からなるゲート酸化膜の下方において、ｎ-型ベース領域の表面には、ｎ+型ソース領域とｎ+型エピタキシャル層（以下、ｎ+型エピ層という）とを連結するようにｎ-型層が配置された状態となっている。
【０００３】
このように構成された炭化珪素半導体装置は、ゲート電極に電圧を印加する前のときにはｎ-型層が空乏化され、オフ状態となる。そして、ゲート電圧を印加することによってｎ-型層とゲート絶縁膜との界面において、ｎ+型ソース領域４ａ、４ｂからｎ-型ドリフト領域２方向へ延びるチャネル領域が形成されることで、オン状態にスイッチングされ、電流を流すようになっている。
【０００４】
このように、上記パワーＭＯＳＦＥＴは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで作動することから、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を低減させることが可能となる。
【特許文献１】特開平１１−２８８０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記構成のパワーＭＯＳＦＥＴでは、ゲート絶縁膜に酸化膜（ＳｉＯ2）を用いている。しかしながら、このような酸化膜で構成されたゲート絶縁膜の場合、ゲート絶縁膜とチャネルとなるｎ-型層との間に界面準位が形成される。そして、その界面準位がエネルギー的に電子電流が流れるコンダクションバンド付近に形成されることから、この電荷を帯びた界面準位が電流の流れに影響してチャネル移動度を低下させ、パワーＭＯＳＦＥＴのオン抵抗を高くするという問題が発生することが判った。
【０００６】
本発明は上記点に鑑みて、ゲート絶縁膜とチャネル層との間に発生する界面準位に起因したオン抵抗の増加を防止することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、主表面が（０００１）Ｓｉ面に対して１０〜２０°傾いた単結晶炭化珪素基板を半導体基板として用い、ゲート絶縁膜（７）に接する蓄積型のチャネル層（５）を有する炭化珪素半導体装置におけるゲート絶縁膜として高誘電体膜が含まれるものを用いていることを特徴としている。
【０００８】
オフ角を変えた半導体基板を作成し、オフ角と研磨傷の密度との相関を調べたところ、オフ角が１０°以上になると研磨傷が顕著に低下することが確認された。また、そのときの表面の凹凸も少なくなり、結晶欠陥の少ない半導体基板にできることが確認された。
したがって、このように結晶欠陥が少なくできる（０００１）Ｓｉ面に対して１０〜２０°傾いた面を用いることにより、他の面と比べて界面準位を低減することができ、より界面準位による電流の流れの影響を低減することが可能となる。これにより、パワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
また、チャネル層の表面に高誘電体膜を形成することで、界面準位がコンダクションバンド近辺に高密度に集中しないようにすることが可能となる。したがって、界面準位が電流の流れに影響を及ぼすことによってチャネル移動度を低下させるという問題を解消でき、チャネル移動度を向上させることが可能となる。
【０００９】
請求項５に記載の発明では、高誘電体膜とこの高誘電体膜の表面に形成された酸化膜（７ｂ）の積層構造でゲート絶縁膜を形成することを特徴としている。
【００１０】
これにより、ゲート絶縁膜のうちチャネル層に接する部分についてコンダクションバンド近辺に界面準位が高密度に集中しないようにしつつ、高誘電体膜の上に酸化膜を形成することで炭化珪素のエネルギー準位Ｅｃの端からの差ΔＥｃを高くすることができる。これにより、ゲートリーク電流が発生するのに必要とされるエネルギー障壁が高くなり、ゲートリーク電流の発生を防ぐことが可能となる。
【００１４】
請求項２に記載の発明では、主表面が（０００１）Ｓｉ面と、（０００１）Ｓｉ面に対して１０〜２０°傾いた面との、少なくとも２面を含むステップバンチングが形成された単結晶炭化珪素基板を半導体基板として用いることを特徴としている。
【００１５】
このような（０００１）Ｓｉ面とこの面から１０〜２０°傾いた面とを主表面とする単結晶炭化珪素基板は、他の面を主表面とする単結晶炭化珪素基板と比べて界面準位を低減することができることから、より界面準位による電流の流れの影響を低減することが可能となる。これにより、パワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
【００１６】
この場合、請求項３に示されるように、（０００１）Ｓｉ面の面積と比べて、（０００１）Ｓｉ面に対して１０〜２０°傾いた面の面積の方が大きくなるようにすると、より効果的に上記効果を得ることができる。また、この場合、請求項４に示されるように、半導体基板における（０００１）Ｓｉ面に対して１０〜２０°傾いた面を、＜１１−２０＞方向に傾けるようにすると、より効果的に上記効果を得ることができるため好ましい。
【００１８】
請求項６ないし１０に記載の発明は、上記請求項１ないし５に記載の発明を方法的に示したものである。これら各請求項に示されるように、炭化珪素半導体装置という物の発明としてだけでなく、方法の発明として本発明を具現化することも可能である。この場合、上記各請求項と同様の効果を得ることが可能となる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適である。以下、図１に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【００２２】
炭化珪素からなるｎ+型半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ+型半導体基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。このとき、ｎ+型半導体基板１およびｎ-型エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ+型半導体基板１およびｎ-型エピ層２の上面を（１１−２０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１−２０）ａ面を用いると、低い表面状態密度で、かつ、完全にらせん転位の無い結晶が得られる。
【００２３】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有するｐ-型ベース領域３ａおよびｐ-型ベース領域３ｂが離間して形成されている。また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ+型ソース領域４ａ、４ｂに重ならない部分に形成されており、ｐ-型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。
【００２４】
このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ-型エピ層２における厚さが薄くなり（ｎ+型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。
【００２５】
また、ｐ-型ベース領域３ａ、３ｂの表層部における所定領域には、ベース領域３ａ、３ｂよりも浅いｎ+型ソース領域４ａ、４ｂが形成されている。さらに、ｎ+型ソース領域４ａとｎ+型ソース領域４ｂとの間におけるｎ-型エピ層２およびｐ-型ベース領域３ａ、３ｂの表面部には炭化珪素からなるｎ型の表面チャネル層５が延設されている。つまり、ｐ-型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ-型エピ層２とを繋ぐようにｎ型チャネル層５が配置されている。
【００２６】
このｎ型の表面チャネル層５は、ｐ-型ベース領域３ａ、３ｂの表層部に位置する低濃度なｎ-型層５ａとｎ-型エピ層２の表層部に位置する高濃度なｎ+型層５ｂとを有した構成となっている。このｎ型チャネル層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。そして、ｎ-型チャネル層５のうち、ｐ-型ベース層３ａ、３ｂの表面部では低濃度のｎ-型層５ａとすることで実質的にチャネル領域となる部分の濃度を調整し、ｎ-型エピ層２の表面部では高濃度のｎ+型層５ｂとすることでｎ型チャネル層５の内部抵抗を低減し、オン抵抗の低下を図るようにしている。
【００２７】
また、ｐ-型ベース領域３ａ、３ｂ、ｎ+型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。これら凹部６ａ、６ｂにより、ｐ-型ベース領域３ａ、３ｂの表面が露出させられている。
【００２８】
表面チャネル層５の上面およびｎ+型ソース領域４ａ、４ｂの上面にはゲート絶縁膜７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されている。ポリシリコンゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Low  Temperature  Oxide）膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ+型ソース領域４ａ、４ｂおよびｐ-型ベース領域３ａ、３ｂと接している。また、ｎ+型半導体基板１の裏面１ｂには、裏面電極となるドレイン電極１１が形成されている。
【００２９】
なお、ｎ-型エピ層２のうち、ｐ-型ベース領域３ａ、３ｂに挟まれた部分がいわゆるＪ−ＦＥＴ部を構成する。
【００３０】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図４を用いて説明する。
【００３１】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+型半導体基板１を用意する。例えば、ｎ+型半導体基板１として、その厚さが４００μｍ、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用いる。この基板１の主表面１ａに厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。これにより、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３２】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ+（若しくはアルミニウム）をイオン注入して、ｐ-型ベース領域３ａ、３ｂを形成する。このとき、イオン注入条件は、温度が７００℃で、ドーズ量が１×１０16ｃｍ-2としている。
【００３３】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、基板１の上面からＮ+をイオン注入して、ｎ-型エピ層２の表層部及びｐ-型ベース領域３ａ、３ｂの表面部（表層部）に表面チャネル層５を形成する。このとき、イオン注入条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ-2としている。これにより、表面チャネル層５は、ｐ-型ベース領域３ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄いｎ-型層５ａとなり、ｎ-型エピ層２の表面部ではｎ型の不純物濃度が濃いｎ+型層５ｂとなる。
【００３４】
また、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、ｐ-型ベース領域３ａ、３ｂから広がる空乏層の伸び量と、ゲート絶縁膜７から広がる空乏層の伸び量との和が表面チャネル層５の厚み以上となるように上記イオン注入条件が設定されている。
【００３５】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
【００３６】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ+をイオン注入し、ｎ+型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2としている。
【００３７】
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ-型炭化珪素ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３８】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ+をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ+型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ-型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３９】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、基板上にゲート絶縁膜７として高誘電体膜であるＨｆＯ2を形成する。このとき、例えば、基板温度５００℃としてスパッタ法により、ＨｆＯ2を形成する。そして、スパッタ後に、Ｏ2雰囲気で適宜熱処理を行う。
【００４０】
〔図４（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。このとき、成膜温度を４２５℃として、成膜後に１０００℃のアニールを行う。
【００４１】
〔図４（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００４２】
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ポリシリコンゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ-型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ポリシリコンゲート電極８に電圧を印加することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４３】
つまり、ポリシリコンゲート電極８の仕事関数を第１の仕事関数とし、ｐ-型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４４】
また、オフ状態において、空乏領域は、ｐ-型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からポリシリコンゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2）７と表面チャネル層５との間の界面においてｎ+型ソース領域４ａ、４ｂからｎ-型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ-型エピ層２に流れる。そして、ｎ-型エピ層２（ドリフト領域）に達すると、電子は、ドレイン領域を構成するｎ+型半導体基板１へ垂直に流れる。
【００４５】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
【００４６】
このように、プレーナ型ＭＯＳＦＥＴにおいて、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を低減させるようにしている。
【００４７】
そして、本実施形態では、このような構成のパワーＭＯＳＦＥＴにおけるゲート絶縁膜７をＨｆＯ2という高誘電体膜で構成している。このように、ゲート絶縁膜７を高誘電体膜で構成した場合と、従来のような酸化膜（ＳｉＯ2）で構成した場合それぞれにおけるエネルギーバンド図を図５（ａ）、（ｂ）に示す。なお、これら図５（ａ）、（ｂ）は、図１におけるＡ−Ａ断面部分におけるエネルギーバンドを示したものに相当する。
【００４８】
ゲート絶縁膜７を酸化膜で構成した場合には、図５（ｂ）に示されるように、−電荷を界面準位がコンダクションバンド近辺に高密度に形成される。このため、この界面準位が電流の流れに影響を及ぼし、チャネル移動度を低下させる要因になっていた。
【００４９】
これに対し、ゲート絶縁膜７を高誘電体膜で構成した場合には、図５（ａ）に示されるように、界面準位が存在するものの、コンダクションバンド近辺に高密度に集中することはない。このため、界面準位が電流の流れに影響を及ぼすことはほとんどなく、チャネル移動度を低下させることもない。
【００５０】
以上説明したように、本実施形態のパワーＭＯＳＦＥＴでは、ゲート絶縁膜７として高誘電体膜を用いている。このため、界面準位がコンダクションバンド近辺に高密度に集中しないようにすることが可能となる。したがって、界面準位が電流の流れに影響を及ぼすことによってチャネル移動度を低下させるという問題を解消でき、チャネル移動度を向上させることが可能となる。
【００５１】
（第１実施形態の変形例）
上記第１実施形態では、ゲート絶縁膜７の材質となる高誘電体膜としてＨｆＯ2を用いているが、この他の高誘電体膜を用いることも可能である。例えば、ＨｆＡｌＯXを高誘電体膜として用いることも可能である。この場合、第１実施形態で示した図４（ａ）に示す工程において、例えばＭＯ−ＣＶＤ法によってＨｆＡｌＯXを形成する。例えば、５００℃のＯ2雰囲気中でＨｆＡｌＯXの成膜を行い、成膜後に７００℃の熱処理を行うことで、ゲート絶縁膜７を形成することができる。その他にもＨｆＳｉＯＮを高誘電体膜として用いることも可能である。例えば反応性スパッタ法にて形成する。その後、Ｎ2雰囲気中で９５０℃〜１１００℃の熱処理を行うことでゲート絶縁膜７を形成することができる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート絶縁膜７の構造を変更したものであり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００５３】
図６は、本実施形態のパワーＭＯＳＦＥＴにおけるゲート絶縁膜７の部分近傍を拡大したものである。
【００５４】
この図に示されるように、本実施形態では、ゲート絶縁膜７が高誘電体膜７ａと酸化膜７ｂを積層した積層膜によって構成されている。すなわち、表面チャネル層５の表面に高誘電体膜７ａを形成したのち、高誘電体膜７ａの表面に酸化膜７ｂを形成した構造としている。
【００５５】
このような構造の場合のエネルギーバンド図を図７に示す。この図に示されるように、炭化珪素からなる表面チャネル層５の表面に形成される高誘電体膜７ａには、上述した第１実施形態と同様に、界面準位がコンダクションバンド近辺に高密度に集中しない状態となっている。
【００５６】
しかしながら、ゲート絶縁膜７を高誘電体膜のみで構成した場合、従来のように酸化膜のみで構成した場合と比べて、高温下および高ゲート電圧下においてゲートリーク電流が多く流れる可能性がある。これは、コンダクションバンド側における炭化珪素のエネルギー準位Ｅｃの端と高誘電体膜のエネルギー準位Ｅｃとの差ΔＥｃが、炭化珪素のエネルギー準位Ｅｃと酸化膜のエネルギー準位Ｅｃとの差ΔＥｃが小さくなるためであり、その障壁を越え易くなって、ゲートリーク電流が多く流れるのである。
【００５７】
このため、本実施形態では、ゲート絶縁膜７のうち表面チャネル層５に接する部分を高誘電体膜７ａで構成し、この高誘電体膜７ａの表面に酸化膜７ｂを形成するようにしている。これにより、ゲート絶縁膜７のうち表面チャネル層５に接する部分についてコンダクションバンド近辺に界面準位が高密度に集中しないようにしつつ、高誘電体膜７ａの上に酸化膜７ｂを形成することで炭化珪素のエネルギー準位Ｅｃの端からの差ΔＥｃを高くしている。これにより、ゲートリーク電流が発生するのに必要とされるエネルギー障壁が高くなり、ゲートリーク電流の発生を防ぐことが可能となる。
【００５８】
なお、このような構造のパワーＭＯＳＦＥＴは、第１実施形態や第１実施形態の変形例に対して、一般的に知られている酸化膜形成工程を追加するのみで形成される。例えば、
５００℃のＯ2雰囲気中においてＨｆＡｌＯXからなる高誘電体膜７ａをＭＯ−ＣＶＤ法によって形成したのち、７００℃の熱処理を行い、さらに、高誘電体膜７ａの表面にＣＶＤ法により酸化膜７ｂを成膜することにより、ゲート絶縁膜７を形成することができる。その他にもＨｆＳｉＯＮを高誘電体膜として用いることも可能で、例えば反応性スパッタ法にて形成する。その後、Ｎ2雰囲気中で９５０℃〜１１００℃の熱処理を行うことでゲート絶縁膜７を形成することができる。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してｎ-型半導体基板１の面方位を変更したものであり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００６０】
本実施形態では、（０００１）Ｓｉ面に対して１０〜２０°傾いた面を主表面とするｎ-型半導体基板１を用意する。このようなｎ-型半導体基板１の製造方法について、図８に示す製造工程図を参照して説明する。
【００６１】
まず、図８（ａ）に示されるように、（０００１）Ｓｉ面の４Ｈ−ＳｉＣ単結晶のインゴットを用意する。そして、図８（ｂ）に示されるように、（０００１）Ｓｉ面に対して１０〜２０°傾いた面で、ワイヤーソーを用いてインゴットを切り出す。このとき、（０００１）Ｓｉ面に対して１０〜２０°傾いた面は、安定性が高いため、研磨傷のない鏡面が得られる。このようにして、（０００１）Ｓｉ面に対して１０〜２０°傾いた面を主表面とするｎ-型半導体基板１が形成される。
【００６２】
この後、図８（ｃ）に示されるように、ｎ-型半導体基板１の主表面にＣＶＤ装置などを用いてｎ-型エピ層２をエピタキシャル成長させ、その後は、図２〜図３と同様の工程等を行うことで、第１実施形態や第２実施形態に示したパワーＭＯＳＦＥＴが完成する。
【００６３】
このような（０００１）Ｓｉ面に対して１０〜２０°傾いた面は、他の面と比べて界面準位を低減することができることから、より界面準位による電流の流れの影響を低減することが可能となる。これにより、パワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
【００６４】
なお、本実施形態のように、（０００１）Ｓｉ面に対して１０〜２０°傾いた面を有するｎ-型半導体基板１を用いる場合、その面が＜１１−２０＞方向に傾いた面となるようにするのが好ましい。このような＜１１−２０＞方向に傾いた面は、実験により、特に界面準位が低くなっていることが確認されている。このため、このように（０００１）Ｓｉ面に対して１０〜２０°傾いた面を＜１１−２０＞方向に傾いた面とすることにより、より界面準位を小さくすることができ、より効果的にパワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
【００６５】
また、（０００１）Ｓｉ面に対して１０〜２０°傾いた面を有するｎ-型半導体基板１を用いる場合、その面が（１１−２ｎ）面であり、ｎが１７≦ｎ≦３８の関係を満たす面となるようにしても良い。このような（１１−２ｎ）面であり、ｎが１７≦ｎ≦３８の関係を満たす面も、実験により、特に界面準位が低くなっていることが確認されている。このため、このような面を用いても、より効果的にパワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
【００６６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態と同様に、第１、第２実施形態に対してｎ-型半導体基板１の面方位を変更したものであり、他の部分については同様であるため、異なる部分についてのみ説明する。
【００６７】
図９は、本実施形態におけるパワーＭＯＳＦＥＴの製造工程を示したものである。本実施形態では、まず、図９（ａ）に示されるように、（０００１）Ｓｉ面に対して８°オフしたオフ基板をｎ-型半導体基板１として用意する。
【００６８】
そして、ｎ-型半導体基板１の表面にＬＴＯ膜を形成したのち、それを除去し、さらにｎ-型半導体基板１の表面を洗浄する。この後、ｎ-型半導体基板１の表面に炭化珪素層を例えば５ｎｍの厚さで成膜したのち、引き続き、超高真空チャンバ内を加熱することで、ｎ-型半導体基板１を５００〜１１００℃の範囲、好ましくは１５００℃程度で一定温度とする。この高温化により、ｎ-型半導体基板１の表面にステップバンチングが形成され、（０００１）Ｓｉ面と（０００１）Ｓｉ面に対して１０〜２０°傾いた面の２面を得ることができる。
【００６９】
このとき、（０００１）Ｓｉ面に対して１０〜２０°傾いた面の面積が、（０００１）面の面積よりも大きくなるようにする。この面積比率の関係は、熱処理時の温度制御によって変化させることができ、例えば、１０５０℃と９５０℃という２種類以上の温度工程を組み合わせることで、調整することが可能である。
【００７０】
そして、このようなｎ-型半導体基板１の主表面１ａに（０００１）Ｓｉ面と（０００１）Ｓｉ面に対して１０〜２０°傾いた面の２面を形成する。そして、このような２面を有するｎ-型半導体基板１を用いて、上記第１、第２実施形態に示した構造のパワーＭＯＳＦＥＴを作成する。
【００７１】
その後、図９（ｂ）に示されるように、ｎ-型半導体基板１の主表面にＣＶＤ装置などを用いてｎ-型エピ層２をエピタキシャル成長させ、その後は、図２〜図３と同様の工程等を行うことで、第１実施形態や第２実施形態に示したパワーＭＯＳＦＥＴが完成する。
【００７３】
このような（０００１）Ｓｉ面とこの面から１０〜２０°傾いた面とを主表面とする単結晶炭化珪素基板は、他の面を主表面とする単結晶炭化珪素基板と比べて界面準位を低減することができることを確認している。このため、界面準位による電流の流れの影響をより低減することが可能となる。これにより、パワーＭＯＳＦＥＴの更なるチャネル移動度の向上を図ることが可能となる。
【００７４】
そして、（０００１）Ｓｉ面に対して１０〜２０°傾いた面の面積が、（０００１）面の面積よりも大きくなるようにしていることから、より効果的に上記効果を得ることが可能となる。
【００７５】
（他の実施形態）
上記実施形態では、ｎ-型炭化珪素エピ層２の表層部及びｐ-型炭化珪素ベース領域３ａ、３ｂの表面部（表層部）に直接イオン注入を行うことにより表面チャネル層５を形成しているが、これらの上にｎ-型の表面チャネル層５をエピタキシャル成長させるようにしたパワーＭＯＳＦＥＴに対しても、本発明を適用することが可能である。
【００７６】
また、上記各実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を適用したパワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、各部の導電型を反転させたｐチャネルタイプのパワーＭＯＳＦＥＴにも本発明を適用することが可能である。
【００７７】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すパワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くパワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】（ａ）、（ｂ）は、ゲート絶縁膜を高誘電体膜で構成した場合と、従来のような酸化膜（ＳｉＯ２）で構成した場合それぞれにおけるエネルギーバンド図である。
【図６】本発明の第２実施形態におけるパワーＭＯＳＦＥＴの部分断面構成を示す図である。
【図７】図６に示すパワーＭＯＳＦＥＴのゲート絶縁膜近傍のエネルギーバンド図である。
【図８】ｎ-型半導体基板の製造工程を示した断面図である。
【図９】第４実施形態に示すパワーＭＯＳＦＥＴの製造工程を示す図である。
【符号の説明】
【００７９】
１…ｎ+型半導体基板、２…ｎ-型エピ層、３ａ、３ｂ…ｐ-型ベース領域、４ａ、４ｂ…ｎ+型ソース領域、５…表面チャネル層、７…ゲート絶縁膜、７ａ…高誘電体膜、７ｂ…酸化膜、８…ポリシリコンゲート電極、１０…ソース電極、１１…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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