(57)【特許請求の範囲】
【請求項１】
第１の表示パネルと、
第２の表示パネルと、
前記第１の表示パネルと前記第２の表示パネルとを接続するフレキシブル配線基板とを備え、
前記第１の表示パネルは、表示駆動手段を有し、
前記第２の表示パネルの映像線は、前記フレキシブル配線基板の映像線用の接続配線を介して前記表示駆動手段に接続され、
前記第１の表示パネルは前記第２の表示パネルより大きく、
前記フレキシブル配線基板は前記第１の表示パネル側が前記第２の表示パネル側よりも幅広である表示装置であって、
前記第２の表示パネルの映像線の総数をＮ本、前記フレキシブル配線基板の映像線用の接続配線の総数をｎ（Ｎ＞ｎ）本とするとき、前記第２の表示パネルの映像線は、連続するｎ本ずつに、（Ｎ／ｎ）分割され、
前記第２の表示パネルは、前記第２の表示パネルの走査線に駆動電圧を供給する走査線駆動手段と、
前記第２の表示パネルの（Ｎ／ｎ）分割されたｎ本の映像信号線を、前記フレキシブル配線基板のｎ本の映像線用の接続配線に順次接続するスイッチング手段とを有し、
前記表示駆動手段は、外部から順次送信される表示データを格納するメモリと、
前記第２の表示パネルの（Ｎ／ｎ）分割されたｎ本の映像信号線に、前記メモリに書き込まれた１ワード線単位の表示データに基づく階調電圧が供給されるように、外部から順次送信される表示データを前記メモリに書き込む書込手段とを有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２個の表示パネルを有する表示装置に係り、特に、携帯電話機などの携帯機器に搭載される表示装置に関する。
【背景技術】
【０００２】
サブピクセル数が、カラー表示で１００×１５０×３程度の小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュール、あるいは、有機ＥＬ素子を有するＥＬ表示装置が、携帯電話機などの携帯機器の表示部として広く使用されている。
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第１の液晶表示パネルと、サブの表示部に対応する第２の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。（下記、特許文献１、特許文献２参照）。
前述の各特許文献に記載されている一体型の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを、フレキシブル回路基板上の接続配線で接続するとともに、１つの液晶駆動回路により、第１および第２の液晶表示パネルを駆動するものである。
これにより、実装部品の削減を図り、コスト低減、かつ、省スペース化を図ることが可能である。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００１−２８２１４５号公報
【特許文献２】特願２００２−２２０６０６号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、前述した折り畳み型の携帯電話機において、サブの表示部の大画面化が要望され、それに伴って第２の液晶表示パネルとして、より高解像度のものが要求されている。
そして、第２の液晶表示パネルのサブピクセル数が増加すると、前述した一体型の液晶表示モジュールにおいて、第１の液晶表示パネルと第２の液晶表示パネルとを接続するフレキシブル回路基板上の接続配線の配線数も増加することになる。
しかしながら、フレキシブル回路基板は、製造上端子ピッチに制約があり、あまり接続配線数を増加することができないため、前述した一体型の液晶表示モジュールにおいて、第２の液晶表示パネルとして高解像度のものを使用できなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、第１の表示パネルと第２の表示パネルとを備える一体型の液晶表示モジュールにおいて、第２の表示パネルとして高解像度のものを使用することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明は、第１の表示パネルと、第２の表示パネルと、第１の表示パネルと第２の表示パネルとを接続するフレキシブル配線基板とを備える表示装置において、第１の表示パネルは表示駆動手段を有し、第２の表示パネルの映像線は、フレキシブル配線基板の接続配線を介して表示駆動手段に接続され、第２の表示パネルは、第２の表示パネルの走査線に駆動電圧を供給する走査線駆動手段を設けたことを特徴とする。
また、本発明は、第２の表示パネルの映像線の総数をＮ本、フレキシブル配線基板の映像線用の接続配線の総数をｎ（Ｎ＞ｎ）本とするとき、前記第２の表示パネルは、１走査期間内に、前記Ｎ本の映像線の中のｎ本ずつ、前記フレキシブル配線基板のｎ本の映像線用の接続配線に接続するスイッチング手段を有することを特徴とする。
【発明の効果】
【０００６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、第１の表示パネルと第２の表示パネルとを備える一体型の液晶表示モジュールにおいて、第２の表示パネルとして高解像度のものを使用することが可能となる
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図１−ａは、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを備える一体型の液晶表示モジュールである。
図１−ａにおいて、MAINは、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第１の液晶表示パネルであり、SUBは、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第２の液晶表示パネルである。
本実施例では、第１の液晶表示パネル（MAIN）のサブピクセル数は、２４０×３（Ｒ・Ｇ・Ｂ）×３２０であり、第２の液晶表示パネル（SUB）のサブピクセル数は、１２０×３×１６０である。
第１の液晶表示パネル（MAIN）、および第２の液晶表示パネル（SUB）は、画素電極、薄膜トランジスタ等が形成されるＴＦＴ基板と、対向電極、カラーフィルタ等が形成されるフィルタ基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
【０００８】
本実施例において、第１の液晶表示パネルのガラス基板上（このガラス基板は、第１の液晶表示パネルのＴＦＴ基板の一部を構成する）には、本発明の表示駆動手段を構成する液晶ドライバ（DRV）と、ＴＦＴコントローラ（TCON）が搭載される。
また、第２の液晶表示パネルのガラス基板上には、本発明の走査線駆動手段を構成するサブ走査線駆動回路（SGDRV）が搭載される。
液晶ドライバ（DRV）は、第１の液晶表示パネル（MAIN）の映像線（S1〜S720）を駆動するメイン映像線駆動回路、第２の液晶表示パネル（SUB）の映像線（SS1〜SS360）を駆動するサブ映像線駆動回路、第１の液晶表示パネル（MAIN）の走査線（G1〜G320）を駆動するメイン走査線駆動回路、第１の液晶表示パネル（MAIN）の共通線（Vcom）を駆動するメインＶｃｏｍ駆動回路、第２の液晶表示パネル（SUB）の共通線（SVcom）を駆動するサブＶｃｏｍ駆動回路、サブ走査線駆動回路（SGDRV）を制御するサブ走査線駆動回路用コントロール回路、表示データを格納するメモリ、およびメモリ制御回路などを有する。
ＴＦＴコントローラ（TCON）には、フレキシブル配線基板（FPC1）を介して、本体側の中央処理装置（Microprocessing Unit；以下、ＭＰＵという）から、表示データ（D1〜D18）と表示コントロール信号（CONT）が入力される。
なお、図１−ａでは、液晶ドライバ（DRV）とＴＦＴコントローラ（TCON）とは、それぞれ個別の半導体チップで構成した場合を図示しているが、液晶ドライバ（DRV）とＴＦＴコントローラ（TCON）とは、１つの半導体チップで構成してもよい。また、サブ走査線駆動回路（SGDRV）も半導体チップで構成される。
【０００９】
図１−ａに示すように、端子（ST）を介して、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）が、フレキシブル配線基板（FPC2）に接続される。
フレキシブル配線基板（FPC2）には、映像線用の接続配線（FS1〜FS360）、コントロール信号用の接続配線（FDCONT）、および、共通線用の接続配線（FVcom）が設けられる。
即ち、第２の液晶表示パネル（SUB）の映像線（SS1〜SS360）は、フレキシブル配線基板（FPC2）の映像線用の接続配線（FS1〜FS360）、並びに、第１の液晶表示パネル（MAIN）の映像線（S1〜S360）を介して、液晶ドライバ（DRV）に接続される。
また、サブ走査線駆動回路（SGDRV）には、第１の液晶表示パネル（MAIN）の配線、フレキシブル配線基板（FPC2）のコントロール信号用の接続配線（FDCONT）、および、第２の液晶表示パネル（SUB）の配線を介して、液晶ドライバ（DRV）から、サブ走査線駆動回路コントロール信号（SDCONT）が入力される。なお、サブ走査線駆動回路コントロール信号（SDCONT）の中に、サブ走査線駆動回路（SGDRV）の電源電圧とコントロール信号とが含まる。
さらに、第２の液晶表示パネル（SUB）の共通線（SVcom）は、フレキシブル配線基板（FPC2）の共通線用の接続配線（FVcom）、並びに、第１の液晶表示パネル（MAIN）の配線を介して、液晶ドライバ（DRV）に接続される。
【００１０】
図１−ｂは、本実施例の変形例を示す図である。
図１−ｂは、第１の液晶表示パネル（MAIN）の走査線を、表示領域（AR）の片側に配置したものである。
このように、本実施例によれば、第２の液晶表示パネル（SUB）にサブ走査線駆動回路（SGDRV）を設けるようにしたので、従来例の一体型の液晶表示モジュールにように、第２の液晶表示パネル（SUB）の映像線と走査線とをフレキシブル回路基板（FPC2）の接続配線を介して、第１の液晶表示パネル（MAIN）の液晶ドライバ（DRV）に接続する場合に比して、フレキシブル回路基板上の接続配線の配線数を大幅に低減することができる。
例えば、本実施例のように、第２の液晶表示パネル（SUB）のサブピクセル数が、１２０×３×１６０の場合、従来例では、フレキシブル回路基板（FPC2）の接続配線として、５２０本（映像線用の３６０本＋走査線用の１６０本）の接続配線が必要になるが、本実施例では、３７０本（映像線用の３６０本＋コントロール信号用等の１０本）に低減することができる。
これにより、本実施例によれば、フレキシブル回路基板（FPC2）の接続配線数を増加させることなく、第２の液晶表示パネル（SUB）として高解像度のものを使用することができる。なお、本実施例の液晶表示モジュールにおいて、第１の液晶表示パネル（MAIN）と第２の表示パネル（SUB）に画像を表示する表示方法については後述する。
【００１１】
［実施例２］
図２は、本発明の実施例２の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第２の液晶表示パネル（SUB）に、映像線選択回路（SS）を設けた点で、前述の実施例と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例との相異点を中心に説明する。
本実施例では、第２の液晶表示パネル（SUB）の３６０本の映像線が、１８０本ずつ２分割され、それに合わせて、フレキシブル配線基板（FPC2）の映像線用の接続配線も１８０本とされる。
そして、映像線選択回路（SS）が、２分割された第２の液晶表示パネル（SUB）の１８０本の映像線を、時分割で交互に、フレキシブル配線基板（FPC2）の映像線用の１８０本の接続配線に接続する。
したがって、例えば、本実施例のように、第２の液晶表示パネル（SUB）のサブピクセル数が、１２０×３×１６０の場合、映像線選択回路（SS）を制御するサブ映像線選択回路コントロール信号の信号線が２本とすると、本実施例によれば、映像フレキシブル回路基板（FPC2）の接続配線として、１９２本（映像線用の１８０本＋コントロール信号用等の１２本）に低減することができる。
このように、本実施例によれば、フレキシブル回路基板（FPC2）の接続配線数をさらに低減させることが可能となる。
【００１２】
図１、図２に示す液晶表示モジュールの液晶ドライバ（DRV）は、本体側のＭＰＵから送出される表示データ（D1〜D18）を格納するメモリ（RAM）を有する。
図３は、図１、図２に示す液晶ドライバ（DRV）のメモリ（RAM）配置の一例を示す図である。なお、図３中の○は、液晶表示パネルの１サブピクセル分のメモリ素子を示す。
図３に示すように、メモリ（RAM）は、画面表示の配置に対応しており、横に映像線の順に対応したビット線（BL）、縦に走査線の順に対応したワード線（WL）が設けられる。
一般に、メモリ（RAM）は、駆動負荷を軽くするために適宜分割されている。図３では、ワード線（WL）を４つのメモリマット（MAT1〜MAT4）に分割している。したがって、各メモリマットは、第１の液晶表示パネル（MAIN）の１８０本の映像線に対応することになる。
図４は、図３に示す１サブピクセル分のメモリの構成を示す図であり、１サブピクセルが６ビットの場合を示している。図４は、６ビットのビット出力線（B1〜B6）が、１つの映像線に対応していることを示している。
図５は、図４に示す各ビットのメモリ素子の具体的な回路構成を示す図である。
図５に示すように、図４に示す各ビットのメモリ素子は、一般的なＳＲＡＭ（Static Random Access Memory）で構成される。なお、図５において、BL、BL-Tは、相補ビット線である。
図６は、液晶表示パネルの映像線に印加される階調電圧の生成方法を説明するための図である。
コントローラにより表示したいワード線（WL）を、図３に示すワードデコーダ（W-DEC）により選択することにより、ビット線（BL）から表示データが出力される。この表示データに基づき、Ａ／Ｄ変換回路（DAC）は、６４階調の階調電圧（GV1〜GV64）の中から表示データに対応した階調電圧を選択し、映像線に出力する。
【００１３】
本実施例では、液晶ドライバ（DRV）は、本体側から入力される表示コントロール信号（垂直同期信号、ディスプレイタイミング信号、水平同期信号）に基づいて、１水平走査時間の間、薄膜トランジスタ（TFT）をオンとする信号を走査線に順番に出力する。
また、液晶ドライバ（DRV）は、選択された走査線に対応するサブピクセルの表示データをメモリから読み出し、Ａ／Ｄ変換回路（DAC）で当該表示データに対応した階調電圧を生成して映像線に出力する。
これにより、各画素部の液晶に階調電圧が印加され、液晶分子の配向方向等が変化し、それに伴い液晶の光に対する性質が変化することを利用して、第１の液晶表示パネル（MAIN）に画像が表示される。
第２の液晶表示パネル（SUB）では、サブ走査線駆動回路（SGDRV）が、１水平走査時間の間、薄膜トランジスタ（STFT）をオンとする信号を走査線に順番に出力し、前述と同様の動作により画像が表示される。
図７は、本実施例の第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）を駆動するためのメモリ（RAM）配置の一例を示す回路図である。
図７は、メモリマット（MAT1）を、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）で兼用する場合を示す図である。
第１の液晶表示パネル（MAIN）に画像を表示する時は、メモリマット（MAT1〜MAT4）に、第１の液晶表示パネル（MAIN）に対応する表示データが保持される。
第２の液晶表示パネル（SUB）に画像を表示する時は、メモリマット（MAT1）に、第２の液晶表示パネル（SUB）に対応する表示データが保持される。
図７では、メモリマット（MAT1）は、第２の液晶表示パネル（SUB）のサブピクセル数（１２０×３×１６０×６＝３４５６００ビット）に対応している。
【００１４】
本実施例の場合には、メモリマット（MAT1）は、第１の液晶表示パネル（MAIN）における（G1〜G160）×（S1〜S180）のサブピクセルが、第２の液晶表示パネル（SUB）における（SG１〜SG160）×（SS1〜SS180）、あるいは、（SG1〜SG160）×（SS181〜SS360）のサブピクセルに対応する。
同様に、第１の液晶表示パネル（MAIN）における（G181〜G320）×（S1〜S180）のサブピクセルが、第２の液晶表示パネル（SUB）における、（SG1〜SG160）×（SS181〜SS360）、あるいは、（SG１〜SG160）×（SS1〜SS180）のサブピクセルに対応する。
この切り替えは、映像線選択回路（SS）が実行する。
このように、メモリマット（MAT1）を、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）で兼用することにより、メモリ（RAM）を増加させることなく、第１の液晶表示パネル（MAIN）、および第２の液晶表示パネル（SUB）用の表示データを格納することができ、コストを低減することが可能となる。
また、１つのコントローラで、第１の液晶表示パネル（MAIN）に表示する画像、および第２の液晶表示パネル（SUB）に表示する画像をコントロールすることが可能となる。
さらに、第２の液晶表示パネル（SUB）に、映像線選択回路（SS）を配置することにより、第２の液晶表示パネル（SUB）の映像線よりも少ない、Ｄ／Ａ変換回路出力で、第２の液晶表示パネル（SUB）の画面全体に画像を表示することが可能となる。
また、第１の液晶表示パネル（MAIN）から第２の液晶表示パネル（SUB）への映像線の本数を第２の液晶表示パネル（SUB）の映像線全数よりも少なくすることが可能となる。
また、第２の液晶表示パネル（SUB）のサブピクセル数が、（ｋ×ｊ）である場合、液晶表示パネルの１サブピクセル分のメモリ素子が、（ｋ／２）×（ｊ×２）であるメモリ（RAM）を使用して表示することができる。
なお、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）で兼用するメモリマットは、MAT1〜MAT4のどれでも良いく、配線の引きやすいものを選択することができる。
また、メモリマット（MAT１）の、液晶表示パネルの１サブピクセル分のメモリ素子が第２の液晶表示パネル（SUB）の画素数より多くなってしまう場合（第２の液晶表示パネル（SUB）が、１２０×３×８０など）には、メモリ素子を余らせておけば良い。
【００１５】
図８は、本実施例において、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の一例を示す図である。
図８において、SUB-Aは、映像線選択回路（SS）を構成する映像線選択回路Ａ（SS-A）がオンときに、第２の液晶表示パネル（SUB）に画像が表示される画面領域Ａ、SUB-Bは、映像線選択回路（SS）を構成する映像線選択回路Ｂ（SS-B）がオンときに、第２の液晶表示パネル（SUB）に画像が表示される画面領域Ｂを示す。
また、図８では、メモリマット（MAT1）の奇数番目のワード線（WL）のメモリ素子に、画面領域Ａの表示データが、メモリマット（MAT1）の偶数番目のワード線（WL）のメモリ素子に、画面領域Ｂの表示データが格納される。
図８の場合、メモリマット（MAT1）の１番目のワード線（WL1）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオン、映像線選択回路Ｂ（SS-B）をオフとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）をオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ａの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
次に、メモリマット（MAT1）の２番目のワード線（WL2）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオフ、映像線選択回路Ｂ（SS-B）をオンとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）はそのままオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ｂの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
前述した動作を、１６０番目の走査線（SG160）まで実行することにより、第２の液晶表示パネル（SUB）の画面全体に画像が表示される。
【００１６】
第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を図９に示す。
前述した動作により、図９に示すワード線（WL1）のメモリ素子に格納された１〜９の表示データに対応する階調電圧が、走査線（SG1）に対応する表示ライン上の映像線（SS1〜SS9）に対応する画素に書き込まれ、ワード線（WL2）のメモリ素子に格納された２８〜３６の表示データに対応する階調電圧が、走査線（SG1）に対応する表示ライン上の映像線（SS10〜SS18）に対応する画素に書き込まれる。
同様に、走査線（SG2）に対応する表示ライン上の映像線（SS1〜SS18）に対応する画素に、ワード線（WL3）とワード線（WL4）のメモリ素子に格納された１０〜１８、および３７〜４５の表示データに対応する階調電圧が書き込まれ、また、走査線（SG3）に対応する表示ライン上の映像線（SS1〜SS18）に対応する画素に、ワード線（WL5）とワード線（WL6）のメモリ素子に格納された１９〜２７、および４６〜５４の表示データに対応する階調電圧が書き込まれる。
なお、映像線選択回路Ａ（SS-A）、および映像線選択回路Ｂ（SS-B）のオン、オフを逆にするこで、メモリマット（MAT1）のＡ、Ｂと、第２の液晶表示パネル（SUB）の画面領域Ａ，Ｂの対応を逆にできることはいうまでもない。
【００１７】
図１０は、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の他の例を示す図である。
図１０では、画面領域Ａの表示データが、メモリマット（MAT1）の上半分（１〜１６０番目のワード線（WL）のメモリ素子）に画面領域Ａの表示データが、メモリマット（MAT1）の上半分（１６１〜３２０番目のワード線（WL）のメモリ素子）に画面領域Ｂの表示データが格納される。
図１０の場合、メモリマット（MAT1）の１番目のワード線（WL1）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオン、映像線選択回路Ｂ（SS-B）をオフとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）がオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ａの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
前述した動作を、１６０番目の走査線（SG160）まで実行することにより、第２の液晶表示パネル（SUB）の画面領域Ａに階調電圧を書き込む。
次に、映像線選択回路Ａ（SS-A）をオフ、映像線選択回路Ｂ（SS-B）をオンとし、前述した動作を、１６０番目の走査線（SG160）まで実行し、第２の液晶表示パネル（SUB）の画面領域Ｂに階調電圧を書き込む。
これにより、第２の液晶表示パネル（SUB）の画面全体に画像が表示される。
なお、映像線選択回路Ａ（SS-A）、および映像線選択回路Ｂ（SS-B）のオン，オフを逆にするこで、メモリマット（MAT1）のＡ、Ｂと、第２の液晶表示パネル（SUB）の画面領域Ａ，Ｂの対応を逆にできることはいうまでもない。
【００１８】
図１１に示すように、ＭＰＵから１８ビットデータバス（BUS）を介して送出される表示データは、ＴＦＴコントローラ（TCON）を介してメモリ（RAM）に転送される。
この時の表示データは、図１２に示すように、シリアルデータとして連続的に転送される。例えば、先ず、１番目の走査線（SG1）の画素に対応する表示データが１８ビットずつシリアル転送され、次に、２番目の走査線（SG2）,...,ｊ（ここでは、１６０番目）の走査線（SGj）の画素に対応する表示データが１８ビットずつシリアル転送される。
なお、データバス（BUS）のバス幅が８ビットの場合は，８＋８＋２の様に１８ビットをさらに分けてシリアル転送する。
図１３は、本実施例のメモリ制御回路を示す図である。
図１２に示すように、シリアルデータとして連続的に転送されてきた表示データは、メモリ（RAM）のビットデコーダ（B-DEC）とラッチ回路（LTC）に送られ、パラレル変換された後、適宜、ワードデコーダ（W-DEC）を選択し、メモリマット（MAT1）に表示データを書き込む。なお、前述した動作は、コントロール信号（CNTL）に基づいて実行される。
これにより、シリアル転送されてきた表示データを、図８に示すような配置で、メモリマット（MAT1）に格納することができる。なお、シリアル転送されてきた表示データを、図１０に示すような配置で、メモリマット（MAT1）に格納することも可能である。
なお、図２では、第２の液晶表示パネル（SUB）の映像線を、１８０本ずつ２分割した場合について説明したが、第２の液晶表示パネル（SUB）の映像線を、例えば、１２０本ずつの３分割等、ｎ（ｎ≧３）分割するようにしてもよい。
第２の液晶表示パネル（SUB）の映像線を、例えば、ｎ分割した場合の構成を図１４に示す。
この場合、第２の液晶表示パネル（SUB）の映像線の総数をｋ本とするとき、Ｄ／Ａ変換回路（DAC）からの出力数は、ｋ／ｎとなり、メモリ（RAM）も、メモリ素子が（ｋ／ｎ）×（ｊ×ｎ）のメモリとなる。
また、この場合の、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例は、図１４および図１５のようになる。なお、図１４は図８に示す対応例に相当し、図１５は、図１０に示す対応例に相当する。
【００１９】
［実施例３］
以下、本実施例の液晶表示モジュールについて、前述の実施例２との相異点を中心に説明する。
本実施例の液晶表示モジュールは、第２の液晶表示パネル（SUB）の隣接する２本の映像線を一組とする１８０組に分割し、映像線選択回路（SS）が、各組の２つの映像線を、フレキシブル配線基板（FPC2）の映像線用の接続配線の中の対応する接続配線に、時分割で交互に接続するようにした点で、前述の実施例２と相異する。
前述の実施例では、例えば、Ｄ／Ａ変換回路（DAC）の出力線（S180）と第２の液晶表示パネル（SUB）の映像線（SS180）とを接続する配線が、Ｄ／Ａ変換回路（DAC）の出力線（S180〜S179）とクロスすることになる。
しかしながら、本実施例では、Ｄ／Ａ変換回路（DAC）から第２の液晶表示パネル（SUB）の各映像線までの配線のクロスをなくすことができ、Ｄ／Ａ変換回路（DAC）の接続される配線の抵抗を均一にすることができるばかりか、ガラス基板上のＤ／Ａ変換回路から薄膜トランジスタ（STFT）までの配線を１層配線で接続でき、配線エリアの低減も可能となり、低コスト化を図ることが可能となる。
【００２０】
図１６は、本発明の実施例３の液晶表示モジュールにおける、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の一例を示す図である。
図１６の場合、メモリマット（MAT1）の１番目のワード線（WL1）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオン、映像線選択回路Ｂ（SS-B）をオフとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）をオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ａの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
次に、メモリマット（MAT1）の２番目のワード線（WL1）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオフ、映像線選択回路Ｂ（SS-B）をオンとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）はそのままオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ｂの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
前述した動作を、１６０番目の走査線（SG160）まで実行することにより、第２の液晶表示パネル（SUB）の画面全体に画像が表示される。
【００２１】
第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を図１７に示す。
前述した動作により、図１７に示すワード線（WL1）のメモリ素子に格納された１，３，，．．．，１７の表示データに対応する階調電圧が、走査線（SG1）に対応する表示ライン上の奇数番目の映像線（SS1,SS3,...,SS17）に対応する画素に書き込まれ、ワード線（WL2）のメモリ素子に格納された２，４，，．．．，１８の表示データに対応する階調電圧が、走査線（SG1）に対応する表示ライン上の偶数番目の映像線（SS2,SS4,...,SS18）に対応する画素に書き込まれる。
同様に、走査線（SG2）に対応する表示ライン上の奇数番目の映像線（SS1,SS3,...,SS17）に対応する画素に、ワード線（WL3）のメモリ素子に格納された１９，２１，，．．．，３５の表示データに対応する階調電圧が書き込まれ、走査線（SG2）に対応する表示ライン上の偶数番目の映像線（SS2,SS4,...,SS18）に対応する画素に、ワード線（WL4）のメモリ素子に格納された２０，２２，，．．．，３６の表示データに対応する階調電圧が書き込まれる。
また、走査線（SG3）に対応する表示ライン上の奇数番目の映像線（SS1,SS3,...,SS17）に対応する画素に、ワード線（WL5）のメモリ素子に格納された３７，３９，，．．．，５３の表示データに対応する階調電圧が書き込まれ、走査線（SG3）に対応する表示ライン上の偶数番目の映像線（SS2,SS4,...,SS18）に対応する画素に、ワード線（WL6）のメモリ素子に格納された３８，４０，，．．．，５４の表示データに対応する階調電圧が書き込まれる。
なお、映像線選択回路Ａ（SS-A）、および映像線選択回路Ｂ（SS-B）のオン、オフを逆にするこで、メモリマット（MAT1）のＡ、Ｂと、第２の液晶表示パネル（SUB）の画面領域Ａ、Ｂの対応を逆にできることはいうまでもない。
【００２２】
また、本実施例において、メモリマット（MAT1）に格納される表示データを図１０のようにしてもよい。
本実施例において、メモリマット（MAT1）に格納される表示データを図１０のようにした場合、メモリマット（MAT1）の１番目のワード線（WL1）の表示データを読み出し、Ｄ／Ａ変換回路（DAC）において、表示データに対応した階調電圧を選択する。
また、映像線選択回路Ａ（SS-A）をオン、映像線選択回路Ｂ（SS-B）をオフとし、第２の液晶表示パネル（SUB）の１番目の走査線（SG1）がオンとする。
これにより、第２の液晶表示パネル（SUB）の画面領域Ａの１番目の走査線（SG1）の画素に階調電圧が書き込まれる。
前述した動作を、１６０番目の走査線（SG160）まで実行することにより、第２の液晶表示パネル（SUB）の画面領域Ａに階調電圧を書き込む。
次に、映像線選択回路Ａ（SS-A）をオフ、映像線選択回路Ｂ（SS-B）をオンとし、前述した動作を、１６０番目の走査線（SG160）まで実行し、第２の液晶表示パネル（SUB）の画面領域Ｂに階調電圧を書き込む。
これにより、第２の液晶表示パネル（SUB）の画面全体に画像が表示される。
【００２３】
本実施例でも、図１１に示すように、ＭＰＵから１８ビットデータバス（BUS）を介して送出される表示データは、ＴＦＴコントローラ（TCON）を介してメモリ（RAM）に転送される。この時の表示データは、図１２に示すように、シリアルデータとして連続的に転送される。
図１８は、本実施例のメモリ制御回路を示す図である。
図１２に示すように、シリアルデータとして連続的に転送されてきた表示データは、メモリ（RAM）のビットデコーダ（B-DEC）とラッチ回路（LTC）に送られ、パラレル変換される。
本実施例では、シリアルデータは、図１６に示すＡの表示データと、Ｂの表示データとが混在してくるため、２ワード分のラッチ素子を有し２ワード分の表示データをラッチするラッチ回路（LTC）とマルチプレクサ（MPX）を有し、例えば、奇数番目のラッチ素子にＡの表示データ、偶数番目のラッチ素子にＢの表示データを格納してパラレルデータとする。
表示データが、パラレル変換されたあと、適宜、ワードデコーダ（W-DEC）を選択し、メモリマット（MAT1）に表示データを書き込む。
この時、ワードデコーダ（W-DEC）で奇数ラインを選択したときに、マルチプレクサ（MPX）が、奇数番目のラッチ素子の表示データを選択し、ワードデコーダ（W-DEC）で偶数ラインを選択したときに、マルチプレクサ（MPX）が、偶数番目のラッチ素子の表示データを選択する。
これにより、シリアル転送されてきた表示データを、図１６に示すような配置で、メモリマット（MAT1）に格納することができる。なお、シリアル転送されてきた表示データを、図１０に示すような配置で、メモリマット（MAT1）に格納することもできる。
【００２４】
なお、図１６では、第２の液晶表示パネル（SUB）の３６０本の映像線を、隣接する２本の映像線を一組とする１８０組に分割した場合について説明したが、第２の液晶表示パネル（SUB）の映像線を、隣接するｎ（ｎ≧３）本ずつの３６０／ｎ組、例えば、隣接する３本ずつの１２０組等に分割するようにしてもよい。
第２の液晶表示パネル（SUB）のｋ本の映像線を、隣接するｎ（ｎ≧３）本ずつのｋ／ｎ分割した場合の構成を図１９に示す。
この場合、Ｄ／Ａ変換回路（DAC）からの出力数は、ｋ／ｎとなり、メモリ（RAM）も、メモリ素子が（ｋ／ｎ）×（ｊ×ｎ）のメモリとなる。
また、この場合の、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例は、図１９のようになる。なお、図１９は図１６に示す対応例に相当する。
さらに、第２の液晶表示パネル（SUB）のｋ本の映像線を、隣接するｎ（ｎ≧３）本ずつのｋ／ｎ分割した場合の、メモリ制御回路を図２０に示す。
図２０の場合には、シリアルデータは、図１９に示す１からｎまでの表示データが混在してくるため、ｎワード分のラッチ素子を有しｎワード分の表示データをラッチするラッチ回路（LTC）とマルチプレクサ（MPX）を有し、例えば、１数番目からｎ番目のラッチ素子に、順番に１からｎまでの表示データを格納してパラレルデータとする。
表示データが、パラレル変換されたあと、適宜、ワードデコーダ（W-DEC）を選択し、メモリマット（MAT1）に表示データを書き込む。
この時、ワードデコーダ（W-DEC）で、１番目からｎ番目までのラインを順次選択したときに、マルチプレクサ（MPX）が、１番目からｎ番目のラッチ素子の表示データを選択する。
これにより、シリアル転送されてきた表示データを、図１９に示すような配置で、メモリマット（MAT1）に格納することができる。
【００２５】
［実施例４］
図２１は、本発明の実施例４の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネル（MAIN）の表示領域（AR）と第２の液晶表示パネル（SUB）の表示領域（AR）とが、液晶ドライバ（DRV）を挟んで対向するように、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とを配置した点で、前述の実施例２と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例２との相異点を中心に説明する。
本実施例では、第１の液晶表示パネル（MAIN）の表示領域（AR）と第２の液晶表示パネル（SUB）の表示領域（AR）とが、液晶ドライバ（DRV）を挟んで対向するように、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とが、フレキシブル配線基板（FPC3）により接続される。
本実施例の液晶表示モジュールが携帯電話機に実装される場合は、破線Ｖに沿って折り曲げて使用される。
前述の実施例２では、第２の液晶表示パネル（SUB）のみを表示した時でも、第１の液晶表示パネル（MAIN）の映像線を充電するため、余分な負荷が生じるが、本実施例では、第１の液晶表示パネル（MAIN）の映像線と、第２の液晶表示パネル（SUB）の映像線とが、それぞれ独立に分離されるために、余分な負荷が無くなり、消費電力を低減することが可能となる。
また、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）を、任意に（例えば、同時にスキャンできるため，フレーム周波数を第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とで最適化でき、消費電力を低減することが可能となる。
なお、前述実施例１においても、第１の液晶表示パネル（MAIN）の表示領域（AR）と第２の液晶表示パネル（SUB）の表示領域（AR）とが、液晶ドライバ（DRV）を挟んで対向するように、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とを配置するようにしてもよい。
【００２６】
［実施例５］
図２２は、本発明の実施例５の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、メモリとＤ／Ａ変換器を、第１の液晶表示パネル（MAIN）用と、第２の液晶表示パネル（SUB）用とに、独立させた点で、前述の実施例２と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例２との相異点を中心に説明する。
図２２に示すように、本実施例では、第１の液晶表示パネル（MAIN）には、メモリマット（MAT M）と、Ｄ／Ａ変換器（DAC-M）とにより、階調電圧供給され、第２の液晶表示パネル（SUB）には、メモリマット（MAT S）と、Ｄ／Ａ変換器（DAC-S）とにより、階調電圧供給される。
本実施例によれば、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）の両方を同時に表示することが可能となる。
前述の実施例２では、第２の液晶表示パネル（SUB）のみを表示した時でも、第１の液晶表示パネル（MAIN）の映像線を充電するため、余分な負荷が生じるが、本実施例では、図２２に示すように、第１の液晶表示パネル（MAIN）の映像線と、第２の液晶表示パネル（SUB）の映像線とがそれぞれ独立に分離されるために、余分な負荷が無くなり、消費電力を低減することが可能となる。
また、本実施例では、液晶ドライバ（DRV）内に、第１の液晶表示パネル（MAIN）用のメモリマット（MAT M）と、第２の液晶表示パネル（SUB）用のメモリマット（MAT S）とを配置する場合に、第２の液晶表示パネル（SUB）の表示サイズにより、メモリマット（MAT M）の横に同程度の高さ（Ｙ方向）で、メモリマット（MAT S）を配置することが可能となり、ガラス基板上の液晶ドライバ（DRV）の面積を小さくする事ができる。第２の液晶表示パネル（SUB）のサイズに依存するのは、ほぼＸ方向のみとなり、デッドスペースが削減できるので、コストを低減することが可能となる。
【００２７】
［実施例６］
図２３は、本発明の実施例６の液晶表示モジュールの概略構成を示すブロック図である。
以下、本実施例の液晶表示モジュールについて、前述の実施例２との相異点を中心に説明する。
本実施例は、図２３に示すように、サブ走査線駆動回路（SGDRV）が、２つの走査線駆動回路（DRV2）に分割される。一方の走査線駆動回路（DRV2）は、第２の液晶表示パネル（SUB）の１乃至８０番目の走査線（SG1〜SG80）を駆動し、他方の走査線駆動回路（DRV2）は、第２の液晶表示パネル（SUB）の８１乃至１６０番目の走査線（SG1〜SG80）を駆動する。
なお、一方の走査線駆動回路（DRV2）が、第２の液晶表示パネル（SUB）の奇数番目の走査線を駆動し、他方の走査線駆動回路（DRV2）が、第２の液晶表示パネル（SUB）の偶数番目の走査線を駆動するようすることも可能である。
【００２８】
［実施例７］
図２４は、本発明の実施例７の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第２の液晶表示パネル（SUB）の隣接するＲ・Ｇ・Ｂ用の３本の映像線を一組とする１２０組に分割し、各組のＲ（赤）、Ｇ（緑）、Ｂ（青）用の映像線を、フレキシブル配線基板（FPC2）の映像線用の接続配線の中の対応する接続配線に、時分割で順次に接続するようにした点で、前述の実施例３と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例３との相異点を中心に説明する。
本実施例の液晶表示モジュールでは、第２の液晶表示パネル（SUB）の隣接するＲ・Ｇ・Ｂ用の３本の映像線を一組とする１２０組に分割される。そして、ＲＧＢ選択回路（SRGBS）が、各組のＲ（赤）、Ｇ（緑）、Ｂ（青）用の映像線を、フレキシブル配線基板（FPC2）の映像線用の接続配線の中の対応する接続配線に、時分割で交互に接続する。
したがって、本実施例のように、第２の液晶表示パネル（SUB）のサブピクセル数が、１２０×３×１６０の場合、ＲＧＢ選択回路（SRGBS）を制御するＲＧＢ選択回路制御信号（SRGBCONT）の信号線が３本とすると、本実施例によれば、映像フレキシブル回路基板（FPC2）の接続配線として、１３３本（映像線用の１２０本＋コントロール信号用等の１３本）に低減することができる。
このように、本実施例によれば、フレキシブル回路基板（FPC2）の接続配線数をより低減させることが可能となる。
【００２９】
図２５は、図２４に示すＲＧＢ選択回路（SRGBS）の詳細を示す図であり、ＲＧＢ選択回路（SRGBS）は、スイッチング素子として、ＭＯＳトランジスタを使用するスイッチ回路で構成される。
図２６は、図２５に示すスイッチ回路の動作を説明するためのタイミングチャートである。
図２６に示すように、ＲＧＢ選択回路（SRGBS）を制御するＲＧＢ選択回路制御信号（SRGBCONT）のＲ，Ｇ，Ｂの信号は、第２の液晶表示パネル（SUB）の書込み期間（SUB-W）のみHighレベル、あるいはLowレベルとなり、スイッチ回路をオン、オフさせる。
また、Ｒ，Ｇ，Ｂの信号は、第１の液晶表示パネル（MAIN）の書込み期間（MAIN-W）の間は、Lowレベル固定とされ、スイッチ回路をオフさせる。
これにより、第１の液晶表示パネル（MAIN）の書込み時に、液晶ドライバ（DRV）から第２の液晶表示パネル（SUB）の映像線の容量が見えず、負荷容量を均一化（即ち、書込み時間均一化）することができるとともに、消費電力を低減することが可能となる。
【００３０】
本実施例において、第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を図２７に示す。
図２７に示すワード線（WL1）のメモリ素子に格納された１，４，．．．，１６の表示データに対応する階調電圧、ワード線（WL2）のメモリ素子に格納された２，５，．．．，１７の表示データに対応する階調電圧、および、ワード線（WL3）のメモリ素子に格納された３，６，．．．，１８の表示データに対応する階調電圧が、走査線（SG1）に対応する表示ライン上の各映像線に対応する画素に書き込まれる。
同様に、ワード線（WL4）のメモリ素子に格納された１９，２２，．．．，３４の表示データに対応する階調電圧、ワード線（WL5）のメモリ素子に格納された２０，２３，．．．，３５の表示データに対応する階調電圧、および、ワード線（WL6）のメモリ素子に格納された２１，２４，．．．，３６の表示データに対応する階調電圧が、走査線（SG2）に対応する表示ライン上の各映像線に対応する画素に書き込まれる。
同様に、ワード線（WL7）のメモリ素子に格納された３７，４０，．．．，５２の表示データに対応する階調電圧、ワード線（WL8）のメモリ素子に格納された３８，４１，．．．，５３の表示データに対応する階調電圧、および、ワード線（WL9）のメモリ素子に格納された３９，４２，．．．，５４の表示データに対応する階調電圧が、走査線（SG3）に対応する表示ライン上の各映像線に対応する画素に書き込まれる。
なお、本実施例において、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応は、前述の実施例３において、第２の液晶表示パネル（SUB）の映像線を、隣接する３本ずつ１２０組等に分割した場合と同じである。
したがって、本実施例における、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応について再度の説明は省略する。
【００３１】
［実施例８］
図２８は、本発明の実施例８の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネル（MAIN）の表示領域（AR）と第２の液晶表示パネル（SUB）の表示領域（AR）とが、液晶ドライバ（DRV）を挟んで対向するように、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とを配置した点で、前述の実施例７と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例７との相異点を中心に説明する。
本実施例では、第１の液晶表示パネル（MAIN）の表示領域（AR）と第２の液晶表示パネル（SUB）の表示領域（AR）とが、液晶ドライバ（DRV）を挟んで対向するように、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とが、フレキシブル配線基板（FPC3）により接続される。
本実施例の液晶表示モジュールが携帯電話機に実装される場合は、破線Ｖに沿って折り曲げて使用される。
本実施例では、第１の液晶表示パネル（MAIN）の映像線と、第２の液晶表示パネル（SUB）の映像線とが、それぞれ独立に分離されるために、余分な負荷が無くなり、消費電力を低減することが可能となる。
また、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）を、任意に（例えば、同時にスキャンできるため，フレーム周波数を第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とで最適化でき、消費電力を低減することが可能となる。
【００３２】
［実施例９］
図２９は、本発明の実施例９の液晶表示モジュールの概略構成を示すブロック図である。
以下、本実施例の液晶表示モジュールについて、前述の実施例７との相異点を中心に説明する。
本実施例の液晶表示モジュールは、第１の液晶表示パネル（MAIN）のガラス基板（ＴＦＴ基板を構成するガラス基板）上に配線（SSS1〜SSS120）を設け、液晶ドライバ（DRV）からの映像電圧を、配線（SSS1〜SSS120）、およびフレキシブル配線基板（FPC2）の接続配線を介して、第２の液晶表示パネル（SUB）の映像線（SS1〜SS360）に供給するようにした点で、前述の実施例７と相異する。
本実施例でも、第１の液晶表示パネル（MAIN）の映像線と、第２の液晶表示パネル（SUB）の映像線とが、それぞれ独立に分離されるために、余分な負荷が無くなり、消費電力を低減することが可能となる。
また、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）を、任意に（例えば、同時にスキャンできるため，フレーム周波数を第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とで最適化でき、消費電力を低減することが可能となる。
【００３３】
［実施例１０］
図３０は、本発明の実施例１０の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネル（SUB）の隣接するＲ・Ｇ・Ｂ用の３本の映像線を一組とする２４０組に分割し、各組のＲ（赤）、Ｇ（緑）、Ｂ（青）用の映像線に、液晶ドライバ（DRV）から時分割で順次映像電圧を印加するようにした点で、前述の実施例７と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例７との相異点を中心に説明する。
本実施例の液晶表示モジュールでは、第１の液晶表示パネル（SUB）の隣接するＲ・Ｇ・Ｂ用の３本の映像線を一組とする２４０組に分割される。そして、ＲＧＢ選択回路（RGBS）により、各組のＲ（赤）、Ｇ（緑）、Ｂ（青）用の映像線の一つを、時分割で順次選択し、当該選択された映像線に、液晶ドライバ（DRV）からの映像電圧を印加する。
また、第２の液晶表示パネル（SUB）の映像線には、各組の中の１つの映像線（ここでは、ＲＧＢ選択回路制御信号（RGBCONT）のＡの信号により選択される映像線）介してして映像電圧を供給するようにしている。
【００３４】
図３１は、図３０に示すＲＧＢ選択回路の動作を説明するためのタイミングチャートである。
図３１に示すように、ＲＧＢ選択回路（RGBS）を制御するＲＧＢ選択回路制御信号（RGBCONT）のＡ，Ｂ，Ｃの信号は、第１の液晶表示パネル（MAIN）の書込み期間（MAIN-W）のみHighレベル、あるいはLowレベルとなり、ＲＧＢ選択回路（RGBS）の各スイッチ回路をオン、オフさせる。
第２の液晶表示パネル（SUB）の書込み期間（SUB-W）の間は、Ａの信号はHighレベル固定とされ、スイッチ回路をオンさせる。
第２の液晶表示パネル（SUB）の書込み期間（SUB-W）の間は、Ｂ，Ｃの信号はLowレベル固定とされ、スイッチ回路をオフさせる。
また、ＲＧＢ選択回路（SRGBS）を制御するＲＧＢ選択回路制御信号（SRGBCONT）のＤ，Ｅ，Ｆの信号は、第２の液晶表示パネル（SUB）の書込み期間（SUB-W）のみHighレベル、あるいはLowレベルとなり、ＲＧＢ選択回路（SRGBS）の各スイッチング素子をオン、オフさせる。
第１の液晶表示パネル（MAIN）の書込み期間（MAIN-W）の間は、Ｄ，Ｅ，Ｆの信号はLowレベル固定とされ、スイッチ回路をオフさせる。
これにより、第１の液晶表示パネル（MAIN）の書込み時に、液晶ドライバ（DRV）から第２の液晶表示パネル（SUB）の映像線の容量が、かつ、第２の液晶表示パネル（SUB）の書込み時に、液晶ドライバ（DRV）から第１の液晶表示パネル（MAIN）の２本の映像線の容量が見えず、負荷容量を均一化（即ち、書込み時間均一化）することができるとともに、消費電力を低減することが可能となる。
【００３５】
本実施例における、メモリマット（MAT）と、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）のサブピクセルの対応を図３２に示す。
本実施例のように、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）どちらにも、ＲＧＢ選択回路がある場合でも、実施例３と同様に隣接する３本の映像線を一組として、それら３本の映像線を時分割駆動する場合は、第１の液晶表示パネル（MAIN）の表示データＡ，Ｂ，Ｃ、および第２の液晶表示パネル（SUB）の表示データＤ，Ｅ，Ｆが混在してくるため、３ワード分の表示データをラッチするラッチ回路（LTC）とマルチプレクサ（MPX）を有する。
実施例３では、第１の液晶表示パネル（MAIN）と、第２の液晶表示パネル（SUB）とで、選択回路の有無の違いにより、メモリマット（MAT）への表示データの格納が異なるが、本実施例では、第１の液晶表示パネル（MAIN）と、第２の液晶表示パネル（SUB）とで、メモリマット（MAT）への表示データの格納は同じ配置となる。
図３２では、第１の液晶表示パネル（MAIN）の右上、即ち、（G1〜G160）×（S1〜S360）に対応するメモリ領域を、第２の液晶表示パネル（SUB）の表示データとして使用しているが、第１の液晶表示パネル（MAIN）の（G1〜G160）×（S1〜S360）の部分と、第２の液晶表示パネル（SUB）の（SG1〜SG160）×（SS1〜SS360）は、メモリマット（MAT）の表示データ配置と、画面表示の対応が同じである。
なお、図３２では、メモリマット（MAT）の中で、第２の液晶表示パネル（SUB）用に使用される領域は、ワード線（WL1）からワード線（WL160）となっているが、メモリマット（MAT）の中で、第２の液晶表示パネル（SUB）用に使用される領域は、例えば、ワード線（WL161）からワード線（WL320）や、ワード線（WL101）からワード線（WL260）のようにどこでもよい。
【００３６】
［実施例１１］
本発明の実施例１１として、液晶ドライバ（DRV）内の電源回路について説明する。
図３３は、本発明の各実施例内の液晶ドライバ（DRV）内の電源回路の構成を示すブロック図である。
図３３において、PWRは電源発生回路、CPは電源安定化コンデンサである。
この図３３において、SAは、薄膜トランジスタを駆動するための電圧、GAは、薄膜トランジスタのゲートを駆動するための電圧、VAは共通線に印加される電圧である。
図３４は、第２の液晶表示パネル（SUB）のアクティブ素子である薄膜トランジスタ（STFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合に必要な電圧を示す図である。なお、この図は、液晶表示モジュールの駆動方法としてコモン反転法を採用した場合の電圧を示している。
図３４のＧ＊は、薄膜トランジスタ（STFT）のゲート電極に印加される電圧、Ｓ＊は映像電圧、ＧＣ＊はサブ走査線駆動回路（SGDRV）に供給されるコントロール信号電圧、ＳＣ＊はＲＧＢ選択回路（SRGBS）に供給されるコントロール信号電圧である。
図３５は、第１の液晶表示パネル（MAIN）のアクティブ素子である薄膜トランジスタ（TFT）として、半導体層がアモルファスシリコンから成る薄膜トランジスタを使用する場合に必要な電圧を示す図である。なお、この図は、液晶表示モジュールの駆動方法としてコモン反転法を採用した場合の電圧を示している。
図３４、図３５において、Ｇ＊は、薄膜トランジスタのゲート電極に印加される電圧、Ｓ＊は映像電圧、ＧＣ＊はサブ走査線駆動回路（SGDRV）に供給されるコントロール信号電圧、ＳＣ＊はＲＧＢ選択回路（SRGBS）に供給されるコントロール信号電圧である。
なお、前述の各実施例では、薄膜トランジスタを、ｎＭＯＳのみのとして低コスト化し、さらに電源共通にすることで回路面積の縮小、外付け部品の削減で低コスト化を図っている。
半導体層がポリシリコンから成る薄膜トランジスタとして、ｎＭＯＳのみを使用する場合に、ＲＧＢ選択回路のコントロール信号電圧（ＳＣ＊）のHigh電圧として、ゲートコントロール信号電圧よりも高い電圧（VSTH）が必要となり、ペアＭＯＳを使用する場合に比して１電源多く必要となる。
しかしながら、第１の液晶表示パネル（MAIN）に、半導体層がアモルファスシリコンから成る薄膜トランジスタを使用する場合には、このVSTHの電圧を、ゲート電極に印加するHigh電圧として兼用している。
なお、電源回路は第１の液晶表示パネル（MAIN）のガラス基板上がスペース効率が良い。
【００３７】
［実施例１２］
図３６−ａは、本発明の実施例１２の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）に供給する電源電圧するためのフレキシブル配線基板を設けた点で、前述の実施例１と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例１との相異点を中心に説明する。
前述の各実施例では、サブ走査線駆動回路コントロール信号（SDCONT）の中に、サブ走査線駆動回路（SGDRV）の電源電圧とコントロール信号とが含まれている。
しかしながら、本実施例では、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）に、フレキシブル配線基板（FPC4）および電源配線を介して、サブ走査線駆動回路（SGDRV）の電源電圧（SDPWR）が供給される。
これにより、第１の液晶表示パネル（MAIN）のガラス基板上に電源配線を設ける必要がなく、電源の配線抵抗を低減することが可能となる。
フレキシブル配線基板（FPC4）は、第１の液晶表示パネル（MAIN）側のフレキシブル配線基板（FPC1）に接続される。
サブ走査線駆動回路コントロール信号（SDCONT）は、第１の液晶表示パネル（MAIN）側のフレキシブル配線基板（FPC1）から、第１の液晶表示パネル（MAIN）のガラス基板上の配線を介して、サブ走査線駆動回路（SGDRV）に供給される。
サブ走査線駆動回路（SGDRV）の電源電圧（SDPWR）を生成する電源発生回路、および、サブ走査線駆動回路コントロール信号（SDCONT）を生成する回路は、第１の液晶表示パネル（MAIN）側の映像線駆動回路（MSDRV）内に設けられる。
なお、図３６において、MGDRVは、第１の液晶表示パネル（MAIN）側の走査線駆動回路である。
本実施例では、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）を、フレキシブル配線基板（FPC2）が接続される辺と対向する辺に設けており、走査線（SG1〜SG160）を第２の液晶表示パネル（SUB）の基板の左右側一方に、サブ走査線駆動回路コントロール信号（SDCONT）用の配線を他方に配置しているため、第２の液晶表示パネル（SUB）の表示領域を基板の左右方向における中央に形成することが可能となる。
【００３８】
図３６−ｂは、本実施例の変形例を示す図である。
図３６−ｂに示す変形例では、フレキシブル配線基板（FPC4）を介して、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）にサブ走査線駆動回路コントロール信号（SDCONT）を供給するようにしたものである。
このサブ走査線駆動回路コントロール信号（SDCONT）の中には、サブ走査線駆動回路（SGDRV）の電源電圧（SDPWR）とコントロール信号とが含まれている。
フレキシブル配線基板（FPC4）は、第１の液晶表示パネル（MAIN）側のフレキシブル配線基板（FPC1）に接続される。
本変形例でも、第２の液晶表示パネル（SUB）のサブ走査線駆動回路（SGDRV）を、フレキシブル配線基板（FPC2）が接続される辺と対向する辺に設けており、走査信号線を基板の左右側両側に分散して配置しているため、第２の液晶表示パネル（SUB）の表示領域（AR）を基板の左右方向における中央に形成することが可能となる。
なお、本実施例では、第１の液晶表示パネル（MAIN）の映像線駆動回路（MSDRV）と、走査線駆動回路（MGDRV）とを別々に形成しているが、前述までの各実施例のように、第１の液晶表示パネル（MAIN）の映像線駆動回路（MSDRV）と、走査線駆動回路（MGDRV）とを一体化してもよい。
それにより、第１の液晶表示パネル（MAIN）の走査線も、第１の液晶表示パネル（MAIN）の表示領域（AR）の左右に分散配置することが可能となり、第１の液晶表示パネル（MAIN）の表示領域（AR）を基板の左右方向における中央に形成することが可能となる。
【００３９】
［実施例１３］
図３７は、本発明の実施例１３の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第２の液晶表示パネル（SUB）に検査用端子を設けた点で、前述の実施例１と相異する。
以下、本実施例の液晶表示モジュールについて、前述の実施例１との相異点を中心に説明する。
図３７に示すように、本実施例では、第２の液晶表示パネル（SUB）のガラス基板上に、奇数番走査線用の検査信号入力端子（T7）と、偶数番走査線用の検査信号入力端子（T6）と、検査用スイッチ端子（T5）と、赤の映像線用の検査信号入力端子（T2）と、緑の映像線用の検査信号入力端子（T3）と、青の映像線用の検査信号入力端子（T4）と、第２の液晶表示パネル（SUB）の共通線用の検査信号入力端子（T1）とが設けられる。
検査用スイッチ端子（T5）に接続される検査用配線には、サブ走査線駆動回路（SGDRV）に供給されるゲートロー電源線に接続される。
コモン線用検査信号入力端子（T1）は、第２の液晶表示パネル（SUB）の共通線（SVcom）配線に接続される。残りの端子はフローティングとされる。
検査用スイッチ端子（T5）に接続される検査用配線に、薄膜トランジスタをオフとするゲートロー電圧を常に入力することで、画素と検査用端子・配線を電気的に切り離しています。
【００４０】
各映像線の断線を検出する際には、検査用スイッチ端子（T5）に、Highレベルの電圧を印加し、検査用信号入力端子（T2,T3,T4）に信号を入力し、映像線検査パッド接触位置（ARA2）で当該入力した信号を検出する。
各走査線の断線を検出する際には、検査用スイッチ端子（T5）に、Highレベルの電圧を印加し、検査用信号入力端子（T6,T7）に信号を入力し、走査線検査パッド接触位置（ARA1）で当該入力した信号を検出する。
共通配線の断線を検出する際には、検査用スイッチ端子（T5）に、Highレベルの電圧を印加し、検査用信号入力端子（T1）に信号を入力し、共通線検査パッド接触位置（ARA3）で当該入力した信号を検出する。
なお、図３７において、走査線が基板端部にまで形成されているのは、パネル製造時の静電破壊防止のためのパネル周辺の共通線に接続されているためである。
所定の大きさにガラスを切断することにより、走査線と共通線とは切り離されます。
また、図３７において、AAは保護ダイオード用共通線、ATは保護ダイオード用共通線とコモン端子とを接続する双方向ダイオード、MTはコモン端子である。
【００４１】
［実施例１４］
図３８は、本発明の実施例１４の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、前述の実施例１において、第１の液晶表示パネル（MAIN）側の走査線の配線を屈曲させたものである。
以下、本実施例の液晶表示モジュールについて、前述の実施例１との相異点を中心に説明する。
一般に、液晶表示パネルでは、液晶注入口に、光硬化性の封止材（PLG）を形成する必要があるため、基板端から走査線までの距離を広く取る必要がる。
そのため、本実施例では、封止材（PLG）を形成される領域を避けるように屈曲、即ち、走査線が基板端部から離れるように屈曲させたものである。
なお、第２の液晶表示パネル（SUB）にも封止材（PLG）が形成されるので、第２の液晶表示パネル（SUB）側の走査線の配線を屈曲させようにする。
【００４２】
前述の各実施例では、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）、および第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）は、半導体層がアモルファスシリコンから成る薄膜トランジスタの場合について説明したが、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）および第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）の少なくとも一方は、半導体層がポリシリコンから成る薄膜トランジスタであってもよい。
さらに、第１の液晶表示パネル（MAIN）の薄膜トランジスタ（TFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、液晶ドライバ（DRV）、および、ＴＦＴコントローラ（TCON）として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第１の液晶表示パネル（MAIN）上に、アクティブ素子（TFT）と一体に形成するようにしてもよい。
同様に、第２の液晶表示パネル（SUB）の薄膜トランジスタ（STFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合には、半導体チップを使用することなく、サブ走査線駆動回路（SGDRV）として、半導体層がポリシリコンから成る薄膜トランジスタを使用して、第２の液晶表示パネル（SUB）上に、アクティブ素子（TFT）と一体に形成するようにしてもよい。
さらに、前述の各実施例では、第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）とを備える一体型の液晶表示モジュールについて説明したが、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）の少なくとも一方は、有機ＥＬ素子、あるいは無機ＥＬ素子を用いるＥＬ表示パネルを使用することも可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４３】
【図１−ａ】本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。
【図１−ｂ】本発明の実施例１の液晶表示モジュールの変形例を示す図である。
【図２】本発明の実施例２の液晶表示モジュールの概略構成を示すブロック図である。
【図３】図１、図２に示す液晶ドライバ（DRV）のメモリ（RAM）配置の一例を示す図である。
【図４】図３に示す１サブピクセル分のメモリの構成を示す図である。
【図５】図４に示す各ビットのメモリ素子の具体的な回路構成を示す図である。
【図６】液晶表示パネルの映像線に印加される階調電圧の生成方法を説明するための図である。
【図７】本発明の実施例２の第１の液晶表示パネル（MAIN）と第２の液晶表示パネル（SUB）を駆動するためのメモリ（RAM）配置の一例を示す回路図である。
【図８】本発明の実施例２において、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の一例を示す図である。
【図９】本発明の実施例２において、第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を示す図である。
【図１０】本発明の実施例２において、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の他の例を示す図である。
【図１１】ＭＰＵからＴＦＴコントローラ（TCON）を介してメモリ（RAM）に入力される表示データの流れを示す図である。
【図１２】ＭＰＵからＴＦＴコントローラ（TCON）を介してメモリ（RAM）に入力されるシリアルの表示データを説明する図である。
【図１３】本発明の実施例２のメモリ制御回路を示す図である。
【図１４】本発明の実施例２の液晶表示モジュールの変形例を示す図である。
【図１５】本発明の実施例２の変形例において、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の一例を示す図である。
【図１６】本発明の実施例３の液晶表示モジュールにおける、メモリマット（MAT1）と第２の液晶表示パネル（SUB）のサブピクセルの対応例の一例を示す図である。
【図１７】本発明の実施例３において、第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を示す図である。
【図１８】本実施例３のメモリ制御回路を示す図である。
【図１９】本発明の実施例３の液晶表示モジュールの変形例を示す図である。
【図２０】本発明の実施例３の変形例のメモリ制御回路を示す図である。
【図２１】本発明の実施例４の液晶表示モジュールの概略構成を示すブロック図である。
【図２２】本発明の実施例５の液晶表示モジュールの概略構成を示すブロック図である。
【図２３】本発明の実施例６の液晶表示モジュールの概略構成を示すブロック図である。
【図２４】本発明の実施例７の液晶表示モジュールの概略構成を示すブロック図である。
【図２５】図２４に示すＲＧＢ選択回路（SRGBS）の詳細を示す図である。
【図２６】図２５に示すスイッチ回路の動作を説明するためのタイミングチャートである。
【図２７】本実施例において、第２の液晶表示パネル（SUB）のサブピクセル数が、６×３×３の場合の時に、メモリマット（MAT1）に格納される表示データと、当該表示データによる階調電圧が印加されるサブピクセルの関係を示す図である。
【図２８】本発明の実施例８の液晶表示モジュールの概略構成を示すブロック図である。
【図２９】本発明の実施例９の液晶表示モジュールの概略構成を示すブロック図である。
【図３０】本発明の実施例１０の液晶表示モジュールの概略構成を示すブロック図である。
【図３１】図３０に示すＲＧＢ選択回路の動作を説明するためのタイミングチャートである。
【図３２】本発明の実施例１０において、メモリマット（MAT）と、第１の液晶表示パネル（MAIN）および第２の液晶表示パネル（SUB）のサブピクセルの対応を図３２に示す。
【図３３】本発明の各実施例内の液晶ドライバ（DRV）内の電源回路の構成を示すブロック図である。
【図３４】第２の液晶表示パネル（SUB）のアクティブ素子である薄膜トランジスタ（STFT）として、半導体層がポリシリコンから成る薄膜トランジスタを使用する場合に必要な電圧を示す図である。
【図３５】第１の液晶表示パネル（MAIN）のアクティブ素子である薄膜トランジスタ（TFT）として、半導体層がアモルファスシリコンから成る薄膜トランジスタを使用する場合に必要な電圧を示す図である。
【図３６−ａ】本発明の実施例１２の液晶表示モジュールの概略構成を示すブロック図である。
【図３６−ｂ】本発明の実施例１２の液晶表示モジュールの変形例を示す図である。
【図３７】本発明の実施例１３の液晶表示モジュールの概略構成を示すブロック図である。
【図３８】本発明の実施例１４の液晶表示モジュールの概略構成を示すブロック図である。
【符号の説明】
【００４４】
TFT,STFT  薄膜トランジスタ
SUB  第２の液晶表示パネル（120×3×160）
SGDRV  サブ走査線駆動回路
SDCONT,SDSIG  サブ走査線駆動回路コントロール信号
SS1〜SS360  第２の液晶表示パネルの映像線
SG1〜SG160  第２の液晶表示パネルの走査線
FPC1,FPC2,FPC3,FPC4  フレキシブル配線基板
FS1〜FS360  フレキシブル配線基板の映像線用の接続配線
FDCONT  フレキシブル配線基板のコントロール信号用の接続配線
FVcom  フレキシブル配線基板の共通線用の接続配線。
MAIN  第１の液晶表示パネル（240×3×320）
DRV  液晶ドライバ
S1〜S720  第１の液晶表示パネルの映像線
G1〜G320  第１の液晶表示パネルの走査線
Vcom  第１の液晶表示パネルの共通線
SVcom  第２の液晶表示パネルの共通線
AR  表示領域
ST  端子
SS  映像線選択回路
SSCONT  映像線選択回路コントロール信号
TCON  ＴＦＴコントローラ
D1〜D18  データバス
CONT  表示コントロール信号
MPU  中央処理装置
BL  ビット線
WL  ワード線
B1〜B6  メモリビット出力線
MAT1〜MAT4  メモリマット
BL,BL-T  相補ビット線
RAM  メモリ
DAC  Ｄ／Ａ変換回路
GV1-GV64  階調電圧  
SUB-A  第２の液晶表示パネルの画面領域Ａ  
SUB-B  第２の液晶表示パネルの画面領域Ｂ  
SS-A  映像線選択回路Ａ
SS-B  映像線選択回路Ｂ
CNTL  コントロール信号
BUS  １８ビットデータバス
B-DEC  ビットデコーダ
LTC  ラッチ回路
W-DEC  ワードデコーダ
MPX  マルチプレクサ
DAC-S  第２の液晶表示パネルの画面用ＤＡＣ
DAC-M  第１の液晶表示パネルの画面用ＤＡＣ
MAT-M  第１の液晶表示パネルの画面用メモリマット
MAT-S  第２の液晶表示パネルの画面用メモリマット
DRV2  走査線駆動回路
SCONT  走査線駆動回路コントロール信号／サブ映像線選択回路コントロール信号
RGBS,SRGBS  ＲＧＢ選択回路
SRGBCONT  ＲＧＢ選択回路制御信号
SUB-W  第２の液晶表示パネルの書込み期間
MAIN-W  第１の液晶表示パネルの書込み期間
R,G,B  ＲＧＢ選択回路のコントロール信号
SSS1〜SSS120  第２の液晶表示パネルの映像電圧供給線
CP  電源安定化用コンデンサ
PWR  電源発生回路
SDPWR  電源電圧
MSDRV  第１の液晶表示パネルの映像線駆動回路
MGDRV  第１の液晶表示パネルの走査線駆動回路
T7  奇数番走査線用の検査信号入力端子
T6  偶数番走査線用の検査信号入力端子
T5  検査用スイッチ端子
T2  映像線（赤）用の検査信号入力端子
T3  映像線（緑）用の検査信号入力端子
T4  映像線（青）用の検査信号入力端子
T1  第２の液晶表示パネル（SUB）の共通線用の検査信号入力端子
AA  保護ダイオード用共通線
AT  保護ダイオード用共通線とコモン端子とを接続する双方向ダイオード
MT  コモン端子
ARA1  走査線検査パッド接触位置
ARA2  映像線検査パッド接触位置
ARA3  共通線検査パッド接触位置
PLG  封止材
【図１−ａ】
0004703955.tif 000002
【図１−ｂ】
0004703955.tif 000003
【図２】
0004703955.tif 000004
【図３】
0004703955.tif 000005
【図４】
0004703955.tif 000006
【図５】
0004703955.tif 000007
【図６】
0004703955.tif 000008
【図７】
0004703955.tif 000009
【図８】
0004703955.tif 000010
【図９】
0004703955.tif 000011
【図１０】
0004703955.tif 000012
【図１１】
0004703955.tif 000013
【図１２】
0004703955.tif 000014
【図１３】
0004703955.tif 000015
【図１４】
0004703955.tif 000016
【図１５】
0004703955.tif 000017
【図１６】
0004703955.tif 000018
【図１７】
0004703955.tif 000019
【図１８】
0004703955.tif 000020
【図１９】
0004703955.tif 000021
【図２０】
0004703955.tif 000022
【図２１】
0004703955.tif 000023
【図２２】
0004703955.tif 000024
【図２３】
0004703955.tif 000025
【図２４】
0004703955.tif 000026
【図２５】
0004703955.tif 000027
【図２６】
0004703955.tif 000028
【図２７】
0004703955.tif 000029
【図２８】
0004703955.tif 000030
【図２９】
0004703955.tif 000031
【図３０】
0004703955.tif 000032
【図３１】
0004703955.tif 000033
【図３２】
0004703955.tif 000034
【図３３】
0004703955.tif 000035
【図３４】
0004703955.tif 000036
【図３５】
0004703955.tif 000037
【図３６−ａ】
0004703955.tif 000038
【図３６−ｂ】
0004703955.tif 000039
【図３７】
0004703955.tif 000040
【図３８】
0004703955.tif 000041