(57)【特許請求の範囲】
【請求項１】
ＳＩＭＯＸ基板の表面にレ−ザ−照射領域が開口されたマスクを形成する工程、エキシマレ−ザ−を照射することにより前記レ−ザ−照射領域から露出する前記ＳＩＭＯＸ基板の活性層領域にゲッタリング用の格子欠陥を導入する工程を含み、
前記マスクとして、ＳｉＨ４ガスとＮ２ガスとの流量比を、ＳｉＨ４／Ｎ２＝０．４０〜０．５５の範囲に設定したＥＣＲ−ＣＶＤ法により形成された、膜厚０．３〜１μｍのＳｉＮ膜を用いることを特徴とする電子デバイスの製造方法。
【請求項２】
前記エキシマレ−ザ−の照射を、波長２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０Ｊ／ｃｍ２・パルス、照射間隔５０〜２２０μｍ、幅３０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で行うことを特徴とする請求項１記載の電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子デバイスの製造方法に関し、より詳細には半導体基板を使用した電子デバイスの製造において、重金属に対して十分効果の高いゲッタリング能力を有し、電子デバイスの製造時における良品率を向上させることができる電子デバイスの製造方法に関する。
【０００２】
【従来の技術】
ＶＬＳＩ／ＵＬＳＩ等の電子デバイスにおけるデバイス特性を劣化させる原因の一つに金属不純物、特にＦｅ、Ｎｉ等の重金属による半導体基板表面の汚染がある。そこで、前記電子デバイスの活性層領域から前記金属不純物を前記電子デバイスの製造プロセスにおいて除去するため、歪みや欠陥等によるゲッタリングシンクを半導体基板の裏面に形成すること（外部ゲッタリング）が広く行われている。該外部ゲッタリング法としては半導体基板裏面に傷をつける（ Sand Blast 法）等の物理的処理、あるいは半導体基板裏面にポリシリコンを蒸着させる（Poly-silicon Back Seal) 等の化学的処理を行うことにより、有害な金属不純物のトラップサイトを半導体基板裏面に形成する方法（裏面ゲッタリング）や、デバイス形成領域近傍にゲッタリング層を形成する方法等が採用されている。
【０００３】
図１２は上記した裏面ゲッタリングの概要を示した模式図であり、図中１はシリコン半導体基板を、１ａはデバイス形成領域（活性層領域）を、１ｂは半導体基板裏面近傍をそれぞれ示している。
【０００４】
またデバイス形成領域１ａの近傍にゲッタリング層を形成する方法としては、半導体支持基板とエピタキシャル層との間にＳｉ（Ｇｅ）層を挿入し、上下のミスフィト転位網をゲッタリングシンクにする方法（志村史夫「半導体シリコン結晶工学」（１９９３）丸善  ｐ．３６７）や、エピタキシャル層と半導体支持基板との間に酸素リッチ、炭素リッチ、又はホウ素リッチな層を形成して歪み場を作り、それをゲッタリングシンクとする方法（特開昭５７−８７１１９号公報、特開平５−１５２３０４号公報等）が提案されている。
【０００５】
【発明が解決しようとする課題】
ＶＬＳＩ／ＵＬＳＩ等の電子デバイスの製造に用いられる半導体基板は、製造プロセスの効率化の観点から、大口径化の一途をたどっており、該大口径化は基板強度の確保のための半導体基板厚の増大を伴う。このため裏面ゲッタリングとした場合、半導体基板表面の金属不純物原子Ａ（図１２）は半導体基板裏面近傍１ｂ（図１２）のゲッタリングシンクまで、より長距離の移動（拡散）を強いられることになる。さらに最近では、デバイス構造の微細化に伴うプロセスの低温化が要求されており、該プロセスの低温化は金属不純物原子Ａの析出量の増大を招き、拡散速度を減少させる。このように、最近のＶＬＳＩ／ＵＬＳＩに関するデバイス製造技術の進歩は上記裏面ゲッタリングの困難さを増す傾向にある。このため、裏面ゲッタリングではなく、デバイス形成領域１ａ近傍にゲッタリング層を形成することが望まれている。
【０００６】
また、特に、ＳＩＭＯＸ（ Separation by IMplanted Oxygen ）基板では、熱処理による再結晶化により形成された活性層領域（デバイス形成領域）と、半導体支持基板との間に、酸素がイオン注入されて形成されたＢＯＸ酸化膜が存在しており、重金属不純物が前記ＢＯＸ酸化膜を通り抜けないと半導体支持基板側でのゲッタリングは困難である。Ｆｅ、Ｎｉ等の重金属不純物は高温長時間の熱処理を施しても、前記ＢＯＸ酸化膜を通り抜けることが困難であり、活性層領域でのゲッタリングが必要となってきている。
【０００７】
また、上記した従来のデバイス形成領域近傍にゲッタリング層を形成する方法のいずれの方法を用いても、高いゲッタリング能力を有するゲッタリング層を形成することは困難であった。
【０００８】
本発明は上記課題に鑑みなされたものであって、ＶＬＳＩ／ＵＬＳＩ等の電子デバイス製造プロセスにおいて、金属不純物に対して効果の高いゲッタリング能力を発揮し、良品率を向上させることができる電子デバイスの製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係る電子デバイスの製造方法（１）は、ＳＩＭＯＸ基板の表面にレ−ザ−照射領域が開口されたマスクを形成する工程、エキシマレ−ザ−を照射することにより前記レ−ザ−照射領域から露出する前記ＳＩＭＯＸ基板の活性層領域にゲッタリング用の格子欠陥を導入する工程を含み、前記マスクとして、ＳｉＨ４ガスとＮ２ガスとの流量比を、ＳｉＨ４／Ｎ２＝０．４０〜０．５５の範囲に設定したＥＣＲ−ＣＶＤ法により形成された、膜厚０．３〜１μｍのＳｉＮ膜を用いることを特徴としている。
上記した電子デバイスの製造方法（１）によれば、通常はＦｅやＮｉ等の金属不純物のゲッタリングが困難なＳＩＭＯＸ基板においても、活性層領域にゲッタリングシンクとして熱処理にも安定した前記格子欠陥を導入することにより、デバイス製造プロセスにおける重金属のゲッタリングを可能となし、良品率を向上させることができる。
【００１０】
さらに、前記マスクとして、ＳｉＨ４ガスとＮ２ガスとの流量比を、ＳｉＨ４／Ｎ２＝０．４０〜０．５５の範囲に設定したＥＣＲ−ＣＶＤ法により形成された、膜厚０．３〜１μｍのＳｉＮ膜を用いるので、エキシマレ−ザ−の透過率を略０％に抑えることができ、エキシマレ−ザ−に対する完全なマスクとして使用することができ、従って上記した電子デバイスの製造方法（１）によれば、前記レ−ザ−照射領域にのみ確実にエキシマレ−ザ−の照射を行うことができ、製造される電子デバイスには悪影響を与えることなく、必要な領域にのみ前記格子欠陥を確実に導入することができる。
【００１１】
また、本発明に係る電子デバイスの製造方法（２）は、上記電子デバイスの製造方法（１）において、前記エキシマレ−ザ−の照射を、波長２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０Ｊ／ｃｍ２・パルス、照射間隔５０〜２２０μｍ、幅３０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で行うことを特徴としている。
上記した電子デバイスの製造方法（２）によれば、半導体基板に反りを生じさせることなく、また、前記エキシマレ−ザ−の照射領域には十分な量のゲッタリングシンクを形成して、電子デバイスの製造プロセスにおいてゲッタリング能力を十分に発揮させることができる。
【００１４】
【発明の実施の形態】
以下、本発明に係る電子デバイスの製造方法の実施の形態を図面に基づいて説明する。なお、従来例と同一の機能を有する構成部品には同一の符号を付すものとする。
本発明者らは、まず、ＳＩＭＯＸ基板に故意にＦｅ及びＮｉ等の金属不純物の汚染を行い、外部ゲッタリング、内部ゲッタリングの機能を有する半導体支持基板でのゲッタリング能力を調査した。その結果、Ｆｅ及びＮｉ汚染に関してはこれら重金属がＢＯＸ酸化膜を通り抜けることができず、活性層領域に重金属が濃縮されただけで、ゲッタリングは生じなかった。
【００１５】
図１にＳｉＮ膜の分光特性を示す。この図から明らかなように、ＳｉＮ膜の分光特性は、ＳｉＮ膜の形成過程におけるＳｉＨ４ガスとＮ２ガスとの流量比に依存しており、ＳｉＨ４／Ｎ２＝０．４７では、光源の波長が４００ｎｍ以下になると、透過率が０％となっている。従って、このような条件で形成されたＳｉＮ膜は、波長が４００ｎｍ以下であるものが多い、エキシマレ−ザ−の完全なマスクとして使用することができることを突き止めた。
【００１６】
従来、レ−ザ−ゲッタリングにはＮｄ：ＹＡＧレ−ザ−が用いられてきたが、この場合、１５Ｊ／ｃｍ2 以上のエネルギ−で熱的に安定な転位が導入され、良好な外部ゲッタリング効果を示すようになるが、Ｎｄ：ＹＡＧレ−ザ−のスポット径は４０μｍと小さく、スル−プットの低さが最大の課題となっていた。
【００１７】
エキシマレ−ザ−はＮｄ：ＹＡＧレ−ザ−（通常、波長１０６０ｎｍで使用される）に比べると波長が短いため、Ｎｄ：ＹＡＧレ−ザ−に比べるとレ−ザ−光の侵入深さが極めて浅く、エネルギ−の吸収率が高い。
【００１８】
重金属汚染に起因して発生するＳｈａｌｌｏｗ  Ｐｉｔ（ＳＰ）の観察により、重金属に対するゲッタリング能力を評価することができる。すなわち、重金属のゲッタリングが十分行われた場合には、選択的エッチング処理の後において半導体基板の表面にＳＰの発生が認められず、ゲッタリングが十分に行われなかった場合には、選択的エッチング処理の後において半導体基板の表面にＳＰが観察される。
【００１９】
エキシマレ−ザ−を使用し、図２に示すように種々の条件で半導体基板表面にレ−ザ−照射を行い、選択的エッチング処理の後において半導体基板の表面に観察されるＳＰの発生状況から、十分なゲッタリング能力を得ることができるレ−ザ−の照射条件を判断した。波長２４９ｎｍのＫｒＦレ−ザ−を使用した場合、有効な照射条件は、エネルギ−密度が１パルス当たり３〜１０Ｊ／ｃｍ2 において、照射間隔５０〜２２０μｍにおいて良好であり、幅３０μｍ×長さ３ｃｍの線状ビ−ムを使用することにより、８インチ径の半導体基板を４分／１枚のスピ−ドで処理することができ、極めて高いスル−プットを実現することができた。
【００２０】
図３〜図６に実施の形態に係るゲッタリング能力付与処理を組み入れた電子デバイスの製造工程を示した。
まずチョクラルスキー法によって引き上げられ、製造されたシリコン半導体支持基板１０ａの上面に酸素をイオン注入してＢＯＸ酸化膜１０ｂを形成し、このＢＯＸ酸化膜１０ｂの上に活性層１０ｃを形成して製造されたＳＩＭＯＸ基板１０を用意する（図３（ａ））。
【００２１】
このＳＩＭＯＸ基板１０の表面にＳｉＮ膜２をＥＣＲ−ＣＶＤ法を用い、ＳｉＨ４ガスとＮ２ガスとの流量比を、ＳｉＨ４／Ｎ２＝０．４０〜０．５５の範囲で設定し、厚さ０．３〜１μｍの範囲でＳｉＮ膜２を形成する（図３（ｂ））。このＳｉＮ膜２の上にレジスト膜３をスピンコ−ト法等により形成し（図３（ｃ））、フォトリソグラフィ工程を施してレジストパタ−ン３ａを形成する（図３（ｄ））。
【００２２】
次に、このレジストパタ−ン３ａをマスクとし、ＣＦ４ガスをエッチャントとしたＳｉＮ膜２のドライエッチングを行い（図４（ａ））、その後レジストパタ−ン３ａを除去してＳｉＮ膜２のパタ−ン２ａを形成する（図４（ｂ））。次に、ＳｉＮ膜２のパタ−ン２ａをマスクとして上記した照射条件でエキシマレ−ザ−４を活性層１０ｃ領域に照射して格子欠陥８を導入し（図４（ｃ））、その後、レ−ザ−マスクとして使用したＳｉＮ膜２をＨ３ＰＯ４を使用して溶解除去する（図４（ｄ））。
【００２３】
次に、活性層１０ｃの表面に酸化処理を施してゲ−ト酸化膜となる酸化膜５を形成し（図５（ａ））、この酸化膜５の上にゲ−ト電極となるポリシリコン膜６を形成し（図５（ｂ））、このポリシリコン膜６の上にさらにレジスト膜７を形成する（図５（ｃ））。次にフォトリソグラフィ工程を施してレジストパタ−ン７ａを形成する（図５（ｄ））。
【００２４】
次に、このレジストパタ−ン７ａをマスクとし、Ｃｌ2 、ＣＦ4 、Ｈ2 の混合ガスをエッチャントとしたポリシリコン膜６及び酸化膜５のエッチングを行う（図６（ａ））。その後、ソ−ス、ドレイン形成のためのイオン注入を行った後（図６（ｂ））、レジストパタ−ン７ａを除去する（図６（ｃ））。
【００２５】
上記プロセスを経ることにより、通常はＦｅやＮｉ等の金属不純物のゲッタリングが困難なＳＩＭＯＸ基板１０においても、活性層１０ｃにゲッタリングシンクとして熱処理にも安定した格子欠陥を導入することができる。また、レーザーマスクとしてＥＣＲ−ＣＶＤ法により形成したＳｉＮ膜２を用いることにより、マスク部分におけるエキシマレ−ザ−の透過率を略０％に抑えることができ、レ−ザ−照射領域（ＳｉＮ膜２のパタ−ン開口部）にのみ確実にエキシマレ−ザ−の照射を行うことができ、製造される電子デバイスには悪影響を与えることなく、必要な領域にのみ前記格子欠陥を確実に導入することができる。
【００２６】
また、エキシマレ−ザ−４の照射を、波長２４９ｎｍのＫｒＦレーザー、エネルギ−密度３〜１０Ｊ／ｃｍ2 ・パルス、照射間隔５０〜２２０μｍ、幅３０〜５０μｍ×長さ３〜５ｃｍの線状ビ−ムの条件下で行うことにより、ＳＩＭＯＸ基板１０に反りを生じさせることなく、また、エキシマレ−ザ−４の照射領域には十分な量のゲッタリングシンクを形成して、電子デバイスの製造プロセスにおいてゲッタリング能力を十分に発揮させることができる。
【００２７】
また、電子デバイスの活性層領域であるソ−ス、ドレイン領域（ＳｉＮ膜２のパタ−ン開口部）に、エキシマレ−ザ−４の照射によりゲッタリング用の格子欠陥を導入することができるので、通常はＦｅやＮｉ等の金属不純物のゲッタリングが困難なＳＩＭＯＸ基板を使用して作製された電子デバイスであっても、前記ソ−ス、ドレイン領域にゲッタリングシンクを形成することにより、デバイス製造プロセスにおける金属不純物のゲッタリング能力を十分に確保することができる。
【００２８】
また、エキシマレ−ザ−４の照射により、前記格子欠陥として積層欠陥及びＶ型転位を導入することができるので、ゲッタリングシンクを熱処理に対して安定したものとすることができ、デバイス製造プロセスにおける金属不純物のゲッタリング能力を十分大きなものに維持することができる。
従って、上記プロセスを経ることにより、Ｆｅ及びＮｉ等の金属不純物に対して高いゲッタリング能力を発揮し、良品率を向上させることができる電子デバイスを製造することができる。
【００２９】
【実施例及び比較例】
実施例に係る電子デバイスを以下に示す条件により製造した。また比較例として、エキシマレ−ザ−照射を行わない他は同様の条件で電子デバイスを製造した。
【００３０】
使用したＳＩＭＯＸ基板１０：  ８インチ、ｐ型ＢドープＳｉ、
（１００）面使用、抵抗１０〜２０Ω・ｃｍ
酸素濃度１４〜１８×１０17ａｔｏｍｓ／ｃｍ３
ＢＯＸ酸化膜１０ｂの厚さ：  １００ｎｍ
活性層１０ｃの厚さ：        ３００ｎｍ
ＳｉＮ膜２形成時のＳｉＨ４ガスとＮ２ガスとの流量比：  ０．４７
ＳｉＮ膜２の膜厚：  ０．３μｍ
エキシマレ−ザ−４の照射条件：波長２４９ｎｍのＫｒＦレ−ザ−
エネルギ−密度  ５Ｊ／ｃｍ2・パルス
照射間隔  ５５μｍ
幅３０μｍ×長さ３ｃｍの線状ビ−ム
９０パルス／ｓｅｃのビ−ムを５ｍｍ／ｓｅｃ
でＳＩＭＯＸ基板１０の端から端までスキャン
し、これを７回行った（図７〜図１０）
この方法によりレ−ザ−照射領域の照射間隔を
上記したように５５μｍとした
また、ＴＥＭを用いた観察により、照射領域に
積層欠陥及びＶ型転位が導入されていることが
確認された
上記照射条件では、図１０に示すように、レーザー未照射の電子デバイス領域が存在する。しかし、Ｆｅの拡散係数は、Ｄ＝３×１０−６ｃｍ2／ｓｅｃであり、１０００℃、１００ｓｅｃの拡散長を計算してみると１７３μｍであり、このことからすれば、照射間隔を５５μｍに設定しても十分重金属をゲッタリングシンクまで到達させてゲッタリングできることがわかる。
【００３１】
上記実施例及び比較例に係る条件で製造したＳＩＭＯＸ基板１０の表面に、スピンコート法によりＦｅを分散させ、熱処理を行った後、酸化膜の耐圧測定を行うことにより、ゲッタリング能力の評価を行った。その結果を図１１に示した。
【００３２】
Ｆｅコーティング材料：  ５ｐｐｍのＦｅを含むＨＮＯ3 、Ｈ2 Ｏ混合液
Ｆｅコーティング量：    ６×１０12ａｔｏｍｓ／ｃｍ2
熱処理パターン：  ＤＲＡＭ（Ｄynamic  Ｒandom Ａccess Ｍemory ）製造プロセスを模した熱処理パターン
図１１から明らかなように、実施例に係るＳＩＭＯＸ基板１０においては８０％の確率において良好な結果を得ることができ、比較例の場合、５％においてしか良好な結果を得ることができなかった。このように実施例の場合、ゲッタリング能力が大幅に向上していることを確認することができた。
【００３３】
以上説明したように、実施例に係る電子デバイスの製造プロセスを実施すれば、高いゲッタリング能力を有する電子デバイスを製造することができ、金属不純物の影響を大幅に低減することができる。
【図面の簡単な説明】
【図１】ＳｉＮ膜の形成過程におけるＳｉＨ4 ガスとＮ2 ガスとの流量比を変化させた場合のＳｉＮ膜の分光特性を示すグラフである。
【図２】エキシマレ−ザ−の照射条件とゲッタリング能力との関係を調査した結果を示す表である。
【図３】（ａ）〜（ｄ）は、本発明の実施の形態に係るゲッタリング能力付与処理を組み入れた電子デバイスの製造工程の一部を示した模式的断面図である。
【図４】（ａ）〜（ｄ）は、本発明の実施の形態に係るゲッタリング能力付与処理を組み入れた電子デバイスの製造工程の一部を示した模式的断面図である。
【図５】（ａ）〜（ｄ）は、本発明の実施の形態に係るゲッタリング能力付与処理を組み入れた電子デバイスの製造工程の一部を示した模式的断面図である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態に係るゲッタリング能力付与処理を組み入れた電子デバイスの製造工程の一部を示した模式的断面図である。
【図７】レ−ザ−の照射条件を説明するためのＳＩＭＯＸ基板を示す平面図である。
【図８】レ−ザ−の照射条件を説明するためのレ−ザ−パルスを示す平面図である。
【図９】レ−ザ−の照射条件を説明するためのレ−ザ−パルスを示す拡大平面図である。
【図１０】レ−ザ−パルスの半導体基板への照射状態を示す半導体基板の断面図である。
【図１１】実施例に係る電子デバイスと比較例に係る電子デバイスとの酸化膜耐圧特性を示すグラフである。
【図１２】従来の裏面ゲッタリングの概念を示す半導体基板の断面図である。
【符号の説明】
１０  ＳＩＭＯＸ基板
２    ＳｉＮ膜
２ａ  パタ−ン
３    レジスト膜
４    エキシマレ−ザ−
５    酸化膜
６    ポリシリコン膜
８    格子欠陥
【図１】
0004711484.tif 000002
【図２】
0004711484.tif 000003
【図３】
0004711484.tif 000004
【図４】
0004711484.tif 000005
【図５】
0004711484.tif 000006
【図６】
0004711484.tif 000007
【図７】
0004711484.tif 000008
【図８】
0004711484.tif 000009
【図９】
0004711484.tif 000010
【図１０】
0004711484.tif 000011
【図１１】
0004711484.tif 000012
【図１２】
0004711484.tif 000013