(57)【特許請求の範囲】
【請求項１】
基板上にキャリア走行層を形成する工程と、
前記キャリア走行層上に、キャリアと導電型が同一である第１導電型不純物を含有するキャリア供給層を形成する工程と、
前記キャリア供給層上に高抵抗層を形成する工程と、
第１の電界効果トランジスタの形成領域となる前記高抵抗層の一部を薄く加工して、リセスを形成する工程と、
前記第１の電界効果トランジスタの形成領域の前記リセス、および前記リセスが形成された領域とは異なり、第２の電界効果トランジスタの形成領域となる前記高抵抗層の他の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有させ、二つの低抵抗領域を形成する工程と、
前記高抵抗層上に、前記第１および第２の電界効果トランジスタ用のソース電極およびドレイン電極を、前記二つの低抵抗領域それぞれに対して互いに対向するように形成する工程と、
前記二つの低抵抗領域の上に、それぞれ前記第１および第２の電界効果トランジスタ用のゲート電極を形成する工程とを有し、
前記キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、
前記二つの低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同時に形成される、
半導体装置の製造方法。
【請求項２】
前記リセスを形成する工程は、前記高抵抗層を選択的にエッチングする工程である、
請求項１記載の半導体装置の製造方法。
【請求項３】
前記キャリア走行層および前記高抵抗層を形成する工程は、それぞれエピタキシャル成長により半導体層を形成する工程である、
請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間の前記キャリア走行層、前記キャリア供給層および前記高抵抗層を除去し、素子分離領域を形成する工程を有する、
請求項１記載の半導体装置の製造方法。
【請求項５】
前記高抵抗層はアルミニウムガリウムヒ素（ＡｌＧａＡｓ）であり、前記第２導電型不純物を気相拡散するときに、アルシン（ＡｓＨ３）を含むガスをさらに供給する、
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、マイクロ波通信装置等に適用されるヘテロ接合型電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、携帯電話等の移動体通信装置には、高速動作性および低雑音特性を有するマイクロ波集積回路（ＭＭＩＣ；Ｍｏｎｏｌｉｔｈｉｃ  ＭｉｃｒｏｗａｖｅＩＣ）が不可欠となっている。近年、ＭＭＩＣにおいて、デジタル制御回路を内蔵したＲＦスイッチＩＣやＤＣスイッチ付きローノイズアンプ（ＬＮＡ）等、従来の機能以外の回路を組み込み付加価値を高めた商品が市場に登場している。特に、ロジック回路を内蔵したスイッチＩＣは、外部端子数を減らすことによりパッケージを小型化できるため、スイッチＩＣの主流となりつつある。
【０００３】
このような機能をもつスイッチＩＣをモノリシックに実現するには、しきい値電圧の異なる２つのトランジスタを同一チップ上に形成することが必要不可欠である。すなわち、従来のスイッチＩＣ回路に用いられるデプリーション型電界効果トランジスタ（以下、ＤＦＥＴとする。）とともにロジック回路に用いられるエンハンスメント型電界効果トランジスタ（以下、ＥＦＥＴとする。）を同一チップ上に形成する必要がある。
【０００４】
現在、ＭＭＩＣのデバイスとして主流になりつつあるヘテロ接合型電界効果トランジスタ（ＨＦＥＴ；Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を基本素子として用い、ＥＦＥＴとＤＦＥＴを混載させたＩＣの例について、図４に断面図を示す。
図４に示すように、半絶縁性ＧａＡｓ基板１上に、不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓからなるバッファー層２、不純物を添加していないＧａＡｓからなるチャネル層３、およびＡｌＧａＡｓからなる障壁層４が、エピタキシャル成長により順次積層されている。
【０００５】
障壁層４は、不純物を添加していないＡｌＧａＡｓからなるスペーサー層４ａ、ｎ型不純物が添加されたＡｌＧａＡｓからなる電子供給層４ｂ、および不純物を添加していないＡｌＧａＡｓからなるゲートコンタクト層４ｃの３層が積層された構造となっている。
障壁層４上にはキャップ層５を介して、ソース電極６およびドレイン電極７が形成されている。キャップ層５は例えば、高濃度にｎ型不純物を含有するＧａＡｓからなる。障壁層４あるいはキャップ層５は絶縁膜８により被覆されており、絶縁膜８には各電極用の接続孔８ａ、８ｂ、８ｃが形成されている。
【０００６】
また、障壁層４上のソース電極６とドレイン電極７との間にはゲート電極９が形成されている。ゲート電極９直下のゲートコンタクト層４ｃは、表面を一部エッチングして薄くする（リセス構造）ことが多い。リセス部分のゲートコンタクト層４ｃが薄いほど、トランジスタのしきい値電圧は正（＋）側に大きい値となる。したがって、ゲートコンタクト層４ｃの厚さを制御することにより、任意のしきい値電圧に調整することが可能である。
【０００７】
図４に示すようにＥＦＥＴとＤＦＥＴとの間、あるいは図示しない他の素子間や、抵抗部との素子分離は、ＧａＡｓ基板１上のエピタキシャル層をメサエッチングすることによりなされている。このエッチングは、少なくともバッファー層２の一部が除去されるまで行われる。
【０００８】
上記の構造の電界効果トランジスタ（ＦＥＴ）において、しきい値電圧はゲート電極９直下のゲートコンタクト層４ｃの厚さに依存して決定される。したがって、２つのＦＥＴのしきい値電圧を互いに異ならせるためには、これらのＦＥＴのリセス部分のゲートコンタクト層４ｃの厚さを互いに異ならせればよい。ＥＦＥＴを形成する場合、ＤＦＥＴのゲート下部よりもリセス部分のゲートコンタクト層４ｃを薄くして、しきい値電圧を正の値（０Ｖ以上）とする。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の従来の構造の半導体装置においてはＥＦＥＴ、ＤＦＥＴのいずれも、ゲート電極のコンタクトがショットキー接合となる。ショットキー接合の場合、ｐｎ接合に比較してビルトイン電圧が低いため、ゲートに十分な正電圧を印加することができず、ゲート直下のチャネル層に寄生抵抗成分が残ってしまうという問題が起こる。
そのため、ＤＦＥＴにおいては、重要なデバイスパラメータであるオン抵抗を十分に低くすることができなくなる。また、ＥＦＥＴについても、ゲートコンタクトにショットキー接合を用いてロジック回路を形成する場合、十分な論理振幅をとることができず、回路設計のマージンが小さくなってしまう。
【００１０】
本発明は上記の問題点を鑑みてなされたものであり、したがって本発明は、同一基板上にしきい値電圧の異なる複数のトランジスタを有する半導体装置であって、ゲートに十分な正電圧を印加でき、オン抵抗の低減が可能である半導体装置の製造方法を提供すること、さらに、簡略な工程で形成する製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にキャリア走行層を形成する工程と、前記キャリア走行層上に、キャリアと導電型が同一である第１導電型不純物を含有するキャリア供給層を形成する工程と、前記キャリア供給層上に高抵抗層を形成する工程と、第１の電界効果トランジスタの形成領域となる前記高抵抗層の一部を薄く加工して、リセスを形成する工程と、前記第１の電界効果トランジスタの形成領域の前記リセス、および前記リセスが形成された領域とは異なり、第２の電界効果トランジスタの形成領域となる前記高抵抗層の他の一部に、前記第１導電型不純物と導電型が逆である第２導電型不純物を含有させ、二つの低抵抗領域を形成する工程と、前記高抵抗層上に、前記第１および第２の電界効果トランジスタ用のソース電極およびドレイン電極を、前記二つの低抵抗領域それぞれに対して互いに対向するように形成する工程と、前記二つの低抵抗領域の上に、それぞれ前記第１および第２の電界効果トランジスタ用のゲート電極を形成する工程とを有し、前記キャリア供給層は、前記第１導電型不純物を導入しながらエピタキシャル成長させて形成され、前記二つの低抵抗領域は、前記第２導電型不純物を気相拡散させることにより同時に形成されることを特徴とする。
【００２０】
本発明の半導体装置の製造方法は、好適には、前記リセスを形成する工程は、前記高抵抗層を選択的にエッチングする工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記キャリア走行層および前記高抵抗層を形成する工程は、それぞれエピタキシャル成長により半導体層を形成する工程であることを特徴とする。本発明の半導体装置の製造方法は、好適には、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの間の前記キャリア走行層、前記キャリア供給層および前記高抵抗層を除去し、素子分離領域を形成する工程を有することを特徴とする。
【００２１】
本発明の半導体装置の製造方法によれば、しきい値電圧の異なる複数のトランジスタに、ゲート抵抗を低減させる低抵抗領域を同一工程で形成することが可能となる。しきい値電圧を相対的に大きくするトランジスタのゲート下部には、低抵抗領域を形成する前にリセスを形成する。これにより、同一チップ上に、しきい値電圧が独立に制御された複数のトランジスタを簡略な工程で形成することが可能となる。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法および該製造方法により製造される半導体装置の実施の形態について、図面を参照して説明する。図１は本実施形態の半導体装置の断面図である。ＧａＡｓ基板１上に素子分離領域Ｉにより隔てられて、ＥＦＥＴとＤＦＥＴがそれぞれ形成されている。図１に示すＥＦＥＴとＤＦＥＴはゲート電極のコンタクト部分を除き、共通の構造を有するため、ＥＦＥＴとＤＦＥＴの各部分には共通する符号を示す。
【００２３】
図１に示すように各トランジスタには、基板１の上にバッファー層２を介して、チャネル層３および障壁層４が順次積層されている。障壁層４は基板１側からスペーサー層４ａ、電子供給層４ｂおよびゲートコンタクト層４ｃが順に積層された３層構造となっている。
各トランジスタの障壁層４の上層には２つのキャップ層５を介して、それぞれソース電極６およびドレイン電極７が形成されている。また、障壁層４あるいはキャップ層５を被覆するように絶縁膜８が形成されており、ソース電極６およびドレイン電極７は絶縁膜８に形成された接続孔８ａ、８ｂにそれぞれ形成されている。
【００２４】
ソース電極６とドレイン電極７の間にはゲート電極９が形成されている。ＥＦＥＴのゲート電極９下部のゲートコンタクト層４ｃは、表面にリセス１０が形成されており、ゲートコンタクト層４ｃが部分的に薄くなっている。また、ＥＦＥＴおよびＤＦＥＴのゲート電極９の下部には、ｐ型低抵抗領域１１が形成されている。
上記の半導体装置において、チャネル層３はソース電極６とドレイン電極７との間の電流経路となる。
【００２５】
以下に、本実施形態の半導体装置を構成する各層について詳細に説明する。
基板１としては例えば、不純物をほとんど含まず、抵抗率が１０6 〜１０8 Ω・ｃｍ程度である半絶縁性のＧａＡｓ単結晶からなる基板が用いられる。ＧａＡｓ基板１は、ＧａＡｓ融点（１２３８℃）で成長されるバルク結晶であり、点欠陥や転位といった格子欠陥を多く含む。したがって、基板１上に直接、動作エピタキシャル層を成長させると、基板１に近い成長初期のエピタキシャル層は良質な結晶とならない。
【００２６】
バッファー層２は、例えば不純物を添加していない（ｕｎｄｏｐｅｄ）ＧａＡｓからなり、エピタキシャル成長により例えば厚さ３〜５μｍ程度で形成される。バッファー層２がない場合、例えば、ソース−ドレイン電圧に対するドレイン電流のプロット（Ｉ−Ｖ特性）にヒステレシスがみられたり、低電流領域において相互コンダクタンスＧm が低下するといった問題が起こる。これを防ぐため、基板１と動作エピタキシャル層との間にバッファー層２が設けられる。
【００２７】
チャネル層３の材料としては、障壁層４を構成する半導体よりも狭いバンドギャップを有する半導体、例えば不純物を添加していないＧａＡｓが用いられる。
チャネル層３には、障壁層４の電子供給層４ｂから電子が供給され、供給された電子が蓄積する。チャネル層３は厚さ約１０〜１５ｎｍ、原子層の数として２０〜３０層程度と極めて薄く形成される。したがって、ヘテロ接合面の垂直方向には電子移動の自由度がなく、２次元電子ガス（２ＤＥＧ）の性質を示す。
チャネル層３には不純物がほとんど含まれず、電子とドナーイオンとが空間的に分離されるため、チャネルを走行する電子がドナーイオンによる散乱を受けない。したがって、チャネル層３は内部を電子が高速で移動する電子走行層となる。
【００２８】
障壁層４は例えばＡｌx Ｇａ1-x Ａｓ混晶などのＩＩＩ−Ｖ族化合物半導体からなり、障壁層４としてＡｌx Ｇａ1-x Ａｓを用いる場合には、通常、Ａｌの組成比ｘは０．２〜０．３である。
チャネル層３に接するスペーサー層４ａは、不純物を添加していない高抵抗層であり、厚さは例えば２ｎｍ程度である。スペーサー層４ａは、電子供給層４ｂに含まれる高濃度の不純物のポテンシャルがチャネル層３に浸潤して、電子の散乱が起こるのを防ぐ目的で設けられる。
【００２９】
電子供給層４ｂにはｎ型不純物として例えばシリコンが１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 程度添加され、電子供給層４ｂの厚さは例えば４ｎｍ程度である。
ゲートコンタクト層４ｃは不純物を添加していない高抵抗層であり、厚さは例えば１００ｎｍ程度である。電子供給層４ｂとゲート電極９との間に、チャネル層３を構成する半導体よりも広いバンドギャップを有するゲートコンタクト層４ｃが形成されていることにより、相互コンダクタンスＧm およびゲート・ソース間容量Ｃgsのゲート電圧Ｖg に対する線形性が良好となり、電力付加効率が高くなる。
【００３０】
ＥＦＥＴおよびＤＦＥＴのゲートコンタクト層４ｃの上には、それぞれ２つのキャップ層５が適当な間隔をあけて形成されている。キャップ層５は、例えばｎ型不純物としてシリコンを４×１０18ａｔｏｍｓ／ｃｍ3 程度含有するＧａＡｓからなり、厚さは５０〜１００ｎｍ程度である。電子供給層４ｂの上層に高抵抗層であるゲートコンタクト層４ｃが形成されていることにより接続抵抗が生じるが、キャップ層５を形成することにより、この接続抵抗が低減される。
【００３１】
ゲートコンタクト層４ｃあるいはキャップ層５の上層、および素子分離領域Ｉに形成される絶縁膜８は例えばシリコン窒化膜からなり、厚さは例えば３００ｎｍ程度である。
ソース電極６およびドレイン電極７は、キャップ層５の上層に順次積層された金（Ａｕ）−ゲルマニウム（Ｇｅ）合金、ニッケル（Ｎｉ）およびＡｕを合金化したものであり、それぞれキャップ層５とオーミック接合を形成している。
【００３２】
ＥＦＥＴについてはゲート電極９下部のリセス１０表面に、ＤＦＥＴについてはゲート電極９下部に、それぞれｐ型低抵抗領域１１が形成されている。ｐ型低抵抗領域１１はｐ型不純物として例えば亜鉛（Ｚｎ）を１．０×１０19ａｔｏｍｓ／ｃｍ3 程度含有する。ＥＦＥＴとＤＦＥＴのｐ型低抵抗領域１１の拡散深さが同じであれば、これらのｐ型低抵抗領域１１を同一工程により形成することが可能である。ＥＦＥＴとＤＦＥＴのｐ型低抵抗領域１１の不純物拡散深さが同じ場合、所望のしきい値電圧とするために、ＥＦＥＴのリセス１０のエッチング深さを調整する。
【００３３】
上記のように、本実施形態の半導体装置によれば、ｐ型低抵抗領域１１の拡散深さおよびリセス１０部分のゲートコンタクト層４ｃの厚さを制御することにより、ＥＦＥＴおよびＤＦＥＴに独立に任意のしきい値電圧を設定することができる。
また、本実施形態の半導体装置によれば、ゲート部がｐｎ接合となるため、ショットキー接合の場合に比較してゲート電極に大きい正電圧を印加することができる。したがって、ロジック回路を構成するＥＦＥＴについては、ショットキー接合を用いたＨＦＥＴよりも大きい、十分な論理振幅をとることが可能となる。
これにより、回路設計のマージンを大きくすることができる。
また、ＤＦＥＴについても同様にゲートにｐｎ接合が形成され、ゲート電極に十分大きな正電圧を印加することが可能となるため、ゲート直下のチャネルに発生する寄生抵抗成分を低減することができ、オン抵抗を低減することができる。
【００３４】
次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図２（Ａ）に示すように、例えば半絶縁性のＧａＡｓからなる基板１の上にバッファー層２として、例えば不純物を添加しないＧａＡｓ層をエピタキシャル成長させる。ＧａＡｓ層の成膜は、例えば気相エピタキシャル成長により行う。ＧａＡｓを気相エピタキシャル成長させるには、Ａｓの供給源としてＡｓＣｌ3 を用いるクロライド法と、ＡｓＨ3 ／ＰＨ3 を用いるハイドライド法があるが、通常、ハイドライド法により行われる。通常バッファー層は、その上の動作層と同時にエピタキシャル成長させられる。
バッファー層２を形成することにより、その上層に形成される動作エピタキシャル層の結晶性を良好にすることができる。バッファー層２の厚さは例えば３〜５μｍとする。
【００３５】
バッファー層２の上層にチャネル層３をエピタキシャル成長させる。チャネル層３としては、障壁層４を構成する半導体よりも狭いバンドギャップを有する半導体、例えば不純物を添加していないＧａＡｓからなる層を、例えば厚さ約１０ｎｍ程度に極めて薄く形成する。
チャネル層３の形成は、バッファー層２と同様な気相エピタキシャル成長以外に、分子線エピタキシャル成長によっても好適に行うことができる。分子線エピタキシャル成長法は、他のエピタキシャル成長法に比較して半導体層の成膜速度が遅く、例えばＧａＡｓ基板上にＧａＡｓを成長させる場合の成長速度は０．１〜２μｍ／ｈである。したがって、分子線エピタキシャル法は厚い半導体層の形成には不利であるが、ＨＦＥＴの動作エピタキシャル層のように、原子サイズレベルで結晶性を制御しながら成膜を行う場合には適している。
【００３６】
チャネル層３の上層に障壁層４として、例えば不純物を添加しないＡｌＧａＡｓ層からなるスペーサー層４ａ、ｎ型不純物を含有するＡｌＧａＡｓ層からなる電子供給層４ｂ、および不純物を添加しないＡｌＧａＡｓ層からなるゲートコンタクト層４ｃを順次、エピタキシャル成長させる。
障壁層４として成膜されるＡｌx Ｇａ1-x Ａｓ混晶において、Ａｌの組成比ｘは０．２〜０．３である。積層膜の各層の厚さは例えば、スペーサー層４ａを２ｎｍ、電子供給層４ｂを４ｎｍ、ゲートコンタクト層４ｃを１００ｎｍとする。
【００３７】
電子供給層４ｂにはｎ型不純物として例えばシリコン（Ｓｉ）を１．０×１０12〜２．０×１０12ａｔｏｍｓ／ｃｍ2 添加するが、Ｓｉはエピタキシャル成長させる段階で導入する。ＡｌＧａＡｓ層を成膜後にＳｉを拡散させると、動作エピタキシャル層の結晶成長温度（５００〜６００℃）よりも高温の熱処理が必要となり、薄膜のエピタキシャル層の結晶構造が損傷を受ける。
ＡｌＧａＡｓ層に対するｎ型不純物としてはＳｉが多用されるが、Ｓｉ以外に硫黄（Ｓ）、セレン（Ｓｅ）、スズ（Ｓｎ）等を用いることも可能である。
【００３８】
障壁層４を構成する各層の形成は、気相エピタキシャル成長あるいは分子線エピタキシャル成長などの方法により行うことができる。ＡｌＧａＡｓ層を気相エピタキシャル成長させるには、ＡｌをＡｌ（ＣＨ3 ）3 やＡｌ（Ｃ2 Ｈ5 ）3 の有機金属として気相で供給する（有機金属気相エピタキシャル法）。
ゲートコンタクト層４ｃの上層に、キャップ層５となるｎ型ＧａＡｓ層５’を例えば厚さ５０〜１００ｎｍ程度でエピタキシャル成長させる。ｎ型ＧａＡｓ層５’にはｎ型不純物として例えばＳｉを含有させる。
【００３９】
その後、メサエッチングによりトランジスタ形成領域以外の動作エピタキシャル層を除去し、素子分離領域Ｉとする。このメサエッチングは、少なくともバッファー層２の一部が除去される深さまで行う。素子分離用の溝は、基板１に達する深さであってもよい。
あるいは、メサエッチングを行うかわりにＯ+ やＢ+ をイオン注入して高抵抗領域を形成し、素子分離領域とすることもできる。素子分離領域を形成するためにイオン注入を行う場合にはアニールが不要であり、エピタキシャル層の結晶構造には影響を与えない。
【００４０】
次に、図２（Ｂ）に示すように、レジストをマスクとしたエッチングによりｎ型ＧａＡｓ層５’を選択的に除去し、ソース電極６およびドレイン電極７の形成領域にそれぞれキャップ層５を形成する。このエッチングによりゲート電極形成領域の障壁層４が露出する。
続いて、障壁層４もしくはキャップ層５、および素子分離領域Ｉの溝内を被覆するように、例えば化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン窒化膜を堆積させ、絶縁膜８を形成する。
【００４１】
次に、図２（Ｃ）に示すように、ＥＦＥＴのゲート電極形成領域の絶縁膜８をエッチングにより選択的に除去し、接続孔８ｃを形成する。
続いて、図３（Ａ）に示すように、絶縁膜８をマスクとしてエッチングを行い、ＥＦＥＴのゲート電極形成領域のゲートコンタクト層４ｃを選択的に除去する。これにより、リセス１０が形成される。このエッチング深さは、形成するＥＦＥＴのしきい値電圧に合わせて適宜、設定する。
次に、図３（Ｂ）に示すように、レジスト１２をマスクとしてエッチングを行い、ＤＦＥＴのゲート電極形成領域の絶縁膜８を選択的に除去する。これにより、ＤＦＥＴ部分に接続孔８ｃが形成される。その後、レジスト１２を除去する。
【００４２】
次に、図３（Ｃ）に示すように、接続孔８ｃを介してゲート電極形成領域にｐ型不純物、例えばＺｎを６００℃程度で気相拡散させる。これにより、ＥＦＥＴのゲートコンタクト層４ｃの表面（リセス１０部分）、およびＤＦＥＴのゲートコンタクト層４ｃの表面に、それぞれｐ型低抵抗領域１１が形成される。
亜鉛の気相拡散には、例えば液体有機金属であるジエチルジンク（ＤＥＺ；Ｚｎ（Ｃ2 Ｈ5 ）2 ）あるいはジメチルジンク（ＤＭＺ；Ｚｎ（ＣＨ3 ）2 ）とアルシン（ＡｓＨ3 ）を含むガスを用いる。ジエチルジンクあるいはジメチルジンクは室温で液体の有機金属であり、化合物半導体の亜鉛気相拡散源として一般的なものである。この亜鉛化合物は、高純度水素をキャリアガスとしてバブリングすると気体の状態となり、炉心管に導入される。
【００４３】
アルシンは、蒸気圧の高いヒ素が障壁層４の表面から蒸発し、化合物半導体の組成が変化するのを防止する目的で供給される。
亜鉛の気相拡散は動作エピタキシャル層の結晶成長温度（５００〜６００℃）と同程度の温度で行うことが可能であり、動作エピタキシャル層の結晶構造、特にヘテロ接合界面における結晶性の損傷は防止される。
【００４４】
次に、接続孔８ｃ底部のｐ型低抵抗領域１１に接するように、ゲート電極９となる金属層を成膜する。例えばチタン（Ｔｉ）、白金（Ｐｔ）およびＡｕをそれぞれ膜厚３０ｎｍ／５０ｎｍ／１２０ｎｍで、電子ビーム蒸着法などにより積層させる。この金属積層膜の上層にゲート電極パターンを有するレジストを形成する。レジストをマスクとして、例えばアルゴンガスを用いたイオンミリングにより金属積層膜を加工し、ゲート電極９を形成する。
【００４５】
続いて、図１に示すように、ソース電極６形成領域およびドレイン電極７形成領域の絶縁膜８を選択的にエッチングし、接続孔８ａ、８ｂをそれぞれＥＦＥＴとＤＦＥＴに形成する。接続孔８ａ、８ｂに、例えばＡｕ−Ｇｅ合金およびＮｉを順次蒸着させてから、蒸着させた金属層をパターニングする。続いて、例えば４００℃程度の熱処理を行って合金化させ、ソース電極およびドレイン電極を形成する。熱処理により電極金属を合金化させると、オーミック性が改善される。
以上の工程により、図１に示す半導体装置が得られる。
【００４６】
本実施形態の半導体装置の製造方法によれば、しきい値電圧の異なるＥＦＥＴとＤＦＥＴに、ｐ型低抵抗領域を同一工程で形成することが可能となる。したがって、同一チップ上に、しきい値電圧が独立に制御された複数のトランジスタを簡略な工程で形成することが可能となる。
【００４７】
本発明の半導体装置の製造方法および該製造方法により製造される半導体装置の実施形態は、上記の説明に限定されない。例えば、ＨＦＥＴに形成されるヘテロ接合を、上記のＧａＡｓ／ＡｌＧａＡｓに代えて、ＩｎＧａＡｓ／ＡｌＩｎＡｓとすることも可能である。また、半導体装置の設計に合わせて、動作エピタキシャル層を構成する各層の厚さを適宜変更することもできる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】
本発明の製造方法による半導体装置によれば、同一基板上にしきい値電圧の異なる複数のトランジスタを有する半導体装置において、ゲートに十分な正電圧を印加し、オン抵抗を低減させることが可能となる。本発明の半導体装置の製造方法によれば、同一基板上に互いにしきい値電圧が異なり、かつ、ゲートに十分な正電圧を印加できる複数のトランジスタを、簡略な工程で形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図４】従来の半導体装置の断面図である。
【符号の説明】
１…半絶縁性基板（ＧａＡｓ基板）、２…バッファー層、３…チャネル層、４…障壁層、４ａ…スペーサー層、４ｂ…電子供給層、４ｃ…ゲートコンタクト層、５…キャップ層、５’…ｎ型ＧａＡｓ層、６…ソース電極、７…ドレイン電極、８…絶縁膜、８ａ、８ｂ、８ｃ…接続孔、９…ゲート電極、１０…リセス、１１…ｐ型低抵抗領域、１２…レジスト。
【図１】
0004631104.tif 000002
【図２】
0004631104.tif 000003
【図３】
0004631104.tif 000004
【図４】
0004631104.tif 000005