(57)【特許請求の範囲】
【請求項１】
面方位が（１００）の単結晶半導体基板上に形成された絶縁膜上に前記単結晶半導体基板の＜１１０＞軸方向に沿って島状に形成され、前記＜１１０＞軸方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度よりも大きく、前記＜１１０＞軸方向と垂直な断面が上下及び左右に対称性を有し、ＳｉＧｅ層に酸化処理を施すことにより形成された半導体層と、
前記側面のチャネルとすべき複数の側面に跨った領域上に形成されたゲート絶縁膜と、
前記側面のチャネルとすべき複数の側面に跨った領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、
前記半導体層に接して形成されたソース・ドレイン電極と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記絶縁膜の表面上の一部であって、前記半導体層のチャネルとすべき領域に対向する領域が除去され、前記ゲート絶縁膜及びゲート電極は、前記半導体層の一部を囲むように前記側面の全てに形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体層は、Ｇｅであることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記半導体層のチャネルはＧｅであり、前記ソース・ドレイン電極とチャネルとの間に、Ｓｉ又はＳｉＧｅのエクステンション層が形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記半導体層のチャネルはＧｅであり、前記ソース・ドレイン電極は、ジャーマナイド，ジャーマノシリサイド，又はシリサイドであり、前記チャネルに接して設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項６】
前記側面のうちの４つが、（１１１）面であることを特徴とする請求項１〜５の何れかに記載の半導体装置。
【請求項７】
前記半導体層の前記＜１１０＞軸方向に垂直な断面は、六角形であることを特徴とする請求項１〜６の何れかに記載の半導体装置。
【請求項８】
前記ゲート電極は、前記＜１１０＞軸方向と交差する方向に沿って前記絶縁膜上に配置されていることを特徴とする請求項１〜７の何れかに記載の半導体装置。
【請求項９】
面方位が（１００）の基板と、
前記基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に、前記基板の＜１１０＞軸方向に沿って島状に形成され、前記＜１１０＞軸方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度より大きく、前記＜１１０＞軸方向と垂直な断面が上下及び左右に対称性を有する六角形であり、ＳｉＧｅ層に酸化処理を施すことにより形成された半導体層と、
前記半導体層の一部を囲むように、前記＜１１０＞軸方向に沿った側面上に形成されたゲート絶縁膜と、
前記半導体層の一部を囲むように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層に接して形成され、前記半導体層の前記ゲート電極で囲まれたチャネル領域を挟んで形成されたソース・ドレイン電極と、
を具備したことを特徴とする半導体装置。
【請求項１０】
前記絶縁膜の表面上の一部であって、前記半導体層のチャネルとすべき領域に対向する領域が除去され、前記ゲート絶縁膜及びゲート電極は、前記半導体層の一部を囲むように該半導体層の前記＜１１０＞軸方向に沿った側面の全てに形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記半導体層は、Ｇｅであることを特徴とする請求項９又は１０記載の半導体装置。
【請求項１２】
前記半導体層のチャネルはＧｅであり、前記ソース・ドレイン電極とチャネルとの間に、Ｓｉ又はＳｉＧｅのエクステンション層が形成されていることを特徴とする請求項９又は１０記載の半導体装置。
【請求項１３】
前記半導体層のチャネルはＧｅであり、前記ソース・ドレイン電極は、ジャーマナイド、ジャーマノシリサイド、又はシリサイドであり、前記チャネル領域に接して設けられていることを特徴とする請求項９又は１０記載の半導体装置。
【請求項１４】
前記半導体層の前記＜１１０＞軸方向に沿った側面のうちの４つが、（１１１）面であることを特徴とする請求項９〜１３の何れかに記載の半導体装置。
【請求項１５】
前記ゲート電極は、前記＜１１０＞軸方向と交差する方向に沿って前記絶縁膜上に配置されていることを特徴とする請求項９〜１４の何れかに記載の半導体装置。
【請求項１６】
絶縁膜上にＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層を半導体装置形成領域に合わせて選択的にエッチングすることにより、該ＳｉＧｅ層を一方向に沿って島状に残す工程と、
前記ＳｉＧｅ層に酸化処理を施すことにより、前記一方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度よりも大きく、前記一方向と垂直な断面が上下及び左右に対称性を有するＧｅ層を形成する工程と、
前記Ｇｅ層の側面のチャネルとすべき複数の側面に跨った領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに用いて、前記Ｇｅ層に接してソース・ドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
前記絶縁膜は、面方位が（１００）の単結晶半導体基板上に形成され、前記ＳｉＧｅ層は、前記基板の＜１１０＞軸方向に沿って島状に残されることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記Ｇｅ層の前記＜１１０＞軸方向に垂直な断面は六角形であり、前記Ｇｅ層の前記＜１１０＞軸方向に沿った側面のうちの４つは（１１１）面となっていることを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記ソース・ドレイン電極を形成する工程の前に、前記ゲート電極をマスクに用いて前記チャネルに隣接する領域に、Ｓｉ又はＳｉＧｅのエピタキシャル成長と熱処理によりＳｉＧｅ層を形成することを特徴とする請求項１６〜１８の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal Insulator Semiconductor）トランジスタを有する半導体装置に係わり、特に複数面にチャネルを有するマルチゲートＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、短チャネル効果耐性に優れたマルチゲートＭＩＳＦＥＴが注目されている。マルチゲートＭＩＳＦＥＴには、活性領域となる突起部分（Ｆｉｎ）の左右両面にゲートを設けるＦｉｎＦＥＴ、上面及び左右面の３面にゲートを設けるトライ・ゲート（Tri-Gate）ＭＩＳＦＥＴ、Ｆｉｎ全体をゲートで覆い包むゲート・オール・アラウンド（Gate-All-Around：ＧＡＡ）ＭＩＳＦＥＴ等がある。いずれの構造においても、従来の平面型ＭＩＳＦＥＴに比べてゲートの支配力が増大するため、短チャネル効果が抑制される。また、チャネルの移動度を向上させるために、Ｇｅをチャネルに用いる方法が提案されている。高移動度材料であるＧｅとこれらマルチゲートＭＩＳＦＥＴの融合は、低消費電力・高性能素子応用へ大変有望であると考えられる。
【０００３】
この種のマルチゲートＭＩＳＦＥＴでは、通常Ｆｉｎ断面は長方形となっているため、角部で電界集中が起こり易く、ゲート絶縁膜破壊が生じ易いという問題がある。そこで、Ｆｉｎ角部を鈍角とし、電界集中を緩和する目的でチャネルを五角形以上の多角形とするマルチゲートＭＩＳＦＥＴが提案されている（例えば、特許文献１参照）。
【０００４】
しかし、特許文献１の方法では、チャネル部を元基板からの選択エピタキシャル成長で形成し、その際に出現するファセット面を利用するので、チャネル断面に上下反転対称性が無い。従って、この方法で形成された多角形チャネルは、短チャネル効果耐性に最も優れたＧＡＡ−ＭＩＳＦＥＴには不適切である。何故なら、電界が上下対称にかからず、素子の不安定性に繋がるからである。また、この方法で作製するマルチゲートＭＩＳＦＥＴに駆動力向上を目的として歪みを印加しようとした場合、元基板材料と異なった材料をチャネル材料として結晶成長させる、いわゆるヘテロエピタキシャル成長が必要であるが、そのような異種材料ヘテロ界面は欠陥形成の源となるため、素子の信頼性やリーク特性に悪影響を与える。
【０００５】
一方、チャネル材料がＧｅであるマルチゲートＧｅ−ＭＩＳＦＥＴを作製する場合、一般的に元基板としてバルクＧｅ基板若しくはＧＯＩ（Ge on Insulator）基板を使用することが考えられるが、ＧｅはＳｉとプロセス条件が大きく異なり、Ｇｅに対して微細なＦｉｎを形成するプロセスは確立していない。また、ＧＯＩ層を大口径の基板全体で形成しようとした場合、欠陥密度低減が非常に困難であり、このような欠陥を多く含んだＧＯＩ基板ではリーク電流が大幅に増大するという問題がある。
【特許文献１】特開２００５−２０３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来のマルチゲートＭＩＳＦＥＴでは、Ｆｉｎ角部での電界集中によるゲート絶縁膜破壊が問題であり、これを解決する目的でチャネルを五角形以上の多角形とするマルチゲートＭＩＳＦＥＴが提案されている。しかし、この方法ではチャネル幅方向断面に上下反転対称性が無く、ＧＡＡ−ＭＩＳＦＥＴに適用できないという問題があった。また、駆動力向上を目的とした歪みの導入にはヘテロ界面導入が必須であり、欠陥生成を促すという問題があった。さらに、チャネル材料に高移動度材料であるＧｅを採用しようとした場合、Ｇｅの微細加工技術確立が不十分であること、ＧＯＩ基板使用時には欠陥起因のリーク電流が生じてしまうことが問題であった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、マルチゲート構造において、チャネルの角部での電界集中を抑制することのできるＭＩＳトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、複数面にチャネルを有するマルチゲートＭＩＳトランジスタを有する半導体装置において、面方位が（１００）の単結晶半導体基板上に形成された絶縁膜上に前記単結晶半導体基板の＜１１０＞軸方向に沿って島状に形成され、前記＜１１０＞軸方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度よりも大きく、前記＜１１０＞軸方向と垂直な断面が上下及び左右に対称性を有し、ＳｉＧｅ層に酸化処理を施すことにより形成された半導体層と、前記側面のチャネルとすべき複数の側面に跨った領域上に形成されたゲート絶縁膜と、前記側面のチャネルとすべき複数の側面に跨った領域上に前記ゲート絶縁膜を介して形成されたゲート電極と、前記半導体層に接して形成されたソース・ドレイン電極と、を具備したことを特徴とする。
【００１０】
また、本発明の他の一態様は、複数面にチャネルを有するマルチゲートＭＩＳトランジスタを有する半導体装置において、面方位が（１００）の基板と、前記基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に、前記基板の＜１１０＞軸方向に沿って島状に形成され、前記＜１１０＞軸方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度より大きく、前記＜１１０＞軸方向と垂直な断面が上下及び左右に対称性を有する六角形であり、ＳｉＧｅ層に酸化処理を施すことにより形成された半導体層と、前記半導体層の一部を囲むように、前記＜１１０＞軸方向に沿った側面上に形成されたゲート絶縁膜と、前記半導体層の一部を囲むように、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層に接して形成され、前記半導体層の前記ゲート電極で囲まれたチャネル領域を挟んで形成されたソース・ドレイン電極と、を具備したことを特徴とする。
【００１１】
また、本発明の他の一態様は、複数面にチャネルを有するマルチゲートＭＩＳトランジスタを有する半導体装置の製造方法であって、絶縁膜上にＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層を半導体装置形成領域に合わせて選択的にエッチングすることにより、該ＳｉＧｅ層を一方向に沿って島状に残す工程と、前記ＳｉＧｅ層に酸化処理を施すことにより、前記一方向に沿った複数の側面を有し、該側面のうち隣接する側面の成す角が全て９０度よりも大きく、前記一方向と垂直な断面が上下及び左右に対称性を有するＧｅ層を形成する工程と、前記Ｇｅ層の側面のチャネルとすべき複数の側面に跨った領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクに用いて、前記Ｇｅ層に接してソース・ドレイン電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、Ｆｉｎの隣接する側面の成す角を全て９０度よりも大きくし、且つチャネル幅方向の断面に上下及び左右の対称性を持たせることにより、Ｆｉｎ角部の電界集中を緩和することができる。これにより、マルチゲートＭＩＳＦＥＴのゲート絶縁膜破壊を抑制することができ、且つチャネル幅断面に上下及び左右反転対称性があるＧＡＡ−ＭＩＳＦＥＴに適したＦｉｎ形状を実現することができる。また、Ｇｅ−ＦｉｎをＳｉＧｅ層を含むＦｉｎを形成した後の酸化濃縮法などにより形成することによって、基板全体でＧＯＩを作製する場合と比べ、著しく欠陥密度が低減され、リーク電流を減少させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１４】
（第１の実施形態）
図１〜図３は、本発明の第１の実施形態に係わるマルチゲートＭＩＳＦＥＴの概略構成を説明するためのもので、図１は平面図、図２は鳥瞰図、図３（ａ）は図１のＡ−Ａ’断面図、図３（ｂ）は図１のＢ−Ｂ’断面図である。
【００１５】
面方位（１００）のＳｉ基板１１上にＳｉ酸化膜等の埋め込み絶縁膜１２が形成され、埋め込み絶縁膜１２上に＜１１０＞軸方向に沿ってＧｅ層（半導体層）２１が島状に形成されている。このＧｅ層２１の島（突起）がＦｉｎＦＥＴを形成するための素子形成領域となる。Ｇｅ層２１は＜１１０＞軸方向と垂直な断面が六角形となっており、隣接する側面の成す角が全て９０度よりも大きくなっている。
【００１６】
Ｇｅ層２１の中央部分を囲むように、Ｇｅ層２１の各側壁面上にゲート絶縁膜２３が形成され、このゲート絶縁膜２３上にゲート電極２４が形成されている。即ち、ゲート電極２４は、埋め込み絶縁膜１２上に＜１１０＞軸方向と直交する方向に配置され、Ｇｅ層２１の中央部分と交差するようになっている。ゲート電極２４をマスクにして、Ｇｅ層２１に不純物をドープすることにより、ソース・ドレインのエクステンション層２５（２５ａ，２５ｂ）が形成されている。
【００１７】
ゲート電極２４の側部には、側壁残しの技術による側壁絶縁膜２６が形成されている。そして、ゲート電極２４及びゲート側壁絶縁膜２６をマスクに用い、Ｇｅ層２１及びエクステンション層２５に接するようにソース・ドレイン電極２７（２７ａ，２７ｂ）が形成されている。これにより、マルチゲートＭＩＳＦＥＴが構成されている。
【００１８】
本実施形態のＭＩＳＦＥＴのチャネルはＧｅであり、チャネル幅方向断面は六角形で、左右の４面が（１１１）面、上下２面が（１００）となっている。ゲート絶縁膜２３は、ＳｉＯ2 でも良いし、ＳｉＯ2 よりも誘電率が高い絶縁膜材料（高誘電体絶縁膜）でも構わない。例えば、ＳｉＯＮ，Ｓｉ3Ｎ4 ，Ａｌ2Ｏ3 ，Ｔａ2Ｏ5 ，ＴｉＯ2 ，Ｌａ2Ｏ5 ，ＣｅＯ2 ，ＺｒＯ2 ，ＨｆＯ2 ，ＳｒＴｉＯ3 ，Ｐｒ2Ｏ3 等を用いることができる。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたものでもよい。
【００１９】
ゲート電極２４には、ポリＳｉ，ＳｉＧｅ，シリサイド，ジャーマノシリサイド，各種金属等、各世代のトランジスタで必要な材料を適宜選択して用いればよい。ソース・ドレイン電極２７には、ジャーマナイド，ジャーマノシリサイド，若しくはシリサイドを用いることができる。図では、ソース・ドレイン電極２７とチャネルとの間に不純物ドーピングを施した半導体層２５を設けているが、全てを金属としても構わない。即ち、ソース・ドレイン電極２７とチャネルの間に不純物ドーピングを施した半導体層２５を設けない、いわゆるメタル・ソース・ドレイン構造としても構わない。ゲート側壁絶縁膜２６には、Ｓｉ酸化膜，Ｓｉ窒化膜，又はそれらの積層膜が望ましい。
【００２０】
第１の実施形態に係わるＭＩＳＦＥＴ構造の作製手順を示すため、図４（ａ）〜（ｄ）に主要工程の概略図を示す。
【００２１】
図４（ａ）に示すように、元基板には、ＳＧＯＩ（SiGe on Insulator）基板、若しくはＳＯＩ（Si on Insulator）基板上にＳｉＧｅを含んだ層をエピタキシャル成長させたものを用いる。即ち、Ｓｉ基板１１上に埋め込み絶縁膜１２が形成され、その上にＳｉＧｅ層１３が形成されている。
【００２２】
ＳＧＯＩ基板は、ＳＯＩ基板上にＳｉＧｅのエピタキシャル成長を行い、文献（T. Tezuka et al., “A Novel Fabrication Technique of Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction for Sub-100 nm Strained Silicon-on-Insulator MOSFETs”, Japanese Journal of Applied Physics, vol40, p2866-2874, 2001.）で提案している酸化濃縮法を利用して形成しても良いし、張り合わせＳＧＯＩ基板を用いても良い。ＳＧＯＩ基板の作製法に制限は無いが、ＳＧＯＩ中のＧｅ組成は、その後のＦｉｎ加工をＳｉと同等なプロセスを用いて行えるように、５０％以下とすることが望ましい。
【００２３】
また、図５に示すように、ＳｉＧｅ層１３の代わりに、Ｓｉ層１５／ＳｉＧｅ層１６／Ｓｉ層１７の３層構造になっているものを用いても良い。
【００２４】
上記のようなＳｉＧｅ層を含んだ基板に対して、図４（ｂ）に示すように、マルチゲートＭＩＳＦＥＴの活性領域となるＦｉｎを形成する。この状態における平面図を、図６（ａ）に示す。図４（ｂ）は、図６（ａ）のＢ−Ｂ’断面図となっている。図６（ａ）に示すように、ＳｉＧｅ層１３からなる直方体形状の部分を有するＦｉｎを、＜１１０＞軸方向に沿って島状に形成する。
【００２５】
Ｆｉｎは通常のフォトリソグラフィー、電子線リソグラフィ−でマスク材を加工した後、異方性エッチングを行うことで作製しても良いし、基板上のダミー部材に側壁を形成し、その側壁をＦｉｎ形成のマスクとして利用する、いわゆる側壁転写（Sidewall Transfer：ＳＷＴ）プロセス（Y. -K Choi et al., “Sub-20nm CMOS FinFET Technologies”, Technical Digest of International Electron Devices Meeting, p421-424, 2001.）を採用しても良く、形成方法に制限は無い。また、本実施形態で１本のＦｉｎで構成されるＭＩＳＦＥＴを示すが、無論図６（ｂ）に示すように複数本のＦｉｎで構成されるＭＩＳＦＥＴでも構わない。
【００２６】
次に、図４（ｃ）に示すように、上記のようにして作製したＳｉＧｅを含むＦｉｎを酸化する。酸化雰囲気は酸素１００％である必要は無いが、乾燥雰囲気とする。酸化温度は、Ｆｉｎ中ＳｉＧｅの融点を極えない温度とする。ここで、酸化温度や酸化ガス分圧は酸化中一定である必要は無く、適宜調整して良い。ＳｉＧｅを乾燥雰囲気下で酸化すると、Ｓｉが選択的に酸化され、Ｇｅは母体半導体中に吐き出される。つまり、Ｆｉｎ中Ｓｉが全て消費されるまで酸化を行うことで、Ｆｉｎ全体をＧｅ層２１とすることができる。このとき、Ｇｅ層２１のまわりにＳｉ酸化膜２２が形成されることになる。
【００２７】
Ｆｉｎを完全にＧｅとするために必要な酸化量は、酸化前のＦｉｎ形状を完全な直方体とし、酸化速度が面方位に依らず一定で、且つ酸化により新たな面方位が出現しないと仮定すると、酸化前のＧｅ組成（ｘ）、Ｆｉｎ幅（Ｗｆｉｎ）、及びＦｉｎ高さ（Ｈｆｉｎ）により簡単に求まる。例えば、ｘ＝０．２，Ｗｆｉｎ＝５０ｎｍ，Ｈｆｉｎ＝５０ｎｍの場合、酸化膜厚３９ｎｍ以上で、Ｆｉｎは完全にＧｅとなる。しかし、実際の場合はより複雑で、酸化速度は面方位に依存することが知られている。
【００２８】
また、上記の酸化濃縮を行うと、酸化濃縮中に新たな面（ファセット）が形成されることが分かった。具体的には、（１００）基板を使用し、電流方向が＜１１０＞方向（Ｆｉｎ側面が（１１０）面）となるような、通常平面型ＭＩＳＦＥＴの活性領域と同じ方向にＦｉｎを形成した場合、酸化濃縮過程でＦｉｎ側面に（１１１）面のファセットが形成されることが分かった。このファセットの出現により、チャネル幅方向断面が六角形となるため、従来の断面が長方形であるマルチゲートＭＩＳＦＥＴと比べＦｉｎ角部での電界集中が緩和され、ゲート絶縁膜破壊が抑制される。
【００２９】
また、チャネル断面形状は上下及び左右に対称性を有するため、理論上短チャネル効果耐性に最も優れたＧＡＡ−ＭＩＳＦＥＴにも適している。さらに、このように作製されたＧｅ−Ｆｉｎ構造中には、半導体ヘテロ界面無しで歪みを印加させることができる。具体的には、ソース／ドレイン方向に対して圧縮の歪み印加が可能であり、正孔の移動度向上に大きな効果がある。Ｇｅ−Ｆｉｎ中に歪みが印加されるのは、酸化濃縮過程で半導体層は濃縮前の面内格子定数を維持しようとする性質があるからである。つまり、ＳｉＧｅの格子定数＜Ｇｅの格子定数であるため、濃縮後のＧｅ−Ｆｉｎには圧縮歪みが印加されることになる。
【００３０】
さらに、（１１１）面は、Ｇｅの場合、電子の伝導特性が最も優れた面方位であるため（S. Takagi et al., “Re-examination of subband structure engineering in ultra-short channel MOSFETs under ballistic carrier transport”, VLSI Technology 2003, Digest of Technical Papers, p115-116, 2003.）、通常Ｆｉｎで形成される（１１０）側面を用いる場合と比べて著しいｎＭＩＳＦＥＴの駆動力向上が期待される（ｎＭＩＳＦＥＴの駆動電流：（１１１）＞（１００）＞（１１０）面、ｐＭＩＳＦＥＴの駆動電流：（１１０）＞（１１１）＞（１００）面）。
【００３１】
ところで、Ｆｉｎ形状のような３次元構造を酸化すると、Ｓｉの場合では、酸化膜にかかる応力の影響で酸化がある膜厚で停止することが知られている。この酸化自己停止機構は当然ＳｉＧｅの酸化でも発現するものと考えられ、酸化前のＦｉｎ寸法、Ｇｅ組成を適切に設定することで、Ｆｉｎが完全にＧｅとなった段階で酸化を自己停止させることができると考えられる。このことは、平面で酸化濃縮を行ってＧＯＩを形成する場合と比べ、酸化プロセスマージンが拡大することを意味する。
【００３２】
また、Ｆｉｎのようなメサ構造で酸化濃縮を行ってＳＧＯＩ層を形成すると、基板全体で酸化濃縮を行う場合と比べて著しい欠陥密度の低減がなされる（T. Tezuka et al., “Dislocation-free relaxed SiGe-on-insulator mesa structures fabricated by high-temperature oxidation”, Journal of Applied Physics, vol94, p7553-7559, 2001.）。従って、本実施形態では基板全体でＧＯＩを作製した後Ｆｉｎを形成する場合と比べて著しい欠陥密度の低減が期待され、結果、リーク電流が低減されるものと考えられる。
【００３３】
次いで、酸化濃縮により形成された酸化膜２２を剥離した後、図４（ｄ）に示すようにゲート絶縁膜２３を形成し、続いてゲート電極２４の形成、エクステンションドーピング層２５の形成、ゲート側壁絶縁膜２６の形成、ソース・ドレイン電極２７の形成といった通常の微細ＭＩＳＦＥＴ作製プロセスを経ることで、マルチゲートＧｅ−ＭＩＳＦＥＴを作製する。ＧＡＡ−ＭＩＳＦＥＴを作製する場合は、ゲート絶縁膜形成前に下地埋め込み酸化膜（ＢＯＸ）層をくり抜き、チャネル全体をゲートで覆えば良い。
【００３４】
このように本実施形態によれば、Ｆｉｎの隣接する側面の成す角を全て９０度よりも大きくし、且つチャネル幅方向の断面に上下及び左右の対称性を持たせることにより、Ｆｉｎ角部の電界集中を緩和することができる。これにより、マルチゲートＭＩＳＦＥＴのゲート絶縁膜破壊を抑制することができ、且つチャネル幅断面に上下及び左右反転対称性があるＧＡＡ−ＭＩＳＦＥＴに適したＦｉｎ形状を実現することができる。
【００３５】
また、Ｇｅ−ＦｉｎをＳｉＧｅ層を含むＦｉｎを形成した後の酸化濃縮により形成することによって、基板全体でＧＯＩを作製する場合と比べ、著しく欠陥密度が低減され、リーク電流を減少させることができる。しかも、酸化濃縮前Ｆｉｎ中ＳｉＧｅ層のＧｅ濃度を低く抑えられるので、Ｓｉと同様なプロセスを用いてＦｉｎを作製することができる。さらに、半導体ヘテロ界面を導入せずにＦｉｎに歪みを印加することが可能となる。
【００３６】
その他、酸化自己停止機構を利用することができるので、酸化濃縮の酸化プロセスマージンが拡大する。これらに加え、エクステンション領域をＳｉまたはＳｉＧｅとした構造では、ｐＭＩＳＦＥＴにおいてソース端でのホットキャリア注入が実現されるので、駆動力向上が図られる。
【００３７】
なお、本実施形態では、埋め込み酸化膜（ＢＯＸ）上に形成されたＦｉｎに対し酸化濃縮を行うことを仮定したが、図７及び図８に示すように、チャネル下のＢＯＸ層を先にエッチングでくり抜いた後に酸化濃縮を行うこともできる。なお、図７は平面図、図８は図７のＢ−Ｂ’断面図である。図８中の破線に示すのが、酸化濃縮により形成されるＧｅ層２１である。
【００３８】
この場合、Ｇｅ層２１の底面側にもゲートを形成することができ、従ってＧＡＡ−ＭＩＳＦＥＴの作製が可能となる。また、ＳｉＧｅ層１３と絶縁膜１２との界面が完全に消滅するため、濃縮中に転位などの欠陥が導入される懸念は著しく低減される。従って、更なるリーク電流の低減が可能となる。
【００３９】
また、本実施形態ではチャネル上面もチャネルとして用いることを仮定したが、上下を除く側面のみをチャネルとして用いることもできる。例えば、図９（ａ）に示すように、Ｆｉｎ形成時のマスク材（例えばＳｉ窒化膜）１８をＦｉｎ上面に残して酸化濃縮を行う。その後、図９（ｂ）に示すように酸化濃縮により形成された酸化膜２２を剥離した後、ゲート絶縁膜２３を形成する。これにより、Ｇｅ層２１の上下を除く側面のみをチャネルとしたマルチゲートＭＩＳＦＥＴを実現することができる。
【００４０】
（第２の実施形態）
図１０及び図１１は、本発明の第２の実施形態に係わるマルチゲートＭＩＳＦＥＴの概略構成を説明するためのもので、図１０は平面図、図１１（ａ）は図１０のＡ−Ａ’断面図、図１１（ｂ）は図１０のＣ−Ｃ’断面図である。なお、図１乃至図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４１】
チャネル、ゲート絶縁膜、ゲート電極は第１の実施形態と同様である。本実施形態が第１の実施形態と異なる点は、チャネルとソース・ドレイン電極２７を繋ぐ高ドーピング濃度領域であるエクステンション領域、更にはソース・ドレイン電極にＳｉ又はＳｉＧｅがエピタキシャル成長された、いわゆるエレベート・エクステンション構造となっていることである。
【００４２】
即ち、ゲート電極２４及びゲート絶縁膜２３の側面に薄い膜厚の側壁絶縁膜３１が形成され、これらをマスクにして不純物をドープすることにより、チャネルの両側にＳｉ層３２とＳｉＧｅ層３３からなるエクステンション領域が形成されている。このエクステンション領域の上面位置はチャネルの上面位置よりも高くなっている。そして、エクステンション領域を挟んでソース・ドレイン電極２７が形成されている。このソース・ドレイン電極２７としては、ジャーマノシリサイド又はシリサイドを用いる。
【００４３】
第２の実施形態に係わるＭＩＳＦＥＴ構造の作製手順を示すため、図１２及び図１３に主要工程の概略図を示す。
【００４４】
元基板、Ｆｉｎ形状の形成、Ｆｉｎの酸化濃縮、ゲート絶縁膜形成、ゲート電極形成までは第１の実施形態と同様である。ゲート電極形成後、図１２（ａ）に示すように、通常の膜堆積と異方性エッチングによる側壁残しプロセスを用いて、ゲート側面に１〜２０ｎｍの側壁絶縁膜３１を形成する。この絶縁膜３１の材質としてはＳｉ窒化膜が望ましい。
【００４５】
その後、適宜イオン注入、活性化熱処理を行ってから、図１２（ｂ）に示すように、１〜５０ｎｍのＳｉ又はＳｉＧｅの選択エピタキシャル成長を行う。Ｓｉをエピタキシャル成長する場合も、エピタキシャル成長によるＳｉ層３２と下地Ｇｅの間で相互拡散が生じるため、エピタキシャル界面は数ｎｍ程度ＳｉＧｅ層３３となる。ＳｉとＧｅの相互拡散を促進させるため、エピタキシャル成長後に熱処理を施しても良い。
【００４６】
また、図１２（ａ）の工程で、図１３（ａ）に示すように、エクステンション領域をエッチングし、エクステンション領域面をチャネル面より窪ませても良い。その後、Ｓｉ又はＳｉＧｅの選択エピタキシャル成長を行うことにより、図１３（ｂ）に示すように、エレベート・エクステンション構造を実現することができる。
【００４７】
このようにエクステンション領域をＳｉＧｅ（Ｓｉ）、チャネルをＧｅとすることで、エクステンション／チャネル間の価電子帯にエネルギーギャップ（バンドオフセット）を生じさせることができる。具体的には、正孔にとってチャネルのＧｅの方がエネルギー的に低くなる。従って、ｐＭＩＳＦＥＴにおいては、ソース端でホットキャリアが注入されることになるため、エクステンション領域もＧｅである場合と比べ、キャリア注入速度が増大し、その結果として駆動力が増大する。このようなソース端バンドオフセットを利用したホットキャリア注入による駆動力増大効果は、文献（T. Mizuno et al., “High velocity electron injection MOSFETs for ballistic transistors using SiGe/strained-Si heterojunction source structures”, VLSI Technology 2004, Digest of Technical Papers, p202-203, 2004.））に記載されている。
【００４８】
また、バンドギャップはＧｅに比べてＳｉＧｅ（Ｓｉ）の方が大きいため、Ｇｅのような狭バンドギャップ材料で懸念されるドレイン端でのバンド間トンネルや真性キャリアによるリーク電流が低減される。なお、Ｓｉ選択エピタキシャル成長後、適宜再度イオン注入、活性化熱処理、ゲート側壁形成を行い、通常のソース／ドレイン形成プロセスを施すことにより、マルチゲートＧｅ−ＭＩＳＦＥＴを作製することとができる。
【００４９】
本実施形態も第１の実施形態と同様に、埋め込み酸化膜（ＢＯＸ）上に形成されたＦｉｎに対し酸化濃縮を行うことを仮定したが、前記図７及び図８に示すようにチャネル下ＢＯＸ層をエッチングでくり抜いた後に酸化濃縮を行うこともできる。また、チャネル上面もチャネルとして用いることを仮定したが、前記図９（ａ）（ｂ）に示すように、Ｆｉｎ形成時のマスク材をＦｉｎ上面に残し、側面のみをチャネルとして用いることもできる。
【００５０】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００５１】
実施形態ではゲート絶縁膜として酸化膜を用いた、所謂ＭＯＳ構造について説明したが、本発明はゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造に適用することも可能である。半導体層は必ずしもＧｅに限るものではなく、各種の半導体材料を用いることができる。さらに、半導体層を配置する方向は必ずしも＜１１０＞軸方向に限るものではない。半導体層を＜１１０＞軸方向に沿って配置すると酸化濃縮法により上下を除く側面を（１１１）面にすることができて有効であるが、これらの側面も必ずしも（１１１）面にする必要はない。要は隣接する側面の成す角度が９０度よりも大きくなればよい。また隣接する側面の成す角が若干の丸みを帯びたものであってもよい。
【００５２】
また、埋め込み絶縁膜の下地となる基板は必ずしも単結晶Ｓｉ基板に限るものではなく、各種の半導体基板を用いることが可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態に係わるマルチゲートＭＩＳＦＥＴの概略構成を示す平面図。
【図２】第１の実施形態に係わるマルチゲートＭＩＳＦＥＴの概略構成を示す鳥瞰図。
【図３】図１のＡ−Ａ’断面及びＢ−Ｂ’断面を示す図。
【図４】第１の実施形態に係わるマルチゲートＭＩＳＦＥＴの製造工程を示す断面図。
【図５】第１の実施形態に用いる元基板の他の例を説明するためのもので、Ｓｉ／Ｇｅ／Ｓｉ層の積層構造を示す断面図。
【図６】図４（ｂ）に対応する平面図であり、ＳｉＧｅ層を島状に加工した状態を示す平面図。
【図７】第１の実施形態の変形例を説明するためのもので、ＳｉＧｅ層チャネル下ＢＯＸ層を除去した例を示す平面図。
【図８】図７のＢ−Ｂ’断面を示す図。
【図９】第１の実施形態のマルチゲートＭＩＳＦＥＴの他の製造工程を示す断面図。
【図１０】第２の実施形態に係わるマルチゲートＭＩＳＦＥＴの概略構成を示す平面図。
【図１１】図１０のＡ−Ａ’断面及びＣ−Ｃ’断面を示す図。
【図１２】第２の実施形態に係わるマルチゲートＭＩＳＦＥＴの製造工程を示す断面図。
【図１３】第２の実施形態の製造工程の他の例を示す断面図。
【符号の説明】
【００５４】
１１…Ｓｉ基板
１２…Ｓｉ酸化膜（埋め込み絶縁膜）
１３…ＳｉＧｅ層
１５…Ｓｉ層
１６…Ｇｅ層
１７…Ｓｉ層
１８…Ｓｉ窒化膜（マスク材）
２１…Ｇｅ層（半導体層）
２２…Ｓｉ酸化膜（酸化濃縮絶縁膜）
２３…ゲート絶縁膜
２４…ゲート電極
２５…エクステンション領域
２６…ゲート側壁絶縁膜
２７…ソース・ドレイン電極
３１…ゲート側壁絶縁膜
３２…選択成長Ｓｉ層
３３…選択成長ＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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