(57)【特許請求の範囲】
【請求項１】
第１導電型トランジスタが形成されたトランジスタ形成領域と、
・    第１幅をもって前記トランジスタ形成領域を取り囲む第２導電型の第１不純物拡散層であって、第１基準電位線に接続された第１ガードリングと、
第２幅をもって前記第１ガードリングを取り囲む第１導電型の第２不純物拡散層である第２ガードリングと、
前記第１導電型トランジスタのドレイン領域と対向する側にはシリサイドが形成されないようにして前記第２ガードリングの表面に形成されたシリサイド領域であって、前記第１基準電位よりも高電位の第２基準電位線に接続されたシリサイド領域と、
を備えた半導体装置。
【請求項２】
前記第２ガードリングにおいて前記第１導電型トランジスタのドレイン領域と対向する端を基準として、前記第２ガードリングの表面にシリサイドが形成されない領域が前記トランジスタ形成領域を取り囲む所定の第３幅のリング形状であることを特徴とする
請求項１記載の半導体装置。
【請求項３】
前記第２ガードリングにおいて前記第１導電型トランジスタのドレイン領域と近接した範囲には、シリサイドが前記第２幅全体に形成されないことを特徴とする
請求項１記載の半導体装置。
【請求項４】
前記第２ガードリングにおいて前記第１導電型トランジスタのドレイン領域と近接した範囲には、金属配線とのコンタクトが形成されないことを特徴とする
請求項１または３記載の半導体装置。
【請求項５】
前記シリサイド領域は、互いに離間して形成された複数のサブ領域を含み、各サブ領域は金属配線に接続されることを特徴とする
請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における静電気破壊防止技術に関する。
【背景技術】
【０００２】
一般に、半導体装置には、入力端子（または出力端子）を通して外部から入力される静電気（ＥＳＤ；electrostatic discharge）サージによって破壊されないように、ＥＳＤ保護回路が搭載される。このＥＳＤ保護回路が搭載された半導体装置の一例を図１に示す。
【０００３】
図１は、ＥＳＤ保護回路が搭載された従来の半導体装置（入出力回路）の回路図である。図１に示す半導体装置は、ゲート制御信号を受けるＣＭＯＳ出力回路６００（出力トランジスタＱ１０，Ｑ２０、電流制限抵抗Ｒ１、インバータＩＮＶ１）と、寄生バイポーラによるスナップバック動作を利用した保護トランジスタ（Ｑ３０，Ｑ４０，Ｑ５０）とを有する。
【０００４】
この半導体装置において、入力端子ＩＮに負極のＥＳＤサージが印加されると、図中に矢印で示した経路ＣＰ１（電源端子ＶＤＤ→トランジスタＱ５０→接地端子ＧＮＤ→トランジスタＱ３０→入力端子ＩＮ）を流れる電流によって、ＥＳＤサージが吸収されてＣＭＯＳ出力回路６００が保護される。保護トランジスタは、たとえばＨＢＭ(Human Body Model)によって規定されるサージ電圧（２ｋＶ等）に耐えられるように設計されている。
【０００５】
ところで、一般に、図１に例示したような半導体装置では、ＣＭＯＳの構造上、寄生サイリスタ（ＰＮＰＮ構造）が導通し、電源端子ＶＤＤと接地端子ＧＮＤ（またはＶＳＳレベル）との間に過大電流が流れるラッチアップが生ずる可能性がある。このラッチアップが生ずると最悪の場合には素子を破壊することもある。したがって、従来、このラッチアップを生じさせない方策として、保護対象のトランジスタ領域の周囲にガードリングを設けることが知られている。
【０００６】
ガードリングとして、保護対象のトランジスタ領域を取り囲む第１ガードリングと、この第１ガードリングを取り囲む外側の第２ガードリングとからなる二重ガードリングを設けるのが一般的である。第１ガードリングは電位固定層として機能し、保護対象のトランジスタと反対の導電型の不純物拡散層によって形成される。第２ガードリングはラッチアップ保護層として機能し、保護対象のトランジスタと同一の導電型の不純物拡散層によって形成される。ラッチアップ保護のためには、導電型の異なるトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）ごとに、それぞれ二重ガードリングを設ける。たとえば、図１に示した半導体装置では、ＮＭＯＳトランジスタＱ１０，Ｑ３０に対して二重ガードリングを設け、ＰＭＯＳトランジスタＱ２０，Ｑ４０に対して二重ガードリングを設ける。
【０００７】
以下、ガードリングによってラッチアップ保護が行われる、従来の半導体装置の構造について図２および図３を参照して説明する。図２は、一例としてＮＭＯＳトランジスタに対して二重ガードリングを設けた半導体装置の平面図である。図３は、図２に示した半導体装置のＸ−Ｘ’による断面図である。
【０００８】
図２において、保護対象のＮＭＯＳトランジスタは、ゲート領域３０、ドレイン領域４０、ソース領域５０を含むトランジスタ形成領域２０を有している。このトランジスタ形成領域２０を、Ｐ型不純物拡散層からなる第１（内側）ガードリング６１０が取り囲み、その第１ガードリング６１０を、Ｎ型不純物拡散層からなる第２（外側）ガードリング７１０が取り囲んでいる。
【０００９】
図３において、従来の半導体装置では、たとえばＰ型シリコンからなるＰ型基板９００の表面に、選択的にＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域８１０，８２０，８３０が形成され、これによりＰ型基板９００の表面を複数の領域に分離している。ＳＴＩ領域８２０とＳＴＩ領域８３０の間にはＮウェル７００が形成されている。
【００１０】
図３においてＳＴＩ領域８１０の右側には、ドレイン領域４０となるＮ型の不純物拡散層４０が形成されている。ＳＴＩ領域８１０とＳＴＩ領域８２０の間には、第１ガードリング６１０（Ｐ型の不純物拡散層）が形成されている。ＳＴＩ領域８２０とＳＴＩ領域８３０の間において、Ｎウェル領域７００には第２ガードリング７１０（Ｎ型の不純物拡散層）が形成されている。
【００１１】
近年、トランジスタのソースおよびドレインの不純物拡散層上にメタルシリサイド（シリコンと金属との化合物。以下、適宜シリサイドと略記する。）の層を形成したトランジスタ構造が急速に普及している。メタルシリサイドとしては、チタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）などが使用される。このメタルシリサイドは不純物拡散層に比べて１０倍以上も低抵抗であるため、シリサイド層をソース領域およびドレイン領域に形成するとソースおよびドレインの寄生抵抗を低減でき、トランジスタの電流駆動能力を向上させることができる。
【００１２】
かかるシリサイドは、半導体装置の製造工程において、ソースおよびドレインだけでなく、ガードリング上にも形成されることになる。たとえば、下記特許文献１は、ガードリングである不純物拡散層上の全域にシリサイド層が形成されたトランジスタ構造を開示している。このようにシリサイド層を形成することで、ガードリングに対してオーミックコンタクトが得られる。
【００１３】
図３に示す半導体装置では、ドレイン領域であるＮ型不純物拡散層４０の表面にシリサイド層４２が形成され、第１ガードリング６１０の表面にシリサイド層６２０が形成され、第２ガードリング７１０の表面にシリサイド層７２０が形成されている。シリサイド領域４２（ドレイン）は入力端子ＩＮに接続される。シリサイド領域６２０は接地端子ＧＮＤに接続される。シリサイド領域７２０は電源端子ＶＤＤに接続される。
【００１４】
図３に示す半導体装置では、特許文献１に開示されているものと同様に、第２ガードリング７１０上の全領域にシリサイド層７２０が形成されている。
【００１５】
図４は、従来の半導体装置のラッチアップ保護動作を説明するための図である。
【００１６】
図４に示すように、保護対象のＮＭＯＳトランジスタのドレイン領域４０、第１ガードリング６１０、第２ガードリング７１０は、それぞれエミッタ、ベース、コレクタとなるような寄生バイポーラトランジスタＱ５０を構成する。
【００１７】
ラッチアップによって発生する、電源端子ＶＤＤおよび接地端子ＧＮＤを基準とした負極のトリガ電流は、電流経路ＣＰ２に示すベース電流、および、電流経路ＣＰ３に示すコレクタ電流として流れる。これにより、ラッチアップによるトリガ電流は、別のガードリングによって取り囲まれたＰＭＯＳトランジスタ領域（図示しない）に流れ込まないので、寄生サイリスタがオンすることがなくラッチアップから保護される。
【特許文献１】米国特許６，６２４，４８７号
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、従来の半導体装置のように、保護対象のトランジスタを取り囲む第２（外側）ガードリングの表面の全域にシリサイド層を形成して、図１に示したトランジスタを製造すると、入力端子ＩＮに印加されるＥＳＤサージによって、第２ガードリング付近のＰＮ接合が破壊される場合がある。
【００１９】
たとえば入力端子ＩＮに印加される負極のＥＳＤサージは、図１に電流経路ＣＰ１を示したように、耐圧の高いトランジスタＱ３０，Ｑ５０を経由して電源端子ＶＤＤまで流れることが理想的であるが、第２ガードリング上の全領域にシリサイドが形成されると、サージ電流は図１に示した経路ＣＰ１を流れにくくなる。これは、特に図１に示したように本来意図したサージ電流の経路ＣＰ１の中に複数の保護トランジスタ（Ｑ３０，Ｑ５０）が設けられると、この経路ＣＰ１の抵抗値が高くなるため、電源端子ＶＤＤから、低抵抗のシリサイドを含む寄生バイポーラトランジスタＱ５０のコレクタに向けて、サージ電流が相対的に流れ込みやすくなるためである。すなわち、サージ電流は、電源端子ＶＤＤから、シリサイド層７２０→第２ガードリング７１０→Ｐ型基板９００→Ｎ型不純物拡散領域４０（ドレイン）による経路を流れることになる。これにより、寄生バイポーラトランジスタＱ５０において発熱量が大きいコレクタ側、すなわち、第２ガードリング７１０（Ｎ型）とＰ型基板９００とで形成されるＰＮ接合が破壊されるのである。
【００２０】
図５は、第２ガードリングとＰ型基板９００とで形成されるＰＮ接合が破壊される状態を示す模式図であって、（ａ）は図２におけるＹ−Ｙ’による断面、（ｂ）は第２ガードリング７１０と入力端子ＩＮ間の電気的接続関係を示す。図５において、サージ電流により局所的に寄生バイポーラトランジスタＱ５０がオンすると、シリサイドが低抵抗であるがゆえに、電源端子ＶＤＤからのサージ電流が局所的に経路ＣＰ４によって流れ込む結果、局所的にサージ電流が集中しやすくなる。特に寄生バイポーラトランジスタＱ５０のコレクタ近辺に電流が集中してＰＮ接合が破壊される。たとえば図４における第２ガードリング７１０とＮウェル７００との界面部、Ｎウェル７００とＰ型基板９００との界面部が破壊されることになる。
【００２１】
したがって、本発明の目的は、ラッチアップ防止用のガードリングにシリサイドを形成しつつ、ＥＳＤサージによってそのガードリングが破壊されないようにした半導体装置を提供することにある。
【課題を解決するための手段】
【００２２】
上記課題を克服するために、本発明に係る半導体装置は、トランジスタ形成領域と、第１ガードリングと、第２ガードリングと、シリサイド領域とを備える。
【００２３】
トランジスタ形成領域は、第１導電型トランジスタが形成される。第１ガードリングは、第１幅をもって前記トランジスタ形成領域を取り囲む第２導電型の第１不純物拡散層であって、第１基準電位に接続される。第２ガードリングは、第２幅をもって前記第１ガードリングを取り囲む第１導電型の第２不純物拡散層である。シリサイド領域は、第１導電型トランジスタのドレイン領域と対向する側にはシリサイドが形成されないようにして前記第２ガードリングの表面に形成され、前記第１基準電位よりも高電位の第２基準電位に接続される。
【００２４】
本発明に係る半導体装置では、第２ガードリング（第１導電型の第２不純物拡散層）をコレクタ、第１ガードリング（第２導電型の第１不純物拡散層）をベース、第１導電型トランジスタのドレインをエミッタとする寄生バイポーラトランジスタが形成される。シリサイド領域は、第２ガードリングの表面において、第１導電型トランジスタのドレイン領域と対向する側には低抵抗のシリサイドが形成されないようにして形成されているため、実質的にコレクタにおける寄生抵抗が高い。それゆえ、入力端子または出力端子を通して外部からＥＳＤサージが印加され、寄生バイポーラトランジスタがオンしたときに、そのコレクタにサージ電流が流れにくく、第２ガードリングにおける局所的なサージ電流の集中が回避される。
【発明の効果】
【００２５】
本発明の半導体装置によれば、第２ガードリングの表面にシリサイドを形成して良好なオーミックコンタクトを得ると同時に、その第２ガードリングのラッチアップ保護機能を損なうことなく、ＥＳＤサージが印加されたときに第２ガードリングが破壊されないようになる。
【発明を実施するための最良の形態】
【００２６】
＜第１の実施形態＞
以下、本発明の半導体装置の第１の実施形態について、図６〜９を参照して説明する。
【００２７】
先ず、実施形態に係る半導体装置の好適な実装例について説明する。
【００２８】
図６は、ＥＳＤ保護回路が搭載された半導体装置１０（入出力回路）の回路図である。図６に示す半導体装置１０は、ゲート制御信号を受けるＣＭＯＳ出力回路６（出力トランジスタＱ１，Ｑ２、電流制限抵抗Ｒ１、インバータＩＮＶ１）と、寄生バイポーラによるスナップバック動作を利用した保護トランジスタ（Ｑ３，Ｑ４，Ｑ５）とを有する。
【００２９】
ＮＭＯＳトランジスタＱ５は、電源端子ＶＤＤ（第２基準電位）と接地端子ＧＮＤ（第１基準電位）間に設けられる。ＮＭＯＳトランジスタＱ３は入力端子ＩＮと接地端子ＧＮＤ間に設けられ、ＰＭＯＳトランジスタＱ４は入力端子ＩＮと電源端子ＶＤＤ間に設けられる。
【００３０】
図６において模式的に示したように、ＮＭＯＳトランジスタ（Ｑ１，Ｑ３）が形成される領域は、二重ガードリングＧＲ７に取り囲まれ、ＰＭＯＳトランジスタ（Ｑ２，Ｑ４）が形成される領域は、二重ガードリングＧＲ８に取り囲まれる。
【００３１】
二重ガードリングＧＲ７，ＧＲ８において、第１ガードリングは電位固定層として機能し、保護対象のトランジスタと反対の導電型の不純物拡散層によって形成される。第２ガードリングはラッチアップ保護層として機能し、保護対象のトランジスタと同一の導電型の不純物拡散層によって形成される。ラッチアップ保護のためには、図６に示すように、導電型の異なるトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）ごとに、それぞれ二重ガードリングを設けることが必要である。
【００３２】
この二重ガードリングの構造については後述する。
【００３３】
この半導体装置１０において、入力端子ＩＮに負極のＥＳＤサージが印加されると、図中に矢印で示した経路ＣＰ１（電源端子ＶＤＤ→ＮＭＯＳトランジスタＱ５→接地端子ＧＮＤ→ＮＭＯＳトランジスタＱ３→入力端子ＩＮ）を流れる電流によって、ＥＳＤサージが吸収されてＣＭＯＳ出力回路６が保護される。保護トランジスタは、たとえばＨＢＭ(Human Body Model)によって規定されるサージ電圧（２ｋＶ等）に耐えられるように設計されている。
【００３４】
次に、半導体装置１０において、ＮＭＯＳトランジスタ（Ｑ１，Ｑ３）、および、そのＮＭＯＳトランジスタの二重ガードリングＧＲ７の構造ついて、図７および図８を参照して説明する。なお、ＰＭＯＳトランジスタ（Ｑ２，Ｑ４）、および、そのＰＭＯＳトランジスタを取り囲む二重ガードリングＧＲ８の構造は、以下に説明するＮＭＯＳトランジスタの場合と比較して、導電型が反対になる点のみ異なる。
【００３５】
図７は、第１の実施形態に係る半導体装置１０の平面図である。図８は、図７に示した半導体装置１０のＡ−Ａ’による断面図である。
【００３６】
図７において、ＮＭＯＳトランジスタは、ゲート領域３０、ドレイン領域４０、ソース領域５０を含むトランジスタ形成領域２０を有している。図７に示すように、このトランジスタ形成領域２０では、ドレイン領域４０およびソース領域５０が交互に且つ相互に離隔して形成されている。図７において、ドレイン領域４０およびソース領域５０の形状は矩形であり、その長手方向は相互に同一である。ドレイン領域４０およびソース領域５０との間の領域はチャネル領域（図示せず）となっており、チャネル領域の直上にゲート領域３０が設けられている。そして、１つのドレイン領域４０、これに接するチャネル領域、このチャネル領域に接するソース領域５０により、ＮＭＯＳトランジスタ構造が形成されている。ドレイン領域４０およびソース領域５０上には、それぞれ複数のコンタクトが配置されており、ドレイン領域４０およびソース領域５０を上層に設けられた金属配線に接続している。
【００３７】
なお、図７に示すトランジスタ形成領域には、２つのＮＭＯＳトランジスタＱ１，Ｑ３のみのための領域ではなく、複数のＮＭＯＳトランジスタを保護するための一般的な構造として示してある。したがって、図６に示した特定の回路構成におけるＮＭＯＳトランジスタだけでなく、半導体装置において、ドレインが入力端子ＩＮに接続されたすべてのＮＭＯＳトランジスタをガードリング内に形成することは、当業者であれば容易に想到し得る。
【００３８】
半導体装置１０は、トランジスタ形成領域２０を、高濃度のＰ型不純物拡散層からなる幅Ｗ１（第１幅）の第１ガードリング６１が取り囲み、その第１ガードリング６１を、高濃度のＮ型不純物拡散層からなる幅Ｗ２（第２幅）の第２ガードリング７１が取り囲んでいる。図７の平面図には、第１ガードリング６１の上部に形成されているシリサイド層６２と、ガードリング７１の一部と、ガードリング７１の上部に形成されているシリサイド層７２とが示されている。なお、幅Ｗ１および幅Ｗ２は、各ガードリングの周方向にそれぞれ一定の値でなくとも構わない。
【００３９】
シリサイド層６２およびシリサイド層７２上には、それぞれ複数のコンタクトが配置されており、シリサイド層６２およびシリサイド層７２を上層に設けられた金属配線に接続している。
【００４０】
図８は、図７に示した半導体装置１０のＡ−Ａ’による断面図を示す。
【００４１】
図８において、Ｐ型シリコンからなるＰ型基板９０の表面に、選択的にＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域８１〜８３が形成され、これによりＰ型基板９０の表面を複数の領域に分離している。ＳＴＩ領域８２とＳＴＩ領域８３の間にはＮウェル７０が形成されている。
【００４２】
図８においてＳＴＩ領域８１の右側には、ドレイン領域４０となるＮ型不純物拡散層４１が形成されている。ＳＴＩ領域８１とＳＴＩ領域８２の間には、第１ガードリング６１（Ｐ型不純物拡散層）が形成されている。ＳＴＩ領域８２とＳＴＩ領域８３の間において、Ｎウェル領域７０には第２ガードリング７１（Ｎ型不純物拡散層）が形成されている。
【００４３】
ドレイン領域であるＮ型不純物拡散層４１の表面にはシリサイド層４２が形成されている。第１ガードリング６１の表面にはシリサイド層６２が形成されている。第２ガードリング７１の表面にシリサイド層７２が形成されている。
【００４４】
かかるシリサイド層の形成方法として、シリサイド層を自己整合的に形成する公知のサリサイド技術を利用することができる。
【００４５】
たとえば、コバルトシリサイドを不純物拡散層上に形成するには、以下の形成工程によって行われる。先ず、不純物拡散層が形成されたシリコン基板表面にコバルト膜をスッパタリングによって成膜する。そして、たとえば４５０〜６５０℃の温度でＲＴＡ（急速熱アニーリング：Rapid Thermal Annealing ）処理を行う。これにより、不純物拡散層の表面と、この表面と接触しているＣｏ膜の部分とが反応してＣｏＳｉ２層が不純物拡散層上に形成される。
【００４６】
本実施形態に係る半導体装置１０では、後述するように、シリサイド層を不純物拡散層上の所望の位置に形成させるため、シリサイド膜を形成する前に、不純物拡散層を窒化膜（または酸化膜）でマスクした後に行う。
【００４７】
シリサイド層４２の表面にはコンタクト４３が形成され、コンタクト４３は金属配線４４と接続されている。シリサイド層６２の表面にはコンタクト６３が形成され、コンタクト６３は金属配線６４と接続されている。シリサイド層７２の表面にはコンタクト７３が形成され、コンタクト７３は金属配線７４と接続されている。
【００４８】
各金属配線（４４，６４，７４）を介して、ドレインとなるＮ型不純物拡散層４１は入力端子ＩＮに接続され、第１ガードリング６１は接地端子ＧＮＤ（第１基準電位）に接続され、第２ガードリング７１は電源端子ＶＤＤ（第２基準電位）に接続される。
【００４９】
本実施形態の半導体装置１０においては、図７および図８に示すように、第２ガードリング７１の表面上の全域にはシリサイドを形成せず、第２ガードリング７１の表面においてトランジスタ形成領域２０と対向する側（図８においてＮ型不純物拡散層４１側）にはシリサイドを形成しない。理解の容易のため、第２ガードリング７１とＳＴＩ領域８２との接合界面ＢＤ（図８参照）を図７の平面図上に示したように、トランジスタ形成領域２０と対向する側には、第２ガードリング７１の周方向の全領域において幅Ｗ３（所定の第３幅）だけシリサイドを形成しない構造とした。
【００５０】
次に、実施形態に係る半導体装置１０の動作について説明する。
【００５１】
図８に示したように、ドレイン（Ｎ型不純物拡散層４１）、第１ガードリング６１（Ｐ型不純物拡散層）、第２ガードリング７１（Ｎ型不純物拡散層）は、それぞれエミッタ、ベース、コレクタとなるような寄生ＮＰＮバイポーラトランジスタＱ１０を形成する。したがって、図６に例示した半導体装置において、入力端子ＩＮに負極のＥＳＤサージが印加されたときには、この寄生ＮＰＮバイポーラトランジスタＱ１０がオンすることになる。
【００５２】
寄生ＮＰＮバイポーラトランジスタＱ１０がオンしたときには、過大なＥＳＤサージ電流がシリサイド層７２→第２ガードリング７１→Ｎウェル７０→Ｐ型基板９０→ドレイン（Ｎ型不純物拡散層４１）の経路を流れる。一般には、発熱量が高いコレクタのＰＮ接合がサージ電流によって最も破壊されやすい部位となる。
【００５３】
シリサイドは、第２ガードリング７１となるＮ型不純物拡散層よりも１０倍以上低抵抗であるため、過大なＥＳＤサージ電流を生じさせやすいが、本実施形態の半導体装置１０では、第２ガードリング７１の表面においてトランジスタ形成領域２０と対向する側には全域でシリサイドを形成しないようにしたので、寄生バイポーラトランジスタＱ１０のコレクタのＰＮ接合にＥＳＤサージ電流が局所的に集中しにくい。
【００５４】
すなわち、トランジスタ形成領域２０と対向する側には全域で低抵抗のシリサイドを形成しないようにしたため、ＥＳＤサージ電流によって寄生バイポーラトランジスタＱ１０がオンしたときに、その寄生バイポーラトランジスタＱ１０のコレクタ抵抗が実質的に増加し、サージ電流が流れにくくなる。したがって、ＥＳＤサージ電流が局所的に集中しにくい。
【００５５】
また、電源端子ＶＤＤからのサージ電流が寄生バイポーラトランジスタＱ１０のコレクタを流れにくくなることで、そのサージ電流が本来意図した電流経路ＣＰ１（図６参照）を流れやすくなる。
【００５６】
以上説明したように、実施形態に係る半導体装置１０は、ＥＳＤサージ電流を局所的に集中しないようにシリサイド層７２を形成したので、ドレインが入力端子ＩＮに接続されたＮＭＯＳトランジスタ（図６ではＮＭＯＳトランジスタＱ１，Ｑ３）の第２ガードリングがＥＳＤサージから保護され、ラッチアップ保護という本来の機能が損なわれない。
【００５７】
また、実施形態に係る半導体装置１０では、図７に見られるように、第２ガードリング７１の表面の一部にサリサイドを形成しないとしても、コンタクトを設けた位置にシリサイドが確保されているので、第２ガードリング７１とコンタクト７３間のオーミックコンタクトがとられている。一般に外側の第２ガードリングはラッチアップによるトリガ電流を効率良く吸収するために幅広にて形成する場合が多いため、コンタクトを設けた位置にシリサイドを確保したまま第２ガードリング上におけるシリサイド領域の幅を狭めることは、周囲のレイアウト設計に大きな影響を与えることなく行うことができる。
【００５８】
実施形態に係る半導体装置１０のシリサイド領域は、第２ガードリング上においてシリサイドを形成しない部位をマスクするのみで形成でき、製造工程における変更はない。
【００５９】
なお、半導体装置１０は、図７に示したように、トランジスタ形成領域２０と対向する側には、第２ガードリング７１の周方向の全領域において幅Ｗ３（所定の第３幅）だけシリサイドを形成しない構造としたが、この構造に限られない。すなわち、トランジスタ形成領域２０と対向する側にシリサイドを形成しないようにすればよく、シリサイドを形成しない領域の幅は一定でなくとも構わない。たとえば、図９に例示するように、第２ガードリング７１の表面において、トランジスタ形成領域２０のドレイン領域に対向する部位とソース領域に対向する部位とで非シリサイド領域の幅を変えることもできる。かかる場合、図９に示すように、ドレイン領域に対向する部位における非シリサイド領域の幅を大きくとることが好ましい。
【００６０】
また、ＥＳＤサージ電流（寄生バイポーラトランジスタのコレクタ電流）は、第２ガードリング７１からドレイン領域４０に流れるため、第２ガードリング７１の周方向において、少なくともドレイン領域４０に対向する範囲にのみシリサイドを形成しないようにすれば、ＥＳＤサージ電流が局所的に集中することを防止することができる。
【００６１】
また、図１０は、ラッチアップ保護対象のトランジスタのドレインが入力端子ＩＮに接続される入出力回路であるが、ラッチアップ保護対象のトランジスタのドレインが出力端子に接続される回路構成の入出力回路についても、本実施形態の構造を適用することができる。
＜第２の実施形態＞
以下、本発明の半導体装置の第２の実施形態について、図１０〜１２を参照して説明する。なお、第１の実施形態に係る半導体装置と同一の部位については、同一の符号を付して重複説明を省略する。
【００６２】
すでに説明したように、第１の実施形態に係る半導体装置１０では、トランジスタ形成領域２０と対向する側にはシリサイドを形成しないことで、従来技術と比較するとサージ電流の局所的に集中することが生じにくくなっているが、本実施形態に係る半導体装置１１は、このサージ電流の局所的な集中をより確実に防止することを目的とした構造としている。
【００６３】
先ず、本実施形態に係る半導体装置１１の構造について説明する。
【００６４】
図１０は、第２の実施形態に係る半導体装置１１の平面図である。図１１は、図１０に示した半導体装置１１のＢ−Ｂ’による断面図である。
【００６５】
図１０に示すように、本実施形態の半導体装置１１において、第２ガードリング７１の表面上の全域にはシリサイドを形成せず、第２ガードリング７１の表面においてトランジスタ形成領域２０と対向する側（図１１においてＮ型不純物拡散層４１側）には、幅Ｗ３（所定の第３幅）だけシリサイドを形成しない点は、第１の実施形態に係る半導体装置１０と同様である。
【００６６】
本実施形態に係る半導体装置１１では、前述した半導体装置１０の構造に加えて、第２ガードリング７１の周方向においてドレイン領域４０と近接した範囲７１ａに対して、第２ガードリング７１の幅Ｗ２（第２幅）全体にわたってシリサイドを形成しないようにする。また、好ましくは、図１１に示すように、さらに、第２ガードリング７１の表面の範囲７１ａには上位にある金属配線７４とのコンタクトを形成しないようにする。
【００６７】
図１１において、ドレイン（Ｎ型不純物拡散層４１）、第１ガードリング６１（Ｐ型不純物拡散層）、第２ガードリング７１（Ｎ型不純物拡散層）は、それぞれエミッタ、ベース、コレクタとなるような寄生ＮＰＮバイポーラトランジスタを形成する点は、第１の実施形態に係る半導体装置１０と同様である。
【００６８】
すでに説明したように、第１の実施形態に係る半導体装置１０では、寄生ＮＰＮバイポーラトランジスタがオンしたときに、過大なＥＳＤサージ電流がシリサイド層７２→第２ガードリング７１→Ｎウェル７０→Ｐ型基板９０→ドレイン（Ｎ型不純物拡散層４１）の経路を流れる。このサージ電流は、図１０の平面図上で見て、第２ガードリング７１（Ｎ型不純物拡散層）の周方向と直交する方向に流れるが、その周方向の位置と関係なく均等に流れるわけではない。すなわち、平面図上で見て寄生バイポーラトランジスタのベース幅が狭くなる範囲、すなわち、ドレイン領域４０と近接した範囲は、前述した第１の実施形態に係る半導体装置１０において、寄生バイポーラトランジスタの電流増幅率が高くなって、サージ電流が局所的に集中しやすくなる部位となる。
【００６９】
かかる観点に鑑み、第２の実施形態に係る半導体装置１１では、図１０に示すように、ドレイン領域４０と近接した範囲７１ａに対し、第２ガードリング７１の幅全体にわたってシリサイドを形成しないように構成したので、サージ電流が局所的に集中することを確実に防止することができる。そのシリサイドを形成しない領域にコンタクトを配置しないようにすれば、上記サージ電流経路が遮断され、好ましい。
【００７０】
また、この半導体装置１１の構造によって、電源端子ＶＤＤからのサージ電流が寄生バイポーラトランジスタＱ１０のコレクタを流れにくくなることで、そのサージ電流が本来意図した電流経路ＣＰ１（図６参照）を流れやすくなる。
【００７１】
なお、図１０に見られるように、シリサイドを形成しない範囲７１ａが第２ガードリング７１の表面の全領域の中に占める割合は小さく、かつ、Ｎ型不純物拡散層は損なわれていないので、本構造によるラッチアップ保護機能への影響はほとんどない。
【００７２】
以上説明したように、本実施形態に係る半導体装置では、第２ガードリング７１（第２不純物拡散層）の周方向においてＮＭＯＳトランジスタ（第１導電型トランジスタ）のドレイン領域と近接した範囲には、シリサイドが第２ガードリング７１の幅（第２幅）全体に形成されないようにしたため、ＮＭＯＳトランジスタの第２ガードリング７１がＥＳＤサージから保護され、このガードリングによるラッチアップ保護機能が確保される。
【００７３】
なお、図１０に示した半導体装置１１の構造では、ゲート領域３０におけるゲート電極と反対側の範囲７１ａにシリサイドを形成しないようにしてシリサイド層７２を形成したが、この構造に限られない。図１２に示すように、ゲート電極の向きに関係なく、シリサイドが形成されない範囲７１ａを設けることもできる。
＜第３の実施形態＞
以下、本発明の半導体装置の第３の実施形態について、図１３〜１６を参照して説明する。なお、第１の実施形態に係る半導体装置と同一の部位については、同一の符号を付して重複説明を省略する。
【００７４】
すでに説明したように、第１の実施形態に係る半導体装置１０では、トランジスタ形成領域２０と対向する側にはシリサイドを形成しないことで、従来技術と比較するとサージ電流の局所的に集中することが生じにくくなっているが、本実施形態に係る半導体装置１２は、このサージ電流の局所的に集中することをより確実に防止することを目的とした構造となっている。
【００７５】
先ず、本実施形態に係る半導体装置１２の構造について説明する。
【００７６】
図１３は、第３の実施形態に係る半導体装置１２の平面図である。図１４は、図１３に示した半導体装置１２のＣ−Ｃ’による断面図である。
【００７７】
図１３に示すように、本実施形態の半導体装置１１においては、第２ガードリング７１の表面上に、各々が直上にコンタクトが設けられているサブ領域７５１（小さく分割されたシリサイド領域）を複数有するシリサイド領域７５が形成される。複数のサブ領域７５１は、それぞれ互いに離間して形成されている。これにより、各サブ領域７５１は、電気的には、Ｎ型不純物拡散層を介して高抵抗で接続された状態となっている。
【００７８】
なお、図１４では、シリサイド領域７５は、第２ガードリング７１の表面において、ＳＴＩ領域８２側とＳＴＩ領域８３側との双方でシリサイドを形成しない構造となっているが、この構造に限られない。サージ電流によって破壊されやすい部位ではないＳＴＩ領域８３側では、各サブ領域７５１が互いに離間して形成された状態を保ちながら、接合界面ＢＤ２が示す位置（第２ガードリング７１とＳＴＩ領域８３との接合界面）までシリサイドを形成するようにしてもよい。
【００７９】
次に、本実施形態に係る半導体装置１２の動作について、図１５を参照して説明する。
【００８０】
図１５は、半導体装置１２の動作を説明するための図であって、（ａ）は図１３におけるＤ−Ｄ’による断面、（ｂ）は第２ガードリング７１と入力端子ＩＮ間の電気的接続関係を示す。（ｂ）に示すトランジスタＱ７９は、ドレイン（Ｎ型不純物拡散層４１）、第１ガードリング６１（Ｐ型不純物拡散層）、第２ガードリング７１（Ｎ型不純物拡散層）がそれぞれエミッタ、ベース、コレクタとなる寄生ＮＰＮバイポーラトランジスタである。
【００８１】
ここで、半導体装置１２の構造では、複数のサブ領域７５１がそれぞれ高抵抗で接続されているので、図１５に示すように、寄生パイポーラトランジスタＱ７９は、複数のサブ領域７５１の各々にコレクタが接続された複数の寄生トランジスタからなるものとして捉えることができる。図１５において、たとえば、サブ領域７５１ａは寄生トランジスタＱ７９ａのコレクタに接続され、サブ領域７５１ｂは寄生トランジスタＱ７９ｂのコレクタに接続され、サブ領域７５１ｃは寄生トランジスタＱ７９ｃのコレクタに接続されていると考えることができる。
【００８２】
そして、入力端子ＩＮに対する負極のＥＳＤサージの印加に応じて、複数の寄生トランジスタ（Ｑ７９ａ，Ｑ７９ｂ，Ｑ７９ｃ，…）の中で動作閾値が低くバイポーラ動作に入りやすい寄生トランジスタとして、たとえば寄生トランジスタＱ７９ｂがオンすると、その寄生トランジスタＱ７９ｂのコレクタ電位がエミッタ電位に引き付けられて低電位となる、すなわち、サブ領域７５１ｂが低電位となる。そうすると、サブ領域７５１ｂの周辺から、低電位となったサブ領域７５１ｂに向けて、サージ電流が集中して流れ込む状況になる。
【００８３】
本実施形態に係る半導体装置１２では、隣接するサブ領域７５１が高抵抗で接続されているため、周辺からサブ領域７５１ｂに向けて流れ込むサージ電流の経路は、図１５における電流経路ＣＰ６ではなく、電流経路ＣＰ５となる。すなわち、周辺からサブ領域７５１ｂに向けて流れ込むサージ電流は、コンタクト７３、金属配線７４を経由してサブ領域７５１ｂへ流れ込む。したがって、サブ領域７５１ｂの周辺のシリサイド領域（７５１ａ，７５１ｃ）および対応するコンタクトがコレクタ抵抗として機能し、サブ領域７５１ｂ近傍におけるＰＮ接合に対するサージ電流の局所的な集中が抑制される。すなわち、サブ領域７５１ｂの周辺からのサージ電流は、上層の金属配線まで回り込むことになり、サブ領域７５１ｂにおいて電流集中が生じにくくなる。
【００８４】
以上説明したように、本実施形態に係る半導体装置では、シリサイド領域７５は、互いに離間して形成された複数のサブ領域７５１を含み、各サブ領域７５１は金属配線７４に接続されるため、サブ領域７５１間のサージ電流の平面的な電流経路が遮断される。これにより、局所的なサブ領域７５１にサージ電流が集中しにくくなるため、ＮＭＯＳトランジスタの第２ガードリングがＥＳＤサージから保護され、このガードリングによるラッチアップ保護機能が確保される。
【００８５】
また、この半導体装置１２の構造によって、電源端子ＶＤＤからのサージ電流が寄生バイポーラトランジスタＱ７９のコレクタを流れにくくなることで、そのサージ電流が本来意図した電流経路ＣＰ１（図６参照）を流れやすくなる。
【００８６】
なお、本実施形態に係る半導体装置は、図１３に示したように、複数のサブ領域７５１の各々に単一のコンタクトが形成される構造としたが、この構造に限られない。たとえば図１６に示すように、各サブ領域７６１には複数のコンタクト（図１６に示す例では２つ）が形成されるようにしてもよい。
【００８７】
また、前述したように、ドレイン領域４０と近接した範囲（図１０に示した範囲７９ａ）は、寄生バイポーラトランジスタの電流増幅率が高くなって、サージ電流が局所的に集中しやすくなるため、この範囲にのみ上述した構造（互いに絶縁された複数のサブ領域によって形成する構造）をとるようにしてもよい。
【００８８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。
【図面の簡単な説明】
【００８９】
【図１】ＥＳＤ保護回路が搭載された従来の半導体装置の一例を示す図である。
【図２】ＮＭＯＳトランジスタに対して二重のガードリングを設けた従来の半導体装置の平面図である。
【図３】図２に示した従来の半導体装置のＸ−Ｘ’による断面図である。
【図４】従来の半導体装置の動作を説明するための図である。
【図５】第２ガードリングとＰ型基板とで形成されるＰＮ接合が破壊される状態を示す模式図である。
【図６】第１の実施形態に係る半導体装置が組み込まれた、ＥＳＤ保護回路付の半導体装置の回路図である。
【図７】第１の実施形態に係る半導体装置の平面図である。
【図８】図７に示した半導体装置のＡ−Ａ’による断面図である。
【図９】第１の実施形態に係る半導体装置の変形例の平面図である。
【図１０】第２の実施形態に係る半導体装置の平面図である。
【図１１】図１０に示した半導体装置のＢ−Ｂ’による断面図である。
【図１２】第２の実施形態に係る半導体装置の変形例の平面図である。
【図１３】第３の実施形態に係る半導体装置の平面図である。
【図１４】図１３に示した半導体装置のＣ−Ｃ’による断面図である。
【図１５】第３の実施形態に係る半導体装置の動作を説明するための図である。
【図１６】第３の実施形態に係る半導体装置の変形例の平面図である。
【符号の説明】
【００９０】
１０，１１，１２…半導体装置
Ｑ１〜Ｑ５…トランジスタ
２０…トランジスタ形成領域
３０…ゲート領域
４０…ドレイン領域
５０…ソース領域
６１…第１ガードリング
７１…第２ガードリング
【図１】
0004728833.tif 000002
【図２】
0004728833.tif 000003
【図３】
0004728833.tif 000004
【図４】
0004728833.tif 000005
【図５】
0004728833.tif 000006
【図６】
0004728833.tif 000007
【図７】
0004728833.tif 000008
【図８】
0004728833.tif 000009
【図９】
0004728833.tif 000010
【図１０】
0004728833.tif 000011
【図１１】
0004728833.tif 000012
【図１２】
0004728833.tif 000013
【図１３】
0004728833.tif 000014
【図１４】
0004728833.tif 000015
【図１５】
0004728833.tif 000016
【図１６】
0004728833.tif 000017