(57)【特許請求の範囲】
【請求項１】
表面内の第１の方向に圧縮応力を有し、該表面内の第１の方向とは異なる第２の方向に引っ張り応力を有する半導体領域と、
前記半導体領域上に形成され、前記第１の方向に沿って対向配置されたソース・ドレイン領域を有する第１導電型の電界効果型トランジスタと、
前記半導体領域上に形成され、前記第２の方向に沿って対向配置されたソース・ドレイン領域を有する第２導電型の電界効果型トランジスタと、
を具備したことを特徴とする半導体装置。
【請求項２】
表面内の第１の方向に圧縮応力を有し該表面内の第１の方向とは異なる第２の方向に引っ張り応力を有する第１の半導体領域と、前記第１の方向に引っ張り応力を有し前記第２の方向に圧縮応力を有する第２の半導体領域と、を含む半導体基板と、
前記第１及び第２の半導体領域内にそれぞれ形成され、圧縮応力方向に沿って対向配置されたソース・ドレイン領域を有する第１導電型の電界効果型トランジスタと、
前記第１及び第２の半導体領域内にそれぞれ形成され、引っ張り応力方向に沿って対向配置されたソース・ドレイン領域を有する第２導電型の電界効果型トランジスタと、
を具備したことを特徴とする半導体装置。
【請求項３】
前記第１及び第２の半導体領域の形状は、矩形又は平行四辺形であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１及び第２の半導体領域は同一形状であり、複数の第１及び第２の半導体領域が交互に隣接して配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１又は第２導電型の電界効果型トランジスタの少なくとも一部が、前記第１及び第２の半導体領域の両方に延在して形成されていることを特徴とする請求項２〜４の何れかに記載の半導体装置。
【請求項６】
前記半導体領域の周囲に溝が形成され、該溝内に前記半導体領域の半導体よりも弾性率の高い第１の物質が埋め込み形成され、前記溝内の前記半導体領域の４つの角部において第１の物質が除去され、該４つの角部のうち対向する２つの角部で前記第１の物質を除去した部分に、化学変化により体積変化を生じる第２物質が埋め込み形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１の物質はシリコン窒化膜であり、前記第２の物質はシリコン、又はシリコンとゲルマニウムの混合物であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第２の物質が埋め込み形成された２つの角部とは異なる別の２つの角部に、前記第２の物質とは異なる体積変化を伴う化学変化を起こす第３の物質が埋め込み形成されていることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記半導体領域はＳｉであり、第１導電型はｐチャネル、第２導電型はｎチャネルであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
矩形又は平行四辺形の形状を有する半導体領域の対向する一対の第１及び第２の辺に沿って、各々の辺で反対方向の応力を与え、前記半導体領域の対向するもう一対の第３及び第４の辺に対し、隣接した第１及び第３の辺の成す内角を等分する線分によって前記１の辺に与えた応力を鏡像反転させた応力を前記第３の辺に与え、隣接した第２及び第４の辺の成す内角を等分する線分によって前記第２の辺に与えた応力を鏡像反転させた応力を前記第４の辺に与える工程と、
前記半導体領域の一つの角部に隣接した２辺の成す内角を等分する第１の方向に沿ってソース・ドレイン領域を対向配置することにより第１導電型の電界効果型トランジスタを形成し、且つ前記半導体領域の別の角部に隣接した２辺の成す内角を等分する前記第１の方向とは異なる第２の方向に沿ってソース・ドレイン領域を対向配置することにより第２導電型の電界効果型トランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
矩形又は平行四辺形の形状を有する半導体領域の、対向する一対の対角を構成する第１及び第２の隅角において、前記第１の隅角に隣接する２辺に対しては、各々の辺に沿った応力を、該応力のベクトルを前記第１の隅角と第２の隅角を結ぶ第１の対角線上に射影したときに、前記第２の隅角から第１の隅角に向かうような方向を持つように与え、且つ、前記第２の隅角に隣接する２辺に対しては、各々の辺に沿った応力を、該応力のベクトルを前記第１の隅角と第２の隅角を結ぶ第１の対角線上に射影したときに、前記第１の隅角から第２の隅角に向かうような方向を持つように与える工程と、
前記半導体領域の第一の対角線方向に沿ってソース・ドレイン領域を対向配置することにより第１導電型の電界効果型トランジスタを形成し、他方の対角線方向に沿ってソース・ドレイン領域を対向配置することにより第２導電型の電界効果型トランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体領域は、少なくとも一辺が他の半導体領域の一辺と隣接するように半導体基板上に配置されており、隣接した２つの半導体領域の境界線に沿って同じ方向の応力を与えることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体領域に応力を与える工程として、
前記半導体領域の周囲に溝を形成し、該溝内に前記半導体領域の半導体よりも弾性率の高い第１の物質を埋め込み形成し、次いで前記半導体領域の一対の対角部で、前記第１の物質を除去した後に、該除去した部分に化学変化により体積変化を伴う第２の物質を埋め込み形成し、且つ前記半導体領域のもう一対の対角部で前記第１の物質を除去し、次いで前記第２の物質に選択的に体積変化を伴う化学変化を生じさせることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１の物質がシリコン窒化膜であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第２の物質がシリコンとゲルマニウムの混合物であり、前記化学反応が熱酸化であることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の物質がシリコンであり、前記化学反応がシリコンと金属物質の化合反応であることを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１７】
前記第１の物質が除去された半導体領域のもう一対の対角部に、前記第２の物質とは異なる体積変化を伴う化学変化を起こす第３の物質をさらに埋め込むことを特徴とする請求項１３〜１６の何れかに記載の半導体装置の製造方法。
【請求項１８】
複数の半導体領域に延在したゲート電極を形成する工程をさらに含むことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１９】
前記第１及び第２の半導体領域は、平面状であることを特徴とする請求項２〜５の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速・高機能の半導体装置に係わり、特にチャネルを構成する半導体領域に方向によって極性の異なる機械的応力を保持し、極性の異なる電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略記する）のそれぞれの電荷移動度の向上を同時に実現した、相補型構造の半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴの高速化を実現するために、チャネルを構成する半導体部分に機械的応力を付与し、半導体の導電帯や荷電子帯の電子状態を変調し、荷電担体（キャリア、即ち電子，正孔）の移動度を向上させる方法が採用されている（例えば、非特許文献１参照）。
【０００３】
しかしながら、このような機械的応力をチャネル部分に発生させようとして、ＭＯＳＦＥＴ形成後に高い内部応力を有する絶縁膜を追加堆積しても、膜の応力の大部分はゲート電極に付加されてしまい、チャネルに有効的に応力を発生させることはできない。また、ソース・ドレイン領域には、この絶縁膜を穿つ形でコンタクトホールを形成しなければならず、微細化に伴いコンタクトホールの大きさがソース・ドレイン領域の大きさに匹敵するようになると、応力含有堆積膜の大部分が結局除去されてしまうことになり、チャネルに応力は発生しなくなる。
【０００４】
このような応力の散逸は、ソース・ドレイン領域の一部を、チャネルを構成する半導体（Ｓｉ）とは種類の異なる、高い内部応力を有する半導体物質に置き換えることで回避できる（例えば、非特許文献２参照）。
【０００５】
しかしながら、正孔の移動度を上昇させるためには、チャネル方向に圧縮するような応力を発生させる必要があるのに対して、電子の移動度を向上させるためには、チャネル方向に引っ張る応力を付加する必要がある（非特許文献１）。従って、Ｃ−ＭＯＳＦＥＴ回路を製造するにあたっては、ｐ型ＭＯＳＦＥＴ（以下、ｐ−ＭＯＳＦＥＴと記す）の高速動作を実現させるために、ｐ−ＭＯＳＦＥＴのソース・ドレイン領域の一部をＳｉに比べて格子定数の大きい半導体物質（例えば、ＳｉとＧｅの共晶、以下ＳｉＧｅと略称する）で置き換え、一方、ｎ型ＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴと記す）の高速動作を実現させるために、ｎ−ＭＯＳＦＥＴのソース・ドレイン領域の一部をＳｉに比べて格子定数の小さい半導体物質（例えば、ＳｉとＣの共晶、以下ＳｉＣと略称する）で置き換える必要がある。
【０００６】
即ち、Ｃ−ＭＯＳＦＥＴ回路を製造するためには、隣接した領域に、別々に異なる半導体材料を、基板Ｓｉの格子間隔を基準として、選択的にそれぞれ結晶成長させる必要が生じる。このためには、一方の半導体材料の結晶成長に際して、極めて隣接した他方の領域を絶縁膜等で覆い保護しなければならず、精度の高いリソグラフィ工程や絶縁膜堆積除去等の工程を繰り返さなければならない。また、基板Ｓｉと組成の異なる異種半導体を、制御性良く且つ均一に選択エピタキシャル成長させること自体が難しい。しかも、この工程を、別々の材質に対して２度繰り返すことになり、製造工程が複雑化、製造単価の上昇を招くことになる。加えて、Ｓｉに比べて格子定数の大きい半導体物質と、Ｓｉに比べて格子定数の小さい半導体物質とを、近接して設置することで、双方の及ぼす応力が相殺し合い、それぞれがチャネルに誘起する応力も低減してしまう。
【０００７】
その上、ソース・ドレイン領域に高い応力を有する異種半導体を形成するためには、基板半導体と異なる格子定数を有する異種半導体を選択エピタキシャル成長させなければならない。当然、異なる格子定数を有する異種半導体接合には多数の結晶欠陥が発生し、これを媒介として、ソース・ドレイン領域から基板半導体へ接合リークが発生してしまう。
【非特許文献１】H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004
【非特許文献２】T.Ghani et. al., IEDM Tech. Dig. 978-980, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、Ｃ−ＭＯＳＦＥＴの高速動作を確保するためには、ｐ−ＭＯＳＦＥＴのソース・ドレイン領域の一部をＳｉに比べて格子定数の大きい半導体物質で置き換え、ｎ−ＭＯＳＦＥＴのソース・ドレイン領域の一部をＳｉに比べて格子定数の小さい半導体物質で置き換えなければならない。このとき、
（１）隣接した領域に、別々に異なる半導体材料を、基板Ｓｉの格子間隔を基準として、選択的にそれぞれ結晶成長させる必要が生じ、製造工程の複雑化、製造単価の上昇を招くことになる。
【０００９】
（２）Ｓｉに比べて格子定数の大きい半導体物質と、Ｓｉに比べて格子定数の小さい半導体物質とを、近接して設置することで、双方の及ぼす応力が相殺し合い、それぞれがチャネルに誘起する応力も低減してしまう。
【００１０】
（３）異なる格子定数を有する異種半導体接合には多数の結晶欠陥が発生し、これを媒介として、ソース，ドレイン電極から基板半導体へ接合リークが発生してしまう。
【００１１】
という問題が生じる。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、接合リークを誘起することなく、ＭＯＳＦＥＴの極性に依存した応力をチャネル部分に効果的に発生させることができ、Ｃ−ＭＯＳＦＥＴの高速化をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち、本発明の一態様に係わる半導体装置は、表面内の第１の方向に圧縮応力を有し、該表面内の第１の方向とは異なる第２の方向に引っ張り応力を有する半導体領域と、前記半導体領域上に形成され、前記第１の方向に沿って対向配置されたソース・ドレイン領域を有する第１導電型の電界効果型トランジスタと、前記半導体領域上に形成され、前記第２の方向に沿って対向配置されたソース・ドレイン領域を有する第２導電型の電界効果型トランジスタと、を具備したことを特徴とする。
【００１５】
また、本発明の別の一態様に係わる半導体装置は、表面内の第１の方向に圧縮応力を有し該表面内の第１の方向とは異なる第２の方向に引っ張り応力を有する第１の半導体領域と、前記第１の方向に引っ張り応力を有し前記第２の方向に圧縮応力を有する第２の半導体領域と、を含む半導体基板と、前記第１及び第２の半導体領域内にそれぞれ形成され、圧縮応力方向に沿って対向配置されたソース・ドレイン領域を有する第１導電型の電界効果型トランジスタと、前記第１及び第２の半導体領域内にそれぞれ形成され、引っ張り応力方向に沿って対向配置されたソース・ドレイン領域を有する第２導電型の電界効果型トランジスタと、を具備したことを特徴とする。
【００１６】
また、本発明の一態様に係わる半導体装置の製造方法は、矩形又は平行四辺形の形状を有する半導体領域の対向する一対の第１及び第２の辺に沿って、各々の辺で反対方向の変位を与え、前記半導体領域の対向するもう一対の第３及び第４の辺に対し、隣接した第１及び第３の辺の成す内角を等分する線分によって前記１の辺に与えた応力を鏡像反転させた応力を前記第３の辺に与え、隣接した第２及び第４の辺の成す内角を等分する線分によって前記第２の辺に与えた応力を鏡像反転させた応力を前記第４の辺に与える工程と、前記半導体領域の一つの角部に隣接した２辺の成す内角を等分する第１の方向に沿ってソース・ドレイン領域を対向配置することにより第１導電型の電界効果型トランジスタを形成し、且つ前記半導体領域の別の角部に隣接した２辺の成す内角を等分する前記第１の方向とは異なる第２の方向に沿ってソース・ドレイン領域を対向配置することにより第２導電型の電界効果型トランジスタを形成する工程と、を含むことを特徴とする。
【００１７】
また、本発明の別の一態様に係わる半導体装置は、矩形又は平行四辺形の形状を有する半導体領域の、対向する一対の対角を構成する第１及び第２の隅角において、前記第１の隅角に隣接する２辺に対しては、各々の辺に沿った応力を、該応力のベクトルを前記第１の隅角と第２の隅角を結ぶ第１の対角線上に射影したときに、前記第２の隅角から第１の隅角に向かうような方向を持つように与え、且つ、前記第２の隅角に隣接する２辺に対しては、各々の辺に沿った応力を、該応力のベクトルを前記第１の隅角と第２の隅角を結ぶ第一の対角線上に射影したときに、前記第１の隅角から第２の隅角に向かうような方向を持つように与える工程と、前記半導体領域の第１の対角線方向に沿ってソース・ドレイン領域を対向配置することにより第１導電型の電界効果型トランジスタを形成し、他方の対角線方向に沿ってソース・ドレイン領域を対向配置することにより第２導電型の電界効果型トランジスタを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体領域の一方の対角線方向では圧縮、他方の対角線方向では引っ張り、と極性の異なる応力を同一半導体領域に同時に発生させることができる。従って、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴを異なる方向に配置することにより、ｐ−ＭＯＳＦＥＴのチャネル部分に圧縮応力を発生させると同時に、ｎ−ＭＯＳＦＥＴのチャネル部に引っ張り応力を誘起させることができる。その結果、正孔の移動度が上昇すると同時に電子の移動度も向上し、高移動度のＣ−ＭＯＳＦＥＴ回路が実現される。
【００１９】
そしてこの場合、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴでソース・ドレイン領域に格子定数の異なる半導体物質を用いる必要はない。従って、接合リークを誘起することなく、ＭＯＳＦＥＴの極性に依存した応力をチャネル部分に効果的に発生させることができ、Ｃ−ＭＯＳＦＥＴの高速化をはかることが可能となる。
【発明を実施するための最良の形態】
【００２０】
実施形態を説明する前に、本発明に係わる半導体装置、特にＣ−ＭＯＳＦＥＴの形成原理を説明する。このＣ−ＭＯＳＦＥＴは、半導体領域が隣接しても応力の相殺を招くことが無く、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効果的にチャネル部分に発生させるものである、
図１（ａ）に平面図として示すように、正方形の半導体領域１１の各々の辺方向に沿って、せん断応力１２−１，１２−２，１２−３，１２−４を付与した場合を考える。即ち、半導体領域１１の対向するある一対の対角（例えば、右上及び左下の角）の一方の隅角（第１の対角）Ａ１に隣接する２辺に対し、各々の辺に沿って第１の隅角Ａ１に向かう方向成分を含むせん断応力１２−１，１２−２が付与される。即ち、各々の辺に沿った変位を、その変位ベクトルを第１の隅角Ａ１と第２の隅角Ａ２を結ぶ第１の対角線上に射影したときに、前記第２の隅角Ａ２から第１の隅角Ａ１に向かうような方向を持つように与える。また、他方の隅角（第２の対角）Ａ２に隣接する２辺に対し、各々の辺に沿って第２の隅角Ａ２に向かう方向成分を含むせん断応力１２−３，１２−４が付与されている。即ち、各々の辺に沿った変位を、その変位ベクトルを第１の隅角Ａ１と第２の隅角Ａ２を結ぶ第１の対角線上に射影したときに、前記第１の隅角Ａ１から第２の隅角Ａ２に向かうような方向を持つように与える。このとき、半導体領域１１は、変形して図中の破線１３に示すような形状をとることになる。但し、１３は変形の様子を分かり易く示すために、変形の度合い強調してある。
【００２１】
ここで、半導体領域１１に含まれる、対角線方向Ｄ１，Ｄ２に正対した任意の微小矩形面積要素１４に注目し、この要素１４の拡大図を図１（ｂ）に示す。半導体領域１１を構成しているこの微小矩形面積要素１４には、図１（ａ）中の１３に示す変形に対応して、図１（ｂ）中の破線１５に示すような形状へ変形する変位が生じていることになる。即ち、半導体領域１１の対角線方向Ｄ１，Ｄ２には、圧縮応力１６−１，１６−２と引っ張り応力１７−１，１７−２が、同時に生じていることになる。
【００２２】
従って、図２（ａ）に示すように、半導体領域１１に、せん断応力１２−１，１２−２，１２−３，１２−４を誘起するような、辺縁部に沿った歪変位を与えることにより、半導体領域１１に発生する応力は、一方の対角線方向Ｄ１では圧縮応力１６−１，１６−２、他方の対角線方向Ｄ２では引っ張り応力１７−１，１７−２となる。即ち、極性の異なる応力が同一半導体領域１１に同時に発生し、方向によってその極性を変化させることが分かる。
【００２３】
よって、図２（ｂ）にソース，ドレイン，及びゲート電極の平面図として模式的に略記するように、半導体領域１１に、ｐ−ＭＯＳＦＥＴ２１を、そのチャネル方向Ｃ１を圧縮方向Ｄ１に、ｎ−ＭＯＳＦＥＴ２２を、そのチャネル方向Ｃ２を引っ張り方向Ｄ２に、それぞれ平行に配置することで、ｐ−ＭＯＳＦＥＴのチャネル部分には圧縮応力が発生すると同時に、ｎ−ＭＯＳＦＥＴのチャネル部には引っ張り応力が誘起される。その結果、正孔の移動度が上昇すると同時に、電子の移動度も向上し、高移動度のＣ−ＭＯＳＦＥＴ回路が形成される。
【００２４】
このようにして、従来技術の欠点を除去し、圧縮応力部分と引っ張り応力部分とが隣接しても応力が相殺することがない、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効果的にチャネル部分に発生させた、超高速微細Ｃ−ＭＯＳＦＥＴ回路が簡便に形成される。
【００２５】
従って上記の構成によれば、次のような効果が得られる。
【００２６】
（１）正方形の半導体領域１１の各々の辺方向に沿ってせん断応力を誘起することで、一括して半導体領域１１に、Ｄ１方向の圧縮応力とＤ２方向の引っ張り応力を同時に発生させることができる。両極性の応力を発生させるために、複数の異なる格子定数の半導体物質を堆積形成する必要が無いので、工程が簡略化できる。
【００２７】
（２）圧縮、引っ張りの応力が同時に異なる方向に発生しているので、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴを近接して配置しても、応力が相殺されることはない。
【００２８】
（３）チャネル部分に応力を発生させるために、ソース・ドレイン領域の一部を、チャネル部分を構成する半導体（Ｓｉ）とは種類の異なる、高い内部応力を有する半導体物質に置き換えているわけではない。従って、異種半導体接合は存在しなくなり、これに起因した接合リークも発生しない。
【００２９】
なお、上記では正方形の半導体領域に対して説明したが、せん断応力の各成分が印加される方向が直交していれば、矩形領域に対しても同様に成立することを付言しておく。但し、この場合の両極性応力発生方位は、各せん断応力と４５度をなす一対の対角線方向となる。
【００３０】
また、従来の問題点をより明確にするために、隣接した領域に、別々に異なる半導体材料を選択的に結晶成長させたＣ−ＭＯＳＦＥＴ回路について説明しておく。
【００３１】
図１８は、ＭＯＳＦＥＴの極性に依って異なる半導体材料（ＳｉＧｅ及びＳｉＣ）をソース・ドレイン領域の一部にそれぞれ具備した、Ｃ−ＭＯＳＦＥＴを構成する隣接したｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴの略図である。図１８（ａ）には平面図、図１８（ｂ）には（ａ）の平面図に図示した切断面に対応する断面図を示す。
【００３２】
図中の５０１はシリコン基板、５０２は素子分離絶縁膜、５１３，５２３はゲート電極、５１４，５２４はゲート絶縁膜、５１５，５２５はソース・ドレイン領域である。ＭＯＳＦＥＴの基本的構成を示すため、ゲート側壁やコンタクト電極等は省略してある。
【００３３】
このように、極めて隣接した領域に、別々に、異なる半導体材料を、基板Ｓｉの格子間隔を基準として選択的に結晶成長させるためには、一方の半導体材料の結晶成長に際して、極めて隣接した他方の領域を絶縁膜等で覆い保護しなければならず、精度の高いリソグラフィ工程や絶縁膜堆積除去等の工程を繰り返さなければならない。また、もともと、基板Ｓｉと組成の異なる異種半導体を、制御性良く且つ均一に選択エピタキシャル成長させること自体が難しい。しかも、この工程を、別々の材質に対して２度繰り返すことになり、製造工程が複雑化、製造単価の上昇を招くことになる。加えて、Ｓｉに比べて格子定数の大きい半導体物質と、Ｓｉに比べて格子定数の小さい半導体物質を、近接して設置することで、双方の及ぼす応力が相殺しあい、それぞれが、チャネル部分に誘起する応力も低減してしまう。従って、そもそも、目途の高速動作性能が得られなくなる。
【００３４】
その上、ソース・ドレイン領域に高い応力を有する異種半導体を形成するためには、一度、ソース・ドレイン領域に対応する基板半導体領域を基板表面より掘り下げ、この窪に、基板半導体と異なる格子定数を有する異種半導体を選択エピタキシャル成長させなければならない。当然、異なる格子定数を有する異種半導体接合には多数の結晶欠陥が発生し、これを媒介として、ソース・ドレイン領域から基板半導体へ接合リークが発生してしまう。接合リークを抑制するためには、異種半導体部分を完全に包含する領域に、これを十分覆うように導電性不純物を導入し、異種半導体接合よりさらに深い位置にソース、ドレイン領域を画するｐｎ接合５１５，５２５を形成、異種半導体部分を基板から電気的に遮断する必要がある。この際、異種半導体接合付近に導入される導電性不純物は、この近傍に存在する結晶欠陥により、その拡散速度が特異的に増加しており（Transient enhanced diffusion）、ｐｎ接合の位置はことさら深くなる。加えて、Ａｓのような導電性不純物はＳｉＧｅ中を高速に拡散することが知られており、ｐｎ接合の位置は一層深くなる。
【００３５】
ところが、ソース・ドレイン領域の深い位置にｐｎ接合が形成されると、ＭＯＳＦＥＴのソース及びドレイン電極部分での電界の歪みが、チャネル部分中央付近にまで影響を与え、ＭＯＳＦＥＴのチャネル長（即ちゲート電極の長さ）の縮小に伴いしきい値電圧が下降してしまう（短チャネル効果）。半導体回路の設計時に意図したしきい値電圧と異なった素子が形成されると、設計の意図とは異なる素子動作を引き起こし回路全体の機能を損なうことになる。さらに、ゲート電極の加工寸法に、しきい値電圧が依存するため、僅かな加工ずれでも、目途の特性の素子を得る事が不可能となる。
【００３６】
本発明は、このような問題を解決するために前記した構成を採用している。以下、本発明の詳細を図示の実施形態によって説明する。
【００３７】
（第１の実施形態）
図３〜図５は、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図と、矢印で示す切断面での断面図である。本実施形態は、隣接しても相殺することがない、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効果的にチャネル部分に発生させる、簡便な超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造方法を具現する。
【００３８】
まず、図３（ａ）に示すように、シリコン基板（半導体基板）１０１上に、Ｃ−ＭＯＳＦＥＴ回路を形成すべき領域を正方形に囲むように、公知の技術、例えばリソグラフィ工程，異方性エッチング（ＲＩＥ）技術等により溝１０２を形成する。続いて、溝１０２の底部及び側部に公知の技術、例えば熱酸化法によって絶縁膜１０３を形成する。
【００３９】
次いで、図３（ｂ）に示すように、溝１０２内に、公知の技術、例えば化学気相成長法（ＣＶＤ）法，化学機械研磨（ＣＭＰ）法等により、例えばシリコン窒化膜（第１の物質）１０４を埋め込む。
【００４０】
次いで、図３（ｃ）に示すように、埋め込まれたシリコン窒化膜１０４を、溝１０２の正対する一対の対角部１０５において、リソグラフィ工程，ＲＩＥ工程等により除去する。
【００４１】
次いで、図３（ｄ）に示すように、シリコン窒化膜１０４を除去した部分に、酸化反応によって容易に体積膨張する材料、例えばＧｅの含有比率が５０％のアモルファスＳｉＧｅ層（第２の物質）１０６を、ＣＶＤ法などを用いて堆積成長させる。このアモルファスＳｉＧｅ層１０６の堆積は、例えば圧力３００Ｔｏｒｒ（４×１０4 Ｐａ），温度５００℃の条件で、ＳｉＨ4 ガスとＧｅＨ4 ガスを使用することで容易に達成することができる。さらに、ＣＭＰ法等を用いて、シリコン基板１０１上のＳｉＧｅ層１０６を除去し平坦化することにより、対角部１０５をＳｉＧｅ層１０６で埋め込む。
【００４２】
次いで、図４（ｅ）に示すように、ＳｉＧｅ層１０６で埋め込まれなかったもう一対の対角部１０７のシリコン窒化膜１０４を、リソグラフィ工程，ＲＩＥ工程等により除去し、素子形成領域の隅角部を完全に露出させる。
【００４３】
次いで、図４（ｆ）に示すように、熱酸化を行う。このとき、ＳｉＧｅ層１０６の酸化速度は、Ｓｉに比べて非常に大きいので、酸化は主に埋め込みＳｉＧｅ層１０６で選択的に進行し、酸化ＳｉＧｅ層１０８が形成される。そして、この酸化に伴いＳｉＧｅ層１０６は体積膨張を起こす。一方、埋め込まれたシリコン窒化膜１０４は、隅角部を除去してあるため、図４（ｆ）中の白抜き矢印で示す方向に、容易に変位可能となっている。他方、シリコン窒化膜１０４自体は、弾性率が高い（硬い）ためあまり変形しない。この結果、ＳｉＧｅ層１０６の体積膨張分は、主に図４（ｆ）に示す白抜き矢印方向の変位を誘起する。これにより、シリコン基板１０１の辺縁部には、図４（ｆ）に示す白抜き矢印方向にせん断応力が発生することになる。
【００４４】
従って、前記図１及び図２で説明した原理によって、Ｃ−ＭＯＳＦＥＴ回路を形成すべき領域には、酸化ＳｉＧｅ層１０８が形成された対角方向に圧縮応力が発生し、同時に、シリコン窒化膜１０４が除去された対角部１０７の方向に引っ張り応力が発生することになる。
【００４５】
ここで注目すべき点は、両極性の応力を発生させるために複数の異なる格子定数の半導体物質を格子整合させて堆積形成する必要が無いので、工程が簡略化できていることである。
【００４６】
また、このように、一方を圧縮し、他方をこれと反対に引っ張ることにより、一方向のみを圧縮、或いは引っ張ってシリコン基板を変形する場合よりも、小さな力で容易にシリコン基板を変形できることになる。
【００４７】
次いで、図４（ｇ）に示すように、ｐ−ＭＯＳＦＥＴ素子領域１１１、ｎ−ＭＯＳＦＥＴ素子領域１１２、の周囲のシリコン基板１０１表面に、公知の技術、例えばリソグラフィ工程，ＲＩＥ工程を用いて浅い溝を形成する。続いて、この溝内に、例えばＣＶＤ法，ＣＭＰ法などの公知の技術のうち効果的な方法を用いて、絶縁膜、例えばシリコン酸化膜１２０を埋め込むことにより、素子分離領域を形成する。また、ｐ−ＭＯＳＦＥＴ素子領域１１１，ｎ−ＭＯＳＦＥＴ素子領域１１２には、それぞれｎ型導電性不純物，ｐ型導電性不純物を、イオン注入などの公知の技術のうち効果的な方法で導入し活性化しておく。
【００４８】
次いで、図４（ｈ）に示すように、ゲート絶縁膜１３０、ゲート電極、例えばポリシリコン１４０，１４１，１４２を、熱窒化法，ＣＶＤ法，ＲＩＥ法などの公知の技術のうち効果的な方法を用いて形成する。このとき、ｐ−ＭＯＳＦＥＴのゲート電極１４１は、圧縮応力の発生している、酸化ＳｉＧｅ層１０８を結ぶ対角線と直角に配置し、ｎ−ＭＯＳＦＥＴのゲート電極１４２は、引っ張り応力の発生している対角部１０７を結ぶ対角線と直角に配置する。
【００４９】
これにより、ｐ−ＭＯＳＦＥＴのチャネル部分には圧縮応力が発生すると同時に、ｎ−ＭＯＳＦＥＴのチャネル部には引っ張り応力が誘起される。その結果、正孔の移動度が上昇すると同時に、電子の移動度も向上することになる。さらに、ｐ−ＭＯＳＦＥＴ素子領域１１１に、ゲート電極１４１をマスクの一部として、ｐ型不純物をイオン注入し、これを熱処理して活性化させ、ｐ−ＭＯＳＦＥＴのソース・ドレイン拡散層領域１５０ａ，１５０ｂを形成する。ｎ−ＭＯＳＦＥＴ素子領域１１２にも同様に、ソース・ドレイン領域を形成することは言うまでもない。このようにして、高移動度のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴが同時に形成される。
【００５０】
ここで、ソース・ドレイン領域の一部を、チャネル部分を構成する半導体とは種類の異なる、高い内部応力を有する半導体物質に置き換えることで、チャネル部分に応力を発生させているわけではないので、異種半導体接合は存在せず、これに起因した接合リークも発生しない。
【００５１】
さらに、圧縮、引っ張りの応力が同時に異なる方向に発生しているので、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴを近接して配置しても、応力が相殺されることはない。
【００５２】
この後、必要に応じて、ゲート側壁形成、ソース・ドレイン領域のコンタクト用不純物導入、ソース・ドレイン領域表面のシリサイド化、層間絶縁膜の堆積を、公知の手法により行う。さらに、層間絶縁膜を穿ち、下層のｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴと、図５に示すような位置関係になるように、コンタクトホール１６０，１６１，１６２，１６３を形成する（層間絶縁膜は図示しない）。さらには、これらのコンタクトホール１６０〜１６３を配線金属で埋め込み、次いで、配線形成工程、実装工程などを経て、Ｃ−ＭＯＳＦＥＴインバーター回路が完成する。
【００５３】
なお、上記実施形態は、１個のＣ−ＭＯＳＦＥＴインバーター回路に対して示されているが、複数個のＣ−ＭＯＳＦＥＴインバーター回路に関しても適応可能であることはいうまでもない。また、ある半導体領域に、最適な方向に配置された単一の極性のＭＯＳＦＥＴのみからなる半導体回路を構成できることも自明である。
【００５４】
また、Ｃ−ＭＯＳＦＥＴインバーター回路以外にも、図６（ａ）にＮＡＮＤ回路の例を、図６（ｂ）にＳＲＡＭ回路の例を示したとおり、任意、複数個のＣ−ＭＯＳＦＥＴ回路が形成できることは言うまでもない。当然、図中の素子分離領域に、さらに機能の異なるＣ−ＭＯＳＦＥＴ回路を配置して、集積密度を向上させることができることは明らかである。
【００５５】
なお、図６（ａ）中の１７１ａ，１７１ｂは電源用コンタクトホール、１７２はグランド用コンタクトホール、１７３ａ，１７３ｂは入力用コンタクトホール、１７４は出力用コンタクトホールを示し、図６（ｂ）中の１８１ａ，１８１ｂは電源用コンタクトホール、１８２ａ，１８２ｂはグランド用コンタクトホール、１８３ａ，１８３ｂはワード線用コンタクトホール、１８４ａ，１８４ｂはビット線用コンタクトホール、１８５ａ，１８５ｂ，１８５ｃ，１８５ｄは電気接続用コンタクトホールを示している。
【００５６】
また、実際の素子配置は、本実施形態に示されたものに限定されることなく、適宜自由に設計されるべきである。加えて、本実施形態では、素子形成領域の周辺にシリコン窒化膜を埋め込んだが、これ以外に、ＴｉＮのような耐熱性のある硬質の物質でこれを代用することができる。
【００５７】
また、体積膨張を起こす素材は、もちろんＳｉＧｅに限定されるものではなく、適当な酸化防止膜を形成した上で、Ｓｉ自身の熱酸化を利用することができる。加えて、Ｓｉを金属と化合させる（シリサイド化）ことに伴う堆積膨張、例えばＮｉＳｉ，ＣｏＳｉ，ＰｔＳｉ形成などを利用することもできる。
【００５８】
また、本実施形態では、体積膨張を起こす素材のみを用いたが、ＣｏＳｉ2 ，ＮｉＳｉ2 形成による体積収縮を用いて、逆方向の変位を誘起することも可能である。この場合、本実施形態の配置を９０度回転すればよい。さらに、体積膨張を起こす素材と体積収縮を起こす素材とを、本実施形態のＳｉＧｅとこれと対向する空洞に置き換えて、対として利用することも有効である。
【００５９】
また、本実施形態では、せん断応力をＣ−ＭＯＳＦＥＴ回路の形成に先立ち発生させたが、シリサイド化のような低温での体積変化反応を利用する場合、Ｃ−ＭＯＳＦＥＴ回路形成後に、せん断応力の発生を行っても良い。この場合、応力発生後、高温の熱処理工程が施されるのを回避でき、これに伴う応力の緩和の可能性を排除することができる。
【００６０】
また、シリコン基板としてＳＯＩ基板を用いること、更には形成されたＣ−ＭＯＳＦＥＴ回路に内部応力を含有する絶縁膜を追加堆積して、チャネル部の応力をさらに調整することも可能である。
【００６１】
（第２の実施形態）
図７〜図１１は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す平面図である。本実施形態は、機械的応力の方向依存性が異なる複数の半導体領域を半導体基板上に形成し、隣接しても相殺することがない、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効果的にチャネル部分に発生させる、簡便な超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造方法を具現する。
【００６２】
第１の実施形態の図３（ａ）（ｂ）に示した工程を、シリコン基板上の複数の素子形成領域要素２０１に適応することにより、図７（ａ）に平面図として示す構造を得る。即ち、矩形状の素子形成領域２０１を行列配置し、隣接する素子形成領域２０１間に溝２０２を形成し、溝２０２内にシリコン窒化膜２０４を埋め込む。この構造の局所的な断面図は、第１の実施形態に示す通りである。また、以下に示す製造工程に係る局所的断面図も、第１の実施形態の対応する工程の断面図と同様である。従って、断面構造は、これらを参照することで容易に理解されるので、以下、断面図はこれを省略することにする。
【００６３】
次いで、図７（ｂ）に示すように、第１の実施形態の図３（ｃ）と同様の工程を経て、各素子形成領域要素２０１の一対の対角部２０５に埋め込まれたシリコン窒化膜２０４を、隣り合う素子形成領域要素間で、その対角方向を互い違いに変えるように、リソグラフィ工程，ＲＩＥ工程等により除去する。
【００６４】
次いで、図８（ｃ）に示すように、第１の実施形態の図３（ｅ）と同様の工程を経て、例えばＧｅの含有比率が５０％のアモルファスＳｉＧｅ層２０６を、対角部２０５に埋め込む。
【００６５】
次いで、図８（ｄ）に示すように、第１の実施形態の図４（ｅ）と同様の工程を経て、ＳｉＧｅ層２０６で埋め込まれなかったもう一対の対角部２０７のシリコン窒化膜２０４を除去し、各素子形成領域要素の一対の隅角部を完全に露出させる。
【００６６】
次いで、図９（ｅ）に示すように、第１の実施形態の図４（ｆ）と同様の工程を経て、熱酸化を行う。ＳｉＧｅ層２０６の酸化速度は、Ｓｉに比べて非常に大きいので、酸化は主に埋め込みＳｉＧｅ層２０６で選択的に進行し、酸化ＳｉＧｅ層２０８が形成される。このとき、酸化に伴い、ＳｉＧｅ層２０６は体積膨張を起こす。この結果、主に、図９（ｅ）に白抜き矢印で示す方向の変位を誘起する。これにより、各素子形成領域要素２０１辺縁部には、図９（ｅ）に白抜き矢印に示す方向にせん断応力が発生することになる。
【００６７】
従って、図９（ｆ）に示すように、前記図１及び図２で説明した原理によって、各素子形成領域要素２０１には、酸化ＳｉＧｅ層２０８が形成された対角方向に圧縮応力が発生し、同時に、シリコン窒化膜２０４が除去された、対角部２０７の方向に引っ張り応力が発生することになる。
【００６８】
ここで注目すべき点は、両極性の応力を発生させるために複数の異なる格子定数の半導体物質を格子整合させて堆積形成する必要が無いので、工程が簡略化できていることである。
【００６９】
また、このように、一方を圧縮し、他方をこれと反対に引っ張ることにより、一方向のみを圧縮、或いは引っ張って各素子形成領域要素を変形する場合よりも、小さな力で容易に各素子形成領域要素が変形できることになる。
【００７０】
さらに、隣り合う素子形成領域要素２０１の間で、圧縮、引っ張りの応力の方向が入れ替わっているので、大域的には半導体基板が歪むことが無い。従って、半導体基板の機械的強度を保持でき、製造工程を安定的に行うことができる。
【００７１】
次いで、図１０（ｇ）に示すように、ｐ−ＭＯＳＦＥＴ素子領域２１１、ｎ−ＭＯＳＦＥＴ素子領域２１２、の周囲の各素子形成領域要素２０１表面に、公知の技術、例えばリソグラフィ工程，ＲＩＥ工程を用いて浅い溝形成する。続いて、この溝内に、例えばＣＶＤ法，ＣＭＰ法などの公知の技術のうち効果的な方法を用いて、絶縁膜、例えばシリコン酸化膜２２０を埋め込むことにより、素子分離領域を形成する。また、ｐ−ＭＯＳＦＥＴ素子領域２１１、ｎ−ＭＯＳＦＥＴ素子領域２１２には、それぞれｎ型導電性不純物，ｐ型導電性不純物を、イオン注入などの公知の技術のうち効果的な方法で導入し活性化しておく。
【００７２】
次いで、図１０（ｈ）に示すように、ゲート絶縁膜、ゲート電極、例えばポリシリコン２４０，２４１，２４２を、熱窒化法，ＣＶＤ法，ＲＩＥ法などの公知の技術のうち効果的な方法を用いて形成する。このとき、ｐ−ＭＯＳＦＥＴのゲート電極２４１は、圧縮応力の発生している、酸化ＳｉＧｅ層２０８を結ぶ対角線と直角に配置し、ｎ−ＭＯＳＦＥＴのゲート電極２４２は、引っ張り応力の発生している対角部２０７を結ぶ対角線と直角に配置する。
【００７３】
本実施形態では、隣り合う素子形成領域要素２１１，２１２で、圧縮、引っ張りを示す応力の方向は９０度回転する。従って、図に示すとおり、隣接したｎ−ＭＯＳＦＥＴ，ｐ−ＭＯＳＦＥＴのゲート電極は平行に配置できることになる。平行に配置しても、ｐ−ＭＯＳＦＥＴのチャネル部分には圧縮応力が発生すると同時に、ｎ−ＭＯＳＦＥＴのチャネル部には引っ張り応力が誘起されている。その結果、正孔の移動度が上昇すると同時に、電子の移動度も向上することになる。さらに、ｐ−ＭＯＳＦＥＴ素子領域２１１に、ゲート電極２４１をマスクの一部として、ｐ型不純物をイオン注入し、これを熱処理して活性化させ、ｐ−ＭＯＳＦＥＴのソース・ドレイン拡散層領域を形成する。ｎ−ＭＯＳＦＥＴ素子領域２１２にも同様に、ゲート電極２４２をマスクの一部として、ソース・ドレイン領域を形成することは言うまでもない。
【００７４】
ここで、ソース・ドレイン領域の一部を、チャネル部分を構成する半導体とは種類の異なる、高い内部応力を有する半導体物質に置き換えることで、チャネル部分に応力を発生させているわけではないので、異種半導体接合は存在せず、これに起因した接合リークも発生しない。
【００７５】
また、このように、半導体基板を複数の異なる応力保持半導体領域要素に分割することにより、移動度向上のためのＭＯＳＦＥＴの最適配置の組み合わせが増え、結果として、設計の自由度が大きくなっている。
【００７６】
さらに、ここで、埋め込みシリコン窒化膜２０４は、隣接したｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴの素子分離の一部として利用できていることにも言及しておく。
【００７７】
もちろん、圧縮、引っ張りの応力が同時に異なる方向に発生しているので、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴを近接して配置しても、応力が相殺されることはない。
【００７８】
このようにして、高移動度のｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴが同時に形成される。
【００７９】
この後、必要に応じて、ゲート側壁形成、ソース・ドレイン領域のコンタクト用不純物導入、ソース・ドレイン領域表面のシリサイド化、層間絶縁膜の堆積を、公知の手法により行う。さらに、層間絶縁膜を穿ち、下層のｐ−ＭＯＳＦＥＴ，ｎ−ＭＯＳＦＥＴと、図１１（ｉ）に示すような位置関係になるように、コンタクトホール２６０，２６１，２６２，２６３を形成する（層間絶縁膜は図示しない）。さらには、これらのコンタクトホール２６０〜２６３を配線金属で埋め込み、次いで、配線形成工程、実装工程などを経て、Ｃ−ＭＯＳＦＥＴインバーター回路が完成する。
【００８０】
なお、上記実施形態では、１個の素子形成領域要素に付き１個のＭＯＳＦＥＴを形成したが、図１１（ｊ）に示したように、１個のＭＯＳＦＥＴを複数の素子形成領域要素にまたがって形成しても良いことはいうまでもない。こうすることで、駆動力の大きい（チャンネル幅の広い）ＭＯＳＦＥＴを、微細ＭＯＳＦＥＴと共に自由に形成することができる。
【００８１】
また、応力の方位依存性が９０度回転した素子形成領域要素を交代的に配置することによって、複数の素子形成領域要素にまたがってＭＯＳＦＥＴを形成する場合、各ＭＯＳＦＥＴのゲート電極は、この図に示すように、斜め隣の素子形成領域要素へ、まっすぐ延長することができる。また、隣の素子形成領域要素へ延長するときには、ゲート電極の方向を９０度回転させればよいことも明らかである。逆に、各素子形成領域要素毎に、その領域要素で最適な方向に配置された複数のＭＯＳＦＥＴからなる半導体回路を構成できることも自明である。
【００８２】
さらに、上記実施形態はＣ−ＭＯＳＦＥＴインバーター回路に対して示されているが、複数個のＣ−ＭＯＳＦＥＴインバーター回路に関しても適応可能であることはいうまでもない。
【００８３】
また、Ｃ−ＭＯＳＦＥＴインバーター回路以外にも、図１２（ａ）にＮＡＮＤ回路の例を、図１２（ｂ）にＳＲＡＭ回路の例を示したとおり、任意、複数個のＣ−ＭＯＳＦＥＴ回路が形成できることは言うまでもない。当然、図中の素子分離領域に、さらにＣ−ＭＯＳＦＥＴ回路を配置して、集積密度を向上させることができることは明らかである。
【００８４】
なお、図１２（ａ）中の２７１ａ，２７１ｂは電源用コンタクトホール、２７２はグランド用コンタクトホール、２７３ａ，２７３ｂは入力用コンタクトホール、２７４は電気接続用コンタクトホールを示し、図１２（ｂ）中の２８１ａ，２８１ｂは電源用コンタクトホール、２８２はグランド用コンタクトホール、２８３ａ，２８３ｂはワード線用コンタクトホール、２８４ａ，２８４ｂはビット線用コンタクトホール、２８５ａ，２８５ｂ，２８５ｃ，２８５ｄは電気接続用コンタクトホールを示している。
【００８５】
また、実際の素子配置は、本実施形態に示されたものに限定されることなく、適宜自由に設計されるべきである。加えて、本実施形態では、素子形成領域の周辺にシリコン窒化膜を埋め込んだが、これ以外に、ＴｉＮのような耐熱性のある硬質の物質でこれを代用することができる。
【００８６】
また、体積膨張を起こす素材は、もちろんＳｉＧｅに限定されるものではなく、適当な酸化防止膜を形成した上で、Ｓｉ自身の熱酸化を利用することができる。加えて、Ｓｉを金属と化合させる（シリサイド化）ことに伴う堆積膨張、例えば、ＮｉＳｉ，ＣｏＳｉ，ＰｔＳｉ形成などを利用することもできる。
【００８７】
また、本実施形態では、体積膨張を起こす素材のみを用いたが、ＣｏＳｉ2 ，ＮｉＳｉ2 の形成による体積収縮を用いて、逆方向の変位を誘起することも可能である。さらに、体積膨張を起こす素材と、体積収縮を起こす素材とを、本実施形態のＳｉＧｅとこれと対向する空洞に置き換えて、対として利用することも有効である。
【００８８】
また、本実施形態では、せん断応力をＣ−ＭＯＳＦＥＴ回路の形成に先立ち発生させたが、シリサイド化のような低温での体積変化反応を利用する場合、Ｃ−ＭＯＳＦＥＴ回路形成後に、せん断応力の発生を行っても良い。この場合、応力発生後、高温の熱処理工程が施されるのを回避でき、これに伴う応力の緩和の可能性を排除することができる。
【００８９】
最後に、シリコン基板としてＳＯＩ基板を用いること、更には形成されたＣ−ＭＯＳＦＥＴ回路に内部応力を含有する絶縁膜を追加堆積して、チャネル部の応力をさらに調整することが可能である。
【００９０】
（第３の実施形態）
図１３〜図１７は、本発明の第３の実施形態に係わる半導体装置を説明するためのもので、図１３は菱形平行四辺形半導体領域に、せん断応力を作用させたときに発生する圧縮及び引っ張り応力を説明する平面図、図１４は菱形平行四辺形半導体領域にせん断応力を作用させたときに発生する圧縮及び引っ張り応力を説明する平面図、図１５〜図１７は製造工程を示す平面図である。
【００９１】
本実施形態は、圧縮或いは引っ張り、どちらかの一方の極性の応力が支配的な平行四辺形状半導体領域を、その支配的な応力に応じて交代的に半導体基板上に形成し、隣接しても相殺することがない、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効果的にチャネル部分に発生させる、簡便な、超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造方法を具現する。
【００９２】
これまでの実施形態は、主に正方形の半導体領域に対してせん断応力を誘起して、圧縮と引っ張りの両極性の応力を同時に半導体領域に発生させてきた。本実施形態では、せん断応力を印加する半導体領域を平行四辺形状にして、この形状の変化に付随する応力の変調を利用する。
【００９３】
まず、前記図１及び図２で説明した正方形の半導体領域に発生する応力についての議論を一般化して、平行四辺形の半導体領域にせん断応力を印加したときに発生する応力について説明する。いま、図１３の上部に示されたように、角度θ（radian）傾いた一般的な菱形平行四辺形半導体領域３０１に、矢印で示したせん断応力３０２−１，３０２−２，３０２−３，３０２−４を印加した場合を考える。このとき、角度θ（radian）の正負に依って、菱形平行四辺形半導体領域３０１の本来の形状は、図１３の下部に示す、３０１ａ（θ＜０），３０１ｂ（θ＝０：正方形），３０１ｃ（θ＞０）のようになる。
【００９４】
これらの菱形平行四辺形半導体領域に図１３に示すせん断応力が作用すると、図１４の上部に示すように、やはり、それぞれ各対角線方向に圧縮と引っ張りの両極性の応力が発生する。
【００９５】
しかし、θ＜０の菱形平行四辺形半導体領域３０１ａでは、引っ張り応力が圧縮応力よりも大きくなり、一方、θ＞０の菱形平行四辺形半導体領域３０１ｃでは、圧縮応力が引っ張り応力よりも大きくなる。θ＝０の正方形半導体領域３０１ｂでは、圧縮応力と引っ張り応力がちょうど同じ大きさになる。
【００９６】
発生する圧縮、引っ張り応力の大きさ（絶対値）は、印加したせん断応力の大きさ（各成分の大きさの絶対値は同じとなる）をＳ（Ｎ／ｍ2 ）としたとき、角度θ（radian）)の関数として、
引っ張り応力：Ｔ＝Ｓcot（π／４＋θ／２）  ［Ｎ／ｍ2 ］    …（１）
圧縮応力：    Ｃ＝Ｓtan（π／４＋θ／２）  ［Ｎ／ｍ2 ］    …（２）
と表せる。
【００９７】
この様子を、図１４の下部に模式的に示す。角度θ（radian）を、正或いは負に振ることで、印加したせん断応力以上の、圧縮或いは引っ張り応力が効果的に誘起されていることに注目すべきである。
【００９８】
このように、平行四辺形状の半導体領域に、せん断応力を印加することで、印加した応力以上の圧縮、或いは引っ張り応力を効果的に発生させることができ、しかも、その極性及び大きさは、平行四辺形の傾き角θ（ (radian）)を変化させることで容易に調整できることが分かる。
【００９９】
この効果を用いて、圧縮或いは引っ張り、どちらかの一方の極性の応力が支配的な平行四辺形状半導体領域を、その支配的な応力に応じて交代的に半導体基板上に形成することで、大きな応力発生に伴う効果的な移動度の向上を享受しつつ、隣接しても相殺することがない、ＭＯＳＦＥＴの極性に依存した応力を、接合リークを誘起することなく、効率的にチャネル部分に発生させ、簡便に超高速微細Ｃ−ＭＯＳＦＥＴ回路を製造することができる。
【０１００】
以下、その一例を、先に説明した第２の実施形態に対応した平面図と共に示す。
【０１０１】
第２の実施形態の図７（ａ）と同様の工程により、シリコン基板上に、例えばθ＝−π／６傾けた複数の菱形平行四辺形素子形成領域要素３０１を配置し、この周りに、シリコン窒化膜３０４を埋め込み、図１５（ａ）に平面図として示す構造を得る。
【０１０２】
次いで、図１５（ｂ）に示すように、第２の実施形態の図７（ｂ）〜（ｄ）と同様の工程を経て、例えばＧｅの含有比率が５０％のアモルファスＳｉＧｅ層３０６を、一対の対角部に埋め込み、もう一対の対角部３０７のシリコン窒化膜３０４を除去し、各素子形成領域要素の一対の隅角部を完全に露出させる。
【０１０３】
次いで、図１６（ｃ）に示すように、第２の実施形態の図８（ｅ）と同様の工程を経て、熱酸化を行う。ＳｉＧｅ層３０６の酸化速度は、Ｓｉに比べて非常に大きいので、酸化は主に埋め込みＳｉＧｅ層３０６で選択的に進行し、酸化ＳｉＧｅ層３０８が形成される。そして、この酸化に伴いＳｉＧｅ層３０６は体積膨張を起こす。この結果、主に図１６（ｃ）に示す方向の変位を誘起し、当然、各素子形成領域要素３０１の辺縁部には、図１６（ｃ）に白抜き矢印で示す方向にせん断応力が発生することになる。
【０１０４】
従って、図１６（ｄ）に示すように、前記図１３及び図１４で説明した原理によって、このとき、各素子形成領域要素３０１ａにはシリコン窒化膜３０４が除去された、隅角部３０７の方向に大きな引っ張り応力が、各素子形成領域要素３０１ｂには、酸化ＳｉＧｅ層３０８が形成された対角方向に大きな圧縮応力が、それぞれ発生することになる。
【０１０５】
ここで注目すべき点は、両極性の応力を発生させるために、複数の異なる格子定数の半導体物質を格子整合させて堆積形成する必要が無いので、工程が簡略化できていることである。
【０１０６】
また、平行四辺形状の半導体領域にせん断応力を印加することで、印加した応力以上の圧縮或いは引っ張り応力を効果的に発生させることができる。θ＝−π／６の並行四辺形を用いた場合、実際に発生する応力は、印加したせん断応力の１．７倍となる。
【０１０７】
さらに、隣り合う素子形成領域要素の間で主要な応力の極性が入れ替わっているので、大域的には半導体基板が歪むことが無い。従って、大きな応力発生に伴う効果的な移動度の向上を享受しつつ、半導体基板の機械的強度を保持でき、製造工程を安定的に行うことができる。
【０１０８】
次いで、引き続き、前記図４（ｇ）〜図５（ｊ）に示した工程を繰り返し、シリコン酸化膜３２０、埋め込み素子分離領域、ゲート絶縁膜、ポリシリコンゲート電極、３４０，３４１，３４２等を形成する。そして、大きな引っ張り応力を保持した素子形成領域要素３１１にｐ−ＭＯＳＦＥＴを、大きな圧縮応力を保持した素子形成領域要素３１２にｎ−ＭＯＳＦＥＴを、それぞれ、チャネル方向を主要な応力の方向に沿って形成することにより、図１７（ｅ）に示すようなＣ−ＭＯＳＦＥＴインバーター回路が完成する。なお、図中の３６０，３６１，３６２，３６３はそれぞれコンタクトホールを示している。
【０１０９】
なお、上記の実施形態では、１個のＭＯＳＦＥＴを複数の素子形成領域要素にまたがって形成したが、１個の素子形成領域要素に１個又は複数個のＭＯＳＦＥＴなる半導体回路を構成できることも自明である。さらに、上記実施形態はＣ−ＭＯＳＦＥＴインバーター回路に対して示されているが、複数個のＣ−ＭＯＳＦＥＴインバーター回路に関しても適応可能であることはいうまでもない。
【０１１０】
また、Ｃ−ＭＯＳＦＥＴインバーター回路以外にも、任意、複数個のＣ−ＭＯＳＦＥＴ回路が形成できることは言うまでもない。当然、図中の素子分離領域に、さらにＣ−ＭＯＳＦＥＴ回路を配置して、集積密度を向上させることができることは明らかである。
【０１１１】
また、実際の素子配置は、本実施形態に示されたものに限定されることなく、適宜自由に設計することができる。加えて、本実施形態では、素子形成領域の周辺にシリコン窒化膜を埋め込んだが、これ以外に、ＴｉＮのような耐熱性のある硬質の物質でこれを代用することもできる。
【０１１２】
また、体積膨張を起こす素材は、もちろんＳｉＧｅに限定されるものではなく、適当な酸化防止膜を形成した上で、Ｓｉ自身の熱酸化を利用することができる。加えて、Ｓｉを金属と化合させる（シリサイド化）ことに伴う堆積膨張、例えばＮｉＳｉ，ＣｏＳｉ，ＰｔＳｉ形成などを利用することもできる。
【０１１３】
また、本実施形態では、体積膨張を起こす素材のみを用いたが、ＣｏＳｉ2 ，ＮｉＳｉ2 の形成による体積収縮を用いて、逆方向の変位を誘起することも可能である。さらに、体積膨張を起こす素材と、体積収縮を起こす素材とを、本実施形態のＳｉＧｅとこれと対向する空洞に置き換えて、対として利用することも有効である。
【０１１４】
また、本実施形態では、せん断応力をＣ−ＭＯＳＦＥＴ回路の形成に先立ち発生させたが、シリサイド化のような低温での体積変化反応を利用する場合、Ｃ−ＭＯＳＦＥＴ回路形成後に、せん断応力の発生を行っても良い。この場合、応力発生後、高温の熱処理工程が施されるのを回避でき、これに伴う応力の緩和の可能性を排除することができる。
【０１１５】
最後に、シリコン基板として、ＳＯＩ基板を用いること、更には形成されたＣ−ＭＯＳＦＥＴ回路に内部応力を含有する絶縁膜を追加堆積して、チャネル部の応力をさらに調整することが可能である。
【０１１６】
以上、第１〜第３の実施形態を用いて説明したように、本発明によれば次のような各種の効果が得られる。
【０１１７】
（１）矩形半導体領域に、せん断応力を誘起するような、辺縁部に沿った歪変位を与えることにより、半導体領域に、一方の対角線方向では圧縮、他方の対角線方向では引っ張り、と極性の異なる応力が同一半導体領域に同時に発生できる。よって、ｐ−ＭＯＳＦＥＴをそのチャネル方向を圧縮方向に、ｎ−ＭＯＳＦＥＴをそのチャネル方向を引っ張り方向に、それぞれ平行に配置することで、ｐ−ＭＯＳＦＥＴのチャネル部分には圧縮応力が発生すると同時に、ｎ−ＭＯＳＦＥＴのチャネル部には引っ張り応力が誘起される。その結果、正孔の移動度が上昇すると同時に電子の移動度も向上し、高移動度のＣ−ＭＯＳＦＥＴ回路が形成される。
【０１１８】
（２）せん断応力を誘起することで、一括して半導体領域に、圧縮応力と引っ張り応力を同時に発生させることができ、両極性の応力を発生させるためにわざわざ複数の異なる格子定数の半導体物質を格子整合させて堆積形成する必要が無いので、工程が簡略化できる。
【０１１９】
（３）一方を圧縮し、他方をこれと反対に引っ張ることにより、一方向のみを圧縮、或いは、引っ張ってシリコン半導体基板を変形する場合よりも、小さな力で容易にシリコン半導体基板が変形できる。
【０１２０】
（４）もともと、圧縮、引っ張りの応力が同時に異なる方向に発生しているので、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴを近接して配置しても、応力が相殺されることはない。
【０１２１】
（５）加えて、ソース・ドレイン領域の一部を、チャネル部分を構成する半導体とは種類の異なる、高い内部応力を有する半導体物質に置き換えることで、チャネル部分に応力を発生させているわけではないので、異種半導体接合は存在しない。従って、これに起因した接合リークも発生しない。
【０１２２】
（６）シリサイド化のような低温での体積変化反応を利用する場合、Ｃ−ＭＯＳＦＥＴ回路形成後に、せん断応力の発生を行うことができ、応力発生後、高温の熱処理工程が施されるのを回避できるので、これに伴う応力の緩和の可能性を排除することができる。
【０１２３】
（７）機械的応力の方向依存性が異なる複数の素子形成領半導体領域要素を、半導体基板上に形成、隣り合う素子形成領域要素の間で、圧縮、引っ張りの応力の方向が入れ替わるようにすることで、大域的な半導体基板の歪みを回避できる。従って、半導体基板の機械的強度を保持でき、製造工程を安定的に行うことができる。
【０１２４】
（８）せん断応力を発生させる、埋め込みシリコン窒化膜を、隣接したｐ−ＭＯＳＦＥＴ、ｎ−ＭＯＳＦＥＴの素子分離の一部として利用することができる。
【０１２５】
（９）１個のＭＯＳＦＥＴを複数の素子形成領域要素にまたがって形成することで、駆動力の大きい（チャンネル幅の広い）ＭＯＳＦＥＴを、微細ＭＯＳＦＥＴと共に自由に形成することができる。
【０１２６】
（１０）半導体基板を複数の異なる応力保持半導体領域要素に分割することにより、移動度向上のためのＭＯＳＦＥＴの最適配置の組み合わせが増え、設計の自由度が大きくなる。
【０１２７】
（１１）平行四辺形状の半導体領域要素に、せん断応力を印加することで、印加した応力以上の圧縮、或いは、引っ張り応力を効果的に発生させることができ、しかも、その極性、大きさを、平行四辺形の傾き角θ（radian）を変化させることで自由に調整できる。
【０１２８】
（１２）圧縮或いは引っ張り、どちらかの一方の極性の応力が支配的な平行四辺形状半導体領域要素を、その支配的な応力に応じて交代的に半導体基板上に配置することで、大域的な半導体基板の歪みを回避できる。従って、大きな応力発生に伴う効果的な移動度の向上を享受しつつ、半導体基板の機械的強度を保持でき、製造工程を安定的に行うことができる。
【図面の簡単な説明】
【０１２９】
【図１】本発明に係わるＣ−ＭＯＳＦＥＴ回路の形成原理を説明するための平面図。
【図２】本発明に係わるＣ−ＭＯＳＦＥＴ回路の形成原理を説明するための平面図。
【図３】第１の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図と断面図。
【図４】第１の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図と断面図。
【図５】第１の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図６】第１の実施形態の変形例を説明するための平面図。
【図７】第２の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図８】第２の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図９】第２の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１０】第２の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１１】第２の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１２】第２の実施形態の変形例を説明するための平面図。
【図１３】菱形平行四辺形半導体領域に、せん断応力を作用させたときに発生する圧縮及び引っ張り応力を説明する平面図。
【図１４】菱形平行四辺形半導体領域に、せん断応力を作用させたときに発生する圧縮及び引っ張り応力を説明する平面図。
【図１５】第３の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１６】第３の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１７】第３の実施形態に係わる超高速微細Ｃ−ＭＯＳＦＥＴ回路の製造工程を示す平面図。
【図１８】従来技術に係るＣ−ＭＯＳＦＥＴ回路の構造を示す平面図及び断面図。
【符号の説明】
【０１３０】
１１…半導体領域
１１ａ，１１ｃ…菱形平行四辺形半導体領域
１１ｂ…正方形半導体領域
１２−１，〜，１２−４，３０２−１，〜，３０２−４…せん断応力
１４…半導体領域内の微小矩形面積要素
１６−１，１６−２…圧縮応力
１７−１，１７−２…引っ張り応力
２１…ｐ−ＭＯＳＦＥＴ
２２…ｎ−ＭＯＳＦＥＴ
１０１…シリコン基板（半導体基板）
１０２，２０２…溝
１０３…絶縁膜
１０４，２０４，３０４…シリコン窒化膜
１０５，２０５…溝の正対する一対の対角部
１０６，２０６，３０６…アモルファスＳｉＧｅ層
１０７，２０７，３０７…溝のもう一対の対角部
１０８，２０８，３０８…酸化ＳｉＧｅ層
１１１，２１１，３１１…ｐ−ＭＯＳＦＥＴ素子領域
１１２，２１２，３１２…ｎ−ＭＯＳＦＥＴ素子領域
１２０，２２０，３２０…埋め込み素子分離領域を形成するシリコン酸化膜
１３０…ゲート絶縁膜
１４０〜１４２，２４０〜２４２，３４０〜３４２…ポリシリコンゲート電極
１５０ａ，１５０ｂ…ｐ−ＭＯＳＦＥＴのソース・ドレイン拡散層領域
１６０〜１６３，１７１〜１７４，１８１〜１８５，２６０〜２６３，２７１〜２７４，２８１〜２８５，３６０〜３６３…コンタクトホール
１１１，２１１，３１１…ｐ−ＭＯＳＦＥＴ素子領域
１１２，２１２，３１２…ｎ−ＭＯＳＦＥＴ素子領域
１４０〜１４２，２４０〜２４２…ポリシリコンゲート電極
２０１，３０１…素子形成領域要素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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