(57)【特許請求の範囲】
【請求項１】
第１の導電型の基板部の表面に設けられた第２の導電型のウェル領域と、
前記ウェル領域に形成された第１の導電型の光電変換領域と、
前記光電変換領域の近傍で、前記ウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、
前記リング状ゲート電極と前記光電変換領域の間の、前記ウェル領域上に前記絶縁膜を挟んで設けられた転送ゲート電極と、
前記ウェル領域の表面のうち、前記リング状ゲート電極と前記転送ゲート電極の領域を除いた部分の少なくとも一部に設けられた、前記ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、
前記リング状ゲート電極の中心開口部に対応する前記ウェル領域内に設けられた第２の導電型のソース領域と、
前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周まで達しないように前記ウェル領域内に設けられた第１の導電型のソース近傍領域と、
前記ソース近傍領域下の前記ソース近傍領域に対応する領域のみに、前記ウェル領域を挟んで設けられ、前記基板部に接続する第１の導電型の高濃度領域とを、画素として有し、
前記ウェル領域は、前記リング状ゲート電極下の領域において、前記ソース近傍領域と前記高濃度領域との間に設けられて前記ソース近傍領域及び前記高濃度領域に接する第１の領域と、前記光電変換領域と前記ソース近傍領域及び前記高濃度領域との間で、かつ、前記リング状ゲート電極下まで広げられて形成された第２の領域とからなり、前記第１の領域における深さ方向の厚さが、前記第２の領域における深さ方向の厚さよりも薄く、
前記高濃度領域は、前記リング状ゲート電極下の領域において、前記ソース近傍領域下の領域における前記高濃度領域と前記ウェル領域の前記第１の領域との界面が、前記ウェル領域の前記第２の領域のうち前記リング状ゲート電極下の領域と前記基板部との界面よりも深さ方向において浅く設けられており、
前記高濃度領域及び前記ウェル領域の前記第２の領域は、前記リング状ゲート電極下の領域において、前記リング状ゲート電極の前記中心開口部に対して前記転送ゲート電極側とその反対側とがそれぞれ対称な構造を有し、
前記ソース近傍領域周辺の前記ウェル領域の前記第２の領域内には、前記リング状ゲート電極の外周まで達しないように設けられ、かつ、前記リング状ゲート電極の前記中心開口部に対して前記転送ゲート電極側とその反対側とにおいて対称な構造を有すると共に、前記ウェル領域の不純物濃度よりも高い不純物濃度を有する第２の導電型のバリア層が画素として設けられ、前記バリア層は前記ウェル領域の前記第１の領域と接していることを特徴とする固体撮像素子。
【請求項２】
前記基板部は、（１００）面に対して３〜７度傾いていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記高濃度領域の不純物濃度よりも低く、かつ、前記基板部の不純物濃度よりも高く、かつ、前記ウェル領域と前記基板部とで電位差が生じた場合においても空乏層が発生しないような不純物濃度を有し、前記ウェル領域と前記基板部との電位差により前記基板部に空乏層が発生したときにおいても前記高濃度領域と前記基板部の前記空乏層が発生していない領域とを接続する第１の導電型の中濃度領域を、画素としてさらに有することを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に係り、特にフォトダイオードにより光電変換して得られた電荷を、リング状ゲート電極を持つ信号出力トランジスタからしきい値の変化として出力する構造の固体撮像素子に関する。
【背景技術】
【０００２】
従来より固体撮像素子としてＣＭＯＳセンサが知られている（例えば、特許文献１参照）。図１７はこの従来の固体撮像素子の１画素分の一例の等価回路図を示す。同図において、画素１は入射する被写体光を光電変換して電荷として蓄積するフォトダイオード２と、フォトダイオード２に蓄積された電荷を転送するＰチャネルＭＯＳ型電界効果トランジスタで構成された転送トランジスタ３と、ＰチャネルＭＯＳ型電界効果トランジスタで構成されたリセットトランジスタ４と、転送トランジスタ３により転送された電荷を増幅して画素信号出力線１６へ出力するＮチャネルＭＯＳ型電界効果トランジスタで構成された増幅用トランジスタ５とを有している。
【０００３】
トランジスタ５、３のゲートはゲート配線１２、１３に接続され、リセットトランジスタ４のソースはリセット供給配線１４に接続されている。また、画素信号出力線１６は負荷１０に接続されると共に、スイッチ６及びキャパシタ７を直列に介して接地され、かつ、スイッチ８及びキャパシタ９を直列に介して接地されている。すなわち、画素信号出力線１６には負荷１０がつながっており、キャパシタ７、９に光信号出力時とリセット信号出力時の負荷電圧を記憶できるようになっている。
【０００４】
このＣＭＯＳセンサを構成する画素１は、フォトダイオード２の蓄積電荷を全画素一斉に転送トランジスタ３を通して増幅用トランジスタ５のウェル拡散層１５に転送し、転送された電荷量に応じてウェル１５の電位が変わるので、しきい値電圧の変化あるいはオン抵抗の変化として電気的な信号として取り出すものである。
【０００５】
ここで、各ＭＯＳ型電界効果トランジスタの特性として、転送トランジスタ３はゲート配線１３の電位がハイレベルのときオフ、ローレベルのときオンとなり、リセットトランジスタ４はゲート配線１２の電位がローレベルのときオン、ミドルレベル、ハイレベルのときそれぞれオフ、増幅用トランジスタ５はゲート配線１２の電位がローレベル、ミドルレベルのときはそれぞれオフ、ハイレベルのときにオンとなるようにしきい値電圧が設定されているものとする。
【０００６】
この従来の固体撮像素子の駆動方法について、図１８のタイミングチャートを併せ参照して説明する。まず、図１８（Ｂ）、（Ａ）に示すように、全画素のゲート配線１２、１３の電位が時刻ｔ１で共にローレベルになり、これによりオン状態とされたリセットトランジスタ４のドレイン、ソースを介してフォトダイオード２とウェル１５の両方の電荷が排出されリセットされる。その後、時刻ｔ２で図１８（Ａ）に示すように、全画素のゲート配線１３の電位がハイレベルとなり、同図（Ｂ）に示すように時刻ｔ３でゲート配線１２の電位がミドルレベルとなり、全画素のフォトダイオード２に一斉に光信号電荷の蓄積が開始される。
【０００７】
所定の蓄積時間終了後、図１８（Ａ）に示す時刻ｔ４で全画素のゲート配線１３の電位がローレベルとなり、転送トランジスタ３がオンとされることにより、全画素でフォトダイオード２の光信号電荷がオン状態の転送トランジスタ３を通して増幅用トランジスタ５のウェル拡散層１５へ転送され、転送終了後の時刻ｔ５でゲート配線１３の電位はハイレベルになる。
【０００８】
この後読み出し処理は全画素から各行毎の順次読み出しとなる。ここで、ゲート配線１２の電位を図１８（Ｂ）に示すように時刻ｔ６でハイレベルにすると、増幅用トランジスタ５がオンとなり、光信号電荷に応じた出力を画素信号出力線１６に出し、図１８（Ｄ）にハイレベルで模式的に示すオン状態のスイッチ６（このときスイッチ８はオフ）を通して、キャパシタ７に記憶する。続いて、図１８（Ｂ）に示すように時刻ｔ７でゲート配線１２の電位がローレベルになり、ウェル１５の電荷が排出される。
【０００９】
その後の時刻ｔ８で、再びゲート配線１２の電位をハイレベルにすると、画素信号出力線１６にリセット時の信号出力が出され、図１８（Ｃ）にハイレベルで模式的に示すオン状態のスイッチ８（このときスイッチ６はオフ）を通して、キャパシタ９に記憶される。これで画素１からの読み出し処理は終わり、図示されていない減算処理手段を用いて、キャパシタ７、９に記憶された信号を減算処理し、センサ外に出力する。
【００１０】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかるに、上記の従来の固体撮像素子では、フォトダイオード２の信号蓄積時の時刻ｔ３でゲート配線１２の電位をミドルレベルにして、リセットトランジスタ４をオフにしてしまう。この結果、ウェル１５内では結晶欠陥、あるいはゲート酸化膜界面凖位で発生した暗電流が排出されずウェル１５内に蓄積される。その後の時刻ｔ４でゲート配線１３の電位がローレベルになり、フォトダイオード２の電荷がウェル１５に転送されると、上記の暗電流の分が信号に重なってしまい、信号が劣化してしまう。
【００１２】
また、上記の従来の固体撮像素子では、信号読み出し中にフォトダイオード２で信号蓄積ができないという問題がある。更に、リセットトランジスタ４を設けたために、画素のトランジスタ数が３個と多くなり、開口率が劣化してしまうという問題もある。
【００１３】
本発明は上記の点に鑑みなされたもので、結晶欠陥等によりソース近傍領域に蓄積される暗電流を排出でき、リセット時の残留電荷量のばらつきによるリセット雑音のない信号読み出しが可能な固体撮像素子を提供することを目的とする。
【００１４】
また、本発明は埋め込みフォトダイオードにより光電変換して得られた電荷を、リング状ゲート電極を持つ信号出力トランジスタからしきい値の変化として出力する１画素２トランジスタ構造とすると共に、フォトダイオードの埋め込み領域とリング状ゲート電極下の基板間の分離も確保した構造の固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、第１の発明は、第１の導電型の基板部の表面に設けられた第２の導電型のウェル領域と、ウェル領域に形成された第１の導電型の光電変換領域と、光電変換領域の近傍で、ウェル領域上に絶縁膜を挟んで設けられたリング状ゲート電極と、リング状ゲート電極と光電変換領域の間の、ウェル領域上に絶縁膜を挟んで設けられた転送ゲート電極と、ウェル領域の表面のうち、リング状ゲート電極と転送ゲート電極の領域を除いた部分の少なくとも一部に設けられた、ウェル領域と電気的に一体化した高濃度の第２の導電型のドレイン領域と、リング状ゲート電極の中心開口部に対応するウェル領域中の位置に設けられた第２の導電型のソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周まで達しないようにウェル領域内に設けられた第１の導電型のソース近傍領域と、ソース近傍領域下のソース近傍領域に対応する領域のみに、ウェル領域を挟んで設けられ、基板部に接続する第１導電型の高濃度領域とを、画素として有し、ウェル領域は、リング状ゲート電極下の領域において、ソース近傍領域と高濃度領域との間に設けられてソース近傍領域及び高濃度領域に接する第１の領域と、光電変換領域とソース近傍領域及び高濃度領域との間で、かつ、リング状ゲート電極下まで広げられて形成された第２の領域とからなり、第１の領域における深さ方向の厚さが、第２の領域における深さ方向の厚さよりも薄く、高濃度領域は、リング状ゲート電極下の領域において、ソース近傍領域下の領域における高濃度領域とウェル領域の第１の領域との界面が、ウェル領域の第２の領域のうちリング状ゲート電極下の領域と基板部との界面よりも深さ方向において浅く設けられており、高濃度領域及びウェル領域の第２の領域は、リング状ゲート電極下の領域において、リング状ゲート電極の中心開口部に対して転送ゲート電極側とその反対側とがそれぞれ対称な構造を有し、ソース近傍領域周辺のウェル領域の第２の領域内には、リング状ゲート電極の外周まで達しないように設けられ、かつ、リング状ゲート電極の中心開口部に対して転送ゲート電極側とその反対側とにおいて対称な構造を有すると共に、ウェル領域の不純物濃度よりも高い不純物濃度を有する第２の導電型のバリア層が画素として設けられ、バリア層はウェル領域の第１の領域と接していることを特徴とする。
【００１８】
ここで、第１の導電型の基板は、（１００）面に対して３〜７度傾いていてもよい。また、高濃度領域の不純物濃度よりも低く、かつ、基板部の不純物濃度よりも高く、かつ、ウェル領域と基板部とで電位差が生じた場合においても空乏層が発生しないような不純物濃度を有し、ウェル領域と基板部との電位差により基板部に空乏層が発生したときにおいても高濃度領域と基板部の空乏層が発生していない領域とを接続する第１の導電型の中濃度領域を、画素としてさらに有するようにしてもよい。
【発明の効果】
【００１９】
本発明によれば、１画素２トランジスタ構成であり、光電変換領域で光電変換した電荷を、面積の小さなソース近傍領域に転送するので、従来の固体撮像素子に比べて電荷電圧変換効率が高く、出力を大きくとれ、また、リング状ゲートトランジスタをリセットするときは、ソース近傍領域は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない。
【００２０】
また、本発明によれば、ウェル領域のうち、光電変換領域と共にフォトダイオードを形成している領域部分が、リング状ゲート電極の下にまで伸びるように形成されることにより、分離領域の不純物注入量を増やさずに、フォトダイオードの埋め込み領域である光電変換領域とリング状ゲート電極下の基板間の分離を十分に確保することができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる固体撮像素子の第１の実施の形態の一画素分の構成図を示し、同図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、この固体撮像素子は、ｐ＋型基板２１上にｐ−型エピタキシャル層２２を成長し、このエピタキシャル層２２の表面にｎウェル２３がある。ｎウェル２３上にはゲート酸化膜２４を挟んで第１のゲート電極である平面形状がリング状のゲート電極２５が形成されている。
【００２２】
リング状ゲート電極２５の中心部に対応したｎウェル２３の表面にはｎ＋型のソース領域２６が形成されており、そのソース領域２６に隣接してソース近傍ｐ型領域２７が形成され、更にソース領域２６とソース近傍ｐ型領域２７の外側の離間した位置にはｎ＋型のドレイン領域２８が形成されている。更に、ドレイン領域２８の下のｎウェル２３中には埋め込みのｐ−型領域２９がある。この埋め込みのｐ−型領域２９とｎウェル２３は、図１（Ａ）に示す埋め込みフォトダイオード３０を構成している。
【００２３】
埋め込みフォトダイオード３０とリング状ゲート電極２５との間には、第２のゲート電極である転送ゲート電極３１がある。ドレイン領域２８、リング状ゲート電極２５、ソース領域２６、転送ゲート電極３１には、それぞれメタル配線であるドレイン電極配線３２、リング状ゲート電極配線３３、ソース電極配線（出力線）３４、転送ゲート電極配線３５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜３６が形成されており、その遮光膜３６の埋め込みフォトダイオード３０に対応した位置には開口部３７が穿設されている。この遮光膜３６は金属、あるいは有機膜等で形成される。光は、開口部３７を通して埋め込みフォトダイオード３０に達して光電変換される。
【００２４】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域４１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素４２を代表として等価回路で表現している。この画素４２は、リング状ゲートＭＯＳＦＥＴ４３と、フォトダイオード４４と、転送ゲートＭＯＳＦＥＴ４５とからなり、リング状ゲートＭＯＳＦＥＴ４３のドレインがフォトダイオード４４のｎ側端子とドレイン電極配線４６（図１の３２に相当）に接続され、転送ゲートＭＯＳＦＥＴ４５のソースがフォトダイオード４４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ４３のバックゲートに接続されている。
【００２５】
なお、上記のリング状ゲートＭＯＳＦＥＴ４３は、図１（Ｂ）ではリング状ゲート電極２５直下のソース近傍ｐ型領域２７をゲート領域とし、ｎ＋型のソース領域２６及びｎ＋型のドレイン領域２８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ４５は、図１（Ｂ）では転送ゲート電極３１直下のｎウェル２３をゲート領域、フォトダイオード３０の埋め込みのｐ−型領域２９をソース領域、ソース近傍ｐ型領域２７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００２６】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路４７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ４８に供給される。垂直シフトレジスタ４８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００２７】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ４８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線４９（図１の３３に相当）を介してリング状ゲート電位制御回路５０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線５１（図１の３５に相当）を介して転送ゲート電位制御回路５２に接続され、各画素のドレイン電極は、ドレイン電極配線４６（図１の３２に相当）を介してドレイン電位制御回路５３に接続されている。上記の各制御回路５０、５２、５３には垂直シフトレジスタ４８の出力信号が供給される。
【００２８】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路５３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ４８の両方と接続して表現している。
【００２９】
画素４２のリング状ゲートＭＯＳＦＥＴ４３のソース電極は、ソース電極配線５４（図１の３４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路５５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路５６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００３０】
信号読み出し回路５６は次のように構成されている。画素４２の出力はリング状ゲートＭＯＳＦＥＴ４３のソースから行われ、出力線５４には負荷、例えば電流源５７が繋がっている。従って、ソースフォロア回路となっている。電流源５７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ５８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ５８から出力するようになっている。
【００３１】
このような信号読み出し回路５６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路５６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ５９から出力される信号によりスイッチング制御される。
【００３２】
この構成の固体撮像素子では、埋め込みのフォトダイオード４４（図１（Ａ）の３０）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域（図１（Ｂ）の２９）にホールが蓄積される。このとき、転送ゲートＭＯＳＦＥＴ４５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００３３】
上記の露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で全画素で行われ、一定期間の露光後、続いて、フレームスタート信号発生回路４７から新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に転送ゲートＭＯＳＦＥＴ６５がオン状態とされて、画素４２のフォトダイオード４４を含む画素敷き詰め領域４１内の全画素のフォトダイオードからソース近傍ｐ型領域（図１（Ｂ）の２７、図２ではリング状ゲートＭＯＳＦＥＴ４３のバックゲート）にホールを転送する。その後、全画素の電荷が電荷転送期間のタイミングで信号読み出し回路５６に一斉に転送される。その後、信号読み出し回路５６により、読み出し期間内で、順次各画素からの信号が読み出される。
【００３４】
信号読み出し時には、まず、スイッチＳＷ１、ｓｃ２がオフ、スイッチＳＷ２、ｓｃ１がオンとされ、リング状ゲートＭＯＳＦＥＴ４３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ４３のソース電位（Ｖｇ１−Ｖｔｈ１）がキャパシタＣ１に記憶される。ここで、Ｖｇ１はリング状ゲートＭＯＳＦＥＴ４３のゲート電位、Ｖｔｈ１はソース近傍ｐ型領域２７にホールがある状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。
【００３５】
次に、スイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路５５から出力されるソース電位を所定の高電位に上げる（このとき、リング状ゲートＭＯＳＦＥＴ４３がオンして電流が流れないような電位設定にすることが望ましい。）。この結果、ソース近傍ｐ型領域２７のポテンシャルが上昇し、ｎウェル２３のバリアを越えてホールがエピタキシャル層２２に排出される（リセット）。
【００３６】
続いて、再び信号読み出し状態にするが、今度はスイッチｓｃ１はオフ、スイッチｓｃ２はオンとし、リング状ゲート電極の電位はＶｇ１とする。しかし、このときは直前の期間でホールが基板に排出されていて、ソース近傍ｐ型領域２７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、（Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域２７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。このソース電位はスイッチｓｃ２を介してキャパシタＣ２に記憶される。
【００３７】
差動アンプ５８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ５８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ５９から出力される、画素４２のｔ列目の出力パルスに基づき、出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に差動アンプ５８からのホール電荷によるしきい値変化分が、画素４２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００３８】
なお、リセット時のソース電極配線５４の電位供給は、ソース電位制御回路５５から供給する以外の次の方法もある。すなわち、図２のスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線５４をフローティングにすると共に、リング状ゲートＭＯＳＦＥＴ４３をリング状ゲート電極配線４９の高電位にしてオン状態とし、ソース電極にドレインから電流が供給し、ソース電極電位を上昇させる。この結果、ソース近傍ｐ型領域２７のポテンシャルが持ち上げられ、ｎウェル２３のバリアを越えて、ホールがｐ型エピタキシャル層２２に排出される（リセット）。
【００３９】
このような動作をする固体撮像素子は、図２に示すように、１つの画素４２にトランジスタ４３及び４５が配置された１画素２トランジスタ構成であり、上記のようにフォトダイオード４４で光電変換した電荷を、オンとされた転送ゲートＭＯＳＦＥＴ４５を通して、全画素一斉にリング状ゲートＭＯＳＦＥＴ４３のバックゲート（図１（Ｂ）のソース近傍ｐ型領域２７）に転送するので、グローバルシャッタ機能を実現でき、また、光電変換された電荷は面積の小さなソース近傍ｐ型領域２７に転送されるので、特許文献１記載の従来の固体撮像素子に比べて電荷電圧変換効率が高く、出力を大きくとれる。
【００４０】
また、１画素あたりのトランジスタ数が特許文献１記載の固体撮像素子よりも少ないので、画素面積内のフォトダイオードの面積比率を上げられることも、信号出力が大きくなることに寄与する。更に、リング状ゲートＭＯＳＦＥＴ４３をリセットするときは、ソース近傍ｐ型領域２７は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない、などの特長を有する。
【００４１】
しかしながら、図１に示した実施の形態は、フォトダイオード３０の埋め込みｐ-型領域２９を取り囲んでいるｎウェル２３の深さと、リング状ゲート電極２５の下のｎウェル２３の深さとが異なっているため、フォトダイオード３０の深いところでは、ｎウェル２３の分離幅が非常に狭くなってしまい、フォトダイオード３０とｐ型エピタキシャル層２２との分離の幅を十分にとれないという問題がある。
【００４２】
フォトダイオード３０とリング状ゲート電極２５の分離幅であるが、図１に示す構造ではたかだか転送ゲート電極３１のゲート長とほぼ同じだけの距離しかない。例えば０.２５μｍルールのトランジスタであれば０.２５μｍ程度になる。この分離はイオン注入装置により作るが、このとき注入量が少ないと、不純物濃度が薄くなり、分離がうまくいかず、フォトダイオード３０に蓄積したホールが基板に流出してしまう。
【００４３】
そこで、短い分離幅でも十分分離できるようにするために、ｎウェル２３のフォトダイオードとｐ-型エピタキシャル層２２との分離領域の不純物濃度を上げるという方法が考えられる。しかし、注入量を増やしすぎると、分離幅がマスクで設定した以上に基板水平方向に広がってしまい、フォトダイオード３０の埋め込みｐ−領域２９が減り、電荷蓄積量が減少してしまう。
【００４４】
この基板水平方向に広がる性質は、イオン注入法の性質であり、注入エネルギーが高いほど広がり易い。例えば、１ＭｅＶ程度のエネルギーで不純物を注入すると、不純物プロファイルにガウス分布近似を用いた場合、水平方向の標準偏差σは０.３μｍ程度となるが、固体撮像素子が微細化された場合、この広がりの影響は無視できなくなる。注入量が多くなるほど、構方向広がりは大きくなるので、むやみに注入量を増やすわけにはいかない。また、注入後、例えば９００度の熱で活性化を行うが、そのとき不純物濃度が濃いほど拡散する傾向が強いので、やはりフォトダイオード３０の埋め込みｐ−領域２９が減ってしまう。
【００４５】
ここで、上記の実施の形態の製造方法について、図３の断面図と共に説明する。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。なお、ｎウェルの注入は製造工程の初期に行われるので、ゲート電極などはまだ形成されていない状態であるが、位置関係を明確にするために、図３ではまだ作られていない注入領域２６、２７、あるいはリング状ゲート電極２５、転送ゲート３１などは破線で示してある。
【００４６】
ｎウェルはイオン注入により作るが、図３の形状を作るためにはｎウェル全体を４つの領域に分け、４回レジスト露光プロセスを行い、イオン注入を行う必要がある。具体的な製造プロセスは以下のようになる。
【００４７】
最初に、領域Iを露光してレジストに開口部を作り、その開口部を通してｎウェル２３１（I）を形成するためのイオン注入を行う。注入領域が基板表面から深くなっているので、５００ＫｅＶ〜２ＭｅＶ程度の高エネルギーイオン注入を行う。続いて、領域IIを露光してレジストに開口部を作り、その開口部を通してｎウェル２３２（II）を形成するためのイオン注入を行う。ｎウェル２３２は深さ方向に広く分布しているので、注入は１回ではなくエネルギーを変えて複数回行われる。深いところは領域Ｉと同じように高エネルギーイオン注入を行う。
【００４８】
次に、領域IIIを露光してレジストに開口部を作り、その開口部を通してｎウェル２３３（III）を形成するためのイオン注入を行う。そして、領域IVを露光してレジストに開口部を作り、その開口部を通してｎウェル２３４(IV)を形成するためのイオン注入を行う。
【００４９】
さて、上記の構造では、図３に示すように、フォトダイオードの側面を形成している領域Iはリング状ゲート電極２５の下まで伸びていない。その結果、領域IIの幅を十分とれず、ホールを保持できないという問題が発生する。
【００５０】
そこで、本発明の第２の実施の形態では、ｎウェル２３２の幅をリング状ゲート電極２５の下まで広げ、領域IVと一体化することでこの問題を解決する。図４にその様子を示す。同図中、図３と同一構成部分には同一符号を付し、その説明を省略する。具体的な製造プロセスは以下のようになる。
【００５１】
最初に、領域Iを露光してレジストに開口部を作り、その開口部を通してｎウェル２３１（I）を形成するためのイオン注入を行う。注入領域が基板表面から深くなっているので、５００ＫｅＶ〜２ＭｅＶ程度の高エネルギーイオン注入を行う。続いて、領域II’を露光してレジストに開口部を作り、その開口部を通してｎウェル２３５（II）を形成するためのイオン注入を行う。ここで、図４の領域II’は、図３の領域IIと領域IVの両方の領域である。
【００５２】
また、ｎウェル２３５は深さ方向に広く分布しているので、注入は１回ではなくエネルギーを変えて複数回行われる。深いところは領域Ｉと同じように高エネルギーイオン注入を行う。次に、領域IIIを露光してレジストに開口部を作り、その開口部を通してｎウェル２３３（III）を形成するためのイオン注入を行う。これにより、図４に２３６で示すように、領域IIと領域IIIとが重なっている部分が生じる。
【００５３】
この構造には次のような特徴がある。
（１）フォトダイオードのｐ型埋め込み領域２９とｐ型エピタキシャル層２２との分離幅を十分大きくとれ、ｎウェルの濃度を増やすことなく分離特性が改善する。
（２）領域IVの露光、注入をしなくて済み、工程が短縮される。
（３）図３では領域IIと領域IIIの重なりはなかったが、本実施の形態では重なりが生じる。この重なり部分２３６は不純物濃度が周辺よりも高くなる。この不純物濃度の高い領域２３６はフォトダイオードに蓄えられた電荷が転送ゲート電極３１の電位に無関係に、ｎウェル２３５中を通ってソース近傍ｐ型領域２７に達することを防止するバリア層として機能する。
【００５４】
このバリア層（重なり部分）は図４に示すように、リング状ゲート電極２５の外に出る構造も可能ではあるが、第３の実施の形態では、領域IIIの露光範囲を狭めて、図５に２３７で示すように、リング状ゲート電極２５の外周内に設定する構造にし、転送ゲー卜電極３１側と反対側を対称な構造にする。これにより、図５に２３８で示すように、領域IIと領域IIIとが重なっている部分が生じる。この実施の形態では、トランジスタ特性がより安定する。
【００５５】
図６は本発明の第４の実施の形態のウェル注入範囲説明用断面図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明を省略する。図５の第３の実施の形態の構造では、ｎウェル２３１とｎウェル２３５との境界で分離幅が狭い部分が残っている。従って、より効果的にするために、第４の実施の形態では、図６に示すように、領域I'の範囲を、リング状ゲート電極２５の中心開口部及びその周辺を残して拡大したものである。具体的な製造プロセスは以下のようになる。
【００５６】
最初に、領域I’を露光してレジストに開口部を作り、その開口部を通してｎウェル２３９（I）を形成するためのイオン注入を行う。注入領域が基板表面から深くなっているので、５００ＫｅＶ〜２ＭｅＶ程度の高エネルギーイオン注入を行う。続いて、領域II’を露光してレジストに開口部を作り、その開口部を通してｎウェル２３５（II）を形成するためのイオン注入を行う。
【００５７】
また、ｎウェル２３５は深さ方向に広く分布しているので、注入は１回ではなくエネルギーを変えて複数回行われる。深いところは領域Ｉ’と同じように高エネルギーイオン注入を行う。次に、領域IIIを露光してレジストに開口部を作り、その開口部を通してｎウェル２３７（III）を形成するためのイオン注入を行う。これにより、図６に２４０で示すように、領域II’と領域IIIとが重なっている部分が生じる。
【００５８】
この実施の形態では、図６に示すように、フォトダイオードの底を形成している領域Ｉ’の注入範囲もリング状ゲート電極２５の下まで伸ばすようにしているので、ｎウェル２３９とｎウェル２３５との境界で分離幅が狭い部分をなくすことができる。
【００５９】
このように、フォトダイオードを形成するウェル注入範囲がリング状ゲート電極下まで広がった構造を持つ固体撮像素子の断面図を図７、図８及び図９に示す。図７〜図９中、図１、図４〜図６と同一構成部分には同一符号を付し、その説明を省略する。図７は図４に示したウェル注入方法によりｎウェル２３ａが形成された本発明の固体撮像素子の第２の実施の形態の断面図、図８は図５に示したウェル注入方法によりｎウェル２３ｂが形成された本発明の固体撮像素子の第３の実施の形態の断面図、図９は図６に示したウェル注入方法によりｎウェル２３ｃが形成された本発明の固体撮像素子の第４の実施の形態の断面図を示す。
【００６０】
ところが、第２乃至第４の実施の形態のように、フォトダイオードを形成するウェル注入範囲をリング状ゲート電極下まで広げるような構造にすることは別の問題を生む。この問題について図１０と共に説明する。
【００６１】
図１０において、ソース近傍ｐ型領域２７の下のｐ-型エピタキシャル層２２は、不純物濃度が１Ｅ１５ｃｍ−３台と低くなっている。ｐ-型エピタキシャル層２２はｐ+基板２１を通して０Ｖに、ｎウェル２３はドレイン２８を通して電源電圧Ｖｄｄに接続されている。ｐ-型エピタキシャル層２２とｎウェル２３の接合部で空乏層が発生するが、その空乏層は図１０に３９で示すように、濃度の薄いｐ-型エピタキシャル層２２においてより広がる。
【００６２】
そこで、フォトダイオードの側面を形成するｎウェル２３の領域を広げた図１０においては、ソース近傍ｐ型領域２７の下のｐ-型エピタキシャル領域がｎウェル２３に挟まれ狭くなっており、ｎウェル２３周辺のｐ-型エピタキシャル層２２の空乏層３９がソース近傍ｐ型領域２７の下のｐエピタキシャル領域でつながってしまう。その結果、ソース近傍ｐ型領域２７の電位が持ち上がってしまう。
【００６３】
この電位の持ち上がり自体は、持ち上がり効果を含めてデバイス設計すれば問題にはならない。だが、その持ち上がりがウェハ内、ウェハ間でばらついてしまい、リング状ゲートトランジスタの特性がばらつきとなり、画像品質の劣化、あるいは歩留まりの低下になってしまうという問題が発生する。
【００６４】
この持ち上がりがばらつく理由は次のように説明できる。
【００６５】
フォトダイオードの深さは深いほど感度がよくなる。従って、フォトダイオードを形成するｎウェル２３の領域I，I'（図４、図５の２３１，図６の２３９）と領域II，II'（図４の２３２、図５、図６の２３５）の深い部分はエネルギーを高くして注入する。その値は例えば５００ＫｅＶ〜２ＭｅＶといった範囲である。このような高エネルギーのイオン注入をする場合は、当然露光プロセスに使用するレジストの厚さも厚くなる。例えば２μｍ〜５μｍといった範囲である。
【００６６】
ところで、通常、シリコンウェハは（１００）面を使うことが多いが、（１００）面のシリコンウェハにイオン注入を行うときには基板に垂直（法線方向から０度）ではなく、法線方向から７度傾けて注入することが多い。その理由は、０度で注入すると、チャネリングと呼ばれる現象がおき、不純物分布が深さ方向にばらつくからである。ところが、高エネルギーのイオン注入を行う場合、レジスト厚が厚くなるので、７度という小さな角度でもレジストによる陰ができ、レジストパターン通りに注入が行われないという問題がある。
【００６７】
例えば、図１１に示すように、シリコンウェハ上のレジスト６１に設けた開口部６２を通して、（１００）面のシリコンウェハの法線方向から７度傾けて不純物をイオン注入して、シリコンウェハに拡散層などを形成するような場合、レジスト６１の膜厚が３μｍあると、０.３６μｍ分イオン注入が行われない陰ができる。これは０．３５μｍルール以下の微細なプロセスでは非常に大きな値で問題である。
【００６８】
従って、イオン注入は基板と垂直の方向から行う必要があるが、そのようにするとチャネリングが発生する。チャネリングの状況はウェハの切り出し時のちょっとした傾きやイオン注入装置の癖などにより、ウェハ内、ウェハ間でずいぶんと変わってしまう。つまり、ｎウェルの深さがばらつくことになり、それがソース近傍ｐ型領域のポテンシャルのばらつきにつながり、最終的にリング状ゲートＭＯＳＦＥＴの特性がウェハ内、ウェハ間でばらつくことになる。
【００６９】
これを避けるための一つの方法が、ウェハの切り出し角度を傾ける方法である。この技術については例えば特開昭６１−１４４０１７号公報に記述があり、イオン注入のチャネリングを抑えられることが開示されている。シリコン基板に関しては、例えば特開平４−３４３４７９号公報に（１００）面から３〜７度傾けた基板にイオン注入し、拡散容量のばらつきを抑える技術について開示されている。
【００７０】
本発明のようにｎウェルの領域II又はII'をリング状ゲート電極２５の下のソース側に広げた場合にも（１００）面に３〜７度傾けたこの技術を適用すれば、チャネリングを抑制でき、ソース近傍領域電位のばらつきを抑制できる。一般に、４度傾けたシリコンウェハは広く流通しているので、容易に手に入れることができる。このようなシリコンウェハにエピタキシャル層を形成して固体撮像素子を形成すればよい。そのような対策を施した固体撮像素子を図１２に示す。
【００７１】
図１２は本発明の固体撮像素子の第５の実施の形態の断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１２において、ｎウェル２３ｄは図４又は図５に示したｎウェル作成方法で、４度傾けた基板２１’に対して、垂直方向からイオン注入して作成したｎウェルである。
【００７２】
また、図１０と共に説明した問題の別の解決方法は、空乏化しているｐ-型エピタキシャル層２２の領域に、ｐ型の不純物を空乏化しない程度に導入し、例えば図１３に示すように、ｐ+領域６６からｐ-型エピタキシャル層２２の空乏層６８のない領域（空乏化していない領域）をつなぐ領域であるｐ型領域６７の濃度を上げる。そのためには、図１４に示す領域Vにレジスト開口部を形成し、ｐ型になるボロンをイオン注入すればよい。なお、図１４中、図５と同一構成部分には同一符号を付し、その説明を省略する。
【００７３】
図１４において、まず、領域Iを露光してレジスタに開口部を作り、その開口部を通してｎウェル２３１（I）を形成するためのイオン注入を行う。注入領域が基板表面から深くなっているので、５００ｋｅＶ〜２ＭｅＶ程度の高エネルギーイオン注入を行う。続いて、領域II'を露光してレジスタに開口部をつくり、その開口部を通してｎウェル２３５（II'）を形成するためのイオン注入を行う。ｎウェル２３５は深さ方向に広く分布しているので、イオン注入は１回ではなく、エネルギーを変えて複数回行われる。深い所は、領域Iと同じように高エネルギーイオン注入を行う。
【００７４】
続いて、領域IIIを露光してレジスタに開口部をつくり、その開口部を通してｎウェル２３７及び２３８を形成するためのイオン注入を行う。ｎウェル２３８は領域IIとIIIとが重なっている不純物濃度の高い部分である。更に、領域Vを露光してレジスタに開口部をつくり、その開口部を通してｐ型領域６６、６７を形成するためのボロンのイオン注入を行う。ここで、高濃度のｐ+領域６６は領域全体の電位が安定するように、イオン注入のドーズ量を５Ｅ１７〜５Ｅ１８ｃｍ-3とし、ｐ型領域６７の濃度は空乏化しない程度でよいので、ドーズ量１Ｅ１６〜５Ｅ１７ｃｍ-3とする。このようにして、図１３の本発明の固体撮像素子の第６の実施の形態の断面構造とすることにより、リング状ゲート電極２５の下のソース近傍ｐ型領域２７の電位ばらつきを抑制できる。
【００７５】
次に、本発明の他の実施の形態について説明する。図１５は本発明になる固体撮像素子の第１の実施の形態の変形例の断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１５と図１の構造の違いは、ソース近傍ｐ型領域２７の内側にリング状のｐ＋型領域７１が形成されると共に、転送ゲート電極３１の下からリング状ゲート電極２５の下までの基板表面の、ソース領域２６、ドレイン領域２８よりも浅い位置にｐ-型のしきい値調整層７２があることである。ｐ＋型領域７１は、ソース近傍ｐ型領域２７に転送される電荷をｐ＋型領域７１に集中させて感度を向上させるためのもので、例えばリング状ゲート電極３１のセルフアラインで作成される。
【００７６】
また、しきい値調整層７２はＮウェル２３と反対導電型のｐ型でできているため、埋め込みチャネルを形成する。埋め込みチャネルはゲート酸化膜界面と離れたシリコン基板内を電荷が通過するので、雑音が少ないという利点がある。更に、図１５ではしきい値調整層７２はリング状ゲート電極２５の下の基板にも形成されており、ソース近傍ｐ型領域２７まで雑音の少ないチャネルを提供することができる。埋め込むチャネルには雑音を下げるという効果が期待できるため、図１５の固体撮像素子では転送ゲート電極３１の下だけではなく、リング状ゲート電極２５の下までしきい値調整層７２を延ばしている。
【００７７】
図１６は本発明になる固体撮像素子の第７の実施の形態の断面図を示す。この実施の形態は図１５の構造を図１２に示した実施の形態に適用したものである。この実施の形態では（１）フォトダイオードを形成しているＮウェル２３ｄをリング状ゲート電極２５の下まで伸ばして、フォトダイオードとｐ-型エピタキシャル層２２との分離特性を向上させている。また、Ｎウェル２３ｄを形成する過程で、ソース近傍ｐ型領域２７の近くにＮ型の濃度の高い領域２３８を作り、バリア層としている。また、（２）基板に３〜７度傾けたものを使い（図１６では４度傾け基板２１’）、リング状ゲートＭＯＳＦＥＴの特性ばらつきを減らす構造である。
【００７８】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば半導体の導電型であるｐ型、ｎ型を各実施の形態とは反対導電型に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
【図面の簡単な説明】
【００７９】
【図１】本発明の固体撮像素子の第１の実施の形態の一画素分の平面図、及びＸ−Ｘ’線に沿う縦断面図である。
【図２】図１の固体撮像素子の全体構成を電気等価回路で示した図である。
【図３】図１の固体撮像素子のｎウェル構造とその形成方法を説明する断面図である。
【図４】本発明の固体撮像素子のｎウェル構造とその形成方法を説明する断面図（その１）である。
【図５】本発明の固体撮像素子のｎウェル構造とその形成方法を説明する断面図（その２）である。
【図６】本発明の固体撮像素子のｎウェル構造とその形成方法を説明する断面図（その３）である。
【図７】本発明の固体撮像素子の第２の実施の形態の断面図である。
【図８】本発明の固体撮像素子の第３の実施の形態の断面図である。
【図９】本発明の固体撮像素子の第４の実施の形態の断面図である。
【図１０】フォトダイオードを形成するウェル注入範囲をリング状ゲート電極下まで広げた構造とした固体撮像素子の問題を説明する断面図である。
【図１１】角度を持ったイオン注入の影響を説明する図である。
【図１２】本発明の固体撮像素子の第５の実施の形態の断面図である。
【図１３】本発明の固体撮像素子の第６の実施の形態の断面図である。
【図１４】図１３の固体撮像素子のｎウェル構造とその形成方法を説明する断面図である。
【図１５】しきい値調整層を備える固体撮像素子の一例の断面図である。
【図１６】本発明の固体撮像素子の第７の実施の形態の断面図である。
【図１７】従来の固体撮像素子の１画素分の一例の等価回路図である。
【図１８】図１７の動作説明用タイミングチャートである。
【符号の説明】
【００８０】
２１  ｐ＋型基板
２１’  ４度傾けｐ＋型基板
２２  ｐ−型エピタキシャル層
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３１〜２３５  ｎウェル
２４  ゲート酸化膜
２５  リング状ゲート電極
２６  ｎ＋型ソース領域
２７  ソース近傍ｐ型領域
２８  ｎ＋型ドレイン領域
２９  埋め込みｐ−型領域
３０、４４  フォトダイオード
３１  転送ゲート電極
３２、４６  ドレイン電極配線
３３、４９  リング状ゲート電極配線
３４、４４  ソース電極配線（出力線）
３５、４１  転送ゲート電極配線
４１  画素敷き詰め領域
４２  画素
４３  リング状ゲートＭＯＳＦＥＴ
４５  転送ゲートＭＯＳＦＥＴ
７１  ｐ型領域
７２  ｐ-しきい値調整層
【図１】
0004779575.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004779575.tif 000017
【図１７】
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【図１８】
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