(57)【特許請求の範囲】
【請求項１】
第１の電位にドレインが接続され第１導電型ＭＯＳトランジスタである主トランジスタと、
前記主トランジスタのソースと第２の電位との間に接続された第１のスイッチ回路と、
ソースが前記主トランジスタのソースと共通である第１導電型ＭＯＳトランジスタであるダミートランジスタと、
前記ダミートランジスタのドレインと前記第１の電位または前記第２の電位との間に接続された第２のスイッチ回路と、
を備えることを特徴とする半導体装置。
【請求項２】
第１の電位にドレインが接続され、第１導電型ＭＯＳトランジスタである主トランジスタと、
前記主トランジスタのソースと第２の電位との間に接続された第１のスイッチ回路と、
ドレインが前記主トランジスタのドレインと共通である第１導電型ＭＯＳトランジスタであるダミートランジスタと、
前記ダミートランジスタのソースと前記第１の電位または前記第２の電位との間に接続された第２のスイッチ回路と、
を備えることを特徴とする半導体装置。
【請求項３】
前記第１のスイッチ回路および第２のスイッチ回路は、前記主トランジスタがオフしたときに、オフすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のスイッチ回路および第２のスイッチ回路は、ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記主トランジスタの閾値より閾値が高いＭＯＳトランジスタであることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミートランジスタのリーク電流を低減する半導体装置に関するものである。
【背景技術】
【０００２】
近年、アナログ・ディジタル部の混載化が進むとともにICの低消費電力化が非常に重要となっている。したがって、この低電源電圧化に伴って、低い閾値のトランジスタの使用頻度が高くなっている。
【０００３】
しかしながら、低い閾値のトランジスタでは、ソース・ドレイン間に大きな電圧がかかると、オフ時(ゲート電圧を下げても)にも数μAのオーダでリーク電流が生じる。このリーク電流が、低い閾値のトランジスタを使用する際に問題となる。
【０００４】
また、アナログ回路を設計する際には、プロセスばらつきによる回路特性の劣化が問題となる。したがって、プロセスばらつきによる回路特性の劣化を抑えるために、一般的に使用するトランジスタに対してダミートランジスタを付加する。
【０００５】
しかし、このダミートランジスタのソース・ドレイン間に大きな電圧が印加された場合、結線の仕方によってはダミートランジスタを介してリーク電流が流れることとなる。したがって、このリーク電流に対する対策が必要となる。
【０００６】
ここで、従来、トランジスタのオフ時のリーク電流を抑えるために、グランド(もしくは電源)に対してリーク電流を遮断するためのスイッチ(例えば、閾値の高い低リーク電流トランジスタ)を挿入する手法が用いられる。ダミートランジスタを付加した場合に、このダミートランジスタのソース・ドレイン間に大きな電圧が印加されないようにすればリーク電流を抑えることができる。しかし、この場合、ソース／ドレインと基板との間に大きな寄生容量が形成されるため、高周波における利得およびNF（Noise Figure：雑音指数）が劣化する。
【０００７】
また、メインのトランジスタと共通でないソースもしくはドレインをゲートとともに基板と同電位にしても、ソース／ドレインと基板との間の寄生容量を低減することができる。  
しかし、仮に該スイッチをオフにしても、メインの該トランジスタのソース・ドレイン間に電位差が生じると該ダミートランジスタを介して電源とグランドとの間にリーク電流が流れることとなる。
【０００８】
これにより、例えば、携帯電話などの通信システムにおける待機電力が増大するという問題があった。
【０００９】
上記従来の半導体装置であるスイッチ回路には、スイッチ回路の一方の端子と他方の端子との間に、各々のゲートに制御信号が入力される２つの同一導電型の電界効果トランジスタを直列に接続するとともに、一方のトランジスタのソースおよび他方のトランジスタのドレインと定電位点との間に上記制御信号により制御されるスイッチ素子を接続し、上記スイッチ回路のオフ時に一方のトランジスタのソースおよび他方のトランジスタのドレインの電位を上記定電位点に固定するものがある（例えば、特許文献１参照。）。これにより、オン抵抗を小さくするために低い閾値の電界効果トランジスタを用いたスイッチ回路において、リーク電流を抑制するものである。
【００１０】
しかし、上記従来の半導体装置は、プロセスばらつきによる回路特性の劣化を低減するためのダミートランジスタについては言及されておらず、このダミートランジスタのリーク電流を抑制するものではない。
【００１１】
以上のように、上記従来技術によっては、半導体装置のプロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減することできないという問題があった。
【特許文献１】特開２００５−２６８８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記課題を解決するものであり、半導体装置のプロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る半導体装置は、第１の電位にドレインが接続され第１導電型ＭＯＳトランジスタである主トランジスタと、前記主トランジスタのソースと第２の電位との間に接続された第１のスイッチ回路と、ソースが前記主トランジスタのソースと共通である第１導電型ＭＯＳトランジスタであるダミートランジスタと、前記ダミートランジスタのドレインと前記第１の電位または前記第２の電位との間に接続された第２のスイッチ回路と、を備えることを特徴とする。
【００１４】
本発明の他の態様に係る半導体装置は、第１の電位にドレインが接続され、第１導電型ＭＯＳトランジスタである主トランジスタと、前記主トランジスタのソースと第２の電位との間に接続された第１のスイッチ回路と、ドレインが前記主トランジスタのドレインと共通である第１導電型ＭＯＳトランジスタであるダミートランジスタと、前記ダミートランジスタのソースと前記第１の電位または前記第２の電位との間に接続された第２のスイッチ回路と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の一態様に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の一態様に係る半導体装置は、プロセスばらつきを低減するダミートランジスタに流れる電流をオン・オフするスイッチ回路を制御することにより、該ダミートランジスタを介して流れるリーク電流を低減する。
【００１７】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１８】
図１は、本発明の実施例１に係る半導体装置の要部の構成を示す回路図である。
【００１９】
なお、第１の電位を電源電位、第２の電位を接地電位、第１導電型をｎ型、第２導電型をｐ型とした場合について説明するが、導電型を逆にした場合でも回路の極性を逆にすることにより同様に適用される。
【００２０】
図１に示すように、半導体装置１００は、第１の電位である電源電位ＶＤＤにドレインｙが接続された第１導電型（ｎ型）ＭＯＳトランジスタである主トランジスタ１と、この主トランジスタ１のソースｘと第２の電位である接地電位との間に接続された第１のスイッチ回路２と、ソースが主トランジスタ１のソースｘと共通であるｎ型ＭＯＳトランジスタである第１のダミートランジスタ３と、ドレインが主トランジスタ１のドレインｙと共通であるｎ型ＭＯＳトランジスタである第２のダミートランジスタ４と、第１ダミートランジスタ３のドレイン、第２のダミートランジスタ４のソースと接地電位との間に接続された第２のスイッチ回路５と、を備える。
【００２１】
主トランジスタ１の基板端子ｚは第１、第２のダミートランジスタ３、４の基板端子と接続されている。
【００２２】
第１のダミートランジスタ３のドレインはゲートに接続されるとともに、基板端子に接続されている。
【００２３】
第２のダミートランジスタ４のソースはゲートに接続されるとともに、基板端子に接続されている。
【００２４】
このように第１、第２のダミートランジスタ３、４が設けられていることにより、プロセスばらつきによる半導体装置１００の回路特性の劣化を抑えることができる。
【００２５】
また、上述のように第１のダミートランジスタ３のゲートがドレインのみに接続され、第２のダミートランジスタ４のゲートがソースのみに接続された構成を有しているので、リーク電流を抑えるためにゲート、ソース、およびドレインを共通に接続した従来のダミートランジスタよりも、ソース/ドレインと基板と間の寄生容量が低減されている。
【００２６】
したがって、半導体装置１００の高周波における利得および雑音指数が向上される。
【００２７】
ここで、以上のような構成を有する半導体装置１００の動作について説明する。
【００２８】
第１のスイッチ回路２および第２のスイッチ回路５は、主トランジスタ１がオフしたときに、それぞれにパワーダウン信号ＰＤが入力されオフする。
【００２９】
これにより、主トランジスタ１がオフしている間に第１のスイッチ回路２がオフするように制御されるので、主トランジスタ１を流れるリーク電流が遮断される。さらに、主トランジスタ１がオフしている間に第１、第２のダミートランジスタ３、４に流れるリーク電流については、同様に第２のスイッチ回路５がオフするように制御されるので、該リーク電流が遮断される。
【００３０】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例２】
【００３１】
実施例１では、主トランジスタのリーク電流を遮断する第１のスイッチ回路、第１、第２のダミートランジスタのリーク電流を遮断する第２のスイッチ回路を含む構成について述べた。本実施例では、特に、第１、第２のスイッチ回路が、ＭＯＳトランジスタである場合ついて述べる。
【００３２】
図２は、本発明の実施例２に係る半導体装置の要部の構成を示す回路図である。また、図３は、図２の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。また、図４は、図３のａ−ａ線に沿った本発明の実施例２に係る半導体装置の断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【００３３】
図２に示すように、半導体装置２００は、主トランジスタ１と、この主トランジスタ１のソースｘと接地電位との間に接続された第１のスイッチ回路である第１のＭＯＳトランジスタ２２と、第１のダミートランジスタ３と、第２のダミートランジスタ４と、共通に接続された第１のダミートランジスタ３のドレイン、第２のダミートランジスタ４のソースと接地電位との間に接続された、第２のスイッチ回路である第２のＭＯＳトランジスタ２５と、を備える。
【００３４】
主トランジスタ１と電源電位ＶＤＤとの間には、コイル６が接続されている。
【００３５】
また、主トランジスタ１のドレインｙの電位が容量７を介して出力端子８から出力信号Ｖｏｕｔとして出力されるようになっている。
【００３６】
また、主トランジスタ１のソースｘと第１のＭＯＳトランジスタ２２のドレインとの間には、コイル９が接続されている。
【００３７】
ここで、図３および図４に示すように、主トランジスタ１、第１、第２のダミートランジスタ３、４は、それぞれ、ｐ型基板１０に形成されたｐ型ウェル１１に形成されている。ｐ型ウェル１１の基板端子１１ａは第１のダミートランジスタ３のゲート、ドレインと接続されるとともに、第２のダミートランジスタ４のゲート、ソースと接続されている。主トランジスタ１、第１、第２のダミートランジスタ３、４は、高濃度のｎ型ウェル１２で囲われており、その基板端子１２ａは電源電位ＶＤＤに接続されている。なお、基板端子１２ａは、少なくとも、電源電位ＶＤＤと同程度の十分に高い電位に接続されていればよい。
【００３８】
また、第２のＭＯＳトランジスタ２５は、ｎ型ウェル１２と素子分離膜１４を介してｐ型基板１０に形成されたｐ型ウェル１３に形成されている。ｐ型ウェル１３の基板端子１３ａは第２のＭＯＳトランジスタ２５のソースと接続されるとともに、接地電位と接続されている。
【００３９】
このように、実施例１と同様に第１、第２のダミートランジスタ３、４が設けられていることにより、プロセスばらつきによる半導体装置２００の回路特性の劣化を抑えることができる。
【００４０】
また、実施例１と同様に第１のダミートランジスタ３のゲートがドレインに接続され、第２のダミートランジスタ４のゲートがソースに接続され構成を有しているので、リーク電流を抑えるためにゲート、ソース、およびドレインを共通に接続した従来のダミートランジスタよりも、ソース/ドレインと基板と間の寄生容量が低減されている。
【００４１】
したがって、半導体装置２００の高周波における利得および雑音指数が向上される。
【００４２】
ここで、以上のような構成を有する半導体装置２００の動作について説明する。
【００４３】
半導体装置２００は、主トランジスタ１のゲートへの信号Ｖｉｎの入力に応じて、出力端子８から出力信号Ｖｏｕｔを出力する。
【００４４】
第１のＭＯＳトランジスタ２２および第２のＭＯＳトランジスタ２５は、主トランジスタ１がオフしたときに、それぞれにパワーダウン信号ＰＤが入力されオフする。
【００４５】
これにより、主トランジスタ１がオフしている間に第１のＭＯＳトランジス２２がオフするように制御されるので、主トランジスタ１を流れるリーク電流が遮断される。さらに、主トランジスタ１がオフしている間に第１、第２のダミートランジスタ３、４に流れるリーク電流については、同様に第２のＭＯＳトランジスタ２５がオフするように制御されるので、該リーク電流が遮断される。
【００４６】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【００４７】
なお、本実施例においては、第１、第２のスイッチ回路としてそれぞれ１つのMOSトランジスタを用いたが、リーク電流を遮断可能な他のスイッチ素子等も適用することができる。以下の各実施例についても同様である。
【実施例３】
【００４８】
実施例２では、第１のダミートランジスタのドレインが基板端子に接続され、第２のダミートランジスタのソースが基板端子に接続された構成について述べた。本実施例では第１のダミートランジスタのドレインが基板端子に接続されず、また第２のダミートランジスタのソースが基板端子に接続されていない構成について述べる。
【００４９】
図５は、本発明の実施例３に係る半導体装置の要部の構成を示す回路図である。また、図６は、図５の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。また、図７は、図６のｂ−ｂ線に沿った本発明の実施例３に係る半導体装置の断面を示す断面図である。なお、図中、実施例２と同じ符号は、実施例２と同様の構成を示している。
【００５０】
図５に示すように、半導体装置３００は、主トランジスタ１と、第１のスイッチ回路である第１のＭＯＳトランジスタ２２と、ソースが主トランジスタ１のソースｘと共通であるｎ型ＭＯＳトランジスタである第１のダミートランジスタ３３と、ドレインが主トランジスタ１のドレインｙと共通であるｎ型ＭＯＳトランジスタである第２のダミートランジスタ３４と、共通に接続された第１のダミートランジスタ３３のドレイン、第２のダミートランジスタ３４のソースと接地電位との間に接続された、第２のスイッチ回路である第２のＭＯＳトランジスタ３５と、を備える。
【００５１】
ここで、図６および図７に示すように、主トランジスタ１、第１、第２のダミートランジスタ３３、３４は、それぞれ、ｐ型基板１０のｐ型ウェル１１に形成されている。また、第２のＭＯＳトランジスタ３５は、ｐ型ウェル１１と素子分離膜１４を介してｐ型基板１０に形成されたｐ型ウェル１３に形成されている。
【００５２】
ｐ型ウェル１１の基板端子１１ａは、ｐ型ウェル１３の基板端子１３ａおよび第２のＭＯＳトランジスタ３５のソースと接続されるとともに、接地電位と接続されている。
【００５３】
第２のＭＯＳトランジスタ３５のドレインは、第１のダミートランジスタ３３のゲート、ドレインと接続されるとともに、第２のダミートランジスタ３４のゲート、ソースと接続されている。
【００５４】
このように、実施例１と同様に第１、第２のダミートランジスタ３３、３４が設けられていることにより、プロセスばらつきによる半導体装置３００の回路特性の劣化を抑えることができる。
【００５５】
また、実施例１と同様に第１のダミートランジスタ３３のゲートがドレインに接続され、第２のダミートランジスタ３４のゲートがソースに接続された構成を有しているので、リーク電流を抑えるためにゲート、ソース、およびドレインを共通に接続した従来のダミートランジスタよりも、ソース/ドレインと基板と間の寄生容量が低減されている。
【００５６】
したがって、半導体装置３００の高周波における利得および雑音指数が向上される。
【００５７】
ここで、以上のような構成を有する半導体装置３００の動作について説明する。
【００５８】
半導体装置３００は、主トランジスタ１のゲートへの信号Ｖｉｎの入力に応じて、出力端子８から出力信号Ｖｏｕｔを出力する。
【００５９】
第１のＭＯＳトランジスタ２２および第２のＭＯＳトランジスタ３５は、主トランジスタ１がオフしたときに、それぞれにパワーダウン信号ＰＤが入力されオフする。
【００６０】
これにより、主トランジスタ１がオフしている間に第１のＭＯＳトランジス２２がオフするように制御されるので、主トランジスタ１を流れるリーク電流が遮断される。さらに、主トランジスタ１がオフしている間に第１、第２のダミートランジスタ３３、３４に流れるリーク電流については、同様に第２のＭＯＳトランジスタ３５がオフするように制御されるので、該リーク電流が遮断される。
【００６１】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例４】
【００６２】
実施例３では、第１のダミートランジスタのドレインが基板端子に接続されず、また第２のダミートランジスタのソースが基板端子に接続されていない構成について述べた。本実施例では第１、第２のダミートランジスタのゲートが基板端子に接続された構成について述べる。
【００６３】
図８は、本発明の実施例４に係る半導体装置の要部の構成を示す回路図である。また、図９は、図８の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。また、図１０は、図９のｃ−ｃ線に沿った本発明の実施例４に係る半導体装置の断面を示す断面図である。なお、図中、実施例２と同じ符号は、実施例２と同様の構成を示している。
【００６４】
図８に示すように、半導体装置４００は、主トランジスタ１と、第１のスイッチ回路である第１のＭＯＳトランジスタ２２と、ソースが主トランジスタ１のソースｘと共通であるｎ型ＭＯＳトランジスタである第１のダミートランジスタ４３と、ドレインが主トランジスタ１のドレインｙと共通であるｎ型ＭＯＳトランジスタである第２のダミートランジスタ４４と、共通に接続された第１のダミートランジスタ４３のドレイン、第２のダミートランジスタ４４のソースと接地電位との間に接続された、第２のスイッチ回路である第２のＭＯＳトランジスタ４５と、を備える。
【００６５】
ここで、図９および図１０に示すように、主トランジスタ１、第１、第２のダミートランジスタ４３、４４は、それぞれ、ｐ型基板１０のｐ型ウェル１１に形成されている。また、第２のＭＯＳトランジスタ４５は、ｐ型ウェル１１と素子分離膜１４を介してｐ型基板１０に形成されたｐ型ウェル１３に形成されている。
【００６６】
ｐ型ウェル１１の基板端子１１ａは、第１のダミートランジスタ４３のゲート、第２のダミートランジスタ４４のゲートに接続され、ｐ型ウェル１３の基板端子１３ａおよび第２のＭＯＳトランジスタ４５のソースと接続され、さらに、接地電位と接続されている。
【００６７】
第２のＭＯＳトランジスタ４５のドレインは、第１のダミートランジスタ４３のドレインと接続されるとともに、第２のダミートランジスタ４４のソースと接続されている。
【００６８】
このように、実施例１と同様に第１、第２のダミートランジスタ４３、４４が設けられていることにより、プロセスばらつきによる半導体装置４００の回路特性の劣化を抑えることができる。
【００６９】
また、第１のダミートランジスタ４３のゲートが基板端子１１ａに接続され、第２のダミートランジスタ４４のゲートが基板端子１１ａに接続された構成を有しているので、リーク電流を抑えるためにゲート、ソース、およびドレインを共通に接続した従来のダミートランジスタよりも、ソース/ドレインと基板と間の寄生容量が低減されている。
【００７０】
したがって、半導体装置４００の高周波における利得および雑音指数が向上される。
【００７１】
ここで、以上のような構成を有する半導体装置３００の動作について説明する。
【００７２】
半導体装置４００は、主トランジスタ１のゲートへの信号Ｖｉｎの入力に応じて、出力端子８から出力信号Ｖｏｕｔを出力する。
【００７３】
第１のＭＯＳトランジスタ２２および第２のＭＯＳトランジスタ４５は、主トランジスタ１がオフしたときに、それぞれにパワーダウン信号ＰＤが入力されオフする。
【００７４】
これにより、主トランジスタ１がオフしている間に第１のＭＯＳトランジスタ２２がオフするように制御されるので、主トランジスタ１を流れるリーク電流が遮断される。さらに、主トランジスタ１がオフしている間に第１、第２のダミートランジスタ４３、４４に流れるリーク電流については、同様に第２のＭＯＳトランジスタ４５がオフするように制御されるので、該リーク電流が遮断される。
【００７５】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例５】
【００７６】
実施例１ないし４では、第１、第２のダミートランジスタを含む構成について述べたが、本実施例では、特に、第１のダミートランジスタに着目して述べる。
【００７７】
図１１は、本発明の実施例４に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。また、図１２は、図１１の半導体装置の部分を含むレイアウト構成を示す上面図である。また、図１３は、図１２のｄ−ｄ線に沿った本発明の実施例５に係る半導体装置の断面を示す断面図である。なお、図中、実施例２と同じ符号は、実施例２と同様の構成を示している。
【００７８】
図１１に示すように、半導体装置５００は、ソースが主トランジスタ１のソースｘと共通であり、ゲートに閾値よりも低い電圧が印加されたｎ型ＭＯＳトランジスタである第１のダミートランジスタ５３と、この第１のダミートランジスタ５３のドレインと接地電位との間に接続された、第２のスイッチ回路である第２のＭＯＳトランジスタ５５と、を備える。
【００７９】
ここで、図１２および図１３に示すように、主トランジスタ１、第１のダミートランジスタ５３は、それぞれ、ｐ型基板１０に形成されたｐ型ウェル１１に形成されている。ｐ型ウェル１１の基板端子１１ａは第１のダミートランジスタ５３のソースと接続されている。
【００８０】
主トランジスタ１、第１のダミートランジスタ５３は、高濃度のｎ型ウェル１２で囲われており、その基板端子１２ａは電源電位ＶＤＤに接続されている。
【００８１】
また、第２のＭＯＳトランジスタ５５は、ｎ型ウェル１２と素子分離膜１４を介してｐ型基板１０に形成されたｐ型ウェル１３に形成されている。ｐ型ウェル１３の基板端子１３ａは第２のＭＯＳトランジスタ５５のソースと接続されるとともに、接地電位と接続されている。第２のＭＯＳトランジスタ５５のドレインは、第１のダミートランジスタ５３のゲートに接続されている。
【００８２】
このように、既述の実施例と同様に第１のダミートランジスタ５３が設けられていることにより、プロセスばらつきによる半導体装置５００の回路特性の劣化を抑えることができる。
【００８３】
また、既述の実施例と同様に第１のダミートランジスタ５３のゲートがドレインに接続されている構成であるので、リーク電流を抑えるためにゲート、ソース、およびドレインを共通に接続した従来のダミートランジスタよりも、ソース/ドレインと基板と間の寄生容量が低減されている。
【００８４】
したがって、半導体装置５００の高周波における利得および雑音指数が向上される。
【００８５】
なお、以上のような構成を有する半導体装置５００の動作は、既述の実施例と同様である。
【００８６】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例６】
【００８７】
実施例５では、第１のダミートランジスタに着目し、第２のスイッチ回路にｎ型ＭＯＳトランジスタを選択した構成について述べたが、本実施例では、第２のスイッチ回路にｐ型ＭＯＳトランジスタを選択した構成について述べる。
【００８８】
図１４は、本発明の実施例６に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。また、図１５は、図１４の半導体装置の部分を含むレイアウト構成を示す上面図である。また、図１６は、図１５のｅ−ｅ線に沿った本発明の実施例６に係る半導体装置の断面を示す断面図である。なお、図中、実施例５と同じ符号は、実施例５と同様の構成を示している。
【００８９】
図１４に示すように、半導体装置６００は、ソースが主トランジスタ１のソースｘと共通であるｎ型ＭＯＳトランジスタである第１のダミートランジスタ６３と、この第１のダミートランジスタ６３のドレインと電源電位との間に接続された、第２のスイッチ回路となるｐ型ＭＯＳトランジスタである第２のＭＯＳトランジスタ６５と、を備える。
【００９０】
ここで、図１５および図１６に示すように、主トランジスタ１、第１のダミートランジスタ６３は、それぞれ、ｐ型基板１０に形成されたｐ型ウェル１１に形成されている。ｐ型ウェル１１の基板端子１１ａは第１のダミートランジスタ６３のソースと接続されている。既述のように、第１のダミートランジスタ６３のゲートは接地電位に接続されている。
【００９１】
主トランジスタ１、第１のダミートランジスタ６３は、高濃度のｎ型ウェル１２で囲われており、その基板端子１２ａは電源電位ＶＤＤに接続されている。
【００９２】
また、第２のＭＯＳトランジスタ６５は、ｎ型ウェル１２と素子分離膜１４を介してｐ型基板１０に形成されたｎ型ウェル１５に形成されている。ｎ型ウェル１５の基板端子１５ａは第２のＭＯＳトランジスタ６５のソースと接続されるとともに、電源電位に接続されている。既述のように、第２のＭＯＳトランジスタ６５のドレインは、第１のダミートランジスタ６３のドレインに接続されている。
【００９３】
このように、既述の実施例と同様に第１のダミートランジスタ６３が設けられていることにより、プロセスばらつきによる半導体装置６００の回路特性の劣化を抑えることができる。
【００９４】
また、既述の実施例と同様に、半導体装置６００の高周波における利得および雑音指数が向上される。
【００９５】
なお、以上のような構成を有する半導体装置６００の動作は、第２のＭＯＳトランジスタ６５がｐ型ＭＯＳトランジスタであるので、既述のパワーダウン信号ＰＤを反転した信号が入力される点以外は、既述の実施例と同様である。
【００９６】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例７】
【００９７】
実施例６では、第２のスイッチ回路にｐ型ＭＯＳトランジスタを選択した構成について述べたが、本実施例では、第２のスイッチ回路にｐ型ＭＯＳトランジスタを選択した他の構成について述べる。
【００９８】
図１７は、本発明の実施例７に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。また、図１８は、図１７の半導体装置の部分を含むレイアウト構成を示す上面図である。また、図１９は、図１８のｆ−ｆ線に沿った本発明の実施例７に係る半導体装置の断面を示す断面図である。なお、図中、実施例６と同じ符号は、実施例６と同様の構成を示している。
【００９９】
図１７に示すように、半導体装置７００は、ソースが主トランジスタ１のソースｘと共通であるｎ型ＭＯＳトランジスタである第１のダミートランジスタ７３と、この第１のダミートランジスタ７３のドレインと電源電位との間に接続された、第２のスイッチ回路となるｐ型ＭＯＳトランジスタである第２のＭＯＳトランジスタ７５と、を備える。
【０１００】
ここで、図１８および図１９に示すように、主トランジスタ１、第１のダミートランジスタ７３は、それぞれ、ｐ型基板１０に形成されたｐ型ウェル１１に形成されている。ｐ型ウェル１１の基板端子１１ａは第１のダミートランジスタ７３のゲートと接続されるとともに、接地電位に接続されている。
【０１０１】
また、第２のＭＯＳトランジスタ７５は、ｐ型ウェル１１と素子分離膜１４を介してｐ型基板１０に形成されたｎ型ウェル１５に形成されている。ｎ型ウェル１５の基板端子１５ａは第２のＭＯＳトランジスタ７５のソースと接続されるとともに、電源電位に接続されている。また、既述のように、第２のＭＯＳトランジスタ７５のドレインは、第１のダミートランジスタ７３のドレインに接続されている。
【０１０２】
このように、既述の実施例と同様に第１のダミートランジスタ７３が設けられていることにより、プロセスばらつきによる半導体装置７００の回路特性の劣化を抑えることができる。
【０１０３】
また、既述の実施例と同様に、半導体装置７００の高周波における利得および雑音指数が向上される。
【０１０４】
なお、以上のような構成を有する半導体装置７００の動作は、既述の実施例６と同様である。
【０１０５】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【実施例８】
【０１０６】
実施例１ないし４では、第１、第２のダミートランジスタを含む構成について述べたが、本実施例では、特に、第２のダミートランジスタに着目して述べる。
【０１０７】
図２０は、本発明の実施例８に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。また、図２１は、図２０の半導体装置の部分を含むレイアウト構成を示す上面図である。また、図２２は、図２１のｇ−ｇ線に沿った本発明の実施例８に係る半導体装置の断面を示す断面図である。なお、図中、実施例４と同じ符号は、実施例４と同様の構成を示している。
【０１０８】
図２０に示すように、半導体装置８００は、ドレインが主トランジスタ１のドレインｙと共通であるｎ型ＭＯＳトランジスタである第２のダミートランジスタ８４と、この第２のダミートランジスタ８４のソースと電源電位との間に接続された、第２のスイッチ回路となるｐ型ＭＯＳトランジスタである第２のＭＯＳトランジスタ８５と、を備える。
【０１０９】
ここで、図２１および図２２に示すように、主トランジスタ１、第２のダミートランジスタ８４は、それぞれ、ｐ型基板１０に形成されたｐ型ウェル１１に形成されている。ｐ型ウェル１１の基板端子１１ａは第２のダミートランジスタ８４のゲートと接続されるとともに、接地電位に接続されている。
【０１１０】
また、第２のＭＯＳトランジスタ８５は、ｐ型ウェル１１と素子分離膜１４を介してｐ型基板１０に形成されたｎ型ウェル１５に形成されている。ｎ型ウェル１５の基板端子１５ａは第２のＭＯＳトランジスタ８５のソースと接続されるとともに、電源電位に接続されている。また、既述のように、第２のＭＯＳトランジスタ８５のドレインは、第２のダミートランジスタ８４のソースに接続されている。
【０１１１】
このように、既述の実施例と同様に第２のダミートランジスタ８４が設けられていることにより、プロセスばらつきによる半導体装置８００の回路特性の劣化を抑えることができる。
【０１１２】
また、既述の実施例と同様に、半導体装置８００の高周波における利得および雑音指数が向上される。
【０１１３】
なお、以上のような構成を有する半導体装置８００の動作は、既述の実施例６と同様である。
【０１１４】
以上のように、本実施例に係る半導体装置によれば、プロセスばらつきを低減するダミートランジスタの高周波における利得および雑音指数の劣化を抑制しつつ、リーク電流を低減し低消費電力化を図ることができる。
【０１１５】
なお、実施例２、実施例５、および実施例６のように、第１のダミートランジスタのソースが基板端子の電位と同電位である場合は、高濃度のｎ型ウェルを設けずに、主トランジスタの基板端子と第２のＭＯＳトランジスタの基板端子を共通にしても、同様の作用効果を奏することができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一態様である実施例１に係る半導体装置の要部の構成を示す回路図である。
【図２】本発明の一態様である実施例２に係る半導体装置の要部の構成を示す回路図である。
【図３】図２の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。
【図４】図３のａ−ａ線に沿った本発明の実施例２に係る半導体装置の断面を示す断面図である。
【図５】本発明の一態様である実施例３に係る半導体装置の要部の構成を示す回路図である。
【図６】図５の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。
【図７】図６のｂ−ｂ線に沿った本発明の実施例３に係る半導体装置の断面を示す断面図である。
【図８】本発明の一態様である実施例４に係る半導体装置の要部の構成を示す回路図である。
【図９】図８の点線で囲まれた範囲の半導体装置のレイアウト構成を示す上面図である。
【図１０】図９のｃ−ｃ線に沿った本発明の実施例４に係る半導体装置の断面を示す断面図である。
【図１１】本発明の一態様である実施例４に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。
【図１２】図１１の半導体装置の部分を含むレイアウト構成を示す上面図である。
【図１３】図１２のｄ−ｄ線に沿った本発明の実施例５に係る半導体装置の断面を示す断面図である。
【図１４】本発明の一態様である実施例６に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。
【図１５】図１４の半導体装置の部分を含むレイアウト構成を示す上面図である。
【図１６】図１５のｅ−ｅ線に沿った本発明の実施例６に係る半導体装置の断面を示す断面図である。
【図１７】本発明の一態様である実施例７に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。
【図１８】図１７の半導体装置の部分を含むレイアウト構成を示す上面図である。
【図１９】図１８のｆ−ｆ線に沿った本発明の実施例７に係る半導体装置の断面を示す断面図である。
【図２０】本発明の実施例８に係る半導体装置の第１のダミートランジスタおよび第２のスイッチ回路である第２のＭＯＳトランジスタを含む部分構成を示す回路図である。
【図２１】図２０の半導体装置の部分を含むレイアウト構成を示す上面図である。
【図２２】図２１のｇ−ｇ線に沿った本発明の実施例８に係る半導体装置の断面を示す断面図である。
【符号の説明】
【０１１７】
１  主トランジスタ
２  第１のスイッチ回路
３  第１のダミートランジスタ
４  第２のダミートランジスタ
５  第２のスイッチ回路
６  コイル
７  容量
８  出力端子
９  コイル
１０  ｐ型基板
１１  ｐ型ウェル
１２  ｎ型ウェル
１２ａ  基板端子
１３  ｐ型ウェル
１３ａ  基板端子
１４  素子分離膜
１５  ｎ型ウェル
１５ａ  基板端子
２２  第１のＭＯＳトランジスタ
２５、３５、４５、５５、６５、７５、８５  第２のＭＯＳトランジスタ
３３、４３、５３、６３、７３  第１のダミートランジスタ
３４、４４、８４  第２のダミートランジスタ
１００、２００、３００、４００、５００、６００、７００、８００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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