(57)【特許請求の範囲】
【請求項１】
直列入／出力インターフェースを支援する多数のポート（送信パッド及び受信パッドを備える）を備え、ノーマルモードでは、各ポートで独立に直列入／出力を行うマルチポートメモリ素子であって、
メモリコアと、
前記多数のポートにパケット形態で入力されたコマンド、アドレス及び制御信号を用いて前記コマンドに対応する前記メモリコアの動作に必要な内部コマンド信号、内部アドレス信号及び内部制御信号を生成するための制御手段と、
多数のモード選択パッドに印加された信号を組み合わせてテストモードフラグ信号を生成するためのモード選択手段とを備え、
前記テストモードフラグ信号に応答して、テストモードでは、入／出力データ、コマンド、アドレス及び制御信号は、前記多数のポートにおける前記送信パッド及び受信パッドに１対１で割り当てられ、入／出力データは、前記多数のポートにおいて割り当てられた送信パッド及び受信パッドに並列に入／出力されて、前記メモリコアに対して書込み及び読出し可能であり、コマンド、アドレス及び制御信号は、前記多数のポートにおいて割り当てられた送信パッド及び受信パッドに並列に入力されて、前記多数のポートを介して前記制御手段に伝送され、前記制御手段により生成された前記内部コマンド信号、前記内部アドレス信号及び前記内部制御信号が前記メモリコアに並列に伝送され、ノーマルモードでは、各ポートにおいて、受信パッドに直列に入力される前記入力データ、コマンド、アドレス及び制御信号は並列信号に変換されて、前記入力データは前記メモリコアへ伝送されるとともに前記コマンド、アドレス及び制御信号は前記制御手段に伝送され、又、前記メモリコアからの前記出力データは、各ポートにおいて直列信号に変換されて、送信パッドから直列に出力される直列入／出力インターフェースを有するマルチポートメモリ素子。
【請求項２】
テストモードで信頼性テストを提供するためのＭＲＳコマンドに割り当てられたエントリー入力パッドと、
前記エントリー入力パッドに印加された前記ＭＲＳコマンド及び前記制御手段により生成された前記内部アドレスに応答して、前記メモリコアに対する多数のテストモードを提供するためのテストロジックをさらに備えることを特徴とする請求項１に記載の直列入／出力インターフェースを有するマルチポートメモリ素子。
【請求項３】
前記テストモードフラグ信号に応答して、テストモードで、前記テストモードフラグ信号と前記制御手段により生成された前記内部コマンドとで論理演算することにより、信号伝送の安定性をチェックするための演算部をさらに備えることを特徴とする請求項１に記載の直列入／出力インターフェースを有するマルチポートメモリ素子。
【請求項４】
前記演算部の出力を外部に引き出すためのウエハーテスト用パッドをさらに備えることを特徴とする請求項３に記載の直列入／出力インターフェースを有するマルチポートメモリ素子。
【請求項５】
前記制御手段は、
テストモードで前記送信パッド及び受信パッドに割り当てられたコマンド、アドレス及び制御信号のバッファリングを行い、前記内部コマンド信号、前記内部アドレス信号及び前記内部制御信号を生成して、前記メモリコアに提供することを特徴とする請求項１〜４のいずれか一項に記載の直列入／出力インターフェースを有するマルチポートメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ設計技術に関し、特に、直列入／出力インターフェースを有するマルチポートメモリ素子のテスト関連技術に関する。
【背景技術】
【０００２】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を始めとする大部分のメモリ素子は、一つのポート（１つのポートに多数の入／出力ピンセットが存在する）を備える。すなわち、チップセットとのデータ交換のための一つのポートのみを備えている。しかし、近年、チップセットとメモリの機能区分が曖昧になってきており、チップセットとメモリの統合が考慮されている。このような趨勢に照らして、周辺のグラフィックデバイス、ＣＰＵなどと直接データが交換できるマルチポートメモリ素子が要求されている。ところが、このようなマルチポートメモリ素子を具現するためには、多数のポートの中どんなポートでもあらゆるメモリセルに対するアクセスが可能でなければならない。
【０００３】
ＲＡＭを始めとする大部分のメモリ素子は、並列入／出力インターフェースを用いている。すなわち、ＲＡＭは多数の入／出力ピンＤＱを通じて外部とデータを並列的に交換する。
【０００４】
入／出力インターフェースは、互いに異なる機能単位を信号線で接続して通信を処理する際、その送／受信情報が正確に相手に伝達されるようにするための電気的、機械的取扱方法であり、この信号線を統合してバス（ｂｕｓ）と呼ぶ。バスには、データバス、制御バス、接地バスなどがあり、バスのライン数はインターフェースに応じて異なるので、一定しない。
【０００５】
並列入／出力インターフェースの場合、複数のラインを通じて同時に複数のビットのデータを送ることができ、確実に効率（速度）が良い反面、ライン数が多くなるので、距離が長くなると伝送コストが高くなる。このような理由で、並列入／出力インターフェースは、速い速度を必要とする短距離伝送に主に利用されている。
【０００６】
直列入／出力インターフェース（Ｓｅｒｉａｌ Ｉ／Ｏ Ｉｎｔｅｒｆａｃｅ）の場合、一つのラインを通じてデータをやり取りする。したがって、並列入／出力インターフェースに比べては、速度には不利な側面がある反面、ハードウェア側面及び制御側面でより単純であるとの長所がある。しかし、いつも直列伝送方式が並列伝送方式より遅いのではない。
【０００７】
一方、前述のような並列入／出力インターフェースの短所を考慮して、既存の並列入／出力インターフェースデバイスを直列入／出力インターフェースに転換しようとする努力が続けられており、また他の直列入／出力インターフェースデバイスとの互換性拡張などを考慮して、ＲＡＭのインターフェースも直列入／出力インターフェースへの転換が要求されている。また、前述のマルチポートメモリ素子の場合、ポートが多数であるため、並列入／出力インターフェースを用いるようになると、パッド及びピンの数がポートの数に比例して増加するので、パッケージングが困難になる。したがって、マルチポートメモリ素子では、直列入／出力インターフェースを採用することが有利である。
【０００８】
このため、本発明の出願人は、直列入／出力インターフェースを有するマルチポートメモリ素子の構造を提案した（特許文献１参照）。
【０００９】
図１は、特許文献１に係る２５６ＭマルチポートＤＲＡＭの構造を示す。
【００１０】
図１を参照すると、提案された２５６ＭマルチポートＤＲＡＭは、それぞれ多数のメモリセル及びローデコーダーＲＤＥＣを含み、コア領域を４分割している各四分面に一定個数だけロー方向（図面において左右方向）に配置された多数のバンクｂａｎｋ０〜ｂａｎｋ１５と、１、３四分面と２、４四分面との間にコア領域を両分するように配置されて印加されたコマンド、アドレスなどを用いて内部コマンド信号、内部アドレス信号、内部制御信号を生成し、メモリ素子をなす各構成要素の動作を制御するための制御部１００と、各四分面の縁に配置されてそれぞれ異なるターゲットデバイスと独立的な通信を行うための多数のポートＰｏｒｔ０〜Ｐｏｒｔ７と、各四分面に対応するバンクとポートとの間にロー方向に配置されて並列データ伝送を行うための第１〜第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤと、ロー方向に隣接した２つのグローバルデータバスの間に配置されて２つのグローバルデータバスを選択的に接続するための第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと、各バンクのカラム方向（図面において上下方向）に配置されてバンク内部のデータ伝送を行うための多数のトランスファーバスＴＢと、カラム方向に隣接した２つのバンクの間に配置されて２つのバンクそれぞれのトランスファーバスＴＢを選択的に接続するための多数のトランスファーバス接続部ＴＧと、各バンクと該当バンクが属した四分面のグローバルデータバスとの間に配置されて、各トランスファーバスＴＢと該当グローバルデータバスとの間のデータ交換を行うための多数のバス接続部ＴＬと、各ポートとそのポートが属した四分面のグローバルデータバスの間に配置されて、該当ポートとグローバルデータバスとの間のデータ送受信を行うための多数のデータ伝達部ＱＴＲＸとを備える。
【００１１】
以下、前記のような２５６ＭマルチポートＤＲＡＭの細部構成を説明する。
【００１２】
１６個のバンクｂａｎｋ０〜ｂａｎｋ１５は、それぞれ１６Ｍ（８ｋロー×２ｋカラム）のＤＲＡＭセル及びローデコーダーＲＤＥＣを含み、各バンク内部には通常のＤＲＡＭコア領域で必須なビット線感知増幅器、イコライザなどのコア回路を備える。バンクｂａｎｋ０〜ｂａｎｋ１５は、コア領域を４分割している各四分面に４個ずつロー方向に配置される。具体的に、コア領域の１四分面（左側上）にはバンク０、バンク２、バンク４及びバンク６が、２四分面（右側上）にはバンク８、バンク１０、バンク１２及びバンク１４が、３四分面（左側下）にはバンク１、バンク３、バンク５及びバンク７が、４四分面（右側下）にはバンク９、バンク１１、バンク１３及びバンク１５がそれぞれ配置される。一方、ローデコーダーＲＤＥＣは、各バンクの一側に隣接バンクのローデコーダーＲＤＥＣと対をなすように配置することが好ましい。そして、一つのページ（カラム）は４個のセグメント（各セグメントは５１２個のセルからなる）に区分される。
【００１３】
また、制御部１００は、パケット形態で転送されたコマンド、アドレスなどを用いて内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リードコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファーゲート制御信号ＴＧＣ、ポート／パイプレジスターフラグ信号ＰＲＦＧ、ポート／パイプレジスターデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの内部制御信号とを生成し、メモリ素子をなす各構成要素等の動作を制御するコントロールブロックである。
【００１４】
また、ポートｐｏｒｔ０〜ｐｏｒｔ７は、各四分面のダイ（ｄｉｅ）の縁部（該当四分面の全てのバンクが共有する長軸辺部分）にそれぞれ二つずつ配置される。具体的に、１四分面にはｐｏｒｔ０及びｐｏｒｔ２が、２四分面にはｐｏｒｔ４及びｐｏｒｔ６が、３四分面にはｐｏｒｔ１及びｐｏｒｔ３が、４四分面にはｐｏｒｔ５及びｐｏｒｔ７がそれぞれ配置される。各ポートは、直列Ｉ／Ｏインターフェースを支援し、それぞれ異なるターゲットデバイス（例えば、チップセット、グラフィックチップ等）と独立的な通信を行う。一方、ポートｐｏｒｔ０〜ｐｏｒｔ７が直列入／出力インターフェースを支援するようにする場合、各ポートｐｏｒｔ０〜ｐｏｒｔ７は、データ、アドレス、コマンドなどに対応する多数のパッドと、パッドに伝達された送／受信信号をバッファリングするためのパッドバッファ（リードバッファ、ライトバッファ）と、受信されたデータをデコードするためのデコーダーと、送信するデータをエンコードするためのエンコーダーと、受信された直列データを並列データに変換し、送信する並列データを直列データに変換するためのデータ変換器等とを備える。
【００１５】
また、１四分面のバンクとポートとの間には、第１グローバルデータバスＧＩＯ_ＬＵが、２四分面には第２グローバルデータバスＧＩＯ_ＲＵが、３四分面には第３グローバルデータバスＧＩＯ_ＬＤが、４四分面には第４グローバルデータバスＧＩＯ_ＲＤが配置される。第１〜第４グローバルデータバスＧＩＯ_ＬＵ、ＧＩＯ_ＲＵ、ＧＩＯ_ＬＤ、ＧＩＯ_ＲＤは、各々該当四分面のバンク、ポート及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄと接続される両方向データバス（５１２ビット）である。
【００１６】
一方、第１グローバルデータバスＧＩＯ_ＬＵ及び第２グローバルデータバスＧＩＯ_ＲＵは第１グローバルデータバス接続部ＰＲ_Ｕを通じて接続することができ、第３グローバルデータバスＧＩＯ_ＬＤ及び第４グローバルデータバスＧＩＯ_ＲＤは第２グローバルデータバス接続部ＰＲ_Ｄを通じて接続することができる。第１及び第２グローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄは、グローバルデータバスのライン数（５１２個）に対応する両方向パイプレジスターを備える。
【００１７】
また、トランスファーバスＴＢは、各バンクのビット線感知増幅器と該当バンクに対応するバス接続部ＴＬとを接続するローカルデータバスである。トランスファーバスＴＢのライン数は、一つのセグメントに該当するセルの数（例えば、５１２個）と同じであり、差動バスで具現される。
【００１８】
また、トランスファーバス接続部ＴＧは、トランスファーバスＴＢのライン数だけのモストランジスタで具現することができる。トランスファーバスＴＢが差動バスであるので、一つのトランスファーバス接続部ＴＧは総５１２対のモストランジスタで具現することができる。このような理由で、トランスファーバス接続部ＴＧをトランスファーゲートと称することにする。
【００１９】
また、バス接続部ＴＬは５１２個のトランスファーラッチが１セットであり、総１６セットが備えられる。各トランスファーラッチは、リード用バス接続回路（ＤＲＡＭのＩＯ感知増幅器に該当する）及びライト用バス接続回路（ＤＲＡＭのライトドライバに該当する）から構成される。ここで、リード用バス接続回路は、トランスファーバスＴＢに載せられたリードデータを感知してラッチするためのリード感知増幅器、及びラッチされたデータを該当バンクが属した四分面のグローバルデータバスでドライブするためのリードドライバーを備える。また、ライト用バス接続回路は、グローバルデータバスに載せられたライトデータを感知してラッチするためのライトラッチと、トランスファーバスＴＢでライトデータをドライブするためのライトドライバーとを備える。
【００２０】
また、データ伝達部ＱＴＲＸは、それに対応するポートに印加されたライトデータをグローバルデータバスに伝達するための５１２個の送信機ＱＴｘと、グローバルデータバスから印加されたリードデータを受信して該当ポートに伝達するための５１２個の受信機ＱＲｘとを備える。
【００２１】
この他にも図示されてはいないが、提案された２５６ＭマルチポートＤＲＡＭは、ダイの各隅部に配置され、外部電圧を印加して内部電圧を生成するための電圧ジェネレータと、１四分面及び２四分面に対応するポートの間、そして３四分面及び４四分面に対応するポートの間に配置されたテストロジックと、ダイの縁に配置されたクロックパッドを始めとする各種パッドなどをさらに備える。
【００２２】
また、各四分面には、制御部１００からバンクに至るコマンドラインＡＣＴ、ＰＣＧ、ＲＤ、ＷＤ、及び制御部１００からバンクに至るアドレスラインＡＡＡ<０:１>、ＰＡＡ<０:１>、ＲＡＡ<０:１>、ＷＡＡ<０:１>、ＲＡ<０:１２>、ＲＳＡ<０:１>、ＷＳＡ<０:１>が備えられる。そして、制御部１００の左右側には、それぞれ制御部１００からトランスファーバス接続部ＴＧに至るトランスファーゲート制御ラインＴＧＣ<０:３>が備えられる。
【００２３】
図２は、前記図１に示す２５６ＭマルチポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図面である。
【００２４】
図２を参照すると、提案された２５６ＭマルチポートＤＲＡＭは、既存の一般的なＤＲＡＭと同様に多数のメモリセルアレイ２００及びビット線感知増幅器アレイ２１０を備える。一つのメモリセルアレイ２００を基準としてみると、一対のトランスファーバスＴＢ<０>、ＴＢｂ<０>はメモリセルアレイ２００上下部に配置された４個のビット線感知増幅器ＢＬＳＡと接続される（ボックスＡ参照）。この４個のビット線感知増幅器ＢＬＳＡは、それぞれ異なるセグメント選択信号ＳＧＳ<０:３>（既存の一般的なＤＲＡＭのカラム選択信号Ｙｉに対応する信号である）で制御される。したがって、２ｋカラムの場合、一つのロー及び一つのセグメントが選択されると、同時に５１２個のセルが選択されて、それに対応する５１２ビットのトランスファーバスＴＢ<０:５１１>とデータ交換がなされるようになる。
【００２５】
一方、１四分面の各バンクに対応するトランスファーバスＴＢは、同じカラム軸上に配置された３四分面の各バンクに対応するトランスファーバスＴＢとトランスファーゲートＴＧを通じて接続されることができる（５１２個のＴＧが１セットとして構成され、総８セットである）。すなわち、トランスファーゲートＴＧは、同じカラム軸上に配置された２つのバンク（これをアレイと定義する）に対応するトランスファーバスＴＢの間に配置されて、２つのトランスファーバスＴＢを選択的に接続する。トランスファーゲートＴＧを制御するための制御信号ＴＧＣは、制御部１００で生成される。
【００２６】
以下、前記のように構成された２５６ＭマルチポートＤＲＡＭの動作を説明する。
【００２７】
図３Ａは、前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示し、図３Ｂはノーマルライト経路を示す。
【００２８】
まず、ポートｐｏｒｔ０を通じてバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。
【００２９】
図３Ａを参照すると、ポートｐｏｒｔ０を通じてリード動作と関連されたコマンド及びアドレスなどがパケット形態で印加されると、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー（ワードライン、ＷＬ）を活性化させ、続いてバンクｂａｎｋ０に対する内部リードコマンド信号ＲＤ、リードアレイアドレスＲＡＡ及びリードセグメントアドレスＲＳＡを生成する。これにより、ビット線感知増幅器ＢＬＳＡは、リードセグメントアドレスＲＳＡに対応するセグメントの５１２ビットデータを感知増幅してトランスファーバスＴＢ、ＴＢｂで駆動する。一方、バンクｂａｎｋ０のバス接続部ＴＬは、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂに載せられたリードデータを感知して第１グローバルデータバスＧＩＯ_ＬＵでデータを駆動する。続いて、第１グローバルデータバスＧＩＯ_ＬＵに伝達されたリードデータは、ポートｐｏｒｔ０に対応するデータ伝達部ＱＴＲＸの受信機Ｒxを介してポートｐｏｒｔ０内のリードバッファに保存され、リードバッファに保存されたデータは一定単位のパケットに変換されて、直列データ形態でポートｐｏｒｔ０と接続されたターゲットデバイスに転送される。以後、制御部１００は、内部非活性化コマンド信号ＰＣＧ及び非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。この時、該当アレイのトランスファーバス接続部ＴＧはスイッチオフ状態になり、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂとの間の接続が切られるようにする。説明しない図面符号「ＢＬ」及び「ＢＬｂ」はビット線対、「Ｔ」はセルトランジスタ、「Ｃ」はセルキャパシタをそれぞれ示す。
【００３０】
次に、ポートｐｏｒｔ０を通じてバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。
【００３１】
図３Ｂを参照すると、ポートｐｏｒｔ０を通じてライト動作と関連したコマンド、アドレス、データなどがパケット形態で印加されると、制御部１００はまずバンクｂａｎｋ０に対する内部活性化コマンド信号ＡＣＴ、活性化アレイアドレスＡＡＡ及びローアドレスＲＡを生成して特定ロー（ワードライン、ＷＬ）を活性化させ、続いてバンクｂａｎｋ０に対する内部ライトコマンド信号ＷＴ、ライトアレイアドレスＷＡＡ及びライトセグメントアドレスＷＳＡを生成する。この時、制御部１００のスケジューリングにより、ポートｐｏｒｔ０のライトバッファに保存された５１２ビットデータがライトセグメントアドレスＷＳＡに対応するセグメント（５１２個のメモリセル）に記録される。ポートｐｏｒｔ０で並列データに変換されたデータは、データ伝達部ＱＴＲＸの送信機Ｔxを介して第１グローバルデータバスＧＩＯ_ＬＵにロードされ、バンクｂａｎｋ０のバス接続部ＴＬを通じて再びバンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂで駆動され、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、ライトセグメントアドレスＷＳＡに対応するビット線感知増幅器ＢＬＳＡを通じて５１２個のメモリセルに保存される。以後、制御部１００は、内部非活性化コマンド信号ＰＣＧ及び非活性化アレイアドレスＰＡＡを生成して該当アレイのローを非活性化させる。
【００３２】
図４Ａは、前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示し、図４Ｂはクロスライト経路を示す。
【００３３】
まず、ポートｐｏｒｔ１を通じてバンクｂａｎｋ０にある特定セグメントのデータ（５１２ビット）をリードする場合を仮定する。
【００３４】
図４Ａを参照すると、全般的な動作は前述のノーマルリード時とほとんど類似しているが、該当アレイのトランスファーバス接続部ＴＧがスイッチ-オン状態になり、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されるようにすることが異なる。一方、バンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂにロードされたデータは、バンクｂａｎｋ１に対応するバス接続部ＴＬ、第３グローバルデータバスＧＩＯ_ＬＤ、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、ポートｐｏｒｔ１を介してターゲットデバイスに伝達される。
【００３５】
次に、ポートｐｏｒｔ１を通じてバンクｂａｎｋ０にある特定セグメントにデータ（５１２ビット）をライトする場合を仮定する。
【００３６】
図４Ｂを参照すると、全般的な動作は前述のノーマルライト時とほとんど類似しているが、やはり該当アレイのトランスファーバス接続部ＴＧがスイッチオン状態になり、バンクｂａｎｋ０のトランスファーバスＴＢ、ＴＢｂと同じアレイ内のバンクｂａｎｋ１のトランスファーバスＴＢ、ＴＢｂが互いに接続されるようにすることが異なる。この場合、ポートｐｏｒｔ１に印加されたデータは、ポートｐｏｒｔ１に対応するデータ伝達部ＱＴＲＸ、第３グローバルデータバスＧＩＯ_ＬＤ、バンクｂａｎｋ１に対応するバス接続部ＴＬを介してバンクｂaｎｋ０のトランスファーバスＴＢ、ＴＢｂにロードされ、以後の過程は前述のノーマルライト時と同じである。
【００３７】
一方、第１グローバルデータバスＧＩＯ_ＬＵと第２グローバルデータバスＧＩＯ_ＲＵとの間にデータ交換が必要な場合は、第１グローバルデータバス接続部ＰＲ_Ｕを通じて２つのグローバルデータバスを接続し、第３グローバルデータバスＧＩＯ_ＬＤと第４グローバルデータバスＧＩＯ_ＲＤとの間にデータ交換が必要である場合には、第２グローバルデータバス接続部ＰＲ_Ｄを通じて２つのグローバルデータバスを接続すればよい。
【００３８】
前述のように提案されたマルチポートＤＲＡＭは、全てのポートｐｏｒｔ０〜ｐｏｒｔ７でチップ内の全てのセグメントがアクセスでき、多数のポートを通じて独立的なアクセスが可能であるため-グローバルデータバスが重複使用されない範囲で-同時にマルチアクセスが可能である。また、新しい構造の適用を通じてコア領域の各四分面で５１２ビットのデータを並列に処理することができ、ポートでは直列にデータを入／出力することができる。したがって、レイアウト面積増加を最小化し、パッケージングが容易であり、データバスでのデータ線路間スキュー問題を起こさずにバンド幅を大きく増加させることができる。
【００３９】
図５は、前記図１に示す２５６ＭマルチポートＤＲＡＭのコマンド及びデータ伝達構造を示す図面である。
【００４０】
図５を参照すると、前述のように制御器はＤＲＡＭで用いられる全てのコマンド信号を発生させてＤＲＡＭの動作を制御するブロックであり、一種のＤＲＡＭコントローラと同様であると考えても良い。すなわち、提案されたマルチポートＤＲＡＭは、ＤＲＡＭコントローラがチップ内部に存在するといえる。
【００４１】
一方、前述のようにポートは直列入／出力インターフェースを支援するが、通信インターフェースのように直列パケット単位で入／出力を処理する。単位パケットにはデータ、アドレス、コマンドが含まれている。ポート内に位置したパケット翻訳機から抽出されたコマンドは制御器に伝達され、制御器は該当コマンドの遂行に必要なコマンド信号、アドレス信号及び制御信号を生成する。
【００４２】
ポートと接続された送信パッドＴＸ-、ＴＸ+はデータ出力のためのパッドであり、受信パッドＲＸ-、ＲＸ+はデータ、アドレス、コマンドの入力のためのパッドである。すなわち、データ入／出力パッドが分離されており、入／出力が差動対で構成されて高速動作に有利なように構成されている。一方、送信パッドＴＸ-、ＴＸ+及び受信パッドＲＸ-、ＲＸ+の他にクロックパッドＣＬＫ-、ＣＬＫ+が備えられ、チップ内部に用いられるクロックを供給し、Ｔｅｓｔ_enパッド、ＣＳ_Ｌパッド、ＭＤＩＯパッド、ＭＤＣＫパッドなどが備えられて、チップの動作モードが転換できるようにする。
【００４３】
前述のように、ポート内部のパケット翻訳機は制御器にコマンドを送り、ポートで処理されたデータはデータ伝達部ＱＴＲＸ）を介してグローバルデータバスＧＩＯに乗せられ、再びバス接続部ＴＬを介してバンク内部のトランスファーバスＴＢを通じてセルマトリックスに伝達される。
【００４４】
一方、制御器は、ポートコマンドｐｏｒｔ_ＣＭＤを受けてＤＲＡＭ動作に必要なＤＲＡＭコマンドｄｒａｍ_ｃｍｄ、アドレス及び制御信号を生成する。ＤＲＡＭコマンドｄｒａｍ_ｃｍｄは入力バッファを通じてバンク内部に印加されるが、入力バッファは一種のレベルシフタとしてバッファリング役割を遂行する。
【００４５】
図６は、前記図１に示す２５６ＭマルチポートＤＲＡＭを簡略化させて示す図面である。
【００４６】
図６を参照すると、２５６ＭマルチポートＤＲＡＭは、制御器を中心に配置された４個の四分面Ｑｕａｒｔｅｒ_ｌｕ、Ｑｕａｒｔｅｒ_ｒｕ、Ｑｕａｒｔｅｒ_ｌｄ、Ｑｕａｒｔｅｒ_ｒｄを備えている。一つの四分面は、一つのＤＲＡＭのように独立的に動作する。一方、以上で説明したように、トランスファーバス接続部ＴＧ及びグローバルデータバス接続部ＰＲ_Ｕ、ＰＲ_Ｄを通じてポートが位置する四分面の位置とは関係がなく、全てのセルに対するアクセスが可能である。
【００４７】
既存の一般的なＤＲＡＭの場合、並列インターフェースを用いるので、各々のパッドの固有機能をそのまま利用してテストできる。しかし、マルチポートＤＲＡＭの場合、直列方式で入力されるデータを判断してＤＲＡＭをテストしなければならないので、既存のテスト方式を適用することは不可能である。
【特許文献１】大韓民国特願第２００３−９２３７５号（２００３年１２月１７日付で出願）
【発明の開示】
【発明が解決しようとする課題】
【００４８】
本発明は、前記のような従来技術の問題点を解決するために提案されたものであり、制限された外部ピンを通じて内部のコマンド／アドレス生成経路と衝突せずに動作テストができる直列入／出力インターフェースを有するマルチポートメモリ素子の提供にその目的がある。
【課題を解決するための手段】
【００４９】
前記技術的課題を達成するための本発明の一側面によると、直列入／出力インターフェースを支援する多数のポート（送信パッド及び受信パッドを備える）を備え、ノーマルモードでは、各ポートで独立に直列入／出力を行うマルチポートメモリ素子において、メモリコアと、前記多数のポートにパケット形態で入力されたコマンド、アドレス及び制御信号を用いて前記コマンドに対応する前記メモリコアの動作に必要な内部コマンド信号、内部アドレス信号及び内部制御信号を生成するための制御手段と、多数のモード選択パッドに印加された信号を組み合わせてテストモードフラグ信号を生成するためのモード選択手段とを備え、前記テストモードフラグ信号に応答して、テストモードでは、入／出力データ、コマンド、アドレス及び制御信号は、前記多数のポートにおける前記送信パッド及び受信パッドに１対１で割り当てられ、入／出力データは、前記多数のポートにおいて割り当てられた送信パッド及び受信パッドに並列に入／出力されて、前記メモリコアに対して書込み及び読出し可能であり、コマンド、アドレス及び制御信号は、前記多数のポートにおいて割り当てられた送信パッド及び受信パッドに並列に入力されて、前記多数のポートを介して前記制御手段に伝送され、前記制御手段により生成された前記内部コマンド信号、前記内部アドレス信号及び前記内部制御信号が前記メモリコアに並列に伝送され、ノーマルモードでは、各ポートにおいて、受信パッドに直列に入力される前記入力データ、コマンド、アドレス及び制御信号は並列信号に変換されて、前記入力データは前記メモリコアへ伝送されるとともに前記コマンド、アドレス及び制御信号は前記制御手段に伝送され、又、前記メモリコアからの前記出力データは、各ポートにおいて直列信号に変換されて、送信パッドから直列に出力される直列入／出力インターフェースを有するマルチポートメモリ素子が提供される。
【００５０】
好ましくは、本発明のマルチポートメモリ素子は、テストモードで信頼性テストを提供するためのＭＲＳコマンドに割り当てられたエントリー入力パッドと、前記エントリー入力パッドに印加された前記ＭＲＳコマンド及び前記制御手段により生成された前記内部アドレスに応答して、前記メモリコアに対する多数のテストモードを提供するためのテストロジックをさらに備える。
【００５１】
好ましくは、本発明のマルチポートメモリ素子は、前記テストモードフラグ信号に応答して、テストモードで、前記テストモードフラグ信号と前記制御手段により生成された前記内部コマンドとで論理演算することにより、信号伝送の安定性をチェックするための演算部をさらに備える。
【００５２】
好ましくは、本発明のマルチポートメモリ素子は、前記演算部の出力を外部に引き出すためのウエハーテスト用パッドをさらに備える。
【００５３】
好ましくは、前記制御手段は、テストモードで前記送信パッド及び受信パッドに割り当てられたコマンド、アドレス及び制御信号のバッファリングを行い、前記内部コマンド信号、前記内部アドレス信号及び前記内部制御信号を生成して、前記メモリコアに提供する。
【発明の効果】
【００５４】
本発明により、直列入／出力インターフェースを支援するマルチポートメモリ素子の制限されたピンの限界を克服してメモリコアに対する多様なテストを行うことができるようにし、これにより直列入／出力インターフェースを支援するマルチポートメモリ素子の信頼度が確保できる。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の属する技術分野で通常の知識を有する者が本発明をより容易に実施できるようにするための、本発明の好適な実施例を説明する。
【００５６】
図７は、前記図１に示す２５６ＭマルチポートＤＲＡＭのメモリコアに提供される全ての信号を示す。
【００５７】
図７を参照すると、ポート側では６４ビットのデータマスク信号ＤＭｍ<０:６３>及びライトデータＷＤＡＴＡｍ<０:５１１>がメモリコア側に提供される。
【００５８】
そして、制御器では、内部活性化コマンド信号ＡＣＴ、内部非活性化コマンド信号ＰＣＧ、内部リードコマンド信号ＲＤ、内部ライトコマンド信号ＷＤなどの内部コマンド信号と、活性化アレイアドレスＡＡＡ、非活性化アレイアドレスＰＡＡ、リードアレイアドレスＲＡＡ、ライトアレイアドレスＷＡＡ、ローアドレスＲＡ、リードセグメントアドレスＲＳＡ、ライトセグメントアドレスＷＳＡなどの内部アドレス信号と、トランスファーゲート制御信号ＴＧＣ、ポート／パイプレジスターフラグ信号ＰＲＦＧ、ポート／パイプレジスターデータ駆動信号ＤＰ、ＤＲＡＭコアテストモードフラグ信号ＤＴＭなどの内部制御信号と、内部クロックｉＣＬＫとを生成する。
【００５９】
直列入／出力インターフェースを有するマルチポートＤＲＡＭをテストするためには、このように既に制御器というブロックがＤＲＡＭに必要なアドレス及びコマンドを全て供給している状況で、外部の制限されたピンを通じて４個の四分面に対してそれぞれ４０個程度の多いラインのコマンド及びアドレスをどのように供給するかを解決しなければならない。
【００６０】
図８は、本発明による直列入／出力インターフェースを有するマルチポートＤＲＡＭのテストモード時のコマンド伝達構造を概念的に示す。
【００６１】
図８を参照すると、モード選択器は、Ｔeｓｔ_enパッド、ＣＳ_Ｌパッド、ＭＤＩＯパッドに印加された信号を組み合わせてＤＲＡＭの動作モードを決定する。テストモードにおいて、モード選択器はＤＲＡＭコアテストモードフラグ信号ＤＴＭを生成する。ＤＲＡＭコアテストモードフラグ信号ＤＴＭは、テストモードで論理レベルハイに活性化される信号である。
【００６２】
ＤＲＡＭコアテストモードフラグ信号ＤＴＭは、ポートに印加されて外部ピンＴＸ+、ＴＸ-、ＲＸ+、ＲＸ-と接続されたポート内部の経路を通過（点線矢印Ａ）させ、外部ピンを通じて印加された信号等がポートコマンドｐｏｒｔ_ｃｍｄラインにロードされるようにする。また、ＤＲＡＭコアテストモードフラグ信号ＤＴＭは、制御器に印加されてポートコマンドｐｏｒｔ_ｃｍｄラインにロードされた信号等は制御器で選択的に通過（点線矢印Ｂ）されてＤＲＡＭコマンドｄｒａｍ_ｃｍｄとして出力される。
【００６３】
このような信号伝送過程で送受信パッドＴＸ+、ＴＸ-、ＲＸ+、ＴＸ-に印加された信号がＤＲＡＭコマンドｄｒａｍ_ｃｍｄとしてメモリコア内部に提供できる。このような信号伝送過程でポート及び制御器は、ノーマルモードでの基本的な動作を行わず、印加された信号に対してバッファリングする程度の役割のみを行う。
【００６４】
このような概念の導入により、ピン入力を調節してＤＲＡＭがテストできる根拠を設けた。ところが、直列入／出力インターフェースの特性上、極めて制限された数のパッドのみを有するしかないので、少ない数のピンで多い動作を具現するためには、効率的なパッド配置がなされるべきである。
【００６５】
図９は、本発明の一実施例による２５６ＭマルチポートＤＲＡＭのテストモードのためのパッド配置を示す。
【００６６】
図９を参照すると、各四分面ごとに２個のポートが配置され、各ポートには４個の送受信パッドＴＸ+、ＴＸ-、ＲＸ+、ＴＸ-が備えられる。本実施例によると、テストモードでは、各四分面ごとに一つのデータ入／出力パッドＤＱ０、ＤＱ１、ＤＱ２、ＤＱ４及び一つのデータマスク信号入力パッドＤＭ０、ＤＭ１、ＤＭ２、ＤＭ３が備えられる。残りのパッドは、四分面の区別なしにＤＲＡＭセルを選択するためのアドレスパッドＡ０〜Ａ１６と、コマンドパッドＷＴ、ＲＤ、ＡＣＴ、ＰＣＧと、制御信号パッドＴＧＣ、ＡＬＬＱ、ＡＬＬＢに割り当てられる。
【００６７】
一方、本実施例による２５６ＭマルチポートＤＲＡＭは、信頼性テスト及びバーンイン（ｂｕｒｎ-ｉｎ）テストのために、各四分面の制御器とバンク領域との間に配置されて制御器を通過したアドレスが入力されてＤＲＡＭの信頼性テスト及びバーンインテストのためのフラグ信号Ｄを生成するためのＤＦＴロジックをさらに備える。
【００６８】
ここで、Ａは、ポートを通過したコマンド／アドレス、Ｂは制御器を通過したコマンド／アドレス、Ｃは制御器を通過したアドレスを示す。
【００６９】
前述のように、ポートと別途にクロックパッドＣＬＫ-、ＣＬＫ+、及びＴeｓｔ_enパッド、ＣＳ_Ｌパッド、ＭＤＩＯパッド、ＭＤＣＫパッドなどのモード決定パッドが存在する。これらのパッドにはテストモードでもノーマルモード時と同じ信号がそのまま印加されるが、但しテストモードとは関係のないＭＤＣＫパッドはテストモードで信頼性テストを提供するためのエントリー入力パッドのＭＲＳパッドとして用いる。
【００７０】
一方、説明されなかったＡＯＣパッドは、パッケージパッドではなく、ウエハー用パッドであり、ポート及び制御器を通過した外部ピン入力Ｃ（コマンド及びアドレス）が無事に制御器の出力として出力されるかをチェックするために追加されたパッドである。
【００７１】
以下、テストモードでの制御器の信号通過方式について、より詳細に説明する。
【００７２】
例えば、テストモードで活性化コマンドＡＣＴをパッドに印加すると、制御器ではこの信号をバッファリングして、各四分面に対応する４個のＤＲＡＭコマンドＡＣＴ_ｌｕ、ｌｄ、ｒｕ、ｒｄを生成する。アドレスＡ<１:０>の場合、コマンドに応じてリードセグメントアドレス ＲＳＡ<１:０>、ライトセグメントアドレスＷＳＡ<１:０>及びローアドレスＲＡ<１:０>として出力される。これらは各コマンド別に同時に使用されることはないので、パッドを共有して使用しても良く、このような方式でピンが制限された環境を克服できる。
【００７３】
この他にもパッドに印加されたライトコマンドＷＴは、テストモード時に制御器でバッファリングされ、ライトセグメントアドレスイネーブル信号ＷＳＡＥ、ポート／パイプレジスター駆動制御信号ＤＰ<０>として出力される。そして、パッドに印加されたＡＬＬＢ信号及びＡＬＬＱ信号は、テストモード時に制御器でバッファリングされて、ポート／パイプレジスター駆動制御信号ＤＰ<２>及びＤＰ<１>として出力される。また、パッドに印加されたリードコマンドＲＤは、テストモード時に制御器でバッファリングされて、リードセグメントアドレスイネーブル信号ＲＳＡＥ、及びポート／パイプレジスターフラグ信号ＰＲＦＧ<０>として出力される。また、パッドに印加されたアドレスＡ<１６:１５>の場合、テストモードでポート／パイプレジスターフラグ信号ＰＲＦＧ<２:１>として出力される。
【００７４】
図１０は、前記図９のＭＲＳ及びＡＯＣパッドの接続状態を示す。
【００７５】
図１０を参照すると、ＭＲＳコマンドは各四分面のＤＦＴロジックに入力されて制御器を通過したアドレスと共にＤＲＡＭテストのための各種フラグ信号の生成に用いられる。
【００７６】
前記図９には図示されていないが、本実施例によるマルチポートＤＲＡＭは、ＤＲＡＭコアテストモードフラグ信号ＤＴＭに応答して、前記テストモードフラグ信号と前記制御手段により生成された前記内部コマンドとで論理演算することにより、信号伝送の安定性をチェックするためのＡＯＣ演算ロジックをさらに備える。ＡＯＣ演算ロジックの出力はＡＯＣパッドに出力されて、外部から内部の信号伝送状態を確認することができる。
【００７７】
図１１は、ＭＲＳコマンドを用いたＤＦＴフラグ信号生成時のタイミング図である。
【００７８】
図１１を参照すると、ＭＲＳコマンドと制御器を通過したアドレスＡ０〜Ａ６及びアドレスＡ７〜Ａ１０とを用いてテストアイテムを決定する状態を示す。
【００７９】
図１２は、前記図１０のＡＯＣ演算ロジックを示す。
【００８０】
図１２を参照すると、ＡＯＣ演算ロジックは、活性化コマンドＡＣＴ及びＤＲＡＭコアテストモードフラグ信号ＤＴＭが入力されるＮＡＮＤゲートＮＤ１と、非活性化コマンドＰＣＧ及びＤＲＡＭコアテストモードフラグ信号ＤＴＭが入力されるＮＡＮＤゲートＮＤ２と、リードコマンドＲＤ及びＤＲＡＭコアテストモードフラグ信号ＤＴＭが入力されるＮＡＮＤゲートＮＤ３と、ライトコマンドＷＴ及びＤＲＡＭコアテストモードフラグ信号ＤＴＭが入力されるＮＡＮＤゲートＮＤ４と、ＮＡＮＤゲートＮＤ１及びＮＤ２の出力信号が入力されるＮＡＮＤゲートＮＤ５と、ナンドゲートＮＤ３及びＮＤ４の出力信号が入力されるナンドゲートＮＤ６と、ナンドゲートＮＤ５及びＮＤ６の出力信号が入力されるＮＯＲノアゲートＮＯＲと、ＮＯＲゲートＮＯＲの出力信号が入力されるインバータＩＮＶ１と、インバータＩＮＶ１の出力信号が入力されるインバータＩＮＶ２と、インバータＩＮＶ２の出力信号が入力されてＡＯＣ信号を出力するためのインバータＩＮＶ３とを備える。
【００８１】
ここで、活性化コマンドＡＣＴ、非活性化コマンドＰＣＧ、リードコマンドＲＤ、ライトコマンドＷＴの中一つでも活性化されれば、ＡＯＣ信号が活性化される。
上記したように、好適な実施例を用いて本発明を説明してきたが、本発明の請求の範囲を逸脱することなく種々の改変が可能であることは当業者には明らかであろう。
【００８２】
例えば、前述の実施例で用いられたポートの数、バンクの数等もメモリ素子の容量に応じて変更できる。
【図面の簡単な説明】
【００８３】
【図１】大韓民国特願第２００３-９２３７５号による２５６ＭマルチポートＤＲＡＭの構造を示す図面。
【図２】前記図１に示す２５６ＭマルチポートＤＲＡＭのカラム構成単位であるセグメントとトランスファーバスＴＢとの関係を説明するための図面。
【図３Ａ】前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルリード経路を示す図面。
【図３Ｂ】前記図２に示す２５６ＭマルチポートＤＲＡＭのノーマルライト経路を示す図面。
【図４Ａ】前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスリード経路を示す図面。
【図４Ｂ】前記図２に示す２５６ＭマルチポートＤＲＡＭのクロスライト経路を示す図面。
【図５】前記図１に示す２５６ＭマルチポートＤＲＡＭのコマンド及びデータ伝達構造を示す図面。
【図６】前記図１に示す２５６ＭマルチポートＤＲＡＭを簡略化させて示す図面。
【図７】前記図１に示す２５６ＭマルチポートＤＲＡＭのメモリコアに提供される全ての信号を示す図面。
【図８】本発明による直列入／出力インターフェースを有するマルチポートＤＲＡＭのテストモード時のコマンド伝達構造を概念的に示す図面。
【図９】本発明の一実施例による２５６ＭマルチポートＤＲＡＭのテストモードのためのパッド配置を示す図面。
【図１０】前記図９のＭＲＳ及びＡＯＣパッドの接続状態を示す図面。
【図１１】ＭＲＳコマンドを用いたＤＦＴフラグ信号生成時のタイミング図。
【図１２】前記図１０のＡＯＣ演算ロジックを示す図面。
【符号の説明】
【００８４】
ＱＴＲＸ        データ伝達部
ＴＬ            バス接続部
１００          制御部
２００          メモリセルアレイ
２１０          ビット線感知増幅器アレイ
【図１】
0004711646.tif 000002
【図２】
0004711646.tif 000003
【図３Ａ】
0004711646.tif 000004
【図３Ｂ】
0004711646.tif 000005
【図４Ａ】
0004711646.tif 000006
【図４Ｂ】
0004711646.tif 000007
【図５】
0004711646.tif 000008
【図６】
0004711646.tif 000009
【図７】
0004711646.tif 000010
【図８】
0004711646.tif 000011
【図９】
0004711646.tif 000012
【図１０】
0004711646.tif 000013
【図１１】
0004711646.tif 000014
【図１２】
0004711646.tif 000015