(57)【特許請求の範囲】
【請求項１】
第１および第２のメモリバンクを備え、
前記第１および第２のメモリバンクの各々は、
行列状に配列され、各々がデータを不揮発的に記憶する複数のメモリセルを含み、
前記第１のメモリバンクに含まれる前記複数のメモリセルの各列に対応して設けられる複数の第１のビット線と、
前記第２のメモリバンクに含まれる前記複数のメモリセルの各列に対応して設けられる複数の第２のビット線と、
前記複数の第１のビット線に対応してそれぞれ設けられ、各前記複数の第１のビット線と前記複数の第２のビット線のうちの対応する第２のビット線とを電気的に接続可能な複数の接続部と、
データ読出時に、前記複数の第１および第２のビット線のうちのいずれか１つのビット線を読み出し対象のビット線として選択し、前記読み出し対象のビット線に対応して設けられる接続部を非導通状態に設定し、前記複数の接続部のうち、前記読み出し対象のビット線に対応して設けられる接続部以外の接続部を導通状態に設定する列選択回路とをさらに備え、
前記複数の接続部の各々は、前記列選択回路からの選択的な制御信号により非導通状態とされる単一のトランジスタにより構成され、
前記列選択回路は、前記データ読出時に、前記複数の接続部のうちの前記読み出し対象のビット線に対応して設けられる接続部を選択的に非導通状態に設定するための前記制御信号を、当該接続部に与えるように構成される、不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、
前記複数の第１のビット線に対応して設けられる第１のデータ線と、
前記複数の第２のビット線に対応して設けられる第２のデータ線と、
前記複数の第１のビット線に対応して設けられ、前記第１のメモリバンクに含まれる前記複数のメモリセルからの前記データ読出時に、読出されるデータを判別するための参照電位が与えられる第１の参照電位線と、
前記複数の第２のビット線に対応して設けられ、前記第２のメモリバンクに含まれる前記複数のメモリセルからの前記データ読出時に、前記参照電位が与えられる第２の参照電位線と、
前記第１のデータ線の電位と前記第２のデータ線の電位との電位差を増幅するセンスアンプとをさらに備え、
前記列選択回路は、前記対象ビット線が前記複数の第１のビット線のうちのいずれかである場合には、前記読み出し対象のビット線と前記第１のデータ線とを電気的に接続するとともに前記第２の参照電位線と前記第２のデータ線とを電気的に接続し、前記対象ビット線が前記複数の第２のビット線のうちのいずれかである場合には、前記読み出し対象のビット線と前記第２のデータ線とを電気的に接続するとともに前記第１の参照電位線と前記第１のデータ線とを電気的に接続する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
一方端が前記第１の参照電位線と前記第２の参照電位線とに共通に接続され、他方端が接地ノードに接続される容量素子をさらに備える、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性半導体記憶装置は、前記データの書換えが不可能な読出専用メモリである、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、メモリセルを高密度に配置できるとともに高速動作が可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般的に半導体記憶装置は大容量や低価格、高速動作可能であることなどが求められる。このため半導体記憶装置においては素子や配線のサイズ、配線間のサイズ等が微細化されることによりメモリセルが高密度に配置されている。メモリセルの高密度配置が可能なＲＯＭ（Read Only Memory）の１つとして、１セル／ビットのメモリセルを用いたシングルエンド型ＲＯＭがある。
【０００３】
シングルエンド型ＲＯＭでは高速動作を実現するため、差動型センスアンプが用いられる。センスアンプはインバータ回路により構成することも可能であるが、この場合にはＲＯＭの容量が大きくなるにつれて速度劣化が著しくなる。差動型センスアンプではレファレンス電位（参照電位）とデータ出力線の電位との微小な電位差を増幅してデータの論理レベルを決定することにより高速動作を実現できる。
【０００４】
微細化に伴い、ビット線間の結合容量に起因して生じるカップリングノイズが無視できなくなっている。ノイズによる影響を回避するため、たとえばビット線間にシールド線を設けてビット線間の結合容量を小さくするという方法がある。しかしシールド線を設けるとメモリセル間のサイズが大きくなる。このため、半導体記憶装置の最大のメリットである、メモリセルの高密度配置という特徴が活かせなくなる。
【０００５】
たとえば特開平１１−２３２８９１号公報（特許文献１）には、メモリセルアレイが複数のブロックに分割され、各ブロックのビット線のいずれかをカラムアドレスデコーダに選択的に接続する選択スイッチと所定電位線に接続する選択スイッチとが設けられたことを特徴とする不揮発性半導体メモリが開示される。この不揮発性半導体メモリによれば各動作モードにおける印加電圧条件を低容量負荷によって達成できるので、高速動作が実現できる。
【特許文献１】特開平１１−２３２８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
１セル／ビット型の半導体記憶装置においてビット線間にシールド配線を設けない場合、メモリセルを高密度に配置したレイアウトを設計しようとすれば、ビット線の間隔は必然的に狭くなる。しかしビット線の間隔が狭くなるほどビット線間のカップリングノイズの問題が顕著に生じる。
【０００７】
カップリングノイズの影響が特に深刻になるのは、メモリセルからデータを読出すためワード線を活性化した際に、そのメモリセルに接続される選択ビット線の電位レベルがＨ（論理ハイ）レベルとなり、かつ、選択ビット線の両隣にある非選択ビット線のメモリセルに記憶されるデータによって、非選択ビット線の電位レベルがＨレベルからＬ（論理ロー）レベルに変化する場合である。この場合、選択ビット線の電位は両隣の非選択ビット線の電位変化に伴って引き下げられるので、リファレンス電位とデータ出力線の電位との電位差が減少する。よって、センスアンプにおいて動作上のマージンを確保することが困難になる。また、差動型センスアンプが用いられているにも関わらず高速動作を実現することが困難になる。
【０００８】
なお選択ビット線の電位レベルがＬレベルの場合にも選択ビット線の電位が引き下げられる。しかしこの場合には差動センスアンプの動作上、特に問題は生じない。
【０００９】
ビット線間隔を広げたりビット線間にシールド配線を設けたりすれば、カップリングノイズを小さくしたり、カップリングノイズの影響をほとんど無くすことが可能になる。しかしながら、いずれの場合にもメモリセルアレイの面積が増加する。
【００１０】
本発明の目的は、メモリセルを高密度に配置することが可能になるとともに高速動作が可能になる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明は要約すれば、不揮発性半導体記憶装置であって、第１および第２のメモリバンクを備える。第１および第２のメモリバンクの各々は、行列状に配列され、各々がデータを不揮発的に記憶する複数のメモリセルを含む。不揮発性半導体記憶装置は、第１のメモリバンクに含まれる複数のメモリセルの各列に対応して設けられる複数の第１のビット線と、第２のメモリバンクに含まれる複数のメモリセルの各列に対応して設けられる複数の第２のビット線と、複数の第１のビット線に対応してそれぞれ設けられ、各複数の第１のビット線と複数の第２のビット線のうちの対応する第２のビット線とを電気的に接続可能な複数の接続部と、データ読出時に、複数の第１および第２のビット線のうちのいずれか１つのビット線を対象のビット線として選択し、対象のビット線に対応して設けられる接続部を非導通状態に設定し、複数の接続部のうち、対象のビット線に対応して設けられる接続部以外の接続部を導通状態に設定する列選択回路とをさらに備える。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置によれば、メモリセルを高密度に配置することが可能になるとともに高速動作が可能になる。
【発明を実施するための最良の形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
［実施の形態１］
図１は、本発明の不揮発性半導体記憶装置の適用例を示す図である。
【００１５】
図１を参照して、半導体集積回路１００は、たとえばマイクロコンピュータやシステムＬＳＩ（Large Scale Integration）などである。半導体集積回路１００はＲＯＭ１と、ＲＡＭ（Random Access Memory）２と、ＣＰＵ(Central Processing Unit）３と、外部とのデータの入出力を行なう周辺回路４とを含む。ＲＯＭ１は本発明の不揮発性半導体記憶装置に相当する。ＲＯＭ１は、たとえば製造工程にてデータが書き込まれた以後はデータの書換えが不可能なマスクＲＯＭである。ＲＯＭ１はフラッシュメモリでもよいが以下ではマスクＲＯＭであるとして説明する。
【００１６】
図２は、図１のＲＯＭ１の概略構成図である。
図２を参照して、ＲＯＭ１は、クロック端子１４と、アドレス端子１６と、データ出力端子１８とを備える。また、ＲＯＭ１は、クロックバッファ２２と、アドレスバッファ２４と、出力バッファ２６と、制御回路２８とを備える。さらに、ＲＯＭ１は、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／出力制御回路ブロック３４と、メモリセルアレイ３６とを備える。
【００１７】
クロック端子１４はクロック信号ＣＬＫ，ＣＫＥを受ける。クロックバッファ２２はクロック信号ＣＬＫ，ＣＫＥに応じて各ブロックの動作の基準となる内部クロック信号を生成する。内部クロック信号はアドレスバッファ２４、出力バッファ２６、制御回路２８に入力される。
【００１８】
アドレス端子１６は、外部アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。アドレスバッファ２４は、外部アドレス信号Ａ０〜Ａｎを取込み、内部アドレス信号を生成する。内部アドレス信号は行アドレスデコーダ３０および列アドレスデコーダ３２に送られる。
【００１９】
データ出力端子１８は、データを外部に出力する端子であって、データＱ０〜Ｑｉ（ｉは自然数）を外部へ出力する。出力バッファ２６は、読出時にセンスアンプ／出力制御回路ブロック３４から受ける内部データ（ＩＱと示す）をデータ出力端子１８に出力する。
【００２０】
行アドレスデコーダ３０は、内部アドレス信号に応じ、メモリセルアレイ３６に含まれる複数のワード線の中から対象のワード線を選択する。また、列アドレスデコーダ３２は、メモリセルアレイ３６に含まれる複数のビット線から対象のビット線を選択する。
【００２１】
センスアンプ／出力制御回路ブロック３４は、読出されたデータに対応してデータ出力線（コモン出力線）に発生する微小の電位変化を検出／増幅し、データの論理レベルを判定して内部データを出力バッファ２６に出力する。
【００２２】
メモリセルアレイ３６は、データを不揮発的に記憶するメモリセルが行列状に複数配置される。複数のメモリセルの各行に対応して複数のワード線が配置され、各列に対応して複数のビット線が配置される。メモリセルアレイ３６の構成は後に詳細に説明する。
【００２３】
制御回路２８はＲＯＭ１の全体動作を制御する。具体的には制御回路２８は行アドレスデコーダ３０、列アドレスデコーダ３２、センスアンプ／出力制御回路ブロック３４、および出力バッファ２６を制御する。
【００２４】
メモリセルからのデータ読出時には、メモリセルアレイ３６中のビット線が電源電位ＶＤＤにプリチャージされた後、列アドレスデコーダ３２によって選択されたビット線がデータ出力線と接続される。そして、行アドレスデコーダ３０によってワード線が選択されて活性化されると、選択されたメモリセルからビット線およびデータ出力線にデータが出力される。センスアンプ／出力制御回路ブロック３４は、読出されたデータに対応してデータ出力線に発生した微小の電位変化を検出／増幅し、出力バッファ２６にデータを出力する。これによって、選択されたメモリセルから内部データＩＱが読出される。
【００２５】
図３は、図２のメモリセルアレイ３６およびメモリセルアレイ３６の周辺の構成を説明する図である。
【００２６】
図３を参照して、メモリセルアレイ３６はバンクＢＫ０，ＢＫ１に分割されて配置される。バンクＢＫ０，ＢＫ１の各々は行列状に配置された複数のメモリセルを含む。各バンクにおいては複数のメモリセルの各列に対応して複数のビット線が設けられ、複数のメモリセルの各行に対応して複数のワード線が設けられる。
【００２７】
図３ではバンクＢＫ０に含まれる複数のメモリセルとしてメモリセルＭ００〜Ｍ０３を代表的に示し、バンクＢＫ１に含まれる複数のメモリセルとしてメモリセルＭ１０〜Ｍ１３を代表的に示す。メモリセルＭ００〜Ｍ０３のそれぞれに対応してビット線ＢＬ０＜０＞〜ＢＬ０＜３＞が設けられ、メモリセルＭ１０〜Ｍ１３のそれぞれに対応してビット線ＢＬ１＜０＞〜ＢＬ１＜３＞が設けられる。
【００２８】
また、メモリセルＭ００〜Ｍ０３に対応してワード線ＷＬ０＜Ａ＞が設けられ、メモリセルＭ１０〜Ｍ１３に対応してワード線ＷＬ１＜Ａ＞が設けられる。なおワード線ＷＬ０＜Ａ＞，ＷＬ１＜Ａ＞は行アドレスデコーダ３０によって活性化される。
【００２９】
バンクＢＫ０にはビット線ＢＬ０＜０＞〜ＢＬ０＜３＞に対応してリファレンスビット線ＲＢＬ０およびメモリセルＭ０Ｒが設けられ、バンクＢＫ１にはビット線ＢＬ１＜０＞〜ＢＬ１＜３＞に対応してリファレンスビット線ＲＢＬ１およびメモリセルＭ１Ｒが設けられる。これらのリファレンスビット線およびメモリセルは、対象のメモリセルのデータ読出時に読出されたデータが「１」、「０」のいずれであるかを判別するために用いられる。メモリセルＭ０Ｒ，Ｍ１Ｒには「０」のデータが記憶される。
【００３０】
列選択回路３２ＡはＮＡＮＤ回路ＮＡ０〜ＮＡ３およびＰチャネルＭＯＳトランジスタＴ０〜Ｔ３を含む。ＮＡＮＤ回路ＮＡ０〜ＮＡ３の各々は一方に信号ＢＳ０を受ける。また、ＮＡＮＤ回路ＮＡ０〜ＮＡ３は信号ＣＳ０〜ＣＳ３をそれぞれの他方に受ける。
【００３１】
ＰチャネルＭＯＳトランジスタＴ０〜Ｔ３は、ＮＡＮＤ回路ＮＡ０〜ＮＡ３のそれぞれの出力をゲートに受けて、ビット線とコモン出力線ＣＲ０とを電気的に接続する。
【００３２】
列選択回路３２ＢはＮＡＮＤ回路ＮＡ０〜ＮＡ３に代えてＮＡＮＤ回路ＮＡ４〜ＮＡ７を含み、ＰチャネルＭＯＳトランジスタＴ０〜Ｔ３に代えてＰチャネルＭＯＳトランジスタＴ４〜Ｔ７を含む点で列選択回路３２Ａと異なる。ＮＡＮＤ回路ＮＡ４〜ＮＡ７の各々は一方に信号ＢＳ０を受ける。またＮＡＮＤ回路ＮＡ０〜ＮＡ３は信号ＣＳ０〜ＣＳ３をそれぞれの他方に受ける。ＰチャネルＭＯＳトランジスタＴ４〜Ｔ７のそれぞれはビット線ＢＬ１＜０＞〜ＢＬ１＜３＞に対応して設けられ、ビット線とコモン出力線ＣＲ１とを電気的に接続する。列選択回路３２Ｂの他の部分の構成は列選択回路３２Ａと同様であるので以後の説明は繰り返さない。
【００３３】
ここで信号ＢＳ０，ＢＳ１はバンクＢＫ０，ＢＫ１をそれぞれ選択することを示す信号であり、信号ＣＳ０〜ＣＳ３はビット線ＢＬ０＜０＞〜ＢＬ０＜３＞のそれぞれを選択することを示す信号である。
【００３４】
なお、リファレンスビット線ＲＢＬ０はＰチャネルＭＯＳトランジスタＴ０Ｒによってコモン出力線ＣＲ０に接続され、リファレンスビット線ＲＢＬ１はＰチャネルＭＯＳトランジスタＴ１Ｒによってコモン出力線ＣＲ１に接続される。ＰチャネルＭＯＳトランジスタＴ０Ｒ，Ｔ１Ｒのそれぞれは信号ＢＳ０，ＢＳ１に応じて導通する。
【００３５】
選択信号発生回路３２Ｃは内部アドレス信号（図示せず）に応じて信号ＣＳ０〜ＣＳ３を出力する。また、バンク選択回路３２Ｄは内部アドレス信号に応じて信号ＢＳ０，ＢＳ１を出力する。
【００３６】
列選択回路３２Ａ，３２Ｂ、選択信号発生回路３２Ｃおよびバンク選択回路３２Ｄは図２に示す列アドレスデコーダ３２に含まれる。図３に示すように列アドレスデコーダ３２のうち、列選択回路３２Ａ，３２ＢはバンクＢＫ０，ＢＫ１のそれぞれに隣接して設けられてもよいし、選択信号発生回路３２Ｃおよびバンク選択回路３２Ｄとともに１つの回路ブロックとして設けられてもよい。列アドレスデコーダ３２はビット線ＢＬ０＜０＞〜ＢＬ０＜３＞，ＢＬ１＜０＞〜ＢＬ１＜３＞のうちのいずれか１つのビット線を選択する。
【００３７】
センスアンプＳＡは制御回路２８からセンス動作を可能にするための信号ＳＥを受けるとセンス動作を行なう。データ読出時にはリファレンスビット線ＲＢＬ０，ＲＢＬ１にリファレンス電位が与えられる。バンクＢＫ０に含まれるメモリセルからデータを読出す際には、リファレンスビット線ＲＢＬ１がコモン出力線ＣＲ１に接続され、バンクＢＫ１に含まれるメモリセルからデータを読出す際には、リファレンスビット線ＲＢＬ０がコモン出力線ＣＲ０に接続される。リファレンス電位が与えられる一方のコモン出力線と読出されたデータに応じた電位が与えられる他方のコモン出力線との電位差がセンスアンプＳＡにより増幅され、メモリセルから読出されたデータが「１」か「０」かのいずれであるかが確定する。
【００３８】
以後、コモン出力線の電位レベルについて、たとえば電源電位ＶＤＤのようにリファレンス電位よりも高い場合には「Ｈレベル」と称し、たとえば接地電位のようにリファレンス電位よりも低い場合には「Ｌレベル」と称する。コモン出力線の電位レベルがＨレベルの場合にはデータは「１」であり、Ｌレベルの場合にはデータは「０」である。
【００３９】
スイッチＳＷ０〜ＳＷ３はビット線ＢＬ０＜０＞〜ＢＬ０＜３＞のそれぞれに対して設けられ、ビット線ＢＬ０＜０＞〜ＢＬ０＜３＞とビット線ＢＬ１＜０＞〜ＢＬ１＜３＞とをそれぞれ電気的接続することができる。スイッチＳＷ０〜ＳＷ３はたとえばＰチャネルＭＯＳトランジスタにより構成される。スイッチＳＷ０〜ＳＷ３は信号ＣＳ０〜ＣＳ３をそれぞれ受け、導通状態と非導通状態とを切り換える。
【００４０】
コモン出力線ＣＲ０，ＣＲ１に共通に容量ＣＰが設けられる。図３に示すように、容量ＣＰはたとえばゲートに電源電位が与えられ、一方端がコモン出力線ＣＲ０，ＣＲ１に共通に接続され、他方端が接地されるＰチャネルＭＯＳトランジスタにより構成される。このＰチャネルＭＯＳトランジスタのサイズはＰチャネルＭＯＳトランジスタＴ０〜Ｔ７、スイッチＳＷ０〜ＳＷ３の各々のサイズと等しい。また、この容量ＣＰには、上述のＰチャネルＭＯＳトランジスタが６個含まれる。なお、これら６個のＰチャネルＭＯＳトランジスタの配置は特に限定されるものではない。
【００４１】
バンクＢＫ０内のメモリセルからデータが読出される場合には、コモン出力線ＣＲ０にはＰチャネルＭＯＳトランジスタＴ０〜Ｔ３，Ｔ０Ｒ，およびスイッチＳＷ０が負荷容量として接続される。一方、コモン出力線ＣＲ１におけるリファレンス電位は、Ｈレベル時のコモン出力線ＣＲ０の電位とＬレベル時のコモン出力線ＣＲ０の電位とのほぼ中間に設定される必要がある。
【００４２】
このようにリファレンス電位を設定するため、コモン出力線ＣＲ１に接続される負荷容量の大きさはコモン出力線ＣＲ０の２倍の大きさとなる必要がある。コモン出力線ＣＲ１には既に６個の負荷容量（ＰチャネルＭＯＳトランジスタＴ４〜Ｔ７，Ｔ１Ｒ，およびスイッチＳＷ０）が接続される。よって容量ＣＰとして６個のＰチャネルＭＯＳトランジスタが設けられる。
【００４３】
なお列選択回路３２Ａ，３２ＢおよびスイッチＳＷ０〜ＳＷ７においては、ＰチャネルＭＯＳトランジスタに代えてＮチャネルＭＯＳトランジスタやフルＣＭＯＳ回路が用いられてもよい。
【００４４】
実施の形態１における動作を要約すると以下のとおりである。バンクＢＫ０，ＢＫ１のいずれかの選択バンクにおいて、あるビット線が選択された場合、そのビット線に対応して設けられるスイッチ（スイッチＳＷ０〜ＳＷ３のいずれかのスイッチ）がオフすることで、非選択バンクの相対するビット線との電気的な接続が切断される。一方、選択バンク中の非選択ビット線は非選択バンク中の相対するビット線と電気的に接続される。これにより非選択ビット線の負荷容量が大きくなるので、ワード線が活性化されてもビット線の電位変化の速度を遅くすることができる。よって選択ビット線へのカップリングノイズの影響を低減させることができる。
【００４５】
プリチャージ回路４０，４１はバンクＢＫ０，ＢＫ１のそれぞれに対応して設けられる。プリチャージ回路４０はワード線ＷＬ０＜Ａ＞が不活性化されている期間に、信号ＰＣに応じてビット線ＢＬ０＜０＞〜ＢＬ０＜３＞およびリファレンスビット線ＲＢＬ０を電源電位ＶＤＤにプリチャージする。同様に、プリチャージ回路４１はワード線ＷＬ１＜Ａ＞が不活性化されている期間に、信号ＰＣに応じてビット線ＢＬ１＜０＞〜ＢＬ１＜３＞およびリファレンスビット線ＲＢＬ１を電源電位ＶＤＤにプリチャージする。
【００４６】
図４は、図３のプリチャージ回路４０の構成例を説明する図である。
図４を参照して、プリチャージ回路４０はＰチャネルＭＯＳトランジスタ４０Ａ〜４０Ｅを含む。ＰチャネルＭＯＳトランジスタ４０Ａ〜４０Ｅの各ソースは電源ノードＷ１に接続され、各ゲートは信号ＰＣを受ける。ＰチャネルＭＯＳトランジスタ４０Ａ〜４０Ｅのドレインはビット線ＢＬ０＜０＞〜ＢＬ３＜０＞およびリファレンスビット線ＲＢＬ０にそれぞれ接続される。なお、プリチャージ回路４１の構成はプリチャージ回路４０と同様であり、ビット線ＢＬ０＜０＞〜ＢＬ３＜０＞およびリファレンスビット線ＲＢＬ０をビット線ＢＬ１＜０＞〜ＢＬ１＜３＞およびリファレンスビット線ＲＢＬ１にそれぞれ置き換えた構成である。よってプリチャージ回路４１の構成については以後の説明を繰り返さない。
【００４７】
図５は、図３のメモリセルの構成例およびメモリセルへのプログラムを説明する図である。
【００４８】
図５を参照して、メモリセルＭ００，Ｍ０１は、たとえばＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１によってそれぞれ構成される。ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のドレインはビット線ＢＬ０＜０＞，ＢＬ０＜１＞にそれぞれ接続される。ＮチャネルＭＯＳトランジスタＮＭ０，ＮＭ１のゲートはワード線ＷＬ０＜Ａ＞に接続される。
【００４９】
プログラムはＮチャネルＭＯＳトランジスタのソースを接地ノードに接続するか否かにより行なう。ＮチャネルＭＯＳトランジスタＮＭ０のソースが接地ノードに接続されることによりメモリセルＭ００には「０」のデータがプログラムされる。一方、ＮチャネルＭＯＳトランジスタＮＭ１のソースは接地ノードに接続されない。これによってメモリセルＭ０１には「１」のデータがプログラムされる。
【００５０】
データ読出時にワード線ＷＬ０＜Ａ＞が活性化されると、ＮチャネルＭＯＳトランジスタＮＭ０はビット線ＢＬ０＜０＞の電位を電源電位ＶＤＤから低下させる。一方、ＮチャネルＭＯＳトランジスタＮＭ１はビット線ＢＬ０＜１＞の電位を電源電位ＶＤＤからほとんど変化させない（あるいはわずかに低下させる）。なお、データ「１」をメモリセルから読出す場合にビット線の電位が電源電位ＶＤＤから低下してもよい。
【００５１】
図６は、実施の形態１でのビット線およびリファレンスビット線の配置例を示す平面図である。
【００５２】
図６を参照して、リファレンスビット線ＲＢＬを両脇から挟むようにシールド配線ＳＨ１，ＳＨ２が設けられる。メモリセルを高密度に配置するため、ビット線の間にはシールド配線は設けられていない。シールド配線ＳＨ１，ＳＨ２によりビット線ＢＬ＜０＞〜ＢＬ＜３＞のいずれかのビット線とリファレンスビット線ＲＢＬとの間でカップリングノイズが生じるのを防ぐことができる。図６に示す配置はバンクＢＫ０，バンクＢＫ１の両方に適用される。
【００５３】
次に、ＲＯＭ１の動作の概略を説明する。以下ではバンクＢＫ０のメモリセルＭ００からデータを読出すものとして説明する。
【００５４】
図７は、ＲＯＭ１の動作を示すタイミングチャートである。
図７を参照して、時刻ｔ１以前において信号ＢＳ０，ＢＳ１，ＣＳ０〜ＣＳ３はいずれもＬレベルである。このとき各ビット線、各リファレンスビット線および各ローカル線の電位はプリチャージによって電源電位ＶＤＤに設定されている。
【００５５】
時刻ｔ１では信号ＢＳ０がＨレベルに変化する。これによりバンクＢＫ０が選択される。なお信号ＢＳ１がＨレベルに変化した場合にはバンクＢＫ１が選択される。
【００５６】
また、時刻ｔ１では信号ＰＣがＬレベルからＨレベルに変化し、プリチャージが終了する。さらに、信号ＣＳ０がＨレベルに変化してビット線ＢＬ０＜０＞が選択される。さらにワード線ＷＬ０＜Ａ＞の電位（電位ＶＷＬＡ）のレベルがＨレベルに変化し、メモリセルＭ００からデータが読出される。なお時刻ｔ１以後においても、信号ＢＳ１，ＣＳ１〜ＣＳ３および電位ＶＷＬ（ワード線ＷＬ０＜Ａ＞以外のワード線の電位）はＬレベルのまま変化しない。
【００５７】
データの読出しに応じてビット線ＢＬ０＜０＞の電位ＶＢＬ０＜０＞は電源電位ＶＤＤから低下する。さらに、メモリセルＭ０Ｒに「０」のデータがプログラムされているので、リファレンスビット線ＲＢＬ１の電位ＶＲ１（およびリファレンスビット線ＲＢＬ０の電位）が電源電位ＶＤＤから低下する。電位ＶＢＬ０＜０＞が電位ＶＲ１よりも高いか低いかによって、電位ＶＢＬ０＜０＞のレベルはＨレベルかＬレベルかのいずれかとなる。また電位ＶＲ１はＨレベル時の電位ＶＢＬ０＜０＞とＬレベル時の電位ＶＢＬ０＜０＞の中間の電位となる。
【００５８】
ワード線ＷＬ０＜Ａ＞の活性化により、ビット線ＢＬ０＜１＞〜ビット線ＢＬ０＜３＞（非選択ビット線）の各々に接続されるメモリセル（ＮチャネルＭＯＳトランジスタ）によって、非選択ビット線の電位も電源電位ＶＤＤから低下する。電位ＶＢ０＜１＞〜ＶＢ０＜３＞はビット線ＢＬ０＜１＞〜ビット線ＢＬ０＜３＞の電位をそれぞれ示す。
【００５９】
たとえば信号ＣＳ１がＬレベルであるのでスイッチＳＷ１は導通状態である。よってビット線ＢＬ０＜１＞はビット線ＢＬ１＜１＞に電気的に接続される。ビット線ＢＬ０＜１＞の容量値がビット線ＢＬ０＜１＞の容量値よりも大きいため、電位ＶＢＬ０＜１＞の変化は、電位ＶＢＬ０＜１＞がＨレベル、Ｌレベルのいずれの場合にも電位ＶＢ０＜０＞の変化よりも小さい。よって、電位ＶＢ０＜０＞は電位ＶＢＬ０＜１＞の変化の影響を受けにくくなる。
【００６０】
このように、非選択バンク（バンクＢＫ１）側の非選択ビット線を選択バンク（バンクＢＫ０）側の非選択ビット線と結合することにより、選択バンク側の非選択ビット線の電位変化の速度が遅くなる。非選択バンク側の非選択ビット線は、いわばデカップル容量と同じ役割を果たす。これにより、実施の形態１では非選択ビット線が選択ビット線に及ぼすカップリングノイズの影響を緩和することができる。
【００６１】
なお、電位ＶＢＬ０＜２＞，電位ＶＢＬ０＜３＞の各々の変化は電位ＶＢＬ０＜１＞の変化と同様であるので以後の説明は繰り返さない。
【００６２】
電位ＶＬ０，ＶＬＣはそれぞれ図３のローカル線Ｌ０，ＬＣの電位を示す。ローカル線Ｌ０はコモン出力線ＣＲ０とＰチャネルＭＯＳトランジスタＴ０とを接続する線であり、ローカル線ＬＣはコモン出力線ＣＲ０とＰチャネルＭＯＳトランジスタＴ０Ｒとを接続する線である。電位ＶＬ０は電位ＶＢＬ０＜１＞と同様に変化し、電位ＶＬＣは電位ＶＲ１と同様に変化する。
【００６３】
時刻ｔ２以後、信号ＰＣがＬレベルに変化するのでプリチャージが行なわれる。よって各ビット線、各リファレンスビット線および各ローカル線の電位は電源電位ＶＤＤに復帰する。
【００６４】
続いて、実施の形態１の不揮発性半導体記憶装置の効果を説明するため比較例を示す。
図８は、実施の形態１の比較例の構成を示す図である。
【００６５】
図８を参照して、メモリセルアレイ３６ＡはバンクＢＫ０，ＢＫ１が１つの出力回路ブロックとして構成されている。バンクＢＫ０はメモリセルＭ００〜Ｍ０３を含み、バンクＢＫ１はメモリセルＭ０４〜Ｍ０７を含む。メモリセルＭ００〜Ｍ０７に対応してビット線ＢＬ０＜０＞〜ＢＬ０＜７＞がそれぞれ設けられる。またメモリセルＭ００〜Ｍ０７に対応してワード線ＷＬ＜Ａ＞が設けられる。
【００６６】
列選択回路３２Ｅは図３に示す列選択回路３２Ａ，３２Ｂを含む回路である。なお、図８には示さないが、実施の形態１と同様に選択信号発生回路３２Ｃから信号ＣＳ０〜ＣＳ３が出力され、バンク選択回路３２Ｄから信号ＢＳ０，ＢＳ１が出力される。
【００６７】
ビット線ＢＬ０＜０＞〜ＢＬ０＜７＞は列選択回路３２Ｅを介してコモン出力線ＣＯに電気的に接続される。コモン出力線ＣＯおよびリファレンス出力線ＲＯはセンスアンプＳＡに接続される。コモン出力線ＣＯおよびリファレンス出力線ＲＯはそれぞれ図３のコモン出力線ＣＲ０，ＣＲ１のいずれか一方および他方に相当する。
【００６８】
リファレンス出力線ＲＯにはＰチャネルＭＯＳトランジスタＴ１０を介してリファレンスビット線ＲＢＬ０が接続されるとともに、ＰチャネルＭＯＳトランジスタＴ１１を介してリファレンスビット線ＲＢＬ１が接続される。また、実施の形態１と同様にリファレンス出力線ＲＯには容量ＣＰが接続される。
【００６９】
リファレンスビット線ＲＢＬ０，ＲＢＬ１のそれぞれにはメモリセルＭ０Ｒ，Ｍ１Ｒが接続される。メモリセルＭ０Ｒ，Ｍ１Ｒにはそれぞれ「０」，「１」のデータが記憶される。
【００７０】
実施の形態１と同様にリファレンス出力線ＲＯの電位、すなわちリファレンス電位は、Ｈレベル時のコモン出力線ＣＯの電位とＬレベル時のコモン出力線ＣＯの電位のほぼ中間の電位に設定される必要がある。このため、同様にリファレンス出力線ＲＯの負荷容量はコモン出力線ＣＯに接続される負荷容量のほぼ２倍となる必要がある。コモン出力線ＣＯにはＰチャネルＭＯＳトランジスタＴ０〜Ｔ７が負荷容量として接続される。よってリファレンス出力線ＲＯには容量ＣＰとして、ＰチャネルＭＯＳトランジスタＴ０〜Ｔ７と同サイズのＰチャネルＭＯＳトランジスタが１６個接続される。
【００７１】
図９は、図８のビット線およびリファレンスビット線の配置例を示す図である。
図９を参照して、ビット線ＢＬ０＜０＞〜ＢＬ７＜０＞、リファレンスビット線ＲＢＬ０，ＲＢＬ１およびシールド配線ＳＨ１〜ＳＨ３が設けられる。実施の形態１と同様にカップリングノイズの影響を防ぐため、シールド配線ＳＨ１とシールド配線ＳＨ２との間にリファレンスビット線ＲＢＬ０が設けられ、シールド配線ＳＨ２とシールド配線ＳＨ３との間にリファレンスビット線ＲＢＬ１が設けられる。
【００７２】
実施の形態１ではリファレンス出力線に接続される寄生容量素子の数が減ることによってリファレンス出力線部のレイアウトオーバーヘッドを抑えることができる。上述のように比較例の場合には、リファレンス出力線ＲＯにコラム選択スイッチと同サイズのＰチャネルＭＯＳトランジスタ（負荷容量）が１６個必要である。これに対し、実施の形態１では非選択バンク側のコモン出力線をリファレンス出力線として利用することによりリファレンス出力線における容量素子の数は６個に削減される。容量素子の数を減らすことによりメモリセルアレイの面積を縮小することができる。
【００７３】
たとえば要求ワード数に応じてたとえば４行単位に構成を変えることが可能なＲＯＭ（コンパイラ型ＲＯＭ）においては、ビット線の長さに依存してビット線の寄生容量の大きさが変化する。この場合にも、リファレンスビット線の負荷容量はビット線の負荷容量の２倍となり、リファレンスコモン出力線の負荷容量も、コモン出力線の負荷容量の２倍の大きさが必要となる。実施の形態１ではリファレンス出力線に接続される負荷容量の数を比較例よりも減らすことができるため、特にコンパイラ型ＲＯＭのようにビット線の寄生容量が変化する場合には比較例よりも有利である。
【００７４】
また、実施の形態１では、センスアンプＳＡに対してバンクＢＫ０，ＢＫ１やコモン出力線ＣＲ０，ＣＲ１、リファレンスビット線ＲＢＬ０，ＲＢＬ１等が対称に設けられている。これによりセンスアンプＳＡでの差動動作において必要となる対称性を容易に確保することができる。
【００７５】
次に実施の形態１において高速動作が可能な理由を以下に説明する。
図１０は、比較例での動作を示すタイミングチャートである。
【００７６】
図１０を参照して、時刻ｔ１，ｔ２は図７の時刻ｔ１，ｔ２にそれぞれ対応する。時刻ｔ１以前には信号ＰＣ、ワード線ＷＬ＜Ａ＞の電位ＶＷＬＡがともにＬレベルであるので全ビットのプリチャージが行なわれている。時刻ｔ１においてワード線ＷＬ＜Ａ＞の電位ＶＷＬＡがＨレベルに変化するとともに信号ＰＣがＨレベルに変化する。上述のように選択ビット線の電位は電源電位ＶＤＤより低下する。
【００７７】
電位ＶＨ１は、隣接する非選択ビット線の電位変化の影響を受けないと仮定したときの選択ビット線の電位（Ｈレベル時の電位）である。電位ＶＨ２は、隣接する非選択ビット線の電位がＬレベルのときの選択ビット線の電位である。電圧Ｖ１は、電源電位ＶＤＤと電位ＶＨ２との電位差を示す。電圧Ｖ１は選択ビット線の電位がＨレベルの場合における選択ビット線の電位の最大変化幅を示す。
【００７８】
電位ＶＬ１は、隣接する非選択ビット線の電位変化の影響を受けないと仮定したときの選択ビット線の電位（Ｌレベル時の電位）である。電位ＶＬ２，ＶＬ３は、隣接する非選択ビット線の電位がそれぞれＨレベル、Ｌレベルのときの選択ビット線の電位である。電圧Ｖ２は、電位ＶＬ２と電位ＶＬ３との電位差を示す。電圧Ｖ２は選択ビット線の電位がＬレベルの場合における選択ビット線の電位の最大変化幅を示す。
【００７９】
電位ＶＲはリファレンス出力線ＲＯの電位を示す。ΔＶＨは電位ＶＨ２と電位ＶＲとの電位差であり、Ｈレベルの選択ビット線の電位と電位ＶＲとの最小の電位差を示す。ΔＶＬは電位ＶＬ２と電位ＶＲとの電位差であり、Ｌレベルの選択ビット線の電位と電位ＶＲとの最小の電位差を示す。
【００８０】
電位差ΔＶＨまたは電位差ΔＶＬが所定の大きさ以上になればセンスアンプＳＡによって、データが「１」か「０」かのいずれであるかを確定できる。信号ＳＥがＨレベルに立ち上がる時刻ｔ３が、センスアンプＳＡがデータを確定できる時刻である。
【００８１】
なお時刻ｔ２において信号ＰＣがＬレベルに変化するとともに電位ＶＷＬＡがＬレベルに変化すると全ビットのプリチャージが行なわれ、電位ＶＲおよび選択ビット線の電位ＶＢＬは電源電位ＶＤＤに戻る。
【００８２】
図１１は、図７のタイミングチャートにおける電位ＶＢＬ０＜０＞の変化をより詳細に説明する図である。なお図１１は図１０と対比される図である。
【００８３】
図１１を参照して、電位ＶＨ１，ＶＨ２，ＶＬ１〜ＶＬ３は図７の電位ＶＢＬ０＜０＞を示す。電位ＶＲは図７に示す電位ＶＲ１に対応する。実施の形態１の場合には電位ＶＨ１，ＶＨ２の変化量は図１０に示す電位ＶＨ１，ＶＨ２の変化量よりも小さく、電位ＶＬ１〜ＶＬ３の変化量は図１０に示す電位ＶＬ１〜ＶＬ３の変化量よりも小さい。その理由は、実施の形態１の場合にはカップリングノイズの影響を低減することができるためである。
【００８４】
データ「１」の読出し時には、センスアンプＳＡに入力される電位ＶＨ１を図１０の電位ＶＨ１よりも大きく設定することができる。これにより電位差ΔＶＨは図１０の電位差ΔＶＨよりも大きくなる。また、データ「０」の読出し時には、電位差ΔＶＨが改善されたことにより差動検出に必要な電位ＶＲを比較例の場合よりも高く設定できる。よって、電位差ΔＶＬを実質的に大きくすることができる。
【００８５】
以上の点から、電位差ΔＶＨの値と電位差ΔＶＬの値との和は実施の形態１のほうが比較例よりも高くなるので、信号ＳＥの立ち上がりの時刻ｔ３Ａを時刻ｔ３よりも早く設定することができる。このように実施の形態１では比較例よりも高速動作が可能になる。
【００８６】
以上のように実施の形態１によれば、選択バンク中の非選択ビット線が非選択バンク中の相対するビット線と電気的に接続されることにより負荷容量が大きくなるので、ビット線間にシールド配線を設けたり、ビット線間の距離を広げたりしなくてもカップリングノイズの影響を低減することができる。よって、実施の形態１によれば動作に影響を生じさせることなくメモリセルを高密度に配置できる。
【００８７】
また、実施の形態１によれば、従来よりも短時間でビット線の電位とリファレンスビット線の電位との差が大きくなるのでセンスアンプを動作させるタイミングを早めることができる。よってアクセスタイムが短くなる。
【００８８】
また、実施の形態１によればマイクロコンピュータ等の半導体集積回路にこのような不揮発性半導体記憶装置を搭載することによって、半導体集積回路の面積を縮小させてコスト低減を図ることができるとともに、半導体集積回路を高速に動作させることが可能になる。
【００８９】
［実施の形態２］
実施の形態２の不揮発性半導体装置の全体構成は図２に示すＲＯＭ１の構成と同様であるので以後の説明は繰り返さない。実施の形態２ではメモリセルアレイを２バンクよりも多い多バンク構成とすることによって、カップリング容量の影響をさらに低減することが可能になる。
【００９０】
図１２は、実施の形態２におけるメモリセルアレイの構成を示す図である。
図１２を参照して、メモリセルアレイ３６はバンクＢＫ０〜ＢＫ３を含む。バンクＢＫ０〜ＢＫ３の各々の構成は、図３に示すバンクＢＫ０（またはバンクＢＫ１）と同様であるので以後の説明は繰り返さない。バンクＢＫ０〜ＢＫ３のそれぞれを選択するため、バンク選択回路３２Ｄ（図１２には示さず）から信号ＢＳ０〜ＢＳ３が送られる。
【００９１】
バンクＢＫ０〜ＢＫ３のそれぞれに対応してプリチャージ回路４０〜４３、列選択回路３２Ａ，３２Ｂ，３２Ｆ，３２Ｇ、およびコモン出力線ＣＲ０〜ＣＲ３が設けられる。
【００９２】
プリチャージ回路４０〜４３の各々の構成は図４に示すプリチャージ回路４０の構成と同様である。また、列選択回路３２Ａ，３２Ｂ，３２Ｆ，３２Ｇの各々の構成は、図３に示す列選択回路３２Ａ（または列選択回路３２Ｂ）と同様である。よって、プリチャージ回路４０〜４３および列選択回路３２Ａ，３２Ｂ，３２Ｆ，３２Ｇの構成の説明は以後繰り返さない。
【００９３】
コモン出力線ＣＲ０，ＣＲ１はセンスアンプＳＡ１に接続される。コモン出力線ＣＲ２，ＣＲ３はセンスアンプＳＡ２に接続される。実施の形態１と同様に、実施の形態２では、選択バンクのコモン出力線の電位がＨレベルかＬレベルかのいずれであるかを、非選択バンクのコモン出力線の電位との比較によって検出できる。
【００９４】
実施の形態２では、さらに、信号ＣＳ０〜ＣＳ３に応じて複数のバンク間で非選択ビット線を接続するためのスイッチＳＷ０〜ＳＷ１１が設けられる。スイッチＳＷ０〜ＳＷ３はバンクＢＫ０に設けられる非選択ビット線とバンクＢＫ１に設けられる非選択ビット線とを接続する。スイッチＳＷ４〜ＳＷ７はバンクＢＫ１に設けられる非選択ビット線とバンクＢＫ２に設けられる非選択ビット線とを接続する。スイッチＳＷ８〜ＳＷ１１はバンクＢＫ２に設けられる非選択ビット線とバンクＢＫ３に設けられる非選択ビット線とを接続する。
【００９５】
このように実施の形態２では、非選択バンクに含まれる非選択ビット線を、バンク間に設けられたスイッチによりすべて接続する。これによって、非選択ビット線の電位変化の速度が実施の形態１よりも遅くなる。よって、実施の形態１に比較してカップリング容量の影響をさらに低減することができる。
【００９６】
なお、実施の形態２のように多バンク構成の場合には、２バンクを１セットとして複数セット（複数バンク）を活性化してもよい。
【００９７】
以上のように実施の形態２によれば、メモリセルアレイを多バンク構成とし、非選択バンクに含まれる非選択ビット線同士を結合するスイッチを設けることにより、カップリング容量の影響をさらに低減することができる。
【００９８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９９】
【図１】本発明の不揮発性半導体記憶装置の適用例を示す図である。
【図２】図１のＲＯＭ１の概略構成図である。
【図３】図２のメモリセルアレイ３６およびメモリセルアレイ３６の周辺の構成を説明する図である。
【図４】図３のプリチャージ回路４０の構成例を説明する図である。
【図５】図３のメモリセルの構成例およびメモリセルへのプログラムを説明する図である。
【図６】実施の形態１でのビット線およびリファレンスビット線の配置例を示す平面図である。
【図７】ＲＯＭ１の動作を示すタイミングチャートである。
【図８】実施の形態１の比較例の構成を示す図である。
【図９】図８のビット線およびリファレンスビット線の配置例を示す図である。
【図１０】比較例での動作を示すタイミングチャートである。
【図１１】図７のタイミングチャートにおける電位ＶＢＬ０＜０＞の変化をより詳細に説明する図である。
【図１２】実施の形態２におけるメモリセルアレイの構成を示す図である。
【符号の説明】
【０１００】
１  ＲＯＭ、２  ＲＡＭ、３  ＣＰＵ、４  周辺回路、１４  クロック端子、１６  アドレス端子、１８  データ出力端子、２２  クロックバッファ、２４  アドレスバッファ、２６  出力バッファ、２８  制御回路、３０  行アドレスデコーダ、３２  列アドレスデコーダ、３２Ａ，３２Ｂ，３２Ｅ〜３２Ｇ  列選択回路、３２Ｃ  選択信号発生回路、３２Ｄ  バンク選択回路、３４  センスアンプ／出力制御回路ブロック、３６，３６Ａ  メモリセルアレイ、４０〜４３  プリチャージ回路、４０Ａ〜４０Ｅ，Ｔ０〜Ｔ１１，Ｔ０Ｒ，Ｔ１Ｒ  ＰチャネルＭＯＳトランジスタ、１００  半導体集積回路、ＢＫ０〜ＢＫ３  バンク、ＢＬ０＜０＞〜ＢＬ０＜３＞，ＢＬ１＜０＞〜ＢＬ１＜３＞，ＢＬ＜０＞〜ＢＬ＜３＞  ビット線、ＣＯ，ＣＲ０〜ＣＲ３  コモン出力線、ＣＰ  容量、Ｌ０，ＬＣ  ローカル線、Ｍ００〜Ｍ１３，Ｍ０Ｒ，Ｍ１Ｒ  メモリセル、ＮＡ０〜ＮＡ７  ＮＡＮＤ回路、ＮＭ０，ＮＭ１  ＮチャネルＭＯＳトランジスタ、ＲＢＬ，ＲＢＬ０，ＲＢＬ１  リファレンスビット線、ＲＯ  リファレンス出力線、ＳＡ，ＳＡ１，ＳＡ２  センスアンプ、ＳＨ１〜ＳＨ３  シールド配線、ＳＷ０〜ＳＷ１１  スイッチ、Ｗ１  電源ノード、ＷＬ０＜Ａ＞，ＷＬ１＜Ａ＞，ＷＬ＜Ａ＞  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004822768.tif 000010
【図１０】
0004822768.tif 000011
【図１１】
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【図１２】
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