(57)【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素の窒化物を含む第一の層を形成し、
前記第一の層上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成り、且つ、酸素を含むエッチングガスを用いたエッチング処理において前記第一の層よりエッチングレートが高い第二の層を形成し、
前記第二の層上にレジスト層を形成し、
前記レジスト層をマスクとして、酸素を含むエッチングガスを用いて第１のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
第２のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
前記半導体層に第１の一導電型の不純物元素の添加をし、
第３のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
酸素を含むエッチングガスを用いて第４のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
前記半導体層に第２の一導電型の不純物元素の添加をし、
前記半導体層は、前記第二の層と重なるチャネル形成領域と、
前記第２の一導電型の不純物元素の添加により形成された前記第一の層と重なり、前記第二の層と重ならない前記チャネル形成領域を挟む一対の第一の不純物領域と、
前記第２の一導電型の不純物元素の添加により形成された前記第一の層と重ならない、前記第一の不純物領域より前記不純物元素の濃度が高い、前記チャネル形成領域と前記第一の不純物領域とを挟む一対の第二の不純物領域と、
前記第１の一導電型の不純物元素の添加により形成された前記第一の層と重ならない、前記第二の不純物領域より前記不純物元素の濃度が高い、前記チャネル形成領域と前記第一の不純物領域と前記第二の不純物領域とを挟む一対の第三の不純物領域と、
を有することを特徴とする半導体装置の作製方法。
【請求項２】
半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素の窒化物を含む第一の層を形成し、
前記第一の層上にＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成り、且つ、酸素を含むエッチングガスを用いたエッチング処理において前記第一の層よりエッチングレートが高い第二の層を形成し、
前記第二の層上に第１のレジスト層を形成し、
前記第１のレジスト層をマスクとして、酸素を含むエッチングガスを用いて第１のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
第２のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
第３のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
酸素を含むエッチングガスを用いて第４のエッチング処理を行い、前記第一の層と前記第二の層をエッチングし、
前記半導体層に第１の一導電型の不純物元素の添加をし、
前記第１の層、前記第２の層、及び前記半導体層の一部の上に第２のレジスト層を形成し、
前記第２のレジスト層をマスクとして前記半導体層に第２の一導電型の不純物元素の添加をし、
前記半導体層は、前記第二の層と重なるチャネル形成領域と、
前記第１の一導電型の不純物元素の添加により形成された前記第一の層と重なり、前記第二の層と重ならない前記チャネル形成領域を挟む一対の第一の不純物領域と、
前記第１の一導電型の不純物元素の添加により形成された前記第一の層と重ならない、前記第一の不純物領域より前記不純物元素の濃度が高い、前記チャネル形成領域と前記第一の不純物領域とを挟む一対の第二の不純物領域と、
前記第２の一導電型の不純物元素の添加により形成された前記第一の層と重ならない、前記第二の不純物領域より前記不純物元素の濃度が高い、前記チャネル形成領域と前記第一の不純物領域と前記第二の不純物領域とを挟む一対の第三の不純物領域と、
を有することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記第２の層を形成する前に、前記第１の層に酸素プラズマ処理を行うことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１乃至第４のエッチング処理は、誘導結合型プラズマエッチング法を用いて行うことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のエッチング処理及び前記第４のエッチング処理は、異方性エッチングであることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記半導体装置は、パーソナルコンピュータ、ビデオカメラ、携帯型情報端末、デジタルカメラ、デジタルビデオディスクプレーヤー、電子遊技機器、またはプロジェクターであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は上記ＴＦＴにおいて、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域を、ゲート絶縁膜を介してゲート絶縁膜と一部重ねて配置させた、ＧＯＬＤ（Gate-drain Over Lapped LDD）構造を好適に作成できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、アクティブマトリクスＬＣＤを代表する電気光学装置及びその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
ＴＦＴのオフ電流値を低減するための構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００３】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域を上記に加え、ゲート絶縁膜を介してゲート電極と重ねて配置させた部分にも形成する、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００４】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路を、ＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成する。近年、活性層の半導体膜を結晶化させる技術が進み、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることから、各種の機能回路を同一のガラス基板上に形成することが可能となった。そして画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができた。このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなってきた。
【０００５】
例えば、駆動回路のバッファ回路などは高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。従って上記駆動回路には特に劣化に耐性のあるＧＯＬＤ構造を用いるのが望ましい。
【０００６】
従来ＧＯＬＤ構造ＴＦＴプロセスにおいて、ゲート電極を形成する前に第一の不純物領域を開口したレジストを形成し、ドーピングして第一の不純物領域を形成するため、プロセス上マスクが一枚増えることとなる。フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【０００７】
【発明が解決しようとする課題】
本発明は劣化に耐性のある、ＧＯＬＤ構造の外側にＬＤＤ領域を有するＴＦＴを、より少ない工程で作製する技術を提供するものである。アクティブマトリクス型の液晶表示装置等の電気光学装置に代表されるようなあらゆる半導体装置において、ＴＦＴの特性を改善し、半導体装置の動作特性および信頼性の向上を実現させることを目的としている。
【０００８】
【課題を解決するための手段】
本発明では、上記ＧＯＬＤ構造の外側にＬＤＤ領域を有するＴＦＴにおけるプロセス簡略化のため、耐熱性導電性材料からなる第一の層、及び同一エッチング雰囲気で第一の層よりエッチング速度が大きくすることができる耐熱性導電性材料からなる第二の層から成り、前記第一の層の上に前記第二の層が積層された、2層からなるゲート電極を形成し、前記2層からなるゲート電極をマスクとしてソース及びドレイン領域、第一の不純物領域、第二の不純物領域を形成する方法を提供する。特に2層からなるゲート電極のうち、第一の層の材料において、膜中に酸素を添加することを特徴とする。
【０００９】
本発明の構成は、半導体装置において、半導体層と、ゲート絶縁膜と、ゲート電極を有し、前記ゲート電極は、前記ゲート絶縁膜に接して形成された、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素を含む酸化物または酸化窒化物からなる第一の層と、前記第一の層の内側に形成されたＴａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二の層とから成り、前記半導体層は、チャネル形成領域と、前記チャネル形成領域に接し、かつ前記第一の層と重なるように形成される第一の不純物領域と、前記ゲート電極の外側に形成された第三の不純物領域と、前記第一の不純物領域と前記第三の不純物領域の間に形成された第二の不純物領域とを有することを特徴としている。
【００１０】
本発明の半導体装置の作製方法に関する構成は、半導体上にゲート絶縁膜を形成する第１の工程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素の窒化物からなる第一の層を形成する第２の工程と、前記第一の層を酸素プラズマ処理する第３の工程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二の層を形成する第４の工程と、前記第二の層を選択的にエッチングし、前記第一の層の内側に第二の層を形成する第５の工程と、前記第一の層と前記第二の層をエッチングする第６の工程と、前記第二の層の外側に、一導電型の不純物元素を添加し、第三の不純物領域を形成する、第７の工程と、前記第一の層と前記第二の層をエッチングする第８の工程と、前記第一の層と前記第二の層をエッチングし、前記第一の層の内側に第二の層を形成する第９の工程と、前記半導体に、前記一導電型の不純物元素を添加し、前記第一の層と重なるように形成される第一の不純物領域と、前記第一の不純物領域と前記第三の不純物領域の間に第二の不純物領域を形成する、第１０の工程と、を有することを特徴としている。
【００１１】
また、他の発明の構成は、半導体上にゲート絶縁膜を形成する第１の工程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素の酸化窒化物からなる第一の層を形成する第２の工程と、Ｔａ、Ｔｉ、Ｗから選ばれた一つの元素から成る第二の層を形成する第３の工程と、前記第二の層を選択的にエッチングし、前記第一の層の内側に第二の層を形成する第４の工程と、前記第一の層と前記第二の層をエッチングする第５の工程と、前記第二の層の外側に、一導電型の不純物元素を添加し、第三の不純物領域を形成する、第６の工程と、前記第一の層と前記第二の層をエッチングする第７の工程と、前記第一の層と前記第二の層をエッチングし、前記第一の層の内側に第二の層を形成する第８の工程と、前記半導体に、前記一導電型の不純物元素を添加し、前記第一の層と重なるように形成される第一の不純物領域と、前記第一の不純物領域と前記第三の不純物領域の間に第二の不純物領域を形成する、第９の工程と、を有することを特徴としている。
【００１２】
【発明の実施の形態】
本発明で最終的に完成されるＧＯＬＤ構造の外側にＬＤＤ領域を有するＴＦＴを図１６に示す。図１６に示す形状は、第一の層1603、第二の層1601にそれぞれＴａＮにＯが添加されたもの、及びＷを用いている。図１６中ではn型の不純物が添加されており、第一の不純物領域1604、第二の不純物領域1605、第三の不純物領域1606、として示されている。また、ゲート絶縁膜1602は、エッチング工程を経ることにより、異なる不純物領域に対し、異なる膜厚で形成される。この第一の不純物領域、第二の不純物領域、第三の不純物領域、を有するＴＦＴ構造を、以下ＧＯＬＤ+ＬＤＤ構造と呼ぶことにする。この形状は、第二の層1601の端部をテーパー形状に加工する工程を経て形成される。
【００１３】
タングステンのような耐熱性導電性材料を高速でかつ精度良くエッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１４】
マルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Ｍｏｄｅｌ  Ｅ６４５−□ＩＣＰ）を用いた。ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とが角度として定義する（図４においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６ＭＨｚ）を３．２Ｗ／ｃｍ２、圧力１．０ＰａとしてエッチングガスにＣＦ４とＣｌ２を用いた。テーパー部の角度について、基板側にかけるバイアス電力（１３．５６ＭＨｚ）依存性を示す。エッチングガスの流量はＣＦ４、Ｃｌ２共に３０ＳＣＣＭとした。テーパー部の角度はバイアス電力が１２８〜３８４ｍＷ／ｃｍ２の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。また、テーパー部の角度のエッチングガス流量比依存性について調べた結果を示す。ＣＦ４とＣｌ２の合計の流量を６０ＳＣＣＭとして、ＣＦ４のみを２０〜４０ＳＣＣＭの範囲で変化させた。このときバイアス電力は１２８ｍＷ／ｃｍ２とした。その結果、テーパー部の角度は６０〜８０°まで変化させることが可能であった。
【００１５】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００１６】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対する、それぞれの材料におけるエッチング速度の割合として定義する。
【００１７】
【表１】
0004712155.tif 000002
【００１８】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩｃｍであり、Ｗ膜の１０〜１６μΩｃｍに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００１９】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。
【００２０】
本発明ではこのようなテーパー形状を形成する方法を適用して上記ＧＯＬＤ+ＬＤＤ構造のＴＦＴを作製する。具体的には図６に示すように、ゲート電極の形状を、段階を経て変化させ、その過程でドーピングを行う。図６においては、リンを注入するn型ＴＦＴの例を示している。図６の説明では、前記第一の層及び第二の層が成膜された後、ゲート電極が形成されるプロセスを順に示している。
【００２１】
まず、バイアス電圧が高く、第二の層のエッチレートと第一の層のエッチレートとの比（以下選択比と記す）が大きいエッチング雰囲気で、前記2層からなるゲート電極を異方性エッチする。すると図６（a）のごとく第二の層608がテーパー形状となり第一の層604が残るゲート電極が形成される。
【００２２】
次にバイアス電圧を変えずに、選択比が、図６（a）の場合より小さくなるエッチング雰囲気で、エッチングを行う。すると図６（b）のごとく第一の層605が第二の層609の端部よりテーパー形状を成したゲート電極が形成される。このときイオン化した導電型制御用の不純物元素を、電界で加速してゲート絶縁膜（ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層にリンを添加しソース及びドレイン領域615を形成する。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。
【００２３】
そしてさらに、バイアス電圧が図６（a）、図６（b）の形成時に比べて低く、選択比が、図６（a）の場合より小さいエッチング雰囲気で、図６（a）、図６（b）と比べて等方性のエッチングを行う。すると図６（c）のごとく図６（b）の場合よりテーパーが後退した第一の層606及び第二の層610のゲート電極が形成される。
【００２４】
その後、バイアス電圧が図６（ａ）、図６（ｂ）の形成時に比べて低く、選択比が、図６（ｃ）の場合より大きくなるエッチング雰囲気で、エッチングを行う。すると図６（ｄ）のごとく第一の層６０７が露出したゲート電極が形成される。このときイオン化した導電型制御用の不純物元素を、第一の層より成るゲート電極とゲート絶縁膜を通過させ、スルードープを行う。このときの不純物元素は、図６（ｂ）の場合に比べて低濃度で添加し、これにより第一の不純物領域６１３及び第二の不純物領域６１４を形成する。
【００２５】
本発明では、第一の層の膜中に、酸素が添加されていることを特徴とする。その好適な例として、酸素を添加したＴａＮが挙げられる。酸素を添加したＴａＮを、以下ＴａＯＮと記述する。第二の層として好適な材料には、Ｗが挙げられる。ＴａＯＮ、Ｗとも耐熱性に優れ、抵抗率の低いＷとエッチレートを低く設定でき、図６に述べる形状を形成しやすい。なお、上記材料はＣＦ4及びＣｌ2をエッチングガスとして用い、ドライエッチングできる。選択比を上げるためには、上記ガスに酸素を添加することが有効である。
【００２６】
第一の層の膜中に酸素が添加されていることを特徴とする理由は、図６（d）のスルードープの段階における第一の不純物領域613の上方に位置する第一の層607の膜厚を小さくできることに起因する、ＴＦＴ特性向上があげられる。
【００２７】
図６（ｄ）においては、第一の不純物領域の上方に位置する第一の層６０７を通過させるスルードープ法を行うことで、当該第一の層６０７の厚さにより半導体層に添加される不純物元素の濃度は制御される。そしてこの第一の不純物領域の上方に位置する第一の層６０７の膜厚は、上記選択比で制御することが好ましい。なぜなら電界特性や不純物添加濃度を設計上決める、第二の層６１２とゲート絶縁膜６１６の膜厚を変えずに済むからである。すなわちエッチングによって図６（ｄ）のごとく形状を形成する際、第一の不純物領域６１３の上方に位置する第一の層６０７の膜厚を薄くするためには、上記選択比を大きくし、第一の層６０７の膜厚を厚くするためには上記選択比を小さくする。
【００２８】
第一の層がＴａＮより成る場合、充分な上記エッチレートの差が無いため、第一の不純物領域の上方に位置する第一の層が厚くなる。このため上記の作製方法で形成したＧＯＬＤ+ＬＤＤ構造のＴＦＴ素子の特性において、ゲート電極とゲート絶縁膜を通過させ、第一の不純物領域の部分にリンを充分注入できないことがある。このため充分な耐性が得られないことがあった。第一の層にＴａＮを用いたままで、これを解決すべく図６（d）の段階で第一の不純物領域にリンを充分注入すると、これに伴い第二の不純物領域の濃度を高くなる。第二の不純物領域の濃度が高くなれば、第二の不純物領域で電界を緩和することができなくなり、オフ電流が上がるなど、ＴＦＴとして良好な特性を示さないことがある。
【００２９】
そこで、第一の不純物領域の部分に注入されるリンを阻止する第一の層の膜厚を薄くすることで、第二の不純物領域の濃度を従来の構造と変えず、第一の不純物領域の部分に注入されるリン濃度を増やすことができる。そのためには、図６（d）の段階で、選択比が、より大きくなるようなエッチング雰囲気もしくは膜特性とすることが必要となる。具体的には、上記第一の層の膜中への酸素の添加で上記エッチレートの差を大きくする。
【００３０】
選択比が、第一の層の酸素添加によってどの程度変化するかを調べるべく、実験を行った。以下にその結果を示す。
【００３１】
【表２】
0004712155.tif 000003
【００３２】
表２は、ガラス上にスパッタ成膜法でＴａＮ膜を３０nm成膜し、ＴａＮ膜に酸素プラズマ処理を行った後、シート抵抗を測定した結果を示す。表２中に見られるように、酸素プラズマ処理を行ったいずれのサンプルも、酸化のため抵抗値が上がっている。しかし第一の不純物領域に電界をかけるには充分低く、上記すべての条件で第一の層を酸素添加処理できると思われる。
【００３３】
このＴａＮ膜について、ＳＩＭＳによって表面からの酸素濃度を測定した結果を図１５に示す。このサンプルは、ガラス基板上にＴａＮを１５０nm積層している。表面層、すなわちグラフの左側において、測定時に表面からの情報が１０nmまで影響することを考慮すると、膜中の酸素濃度は１×１０21 atoms/cm3程度と見られる。これはＴａＮが自然に酸素を吸蔵したものと考えられる。このことから、膜中の酸素濃度は１×１０21 atoms/cm3以上であれば、ＴａＯＮ膜であると我々は判断した。
【００３４】
【表３】
0004712155.tif 000004
【００３５】
表３は、ガラス上にスパッタ成膜法でＴａＮ膜を成膜し、表２と同条件の酸素プラズマ処理を行った後、エッチングレートを測定した結果を示す。いずれの前記シート抵抗が上がっているサンプル処理方法においても、エッチレートが上がっていることが分かる。表２及び表３では酸素プラズマ処理において、処理時間を変えて測定している。処理時間が増えるにつれ、シート抵抗が上がり、エッチレートが減ることから、酸素が添加されるにつれエッチレートが小さくなると推測できる。
【００３６】
ここでは第一の層としてＴａＮを上げたが、適したエッチングガスを用い、エッチレートを遅くすることができる物質なら利用することができると考えられる。具体的にはＴi、Ｗ及びその酸化物もしくは酸化窒化物も有効と思われる。第一の層への酸素添加方法も、酸素プラズマ処理に限定されず、例えばスパッタ成膜時に酸素ガスを流す方法が有効と考えられる。
【００３７】
以上より、選択比を変えることにより、第一の層の膜厚を薄くすることが可能であることが分かった。そこで、この第一の層の膜厚を変化させたときのＴＦＴ特性をシミュレーションした。シミュレーションは、第一の層による不純物注入の阻止能を考慮し、ゲート電極の導電率は考慮していない。ＴＦＴのサイズは、基板平面に沿って８μｍ×８μｍであり、ドレイン電圧を14Ｖと固定している。
【００３８】
図２１は、ゲート電極の第一の層を、膜厚において５nmから３０nmまで変化させたときの、Ｖｇ-Ｉｄ曲線をシミュレーションした結果である。膜厚によるＶｇ-Ｉｄ特性の変化は小さいといえる。
【００３９】
図２２は、ゲート電極の第一の層を、膜厚において５nmから３０nmまで変化させたときの、Ｓｉにおける電界強度曲線である。このとき、ゲート電極に２０Ｖ印加している。縦軸は電界強度であり、横軸はＴＦＴにおける位置を示している。横軸の単位はμｍであり、第一の不純物領域及び第二の不純物領域は０．５μｍで形成されている。１付近がチャネルと第一の不純物領域の境界であり、ここの領域付近の電界はＰＮ接合部となるため高い。１．５付近が第一の不純物領域と第二の不純物領域の境界であり、この領域付近の電界が、劣化の原因となる。
図２２中では、膜厚が薄くなるにつれ領域付近の電界は小さくなり、劣化はおきにくくなることが予想される。すなわち、第一の層を薄くするようなＧＯＬＤ+ＬＤＤ構造のＴＦＴは劣化に対し有効である。
【００４０】
【実施例】
[実施例１]
本発明の実施例を、図１〜図４を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００４１】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００４２】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００４３】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００４４】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００４５】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic%以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４６】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４７】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４８】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００４９】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atomic／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００５０】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl  Ortho-silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５１】
そして、図１（D）に示す様に、ゲート絶縁膜１０９上にゲート電極を形成するための第１の導電膜１１０と第２の導電膜１１１とを形成する。本実施例では、第１の導電膜１１０をＴａＯＮで５〜３０nmの厚さに形成し、第２の導電膜をＷで３００〜４００nmの厚さに形成する。
【００５２】
ＴａＯＮ膜はスパッタ法で形成し、ＴａのターゲットをＡｒ及びＮ2、Ｏ2でスパッタする。この場合、Ａｒ及びＮ2に適量のＸｅやＫｒを加えると、ＴａＮ膜の内部応力を緩和して膜の剥離を防止することができる。
【００５３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００５４】
上記例ではＴａＯＮ膜とＷ膜を、連続成膜している。これは大気開放せず処理する、スループットの早い好適な手段である。
【００５５】
次に図２に示すように、レジストによるマスク１１２〜１１７を形成し、ゲート電極を形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2を混合し、０．５〜２Pa、好ましくは１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2を混合した場合にはＷ膜のエッチレートはＴａＯＮ膜より大きい。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第一の層であるＴａＯＮを異方性エッチングする。
【００５６】
Ｗ膜やＴａＯＮ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａＯＮのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａＯＮ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａＯＮはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａＯＮはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａＯＮの表面が酸化される。ＴａＯＮの酸化物はフッ素や塩素と反応しないためさらにＴａＯＮ膜のエッチング速度は低下する。従って、Ｗ膜とＴａＯＮ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａＯＮ膜よりも大きくすることが可能となる。
【００５７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第二の層すなわちＷの端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。
【００５８】
その後同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成してＷとＴａＯＮのエッチングを行う。基板側（試料ステージ）には１００WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理と同様の自己バイアス電圧を印加する。このような条件によればＷ膜とＴａＯＮ膜のエッチレートの差すなわち選択比は酸素を添加した上記エッチング条件にくらべ小さくなり、Ｗ膜及びＴａＯＮ膜がエッチングされる。
こうして、第１のエッチング処理により第一の層と第二の層から成る第１の形状の導電層１１８〜１２３（第一の層１１８ａ〜１２３ａと第二の層１１８ｂ〜１２３ｂ）を形成する。１３０はゲート絶縁膜であり、第１の形状の導電層１１８〜１２３で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５９】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００keVとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層１１８〜１２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２４〜１２９が形成される。第１の不純物領域１２４〜１２９には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００６０】
次に図３（Ｃ）に示すように第２のエッチング処理を行う。
このときもＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成してＷとＴａＯＮのエッチングを行う。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理より小さい自己バイアス電圧を印加する。
【００６１】
その後ＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第一の層であるＴａＯＮを異方性エッチングする。
【００６２】
こうして第２の形状の薄膜層１１１８〜１１２３（第一の層１１１８ａ〜１１２３ａと第二の層１１１８ｂ〜１１２３ｂ）を形成する。１１３０はゲート絶縁膜であり、第２の形状の薄膜層１１１８〜１１２３で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００６３】
そして、図３（Ｃ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図２で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第二の形状の薄膜層１１１８〜１１２３を不純物元素に対するマスクとして用い、第二の層１１１８ａ〜１１２３ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第二の１１１８ａ〜１１２３ａと重なる第３の不純物領域１３１〜１３６と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域１１３１〜１１３６とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となるようにし、第３の不純物領域で１×１０１６〜１×１０１８ａｔｏｍｓ／ｃｍ３の濃度となるようにする。このように、第２の不純物領域と、第３の不純物領域と、を併せてＬＤＤ領域と呼ぶ。これはボロンを不純物とするＰ型の場合も同様である。
【００６４】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１１８a、１１２３aをマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atomic／cm3となるようにする。また、第一のゲート電極と重なる不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜と第一のゲート電極を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atomic／cm3以上の濃度とする。この高濃度ｐ型不純物領域１４０ａ、１４１ａおよび低濃度ｐ型不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４０ａ、１４１ａには１×１０20〜１×１０21atomic／cm3の濃度で、低濃度ｐ型不純物領域１４０ｂ、１４１ｂには１×１０16〜１×１０19atomic／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００６５】
その後、図４（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００ｎｍとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００６６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図４（Ｂ））。
【００６７】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic%程度付与すれば良かった。
【００６８】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【００６９】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００７０】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００７１】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し第５のフォトマスクでレジストマスクパターンを形成しエッチングによって、ソース配線とドレイン配線を形成する。ドレイン配線を例としてこの構成を説明すると、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜上に重ねてＡｌ膜を３００〜４００nmの厚さで形成し、さらにＴｉ膜または窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層またはＴｉとＴｉＮを組み合わせ、３層以上の層を有する構造とする。その後、第５のフォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線とドレイン配線を形成する。このとき、課題を解決する手段で記したように、酸素プラズマを用いた処理、熱酸化処理を行い、Ａｌ層の端部に酸化膜を形成する。その後、透明導電膜を全面に形成し、第６のフォトマスクを用いたパターニング処理およびエッチング処理により画素電極を形成する。画素電極は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴのドレイン配線と重なる部分を設け電気的な接続を形成している。
【００７２】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。
【００７３】
こうして６枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７４】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ＬＤＤ領域２０７、高濃度ｐ型不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、低濃度ｎ型不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２１１、高濃度ｎ型不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ゲート電極１１９と重なるＬＤＤ領域を第一の不純物領域としてそのチャネル長方向の長さは０．１〜１．５μｍ、好ましくは０．３〜０．８μｍとする。この第一の不純物領域の長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００７５】
図４（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００７６】
図７は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図４（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート電極１２２は図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図４（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００７７】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００７８】
さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００７９】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図４（Ｃ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図５（Ａ）で示すようにこのロジック回路部のＴＦＴを第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形成領域２３６ａ、２３６ｂ、低濃度ｐ型不純物領域から成りゲート電極１１８と重なるＬＤＤ領域２３７ａ、２３７ｂ、高濃度ｐ型不純物領域から成るソース領域２３８とドレイン領域２３９、２４０を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導体層にチャネル形成領域２４１ａ、２４１ｂ、低濃度ｎ型不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２４２ａ、２４２ｂ、高濃度ｎ型不純物領域で形成するソース領域２４３とドレイン領域２４４、２４５を有している。チャネル長はいずれも３〜７μｍとして、ゲート電極と重なるＬＤＤ領域を第一の不純物領域としてそのチャネル長方向の長さは０．１〜１．５μｍ、好ましくは０．３〜０．８μｍとする。
【００８０】
また、アナログスイッチで構成するサンプリング回路には、同様な構成とした第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａを適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図５（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域２４６ａ、２４６ｂ、２４６ｃ、低濃度ｐ型不純物領域から成りゲート電極１２０と重なるＬＤＤ領域２４７ａ、２４７ｂ、２４７ｃ、高濃度ｐ型不純物領域から成るソース領域２４９とドレイン領域２５０〜２５２を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂには、島状半導体層にチャネル形成領域２５３ａ、２５３ｂ、低濃度ｎ型不純物領域で形成されゲート電極１２１と重なるＬＤＤ領域２５４ａ、２５４ｂ、高濃度ｎ型不純物領域で形成するソース領域２５５とドレイン領域２５６、２５７を有している。
【００８１】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。そして、本実施例で完成したアクティブマトリクス基板を用いることで透過型の液晶表示装置を作製することができる。
【００８２】
［実施例２］
実施例１では、ＴａＯＮ膜とＷ膜を連続成膜している。これは例えばマルチチャンバーを有するスパッタ装置などで、大気開放せず処理する好適な成膜手段である。それ以外にもＴａＮ膜を成膜し、後に酸化する方法がある。ゲート電極を形成する際、ＴａＮ膜はＴａのターゲットをＡｒ及びＮ2でスパッタ成膜する。その後、酸素を含むプラズマに曝しＴａＮ膜を酸化させるとＴａＯＮ膜を得ることができる。
【００８３】
しかしながら、何らかの都合でＴａ成膜時酸素を流せない場合があれば、後にアニールを行うことで酸化する手段をとる。例えば、ＴａＮ膜を大気雰囲気、もしくは窒素雰囲気において５５０℃でアニールする。あるいは前記耐熱性導電性材料から成る第一の層に、酸素雰囲気でアニールしたとき、導電性が良好で、エッチング特性が上記加工に対し良好であり、酸素を透過するものであれば、第一の層及び第二の層を成膜後アニールするという手段をとることができる。
【００８４】
［実施例３］
実施例１では、駆動回路のｎチャネル型ＴＦＴ及び画素ＴＦＴに同じＧＯＬＤ+ＬＤＤ構造を形成する例を示した。しかしながら画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路などは高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【００８５】
また、上記オフ電流値やオン電流値の他にも注目すべき点はある。例えば、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲート電極に大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１００以下で良い。また、ＧＯＬＤ+ＬＤＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなる可能性がある。従って、画素ＴＦＴに適用するには改善の余地がある。また逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低い。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、求められる特性にあわせた構造で形成することが望ましい。
【００８６】
すなわち、画素ＴＦＴと駆動回路のＴＦＴとの構造を変えることで、液晶表示装置として良好な特性を示すことが期待される。具体的には、実施例１により形成される上記ＧＯＬＤ+ＬＤＤ構造において、高濃度ｎ型不純物領域を、マスクを用いて形成することで、片方の第二の不純物領域の長さを変えることが出来る。このときＴＦＴ特性から言えば、第二の不純物領域の長さが長くなるとともに抵抗は上がり、Ioff及びIonの値が下がることになる。また、この部分の電位変動が緩やかになり、劣化がおきにくくなることが期待される。
【００８７】
また、実施例１では第二の不純物領域の長さを第一の層及び第二の層のテーパー形状で決めている。従ってプロセスにおける基板面内分布特性が均一でないと、第二の不純物領域の長さが面内で変わることが予想される。このことからも高濃度ｎ型不純物領域を、マスクを用いて形成する利点である。このプロセスを、図２０を用いて説明する。ここでも図６と同様、ゲート電極の形状を、段階を経て変化させ、その過程でドーピングを行う。図２０においては、リンを注入するn型ＴＦＴの例を示している。
【００８８】
まず、バイアス電圧が高く、選択比が大きいエッチング雰囲気で、前記2層からなるゲート電極を異方性エッチする。すると図20（a）のごとく第二の層2008がテーパー形状となり第一の層2004が残るゲート電極が形成される。次にバイアス電圧を変えずに、選択比が、図20（a）の場合より小さくなるエッチング雰囲気で、エッチングを行う。すると図20（b）のごとく第一の層2005が第二の層2009の端部よりテーパー形状を成したゲート電極が形成される。そして、バイアス電圧が図20（a）、図20（b）の形成時に比べて低く、選択比が、図20（a）の場合より小さいエッチング雰囲気で、図20（a）、図20（b）と比べて等方性のエッチングを行う。すると図20（c）のごとく図６（b）の場合よりテーパーが後退した第一の層2006及び第二の層2010よりなるゲート電極が形成される。
【００８９】
その後、バイアス電圧が図20（a）、図20（b）の形成時に比べて低く、選択比が、図20（c）の場合より大きくなるエッチング雰囲気で、エッチングを行う。すると図20（ｄ）のごとく第一の層2007が露出したゲート電極が形成される。このときイオン化した導電型制御用の不純物元素を、第一の層より成るゲート電極とゲート絶縁膜を通過させ、スルードープを行う。これにより第一の不純物領域 2013及び第二の不純物領域2014を形成する。そしてさらに、図20（ｆ）のごとくソース及びドレイン領域を形成する領域を開口するようなレジスト2012を形成する。このときイオン化した導電型制御用の不純物元素を、半導体層に添加しソース及びドレイン領域を形成する。このときの不純物元素は、図20（d）の場合に比べて高い濃度で添加する。これにより、ソース及びドレイン領域2016が形成される。以上の工程でマスクを用いて第二の不純物領域の長さを決めることが出来る。
［実施例４］
本実施例では、実施例１で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を、図８を用いて説明する。
【００９０】
図８（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００９１】
そして、図８（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図８（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０ｃｍ-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００９２】
図９は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【００９３】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにすると良い。
【００９４】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍の触媒元素の量を１×１０11〜１×１０14atom/cm2程度となるようにしておく。そして、図９（Ｂ）で示すように、図８（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図８（Ｃ））。
【００９５】
図８または図９で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atomic／cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００９６】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図４（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１０で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１０で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atomic／cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９７】
［実施例５］
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図１１（Ａ）に示すように、図４（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μｍの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。
【００９８】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１１（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１１で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００９９】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用る。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μｍ以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【０１００】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０１】
図１２はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【０１０２】
図１１において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１２で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１２では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１２で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【０１０３】
このようなアクティブマトリクス型液晶表示装置の構成を図１３の斜視図を用いて説明する。図１３においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【０１０４】
このような構成の液晶表示装置は、実施例１で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【０１０５】
［実施例６］
図１４は実施例１で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１０６】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１０７】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図４（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或いは、図５（Ａ）で示す第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるので図５（Ａ）で示すようなマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１０８】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図４（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。或いは、オフ電流値を効果的に低減させるために図５（Ｂ）で示す第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。
【０１０９】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図４（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１１０】
尚、本実例の構成は、実施例１に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリ回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１１１】
［実施例７］
本発明は、ＴＦＴを有する半導体装置に関するものであり、特に劣化に対し有効なＧＯＬＤ+ＬＤＤ構造のＴＦＴの作製技術に関する。従って、半導体ウエハにＬＳＩを代表する半導体素子を形成する場合にも適用できる。これには実施例５のごとく、ウエハ上に反射電極を形成することで、反射型の液晶表示装置を作製する利用法も含まれる。このときも、実施例１と同様なプロセスで、ゲート絶縁膜及びゲート電極を形成し、ＧＯＬＤ+ＬＤＤ構造を形成できる。
【０１１２】
［実施例８］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置並びにＥＬ型表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１１３】
図１７（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１１４】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【０１１５】
図１７（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、画素ＴＦＴ２０４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２が設けられている。このような構成は、実施例１を適用すれば形成することができる。このときドレイン配線は実施例１で示したような積層構造を成し、画素電極を兼ねる構成としている。画素電極２６２は実施例１で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【０１１６】
図１８（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１１７】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１１８】
図１８（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital  Versatile  Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲームやインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１１９】
図１８（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１２０】
図１９（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図１９（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１２１】
なお、図１９（Ｃ）に、図１９（Ａ）および図１９（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図１９（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図１９（Ｃ）中において矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また図１９（Ｄ）は、図１９（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図１９（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１２２】
またここでは図示しなかったが、本発明ではその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することが可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１２３】
【発明の効果】
本発明を用いることで、半導体装置の製造において、その歩留まりを向上させ、工程を削減することができる。また半導体装置においては、信頼性を向上させる。
【０１２４】
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】  駆動回路のＴＦＴの構成を示す断面図。
【図６】  ＧＯＬＤ+ＬＤＤ構造ＴＦＴの作製工程を示す断面図。
【図７】  画素部の画素を示す上面図。
【図８】  結晶質半導体層の作製工程を示す断面図。
【図９】  結晶質半導体層の作製工程を示す断面図。
【図１０】  画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】  アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１２】  液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１３】  液晶表示装置の構造を示す斜視図。
【図１４】  液晶表示装置の回路構成を説明するブロック図。
【図１５】  ＴａＮ膜の酸素濃度を示すＳＩＭＳ測定結果。
【図１６】  本発明のＧＯＬＤ+ＬＤＤ構造ＴＦＴを示す断面図。
【図１７】  携帯型情報端末の一例を示す図。
【図１８】  半導体装置の一例を示す図。
【図１９】  投影型液晶表示装置の構成を示す図。
【図２０】  高濃度ｎ型不純物領域をマスクを用いて形成する場合のプロセスを示す断面図。
【図２１】  第一の層の厚さを変化させたときのＩ-Ｖシミュレーション結果。
【図２２】  第一の層の厚さを変化させたときの電界強度シミュレーション結果。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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