(57)【特許請求の範囲】
【請求項１】
半導体基板をプラズマエッチングするプラズマエッチング工程と、
前記プラズマエッチング工程により形成された溝の内壁に保護膜を堆積させるプラズマデポジション工程と、
前記プラズマエッチング工程と前記プラズマデポジション工程とを交互に繰り返すことで前記半導体基板に開口部を形成する工程と、
前記半導体基板の開口部の内壁を等方性プラズマエッチングして平坦化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の開口部の内壁上に絶縁膜を形成する工程と、
前記絶縁膜上に貫通電極を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
その一方の主面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、
前記半導体基板の他方の主面上であって、前記パッド電極に対応する位置に開口部を有するマスク層を形成する工程と、
前記マスク層をマスクとして用いて前記半導体基板をプラズマエッチングするプラズマエッチング工程と、
前記プラズマエッチングにより形成された溝の内壁に保護膜を堆積させるプラズマデポジション工程と、
前記プラズマエッチング工程と前記プラズマデポジション工程とを交互に繰り返すことで前記半導体基板に前記第１の絶縁膜に至る開口部を形成する工程と、
前記半導体基板の開口部の内壁を等方性プラズマエッチングして平坦化する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記マスク層を除去する工程と、
前記半導体基板の開口部の底部において前記パッド電極を露出させるために前記第１の絶縁膜を除去する工程とを有し、前記マスク層がシリコン酸化膜若しくはシリコン窒化膜からなるとき、前記マスク層を除去する工程と、前記第１の絶縁膜を除去する工程と、前記半導体基板の開口部の内壁を平坦化する工程とを、同一装置を用いて同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の開口部の底部において前記パッド電極を露出させるために前記第１の絶縁膜を除去する工程を有し、
前記第１の絶縁膜を除去する工程と、前記半導体基板の開口部の内壁を平坦化する工程とを、同一装置を用いて同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の開口部内に前記パッド電極と電気的に接続された貫通電極を形成する工程を有することを特徴とする請求項３乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の開口部の内壁を平坦化する工程で用いるエッチングガスが少なくともＣＦ４ガスを含むことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体基板の一方の面から他方の面方向に開口部を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体基板の一方の面から他方の面にかけて貫通するビアホール（開口部）を設け、このビアホール内に配線となる導電材料（アルミニウムや銅やタングステンやチタンタングステン等の金属）を形成させることでそれぞれの主面に設けられた導電体を電気的に接続することが行われている。
【０００３】
そして、このようなビアホールの形成法の一つとしてボッシュプロセスが知られている。ボッシュプロセスとは、ＳＦ６ガスを用いて半導体基板の表面を等方性プラズマエッチングするプラズマエッチング工程と、プラズマエッチング工程により形成される溝の内壁にＣ４Ｆ８ガスを用いてカーボン高分子を保護膜として堆積させるプラズマデポジション工程の両工程を周期的に繰り返すことによって、半導体基板を垂直に、かつ深くエッチングするプロセスである。
【０００４】
このボッシュプロセスによりエッチングを行うと図１４に示すように半導体基板１００を貫通するビアホール１０１が形成されるが、同時にビアホール１０１内壁面に波状の荒れた形状（以下、スキャロップ形状１０２と称する）が生じることが知られている。このスキャロップ形状１０２はプラズマエッチング工程の際の等方性エッチングに起因する。
【０００５】
上述した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００６−１２８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ビアホール１０１内壁面が上述したスキャロップ形状１０２であると、その後のビアホール内の加工工程で所望の膜（例えば絶縁膜，バリア層）を均一に形成することが困難であり、これによって半導体装置の信頼性や歩留まりが劣化するという問題があった。
【０００７】
具体的には、例えば図１５（ａ）に示すようにビアホール１０１内に絶縁膜１０３を形成し、その上にスパッタリング法によりバリア層１０４（例えば、チタン層やチタンタングステン層やタンタル層やタンタルナイトライド層）や配線となる導電材料を形成しようとする場合、スキャロップ形状１０２によってスパッタ粒子が十分に到達出来ない領域があり、当該スパッタ層の厚みが均一にならず被覆不足となる領域があった。特に、ビアホール１０１のアスペクト比（高さ／開口径）が大きくなると均一な成膜がいっそう困難となり、バリア層１０４や配線としての機能が著しく低下してしまう。
【０００８】
また、ＣＶＤ法による成膜も同様であり、スキャロップ形状１０２によって反応ガスがビアホール１０１の内壁面に均一に到達せず、当該ＣＶＤ層が被覆不足になる領域があった。
【０００９】
さらには、被覆不足を回避する観点から必要以上に成膜を行うこともあるため生産性が低下するといった問題や、特定領域で膜厚が過剰に厚くなってしまうという問題があった。
【００１０】
また、スキャロップ形状１０２は先鋭部を有し、当該先鋭部はその後ビアホール１０１内に形成される膜の形状に反映される。そのため、図１５（ｂ）に示すようにビアホール１０１内に絶縁膜１０３、バリア層１０４、メッキ電極となるシード層１０５を順に形成し、メッキ法によってビアホール１０１内に貫通電極１０６を形成する場合、メッキ工程に際してシード層１０５の先鋭部１０７で電荷集中が起きる。そうすると、当該先鋭部１０７で貫通電極１０６の材料（例えば銅やアルミニウム）が異常に成長して図１５（ｂ）に示すような異常成長部１０８が生じるという問題がある。また、異常成長部１０８が更に成長すると対面する貫通電極材料と繋がってしまうため適切なメッキ形成がなされず、貫通電極１０６が断線したり、貫通電極１０６内にボイド（空洞）が発生してしまうという問題があった。
【００１１】
また、ボッシュプロセスの際にそのエッチング速度を遅くすることでスキャロップ形状１０２の発生を抑制することも可能ではあるが、それでは生産性が著しく低下してしまうという問題もある。
【００１２】
そこで、本発明はボッシュプロセスを利用してビアホールを形成する場合にスキャロップ形状が生じても、その後のビアホール内の加工工程で実質的に均一な成膜を行うことが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板をプラズマエッチングするプラズマエッチング工程と、前記プラズマエッチング工程により形成された溝の内壁に保護膜を堆積させるプラズマデポジション工程と、前記プラズマエッチング工程と前記プラズマデポジション工程とを交互に繰り返すことで前記半導体基板に開口部を形成する工程と、前記半導体基板の開口部の内壁を平坦化する工程とを有することを特徴とする。
【００１４】
また、本発明の半導体装置の製造方法は、その一方の主面に第１の絶縁膜を介してパッド電極が形成された半導体基板を準備し、前記半導体基板の他方の主面上であって、前記パッド電極に対応する位置に開口部を有するマスク層を形成する工程と、前記マスク層をマスクとして用いて前記半導体基板をプラズマエッチングするプラズマエッチング工程と、前記プラズマエッチングにより形成された溝の内壁に保護膜を堆積させるプラズマデポジション工程と、前記プラズマエッチング工程と前記プラズマデポジション工程とを交互に繰り返すことで前記半導体基板に前記第１の絶縁膜に至る開口部を形成する工程と、前記半導体基板の開口部の内壁を平坦化する工程とを有することを特徴とする。
【００１５】
また、本発明の半導体装置の製造方法は、前記マスク層を除去する工程と、前記ビアホール底部において前記パッド電極を露出させるために前記第１の絶縁膜を除去する工程とを有し、前記マスク層を除去する工程と、前記第１の絶縁膜を除去する工程と、前記半導体基板の開口部の内壁を平坦化する工程を同一工程で行うことを特徴とする。
更に、本発明の半導体装置の製造方法は、前記半導体基板の開口部の底部において前記パッド電極を露出させるために前記第１の絶縁膜を除去する工程を有し、前記第１の絶縁膜を除去する工程と、前記半導体基板の開口部の内壁を平坦化する工程を同一工程で行うことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法では、ビアホール内壁面に生じたスキャロップ形状を改善し平坦化させている。そのため、平坦化後はビアホール内で膜厚均一性の高い成膜を行うことが可能となる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態について図面を参照しながら説明する。図１乃至図３は本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【００１８】
まず、図１に示すように、その表面に不図示の電子デバイスが形成された半導体基板１を準備する。次に、半導体基板１の裏面上に選択的にマスク層２を形成する。マスク層２はビアホール３を形成するためのマスクとして用いられる層であり、当該機能を有するのであればその材質は特に限定されない。従ってマスク層２はシリコン酸化膜やシリコン窒化膜等の絶縁膜でもよくレジスト層であってもよい。
【００１９】
次に、マスク層２をマスクとしてボッシュプロセスを利用して半導体基板１の所定領域をエッチングする。具体的には例えばＩＣＰ（BM2304Inductively Coupled Plasma）BM2304型のエッチング装置を用い、圧力：５０〜６０mTorr，ＳＦ６ガス流量：４００〜４５０scc/min，Ｏ２ガス流量：３５〜４０scc/min，ＩＣＰパワー：１５００〜２０００Wのプラズマエッチング工程と、圧力：２０〜３０mTorr，Ｃ４Ｆ８ガス流量：１５０〜２００scc/min，ＩＣＰパワー：１２００〜１７００Wのプラズマデポジション工程とを切り替え時間：１０／５secのサイクルで行う。
【００２０】
このボッシュプロセスにより図１に示すように半導体基板１を厚さ方向に貫通するビアホール３（開口部）が形成され、同時にビアホール３内壁面がスキャロップ形状４となる。ビアホール３の深さは例えば１００μｍ〜１５０μｍ程度であり、スキャロップ形状４の溝の段差は例えば６０００Å程度である。なお、ＳＦ６ガスによる横方向へのサイドエッチング量が多いとスキャロップ形状４の段差が大きくなる。
【００２１】
また、便宜上同図はスキャロップ形状４を現実のものよりもかなり誇張して描いてある。また、ビアホール３の底部側（図１の下側）に行くほどエッチングレートは小さくなる。そのため、実際にはビアホール３の底部側の方が上部側（図１の上側）よりもスキャロップ形状４の段差が浅く、平坦に近い状態となっている。なお、同図ではビアホール３がストレート形状であるが、実際のボッシュプロセスではテーパー形状（深さ方向になるについて開口の直径が狭くなる形状）になる傾向がある。
【００２２】
次に、マスク層２を除去する。具体的にはマスク層２がレジスト層であればレジスト除去装置（例えば、プラズマアッシング装置）を用いてＯ２プラズマでアッシングする。また、マスク層２がシリコン酸化膜等の絶縁膜であれば、例えば平行平板型のプラズマエッチング装置や反応性イオンエッチング装置等を用いてマスク層２を除去する。
【００２３】
次に、図２に示すようにドライエッチング法によりスキャロップ形状４を除去し、ビアホール３の内壁を平坦化する。なお、ドライエッチング法は、装置チャンバー内でプラズマを発生させ、その内部で生成したイオンやラジカルを用いてエッチングする方法である。ドライエッチングにはプラズマエッチングや反応性イオンエッチングやケミカルドライエッチング等が含まれる。
【００２４】
具体的には例えば平行平板型プラズマエッチング装置を用いて行う。少なくとも以下の条件、すなわち圧力：５０〜１５０mTorr，ＣＦ４ガス流量：５０〜１００scc/min，ＣＨＦ３ガス流量：０〜２５scc/min，パワー：４００〜８００Ｗで当該平坦化工程を行うことで、スキャロップ形状４が改善できた。また、スキャロップ形状４の改善の効果を高める観点、つまりビアホール３の内壁をより平坦化させる観点からは低圧，高パワー，ＣＦ４ガスリッチの条件下で行うことが好ましいと推測される。
【００２５】
次に、平坦化されたビアホール３内壁面に絶縁膜，バリア層、シード層，貫通電極の各種の成膜を行うことで半導体基板の一方の主面側と他方の主面側との電気的接続が可能となる。なお、平坦化工程後の詳細な製造工程については第２の実施形態に係る説明の中で記載する。
【００２６】
本実施形態ではビアホール３内壁面のスキャロップ形状が改善されている。そのため、その後ビアホール内で膜厚均一性の高い成膜を行うことが可能となる。例えばスパッタリング工程において、ビアホール３内壁に対するスパッタ粒子の付着量の均一化を図ることができる。また、ＣＶＤ法の場合も反応ガスが内壁面に均一に到達し、被覆不足を防止できる。
【００２７】
また、スキャロップ形状による被覆不足のおそれがなくなり過剰な成膜を行う必要がなくなる。そのため、生産性が向上しビアホール内に形成される膜の厚さを薄くすることも可能である。
【００２８】
また、スキャロップ形状がその後の成膜に反映されず、メッキ工程の際に電荷集中が起きない。そのため、信頼性の高いメッキが可能である。そして、ビアホール３内壁に形成される各種膜を全て良好に形成できるため、従来の半導体装置に比して信頼性及び歩留まりが向上する。
【００２９】
なお、上記ビアホール３は半導体基板１を貫通するものであったが、貫通せずに半導体基板１の途中にその底部があってもよい。従って、図３（ａ）に示すように、ボッシュプロセスを用いて半導体基板１の途中までビアホール３を形成し、続いて図３（ｂ）に示すようにスキャロップ形状４の改善を行うことも可能である。
【００３０】
次に、本発明の第２の実施形態について図面を参照して説明する。図４〜図１３はそれぞれ製造工程順に示した断面図である。なお、第１の実施形態と同様の構成についてはその説明を省略するか簡略する。
【００３１】
まず、図４に示すように、その表面に不図示の電子デバイス（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子またはその他の半導体素子）が形成された半導体基板５を準備する。半導体基板５は、例えばその口径が８インチ（２００ｍｍ）サイズであって、３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板５の表面に第１の絶縁膜６（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を例えば２μｍの膜厚に形成する。
【００３２】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングしてパターニングする。これにより、第１の絶縁膜６上にパッド電極７が例えば１μｍの膜厚で形成される。パッド電極７は半導体基板５上の電子デバイスやその周辺素子と不図示の配線を介して電気的に接続されている。
【００３３】
次に、半導体基板５の表面にパッド電極７の一部上を被覆するパッシベーション膜８（例えばシリコン窒化膜）を例えばＣＶＤ法で形成する。次に、パッド電極７を含む半導体基板５の表面上に、エポキシ樹脂，レジスト，アクリル等の接着層９を介して支持体１０を貼り合わせる。なお、支持体１０はフィルム状の保護テープでもよいし、ガラスや石英，セラミック，プラスチック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。また、支持体１０は剛性の基板であることが、薄型化される半導体基板５を強固に支え、人手によらない搬送の自動化をする上で好ましい。支持体１０は、半導体基板５を支持すると共にその素子表面を保護する機能を有するものである。
【００３４】
次に、半導体基板５の裏面に対して裏面研削装置（グラインダーやエッチング装置）を用いてバックグラインドを行い、半導体基板５の厚さを所定の厚さ（例えば１００μｍ〜１５０μｍ程度）に研削する。なお、半導体基板５を薄膜化させる必要がなければバックグラインドを行う必要はない。
【００３５】
次に、図５に示すように、半導体基板５の裏面上に選択的にマスク層１１を形成する。マスク層１１は、半導体基板５の裏面のうちパッド電極７に対応する位置に開口部を有している。なお、マスク層１１は第１の実施形態と同様にシリコン酸化膜やシリコン窒化膜等の絶縁膜でもよくレジスト層であってもよい。
【００３６】
次に、このマスク層１１をマスクとしてボッシュプロセスを利用して半導体基板５の所定領域をエッチングする。具体的なボッシュプロセスの条件例は第１の実施形態と同様である。
【００３７】
このボッシュプロセスにより半導体基板５を裏面から表面にかけて貫通し、第１の絶縁膜６を一部露出させるビアホール１２（開口部）が形成され、同時にビアホール１２内壁面がスキャロップ形状１３となる。なお、ビアホール１２の開口の直径は例えば３０〜５０μｍ程度であり、その深さは例えば１００μｍ〜１５０μｍ程度である。
【００３８】
次に、マスク層１１を除去する。具体的にはマスク層２がレジスト層であればレジスト除去装置（例えば、プラズマアッシング装置）を用いて例えばＯ２プラズマでアッシングする。また、マスク層１１がシリコン酸化膜等の絶縁膜であれば、例えば平行平板型のプラズマエッチング装置や反応性イオンエッチング装置等を用いてマスク層１１を除去する。
【００３９】
次に、図６に示すようにドライエッチング法によりスキャロップ形状１３を除去し、ビアホール１２の内壁面を平坦化する。当該平坦化工程の具体的な条件や装置等の例は第１の実施形態と同様である。続いて、ビアホール１２内で露出された第１の絶縁膜６を除去し、パッド電極７を露出させる。
【００４０】
なお、ビアホール１２内壁面の平坦化工程と第１の絶縁膜６の除去工程は同一のエッチング装置を用いて同時に行うことも可能である。さらにまた、マスク層１１が絶縁膜（シリコン酸化膜など）である場合には、マスク層１１の除去と、ビアホール１２内壁面の平坦化工程と、第１の絶縁膜６の除去工程とを同一装置を用いて同時に行うことが製造プロセスの合理化を図る上で好ましい。
【００４１】
次に、ビアホール１２内を含む半導体基板５の裏面の全面に第２の絶縁膜１４（例えば、ＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜）を形成する。当該第２の絶縁膜１４は半導体基板５と導電性部材（後述するバリア層１５，シード層１６，貫通電極１７，配線層１８）とを絶縁するものである。
【００４２】
次に、図８に示すように不図示のレジスト層をマスクとしてビアホール１２の底部の第２の絶縁膜１４をエッチングして除去する。このエッチングにより、パッド電極７が一部露出される。なお、第２の絶縁膜１４が半導体基板５の裏面が一番厚く、ビアホール１２内の側壁、底部に向かうにしたがって薄く形成される傾向を利用して、マスクなしで当該エッチングを行うこともできる。マスクなしでエッチングすることで製造プロセスの合理化を図ることができる。また、前記第１の絶縁膜６と第２の絶縁膜１４とを同一のエッチング工程で除去してもよい。
【００４３】
次に、図９に示すように、ビアホール１２内及び半導体基板５の裏面上にバリア層１５を形成する。バリア層１５はスパッタリング法，ＰＶＤ法、ＣＶＤ法、その他の成膜方法によって形成される。また、バリア層１５は例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、タンタル（Ｔａ）層、タンタルナイトライド（ＴａＮ）層、チタンタングステン（ＴｉＷ）層、タングステンナイトライド（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウムナイトライド（ＺｒＮ）層等から成る。バリア層１５は、後にビアホール１２内に形成される貫通電極１７の金属材料の拡散防止や、当該金属材料と下層導電体（本実施形態ではパッド電極７）との相互反応防止の役割を有する。なお、これらの役割を有するのであればその材質は特に限定されず単層あるいは積層であってもよい。積層構造は既に説明した材質等の組み合わせから成り、例えばチタン層／チタンナイトライド層である。
【００４４】
次に、同図に示すようにバリア層１５上にシード層１６を形成する。シード層１６は、後述する貫通電極１７及び配線層１８をメッキ形成するための下地電極となる導電層であり、例えば銅（Ｃｕ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ）等の金属から成る。シード層１６は、スパッタリング法，ＰＶＤ法，ＣＶＤ法、その他の成膜方法によって形成される。また、シード層１６の膜厚は例えば５０ｎｍ程度である。なお、ビアホール１２内壁面は平坦化されているため、従来例に比してバリア層１５及びシード層１６の被覆性が良い。
【００４５】
次に、同図に示すようにビアホール１２内を含むシード層１６上に、例えばシード層１６をメッキ電極とした電解メッキ法によって銅（Ｃｕ）から成る貫通電極１７及びこれと連続して接続された配線層１８を形成する。貫通電極１７及び配線層１８は、バリア層１５及びシード層１６を介してビアホール１２の底部で露出するパッド電極７と電気的に接続される。なお、ビアホール１２内壁面は平坦化されているため、従来例のような電荷集中は起きず、良好な貫通電極１７及び配線層１８が形成される。
【００４６】
なお、貫通電極１７はビアホール１２内に完全に充填されていなくてもよく、図１２に示すように不完全に充填されていてもよい。かかる構成によれば、貫通電極１７及び配線層１８の形成に必要な導電材料を節約するとともに、完全に充填された場合に比して貫通電極１７，配線層１８を短時間で形成することができるためスループットが向上する利点がある。
【００４７】
次に、図１０に示すように、半導体基板５の裏面の配線層１８上に配線パターン形成用のレジスト層１９を選択的に形成する。次に、レジスト層１９をマスクとして不要な部分の配線層１８及びシード層１６をエッチングして除去する。このエッチングにより、配線層１８が所定の配線パターンにパターニングされる。続いて、配線層１８をマスクとして半導体基板５の裏面に形成されたバリア層１５を選択的にエッチングして除去する。
【００４８】
なお、バリア層１５、シード層１６，貫通電極１７，配線層１８の形成は上記工程に限られない。例えば、半導体基板５の裏面上のうちバリア層１５や配線層１８を形成させない領域にレジスト層等を形成させ、その後このレジスト層等で被覆されていない領域にバリア層１５，シード層１６，配線層１８を形成させることでそのパターニングをしてもよい。かかる工程ではレジスト層１９が不要である。
【００４９】
次に、図１１に示すように、半導体基板５の裏面上に例えばソルダーレジストのような有機材料やシリコン窒化膜などの無機材料から成る保護層２０を形成する。保護層２０のうち、導電端子形成領域を開口させ、当該開口で露出する配線層１８上にニッケル（Ｎｉ）及び金（Ａｕ）から成る電極接続層（不図示）を形成する。その後、当該電極接続層上にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子２１を形成する。
【００５０】
なお、導電端子２１の形成方法は、ディスペンサを用いてハンダ等から成るボール状端子等を塗布するいわゆるディスペンサ法（塗布法）や電解メッキ法等で形成することもできる。また、他の実施形態として導電端子２１を形成させない場合もある。この場合には電極接続層または配線層１８が保護層２０の開口から露出した状態となる。そして、当該電極接続層または配線層１８が他の装置の電極と接続される。
【００５１】
なお、支持体１０は半導体基板５に貼り付けたままでもよく、あるいは半導体基板５から剥離させて再利用することも可能である。
【００５２】
以上の工程によって、半導体基板５の表面に形成された下層導電体（パッド電極７）からその裏面に設けられた上層導電体（配線層１８，導電端子２１）に至るまでの配線がビアホール１２を介してなされたチップサイズパッケージ型の半導体装置が完成する。この半導体装置を電子機器に組み込む際には、導電端子２１を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。
【００５３】
このように、上記第１及び第２の実施形態によれば、ボッシュプロセスによってビアホール内壁面にスキャロップ形状が生じたとしても、それらを除去し、平坦化している。そのため、ビアホール１２内での所望の膜形成を安定して均一に形成することができ、半導体装置の信頼性及び歩留まりを向上させることができる。また、被覆不足のおそれが少ないため、ビアホール内壁の各膜の厚みを薄くすることができ生産性が向上する。
【００５４】
なお、以上の実施形態では、ボール状の導電端子２１を有するＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
【００５５】
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
【００５６】
例えば上記実施形態では半導体基板５の表面側（素子面側）に支持体が貼り付けられていたが、図１３に示すように他方の面側（非素子面側）に支持体１０を貼り付けることで所望の半導体装置を製造することも可能である。この半導体装置は、半導体基板５の表面側（素子面側）にパッド電極７，配線層１８，導電端子２１等が形成されている。この半導体装置を電子機器に組み込む際には、導電端子２１を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。また、支持体１０を剥離除去した後に、半導体基板５の裏面上であって、貫通電極１７に対応する位置の絶縁膜３０（例えば、ＣＶＤ法により形成されたシリコン酸化膜）を開口させ、当該開口に他の半導体装置の導電端子を接続させ、半導体装置の積層を図ることも可能である。なお、図１３では、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。このように、支持体は半導体基板のいずれの面に貼り付けても構わない。本発明はビアホールを有する半導体装置に関して広く適用できるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５８】
１  半導体基板    ２  マスク層    ３  ビアホール    ４  スキャロップ形状
５  半導体基板    ６  第１の絶縁膜    ７  パッド電極    
８  パッシベーション膜    ９  接着層    １０  支持体    １１  マスク層
１２  ビアホール    １３  スキャロップ形状    １４  第２の絶縁膜
１５  バリア層    １６  シード層    １７  貫通電極    １８  配線層
１９  レジスト層    ２０  保護層    ２１  導電端子    ３０  絶縁膜
１００  半導体基板    １０１  ビアホール    １０２  スキャロップ形状
１０３  絶縁膜    １０４  バリア層    １０５  シード層
１０６  貫通電極    １０７  先鋭部    １０８  異常成長部
【図１】
0004812512.tif 000002
【図２】
0004812512.tif 000003
【図３】
0004812512.tif 000004
【図４】
0004812512.tif 000005
【図５】
0004812512.tif 000006
【図６】
0004812512.tif 000007
【図７】
0004812512.tif 000008
【図８】
0004812512.tif 000009
【図９】
0004812512.tif 000010
【図１０】
0004812512.tif 000011
【図１１】
0004812512.tif 000012
【図１２】
0004812512.tif 000013
【図１３】
0004812512.tif 000014
【図１４】
0004812512.tif 000015
【図１５】
0004812512.tif 000016