(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する段階と、
前記絶縁膜をパターニングしてコンタクトホールを形成する段階と、
前記コンタクトホール内にプラグを形成する段階と、
前記プラグを含む前記絶縁膜上に水素イオンを含むエッチング防止層、水素イオンの浸透を防止する第１拡散防止膜及び酸化膜を順次形成した後、ストレージ電極用マスクを用いて前記酸化膜、第１拡散防止膜及びエッチング防止層を順次パターニングする段階と、
前記酸化膜、第１拡散防止膜及びエッチング防止層のパターニングされた部分に前記プラグと接続するようにストレージ電極を形成する段階と、
前記ストレージ電極上部面に酸化物でなる誘電体膜、プレート電極及び水素イオンの浸透を防止する第２拡散防止膜を順次形成する段階と、
前記第２拡散防止膜を形成した後、水素雰囲気で熱処理を行う段階と、を有し、
前記第１および第２拡散防止膜をＡｌ２Ｏ３で形成することを特徴とするキャパシタの製造方法。
【請求項２】
前記プラグをポリシリコンとＴｉ／ＴｉＮとの積層構造とすることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項３】
前記エッチング防止層を窒化膜で５００乃至１０００Åの厚さに形成することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項４】
前記第１及び第２拡散防止膜を５０乃至２００Åの厚さに形成することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項５】
前記酸化膜を５０００乃至１２０００Åの厚さに形成することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項６】
前記ストレージ電極及びプレート電極をＲｕ、Ｐｔ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｗ、ＷＮ、ＴｉＮのいずれか一種の金属で形成することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項７】
前記ストレージ電極を２００乃至４００Åの厚さに形成することを特徴とする請求項１記載のキャパシタの製造方法。
【請求項８】
前記誘電体膜はＣＶＤ法で誘電体を１００乃至２５０Åの厚さに蒸着した後、３５０乃至４５０℃の温度で低温熱処理することにより形成されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項９】
前記誘電体膜はＣＶＤ法で誘電体を１００乃至２５０Åの厚さに蒸着した後、５５０乃至７００℃の温度で高温熱処理することにより形成されることを特徴とする請求項１記載のキャパシタの製造方法。
【請求項１０】
前記誘電体はＴａ２Ｏ５、ＴａＯＮ及びＢＳＴのいずれか一種であることを特徴とする請求項８または請求項９記載のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はキャパシタ及びその製造方法に係り、特に後続の熱処理過程で発生する誘電体膜の特性劣化を防止できるようにしたキャパシタの製造方法に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭなどの半導体メモリ素子の集積度が増加するにつれて、チップにおけるメモリセルの占有面積は急激に縮小する。ところが、メモリ素子の動作のためには単位メモリセル当り一定量以上のキャパシタンスを必ず確保しなければならないが、この故にメモリセルの動作に必要なキャパシタンスをそのまま維持しつつ、キャパシタの占有面積を最小化することができる工程技術の開発が望まれる。
【０００３】
限られた面積内で素子の動作に必要なキャパシタンスを確保するためにはストレージ電極の有効表面積を増加させるか、或いは誘電特性の向上した誘電体を使用しなければならない。
【０００４】
従って、かかる要求に応じて４ギガ以上のメモリ容量を有する素子の製造工程では誘電率の高いＴａ2Ｏ5、ＢＳＴ(BariumStrontium Titanate)などを用いてキャパシタを製造しており、キャパシタの構造を、金属電極、誘電体及びシリコン電極からなるＭＩＳ(MetalInsulator Silicon)型、或いは金属電極、誘電体及び金属電極からなるＭＩＭ(Metal Insulator Metal)型とする。
【０００５】
参考に、高誘電体として用いられるＴａ2Ｏ5は酸化膜と窒化膜からなる従来の誘電体より誘電率が５倍以上高く、ＢＳＴの誘電率はＴａ2Ｏ5より高い。
【０００６】
このようにキャパシタの下部電極をポリシリコンの代わりに金属で形成すると、空乏層の形成によるキャパシタンスの減少を防止することができる。即ち、ポリシリコンを用いて下部電極を形成すると、素子の動作時に必然的に空乏層が形成されるが、この空乏層がＤＲＡＭの構成要素であるキャパシタと直列に連結されるキャパシタとして作用して全体のキャパシタンスを減少させる。しかし、下部電極を金属で形成すると、空乏層の厚さが無視してもよい程度に減少するため、前述のようなキャパシタンスの減少が発生しない。
【０００７】
従って、素子の集積度が増加するにつれて、上下部電極のいずれか一つのみを金属で形成するか、或いは全ての上下部電極を金属で形成する構造を採用している。
【０００８】
次に、上下部電極が金属からなるＭＩＭ構造を有する従来のキャパシタ製造方法を図１ａ乃至図１ｄに基づいて説明する。
【０００９】
図１ａは接合部２を有する半導体基板１上に第１絶縁膜３を形成し、前記接合部２が露出するように前記第１絶縁膜３をパターニングしてコンタクトホールを形成した後、前記コンタクトホール内にプラグ４を形成した状態の断面図である。ここで、前記プラグ４はポリシリコン４ａとＴｉ／ＴｉＮ４ｂとの積層構造で形成する。前記Ｔｉ／ＴｉＮ４ｂは上部に形成する金属電極との接触抵抗(Contact Resistance)を減少させ、前記ポリシリコン４ａと金属との相互拡散を防止する役割を果たす。
【００１０】
図１ｂは前記プラグ４を含む全体構造の上にエッチング防止層５及び酸化膜６を順次形成した後、ストレージ電極用マスクを用いて前記酸化膜６及びエッチング防止層５を順次パターニングした状態の断面図である。ここで、前記エッチング防止層５は前記酸化膜６のエッチング時に前記第１絶縁膜３の損失が防止できるように窒化膜を数百Åの厚さに蒸着して形成する。
【００１１】
図１ｃは全体上部面に金属を蒸着した後、メモリセル間の電気的分離のために前記酸化膜６上に蒸着された金属を除去することにより、前記酸化膜６及びエッチング防止層５のパターニングされた部分に前記プラグ４と接続されるようにストレージ電極７が形成された状態の断面図である。ここで、前記酸化膜６上に蒸着された金属はエッチバックまたはＣＭＰ（化学的機械的研磨）工程で除去する。
【００１２】
図１ｄは全体上部面に誘電体膜８及びプレート電極９を順次形成した後、前記プレート電極９上に第２絶縁膜１０を形成して表面を平坦化した状態の断面図である。ここで、前記誘電体膜８はＴａ2Ｏ5、ＢＳＴなどのような高誘電体で形成する。
【００１３】
ＣＯＢ(Capacitor Over Bitline)構造を採用した場合、前述のようにキャパシタの製造が完了すると、金属配線を形成する。そして、金属配線の形成が完了すると、ＭＯＳトランジスタの特性を最適化するために、水素または水素と窒素との混合ガスの雰囲気中で熱処理を実施する。即ち、トランジスタが形成された後、ワード線、ビット線、キャパシタ及び金属配線が形成されるために、この過程でメモリセルの劣化が発生し、これにより界面にダングリングボンド(DanglingBond)が容易に形成され、トランジスタの特性が劣化する。従って、水素ガス雰囲気中で熱処理して水素原子が基底部に位置したトランジスタに拡散されるようにすると、前記ダングリングボンドが除去され、所望の特性を有するトランジスタを形成することができる。
【００１４】
ところで、前述の熱処理を経ると、前記誘電体膜の電気的特性が大きく劣化して素子の動作時に漏洩電流が生ずるという報告が発表されている。かかる問題点の原因は未だ明かにされていないが、熱処理の際に誘電膜８に侵透した水素原子が殆ど酸化物からなる高誘電体と還元反応を起こして発生するものと考えられる。
【００１５】
一方、Ｒｕ／Ｔａ2Ｏ5／Ｒｕ構造を有するキャパシタのプレート電極Ｒｕ上部にＡｌ2Ｏ5からなるキャッピング層(CappingLayer)を形成して水素原子の侵透を防止する技術［IEDM 99, “Development of Ru/Ta2O5/RuCapaticor Technology for Giga-scale DRAMs”, Samsung Electronics Co., Ltd.］が発表されている。この技術によれば、プレート電極上部からの水素イオンの侵透は遮断されるが、ストレージ電極下部からの水素イオンの侵透は遮断されない。特に、前記エッチング防止層５として用いられる窒化膜の蒸着時にソースガスとしてＳｉＨ4及びＮＨ3が用いられるため、蒸着後残留した水素原子を完全に除去しない場合、残留した水素原子が前記誘電体膜８に侵透する虞がある。
【００１６】
【発明が解決しようとする課題】
従って、本発明はストレージ電極の側部及びプレート電極の上部に拡散防止膜を形成して後続熱処理時の水素イオンの侵透を防止することにより、前記短所を解消することができるキャパシタ及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明に係るキャパシタの製造方法は、半導体基板上に絶縁膜を形成する段階と、前記絶縁膜をパターニングしてコンタクトホールを形成する段階と、前記コンタクトホール内にプラグを形成する段階と、前記プラグを含む前記絶縁膜上に水素イオンを含むエッチング防止層、水素イオンの浸透を防止する第１拡散防止膜及び酸化膜を順次形成した後、ストレージ電極用マスクを用いて前記酸化膜、第１拡散防止膜及びエッチング防止層を順次パターニングする段階と、前記酸化膜、第１拡散防止膜及びエッチング防止層のパターニングされた部分に前記プラグと接続するようにストレージ電極を形成する段階と、前記ストレージ電極上部面に酸化物でなる誘電体膜、プレート電極及び水素イオンの浸透を防止する第２拡散防止膜を順次形成する段階と、前記第２拡散防止膜を形成した後、水素雰囲気で熱処理を行う段階と、を有し、前記第１および第２拡散防止膜をＡｌ２Ｏ３で形成することを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００２０】
図２（ａ）乃至図２（ｅ）は本発明に係るキャパシタの製造方法を説明するための素子の断面図である。
【００２１】
図２（ａ）は接合部１２を有する半導体基板１１上に第１絶縁膜１３を形成し、前記接合部１２が露出するように前記第１絶縁膜１３をパターニングしてコンタクトホールを形成した後、前記コンタクトホール内にプラグ１４を形成した状態の断面図である。ここで、前記プラグ１４はポリシリコン１４ａとＴｉ／ＴｉＮ１４ｂとの積層構造で形成する。更に、前記Ｔｉ／ＴｉＮ１４ｂは上部に形成する金属電極との接触抵抗を減少し、前記ポリシリコン１４ａと金属との相互拡散を防止する役割を果たし、Ｔｉ／ＴｉＮの代わりにＴｉ／ＴｉＡｌＮまたはＴｉ／ＴｉＳｉＮを用いることができる。
【００２２】
図２（ｂ）は前記プラグ１４を含む全体構造の上にエッチング防止層１５、第１拡散防止膜１６及び酸化膜１７を順次形成した後、ストレージ電極用マスクを用いて前記酸化膜１７、第１拡散防止膜１６及びエッチング防止層１５を順次パターニングした状態の断面図である。ここで、前記エッチング防止層１５は前記酸化膜１７のエッチング時に、前記第１絶縁膜１３の損失が防止できるように窒化膜を５００乃至１０００Åの厚さに蒸着して形成する。そして、前記第１拡散防止膜１６はＡＬＤ(AtomicLayer Deposition)法でＡｌ2Ｏ3を５０乃至２００Åの厚さに蒸着して形成し、前記酸化膜１７は５０００乃至１２０００Åの厚さに形成して、十分なキャパシタンスが得られるようにする。
【００２３】
図２（ｃ）は全体上部面にＲｕ、Ｐｔ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮなどのような金属を２００乃至４００Åの厚さに蒸着した後、メモリセル間の電気的分離のために、前記酸化膜１７上に蒸着された金属を除去することにより、前記酸化膜１７、第１拡散防止膜１６及びエッチング防止層５のパターニングされた部分に前記プラグ１４と接続するようにストレージ電極１８を形成した状態の断面図である。ここで、前記酸化膜１７上に蒸着された金属はエッチバックまたはＣＭＰ（化学的機械的研磨）工程で除去する。
【００２４】
図２（ｄ）は全体上部面に誘電体膜１９及びプレート電極２０を順次形成した状態の断面図である。ここで、前記誘電体膜１９は層覆い特性の良好なＣＶＤ法でＴａ2Ｏ5、ＴａＯＮまたはＢＳＴのような高誘電体を１００乃至２５０Åの厚さに蒸着した後、ソースに含まれた有機不純物(OrganicImpurity)が除去されるように３５０乃至４５０℃の温度で酸素Ｏ2プラズマまたはＵＶ／Ｏ3法で低温熱処理するか、或いは５５０乃至７００℃の反応炉またはＲＴＰ（急速熱処理）装備で高温熱処理して形成し、前記プレート電極２０はＲｕ、Ｐｔ、ＲｕＯ2、Ｉｒ、ＩｒＯ2、Ｗ、ＷＮ、ＴｉＮのいずれか一種の金属で形成する。
【００２５】
参考に、好ましくは、前記Ｔａ2Ｏ5及びＴａＯＮの場合は１００乃至１５０Åの厚さに形成し、前記ＢＳＴの場合は１５０乃至２５０Åの厚さに形成する。
【００２６】
図２（ｅ）は前記プレート電極２０上にＡＬＤ法でＡｌ2Ｏ3を５０乃至２００Åの厚さに蒸着して第２拡散防止膜２１を形成した後、前記第２拡散防止膜２１上に第２絶縁膜２２を形成して表面を平坦化した状態の断面図である。
【００２７】
このように製造されたキャパシタは、後続工程の熱処理を経ても前記第１拡散防止膜１６によって前記エッチング防止層１５及び下部からの水素イオンの侵透が防止されるとともに、前記第２拡散防止膜２１によって外部からの水素イオンの侵透が防止される。従って、水素イオンの侵透による誘電体膜１９の特性劣化が発生しない。
【００２８】
【発明の効果】
上述したように、本発明はストレージ電極の側部及びプレート電極の上部に拡散防止膜を形成して後続熱処理時の水素イオンの侵透を防止することにより、誘電体膜の特性を保存して漏洩電流の発生による素子の信頼性低下を防止する。従って、本発明は熱処理による問題点を除去してＭＯＳトランジスタの特性が最適の状態に維持できるようにし、高誘電体及び金属電極の使用による必要キャパシタンスを効率良く確保できるようにして、素子の高集積化を容易にする。
【図面の簡単な説明】
【図１】  図１（ａ）乃至図１（ｄ）は従来のキャパシタ製造方法を説明するための素子の断面図である。
【図２】  図２（ａ）乃至図２（ｅ）は本発明に係るキャパシタの製造方法を説明するための素子の断面図である。
【符号の説明】
１，１１ 半導体基板
２，１２ 接合部
３，１３ 第1絶縁膜
４，１４ プラグ
４ａ，１４ａ ポリシリコン
４ｂ，１４ｂ Ｔｉ／ＴｉＮ
５，１５ エッチング防止層
６，１７ 酸化膜
７，１８ ストレージ電極
８，１９ 誘電体膜
９，２０ プレート電極
１０，２２ 第２絶縁膜
１６ 第１拡散防止膜
２１ 第２拡散防止膜
【図１】
0004812949.tif 000002
【図２】
0004812949.tif 000003