(57)【特許請求の範囲】
【請求項１】
半導体チップの外部から供給される外部電源電圧から前記半導体チップの内部に供給する内部電源電圧の出力を開始するパワースイッチ回路と、前記パワースイッチ回路からの前記内部電源電圧が供給される内部回路とを含み、
前記パワースイッチ回路は、前記外部電源電圧が供給され前記内部電源電圧を出力する出力トランジスタと、外部電源の投入の初期期間に前記出力トランジスタを制御する起動回路と、前記起動回路を制御する制御回路とを含み、
前記起動回路は、発振回路と、前記発振回路からの発振信号をカウントするカウンタを含み、
外部電源の投入に応答して前記制御回路が前記起動回路を制御することにより、前記起動回路の前記カウンタのカウント値は前記外部電源の投入の前記初期期間に前記出力トランジスタに流れる前記出力電流が時間変化に対して実質的に一定の増加量となるように前記出力トランジスタを制御する半導体集積回路。
【請求項２】
前記起動回路は、前記外部電源の投入の前記初期期間に前記所定の値に制御された前記出力電流が前記出力トランジスタに流れるように前記出力トランジスタをバイアスするバイアス素子を含み、
前記起動回路は、前記外部電源の投入の前記初期期間において前記出力トランジスタの電流値を前記バイアス素子の電流値に関係付ける第１のスイッチと、前記外部電源の投入の前記初期期間に時間変化に対して実質的に一定の増加量の出力電流を発生する起動電流発生回路とを含み、
前記外部電源の投入の前記初期期間において前記起動電流発生回路からの実質的に前記一定の増加量の前記出力電流が前記バイアス素子に供給され、前記外部電源の投入の前記初期期間において前記制御回路により前記第１のスイッチはオン状態に設定されることにより、前記出力トランジスタの電流値を前記バイアス素子の電流値に関係付け、
前記外部電源の投入の前記初期期間の経過後において、前記制御回路により前記第１のスイッチはオフ状態に設定されることにより、前記出力トランジスタの電流値は前記バイアス素子の電流値と実質的に無関係とされる請求項１に記載の半導体集積回路。
【請求項３】
前記外部電源電圧が供給されることにより前記内部回路に供給する内部電源電圧を生成するレギュレータを更に含み、
前記外部電源の投入の前記初期期間において前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出して、その検出結果に基づき前記出力トランジスタに流れる前記出力電流の時間変化に対する増加を停止するように前記制御回路が前記出力トランジスタを制御する請求項２に記載の半導体集積回路。
【請求項４】
前記内部回路のために前記パワースイッチ回路からの前記内部電源電圧と前記レギュレータからの前記内部電源電圧との選択された一方の電圧が供給される電圧供給ノードと前記レギュレータの出力との間に接続された第２のスイッチを更に含み、
前記検出結果に基づき前記出力トランジスタに流れる前記出力電流の時間変化に対する前記増加が停止された後、前記レギュレータから生成される前記内部電源電圧を前記内部回路に供給するように前記制御回路は前記第２のスイッチをオン状態に制御して、前記レギュレータから生成される前記内部電源電圧が前記選択された一方の電圧として前記電圧供給ノードに供給される請求項３に記載の半導体集積回路。
【請求項５】
前記レギュレータは、基準電圧発生回路と、前記基準電圧発生回路からの基準電圧と前記電圧供給ノードに出力される前記内部電源電圧のレベルとを比較して前記内部電源電圧の前記レベルを制御する誤差増幅器とを含み、
前記誤差増幅器は、前記外部電源の投入の前記初期期間において前記起動回路により制御された前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出するものである請求項４に記載の半導体集積回路。
【請求項６】
前記電圧供給ノードに出力される前記内部電源電圧よりも基底電位側にレベル推移したレベルシフト出力信号を生成するレベルシフト回路と、前記レベルシフト回路と前記レギュレータの誤差増幅器の負帰還入力端子との間に接続された第３のスイッチとを更に含み、
前記外部電源の投入の前記初期期間において前記制御回路は前記第３のスイッチをオフ状態とオン状態との一方に制御して、前記レベルシフト回路から生成される前記レベルシフト出力信号を前記レギュレータの負帰還入力端子に印加して、前記外部電源の投入の前記初期期間において前記基準電圧よりも前記レベルシフト回路のレベルシフト電圧で決定される高い電圧が前記電圧供給ノードに生成される請求項５に記載の半導体集積回路。
【請求項７】
前記外部電源の投入の前記初期期間の経過後において、前記起動電流発生回路の前記出力電流を実質的に遮断するように前記起動電流発生回路が構成されている請求項１から請求項６までのいずれかに記載の半導体集積回路。
【請求項８】
前記レギュレータは、シリーズレギュレータと、スイッチングレギュレータと、スイッチドキャパシタ型レギュレータのいずれかにより構成され、
前記外部電源の投入の前記初期期間の経過後において、前記内部回路に供給される前記内部電源電圧の電圧は前記いずれかのレギュレータの動作によって設定される請求項１から請求項６までのいずれかに記載の半導体集積回路。
【請求項９】
前記半導体チップの内部の外縁には前記外部電源電圧を前記パワースイッチ回路に供給する外部電源電圧供給線が周回して配置され、
周回して配置された前記外部電源電圧供給線の内側には前記パワースイッチ回路が複数個配置され、
周回して配置された前記外部電源電圧供給線の内側には前記複数個のパワースイッチ回路から出力された前記内部電源電圧を前記内部回路に供給する内部電源電圧供給線が周回して配置され、
周回して配置された前記内部電源電圧供給線の内側には、前記内部回路が配置されている請求項１から請求項６までのいずれかに記載の半導体集積回路。
【請求項１０】
半導体チップの外部から供給される外部電源電圧から前記半導体チップの内部に供給する内部電源電圧の出力を開始するパワースイッチ回路と、前記パワースイッチ回路からの前記内部電源電圧が供給される内部回路とを含み、
前記パワースイッチ回路は、前記外部電源電圧が供給され前記内部電源電圧を出力する出力トランジスタと、外部電源の投入の初期期間に出力電流が前記出力トランジスタに流れるように前記出力トランジスタを制御する起動回路と、前記起動回路を制御する制御回路とを含み、
前記起動回路は、発振回路と、前記発振回路からの発振信号をカウントするカウンタを含み、
外部電源の投入に応答して前記制御回路が前記起動回路を制御することにより、前記起動回路の前記カウンタのカウント値は前記外部電源の投入の前記初期期間に前記出力トランジスタに流れる前記出力電流が時間変化に対して実質的に一定の増加量となるように前記出力トランジスタを制御して、
前記外部電源電圧が供給されることにより前記内部回路に供給する内部電源電圧を生成するレギュレータを更に含み、
前記外部電源の投入の前記初期期間において前記起動回路により制御された前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出して、
前記内部回路のために前記パワースイッチ回路からの前記内部電源電圧と前記レギュレータからの前記内部電源電圧との選択された一方の電圧が供給される電圧供給ノードと前記レギュレータの出力との間に接続されたスイッチを更に含み、
前記検出結果に基づき、前記レギュレータから生成される前記内部電源電圧を前記内部回路に供給するように前記制御回路は前記スイッチをオン状態に制御して、前記レギュレータから生成される前記内部電源電圧が前記選択された一方の電圧として前記電圧供給ノードに供給される半導体集積回路。
【請求項１１】
前記レギュレータは、基準電圧発生回路と、前記基準電圧発生回路からの基準電圧と前記電圧供給ノードに出力される前記内部電源電圧のレベルとを比較して前記内部電源電圧の前記レベルを制御する誤差増幅器とを含み、
前記誤差増幅器は、前記外部電源の投入の前記初期期間において前記起動回路により制御された前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出するものである請求項１０に記載の半導体集積回路。
【請求項１２】
前記電圧供給ノードに出力される前記内部電源電圧よりも基底電位側にレベル推移したレベルシフト出力信号を生成するレベルシフト回路と、前記レベルシフト回路と前記レギュレータの誤差増幅器の負帰還入力端子との間に接続された他のスイッチとを更に含み、
前記外部電源の投入の前記初期期間において前記制御回路は前記他のスイッチをオフ状態とオン状態との一方に制御して、前記レベルシフト回路から生成される前記レベルシフト出力信号を前記レギュレータの負帰還入力端子に印加して、前記外部電源の投入の前記初期期間において前記基準電圧よりも前記レベルシフト回路のレベルシフト電圧で決定される高い電圧が前記電圧供給ノードに生成される請求項１１に記載の半導体集積回路。
【請求項１３】
前記外部電源の投入の前記初期期間の経過後において、前記起動電流発生回路の前記出力電流を実質的に遮断するように前記起動電流発生回路が構成されている請求項１０から請求項１２までのいずれかに記載の半導体集積回路。
【請求項１４】
前記レギュレータは、シリーズレギュレータと、スイッチングレギュレータと、スイッチドキャパシタ型レギュレータのいずれかにより構成され、
前記外部電源の投入の前記初期期間の経過後において、前記内部回路に供給される前記内部電源電圧の電圧は前記いずれかのレギュレータの動作によって設定される請求項１０から請求項１２までのいずれかに記載の半導体集積回路。
【請求項１５】
前記半導体チップの内部の外縁には前記外部電源電圧を前記パワースイッチ回路に供給する外部電源電圧供給線が周回して配置され、
周回して配置された前記外部電源電圧供給線の内側には前記パワースイッチ回路が複数個配置され、
周回して配置された前記外部電源電圧供給線の内側には前記複数個のパワースイッチ回路から出力された前記内部電源電圧を前記内部回路に供給する内部電源電圧供給線が周回して配置され、
周回して配置された前記内部電源電圧供給線の内側には、前記内部回路が配置されている請求項１０から請求項１２までのいずれかに記載の半導体集積回路。
【請求項１６】
半導体チップの外部から供給される外部電源電圧から前記半導体チップの内部に供給する内部電源電圧の出力を開始するパワースイッチ回路と、前記パワースイッチ回路からの前記内部電源電圧が供給される内部回路とを含み、
前記パワースイッチ回路は、前記外部電源電圧が供給され前記内部電源電圧を出力する出力トランジスタと、外部電源の投入の初期期間に所定の値に制御された出力電流が前記出力トランジスタに流れるように前記出力トランジスタを制御する起動回路と、前記起動回路を制御する制御回路とを含み、
前記起動回路は、発振回路と、前記発振回路からの発振信号をカウントするカウンタを含み、
外部電源の投入に応答して前記制御回路が前記起動回路を制御することにより、前記起動回路の前記カウンタのカウント値は前記外部電源の投入の前記初期期間に前記出力トランジスタに流れる前記出力電流が時間変化に対して実質的に一定の増加量となるように前記出力トランジスタを制御して、
前記外部電源電圧が供給されることにより前記内部回路に供給する内部電源電圧を生成するレギュレータと、前記内部回路のために前記パワースイッチ回路からの前記内部電源電圧と前記レギュレータからの前記内部電源電圧との選択された一方の電圧が供給される電圧供給ノードと前記レギュレータの出力との間に接続されたスイッチとを更に含み、
前記外部電源の投入の前記初期期間において前記起動回路により制御された前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出して、
前記検出結果に基づき、前記レギュレータから生成される前記内部電源電圧を前記内部回路に供給するように前記制御回路は前記スイッチをオン状態に制御して、前記レギュレータから生成される前記内部電源電圧が前記選択された一方の電圧として前記電圧供給ノードに供給される半導体集積回路。
【請求項１７】
前記レギュレータは、基準電圧発生回路と、前記基準電圧発生回路からの基準電圧と前記電圧供給ノードに出力される前記内部電源電圧のレベルとを比較して前記内部電源電圧の前記レベルを制御する誤差増幅器とを含み、
前記誤差増幅器は、前記外部電源の投入の前記初期期間において前記起動回路により制御された前記出力トランジスタの前記出力電流による前記内部回路の負荷容量の充電による前記内部電源電圧の値と前記レギュレータから生成される前記内部電源電圧の値との差が所定の範囲になることを検出するものである請求項１６に記載の半導体集積回路。
【請求項１８】
前記電圧供給ノードに出力される前記内部電源電圧よりも基底電位側にレベル推移したレベルシフト出力信号を生成するレベルシフト回路と、前記レベルシフト回路と前記レギュレータの誤差増幅器の負帰還入力端子との間に接続された他のスイッチとを更に含み、
前記外部電源の投入の前記初期期間において前記制御回路は前記他のスイッチをオフ状態とオン状態との一方に制御して、前記レベルシフト回路から生成される前記レベルシフト出力信号を前記レギュレータの負帰還入力端子に印加して、前記外部電源の投入の前記初期期間において前記基準電圧よりも前記レベルシフト回路のレベルシフト電圧で決定される高い電圧が前記電圧供給ノードに生成される請求項１７に記載の半導体集積回路。
【請求項１９】
前記外部電源の投入の前記初期期間の経過後において、前記起動電流発生回路の前記出力電流を実質的に遮断するように前記起動電流発生回路が構成されている請求項１６から請求項１８までのいずれかに記載の半導体集積回路。
【請求項２０】
前記レギュレータは、シリーズレギュレータと、スイッチングレギュレータと、スイッチドキャパシタ型レギュレータのいずれかにより構成され、
前記外部電源の投入の前記初期期間の経過後において、前記内部回路に供給される前記内部電源電圧の電圧は前記いずれかのレギュレータの動作によって設定される請求項１６から請求項１８までのいずれかに記載の半導体集積回路。
【請求項２１】
前記半導体チップの内部の外縁には前記外部電源電圧を前記パワースイッチ回路に供給する外部電源電圧供給線が周回して配置され、
周回して配置された前記外部電源電圧供給線の内側には前記パワースイッチ回路が複数個配置され、
周回して配置された前記外部電源電圧供給線の内側には前記複数個のパワースイッチ回路から出力された前記内部電源電圧を前記内部回路に供給する内部電源電圧供給線が周回して配置され、
周回して配置された前記内部電源電圧供給線の内側には、前記内部回路が配置されている請求項１６から請求項１８までのいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、電源投入時にパワースイッチ回路に流れるラッシュ電流の値を高精度に設定するのに有益な技術に関する。
【背景技術】
【０００２】
ＣＭＯＳディジタルＬＳＩのような半導体集積回路のトランジスタサイズのスケーリングによりトランジスタ当りのリーク電流が増大しており、またオンチップのトランジスタ数も増大している。これは、チップ全体のスタンドバイ電力を極めて重大なレベルまで増大させる。
【０００３】
下記の非特許文献１に記載されているように、スタンドバイ消費電力を低減するため、一般的には電源とマイクロプロセッサとの間のスイッチとして働くＰチャンネルＭＯＳトランジスタを使用している。マイクロプロセッサの電源を遮断するディスエーブル状態では、リーク電流はＰチャンネルＭＯＳトランジスタのカットオフ電流となる。
【０００４】
一方、下記の特許文献１には、下記の技術が記載されている。半導体集積回路に搭載された安定化電源回路は、外部電源電圧が入力されて内部電源電圧を出力する出力制御用ＭＯＳトランジスタと、内部電源電圧からの帰還電圧と基準電圧とを比較して出力制御用ＭＯＳトランジスタのゲートを制御する誤差増幅器とによって構成されている。電源投入時には通常動作のための前記安定化電源回路が動作するのではなく、ドレイン・ゲート短絡接続のダイオード接続ＭＯＳトランジスタと、このダイオード接続ＭＯＳトランジスタと出力制御用ＭＯＳトランジスタとをカレントミラーとして動作させるためのスイッチと、時定数回路とを含む起動回路が動作する。電源投入後に時定数回路の抵抗とコンデンサとで決まる時定数の期間まではスイッチがオンとなって、ドレイン・ゲート接続のダイオード接続ＭＯＳトランジスタと出力制御用ＭＯＳトランジスタとは、カレントミラーとして動作する。従って、時定数の期間ではカレントミラーのミラー比で決定される電流値に出力制御用ＭＯＳトランジスタの電流を制限する。この電流制限によって電源投入時の過大なラッシュ電流が抑止される。時定数の期間の経過後は、スイッチはオフとなり、出力制御用ＭＯＳトランジスタは誤差増幅器の出力で制御され、安定化電源回路の通常動作が開始される。
【０００５】
【特許文献１】特開２００３−３３０５５５号公報
【非特許文献１】Ａ．Ｆａｈｉｍ，“Ｌｏｗ−ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ，  ｌｏｗ−ａｒｅａ  ｖｏｌｔａｇｅ  ｒｅｇｕｌａｔｏｒ  ｆｏｒ  ｓｙｓｔｅｍ−ｏｎ−ｃｈｉｐ  ｐｒｏｃｅｓｓｏｒｓ”，ＥＬＥＣＴＲＯＮＩＣＳ  ＬＥＴＴＥＲＳ，  １５ｔｈ  Ｓｅｐｅｔｍｂｅｒ  ２００５，  ＶＯＬ．  ４１，  ＮＯ．１９，
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明に先立って、本発明者等は前記の背景技術に関して、下記のような検討を行った。
【０００７】
前記特許文献１で提案されている方法で、電源投入時には時定数の期間までは起動回路のカレントミラーのミラー比で決定される電流制限によって電源投入時のラッシュ電流をおよそには抑止できる。
【０００８】
しかし電源投入の直後には、起動回路により制御される出力制御用ＭＯＳトランジスタから半導体集積回路の内部回路に極めて大きなラッシュ電流が短時間に流れる。これは内部回路の負荷容量を最初に充電するために、この大きなラッシュ電流が１次のラッシュ電流として流れるためである。カレントミラーによる制限電流値を小さく設定すると、１次のラッシュ電流を低減できるが、内部回路の負荷容量を最初に充電するための時間が長くなる。カレントミラーによる制限電流値を大きく設定すると、内部回路の負荷容量を最初に充電するための時間が短くなるが、１次のラッシュ電流が増加する。
【０００９】
さらに起動回路の時定数の期間のタイミングで、出力制御用ＭＯＳトランジスタの電流はカレントミラーのミラー比で決定される制限電流値から通常動作の安定化電源回路の出力電流に大きく変化する。これは、出力制御用ＭＯＳトランジスタからの制限電流による内部回路の負荷容量の充電による起動回路の時定数の期間のタイミングでの最終的な内部電源電圧の値と、起動回路の時定数の期間の経過後に通常動作のための安定化電源回路から出力される内部電源電圧の値とが、相違している場合が多いためである。この相違が大きいと、大きな２次のラッシュ電流の原因となる。
【００１０】
さらに、前記特許文献１で提案されている方法では、起動回路の時定数の期間の最終期間では出力制御用ＭＯＳトランジスタに流れる電流値は負荷容量の充電が進むに従って減少する。従って、起動回路から出力される最終的な内部電源電圧が、その後の通常動作の安定化電源回路から出力される内部電源電圧の値よりも低くなるという現象も発生する。この内部電源電圧の差が、上述の大きな２次のラッシュ電流の原因にもなっている。
【００１１】
安定化電源回路の出力の内部電源電圧が供給される内部論理回路が膨大な規模となっている大規模論理ＶＬＳＩでは、このような１次のラッシュ電流や２次のラッシュ電流が大きいと下記のような問題を生じる。
【００１２】
すなわち、大規模論理ＶＬＳＩへ外部電源電圧を供給する電源ＩＣのような外部電源装置の電流駆動能力の不足や、この外部電源装置を搭載したプリント配線の配線寄生抵抗や配線寄生インダクタンスによって、大きなラッシュ電流は外部電源電圧の一時的な低下を引き起こす。この外部電源電圧の一時的に低下により、内部論理回路に供給される内部電源電圧も一時的に低下する。その結果、内部論理回路に供給される内部電源電圧が安定値に復帰して、内部論理回路が正常な論理動作を開始するための起動時間が長くなる。従って、大規模論理ＶＬＳＩのユーザーであるシステムメーカーは、大規模論理ＶＬＳＩの半導体メーカーに対して電源投入時の大規模論理ＶＬＳＩの１次のラッシュ電流の時間当たりの電流変化量を許容最大値と許容最小値との間で指定するような状況となっている。また、半導体集積回路内部での大きなラッシュ電流は半導体集積回路の内部電源配線へのストレスとなって、内部電源配線が最終的には断線するというエレクトロ・マイグレーションでの信頼性の問題にもなる。
【００１３】
従って、本発明は、上記のような本発明者等による背景技術に関する検討結果を基にしてなされたものである。従って、本発明の目的とするところは、電源投入時にパワースイッチ回路に流れるラッシュ電流の値を高精度に設定することが可能な半導体集積回路を提供することにある。また、本発明のより具体的な目的は、内部回路の負荷容量を最初に充電するための１次のラッシュ電流を高精度に設定することである。また、本発明の他のより具体的な目的は、上記のような内部電源電圧の差に起因する２次のラッシュ電流を高精度に設定することである。
【００１４】
本発明のその他の目的は、電源投入時の起動動作によって出力される内部電源電圧の値と起動の後に通常動作によって出力される内部電源電圧の値とを近接させることにある。本発明のその他の目的は、半導体集積回路の内部電源配線のエレクトロ・マイグレーションに関する信頼性を向上することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１７】
すなわち、本発明のひとつの形態による半導体集積回路は、パワースイッチ回路（ＰＳＷＣ）と、パワースイッチ回路（ＰＳＷＣ）からの内部電源電圧（Ｖｉｎｔ）が供給される内部回路（Ｉｎｔ＿Ｃｉｒ）とを含む。パワースイッチ回路（ＰＳＷＣ）は、半導体チップ（Ｃｈｉｐ）の外部から供給される外部電源電圧（Ｖｅｘｔ）から半導体チップ（Ｃｈｉｐ）の内部に供給する内部電源電圧（Ｖｉｎｔ）の出力を開始する。パワースイッチ回路（ＰＳＷＣ）は、出力トランジスタ（ＭＰ１）と、起動回路（ＳＴＣ）と、起動回路（ＳＴＣ）を制御する制御回路（ＣＮＴＲＬＲ）とを含む。出力トランジスタ（ＭＰ１）は、外部電源電圧（Ｖｅｘｔ）が供給され内部電源電圧（Ｖｉｎｔ）を出力する。起動回路（ＳＴＣ）は、外部電源の投入の初期期間（Ｔｉｎｔ）に所定の値に制御された出力電流（Ｉｓｕｐ）が出力トランジスタ（ＭＰ１）に流れるように出力トランジスタ（ＭＰ１）を制御する。外部電源の投入に応答して制御回路（ＣＮＴＲＬＲ）が、起動回路（ＳＴＣ）を制御する。その結果、起動回路（ＳＴＣ）は外部電源の投入の初期期間（Ｔｉｎｔ）に出力トランジスタ（ＭＰ１）に流れる出力電流（Ｉｓｕｐ）が時間変化に対して実質的に一定の増加量となるように出力トランジスタ（ＭＰ１）を制御するものである。
【００１８】
本発明の前記ひとつの形態の手段によれば、外部電源の投入の初期期間（Ｔｉｎｔ）に起動回路（ＳＴＣ）は、出力トランジスタ（ＭＰ１）に流れる出力電流（Ｉｓｕｐ）が時間変化に対して実質的に一定の増加量となるように出力トランジスタ（ＭＰ１）を制御する。従って、内部回路（Ｉｎｔ＿Ｃｉｒ）の負荷容量（Ｃ）を最初に充電するための１次のラッシュ電流を、高精度に制御することが可能となる（図１、図２、図３参照）。
【００１９】
すなわち、本発明の他のひとつの形態による半導体集積回路は、パワースイッチ回路（ＰＳＷＣ）と、パワースイッチ回路（ＰＳＷＣ）からの内部電源電圧（Ｖｉｎｔ）が供給される内部回路（Ｉｎｔ＿Ｃｉｒ）とを含む。パワースイッチ回路（ＰＳＷＣ）は、半導体チップ（Ｃｈｉｐ）の外部から供給される外部電源電圧（Ｖｅｘｔ）から半導体チップ（Ｃｈｉｐ）の内部に供給する内部電源電圧（Ｖｉｎｔ）の出力を開始する。パワースイッチ回路（ＰＳＷＣ）は、出力トランジスタ（ＭＰ１）と、起動回路（ＳＴＣ）と、起動回路（ＳＴＣ）を制御する制御回路（ＣＮＴＲＬＲ）とを含む。出力トランジスタ（ＭＰ１）は、外部電源電圧（Ｖｅｘｔ）が供給され内部電源電圧（Ｖｉｎｔ）を出力する。起動回路（ＳＴＣ）は、外部電源の投入の初期期間（Ｔｉｎｔ）に出力電流（Ｉｓｕｐ）が出力トランジスタ（ＭＰ１）に流れるように出力トランジスタ（ＭＰ１）を制御する。外部電源の投入に応答して制御回路（ＣＮＴＲＬＲ）が、起動回路（ＳＴＣ）を制御する。半導体チップ（Ｃｈｉｐ）は、外部電源電圧（Ｖｅｘｔ）が供給されることにより内部回路（Ｉｎｔ＿Ｃｉｒ）に供給する内部電源電圧（Ｖｉｎｔ）を生成するレギュレータ（ＶＲｅｇ）を更に含む。外部電源の投入の初期期間（Ｔｉｎｔ）において起動回路（ＳＴＣ）により制御された出力トランジスタ（ＭＰ１）の出力電流（Ｉｓｕｐ）による内部回路（Ｉｎｔ＿Ｃｉｒ）の負荷容量（Ｃ）の充電による内部電源電圧（Ｖｉｎｔ）の値とレギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）の値との差が所定の範囲になることが検出される。半導体チップ（Ｃｈｉｐ）は、内部回路（Ｉｎｔ＿Ｃｉｒ）のためにパワースイッチ回路（ＰＳＷＣ）からの内部電源電圧（Ｖｉｎｔ）とレギュレータ（ＶＲｅｇ）からの内部電源電圧（Ｖｉｎｔ）との選択された一方の電圧が供給される電圧供給ノード（Ｎ１）とレギュレータ（ＶＲｅｇ）の出力との間に接続されたスイッチ（ＳＷ２）を更に含む。上記の検出結果に基づき、レギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）を内部回路（Ｉｎｔ＿Ｃｉｒ）に供給するように制御回路（ＣＮＴＲＬＲ）はスイッチ（ＳＷ２）をオン状態に制御する。レギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）が選択された一方の電圧として電圧供給ノード（Ｎ１）に供給される。
【００２０】
本発明の前記他のひとつの形態の手段によれば、起動回路（ＳＴＣ）により制御された出力トランジスタ（ＭＰ１）の出力電流（Ｉｓｕｐ）による負荷容量（Ｃ）の充電による内部電源電圧（Ｖｉｎｔ）の値とレギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）の値との差が所定の範囲に設定されている。従って、この差に起因する２次のラッシュ電流を、高精度に制御することが可能となる（図１、図２、図３参照）。
【００２１】
すなわち、本発明のより具体的な形態による半導体集積回路では、起動回路（ＳＴＣ）は、バイアス素子（ＭＰ２）を含む。バイアス素子（ＭＰ２）は、外部電源の投入の初期期間（Ｔｉｎｔ）に所定の値に制御された出力電流（Ｉｓｕｐ）が出力トランジスタ（ＭＰ１）に流れるように出力トランジスタ（ＭＰ１）をバイアスする。起動回路（ＳＴＣ）は、第１のスイッチ（ＳＷ１）と、起動電流発生回路（ＬＳＣＧ）とを含む。第１のスイッチ（ＳＷ１）は、外部電源の投入の初期期間（Ｔｉｎｔ）において出力トランジスタ（ＭＰ１）の電流値をバイアス素子（ＭＰ２）の電流値に関係付ける。起動電流発生回路（ＬＳＣＧ）は、外部電源の投入の初期期間（Ｔｉｎｔ）に時間変化に対して実質的に一定の増加量の出力電流（Ｉｒｅｆ）を発生する。外部電源の投入の初期期間（Ｔｉｎｔ）において、起動電流発生回路（ＬＳＣＧ）からの実質的に一定の増加量の出力電流（Ｉｒｅｆ）が、バイアス素子（ＭＰ２）に供給される。外部電源の投入の初期期間（Ｔｉｎｔ）において、制御回路（ＣＮＴＲＬＲ）により第１のスイッチ（ＳＷ１）はオン状態に設定されることにより、出力トランジスタ（ＭＰ１）の電流値はバイアス素子（ＭＰ２）の電流値に関係付けられる。外部電源の投入の初期期間（Ｔｉｎｔ）の経過後において、制御回路（ＣＮＴＲＬＲ）により第１のスイッチ（ＳＷ１）はオフ状態に設定される。出力トランジスタ（ＭＰ１）の電流値は、バイアス素子（ＭＰ２）の電流値と実質的に無関係とされる。
【００２２】
すなわち、本発明のより具体的な形態による半導体集積回路は、外部電源電圧（Ｖｅｘｔ）が供給されることにより内部回路（Ｉｎｔ＿Ｃｉｒ）に供給する内部電源電圧（Ｖｉｎｔ）を生成するレギュレータ（ＶＲｅｇ）を更に含む。外部電源の投入の初期期間（Ｔｉｎｔ）において、起動回路（ＳＴＣ）により制御された出力トランジスタ（ＭＰ１）の出力電流（Ｉｓｕｐ）による内部回路（Ｉｎｔ＿Ｃｉｒ）の負荷容量（Ｃ）の充電による内部電源電圧（Ｖｉｎｔ）の値とレギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）の値との差が所定の範囲になることを検出される。その検出結果に基づき出力トランジスタ（ＭＰ１）に流れる出力電流（Ｉｓｕｐ）の時間変化に対する増加を停止するように、制御回路（ＣＮＴＲＬＲ）が出力トランジスタ（ＭＰ１）を制御する。
【００２３】
すなわち、本発明のより具体的な形態による半導体集積回路は、内部回路（Ｉｎｔ＿Ｃｉｒ）のためにパワースイッチ回路（ＰＳＷＣ）からの内部電源電圧（Ｖｉｎｔ）とレギュレータ（ＶＲｅｇ）からの内部電源電圧（Ｖｉｎｔ）との選択された一方の電圧が供給される電圧供給ノード（Ｎ１）とレギュレータ（ＶＲｅｇ）の出力との間に接続された第２のスイッチ（ＳＷ２）を更に含む。上記の検出結果に基づき出力トランジスタ（ＭＰ１）に流れる出力電流（Ｉｓｕｐ）の時間変化に対する増加が停止される。その後、レギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）を内部回路（Ｉｎｔ＿Ｃｉｒ）に供給するように、制御回路（ＣＮＴＲＬＲ）は第２のスイッチ（ＳＷ２）をオン状態に制御する。従って、レギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）が選択された一方の電圧として電圧供給ノード（Ｎ１）に供給される。
【００２４】
すなわち、本発明のより具体的な形態による半導体集積回路では、レギュレータ（ＶＲｅｇ）は、基準電圧発生回路（Ｖｒｅｆ＿Ｇ）と、誤差増幅器（Ｄｉｆｆ＿Ａｍｐ１）とを含む。誤差増幅器（Ｄｉｆｆ＿Ａｍｐ１）は、基準電圧発生回路（Ｖｒｅｆ＿Ｇ）からの基準電圧（Ｖｒｅｆ）と電圧供給ノード（Ｎ１）に出力される内部電源電圧（Ｖｉｎｔ）のレベルとを比較して、内部電源電圧（Ｖｉｎｔ）レベルを制御する。誤差増幅器（Ｄｉｆｆ＿Ａｍｐ１）は、外部電源の投入の初期期間（Ｔｉｎｔ）において出力トランジスタ（ＭＰ１）の出力電流（Ｉｓｕｐ）による内部回路（Ｉｎｔ＿Ｃｉｒ）の負荷容量（Ｃ）の充電による内部電源電圧（Ｖｉｎｔ）の値とレギュレータ（ＶＲｅｇ）から生成される内部電源電圧（Ｖｉｎｔ）の値との差が所定の範囲になることを検出する。
【００２５】
すなわち、本発明のより具体的な形態による半導体集積回路は、レベルシフト回路（ＭＮ２、ＭＮ３）と、第３のスイッチ（ＳＷ３、ＳＷ４）とを更に含む。レベルシフト回路（ＭＮ２、ＭＮ３）は、電圧供給ノード（Ｎ１）に出力される内部電源電圧（Ｖｉｎｔ）よりも基底電位側（接地電位側）にレベル推移したレベルシフト出力信号を生成する。第３のスイッチ（ＳＷ３、ＳＷ４）は、レベルシフト回路（ＭＮ２、ＭＮ３）とレギュレータ（ＶＲｅｇ）の誤差増幅器（Ｄｉｆｆ＿Ａｍｐ１）の負帰還入力端子との間に接続されている。外部電源の投入の初期期間（Ｔｉｎｔ）において制御回路（ＣＮＴＲＬＲ）は、第３のスイッチ（ＳＷ３、ＳＷ４）をオフ状態とオン状態との一方に制御する。レベルシフト回路（ＭＮ２、ＭＮ３）から生成されるレベルシフト出力信号がレギュレータ（ＶＲｅｇ）の負帰還入力端子に印加され、外部電源の投入の初期期間（Ｔｉｎｔ）において基準電圧（Ｖｒｅｆ）よりもレベルシフト回路（ＭＮ２、ＭＮ３）のレベルシフト電圧（ΔＶ）で決定される高い電圧（Ｖｉｎｔ）が電圧供給ノード（Ｎ１）に生成される。
【００２６】
すなわち、本発明のひとつのより具体的な形態による半導体集積回路では、外部電源の投入の初期期間（Ｔｉｎｔ）の経過後において、起動電流発生回路（ＬＳＣＧ）の出力電流（Ｉｒｅｆ）を実質的に遮断するように起動電流発生回路（ＬＳＣＧ）が構成されている（図１１参照）。
【００２７】
すなわち、本発明のより具体的な形態による半導体集積回路では、レギュレータ（ＶＲｅｇ）は、シリーズレギュレータと、スイッチングレギュレータと、スイッチドキャパシタ型レギュレータのいずれかにより構成される。外部電源の投入の初期期間（Ｔｉｎｔ）の経過後において、内部回路（Ｉｎｔ＿Ｃｉｒ）に供給される内部電源電圧（Ｖｉｎｔ）の電圧はこのいずれかのレギュレータの動作によって設定される（図２、図１１、図１２、図１３、図１４、図１５参照）。
【００２８】
本発明の最も具体的な形態では、半導体チップの内部の外縁には外部電源電圧（Ｖｅｘｔ）をパワースイッチ回路（ＰＳＷＣ）に供給する外部電源電圧供給線（Ｌ＿Ｖｅｘｔ）が周回して配置され、周回して配置された前記外部電源電圧供給線（Ｌ＿Ｖｅｘｔ）の内側にはパワースイッチ回路（ＰＳＷＣ）が複数個配置されている。周回して配置された外部電源電圧供給線（Ｌ＿Ｖｅｘｔ）の内側には複数個のパワースイッチ回路（ＰＳＷＣ）から出力された前記内部電源電圧（Ｖｉｎｔ）を前記内部回路（ＣＰＵ、ＮＶＭ）に供給する内部電源電圧供給線（Ｌ＿Ｖｉｎｔ）が周回して配置されている。周回して配置された内部電源電圧供給線（Ｌ＿Ｖｉｎｔ）の内側には、内部回路（ＣＰＵ、ＮＶＭ）が配置されている（図１６参照）。
【発明の効果】
【００２９】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３０】
すなわち、本発明によれば、電源投入時にパワースイッチ回路に流れるラッシュ電流の値を高精度に設定することが可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００３１】
≪パワースイッチ回路ＰＳＷＣの回路構成≫
図１は、パワースイッチ回路ＰＳＷＣを含む本発明のひとつの実施形態による半導体集積回路の回路構成を示す図である。従って、図１に示したパワースイッチ回路ＰＳＷＣ等の全ての回路素子は１つのシリコン半導体チップ上に生成されている。半導体集積回路のひとつのシリコン半導体チップＣｈｉｐは、半導体チップの外部から供給される外部電源電圧Ｖｅｘｔから半導体チップの内部に供給する内部電源電圧Ｖｉｎｔの出力を制御回路ＣＮＴＲＬＲによる制御に応答して開始するパワースイッチ回路ＰＳＷＣを含む。尚、内部電源電圧Ｖｉｎｔが供給される負荷容量Ｃは、半導体チップ内部の内部回路Ｉｎｔ＿Ｃｉｒの負荷容量と平滑容量との和の容量を示している。平滑容量は半導体チップに内蔵されることもあり、また半導体チップの外部素子とされる場合もある。更に、電流源Ｉｌｏａｄは半導体チップ内部の内部回路Ｉｎｔ＿Ｃｉｒの消費電流を示している。
【００３２】
パワースイッチ回路ＰＳＷＣは、半導体チップＣｈｉｐの外部から供給される外部電源電圧Ｖｅｘｔから半導体チップＣｈｉｐの内部に供給する内部電源電圧Ｖｉｎｔの出力を開始する。パワースイッチ回路ＰＳＷＣは、出力トランジスタＭＰ１と、起動回路ＳＴＣと、起動回路ＳＴＣを制御する制御回路ＣＮＴＲＬＲとを含む。出力トランジスタＭＰ１は、外部電源電圧Ｖｅｘｔが供給され内部電源電圧Ｖｉｎｔを出力する。起動回路ＳＴＣは、外部電源の投入の初期期間Ｔｉｎｔに所定の値に制御された出力電流Ｉｓｕｐが出力トランジスタＭＰ１に流れるように出力トランジスタＭＰ１を制御する。外部電源の投入に応答して制御回路ＣＮＴＲＬＲが、起動回路ＳＴＣを制御する。また、起動回路ＳＴＣは第１のスイッチＳＷ１を含み、この第１のスイッチＳＷ１は外部電源の投入に応答して制御回路ＣＮＴＲＬＲによってオン状態とされる。その結果、外部電源の投入の初期期間Ｔｉｎｔに出力トランジスタＭＰ１に流れる出力電流Ｉｓｕｐが時間変化に対して実質的に一定の増加量となるように出力トランジスタＭＰ１が起動回路ＳＴＣにより制御される。
【００３３】
また半導体チップＣｈｉｐは、外部電源電圧Ｖｅｘｔが供給されることにより内部回路Ｉｎｔ＿Ｃｉｒに供給される内部電源電圧Ｖｉｎｔを生成する内部電源回路としてのレギュレータＶＲｅｇを更に含む。尚、レギュレータＶＲｅｇは、基準電圧発生回路Ｖｒｅｆ＿Ｇと、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１と、起動回路ＳＴＣ内部の信号経路と、出力トランジスタＭＰ１と、電圧供給ノードＮ１からの負帰還経路とにより構成されている。外部電源の投入の初期期間Ｔｉｎｔにおいて起動回路ＳＴＣにより制御された出力トランジスタＭＰ１の出力電流Ｉｓｕｐによる内部回路Ｉｎｔ＿Ｃｉｒの負荷容量Ｃの充電による内部電源電圧Ｖｉｎｔの値とレギュレータＶＲｅｇから生成される内部電源電圧Ｖｉｎｔの値との差が所定の範囲になることが、例えば誤差増幅器Ｄｉｆｆ＿Ａｍｐ１によって検出される。パワースイッチ回路ＰＳＷＣの起動回路ＳＴＣは、電圧供給ノードＮ１とレギュレータＶＲｅｇの出力との間に第２のスイッチＳＷ２を更に含む。電圧供給ノードＮ１には、内部回路Ｉｎｔ＿Ｃｉｒにパワースイッチ回路ＰＳＷＣからの内部電源電圧ＶｉｎｔとレギュレータＶＲｅｇからの内部電源電圧Ｖｉｎｔとの選択された一方の電圧が供給される。上記の検出結果に基づき出力トランジスタＭＰ１に流れる出力電流Ｉｓｕｐの時間変化に対する増加が停止される。その後、レギュレータＶＲｅｇから生成される内部電源電圧Ｖｉｎｔを内部回路Ｉｎｔ＿Ｃｉｒに供給するように制御回路ＣＮＴＲＬＲは第２のスイッチＳＷ２をオン状態に制御する。レギュレータＶＲｅｇから生成される内部電源電圧Ｖｉｎｔが選択された一方の電圧として電圧供給ノードＮ１に供給される。
【００３４】
尚、電源遮断指示信号に応答して制御回路ＣＮＴＲＬＲは、出力トランジスタＭＰ１をオフとする。従って、内部回路Ｉｎｔ＿Ｃｉｒのサブスレッシュホールドリーク電流やゲートトンネルリーク電流等の総和のリーク電流を出力トランジスタＭＰ１のカットオフ電流に制御することができる。このカットオフ電流を小さくするため、ＭＯＳトランジスタＭＰ１のチャンネル長は内部回路Ｉｎｔ＿ＣｉｒのＭＯＳトランジスタのそれよりも十分大きくされ、ＭＯＳトランジスタＭＰ１のゲート絶縁膜の厚さも内部回路Ｉｎｔ＿ＣｉｒのＭＯＳトランジスタのそれよりも十分大きくされている。また、電源投入指示信号に応答して制御回路ＣＮＴＲＬＲは、レギュレータＶＲｅｇと出力トランジスタＭＰ１との通常動作により３．３〜５ボルトの外部電源電圧Ｖｅｘｔから１〜１．５ボルトの内部電源電圧Ｖｉｎｔを生成させる。そのため、出力トランジスタＭＰ１は、内部回路Ｉｎｔ＿ＣｉｒのＭＯＳトランジスタよりも十分高耐圧のデバイス構造とされている。尚、出力トランジスタＭＰ１は、電源投入の所定期間Ｔｉｎｔの間に起動回路ＳＴＣによる制御によって内部回路Ｉｎｔ＿Ｃｉｒへ出力電流Ｉｓｕｐを供給する機能と、電源投入の所定期間Ｔｉｎｔの経過後にレギュレータＶＲｅｇによる制御によって内部回路Ｉｎｔ＿Ｃｉｒへ出力電流Ｉｓｕｐを供給する機能との両方の機能を実現している。しかし、この両方の機能の実現に、２つの出力トランジスタを使用しても良い。
【００３５】
図２は、図１で示した本発明のひとつの具体的な実施形態によるパワースイッチ回路ＰＳＷＣの詳細な回路構成を示す図である。図２に示したパワースイッチ回路ＰＳＷＣの全ての回路素子は、ひとつのシリコン半導体チップ上に生成されている。半導体集積回路のひとつのシリコン半導体チップは、半導体チップの外部から供給される外部電源電圧Ｖｅｘｔから半導体チップの内部に供給する内部電源電圧Ｖｉｎｔの出力を開始するパワースイッチ回路ＰＳＷＣを含む。尚、内部電源電圧Ｖｉｎｔが供給されるトータル負荷容量Ｃは、半導体チップ内部の内部回路Ｉｎｔ＿Ｃｉｒの負荷容量と平滑容量との和の容量を示している。更に、電流源Ｉｌｏａｄは半導体チップ内部の内部回路Ｉｎｔ＿Ｃｉｒの消費電流を示している。
【００３６】
パワースイッチ回路ＰＳＷＣは、外部電源電圧Ｖｅｘｔが供給され内部電源電圧Ｖｉｎｔを出力する出力トランジスタＭＰ１と、電源投入時の所定の値に制御された出力電流が出力トランジスタＭＰ１に流れるように出力トランジスタＭＰ１をバイアスするバイアストランジスタＭＰ２とを含む。パワースイッチ回路ＰＳＷＣの起動回路ＳＴＣは、制御回路ＣＮＴＲＬＲによる制御に応答して外部電源の投入の初期期間Ｔｉｎｔにおいて出力トランジスタＭＰ１の電流値をバイアストランジスタＭＰ２の電流値に関係付ける第１のスイッチＳＷ１を含む。また、制御回路ＣＮＴＲＬＲは、４つのインバータＩｎｖ＿１、Ｉｎｖ＿２、Ｉｎｖ＿３、Ｉｎｖ＿４を含んでいる。パワースイッチ回路ＰＳＷＣの起動回路ＳＴＣは、起動電流発生回路ＬＳＣＧを更に含む。起動電流発生回路ＬＳＣＧは、制御回路ＣＮＴＲＬＲによる制御に応答して、外部電源の投入の初期期間Ｔｉｎｔに時間変化に対して略一定の増加量の出力電流Ｉｒｅｆを発生する。従って、起動電流発生回路ＬＳＣＧから発生される出力電流Ｉｒｅｆは時間変化に対してリニアなスロープで増大する。外部電源の投入の初期期間Ｔｉｎｔにおいて、起動電流発生回路ＬＳＣＧからの略一定の増加量の出力電流Ｉｒｅｆが、バイアストランジスタＭＰ２に供給される。制御回路ＣＮＴＲＬＲによる制御に応答して外部電源の投入の初期期間Ｔｉｎｔにおいて第１のスイッチＳＷ１はオン状態に設定されて、出力トランジスタＭＰ１の電流値ＩｓｕｐがバイアストランジスタＭＰ２の電流値Ｉｒｅｆと関係付けられる。すなわち、第１のスイッチＳＷ１がオン状態となると、バイアストランジスタＭＰ２と出力トランジスタＭＰ１とは、起動回路ＳＴＣのカレントミラー回路ＣＭの入力トランジスタと出力トランジスタとしてそれぞれ動作を開始する。一方、起動電流発生回路ＬＳＣＧは、起動電圧発生回路ＬＳＶＧと、電圧・電流変換回路Ｖ・ＩＣＶとを含む。起動電圧発生回路ＬＳＶＧは、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳを生成する。従って、起動電圧発生回路ＬＳＶＧから発生される出力電圧ＶＬＳは、時間変化に対してリニアなスロープで増大する。尚、図２に示した起動電圧発生回路ＬＳＶＧは、リングオシレータＲＯＳＣと、分周器ＤＩＶと、チャージポンプ回路ＣＰＣとを含んでいる。外部電源の投入の初期期間ＴｉｎｔにおいてリングオシレータＲＯＳＣは、所定の周波数で発振を開始する。分周器ＤＩＶは事前に設定された分周比１／Ｎで、リングオシレータＲＯＳＣからの所定の周波数の信号の分周を開始する。従って、リングオシレータＲＯＳＣの発振周波数よりも低い周波数の分周出力が、分周器ＤＩＶの出力から生成される。分周器ＤＩＶの出力からの分周出力パルスが印加されるチャージポンプ回路ＣＰＣは、パルスが印加される都度に昇圧電圧を増加する。このようにして、起動電圧発生回路ＬＳＶＧは、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳを生成する。また、電圧・電流変換回路Ｖ・ＩＣＶは、演算増幅器Ｄｉｆｆ＿Ａｍｐ１と、ＮチャンネルＭＯＳトランジスタＭＮ１と、抵抗Ｒとを含む。演算増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子には略一定の増加量の出力電圧ＶＬＳが印加され、反転入力端子にはＮチャンネルＭＯＳトランジスタＭＮ１のソースと抵抗Ｒとが接続されている。演算増幅器Ｄｉｆｆ＿Ａｍｐ１の出力端子にＮチャンネルＭＯＳトランジスタＭＮ１のゲートが接続され、ＮチャンネルＭＯＳトランジスタＭＮ１のドレインの電流Ｉｒｅｆは起動回路ＳＴＣのカレントミラー回路ＣＭに供給される。従って、演算増幅器Ｄｉｆｆ＿Ａｍｐ１とＮチャンネルＭＯＳトランジスタＭＮ１とは、ボルテージフォロワ回路として動作する。その結果、略一定の増加量の出力電圧ＶＬＳが抵抗Ｒの両端に印加されて、Ｉｒｅｆ＝ＶＬＳ／Ｒの式の関係の出力電流Ｉｒｅｆが抵抗Ｒに流れる。このように、電圧・電流変換回路Ｖ・ＩＣＶは外部電源の投入の初期期間Ｔｉｎｔにおいて時間変化に対して略一定の増加量の出力電流Ｉｒｅｆを、カレントミラー回路ＣＭに供給する。
【００３７】
パワースイッチ回路ＰＳＷＣは、基準電圧発生回路Ｖｒｅｆ＿Ｇと、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１と、出力トランジスタＭＰ１と、第２のスイッチＳＷ２とから構成されたレギュレータＶＲｅｇを含む。誤差増幅器Ｄｉｆｆ＿Ａｍｐ１は、基準電圧発生回路Ｖｒｅｆ＿Ｇからの基準電圧Ｖｒｅｆと出力トランジスタＭＰ１から出力される内部電源電圧Ｖｉｎｔとを比較して出力トランジスタＭＰ１の導通度を制御する。第２のスイッチＳＷ２は、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の出力と出力トランジスタＭＰ１の入力端子との間に接続されている。外部電源の投入の初期期間Ｔｉｎｔにおいて、制御回路ＣＮＴＲＬＲによる制御に応答して第１のスイッチＳＷ１はオン状態に第２のスイッチＳＷ２はオフ状態にそれぞれ制御される。従って、カレントミラー回路ＣＭの入力トランジスタＭＰ２のサイズと出力トランジスタＭＰ１のサイズの比をｍ：ｎとすると、Ｉｓｕｐ＝（ｎ／ｍ）・Ｉｒｅｆの式の関係の出力電流Ｉｓｕｐが出力トランジスタＭＰ１に流れる。このように、外部電源の投入の初期期間Ｔｉｎｔにおいて出力トランジスタＭＰ１に流れる出力電流Ｉｓｕｐのラッシュ電流の値は、起動電流発生回路ＬＳＣＧからバイアストランジスタＭＰ２に供給される時間変化に対して略一定の増加量の出力電流Ｉｒｅｆにより高精度に設定される。
【００３８】
図３の下の図の実線は、外部電源の投入の初期期間Ｔｉｎｔにおいてパワースイッチ回路ＰＳＷＣの出力トランジスタＭＰ１に流れる出力電流Ｉｓｕｐのラッシュ電流が同様に時間変化に対して略一定の増加量になるように高精度に設定されることを示している。
【００３９】
パワースイッチ回路ＰＳＷＣは、電圧供給ノードＮ１に接続されたレベルシフト回路ＭＮ２、ＭＮ３と、制御回路ＣＮＴＲＬＲにより制御される第３のスイッチＳＷ３と第４のスイッチＳＷ４とを更に含む。このレベルシフト回路ＭＮ２、ＭＮ３は、電圧供給ノードＮ１に出力される内部電源電圧Ｖｉｎｔよりも基底電位側（接地電位側）にレベル推移したレベルシフト出力信号を生成する。第３のスイッチＳＷ３の一端には出力トランジスタＭＰ１から電圧供給ノードＮ１に出力される内部電源電圧ｉｎｔが印加され、第４のスイッチＳＷ４の一端はレベルシフト回路ＭＮ２、ＭＮ３のレベルシフト出力が印加される。第３のスイッチＳＷ３の他端と第４のスイッチＳＷ４の他端とは、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２と出力トランジスタＭＰ１とからなるレギュレータＶＲｅｇの負帰還信号の入力端子に接続されている。尚、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２と出力トランジスタＭＰ１とからなるレギュレータＶＲｅｇの負帰還信号の入力端子は、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の非反転入力端子となっている。誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の非反転入力端子に供給される負帰還信号が反転入力端子の基準電圧Ｖｒｅｆよりも低レベルとなると、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の出力端子の電位も低レベルとなる。
【００４０】
パワースイッチ回路ＰＳＷＣの制御回路ＣＮＴＲＬＲは、４つのインバータＩｎｖ＿１、Ｉｎｖ＿２、Ｉｎｖ＿３、Ｉｎｖ＿４を含んでいる。インバータＩｎｖ＿１の入力は誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力に接続され、インバータＩｎｖ＿１の出力はインバータＩｎｖ＿２の入力に接続されている。インバータＩｎｖ＿３の入力は起動電圧発生回路ＬＳＶＧ内部のカウンタＣＮＴＲの出力に接続され、インバータＩｎｖ＿３の出力はインバータＩｎｖ＿４の入力に接続されている。４つのインバータＩｎｖ＿１、Ｉｎｖ＿２、Ｉｎｖ＿３、Ｉｎｖ＿４を含む制御回路ＣＮＴＲＬＲからの制御信号は、第１のスイッチＳＷ１、第２のスイッチＳＷ２、第３のスイッチＳＷ３、第４のスイッチＳＷ４のオン・オフを制御する。外部電源の投入の直後では、起動電圧発生回路ＬＳＶＧ内部のカウンタＣＮＴＲの出力はハイレベルとなっている。従って、このカウンタＣＮＴＲのハイレベル出力に応答してＩｎｖ＿３、Ｉｎｖ＿４により制御される第３のスイッチＳＷ３と第４のスイッチＳＷ４とはそれぞれオフ状態とオン状態となっている。また、外部電源の投入の直後では、電圧供給ノードＮ１の内部電源電圧Ｖｉｎｔのレベルは極めて低い状態である。外部電源の投入の直後では、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の反転入力端子には基準電圧Ｖｒｅｆが既に印加され、非反転入力端子には第４のスイッチＳＷ４を介して低レベルのレベルシフト電圧が印加されている。従って、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力は、ローレベルとなっている。従って、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１のローレベル出力に応答してＩｎｖ＿１、Ｉｎｖ＿２により制御される第１のスイッチＳＷ１と第２のスイッチＳＷ２とはそれぞれオン状態とオフ状態となっている。従って、第１のスイッチＳＷ１がオン状態となっているので、カレントミラー回路ＣＭからＩｓｕｐ＝（ｎ／ｍ）・Ｉｒｅｆの式の関係の出力電流Ｉｓｕｐが出力トランジスタＭＰ１に流れる。従って、起動電流発生回路ＬＳＣＧからバイアストランジスタＭＰ２に供給される時間変化に対して略一定の増加量の出力電流Ｉｒｅｆに応答して、出力電流Ｉｓｕｐも略一定の増加量となっている。
【００４１】
外部電源の投入によって出力トランジスタＭＰ１からの略一定の増加量の出力電流Ｉｓｕｐは、内部回路Ｉｎｔ＿Ｃｉｒの負荷容量Ｃを充電する。従って、図３の上の図に示すように、電圧供給ノードＮ１の内部電源電圧Ｖｉｎｔも略一定の増加量で上昇する。この内部電源電圧Ｖｉｎｔの上昇に応答してレベルシフト回路ＭＮ２、ＭＮ３からのレベルシフト電圧も上昇する。レベルシフト回路ＭＮ２、ＭＮ３のレベルシフト素子ＭＮ２の両端の間の電圧降下をΔＶとする。誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子に印加されるＶｉｎｔ−ΔＶの電圧が、反転入力端子に印加された基準電圧Ｖｒｅｆまで上昇する。すると、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力はローレベルからハイレベルに変化し、インバータＩｎｖ＿１の出力はハイレベルからローレベルに変化する。このインバータＩｎｖ＿１の出力のレベル変化により起動電圧発生回路ＬＳＶＧの起動電流発生回路ＬＳＣＧのチャージポンプ回路ＣＰＣへの分周器ＤＩＶからの分周信号の印加が停止される。従って、チャージポンプ回路ＣＰＣの出力電圧ＶＬＳの上昇も停止され、出力電圧ＶＬＳは略一定の値を保持するようになる。起動電圧発生回路ＬＳＶＧの出力電圧ＶＬＳが略一定の値となることにより、起動電流発生回路ＬＳＣＧの出力電流Ｉｒｅｆも略一定の値となる。従って、出力トランジスタＭＰ１よりの出力電流Ｉｓｕｐも略一定の値となり、内部回路Ｉｎｔ＿Ｃｉｒの負荷容量Ｃの充電電圧である内部電源電圧Ｖｉｎｔも略一定の値となる。この状態が、図３の上の図の外部電源の投入の初期期間Ｔｉｎｔの中の最終期間Ｔｏｖｅｒに相当する。また、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力のハイレベルへの変化により、第１のスイッチＳＷ１はオン状態からオフ状態に変化し、第２のスイッチＳＷ２はオフ状態からオン状態に変化する。第２のスイッチＳＷ２のオン状態により、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力によって、出力トランジスタＭＰ１のゲートが制御されるようになる。従って、レギュレータＶＲｅｇによる内部電源電圧Ｖｉｎｔの出力が開始される。一方、最終期間Ｔｏｖｅｒのいずれかのタイミングで起動電圧発生回路ＬＳＶＧ内部のカウンタＣＮＴＲはリングオシレータＲＯＳＣからの発振パルスの所定数カウントを終了する。すると、カウンタＣＮＴＲの出力はハイレベルからローレベルに変化する。このカウンタＣＮＴＲの出力のローレベルへのレベル変化に応答して、インバータＩｎｖ＿３、Ｉｎｖ＿４は第３のスイッチＳＷ３をオン状態に第４のスイッチＳＷ４をオフ状態にそれぞれ制御する。従って、オン状態の第３のスイッチＳＷ３を介して電圧供給ノードＮ１の内部電源電圧Ｖｉｎｔが誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子に印加される。従って、レギュレータＶＲｅｇによる内部電源電圧Ｖｉｎｔの負帰還制御が開始され、内部電源電圧Ｖｉｎｔは基準電圧Ｖｒｅｆと略一致するようになる。この状態は、図３の上の図で外部電源の投入の初期期間Ｔｉｎｔの経過後の期間ＴｎｏｒｍでのレギュレータＶＲｅｇにより内部電源電圧Ｖｉｎｔを発生する通常動作を示すものである。すなわち、図３の上の図の実線は、外部電源の投入の初期期間Ｔｉｎｔにおいて内部電源電圧ＶｉｎｔがＶｉｎｔ��Ｖｒｅｆ＋ΔＶの関係まで上昇して、その後、外部電源の投入の初期期間Ｔｉｎｔの経過後の期間ＴｎｏｒｍではＶｉｎｔ＝Ｖｒｅｆの関係に維持されることを示している。外部電源の投入の初期期間Ｔｉｎｔの後半の期間Ｔｏｖｅｒに、内部電源電圧Ｖｉｎｔが基準電圧ＶｒｅｆよりもΔＶ高いオーバードライブ動作が実現され、電源投入時の内部電源電圧Ｖｉｎｔの立ち上がりが制御される。このように、電源投入時の起動に際して出力される最終的な内部電源電圧が、その後の通常動作に際して出力される最終的な内部電源電圧の値よりも高くなる。その後の通常動作により、内部電源電圧は通常動作の値に低下される。従って、電源投入時の起動動作によって出力される内部電源電圧の値と起動の後に通常動作によって出力される内部電源電圧の値とを近接させることが可能となる。期間Ｔｏｖｅｒに内部電源電圧ＶｉｎｔがΔＶのオーバードライブ動作が実現されることで、負荷容量Ｃは既に十分に充電されている。外部電源の投入の初期期間Ｔｉｎｔの経過後の期間Ｔｎｏｒｍでは、コントローラ回路ＣＮＴＲＬＲによって第１のスイッチＳＷ１はオフ状態に第２スイッチＳＷ２はオン状態にそれぞれ制御されている。従って、出力トランジスタＭＰ１から供給される出力電流Ｉｓｕｐの電流値は、カレントミラー回路ＣＭではなく、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の出力で制御される。負荷容量Ｃは既に十分に充電されているので、出力トランジスタＭＰ１から供給される出力電流Ｉｓｕｐの電流値は半導体チップ内部の内部回路の消費電流Ｉｌｏａｄと略一致するようになる。内部回路の消費電流Ｉｌｏａｄが増加して、内部電源電圧Ｖｉｎｔが低下すると、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２は内部電源電圧ＶＶｉｎｔの低下を検出する。すると、誤差増幅器Ｄｉｆｆ＿Ａｍｐ２は出力トランジスタＭＰ１から供給される出力電流Ｉｓｕｐの電流を増加させ、内部電源電圧Ｖｉｎｔを以前の値に復帰して、内部電源電圧Ｖｉｎｔは略安定な値に維持される。
【００４２】
図３の下の図の実線は、外部電源の投入の初期期間Ｔｉｎｔの経過の前後における出力トランジスタＭＰ１から供給される出力電流Ｉｓｕｐを示している。このように、外部電源の投入の初期期間Ｔｉｎｔにおいて、電源投入時に出力トランジスタＭＰ１に流れる出力電流Ｉｓｕｐのラッシュ電流の値は、起動電流発生回路ＬＳＣＧからバイアストランジスタＭＰ２に供給される時間変化に対して略一定の増加量の出力電流Ｉｒｅｆにより高精度に設定される。尚、図３の上の図と下の図の破線は、本発明の一つの実施形態を採用しない場合の内部電源電圧Ｖｉｎｔと出力電流Ｉｓｕｐの変化をそれぞれ示している。電源投入時の内部電源電圧Ｖｉｎｔの立ち上がり速度が速すぎるだけではなく、出力電流Ｉｓｕｐに大きな１次のラッシュ電流が流れることが理解される。
【００４３】
尚、図３の起動電流発生回路ＬＳＣＧには、外部電源の投入時には、外部電源電圧Ｖｅｘｔとパワーオン制御信号との少なくとも一方が供給されて、起動電流発生回路ＬＳＣＧは動作を開始する。この動作開始により、略一定の増加量の出力電流Ｉｒｅｆがカレントミラー回路ＣＭに供給される。一方、起動電流発生回路ＬＳＣＧにパワーオフ制御信号が供給されることも可能である。これにより、起動電流発生回路ＬＳＣＧは動作を停止して、起動電流発生回路ＬＳＣＧ内部の消費電力は略ゼロに低減される。さらに、図３の起動電流発生回路ＬＳＣＧのカウンタＣＮＴＲを省略して、インバータＩｎｖ＿２の出力とインバータＩｎｖ＿３の入力との間に複数のインバータの直列接続による遅延回路を接続することも可能である。この場合にも、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力がローレベルからハイレベルに変化して前記の遅延回路の遅延時間の経過後に、第３のスイッチＳＷ３はオン状態に第４のスイッチＳＷ４はオフ状態にそれぞれ制御されることが可能である。
【００４４】
≪その他の実施形態による起動電流発生回路ＬＳＣＧ≫ 
図４は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。同図において、起動電流発生回路ＬＳＣＧは、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳを生成する起動電圧発生回路ＬＳＶＧを含む。起動電圧発生回路ＬＳＶＧは、リングオシレータＲＯＳＣと、リングオシレータＲＯＳＣからの発振クロックを計数するカウンタＣＮＴＲと、カウンタＣＮＴＲからのカウントアップされるデジタル信号をアナログ信号に変換するＤ／Ａ変換器ＤＡとを含む。従って、Ｄ／Ａ変換器ＤＡの出力は、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳとなる。この出力電圧ＶＬＳは電圧・電流変換回路Ｖ・ＩＣＶに印加される。すると、図３と同様に電圧・電流変換回路Ｖ・ＩＣＶからＩｒｅｆ＝ＶＬＳ／Ｒの式の関係の出力電流Ｉｒｅｆが得られる。このように、電圧・電流変換回路Ｖ・ＩＣＶは外部電源の投入の初期期間Ｔｉｎｔにおいて時間変化に対して略一定の増加量の出力電流Ｉｒｅｆが、図３のカレントミラー回路ＣＭに供給される。制御信号Ｃｎｔ＿１がローレベルからハイレベルに変化すると、カウンタＣＮＴＲのカウントアップ動作は停止する。すると、出力電圧ＶＬＳの上昇は停止されて、出力電圧ＶＬＳは略一定の値となる。
【００４５】
図５は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。同図において、起動電流発生回路ＬＳＣＧは、基準電圧発生回路Ｖｒｅｆ＿Ｇ、アナログ加算器、アナログインバータ、出力サンプルホールド回路、帰還入力サンプルホールド回路を含む。まず基準電圧発生回路Ｖｒｅｆ＿Ｇは、増加分電圧を発生する。帰還入力サンプルホールド回路はスイッチＳＷ１と演算増幅器ＯＰ＿４と容量Ｃ２とで構成され、容量Ｃ２の初期電圧はゼロボルトとなっている。アナログ加算器は抵抗値の互いに等しい抵抗Ｒ１、Ｒ２、Ｒ３と演算増幅器ＯＰ＿１とからなり、帰還入力サンプルホールド回路の容量Ｃ２の充電電圧と基準電圧発生回路Ｖｒｅｆ＿Ｇの増加分電圧との１回目のアナログ加算を実行する。このアナログ加算により、抵抗Ｒ１、Ｒ２を介して印加された２つのアナログ入力電圧が加算される。この加算により、加算出力電圧の極性は、２つのアナログ入力電圧と逆となる。従って、アナログインバータは、抵抗Ｒ４、Ｒ５と演算増幅器ＯＰ＿２とからなり、電圧ゲインが−１に設定されている。出力サンプルホールド回路は、スイッチＳＷ２と演算増幅器ＯＰ＿３と容量Ｃ１とからなり、アナログインバータからのアナログ加算結果を容量Ｃ１にサンプル・ホールドする。１回目の加算が終了して、一回目の加算結果は帰還入力サンプルホールド回路の容量Ｃ２にサンプル・ホールドされる。アナログ加算器は、容量Ｃ２の一回目の加算結果と準電圧発生回路Ｖｒｅｆ＿Ｇの増加分電圧との２回目のアナログ加算を実行する。２回目のアナログ加算の結果は、出力サンプルホールド回路の容量Ｃ１にサンプル・ホールドされる。以下同様なアナログ加算が繰り返され、出力サンプルホールド回路の容量Ｃ１に、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳが形成される。この出力電圧ＶＬＳが電圧・電流変換回路Ｖ・ＩＣＶに印加されるのは、図３と同様である。制御信号Ｃｎｔ＿１がローレベルからハイレベルに変化すると、アナログ加算器の加算動作は停止する。すると、出力電圧ＶＬＳの上昇は停止されて、出力電圧ＶＬＳは略一定の値となる。
【００４６】
図６は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。同図において、起動電流発生回路ＬＳＣＧは、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電流Ｉｒｅｆを生成する起動電流発生回路ＬＳＣＧを含む。起動電流発生回路ＬＳＣＧは、リングオシレータＲＯＳＣと、リングオシレータＲＯＳＣからの発振クロックを計数するカウンタＣＮＴＲと、カウンタＣＮＴＲからのカウントアップされるデジタル信号をデコードするデコーダＤＥＣとを含む。カウンタＣＮＴＲでのカウントアップが進行すると、デコーダＤＥＣの複数の出力では左端から右端に”０”から”１”への変化が進行する。抵抗Ｒ１とＮチャンネルＭＯＳトランジスタＭＮ１はカレントミラーの入力側回路となっている。このカレントミラーの出力側回路は、複数の出力側のＮチャンネルＭＯＳトランジスタＭＮ２＿１、ＭＮ２＿２、ＭＮ２＿３……ＭＮ２＿Ｎ−１、ＭＮ２＿Ｎと複数のスイッチであるＮチャンネルＭＯＳトランジスタＭＮ３＿１、ＭＮ３＿２、ＭＮ３＿３……ＭＮ３＿Ｎ−１、ＭＮ３＿Ｎとから構成されている。デコーダＤＥＣの複数の出力は、複数のスイッチであるＮチャンネルＭＯＳトランジスタＭＮ３＿２、ＭＮ３＿３……ＭＮ３＿Ｎ−１、ＭＮ３＿Ｎのゲートに供給されている。従って、複数のスイッチであるＮチャンネルＭＯＳトランジスタＭＮ３＿１、ＭＮ３＿２、ＭＮ３＿３……ＭＮ３＿Ｎ−１、ＭＮ３＿Ｎの共通接続されたドレインから、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電流Ｉｒｅｆが生成される。この出力電流Ｉｒｅｆが、図３のカレントミラー回路ＣＭに供給される。制御信号Ｃｎｔ＿１がローレベルからハイレベルに変化すると、カウンタＣＮＴＲのカウントアップ動作は停止する。すると、出力電流Ｉｒｅｆの上昇は停止されて、出力電流Ｉｒｅｆは略一定の値となる。
【００４７】
図７は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。同図において、起動電流発生回路ＬＳＣＧは、スイッチとしてのＰチャンネルＭＯＳトランジスタＭＰ６と、カレントミラーを構成する複数のＰチャンネルＭＯＳトランジスタＭＰ７〜ＭＰ１０と、抵抗Ｒ１と、容量Ｃ１とを含む。ダイオード接続の２つのＰチャンネルＭＯＳトランジスタＭＰ７、ＭＰ９とが直列接続されることにより、定電流回路としてのカレントミラーの出力定電流の電源電圧依存性を緩和している。カレントミラーの出力側トランジスタＭＰ８、ＭＰ１０から供給される定電流により、容量Ｃ１が充電されていく。従って、容量Ｃ１には、外部電源の投入の初期期間Ｔｉｎｔにおいて略一定の増加量の出力電圧ＶＬＳが形成される。この出力電圧ＶＬＳが電圧・電流変換回路Ｖ・ＩＣＶに印加されるのは、図３と同様である。尚、ＰチャンネルＭＯＳトランジスタＭＰ６のゲートの制御信号Ｃｎｔ＿１がローレベルからハイレベルに変化すると、ＰチャンネルＭＯＳトランジスタＭＰ６はオフ状態となる。すると、出力電圧ＶＬＳの上昇は停止され、出力電圧ＶＬＳは略一定の値となる。
【００４８】
≪起動電圧発生回路ＬＳＶＧを構成する要素回路≫
図８は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路であるリングオシレータＲＯＳＣの回路図である。同図に示すように、リングオシレータＲＯＳＣはローレベルのスタート信号ｓｔｕｐ＿ｂにより、スタートスイッチｐｍ１２３がオン状態となる。すると、外部電源電圧Ｖｅｘｔからダイオード接続のｐｍ１２２とスタートスイッチｐｍ１２３とを介して、起動電流が流れる。ＰチャンネルＭＯＳトランジスタｐｍ１２０、ｐｍ１２１とＮチャンネルＭＯＳトランジスタｎｍ１２０、ｎｍ１２１と抵抗Ｒ１００とは、電源電圧変動に対して補償され、チップ温度変動にも補償された基準電圧・基準電流の発生回路を構成している。前記起動電流が、基準電圧・基準電流の発生回路のＮチャンネルＭＯＳトランジスタｎｍ１２０、ｎｍ１２１のゲート容量を充電して、このＮチャンネルＭＯＳトランジスタｎｍ１２０、ｎｍ１２１がオン状態となる。この結果、基準電圧・基準電流の発生回路が起動する。ＰチャンネルＭＯＳトランジスタｐｍ１００とＮチャンネルＭＯＳトランジスタｎｍ１００と容量Ｃ１００とは、１段目の遅延インバータを構成する。同様に、ＰチャンネルＭＯＳトランジスタｐｍ１０１とＮチャンネルＭＯＳトランジスタｎｍ１０１と容量Ｃ１０１とは、２段目の遅延インバータを構成する。同様に、ＰチャンネルＭＯＳトランジスタｐｍ１０２とＮチャンネルＭＯＳトランジスタｎｍ１０２と容量Ｃ１０２とは、３段目の遅延インバータを構成する。以下同様に、ＰチャンネルＭＯＳトランジスタｐｍｋ１とＮチャンネルＭＯＳトランジスタｎｍｋ１と容量Ｃｋとは、最終段目の遅延インバータを構成する。この最終段目の遅延インバータの出力が１段目の遅延インバータの入力に帰還されることによって、リングオシレータＲＯＳＣの発振ループ回路が構成される。リングオシレータＲＯＳＣの発振ループ回路の複数段の遅延インバータの各インバータの容量の充電電流と放電電流とは、基準電圧・基準電流の発生回路のＰチャンネルＭＯＳトランジスタｐｍ１２１の安定な電流とＮチャンネルＭＯＳトランジスタｎｍ１２１の安定な電流とによってそれぞれ安定に設定されている。その結果、リングオシレータＲＯＳＣの発振周波数も、電源電圧変動に対して補償され、チップ温度変動にも補償されている。
【００４９】
図９は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路である分周器ＤＩＶの回路図である。同図に示すように、分周器ＤＩＶは、データ入力ｄと、クロック入力ｃｐと、データ出力ｑと、リセット端子ｒｓｔとを有する複数のラッチｌａｔｃｈ２００…ｌａｔｃｈｎと、複数のインバータｉｎｖ２００…ｉｎｖｎとから構成されている。１段目のラッチｌａｔｃｈ２００のクロック入力ｃｐに分周されるべきリングオシレータＲＯＳＣの発振クロックｃｋｉｎが供給される。１段目のラッチｌａｔｃｈ２００のデータ出力ｑはインバータｉｎｖ２００を介して１段目のラッチｌａｔｃｈ２００のデータ入力ｄに供給されるとともに、２段目のラッチｌａｔｃｈ２０１のクロック入力ｃｐに供給されている。２段目のラッチｌａｔｃｈ２０１のデータ出力ｑはインバータｉｎｖ２０１を介して２段目のラッチｌａｔｃｈ２０１のデータ入力ｄに供給されるとともに、３段目のラッチ（図示せず）のクロック入力ｃｐに供給されている。以下同様に、最終段目のｌａｔｃｈｎのデータ出力ｑはインバータｉｎｖｎを介して最終段目のｌａｔｃｈｎのデータ入力ｄに供給される。このように、最終段目のｌａｔｃｈｎのデータ出力ｑは分周された分周出力ｐｕｌｓｅとなる。
【００５０】
図１０は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路であるチャージポンプ回路ＣＰＣの回路図である。同図に示すように、チャージポンプ回路ＣＰＣは、クロック信号ＣＬＫに応答するインバータｉｎｖ３００、ｉｎｖ３０１と、定電流源としてのＰチャンネルＭＯＳトランジスタｐｍ３００と、スイッチとしての複数のＰチャンネルＭＯＳトランジスタｐｍ３０１、ｐｍ３０２、ｐｍ３０３、ｐｍ３０４…ｐｍｌ−１、ｐｍｌとを含む。またチャージポンプ回路ＣＰＣは、複数の容量Ｃ３００、Ｃ３０１、Ｃ３０２、ｃ３０３…Ｃｌ−１、Ｃｌと、放電指示信号Ｄｉｓｋによりオン状態となる放電用ＮチャンネルＭＯＳトランジスタｎｍ３００とを更に含む。
【００５１】
クロック信号ＣＬＫがローレベルからハイレベルとなると、インバータｉｎｖ３００の出力はローレベルとなり、ｐｍ３０１がオンとなり、１段目の容量Ｃ３００に１回目の電荷がサンプルされる。次に、クロック信号ＣＬＫがハイレベルからローレベルとなると、インバータｉｎｖ３００の出力はハイレベルとなり、ｐｍ３０１がオフとなり、インバータｉｎｖ３０１の出力はローレベルとなり、ｐｍ３０２がオンとなる。すると、１段目の１回目の容量Ｃ３００の電荷の大部分が２段目の容量Ｃ３０１に転送される。次に、クロック信号ＣＬＫがローレベルからハイレベルとなると、インバータｉｎｖ３００の出力はローレベルとなり、ｐｍ３０１がオンとなり、１段目の容量Ｃ３００に２回目の電荷がサンプルされる。この時、インバータｉｎｖ３０１の出力はハイレベルとなり、ＰＭ３０２がオフとなる。インバータｉｎｖ３００の出力はローレベルなので、ｐｍ３０３もオンとなり、２段目の容量Ｃ３０１に転送された１回目の電荷の大部分が３段目の容量Ｃ３０２に転送される。次に、クロック信号ＣＬＫがハイレベルからローレベルとなると、インバータｉｎｖ３００の出力はハイレベルとなり、ｐｍ３０１がオフとなり、インバータｉｎｖ３０１の出力はローレベルとなり、ＰＭ３０２がオンとなる。すると、１段目の容量Ｃ３００の２回目の電荷の大部分が２段目の容量Ｃ３０１に転送される。インバータｉｎｖ３０１のローレベル出力により、ｐｍ３０４もオンとなっている。３段目の容量Ｃ３０２に転送された１回目の電荷の大部分が４段目の容量Ｃ３０３に転送される。次に、クロック信号ＣＬＫがローレベルからハイレベルとなると、インバータｉｎｖ３００の出力はローレベルとなり、ｐｍ３０１がオンとなり、１段目の容量Ｃ３００に３回目の電荷がサンプルされる。この時、インバータｉｎｖ３０１の出力はハイレベルとなり、ｐｍ３０２がオフとなる。インバータｉｎｖ３００のローレベル出力によって、ｐｍ３０５（図示せず）もオン状態となっている。４段目の容量Ｃ３０３に転送された１回目の電荷の大部分が５段目の容量Ｃ３０４（図示せず）に転送される。この時、ｐｍ３０３もオン状態となっているので、２段目の容量Ｃ３０１に転送された２回目の電荷の大部分が３段目の容量Ｃ３０２に転送される。以上のような電荷の転送動作が繰り返されることにより、最終段の容量Ｃｌに１段目の容量Ｃ３００に逐次サンプルされた電荷が累積されることになる。その結果、最終段の容量Ｃｌから昇圧電圧ｏｕｔを得ることができる。
【００５２】
≪その他の実施形態によるパワースイッチ回路ＰＳＷＣの回路構成≫
図１１は、本発明の他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。以下に、図１１の実施形態が図２の実施形態と相違する点を、説明する。
【００５３】
図１１において、図２には無いＮチャンネルＭＯＳトランジスタＭＮ４とＰチャンネルＭＯＳトランジスタＭＰ３とが追加されている。ＮチャンネルＭＯＳトランジスタＭＮ４のゲートはパワースイッチ回路ＰＳＷＣのインバータＩＮ２の出力に接続され、ＮチャンネルＭＯＳトランジスタＭＮ４のドレイン・ソース経路は起動電流発生回路ＬＳＣＧの電圧・電流変換回路Ｖ・ＩＣＶのＮチャンネルＭＯＳトランジスタＭＮ１のゲートと接地電位との間に接続されている。ＰチャンネルＭＯＳトランジスタＭＰ３のゲートはコントローラ回路ＣＮＴＲＬＲのインバータＩｎｖ＿１の出力に接続され、ＰチャンネルＭＯＳトランジスタＭＰ３のソース・ドレイン経路はカレントミラー回路ＣＭのダイオード接続のＰチャンネルＭＯＳトランジスタＭＰ２のソース・ドレイン経路と並列に接続されている。誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力がローレベルからハイレベルに変化すると、インバータＩＮ２の出力によってＮチャンネルＭＯＳトランジスタＭＮ４はオン状態となる。すると、出力電流Ｉｒｅｆを流すＮチャンネルＭＯＳトランジスタＭＮ１はオフ状態となり、低消費電力を達成できる。これとともに、インバータＩＮ１の出力によってＰチャンネルＭＯＳトランジスタＭＰ３はオン状態となる。すると、出力電流Ｉｓｕｐを流す出力トランジスタＭＰ１を、確実にオフ状態とすることができる。
【００５４】
図１２は、本発明の他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。以下に、図１２の実施形態が図１１の実施形態と相違する点を、説明する。
【００５５】
図１２では、起動電流発生回路ＬＳＣＧの電圧・電流変換回路Ｖ・ＩＣＶからの略一定の増加量の出力電流Ｉｒｅｆが供給されるカレントミラー回路ＣＭのバイアストランジスタであるＰチャンネルＭＯＳトランジスタＭＰ２が、ダイオード接続となっていないことである。外部電源の投入の初期期間Ｔｉｎｔにおいて、このＰチャンネルＭＯＳトランジスタＭＰ２のゲートはコントローラ回路ＣＮＴＲＬＲのインバータＩＮＶ２のローレベル出力で制御され、オン状態とされている。オン状態のＰチャンネルＭＯＳトランジスタＭＰ２のソース・ドレイン経路の比較的高いオン抵抗での出力電流Ｉｒｅｆによる電圧降下により、出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１のソース・ゲート間がバイアスされる。
【００５６】
図１３は、本発明のさらに他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。図１３のパワースイッチ回路ＰＳＷＣは今まで説明してきたシリーズレギュレータではなく、スイッチングレギュレータによる安定化電源回路となっている。図１３のスイッチングレギュレータの出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１のドレインと負荷との間にはコイルＬ８０と容量Ｃ８０とからなる平滑フィルターが接続されるとともに、ＭＰ１のドレインには他の出力トランジスタであるＮチャンネルＭＯＳトランジスタＭＮ４のドレインが接続されている。誤差増幅器Ｄｉｆｆ＿Ａｍｐ２の出力は、スイッチングコントローラＳＷ・ＣＯＮＴの入力に接続されている。スイッチングコントローラＳＷ・ＣＯＮＴは、出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１と他の出力トランジスタであるＮチャンネルＭＯＳトランジスタＭＮ４とが交互にオン状態となるように、２つの出力トランジスタＭＰ１、ＭＮ４のゲートを駆動する。その結果、出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１のオン期間と他の出力トランジスタであるＮチャンネルＭＯＳトランジスタＭＮ４のオン期間との比に比例した内部電源電圧Ｖｉｎｔが生成される。図１３においても、制御回路ＣＮＴＲＬＲや、起動電流発生回路ＬＳＣＧや、カレントミラー回路ＣＭの第１のスイッチＳＷ１、第２のスイッチＳＷ２や、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１等は、図１１の実施形態と略同様に動作する。
【００５７】
図１４は、本発明のさらに他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。図１４のパワースイッチ回路ＰＳＷＣもシリーズレギュレータではなく、スイッチドキャパシタ型のレギュレータによる安定化電源回路となっている。図１４のスイッチドキャパシタ型のレギュレータの出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１のドレインにはＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ６、ＭＮ４と二つの容量Ｃ９０、Ｃ９１が接続されている。スイッチングコントローラＳＷ・ＣＯＮＴは、まずＰチャンネルＭＯＳトランジスタＭＰ１とＮチャンネルＭＯＳトランジスタＭＮ６とをオン状態に制御し、ＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ４をオフ状態に制御する。すると、二つの容量Ｃ９０、Ｃ９１は直列接続形態で外部電源電圧Ｖｅｘｔと接地電位との間で充電される。次に、スイッチングコントローラＳＷ・ＣＯＮＴはＰチャンネルＭＯＳトランジスタＭＰ１とＮチャンネルＭＯＳトランジスタＭＮ６とをオフ状態に制御し、ＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ４をオン状態に制御する。すると、二つの容量Ｃ９０、Ｃ９１は、内部電源電圧Ｖｉｎｔと接地電位との間で並列接続形態で電荷を負荷に放電する。図１４においても、制御回路ＣＮＴＲＬＲや、起動電流発生回路ＬＳＣＧや、カレントミラー回路ＣＭの第１のスイッチＳＷ１、第２のスイッチＳＷ２や、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１等は、図１１の実施形態と略同様に動作する。
【００５８】
図１５は、本発明のさらに他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。図１５のパワースイッチ回路ＰＳＷＣは安定化電源回路ではなく、電源投入時にラッシュ電流を制御するとともに内部電源電圧Ｖｉｎｔを立ち上げるためのパワースイッチである。同図において、半導体集積回路の内蔵メモリとしてのスタティックランダムアクセスメモリＳＲＡＭには、常時動作の超低消費電力のサブのシリーズレギュレータＳＵＢからの内部電源電圧Ｖｉｎｔが供給される。電源投入時に、パワースイッチ回路ＰＳＷＣはラッシュ電流を制御するとともに内部電源電圧Ｖｉｎｔを高速に立ち上げる。この時には、スタティックランダムアクセスメモリＳＲＡＭとサブのシリーズレギュレータＳＵＢとに接続された他の出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ２０はオフ状態に制御される。外部電源の投入の初期期間Ｔｉｎｔにおいて、インバータＩＮＶ１の出力はハイレベル、インバータＩＮＶ２の出力はローレベルとなっている。従って、起動電流発生回路ＬＳＣＧの電圧・電流変換回路Ｖ・ＩＣＶからの略一定の増加量の出力電流Ｉｒｅｆが、カレントミラー回路ＣＭのダイオード接続のバイアストランジスタであるＰチャンネルＭＯＳトランジスタＭＰ２に供給される。従って、出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１からの供給電流Ｉｓｕｐの値も高精度に制御されて、大きなラッシュ電流を抑制する。起動電圧発生回路ＬＳＶＧ内部のカウンタＣＮＴＲがリングオシレータＲＯＳＣからの発振パルスの所定数のカウントの以前では、カウンタＣＮＴＲの出力はハイレベルとなっている。従って、インバータＩｎｖ＿３、Ｉｎｖ＿４はスイッチＳＷ４をオン状態に維持している。従って、オン状態のスイッチＳＷ４を介してレベルシフト素子ＭＮ２からの出力電圧Ｖｉｎｔ−ΔＶが誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子に印加される。従って、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子に印加されるＶｉｎｔ−ΔＶの電圧が、反転入力端子に印加された基準電圧Ｖｒｅｆより少しだけ低いレベルまで上昇すると、負荷に供給される内部電源電圧Ｖｉｎｔは、略Ｖｒｅｆ＋ΔＶに近いレベルまで立ち上げられる。この状態で、起動電圧発生回路ＬＳＶＧ内部のカウンタＣＮＴＲがリングオシレータＲＯＳＣからの発振パルスの所定数のカウントを完了すると、カウンタＣＮＴＲの出力はハイレベルからローレベルに変化する。すると、インバータＩｎｖ＿３、Ｉｎｖ＿４は、スタティックランダムアクセスメモリＳＲＡＭとサブのシリーズレギュレータＳＵＢとに接続された他の出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ２０をオフ状態からオン状態に制御する。その結果、略Ｖｒｅｆ＋ΔＶに近いレベルまで立ち上げられた負荷供給の内部電源電圧ＶｉｎｔがＰチャンネルＭＯＳトランジスタＭＰ２０を介してスタティックランダムアクセスメモリＳＲＡＭとサブのシリーズレギュレータＳＵＢとに供給される。このようにして、超低消費電力のサブのシリーズレギュレータＳＵＢの電源投入時でのスタティックランダムアクセスメモリＳＲＡＭの起動負荷駆動能力の不足が、パワースイッチ回路ＰＳＷＣにより���われることができる。その後、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の非反転入力端子に印加されるＶｉｎｔ−ΔＶの電圧が、反転入力端子に印加された基準電圧Ｖｒｅｆまで上昇する。すると、図１１の実施形態と同様に、誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の出力はローレベルからハイレベルに変化して、インバータＩＮＶ１の出力はローレベル、インバータＩＮＶ２の出力はハイレベルとなる。従って、ＮチャンネルＭＯＳトランジスタＭＮ４とＰチャンネルＭＯＳトランジスタＭＰ３とは伴にオフ状態からオン状態に変化する。従って、起動電流発生回路ＬＳＣＧの電圧・電流変換回路Ｖ・ＩＣＶのＮチャンネルＭＯＳトランジスタＭＮ１はオフ状態とされて、カレントミラー回路ＣＭのダイオード接続のＰチャンネルＭＯＳトランジスタＭＰ２も非動作状態とされる。尚、インバータＩｎｖ＿２の出力がローレベルからハイレベルに変化する。この変化に応答して、所定の遅延時間の後、起動用レギュレータＶＲｅｇを構成する基準電圧発生回路Ｖｒｅｆ＿Ｇと誤差増幅器Ｄｉｆｆ＿Ａｍｐ１の動作を停止して、低消費電力化することも可能である。さらに、出力トランジスタであるＰチャンネルＭＯＳトランジスタＭＰ１からの供給電流Ｉｓｕｐの値も略ゼロとなるが、この時にはスタティックランダムアクセスメモリＳＲＡＭには常時動作の超低消費電力のサブのシリーズレギュレータＳＵＢからの内部電源電圧Ｖｉｎｔが供給される。尚、図１５に示すように、起動用レギュレータＶＲｅｇと並列に他のレギュレータＶＲｅｇ１を接続しても良い。この他のレギュレータＶＲｅｇ１は、超低消費電力のサブのシリーズレギュレータＳＵＢよりは消費電力が少し大きく、起動用レギュレータＶＲｅｇの消費電力よりも相当小さいものである。電源投入時には、最初に起動用レギュレータＶＲｅｇが起動し、その次にこの他のレギュレータＶＲｅｇ１が起動して、その後にＰチャンネルＭＯＳトランジスタＭＰ２０をオン状態に制御することが推奨される。尚、図１５の実施形態では、非反転入力端子に印加されるＶｉｎｔ−ΔＶの電圧のＶｉｎｔが、超低消費電力のサブのシリーズレギュレータＳＵＢからの内部電源電圧Ｖｉｎｔと略一致するように設定されている。この一致は、超低消費電力のサブのシリーズレギュレータＳＵＢから通常動作の間に出力される内部電源電圧Ｖｉｎｔと基準電圧発生回路Ｖｒｅｆ＿Ｇからの基準電圧Ｖｒｅｆとを一致させることにより実現できる。
【００５９】
図１６は、本発明の最も具体的な実施形態による半導体チップの平面レイアウト図である。同図に示すように、半導体チップの内部の外縁には外部電源電圧Ｖｅｘｔを例えば図１１のパワースイッチ回路ＰＳＷＣに供給する外部電源電圧供給線Ｌ＿Ｖｅｘｔが周回して配置されている。周回して配置された外部電源電圧供給線Ｌ＿Ｖｅｘｔの内側には、例えば図１１のパワースイッチ回路ＰＳＷＣが４個配置されている。周回して配置された外部電源電圧供給線Ｌ＿Ｖｅｘｔの内側には、４個のパワースイッチ回路ＰＳＷＣから出力された内部電源電圧Ｖｉｎｔを内部回路ＣＰＵ、ＮＶＭに供給する内部電源電圧供給線Ｌ＿Ｖｉｎｔが周回して配置されている。周回して配置された内部電源電圧供給線Ｌ＿Ｖｉｎｔの内側には、前記内部回路ＣＰＵ、ＮＶＭが配置されている。内部回路は、中央処理ユニットＣＰＵと、不揮発性メモリＮＶＭと、メインシーケンサＭＳＱと、バンドギャップ基準電圧発生回路ＲＥＦと、半導体集積回路の内蔵メモリとしてのスタティックランダムアクセスメモリＳＲＡＭと、ＳＲＡＭ用の図１５に示したサブの超低消費電力のシリーズレギュレータＳＵＢと、ＳＲＡＭ用のパワースイッチＰＳＷとを含んでいる。尚、外側で周回して配置された外部電源電圧供給線Ｌ＿Ｖｅｘｔと内側で周回して配置された内部電源電圧供給線Ｌ＿Ｖｉｎｔとの間には基準電圧Ｖｒｅｆを種々の内部回路に供給する基準電圧供給線Ｌ＿Ｖｒｅｆが周回して配置されている。さらに、外側で周回して配置された外部電源電圧供給線Ｌ＿Ｖｅｘｔと内側で周回して配置された内部電源電圧供給線Ｌ＿Ｖｉｎｔとの間には、図１６に示したような比較的に低消費電力の安定化電源回路としての他のレギュレータＶＲｅｇ１が合計１６個配置されている。
【００６０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６１】
例えば、図３などの実施形態において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとは、それぞれＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタとに置換されることもできる。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明のひとつの実施形態による半導体集積回路の回路構成を示す図である。
【図２】図２は、図１に示した本発明のひとつの実施形態による半導体集積回路のより詳細な回路構成を示す図である。
【図３】図３は、図１と図２とに示した本発明のひとつの実施形態による半導体集積回路の動作特性を説明するための図である。
【図４】図４は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。
【図５】図５は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。
【図６】図６は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。
【図７】図７は、その他の実施形態による起動電流発生回路ＬＳＣＧの回路図である。
【図８】図８は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路であるリングオシレータＲＯＳＣの回路図である。
【図９】図９は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路である分周器ＤＩＶの回路図である。
【図１０】図１０は、図３に示した起動電圧発生回路ＬＳＶＧを構成するためのひとつの要素回路であるチャージポンプ回路ＣＰＣの回路図である。
【図１１】図１１は、本発明の他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。
【図１２】図１２は、本発明の他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。
【図１３】図１３は、本発明の他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。
【図１４】図１４は、本発明のさらに他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。
【図１５】図１５は、本発明のさらに他の一つの実施形態によるパワースイッチ回路ＰＳＷＣの回路構成を示す図である。
【図１６】図１６は、本発明の最も具体的な実施形態による半導体チップの平面レイアウト図である。
【符号の説明】
【００６３】
Ｖｅｘｔ  外部電源電圧
Ｖｉｎｔ  内部電源電圧
ＰＳＷＣ  パワースイッチ回路
ＶＲｅｇ  レギュレータ
ＭＰ１  出力トランジスタ
ＳＴＣ  起動回路
ＣＮＴＲＬＲ  制御回路
ＳＷ１  第１のスイッチ
ＳＷ２  第２のスイッチ
Ｉｎｔ＿Ｃｉｒ  内部回路
Ｉｓｕｐ  出力トランジスタの出力電流
【図１】
0004812085.tif 000002
【図２】
0004812085.tif 000003
【図３】
0004812085.tif 000004
【図４】
0004812085.tif 000005
【図５】
0004812085.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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