(57)【特許請求の範囲】
【請求項１】
ダイ上に集積されたＣＭＯＳセンサアレイと、
前記ダイ上に集積され且つ前記センサアレイに接続されて、前記センサアレイから光輝度信号を受信するアナログメモリアレイと、
前記センサアレイと前記メモリアレイとを接続する導電性ラインであって、屈曲した経路をたどる導電性ラインと
を備えている画像センサ。
【請求項２】
前記センサアレイが、行及び列に配列されたＮ個の光感知ピクセルを備える、請求項１に記載の画像センサ。
【請求項３】
前記メモリアレイが、行及び列に配列されたＭ個のメモリセルを備える、請求項２に記載の画像センサ。
【請求項４】
Ｎ個の前記ピクセルとＭ個の前記メモリセルとが同数である、請求項３に記載の画像センサ。
【請求項５】
Ｎ個の前記ピクセルがＭ個の前記メモリセルよりも数が多い、請求項３に記載の画像センサ。
【請求項６】
前記メモリアレイが、２つのアレイ間における電子孔ペアが再結合する距離よりも長い距離だけ、前記センサアレイから物理的に離間される、請求項１に記載の画像センサ。
【請求項７】
前記メモリアレイと前記センサアレイとの間の距離が、約５０マイクロ・メートルよりも大きい、請求項６に記載の画像センサ。
【請求項８】
前記ダイは、バイアスによって自由キャリヤを収集するように、ドープ処理されたトレンチを前記メモリアレイと前記センサアレイとの間に備える、請求項６に記載の画像センサ。
【請求項９】
前記メモリアレイが遮光される、請求項６に記載の画像センサ。
【請求項１０】
前記センサアレイと前記メモリアレイとの間における前記ダイに、垂直導電性列構造が配列された、請求項１に記載の画像センサ。
【請求項１１】
前記導電性ラインが、前記列構造の中を屈曲した経路をたどって通り抜ける、請求項１０に記載の画像センサ。
【請求項１２】
前記メモリアレイが、行及び列に配列され且つ少なくとも２つの異なるメモリアレイにグループ化されたＭ個のメモリセルを備える、請求項２に記載の画像センサ。
【請求項１３】
前記Ｎ個のピクセルと前記Ｍ個のメモリセルとが同数である、請求項１２に記載の画像センサ。
【請求項１４】
各列のピクセルが、アクセストランジスタによって列データラインを介して列増幅器に接続され、
前記列増幅器が、メモリデータラインを介して当該列における各メモリセルに接続された、請求項４に記載の画像センサ。
【請求項１５】
各メモリセルが、電荷を蓄積するキャパシタ手段と、該キャパシタ手段と前記メモリデータラインとの間に接続されたアクセストランジスタと、を備える、請求項１４に記載の画像センサ。
【請求項１６】
中間電源と前記メモリデータラインのそれぞれとの間に接続され、且つ、信号が前記メモリセルへ又は前記メモリセルから転送されていないときに中間電圧を前記メモリデータラインに印加するように構成された、スイッチ手段をさらに備える、請求項１５に記載の画像センサ。
【請求項１７】
前記列増幅器は、ピクセルリセット信号とピクセル光輝度信号との差である信号を、前記メモリセルにおける前記キャパシタ手段に送るように構成されている、請求項１５に記載の画像センサ。
【請求項１８】
前記列増幅器は、ピクセルリセット信号に続くピクセル光輝度信号を、前記メモリセルにおける前記キャパシタ手段に送信するように構成されている、請求項１５に記載の画像センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広く、画像センサに関し、より詳細には、集積されたＣＭＯＳ画像センサに関する。
【０００２】
【従来の技術】
現在の画像センサは、２つの異なる技術を用いている。電荷結合素子（ＣＣＤ）画像センサの方が、より確立された技術である。しかし、ここ数年の間に、ＣＭＯＳ画像センサの方が、産業界においてより一般的になってきた。どちらの技術においても、センサに当たる光を表す電気信号が生成される。最近までは、ＣＣＤセンサの方が、ＣＭＯＳセンサよりも質の高い画像を生成していた。ＣＭＯＳセンサにより生成される画質が近年非常に向上したことと、これらのセンサは標準的なＣＭＯＳ工程を用いて製造することができるということとを合わせれば、ＣＭＯＳセンサの一般性が高まった理由が説明される。
【０００３】
ＣＣＤセンサは、フォトダイオードのような光電検出器を電荷結合素子に接続することによって設計され、この電荷結合素子は、光電検出器により生成される電荷を蓄積且つ移送するために用いられる。この電荷結合素子は、異なる位相のクロック信号に直列的に接続された、一連の重複ゲートから構成されている。大抵のＣＣＤセンサには、３つ或いは４つのクロック位相がある。電荷は、特定のゲートに高電圧を供給し、隣接したゲートに低電圧を供給することにより、その特定のゲートにおいて蓄積されることができる。また、電荷は、隣接した両方のゲートを高電圧に保持し、次に、最初電荷を低電圧に保持していたゲートを駆動することにより、その隣接したゲート間において移送される。
【０００４】
図１に示されているように、一般的なＣＣＤセンサ構造１０では、複数列の光電検出器１１が用いられている。各列は、移送ゲート１３を介して垂直電荷結合素子１２に接続されている。読出しの際、電荷は、光電検出器１１から垂直電荷結合素子１２へ移送される。垂直電荷結合素子１２は、この電荷を１度に１行分ずつ、水平電荷結合素子１４へ移送する。水平電荷結合素子１４の出力は、増幅器１５に接続されており、この増幅器１５は電荷を、オフチップ(off chip)で伝送することのできる電圧に変換する。
【０００５】
図２Ａは、行及び列において配列されたアクティブ感光（ＡＰＳ）ピクセル２１として知られるセンサ素子を用いた、ＣＭＯＳセンサ２０を示している。ピクセル２１は、データライン２３を介して列増幅器２２に接続されている。増幅された出力信号は、バッファ２４に記憶される。一般的なＡＰＳピクセル２１は、図２Ｂに示されているような、３Ｔ（３つのトランジスタを備えた）ピクセルである。この３Ｔピクセル２１は、リセットクロック信号ＲＲにより制御されると共にフォトダイオード２６に接続されたリセットトランジスタ２６と、リセットトランジスタ２５とフォトダイオード２６との間の共通ノードにゲートが接続されているソースホロワ増幅器として構成された第２のトランジスタ２７と、アクセストランジスタとして機能すると共にアクセスクロック信号ＲＡにより制御されることによって、データポイント信号レベルをデータライン２３に転送することのできる第３のトランジスタ２８とを備える。
【０００６】
ピクセルに当たる光の輝度に比例する信号レベルは、露光時間の間に収集又は放出された電荷の量をサンプリングすることによって、読み出すことができる。この露光時間は、積分時間としても知られており、ピクセルにおける全ての電荷をリセットする（即ち、排出する又は補充する）と共に始まり、ピクセルに残っている電荷の量を何らかの方法でサンプリングすると終わる。
【０００７】
センサは、いくつかの技法を用いて画像を取得することができる。現在、最も一般的な技法はロールシャッター取得法であり、このロールシャッター取得法では、１度に１行分のピクセルが識別される。各行は、順にリセットされ、次に、同じく順にサンプリングされて読み出される。ロールシャッター法は、ビデオ用途に対して適していることが多い。しかし、このロールシャッター法は、静止画像を取得する場合には、必ずしも適しているとは限らない。例えば写真であるような静止画像の撮影対象が積分時間の間動いていると、ロールシャッター法では結果としてぼやけた画像を生じてしまう。対象が動くと、連続した行を識別するときに対象の位置が変わってしまうからである。
【０００８】
光センサアレイから画像データをオフチップで転送するのに必要な時間は、露光若しくは積分時間よりもはるかに長い。例えば、５０ＭＨｚのクロックで作動されている１メガピクセルアレイでは、アレイ全体から得られたデータをオフチップで転送するのに２０分かかる。この場合にロールシャッター法を用いると、画像形成対象の動きによって画像がぼやけてしまう。
【０００９】
この問題の解決法は、いわゆるフレーム取得法である。このフレーム取得法においては、各行は、同時に積分を開始且つ終了し、次に、連続的に読み出される。このことは、各ピクセルは、積分時間終了時に存在する電荷の量をサンプリングして、その電荷をその行が読み出されるまで保持していなければならない、ということを意味する。従って、各ピクセルは、一定量の電荷を長時間保持していなければならない。アレイのサイズがメガピクセルの範囲まで大きくなるにつれて、アレイ全体を読み出すのに必要な時間も長くなる。この結果、ピクセルの電荷保持能力の限界に達することは明らかである。
【００１０】
電子フレーム取得法を実施するには、オンチップメモリが必要である。電荷結合素子は遮光された場合に優れた電荷蓄積性を有する、という利点をＣＣＤセンサは有する。フレーム取得ＣＣＤセンサは、このことを利用する。通常このＣＣＤセンサは、２つのほぼ同一のアレイから構成される。第１のアレイは、画像センサとして用いられるのに対し、第２のアレイは、遮光物で被覆されて電荷蓄積に用いられる。電荷は、各列とも並行して移送することができるので、２つのアレイ間を高速度で移送することができる。
【００１１】
あいにく、ＣＭＯＳセンサはフレーム取得に適していない。ピクセル内に蓄積ノードを設けたピクセル構造が提案されている。この提案された構造の中には、４つのトランジスタを備えた（４Ｔ）構造や、５つのトランジスタを備えた（５Ｔ）構造もある。これらの構造の問題点は、データ転送時間が長いと、光パイピング、光により増加するサブスレショルド電流、及び基体における光電荷によって、フレーム読出しの際に感知ノードがその電荷を逃してしまう、という点である。
【００１２】
ビーゲルセン(Biegelsen)等による米国特許第５，８０８，６７６号は、アナログメモリ素子をピクセル自体に組み込むことによって、この問題を解決しようと試みた。ビーゲルセン等は、不揮発性のアナログメモリ素子を用いて、ピクセル値を無期限に記憶することについて論じている。本発明の好適な実施の形態においては、このメモリ素子は事実上強誘電体である。このような構造には、いくつかの欠点がある。第１に、強誘電性メモリ素子を製造するには、特別の工程が必要である。これによって、画像センサの製造コストは大きく増加し、恐らくＣＣＤセンサの製造コストに匹敵するコストとなるであろう。第２に、ピクセル自体にメモリ素子を加えると、感光ピクセルの充填比若しくは充填率が減少してしまう。これによって、ピクセルの性能は大きく低下する。
【００１３】
メリル(Merril)による米国特許第６，０６９，３７６号もまた、アナログメモリ素子を組み込むことを提案している。メリルは、４つのトランジスタを備えたピクセルについて開示しており、このピクセルは、４つのトランジスタのうちの１つによりフォトダイオードから絶縁されている蓄積キャパシタを備える。このキャパシタの拡散ノードに印加されるバイアス電圧を切り換えることによって、キャパシタの蓄積性を調整することができる。メリルの解決法には、ビーゲルセン等の解決法と類似した欠点がある。メモリ素子をピクセルに組み込むことによって、感光ピクセルの充填比が大きく減少してしまう。さらに、蓄積キャパシタに印加されているバイアス電圧を切り換えるには、さらなる制御回路及び信号ラインが必要である、という欠点がある。
【００１４】
ジョウ(Zhou)等による米国特許第５，９０９，０２６号は、センサアレイから得られた信号を記憶するフレームメモリアレイについて開示している。このメモリアレイの目的は、解像度を調節することのできるセンサを提供することにある。画像データは一旦メモリアレイに記憶されれば、画像全体のデータを転送する必要はなく、データの一部をオフチップで選択的に転送することができる。ジョウ等は、メモリセルがアクセストランジスタと蓄積キャパシタとを備えることについては言及しているが、メモリアレイの実施に関しては詳細に説明していない。また、ジョウ等は、メモリアレイを用いてフレーム取得画像センサを実施するということは開示若しくは暗示しておらず、外部の光とセンサアレイからの光パイピングとの両方に対してメモリアレイを遮光するということにも言及していない。さらに、ジョウ等は、センサアレイ及びメモリアレイ間においてデータを効率的に転送すること、つまり、電子孔の再結合を回避することによって、メモリアレイからの漏れ電流、若しくはメモリセルアクセスにわたるサブスレショルド漏れ電流を減少させることについても論じていない。このトランジスタのソースとドレインとの電圧の差が十分に大きい場合には、スレショルド電圧を越えていなくても、電荷はトランジスタにわたって漏れる。
【００１５】
【発明が解決しようとする課題】
従って、実質的にフレーム取得と同等の読出しを行う、集積されたＣＭＯＳ画像センサが必要とされている。
【００１６】
【課題を解決するための手段】
本発明は、ダイ上にＣＭＯＳセンサアレイと共に集積され、且つ前記センサアレイに接続されて前記センサアレイから光輝度信号を受信するような、アナログメモリアレイを備えた、画像センサに関する。前記センサアレイは、行及び列に配列されたＮ個の光感知ピクセルを備えていてもよく、また、前記メモリアレイは、同じく行及び列に配列されたＭ個のメモリセルを備えていてもよい。好適な実施の形態においては、Ｎ個の前記ピクセルとＭ個の前記メモリセルとは同数であるが、これに限らず、Ｍ個の前記メモリセルの方がＮ個の前記ピクセルよりも少なくてもよい。
【００１７】
本発明の別の態様によれば、前記メモリアレイは、行及び列に配列され且つ少なくとも２つの異なるメモリアレイにグループ化された、Ｍ個のメモリセルを備えていてもよい。この実施の形態におけるＮ個のピクセルは、前記メモリアレイの全てにおける総数Ｍ個のメモリセルと同数であるのが好ましい。
【００１８】
本発明のさらなる態様に関しては、前記メモリアレイは、２つのアレイ間における電子孔ペアが再結合する距離よりも長い距離だけ、前記ダイ上において前記センサアレイから物理的に離間される。この距離は、少なくとも５０マイクロ・メートルのオーダーであってよい。さらに、電子孔ペアの再結合を避けるために、前記ダイは、バイアスによって自由キャリヤを収集するように、ドープ処理されたトレンチを前記メモリアレイと前記センサアレイとの間に備えていてもよい。また、前記メモリアレイは、前記メモリセルからの電荷漏れを避けるために遮光されてもよい。
【００１９】
本発明のさらなる態様によれば、光パイピングを避けるために、前記センサアレイと前記メモリアレイとを接続する導電性ラインが屈曲した経路をたどるようにする。さらに、この実施の形態においては、前記センサアレイと前記メモリアレイとの間における前記ダイに垂直導電性列構造を配列してもよく、前記導電性ラインは、前記列構造の中を屈曲した経路をたどって通り抜ける。
【００２０】
本発明の別の態様においては、各列のピクセルは、アクセストランジスタによって列データラインを介して列増幅器に接続されると共に、前記列増幅器は、メモリデータラインを介して当該列における各メモリセルに接続される。各メモリセルは、電荷を蓄積するキャパシタと、該キャパシタと前記メモリデータラインとの間に接続されたアクセストランジスタとを備えていてもよい。さらに、サブスレショルド漏れを避けるために、電子スイッチが、中間電源を前記メモリ列データラインに接続することによって、光輝度信号が前記メモリセルへ又は前記メモリセルから転送されていないときに中間電圧を前記メモリデータラインに印加してもよい。
【００２１】
本発明のさらなる態様に関して、前記画像センサを制御することによって、ピクセルのリセット信号と光輝度信号との差である信号を、前記メモリセルにおける前記キャパシタに送ってもよい。或いは、前記画像センサを制御することによって、ピクセルのリセット信号に続く光輝度信号を、前記メモリセルにおける前記キャパシタに送信してもよい。
【００２２】
本発明の他の態様及び利点、並びに本発明の様々な実施の形態の構造及び動作は、添付の図面と関連させて以下の本発明の説明を再検討すれば、通常の当業者には明らかとなるであろう。
【００２３】
【発明の実施の形態】
本発明を、添付の図面に関して説明する。
【００２４】
本発明による画像センサ３０の好適な実施の形態は、ダイ３２上に集積されたＣＭＯＳセンサアレイ３１と、このセンサアレイ３１と同一のダイ３２上に集積されたアナログメモリアレイ３３と、読出し回路３４と、を備える。メモリアレイ３３エレメントは、センサアレイ３１エレメントに一体化されておらず、センサアレイ３１から物理的に分離されている。さらに、このアナログメモリアレイ３３は遮光されている。半導体ダイの一部を遮光する技法としては、例えば、ダイの所望部分を金属層３５で被覆するという方法があるが、このような技法については、当業界では周知であるので、本明細書中ではさらに説明しない。
【００２５】
図２Ａに示されているように、従来、ＣＭＯＳ画像センサ２０におけるピクセル２１は、行及び列に配列されている。好適な実施の形態においては、メモリアレイ３３は、ピクセル２１と同数のメモリセルを有すると共に、ピクセル２１と同数の行及び列に配列されていてもよい。このように対称的にすると、集積回路の設計が容易である。
【００２６】
図４は、列データライン２３及びアクセストランジスタ４１を介して列増幅器２２へ接続された、図２Ｂに関して説明したタイプの１列のピクセル２１を概略的に示している。アクセストランジスタは、クロック信号ＣＡ１により制御される。さらに、画像センサ２０の中には、電源４２を必要とするものもあり、この電源４２は、データライン２３とアースとの間に接続される。１つの画像センサ２０においては、このようなピクセル２１が各列に１０００個のオーダーで並び、さらにこのような列が１０００列のオーダーで並ぶ。しかし、説明を簡潔にするために、一列に２つのピクセル２１を示すことによって本発明を説明する。
【００２７】
さらに、本発明によれば、列増幅器２２の出力は、さらなるアクセストランジスタ４４を介してメモリ列データライン４３へ接続されており、このアクセストランジスタ４４は、クロック信号ＣＡ２により制御される。画像形成アレイの列におけるピクセル２１と同数の一連のメモリセル４５は、メモリ列データライン４３に接続されている。各アナログメモリセル４５は、アクセストランジスタ４６を備えており、このアクセストランジスタ４６は、クロック信号ＷＬ及びキャパシタ４７により制御される。１つの実施の形態においては、キャパシタ４７は、ソース及びドレインが接合された電界効果トランジスタ（ＦＥＴ）４７の形態を取ってもよい。このトランジスタ４７のポリシリコンゲートは、ソース及びドレインが基準電圧、例えばアースに保持されている間は、キャパシタの蓄積ノードとして機能する。これにより、電荷の漏洩率が大きく減少する。或いは、ダブルポリシリコンキャパシタや、別の形態のキャパシタを用いてもよい。このようなメモリセル４５は、１０ミリ秒単位の時間の間アナログ値を保持する。この保持時間をさらに増加させるには、基体を負の電圧でバイアスするというような技法を用いてもよい。
【００２８】
動作においては、列におけるピクセル２１がリセットされた後、フォトダイオード２６に当たる光の輝度に比例する信号を、列におけるピクセル２１のそれぞれから連続的に読み出すことができる。これらの信号は、列増幅器２２によって増幅されて、対応するメモリセル４５のキャパシタ４７に電荷を送るのに用いられる。これを達成させるために、セルアクセストランジスタ２８に対するクロック信号ＲＡは、メモリセル４５におけるアクセストランジスタ４６に対するクロック信号ＷＬと同期される。この処理は、センサアレイ２０におけるピクセル２１の各列に対して同時に行われる。
【００２９】
センサアレイ２０全体から得られたデータが、いわゆる１フレームのデータである。フレーム・レートとは、このデータがオフチップで転送される速度のことである。標準的なフレーム・レートは、３０〜６０フレーム／秒である。これは、言い換えれば３３ミリ秒／フレームである。この時間を、センサアレイ２０から得られたデータをオフチップでなく転送するのに必要な時間と比較すると、全ての行から得られるデータを転送するにはどれぐらいの時間がかかるかを概算することができる。センサアレイから得られる１行分のデータを転送するのに必要な時間は、非常に控え目に概算して２００ナノ秒である。このことは、およそ１０００行あるようなメガピクセルアレイにおいては、２００マイクロ秒でセンサアレイ２０からフレーム全体のデータを転送することができる、ということを意味する。より積極的に概算すると、この転送時間は５０マイクロ秒となる。転送レートとフレーム・レートとの差は、チップの出力におけるボトルネックから生じる。現在の画像センサは、１度に１つのピクセルのデータのみをオフロードする。しかし、行全体の画像データは、所定の回数で、センサアレイ２０からメモリアレイ３３に転送することができる。この行全体の画像データとは、メガピクセルアレイにおいては、およそ１０００個のピクセルから得られるデータに相当する。従って、データをオフチップで送る前に、並列−直列変換を行わなければならない。このようにデータをバッファリング且つ多重化することによって、フレーム・レートとアレイ転送レートとの間に差が生じる。
【００３０】
本発明の有効性を最大にするには、集積されたセンサアレイ及びメモリアレイを、いくつかの有益な特徴を有する状態で実施してもよい。例えば、図５Ａ及び図５Ｂに示されているように、ダイ５２上のメモリアレイ５３は、センサアレイ５１から最小距離だけ離れたところに配置されており、これによって、センサアレイ５１からメモリアレイ５３への電子の移動により生じる光電流の影響を最小限に抑える。大多数の半導体製造工程に関して、この最小距離は５０〜１００ミクロンの範囲内である。選択される正確な距離は、所定の工程において電子孔ペアが再結合する長さよりも長くなくてはならない。この距離は、選択された製造工程において用いられるドープレベルに依って決まる。別の選択的要素としては、センサアレイ５１とメモリアレイ５３との間に絶縁トレンチ５４を設けてもよい。ｐドープ処理された基体５２におけるｎドープ処理されたトレンチ５４に正の電荷を配置すると、センサアレイ５１から生じる自由電子は、メモリアレイ５３における孔と再結合する前に、ｎドープ処理されたトレンチ５４によって引き付けられる。自由キャリヤが引き寄せられないと、再結合によって光電流が生じ、その結果、メモリアレイ５３におけるメモリセルからの電荷漏洩量が増加する。
【００３１】
図６に示されているように、メモリアレイ６３を遮光するのに加えて、特定の工程を用いることによって、センサアレイ６１からの光パイピングの影響からメモリアレイ６３を保護してもよい。光パイピングは、センサアレイ６１における構成要素をメモリアレイ６３における構成要素に接続する直線状の金属ライン若しくはバス６４を、光がたどった場合に生じる。光パイピングによって、メモリアレイにおいて光電流が生じ、その結果、メモリセルにおける電荷漏洩量が増加すると共に保持時間が減少する。この問題を回避するには、センサアレイ６１からメモリアレイ６３へ通じる各ライン６４の配置について慎重に考える必要がある。図６に示されている実施の形態においては、媒介且つ／又は接触するような導電性列構造６５を、センサアレイ６１とメモリアレイ６３との間に、少なくとも金属ライン６４のレベルで配列若しくは林立させてもよい。この構造６５の端は、集積回路における構成エレメント又はバス上で終わっていなくてもよい。次に、２つのアレイ６１と６３とを接続するライン６１をいずれも、この林立させた導電性構造６５の中を縫うように屈曲させて通す。これにより、アレイ６１と６３との間の導電性ライン６４は直線経路をたどらないので、光パイピングの影響は、全てではなくてもそのほとんどが遮られる。
【００３２】
本発明のさらなる特徴が、図４に示されている。この特徴としては、トランジスタ４８が用いられており、このトランジスタ４８は、データがメモリセル４５へ又はメモリセル４５から転送されていないときに、クロック信号ＣＢの制御下において、中間電圧ＶINTをメモリデータライン４３に印加することができる。この中間電圧ＶINTは、アースと供給電圧ＶDDとの間の値であり、通常１／２ＶDDである。この電圧ＶINTは、クロック信号ＣＡ２により制御されるトランジスタ４４を開放することによって、メモリデータライン４３から絶縁される。メモリデータライン４３にＶINTを印加すると、トランジスタ４６のソースとドレインとの電圧の差が、サブスレショルド漏れを引き起こすほどまで大きくなるのを防ぐことができる。このサブスレショルド漏れとは、ゲートとソースとの電圧の差がスレショルド電圧よりも小さく、且つトランジスタが理論上作動していない場合に、トランジスタのソースとドレインとの間を移動する、少量の電荷を指すのに用いられる用語である。この状態は、トランジスタのソースとドレインとの電圧の差が十分に大きい場合に生じる。
【００３３】
ＣＭＯＳセンサアレイ及びメモリアレイには、アレイにわたる工程差から生じる固定パターンのノイズという欠点がある。製造工程におけるばらつきによって、トランジスタゲートの長さ及びその他の機構のサイズは、アレイにわたって正確には一致しない。アレイ内のある位置におけるピクセル又はメモリセルが、別の位置におけるピクセル又はメモリセルとわずかに異なった応答をすることもあり得る。この影響を補うには、二重サンプリングを用いてもよい。この二重サンプリングとは、積分時間終了時にピクセルから得られたサンプル値を、そのピクセルのリセットレベルから減じて、その値をデータポイントとして用いる方法である。これによって、センサアレイにおける工程のばらつきの影響が回避される。大抵のＣＭＯＳセンサにおいては、この二重サンプリングは、列増幅器２２で行われ、次に、その列増幅器２２の出力は、移送ゲート４４を介してメモリアレイに送られる。さらなる実施の形態においては、メモリアレイもこの二重サンプリング処理に用いて、センサアレイだけでなくメモリアレイにおける工程のばらつきも補ってよい。この動作は、積分時間終了時に得られたサンプル値をメモリアレイに転送し、次に、ピクセルがリセットされている間移送ゲート４６を開放しておいて、キャパシタ４７でそのリセット値を前記サンプル値から減じることによって行われる。
【００３４】
本発明の他の実施の形態においては、センサアレイに対するメモリアレイのサイズ及び形状は多様であってよい。図３に関して前述したように、本発明の好適な実施の形態では、センサアレイ３１が有するピクセルと同数のメモリセルを有するメモリアレイ３３が用いられている。しかし、このメモリアレイ３３は、センサアレイ３１が有するピクセルよりも少ない数のセルを有していてもよい。このためには、フレーム・レートがアレイ転送レートに相当する必要がある。このような配列にすれば、画像センサダイをかなり小さくすることができる。さらに、メモリアレイ３３を制御することによって、センサアレイ３１の選択された限定領域におけるピクセルから得られる信号を記憶してもよい。メモリアレイ３３がデータで満たされると、初期段階でメモリアレイ３３に転送されたデータは、センサアレイ３１から得られた追加データに関するメモリアレイ３３に空間を作るためにオフチップで転送される。外部のプロセッサを接続して画像センサメモリからデータを得ることができるようにする、ホストインタフェースについては、２０００年１２月２５日に出願された、マーク  サスカ(Mark Suska)による、「画像形成アレイ用ホストインタフェース(“Host Interface for Imaging Arrays”)」という発明の名称である、同時係属出願の日本国特許出願番号２０００−３９３８０６（これは、言及により本明細書中に組み込まれる）に記載されている。この出願では、メモリにおけるデータの量に応答して、信号ジェネレータがプロセッサシステムへ送信するための信号を生成し、回路がプロセッサシステムにより決定された速度でメモリからのデータの転送を制御するような、システムについて説明されている。この信号ジェネレータは、プロセッサシステムへ送信するための割込み信号を生成してもよいし、或いは、プロセッサシステムのバス仲裁ユニットへ送信するためのバス要求信号を生成してもよい。
【００３５】
本発明のさらなる実施の形態においては、図７に示されているように、１つのメモリアレイと同量の蓄積量を有する複数のメモリアレイ７３ａ〜７３ｄを、センサアレイ７１と共に同一のダイ７２上に組み合わせてもよい。これにより、データ出力経路が短くなるので、センサアレイ７１とメモリアレイ７３ａ〜７３ｄとの間における寄生性、容量性、及び抵抗性負荷も減少する。負荷が減少すると、センサアレイ７１から得られるデータの転送レートが増加する。これは、センサアレイ７１における行のうちの半分はメモリアレイ７３ａ及び７３ｂにデータを転送していると同時に、センサアレイ７１における行のうちのもう半分はメモリアレイ７３ｄ及び７３ｃにデータを転送していることによる。従って、データ転送時間は半分になるが、制御回路に必要とされる空間が損失される。
【００３６】
本発明による画像センサは、ロールシャッター方式で作動し、このロールシャッター方式においては、ピクセル光輝度信号が、センサアレイと同一のダイ上に集積されたアナログメモリアレイに転送される。このロールシャッター方式は、電子フレーム取得法そのものではないが、この転送処理は十分に速く行うことができるので、電子フレーム取得法にかなり近い。このＣＭＯＳ画像センサは、特別な製造工程を必要とすることなく生産することができ、依然として高性能レベルを維持するので、特に有益である。
【００３７】
本発明を、現在最も実用的且つ好適であると考えられる実施の形態に応じて説明してきたが、本発明は、この開示された実施の形態に限定されない、ということは理解されなければならない。特許請求の範囲に定義された本発明の趣旨及び範囲から逸脱しなければ、様々な改造物並びに同等な構造及び機能を生成してもよい、ということは通常の当業者には理解されるであろう。従って、このような改造物並びに同等な構造及び機能を全て含むように、特許請求の範囲に定義された発明を、考えられ得る最も広い解釈としなければならない。
【図面の簡単な説明】
【図１】従来技術のＣＣＤ画像センサを示す図である。
【図２】（Ａ）は従来のＣＭＯＳ画像センサの略図である。（Ｂ）は３つのトランジスタを備えたＣＭＯＳピクセルを示す図である。
【図３】本発明による画像センサのブロック図である。
【図４】画像センサにおけるセンサアレイ／メモリアレイの１列を示す図である。
【図５】（Ａ）はセンサアレイとメモリアレイとの間の分離を示すブロック図である。（Ｂ）はセンサアレイとメモリアレイとの間の絶縁トレンチを示す図である。
【図６】アレイ間における金属ラインの一例を示す図である。
【図７】複数のメモリアレイに接続されたセンサアレイのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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