(57)【特許請求の範囲】
【請求項１】
電荷の蓄積が可能な電荷蓄積部と、
チャネルを有する半導体と、
前記電荷蓄積部と前記チャネルとの間に設けられ前記電荷蓄積部と前記チャネルとの間の電荷の移動を制御する積層構造体と、
を備え、
前記積層構造体は、クーロンブロッケイド条件を満たす少なくとも１つの導電性粒子と、前記導電性粒子を挟む少なくとも二つのトンネル絶縁膜と、を有し、
前記二つのトンネル絶縁膜の膜厚は、いずれも実効酸化膜厚に換算して０．５ナノメータ以上３．５ナノメータ以下であり、
前記二つのトンネル絶縁膜のうちの前記チャネル側のトンネル絶縁膜の方が前記電荷蓄積部側のトンネル絶縁膜よりも実効トンネル膜厚が厚いものとされ、
前記電荷蓄積部は、原子間結合の欠陥により形成された電荷捕捉準位であることを特徴とする半導体装置。
【請求項２】
前記電荷蓄積部は、ＳｉＮ膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電荷蓄積部は、ＳｉＮ粒子の集合体であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記電荷蓄積部の面密度は、１×１０１１ｃｍ−２以上であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、浮遊ゲート部のゲート絶縁膜中に情報電荷蓄積部となる量子ドットを有する不揮発性メモリ素子などの半導体装置に関する。
【背景技術】
【０００２】
電子波動関数を３次元的な微小空間に閉じこめることにより量子効果を発現するメカニズムとして、「量子ドット」がある。このような量子ドットの特有の量子効果を利用することにより、従来とは異なる種々の新規な半導体装置を実現することが可能となり、その一例として、メモリを挙げることができる。
【０００３】
例えば、電気的消去及び書き込みが可能なメモリ（以下、「不揮発性メモリ」と称する）は、電荷を蓄積することによって電源を切断しても情報を保持することができる特徴を持ち、磁気ディスクのような駆動部品が無く小型かつ軽量であるため、携帯情報機器などの記憶媒体として、低電圧駆動化と大容量化が望まれている。本発明者は、既に、この不揮発性メモリに量子ドットを応用する発明をしている。
【０００４】
図２２は、本発明者が既に発明した浮遊ゲート型メモリ装置の浮遊ゲート構造を表す模式図である。
【０００５】
すなわち、このメモリ装置は、同図（ａ）に表したように、シリコン基板１０１の表面にトンネル酸化膜１０２が形成され、その上に、下部Ｓｉ（シリコン）量子ドット１０３、上側トンネル酸化膜１０４、上部Ｓｉドット１０５、制御酸化膜１０６、ゲート電極１０７がこの順に積層されている。また、この積層構造の両側には、ソース／ドレイン領域１０８が形成されている。
【０００６】
トンネル酸化膜１０２は、基板１０１を熱酸化することにより形成することができ、その厚さｔｏｘ＝３ｎｍ程度とすることができる。また、下部Ｓｉ量子ドット１０３は、直径５ｎｍ程度のシリコン粒子により形成される。一方、上部Ｓｉドット１０５は、直径１０ｎｍ程度のシリコン粒子により形成される。制御酸化膜１０６の膜厚Ｔｏｘ＝３０ｎｍ程度とすることができる。
【０００７】
この浮遊ゲート型Ｓｉドットメモリに設けられる量子ドットの配置関係は、図２２（ｂ）に表した如くであり、下部Ｓｉ量子ドット１０３の真上に上部Ｓｉドット１０５が、上側トンネル酸化膜１０４を介して積重なっている。
【０００８】
この浮遊ゲート型メモリは、ゲート酸化膜中に「クーロンブロッケイド条件（電子一個の充電エネルギーが熱揺らぎよりも大きいこと）」を満たす下部Ｓｉドット１０３を挟んだ二重トンネル接合を介して、Ｓｉ基板１０１の表面と上部Ｓｉドット１０５との間で情報電子の入出が可能な構造を有する。
【０００９】
よって、記憶保持状態においては、上部Ｓｉドット１０５とＳｉ基板１０１との間に下部Ｓｉドット１０３でのクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が形成され、簡単には情報電子の出入りができなくなり、記憶保持時間が上がる。下部Ｓｉドット１０３の粒径を微小化することによってエネルギー障壁を上げてやれば指数関数的にトンネル確率が減少するため、極めて効率良く保持特性を改善できる。
【００１０】
一方、情報電子の書込消去は、ゲート電極１０７に印加するゲート電圧をトンネル膜全体に２ΔＥ（ΔＥは下部ドットでのエネルギー障壁）よりも大きくなるようにすることで、直接トンネルの速さで可能である。ただし、保持時間を向上させるために、エネルギー障壁ΔＥを大きくすると書込消去速度は少しずつ低下する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
すなわち、図２２に例示した素子構造においては、記憶保持時間を長くするために下部Ｓｉドット１０３のサイズを微小化してエネルギー障壁ΔＥを大きくすると、書込消去速度が次第に遅くなるという点でさらなる改善の余地があった。
【００１２】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、書込／消去速度を劣化させることなく記憶保持時間を効率良く改善できるような、Ｓｉ量子ドットを利用した半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一態様によれば、電荷の蓄積が可能な電荷蓄積部と、チャネルを有する半導体と、前記電荷蓄積部と前記チャネルとの間に設けられ前記電荷蓄積部と前記チャネルとの間の電荷の移動を制御する積層構造体と、を備え、前記積層構造体は、クーロンブロッケイド条件を満たす少なくとも１つの導電性粒子と、前記導電性粒子を挟む少なくとも二つのトンネル絶縁膜と、を有し、前記二つのトンネル絶縁膜の膜厚は、いずれも実効酸化膜厚に換算して０．５ナノメータ以上３．５ナノメータ以下であり、前記二つのトンネル絶縁膜のうちの前記チャネル側のトンネル絶縁膜の方が前記電荷蓄積部側のトンネル絶縁膜よりも実効トンネル膜厚が厚いものとされ、前記電荷蓄積部は、原子間結合の欠陥により形成された電荷捕捉準位であることを特徴とする半導体装置が提供される。
本願明細書において用いる「量子ドット」は、例えば導電体や半導体からなる微粒子状のドットであり、素電荷に相当する電位差ｑ／Ｃdot（ｑは素電荷、Ｃdotはドットの容量）が、室温２５ｍｅＶよりも大きいものであることが望ましい。
【００１４】
ここで、「実効トンネル膜厚」とは、上下のトンネル膜の誘電率を同一とした場合の、それぞれのトンネル膜厚の換算値である。
【００１５】
なお、本願明細書において「トンネル絶縁膜」とは、直接トンネルにより低電圧でも速い電子の透過が可能な薄い絶縁膜のことをいう。例えば、ＳｉＯ２を主成分とする場合は、膜厚０．５ｎｍ以上３．５ｎｍ以下のものであることが望ましい。また、厚さ３．５ｎｍ以下のＳｉＯ２膜と同様のトンネル確率を有する絶縁膜であれば、ＳｉＯ２以外の材料からなるものも用いることができる。
【発明の効果】
【００１６】
本発明の実施の形態によれば、量子ドットを挟む上下のトンネル膜の膜厚あるいは誘電率を非対称とすることにより、書込消去速度を劣化させることなく電荷保持特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
【００１８】
（第１の実施の形態）
まず、本発明の第１の実施の形態として、１個の上部量子ドットの下に、１個よりも多い数の下部量子ドットが設けられた半導体装置について説明する。
【００１９】
図１は、本発明の第１実施形態に係る浮遊ゲート型メモリ装置の浮遊ゲート構造を説明する。
【００２０】
本実施形態のメモリ装置は、シリコン基板１１の表面にトンネル酸化膜１２が形成され、その上に、複数の下部Ｓｉ（シリコン）量子ドット１３、上側トンネル酸化膜１４、上部Ｓｉドット１５、制御酸化膜１６、ゲート電極１７がこの順に積層されている。また、この積層構造の両側には、ソース／ドレイン領域１８が形成されている。
【００２１】
トンネル酸化膜１２は、基板１１を熱酸化することにより形成することができ、その厚さｔｏｘ＝３ｎｍ程度とすることができる。また、下部Ｓｉ量子ドット１３は、直径５ｎｍ程度のシリコン粒子により形成される。一方、上部Ｓｉドット１５は、直径１０ｎｍ程度のシリコン粒子により形成される。制御酸化膜１６の膜厚Ｔｏｘ＝３０ｎｍ程度とすることができる。
【００２２】
この浮遊ゲート型Ｓｉドットメモリに設けられる量子ドットの配置関係は、図１（ｂ）に表した如くであり、複数の下部Ｓｉ量子ドット１３の上にひとつの上部Ｓｉドット１５が、上側トンネル酸化膜１４を介して積重なっている。
【００２３】
この浮遊ゲート型メモリにおいても、ゲート酸化膜中に「クーロンブロッケイド条件」を満たす複数の下部Ｓｉドット１３を挟んだ二重トンネル接合を介して、Ｓｉ基板１１の表面と上部Ｓｉドット１５との間で情報電子の入出が可能な構造を有する。
【００２４】
ここで、「クーロンブロッケイド条件を満たす」とは、電子一個の静電エネルギー（クーロンブロッケイド・エネルギー：素電荷をｑ、量子ドットの容量をＣdotとして、ｑ／２Ｃdotと与えられる）が熱揺らぎよりも大きいことをいう。例えば、量子ドットが粒径５ｎｍ程度のシリコンナノ微結晶である場合には、その容量Ｃdotは約１ａＦであり、クーロンブロッケイド・エネルギーΔＥは以下の如くとなる。
ΔＥ＝ｑ／２Ｃdot＝８０ｍｅＶ
室温での熱エネルギーは約２５ｍｅＶであるので、この場合はクーロンブロッケイド条件を満たすこととなる。
【００２５】
そして、本発明の量子ドット構造においては、１つの上部ドット１５に対して複数個（Ｎ個）の下部ドット１３が設けられているため、下部ドット１３が１個しか設けられていない場合と比較して、下部ドット１３のエネルギー障壁ΔＥが全て同じ場合には、Ｎ個の注入放出経路が設けられたこととなり、Ｎ倍速い書込消去速度が得られる。換言すると、同じ書込消去速度においては、下部ドット１３をＮ個設けた本発明の方が、図２２に例示した１個の時よりもエネルギー障壁ΔＥを大きくできる。この時、記憶保持時間はΔＥに対し指数関数的に上昇するので、非常に効率良く増加する。つまり、経路数がＮ倍になることで、書込消去速度を全く変えることなく、エネルギー障壁ΔＥを大きくできるので、記憶保持時間を指数関数的に改善することが可能となる。
【００２６】
上述した如く、本発明の量子ドット浮遊ゲート型メモリ素子では、複数個の下部Ｓｉドット１３の上に１個の上部Ｓｉドット１５が積重なった量子ドット構造を浮遊ゲートとしており、電荷蓄積部である上部ドットへの充放電はクーロンブロッケイド条件を満たすＳｉナノ微粒子を挟んだ２重トンネル接合を経由して行われる。
【００２７】
本発明のメモリ素子が、従来技術よりも、同一の書込消去速度において記憶保持特性に優れていることを示すため、以下にまず、図２２の構造において得られる作用効果について説明する。
【００２８】
図２３は、図２２に表した構造に対する比較例としての半導体装置の模式図である。同図については、図２２に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。すなわち、図２３は、１層のトンネル酸化膜１０２のみを有するドットメモリを表す。
【００２９】
図２２に例示した構造においては、図２３に例示した１層のトンネル酸化膜のみのドットメモリとは違い、二重トンネル接合に挟まれた下部Ｓｉドット１０３でのエネルギー障壁ΔＥによって、電子の出入りが抑制されて記憶保持時間が向上する。
【００３０】
図２は、図２３の構造と図２２の構造における量子ドットの近傍のエネルギーバンドを表す模式図である。すなわち、図２（ａ）は、比較例（図２３）の構造におけるエネルギーバンドを表し、図２（ｂ）は、図２２に表した構造におけるエネルギーバンドを表す。
【００３１】
図２（ｂ）に表した２重量子ドット構造においては、エネルギー障壁ΔＥが得られることが分かる。このエネルギー障壁ΔＥは、下部ドット１０３での量子閉じ込め効果とクーロンブロッケイド効果によるものである。
【００３２】
図３は、書込消去の際の量子ドット近傍のエネルギーバンドを表す模式図である。すなわち、図３（ａ）は、比較例（図２３）の構造におけるエネルギーバンドを表し、図３（ｂ）は、図２２に表した構造におけるエネルギーバンドを表す。
【００３３】
二重ドット構造の場合、書込消去の際には、図３（ｂ）に例示したように、上部ドット１５とチャネル間の電圧Ｖeffが２ΔＥよりも大きくなるような領域を用いれば、途中にエネルギー障壁が無いため速い書込消去ができる。
【００３４】
二重接合のトンネル電流の計算で最も一般的なオーソドックス理論で計算すると、二重ドットメモリのΔＥにより抑制されたトンネル確率と、一重ドットメモリの薄い酸化膜１層しか存在しない時のトンネル確率との比は図４に表した如くである。ここで、図４の上側の横軸は、対応する下部Ｓｉドット１３（１０３）の粒径を表す。
【００３５】
保持状態（Ｖeff〜０Ｖ）では、トンネル確率比Ｐ（single）／Ｐ（double）は、次式により与えられる。
Ｐ（single）／Ｐ（double）＝（２ｋＴ／ΔＥ）ｓｉｎｈ（ΔＥ／ｋＴ）
ここで、ｋはボルツマン定数であり、Ｔは室温（３００Ｋ）である。下部ドット１０３を微小化してΔＥを大きくしてやることでトンネル確率が指数関数的に小さく抑えられるので、飛躍的に保持時間を改善できる。
【００３６】
例えば、下部Ｓｉドット１３の直径が５ｎｍ程度の場合、ΔEはクーロンブロッケイドによるエネルギーが８０ｍｅＶ、量子閉じ込め効果によるエネルギーが０．１２ｅＶなので、全部でΔＥ＝０．２ｅＶとなり、Ｖeff＝０Ｖでのトンネル確率の比から、記憶保持時間は数１００倍の改善になることがわかる。
【００３７】
書込消去状態（典型的なＶeff＝１Ｖ＞２ΔＥ）においては、トンネル確率比Ｐ（single）／Ｐ（double）は、次式により与えられる。
Ｐ（single）／Ｐ（double）
＝（Ｖeff／Ｒｔ）／（［Ｖeff−２ΔＥ］／２Ｒｔ）
＝２／（１−２ΔＥ）
すなわち、下部ドット１０３のサイズを微小化してΔＥを大きくしてやると、トンネル確率が、保持状態の時ほど顕著ではないがやはり減少するので、書込消去速度は遅くなってしまう。例えば、下部ドット１０３の直径を４ｎｍよりも小さくしていくと１０倍程度の書込消去速度の低下が生ずる。
【００３８】
以上説明した図２２の構造に対して、図１に表したように上部ドット１５の真下に複数個（Ｎ個）の下部ドット１３が設けられた本発明の構造の場合について説明する。ここで問題は、図２２に表したように下部ドット１０３が一個の場合と比較して、本発明のＮ個ある時が、両者同一の書込消去速度で、どちらが保持時間を良く改善できるかということである。
【００３９】
１個の場合（図２２）と複数の場合（図１）とで書込消去速度が同じということは、同じ電圧Ｖeff＝１Ｖ（＞２ΔＥ）において両者のトンネル確率が等しいということである。つまり、次式が成立する。
Ｐ（Ｎ）／Ｐ（１）＝Ｎ（１−２ΔＥ（Ｎ））／（１−２ΔＥ）
＝１
ここでΔＥは、図２２の構造における下部ドット１０３が１個の時のエネルギー障壁である。また、ΔＥ（Ｎ）は、本発明において下部ドット３がＮ個の時のエネルギー障壁である。本発明においては注入放出経路がＮ個あるために確率は単純にＮ倍になるので、上式右辺の分子がＮ倍になる。これにより、同一の書込消去速度では、次式が成り立つ。
ΔＥ（Ｎ）＝（Ｎ−１＋２ΔＥ）／（２Ｎ）
ただし
ΔＥ（Ｎ）−ΔＥ＝（１−２Ｅ）（１−１／Ｎ）／２  
＞０
すなわちΔＥ（Ｎ）がΔＥよりも大きくなることは重要である。これは、本発明では確率がＮ倍になる分、同一のトンネル確率でエネルギー障壁ΔＥ（Ｎ）を大きくできる余裕が生じるためである。
【００４０】
図５は、下部ドット１３の数に対するΔＥの依存性を表すグラフ図である。同図から、下部ドット１３の数Ｎが増えると、同一書込消去速度でのエネルギー障壁ΔＥが上昇することが分かる。ここで、Ｎ＝１は図２２に例示した構造に対応し、本発明のようにＮが２，３，４・・・と複数になるとΔＥが増えていく。
【００４１】
次に、保持時間の改善について説明する。本発明のように、一つの上部ドット１５に対してＮ個（複数）の下部ドット１３が設けられている時、保持状態（Ｖeff〜０Ｖ）でもトンネル確率がＮ倍になる点は同等である。従って、１層の薄い酸化膜しか存在しない場合（図２３）とのトンネル確率比Ｐ（single）／Ｐ（double）は、次式により与えられる。
Ｐ（single）／Ｐ（double）
＝（１／Ｎ）（２ｋＴ／ΔＥ（Ｎ））ｓｉｎｈ（ΔＥ（Ｎ）／ｋＴ）
保持時間は、経路がＮ個設けられている分、１／Ｎ倍に低下するが、図５に表したように下部ドット１３の数を複数にすることでエネルギー障壁が増えるため、記憶保持時間が指数関数的に改善されるので、本発明の方が従来技術よりも、同一の書込消去速度で記憶保持時間が良くなることが期待される。
【００４２】
図６は、書込消去速度を同一とした時の下部ドットの数に対する記憶保持時間の依存性を表すグラフ図である。図２２に例示した如くＮ＝１の場合よりも、本発明のようにＮが２，３，４・・・と複数になるほうが、記憶保持時間が大きく改善できることがわかる。すなわち、本発明によりＮ（＞１）個の下部Ｓｉドット１３の上に１個の上部Ｓｉドット１５が積重なった量子ドット構造を浮遊ゲートとするほうが、Ｎ＝１個の場合よりも、書込消去速度を劣化させないで記憶保持時間を向上させることができる。
【００４３】
本発明の作用効果が実際のメモリ特性において有効に寄与するためには、図１に例示した（１個の上部ドット１５に対してＮ個の下部ドット１３）という構造単位が、通常チャネル上に、ある程度の面密度で存在しなければならない。メモリ効果は、上部ドット１５の情報電荷によるクーロン遮蔽によりチャネル電流が減少することにより発現する。従って、上部ドット１５同士の平均間隔が、クーロン遮蔽長（おおよそ１５ｎｍ程度）の２倍よりも大きいとチャネル面上にクーロン遮蔽を受けない部分が現れ、メモリ効果が十分発現しないことになる。よって、（１個の上部ドット１５に対してＮ個の下部ドット１３）という構造単位が、面密度にして１／（３０ｎｍ）２〜１×１０１１ｃｍ−２以上存在することが望ましい。但し、チャネル幅がクーロン遮蔽長程度まで細いような場合であれば、図１（ｂ）の量子ドット構造単位が最低１個でも、メモリ効果に寄与可能である。
【００４４】
また、本発明の効果は、Ｎ個の下部ドット１３によってトンネル確率がＮ倍になることに起因するため、Ｎ個の下部ドット１３が上部ドット１５にできるだけオーバーラップするように設けられることが望ましい。また、隣接する下部ドット１３同士の隙間にリーク電流が流れると記憶保持効果が弱まってしまうので、下部ドット同士の隙間は後に具体例として説明するように、酸化膜やａ−Ｓｉ（非晶質シリコン）などの高抵抗物質であることが望ましい。
【００４５】
以上の説明は、上部ドット１５と半導体チャネルとの間において、下部ドット１３を挟む二重トンネル接合を介して情報電荷が出入りする場合に対応するが、多重トンネル接合を介して情報電荷が出入りする場合でも同様である。
【００４６】
図７及び図８は、このような多重トンネル接合を例示する模式図である。すなわち、図７は、図２２の構成において多重接合を導入したものを表し、一つの上部ドット１５の直下に、一つの下部ドット１３Ｂと一つの下部ドット１３Ａとが直列状に設けられて多重トンネル接合を形成している。
【００４７】
一方、図８は、図１の構成において多重接合を導入したものを表し、一つの上部ドット１５の直下に、複数の下部ドット１３Ｂと複数の下部ドット１３Ａとが複数直列状に設けられて、複数の多重トンネル接合を形成している。
【００４８】
図８に例示したように一つの上部ドット１５に対して、情報電荷の注入放出経路数を複数倍にしたものの方が、上述の場合と同様にメモリ効果が改善される。要するに、注入放出経路が並列に複数個形成されれば、経路が一本しかない時よりも、同一の書込消去速度の条件で、途中のエネルギー障壁を高くできるため、保持時間をより改善できるという同様の効果が得られる。
【００４９】
図９は、このような多重トンネル接合を有するメモリの断面構造を表す模式図である。すなわち、同図のメモリは、ひとつの上部ドット１５に対して、複数の下部ドット１３Ｂと複数の下部ドット１３Ａとが複数直列状に設けられ、複数の多重トンネル接合が形成されている。
【００５０】
図９に表したような構造の浮遊ゲートに有するメモリは、例えば、以下に説明する第１実施例において、下部ドット２３を成すＳｉ（シリコン）層を２層にすれば得られる。
【００５１】
また、後に説明する第４実施例のように、図１の基本構造が「入れ子状」に設けられた構造においても、同様の効果があることは勿論である。この場合、上部ドット５５と中間下部ドット５０との間で、Ｎ倍のトンネル確率差に起因した中間下部ドット５０におけるエネルギー障壁の増加が可能な上、中間下部ドット５０と下部ドット５３との間でのＮ’倍のトンネル確率差に起因して、下部ドット５３におけるエネルギー障壁の増加も可能なため、より効率よく記憶保持特性を向上できる。
【００５２】
以下、実施例を参照しつつ本発明の実施の形態についてさらに詳細に説明する。
【００５３】
（第１の実施例）
まず、本発明の第１の実施例として、複数個の下部Ｓｉドットの上に１個の上部Ｓｉドットが積重なった量子ドット構造を有する浮遊ゲート型メモリ装置について説明する。
【００５４】
図１０は、本発明の第１の実施例にかかる半導体装置の要部製造工程を表す工程断面図である。その要部について説明すると、以下の如くである。
【００５５】
まず、Ｓｉ（シリコン）基板２１上に厚さｔｏｘ＝２ｎｍの熱酸化膜２２を形成し、その上にＣＶＤ（Chemical Vapor Deposition）法によりアモルファスシリコン（ａ−Ｓｉ）薄膜を約４ｎｍの膜厚に堆積する。次に、７００℃、３分間のドライ酸化処理によりａ−Ｓｉ層の表面に２ｎｍの酸化膜２４を形成する。これにより、ａ−Ｓｉ層の厚さは３ｎｍとなり、その上下両側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。さらに、窒素雰囲気中で９００℃の高温アニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン２３からなるシリコン層となり、図１０（ａ）に表した構造が得られる。
【００５６】
次に、図１０（ｂ）に表したように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、粒径約８ｎｍの上部Ｓｉドット２５を形成する。
【００５７】
次に、図１０（ｃ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜２６を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ＋ポリシリコン層をＣＶＤにより堆積し、ゲート電極２７をレジストパターンをマスクとすることにより形成する。さらに、リン（Ｐ）をドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃でアニールすることにより、ソース・ドレインとなるｎ＋層２８を形成する。
【００５８】
このようにして、複数個の下部Ｓｉドット２３の上に１個の上部Ｓｉドット２５が積重なった量子ドット構造を有する浮遊ゲート型メモリ装置が形成できた。
【００５９】
以上説明した第１実施例においては、アニール時間によっては、下部Ｓｉドット２３同士の間にａ−Ｓｉが残る場合もありうるが、上部ドット２５の下に複数のＳｉ微結晶ドットが存在する位、多くの部分がＳｉ微結晶と成っていれば良い。
【００６０】
また、本実施例の場合、隣接する上部ドット２５同士の間にも下部ドット２３が存在しているが、上部ドット２５の真下に複数個の下部ドット２３が存在しているという構造上の特徴は同一であり、上部ドット間の隙間に下部ドットがあっても本発明の効果は失われることはない。
【００６１】
（第２の実施例）
次に、本発明の第２の実施例として、隣接する上部ドット同士の間には下部ドットが設けられないような半導体装置の製造方法について説明する。
【００６２】
図１１は、本実施形態の製造方法を表す要部工程断面図である。
【００６３】
まず、Ｓｉ基板３１上に厚さｔｏｘ  ＝  ２ｎｍの熱酸化膜３２を形成し、その上にＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。  次に、７００℃、３分間のドライ酸化によりａ−Ｓｉ層の表面に２ｎｍの酸化膜３４を形成する。これにより、ａ−Ｓｉ層の厚さは３ｎｍとなり、その上下両側を厚さ２ｎｍの酸化膜で挟まれた構造が得られる。さらに、窒素雰囲気中で９００℃の高温アニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン３３からなるシリコン層となる。
【００６４】
さらに、図１１（ａ）に表したように、ＬＰＣＶＤにより、粒径１２ｎｍの上部Ｓｉドット３５を形成する。
【００６５】
次に、９００℃の水蒸気酸化により８ｎｍ程度酸化すると、図１１（ｂ）に表したように、上部Ｓｉドットの真下以外の部分にあった下部Ｓｉドット３３は全て酸化膜となって消滅する。
【００６６】
この後、図１１（ｃ）に表したように、ＬＰＣＶＤにより厚さ１０ｎｍの制御酸化膜３６を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ＋ポリシリコン層をＣＶＤで堆積し、ゲート電極３７を、レジストパターンをマスクとすることにより形成する。
【００６７】
さらに、リン（Ｐ）をドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃でアニールすることによりソース・ドレインとなるｎ＋層３８が形成される。
【００６８】
このようにして、複数個の下部Ｓｉドット３３の上に１個の上部Ｓｉドット３５が積重なった量子ドット構造を有する浮遊ゲート型メモリ装置が形成できた。
【００６９】
なお、本実施例においては、隣接する上部ドット３５同士の隙間の下部ドットを酸化により消滅させたが、本発明はこれには限定されず、例えば、図１１（ｄ）に表したように、ＲＩＥ（Reactive Ion Etching）などの方法によりエッチング除去してもよい。
【００７０】
（第３の実施例）
次に、本発明の第３の実施例として、本発明の半導体装置のもうひとつの製造方法について説明する。
【００７１】
図１２は、本実施例の半導体装置の製造方法の要部を表す工程断面図である。
【００７２】
まず、Ｓｉ基板４１上に厚さｔｏｘ＝２ｎｍの熱酸化膜４２を形成し、その上にＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。
【００７３】
次に、７００℃、３分間のドライ酸化処理により、ａ−Ｓｉ層の表面に２ｎｍの酸化膜４４を形成する。これにより、ａ−Ｓｉ層の厚さは約３ｎｍとなり、その上下両側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。さらに、窒素雰囲気中で９００℃の高温アニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン（微結晶）４３からなるシリコン層となる。その際に、下部Ｓｉドットの間に少しａ−Ｓｉ４３ａが残る程度の短めのアニール時間とすると、図１２（ａ）に表した構造が得られる。
【００７４】
その後、７００℃のドライ酸化を行うと、微結晶４３は表面の応力により酸化が進みにくいので、図１２（ｂ）に表したように、結晶化していない微結晶の隙間のａ−Ｓｉ４３ａのみが酸化される。
【００７５】
次に、図１２（ｃ）に表したように、ＬＰＣＶＤ法により、粒径８ｎｍの上部Ｓｉドット４５を形成し、その上にＬＰＣＶＤ法により厚さ１０ｎｍの制御酸化膜４６を形成する。さらに、ゲート電極となる厚さ２００ｎｍのｎ＋ポリシリコン層をＣＶＤ法で堆積し、ゲート電極４７をレジストパターンをマスクとすることにより形成する。また、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃のアニール処理を施すことにより、ソース・ドレインとなるｎ＋層４８を形成する。
【００７６】
このようにして、複数個の下部Ｓｉドット４３の上に１個の上部Ｓｉドット４５が積重なった量子ドット構造を有する浮遊ゲート型メモリ装置が形成できた。
【００７７】
なお、本実施例においても、第２実施例に関して前述したように、隣接する上部ドット４５同士の隙間の下にある下部ドット４３を、酸化またはエッチングにより無くすことができる。このようにすると、図１２（ｄ）に表した構造が得られる。
【００７８】
（第４の実施例）
次に、本発明の第４の実施例として、量子ドットが「入れ子状」に積層された構造を有する半導体装置について説明する。
【００７９】
図１３は、本実施例の半導体装置の製造方法を表す要部工程断面図である。
【００８０】
本実施例においてもまず、Ｓｉ基板５１の上に厚さｔｏｘ＝２ｎｍの熱酸化膜５２を形成し、その上にＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。
【００８１】
次に、７００℃、３分間のドライ酸化によりａ−Ｓｉ層の表面に２ｎｍの酸化膜５４を形成する。これによりａ−Ｓｉ層の厚さは３ｎｍとなり、その上下両側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。その上に、ＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜を７ｎｍ堆積する。
【００８２】
次に、７００℃、３分間のドライ酸化によりａ−Ｓｉ層の表面に２ｎｍの酸化膜５９を形成する。これにより、図１３（ａ）に表したように、上側ａ−Ｓｉ層の厚さは約６ｎｍとなり、その上下両側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。
【００８３】
次に、窒素雰囲気中で９００℃の高温アニールを行うと、図１３（ｂ）に表したように、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン５３と６ｎｍ程度のポリシリコングレイン５０とからなるシリコン層となる。
【００８４】
次に、図１３（ｃ）に表したように、ＬＰＣＶＤ法により、粒径１２ｎｍの上部Ｓｉドット５５を形成する。さらに、ＬＰＣＶＤ法により厚さ１０ｎｍの制御酸化膜５６を形成し、ゲート電極となる厚さ２００ｎｍのｎ＋ポリシリコン層をＣＶＤで堆積し、ゲート電極５７を、レジストパターンをマスクとすることにより形成する。さらに、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃のアニールを施すことによりソース・ドレインとなるｎ＋層５８を形成することできる。
【００８５】
このようにして、図１３（ｃ）に表したように、複数個の下部Ｓｉドット５３の上に１個の中間Ｓｉドット５０が積重なった量子ドット構造を有し、さらに複数個の中間Ｓｉドット５０の上に１個の上部Ｓｉドット５５が積重なった量子ドット構造を有する「入れ子状」の浮遊ゲート型メモリ装置が形成できた。
【００８６】
本実施例においても、第２実施例に関して前述したように、上部ドット５５の隙間にある中間ドット５０や、その中間ドット５０同士の隙間にある下部ドット５３を酸化またはエッチングにより無くしてもよい。このようにすると、図１３（ｄ）に表した構造が得られる。
【００８７】
中間Ｓｉドット５０同士の間には、アニール時間によってはａ−Ｓｉが残る場合もありうるが、上部ドットの下に複数のＳｉ微結晶ドットが存在する位、多くの部分がＳｉ微結晶となっていれば良い。また第３実施例に関して前述したように、中間ドット５０や下部ドット５３の隙間に残ったａ−Ｓｉ部を７００℃のドライ酸化で酸化してもよい。
【００８８】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、量子ドットの上下のトンネル酸化膜の「厚み」が異なる半導体装置について説明する。
【００８９】
図１４は、本実施形態の浮遊ゲート型メモリ装置の浮遊ゲート構造を表す断面図である。
【００９０】
すなわち、本実施形態のメモリ装置は、シリコン基板６１の表面に下側トンネル酸化膜６２が形成され、その上に、下部Ｓｉ（シリコン）量子ドット６３、上側トンネル酸化膜６４、上部Ｓｉ量子ドット６５、制御酸化膜６６、ゲート電極６７がこの順に積層されている。また、この積層構造の両側には、ソース／ドレイン領域６８が形成されている。
【００９１】
本実施形態の浮遊ゲート型メモリも、ゲート酸化膜中に「クーロンブロッケイド条件（電子一個の充電エネルギーが熱揺らぎよりも大きいこと）」を満たす下部Ｓｉ量子ドット６３を挟んだ二重トンネル接合を介して、Ｓｉ基板６１の表面と上部Ｓｉ量子ドット６５との間で情報電子の入出が可能とされている。
【００９２】
つまり、記憶保持状態においては、上部Ｓｉドット６５とＳｉ基板６１との間に下部Ｓｉドット６３でのクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が形成され、簡単には情報電子の出入りができなくなり、記憶保持時間が上がる。下部Ｓｉドット６３の粒径を微小化することによってエネルギー障壁を上げてやれば指数関数的にトンネル確率が減少するため、極めて効率良く保持特性を改善できる。
【００９３】
そしてさらに、本実施形態においては、下部量子ドット６５の上下に設けられたトンネル酸化膜のうち、下側トンネル酸化膜６２の厚みが、上側トンネル酸化膜６４よりも厚くなるように形成されている。
【００９４】
具体的には、例えば、シリコン基板６１の表面に設けられた下側トンネル酸化膜６２の厚さｔｏｘを３．０７ｎｍとし、その上に直径５ｎｍ程度の下部Ｓｉ量子ドット６３を設け、その真上に、厚みが１．５３５ｎｍの上側トンネル酸化膜６４を設ける。この上に設けられる上部量子ドット６５の直径は、例えば、１０ｎｍ程度とすることができる。
【００９５】
このゲート構造の上に制御酸化膜６６を介して、ｎ＋型ポリシリコンなどからなるゲート電極６７を設け、基板６１の両側にソース／ドレイン領域６８を設けることにより、浮遊ゲート型Ｓｉドットメモリ装置となる。
【００９６】
本実施形態の量子ドット構造では、図２２に例示したような比較例とは異なり、二重トンネル酸化膜のチャネル側に近接して設けられる下側トンネル酸化膜６２の方が、上側トンネル酸化膜６４よりも厚く形成されている。このため、上下のトンネル酸化膜の膜厚が同様である場合と比べると、電荷保持状態において、Ｓｉ量子ドット６２における記憶保持特性の悪化の主原因であるキャリア放出が効率よく抑制されるので、記憶保持特性が向上する。本実施形態における二重トンネル接合のトンネル抵抗の和は、図２２に表した比較例において上下のトンネル酸化膜１０２、１０４の膜厚をともに３ｎｍとした場合と同じであるため、書込消去速度は同じである。
【００９７】
つまり、本実施形態によれば、上下２つのトンネル抵抗の和をほぼ等しくするという条件のもとに、これらトンネル酸化膜の内の電荷供給部（チャネル）側が厚い非対称二重接合とすることで、書込消去速度を実質的に変えることなく、記憶保持時間を改善することが可能となる。
【００９８】
なおここで、本実施形態においては、第１実施形態の如く一つの上部量子ドット６５の下に複数の下部量子ドット６２を設ける必要は必ずしもなく、一つの上部量子ドット６５の下に一つの下部量子ドット６２のみを設けてもよい。
【００９９】
以下、本実施形態において得られる作用効果について、具体例を挙げつつさらに詳細に説明する。  本実施形態においては、浮遊ゲート型メモリ素子の二重トンネル酸化膜のうちで、電荷供給部であるチャネル側の下側トンネル酸化膜６２の厚みを、例えば３．０７ｎｍ程度とし、一方、電荷蓄積部（例えば上部Ｓｉドット６５）側の上側トンネル膜６４の厚みを１．５３５ｎｍ程度とすることができる。つまり、上側トンネル酸化膜６４よりも下側トンネル酸化膜６２のほうが２倍程度も厚い非対称の二重トンネル接合とする。
【０１００】
まず、このような非対称二重トンネル接合における記憶保持について説明する。Ｓｉ量子ドットや、ＳｉＮにおける原子間結合の欠陥（ダングリングボンド）による電子捕捉準位のように、ナノメートル程度の非常に小さな電荷蓄積部を用いた浮遊ゲートメモリの記憶保持については、キャリア注入の際には、これら微小電荷蓄積部の真下の注入キャリア存在確率が、サブスレッショルド領域において著しく減ることで注入律速が起こるため、キャリア放出の方がより大きな記憶保持悪化の原因となる。
【０１０１】
図１５は、Ｓｉドットメモリにおけるキャリアの注入と放出特性を例示したグラフ図である。同図から分かるように、Ｓｉドットメモリでは、記憶保持での電流ＯＮ／ＯＦＦ比の悪化は、一般に電子（キャリア）放出側の方が多くを負っていることが多い。従って、キャリア注入よりもキャリア放出を、より抑えることができれば、より効率よく記憶保持特性を改善することが可能となる。
【０１０２】
図１６は、上下トンネル膜厚を対称とした場合と非対称とした場合の、キャリア注入と放出のリークを説明する概念図である。
【０１０３】
記憶保持の状態での実効的エネルギー障壁高さは、図１６に表したように、同じ情報電荷リークを促すエネルギー差ΔＶに対して、対称型（左側）では注入・放出時どちらもΔＥ−ΔＶ／２であるのに対し、本発明の非対称型二重トンネル接合（右側）では、注入時のΔＥ−２ΔＶ／３よりも放出時のΔＥ−ΔＶ／３のほうが実効的に高くなる。つまり、上下トンネル膜厚が対称な場合においては、注入・放出どちらも記憶保持がｅｘｐ［（ΔＥ−ΔＶ／２）／ｋＴ］倍になるのに対して（ここで、ｋはボルツマン定数、Ｔは温度である）、本発明の非対称型の場合は、キャリア注入はｅｘｐ［（ΔＥ−２ΔＶ／３）／ｋＴ］倍と劣るが、記憶保持悪化の主要因であるキャリア放出がｅｘｐ［（ΔＥ−ΔＶ／３）／ｋＴ］倍と優れていることが分かる。
【０１０４】
図１７は、対称型及び非対称型のおけるキャリア注入・放出特性を表すグラフ図である。すなわち、同グラフ中で、上方に水平方向に伸びる３つの特性線がキャリア注入特性を表し、左下から右上に伸びる３つの特性線がキャリア放出特性を表す。図１７から分かるように、本発明による非対称構造によれば、キャリアの放出時間が長くなり、記憶保持特性がより向上する。
【０１０５】
次に書込・消去速度について説明する。トンネル抵抗のトンネル酸化膜厚Ｔｏｘ依存は、次式により近似することができる。
ｅｘｐ［４π（２ｍＨ）１／２×Ｔｏｘ／ｈ］＝１０Ｔｏｘ／（０．２３ｎｍ）
ここで、ｍは電子実効質量で２．７×１０−３１Ｋｇ程度、また、Ｈは酸化膜の障壁高さ３．１ｅＶ、ｈはプランク定数である。
【０１０６】
よって厚さ３．０７ｎｍの下側トンネル酸化膜６２のトンネル抵抗は、厚さが３ｎｍ酸化膜のそれの２倍であり、厚さ１．５３５ｎｍの上側酸化膜６４のトンネル抵抗はそれに比して無視できるほど小さい。その結果、二重のトンネル酸化膜の抵抗の和は、本発明（非対称）と従来技術（対称）の上下とも３ｎｍのものとで同じであり、書込・消去速度は実質的に変化しない。
【０１０７】
つまり上下の２つのトンネル酸化膜のトンネル抵抗の和が等しいという条件のもとでは、トンネル酸化膜のうちのチャネル側が厚い非対称二重接合とすることで、書込消去速度を全く変えることなく、記憶保持時間を改善することが可能となる。
【０１０８】
以上説明したように、本発明のトンネル膜厚を非対称にした二重ドットメモリでは、従来技術の対称な構造のものと比較して、書込消去速度を失うことなく記憶保持を向上させることができる。
【０１０９】
本発明の効果が実際にメモリ特性で有効に機能するためには、図１４に例示したような非対称二重トンネル接合と微小電荷蓄積部（上部Ｓｉドット６５）という構造単位が、チャネル上にある程度の面密度で存在することが望ましい。メモリ効果は、上部ドット６５の情報電荷によるクーロン遮蔽によりチャネル電流が減少することにより発現する。よって、隣接する上部ドット６５間の平均距離が、クーロン遮蔽長（おおよそ１５ｎｍ程度である）の倍よりも大きいとチャネル面上にクーロン遮蔽を受けない部分が現れ、メモリ効果が十分発現しないことになる。
【０１１０】
つまり、（非対称二重トンネル接合＋微小電荷蓄積部）という構造単位が、面密度に換算して、１／（３０ｎｍ）２〜１×１０１１ｃｍ−２以上存在することが望ましい。但し、チャネル幅がクーロン遮蔽長程度まで細いような場合であれば、この構造単位が最低１個でもメモリ効果に寄与可能なのでこの限りではない。
【０１１１】
以下、本発明の第２実施形態に基づき、チャネル側のトンネル酸化膜厚の方が、電荷蓄積部側のトンネル酸化膜厚よりも厚く構成されている非対称二重トンネル接合を有する半導体メモリ装置について、第５乃至第７の実施例を参照しつつさらに詳細に説明する。
【０１１２】
（第５の実施例）
図１８は、本発明の第５の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【０１１３】
本実施例においてはまず、Ｓｉ基板７１の上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜７２を形成し、その上にＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）薄膜７０を６ｎｍ堆積する。次に、７００℃、１分間のドライ酸化によりａ−Ｓｉ層７０の表面に１．５３５ｎｍの酸化膜７４を形成する。これによりａ−Ｓｉ層７０の厚さは、およそ５ｎｍとなり、その上下に各々厚さ１．５３５ｎｍ、３．０７ｎｍの酸化膜７４、７２が設けられた構造が得られる。その後、ＬＰＣＶＤにより粒径が１５ｎｍ程度の上部Ｓｉドット７５を形成することにより、図１８（ａ）に表した構造が得られる。
【０１１４】
次に、９００℃の水蒸気酸化により１０ｎｍ程度酸化すると、上部Ｓｉドット７５の真下にのみ粒径５ｎｍ程度の下部Ｓｉドット７３が残り、それ以外のａ−Ｓｉ薄膜７０は酸化されて、図１８（ｂ）に表した構造が得られる。
【０１１５】
さらに、ＬＰＣＶＤ法により厚さ１０ｎｍの制御酸化膜７６を形成する。そして、その上にゲート電極となる厚さ２００ｎｍのｎ＋型ポリシリコン層をＣＶＤで堆積しレジストパターン（図示せず）をマスクとすることによりパターニングしてゲート電極７７を形成する。さらに、リン（Ｐ）を、例えばドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃でアニールを施すことより、図１８（ｃ）に表したように、ソース・ドレイン領域となるｎ＋型領域７８を形成することができる。
【０１１６】
以上説明したように、本実施例によれば、チャネル側のトンネル酸化膜７２の厚みが約３．０７ｎｍで、電荷蓄積部側のトンネル酸化膜７４の厚みが約１．５３５ｎｍの、非対称二重トンネル接合を有する二重量子ドット構造を形成することができる。
【０１１７】
本実施例においては、上部量子ドット７５は、その位置が規則正しく並んでるものでもよく、またはチャネル上に上部ドット７５が１個しかない単一ドットメモリ構造のものでもよい。また、上述の具体例の場合、上部ドット７５同士の隙間の部分の下部ドットを酸化プロセスにより消失させているが、この代わりに、上部ドット７５をマスクとするＲＩＥのようなエッチングにより下部ドットを消失させることもできる。
【０１１８】
なお、好適なメモリ動作のために要求される量子ドットの面密度は、１×１０１１ｃｍ−２〜（３０ｎｍ）−２以上であるが、３０ｎｍ四方の面積に一個以上のドットが入らなければこれが実現できない。上部量子ドット７５の粒径が３０ｎｍ以下であれば、１×１０１１ｃｍ−２以上の面密度が得られる点でも、その粒径は３０ｎｍ以下とすることが望ましい。
【０１１９】
（第６の実施例）
次に、本発明の第６の実施例について説明する。
【０１２０】
図１９は、本発明の第６の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【０１２１】
本実施例においてもまず、Ｓｉ基板８１の上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜８２を形成し、その上にＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。次に、７００℃、１分間のドライ酸化によりａ−Ｓｉ層の表面に１．５３５ｎｍの酸化膜８４を形成する。これにより、ａ−Ｓｉ層の厚さはおよそ３ｎｍとなり、その上下を各々厚さ１．５３５ｎｍ、３．０７ｎｍの酸化膜で挟まれた構造が形成される。
【０１２２】
次に、窒素雰囲気中で９００℃の高温アニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン８３からなるシリコン層となり、図１９（ａ）に表した構造が得られる。
【０１２３】
その後、ＬＰＣＶＤ法により、粒径８ｎｍの上部Ｓｉドット８５を形成することにより、図１９（ｂ）に表した構造が得られる。
【０１２４】
さらに、ＬＰＣＶＤ法により厚さ１０ｎｍの制御酸化膜８６を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ＋型ポリシリコン層をＣＶＤ法で堆積し、レジストパターン（図示せず）をマスクとすることによりゲート電極８７を形成する。その後、リン（Ｐ）を、例えばドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、９００℃でアニールすることにより、ソース・ドレイン領域となるｎ＋型領域８８を形成することで、図１９（ｃ）に表したように、本発明の第２実施形態の非対称二重量子ドット構造を有する半導体メモリ装置が形成される。
【０１２５】
本実施例では、隣接する上部ドット８５同士の隙間の下側にも下部ドット８３が存在しているが、それによって本実施形態の効果が失われることはない。あるいは、図１１に関して前述した第２実施例のように、隙間の部分の下部ドット群を酸化またはＲＩＥによって消失させてもよい。
【０１２６】
下部Ｓｉドット８３同士の間には、アニール時間によってはａ−Ｓｉが残る場合もありうるが、多くの部分がＳｉ微結晶となっていれば問題ない。また、図１２に関して前述した第３実施例のように、下部Ｓｉドット間に残ったアモルファス部を酸化により消失させることもできる。
【０１２７】
本実施例においても、上部量子ドット８５は、位置的に規則正しく並んでいるものでもよく、チャネル上に上部ドット８５が１個しかない単一ドットメモリ構
なお、好適なメモリ動作のために要求される量子ドットの面密度は、１×１０１１ｃｍ−２〜（３０ｎｍ）−２以上であるが、３０ｎｍ四方の面積に一個以上のドットが入らなければこれが実現できない。上部量子ドット８５の粒径が３０ｎｍ以下であれば、１×１０１１ｃｍ−２以上の面密度が得られる点でも、その粒径は３０ｎｍ以下とすることが望ましい。
【０１２８】
（第７の実施例）
次に、本発明の第７の実施例について説明する。
【０１２９】
図２０は、本発明の第７の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【０１３０】
本実施例においてもまず、Ｓｉ基板９１の上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜９２を形成し、その上にＣＶＤ法によってアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。次に、７００℃、１分間のドライ酸化によりａ−Ｓｉ層の表面に１．５３５ｎｍの酸化膜９４を形成する。これにより、ａ−Ｓｉ層の厚さはおよそ３ｎｍとなり、その上下を各々厚さ１．５３５ｎｍ、３．０７ｎｍの酸化膜で挟まれた構造が形成される。
【０１３１】
次に、窒素雰囲気中で９００℃の高温アニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン（９３からなるシリコン層となり、図２０（ａ）に表した構造が得られる。
【０１３２】
その後、浮遊電極部の形成のため、図２０（ｂ）に表したように、厚さ５ｎｍの窒化シリコン（ＳｉＮ）膜９５をＬＰＣＶＤ法により堆積する。これにより、ＳｉＮ膜９５の界面あるいは内部に、原子間結合の欠陥（ダングリングボンド）が多数形成され、これらにより形成される電子捕捉準位を電荷蓄積部とすることができる。
【０１３３】
その上に、ＬＰＣＶＤ法により、厚さ５ｎｍの制御酸化膜９６を形成する。さらに、ゲート電極となる厚さ２００ｎｍのｎ＋型ポリシリコン層をＣＶＤ法により堆積し、レジストパターンをマスクとすることによりゲート電極９７を形成する。そして、リン（Ｐ）を、例えばドーズ量１×１０１５ｃｍ−２、入射エネルギー１５ＫｅＶの条件で注入し、１０００℃で１０秒間程度の高速アニールを施すことにより、ソース・ドレイン領域となるｎ＋型領域９８を形成する。
【０１３４】
このようにして、図２０（ｃ）に表したように、チャネル側のトンネル酸化膜９２の方が、電荷蓄積部側のトンネル酸化膜９４よりも厚く形成された非対称二重トンネル接合を有する半導体メモリ装置が形成できる。
【０１３５】
本実施例においては、制御酸化膜９６を省略して、ＳｉＮ膜９５の上に直接ゲート電極９７を積んだ構造としてもよい。
【０１３６】
または、ＳｉＮ膜９５は、連続的な一つながりの膜である必要は無く、図２０（ｄ）に例示したように、１０ｎｍ程度の微小ＳｉＮ粒子９９の集合体としてもよい。この時、前述した第２実施例あるいは第５実施例のように、微小ＳｉＮ粒子９９の真下にのみ下部Ｓｉドット９３が設けられた構造としてもよい。また、微小ＳｉＮ粒子９９は、その位置的に規則正しく並んでいるものでもよく、単一ドット構造のものでもよい。
【０１３７】
以上、本発明の第１及び第２の実施の形態について、具体例を参照しつつ詳細に説明した。しかし、本発明はこれらの具体例に限定されるものではない。
【０１３８】
例えば、前述した第１乃至第７実施例においては、半導体材料としてシリコンを用いているが、本発明は、他の半導体材料を用いても同様に実施可能であり、ゲルマニウムや各種の化合物半導体などを用いることができる。
【０１３９】
また、第１乃至第７実施例においては、トンネル絶縁膜として酸化シリコンを用いたが、その他の絶縁性物質を用いても本発明を同様に実施可能であり、同様の作用効果を得ることができる。
【０１４０】
また、第１乃至第７実施例では、薄いトンネル酸化膜に挟まれた充放電経路上の微小粒子をＳｉナノ微結晶としたが、他の導電性材料であっても同様の効果が得られる。
【０１４１】
さらに、第１乃至第７実施例においては、浮遊ゲートへの情報電荷の供給源はチャネル半導体であるが、制御ゲート電極のｎ＋シリコンを供給源としても同様の効果が得られる。
【０１４２】
また、第１乃至第７実施例においては、ｎ型ＭＯＳＦＥＴに基づく浮遊ゲートメモリを例に挙げたが、本発明は、ｐ型ＭＯＳＦＥＴに基づくメモリ素子にも同様に適用可能である。
【０１４３】
さらに、第１乃至第７実施例においては、下部Ｓｉドットの形成にａ−Ｓｉ薄膜の高温アニールによる微結晶化を利用しているが、それ以外にも、ＬＰＣＶＤ法で粒径の小さい下部Ｓｉドットをウェーハ上に多数降らせて作成しても良い。ただしその場合、粒径の数倍大きな上部Ｓｉドットをそれらの上に堆積する際に、図１に表したように、その真下に複数個の下部ドットが存在するくらい高密度に下部ドットを形成しなければならない。
【０１４４】
また、第１乃至第７実施例において、上部量子ドットの形成位置は、ランダムでも規則正しく配列したものでもよい。
【０１４５】
さらに、第１乃至第７の実施例においては、素子サイズが微小になれば、チャネル上に上部ドットが１個しかない単一ドットメモリ構造のものでも可能である。
【０１４６】
また、第５乃至第７実施例では、トンネル膜厚の非対称の構成について２：１の膜厚比の場合を例に挙げたが、チャネル側がより厚いものであれば他の比率でも、それに応じた同様の効果が得られる。
【０１４７】
また、第５乃至第７実施例において、上下トンネル酸化膜の非対称構造を形成する手段としては、膜厚を調節するのみならず、互いに誘電率εの相異なる材料を使い分けて上下のトンネル絶縁膜を形成してもよい。このようにしても、実効酸化膜厚を変化させたことと同様の効果が得られる。
【０１４８】
また、第５乃至第７実施例においては、「微小粒子とそれを挟む二重トンネル接合」を介して充放電されるメモリ素子を例示したが、図２１に例示したように多重トンネル接合を介して充放電する構成においても、チャネル側のトンネル膜をより厚くすることにより、同様の効果が得られる。
【図面の簡単な説明】
【０１４９】
【図１】本発明の、複数個の下部Ｓｉドットの上に１個の上部Ｓｉドットが積重なった量子ドット構造を有する浮遊ゲート型メモリ装置の断面図である。
【図２】１層のトンネル酸化膜のみの一重Ｓｉドットメモリと、下部Ｓｉドットと上部Ｓｉドットが積重なった二重ドットメモリの、記憶保持状態でのエネルギーバンド図である。
【図３】１層のトンネル酸化膜のみの一重Ｓｉドットメモリと、下部Ｓｉドットと上部Ｓｉドットが積重なった二重ドットメモリの、書込状態でのエネルギーバンド図である。
【図４】一つの上部ドットに対して下部ドットが一個のみの二重ドットメモリの、１層のトンネル酸化膜のみの一重Ｓｉドットメモリに対する、保持時間改善と書込消去速度劣化を表すグラフ図である。
【図５】本発明による、複数個の下部Ｓｉドットの上に１個の上部Ｓｉドットが積重なった量子ドット構造を有する浮遊ゲート型メモリにおける、同一書込消去速度での、下部ドット数に対するエネルギー障壁高の変化を表すグラフ図である。
【図６】本発明による、複数個の下部Ｓｉドットの上に１個の上部Ｓｉドットが積重なった量子ドット構造を有する浮遊ゲート型メモリにおける、同一書込消去速度での、下部ドット数に対する保持時間改善の変化を表すグラフ図である。
【図７】情報電荷の注入放出経路を一個とした場合の多重ドット構造の断面図である。
【図８】本発明による、注入放出経路が複数個ある時の多重ドット構造の断面図である。
【図９】本発明の注入放出経路が複数個ある時の多重ドット構造を、浮遊ゲート部に有している半導体メモリ素子の断面図である。
【図１０】本発明の第１の実施例の半導体装置の製造方法を表す要部工程断面図である。
【図１１】本発明の第２の実施例の半導体装置の製造方法を表す要部工程断面図である。
【図１２】本発明の第３の実施例の半導体装置の製造方法を表す要部工程断面図である。
【図１３】本発明の第４の実施例の半導体装置の製造方法を表す要部工程断面図である。
【図１４】本発明の第２実施形態の浮遊ゲート型メモリ装置の浮遊ゲート構造を表す断面図である。
【図１５】Ｓｉドットメモリにおけるキャリアの注入と放出特性を例示したグラフ図である。
【図１６】上下トンネル膜厚を対称とした場合と非対称とした場合の、キャリア注入と放出のリークを説明する概念図である。
【図１７】対称型及び非対称型のおけるキャリア注入・放出特性を表すグラフ図である。
【図１８】本発明の第５の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図１９】本発明の第６の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図２０】本発明の第７の実施例の半導体装置の製造方法の要部を表す工程断面図である。
【図２１】多重トンネル接合を表す概念図である。
【図２２】１個の上部Ｓｉドットに対して下部Ｓｉドットが１個しかない二重量子ドット構造と、それを浮遊ゲート部に有する半導体メモリ素子の断面図である。
【図２３】１層のトンネル酸化膜のみからなる一重Ｓｉドットメモリ装置の断面図である。
【符号の説明】
【０１５０】
１１、２１、３１、４１、５１  Ｓｉ基板
１２、２２、３２、４２、５２  トンネル酸化膜
１３、２３、３３、４３、５３  下部Ｓｉ量子ドット
１４、２４、３４、４４、５４  上段トンネル酸化膜
１５、２５、３５、４５、５５  上部Ｓｉ量子ドット
１６、２６、３６、４６、５６  制御酸化膜
１７、２７、３７、４７、５７  ゲート電極
１８、２８、３８、４８、５８  ソース／ドレイン
５０  中間Ｓｉ量子ドット
５９  最上段トンネル酸化膜
６１、７１、８１、９１、１０１  Ｓｉ基板
６２、７２、８２、９２、１０２  下側トンネル酸化膜
６３、７３、８３、９３、１０３  下部Ｓｉ量子ドット
６４、７４、８４、９４、１０４  上側トンネル酸化膜
６５、７５、８５、９５、１０５  上部Ｓｉ量子ドット
６６、７６、８６、９６、１０６  制御酸化膜
６７、７７、８７、９７、１０７  ゲート電極
６８、７８、８８、９８、１０８  ソース／ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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