(57)【特許請求の範囲】
【請求項１】
アナログ映像信号とピクセルクロックとが入力され、前記アナログ映像信号を前記ピクセルクロックでサンプリングしてディジタル映像信号に変換する複数のアナログ−ディジタルコンバータと、前記変換したディジタル映像信号を表示する映像表示機器と、前記アナログ映像信号から導出した水平同期信号を用いてピクセルクロックを再生するＰＬＬとを備えた映像表示装置において、前記水平同期信号のエッジ波形を３サンプリングクロック以上にわたって傾斜させた波形のスルーレート信号に変換する複数のスルーレート制御部と、前記複数のアナログ−ディジタルコンバータの入力側に接続され、前記複数のアナログ−ディジタルコンバータに前記アナログ映像信号または前記スルーレート信号のいずれかを選択入力させる複数のセレクタと、前記複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号のエッジタイミングを数値化する数値算出部と、前記数値算出部で数値化した前記エッジタイミングを前記ＰＬＬの基準位相として用いることを特徴とする映像表示装置。
【請求項２】
前記アナログ映像信号は、ＲＧＢ信号またはＹ／色差信号のアナログコンポーネント信号で構成され、前記複数のアナログ−ディジタルコンバータは、前記コンポーネント信号の３つの映像信号にそれぞれ対応するアナログ−ディジタルコンバータであり、前記複数のスルーレート制御部は、傾斜させた波形の傾斜度を異にする２つのスルーレート制御部であり、前記複数のセレクタは、前記３つのアナログ−ディジタルコンバータの中の２つのアナログ−ディジタルコンバータの入力側に接続された２つのセレクタであることを特徴とする請求項１に記載の映像表示装置。
【請求項３】
前記アナログコンポーネント映像信号は、３つの構成された映像信号の中の１つの映像信号に同期信号が重畳しているアナログコンポーネント映像信号であって、前記同期信号が重畳された１つの映像信号の入力回路に同期信号を分離する同期分離回路を接続し、前記複数のスルーレート制御部の入力側にそれぞれ前記アナログ映像信号から導出した同期信号または前記同期分離回路から分離した分離同期信号のいずれかを対応するスルーレート制御部に選択入力する第２の複数のセレクタを接続していることを特徴とする請求項１もしくは２のいずれかに記載の映像表示装置。
【請求項４】
前記複数のセレクタは、水平同期ゲート信号によってその選択状態が切替るもので、前記スルーレート信号における一方レベルの供給時点に前記スルーレート信号が選択され、前記スルーレート信号における他方レベルの供給時点に前記アナログ映像信号が選択されるように切替るものであることを特徴とする請求項１乃至３のいずれかに記載の映像表示装置。
【請求項５】
前記数値算出部は、前記エッジタイミングを数値化する際に、前記複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号の傾斜部のサンプリング点を結んで線形近似した線形近似波形を求めた後、１つのサンプリング点の到来時間とその線形近似波形と予め設定した振幅レベルとが交差する時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いていることを特徴とする請求項１乃至４のいずれかに記載の映像表示装置。
【請求項６】
前記数値算出部は、前記エッジタイミングを数値化する際に、前記複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号の傾斜部のサンプリング点を結んで線形近似した線形近似波形を求め、その線形近似波形の傾斜角が既知であるとき、１つのサンプリング点の到来時間とその線形近似波形と交差する予め設定した振幅レベルとが交差する時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いていることを特徴とする請求項１乃至４のいずれかに記載の映像表示装置。
【請求項７】
前記数値算出部は、傾斜させた波形の傾斜度を異にする２つのスルーレート制御部を用いているとき、前記エッジタイミングを数値化する際に、前記２つのアナログ−ディジタルコンバータでそれぞれディジタル変換した２つのスルーレート信号の傾斜部のサンプリング点を結んで線形近似した２つの線形近似波形を求め、それぞれ１つのサンプリング点の到来時間と前記２つの線形近似波形のレベル差が予め設定した振幅レベルになる時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いていることを特徴とする請求項２もしくは３のいずれかに記載の映像表示装置。
【請求項８】
前記複数のセレクタと前記複数のアナログ−ディジタルコンバータとの間に、それぞれ前記アナログ映像信号の直流レベルを設定する複数の直流レベル調整器及び／または前記アナログ映像信号の信号利得を設定する複数のプログラマブルゲインアンプを接続していることを特徴とする請求項１もしくは７のいずれかに記載の映像表示装置。
【請求項９】
前記第２の複数のセレクタは、同期信号処理部から出力される同期制御信号のレベルによって選択状態が切替るもので、前記同期分離回路から分離した分離同期信号が前記同期信号処理部に供給されている時点に前記同期制御信号が一方のレベルになって前記分離同期信号が選択され、それ以外の時点に前記同期制御信号が他方のレベルになって前記アナログ映像信号から導出した同期信号が選択されるように切替るものであることを特徴とする請求項３に記載の映像表示装置。
【請求項１０】
前記複数のスルーレート制御部は、並列接続された複数のスルーレートバッファセルと、前記複数のスルーレートバッファセルに順次遅延したイネーブル信号を供給するゲート遅延部とからなっていることを特徴とする請求項１もしくは３のいずれかに記載の映像表示装置。
【請求項１１】
前記並列接続された複数のスルーレートバッファセルは、ピクセルクロックに応じて可変する手段を備え、スルーレート期間のサンプリング数を任意に設定できるようにしたことを特徴とする請求項１０に記載の映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像表示装置に係り、特に、パソコン（ＰＣ）等の情報処理機器やＤＶＤデコーダ等の民生機器から出力されたアナログ映像信号をディジタル信号に変換して映像表示機器で表示する際に、ディジタル化したＰＬＬを用いてアナログ映像信号の水平同期信号からピクセルクロックを再生するようにした映像表示装置に関する。
【背景技術】
【０００２】
一般に、パソコン等の情報処理機器やＤＶＤデコーダ等の民生機器から出力されるアナログ映像信号を、液晶ディスプレイ等の映像表示機器を備えた映像表示装置において表示する際には、情報処理機器または民生機器と映像表示機器との間で、Ｒ／Ｇ／ＢやＹ／Ｂ−Ｙ／Ｒ−Ｙ３映像信号、水平同期信号及び垂直同期信号、それに制御信号等に対してそれぞれインターフェースを行った映像表示装置が用いられる。
【０００３】
ここで、図１３は、このような既知の映像表示装置の一例であって、その要部構成を示すブロック図である。
【０００４】
図１３に示されるように、この映像表示装置は、Ｒ信号入力端子５０Ｒと、Ｂ信号入力端子５０Ｂと、Ｇ信号入力端子５０Ｇと、３つの直流クランプ回路（ＣＬＰ）５１（１）、５１（２）、５１（３）からなる直流レベル調整部５１と、３つのプログラマブルゲインアンプ（ＰＧＡ）５２（１）、５２（２）、５２（３）からなるゲイン調整部５２と、３つのアナログ−ディジタルコンバータ（Ａ／Ｄ）５３（１）、５３（２）、５３（３）からなる信号変換部（Ａ／Ｄ部）５３と、映像処理部（ＶＰ）５４と、表示駆動部（ＤＲＶ）５５と、映像表示機器（ＤＰ）５６と、システムクロック抽出部（ＳＹＣ）５７と、表示タイミング制御部（ＴＣ）５８と、遅延回路を含む水平同期用ＰＬＬ（ＨＰＬＬ）５９と、水平同期信号入力端子６０Ｈと、垂直同期信号入力端子６０Ｖと、同期分離部（ＳＹＣＳ）６１と、同期処理部（ＳＹＣＰ）６２と、インターフェイス（ＩＦ）６３とからなっている。そして、これらの構成要素は、図１３に図示されるように相互接続されている。
【０００５】
この場合、遅延回路を含む水平同期用ＰＬＬ５９は、水平同期信号を用いてピクセルクロックを形成するピクセルクロック再生回路を構成しており、ピクセルクロック再生回路における水平同期用ＰＬＬは、基準ピクセルクロックを発生し、遅延回路はピクセルクロックを発生する。この水平同期用ＰＬＬは、この種のＰＬＬで用いている構成とほぼ同じ構成のもので、電圧制御発振器と、逓倍比Ｎｄが設定された分周器と、位相周波数比較器と、ループフィルタであるローパスフィルタとによって構成され、電圧制御発振器から基準ピクセルクロックが出力される。
【０００６】
また、この水平同期用ＰＬＬに次段接続される遅延回路は、基準ピクセルクロックの伝送路に従属接続された複数段の遅延素子と、複数段の遅延素子のいずれかの遅延出力を選択的に出力するセレクタとによって構成されており、セレクタから水平同期用ＰＬＬから供給された基準ピクセルクロックに最適な遅延量φを付与したピクセルクロックが出力される。
【０００７】
図１３に図示された映像表示装置は、概略、次のように動作する。
【０００８】
３つの入力端子５０Ｒ、５０Ｂ、５０Ｇにそれぞれ供給された３つの色のアナログ映像信号は、それぞれ、直流レベル調整部５１の３つの直流クランプ回路５１（１）〜５１（３）において直流レベルの調整が行われ、ＰＧＡ部５２の３つのプログラマブルゲインアンプ５２（１）〜５２（３）において適宜信号レベルの増幅調整が行われた後、信号変換部５３の３つのアナログ−ディジタルコンバータ５３（１）〜５３（３）に供給される。３つのアナログ−ディジタルコンバータ５３（１）〜５３（３）は、遅延回路を含む水平同期用ＰＬＬ５９からピクセルクロックが供給され、それによりそれぞれのアナログ映像信号がピクセルクロックの立上り時にサンプリングされてディジタル映像信号に変換される。
【０００９】
これらのディジタル映像信号は、映像処理部５４において適宜処理され、さらに、表示駆動部５５において映像表示機器５６に対応した信号処理を行い、映像表示機器５６に供給され、映像表示機器５６において所要の映像が表示される。この場合、図１３に明白に図示されていないが、ピクセルクロックは、表示駆動部５５、映像表示機器５６及び表示タイミング制御部５８にそれぞれ供給される。また、表示タイミング制御部５８は、システムクロック抽出部５７から水平同期信号が供給され、この水平同期信号とピクセルクロックとに対応した映像表示機器５６の表示タイミングが制御される。
【００１０】
遅延回路を含む水平同期用ＰＬＬ５９は、水平同期信号からアナログ映像信号を処理するのに適したピクセルクロックを再生する際に、水平同期用ＰＬＬに使用される分周器の逓倍比Ｎｄと、遅延回路における複数の遅延素子の遅延出力を選択する遅延量φとの２つのパラメータの調整を行う必要がある。すなわち、アナログ映像信号に好適なピクセルクロックを再生する際には、逓倍比Ｎｄと遅延量φとを適切な値に設定する必要がある。なお、ピクセルクロックに付与された遅延量φはピクセルクロックの位相に関連し、分周器に設定された逓倍比Ｎｄはピクセルクロックの周波数に関連する。
【００１１】
ところで、パソコン等の情報処理機器から出力されるアナログ映像信号は、通常、情報処理機器の内部ビデオクロックに依存しているアナログ映像信号であって、アナログ映像信号レベルがビデオクロックの周期に対応して変化するものである。このため、映像表示装置に入力されるアナログ映像信号を映像表示機器５６で表示する際には、この映像表示装置内で行われる信号処理や映像信号のメモリへの書込み処理を行うために、情報処理機器の内部ビデオクロックの周波数と同じ周波数のピクセルクロック（サンプリングクロックとも呼ばれる）を形成する必要がある。
【００１２】
しかしながら、パソコン等の情報処理機器やＤＶＤレコーダ等の民生機器においては、アナログ映像信号が出力されたとき、それらのアナログ映像信号と同時に内部ビデオクロックを出力するための端子を通常は備えていない。そこで、既知のこの種の映像表示装置においては、パソコン等の情報処理機器やＤＶＤレコーダ等の民生機器から供給される水平同期信号と適宜設定された水平同期用ＰＬＬの分周器の逓倍比Ｎｄとにより水平同期用ＰＬＬから基準ピクセルクロックを発生し、さらに、その基準ピクセルクロックが供給される複数の遅延素子と複数の遅延素子からの遅延出力を選択するセレクタとを備えた遅延回路によって基準ピクセルクロックに遅延量φを付与し、ピクセルクロックを発生している。このとき、水平同期用ＰＬＬの分周器の逓倍比Ｎｄを、パソコン等の情報処理機器の内部ビデオクロックから水平同期信号を形成する際に用いる逓倍比に一致させれば、内部ビデオクロックに等しい周波数のピクセルクロックが得られる。また、ＤＶＤレコーダ等の民生機器では、水平同期用ＰＬＬの分周器の逓倍比Ｎｄは、アナログ映像信号のフォーマットで規定された水平ピクセル数に設定されることが多い。
【００１３】
一般に、アナログ映像信号は、本来の情報内容を保持している安定領域の他に、情報処理機器に接続される出力回路または導出ケーブルの影響によってリンギングや波形なまりを含んだ過渡領域が存在する。この場合、Ａ／Ｄ部５３においてアナログ映像信号をサンプリングする際に、安定領域で立上がるピクセルクロックを用いてサンプリングすれば、映像表示機器５６において映像信号を正常に表示することが可能になる。一方、Ａ／Ｄ部５３においてアナログ映像信号を過渡領域で立上がるピクセルクロックを用いてサンプリングすれば、そのサンプリングは本来の情報内容でない部分を抽出したものであるため、映像表示機器５６における映像信号の表示画像中にノイズが重畳したり、鮮鋭度が悪化した表示画像になったりする。
【００１４】
ここで、図１４は、パソコン等の情報処理機器におけるディスプレイフォーマットを一覧表にしたもので、ＶＧＡ、ＳＶＧＡ、ＸＧＡ等の制御用ＬＳＩ別に、有効画素数（Ｒｅｓｏｌｕｔｉｏｎ）、垂直周波数（Ｒｅｆｒｅｓｈ  Ｒａｔｅ）、水平周波数（Ｈｏｒｉｚｏｎｔａｌ  Ｆｒｅｑｕｅｎｃｙ）、ピクセル周波数（Ｐｉｘｅｌ  Ｆｒｅｑｕｅｎｃｙ）をそれぞれ表したものである。これらの仕様は、ＶＥＳＡ規格または業界標準仕様となっている。
【００１５】
この種の映像表示装置においては、その主要部を構成する場合、Ａ／Ｄ部５３やＰＬＬ（水平同期用ＰＬＬを含む）等を内蔵したＬＳＩデバイスが用いられることが多く、その中の１つにＡ社製のＬＳＩデバイス（ＡＤ９８８３Ａ）が知られている。このＬＳＩデバイス（ＡＤ９８８３Ａ）は、主として、セレクタ、直流クランプ回路、プログラマブルゲインアンプ、アナログ−ディジタルコンバータ、水平同期用ＰＬＬ、同期回路部等によって構成されている。
【００１６】
ところで、ＬＳＩデバイス（ＡＤ９８８３Ａ）等に搭載されている水平同期用ＰＬＬは、位相比較器、電圧制御発振器、ループフィルタ、分周器等によって構成され、アナログ動作により位相制御が行われるもので、位相比較器から出力された誤差出力がループフィルタを通して直流化され、電圧制御発振器に位相制御信号として注入される。この場合、電圧制御発振器に注入される直流は、８種類の電流単位の中の１つの単位が選択される。ループフィルタは、ＬＳＩデバイスに外付けされる抵抗、コンデンサ等の付加素子を選択することにより、その特性が変更される。また、ＬＳＩデバイスには、使用される周波数範囲に対応して４つの電圧制御発振器が搭載されている。
【００１７】
このＬＳＩデバイスにおいては、パソコン等の情報処理機器からのアナログ映像信号に基いてデバイス設定値、すなわち、水平同期用ＰＬＬにおける分周器の逓倍比Ｎｄや遅延回路における遅延量φを設定する際に、パソコン等の情報処理機器の内部ビデオクロックから水平同期信号を形成する際に用いる逓倍比に一致した逓倍比Ｎｄを用いることにより、内部ビデオクロックに等しい周波数及び位相を持ったピクセルクロックを得ることができる。
【００１８】
このように、既知の映像表示装置においては、パソコン等の情報処理機器からアナログ映像信号が出力された際に、同時に内部ビデオクロックが出力されないため、このアナログ映像信号を映像表示装置の映像表示機器５６に表示させるためには、映像表示装置内に遅延回路を含む水平同期用ＰＬＬからなるピクセルクロック再生回路を設けることが必要になる。そして、このとき用いられる水平同期用ＰＬＬは、水平同期信号を基準位相としてこの基準位相に追随したピクセルクロックを再生するピクセルクロック再生回路であって、主としてアナログ回路で構成されているものである。
【特許文献１】使用する特許文献なし
【発明の開示】
【発明が解決しようとする課題】
【００１９】
一般に、水平同期用ＰＬＬは、全体または一部の構成をディジタル処理できるものにすれば、水平同期用ＰＬＬにおける動作アルゴリズムの自由度を拡大することが可能になる。しかしながら、水平同期用ＰＬＬの全体または一部の構成をディジタル処理できるものにするためには、水平同期信号に含まれる位相情報をディジタル化する必要がある。この場合、水平同期信号に含まれる位相情報は、その立上りエッジまたは立下りエッジに搭載されており、通常、水平同期信号をピクセルクロックを用いてサンプリングした場合、サンプリング点とエッジ到来位置との時間差によって求めようとしている位相情報に誤差が生じる。
【００２０】
水平同期用ＰＬＬにおけるジッタの要求仕様は、例えば、ＶＧＡ、ＳＶＧＡ、ＸＧＡの映像信号において、一水平同期周期内で２００〜５００ｐｓｅｃ程度であり、さらに、基準となる水平同期信号のエッジ位置についてはこのような数値範囲よりも低い精度で検出することが要求される。このような要求に対して、仮に、３００ＭＨｚ程度のピクセルクロックを用いて水平同期信号をサンプリングしても、（１／３００）ＭＨｚ＝±１．５ｎｓｅｃの誤差が生じるため、水平同期用ＰＬＬにおける要求仕様が満たされない。
【００２１】
水平同期信号のエッジ到来位置の検出精度を向上させるには、アナログ映像信号をサンプリングするピクセルクロックの周波数を高くすることが考えられる。この場合、仮に、サンプリングするピクセルクロックの周波数を２０ＧＨｚ程度まで高くすれば、±２５ｐｓｅｃの精度で検出することが可能である。
【００２２】
ところで、ピクセルクロックの周波数を高くした場合、その高い周波数でアナログ映像信号をサンプリングすると、消費電力が増大したり、発熱度合いが大ききなったりすることがある。それに加えて、ピクセルクロックの周波数を高くした場合、ピクセルクロックを発生させる回路手段の形成が難しくなったり、アナログ−ディジタルコンバータの最大変換レートに制約が生じたり、変換したディジタル信号を処理するロジック部の動作速度に制約が生じたりし、実質的に実現することは難しいものである。
【００２３】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、水平同期用ＰＬＬの一部をディジタル回路化して水平同期信号のディジタル位相情報の供給を可能にし、水平同期用ＰＬＬの動作アルゴリズムの自由度を拡大させるようにした映像表示装置を提供することにある。
【課題を解決するための手段】
【００２４】
前記目的を達成するために、本発明による映像表示装置は、アナログ映像信号とピクセルクロックとが入力され、アナログ映像信号をピクセルクロックでサンプリングしてディジタル映像信号に変換する複数のアナログ−ディジタルコンバータと、変換したディジタル映像信号を表示する映像表示機器と、アナログ映像信号から導出した水平同期信号を用いてピクセルクロックを再生するＰＬＬとを備えたもので、水平同期信号のエッジ波形を３サンプリングクロック以上にわたって傾斜させた波形のスルーレート信号に変換する複数のスルーレート制御部と、複数のアナログ−ディジタルコンバータの入力側に接続され、複数のアナログ−ディジタルコンバータにアナログ映像信号またはスルーレート信号のいずれかを選択入力させる複数のセレクタと、複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号のエッジタイミングを数値化する数値算出部と、数値算出部で数値化したエッジタイミングをＰＬＬの基準位相として用いる手段を備える。
【００２５】
この場合、前記手段における複数のアナログ−ディジタルコンバータは、ＲＧＢ信号またはＹ／色差信号のアナログコンポーネント信号内の３つの映像信号にそれぞれ対応するアナログ−ディジタルコンバータであり、複数のスルーレート制御部は、傾斜させた波形の傾斜度を異にする２つのスルーレート制御部であり、複数のセレクタは、３つのアナログ−ディジタルコンバータの中の２つのアナログ−ディジタルコンバータの入力側に接続された２つのセレクタである第１構成手段を備える。
【００２６】
また、前記手段におけるアナログコンポーネント映像信号は、３つの映像信号で構成された中の１つの映像信号に同期信号が重畳しているアナログ映像信号であって、１つの映像信号の入力回路に同期信号を分離する同期分離回路を接続し、複数のスルーレート制御部の入力側にそれぞれアナログ映像信号から導出した同期信号または同期分離回路から分離した分離同期信号のいずれかを対応するスルーレート制御部に選択入力する第２の複数のセレクタを接続している第２構成手段を備える。
【００２７】
さらに、前記手段における複数のセレクタは、水平同期ゲート信号によってその選択状態が切替るもので、スルーレート信号における一方レベルの供給時点にスルーレート信号が選択され、スルーレート信号における他方レベルの供給時点にアナログ映像信号が選択されるように切替る第３構成手段を備える。
【００２８】
また、前記手段における数値算出部は、エッジタイミングを数値化する際に、複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号の傾斜部のサンプリング点を結んで線形近似した線形近似波形を求めた後、１つのサンプリング点の到来時間とその線形近似波形と予め設定した振幅レベルとが交差する時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いる第４構成手段を備える。
【００２９】
さらに、前記手段における数値算出部は、エッジタイミングを数値化する際に、複数のアナログ−ディジタルコンバータでディジタル変換したスルーレート信号の傾斜部のサンプリング点を結んで線形近似した線形近似波形を求め、その線形近似波形の傾斜角が既知であるとき、１つのサンプリング点の到来時間とその線形近似波形と交差する予め設定した振幅レベルとが交差する時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いる第５構成手段を備える。
【００３０】
また、前記手段における数値算出部は、傾斜させた波形の傾斜度を異にする２つのスルーレート制御部を用いているとき、エッジタイミングを数値化する際に、２つのアナログ−ディジタルコンバータでそれぞれディジタル変換した２つのスルーレート信号の傾斜部のサンプリング点を結んで線形近似した２つの線形近似波形を求め、それぞれ１つのサンプリング点の到来時間と２つの線形近似波形のレベル差が予め設定した振幅レベルになる時間とをピクセルクロックを基準とした相対位置時間として算出する手段を用いる第６構成手段を備える。
【００３１】
さらに、前記手段において、複数のセレクタと複数のアナログ−ディジタルコンバータとの間に、それぞれアナログ映像信号の直流レベルを設定する複数の直流レベル調整器及び／またはアナログ映像信号の信号利得を設定する複数のプログラマブルゲインアンプを接続している第７構成手段を備える。
【００３２】
前記第２の複数のセレクタは、同期信号処理部から出力される同期制御信号のレベルによって選択状態が切替るもので、前記同期分離回路から分離した分離同期信号が前記同期信号処理部に供給されている時点に前記同期制御信号が一方のレベルになって前記分離同期信号が選択され、それ以外の時点に前記同期制御信号が他方のレベルになって前記アナログ映像信号から導出した同期信号が選択されるように切替る第８構成手段を備える。
【発明の効果】
【００３３】
以上のように、本発明によれば、水平同期用ＰＬＬから導出される基準ピクセルクロックを位相制御する際に、外部から供給された水平同期信号のエッジタイミング領域に傾斜を持たせ、エッジタイミング領域の傾斜部分を用いてディジタル位相情報を検出し、検出したディジタル位相情報を水平同期用ＰＬＬに供給するようにしているので、水平同期用ＰＬＬの少なくとも一部をディジタル位相情報に基づいて動作するディジタル回路にすることが可能になり、水平同期用ＰＬＬの設計時のアルゴリズムの自由度を大幅に拡大することが可能になる。すなわち、水平同期用ＰＬＬの少なくとも一部をディジタル回路化したことによって、ループ安定度の確保、位相比較時におけるノイズ発生の除去、ループフィルタにおける外付け素子の廃止及び能動的な特性変更、電圧制御発振器の搭載数の削減、ジッタ低減のための処理、ランダムノイズの除去等をアナログ処理時に比べて簡単化することができる他に、ＬＳＩデバイスの設計の容易性や歩留まりの向上等が期待できるという効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
図１は、本発明の映像表示装置の第１の実施の形態に係るもので、その要部構成を示すブロック図である。
【００３６】
図１に示されるように、この映像表示装置は、Ｒ信号入力端子１Ｒと、Ｂ信号入力端子１Ｂと、Ｇ信号入力端子１Ｇと、２つのセレクタ（ＭＵＸ）２（１）、２（２）からなる第１セレクタ部２と、３つの直流クランプ回路（ＣＬＰ）３（１）、３（２）、３（３）からなる直流レベル調整部３と、３つのプルグラマブルゲインアンプ（ＰＧＡ）４（１）、４（２）、４（３）からなる利得調整部４と、３つのアナログ−ディジタルコンバータ（Ａ／Ｄ）５（１）、５（２）、５（３）からなる信号変換部（Ａ／Ｄ部）５と、映像処理部（ＶＰ）６と、水平同期信号算出部（ＨＣＡＬ）７と、表示駆動部（ＤＲＶ）８と、映像表示機器（ＤＰ）９と、システムクロック抽出部（ＳＹＣ）１０と、表示タイミング制御部（ＴＣ）１１と、遅延回路を含む水平同期用ＰＬＬ（ＨＰＬＬ）１２と、水平同期信号入力端子１３Ｈと、垂直同期信号入力端子１３Ｖと、第２セレクタ（ＭＵＸ）１４と、第３セレクタ（ＭＵＸ）１５と、第４セレクタ（ＭＵＸ）１６と、第５セレクタ（ＭＵＸ）１７と、第１スルーレートバッファ（ＳＲＢ）１８と、第２スルーレートバッファ（ＳＲＢ）１９と、水平同期ゲート（ＨＧ）２０と、同期処理部（ＳＹＣＰ）２１と、同期分離部（ＳＹＣＳ）２２と、インターフェイス（ＩＦ）２３とからなっている。そして、これらの構成要素は、図１に図示されるように相互接続されている。
【００３７】
なお、第１の実施の形態に係る映像表示装置は、アナログ映像信号として、Ｒ信号とＢ信号と同期信号が重畳されたＧ信号とからなるコンポーネント信号が供給される例を示すものであり、この例の外にも、後述するようなアナログ映像信号として、それぞれ独立したＲ信号とＢ信号とＧ信号とからなるコンポーネント信号が供給され、別途水平同期信号や垂直同期信号が供給される第２例や、アナログ映像信号として、Ｃｒ信号とＣｂ信号と同期信号が重畳されたＹ信号とからなるコンポーネント信号が供給される第３例や、第３例においてＹ信号に同期信号が重畳されておらず、別途水平同期信号や垂直同期信号が供給される第４例や、アナログ映像信号として、それぞれ独立したＰｂ信号とＰｒ信号とＹ信号とからなるコンポーネント信号が供給され、別途水平同期信号や垂直同期信号が供給される第５例等がある。
【００３８】
第１の実施の形態に係る映像表示装置において、遅延回路を含む水平同期用ＰＬＬ１２は、図１３に図示された既知の遅延回路を含む水平同期用ＰＬＬ５９と同様にピクセルクロック再生回路を構成し、ピクセルクロック再生回路における水平同期用ＰＬＬが基準ピクセルクロックを発生し、同再生回路における遅延回路がその基準ピクセルクロックに遅延量φを付与して形成したピクセルクロックを発生する。
【００３９】
Ｒ信号入力端子１Ｒ、Ｂ信号入力端子１Ｂ、Ｇ信号入力端子１Ｇにそれぞれ入力された３つの色のアナログ映像信号は、第１セレクタ部２のセレクタ２（１）においてＲ信号が、セレクタ２（２）においてＢ信号が選択されると、それぞれ直流レベル調整部３に供給され、３つの直流クランプ回路３（１）〜３（３）において直流レベルの調整が行われる。直流レベルが調整された３つの色のアナログ映像信号は、ＰＧＡ部４に供給され、３つのプルグラマブルゲインアンプ４（１）〜４（３）において信号増幅され、ピーク−ピーク（Ｐ−Ｐ）間レベルの調整が行われる。レベル調整された３つの色のアナログ映像信号は、遅延回路を含む水平同期用ＰＬＬ１２から供給されたピクセルクロックとともにＡ／Ｄ部５に供給され、３つのアナログ−ディジタルコンバータ５（１）〜５（３）においてピクセルクロックの立上がり時点に各々サンプリングされ、ディジタル映像信号に変換される。
【００４０】
変換されたディジタル映像信号は、映像処理部６及び水平同期信号算出部７に供給され、映像処理部６において、スケーリング等の処理やラインメモリによるシステムクロックへの乗換えが行われ、表示駆動部８に供給される。表示駆動部８は、供給されたディジタル映像信号に対して使用している映像表示機器９に則した信号処理、例えば、ガンマ補正、増幅、多相展開、交流反転等の各種の信号処理を行い、処理した表示用信号を映像表示機器９に供給する。映像表示機器９は、液晶ディスプレイやプラズマディスプレイのようなマトリクス構造の映像表示機器からなるもので、供給された表示用信号を所要の画像として表示させる。この際、表示タイミング制御部１１は、供給された水平同期信号とピクセルクロックに対応して映像表示機器９の映像表示タイミングを制御する。
【００４１】
ここで、図２及び図３は、遅延回路を含む水平同期用ＰＬＬ１２の構成の一例であって、その要部構成を示すブロック図である。そして、図２は、水平同期用ＰＬＬの一例を示し、図３は、遅延回路の一例を示している。
【００４２】
図２に示すように、水平同期用ＰＬＬは、位相周波数比較部（ＰＦＤ）１２（１）と、ループフィルタとなるローパスフィルタ（ＬＰＦ）１２（２）と、基準ピクセルクロックを発生する電圧制御発振器（ＶＣＯ）１２（３）と、基準ピクセルクロックを分周する分周器（ＤＩＶ）１２（４）とからなっている。また、図３に示すように、遅延回路は、基準ピクセルクロックの伝送路に従属接続された複数の遅延素子１２（５）、１２（５）、・・・と、複数の遅延素子１２（５）、１２（５）、・・・のいずれからの出力を選択するセレクタ１２（６）とからなっている。
【００４３】
前記構成による水平同期用ＰＬＬの動作は、次のとおりである。
【００４４】
位相周波数比較部１２（１）は、その第１入力端子（図示なし）に供給される水平同期信号（水平同期位置データ）とその第２入力端子（図示なし）に供給される分周器１２（４）の分周出力との位相及び周波数を比較し、それらの差に対応した電圧レベルの誤差電圧を出力する。位相周波数比較部１２（１）から出力された誤差電圧は、ローパスフィルタ１２（２）を通して不要な信号成分が除去され、電圧制御発振器１２（３）に供給される。電圧制御発振器１２（３）は、発振周波数（位相）が供給された誤差電圧に対応して制御されるもので、周波数（位相）制御された基準ピクセルクロックを発生する。電圧制御発振器１２（３）から発生した基準ピクセルクロックは、各部に供給されるとともに、分周器１２（４）にも供給される。
【００４５】
ここで、分周器２１（４）は、その逓倍比Ｎｄが外部設定されるもので、電圧制御発振器１２（３）の基準ピクセルクロックをカウントする。そして、そのカウントは、基準ピクセルクロックのカウント値が逓倍比Ｎｄになるまで行われ、カウント値が逓倍比Ｎｄに達すると分周器２１（４）から分周出力が発生し、この分周出力が位相周波数比較部１２（１）供給される。すなわち、電圧制御発振器１２（３）から出力される基準ピクセルクロックは、水平同期位置データの周波数を分周器１２（４）に設定した逓倍比Ｎｄ｛分周比＝（１／Ｎｄ）｝で逓倍したものである。この場合、分周器１２（４）に設定した逓倍比Ｎｄは、パソコン等の情報処理機器の内部ビデオクロックから水平同期信号を形成する際に用いる逓倍比と一致した既知の値であって、通常、この既知の値が設定される。
【００４６】
また、前記構成による遅延回路の動作は、次の通りである。
【００４７】
遅延回路は、その入力端子（図番なし）に水平同期用ＰＬＬの電圧制御発振器１２（３）から基準ピクセルクロックが供給されると、従属接続した複数の遅延素子１２（５）、１２（５）、・・・によって供給された基準ピクセルクロックの位相を順次遅延させる。このとき、セレクタ１２（６）を通して望ましい遅延量φを形成している遅延素子１２（５）の出力を選択し、選択した遅延素子１２（５）から遅延した基準ピクセルクロックを抽出すれば、遅延回路の出力端子（図番なし）に望ましい位相を持ったピクセルクロックを得ることができる。
【００４８】
次に、図４は、水平同期信号の急峻なエッジ波形を傾斜した波形のスルーレート信号に変換する第１及び第２スルーレートバッファ１８、１９の構成の一例を示すブロック図である。
【００４９】
図４に示されるように、スルーレートバッファは、水平同期信号入力端子Ｉ（Ｈ）と、制御イネーブル信号入力端子Ｉ（ＣＥ）と、スルーレート信号出力端子Ｏ（ＴＲ）と、イネーブル制御端子を持つ複数のインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎと、イネーブル制御端子を持たない２つのインバータＩ０、Ｉｃｅと、複数のオアゲートＯＲ１、ＯＲ２、ＯＲ３、・・・、ＯＲｎと、遅延量Ｗｄを有する複数の遅延ゲートＧＤ２、ＧＤ３、ＧＤ４、・・・、ＧＤｎと、（負荷抵抗＋負荷容量）ＲＬとからなっており、これらの構成要素は図４に図示されるように相互接続されている。
【００５０】
このスルーレートバッファは、電源と基準電位点の間にＰチャンネルトランジスタとＮチャンネルトランジスタが直列接続されたＣＭＯＳ構成のインバータを用いており、イネーブル制御端子を持たないインバータＩ０、Ｉｃｅは、入力信号の極性反転出力信号が得られ、イネーブル制御端子を持つインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎは、イネーブル信号がハイ（Ｈ）のときに入力信号の極性反転出力信号が得られ、イネーブル信号がロー（Ｌ）のときに高出力インピーダンス状態（Ｈｉ−Ｚ）になる。
【００５１】
また、図５は、図４に図示されたスルーレートバッファにおける各部波形の変化状態の一例を示すタイミングチャートである。
【００５２】
図４に図示のタイミングチャートにおいて、最上段波形（ａ）は水平同期信号入力端子Ｉ（Ｈ）に入力された水平同期信号Ｈｓｙｃ、２段目波形（ｂ）はインバータＩｃｅから出力される制御イネーブル信号ＣＥ１、３段目波形（ｃ）は入力された制御イネーブル信号ＣＥ、４段目波形（ｄ）は遅延ゲートＧＤ２から出力される制御イネーブル信号ＣＥ２、５段目波形（ｅ）は遅延ゲートＧＤ２から出力される制御イネーブル信号ＣＥ３、６段目波形（ｆ）はインバータＩ１の出力状態Ｉ１、７段目波形（ｇ）はインバータＩ２の出力状態Ｉ２、８段目波形（ｈ）はインバータＩ３の出力状態Ｉ３、最下段波形（ｉ）はスルーレート信号出力端子Ｏ（ＴＲ）から出力されるスルーレート信号ＴＲである。
【００５３】
図４に図示されたブロック構成図及び図５に図示されたタイミングチャートを併用してスルーレートバッファの動作について説明する。
【００５４】
水平同期信号入力端子Ｉ（Ｈ）に供給された水平同期信号Ｈｓｙｃは、インバータＩ０で極性反転された後、並列接続された複数のインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎに供給される。また、制御イネーブル信号入力端子Ｉ（ＣＥ）に供給された制御イネーブル信号ＣＥは、その一方がインバータＩｃｅで極性反転された後、複数のオアゲートＯＲ１、ＯＲ２、ＯＲ３、・・・、ＯＲｎに供給され、その他方が複数の遅延ゲートＧＤ２、ＧＤ３、ＧＤ４、・・・、ＧＤｎを通して順次遅延された後、複数のオアゲートＯＲ１、ＯＲ２、ＯＲ３、・・・、ＯＲｎに供給される。
【００５５】
この場合、図４（ａ）、（ｂ）に示すように、制御イネーブル信号ＣＥは、水平同期信号Ｈｓｙｃがロー（Ｌ）状態からハイ（Ｈ）状態に立上るタイミングに合わせてロー（Ｌ）状態からハイ（Ｈ）状態に変化し、スルーレートの遷移期間が経過した後でハイ（Ｈ）状態からロー（Ｌ）状態に変化する。そして、水平同期信号Ｈｓｙｃ及び制御イネーブル信号ＣＥが同時にハイ（Ｈ）状態になったとき、ハイ（Ｈ）状態の制御イネーブル信号ＣＥがオアゲートＯＲ１を通してインバータＩ１のイネーブル制御端子に供給されるので、インバータＩ１からハイ（Ｈ）状態の水平同期信号Ｈｓｙｃが出力され、負荷抵抗ＲＬが接続されたスルーレート信号出力端子Ｏ（ＴＲ）に供給される。このとき、他のインバータＩ２、Ｉ３、・・・、Ｉｎのイネーブル制御端子に供給される制御イネーブル信号ＣＥは、遅延ゲートＧＤ１、ＧＤ２、ＧＤ３、・・・、ＧＤｎによる制御イネーブル信号ＣＥのハイ（Ｈ）状態の到来の遅延によってハイ（Ｈ）状態になっておらず、他のインバータＩ２、Ｉ３、・・・、Ｉｎは高出力インピーダンス状態（Ｈｉ−Ｚ）になっている。
【００５６】
次に、前記時点からある時間が経過し、遅延ゲートＧＤ２の出力にハイ（Ｈ）状態の制御イネーブル信号ＣＥが発生すると、ハイ（Ｈ）状態の制御イネーブル信号ＣＥが２つのオアゲートＯＲ１、ＯＲ２を通して２つのインバータＩ１、Ｉ２のイネーブル制御端子に供給されるので、２つのインバータＩ１、Ｉ２からハイ（Ｈ）状態の水平同期信号Ｈｓｙｃが出力され、それぞれスルーレート信号出力端子Ｏ（ＴＲ）に供給される。同じように、前記時点からさらにある時間が経過し、遅延ゲートＧＤ３の出力にもハイ（Ｈ）状態の制御イネーブル信号ＣＥが発生すると、ハイ（Ｈ）状態の制御イネーブル信号ＣＥが３つのオアゲートＯＲ１、ＯＲ２、ＯＲ３を通して３つのインバータＩ１、Ｉ２、Ｉ３のイネーブル制御端子に供給されるので、３つのインバータＩ１、Ｉ２、Ｉ３からハイ（Ｈ）状態の水平同期信号Ｈｓｙｃが出力され、それぞれスルーレート信号出力端子Ｏ（ＴＲ）に供給される。そして、この後も前の場合と全く同じで、前の時点からある時間が経過する毎に、ハイ（Ｈ）状態の制御イネーブル信号ＣＥが供給されるインバータの数が増えてゆき、最終的にハイ（Ｈ）状態の制御イネーブル信号ＣＥが供給されるインバータの数が全数ｎになると、その時点で一旦その動作状態に固定される。
【００５７】
このような動作が行われたとき、スルーレート信号出力端子Ｏ（ＴＲ）に供給されるハイ（Ｈ）状態の水平同期信号Ｈｓｙｃは、最初、インバータＩ１から供給される出力だけであるが、次に、インバータＩ１、Ｉ２から供給される２つの出力の加算値となり、以後、インバータから供給される出力の加算数が順次１つづつ増えてゆき、最終的にインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎから供給される出力の加算値となる。そして、スルーレート信号出力端子Ｏ（ＴＲ）から出力されるスルーレート信号は、図４（ｉ）に示されるように、増大する傾斜波形を持ったものになり、スルーレートの傾斜は、複数のインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎの電流積算値と、複数の遅延ゲートＧＤ２、ＧＤ３、ＧＤ４、・・・、ＧＤｎのゲート遅延量Ｗｄと、負荷抵抗ＲＬの抵抗値とによって設定される。
【００５８】
次に、図６は、水平同期信号の急峻なエッジ波形を傾斜した波形のスルーレート信号に変換する第１及び第２スルーレートバッファ１８、１９の構成の他の例を示すブロック図である。
【００５９】
図６に示されるように、このスルーレートバッファは、水平同期信号入力端子Ｉ（Ｈ）と、制御イネーブル信号入力端子Ｉ（ＣＥ）と、スルーレート信号出力端子Ｏ（ＴＲ）と、イネーブル制御端子を持つ複数のインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎと、イネーブル制御端子を持たない２つのインバータＩ０、Ｉｃｅと、複数のオアゲートＯＲ１、ＯＲ２、ＯＲ３、・・・、ＯＲｎと、（負荷抵抗＋負荷容量）ＲＬとを備える点で、図４に示されたスルーレートバッファと同じであるが、その他に、複数の遅延ゲートが２つ置きに接続され、それ以外の遅延ゲートが省略されている点、複数のオアゲートＯＲ１、ＯＲ２、ＯＲ３、・・・、ＯＲｎの中の２つ置きのオアゲートＯＲ３、・・・、ＯＲｎの出力がアンドゲートＡＮＤ３、・・・、ＡＮＤｎを通して対応するインバータＩ３、・・・、Ｉｎのイネーブル制御端子に接続されている点、アンドゲートＡＮＤ３、・・・、ＡＮＤｎにＳＲ信号入力端子Ｉ（ＳＲ）からＳＲ信号が供給されている点において図４に示されたスルーレートバッファと異なっている。
【００６０】
このスルーレートバッファの動作は、基本的に図４に示されたスルーレートバッファの動作と同じであるが、ＳＲ信号がハイ（Ｈ）状態になると、複数のインバータＩ１、Ｉ２、Ｉ３、・・・、Ｉｎが２段づつ順次駆動されるようになり、スルーレート信号の傾きを急峻にすることができるものである。このスルーレートバッファを用いると、図１３に図示されるようにピクセル周波数が広範囲に分布しているので、傾斜部分のサンプリング点の数を調節できるようになる。
【００６１】
次に、第１の実施の形態における映像表示装置において、水平同期信号を得る手段について説明する。
【００６２】
この第１の実施の形態は、水平同期信号がＧ信号に重畳している例を示すもので、Ｇ信号を重畳した水平同期信号は、Ｇ信号入力端子１Ｇから同期分離部２２に供給されると、Ｇ信号の中の水平同期信号が分離される。分離された水平同期信号（以下、これを分離水平同期信号という）は、第２セレクタ１４及び第３セレクタ１５に供給されるが、このとき、第２セレクタ１４及び第３セレクタ１５は、分離水平同期信号を選択して第１スルーレートバッファ１８及び第２スルーレートバッファ１９に供給するように切替られており、第１スルーレートバッファ１８及び第２スルーレートバッファ１９には分離水平同期信号が供給される。この他に、分離水平同期信号は同期処理部２１にも供給され、同期処理部２１はこの分離水平同期信号の供給に基いて第２セレクタ１４及び第３セレクタ１５を分離水平同期信号の選択に切替る同期制御信号を発生する。
【００６３】
第１スルーレートバッファ１８から出力された第１スルーレート信号は、Ｒ信号入力端子１Ｒに供給されたＲ信号とともに第１セレクタ部２のセレクタ２（１）に供給され、第２スルーレートバッファ１９から出力された第２スルーレート信号は、Ｂ信号入力端子１Ｂに供給されたＢ信号とともに第１セレクタ部２のセレクタ２（２）に供給される。セレクタ２（１）及びセレクタ２（２）は、水平同期ゲート２０から出力される水平同期ゲート信号によって切替られるもので、第１スルーレート信号及び第２スルーレート信号が出力されている期間は、それらを選択するように、第１スルーレート信号及び第２スルーレート信号が出力されていない期間は、Ｒ信号及びＢ信号を選択するように時分割的に切替られる。
【００６４】
ここで、図７は、水平同期信号とアナログ映像信号（例えばＲ信号）とスルーレート信号（例えば第１スルーレート信号）と水平同期ゲート信号との時間関係を示すタイミングチャートである。
【００６５】
図７に図示のタイミングチャートにおいて、最上段波形（ａ）はＲ信号であるアナログ映像信号、２段目波形（ｂ）は水平同期ゲート信号、３段目波形（ｃ）は水平同期信号、４段目波形（ｄ）はアナログ−ディジタルコンバータ５（１）への入力信号を示している。
【００６６】
図７に示されるように、時間ｔ１から時間ｔ４の間、水平同期ゲート信号がハ，イ（Ｈ）状態になり、それ以外の時間に水平同期ゲート信号がロー（Ｌ）状態になる。また、時間ｔ１の後の時間ｔ２から時間ｔ４の前の時間ｔ３の間、水平同期信号がハイ（Ｈ）状態になり、それ以外の時間に水平同期信号がロー（Ｌ）状態になる。そして、水平同期ゲート信号がロー（Ｌ）状態のときにセレクタ２（１）がＲ信号を選択し、水平同期ゲート信号がハイ（Ｈ）状態のときにセレクタ２（１）が第１スルーレート信号を選択する。このため、アナログ−ディジタルコンバータ５（１）への入力信号は、時間ｔ１になる前の期間と時間ｔ４になった後の期間がＲ信号になり、時間ｔ１から時間ｔ４までの期間が第１スルーレート信号になる。
【００６７】
図８は、アナログ−ディジタルコンバータに入力されるアナログ信号のレンジ状態の一例を示す模式図であって、左側の信号波形は入力信号であり、右側の信号波形はアナログ−ディジタルコンバータに入力されるアナログ信号の量子化レンジである。
【００６８】
図８に図示されるアナログ映像信号（ＳＯＧ）は、水平同期信号が重畳されたＧ信号ＳＯＧ（Ｓｙｎｃ  Ｏｎ  Ｇｒｅｅｎ）を示すもので、その振幅は最大１Ｖ（ｐ−ｐ）であり、映像信号レベルによって直流レベルが変動するものである。なお、水平同期信号が重畳していないアナログ映像信号（Ｒ信号及びＢ信号）の場合も水平同期信号の有無を除けば同じ信号波形になっている。また、スルーレート信号は水平同期信号のエッジ部に傾斜が付与されたもので、振幅は３Ｖ（ｐ−ｐ）である。ＡＤＣの量子化レンジの最大値（Ｍａｘ）と最小値（Ｍｉｎ）は、図７の右側に示すような範囲に規定され、入力信号が量子化レンジの約９５％の範囲内に収まるように、ビデオプロセッサ６から出力される制御信号によって、直流レベル調整部３のクランプレベルと利得調整部４の信号利得の自動制御が行われている。
【００６９】
ここで、水平同期信号算出部７で行われる水平同期信号の位置を算出する手段について説明する。
【００７０】
図９は、水平同期信号算出部７で行われる水平同期信号の位置を算出する第１の手段を示すもので、水平同期信号算出器７に入力されたスルーレート信号波形を図示の○印のサンプリング点でサンプリングすることにより離散データを形成したものである。図９における横軸方向の点線列は、サンプリングクロック周期、いわゆるピクセルクロック周期を示す。一般に、ディジタルオシロスコープ上に、サンプリングした信号エッジ波形を正確に表示するには、サンプリング点が７点あればよいとされており、少なくてもサンプリング点が５点程度なければ、原信号波形に対する信号歪みが大きくなる。
【００７１】
図９に図示の例においては、スルーレート信号波形の傾斜した立上り領域を８つの点でサンプリングしている。この８つの点の中で、信号波形が線形に近い状態で連なっている中心部分の４つの点を直線で結んで線形近似を行い、位置検出に使用する。通常、線形近似されるサンプリング点は、少なくても２つの点があれば線形近似が可能であるが、この例では、スルーレート信号波形の円弧部分を含めて最低３つの点のサンプリング点によって線形近似を行っている。スルーレート信号波形が線形に近い部分、この例ではスルーレート信号波形レベルの１／２の部分に第１スレッシュレベル（ＴＨ１）を設定している。この例では、スルーレート信号、すなわち水平同期信号の相対位置時間は、第１スレッシュレベルとスルーレート信号波形の線形近似線との交差点から算出できる。また、スルーレート信号、すなわち水平同期信号の絶対位置時間は、番号Ｐｎのピクセルクロックが到来してから前記交差点が到来するまでの経過時間Ｔ１によって設定される。
【００７２】
次に、図１０は、水平同期信号算出部７で行われる水平同期信号の位置を算出する第２の手段に係るものである。
【００７３】
この例は、図１に図示された第１スルーレートバッファ１８と第２スルーレートバッファ１９におけるスルーレートが異なっている例を示すもので、水平同期信号算出器７に入力されたスルーレート信号波形は、第１スルーレートバッファ１８からのスルーレート信号（曲線ａ）と第２スルーレートバッファ１９からのスルーレート信号（曲線ｂ）からなっている。そして、この２つのスルーレート信号波形について前述のような線形近似を行い、これら２つの線形近似線の差分が予め定めた第２スレッシュレベル（ＴＨ２）に一致したときの時間（この時間をＴとする）を、スルーレート信号、すなわち水平同期信号の相対位置時間として算出する。また、スルーレート信号、すなわち水平同期信号の絶対位置時間は、番号Ｐｎのピクセルクロックが到来してから前記交差点が到来するまでの経過時間Ｔ３によって設定される。
【００７４】
次いで、図１１は、水平同期信号算出部７で行われる水平同期信号の位置を算出する第３の手段に係るものである。
【００７５】
この例は、用いられるスルーレート信号波形が第１の手段で用いているスルーレート信号波形と同じものであるが、そのスルーレート信号波形の線形近似線の傾斜角θが既知である場合に用いられる例である。いま、番号Ｐｎのピクセルクロックが到来したときのサンプリングデータのレベルをＬｅｖ１、予め定めた第３スレッシュレベル（ＴＨ３）のレベルをＬｅｖ２、番号Ｐｎのピクセルクロックが到来してから線形近似線が第３スレッシュレベルに交差するまでの経過時間をＴ３とすると、下記の関係式、
ｔａｎθ＝（Ｌｅｖ２−Ｌｅｖ１）／Ｔ３  が成立する。
【００７６】
この式で、θ、Ｌｅｖ２、Ｌｅｖ１がそれぞれ判明しているので、スルーレート信号、すなわち水平同期信号の相対位置時間は、経過時間Ｔ３を求めることにより算出することができる。また、スルーレート信号、すなわち水平同期信号の絶対位置時間は、番号Ｐｎのピクセルクロックが到来してから前記交差点が到来するまでの経過時間Ｔ３によって設定される。
【００７７】
続いて、図１２は、本発明の映像表示装置の第２の実施の形態に係るもので、その要部構成を示すブロック図であリ、アナログ映像信号として、それぞれ独立したＲ信号とＢ信号とＧ信号とからなるコンポーネント信号が供給され、別途水平同期信号や垂直同期信号が供給される例を示すものである。
【００７８】
図１２に示されるように、第２の実施の形態による映像表示装置（以下、これを前者という）は、第１の実施の形態による映像表示装置（以下、これを後者という）とを比べると、前者が第１セレクタ部２に３つのセレクタ２（１）、２（２）、２（３）を備えているのに対して後者が第１セレクタ部２に２つのセレクタ２（１）、２（２）を備えている点、前者が第２セレクタ１４及び第３セレクタ１５を備えていないのに対して後者が第２セレクタ１４及び第３セレクタ１５を備えている点、前者が第１スルーレートバッファ１８と第２スルーレートバッファ１９と第３スルーレートバッファ２４とを備えているのに対して後者が第１スルーレートバッファ１８と第２スルーレートバッファ１９とを備えている点、及び、前者が同期分離部２２を備えていないのに対して後者が同期分離部２２を備えている点において、構成上の相違がある。なお、図１２において図１に図示された構成要素と同じ構成要素については同じ符号を付けている。
【００７９】
かかる構成を有する第２の実施の形態による映像表示装置の動作は、第１の実施の形態による映像表示装置の動作と比べると、水平同期信号を同期分離部２２から抽出した水平同期信号を用いてスルーレート信号を形成する代わりに、水平同期信号入力端子１３Ｈに供給された水平同期信号を用いてスルーレート信号を形成する点で異なっているが、その他の動作については殆ど変わりがない。このため、第２の実施の形態による映像表示装置の動作については、これ以上の説明は省略する。
【図面の簡単な説明】
【００８０】
【図１】本発明の映像表示装置の第１の実施の形態に係るもので、その要部構成を示すブロック図である。
【図２】遅延回路を含む水平同期用ＰＬＬにおける水平同期用ＰＬＬの構成の一例であって、その要部を示すブロック図である。
【図３】遅延回路を含む水平同期用ＰＬＬにおける遅延回路の一例であって、その要部を示すブロック図である。
【図４】水平同期信号の急峻なエッジ波形を傾斜した波形のスルーレート信号に変換するスルーレートバッファの構成の一例を示すブロック図である。
【図５】図４に図示されたスルーレートバッファにおける各部波形の変化状態の一例を示すタイミングチャートである。
【図６】水平同期信号の急峻なエッジ波形を傾斜した波形のスルーレート信号に変換するスルーレートバッファの構成の他の例を示すブロック図である。
【図７】水平同期信号とアナログ映像信号とスルーレート信号と水平同期ゲート信号との時間関係を示すタイミングチャートである。
【図８】アナログ−ディジタルコンバータに入力されるアナログ信号のレンジ状態の一例を示す模式図である。
【図９】水平同期信号算出部で行われる水平同期信号の位置を算出する第１の手段に係るものである。
【図１０】水平同期信号算出部で行われる水平同期信号の位置を算出する第２の手段に係るものである。
【図１１】水平同期信号算出部で行われる水平同期信号の位置を算出する第３の手段に係るものである。
【図１２】本発明の映像表示装置の第２の実施の形態に係るもので、その要部構成を示すブロック図である。
【図１３】既知の映像表示装置の一例であって、その要部構成を示すブロック図である。
【図１４】パソコン等の情報処理機器におけるディスプレイフォーマットを一覧表にしたものである。
【符号の説明】
【００８１】
１Ｒ  Ｒ信号入力端子
１Ｂ  Ｂ信号入力端子
１Ｇ  Ｇ信号入力端子
２  第１セレクタ部
２（１）、２（２）、２（３）  セレクタ（ＭＵＸ）
３  直流レベル調整部
３（１）、３（２）、３（３）  直流クランプ回路（ＣＬＰ）
４  利得調整部
４（１）、４（２）、４（３）  プルグラマブルゲインアンプ（ＰＧＡ）
５  信号変換部
５（１）、５（２）、５（３）  アナログ−ディジタルコンバータ（Ａ／Ｄ）
６  映像処理部（ＶＰ）
７  水平同期信号算出部（ＨＣＡＬ）
８  表示駆動部（ＤＲＶ）
９  映像表示機器（ＤＰ）
１０  システムクロック抽出部（ＳＹＣ）
１１  表示タイミング制御部（ＴＣ）
１２  遅延回路を含む水平同期用ＰＬＬ（ＨＰＬＬ）
１３Ｈ  水平同期信号入力端子
１３Ｖ  垂直同期信号入力端子
１４  第２セレクタ（ＭＵＸ）
１５  第３セレクタ（ＭＵＸ）
１６  第４セレクタ（ＭＵＸ）
１７  第５セレクタ（ＭＵＸ）
１８  第１スルーレートバッファ（ＴＲＢ）
１９  第２スルーレートバッファ（ＴＲＢ）
２０  水平同期ゲート（ＨＧ）
２１  同期処理部（ＳＹＣＰ）
２２  同期分離部（ＳＹＣＳ）
２３  インターフェイス（ＩＦ）
２４  第３スルーレートバッファ（ＴＲＢ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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