(57)【特許請求の範囲】
【請求項１】
信号を出力する出力回路、前記信号を入力する入力回路、および前記出力回路と前記入力回路を接続し、一部にループを含む配線を備える第１のチップと、
少なくとも一部が前記ループ状配線に対向する位置に配置された非接触信号受信部と、前記ループ状配線と前記非接触信号受信部間の電磁誘導によって前記信号を受信し、前記信号の動作をトレースするトレース部を搭載する第２のチップを備えることを特徴とする半導体装置。
【請求項２】
前記非接触信号受信部は、受信インダクタである請求項１記載の半導体装置。
【請求項３】
前記第１のチップはデータ処理を行うチップである請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２のチップへの電源供給が前記１のチップまたは前記２のチップ、もしくはその両方を介さないで行われることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２のチップを前記第１のチップまたは前記第３のチップ、もしくは前記第１のチップと前記第３のチップの両方が封入されたパッケージとは別個のパッケージに封入されていることを特徴とする請求項１ないし請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセッサを搭載したシステムのデバッグに使用されるトレース機能に関し、プロセッサと同一パッケージ内にトレース機能を有するチップを搭載した半導体装置に関する。
【背景技術】
【０００２】
プロセッサを搭載したシステムで動作するアプリケーションソフトウェアの開発においてバグが発生したとき、ブレークポイントとステップ実行を用いて、命令の内容やメモリ、レジスタ内容の検証を行うことが基本的なバグ対処法の１つである。しかしながら、アプリケーションソフトウェアとハードウェアとの間に予想外に発生したバグなどは、前術した手法により対処することはできない。これはステップ実行ではハードウェアの実使用環境の再現ができず、プロセッサの単なる起動、停止、ステップ実行を繰り返しても、問題が現れないことが多いためである。特に、ある特定の命令実行時に発生する電源の揺らぎやノイズなどが原因で発生する不具合はステップ実行では発見することはできず、プロセッサを含んだシステムが、フルスピードで動作しているときにだけ起こったりする。そのため実使用環境に近い状態、または実使用環境と同様の状態において、デバッグを行う必要が出てきた。【０００３】
その解決方法の１つとしてシステム内のプロセッサを取り外し、代わりにエミュレータＩＣＥを実装する。このＩＣＥはプロセッサと同様の機能を持ちつつ、処理を行った命令やデータアドレス、データなどの情報の監視が可能である。【０００４】
しかしながら、製作するシステムに搭載するプロセッサごとに、プロセッサ機能を有するエミュレータを作らなくてはならず、開発コスト、開発時間などの問題があった。
そこで、ＩＣＥの監視機能を持つトレース機構をプロセッサチップにするようになった。【０００５】
プロセッサ搭載システムは、プロセッサチップと記憶メモリＲＡＭで構成されている。またプロセッサチップはプロセッサコアとデバッグインターフェースと周辺回路とを含む。さらに、デバッグインターフェースは、外部インターフェースとトレース機構とを含む。
プロセッサコアは命令をフェッチして実行することにより、ＲＡＭなどに格納されたデータを読み出し、そのデータに処理を行った後にＲＡＭにデータを格納するといった処理を繰り返す。【０００６】
トレース機構はプロセッサコアの動作を監視しており、コアの内部信号やメモリアクセス履歴、メモリデータなどの情報を外部インターフェースを介してシステム外に転送している。この情報を、アプリケーションソフトウェアのデバッグに利用している。【０００７】
さらにプロセッサの高速化、高機能化が進むと、システムＬＳＩと呼ばれるシステム自体を１つのチップ上に搭載されるようになる。回路規模が小規模であったりすると各チップのピンからプロセッサの動作やメモリのデータなどのトレースが可能であったが、システムＬＳＩになるとピンからではプロセッサコアの状態のトレースが困難となる。これは、ピンからでは、プロセッサコア内の情報にアクセスすることができなくなるためである。【０００８】
また、プロセッサの処理能力向上のために、プロセッサチップの中にキャッシュメモリが搭載されるようになると、ソフトウェアのデバッグには、前述したプロセッサコア−ＲＡＭ間の情報のみならず、プロセッサコア−キャッシュ間のデータのやり取りもトレースしなければならない。このプロセッサ−キャッシュ間のデータのやり取りは、プロセッサ−ＲＡＭ間のデータのやり取りよりも高速でデータ量も多い。そのバンド幅はプロセッサコアの動作速度の１００倍弱にもなる。そのためトレースしなければならない量も高速かつ大容量となる。そのため前述のプロセッサコア−ＲＡＭ間のトレースを行うトレース機構よりも、高速かつ大容量のトレースを行うＥＴＭが用いられている。【０００９】
さらにプロセッサコアの動作速度が速くなると、トレースのために必要な回路規模が大きくなり、ＥＴＭの占有面積の拡大が生産コスト等の観点から大きな問題となっており、デバッグの困難さを認識しつつもコスト的な観点より、ＥＴＭを搭載しないことも起きている。【００１０】
通常、このトレース機構やＥＴＭはアプリケーションソフトウェアのデバッグ時にしか利用しないものであり、ソフトウェア完成後の量産システムでは、動作しておらず、不必要なものである。一般的にトレース機構やＥＴＭはプロセッサコアと同一チップ上に形成されるため、トレース機構がプロセッサチップに占有する分だけチップコストの増大を招いていた。【００１１】
その解決策として、特許文献１（特開２００４−１０２３３１号公報）に開示される技術では、トレース機構をプロセッサチップとは別個のトレースチップとして製造し、ワイヤボンドやフリップチップ実装などを利用して、ＳＩＰ（System in Package）化することを提案している。【００１２】
特許文献１に開示される技術を利用してトレース機構を別個のチップにした場合の半導体装置の断面図を図１Ａに示す。【００１３】
図１Ａに示したように、量産品システムにはトレースチップ１０を含ませないことで、従来のトレース機構を含んだプロセッサチップを用いたシステムに比べてコストを下げることが可能となるとしている。
【特許文献１】特開２００４−１０２３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、システムＬＳＩやプロセッサにキャッシュが搭載されトレースにＥＴＭのように大きなバンド幅が要求されるような場合には、ワイヤボンドを用いてトレース機構を別チップにしてＳＩＰ化することはできない。ワイヤボンドを用いた接続では、必要なバンド幅を確保できないためである。【００１５】
また、図１Ｂに示したように、プロセッサチップ１からメモリチップ１３にデータを移動させようとしたとき、１度トレースチップ１０を経由してから移動する。そのため、遅延時間が生じ、量産品のシステムと異なってしまう。【００１６】
また、図１Ｃに示したように、プロセッサコアチップとトレースチップをワイヤボンドよりも広いバンド幅を持つフリップチップ実装を利用して接続すれば、バンド幅に関する問題は解決するが、メモリチップ１３への電源供給はトレースチップ１０を介して行われているので、トレース実行時と通常の使用環境が異なってしまい、正確なデバッグを行えなくなってしまう。この問題を解決のために、各チップの電源に電源安定回路などを付加することで、電源の揺らぎの影響の低減が可能となるが、その分だけチップ面積の増大、生産コストの増大につながる。【００１７】
上記理由により、プロセッサを搭載した情報処理システムにおいてアプリケーションソフトウェアのデバッグ時に、高速に動作するプロセッサコアのトレース機構をプロセッサチップと別のチップにし、プロセッサコアの処理やデータの流れをトレースするのは困難であった。【００１８】
本発明は上記問題を解決するためになされたものであり、第１の目的は、量産品と同じチップを搭載したシステムを用いて、チップのトレースを行うことが可能な集積回路装置を提供することである。【００１９】
第２の目的は、量産品にデバッグ用の回路を付加しなくてもトレースを行うことが可能な集積回路装置を提供することである。【００２０】
第３の目的は、トレースを行うプロセッサの動作周波数が高速になったとしても、プロセッサのトレースを行うことが可能な集積回路装置を提供することである。【００２１】
第４の目的は、量産品の動作環境とほぼ同様の動作環境でデバッグ用のトレース信号の獲得が可能な半導体装置を提供することである。
【課題を解決するための手段】
【００２２】
本発明の半導体装置は、信号を出力する出力回路、前記信号を入力する入力回路、および前記出力回路と前記入力回路を接続し、一部にループを含む配線を備える第１のチップと、
少なくとも一部が前記ループ状配線に対向する位置に配置された非接触信号受信部と、前記ループ状配線と前記非接触信号受信部間の電磁誘導によって前記信号を受信し、前記信号の動作をトレースするトレース部を搭載する第２のチップを備える。
この場合、前記非接触信号受信部は、受信インダクタであるとしてもよい。
また、前記第１のチップはデータ処理を行うチップであるとしてもよい。
また、前記第２のチップへの電源供給が前記１のチップまたは前記２のチップ、もしくはその両方を介さないで行われることとしてもよい。
また、前記第２のチップを前記第１のチップまたは前記第３のチップ、もしくは前記第１のチップと前記第３のチップの両方が封入されたパッケージとは別個のパッケージに封入されていることとしてもよい。
【００２３】
第１のチップの監視に必要なデータは、第１のチップと第２のチップの間の電磁誘導を用いた信号伝送によって獲得する。【００２４】
第１のチップと第２のチップは別個に構成されるので、量産品に第２のチップを搭載しないようにすれば、量産品にデバッグ用の回路が付加されなくなり、チップ面積の削減により製造コストの削減が可能となる。また、第２のチップは、量産品に搭載される第１のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となる。さらに、第１のチップと第２のチップは機械的に接続していないので、量産品の動作状況とほぼ同様の状況でのトレースが可能である。【００２５】
第１のチップおよび第２のチップの監視に必要なデータは、第１のチップ及び第３のチップと第２のチップの間の電磁誘導を用いた信号伝送によって獲得する。
第１のチップ及び第３のチップと第２のチップは別個に構成されるので上記と同様の効果が得られる。また、第２のチップは、量産品に搭載される第１のチップ及び第３のチップを用いてトレースを行うので、量産品とほぼ同じ半導体装置を用いたトレースが可能となる。また、第１のチップと第３のチップの間の信号伝送は、量産品と同じなので、量産品とほぼ同じ動作環境でトレースが可能である。さらに、第１のチップと第２のチップは機械的に接続していないので、量産品の動作状況とほぼ同様の状況でのトレースが可能である。
【００２６】
前記ループ状の配線によって電磁誘導による信号伝送が可能となるので、第１のチップ及び第３のチップには、トレース用の回路の付加がまったくないため、量産品の生産コストの低減が可能である。また、トレース時に量産品のシステムに対する影響が極めて低く、効率的なデバッグが可能である。
【００２８】
第２のチップへの独立した電源供給が可能となるので、第２のチップの動作の有無による影響が第１のチップおよび第３のチップに及ばないので、量産品の動作環境とほぼ同じ状況でトレースが可能である。【００３０】
量産品のシステムそのものに対して、パッケージ封入された第２のチップを重ねることでトレース情報の取得が可能であるので、量産品の動作環境と同様の環境でのトレースが可能である。
【図面の簡単な説明】
【００３８】
【図１Ａ】従来例の構成を示す断面図である。
【図１Ｂ】従来例の構成を示す断面図である。
【図１Ｃ】従来例の構成を示す断面図である。
【図２Ａ】図２Ａはデバッグを行わない量産品となるシステムに用いられるＳＩＰの半導体装置の断面図である。
【図２Ｂ】図２Ｂは、トレースチップ１０を実装した後のＳＩＰ構成の半導体装置の断面図である。
【図２Ｃ】プロセッサチップ１とフレーム６間の接続をはんだボール１５を用いたフリップチップ実装を行った場合の例を示す図である。
【図３】プロセッサコア１内の構成を概念的に示すブロック図である。
【図４Ａ】無線信号伝送機構送信回路１２ＡＴＸの回路図である。
【図４Ｂ】受信回路１２ＢＲＸの回路図である。
【図４Ｃ】無線信号伝送機構送信回路１２ＡＴＸ、受信回路１２ＢＲＸの動作を示す波形図である。
【図５】第２の実施例を示す図である。
【図６Ａ】トレースチップを含まない量産チップの断面図である。
【図６Ｂ】トレースチップ１０を搭載したときの断面図である。
【図７】非接触信号伝送機構（送信）１２Ａの代替手段を示す図である。
【図８】受信コイル６と受信回路７の回路図の一例を示す図である。
【図９】回路１の出力が電圧モードの際のループ５に流れる電流、及び、受信コイル６に発生する信号、及び、受信回路７の受信結果を示す図である。
【図１０】回路１の出力が電流モードの際の結果を示す図である。
【図１１】チップ間の信号通信に貫通電極を利用した半導体装置を示す図である。
【符号の説明】
【００３９】
１    プロセッサチップ
２    プロセッサコア
３    基板
４    キャッシュ
５    ピン
６    フレーム
７    パッド
８    ワイヤ
９    モールド
１２Ａ    非接触信号通信機構（送信）
１２Ｂ    非接触信号通信機構（受信）
【発明を実施するための最良の形態】
【００４０】
（第１の実施の形態）
図２は本発明の第１の実施の形態を示す模式的断面図である。本実施の形態における集積回路装置は、ＳＩＰ（System in Package）構成を有し、半導体装置内部にトレースチップを設けて、内部でトレースを行うものである。【００４１】
図２Ａはデバッグを行わない量産品となるシステムに用いられるＳＩＰの半導体装置の断面図である。図２Ａが示すように量産品にはプロセッサチップ２のみであり、トレースに必要な回路の付加がない。この半導体装置は、モールド９内に設けられたプロセッサチップとパッケージの外部入出力用のピン５及びパッド７を複数有するフレーム６とを含む。【００４２】
プロセッサチップ１は基板３上に形成されたプロセッサコア２とキャッシュ４とプロセッサコア２とキャッシュ４間のトレースに必要な情報をトレースチップ１０に送信する非接触通信機構（送信）１２Ａとパッド７を含む。プロセッサチップ１へのデータの入出力や制御信号、電源供給などはワイヤ８とパッド７、ピン５を介して行う。【００４３】
図２Ｂは、トレースチップ１０を実装した後のＳＩＰ構成の半導体装置の断面図である。【００４４】
プロセッサチップ１の上部にトレースチップ１０を設ける。トレースチップはトレース機構１１と非接触信号通信機構（受信）１２Ｂ、パッド７を含む。トレース機構１１はトレース信号を作成する機能と外部インターフェースが含まれる。トレースチップの実装位置は、非接触信号通信機構１２Ａ、１２Ｂが重なるようにすると効率がいい。この通信機構により、トレースチップにプロセッサチップのトレースに必要な情報が伝送される。この情報よりトレース機構１１がトレース情報を作成する。トレースチップ１０が得たトレース情報はワイヤ８とパッド７、ピン５を用いてチップ外への入出力を行う。ソフトウェアのデバッグは、そのトレース情報を解析することにより可能となる。【００４５】
また、トレースチップ１０への電源はプロセッサチップ１の電源とは別のピン５から供給される。プロセッサチップ１の電源とトレースチップ１０の電源は分離されているので、プロセッサチップ１の電源の動作環境は、トレース時であってもトレースチップ１０を搭載していない量産品とあまり変わらない。【００４６】
第１の実施例はプロセッサチップ１からトレースチップ１０への信号伝送のみを想定したが、トレースチップ１０からプロセッサチップ１への信号伝送も可能である。その際は、トレースチップ１０に非接触信号通信機構（送信）１２Ａを、プロセッサチップ１に非接触信号通信機構（受信）１２Ｂを搭載することで実現できる。【００４７】
図２Ｂでは、プロセッサチップ１とフレーム６はワイヤ８で接続を行っていた。そこで、図２Ｃにプロセッサチップ１とフレーム６間の接続をはんだボール１５を用いたフリップチップ実装を行った場合の例を示す。フリップチップ実装を行った場合、プロセッサチップ１とトレースチップ１０はそれぞれの基板３を間に挟んではいるが、電磁誘導を利用した信号通信は非接触での信号通信が可能であるので、トレースを実現することができる。【００４８】
図３はプロセッサコア１内の構成を概念的に示すブロック図である。例としてトレースする情報をプロセッサコア２からキャッシュ４へのデータ、データが格納されるアドレス、プロセッサコアの制御信号としている。各情報は、非接触信号通信機構１２Ａによってトレースチップに送られる。【００４９】
この非接触信号通信機構１２Ａはスイッチ１２ＡＳＷと送信器１２ＡＴＸと送信コイル１２ＡＬを含む。【００５０】
デバッグ用のトレース信号を作成するとき、スイッチ１２ＡＳＷを短絡させ、送信器１２ＡＴＸに信号を入力する。送信器１２ＡＴＸは入力データに合わせて、送信コイル１２ＡＬに電流信号を送ることで、トレースチップ１０に信号伝送を行っている。【００５１】
図４Ａは無線信号伝送機構送信回路１２ＡＴＸの回路図、図４Ｂは受信回路１２ＢＲＸの回路図、図４Ｃはその動作を示す波形図である。図４Ａ中の送信コイル４０６は、図３中の送信コイル１２ＡＬと同一のものであることを示している。また、受信回路１２ＢＲＸは、非接触信号通信機構（受信）１２Ｂに含まれるものである。【００５２】
（第２の実施の形態）
図５に第２の実施例を示す。第１の実施例では半導体装置はＳＩＰ構造をとっていた。第２の実施例では、ＰｏＰ（Package on Package）構造の場合を示す。本実施例の半導体装置は、プロセッサチップ１を含んだパッケージとトレースチップ１０を含んだパッケージで構成される。量産品のシステムを製作した後、デバッグが必要となった場合、トレースチップ１０を含んだパッケージを量産システムの上に実装するだけで、デバッグのためのトレース信号の獲得が可能となる。【００５３】
（第３の実施の形態）
次に第３の実施例を示す。第１の実施例では、半導体装置はプロセッサチップ１のみの構成であったが、第３の実施例は、プロセッサチップ１とメモリチップ１３で構成されるシステムである。図６Ａはトレースチップを含まない量産チップの断面図である。プロセッサチップ１とメモリチップ１３はパッド７とワイヤ８を用いて接続し、信号のやり取りを行う。【００５４】
図６Ｂはトレースチップ１０を搭載したときの断面図である。図６Ｂに示すようにトレースチップ１０はプロセッサチップ１とメモリチップ１３の間に実装する。トレースチップ１０とプロセッサチップ１とメモリチップ１３の接続は第１の実施例と同様に、非接触信号通信機構１２Ａ、１２Ｂを用いて行う。【００５５】
図５に示すように、トレース信号は量産品のデータパスにほとんど影響を与えずに取得することが可能となっている。【００５６】
前記実施例において、非接触信号伝送装置（送信）１２Ａを付加することでトレースチップ１０にトレースに必要な情報を伝送していた。第４の実施例として、非接触信号伝送機構（送信）１２Ａの代替手段を図７に示す。プロセッサコア２とキャッシュ４を接続する配線の１部をループ状にすることによりインダクタを形成し、そのインダクタとトレースチップ１０上に形成した非接触信号通信機構（受信）１２Ｂとの電磁誘導に利用する。このような構成にすると、プロセッサチップ１は新たな回路の付加がまったくなく、また、トレース信号作成時と通常の信号処理の状態がまったく同一となるため、非常に効果的なデバッグを行うことが可能となる。【００５７】
プロセッサコア２とキャッシュ４の間のデータが電圧モードで送信されているとき、図９に示すように、送信データの受信が可能となり、信号伝送が正しくおこわなれていることがわかる。【００５８】
また、データが電流モードで送信されているとき、図４Ｃと同様の波形が得られ、信号伝送が正しく行われる。【００５９】
（第４の実施の形態）
図７は本発明の第１の実施の形態を示す断面図である。本実施の形態における半導体装置は、ＳＩＰ（System in Package）構成を有し、信号処理を行う回路１と処理結果が入力される回路２と回路１と回路２を接続する配線４を含む。回路間を接続する配線には１つ以上のループ５が含まれる。回路１の処理結果を受け取るもう１つのチップ２はチップ１の上部に実装され、チップ１上に形成されたループ５とチップ２上に形成された受信コイル６は、ほぼ同じ位置に形成される。【００６０】
回路１の処理結果が配線４に入力されると、配線の内部状態が変化し、配線４、及び、ループ５に電流が流れる。そのとき、ループ５と受信コイル６の間で、電磁誘導が発生し、その磁束の変化によって、第２のチップへの電磁誘導を引き起こし、第２のチップで電磁誘導によって生じた信号を観測することにより、第１のチップからの信号を伝送することが可能となる。【００６１】
また、この信号伝送をチップ１の内部状態の監視に用いることも可能である。ここで、図８に受信コイル６と受信回路７の回路図の一例を示す。また、図９に回路１の出力が電圧モードの際のループ５に流れる電流、及び、受信コイル６に発生する信号、及び、受信回路７の受信結果を示す。さらに、図２０に回路１の出力が電流モードの際の結果であり、図４Ｃと同様な結果を示す。【００６２】
図９及び、図２０が示すように、回路１の処理結果をチップ２の受信回路７が受信しており、信号伝送、及び、チップ１の内部状態の監視が可能であることがわかる。【００６３】
本実施の形態によれば、一のチップからの信号を同一チップのみではなく、他のチップへも伝送することができる。さらに一のチップから複数の他のチップに同時に伝送することも可能となる。従来においては、他のチップへの信号伝送にはワイヤボンドを用いるしかなく、そのために大きな面積的な犠牲を払う必要があったが、本実施の形態によれば回路間の信号伝送に用いるコイルをそのまま利用すること、さらにはそのコイルを上下方向に重ねることで複数の他のチップへの信号伝送が実現できる。
また回路間の信号伝送に用いるコイルのみではなく、チップ間の信号伝送に用いるコイルでも同様の効果を得ることができる。【００６４】
次に、プロセッサチップ１とトレースチップ１０の間の信号伝送方法の代替手段を挙げる。【００６５】
これまでは電磁誘導を利用した信号伝送を利用してきたが、この方法に限るものではなく、積層されたチップ間での信号伝送を用いることが可能である。【００６６】
第４の実施例として、チップ間の信号通信に貫通電極を利用した半導体装置を図２１に示す。貫通電極１６とは、チップ基板を貫通する穴をあけ、その穴を導電性の物質で埋めチップ表面からチップ裏面への電気伝送路を形成する技術である。複数のチップ間で形成された電気伝送路同士を接続することで、信号伝送を可能にする。また、貫通電極以外にも電極間の容量性結合を用いた信号伝送技術の利用でもかまわない。
【図１Ａ】
0004735869.tif 000002
【図１Ｂ】
0004735869.tif 000003
【図１Ｃ】
0004735869.tif 000004
【図２Ａ】
0004735869.tif 000005
【図２Ｂ】
0004735869.tif 000006
【図２Ｃ】
0004735869.tif 000007
【図３】
0004735869.tif 000008
【図４Ａ】
0004735869.tif 000009
【図４Ｂ】
0004735869.tif 000010
【図４Ｃ】
0004735869.tif 000011
【図５】
0004735869.tif 000012
【図６Ａ】
0004735869.tif 000013
【図６Ｂ】
0004735869.tif 000014
【図７】
0004735869.tif 000015
【図８】
0004735869.tif 000016
【図９】
0004735869.tif 000017
【図１０】
0004735869.tif 000018
【図１１】
0004735869.tif 000019