(57)【特許請求の範囲】
【請求項１】
データ信号と、該データ信号のサンプリングのタイミングを規定するストローブ信号の接続先回路からの入力と前記接続先回路への出力を行い、前記データ信号と前記ストローブ信号間の位相関係が、入力と出力とで互いに異なる仕様のインタフェース回路であって、
前記データ信号と前記ストローブ信号とを出力する側に、
入力される位相切替制御信号に基づき、出力するデータ信号と出力するストローブ信号の少なくとも１方の位相シフト量を可変させ、前記出力するデータ信号とストローブ信号間の位相差を切替制御する第１の回路を備え、
前記データ信号と前記ストローブ信号とを入力する側に、
前記位相切替制御信号に基づき、入力されたデータ信号と入力されたストローブ信号の少なくとも１方の位相シフト量を可変させ、前記入力されたデータ信号とストローブ信号間の位相差を切替制御する第２の回路を備え、
前記第１及び第２の回路により、ループバックテストによる前記出力側のテスト及び／又は前記入力側のテストと、通常動作のそれぞれに対応して、データ信号と前記ストローブ信号の位相差を調整する、ことを特徴とするインタフェース回路
【請求項２】
データ信号と、該データ信号のサンプリングのタイミングを規定するストローブ信号の接続先回路からの入力と前記接続先回路への出力を行い、前記データ信号と前記ストローブ信号の位相関係が入力と出力とで互いに異なる仕様のインタフェース回路であって、
前記データ信号と前記ストローブ信号とを出力する出力側回路が、
入力される位相切替制御信号に基づき、少なくとも２つの位相シフト量の中から１つを選択して前記データ信号を位相シフトさせ、前記ストローブ信号を予め定められた位相シフト量にて位相シフトさせる第１の位相シフト回路を備え、
前記データ信号と前記ストローブ信号とを入力する入力側回路が、
前記位相切替制御信号に基づき、少なくとも２つの位相シフト量の中から１つを選択して、入力された前記ストローブ信号を位相シフトさせる第２の位相シフト回路と、
前記第２の位相シフト回路から出力されるストローブ信号に応答して、入力されたデータ信号をサンプリングするサンプリング回路と、
を備え、
前記第１及び第２の位相シフト回路により、ループバックテストによる前記出力側のテスト及び／又は前記入力側のテストと、通常動作のそれぞれに対応して、データ信号と前記ストローブ信号の位相差を調整する、ことを特徴とするインタフェース回路
【請求項３】
前記第１及び第２の位相シフト回路は、
通常動作のライト及びリード時は、前記データ信号とストローブ信号の出力及び入力の予め定められた位相関係に対応して規定される位相シフト量をそれぞれ選択し、
テスト時には、テスト内容に対応して前記位相切替制御信号で指定される位相シフト量を選択し、前記出力側回路からのデータ信号とストローブ信号の前記入力側回路へのループバックにより、前記入力側回路におけるデータ信号とストローブ信号の位相関係が正しく動作するか、及び／又は、前記出力側回路におけるデータ信号とストローブ信号の位相関係が正しく動作するかを検証できるようにした、ことを特徴とする請求項２記載のインタフェース回路。
【請求項４】
通常動作のライト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号との間の位相が予め定められた第１の値となるように前記データ信号を位相シフトし、
通常動作のリード時に、前記入力側回路において、前記第２の位相シフト回路は、入力された前記ストローブ信号を前記第１の値で位相シフトして前記サンプリング回路に出力し、
前記入力側回路のテスト時には、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相を同一の位相とし、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し、前記第２の位相シフト回路は、前記ストローブ信号を前記第１の値で位相シフトして前記サンプリング回路に出力する、ことを特徴とする請求項２記載のインタフェース回路。
【請求項５】
前記出力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号間の位相を前記第１の値とし、前記入力側回路において、前記第２の位相シフト回路は、入力された前記ストローブ信号の位相シフト量を零とする、ことを特徴とする請求項２又は４記載のインタフェース回路。
【請求項６】
前記データ信号と前記ストローブ信号は、ＤＤＲ  ＳＤＲＡＭのデータ信号とデータ信号ストローブ信号であり、
通常動作のライト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相差が９０度となるように設定し、
通常動作のリード時に、前記入力側回路において、前記第２の位相シフト回路は、入力されたストローブ信号の位相を９０度位相シフトさせて前記サンプリング回路に出力し、
前記入力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相を同一の位相とし、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し、前記第２の位相シフト回路は、前記入力されたストローブ信号を９０度位相シフトさせる、ことを特徴とする請求項２記載のインタフェース回路。
【請求項７】
前記出力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相差が９０度となるように設定し、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し、前記第２の位相シフト回路は、入力された前記ストローブ信号の位相シフトを零とする、ことを特徴とする請求項２又は６記載のインタフェース回路。
【請求項８】
前記第１及び第２の位相シフト回路の少なくとも１つは、遅延同期ループ回路よりなる、ことを特徴とする請求項２記載のインタフェース回路。
【請求項９】
テストパタンを生成するパタン生成回路を備え、テスト時には、前記パタン生成回路からのテストパタンが、前記データ信号として位相シフトされ、前記出力側回路から前記入力側回路にループバックされ、
前記入力側回路の前記サンプリング回路でサンプルされたデータを入力し、期待値パタンと比較する照合回路を備えている、ことを特徴とする請求項２記載のインタフェース回路。
【請求項１０】
請求項１乃至９のいずれか一に記載のインタフェース回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、信号と該信号をサンプリングするストローブ信号の位相が出力と入力で異なるインタフェースの高速テストに好適な構成に関する。
【背景技術】
【０００２】
ＤＤＲ(Double Data Rate)  ＳＤＲＡＭ(Synchronous DRAM)は、外部クロックの立ち上がりエッジと立ち下がりエッジを用いて２倍の周波数でデータの入出力を行うため、ＳＤＲ(Single Data Rate)  ＳＤＲＡＭよりも確定データの幅が短くなる。ＤＤＲ  ＳＤＲＡＭでは、コントローラ側からＤＲＡＭのレシーバへのデータの転送のタイミング、ＤＲＡＭからコントローラのレシーバに対してデータを転送するタイミングを知らせるため、双方向のデータストローブ信号ＤＱＳが用いられる。すなわち、このデータストローブ信号ＤＱＳは、リード／ライト時のデータの入出力の動作の基準クロックとして用いられている。
【０００３】
リード時には、ＤＤＲ  ＳＤＲＡＭ内のＤＬＬ(Delay Lock Loop；同期遅延ループ）回路や内部制御により、図３に示すように、ＤＤＲ  ＳＤＲＡＭからのデータストローブ信号ＤＱＳのエッジとリードデータＤＱのエッジは一致する（クロック信号ＣＫ、／ＣＫのエッジとほぼ一致する）。このため、不図示のインタフェース（コントローラ）は、ＤＤＲ  ＳＤＲＡＭからリードデータＤＱ、データストローブ信号ＤＱＳを受け取った場合、データストローブ信号ＤＱＳをリードデータＤＱの中央までコントローラ内部の位相シフト回路で遅らせてサンプルする（特許文献１参照）。なお、図３において、クロック信号ＣＫ、／ＣＫの１周期（３６０度）に対して、データストローブ信号ＤＱＳのエッジ間の位相は１８０度となり、リード時には、インタフェース回路（コントローラ）では、データストローブ信号ＤＱＳを９０度位相シフトしてリードデータＤＱをサンプルすることになる。
【０００４】
また、ライト時には、図３に示すように、不図示のインタフェース（コントローラ）側からＤＤＲ  ＳＤＲＡＭに対して供給されるＤＱＳの立ち上がりと立ち下がりエッジは、ライトデータＤＱの中央に位置している。図３に示すように、ＤＱに対してＤＱＳの位相は９０度遅れてＤＤＲ  ＳＤＲＡＭに供給される。ＤＤＲ  ＳＤＲＡＭのレシーバは、ＤＱＳの立ち上がりと立ち下がり遷移を基準に、データを取り込む。
【０００５】
図４に、従来のＤＤＲ  ＳＤＲＡＭのインタフェースにおける、データＤＱ、データストローブ信号ＤＱＳの出力側と入力側の回路構成の概略を示す。図４を参照すると、出力側において、位相シフト回路２０’は、データＤＱをクロック信号ＣＬＫ（インタフェースに供給される同期用のクロック信号であり、ＤＤＲ  ＳＤＲＡＭにも供給される）に対して９０度位相シフトして出力し、データストローブ信号ＤＱＳを該クロックＣＬＫに対して１８０度位相シフトして出力し、ラッチ回路１２、１３は、位相シフト回路２０’からのクロックでＤＱ、ＤＱＳをそれぞれラッチし、出力バッファ１４、１５を介して、出力端子にそれぞれ出力する。これにより、不図示のＤＤＲ  ＳＤＲＡＭのレシーバにおけるセットアップタイム／ホールドタイムを確保している。
【０００６】
入力側では、ＤＤＲ  ＳＤＲＡＭからリードデータＤＱとデータストローブ信号ＤＱＳが同一タイミングで出力されるため、ＤＤＲ  ＳＤＲＡＭから出力されるリードデータＤＱとデータストローブ信号ＤＱＳを入力バッファ１６、１７でそれぞれ受け、このうちデータストローブ信号ＤＱＳは、位相シフト回路３０’にて９０度位相シフトさせて出力し、サンプリング回路４０は、入力バッファ１６からのリードデータＤＱを、位相シフト回路３０’から出力される９０度位相シフトしたデータストローブ信号でサンプリングする（特許文献１参照）。これにより、サンプリング回路４０のセットアップタイム／ホールドタイムを確保している。
【０００７】
図４に示したインタフェースにおいて、例えば出力機能（ＤＤＲ  ＳＤＲＡＭへライトデータとデータストローブ信号ＤＱＳを、９０度、１８０度位相にて出力する回路系統）のテスト時には、出力信号をテスタ（ATE;  Automatic  Test  Equipment）で期待値と照合する。また、インタフェースの入力機能（ＤＤＲ  ＳＤＲＡＭからのリードデータとデータストローブ信号ＤＱＳを受け取りデータストローブ信号ＤＱＳを９０度位相シフトしてリードデータをサンプルする回路系統）のテスト時は、テスタより信号を入力し、正常に動作することを確認する。
【０００８】
なお、インタフェースは、例えばＦＢ(Fully Buffered)−ＤＩＭＭ(Dual Inline Memory Module)等のＤＩＭＭに搭載され、ＤＩＭＭ上のＤＲＡＭとデータの受け渡しを行い、チップ内部にデータをバッファし、後続のＤＩＭＭのＡＭＢ又はメモリコントローラとの間でポイントツーポイントでデータを送受するＡＭＢ(Advanced Memory Buffer)等へ適用される。
【０００９】
【特許文献１】特開２００５−７８５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図４を参照して説明したように、高速ＤＤＲ  ＳＤＲＡＭ用のインタフェースの出力機能及び入力機能のテストを行う場合、高速テスタを必要とする。高速のテスタは高価であり、テストコストの増大を招く、という課題がある。そして、テストコストの増大は製品コストの上昇につながる。
【００１１】
上記したインタフェースをテストするにあたり、高速テスタのかわりに、例えば量産試験用の低速テスタでテストするため、自己ループバックテストの適用が考えられる。しかしながら、ＤＤＲ  ＳＤＲＡＭ及びそのインタフェースにおいては、データＤＱとデータストローブ信号ＤＱＳ間の位相が入力と出力で異なるため、インタフェースの出力バッファからのＤＱ、ＤＱＳの出力を、インタフェースのＤＱとＤＱＳの入力バッファにそれぞれ折り返しループバック試験を行うことはできないことがわかる。
【００１２】
例えば図４において、出力側の位相シフト回路２０’で９０度、１８０度、それぞれ位相シフトし出力バッファ１４、１５から出力されたＤＱ、ＤＱＳを入力バッファ１６、１７に折り返し入力し、位相シフト回路３０’でＤＱＳを９０度位相シフトしてＤＱをサンプルすると、結果として、入力側では、ＤＱを１８０度位相シフトしたＤＱＳでサンプルすることになり、ＤＱとＤＱＳのエッジが重なり、丁度ＤＱの変化点をサンプルすることになる（ＤＱのエッジとＤＱＳのエッジが重なる）。このように、ループバック試験では、インタフェースの出力機能及び入力機能のテストを正しく行うことができない、という課題がある。
【課題を解決するための手段】
【００１３】
本願で開示される発明は、上記課題を解決するため概略以下の構成とされる。
【００１４】
本発明の１つのアスペクト（側面）に係る回路は、データ信号と、該データ信号のサンプリングのタイミングを規定するストローブ信号の入力と出力を行い、前記データ信号と前記ストローブ信号間の位相関係が、入力と出力とで異なる仕様のインタフェース回路であって、前記データ信号と前記ストローブ信号を出力する側の回路が、入力される位相切替制御信号に基づき、出力するデータ信号と出力するストローブ信号の少なくとも１方の位相シフト量を可変させ、前記出力するデータ信号とストローブ信号間の位相差を切替制御する回路を備え、前記データ信号と前記ストローブ信号を入力する側が、前記位相切替制御信号に基づき、入力されたデータ信号と入力されたストローブ信号の少なくとも１方の位相シフト量を可変させ、前記入力されたデータ信号とストローブ信号間の位相差を切替制御する回路を備えている。
【００１５】
本発明の他のアスペクトに係る回路は、前記データ信号と前記ストローブ信号を出力する出力側回路が、入力される位相切替制御信号に基づき、少なくとも２つの位相シフト量の中から１つを選択して前記データ信号を位相シフトさせ、前記ストローブ信号を予め定められた位相シフト量にて位相シフトさせる第１の位相シフト回路を備えている。また、前記データ信号と前記ストローブ信号を入力する入力側回路が、前記位相切替制御信号に基づき、少なくとも２つの位相シフト量の中から１つを選択して、入力された前記ストローブ信号を位相シフトさせる第２の位相シフト回路と、前記第２の位相シフト回路から出力されるストローブ信号に応答して、入力されたデータ信号をサンプリングするサンプリング回路と、を備えている。
【００１６】
本発明に係るインタフェース回路において、前記第１及び第２の位相シフト回路は、通常動作時は、前記データ信号とストローブ信号の出力及び入力の位相関係に対応して２つの位相シフト量の一方をそれぞれ選択し、テスト時には、前記位相切替制御信号で指定される位相シフト量を選択し、前記出力側回路からのデータ信号とストローブ信号の前記入力側回路へのループバックにより、前記入力側回路におけるデータ信号とストローブ信号の位相関係が正しく動作するか、及び／又は、出力側回路におけるデータ信号とストローブ信号の位相関係が正しく動作するかを検証できるようにしている。
【００１７】
本発明に係るインタフェース回路において、通常動作時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号との間の位相が予め定められた第１の値となるように前記データ信号を位相シフトし、前記入力側回路において、前記第２の位相シフト回路は、前記ストローブ信号を前記第１の値で位相シフトし、
前記入力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相を同一の位相とし、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し、前記第２の位相シフト回路は、前記ストローブ信号を前記第１の値で位相シフトして前記サンプリング回路に出力する、構成としてもよい。
【００１８】
本発明に係るインタフェース回路において、前記出力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号間の位相を前記第１の値とし、前記入力側回路において、前記第２の位相シフト回路は、前記ストローブ信号の位相シフトを零とする、構成としてもよい。
【００１９】
本発明に係るインタフェース回路において、前記データ信号と前記ストローブ信号は、ＤＤＲ  ＳＤＲＡＭのデータ信号ＤＱとデータストローブ信号ＤＱＳとしてもよい。この場合、通常動作時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相差が９０度となるように設定し、前記入力側回路において、前記第２の位相シフト回路は、入力されたストローブ信号の位相を９０度位相シフトさせて前記サンプリング回路に出力し、前記入力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相を同一の位相とし、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し、前記第２の位相シフト回路において、前記入力されたストローブ信号を９０度位相シフトさせる、構成としてもよい。
【００２０】
本発明に係るインタフェース回路において、前記出力側回路のテスト時に、前記出力側回路において、前記第１の位相シフト回路は、前記データ信号と前記ストローブ信号の位相差が９０度となるように設定し、前記入力側回路において、前記出力側回路から出力された同一位相のデータ信号とストローブ信号を入力し前記第２の位相シフト回路は、入力された前記ストローブ信号の位相シフトを零とする。
【発明の効果】
【００２１】
本発明によれば、ＤＤＲ  ＳＤＲＡＭのインタフェース等のように、データと該データをサンプリングするためのストローブ信号の位相関係が入力と出力で異なるインタフェースにおいて、入力と出力のデータとストローブ信号の位相を調整することで、ループバック試験を可能としている。
【発明を実施するための最良の形態】
【００２２】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。図１は、本発明の一実施の形態の構成を示す図である。図１を参照すると、本発明の一実施の形態に係る回路は、不図示のＤＤＲ  ＳＤＲＡＭとデータの受け渡しを行うインタフェース回路であり、データＤＱ、データストローブ信号ＤＱＳの出力側において、位相シフト回路２０は、制御回路１０からの位相切替制御信号に基づき、出力データＤＱのサンプリングクロックの位相シフト量を９０度又は１８０度に切替える機能を具備する。
【００２３】
例えばＤＤＲ  ＳＤＲＡＭへのデータ出力時には、位相シフト回路２０は、出力データＤＱのサンプリングクロックの位相シフト量を９０度とし、データストローブ信号ＤＱＳのサンプリングクロックの位相シフト量を１８０度とし、ＤＱＳをＤＱよりも９０度遅らせる。
【００２４】
ループバックテストによる出力側の機能テスト時にも、位相シフト回路２０は、出力データＤＱのサンプリングクロックの位相シフト量を９０度とする。位相シフト回路２０において、データストローブ信号ＤＱＳのサンプリングクロックの位相シフト量は１８０度固定とされる。これにより、ＤＱＳをＤＱよりも９０度遅らせる。
【００２５】
ループバックテストによる入力側機能テスト時には、位相シフト回路２０は、出力データＤＱのサンプリングクロックの位相シフト量を１８０度とする。位相シフト回路２０において、データストローブ信号ＤＱＳのサンプリングクロックの位相シフト量は１８０度とされる。これにより、同一位相のＤＱ、ＤＱＳを出力する。
【００２６】
また、入力側において、位相シフト回路３０は、制御回路１０からの位相切替制御信号に基づき、入力バッファ１７に入力されたデータストローブ信号ＤＱＳに対して９０度位相シフトと０度（位相シフト無し）とを切替制御する。
【００２７】
例えば、通常動作時には、位相シフト回路３０は、ＤＤＲ  ＳＲＤＡＭからのデータストローブ信号ＤＱＳを９０度位相シフトしてサンプリング回路４０に出力する。また、ループバックによる入力側の機能テスト時に、出力側から同一位相のＤＱ、ＤＱＳが出力され、これらをそれぞれ入力バッファ１６、１７で受ける場合、位相シフト回路３０はＤＱＳを９０度位相シフトしてサンプリング回路４０に出力する。
【００２８】
ループバックによる出力側の機能テストにおいて、ＤＱと、ＤＱよりも９０度位相を遅らせたＤＱＳが出力側から出力される場合、これらをそれぞれ入力バッファ１６、１７で受け、位相シフト回路３０では、データストローブ信号ＤＱＳの位相シフト量を０としてサンプリング回路４０に出力する。
【００２９】
なお、特に制限されないが、制御回路１０は、パタンデータを生成するパタンジェネレータと、ループバックで入力したパタンデータを期待値と比較するチェッカを有し、ループバックによるセルフテストを行うＢＩＳＴ(Built-In Self Test)回路として構成してもよい。
【００３０】
また、特に制限されないが、図１において、ラッチ回路１２、１３に入力されるデータ信号ＤＱ、データストローブ信号ＤＱＳは、インタフェースが接続する不図示のメモリコントローラ（不図示のＣＰＵの制御を受ける）より供給されるものとする。あるいは、ラッチ回路１２、１３に入力されるＤＱ、ＤＱＳを、テスト時に、制御回路１０から出力するようにしてもよい。
【００３１】
入力側の機能テストについて説明する。入力側の位相シフト回路３０、サンプリング回路４０等をテストするために、出力側の位相シフト回路２０において、データ信号ＤＱとデータストローブ信号ＤＱＳの位相をそろえて出力する。この場合、データ信号ＤＱのサンプリング用クロックを１８０度位相シフトさせ、データストローブ信号ＤＱＳと同一位相として出力する。ラッチ回路１２、１３は、データ信号ＤＱ、データストローブ信号ＤＱＳを、それぞれ、位相シフト回路２０からの同一位相のサンプリングクロック（入力クロックからともに１８０度位相がシフトされている）でサンプルし、同相のデータ信号ＤＱとデータストローブ信号ＤＱＳとは、出力バッファ１４と出力バッファ１５から、それぞれ入力側に折り返されて入力バッファ１６と入力バッファ１７とにそれぞれ入力され、データストローブ信号ＤＱＳは位相シフト回路３０にて９０度位相シフトされ、該９０度位相シフトしたデータストローブ信号ＤＱＳを用いてサンプリング回路４０にて、出力バッファ１６からのデータ信号ＤＱがサンプルされる。
【００３２】
次に、出力側の機能テストについて説明する。出力側機能をテストするために、制御回路１０は、入力側のデータストローブ信号ＤＱＳの位相シフトをしないように、位相シフト回路３０を制御する。位相シフト回路３０での位相シフト量は０度とされる。
【００３３】
出力側の位相シフト回路２０は、データサンプリングクロックの位相シフト量を９０度に設定し、データストローブ信号ＤＱＳの位相シフト量は１８０度固定とされていることから、データ信号ＤＱに対し予め９０度位相をシフトされたデータストローブ信号ＤＱＳが出力バッファ１５から出力される。出力バッファ１４と出力バッファ１５からそれぞれ出力されたデータ信号ＤＱとデータストローブ信号ＤＱＳは、それぞれ、入力バッファ１６と入力バッファ１７に入力される。入力バッファ１７から出力されるデータストローブ信号ＤＱＳは位相シフト回路３０に入力されるが、その位相はシフトされずに、サンプリング回路４０に出力される。サンプリング回路４０では、ループバックされたデータ信号ＤＱを、出力側の位相シフト回路２０であらかじめ９０度位相シフトされたデータストローブ信号ＤＱＳに応答してサンプルする。
【００３４】
このように、本発明においては、位相シフト回路３０に、位相シフトさせないモードを追加し、入力側または出力側の位相機能のループバックテストを可能としている。このため、ＤＤＲのように、入力と出力でデータとストローブが異なる位相のインタフェースのテストにおいて、安価な低速テスタで、高速ループバック試験を行うことができる。以下実施例に即して説明する。
【実施例】
【００３５】
図２は、本発明の一実施例の半導体装置の構成を示す図であり、ＤＤＲ  ＳＤＲＡＭのインタフェース回路におけるＤＱ、ＤＱＳの出力側と入力側の構成が示されている。図２において、回路内に搭載されるＢＩＳＴ(Built-In Self Test)回路１００は、擬似ランダムバイナリシーケンスを生成するＰＲＢＳ(Pseudo Random Bit Sequence)発生回路（パタン・ジェネレータ）１０１と、ループバックで出力バッファから入力バッファに折り返し入力されたパタンを期待値パタンと比較するＰＲＢＳ期待値照合回路（チェッカ）１０２を備え、ＰＲＢＳ発生回路１０１とＰＲＢＳ期待値照合回路１０２とで、ループバックパスの検証を行う。
【００３６】
半導体装置の内部ロジックからのデータと、ＰＲＢＳ発生回路１０１からのパタンデータを受けるセレクタ１１１は、通常動作時は、半導体装置の内部ロジックからのデータを選択し、テスト時に、ＰＲＢＳ発生回路１０１からのパタンを選択する。
【００３７】
出力側において、ＷＤＬＬ(Write Delay Lock Loop)１２０は、システムクロック信号ｃｌｋ（「コアクロック」ともいう）を入力し（図３のＤＤＲ  ＳＤＲＡＭのクロックＣＫはシステムクロック信号ｃｌｋに同期している）、ＢＩＳＴ回路１００からの位相切替制御信号を受け、データＤＱとデータストローブ信号ＤＱＳのサンプリングクロックの位相を制御する。さらに、ＷＤＬＬ１２０からのクロック信号に応答して、セレクタ１１１から出力されるデータ信号をサンプルするラッチ回路１１２と、ラッチ回路１１２の出力を入力してデータ信号の入出力端子（ＤＱ）１０５に出力する出力バッファ１１４と、ＷＤＬＬ１２０から出力されるクロック信号に応答してデータストローブ信号ＤＱＳをサンプルするラッチ回路１１３と、ラッチ回路１１３の出力を入力してデータストローブ信号の入出力端子（ＤＱＳ）１０６に出力する出力バッファ１１５と、を備えている。なお、ラッチ回路１１３に入力されるデータストローブ信号ＤＱＳは、通常動作時は、図示されない、コントローラ側から供給されるが、テスト時には、ＢＩＳＴ回路１００で生成して供給するようにセレクタ（不図示）で切替制御する構成としてもよい。
【００３８】
入力側は、出力バッファ１１４の出力と端子１０５に入力端が接続された入力バッファ１１６と、出力バッファ１１５の出力と端子１０６に入力端が接続された入力バッファ１１７と、入力バッファ１１７の出力を入力するＲＤＬＬ(Read Delay Lock Loop)１３０と、入力バッファ１１６の出力をＲＤＬＬ１３０の出力クロックでサンプルするリードＦＩＦＯ(First In First Out)１４０と、クロックｃｌｋを入力とし，基本位相調整信号を生成するＭＤＬＬ(Master Delay Lock Loop)１５０と、を備えている。
【００３９】
なお、本実施例においては、図１の位相シフト回路２０、３０として、ＷＤＬＬ１２０、ＲＤＬＬ１３０のＤＬＬ回路を用いている。本実施例で用いられるＤＬＬ回路は、位相遅延量が選択可能な任意の公知の回路構成を用いることができ、例えば、出力信号の遅延時間が可変の遅延回路と、出力信号を帰還入力し遅延回路への入力信号との位相を比較する位相比較器と、位相比較器での位相比較結果に基づき出力信号と入力信号の位相が所定の関係（例えば９０度、１８０度、あるいは遅延無し）となるように、遅延回路の出力タップを選択する等、出力信号の遅延を可変に制御する選択制御回路を備えて構成される。クロックの位相を所望の値に設定できる回路であれば、位相インタポレータ等、任意の回路構成を用いることができる。
【００４０】
ＲＤＬＬ１３０は、ＢＩＳＴ回路１００からの位相切替制御信号に基づき、位相９０度／０度の切替を行う。ＲＤＬＬ１３０の加算器（Ａｄｄｅｒ）は、ＭＤＬＬ１５０からの基本位相調整信号（ＲＤＬＬに入力される基準クロック）と、装置外部から設定入力されるＲＤＬＬ位相微調信号（微調整のための信号）とを加算し、加算結果に基づき、位相シフト量を同期制御する。位相シフト量が０の場合、ＲＤＬＬは、入力される信号と同一位相の信号を出力するように帰還制御する。
【００４１】
ＷＤＬＬ１２０の加算器（Ａｄｄｅｒ）は、ＷＤＬＬ位相微調信号（ＷＤＬＬに入力される基準クロック）と、基本位相調整信号を加算する。
【００４２】
図２を参照して、本実施例の動作を説明する。まず、通常動作について説明する。
【００４３】
通常動作のライト時、セレクタ１１１は、内部ロジックからのデータを選択する。ＷＤＬＬ１２０は、データサンプル用のクロックとして９０度位相シフトして出力する。ＷＤＬＬ１２０は、ＤＱＳサンプル用のクロックとして１８０度位相シフトして出力する。通常動作時に、書込みデータ信号ＤＱと、この書込みデータ信号ＤＱに対して、９０度位相シフトしたデータストローブ信号ＤＱＳがＤＤＲ  ＳＤＲＡＭに供給される。
【００４４】
また、通常動作のリード時、ＤＤＲ  ＳＤＲＡＭから、同相のデータ信号（リードデータ）ＤＱと、データストローブ信号ＤＱＳが、入力バッファ１１６と入力バッファ１１７にそれぞれ入力される。ＲＤＬＬ１３０は、入力バッファ１１７から出力されたデータストローブ信号ＤＱＳを９０度位相シフトして出力し、リードＦＩＦＯ１４０は、ＲＤＬＬ１３０からのデータストローブ信号をサンプリングクロックとしてリードデータをサンプルする。サンプルされたデータは、コントローラ（不図示）を介してＣＰＵ（不図示）に供給される。
【００４５】
次に、ＢＩＳＴ回路１００によるループバックテストの動作について説明する。
【００４６】
入力側の機能テストを行う場合、入力側のＲＤＬＬ１３０の９０度シフト機能、リードＦＩＦＯ１４０の機能をテストするために、ＢＩＳＴ１００は、位相切替制御信号を、ＷＤＬＬ１２０に出力し、ＷＤＬＬ１２０は、データＤＱとデータストローブ信号ＤＱＳの位相を揃えて出力するようにを制御する。
【００４７】
具体的には、ＷＤＬＬ１２０において、ＤＱＳの位相を１８０度（クロックに対して１８０度）、ＤＱの位相を１８０度とする。そして、ＢＩＳＴ回路１００は、位相切替制御信号を、ＲＤＬＬ１３０に供給し、ＲＤＬＬ１３０の位相シフトを９０度とする。同相のＤＱ／ＤＱＳは、出力バッファ１１４、１１５からそれぞれ入力バッファ１１６、１１７に入力され、ＲＤＬＬ１３０でＤＱＳを９０度シフトしたクロックでリードＦＩＦＯ１４０にサンプルされる。リードＦＩＦＯ１４０からのデータを受け取ったＰＲＢＳ期待値照合回路１０２は、期待値パタンと比較し、一致する場合、正常（Ｐａｓｓ）を出力する。
【００４８】
また、出力側の機能テストを行う場合、ＢＩＳＴ回路１００は、位相切替制御信号をＲＤＬＬ１３０に出力し、ＲＤＬＬ１３０の位相シフトを０度として、入力バッファ１１７からのデータストローブ信号ＤＱＳの位相をシフトしないようにする。出力側であらかじめ、データ信号ＤＱに対し９０度位相をシフトされたデータストローブ信号ＤＱＳが、入力側にループバックされ、リードＦＩＦＯ１４０にサンプルされる。
【００４９】
なお、上記実施例で説明したＤＱ、ＤＱＳの位相シフト量の出力側と入力側での切り替えはあくまで一例を示したものであり、本発明はかかる構成に制限されるものでないことは勿論である。例えば、出力側でＤＱ、ＤＱＳの位相をクロックＣＬＫに対してともに１８０度として位相を揃えて出力しているが、１８０度以外の同一位相Ａ（ただし、Ａ＞９０）に設定してもよい。この場合、ＷＤＬＬ１２０において、データＤＱのサンプリング用のクロックの位相シフト量の切替えは、Ａ−９０とＡとなる。
【００５０】
本実施例によれば、位相シフトを行うＷＤＬＬ１２０に、位相の切替機能、ＲＤＬＬ１３０に位相シフトさせないモードを追加し、入力側、または出力側のみの位相機能のテストをループバックすることで可能としている。このため、ＤＤＲ  ＳＤＲＡＭのように、入力と出力でデータとストローブが異なる位相のインタフェースのテストにおいて、安価な低速テスタを用いて高速ループバック試験を行うことができる。なお、テストレートが低速なテスタを用いて、インタフェースの高速ループバック試験を行う場合、被試験デバイス（ＤＵＴ）であるインタフェースの動作周波数は高速であることから、テスタから供給されるクロックを、テスタのロードボード上の試験治具に搭載された逓倍回路で周波数逓倍してから被試験デバイス（ＤＵＴ）であるインタフェースに供給するようにしてもよい。
【００５１】
なお、上記実施例では、出力側において、データストローブ信号ＤＱＳの位相シフト量を１８０度固定とし、データＤＱの位相シフト量を９０度又は１８０度に切替える構成としたが、データＤＱの位相シフト量を９０度固定とし、データストローブ信号ＤＱＳを、９０度又は１８０度に切替える構成としてもよい。また上記実施例では、入力側のＲＤＬＬにおいて、データストローブ信号ＤＱＳの位相シフト量を９０度又は０度に切替える構成としたが、本発明はかかる構成にのみ制限されるものでない。例えばデータストローブ信号ＤＱＳの位相シフト量を固定値Ａ（Ａ＞９０）とし、データ信号の位相シフト量をＡ−９０、Ａとしてもよい。
【００５２】
そして、上記実施例では、リード時に、ＤＱとＤＱＳの位相が同一、ライト時に、ＤＱ，ＤＱＳの位相差が９０度のＤＤＲ  ＳＤＲＡＭのインタフェース回路を例に説明したが、本発明は、ＤＤＲ  ＳＤＲＡＭのインタフェースに制限されるものでない。すなわち、データ信号と対向装置におけるデータのサンプルタイミングを規定するストローブ信号の位相が、入力と出力とで異なる任意の場合（入力：０度、出力：９０度以外の場合）にも、同様にして適用できることは勿論である。また、図１の位相シフト回路２０において、２つ以上の位相シフト量の中から１つを選択し、位相シフト回路３０において、２つ以上の位相シフト量の中から１つを選択する構成にしてもよい。
【００５３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態の動作原理を説明するための図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】ＤＤＲ  ＳＤＲＡＭのライト、リード時のＤＱ、ＤＱＳを例示するタイミング図である。
【図４】ＤＤＲ  ＳＤＲＡＭのインタフェース回路の従来の典型的な構成を示す図である。
【符号の説明】
【００５５】
１０  制御回路
１２、１３  ラッチ回路
１４、１５  出力バッファ
１６、１７  入力バッファ
２０、２０’、３０、３０’  位相シフト回路
４０  サンプリング回路
１００  ＢＩＳＴ回路
１０１  ＰＲＢＳ発生回路
１０２  ＰＲＢＳ期待値照合回路
１０５  ＤＱ端子
１０６  ＤＱＳ端子
１１１  セレクタ
１１２、１１３  ラッチ回路（レジスタ）
１１４、１１５  出力バッファ
１１６、１１７  入力バッファ
１２０  ＷＤＬＬ
１３０  ＲＤＬＬ
１４０  リードＦＩＦＯ
１５０  ＭＤＬＬ
【図１】
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【図２】
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【図３】
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【図４】
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