(57)【特許請求の範囲】
【請求項１】
低抵抗半導体基板上に形成されたエピタキシャル層からなる第一導電型エミッタ領域、第二導電型ベース領域、第一導電型チャネル領域と、第二導電型ベース領域と接し低抵抗半導体基板と第一導電型チャネル領域とを離間する第二導電型コンタクト領域と、第一導電型エミッタ領域と第一導電型チャネル領域とに挟まれた第二導電型ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側部と上面とを覆う絶縁膜と、第一導電型チャネル領域の表面からゲート電極側部の絶縁膜沿いにゲート電極の上方まで形成されたエピタキシャル層からなる第一導電型ドリフト層と、その第一導電型ドリフト層の上側に形成されたコレクタ電極と、第一導電型エミッタ領域に接続されるエミッタ電極とを有することを特徴とするＭＩＳ半導体装置。
【請求項２】
低抵抗半導体基板の表面層に選択的に埋め込まれた金属層と、低抵抗半導体基板と金属層との上に形成されたエピタキシャル層からなる第一導電型エミッタ領域、第二導電型ベース領域、第一導電型チャネル領域と、第二導電型ベース領域と接し低抵抗半導体基板と第一導電型チャネル領域とを離間する第二導電型コンタクト領域と、第一導電型エミッタ領域と第一導電型チャネル領域とに挟まれた第二導電型ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側部と上面とを覆う絶縁膜と、第一導電型チャネル領域の表面からゲート電極側部の絶縁膜沿いにゲート電極の上方まで形成されたエピタキシャル層からなる第一導電型ドリフト層と、その第一導電型ドリフト層の上側に設けられたコレクタ電極と、第一導電型エミッタ領域と接続されるエミッタ電極とを有することを特徴とするＭＩＳ半導体装置。
【請求項３】
金属層上に第二導電型コンタクト領域および第一導電型チャネル領域が配置されることを特徴とする請求項２に記載のＭＩＳ半導体装置。
【請求項４】
金属層が高融点金属からなることを特徴とする請求項２または３に記載のＭＩＳ半導体装置。
【請求項５】
低抵抗半導体基板上に絶縁膜を介して形成されたゲート電極と、そのゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型ドリフト層と、低抵抗半導体基板表面からゲート電極の側方を伝ってゲート電極上の絶縁膜上に至る第一導電型エミッタ領域と、ゲート電極上の絶縁膜に接し、第一導電型ドリフト層と第一導電型エミッタ領域とに挟まれた第二導電型ベース領域と、第一導電型ドリフト層と第一導電型エミッタ領域とを離間し、第二導電型ベース領域と接する第二導電型コンタクト領域と、第一導電型ドリフト層の上側に設けられたコレクタ電極と、第一導電型エミッタ領域に接続されるエミッタ電極とを有することを特徴とするＭＩＳ半導体装置。
【請求項６】
第一導電型ドリフト層の表面層の少なくとも一部に第二導電型コレクタ領域を有することを特徴とする請求項１ないし５のいずれかに記載のＭＩＳ半導体装置。
【請求項７】
第一導電型ドリフト層と第二導電型コレクタ領域との間に、第一導電型ドリフト層より高不純物濃度の第一導電型バッファー層を有することを特徴とする請求項１ないし６のいずれかに記載のＭＩＳ半導体装置。
【請求項８】
第二導電型コレクタ領域の周囲に第二導電型ガードリングを有することを特徴とする請求項６または７に記載のＭＩＳ半導体装置。
【請求項９】
コレクタ電極の周囲に抵抗性の電界緩和膜を有することを特徴とする請求項６または７に記載のＭＩＳ半導体装置。
【請求項１０】
コレクタ電極の周囲にフィールドプレートを有することを特徴とする請求項６または７に記載のＭＩＳ半導体装置。
【請求項１１】
ゲート電極の周囲に絶縁膜を介して半導体基板と対向する多数のフィールドプレートを有することを特徴とする請求項１ないし１０のいずれかに記載のＭＩＳ半導体装置。
【請求項１２】
第一導電型ドリフト層の表面層に選択的に形成された第二の第二導電型ベース領域と、その第二の第二導電型ベース領域内に形成された第二の第一導電型エミッタ領域と、第二の第一導電型エミッタ領域と第一導電型ドリフト層とに挟まれた第二の第二導電型ベース領域の表面上に第二のゲート絶縁膜を介して形成された第二のゲート電極と、第二の第一導電型エミッタ領域と第二の第二導電型ベース領域との表面に共に接触する第二のエミッタ電極を有することを特徴とする請求項１ないし５のいずれかに記載のＭＩＳ半導体装置。
【請求項１３】
第一導電型ドリフト層の表面層に形成された第二の第二導電型ベース領域と、その第二の第二導電型ベース領域内に形成された第二の第一導電型エミッタ領域と、第二の第一導電型エミッタ領域の表面から掘り下げられた第一導電型ドリフト層に達するトレンチと、そのトレンチ内に第二のゲート絶縁膜を介して埋め込まれた第二のゲート電極と、第二の第一導電型エミッタ領域と第二の第二導電型ベース領域との表面に共に接触する第二のエミッタ電極を有することを特徴とする請求項１ないし５のいずれかに記載のＭＩＳ半導体装置。
【請求項１４】
第二の第二導電型ベース領域の周囲に第二導電型ガードリングを有することを特徴とする請求項１２または１３に記載のＭＩＳ半導体装置。
【請求項１５】
第二のエミッタ電極の周囲に抵抗性の電界緩和膜を有することを特徴とする請求項１２または１３に記載のＭＩＳ半導体装置。
【請求項１６】
第二のエミッタ電極の周囲にフィールドプレートを有することを特徴とする請求項１２または１３に記載のＭＩＳ半導体装置。
【請求項１７】
ゲート電極の周囲に絶縁膜を介して半導体基板と対向する多数のフィールドプレートを有することを特徴とする請求項１１ないし１６のいずれかに記載のＭＩＳ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、金属−絶縁膜−半導体からなるゲート構造をもつＭＩＳ半導体装置、特にエピタキシャル層を利用した縦型のＭＩＳ半導体装置および双方向型ＭＩＳ半導体装置に関する。
【０００２】
【従来の技術】
高耐圧半導体素子の1つとして絶縁ゲートバイポーラトランジスタ( Insulated Gate Bipolar Transistor 以下ＩＧＢＴと記す）が知られている。図１５は、現在広汎に普及しているプレーナーゲート型でノンパンチスルー型の縦形ＩＧＢＴの断面図である。
【０００３】
高比抵抗のｎ- ドリフト層71の表面層に選択的にｐベース領域73が形成され、そのｐベース領域73の表面層にｎ+ エミッタ領域74が形成されている。ｎ- ドリフト層71の表面露出部とｎ+ エミッタ領域74とに挟まれたｐベース領域73の表面上にゲート酸化膜77を介してゲート電極75が設けられている。76はｎ+ エミッタ領域74とｐベース領域73とに共通に接触して設けられたエミッタ電極である。ｎ- ドリフト層71の裏面側にはｐ+ コレクタ層78が形成され、その表面にコレクタ電極79が設けられている。このＩＧＢＴは、ゲート電極75への信号により、コレクタ電極79からエミッタ電極76へ流れる電流を制御することができる。
【０００４】
図１６は、二つのＩＧＢＴを背中合わせに貼り合わせた形の双方向型ＩＧＢＴの断面図である。
この例では、ゲート電極55a 、55b が半導体基板の表面から掘り下げられたトレンチ52a 、52b 内に埋め込まれたトレンチゲート型となっているが、本質的には図１のＩＧＢＴと同じ構造である。
【０００５】
高比抵抗のｎ- ドリフト層51の両側の表面層にｐベース領域53a 、53b が形成され、そのｐベース領域3a、3bの表面層にｎ+ エミッタ領域54a 、54b が形成されている。ｎ- ドリフト層51とｎ+ エミッタ領域54a 、54b とに挟まれたトレンチ52a 、52b に面したｐベース領域53a 、53b の表面上にゲート酸化膜57a 、57b を介してそれぞれゲート電極55a 、55b が設けられている。56a 、56b はｎ+ エミッタ領域54a 、54b とｐベース領域53a 、53b とに共通に接触して設けられたエミッタ電極である。
【０００６】
このＩＧＢＴは、ゲート電極55a への信号によって第二エミッタ電極56b から第一エミッタ電極56a への電流を、またゲート電極55b への信号によって第一エミッタ電極56a から第二エミッタ電極56b への電流を制御することができる。
この双方向型ＩＧＢＴは、実際に二つのウェハ状のＩＧＢＴを背中合わせに貼り合わせて製造される。
【０００７】
図１５のノンパンチスルー型ＩＧＢＴには、ｐ+ コレクタ層78からｎ- ドリフト層71へのキャリア注入量が多いため、キャリアの蓄積量が多く、またｎ- ドリフト層71からの排出効率が悪く、ターンオフ時間が長く、ターンオフ損失が大きいという間題があった。
その対策として、ターンオフ時間を短く、ターンオフ損失を小さくするためライフタイムキラーを導入する方法があるが、そうするとオン電圧が大きくなり、今度は定常損失が増大する。このようにターンオフ損失とオン電圧とはトレ−ドオフ関係にあり、双方を同時に改善することは非常に困難であった。
【０００８】
ターンオフ損失とオン電圧との双方を同時に改善する方法として、コレクタ層を薄くし、不純物濃度を下げる方法が知られている。
図１５のｐ+ コレクタ層78の厚さを薄くし、不純物濃度を下げると、前記のｎ- ドリフト層71へのキャリア注入量が減り、キャリア蓄積量が減って排出効率が上がるためターンオフ時間を短縮でき、ターンオフ損失を削減できて、ターンオフ損失−オン電圧間のトレ−ドオフ曲線を改善できる。
【０００９】
【発明が解決しようとする課題】
従来、コレクタ層の厚さを薄くし、不純物濃度を下げる方法としては、半導体基板の裏面を研磨により機械的に削った後、裏面に浅くイオン注入する方法によっていた。しかし、この方法には次の３つの欠点があった。
▲１▼研磨によって発生するパーテイクルや金属汚染、機械的な傷が、研磨後のプロセスの信頼性を落とし、素子品質のばらつきをまねき、歩留まりが低下する。
【００１０】
▲２▼例えば、耐圧６００V 級のＩＧＢＴでは、研磨後のチップの厚さは、わずか１００μm 以下であり、マニピュレーションが困難でプロセスや運搬の途中で損壊しやすく、また反りやすいため表面の金属配線や保覆膜にひび割れが発生し易い。
▲３▼コレクタ領域に不純物イオンを打ち込んで熱処理する際、既に形成されているエミッタ電極およびゲート電極および配線材料などにダメージを与えないよう、低温でアニールする必要がある。そうするとアニールが不十分でコレクタ領域の不純物の活性化率が低く再現性も悪くなりやすい。
【００１１】
これらの欠点は、図１５のＩＧＢＴのｐ+ コレクタ層78とｎ- ドリフト層71との間に空乏層ストップ層として、中濃度のｎ型バッファ層を付加したパンチスルー型のＩＧＢＴの場合でも、薄型ＩＧＢＴを形成するうえで共通に生じる問題である。
ー方、図１６のように貼り合わせによって形成する双方向型ＩＧＢＴには次の４つの欠点があった。
【００１２】
▲１▼貼り合わせの前の研磨工程で発生するパーティクルや金属汚染、機械的な傷が、研磨後のプロセスの信頼性を落とし、歩留まりが悪く素子品質のばらつきをまねく。
▲２▼例えば耐圧６００V 級のＩＧＢＴでは、研磨後のチップの厚さは、２枚の基板をそれぞれ約５０μm 以下として裏面同士を貼り合わせる必要があるが、薄いためマニピュレーションが困難でプロセスや運澱の途中で損壊しやすく、また反りやすいため表面の金属配線や保護膜にひび割れが発生し易い。
【００１３】
▲３▼厚さわずか１００μm 以下のチップの両面にエミッタ電極やゲート電極および配線および保護膜などが存在するため、ボンデイングやパッケージングの際に損壊しやすい。
▲４▼貼り合わせ加工の際、結晶格子を完全に接続することは極めて困難で、貼り合わせ面で結晶欠陥が生じやすく、素子品質の劣化やばらつきの原因となり、プロセスの再現性が低く量産性に問題がある。
【００１４】
以上の諸問題に鑑み本発明の目的は、オン電圧が低く、ターンオフ時間が短く、ターンオフ損失が小さい、すなわちオン電圧とターンオフ損失とのトレードオフ特性を改善し、しかも信頼性の高いＩＧＢＴおよび双方向型ＩＧＢＴ、ならびにそれらの再現性の良い製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の課題を解決するため本発明は、ＩＧＢＴのコレクタ領域の不純物濃度を下げ厚さを薄くし性能の向上をはかる際、チップの厚さの調整を裏面研磨によるのではなく、エピタキシャル成長によっておこなう。
半導体基板上にゲート電極およびゲート酸化膜を含むエミッタ構造を形成し、その上にエピタキシャル成長によってドリフト層を積層し、さらに、コレクタ層およびコレクタ電極を形成した構造とする。
【００１６】
具体的な構造としては、低抵抗半導体基板上に形成されたエピタキシャル層からなる第一導電型エミッタ領域、第二導電型ベース領域、第一導電型チャネル領域と、第二導電型ベース領域と接し低抵抗半導体基板と第一導電型チャネル領域とを離間する第二導電型コンタクト領域と、第一導電型エミッタ領域と第一導電型チャネル領域とに挟まれた第二導電型ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側部と上面とを覆う絶縁膜と、第一導電型チャネル領域の表面からゲート電極側部の絶縁膜沿いにゲート電極の上方にまで形成されたエピタキシャル層からなる第一導電型ドリフト層と、その第一導電型ドリフト層の上側に形成されたコレクタ電極と、第一導電型エミッタ領域に接続されるエミッタ電極とを有するものとする。
【００１７】
コレクタ領域がチップ表面に露出することにより、コレクタ領域の厚さを薄く、かつ不純物濃度を正確に制御するなど、従来困難だったコレクタ領域に対する精確なプロセスや加工が容易になる。
そしてデバイスの活性領域の厚さは薄くしながら、厚くて丈夫な半導体基板に密着したままであるので強度が保たれ、研磨加工の困難さや研磨による汚染および機械的なデバイスヘのダメージを回避できる。またエミッタ電極や金属配線を形成する前にコレクタ領域の形成ができるようになり、コレクタ領域の不純物拡散を高温で行うことも可能となり、再現性および歩留まりが高く低コストで量産性の良い半導体装置およびその製造方法を実現できる。
【００１８】
構造としては、低抵抗半導体基板の表面層に選択的に埋め込まれた金属層と、低抵抗半導体基板と金属層との上に形成されたエピタキシャル層からなる第一導電型エミッタ領域、第二導電型ベース領域、第一導電型チャネル領域と、第二導電型ベース領域と接し低抵抗半導体基板と第一導電型チャネル領域とを離間する第二導電型コンタクト領域と、第一導電型エミッタ領域と第一導電型チャネル領域とに挟まれた第二導電型ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側部と上面とを覆う絶縁膜と、第一導電型チャネル領域の表面からゲート電極側部の絶縁膜沿いにゲート電極の上方まで形成されたエピタキシャル層からなる第一導電型ドリフト層と、その第一導電型ドリフト層の上側に設けられたコレクタ電極と、第一導電型エミッタ領域と接続されるエミッタ電極とを有するものでもよい。
【００１９】
その場合も、デバイスの活性領域の厚さは薄くしても、厚くて丈夫な半導体基板に密着したままであるので強度が保たれ、研磨加工の困難さや研磨による汚染および機械的なデバイスヘのダメージを回避できる。またエミッタ電極や金属配線を形成する前にコレクタ領域の形成ができるようになり、コレクタ領域の不純物拡散を高温で行うことも可能となる。
【００２０】
特に金属層が耐熱金属からなるものとすれば、第一導電型エミッタ領域、第二導電型ベース領域、第一導電型チャネル領域のエピタキシャル成長を高温でおこなえる。
また、金属層上に第二導電型コンタクト領域および第一導電型チャネル領域を配置することにより、第一導電型ドリフト層、第一導電型チャネル領域からの少数キャリアの排出が速やかにおこなわれる。
【００２１】
低抵抗半導体基板上に絶縁膜を介して形成されたゲート電極と、そのゲート電極の側面および上面を覆う絶縁膜と、ゲート電極上の絶縁膜上に形成された第一導電型ドリフト層と、低抵抗半導体基板表面からゲート電極の側方を伝ってゲート電極上の絶縁膜上に至る第一導電型エミッタ領域と、ゲート電極上の絶縁膜に接し、第一導電型ドリフト層と第一導電型エミッタ領域とに挟まれた第二導電型ベース領域と、第一導電型ドリフト層と第一導電型エミッタ領域とを離間し、第二導電型ベース領域と接する第二導電型コンタクト領域と、第一導電型ドリフト層の上側に設けられたコレクタ電極と、第一導電型エミッタ領域に接続されるエミッタ電極とを有するような構造をとっても良い。
【００２２】
その場合もデバイスの活性領域の厚さは薄くしても、厚くて丈夫な半導体基板に密着したままであるので強度が保たれ、研磨加工の困難さや研磨による汚染および機械的なデバイスヘのダメージを回避できる。
第一導電型ドリフト層の表面層の少なくとも一部に第二導電型コレクタ領域を有するものは、ＩＧＢＴやサイリスタであり、第二導電型コレクタ領域を欠くものはＭＯＳＦＥＴである。
【００２３】
第一導電型ドリフト層と第二導電型コレクタ領域との間に、第一導電型ドリフト層より高不純物濃度の第一導電型バッファー層を有するものは、空乏層のパンチスルーが回避されるので、高耐圧半導体素子に適する。
第二導電型コレクタ領域の周囲に設けられた第二導電型ガードリングや、コレクタ電極の周囲に設けられた抵抗性の電界緩和膜、フィールドプレートはいずれも高耐圧化のための耐圧構造である。
【００２４】
ゲート電極の周囲に絶縁膜を介して設けられた半導体基板と対向するフィールドプレートも、高耐圧化のための耐圧構造の一つである。
また、上記構造において、ドリフト層のコレクタ側をエミッタ構造に置き換えることにより双方向型のＭＩＳ半導体装置を実現することができる。
具体的な構造としては、第一導電型ドリフト層の表面層に選択的に形成された第二の第二導電型ベース領域と、その第二の第二導電型ベース領域内に形成された第二の第一導電型エミッタ領域と、第二の第一導電型エミッタ領域と第一導電型ドリフト層とに挟まれた第二の第二導電型ベース領域の表面上に第二のゲート絶縁膜を介して形成された第二のゲート電極と、第二の第一導電型エミッタ領域と第二の第二導電型ベース領域との表面に共に接触する第二のエミッタ電極を有するものとする。
【００２５】
本発明によれば、ｎ- 高耐圧層の厚さをエピタキシャル成長により調整するので、従来の研磨および貼り合わせ加工を回避でき、研磨加工の困難さや研磨による汚染および機械的なデバイスヘのダメージを免れることができる。またウェハーを薄い状態でマニピュレートする必要がなく、貼り合わせによる結晶欠陥の発生も起こらないことから、再現性および歩留まりが高く低コストで量産性の良い半導体装置およびその製造方法を実現できる。
【００２６】
第一導電型ドリフト層の表面層に形成された第二の第二導電型ベース領域と、その第二の第二導電型ベース領域内に形成された第二の第一導電型エミッタ領域と、第二の第一導電型エミッタ領域の表面から掘り下げられた第一導電型ドリフト層に達するトレンチと、そのトレンチ内に第二のゲート絶縁膜を介して埋め込まれた第二のゲート電極と、第二の第一導電型エミッタ領域と第二の第二導電型ベース領域との表面に共に接触する第二のエミッタを有するものとしても良い。
【００２７】
第二の第二導電型ベース領域の周囲に設けられた第二導電型ガードリングや、コレクタ電極の周囲に設けられた抵抗性の電界緩和膜、フィールドプレート、ゲート電極の周囲に絶縁膜を介して設けられた半導体基板と対向するフィールドプレートは、いずれも高耐圧化のための耐圧構造である。
エミッタ構造を半導体基体内に埋め込むためにはELO（Epitaxial Layer Overgrowth）技術を利用し、半導体エピタキシャル成長層によってＩＧＢＴのゲート電極およびゲート酸化膜を含むエミッタ構造を覆うようにエピタキシャル成長を行い、該エピタキシャル成長層をｎ- 高耐圧構造とし、その表面をコレクタ領域とする。
【００２８】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態にかかるＩＧＢＴの単位構造であるユニットセルの断面図である。なお、以下の説明では、ｎチャネル型のＩＧＢＴを例示する。
【００２９】
低抵抗のｎ+ 半導体基板 1上に、ｎ+ コンタクト領域7 、ｐ+ コンタクト領域8 からなる  第一薄膜半導体層  が積層され、そのｎ+ コンタクト領域7 の上にｎ+ エミッタ領域14が、ｐ+ コンタクト領域8 の上には、ｐべース領域16に挟まれたｎ- チャネル領域15が積層されている。ｎ+ エミッタ領域14とｐべース領域16との上には、ゲート絶縁膜17を介してポリシリコンからなるゲート電極18が形成されている。ゲート電極 3の側面および上面はそれぞれ例えば酸化膜の絶縁膜19、20により覆われている。ｎ- チャネル領域15の表面からゲート電極18の側部の絶縁膜19沿いにゲート電極18の上までエピタキシャル成長によりｎ- ドリフト層21が形成されており、そのｎ- ドリフト層21の表面層には、ｎ+ バッファ層22とｐ+ コレクタ層23が形成されている。
【００３０】
図２は完成したＩＧＢＴ27の見取り図である。図２において、28はコレクタ電極であり、図１のｐ+ コレクタ層23に金属を接触させて形成する。また、29は耐圧構造であり、ガードリングまたは、高抵抗性窒化膜を配置する。但し、耐圧構造29はｎ+ バッファ層22、ｐ+ コレクタ層23の形成されていない部分に設けられる。また30はエミッタ電極であり、ストライプの終端部でｎ+ コンタクト領域7およびｐ+ コンタクト領域8を露出させ、これに金属を接触させて形成されている。
【００３１】
図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）および図６（ａ）は第１の実施形態に係るＩＧＢＴの主要な製造工程ごとに示した工程順の断面図である。以下、図に従って順に説明する。
まず、低抵抗のｎ+ 半導体基板1を準備する。次いで、このｎ+ 半導体基板1上に分子線エピタキシー（以下ＭＢＥと記す）法、気相成長（以下ＣＶＤと記す）法、液相成長（以下ＬＰＥと記す）法によるエピタキシャル成長で、厚さ約１μm ないし５μm の平坦で良質な第一エピタキシャル成長層2を形成する。ここでは、下地が単結晶であり全面に成長するので、各方法の成長条件はそれほど問題ではなく、平坦で良質な第一エピタキシャル層2が得られれば良い。
【００３２】
次に、イオン注入［図３（ａ）］と熱処理（以下ドライブと称する）により、エピタキシャル層2の中にｎ+ コンタクト領域7とｐ+ コンタクト領域8との二つの領域を形成する［同図（ｂ）］。該ｎ+ コンタクト領域7およびｐ+ コンタクト領域8は、図３（ｂ）において紙面に垂直な方向にストライプ状に広がるパターンとする。このとき、ｎ+ コンタクト領域7のドーズ量は１０13cm-2ないし５×１０16cm-2程度とし、ドライブ後の不純物濃度が１０17cm-3ないし１０20cm-3程度となるようにする。また、ｐ+ コンタクト領域8のドーズ量は１０13cm-2ないし５×１０16cm-2程度とし、ドライブ後の不純物濃度が１０17cm-3ないし１０20cm-3となるようにする。
【００３３】
次に、該ｎ+ コンタクト領域7およびｐ+ コンタクト領域8の上にＣＶＤ、ＭＢＥまたはＬＰＥによるエピタキシャル成長により厚さ約１μm の第二エピタキシャル層9を形成する。この場合も、第二エピタキシャル層9の成長条件はそれほど問題にならない。
次に、選択的なイオン注入［同図（ｃ）］とドライブにより、第二エピタキシャル層9の中にｎ+ エミッタ領域14、ｐベース領域16およびｎ- チャネル領域15の三つの領域を形成する。このとき、ｎ+ エミッタ領域14のドーズ量は１０13cm-2ないし１０16cm-2程度とし、ドライブ後の不純物濃度が１０17cm-3ないし１０20cm-3程度となるようにする。また、ｎ- チャネル領域15のドーズ量は１０9cm -2ないし１０11cm-2程度とし、ドライブ後の不純物濃度が１０13cm-3ないし１０15cm-3となるようにする。また、ｐベース領域16のドーズ量は１０11cm-2ないし１０13cm-2程度とし、ドライブ後の不純物濃度が１０15cm-3ないし１０17cm-3となるようにする。
【００３４】
次に、該ｎ+ エミッタ領域14、ｐベース領域16およびｎ- ドリフト領域15の表面上に酸化膜または窒化膜のゲート絶縁膜17を、厚さ約５０μm ないし１００μm 形成する。該ゲート絶縁膜17の形成方法は熱酸化によってもよいし、ＣＶＤによる堆積でもよい。
次いで、ＣＶＤ法によりゲート絶縁膜17の表面上に厚さ約１μm のポリシリコンのゲート電極18を形成する［同図（ｄ）］。
【００３５】
次に、ｎ- ドリフト領域15に沿ってストライプ状にゲート電極18およびゲート絶縁膜17を窓開けする［図４（ａ）］。このとき、ｎ- ドリフト領域15の端部が幅t18だけ開口せずに残るようにする。
次に、該開口部にＣＶＤ法により酸化膜または窒化膜の絶縁膜19を堆積する［同図（ｂ）］。
【００３６】
次に、ゲート電極18および絶縁膜19の表面をポリシングして平坦化し、その表面上にＣＶＤ法により酸化膜または窒化膜の絶縁膜20を堆積する［同図（ｃ）］。
次に、絶縁膜19に沿ってストライプ状に絶縁膜20および絶縁膜19および絶縁膜17を窓開けする［図５（ａ）］。このとき、絶縁膜19の端部が幅t20だけ開口せずに残るようにする。これにより、半導体ｎ- チャネル領域15の表面がストライプ状に露出する。
【００３７】
次に、ＭＢＥまたはＣＶＤまたはＬＰＥによりｎ- チャネル領域15の開口部からエピタキシャル成長をおこない、第三エピタキシャル層であるｎ- ドリフト層21を形成する［同図（ｂ）］。このｎ- ドリフト層21は、開口部より上部において、上方向だけでなく横方向にも延び、絶縁膜20の表面上を覆う形状とする［同図（ｃ）］。
【００３８】
ここで、ｎ- ドリフト層21のエピタキシャル成長時の注意点について述べる。図７（ａ）〜（ｃ）および図８（ａ）、（ｂ）はこの成長過程を説明する基板表面の斜視断面図である。
第三エピタキシャル層21の形成において、隣り合うストライプから発生したそれぞれのエピタキシャル層21が接合する部分で結晶欠陥を生じる［図７（ａ）］問題がある。このような結晶欠陥は素子耐圧を低下させるので好ましくない。この欠陥の導入を防ぐための方法の一例を以下に説明する。
【００３９】
予め、開口部の２次元的な形状が、櫛形の形状を持つようにする［図７（ｂ）］。
このような開口形状をもつ半導体基板上でエピタキシャル成長を行うと、第三エピタキシャル層21は、開口部の上にストライプ状に成長した［図７（ｃ）］後、次第に隣接する各ストライプの間に端の連結部側から結晶欠陥のない架橋が発達していき［図８（ａ）］、欠陥を生じることなく第三エピタキシャル層21が接合する［図８（ｂ）］。
【００４０】
第三エピタキシャル層21の成長条件は以下のように決める。
半導体材料としてシリコンを使う場合は、エピタキシャル成長法としてＭＢＥ法、ＣＶＤ法、ＬＰＥ法の３種類を使うことができる。以下、各エピタキシャル成長法ごとに成長条件を示す。
エピタキシャル成長にＭＢＥ法を使う場合は、指向性の揃った分子線の直進性を使って、特定の面だけに大量の分子を供給し、他の面には供給しないことによって、分子の供給を受けた面だけを選択的に成長させる。
【００４１】
図９（ａ）〜（ｃ）はこの成長過程を説明する基板表面の斜視断面図である。
はじめに絶縁膜で覆われたゲート電極25間の半導体基板24の表面に、ＭＢＥ法によるエピタキシャル成長を開始し、第三エピタキシャル層21の表面が絶縁膜で覆われたゲート電極25の表面よりも高くなるまでは、分子線26を基板に対して垂直に入射させる［図９（ａ）］。
【００４２】
第三エピタキシャル層21が絶縁膜で覆われたゲート電極25の上面の高さに到達したら、第三エピタキシャル層21が上方向と同時に横方向にも延びるよう、分子線26の入射角度を水平面に対して角度θだけ傾けた方向とし、隣接するストライプ間の架橋を広げるようにする。角度θはなるべく浅い方が良く、０度ないし６０度、望ましくは１０度以下とする［図９（ｂ）］
このとき、第三エピタキシャル層21において、側面への単位面積当たりの分子線供給量は、上面への供給量に比べて５倍以上に多くなる。その結果、エピタキシャル層21が横方向に伸びる速度は、上方向に伸びる速度の５倍以上となる。その結果、側面に対する分子線の供給量が上面に対する供給量よりも１０倍ないし１００倍以上大きくなり、該架橋が横に広がる。
【００４３】
図９（ｂ）では、第三エピタキシャル層21は図の左方向にだけ伸びることになるが、左右対称に伸びることが望ましいので、成長中に基板の向きを変えて、右側が伸びるように分子線26が供給されるようにして、面内均一性を高めると良い。成長中に絶えず基板を回転させて、これを達成しても良い［図９（ｂ）の27］。また、分子線ソースを基板の両側に配置し、分子線26と、左右対称な向きをもつ分子線とを同時に２方向から供給しても良い。第三エピタキシャル層21が全面に広がったら分子線の入射角度を再び垂直とし、所望の厚さまで成長させる［図９（ｃ）］。
【００４４】
材料としてシリコンを使う場合は、ＭＢＥの成長条件は次のように選ぶ。
エピタキシャル成長は、１０-7から１０-2Paの超高真空チャンバー内でおこなう。分子線の供給源としては以下に挙げる３種類のものを使うことができる。
1 つ目はガスソースであり、供給ガスとしてモノシラン（ＳｉＨ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）などのほか、ハロゲンを含むモノクロロシラン（ＳｉＨ3 Ｃｌ）、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）、トリクロロシラン（ＳｉＨＣｌ3 ）、テトラクロロシラン（ＳｉＣｌ4 ）などを利用することができる。
【００４５】
2つ目はSi固体ソースであり、固体シリコンを電子線照射で蒸発させ分子線を供給することができる。
3つ目はクヌードセンセルにより、固体シリコンを加熱し、昇華蒸発させる方法である。
基板温度は３００℃から１０００℃、成長速度は０．１μm /hから１００μm /h程度とする。ただし、エピタキシャル成長の反応過程が供給律速となる領域が望ましいので、基板温度は６００℃から１０００℃の範囲とするのがより望ましい。
【００４６】
ただし、この第三エピタキシャル層21の成長中に、絶縁膜20の表面にポリシリコンが析出する可能性があり、これは、エピタキシャル成長による第三エピタキシャル層21の形状や結晶品質、デバイス特性に悪影響を及ぼすので、避ける方が良い。このような観点からは、成長速度が遅い方がポリシリコンの析出を抑えられるので望ましい。しかし、極端に遅い成長速度は、量産性を損なう結果になるので、そのことも加味すると、成長速度は１μm/h から２μm/h 程度とするのがよいと考えられる。
【００４７】
仮に絶縁膜20上に微小なポリシリコンの核ができたとしても、ポリシリコンが巨大化する前に、ガスのエッチング作用を利用してこれを除去することができる。強いエッチング作用を有するのは、ＳｉＨ3 Ｃｌ、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 、ＳｉＣｌ4 等のハロゲン元素を含むガスである。また、ＳｉＨ4 やＳｉ2 Ｈ6 に微量の塩酸ガス（ＨＣｌ）を加えて供給しても、ＨＣｌのエッチング作用により、ポリシリコンの析出を抑えることができる。
【００４８】
また、成長中に基板表面に対してレーザー光照射や放射光照射を行うと、多結晶の生成を抑える効果を持たせられる。
ＭＢＥ成長による第三エピタキシャル層21の形状制御において、エピタキシャル成長の選択性をさらに向上させるため、上に述べた分子線の供給量の差を使った成長速度の変調だけでなく、補助的にエピタキシャル成長の異方性成長を利用することができる。これは同じ成長環境の下で面方位によって成長速度が異なることを利用するものである。ここでは半導体基板1の表面および第三エピタキシャル層21の表面に平坦化し易く、安定で成長速度の遅い面方位を選び、側面に荒れやすく不安定で原子のとりこみが盛んで成長速度の速い面方位を選ぶのがよい。
【００４９】
シリコン結晶では、基板表面の面方位を（111）面とし、ゲート電極のストライプ方向を＜112＞方向、これに直交する架橋の方向を＜110＞方向とし、薄膜の側面に（110）面が現われるようにすると有利である。
その理由はシリコンの（111）面は平坦化して安定となる性質があり、成長に必要な核を作りにくく、仮に一時的に核が形成されたとしてもエッチング効果により除去されて成長を持続できない。従って、他の面方位に比較して成長速度が極端に遅いため、この面を表面とすれば、上方向への成長速度を落とすことができるからである。
【００５０】
これに対し、（110）面は荒れやすく原子を吸収しやすいので、（110）面の方が（111 ）面よりも成長速度が速くなる。従ってエピタキシャル層を横に延ばしたい場合には上面を（111）面とし、ストライプ方向を＜112＞方向とし、エピタキシャル層の側面に（110）面が現われるようにするとよい。
エッチング作用を持つガスを用いて安定面を更に安定化することができる。すなわち、仮に微小な望ましくない方位の結晶核ができても、これをエッチングして取り去り、成長を防止することができる。ここでいうエッチング作用は、上記絶縁膜上でのエッチング作用と同じ原理であり、ハロゲン元素を含むガスが有効である。エッチング効果を高め、異方性成長効果をより強くするためには供給ガスがハロゲンを含むことがのぞましく、SiHCl3やSiCl4を使うとよい。
【００５１】
同じ理由により、材料としてガリウムひ素基板を使う場合は表面を（100）面または（111）面とし、側面に（100）面または（111）面ではない面が現れるようにするとよい。
エピタキシャル成長にＣＶＤまたはＬＰＥを使う場合は、主に異方性成長作用を利用する。その原理は、上記ＭＢＥの項で述べたものと同じである。
【００５２】
シリコンのＣＶＤ成長条件は、基板温度１０００℃から１４００℃の範囲でＳｉＨ4 、ＳｉＨ3 Ｃｌ、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 、ＳｉＣｌ4 、Ｓｉ2 Ｈ6 などのガスを供給し０．１μm/h から１００μm/h の範囲の成長速度とするのがよい。なかでもポリシリコンを析出させないで、しかも量産性を確保する観点から、１μm/h から１０μm/h の範囲が良いと思われる。絶縁膜20の表面に多結晶が付着するのを防ぐため、温度は１４００℃に近い高温側に設定するのが好ましい。
【００５３】
エピタキシャル成長にＬＰＥを使う場合、成長条件は次のように設定する。ＬＰＥ成長条件は、６００℃から１０００℃の範囲のＳｎやＩｎなどの金属の融液にＳｉを飽和状態になるまで溶かし込み、同じ温度の基板に接触させ徐々に降温し、０．１μm/h から１００μm/h の範囲の成長速度とするのがよい。
ＬＰＥの原理は偏析現象であり、融液の成分である錫（Ｓｎ）やインジウム（Ｉｎ）はシリコン結晶の中に取り込まれにくい。しかしながら、数% から１０% 程度の割合で取り込まれてしまうため、ＬＰＥを利用する場合は不純物濃度を下げるという課題が残る。
【００５４】
第三エピタキシャル層21は高耐圧のｎ- ドリフト層21となるため、ｎ- ドーピングされている必要がある。  エピタキシャル成長時に第三エピタキシャル層21に不純物をドープする場合は、次のようにおこなう。
ＭＢＥおよびＣＶＤにおいて、ドナー不純物をドープするには、成長中に固体ソースの砒素（Ａｓ）または燐（Ｐ）を加熱して送り込み、またはガスソースのP、アルシン（ＡｓＨ3 ）またはフォスフィン（ＰＨ3 ）ガスを同時に供給する。アクセプタ不純物をドープするには、成長中に固体ソースのほう素（Ｂ）、またはガスソースのジボラン（Ｂ2 Ｈ6 ）ガスを同時に供給する。
【００５５】
ＬＰＥにおいて、ドナー不純物をドープするには、砒素（Ａｓ）または燐（Ｐ）をそれぞれ融液に溶かし込んで成長させる。アクセプタ不純物をドープするには、ほう素（Ｂ）を融液に溶かし込む。融液にＩｎを使う場合はＩｎが取り込まれて自動的にｎ型ドープとなる。
ＣＶＤおよびＬＰＥでは、図９（ａ）〜（ｃ）までの過程をＭＢＥ法のように３段階に分けることなく、一度の成長で第三エピタキシャル層21を形成することができる。
【００５６】
異方性成長効果に関する説明は、前記ＭＢＥ成長の場合に述べた原理と同じである。特に、シリコン（111）面におけるエッチング効果はＬＰＥ法が最も強く、次いでＣＶＤ法、ＭＢＥ法の順になる。
そのため、ＭＢＥ法に比べてより強い異方性成長を得ることができる。この点が、基本的には分子線の供給量によって成長速度にコントラストをつけるＭＢＥ法との相異点である。
【００５７】
このように、上記ＭＢＥ法、ＣＶＤ法、ＬＰＥ法のいずれかの方法を使い、その成長原理の特徴を生かして図５（ｃ）に示す要部断面図を持つ構造を形成できる。
次いで、第三エピタキシャル層21の表面領域にイオン注入とドライブによりｎ+ 領域22とｐ+ 領域23を形成する［図６（ａ）］。ｎ+ 領域22およびｐ+ 領域23のドーズ量はそれぞれ１０11cm-2ないし１０13cm-2とし、キャリアピーク濃度がそれぞれｎ+ 領域22で１０15cm-3ないし１０17cm-3、ｐ+ 領域23で５×１０15cm-3ないし５×１０17cm-3となるようにする。このとき、半導体素子には配線やボンディングがほどこされていないのでドライブ温度を高く設定でき、不純物の活性化率を１００% に近くすることができる。
【００５８】
図６（ｂ）に示した各サイズは次のように決める。tsubは通常の半導体基板の厚さであり、約３００μm から１mm程度である。Wstはストライプピッチであり、４０μm 以下とするのがよいが、サイズの下限はこれより上部の構造のデザインルールによって決まる。tep1は１μm ないし５μm 、またtep2は１μm 程度とするのがよい。w8は１０μm 以下とするのが望ましいが、サイズの下限は上部の構造のデザインルールによって決まる。デザインルールを１μm とした場合、wwinを２μm 、t18およびt20を各１μm 、W15を６μm 、WCを２μm とする。これらwwin、t18、t20、W15、WCのサイズはデザインルールを小さくすればさらに微細化できる。toxはゲート絶縁膜の厚さであり、５０nmないし１０００nm程度とするのがよい。
【００５９】
tgはゲート電極の厚さで１μm 程度とし、これより薄くても構わないがゲート抵抗が増える危険があるので注意が必要である。tox2は５０nm以上１μm 以下で、ゲート酸化膜の厚さtoxよりも厚くて構わない。tdrは高耐圧のドリフト領域の厚さであり、素子の耐圧によって決まる。たとえば６００V 耐圧品の場合６０μm ないし１００μm 程度とする。tn+ は１μm 以下、tp+ は０．５μm 以下とするのがよい。
【００６０】
このＩＧＢＴは、ｎ+ エミッタ領域14とｐベース領域16とが第二エピタキシャル層9 であり、ｎ+ エミッタ領域14がｐベース領域16に隣接して形成されているため、微細加工技術を適用しやすく、セル幅を細かくすることができる。例えばオン電圧とターンオフ損失との相関曲線が従来より約３０% 改善された。ｐ+ コレクタ領域23の不純物濃度を低く、厚さを薄くするのに、研磨をおこなっていないので、従来の汚染やハンドリングの問題、更に不純物濃度の活性化率の問題を免れており、信頼性、再現性の優れたＩＧＢＴとなっている。
【００６１】
さらに、このＩＧＢＴはオン動作時に、第二エピタキシャル層9 のｐベース領域16を流れる正孔電流がｎ+ エミッタ領域14との境界から遠い領域を通るため、寄生サイリスタがラッチアップしにくい特徴がある。ラッチアップ耐量は従来品の１０倍以上になるというシミュレーションが、実際の素子でほぼ確認された。
なお、本発明はエミッタ構造にかかわるもので、コレクタ構造は任意である。従って、MOSFETやGTOサイリスタ等の各デバイスにも適用される。
［第２の実施形態］
図１０は、この発明の第２の実施形態に係るＩＧＢＴの断面図である。図１と対応するものには同じ番号を付した。
【００６２】
第1の実施形態との違いは、耐圧構造が図２のチップ表面のガードリング29または抵抗性窒化膜によるのではなく、半導体基板1 およびエミッタ構造部の上のゲート電極１８の外周に多数のフィールドプレート30を配置して徐々に電圧降下させたものである。この場合、チップ表面には耐圧構造を設ける必要はなく、全面をコレクタ電極で覆ってかまわない。
【００６３】
［第３の実施形態］
図１１は、この発明の第３の実施形態に係るＩＧＢＴの断面図である。図2（K）と対応するものには同じ番号を付した。
第1の実施形態において、エミッタ電極30はストライプの終端部から取り出しており、ｎ+ コンタクト領域7およびｐ+ コンタクト領域8のストライプに沿った方向の電圧降下が無視できない。従って、ストライプ方向の抵抗を下げることが課題となる。これを解決するために、本実施形態ではｎ+ コンタクト領域7およびｐ+ コンタクト領域8の底面に接触するように、半導体基板1の表面領域に金属層36を埋め込んだものである。
【００６４】
金属層36はストライプ状にパターニングしたのち、横方向エピタキシャル成長を用いてその上に第一エピタキシャル層を形成する。
金属の材質は、その上にエピタキシャル成長をおこなうことから、高温でも融解しにくいタングステンやモリブデンなどの高融点金属が好ましい。
［第４の実施形態］
図１２は、この発明の第４の実施形態に係るＩＧＢＴの断面図である。図１と対応するものには同じ番号を付した。
【００６５】
図１の第1の実施形態との違いは、エミッタ部のｐ+ コンタクト領域8およびｐベース領域16を半導体基板1とゲート電極18との間に配置するのではなく、ゲート電極18上の絶縁膜20の表面領域に形成したものである。
ｎ+ エミッタ領域7 は、半導体基板1の表面からゲート電極18の間を経てｐベース領域16およびｐ+ コンタクト領域8に接している。ｐ+ コンタクト領域8とエミッタ電極とは図２のエミッタ電極のようにチップの端で接触させることになる。
【００６６】
本実施形態では、ｎ+ エミッタ領域7 、ｐベース領域16およびｐ+ コンタクト領域8はエピタキシャル成長層21の成長を途中で中断してイオン打ち込みによって形成し、その後ｎ- ドリフト層21の形成を再びおこなうことになる。
本実施形態で形成されるエミッタ構造は、従来のＩＧＢＴが持つエミッタ構造に近く、サイズや不純物濃度などのパラメータ最適化において既知のものに近いと考えられ、有利である。
【００６７】
しかし、第1の実施形態と比較して領域ｎ- ドリフト層21のエピタキシャル成長を中断してイオン打ち込みを行う必要があり、成長制御およびプロセスとも難しくなる。
［第５の実施形態］
図１３は、この発明の第５の実施形態に係るＩＧＢＴの断面図である。図１と対応するものには同じ番号を付した。
【００６８】
図１の第１の実施形態との違いは、チップ表面のｎ+ バッファ層22、ｐコレクタ層23およびコレクタ電極28の代わりに、第二のエミッタ構造を設けたものである。
具体的には、ｎ- ドリフト層21の表面層に、選択的に第二ｐベース領域32が形成され、その第二ｐベース領域32の内部に第二ｎ+ エミッタ領域31が形成されている。ｎ- ドリフト層21と第二ｎ+ エミッタ領域31とに挟まれた第二ｐベース領域32の表面上に、第二ゲート絶縁膜33を介して多結晶シリコンからなる第二ゲート電極34が設けられ、第二ｎ+ エミッタ領域31と第二ｐベース領域32とに共通に接触する第二エミッタ電極35が設けられている。
【００６９】
すなわちこのＩＧＢＴは、ドリフト層21をはさんで双方にエミッタ構造をもつ双方向型のＩＧＢＴが実現されている。このＩＧＢＴは逆耐圧が高く逆漏れ電流が少なく、双方向にバイアスして使うことが可能である。しかも、研磨や貼り合わせ工程が必要ない構造なので、従来の汚染やハンドリングの問題、貼り合わせに起因する結晶欠陥の問題等が回避できる。
【００７０】
なお、表面領域のストライプパターンと、基体内に埋め込まれているエミッタ構造のストライプパターンとは必ずしも同期させる必要はない。
［第６の実施形態］
図１４はこの発明の第５の実施形態に係るＩＧＢＴの断面図である。図１と対応するものには同じ番号を付した。
【００７１】
この例も双方向型ＩＧＢＴである。上の例との違いはチップ表面のエミッタ構造がトレンチゲート型となっている点である。
具体的には、ｎ- ドリフト層21の表面層に、第二ｐベース領域32が形成され、その第二ｐベース領域32の表面層に選択的に第二ｎ+ エミッタ領域31が形成されている。第二ｎ+ エミッタ領域31の表面からｎ- ドリフト層21に達するトレンチが掘り下げられ、そのトレンチ  内に第二ゲート絶縁膜33を介して多結晶シリコンの第二ゲート電極34が充填されている。第二ｎ+ エミッタ領域31と第二ｐベース領域32との表面に共通に接触するエミッタ電極35が設けられている。
【００７２】
この場合も、研磨や貼り合わせ工程が必要ない構造なので、従来の汚染やハンドリングの問題、貼り合わせに起因する結晶欠陥の問題等が回避できる。
また、表面領域のストライプパターンは、必ずしも基体内に埋め込まれているエミッタ構造のストライプパターンと同期させる必要はない。
本実施形態により、ｎ- ドリフト層21をはさんで双方にエミッタ構造をもつ双方向型のＩＧＢＴが実現できる。このＩＧＢＴは逆耐圧が高く逆漏れ電流が少なく、双方向にバイアスして使うことが可能である。
【００７３】
実施例５、６の下側のエミッタ部分はいずれも、実施例１と同じ構造としたが、実施例２、３のエミッタ部分と同じ構造としてもよいことは勿論である。また、本発明はＩＧＢＴのみならず、ＭＯＳＦＥＴ等のＭＩＳ半導体装置にも適用することができる。
【００７４】
【発明の効果】
以上説明したように本発明によれば、ＭＩＳ半導体装置のドリフト層、コレクタ部をエピタキシャル層とすることによって薄層化できて、微細化工を適用しやすくなるので、セル幅を細くし、オン電圧を下げることができて、オン電圧とターンオフ損失のトレードオフの改善が可能になる。
【００７５】
しかも、例えば活性領域の厚さが１００μm 以下の素子であっても、厚くて丈夫な半導体基板に密着したままであり強度が保たれ研磨加工の困難さや研磨による汚染および機械的なデバイスヘのダメージ、ハンドリングの問題等を回避できる。
また電極や金属配線を形成する前にコレクタ層やコレクタ電極の形成ができるので、コレクタ領域の不純物拡散を高温で行うことが可能となるので、不純物の活性化率が高く、再現性および歩留まりが高く低コストで量産性の良い半導体装置を実現できる。
【００７６】
コレクタ部分をエミッタ構造で置き換えることにより双方向型のＭＩＳ半導体装置を容易に形成でき、同様に従来の研磨および貼り合わせ加工による問題を避けることができる。
本発明は、薄膜半導体層を利用することにより、従来の半導体基板に作りこんだＭＩＳ半導体装置より画期的な性能向上が図れることを示した重要な発明である。
【図面の簡単な説明】
【図１】本発明実施例１のＭＯＳ半導体装置の断面図
【図２】本発明実施例１のＭＯＳ半導体装置の斜視図
【図３】（ａ）〜（ｄ）は実施例１のＭＯＳ半導体装置の主な製造工程毎の断面図
【図４】（ａ）〜（ｃ）は図２（ｄ）に続く実施例１のＭＯＳ半導体装置の主な製造工程毎の断面図
【図５】（ａ）〜（ｃ）は図４（ｃ）に続く実施例１のＭＯＳ半導体装置の主な製造工程毎の断面図
【図６】（ａ）は図５（ｃ）に続く実施例１のＭＯＳ半導体装置の主な製造工程毎の断面図、（ｂ）は各部寸法の説明図
【図７】（ａ）は、ストライプ状のエピタキシャル層が接合したときの問題点の説明図、（ｂ）、（ｃ）はその対策法としてのエピタキシャル成長工程の斜視断面図
【図８】（ａ）、（ｂ）は図７（ｃ）に続くエピタキシャル成長工程の斜視断面図
【図９】（ａ）〜（ｃ）はＭＢＥ法によるエピタキシャル成長工程の斜視断面図
【図１０】本発明実施例２のＭＩＳ半導体装置の断面図
【図１１】本発明実施例３のＭＩＳ半導体装置の断面図
【図１２】本発明実施例４のＭＩＳ半導体装置の断面図
【図１３】本発明実施例５のＭＩＳ半導体装置の断面図
【図１４】本発明実施例６のＭＩＳ半導体装置の断面図
【図１５】従来のＭＩＳ半導体装置の断面図
【図１６】従来の双方向ＭＩＳ半導体装置の断面図
【符号の説明】
1・・・ｎ+ 半導体基板
2・・・第一エピタキシャル層
3・・・AsまたはPイオンビーム
4・・・B イオンビーム
5・・・AsまたはPイオン
6・・・B イオン
7・・・ｎ+ コンタクト領域
8・・・ｐ+ コンタクト領域
9・・・第二エピタキシャル層
10・・・AsまたはPイオンビーム
11・・・B イオンビーム
12・・・AsまたはPイオン
13・・・Bイオン
14・・・ｎ+ エミッタ領域
15・・・ｎ- チャネル領域
16・・・ｐベース領域
17・・・ゲート絶縁膜
18・・・ゲート電極
19・・・絶縁膜
20・・・絶縁膜
21・・・第三エピタキシャル層またはｎ- ドリフト層
22・・・ｎ+ バッファ領域
23・・・ｐ+ コレクタ領域
24・・・半導体基板（エミッタ構造を含む）
25・・・絶縁膜で覆われたゲート電極
26・・・分子線（Si、SiH4、Si2H6、SiHC13またはSiC14）
27・・・基板の自転
28・・・コレクタ電極
29・・・ガードリングまたは高抵抗窒化膜
30・・・フィールドプレート
31・・・第二ｎ+ エミッタ領域
32・・・第二ｐベース領域
33・・・第二ゲート絶縁膜
34・・・第二ゲート電極
35・・・第二エミッタ電極
36・・・金属層
51・・・ｎ- ドリフト層
52a ・・第一ｎ+ バッファ領域
52b ・・第二ｎ+ バッファ領域
53a ・・第一ｐベース領域
53b ・・第二ｐベース領域
54a ・・第一ｎ+ エミッタ領域
54b ・・第二ｎ+ エミッタ領域
55a ・・第一ゲート電極
55b ・・第二ゲート電極
56a ・・第一エミッタ電極
56b ・・第二エミッタ電極
57a ・・第一ゲート絶縁膜
57b ・・第二ゲート絶縁膜
71・・・ｎ- ドリフト層
72・・・ｐベース領域
73・・・ｎ+ エミッタ領域
75・・・ゲート電極
76・・・エミッタ電極
77・・・ゲート絶縁膜
78・・・ｐ+ コレクタ領域
79・・・コレクタ電極
【図１】
0004779204.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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