(57)【特許請求の範囲】
【請求項１】
第１および第２の主面により画成された半導体基板の前記第１の主面上にエッチング停止膜を形成する工程と、
前記半導体基板の前記第２の主面上に、レジスト開口部を有するレジストパターンを形成する工程と、
前記半導体基板に対し、前記レジストパターンをマスクにドライエッチングを行い、前記半導体基板中に、前記レジスト開口部に対応したスルーホールを、前記スルーホールにおいて前記エッチング停止膜が露出するように形成する工程と、
前記スルーホールの側壁面に絶縁膜を形成する工程と、
前記エッチング停止膜上に薄膜回路を形成する工程と、
前記スルーホールにおいて前記エッチング停止膜を除去し、前記薄膜回路を露出する開口部を形成する工程と、を含み、
前記スルーホールを形成する工程は、前記エッチング停止膜が露出した後、前記ドライエッチングをさらに継続するオーバーエッチング工程を含み、
前記オーバーエッチング工程により、前記スルーホールに径の拡大した部分を形成することを特徴とする薄膜回路基板の製造方法。
【請求項２】
前記エッチング停止膜を形成する工程は、前記第１の主面上に、前記第１の主面上において前記スルーホール形成領域を覆う絶縁膜パターンを、前記エッチング停止膜として形成する工程と、前記絶縁膜パターンをマスクに使い、前記半導体基板の前記第１の主面を酸化して、前記絶縁膜パターンの周囲に酸化膜を形成する工程とを含み、
前記酸化膜は、前記オーバーエッチング工程において、オーバーエッチング停止膜として作用することを特徴とする請求項１記載の薄膜回路基板の製造方法。
【請求項３】
半導体基板の第１の主面上に、異方性エッチングにより、テーパ状の凹部を形成する工程と、
前記テーパ状凹部の表面を覆うように、前記テーパ状凹部に対応した形状の絶縁膜を形成する工程と、
前記半導体基板中に、前記第１の主面に対向する第２の主面から前記第１の主面に向って延在するビアホールを、前記テーパ状凹部に対応して、前記ビアホールが前記テーパ状凹部において前記絶縁膜を露出するように形成する工程と、
前記テーパ状凹部を覆う前記絶縁膜上にパッド電極を、前記テーパ上凹部に対応した形状に形成する工程と、
前記ビアホール底部において、前記露出している絶縁膜を除去し、前記パッド電極を露出する工程と、
前記ビアホールを導体により充填してビアプラグを形成する工程とよりなることを特徴とするビア形成基板の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に電子装置に係り、特に貫通孔を有する薄膜回路基板およびその製造方法に関する。
【０００２】
多数の貫通孔を形成された、いわゆるビア形成基板は、インターポーザ型の部品や多層回路基板、さらには三次元チップ実装技術において重要な構成部品である。
【０００３】
ビア形成基板上には様々な配線パターンが形成されるが、特に配線基板とＬＳＩチップとの間に挿入されるインターポーザ型の部品では、基板上に高誘電体キャパシタあるいは強誘電体キャパシタを形成することにより、ＬＳＩチップの高速動作に伴う電源電圧の変動を吸収することが可能である。
【０００４】
さらにこのようなビア形成基板を他の部品と共にパッケージ基板上に形成することによりシステムパッケージを形成することが可能であり、またビア形成基板上にＬＳＩチップを含む様々な部品を配設することにより、マルチチップモジュール（ＭＣＭ）やシステムインパッケージを形成することが可能である。
【０００５】
【従来の技術】
従来より、セラミック基板をベースとするビア形成基板が市販されている。かかる市販のビア形成基板ではセラミック基板中に多数の貫通孔が形成されており、各々の貫通孔中にはＣｕあるいはＷ等の低抵抗金属よりなるビアプラグが埋め込まれている。
【０００６】
図１（Ａ），（Ｂ）は、かかる従来のビア形成基板の例を示すそれぞれ平面図および断面図である。
【０００７】
図１（Ａ）の平面図を参照するに、Ａｌ2Ｏ3等よりなるセラミック基板１１中には多数のビアホール１２Ａが形成されており、各々のビアホール１２ＡはＣｕあるいはＷよりなるビアプラグ１２Ｂにより充填されている。
【０００８】
図１（Ａ），（Ｂ）のビア形成基板は、主として配線基板と電子部品との間に挿入されて使われるように設計されており、各々のビアプラグ１２Ｂに対応して図１（Ｂ）の断面図に示すようにＮｉ等よりなる電極パッド１３が形成されている。かかる電極パッド１３上にはんだバンプを形成することにより、ビア形成基板は下側の配線基板と上側の部品とを電気的に接続する。
【０００９】
図２は、かかるビア形成基板上に強誘電体キャパシタを含む薄膜回路を形成した本発明の関連技術によるインターポーザ型の薄膜回路基板の例を示す。かかる強誘電体キャパシタを搭載したインターポーザ型の薄膜回路基板では、ＬＳＩチップの直下に最短距離で電源配線を形成でき、電源ラインのインピーダンスが抑制される。その結果、かかるインターポーザ型の薄膜回路基板を使うことにより、クロック速度が非常に高い場合でも、ＬＳＩチップの高速動作に伴う電源電圧の変動を効果的に補償することが可能である。
【００１０】
図２を参照するに、ビア形成基板１１の上面においては図１（Ｂ）の電極パッド１３が研磨処理により除去されており、さらにＳＢＴやＰＺＴなどの強誘電体材料あるいは高誘電体材料よりなるキャパシタ絶縁膜１４が前記ビア形成基板１１の上面に形成されている。前記キャパシタ絶縁膜１４上には接地電極を構成する金属層１５が形成されており、さらに前記金属層１５上にはポリイミド保護膜１６が形成されている。
【００１１】
前記ポリイミド保護膜１６中には前記金属層１５およびキャパシタ絶縁膜１４を貫通して前記ビアプラグ１２Ｂの端面を露出するコンタクトホールが形成されており、前記コンタクトホールを充填するようにコンタクトプラグ１７Ａが形成されている。さらに前記ポリイミド保護膜１６上には、前記コンタクトプラグ１７Ａの先端に結合して電極パッド１７Ｂが形成されている。
【００１２】
前記電極パッド１７Ｂ上にははんだボール等のバンプ電極１８が形成される。また、前記ビア形成基板１１の下面では、前記電極パッド１３上にばんだボール等のバンプ電極１９が形成されている。
【００１３】
【発明が解決しようとする課題】
このような強誘電体あるいは高誘電体よりなるキャパシタ絶縁膜を含む部品では、酸化雰囲気中、少なくとも７００°Ｃ程度の高温での熱処理が必須であるが、ビアホール１２Ａ中のビアプラグ１２Ｂは酸化しやすいＣｕあるいはＷよりなるため、酸化の結果ビアプラグ１２Ｂが膨張し、セラミック基板１１表面に形成されている薄膜回路の破壊を引き起こしてしまうおそれもある。またセラミック基板は焼成工程により形成されるが、焼成に伴う収縮の制御が困難で、このためセラミック基板を使ったビア基板上に集積密度の大きいＬＳＩを実装するのは困難である。
【００１４】
これに対し、ビア形成基板としてＳｉ基板を使い、半導体プロセスにより、かかるＳｉ基板中に微細なビアホールを小さなピッチで形成することが考えられる。特にドライエッチングプロセスを使うことにより、Ｓｉ基板中に非常に大きなアスペクト比の多数のビアホールを、非常に小さな繰り返しピッチで、しかも同時に形成することが可能である。
【００１５】
一方、ドライエッチングプロセスでは、一般にエッチング速度がばらつきやすく、このため多数の深いビアホールをドライエッチングにより形成しようとした場合、深さ方向に±５％程度の加工誤差が生じるのが避けられない。その結果、所定時間のドライエッチングプロセスを終了した時点で、いくつかのビアホールは実際にはＳｉ基板を貫通していない状態が出現する可能性がある。
【００１６】
このような可能性に鑑み、Ｓｉ基板に深いビアホールをドライエッチングにより形成する場合には、ドライエッチング工程の後で基板裏面を研磨し、ビアホールを確実に開口させる必要がある。またＳｉ基板に深いビアホールをドライエッチングにより形成する場合には、ビアホール底部に針状の構造が形成されやすい。このようなことからも、前記研磨工程を行うのは不可欠であると考えられている。しかし、このような研磨工程は、ビア形成基板の費用を増大させてしまう。
【００１７】
さらにこのようにして形成されたＳｉ基板をベースとするビア形成基板では、ビアホールをＣｕやＷなどの低抵抗金属で充填した後、余分の金属層を除去するためにさらなる研磨工程が必要であるが、その際に前記基板表面を、薄膜回路が形成できるように鏡面研磨する必要がある。しかし、このような鏡面研磨処理はビア形成基板の費用をさらに増大させてしまう。また、このようにして鏡面研磨されたビア形成基板の表面に、薄膜回路の形成に先立って絶縁膜を形成する工程が必要になる。
【００１８】
さらにこのようにして形成されたＳｉ基板をベースとするビア形成基板では、ビア形成基板上に強誘電体あるいは高誘電体キャパシタを含む薄膜回路を形成した場合、酸化雰囲気中での熱処理に伴ってビアホール中のビアプラグが酸化し、従来のセラミック基板をベースとするビア形成基板と同じ、薄膜回路の破壊ないし損傷の問題が発生してしまう。また、かかる強誘電体あるいは高誘電体キャパシタを含む薄膜回路を形成する際には、熱処理に伴ってビアプラグが収縮する場合もある。
【００１９】
したがって、Ｓｉ基板中にビアホールを形成したビア形成基板に基づいて、前記課題を解決した薄膜回路基板を提供することが要望されている。
【００２０】
ところで、このようなビア形成基板を使ったＭＣＭ基板などのＬＳＩを実装する基板では、ＬＳＩの集積密度の向上および機能の強化に伴って、ビアホールのピッチを減少させる必要がある。
【００２１】
従来のセラミック基板を使ったビア形成基板あるいは樹脂基板を使ったビア形成基板では、ビアホールは機械加工により形成されているため、かかるピッチの減少には限界があったが、ビア形成基板として先に説明したようにＳｉ基板を使い、ビアホールを半導体プロセスを使って形成することにより、これらの限界は打ち破ることが可能である。
【００２２】
一方、このように非常に微細なビアホールを有するビア基板が実現されると、ビア基板上にＬＳＩ等の部品をはんだボールを介して実装した場合、部品実装時に、あるいはその後の電子装置の使用時に微細なはんだボールに非常に大きな応力が加わり、接合部の破損等の問題を引き起こす可能性がある。また、Ｓｉ基板にビアホールをドライエッチング等の半導体プロセスで形成する場合には長時間のエッチングが必要になり、ビア形成基板の費用が増大してしまう。
【００２３】
そこで、本発明は上記の課題を解決した、新規で有用な薄膜回路基板およびその製造方法、およびかかる薄膜回路基板を使った電子装置を提供することを概括的課題とする。
【００２４】
本発明のより具体的な課題は、半導体基板を使ったビア形成基板をベースとする薄膜回路基板において、製造工程を簡素化でき、しかも形成される薄膜回路の信頼性を向上させることのできる薄膜回路基板およびその製造方法を提供することにある。
【００２５】
本発明の他の課題は、半導体基板を使ったビア形成基板において、効率良く製造でき、ビア径およびビアピッチを減少させた場合でもバンプ電極に加わる応力を最小化できるビア形成基板およびその製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
本発明は上記の課題を、第１の主面と、前記第１の主面に対向する第２の主面とを有する半導体基板と、前記半導体基板上に、前記第１の主面に対応して形成された第１の絶縁膜と、前記半導体基板中を、前記第２の主面から前記第１の主面まで連続して延在するスルーホールと、前記スルーホールの側壁面を覆う第２の絶縁膜と、前記第１の絶縁膜上に形成された薄膜回路とよりなり、前記スルーホールは、前記第２の主面から延在する主部と、前記第１の主面近傍に形成されたテーパ部とよりなることを特徴とする薄膜回路基板により、または、薄膜回路基板の製造方法であって、第１および第２の主面により画成された半導体基板の前記第１の主面上にエッチング停止膜を形成する工程と、前記半導体基板の前記第２の主面上に、レジスト開口部を有するレジストパターンを形成する工程と、前記半導体基板に対し、前記レジストパターンをマスクにドライエッチングを行い、前記半導体基板中に、前記レジスト開口部に対応したスルーホールを、前記スルーホールにおいて前記エッチング停止膜が露出するように形成する工程と、前記スルーホールの側壁面に絶縁膜を形成する工程と、前記エッチング停止膜上に薄膜回路を形成する工程と、前記スルーホールにおいて前記エッチング停止膜を除去し、前記薄膜回路を露出する開口部を形成する工程とよりなることを特徴とする薄膜回路基板の製造方法により解決する。
【００２７】
本発明によれば、薄膜回路が、あらかじめ鏡面仕上げされている半導体基板表面上に、ビアプラグ形成工程よりも前に形成されるため、従来必要とされていた、ビアプラグ形成工程後の鏡面研磨工程が省略でき、薄膜回路基板の製造工程が簡素化される。また本発明によれば、薄膜回路がビアプラグ形成工程よりも前に形成されるため、薄膜回路形成工程に強誘電体膜や高誘電体膜の酸化熱処理工程が含まれていても、ビアプラグが酸化したり膨張・収縮することがなく、薄膜回路基板の製造歩留りを向上させることができる。さらにＳｉ基板等の半導体基板を使い、スルーホールをドライエッチング工程により形成することにより、容易にビア径を微細化し、またビアピッチを微細化することができる。
【００２８】
ところで、スルーホールをこのようにドライエッチングにより形成する際に、本発明はオーパーエッチングを行うことにより、基板中の全てのスルーホールを確実に貫通させることができる。かかるオーバーエッチングを行うと、スルーホールの底部が側方に拡大する傾向が現れるが、本発明はスルーホールの側方への拡大を抑制するため、基板底面にスルーホールを囲むように酸化膜を形成する。このような構成では、前記スルーホールを形成するドライエッチングプロセスが基板底面のエッチング停止膜により阻止された場合、ドライエッチングプロセスの側方へ進行が前記酸化膜により阻止される。このため、スルーホール底部の拡大が抑制され、微細なスルーホールを微細なピッチで繰り返し形成することが可能になる。
【００２９】
本発明はまた、上記の課題を、第１の主面と前記第１の主面に対向する第２の主面とよりなる支持基板と、前記支持基板中に、前記第２の主面から前記第１の主面に向って第１の径で延在するようにスルーホールと、前記スルーホールの前記第１の主面側端部に形成され、前記第１の主面において開口し、径を前記第１の主面に向って前記第１の径から増大させ、前記第１の主面において前記第１の径よりも大きな第２の径を有するテーパ形状部と、前記スルーホールを充填する導体プラグと、前記テーパ形状部上に、前記導体プラグに電気的に接続されて形成された、前記テーパ形状部に対応するテーパ形状を有するパッド電極とよりなることを特徴とするビア形成基板により、または、半導体基板の第１の主面上に、異方性エッチングにより、テーパ状の凹部を形成する工程と、前記テーパ状凹部の表面を覆うように、前記テーパ状凹部に対応した形状の絶縁膜を形成する工程と、前記半導体基板中に、前記第１の主面に対向する第２の主面から前記第１の主面に向って延在するビアホールを、前記テーパ状凹部に対応して、前記ビアホールが前記テーパ状凹部において前記絶縁膜を露出するように形成する工程と、前記テーパ状凹部を覆う前記絶縁膜上にパッド電極を、前記テーパ上凹部に対応した形状に形成する工程と、前記ビアホール底部において、前記露出している絶縁膜を除去し、前記パッド電極を露出する工程と、前記ビアホールを導体により充填してビアプラグを形成する工程とよりなることを特徴とするビア形成基板の形成方法により、解決する。
【００３０】
本発明によれば、ビア基板中のビアホール端部にテーパ形状部を形成することにより、微細なビアホールであってもその上に比較的径の大きなはんだボールないしバンプ電極を形成することが可能になる。その結果、かかるビア基板上にＬＳＩチップ等の部品を実装した場合に、バンプ電極に加わる応力を緩和することが可能になる。本発明は、特にＳｉ基板等の半導体基板中に非常に微細なビアホールを非常に微細なピッチで形成したビア基板において有効である。かかるテーパ形状部は、予め半導体基板表面にウェットエッチング等の異方性エッチングにより形成しておくことができる。このようにテーパ形状部を予め形成したおいた場合、スルーホールを形成するドライエッチング工程を短縮することが可能になり、ビア形成基板の製造効率を向上させることができる。
【００３１】
【発明の実施の形態】
［第１実施例］
図３（Ａ）〜（Ｅ）は、本発明の第１実施例による薄膜回路基板２０の製造工程を示す。
【００３２】
図３（Ａ）を参照するに、厚さが３００〜６００μｍの単結晶Ｓｉ基板２１の下主面面にはＳｉＯ2膜よりなるエッチング停止膜２２がＣＶＤ工程により、約２μｍの厚さに形成される。
【００３３】
次に図３（Ｂ）の工程において前記Ｓｉ基板２１の上主面に、数十μｍの径のレジスト開口部２３Ａが形成されたレジストパターン２３を形成し、図３（Ｃ）の工程においてＩＣＰプラズマエッチング装置中において、前記レジストパターン２３をマスクに前記Ｓｉ基板２１の露出部に、Ｃ4Ｆ8およびＳＦ6エッチングガスを交互に供給することにより、ドライエッチングを約１８０分間行い、前記Ｓｉ基板２１中を前記上主面から下主面まで延在するスルーホール２１Ａが形成される。前記スルーホール２１Ａを形成するドライエッチングは、前記スルーホール２１Ａにおいてエッチング停止膜２２が露出した時点で停止する。
【００３４】
図３（Ｃ）の工程では、同時に多数のスルーホール２１Ａが形成されるが、スルーホールごとのエッチング速度のばらつきに鑑み、全てのスルーホール２１Ａが前記上主面から下主面まで貫通するように、エッチングを多少長く実行し、オーバーエッチングを行う。かかるオーバーエッチングの結果、前記スルーホール２１Ａは大部分垂直な壁面で画成されるものの、前記エッチング停止膜２２に接する底部においては、深さが約１０μｍの範囲で径が約１０μｍ程度拡大し、オーバーエッチ部２１Ｂが形成される。図３（Ｃ）よりわかるように、かかるオーバーエッチ部２１Ｂにおいて前記エッチング停止膜２２が露出している。
【００３５】
次に図３（Ｄ）の工程で前記レジストパターン２３が除去され、さらに８００〜１０５０°Ｃの温度で熱酸化処理工程を行うことにより、あるいはＣＶＤ工程を行うことにより、前記スルーホール２１Ａの内壁面に、前記オーバーエッチ部２１Ｂも含めて、酸化膜２１Ｃが形成される。また、図３（Ｄ）の工程では、前記エッチング停止膜２２上に薄膜回路２４が形成されている。かかる薄膜回路２４は、先に図２に示したような、強誘電体キャパシタあるいは高誘電体キャパシタを含むものであってもよい。あるいは、かかる薄膜回路２４は多層配線構造であってもよい。前記薄膜回路２４が強誘電体キャパシタあるいは高誘電体キャパシタを含む場合、図３（Ｄ）の工程においては酸化雰囲気中６００〜８００°Ｃでの熱処理が行われ、形成された強誘電体膜あるいは高誘電体膜中の酸素欠損補償処理が行われる。
【００３６】
次に図３（Ｅ）の工程において前記エッチング停止膜２２が、前記スルーホール２１Ａを介したドライエッチングにより除去され、前記エッチング停止膜２２中には、前記スルーホール２１Ａに対応した開口部が形成され、かかる開口部において前記薄膜回路２４が露出される。
【００３７】
図３（Ｅ）の構造では、前記エッチング停止膜２２はＳｉ基板２１の下主面に対応したスルーホール２１Ａ下端部からスルーホール中心部に向って、前記側壁酸化膜２１Ｃの厚さに対応する距離だけ延在しており、前記側壁酸化膜２１Ｃは、その端面がかかるエッチング停止膜２２の延在部の上面に接合している。
【００３８】
前記側壁酸化膜２１Ｃと前記エッチング停止膜２２とが共に酸化膜である場合、図３（Ｅ）のドライエッチングでは膜２１Ｃと２２との間に実質的なエッチング選択性は確保できないので、エッチング停止膜２２のみが確実に除去されるように、前記側壁酸化膜２１Ｃの膜厚を、前記エッチング停止膜２２の膜厚よりも大きく設定しておくのが好ましい。
【００３９】
図４は、このようにして形成された薄膜回路基板２０中にビアプラグを形成し、さらにはんだバンプを形成した構成を示す。
【００４０】
図４を参照するに、前記スルーホール２１Ａ中には、前記スルーホール２１Ａを充填するようにＣｕやＷ等の低抵抗金属よりなるビアプラグ２１Ｄが形成されており、前記ビアプラグ２１Ｄの上端にはＰｔあるいはＡｕ等よりなるパッド電極２１Ｅが形成されている。
【００４１】
一方、前記薄膜回路２４上にも前記ビアプラグ２１Ｄに対応してパッド電極２１Ｆが形成されており、前記パッド電極２１Ｆ上にははんだボール２５よりなるバンプ電極が形成されている。
【００４２】
図４の構成の薄膜回路基板２０では、前記ビアプラグ２１Ｄを形成する以前に薄膜回路２４が形成されているため、ビアプラグ２１Ｄを形成した後で高温酸化雰囲気中で熱処理を行う必要がなく、ビアプラグ２１Ｄの酸化による膨張およびこれに伴い薄膜回路２４の破壊の問題が生じない。
【００４３】
また図４の構成の薄膜回路基板２０では、Ｓｉ基板を使うことにより、図１（Ａ），（Ｂ）のセラミック基板を使う場合のような既存の電極パッドを研磨により除去する工程が不必要で、さらに前記スルーホール２１Ａ、従ってビアプラグ２１Ｄを非常に小さな径で、しかも非常に小さな繰り返しピッチで形成することが可能になる。
［第２実施例］
図５（Ａ）〜図６（Ｆ）は、本発明の第２実施例による薄膜回路基板２０Ａの製造方法を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００４４】
図５（Ａ）を参照するに、Ｓｉ基板２１の下主面上にはエッチング停止膜となるＳｉＮパターン３１が、形成しようとうするビアホールに対応して形成され、図５（Ｂ）の工程において図５（Ａ）のＳｉ基板２１に対して熱酸化処理工程を行う。その結果、図５（Ｂ）に示すように前記Ｓｉ基板２１の下主面には、前記ＳｉＮパターン３１の両側に熱酸化膜３１が、自己整合的に形成される。
【００４５】
次に図５（Ｃ）の工程において前記Ｓｉ基板２１の上主面上に、形成しようとするビアホールに対応したレジスト開口部２３Ａを有するレジスト膜２３が、図３（Ｂ）の工程と同様にして形成され、図５（Ｃ）の工程において前記レジスト膜２３をマスクに、前記Ｓｉ基板２１を、前記ＳｉＮエッチング停止パターン３１が露出するまでドライエッチングし、前記Ｓｉ基板２１中に、前記レジスト開口部２１に対応してスルーホール２１Ａを形成する。先の実施例と同様に、前記スルーホール２１Ａを形成するドライエッチング工程では、前記Ｓｉ基板１１中の全てのスルーホール２１Ａにおいて前記ＳｉＮエッチング停止パターン３１が確実に露出されるように、エッチング時間を延長し、いわゆるオーバーエッチングを行う。
【００４６】
さらに図６（Ｅ）の工程において前記レジスト膜２３が除去され、図６（Ｄ）の工程で形成されたスルーホール２１Ａの内壁面に、熱酸化工程あるいはＣＶＤ工程により、絶縁膜２１Ｃが形成される。また図６（Ｅ）の工程においては、前記Ｓｉ基板２１の下主面上の熱酸化膜３２上に薄膜回路２４が形成される。前記薄膜回路２４は、先に説明したように強誘電体膜あるいは高誘電体膜を含むものであってもよく、その場合には結晶化および酸素欠損補償のための酸化雰囲気中における熱処理が行われる。
【００４７】
さらに図６（Ｆ）の工程において前記ＳｉＮエッチングパターン３１が選択エッチング工程により除去され、前記薄膜回路が露出される。
【００４８】
図６（Ｆ）の工程の後、前記ビアホール２１ＡをＣｕやＷにより充填することにより、図４と略同様な薄膜回路基板２０Ａが得られる。
【００４９】
本実施例では、図５（Ｂ）の工程において前記Ｓｉ基板２１の下主面上に前記ＳｉＮエッチング停止パターン３１に自己整合して熱酸化膜３２を形成しているため、図６（Ｆ）の選択エッチングにより、側壁の絶縁層は確保され、確実に開口部をエッチングできる利点がある。
［第３実施例］
図７は、本発明の第３実施例によるビア形成基板４０の構成を示す。
【００５０】
図７を参照するに、ビア形成基板４０は厚さが数百ミクロンのＳｉ基板４１をベースに構成されており、前記Ｓｉ基板４１と、前記Ｓｉ基板４１の上主面に形成された複数の凹部４２と、前記凹部の各々に対応して形成され、前記凹部の底部から前記Ｓｉ基板４１の下主面まで、前記Ｓｉ基板４１中を貫通するスルーホール４３とよりなり、前記Ｓｉ基板４１の上下主面、前記凹部表面、前記スルーホール内壁面および前記Ｓｉ基板４１の側壁面は、好ましくは熱酸化膜よりなる絶縁膜４１ａにより覆われている。
【００５１】
前記凹部４２は好ましくはＳｉの結晶面により画成されており、Ｐｔ等よりなる電極パッド４２Ａが、前記凹部４２の凹面形状に対応して形成されている。また、前記スルーホール４３はＰｔよりなるビアプラグ４３Ａにより充填されている。前記Ｓｉ基板４１の下主面上には、前記ビアプラグ４３Ａの各々に対応して、Ｐｔ等よりなる電極パッド４３Ｂが形成されている。
【００５２】
図示の例では前記スルーホール４３は７０μｍの深さを有し、前記Ｓｉ基板４１中に２５０μｍピッチで繰り返し形成されている。また前記凹部４２はＳｉの（１１１）面により画成されており、前記Ｓｉ基板４１の上主面において径が約１４０μｍの開口部を形成する。
【００５３】
前記各々のスルーホール４３は対応する凹部４２とともに、前記Ｓｉ基板４１中を、前記上主面側から下主面側まで連続して延在するビアホールを形成する。
【００５４】
前記凹部４２の各々は、前記電極パッド４２Ａにコンタクトする半田プラグ４４により充填され、前記半田プラグ４４の先端部には、径が約１５０μｍの半田ボール４４Ａが形成されている。
【００５５】
図７の構成では、かかるビア基板上にパッド電極５２を有するＬＳＩ基板５２が実装されており、前記パッド電極５２の各々が、対応する半田ボール４４Ａとコンタクトする。
【００５６】
かかる構成では、前記Ｓｉ基板４１の表面に凹部４２を形成しておくことにより、前記スルーホール４３、従ってビアホールの形成ピッチ自体は非常に小さくても、前記凹部４２に対応して比較的大きな径の半田ボール４４Ａを形成することが可能になる。このような大きな半田ボール４４Ａを使うことにより、前記ＬＳＩ基板５２に外力が加わったような場合でも、半田ボール４４Ａおよび半田プラグ４４に印加される応力は小さく、コンタクト部の破損等の問題を回避することが可能になる。また、このように凹部４２を形成することにより、ＬＳＩ基板５１の実装時に生じる熱応力も、軽減される。
【００５７】
本発明では、Ｓｉ基板４１の代わりに他の基板を使うことも可能であるが、ウエットエッチング等の異方性エッチングにより凹部４２を正確に形成できることから、前記基板４１としてはＳｉ基板をはじめとする半導体基板を使うのが好ましい。
【００５８】
なお、図７中に示した数値はあくまでも例示のためのものであり、本発明を限定するものではない。また前記ＬＳＩ基板の代わりにＬＳＩチップを実装することも可能である。
【００５９】
次に、図７のビア形成基板の製造工程を、図８（Ａ）〜図９（Ｍ）を参照しながら説明する。
【００６０】
図８（Ａ）を参照するに、前記Ｓｉ基板４１の（１００）表面に熱酸化工程により酸化膜４１ａが形成される。
【００６１】
次に図８（Ｂ）の工程において前記Ｓｉ基板４１の上主面上の酸化膜４１ａがフォトリソグラフィー法によりパターニングされ、形成された開口部において前記Ｓｉ基板４１をＫＯＨを使ったウェットエッチング法により異方性エッチングを行うことにより、前記Ｓｉ基板４１の上主面にＳｉ（１１１）面により画成された凹部４２を繰り返し形成する。
【００６２】
次に図８（Ｃ）の工程において、図８（Ｂ）の工程で形成された凹部４２の表面に再び熱酸化膜４１ａを形成し、さらに図８（Ｄ）の工程において前記Ｓｉ基板４１の下主面上の酸化膜４１ａ中に、前記Ｓｉ基板４１の下主面を露出するように、開口部４１ｂを、前記凹部４２の各々に対応して形成する。
【００６３】
次に図８（Ｅ）の工程において、図８（Ｄ）のＳｉ基板４１をＩＣＰ型ドライエッチング装置（図示せず）の反応室に導入し、Ｃ4Ｆ8およびＳＦ6をエッチングガスとしたドライエッチング工程を行うことにより、前記開口部４１ｂの各々に対応して開口部４３が、前記Ｓｉ基板４１の下主面から上主面に向って延在するように形成される。図８（Ｅ）に示すようにドライエッチング工程は、前記凹部４２の底面を覆っている酸化膜４１ａが露出した時点で停止する。
【００６４】
次に図８（Ｆ）の工程において図８（Ｅ）の構造に対して熱酸化工程が行われ、前記開口部４３の側壁面に熱酸化膜が形成される。
【００６５】
さらに図８（Ｇ）の工程において、図８（Ｆ）の構造上にＰｔ膜等の導電膜が堆積され、これをパターニングすることにより、前記凹部４２上に前記電極パッド４２Ａが形成される。
【００６６】
次に図９（Ｈ）の工程において、図８（Ｆ）の構造において前記電極パッド４２Ａと開口部４３との間に介在していた熱酸化膜４１ａがドライエッチング工程により除去され、前記開口部４３の上端部において前記電極パッド４２Ａが露出する。すなわち、図９（Ｈ）の段階において、前記開口部４３はＳｉ基板４１中を延在するスルーホールとなる。
【００６７】
次に図９（Ｉ）の工程において前記スルーホール４３の各々にビアプラグ４３Ａが電解めっき等の工程により形成され、さらに前記Ｓｉ基板４１の下面上に、前記ビアプラグ４３Ａに対応してＰｔ等よりなる電極パッド４３Ｂが形成されている。
【００６８】
次に図９（Ｊ）の工程において、前記電極パッド４２Ａの各々の上にＳｎ−Ａｇ系の半田ペースト４３ａをリフトオフ法等により塗布し、さらに熱処理を２６０°Ｃで行うことにより塗布された半田をリフローさせ、ビア形成基板を形成する。
【００６９】
さらに図９（Ｋ）の工程において前記半田ペースト４３ａ上に径が１５０〜１８０μｍの半田ボール４４Ａを転写し、図９（Ｌ）の工程において、図９（Ｊ）のビア形成基板上にＬＳＩ基板５１を、前記半田ボール４４Ａを介して実装する。
【００７０】
さらに図９（Ｍ）の工程において、図９（Ｌ）のビア形成基板を、配線基板６１上に、前記電極パッド４３Ｂおよび半田バンプ４５を介して実装することにより、電子装置を形成する。
【００７１】
本実施例では、先にも説明したように前記ビア形成基板の表面に凹部４２を形成しておくことにより大きな径の半田ボールを使うことが可能で、このため前記ＬＳＩ基板５１に対して外力が加わっても、前記半田ボールに印加される応力を効果的に分散させることができ、損傷を回避することが可能になる。
【００７２】
また本実施例では、前記Ｓｉ基板上に予めウェットエッチング工程等の異方性エッチング工程により予め凹部４２が形成されるため、スルーホール４３Ａを形成する際のドライエッチング工程が短時間で済む好ましい特徴が得られる。
【００７３】
なお、本発明の薄膜回路基板２０，２０Ａあるいはビア形成基板４０は、図９（Ｍ）で説明したインターポーザ型基板のみならず、図１０に示すように配線基板６１上にバンプ電極により実装し、さらにリード線６２で配線を行うことによりシステムパッケージを形成するのに使うことも可能である。
【００７４】
さらに本発明の薄膜回路基板２０，２０Ａあるいはビア形成基板４０は、図１１に示すようにＦＲＡＭやＣＭＯＳの集積回路装置を担持することにより、システムインパッケージを形成することも可能である。
【００７５】
さらに本発明の薄膜回路基板２０，２０Ａあるいはビア形成基板４０は、図９（Ｍ）の実装構造を積層することにより、３次元集積回路装置を構成することも可能である。
【００７６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の構成に限定されるものではなく、特許請求の範囲内において様々な変形・変更が可能である。
【００７７】
（付記１）  第１の主面と、前記第１の主面に対向する第２の主面とを有する半導体基板と、
前記半導体基板上に、前記第１の主面に対応して形成された第１の絶縁膜と、
前記半導体基板中を、前記第２の主面から前記第１の主面まで連続して延在するスルーホールと、
前記スルーホールの側壁面を覆う第２の絶縁膜と、
前記第１の絶縁膜上に形成された薄膜回路とよりなり、
前記スルーホールは、前記第２の主面から延在し実質的に一定の第１の径を有する主部と、前記第１の主面近傍に形成され、前記第１の径よりも大きな第２の径を有するテーパ部とよりなることを特徴とする薄膜回路基板。
【００７８】
（付記２）  前記第１の絶縁膜には、前記スルーホール中において、前記第２の絶縁膜の内壁面により画成される開口部が形成されていることを特徴とする付記１記載の薄膜回路基板。
【００７９】
（付記３）  前記第１の絶縁膜は、前記開口部において、前記スルーホールの側壁面から前記第２の絶縁膜の厚さに対応する距離だけ前記開口部中央に向って延在し、前記第２の主面に一致する側壁面と前記開口部に一致する端面とにより画成される延在部を有し、前記第２の絶縁膜は、前記延在部の前記側壁面に衝合することを特徴とする付記２記載の薄膜回路基板。
【００８０】
（付記４）  前記薄膜回路は、前記第１の絶縁膜と接する側が平坦面を形成することを特徴とする付記１〜３のうち、いずれか一項記載の薄膜回路基板。
【００８１】
（付記５）  前記薄膜回路には、前記スルーホールに対応して、前記第１の絶縁膜に接する側に、前記開口部よりも大きな径の凹部が形成されていることを特徴とする付記２または３記載の薄膜回路基板。
【００８２】
（付記６）  前記薄膜回路と前記第１の絶縁膜との間には、前記スルーホールに対応して、前記開口部前記開口部よりも大きな径を有する絶縁膜パターンが形成されていることを特徴とする付記２または３記載の薄膜回路基板。
【００８３】
（付記７）  前記第２の絶縁膜の厚さは、前記第１の絶縁膜の厚さよりも大きいことを特徴とする付記１〜６のうち、いずれか一項記載の薄膜回路基板。
【００８４】
（付記８）  前記スルーホールは、導電体により充填されていることを特徴とする付記１〜７のうち、いずれか一項記載の薄膜回路装置。
【００８５】
（付記９）  前記薄膜回路は強誘電体膜あるいは高誘電体膜を含むことを特徴とする付記１〜８のうち、いずれか一項記載の薄膜回路基板。
【００８６】
（付記１０）  前記第１および第２の絶縁膜は酸化膜よりなることを特徴とする付記１〜９のうち、いずれか一項記載の薄膜回路基板。
【００８７】
（付記１１）  薄膜回路基板の製造方法であって、
第１および第２の主面により画成された半導体基板の前記第１の主面上にエッチング停止膜を形成する工程と、
前記半導体基板の前記第２の主面上に、レジスト開口部を有するレジストパターンを形成する工程と、
前記半導体基板に対し、前記レジストパターンをマスクにドライエッチングを行い、前記半導体基板中に、前記レジスト開口部に対応したスルーホールを、前記スルーホールにおいて前記エッチング停止膜が露出するように形成する工程と、
前記スルーホールの側壁面に絶縁膜を形成する工程と、
前記エッチング停止膜上に薄膜回路を形成する工程と、
前記スルーホールにおいて前記エッチング停止膜を除去し、前記薄膜回路を露出する開口部を形成する工程とよりなることを特徴とする薄膜回路基板の製造方法。
【００８８】
（付記１２）  前記スルーホールを形成する工程は、前記エッチング停止膜が露出した後、前記ドライエッチングをさらに継続するオーバーエッチング工程を含むことを特徴とする付記１１記載の薄膜回路基板の製造方法。
【００８９】
（付記１３）  前記エッチング停止膜を形成する工程は、前記第１の主面上に、前記第１の主面上において前記スルーホール形成領域を覆う絶縁膜パターンを、前記エッチング停止膜として形成する工程と、前記絶縁膜パターンをマスクに、前記半導体基板の前記第１の主面を酸化して、前記絶縁膜パターンの周囲に酸化膜を形成する工程とを含み、
前記酸化膜は、前記オーバーエッチング工程において、オーバーエッチング停止膜として作用することを特徴とする付記１２記載の薄膜回路基板の製造方法。
【００９０】
（付記１４）  前記エッチング停止膜はＳｉＮ膜またはＳｉＯ2膜よりなることを特徴とする付記１１〜１３のうち、いずれか一項記載の薄膜回路基板の製造方法。
【００９１】
（付記１５）  前記薄膜回路は強誘電体膜あるいは高誘電体膜を含み、前記薄膜回路を形成する工程は、酸化雰囲気中での熱処理工程を含むことを特徴とする付記１１〜１４のうち、いずれか一項記載の薄膜回路基板の製造方法。
【００９２】
（付記１６）  前記エッチング停止膜除去工程の後、前記前記スルーホールに導体を充填する工程をさらに含むことを特徴とする付記１１〜１５のうち、いずれか一項記載の薄膜回路基板の製造方法。
【００９３】
（付記１７）  第１の主面と前記第１の主面に対向する第２の主面とよりなる支持基板と、
前記支持基板中に、前記第２の主面から前記第１の主面に向って第１の径で延在するようにスルーホールと、
前記スルーホールの前記第１の主面側端部に形成され、前記第１の主面において開口し、径を前記第１の主面に向って前記第１の径から増大させ、前記第１の主面において前記第１の径よりも大きな第２の径を有するテーパ形状部と、
前記スルーホールを充填する導体プラグと、
前記テーパ形状部上に、前記導体プラグに電気的に接続されて形成された、前記テーパ形状部に対応するテーパ形状を有するパッド電極とよりなることを特徴とするビア形成基板。
【００９４】
（付記１８）  前記パッド電極上にバンプ電極をさらに有することを特徴とする付記１７記載のビア形成基板。
【００９５】
（付記１９）  前記基板はＳｉ基板よりなることを特徴とする付記１７または１８記載のビア形成基板。
【００９６】
（付記２０）  前記テーパ形状部は、Ｓｉ結晶面により画成されていることを特徴とする付記１９記載のビア形成基板。
【００９７】
（付記２１）  前記第２の径は、前記第１の径よりも二倍以上大きいことを特徴とする付記１７〜２０のうち、いずれか一項記載のビア形成基板。
【００９８】
（付記２２）  前記基板上には薄膜回路が形成されていることを特徴とする付記１７〜２１のうち、いずれか一項記載のビア形成基板。
【００９９】
（付記２３）  半導体基板の第１の主面上に、異方性エッチングにより、テーパ状の凹部を形成する工程と、
前記テーパ状凹部の表面を覆うように、前記テーパ状凹部に対応した形状の絶縁膜を形成する工程と、
前記半導体基板中に、前記第１の主面に対向する第２の主面から前記第１の主面に向って延在するビアホールを、前記テーパ状凹部に対応して、前記ビアホールが前記テーパ状凹部において前記絶縁膜を露出するように形成する工程と、
前記テーパ状凹部を覆う前記絶縁膜上にパッド電極を、前記テーパ上凹部に対応した形状に形成する工程と、
前記ビアホール底部において、前記露出している絶縁膜を除去し、前記パッド電極を露出する工程と、
前記ビアホールを導体により充填してビアプラグを形成する工程とよりなることを特徴とするビア形成基板の形成方法。
【０１００】
（付記２４）  前記半導体基板はＳｉ基板よりなり、前記異方性エッチング工程は、ウェットエッチングにより実行されることを特徴とする付記２３記載のビア形成基板の形成方法。
【０１０１】
（付記２５）  前記ビアホール形成工程は、ドライエッチングにより実行されることを特徴とする付記２３または２４記載のビア形成基板の形成方法。
【０１０２】
（付記２６）  前記ビアプラグ形成工程は、前記導体のめっき工程を含むことを特徴とする付記２３〜２５のうち、いずれか一項記載のビア形成基板の形成方法。
【０１０３】
（付記２７）  前記導体はＰｔまたはＡｕよりなることを特徴とする付記２３〜２６のうち、いずれか一項記載のビア形成基板の形成方法。
【０１０４】
（付記２８）  さらに、前記電極パッド上にはんだペーストを形成する工程と、前記はんだペースト上にはんだボールを設ける工程とを含むことを特徴とする付記２３〜２７のうち、いずれか一項記載のビア形成基板の形成方法。
【０１０５】
（付記２９）  さらに前記はんだボールを加熱することにより、前記電極パッド上にバンプ電極を形成する工程を含むことを特徴とする付記２８記載のビア形成基板の形成方法。
【０１０６】
【発明の効果】
本発明によれば、薄膜回路があらかじめ鏡面仕上げされている半導体基板表面上に、ビアプラグ形成工程よりも前に形成されるため、従来必要とされていた、ビアプラグ形成工程後の鏡面研磨工程が省略でき、薄膜回路基板の製造工程が簡素化される。また本発明によれば、薄膜回路がビアプラグ形成工程よりも前に形成されるため、薄膜回路形成工程に強誘電体膜や高誘電体膜の酸化熱処理工程が含まれていても、ビアプラグが酸化したり膨張・収縮することがなく、薄膜回路基板の製造歩留りを向上させることができる。さらにＳｉ基板等の半導体基板を使い、スルーホールをドライエッチング工程により形成することにより、容易にビア径を微細化し、またビアピッチを微細化することができる。
【０１０７】
本発明によれば、ビア基板中のビアホール端部にテーパ形状部を形成することにより、微細なビアホールであってもその上に比較的径の大きなはんだボールないしバンプ電極を形成することが可能になる。その結果、かかるビア基板上にＬＳＩチップ等の部品を実装した場合に、バンプ電極に加わる応力を緩和することが可能になる。本発明は、特にＳｉ基板等の半導体基板中に非常に微細なビアホールを非常に微細なピッチで形成したビア基板において有効である。かかるテーパ形状部は、予め半導体基板表面にウェットエッチング等の異方性エッチングにより形成しておくことができる。このようにテーパ形状部を予め形成したおいた場合、スルーホールを形成するドライエッチング工程を短縮することが可能になり、ビア形成基板の製造効率を向上させることができる。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は、従来の薄膜回路基板を示す平面図および断面図である。
【図２】図１の薄膜回路基板を示す拡大断面図である。
【図３】（Ａ）〜（Ｅ）は、本発明の第１実施例による薄膜回路基板の製造工程を示す図である。
【図４】本発明の第１実施例による薄膜回路基板の構成を示す断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第２実施例による薄膜回路基板の製造工程を示す図（その１）である。
【図６】（Ｄ）〜（Ｆ）は、本発明の第２実施例による薄膜回路基板の製造工程を示す図（その２）である。
【図７】本発明の第３実施例によるビア形成基板の構成を示す図である。
【図８】（Ａ）〜（Ｇ）は、図７のビア形成基板の製造工程を示す図（その１）である。
【図９】（Ｈ）〜（Ｍ）は、図７のビア形成基板の製造工程を示す図（その２）である。
【図１０】本発明の薄膜回路基板あるいはビア形成基板により構成されるシステムパッケージの例を示す図である。
【図１１】本発明の薄膜回路基板あるいはビア形成基板により構成されるシステムインパッケージの例を示す図である。
【符号の説明】
１１  セラミック基板
１２Ａ  ビアホール
１２Ｂ  ビアプラグ
１３  電極パッド
１４  強誘電体・高誘電体膜
１５  接地電極層
１６  ポリイミド保護膜
１７Ａ  コンタクトプラグ
１７Ｂ  電極パッド
１８，１９  半田ボール
２０，２１Ａ  薄膜回路基板
２１  Ｓｉ基板
２１Ａ  スルーホール
２１Ｂ  スルーホール底部
２１Ｃ  絶縁膜
２１Ｄ  ビアプラグ
２１Ｅ，２１Ｆ  電極パッド
２２  エッチング停止膜
２３  レジスト膜
２３Ａ  レジスト開口部
２４  薄膜回路
２５  半田ボール
３１  ＳｉＮパターン
３２  熱酸化膜
４０  ビア形成基板
４１  Ｓｉ基板
４２  凹部
４２Ａ  絶縁膜
４３  スルーホール
４３Ａ  ビアプラグ
４３Ｂ  電極パッド
４４Ａ  半田プラグ
４４Ｂ  半田ボール
５１  ＬＳＩ基板
６１  回路基板
【図１】
0004703061.tif 000002
【図２】
0004703061.tif 000003
【図３】
0004703061.tif 000004
【図４】
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【図５】
0004703061.tif 000006
【図６】
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【図７】
0004703061.tif 000008
【図８】
0004703061.tif 000009
【図９】
0004703061.tif 000010
【図１０】
0004703061.tif 000011
【図１１】
0004703061.tif 000012