(57)【特許請求の範囲】
【請求項１】
被写体の光学像を複数の全画素の光電変換領域に露光の開始と終了のタイミングが全画素同時となるように露光して光電変換して得たホール電荷を全画素に蓄積した後、前記露光の期間に蓄積した前記ホール電荷を各画素から撮像信号として順次出力するグローバルシャッタ型のＣＭＯＳエリアセンサの構造を備えた固体撮像素子であって、
半導体基板上に形成された第１導電型のウェル、及び前記ウェルにおける所定の第１の領域とは異なる第２の領域に形成されて前記ウェルに接続する第２導電型の埋め込み部を有し、前記光学像を光電変換して得たホール電荷を蓄積するフォトダイオードと、
前記埋め込み部上に形成された反射防止膜と、
前記第１の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記ウェル内の領域に形成された第１導電型の第１ソース部と、前記第１ソース部の周囲に前記リング状ゲート電極の外周に達しないように、かつ、前記ゲート酸化膜に接しないように前記ウェル内に埋め込まれて形成されて前記第１ソース部に接続し前記フォトダイオードから転送された前記ホール電荷を蓄積する第２導電型のソース近傍領域部と、前記ウェルにおける前記第１の領域とは異なる第３の領域に前記第１ソース部及び前記ソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、前記ソース近傍領域部に蓄積されたホール電荷を前記撮像信号として出力するリング状ゲートトランジスタと、
前記第１の領域上に、前記リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、前記転送ゲート電極と前記リング状ゲート電極との電位差を制御して前記フォトダイオードに蓄積された前記ホール電荷を前記リング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、
を画素毎に有し、
前記転送ゲート電極から前記リング状ゲート電極までの前記ゲート酸化膜の直下の領域であって、かつ、前記フォトダイオードから前記ソース近傍領域部に至るまでの領域には前記ウェルが連続して存在しており、
前記埋め込み部に蓄積されたホール電荷は、前記リング状ゲート電極下と前記転送ゲート電極下とで前記ウェルにバリアとなる電位差が生じないように前記リング状ゲート電極の電位及び前記転送ゲート電極の電位がそれぞれ制御されることにより、前記ウェルのみを介して前記ソース近傍領域部に全画素一斉に転送され、
前記ホール電荷が前記撮像信号として出力された後の前記ソース近傍領域部は、前記リング状ゲート電極の電位及び前記転送ゲート電極の電位が前記第１ドレイン部の電位以下の電位で、リセットされ、
前記フォトダイオードにおけるホール電荷の蓄積は次のホール電荷の転送が開始されるまで前記撮像信号の出力期間中も継続して行われ、前記撮像信号はフレーム毎に連続して出力されることを特徴とする固体撮像素子。
【請求項２】
前記反射防止膜は、前記埋め込み部上に形成された前記ゲート酸化膜と、前記ゲート酸化膜上に形成された窒化シリコン膜との積層膜からなることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記リング状ゲート電極の内周面に形成されたサイドスペーサと、
前記リング状ゲート電極の中央開口部を通ると共に前記サイドスペーサによってセルフアライン形成されて前記第１ソース部に接続するコンタクト部と、
をさらに備えていることを特徴とする請求項１又は２記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に係り、特にグローバルシャッタ型のＣＭＯＳエリアセンサの構造を備えた固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
撮像装置に使用される代表的な固体撮像素子としてはＣＣＤ（Charge Coupled Device）型撮像素子がある。しかしながら、消費電力の問題から近年の急速な多画素化と高速読出し化の要求に答えるのが困難になってきている。一方、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサともいう）は、低電圧駆動が可能であり、前記の多画素化と高速読出し化の要求に対応することが容易であり、画素数が８Ｍを越えるものも現れている。また、製造工程においてＣＭＯＳプロセスを使用でき、同一チップ内に駆動回路や処理回路などの周辺回路を混載することが可能であり、小型化にも有利である。このことからＣＭＯＳ型撮像素子は、ディジタルカメラやビデオカメラ用として、ＣＣＤに代わる高性能撮像素子としての注目を浴びつつある。
【０００３】
ＣＭＯＳセンサについて更に詳しく説明すると、これは従来から知られているローリングシャッタ型ＣＭＯＳセンサである（例えば、特許文献１参照）。図１５は上記の従来のＣＭＯＳセンサの一例の等価回路図を示す。同図に示すＣＭＯＳセンサは、簡単のため、単位画素１が横方向２画素、縦方向２画素の２×２画素の配置とされている。単位画素１は、被写体像を光電変換するフォトダイオード（ＰＤ）２と、信号電荷の増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）３と、電荷転送用ＭＯＳＦＥＴ４と、リセット用ＭＯＳＦＥＴ５と、選択用ＭＯＳＦＥＴ７とよりなり、電源ライン６がＭＯＳＦＥＴ３、５のドレインに接続され、増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレインに接続されている。
【０００４】
増幅用ＭＯＳＦＥＴ３のゲート電極はフローティングディフュージョン（ＦＤ）になっており、フォトダイオード２の電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン−ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。また、増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）の電位は、リセット用ＭＯＳＦＥＴ５によりリセットされる。
【０００５】
選択用ＭＯＳＦＥＴ７がオン状態になると、増幅用ＭＯＳＦＥＴ３のソースを選択用ＭＯＳＦＥＴ７のドレイン・ソースを通して画素出力ライン８に導通させる。画素出力ライン８は定電流供給用ＭＯＳＦＥＴ９のドレインに接続されている。定電流供給用ＭＯＳＦＥＴ９は、増幅用ＭＯＳＦＥＴ３のソースフォロア回路の負荷として作用する。定電流供給用ＭＯＳＦＥＴ９は、ゲート電位供給ライン１３のゲート電位により制御される。
【０００６】
また、リセット用制御ライン１０、電荷転送用制御ライン１１、画素選択用制御ライン１２は、それぞれリセット用ＭＯＳＦＥＴ５、電荷転送用ＭＯＳＦＥＴ４、選択用ＭＯＳＦＥＴ７の各ゲート電極に接続されており、その電位はそれぞれパルス供給端子１５、１４、１６から、ＭＯＳＦＥＴ１９、２０、２１のドレイン・ソースをそれぞれ通して供給される。
【０００７】
垂直シフトレジスタ１７は、行順次走査のために２×２画素の行を選択する回路で、その垂直シフトレジスタ出力線１８−１、１８−２が、各行のＭＯＳＦＥＴ１９、２０、２１のゲート電極に接続されており、パルス供給端子１５、１４、１６の端子に供給されたパルスがどの行の画素を制御するかを決定する。
【０００８】
また、読み出しブロック２２は、リセット信号出力を保持する容量２３、光信号出力を保持する容量２４、どちらの容量に保持するかを選択するスイッチ用ＭＯＳＦＥＴ２５及び２６、水平出力線２７、２８に接続されたスイッチ用ＭＯＳＦＥＴ２９、３０からなる。スイッチ用ＭＯＳＦＥＴ２５、２６は端子３７、３８からそのゲート電極に供給されるパルスによりスイッチング制御される。
【０００９】
水平シフトレジスタ３４は、２×２画素のうち、どの列の画素の保持信号を水平出力線２７、２８に出力するかをスイッチ用ＭＯＳＦＥＴ２９、３０のゲートに接続された水平シフトレジスタ出力線３５−１、３５−２への出力電位で決定する。また、水平出力線２７、２８をリセットするための電位を端子３３から供給し、リセットのタイミングは端子３６から供給するパルスでスイッチ用ＭＯＳＦＥＴ３１、３２をスイッチング制御して行う。水平出力線２７、２８は差動アンプ３９の入力端子に接続されている。差動アンプ３９はリセット信号出力と光信号出力の差をとり、その差信号をアンプ出力端子４０からセンサ外に出力する。
【００１０】
次に、図１５に示す従来のＣＭＯＳセンサの動作について図１６のタイミングチャートを併せ参照して説明する。なお、図１５中のＭＯＳＦＥＴはすべてＮ型とし、よって、ＭＯＳＦＥＴはそのゲート電位がハイレベル（Ｈｉｇｈ）でオン、ローレベル（Ｌｏｗ）でオフとなる。
【００１１】
まず、垂直シフトレジスタ出力線１８−１の電位が図１６（Ｄ）に示すように時刻ｔ１でＨｉｇｈとなり、これにより１行目の画素１が選択される。続いて、パルス供給端子１６の入力パルスが図１６（Ｃ）に示すように時刻ｔ２でＨｉｇｈになり、これにより１行目の画素１の選択用ＭＯＳＦＥＴ７がオン状態になるため、１行目の画素１の増幅用ＭＯＳＦＥＴ３のソースが選択用ＭＯＳＦＥＴ７のドレイン・ソースと画素出力ライン８を通して定電流供給用ＭＯＳＦＥＴ９につながり、ソースフォロア回路を形成する。
【００１２】
この状態で、最初にパルス供給端子１５に図１６（Ｂ）に示すように一定時間Ｈｉｇｈのパルスが供給され、１行目の画素１のリセット用ＭＯＳＦＥＴ５のドレイン・ソースを通して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）がリセットされる。その後の時刻ｔ３で、パルス供給端子３７の入力パルスが図１６（Ｉ）に示すようにＨｉｇｈになり、スイッチ用ＭＯＳＦＥＴ２５をオン状態とし、容量２３に１行目の画素１のソースフォロワ回路から出力されたリセット信号出力が保持される。
【００１３】
次に、パルス供給端子１４に時刻ｔ４で図１６（Ａ）に示すようにＨｉｇｈパルスが印加されると、１行目の画素１内の電荷転送用ＭＯＳＦＥＴ４がオンし、１行目の画素１内のフォトダイオード２に蓄積されている電荷が電荷転送用ＭＯＳＦＥＴ４のドレイン・ソースを介して増幅用ＭＯＳＦＥＴ３のゲート電極（ＦＤ）に転送される。その後の時刻ｔ５で、パルス供給端子３８に図１６（Ｊ）に示すようにＨｉｇｈパルスが印加されると、容量２４に１行目の画素１のソースフォロワ回路から出力された光信号出力が保持される。続いて、パルス供給端子１６の入力パルスが図１６（Ｃ）に示すように、時刻ｔ６でＬｏｗになるため、１行目の画素１内の選択用ＭＯＳＦＥＴ７がオフになり、１行目の画素１からの出力はなくなる。
【００１４】
端子３６の入力信号はこの間図１６（Ｈ）に示すようにＨｉｇｈであり、水平出力ライン２７、２８はリセット状態になっている。しかし、上記の時刻ｔ６で端子３６の入力信号が図１６（Ｈ）に示すようにＬｏｗになり、この状態で水平シフトレジスタ出力線３５−１に図１６（Ｆ）に示すＨｉｇｈパルスを印加すると、１列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、１列目の容量２３、２４の各信号が１列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給される。差動アンプ３９は１列目の容量２３、２４の各信号、すなわち、リセット信号出力と光信号出力との差をとり、増幅用ＭＯＳＦＥＴ３のしきい値ばらつきに起因したノイズを除去した光信号を出力端子４０より出力する。
【００１５】
次に、端子３６に図１６（Ｈ）に示す時刻ｔ７でＨｉｇｈパルスを印加すると、水平出力ライン２７、２８が再びリセットされ、その後水平シフトレジスタ出力線３５−２に、図１６（Ｇ）に示すように時刻ｔ８でＨｉｇｈパルスが印加され、２列目のスイッチ用ＭＯＳＦＥＴ２９、３０がそれぞれオンとされるため、２列目の容量２３、２４の各信号が２列目のスイッチ用ＭＯＳＦＥＴ２９、３０を通して水平出力ライン２７、２８にそれぞれ出力されて差動アンプ３９に供給され、２列目の信号が１列目と同様に差動アンプ３９から出力端子４０に出力される。
【００１６】
その後、図１６（Ｄ）に示す時刻ｔ９で垂直シフトレジスタ出力線１８−１の電位がＬｏｗとなり、１行目の処理が終わる。次に時刻ｔ１０で図１６（Ｅ）に示すように、垂直シフトレジスタ出力線１８−２の電位がＨｉｇｈになり、以下１行目と同様な処理が行われ、全画素の読み出しが終了する。
【００１７】
従って、このＣＭＯＳセンサの場合、１行目と２行目のフォトダイオード２で光電変換しているタイミングが異なる。このような撮像方式をローリングシャッタ、あるいはフォーカルプレーンと呼ぶ。
【００１８】
【特許文献１】特開２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このような従来のローリングシャッタ型ＣＭＯＳセンサは、１行ずつ順番に読み出しを行うもので、画素エリアの上部と下部で読み出されるタイミングが異なる。従って、動いているものを撮像した場合、撮像画像が歪むという問題がある。
【００２０】
この問題を避ける方法として、ローリングシャッタ型ＣＭＯＳセンサの入射光側前方にメカニカルシャッタを設ける方法が考えられる。この方法では、メカニカルシャッタオープン期間に対応して全ラインの１フレーム期間の露光期間を設け、メカニカルシャッタクローズ期間で各１ラインずつ順次に読み出しを行うことにより、露光プロセスと信号読出しプロセスが分離でき、特に被写体が静止画の場合、前記した撮像画像の歪みを避けることができる。
【００２１】
しかし、この場合、メカニカルシャッタを設けることで、機構が複雑化し装置の大型化を招くことになり、またフレーム毎にメカニカルシャッタの開閉制御を行う必要があり、特に動画撮影の場合、制御系の複雑さやシャッタ駆動用の電力が増加するなどの問題があり、動画撮影に適用するのが困難である。
【００２２】
本発明は以上の点に鑑みてなされたもので、メカニカルシャッタを用いることなく、動画を撮像しても画像が歪まない固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明の固体撮像素子は、被写体の光学像を複数の全画素の光電変換領域に露光の開始と終了のタイミングが全画素同時となるように露光して光電変換して得たホール電荷を全画素に蓄積した後、前記露光の期間に蓄積した前記ホール電荷を各画素から撮像信号として順次出力するグローバルシャッタ型のＣＭＯＳエリアセンサの構造を備えた固体撮像素子であって、半導体基板上に形成された第１導電型のウェル、及びウェルにおける所定の第１の領域とは異なる第２の領域に形成されてウェルに接続する第２導電型の埋め込み部を有し、光学像を光電変換して得たホール電荷を蓄積するフォトダイオードと、埋め込み部上に形成された反射防止膜と、第１の領域上にゲート酸化膜を介して形成されたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応するウェル内の領域に形成された第１導電型の第１ソース部と、第１ソース部の周囲にリング状ゲート電極の外周に達しないように、かつ、ゲート酸化膜に接しないようにウェル内に埋め込まれて形成されて第１ソース部に接続しフォトダイオードから転送されたホール電荷を蓄積する第２導電型のソース近傍領域部と、ウェルにおける第１の領域とは異なる第３の領域に第１ソース部及びソース近傍領域部に離間して形成された第１導電型の第１ドレイン部とを有し、ソース近傍領域部に蓄積されたホール電荷を撮像信号として出力するリング状ゲートトランジスタと、第１の領域上に、リング状ゲート電極の一部を覆うように形成された転送ゲート電極を有し、転送ゲート電極とリング状ゲート電極との電位差を制御してフォトダイオードに蓄積されたホール電荷をリング状ゲートトランジスタへ全画素一斉に転送する転送ゲートトランジスタと、を画素毎に有し、転送ゲート電極からリング状ゲート電極までのゲート酸化膜の直下の領域であって、かつ、フォトダイオードからソース近傍領域部に至るまでの領域にはウェルが連続して存在しており、埋め込み部に蓄積されたホール電荷は、リング状ゲート電極下と転送ゲート電極下とでウェルにバリアとなる電位差が生じないようにリング状ゲート電極の電位及び転送ゲート電極の電位がそれぞれ制御されることにより、ウェルのみを介してソース近傍領域部に全画素一斉に転送され、ホール電荷が撮像信号として出力された後のソース近傍領域部は、リング状ゲート電極の電位及び転送ゲート電極の電位が第１ドレイン部の電位以下の電位で、リセットされ、フォトダイオードにおけるホール電荷の蓄積は次のホール電荷の転送が開始されるまで撮像信号の出力期間中も継続して行われ、撮像信号はフレーム毎に連続して出力されることを特徴とする。
【００２５】
この発明では、全画素のホール電荷が電荷転送期間のタイミングでリング状ゲートトランジスタに一斉に転送された後、読み出し期間内で、順次各画素からの信号が読み出されるため、メカニカルシャッタを設けなくても画像の歪みの無い撮像画像を得ることができる。
【００２６】
また、上記の目的を達成するために、本発明は反射防止膜が埋め込み部上に形成されたゲート酸化膜と、ゲート酸化膜上に形成された窒化シリコン膜との積層膜からなることを特徴とする。
【００２７】
また、上記の目的を達成するため、本発明は、リング状ゲート電極の内周面に形成されたサイドスペーサと、リング状ゲート電極の中央開口部を通ると共にサイドスペーサによってセルフアライン形成されて第１ソース部に接続するコンタクト部と、をさらに備えていることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、全画素のホール電荷が電荷転送期間のタイミングでリング状ゲートトランジスタに一斉に転送された後、読み出し期間内で、順次各画素からの信号が読み出されるグローバルシャッタ型ＣＭＯＳエリアセンサの構成とすることにより、動画撮影時の画像歪を防止し、静止画撮影時ではシャッタ機構を用いずに画像歪無しの撮影ができる。
【００３０】
また、本発明によれば、光電変換領域の上面に反射防止膜を形成するようにしたため、反射防止膜を形成しない場合よりも高感度な撮像ができる。
【００３１】
更に、本発明によれば、光電変換領域の上面への反射防止膜の形成工程をセルフ・アライン・コンタクトの工程の一部と共用することができるため、工程数を減らすことができる。
【発明を実施するための最良の形態】
【００３２】
次に、本発明の実施の形態について図面と共に説明する。
【００３３】
（固体撮像素子の第１の実施の形態）
図１（Ａ）は本発明になる固体撮像素子の第１の実施の形態の１画素分の平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。本実施の形態で使用する基板は、図１（Ｂ）に示すように、ｐ+基板上４１にｐ-型エピタキシャル層４２を成長させてある。ｐ-型エピタキシャル層４２内にｎウェル４３があり、ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極として、平面形状がリング状のゲート電極４５が形成されている。
【００３４】
図１（Ｂ）に示すように、リング状ゲート電極４５の中央開口部のｎウェル４３表面には、ｎ+型のソース領域４６があり、ソース領域４６に隣接してソース領域４６を取り囲むようにｐ型のソース近傍領域４７が形成されている。ソース近傍ｐ型領域４７はリング状ゲート電極４５の外周部に達していない。ソース領域４６、ソース近傍ｐ型領域４７と離れたｎウェル４３の表面にはｎ+型のドレイン領域４８がある。
【００３５】
また、図１（Ｂ）に示すように、リング状ゲート電極４５の外周部より外側のｎウェル４３の中には、ｐ-型領域４９が形成され、同図（Ａ）に示す埋め込みフォトダイオード５０を形成している。埋め込みフォトダイオード５０を構成するｐ-型領域４９とリング状ゲート電極４５の間の基板上には、ゲート絶縁膜４４を挟んで第２のゲート電極として転送ゲート電極５１が形成されている。
【００３６】
ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線５２、５３、５４、５５が接続されており、それぞれはドレイン電極配線、リング状ゲート電極配線、ソース電極配線（出力線）、転送ゲート電極配線を構成している。また、各構成の上部は図１（Ｂ）に示すように、絶縁層５９で被覆され、更にその上に遮光膜５６が形成されている。遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００３７】
フォトダイオード５０の上部のゲート酸化膜４４上には図１（Ｂ）に示すように窒化シリコン（ＳｉＮ）膜５８が形成されている。このＳｉＮ膜５８はシリコン（Ｓｉ）表面、すなわち、ｐ-型領域４９の上部にあるドレイン領域４８とゲート酸化膜４４との界面での反射防止を行う目的で成膜されたもので、成膜後フォトリソグラフィ工程を行い、フォトダイオード５０以外の部分をエッチングして形成する。例えば、ＳｉＮ膜５８の膜厚を２００ｎｍとした場合、ＳｉＮ膜５８を成膜しない場合と比較すると、反射率を３２％から１３％と半分以下にすることができることが確かめられた。
【００３８】
なお、ここではフォトダイオード５０の上部のＳｉ表面の反射防止を行うために、ＳｉＮ膜５８とゲート酸化膜４４との多層膜を反射防止膜として用いたが、光学的に反射防止膜として作用する膜厚であれば、ゲート酸化膜４４は、例えば、ＣＶＤ膜などゲート酸化膜以外の酸化膜でも使用可能である。なお、酸化膜はあまり厚すぎると反射防止機能が低くなるので、ある範囲（例えば、５０ｎｍ程度以下）に限定される。同様に、ＳｉＮ膜５８に関しても、光学的に反射防止膜として作用する膜厚であれば２００ｎｍに限定されることはない。
【００３９】
また、このＳｉＮ膜５８はエッチバックの結果、リング状ゲー卜電極４５、転送ゲート電極５１の周辺にサイドスペーサ６０として存在している。このサイドスペ−サ６０はＣＭＯＳプロセスのセルフ・アライン・コンタクト用としても使える。つまり、反射防止膜の工程とセルフ・アライン・コンタクト工程を共用することができるので，別々に行うよりも工程数を減らすことができる。
【００４０】
セルフ・アライン・コンタクトについてもう少し詳しく説明する。図２は図１に示したドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線５４が、それぞれ拡散層であるドレイン領域４８、リング状ゲート電極４５、拡散層であるソース領域４６とのコンタクトをとっている様子を拡大した図である。ここで、ドレイン電極配線５２とドレイン領域４８とのコンタクト６６、ソース電極配線５４とソース領域４６とのコンタクト６８は一部、または周囲全部がＳｉＮ膜のサイドスペーサ６０にかかるように形成されている。なお、リング状ゲート電極配線５３とリング状ゲート電極４５とのコンタクト６７にはサイドスペーサは形成されていないが、サイドスペーサ６０は転送ゲート電極５１の側面にも形成される。
【００４１】
ここで、特にソース電極配線５４に注目すると、コンタクト６８の配線の直径はφ１である。この値φ１はリング状ゲート電極４５の中心開口部の内径φ２よりは狭いが、サイドスペ−サ６０の内径φ３よりは大きい。つまり、φ１は余裕をもった値をとることができる。また、実際のコンタクト位置はサイドスペーサ６０によるセルフアラインで決定することができるため、マスクで作る場合よりも位置合わせ精度が高く、作り易いという特徴がある。ドレイン電極配線５２のコンタクト６６についても、図２に示すように、ＳｉＮ膜のサイドスペーサ６０に一部かかってもよいため、位置合わせ精度をその分余裕を持たせることができる。
【００４２】
（製造方法の第１の実施の形態）
次に、図１及び図２と共に説明した本発明の固体撮像素子を製造する第１の実施の形態の製造方法について、図３〜図７の構造断面図と共に説明する。図３〜図７中、図１及び図２と同一構成部分には同一符号を付してある。図３（Ａ）は配線工程に入る前の本発明の固体撮像素子の第１の実施の形態の１画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜４４そのものでもよいし、酸化、ＣＶＤ（Chemical Vapour Deposition:化学気相成長）等で厚くなっていても構わない。ＳｉＮ膜と合わせて反射防止膜として機能すれば問題ない。
【００４３】
図３（Ｂ）は図３（Ａ）に示した素子の上面に、ＳｉＮ膜５８を膜厚２００ｎｍで成膜した後の状態の断面図を示す。この第１の実施の形態ではＳｉＮ膜５８の膜厚は２００ｎｍとしたが，この膜厚に限定されることはない。ＳｉＮ膜５８はＣＶＤにより形成する。
【００４４】
続いて、図４（Ａ）に示すように、フォトリソグラフィ工程でフォトダイオード５０上にレジスト６１を形成し、ＳｉＮ膜５８のエッチングを行う。すると、フォトダイオード５０上のレジスト６１が存在する領域はＳｉＮ膜５８がそのまま残り、レジスト６１が存在しないフォトダイオード５０の上部以外の領域では、リング状ゲート電極４５のエッジ部のみにＳｉＮ膜５８がサイドスペーサ６０として残る。
【００４５】
このエッジ部に残ったＳｉＮ膜によるサイドスペーサ６０が、セルフ・アライン・コンタクトプロセスで用いられることとなる。この実施の形態では、フォトダイオードの反射防止膜としてのＳｉＮ膜５８の成膜工程とセルフ・アライン・コンタクト工程を共用することができるので、それらを別々に行うよりも工程数を減らすことができる。続いて、レジスト６１を除去した後、図４（Ｂ）に示すように、ＣＶＤを用いて、素子上面に層間絶緑膜となるＳｉＯ２膜５９−１を被覆形成する。
【００４６】
次に、図５（Ａ）に示すように、フォトリソグラフィ工程とエッチング装置を使った既知の方法で、ＳｉＯ２膜５９−１とゲート絶縁膜４４にコンタクトビアホール６２を形成する。リング状ゲート電極４５の中心開口部上のＳｉＯ２膜５９−１には、直径φ１のコンタクトビアホール６２を形成する。エッチング条件としては、ＳｉＯ２膜５９−１は除去するが、ＳｉＮ膜５８は除去しない条件で行う。すると、サイドスペーサ６０のＳｉＮ膜は除去できないので、その内径φ３の部分、すなわちＳｉＯ２膜であるゲート絶縁膜４４の内径φ３の部分だけが自動的にエッチングされる。またドレイン領域４８上のゲート絶縁膜４４についても、サイドスペ−サにかかった部分はエッチングされない。
【００４７】
続いて、図５（Ｂ）に示すように、タングステンなどの金属６３でコンタクトビアホール６２を埋める。方法としてはＣＶＤがよい。続いて、図６（Ａ）に示すように、化学的機械的研磨（ＣＭＰ;Chemical Mechanical Polishing）により、ＳｉＯ２膜５９−１以上の部分のタングステンなどの金属６３を除去して表面を平坦化する。
【００４８】
続いて、図６（Ｂ）に示すように、配線材料として例えば銅６４をスパッタ、メッキなどの方法でＳｉＯ２膜５９−１の表面上に被覆する。配線材料としては抵抗の低い銅がよいが、アルミニウムなどでもよい。また、銅やアルミニウムと、反射防止機能を備えた窒化チタン（ＴｉＮ）などとの多層膜でもよい。
【００４９】
次に、図７（Ａ）に示すように、通常のフォトリソグラフィ、エッチングの方法により、必要な部分の銅６４だけを残し、残りを除去する。そして、ＳｉＯ２膜５９−１の上に更にＳｉＯ２膜を成膜して絶縁膜５９を形成し、更にその表面に遮光膜５６を金属、あるいは有機膜等で形成した後、遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置に開口部５７を穿設する。これにより、図７（Ｂ）及び図１（Ｂ）に示す断面の固体撮像素子が製造される。
【００５０】
なお、図７（Ｂ）において、ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１にタングステンなどの金属６３を介して接続された銅製のメタル配線は、それぞれドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５４を構成する。
【００５１】
次に、本実施の形態の固体撮像素子の画素構造と撮像素子全体の構造について、電気回路で表現した図８と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域７１に配置されている。図８ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素７２を代表として等価回路で表現している。この画素７２は、リング状ゲートＭＯＳＦＥＴ７３と、フォトダイオード７４と、転送ゲートＭＯＳＦＥＴ７５とからなり、リング状ゲートＭＯＳＦＥＴ７３のドレインがフォトダイオード７４のｎ側端子とドレイン電極配線７６（図１の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ７５のソースがフォトダイオード７４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ７３のバックゲートに接続されている。
【００５２】
なお、上記のリング状ゲートＭＯＳＦＥＴ７３は、図１（Ｂ）ではリング状ゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ７５は、図１（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレイン領域とするｐチャネルＭＯＳＦＥＴである。
【００５３】
図８において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路７７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ７８に供給される。垂直シフトレジスタ７８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００５４】
各行の画素はリング状ゲートＭＯＳＦＥＴ７３等のリング状ゲート電極、転送ゲートＭＯＳＦＥＴ７５等の転送ゲート電極、リング状ゲートＭＯＳＦＥＴ７３等のドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ７８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線７９（図１の５３に相当）を介してリング状ゲート電位制御回路８０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線８１（図１の５５に相当）を介して転送ゲート電位制御回路８２に接続され、各画素のドレイン電極は、ドレイン電極配線７６（図１の５２に相当）を介してドレイン電位制御回路８３に接続されている。上記の各制御回路８０、８２、８３には垂直シフトレジスタ７８の出力信号が供給される。
【００５５】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路８３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ７８の両方と接続して表現している。
【００５６】
画素７２のリング状ゲートＭＯＳＦＥＴ７３のソース電極は、ソース電極配線８４（図１の５４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路８５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路８６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００５７】
信号読み出し回路８６は次のように構成されている。画素７２の出力はリング状ゲートＭＯＳＦＥＴ７３のソースから行われ、出力線８４には負荷、例えば電流源８７が繋がっている。従って、ソースフォロア回路となっている。電流源８７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ８８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ８８から出力するようになっている。
【００５８】
このような信号読み出し回路８６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路８６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ８９から出力される信号によりスイッチング制御される。
【００５９】
次に、図８に示すＣＭＯＳセンサの駆動方法について、図９のタイミングチャートと共に説明する。まず、図９（１）に示す期間では、埋め込みのフォトダイオード（図１（Ａ）の５０、図８の７４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積される。このとき転送ゲート電極５１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ７５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００６０】
続く図９（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。
最初に行うのは全画素一斉にフォトダイオード（図１（Ａ）の５０、図８の７４等）からリング状ゲート電極（図１の４５）のソース近傍ｐ型領域（図１の４７）にホールを転送することである。そのため、図９（Ｂ）に示すように転送ゲート電位制御回路８２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図１の５１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ７５がオン状態になる。
【００６１】
このとき、リング状ゲート電位制御回路８０により制御されるリング状ゲート電極配線７９の電位は、図９（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００６２】
一方、ソース電位制御回路８５からスイッチＳＷ１を介してソース電極配線８４からリング状ゲートＭＯＳＦＥＴ７３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図９（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ７３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００６３】
図１（Ｂ）に示すリング状ゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはリング状ゲートＭＯＳＦＥＴ７３のバックゲートであるソース近傍ｐ型領域４７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００６４】
続いて、図９（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ７５がオフになる。これにより、フォトダイオード（図１（Ａ）の５０、図８の７４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ-型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００６５】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図９（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域４７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ７３がオフ状態である。
【００６６】
続く図９（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素７２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域４７にホールを蓄積した状態で、図９（Ｅ）に示す垂直シフトレジスタ７８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路８０からリング状ゲート電極配線７９に出力される制御信号により、リング状ゲート電極４５の電位を図９（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００６７】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図９（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ７３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ７３のソース電位は、図９（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ７３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００６８】
続く図９（５）に示す期間では、リング状ゲート電位制御回路８０からリング状ゲート電極配線７９に出力される制御信号により、リング状ゲート電極４５の電位を図９（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路８５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６９】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ７３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００７０】
続く図９（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。
ただし、期間（４）とは異なり、図９（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図９（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ７３のソース電位は、図９（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ７３のしきい値電圧である。
【００７１】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ８８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ８８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ８９から出力される図９（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図８の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図９（Ｐ）にハッチングにより模式的に示すように、差動アンプ８８からのホール電荷によるしきい値変化分が画素７２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００７２】
続いて、図９に（７）で示す期間では、再びリング状ゲート電極４５の電位を図９（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード７４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図９（Ｇ）に示す出力信号が読み出される。
【００７３】
上記の図１（Ａ）、（Ｂ）に示す構成の固体撮像装置は、リング状のゲート電極４５を持つリング状ゲートＭＯＳＦＥＴ７３が増幅用ＭＯＳＦＥＴであり、図８に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、埋め込みのｐ-型領域４９に蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極４５の下のソース近傍ｐ型領域４７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００７４】
なお、図９の期間（５）のリセット時のソース電極配線８４の電位供給は、ソース電位制御回路８５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線８４をフローティングにする。ここでリング状ゲート電極配線７９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ７３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。
ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路８５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００７５】
このように、図１に示した構造の本実施の形態の固体撮像素子によれば、全画素のフォトダイオード５０へ入射した光で発生し全画素同時に蓄積された電荷は、全画素の転送ゲートＭＯＳＦＥＴ７５を一斉にオンすることにより、リング状ゲートＭＯＳＦＥＴ７３の中央開口部下のソース近傍ｐ型領域４７（リング状ゲートＭＯＳＦＥＴ７３のバックゲート）に転送される。このとき、すべての画素で同時に電荷を転送することができるために、一括シャッタ（グローバルシャッタ）が可能となる。
【００７６】
そして、リング状ゲートＭＯＳＦＥＴのソース近傍ｐ型領域４７に転送された電荷は、電荷の量に応じ、リング状ゲートＭＯＳＦＥＴ７３のしきい値電圧をシフトさせるが、このときリング状ゲートＭＯＳＦＥＴ７３のリング状ゲート電極を適当な電位にし、ソース・ドレインに電流を流し、ソースに負荷をつなぐことにより、電荷の量に応じたしきい値電圧の変化として光出力信号を得ることができる。また、リング状ゲートＭＯＳＦＥＴ７３のソース近傍ｐ型領域４７に蓄積された電荷は、ソースの電位を高くすることにより、直ぐ下のｎウェル領域４３の電位を乗り越え基板４２へ排出され、リセットをすることができる。この時、リング状ゲートＭＯＳＦＥＴ７３のソース近傍ｐ型領域４７に蓄積された電荷はすべて基板４２へ排出されるためにリセットノイズの発生を抑えることができる。
【００７７】
また、この実施の形態は、グローバルシャッタ機能を有するので、動きのある被写体を撮像しても画像歪みの無い撮像画像が得られる。すなわち、この実施の形態の固体撮像素子に対する露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図９の期間（１）に当たる。
【００７８】
一定期間の露光後、転送ゲート（図８の転送ゲートＭＯＳＦＥＴ７５等）により、全画素の電荷が一斉に各画素の所定領域（図８のリング状ゲートＭＯＳＦＥＴ７３のバックゲート、図１のソース近傍ｐ型領域４７）に転送される。これは図９の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図９の期間（３）〜（７）に当たる。
【００７９】
これにより、移動する被写体を撮像した場合でも、本実施の形態ではメカニカルシャッタを用いなくても撮像画像は同一時刻で露光した画像であるので、被写体の画像と異なる画像歪みは発生しない。従って、本実施の形態によれば、動きの速い被写体を撮影した場合でも、撮影した画像は歪みや変形なく正確な画像が得られる。
【００８０】
（固体撮像素子の第２の実施の形態）
次に、本発明になる固体撮像素子の第２の実施の形態について説明する。第１の実施の形態では、固体撮像素子の製造において、露光、エッチバックという工程が必要になる。反射防止膜だけが必要で、セルフ・アライン・コンタクトが不要な場合には、第１の実施の形態は工程が過剰である。そこで、この第２の実施の形態の固体撮像素子は、より簡単な工程で反射防止膜を得る構造を有するようにしたものである。
【００８１】
図１０（Ａ）は本発明になる固体撮像素子の第２の実施の形態の１画素分の平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。同図中、図１と同一構成部分には同一符号を付してある。なお、図１０（Ａ）の平面図では、ＳｉＮ膜９１までを描いてあり、配線等は省略されている。本実施の形態で使用する基板は、第１の実施の形態と同様に、図１０（Ｂ）に示すように、ｐ+基板上４１にｐ-型エピタキシャル層４２を成長させてある。ｐ-型エピタキシャル層４２内にｎウェル４３があり、ｎウェル４３上にはゲート酸化膜４４を挟んで第１のゲート電極として、平面形状がリング状のゲート電極４５が形成されている。
【００８２】
また、図１０（Ｂ）に示すように、リング状ゲート電極４５の中央開口部のｎウェル４３表面には、ｎ+型のソース領域４６があり、ソース領域４６に隣接してソース領域４６を取り囲むようにｐ型のソース近傍領域４７が形成されている。ソース近傍ｐ型領域４７はリング状ゲート電極４５の外周部に達していない。ソース領域４６、ソース近傍ｐ型領域４７と離れたｎウェル４３の表面にはｎ+型のドレイン領域４８がある。
【００８３】
また、図１０（Ｂ）に示すように、リング状ゲート電極４５の外周部より外側のｎウェル４３の中には、ｐ-型領域４９が形成され、同図（Ａ）に示す埋め込みフォトダイオード５０を形成している。埋め込みフォトダイオード５０を構成するｐ-型領域４９とリング状ゲート電極４５の間の基板上には、ゲート絶縁膜４４を挟んで第２のゲート電極として転送ゲート電極５１が形成されている。
【００８４】
以上の構造は第１の実施の形態と同様であるが、本実施の形態では、リング状ゲート電極４５及び転送ゲート電極５１の表面と、それ以外の露出しているゲート絶縁膜４４の表面にＳｉＮ膜９１が被覆形成されている点に特徴がある。このＳｉＮ膜９１には、図１０（Ａ）及び（Ｂ）に示すように、ドレイン・コンタクト９２、リング状ゲート電極コンタクト９３、ソース電極コンタクト９４、転送ゲート電極コンタクト９５を通すための貫通孔が形成されている。
【００８５】
図１０（Ｂ）に示すように、ドレイン・コンタクト９２は、ＳｉＮ膜９１及びゲート絶縁膜４４を貫通してドレイン領域４８とドレイン電極配線５２とを接続し、リング状ゲート電極コンタクト９３は、ＳｉＮ膜９１を貫通してリング状ゲート電極４５とリング状ゲート電極配線５３とを接続している。また、ソース電極コンタクト９４は、ＳｉＮ膜９１及びゲート絶縁膜４４を貫通してソース領域４６とソース電極配線５４とを接続し、転送ゲート電極コンタクト９５は、ＳｉＮ膜９１を貫通して転送ゲート電極５１と転送ゲート電極配線５５とを接続している。
【００８６】
また、各構成の上部は図１０（Ｂ）に示すように、絶縁層５９で被覆され、更にその上に金属、あるいは有機膜等による遮光膜５６が形成されている。遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置には開口部５７が穿設されている。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００８７】
フォトダイオード５０の上部のゲート酸化膜４４だけでなく、リング状ゲート電極４５及び転送ゲート電極５１、更にはドレイン領域４８の上部のゲート絶縁膜４４も被覆しているＳｉＮ膜９１はシリコン（Ｓｉ）表面での反射防止を行う目的で成膜されたものである点は第１の実施の形態と同様であるが、第１の実施の形態のようにフォトダイオード５０上にのみ残すようなエッチングはせず、コンタクトエッチング時にゲート酸化膜４４と共にエッチングして、前記コンタクト９２〜９５を貫通させるためのコンタクトホールを形成する。
【００８８】
この実施の形態では、ＳｉＮ膜９１の成膜工程しか工程増加は無いので、工程増を最小限に抑えられる。ＳｉＮ膜９１の膜厚を２００ｎｍとした場合、ＳｉＮ膜９１を成膜しない場合と比較すると、反射率を３２％から１３％と半分以下にすることができることが確認された。
【００８９】
なお、本実施の形態では、フォトダイオード５０の上部のＳｉ表面の反射防止を行うために、ＳｉＮ膜９１とゲート酸化膜４４との多層膜を反射防止膜として用いたが、光学的に反射防止膜として作用する膜厚であれば、ゲート酸化膜４４は、例えば、ＣＶＤ膜などゲート酸化膜以外の酸化膜でも使用可能である。なお、酸化膜はあまり厚すぎると反射防止機能が低くなるので、ある範囲（例えば、５０ｎｍ程度以下）に限定される。同様に、ＳｉＮ膜９１に関しても、光学的に反射防止膜として作用する膜厚であれば２００ｎｍに限定されることはない。
【００９０】
（製造方法の第２の実施の形態）
次に、図１０と共に説明した本発明の固体撮像素子を製造する第２の実施の形態の製造方法について、図１１〜図１４の構造断面図と共に説明する。図１１〜図１４中、図１０と同一構成部分には同一符号を付してある。図１１（Ａ）は配線工程に入る前の本発明の固体撮像素子の第２の実施の形態の１画素分の断面図を示す。フォトダイオード上の酸化膜はゲート酸化膜４４そのものでもよいし、酸化、ＣＶＤ（Chemical Vapour Deposition:化学気相成長）等で厚くなっていても構わない。ＳｉＮ膜と合わせて反射防止膜として機能すれば問題ない。
【００９１】
図１１（Ｂ）は図１１（Ａ）に示した素子の上面に、ＳｉＮ膜９１を膜厚２００ｎｍで成膜した後の状態の断面図を示す。この実施の形態では第１の実施の形態と同様にＳｉＮ膜９１の膜厚は２００ｎｍとしたが，この膜厚に限定されることはない。ＳｉＮ膜９１はＣＶＤにより形成する。
【００９２】
続いて、図１１（Ｃ）に示すように、ＳｉＮ膜９１の表面に酸化膜１０１を成膜した後、コンタクトホールフォトリソグラフィ工程により、酸化膜１０１とＳｉＮ膜９１をエッチングして、所定個所にコンタクトホール１０２を開口する。コンタクトホール１０２以外の所にはＳｉＮ膜９１及び酸化膜１０１が残る。ＳｉＮ膜９１は絶縁膜なので層間絶膜として用いても問題ない。フォトダイオードを構成する埋め込みのｐ-領域４９の上のＳｉＮ膜９１の部分は反射防止膜として作用する。この実施の形態で通常の固体撮像素子の製造工程に比較して増える工程はＳｉＮ成膜工程のみなので、工程増を最小限に抑えられる。
【００９３】
続いて、図１２（Ａ）に示すように、コンタクトホール１０２が開口された酸化膜１０１上に、タングステン１０３をＣＶＤにより被覆形成し、コンタクトホール１０２内にはタングステン１０３が充填される。なお、タングステン１０３の替わりに他の配線用金属などを用いてもよい。続いて、図１２（Ｂ）に示すように、酸化膜１０１の上のタングステン１０３をＣＭＰにより除去し、平坦化して各配線を分離する。
【００９４】
次に、図１３（Ａ）に示すように、酸化膜１０１の平坦化された表面に配線材料をスパッタ、メッキなどの方法でつけて配線膜１０４を形成する。配線材料としては抵抗の低い銅がよいが、アルミニウムなどでもよい。また、銅やアルミニウムと、反射防止機能を備えた窒化チタン（ＴｉＮ）などとの多層膜でもよい。続いて、図１３（Ｂ）に示すように、通常のフォトリソグラフィ、エッチングの方法により、タングステン１０３が充填されたコンタクトホール及びその付近の必要な部分の配線膜１０４だけを残し、残りを除去する。
【００９５】
そして、酸化膜１０１の上に更にＳｉＯ２膜を成膜して絶縁膜５９を形成し、更にその表面に遮光膜５６を金属、あるいは有機膜等で形成した後、遮光膜５６のフォトダイオード５０の垂直方向の上部に対応する位置に開口部５７を穿設する。これにより、図１４及び図１０（Ｂ）に示す断面の固体撮像素子が製造される。
【００９６】
なお、図１４において、ドレイン領域４８、リング状ゲート電極４５、ソース領域４６、転送ゲート電極５１にタングステン１０３を介して接続された配線膜１０４は、それぞれドレイン電極配線５２、リング状ゲート電極配線５３、ソース電極配線（出力線）５４、転送ゲート電極配線５４を構成する。
【００９７】
なお、本実施の形態の固体撮像素子の画素構造と撮像素子全体の構造を電気回路で表現したものは、図８の第１の実施の形態のものと同一であり、またその動作は図９に示したタイミングチャートと同じであるので、その説明は省略する。
【００９８】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、信号出力用トランジスタはリング状ゲート電極を有するＭＯＳＦＥＴとして説明したが、リング状ゲート電極を有しない構造のトランジスタも、本発明の適用が可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明の固体撮像素子の第１の実施の形態の１画素分の素子構造の平面図と、そのＸ−Ｘ’線に沿う縦断面図である。
【図２】図１の要部の拡大図である。
【図３】本発明の固体撮像素子の製造方法の第１の実施の形態の工程説明用素子断面図（その１）である。
【図４】本発明の固体撮像素子の製造方法の第１の実施の形態の工程説明用素子断面図（その２）である。
【図５】本発明の固体撮像素子の製造方法の第１の実施の形態の工程説明用素子断面図（その３）である。
【図６】本発明の固体撮像素子の製造方法の第１の実施の形態の工程説明用素子断面図（その４）である。
【図７】本発明の固体撮像素子の製造方法の第１の実施の形態の工程説明用素子断面図（その５）である。
【図８】本発明の固体撮像素子の画素構造と撮像素子全体の構造を電気等価回路で示した図である。
【図９】図８の電気等価回路の動作を説明するタイミングチャートである。
【図１０】本発明の固体撮像素子の第２の実施の形態の１画素分の素子構造の平面図と、そのＸ−Ｘ’線に沿う縦断面図である。
【図１１】本発明の固体撮像素子の製造方法の第２の実施の形態の工程説明用素子断面図（その１）である。
【図１２】本発明の固体撮像素子の製造方法の第２の実施の形態の工程説明用素子断面図（その２）である。
【図１３】本発明の固体撮像素子の製造方法の第２の実施の形態の工程説明用素子断面図（その３）である。
【図１４】本発明の固体撮像素子の製造方法の第２の実施の形態の工程説明用素子断面図（その４）である。
【図１５】従来のローリングシャッタ型ＣＭＯＳエリアセンサの全体構成を電気等価回路で説明する図である。
【図１６】図１５のＣＭＯＳエリアセンサの動作を説明するタイミングチャートである。
【符号の説明】
【０１００】
４３  ｎウェル
４５  リング状ゲート電極
４６  ｎ+型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ+型ドレイン領域
４９  埋め込みｐ-型領域
５０、７４  フォトダイオード
５１  転送ゲート電極
５２、７６  ドレイン電極配線
５３、７９  リング状ゲート電極配線
５４、８４  ソース電極配線（出力線）
５５、８１  転送ゲート電極配線
５６  遮光膜
５８、９１  ＳｉＮ膜
５９  絶縁膜
６０  サイドスペーサ
６６〜６８  コンタクト
７１  画素敷き詰め領域
７２  画素
７３  リング状ゲートＭＯＳＦＥＴ
７５  転送ゲートＭＯＳＦＥＴ
９２  ドレイン・コンタクト
９３  リング状ゲート電極・コンタクト
９４  ソース電極コンタクト
９５  転送ゲート電極コンタクト
【図１】
0004779702.tif 000002
【図２】
0004779702.tif 000003
【図３】
0004779702.tif 000004
【図４】
0004779702.tif 000005
【図５】
0004779702.tif 000006
【図６】
0004779702.tif 000007
【図７】
0004779702.tif 000008
【図８】
0004779702.tif 000009
【図９】
0004779702.tif 000010
【図１０】
0004779702.tif 000011
【図１１】
0004779702.tif 000012
【図１２】
0004779702.tif 000013
【図１３】
0004779702.tif 000014
【図１４】
0004779702.tif 000015
【図１５】
0004779702.tif 000016
【図１６】
0004779702.tif 000017