(57)【特許請求の範囲】
【請求項１】
基板上に絶縁膜を挟んで形成されたリング状ゲート電極を持つ信号出力用トランジスタと、前記基板に設けられた光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記信号出力用トランジスタへ転送する電荷転送手段とを含む画素が複数２次元配列されており、複数の全画素の前記光電変換領域に被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した前記電荷を、前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えた固体撮像素子であって、
前記絶縁膜は、二酸化シリコンによる第１の絶縁膜と、前記二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜とが、前記基板の全面に積層された構造であることを特徴とする固体撮像素子。
【請求項２】
基板上に絶縁膜を挟んで形成されたリング状ゲート電極を持つ信号出力用トランジスタと、前記基板に設けられた光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記信号出力用トランジスタへ転送する電荷転送手段とを含む画素が複数２次元配列されており、複数の全画素の前記光電変換領域に被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した前記電荷を、前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えた固体撮像素子であって、
前記絶縁膜は、二酸化シリコンよりも誘電率の高い高誘電材料により、前記基板の全面に形成された構造であることを特徴とする固体撮像素子。
【請求項３】
基板上に絶縁膜を挟んで形成されたリング状ゲート電極を持つ信号出力用トランジスタと、前記基板に設けられた光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記信号出力用トランジスタへ転送する電荷転送手段とを含む画素が複数２次元配列されており、複数の全画素の前記光電変換領域に被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した前記電荷を、前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えた固体撮像素子であって、
前記絶縁膜は、前記リング状ゲート電極の下の前記基板の領域のみにおいて、前記基板全面に設けられた二酸化シリコンによる第１の絶縁膜に、前記二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜が積層された構造であることを特徴とする固体撮像素子。
【請求項４】
基板上に絶縁膜を挟んで形成されたリング状ゲート電極を持つ信号出力用トランジスタと、前記基板に設けられた光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記信号出力用トランジスタへ転送する電荷転送手段とを含む画素が複数２次元配列されており、複数の全画素の前記光電変換領域に被写体からの光を同時に露光し、露光期間に前記光電変換領域に蓄積した前記電荷を、前記電荷転送手段を介して前記信号出力用トランジスタへ全画素一斉に転送した後、各画素の前記信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えた固体撮像素子であって、
前記絶縁膜は、前記リング状ゲート電極の下の前記基板の領域のみにおいて、二酸化シリコンよりも誘電率の高い高誘電材料により形成されていることを特徴とする固体撮像素子。
【請求項５】
前記信号出力用トランジスタは、
前記リング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とからなり、前記ソース近傍領域に入力された電荷の量をしきい値の変化として出力するトランジスタであり、
前記電荷転送手段は、
前記光電変換領域に蓄積された前記電荷を、同じ画素内の対応する前記ソース近傍領域へ全画素一斉に転送する手段であることを特徴とする請求項１乃至４のうちいずれか一項記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に係り、特に被写体からの光をフォトダイオードで光電変換して得た電荷を一度蓄積するタイプの固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子として、ＣＣＤ（Charge Coupled Device:電荷結合素子）やＣＭＯＳ（Complementary MOS）センサが知られている。このうち、ＣＭＯＳセンサは、ＣＣＤに比べて安価に製造できること、低消費電力であること、高画素数化に適していることなどから注目されている。このＣＭＯＳセンサには様々な方式のものが提案されているが、高いダイナミックレンジを示す素子として、ローリングシャッタ方式のＣＭＯＳセンサが知られている（例えば、特許文献１参照）。
【０００３】
図９は特許文献１記載の従来の固体撮像素子の一例の断面図を示す。この従来の固体撮像素子は、ローリングシャッタ方式のＣＭＯＳセンサで、ｐ型のシリコン基板１の表面にソース領域となるｎ領域２と、ドレイン領域となるｎ領域３とが離間して形成されており、また、ｎ領域２とｎ領域３の上に、一部に開口部が形成されたゲート酸化膜４が形成されると共に、ｎ領域２上のゲート酸化膜４が形成されていない領域に、高誘電率の高誘電層５が形成されている。更に、ゲート酸化膜４上には転送ゲート電極６とドレイン電極７とが形成されている。ドレイン電極７はｎ領域３に接続されている。また、高誘電層５上には電極８が形成されている。
【０００４】
この構造の固体撮像素子では、ｎ領域２の上に形成されたゲート酸化膜４の一部が受光面となっていて、この受光面の下方に位置するｎ領域２と基板１とがフォトダイオードと蓄積用のキャパシタの結合した構造になっており、高誘電層５とゲート酸化膜４の下の両方で電荷が溜められる構造になっている。これにより、フォトダイオードだけの構造を持った撮像素子よりも電荷を多く蓄積できるため、ダイナミックレンジの広い固体撮像素子を提供できる。
【０００５】
また、この固体撮像素子は、フォトダイオードの電荷読み取りの際、転送ゲート電極６をオンにして、ｎ領域２に蓄積された電荷を、ドレイン電極７を介して読み出す。この動作は各ライン毎に順次に行われる。この固体撮像素子では、ある１ラインの各画素と次のラインの各画素で光電変換しているタイミングが異なるため、動画を撮影した場合、ある画素から信号を読んでいる間に、その画素の次のラインの各画素が光電変換を行うまでに時間が経過してしまう。これがローリングシャッタ方式である。
【０００６】
ところで、平行平板キャパシタンス（capacitance）の容量Ｃは、電極間の距離をｄ、電極間にある物質の誘電率をε、各電極の面積をＳとすると、周知のように、Ｃ＝εＳ／ｄにより表されることが知られている。また、容量Ｃが大きいほど電荷の保持容量が大きくなる。上記の距離ｄは、図９の固体撮像素子の場合、実質的にゲート酸化膜４の膜厚で決まっている。また、誘電率εを決める絶縁層は、基板１のシリコン（Ｓｉ）とゲート酸化膜４の材質で決まっているが、ＭＯＳ型トランジスタのゲート酸化膜４は、シリコンを熱酸化したＳｉＯ２で形成されている。
【０００７】
上記の蓄積容量Ｃを高めるために、上式に基づいてゲート酸化膜４の膜厚を薄くしようとすると、ゲート酸化膜４がＳｉＯ２の場合、膜厚が１.５ｎｍより薄くなると、１Ａ／ｃｍ２より大きなトンネル電流が流れてしまう（特許文献２参照）。また、ゲート酸化膜４が薄くなると、トンネル電流は指数関数的に増大することが広く知られている。従って、ＳｉＯ２であるゲート酸化膜４を非常に薄くすることだけでは、蓄積容量Ｃを大きくするのには限界がある。
【０００８】
【特許文献１】特開平５−１２１７１９号公報
【特許文献２】特開２００１−２６７５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の固体撮像素子は高いダイナミックレンジである。しかし、上述の従来の固体撮像素子はローリングシャッタ型ＣＭＯＳセンサであるため、その動作を図１０と共に、簡単のため２行４列の画素Ｐ１１〜Ｐ２４で説明すると、同図（Ａ）に示す或る１行の画素Ｐ１１〜Ｐ１４を左方向から右方向へ順番に読み出しを行い（実線矢印I）、１行読み終わると次の行の先頭に戻り（破線矢印II）、続いて次の行を再び左から右方向へ読む（実線矢印III）という動作を繰り返す。従って、画素各々が選択されたときに初めて露光される処理になるので、画素すべて読み終わった時点で各々の画素で信号の取得時間が一致しない。ＣＭＯＳセンサの全ての画素を読み終わった時点で１枚の絵を読んだことになる。
【００１０】
例えば、図１０（Ｂ）に示すように画面左から右方向へ動く長方形１５０を撮影した場合、従来のローリングシャッタ型ＣＭＯＳセンサを用いて撮影すると、撮影した画像は各行で撮影時刻が異なるために、上述のように画素を読んでいる間に撮影したい長方形が動いてしまうと、図１０（Ｃ）に示すように、長方形１５０の移動により歪んで平行四辺形の像１５１となって撮影される。
【００１１】
従って、動きの速い被写体を撮影した場合、上述の図１０（Ｃ）で生じた読み出し方式に依存した画像の歪が生じてしまう。このため、従来の固体撮像素子では高速に動く物体、撮像素子自身が動く場合を撮像することが難しい。
【００１２】
本発明は以上の点に鑑みなされたもので、これら動きのある物体を撮影しても広ダイナミックレンジな映像を撮影でき、しかもグローバルシャッタ機能を有する固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、第１の発明は、基板上に絶縁膜を挟んで形成されたリング状ゲート電極を持つ信号出力用トランジスタと、基板に設けられた光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷を信号出力用トランジスタへ転送する電荷転送手段とを含む画素が複数２次元配列されており、複数の全画素の光電変換領域に被写体からの光を同時に露光し、露光期間に光電変換領域に蓄積した電荷を、電荷転送手段を介して信号出力用トランジスタへ全画素一斉に転送した後、各画素の信号出力用トランジスタから撮像信号を順次出力するグローバルシャッタ機能を備えた固体撮像素子であって、絶縁膜は、二酸化シリコンによる第１の絶縁膜と、二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜とが、基板の全面に積層された構造であることを特徴とする。
【００１４】
この発明では、絶縁膜が二酸化シリコンによる第１の絶縁膜と、二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜とが積層された構造であるので、リング状ゲート電極を持つ信号出力用トランジスタの蓄積容量を、同程度の膜厚の二酸化シリコンだけの絶縁膜を使用した場合に比べて大きくすることができる。
【００１５】
また、上記の目的を達成するため、第２の発明は、第１の発明と同様のグローバルシャッタ機能を備えた固体撮像素子であって、絶縁膜は、二酸化シリコンよりも誘電率の高い高誘電材料により、基板の全面に形成された構造であることを特徴とする。この発明では、絶縁膜が、二酸化シリコンよりも誘電率の高い高誘電材料により形成されているので、リング状ゲート電極を持つ信号出力用トランジスタの蓄積容量を、同程度の膜厚の二酸化シリコンだけの絶縁膜を使用した場合に比べて大きくすることができる。
【００１６】
また、上記の目的を達成するため、第３の発明は、第１の発明と同様のグローバルシャッタ機能を備えた固体撮像素子であって、絶縁膜は、リング状ゲート電極の下の基板の領域のみにおいて、基板全面に設けられた二酸化シリコンによる第１の絶縁膜に、二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜が積層された構造であることを特徴とする。
【００１７】
この発明では、リング状ゲート電極の下の基板の領域のみにおいて、絶縁膜が二酸化シリコンによる第１の絶縁膜と、二酸化シリコンよりも誘電率の高い高誘電材料による第２の絶縁膜とが積層された構造であるので、リング状ゲート電極を持つ信号出力用トランジスタの蓄積容量を、同程度の膜厚の二酸化シリコンだけの絶縁膜を使用した場合に比べて大きくすることができる。
【００１８】
また、上記の目的を達成するため、第４の発明は、第１の発明と同様のグローバルシャッタ機能を備えた固体撮像素子であって、絶縁膜は、リング状ゲート電極の下の基板の領域のみにおいて、二酸化シリコンよりも誘電率の高い高誘電材料により形成されていることを特徴とする。この発明では、リング状ゲート電極の下の基板の領域のみにおいて、絶縁膜が二酸化シリコンよりも誘電率の高い高誘電材料により形成されているので、リング状ゲート電極を持つ信号出力用トランジスタの蓄積容量を、同程度の膜厚の二酸化シリコンだけの絶縁膜を使用した場合に比べて大きくすることができる。
【００１９】
ここで、上記の信号出力用トランジスタは、リング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とからなり、ソース近傍領域に入力された電荷の量をしきい値の変化として出力するトランジスタであり、上記の電荷転送手段は、光電変換領域に蓄積された電荷を、同じ画素内の対応するソース近傍領域へ全画素一斉に転送する手段であることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、グローバルシャッタ機能を備えた固体撮像素子において、信号出力用トランジスタのリング状ゲート電極の下側の絶縁膜を、少なくとも二酸化シリコンよりも誘電率の高い高誘電材料により形成された絶縁膜を含む構造とすることにより、リング状ゲート電極を持つ信号出力用トランジスタの蓄積容量を、同程度の膜厚の二酸化シリコンだけの絶縁膜を使用した場合に比べて大きくすることができるため、信号出力用トランジスタへ従来よりも多くの量の電荷を転送、蓄積することができ、その結果、ダイナミックレンジが広い撮像信号を得ることができる。また、二酸化シリコンだけからなる絶縁膜を蓄積容量増大のために、非常に薄くした場合に生じる各種の問題を発生させることがない。
【００２１】
また、本発明によれば、グローバルシャッタ機能を有するため、動きの速い被写体を撮像しても、読み出し方式に依存する映像の変形などを引き起こすことはなく、画像歪みの無い撮像画像が得られる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の各実施の形態について図面と共に説明する。まず、本発明に共通する固体撮像素子の基本構造について説明する。図１（Ａ）は本発明になる固体撮像素子の一画素の基本構造を説明する平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。図１（Ａ）、（Ｂ）に示すように、この固体撮像素子は、ｐ＋型基板２１上にｐ−型エピタキシャル層２２を成長し、このエピタキシャル層２２の表面にｎウェル２３がある。ｎウェル２３上にはゲート酸化膜２４を挟んで第１のゲート電極である平面形状がリング状のゲート電極２５が形成されている。
【００２３】
リング状ゲート電極２５の中心部に対応したｎウェル２３の表面にはｎ＋型のソース領域２６が形成されており、そのソース領域２６に隣接してソース近傍ｐ型領域２７が形成され、更にソース領域２６とソース近傍ｐ型領域２７の外側の離間した位置にはｎ＋型のドレイン領域２８が形成されている。更に、ドレイン領域２８の下のｎウェル２３中には埋め込みのｐ−型領域２９がある。この埋め込みのｐ−型領域２９とｎウェル２３は、図１（Ａ）に示す埋め込みフォトダイオード３０を構成している。
【００２４】
埋め込みフォトダイオード３０とリング状ゲート電極２５との間には、第２のゲート電極である転送ゲート電極３１がある。ドレイン領域２８、リング状ゲート電極２５、ソース領域２６、転送ゲート電極３１には、それぞれメタル配線であるドレイン電極配線３２、リング状ゲート電極配線３３、ソース電極配線（出力線）３４、転送ゲート電極配線３５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜３６が形成されており、その遮光膜３６の埋め込みフォトダイオード３０に対応した位置には開口部３７が穿設されている。この遮光膜３６は金属、あるいは有機膜等で形成される。光は、開口部３７を通して埋め込みフォトダイオード３０に達して光電変換される。
【００２５】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図２と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域４１に配置されている。図２ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素４２を代表として等価回路で表現している。この画素４２は、リング状ゲートＭＯＳＦＥＴ４３と、フォトダイオード４４と、転送ゲートＭＯＳＦＥＴ４５とからなり、リング状ゲートＭＯＳＦＥＴ４３のドレインがフォトダイオード４４のｎ側端子とドレイン電極配線４６（図１の３２に相当）に接続され、転送ゲートＭＯＳＦＥＴ４５のソースがフォトダイオード４４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ４３のバックゲートに接続されている。
【００２６】
なお、上記のリング状ゲートＭＯＳＦＥＴ４３は、図１（Ｂ）ではリング状ゲート電極２５直下のソース近傍ｐ型領域２７をゲート領域とし、ｎ＋型のソース領域２６及びｎ＋型のドレイン領域２８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ４５は、図１（Ｂ）では転送ゲート電極３１直下のｎウェル２３をゲート領域、フォトダイオード３０の埋め込みのｐ−型領域２９をソース領域、ソース近傍ｐ型領域２７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００２７】
図２において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路４７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ４８に供給される。垂直シフトレジスタ４８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００２８】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ４８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線４９（図１の３３に相当）を介してリング状ゲート電位制御回路５０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線５１（図１の３５に相当）を介して転送ゲート電位制御回路５２に接続され、各画素のドレイン電極は、ドレイン電極配線４６（図１の３２に相当）を介してドレイン電位制御回路５３に接続されている。上記の各制御回路５０、５２、５３には垂直シフトレジスタ４８の出力信号が供給される。
【００２９】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路５３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ４８の両方と接続して表現している。
【００３０】
画素４２のリング状ゲートＭＯＳＦＥＴ４３のソース電極は、ソース電極配線５４（図１の３４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路５５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路５６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００３１】
信号読み出し回路５６は次のように構成されている。画素４２の出力はリング状ゲートＭＯＳＦＥＴ４３のソースから行われ、出力線５４には負荷、例えば電流源５７が繋がっている。従って、ソースフォロア回路となっている。電流源５７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ５８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ５８から出力するようになっている。
【００３２】
このような信号読み出し回路５６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路５６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ５９から出力される信号によりスイッチング制御される。
【００３３】
この構成の固体撮像素子では、埋め込みのフォトダイオード４４（図１（Ａ）の３０）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域（図１（Ｂ）の２９）にホールが蓄積される。このとき、転送ゲートＭＯＳＦＥＴ４５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００３４】
上記の露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で全画素で行われ、一定期間の露光後、続いて、フレームスタート信号発生回路４７から新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に転送ゲートＭＯＳＦＥＴ６５がオン状態とされて、画素４２のフォトダイオード４４を含む画素敷き詰め領域４１内の全画素のフォトダイオードからソース近傍ｐ型領域（図１（Ｂ）の２７、図２ではリング状ゲートＭＯＳＦＥＴ４３のバックゲート）にホールを転送する。その後、全画素の電荷が電荷転送期間のタイミングで信号読み出し回路５６に一斉に転送される。その後、信号読み出し回路５６により、読み出し期間内で、順次各画素からの信号が読み出される。
【００３５】
信号読み出し時には、まず、スイッチＳＷ１、ｓｃ２がオフ、スイッチＳＷ２、ｓｃ１がオンとされ、リング状ゲートＭＯＳＦＥＴ４３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ４３のソース電位（Ｖｇ１−Ｖｔｈ１）がキャパシタＣ１に記憶される。ここで、Ｖｇ１はリング状ゲートＭＯＳＦＥＴ４３のゲート電位、Ｖｔｈ１はソース近傍ｐ型領域２７にホールがある状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。
【００３６】
次に、スイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路５５から出力されるソース電位を所定の高電位に上げる（このとき、リング状ゲートＭＯＳＦＥＴ４３がオンして電流が流れないような電位設定にすることが望ましい。）。この結果、ソース近傍ｐ型領域２７のポテンシャルが上昇し、ｎウェル２３のバリアを越えてホールがエピタキシャル層２２に排出される（リセット）。
【００３７】
続いて、再び信号読み出し状態にするが、今度はスイッチｓｃ１はオフ、スイッチｓｃ２はオンとし、リング状ゲート電極の電位はＶｇ１とする。しかし、このときは直前の期間でホールが基板に排出されていて、ソース近傍ｐ型領域２７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ４３のソース電位は、（Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域２７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ４３のしきい値電圧である。このソース電位はスイッチｓｃ２を介してキャパシタＣ２に記憶される。
【００３８】
差動アンプ５８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ５８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ５９から出力される、画素４２のｔ列目の出力パルスに基づき、出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に差動アンプ５８からのホール電荷によるしきい値変化分が、画素４２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００３９】
なお、リセット時のソース電極配線５４の電位供給は、ソース電位制御回路５５から供給する以外の次の方法もある。すなわち、図２のスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線５４をフローティングにすると共に、リング状ゲートＭＯＳＦＥＴ４３をリング状ゲート電極配線４９の高電位にしてオン状態とし、ソース電極にドレインから電流が供給し、ソース電極電位を上昇させる。この結果、ソース近傍ｐ型領域２７のポテンシャルが持ち上げられ、ｎウェル２３のバリアを越えて、ホールがｐ型エピタキシャル層２２に排出される（リセット）。
【００４０】
このような動作をする固体撮像素子は、図２に示すように、１つの画素４２にトランジスタ４３及び４５が配置された１画素２トランジスタ構成であり、上記のようにフォトダイオード４４で光電変換した電荷を、オンとされた転送ゲートＭＯＳＦＥＴ４５を通して、全画素一斉にリング状ゲートＭＯＳＦＥＴ４３のバックゲート（図１（Ｂ）のソース近傍ｐ型領域２７）に転送するので、グローバルシャッタ機能を実現できるＣＭＯＳセンサである。
【００４１】
次に、上記の基本構造を備えた、本発明になる固体撮像素子の各実施の形態について説明する。図４（Ａ）は本発明になる固体撮像素子の第１の実施の形態の１画素あたりの平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この実施の形態は、図４（Ｂ）に示すように、ゲート酸化膜２４’の上全面に高誘電材料による高誘電膜６１を形成した点に特徴がある。
【００４２】
ここで、本明細書において、「高誘電材料」とは常誘電体からなり、通常、ゲート酸化膜として用いられるＳｉＯ２（比誘電率４.５）よりも比誘電率（誘電率）が大きい材料を指している。具体的には、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｔａ２Ｏ５、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、ＨｆＡｌＯやその亜酸化物、過酸化物を指している。
【００４３】
この実施の形態では、まず、ｎウェル２３や埋め込みのｐ-型領域２９が形成された基板上に、図４（Ｂ）に示すように、熱酸化によるゲート酸化膜（ＳｉＯ２）２４’を通常よりも薄く形成する。続いて、化学気相成長（ＣＶＤ）法、又は物理気相成長（ＰＶＤ）法を適用して、ウェハ表面全面に高誘電材料による高誘電膜６１をゲート酸化膜２４’上に形成する。ここで、高誘電膜６１の膜厚と、ゲート酸化膜２４’の膜厚との合計の厚さは、図１に示した通常のゲート酸化膜２４の膜厚と同程度とされる。
【００４４】
続いて、高誘電膜６１上にリング状ゲート電極３４、転送ゲート電極３１が、通常通りポリシリコンにて形成される。その後、リング状ゲート電極３４の中心開口部に対応する位置の高誘電膜６１及びゲート酸化膜２４’を開孔して、イオン注入によりリング状ゲート電極をマスクとして、その中央開口部に対応する位置にソース領域２６を設け、更にこのソース領域２６を取り囲み、かつ、リング状ゲート電極２７の外周に達しないようにソース近傍領域２７が形成される。なお、ソース領域２６、ソース近傍ｐ型領域２７、ドレイン領域２８等の作成方法は、本発明の要旨ではないので、その詳細な説明は省略する。
【００４５】
その後、ソース電極配線３４とドレイン電極配線３２とは、高誘電膜６１及びゲート酸化膜２４’の両方を突き通して、基板のソース領域２６、ドレイン領域２８まで達してコンタクトをとる。これにより、図４（Ａ）、（Ｂ）に示す形状の固体撮像素子が得られる。
【００４６】
この実施の形態では、高誘電膜６１の誘電率εがＳｉＯ２のそれよりも大きく、また、ゲート酸化膜２４’の膜厚がゲート酸化膜２４のそれよりも薄いので、ＳｉＯ２のみのゲート酸化膜２４と同程度の膜厚の、高誘電膜６１及びゲート酸化膜（ＳｉＯ２）２４’からなる２層構造の絶縁膜により決まる、ウェハ上のデバイスやＭＯＳＦＥＴの蓄積容量は、ＳｉＯ２のみのゲート酸化膜２４を使用した場合に比べて大きくなる。従って、本実施の形態は、従来に比べて蓄積容量が大きくされたリング状ゲートＭＯＳＦＥＴのソース近傍ｐ型領域２７に、光電変換によりｐ-型領域２９に蓄積されている電荷を一括転送することができる。従って、広ダイナミックレンジのＣＭＯＳセンサを実現できる。
【００４７】
また、この実施の形態は、図１〜図３と共に説明した基本構造と同一のグローバルシャッタ機能を有するので、動きのある被写体を撮像しても画像歪みの無い撮像画像が得られる。すなわち、この実施の形態の固体撮像素子に対する露光は各ライン毎にタイミングがずれることなく同一の１フレーム期間で行われる。これは図３の期間（１）に当たる。
【００４８】
一定期間の露光後、転送ゲート（図２の転送ゲートＭＯＳＦＥＴ４５等）により、全画素の電荷が一斉に各画素の所定領域（図２のリング状ゲートＭＯＳＦＥＴ６３のバックゲート、図４のソース近傍ｐ型領域２７）に転送される。これは図３の期間（２）に当たる。その後、読み出し回路により、読み出し期間内で、順次各画素からの信号が読み出される。これは図３の期間（３）〜（７）に当たる。
【００４９】
これにより、図５（Ａ）に示すように画面中、例えば左から右方向に移動する被写体（体内の部位）１５０を撮像した場合でも、撮像画像は同一時刻で露光した画像であるので、同図（Ｂ）に１６０で示すような撮像画像が得られ、被写体１５０の画像と異なる画像歪みは発生しない。従って、本実施の形態によれば、動きの速い被写体を撮影した場合でも、撮影した画像は歪みや変形なく正確な画像が得られる。
【００５０】
次に、本発明の第２の実施の形態について説明する。図６（Ａ）は本発明になる固体撮像素子の第２の実施の形態の１画素あたりの平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この実施の形態は、図６（Ｂ）に示すように、図１（Ｂ）のゲート酸化膜２４に替えて、高誘電材料による高誘電膜６２を形成した点に特徴がある。
【００５１】
この実施の形態では、通常、ゲート酸化膜を形成する工程において、熱酸化による二酸化シリコン（ＳｉＯ２）による酸化膜は形成せず、ｎウェル２３等が形成されているシリコン基板上に直接ＣＶＤ法又はＰＶＤ法を適用してウェハの表面全面に高誘電材料による高誘電膜６２を形成する。ここで、高誘電膜６２の膜厚は、図１に示した通常のゲート酸化膜２４の膜厚と同程度とされる。
【００５２】
その後、高誘電膜６２上にリング状ゲート電極３４、転送ゲート電極３１が、通常通りポリシリコンにて形成される。具体的には図６（Ａ）、（Ｂ）に示す形状になる。続いて、ソース電極配線３４とドレイン電極配線３２とは、高誘電膜６１及びゲート酸化膜２４’の両方を突き通して、基板のソース領域２６、ドレイン領域２８まで達してコンタクトをとる。
【００５３】
この実施の形態では、高誘電膜６２の誘電率εがＳｉＯ２のそれよりも大きいので、ウェハ上のデバイスやＭＯＳＦＥＴの蓄積容量は、ＳｉＯ２のみのゲート酸化膜２４を使用した場合に比べて大きくなる。従って、本実施の形態も、第１の実施の形態と同様に、広ダイナミックレンジなＣＭＯＳセンサを実現でき、またグローバルシャッタ機能を有するＣＭＯＳセンサを実現できる。
【００５４】
なお、この実施の形態では、ＳｉＯ２による酸化膜がない分、シリコン基板を汚染してしまう可能性がある。この種の汚染はリークや暗電流を増加させる可能性があるが、同じゲート酸化膜の膜厚でも蓄積容量が大きくできる特長が得られる。
【００５５】
次に、本発明の第３の実施の形態について説明する。図７（Ａ）は本発明になる固体撮像素子の第３の実施の形態の１画素あたりの平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この実施の形態は、図７（Ｂ）に示すように、図１（Ｂ）のゲート酸化膜２４の、リング状ゲート電極２５に対応する領域のみを、高誘電材料による高誘電膜６３とゲート酸化膜２４とからなる２層構造とした点に特徴がある。
【００５６】
すなわち、この実施の形態では、フォトダイオード上部には高誘電膜は形成せず、蓄積容量と関係のあるリング状ゲート電極２５の下部のみに高誘電膜６３を配置する。これにより、リング状ゲート電極２５の下のみの蓄積容量を大きくでき、また、フォトダイオードの上やリング状ゲートＭＯＳＦＥＴの周辺回路は従来のゲート酸化膜２４が形成されているので、リング状ゲート電極２５の下部以外の部分では、蓄積容量を大きくすること無しにデバイスを形成することができる。従って、本実施の形態も、第１及び第２の実施の形態と同様に、広ダイナミックレンジなＣＭＯＳセンサを実現でき、またグローバルシャッタ機能を有するＣＭＯＳセンサを実現できる。
【００５７】
図８（Ａ）は本発明になる固体撮像素子の第４の実施の形態の１画素あたりの平面図、同図（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う断面図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。この実施の形態は、図８（Ｂ）に示すように、図１（Ｂ）のゲート酸化膜２４の、リング状ゲート電極２５に対応する領域のみを、高誘電材料による高誘電膜６４で構成した点に特徴がある。本実施の形態も第３の実施の形態と同様の特長を有する。
【００５８】
なお、本発明は以上の実施の形態に限定されるものではなく、半導体の導電型であるｐ型、ｎ型を以上の実施の形態とは反対導電型に作り、電荷として電子を用い、ポテンシャルの方向を逆にとれば、各実施の形態と全く同じ効果が得られることは勿論である。
【図面の簡単な説明】
【００５９】
【図１】本発明の固体撮像素子の一画素の基本構造を説明する平面図と断面図である。
【図２】本発明の固体撮像素子の全体構成を電気等価回路で示した図である。
【図３】図２の固体撮像素子の動作を説明するタイミングチャートである。
【図４】本発明の固体撮像素子の第１の実施の形態の一画素の平面図と断面図である。
【図５】本発明により撮像する動きのある被写体画像とその撮影画像の一例を示す図である。
【図６】本発明の固体撮像素子の第２の実施の形態の一画素の平面図と断面図である。
【図７】本発明の固体撮像素子の第３の実施の形態の一画素の平面図と断面図である。
【図８】本発明の固体撮像素子の第４の実施の形態の一画素の平面図と断面図である。
【図９】従来の固体撮像素子の一例の一画素の断面図である。
【図１０】図９の固体撮像素子による読み出し方法と、撮像する動きのある被写体画像とその撮影画像の一例を示す図である。
【符号の説明】
【００６０】
２１  ｐ＋型基板
２２  ｐ−型エピタキシャル層
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、２３１〜２３５  ｎウェル
２４、２４’  ＳｉＯ２によるゲート酸化膜
２５  リング状ゲート電極
２６  ｎ＋型ソース領域
２７  ソース近傍ｐ型領域
２８  ｎ＋型ドレイン領域
２９  埋め込みｐ−型領域
３０、４４  フォトダイオード
３１  転送ゲート電極
３２、４６  ドレイン電極配線
３３、４９  リング状ゲート電極配線
３４、４４  ソース電極配線（出力線）
３５、４１  転送ゲート電極配線
４１  画素敷き詰め領域
４２  画素
４３  リング状ゲートＭＯＳＦＥＴ
４５  転送ゲートＭＯＳＦＥＴ
６１、６２、６３、６４  高誘電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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