(57)【特許請求の範囲】
【請求項１】
インダクタンス素子と、
直流の電圧を入力する入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、
前記ノードと出力端子との間に接続される整流素子と、
前記出力端子と基準電位端子との間に接続される出力コンデンサと、
一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、前記オン期間中は前記スイッチング素子をオンさせ、前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御回路と、
各サイクルの終了間際に前記インダクタンス素子から前記出力コンデンサに向かって電流が未だ流れているか否かを監視する電流監視回路と、
各サイクル毎に前記オン期間を所定の上限以下に制限し、前記電流監視回路の監視結果に応じて次のサイクルにおける前記オン期間の上限を可変制御するオン期間上限制御回路と、
を有する昇圧形ＤＣ−ＤＣコンバータであって、
前記電流監視回路が、
前記ノードの電位と前記出力端子の電位とを比較して、両電位の大小関係を示す二値信号を出力する第１のコンパレータと、
前記第１のコンパレータの出力信号に基づいて、各サイクルの終了間際に前記ノードの電位が前記出力端子の電位よりも高いときは前記電流が未だ流れていると判定し、各サイクルの終了間際に前記ノードの電位が前記出力端子の電位よりも低いときは前記電流が流れていないと判定する判定回路と、
を有し、
前記電流監視回路が、前記主クロックで規定される各サイクルの終了間際に前記主クロックと同じ周波数を有する副クロックの立ち上がりエッジまたは立ち下がりエッジに応答して、前記第１のコンパレータの出力信号を取り込むラッチ回路を有する、
昇圧形ＤＣ−ＤＣコンバータ。
【請求項２】
前記副クロックの立ち上がりエッジまたは立ち下がりエッジは、前記主クロックで規定される各サイクルの最後の１０％の期間内に設定される、請求項１に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項３】
前記オン期間上限制御回路は、前記電流監視回路より当該サイクルの終了間際に未だ前記電流が流れているとの監視結果が出されたときは、次のサイクルにおける前記オン期間の上限を小さくする方向に可変する、請求項１又は２に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項４】
前記スイッチング制御回路が、
前記出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、
前記誤差信号生成回路からの前記誤差信号に応じて、次のサイクルで前記誤差を小さくするための理想的なオン期間を指示するパルス幅制御信号を生成するパルス幅制御回路と、
前記パルス幅制御回路より前記パルス幅制御信号を受け取るとともに、前記オン期間上限制御回路より前記上限を指示するオン期間上限信号を受け取り、前記理想的なオン期間が前記上限以下であるときは前記パルス幅制御信号に応じて前記スイッチング素子をオン状態に駆動し、前記理想的なオン期間が前記上限を超えているときは前記オン期間上限信号に応じて前記スイッチング素子をオン状態に駆動するスイッチング駆動回路と、
を有する、
請求項１〜３のいずれか一項に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項５】
前記誤差信号生成回路と前記パルス幅制御回路との間に前記誤差信号を時間積分する積分回路を設ける、請求項４に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項６】
インダクタンス素子と、
直流の電圧を入力する入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、
前記ノードと出力端子との間に接続される整流素子と、
前記出力端子と基準電位端子との間に接続される出力コンデンサと、
一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、前記オン期間中は前記スイッチング素子をオンさせ、前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御回路と、
各サイクルの終了間際に前記インダクタンス素子から前記出力コンデンサに向かって電流が未だ流れているか否かを監視する電流監視回路と、
各サイクル毎に前記オン期間を所定の上限以下に制限し、前記電流監視回路の監視結果に応じて次のサイクルにおける前記オン期間の上限を可変制御するオン期間上限制御回路と、
を有する昇圧形ＤＣ−ＤＣコンバータであって、
前記スイッチング制御回路が、
前記出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、
前記誤差信号生成回路からの前記誤差信号に応じて、次のサイクルで前記誤差を小さくするための理想的なオン期間を指示するパルス幅制御信号を生成するパルス幅制御回路と、
前記パルス幅制御回路より前記パルス幅制御信号を受け取るとともに、前記オン期間上限制御回路より前記上限を指示するオン期間上限信号を受け取り、前記理想的なオン期間が前記上限以下であるときは前記パルス幅制御信号に応じて前記スイッチング素子をオン状態に駆動し、前記理想的なオン期間が前記上限を超えているときは前記オン期間上限信号に応じて前記スイッチング素子をオン状態に駆動するスイッチング駆動回路と、
を有し、
前記パルス幅制御回路が、
前記主クロックに同期した鋸波または三角波を生成するランプ生成回路と、
前記誤差信号と前記鋸波または三角波とを比較して、前記誤差信号の電圧レベルが前記鋸波または三角波の電圧レベルよりも高い時は第１の論理値を有し、前記誤差信号の電圧レベルが前記鋸波または三角波の電圧レベルよりも低い時は第２の論理値を有する二値信号を前記パルス幅制御信号として出力する第２のコンパレータと、
を有する、
昇圧形ＤＣ−ＤＣコンバータ。
【請求項７】
前記誤差信号生成回路と前記パルス幅制御回路との間に前記誤差信号を時間積分する積分回路を設ける、請求項６に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項８】
インダクタンス素子と、
直流の電圧を入力する入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、
前記ノードと出力端子との間に接続される整流素子と、
前記出力端子と基準電位端子との間に接続される出力コンデンサと、
一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、前記オン期間中は前記スイッチング素子をオンさせ、前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御回路と、
各サイクルの終了間際に前記インダクタンス素子から前記出力コンデンサに向かって電流が未だ流れているか否かを監視する電流監視回路と、
各サイクル毎に前記オン期間を所定の上限以下に制限し、前記電流監視回路の監視結果に応じて次のサイクルにおける前記オン期間の上限を可変制御するオン期間上限制御回路と、
を有する昇圧形ＤＣ−ＤＣコンバータであって、
前記スイッチング制御回路が、
前記出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、
前記誤差信号生成回路からの前記誤差信号に応じて、次のサイクルで前記誤差を小さくするための理想的なオン期間を指示するパルス幅制御信号を生成するパルス幅制御回路と、
前記パルス幅制御回路より前記パルス幅制御信号を受け取るとともに、前記オン期間上限制御回路より前記上限を指示するオン期間上限信号を受け取り、前記理想的なオン期間が前記上限以下であるときは前記パルス幅制御信号に応じて前記スイッチング素子をオン状態に駆動し、前記理想的なオン期間が前記上限を超えているときは前記オン期間上限信号に応じて前記スイッチング素子をオン状態に駆動するスイッチング駆動回路と、
を有し、
前記パルス幅制御回路より前記パルス幅制御信号を受け取り、前記理想的なオン期間と前記オン期間の上限との大小関係を監視するオン期間監視回路を更に有し、
前記オン期間上限制御回路が、前記電流監視回路の監視結果と前記オン期間監視回路の監視結果とにしたがい、当該サイクルの終了間際で前記電流が流れておらず、かつ前記理想的なオン期間が前記オン期間の上限を超えているときは、次のサイクルで前記オン期間の上限を大きくする方向に可変する、
昇圧形ＤＣ−ＤＣコンバータ。
【請求項９】
前記オン期間監視回路が、
所定の電圧レベルを有するクランプ電圧を生成するクランプ電圧生成回路と、
前記主クロックに同期した鋸波または三角波を生成するランプ生成回路と、
前記クランプ電圧と前記鋸波または三角波とを比較して、前記クランプ電圧の電圧レベルが前記鋸波または三角波の電圧レベルよりも高い時は第１の論理値を有し、前記クランプ電圧の電圧レベルが前記鋸波または三角波の電圧レベルよりも低い時は第２の論理値を有する二値信号を前記オン期間の上限を指示するオン期間上限信号として出力する第３のコンパレータと、
を有し、
前記オン期間上限制御回路が、前記電流監視回路の監視結果と前記オン期間監視回路の監視結果とにしたがって、前記クランプ電圧信号の電圧レベルを可変するように前記クランプ電圧生成回路を制御するクランプ電圧制御回路を有する、
請求項８に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項１０】
前記クランプ電圧制御回路が、前記電流監視回路より当該サイクルの終了間際に未だ前記電流が流れているとの監視結果が出されたときはカウントダウン動作を行い、前記電流監視回路より当該サイクルの終了間際に前記電流が流れていないとの監視結果が出され、かつ前記オン期間監視回路より前記理想的なオン期間が前記オン期間の上限を超えているとの監視結果が出されたときはカウントアップ動作を行うアップ／ダウン・カウンタを有し、
前記クランプ電圧生成回路が、前記アップ／ダウン・カウンタより出力されるディジタルの計数値をアナログの電圧信号に変換するディジタル−アナログ変換器を有する、
請求項９に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項１１】
前記アップ／ダウン・カウンタは、前記電流監視回路より当該サイクルの終了間際に前記電流が流れていないとの監視結果が出され、かつ前記オン期間監視回路より前記理想的なオン期間が前記オン期間の上限以下であるとの監視結果が出されたときは、カウントダウン動作またはカウントアップ動作のいずれも行わずに計数値を保持する、
請求項１０に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項１２】
前記整流素子はダイオードである、請求項１〜１１のいずれか一項に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項１３】
前記整流素子は、前記スイッチング素子のオン／オフと同期して、前記スイッチング素子がオンしている時はオフし、前記スイッチング素子がオフしている時はオンするトランジスタからなる、請求項１〜１２のいずれか一項に記載の昇圧形ＤＣ−ＤＣコンバータ。
【請求項１４】
インダクタンス素子と、
直流の電圧入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、
前記ノードと出力端子との間に接続される整流素子と、
前記出力端子と基準電位端子との間に接続される出力コンデンサと、
一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、先の前記オン期間中は前記スイッチング素子をオンさせ、後の前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御部と、
を有する昇圧形ＤＣ−ＤＣコンバータであって、
前記スイッチング制御部が、
前記出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、
前記誤差信号生成回路からの前記誤差信号とランプ信号とを比較してパルス幅制御信号を生成するパルス幅制御回路と、
クランプ電圧と前記ランプ信号とを比較して所望の上限を指示するオン期間上限信号を生成するオン期間制限回路と、
前記パルス幅制御信号と前記オン期間上限信号とを受け取り、理想的なオン期間と前記オン期間の上限との大小関係を監視するオン期間監視回路と、
前記オン期間監視回路の監視結果にしたがい、前記理想的なオン期間が前記オン期間の上限以下であるときは前記パルス幅制御信号に応じて前記スイッチング素子をオン状態に駆動し、前記理想的なオン期間が前記オン期間の上限を超えているときは前記オン期間上限信号に応じて前記スイッチング素子をオン状態に駆動するスイッチング駆動回路と、
前記オン期間監視回路の監視結果に応じて次のサイクルにおける前記クランプ電圧を制御するオン期間上限制御回路と、
を有する、
昇圧形ＤＣ−ＤＣコンバータ。
【請求項１５】
前記スイッチング制御部が、前記インダクタンス素子に流れる電流の向きを監視する電流監視回路を更に有し、
前記オン期間上限制御回路が、前記オン期間監視回路の出力と前記電流監視回路の出力に応じてカウント値が制御されるカウンタ回路を有し、
前記クランプ電圧が前記カウント値に応じて制御される、
請求項１４に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力するＤＣ（直流）電力を任意のＤＣ（直流）電力に変換するＤＣ−ＤＣコンバータに係わり、特に入力電圧より高い出力電圧を得る昇圧形のＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータは、半導体のスイッチング素子を用いる小型・軽量・高効率の直流電源であり、電子機器等に広く利用されており、近年、小型・軽量・高効率の要求が高くなっている。ＤＣ−ＤＣコンバータの基本原理は、スイッチング素子を高周波数でオン・オフさせて、オン期間とオフ期間の比率つまりデューティ比を可変制御して、直流の出力電圧を一定レベルに維持するものである。いわゆる非絶縁形またはチョッパ方式で入力電圧より高い出力電圧を得るタイプは、昇圧形ＤＣ−ＤＣコンバータあるいはブースタと称されている。
【０００３】
図６に、従来の代表的な昇圧形ＤＣ−ＤＣコンバータ（ブースタ）の構成を示す。このブースタは、大きく分けて、ブースタコア部１００と制御部１０２の２部構成になっている。
【０００４】
ブースタコア部１００は、インダクタンスコイル１０４、ＮＭＯＳトランジスタ１０６、ダイオード１０８および出力コンデンサ１１０で構成されている。より詳細には、直流の入力電圧Ｖiを入力する入力端子とグランド電位端子との間にインダクタンスコイル１０４とＮＭＯＳトランジスタ１０６とがノードＮを介して直列に接続され、ノードＮと出力端子１１２との間にダイオード１０８が接続され、出力端子１１２とグランド電位端子との間に出力コンデンサ１１０が接続されている。
【０００５】
制御部１０２は、基準電圧生成回路１１４、誤差アンプ１１６、積分器１１８、クランプ電圧生成回路１２０、ランプ（鋸波または三角波）生成回路１２２、コンパレータ１２４，１２６、論理ゲート回路（ＡＮＤ回路）１２８およびゲート駆動回路１３０で構成されている。
【０００６】
より詳細には、基準電圧生成回路１１４は、一定電圧レベルの基準電圧Ｖrefを生成し、これを誤差アンプ１１６の一方の入力端子（＋）に与える。誤差アンプ１１６の他方の端子（−）にはブースタコア部１００より出力電圧Ｖoが入力される。誤差アンプ１１６は、両電圧Ｖo，Ｖref間の差分または誤差をとって、その誤差に応じた出力電圧を誤差信号Ｖeとして出力する。この誤差信号Ｖeは、積分器１１８で時間積分され、積分誤差信号Ｖesとしてコンパレータ１２４の一方の入力端子（＋）に与えられる。
【０００７】
コンパレータ１２４の他方の端子（−）には、ランプ生成回路１２２よりクロックCLKに同期したランプ電圧たとえば鋸波Ｖrampが与えられる。コンパレータ１２４は、両入力信号Ｖramp，Ｖesの電圧レベルを比較し、Ｖramp＜Ｖesの時はＨレベルで、Ｖramp＞Ｖesの時はＬレベルになる二値信号またはパルスをパルス幅制御信号またはＰＷＭ制御信号Ｖpwmとして出力する。このＰＷＭ制御信号ＶpwmはＡＮＤ回路１２８の一方の入力端子に与えられる。
【０００８】
ランプ生成回路１２２より出力される鋸波Ｖrampは、別のコンパレータ１２６の一方の入力端子（−）にも与えられる。コンパレータ１２６の他方の入力端子（＋）には、クランプ電圧生成回路１２０より一定電圧レベルのクランプ電圧Ｖclampが入力される。コンパレータ１２６は、両入力信号Ｖramp，Ｖclampの電圧レベルを比較し、Ｖramp＜Ｖclampsの時はＨレベルで、Ｖramp＞Ｖclampの時はＬレベルになる二値信号またはパルスをオン期間上限信号Ｖlimitとして出力する。このオン期間上限信号ＶlimitはＡＮＤ回路１２８の他方の入力端子に与えられる。
【０００９】
ＡＮＤ回路１２８は、両入力信号Ｖpwm，Ｖlimitの双方がＨレベルの時はＨレベルになり、その片方または双方がLレベルの時はＬレベルになる二値信号またはパルスをスイッチング駆動信号Ｖdriveとして出力する。ここで、両入力信号Ｖpwm，ＶlimitがクロックCLKに同期しているので、スイッチング駆動信号ＶdriveもクロックCLKに同期している。ゲート駆動回路１３０は、ＡＮＤ回路１２８からのスイッチング駆動信号Ｖdriveに応じたゲート電圧Ｖgを出力してコア部１００のＮＭＯＳトランジスタ１０６をスイッチング駆動する。
【００１０】
ブースタコア部１００においては、ゲート電圧ＶgがＨレベルの時はオン期間であり、この期間中はＮＭＯＳトランジスタ１０６がオンし、電圧入力端子からインダクタンスコイル１０４およびＮＭＯＳトランジスタ１０６を通ってインダクタンス電流ＩLがグランド電位端子に流れ、インダクタンスコイル１０４に電磁エネルギーが蓄えられる。そして、ゲート電圧ＶgがＬレベルの時はオフ期間となり、この期間中はＮＭＯＳトランジスタ１０６がオフし、それまでインダクタンスコイル１０４に蓄えられていた電磁エネルギーが出力コンデンサ１１０に向かって放出される。すなわち、インダクタンスコイル１０４からインダクタンス電流ＩLがノードＮおよびダイオード１０８を通って出力コンデンサ１１０に流れ込み、出力コンデンサ１１０が充電される。
【００１１】
図７に、このブースタの基本動作を示す。図示のように、一定の周期ＴSを有するクロックCLKに対して、ゲート電圧Ｖg、インダクタンス電流ＩLおよびノードＮの電位ＶLの全てが同期している。
【００１２】
すなわち、クロックCLKの各サイクルの開始でゲート電圧ＶgがそれまでのＬレベルからＨレベルに立ち上がり、ＮＭＯＳトランジスタ１０６がオンする。ゲート電圧ＶgがＨレベルを維持してＮＭＯＳトランジスタ１０６がオンしている期間（オン期間）中は、インダクタンス電流ＩLがＶi／Ｌ（Ｌはインダクタンスコイル１０４のインダクタンス）の傾きで増大する。この時、ノードＮの電位ＶLはグランド電位（零ボルト）になっている。
【００１３】
そして、当該サイクルの途中で、ゲート電圧ＶgがＨレベルからＬレベルに変わると、ＮＭＯＳトランジスタ１０６がオフし、オン期間からオフ期間に切り替わる。そうすると、ノードＮはグランド電位から分離され、ダイオード１０８の電圧降下を理想的に零と仮定すると、ノードＮの電位ＶLは瞬時に出力電圧Ｖoに等しいレベルに上昇し、インダクタンス電流ＩLの行き先はそれまでのグランド電位端子から出力コンデンサ１１０に切り替わる。ただし、インダクタンス電流ＩLは（Ｖo−Ｖi）／Ｌの傾きで減少する。
【００１４】
そして、インダクタンス電流ＩLが零アンペアまで減少して流れなくなると、その瞬間にノードＮの電位ＶLはそれまでの出力電圧Ｖoに略等しいレベルから入力電圧Ｖi(電圧入力端子の電位)に等しいレベルに変わり、当該オフ期間または当該サイクルが終了するまで、この無電流状態が維持される。
【００１５】
クロックCLKの次のサイクルが始まると、再びゲート電圧ＶgがそれまでのＬレベルからＨレベルに立ち上がり、上記と同様の動作が繰り返される。ただし、制御部１０２においてフィードバック方式のＰＷＭ制御が行われるため、オン期間とオフ期間の比率つまりデューティ比はサイクル毎に変わる。図７は、いずれのサイクルでもインダクタンス電流ＩLがいったん零アンペアに戻って途切れる状態（以下、「不連続モード」と呼ぶ。）を示している。
【００１６】
図８は、各サイクルでインダクタンス電流ＩLが零アンペアに戻らずに次のサイクルが開始するまで持続的に流れ続ける状態（以下、「連続モード」と呼ぶ。）を示している。オン期間のデューティを大きくしていくと、このような連続モードに至る。
【００１７】
一般的に、ブースタコア部の不連続モード時の伝達関数は、１次ポールシステムとして近似できるとされており、その動作は安定している。一方、連続モード時の伝達関数は、２次ポールシステムとして動作するだけでなく、ＲＨＰ（右半面）の零点を有し、その補償は複雑で困難である。したがって、常時不連続モードで動作するようなブースタに構成することで、安定動作と回路構成の簡素化を図れる。
【００１８】
ここで、クロックCLKの周期ＴSに対して、ＮＭＯＳトランジスタ１０６がオンしている期間のデューティをＤ1、ＮＭＯＳトランジスタ１０６がオン状態からオフ状態に切り替わった後インダクタンス電流ＩLが零アンペアになるまでの期間のデューティをＤ2とすると、これらのデューティＤ1、Ｄ2は入力電圧Ｖi、出力電圧Ｖo、インダクタンスコイル１０４のインダクタンスＬおよび負荷電流Ｉoから次の式で表される。
【数１】
0004631916.tif 000002
【００１９】
不連続モードを維持するためのオン・デューティＤ1に係る条件は、Ｄ1が連続モードにおけるオン・デューティＤよりも小さいことであるから、次の式（３）で規定される。
Ｄ1＜Ｄ＝１−（Ｖi／Ｖo）      ・・・・・（３）
【００２０】
図６のブースタにおいて、各サイクル内のオン期間は、一次的にはコンパレータ１２４より出力されるＰＷＭ制御信号Ｖpwmによって左右されるが、最終的にはＰＷＭ制御信号Ｖpwmとコンパレータ１２６より出力されるオン期間上限信号Ｖlimitとの論理積（ＡＮＤ条件）によって決定される。つまり、ＰＷＭ制御信号Ｖpwmのパルス幅はＡＮＤ回路１２８を通じてオン期間上限信号Ｖlimitのパルス幅つまりオン期間上限の制限を受け、スイッチング駆動信号Ｖdriveのパルス幅（オン期間）がオン期間上限を超えないようになっている。
【００２１】
したがって、上式（３）から、オン期間上限信号Ｖlimitによって規定されるオン期間上限を{１−（Ｖi／Ｖo）}・ＴSに設定することで、別言すればクランプ電圧生成回路１２０より出力されるクランプ電圧Ｖclampを{１−（Ｖi／Ｖo）}・ＶS（ただし、ＶSは鋸波Ｖrampの波高値）に設定することで、連続モードへの移行を制限した不連続モード動作を実現することができる。この場合、オン期間上限信号ＶlimitのデューティＤCは下記の式（４）によって表される。
ＤC＝Ｖclamp／ＶS     ・・・・・（４）
【００２２】
図６のブースタにおいて負荷電流Ｉoがある期間Ｔaに亘って定常値よりも増大する方向に変動した場合の動作の一例を、図９に各部の波形で示す。
【００２３】
図９に示すように、負荷電流Ｉoが増大する方向に変動すると、出力電圧Ｖoが基準電圧Ｖrefよりも低くなり、それによって誤差信号Ｖesの電圧レベルが上昇し、ＰＷＭ制御信号Ｖpwmのパルス幅（Ｈレベル期間）が大きくなり、ＮＭＯＳトランジスタ１０６のオンする時間（オン期間）が長くなる。オン期間が長くなると、インダクタンス電流ＩLが増加し、より多くのエネルギーがインダクタンスコイル１０４から出力コンデンサ１１０に供給され、出力電圧Ｖoが基準電圧Ｖrefに向かって上昇する。
【００２４】
そして、出力電圧Ｖoが上昇して基準電圧Ｖrefを超えると、今度はＮＭＯＳトランジスタ１０６のオンする時間（オン期間）が短くなり、インダクタンスコイル１０４から出力コンデンサ１１０に供給されるエネルギーが減少して、出力電圧Ｖoが基準電圧Ｖrefに向かって低下する。
【００２５】
このようなフィードバック方式のＰＷＭ制御において、ＰＷＭ制御信号Ｖpwmのパルス幅がオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを超えた場合は、その上限の制限を受けて、スイッチング駆動信号Ｖdriveのパルス幅ひいてはＮＭＯＳトランジスタ１０６のオン時間（オン期間）はＴS・ＤCとなり、これを超えないように、つまり不連続モード動作から連続モード動作へ移行しないようにしている。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
上記のような従来のブースタにおいては、ブースタコア部１００を構成する各素子が理想的な特性を有すれば、連続モードへの移行を制限して常時不連続モード動作を実現するための上式（４），（５）の条件は有効である。しかしながら、実際はインダクタンスコイル１０４、ＮＭＯＳトランジスタ１０６、ダイオード１０８、出力コンデンサ１１０が有する寄生成分等により、必要とされるオン期間上限のデューティＤCは変化するため、上記条件は十分ではない。
【００２７】
また、入力電圧Ｖiまたは出力電圧Ｖoが可変であるようなアプリケーションにおいては、さらには環境温度やプロセス変動の影響を考慮すると、上記した従来のデューティ制御法のようにオン期間上限のデューティＤCを一義的に設定するのは適切ではない。たとえば、ＤCを予め小さ目の値に設定することは可能であるが、過度の制限は出力電圧Ｖoの負荷特性や負荷急変に対する応答性を損なうおそれがある。一方、ＤCを大き目の値に設定した場合は、動作モードが不連続モード動作から連続モードへ移行する可能性が高くなり、ブースト動作の安定性を損なうおそれがある。
【００２８】
図１０に、図６のブースタにおいて負荷急変時に不連続モードから動作モードに移行して出力電圧が不安定状態になる一例をシミュレーション波形で示す。
【００２９】
図１０において、Ｔ＝５ｍｓで負荷電流Ｉoを１ｍＡ（ミリアンペア）から２９ｍＡへ変化させると、出力電圧Ｖoは低下し始めるが、誤差アンプ１１６の出力（誤差信号）Ｖeは上昇し始める。それに伴い、ＰＷＭ制御信号Ｖpwmのパルス幅が大きくなり、インダクタンス電流ＩLも徐々に増加する。
【００３０】
Ｔ＝５ｍｓ〜５．０５ｍｓでは、各サイクルまたはスイッチング周期毎にインダクタンス電流ＩLが零に戻り（ＩL＝０Ａとなり）、不連続モードで動作している。しかし、Ｔ＝５．０５ｍｓ以後は、各サイクル内でＩL＝０Ａに戻ることがなく、連続モードへ移行している。連続モードへ移行すると、ブースト動作が不安定になり、出力電圧Ｖoには低周波のゆらぎ（リンギング）が現れている。
【００３１】
近年、携帯電子機器に搭載される発光ダイオード（ＬＥＤ）や液晶ディスプレイ（ＬＣＤ）パネルのように、単一のリチウムイオン電池等から昇圧された電源電圧を用いるアプリケーションが増えてきている。このようなアプリケーションでは、負荷電流が数ｍＡから２０ｍＡ程度でさほど大きくはなく、不連続モードで動作するブースタが多用されている。この種のブースタの出力電圧は、ＤＣ的または絶対値的な精度よりもＡＣ的変動の少ない安定性の方が重要視されている。
【００３２】
本発明は、上記のような従来技術の問題点に鑑みてなされたものであって、使用環境や回路素子のばらつき等の影響を受けずに、また負荷特性や応答性を損なわずに不連続モードの動作を最適かつ効率よく維持できる昇圧形ＤＣ−ＤＣコンバータ（ブースタ）を提供することを目的とする。
【課題を解決するための手段】
【００３３】
上記の目的を達成するために、本発明の昇圧形ＤＣ−ＤＣコンバータは、インダクタンス素子と、直流の電圧を入力する入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、前記ノードと出力端子との間に接続される整流素子と、前記出力端子と基準電位端子との間に接続される出力コンデンサと、一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、前記オン期間中は前記スイッチング素子をオンさせ、前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御回路と、各サイクルの終了間際に前記インダクタンス素子から前記出力コンデンサに向かって電流が未だ流れているか否かを監視する電流監視回路と、各サイクル毎に前記オン期間を所定の上限以下に制限し、前記電流監視回路の監視結果に応じて次のサイクルにおける前記オン期間の上限を可変制御するオン期間上限制御回路とを有する。
【００３４】
上記の構成においては、出力コンデンサの電圧つまり出力電圧を所望の基準電圧に一致させるように、スイッチング制御回路がスイッチング素子を可変のデューティでオン・オフ制御する。その中で、電流監視回路は、各スイッチングサイクルの終了間際にインダクタンス素子から出力コンデンサに向かって電流が未だ流れているか否かを監視し、電流が流れていなければ不連続モードで動作している判断し、電流が未だ流れていれば連続モードで動作していると判断する。オン期間上限制御回路は、電流監視回路の監視結果に応じて、次のサイクルにおけるオン期間の上限を可変制御する。とりわけ、電流監視回路より当該サイクルの終了間際に未だ電流が流れているとの監視結果が出されたときは、次のサイクルにおけるオン期間の上限を小さくする方向に可変してよく、これによって連続モードへの移行を防止し、あるいは連続モードから不連続モードへの復帰を迅速に行うことができる。
【００３５】
本発明の好適な一態様においては、電流監視回路が、ノードの電位と出力端子の電位とを比較して、両電位の大小関係を示す二値信号を出力する第１のコンパレータと、この第１のコンパレータの出力信号に基づいて、各サイクルの終了間際にノードの電位が前記出力端子の電位よりも高いときは電流が未だ流れていると判定し、各サイクルの終了間際に上記ノードの電位が出力端子の電位よりも低いときは前記電流が流れていないと判定する判定回路とを有する。この場合、更に好ましくは、電流監視回路が、主クロックで規定される各サイクルの終了間際に主クロックと同じ周波数を有する副クロックの立ち上がりエッジまたは立ち下がりエッジに応答して、第１のコンパレータの出力信号を取り込むラッチ回路を有してよい。副クロックの立ち上がりエッジまたは立ち下がりエッジは、主クロックで規定される各サイクルの最後の１０％の期間内に設定されてよく、その範囲内で可変調整されてもよい。
【００３６】
また、好適な一態様においては、スイッチング制御回路が、出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、この誤差信号生成回路からの誤差信号に応じて、次のサイクルで誤差を小さくするための理想的なオン期間を指示するパルス幅制御信号を生成するパルス幅制御回路と、このパルス幅制御回路よりパルス幅制御信号を受け取るとともに、オン期間上限制御回路よりオン期間の上限を指示するオン期間上限信号を受け取り、理想的なオン期間がその上限以下であるときはパルス幅制御信号に応じてスイッチング素子をオン状態に駆動し、理想的なオン期間がその上限を超えているときはオン期間上限信号に応じてスイッチング素子をオン状態に駆動するスイッチング駆動回路とを有する。好ましくは、誤差信号生成回路とパルス幅制御回路との間に誤差信号を時間積分する積分回路を設けてよい。
【００３７】
好適な一態様において、上記パルス幅制御回路は、主クロックに同期した鋸波または三角波を生成するランプ生成回路と、誤差信号と前記鋸波または三角波とを比較して、誤差信号の電圧レベルが鋸波または三角波の電圧レベルよりも高い時は第１の論理値を有し、誤差信号の電圧レベルが鋸波または三角波の電圧レベルよりも低い時は第２の論理値を有する二値信号を前記パルス幅制御信号として出力する第２のコンパレータとを有する。
【００３８】
また、別の好適な一態様においては、パルス幅制御回路よりパルス幅制御信号を受け取り、理想的なオン期間とオン期間の上限との大小関係を監視するオン期間監視回路が更に設けられる。そして、オン期間上限制御回路が、電流監視回路の監視結果とオン期間監視回路の監視結果とにしたがい、当該サイクルの終了間際で上記ノードから出力コンデンサに向かう電流が流れておらず、かつ理想的なオン期間がオン期間の上限を超えているときは、次のサイクルでオン期間の上限を大きくする方向に可変する。これによって、不連続モードを維持しながら、オン・デューティを増大させて負荷急変に対する応答性を高めることができる。
【００３９】
好適な一態様において、上記オン期間監視回路は、所定の電圧レベルを有するクランプ電圧を生成するクランプ電圧生成回路と、主クロックに同期した鋸波または三角波を生成するランプ生成回路と、クランプ電圧と鋸波または三角波とを比較して、クランプ電圧の電圧レベルが鋸波または三角波の電圧レベルよりも高い時は第１の論理値を有し、クランプ電圧の電圧レベルが鋸波または三角波の電圧レベルよりも低い時は第２の論理値を有する二値信号をオン期間の上限を指示するオン期間上限信号として出力する第３のコンパレータとを有する。そして、オン期間上限制御回路は、電流監視回路の監視結果とオン期間監視回路の監視結果とにしたがって、クランプ電圧信号の電圧レベルを可変するようにクランプ電圧生成回路を制御するクランプ電圧制御回路とを有する。
【００４０】
好適な一態様において、このクランプ電圧制御回路は、電流監視回路より当該サイクルの終了間際に未だ上記ノードから出力コンデンサに向かう電流が流れているとの監視結果が出されたときはカウントダウン動作を行い、電流監視回路より当該サイクルの終了間際にそのような電流が流れていないとの監視結果が出され、かつオン期間監視回路より理想的なオン期間がその上限を超えているとの監視結果が出されたときはカウントアップ動作を行うアップ／ダウン・カウンタを有する。また、クランプ電圧生成回路は、アップ／ダウン・カウンタより出力されるディジタルの計数値をアナログの電圧信号に変換するディジタル−アナログ変換器を有する。上記アップ／ダウン・カウンタは、電流監視回路より当該サイクルの終了間際に上記ノードから出力コンデンサに向かう電流が流れていないとの監視結果が出され、かつオン期間監視回路より理想的なオン期間がその上限以下であるとの監視結果が出されたときは、カウントダウン動作またはカウントアップ動作のいずれも行わずに計数値を保持する。
【００４１】
本発明のブースタにおいて、整流素子は典型的にはダイオードであるが、トランジスタで代用することも可能である。すなわち、スイッチング素子のオン／オフと同期して、スイッチング素子がオンしている時は該トランジスタがオフし、スイッチング素子がオフしている時は該トランジスタがオンするように制御してよい。
【００４２】
本発明の別の観点における昇圧形ＤＣ−ＤＣコンバータは、インダクタンス素子と、直流の電圧入力端子と基準電位端子との間にノードを介して前記インダクタンス素子と直列に接続されるスイッチング素子と、前記ノードと出力端子との間に接続される整流素子と、前記出力端子と基準電位端子との間に接続される出力コンデンサと、一定周波数の主クロックで規定される各サイクルを可変のオン期間とオフ期間とに２分割し、先の前記オン期間中は前記スイッチング素子をオンさせ、後の前記オフ期間中は前記スイッチング素子をオフさせるスイッチング制御部とを有し、前記スイッチング制御部が、前記出力コンデンサの電圧と一定の基準電圧とを入力し、両電圧間の誤差を表す誤差信号を生成する誤差信号生成回路と、前記誤差信号生成回路からの前記誤差信号に応じて、次のサイクルで前記誤差を小さくするための理想的なオン期間を指示するパルス幅制御信号を生成するパルス幅制御回路と、前記パルス幅制御回路で生成された前記パルス幅制御信号と所望の上限を指示するオン期間上限信号とを受け取り、前記理想的なオン期間と前記オン期間の上限との大小関係を監視するオン期間監視回路と、前記オン期間監視回路の監視結果にしたがい、前記理想的なオン期間が前記オン期間の上限以下であるときは前記パルス幅制御信号に応じて前記スイッチング素子をオン状態に駆動し、前記理想的なオン期間が前記オン期間の上限を超えているときは前記オン期間上限信号に応じて前記スイッチング素子をオン状態に駆動するスイッチング駆動回路と、前記オン期間監視回路の監視結果に応じて次のサイクルにおける前記オン期間の上限を可変制御するオン期間上限制御回路とを有する。
【発明の効果】
【００４３】
本発明の昇圧形ＤＣ−ＤＣコンバータによれば、上記のような構成および作用により、使用環境や回路素子のばらつき等の影響を受けずに、また負荷特性や応答性を損なわずに不連続モードの動作を最適かつ効率よく維持することができる。
【発明を実施するための最良の形態】
【００４４】
以下、図１〜図５を参照して本発明の好適な実施形態を説明する。
【００４５】
図１に、本発明の一実施形態における昇圧形ＤＣ−ＤＣコンバータ（ブースタ）の構成を示す。このブースタは、大きく分けて、ブースタコア部１０と制御部１２の２部構成になっている。
【００４６】
ブースタコア部１０は、インダクタンスコイル１４、ＮＭＯＳトランジスタ１６、ダイオード１８および出力コンデンサ２０で構成されている。より詳細には、直流の入力電圧Ｖiを入力する入力端子とグランド電位端子との間にインダクタンスコイル１４とＮＭＯＳトランジスタ１６とがノードＮを介して直列に接続され、ノードＮと出力端子２２との間にダイオード１８が接続され、出力端子２２とグランド電位端子との間に出力コンデンサ２０が接続されている。
【００４７】
制御部１２は、ブースタコア部１０で得られる出力電圧Ｖ0を所望の基準電圧に一致させるためのＰＷＭ制御回路として、基準電圧生成回路２４、誤差アンプ２６、積分器２８、クランプ電圧生成回路３０、ランプ（鋸波または三角波）生成回路３２、コンパレータ３４，３６、ＡＮＤ回路３８およびゲート駆動回路４０を有している。
【００４８】
基準電圧生成回路２４は、一定電圧レベルの基準電圧Ｖrefを生成し、これを誤差アンプ２６の一方の入力端子（＋）に与える。誤差アンプ２６の他方の端子（−）にはブースタコア部１０より出力電圧Ｖoが入力される。誤差アンプ２６は、両電圧Ｖo，Ｖref間の差分または誤差をとって、その誤差に応じた出力電圧を誤差信号Ｖeとして出力する。この誤差信号Ｖeは、積分器２８で時間積分され、積分誤差信号Ｖesとしてコンパレータ３４の一方の入力端子（＋）に与えられる。
【００４９】
コンパレータ３４の他方の端子（−）には、ランプ生成回路３２より主クロックCLKに同期したランプ電圧たとえば鋸波Ｖrampが与えられる。コンパレータ３４は、両入力信号Ｖramp，Ｖesの電圧レベルを比較し、Ｖramp＜Ｖesの時はＨレベルになり、Ｖramp＞Ｖesの時はＬレベルになる二値信号またはパルスをパルス幅制御信号またはＰＷＭ制御信号Ｖpwmとして出力する。このＰＷＭ制御信号ＶpwmはＡＮＤ回路３８の一方の入力端子に与えられる。
【００５０】
ランプ生成回路３２より出力される鋸波Ｖrampは、別のコンパレータ３６の一方の入力端子（−）にも与えられる。コンパレータ３６の他方の入力端子（＋）には、クランプ電圧生成回路３０よりクランプ電圧Ｖclampが入力される。コンパレータ３６は、両入力信号Ｖramp，Ｖclampの電圧レベルを比較し、Ｖramp＜Ｖclampsの時はＨレベルになり、Ｖramp＞Ｖclampの時はＬレベルになる二値信号またはパルスをオン期間上限信号Ｖlimitとして出力する。このオン期間上限信号ＶlimitはＡＮＤ回路３８の他方の入力端子に与えられる。なお、クランプ電圧生成回路３０より出力されるクランプ電圧Ｖclampは、後に詳述するように、主クロックCLKまたはＰＷＭの各サイクル毎に可変制御されるようになっている。
【００５１】
ＡＮＤ回路３８は、両入力信号Ｖpwm，Ｖlimitの双方がＨレベルの時はＨレベルになり、その片方または双方がLレベルの時はＬレベルになる二値信号またはパルスをスイッチング駆動信号Ｖdriveとして出力する。ここで、両入力信号Ｖpwm，Ｖlimitが主クロックCLKに同期しているので、スイッチング駆動信号Ｖdriveも主クロックCLKに同期している。ゲート駆動回路４０は、ＡＮＤ回路３８からのスイッチング駆動信号Ｖdriveに応じたゲート電圧Ｖgを出力してブースタコア部１０内のＮＭＯＳトランジスタ１６をスイッチング駆動する。
【００５２】
ブースタコア部１０においては、ゲート電圧ＶgがＨレベルの時はオン期間であり、この期間中はＮＭＯＳトランジスタ１６がオンし、電圧入力端子からインダクタンスコイル１４およびＮＭＯＳトランジスタ１６を通ってインダクタンス電流ＩLがグランド電位端子に流れ、インダクタンスコイル１４に電磁エネルギーが蓄えられる。そして、ゲート電圧ＶgがＬレベルの時はオフ期間となり、この期間中はＮＭＯＳトランジスタ１６がオフし、それまでインダクタンスコイル１４に蓄えられていた電磁エネルギーが出力端子２２側に放出される。すなわち、インダクタンスコイル１４からインダクタンス電流ＩLがノードＮおよびダイオード１８を通って出力コンデンサ２０に流れ込み、出力コンデンサ２０が充電される。
【００５３】
この実施形態の制御部１２は、上記のようにブースタコア部１０の出力電圧Ｖ0を基準電圧Ｖrefに一致させるためのＰＷＭ制御回路に加えて、論理ゲート回路４２、ＲＳ型フリップフロップ（ＦＦ）４４、コンパレータ４６、ＲＳ型フリップフロップ（ＦＦ）４８、Ｄ型フリップフロップ（ＦＦ）５０、論理ゲート回路５２およびＮビット・カウンタ５４を有しており、主クロックCLKだけでなく副クロックCLKＸ％も用いる。
【００５４】
ここで、論理ゲート回路４２およびＲＳ−ＦＦ４４は、主クロックCLKの各サイクル毎にＰＷＭ制御信号Ｖpwmのパルス幅（理想的なオン期間）がオン期間上限信号Ｖlimitのパルス幅（オン期間上限）を超えているか否かを監視するオン期間監視回路５６を構成している。
【００５５】
より詳細には、論理ゲート回路４２の一方の入力端子にコンパレータ３４からのＰＷＭ制御信号Ｖpwmが入力されるとともに、他方の入力端子にコンパレータ３６からのオン期間上限信号Ｖlimitが入力される。論理ゲート回路４２は、ＮＯＲ回路および入力反転回路からなり、ＰＷＭ制御信号Ｖpwmのパルス幅がオン期間上限信号Ｖlimitのパルス幅を超えている時、つまりＶpwm＝Ｈレベル（論理値“１”）かつＶlimit＝Ｌレベル（論理値“０”）の時にＨレベルとなるような二値信号を上限超過検出パルスＶoverとして出力する。論理ゲート回路４２の真理値表を下記の表に示す。
【表１】
0004631916.tif 000003
【００５６】
ＲＳ−ＦＦ４４は、セット入力端子（Ｓ）に論理ゲート回路４２からの上限超過検出パルスＶoverを入力するとともに、リセット入力端子（Ｒ）に主クロックCLKを入力し、Ｖover＝Ｈレベル（論理値“１”）かつCLK＝Ｌレベル（論理値“０”）の時にＨレベルとなるような二値信号をカウントアップ指示信号Ｖupとして出力する。
【００５７】
図２に、オン期間監視回路５６（４２，４４）の監視動作を波形図で示す。図示の例では、負荷電流Ｉoがある期間Ｔaに亘って定常値よりも増大する方向に変動した場合の動作を示している。
【００５８】
図２に示すように、負荷電流Ｉoが増大する方向に変動すると、出力電圧Ｖoが基準電圧Ｖrefよりも低くなり、それによって誤差信号Ｖesの電圧レベルが上昇し、ＰＷＭ制御信号Ｖpwmのパルス幅（Ｈレベル期間）Ｐpwmが大きくなり、ＮＭＯＳトランジスタ１６のオンする時間（オン期間）ＴS・Ｄ1が長くなる。オン期間ＴS・Ｄ1が長くなると、インダクタンス電流ＩLが増加し、より多くのエネルギーがインダクタンスコイル１４から出力コンデンサ２２に供給され、出力電圧Ｖoが基準電圧Ｖrefに向かって上昇する。
【００５９】
このようなフィードバック方式のＰＷＭ制御において、ＰＷＭ制御信号Ｖpwmのパルス幅Ｐpwmがオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを超えない時は、論理ゲート回路４２からの上限超過検出パルスＶoverはＬレベル（論理値“０”）の状態を保ち、ＲＳ−ＦＦ４４はクロックCLKの立ち上がりでリセットされたまま出力（Ｑ）のカウントアップ指示信号ＶupをＬレベル（論理値“０”）に保持する。
【００６０】
しかし、ＰＷＭ制御信号Ｖpwmのパルス幅Ｐpwmがオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを超えると、上限超過検出パルスＶoverがＬレベルからＨレベルに変わるタイミングでＲＳ−ＦＦ４４がセットされ、出力（Ｑ）のカウントアップ指示信号ＶupをＨレベルにする。そして、次のクロックCLKの立ち上がりでＲＳ−ＦＦ４４はリセットされ、カウントアップ指示信号ＶupをＬレベルに戻す。
【００６１】
このように、オン期間監視回路５６（４２，４４）は、クロックCLKの各サイクル毎にＰＷＭ制御信号Ｖpwmのパルス幅Ｐpwmとオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCとの大小関係を監視し、Ｐpwm＜ＴS・ＤCのときはカウントアップ指示信号ＶupをＬレベルに保持し、Ｐpwm＞ＴS・ＤCのときはカウントアップ指示信号ＶupをＨレベルとするようになっている。
【００６２】
制御部１２において、コンパレータ４６、ＲＳ−ＦＦ４８およびＤ−ＦＦ５０は、主クロックCLKで規定される各サイクルの終了間際にブースタコア部１０内でインダクタンス素子１４から出力コンデンサ２０に向かってインダクタンス電流ＩLが未だ流れているか否かを監視する電流監視回路５８を構成している。
【００６３】
より詳細には、コンパレータ４６の一方の入力端子（＋）は出力コンデンサ２０の正極性端子または出力端子２２に接続され、他方の入力端子（−）はノードＮに接続されている。コンパレータ４６は、ノードＮの電位ＶLと出力電圧Ｖoとを比較して、ＶL＜ＶoのときはＨレベル、ＶL＞ＶoのときはＬレベルとなるような二値信号Ｖcomを出力する。
【００６４】
ＲＳ−ＦＦ４８は、セット入力端子（Ｓ）にＡＮＤ回路３８からのスイッチング駆動信号Ｖdriveを極性反転して入力するとともに、リセット入力端子（Ｒ）にコンパレータ４６の出力信号Ｖcomを入力し、Ｖdrive＝Ｌレベル（論理値“０”）かつＶcom＝Ｌレベル（論理値“０”）の時にＨレベルとなるような二値信号をモニタ信号Ｖmonとして出力する。すなわち、ＲＳ−ＦＦ４８は、スイッチング駆動信号ＶdriveがＨレベルからＬレベルに立ち下がった時にセットされて出力（Ｑ）のモニタ信号ＶmonをそれまでのＬレベルからＨレベルに立ち上げ、その後コンパレータ４６の出力信号ＶcomがＬレベルからＨレベルに変わった時（つまり、ノードＮの電位ＶLが出力電圧Ｖoよりも低くなった時）にリセットされて出力（Ｑ）のモニタ信号ＶmonをＨレベルからＬレベルに戻すようになっている。
【００６５】
Ｄ−ＦＦ５０は、ＲＳ−ＦＦ４８からのモニタ信号Ｖmonをデータ入力端子（Ｄ）に入力するとともに、副クロック生成回路（図示せず）からの副クロックCLKX%をクロック入力端子（Ｃ）に入力し、副クロックCLKX%の立ち上がりエッジを基準時点とし、その時点でモニタ信号ＶmonがＨレベル（論理値“１”）であればＶdw＝Ｈレベル（論理値“１”）となり、その時点でモニタ信号ＶmonがＬレベル（論理値“０”）であればＶdw＝Ｌレベル（論理値“０”）となるような二値のカウントダウン指示信号Ｖdwを出力する。
【００６６】
なお、副クロックCLKX%は、主クロックCLKと同一の周波数を有し、位相が所定値だけオフセットしている。すなわち、主クロックCLKのサイクルの終了間際に、通常は残り１０％の期間内に、副クロックCLKX%の立ち上がりエッジが設定されてよい。変形例として、Ｄ−ＦＦ５０が副クロックCLKX%の立ち下がりエッジでモニタ信号Ｖmonをラッチする場合は、主クロックCLKのサイクルの終了間際に副クロックCLKX%の立ち下がりエッジが設定されてよい。
【００６７】
図３に、電流監視回路５８（４６，４８，５０）の監視動作を波形図で示す。図示の例では、負荷電流Ｉoがある期間Ｔaに亘って定常値よりも増大する方向に変動した場合の動作を示している。
【００６８】
図３において、主クロックCLKの各サイクル内でスイッチング駆動信号ＶdriveがＨレベルからＬレベルに変わると、ＲＳ−ＦＦ４８の出力（Ｑ）つまりモニタ信号ＶmonがそれまでのＬレベルからＨレベルに変わる。すなわち、スイッチング駆動信号ＶdriveがＨレベルからＬレベルに変わると、ＲＳ−ＦＦ４８のセット入力端子（Ｓ）にＨレベルの信号が入る。一方、ブースタコア部１０ではＮＭＯＳトランジスタ１６がオフし、インダクタンスコイル１４で蓄えられたエネルギーが出力コンデンサ２０に放出される、つまりインダクタンス電流ＩLがノードＮからダイオード１８を介して出力コンデンサ２０に向かって流れる。このため、ノードＮの電位ＶLが出力コンデンサ２０の電圧つまり出力電圧Ｖoよりも高くなって、コンパレータ４６の出力信号ＶcomがＨレベルからＬレベルに変わり、ＲＳ−ＦＦ４８のリセット入力端子（Ｒ）にＬレベルの信号が入る。これによって、ＲＳ−ＦＦ４８がセットされ、モニタ信号ＶmonがＬレベルからＨレベルに変わる。
【００６９】
こうして、スイッチング駆動信号ＶdriveがＨレベルからＬレベルに変わった後、インダクタンスコイル１４からのインダクタンス電流ＩLがノードＮおよびダイオード１８を通って出力コンデンサ２０へ流れている間は、ＶL＞Ｖoの関係が継続するので、Ｖcom＝Ｌレベル、Ｖmon＝Ｈレベルの状態が保持される。
【００７０】
そして、インダクタンス電流ＩLが零アンペアまで減少すると、この時点でノードＮの電位ＶLが出力電圧Ｖoよりも低い電圧入力端子の電位Ｖiまで瞬時に下がり、コンパレータ４６の出力信号ＶcomがＬレベルからＨレベルに変わる。そうすると、ＲＳ−ＦＦ４８がリセットされ、モニタ信号ＶmonがＨレベルからＬレベルに変わる。
【００７１】
このブースタが不連続モードで動作している時は、各サイクルの終了間際になる前にＩL＝０Ａに戻るので、Ｄ−ＦＦ５０においては、副クロックCLKX%の立ち上がりでデータ入力端子（Ｄ）のモニタ信号ＶmonがＬレベルであり、出力（Ｑ）のカウントダウン指示信号ＶdwはＬレベルのままである。
【００７２】
しかし、不連続モードから連続モードに移行すると、各サイクルの終了間際になってもＩL＝０Ａに戻らないので、つまりデータ入力端子（Ｄ）のモニタ信号ＶmonがＨレベルのままなので、Ｄ−ＦＦ５０は副クロックCLKX%の立ち上がりで出力（Ｑ）のカウントダウン指示信号ＶdwをＨレベルにする。そして、連続モードから不連続モードに戻るまで、この状態つまりカウントダウン指示信号ＶdwのＨレベル状態を保持する。
【００７３】
このように、電流監視回路５８（４６，４８，５０）は、ブースタコア部１０内のノードＮの電位ＶL、出力電圧Ｖoおよび副クロックCLKX%に基づいて、主クロックCLKの各サイクルの終了間際にブースタコア部１０においてインダクタンス素子１４から出力コンデンサ２０に向かってインダクタンス電流ＩLが未だ流れているか否かを監視し、このブースタが不連続モードで動作している時はＬレベルで、連続モードで動作している時はＨレベルとなるようなカウントダウン指示信号Ｖdwを出力するようになっている。
【００７４】
制御部１２において、論理ゲート回路５２およびＮビット・カウンタ５４は、オン期間監視回路５６および電流監視回路５８の監視結果に基づいて主クロックCLKの各サイクル毎にオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを可変制御または校正するためのオン期間上限制御回路６０を構成している。また、クランプ電圧生成回路３０は、このオン期間上限制御回路６０より与えられるディジタルのクランプ電圧信号Ｖcountをアナログの電圧信号（クランプ電圧Ｖclamp）に変換するためのディジタル−アナログ（Ｄ／Ａ）変換器を有している。
【００７５】
論理ゲート回路５２は、オン期間監視回路５６からのカウントアップ指示信号Ｖupと電流監視回路５８からのカウントダウン指示信号Ｖdwとを入力し、下記の真理値表にしたがって一対の出力信号つまりカウント・イネーブル信号Ｖenbおよびアップ／ダウン選択信号Ｖup/dwを出力する。
【表２】
0004631916.tif 000004
【００７６】
Ｎビット・カウンタ５４は、論理ゲート回路５２よりカウント・イネーブル信号Ｖenbおよびアップ／ダウン選択信号Ｖup/dwをそれぞれ対応する制御入力端子に受け取るとともに、主クロックCLKをクロック入力端子（ＣＫ）に入力し、両制御信号Ｖenbl，Ｖup/dwの論理に応じて選択的にカウントダウン動作またはカウントアップ動作を行って、Ｎビットの計数値Ｖcountをディジタルのクランプ電圧信号として出力する。
【００７７】
このオン期間上限制御回路６０において、より詳細には、Ｖup＝Ｌレベル（論理値“０”）、Ｖdw＝Ｌレベル（論理値“０”）のときは、Ｖenbl＝Ｌレベルであり、この限りでＮビット・カウンタ５４はカウントアップ／ダウン動作のいずれも行うことなく現時の計数値（Ｖcountの値）を保持する。Ｖup＝Ｈレベル（論理値“１”）、Ｖdw＝Ｌレベル（論理値“０”）のときは、Ｖenbl＝Ｌレベル、Ｖup/dw＝Ｈであり、Ｎビット・カウンタ５４はアップカウンタとして動作し、主クロックCLKの立ち上がりで計数値（Ｖcountの値）を１つ（１ステップ分）インクリメントする。また、Ｖdw＝Ｈレベル（論理値“１”）のときは、Ｖupの状態に関わらず、Ｎビット・カウンタ５４はダウンカウンタとして動作し、主クロックCLKの立ち上がりで計数値（Ｖcountの値）を１つ（１ステップ分）ディクリメントする。
【００７８】
このように、各サイクルにおいて、オン期間監視回路５６よりＰＷＭ制御信号Ｖpwmのパルス幅Ｐpwmがオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを超えていないとの監視結果が出され、かつ電流監視回路５８よりブースタコア１０が不連続モードで動作しているとの監視結果が出されたときは、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値をそのまま保持する。したがって、次のサイクルでは、クランプ電圧生成回路３０より生成されるクランプ電圧Ｖclampの電圧レベルは変わらず、ひいてはオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCも変わることはない。
【００７９】
しかし、或るサイクルで、オン期間監視回路５６よりＰＷＭ制御信号Ｖpwmのパルス幅Ｐpwmがオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを超えているとの監視結果が出され、かつ電流監視回路５８よりブースタコア１０が不連続モードで動作しているとの監視結果が出されたときは、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値を１つインクリメントする。そうすると、次のサイクルでは、クランプ電圧生成回路３０より生成されるクランプ電圧Ｖclampの電圧レベルが１ステップ上昇し、オン期間上限信号Ｖlimitのパルス幅ＴS・ＤCが１ステップ増大する。
【００８０】
また、或るサイクルで、電流監視回路５８よりブースタコア１０が連続モードで動作しているとの監視結果が出されたときは、オン期間監視回路５６の監視結果に関係なく、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値を１つディクリメンクトする。そうすると、次のサイクルでは、クランプ電圧生成回路３０より生成されるクランプ電圧Ｖclampの電圧レベルが１ステップ低下し、オン期間上限信号Ｖlimitのパルス幅ＴS・ＤCが１ステップ減少する。
【００８１】
上記のようにオン期間上限制御回路６０により主クロックCLKの各サイクル毎にオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCを可変制御することにより、不連続モードを実質的に維持しながらブースタコア１０のオン期間またはオン・デューティを可及的または最大限（不連続モードにおけるオン期間の１００％近くまで）まで可変できるＰＷＭ制御が可能である。
【００８２】
図４および図５につき、この実施形態におけるオン期間上限制御回路６０の作用の一例をシミュレーション波形で説明する。図示の例は、本ブースタが不連続モードで動作している状態で負荷電流Ｉoが急激に増加したときの各部の波形を示している。
【００８３】
図４において、時点Ａで負荷電流Ｉoがステップ的に増大すると、これに追従して出力電圧Ｖoが低下する。そうすると、上記したような制御部１２によるフィードバック方式のＰＷＭ制御が働いて、誤差信号Ｖeの電圧レベルが上昇し、スイッチング駆動信号Ｖdriveのパルス幅が時点Ａから時点Ｂにかけて増大する。それでも時点Ｂでは依然として不連続モードで動作しているが、その後スイッチング駆動信号Ｖdriveのパルス幅（オン期間またはオン・デューティ）はさらに増大し、不連続モードにおけるオン期間のデューティ１００％に近づいていく。そして、時点Ｃでは、不連続モードの最大デューティ（不連続モードにおけるオン期間の１００％）付近で動作している。図４の時点Ｂ〜時点Ｃの区間を図５に拡大して示す。
【００８４】
図５において、区間ａではＶdriveのパルス幅がオン期間上限信号Ｖlimitのパルス幅（ＴS・ＤC）よりも狭く、かつ不連続モードで動作しているので、カウントダウン信号Ｖdwおよびカウントアップ信号ＶupはそれぞれＶdw＝Ｌレベル、Ｖup＝Ｌレベルであり、オン期間上限制御回路６０より出力されるクランプ電圧信号Ｖcountの値は変化せず、クランプ電圧生成回路３０より出力されるクランプ電圧Ｖclampがそれまでと同じ値（約１．０ボルト）に維持される。
【００８５】
なお、図５では、クランプ電圧信号Ｖcountの最下位２ビット［１：０］の値のみをＶcount［１］，Ｖcount［０］の表記で示している。また、図５の区間ａでノードＮの電位ＶLがＶi（約３．０ボルト）のレベルを中心としてリンギングしているが、これはインダクタンス電流ＩLの流れが止まってもインダクタンスコイル１４にまだエネルギーが若干残っていてそれが放出されるためであり、動作上の影響はない。
【００８６】
図５の区間またはサイクルｂでは、クロックサイクルの９５％（残り５％）に設定されている電流監視点（副クロックCLKX%の立ち上がりエッジ）でノードＮの電位ＶLが依然として出力電圧Ｖoよりも高くなっていることから、電流監視回路５８より連続モードに移行しているとの監視結果が出される（Ｖdw＝Ｈレベルとなる）。この監視結果を受けて、次の区間（サイクル）ｃでは、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値を１つディクリメントし、つまり最下位２ビットの値を［１：０］から［０：１］に減じ、これによってクランプ電圧Ｖclampがそれまでの値（約１．０ボルト）から一段低いレベル（約０．９５ボルト）に低下する。クランプ電圧Ｖclampが一段低下すると、コンパレータ３６より出力されるオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCが一段小さくなる。
【００８７】
もっとも、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値をディクリメントしてからオン期間の上限ＴS・ＤCが減少するまでに若干の時間遅れもあって、区間ｃでは区間ｂと同様に電流監視回路５８より連続モードであるとの監視結果が出されている。その結果、次の区間（サイクル）ｄではオン期間上限制御回路６０がクランプ電圧信号Ｖcountの値をさらに１つディクリメントして、その最下位２ビットの値を［０：１］から［０：０］に減じる。これにより、クランプ電圧Ｖclampがさらに一段低いレベル（約０．９０ボルト）まで低下し、オン期間上限信号Ｖlimitのパルス幅ＴS・ＤCがさらに一段小さくなる。
【００８８】
こうして、区間ｄでは、スイッチング駆動信号Ｖdriveのパルス幅が上限ＴS・ＤCの制限を効果的に受けることにより、Ｖup＝Ｈレベルとなる一方で、電流監視点（クロックサイクルの残り５％の時点）でＶＬ＜Ｖｏであることから電流監視回路５８より不連続モードであるとの監視結果が出される。これにより、次の区間（サイクル）ｅでは、オン期間上限制御回路６０がクランプ電圧信号Ｖcountの値を１つインリメントして、その最下位２ビットの値を［０：０］から［０：１］にする。これにより、クランプ電圧Ｖclampがさらに一段高いレベル（約０．９５ボルト）まで上昇し、オン期間上限信号Ｖlimitのパルス幅ＴS・ＤCは一段大きくなる。
【００８９】
これ以後、区間ｄの状態と区間ｅの状態とが交互に繰り返され、実質的に不連続モードを維持しながら不連続モードのオン期間の１００％付近のオン・デューティで動作し続けることができる。もっとも、電流監視回路５８における電流監視点つまり副クロックCLKX%の立ち上がりエッジのタイミングまたは位相を早める方向に調整することで、オン・デューティの上限をたとえば９５％付近に止めて、不連続モードを絶対確実に保持することも可能である。
【００９０】
こうして実質的に不連続モードを維持しながら動作するので、図４および図５に示すように、出力電圧Ｖoには図１０のようなリンギングが現れず、ＡＣ的には非常に安定した出力特性が得られている。なお、図４に示すように出力電圧Ｖoは最終的には４．８ボルト程度まで低下するが、この低下はターゲット電圧（５ボルト）に対して−４％であり、通常のアプリケーションでは特に問題にはならない。
【００９１】
上記のように、この実施形態のブースタは、ブースタコア部１０の出力電圧Ｖ0を基準電圧Ｖrefに一致させるためのＰＷＭ制御において、ＰＷＭ制御信号Ｖpwmのパルス幅とオン期間上限信号Ｖlimitのパルス幅ＴS・ＤCとの大小関係を監視するとともに、連続モードまたは不連続モードのいずれで動作しているのかを監視し、それらの監視結果に応じてスイッチング駆動信号Ｖdriveのパルス幅またはオン・デューティを適切に可変制御するので、環境温度が変動したり、ブースタコア部１０の回路素子特性にばらつきがあっても、負荷特性や応答性を損なわずに不連続モードの動作を最適かつ安定に維持することができる。
【００９２】
また、本発明は、連続モードでは動作の安定化が複雑で困難とされるブースタにおいて、複雑で大規模な位相補償回路を持たなくても、連続モードへの移行を制限して不連続モード動作を維持できるので、回路のレイアウト面積を小さくできるという利点もある。
【００９３】
以上、本発明の好適な実施形態について説明したが、本発明は上記した実施形態に限定されるものではなく、その技術思想の範囲内で種々の変形が可能である。
【００９４】
たとえば、ブースタコア部１０において、整流素子を構成するダイオード１０８をトランジスタたとえばＮＭＯＳトランジスタで代用することも可能である。その場合、該整流用のトランジスタは、駆動用スイッチング素子１６のスイッチング動作に同期してそれと相補的または逆相でオン・オフ制御されてよい。すなわち、ＮＭＯＳトランジスタ１６がオン状態になっている時は該整流用トランジスタをオフ状態とし、ＮＭＯＳトランジスタ１６がオフ状態になっている時は該整流用トランジスタをオン状態とするようにオン・オフ制御してよい。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態における昇圧形ＤＣ−ＤＣコンバータ（ブースタ）の構成を示す回路図である。
【図２】実施形態におけるオン期間監視回路の監視動作を説明するための各部の波形を示す波形図である。
【図３】実施形態における電流監視回路の監視動作を説明するための各部の波形を示す波形図である。
【図４】実施形態におけるオン期間上限制御回路の作用の一例を示すためのシミュレーション波形図である。
【図５】図４の区間Ａ〜Ｂを拡大して各部の波形を示すシミュレーション波形図である。
【図６】従来の代表的な昇圧形ＤＣ−ＤＣコンバータ（ブースタ）の構成を示す回路図である。
【図７】ブースタの基本動作および不連続モード動作の状態を説明するための各部の波形を示す波形図である。
【図８】ブースタの連続モード動作の状態を説明するための各部の波形を示す波形図である。
【図９】図６の従来ブースタにおいて負荷電流が変動した場合の動作の一例を説明するための各部の波形を示す波形図である。
【図１０】図６の従来ブースタにおいて負荷急変時に不連続モードから動作モードに移行して出力電圧が不安定状態になる一例を示すシミュレーション波形図である。
【符号の説明】
【００９６】
１０    ブースタコア
１２    制御部
１４    インダクタンスコイル
１６    ＮＭＯＳトランジスタ（スイッチング素子）
１８    ダイオード（整流素子）
２０    出力コンデンサ
２２    出力端子
２４    基準電圧生成回路
２６    誤差信号生成回路
３０    クランプ電圧生成回路
３２    ランプ生成回路
３４，３６    コンパレータ
３８    ＡＮＤ回路
４０    ゲート駆動回路
４２    論理ゲート回路
４４，４８    ＲＳ型フリップフロップ
４６    コンパレータ
５０    Ｄ型フリップフロップ
５２    論理ゲート回路
５４    Ｎビット・カウンタ
５６    オン期間監視回路
５８    電流監視回路
６０    オン期間上限制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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