(57)【特許請求の範囲】
【請求項１】
基準の周期時間で発生する基準クロックＲＣＬＫに対して所定のタイミングに遅延付与した遅延信号を出力する可変遅延装置とループ測定部とを備え、
該可変遅延装置は基準の周期時間で発生する基準クロックＲＣＬＫに基づき、該基準クロックＲＣＬＫの前縁と後縁のタイミング差を遅延量として付与して出力する半周期遅延部と、該半周期遅延部から出力される半周期遅延信号を受けて、所定の微少な遅延を付与した遅延信号を出力する高分解能遅延部と、
該ループ測定部は該可変遅延装置の入力端と出力端とを接続してループ経路を形成し、該ループ経路を周回するパルスの周期時間に基づき該可変遅延装置の設定条件を制御して所定の遅延量を順次特定し、
デバイス試験を実施する実動作時には基準クロックＲＣＬＫを該可変遅延装置の入力端へ供給して所定に遅延付与した遅延信号を発生する形態の可変遅延装置を備える半導体試験装置において、
実動作時に該半周期遅延部が使用する基準クロックＲＣＬＫがループ測定時とは異なる符号間干渉に伴って該半周期遅延部が付与して出力する遅延量にずれを生じ、このずれである遅延オフセットを測定する遅延オフセット測定手段と、
該遅延オフセット測定手段に基づいて該遅延オフセットを補正した遅延量を取得する遅延オフセット補正手段と、
を具備することを特徴とする半導体試験装置。
【請求項２】
基準の周期時間で発生する基準クロックＲＣＬＫに対して所定のタイミングに遅延付与したクロック若しくはパルスの遅延信号を出力する可変遅延装置とループ測定部とを備え、
該可変遅延装置は基準の周期時間で発生する基準クロックＲＣＬＫに基づき、該基準クロックＲＣＬＫ未満の微少な遅延を付与する半周期遅延部と高分解能遅延部とを少なくとも備え、
該半周期遅延部は基準クロックＲＣＬＫの前縁と後縁のタイミング差を遅延量として付与して出力する形態の遅延部であり、この出力信号である半周期遅延信号を該高分解能遅延部へ供給し、
該高分解能遅延部は半導体ＩＣのゲートの伝搬遅延を遅延量として付与して出力する形態の微少遅延部であり、該半周期遅延部から出力される半周期遅延信号を受けて、所定に遅延付与した遅延信号を出力し、
該ループ測定部は該可変遅延装置の入力端と出力端とを接続するループ経路を形成し、１パルスを該ループ経路へ印加して周回させ、これがループするパルスの周期時間に基づき該可変遅延装置の設定条件を制御して所定の遅延量を順次特定し、
デバイス試験を実施する実動作時には基準クロックＲＣＬＫを該可変遅延装置の入力端へ供給して所定に遅延付与した遅延信号を発生する形態の可変遅延装置を備える半導体試験装置において、
実動作時に該半周期遅延部が使用する基準クロックＲＣＬＫがループ測定時とは異なる符号間干渉に伴って該半周期遅延部が基準クロックＲＣＬＫの前縁と後縁とに基づいて遅延付与して出力する遅延量にずれを生じ、このずれである遅延オフセットを測定することが可能な遅延オフセット測定手段と、
該遅延オフセット測定手段に基づいて該遅延オフセットを補正した遅延量を取得する遅延オフセット補正手段と、
を具備することを特徴とする半導体試験装置。
【請求項３】
該遅延オフセット測定手段は、可変遅延装置から出力される該遅延信号をうけてラッチするラッチ手段と、
該ラッチ手段のクロック入力端へ基準クロックＲＣＬＫに基づいて、所定に遅延可能なサーチクロックを供給するサーチクロック発生手段とを備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項４】
該ラッチ手段は半導体試験装置が備える論理比較器ＤＣ内の各テスタピン毎に備えるストローブ信号に基づいてラッチするタイミングコンパレータを適用する、ことを特徴とする請求項３記載の半導体試験装置。
【請求項５】
該サーチクロック発生手段は、波形整形部内に備えるセット側及びリセット側のゲート遅延部を対象として該遅延オフセットを補正するとき、半導体試験装置が備えるストローブ信号をサーチクロックとして適用する、ことを特徴とする請求項３記載の半導体試験装置。
【請求項６】
該サーチクロック発生手段は、半導体試験装置が備えるストローブ信号を発生する可変遅延装置を対象として該遅延オフセットを補正するとき、半導体試験装置の波形整形部内に備えるセット側及びリセット側のゲート遅延部に基づいて発生するドライバパターンをサーチクロックとして適用する、ことを特徴とする請求項３記載の半導体試験装置。
【請求項７】
該遅延オフセット補正手段は、
第１に、該半周期遅延部は遅延付与なしの設定条件としておき、ループ測定法によって該高分解能遅延部により遅延量ゼロから所定の第１遅延量までの遅延量区間を測定して遅延量を取得し、
第２に、該半周期遅延部へ基準クロックＲＣＬＫを供給して実動作状態にし、該高分解能遅延部の遅延設定条件を該第１遅延量の条件に設定しておき、該遅延オフセット測定手段が備える所定に遅延可能なサーチクロックに基づき、該第１遅延量の状態にある遅延信号の後縁の遷移タイミングを検出し、この検出状態にサーチクロックを固定して基準タイミングとしておき、
第３に、該半周期遅延部は遅延付与有りの設定条件に切り替えておき、該遅延オフセット測定手段に基づいて、該基準タイミングと一致する遅延量に該高分解能遅延部を設定制御し、このときの該半周期遅延部と該高分解能遅延部とにより加算された遅延量を該第１遅延量と同一であるものとして特定し、
第４に、該半周期遅延部は遅延付与有りの設定条件のままとしておき、ループ測定法によって該高分解能遅延部により、該第１遅延量から以後の遅延量までの遅延量区間を測定して遅延量を取得する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項８】
該遅延オフセット補正手段は、該遅延オフセット測定手段に基づいて、ループ測定時と実動作時とにおける該半周期遅延部で遅延して出力する遅延量にずれを生じる該遅延オフセットを補正可能に遅延量を取得する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項９】
該可変遅延装置は、リニアライズメモリを更に備え、
該リニアライズメモリはデバイス試験に基づいて所定に設定される論理遅延データをアドレス入力端に受け、該論理遅延データに対応するように、該遅延オフセット補正手段で取得されたキャリブレーションされた遅延量であるリニアライズデータを当該メモリ内へ格納しておき、該論理遅延データに基づいて読み出されたリニアライズデータを該半周期遅延部と該高分解能遅延部とへ供給して所定に遅延付与する、ことを特徴とする請求項１又は２記載の半導体試験装置。
【請求項１０】
該可変遅延装置は、基準クロックＲＣＬＫの周期時間単位の遅延手段を、該半周期遅延部の前段に追加して備える、ことを特徴とする請求項１又は２記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、所定のタイミングの遅延を付与したクロック／パルスを出力する可変遅延装置を備える半導体試験装置に関する。特に、基準クロックＲＣＬＫの前縁（立ち上がりエッジ）と後縁（立ち下がりエッジ）を適用して遅延素子の回路規模を低減した構成とする可変遅延装置を備える半導体試験装置において、基準クロックＲＣＬＫの前縁と後縁が符号間干渉に伴って無用の遅延オフセットが生じても、この遅延オフセットを補正して適正なる遅延をすることが可能な可変遅延装置を備える半導体試験装置に関する。
【０００２】
【従来の技術】
図１は半導体試験装置の概念構成図である。この要部構成要素はタイミング発生器ＴＧと、パターン発生器ＰＧと、周期発生部と、テストステーションＳＴＮ１と、論理比較器ＤＣと、その他を備える。前記タイミング発生器ＴＧには、クロック発生部１００と、ループ測定部２００と、波形整形部ＦＣとを備える構成例である。また前記テストステーションＳＴＮ１には、ドライバＤＲやコンパレータＣＰ、その他のピンエレクトロニクスを備える。ここで、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除き、その他の信号や構成要素、及びその詳細説明については省略する。
【０００３】
周期発生部は、タイミングの基準となる基準クロックＲＣＬＫを発生して各装置へ供給する。ここで、基準クロックＲＣＬＫの周期時間を４ｎｓとした具体例で以下説明する。基準クロックＲＣＬＫ単位の試験周期（テストレート）に相当する周期クロックＲＡＴＥｃｌｋを発生する。更に、テストレートにおける基準クロック未満の端数時間情報である端数時間データＰＡＤはクロック発生部１００へ供給する。前記端数時間データＰＡＤのビット情報は、例えば２ｎｓ、１ｎｓ、５００ｐｓ、２５０ｐｓ、等のビット情報である。
【０００４】
パターン発生器は、各種試験パターンＰＡＴＤを発生し、また、各種試験パターンの出力タイミングを規定するタイミングセット信号ＴＳＤを発生する。
【０００５】
クロック発生部１００は、上記端数時間データＰＡＤと、上記タイミングセット信号ＴＳＤとを受けて、基準の可変タイミングのエッジ信号として使用される多数チャンネルの遅延クロック１００ｓを発生する。パーピンアーキテクチャが採用されている半導体試験装置では数千チャンネルもの多数の遅延クロック１００ｓを発生する。この内部構成は後述する。
【０００６】
波形整形部ＦＣは、パターン発生器からの試験パターンＰＡＴＤを受け、上記遅延クロック１００ｓとを受けて、所定にタイミングに規定された波形整形したドライバパターンＤＲＰＡＴやストローブ信号等を発生する。前記ドライバパターンＤＲＰＡＴは、テストステーションＳＴＮ１のドライバＤＲを介して所定の電圧振幅に変換した後、ＤＵＴへ印加される。
【０００７】
ループ測定部２００は、クロック発生部１００が多数備える可変遅延要素のキャリブレーションを実施して所定のタイミングで遅延クロック１００ｓが発生できるようにする。この内部構成は後述する。
【０００８】
論理比較器ＤＣは、パターン発生器から出力される期待値データＥＸＰとＤＵＴから出力された応答信号とがストローブ信号ＳＴＢによるタイミングで所定にタイミング比較され、その結果に基づいてＤＵＴの良否判定、その他が行われる。
【０００９】
次に、図２のクロック発生部１００の内部原理構成図を説明する。
クロック発生部１００の要部は、試験周期に対応し、且つ、所望タイミングの遅延クロック１００ｓを発生するものであって、この要部構成要素は、クロックメモリ１１０と、遅延量演算部１２０と、クロックカウンタ１３０と、ゲート遅延部（Ｃｌｏｃｋ−ＶＤ）１５０とを備える。
【００１０】
クロックメモリ１１０は、タイミングセット信号ＴＳＤを受けて、所定のタイミングに遅延する遅延情報を出力する。前記遅延情報の一方は４ｎｓ未満とする基準クロック未満データ１１０ｓ１であり、他方は４ｎｓを単位とする基準クロック単位データ１１０ｓ２である。
【００１１】
遅延量演算部１２０はデータ加算手段であって、上記端数時間データＰＡＤと、上記基準クロック未満データ１１０ｓ１とを受けて、両者を加算した結果の加算遅延データ１２０ｓを出力する。
【００１２】
クロックカウンタ１３０は、４ｎｓ単位の遅延を担当するデジタル遅延手段であって、上記基準クロック単位データ１１０ｓ２を受けて、基準クロックＲＣＬＫにより４ｎｓ単位のデジタル的な遅延をした結果のデジタル遅延信号１３０ｓを出力する。
【００１３】
ゲート遅延部１５０は、４ｎｓ未満の微少な遅延を担当する遅延部であって、上記加算遅延データ１２０ｓと上記デジタル遅延信号１３０ｓとを受け、後述するループ測定部２００により基準クロックＲＣＬＫを所定に分配した分配クロックＲＣＬＫ２を受けて、上記デジタル遅延信号１３０ｓを所定に遅延した遅延クロック１００ｓを出力する。この詳細については後述する。
【００１４】
次に、図３のゲート遅延部（Ｃｌｏｃｋ−ＶＤ）１５０の内部原理構成図を説明する。
ゲート遅延部１５０の要部構成要素は、リニアライズメモリ１５２と、半周期遅延部１６０と、高分解能遅延部１５６とを備える。
【００１５】
リニアライズメモリ１５２は、論理遅延データを、キャリブレーションされた物理遅延データに変換するリニアライズデータを格納するデータ変換用メモリであって、論理遅延データである上記加算遅延データ１２０ｓをメモリのアドレス入力端へ供給し、読み出された物理遅延データである１ビットの半周期遅延データ１５２ｓ１を半周期遅延部１６０へ供給し、残りの複数ビットの高分解能遅延データ１５２ｓ２を高分解能遅延部１５６へ供給する。
【００１６】
半周期遅延部１６０は、２ｎｓ単位の遅延付与を担当する遅延部であって、この原理構成は反転ゲート１６２とマルチプレクサ１６４とを備える。これによれば、上記デジタル遅延信号１３０ｓがアサートとなる基準クロックのサイクルのときに、マルチプレクサ１６４から０ｎｓ若しくは２ｎｓの遅延量を付与した半周期遅延パルス１６４ｓを出力する。
即ち、第１に、上記半周期遅延データ１５２ｓが”０”のときは０ｎｓの遅延で出力する。実際には分配クロックＲＣＬＫ２をそのまま半周期遅延パルス１６４ｓとして出力する。従って、分配クロックＲＣＬＫ２の後縁エッジが遅延タイミング点として適用される。
第２に、半周期遅延データ１５２ｓ１が”１”のときは２ｎｓの遅延を付与して出力する。実際には分配クロックＲＣＬＫ２を反転ゲート１６２で反転した信号を半周期遅延パルス１６４ｓとして出力する。従って、分配クロックＲＣＬＫ２の前縁エッジが遅延タイミング点として適用される。
【００１７】
高分解能遅延部１５６は、２ｎｓ未満の遅延付与を担当する遅延部であって、上記半周期遅延パルス１６４ｓを受け、上記複数ビットの高分解能遅延データ１５２ｓに基づいて所定に遅延した遅延クロック１００ｓを出力する。この最小遅延分解能としては、例えば１０ピコ秒程度であり、極めて微少な遅延量を制御できる。
上記ゲート遅延部１５０によれば、所望のタイミングのクロックやパルスを発生できる。但し、半導体ゲートを使用する伝搬遅延量である為に、周囲温度（接合温度）、製造ばらつき等の要因により遅延量が個別に変動してくる。この為、適宜キャリブレーションを実施してタイミング精度を維持する必要がある。
【００１８】
次に、図４のループ測定部２００の測定構成を説明する。但し、この図では上述したゲート遅延部１５０を含んだ構成図としている。これによってゲート遅延部１５０の物理遅延量を実際に測定する。この測定に基づいて、論理遅延データに対応する物理遅延データであるリニアライズデータをリニアライズメモリ１５２へ格納する。
【００１９】
ループ測定部２００の要部構成要素は、切替スイッチ２３０と、パルス幅整形回路２４０、２１４と、クロック分配部２５０と、複数ｎチャンネルのゲート遅延部１５０と、ｎ個のＡＮＤゲート２１０と、ＯＲゲート２１２、２１６と、周波数カウンタ２２０とを備える。通常、これら構成要素の全てを１つのＬＳＩ内に内蔵する実装形態で実用される。
【００２０】
切替スイッチ２３０は、ループ測定時には制御信号２３０ｓｅｌによりｂ側に切り替えてループパルス２１６ｓを出力し、試験実施時にはａ側に切り替えて基準クロックＲＣＬＫを出力する切替スイッチである。この出力をパルス幅整形回路２４０へ供給する。ここで、ループ測定するときの周期時間はループ測定系の縦続回路に伴って、例えば、１５〜２０ｎｓの周期となっている。一方、実際にデバイスを試験実施する実動作時は基準クロックＲＣＬＫであるからして、４ｎｓの周期クロックである。
【００２１】
パルス幅整形回路２４０は、入力として受けるループパルス２１６ｓと基準クロックＲＣＬＫとが同一のパルス幅となるようにパルス幅整形する。ここでは、実動作時と同一パルス幅の約２ｎｓのパルス幅に整形して出力する。これによれば、ループ測定時においても実動作時と同一のパルス幅でループ測定されるからして、前縁と後縁の両方を適用する半周期遅延部１６０の遅延量をループ測定で測定可能となる。
【００２２】
クロック分配部２５０は、前記パルスを受けて分配バッファした複数の分配クロックＲＣＬＫ２を複数ｎチャンネルへ供給する。尚、分配バッファの使用個数としては、常時供給される基準クロックによる消費電力や発熱を考慮して、比較的少ない個数としている。
【００２３】
ｎ個のＡＮＤゲート２１０は、ループ測定時において、複数ｎチャンネルのゲート遅延部１５０中で、１つのループ測定対象を選択するゲートである。ＯＲゲート２１２は、ｎ個のＡＮＤゲート２１０の出力を論理和して出力する。
パルス幅整形回路２１４は、上記ＯＲゲート２１２からの周期的なパルス信号を受けて、約２ｎｓのパルス幅に整形して出力する。
【００２４】
周波数カウンタ２２０は所定の時間分解能、例えば１０ピコ秒以下の遅延時間が測定可能な測定装置であって、基準クロックＲＣＬＫに基づいて、上記パルス幅整形回路２１４からのループパルス信号を測定する。
ＯＲゲート２１６はループ測定に使用する為に、単一のパルス２１６ｓｔｔを外部から注入するものである。この出力をループパルス２１６ｓとして切替スイッチ２３０のｂ入力端へ供給し、閉ループを形成する。
【００２５】
次に、図５と図６とを参照して符号間干渉の問題点について説明する。
上述したように、ループ測定するときの周期時間は１５〜２０ｎｓの周期と長く、実際にデバイスを試験実施する実動作時は基準クロックＲＣＬＫである４ｎｓの周期クロックである。更に、半周期遅延部１６０を適用しているので約２ｎｓ単位の遅延を基準クロックＲＣＬＫの前縁と後縁の両方のエッジを適用して遅延を行っている。
【００２６】
一方のループ測定時には、図５Ａに示すように、広いパルス間隔でループ測定が行われ、遅延経路を所望に切替制御して相対的な遅延量を上記周波数カウンタ２２０で測定して算出し、これに基づいて得られたリニアライズデータをリニアライズメモリ１５２へ格納している。このとき、図５Ｃに示す隣接する前縁エッジと後縁エッジとの間は遠い為に、符号間干渉はほとんど生じない。
【００２７】
他方の実動作時には、図５Ｂに示すように、４ｎｓの連続する高速の基準クロックＲＣＬＫが供給される。これに伴い、クロック分配部２５０を通過してゲート遅延部１５０へ供給された時点において、図５Ｄに示す隣接する前縁エッジと後縁エッジとの間で無視出来ない程度の符号間干渉を生じてくる。例えば数十ピコ秒程度のエッジ点の変動を生じる。通常は、一方の前縁エッジ側の変動が大きく現れる。この結果、半周期遅延部１６０により前縁エッジと後縁エッジを切り替える都度、最終的に出力される遅延クロック１００ｓの遅延量がずれて、正しく遅延されなくなってくる。
【００２８】
図６は、上記符号間干渉に伴う遅延量のリニアリティ不良を示すリニアリティ特性図である。図６Ａの直線は上記符号間干渉が無いと仮定した場合の理想状態である。しかし、実際に出力される遅延クロック１００ｓは、図６Ｂに示すように、０〜２ｎｓ付近までは理想状態と一致させたとき、前縁と後縁を切り替えた以後の２ｎｓ付近からは、図６Ｃに示すように、遅延オフセット（図６Ｄ参照）が生じ、理想状態から一定のオフセットした位置へずれた状態で、以後４ｎｓまで至る。この遅延オフセットは符号間干渉に伴う遅延誤差である。
【００２９】
【発明が解決しようとする課題】
上述説明したように従来技術においては、ループ測定に基づいて得られたリニアライズデータをリニアライズメモリへ格納し、実動作時においては、これにより遅延させてデバイス試験を実施している。しかしながら、上述した符号間干渉に伴う遅延オフセット（図６Ｄ参照）が生じる結果、例えば数十ピコ秒程度のタイミング精度の悪化要因となってしまう。
このタイミング誤差は、特に、高精度のタイミング精度でデバイス試験を実施することが求められる半導体試験装置の場合においては好ましくなく、この点において実用上の難点がある。
そこで、本発明が解決しようとする課題は、基準クロックの前縁と後縁の両エッジを適用して所定に遅延した遅延クロックを発生する遅延構成を備える半導体試験装置において、基準クロックの前縁と後縁の位置の変化が生じても、この変化の影響を受けることが無く所定に遅延した遅延クロックを発生することが可能な遅延構成を備える半導体試験装置を提供することである。
【００３０】
【課題を解決するための手段】
上記課題を解決するために、基準の周期時間で発生する基準クロックＲＣＬＫに対して所定のタイミングに遅延付与した遅延信号を出力する可変遅延装置とループ測定部とを備え、
上記可変遅延装置は基準の周期時間で発生する基準クロックＲＣＬＫに基づき、前記基準クロックＲＣＬＫの前縁と後縁のタイミング差を遅延量として付与して出力する半周期遅延部１６０と、前記半周期遅延部１６０から出力される半周期遅延信号を受けて、所定の微少な遅延を付与した遅延信号（例えば遅延クロック１００ｓ）を出力する高分解能遅延部１５６を具備し、
上記ループ測定部は上記可変遅延装置の入力端と出力端とを接続してループ経路を形成し、前記ループ経路を周回するパルスの周期時間に基づき上記可変遅延装置の設定条件を制御して所定の遅延量を順次特定し、
デバイス試験を実施する実動作時には基準クロックＲＣＬＫを上記可変遅延装置の入力端へ供給して所定に遅延付与した遅延信号を発生する形態の可変遅延装置を備える半導体試験装置において、
実動作時に上記半周期遅延部１６０が使用する基準クロックＲＣＬＫがループ測定時とは異なる符号間干渉に伴って上記半周期遅延部１６０が付与して出力する遅延量にずれを生じ、このずれである遅延オフセットを測定する遅延オフセット測定手段を具備し、
上記遅延オフセット測定手段に基づいて上記遅延オフセットを補正した遅延量を取得する遅延オフセット補正手段を具備し、
以上を具備することを特徴とする半導体試験装置である。
上記発明によれば、基準クロックの前縁と後縁の両エッジを適用して所定に遅延した遅延クロックを発生する遅延構成を備える半導体試験装置において、基準クロックの前縁と後縁の位置の変化が生じても、この変化の影響を受けることが無く所定に遅延した遅延クロックを発生することが可能な遅延構成を備える半導体試験装置が実現できる。
【００３１】
また、基準の周期時間で発生する基準クロックＲＣＬＫに対して所定のタイミングに遅延付与したクロック若しくはパルスの遅延信号を出力する可変遅延装置とループ測定部とを備え、
上記可変遅延装置は基準の周期時間で発生する基準クロックＲＣＬＫに基づき、前記基準クロックＲＣＬＫ未満の微少な遅延を付与する半周期遅延部１６０と高分解能遅延部１５６とを少なくとも備え、
上記半周期遅延部１６０は基準クロックＲＣＬＫの前縁と後縁のタイミング差を遅延量として付与して出力する形態の遅延部であり、この出力信号である半周期遅延信号を上記高分解能遅延部１５６へ供給し、
上記高分解能遅延部１５６は半導体ＩＣのゲートの伝搬遅延を遅延量として付与して出力する形態の微少遅延部であり、上記半周期遅延部１６０から出力される半周期遅延信号を受けて、所定に遅延付与した遅延信号（例えば遅延クロック１００ｓ）を出力し、
上記ループ測定部は上記可変遅延装置の入力端と出力端とを接続するループ経路を形成し、１パルスを前記ループ経路へ印加して周回させ、これがループするパルスの周期時間に基づき上記可変遅延装置の設定条件を制御して所定の遅延量を順次特定し、
デバイス試験を実施する実動作時には基準クロックＲＣＬＫを上記可変遅延装置の入力端へ供給して所定に遅延付与した遅延信号を発生する形態の可変遅延装置を備える半導体試験装置において、
実動作時に上記半周期遅延部１６０が使用する基準クロックＲＣＬＫがループ測定時とは異なる符号間干渉に伴って上記半周期遅延部１６０が基準クロックＲＣＬＫの前縁と後縁とに基づいて遅延付与して出力する遅延量にずれを生じ、このずれである遅延オフセットを測定することが可能な遅延オフセット測定手段を具備し、
上記遅延オフセット測定手段に基づいて上記遅延オフセットを補正した遅延量を取得する遅延オフセット補正手段を具備し、
以上を具備することを特徴とする半導体試験装置がある。
【００３２】
第７図は、本発明に係る解決手段を示している。
また、上述遅延オフセット測定手段の一態様は、可変遅延装置から出力される上記遅延信号をうけてラッチするラッチ手段（例えばフリップ・フロップＦＦ１〜ＦＦｎ）を具備し、
上記ラッチ手段のクロック入力端へ基準クロックＲＣＬＫに基づいて、所定に遅延可能なサーチクロック１４０ｓを供給するサーチクロック発生手段（例えばサーチ用ＶＤ１４０）とを備える、ことを特徴とする上述半導体試験装置がある。
【００３３】
第１０図は、本発明に係る解決手段を示している。
また、上述ラッチ手段は半導体試験装置が備える論理比較器ＤＣ内の各テスタピン毎に備えるストローブ信号に基づいてラッチするタイミングコンパレータＴＣを適用する、ことを特徴とする上述半導体試験装置がある。
また、上述サーチクロック発生手段の一態様としては、波形整形部ＦＣ内に備えるセット側及びリセット側のゲート遅延部（Ｃｌｏｃｋ−ＶＤ）を対象として上記遅延オフセットを補正するとき、半導体試験装置が備えるストローブ信号を発生する可変遅延装置（Ｃｌｏｃｋ−ＶＤ）をサーチクロックとして適用する、ことを特徴とする上述半導体試験装置がある。
また、上述サーチクロック発生手段の一態様としては、半導体試験装置が備えるストローブ信号を発生する可変遅延装置（Ｃｌｏｃｋ−ＶＤ）を対象として上記遅延オフセットを補正するとき、半導体試験装置の波形整形部ＦＣ内に備えるセット側及びリセット側のゲート遅延部（Ｃｌｏｃｋ−ＶＤ）に基づいて発生するドライバパターンＤＲＰＡＴをサーチクロックとして適用する、ことを特徴とする上述半導体試験装置がある。
【００３４】
第８図と第９図は、本発明に係る解決手段を示している。
また、上述遅延オフセット補正手段の一態様は、
第１に、上記半周期遅延部１６０は遅延付与なしの設定条件としておき、ループ測定法によって上記高分解能遅延部１５６により遅延量ゼロから所定の第１遅延量までの遅延量区間（例えば０ｎｓ〜２．１ｎｓ区間）を測定して遅延量を取得し、
第２に、上記半周期遅延部１６０へ基準クロックＲＣＬＫを供給して実動作状態にし、上記高分解能遅延部１５６の遅延設定条件を上記第１遅延量の条件に設定しておき、上記遅延オフセット測定手段が備える所定に遅延可能なサーチクロック１４０ｓに基づき、上記第１遅延量の状態にある遅延信号の後縁若しくは前縁の遷移タイミングを検出し、この検出状態にサーチクロック１４０ｓを固定して基準タイミングとしておき、
第３に、上記半周期遅延部１６０は遅延付与有りの設定条件に切り替えておき、上記遅延オフセット測定手段に基づいて、上記基準タイミングと一致する遅延量に上記高分解能遅延部１５６を設定制御し、このときの上記半周期遅延部１６０と上記高分解能遅延部１５６とにより加算された遅延量を上記第１遅延量と同一であるものとして特定し、
第４に、上記半周期遅延部１６０は遅延付与有りの設定条件のままとしておき、ループ測定法によって上記高分解能遅延部１５６により、上記第１遅延量から以後の遅延量までの遅延量区間（例えば２．１ｎｓ〜４．０ｎｓ区間）を測定して遅延量を取得する、ことを特徴とする上述半導体試験装置がある。
【００３５】
また、上述遅延オフセット補正手段の一態様としては、上記遅延オフセット測定手段に基づいて、ループ測定時と実動作時とにおける上記半周期遅延部１６０で遅延して出力する遅延量にずれを生じる上記遅延オフセットを補正可能に遅延量を取得する、ことを特徴とする上述半導体試験装置がある。
【００３６】
また、上述可変遅延装置の一態様は、リニアライズメモリ１５２を更に備え、上記リニアライズメモリ１５２はデバイス試験に基づいて所定に設定される論理遅延データをアドレス入力端に受け、前記論理遅延データに対応するように、上記遅延オフセット補正手段で取得されたキャリブレーションされた遅延量であるリニアライズデータを当該メモリ内へ格納しておき、前記論理遅延データに基づいて読み出されたリニアライズデータを上記半周期遅延部１６０と上記高分解能遅延部１５６とへ供給して所定に遅延付与する、ことを特徴とする上述半導体試験装置がある。
【００３７】
また、上述可変遅延装置の一態様としては、基準クロックＲＣＬＫの周期時間単位の遅延手段を、上記半周期遅延部１６０の前段に追加して備える、ことを特徴とする上述半導体試験装置がある。
【００３８】
尚、本願発明手段は、所望により、上記解決手段における各要素手段を適宜組み合わせて実用可能な構成として、本願発明の他の構成手段としても良い。
【００３９】
【発明の実施の形態】
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。
【００４０】
本発明について、図７と図８と図９とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。
【００４１】
本発明は従来技術に対して、上述遅延オフセットを補正可能なリニアライズデータ補正手法を追加して備えたものである。
本願に係る要部構成は、図７に示すように、従来のループ測定部２００の構成に対してサーチ用ＶＤ１４０と、複数ｎ個のフリップ・フロップＦＦ１〜ＦＦｎと、前後縁補正処理部３００とを追加してリニアライズデータ補正する構成である。他の要素は従来と同一要素であるからして説明を要しない。但し、複数ｎチャンネルのゲート遅延部１５０内の高分解能遅延部１５６が備える遅延量としては、少なくとも分配クロックＲＣＬＫ２のハイレベル期間、即ち前縁から後縁までの期間の可変遅延量＋αの可変遅延量を備えているものとする。通常、基準クロックはデューティ比がほぼ５０％であるからして約２．０ｎｓと仮定したとき、例えば２．１ｎｓ程度までの可変遅延量を備えていれは本発明を適用できる。尚、ＬＳＩに内蔵される実際の高分解能遅延部１５６は、諸般の製造ばらつき等を考慮して、例えば２．２ｎｓ程度の可変遅延量が備えられているので、そのまま適用可能できる。
【００４２】
サーチ用ＶＤ１４０は、通過出力するパルスを所望に遅延可能な可変遅延手段であって、ゲート遅延部１５０と同様の構成でも良い。但し、ゲート遅延部１５０におけるリニアライズメモリ１５２は不要である。これは他のゲート遅延部１５０と同様の分配クロックＲＣＬＫ２を受けて、後述する前後縁補正処理部３００に基づいて、所望に遅延制御されたサーチクロック１４０ｓを出力する。
【００４３】
複数ｎ個のフリップ・フロップＦＦ１〜ＦＦｎは、各々のゲート遅延部１５０から出力される遅延クロック１００ｓの前縁若しくは後縁のエッジを検出するエッジ検出手段である。全フリップ・フロップＦＦ１〜ＦＦｎのクロック入力端はサーチ用ＶＤ１４０から出力されるサーチクロック１４０ｓを供給する。これによりラッチした結果のＱ出力信号は、後述する前後縁補正処理部３００により随時読み出すことができる。このＱ出力信号を複数回読出して、ハイ／ローの発生割合が１：１の地点が、前縁若しくは後縁のエッジ点として検出できる。
【００４４】
次に、図８のフローチャートと、図９のタイミング図とを参照しながら前後縁補正処理部３００の処理動作を説明する。ここで、ｎチャンネルのゲート遅延部１５０は同一であるからして、測定対象のチャンネルとして、図７に示すフリップ・フロップＦＦ１が接続されているゲート遅延部１５０を対象とした具体例で説明する。
【００４５】
図８に示すステップ１２は、図７の選択信号ＳＥＬ１のみをアサートしておき、切替スイッチ２３０をｂ側に切り替えてループ測定状態にしておく。更に、基準クロックの後縁を使用する為に、図３に示す半周期遅延部１６０に対する半周期遅延データ１５２ｓ１の設定条件を”０”に設定制御しておく。その後、従来のループ測定手法を適用して測定する。但し、高分解能遅延部１５６のみによって０ｎｓ〜２．１ｎｓまでの区間をループ測定する。これによって、従来と同様に遅延量が測定され、０ｎｓ〜２．１ｎｓまでのリニアライズデータが取得される。
【００４６】
ステップ１４は、切替スイッチ２３０をａ側に切り替えて基準クロックＲＣＬＫを供給しておく。即ち、実動作状態にしておく。更に、高分解能遅延部１５６に対しては、上記ステップ１２で取得されたリニアライズデータに基づいて２．１ｎｓの遅延設定にする。即ち、高分解能遅延部１５６のみによって２．１ｎｓの遅延を付与した遅延クロック１００ｓを発生させて、フリップ・フロップＦＦ１のＤ入力へ供給しておく（図９Ｂ、Ｃ参照）。
【００４７】
ステップ１６は、サーチ用ＶＤ１４０を順次変化させ、この出力であるサーチクロック１４０ｓを、フリップ・フロップＦＦ１のクロック入力へ供給して、２．１ｎｓの遅延状態（図９Ｃ点）にある遅延クロック１００ｓの後縁位置を探す。即ちフリップ・フロップＦＦ１でラッチした出力状態を読み出して、この出力がハイレベルからローレベルに遷移する遷移位置（図９Ｄ点）を求める。この状態のサーチクロック１４０ｓの位置は、２．１ｎｓである。これを２．１ｎｓ基準タイミング（図９Ｅ線）とする。このタイミング位置を固定維持する。
【００４８】
ステップ１８は、今度は基準クロックの前縁を使用する為に、図３に示す半周期遅延部１６０に対する半周期遅延データ１５２ｓ１の設定条件を”１”に設定制御しておく。且つ、高分解能遅延部１５６に対しては、上記ステップ１２で取得されたリニアライズデータに基づいて０．１ｎｓの遅延設定に変更する。この切替直後の状態を図９Ｇに示す。
ここで、注目すべきことは、ステップ１２とステップ１８とは共に遅延量２．１ｎｓの設定であるものの、一方のステップ１２は基準クロックの後縁を使用した２．１ｎｓの遅延であり、他方のステップ１８は基準クロックの前縁を使用した２．１ｎｓの遅延であることの違いのみである。しかし、図９Ｆの切替誤差に示すように不一致状態にある。これは、上述した符号間干渉に伴って、基準クロックの後縁と前縁がわずかに移動、例えば±数十ピコ秒の遅延オフセット（図６Ｄ参照）の移動が生じていることに起因している。
【００４９】
ステップ２０は、０．１ｎｓの遅延設定状態にある高分解能遅延部１５６の設定条件を、０．１ｎｓ前後の設定条件に変えてサーチし、２．１ｎｓ基準タイミング（図９Ｅ線）と一致するエッジ点（図９Ｈ参照）を求める。これはフリップ・フロップＦＦ１によって容易に検出できる。この結果、この一致状態における半周期遅延部１６０と高分解能遅延部１５６との設定値が２．１ｎｓとして特定されることとなる。これによれば、基準クロックの後縁から前縁に切り替えたことに伴う遅延オフセットが補正されたことになる。
【００５０】
ステップ２２は、切替スイッチ２３０をｂ側に切り替えてループ測定状態にして、２．１ｎｓ〜４．０ｎｓまでの区間のリニアライズデータの取得する。即ち、上記で２．１ｎｓとして特定された図９Ｈの位置を２．１ｎｓとし、これを起点として２．１ｎｓ〜４．０ｎｓまでの区間を高分解能遅延部１５６のみの遅延量を設定制御してループ測定する（図９Ｊ、Ｋ参照）。この結果、２．１ｎｓ〜４．０ｎｓまでのリニアライズデータが取得される。
【００５１】
上述発明構成によれば、実動作時における連続的に供給される基準クロックＲＣＬＫが符号間干渉を生じ、これに起因して半周期遅延部１６０の設定条件を切り替えたときに生ずる、例えば±数十ピコ秒の遅延オフセット（図６Ｄ参照）を的確に補正することが可能となるリニアライズデータ補正手法とした結果、常に高精度のタイミング遅延で遅延クロックを発生できる大きな利点が得られることとなる。
【００５２】
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
上述実施例では、原理構成で説明していたが、図１０の半導体試験装置の要部構成図に示すように、半導体試験装置を備えるハードリソースを適用して実施することができる。適用するハードリソースは、図７に示すフリップ・フロップＦＦ１〜ＦＦｎの代わりに、論理比較器ＤＣ内の各テスタピン毎に備えるタイミングコンパレータＴＣを適用する。また、図７に示すサーチ用ＶＤ１４０の代わりに、タイミング発生器ＴＧ内の各テスタピン毎に備えるストローブ信号ＳＴＢを適用する。
これによれば、図７の場合の原理構成と同様にしてリニアライズデータ補正手法を実施することができる。即ち、波形整形部ＦＣ内に備えるセット側及びリセット側のゲート遅延部（Ｃｌｏｃｋ−ＶＤ）１５０から出力される遅延クロック１００ｓを、ＲＳフリップ・フロップＦＦ３２とドライバＤＲとコンパレータＣＰとを介してタイミングコンパレータＴＣで受け、ストローブ信号ＳＴＢで上述同様にサーチクロックとしてサーチすることで、半周期遅延部１６０の設定条件を切り替えたときに生ずる遅延オフセット（図６Ｄ参照）を補正することができる。
尚、ＦＣから出力されるドライバパターンＤＲＰＡＴはドライバＤＲの入力端へ供給される信号と、ドライバＤＲの出力をＯＮ／ＯＦＦするドライバ・イネーブル入力端へ供給される信号とがあるが、ドライバ出力端は終端抵抗Ｒ１でＶＴＴへプルアップして測定するので、何れの入力信号の場合においても測定して補正することが可能である。
更に、ストローブ信号ＳＴＢを発生しているＣｌｏｃｋ−ＶＤ自身に対しても補正できる。即ち、ＦＣ側のセット側及びリセット側のＣｌｏｃｋ−ＶＤに基づいて発生するドライバパターンＤＲＰＡＴをサーチクロックとして適用することで、ストローブ信号ＳＴＢ側のＣｌｏｃｋ−ＶＤに対しても、上述同様にしてリニアライズデータを補正することができる。
従って、高精度のタイミング精度でデバイス試験を実施することが求められる半導体試験装置の場合においては、半導体試験装置が備えるハードリソースを有効利用して遅延オフセットの不具合を解消できることとなる。
【００５３】
【発明の効果】
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、基準クロックＲＣＬＫの前縁と後縁を遅延タイミングとして使用する半周期遅延部を備えるゲート遅延部において、実動作時における基準クロックＲＣＬＫの前縁と後縁とが移動する符号間干渉に伴って生じる遅延オフセットを測定して補正する構成を備える結果、半周期遅延部の設定条件の切り替えに伴う無用の遅延オフセットが補正されたリニアライズデータを取得することが可能となる。従って、所定に遅延して出力する遅延クロックのタイミング精度が一層向上する大きな利点が得られる。このことは、高精度のタイミング精度でデバイス試験を実施することが求められる半導体試験装置の場合においては、特に有効である。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】半導体試験装置の概念構成図。
【図２】クロック発生部の内部原理構成図。
【図３】ゲート遅延部（Ｃｌｏｃｋ−ＶＤ）の内部原理構成図。
【図４】従来の、ループ測定部の要部構成図。
【図５】ループ測定時と、実動作時における符号間干渉の違いを説明する図。
【図６】符号間干渉に伴う遅延オフセットを示すリニアリティ特性図。
【図７】本発明の、ループ測定部の要部構成例。
【図８】本発明の、リニアライズデータ補正手法を説明するフローチャート。
【図９】本発明の、リニアライズデータ補正手法を説明するタイミング図。
【図１０】半導体試験装置が備えるハードリソースを適用してリニアライズデータ補正手法を実現する場合の一構成要素の例。
【符号の説明】
ＦＦ１〜ＦＦｎ  フリップ・フロップ
ＦＦ３２  ＲＳフリップ・フロップ
１００    クロック発生部
１１０    クロックメモリ
１２０    遅延量演算部
１３０    クロックカウンタ
１５０    ゲート遅延部
１４０  サーチ用ＶＤ
１５２    リニアライズメモリ
１５６    高分解能遅延部
１６０    半周期遅延部
１６２    反転ゲート
１６４    マルチプレクサ
２００    ループ測定部
２１０    ＡＮＤゲート
２１２，２１６  ＯＲゲート
２１４，２４０  パルス幅整形回路
２２０    周波数カウンタ
２３０    切替スイッチ
２５０    クロック分配部
３００    前後縁補正処理部
ＣＰ      コンパレータ
ＤＣ      論理比較器
ＤＲ      ドライバ
ＦＣ      波形整形部
ＰＧ      パターン発生器
ＴＣ      タイミングコンパレータ
ＴＧ      タイミング発生器
【図１】
0004651804.tif 000002
【図２】
0004651804.tif 000003
【図３】
0004651804.tif 000004
【図４】
0004651804.tif 000005
【図５】
0004651804.tif 000006
【図６】
0004651804.tif 000007
【図７】
0004651804.tif 000008
【図８】
0004651804.tif 000009
【図９】
0004651804.tif 000010
【図１０】
0004651804.tif 000011