(57)【特許請求の範囲】
【請求項１】
レイアウト装置の読込部が、外部記憶装置からネットリストデータ並びに前記外部記憶装置のライブラリデータ記憶部から電極パッドセルデータ、接続インターフェイスセルデータ及びＩ／Ｏ機能部セルデータを有する機能的Ｉ／Ｏセルデータを含むＩ／Ｏセルデータのうち、前記機能的Ｉ／Ｏセルデータを読み込むステップと、
フロアプラン形成部が、読み込まれた前記ネットリストデータ及び前記機能的Ｉ／Ｏセルデータを用いてフロアプランデータを形成するステップと、
タイミングドリブンレイアウト形成部が、前記フロアプランデータを用いてタイミングドリブンレイアウトデータを形成するステップと、
遅延情報形成部が、前記タイミングドリブンレイアウトデータを用いて遅延情報データを形成するステップと、
タイミング検証部が、前記遅延情報データを用いて、タイミング検証を行うステップと、
レイアウト形成部が、タイミング検証済みの前記タイミングドリブンレイアウトデータを用いてレイアウトデータを形成するレイアウトデータ形成ステップと、
レイアウト検証部が、前記レイアウトデータを用いて、レイアウト検証を行うステップとを含み、
実装方法データ読込部が実装方法データ記憶部から、機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置情報を含む実装方法データを読み込むサブステップと、電極パッドセルデータ読込部が前記実装方法データに基づいて適切な前記電極パッドセルデータを選択して、前記ライブラリデータ記憶部から、選択された前記電極パッドセルデータを読み込むサブステップとを有する電極パッドセルデータ選択ステップをさらに含んでおり、
前記レイアウトデータ形成ステップは、機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置を最適化して、タイミング検証済みの前記タイミングドリブンレイアウトデータに、前記電極パッドセルデータ選択ステップにより選択された前記電極パッドセルデータを合成するステップであることを特徴とする集積回路のレイアウト方法。
【請求項２】
前記電極パッドセルデータを読み込むサブステップは、読み込まれた前記実装方法データの実装方法が、機能素子を電極パッドの直下に位置させた場合に機能素子が加圧応力により影響を受けない実装方法であると判定された場合には、前記機能素子の直上に位置させる前記電極パッドセルデータを読み込むサブステップであることを特徴とする請求項１に記載の集積回路のレイアウト方法。
【請求項３】
前記電極パッドセルデータを読み込むサブステップは、読み込まれた前記実装方法データの実装方法が、前記機能素子を前記電極パッドの直下に位置させた場合に、機能素子が加圧応力により影響を受ける実装方法であると判定された場合には、前記機能素子の直上に非配置となる前記電極パッドセルデータを読み込むサブステップであることを特徴とする請求項１に記載の集積回路のレイアウト方法。
【請求項４】
外部記憶装置から、ネットリストデータ並びに電極パッドセルデータ、接続インターフェイスセルデータ及びＩ／Ｏ機能部セルデータを有する機能的Ｉ／Ｏセルデータを含むＩ／Ｏセルデータのうち、前記機能的Ｉ／Ｏセルデータを読み込む読込部と、
読み込まれた前記ネットリストデータ及び前記機能的Ｉ／Ｏセルデータを用いてフロアプランデータを形成するフロアプラン形成部と、
前記フロアプランデータを用いてタイミングドリブンレイアウトデータを形成するタイミングドリブンレイアウト形成部と、
前記タイミングドリブンレイアウトデータを用いて遅延情報データを形成する遅延情報形成部と、
前記遅延情報データを用いてタイミング検証を行うタイミング検証部と、
タイミング検証済みの前記タイミングドリブンレイアウトデータを用いてレイアウトデータを形成するレイアウト形成部と、
前記レイアウトデータを用いて、レイアウト検証を行うレイアウト検証部と、
実装方法データ記憶部から、機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置情報を含む実装方法データを読み込む実装方法データ読込部と、
前記実装方法データに基づいて適切な前記電極パッドセルデータを選択して、前記ライブラリデータ記憶部から、選択された前記電極パッドセルデータを読み込む電極パッドセルデータ読込部と
を具えていることを特徴とする集積回路のレイアウト装置。
【請求項５】
前記電極パッドセルデータを読み込む電極パッドセルデータ読込部は、読み込まれた前記実装方法データが、機能素子を電極パッドの直下に位置させた場合に機能素子が加圧応力により影響を受けないと判定された場合には、前記機能素子の直上に位置させる前記電極パッドセルデータを読み込むことを特徴とする請求項４に記載の集積回路のレイアウト装置。
【請求項６】
前記電極パッドセルデータを読み込む電極パッドセルデータ読込部は、読み込まれた前記実装方法データが、前記機能素子を前記電極パッドの直下に位置させた場合に、機能素子が加圧応力により影響を受けると判定された場合には、前記機能素子の直上に非配置となる前記電極パッドセルデータを読み込むことを特徴とする請求項４に記載の集積回路のレイアウト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、集積回路のレイアウト方法、及びその実施のためのレイアウト装置に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト形成にあたり、機能ブロックの再配線が行われた場合の処理において、配線長の短縮化及びチップ面積の縮小化を図ることができる集積回路レイアウト設計装置が知られている（例えば、特許文献１参照）。
【０００３】
この集積回路レイアウト設計装置によれば、四角形定義手段により、端子再配置の対象となった２つの機能ブロックを取り囲む四角形を定義し、端子配置禁止辺定義手段により、四角形と機能ブロックが接する辺を端子配置禁止辺として定義し、再配線手段により、端子配置禁止辺上に存在する端子を禁止辺以外の辺に移動して再配線を行っている。
【特許文献１】特開平５−１２９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記集積回路レイアウト設計手法に代表される従来技術のレイアウト設計方法によれば、端子（電極パッド）をレイアウトするに際して使用されるＩ／Ｏ（入出力）ライブラリデータは、端子のみならず、例えば保護回路又はドライバ回路を含む回路部（Ｉ／Ｏ機能部）が一体として、かつ電極パッドの位置が回路部の直上に位置しないよう構成されているのが一般的であった。
【０００５】
例えばウェハレベルチップサイズパッケージ（Ｗｅｆｅｒ  Ｌｅｖｅｌ  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）（以下、単にＷ−ＣＳＰとも称する。）と呼ばれるパッケージ形態に適用される半導体チップの場合には、電極パッドにはウェハレベルで再配線が接続されることになる。
【０００６】
従って、ボンディング装置による電極パッドに加わる応力を考慮する必要がないため、電極パッドの直下に回路部をレイアウトして、半導体チップのさらなる小型化を実現することができるはずである。
【０００７】
しかしながら、既に説明した回路部と一体として構成されているＩ／Ｏライブラリデータを用いてレイアウト設計を行えば、電極パッドの位置を回路部の直上に位置させることができないため、Ｗ−ＣＳＰ用の半導体チップであってもさらなる小型化が困難である。
【０００８】
そこでこの発明の目的は、上記の問題点を解決するために、実装形態（パッケージ形態）に応じて、特に電極パッドのレイアウトを最適化して、半導体チップのさらなる小型化を実現できる集積回路のレイアウト方法、及びその実施のためのレイアウト装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記従来技術の問題点の解決を図るため、この発明の集積回路のレイアウト方法によれば、下記のようなステップを含んでいる。
【００１０】
レイアウト装置の読込部が、外部記憶装置からネットリストデータ並びに外部記憶装置のライブラリデータ記憶部から電極パッドセルデータ、接続インターフェイスセルデータ及びＩ／Ｏ機能部セルデータを有する機能的Ｉ／Ｏセルデータを含むＩ／Ｏセルデータのうち、機能的Ｉ／Ｏセルデータを読み込む。
【００１１】
フロアプラン形成部が、読み込まれたネットリストデータ及び機能的Ｉ／Ｏセルデータを用いてフロアプランデータを形成する。
【００１２】
タイミングドリブンレイアウト形成部が、フロアプランデータを用いてタイミングドリブンレイアウトデータを形成する。
【００１３】
遅延情報形成部が、タイミングドリブンレイアウトデータを用いて遅延情報データを形成する。
【００１４】
タイミング検証部が、遅延情報データを用いて、タイミング検証を行う。
【００１５】
レイアウト形成部が、タイミング検証済みのタイミングドリブンレイアウトデータを用いてレイアウトデータを形成する。
【００１６】
レイアウト検証部が、レイアウトデータを用いて、レイアウト検証を行う。
【００１７】
さらに、実装方法データ読込部が実装方法データ記憶部から、機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置情報を含む実装方法データを読み込み、電極パッドセルデータ読込部が実装方法データに基づいて適切な電極パッドセルデータを選択して、ライブラリデータ記憶部から、選択された電極パッドセルデータを読み込む。
【００１８】
レイアウトデータを形成するにあたり、機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置を最適化して、タイミング検証済みのタイミングドリブンレイアウトデータに、選択された電極パッドセルデータを合成する。
【発明の効果】
【００１９】
この発明のレイアウト装置は、ライブラリデータ記憶部の特にＩ／Ｏセルデータに特徴を有している。すなわち、従来、一体不可分とされていたＩ／Ｏセルデータは、電極パッドセルデータ、接続インターフェイスセルデータ及びＩ／Ｏ機能部セルデータに分割されて搭載されている。
【００２０】
従って、この発明のレイアウト方法（レイアウト設計工程）によれば、これらは互いに独立して、又は組み合わせて、所望のステップでレイアウトデータに組み込むことができるため、設計対象となる半導体装置の実装形態に応じて、電極パッドの形状、サイズ、配置位置を任意好適な態様とすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、この発明の実施の形態について説明する。なお、以下の説明に用いる各図において同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合がある。
【００２３】
（レイアウト装置の説明）
まず、この発明の集積回路のレイアウト方法に適用して好適なレイアウト装置の構成について、図１を参照して説明する。
【００２４】
図１はこの発明の集積回路のレイアウト方法を実現するためのレイアウト装置を主とする機能的な構成を説明するための概略図である。
【００２５】
なお、ここでは、いわゆるスタンダードセル方式（ビルディングブロック方式）のレイアウト方法に適用する例につき説明する。
【００２６】
レイアウト装置１０には、外部記憶装置２０が接続されている。この例では外部記憶装置２０は、実装方法データ記憶部１６、ネットリストデータ記憶部２２及びライブラリデータ記憶部２４を含んでいる。これら実装方法データ記憶部１６、ネットリストデータ記憶部２２及びライブラリデータ記憶部２４は、電気通信回線等により、レイアウト装置１０と相互にデータのやり取りが可能となるように接続されている。なお、実装方法データ記憶部１６については、外部記憶装置２０内ではなく、レイアウト装置１０が具える構成としてもよい。
【００２７】
実装方法データ記憶部１６には、レイアウト設計の対象となる半導体チップの、例えばフリップチップ、熱圧着、ワイヤボンディングといった想定される実装態様を選択して規定するためのデータを格納しているＩ／Ｏ機能部である。
【００２８】
ネットリストデータ記憶部２２は、論理設計後の回路データであるネットリストデータ、すなわちレジスタトランスファレベル（ＲＴＬ）で記述されていた回路データを、ＡＮＤ、ＯＲ等のゲートレベルの論理回路データに変換後の回路データを格納している。
【００２９】
ライブラリデータ記憶部２４は、例えばインバータ、フリップフロップといった複数種類の論理回路を機能ブロック（セル）として表現する各種セルデータを格納している。
【００３０】
この発明のライブラリデータ記憶部２４は、機能的及び／又は形態的に複数種類存在する入出力端子のセルデータのライブラリであるＩ／Ｏセルデータ２５を格納している。
【００３１】
この発明のＩ／Ｏセルデータ２５は、電極パッドセルデータ２５ａ、接続インターフェイスセルデータ２５ｂ及びＩ／Ｏ機能部セルデータ２５ｃを有している点に特徴を有している。
【００３２】
電極パッドセルデータ２５ａとは、実装形態に応じた多種の形状及びサイズを有する複数種類の電極パッドセルのデータである。
【００３３】
Ｉ／Ｏ機能部セルデータ２５ｃは、ＥＳＤ保護回路部、ドライバ回路部といったＩ／Ｏ関係の機能的な構成を任意好適な組み合わせで含むＩ／Ｏ用の機能部セルのデータである。
【００３４】
接続インターフェイスセルデータ２５ｂとは、電極パッドセルの形状、サイズ、配置に合わせて、Ｉ／Ｏ機能部セルと電極パッドセルとを動作可能に接続することができるインターフェイスセルのデータである。
【００３５】
従来は電極パッドとＩ／Ｏ機能部とは一体不可分なセルとされていたが、この発明のライブラリにおいては、これらは分離されている。ここで、接続インタフェースセルデータ２５ｂ及びＩ／Ｏ機能部セルデータ２５ｃを機能的Ｉ／Ｏセルデータ２５Ｘとも総称する。
【００３６】
この明細書において、「データ」とは、電子的なデータファイルを指すものとする。
【００３７】
この発明のレイアウト装置１０は、ワークステーションといった、ハードディスクドライブ、ＲＡＭ、ＣＰＵ、入力部、出力部等を含むコンピュータ資源、及びこのコンピュータ資源上で動作して、後述するレイアウト設計工程を個別具体的に実行するいわゆるＣＡＤツールを一体として含んでいる。コンピュータの所要の情報を入力するための装置であって、周知の通り、キーボードその他の手段がある。出力部はコンピュータに入力した情報やＣＰＵで処理された情報等のコンピュータから出力される情報を自動的、或いは入力部からの指令に応答して、画面表示、印刷或いは外部へ出力する出力手段である。
【００３８】
従って、以下に説明するレイアウト設計工程は、コンピュータ資源（ハードウェア資源）及びこのコンピュータ資源により実行されるＣＡＤツール（ソフトウェア資源）が協働して実現される機能部により実施されることとなる。
【００３９】
以下の説明において、各機能部での処理を行わせるための指令信号は、外部から入力部を用いて入力したり、或いはＣＰＵ内で自動的に発生されるが、この点についてはこの発明の要旨ではないので説明を省略する。
【００４０】
レイアウト装置１０は読込部１１を具えている。この読込部１１は外部記憶装置２０に接続されていて、外部記憶装置２０に格納されているネットリストデータ、ライブラリデータといった外部記憶装置２０の各種データをレイアウト装置１０に読み込む機能部である。
【００４１】
また、レイアウト装置１０は、フロアプラン形成部１２を具えている。フロアプラン形成部１２は、読込部１１が読み込んだネットリストデータ及びＩ／Ｏセルデータ２５に基づいて、各種セルを配置したフロアプランのデータであるフロアプランデータを形成する機能部である。
【００４２】
さらに、レイアウト装置１０は、タイミングドリブンレイアウト形成部１３を具えている。タイミングドリブンレイアウト形成部１３は、フロアプラン形成部１２が形成したフロアプランデータを用いて、タイミングドリブンレイアウトデータを形成する機能部である。ここでいうタイミングドリブンレイアウトデータとは、ネットリストデータの形成時に予定されていたドライブ能力等が、フロアプラン形成時に意図した動作タイミングと異なってしまう現象を補正したデータをいう。
【００４３】
さらにまた、レイアウト装置１０は、遅延情報形成部１４を具えている。遅延情報形成部１４は、タイミングドリブンレイアウトデータを用いて、寄生容量情報を抽出して、タイミングドリブンレイアウトデータに基づいた遅延情報データを形成する機能部である。
【００４４】
レイアウト装置１０は、タイミング検証部１５を具えている。このタイミング検証部１５は、遅延情報形成部１４が形成する遅延情報データを用いて、予定されていたタイミング制約を充足しているかどうか検証を行う機能部である。
【００４５】
また、レイアウト装置１０は、実装方法データ読込部１７を具えている。この実装方法データ読込部１７は、レイアウト装置１０の内部又は外部に設けられている実装方法データ記憶部１６に格納されている実装方法データを読み込む機能部である。この実装方法データには、大別するとグループ（１）電極パッドの直下にＩ／Ｏ機能部（トランジスタ等の機能素子）が位置しないか、又は電極パッドの直下にＩ／Ｏ機能部が設けられている場合であって、実装時電極パッドに応力が加わるが、Ｉ／Ｏ機能部には破壊等の問題が生じない範囲である場合、例えばＷ−ＣＳＰ等のパッケージ形態を取る場合、及びグループ（２）電極パッドの直下にＩ／Ｏ機能部が設けられている場合であって、実装時電極パッドに応力が加わった時に、Ｉ／Ｏ機能部に破壊等が生じる場合、例えばワイヤボンディングにより電気的な接続を行う場合とに振り分けられた種々の実装方法が格納されている。
【００４６】
さらに、レイアウト装置１０は、電極パッドセルデータ読込部１８を具えている。電極パッドセルデータ読込部１８は、実装方法データ読込部１７が読み込むことにより選択された実装形態に基づいて、最適な形態の電極パッドセルを判定して、ライブラリデータ記憶部２４に格納されている電極パッドセルデータ２５ａから選択して読み込む機能部である。
【００４７】
さらにまた、レイアウト装置１０は、レイアウト形成部３１を具えている。レイアウト形成部３１は、電極パッドセルデータ読込部１８が選択して読み込んだ電極パッドセルデータ２５ａを、既にレイアウトされている機能的Ｉ／Ｏセルデータに接続セルインターフェイルセルデータ２５ｂを介して、タイミング検証済みのタイミングドリブンレイアウトデータに合成して、レイアウトデータを形成する機能部である。
【００４８】
レイアウト装置１０は、レイアウト検証部３２を具えている。レイアウト検証部３２は、レイアウト形成部３１が出力したレイアウトデータが、設計規則に準じたものとなっているか検証する機能部である。
【００４９】
また、レイアウト装置１０は、レイアウトデータ記憶部３４を具えている。レイアウトデータ記憶部３４は、レイアウト検証部３２によりレイアウト検証済みの最終的なレイアウトデータを格納して保存する機能部である。
【００５０】
この発明のレイアウト装置１０によれば、ライブラリデータ記憶部２４の特にＩ／Ｏセルデータ２５に特徴を有している。すなわち、従来、一体不可分とされていたＩ／Ｏセルデータ２５は、電極パッドセルデータ２５ａ、接続インターフェイスセルデータ２５ｂ及びＩ／Ｏ機能部セルデータ２５ｃに分割されて搭載されている。従って、これらは互いに独立して、所望のステップで最適な態様としてレイアウトデータに組み込むことができる。
【００５１】
（レイアウト方法の説明）
以下、図２及び３を参照してこの発明の集積回路のレイアウト方法について説明する。
【００５２】
図２及び図３は、レイアウト方法を説明するための概略的なフローチャートである。
【００５３】
図２に示すように、まず、レイアウト装置１０を動作させて処理を開始すると、その読込部１１が、外部記憶装置２０から、ネットリストデータ記憶部２２に格納されているネットリストデータ並びにライブラリデータ記憶部２４に格納されている電極パッドセルデータ２５ａ、接続インターフェイスセルデータ２５ｂ及びＩ／Ｏ機能部セルデータ２５ｃを含むＩ／Ｏセルデータ２５のうち、接続インターフェイスセルデータ２５ｂ及びＩ／Ｏ機能部セルデータ２５ｃからなる機能的Ｉ／Ｏセルデータ２５Ｘを読み込む（Ｓ１）。
【００５４】
次に、フロアプラン形成部１２が、読み込まれたネットリストデータ及び機能的Ｉ／Ｏセルデータ２５Ｘを用いてフロアプランデータを形成する（Ｓ２）。
【００５５】
具体的には、読込部１１が読み込んだネットリストデータ及び機能的Ｉ／Ｏセルデータ２５Ｘに基づいて、電源供給ラインの最適化等を行い、配置効率に留意してデッドスペースの発生を防ぎつつチップ領域にいわゆるメガセル、マクロセルといった各種セルを配置する。
【００５６】
次いで、タイミングドリブンレイアウト形成部１３が、フロアプラン形成部１２が作成したフロアプランデータを用いてタイミングドリブンレイアウトデータを形成する（Ｓ３）。
【００５７】
具体的には、フロアプランデータに対して、クロックラインの最適化を行って増加ゲート数を削減するといった修正を加える。
【００５８】
次に、遅延情報形成部１４が、タイミングドリブンレイアウト形成部１３が形成したタイミングドリブンレイアウトデータを用いて遅延情報データを形成する（Ｓ４）。
【００５９】
タイミング検証部１５が、遅延情報形成部１４が作成した遅延情報データを用いて、タイミング検証を行う（Ｓ５）。このステップによるタイミング検証に異常が発見されない場合（Ｙ）には次ステップ（Ｓ６）に進むが、異常が発見された場合（Ｎ）には、タイミングドリブンレイアウトデータ形成ステップ（Ｓ３）に戻って、これを再度繰り返す。
【００６０】
次いで、実装方法データ読込部１７が、実装方法データ記憶部１６から、既に配置されている機能的Ｉ／Ｏセルに対する電極パッドセルの配置位置情報を含む実装方法データを読み込む（Ｓ６）。
【００６１】
この実装方法データには、大別するとグループ（１）電極パッドの直下にＩ／Ｏ機能部（トランジスタ等の機能素子）が位置しないか、又は電極パッドの直下にＩ／Ｏ機能部が設けられている場合であって、実装時電極パッドに応力が加わるが、Ｉ／Ｏ機能部には破壊等の問題が生じない範囲である場合、例えばＷ−ＣＳＰ等のパッケージ形態を取る場合、及びグループ（２）電極パッドの直下にＩ／Ｏ機能部が設けられている場合であって、実装時電極パッドに応力が加わった時に、Ｉ／Ｏ機能部に破壊等が生じる場合、例えばワイヤボンディングにより電気的な接続を行う場合を含む種々の実装方法が格納されている。
【００６２】
すなわち、実装方法データ読込部１７は、所期の仕様に従って、実装方法データ記憶部１６から実装方法を選択して読み込み、読み込んだ実装方法データが、グループ（１）又はグループ（２）のいずれに属しているか判定する（Ｓ７）。
【００６３】
次に、実装方法データ読み込み部１７が、読み込んだ実装データがグループ（１）に属する（Ｙ）と判定した場合には、電極パッドセルデータ読込部１８は、ライブラリデータ記憶部２４の電極パッドセルデータ２５ａから、所期の仕様に従って、Ｉ／Ｏ機能部の直上に配置するのに好適な形状及びサイズを有する電極パッドセルを選択して読み込む（Ｓ８）。
【００６４】
また、実装方法データ読み込み部１７が、読み込んだ実装データがグループ（２）に属する（Ｎ）と判定した場合には、電極パッドセルデータ読込部１８は、ライブラリデータ記憶部２４の電極パッドセルデータ２５ａから、所期の仕様に従って、Ｉ／Ｏ機能部の直上に非配置とするのに好適な形状及びサイズを有する電極パッドセルを選択して読み込む（Ｓ９）。
【００６５】
次いで、レイアウト形成部３１が、タイミング検証済みのタイミングドリブンレイアウトデータの機能的Ｉ／Ｏセルに対して、（Ｓ８）又は（Ｓ９）により選択されて読み込まれた、電極パッドセルデータを配置位置を最適化して合成してレイアウトデータを形成する（Ｓ１０）。
【００６６】
次に、レイアウト検証部３２が、レイアウト形成部が形成したレイアウトデータを用いて、レイアウト検証を行う（Ｓ１１）。
【００６７】
レイアウト検証とは、レイアウト形成部３１が出力したレイアウトデータが、所期のデザインルールに適合しかつ所定の機能を備えているか否かを、いわゆるデザインルールチェック（ＤＲＣ）、レイアウトバーサススキマティックチェック等により検証するステップである。
【００６８】
このレイアウト検証に異常が発見されない場合（Ｙ）には次ステップに進むが、異常が発見された場合（Ｎ）には、レイアウトデータ形成ステップ（Ｓ１０）に戻って、これを再度繰り返す。以上のステップにより最終的なレイアウトデータが完成する。
【００６９】
然る後、レイアウト検証部３２によりレイアウト検証済みの最終的なレイアウトデータは、レイアウトデータ記憶部３４に格納されて保存される（Ｓ１２）。以上の工程により、この発明のレイアウト方法が含む全工程が終了する。
【００７０】
なお、既に説明したＳ６からＳ９までを総称して、電極パッドセルデータ選択工程ＳＸとも称する。
【００７１】
図３に示すように、これら電極パッドセルデータ選択工程ＳＸは、独立したステップ群として、任意のタイミングで実行し、電極パッドセルデータ選択工程ＳＸ終了後に、Ｓ１０以後の工程を実施することもできる。
【００７２】
ここで、この発明のレイアウト方法をＷ−ＣＳＰに適用した場合の電極パッドの態様につき説明する。
【００７３】
例えばチップの表面積が５ｍｍ2であるものとする。従来のレイアウト方法では、パッケージ形態がいかなるものであっても、Ｉ／Ｏ機能部外（より外側）に電極パッドが形成されていた。
【００７４】
しかしながら、この発明のレイアウト方法によれば、パッケージ形態がＷ−ＣＳＰである、すなわち実装時に電極パッドに圧力が加わらないチップ形態であることを判定して、Ｉ／Ｏ機能部の直上に電極パッドを最適な形状及びサイズで配置することで、チップの表面積を２４．２ｍｍ2程度にまで小型化することができる。この場合には、約５．５％ものチップの表面積削減が図られることとなる。
【００７５】
この発明のレイアウト方法によれば、設計対象となる半導体装置の実装形態に応じて、電極パッドの形状、サイズ、配置位置を任意好適な態様とすることができる。従って、設計対象となる半導体装置が例えばＷ−ＣＳＰである場合には、実装時に電極パッドに応力が加わることがないため、Ｉ／Ｏセルのうち、Ｉ／Ｏ機能部セルの直上に電極パッドセルを配置するレイアウトとすることができる。
【００７６】
すなわち、この発明のレイアウト装置及びレイアウト方法の実施により作成されたレイアウトデータに基づいて、露光マスクを形成し、この露光マスクを用いてウェハプロセスを実施することで所望の仕様であり、かつさらなる小型化が図られた半導体装置を製造することができる。
【００７７】
上述したこの発明のレイアウト装置及びレイアウト方法は、いわゆるスタンダードセル方式に適用することを想定して説明した。しかしながらこの発明のレイアウト方法は、これに限定されず、上述した各ステップを特に改変することなく、例えばゲートアレイ方式、エンベッテッドアレイ方式といった他のレイアウト方式にも適用することができる。
【００７８】
（半導体装置の構成例）
以下に、既に説明したこの発明のレイアウト方法を適用することにより設計されて、製造される半導体装置（ＣＳＰ又はＷ−ＣＳＰ）の構成例につき説明する。
【００７９】
図４を参照して、半導体装置の具体的な構成につき説明する。図４（Ａ）は半導体装置を上面からみた概略的な平面図であり、図４（Ｂ）は、図４（Ａ）に示すＩ−Ｉ’一点鎖線で切断した切り口を示す概略的な図である。なお、図４（Ａ）は、再配線と柱状電極との接続関係を示すために、実際には存在する封止部を図示しない透過的な図である。
【００８０】
半導体装置５０は、半導体チップ４０を具えている。この半導体チップ４０が既に説明したレイアウト方法により設計され、製造されている。
【００８１】
半導体チップ４０は、機能素子がウェハ４２に作り込まれて構成されていて、その平面形状全面がチップ領域４０ａとされている。チップ領域４０ａは、チップ領域４０ａの端縁を含まない中心側に配置されているチップ機能部４０ｂを含んでいる。このチップ機能部４０ｂには、半導体チップ４０の本質的な機能を司る回路素子が設けられている。すなわち、このチップ機能部４０ｂは、既に説明したこの発明のレイアウト方法においてメガセル、マクロセルといったセルが配置される領域に相当する。
【００８２】
また、このチップ機能部４０ｂを閉ループ状に囲む半導体チップ４０の端縁を含む領域はＩ／Ｏ機能部４０ｃとされている。このＩ／Ｏ機能部４０ｃは、既に説明したレイアウト方法においてＩ／Ｏ機能部セルが配置される領域である。このＩ／Ｏ機能部４０ｃの直上には複数の電極パッド４４が設けられている。これら複数の電極パッド４４は、半導体チップ４０の端縁に沿って設けられている。電極パッド４４はＩ／Ｏ機能部４０ｃに作り込まれている回路素子と電気的に接続されている。
【００８３】
半導体チップ４０は、その最上層に絶縁膜４６を有している。この絶縁膜４６には複数の開口部が設けられていて、電極パッド４４それぞれが露出するように設けられている。
【００８４】
半導体装置５０は、再配線層５２を具えている。再配線層５２は複数の再配線を含んでいる。再配線層５２は、絶縁膜４６の表面上に延在していて、露出している電極パッド４４に電気的に接続されている。
【００８５】
これら再配線層５２及び絶縁膜４６を覆って封止部５４が設けられている。さらに再配線層５２が含む再配線からは、封止部５４を貫通して、その表面に達する複数の柱状電極５６が設けられている。この柱状電極５６はこの例ではチップ機能部４０ｂ上にいわゆるファンイン方式でマトリクス状に配置されている。これら各柱状電極５６の頂面は、封止部５４の表面に露出している。これら露出された頂面それぞれには半田ボール５８が設けられている。なお柱状電極５６及び半田ボール５８のいずれか一方又は両方は、単に外部端子とも称される。
【００８６】
この発明のレイアウト方法より設計され、製造された半導体装置５０は、Ｉ／Ｏ機能部４０ｃの直上に電極パッド４４を設けることができ、かつ電極パッド４４のサイズを最適化してより小型化することができるため、半導体装置５０のさらなる小型化を実現することができる。
【００８７】
なお、上述した半導体チップ４０及び半導体装置５０の具体的な製造工程については、従来公知の半導体チップ及びいわゆるＷ−ＣＳＰの製造工程と何ら変わるところがないのでその説明は省略する。
【図面の簡単な説明】
【００８８】
【図１】この発明のレイアウト装置の構成を概略的に説明するための図である。
【図２】この発明のレイアウト方法を説明するためのフローを示す図（１）である。
【図３】この発明のレイアウト方法を説明するためのフローを示す図（２）である。
【図４】この発明のレイアウト方法を適用することにより設計され、かつ製造される半導体装置（Ｗ−ＣＳＰ）の構成例の説明図である。
【符号の説明】
【００８９】
１０：レイアウト装置
１１：読込部
１２：フロアプラン形成部
１３：タイミングドリブンレイアウト形成部
１４：遅延情報形成部
１５：タイミング検証部
１６：実装方法データ記憶部
１７：実装方法データ読込部
１８：電極パッドセルデータ読込部
２０：外部記憶装置
２２：ネットリストデータ記憶部
２４：ライブラリデータ記憶部
２５：Ｉ／Ｏセルデータ
２５ａ：電極パッドセルデータ
２５ｂ：接続インターフェイスセルデータ
２５ｃ：Ｉ／Ｏ機能部セルデータ
２５Ｘ：機能的Ｉ／Ｏセルデータ
３１：レイアウト形成部
３２：レイアウト検証部
３４：レイアウトデータ記憶部
４０：半導体チップ
４０ａ：チップ領域
４０ｂ：チップ機能部
４０ｃ：Ｉ／Ｏ機能部
４２：ウェハ
４４：電極パッド
４６：絶縁膜
５０：半導体装置
５２：再配線層
５４：封止部
５６：柱状電極
５８：半田ボール
【図１】
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【図２】
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【図３】
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【図４】
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