(57)【特許請求の範囲】
【請求項１】
薄膜トランジスタ（ＴＦＴ）アレイ基板及びカラーフィルタアレイ基板を具備する水平電界型（ＩＰＳ）液晶表示デバイスの液晶表示パネルであって、
前記薄膜トランジスタアレイ基板は、
基板上に直接形成されたゲートライン、ゲート電極、ゲートパッド、画素電極、データパッド、共通電極、及び、共通ラインと、ここで、
前記ゲートライン、前記ゲート電極及び前記共通ラインの各々は透明導電層及び前記透明導電層上に形成された第１金属層を含み、
前記ゲートライン及びゲート電極は一体で形成され、
前記共通電極は前記共通ラインに接続され、
前記ゲートパッドは前記ゲートラインの前記透明導電層を延伸して形成され、前記共通パッドは前記共通ラインの前記透明導電層を延伸して形成され、
前記ゲートパッド及び共通パッドに対応する前記第１金属層が除去され、前記ゲートパッド及び前記共通パッドの前記透明導電層が前記第１金属層から露出され、
前記ゲートラインを含む前記基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された半導体層と、
第２金属層を有し、前記半導体層を含む前記ゲート絶縁層上に形成されたデータライン、ソース電極及びドレイン電極と、ここで、
前記データライン及び前記ソース電極は一体で形成され、
前記ゲート電極、前記半導体層、前記ソース電極及び前記ドレイン電極は薄膜トランジスタを構成し、
前記ドレイン電極は前記画素電極に部分的に重畳して接続され、
前記データラインを含む前記基板上に形成された保護膜とを含み、
前記カラーフィルタアレイ基板は、カラーフィルタを含み、
前記薄膜トランジスタアレイ基板は、前記カラーフィルタアレイ基板により重畳された第１領域及び前記カラーフィルタアレイ基板により重畳されない第２領域を有し、
前記ゲートパッド、前記データパッド及び前記共通パッドは、前記薄膜トランジスタアレイ基板の第２領域に配置され、
前記ゲートパッド、前記データパッド及び前記共通パッドの各々上の前記保護膜は、前記ゲートパッド、前記データパッド及び前記共通パッドの各々が露出されるように除去され、
前記共通電極は、前記透明導電層から成り、
前記画素電極は、前記透明導電層と前記第１金属層の二重層から成る
ことを特徴とする液晶表示パネル。
【請求項２】
薄膜トランジスタ（ＴＦＴ）アレイ基板及びカラーフィルタアレイ基板を具備する水平電界型（ＩＰＳ）液晶表示デバイスの液晶表示パネルであって、
前記薄膜トランジスタアレイ基板は、
基板上に形成されたゲートライン、ゲート電極、ゲートパッド、データパッド、共通電極、及び、共通ラインと、ここで、
前記ゲートライン、前記ゲート電極及び前記共通ラインの各々は透明導電層及び前記透明導電層上に形成された第１金属層を含み、
前記ゲートライン及びゲート電極は一体で形成され、
前記共通電極は前記共通ラインに接続され、
前記ゲートパッドは前記ゲートラインの前記透明導電層を延伸して形成され、前記共通パッドは前記共通ラインの前記透明導電層を延伸して形成され、
前記ゲートパッド及び共通パッドに対応する前記第１金属層が除去され、前記ゲートパッド及び前記共通パッドの前記透明導電層が前記第１金属層から露出され、
前記ゲートラインを含む前記基板上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された半導体層と、
第２金属層を有し、前記半導体層を含む前記基板上に形成された画素電極、データライン、ソース電極及びドレイン電極と、ここで、
前記データライン及び前記ソース電極は一体で形成され、前記画素電極及び前記ドレイン電極は一体で形成され、
前記ゲート電極、前記半導体層、前記ソース電極及び前記ドレイン電極は薄膜トランジスタを構成し、
前記データラインを含む前記基板上に形成された保護膜とを含み、
前記カラーフィルタアレイ基板は、カラーフィルタを含み、
前記薄膜トランジスタアレイ基板は、前記カラーフィルタアレイ基板により重畳された第１領域及び前記カラーフィルタアレイ基板により重畳されない第２領域を有し、
前記ゲートパッド、前記データパッド及び前記共通パッドは、前記薄膜トランジスタアレイ基板の第２領域に配置され、
前記ゲートパッド、前記データパッド及び前記共通パッドの各々上の前記保護膜は、前記ゲートパッド、前記データパッド及び前記共通パッドの各々が露出されるように除去され、
前記共通電極は、前記透明導電層及び前記透明導電層と前記第１金属層の二重層の内の一から成る
ことを特徴とする液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は水平電界を利用する液晶表示パネルに関することで、特にマスク工程数を減らすことができる水平電界型の液晶表示パネル及びその製造方法に関することである。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することで画像を表示するようになる。このような液晶表示装置は液晶を駆動させる電界の方向につれて垂直電界型と水平電界型に大別される。
【０００３】
垂直電界型の液晶表示装置は上部基板の上に形成された共通電極と下部基板の上に警醒された画素電極が相互対向に配置されてこれらの間に形成される垂直電界によってツイストネマティック（ＴＮ）モードの液晶を駆動するようになる。このような垂直電界型の液晶表示装置は開口率が大きい長所を有する半面に視野角が９０度程度で狭い短所を有する。
【０００４】
水平電界型の液晶表示装置は下部基板に並んで配置された画素電極と共通電極間の水平電界により水平配列（ＩＰＳ）モードの液晶を駆動するようになる。このような水平電界型の液晶表示装置は視野角が１６０度程度で広い長所を有する。以下、水平電界型の液晶表示装置に対して詳細に見ることにする。
【０００５】
水平電界型の液晶表示装置は相互対向に合着した薄膜トランジスタ・アレイ基板及びカラーフィルター・アレイ基板と、二基板の間でセルキャップを一定に維持させるためのスペースと、スペースによって設けられた液晶空間に埋められた液晶とを具備する。
【０００６】
薄膜トランジスタ・アレイ基板は画素単位の水平電界の形成のための多数の信号ラインなど及び薄膜トランジスタと、それらの上に液晶背向のために塗布された背向膜で構成される。カラーフィルター・アレイ基板はカラー具現のためのカラーフィルター及び光漏れ防止のためのブラック・マトリックスと、それらの上に塗布される背向膜に構成される。
【０００７】
このような液晶表示装置で薄膜トランジスタ・アレイ基板は半導体工程を含むと共に多数のマスク工程を必要とすることにつれて製造工程が複雑で液晶パネルの製造短歌の上昇の重要原因になっている。これを解決するために、薄膜トランジスタ・アレイ基板はマスク工程数を減らす方向に発展している。これは一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィ工程、蝕刻工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるためである。これにつれて、最近には薄膜トランジスタ・アレイ基板の標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が台頭されている。
【０００８】
図１は従来の４マスク工程を利用した水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を表す平面図であり、図２は図１で線”Ｉ−Ｉ′”につれて切断して取った薄膜トランジスタ・アレイ基板を表す断面図である。
【０００９】
図１及び図２を参照すると、従来の水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板は下部基板（１）の上に交差して形成されたゲート・ライン（２）及びデータ・ライン（４）と、その交差部毎に形成された薄膜トランジスタ（３０）と、その交差構造で設けられた画素領域に水平電解となるように形成された画素電極（２２）及び共通電極（８４）と、共通電極（８４）と接続された共通ライン（８６）とを具備する。また、従来の薄膜トランジスタ・アレイ基板は画素電極（２２）と共通ライン（８６）の重畳部に形成されたストレージ・キャパシティ（４０）と、ゲート・ライン（２）と接続されるゲート・パッド（５０）と、データ・ライン（４）と接続されるデータ・パッド（６０）と、共通ライン（８６）と接続された共通パッド（８０）とを更に具備する。
【００１０】
ゲート・ライン（２）は薄膜トランジスタ（３０）のゲート電極（６）にゲート信号を供給する。データ・ライン（４）は薄膜トランジスタ（３０）のドレイン電極（１０）を通して画素電極（２２）に画素信号を供給する。ゲート・ライン（２）とデータ・ライン（４）は交差構造で形成されて画素領域を定義する。
【００１１】
共通ライン（８６）は画素領域を間に置いてゲート・ライン（２）と並んで形成されて液晶駆動のための基準電圧を共通電極（８４）に供給する。
【００１２】
薄膜トランジスタ（３０）はゲート・ライン（２）のゲート信号に応答してデータ・ライン（４）の画素信号が画素電極（２２）に充電されて維持されるようにする。このために、薄膜トランジスタ（３０）はゲート・ライン（２）に接続されたドレイン電極（１０）とを具備する。また、薄膜トランジスタ（３０）はゲート電極（６）とゲート絶縁膜（１２）を間に置いて重畳されながらソース電極（８）とドレイン電極（１０）の間にチャンネルを形成する活性層（１４）とを更に具備する。活性層（１４）はデータ・ライン（４）、データ・パッド下部電極（６２）及びストレージ電極（２８）と重畳に形成される。活性層（１４）の上にはデータ・パッド下部電極（３６）、ストレージ電極（２２）、データ・ライン（４）、ソース電極（８）、ドレイン電極（１０）、データ・パッド下部電極（６２）及びストレージ電極（２８）とオーミック接触のためのオーミック接触層（１６）が更に形成される。
【００１３】
画素電極（２２）は保護膜（１８）を貫通する第１接触ホール（３２）を通して薄膜トランジスタ（３０）のドレイン電極（１０）と接続されて画素領域に形成される。特に、画素電極（２２）はドレイン電極（１０）と接続されて隣接したゲート・ライン（２）と並んで形成された第１水平部（２２ａ）と、共通ライン（８６）と重畳に形成された第２水平部（２２ｂ）と、第１及び第２水平部（２２ａ、２２ｂ）の間に共通電極（８４）と並んで形成されたフィンガー部（２２ｃ）とを具備する。
【００１４】
共通電極（８４）は共通ライン（８６）と接続されて画素領域に形成される。特に、共通電極（８４）は画素領域で画素電極（２２）のフィンガー部（２２ｃ）と並んで形成される。
【００１５】
これにつれて、薄膜トランジスタ（３０）を通して画素信号が供給された画素電極（２２）と共通ライン（８６）を通して基準電圧が供給された共通電極（８４）の間には水平電界が形成される。特に、画素電極（２２）のフィンガー部（２２ｃ）と共通電極（８４）の間には水平電界が形成される。このような水平電界によって薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板 の間で水平方向に配列された液晶分子などが誘電異方性により、回転するようになる。液晶分子などの回転程度につれて画素領域を透過する光の透過率が異なってくるようになることで画像を具現するようになる。
【００１６】
ストレージ・キャパシティ（４０）は共通ライン（８６）と、その共通ライン（８６）とゲート絶縁膜（１２）、活性層（１４）そしてオーミック接触層（１６）を間に置いて重畳されるストレージ電極（２８）と、そのストレージ電極（２８）と保護膜（１８）を貫通する第２接触ホール（２６）を通して接続された画素電極（２２）で構成される。このようなストレージ・キャパシティ（４０）は画素電極（２２）に充電された画素信号が次の画素信号が充電される際にまで安定的に維持されるようになる。
【００１７】
ゲート・ライン（２）はゲート・パッド（５０）を通してゲート・ドライバ（図示しない）と接続される。ゲート・パッド（５０）はゲート・ライン（２）から延長されるゲート・パッド下部電極（５２）と、ゲート絶縁膜（１２）及び保護膜（１８）を貫通する第３接触ホール（５４）を通してゲート・パッド下部電極（５２）と接続されたゲート・パッド上部電極（５８）で構成される。
【００１８】
データ・ライン（４）はデータ・パッド（６０）を通してデータ・ドライバ（図示しない）と接続される。データ・パッド（６０）はデータ・ライン（４）から延長されるデータ・パッド下部電極（６２）と、保護膜（１８）を貫通する第４接触ホール（６４）を通してデータ・パッド下部電極（６２）と接続されたデータ・パッド上部電極（６８）で構成される。
【００１９】
共通ライン（８６）は共通パッド（８０）を通して外部の基準電圧源（図示しない）から基準電圧を供給受けるようになる。共通パッド（８０）は共通ライン（８６０から延長される共通パッド下部電極（８２）と、ゲート絶縁膜（１２）及び保護膜（１８）を貫通する第５接触ホール（７４）を通して共通パッド下部電極（８２）と接続された共通パッド上部電極（８８）で構成される。
【００２０】
このような構成を有する薄膜トランジスタ・アレイ基板の製造方法を４マスク工程を利用して詳細にすると図３ａ乃至図３ｄに示すところのようである。
【００２１】
図３ａを参照すると、第１マスク工程を利用して下部基板（１）の上にゲート・ライン（２）、ゲート電極（６）、ゲート・パッド下部電極（５２）、共通ライン（８６）、共通電極（８４）及び共通パッド下部電極（８２）を含む第１導電パターン群が形成される。
【００２２】
これを詳細に説明すると、下部基板（１）の上にスパッタリング方法などの蒸着方法を通してゲート金属層が形成される。続いて、第１マスクを利用したフォトリソグラフィ工程と蝕刻工程にゲート金属層がパターニングされることでゲート・ライン（２）、ゲート電極（６）、ゲート・パッド下部電極（５２）、共通ライン（８６）、共通電極（８４）及び共通パッド下部電極（８２）を含む第１導電パターン群が形成される。ここで、ゲート金属層としてはアルミニウム系金属などが利用される。
【００２３】
図３ｂを参照すると、第１導電パターン群が形成された下部基板（１）の上にゲート絶縁膜（１２）が形成される。そして、第２マスク工程を利用してゲート絶縁膜（１２）の上に活性層（１４）及びオーミック接触層（１６）を含む半導体パターンと；データ・ライン（４）、ソース電極（８）、ドレイン電極（１０）、データ・パッド下部電極（６２）、ストレージ電極（２８）を含む第２導電パターン群が形成される。
【００２４】
これを詳細に説明すると、第１導電パターン群が形成された下部基板（１）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通してゲート絶縁膜（１２）、第１及び第２半導体層、そしてデータ金属層が順次に形成される。ここで、ゲート絶縁膜（１２）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。第１半導体層は不純物がドーピングされた非晶質シリコンが利用されて、第２半導体層はＮ型またはＰ型の不純物がドーピングされた非晶質シリコンが利用される。
【００２５】
データ金属層としてはモリブデン、チタン、タンタル、モリブデン合金などが利用される。
【００２６】
続いて、データ金属層の上に第２マスクを利用したフォトリソグラフィ工程にフォトレジスト・パターンを形成するようになる。この場合、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することでチャンネル部のフォトレジスト・パターンが異なる領域部のフォトレジスト・パターンより低い高さを有するようにする。
【００２７】
チャンネル部の高さが異なるフォトレジスト・パターンを利用した湿式蝕刻工程にデータ金属層がパターニングされることでデータ・ライン（４）、ソース電極（８）、そのソース電極（１０）と一体化されたドレイン電極（１０）、ストレージ電極（２８）を含む第２導電パターン群が形成される。その次、同一のフォトレジスト・パターンを利用した乾式蝕刻工程に第１及び第２半導体層が同時にパターニングされることでオーミック接触層（１４）と活性層（１６）が形成される。
【００２８】
そして、アッシング工程にチャンネル部で相対的に低い高さを有するフォトレジスト・パターンが除去された後、乾式蝕刻工程にチャンネル部の一体化されたソース電極（８）及びドレイン電極（１０）とオーミック接触層（１６）が蝕刻される。これにつれて、チャンネル部の活性層（１４）が露出されてソース電極（８）とドレイン電極（１０）が分離される。
【００２９】
続いて、ストリップ工程に第２導電パターン群の上に残っているフォトレジスト・パターンが除去される。
【００３０】
図３ｃを参照すると、第２導電パターン群が形成されたゲート絶縁膜（１２）の上に第３マスク工程を利用して第１乃至第５接触ホール（３２，２６，５４，６４，７４）を含む保護膜（１８）が形成される。
【００３１】
詳細にすると、第２導電パターン群が形成されたゲート絶縁膜（１２）の上にＰＥＣＶＤなどの蒸着方法に保護膜（１８）が全面形成される。続いて、保護膜（１８）は第３マスクを利用したフォトリソグラフィ工程と蝕刻工程にパターニングされることで第１乃至第５接触ホール（３２，２６，５４，６４，７４）が形成される。第１接触ホール（３２）は保護膜（１８）を貫通してドレイン電極（１０）を露出させて、第２接触ホール（２６）は保護膜（１８）を貫通してストレージ電極（２８）を露出させる。第３接触ホール（５４）は保護膜（１８）及びゲート絶縁膜（１２）を貫通してゲート・パッド下部電極（５２）を露出させて、第４接触ホール（６４）は保護膜（１８）を貫通してデータ・パッド下部電極（５２）を露出させて、第５接触ホール（７４）は保護膜（１８）及びゲート絶縁膜（１２）を貫通して共通パッド下部電極（８２）を露出させる。
【００３２】
保護膜（１８）の材料としてはゲート絶縁膜（１２）のような無機絶縁物質か、誘電常数が小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【００３３】
図３ｄを参照すると、第４マスク工程を利用して保護膜（１８）の上に画素電極（２２）、ゲート・パッド上部電極（５８）、データ・パッド上部電極（６８）、共通パッド上部電極（８８）を含む第３導電パターン群が形成される。
【００３４】
これを詳細に説明すると、保護膜（１８）の上にスパッタリングなどの蒸着方法に透明導電膜が塗布される。続いて、第４マスクを利用したフォトリソグラフィ工程と蝕刻工程を通して透明導電膜がパターニングされることで画素電極（２２）、ゲート・パッド上部電極（５８）、データ・パッド上部電極（６８）、共通パッド上部電極（８８）を服務第３導電パターン群が形成される。画素電極（２２）は第１接触ホール（３２）を通してドレイン電極（１０）と電気的に接続されて、第２接触ホール（２６）を通してストレージ電極（２８）と電気的に接続される。ゲート・パッド上部電極（５８）は第３接触ホール（５４）を通してゲート・パッド下部電極（５２）と電気的に接続される。データ・パッド上部電極（６８）は第４接触ホール（６４）を通してデータ・パッド下部電極（６２）と電気的に接続される。共通パッド上部電極（８８）は第５接触ホール（７４）を通して共通パッド下部電極（８２）と電気的に接触される。
【００３５】
ここで、透明導電膜の材料としては錫酸化物インジウム錫酸化物（ＩＴＯ）、錫酸化物（Ｔｉｎ  Ｏｘｉｄｅ：ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）またはインジウム錫亜鉛酸化物（ＩＴＺＯ）などが利用される。
【００３６】
このように、従来の水平電界型の薄膜トランジスタ・アレイ基板及びその製造方法は４マスク工程を採用することで５マスク工程を利用した場合より製造工程数を減らすことと共にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程もまた相変わらず製造工程が複雑で原価節減に限界があるので製造工程をもっと単純化して製造単価をもっと減らすことができる法案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３７】
従って、本発明の目的はマスク工程数を節減することができる水平電界型の液晶表示パネル及製造方法を提供することである。
【課題を解決するための手段】
【００３８】
前記目的を達成するために、本発明による水平電界型の液晶表示パネルはゲートライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するために前記薄膜トランジスタの上に形成された保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ラインと平行に形成された共通ライン、前記共通ラインと接続されて前記画素電極と水平電界とをなす共通電極、前記ゲート・ライン、データ・ライン及び共通ラインの中のいずれか一つと接続されて透明導電膜に形成されたパッドを有する薄膜トランジスタ・アレイ基板と；前記薄膜トランジスタ・アレイ基板と対向に合着されるカラーフィルター・アレイ基板とを具備して；前記薄膜トランジスタアレイ基板の第１領域は前記前記カラーフィルター・アレイ基板と重畳されて、前記薄膜トランジスタ・アレイ基板の第２領域の内に位置して前記保護幕により露出されることを特徴とする。
【００３９】
前記画素電極及び共通電極の中のいずれか一つは前記ゲート・ラインに含まれた少なくとも一つの金属膜、前記データ・ラインに含まれた少なくとも一つの金属膜及び前記透明導電膜の中の少なくともいずれか一つを含むことを特徴とする。
【００４０】
前記パッドは前記ゲート・ラインと接続されて前記ゲート・ラインに含まれた透明導電膜とを具備するゲート・パッドと；前記データ・ラインと接続されたデータ・パッドと；前記共通ラインと接続されて前記共通ラインに含まれた透明導電膜とを具備する共通パッドを含むことを特徴とする。
【００４１】
前記データ・パッドは、前記透明導電膜、その透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００４２】
前記薄膜トランジスタは前記ゲート・ラインと接続されたゲート電極と；前記データ・ラインと接続されたソース電極と；前記画素電極と接続されたドレイン電極と；前記ゲート電極とゲート絶縁パターンを間に置いて重畳されて前記ソース及びドレイン電極の間にチャンネルを形成する半導体層とを具備することを特徴とする。
【００４３】
前記共通ライン、ゲート・ライン、ゲート電極及び画素電極の中の少なくともいずれか一つは、前記透明導電膜、その透明導電膜の上に形成されたゲート金属膜を含むことを特徴とする。
【００４４】
前記画素電極は、前記透明導電膜、その透明導電膜の上にその透明導電膜と同一のパターンで形成されたゲート金属膜を含むことを特徴とする。
【００４５】
前記画素電極は、前記透明導電膜、その透明導電膜の上に前記ドレイン電極と重畳されるように形成されたゲート金属膜を含むことを特徴とする。
【００４６】
前記透明導電膜はインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）及びインジウム錫亜鉛酸化物（ＩＴＺＯ）及び錫酸化物（ＴＯ）の中の少なくともいずれか一つを含んで、前記ゲート金属膜はアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ），銀（Ａｇ）及びチタン（Ｔｉ）の中の少なくともいずれか一つを含むことを特徴とする。
【００４７】
前記水平電界型の液晶表示パネルは前記保護膜の上に前記保護膜と同一のパターンに形成された背向膜とを更に具備することを特徴とする。
【００４８】
前記水平電界型の液晶表示パネルは前記ゲート・ライン、そのゲート・ラインと絶縁になるように重畳されて前記画素電極と接続された前記ドレイン電極と一体化されたストレージ電極とを含むストレージキャパシティとを更に具備することを特徴とする。
【００４９】
前記水平電界型の液晶表示パネルは前記ゲート・ライン、そのゲート・ラインと絶縁になるように重畳されて前記画素電極と一体化されたストレージ電極とを含むストレージキャパシティとを更に具備することを特徴とする。
【００５０】
前記目的を達成するために、本発明による水平電界型の液晶表示パネルの製造方法はゲート・ライン及びデータ・ラインの交差部に形成された薄膜トランジスタ、前記薄膜トランジスタを保護するための保護膜、前記薄膜トランジスタと接続される画素電極、前記ゲート・ラインと平行に形成された共通ライン、前記共通ラインと接続されて前記画素電極と水平電界とをなす共通電極、前記ゲート・ライン、データ・ライン及び共通ラインの中の少なくともいずれか一つと接続されて透明導電膜に形成されたパッドを有する薄膜トランジスタ・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板と対向するカラーフィルター・アレイ基板を設ける段階と；前記薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板を前記パッドが露出されるように合着する段階と；前記薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板を前記パッドが露出されるように合着する段階と；前記カラーフィルター・アレイ基板をマスクで前記保護膜を除去して前記パッドの透明導電膜を露出させる段階とを含むことを特徴とする。
【００５１】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通ライン、共通パッド、データ・パッド、画素電極及び共通電極を含む第１導電パターン群を形成する段階と；前記第１導電パターン群と前記基板の上に前記ゲート・パッド、データ・パッド及び共通パッドが露出されるように半導体パターンとゲート絶縁パターンを形成する段階と；前記半導体パターン及びゲート絶縁パターンが形成された基板のうえにデータ・ライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成すると共に前記データ・パッド、ゲート・パッド及び共通パッドに含まれた透明導電膜を露出させる段階と；前記第２導電パターン群が形成された基板の上に保護膜を形成する段階を含むことを特徴とする。
【００５２】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通パッド、データ・パッド、画素電極及び共通電極を含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンなどとゲート絶縁パターンを形成する段階と；前記ゲートパッド、データパッド及び共通パッドを露出させる段階と；前記ゲート絶縁パターンと半導体パターン及び基板の上にデータライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記データパッド、ゲートパッド及び共通パッドに含まれた透明導電物質を露出させる段階と；前記基板と第２導電パターン群の上に保護膜を形成する段階を含むことを特徴とする。
【００５３】
前記薄膜トランジスタ・アレイ基板を形成する段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通ライン、共通パッド、データ・パッド、画素電極及び共通電極を含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンなどとゲート絶縁パターンを形成する段階と；前記画素電極、共通電極、ゲートパッド、データパッド及び共通パッドを露出させる段階と；前記ゲート絶縁パターンと半導体パターン及び基板の上にデータ・ライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記画素電極、共通電極、データパッド、ゲートパッド及び共通パッドに含まれた透明導電物質を露出させる段階と；前記基板と第２導電パターン群の上に保護膜を形成する段階を含むことを特徴とする。
【００５４】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通パッド、データ・パッド、画素電極及び共通ラインを含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンなどとゲート絶縁パターンを形成する段階と；前記ゲートパッド、データパッド及び共通パッドを露出させる段階と；前記ゲート絶縁パターンと半導体パターン及び基板の上に共通電極、データライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記データ・パッド、ゲート・パッド及び共通パッドに含まれた透明導電物質を露出させる段階と；前記基板と第２導電パターン群の上に保護膜を形成する段階を含むことを特徴とする。
【００５５】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通ライン、がそ電極、共通パッド及びデータ・パッドを含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンなどとゲート絶縁パターンを形成する段階と；前記画素電極、ゲート・パッド、データ・パッド及び共通パッドが露出させる段階と；前記ゲート絶縁パターンと半導体パターン及び基板の上に画素電極、データ・ライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記画素電極、データ・パッド、ゲート・パッド及び共通パッドに含まれた透明導電物質を露出させる段階と；前記基板と第２導電パターン群の上に保護膜を形成する段階を含むことを特徴とする。
【００５６】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜を含むゲート・ライン、ゲート電極、ゲート・パッド、共通ライン、共通電極、共通パッド、データ・パッドを含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンなどとゲート絶縁パターンを形成する段階と；前記ゲートパッド、データパッド及び共通パッドを露出させる段階と；前記ゲート絶縁パターンと半導体パターン及び基板の上に画素電極、データ・ライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記データ・パッド、ゲート・パッド及び共通パッドに含まれた透明導電物質を露出させる段階と；前記基板と第２導電パターン群の上に保護膜を形成する段階を含むことを特徴とする。
【００５７】
前記第２導電パターン群を形成すると共に前記透明導電膜を露出させる段階は前記半導体パターンとゲート絶縁パターンが形成された基板の上にデータ金属膜及びフォトレジスト膜を順次積層させる段階と；少なくとも一つの露光領域、少なくとも一つの遮断領域、少なくとも一つの部分露光領域を含むマスクパターンを前記フォトレジスト膜の上部に整列する段階と；前記マスクパターンを通して前記フォトレジスト膜を選択的に露光して少なくとも一つの露光領域を通して露光されたフォトレジスト膜と前記少なくとも一つの部分露光領域を通して露光されたフォトレジスト膜の間の段差を有するフォトレジスト・パターンをマスクで前記データ金属膜を蝕刻して第２導電パターン群を形成する段階と；前記第２導電パターン群をマスクで露出されたゲート・パッド、データ・パッド、共通パッド、画素電極及び共通電極の中の少なくともいずれか一つのゲート金属膜を蝕刻する段階と；前記フォトレジストパターンをアッシングする段階と；前記アッシングされたフォトレジストパターンをマスクでデータ金属膜と半導体パターンを蝕刻して前記ソース及びドレイン電極の間を分離すると共に前記半導体パターンのチャンネル部を形成する段階を含むことを特徴とする。
【００５８】
前記薄膜トランジスタ・アレイ基板を設ける段階は基板の上に前記透明導電膜とゲート金属膜とになされた共通電極、ゲート・ライン、ゲート電極、ゲート・パッド、共通ライン、共通パッド及びデータ・パッドを含む第１導電パターン群を形成する段階と；前記第１導電パターン群が形成された基板の上に半導体パターンとゲート絶縁パターンを形成する段階と；前記共通パッド、共通電極、ゲート・パッド及びデータ・パッドの中の少なくともいずれか一つに含まれた透明導電膜を露出させる段階と；前記半導体パターンとゲート絶縁パターンが形成された基板の上に画素電極、データ・ライン、ソース電極及びドレイン電極を含む第２導電パターン群を形成する段階と；前記第２導電パターン群が形成された基板の上に保護膜を形成する段階を含むことを特徴とする。
【００５９】
前記半導体パターンとゲート絶縁パターンを形成して前記透明導電膜を露出させる段階は前記第１導電パターン群が形成された基板の前面にゲート絶縁膜、第１半導体層、第２半導体層及びフォトレジストを順次積層する段階と；前記フォトレジストを少なくとも一つの露光領域、少なくとも一つの遮断領域、少なくとも一つの部分露光領域を含むマスクパターンを前記フォトレジスト膜の上部に整列する段階と；前記マスクパターンを通して前記フォトレジスト膜を選択的に露光して前記露光されたフォトレジストを焼き増しして少なくとも一つの露光領域を通して露光されたフォトレジスト膜と前記少なくとも一つの部分露光領域を通して露光されたフォトレジスト膜の間の段差を有するフォトレジスト・パターンを形成する段階と；前記フォトレジストパターンをマスクで前記前記ゲート絶縁膜、第１及び第２半導体層を蝕刻して前記共通パッド、画素電極、ゲートパッド及びデータパッドを露出させる段階と；前記フォトレジストパターンをアッシングする段階と；前記アッシングされたフォトレジストパターンをマスクで前記共通パッド、共通電極、ゲートパッド及びデータパッドに含まれたゲート金属膜を蝕刻する段階を含むことを特徴とする。
【００６０】
前記透明導電膜はインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）及びインジウム錫亜鉛酸化物（ＩＴＺＯ）及び錫酸化物（ＴＯ）の中の少なくとも一つを含んで、前記ゲート金属膜はアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ），銀（Ａｇ）及びチタン（Ｔｉ）の中の少なくともいずれか一つを含むことを特徴とする。
【００６１】
前記カラーフィルター・アレイ基板をマスクを利用して前記パッドの透明導電膜を露出させる段階は前記カラーフィルター・アレイ基板をマスクで前記保護膜を大気圧プラズマ及び上圧プラズマの中のいずれか一つを利用した乾式蝕刻及び湿式蝕刻の中のいずれか一つの蝕刻方法で蝕刻する段階を含むことを特徴とする。
【００６２】
前記水平電界型の液晶表示パネルの製造方法は前記保護膜を除去する段階は前記保護幕の上に背向膜を前記背向膜と同一パターンで形成する段階を含むことを特徴とする。
【００６３】
前記水平電界型の液晶表示パネルの製造方法は前記ゲート・ライン、そのゲート・ラインと絶縁になるように重畳されて前記画素電極と接続された前記ドレイン電極と一体化されたストレージ電極を含むストレージキャパシティを形成する段階を更に含むことを特徴とする。
【００６４】
前記水平電界型の液晶表示パネルの製造方法は前記ゲート・ライン、そのゲート・ラインと絶縁になるように重畳されて前記画素電極と一体化されたストレージ電極を含むストレージキャパシティを形成する段階を更に含むことを特徴とする。
【発明の効果】
【００６５】
本発明による水平電界型の液晶表示パネル及びその製造方法においてゲート・パッド、データ・パッド及び共通パッドは耐蝕性の強い透明電導性金属が露出されるように形成する。これにつれて、本発明による水平電界型の液晶表示パネル及びその製造方法は３マスク工程で薄膜トランジスタ・アレイ基板を製造することができるようになるのでその薄膜トランジスタ・アレイ基板の構造及び工程を単純化して製造原価を節減することができると共に製造数率を向上させることができるようになる。
【発明を実施するための最良の形態】
【００６６】
［実施例］
以下、本発明の好ましい実施例を図４乃至図４５を参照して詳細に説明する。
【００６７】
図４は本発明の第１実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図であり、図５は図４に示された線”ＩＩ１−ＩＩ１′”、”ＩＩ２−ＩＩ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【００６８】
図４及び図５に示された液晶表示パネルの薄膜トランジスタ・アレイ基板は下部基板（１０１）の上にゲート絶縁パターン（１１２）を間に置いて交差して形成されたゲート・ライン（１０２）及びデータ・ライン（１０４）と、その交差部毎に形成された薄膜トランジスタ（１３０）と、その交差構造で設けられた画素領域に水平電解を形成するように形成された画素電極（１２２）及び共通電極（１８４）と、共通電極（１８４）と接続された共通ライン（１８６）とを具備する。また、薄膜トランジスタ・アレイ基板はストレージ電極（１２８）とゲート・ライン（１０２）の重畳部に形成されたストレージ・キャパシティ（１４０）と、ゲート・ライン（１０２）で延長されたゲート・パッド（１５０）と、データ・ライン（１０４）で延長されたにデータ・パッド部（１６０）と、共通ライン（１８６）で延長された共通パッド（１８０）とを更に具備する。
【００６９】
ゲート信号を供給するゲート。ライン（１０２）と画素信号を供給するデータ・ライン（１０４）は交差構造で形成されて画素領域を定義する。
【００７０】
液晶駆動のための基準電圧を供給する共通ライン（１８６）はゲート・ライン（１０２）と並んで形成される。
【００７１】
薄膜トランジスタ（１３０）はゲート・ライン（１０２）のゲート信号に応答してデータ・ライン（１０４）の画素信号が画素電極（１２２）に充電されて維持されるようにする。このために、薄膜トランジスタ（１３０）はゲート・ライン（１０２）に接続されたゲート電極（１０６）と、データ・ライン（１０４）に接続されたソース電極（１０８）と、画素電極（１２２）と接続されたドレイン電極（１１０）とを具備する。
【００７２】
また、薄膜トランジスタ（１３０）はゲート電極（１０６）とゲート絶縁膜（１１２）を間に置いて重畳されながらソース電極（１０８）とドレイン電極（１１０）の間にチャンネルを形成する活性層（１１４）とを更に具備する。そして、活性層（１１４）はストレージ電極（１２８）とも重畳に形成される。このような活性層（１１４）の上にはドレイン電極（１１０）及びストレージ電極（１２８）とオーミック接触のためのオーミック接触層（１１６）が更に形成される。
【００７３】
画素電極（１２２）は薄膜トランジスタ（１３０）のドレイン電極（１１０）及びストレージ電極（１２８）と接触ホール（１３２）を通して接続されて画素領域に形成される。特に、画素電極（１２２）はドレイン電極（１１０）で隣接したゲート・ライン（１０２）と並んで延長された水平部（１２２ａ）と、水平部（１２２ａ）で垂直方向に伸張されたフィンガー部（２２ｂ）とを具備する。このような画素電極（１２２）は透明導電膜（１７０）、その透明導電膜（１７０）の上に形成されたゲート金属膜（１７２）で形成される。ここで、接触ホール（１３２）はゲート絶縁パターン（１１２）、活性層（１１４）及びオーミック接触層（１１６）を貫通して画素電極（１２２）を露出させる。
【００７４】
共通電極（１８４）は共通ライン（１８６）と接続されて画素領域に形成される。このような共通電極（１８４）及び共通ライン（１８６）は画素電極（１２２）と同一に透明導電膜（１７０）、その透明導電膜（１７０）の上に形成されたゲート金属膜（１７２）で形成される。
【００７５】
これにつれて、薄膜トランジスタ（１３０）を通して画素信号が供給された画素電極（１２２）と共通ライン（１８６）を通して基準電圧が供給された共通電極（１８４）の間には水平電界が形成される。特に、画素電極（１２２）のフィンガー部（１２２ｂ）と共通電極（１８４）の間には水平電界が形成される。このような水平電界によって薄膜トランジスタ・アレイ基板とカラーフィルター・アレイ基板の間で水平方向に配列された液晶分子などが誘電異方性により、回転するようになる。そして、液晶分子などの回転程度につれて画素領域を透過する光の透過率が異なってくるようになることで画像を具現するようになる。
【００７６】
ストレージ・キャパシティ（１４０）はゲート・ライン（１０２）と、そのゲート・ライン（１０２）とゲート絶縁膜（１１２）、活性層（１１４）そしてオーミック接触層（１１６）を間に置いて重畳されてドレイン電極（１０８）と一体化されたストレージ電極（１２８）で構成される。このようなストレージ・キャパシティ（１４０）は画素電極（１２２）に充電された画素信号が次の画素信号が充電される際にまで安定的に維持されるようになる。
【００７７】
ゲート・パッド（１５０）はゲート・ドライバ（図示しない）と接続されてゲート・ドライバで生成されたゲート信号をゲートリンク（１５２）を通してゲート・ライン（１０２）に供給する。このようなゲート・パッド（１５０）はゲート・ライン（１０２）と接続されたゲートリンク（１５２）から伸張された透明導電膜（１７０）が少なくとも一部の露出された構造で形成される。
【００７８】
データパッド（１６０）はデータ・ドライバ（図示しない）と接続されてデータ・ドライバで生成されたデータ信号をデータリンク（１６８）を通してデータライン（１０４）に供給する。このようなデータパッド（１６０）はデータライン（１０４）と接続されたデータリンク（１６８）から伸張された透明導電膜（１７０）が少なくとも一部露出された構造で形成される。ここで、データリンク（１６８）は透明導電膜（１７０）とその透明導電膜（１７０）の上に形成されたゲート金属層（１７２）とになされたデータリンク下部電極（１６２）と；データリンク下部電極（１６２）及びデータ・ライン（１０４）と接続されたデータリンク上部電極（１６６）とになされる。
【００７９】
共通パッド（１８０）は外部の基準電圧源（図示しない）から生成された基準電圧を共通リンク（１８２）を通して共通ライン（１８６）に供給する。このような共通パッド（１８０）は共通ライン（１８６）と接続された共通リンク（１８２）から伸張された透明導電膜（１７０）が少なくとも一部露出される構造で形成される。
【００８０】
一方、画素電極（１２２）、ゲート電極（１０６）、ゲート・ライン（１０２）、ゲートリンク（１５２）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）及び共通リンク（１８２）は透明導電膜（１７０）、その透明導電膜（１７０）と重畳に形成されるゲート金属層（１７２）で形成される。また、ゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）はゲート金属層（１７２）が一部除去された透明導電膜（１７０）で形成される。
【００８１】
このように、本発明の第１実施例による薄膜トランジスタ・アレイ基板はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）は耐蝕性の強い透明導電膜（１７０）が露出されるように形成されるので腐蝕に対する信頼性を確保することができる。
【００８２】
図６ａ及び図６ｂは本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【００８３】
図６ａ及び図６ｂを参照すると、第１マスク工程に下部基板（１０１）の上に画素電極（１２２）、ゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）及び共通パッド（１８０）を含む第１導電パターン群が形成される。
【００８４】
これのために、下部基板（１０１）の上にスパッタリング方法などの蒸着方法を通して透明導電膜（１７０）とゲート金属膜（１７２）が順次に形成される。ここで、透明導電膜（１７０）はインジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）またはインジウム錫亜鉛酸化物（ＩＴＺＯ）などのような透明導電性物質が利用されて、ゲート金属膜（１７２）はアルミニウム／ネオジム（ＡｌＮｄ）を含むアルミニウム（Ａｌ）系金属、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）などのような金属が利用される。続いて、透明導電膜（１７０）とゲート金属層（１７２）が第１マスクを利用した利用したフォトリソグラフィ工程と蝕刻工程によってパターニングされることで２層構造のゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）、共通パッド（１８０）及び画素電極（１２２）を含む第１導電パターン群が形成される。
【００８５】
図７ａ及び図７ｂは本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【００８６】
図７ａ及び図７ｂを参照すると、第２マスク工程で第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁膜（１１２）と、活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。ここで、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）及び画素電極（１２２）が露出されるように形成される。このような第２マスク工程を図８ａ乃至８ｃを結び付けて詳細に説明する。
【００８７】
先に、第１導電パターン群が形成された下部基板（１０１）の上にＰＥＣＶＥ、スパッタリングなどの蒸着方法を通して示されたところのようにゲート絶縁膜（１１１）と第１及び第２半導体層（１１３，１１５）が順次形成される。ここで、ゲート絶縁膜（１１１）の材料としては酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用されて、第１半導体層（１１３）は不純物がドーピングされた非晶質シリコンが利用されて、第２半導体層（１１５）はＮ型またはＰ型の不純物がドーピングされた非晶質シリコンが利用される。
【００８８】
続いて、第２半導体層（１１５）の上にフォトレジスト膜（３０６）が全面形成された後、下部基板（１０１）の上部に第２マスク（３００）が整列される。第２マスク（３００）は透明な材質であるマスク基板（３０２）と、マスク基板（３０２）の遮断領域（Ｓ２）に形成された遮断部（３０４）とを具備する。ここで、マスク基板（３０２）が露出された領域は露光領域（Ｓ１）になる。このような第２マスク（３００）を利用したフォトレジスト膜を露光及び現像することで図８ｂに示されたように第１マスク（３００）の遮断部（３０４）と対応して遮断領域（Ｓ２）にフォトレジスト・パターン（３０８）が形成される。このようなフォトレジスト・パターン（３０８）を利用した蝕刻工程に第１及び第２半導体パターン（１１３，１１５）とゲート絶縁膜（１１１）がパターニングされることで図８ｃに示されたように接触ホール（１３２）を有するゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。この際、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）が露出されるように形成される。また、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）を貫通する接触ホール（１３２）は画素電極（１２２）を一部露出させる。
【００８９】
図９ａ及び図９ｂを参照すると、第３マスク工程でゲート絶縁膜（１１２）と半導体パターン（１１４，１１６）が形成された下部基板（１０１）の上に、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）、データリンク上部電極（１６６）を含む第２導電パターン群が形成される。そして、データ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。このような第３マスク工程を図１０ａ乃至図１０ｅを参照して詳細にすると次のようである。
【００９０】
図１０ａに示されたところのように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（１０９）とフォトレジスト膜（３７８）が順次に形成される。ここで、データ金属層（１０９）はモリブデン（Ｍｏ）、銅（Ｃｕ）などのような金属とになされる。
【００９１】
次いで、部分露光マスクである第３マスク（３１０）が下部基板（１０１）の上部に整列される。第３マスク（３１０）は透明な材質であるマスク基板（３１２）と、マスク基板（３１２）の遮断領域（Ｓ２）に形成された遮断部（３１４）と、マスク基板（３１２）の部分露光領域（Ｓ３）に形成された回折露光部（３１６）（または反透過部）とを具備する。ここで、マスク基板（３１２）の露出された領域は露光領域（Ｓ１）になる。このような第３マスク（３１０）を利用したフォトレジスト膜（３１８）を露光した後、現像することで図１０ｂに示されたように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３２０）が形成される。即ち、部分露光領域（Ｓ３）に形成されたフォトレジスト・パターン（３２０）は遮断領域（Ｓ２）で形成されたフォトレジスト・パターン（３２０）より低い高さを有するようになる。
【００９２】
このようなフォトレジスト・パターン（３２０）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、データ・ライン（１０４）と接続されたソース電極（１０８）とドレイン電極（１１０）、データ・ライン（１０４）と異なる一側に接続されたデータ・リンク上部電極（１６６）を含む第２導電パターン群が形成されて、第２導電パターン群の下部に形成されたゲート金属膜（１７２）がゲート絶縁パターン（１１２）をマスクで除去されることでデータ・パッド（１６０）、ゲート・パッド（１５０）、共通パッド（１８０）に含まれた透明導電膜（１７０）が露出される。
【００９３】
そして、フォトレジスト・パターン（３２０）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。特に、ゲート・ライン（１０２）と共通ライン（１８６）の間に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。これは活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンによるセル間の段落を防止するためである。
【００９４】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に第２高さを有するフォとレジスト・パターン（３２０）は図１０ｃに示されたところのように除去されて、遮断領域（Ｓ２）に第１高さを有するフォトレジスト・パターン（３２０）は高さが低くなった状態になる。このようなフォトレジスト・パターン（３２０）を利用した蝕刻工程で 部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているフォトレジスト・パターン（３２０）は図１０ｄに示されたところのようにストリップ工程で除去される。
【００９５】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図１０ｅに示されたように保護膜（１１８）が形成される。保護膜（１１８）としてはゲート絶縁パターン（１１２）のような無機絶縁物質か、誘電常数が小さいアクリル系有機化合物、ＢＣＢまたはＰＦＣＢなどのような有機絶縁物質が利用される。
【００９６】
図１１は本発明の第２実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図１２は図１１に示された線”ＩＩＩ１−ＩＩＩ１′”、”ＩＩＩ２−ＩＩＩ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【００９７】
図１１及び図１２に示された液晶表示パネルの薄膜トランジスタ・アレイ基板は図４及び図５に示された薄膜トランジスタ・アレイ基板と比較して画素領域に形成されない画素電極（１２２）と共通電極（１８４）を透明導電膜（１７０）に形成することを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【００９８】
画素電極（１２２）は薄膜トランジスタ（１３０）のドレイン電極（１１０）と、そのドレイン電極（１１０）と一体化になったストレージ電極（１２８）と接触ホール（１３２）を通して接続されて画素領域に形成される。特に、画素電極（１２２）はドレイン電極（１１０）で隣接したゲート・ライン（１０２）と並んで延長された水平部（１２２ａ）と、水平部（１２２ａ）で垂直方向に伸張されたフィンガー部（１２２ｂ）とを具備する。このような画素電極（１２２）はドレイン電極（１１０）と重畳される水平部を除いた残りの領域で透明導電膜（１７０）で形成される。そして、画素電極（１２２）はドレイン電極（１１０）と重畳される領域で透明導電膜（１７０）、その透明導電膜（１７０）の上に形成されたゲート金属膜（１７２）で形成される。ここで、接触ホール（１３２）はゲート絶縁パターン（１１２）、活性層（１１４）及びオーミック接触層（１１６）を貫通して画素電極（１２２）を露出させる。
【００９９】
共通電極（１８４）は共通ライン（１８６）と接続されて画素領域に形成される。このような共通電極（１８４）は共通ライン（１８６）で伸張された透明導電膜（１７０）で形成される。
【０１００】
画素電極（１２２）と同一平面の上に同時に形成される共通パッド（１８０）、ゲート・パッド（１５０）及びデータ・パッド（１６０）は耐蝕性の強い透明導電膜（１７０）が露出されるように形成される。
【０１０１】
図１３ａ乃至図１３bは本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を表す断面図である。
【０１０２】
図１３ａに示されたように第１マスク工程に下部基板（１０１）の上に透明導電膜（１７０）とゲート金属膜（１７２）とになったゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）、共通パッド（１８０）及び画素電極（１２２）を含む第１導電パターン群が形成される。
【０１０３】
図１３ｂに示されたように第２マスク工程に第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。ここで、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）が露出されるように形成される。また、ゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）を貫通する接触ホール（１３２）は画素電極（１２２）を一部露出させる。このような第２マスク工程を図１４ａ乃至図１４ｃを結び付けて詳細に説明する。
【０１０４】
先に、第１導電パターン群が形成された下部基板（１０１）の上に図１４ａに示されたようにゲート絶縁膜（１１１）と第１および第２半導体層（１１３，１１５）が順次形成される。第２半導体層（１１５）の上にフォトレジスト膜（３７２）が全面形成された後、下部基板（１０１）の上部に露光領域（Ｓ１）と遮断領域（Ｓ２）を定義する第２マスク（２７０）が整列される。このような第２マスク（３７０）を利用したフォトレジスト膜を露光及び現像することで図１４ｂに示されたところのようにフォトレジスト・パターン（３７２）が形成される。このようなフォトレジスト・パターン（３７２）を利用した蝕刻工程に第１及び第２半導体パターン（１１３，１１５）とゲート絶縁膜（１１１）がパターニングされることで図１４ｃに示されたように接触ホール（１３２）を有するゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。
【０１０５】
図１４ｃに示されたように第３マスク工程でゲート絶縁膜（１１２）と半導体パターン（１１４，１１６）が形成された下部基板（１０１）の上に、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）、データリンク上部電極（１６６）を含む第２導電パターン群が形成される。そして、データ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）、画素電極（１２２）及び共通電極（１８４）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。このような第３マスク工程を図１５ａ乃至図１５ｅを参照して詳細にすると次のようである。
【０１０６】
図１５ａに示されたように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（１０９）とフォトレジスト膜（２７８）が順次形成される。次いで、露光領域（Ｓ１）、遮断領域（Ｓ２）及び部分露光領域（Ｓ３）を定義する部分露光マスクである第３マスク（３２２）が下部基板（１０１）の上部に整列される。このような第３マスク（３２２）を利用したフォトレジスト膜（３２４）を露光した後、現像することで図１５ｂに示されたように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３２６）が形成される。
【０１０７】
このようなフォトレジスト・パターン（３２６）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）及びデータ・リンク上部電極（１６６）を含む第２導電パターン群が形成される。そして、第２導電パターン群とゲート絶縁膜（１１２）をマスクでゲート金属膜（１７２）が除去されることでデータ・パッド（１６０）、ゲート・パッド（１５０）、共通パッド（１８０）、画素電極（１２２）及び共通電極（１８４）に含まれた透明導電膜（１７０）が露出される。
【０１０８】
そして、フォトレジスト・パターン（３２６）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。
【０１０９】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位置するフォトレジスト・パターン（３２６）は図１５ｃに示されたところのように除去されて、差段領域（Ｓ２）に位置するフォトレジスト・パターン（３２６）は最初の高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（３２６）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているレジスタフォトー・パターン（３２６）は図１５ｄに示されたところのようにストリップ工程で除去される。
【０１１０】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図１５ｅに示されたように保護膜（１１８）が形成される。
【０１１１】
図１６は本発明の第３実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図であり、図１７は図１６で線”ＩＶ１−ＩＶ１′”、”ＩＶ２−ＩＶ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１１２】
図１６及び図１７に示された液晶表示パネルの薄膜トランジスタ・アレイ基板は図４及び図５に示された薄膜トランジスタ・アレイ基板と比較して共通電極をデータ金属に形成することを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１１３】
共通電極（１８４）は共通ライン（１８６）と接続されて画素領域に形成される。特に、共通電極（１８４）は共通ライン（１８６）と第２接触ホール（１３４）を通して接続される水平部（１８４ａ）と、水平部（１８４ａ）で垂直方向に伸張された共通フィンガー部（１８４ｂ）とを具備する。このような共通電極（１８４）はデータ・ライン（１０４）と同一のモリブデン（Ｍｏ）、銅（Ｃｕ）などのデータ金属で形成される。ここで、第２接触ホール（１３４）はゲート絶縁パターン（１１２）、活性層（１１４）及びオーミック接触層（１１６）を貫通して共通ライン（１８６）を露出させる。
【０１１４】
これにつれて、薄膜トランジスタ（１３０）を通して画素信号が供給された画素電極（１２２）と共通ライン（１８６）を通して基準電圧が供給された共通電極（１８４）の間には水平電界が形成される。特に、画素電極（１２２）の画素フィンガー部（１２２ｂ）と共通電極（１８４）の共通フィンガー部（１８４ｂ）間には水平電界が形成される。このような水平電界によって下部アレイ基板と上部アレイ基板の間で水平方向に配列された液晶分子などが誘電異方性により、回転するようになる。そして、液晶分子などの回転程度につれて画素領域を透過する光の透過率が異なってくるようになることで画像を具現するようになる。
【０１１５】
一方、画素電極（１２２）、ゲート電極（１０６）、ゲート・ライン（１０２）、ゲートリンク（１５２）、データリンク下部電極（１６２）、共通ライン（１８６）及び共通リンク（１８２）は透明導電膜（１７０）、その透明導電膜（１７０）と重畳に形成されるゲート金属層（１７２）で形成される。また、ゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）はゲート金属層（１７２）が一部除去された透明導電膜（１７０）で形成される。
【０１１６】
このように、本発明の第３実施例による薄膜トランジスタ・アレイ基板はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）は耐蝕性の強い 透明導電膜（１７０）が露出されるように形成されるので腐蝕に対する信頼性を確保することができる。
【０１１７】
図１８ａ及び図22eを結び付けて本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法を説明する。
【０１１８】
図１８ａ及び図１８ｂに示されたように第１マスク工程に下部基板（１０１）の上に透明導電膜（１７０）とゲート金属膜（１７２）とになったゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）、共通パッド（１８０）及び画素電極（１２２）を含む第１導電パターン群が形成される。
【０１１９】
図１９ａ及び図１９ｂを参照すると、第２マスク工程に第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンと；ゲート絶縁パターン（１１２）及び半導体パターンを貫通する第１及び第２接触ホール（１３２、１３４）が形成される。このような第２マスク工程を図２０ａ乃至図２０ｃを結び付けて詳細に説明する。
【０１２０】
先に、第１導電パターン群が形成された下部基板（１０１）の上に図２０ａに示されたようにゲート絶縁膜（１１１）と第１および第２半導体層（１１３，１１５）が順次形成される。この第２半導体層（１１５）の上にフォトレジスト膜（３２８）が全面形成された後、下部基板（１０１）の上部に遮断領域（Ｓ２）と露光領域（Ｓ１）を定義する第２マスク（３３０）が整列される。このような第２マスク（３３０）を利用したフォトレジスト膜を露光及び現像することで図２０ｂに示されたように遮断領域（Ｓ２）にフォトレジスト・パターン（３３２）が形成される。このようなフォトレジスト・パターン（３３２）を利用した蝕刻工程に第１及び第２半導体パターン（１１３，１１５）とゲート絶縁膜（１１１）がパターニングされることで図２０ｃに示されたように第１及び第２接触ホール（１３２，１３４）を有するゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。この際、ゲート絶縁パターン（１１２）は半導体パターン（１１４，１１６）はゲート・パッド（１５０）、データ・パッド（１６０）、共通パッド（１８０）が露出されるように形成される。また、第１及び第２接触ホール（１３２，１３４）のそれぞれは画素電極（１２２）と共通ライン（１８６）を一部露出させる。
【０１２１】
図２１ａ及び２１ｂに示されたように第３マスク工程でゲート絶縁膜（１１２）と半導体パターン（１１４，１１６）が形成された下部基板（１０１）の上に、共通電極（１８４）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）、データリンク上部電極（１６６）を含む第２導電パターン群が形成される。そして、データ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。このような第３マスク工程を図２２ａ乃至図２２ｅを参照して詳細にすると次のようである。
【０１２２】
図２２ａに示されたように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（１０９）とフォトレジスト膜（３３６）が順次形成される。その次、露光領域（Ｓ１）、遮断領域（Ｓ２）及び部分露光領域（Ｓ３）を定義する部分露光マスクである第３マスク（３３４）が下部基板（１０１）の上部に整列される。このような第３マスク（３３４）を利用したフォトレジスト膜（３３６）を露光した後、現像することで図２２ｂに示されたように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３３８）が形成される。即ち、部分露光領域（Ｓ３）で形成されたフォトレジスト・パターン（３３８）は遮断領域（Ｓ２）で形成されたフォトレジスト・パターン（３６０）より低い高さを有するようになる。
【０１２３】
このようなフォトレジスト・パターン（３３８）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされる。これにつれて、共通電極（１８４）、ストレージ電極（１２８）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、データ・リンク上部電極（１６６）を含む第２導電パターン群が形成される。そして、第２導電パターン群の下部に形成されたゲート金属膜（１７２）がゲート絶縁パターン（１１２）と第２導電パターン群をマスクで除去される。
【０１２４】
そして、フォトレジスト・パターン（３３８）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。特に、第ｉゲート・ライン（１０２）とｉ＋１共通ライン（１８６）の間の活性層（１１４）及びオーミック接触層（１１６）が除去される。
【０１２５】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位置するフォトレジスト・パターン（３３８）は図２２ｃに示されたように除去されて、差段領域（Ｓ２）に位置するフォトレジスト・パターン（３３８）は最初の高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（３３８）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているレジスタフォトー・パターン（３３８）は図２２ｄに示されたところのようにストリップ工程で除去される。
【０１２６】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図２２ｅに示されたところのように保護膜（１１８）が形成される。
【０１２７】
図２３は本発明の第４実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図２４は図２３で線”Ｖ１−Ｖ１′”、”Ｖ２−Ｖ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１２８】
図２３及び図２４を参照すると、図１６及び図１７に示された薄膜トランジスタ・アレイ基板と比較して画素領域に形成されない画素電極（１２２）を透明導電膜に形成される除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１２９】
画素電極（１２２）は薄膜トランジスタ（１３０）のドレイン電極（１１０）及びストレージ電極（１２８）と第１接触ホール（１３２）を通して接続されて画素領域に形成される。特に、画素電極（１２２）はドレイン電極（１１０）で隣接したゲート・ライン（１０２）と並んで延長された画素水平部（１２２ａ）と、画素水平部（１２２ａ）で垂直方向に伸張された画素フィンガー部（１２２ｂ）とを具備する。このような画素電極（１２２）は画素領域に形成された透明導電膜（１７０）、その透明導電膜（１７０）の上に形成されたドレイン電極（１１０）と重畳される領域に形成されたゲート金属膜（１７２）で形成される。ここで、第１接触ホール（１３２）はゲート絶縁パターン（１１２）、活性層（１１４）及びオーミック接触層（１１６）を貫通して画素電極（１２２）を露出させる。
【０１３０】
画素電極（１２２）と同一平面の上に同時に形成される共通パッド（１８０）、ゲート・パッド（１５０）及びデータ・パッド（１６０）は耐蝕性の強い透明導電膜（１７０）が露出されるように形成される。
【０１３１】
一方、本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法を見ると次のようである。
【０１３２】
第１マスク工程に図２５ａ及び図２５ｂに示されたところのように下部基板（１０１）の上にゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）、共通パッド（１８０）及び画素電極（１２２）を含む第１導電パターン群と；ゲート金属膜（１７２）を含む画素電極（１２２）が形成される。
【０１３３】
第２マスク工程にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。この際、ゲート絶縁パターン（１１２）と半導体パターン（１１４，２１６）は画素電極（１２２）、ゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）が露出されるように形成される。また、第１接触ホール（１３２）はゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）を貫通して画素電極（１２２）を露出させ、第２接触ホール（１３４）はゲート絶縁パターン（１１２）と半導体パターン（１１４，１１６）を貫通して共通ライン（１８６）を一部露出させる。
【０１３４】
第３マスク工程でゲート絶縁膜（１１２）と半導体パターン（１１４，１１６）が形成された下部基板（１０１）の上に第２導電パターン群が形成される。このような第３マスク工程を図２５ａ乃至図２５ｅを参照して詳細にすると次のようである。
【０１３５】
図２５ａに示されたように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（２０９）とフォトレジスト膜（３４２）が順次形成される。次いで、露光領域（Ｓ１）、遮断領域（Ｓ２）及び部分露光領域（Ｓ３）を定義する部分露光マスクである第３マスク（３４０）が下部基板（１０１）の上部に整列される。このような第３マスク（３４０）を利用したフォトレジスト膜（３４２）を露光した後、現像することで図２５ｂに示されたように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３４４）が形成される。
【０１３６】
このようなフォトレジスト・パターン（３４４）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、共通電極（１８４）、データ・リンク上部電極（１６６）を含む第２導電パターン群が形成されて、ゲート金属膜（１７２）がゲート絶縁パターン（１１２）と第２導電パターン群をマスクで除去されることで画素電極（１２２）、データ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）に含まれた透明導電膜（１７０）が露出される。
【０１３７】
そして、フォトレジスト・パターン（３４４）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。
【０１３８】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位置するフォトレジスト・パターン（３３８）は図２５ｃに示されたところのように除去されて、差段領域（Ｓ２）に位置するフォトレジスト・パターン（３４４）は最初の高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（３４４）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているレジスタフォトー・パターン（３４４）は図２５ｄに示されたところのようにストリップ工程で除去される。
【０１３９】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図２５ｅに示されたところのように保護膜（１１８）が形成される。
【０１４０】
図２６は本発明の第５実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図であり、図２７は図２６で線”ＶＩ１−ＶＩ１′”、”ＶＩ２−ＶＩ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１４１】
図２６及び図２７に示された薄膜トランジスタ・アレイ基板は図１１及び図１２に示された薄膜トランジスタ・アレイ基板と比較して画素電極をデータ金属に形成することを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１４２】
画素電極（１２２）は薄膜トランジスタ（１３０）のドレイン電極（１１０）と一体化されると共にストレージ電極（１２８）と一体化されて画素領域に形成される。特に、画素電極（１２２）はドレイン電極（１１０）で隣接したゲート・ライン（１０２）と並んで延長された 水平部（１２２ａ）と、水平部（１２２ａ）で垂直方向に伸張されたフィンガー部（１２２ｂ）とを具備する。このような画素電極（１２２）はデータ・ライン（１０４）と同一にデータ金属で形成される。この際、データ金属はモリブデン（Ｍｏ）、銅（Ｃｕ）などの金属が形成される。
【０１４３】
このように、本発明の第５実施例による薄膜トランジスタ・アレイ基板はゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）は耐蝕性の強い 透明導電膜（１７０）が露出されるように形成されるので腐蝕に対する信頼性を確保することができる。
【０１４４】
図２８ａ及び図３２ｅは本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法を表す平面図及び断面図である。
【０１４５】
図２８ａ及び図２８ｂに示されたように第１マスク工程に下部基板（１０１）の上に透明導電膜（１７０）とゲート金属膜（１７２）とになったゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）及び共通パッド（１８０）を含む第１導電パターン群が形成される。
【０１４６】
図２９ａ及び図２９ｂに示されたところのように第２マスク工程に第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。このような第２マスク工程を図３０ａ乃至図３０ｃを結び付けて詳細に説明する。
【０１４７】
先に、第１導電パターン群が形成された下部基板（１０１）の上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通して図３０ａに示されたようにゲート絶縁膜（１１１）と第１及び第２半導体層（１１３，１１５）が順次に形成される。続いて、第２半導体層（１１５）の上にフォトレジスト膜（３４６）が全面形成された後、下部基板（１０１）の上部に 露光領域（Ｓ１）と遮断領域（Ｓ２） を定義する第２マスク（３４８）が整列される。このような第２マスク（３００）を利用したフォトレジスト膜（３４６）を露光及び現像することで図３０ｂに示されたようにフォトレジスト・パターン（３５０）が形成される。このようなフォトレジスト・パターン（３５０）を利用した蝕刻工程に第１及び第２半導体パターン（１１３，１１５）とゲート絶縁膜（１１１）がパターニングされる。これにつれて、図３０ｃに示されたようにゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。この際、ゲート絶縁パターン（１１２）は半導体パターン（１１４，１１６）はゲート・パッド（１５０）、データ・パッド（１６０）、共通電極（１８４）及び共通パッド（１８０）を露出させる。
【０１４８】
図３１ａ及び３１ｂに示されたように第３マスク工程でゲート絶縁膜（１１２）と半導体パターンが形成された下部基板（１０１）の上に、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）、データリンク上部電極（１６６）及び画素電極（１２２）を含む第２導電パターン群が形成される。そして、データ・パッド（１６０）、ゲート・パッド（１５０）、共通パッド（１８０）及び共通電極（１８４）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。このような第３マスク工程を図３２ａ乃至図３２ｅを参照して詳細にすると次のようである。
【０１４９】
図３２ａに示されたように半導体パターンが形成された下部基板（１０１）の上にスパッタリングなどの蒸着方法をデータ金属層（１０９）とフォトレジスト膜（３５２）が順次に形成される。その次、露光領域（Ｓ１）、遮断領域（Ｓ２）及び部分露光領域（Ｓ３）を定義する部分露光マスクである第３マスク（３５４）が下部基板（１０１）の上部に整列される。このような第３マスク（３５４）を利用したフォトレジスト膜（３５２）を露光した後、現像することで図３２ｂに示されたところのように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３５６）が形成される。即ち、部分露光領域（Ｓ３）で形成されたフォトレジスト・パターン（３５６）は遮断領域（Ｓ２）で形成されたフォトレジスト・パターン（３５６）より低い高さを有するようになる。
【０１５０】
このようなフォトレジスト・パターン（３５６）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、画素電極（１２２）、データ・リンク上部電極（１６６）を含む第２導電パターン群が形成されて、第２導電パターン群の下部に形成されたゲート金属膜（１７２）がゲート絶縁パターン（１１２）と第２導電パターン群をマスクで除去されることでデータ・パッド（１６０）、ゲート・パッド（１５０）、共通パッド（１８０）及び共通電極（１８４）に含まれた透明導電膜（１７０）が露出される。
【０１５１】
そして、フォトレジスト・パターン（３５６）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。
【０１５２】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位
置するフォトレジスト・パターン（３５６）は図３２ｃに示されたように除去されて、差段領域（Ｓ２）に位置するフォトレジスト・パターン（３５６）は高さが低くなった状態になる。このようなフォトレジスト・パターン（３５６）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているレジスタフォトー・パターン（３５６）は図３２ｄに示されたところのようにストリップ工程で除去される。続いて、第２導電パターン群が形成された基板（１０１）の全面に図３２eに示されたところのように保護膜（１１８）が形成される。
【０１５３】
図３３は本発明の第６実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図３４は図３３で線”ＶＩＩ１−ＶＩＩ１′”、”ＶＩＩ２−ＶＩＩ２′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１５４】
図３３及び図３４に示された薄膜トランジスタ・アレイ基板は図２６及び図２７に示された薄膜トランジスタ・アレイ基板と比較して共通電極を透明導電膜、その透明導電膜の上に形成されたゲート金属膜で形成されることを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１５５】
共通電極（１８４）は共通ライン（１８６）と接続されて画素領域に形成される。特に、共通電極（１８４）は画素領域で画素電極（１２２）のフィンガー部（１２２ｂ）と並んで形成される。共通電極（１８４）は画素領域で透明導電膜（１７０）、その透明導電膜（１７０）の上に形成されたゲート金属膜（１７２）とになる。
【０１５６】
共通電極（１８４）は接続された共通ライン（１８６）で伸張された共通パッド（１８０）、共通ライン（１８６）と並んで形成されたゲート・ライン（１０２）で伸張されたゲート・パッド（１５０）及びゲート・ライン（１０２）と絶縁に交差するデータ・ライン（１０４）で伸張されたデータ・パッド（１６０）は耐蝕性の強い透明導電膜（１７０）が露出されるように形成される。
【０１５７】
このような本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法を見ると次のようである。
【０１５８】
第１マスク工程に図２８ａ及び図２８ｂに示されたところのように下部基板（１０１）の上に透明導電膜（１７０）及びゲート金属膜（１７２）とになったゲート・ライン（１０２）、ゲート電極（１０６）、ゲートリンク（１５２）、ゲート・パッド（１５０）、データ・パッド（１６０）、データリンク下部電極（１６２）、共通電極（１８４）、共通ライン（１８６）、共通リンク（１８２）及び共通パッド（１８０）を含む第１導電パターン群が形成される。
【０１５９】
第２マスク工程に第１導電パターン群が形成された下部基板（１０１）の上にゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。これを図３５ａ乃至図３５ｃを結び付けて詳細に説明する。
【０１６０】
先に、第１導電パターン群が形成された下部基板（１０１）の上にＰＥＣＶＤ、スパッタリングなどの蒸着方法を通して図３５ａに示されたようにゲート絶縁膜（１１１）と第１及び第２半導体層（１１３，１１５）が順次形成される。続いて、第２半導体層（１１５）の上にフォトレジスト膜（３５８）が全面形成された後、下部基板（１０１）の上部に 露光領域（Ｓ１）と遮断領域（Ｓ２） を定義する第２マスク（３６０）が整列される。このような第２マスク（３６０）を利用したフォトレジスト膜（３５８）を露光及び現像することで図３５ｂに示されたようにフォトレジスト・パターン（３６２）が形成される。このようなフォトレジスト・パターン（３６２）を利用した蝕刻工程に第１及び第２半導体パターン（１１３，１１５）とゲート絶縁膜（１１１）がパターニングされることで、図３５ｃに示されたようにゲート絶縁パターン（１１２）と；活性層（１１４）及びオーミック接触層（１１６）を含む半導体パターンが形成される。
【０１６１】
第３マスク工程でゲート絶縁膜（１１２）と半導体パターンが形成された下部基板（１０１）の上にデータ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、ストレージ電極（１２８）、データリンク上部電極（１６６）及び画素電極（１２２）を含む第２導電パターン群が形成される。そして、データ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）に含まれたゲート金属膜（１７２）が除去されて透明導電膜（１７０）が露出される。このような第３マスク工程を図３６ａ乃至図３６ｅを参照して詳細にすると次のようである。
【０１６２】
図３６ａに示されたように半導体パターンが形成された下部基板（１０１）の上にデータ金属層（１０９）とフォトレジスト膜（３６６）が順次形成される。次いで、露光領域（Ｓ１）、遮断領域（Ｓ２）及び部分露光領域（Ｓ３）を定義する部分露光マスクである第３マスク（３６４）が下部基板（１０１）の上部に整列される。このような第３マスク（３６４）を利用したフォトレジスト膜（３６６）を露光した後、現像することで図３６ｂに示されたように遮断領域（Ｓ２）と部分露光領域（Ｓ３）で段差を有するフォトレジスト・パターン（３６８）が形成される。このようなフォトレジスト・パターン（３６８）をマスクで利用した湿式蝕刻工程でデータ金属層（１０９）がパターニングされることでストレージ電極（１２８）、データ・ライン（１０４）、ソース電極（１０８）、ドレイン電極（１１０）、画素電極（１２２）、データ・リンク上部電極（１６６）を含む第２導電パターン群が形成されて、第２導電パターン群の下部に形成されたゲート金属膜（１７２）がゲート絶縁パターン（１１２）をマスクで除去されることでデータ・パッド（１６０）、ゲート・パッド（１５０）及び共通パッド（１８０）に含まれた透明導電膜（１７０）が露出される。
【０１６３】
そして、フォトレジスト・パターン（３６８）をマスクで利用した乾式蝕刻工程で活性層（１１４）及びオーミック接触層（１１６）は第２導電パターン群につれて形成される。この際、第２導電パターン群と重畳される活性層（１１４）及びオーミック接触層（１１６）を除いた残りの領域に位置する活性層（１１４）及びオーミック接触層（１１６）を除去するようになる。
【０１６４】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｓ３）に位置するフォトレジスト・パターン（３６８）は図３６ｃに示されたように除去されて、差段領域（Ｓ２）に位置するフォトレジスト・パターン（３６８）は最初の高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（３６８）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層（１１６）が除去されることでドレイン電極（１１０）とソース電極（１０８）が分離される。そして、第２導電パターン群の上に残っているレジスタフォトー・パターン（３６８）は図３６ｄに示されたところのようにストリップ工程で除去される。
【０１６５】
続いて、第２導電パターン群が形成された基板（１０１）の全面に図３６ｅに示されたように保護膜（１１８）が形成される。
【０１６６】
図３７は本発明の第７実施例による薄膜トランジスタ・アレイ基板を示した平面図であり、図３８は図３７で線”ＶＩＩＩ−ＶＩＩＩ′”、”ＩＸ−ＩＸ′”、”Ｘ−Ｘ′”、”ＸＩ−ＸＩ′”につれて切り取った薄膜トランジスタ・アレイ基板を表した断面図である。
【０１６７】
図３７及び図３８に示された本発明の第７実施例による薄膜トランジスタ・アレイ基板は図２６及び図２７に示された薄膜トランジスタ・アレイ基板と比較して第２導電パターン群と重畳される領域を除いたゲート・ラインおよび共通ラインの上で露出されるように形成された半導体パターンを除いては同一の構成要素とを具備する。これにつれて、同一の構成要素に対する詳細な説明は省略する。
【０１６８】
図３７及び図３８に示された本発明の第７実施例による薄膜トランジスタ・アレイ基板の半導体パターンは第１乃至第３半導体パターン（Ｅ１，Ｅ２，Ｅ３）とを具備する。
【０１６９】
第１半導体パターン（Ｅ１）はデータ・ライン（２２８）につれてその下部に形成されてデータ・ライン（１２８）のバッファ層の役割をするようになると共に薄膜トランジスタ（Ｔ）領域に形成されてソース及びドレイン電極（２２４，２２６）の間のチャンネルを形成する。第２半導体パターン（Ｅ２）はストレージキャパシティ（Ｃｓｔ）領域のゲート・ライン（２０４）の上で第１半導体パターン（Ｅ１）と離隔されるように形成されて、第３半導体パターン（Ｅ３）は共通ライン（２１０ａ）の上で第１半導体パターン（Ｅ１）と連結されるように形成される。
【０１７０】
また、本発明の第７実施例による薄膜トランジスタ・アレイ基板は共通パッド（図示しない）、ゲート・パッド（２０６）及びデータ・パッド（２０８）を耐蝕性の強い透明導電膜（Ａ１）が露出されるように形成される。
【０１７１】
このような本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法を見ると次のようである。
【０１７２】
第１マスク工程で図３９ａ及び図３９ｂに示されたように下部基板（１００）の上に透明導電膜（Ａ１）及びゲート金属膜（Ａ２）とになったゲート・ライン（２０４）、ゲート電極（２０２）、ゲート・パッド（２０６）、データ・パッド（２０８）、共通電極（２１０ｂ）、共通ライン（２１０ａ）及び共通パッド（図示しない）を含む第１導電パターン群が形成される。
【０１７３】
第２マスク工程で図４０ａ及び図４０ｂに示されたように第１導電パターン群が形成された下部基板（１００）の上にゲート絶縁パターン（２１２）と；活性層（２１４）及びオーミック接触層（２１６）を含む半導体パターンが形成される。また、共通電極（２１０ｂ）、共通パッド（図示しない）、ゲート・パッド（２０６）及びデータ・パッド（２０８）の透明導電膜が露出される。これを図４１ａ乃至図４１fを結び付けて詳細に説明する。
【０１７４】
先に、第１導電パターン群が形成された下部基板（１００）の上に図４１ａに示されたようにゲート絶縁膜（２１１）と第１及び第２半導体層（２１４，２１６）が順次形成される。続いて、第２半導体層（２１６）の上にフォトレジスト膜（２１８）が全面形成された後、下部基板（１００）の上部に図４１ｂに示されたように露光領域（Ｂ１）と遮断領域（Ｂ２）及び部分露光領域（Ｂ３）を定義する第２マスク（Ｍ）が整列される。遮断領域（Ｂ２）はゲート・ライン（２０４）、ゲート電極（２０２）、共通電極（２１０ｂ）と対応して、部分露光領域は後にゲート・ライン（２０４）の上で離隔される第１及び第２半導体パターン（Ｅ１，Ｅ２）の間の離隔領域（Ｄ）と対応する。このような第２マスク（Ｍ）を利用したフォトレジスト膜（２１８）を露光及び現像することで図４１ｃ及び図４２に示されたようにフォトレジスト・パターン（２２０）が形成される。露光領域（Ｂ１）と対応されるフォトレジスト・パターン（２２０）は完全に除去されて、遮断領域（Ｂ２）と対応されるフォトレジスト・パターン（２２０）は最初の塗布の高さを有して、部分露光領域（Ｂ２）と対応されるフォトレジスト・パターン（２２０）は遮断領域（Ｂ２）のフォトレジスト・パターン（２２０）より低い高さを有するようになる。このようなフォトレジスト・パターンはゲート・ライン（２０４）及び共通ライン（２１０ａ）と重畳される領域の上に形成される第１及び第２フォトレジスト・パターン（２２０ａ、２２０ｂ）と、第１及び第２フォトレジスト・パターン（２２０ａ、２２０ｂ）と交差になる第３フォトレジスト・パターン（２２０ｃ）を含む。ここで、第１フォトレジスト・パターン（２２０ａ）はゲート・ライン（２０４）の上でＤ領域によって段差に形成される。このようなフォトレジスト・パターン（２２０ａ）を利用した蝕刻工程に第１及び第２半導体パターン（２１４，２１６）とゲート絶縁膜（２１２）が図４１ｄに示されたようにパターニングされることで第１及び第３半導体パターン（Ｅ１、Ｅ２、Ｅ３）が形成される。このゲート絶縁パターン（２１２）と 第１及び第３半導体パターン（Ｅ１、Ｅ２、Ｅ３）によりゲート・パッド（２０６）、データ・パッド（２０８）、共通パッド（図示しない）及び共通電極（２１０ｂ）を露出される。この露出されたゲート・パッド（２０６）、データ・パッド（２０８）、共通パッド（図示しない）及び共通電極（２１０ｂ）に含まれたゲート金属膜（Ａ２）は図４１ｅに示されたように蝕刻工程により除去されてこれらの透明導電膜（Ａ）が露出される。
【０１７５】
続いて、酸素（Ｏ２）プラズマを利用したアッシング工程で部分露光領域（Ｂ３）に位置するフォトレジスト・パターン（２２０）は除去されて、差段領域（Ｂ２）に位置するフォトレジスト・パターン（２２０）は最初の高さより高さが低くなった状態になる。このようなフォトレジスト・パターン（２２０）を利用した蝕刻工程で部分露光領域（Ｓ３）、即ち、第１及び第２半導体パターン（２１４，２１６）が除去されることで図４１ｆに示されたように第１及び第２半導体パターン（Ｅ１，Ｅ２）が分離される。そして、第１及び第３半導体パターン（Ｅ１、Ｅ２、Ｅ３）の上に残っていたレジスタフォトー・パターン（２２０）はストリップ工程で除去される。
【０１７６】
第３マスク工程でゲート絶縁膜（２１２）と 第１及び第３半導体パターン（Ｅ１、Ｅ２、Ｅ３）が形成された下部基板（１００）の上に図４３ａ及び図４３ｂに示されたようにデータ・ライン（２２８）、ソース電極（２２４）、ドレイン電極（２２６）及び画素電極（２３０）を含む第２導電パターン群が形成されて、その第２導電パターン群を覆うように保護膜（２３２）が形成される。第２導電パターン群の中の画素電極（２３０）はドレイン電極（２２６）で伸張されてストレージキャパシティの上部電極の役割をする水平部（２３０ａ）と、その水平部（２３０ａ）で垂直に伸張されて共通電極（２１０ｂ）と水平電界をなす垂直部（２３０ｂ）を含む。
【０１７７】
これを詳細に説明すると、半導体パターンが形成された下部基板（１００）の上にデータ金属層（１０９）を蒸着した後、第３マスクを利用したフォトリソグラフィ工程と蝕刻工程によってデータ金属層がパターニングされることで第２導電パターン群が形成される。第２導電パターン群の中のソース及びドレイン電極（２２４，２２６）をマスクでソース及びドレイン電極（２２４，２２６）の間のオーミック接触層（ＯＬ）を除去して活性層（ＡＬ）を露出させる。
【０１７８】
続いて、第２導電パターン群が形成された基板（１００）の全面に保護膜（２３２）が形成される。
【０１７９】
図４４は本発明の第１乃至第７実施例による薄膜トランジスタ・アレイ基板を含む液晶表示パネルを表す断面図である。ここでは本発明の第１実施例による薄膜トランジスタ・アレイ基板を例として説明する。
【０１８０】
図４４に示された液晶表示パネルは実材（３８０）により、合着されたカラーフィルター・アレイ基板（３９０）と薄膜トランジスタ・アレイ基板（３９２）とを具備する。
【０１８１】
カラーフィルター・アレイ基板（３９０）はブラックマトリックス、カラーフィルター及び共通電極を含むカラーフィルター・アレイ（３９６）が上部基板（３９４）の上に形成されている。
【０１８２】
薄膜トランジスタ・アレイ基板（３９２）はカラーフィルター・アレイ基板（３９０）と重畳される領域が保護膜（３３０）によって保護されて、カラーフィルター・アレイ基板（３９０）と非重畳されるパッド領域のゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）の中の少なくともいずれか一つに含まれた透明導電膜（１７０）が露出されるように形成される。
【０１８３】
このような液晶表示パネルの製造方法を見ると、先にカラーフィルター・アレイ基板（３９０）と薄膜トランジスタ・アレイ基板（３９２）を別途で形成した後、実材（３８０）で合着する。その後、カラーフィルター・アレイ基板（３９０）をマスクで利用したパッドオープン工程によって薄膜トランジスタ・アレイ基板（３９２）の保護膜（１１８）がパターニングされてパッド領域のゲート・パッド（１５０）、データ・パッド（１６０）及び共通パッド（１８０）の中のいずれか一つに含まれた透明導電膜（１７０）が露出される。
【０１８４】
一方、パッドオープン工程は大気圧プラズマ発生部または上圧プラズマ発生部によって生成されたプラズマを利用してカラーフィルター・アレイ基板（３９０）によって露出されたそれぞれのパッドを順次にスキャニングするか、パッド単位別に一括的にスキャニングしてゲート・パッド（１５０）及びデータ・パッド（１６０）と共通パッド（１８０）の透明導電膜（１７０）を露出させる。またはカラーフィルター・アレイ基板（３９０）と薄膜トランジスタ・アレイ基板（３９２）が合着された液晶パネルの全体を蝕刻液に浸し濡らすか、ゲート・パッド（１５０）及びデータ・パッド（１６０）と共通パッド（１８０）を含むパッド領域だけを蝕刻液に浸し濡らして、ゲート・パッド（１５０）及びデータ・パッド（１６０）と共通パッド（１８０）の透明導電膜（１７０）を露出させる。
【０１８５】
図４５は図４４に示された液晶表示パネルと異なる形態の液晶表示パネルを表す断面図である。
【０１８６】
図４５に示された液晶表示パネルは実材（３８０）によって合着された薄膜トランジスタ・アレイ基板（３９２）とカラーフィルター・アレイ基板（３９０）とを具備する。
【０１８７】
カラーフィルター・アレイ基板（３９０）は背向膜（３９８）によって限定された表示領域が保護膜（１１８）によって保護されて、背向膜（３９８）と非重畳される領域に含まれるパッド領域のゲート・パッド（１５０）及びデータ・パッド（１６０）と共通パッド（１８０）の中のいずれか一つに含まれた透明導電膜（１７０）が露出されるように形成される。この際、保護膜（１１８）は背向膜（３９８）をマスクで利用した蝕刻工程によってパターニングされて形成される。
【０１８８】
以上説明した内容を通して当業者は、本発明の技術思想を逸脱しない範囲で多様な変更
及び修正が可能であることがわかる。従って、本発明の技術的の範囲は詳細な説明に記載
された内容に限らず特許請求の範囲により定めなければならない。
【図面の簡単な説明】
【０１８９】
【図１】従来の水平電界型の液晶表示装置の中の薄膜トランジスタ・アレイ基板を示す平面図である。
【図２】図１に示されたＩ−Ｉ′線につれて切断した薄膜トランジスタ・アレイ基板を示す断面図である。
【図３ａ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を段階的に示した断面図である。
【図３ｂ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を段階的に示した断面図である。
【図３ｃ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を段階的に示した断面図である。
【図３ｄ】図２に示された薄膜トランジスタ・アレイ基板の製造方法を段階的に示した断面図である。
【図４】本発明の第１実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図５】図４に示された線”ＩＩ１−ＩＩ１′”、”ＩＩ２−ＩＩ２′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図６ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図６ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図及び断面図である。
【図７ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図７ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図及び断面図である。
【図８ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図８ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図８ｃ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図９ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図９ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図及び断面図である。
【図１０ａ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１０ｂ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１０ｃ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１０ｄ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１０ｅ】本発明の第１実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１１】本発明の第２実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図１２】図１１に示された線”ＩＩＩ１−ＩＩＩ１′”、”ＩＩＩ２−ＩＩＩ２′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図１３ａ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図１３ｂ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図１４ａ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図１４ｂ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図１４ｃ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図１５ａ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１５ｂ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１５ｃ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１５ｄ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１５ｅ】本発明の第２実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図１６】本発明の第３実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図１７】図１６に示された線”ＶＩ１−ＩＶ１′”、”ＩＶ２−ＩＶ２′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図１８ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図である。
【図１８ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための断面図である。
【図１９ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための断面図である。
【図１９ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための断面図である。
【図２０ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図２０ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図２０ｃ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図２１ａ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図である。
【図２１ｂ】本発明の第３実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための断面図である。
【図２２ａ】本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法の中から第３マスク工程を具体的に説明するための断面図である。
【図２２ｂ】本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法の中から第３マスク工程を具体的に説明するための断面図である。
【図２２ｃ】本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法の中から第３マスク工程を具体的に説明するための断面図である。
【図２２ｄ】本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法の中から第３マスク工程を具体的に説明するための断面図である。
【図２２ｅ】本発明の第３実施例に係る薄膜トランジスタアレイ基板の製造方法の中から第３マスク工程を具体的に説明するための断面図である。
【図２３】本発明の第４実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図２４】図２３に示された線”Ｖ１−Ｖ１´”、”Ｖ２−Ｖ２´”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図２５ａ】本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図２５ｂ】本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図２５ｃ】本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図２５ｄ】本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図２５ｅ】本発明の第４実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図２６】本発明の第５実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図２７】図４に示された線”ＶＩ１−ＶＩ１′”、”ＶＩ２−ＶＩ２′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図２８ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図である。
【図２８ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための断面図である。
【図２９ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図である。
【図２９ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための断面図である。
【図３０ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図３０ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図３０ｃ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図３１ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図である。
【図３１ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための断面図である。
【図３２ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３２ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３２ｃ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３２ｄ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３２ｅ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３３】本発明の第６実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図３４】図１１に示された線”ＶＩＩ１−ＶＩＩ１′”、”ＶＩＩ２−ＶＩＩ２′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図３５ａ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための平面図及び断面図である。
【図３５ｂ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための断面図である。
【図３５ｃ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法を説明するための断面図である。
【図３６ａ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３６ｂ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３６ｃ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３６ｄ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３６ｅ】本発明の第６実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を具体的に説明するための断面図である。
【図３７】本発明の第７実施例による水平電界型の液晶表示装置の薄膜トランジスタ・アレイ基板を示した平面図である。
【図３８】図３７に示された線”ＶＩＩＩ−ＶＩＩＩ′”、”ＩＸ−ＩＸ′”、”Ｘ−Ｘ′”、”ＸＩ−ＸＩ′”につれて切断した薄膜トランジスタ・アレイ基板を示した断面図である。
【図３９ａ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための平面図である。
【図３９ｂ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第１マスク工程を説明するための断面図である。
【図４０ａ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための平面図である。
【図４０ｂ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を説明するための断面図である。
【図４１ａ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４１ｂ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４１ｃ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４１ｄ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４１ｅ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４１ｆ】本発明の第５実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第２マスク工程を具体的に説明するための断面図である。
【図４２】図４１ｃに示されたフォトレジストパターンを示された平面図である。
【図４３ａ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための平面図である。
【図４３ｂ】本発明の第７実施例による薄膜トランジスタ・アレイ基板の製造方法の中の第３マスク工程を説明するための断面図である。
【図４４】本発明の第１乃至第７実施例に係る薄膜トランジスタアレイ基板を含む液晶表示パネルを示す断面図である。
【図４５】図４４に図示された液晶表示パネルと異なっている形態の液晶表示パネルを示す断面図である。
【符号の説明】
【０１９０】
２，１０２：ゲート・ライン
４，１０４：データ・ライン
６，１０６：ゲート電極
８，１０８：ソース電極
１０，１１０：ドレイン電極
１４，１１４：活性層
１６，１１６：オミック接触層
１８，１１８：保護膜
２２，１２２：画素電極
２６，３２，３４，１３２，１３４：接触ホール
２８，１２８：ストレージ電極
３０，１３０：薄膜トランジスタ
４０，１４０：ストレージキャパシティ
５０，１５０：ゲート・パッド
６０，１６０：データ・パッド
８０，１８０：共通パッド
８４，１８４：共通電極
８６，１８６：共通ライン
【図１】
0004727201.tif 000002
【図２】
0004727201.tif 000003
【図３ａ】
0004727201.tif 000004
【図３ｂ】
0004727201.tif 000005
【図３ｃ】
0004727201.tif 000006
【図３ｄ】
0004727201.tif 000007
【図４】
0004727201.tif 000008
【図５】
0004727201.tif 000009
【図６ａ】
0004727201.tif 000010
【図６ｂ】
0004727201.tif 000011
【図７ａ】
0004727201.tif 000012
【図７ｂ】
0004727201.tif 000013
【図８ａ】
0004727201.tif 000014
【図８ｂ】
0004727201.tif 000015
【図８ｃ】
0004727201.tif 000016
【図９ａ】
0004727201.tif 000017
【図９ｂ】
0004727201.tif 000018
【図１０ａ】
0004727201.tif 000019
【図１０ｂ】
0004727201.tif 000020
【図１０ｃ】
0004727201.tif 000021
【図１０ｄ】
0004727201.tif 000022
【図１０ｅ】
0004727201.tif 000023
【図１１】
0004727201.tif 000024
【図１２】
0004727201.tif 000025
【図１３ａ】
0004727201.tif 000026
【図１３ｂ】
0004727201.tif 000027
【図１４ａ】
0004727201.tif 000028
【図１４ｂ】
0004727201.tif 000029
【図１４ｃ】
0004727201.tif 000030
【図１５ａ】
0004727201.tif 000031
【図１５ｂ】
0004727201.tif 000032
【図１５ｃ】
0004727201.tif 000033
【図１５ｄ】
0004727201.tif 000034
【図１５ｅ】
0004727201.tif 000035
【図１６】
0004727201.tif 000036
【図１７】
0004727201.tif 000037
【図１８ａ】
0004727201.tif 000038
【図１８ｂ】
0004727201.tif 000039
【図１９ａ】
0004727201.tif 000040
【図１９ｂ】
0004727201.tif 000041
【図２０ａ】
0004727201.tif 000042
【図２０ｂ】
0004727201.tif 000043
【図２０ｃ】
0004727201.tif 000044
【図２１ａ】
0004727201.tif 000045
【図２１ｂ】
0004727201.tif 000046
【図２２ａ】
0004727201.tif 000047
【図２２ｂ】
0004727201.tif 000048
【図２２ｃ】
0004727201.tif 000049
【図２２ｄ】
0004727201.tif 000050
【図２２ｅ】
0004727201.tif 000051
【図２３】
0004727201.tif 000052
【図２４】
0004727201.tif 000053
【図２５ａ】
0004727201.tif 000054
【図２５ｂ】
0004727201.tif 000055
【図２５ｃ】
0004727201.tif 000056
【図２５ｄ】
0004727201.tif 000057
【図２５ｅ】
0004727201.tif 000058
【図２６】
0004727201.tif 000059
【図２７】
0004727201.tif 000060
【図２８ａ】
0004727201.tif 000061
【図２８ｂ】
0004727201.tif 000062
【図２９ａ】
0004727201.tif 000063
【図２９ｂ】
0004727201.tif 000064
【図３０ａ】
0004727201.tif 000065
【図３０ｂ】
0004727201.tif 000066
【図３０ｃ】
0004727201.tif 000067
【図３１ａ】
0004727201.tif 000068
【図３１ｂ】
0004727201.tif 000069
【図３２ａ】
0004727201.tif 000070
【図３２ｂ】
0004727201.tif 000071
【図３２ｃ】
0004727201.tif 000072
【図３２ｄ】
0004727201.tif 000073
【図３２ｅ】
0004727201.tif 000074
【図３３】
0004727201.tif 000075
【図３４】
0004727201.tif 000076
【図３５ａ】
0004727201.tif 000077
【図３５ｂ】
0004727201.tif 000078
【図３５ｃ】
0004727201.tif 000079
【図３６ａ】
0004727201.tif 000080
【図３６ｂ】
0004727201.tif 000081
【図３６ｃ】
0004727201.tif 000082
【図３６ｄ】
0004727201.tif 000083
【図３６ｅ】
0004727201.tif 000084
【図３７】
0004727201.tif 000085
【図３８】
0004727201.tif 000086
【図３９ａ】
0004727201.tif 000087
【図３９ｂ】
0004727201.tif 000088
【図４０ａ】
0004727201.tif 000089
【図４０ｂ】
0004727201.tif 000090
【図４１ａ】
0004727201.tif 000091
【図４１ｂ】
0004727201.tif 000092
【図４１ｃ】
0004727201.tif 000093
【図４１ｄ】
0004727201.tif 000094
【図４１ｅ】
0004727201.tif 000095
【図４１ｆ】
0004727201.tif 000096
【図４２】
0004727201.tif 000097
【図４３ａ】
0004727201.tif 000098
【図４３ｂ】
0004727201.tif 000099
【図４４】
0004727201.tif 000100
【図４５】
0004727201.tif 000101