(57)【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも１つの絶縁層を介して配置された、レーザにより切断可能な少なくとも１つのヒューズ配線を有する半導体装置であって、
前記ヒューズ配線と前記半導体基板との間に、前記ヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、前記レーザを吸収する第１のレーザ吸収層を設け、
前記第１のレーザ吸収層は、金属配線からなり、
前記第１のレーザ吸収層と前記半導体基板との間に、前記レーザを吸収する第２のレーザ吸収層を備え、
前記第１及び第２の各レーザ吸収層の間に絶縁層を設け、
前記第２のレーザ吸収層は、金属配線からなり、
前記第１及び第２の各レーザ吸収層の間に設けられた絶縁層は、前記第１及び第２の各レーザ吸収層を接続する少なくとも１つのビアホールを備え、
前記第１及び第２の各レーザ吸収層は、それぞれ平板状の金属配線からなり、複数の前記ビアホールは、平板状の前記各金属配線の内周に沿ってそれぞれ配置されることを特徴とする半導体装置。
【請求項２】
前記第１のレーザ吸収層は、平板状の金属配線からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のレーザ吸収層は、格子状の金属配線からなり、
前記半導体基板上における前記第１のレーザ吸収層及び前記ヒューズ配線の積層方向に垂直な方向に対する前記格子の一辺の長さは、前記ヒューズ配線の長さ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のレーザ吸収層は、互いに分離された複数の金属配線からなり、
前記半導体基板上における前記第１のレーザ吸収層及び前記ヒューズ配線の積層方向に垂直な方向に対する前記各金属配線の間隔は、それぞれ前記ヒューズ配線の長さ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ヒューズ配線は、前記半導体装置の上面に設けられたボンディングパッドの間に設けられることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
１つの前記ヒューズ配線と複数の抵抗とを有する少なくとも１つのヒューズ素子を備え、
前記ヒューズ配線は、対応する前記各抵抗の一端にそれぞれ接続された複数の第１の部分配線と、前記第１の各部分配線にそれぞれ接続された第２の部分配線とからなり、
前記各抵抗の他端は、接地電圧にそれぞれ接続されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記ヒューズ素子の抵抗値の検出を行う検出回路を備え、
前記検出回路は、前記第２の部分配線と接地電圧との間において、前記ヒューズ素子の抵抗値を検出することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記検出回路は、前記第１のレーザ吸収層と前記半導体基板との間に設けられることを特徴とする請求項７に記載の半導体装置。
【請求項９】
半導体基板上に少なくとも１つの絶縁層を介して配置された、レーザにより切断可能な少なくとも１つのヒューズ配線を有する半導体装置であって、
前記ヒューズ配線と前記半導体基板との間に、前記ヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、前記レーザを吸収する第１のレーザ吸収層を設け、
１つの前記ヒューズ配線と複数の抵抗とを有する少なくとも１つのヒューズ素子を備え、
前記ヒューズ配線は、対応する前記各抵抗の一端にそれぞれ接続された複数の第１の部分配線と、前記第１の各部分配線にそれぞれ接続された第２の部分配線とからなり、
前記各抵抗の他端は、接地電圧にそれぞれ接続され、
前記ヒューズ素子の抵抗値の検出を行う検出回路を備え、
前記検出回路は、前記第２の部分配線と接地電圧との間において、前記ヒューズ素子の抵抗値を検出し、
前記検出回路は、前記第１のレーザ吸収層と前記半導体基板との間に設けられることを特徴とする半導体装置。
【請求項１０】
前記第１のレーザ吸収層は、金属配線からなることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のレーザ吸収層は、平板状の金属配線からなることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のレーザ吸収層は、格子状の金属配線からなり、
前記半導体基板上における前記第１のレーザ吸収層及び前記ヒューズ配線の積層方向に垂直な方向に対する前記格子の一辺の長さは、前記ヒューズ配線の長さ以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１のレーザ吸収層は、互いに分離された複数の金属配線からなり、
前記半導体基板上における前記第１のレーザ吸収層及び前記ヒューズ配線の積層方向に垂直な方向に対する前記各金属配線の間隔は、それぞれ前記ヒューズ配線の長さ以下であることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第１のレーザ吸収層と前記半導体基板との間に、前記レーザを吸収する第２のレーザ吸収層を備え、
前記第１及び第２の各レーザ吸収層の間に絶縁層を設けることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記第２のレーザ吸収層は、金属配線からなることを特徴とする請求項１０に記載の半導体装置。
【請求項１６】
前記第１及び第２の各レーザ吸収層の間に設けられた絶縁層は、前記第１及び第２の各レーザ吸収層を接続する少なくとも１つのビアホールを備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１７】
前記第１及び第２の各レーザ吸収層は、それぞれ平板状の金属配線からなり、
複数の前記ビアホールは、平板状の前記各金属配線の内周に沿ってそれぞれ配置されることを特徴とする請求項１０に記載の半導体装置。
【請求項１８】
前記ヒューズ配線は、前記半導体装置の上面に設けられたボンディングパッドの間に設けられることを特徴とする請求項９から１７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザにより切断可能なヒューズ配線を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体基板上にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリを集積した半導体装置は、近年、集積度が非常に増大し、それに伴う歩留まりの悪化が大きな課題となっている。このような課題に対して、全てのメモリのメモリセルを欠陥なく作成することは極めて難しいため、不良のメモリセルが存在することを前提として、製造過程でスペアのメモリセルを幾つか作成し、不良のメモリセルが見つかると、これをスペアのメモリセルで置換することにより、不良チップの救済を図っていた。
【０００３】
具体的には、半導体装置においてスペアのメモリセルを余分に用意しておき、製造後の動作テストにおいて不良のメモリセルが見つかると、その不良メモリセルのアドレスを記憶させておく。そして、実際にデータが書き込まれる場合等に不良のメモリセルのアドレスが指定されると、その不良のメモリセルに代わってスペアのメモリセルが使用される。
【０００４】
ここで、不良のメモリセルのアドレスを記憶させるために、ヒューズ配線が用いられる。例えば、ヒューズ配線を切断した状態を「１」、切断しない状態を「０」とすれば、ヒューズ配線を用いてデータを記憶させることが可能である。また、ヒューズ配線の切断は、そのヒューズ配線にレーザビームを照射することにより行われる。
【０００５】
図１５は、データ記憶用のヒューズ配線を備えた従来の半導体装置の平面図である。図１５に示されるように、半導体装置３０１は、ロジック領域３０２と、リードオンリメモリ（以下、「ＲＯＭ」という。）３０３と、ＳＲＡＭ３０４〜３０８と、ヒューズ配線を備えたヒューズ領域３０９，３１０と、各ヒューズ領域３０９，３１０に記憶されたデータをそれぞれ読み出す読み出し回路３１１，３１２とを有する。各ＳＲＡＭ３０４〜３０６は、対応するヒューズ信号取り出し配線３１３，３１４，３１５によって、ヒューズ領域３０９にそれぞれ接続され、各ＳＲＡＭ３０７，３０８は、対応するヒューズ信号取り出し配線３１６，３１７によって、ヒューズ領域３１０にそれぞれ接続されている。さらに、半導体装置の上面には、ロジック領域３０２、ＲＯＭ３０３、各ＳＲＡＭ３０４〜３０８、各ヒューズ領域３０９，３１０、及び各読み出し回路３１１，３１２を囲むように、その上面の周囲に沿って複数の入出力用電極パッド（以下、「Ｉ／Ｏパッド」という。）３１８がそれぞれ配置されている。
【０００６】
図１６（ａ）は、図１５に示されたヒューズ領域３０９を詳細に示す平面図であり、図１６（ｂ）は、図１６（ａ）のＡ０−Ｂ０間の断面を示した図である。図１６（ａ）に示されるように、ヒューズ領域３０９は、４つのヒューズ配線３０９ａ〜３０９ｄを備える。また、図１６（ｂ）に示されるように、各ヒューズ配線３０９ａ〜３０９ｄは、半導体基板３１９上にそれぞれ絶縁体３２０を介して配置されている。さらに、ヒューズ領域３０９の外周には、ヒューズ配線３０９ａ〜３０９ｄをレーザによって切断した切断個所から他の領域へ異物が侵入することを防ぐために、ガードリング３２１が形成されている。このガードリング３２１は、複数の金属配線層３２２を複数のビアホール３２３でそれぞれ接続することにより構成される。
【０００７】
なお、従来の半導体装置には、基板の上方に形成された第１のヒューズ配線と、第１のヒューズ配線の上方に形成された層間絶縁膜と、その層間絶縁膜の上方に形成された第２のヒューズ配線とを含み、その第１のヒューズ配線が、配線幅方向に間隔をおいて複数列に設けられたヒューズ配線層を直列接続して形成されてなり、第２のヒューズ配線は、互いに隣り合うヒューズ配線層の間に形成される間隔と対向する上方に形成されてなるとともに、第１のヒューズ配線層とコンタクトホールを介して接続されてなるものがある（例えば、特許文献１参照。）。
【０００８】
また、従来の他の半導体装置には、基板の上方に形成された第１のヒューズ配線と、第１のヒューズ配線の上方に層間絶縁膜を介して形成された第２のヒューズ配線とを含み、第２のヒューズ配線は、少なくともその一部が第１のヒューズ配線と対向して重なるように形成され、かつ第１のヒューズ配線とコンタクトホールを介して直列接続されてなり、第１のヒューズ配線のレーザビームのエネルギー吸収性は、第２のヒューズ配線のレーザビームのエネルギー吸収性に比して大となるものがある（例えば、特許文献２参照。）。
【０００９】
さらに、従来の半導体素子のリペアヒューズ開口方法には、セル領域及びヒューズ領域に上部プレート電極及びブロッキング絶縁膜を形成して、安定的にリペアヒューズを開口させるものがある（例えば、特許文献３参照。）。
【００１０】
また、従来の他の半導体装置には、複数のメモリセルをマトリックス状に配置したメモリセルアレイを有する２つのアクセス系統を備え、それぞれ独立に読み出し動作及び書き込み動作を行う２ポートＳＲＡＭにおいて、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、アドレス一致検出回路からのアドレス一致を示す信号とライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のライトバッファを非活性化する書き込み制御回路とを備えるものがある（例えば、特許文献４参照。）。
【特許文献１】特許第３１８６７４４号公報
【特許文献２】特許第３１８６７４５号公報
【特許文献３】特開２００３−０３７１６８号公報
【特許文献４】特開２００４−２３４８０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、システムオンチップ（以下、「ＳＯＣ」という。）等の、１つの半導体基板上に多数のメモリが搭載される半導体装置では、メモリ毎にリペアアドレス記憶用のヒューズ配線を搭載すると、ヒューズ領域の面積が大きくなり、半導体装置のチップサイズが増大してしまうという課題があった。
【００１２】
また、ヒューズ配線に照射されたレーザによってダメージを受ける恐れがあるため、ヒューズ配線の下には、他の配線及び素子を配置することができず、それらの配線等をヒューズ領域とは別の領域に配置する必要があった。これにより、ヒューズ領域の面積が大きくなればなるほどチップ面積が増大するという課題があった。
【００１３】
さらに、ヒューズ配線の幅は、レーザリペア装置の精度に依存しているため、その微細化には限界があり、ヒューズ領域の面積の低減が困難であった。
【００１４】
本発明は、上記課題を解決するためのものであり、ヒューズ配線の搭載によるチップ面積の増大を抑制することが可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、半導体基板上に少なくとも１つの絶縁層を介して配置された、レーザにより切断可能な少なくとも１つのヒューズ配線を有する半導体装置であって、前記のヒューズ配線と前記の半導体基板との間に、前記のヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、前記のレーザを吸収する第１のレーザ吸収層を設けたことを特徴とする。以下、この半導体装置を、「第１の半導体装置」という。
【００１６】
好ましくは、第１の半導体装置において、前記の第１のレーザ吸収層は、金属配線からなる。以下、この半導体装置を、「第２の半導体装置」という。
【００１７】
好ましくは、第２の半導体装置において、前記の第１のレーザ吸収層は、平板状の金属配線からなる。以下、この半導体装置を、「第３の半導体装置」という。
【００１８】
好ましくは、第２の半導体装置において、前記の第１のレーザ吸収層は、格子状の金属配線からなり、前記の半導体基板上における前記の第１のレーザ吸収層及び前記のヒューズ配線の積層方向に垂直な方向に対する前記の格子の一辺の長さは、前記のヒューズ配線の長さ以下である。以下、この半導体装置を、「第４の半導体装置」という。
【００１９】
好ましくは、第２の半導体装置において、前記の第１のレーザ吸収層は、互いに分離された複数の金属配線からなり、前記の半導体基板上における前記の第１のレーザ吸収層及び前記のヒューズ配線の積層方向に垂直な方向に対する前記の各金属配線の間隔は、それぞれ前記のヒューズ配線の長さ以下である。以下、この半導体装置を、「第５の半導体装置」という。
【００２０】
好ましくは、第２の半導体装置は、前記の第１のレーザ吸収層と前記の半導体基板との間に、前記のレーザを吸収する第２のレーザ吸収層を備え、前記の第１及び第２の各レーザ吸収層の間に絶縁層を設ける。以下、この半導体装置を、「第６の半導体装置」という。
【００２１】
好ましくは、第６の半導体装置において、前記の第２のレーザ吸収層は、金属配線からなる。以下、この半導体装置を、「第７の半導体装置」という。
【００２２】
好ましくは、第７の半導体装置において、前記の第１及び第２の各レーザ吸収層の間に設けられた絶縁層は、前記の第１及び第２の各レーザ吸収層を接続する少なくとも１つのビアホールを備える。以下、この半導体装置を、「第８の半導体装置」という。
【００２３】
好ましくは、第８の半導体装置において、前記の第１及び第２の各レーザ吸収層は、それぞれ平板状の金属配線からなり、複数の前記のビアホールは、平板状の前記の各金属配線の内周に沿ってそれぞれ配置される。以下、この半導体装置を、「第９の半導体装置」という。
【００２４】
好ましくは、第１から第９のいずれかの半導体装置において、前記のヒューズ配線は、前記の半導体装置の上面に設けられたボンディングパッドの間に設けられる。以下、この半導体装置を、「第１０の半導体装置」という。
【００２５】
好ましくは、第１から第１０のいずれかの半導体装置は、１つの前記のヒューズ配線と複数の抵抗とを有する少なくとも１つのヒューズ素子を備え、前記のヒューズ配線は、対応する前記の各抵抗の一端にそれぞれ接続された複数の第１の部分配線と、前記の第１の各部分配線にそれぞれ接続された第２の部分配線とからなり、前記の各抵抗の他端は、接地電圧にそれぞれ接続される。以下、この半導体装置を、「第１１の半導体装置」という。
【００２６】
好ましくは、第１１の半導体装置は、前記のヒューズ素子の抵抗値の検出を行う検出回路を備え、前記の検出回路は、前記の第２の部分配線と接地電圧との間において、前記のヒューズ素子の抵抗値を検出する。以下、この半導体装置を、「第１２の半導体装置」という。
【００２７】
好ましくは、第１２の半導体装置において、前記の検出回路は、前記の第１のレーザ吸収層と前記の半導体基板との間に設けられる。
【発明の効果】
【００２８】
本発明による半導体装置によれば、ヒューズ配線と半導体基板との間に、ヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、レーザを吸収する第１のレーザ吸収層を設けたので、ヒューズ配線の搭載によるチップ面積の増大を抑制することが可能である。
【発明を実施するための最良の形態】
【００２９】
以下に添付の図面を参照して、本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置の構成例を示す平面図である。図１に示されるように、半導体装置１は、論理演算機能を持つロジック回路を備えたロジック領域２と、ＲＯＭ３と、ＳＲＡＭ４〜８と、ヒューズ配線を備えたヒューズ領域９，１０とを有する。各ＳＲＡＭ４，５は、対応する各ヒューズ信号取り出し配線１１，１２によってヒューズ領域９にそれぞれ接続されており、各ＳＲＡＭ６〜８は、対応する各ヒューズ信号取り出し配線１３〜１５によってヒューズ領域１０にそれぞれ接続されている。また、半導体装置１の上面には、その周囲に沿って、複数のＩ／Ｏパッド１６が、ロジック領域２、ＲＯＭ３、各ＳＲＡＭ４〜８、及びヒューズ領域９，１０を囲むようにそれぞれ配置されている。なお、各ヒューズ領域９，１０は、対応する各ＳＲＡＭ５，６上にそれぞれ配置されている。
【００３０】
図２（ａ）は、ヒューズ領域９の構成例を示した平面図であり、図２（ｂ）は、図２（ａ）のＡ１−Ｂ１間の断面を示した図である。図２（ａ）に示されるように、ヒューズ領域９は、４つのヒューズ配線９ａ〜９ｄを備える。ヒューズ配線９ａの２つの端部には、対応する配線接続領域１７ａ，１７ｂがそれぞれ接続され、各配線接続領域１７ａ，１７ｂには、対応するヒューズ信号取り出し配線１１ａ，１１ｂがそれぞれ接続されている。また、ヒューズ配線９ｂには、配線接続領域１７ｃ，１７ｄがそれぞれ接続され、各配線接続領域１７ｃ，１７ｄには対応するヒューズ信号取り出し配線１１ｃ，１１ｄがそれぞれ接続されている。ここで、各ヒューズ信号取り出し配線１１ａ〜１１ｄは、ＳＲＡＭ４とヒューズ領域９とをそれぞれ接続する配線である。同様に、ヒューズ配線９ｃには、配線接続領域１７ｅ，１７ｆがそれぞれ接続され、各配線接続領域１７ｅ，１７ｆには対応するヒューズ信号取り出し配線１２ａ，１２ｂがそれぞれ接続されている。また、ヒューズ配線９ｄには、配線接続領域１７ｇ，１７ｈがそれぞれ接続され、各配線接続領域１７ｇ，１７ｈには、対応するヒューズ信号取り出し配線１２ｃ，１２ｄがそれぞれ接続されている。ここで、各ヒューズ信号取り出し配線１２ａ〜１２は、ＳＲＡＭ５とヒューズ領域９とをそれぞれ接続する配線である。
【００３１】
なお、図２（ａ），（ｂ）では、図を簡略にするために、ヒューズ領域９に配置されるヒューズ配線９ａ〜９ｄを４つとしているが、実際には、１つのヒューズ領域９に最低でも数十個のヒューズ配線が配置されている。よって、各ＳＲＡＭ４，５とヒューズ領域９とをそれぞれ接続するヒューズ信号取り出し配線１１，１２も、それぞれ２本に限らず、ヒューズ配線の個数に応じて変化する。また、１つのヒューズ配線と、そのヒューズ配線にそれぞれ対応する２つの配線接続領域及び２つのヒューズ信号取り出し配線は、１つのヒューズ素子を構成する。よって、ヒューズ領域９では、図２（ａ）に示されるように、対応する各ヒューズ配線９ａ〜９ｄをそれぞれ備える４つのヒューズ素子１８ａ〜１８ｄが形成されている。なお、図２（ｂ）の断面図では、わかりやすいように、配線部分のみを斜線で示している。
【００３２】
次に、図２（ｂ）を参照すると、半導体装置１は、シリコン基板１９上に配線層と絶縁層とが交互に積層された積層構造を有している。そして、この積層構造の最上層には、各ヒューズ配線９ａ〜９ｄがそれぞれ配置されている。各ヒューズ配線９ａ〜９ｄの下には、絶縁層２０を介してレーザ吸収層２１が配置され、このレーザ吸収層２１とシリコン基板１９との間には、ＳＲＡＭ５を構成する配線やトランジスタ２２等の素子がそれぞれ配置されている。
【００３３】
以上のようなヒューズ領域９において、ヒューズ配線９ａ〜９ｄの少なくとも１つを切断する場合には、その切断しようとするヒューズ配線に対してレーザを照射しなければならない。レーザ吸収層２１は、このヒューズ配線に照射されたレーザを吸収する。本実施の形態１による半導体装置１では、レーザ吸収層２１が、平板状の金属配線からなる。その金属配線の材料は、例えば銅やアルミニウム等である。なお、上述の構成は、ヒューズ領域１０についても同様である。
【００３４】
以上のように、本実施の形態１による半導体装置１では、各ヒューズ領域９，１０を構成するヒューズ配線９ａ〜９ｄの下に絶縁層２０を介してレーザ吸収層２１を配置するようにした。これにより、ヒューズ配線９ａ〜９ｄに対するレーザ照射によってヒューズ配線９ａ〜９ｄの下方の層がダメージを受けることを防止することができる。よって、そのレーザ吸収層２１の下、すなわち各ヒューズ領域９，１０の下にも他の配線及び素子を配置することができ、従来の半導体装置と比較してチップ面積を低減することができる。例えば、図１５に示された各読み出し回路３１１，３１２もレーザ吸収層２１の下方に配置することができる。
【００３５】
なお、本実施の形態１による半導体装置１では、レーザ吸収層２１を配置するために、配線層数が増加するが、ＳＯＣ等の半導体装置ではもともと配線層数が多いため、レーザ吸収層２１を配置することによる層数の増加は大きな問題ではない。
【００３６】
また、本実施の形態１による半導体装置１おいて、レーザ吸収層２１は、絶縁層２０を介してヒューズ領域９に対向する領域全体に金属配線を有するが、実際にレーザが照射される照射領域に対向した領域にのみ金属配線を有してもよい。ここで、照射領域とは、レーザを照射する装置の精度誤差によりヒューズ配線９ａ〜９ｄの周囲においてレーザが照射される領域も含む。
【００３７】
さらに、本実施の形態１による半導体装置１において、レーザ吸収層２１は、平板状の金属配線からなるが、金属配線の形状はこれに限らない。以下に、金属配線の形状の変形例を説明する。
【００３８】
図３（ａ）は、ヒューズ領域９及びその下のレーザ吸収層２１の構成例を示した平面図であり、図３（ｂ）は、図３（ａ）のＡ２−Ｂ２間の断面を示した図である。図３（ａ），（ｂ）に示されるように、レーザ吸収層２１は、格子状の金属配線からなる。このように格子状の金属配線からなるレーザ吸収層２１を用いた場合であっても、各ヒューズ配線９ａ〜９ｄに照射されるレーザによってその下の配線層がダメージを受けることを防止することができる。なお、格子の大きさは、レーザ吸収層２４の下の配線層がダメージを受けない程度に定められる。好ましくは、格子一辺の長さＷ１は、各ヒューズ配線９ａ〜９ｄの幅Ｄ以下になるようにするとよい。
【００３９】
また、レーザ吸収層２１は、互いに分離された複数の金属配線からなってもよい。図４（ａ）は、ヒューズ領域９及びその下のレーザ吸収層２１の構成例を示した平面図であり、図４（ｂ）は、図４（ａ）のＡ３−Ｂ３間の断面を示した図である。図４（ａ），（ｂ）に示されるように、レーザ吸収層２１は、個々に分離された金属配線が２次元アレイ状に配置された構成を有している。このように個々に分離された金属配線から成るレーザ吸収層２１を用いた場合であっても、ヒューズ配線９ａ〜９ｄに照射されるレーザによってその下の配線層がダメージを受けることを防止することができる。なお、各金属配線の間隔は、レーザ吸収層２４の下の配線層がダメージを受けない程度に定められる。好ましくは、各金属配線の間隔Ｗ２は、各ヒューズ配線９ａ〜９ｄの幅Ｄ以下になるようにするとよい。
【００４０】
さらに、金属配線が個々に分離されている場合には、各ヒューズ配線９ａ〜９ｄに照射されるレーザが強力であって、ヒューズ配線９ａ〜９ｄとレーザ吸収層２４における一部の金属配線とが結合した場合であっても、その結合した金属配線と他の金属配線とは電気的に絶縁されているので、結合したことによる影響が他のヒューズ配線や金属配線に及ばないという利点がある。
【００４１】
なお、これまでの説明において、半導体装置は、単一のレーザ吸収層を備えていたが、複数の層を備えていてもよい。以下に、複数のレーザ吸収層を備える半導体装置の構成について説明する。
【００４２】
図５（ａ）は、ヒューズ領域９及びその下の２つのレーザ吸収層の構成例を示した平面図であり、図５（ｂ）は、図５（ａ）のＡ４−Ｂ４間の断面を示した図である。図５（ａ），（ｂ）に示されるように、ヒューズ配線９ａ〜９ｄの下方には絶縁層２０を介して第１のレーザ吸収層２１が配置され、さらに、その第１のレーザ吸収層２１の下方には絶縁層２３を介して第２のレーザ吸収層２４が配置される。第１のレーザ吸収層２１は、絶縁層２０を介してヒューズ領域９に対向する領域に配置された複数の帯状の第１の金属配線を有する。また、第２のレーザ吸収層２４は、絶縁層２０、第１のレーザ吸収層２１、及び絶縁層２３を介してヒューズ領域９に対向する領域に、第１の金属配線に直交するように配置された複数の帯状の第２の金属配線を有する。ここで、第１及び第２の各金属配線は、第１及び第２のレーザ吸収層２１において、それぞれ一定間隔に配置される。
【００４３】
このように、レーザ吸収層を２層設けることにより、各ヒューズ配線９ａ〜９ｄに照射されたレーザをより確実に吸収することができる。よって、第１及び第２の各レーザ吸収層２１，２４の下方の配線層がダメージを受けることを、より確実に防ぐことができる。なお、第１及び第２の各金属配線の形状は、上述したものに限らず、例えば格子状であってもよい。
【００４４】
また、第１及び第２の各レーザ吸収層２１，２４を電気的に接続してもよい。図６（ａ）は、ヒューズ領域９及びその下の２つのレーザ吸収層２１，２４の構成例を示した平面図であり、図６（ｂ）は、図６（ａ）のＡ５−Ｂ５間の断面を示した図である。この実施例では、第１及び第２の各レーザ吸収層２１，２４は、ヒューズ領域９に対向する領域全体に渡ってそれぞれ設けられた平板状の金属配線からなる。そして、第１及び第２のレーザ吸収層２１，２４の間に設けられた絶縁層２３には、第１及び第２の各レーザ吸収層２１，２４にそれぞれ設けられた金属配線を電気的に接続する複数のビアホール２５が設けられている。
【００４５】
さらに、上述のビアホール２５は、第１及び第２の各レーザ吸収層２１，２４にそれぞれ設けられた平板状の金属配線の内周に沿ってのみ設けられてもよい。図７（ａ）は、そのような場合のヒューズ領域９及びその下の２つのレーザ吸収層の構成例を示した平面図であり、図７（ｂ）は、図７（ａ）のＡ６−Ｂ６間の断面を示した図である。このようにビアホール２５が設けられた場合にも、各ヒューズ配線９ａ〜９ｄに照射されたレーザを確実に吸収することができ、第１及び第２の各レーザ吸収層２１，２４の下方の配線層がダメージを受けることを確実に防ぐことができる。
【００４６】
（実施の形態２）
次に、本発明の実施の形態２による半導体装置について説明する。本実施の形態２による半導体装置が実施の形態１による半導体装置と異なる点は、各ヒューズ領域９，１０の配置場所である。
図８は、本実施の形態２による半導体装置の構成例を示す平面図である。実施の形態１による半導体装置１では、各ヒューズ領域９，１０が、対応するＳＲＡＭ５，６上にそれぞれ配置されているが、本実施の形態２による半導体装置３１では、各ヒューズ領域９，１０がロジック回路２上に配置されている。例えば、ヒューズ配線を切断した状態を「１」、切断しない状態を「０」として、そのヒューズ配線にデータを記憶させる場合、ロジック回路３においてそのデータを使用する回路近くにヒューズ領域９，１０を配置すれば、ロジック回路２とヒューズ領域９，１０とを接続する配線を短くできるので、配線効率が上がるとともに、信号の劣化を防ぐことができる。なお、実施の形態１と同様に、各ヒューズ領域９，１０を構成するヒューズ配線の下にレーザ吸収層が配置されており、これによって、ヒューズ配線に対するレーザ照射によってヒューズ配線の下方の配線層がダメージを受けることを防止することができる。従って、ヒューズ配線の下にも配線を設けることができ、半導体装置３１のチップ面積を低減することができる。
【００４７】
また、各ヒューズ領域９，１０をＳＲＡＭ３〜８上又はロジック回路２上に配置する代わりに、Ｉ／Ｏパッド１６間に配置してもよい。図９は、ヒューズ領域がＩ／Ｏパッド１６間に配置された半導体装置３２の構成例を示す平面図である。図９に示されるように、複数のヒューズ領域３３が、隣接する２つのＩ／Ｏパッド１６間にそれぞれ配置されている。ここで、Ｉ／Ｏパッド１６間の領域は微少なため、各ヒューズ領域３３の面積は、図１や図８に示された各ヒューズ領域９，１０の面積よりも小さくする必要がある。このため、各ヒューズ領域９，１０をそれぞれ分割して、面積の小さい複数のヒューズ領域３３を形成し、それらの各ヒューズ領域３３をＩ／Ｏパッド１６間にそれぞれ配置してもよい。このように、各ヒューズ領域３３をＩ／Ｏパッド１６間に配置することにより、半導体装置のチップ面積を低減することができる。また、図９に示されるように、各ヒューズ領域３３を、対応する各ＳＲＡＭ４〜８にそれぞれ隣接した２つのＩ／Ｏパッド１６間にそれぞれ配置するようにすれば、各ヒューズ領域３３と、対応する各ＳＲＡＭ４〜８との間の配線が短くてすむので、配線に必要な領域の面積も低減することができる。
【００４８】
さらに、各ヒューズ領域３３をＩ／Ｏパッド１６間にそれぞれ配置するにあたり、ヒューズ配線を有するヒューズ素子を以下のように構成することにより各ヒューズ領域３３の面積を小さくしてもよい。図１０は、ヒューズ素子の構成例を示す平面図である。図１０に示されるように、ヒューズ素子３５は、６つの部分配線Ｐ１〜Ｐ６と、６つの配線接続領域３６ａ〜３６ｆと、５つの抵抗接続配線３７ａ〜３７ｅと、５つの抵抗Ｒ１〜Ｒ５と、ヒューズ信号取り出し配線３７ｆとを備える。各部分配線Ｐ１〜Ｐ５の一端は、部分配線Ｐ６にそれぞれ接続され、各部分配線Ｐ１〜Ｐ５の他端は、対応する各配線接続領域３６ａ〜３６ｅにそれぞれ接続される。また、部分配線Ｐ６の一端も、配線接続領域３６ｆに接続される。各配線接続領域３６ａ〜３６ｅは、対応する各抵抗接続配線３７ａ〜３７ｅにそれぞれ接続され、配線接続領域３６ｆは、ヒューズ信号取り出し配線３７ｆに接続される。さらに、各抵抗接続配線３７ａ〜３７ｅは、対応する各抵抗Ｒ１〜Ｒ５の一端にそれぞれ接続される。各抵抗Ｒ１〜Ｒ５の他端は、接地電圧にそれぞれ接続される。なお、各部分配線Ｐ１〜Ｐ５は、それぞれ第１の部分配線をなし、部分配線Ｐ６は、第２の部分配線をなす。
【００４９】
次に、図１０に示されたヒューズ素子３５を、図２（ａ）に示されたヒューズ素子１８ａと比較しつつ説明する。ヒューズ素子１８ａは、ヒューズ配線９ａの切断及び非切断によって、２値のデータを記憶する。これに対し、ヒューズ素子３５は、各部分配線Ｐ１〜Ｐ６の切断及び非切断によって、３１通りのデータを記憶することができる。具体的には、各部分配線Ｐ１〜Ｐ６の切断及び非切断によって、ヒューズ信号取り出し配線３７ｆと接地電圧との間におけるヒューズ素子３５の抵抗値を３１通りに変化させる。例えば、各部分配線Ｐ１，Ｐ６を切断せず、各部分配線Ｐ２〜Ｐ５のみをそれぞれ切断したとき、ヒューズ素子３５の抵抗値は、抵抗Ｒ１の抵抗値ｒ１に等しくなる。また、各部分配線Ｐ１，Ｐ４，Ｐ６を切断せず、各部分配線Ｐ２，Ｐ３，Ｐ５のみをそれぞれ切断したとき、ヒューズ素子３５の抵抗値は、抵抗Ｒ２の抵抗値をｒ２とすると、２つの抵抗Ｒ１，Ｒ４の合成抵抗Ｒ１４の抵抗値ｒ１４＝ｒ１×ｒ２／（ｒ１＋ｒ２）に等しくなる。なお、部分配線Ｐ６は、領域Ｐ６ａと領域Ｐ６ｂとからなる。領域Ｐ６ａを切断すれば、ヒューズ信号取り出し配線３７ｆは、電気的にオープンとなる。一方、領域Ｐ６ａを切断すれば、各部分配線Ｐ４，Ｐ５が両方切断されているときのみ、ヒューズ信号取り出し配線３７ｆが電気的にオープンとなる。このように、切断する部分配線Ｐ１〜Ｐ５を選択して、５つの抵抗Ｒ１〜Ｒ５の接続状態を変化させることにより、ヒューズ素子３５の抵抗値を２５−１通り、すなわち、３１通りに変化させることができる。ここで、２５通りから１通りを除いたのは、抵抗Ｒ１〜Ｒ５を全て切断した場合を除くためである。
【００５０】
図２（ａ）に示されたヒューズ素子１８ａを用いる場合、３１通りのデータを記憶させるためには、最低でも同一のヒューズ素子１８ａが６本必要である。ヒューズ配線の形状や配線接続領域の個数等を考慮すると、ヒューズ素子１８ａが６本配置されたヒューズ領域は、１つのヒューズ素子３５が配置されたヒューズ領域３３よりも、面積が大きい。よって、ヒューズ素子３５を用いることにより、ヒューズ領域３３の面積を低減することができる。
【００５１】
なお、ヒューズ素子３５の抵抗値を検出する抵抗値検出回路が必要になるが、これは、レーザ吸収層の存在により、ヒューズ領域３３の下方に配置することが可能であるので、チップ面積の増大にはつながらない。例えば、そのような検出回路４０を、図１１のように、Ｉ／Ｏパッド１６間に配置されたヒューズ領域３３の下方に配置することもできる。このように検出回路４０をヒューズ領域３３の下方に配置すれば、検出回路４０とヒューズ領域３３を接続する配線を短くすることができる。
【００５２】
図１２は、抵抗値検出回路４０の構成例を示す回路図である。図１２に示されるように、抵抗値検出回路４０は、スイッチ４１、コンデンサ４２、インバータ４３、カウンタ４４、及びクロック信号生成回路４５を備える。スイッチ４１は、ヒューズ素子３５とコンデンサ４２との間に設けられ、そのスイッチ４１をオン／オフすることにより、ヒューズ素子３５とコンデンサ４２との間を電気的に接続又遮断することができる。スイッチ４１は、例えば、ＭＯＳトランジスタであり、そのゲートに外部から電圧を印加することにより、スイッチ４１をオン又はオフさせることが可能である。ここでは、その一端が接地電圧に接続されているコンデンサ４２の他端とヒューズ素子３５内のヒューズ信号取り出し配線３７ｆとが、スイッチ４１を介して接続されている。
【００５３】
コンデンサ４２には、予め所定量の電荷が蓄積されている。スイッチ４１をオンすると、コンデンサ４２に蓄積されていた電荷はヒューズ素子３５を介して放電される。ここで、ヒューズ素子３５は、上述したように、抵抗として動作するので、スイッチ４１がオンすると、コンデンサ４２とヒューズ素子３５の抵抗とが並列に接続された構成になる。このとき、コンデンサ４２の放電特性は、ヒューズ素子３５の抵抗の抵抗値Ｒｖによって変化し、このコンデンサ４２の放電特性をモニタすることにより、ヒューズ素子３５の抵抗値を検出することが可能である。具体的に、低抗値検出回路４０は、コンデンサ４２の電圧Ｖｃが所定の電圧Ｖ１になるまでの時間を検出する。
【００５４】
コンデンサ４２のスイッチ４１側の一端は、インバータ４３に接続される。インバータ４２は、コンデンサ４２の電圧Ｖｃに応じて変化する信号Ｓｉｇを出力する。例えば、インバータ４２は、コンデンサの電圧Ｖｃがしきい値電圧Ｖ１より大きい場合にはＬｏｗ（Ｌ）レベルの信号ＳｉｇＬを出力し、コンデンサの電圧Ｖｃがしきい値電圧Ｖ１以下になるとＨｉｇｈ（Ｈ）レベルの信号ＳｉｇＨを出力する。カウンタ４４は、クロック信号生成回路４５が生成するクロック信号ＣＬＫに基づいて、スイッチ４１がオンしてからＨレベルの信号ＳｉｇＨが入力されるまでの時間をカウントし、そのカウント数を出力する。
【００５５】
抵抗値検出回路４０が出力するカウント数は、ヒューズ素子３５の抵抗の抵抗値Ｒｖに依存する。すなわち、ヒューズ素子３５の抵抗の抵抗値Ｒｖが大きい場合は、カウント数が大きくなり、抵抗値Ｒｖが小さい場合は、カウント数が小さくなる。以上のように、抵抗値検出回路４０は、コンデンサ４２の充放電特性を用いて、ヒューズ素子３５の抵抗の抵抗値Ｒｖを検出することができる。
【００５６】
なお、ヒューズ素子３５の抵抗値を検出する検出回路は、図１２に示された抵抗値検出回路４０に限らない。例えば、ヒューズ素子３５のヒューズ信号取り出し配線３７ｆと接地電圧との間に所定の電圧を印加し、ヒューズ素子３５の抵抗に流れる電流を電流センサで検出することにより、ヒューズ素子３５の抵抗の抵抗値Ｒｖを検出してもよい。
【００５７】
なお、上述の説明では、１つのヒューズ領域に、複数のＳＲＡＭに対応するヒューズ配線が搭載されていたが、ＳＲＡＭ４〜８毎にヒューズ領域を設け、そのヒューズ領域を、対応する各ＳＲＡＭ４〜８上にそれぞれ配置してもよい。図１３は、ＳＲＡＭ毎にヒューズ素子を設けた半導体装置５１の構成例を示す平面図である。半導体装置５１では、各ヒューズ素子５２〜５６が、対応する各ＳＲＡＭ４〜８上にそれぞれ配置されている。図１４は、ヒューズ領域５２と、そのヒューズ領域５２に対応するＳＲＡＭ４との間の配線接続例を示す平面図である。図１４に示されるように、ＳＲＡＭ４において不良のメモリセルアドレスを指定する各リペア用アドレス端子ＲＡ０〜ＲＡｎとヒューズ領域５２とが、対応する各ヒューズ信号取り出し配線によってそれぞれ接続される。
【００５８】
図１４に示された半導体装置５１の構成によれば、各ヒューズ領域５２〜５６を対応するＳＲＡＭ４〜８にそれぞれ配置するので、ヒューズ領域をロジック領域や各メモリとは別の領域に設けていた従来の半導体装置と比較して、チップ面積を低減することができる。また、半導体装置５１の構成によれば、各ヒューズ領域５２〜５６と対応する各ＳＲＡＭ４〜８との間の配線がそれぞれ短くてすむので、配線に必要な領域の面積も低減することができる。よって、半導体装置のチップ面積を全体的に小さくすることができる。さらに、半導体装置の設計において、ヒューズ領域の配置を考慮する必要がなくなるので、レイアウト設計が容易になる。
【図面の簡単な説明】
【００５９】
【図１】本実施の形態１による半導体装置の構成例を示す平面図である。
【図２】（ａ）は、ヒューズ領域９の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ１−Ｂ１間の断面を示した図である。
【図３】（ａ）は、ヒューズ領域９及びその下のレーザ吸収層２１の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ２−Ｂ２間の断面を示した図である。
【図４】（ａ）は、ヒューズ領域９及びその下のレーザ吸収層２１の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ３−Ｂ３間の断面を示した図である。
【図５】（ａ）は、ヒューズ領域９及びその下の２つのレーザ吸収層の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ４−Ｂ４間の断面を示した図である。
【図６】（ａ）は、ヒューズ領域９及びその下の２つのレーザ吸収層２１，２３の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ５−Ｂ５間の断面を示した図である。
【図７】（ａ）は、ヒューズ領域９及びその下の２つのレーザ吸収層の構成例を示した平面図であり、（ｂ）は、（ａ）のＡ６−Ｂ６間の断面を示した図である。
【図８】本実施の形態２による半導体装置の構成例を示す平面図である。
【図９】ヒューズ領域がＩ／Ｏパッド１６間に配置された半導体装置３２の構成例を示す平面図である。
【図１０】ヒューズ素子の構成例を示す平面図である。
【図１１】半導体装置３２における抵抗値検出回路４０の配置例を示す平面図である。
【図１２】抵抗値検出回路４０の構成例を示す回路図である。
【図１３】ＳＲＡＭ毎にヒューズ素子を設けた半導体装置５１の構成例を示す平面図である。
【図１４】ヒューズ領域５２と、そのヒューズ領域５２に対応するＳＲＡＭ４との間の配線接続例を示す平面図である。
【図１５】データ記憶用のヒューズ配線を備えた従来の半導体装置の平面図である。
【図１６】（ａ）は、図１５に示されたヒューズ領域３０９を詳細に示す平面図であり、（ｂ）は、（ａ）のＡ０−Ｂ０間の断面を示した図である。
【符号の説明】
【００６０】
１  半導体装置
２  ロジック領域
３  ＲＯＭ
４〜８  ＳＲＡＭ
９，１０  ヒューズ領域
１１〜１５  ヒューズ信号取り出し配線
１６  Ｉ／Ｏパッド
【図１】
0004812340.tif 000002
【図２】
0004812340.tif 000003
【図３】
0004812340.tif 000004
【図４】
0004812340.tif 000005
【図５】
0004812340.tif 000006
【図６】
0004812340.tif 000007
【図７】
0004812340.tif 000008
【図８】
0004812340.tif 000009
【図９】
0004812340.tif 000010
【図１０】
0004812340.tif 000011
【図１１】
0004812340.tif 000012
【図１２】
0004812340.tif 000013
【図１３】
0004812340.tif 000014
【図１４】
0004812340.tif 000015
【図１５】
0004812340.tif 000016
【図１６】
0004812340.tif 000017