(57)【特許請求の範囲】
【請求項１】
サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、
前記ビットラインセンス増幅器領域上に配置されるローカル入出力ラインと、
前記サブワードラインドライバ領域上に配置されるグローバル入出力ラインとを備え、
前記ローカル入出力ラインは前記ビットラインセンス増幅器領域上のダミービットラインセンス増幅器領域で分割されることを特徴とする半導体メモリ装置。
【請求項２】
前記ダミービットラインセンス増幅器領域には、
前記ローカル入出力ラインの分割部が位置し、
ダミービットラインセンス増幅器を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ダミービットラインセンス増幅器領域は、
カラム選択ライン信号に応じて、前記ダミービットラインセンス増幅器に連結されるダミービットラインと前記ローカル入出力ラインとを連結／分離する第１スイッチング回路をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１スイッチング回路は、
前記カラム選択ライン信号の非活性化に応じて、前記ダミービットラインセンス増幅器に連結される前記ダミービットラインと前記ローカル入出力ラインとを分離することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記非活性化されるカラム選択ライン信号の状態は論理ロー状態であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記ビットラインセンス増幅器領域に配置されるローカル入出力ラインは第１分割ローカル入出力ラインと第２分割ローカル入出力ラインとに分割され、
前記第１分割ローカル入出力ラインは前記グローバル入出力ラインのうち第１グローバル入出力ラインに第２スイッチング回路を介して連結され、
前記第２分割ローカル入出力ラインは前記グローバル入出力ラインのうち第２グローバル入出力ラインに第３スイッチング回路を介して連結されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置は、
前記論理ロー状態のカラム選択ライン信号を発生するカラムデコーダをさらに備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記カラムデコーダは、
前記半導体メモリ装置に印加されるカラムアドレスをデコーディングするカラムデコーディング回路と、
切断されて前記カラムデコーディング回路から出力される信号の伝送を遮断するヒューズと、
前記ヒューズに連結されるノードと、
前記半導体メモリ装置に電源が印加されることを指示する制御信号に応じて、前記ノードの電圧レベルを接地電圧にプルダウンさせるトランジスタと、
前記ノードの電圧レベルをラッチするラッチ回路と、
前記ラッチ回路の出力信号を反転させて前記論理ロー状態のカラム選択ライン信号を発生するインバータとを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、
前記それぞれのサブアレイ上に配置される複数のサブワードラインと、
前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交する複数のノーマルビットライン対と、
前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交して前記ノーマルビットライン対に平行すべく配置されるダミービットライン対と、
前記ダミービットライン対に連結され、前記ビットラインセンス増幅器領域に配置されるダミービットラインセンス増幅器と、
第１スイッチング回路を介して対応する前記それぞれのノーマルビットライン対及び対応する前記ダミービットライン対に連結される複数のローカル入出力ライン対と、
第２スイッチング回路を介して対応する前記それぞれのローカル入出力ライン対に連結される複数のグローバル入出力ライン対とを備え、
前記それぞれのローカル入出力ライン対は、前記ビットラインセンス増幅器領域上の前記ダミービットラインセンス増幅器を有するダミービットラインセンス増幅器領域で分割されることを特徴とする半導体メモリ装置。
【請求項１０】
前記それぞれの第１スイッチング回路は、
カラム選択ライン信号の非活性化に応じて、前記ダミービットライン対を、該ダミービットライン対に対応するそれぞれのローカル入出力ライン対から分離することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記非活性化されるカラム選択ライン信号の状態は論理ロー状態であることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記ダミービットラインセンス増幅器領域に配置される前記それぞれのローカル入出力ライン対は第１分割ローカル入出力ライン対と第２分割ローカル入出力ライン対とに分割され、
前記第１分割ローカル入出力ライン対は前記グローバル入出力ライン対のうち第１グローバル入出力ライン対に前記第２スイッチング回路のうち一つを介して連結され、
前記第２分割ローカル入出力ライン対は前記グローバル入出力ライン対のうち第２グローバル入出力ライン対に前記第２スイッチング回路のうち一つを介して連結されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は、
前記論理ロー状態のカラム選択ライン信号を発生するカラムデコーダをさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記カラムデコーダは、
前記半導体メモリ装置に印加されるカラムアドレスをデコーディングするカラムデコーディング回路と、
切断されて前記カラムデコーディング回路から出力される信号の伝送を遮断するヒューズと、
前記ヒューズに連結されるノードと、
前記半導体メモリ装置に電源が印加されることを指示する制御信号に応じて、前記ノードの電圧レベルを接地電圧にプルダウンさせるトランジスタと、
前記ノードの電圧レベルをラッチするラッチ回路と、
前記ラッチ回路の出力信号を反転させて前記論理ロー状態のカラム選択ライン信号を発生するインバータとを備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、
前記それぞれのサブアレイ上に配置される複数のサブワードラインと、
前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交する複数のノーマルビットライン対と、
前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交して前記ノーマルビットライン対に平行すべく配置される複数のダミービットライン対と、
前記ダミービットライン対に連結され、前記ビットラインセンス増幅器領域に配置されるダミービットラインセンス増幅器と、
前記それぞれのノーマルビットライン対及び対応する前記ダミービットライン対に連結される複数のローカル入出力ライン対と、
前記ローカル入出力ライン対と前記ダミービットライン対とを連結／分離する第１スイッチング回路とを備え、
前記それぞれのローカル入出力ライン対は、前記ビットラインセンス増幅器領域上の前記ダミービットラインセンス増幅器を有するダミービットラインセンス増幅器領域で第１分割ローカル入出力ライン対と第２分割ローカル入出力ライン対とに分割され、
前記それぞれの第１スイッチング回路は一つのカラム選択ラインのカラム選択ライン信号により共通に制御されることを特徴とする半導体メモリ装置。
【請求項１６】
前記第１スイッチング回路のそれぞれは少なくとも２つのＮＭＯＳトランジスタを含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第１分割ローカル入出力ライン対に連結されるダミービットライン対と前記第２分割ローカル入出力ライン対に連結されるダミービットライン対とは同じサブアレイ上に配置されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記カラム選択ライン信号は前記第１スイッチング回路を非活性化させる論理ローレベルの信号であることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
複数のサブアレイを含むメモリセルアレイと、
前記サブアレイ間に設けられるビットラインセンス増幅器領域と、
前記ビットラインセンス増幅器領域上に配置される第１分割ローカル入出力ラインとを備え、
前記第１分割ローカル入出力ラインの一端部が前記ビットラインセンス増幅器領域上のダミービットラインセンス増幅器領域に位置することを特徴とする半導体メモリ装置。
【請求項２０】
前記半導体メモリ装置は第２分割ローカル入出力ラインをさらに備えることを特徴とする請求項１９に記載の半導体メモリ装置。
【請求項２１】
前記第２分割ローカル入出力ラインの一端部は前記ダミービットラインセンス増幅器領域に位置することを特徴とする請求項２０に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細にはサブアレイ数に関係なく階層型入出力ライン構造を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置、例えばダイナミックランダムアクセス半導体メモリ装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルアレイ上でワードラインとビットラインとは互いに垂直に交差して配置され、ビットラインはスイッチング回路を介してデータが入出力される入出力ラインに連結される。そして、前記ビットラインとワードラインとの交差領域にデータを保存するメモリセルが配置される。このような半導体メモリ装置が大容量化されるにつれ、前記メモリセルに／からデータを書き込み／読出すべく制御する周辺回路は高集積化されている。
【０００３】
前記入出力ラインの高速動作のために、半導体メモリ装置に含まれた入出力ラインはローカル入出力ラインとグローバル入出力ラインとに分割される階層型入出力ライン構造を使用している。同様に、ワードラインに使われるポリシリコンの抵抗による信号遅延を減らすために、ワードラインをメインワードラインとサブワードラインとに分割して使用する階層型ワードライン構造も広く使われている。
【０００４】
従来はメモリセルアレイのマトリックス上で縦方向に配置されるサブアレイの数は１６であった。しかし、最近はデータ貯蔵容量を同一に保持しつつチップサイズを小さくするために、前記縦方向に配置されるサブアレイの数は１４または１２に減っている。
【０００５】
図１は従来技術による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。図１を参照すれば、従来の半導体メモリ装置１０は複数のサブアレイ１１を含むメモリセルアレイ、カラムデコーダ１２及びロウデコーダ１３を含む。前記サブアレイ１１は複数のメモリセルを含む。
【０００６】
前記メモリセルアレイはビットラインセンス増幅器領域１４とサブワードラインドライバ領域１５とにより９６（＝１２×８）のサブアレイ１１に分割される。それぞれのビットラインセンス増幅器領域１４は縦方向に反復的に設けられ、それぞれのサブワードラインドライバ領域１５は横方向に反復的に設けられる。ビットラインセンス増幅器領域１４にはビットラインセンス増幅器（図示せず）が配置され、サブワードラインドライバ領域１５にはサブワードラインを駆動するサブワードラインドライバ（図示せず）が配置される。
【０００７】
従来の半導体メモリ装置１０は階層型ワードライン構造を有する。すなわち、複数のメインワードラインＭＷＬ（Ｍａｉｎ Ｗｏｒｄ Ｌｉｎｅｓ：ＭＷＬ）は１２のサブアレイ上を縦方向に通過してロウデコーダ１３に連結され、メインワードラインＭＷＬに所定の駆動回路を介して連結される複数のサブワードライン（図示せず）はそれぞれのサブアレイ１１上に配置される。ロウデコーダ１３はロウアドレスに応答してメインワードラインＭＷＬを選択して活性化させる。メインワードラインＭＷＬはノーマルワードラインＮＷＬと呼ぶ。
【０００８】
複数のカラム選択ラインＣＳＬは８つのサブアレイ１１を横方向に通過してカラムデコーダ１２に連結される。カラムデコーダ１２はカラム選択ラインＣＳＬを選択して活性化させる。
【０００９】
従来の半導体メモリ装置１０は階層型入出力ライン構造を有する。縦方向に配置される３つのサブアレイ１１ごとにローカル入出力ライン対ＬＩＯが配置される。一般的に、ローカル入出力ライン対ＬＩＯは図１に示されたように４または４の倍数に分割される。ローカル入出力ライン対ＬＩＯはビットラインセンス増幅器領域１４とサブワードラインドライバ領域１５とが交差するコンジャンクション領域（例えばＡ領域）で分割されて縦方向に反復的に配置される。それぞれのビットラインセンス増幅器領域１４に配置されるローカル入出力ライン対ＬＩＯは互いに反対側に配置される２つのサブアレイ１１により共通に使われる。グローバル入出力ライン対ＧＩＯはスイッチング回路を介してローカル入出力ライン対ＬＩＯに連結され、縦方向に配置される３つのサブアレイ１１ごとにグローバル入出力ライン対ＧＩＯがサブワードラインドライバ領域上に反復的に配置される。前記スイッチング回路はそれぞれグローバル入出力ライン対ＧＩＯとローカル入出力ライン対ＬＩＯとの交差領域１６に配置される。
【００１０】
図２は図１に示されたローカル入出力ライン対が分割される部分（例えば図１のＡ部分）を詳細に示す図である。
サブアレイ１１はビットラインセンス増幅器領域ＢＬ Ｓ／Ａ及びサブワードラインドライバ領域ＳＷＤにより分割される。それぞれのサブアレイ１１上には複数のサブワードラインＳＷＬ及び複数のビットライン対ＢＬが互いに直交して配置される。そして、サブワードラインＳＷＬとビットライン対ＢＬとが交差する交差領域にメモリセルが配置される。サブワードラインＳＷＬを駆動するサブワードラインドライバ（図示せず）はサブワードラインドライバ領域ＳＷＤに配置され、ビットライン対ＢＬに連結されるビットラインセンス増幅器（図示せず）はビットラインセンス増幅器領域ＢＬ Ｓ／Ａに配置される。
【００１１】
ローカル入出力ライン対ＬＩＯはコンジャンクション領域ＣＯＮＪＵＮＣＴＩＯＮで分割され、ビットライン対ＢＬと直交してビットラインセンス増幅器領域ＢＬ Ｓ／Ａ上に配置される。コンジャンクション領域ＣＯＮＪＵＮＣＴＩＯＮには前記サブワードラインドライバ及び前記ビットラインセンス増幅器を制御する制御回路などが配置される。
【００１２】
【発明が解決しようとする課題】
ところで、メモリセルアレイのデータ貯蔵容量を同一に保持しつつチップサイズを小さくする場合（例えば、従来技術による半導体メモリ装置のサブアレイ１１よりデータ貯蔵容量が相対的に大きいサブアレイが縦方向に１０個配置されてチップサイズが小さくなる場合）、ローカル入出力ライン対ＬＩＯはコンジャンクション領域ＣＯＮＪＵＮＣＴＩＯＮではないビットラインセンス増幅器領域ＢＬ Ｓ／Ａで分割する必要がある。しかし、ビットラインセンス増幅器領域ＢＬ Ｓ／Ａはローカル入出力ライン対ＬＩＯを分割するための場所として面積が小さいので、ビットラインセンス増幅器領域ＢＬ Ｓ／Ａ上でローカル入出力ライン対を分割できず、階層型入出力ライン構造を具現し難いという問題点がある。
【００１３】
従って、本発明は、ビットラインセンス増幅器領域上でローカル入出力ライン対を分割してサブアレイ数に関係なく階層型入出力ライン構造を構成でき、かつチップサイズを小さくでき、しかもメモリセルアレイ、ビットラインセンス増幅器及びカラムデコーダの連続性を保持できる半導体メモリ装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の一形態による半導体メモリ装置は、サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、前記ビットラインセンス増幅器領域上に配置されるローカル入出力ラインと、前記サブワードラインドライバ領域上に配置されるグローバル入出力ラインとを備え、前記ローカル入出力ラインは前記ビットラインセンス増幅器領域上で分割される。
【００１５】
望ましい具体例によれば、前記ビットラインセンス増幅器領域には、ダミービットラインセンス増幅器を有し、前記ローカル入出力ラインの分割部が位置するダミービットラインセンス増幅器領域を含む。
さらに、前記ダミービットラインセンス増幅器領域は、カラム選択ライン信号に応じて、前記ダミービットラインセンス増幅器に連結されるダミービットラインと前記ローカル入出力ラインとを連結／分離する第１スイッチング回路をさらに備える。
さらに、前記第１スイッチング回路は、前記カラム選択ライン信号の非活性化に応じて、前記ダミービットラインセンス増幅器に連結される前記ダミービットラインと前記ローカル入出力ラインとを分離する。
さらに、前記非活性化されるカラム選択ライン信号の状態は論理ロー状態である。
さらに、前記ビットラインセンス増幅器領域に配置されるローカル入出力ラインは第１分割ローカル入出力ラインと第２分割ローカル入出力ラインとに分割され、前記第１分割ローカル入出力ラインは前記グローバル入出力ラインのうち第１グローバル入出力ラインに第２スイッチング回路を介して連結され、前記第２分割ローカル入出力ラインは前記グローバル入出力ラインのうち第２グローバル入出力ラインに第３スイッチング回路を介して連結される。
【００１６】
本発明の他の形態による半導体メモリ装置は、サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、前記それぞれのサブアレイ上に配置される複数のサブワードラインと、前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交する複数のノーマルビットライン対と、前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交して前記ノーマルビットライン対に平行すべく配置されるダミービットライン対と、このダミービットライン対に連結され、前記ビットラインセンス増幅器領域に配置されるダミービットラインセンス増幅器と、第１スイッチング回路を介して対応する前記それぞれのノーマルビットライン対と対応する前記ダミービットライン対に連結される複数のローカル入出力ライン対と、第２スイッチング回路を介して対応する前記それぞれのローカル入出力対に連結される複数のグローバル入出力ライン対とを備え、前記それぞれのローカル入出力ライン対は前記ダミービットラインセンス増幅器が配置された部分の前記ビットラインセンス増幅器領域上で分割されることを特徴とする。
【００１７】
本発明のさらに他の形態による半導体メモリ装置は、サブワードラインドライバ領域とビットラインセンス増幅器領域とにより複数のサブアレイに分割されるメモリセルアレイと、前記それぞれのサブアレイ上に配置される複数のサブワードラインと、前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交する複数のノーマルビットライン対と、前記それぞれのサブアレイ上に配置され、前記それぞれのサブワードラインに直交して前記ノーマルビットライン対に平行すべく配置される複数のダミービットライン対と、このダミービットライン対に連結され、前記ビットラインセンス増幅器領域に配置されるダミービットラインセンス増幅器と、前記それぞれのノーマルビットライン対と対応する前記ダミービットライン対に連結される複数のローカル入出力ライン対と、このローカル入出力ライン対と前記ダミービットライン対とを連結／分離する第１スイッチング回路とを備え、前記それぞれのローカル入出力ライン対は前記ダミービットラインセンス増幅器が配置される部分のビットラインセンス増幅器領域上で第１分割ローカル入出力ライン対と第２分割ローカル入出力ライン対とに分割され、前記それぞれの第１スイッチング回路は一つのカラム選択ラインのカラム選択ライン信号により共通に制御されることを特徴とする。
【００１８】
本発明のさらに他の形態による半導体メモリ装置は、複数のサブアレイを含むメモリセルアレイと、前記サブアレイ間に設けられるビットラインセンス増幅器領域と、このビットラインセンス増幅器領域上に配置される第１分割ローカル入出力ラインとを備え、前記第１分割ローカル入出力ラインの一端部が前記ビットラインセンス増幅器領域に位置することを特徴とする。
【００１９】
このような本発明による半導体メモリ装置は、ビットラインセンス増幅器領域にローカル入出力ラインを分割できるダミービットラインセンス増幅器領域を設けて、ビットラインセンス増幅器領域でローカル入出力ラインを分割するようにしたので、サブアレイ数に関係なく階層型入出力ライン構造を構成できる。また、データ貯蔵容量が相対的に大きいサブアレイを縦方向に少ない数、配置してサブワードラインドライバ領域の数を減らすことが可能となるので、メモリセルアレイのデータ貯蔵容量を同一に保持したままチップサイズを小さくできる。また、本発明による半導体メモリ装置はノーマルビットラインに連結される構成要素とほとんど同じ構成要素に連結されるダミービットラインを含むことにより、メモリセルアレイ、ビットラインセンス増幅器及びカラムデコーダの連続性を保持できる。
【００２０】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。ただし、下記の実施形態は例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他の実施形態が可能であるという点を理解できる。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まるべきである。
【００２１】
図３は本発明の実施形態による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。図３を参照すれば、本発明の実施形態による半導体メモリ装置２０は、複数のサブアレイ２１を含むメモリセルアレイ、カラムデコーダ２２及びロウデコーダ２３を備える。前記サブアレイ２１のデータ貯蔵容量は図１に示されたサブアレイ１１のデータ貯蔵容量より相対的に大きい。
【００２２】
前記メモリセルアレイはビットラインセンス増幅器領域２４とサブワードラインドライバ領域２５とにより８０（＝１０×８）のサブアレイ２１に分割される。それぞれのビットラインセンス増幅器領域２４は縦方向に反復的に設けられ、それぞれのサブワードラインドライバ領域２５は横方向に反復的に設けられる。ビットラインセンス増幅器領域２４にはビットラインセンス増幅器（図示せず）が配置され、サブワードラインドライバ領域２５にはサブワードライン（図示せず）を駆動するサブワードラインドライバ（図示せず）が配置される。
【００２３】
本発明の実施形態による半導体メモリ装置２０は階層型ワードライン構造を有する。すなわち、複数のメインワードラインＭＷＬは１０のサブアレイ２１上を縦方向に通過してロウデコーダ２３に連結され、このメインワードラインＭＷＬに前記サブワードラインドライバを介して連結される複数のサブワードライン（図示せず）はそれぞれのサブアレイ２１上に配置される。ロウデコーダ２３はロウアドレスに応じてメインワードラインＭＷＬを選択して活性化させる。メインワードラインＭＷＬはノーマルワードラインＮＷＬと呼ぶ。
【００２４】
複数のカラム選択ラインＣＳＬは８つのサブアレイ２１を横方向に通過してカラムデコーダ２２に連結される。カラムデコーダ２２はカラム選択ラインＣＳＬを選択して活性化させる。
【００２５】
本発明の実施形態による半導体メモリ装置２０は階層型入出力ライン構造を有する。ローカル入出力ライン対ＬＩＯは、縦方向に配置される２．５のサブアレイ２１ごとに分割されてビットラインセンス増幅器領域２４上で縦方向に反復的に配置される。このようにしてそれぞれのビットラインセンス増幅器領域２４に配置されるローカル入出力ライン対ＬＩＯは、互いに反対側に配置される２つのサブアレイ２１により共通に使われる。グローバル入出力ライン対ＧＩＯはスイッチング回路（図示せず）を介してローカル入出力ライン対ＬＩＯに連結され、縦方向に配置される２．５のサブアレイ２１ごとにサブワードラインドライバ領域２５上に縦方向に反復的に配置される。前記スイッチング回路はそれぞれグローバル入出力ライン対ＧＩＯとローカル入出力ライン対ＬＩＯとの交差領域２６に配置される。
【００２６】
従って、本発明による半導体メモリ装置２０はビットラインセンス増幅器領域２４上でローカル入出力ライン対ＬＩＯを分割できるので、従来の半導体メモリ装置１０と実質的に同じデータ貯蔵容量を保持しつつもチップサイズを小さくできる。
【００２７】
図４は本発明の他の実施形態による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。図４を参照すれば、本発明の他の実施形態による半導体メモリ装置３０は複数のサブアレイ３１を含むメモリセルアレイ、カラムデコーダ３２及びロウデコーダ３３を備える。カラムデコーダ３２とロウデコーダ３３の機能は図３のカラムデコーダ２２とロウデコーダ２３の機能と同一である。
【００２８】
図４に示された本発明の他の実施形態による半導体メモリ装置３０は図３に示された本発明の一実施形態による半導体メモリ装置２０とほとんど同じ構成要素を含むので、違いがある部分についてだけ説明すれば次の通りである。本発明の他の実施形態による半導体メモリ装置３０のメモリセルアレイはビットラインセンス増幅器領域３４によってのみ分割され、サブワードラインドライバ領域３５は前記メモリセルアレイの外部に設けられるという点で図３に示された本発明の一実施形態による半導体メモリ装置２０と違いがある。従って、本発明の他の実施形態による半導体メモリ装置はサブワードラインドライバ領域の数を最小数に減らせるので、よりチップサイズを小さくできる。
【００２９】
図５は図３に示されたローカル入出力ライン対が分割される部分（例えば図３のＢ部分）を詳細に示す図である。
それぞれのサブアレイ２１上には複数のサブワードラインＳＷＬ及び複数のノーマルビットライン対ＢＬが互いに直交して配置される。そして、それぞれのサブワードラインＳＷＬとそれぞれのノーマルビットライン対ＢＬとが交差する交差領域にはメモリセルが配置される。ダミービットライン対ＤＢＬはノーマルビットライン対ＢＬと平行すべく配置される。それぞれのサブワードラインＳＷＬとそれぞれのダミービットライン対ＤＢＬとが交差する交差領域にもメモリセルが配置される。従って、本発明による半導体メモリ装置に含まれるメモリセルアレイの連続性は保持される。
【００３０】
ビットラインセンス増幅器領域２４（ビットラインセンス増幅器領域形成領域ともいえる）には、点線４０内に示されたビットラインセンス増幅器領域ＢＬ Ｓ／Ａとダミービットラインセンス増幅器領域ＤＵＭＭＹ ＢＬ Ｓ／Ａとが形成される。
【００３１】
ローカル入出力ライン対ＬＩＯ，ＬＩＯＢはダミービットラインセンス増幅器領域ＤＵＭＭＹ ＢＬ Ｓ／Ａ上で分割されて第１分割ローカル入出力ライン対及び第２分割ローカル入出力ライン対を形成する。第１分割ローカル入出力ライン対と第２分割ローカル入出力ライン対は、それぞれに対応するグローバル入出力ライン対ＧＩＯである第１グローバル入出力ライン対（図示せず）と第２グローバル入出力ライン対（図示せず）とに前記スイッチング回路を介して連結される。また、第１及び第２分割ローカル入出力ライン対はノーマルビットライン対ＢＬ及びダミービットライン対ＤＢＬに直交して配置される。
【００３２】
図６は図５に示されたローカル入出力ライン対が分割されるビットラインセンス増幅器領域２４を詳細に示す図である。図５に示されたローカル入出力ライン対ＬＩＯ，ＬＩＯＢを使用する構成は一つのカラム選択ライン当たり４つのビットライン対が対応する４ ｂｉｔ ｌｉｎｅ ｐａｉｒｓ／ＣＳＬ構成である。
【００３３】
図５の点線４０内の上のビットラインセンス増幅器領域ＢＬ／Ａに相当するビットラインセンス増幅器領域４１には、ＰＭＯＳトランジスタを含むＰＭＯＳ型センス増幅器、ＮＭＯＳトランジスタを含むＮＭＯＳ型センス増幅器、左右２つのイコールライジング回路、同じく左右２つの分離回路及び４つのカラム選択スイッチが配置される。
【００３４】
前記分離回路は分離信号ＰＩＳＯＩ，ＰＩＳＯＪにそれぞれ応じて、左側に配置されるビットライン対［ＢＬＬ＜０＞ＢＬＢＬ＜０＞］，［ＢＬＬ＜１＞，ＢＬＢＬ＜１＞］と右側に配置されるビットライン対［ＢＬＲ＜０＞，ＢＬＢＲ＜０＞］，［ＢＬＲ＜１＞，ＢＬＢＲ＜１＞］とを分離する。
【００３５】
前記イコールライジング回路はイコールライジング信号ＰＥＱＩＢ，ＰＥＱＪＢにそれぞれ応じて、ビットライン対の電圧を所定の電圧ＶＢＬで同一に設定する。
【００３６】
前記ＰＭＯＳ型センス増幅器は所定の電圧ＬＡに応じて、左側に配置されるそれぞれのビットライン対［ＢＬＬ＜０＞ＢＬＢＬ＜０＞］，［ＢＬＬ＜１＞，ＢＬＢＬ＜１＞］間の電圧差を増幅する。このＰＭＯＳ型センス増幅器に含まれる２つのＰＭＯＳトランジスタの基板には基板電圧ＶＩＮＴＡが印加される。前記ＮＭＯＳ型センス増幅器は前記電圧ＬＡの反転電圧ＬＡＢに応じて、右側に配置されるそれぞれのビットライン対［ＢＬＲ＜０＞，ＢＬＢＲ＜０＞］，［ＢＬＲ＜１＞，ＢＬＢＲ＜１＞］間の電圧差を増幅する。
【００３７】
前記それぞれのカラム選択スイッチはカラム選択ラインＣＳＬ＜０＞を活性化／非活性化させるカラム選択ライン信号に応じて、前記ビットライン対と前記ローカル入出力ライン対とを連結／分離する。このそれぞれのカラム選択スイッチはＮＭＯＳトランジスタを備える。
【００３８】
図５の点線４０内の下のビットラインセンス増幅器領域ＢＬＳ／Ａに相当するビットラインセンス増幅器領域４３に配置される構成要素も前記説明されたビットラインセンス増幅器領域４１の構成要素と同一である。ただし、ビットラインセンス増幅器領域４３に配置されるビットライン対及びカラム選択ラインの参照符号がそれぞれ［ＢＬＬ＜４＞，ＢＬＢＬ＜４＞］，［ＢＬＬ＜５＞，ＢＬＢＬ＜５＞］［ＢＬＲ＜４＞，ＢＬＢＲ＜４＞］，［ＢＬＲ＜５＞，ＢＬＢＲ＜５＞］及びＣＳＬ＜２＞という点で違いがある。
【００３９】
また、図５の点線４０内のダミービットラインセンス増幅器領域ＤＵＭＭＹ ＢＬ Ｓ／Ａに相当するダミービットラインセンス増幅器領域４２にもビットラインセンス増幅器領域４１の構成要素と同じ構成要素が配置される。ただし、ダミービットラインセンス増幅器領域４２のそれぞれのカラム選択スイッチに連結されたカラム選択ラインＣＳＬ＜１＞は接地電圧ＶＳＳに連結されて非活性化状態を保持するという点と、ダミービットラインセンス増幅器領域４２に配置されるビットライン対及びカラム選択ラインの参照符号がそれぞれ［ＤＢＬＬ＜２＞，ＤＢＬＢＬ＜２＞］，［ＤＢＬＬ＜３＞，ＤＢＬＢＬ＜３＞］，［ＤＢＬＲ＜２＞，ＤＢＬＢＲ＜２＞］，［ＤＢＬＲ＜３＞，ＤＢＬＢＲ＜３＞］及びＣＳＬ＜１＞という点で違いがある。従って、本発明の半導体メモリ装置に含まれるビットラインセンス増幅器の連続性も保持される。
【００４０】
カラム選択ラインＣＳＬ＜１＞は本発明の実施形態による半導体メモリ装置に含まれたカラムデコーダ（図示せず）内で接地電圧ＶＳＳに連結されるが、それについての説明は図８を参照して記述される。また、図６に示されたＣ部分は図７を参照して説明される。
【００４１】
図７は図６に示されたローカル入出力ライン対が分割される部分Ｃを拡大して示す図である。図７を参照すれば、ローカル入出力ライン対［ＬＩＯ０，ＬＩＯＢ０］，［ＬＩＯ４，ＬＩＯＢ４］はそれぞれ図７に示された領域ＳＰＬＩＴ１とＳＰＬＩＴ２で縦方向に分割され、各一端部はダミービットラインセンス増幅器領域上に位置する。このように本発明の実施形態による半導体メモリ装置はローカル入出力ライン対を分割するために必要な面積を提供するダミービットラインセンス増幅器領域を含む。
【００４２】
図８は図３に示されたカラムデコーダ２２の具体例を示す図である。図８を参照すれば、本発明による半導体メモリ装置に含まれるカラムデコーダ２２はカラムデコーディング回路２２１及び駆動回路２２２ａ，２２２ｂを含む。それぞれの駆動回路２２２ａ，２２２ｂはヒューズＦ、ラッチ回路２２３、インバータＩＮＶ３及びＮＭＯＳトランジスタＭＮを備える。
【００４３】
ＮＭＯＳトランジスタＭＮは制御信号ＰＶＣＣＨＢに応じて、ノードＮの電圧レベルを接地電圧ＶＳＳにプルダウンさせる。制御信号ＰＶＣＣＨＢは本発明の実施形態による半導体メモリ装置に電源が印加された時、所定の時間論理ハイ状態に活性化されるパルスである。すなわち、制御信号ＰＶＣＣＨＢは本発明の半導体メモリ装置に電源が印加されたことを指示する信号である。
【００４４】
ラッチ回路２２３はクロスカップルされた２つのインバータＩＮＶ１，ＩＮＶ２を備える。ラッチ回路２２３は接地電圧ＶＳＳにプルダウンされたノードＮの電圧レベルをラッチする。インバータＩＮＶ３はラッチ回路２２３の出力信号を反転させ、カラム選択ラインＣＳＬ＜１＞を論理ロー状態に非活性化させる。
【００４５】
カラムデコーディング回路２２１はカラムアドレスＣＡｉをデコーディングし、デコーディングカラムアドレスＤＣＡ１をヒューズＦに伝達する。ヒューズＦはカラム選択ラインＣＳＬ＜１＞が論理ロー状態に保持されるべく切断され、カラムデコーディング回路２２１の出力信号がノードＮに伝えられることを遮断する。
【００４６】
また、カラムデコーディング回路２２１はカラムアドレスＣＡｉをデコーディングし、デコーディングカラムアドレスＤＣＡｊを発生させる。ここで、ｊは１を除外した０または自然数である。駆動回路２２２ａは前述された駆動回路２２２ｂの構成要素と同じ構成要素を含む。ただし、駆動回路２２２ａに含まれるヒューズＦは切断されない。従って、駆動回路２２２ａはデコーディングカラムアドレスＤＣＡｊに応じて、カラム選択ラインＣＳＬ＜ｉ＞を活性化させる。
従って、それぞれの駆動回路２２２ａ，２２２ｂは同じ構成要素を有するので、カラムデコーダ２２は連続性を保持する。
【００４７】
【発明の効果】
以上のように本発明による半導体メモリ装置は、ビットラインセンス増幅器領域にローカル入出力ラインを分割できるダミービットラインセンス増幅器領域を設けて、ビットラインセンス増幅器領域でローカル入出力ラインを分割するようにしたので、サブアレイ数に関係なく階層型入出力ライン構造を構成できる。また、データ貯蔵容量が相対的に大きいサブアレイを縦方向に少ない数、配置してサブワードラインドライバ領域の数を減らすことが可能となるので、メモリセルアレイのデータ貯蔵容量を同一に保持したままチップサイズを小さくできる。また、本発明による半導体メモリ装置はノーマルビットラインに連結される構成要素とほとんど同じ構成要素に連結されるダミービットラインを含むことにより、メモリセルアレイ、ビットラインセンス増幅器及びカラムデコーダの連続性を保持できる。
【図面の簡単な説明】
【図１】従来技術による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。
【図２】図１に示されたローカル入出力ライン対が分割される部分を詳細に示す図である。
【図３】本発明の一実施形態による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。
【図４】本発明の他の実施形態による階層型入出力ライン構造を有する半導体メモリ装置を示す概略的な構成図である。
【図５】図３に示されたローカル入出力ライン対が分割される部分を詳細に示す図である。
【図６】図５に示されたローカル入出力ライン対が分割されるビットラインセンス増幅器領域を詳細に示す図である。
【図７】図６に示されたローカル入出力ライン対が分割される部分を拡大して示す図である。
【図８】図３に示されたカラムデコーダの具体例を示す図である。
【符号の説明】
２０  半導体メモリ装置
２１  サブアレイ
２２  カラムデコーダ
２３  ロウデコーダ
２４  ビットラインセンス増幅器領域
２５  サブワードラインドライバ領域
２６  交差領域
ＢＬ  ノーマルビットライン対
ＤＢＬ  ダミービットライン対
ＳＷＬ  サブワードライン
ＢＬ  Ｓ／Ａ  ビットラインセンス増幅器領域
ＤＵＭＭＹ  ＢＬ  Ｓ／Ａ  ダミービットラインセンス増幅器領域
ＬＩＯ，ＬＩＯＢ  ローカル入出力ライン対
【図１】
0004728562.tif 000002
【図２】
0004728562.tif 000003
【図３】
0004728562.tif 000004
【図４】
0004728562.tif 000005
【図５】
0004728562.tif 000006
【図６】
0004728562.tif 000007
【図７】
0004728562.tif 000008
【図８】
0004728562.tif 000009