(57)【特許請求の範囲】
【請求項１】
データ転送を制御可能な第１の装置と、
前記第１の装置との間でデータをやり取りする複数の第２の装置と、
前記第１の装置と前記第２の装置との間に接続されたデータ伝送線と
を備え、
前記第１の装置は、
前記第２の装置内の読み出し可能データを読み出す際に、前記読み出し可能データのシリアル変換順序を制御可能な信号を生成する制御器と、
前記シリアル変換順序制御信号を含むデータをシリアル変換し、前記第２の装置に送信する第１のシリアル変換器と、
前記第２の装置が前記シリアル変換順序制御信号に従って前記読み出し可能データをシリアル変換したデータを受信し、パラレル変換する第１のパラレル変換器と、を備え、
前記第２の装置は、
前記第１の装置から送信されたシリアル変換データを受信し、パラレル変換する第２のパラレル変換器と、
前記シリアル変換順序制御信号に従って前記読み出し可能データのシリアル変換順序を設定する設定器と、
前記設定されたシリアル変換順序で前記読み出し可能データをシリアル変換し、前記第１の装置に送信する第２のシリアル変換器と、を備えることを特徴とする通信システム。
【請求項２】
データ伝送線を介して接続されたスレーブ装置のデータ転送を制御可能なマスター装置であって、
データ伝送線を介して接続されたスレーブ装置内の読み出し可能データを読み出す際に、前記読み出し可能データのシリアル変換順序を制御可能な信号を生成する制御器と、
前記シリアル変換順序制御信号を含むデータをシリアル変換し、前記スレーブ装置に送信するシリアル変換器と、
前記スレーブ装置が前記シリアル変換順序制御信号に従って前記読み出し可能データをシリアル変換したデータを受信し、パラレル変換するパラレル変換器と
を備えることを特徴とするマスター装置。
【請求項３】
データ伝送線を介して接続されたマスター装置によってデータ転送が制御されるスレーブ装置であって、
前記マスター装置から送信されたシリアル変換データを受信し、パラレル変換するパラレル変換器と、
前記パラレル変換データに含まれた、前記スレーブ装置内の読み出し可能データのシリアル変換順序を制御可能な信号に従って、前記読み出し可能データのシリアル変換順序を設定する設定器と、
前記設定されたシリアル変換順序で前記読み出し可能データをシリアル変換し、前記マスター装置に送信するシリアル変換器と
を備えることを特徴とするスレーブ装置。
【請求項４】
データ転送を制御可能な第１の装置と、前記第１の装置との間でデータをやり取りする複数の第２の装置と、前記第１の装置と前記第２の装置との間に接続されたデータ伝送線とを備えた構成において、
前記第１の装置が前記第２の装置内の読み出し可能データを読み出す際に、前記読み出し可能データのシリアル変換順序を制御可能な信号を前記第１の装置内で生成する工程と、前記シリアル変換順序制御信号を含むデータを前記第１の装置から前記第２の装置に前記伝送線を介して転送する工程と、
前記シリアル変換順序制御信号に従って前記読み出し可能データのシリアル変換順序を設定し、前記設定順序で前記読み出し可能データを前記第２の装置内でシリアル変換する工程と、
前記シリアル変換データを前記第２の装置から前記第１の装置に前記伝送線を介して転送する工程と、
前記シリアル変換データを前記第１の装置内でパラレル変換する工程と
を含むことを特徴とする通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ通信方式に係り、特に、テレビ機器、ビデオ機器、ＤＶＤレコーダ機器、オーディオ機器等のシリアルデータ通信に関する。
【背景技術】
【０００２】
従来から、１つの制御する半導体装置と、複数の制御される半導体装置との間を、２本もしくは３本の伝送線で接続し、制御する方法がある。この手法のうち、フィリップス社のＩＮＴＥＲ−ＩＣ（Ｉ２Ｃ）バスについて、以下説明する。
【０００３】
図６にＩ２Ｃバスを示す。図６に示すように、Ｉ２Ｃバスは、１つの制御する半導体装置（以降、「マスター」と呼ぶ。）１と、複数の制御される半導体装置（以降、「スレーブ」と呼ぶ。）４との間を２本の伝送線２，３で接続する。マスター１は伝送線２，３を介して各スレーブ４を制御する。
【０００４】
マスター１はデータ転送を開始し、クロック信号を生成し、データ転送を終了する装置であり、各スレーブ４はマスター１からアドレス指定される装置である。２本の伝送線のうち一方は、クロック信号を伝送する線（以降、「シリアル・クロック・ライン（ＳＣＬ）」と呼ぶ。）２であり、マスター１が送信し、各スレーブ４が受信する。他方は、マスター１と各スレーブ４間でのデータを伝送する線（以降、「シリアル・データ・ライン（ＳＤＡ）」と呼ぶ。）３であり、マスター１が各スレーブ４を制御するためのデータ伝送に使用され、マスター１が各スレーブ４に対しデータをシリアルで送信する。
【０００５】
各スレーブ４には固有のアドレス（以降、「スレーブアドレス」と呼ぶ。）が設けられる。マスター１が各スレーブ４を制御する時、最初に制御対象のスレーブ４のスレーブアドレスをＳＤＡ３に送信する。各スレーブ４は、自らのスレーブアドレスを受信したときのみ、スレーブデータ以降のデータを受信する。各スレーブ４に固有のアドレスを設けることによって、ＳＣＬ２及びＳＤＡ３を各スレーブ４で共通に利用することができる。
【０００６】
また、Ｉ２Ｃバスでは、マスター１の指示により、ＳＤＡ３を介して、各スレーブ４の保持しているデータをマスター１に送信することもできる。データの送信順序は、あらかじめ決められた順序で送信される。マスター１の指示が無ければ、各スレーブ４の保持しているデータをマスター１に送信することはできず、マスター１と各スレーブ４とは完全な双方向通信とはならない。
【０００７】
次に、上記のＩ２Ｃバスを使用したシステムの一例を説明する。図７は、図６に示したＩ２Ｃバスを適用した通信システムの構成を示す図である。
【０００８】
最初に、マスター１からスレーブ４にデータを書き込む動作について説明する。図７において、マスター１は送信データ５をシリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５は、スレーブ４のスレーブアドレス・データ（７ビット）、スレーブ４へのデータ書き込み／読み出し選択データ（１ビット）、スレーブ４を制御するデータ、で構成される。データ書き込み／読み出し選択データはマスター１からスレーブ４にデータの書き込みが行なわれることを示している。送信データ５は、スレーブアドレス・データ、データ書き込み／読み出し選択データ、スレーブ制御データの順でシリアル変換される。
【０００９】
スレーブ４はマスター１からＳＤＡ３に送信されたデータ５を受信する。受信されたデータ５はパラレル変換器７でパラレル変換され、受信データ用メモリ８に格納される。格納されたデータ５内の制御データはスレーブ４内の各種の機能制御部９へ送られ、そのデータに基づきスレーブ４を制御する。これで、マスター１からスレーブ４にデータを書き込む動作は終了する。
【００１０】
次に、マスター１がスレーブ４内に格納されたデータを読み出す動作について説明する。上記の書き込み動作と同様に、マスター１は送信データ５をシリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５は、スレーブ４のスレーブアドレス・データ（７ビット）と、スレーブ４へのデータ書き込み／読み出し選択データ（１ビット）で構成される。ここでは、データ書き込み／読み出し選択データはマスター１がスレーブ４内のデータの読み込みが行なわれることを示している。送信データ５は、スレーブアドレス・データ、選択データの順で、シリアル変換される。
【００１１】
スレーブ４はマスター１からＳＤＡ３に送信されたデータ５を受信する。そのデータはパラレル変換器７でパラレル変換され、受信データ用メモリ８に格納される。送信データ５内の選択データはメモリ８から読み出し指示信号線１０を介してシリアル変換器１１に伝えられる。スレーブ４はデータ読み込みを示す選択データに従い、スレーブ４内のシステム情報データ１２をシリアル変換器１１でシリアル変換し、ＳＤＡ３に送信する。
【００１２】
マスター１はＳＤＡ３に送信されたデータ１２を受信し、パラレル変換器１３でパラレル変換し、受信データ用メモリ１４に格納する。これで、マスター１がスレーブ４内に格納されたデータを読み出す動作が終了する。
【００１３】
図７のシステムでは、このようにして、マスター１がスレーブ４にデータを書き込み、スレーブ４内のデータを読み込むことが可能となる。
【００１４】
なお、この出願の発明に関連する先行技術文献情報としては、例えば、非特許文献１が知られている。
【非特許文献１】「Ｔｈｅ  Ｉ２Ｃ−ｂｕｓ  ｓｐｅｃｉｆｉｃａｔｉｏｎ」    http://www.jp.semiconductors.philips.com/buses/i2c/
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図８に、図７のシステム情報データ１２のデータマップの一例を示す。ここでは、システム情報データ１２のデータ数が１２８個の場合を示している。図８において、あらかじめデータ１２のシリアル変換順序をＭＳＢからＬＳＢへ、且つ、サブアドレス０からＦへという順序に設定しておく。この場合、図８の升目に記載した数値の順序で、データ１２がシリアル変換されることになる。例えば、サブアドレスＥ、アドレス７のデータは１１３番目にシリアル変換され、ＳＤＡ３に送信されることになる。
【００１６】
しかしながら、図７に示したシステムでは、スレーブ４のシステム情報データ１２の読み出しはシリアル伝送であった。従って、シリアル変換する順序が後ろのデータほど、マスター１が受信するまでに要する時間が増大してしまう。つまり、図８の升目の数値が大きいデータほどマスター１が受信するのに時間がかかってしまう。近年、半導体装置の大規模化と機能の増大化に伴い、スレーブ４から送信するデータ量が多くなった場合、その弱点が課題となる。
【００１７】
また、シリアル変換器１１から一番最後に送信されるデータのみを必要とする場合でも、システム情報データ１２の全データをマスター１が読み出さなければならない。そのため、マスター１はスレーブ４の全データを保持するだけの受信用メモリ１４を備える必要がある。その結果、メモリ１４は必然的に規模が大きくなってしまう。
【００１８】
本発明は、上記事情に鑑みて成されたものであり、マスターがスレーブからデータを読み込む場合に、目的データの読み込みを高速に行うことができる通信システム及び通信方法を提供することにある。
【００１９】
本発明の他の目的は、マスターがスレーブからデータを読み込む場合に、読み込まれたデータを保持するマスター内のメモリ規模を低減することができる通信システム及び通信方法を提供することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明は、データ転送を制御可能な第１の装置と、第１の装置との間でデータをやり取りする複数の第２の装置と、第１の装置と第２の装置との間に接続されたデータ伝送線とを備え、第１の装置は、第２の装置内の読み出し可能データを読み出す際に、読み出し可能データのシリアル変換順序を制御可能な信号を生成する制御器と、シリアル変換順序制御信号を含むデータをシリアル変換し、第２の装置に送信する第１のシリアル変換器と、第２の装置がシリアル変換順序制御信号に従って読み出し可能データをシリアル変換したデータを受信し、パラレル変換する第１のパラレル変換器と、を備え、第２の装置は、第１の装置から送信されたシリアル変換データを受信し、パラレル変換する第２のパラレル変換器と、シリアル変換順序制御信号に従って読み出し可能データのシリアル変換順序を設定する設定器と、設定されたシリアル変換順序で読み出し可能データをシリアル変換し、第１の装置に送信する第２のシリアル変換器と、を備える通信システムであることを第１の特徴とする。
【００２１】
本発明の第１の特徴によれば、第１の装置（マスター装置）は第２の装置（スレーブ装置）内の読み出し可能データを読み出す際に、読み出し可能データのうち目的とするデータが先に読み出しできるように、第２の装置に読み出し可能データのシリアル変換順序を指示することができる。
【００２２】
つまり、第１の装置は目的とするデータが先に受信することができるように読み出し可能データのシリアル変換順序を制御するシリアル変換制御信号を生成し、第２の装置に送信する。第２の装置は、このシリアル変換順序制御信号に従って、読み出し可能データのシリアル変換順序を設定し、その設定順序でパラレル変換し、第１の装置に送信する。
【００２３】
従って、第１の装置は、読み出し可能データのうち目的とするデータを高速に受信することが可能となる。特に、近年の半導体装置の大規模化、機能の増大化に伴う送信データ量の増大に対して、非常に有効なものである。
【００２４】
本発明の第２の特徴は、データ転送を制御可能な第１の装置と、第１の装置との間でデータをやり取りする複数の第２の装置と、第１の装置と第２の装置との間に接続されたデータ伝送線とを備え、第１の装置は、第２の装置内の読み出し可能データを読み出す際に、読み出し可能データのうちシリアル変換されるデータの選択を制御可能な信号を生成する制御器と、シリアル変換選択制御信号を含むデータをシリアル変換し、第２の装置に送信する第１のシリアル変換器と、第２の装置がシリアル変換選択制御信号に従って読み出し可能データの一部をシリアル変換したデータを受信し、パラレル変換する第１のパラレル変換器と、パラレル変換データを一時的に保持するメモリと、を備え、第２の装置は、第１の装置から送信されたシリアル変換データを受信し、パラレル変換する第２のパラレル変換器と、シリアル変換選択制御信号に従って読み出し可能データのうちシリアル変換するデータを選択する選択器と、選択されたデータをシリアル変換し、第１の装置に送信する第２のシリアル変換器と、を備える通信システムであることである。
【００２５】
本発明の第２の特徴によれば、第１の装置（マスター装置）は第２の装置（スレーブ装置）内の読み出し可能データを読み出す際に、読み出し可能データのうち必要なデータのみを読み出しできるように、第２の装置に対して読み出し可能なデータのうちシリアル変換を希望するデータを指定することができる。
【００２６】
すなわち、第１の装置は必要なデータのみを受信できるように読み出し可能データのうちシリアル変換するデータを選択するためのシリアル変換選択制御信号を生成し、第２の装置に送信する。第２の装置は、この制御信号に従って、第１の装置が要求するデータを選択し、この選択データのみをパラレル変換し、第１の装置に送信する。
【００２７】
従って、第１の装置は、第２の装置内の読み出し可能データのすべてを一時的に保持できる規模のメモリを搭載することが不要となる。それにより、装置コストは低減され、特に、送信データが増大する今日においては、非常に有益なものとなる。
【発明の効果】
【００２８】
本発明によれば、マスターがスレーブからの目的のデータを読み出すことを高速に行うことができる通信システム及び方法を提供できる。
【００２９】
また、本発明によれば、スレーブから読み出すデータを選択することにより、マスターに搭載されるメモリの規模を低減することができる通信システム及び方法を提供できる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る通信システムについて図面を参照しながら説明する。なお、背景技術のものと同一または類似の部分については同一または類似の符号を用いるものとする。
【００３１】
図１は、本発明の第１の実施形態に係る通信システムの構成を示す図である。図１に示すように、本実施形態に係る通信システムは、データ転送を制御するマスター１ａと、マスター１ａからアドレス指定され、マスター１ａによりデータ転送を制御されるスレーブ４ａと、マスター１ａとスレーブ４ａとの間のデータ転送を行うＳＤＡ３とから構成されている。図１では１つのスレーブ４ａしか図示しないが、もちろん図６のように複数のスレーブ４がＳＤＡ３に接続されている。また、マスター１ａとスレーブ４ａとの間にはＳＤＡ３以外に、図６のＳＣＬ２も配置されている。
【００３２】
次に、図１を用いて、本実施形態の通信システムの動作について説明する。
【００３３】
まず、マスター１ａから送信されたデータをスレーブ４ａに書き込む動作について説明する。図１において、マスター１ａ内では、送信データ５ａを、シリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５ａは、スレーブ４ａのスレーブアドレス１８を示すデータ（７ビット）、スレーブ４ａへのデータ書き込み／読み出し選択データ（１ビット）、スレーブ４ａを制御するデータ、で構成される。データ書き込み／読み出し選択データはマスター１ａからスレーブ４ａにデータの書き込みが行なわれることを示している。送信データ５ａは、スレーブアドレス・データ、データ書き込み／読み出し選択データ、スレーブ制御データの順でシリアル変換される。
【００３４】
スレーブ４ａは、ＳＤＡ３に送信されたデータ５ａ内のスレーブアドレスを示すデータとアドレス１８とが一致した時に、スレーブ４ａはマスター１ａからアドレス指定されたと判断する。そして、送信されたデータ５ａをパラレル変換器７でパラレル変換し、受信データ用メモリ８に格納する。メモリ８に格納されたデータ５ａ内のスレーブ制御データは各種の機能制御部９へ送られ、そのスレーブ制御データに基づきスレーブ４ａを制御する。このようにしてデータ書き込み動作は終了する。
【００３５】
次に、マスター１ａがスレーブ４ａ内に格納されたデータを読み出す動作について説明する。図１において、上記の書き込み動作と同様に、マスター１ａは送信データ５ａをシリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５ａは、スレーブ４ａのスレーブアドレス・データ（７ビット）と、スレーブ４ａへのデータ書き込み／読み出し選択データ（１ビット）で構成される。ここでは、データ書き込み／読み出し選択データはマスター１ａがスレーブ４ａ内のデータの読み込みが行なわれることを示している。
【００３６】
マスター１ａのシリアル変換順序制御器１９はスレーブ４ａでのシリアル変換順序を制御する信号を生成し、送信データ５ａに含ませることが可能である。このシリアル変換順序制御信号は、後述するように、マスター１ａがスレーブ４ａから読み出すデータのシリアル変換順序を設定する信号である。この信号により、マスター１ａはスレーブ４ａに対してデータ読み出し順序を指示することが可能となる。
【００３７】
送信データ５ａは、従来と同様、スレーブアドレス・データ、選択データの順で、シリアル変換器６によりシリアル変換される。
【００３８】
スレーブ４ａは、送信されたデータ５ａのスレーブアドレスを示すデータとスレーブアドレス１８とが一致すると、その送信データ５ａを受信する。データ５ａはパラレル変換器７でパラレル変換され、受信データ用メモリ８に格納される。送信データ５ａ内の選択データはメモリ８から読み出し指示信号線１０を介してシリアル変換器１５に伝えられる。スレーブ４ａはデータ読み込みを示す選択データに従い、スレーブ４ａ内のシステム情報データ１２をシリアル変換器１５でシリアル変換し、ＳＤＡ３に送信する。
【００３９】
ここで、マスター１ａのシリアル変換順序制御器１９によって追加されたシリアル変換順序制御信号はメモリ８からシリアル変換順序制御信号線１７を介してシリアル変換器１５内のシリアル変換順序設定器１６に伝達される。シリアル変換順序設定器１６はシリアル変換順序制御信号に基づき、システム情報データ１２のシリアル変換順序を決定する。この決定に従って、シリアル変換器１５はシリアル変換を行うことになる。
【００４０】
マスター１ａはＳＤＡ３に送信されたデータ１２を受信し、パラレル変換器１３でパラレル変換し、受信データ用メモリ１４に格納する。受信されたデータ１２は、マスター１ａがシリアル変換制御信号によってスレーブ４ａに対して指示した順序でシリアル変換されている。それにより、マスター１ａは指示した順序でデータ１２を受信することが可能となる。これで、マスター１ａがスレーブ４ａ内に格納されたデータを読み出す動作が終了する。
【００４１】
次に、上記のシリアル変換順序の制御について詳細に説明する。図２に、図８に示したシステム情報データ１２のデータマップの新たなシリアル変換順序を示す。図２の升目に記載した数字は、図８と同様、シリアル変換の順番である。図８のような順番でシリアル変換するか、もしくは、図２の順番でシリアル変換するかは、上記のシリアル変換順序制御信号によって制御される。シリアル変換順序制御信号は送信データ５ａにシリアル変換順序制御器１９によって追加され、スレーブ４ａの受信データ用メモリ８に書き込まれる。シリアル変換順序制御信号はシリアル変換順序制御信号線１７により、シリアル変換順序設定器１６に伝えられ、シリアル変換順序を制御する。サブアドレスＥ、アドレス７のデータが必要な場合、図８の設定順序では、１１３番目に送信されるが、図２に示すシリアル変換順序にすれば、上記データを４９番目に送信することができる。
【００４２】
本発明の第１の実施形態によれば、１つのマスターと複数のスレーブのデータ通信を１本のデータ伝送線（クロック信号線を除く）で実施するシステムにおいて、必要なデータを優先的にスレーブから読み出せるよう、あらかじめマスターがスレーブに対しデータ読み出し順序を指示しておくことにより、目的のデータをより高速で読み出すことができる。
【００４３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る通信システムについて図面を参照しながら説明する。なお、背景技術のものと同一または類似の部分については同一または類似の符号を用いるものとする。
【００４４】
図３は、本発明の第２の実施形態に係る通信システムの構成を示す図である。本実施形態に係る通信システムは、データ転送を制御するマスター１ｂと、マスター１ｂからアドレス指定され、マスター１ｂによりデータ転送を制御されるスレーブ４ｂと、マスター１ｂとスレーブ４ｂとの間のデータ転送を行うＳＤＡ３とから構成される。図３では１つのスレーブ４ｂしか図示しないが、もちろん複数のスレーブ４ｂがＳＤＡ３に接続されている。また、マスター１ｂと各スレーブ４ｂとの間にはＳＤＡ３以外に、図６のＳＣＬ２も配置されていることは言うまでも無い。
【００４５】
次に、図３を用いて、本実施形態の通信システムの動作について説明する。
【００４６】
まず、マスター１ｂから送信されたデータをスレーブ４ｂに書き込む動作について説明する。図３において、マスター１ｂ内では、送信データ５ｂを、シリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５ｂは、スレーブ４ｂのスレーブアドレス１８を示すデータ（７ビット）、スレーブ４ｂへのデータ書き込み／読み出し選択データ（１ビット）、スレーブ４ｂを制御するデータ、で構成される。データ書き込み／読み出し選択データはマスター１ｂからスレーブ４ｂにデータの書き込みが行なわれることを示している。送信データ５ｂは、スレーブアドレス・データ、データ書き込み／読み出し選択データ、スレーブ制御データの順でシリアル変換される。
【００４７】
スレーブ４ｂは、ＳＤＡ３に送信されたデータ５ｂ内のスレーブアドレスを示すデータとアドレス１８とが一致した時に、スレーブ４ｂはマスター１ｂからアドレス指定されたと判断する。そして、送信されたデータ５ｂをパラレル変換器７でパラレル変換し、受信データ用メモリ８に格納する。受信データ用メモリ８に格納されたデータ５ｂ内のスレーブ制御データは各種の機能制御部９へ送られ、そのスレーブ制御データに基づきスレーブ４ｂを制御する。このようにしてデータ書き込み動作は終了する。
【００４８】
次に、マスター１ｂがスレーブ４ｂ内に格納されたデータを読み出す動作について説明する。図３において、上記の書き込み動作と同様に、マスター１ｂは送信データ５ｂをシリアル変換器６によってシリアル変換し、ＳＤＡ３に送信する。送信データ５ｂは、スレーブ４ｂのスレーブアドレス・データ（７ビット）と、スレーブ４ｂへのデータ書き込み／読み出し選択データ（１ビット）で構成される。ここでは、データ書き込み／読み出し選択データはマスター１ｂがスレーブ４ｂ内のデータの読み込みが行なわれることを示している。
【００４９】
シリアル変換制御器２２はスレーブ４ｂがどのデータをシリアル変換するかを制御可能な信号を生成し、送信データ５ｂに追加することができる。このシリアル変換制御信号は、後述するように、マスター１ｂがスレーブ４ｂから読み出すデータを選択するための信号である。この信号により、マスター１ｂはスレーブ４ｂに対して読み出し必要なデータを指示することが可能となる。
【００５０】
送信データ５ｂは、従来と同様、スレーブアドレス・データ、選択データの順で、シリアル変換器６によりシリアル変換される。
【００５１】
スレーブ４ｂは、送信されたデータ５ｂのスレーブアドレスを示すデータとスレーブアドレス１８とが一致すると、その送信データ５ｂを受信する。データ５ｂはパラレル変換器７でパラレル変換され、受信データ用メモリ８に格納される。送信データ５ｂ内の選択データはメモリ８から読み出し指示信号線１０を介してシリアル変換器２０に伝えられる。スレーブ４ｂはデータ読み込みを示す選択データに従い、スレーブ４ｂ内のシステム情報データ１２をシリアル変換器２０でシリアル変換し、ＳＤＡ３に送信する。
【００５２】
ここで、マスター１ｂのシリアル変換制御器２２によって追加されたシリアル変換制御信号はメモリ８からシリアル変換制御信号線２３を介してシリアル変換器２０内のシリアル変換選択器２１に伝達される。シリアル変換選択器２１はシリアル変換制御信号に基づき、システム情報データ１２のうちマスター１ｂが要求するデータを選択する。この選択に従って、シリアル変換器２０は必要なデータのみをシリアル変換する。
【００５３】
マスター１ｂは選択されたデータ１２の一部をＳＤＡ３を介して受信し、パラレル変換器１３でパラレル変換し、受信データ用メモリ１４に格納する。受信されたデータは、マスター１ｂが要求したデータのみである。それにより、マスター１ｂが搭載するメモリ１４の規模はすべてのデータ１２を受信する場合と比べて大幅に低減することが可能となる。これで、マスター１ｂがスレーブ４ｂ内に格納されたデータを読み出す動作が終了する。
【００５４】
次に、上記のシリアル変換の制御について詳細に説明する。まず、図４及び図５に、図８に示したシステム情報データ１２のデータマップの新たなシリアル変換順序を示す。図４及び図５の升目に記載した数字は、図８と同様、シリアル変換の順番である。図８では１２８個のデータをそのままシリアル変換していたが、図４及び図５では、６４個のデータのみシリアル変換する。図４に示した６４のデータをシリアル変換器２０で変換するのか、もしくは、図５に示した６４のデータをシリアル変換器２０で変換するのかは、上記のシリアル変換制御信号によって制御される。シリアル変換制御信号は送信データ５ｂにシリアル変換制御器２２によって追加され、スレーブ４ｂの受信データ用メモリ８に書き込まれる。シリアル変換制御信号はシリアル変換制御信号線２３により、シリアル変換選択器２１に伝えられ、システム情報データ１２のどのデータをシリアル変換するかを選択する。
【００５５】
このように、事前に、マスター１ｂがスレーブ４ｂに対し、読み出しデータのアドレスを選択するよう指示しておけば、マスター１ｂの受信データ用メモリ１４のメモリ規模を縮小することが可能である。本実施形態では、受信データ用メモリサイズを、１２８から６４に縮小することができる。
【００５６】
以上説明したように、本発明の第２の実施形態によれば、マスターと複数のスレーブのデータ通信を１本のデータ伝送線（クロック信号線を除く）で実施するシステムにおいて、事前に、マスターがスレーブに対しデータ読み出しデータのアドレスを選択するよう指示しておけば、マスターに搭載される受信データ用メモリの規模を縮小することが可能である。
【産業上の利用可能性】
【００５７】
以上説明したように、本発明は、ＩＣ，ＬＳＩ等の半導体装置間相互の制御を効率よく行なうことを目的とした、２本のワイヤーからなる簡単な構造の双方向性バスに有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る通信システムの構成を示す図
【図２】図１のシステム情報データ１２のシリアル変換順序を説明するための図
【図３】本発明の第２の実施形態に係る通信システムの構成を示す図
【図４】図３のシステム情報データ１２のシリアル変換順序を説明するための図
【図５】図３のシステム情報データ１２のシリアル変換順序を説明するための図
【図６】Ｉ２Ｃバスの構成を示す図
【図７】従来の通信システムの構成を示す図
【図８】図７のシステム情報データ１２のシリアル変換順序を説明するための図
【符号の説明】
【００５９】
１，１ａ，１ｂ  マスター
２  シリアル・クロック・ライン（ＳＣＬ）
３  シリアル・データ・ライン（ＳＤＡ）
４，４ａ，４ｂ  スレーブ
５，５ａ，５ｂ  送信データ
６，１１，１５，２０  シリアル変換器
７，１３  パラレル変換器
８，１４  受信データ用メモリ
９  機能制御部
１０  読み出し指示信号線
１２  システム情報データ
１６  シリアル変換順序設定器
１７  シリアル変換順序制御信号線
１８  スレーブアドレス
１９  シリアル変換順序制御器
２１  シリアル変換選択器
２２  シリアル変換制御器
２３  シリアル変換制御信号線
【図１】
0004631569.tif 000002
【図２】
0004631569.tif 000003
【図３】
0004631569.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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