(57)【特許請求の範囲】
【請求項１】
相互に対向する上面及び下面を有する第１導電型の半導体基板と、
前記半導体基板上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを交互に設けてなるスーパージャンクション領域と
を備え、
素子領域の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、前記半導体基板の上面に沿った断面において第１の方向を長手方向とするストライプ形状であり、
前記素子領域の外周部を囲う終端領域の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、前記半導体基板の表面に平行に前記第１半導体ピラー領域及び前記第２半導体ピラー領域が交互に積層された形状であり、
前記終端領域のコーナー部の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の不純物濃度分布は、前記コーナー部と前記素子領域とが接する点を中心とした円弧曲線に沿って周期的に複数の不純物濃度ピークが与えられた分布であり、
前記終端領域のコーナー部の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の不純物量は、前記コーナー部の外周に向かうにしたがい低くなる
ことを特徴とする半導体装置。
【請求項２】
前記終端領域の前記第１半導体ピラー領域の不純物濃度は前記素子領域の前記第１半導体ピラー領域の不純物濃度よりも低く、
前記終端領域の前記第２半導体ピラー領域の不純物濃度は前記素子領域の前記第２半導体ピラー領域の不純物濃度よりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記終端領域の前記第１半導体ピラー領域の不純物濃度は、前記終端領域の前記第２半導体ピラー領域の不純物濃度と等しいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記終端領域において交互に設けられた前記第１半導体ピラー領域及び前記第２半導体ピラー領域の一つの繰り返し単位の幅は、前記素子領域において交互に設けられた前記第１半導体ピラー領域及び前記第２半導体ピラー領域の一つの繰り返し単位の幅よりも小さいことを特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項５】
第１導電型の半導体基板上に設けられた第１のエピタキシャル層の素子領域及び前記素子領域の外周部を囲う終端領域の所定の位置へ第１導電型の不純物をイオン注入すると共に、前記第１のエピタキシャル層の前記素子領域の所定の位置へ第２導電型の不純物をイオン注入する第１の工程と、
前記第１のエピタキシャル層上に第２のエピタキシャル層を形成する第２の工程と、
前記第２のエピタキシャル層の前記素子領域の所定の位置へ第１導電型の不純物をイオン注入すると共に、前記第２のエピタキシャル層の前記素子領域及び前記終端領域の所定の位置へ第２導電型の不純物をイオン注入する第３の工程と、
前記第２のエピタキシャル層上に第３のエピタキシャル層を形成する第４の工程と、
前記第１の工程から前記第４の工程を所定回数繰り返した後、熱により前記第１導電型の不純物及び前記第２導電型の不純物を拡散して、前記半導体基板上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを交互に設けてなるスーパージャンクション領域を形成する工程と
を備え、
前記終端領域へイオン注入する際に、前記終端領域のコーナー部において前記素子領域から前記コーナー部の外周に向けて放射状に開口部が設けられたレジストを用いる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にスーパージャンクション領域を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。これらの半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するＭＯＳＦＥＴやＩＧＢＴ等は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
【０００３】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース領域と形成するｐｎ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体装置を提供しようとする場合に重要な課題である。このトレードオフには素子材料により決まる限界が有り、この限界を越えることが低オン抵抗の半導体装置の実現への道である。
【０００４】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれる縦長短冊状のｐ型ピラー領域とｎ型ピラー領域を横方向に交互に埋め込んだ構造が知られている。スーパージャンクション構造は、ｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現するものである。
【０００５】
通常の半導体装置におけるオフ動作時は、ｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合界面から空乏層が広がる。半導体装置の耐圧はｎ型ドリフト層の不純物濃度及び空乏層距離により決定される。これに対し、スーパージャンクション領域を有する半導体装置におけるオフ動作時は、ドリフト領域におけるｐ型ピラー領域とｎ型ピラー領域とのｐｎ接合界面からも空乏層が広がる。このためｐ型ベース領域とｎ型ドリフト層との間のｐｎ接合面への電界集中が緩和され、ドリフト領域全体の電界が上昇する。そのため、ｎ型ピラー領域の不純物濃度を通常の半導体装置のドリフト領域の不純物濃度より高くしても高耐圧を得ることができる。一方で、スーパージャンクション領域を有する半導体装置のオン動作時は、電流は高濃度のｎ型ピラー領域を流れるために、同程度の耐圧を有する半導体装置と比較して、オン抵抗を１／５程度とすることが可能である。
【０００６】
このスーパージャンクション領域を有する半導体装置の製造方法の一つとして、以下のものがある。まず、高抵抗のエピタキシャル層にイオン注入と拡散により、選択的にｎ型とｐ型の拡散領域を形成した後、さらに高抵抗のエピタキシャル層を積み増す。そして、下層と同様にイオン注入と拡散とにより、ｎ型とｐ型の拡散領域を形成する工程を複数回繰り返す方法である。この製造方法の場合、高抵抗のエピタキシャル層の厚さを上下のｎ型とｐ型の拡散領域が接続可能な程度の厚さとする必要がある。
【０００７】
スーパージャンクション領域を有する半導体装置において、更なるオン抵抗の低減を実現するためには、スーパージャンクション領域の横方向周期（ピッチ）を狭くすることが有効である。ピッチを狭くすることにより、非導通時においてｐｎ接合からの空乏層が広がりやすくなり、その分ピラー領域の不純物濃度を高くすることができるからである。つまり、半導体装置のオン抵抗を低減するためには、スーパージャンクション領域のピラー領域を幅が狭く、且つ高アスペクト比で形成する必要がある。
【０００８】
上述の製造方法において、幅が狭く、且つ高アスペクト比のピラー領域を形成するためには拡散時間の長時間化、あるいはエピタキシャル成長とイオン注入の工程回数を増やす必要がある。上述の製造方法では、複数回のイオン注入とエピタキシャル成長工程を増やすと、プロセス数が多くなり、コストが高くなる。そのため、半導体装置が形成されるチップ面積を縮小してコストを抑えなくてはならない。
【０００９】
チップ面積を縮小するためには、従来の素子では実現のできない低オン抵抗特性を実現し、使用電流密度を増加させる必要がある。スーパージャンクション領域を有する半導体装置の低オン抵抗化は、上述のように素子領域のドリフト層に形成されるピラー領域のピッチの微細化とピラー領域の不純物濃度の高濃度化とで達成できる。
【００１０】
しかし、スーパージャンクション領域を備えた半導体装置の低コスト化のためには、素子領域面積の縮小と同時に、素子領域の周囲に配置される終端領域の面積の縮小も重要な課題となる。終端領域は、半導体装置の形成されるチップの端部に向けて空乏層を伸ばして高耐圧を保持する部分であり、アバランシェ降伏時や信頼性試験時において電界の局所的な集中を防ぐデザインとすることが必要である。終端領域は高耐圧を保持するため、ゲートオン動作時に電流が通電する素子領域と比較して広い幅が必要であり、縮小することは困難である。
【００１１】
これに対し、特許文献１は、終端領域のピラー領域の向きを変えるとともに、ピラー領域の繰り返しピッチを素子領域より狭めることにより、終端領域の耐圧を高めた半導体装置について記載している。しかし、終端領域をより高耐圧とするためには、不純物濃度を低くして空乏層を伸びやすくする必要がある。特許文献１に記載の構造では、終端領域に一様にピラー領域が設けられているため、終端領域のコーナー部での不純物濃度が高くなる。終端領域、特にコーナー部において、耐圧の低下を防ぐことができない。
【特許文献１】特開２００１−２９８１９０号公報（段落００９１〜００９３及び図１５参照）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、終端領域における耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一の態様に係る半導体装置は、相互に対向する上面及び下面を有する第１導電型の半導体基板と、前記半導体基板上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを交互に設けてなるスーパージャンクション領域とを備え、素子領域の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、前記半導体基板の上面に沿った断面において第１の方向を長手方向とするストライプ形状であり、前記素子領域の外周部を囲う終端領域の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の形状は、前記半導体基板の表面に平行に前記第１半導体ピラー領域及び前記第２半導体ピラー領域が交互に積層された形状であり、前記終端領域のコーナー部の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の不純物濃度分布は、前記コーナー部と前記素子領域とが接する点を中心とした円弧曲線に沿って周期的に複数の不純物濃度ピークが与えられた分布であり、前記終端領域のコーナー部の前記第１半導体ピラー領域及び前記第２半導体ピラー領域の不純物量は、前記コーナー部の外周に向かうにしたがい低くなることを特徴とする。
【００１４】
本発明の一の態様に係る半導体装置の製造方法は、第１導電型の半導体基板上に設けられた第１のエピタキシャル層の素子領域及び前記素子領域の外周部を囲う終端領域の所定の位置へ第１導電型の不純物をイオン注入すると共に、前記第１のエピタキシャル層の前記素子領域の所定の位置へ第２導電型の不純物をイオン注入する第１の工程と、前記第１のエピタキシャル層上に第２のエピタキシャル層を形成する第２の工程と、前記第２のエピタキシャル層の前記素子領域の所定の位置へ第１導電型の不純物をイオン注入すると共に、前記第２のエピタキシャル層の前記素子領域及び前記終端領域の所定の位置へ第２導電型の不純物をイオン注入する第３の工程と、前記第２のエピタキシャル層上に第３のエピタキシャル層を形成する第４の工程と、前記第１の工程から前記第４の工程を所定回数繰り返した後、熱により前記第１導電型の不純物及び前記第２導電型の不純物を拡散して、前記半導体基板上に第１導電型の第１半導体ピラー領域と第２導電型の第２半導体ピラー領域とを交互に設けてなるスーパージャンクション領域を形成する工程とを備え、前記終端領域へイオン注入する際に、前記終端領域のコーナー部において前記素子領域から前記コーナー部の外周に向けて放射状に開口部が設けられたレジストを用いることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、終端領域における耐圧の低下を防ぐことのできるスーパージャンクション領域を有する半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、以下の実施の形態において、半導体装置はスーパージャンクション領域を有するｎチャネルのプレーナゲート型ＭＯＳＦＥＴを例にとって説明する。
【００１７】
図１は、本発明の実施の形態に係る半導体装置が形成されたチップの全体を示す平面図である。図１に示すチップには、例えばＭＯＳＦＥＴ等の半導体装置が形成される素子領域２０、素子領域２０の外周部を囲うように形成される終端領域３０が設けられている。
【００１８】
図２は、図１に二点鎖線で示された半導体装置が形成されるチップのコーナー部を含む終端領域３０を拡大した平面図である。図２は、本実施の形態の半導体装置のＸ−Ｙ平面に沿った平面図である。図３は、本実施の形態に係る半導体装置の構成を模式的に示す図２のＩ−Ｉ’断面図である。図２及び図３は、半導体装置が形成されるチップの素子領域２０及び終端領域３０を示している。また、図２に示すように、終端領域３０は、終端領域３０の外周Ｌ１に沿ってＹ方向に形成された周辺部３１、終端領域の外周Ｌ２に沿ってＸ方向に形成された周辺部３２及び終端領域の外周Ｌ１、Ｌ２によって形成されたコーナー部３３の各部からなる。
【００１９】
図３に示すように、本実施の形態に係る半導体装置は、相互に対向する上面及び下面を有し、例えばシリコン（Ｓｉ）からなるｎ＋型半導体基板１上に形成される。ｎ＋型半導体基板１上の素子領域２０には、断面が縦長短冊状のｎ型ピラー領域２及びｐ型ピラー領域３が設けられている。ｎ型ピラー領域２とｐ型ピラー領域３は、ｎ＋型半導体基板１の上面に沿った横方向（図３に示すＹ方向）に交互に設けられ、第１の方向（図２に示すＸ方向）を長手方向とするストライプ形状を有するスーパージャンクション領域を形成している。また、繰り返し設けられたｐ型ピラー領域３の上には、ｐ型ベース領域４が設けられている。更に、ｐ型ベース領域４の上面には、ｎ型ソース層５が選択的に、且つ紙面垂直方向を長手方向としたストライプ状に設けられている。
【００２０】
なお、図３の例では、ｐ型ピラー領域３の底部はｎ＋型半導体基板１と接しておらず、ｐ型ピラー領域３の底部とｎ＋型半導体基板１との間にはｎ型ピラー領域２の一部が延在している。これは、ｐ型ピラー領域３の底部がｎ＋型半導体基板１と接するように構成することも可能である。ｐ型ベース領域４は、耐圧特性の向上のため、素子領域２０だけでなく、終端領域３０にも部分的に延長されている。
【００２１】
また、ｎ型ソース層５及びｐ型ベース領域４の上には、ゲート絶縁膜６を介してゲート電極７がストライプ状に形成されている。図３に示すように、ゲート絶縁膜６及びゲート電極７は１つのｎ型ピラー領域２を挟んで隣接する２つのｐ型ピラー領域３に共通に形成することができる。また、ゲート絶縁膜６は、例えば膜厚０．１μｍのシリコン酸化膜を用いることができる。このゲート電極７は、しきい値電圧以上のゲート電圧を印加されることにより、チャネルをｐ型ベース領域４に形成してＭＯＳＦＥＴを導通させるものである。
【００２２】
更に、ｐ型ベース領域４及びｎ型ソース層５の上には、ｎ型ソース層５に接続されると共に、ｐ型ベース領域４を介してｐ型ピラー領域３と電気的に接続するようにソース電極８が各ＭＯＳＦＥＴに共通に形成されている。ソース電極８はゲート絶縁膜６等によりゲート電極７と絶縁されている。また、ｎ＋型半導体基板１の下面に電気的に接続するように複数のＭＯＳＦＥＴに共通のドレイン電極９が設けられている。半導体装置の終端領域３０上には絶縁膜１０が形成されている。
【００２３】
半導体装置の終端領域３０に設けられた絶縁膜１０上には、フィールドプレート電極１１が設けられている。フィールドプレート電極１１は、ソース電極８又はゲート電極７と接続されており、ソース電極８又はゲート電極７と同一の電位を有する。フィールドプレート電極１１は、ＭＯＳＦＥＴの非導通時にドレイン電圧が上昇した場合において、空乏層を横方向（図３に示すＹ方向）に伸ばしてｐ型ベース領域４の端部に加わる電界を緩和し、耐圧を高める作用をする。また、終端領域３０の端部のｎ−型領域１４にはフィールドストップ領域１５が設けられ、フィールドストップ領域１５にはフィールドストップ電極１６が接続されている。
【００２４】
終端領域３０においては、ｎ＋型半導体基板１に平行にｎ型ピラー領域１２及びｐ型ピラー領域１３が交互に積層されて形成されている。また、図３に示す断面において、終端領域３０のｎ型ピラー領域１２及びｐ型ピラー領域１３によるスーパージャンクション領域は、素子領域２０に形成されたｎ型ピラー領域２及びｐ型ピラー領域３と直交する方向を長手方向として形成されている。
【００２５】
図４は、本実施の形態に係る半導体装置の素子領域２０及び終端領域３０の各部に形成されたスーパージャンクション領域部分を示す分解斜視図である。図３及び図４に示すように本実施の形態の半導体装置では、スーパージャンクション領域は、素子領域２０だけでなく、その外周の終端領域３０にまで形成されている。
【００２６】
終端領域３０の周辺部３１、３２において、ｎ＋型半導体基板１に平行にｎ型ピラー領域１２及びｐ型ピラー領域１３が交互に積層されて形成されている。ｎ型ピラー領域１２及びｐ型ピラー領域１３は、ｎ＋型半導体基板１上で板状の平面構造を有する。周辺部３２のｐ型ピラー領域１３は、素子領域２０の最外周に形成されたｐ型ピラー領域３に当接し、接続されている。また、周辺部３１のｐ型ピラー領域１３は、素子領域２０にストライプ状に形成されたｐ型ピラー領域３のそれぞれに当接し、接続されている。
【００２７】
図４に示すように、終端領域３０のコーナー部３３においても、周辺部３１、３２と同様に、ｎ＋型半導体基板１に平行にｎ型ピラー領域１２及びｐ型ピラー領域１３が交互に積層されて形成されている。終端領域３０のコーナー部３３のｎ型ピラー領域１２及びｐ型ピラー領域１３は、周辺部３１、３２のｎ型ピラー領域１２及びｐ型ピラー領域１３とひとつながりの板状の平面構造を有する。
【００２８】
ここで、図３に示すように、終端領域３０に設けられたｎ型ピラー領域１２及びｐ型ピラー領域１３の縦方向の一つの繰り返し単位の幅Ｗ２は、素子領域２０に設けられたｎ型ピラー領域２及びｐ型ピラー領域３の横方向の一つの繰り返し単位の幅Ｗ１よりも小さい。また、終端領域３０におけるｎ型ピラー領域１２及びｐ型ピラー領域１３の不純物濃度は、素子領域２０におけるｎ型ピラー領域２及びｐ型ピラー領域３の不純物濃度よりもそれぞれ低い。そして、終端領域３０において、各ｎ型ピラー領域１２に注入されたｎ型不純物の不純物濃度は、各ｐ型ピラー領域１３に注入されたｐ型不純物の不純物濃度と略等しい。終端領域３０のｎ型ピラー領域１２及びｐ型ピラー領域１３は１×１０１４ａｔｏｍ／ｃｍ３以上の不純物濃度で上下のピラー領域と接続される。
【００２９】
次に、終端領域３０のコーナー部３３の不純物濃度分布について説明する。図５は、本実施の形態に係る半導体装置の終端領域３０のコーナー部３３の不純物濃度分布を示す図である。図５の上部は、コーナー部３３とコーナー部３３に設けられたｎ型ピラー領域１２の不純物濃度分布とを対応付けて示している。ここで不純物濃度分布は、上方に向かうほど高い不純物濃度を有する状態を示す。図５の下部は、コーナー部３３の四隅（Ａ、Ｂ、Ｃ、Ｄ）を結ぶ線分又は曲線に沿ったｎ型ピラー領域１２の不純物濃度の変化を示している。
【００３０】
図５の上部に示すように、終端領域３０のコーナー部３３の不純物濃度分布は、帯状の不純物濃度のピークが複数形成された波形状の分布である。図５下部のコーナー部３３と素子領域２０とが接する点Ａを中心とした円弧ＢＣに沿った不純物濃度の変化に示されるように、ｘ方向からｙ方向に曲がる曲線に沿って、一定の周期で繰り返して複数の不純物濃度のピークが与えられている。
【００３１】
また、帯状の不純物濃度のピークは、点Ａからコーナー部３３を形成する二つの直線Ｌ１、Ｌ２に向けて連続して広がっている。換言すると、終端領域３０のコーナー部３３のｎ型ピラー領域１２の不純物濃度分布は、素子領域２０からコーナー部３３の外周Ｌ１、Ｌ２に向けて放射状に不純物濃度ピークが与えられている。
【００３２】
図５下部の線分ＡＢ（又は線分ＡＣ）及び線分ＡＤに沿った不純物濃度の分布に示されるように、終端領域３０のコーナー部３３に形成されたｎ型ピラー領域１２は、点Ａから終端領域３０の外周Ｌ１、Ｌ２に向かうにしたがい、不純物濃度が低くなるように形成されている。
【００３３】
また、図５下部の線分ＢＤ（又は線分ＣＤ）に沿った不純物濃度の分布に示されるように、終端領域３０のコーナー部３３に形成されたｎ型ピラー領域１２は、コーナー部３３の外周Ｌ１、Ｌ２に沿って波形状の分布があらわれるとともに、コーナー部３３の角Ｄに向かうにしたがい不純物濃度が低くなるように形成されている。
【００３４】
換言すると、終端領域３０のコーナー部３３のｎ型ピラー領域１２の不純物濃度分布は、扇形の要となる点Ａが最も不純物濃度が高く、点Ａから外周Ｌ１、Ｌ２に向かう方向には、扇形の骨の先端に向かうにしたがい不純物濃度が低くなる不純物濃度分布である。
【００３５】
また、終端領域３０のコーナー部のｎ型ピラー領域１２は、ｎ型ピラー領域１２に注入されているｎ型不純物の不純物総量が、コーナー部３３の外周Ｌ１、Ｌ２に向かうにしたがい低くなるように設けられている。
【００３６】
ここで、終端領域３０のコーナー部３３におけるｎ型ピラー領域１２の不純物濃度は、最も不純物濃度が高い箇所においても、素子領域２０におけるｎ型ピラー領域２の不純物濃度よりも低い不純物濃度となるように設けられている。これにより、終端領域３０におけるｎ型ピラー領域１２及びｐ型ピラー領域１３の不純物濃度は、素子領域２０におけるｎ型ピラー領域２及びｐ型ピラー領域３の不純物濃度よりもそれぞれ低くなる。
【００３７】
上述の説明は、ｎ型ピラー領域１２の不純物濃度分布として説明したが、終端領域３０におけるｐ型ピラー領域１３に注入されたｐ型不純物の不純物濃度分布も、ｎ型ピラー領域１２の不純物濃度分布と同様の分布である。すなわち、コーナー部３３のｐ型ピラー領域１３の不純物濃度分布は、素子領域２０からコーナー部３３の外周Ｌ１、Ｌ２に向けて放射状に不純物濃度ピークが設けられている。また、終端領域３０のコーナー部３３におけるｐ型ピラー領域１３の不純物濃度は、最も不純物濃度が高い箇所においても、素子領域２０におけるｐ型ピラー領域３の不純物濃度よりも低い不純物濃度となるように設けられている。
【００３８】
次に、半導体装置の動作について図２及び図３を用いて説明する。この動作において、素子領域２０に形成された各ＭＯＳＦＥＴのｎ型ソース層５及びｐ型ベース領域４はソース電極８を介して接地されているものとする。また、ドレイン領域であるｎ＋型半導体基板１には、ドレイン電極９を介して所定の正電圧が印加されているものとする。
【００３９】
半導体装置をオン動作させる場合、所定の正電圧（しきい値電圧以上のゲート電圧）を各ＭＯＳＦＥＴのゲート電極７に印加する。これにより、ｐ型ベース領域４のチャネル領域には、ｎ型の反転層が形成される。ｎ型ソース層５からの電子は、この反転層を通り、ドリフト領域であるｎ型ピラー領域２に注入され、ドレイン領域であるｎ＋型半導体基板１に達する。よって、電流がｎ＋型半導体基板１からｎ型ソース層５に流れることになる。
【００４０】
一方、半導体装置をオフ動作させる場合、各ＭＯＳＦＥＴのゲート電極７に印加されるゲート電圧がしきい値電圧以下となるように、ゲート電極７に印加する電圧を制御する。これにより、ｐ型ベース領域４のチャネル領域の反転層が消失し、ｎ型ソース層５からｎ型ピラー領域２への電子の注入が停止する。よって、ドレイン領域であるｎ＋型半導体基板１からｎ型ソース層５に電流が流れない。そして、オフ動作時、ｎ型ピラー領域２とｐ型ピラー領域３により形成されるｐｎ接合界面から横方向に伸びる空乏層により、半導体装置の耐圧が保持される。
【００４１】
終端領域３０のｐ型ピラー領域１３は素子領域２０のｐ型ピラー領域３に接続されているため、ｐ型ピラー領域１３はオフ動作時にフローティング電位になることがない。また、終端領域３０のｎ型ピラー領域１２は、最外周のｎ−型領域１４を介してドレイン電極９に接続されている。そのため、半導体装置のオフ動作時には、終端領域３０においてもｐ型ピラー領域１３から空乏層が伸びて形成される。この空乏層は、ｎ＋型半導体基板１に水平に複数設けられたｐ型ピラー領域１３のそれぞれから、上下のｎ型ピラー領域１２に伸びる。終端領域３０のコーナー部３３においても、ｐ型ピラー領域１３のそれぞれから、上下のｎ型ピラー領域１２に複数の空乏層が伸びて形成される。終端領域３０において、ｎ＋型半導体基板１に垂直な方向（図３に示すＺ方向）に複数の空乏層が伸びるため、終端領域３０全体を容易に空乏化することができる。これにより、ｐ型ベース領域４の端部で空乏層が大きな曲率を有することを防ぎ、電界の集中を緩和することができる。
【００４２】
さらに、終端領域３０におけるｎ型ピラー領域１２及びｐ型ピラー領域１３の不純物濃度は、素子領域２０におけるｎ型ピラー領域２及びｐ型ピラー領域３の不純物濃度よりもそれぞれ低い。そのため、終端領域３０において容易に空乏層が伸び、終端領域３０の耐圧を素子領域２０における耐圧よりも高めることができる。
【００４３】
また、終端領域３０における各ｎ型ピラー領域１２に注入されたｎ型不純物の不純物濃度は、各ｐ型ピラー領域１３に注入されたｐ型不純物の不純物濃度と略等しいため、終端領域３０のピラー領域のチャージバランスが崩れて耐圧が低下することを防ぐことができる。
【００４４】
そして、終端領域３０のコーナー部３３に設けられたｎ型ピラー領域１２及びｐ型ピラー領域１３の放射状の不純物濃度分布の谷間部分は、コーナー部３３の平均的な不純物濃度よりもさらに不純物濃度が低いため、コーナー部３３における耐圧をより高めることができる。また、ｎ型ピラー領域１２及びｐ型ピラー領域１３に注入されている不純物の不純物総量はコーナー部３３の外周Ｌ１、Ｌ２に向かうにしたがい低くなるため、外周Ｌ１、Ｌ２に向かうにつれｎ型ピラー領域１２及びｐ型ピラー領域１３が空乏化しやすくなり、耐圧を高めることができる。
【００４５】
本実施の形態の半導体装置において、スーパージャンクション領域が形成される終端領域３０の横方向（図３に示すＹ方向）の長さは、素子領域２０のドリフト領域の厚さと同等でよい。信頼性等を考慮して、終端領域３０の横方向（図３に示すＹ方向）の長さは、ｎ型ピラー領域２の縦方向（図３に示すＺ方向）の長さの１．１乃至１．５倍程度の長さとすることができる。
【００４６】
次に本実施の形態に係る半導体装置の製造方法について説明する。図６Ａ乃至図７Ｂは、本実施の形態に係る半導体装置が形成されるチップのコーナー部３３を含む終端領域３０を拡大した平面図である。
【００４７】
まず、ｎ＋型半導体基板１上のｎ型エピタキシャル層に保護膜として、例えば酸化膜を形成する。そして、図６Ａに示すように、開口部ａ１−１〜ａ１−４を有するレジストＲ１を形成する。レジストＲ１は、半導体装置が形成されるチップの素子領域２０に開口部ａ１−１を、終端領域３０に開口部ａ１−２〜ａ１−４を有する。
【００４８】
素子領域２０におけるレジストＲ１の開口部ａ１−１は、ｎ＋型半導体基板１の上面に沿った横方向（図６Ａに示すＹ方向）に複数設けられ、第１の方向（図６Ａに示すＸ方向）を長手方向とするストライプ形状を有する。
【００４９】
終端領域３０の周辺部３１におけるレジストＲ１の開口部ａ１−２は、素子領域２０の開口部ａ１−１と同様に第１の方向（図６Ａに示すＸ方向）を長手方向とするストライプ形状を有している。ここで、周辺部３１の開口部ａ１−２の開口幅ＷＡ２は、素子領域２０の開口部ａ１−１の開口幅ＷＡ１よりも小さい。
【００５０】
終端領域３０の周辺部３２におけるレジストＲ１の開口部ａ１−３は、終端領域３０の外周Ｌ２に直交する方向（図６Ａに示すＹ方向）を長手方向とするストライプ形状を有している。周辺部３２の開口部ａ１−３の開口幅は、周辺部３１の開口部ａ１−２の開口幅ＷＡ２と略同一である。
【００５１】
終端領域３０のコーナー部３３におけるレジストＲ１の開口部ａ１−４は、素子領域２０からコーナー部３３の外周Ｌ１、Ｌ２に向けて放射状に設けられている。コーナー部３３の開口部ａ１−４の開口幅は、周辺部３１の開口部ａ１−２の開口幅ＷＡ２と略同一である。
【００５２】
このレジストＲ１をマスクとしてイオン注入装置によりｐ型の不純物、例えばホウ素（Ｂ）を半導体基板１上のｎ型エピタキシャル層にイオン注入する。
【００５３】
次に、図６Ｂに示すように、レジストＲ１を剥離して、開口部ａ２−１を有するレジストＲ２を形成する。レジストＲ２は、半導体装置が形成されるチップの素子領域２０にのみ開口部ａ２−１を有する。
【００５４】
素子領域２０におけるレジストＲ２の開口部ａ２−１は、開口部ａ１−１と同様に、ｎ＋型半導体基板１の上面に沿った横方向（図６Ｂに示すＹ方向）に複数設けられ、第１の方向（図６Ｂに示すＸ方向）を長手方向とするストライプ形状を有する。ここで、開口部ａ２−１は素子領域２０において、レジストＲ１の開口部ａ１−１とは半ピッチ分ずれて設けられ、開口部ａ１−１と同一の開口幅ＷＡ１を有する。
【００５５】
このレジストＲ２をマスクとしてイオン注入装置によりｎ型の不純物、例えばリン（Ｐ）を半導体基板１上のｎ型エピタキシャル層にイオン注入する。素子領域２０において、レジストＲ２の開口部ａ２−１は、レジストＲ１の開口部ａ１−１と半ピッチ分ずれているため、先に注入されたｐ型不純物の中間地点にｎ型不純物が注入される。これによりｎ型ピラー領域２及びｐ型ピラー領域３によるスーパージャンクション構造の一部が形成される。
【００５６】
続いて、酸化膜及びレジストＲ２を除去した後、ｎ＋型半導体基板１の上面にｎ型エピタキシャル層を例えば５．０〜１０．０μｍ程度の厚さに形成する。
【００５７】
次に、ｎ＋型半導体基板１上のｎ型エピタキシャル層に保護膜として、例えば酸化膜を形成する。そして、図７Ａに示すように、開口部ａ３−１を有するレジストＲ３を形成する。レジストＲ３は、半導体装置が形成されるチップの素子領域２０にのみ開口部ａ３−１を有する。
【００５８】
素子領域２０におけるレジストＲ３の開口部ａ３−１は、レジストＲ１の開口部ａ１−１と同様に、ｎ＋型半導体基板１の上面に沿った横方向（図７Ａに示すＹ方向）に複数設けられ、第１の方向（図７Ａに示すＸ方向）を長手方向とするストライプ形状を有する。ここで、開口部ａ３−１は素子領域２０において、レジストＲ１の開口部ａ１−１と同一の箇所に設けられ、開口部ａ１−１と同一の開口幅ＷＡ１を有する。
【００５９】
このレジストＲ３をマスクとしてイオン注入装置によりｐ型の不純物、例えばホウ素（Ｂ）をｎ型エピタキシャル層にイオン注入する。素子領域２０において、レジストＲ３の開口部ａ３−１は、レジストＲ１の開口部ａ１−１と同一の箇所に設けられているため、下層のｎ型エピタキシャル層と同一の場所にｐ型不純物が注入される。
【００６０】
次に、図７Ｂに示すように、レジストＲ３を剥離して、開口部ａ４−１〜ａ４−４を有するレジストＲ４を形成する。レジストＲ４は、半導体装置が形成されるチップの素子領域２０に開口部ａ４−１を、終端領域３０に開口部ａ４−２〜ａ４−４を有する。
【００６１】
素子領域２０におけるレジストＲ４の開口部ａ４−１は、レジストＲ１の開口部ａ１−１と同様に、ｎ＋型半導体基板１の上面に沿った横方向（図７Ｂに示すＹ方向）に複数設けられ、第１の方向（図７Ｂに示すＸ方向）を長手方向とするストライプ形状を有する。ここで、開口部ａ４−１はレジストＲ３の開口部ａ３−１とは半ピッチ分ずれて設けられている。すなわち、開口部ａ４−１は素子領域２０において、レジストＲ２の開口部ａ２−１と同一の箇所に設けられている。
【００６２】
終端領域３０の周辺部３１におけるレジストＲ４の開口部ａ４−２は、素子領域２０の開口部ａ４−１と同様に第１の方向（図７Ｂに示すＸ方向）を長手方向とするストライプ形状を有している。ここで、周辺部３１の開口部ａ４−２の開口幅ＷＡ２は、素子領域２０の開口部ａ４−１の開口幅ＷＡ１よりも小さい。開口部ａ４−２は終端領域３０の周辺部３１において、レジストＲ１の開口部ａ１−２と同一の箇所に設けられている。
【００６３】
終端領域３０の周辺部３２におけるレジストＲ４の開口部ａ４−３は、終端領域３０の外周Ｌ２に直交する方向（図７Ｂに示すＹ方向）を長手方向とするストライプ形状を有している。周辺部３２の開口部ａ４−３の開口幅は、周辺部３１の開口部ａ４−２の開口幅ＷＡ２と略同一である。開口部ａ４−３は終端領域３０の周辺部３２において、レジストＲ１の開口部ａ１−３と同一の箇所に設けられている。
【００６４】
終端領域３０のコーナー部３３におけるレジストＲ１の開口部ａ４−４は、素子領域２０からコーナー部３３の外周Ｌ１、Ｌ２に向けて放射状に設けられている。コーナー部３３の開口部ａ４−４の開口幅は、周辺部３１の開口部ａ４−２の開口幅ＷＡ２と略同一である。開口部ａ４−４は終端領域３０のコーナー部３３において、レジストＲ１の開口部ａ１−４と同一の箇所に設けられている。
【００６５】
このレジストＲ４をマスクとしてイオン注入装置によりｎ型の不純物、例えばリン（Ｐ）をｎ型エピタキシャル層にイオン注入する。素子領域２０において、レジストＲ４の開口部ａ４−１は、レジストＲ３の開口部ａ３−１と半ピッチ分ずれているため、先に注入されたｐ型不純物の中間地点にｎ型不純物が注入される。
【００６６】
素子領域２０において、下層のｎ型エピタキシャル層に対して、ｐ型不純物が注入された場所と同一の場所にｐ型不純物が、ｎ型不純物が注入された場所と同一の場所にｎ型不純物がそれぞれ注入される。
【００６７】
また、終端領域３０において、レジストＲ４の開口部ａ４−２〜ａ４−４は、レジストＲ１の開口部ａ１−２〜ａ１−４と同一の箇所に設けられているため、下層のｎ型エピタキシャル層に対してｐ型不純物が注入された場所と同一の場所にｎ型不純物が注入される。
【００６８】
続いて、酸化膜及びレジストＲ４を除去した後、ｎ型エピタキシャル層の上に更にｎ型エピタキシャル層を例えば５．０〜１０．０μｍ程度の厚さに形成する。
【００６９】
以下、複数のｎ型エピタキシャル層に対して、図６Ａ乃至図７Ｂに示したイオン注入がなされる。そして、積層されたｎ型エピタキシャル層に対し例えば熱工程を加えることにより、ｎ型不純物及びｐ型不純物を拡散する。
【００７０】
素子領域２０では、積層された複数のｎ型エピタキシャル層に対して、ｎ型不純物とｐ型不純物とを半ピッチ分ずらして注入している。そのため、ｎ＋型半導体基板１の上面に沿った横方向（図３に示すＹ方向）に交互に設けられ、第１の方向（図２に示すＸ方向）を長手方向とするストライプ形状を有するスーパージャンクション領域を形成することができる。
【００７１】
また、終端領域３０では１つのｎ型エピタキシャル層にはｎ型不純物またはｐ型不純物のいずれか一方のみを注入している。そのため、ｎ型ピラー領域１２とｐ型ピラー領域１３とがｎ＋型半導体基板１に平行な方向に交互に積層されたスーパージャンクション領域を形成することができる。
【００７２】
このようにしてスーパージャンクション領域を形成した後、周知のＭＯＳＦＥＴ製造工程を用いて、図３に示すような半導体装置を得ることができる。
【００７３】
本実施の形態の製造方法を用いた場合、終端領域３０におけるレジスト開口の幅ＷＡ２を素子領域２０におけるレジスト開口の幅ＷＡ１よりも小さくしているため、終端領域３０に注入される不純物量を素子領域２０に注入される不純物量よりも減らすことができる。そのため、終端領域３０のｎ型ピラー領域１２及びｐ型ピラー領域１３の不純物濃度を素子領域２０におけるｎ型ピラー領域２及びｐ型ピラー領域３の不純物濃度よりも低く形成することができる。これにより、終端領域３０において容易に空乏層が伸び、終端領域３０の耐圧を素子領域２０における耐圧よりも高めることができる。
【００７４】
また、終端領域３０において、ｐ型不純物注入時に用いられるレジストＲ１の開口部ａ１−２〜ａ１−３と、ｎ型不純物注入時に用いられるレジストＲ４の開口部ａ４−２〜ａ４−３とは同一の開口幅ＷＡ２を有している。これにより、各ｎ型ピラー領域１２及びｐ型ピラー領域１３に注入されるｎ型不純物とｐ型不純物とが略等しい不純物濃度を有するように形成することが可能となる。これにより、終端領域３０のピラー領域のチャージバランスが崩れて耐圧が低下することを防ぐことができる。
【００７５】
そして、終端領域３０のコーナー部３３において、レジスト開口は放射状に設けられている。これにより、ｎ型不純物及びｐ型不純物の不純物濃度分布は、放射状の不純物濃度ピークを有することになる。また、終端領域３０のコーナー部の単位体積当たりに注入される不純物量は、コーナー部３３の外周Ｌ１、Ｌ２に向かうにしたがい低くなる。終端領域３０のコーナー部３３に設けられたｎ型ピラー領域１２及びｐ型ピラー領域１３の放射状の不純物濃度分布の谷間部分は、コーナー部３３の平均的な不純物濃度よりもさらに不純物濃度が低いため、コーナー部３３における耐圧をより高めることができる。
【００７６】
本実施の形態に係る半導体装置の製造方法に用いられるレジストの他の例を図面を参照して説明する。図８及び図９は、本実施の形態に係る半導体装置が形成されるチップのコーナー部３３を含む終端領域３０を拡大した平面図である。
【００７７】
図６Ａ及び図７Ｂに示すレジストＲ１、Ｒ４では、終端領域３０のコーナー部３３における素子領域２０近傍で広い面積のレジスト開口が形成される。これにより終端領域３０に注入されるｎ型不純物及びｐ型不純物のドーズ量が素子領域２０より増えてしまうおそれがある。終端領域３０において素子領域２０より不純物濃度が高いと、半導体装置のオフ動作時に空乏層が形成されにくくなり、耐圧が低下する。
【００７８】
これに対して、図８に示すレジストＲ５では、終端領域３０のコーナー部３３における放射状に設けられた複数の開口部ａ５は、隣り合う開口部ａ５から互いに分離されている。開口部ａ５は、コーナー部３３と素子領域２０とが接する一点Ａ’から所定の距離だけ離れた箇所Ｅから、放射状に設けられている。
【００７９】
これにより素子領域２０近傍でｎ型不純物及びｐ型不純物のドーズ量が素子領域２０より増えることがなくなり、終端領域３０のコーナー部３３での耐圧の低下を防ぐことができる。
【００８０】
また、図９に示すレジストＲ６では、終端領域３０のコーナー部３３における放射状に設けられた開口部ａ６は、一つおきに分離されて、コーナー部３３と素子領域２０とが接する点Ａ’’から、所定の距離だけ離れた箇所Ｅ’から、放射状に設けられている。
【００８１】
このような開口部ａ６によっても、素子領域２０近傍でｎ型不純物及びｐ型不純物のドーズ量が素子領域２０より増えることがなくなり、終端領域３０のコーナー部３３での耐圧の低下を防ぐことができる。
【００８２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。例えば、実施の形態においては第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００８３】
また、本発明の実施の形態に係る半導体装置の製造方法においては、ｎ型エピタキシャル層に対してｎ型不純物及びｐ型不純物を注入する製造方法として説明した。これは、高濃度のｎ＋型エピタキシャル層を形成するとともに、図６Ａ及び図７Ａに示すレジストを交互に用いてｐ型不純物、例えばホウ素（Ｂ）を注入する製造方法としてもよい。このようにしても本実施の形態に係る半導体装置を製造することが可能である。
【００８４】
上述の実施の形態において、半導体装置をプレーナゲート型ＭＯＳＦＥＴとして説明したが、これはトレンチゲート型のＭＯＳＦＥＴであってもよい。また、終端領域３０において電界を緩和するｐ型ガードリング領域を設ける、終端領域３０を空乏化させるために半導体基板表面に低濃度のｐ−型リサーフ領域を設ける等の種々の終端領域３０の構造と組み合わせて実施することが可能である。
【００８５】
また、実施の形態において半導体材料としてシリコンを用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。更に、スーパージャンクション領域を有するＭＯＳＦＥＴで説明したが、これはスーパージャンクション領域を有する半導体装置であれば、ＳＢＤ（Schottky Barrier Diode）やＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴなどの半導体装置でも適用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態に係る半導体装置の構造を示す平面図である。
【図２】本発明の実施の形態に係る半導体装置の構造を示す平面図である。
【図３】本発明の実施の形態に係る半導体装置の構造を示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の構造を示す分解斜視図である。
【図５】本発明の実施の形態に係る半導体装置の終端領域の不純物濃度分布を示す図である。
【図６Ａ】本発明の実施の形態に係る半導体装置の製造方法を説明する平面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置の製造方法を説明する平面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置の製造方法を説明する平面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置の製造方法を説明する平面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の他の例を説明する平面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の他の例を説明する平面図である。
【符号の説明】
【００８７】
１・・・ｎ＋型半導体基板、  ２・・・ｎ型ピラー領域、  ３・・・ｐ型ピラー領域、  ４・・・ｐ型ベース領域、  ５・・・ｎ型ソース層、  ６・・・ゲート絶縁膜、  ７・・・ゲート電極、  ８・・・ソース電極、  ９・・・ドレイン電極、  １０・・・絶縁膜、  １１・・・フィールドプレート電極、  １２・・・ｎ型ピラー領域、  １３・・・ｐ型ピラー領域、  １４・・・ｎ−型領域、  １５・・・フィールドストップ領域、  １６・・・フィールドストップ電極、  ２０・・・素子領域、  ３０・・・終端領域。
【図１】
0004635067.tif 000002
【図２】
0004635067.tif 000003
【図３】
0004635067.tif 000004
【図４】
0004635067.tif 000005
【図５】
0004635067.tif 000006
【図６Ａ】
0004635067.tif 000007
【図６Ｂ】
0004635067.tif 000008
【図７Ａ】
0004635067.tif 000009
【図７Ｂ】
0004635067.tif 000010
【図８】
0004635067.tif 000011
【図９】
0004635067.tif 000012