(57)【特許請求の範囲】
【請求項１】
第一導電型の高不純物濃度層と、該層に接する第一導電型の低不純物濃度層と、この第一導電型の低不純物濃度層の表面に形成される第二導電型の高不純物濃度層を少なくとも備え、前記第一導電型の低不純物層と第二導電型の高不純物層からなるｐｎ主接合の活性部を備え、前記第二導電型の高不純物濃度層の表面から前記第一導電型の高不純物濃度層に至る傾斜溝を前記活性部の周囲に環状に備える半導体装置において、前記傾斜溝の側壁の前記第一導電型の低不純物濃度層の表面に沿って、前記傾斜溝の側壁の単位表面積あたりの不純物の総ドーズ量をＤ、前記第一導電型の低不純物濃度層の、不純物濃度をＮ、厚さをｔとしたとき、前記総ドーズ量Ｄが０．１Ｎｔ＜Ｄ＜１０Ｎｔの範囲にある第二導電型の低不純物領域が前記第一導電型と第二導電型の両高不純物層間を繋ぐように形成され、前記傾斜溝内は酸化膜で充填され、前記第二導電型の高不純物層に接する電極が前記傾斜溝内の酸化膜に接しかつ該傾斜溝を跨いで形成されていることを特徴とする半導体装置。
【請求項２】
第一導電型の高不純物濃度層と、該層に接する第一導電型の低不純物濃度層とが、それぞれ第二導電型の高不純物濃度を有する半導体基板上にエピタキシャル成長させた第一導電型の不純物濃度層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
傾斜溝の側壁がパシベーション処理されていることを特徴とする請求項1または２記載の半導体装置。
【請求項４】
パシベーション処理が気相成長酸化膜の形成を含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体装置がダイオードであることを特徴とする請求項1乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体装置がＩＧＢＴであることを特徴とする請求項1乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置などに主として使用されるパワー半導体装置に関する。さらに詳しくは、エピタキシャルウェハ型、拡散ウェハ型またはＦＺウェハ型のダイオード、ＢＪＴ、ＭＯＳＦＥＴ、ＩＧＢＴ等に関する。
【背景技術】
【０００２】
一枚の半導体ウェハ内に多数のデバイスを形成するダイオード、ＢＪＴ、ＭＯＳＦＥＴ、ＩＧＢＴ等では耐圧構造としてプレーナ型の接合終端構造が多く採用されている。プレーナ型の接合終端構造は、該構造内の接合面に曲率部分を有するために活性部内の平面状の接合に比べて電界集中による高電界部分ができ易く、何の対策もないと、通常は活性部より先にブレークダウンの臨界電界に到達し、低い耐圧となる。従って、従来においてもプレーナ型の接合終端構造として、図６のプレーナ型接合終端構造を示す断面図のように、フローティングガードリング構造、フィールドプレート構造、リサーフ構造等またはそれらを組み合わせた接合終端構造にすることにより改善が図られてきた。
ただし、前記プレーナ型の接合終端構造２１の表面は、平面的には活性部１０表面と同一表面にあって、活性部の周囲に形成されることが多いので、チップの全面積に占める接合終端構造の面積比率が大きくなると、有効電流の流れる活性部の面積比率は相対的に小さくなり、電気特性的にも、価格的にも不利となる。小面積のチップほど、この傾向は顕著になる。
【０００３】
図２に、従来のトレンチを有する耐圧構造（接合終端構造）の半導体装置の要部断面図を示す。この半導体装置は高不純物濃度の半導体基板１１上に反対導電型で低不純物濃度のエピタキシャル層１２を形成することにより設けられるｐｎ主接合を有する半導体ウェハ５０の主表面から、前記ｐｎ主接合の深さを超える深さの傾斜溝１５をトレンチ技術またはエッチング技術などにより形成し、前記傾斜溝１５表面のドリフト層１２（前記エピタキシャル層）に、ドリフト層１２のドーズ量の１０倍以上のドーズ量を有する反対導電型の表面層１４を形成して、前記ドリフト層１２の両面の形成されている高濃度層１１、１３を繋ぐように形成することにより、ｐｎ主接合への逆バイアス印加により形成される空乏層を主表面の接合終端部に延ばして耐圧を確保することは知られている（特許文献１）。同様な発明の記載は他の特許文献にもある（特許文献２−図１５、図２４）。しかし、いずれの発明もチップ全面積に占める接合終端構造面積の比率を改善していない。
【特許文献１】特開平２−２２８６９号公報
【特許文献２】特開２００１−１８５７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上述べた点に鑑みてなされたものであり、接合終端構造内でブレークダウンを起こす電界に到達することなく活性部のｐｎ主接合による設計耐圧を確保すると共に、チップ全面積に占める接合終端構造面積の比率を小さくできる半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明によれば、第一導電型の高不純物濃度層と、該層に接する第一導電型の低不純物濃度層と、この第一導電型の低不純物濃度層の表面に形成される第二導電型の高不純物濃度層を少なくとも備え、前記第一導電型の低不純物層と第二導電型の高不純物層からなるｐｎ主接合の活性部を備え、前記第二導電型の高不純物濃度層の表面から前記第一導電型の高不純物濃度層に至る傾斜溝を前記活性部の周囲に環状に備える半導体装置において、前記傾斜溝の側壁の前記第一導電型の低不純物濃度層の表面に沿って、前記傾斜溝の側壁の単位表面積あたりの不純物の総ドーズ量をＤ、前記第一導電型の低不純物濃度層の、不純物濃度をＮ、厚さをｔとしたとき、前記総ドーズ量Ｄが０．１Ｎｔ＜Ｄ＜１０Ｎｔの範囲にある第二導電型の低不純物領域が前記第一導電型と第二導電型の両高不純物層間を繋ぐように形成され、前記傾斜溝内は酸化膜で充填され、前記第二導電型の高不純物層に接する電極が前記傾斜溝内の酸化膜に接しかつ該傾斜溝を跨いで形成されている半導体装置とすることにより、達成される。
本発明によれば、第一導電型の高不純物濃度層と、該層に接する第一導電型の低不純物濃度層とが、それぞれ第二導電型の高不純物濃度を有する半導体基板上にエピタキシャル成長させた第一導電型の不純物濃度層である特許請求の範囲の請求項１記載の半導体装置とすることが好ましい。
【０００６】
本発明によれば、傾斜溝の側壁がパシベーション処理されている特許請求の範囲の請求項1または２記載の半導体装置とすることが望ましい。
本発明によれば、パシベーション処理が気相成長酸化膜の形成を含む特許請求の範囲の請求項３記載の半導体装置とすることがより望ましい。
本発明によれば、半導体装置がダイオードである特許請求の範囲の請求項1乃至４のいずれか一項に記載の半導体装置とすることが好ましい。
本発明によれば、半導体装置がＩＧＢＴである特許請求の範囲の請求項1乃至４のいずれか一項に記載の半導体装置とすることが好適である。
【発明の効果】
【０００７】
本発明によれば、前述の構成としたので、接合終端構造内でブレークダウンを起こす電界に到達することなく活性部のｐｎ主接合の設計耐圧を確保すると共に、チップ全面積に占める接合終端構造面積の比率を小さくした半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明にかかる実施例について、図面を用いて詳細に説明する。本発明は以下説明する実施例に限定されるものではない。図１は本発明にかかる接合終端構造における等電位線を示す断面図、図３乃至図５は本発明にかかる半導体装置の製造方法を示す接合終端構造部分の断面図である。
図３乃至図５を用いて本発明にかかる半導体装置として、耐圧６００Ｖのダイオードの製造方法について、その接合終端構造部分２０を中心に説明する。充分に高不純物濃度のｎ型Ｓｉ半導体基板１上に、比抵抗３０Ω・ｃｍで、厚み７０μｍのエピタキシャル成長層（ｎ−層２）を形成する。このエピタキシャル成長層を有するＳｉ基板をＳｉエピタキシャルウェハ１００とする。このウェハ１００の前記エピタキシャル成長層側にボロンをイオン注入し、１１５０℃でドライブ拡散することにより、深さ３μｍのＰ＋アノード層３を形成する。残りのｎ−層２はドリフト層となる。前記Ｐ＋アノード層３のドライブ拡散は酸化雰囲気中で行われるので、同時にこのアノード層３表面に厚さ１．６μｍの熱酸化膜４が形成される（図３（ａ））。次に前記Ｓｉエピタキシャルウェハ１００内に形成される複数ダイオードチップの各表面パターンの周辺に位置する耐圧構造部２０（接合終端構造）に相当する酸化膜４の部分に環状の窓開けを行い、さらに残る酸化膜４をマスクとして前記窓開け部から公知のＳｉエッチング技術、トレンチ形成技術などにより、テーパ角付きで、深さ８０μｍのトレンチ５を形成する（図３（ｂ））。前記テーパ角付きトレンチ５は底部の幅が入口の幅より狭い形状になるようにテーパ角を付けることが好ましい。続いて前記トレンチ５の側壁にドーズ量Ｄが１×１０１２ｃｍ−２のボロンをイオン注入し、ドライブ拡散して表面濃度５×１０１５ｃｍ−３のｐ−層６を、トレンチ５内に露出したＰ＋アノード層３とｎ＋層１の間のｎ−層２（ドリフト層）の側壁に沿って形成する。前記ドライブ拡散によるｐ−層６の形成と同時にその表面には、厚さ０．８μｍのＳｉ熱酸化膜４が成長する（図４（ａ））。ＣＶＤ酸化膜７を前記トレンチ５の溝内およびＳｉエピタキシャルウェハ１００の主表面上に堆積させる（図４（ｂ））。次にこのＣＶＤ酸化膜７をエッチバックする。前記ＣＶＤ酸化膜７と前記熱酸化膜４におけるエッチング速度差を利用して、前記Ｓｉエピタキシャルウェハ１００の主表面上のＣＶＤ酸化膜７を完全に除去すると共に、熱酸化膜４を残すようにエッチバックすることが好ましい（図５（ａ））。Ｓｉエピタキシャルウェハ１００の裏面から全厚さ３５０μｍとなるまでバックラップした後、裏面からライフタイムキラーである白金を９００℃で拡散する。活性部１０内の電極部に相当する酸化膜４をフォトエッチングにより除去して、アルミニウム電極８をスパッタおよびフォトエッチングにより形成する。主表面上にポリイミド膜を保護膜として形成した後、裏面側にカソード電極９を蒸着により形成すると、ダイオードが完成する（図５（ｂ））。前記比抵抗３０Ω・ｃｍで、厚さ７０μｍのｎ−層のドーズ量Ｎｔは１×１０１２ｃｍ−２であるので、本発明にかかる、ドーズ量Ｄが１×１０１２ｃｍ−２の前記ｐ−層６は、特許請求の範囲の請求項１記載の０．１Ｎｔ＜Ｄ＜１０Ｎｔを満足する。前記ｐ−層６は前記ｎ−層２と同程度のドーズ量とすることにより完全空乏層化されるので、前記ｐ−層６の内部に電界が発生するようになる。前記ｐ−層６に発生する電界はｐｎ主接合に印加された逆バイアス電圧を負担するが、前記ｐ−層６が空乏層化されていること、お���びトレンチ５側壁とこの側壁に沿って形成されている前記ｐ−層６が共に傾斜していることかつそれらの沿面距離が共に垂直距離よりも長くなるので、図１の耐圧構造断面図に示す等電位線１０１で表した前記逆バイアス電界に示すように、等電位線１０１に大きい曲率を有する個所がなく全体的にほぼ平坦であると共に、活性部よりも前記ｐ−層６における等電位線１０１の密度が低く、前記ｐ−層６内の方が電界集中度が緩和されていることが分かる。さらに重要な点は、この半導体装置としてのダイオードチップの主表面上に延びる空乏層がないので、主表面に占めていた従来のような耐圧構造（接合終端構造）を無くすことができる。本発明にかかるダイオードの耐圧構造（接合終端構造）２０は実質的にはトレンチ幅と言うことができ、従来のトレンチを有するメサタイプの半導体装置と同程度の耐圧構造の占有面積にすることができる。ただし、前記ｐ−層６のドーズ量Ｄが前記ｎ−層２のドーズ量Ｎｔの１／１０以下になると、このｐ−層６は極めて空乏層化され易くなり、また、１０倍以上になると、ほとんど空乏層化されなくなり、いずれの場合もｐ−層６中の電界は不均一になって電界集中が発生し易くなり、ｐ−層６内またはその表面で、低い逆バイアス電圧でも局所的にブレークダウンを生じる臨界電界に達するので、活性部の接合により得られる耐圧以下の耐圧になってしまうので、好ましくなく、また、本発明にも含まれない。
【０００９】
前述のダイオードで６００Ｖの耐圧クラスの場合、主平面における接合終端構造（耐圧構造）の幅（距離）は５００μｍ必要であったが、本発明によれば、５０μｍ幅に減少させることができた。たとえば、活性部面積が４ｍｍ角で、面積１６ｍｍ２の場合、耐圧構造を活性部の周囲に５００μｍの幅で設けると、チップ全面積は５．０ｍｍ角の面積２５．００ｍｍ２であるが、活性部が同面積（４ｍｍ角で、面積１６ｍｍ２）で、耐圧構造部を５０μｍ幅で同様に設けると、チップ全面積は４．１０ｍｍ角の面積約１６．８１ｍｍ２となり、元のチップ面積の約６７％に縮小できる。
またさらに、前記トレンチ５の底部が高不純物層に達していて空乏層の延びを抑えているため、空乏層がトレンチ５を越えて外側のスクライブ領域３０にまで拡がることは無く、耐圧の安定度および信頼性が高い。本発明にかかる半導体装置によれば、活性部の主接合下でブレークダウンが起きるようになっている限り、前記トレンチ５側壁のｐ−層６中の不純物濃度に多少のバラツキがあっても、半導体装置の主接合による設計耐圧を確保することができる。
【００１０】
また、以上、エピタキシャルウェハを用いたダイオードの場合について説明したが、高濃度のｐ＋半導体基板上にｎ＋層、とｎ−層の２段にエピタキシャル成長させた層を備えるＳｉウェハのｎ−層上に、トレンチを有するＭＯＳ構造を形成してなるＰＴ型の縦型ＩＧＢＴに、前述した本発明にかかる耐圧構造（接合終端構造）を適用することにより、ＩＧＢＴにも、全チップ面積に対する接合終端構造の面積比率を小さくした素子を同様にして作製することができる。同様にＭＯＳＦＥＴにも適用できる。その他、ＦＺウェハを用いたダイオード、ＢＪＴにも適用可能である。
【図面の簡単な説明】
【００１１】
【図１】図１は本発明にかかる接合終端構造における等電位線を示す断面図、
【図２】従来のトレンチを有する半導体装置の接合終端構造の断面図、
【図３】本発明にかかるダイオードの製造方法を示す接合終端構造の断面図、
【図４】本発明にかかるダイオードの製造方法を示す接合終端構造の断面図、
【図５】本発明にかかるダイオードの製造方法を示す接合終端構造の断面図、
【図６】従来のプレーナ型半導体装置の接合終端構造の断面図である。
【符号の説明】
【００１２】
１    ｎ＋半導体基板
２    ｎ−層（ドリフト層）
３    ｐ＋層（アノード層）
４    Ｓｉ酸化膜
５    トレンチ
６    ｐ−層
７    ＣＶＤ酸化膜
８    アルミニウム電極
９    金属電極
１０    活性層
２０    耐圧構造（接合終端構造）
３０    スクライブ領域
１００  Ｓｉウェハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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