(57)【特許請求の範囲】
【請求項１】
誘電体キャパシタを有する半導体装置の製造方法において、
下部電極を形成する第１の工程と、
前記下部電極上に、表面に凹凸を有する多結晶の誘電体薄膜を形成する第２の工程と、
前記誘電体薄膜における所定の膜厚の表層部を溶融するまで急熱し急冷することによってその表面を平坦化する第３の工程と、
前記誘電体薄膜上に上部電極を形成する第４の工程と、
を含み、
前記第３の工程において、前記誘電体薄膜における前記表層部を急熱し急冷することにより、前記誘電体薄膜における前記表層部を、その下層部の結晶粒径より小さい結晶粒径に微結晶化ないし非晶質化し、
前記誘電体薄膜は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ、及びＢＳＴのうちいずれか１つからなることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程によって形成される誘電体薄膜の表面粗さの最大高さは、５０ｎｍ以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の工程によって形成される誘電体薄膜の下部電極側底面から最大凸部の頂点までの厚さは、２００ｎｍ以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第２の工程によって形成される誘電体薄膜の結晶粒子のアスペクト比は、２．５以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
誘電体キャパシタを有する半導体装置の製造方法において、
下部電極を形成する第１の工程と、
前記下部電極上に所定の粒径の結晶を含む多結晶の誘電体薄膜を形成する第２の工程と、
前記誘電体薄膜における所定の膜厚の表層部を、その下層部が分極ヒステリシス特性が失われない程度の結晶粒径を維持しつつ、非晶質化ないし微結晶化した処理膜を形成する第３の工程と、
前記誘電体薄膜上に上部電極を形成する第４の工程と、
を含み、
前記第３の工程において、前記誘電体薄膜における前記表層部を微結晶化ないし非晶質化することにより、前記誘電体薄膜における前記表層部を平坦化し、
前記誘電体薄膜は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ、及びＢＳＴのうちいずれか１つからなることを特徴とする半導体装置の製造方法。
【請求項６】
前記第３の工程と前記第４の工程の間に、急熱し急冷又は非晶質化ないし微結晶化した前記表層部をエッチングする第５の工程を含むことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
【請求項７】
前記第５の工程と前記第４の工程の間に、前記エッチング後の前記誘電体薄膜の前記表層部をアニール処理する第６の工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第５の工程によって多結晶の誘電体薄膜表面の平坦面を露出させることを特徴とする請求項６又は７記載の半導体装置の製造方法。
【請求項９】
前記第４の工程における誘電体薄膜は、５０ｎｍ以上の結晶粒径を含むことを特徴とする請求項１乃至８のいずれか一に記載の半導体装置の製造方法。
【請求項１０】
前記第２の工程における誘電体薄膜は、化学気相成長により摂氏５００度以下の温度で形成されることを特徴とする請求項１乃至９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】
前記第３の工程は、前記誘電体薄膜表面にエキシマレーザを照射することによって行なわれることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置の製造方法。
【請求項１２】
前記第６の工程は、前記誘電体薄膜表面にエキシマレーザを照射することによって行なわれることを特徴とする請求項７乃至１１のいずれか一に記載の半導体装置の製造方法。
【請求項１３】
前記エキシマレーザは、ＸｅＣｌエキシマレーザであることを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１４】
前記第６の工程におけるエキシマレーザのエネルギー密度は、前記第３の工程におけるエキシマレーザのエネルギー密度よりも低いことを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
【請求項１５】
前記第３の工程におけるエキシマレーザのエネルギー密度は、１６０〜２００ｍＪ／ｃｍ２であることを特徴とする請求項１１乃至１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記第６の工程におけるエキシマレーザのエネルギー密度は、１４０〜１６０ｍＪ／ｃｍ２であることを特徴とする請求項１２乃至１５のいずれか一に記載の半導体装置の製造方法。
【請求項１７】
前記第２の工程で形成される前記誘電体薄膜は、ペロブスカイト型結晶構造の誘電体からなることを特徴とする請求項１乃至１６のいずれか一に記載の半導体装置の製造方法。
【請求項１８】
前記第２の工程で形成される前記誘電体薄膜は、強誘電体又は高誘電率体からなることを特徴とする請求項１乃至１７のいずれか一に記載の半導体装置の製造方法。
【請求項１９】
前記エッチングは、プラズマエッチングであることを特徴とする請求項６乃至１８のいずれか一に記載の半導体装置の製造方法。
【請求項２０】
前記誘電体キャパシタを形成する前に少なくとも１層のメタル配線を選択的に形成する工程を含むことを特徴とする請求項１乃至１９のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誘電体キャパシタを有する半導体装置の製造方法に関し、特に、低電圧動作を実現する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、強誘電体を利用した強誘電体メモリや高比誘電率体を利用したダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等の研究開発が盛んに行なわれている。これらの強誘電体メモリ及びＤＲＡＭはスイッチングトランジスタを備えており、当該スイッチングトランジスタの一方の拡散層に接続されたキャパシタをメモリセルとして情報を蓄えている。
【０００３】
強誘電体メモリに備わる強誘電体キャパシタは、容量絶縁膜としてＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体薄膜を用いており、強誘電体を分極させることにより不揮発性の情報を蓄えることができる。
【０００４】
一方、ＤＲＡＭに備わる高誘電率体キャパシタは、容量絶縁膜としてＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ）などの高誘電率体薄膜を用いており、容量の増大とともに実効的な膜厚の低減が可能である。
【０００５】
従来の強誘電体メモリは、図１０に示すようにスイッチングトランジスタ上に層間絶縁膜を介して下部電極１３、強誘電体薄膜１４、上部電極１５の順に形成された強誘電体キャパシタを有し、層間絶縁膜に形成されたコンタクトホールに充填されたプラグを介してスイッチングトランジスタの一方の拡散層と下部電極とが電気的に接続する。このうち強誘電体薄膜は、下部電極上にスパッタ法、ゾルゲル法、ＣＶＤ法などの成膜方法を用いて形成され、所定の温度のアニ−ルによってペロブスカイト型構造への結晶化がなされる。このようにして形成された強誘電体薄膜は多結晶であり、薄膜表面には凹凸が存在する
【０００６】
【発明が解決しようとする課題】
しかしながら、強誘電体薄膜表面の凹凸は、メモリセルの微細化、高密度化に伴って以下のような問題を生ずる。
【０００７】
メモリセルの微細化、高密度化に伴って容量を確保するためには強誘電体薄膜の薄膜化を図ることが有利であるが、良好な強誘電体特性（分極反転極性など）を得るには、結晶粒のサイズが５０ｎｍ程度以上であることが必要とされているため、強誘電体薄膜の表面には結晶粒サイズに近い凹凸が避けられない。このため、膜厚を薄く形成すると凹部における膜厚の薄い部分で電界集中（リーク電流）が生じやすくなるといった問題がある。
【０００８】
この電界集中は、強誘電体薄膜の絶縁性の低下や分極反転特性の低下をもたらすため、強誘電体膜の膜厚を小さくすることを妨げ、低電圧動作の実現を不可能としている。
【０００９】
一方、低電圧動作を実現するため、強誘電体薄膜表面の凹凸を平坦化することが考えられるが、リフロー処理による平坦化では高熱によって薄膜より下層の電極やメタル配線などにダメージを与えるおそれがあり適当でない。
【００１０】
また、特開２０００−８１６４２号公報には、水素を含有する非晶質半導体膜を複数回レーザ照射することにより表面の凹凸が少なくかつ結晶粒径の大きな結晶性半導体を形成する技術が開示されている。すなわち、レーザ照射は、非晶質シリコンを多結晶シリコンに変化させるために行なわれる。シリコンの場合には当該技術でよいのかもしれないが、ペロブスカイト型構造である強誘電体の場合には同様には行かない。
【００１１】
例えば、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ  ６６(１９),８  Ｍａｙ  １９９５に、アモルファスＰＺＴ膜にＫｒＦエキシマレーザを照射し、その表面を結晶化する技術が開示されている。
【００１２】
また、特開平１０−２００１２０号公報には、アモルファスＳｉ膜をレーザアニ−ルした結果、ポリＳｉ膜表面に発生する凹凸をＣＭＰ処理で平坦化する技術が開示されている。しかしながら、凹凸のある表面をＣＭＰ処理で平坦化しても、均一でかつ薄い膜厚を形成することは困難である。
【００１３】
本発明の第１の目的は、メモリセルの微細化、高密度化に有利な誘電体キャパシタを用いた半導体装置の製造方法を提供することである。
【００１４】
本発明の第２の目的は、低電圧動作を実現する誘電体キャパシタを用いた半導体装置の製造方法を提供することである。
【００１５】
本発明の第３の目的は、メタル配線層などにダメージを与えない誘電体キャパシタを用いた半導体装置の製造方法を提供することである。
【００１６】
本発明の第４の目的は、良好なトランジスタ特性を有する誘電体キャパシタを用いた半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明の第１の視点においては、誘電体キャパシタを有する半導体装置の製造方法において、下部電極を形成する第１の工程と、前記下部電極上に、表面に凹凸を有する多結晶の誘電体薄膜を形成する第２の工程と、前記誘電体薄膜における所定の膜厚の表層部を溶融するまで急熱し急冷することによってその表面を平坦化する第３の工程と、前記誘電体薄膜上に上部電極を形成する第４の工程と、を含み、前記第３の工程において、前記誘電体薄膜における前記表層部を急熱し急冷することにより、前記誘電体薄膜における前記表層部を、その下層部の結晶粒径より小さい結晶粒径に微結晶化ないし非晶質化する。また、前記誘電体薄膜は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ、及びＢＳＴのうちいずれか１つからなることが好ましい。
【００１８】
また、前記半導体装置の製造方法において、前記第２の工程によって形成される誘電体薄膜の表面粗さの最大高さは、５０ｎｍ以上であることを特徴とする。誘電体薄膜が５０ｎｍ以上の結晶粒径を有する分極ヒステリシス特性の良好なキャパシタを形成することができるからである。
【００１９】
また、前記半導体装置の製造方法において、前記第２の工程によって形成される誘電体薄膜の下部電極側底面から最大凸部の頂点までの厚さは、２００ｎｍ以上であることが好ましい。平坦化処理後においても一定大きさの結晶粒径を確保することができるためである。
【００２０】
また、前記半導体装置の製造方法において、前記第２の工程によって形成される誘電体薄膜の結晶粒子のアスペクト比は、２．５以上であることが好ましい。平坦化処理後においても一定大きさの結晶粒径を確保することができるためである。
【００２１】
本発明の第２の視点においては、誘電体キャパシタを有する半導体装置の製造方法において、下部電極を形成する第１の工程と、前記下部電極上に所定の粒径の結晶を含む多結晶の誘電体薄膜を形成する第２の工程と、前記誘電体薄膜における所定の膜厚の表層部を、その下層部が分極ヒステリシス特性が失われない程度の結晶粒径を維持しつつ、非晶質化ないし微結晶化した処理膜を形成する第３の工程と、前記誘電体薄膜上に上部電極を形成する第４の工程と、を含み、前記第３の工程において、前記誘電体薄膜における前記表層部を微結晶化ないし非晶質化することにより、前記誘電体薄膜における前記表層部を平坦化する。また、前記誘電体薄膜は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ、及びＢＳＴのうちいずれか１つからなることが好ましい。結晶の微結晶化ないし非晶質化はペロブスカイト型結晶構造の誘電体が有する特性の一つと考えられるからである。
【００２３】
また、前記半導体装置の製造方法において、前記第３の工程と前記第４の工程の間に、急熱し急冷又は非晶質化ないし微結晶化した前記表層部をエッチングする第５の工程を含むことが好ましい。誘電体が本来有する良好な特性を発揮させるためである。
【００２４】
また、前記半導体装置の製造方法において、前記エッチング後の前記誘電体薄膜の前記表層部をアニール処理する第６の工程を含むことが好ましい。誘電体薄膜表面がエッチングによってダメージを受けた場合、ダメージの修復ができるからである。
【００２５】
また、前記半導体装置の製造方法において、前記第５の工程によって多結晶の誘電体薄膜表面の平坦面を露出させることが好ましい。誘電体が本来有する良好な特性を発揮させるためである。
【００２６】
また、前記半導体装置の製造方法において、前記第４の工程における誘電体薄膜は、５０ｎｍ以上の結晶粒径を含むことが好ましい。良好な強誘電体特性を得るためである。
【００２７】
また、前記半導体装置の製造方法において、前記第２の工程における誘電体薄膜は、化学気相成長により摂氏５００度以下の温度で形成されることが好ましい。メタル配線層などにダメージを与えないようにするためである。
【００２８】
また、前記半導体装置の製造方法において、前記第３の工程並びに前記第６の工程は、前記誘電体薄膜表面にエキシマレーザを照射することによって行なわれることが好ましく、エキシマレーザは、ＸｅＣｌエキシマレーザであることがより好ましい。所定の膜厚をもって結晶粒径より小さい粒径の多結晶化ないしアモルファス化することができるとともに、表面を平坦化することができるからである。
【００２９】
また、前記半導体装置の製造方法において、前記第６の工程におけるエキシマレーザのエネルギー密度は、前記第３の工程におけるエキシマレーザのエネルギー密度よりも低いことが好ましく、前記第３の工程におけるエキシマレーザのエネルギー密度は、１６０〜２００ｍＪ／ｃｍ２であり、前記第６の工程におけるエキシマレーザのエネルギー密度は、１４０〜１６０ｍＪ／ｃｍ２であることがより好ましい。薄膜表面が平坦であるとともに、小さい粒径の多結晶層ないしアモルファス層の膜厚を薄く抑えることができ、これによって分極ヒステリシス特性の劣化を低減させることができるからである。
【００３０】
また、前記半導体装置の製造方法において、前記第２の工程で形成される前記誘電体薄膜は、ペロブスカイト型結晶構造の誘電体からなることがよく、好ましくは強誘電体又は高誘電率体であり、さらに好ましくはＰＺＴである。
【００３１】
また、前記半導体装置の製造方法において、前記エッチングは、プラズマエッチングであることが好ましい。加工精度がよいからである。
【００３２】
また、前記半導体装置の製造方法において、前記誘電体キャパシタを形成する前に少なくとも１層のメタル配線を選択的に形成する工程を含むことが好ましい。本発明によればメタル配線がキャパシタ下に形成されていてもメタル配線にダメージを与えないからである。
【００３３】
【発明の実施の形態】
誘電体キャパシタを有する半導体装置の製造方法において、下部電極（図５の１３）を形成する第１の工程と、前記下部電極上に、表面に凹凸を有する多結晶の誘電体薄膜（図５の１４）を形成する第２の工程と、前記誘電体薄膜における所定の膜厚の表層部を溶融するまで急熱し急冷（図５の３０）することによってその表面を平坦化する第３の工程と、前記誘電体薄膜上に上部電極（図５の１５）を形成する第４の工程と、を含み、前記第３の工程において、前記誘電体薄膜における前記表層部を急熱し急冷することにより、前記誘電体薄膜における前記表層部を、その下層部の結晶粒径より小さい結晶粒径に微結晶化ないし非晶質化する。また、前記誘電体薄膜は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ、及びＢＳＴのうちいずれか１つからなることが好ましい。これにより、誘電体薄膜表面が平坦化され、リーク電流を防止でき、誘電体が有する分極ヒステリシス特性等の諸特性を発揮させることが可能となる。
【００３４】
【実施例】
本発明の実施例を図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構造を模式的に示した部分断面図である。図２は、本発明の実施例１に係る半導体装置の部分回路図である。
【００３５】
図２を参照すると、メモリセル２２は、スイッチングトランジスタ２１と誘電体キャパシタ２０とを備える。スイッチングトランジスタ２１のゲートはワード線２３に接続し、ソース／ドレインのいずれか一方はビット線２５に接続し、その他方は誘電体キャパシタ２０を介してプレート線２４に接続する。
【００３６】
図１を参照すると、この半導体装置は、シリコン基板１上にはＭＯＳ型のスイッチングトランジスタ２１を有し、スイッチングトランジスタ２１上に層間絶縁膜５、８、１１を介して誘電体キャパシタ２０を有する。
【００３７】
第１層間絶縁膜５と第２層間絶縁膜８との間にはＴｉ等のバリアメタルとＡｌ又はＣｕを主成分とする合金とからなる第１メタル配線７が選択的に形成されており、第１メタル配線７はプラグ６を介してスイッチングトランジスタの拡散層３と電気的に接続する。一方の第１メタル配線７は、誘電体キャパシタ２０とスイッチングトランジスタ２１とを接続する配線として用いられ、他方の第１メタル配線７は、図２のビット線２５として用いられる。
【００３８】
第２層間絶縁膜８と第３層間絶縁膜１１との間にはＴｉ等のバリアメタルとＡｌ又はＣｕを主成分とする合金とからなる第２メタル配線１０が選択的に形成されており、第２メタル配線１０はタングステン等からなる第１ビア９を介して第１メタル配線７と電気的に接続する。一方の第２メタル配線１０は、第２ビア１２を介して下部電極１３と電気的に接続する。このように実施例１に係るメモリセル２２においては第１メタル配線７及び第２メタル配線１０からなる多層メタル配線構造が形成されている。
【００３９】
この多層メタル配線構造上には第３層間絶縁膜１１を介して誘電体キャパシタ２０が設けられている。誘電体キャパシタ２０は、下部電極１３、誘電体薄膜１４、上部電極１５の順に形成されている。下部電極１３と拡散層３とは、プラグ６、第１メタル配線７、第１ビア９、第２メタル配線１０、第２ビア１２を介して電気的に接続している。
【００４０】
下部電極１３及び上部電極１５には、酸素欠損による強誘電体の自発分極特性の劣化を防止するため、酸素との親和力の弱い金属Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｏｓ、Ａｕ、Ａｇ、Ｒｕや導電性酸化膜ＰｔＯｘ、ＰｄＯｘ、ＩｒＯｘ、ＲｈＯｘ、ＯｓＯｘ、ＡｕＯｘ、ＡｇＯｘ、ＲｕＯｘなどが用いられる。図示していないが、下部電極１３と第２ビア１２との間には、下部電極１３のＰｔ等と第２ビア１２のタングステン等の相互反応及び相互拡散を防止するため、ＴｉＮ等の導電性窒化膜からなるバリア層を形成することが好ましい。
【００４１】
誘電体薄膜１４は、ＢａＴｉＯ３、ＰｂＴｉＯ３、ＰＺＴ、ＰＬＺＴ、ＳＢＴ等の強誘電体薄膜、ＢＳＴ等の高誘電率体薄膜である。
【００４２】
誘電体キャパシタ２０上には第４層間絶縁膜１６が形成され、第４層間絶縁膜１６に形成されたコンタクトホールないしその上部に第３メタル配線１７が選択的に形成されている。第３メタル配線１７は図２におけるプレート配線２４として用いられる。
【００４３】
このように、実施例１におけるメモリセル２２の下部電極１３よりも下方の構造はキャパシタを持たないＬＳＩと同一である。従って既存のロジック回路を用いて通常の製造工程で製造することができる。
【００４４】
次に、実施例１の半導体装置の製造工程について説明する。図３及び図４は、本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である。図５は、本発明の実施例１に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。図６は、本発明の実施例１に係る半導体装置の誘電体薄膜形成後の断面の電子顕微鏡写真である。図７は、本発明の実施例１に係る半導体装置の誘電体薄膜のレーザ照射後の断面の電子顕微鏡写真である。
【００４５】
先ず、図３（Ａ）に示すように、通常のＬＳＩの製造過程により、シリコン基板１上にメモリセル部及びロジック回路部等のＭＯＳトランジスタを形成する。すなわち、シリコン基板１上に酸化膜２を選択的に形成し、酸化膜２によって素子形成領域を画定し、次いで、ゲート電極４及び拡散層３を形成する。さらに、シリコン基板１上に第１層間絶縁膜５を成膜する。成膜した第１層間絶縁膜５は、ＣＭＰ法、リフロー法等により平坦化する。
【００４６】
次に、第１メタル配線７と、第１メタル配線７と拡散層３と、を接続するプラグ６を形成する。
【００４７】
これらの形成方法としては、タングステンプラグ等によりプラグ６を形成した後、第１メタル配線７を成膜・加工する方法と、第１層間絶縁膜５をプラグ６及び第１メタル配線７の形状に加工した後、メタルを埋め込み、その後、余分なメタルを除去してプラグ６と第１メタル配線７とを同時に形成するデュアルダマシン法とがある。
【００４８】
前者の場合、プラグ６をエッチングにより開孔した後、コンタクト注入及び活性化を行い、Ｔｉ、ＴｉＮ等のバリアメタルを成膜する。その後、ＣＶＤ法によりウエハ全面にタングステンを成膜し、次いで、ＣＭＰ法やエッチバックにより表面のタングステンを除去してタングステンプラグを形成する。タングステンプラグは、タングステンの選択成長により形成することもできる。
【００４９】
次いで、図３（Ｂ）に示すように、プラグ６の上に第１メタル配線７を選択的に形成する。第１メタル配線７は、Ｔｉ、ＴｉＮ等のバリアメタル、Ａｌ，Ｃｕ等を主成分とする合金層、ＴＩＮ等の反射防止膜からなる複合層によって構成され、それぞれスパッタリング法やＣＶＤ法により堆積した後、エッチングにより加工される。
【００５０】
この後、図３（Ｃ）に示すように、第２層間絶縁膜８を成膜し、平坦化した後、第１メタル配線７上に第１ビア９及び第２メタル配線１０を形成する。第１ビア９及び第２メタル配線１０はプラグ６及び第１メタル配線７と同様な方法により形成される。
【００５１】
その後、図３（Ｄ）に示すように、第３層間絶縁膜１１を形成した後、第２メタル配線１０上に第２ビア１２をプラグ６と同様にタングステンプラグ等により形成する。この際、表面のタングステンの除去はＣＭＰ法により行うことが望ましい。後に形成される誘電体キャパシタを完全に平坦な表面上に形成することができるからである。
【００５２】
この後、水素を含んだ雰囲気でアニーリングを行う。アニール温度は３００℃以上５００℃以下が好ましい。３００℃以下ではトランジスタ特性改善の効果が小さく、５００℃以上ではメタル配線７、１０の断線等を引き起こすおそれがあるからである。
【００５３】
以上の過程は、誘電体薄膜容量を有しない通常のＬＳＩプロセスと同一である。誘電体薄膜容量を拡散層３に接続するための特別なプロセスの変更や追加は何ら行われていない。
【００５４】
次いで、第３層間絶縁膜１１上に第２ビア１２と接続するように誘電体キャパシタを形成する。誘電体キャパシタは、以下のような手順で形成される。
【００５５】
先ず、図４（Ｅ）に示すように、Ｐｔ、Ｉｒ、Ｒｕ等の貴金属またはＩｒＯ２，ＲｕＯ２等の導電性酸化物からなる下部電極１３をスパッタリング法その他の方法により、第３層間絶縁膜１１上に形成する。
【００５６】
この場合、第２ビア１２のタングステンと下部電極１３のＰｔ等の相互反応及び相互拡散を防止するため、ＴｉＮ等からなるバリア膜をこれらの貴金属または導電性酸化物層の下に形成する。
【００５７】
次いで、下部電極１３の上にＰｂ（Ｚｒ、Ｔｉ）Ｏ３（ＰＺＴ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３（ＳＴ）等からなる誘電体薄膜１４をＣＶＤ法等により形成する。
【００５８】
ＰＺＴ薄膜を形成する場合、通常のゾル・ゲル法やスパッタリング法では、良好なＰＺＴ薄膜を得るには６００℃以上での加熱が必要である。このような高温ではメタル配線の断線や高抵抗化を招き、本構造には適用できない。そのためＣＶＤ法のように、４５０℃程度の低温で成膜することが望ましい。ＰＺＴ薄膜はＣＶＤ法により３５０℃から５００℃の温度範囲で、結晶状態の良好な膜（結晶粒のサイズが５０ｎｍ程度以上）を形成することができる。
【００５９】
また、ＳＴ薄膜は、例えばインターナショナル  エレクトロン  デバイセス  ミーティングテクニカル  ダイジエスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ  ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ｍｅｅｔｉｎｇ  ｔｅｃｈｎｉｃａｌ  ｄｉｇｅｓｔ） １９９４  ｐｐ．８３１に述べられているように、ＥＣＲ−ＣＶＤ法により４５０℃で形成することができる。
【００６０】
なお、ＣＶＤ法によって得られるＰＺＴ薄膜の表面は凹凸しているため、以降の平坦化処理を考慮すると、ＰＺＴ薄膜の下部電極側底面から最大凸部の頂点までの厚さは２００ｎｍ以上が好ましい。つまり、最低限必要とされるＰＺＴの最小粒径５０ｎｍと、ＸｅＣｌエキシマレーザのエネルギーがＰＺＴに対して及ぶ深さ１００ｎｍと、表面粗さの最大高さ５０ｎｍ程度と、の合計が２００ｎｍとなる。
【００６１】
ＰＺＴ薄膜断面の電子顕微鏡写真を図６に示す。ＰＺＴ薄膜の表面粗さの最大高さＲｍａｘ（ＪＩＳ  Ｂ  ０６０１による；最大凹部の底点から最大凸部の頂点までの距離）は５０ｎｍ以上であり、凸部は刃状になっている。また、このときのＰＺＴ結晶粒子は柱状結晶であり、そのアスペクト比は２．５以上である。ＰＺＴの分極ヒステリシス特性を発揮できる結晶粒径（５０ｎｍ以上）に成長させると、このように大きな凹凸が生成してしまう。ただし、ＰＺＴ薄膜表面がこのように凹凸したままの状態で上部電極を形成すると、その凹部で上部電極と下部電極の間の距離が短くなり電界集中が起き易くなり、絶縁性の低下や分極反転特性の低下をもたらす。そこで、以下のような誘電体薄膜表面の平坦化処理を行う。
【００６２】
誘電体薄膜１４の表面をエキシマレーザ３０で照射する。すなわち、誘電体薄膜１４の表面付近のみを溶融するまで急熱し急冷する。これによって、薄膜の表層部は、レーザが及ばなかった下層部の結晶粒径より小さい結晶粒径に微結晶化ないし非晶質化するとともに、薄膜表面（表層部）は平坦化される（図７）参照）。このようになるのは、温度の急激な変化に伴う結晶相の相転移や体積変化などが原因と考えられる。なお、エキシマレーザは、ＡｒＦ（λ＝１２６ｎｍ）、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）、ＸｅＣｌエキシマレーザ（λ＝３０８ｎｍ）などである。
【００６３】
ＰＺＴ薄膜を照射する場合、ＸｅＣｌエキシマレーザを用いると、エネルギーの及ぶ深さは表面から１００ｎｍ程度であり、一定であるというメリットがある。このため、結晶が微結晶化ないし非晶質化された表層部の膜厚はほぼ均一に形成できる。このときのＰＺＴ薄膜１４の表面が溶け始めるＸｅＣｌエキシマレーザのエネルギー密度は１６０〜２００ｍＪ／ｃｍ２（大気中又はその減圧下）程度である。このときのＰＺＴ薄膜の断面の電子顕微鏡写真を図７に示す。図６に示す照射前の表面に比べて表面が比較にならないほど平坦化される。また、ＫｒＦエキシマレーザの場合はエネルギーの及ぶ深さは表面から５０ｎｍ程度である。
【００６４】
次に、上記のような方法で形成した誘電体薄膜１４の上に、上部電極１５を下部電極１３と同様な方法により形成する。
【００６５】
その後、下部電極１３、誘電体薄膜１４及び上部電極１５をエッチングにより加工する。このようにして、図４（Ｅ）に示すような誘電体キャパシタが形成される。
【００６６】
さらに、第３層間絶縁膜１１ないし誘電体キャパシタ上に第４層間絶縁膜１６を形成した後、キャパシタ上部にコンタクトホールを開孔する。この後、図４（Ｆ）に示すように、プレート線となる第３メタル配線１７を第１、第２メタル配線７、１０と同様に形成する。
【００６７】
第３メタル配線１７はプレート線２４としてのみ用いられており、他のロジック回路部では用いられていない。そのため、ロジック回路部においては、誘電体キャパシタを用いたメモリセルアレイ部を形成することによるデバイスの変更は全くない。この第３メタル配線１７の上にＳｉＯＮ等からなるパッシベーション膜（図示せず）が形成される。
【００６８】
次に、実施例２を図面を用いて説明する。図８は、本発明の実施例２に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。
【００６９】
図８を参照すると、（Ａ）下部電極１３上に実施例１と同様にＣＶＤ法によりＰＺＴ薄膜１４を形成し、（Ｂ）ＰＺＴ薄膜１４の表面を実施例１と同様にエキシマレーザ３０で照射した場合、レーザ照射が及んだ薄膜の表面付近（深さ１００ｎｍ程度）は、粒子サイズの小さい多結晶ないしアモルファスとなってしまう。このように平坦化されたＰＺＴ薄膜１４上に上部電極１５を形成すれば電界集中が回避できる点では問題ないが、小さい多結晶ないしアモルファス（強誘電性を示しにくい領域）の作用によって本来発揮できる分極ヒステリシス特性がやや低化（反転電荷量がやや減少）してしまう。そこで、（Ｃ）ＰＺＴ薄膜の表層部における粒径の小さい多結晶ないしアモルファスのＰＺＴを高周波（ＲＦ）プラズマエッチングによって除去することが好ましい。エッチングガスにはＨＢｒ／Ａｒ／ＣＦ４を用い、それぞれの流速は２０／８／３０ｓｃｃｍであり、ガス圧は０．５３２Ｐａ（４ｍＴｏｒｒ）であり、エッチング速度は２ｎｍ／ｓｅｃであり、厚さ５０ｎｍ程を２５ｓｅｃでエッチングする。
【００７０】
これによって、本来有するＰＺＴの分極ヒステリシス特性を発揮させることができる。なお、エッチングによってＰＺＴ薄膜表面が多少ダメージを受けることがあるが、このときの薄膜の表面粗さの最大高さは、レーザ照射前の薄膜表面の起伏（約７０ｎｍ）より小さい（数ｎｍ）ので、レーザ照射しない薄膜よりは電界集中が起きにくいといった点でメリットがある。なお、レーザ照射前にエッチングを行なうことも考えられるが、もともと誘電体薄膜の表面の凹凸が大きくあまり平坦化されない。
【００７１】
エッチング後は、（Ｄ）ＰＺＴ薄膜１４上に実施例１と同様に上部電極１５を形成すればよい。
【００７２】
次に、実施例３を図面を用いて説明する。図９は、本発明の実施例３に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。
【００７３】
図９を参照すると、（Ａ）実施例１で示したようにＣＶＤ法により下部電極１３上にＰＺＴ薄膜１４を形成し、（Ｂ）ＰＺＴ薄膜１４の表面を実施例１で示したようにエキシマレーザ３０で照射し、（Ｃ）ＰＺＴ薄膜１４表層部の粒子サイズの小さい多結晶ないしアモルファス部分を実施例２で示したようにプラズマエッチング３１した場合、薄膜表面がダメージを受けて表面に欠陥が生じ、この欠陥が電界集中を引き起こす原因となることがある。そこで、（Ｄ）ダメージを受けた部分をさらにエキシマレーザ３２照射によってアニールすることが好ましい。このアニールの結果、ＰＺＴ薄膜表面にあった欠陥がなくなって平坦になるので、電界集中を避けることができる。
【００７４】
なお、このアニールによってＰＺＴ薄膜表層部が微結晶化ないし非晶質化して、分極ヒステリシス特性が低下してしまうが、エッチングによりＰＺＴ薄膜１４表面にできた欠陥に伴う起伏（図９（Ｃ）参照）の大きさは、第１回目のエキシマレーザ３０照射前におけるＰＺＴ薄膜表面の起伏（図９（Ａ）参照）より小さいので、第１回目のエキシマレーザ３０照射によって微結晶化ないし非晶質化されたＰＺＴ薄膜表層部の膜厚より薄く処理することができる。そこで、（Ｄ）第２回目のエキシマレーザ３２照射は、第１回目のエキシマレーザ３０照射のエネルギー密度（１６０〜２００ｍＪ／ｃｍ２）より小さく（１４０〜１６０ｍＪ／ｃｍ２）して照射することが好ましい。この結果、ＰＺＴ薄膜表面を平坦化できるとともに微結晶化ないし非晶質化した表層部の膜厚を薄く抑えることができるので、分極ヒステリシス特性の低下を抑えつつ電界集中を避けることができる。
【００７５】
平坦化後、（Ｅ）ＰＺＴ薄膜１４上に実施例１と同様に上部電極１５を形成すればよい。
【００７６】
【発明の効果】
本発明によれば、表面が平坦化された誘電体薄膜が得られるので、電界集中を防止でき、メモリセルの微細化、高密度化に有利である。
【００７７】
また、強誘電体薄膜の場合、膜厚を小さくしても良好な絶縁特性、分極反転特性が得られる。その結果、低電圧動作が可能な強誘電体キャパシタが作製できる。この強誘電体キャパシタの主な応用は低電圧動作強誘電体メモリであるが、強誘電体を利用するその他のデバイスにおいても低電圧動作（３Ｖ→２．５Ｖ→１．８Ｖ）が実現できるようになる。
【００７８】
その理由は、多結晶膜であることに起因する表面凹凸をレーザ処理で平坦化することによって、電界集中が解消するためである。
【００７９】
また、比較的低温で誘電体薄膜の形成、表面処理が行なわれるので、メタル層にダメージのない品質の良い製品を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る半導体装置の構造を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る半導体装置の部分回路図である。
【図３】本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である（その１）。
【図４】本発明の実施例１に係る半導体装置の製造方法を模式的に示した工程断面図である（その２）。
【図５】本発明の実施例１に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。
【図６】本発明の実施例１に係る半導体装置の誘電体薄膜形成後の断面の電子顕微鏡写真である。
【図７】本発明の実施例１に係る半導体装置の誘電体薄膜のレーザ照射後の断面の電子顕微鏡写真である。
【図８】本発明の実施例２に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。
【図９】本発明の実施例３に係る半導体装置の誘電体キャパシタの製造方法を模式的に示した工程断面図である。
【図１０】従来の一例に係る誘電体キャパシタを模式的に示した断面図である。
【符号の説明】
１  シリコン基板
２  酸化膜
３  拡散層
４  ゲート電極
５  第１層間絶縁膜
６  プラグ
７  第１メタル配線
８  第２層間絶縁膜
９  第１ビア
１０  第２メタル配線
１１  第３層間絶縁膜
１２  第２ビア
１３  下部電極
１４  誘電体薄膜
１５  上部電極
１６  第４層間絶縁膜
１７  第３メタル配線
２０  誘電体キャパシタ
２１  スイッチングトランジスタ
２２  メモリセル
２３  ワード線
２４  プレート線
２５  ビット線
３０、３２  エキシマレーザ
３１  エッチング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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