(57)【特許請求の範囲】
【請求項１】
パルスを生成するパルス生成回路と、第１及び第２のスキャン付フリップフロップを有するスキャン対象回路と、第３及び第４のスキャン無しフリップフロップを有するディレイテスト対象回路と、を備え、
前記第１のスキャン付フリップフロップのデータ出力端子（Ｑ）と前記第３のスキャン無しフリップフロップのデータ入力端子（Ｄ）とがパスを介して接続され、前記第３のスキャン無しフリップフロップのデータ出力端子（Ｑ）と前記第４のスキャン無しフリップフロップのデータ入力端子（Ｄ）とがパスを介して接続され、前記第４のスキャン無しフリップフロップのデータ出力端子（Ｑ）と前記第２のスキャン付フリップフロップのデータ入力端子（Ｄ）とがパスを介して接続されており、
前記第３のスキャン無しフリップフロップのデータ出力（Ｑ）と前記第４のスキャン無しフリップフロップのデータ入力端子（Ｄ）間のパスがディレイテストの対象となるパスであることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記パルス生成回路は、４発のパルスを生成することを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記パルス生成回路は、生成するパルス数を外部から制御可能であることを特徴とする半導体集積回路。
【請求項４】
請求項１又は２に記載の半導体集積回路において、
前記パルス生成回路の前段に逓倍用ＰＬＬを備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における高速遅延試験の手法に関する。
【背景技術】
【０００２】
スキャンパスが張られた論理回路内において、同期回路（フリップフロップ）間のパス遅延を評価する手法として、ディレイテストが知られている。
【０００３】
図５は、従来のディレイテストを実施するための構成を表す図であり、図６は、従来のディレイテストにおけるスキャン付ＦＦの接続図であり、図７は、従来のディレイテストの動作を表すタイミングチャートである。
【０００４】
図５に示すように、ディレイテスト対象回路１０には、パルス生成回路２０から４発のパルスが印加されるようになっている。このディレイテスト対象回路１０におけるスキャン付（スキャン入力可能な）フリップフロップ（以下、「ＦＦ」という）１からスキャン付ＦＦ２へのパス遅延を評価する場合、図７に示すように、まずスキャン（ＳＣＡＮ−ＩＮ（ＳＩＮ））にてＦＦ１の出力が“０”に、そのデータ入力が“１”になるように設定する。
【０００５】
次に、通常動作モードに切り替えて、クロック（ＣＬＫ）としてパルスを２発印加する。１発目のパルスで、ＦＦ１の出力が“０”から“１”に変化し、その立ち上がりエッジが評価パス上を通過してＦＦ２に到着するまでの時間を、パルスの１サイクル時間と比較して遅延値評価を行う。結果の検証は、再度スキャンを実施し、ＦＦ２の出力値を確認することでなされる。
【０００６】
なお、特許文献１及び２には、半導体集積回路における試験方法が開示されている。
【特許文献１】特開平５−１０７３０８号公報
【特許文献２】特開２００２−５９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来手法では、被評価パス前後のＦＦは全てスキャン付ＦＦである必要がある。
【０００８】
しかし、集積回路の高速化、高性能化に伴い、高速動作可能なスキャン無（スキャン入力不能な）ＦＦを使った論理回路を構成することもある。従来手法では、スキャン無ＦＦ間のパスに対しては、ディレイテストを実施することが困難であった。
【０００９】
本発明は、以上の点に鑑みてなされたものであり、スキャンパスが張られていない非スキャン回路内のＦＦ間パスに対しても、ディレイテストを実施することが可能な半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、請求項１に記載の発明は、パルスを生成するパルス生成回路と、第１及び第２のスキャン付フリップフロップを有するスキャン対象回路と、第３及び第４のスキャン無しフリップフロップを有するディレイテスト対象回路と、を備え、前記第１のスキャン付フリップフロップのデータ出力端子（Ｑ）と前記第３のスキャン無しフリップフロップのデータ入力端子（Ｄ）とがパスを介して接続され、前記第３のスキャン無しフリップフロップのデータ出力端子（Ｑ）と前記第４のスキャン無しフリップフロップのデータ入力端子（Ｄ）とがパスを介して接続され、前記第４のスキャン無しフリップフロップのデータ出力端子（Ｑ）と前記第２のスキャン付フリップフロップのデータ入力端子（Ｄ）とがパスを介して接続されており、前記第３のスキャン無しフリップフロップのデータ出力（Ｑ）と前記第４のスキャン無しフリップフロップのデータ入力端子（Ｄ）間のパスがディレイテストの対象となるパスであることを特徴とする。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の半導体集積回路において、前記パルス生成回路は、４発のパルスを生成することを特徴とする。
【００１２】
また、請求項３に記載の発明は、請求項１に記載の半導体集積回路において、前記パルス生成回路は、生成するパルス数を外部から制御可能であることを特徴とする。
【００１３】
また、請求項４に記載の発明は、請求項１又は２に記載の半導体集積回路において、前記パルス生成回路の前段に逓倍用ＰＬＬを備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、スキャンパスが張られていない非スキャン回路内のＦＦ間パスに対しても、ディレイテストを実施することができる。また、通常動作時には高速で動作する半導体集積回路内においても、ＰＬＬを通して低速クロックから高速クロックを生成でき、その高速クロックを用いてディレイテストを実施できるという効果を有する。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の最良の実施形態について詳細に説明する。
【００１６】
図１は、本発明の一実施形態を表す半導体集積回路のブロック例を示す図である。図２は、本発明の一実施形態を表すスキャン対象外回路とスキャン付ＦＦの接続例を示す図である。
【００１７】
図１に示すように、本実施形態に係る半導体集積回路は、パルス生成回路２０と、スキャン無しＦＦから成るディレイテスト対象回路１１と、スキャン付フリップフロップを有するスキャン対象回路１２と、を備えている。
【００１８】
パルス生成回路２０の前段には、半導体集積回路外部の低速クロックから、半導体集積回路内部の高速クロックへ逓倍を行うため、逓倍用ＰＬＬ（Phase Locked Loop）３０が備えられている。このパルス生成回路２０は、ＰＬＬ３０の出力クロックを入力し、４発のパルスを生成するようになっている。
【００１９】
そして、図２に示すように、遅延評価を行うスキャン無しＦＦ３，４間のパスに対して、被評価パスの前段のスキャン無しＦＦ３のデータ入力側にスキャン付ＦＦ１を接続し、被評価パスの後段のスキャン無しＦＦ４の出力側にスキャン付ＦＦ２を接続する。
【００２０】
この時、ＦＦ１からＦＦ３へのパス及びＦＦ４からＦＦ２へのパスには論理をはさまず、ＦＦ間データ転送が通常クロックの１サイクル内に収まるようにする。
【００２１】
図４は、本発明の一実施形態におけるパルス生成回路２０のブロック例を示す図である。
【００２２】
クロック線の根元に配置したパルス生成回路２０は、カウンタ回路２１、マスク生成回路２２、パルス切出し用ＡＮＤゲート２３を有する。
【００２３】
カウンタ回路２１は入力信号としてＣｏｕｎｔ信号を持ち、所望のパルス数をＣｏｕｎｔ信号より設定可能になっている。マスク生成回路２２は、カウンタ回路２１に設定されたパルス数Ｎに相当するマスクを生成する。また、生成されるマスクの幅は、クロックサイクルのＮ倍となる。
【００２４】
次に、本発明の一実施形態における動作を図２及び図３を参照して説明する。
【００２５】
図３は、本発明の一実施形態の動作を表すタイミングチャートである。
【００２６】
スキャン無しＦＦを使用した論理回路１１内のパスにおいて、パス前段のスキャン無しＦＦ３のデータ入力側にスキャン付ＦＦ１を、パス後段のスキャン無しＦＦ４の出力側にスキャン付ＦＦ２を接続する。
【００２７】
図３に示すように、まずスキャン（ＳＣＡＮ−ＩＮ）にてＦＦ１の出力が“０”に、そのデータ入力が“１”になるように設定する。
【００２８】
次に、通常動作モードに切り替えて、クロック（ＣＬＫ）としてパルスを４発印加する。１発目のパルスで、ＦＦ１の出力が“０”から“１”に変化し、ＦＦ１の入力信号が“１”となる。２発目のパルスでＦＦ３の出力が“０”から“１”に変化する。その立ち上がりエッジが評価パス上を通過してＦＦ４に到着するまでの時間を、２発目から３発目の１サイクル時間と比較して遅延値評価を行う。さらに、結果の検証を行うために、４発目のパルスを印加してＦＦ４の出力値をＦＦ２へ転送することが必要であり、再度スキャンを実施し、ＦＦ２の出力値をスキャンアウト（ＳＯＵＴ）にて確認する。
【００２９】
以上説明したように、上記実施形態によれば、スキャンパスが張られていない非スキャン回路内のＦＦ間パスに対しても、ディレイテストを実施することができる。また、通常動作時には高速で動作する半導体集積回路内においても、ＰＬＬを通して低速クロックから高速クロックを生成でき、その高速クロックを用いてディレイテストを実施できるという効果を有する。
【００３０】
なお、上記実施形態に対して、他の実施形態としては、パルス生成回路２０によって生成されるパルス数をカウンタ２１に外部より設定し、１発以上、複数発のパルスを生成することが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態を表す半導体集積回路のブロック例を示す図である。
【図２】本発明の一実施形態を表すスキャン対象外回路とスキャン付ＦＦの接続例を示す図である。
【図３】本発明の一実施形態の動作を表すタイミングチャートである。
【図４】本発明の一実施形態におけるパルス生成回路２０のブロック例を示す図である。
【図５】従来のディレイテストを実施するための構成を表す図である。
【図６】従来のディレイテストにおけるスキャン付ＦＦの接続図である。
【図７】従来のディレイテストの動作を表すタイミングチャートである。
【符号の説明】
【００３２】
１、２  ＳＣＡＮ付ＦＦ
３、４  ＳＣＡＮ無ＦＦ
５    ＳＣＡＮ−ＩＮ
６    ＳＣＡＮ−ＯＵＴ
１０  ＤＥＬＡＹＴＥＳＴ対象回路（ＳＣＡＮ対象）
１１  ＤＥＬＡＹＴＥＳＴ対象回路（ＳＣＡＮ対象外）
２０  パルス生成回路
２１  パルス数設定カウンタ
２２  マスク生成回路
２３  パルス切り出し用ＡＮＤゲート
３０  逓倍用ＰＬＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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