(57)【特許請求の範囲】
【請求項１】
第１出力データと以前のデータ処理段階でラッチされた任意の出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第１プリフラグ信号を出力する第１比較部と、
前記第１出力データと第２出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第２プリフラグ信号を出力する第２比較部と、
以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号と前記第１プリフラグ信号とを論理演算し、第１データ反転フラグ信号を出力する第１論理部と、
前記第１データ反転フラグ信号と第２プリフラグ信号とを論理演算し、第２データ反転フラグ信号を出力する第２論理部と、
前記第１データ反転フラグ信号に応答して、前記第１出力データに含まれた複数のデータビットを反転または非反転して出力する第１リピーターと、
前記第２データ反転フラグ信号に応答して、前記第２出力データに含まれた複数のデータビットを反転または非反転して出力する第２リピーターと、
を含んで構成されることを特徴とする半導体装置のデータ出力装置。
【請求項２】
前記第１及び第２比較部は、同時に動作を行うことを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項３】
前記第１または第２比較部は、比較結果、レベル遷移されたビット数が全体のビット数の半分を超えると、前記第１または第２プリフラグ信号をそれぞれイネーブルすることを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項４】
任意の２個の出力データを各ビット別に比較する前記第１及び第２比較部は、
前記２個の出力データにそれぞれ含まれた任意の同順位のデータビット２個を論理演算し、その結果を出力する複数の論理素子と、
所定のストローブ信号と前記各論理素子からの信号とを論理演算し、第１ノード及び第２ノードにそれぞれ供給する複数の信号供給部と、
前記第１ノード及び第２ノードからの信号を比較増幅する第１差動増幅器と、
前記第１ノード及び第２ノードからの信号を比較増幅する第２差動増幅器と、
前記第１及び第２差動増幅器からの信号を比較増幅してプリフラグ信号を出力するメーン増幅器と、を含んで構成されることを特徴とする請求項３に記載の半導体装置のデータ出力装置。
【請求項５】
前記複数の論理素子は、排他的論理和演算をそれぞれ行うことを特徴とする請求項４に記載の半導体装置のデータ出力装置。
【請求項６】
前記複数の信号供給部は、
前記ストローブ信号と前記各論理素子からの信号とを論理積演算した信号を前記第１ノードに供給する第１論理手段と、
前記ストローブ信号の反転信号と前記各論理素子からの信号とを否定論理和演算した信号を前記第２ノードに供給する第２論理手段と、を含むことを特徴とする請求項５に記載の半導体装置のデータ出力装置。
【請求項７】
前記第１及び第２論理部は、排他的論理和演算をそれぞれ行うことを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項８】
前記第１及び第２リピーターは、複数のサブリピーターをそれぞれ含むことを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項９】
前記サブリピーターは、
前記複数のデータビットのうちいずれか一つのビットを受け、前記データ反転フラグ信号のイネーブルに応答して動作する第１伝達ゲートと、
前記いずれか一つのビットを受け、前記データ反転フラグ信号のディセーブルに応答して動作する第２伝達ゲートと、
前記第１伝達ゲートからの信号をバッファリングする第１バッファと、
前記第２伝達ゲートからの信号をバッファリングする第２バッファと、を含むことを特徴とする請求項８に記載の半導体装置のデータ出力装置。
【請求項１０】
前記第１バッファは、反転バッファであり、前記第２バッファは、非反転バッファであることを特徴とする請求項９に記載の半導体装置のデータ出力装置。
【請求項１１】
前記第１及び第２データ反転フラグ信号を受信して半導体装置のチップセットに供給するフラグ出力部をさらに含むことを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項１２】
前記第１及び第２出力データは、グローバル出力ラインを通して伝送されることを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項１３】
前記以前のデータ処理段階でラッチされた任意の出力データは、以前のデータ処理段階での最後の出力データであることを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項１４】
前記以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号は、以前のデータ処理段階での最後のデータ反転フラグ信号であることを特徴とする請求項１に記載の半導体装置のデータ出力装置。
【請求項１５】
(ａ)第１出力データと以前のデータ処理段階でラッチされた任意の出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第１プリフラグ信号を出力するとともに、前記第１出力データと第２出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第２プリフラグ信号を出力する段階と、
(ｂ)以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号と前記第１プリフラグ信号とを論理演算して第１データ反転フラグ信号を出力し、第１データ反転フラグ信号と第２プリフラグ信号とを論理演算して第２データ反転フラグ信号を出力する段階と、
(ｃ)前記第１データ反転フラグ信号に応答して前記第１出力データに含まれた複数のデータビットを反転または非反転して出力し、前記第２データ反転フラグ信号に応答して前記第２出力データに含まれた複数のデータビットを反転または非反転して出力する段階と、
を含むことを特徴とする半導体装置のデータ出力方法。
【請求項１６】
前記段階(ａ)の比較結果、レベル遷移されたビット数が全体のビット数の半分をそれぞれ超えると、前記第１または第２プリフラグ信号をそれぞれイネーブルすることを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【請求項１７】
前記段階(ｂ)での論理演算としては、排他的論理和演算を行うことを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【請求項１８】
前記第１及び第２データ反転フラグ信号を半導体装置のチップセットに供給する段階をさらに含むことを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【請求項１９】
前記第１及び第２出力データは、グローバル出力ラインを通して伝送されることを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【請求項２０】
前記以前のデータ処理段階でラッチされた任意の出力データは、以前のデータ処理段階での最後の出力データであることを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【請求項２１】
前記以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号は、以前のデータ処理段階での最後のデータ反転フラグ信号であることを特徴とする請求項１５に記載の半導体装置のデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のデータ出力装置及び出力方法に関するもので、詳しくは、半導体装置からデータを出力するときに、データ遷移によって発生しうる出力ドライバでのパワーノイズを減少し、高周波数動作で高速データを正確かつ安定的に処理できる半導体装置のデータ出力装置及び出力方法に関するものである。
【背景技術】
【０００２】
半導体メモリ装置の持続的な発展に伴い、最近は、高速でデータを処理するための多様な新しい動作方式が提案されている。半導体メモリ装置は、入/出力端の動作によって読み取り/書き込み動作を行う。すなわち、外部にデータを伝達するか、または、外部から伝達されたデータを内部に受け入れ、そのデータをメモリに記憶する。このデータの読み取りまたは書き込み動作は、ＤＱピンを通して行われる。
【０００３】
従来の低周波数動作環境では、メモリ装置の高速動作に対する重要性がそれほど高くなかったが、プロセッサ(ＣＰＵ、ＧＰＵ、…)の高速動作に対する要求が急激に増加するにつれて、メモリ装置における低電力/高速動作に対する必要性も増加することになった。一方、正確かつ安定的なデータを伝送するために、データには、所定の帯域幅が保障されるべきであるが、データに対するスイッチング動作によってスイッチングノイズ及びパワーノイズが発生することで、入出力端に伝達されたデータに充分な帯域幅が保障されにくくなる。したがって、高周波数動作とともに、高速入出力動作を可能にすることが非常に重要な課題となった。
【０００４】
このような課題を解決するためのデータ処理方法の一つとして、データビット反転(ＤＢＩ:data bit inversion)方式があるが、これは、出力ドライバに出力されるデータの遷移頻度を減少することで、出力ドライバの動作中に発生しうるパワーノイズを減少することを特徴とする。図１は、従来のデータビット反転方式によるデータ出力方法を示した概略図で、図２は、従来のデータ出力方法による信号のタイミング図である。以下、従来の半導体装置のデータ出力方法を図１及び図２に基づいて説明する。
【０００５】
従来のデータビット反転方式では、以前に発生したデータをラッチして現在発生したデータと各ビット別に比較し、ハイレベルからローレベルに、または、ローレベルからハイレベルに遷移されたビット数がどれほどであるかを判断する。その後、前記判断結果、レベル遷移されたビット数が全体のビット数の半分を超える場合、現在発生したデータの各ビットを反転し、その反対に、前記判断結果、レベル遷移されたビット数が全体のビット数の半分を超えない場合、現在発生したデータの各ビットを反転せずに出力する。
【０００６】
これをさらに詳しく説明すると、図１に示すように、４個の出力データがグローバル出力ラインを通して伝送されると、まず、データＧＩ０_Ｑ０を以前の段階で発生したデータｐｒｅ_Ｑ<３>と各ビット別に比較し、レベル遷移されたビット数が全体のビット数の半分を超える場合、ハイレベルのデータ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>を出力し、半分を超えない場合、ローレベルのデータ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>を出力する。また、前記データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>のレベルによってデータＧＩ０_Ｑ０を反転または非反転し、データＱ<０>として出力する。
【０００７】
次いで、前記反転または非反転処理されたデータＱ<０>をデータＧＩ０_Ｑ１と各ビット別に比較し、レベル遷移されたビットの数によってハイレベルまたはローレベルのデータ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>を出力する。また、前記データ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>のレベルによってデータＧＩ０_Ｑ１を反転または非反転し、データＱ<１>として出力する。従来のデータビット反転方式では、上記の動作を継続的に繰り返して行う。
【０００８】
しかしながら、従来のデータビット反転方式によるデータ出力方法は、充分なアドレスアクセスタイムマージンを確保せずに、高周波数動作で高速データを正確かつ安定的に処理できないという問題点があった。すなわち、従来のデータビット反転方式では、上記したように、以前の処理データを現在のデータと順次比較することにより、例えば、４ビットのプリフェッチ(４bit pre-fetch)方式の場合、１出力段階当り４回の順次的な比較動作が必要となり、８ビットのプリフェッチ方式の場合、１出力段階当り８回の順次的な比較動作が必要となるため、少なくとも５ｃｌｋ〜８ｃｌｋの区間が保障されてこそ、データを出力できた(図２を参照)。よって、データアクセスタイムマージンを確保することが困難になり、比較的多くの時間が要された。したがって、従来のデータビット反転方式によるデータ出力方法は、高周波数動作では適用及び実現が容易でなく、高速データの正確かつ安定的な処理に不適切であるという問題点があった。
【０００９】
【特許文献１】特開昭６２−８９１５４号
【特許文献２】米国特許第２００１／０００７１１５号明細書
【特許文献３】米国特許第２００５／０００２２２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記の問題点を解決するためになされたもので、半導体装置からデータを出力するときに、データ遷移によって発生しうる出力ドライバでのパワーノイズを減少し、高周波数動作で高速データを正確かつ安定的に処理できる半導体装置のデータ出力装置及び出力方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明は、第１出力データと以前のデータ処理段階でラッチされた任意の出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第１プリフラグ信号を出力する第１比較部と、前記第１出力データと第２出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第２プリフラグ信号を出力する第２比較部と、以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号と前記第１プリフラグ信号とを論理演算し、第１データ反転フラグ信号を出力する第１論理部と、前記第１データ反転フラグ信号と第２プリフラグ信号とを論理演算し、第２データ反転フラグ信号を出力する第２論理部と、前記第１データ反転フラグ信号に応答して、前記第１出力データに含まれた複数のデータビットを反転または非反転して出力する第１リピーターと、前記第２データ反転フラグ信号に応答して、前記第２出力データに含まれた複数のデータビットを反転または非反転して出力する第２リピーターと、を含んで構成される半導体装置のデータ出力装置を提供する。
【００１２】
本発明で、前記第１及び第２比較部は、同時に動作を行うことが好ましい。
【００１３】
本発明で、前記第１または第２比較部は、比較結果、レベル遷移されたビット数が全体のビット数の半分を超えると、前記第１または第２プリフラグ信号をそれぞれイネーブルすることが好ましい。
【００１４】
本発明で、任意の２個の出力データを各ビット別に比較する前記第１及び第２比較部は、前記２個の出力データにそれぞれ含まれた任意の同順位のデータビット２個を論理演算し、その結果を出力する複数の論理素子と、所定のストローブ信号と前記各論理素子からの信号とを論理演算し、第１ノード及び第２ノードにそれぞれ供給する複数の信号供給部と、前記第１ノード及び第２ノードからの信号を比較増幅する第１差動増幅器と、前記第１ノード及び第２ノードからの信号を比較増幅する第２差動増幅器と、前記第１及び第２差動増幅器からの信号を比較増幅してプリフラグ信号を出力するメーン増幅器と、を含んで構成されることが好ましい。
【００１５】
本発明で、前記複数の論理素子は、排他的論理和演算をそれぞれ行うことが好ましい。
【００１６】
本発明で、前記複数の信号供給部は、前記ストローブ信号と前記各論理素子からの信号とを論理積演算した信号を前記第１ノードに供給する第１論理手段と、前記ストローブ信号の反転信号と前記各論理素子からの信号とを否定論理和演算した信号を前記第２ノードに供給する第２論理手段と、を含むことが好ましい。
【００１７】
本発明で、前記第１及び第２論理部は、排他的論理和演算をそれぞれ行うことが好ましい。
【００１８】
本発明で、前記第１及び第２リピーターは、複数のサブリピーターをそれぞれ含むことが好ましい。
【００１９】
本発明で、前記サブリピーターは、前記複数のデータビットのうちいずれか一つのビットを受け、前記データ反転フラグ信号のイネーブルに応答して動作する第１伝達ゲートと、前記いずれか一つのビットを受け、前記データ反転フラグ信号のディセーブルに応答して動作する第２伝達ゲートと、前記第１伝達ゲートからの信号をバッファリングする第１バッファと、前記第２伝達ゲートからの信号をバッファリングする第２バッファと、を含むことが好ましい。
【００２０】
本発明で、前記第１バッファは、反転バッファであり、前記第２バッファは、非反転バッファであることが好ましい。
【００２１】
本発明の半導体装置のデータ出力装置は、前記第１及び第２データ反転フラグ信号を受信して半導体装置のチップセットに供給するフラグ出力部をさらに含むことが好ましい。
【００２２】
本発明で、前記第１及び第２出力データは、グローバル出力ラインを通して伝送されることを特徴とする。
【００２３】
本発明で、前記以前のデータ処理段階でラッチされた任意の出力データは、以前のデータ処理段階での最後の出力データであることが好ましい。
【００２４】
本発明で、前記以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号は、以前のデータ処理段階での最後のデータ反転フラグ信号であることが好ましい。
【００２５】
また、本発明は、(ａ)第１出力データと以前のデータ処理段階でラッチされた任意の出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第１プリフラグ信号を出力するとともに、前記第１出力データと第２出力データとを各ビット別に比較し、レベル遷移されたビット数によってイネーブル可否が決定される第２プリフラグ信号を出力する段階と、(ｂ)以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号と前記第１プリフラグ信号とを論理演算して第１データ反転フラグ信号を出力し、第１データ反転フラグ信号と第２プリフラグ信号とを論理演算して第２データ反転フラグ信号を出力する段階と、(ｃ)前記第１データ反転フラグ信号に応答して前記第１出力データに含まれた複数のデータビットを反転または非反転して出力し、前記第２データ反転フラグ信号に応答して前記第２出力データに含まれた複数のデータビットを反転または非反転して出力する段階と、を含む半導体装置のデータ出力方法を提供する。
【００２６】
本発明で、前記段階(ａ)の比較結果、レベル遷移されたビット数が全体のビット数の半分をそれぞれ超えると、前記第１または第２プリフラグ信号をそれぞれイネーブルすることが好ましい。
【００２７】
本発明で、前記段階(ｂ)での論理演算としては、排他的論理和演算を行うことが好ましい。
【００２８】
本発明によるデータ出力方法は、前記第１及び第２データ反転フラグ信号を半導体装置のチップセットに供給する段階をさらに含むことが好ましい。
【００２９】
本発明で、前記第１及び第２出力データは、グローバル出力ラインを通して伝送されることを特徴とする。
【００３０】
本発明で、前記以前のデータ処理段階でラッチされた任意の出力データは、以前のデータ処理段階での最後の出力データであることが好ましい。
【００３１】
本発明で、前記以前のデータ処理段階でラッチされた任意のデータ反転フラグ信号は、以前のデータ処理段階での最後のデータ反転フラグ信号であることが好ましい。
【発明の効果】
【００３２】
本発明による半導体装置のデータ出力装置及び出力方法は、半導体装置からデータを出力するときに、データ遷移によって発生しうる出力ドライバでのパワーノイズを減少し、高周波数動作で高速データを正確かつ安定的に処理できるという効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて説明する。これら実施形態は、本発明を例示するためのものに過ぎなく、本発明の権利保護範囲を限定するものではない。
【００３４】
図３は、本発明の一実施形態による半導体装置のデータ出力装置の構成を、図４は、本発明によるデータ出力装置に用いられる比較部の構成を、図５は、本発明によるデータ出力装置に用いられるサブリピーターの構成をそれぞれ示した図で、図６は、本発明による半導体装置のデータ出力方法によるタイミング図である。以下、本発明を図３ないし図６に基づいて説明する。
【００３５】
図３に示すように、本発明による半導体装置のデータ出力装置は、第１出力データＧＩ０_Ｑ０と以前のデータ処理段階でラッチされた第４出力データｐｒｅ_ＧＩ０_Ｑ３とを各ビット別に比較し、レベル遷移されたビットの数によってイネーブル可否が決定される第１プリフラグ信号ｐｒｅ_ｆｌａｇ<０>を出力する第１比較部１００と、任意の第ｋ比較部が第ｋ-１出力データと第ｋ出力データとを各ビット別に比較し、レベル遷移されたビットの数によってイネーブル可否が決定される第ｋプリフラグ信号を出力する第２ないし第４比較部２００，３００，４００(２≦ｋ≦４、ｋは、任意の自然数)と、以前のデータ処理段階でラッチされた第４データ反転フラグ信号ｐｒｅ_ＤＢＩ_ｆｌａｇ<３>と第１プリフラグ信号ｐｒｅ_ｆｌａｇ<０>とを排他的論理和演算して第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>を出力する第１ＸＯＲ部１１０と、任意の第ｋＸＯＲ部が第ｋ-１データ反転フラグ信号と第ｋプリフラグ信号とを排他的論理和演算して第ｋデータ反転フラグ信号を出力する第２ないし第４ＸＯＲ部２１０，３１０，４１０と、任意の第ｍリピーターが第ｍデータ反転フラグ信号に応答して、第ｍ出力データに含まれた複数のデータビットを反転または非反転して出力する第１ないし第４リピーター１２０，２２０，３２０，４２０(１≦ｍ≦４、ｍは、任意の自然数)と、を含んで構成される。
【００３６】
第１ないし第４リピーターは、複数のサブリピーターをそれぞれ含む。
【００３７】
図５に示すように、サブリピーターは、前記複数のデータビットのうちいずれか一つのビットＧＩ０_Ｑを受け、前記データ反転フラグ信号ＤＢＩ_ｆｌａｇのイネーブルに応答して動作する伝達ゲートＴ１０と、前記ビットＧＩ０_Ｑを受け、前記データ反転フラグ信号ＧＩ０_ｆｌａｇのディセーブルに応答して動作する伝達ゲートＴ２０と、伝達ゲートＴ１０からの信号を反転バッファリングするバッファ１０と、伝達ゲートＴ２０からの信号を非反転バッファリングするバッファ２０と、を含む。
【００３８】
以下、上記のように構成された本実施形態の動作を、図３ないし図６に基づいて説明する。
【００３９】
まず、図３に示すように、第１比較部１００は、グローバル出力ラインを通して伝送された第１出力データＧＩ０_Ｑ０を以前のデータ処理段階でラッチされた第４出力データｐｒｅ_ＧＩ０_Ｑ３と各ビット別に比較する。ここで、以前のデータ処理段階でラッチされた第４出力データｐｒｅ_ＧＩ０_Ｑ３は、現在のデータ処理段階前のデータ処理段階でグローバル出力ラインを通して伝送されたデータをラッチしたものである。第１比較部１００は、前記比較結果、ハイレベルからローレベルに、または、ローレベルからハイレベルにレベル遷移されたビット数が全体のデータビット数の半分を超える場合、ハイレベルの第１プリフラグ信号ｐｒｅ_ｆｌａｇ<０>を出力し、その反対に、半分を超えない場合、ローレベルの第１プリフラグ信号ｐｒｅ_ｆｌａｇ<０>を出力する。
【００４０】
これと同様に、第２比較部２００は、グローバル出力ラインを通して伝送された第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１とを各ビット別に比較する。第２比較部２００は、前記比較結果、ハイレベルからローレベルに、または、ローレベルからハイレベルにレベル遷移されたビット数が全体のデータビット数の半分を超える場合、ハイレベルの第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力し、その反対に、半分を超えない場合、ローレベルの第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力する。また、このような動作原理によって、第３比較部３００は、第３プリフラグ信号ｐｒｅ_ｆｌａｇ<２>を出力し、第４比較部４００は、第４プリフラグ信号ｐｒｅ_ｆｌａｇ<３>を出力する。
【００４１】
ここで、第１ないし第４比較部１００，２００，３００，４００は、同時に動作を行うので、順次に比較動作を行う従来のデータ出力装置に比べると所要時間が大きく減少する。
【００４２】
このような第１ないし第４比較部１００，２００，３００，４００の動作を、図４に基づいて具体的に説明する。図４は、第１比較部１００の構成を示した図である。
【００４３】
第１出力データＧＩ０_Ｑ０及び第２出力データＧＩ０_Ｑ１の大きさが８ビットである場合、各ビットに該当するデータは、図４に示すように、ＸＯＲ部７００〜７０７にそれぞれ入力される。まず、ＸＯＲ部７００には、出力データのうち最初のビット値であるＱ０<０>及びＱ１<０>が入力され、ＸＯＲ部７００は、排他的論理和演算を行うので、入力される二つの信号のいずれか一つのみがハイレベルであるときに、ハイレベルの信号を出力する。したがって、Ｑ０<０>とＱ１<０>との間にレベル遷移が発生した場合、ハイレベルの値を出力し、レベル遷移が発生しない場合、ローレベルの値を出力する。
【００４４】
次いで、ストローブ信号ｓｔｒｏｂｅ１がハイレベルでイネーブルされると、ナンドゲートＮＤ７００及びインバータＩＶ７０２により構成された論理手段は、ストローブ信号ｓｔｒｏｂｅ１とＸＯＲ部７００からの信号とを論理積演算して信号ＩＮ<０>を出力し、ノアゲートＮＲ７００は、ストローブ信号ｓｔｒｏｂｅ１の反転信号とＸＯＲ部７００からの信号とを否定論理和演算して信号ＩＮｂ<０>を出力する。したがって、Ｑ０<０>とＱ１<０>との間にレベル遷移が発生してＸＯＲ部７００から出力される信号がハイレベルになる場合、信号ＩＮ<０>はハイレベルになり、信号ＩＮｂ<０>はローレベルになる。その反対に、Ｑ０<０>とＱ１<０>との間にレベル遷移が発生せずにＸＯＲ部７００から出力される信号がローレベルになる場合、信号ＩＮ<０>はローレベルになり、信号ＩＮｂ<０>はハイレベルになる。
【００４５】
このように、レベル遷移が発生したビットに対して、ノードＡへの信号ＩＮはハイレベルになり、ノードＢへの信号ＩＮｂはローレベルになる。一方、レベル遷移が発生しないビットに対して、ノードＡへの信号ＩＮはローレベルになり、ノードＢへの信号ＩＮｂはハイレベルになる。よって、レベル遷移の発生したビット数が全体のビット数の半分を超える場合、ノードＢよりもノードＡにハイレベルの信号が多く出力されるので、ノードＡから出力される信号による駆動力は、ノードＢから出力される信号による駆動力よりも大きくなる。
【００４６】
次いで、ノードＡの出力信号は、ＮＭＯＳ Ｎ１０４及びＮＭＯＳ Ｎ１０５に入力され、ノードＢの出力信号は、ＮＭＯＳ Ｎ１０３及びＮＭＯＳ Ｎ１０６に入力される。このときに、ストローブ信号ｓｔｒｏｂｅ２がハイレベルでイネーブルされると、差動増幅器７１０及び差動増幅器７２０がターン-オンになる。まず、差動増幅器７１０の場合、レベル遷移の発生したビット数が全体のビット数の半分を超えると、ノードＡから出力される信号による駆動力は、ノードＢから出力される信号による駆動力よりも大きいので、ＮＭＯＳ Ｎ１０４がより大きくターン-オンになり、ノードＤの電位が相対的にローレベルになる。よって、インバータＩＶ８０１からメーン増幅器７５０に出力される信号はハイレベルになる。かつ、差動増幅器７２０の場合、ＮＭＯＳ Ｎ１０５がより大きくターン-オンになり、ノードＥの電位が相対的にローレベルになる。よって、ＰＭＯＳ Ｐ１０４がターン-オンになってノードＦがハイレベルになり、インバータＩＶ８０２から出力される信号はローレベルになる。
【００４７】
一方、レベル遷移の発生したビット数が全体のビット数の半分を超えないと、ノードＡから出力される信号による駆動力は、ノードＢから出力される信号による駆動力よりも小さくなる。したがって、差動増幅器７１０の場合、ＮＭＯＳ Ｎ１０３がより大きくターン-オンになってノードＣの電位が相対的にローレベルになり、ＰＭＯＳ Ｐ１０２がターン-オンになってノードＤがハイレベルになる。よって、インバータＩＶ８０１からメーン増幅器７５０に出力される信号はローレベルになる。かつ、差動増幅器７２０の場合、ＮＭＯＳ Ｎ１０６がより大きくターン-オンになってノードＦの電位が相対的にローレベルになる。よって、インバータＩＶ８０２から出力される信号はハイレベルになる。
【００４８】
次いで、ストローブ信号ｓｔｒｏｂｅ３によってイネーブルされるメーン増幅器７５０は、インバータＩＶ８０１及びインバータＩＶ８０２から入力される相異なるレベルの信号に応答し、これら二つの信号を比較増幅してプリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力する。すなわち、レベル遷移の発生したビット数が全体のビット数の半分を超えると、インバータＩＶ８０１からはハイレベルの信号を、インバータＩＶ８０２からはローレベルの信号を受け、これら相異なるレベルの信号を比較増幅してハイレベルのプリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力する。その反対に、レベル遷移の発生したビット数が全体のビット数の半分を超えないと、インバータＩＶ８０１からはローレベルの信号を、インバータＩＶ８０２からはハイレベルの信号を受け、これら相異なるレベルの信号を比較増幅してローレベルのプリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力する。
【００４９】
このように、第２比較部２００は、第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１とを各ビット別に比較し、レベル遷移されたビット数によって第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>を出力する。これと同様に、第１比較部１００、第３比較部３００及び第４比較部３００も、第２比較部２００と構成及び動作が同一である。
【００５０】
次いで、第１ＸＯＲ部１１０は、以前のデータ処理段階でラッチされた第４データ反転フラグ信号ｐｒｅ_ＤＢＩ_ｆｌａｇ<３>と第１プリフラグ信号ｐｒｅ_ｆｌａｇ<０>とを排他的論理和演算して第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>を出力する。ここで、以前のデータ処理段階でラッチされた第４データ反転フラグ信号ｐｒｅ_ＤＢＩ_ｆｌａｇ<３>は、現在のデータ処理段階前のデータ処理段階で第４ＸＯＲ部４１０から出力された信号をラッチしたものである。
【００５１】
また、第２ＸＯＲ部２１０は、第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>と第１ＸＯＲ部１１０から出力される第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>とを排他的論理和演算して第２データ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>を出力する。これと同様に、第３ＸＯＲ部３１０は、第３プリフラグ信号ｐｒｅ_ｆｌａｇ<２>と第２データ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>とを排他的論理和演算して第３データ反転フラグ信号ＤＢＩ_ｆｌａｇ<２>を出力し、第４ＸＯＲ部４１０は、第４プリフラグ信号ｐｒｅ_ｆｌａｇ<３>と第３データ反転フラグ信号ＤＢＩ_ｆｌａｇ<２>とを排他的論理和演算して第４データ反転フラグ信号ＤＢＩ_ｆｌａｇ<３>を出力する。
【００５２】
次いで、第１リピーター１２０は、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>に応答して、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>がハイレベルでイネーブルされると、第１出力データＧＩ０_Ｑ０に含まれた複数のデータビットを反転して出力し、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>がローレベルでディセーブルされると、第１出力データＧＩ０_Ｑ０に含まれた複数のデータビットを反転せずに出力する。同一の動作原理によって、第２ないし第４リピーター２２０，３２０，４２０は、第２ないし第４データ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>〜ＤＢＩ_ｆｌａｇ<３>に応答して、第２ないし第４出力データＧＩ０_Ｑ１〜ＧI０_Ｑ３を反転または非反転して出力する。
【００５３】
以下、上記のようなリピーターの動作を具体的に説明する。前記第１ないし第４リピーター１２０，２２０，３２０，４２０は、それぞれ複数のサブリピーターを含むが、各サブリピーターは、全体のビットのうちいずれか一つのビットを担当する。図５は、本発明によるデータ出力装置に用いられるサブリピーターの構成を示した図である。
【００５４】
図５に示すように、伝達ゲートＴ１０及び伝達ゲートＴ２０は、データ反転フラグ信号ＤＢＩ_ｆｌａｇに応答して動作する。すなわち、データ反転フラグ信号ＤＢＩ_ｆｌａｇがハイレベルでイネーブルされると、伝達ゲートＴ１０はターン-オンになり、伝達ゲートＴ２０はターン-オフになる。よって、サブリピーターは、インバータＩＶ１０を含むバッファ１０の動作によって、出力データビットＧＩ０_Ｑを反転して出力する。その反対に、データ反転フラグ信号ＤＢＩ_ｆｌａｇがローレベルでディセーブルされると、伝達ゲートＴ１０はターン-オフになり、伝達ゲートＴ２０はターン-オンになる。よって、サブリピーターは、バッファ２０の動作によって、出力データビットＧＩ０_Ｑを反転せずに出力する。このように、サブリピーターを含む第１ないし第４リピーター１２０，２２０，３２０，４２０は、データ反転フラグ信号に応答して、各出力データに含まれたデータビットを反転または非反転して出力する。
【００５５】
最後に、前記第１ないし第４データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>〜ＤＢＩ_ｆｌａｇ<３>は、フラグ出力部６００に入力され、フラグ出力部６００は、前記データ反転フラグ信号を半導体装置のチップセットに供給する。また、チップセットでは、前記ＤＱ部５００から出力された各出力データを前記各データ反転フラグ信号によって元のデータに復元する。
【００５６】
一方、前記第１ないし第４ＸＯＲ部１１０，２１０，３１０，４１０は、排他的論理和演算を行うブロックであり、入力される二つの信号のうちいずれか一つのみがハイレベルであるときに、ハイレベルの信号を出力する。すなわち、第２ＸＯＲ部２１０を例に挙げると、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>及び第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>のうちいずれか一つのみがハイレベルであるときに、ハイレベルのデータ反転フラグ信号ＤＢＩ_ｆｌａｇ<１>を出力する。
【００５７】
したがって、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>及び第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>の全てがローレベルである場合、第１出力データＧＩ０_Ｑ０がリピーター１２０によって反転されない条件下で、第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１との間にデータビットの反転が必要でないため、第２ＸＯＲ部２１０は、ローレベルの信号を出力して第２出力データＧＩ０_Ｑ１のデータビットを反転しない。
【００５８】
また、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>がローレベルで、第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>がハイレベルである場合、第１出力データＧＩ０_Ｑ０がリピーター１２０によって反転されない条件下で、第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１との間にデータビットの反転が必要であるため、第２ＸＯＲ部２１０は、ハイレベルの信号を出力して第２出力データＧＩ０_Ｑ１のデータビットを反転する。
【００５９】
一方、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>がハイレベルで、第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>がローレベルである場合、第１出力データＧＩ０_Ｑ０がリピーター１２０によって反転される条件下で、第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１との間にデータビットの反転が必要でない。その結果、第２出力データＧＩ０_Ｑ１も反転が必要であるため、第２ＸＯＲ部２１０は、ハイレベルの信号を出力して第２出力データＧＩ０_Ｑ１のデータビットを反転する。
【００６０】
最後に、第１データ反転フラグ信号ＤＢＩ_ｆｌａｇ<０>及び第２プリフラグ信号ｐｒｅ_ｆｌａｇ<１>の全てがハイレベルである場合、第１出力データＧＩ０_Ｑ０がリピーター１２０によって反転される条件下で、第１出力データＧＩ０_Ｑ０と第２出力データＧＩ０_Ｑ１との間にデータビットの反転が必要である。その結果、第２出力データＧＩ０_Ｑ１は反転が必要でないため、第２ＸＯＲ部２１０は、ローレベルの信号を出力して第２出力データＧＩ０_Ｑ１のデータビットを反転しない。
【００６１】
上記したように、本発明によると、従来の方式とは異なって、出力データの反転可否を決定し、その決定された出力データを次の出力データと順次比較するなどの方式を適用する必要がない。すなわち、本発明によると、各グローバル出力ラインを通して伝送された各出力データ間の比較が同時に行われるため、アドレスアクセスタイムマージンを充分に確保でき、かつ、高周波数動作で高速データを正確かつ安定的に処理できるようになる。図６は、本発明による半導体装置のデータ出力方法によるタイミング図で、図示したように、本発明によると、従来に比べてアドレスアクセスタイムを充分に確保できることが分かる。
【００６２】
一方、本実施形態では、主に４ビットのプリフェッチ方式による場合を例に挙げたが、本発明は、これに限定されるものではない。
【図面の簡単な説明】
【００６３】
【図１】従来の半導体装置のデータ出力方法を説明するための概略図である。
【図２】従来の半導体装置のデータ出力方法による信号のタイミング図である。
【図３】本発明の一実施形態による半導体装置のデータ出力装置の構成を示した図である。
【図４】本発明によるデータ出力装置に用いられる比較部の構成を示した図である。
【図５】本発明によるデータ出力装置に用いられるサブリピーターの構成を示した図である。
【図６】本発明による半導体装置のデータ出力方法によるタイミング図である。
【符号の説明】
【００６４】
１００，２００，３００，４００  第１、第２、第３及び第４比較部、１１０，２１０，３１０，４１０  第１、第２、第３及び第４ＸＯＲ部、１２０，２２０，３２０，４２０  第１、第２、第３及び第４リピーター、５００  ＤＱ、６００  フラグ出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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