(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表層部において、内部にロジック回路を構成する第２導電型のロジック回路領域と、第１導電型と第２導電型の各領域からなり、保護素子を構成する保護素子領域とが、配置され、
前記ロジック回路領域と保護素子領域の間に、前記保護素子を構成する第１導電型の領域とは別に形成されてなる、第１導電型で前記半導体基板より不純物濃度が高く、接地電位に設定される基板コンタクト領域と、
第２導電型の不純物を含有し、前記保護素子領域から前記半導体基板に漏れ出たキャリアが流れ込む電位に設定されるキャリア抜き領域とが、
前記基板コンタクト領域を前記保護素子領域側に、前記キャリア抜き領域を前記ロジック回路領域側に位置して、配置されてなることを特徴とする半導体装置。
【請求項２】
前記キャリア抜き領域の中心が、前記ロジック回路領域と保護素子領域の端部間距離の中央よりロジック回路領域側に位置するように、キャリア抜き領域が配置されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャリア抜き領域が、前記ロジック回路領域に隣接して配置されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記キャリア抜き領域の先端の深さが、前記ロジック回路領域の先端の深さより深く設定されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記半導体基板の表層部にトレンチが形成され、
前記キャリア抜き領域が、不純物拡散により前記トレンチの周りに形成されてなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記キャリア抜き領域が、高加速イオン注入により形成されてなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記半導体基板の表層部に、周囲より表面が粗い凹凸部が形成され、
前記キャリア抜き領域が、不純物拡散により前記凹凸部の周りに形成されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項８】
前記キャリア抜き領域が、複数個に分割して配置され、
前記複数個に分割されたキャリア抜き領域が、それぞれ、異なる電位に設定されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数個に分割されたキャリア抜き領域が、前記ロジック回路領域と保護素子領域の間に、順次、並んで配置され、
前記保護素子領域に近いキャリア抜き領域ほど、電位の絶対値が大きく設定されてなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型が、Ｐ導電型であり、前記第２導電型が、Ｎ導電型であることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路領域と保護素子領域が半導体基板の表層部に配置されてなる半導体装置に関する。
【背景技術】
【０００２】
半導体基板の表層部に、ロジック回路を構成するロジック回路領域と、保護素子を構成する保護素子領域とが配置されてなる半導体装置が、例えば、特開平１０−１５０１４９号公報（特許文献１）、特開平１１−１３５６４５号公報（特許文献２）、特開平９−６４２８８号公報（特許文献３）に開示されている。
【０００３】
上記半導体装置において、ロジック回路と共に配置される保護素子は、当該半導体装置の入力パッド等に接続されて、静電気放電（Electro Static Discharge、ＥＳＤ）やサージ等の外来ノイズによるロジック回路の破壊を防止するために用いられる。
【０００４】
近年、入力パッド周辺部の微細化への要求に伴い、入力パッドに接続され、保護素子を構成する保護素子領域と、ロジック回路を構成するロジック回路領域の間の距離が、短縮される傾向にある。このため、保護素子領域から漏れ出たサージ電流によって、ロジック回路にラッチアップが発生し易い状況になってきている。
【０００５】
このロジック回路におけるラッチアップの発生を防止するため、特許文献１の半導体装置においては、Ｐ型基板上に形成された第１のＮ型領域からなる負保護ダイオードと内部回路の間に第２のＮ型領域を形成して、正の電位を印加している。これによって、負のサージが印加されたときに負保護ダイオードの第１のＮ型領域より供給される自由電子が第２のＮ型領域に吸収され、この自由電子は内部回路の半導体素子に到達せず、ラッチアップのトリガとなることが防止される。
【０００６】
特許文献２の半導体装置においては、第１導電型基板を用い、外部とのインターフェイス回路が配置されるチップ周辺部分と内部回路が配置されるチップ中央部分との間に、内部回路を取り囲むように、如何なる電位にも電気的に接続されていない第２導電型ウェルを形成している。このように、電気的にフローティング状態にある第２導電型ウェルを形成することで、基板抵抗を高くして、ラッチアップ耐性を高めている。
【０００７】
特許文献３の半導体装置においては、入出力保護回路の周囲に、Ｎウエル領域によって構成されるガードリングが設けられ、さらに、入出力保護回路が形成されたＰウエル領域内に、給電用端子が接続されるＰ＋ 半導体領域が、ガードリングに隣接してガードリングと平行に設けられている。これによって、入出力保護回路内で発生した正孔および電子が、Ｐ＋半導体領域およびガードリングでそれぞれ捕獲され、正孔および電子の内部回路内への拡散を防止することができ、内部回路でのラッチアップの発生を抑制している。
【特許文献１】特開平１０−１５０１４９号公報
【特許文献２】特開平１１−１３５６４５号公報
【特許文献３】特開平９−６４２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記した特許文献１〜３の半導体装置は、いずれも、ラッチアップ耐圧を改善できるものの、入力パッド周辺部の占有面積が増大するという欠点がある。例えば、特許文献１の半導体装置においては、Ｐ型基板上に形成された第１のＮ型領域からなる負保護ダイオードの面積を大きくしないと、サージ電流を捕捉しきれない欠点がある。特許文献２の半導体装置においては、第２導電型ウェルの面積を大きくしないと、ＥＳＤ耐量が低下する。また、特許文献３の半導体装置においては、サージによる少数キャリアだけでなく、基板を拡散する多数キャリアをも捕獲しようとするものであるが、Ｐ＋半導体領域を設けることによって、ラッチアップの主要因である少数キャリア捕獲のための面積が削られることになる。
【０００９】
そこで本発明は、半導体基板の表層部において、ロジック回路領域と保護素子領域とが配置されてなる半導体装置であって、サージ等によるロジック回路でのラッチアップ発生を十分に抑制することができると共に、入力パッド周辺部での占有面積増大を抑制することのできる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、第１導電型の半導体基板の表層部において、内部にロジック回路を構成する第２導電型のロジック回路領域と、第１導電型と第２導電型の各領域からなり、保護素子を構成する保護素子領域とが、配置され、前記ロジック回路領域と保護素子領域の間に、前記保護素子を構成する第１導電型の領域とは別に形成されてなる、第１導電型で前記半導体基板より不純物濃度が高く、接地電位に設定される基板コンタクト領域と、第２導電型の不純物を含有し、前記保護素子領域から前記半導体基板に漏れ出たキャリアが流れ込む電位に設定されるキャリア抜き領域とが、前記基板コンタクト領域を前記保護素子領域側に、前記キャリア抜き領域を前記ロジック回路領域側に位置して、配置されてなることを特徴としている。
【００１１】
上記半導体装置において、保護素子を構成する第１導電型の領域とは別に形成されてなる、第１導電型で高不純物濃度の基板コンタクト領域は、一般に、第１導電型の半導体基板の電位を設定するためのコンタクトに用いられている領域である。この基板コンタクト領域を、ロジック回路領域と保護素子領域の間に配置して、接地（グランド、ＧＮＤ）電位とすることにより、保護素子領域から半導体基板に漏れ出たサージによる少数キャリアをグランドに逃がすことができる。
【００１２】
また、上記半導体装置における第２導電型のキャリア抜き領域は、保護素子領域から半導体基板に漏れ出たサージによる少数キャリアを、半導体基板から強制的に抜くために用いられる。例えば、サージによる少数キャリアが電子である場合、Ｎ導電型のキャリア抜き領域に正の電位を印加して、Ｐ導電型の半導体基板で吸収しきれない電子を捕獲し、強制的に半導体基板から抜くことができる。
そして、上記半導体装置は、保護素子領域から漏れ出たサージによる少数キャリアを第２導電型のキャリア抜き領域ですぐに抜くのではなく、できるだけ第１導電型の半導体基板を走らせて消滅させておいてキャリア抜き領域による捕獲効率がよくなるように、前記基板コンタクト領域が保護素子領域側に、前記キャリア抜き領域がロジック回路領域側に配置された構成を有している。
【００１３】
以上のようにして、上記半導体装置においては、基板コンタクト領域とキャリア抜き領域を好適に組み合わせることで、ラッチアップの主要因であるサージによる少数キャリアを効率よく半導体基板から逃がすことができる。従って、上記半導体装置は、半導体基板の表層部において、ロジック回路領域と保護素子領域とが配置されてなる半導体装置であって、サージ等によるロジック回路でのラッチアップ発生を十分に抑制することができると共に、入力パッド周辺部での占有面積増大を抑制することのできる半導体装置となっている。
【００１４】
請求項２に記載のように、上記半導体装置においては、前記キャリア抜き領域の中心が、前記ロジック回路領域と保護素子領域の端部間距離の中央よりロジック回路領域側に位置するように、キャリア抜き領域が配置されることが好ましい。また、請求項３に記載のように、前記キャリア抜き領域が、前記ロジック回路領域に隣接して配置されることがより好ましい。
【００１５】
キャリア抜き領域の配置に関するシミュレーションを行った結果によれば、ロジック回路領域と保護素子領域の間にキャリア抜き領域を配置する上記半導体装置においては、ロジック回路領域とキャリア抜き領域の間の耐圧を保証できる範囲で、キャリア抜き領域ができるだけロジック回路領域に隣接して配置されるほど、高いラッチアップ耐圧を確保することができる。これは、前述したように、保護素子領域から漏れ出たサージによる少数キャリアを、第２導電型のキャリア抜き領域ですぐに抜くのではなく、できるだけ第１導電型の半導体基板を走らせて消滅させておいたほうが、キャリア抜き領域による捕獲効率がよくなるためと考えられる。
【００１６】
請求項４に記載のように、上記半導体装置においては、前記キャリア抜き領域の先端の深さが、前記ロジック回路領域の先端の深さより深く設定されてなることが好ましい。
【００１７】
当該半導体装置においては、半導体基板とキャリア抜き領域の接合（界面）面積が、深さ方向で大きくなる。このため、占有面積を増大することなく、半導体基板で吸収しきれないサージによる少数キャリアの捕獲効率を上げることができる。従って、サージ等によるロジック回路でのラッチアップ発生を十分に抑制すると共に、入力パッド周辺部での占有面積増大を抑制した半導体装置とすることができる。
【００１８】
上記のようにロジック回路領域の先端より深く設定されるキャリア抜き領域は、例えば請求項５に記載のように、前記半導体基板の表層部にロジック回路領域の先端より深いトレンチを形成し、不純物を拡散して前記トレンチの周りに形成することができる。また、請求項６に記載のように、高加速イオン注入により、不純物をロジック回路領域の先端より深くイオン注入して形成してもよい。
【００１９】
一方、キャリア抜き領域を上記のように深くできない場合には、請求項７に記載のように、前記半導体基板の表層部に、周囲より表面が粗い凹凸部を形成し、キャリア抜き領域を、不純物拡散により前記凹凸部の周りに形成するようにしてもよい。
【００２０】
この場合には、凹凸部を形成しない場合に較べて、占有面積が同じであっても、半導体基板とキャリア抜き領域の接合面積を大きくすることができる。従って、凹凸部を形成しない場合に較べて、半導体基板で吸収しきれないサージによる少数キャリアの捕獲効率を上げることができ、半導体装置のラッチアップ耐量を大きくすることができる。
【００２１】
また、請求項８に記載のように、上記半導体装置においては、前記キャリア抜き領域を、複数個に分割して配置し、前記複数個に分割されたキャリア抜き領域を、それぞれ、異なる電位に設定するようにしてもよい。
【００２２】
これによって、ロジック回路領域の配置に合わせてキャリア抜き領域の配置と電位の設定を最適化し、キャリア抜き領域に流し込む少数キャリアの数を最大化させることができる。
【００２３】
例えば、請求項９に記載のように、前記複数個に分割したキャリア抜き領域を、前記ロジック回路領域と保護素子領域の間に、順次、並んで配置し、前記保護素子領域に近いキャリア抜き領域ほど、電位の絶対値を大きく設定するようにしてもよい。
【００２４】
この場合には、保護素子領域からロジック回路領域に向かって流れようとする低エネルギーの少数キャリアが、保護素子領域に近い側のキャリア抜き領域に引き戻されるため、ロジック回路領域に向かうサージによる少数キャリアの数が減少する。従って、これにより、ラッチアップ耐量も大きくすることができる。
【００２５】
上記半導体装置においては、前記第１導電型がＮ導電型で第２導電型がＰ導電型であってもよいが、請求項１０に記載のように、前記第１導電型がＰ導電型で第２導電型がＮ導電型である場合には、半導体基板を接地して、正電位でロジック回路を駆動することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２７】
図１は、本発明の半導体装置の一例で、半導体装置１０の模式的な断面図である。
【００２８】
図１に示す半導体装置１０では、Ｐ導電型の半導体基板１ｐの表層部（Ｐ導電型のウエルであってもよい）において、内部にロジック回路を構成するＮ導電型のロジック回路領域２ｎと、Ｐ導電型（Ｐ＋）とＮ導電型の各領域からなり、保護素子を構成する保護素子領域３ｐ，３ｎとが、配置されている。また、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの間（端部間距離Ｌ）には、Ｐ導電型で半導体基板１ｐより不純物濃度が高く、接地電位に設定される基板コンタクト領域４ｐと、Ｎ導電型の不純物を含有し、保護素子領域３ｐ，３ｎから半導体基板１ｐに漏れ出たキャリアが流れ込む電位に設定されるキャリア抜き領域５ｎとが、配置されている。半導体装置１０において、ロジック回路（領域２ｎ）と共に配置される保護素子（領域３ｐ，３ｎ）は、半導体装置１０の入力パッド等に接続されて、静電気放電（Electro Static Discharge、ＥＳＤ）やサージ等の外来ノイズによるロジック回路の破壊を防止するために用いられる。図１の半導体装置１０における保護素子（領域３ｐ，３ｎ）は、負のサージ入力に対して設けられたものである。
【００２９】
図１の半導体装置１０におけるＰ導電型で高不純物濃度（Ｐ＋）の基板コンタクト領域４ｐは、一般に、Ｐ導電型の半導体基板１ｐの電位を設定するためのコンタクトに用いられている領域である。この基板コンタクト領域４ｐを、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの間に配置して、接地（グランド、ＧＮＤ）電位とすることにより、保護素子領域３ｐ，３ｎから半導体基板１ｐに漏れ出たサージによる少数キャリアをグランドに逃がすことができる。
【００３０】
また、図１の半導体装置１０におけるＮ導電型のキャリア抜き領域５ｎは、保護素子領域３ｐ，３ｎから半導体基板１ｐに漏れ出たサージによる少数キャリアを、半導体基板１ｐから強制的に抜くために用いられる。例えば、図１の半導体装置１０においては、保護素子領域３ｐ，３ｎからＰ導電型の半導体基板１ｐに漏れ出る負のサージによる少数キャリアは、電子である。半導体装置１０においては、Ｎ導電型のキャリア抜き領域５ｎに正の電位（Ｖｃｃ）が印加されており、Ｐ導電型の半導体基板１ｐで吸収しきれない電子を捕獲して、強制的に半導体基板１ｐから抜くことができる。
【００３１】
以上のようにして、図１の半導体装置１０においては、基板コンタクト領域４ｐとキャリア抜き領域５ｎを以下に示すように好適に組み合わせることで、ラッチアップの主要因であるサージによる少数キャリアを効率よく半導体基板１ｐから逃がすことができる。従って、半導体装置１０は、半導体基板１ｐの表層部において、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎとが配置されてなる半導体装置であって、サージ等によるロジック回路でのラッチアップ発生を十分に抑制することができると共に、入力パッド周辺部での占有面積増大を抑制することのできる半導体装置となっている。
【００３２】
図２は、キャリア抜き領域５ｎの配置に関するシミュレーション結果を示す図である。図２（ａ）は、シミュレーションに用いた半導体装置１１の模式的な断面図であり、図２（ｂ）は、キャリア抜き領域５ｎの位置とラッチアップ耐圧の関係を示すシミュレーション結果である。尚、図２（ａ）の半導体装置１１において、図１の半導体装置１０と同様の部分については、同じ符号を付した。
【００３３】
シミュレーションに用いた図２（ａ）の半導体装置１１では、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの間に基板コンタクト領域４ｐが配置されている。また、キャリア抜き領域５ｎは、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの端部間距離Ｌのほぼ中央に位置する基板コンタクト領域４ｐの接続点に対して、ロジック回路領域２ｎ側に位置するように配置されている。
【００３４】
図２（ｂ）に示すように、シミュレーション結果によれば、キャリア抜き領域５ｎがロジック回路領域２ｎにできるだけ近く配置されるほど、高いラッチアップ耐圧を確保することができる。キャリア抜き領域５ｎをロジック回路領域２ｎに隣接して配置した場合には、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの端部間距離Ｌの中央に配置した場合に較べて、ラッチアップ耐圧が１桁程度改善される。これは、保護素子領域３ｐ，３ｎから漏れ出たサージによる少数キャリア（図２では電子）を、Ｎ導電型のキャリア抜き領域５ｎですぐに抜くのではなく、できるだけＰ導電型の半導体基板１ｐを走らせて消滅させておいたほうが、キャリア抜き領域５ｎによる捕獲効率がよくなるためと考えられる。
【００３５】
以上のキャリア抜き領域５ｎの配置に関するシミュレーション結果より、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの間にキャリア抜き領域５ｎを配置する図１および図２（ａ）の半導体装置１０，１１においては、キャリア抜き領域５ｎの中心が、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの端部間距離Ｌの中央よりロジック回路領域２ｎ側に位置するように、キャリア抜き領域５ｎが配置されることが好ましい。また、ロジック回路領域２ｎとキャリア抜き領域５ｎの間の耐圧を保証できる範囲で、キャリア抜き領域５ｎは、できるだけロジック回路領域２ｎに隣接して配置されることがより好ましい。
【００３６】
また、図１の半導体装置１０に示したように、キャリア抜き領域５ｎの先端の深さｄ５は、ロジック回路領域２ｎの先端の深さｄ２より深く設定されることが好ましい。
【００３７】
この場合には、半導体基板１ｐとキャリア抜き領域５ｎの接合（界面）面積が、深さ方向で大きくなる。このため、キャリア抜き領域５ｎの占有面積を増大することなく、半導体基板１ｐで吸収しきれないサージによる少数キャリアの捕獲効率を上げることができる。従って、サージ等によるロジック回路でのラッチアップ発生を十分に抑制すると共に、入力パッド周辺部での占有面積増大を抑制した半導体装置とすることができる。
【００３８】
ロジック回路領域２ｎの先端より深く設定されるキャリア抜き領域５ｎは、図１の半導体装置１０のように、大きな熱拡散を伴うウエルとして形成してもよいが、次に示す半導体装置ように、別方法によって形成してもよい。
【００３９】
図３（ａ），（ｂ）は、それぞれ、５ｎの先端の深さｄ５がロジック回路領域２ｎの先端の深さｄ２より深く設定された、別の半導体装置１２，１３の模式的な断面図である。尚、図３（ａ），（ｂ）の半導体装置１２，１３において、図１の半導体装置１０と同様の部分については、同じ符号を付した。
【００４０】
図３（ａ）の半導体装置１２では、半導体基板１ｐの表層部にロジック回路領域２ｎの先端より深いトレンチ５ｈを形成し、トレンチ５ｈの表面から不純物を拡散させて、ロジック回路領域２ｎの先端より深いキャリア抜き領域５ｎをトレンチ５ｈの周りに形成している。図３（ｂ）の半導体装置１３では、高加速イオン注入により、不純物をロジック回路領域２ｎの先端より深くイオン注入して、ロジック回路領域２ｎの先端より深いキャリア抜き領域５ｎを形成している。
【００４１】
図３（ａ），（ｂ）に示す半導体装置１２，１３においては、いずれも、小さな占有面積のキャリア抜き領域５ｎで、半導体基板１ｐとキャリア抜き領域５ｎ間に大きな接合（界面）面積を確保できるため、サージ等によるロジック回路でのラッチアップ発生を十分に抑制することができると共に、入力パッド周辺部での占有面積増大を抑制した半導体装置となっている。
【００４２】
一方、キャリア抜き領域５ｎを上記のように深くできない場合には、次に示す半導体装置ように、キャリア抜き領域を別構造としてもよい。
【００４３】
図４は、別構造のキャリア抜き領域５ｎを持つ、半導体装置１４の模式的な断面図である。図４の半導体装置１４においても、図１の半導体装置１０と同様の部分については、同じ符号を付した。
【００４４】
図４の半導体装置１４においては、半導体基板１ｐの表層部に、周囲より表面が粗い凹凸部５ｓを形成し、凹凸部５ｓの表面から不純物を拡散させて、キャリア抜き領域５ｎを凹凸部５ｓの周りに形成している。
【００４５】
図４に示す半導体装置１４のキャリア抜き領域５ｎは、凹凸部５ｓを形成しない場合に較べて、占有面積が同じであっても、半導体基板１ｐとキャリア抜き領域５ｎの接合（界面）面積が大きくなっている。従って、凹凸部５ｓを形成しない場合に較べて、半導体基板１ｐで吸収しきれないサージによる少数キャリアの捕獲効率を上げることができ、半導体装置のラッチアップ耐量を大きくすることができる。
【００４６】
図５は、別の半導体装置１５の模式的な断面図である。
【００４７】
図５の半導体装置１５においては、２個に分割したキャリア抜き領域５ｎを、ロジック回路領域２ｎと保護素子領域３ｐ，３ｎの間に、順次、並んで配置し、保護素子領域３ｐ，３ｎに近いキャリア抜き領域ほど、電位の絶対値を大きく設定している（図５の半導体装置１５では、正電位でＶｃｃ１＞Ｖｃｃ２）。
【００４８】
図５の半導体装置１５においては、保護素子領域３ｐ，３ｎからロジック回路領域２ｎに向かって流れようとする低エネルギーの少数キャリア（図５の半導体装置１５では、電子）が、保護素子領域３ｐ，３ｎに近い側のキャリア抜き領域５ｎに引き戻されるため、ロジック回路領域２ｎに向かうサージによる少数キャリアの数が減少する。従って、これにより、ラッチアップ耐量も大きくすることができる。
【００４９】
尚、図５の半導体装置１５に限らず、キャリア抜き領域５ｎを任意の複数個に分割して適宜配置し、複数個に分割されたキャリア抜き領域５ｎを、それぞれ、異なる電位に設定するようにしてもよい。これによって、ロジック回路領域２ｎの配置に合わせてキャリア抜き領域５ｎの配置と電位の設定を最適化し、キャリア抜き領域５ｎに流し込む少数キャリアの数を最大化させることができる。
【００５０】
以上に説明した図１〜５に示す半導体装置１０〜１５は、負のサージ入力に対応したものであり、Ｐ導電型の半導体基板１ｐの表層部において、Ｎ導電型のキャリア抜き領域５ｎを形成したものであった。この場合には、Ｐ導電型の半導体基板１ｐを接地して、正電位でロジック回路を駆動することができる。しかしながら、本発明の半導体装置はこれに限らず、図１〜５に示す半導体装置１０〜１５において、全ての領域の導電型を逆転した半導体装置であってもよい。この場合には、Ｎ導電型の半導体基板の表層部において、Ｐ導電型のキャリア抜き領域を形成したものとなり、正のサージ入力に対応させることがで  きる。
【００５１】
以上のようにして、本発明の半導体装置は、半導体基板の表層部において、ロジック回路領域と保護素子領域とが配置されてなる半導体装置であって、サージ等によるロジック回路でのラッチアップ発生を十分に抑制することができると共に、入力パッド周辺部での占有面積増大を抑制することのできる半導体装置となっている。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体装置の一例で、半導体装置１０の模式的な断面図である。
【図２】キャリア抜き領域５ｎの配置に関するシミュレーション結果を示す図で、（ａ）は、シミュレーションに用いた半導体装置１１の模式的な断面図であり、（ｂ）は、キャリア抜き領域５ｎの位置とラッチアップ耐圧の関係を示すシミュレーション結果である。
【図３】（ａ），（ｂ）は、それぞれ、キャリア抜き領域５ｎの先端の深さｄ５がロジック回路領域２ｎの先端の深さｄ２より深く設定された、別の半導体装置１２，１３の模式的な断面図である。
【図４】別構造のキャリア抜き領域５ｎを持つ、半導体装置１４の模式的な断面図である。
【図５】別の半導体装置１５の模式的な断面図である。
【符号の説明】
【００５３】
１０〜１５  半導体装置
１ｐ  半導体基板
２ｎ  ロジック回路領域
３ｐ，３ｎ  保護素子領域
４ｐ  基板コンタクト領域
５ｎ  キャリア抜き領域
【図１】
0004613720.tif 000002
【図２】
0004613720.tif 000003
【図３】
0004613720.tif 000004
【図４】
0004613720.tif 000005
【図５】
0004613720.tif 000006