(57)【特許請求の範囲】
【請求項１】
段差をもつ基板上に段差被覆性が悪い酸化膜を形成する工程と、
該酸化膜上にマスクパターンを形成する為のレジスト膜を形成する工程と、
ドライエッチング法を適用することに依り、該レジスト膜をマスクとして該酸化膜の異方性エッチングを行なってマスクパターンを形成する工程と
が含まれていることを特徴とする半導体装置の製造方法。
【請求項２】
段差をもつ基板が酸化膜からなる素子分離領域が形成されたものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
段差被覆性が悪い酸化膜を高密度プラズマ化学気相成長法を適用して形成すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
ドライエッチング法に於けるエッチャントがＣＨx Ｆy ＋Ｏ2 系ガスであること
を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程に於いて、段差部側壁に在る酸化膜を異方性エッチングのみで除去する工程を採り入れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置に於いては、Ｓｉ基板に半導体素子を形成すると共に抵抗素子も形成することがしばしば必要となる。                                                
【０００３】
前記Ｓｉ基板に形成する抵抗素子のうち、比較的に簡単な抵抗素子としては、Ｓｉ基板の適所をＳｉ合金（シリサイド）で囲んだＳｉ部分を抵抗として用いることが知られている。
【０００４】
その場合、Ｓｉ基板上に選択的にシリサイドを形成することが必要であり、その為にはシリサイドを形成すべき領域を画定する酸化膜マスクを形成しなければならない。
【０００５】
図３乃至図６は既にＭＯＳトランジスタが作り込まれたＳｉ基板上に抵抗素子を形成するプロセスを説明する為の半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ半導体装置を作製する工程を問題点と共に説明する。
【０００６】
図３参照
（１）
シリコン基板１には、通常の技法を適用することに依り、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）と呼ばれる阻止分離領域２が形成され、また、ゲート電極３Ａ、３Ｂ・・・・で代表されるＭＯＳトランジスタＱ１、Ｑ２・・・・が既に作り込まれているものとする。尚、４はサイドウォールを示している。
【０００７】
（２）
減圧ＣＶＤ（ＬＰＣＶＤ：ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、マスクとなるべき酸化膜５を形成する。一般的なＬＰＣＶＤ法を適用して酸化膜を形成する場合、原料ガスとしてはＳｉＨ4 及びＮ2 Ｏを用いる。成膜温度帯としては５００〜７００℃程度が採用され、熱平衡に近い環境で成膜を行う。成膜された酸化膜の組成は、化学量論的組成（ＳｉＯ2 ）に極めて近く、段差被覆性が非常に良いことが特徴である。
【０００８】
現今の半導体装置が微細化されつつあることは周知であり、図示の半導体装置に於いても、ＭＯＳトランジスタＱ１及びＱ２の間隔は極めて狭いものとなっていて、しかも、ＬＰＣＶＤ法で成膜した酸化膜は段差被覆性（カバレッジ）が良好であることが特徴である為、酸化膜５を形成した場合、両トランジスタＱ１、Ｑ２のサイドウォール４間は酸化膜５に埋没してしまう。
【０００９】
前記のような埋没を避けるためには酸化膜５の膜厚を薄く形成すれば良いと考えられようが、そのようにした場合、当然のことながら選択成長のマスクとしての機能が犠牲になってしまう。
【００１０】
通常、酸化膜マスクの膜厚としては５０ｎｍ程度が普遍的であるから、ＭＯＳトランジスタ間のピッチが１００ｎｍ以下になった場合には、サイドウォール４間の埋没を避けることは非常に困難である。
【００１１】
（３）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、抵抗素子形成領域のマスクパターンを形成する為のレジスト膜６を形成する。
【００１２】
図４参照
（２）
エッチャントをＣＨx Ｆy ／Ｏ2 系とするドライエッチング法を適用することに依り、レジスト膜６をマスクとして酸化膜５の異方性エッチングを行なう。
【００１３】
この場合、前記したようにサイドウォール４間は厚い酸化膜５で埋められている為、異方性エッチングを行なうだけで、当該部分の酸化膜５を下地基板へのダメージを生じることなく、完全に除去することは不可能である。
【００１４】
通常の異方性エッチングを行なう場合に適用するプラズマエッチング法は、薬液を用いるウェットエッチング法に依る等方性エッチングに比較し、加工制御性は優れているが、下地になっているシリコン基板１へのダメージが入りやすいのが問題である。
【００１５】
図５及び図６参照
（３）
そこで、フッ酸溶液などをエッチャントとするウェットエッチング法を適用することに依り、サイドウォール４の近傍に残存する酸化膜５を等方性エッチングして除去する。
【００１６】
（４）
このように、等方性エッチングによる残膜除去を行なった場合、残膜はきれいに除去されるのであるが、レジスト膜６で覆われている酸化膜５にアンダーカット５Ａが発生し、また、酸化膜である素子分離領域２もエッチングされて沈み込み２Ａが発生することを回避できない。尚、等方性エッチングを行なった後は、通常の技法を適用することに依り、図６に見られる金属シリサイド膜７を形成し、それに囲まれたシリコン基板１の部分を抵抗素子Ｒ1 、Ｒ2 などとして利用する。
【００１７】
前記等方性エッチングに依って発生するアンダーカット５Ａは、抵抗素子の「寸法精度劣化」となって現れ、そして、素子分離領域２の沈み込み２Ａは、半導体装置の「リーク電流増大」の原因となってしまう。
【００１８】
前記したところから認識できると思われるが、近年に於ける半導体装置の微細化に伴うトランジスタ間の侠ピッチ化で、従来、多用されてきたＬＰＣＶＤで形成する酸化膜はマスク形成には適さないことが理解されよう。
【００１９】
ここで、本発明に於いても関連するところがあるので、予め説明しておくが、サイドウォールをもつゲートを更にカバレッジが悪い被膜で覆い、等方性エッチングに依って該カバレッジが悪い被膜を除去してサイドウォールを表出する発明が知られている（例えば、特許文献１を参照。）。                                                      
【００２０】
然しながら、特許文献１の発明では、カバレッジが悪い被膜を等方性エッチングで除去しているので、これでは本発明と同様の目的は達成できないし、そして、当然のことながら、本発明の効果も得られない。
【特許文献１】特開平７−９９３０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明では、段差部側壁に在る酸化膜を異方性エッチングのみで除去することを可能にして、素子分離領域に沈み込みが発生することを抑止し、また、酸化膜マスクのアンダーカットに依る寸法制度の劣化を抑止できるようにする。
【課題を解決するための手段】
【００２２】
本発明に依る半導体装置の製造方法に於いては、段差をもつ基板上に段差被覆性（カバレッジ）が悪い酸化膜を形成する工程と、該酸化膜上にマスクパターンを形成する為のレジスト膜を形成する工程と、ドライエッチング法を適用することに依り、該レジスト膜をマスクとして該酸化膜の異方性エッチングを行なってマスクパターンを形成する工程とが含まれてなることが基本になっている。
【発明の効果】
【００２３】
前記手段を採ることに依り、例えば抵抗素子を作製する際の酸化膜マスクをアンダーカットなどを発生することなく精密なパターンに形成することが可能となり、また、段差部側壁に形成された酸化膜を除去する場合、完全に無くなるまで異方性エッチングを適用して実施するので、例えば、基板に形成されている素子分離領域は等方性エッチングの場合のように沈み込みを発生することはなくなり、従って、素子分離が不完全になってリーク電流が増加するなどの問題は起こらない。
【発明を実施するための最良の形態】
【００２４】
図１乃至図２は本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図３乃至図６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００２５】
図１参照
（１）
シリコン基板１に素子分離領域２、ゲート電極３Ａ、３Ｂ・・・・及びサイドウォール４をもつＭＯＳトランジスタＱ１、Ｑ２・・・・を形成するまでの工程は、図３乃至図６について説明した従来の半導体装置の製造方法と変わりないので省略し、次の工程から説明する。
【００２６】
高密度プラズマ（ＨＤＰ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）ＣＶＤ法を適用することに依り、厚さが５０ｎｍのＳｉＯ2 からなる段差被覆性が悪い酸化膜１１を全面に形成する。
【００２７】
ＨＤＰＣＶＤ法は、ＬＰＣＶＤ法に比較し、成膜する酸化膜のプロファイル制御が容易である。即ち、ＨＤＰＣＶＤ装置に於いては、上部電極（ＩＣＰコイル）に依る高密度プラズマパワーと下部電極に依るＲＦバイアスパワーとをチューニングさせることに依り、酸化膜の段差被覆性を広い範囲に亙って制御することが可能である。ＨＤＰＣＶＤ法の特徴である高密度プラズマでは、原料ガス分子（ＳｉＨ4 、Ｏ2 ）の分解（解離、励起、イオン化）が促進され、比較的低温でも良質な膜、即ち、緻密で電気的欠陥が少ない膜を形成できる。更に、ＲＦバイアスに依るイオンエネルギー調整が可能である為、段差部の薄膜を効率良くスパッタ効果でエッチングすることができる。このように、従来のＬＰＣＶＤ法では形成することができない良質で段差被覆性が低い膜を形成することができる。
【００２８】
（２）
リソグラフィ技術に於けるレジストプロセスを適用することに依り、抵抗素子形成領域のマスクパターンを形成する為のレジスト膜６を形成する。
【００２９】
図２参照
（３）
エッチャントとしてＣＨx Ｆy ＋Ｏ2 系ガスを用いるドライエッチング法を適用することに依り、レジスト膜６をマスクとして酸化膜１１の異方性エッチングを行なう。
【００３０】
この工程を経ることで、サイドウォール４の側面に被着されていた酸化膜１１は完全に除去され、しかも、レジスト膜６の下地になっている酸化膜１１の部分にアンダーカット（図５参照）は発生せず、また、素子分離領域２に沈み込み２Ａ（図５参照）が発生することもない。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】本発明の一実施の形態を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】ＭＯＳトランジスタが作り込まれたＳｉ基板上に抵抗素子を形成するプロセスを説明する為の半導体装置を表す要部切断側面図である。
【図４】ＭＯＳトランジスタが作り込まれたＳｉ基板上に抵抗素子を形成するプロセスを説明する為の半導体装置を表す要部切断側面図である。
【図５】ＭＯＳトランジスタが作り込まれたＳｉ基板上に抵抗素子を形成するプロセスを説明する為の半導体装置を表す要部切断側面図である。
【図６】ＭＯＳトランジスタが作り込まれたＳｉ基板上に抵抗素子を形成するプロセスを説明する為の半導体装置を表す要部切断側面図である。
【符号の説明】
【００３２】
１  シリコン基板
２  素子分離領域（ＳＴＩ）
３Ａ、３Ｂ  ゲート電極
４  サイドウォール
５  酸化膜
６  レジスト膜
１１  段差被覆性が悪い酸化膜
Ｑ１、Ｑ２  ＭＯＳトランジスタ
【図１】
0004795817.tif 000002
【図２】
0004795817.tif 000003
【図３】
0004795817.tif 000004
【図４】
0004795817.tif 000005
【図５】
0004795817.tif 000006
【図６】
0004795817.tif 000007