(57)【特許請求の範囲】
【請求項１】
２次元に配列された複数の画素を有する液晶ディスプレイパネルにおいて、２つの制御回路を備えたゲートドライバ回路を用いてゲートラインを駆動するゲートラインの駆動方法であって、
前記２つの制御回路の一方は、並列に接続された複数のＰＭＯＳスイッチング素子を備え、他方は並列に接続された同数のＮＭＯＳスイッチング素子を備えるものであり、１つのＰＭＯＳスイッチング素子と１つのＮＭＯＳスイッチング素子との組み合わせから１つのスイッチング素子ペアが構成され、当該スイッチング素子ペアとして第１スイッチング素子ペア〜第ｎスイッチング素子ペアからなる複数のスイッチング素子ペアを備え、第１スイッチング素子ペアは制御信号に応答して第１信号パルスを出力し、他のスイッチング素子ペアは、制御モジュールＴｃｏｎによって駆動電流調整の必要性に応じて提供された第１バイアス信号〜第Ｋバイアス信号（但し、Ｋは、1≦Ｋ≦（ｎ−１）である。）に応答して画素の駆動電流を調整するためのＫ個の信号パルスを出力するものであって、
ゲートラインを駆動する信号は前記第１信号パルスに前記Ｋ個の信号パルスを合算した出力であることを特徴とする液晶ディスプレイパネルのゲートラインの駆動方法。
【請求項２】
２次元に配列された複数の画素を有する液晶ディスプレイパネルにおいて、ゲートラインを駆動するゲートドライバ回路であって、
並列に接続された複数のＰＭＯＳスイッチング素子と、
並列に接続された前記ＰＭＯＳスイッチング素子と同数のＮＭＯＳスイッチング素子と、
制御信号を出力するとともに、バイナリ装置から供給されるバイアス信号を出力する制御モジュールＴｃｏｎと、
を備え、
１つのＰＭＯＳスイッチング素子と１つのＮＭＯＳスイッチング素子との組み合わせから１つのスイッチング素子ペアが構成され、当該スイッチング素子ペアとして第１スイッチング素子ペア〜第ｎスイッチング素子ペアからなる複数のスイッチング素子ペアを有し、
前記第１スイッチング素子ペアは、前記制御信号に応答して第１信号パルスを出力するものであり、
他のスイッチング素子ペアは、駆動電流調整の必要性に応じて前記バイナリ装置から供給される第１バイアス信号〜第Ｋバイアス信号（但し、Ｋは、１≦Ｋ≦（ｎ−１）である。）に応答して画素の駆動電流を調整するためのＫ個の信号パルスを出力するものであり、
前記第１信号パルスに、前記Ｋ個の信号パルスを合算してゲートラインを駆動する信号を出力することを特徴とするゲートドライバ回路。
【請求項３】
前記第１バイアス信号〜第Ｋバイアス信号のパルス幅が、前記制御信号のパルス幅と等しい請求項２に記載のゲートドライバ回路。
【請求項４】
前記第１バイアス信号〜第Ｋバイアス信号のパルス幅が、前記制御信号のパルス幅よりも短い請求項２に記載のゲートドライバ回路。
【請求項５】
請求項２〜請求項４のいずれかに記載のゲートドライバ回路を用いた液晶ディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本件発明は液晶ディスプレイパネルのゲートドライバに関し、特に異なる液晶ディスプレイパネルに対して電流駆動能力の調整が可能な液晶ディスプレイパネルのゲートドライバに関する。
【背景技術】
【０００２】
図１４に従来の液晶ディスプレイパネル（以下、「ＬＣＤパネル」と称する。）の基本構成を示す。この図に示されるとおり、ＬＣＤパネル１０は２次元に配列された複数の画素２２を備えたディスプレイモジュール２０から構成されている。これらの画素は複数のデータラインＤ１、Ｄ２…Ｄｎによって制御され、複数のゲートラインＧ１、Ｇ２…Ｇｍによって駆動される。データラインを駆動するデータ信号はデータドライバＩＣ３０から提供され、ゲートラインを駆動するゲート信号はゲートドライバＩＣ４０から提供される。このような従来技術におけるＬＣＤパネルの構造及び制御方式はよく知られている。
【０００３】
図１５及び図１６に示されるように、一般的な従来技術では個別の画素２２は、上部電極と下部電極の間に配置された液晶層の有する電荷容量Ｃｌｃ、ゲートライン信号がＧＡＴＥ  ｍを通過後も画素電圧を維持する目的で設置された電荷蓄積キャパシタＣｓｔ、及びスイッチング素子（ＴＦＴ）のゲート−ソース間に発生する寄生容量Ｃｇｓ等を含む複数個のキャパシタを保有している。よって、１枚のＬＣＤパネルの画素が有する総電荷容量は、公知のように画素サイズ、液晶層の厚さ、電荷蓄積キャパシタのサイズ及びその他の要素の影響を受けて変化する。そして、図１５に示すように、Ｃｌｃ及びＣｇｓはコモン電圧Ｖｃｏｍに接続されており、図１６に示すように、Ｃｓｔはゲートラインに接続されている。
【０００４】
図１７には、一般的な手法で設計された従来技術のゲートドライバ回路５０を示している。この回路は一般的にゲートライン信号を提供し、ＬＣＤ画素列を駆動するのに用いられる。
【０００５】
ゲートドライバ回路５０は一般的にＶｇｈとＶｇｌとの電位間の切り替えを実施し、ゲート入力５２とゲート出力５４を用いてＬＣＤ画素用のスイッチング素子（ＴＦＴ）を駆動する。
【０００６】
ゲートドライバ回路５０は、対称的な動作をする回路構成でシリコン・ウエハー上に形成されたＰＭＯＳのスイッチング素子５６とＮＭＯＳのスイッチング素子５８とを備える一般的な構成を取っている。そして、ゲートドライバ回路５０は一般的に知られている動作を実行し、制御信号５２がローになるとＰＭＯＳであるスイッチング素子５６がＰ−チャンネルを形成して導通が生じ、一方ＮＭＯＳのスイッチング素子５８はオフの状態を維持するか又は導通を取らない。この状態では、出力５４の電圧レベルはハイであり、この時のゲートドライバ回路５０の等価回路は図１８に示すようになる。
【０００７】
制御信号５２がハイになった場合、ＮＭＯＳのスイッチング素子５８はＮ−チャンネルを形成して導通が得られ、ＰＭＯＳのスイッチング素子５６はオフの状態を維持するか又は導通を取らない。この状態では、出力５４の電圧レベルはローであり、この時のゲートドライバ回路５０の等価回路を図１９に示すようになる。図中のＲｍ１及びＲｍ２はそれぞれＭ１及びＭ２の内部インピーダンスである。
【０００８】
ゲートドライバ出力にかかる負荷が同一のゲートライン上の画素数や個別の画素の内部インピーダンスに起因して変動すると、あるインターバル時間内でキャパシタに充電するために用いることのできる電流が不足し、キャパシタへの充電には比較的長い時間を必要とすることが起こりうる。
【０００９】
理想的には、ゲートドライバの駆動能力を増加させることによって負荷が増加した場合に発生するゲート遅延時間を減らすことが好ましい。更にいえば、負荷が大きくない場合、例えば小さな液晶パネルを駆動させる時には駆動能力が過大なゲートドライバを使用しないことが好ましい。
【００１０】
高解像度であり高応答速度を備えるＬＣＤパネルでは、一定の時間内において画素内の（電気）容量を充電できるかということは非常に重要である。しかしながら、前述の従来技術から明らかなように、従来技術ではゲートドライバＩＣの電流駆動能力は固定されている。
【００１１】
例えば、従来技術のゲートドライバＩＣが図２０に示すようなＬＣＤパネルの異なる部分を駆動する場合、ゲ−トライン負荷の差異が画素への充電時間に影響し、ＬＣＤパネルの表示品質に影響が出る恐れがある。図２１はこの時の充電波形（破線が実効値）を示している。
【００１２】
図２０において、Ｙ１〜Ｙ４はそれぞれ異なるゲートドライバＩＣ４０’であり、ゲートドライバＩＣ４０’はそれぞれがＴＦＴ液晶パネル２０内にあるゲートラインの複数を駆動する構成となっている。そして、制御信号がゲートドライバＩＣ４０’に入力されると、例えばＬＣＤパネル内のゲートラインは順次スキャンされることになる。
【００１３】
このような問題を解決すべく、特許文献１には画素の駆動期間を少なくとも２段階に分割し、第１の段階では出力精度は低いが電流供給能力の高い回路で大まかに容量性負荷を所望の電圧に近づけ、第２の段階では電流供給能力は低いが出力精度の高い回路で厳密に容量性負荷の電圧を決定し、迅速に画素を最適な状態にする駆動回路の設計思想が開示されている。このように２段階の電圧を使用することの効果は記載内容に明らかではあるが、同一パネル内の位置により画素負荷が異なっていると、それぞれの負荷状況に合わせた最適設定とするためには電圧の設定は２段階から３段階にするなどの変更が必要となり、ケースバイケースの多電圧生成回路が必要とされることになる。即ち、この設計思想では同一仕様で設計された画素駆動用ドライバをサイズが異なるなどの多種のパネルに共通で適用することは困難である。
【００１４】
【特許文献１】特開平１０−３０１５３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところが、ゲートドライバＩＣの駆動能力の調整範囲を広くすれば、同一のゲートドライバＩＣをサイズの異なるＬＣＤパネル或いは設計の異なるＬＣＤパネルに使用可能となる。このようなゲートドライバＩＣを用いれば、異なるＬＣＤパネルへの駆動のニーズを満たすために異なるゲートドライバＩＣを製造する必要性はなくなるのである。
【００１６】
そこで本件発明の目的は、異なるＬＣＤパネルに適用可能な、電流駆動能力を調整可能としたＬＣＤゲートドライバ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本件発明に係る液晶ディスプレイパネルのゲートラインの駆動方法：   本件発明に係る液晶ディスプレイパネルのゲートラインの駆動方法は、２次元に配列された複数の画素を有する液晶ディスプレイパネルにおいて、２つの制御回路を備えたゲートドライバ回路を用いてゲートラインを駆動するゲートラインの駆動方法であって、前記２つの制御回路の一方は、並列に接続された複数のＰＭＯＳスイッチング素子を備え、他方は並列に接続された同数のＮＭＯＳスイッチング素子を備えるものであり、１つのＰＭＯＳスイッチング素子と１つのＮＭＯＳスイッチング素子との組み合わせから１つのスイッチング素子ペアが構成され、当該スイッチング素子ペアとして第１スイッチング素子ペア〜第ｎスイッチングペアからなる複数のスイッチング素子ペアを備え、第１スイッチング素子ペアは制御信号に応答して第１信号パルスを出力し、他のスイッチング素子ペアは、制御モジュールＴｃｏｎによって駆動電流調整の必要性に応じて提供された第１バイアス信号〜第Ｋバイアス信号（但し、Ｋは、１≦Ｋ≦（ｎ−１）である。）に応答して画素の駆動電流を調整するためのＫ個の信号パルスを出力するものであって、ゲートラインを駆動する信号は前記第１信号パルスに前記Ｋ個の信号パルスを合算した出力とすることで画素への充電時間を調整可能としたことを特徴している。
【００１８】
本件発明に係るゲートドライバ回路：   本件発明に係るゲートドライバ回路は、２次元に配列された複数の画素を有する液晶ディスプレイパネルにおいて、ゲートラインを駆動するゲートドライバ回路であって、並列に接続された複数のＰＭＯＳスイッチング素子と、並列に接続された前記ＰＭＯＳスイッチング素子と同数のＮＭＯＳスイッチング素子と、制御信号を出力するとともに、バイナリ装置から供給されるバイアス信号を出力する制御モジュールＴｃｏｎと、を備え、１つのＰＭＯＳスイッチング素子と１つのＮＭＯＳスイッチング素子との組み合わせから１つのスイッチング素子ペアが構成され、当該スイッチング素子ペアとして第１スイッチング素子ペア〜第ｎスイッチング素子ペアからなる複数のスイッチング素子ペアを有し、前記第１スイッチング素子ペアは、前記制御信号に応答して第１信号パルスを出力するものであり、他のスイッチング素子ペアは、駆動電流調整の必要性に応じて前記バイナリ装置から供給される第１バイアス信号〜第Ｋバイアス信号（但し、Ｋは１≦Ｋ≦（ｎ−１）である。）に応答して画素の駆動電流を調整するためのＫ個の信号パルスを出力するものであり、前記第１信号パルスに、前記Ｋ個の信号パルスを合算してゲートラインを駆動する信号を出力することを特徴としている。
【００２１】
前記バイアス信号のパルス幅が制御信号のパルス幅と等しいことも好ましい。
【００２２】
前記バイアス信号のパルス幅が制御信号のパルス幅よりも短く調整されたものであることも好ましい。
【００２３】
本件発明に係るＬＣＤパネル：  本件発明に係るＬＣＤパネルは前記ゲートドライバ回路を用いたＬＣＤパネルである。
【発明の効果】
【００２４】
本件発明に係るＬＣＤゲートドライバはバイアス信号によって駆動電流を調整する機能を有する。この調節機能を有するＬＣＤゲートドライバ回路は並列に接続された複数のＰＭＯＳスイッチング素子と、同じく並列に接続された複数のＮＭＯＳスイッチング素子とで構成されている。この制御回路ではＰＭＯＳスイッチング素子／ＮＭＯＳスイッチング素子の１つずつを連動させた１つのペア（本件特許出願ではこれを「スイッチング素子ペア」と称している。）とした複数のペアを構成する。そして例えば第１スイッチング素子ペアは制御信号によって駆動されて画素状態を規定し、残りのスイッチング素子ペアである補助スイッチング素子ペアはそれぞれが異なるバイアス信号によって駆動され画素の駆動電流を調整する。
【００２５】
即ち、それぞれの補助スイッチング素子ペアのオン／オフ（ＯＮ／ＯＦＦ）状態はそれぞれ個別のバイアス信号により制御され、補助スイッチング素子ペアは駆動電流調整の必要性に応じてオンとなる。
【００２６】
上述のようにすれば、同じゲートドライバ回路を異なるＬＣＤパネルに適用することができる。１つのＬＣＤパネルが多数のゲートラインを駆動するために複数個のゲートドライバ回路を必要とする場合、ゲートドライバ回路に信号入力するために制御モジュールが用いられ、ＬＣＤパネル内のゲートラインが順次スキャンされる。この制御モジュールはバイアス信号をゲートドライバ回路に提供し、これらゲートドライバ回路の駆動電流を調整する手段としても用いることができる。
【発明を実施するための最良の形態】
【００２７】
本件発明に係るＬＣＤパネルのゲートライン駆動方法の形態：  本件発明に係るＬＣＤパネルのゲートラインの駆動方法では、２次元に配列された複数の画素を有するＬＣＤパネルのゲートラインの駆動方法であって、第１スイッチング素子ペア〜第ｎスイッチングペアからなる複数のスイッチング素子ペアを用い、第１スイッチング素子ペアは制御信号に応答して第１信号パルスを出力し、第２スイッチング素子ペア〜第ｎスイッチング素子ペアはバイアス１信号〜バイアスＫ信号に応答して第２信号パルス〜第ｎ信号パルスを出力し、ゲートラインを駆動するパルスは第１信号パルス〜第ｎ信号パルスを合算した出力とすることで画素への充電時間を調整可能としている。
【００２８】
ＬＣＤパネルは表示する画像の要求品質に応じた設計がなされるものである。従って前述のように、図１４に示す個別の画素２２は図１５及び図１６に示すような等価回路を形成しており、上部電極と下部電極の間に配置された液晶層の有する電荷容量Ｃｌｃ、ゲートライン信号がＧＡＴＥ  ｍを通過後も画素電圧を維持する目的で設置された電荷蓄積キャパシタＣｓｔ、及びスイッチング素子（ＴＦＴ）のゲート−ソース間に発生する寄生容量Ｃｇｓ等を含む複数個のキャパシタを保有している。よって、１枚のＬＣＤパネルの画素が有する総電荷容量は、公知のように画素サイズ、液晶層の厚さ、電荷蓄積キャパシタのサイズ及びその他の要素の影響を受けて変化する。従って、画素に要求される総電荷容量の充電を必要時間内に達成するために不足する電荷量に対しては、バイアス信号を用いた補助ラインからの追加信号パルスを合算する補助機能を設けるのである。
【００２９】
本件発明に係るゲートドライバ回路：  本件発明に係るゲートドライバ回路はＬＣＤパネルのゲートラインの駆動方法に用いるゲートドライバ回路であって、当該ゲートドライバ回路は単一画素の駆動用に２つの制御回路を備えており、一方には並列に接続された複数のＰＭＯＳスイッチング素子を備え、他方には同じく並列に接続された同数のＮＭＯＳスイッチング素子を備え、１つのＰＭＯＳスイッチング素子と１つのＮＭＯＳスイッチング素子の組み合わせが１つのスイッチング素子ペアを構成していることを特徴としている。
【００３０】
本件発明に係るゲートドライバ回路であり、一般的な手法で設計されたＬＣＤゲートドライバ回路８０の基本構成を図１に示す。ゲートドライバ回路８０は入力ライン８２と出力ライン８４を有し、入力ライン８２は１つのＬＣＤパネル列中の画素状態を指定するための制御信号を入力され、出力ライン８４はこの画素に接続されているスイッチング素子のゲートに信号を出力する。
【００３１】
ゲートドライバ回路８０は更に電位Ｖｇｈを供給する制御回路９０と電位Ｖｇｌを供給する制御回路９４とで構成されている。制御回路９０は入力端９１及び出力端９２を有し、入力端９１は入力ライン８２に接続され、出力端９２は出力ライン８４に接続される。制御回路９４は入力端９５及び出力端９６を有し、入力端９５は入力ライン８２に接続され、出力端９２は出力ライン８４に接続される。
【００３２】
この回路構成によれば、図１７に示す従来技術によるゲートドライバ回路５０の機能と同様に、入力８２の信号がローの時、制御回路９０の出力端９２の信号及び出力８４はハイになり、制御回路９４はオフである。そして、入力８２の信号がハイの時、制御回路９４の出力端９６の信号及び出力ライン８４はローになり、制御回路９０はオフである。ところが制御回路９０はバイアス信号入力端９３を有し、制御回路９４はバイアス信号入力端９７を有しており、それぞれがバイアス信号９９により出力ライン８４の駆動電流を調整する。
【００３３】
前記複数の第１スイッチング素子ペア〜第ｎスイッチング素子ペアのうち第１スイッチング素子ペアは制御信号によって駆動されて画素状態を規定し、第２スイッチング素子ペア〜第ｎスイッチング素子ペアはバイアス１信号〜バイアスＫ信号によって駆動されて画素の駆動電流を調整する補助スイッチング素子ペアであることも好ましい。
【００３４】
そして、前記バイアス信号はバイナリ装置から供給され、バイアス信号のパルス幅が制御信号のパルス幅と等しく調整されても、短く調整されたものであっても構わないのである。
【００３５】
本件発明に係るゲートドライバ回路であり、スイッチング素子ペアを３つ備えている例を図２に示す。図２に示すゲートドライバ回路８０において、制御回路９０は複数の並列に接続されたＰＭＯＳスイッチング素子  Ｍ１、Ｍ３及びＭ５を有し、制御回路９４は複数の並列に接続されたＮＭＯＳスイッチング素子  Ｍ２、Ｍ４及びＭ６を有している。スイッチング素子Ｍ１及びＭ２のオン／オフは制御信号８２によって制御される。スイッチング素子Ｍ３及びＭ４のオン／オフはバイアス１信号によって制御され、スイッチング素子  Ｍ５及びＭ６のオン／オフはバイアス２信号によって制御される。バイアス１信号及びバイアス２信号はバイアス信号９９の一部である。
【００３６】
電流駆動能力の調整範囲次第では、制御回路９０及び制御回路９４はそれぞれ４個、５個或いはそれ以上複数の並列接続したスイッチング素子を備えることができる。
【００３７】
ゲートドライバ回路８０の異なる形態を図３に示す。ここに示すように、スイッチング素子Ｍ３及びＭ４は、従来技術を示す図１７のスイッチング素子ペアと似たＰＭＯＳ／ＮＭＯＳの補助スイッチング素子ペアを形成する。補助スイッチング素子ペアＭ５及びＭ６は別の補助ペアである。そして、それぞれの補助スイッチング素子ペアはゲートドライバ回路８０の充電補助機能を果たす。
【００３８】
制御信号８２、バイアス１信号及びバイアス２信号が共にローの時のゲートドライバー回路８０の等価回路を図４に示し、入力８２、バイアス１及びバイアス２の信号が共にハイの時のゲートドライバー回路８０の等価回路を図５に示す。それぞれの等価回路は、制御信号８２、バイアス１信号及びバイアス２信号が同時にローか同時にハイとなった場合、内部インピーダンスＲｍ１、Ｒｍ３及びＲｍ５は並列に接続され、内部インピーダンスＲｍ２、Ｒｍ４及びＲｍ６も並列に接続されることを示している。
【００３９】
ここで、上記例において第１スイッチング素子ペアＭ１、Ｍ２に加えられた充電補助機能は２つであることを断っておく。しかしながら、充電補助機能は３ないしそれ以上でもよい。基本的には、充電補助機能の使用量はＬＣＤパネルの負荷を考慮して決定される。例えば、４つの充電補助機能を有するゲートドライバー回路が４つのバイアス信号バイアス１、バイアス２、バイアス３、バイアス４を用いてゲートドライバー回路の電流駆動能力を調整すると、ＬＣＤパネルの負荷の調整には一個の充電補助機能だけが必要とされることもある。この場合、図６に示されているように４本のバイアスラインのうち１本のバイアスラインだけがオンとなる。上記と異なるＬＣＤパネルであり負荷が大きい場合には、４つのうち２つの充電補助機能を用いる必要が発生し、図７に示されるように４本のバイアスラインのうち２本のバイアスラインがオンとなる。ここで、図６及び図７に示すそれぞれのバイアスラインバイアス１、バイアス２、バイアス３、バイアス４の信号は制御信号と同様の周波数または波長を有していることを確認しておく。
【００４０】
上述した本件発明の実施形態であるゲートドライバ回路は異なるＬＣＤパネルの調整にも適用を拡大できる。さらにゲートの駆動と画素に蓄電するために最適な電流量を与えるバイアス信号から選択されたパルス信号とパルス幅を有するゲートドライバ機能を１以上有することにより、適切な時間内に画素のキャパシタを充電しつつ省電力化できているのである。例えば、Ｋ本のバイアスラインバイアス１、バイアス２〜バイアスＫまでを有するゲートドライバ回路では図８に示すようにバイアスライン上の信号は短波長に設定してもよい。このように負荷が短い期間の充電補助しか必要としない場合には、バイアス信号の波長も短くできる。
【００４１】
図９及び図１０のうち図９に複数のゲートドライバＩＣ  Ｙ１〜Ｙ４を有するＴＦＴ−ＬＣＤパネル２０を示す。それぞれのゲートドライバＩＣ４０’は複数のゲートドライバ回路を有し、それぞれのゲートドライバは複数のゲートラインを駆動する。一般的には、１個のゲートドライバＩＣには３００から４００のチャネルがあり、同数のゲートラインを駆動する。例えば、制御モジュールＴｃｏｎ１００をゲートドライバＩＣ４０’に制御信号を提供するために用い、ＬＣＤパネル内のゲートラインを順次スキャンする。そして、図１０にはバイアス信号に基づいてゲートドライバ回路に追加の駆動電流を加えた時の比較的短い充電時間を連続的に表すＬＣＤ画素容量性負荷の充電波形を示す。図１０に示すＳ１、Ｓ２及びＳ３はそれぞれ無バイアス、１つのバイアス信号及び２個のバイアス信号としたときの充電波形の実効値を表している。この実効波形から、バイアス信号による補助が多いほど充電が早く完了することが見て取れる。そして、制御信号にはクロック信号ＣｌＫとゲートドライバ制御信号ＹＤＩＯを含み、入力ラインに供給されている。制御モジュールＴｃｏｎ１００はまたバイアス信号をゲートドライバＩＣに供給し、それぞれのゲートドライバ回路に供給する電流駆動能力を適正に調整する。
【００４２】
図１１では、Ｋ個のバイアス信号バイアス１〜バイアスＫはそれぞれゲートドライバＩＣに接続されたＫ個の信号ラインに供給される。図１１ではバイアス１信号及びバイアス２信号のみオンであり、その他の信号はオフである。そして、図１２に示すようにバイアス信号のオン／オフは２進法の異なる数字、１／０で表される。図１２ではバイアス２のみオンであるが、例えば、状況１では充電補助機能はオンにならず；状況２ではバイアス１だけがオンとなり；状況３ではバイアス１及びバイアス２はオンとなる等もでき、この状況は図１２に示すバイナリ装置１０２によって設定される。
【００４３】
さらに、制御モジュールＴｃｏｎ１００は、バイアス信号のパルス幅を調整するようにプログラムされていれば、充電補助時間は制御信号のパルス幅と同等にも、短くもできる。具体的には図１３に示されるように、ゲートドライバＩＣに提供されるバイアスクロック信号（バイアスＣｌＫ）を設定し、バイアス信号のパルス幅を調整するのである。このバイアスクロック信号（バイアスＣｌＫ）はクロック信号（ＣｌＫ）と同期するが、比較的短いパルスである。
【００４４】
本件発明に係るＬＣＤパネル：  本件発明に係るＬＣＤパネルは前記ゲートドライバ回路を用いたＬＣＤパネルであり、ＬＣＤパネルのサイズや応答速度により設計仕様が異なっていても共通のゲートドライバ回路を備えるものである。
【００４５】
以上、本件発明を好ましい実施形態を示して開示したが、上記は本件発明を限定するものではなく、当業者であれば本件発明の精神と範囲を逸脱しない限りにおいて変更および修正を施すことができる。よって、本件発明の保護範囲は、添付の特許請求の範囲で定義されたものが基準とされる。
【産業上の利用可能性】
【００４６】
本件発明ではＬＣＤパネルの単一画素駆動用のゲートドライバ回路に複数のスイッチング素子ペアを備える。そして追加された補助スイッチング素子ペアは画素の充電を早くするための電量を供給する機能を果たす。これにより、画素の充電状況に応じたスイッチング素子の必要数を動作されることになり、ＬＣＤパネルのサイズや応答速度によって設計仕様が異なってしまうゲートドライバ回路を共通仕様のものとできる。
【図面の簡単な説明】
【００４７】
【図１】本件発明に係るＬＣＤゲートドライバ回路の基本構成である。
【図２】本件発明に係るＬＣＤゲートドライバ回路である。
【図３】本件発明に係るＬＣＤゲートドライバ回路である。
【図４】図２及び図３内の本件発明のＬＣＤゲートドライバ回路において、入力信号がハイの時の等価回路である。
【図５】図２及び図３内の本件発明のＬＣＤゲートドライバ回路において、入力信号がローの時の等価回路である。
【図６】２個の並列接続されたＮＭＯＳ、ＰＭＯＳのスイッチング素子ペアを動作させるためにＬＣＤゲートドライバ回路に供給される制御信号とバイアス信号の波形である。
【図７】３個の並列接続されたＮＭＯＳ、ＰＭＯＳのスイッチング素子ペアを動作させるためにＬＣＤゲートドライバ回路に供給される制御信号とバイアス信号の波形である。
【図８】２個或いは複数個が並列接続されたＮＭＯＳ、ＰＭＯＳのスイッチング素子ペアを動作させるためにＬＣＤゲートドライバ回路に供給される制御信号と、選択可能な信号幅を有するバイアス信号の波形である。
【図９】本件発明に係るＬＣＤパネルである。
【図１０】バイアス信号に基づいてゲートドライバ回路に追加の駆動電流を加えることによって充電時間の短縮が可能であることを表すＬＣＤ画素容量性負荷への充電波形（破線が実効値）の説明図である。
【図１１】制御信号とバイアス信号とをゲートドライバに伝送するための制御モジュールの構成である。
【図１２】制御信号とバイアス信号とをゲートドライバに伝送するための制御モジュールの構成である。
【図１３】制御信号とバイアス信号とをゲートドライバに伝送するための制御モジュールの構成である。
【図１４】画素が二次元配置された従来のＬＣＤパネルである。
【図１５】従来のＬＣＤパネル内のＬＣＤ画素に関する等価容量性負荷及び関連のスイッチング素子である。
【図１６】従来のＬＣＤパネル内のＬＣＤ画素に関する等価容量性負荷及び関連のスイッチング素子である。
【図１７】典型的な従来のゲートドライバ回路である。
【図１８】図１７内にて示される典型的な従来のゲートドライバ回路の入力端の信号がローの時の等価回路である。
【図１９】図１７内にて示される典型的な従来のゲートドライバ回路の入力端の信号がハイの時の等価回路である。
【図２０】固定された制御信号によって駆動される従来のＬＣＤパネルである。
【図２１】従来のＬＣＤパネル内のＬＣＤ画素容量性負荷（ＬＣＤ  ｐｉｘｅｌ  ｃａｐａｃｉｔｉｖｅ  ｌｏａｄ）のキャパシタの充電波形（破線が実効値）である。
【符号の説明】
【００４８】
１０                                              ＬＣＤパネル
２０                                              ディスプレイモジュール
２２                                              画素  
３０                                              データドライバＩＣ
４０                                              ゲートドライバＩＣ
５０                                              ゲートドライバ回路
５２                                              ゲート入力端
５４                                              出力端
５６                                              ＰＭＯＳスイッチング素子
５８                                              ＮＭＯＳスイッチング素子
８０                                              ゲートドライバ回路
８２                                              制御信号入力ライン
８４                                              ゲート出力ライン
９０                                              制御回路
９１                                              入力端
９２                                              出力端
９３                                              バイアス信号入力端
９４                                              制御回路
９５                                              入力端
９６                                              出力端
９７                                              バイアス信号入力端
９９                                              バイアス信号
１００                                              制御モジュール
１０２                                              バイナリ装置
バイアス１、バイアス２…バイアスＫ                  バイアスライン
バイアスＣｌＫ                                      バイアスクロック信号
Ｃｌｃ、Ｃｇｓ、Ｃｓｔ                              キャパシタ
ＣｌＫ                                              クロック信号
Ｄ１、Ｄ２…Ｄｎ                                    データライン
Ｇ１、Ｇ２…Ｇｍ−１、Ｇｍ                          ゲートライン
ＩＮ                                                制御信号入力
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６                  スイッチング素子
Ｒｍ１、Ｒｍ２、Ｒｍ３、Ｒｍ４、Ｒｍ５、Ｒｍ６      内部インピーダンス
Ｓ１、Ｓ２、Ｓ３                                    充電波形の実効値
Ｔｃｏｎ                                            制御モジュール
Ｖｇｈ、Ｖｇｌ                                      電位
Ｖｐｉｘｅｌ、Ｖｃｏｍ                              電圧
Ｙ１〜Ｙ４                                          ゲートドライバＩＣ
ＹＤＩＯ                                            ゲートドライバ制御信号
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２】
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