(57)【特許請求の範囲】
【請求項１】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記内部回路部に付随するＰ＋層（１４７）は、前記内部回路部近傍から排除されていることを特徴とする半導体装置。
【請求項２】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置したことを特徴とする半導体装置。
【請求項３】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記ガードリングを多重に配置したことを特徴とする半導体装置。
【請求項４】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記内部回路部に付随するＰ＋層（１４７）を前記内部回路部近傍から排除し、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置したことを特徴とする半導体装置。
【請求項５】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置し、前記ガードリングを多重に配置したことを特徴とする半導体装置。
【請求項６】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記内部回路部に付随するＰ＋層（１４７）は、前記内部回路部近傍から排除されており、前記ガードリングを多重に配置したことを特徴とする半導体装置。
【請求項７】
半導体装置であって：
外部接続回路部（１４１）；
内部回路部（１４２）；および
当該半導体装置内に配置されたＰ＋層（１４３）とＮ＋層（１４４）からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させ、前記内部回路部に付随するＰ＋層（１４７）は、前記内部回路部近傍から排除されており、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置し、前記ガードリングを多重に配置したことを特徴とする半導体装置。
【請求項８】
半導体装置であって：
当該半導体装置内に配置されたＰ＋層とＮ＋層からなるガードリング；
を備え、前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させたことを特徴とする半導体装置。
【請求項９】
外部接続回路部（１４１）と、内部回路部（１４２）と、Ｐ＋層（１４３）とＮ＋層（１４４）からなるガードリングとから構成される半導体装置において、ラッチアップ防止効果を最適化するガードリングレイアウト方法であって：
前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させることを含み、
前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させることは、前記内部回路部に付随するＰ＋層を前記内部回路部近傍から排除すること、前記外部接続回路部の周囲二辺以上に前記ガードリングを配置することまたは前記ガードリングを多重に配置することのいずれか２以上の組み合わせを含む、ガードリンングレイアウト方法。
【請求項１０】
Ｐ＋層とＮ＋層からなるガードリングから構成される半導体装置において、ラッチアップ防止効果を最適化するガードリングレイアウト方法であって：
前記ガードリングを構成するＰ＋層は、サブストレート・コンタクトとして用いられ、前記Ｐ＋層を、寄生素子を不活性にしたい領域から排除し、活性にしたい領域に集中させるガードリンングレイアウト方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般に半導体装置に関し、さらに詳細にはラッチアップ防止用にガードリンングのレイアウトを最適化した半導体装置とそのレイアウト方法に関する。
【０００２】
【従来技術】
ＣＭＯＳ技術の共通の問題として、微細化するにつれてラッチアップ現象が顕著に発生することがある。ラッチアップ現象は、寄生ｐｎｐｎサイリスタがオン状態に入り、電源端子間に過大電流が流れて素子を破壊する現象である。最大定格を超えたサージ、電源リプル、雑音、電源起動時の電源立上時間の差などにより引き起こされる。このオン状態は、ｐｎｐおよびｎｐｎトランジスタのベース接地小信号電流利得の和が１を超える場合に発生する。ラッチアップを防止するために、ｐ+、ｎ+形のガードリングを基板表面に形成することが従来よりおこなわれている。
【０００３】
パワー素子部分は、電流の注入・抽出が行われる拡散層で、ここから基板等に電流（電荷）が注入・抽出されるので、「CMOS NWELL中の電源に接続されたP」−「N(CMOSNWELL)」−「Psub」-「N(PowerMOS)」 というサイリスタ構造のトリガーとなる。ｐｎｐｎ構造の寄生ｐｎｐトランジスタの増幅率等の性能は、各プロセスの拡散層の濃度によってきまるのが、一般的である。一方ｎｐｎの性能はレイアウト配置に依存するので、この点に注目した。
【０００４】
図１は、従来技術による、Ｐ+層からなるＶＳＳ・サブストレート・コンタクト（以下、サブコンまたはＰ+層という）１３とＮ+層からなるＶＤＤ・ＮＷＥＬＬ/ＮＥＰＩ（以下、ＮＷＥＬＬまたはＮ+層という）１４をガードリングとしてＬＤＭＯＳ１１とＮＷＥＬＬ１２間に配置し、Ｐ+層１５を有するＣＭＯＳ構造の平面図１０を示す。
【０００５】
図２は、図１のＡ-Ａ'間の断面図２０を示す。
【０００６】
図３は、図２からＰ+層１３を排除した場合の断面図３０を示す。
【０００７】
図１ないし図３のＰ+層１５は、ＣＭＯＳ・ＮＷＥＬＬ１２に付随して生じるサブコンであり、ガードリングとしての役目も期待されていた。図面中の数字（参照番号を除く）は、ＬＤＭＯＳ１１とＣＭＯＳ・ＮＷＥＬＬ１２間の間隔とＰ+層、Ｎ+層の各幅を示す。以下で、説明する実験において、このＬＤＭＯＳ１１とＣＭＯＳ・ＮＷＥＬＬ１２間の間隔を変化させ、ガードリングの効果を検証した。以下の図面中のＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ間の間隔と各層上に記載した数字は、同様の意味であるが、特定を意図するものではない。
【０００８】
ラッチアップ防止には、従来技術によるデザインルールでは、Ｐ+層１３、１５とＮ+層１４をＰＭＯＳ領域１１とＮＭＯＳ領域１２の間に配置することと、Ｐ+層とＮ+層をそれぞれ１列ずつ配置することであった。レイアウトルールとしては、ＬＤＭＯＳ１１とＣＭＯＳ・ＮＷＥＬＬ１２間の間隔を８５μｍで、±２００ｍＡの許容量が得られる。したがって、許容量が数アンペアの場合、間隔はその電流値に応じて増加するので数百μｍ程度必要であった。サブコン（Ｐ+層）の配置方法については、特段のルールはなかった。
【０００９】
以上から、これまでガードリングは、Ｐ+層とＮ+層を入れれば良い、間隔は広ければ広いほど良いという受動的なものであった。
【００１０】
【解決すべき課題】
ガードリングを入れる間隔はシュリンクレートに依存しないので、微細化が進むと共にラッチアップ防止のために必要とされる領域が増加してしまう。また、動作電流が数アンペアを保証しなければならないパワー素子の場合、その間隔は更に広いため、ダイサイズ縮小の妨げとなっている。さらに、サブコンを多く入れれば良いまたは入れさえすればラッチアップは防げるという認識が逆にラッチアップを招くことがあった。
【００１１】
したがって、本発明の一目的は、ガードリングのレイアウト方法を最適化することにより、従来に比較して寄生素子の性能（増幅率）を半減することである。
【００１２】
また、本発明の一目的は、サブコンの「選択」「集中」「排除」することにより、寄生素子の活性化・不活性化を制御し、能動的にラッチアップを防止することである。
【００１３】
さらに、本発明の一目的は、ラッチアップガードリンング間隔を従来に比べ半分にして、ダイサイズを縮小することである。
【００１４】
さらに、本発明の一目的は、小型で信頼性の高いダイチップを製造することである。
【００１５】
【課題を解決するための手段】
前記および他の目的は、半導体装置であって、半導体装置内に配置されたＰ+層とＮ+層からなるガードリングであって、寄生素子を不活性にしたい領域からＰ+層を排除し、活性にしたい領域にＰ+層を集中することにより寄生素子の活性化および不活性化を制御した半導体装置によって実現される。
【００１６】
【実施例】
ラッチアップ防止効果を最適化するガードリングレイアウト方法を検証するため、種々の実験を行った。以下に、その実験内容を述べる。
【００１７】
図４は、本願の一実験例による、図３からＣＭＯＳ・ＮＷＥＬＬ１２に付随したＰ+層１５を排除し、ガードリングとしてＮ+層１４のみを形成した場合の断面図４０を示す。
【００１８】
図５は、本願の一実験例による、ＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間にコの字型のガードリンングとしてＰ+層５３、Ｎ+層５４を形成し、Ｐ+層５５を有するＣＭＯＳ構造の平面図５０を示す。
【００１９】
図６は、本願の一実験例による、図５のＢ-Ｂ'間の断面図６０を示す。ＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間の間隔は、８５μｍ、１２８μｍ、１７０μｍの３通りで実験を行った。
【００２０】
図７は、図６をＰ+層、Ｎ+層およびＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間の間隔を変更した場合の断面図８０を示す。ＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間の間隔は、１１４μｍ、１５７μｍ、１９９μｍの３通りで実験を行った。
【００２１】
図８は、本願の一実験例による、ＬＤＭＯＳ１０１とＣＭＯＳ・ＮＷＥＬＬ１０２間にガードリングとしてコの字型のＰ+層１０３、およびＮ+層１０４、Ｐ+層１０５、Ｎ+層１０６を形成し、Ｐ+層１０７を有する場合のＣＭＯＳ構造の平面図１００を示す。図５の例に、ガードリングを二重に設けた場合である。
【００２２】
図９は、本願の一実験例による、図８のＣ-Ｃ'間の断面図１１０を示す。ＬＤＭＯＳ１０１とＣＭＯＳ・ＮＷＥＬＬ１０２間の間隔は、１６６μｍ、２０９μｍ、２５１μｍの３通りで実験を行った。
【００２３】
図１０は、図９からＰ+層１０７を排除した場合の断面図１３０を示す。
【００２４】
図１１は、本願の一実験例による、ＬＤＭＯＳ１４１の周囲にガードリングとしてロの字型のＰ+層１４３と、Ｎ+層１４４、Ｐ+層１４５、Ｎ+層１４６を形成し、Ｐ+層１４７を有するＣＭＯＳ構造の平面図１４０を示す。図８のコの字型のＰ+層１０３をロの字型にした場合である。
【００２５】
図１２は、本願の一実験例による、図１１のＤ-Ｄ'間の断面図１５０を示す。ＬＤＭＯＳ１４１とＣＭＯＳ・ＮＷＥＬＬ１４２間の間隔は、図９および図１０と同様に１６６μｍ、２０９μｍ、２５１μｍの３通りで実験を行った。
【００２６】
図１３は、図１２からＰ+層１４７を排除した場合の断面図１６０を示す。
【００２７】
図１４は、図１から図１３までの寄生ｎｐｎの性能（増幅率）を示すグラフである。縦軸は増幅率、横軸はＬＤＭＯＳ１１、５１、１０１、１４１とＣＭＯＳ・ＮＷＥＬＬ１２、５２、１０２、１４２間の間隔を示す。
【００２８】
図１４に示される試験結果から以下のことが明らかである。
【００２９】
（１）ＣＭＯＳ・ＮＷＥＬＬに付随するＰ+層１５、１０７を「排除」した方が増幅率は低くなる。図３と図４、図１２と図１３の結果から明らかである。
【００３０】
（２）ＬＤＭＯＳ周辺のガードリングは、Ｉ型よりコの字型、コの字型よりロの字型の方が増幅率は低くなる。図２と図６、図９と図１２の結果からそれぞれ明らかである。
【００３１】
（３）ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ間のガードリングは、距離が同じであれば、一重より二重の方が増幅率は低い。図６の間隔１７０μｍと図９の間隔１６６μｍを比較すると、距離が短いがガードリングが二重の図９の方が増幅率が低いことから明らかである。
【００３２】
（４）ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ間の間隔は、従来から言われている通り広いほど増幅率は低い。各実験において、間隔を３通り実施しているが、いずれの場合も、距離を離すほど増幅率が低くなることから明らかである。
【００３３】
図１５は、本願の一実施例による、ＬＤＭＯＳ領域１８１と回路領域１８２を縦配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図１８０を示す。
【００３４】
図１６は、本願の一実施例による、ＬＤＭＯＳ領域１９１と回路領域１９２を横配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図１９０を示す。
【００３５】
図１５および図１６は、上記実験結果を基にガードリングのレイアウトを最適化したものであり、本発明が採用すべきレイアウトの一例である。以下図１５を例に説明する。
【００３６】
１．ＬＤＭＯＳの配置
トップＡ／ボトムＡ／ボトムＢ／トップＢからなる配置は従来から採り入れられているＬＤＭＯＳの配置に変更はないが、各ブロック間からサブコン（Ｐ+層）を「排除」すべき点に注目すべきである。ボトムのＬＤＭＯＳはそれぞれ他方に対してＮＷＥＬＬの働きをするからである。また、ボトムをトップで挟むことにより、トップがボトムのガードリングとして働くからである。
【００３７】
２．ガードリングの配置
（１）ガードリングをＬＤＭＯＳの周囲に「集中」させる点に注目すべきである。ＬＤＭＯＳを２方向以上から包囲することにより、回路領域に流れ込む電流を１/２から１/４程度に減少させることが可能となる。
【００３８】
（２）ガードリングが広く採れる場合は、サブコンとＮＷＥＬＬを多重（二重・三重）に配置する点に注目すべきである。太いガードリングを一重に配置するのではなく、細いガードリング二重に配置することによって、寄生ベータを半減できる点に注目すべきである。ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬの間隔が一定ならば、太いガードリングと細いガードリングは、ラッチアップ防止の効果としてはほぼ同じである。したがって、同じ間隔では細いガードリングを二重・三重に配置することにより寄生素子の増幅率を１/２、１/３にできる。したがって、上記（１）のレイアウトと組み合わせることにより、回路領域に流れ込む電流を１/４から１/１２程度に削減できる。図１８では、回路領域に面したガードリングについてのみ二重に配置した実施例を示すが、その他の面を多重とすることはガードリング幅が十分に採れる場合にはより好適である。サブコン１８３-１がＮＷＥＬＬ１８４-１を活性化させ、サブコン１８５がＮＷＥＬＬ１８４-１と１８６をそれぞれ活性化させるため、過大電流から回路領域を保護するガードリングとして効果的に作用する。ガードリングのトータルの幅は、許容電流値に依存するが、一実施例として、２Ａの場合８６μｍ、４Ａの場合１２５μｍ、６Ａの場合１５０μｍが最低限必要であるが、この値に限定されるものではない。
【００３９】
（３）回路領域に面したガードリングとその対面のガードリングは内側（ＬＤＭＯＳ側）にサブコン１８３-１と１８３-４を配置し、ＮＷＥＬＬ１８４-１と１８４-４をその外側に配置させる点に注目すべきである。
【００４０】
（４）パッド周辺のスペースにガードリングを配置させる点に注目すべきである。サブコンとＮＷＥＬＬの配置は、トップに対してはＮＷＥＬＬ、ボトムに対してはサブコンを配置する。このガードリングを多重とすることは、上述のとおりガードリング幅が十分に採れる場合にはより好適である。
【００４１】
（５）回路領域からより遠くにより多くのサブコン１８３-４等を配置する。これによって、基板電流は回路領域から遠くで吸い上げられる。
【００４２】
３．回路領域のサブコンの配置
通常のセル単位や回路ブロック中のＮＭＯＳのガードリング等のサブコンは、従来のレイアウト方法と同様である。しかし、回路領域周辺からサブコンをできるだけ「排除」する点に注目すべきである。回路領域は、ガードリンングの外側に置かれ、必要最低限以外のサブコンを「排除」する。特に、ＬＤＭＯＳと回路領域間に配置されたガードリングは、回路領域側からサブコンを「排除」し、ＮＷＥＬＬ１８６を配置する点に注目すべきである。
【００４３】
ノイズ対策や他の要因のためにサブコンを配置する場合は回路領域周辺にサブコン１９７を配置する必要性が生じるが、そのような場合には、そのサブコン１９７をＮＷＥＬＬ１９８でガードリングする点に注目すべきである。
【００４４】
これらのレイアウトの実現には、チッププラン（ピン配置を決める）段階で取り組めば効率よく達成できる。
【００４５】
また、このレイアウト方法はチップのミクロ的な部分にも応用可能である。さらにこのレイアウト方法は、チップ全体レベルで最大の効果を発揮する。
【００４６】
４．回路領域のＰＭＯＳとＮＭＯＳの配置
回路領域中ＮＷＥＬＬ１８７をＬＤＭＯＳ側に配置して、最低電位のｎ（即ち、ＮＭＯＳのＶＳＳソース）をより遠くに配置する点に注目すべきである。
【００４７】
５．まとめ
サブコンを「集中」・「排除」・「選択」することにより、寄生素子の活性化・不活性化を意図的に制御することができる。サブコンを「集中」して配置した部分は寄生素子が活性化するので、その部分にエピコン・ウエルコンを挿入して余分な電流を吸い上げることができる。寄生素子を不活性にしたい回路領域ではサブコンをできる限り「排除」する。実チップ上でこれらの領域を意図的に「選択」する。また、ガードリングを多重にすることにより、さらに効果を２〜３倍とすることができる。
【００４８】
従来、チップの空いたスペースにはサブコンを配置することが広く行われていたが、これは、余分な電流を呼び込むこととなり多くの場合逆効果である。
【００４９】
以上述べたガードリングレイアウトの最適化により、ガードリングの効果が増強されるので、同一のラッチアップ耐量を得る場合従来に比べガードリングの間隔を狭くすることが可能となる。
【００５０】
また、ガードリングの間隔を狭くするによりチップサイズを縮小することができる。
【００５１】
図１７は、従来技術によるレイアウトした場合のチップの平面図である。
【００５２】
図１８は、本願の一実施例による、ガードリングを最適化したレイアウトのチップの平面図である。本願によるガードリングの最適化によりダイサイズを従来比２０〜２５％縮小することができる。この効果はシュリンクレートの高いプロセスほど顕著になる。
【００５３】
さらに、単にチップサイズを縮小することができるだけでなく、余分なサブコンを排除することにより信頼性を向上させることが可能となる。
【００５４】
レイアウトチッププラン時に本発明を取り入れることにより、より小型の信頼性の高いチップの製造が可能となる。
【００５５】
【発明の効果】
本発明は、以下に記載されるような効果を奏する。
【００５６】
本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、従来８５μｍで２００ｍＡであったデザインルールを１０倍の２Ａとすることができる。
【００５７】
本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、６Ａの許容電流値を要するパワー素子の場合、従来３００μｍの間隔が半分の１５０μｍでデザインすることができ、最終的にダイサイズを縮小することができる。
【００５８】
本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、同一のラッチアップ耐量を得るために、ガードリングの間隔を５０％にすることが可能である。
【００５９】
本発明は、サブコンの「集中」・「排除」・「選択」でガードリングの位置と量を最適化することにより、ダイサイズを従来比２０〜２５％縮小することができる。
【００６０】
本発明は、不要なサブコンを排除できるので、不具合を未然に防止することができる。
【００６１】
本発明は、プロセスに依存せず、レイアウト変更のみで実現できる。個々のプロセスにおいて最適な評価・測定を行うことによって、実際の間隔・数値は異なっても、本発明による基本的なレイアウト方法は全てのプロセスに通用するものである。
【００６２】
ここでは、特定の実施例について本発明のガードリングのレイアウト最適化方法とその構造を説明してきたが、当該技術分野に通じたものであれば本発明の構造や素子を変形、変更することができるであろう。しかしながら、本発明の構造や素子はここで開示された特定の実施例に限定されるものではない、例えば、実施例ではＬＤＭＯＳを例に説明したが、他のトランジスタ構造を有する半導体装置にも利用可能であり、本願の半導体装置はＬＤＭＯＳに限定するものではない。さらに、ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬはそれぞれ、外部接続を有する回路と有しない回路の一例であり、本願はそれらの構造についても特定を意図するものではない。また、実施例では、ガードリングを二重にした場合について説明したが、三重や四重といった多重構造についても本願は有効である。また、Ｐ+層やＮ+層の厚み、ＬＤＭＯＳとＣＭＯＳ・ＮＷＥＬＬ間の距離等についても特定を意図するものではない。また、ＬＤＭＯＳと回路領域の配置例として、縦型と横型を例に説明したが、本願はこれらのレイアウト例に限定するものではない。そのような変形、変更されたものも本願の技術的思想の範疇であり、特許請求の範囲にふくまれるものである。
【図面の簡単な説明】
【図１】従来技術による、Ｐ+層１３、Ｎ+層１４でガードリングを形成したＣＭＯＳ構造の平面図１０である。
【図２】図２のＡ-Ａ'間における断面図２０である。
【図３】図１からＰ+層１３を排除し、Ｎ+層１４のみでガードリングを形成した場合の断面図３０である。
【図４】図３からさらにＰ+層１５を排除し、Ｎ+層１４のみでガードリングを形成した場合の断面図４０である。
【図５】コの字型のＰ+層５３、Ｎ+層５４のガードリングを形成したＣＭＯＳ構造の平面図５０である。
【図６】図５のＢ-Ｂ'間の断面図６０である。
【図７】図６のＬＤＭＯＳ５１とＣＭＯＳ・ＮＷＥＬＬ５２間の間隔を変更した場合の断面図８０である。
【図８】コの字型のＰ+層１０３とＮ+層１０４、Ｐ+層１０５、Ｎ+層１０６で二重のガードリングを形成したＣＭＯＳ構造の平面図１００である。
【図９】図８のＣ-Ｃ'間の断面図１１０を示す。
【図１０】図９からＰ+層１０７を排除した場合の断面図１３０である。
【図１１】ＬＤＭＯＳ１５１の周囲にロの字型のＰ+層１１３とＮ+層１５４、Ｐ+層１５５、Ｎ+層１５６で二重でガードリングを形成したＣＭＯＳ構造の平面図１４０を示す。
【図１２】図１１のＤ-Ｄ'間の断面図１５０を示す。
【図１３】図１２からＰ+層１５７を排除した場合の断面図１６０である。
【図１４】図１から図１３までの実験結果を示すグラフである。
【図１５】本願の一実施例による、ＬＤＭＯＳ領域１８１と回路領域１８２を縦配置した半導体素子にガードリングを最適化してレイアウトした半導体装置の平面図１８０である。
【図１６】本願の一実施例による、ＬＤＭＯＳ領域１９１回路領域１９２とを横配置した半導体素子にガードリングを最適化しテレイアウトした平面図１９０である。
【図１７】従来技術による、チップの平面図２００である。
【図１８】本願の一実施例による、チップの平面図２１０である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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