(57)【特許請求の範囲】
【請求項１】
表示読み出しの動作時に表示画面の１行分を一括して読み出すことができるメモリを内蔵した表示パネルドライバ装置であって、
前記メモリに対するホスト装置からのメモリ書き込みの発生時に書き込みアドレスと書き込みデータを格納する予約バッファと、
前記メモリ書き込みと表示読み出しとの調停を行う調停手段とを備え、前記調停手段は、
前記表示読み出しと前記メモリ書き込みとが同時に発生した場合で、前記メモリ書き込みの行アドレスが前記表示読み出しの行アドレスと一致している場合は、書き込みアドレスのメモリセルに対してメモリ書き込みを実行するとともに、前記書き込みアドレス以外のメモリセルからの読み出しを行い、かつ前記書き込みアドレスへの書き込みデータを前記書き込みアドレスからの読み出しデータとすることで前記表示読み出しを実行し、
前記表示読み出しと前記メモリ書き込みとが同時に発生した場合で、前記メモリ書き込みの行アドレスが表示読み出しの行アドレスと異なる場合は、書き込みアドレスと書き込みデータを前記予約バッファに書き込み予約として記憶するとともに、表示読み出しを実行し、
前記予約バッファに書き込みアドレスと書き込みデータが書き込み予約として記憶されている場合で、前記書き込み予約がされた書き込みアドレスと同じ行アドレスへのメモリ書き込みが発生した場合は、前記発生したメモリ書き込みと前記書き込み予約がされたメモリ書き込みを同時に一括して実行し、
前記予約バッファに書き込みアドレスと書き込みデータが書き込み予約として記憶されている場合で、前記書き込み予約された書き込みアドレスと同じ行アドレスからの表示読み出しが発生した場合は、前記書き込み予約された書き込みアドレスのメモリセルに対してメモリ書き込みを実行するとともに、前記書き込み予約された書き込みアドレス以外のメモリセルからの読み出しを行い、かつ前記書き込み予約された書き込みアドレスへの書き込みデータを前記書き込み予約された書き込みアドレスからの読み出しデータとすることで表示読み出しを実行する表示パネルドライバ装置。
【請求項２】
前記予約バッファを、前記表示読み出しの行アドレスあるいは前記メモリ書き込みの行アドレスを入力として前記書き込み予約の有無を出力するレジスタファイルと、前記表示読み出しの行アドレスあるいは前記メモリ書き込みの行アドレスを入力として前記メモリ書き込みの列アドレスおよび書き込みデータを記憶する予約メモリとで構成する請求項１記載の表示パネルドライバ装置。
【請求項３】
前記メモリは、縦横に配置され行アドレスおよび列アドレスで指定されるメモリセルと、前記表示読み出しおよび前記メモリ書き込みの際に前記行アドレスに応じてメモリセルのデータが読み出されるビット線と、前記ビット線を必要に応じて固定電位にするプリチャージ回路と、前記発生したメモリ書き込みに応じた列アドレスのメモリセルのビット線を駆動する第１のビット線駆動回路と、前記書き込み予約がされたメモリ書き込みに応じた列アドレスのメモリセルのビット線を駆動する第２のビット線駆動回路と、を備える請求項１記載の表示パネルドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示データを格納するフレームメモリを搭載した表示パネルドライバ装置に関する。
【背景技術】
【０００２】
携帯機器に搭載される液晶パネルにおいて、液晶のフレームレートでホストデバイスが表示データをソースドライバに常時送出する構成を採る場合がある。このようなホストは画面メモリを内蔵しており、ＤＭＡを使って液晶のフレームレートで画面メモリのデータをソースドライバに送出している。
【０００３】
このような構成を採ると、一つにはフレームレートで多量のデータを送出するため、ホストデバイスの出力容量、パネルと接続する配線の容量、パネルの入力容量などによる電力消費が大きくなる。また、表示を継続するには、少なくともホストデバイスの画面メモリとＤＭＡコントローラーは動作状態でなくてはならず、こちらでの電力消費も考慮する必要がある。
【０００４】
このような電力消費は、特に常時パネルを点灯していることを要求される機器では無視できないため、ソースドライバ側にメモリを内蔵し、画面の更新があるときだけホストからメモリのデータを書き替える形式のソースドライバを用いる液晶パネルが実用化されている（例えば、特許文献１参照）。
【０００５】
このような表示パネルドライバ装置では、内蔵メモリに対して画面更新のための書き込みと表示のための読み出しとが同時に起こり得る。そこで、動作速度を低下させないように２系統のワード線とビット線を備えたデュアルポートメモリが使われている。
【０００６】
図１６は上記従来の表示パネルドライバ装置の構成例を示すブロック図である。図１６において、表示パネルドライバ装置は表示画面１行分を一括して読み出すことが可能なデュアルポートメモリブロック４３を中心にして構成される。
【０００７】
デュアルポートメモリブロック４３の一方のポートはパネル１ライン分のデータをまとめて読み出すようになっている。このポートのビット線にはディスチャージ回路４４とラッチ回路４８が接続され、メモリからラッチ回路４８に読み取ったデータがＤＡＣ１によりアナログ信号に変換される。
【０００８】
デュアルポートメモリブロック４３の他方のポートはホストからのデータ書き込みのためのもので、このポートのビット線にはプリチャージ回路４、ビット線駆動回路６、およびカラムセレクタ７が接続されている。
【０００９】
図１７は、デュアルポートメモリブロック４３、ディスチャージ回路４４、ラッチ回路４８、ビット線駆動回路６、プリチャージ回路４について、１ビット分の詳細構成を示した回路図である。
【００１０】
図１７に示すように、メモリセルはスイッチトランジスタ６２と６３、インバータ６４と６５により構成される一般的なものに加えて、読み出し専用のスイッチトランジスタ８２と８３を有している。このメモリセルが縦横に多数並んだものが図１６のデュアルポートメモリブロック４３となる。
【００１１】
ホスト側ポートのビット線ＨＯＳＴ＿ＢＬｘと＃ＨＯＳＴ＿ＢＬｘには、プリチャージトランジスタ６６および６７とビット線駆動バッファ６９が接続されている。これらが多数並んだものが図１６のプリチャージ回路４およびビット線駆動回路６である。
【００１２】
ビット線駆動バッファ６９は書き込みデータＨＯＳＴ＿ＷＤをビット線に伝えるためのもので、イネーブル信号ＨＯＳＴ＿ＢＥｘが‘１’になると、ＨＯＳＴ＿ＢＬｘをＨＯＳＴ＿ＷＤと同極性、＃ＨＯＳＴ＿ＢＬｘをＨＯＳＴ＿ＷＤの逆極性でそれぞれ駆動する。そしてＨＯＳＴ＿ＢＥｘが‘０’のときは双方の出力は高抵抗状態になる。
【００１３】
プリチャージトランジスタ６６および６７はビット線駆動バッファ６９の出力が高抵抗状態のときに２本のビット線の電位を固定するためのもので、プリチャージ信号＃ＨＯＳＴ＿ＰＣが‘０’のときオン状態になり２本のビット線を‘１’にする。
【００１４】
このメモリセルをアクセスするには、最初に＃ＨＯＳＴ＿ＰＣを‘１’にしてプリチャージ状態を解除する。次にホスト側ワード線ＨＯＳＴ＿ＷＬｙを‘１’にしてスイッチトランジスタ６２と６３をオンにする。これにより、ラッチを構成しているインバータ６４と６５の状態が２本のワード線に現れる。これをカラムセレクタ７に出せば読み出しデータとなる。
【００１５】
また、上記状態でＨＯＳＴ＿ＢＥｘを‘１’にしてビット線駆動バッファ６９からＨＯＳＴ＿ＷＤでＨＯＳＴ＿ＢＬｘと＃ＨＯＳＴ＿ＢＬｘを駆動してやると、インバータ６４と６５がビット線の状態に強制されてデータの書き込みが行われる。
【００１６】
一方、表示側ポートのビット線はＬＣＤ＿ＢＬｘには、ディスチャージトランジスタ８１とラッチ８４が接続される。これらが多数並んだものが図１６のディスチャージ回路４４およびラッチ回路４８である。
【００１７】
このビット線は、読み出しが行われないときはディスチャージトランジスタ８１がオン状態のため‘０’に固定されている。読み出しのときは、まずディスチャージ信号ＬＣＤ＿ＤＣを‘０’にし、次にワード線＃ＬＣＤ＿ＷＬｙを‘０’にしてトランジスタ８３をオン状態にする。
【００１８】
このときメモリセルに‘０’が書き込まれているとインバータ６４の出力は‘１’でトランジスタ８２がオフ状態のため、ビット線ＬＣＤ＿ＢＬｘはある程度の時間‘０’状態を継続している。これをラッチ８４が取り込むことで‘０’が読み出される。
【００１９】
また、メモリセルに‘１’が書き込まれているとインバータ６４の出力は‘０’でトランジスタ８２がオン状態のため、ビット線ＬＣＤ＿ＢＬｘには‘１’が現れる。これをラッチ８４が取り込むことで‘１’が読み出される。
【００２０】
以上説明した回路動作に基づいて、図１６の表示パネルドライバ装置の動作を説明する。まず、表示読み出し動作のための信号は、表示系基準パルス発生回路４５、および表示系基準パルス発生回路４５の出力で制御されるラインカウンタ９とロウデコーダ４２から生成される。
【００２１】
図１８は表示読み出し動作の波形を示すタイムチャートである。図１８において、全てが水平周期クロックＬＣＬＫを基準として動作する。すなわち、ＬＣＬＫの逆エッジを起点として、各種基準信号が表示系基準パルス発生回路４５から出力される。
【００２２】
またＬＣＬＫの正エッジによりラインカウンタ９の出力が変化する。この出力値ｖに該当するワード線＃ＬＣＤ＿ＷＬｖが駆動され、ビット線ＬＣＤ＿ＢＬｘにはメモリセルに記憶されているデータ現れ、これをラッチ８４が記憶する。
【００２３】
次に、ホストからの書き込みを実行するための信号は、ホストからの信号＃ＣＳ、＃ＷＥ、＃ＯＥ、アドレスＡを元に動作するホストアクセス制御パルス発生回路４７、およびアドレスカウンタ１１、ロウデコーダ４１、カラムデコーダ１７から生成される。
【００２４】
なお、ホストから与えられるアドレスＡはレジスタアドレスを示すものであり、メモリのアドレスはアドレスカウンタ１１から生成される。アドレスカウンタ１１の初期値は書き込み開始の前に予めホストから設定される。そして、アドレスカウンタ１１出力の一部であるＨＯＳＴ＿ＲＯＷによりロウデコーダ４１が該当するワード線を選択し、ＨＯＳＴ＿ＣＯＬによりカラムデコーダ１７が該当するビット線を選択する。
【００２５】
図１９はホストからの書き込み動作の波形を示したタイムチャートであり、ＨＯＳＴ＿ＲＯＷの初期値をｍ、ＨＯＳＴ＿ＣＯＬの初期値をｎとして、横方向に３画素分の書き込みを実行した場合の波形を示している。
【００２６】
各信号の起点は＃ＷＥ信号であり、＃ＷＥによりデータラッチ１９が入力データを保持する。そして、＃ＨＯＳＴ＿ＰＣが‘１’になりビット線ＨＯＳＴ＿ＢＬのプリチャージが解除される。次にＨＯＳＴ＿ＣＯＬがｎのときは、カラムデコーダ１７により生成されるビット線駆動制御信号ＨＯＳＴ＿ＢＥｎが‘１’になり、ビット線駆動回路６がビット線ＨＯＳＴ＿ＢＬｎを書き込みデータで駆動する。これにより対象となる［ｍ，ｎ］番地へのデータ書き込みが実行される。
【００２７】
このときは、ＨＯＳＴ＿ＢＥｎ＋１などのビット線駆動制御信号は‘０’のままなので、メモリセルに記憶されているデータがＨＯＳＴ＿ＢＬｎ＋１などのビット線に現れるだけになる。
【００２８】
以後、ＨＯＳＴ＿ＣＯＬがｎ＋１のときはビット線ＨＯＳＴ＿ＢＬｎ＋１が書き込みデータで駆動されて［ｍ，ｎ＋１］番地へのデータ書き込みが実行され、ＨＯＳＴ＿ＣＯＬがｎ＋２のときはビット線ＨＯＳＴ＿ＢＬｎ＋２が書き込みデータで駆動されて［ｍ，ｎ＋２］番地へのデータ書き込みが実行される。
【００２９】
以上のような構成により、メモリを内蔵する表示パネルドライバ装置において、ホストからの書き込みと表示読み出しとを、動作速度を低下させることなく独立して実行することができるようにしている。
【特許文献１】特開平７−１７５４４５（第１８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００３０】
上記従来の構成のデュアルポートメモリは１ビットで８個のトランジスタを必要とすることに加え、２系統のビット線およびワード線が必要になるため、回路面積が大きくなるという欠点がある。
【００３１】
通常のＬＳＩであれば、微細プロセスを適用することで面積増加を抑えることが可能である。しかし、表示パネルドライバ装置は、パネルが必要とする電圧のアナログ信号を出力する関係で耐圧が必要であり、微細プロセスを適用し難いという問題がある。
【００３２】
本発明は上記従来の問題点を解決するためになされたもので、メモリを内蔵する表示パネルドライバ装置において、シングルポートＲＡＭを使用してもデュアルポートメモリ使用時と同様の動作を実現することにより、動作速度を低下させることなく低廉な表示パネルドライバ装置を提供することを目的とする。
【課題を解決するための手段】
【００３３】
本発明の表示パネルドライバ装置は、表示読み出しの動作時に表示画面の１行分を一括して読み出すことができるメモリを内蔵した表示パネルドライバ装置において、前記メモリに対するホスト装置からのメモリ書き込みの発生時に書き込みアドレスと書き込みデータを格納する予約バッファを備えた上で、以下のようにメモリ書き込みと表示読み出しとの調停を行うものである。
【００３４】
表示読み出しとメモリ書き込みとが同時に発生した場合で、メモリ書き込みの行アドレスが表示読み出しの行アドレスと一致している場合は、書き込みアドレスのメモリセルに対してメモリ書き込みを実行するとともに、前記書き込みアドレス以外のメモリセルからの読み出しを行い、かつ前記書き込みアドレスへの書き込みデータを前記書き込みアドレスからの読み出しデータとすることで表示読み出しを実行する。
【００３５】
表示読み出しとメモリ書き込みとが同時に発生した場合で、メモリ書き込みの行アドレスが表示読み出しの行アドレスと異なる場合は、書き込みアドレスと書き込みデータを前記予約バッファに書き込み予約として記憶するとともに、表示読み出しを実行する。
【００３６】
前記予約バッファに書き込みアドレスと書き込みデータが書き込み予約として記憶されている場合で、前記書き込み予約がされた書き込みアドレスと同じ行アドレスへのメモリ書き込みが発生した場合は、前記発生したメモリ書き込みと前記書き込み予約がされたメモリ書き込みを同時に一括して実行する。
【００３７】
前記予約バッファに書き込みアドレスと書き込みデータが書き込み予約として記憶されている場合で、前記書き込み予約された書き込みアドレスと同じ行アドレスからの表示読み出しが発生した場合は、前記書き込み予約された書き込みアドレスのメモリセルに対してメモリ書き込みを実行するとともに、前記書き込み予約された書き込みアドレス以外のメモリセルからの読み出しを行い、かつ前記書き込み予約された書き込みアドレスへの書き込みデータを前記書き込み予約された書き込みアドレスからの読み出しデータとすることで表示読み出しを実行する。
【００３９】
本発明において、前記予約バッファを、表示読み出しの行アドレスあるいはメモリ書き込みの行アドレスを入力として前記書き込み予約の有無を出力するレジスタファイルと、表示読み出しの行アドレスあるいはメモリ書き込みの行アドレスを入力としてメモリ書き込みの列アドレスおよび書き込みデータを記憶する予約メモリとで構成する。
【００４０】
本発明において、前記メモリは、縦横に配置され行アドレスおよび列アドレスで指定されるメモリセルと、表示読み出しおよびメモリ書き込みの際に行アドレスに応じてメモリセルのデータが読み出されるビット線と、ビット線を必要に応じて固定電位にするプリチャージ回路と、前記発生したメモリ書き込みに応じた列アドレスのメモリセルのビット線を駆動する第１のビット線駆動回路と、前記書き込み予約がされたメモリ書き込みに応じた列アドレスのメモリセルのビット線を駆動する第２のビット線駆動回路とを備える。
【００４１】
上記構成における本発明の表示読み出しおよびメモリ書き込みの原理を以下に説明する。基本的に表示画面の１行分をまとめて読み出す形式のメモリなので、表示読み出しは水平周期に１回の読み出しとなる。そのため水平期間の数百分の１程度の期間だけ書き込みとの調停を考えればよく、残りの期間は書き込みのために割り当てることができる。
【００４２】
まず、［ｖ］行の表示読み出しと［ｖ，ｎ］番地への書き込みとが同時に発生した場合は、図３に示すように、［ｖ］行のワード線と［ｎ］列のビット線をアクティブにして［ｖ，ｎ］番地への書き込みを実行する。このときには［ｎ］列のビット線には書き込みデータが、他の列のビット線にはすでに記憶されているデータが伝達されているので、まとめて表示読み出しデータとして扱えばよい。
【００４３】
次に［ｖ］行の表示読み出しと［ｍ，ｎ］番地への書き込みとが同時に発生した場合は、図４（１）に示すように、［ｖ］行の読み出しを行うとともに、［ｍ，ｎ］番地への書き込みを予約するために番地情報と書き込みデータとを予約バッファに記憶させておく。
【００４４】
この後、例えば［ｍ，ｎ＋１］番地への書き込みが起きた場合は、予約バッファに記憶されているデータと同一行への書き込みとなる。そこで、予約バッファから番地情報と書き込みデータを取り出し、［ｎ］列と［ｎ＋１］列のビット線をアクティブにして、図４（２）に示すように２つの番地への書き込みを同時に実行する。
【００４５】
また、図４（１）に示した書き込み予約の後で［ｍ］行の表示読み出しが発生した場合は、予約バッファから番地情報と書き込みデータを取り出し、先に挙げた［ｙ］行読み出しと［ｙ，ｎ］番地書き込みと同じような方法で［ｍ］行の表示読み出しと［ｍ，ｎ］番地への書き込みとを同時に実行する。
【００４６】
以上の方法においては、表示読み出しと異なる行アドレスに対する書き込みが表示読み出しと同時に発生した場合が最も条件が厳しくなる。従って、予約バッファは画面のライン数分、すなわち表示メモリの行数分の番地情報と書き込みデータを格納できる容量があれば、上記最悪条件下でも破綻なく表示と書き込みを実行できる。
【００４７】
これ以上の容量は、表示の周期すなわち表示読み出し周期より画面の更新すなわちメモリの書き替え周期の方が短い場合に必要となる。しかし、これは１画面分表示する間に画面の内容を複数回更新することになり意味をなさない。従って予約バッファの容量は画面のライン数分でよい。
【００４８】
この構成による総トランジスタ数の差を、例えば縦３２０画素、横２４０画素のパネルで３原色ＲＧＢそれぞれ６ビットずつ格納するメモリを搭載するドライバで比較する。まず、従来技術による場合はデュアルポートメモリで約１１００万トランジスタが必要となる。
【００４９】
一方、上記方法によりシングルポートメモリを適用すると、メモリで約８３０万トランジスタ、縦３２０画素分の予約バッファおよび制御回路が数十万トランジスタで、多くても９００万トランジスタに収まる。従って２００万個以上のトランジスタを削減する効果がある。
【発明の効果】
【００５０】
本発明によれば、従来８トランジスタで３本のビット線と２本のワード線で構成されるデュアルポートメモリセルを使っていたところを、６トランジスタで２本のビット線と１本のワード線で構成されるシングルポートメモリを使えるようになる。これにより、トランジスタ数は少なくとも２０％削減され、かつワード線とビット線がそれぞれ１本ずつ削減されるので、回路面積が削減され低廉なドライバを供給することが可能になる。
【発明を実施するための最良の形態】
【００５１】
（実施の形態１）
以下、本発明の実施形態について図面を参照しながら詳細に説明する。図１は本発明の実施の形態１に係る表示パネルドライバ装置の構成を示すブロック図である。図１において、表示パネルドライバ装置は表示画面１行分を一括して読み出すことが可能なシングルポートメモリブロック３を中心にして構成される。
【００５２】
シングルポートメモリブロック３のビット線には、レジスタ２、プリチャージ回路４、ビット線駆動回路５、６、およびカラムセレクタ７が接続されている。そしてレジスタ２の出力はＤＡＣ１によりアナログ信号に変換され、表示パネルに接続されている。
【００５３】
図２は、レジスタ２、シングルポートメモリブロック３、プリチャージ回路４、ビット線駆動回路５および６について、１ビット分の詳細構成を示した回路図である。
【００５４】
図２に示すように、メモリセルはスイッチトランジスタ６２と６３、インバータ６４と６５により構成される一般的なものであり、このメモリセルが縦横に多数並んだものが図１のシングルポートメモリブロック３となる。
【００５５】
また、ＦＩＦＯからのデータ書き込みのためのビット線駆動バッファ６８と、ホストからのデータ書き込みのためのビット線駆動バッファ６９とがある。前者が多数並んだものが図１のビット線駆動回路５であり、後者が多数並んだものが図１のビット線駆動回路６である。
【００５６】
さらに、一方のビット線ＢＬｘはＤフリップフロップ６１に接続される。Ｄフリップフロップ６１はＦＣＬＫをトリガにして動作する。Ｄフリップフロップ６１が多数並んだものが図１のレジスタ２に相当する。また、他方のビット線＃ＢＬｘはカラムセレクタに接続される。なお、これらＢＬｘと＃ＢＬｘの接続はビット線の負荷バランスを取っただけであり、論理が合っていればいずれの接続でもよい。
【００５７】
以上説明した回路構成に基づいて、図１の表示パネルドライバ装置の動作を説明する。図１において、調停回路１３は、表示系基準パルス発生回路８の出力およびラインカウンタ９の出力と、ホストアクセス基準パルス発生回路１０の出力およびアドレスカウンタ１１から出力されるロウアドレスと、ＦＩＦＯ１４に記憶されている書き込み予約ロウアドレスの３組間を調停する。
【００５８】
ロウデコーダ１５は調停回路１３からのロウアドレスをデコードし、かつ調停回路１３から送られるワード線基準信号により波形を整えてシングルポートメモリブロック３のワード線を駆動する。
【００５９】
カラムデコーダ１６はＦＩＦＯ１４から出力されるカラムアドレスをデコードし、ビット線駆動回路５を制御する。そしてカラムデコーダ１７はアドレスカウンタ１１から出力されるカラムアドレスをデコードし、ビット線駆動回路６を制御する。
【００６０】
カラムセレクタ７はアドレスカウンタ１１が出力するカラムアドレスによりビット線を選択するもので、通常はメモリの検査でデータを読み出すときに使われる。
【００６１】
ＦＩＦＯ１４の内部は大きくロウアドレス、カラムアドレス、データの３種類の領域に分かれている。ただし、これら３種類の領域は個別に動作するわけではなく、調停回路１３からのリード／ライト信号によって同時に動作する。また、ＦＩＦＯ１４は内部にデータが溜まっているか空であるかを調停回路１３に知らせる信号を持っている。
【００６２】
制御レジスタ１２は各種動作パラメータを設定するためのものである。ラッチ１９はホストから与えられたデータを一時的に記憶する。セレクタ１８はホストに出力するデータを選択する。ホストとのデータのやり取りは双方向バッファ２０を介して行われる。
【００６３】
次に、各部の波形を示してドライバの動作を説明する。図５はホストからの書き込みが無い場合の表示読み出し動作の波形を示すタイムチャートである。ラインカウンタ９は、図５の（１）に示すように、クロックＬＣＬＫをトリガとして動作する。
【００６４】
メモリの各種制御信号は、図５の（２）に示すように、ＬＣＬＫの逆エッジを起点として生成される。最初にプリチャージ信号＃ＰＣが‘１’になってプリチャージが解除され、次にラインカウンタ９の出力値ｖにより選択されたワード線ＷＬｖが‘１’になる。これにより全ビット線ＢＬｘにはワード線ＷＬｖにより選択されたメモリセルのデータが現れるので、ＦＣＬＫをクロックとするレジスタ２で取り込み、ＤＡＣ１へのデータとして出力する。
【００６５】
図６は表示読み出し開始後に同一行への書き込みが発生した場合の波形を示すタイムチャートである。最初にＬＣＬＫの逆エッジを起点として表示読み出しが開始されると、図５と同様にプリチャージ信号＃ＰＣが‘１’に、そしてワード線ＷＬｖがアクティブになりメモリセルのデータがビット線ＢＬｘに現れる。
【００６６】
ここで［ｖ、ｎ＋１］番地への書き込みが起きると、ビット線駆動信号ＢＥｎ＋１を‘１’にして、書き込みデータＤＩＮでビット線ＢＬｎ＋１と＃ＢＬｎ＋１を駆動する。それにより書き込みデータＤＩＮがメモリセルに書き込まれる。
【００６７】
他のビット線にはメモリセルに記憶されているデータが現れているので、それらをビット線ＢＬｎ＋１のデータとともにレジスタ２に取り込み、ＤＡＣ１へのデータとして出力する。そのためＦＣＬＫは、通常は図６の点線で示す波形になるところを、延長されて実線のような波形になる。
【００６８】
すなわち、表示読み出し開始後に同一行への書き込みが発生した場合は、プリチャージ信号＃ＰＣ、ワード線ＷＬ、ＦＣＬＫのそれぞれを‘０’から‘１’に変化させるタイミングはＬＣＬＫの逆エッジを起点として決定される。そして、ＦＣＬＫ、ビット線駆動制御信号ＢＥ、ワード線ＷＬ、プリチャージ信号＃ＰＣを‘１’から‘０’に変化させるタイミングは、＃ＷＥの正エッジを起点として決定される。このようにして、表示読み出しと読み出し開始後に発生した同一行への書き込みの動作を両立させている。
【００６９】
図７は続けて書き込みを実行している間に［ｖ］行の表示読み出しが発生した場合の波形を示すタイムチャートである。表示読み出しの発生は通常はＬＣＬＫの逆エッジで起動されるが、この場合の表示読み出しは２回目の書き込みが完了するまで待たされる。そして、この書き込みが完了してプリチャージが始まるところを起点として表示読み出し動作が開始される。
【００７０】
一方、表示読み出し開始後、図７に示すように［ｍ，ｎ］番地への書き込みが起きる。このときの書き込み先は［ｍ］行で、表示読み出し対象の［ｖ］行と異なる。そのためこの書き込みは予約され、ＦＩＦＯに［ｍ］と［ｎ］とホストからの書き込みデータＤ［ｍ，ｎ］とが記憶される。このとき、もし直前のＦＩＦＯの状態が空であった場合には、図７に示すように＃ＦＩＦＯ＿ＥＭＰが‘１’になる。なお、書き込み先が［ｖ］行であれば図６で示したものと同じ関係になるので、ビット線を駆動してメモリセルへの書き込みを同時に行えばよい。
【００７１】
図８は、図７で示した［ｍ，ｎ］番地へのＤ［ｍ，ｎ］書き込み予約が発生した後に、［ｍ，ｎ＋１］、［ｍ，ｎ＋２］、［ｍ，ｎ＋３］番地への書き込みが発生した場合の波形を示すタイムチャートである。
【００７２】
この場合は、［ｍ，ｎ＋１］番地への書き込み開始時に＃ＦＩＦＯ＿ＥＭＰが‘１’、ＦＩＦＯ＿ＲＯＷが［ｍ］になっている。これらの情報より、これから開始しようとする行［ｍ］には書き込み予約がなされていることが検出される。
【００７３】
そこで、［ｍ，ｎ＋１］番地への書き込みの際に、ビット線駆動制御信号ＢＥｎ＋１と同時にＢＥｎも‘１’にし、ビット線ＢＬｎ＋１を現書き込みデータＤＩＮで駆動するのと同時に、ＢＬｎをＦＩＦＯ＿ＲＳＤで駆動する。これにより、予約されていた書き込みが完了される。
【００７４】
また、ＦＩＦＯに読み出しパルスＲＤを与えてデータをシフトさせ、次の被予約データを出力させておく。もしＦＩＦＯに後続データが無ければ、図８に示すように＃ＦＩＦＯ＿ＥＭＰが‘０’になり、ＦＩＦＯが空であることを示す。
【００７５】
図９は、図７で示した書き込み予約後に［ｍ］行の表示読み出しが発生した場合の波形を示すタイムチャートである。この表示読み出しの際には、＃ＦＩＦＯ＿ＥＭＰが‘１’でＦＩＦＯ＿ＲＯＷが［ｍ］となっているので、読み出しを実行しようとしている行［ｍ］には書き込み予約がなされていることが検出される。
【００７６】
そこで、ＦＩＦＯ＿ＣＯＬにより選択されたビット線ＢＬｎをＦＩＦＯ＿ＲＳＤで駆動してやることで、予約されていた［ｍ，ｎ］番地への書き込みが完了する。また、当然ながらワード線ＷＬｍが‘１’になっているから、他のビット線にはメモリセルに記憶されているデータが現れている。従って、レジスタ２のクロックＦＣＬＫと同じタイミングでＢＥｎを‘１’にしておけば、予約されていた書き込みデータＤ［ｍ，ｎ］も読み出しデータとともにレジスタ２に取り込まれる。このとき、もしＦＩＦＯに後続データが無ければ、図９に示すように＃ＦＩＦＯ＿ＥＭＰが０’になり、ＦＩＦＯが空であることを示す。
【００７７】
以上のように、図７で示したような予約された書き込みは、図８で示した同一行への書き込み、または図９で示した同一行からの表示読み出しによりメモリに書き込まれる。
【００７８】
（実施の形態２）
図１０は本発明の実施の形態２に係る表示パネルドライバ装置の構成を示すブロック図である。本実施の形態では、実施の形態１で使用されたＦＩＦＯ１４を、予約の有無を示す予約ビットを記憶するレジスタファイル２６と、列アドレスと書き込みデータとを記憶する予約メモリ２７に置き換えたものである。
【００７９】
ここでは、メモリブロック３の行アドレスをレジスタファイル２６と予約メモリ２７のアドレスとして用いる。予約メモリ２７は１つの書き込みポートと１つの読み出しのポートを持ち、容量が［表示メモリの列アドレス数］×［行アドレスビット数＋書き込みデータビット数］になるデュアルポートメモリである。
【００８０】
図１１はレジスタファイル２６と予約メモリ２７の構成を示すブロック図である。図１１において、調停回路２５からはＲＳＶ＿ＳＥＴおよびＲＳＶ＿ＣＬＲが入力される。ＨＯＳＴ＿ＲＯＷはアドレスカウンタ１１の行アドレス出力で、ＲＡＭ＿ＲＯＷはメモリブロック３の行アドレスと同じものである。
【００８１】
ＲＳＶ＿ＳＥＴパルスが与えられると、ＨＯＳＴ＿ＲＯＷで指定されるレジスタファイル２６のビットが‘１’になり、予約メモリ２７には列アドレスＨＯＳＴ＿ＣＯＬと書き込みデータＤＩＮが書き込まれる。
【００８２】
次に、レジスタ２６と予約メモリ２７からは、それぞれＲＡＭ＿ＲＯＷにより選択された予約状態信号ＲＳＶと予約列アドレスＲＳＶ＿ＣＯＬと書き込みデータＲＳＶ＿ＷＤが出力される。このときにＲＳＶ＿ＣＬＲパルスが与えられるとレジスタ２６のビットが‘０’になり、ＲＳＶ出力が遅延素子１０５の遅延時間分だけ遅れて変化する。なお、ＲＳＶを遅延させるのは予約されている書き込みを確実に実行させるためで、詳細については後述する。
【００８３】
図１２は同一行に対する表示読み出しとホストからの書き込みが発生した場合の波形を示すタイムチャートである。この場合のメモリブロック３への書き込みや読み出しは実施の形態１と同じである。また、レジスタファイル２６と予約メモリ２７には何も起こらない。
【００８４】
図１３は続けて書き込みを実行している間に［ｖ］行の表示読み出しが発生した場合の波形を示すタイムチャートである。表示読み出しの発生は通常はＬＣＬＫの逆エッジで起動されるが、この場合の表示読み出しも実施の形態１と同様に２回目の書き込みが完了するまで待たされる。そして、この書き込みが完了してプリチャージが始まるところを起点として表示読み出し動作が開始される。
【００８５】
一方、表示読み出し開始後、図１３に示すように［ｍ，ｎ］番地への書き込みが起きる。このときの書き込み先は［ｍ］行で、表示読み出し対象の［ｖ］行と異なる。そのためこの書き込みが予約される。このときは、調停回路２５の出力ＲＳＶ＿ＳＥＴ信号によりレジスタファイル２６の［ｍ］番地のデータが‘１’になり、予約メモリ２７の［ｍ］番地には列アドレスｎと書き込みデータＤ［ｍ，ｎ］とが書き込まれる。
【００８６】
図１４は、図１３で示した［ｍ，ｎ］番地へのＤ［ｍ，ｎ］書き込み予約が発生した後に、［ｍ，ｎ＋１］、［ｍ，ｎ＋２］、［ｍ，ｎ＋３］番地への書き込みが起きた場合の波形を示すタイムチャートである。
【００８７】
このときはＲＡＭ＿ＲＯＷがｍになり、レジスタファイル２６の出力ＲＳＶが変化して‘１’となるので［ｍ］行に書き込み予約がなされていることが検出される。そして予約メモリ２７の出力ＲＳＶ＿ＣＯＬがｎに、ＲＳＶ＿ＷＤがＤ［ｍ，ｎ］になるので、ビット線駆動制御信号ＢＥｎ＋１とともにＢＥｎも‘１’にし、ビット線ＢＬｎ＋１を現書き込みデータＤＩＮで駆動するのと同時に、ＢＬｎをＲＳＶ＿ＷＤで駆動する。
【００８８】
また、ビット線駆動と同時に、予約状態を消去するために調停回路２５がＲＳＶ＿ＣＬＲパルスを発生させ、レジスタファイル［ｍ］番地を‘０’にする。これによりＲＳＶが‘０’になるが、ビット線ＢＬｎの駆動開始を打ち消すのを防ぐため、遅延素子１０５によりＲＳＶが‘０’になるタイミングを遅延させている。
【００８９】
図１５は、図１３で示した書き込み予約発生後に［ｍ］行の表示読み出しが起きた場合の波形を示すタイムチャートである。表示読み出し開始に伴いメモリブロック３の行アドレスがｍになり、レジスタファイル２６の出力ＲＳＶが‘１’となって書き込み予約がなされていることが検出される。
【００９０】
同時に予約メモリ２７出力の列アドレスＲＳＶ＿ＣＯＬがｎに、予約データＲＳＶ＿ＷＤがＤ［ｍ，ｎ］となる。そして、ＲＳＶ＿ＣＯＬにより選択されたビット線ＢＬｎをＲＳＶ＿ＷＤで駆動する。また、図１４の場合と同様に、ＲＳＶ＿ＣＬＲパルスを発生させてレジスタファイルの［ｍ］番地を消去する。ＲＳＶが‘０’になるのを遅延させることも図１４の場合と同じである。
【００９１】
以上のように、図１３で示したような予約された書き込みは、図１４で示した同一行への書き込み、または図１５で示した同一行からの表示読み出しによりメモリに書き込まれる。
【００９２】
なお、本実施の形態では予約バッファから読み出す順番が固定されない。そのためラインカウンタ９やアドレスカウンタ１１の動作が加算方向であっても減算方向であっても支障がない。そのため、加減算をプログラム可能なドライバにも適用することができる。
【産業上の利用可能性】
【００９３】
本発明の表示パネルドライバ装置は、従来８トランジスタで３本のビット線と２本のワード線で構成されるデュアルポートメモリセルを使っていたところを、６トランジスタで２本のビット線と１本のワード線で構成されるシングルポートメモリを使えるようになる。これにより、トランジスタ数は少なくとも２０％削減され、かつワード線とビット線がそれぞれ１本ずつ削減されるので、回路面積が削減され低廉なドライバを供給することが可能になるという効果を有し、メモリを内蔵し、かつ表示パネルの１ライン分をまとめてメモリから読み出してパネル素子を駆動する形式の表示パネルドライバ等として有用である。
【図面の簡単な説明】
【００９４】
【図１】本発明の実施の形態１に係る表示パネルドライバ装置の構成を示すブロック図。
【図２】実施の形態１の表示パネルドライバ装置におけるメモリ部の詳細構成を示す回路図。
【図３】本発明のメモリ読み出しおよび書き込みの原理を説明する図。
【図４】本発明のメモリ読み出しおよび書き込みの原理を説明する図。
【図５】実施の形態１の表示パネルドライバ装置において書き込みが無い場合の表示読み出し動作の波形を示すタイムチャート。
【図６】実施の形態１の表示パネルドライバ装置において同一行への書き込みおよび表示読み出しが発生した場合の波形を示すタイムチャート。
【図７】実施の形態１の表示パネルドライバ装置において異なる行への書き込みおよび表示読み出しが発生した場合の波形を示すタイムチャート。
【図８】実施の形態１の表示パネルドライバ装置においてホストからの書き込みと同時に予約された書き込みを実行する場合の波形を示すタイムチャート。
【図９】実施の形態１の表示パネルドライバ装置において表示読み出しと同時に予約された書き込みを実行する場合の波形を示すタイムチャート。
【図１０】本発明の実施の形態２に係る表示パネルドライバ装置の構成を示すブロック図。
【図１１】実施の形態２の表示パネルドライバ装置における予約ビットを記憶するレジスタファイルと予約メモリの構成を示すブロック図。
【図１２】実施の形態２の表示パネルドライバ装置において書き込みが無い場合の表示読み出し動作の波形を示すタイムチャート。
【図１３】実施の形態２の表示パネルドライバ装置において異なる行への書き込みおよび表示読み出しが発生した場合の波形を示すタイムチャート。
【図１４】実施の形態２の表示パネルドライバ装置においてホストからの書き込みと同時に予約された書き込みを実行する場合の波形を示すタイムチャート。
【図１５】実施の形態２の表示パネルドライバ装置において表示読み出しと同時に予約された書き込みを実行する場合の波形を示すタイムチャート。
【図１６】従来の表示パネルドライバ装置の構成例を示すブロック図。
【図１７】従来の表示パネルドライバ装置におけるメモリ部の詳細構成を示す回路図。
【図１８】従来の表示パネルドライバ装置における表示読み出し動作の波形を示すタイムチャート。
【図１９】従来の表示パネルドライバ装置におけるホストからの書き込み動作の波形を示したタイムチャート。
【符号の説明】
【００９５】
１  ＤＡＣ
２  レジスタ
３  シングルポートメモリブロック
４  プリチャージ回路
５、６  ビット線駆動回路
７  カラムセレクタ
８  表示系制御パルス発生回路
９  ラインカウンタ
１０  ホストアクセス制御パルス発生回路
１１  アドレスカウンタ
１２、４６  制御レジスタ
１３、２５  調停回路
１４  ＦＩＦＯ
１５、４１、４２  ロウデコーダ
１６、１７  カラムデコーダ
１８  セレクタ
１９、８４  ラッチ
２０  双方向バッファ
２６  レジスタファイル
２７  予約メモリ
４３  デュアルポートメモリブロック
４４  ディスチャージ回路
４５  表示系制御パルス発生回路
４７  ホストアクセス制御パルス発生回路
４８  ラッチ回路
６１  Ｄフリップフロップ
６２、６３  スイッチトランジスタ
６４、６５  インバータ
６６、６７  プリチャージトランジスタ
６８、６９  ビット線駆動バッファ
８１  ディスチャージトランジスタ
８２、８３  スイッチトランジスタ
１０１、１０２  デコーダ
１０３  レジスタ群
１０４  セレクタ
１０５  遅延素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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