(57)【特許請求の範囲】
【請求項１】
長方形状の半導体チップを備え、
前記半導体チップは、
前記半導体チップの周辺部に配置され、且つ前記半導体チップの長辺に沿って配置された複数の第１電極部と、
前記半導体チップの周辺部に配置され、且つ前記半導体チップの短辺部に沿って配置された複数の第２電極部と、
前記複数の第１電極部より内側に配置され、且つ、前記半導体チップの長辺に沿って配置された複数の第１Ｉ／Ｏバッファと、
前記複数の第２電極部より内側に配置され、且つ、前記半導体チップの短辺に沿って配置された複数の第２Ｉ／Ｏバッファとを有し、
前記複数の第１電極部は、前記複数の第１Ｉ／Ｏバッファと電気的に接続しており、
前記複数の第２電極部のうちの１つは、前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続しており、
前記複数の第２電極部のうちの他の第２電極部は、前記複数の第２Ｉ／Ｏバッファと電気的に接続しており、
前記複数の第１電極部の数と、前記複数の第２電極部の数とが同じであることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の第２電極部のうち、少なくとも１つの第２電極部は、前記半導体チップのコーナ部に配置されたコーナ電極部であることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記コーナ電極部は、平面形状がＬ字状の配線を介して任意の前記第１Ｉ／Ｏバッファに接続されていることを特徴とする半導体装置。
【請求項４】
請求項２または３記載の半導体装置において、
前記コーナ電極部と前記コーナ電極部に隣接する前記第２電極部との距離は、他の前記複数の第２電極部間の距離よりも長いことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記複数の第１および第２Ｉ／Ｏバッファの上方には、前記半導体チップの長辺および短辺に沿って、複数の電源配線が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記半導体チップの少なくとも５０％の面積に、不揮発性メモリモジュールが配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記不揮発性メモリモジュールは長方形状からなり、前記不揮発性メモリモジュールの長辺が、前記半導体チップの長辺に沿って配置されることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続されている前記第２電極部とそれに隣接する前記第２電極部との距離は、前記他の第２電極部間の距離よりも長いことを特徴とする半導体装置。
【請求項９】
長辺および短辺を有する半導体チップと、
前記半導体チップの長辺に沿って配置された複数の第１リードフレームと、
前記半導体チップの短辺に沿って配置された複数の第２リードフレームとを有する半導体装置であって、
前記半導体チップは、
前記半導体チップの周辺部に配置され、且つ、前記半導体チップの長辺に沿って配置された複数の第１ボンディングパッドと、
前記半導体チップの周辺部に配置され、且つ、前記半導体チップの短辺に沿って配置された複数の第２ボンディングパッドと、
前記複数の第１ボンディングパッドより内側に配置され、且つ、前記半導体チップの長辺に沿って配置された複数の第１Ｉ／Ｏバッファと、
前記複数の第２ボンディングパッドより内側に配置され、且つ、前記半導体チップの短辺に沿って配置された複数の第２Ｉ／Ｏバッファとを有し、
前記複数の第１Ｉ／Ｏバッファの数は、前記複数の第２Ｉ／Ｏバッファの数よりも多く、
前記第１ボンディングパッドは、前記第１リードフレームと第１ボンディングワイヤによって接続されており、
前記第２ボンディングパッドは、前記第２リードフレームと第２ボンディングワイヤによって接続されており、
前記複数の第１ボンディングパッドは、前記複数の第１Ｉ／Ｏバッファと電気的に接続しており、
前記複数の第２ボンディングパッドのうちの１つは、前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続しており、
前記複数の第２ボンディングパッドのうちの他の第２ボンディングパッドは、前記複数の第２Ｉ／Ｏバッファと電気的に接続しており、
前記複数の第１ボンディングパッドの数は、前記複数の第２ボンディングパッドの数と等しいことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記複数の第１および第２Ｉ／Ｏバッファは、ＥＳＤ保護回路を有することを特徴とする半導体装置。
【請求項１１】
請求項９または１０記載の半導体装置において、
前記半導体チップは、不揮発性メモリモジュールを有することを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記不揮発性メモリモジュールはフラッシュメモリモジュールであることを特徴とする半導体装置。
【請求項１３】
請求項１１または１２記載の半導体装置において、
前記不揮発性メモリモジュールが配置される領域は、前記半導体チップの面積の５０％以上であることを特徴とする半導体装置。
【請求項１４】
請求項９〜１３のいずれか１項に記載の半導体装置において、
前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続されている前記第２ボンディングパッドは、前記複数の第２ボンディングパッドのうち、端に配置された第２ボンディングパッドであることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続されている前記第２ボンディングパッドは、平面形状がＬ字状の配線を介して前記複数の第１Ｉ／Ｏバッファのうちの１つに接続されていることを特徴とする半導体装置。
【請求項１６】
請求項９〜１５のいずれか１項に記載の半導体装置において、
前記複数の第１および第２Ｉ／Ｏバッファの上方には、前記半導体チップの長辺および短辺に沿って、複数の電源配線が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項９〜１６のいずれか１項に記載の半導体装置において、
前記複数の第１Ｉ／Ｏバッファのうちの１つと電気的に接続されている前記第２ボンディングパッドとそれに隣接する前記第２ボンディングパッドとの距離は、前記他の第２ボンディングパッド間の距離よりも長いことを特徴とする半導体装置。
【請求項１８】
請求項９〜１７のいずれか１項に記載の半導体装置において、
前記第１リードフレームと前記第２リードフレームの間に、吊りリードが形成されていることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記半導体チップは、前記吊りリード上に搭載されていることを特徴とする半導体装置。
【請求項２０】
請求項９〜１９のいずれか１項に記載の半導体装置において、
前記半導体装置は封止樹脂によって封止されており、
前記第１および第２リードフレームは前記封止樹脂から突出していることを特徴とする半導体装置。
【請求項２１】
請求項９〜２０のいずれか１項に記載の半導体装置において、
前記半導体チップは長方形状であり、
前記半導体装置は正方形状であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるレイアウト技術に関し、特に、不揮発性メモリを有した半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、シングルチップの半導体装置における高集積化、高機能化に伴い、該半導体装置には、大容量のフラッシュメモリなどの不揮発性メモリが搭載される傾向にある。
【０００３】
たとえば、キーボードコントロール用マイクロコンピュータでは、システムＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）などを記憶するために、１ＭＢ程度の容量の不揮発性メモリが搭載されている。
【０００４】
このような大容量の不揮発性メモリは、チップのレイアウト面積の約５０％以上を占有してしまい、半導体チップにレイアウトする際には、限られたチップ面積内に不揮発性メモリを効率よく配置できるように組み合わせてレイアウトしている。
【０００５】
また、スタックドパッケージにおいては、新たにチップの機種展開の変更などが発生した場合に、機種設計開発にかかる時間と労力を削減するために、スタックドパッケージに搭載する２チップのうちの一方チップの入出力回路部とパッド部とを分離し、入出力回路部をチップ本来の仕様を有する回路内に含めたレイアウト設計データとするものがある（たとえば、特許文献１参照）。
【特許文献１】特開２００２−４３５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、チップサイズを大幅に低減することのできる半導体装置およびそのレイアウト方法を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、長方形状の半導体チップを備え、該半導体チップは、半導体チップの周辺部に、半導体チップの４つの辺に沿って配置された複数の電極部と、該複数の電極部の内側に、半導体チップの４つの辺に沿って配置された複数のＩ／Ｏバッファとを有し、半導体チップの長辺側に沿って配置されたＩ／Ｏバッファの数は、半導体チップの短辺側に沿って配置されたＩ／Ｏバッファの数よりも多いものである。
【００１０】
また、本願のその他の発明の概要を簡単に示す。
【００１１】
本発明による半導体装置のレイアウト方法は、半導体チップの周辺部に、該半導体チップの４つの辺に沿って複数の電極部を配置するステップと、複数の電極部の内側に、半導体チップの４つの辺に沿って複数のＩ／Ｏバッファを配置するステップとを有し、半導体チップの長辺側に沿って配置されたＩ／Ｏバッファの数は、半導体チップの短辺側に沿って配置されたＩ／Ｏバッファの数よりも多いものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体装置のチップサイズを低減することができる。
【００１４】
また、半導体装置の製造コストを大幅に低減することができる。
【００１５】
また、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
本発明者は、従来の技術で開示されているような半導体装置におけるレイアウト技術では、次のような問題点があることを見出した。
【００１８】
すなわち、不揮発性メモリは、メモリ容量に比例してＸ（ロウ）デコーダサイズが大きくなり、長辺方向の長さがより大きくなる。これは、メモリのアドレス領域が拡張させることによって、Ｘデコーダ側のアドレスバスやワード線の本数が増加するためである。一方、Ｙ（カラム）デコーダ側は、データバスの入出力であり、ビット数に変更がなければ大きさは変わらない。よって、不揮発性メモリのメモリ容量が拡張していくと、半導体チップは長方形状になってしまうことになる。
【００１９】
この長方形状の半導体チップでは、該半導体チップの短辺側の外周部近傍に、長辺側の外周部近傍に配置されるＩ／Ｏバッファと同数のＩ／Ｏバッファをレイアウトすることがスペース的に困難となり、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）やＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）などの正方形のパッケージに封止することができないという問題がある。
【００２０】
また、半導体チップの短辺側を長くすることにより、長辺側の外周部近傍に配置されるＩ／Ｏバッファと同数のＩ／Ｏバッファをレイアウトすることは可能となるが、該半導体チップが不要に大きくなり、微細化には不利である。また、製造コストがアップしてしまうという問題がある。
【００２１】
（実施の形態１）
図１は、本発明の一実施の形態による半導体装置の半導体チップレイアウトの説明図、図２は、図１の半導体チップＣＨにおけるコーナ部近傍の拡大説明図、図３は、図１の半導体チップＣＨにおける電源配線の配線構造を示す断面図、図４は、本発明者の検討による半導体チップＣＨにおけるＩ／Ｏバッファとボンディングパッドとのレイアウト例を示した説明図、図５は、図１の半導体チップＣＨにおけるボンディング配線の一例を示す説明図、図６は、図１の半導体チップＣＨを用いて構成した半導体装置の一例を示す外形図である。
【００２２】
本実施の形態において、半導体装置１は、シングルチップマイクロコンピュータからなり、たとえば、ＴＱＦＰやＴＦＢＧＡ（Ｔｈｉｎ  Ｆｉｌｍ  ＢＧＡ）などの長方形状のパッケージに封止される。
【００２３】
半導体装置１は、不揮発性メモリ（不揮発性メモリモジュール）２、電源回路３、発振器４、ＲＡＭ５、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）・Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器６、論理部７、およびＩ／Ｏバッファ８などから構成されており、図１に示すように、半導体チップＣＨにそれぞれレイアウトされている。ここで、半導体チップＣＨは４辺形状で形成されており、図１のＹ方向に延在してなる相対的に長さの長い長辺と、図１のＸ方向に延在してなる相対的に長さの短い短辺からなる。本実施の形態においては、このような長方形状で半導体チップＣＨが形成されている。
【００２４】
また、Ｉ／Ｏバッファ８は、例えば、ＥＳＤ保護回路を含む出力バッファ、入力回路、レベルシフト回路および入出力制御回路などから構成されている。
【００２５】
半導体チップＣＨの内部回路領域において、半導体チップＣＨの左辺側には、不揮発性メモリ２が設けられている。この不揮発性メモリ２は、たとえば、大容量のフラッシュメモリからなり、本実施の形態においては、１Ｍｂｙｔｅで構成されている。
【００２６】
大容量化に伴い、不揮発性メモリ２のメモリ容量がより大きくなった場合、該不揮発性メモリ２は、メモリ容量に比例してＸ（ロウ）デコーダのサイズが大きくなり、長辺方向のサイズがより大きくなる。
【００２７】
これは、メモリのアドレス領域が拡張させることによって、Ｘデコーダ側のアドレスバスやワード線の本数が増加するためである。一方、Ｙ（カラム）デコーダ側は、データバスの入出力であり、ビット数に変更がなければ大きさは変わらない。
【００２８】
よって、不揮発性メモリ２のメモリ容量が拡張していくと、半導体チップＣＨの左半分程度またはそれ以上（半導体チップＣＨの面積の５０％程度またはそれ以上）が該不揮発性メモリ２によって占められることになる。
【００２９】
また、不揮発性メモリ２の右側上方には、発振器４がレイアウトされており、該発振器４の右側には、ＲＡＭ５がレイアウトされている。さらに、内部回路領域において、半導体チップＣＨの右辺側の下方には、Ａ／Ｄ・Ｄ／Ａ変換器６がレイアウトされており、該Ａ／Ｄ・Ｄ／Ａ変換器６の上方には、電源回路３がレイアウトされている。
【００３０】
半導体チップＣＨの右側において、残りの内部回路領域には、論理部７がレイアウトされている。この論理部７は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、タイマ、ＳＣＩ（Ｓｅｒｉａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｉｎｔｅｒｆａｃｅ  ｕｎｉｔ）などのインタフェース、バスコントローラなどのシステムコントロールなどの各種機能モジュールよって構成されている。
【００３１】
また、半導体チップＣＨの各々の辺近傍には、ボンディングパッド（電極部）ＢＰが配置されており、これらボンディングパッドＢＰの内部回路領域側には、Ｉ／Ｏバッファ８が配置されている。すなわち、ボンディングパッドＢＰ、およびＩ／Ｏバッファ８は、半導体チップＣＨの外周に内部回路領域を取り囲むように配置されている。各々のボンディングパッドＢＰは、配線Ｈを介してＩ／Ｏバッファ８にそれぞれ接続されている。
【００３２】
この半導体チップＣＨは、該半導体チップＣＨに配置されるボンディングパッドＢＰの数が、４つの辺それぞれに均等（同数）に配置されている。
【００３３】
Ｉ／Ｏバッファ８のうち、２つの短辺側に配置される複数のボンディングパッド（電極部）のうち、半導体チップＣＨの２つの短辺側における両端部にそれぞれ配置されたボンディングパッド（コーナ電極部）ＢＰａ，ＢＰｂに接続されるＩ／Ｏバッファ８ａ，８ｂについては、半導体チップＣＨの長辺側にレイアウトされた構成となっている。
【００３４】
よって、Ｉ／Ｏバッファ８は、半導体チップＣＨの短辺側の数よりも長辺側の数が多くレイアウトされており、たとえば、２つの長辺側にはそれぞれｎ個のＩ／Ｏバッファ８が配置され、２つの短辺側にはそれぞれｎ−２個のＩ／Ｏバッファ８が配置されている。
【００３５】
半導体チップＣＨの周辺部近傍に配置されたＩ／Ｏバッファ８の上方には、電源配線ＤＨが形成されている。
【００３６】
この電源配線ＤＨは、半導体チップＣＨの外周から内側にかけて順に、基準電位ＶＳＳを供給する基準電位電源配線ＨＳＳ、電源電圧ＶＣＣを供給する電源電圧配線ＨＣＣ、および降圧電源ＶＣＬを供給する降圧電源配線ＨＣＬとなっている。
【００３７】
電源配線ＤＨは、Ｉ／Ｏバッファ８の上方をループ状に周回するように形成された、いわゆる周回電源線である。すなわち、電源配線ＤＨは、半導体チップＣＨの外周に配置されたＩ／Ｏバッファ８上に、内部回路領域を取り囲むようにループ状に周回するように形成されている。
【００３８】
図２は、半導体チップＣＨのコーナ部近傍におけるＩ／Ｏバッファ８のレイアウトの一例を示す図である。
【００３９】
図示するように、半導体チップＣＨの短辺側における両端部に配置されたボンディングパッドＢＰａに接続されるＩ／Ｏバッファ８ａは、半導体チップＣＨの長辺側に移動してレイアウトされており、それに伴い、該Ｉ／Ｏバッファ８ａに接続されるボンディングパッドＢＰａは、半導体チップＣＨのコーナ部近傍に移動して配置されている。
【００４０】
なお、図２においては、Ｉ／Ｏバッファ８ａに接続されるボンディングパッドＢＰａは、半導体チップＣＨのコーナ部近傍に移動して配置された場合について説明したが、図１１に示すように、ボンディングパッドＢＰａを半導体チップＣＨのコーナ部近傍に移動せずに、該半導体チップＣＨの短辺方向に配列されている他のボンディングパッドＢＰに近い領域に配置することもできる。このとき、ボンディングパッドＢＰａと隣接するボンディングパッドＢＰの間隔は、他のボンディングパッドＢＰ間の間隔よりも広い間隔になるような位置にされている。また、ボンディングパッドＢＰａは、該半導体チップＣＨの短辺方向に配列されている他のボンディングパッドＢＰと等間隔になるように配列してもよい。
【００４１】
ここで、図１２に示すように、ボンディングパッドＢＰａまたはＢＰｂを半導体チップＣＨの長辺方向に配列した場合を検証する。この場合、ボンディングパッドＢＰａまたはＢＰｂに接続するボンディングワイヤ１２とダイパッド吊りリード１１とが交差するため、この状態で封止すると接触不良を起こす恐れがある。しかしながら、本実施の形態においては、このようにボンディングパッドＢＰａまたはＢＰｂを、半導体チップＣＨの短辺側に配置しているため、上記のような接触不良を防止することができる。すなわち半導体装置の信頼性を向上させることができる。
【００４２】
図３は、図２の半導体チップＣＨにおけるＡ−Ａ’断面図である。
【００４３】
図３において、左側から右側にかけて、降圧電源配線ＨＣＬ、電源電圧配線ＨＣＣ、基準電位電源配線ＨＳＳ、および配線Ｈの配線構造をそれぞれ示している。
【００４４】
配線構造は、図示するように、半導体基板ＳＵＢ上に形成された素子分離領域ＳＢを介して層間絶縁膜ＺＭ１が形成されており、該層間絶縁膜ＺＭ１上の上方には、メタル配線層Ｍ２が形成されている。
【００４５】
そして、メタル配線層Ｍ２の上方には、層間絶縁膜ＺＭ３を介してメタル配線層Ｍ３が形成されており、このメタル配線層Ｍ３は最上配線層となる。
【００４６】
メタル配線層Ｍ３とメタル配線層Ｍ２とは接続孔に形成された導電膜により電気的に接続されて電気的に接続される。メタル配線層Ｍ２，Ｍ３は金属膜で構成される。
【００４７】
この場合、降圧電源配線ＨＣＬ、電源電圧配線ＨＣＣ、ならびに基準電位電源配線ＨＳＳの配線構造においては、メタル配線層Ｍ２，Ｍ３が用いられており、配線Ｈは、最上配線層であるメタル配線層Ｍ３のみが用いられている。
【００４８】
図４は、本発明者の検討による半導体チップ３０の長辺側と短辺側とにそれぞれ同じ数のＩ／Ｏバッファ３１とボンディングパッド３２とをレイアウトした際のコーナ部の拡大説明図である。
【００４９】
図示するように、半導体チップ３０の長辺側と短辺側とに、同じ数のＩ／Ｏバッファ３１とボンディングパッド３２とをそれぞれ配置すると、各辺の端部に配置されるＩ／Ｏバッファ３１が半導体チップ３０のコーナ部近傍まで配置されることになる。
【００５０】
周回電源である電源配線３３を配線する際には、該電源配線３３の折れ曲がり部がコーナ部近傍のＩ／Ｏバッファ３１上に配線されないように迂回する必要があるが、実際には電源配線３３の配線数（たとえば、１０〜２０本程度）が多く、迂回（丸印で示した箇所）することが困難となる。すなわち、電源配線３３の加工が複雑になり、また、迂回することにより配線抵抗による遅延が問題となる。
【００５１】
また、半導体チップ３０の短辺側の長さによっては、短辺側に配置されるべきＩ／Ｏバッファ３１が入りきらずに、レイアウトすることができないという恐れもある。
【００５２】
一方、図１に示したＩ／Ｏバッファのレイアウトでは、短辺側のＩ／Ｏバッファ８の数が長辺側に比べて少ないために、余裕を持って半導体チップＣＨに配置することができる。
【００５３】
また、電源配線ＤＨの折れ曲がり部が、Ｉ／Ｏバッファ８の上部にないように配線ができるで、該電源配線ＤＨの迂回などが不要となり、効率よくレイアウト設計を行うことができる。
【００５４】
また、電源配線３３の加工も容易であり、配線抵抗による遅延を防ぐことができる。
【００５５】
図５は、リードフレームにおける半導体装置形成領域９に搭載された半導体チップＣＨにおけるボンディング配線の説明図である。
【００５６】
リードフレームは、数個以上の正方形状の半導体装置形成領域９が連結された金属製のリボンからなり、該半導体装置形成領域９は、ダイパッド９ａ、複数のリード１０、およびダイパッド吊りリード１１などから構成されている。
【００５７】
図示するように、リードフレームにおける半導体装置形成領域９の中央部に位置するダイパッド９ａ上に、銀ペースト接着材などの接着材を介して半導体チップＣＨが接着固定されている。半導体チップＣＨおける４辺の周辺部近傍には、複数のリード１０が位置している。
【００５８】
また、ダイパッド９ａは、該ダイパッド９ａのコーナ部に設けられたダイパッド吊りリード１１により固定されている。
【００５９】
複数のリード１０の先端部と半導体チップＣＨに形成されたボンディングパッドＢＰ（図１）とは、金線などからなるボンディングワイヤ１２によって電気的にそれぞれ接続されている。
【００６０】
図５において、半導体チップＣＨの各々のコーナ部近傍に示した丸印が、Ｉ／Ｏバッファ８ａ，８ｂにそれぞれ接続されたボンディングパッドＢＰａ，ＢＰｂを示している。このように、ボンディングパッドＢＰａ，ＢＰｂが接続されるボンディングワイヤ１２においては、最適なワイヤ長を維持し、ダイパッド吊りリード１１との接触を防止することができるので、長方形状の半導体チップＣＨを正方形状の半導体装置形成領域９に搭載しても、ボンディングルールを充分に満足することができる。
【００６１】
図６は、図５の半導体装置形成領域９を樹脂封止して形成したＴＱＦＰ形の半導体装置１の外形図である。
【００６２】
ＴＱＦＰ形の半導体装置１は、半導体チップＣＨ、半導体装置形成領域９のリード、ならびにボンディングワイヤ１２は、封止樹脂１３によって封止され、図６（ａ）に示すように、たとえば、１６ｍｍ×１６ｍｍ程度の正方形状のパッケージが形成されている。
【００６３】
封止樹脂１３により形成されたパッケージからは、複数のリード１０が突出しており、該リード１０は、図６（ｂ）に示しように、略クランク形状に屈曲成形されている。封止樹脂１３から突出した複数のリード１０は、該封止樹脂１３の各々の辺で同じ数だけ設けられていることになる。
【００６４】
このように本実施の形態によれば、長方形状の半導体チップであっても、半導体チップＣＨを不必要に大きくすることなく、正方形状パッケージの半導体装置に形成することができる。すなわち、半導体装置のチップサイズを低減することができる。これにより、半導体装置の製造コストを大幅に低減することができる。ボンディングワイヤ１２とダイパッド吊りリード１１とが交差することによる接触不良を防止できるので、半導体装置の信頼性を向上することができる。
【００６５】
また、本実施の形態においては不揮発性メモリモジュールを１Ｍｂｙｔｅで構成した場合を示したが、１Ｍｂｙｔｅ以上の大容量の不揮発性メモリモジュールを用いた場合でも適用でき、同様の効果を得ることができるのは勿論である。
【００６６】
また、本実施の形態においては不揮発性メモリモジュールを有する半導体装置について述べたが、特にこれに限られるものではなく、半導体チップＣＨが長方形状であった場合には適宜適用が可能であり、同様の効果を得ることができる。
【００６７】
（実施の形態２）
実施の形態１では、半導体装置形成領域９を樹脂封止して形成したＴＱＦＰ形の半導体装置１を記述したが、本実施の形態では、正方形のＰ−ＴＦＢＧＡが形成されるプリント配線基板１４に搭載した場合について述べる。
【００６８】
図７は、正方形のＰ−ＴＦＢＧＡが形成されるプリント配線基板１４に搭載された半導体チップＣＨにおけるボンディング配線の説明図である。
【００６９】
プリント配線基板１４主面の中央部には、半導体チップＣＨがダイボンドシートなどの接着材を介して接着されている。プリント配線基板１４の外周部近傍には、ボンディング電極１４ａが形成されている。
【００７０】
そして、半導体チップＣＨに形成されているボンディングパッドＢＰとプリント配線基板１４のボンディング電極１４ａとは、金ワイヤなどからなるボンディングワイヤ１５によってそれぞれボンディングされている。
【００７１】
プリント配線基板１４の裏面には、バンプ用電極などが形成されており、ボンディング電極１４ａとバンプ用電極とは、配線パターン、ならびにスルーホールを介してそれぞれ電気的に接続されている。
【００７２】
図７において、半導体チップＣＨの各々のコーナ部近傍に示した丸印が、Ｉ／Ｏバッファ８ａ，８ｂに接続されたボンディングパッドＢＰａ，ＢＰｂをそれぞれ示しており、この場合においても充分にボンディングルールを満足することができる。
【００７３】
図８は、図７のプリント配線基板１４を樹脂封止して形成したＰ−ＴＦＢＧＡ形の半導体装置１の外形図である。
【００７４】
Ｐ−ＴＦＢＧＡ形の半導体装置１は、図８（ａ），（ｂ）に示すように、プリント配線基板１４（図７）に搭載された半導体チップＣＨ、ボンディングワイヤ１５、ボンディング電極１４ａ、およびそれら近傍が、封止樹脂１６によって封止され、たとえば、１３ｍｍ×１３ｍｍ程度の正方形のパッケージが形成されている。
【００７５】
また、プリント配線基板１４の裏面に形成されたバンプ用電極には、図８（ｃ），（ｄ）に示すように、球形のはんだからなるはんだバンプ１７がそれぞれ形成されている。これらはんだバンプ１７は半導体装置１の外部接続端子となる。
【００７６】
それにより、本実施の形態によれば、長方形の半導体チップＣＨのチップサイズを大きくすることなく、正方形状パッケージの半導体装置１を形成することができる。
【００７７】
（実施の形態３）
実施の形態１では、半導体チップＣＨの２つの短辺側には、ｎ−２個のＩ／Ｏバッファを配置し、該半導体チップＣＨの長辺側にはｎ個のＩ／Ｏバッファを配置した構成としたが、本実施の形態３では、半導体チップＣＨの２つの短辺側にｎ−２個よりも少ない数のＩ／Ｏバッファを配置した場合について述べる。
【００７８】
図９は、半導体チップＣＨの２つの短辺側にｎ−４個のＩ／Ｏバッファを配置した際の該半導体チップＣＨのあるコーナ部における拡大説明図である。
【００７９】
半導体チップＣＨの短辺側における両端部に配置されたボンディングパッド（電極部、コーナ電極部）ＢＰａ１，ＢＰａ２に接続されるＩ／Ｏバッファ８ａ１，８ａ２が、半導体チップＣＨの長辺側にレイアウトされた構成となっている。
【００８０】
それに伴い、Ｉ／Ｏバッファ８ａ１，８ａ２に接続されるボンディングパッドＢＰａ１，ＢＰａ２は、半導体チップＣＨのコーナ部近傍に移動して配置され、配線Ｈを介して接続される。この場合も、ボンディングパッドＢＰａ１，ＢＰａ２は、半導体チップＣＨのコーナ部近傍に移動せずに、該半導体チップＣＨの短辺方向に配列されている他のボンディングパッドＢＰと等間隔になるように配列してもよい。
【００８１】
このようにボンディングパッドＢＰａ１，ＢＰａ２を配置することで、前述の実施の形態１と同様の効果を得ることができる。
【００８２】
また、これによって、半導体チップＣＨのコーナ部に、より大きなスペースを作ることが可能となり、電源配線ＤＨの配線レイアウトを容易にすることができる。さらに、ボンディングパッドＢＰａまたはＢＰｂに接続するリード１０とダイパッド吊りリード１１とが交差して接触不良を起こすというような事態を防止することができる。
【００８３】
この図９では、半導体チップＣＨのある１つのコーナ部にのみ示しているが、半導体チップＣＨの短辺側における他の３つのコーナ部近傍に配置されるＩ／Ｏバッファも同様に長辺側に移動される。
【００８４】
また、本実施の形態における半導体装置１を、前述の実施の形態２に適用することも可能であり、その場合においても同様の効果を得ることができる。
【００８５】
（実施の形態４）
前記実施の形態１〜３に記載した半導体チップは、シングルチップマイコンに適用した場合について述べたが、これを２つの半導体チップを積層するスタックド構造の半導体装置に用いるようにしてもよい。
【００８６】
図１０は、前記実施の形態に記載した半導体チップＣＨを用いてスタックド構造の半導体装置１ａを構成した際にボンディング配線の説明図である。
【００８７】
この場合、ガラス基材からなるプリント配線基板１８の中央部に、絶縁樹脂などの接着材を介して半導体チップＣＨａが搭載されている。この半導体チップＣＨａには、半導体チップＣＨが積層されており、同じく絶縁樹脂などの接着材を介して接着固定されている。
【００８８】
ここで、半導体チップＣＨは、前記実施の形態に示した短辺側と長辺側とに配列されたＩ／Ｏバッファ数が異なる構成の半導体チップである。
【００８９】
プリント配線基板１８の主面において、該プリント配線基板１８の外周部近傍には、ボンディング電極１８ａ、ならびに配線パターンが形成されている。そして、ボンディング電極１８ａと半導体チップＣＨ，ＣＨａの外周部近傍に設けられたボンディングパッドＢＰ、ＢＰ１とがボンディングワイヤ１９を介してそれぞれ接続されている。
【００９０】
また、プリント配線基板１８の裏面には、アレイ状に並べられた接続用電極、および配線パターンが形成されている。接続用電極には、球形のはんだからなるはんだバンプがそれぞれ形成される。
【００９１】
ボンディングワイヤ１９によるボンディングが施されると、半導体チップＣＨ，ＣＨａ、プリント配線基板１８のボンディング電極１８ａ周辺、ならびにボンディングワイヤ１９が、封止樹脂によって封止されて正方形状のパッケージが形成される。
【００９２】
このように、２つの半導体チップを積層するスタックド構造に適用した場合であっても、前述の実施の形態１と同様の効果を得ることができる。
【００９３】
また前述の実施の形態３で述べた半導体チップＣＨを用いても同様の効果を得ることができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態による半導体装置の半導体チップレイアウトの説明図である。
【図２】図１の半導体チップにおけるコーナ部近傍の拡大説明図である。
【図３】図１の半導体チップにおける電源配線の配線構造を示す断面図である。
【図４】本発明者の検討による半導体チップにおけるＩ／Ｏバッファとボンディングパッドとのレイアウト例を示した説明図である。
【図５】図１の半導体チップにおけるボンディング配線の一例を示す説明図である。
【図６】図１の半導体チップを用いて構成した半導体装置の一例を示す外形図である。
【図７】図１の半導体チップにおけるボンディング配線の他の例を示す説明図である。
【図８】図１の半導体チップを用いて構成した半導体装置の他の例を示す外形図である。
【図９】本発明の他の実施の形態による半導体チップにおけるＩ／Ｏバッファの配置した例を示した説明図である。
【図１０】本発明の他の実施の形態による半導体チップにおけるボンディング配線の一例を示す説明図である。
【図１１】本発明の他の実施の形態によるにおけるコーナ部近傍の他の例を示す拡大説明図である。
【図１２】本発明者の検討によるボンディングパッドの検証例を示す説明図である。
【符号の説明】
【００９６】
１  半導体装置
２  不揮発性メモリ（不揮発性メモリモジュール）
３  電源回路
４  発振器
５  ＲＡＭ
６  Ａ／Ｄ・Ｄ／Ａ変換器
７  論理部
８  Ｉ／Ｏバッファ
８ａ，８ｂ  Ｉ／Ｏバッファ
８ａ１，８ａ２  Ｉ／Ｏバッファ
９  半導体装置形成領域
９ａ  ダイパッド
１０  リード
１１  ダイパッド吊りリード
１２  ボンディングワイヤ
１３  封止樹脂
１４  プリント配線基板
１４ａ  ボンディング電極
１５  ボンディングワイヤ
１６  封止樹脂
１７  はんだバンプ
１８  プリント配線基板
１８ａ  ボンディング電極
１９  ボンディングワイヤ
ＣＨ  半導体チップ
ＣＨａ  半導体チップ
ＢＰ  ボンディングパッド（電極部）
ＢＰ１  ボンディングパッド
ＢＰａ，ＢＰｂ  ボンディングパッド（電極部、コーナ電極部）
ＢＰａ１，ＢＰｂ２  ボンディングパッド（電極部、コーナ電極部）
ＤＨ  電源配線
Ｈ  Ｉ／Ｏバッファとボンディングパッド間の距離
ＨＳＳ  基準電位電源配線
ＨＣＣ  電源電圧配線
ＨＣＬ  降圧電源配線
ＳＵＢ  半導体基板
ＳＢ  素子分離領域
ＺＭ１〜ＺＭ３  層間絶縁膜
Ｍ２，Ｍ３  メタル配線層
３０  半導体チップ
３１  Ｉ／Ｏバッファ
３２  ボンディングパッド
３３  電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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