(57)【特許請求の範囲】
【請求項１】
所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、
前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、
前記基準周期信号生成部から出力された基準周期信号を遅延させて第１の周期信号を生成する第１の遅延部と、
前記基準周期信号生成部から出力された基準周期信号及び前記第１の遅延部により生成された第１の周期信号のうち、いずれか一方を不規則に選択することによりジッタを生じさせたタイミング信号を出力する選択部と、
前記選択部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、
前記第１の遅延部は、
前記基準周期信号を前記選択部へ導く第１の信号経路と、
前記第１の信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタと、
当該スイッチング素子のオンオフ状態を制御するオンオフ制御部とを備えること
を特徴とする無線送信回路。
【請求項２】
前記基準周期信号生成部から出力された基準周期信号と同期して、前記送信データを変調して得られた変調信号を出力する変調回路をさらに備え、
前記第１の遅延部及び前記選択部は、前記基準周期信号の代わりに前記変調回路により出力された変調信号を用いること
を特徴とする請求項１記載の無線送信回路。
【請求項３】
前記基準周期信号生成部から出力された基準周期信号を遅延させて第２の周期信号を生成する第２の遅延部をさらに備え、
前記選択部は、前記第１の遅延部により生成された第１の周期信号及び前記第２の遅延部により生成された第２の周期信号のうち、いずれか一方を不規則に選択することによりジッタを生じさせたタイミング信号を出力するものであり、
前記第２の遅延部は、
前記基準周期信号を前記選択部へ導く第２の信号経路と、
前記第２の信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタとを備え、
前記オンオフ制御部は、前記第２の信号経路における信号遅延時間を前記第１の信号経路における信号遅延時間と異ならせるべく前記第２の信号経路に接続された前記複数のスイッチング素子のオンオフ状態をさらに制御すること
を特徴とする請求項１記載の無線送信回路。
【請求項４】
前記基準周期信号生成部から出力された基準周期信号を変調した変調信号を出力する変調回路をさらに備え、
前記第１及び第２の遅延部は、前記基準周期信号の代わりに前記変調回路により出力された変調信号を用いること
を特徴とする請求項３記載の無線送信回路。
【請求項５】
前記複数のスイッチング素子におけるオンオフ状態の設定を受け付ける設定受付部をさらに備え、
前記オンオフ制御部は、前記設定受付部により受け付けられた設定内容に応じて前記複数のスイッチング素子のオンオフ状態を設定すること
を特徴とする請求項１〜４のいずれかに記載の無線送信回路。
【請求項６】
前記オンオフ制御部は、前記複数のスイッチング素子におけるオンオフ状態を、不規則に変化させること
を特徴とする請求項１〜４のいずれかに記載の無線送信回路。
【請求項７】
前記複数のスイッチング素子は、ＭＯＳトランジスタを用いて構成されており、
前記オンオフ制御部は、前記ＭＯＳトランジスタをオンさせる際におけるゲート電圧を、前記設定受付部により受け付けられた設定内容に応じて設定すること
を特徴とする請求項５記載の無線送信回路。
【請求項８】
前記複数のスイッチング素子は、ＭＯＳトランジスタを用いて構成されており、
前記オンオフ制御部は、前記ＭＯＳトランジスタをオンさせる際におけるゲート電圧を不規則に変化させること
を特徴とする請求項６記載の無線送信回路。
【請求項９】
前記キャパシタは、ＭＯＳトランジスタにおけるゲート容量によって構成されていること
を特徴とする請求項１〜８のいずれかに記載の無線送信回路。
【請求項１０】
前記第１の信号経路における信号遅延時間を調整するための第１の制御電圧を生成する第１の制御電圧生成部をさらに備え、
前記第１の遅延部は、前記基準周期信号に応じて、前記第１の制御電圧生成部により生成された前記第１の制御電圧の前記第１の信号経路への供給をオンオフする第１の信号駆動用スイッチング素子をさらに備えたこと
を特徴とする請求項１〜９のいずれかに記載の無線送信回路。
【請求項１１】
前記第１の信号駆動用スイッチング素子はＣＭＯＳインバータであり、
前記基準周期信号は、当該ＣＭＯＳインバータのゲートに印加され、
前記第１の制御電圧生成部は、前記第１の制御電圧を当該ＣＭＯＳインバータにおけるＰＭＯＳトランジスタのソースに印加し、
当該ＰＭＯＳトランジスタのドレインは、前記第１の信号経路に接続されていること
を特徴とする請求項１０記載の無線送信回路。
【請求項１２】
前記第２の信号経路における信号遅延時間を調整するための第２の制御電圧を生成する第２の制御電圧生成部をさらに備え、
前記第２の遅延部は、前記基準周期信号に応じて、前記第２の制御電圧生成部により生成された前記第２の制御電圧の前記第２の信号経路への供給をオンオフする第２の信号駆動用スイッチング素子をさらに備えたこと
を特徴とする請求項３〜１１のいずれかに記載の無線送信回路。
【請求項１３】
前記第２の信号駆動用スイッチング素子はＣＭＯＳインバータであり、
前記基準周期信号は、当該ＣＭＯＳインバータのゲートに印加され、
前記第２の制御電圧生成部は、前記第２の制御電圧を当該ＣＭＯＳインバータにおけるＰＭＯＳトランジスタのソースに印加し、
当該ＰＭＯＳトランジスタのドレインは、前記第２の信号経路に接続されていること
を特徴とする請求項１２記載の無線送信回路。
【請求項１４】
所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、
前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、
前記基準周期信号生成部から出力された基準周期信号を遅延させてタイミング信号を生成する遅延部と、
前記遅延部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、
前記遅延部は、
前記基準周期信号を前記タイミング信号として前記送信パルス生成部へ導く信号経路と、
前記信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタと、
当該スイッチング素子のオンオフ状態を不規則に変化させるオンオフ制御部とを備えること
を特徴とする無線送信回路。
【請求項１５】
所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、
前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、
所定の遅延時間設定用電圧を不規則に変化させる制御電圧生成部と、
前記制御電圧生成部から出力された遅延時間設定用電圧に応じて、前記基準周期信号生成部から出力された基準周期信号を遅延させてタイミング信号を生成する遅延部と、
前記遅延部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、
前記遅延部は、
前記基準周期信号を前記送信パルス生成部へ導く信号経路と、
前記信号経路に接続されるキャパシタと、
前記基準周期信号に応じて、前記制御電圧生成部から出力された遅延時間設定用電圧の前記信号経路への供給をオンオフする信号駆動用スイッチング素子とを備えること
を特徴とする無線送信回路。
【請求項１６】
周期的なタイミングと同期したパルスを用いた無線信号により送信データを送信する無線送信装置において、
前記送信データを生成するデータ生成部と、
前記データ生成部により生成された送信データに基づいて、前記送信データを表すパルスを出力する無線送信回路と、
前記無線送信回路により出力されたパルスを放射するアンテナと
を備え、
前記無線送信回路は、請求項１〜１５のいずれかに記載の無線送信回路であることを特徴とする無線送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線送信回路に関し、特に、消費電流を低減することができる無線送信回路に関する。そして、本発明は、これを用いた無線送信装置に関する。
【背景技術】
【０００２】
近年、高速無線伝送方式の一つとして、ウルトラワイドバンド（ＵＷＢ：Ultra Wide Band）通信方式が注目されている。ウルトラワイドバンド通信とは、超広帯域無線を意味し、中心周波数の２５％以上、又は１．５ＧＨｚ以上の帯域幅を占有する無線伝送方式を指し、搬送波を用いず、例えばパルス幅が１ｎｓｅｃ以下等の極めて細かい短パルス信号からなるパルス信号列を用いて通信を行うものである（例えば、特許文献１参照。）。
【０００３】
また、このようなウルトラワイドバンド通信方式による送信電力は、例えば図１６に示す米連邦通信委員会（FCC:Federal Communications Commission）等で規定されたスペクトラムマスクＳＰＭ以下にする必要がある。図１６に示すスペクトラムマスクＳＰＭは、横軸が送信周波数、縦軸が送信信号の電力密度を示し、送信信号に含まれる周波数成分毎に電力密度が規定されているので、送信周波数成分毎に規定された電力密度以下の電波を用いて送信を行う必要がある。
【特許文献１】特表２００３−５１５９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ウルトラワイドバンド通信の送信電力は、送信する短パルス信号の波高値の増減に応じて増減するので、送信電力をスペクトラムマスクＳＰＭ以下にするために短パルス信号の波高値を低下させると、送信距離が短縮されてしまうという不都合があった。
【０００５】
本発明は、このような問題に鑑みて為された発明であり、短パルス信号における波高値を低下させることなく送信信号に含まれる周波数成分毎の電力密度を低下させることができる無線送信回路、及びこれを用いた無線送信装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために、本発明の第１の手段に係る無線送信回路は、所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、前記基準周期信号生成部から出力された基準周期信号を遅延させて第１の周期信号を生成する第１の遅延部と、前記基準周期信号生成部から出力された基準周期信号及び前記第１の遅延部により生成された第１の周期信号のうち、いずれか一方を不規則に選択することによりジッタを生じさせたタイミング信号を出力する選択部と、前記選択部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、前記第１の遅延部は、前記基準周期信号を前記選択部へ導く第１の信号経路と、前記第１の信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタと、当該スイッチング素子のオンオフ状態を制御するオンオフ制御部とを備えることを特徴としている。
【０００７】
また、上述の無線送信回路において、前記基準周期信号生成部から出力された基準周期信号と同期して、前記送信データを変調して得られた変調信号を出力する変調回路をさらに備え、前記第１の遅延部及び前記選択部は、前記基準周期信号の代わりに前記変調回路により出力された変調信号を用いることを特徴としている。
【０００８】
また、上述の無線送信回路において、前記基準周期信号生成部から出力された基準周期信号を遅延させて第２の周期信号を生成する第２の遅延部をさらに備え、前記選択部は、前記第１の遅延部により生成された第１の周期信号及び前記第２の遅延部により生成された第２の周期信号のうち、いずれか一方を不規則に選択することによりジッタを生じさせたタイミング信号を出力するものであり、前記第２の遅延部は、前記基準周期信号を前記選択部へ導く第２の信号経路と、前記第２の信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタとを備え、前記オンオフ制御部は、前記第２の信号経路における信号遅延時間を前記第１の信号経路における信号遅延時間と異ならせるべく前記第２の信号経路に接続された前記複数のスイッチング素子のオンオフ状態をさらに制御することを特徴としている。
【０００９】
また、上述の無線送信回路において、前記基準周期信号生成部から出力された基準周期信号を変調した変調信号を出力する変調回路をさらに備え、前記第１及び第２の遅延部は、前記基準周期信号の代わりに前記変調回路により出力された変調信号を用いることを特徴としている。
【００１０】
また、上述の無線送信回路において、前記複数のスイッチング素子におけるオンオフ状態の設定を受け付ける設定受付部をさらに備え、前記オンオフ制御部は、前記設定受付部により受け付けられた設定内容に応じて前記複数のスイッチング素子のオンオフ状態を設定することを特徴としている。
【００１１】
また、上述の無線送信回路において、前記オンオフ制御部は、前記複数のスイッチング素子におけるオンオフ状態を、不規則に変化させることを特徴としている。
【００１２】
また、上述の無線送信回路において、前記複数のスイッチング素子は、ＭＯＳトランジスタを用いて構成されており、前記オンオフ制御部は、前記ＭＯＳトランジスタをオンさせる際におけるゲート電圧を、前記設定受付部により受け付けられた設定内容に応じて設定することを特徴としている。
【００１３】
また、上述の無線送信回路において、前記複数のスイッチング素子は、ＭＯＳトランジスタを用いて構成されており、前記オンオフ制御部は、前記ＭＯＳトランジスタをオンさせる際におけるゲート電圧を不規則に変化させることを特徴としている。
【００１４】
また、上述の無線送信回路において、前記キャパシタは、ＭＯＳトランジスタにおけるゲート容量によって構成されていることを特徴としている。
【００１５】
また、上述の無線送信回路において、前記第１の信号経路における信号遅延時間を調整するための第１の制御電圧を生成する第１の制御電圧生成部をさらに備え、前記第１の遅延部は、前記基準周期信号に応じて、前記第１の制御電圧生成部により生成された前記第１の制御電圧の前記第１の信号経路への供給をオンオフする第１の信号駆動用スイッチング素子をさらに備えたことを特徴としている。
【００１６】
また、上述の無線送信回路において、前記第１の信号駆動用スイッチング素子はＣＭＯＳインバータであり、前記基準周期信号は、当該ＣＭＯＳインバータのゲートに印加され、前記第１の制御電圧生成部は、前記第１の制御電圧を当該ＣＭＯＳインバータにおけるＰＭＯＳトランジスタのソースに印加し、当該ＰＭＯＳトランジスタのドレインは、前記第１の信号経路に接続されていることを特徴としている。
【００１７】
また、上述の無線送信回路において、前記第２の信号経路における信号遅延時間を調整するための第２の制御電圧を生成する第２の制御電圧生成部をさらに備え、前記第２の遅延部は、前記基準周期信号に応じて、前記第２の制御電圧生成部により生成された前記第２の制御電圧の前記第２の信号経路への供給をオンオフする第２の信号駆動用スイッチング素子をさらに備えたことを特徴としている。
【００１８】
また、上述の無線送信回路において、前記第２の信号駆動用スイッチング素子はＣＭＯＳインバータであり、前記基準周期信号は、当該ＣＭＯＳインバータのゲートに印加され、前記第２の制御電圧生成部は、前記第２の制御電圧を当該ＣＭＯＳインバータにおけるＰＭＯＳトランジスタのソースに印加し、当該ＰＭＯＳトランジスタのドレインは、前記第２の信号経路に接続されていることを特徴としている。
【００１９】
また、上述の無線送信回路において、所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、前記基準周期信号生成部から出力された基準周期信号を遅延させてタイミング信号を生成する遅延部と、前記遅延部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、前記遅延部は、前記基準周期信号を前記タイミング信号として前記送信パルス生成部へ導く信号経路と、前記信号経路と複数のスイッチング素子を介してそれぞれ接続される複数のキャパシタと、当該スイッチング素子のオンオフ状態を不規則に変化させるオンオフ制御部とを備えることを特徴としている。
【００２０】
そして、本発明の第２の手段に係る無線送信回路は、所定の周期と同期したパルスを用いた無線信号により送信データを送信する無線送信回路において、前記周期を有する周期信号である基準周期信号を生成する基準周期信号生成部と、所定の遅延時間設定用電圧を不規則に変化させる制御電圧生成部と、前記制御電圧生成部から出力された遅延時間設定用電圧に応じて、前記基準周期信号生成部から出力された基準周期信号を遅延させてタイミング信号を生成する遅延部と、前記遅延部から出力されたタイミング信号と同期して、前記送信データを示す前記パルスを出力する送信パルス生成部とを備え、前記遅延部は、前記基準周期信号を前記送信パルス生成部へ導く信号経路と、前記信号経路に接続されるキャパシタと、前記基準周期信号に応じて、前記制御電圧生成部から出力された遅延時間設定用電圧の前記信号経路への供給をオンオフする信号駆動用スイッチング素子とを備えることを特徴としている。
【００２１】
さらに、本発明の第３の手段に係る無線送信装置は、周期的なタイミングと同期したパルスを用いた無線信号により送信データを送信する無線送信装置において、前記送信データを生成するデータ生成部と、前記データ生成部により生成された送信データに基づいて、前記送信データを表すパルスを出力する無線送信回路と、前記無線送信回路により出力されたパルスを放射するアンテナとを備え、前記無線送信回路は、上述のいずれかに記載の無線送信回路であることを特徴としている。
【発明の効果】
【００２２】
このような構成の無線送信回路及び無線送信装置は、第１の遅延部において、複数のスイッチング素子を介して複数のキャパシタがそれぞれ接続される第１の信号経路によって基準周期信号が選択部へ導かれ、オンオフ制御部によって当該スイッチング素子のオンオフ状態が制御されることにより第１の信号経路に所定数のキャパシタが接続されて第１の信号経路に所定の静電容量が接続され、第１の遅延部における第１の周期信号の遅延時間が調整される。そして、選択部によって基準周期信号及び第１の周期信号のうち、いずれか一方が不規則に選択されることによりジッタが生じたタイミング信号が出力される。さらに、送信パルス生成部によって、選択部から出力されたタイミング信号と同期して、送信データを示す短パルスが出力されるので、短パルスにジッタが生じて送信信号の周波数成分のスペクトラムが拡がる結果、電力密度のピーク値が低下する。従って、短パルス信号における波高値を低下させることなく送信信号に含まれる周波数成分毎の電力密度を低下させることができる。
【００２３】
また、このような構成の無線送信回路及び無線送信装置は、遅延部において、複数のスイッチング素子を介して複数のキャパシタがそれぞれ接続される信号経路によって基準周期信号がタイミング信号として送信パルス生成部へ導かれる。そして、オンオフ制御部によって当該スイッチング素子のオンオフ状態が不規則に変化されることにより信号経路に不規則にキャパシタが接続されて信号経路に接続される静電容量が不規則に変化し、遅延部における周期信号の遅延時間が不規則にされる結果、タイミング信号にジッタが生じる。さらに、送信パルス生成部によって、ジッタが生じたタイミング信号と同期して、送信データを示す短パルスが出力されるので、短パルスにジッタが生じて送信信号の周波数成分のスペクトラムが拡がる結果、電力密度のピーク値が低下する。従って、短パルス信号における波高値を低下させることなく送信信号に含まれる周波数成分毎の電力密度を低下させることができる。
【００２４】
また、このような構成の無線送信回路及び無線送信装置は、制御電圧生成部によって遅延時間設定用電圧が不規則に変化されて遅延部における信号駆動用スイッチング素子へ供給され、信号駆動用スイッチング素子によって遅延時間設定用電圧の、キャパシタが接続された信号経路への供給が基準周期信号に応じてオンオフされることにより、遅延時間が不規則にされたタイミング信号が生成される。そして、送信パルス生成部によって、遅延部から出力されたタイミング信号と同期して、送信データを示す短パルスが出力されるので、短パルスにジッタが生じて送信信号の周波数成分のスペクトラムが拡がる結果、電力密度のピーク値が低下する。従って、短パルス信号における波高値を低下させることなく送信信号に含まれる周波数成分毎の電力密度を低下させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係る実施形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、その説明を省略する。図１は、本発明の一実施形態に係る無線送信装置及び無線送信回路の構成の一例を示すブロック図である。図１に示す無線送信装置１は、無線送信回路２と、データ生成部３と、アンテナ４とを備えている。無線送信回路２は、データ生成部３から出力された送信データＳＤを変調し、パルスを用いて無線通信を行う通信方式、例えばウルトラワイドバンド通信方式におけるパルスを用いた無線信号として送信する回路部で、タイミング信号生成部５と、送信パルス生成部６とを備えて構成されている。
【００２６】
図２は、タイミング信号生成部５の構成の一例を示すブロック図である。図２に示すタイミング信号生成部５は、周期的なタイミングを表すタイミング信号ＣＬＫを出力する回路部で、発振回路５１（基準周期信号生成部）、バッファ５２、第１遅延回路５３（第１の遅延部）、第２遅延回路５４（第２の遅延部）、選択部５５、選択信号生成部５６、制御電圧生成部５７（第１，第２の制御電圧生成部）、及び設定受付部５８を備えている。
【００２７】
発振回路５１は、ウルトラワイドバンド方式の無線信号におけるパルス周期を有する周期信号である基準周期信号ＣＫ０を生成する。バッファ５２は、基準周期信号ＣＫ０を波形整形して基準周期信号ＣＫ０’として第１遅延回路５３及び第２遅延回路５４へ出力する。
【００２８】
第１遅延回路５３及び第２遅延回路５４は、発振回路５１からバッファ５２を介して出力された基準周期信号ＣＫ０’を遅延させて周期信号ＣＫ１（第１の周期信号）及び周期信号ＣＫ２（第２の周期信号）をそれぞれ生成する回路部である。
【００２９】
第１遅延回路５３は、ＰＭＯＳトランジスタＴｒ１１のドレインとＮＭＯＳトランジスタＴｒ１２のドレインとが接続され、ＰＭＯＳトランジスタＴｒ１１のゲートとＮＭＯＳトランジスタＴｒ１２のゲートとが接続されてＣＭＯＳインバータＴｒ１０（第１の信号駆動用スイッチング素子）が構成されている。また、ＰＭＯＳトランジスタＴｒ１７のドレインとＮＭＯＳトランジスタＴｒ１８のドレインとが接続され、ＰＭＯＳトランジスタＴｒ１７のゲートとＮＭＯＳトランジスタＴｒ１８のゲートとが接続されてＣＭＯＳインバータＴｒ１９が構成されている。また、ＰＭＯＳトランジスタＴｒ１１，Ｔｒ１７のソース電圧は、制御電圧生成部５７から供給されている。
【００３０】
そして、バッファ５２から出力された基準周期信号ＣＫ０’がＰＭＯＳトランジスタＴｒ１１及びＮＭＯＳトランジスタＴｒ１２のゲートに印加され、ＰＭＯＳトランジスタＴｒ１１及びＮＭＯＳトランジスタＴｒ１２のドレインが配線５３１（第１の信号経路）を介してＰＭＯＳトランジスタＴｒ１７及びＮＭＯＳトランジスタＴｒ１８のゲートに接続されている。
【００３１】
さらに、配線５３１には、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５（スイッチング素子）のドレインが接続され、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のソースがそれぞれＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６のゲートに接続され、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６のドレイン及びソースがグラウンドに接続されている。すなわち、ＮＭＯＳトランジスタＴｒ１４のゲート容量（キャパシタ）がＮＭＯＳトランジスタＴｒ１３を介して配線５３１に接続され、ＮＭＯＳトランジスタＴｒ１６のゲート容量（キャパシタ）がＮＭＯＳトランジスタＴｒ１５を介して配線５３１に接続されている。
【００３２】
また、第１遅延回路５３は、オンオフ制御部５３２を備え、オンオフ制御部５３２は、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のオンオフ状態、すなわち配線５３１へのＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６におけるゲート容量の接続状態を切り替える。なお、オンオフ制御部５３２は、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５をオンさせる際にＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５を完全にオンさせる例に限られず、例えば電源回路を備えてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のゲートに印加する電圧を調整するようにしてもよい。
【００３３】
そして、ＰＭＯＳトランジスタＴｒ１７及びＮＭＯＳトランジスタＴｒ１８のドレインに生じた電圧、すなわち、ＣＭＯＳインバータＴｒ１９の出力電圧が周期信号ＣＫ１として選択部５５へ出力される。
【００３４】
第２遅延回路５４は、ＰＭＯＳトランジスタＴｒ２１のドレインとＮＭＯＳトランジスタＴｒ２２のドレインとが接続され、ＰＭＯＳトランジスタＴｒ２１のゲートとＮＭＯＳトランジスタＴｒ２２のゲートとが接続されてＣＭＯＳインバータＴｒ２０（第２の信号駆動用スイッチング素子）が構成されている。また、ＰＭＯＳトランジスタＴｒ２７のドレインとＮＭＯＳトランジスタＴｒ２８のドレインとが接続され、ＰＭＯＳトランジスタＴｒ２７のゲートとＮＭＯＳトランジスタＴｒ２８のゲートとが接続されてＣＭＯＳインバータＴｒ２９が構成されている。また、ＰＭＯＳトランジスタＴｒ２１，Ｔｒ２７のソース電圧は、制御電圧生成部５７から供給されている。
【００３５】
そして、バッファ５２から出力された基準周期信号ＣＫ０’がＰＭＯＳトランジスタＴｒ２１及びＮＭＯＳトランジスタＴｒ２２のゲートに印加され、ＰＭＯＳトランジスタＴｒ２１及びＮＭＯＳトランジスタＴｒ２２のドレインが配線５４１（第２の信号経路）を介してＰＭＯＳトランジスタＴｒ２７及びＮＭＯＳトランジスタＴｒ２８のゲートに接続されている。
【００３６】
さらに、配線５４１には、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５（スイッチング素子）のドレインが接続され、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５のソースがそれぞれＮＭＯＳトランジスタＴｒ２４，Ｔｒ２６のゲートに接続され、ＮＭＯＳトランジスタＴｒ２４，Ｔｒ２６のドレイン及びソースがグラウンドに接続されている。すなわち、ＮＭＯＳトランジスタＴｒ２４のゲート容量（キャパシタ）がＮＭＯＳトランジスタＴｒ２３を介して配線５４１に接続され、ＮＭＯＳトランジスタＴｒ２６のゲート容量（キャパシタ）がＮＭＯＳトランジスタＴｒ２５を介して配線５４１に接続されている。
【００３７】
また、オンオフ制御部５３２によって、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５のオンオフ状態、すなわち配線５４１へのＮＭＯＳトランジスタＴｒ２４，Ｔｒ２６におけるゲート容量の接続状態が切り替えられるようになっている。なお、オンオフ制御部５３２は、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５をオンさせる際にＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５を完全にオンさせる例に限られず、例えば電源回路を備えてＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５のゲートに印加する電圧を調整するようにしてもよい。
【００３８】
そして、オンオフ制御部５３２は、第１遅延回路５３におけるＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のオンオフ状態と、第２遅延回路５４におけるＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５のオンオフ状態とを異ならせることにより、第１遅延回路５３における信号遅延時間と第２遅延回路５４における信号遅延時間とを異ならせるようになっている。
【００３９】
さらに、ＰＭＯＳトランジスタＴｒ２７及びＮＭＯＳトランジスタＴｒ２８のドレインに生じた電圧、すなわち、ＣＭＯＳインバータＴｒ２９の出力電圧が周期信号ＣＫ２として選択部５５へ出力される。
【００４０】
選択部５５は、ＡＮＤゲート５５１，５５２，５５３、インバータ５５４、及びバッファ５５５から構成されたセレクタで、選択信号生成部５６から出力された選択信号ＳＥＬがローレベルであれば周期信号ＣＫ１を選択してタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力し、選択信号生成部５６から出力された選択信号ＳＥＬがハイレベルであれば周期信号ＣＫ２を選択してタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力する。
【００４１】
制御電圧生成部５７は、配線５３１における信号遅延時間を調整するための制御電圧Ｖ１（第１の制御電圧）及び配線５４１における信号遅延時間を調整するための制御電圧Ｖ２（第２の制御電圧）を生成する電源回路である。
【００４２】
設定受付部５８は、例えば１又は複数のディップスイッチや多接点スイッチの一例であるロータリスイッチ等の操作スイッチであり、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５，Ｔｒ２３，Ｔｒ２５のオンオフ状態をそれぞれ設定可能にされている。オンオフ制御部５３２は、設定受付部５８により受け付けられた設定内容に応じてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５，Ｔｒ２３，Ｔｒ２５をオンオフさせる。
【００４３】
選択信号生成部５６は、選択部５５によって、第１遅延回路５３により生成された周期信号ＣＫ１と遅延回路５４により生成された周期信号ＣＫ２とのうちいずれか一方を不規則（ランダム）に選択することによりタイミング信号ＣＬＫにジッタを生じさせる制御回路である。図３は、選択信号生成部５６の構成の一例を示すブロック図である。
【００４４】
図３に示す選択信号生成部５６は、２ビットカウンタ５６１と、４ビットカウンタ５６２と、ビットセレクタ５６３とを備え、周期信号ＣＫ１，ＣＫ２のうちいずれか一つを選択部５５で選択させるための２ビットの選択信号ＳＥＬを生成すると共に基準周期信号ＣＫ０’と同期して選択部５５へ出力する。具体的には、２ビットカウンタ５６１と、４ビットカウンタ５６２とは、それぞれバッファ５２から出力された基準周期信号ＣＫ０’をカウントし、ビットセレクタ５６３は、２ビットカウンタ５６１のカウント値ＣＴ２に応じて４ビットカウンタ５６２の４ビットのカウント値ＣＴ１のうち１ビットを選択して選択信号ＳＥＬとして選択部５５へ出力する。２ビットカウンタ５６１は、カウント周期が４ビットカウンタ５６２の約数となることを避けるため、００→０１→１０→００を繰り返すようにされている。
【００４５】
選択部５５は、選択信号生成部５６から出力された選択信号ＳＥＬに基づいて、周期信号ＣＫ１，ＣＫ２のうちいずれか一つを擬似的に不規則（ランダム）に選択し、タイミング信号ＣＬＫとしてデータ生成部３と変調回路６１とへ出力する。
【００４６】
データ生成部３は、送信しようとするデータを生成する回路部で、例えば人の在不在を検出する人感センサや温度センサ等の検出装置及び、例えば照明器具や空調装置等を制御するためのリモコン装置等の、情報や指示命令等を表すデータを生成するものであり、送信データＳＤとしてタイミング信号生成部５から出力されたタイミング信号ＣＬＫと同期して送信パルス生成部６へ出力する。なお、データ生成部３は、自ら送信しようとするデータを生成するものに限られず、例えば外部に接続された機器から送信しようとするデータを受信して、送信データＳＤとして送信パルス生成部６へ出力するものであってもよい。
【００４７】
送信パルス生成部６は、送信データＳＤを変調して得られたパルスをタイミング信号生成部５により出力されたタイミング信号ＣＬＫと同期させたパルス信号Ｓ４を、アンテナ４へ出力し、アンテナ４から放射させる回路部で、変調回路６１と、ドライバ部６２と、ステップリカバリダイオード回路６３と、バンドパスフィルタ６４とを備えて構成されている。
【００４８】
変調回路６１は、ウルトラワイドバンド方式による変調を行う回路であり、例えばデータ生成部３から出力された送信データＳＤとＰＮ（Pseudorandom Noise）符号とを乗積することにより、送信データＳＤを変調して変調信号Ｓ１を生成し、ドライバ部６２へ出力する。ドライバ部６２は、変調回路６１から出力された変調信号Ｓ１における駆動電流を増大させて変調信号Ｓ２としてステップリカバリダイオード回路６３へ出力する回路部で、例えばＣＭＯＳトランジスタを用いて構成されている。
【００４９】
ステップリカバリダイオード回路６３は、ドライバ部６２から出力された変調信号Ｓ２に基づいて高周波の信号成分を生じさせた変調信号Ｓ３を生成する回路部である。図４は、ステップリカバリダイオード回路６３の構成の一例を示す回路図である。図４に示すステップリカバリダイオード回路６３は、ドライバ部６２から出力された変調信号Ｓ２がハイパスフィルタ６５に入力され、ハイパスフィルタ６５の出力がステップリカバリダイオードＳＲＤのアノードに接続され、ステップリカバリダイオードＳＲＤのカソードがグラウンドに接続されている。また、所定のバイアス電圧Ｖｂｉａｓが、電圧−電流変換素子６６を介してステップリカバリダイオードＳＲＤのアノードに供給されている。
【００５０】
ハイパスフィルタ６５は、例えばコンデンサを用いて構成されたハイパスフィルタで、ドライバ部６２から出力された変調信号Ｓ２の高周波成分を通過させる。電圧−電流変換素子６６は、バイアス電圧Ｖｂｉａｓを電流に変換する素子で、例えば抵抗やインダクタ等が用いられる。そして、ステップリカバリダイオードＳＲＤのアノードに生じた電圧が、変調信号Ｓ３としてバンドパスフィルタ６４へ出力される。
【００５１】
バンドパスフィルタ６４は、ステップリカバリダイオード回路６３から出力された変調信号Ｓ３から高周波の信号成分を抽出する帯域フィルタであり、抽出した高周波の信号成分をウルトラワイドバンド通信用のパルス信号Ｓ４としてアンテナ４へ出力する。アンテナ４は、パルス信号Ｓ４を無線信号として放射する。
【００５２】
次に、上述のように構成された無線送信装置１の動作について説明する。図５は、タイミング信号生成部５の動作を説明するための説明図である。まず、図２に示す発振回路５１が発振し、周期ｔ０の基準周期信号ＣＫ０がバッファ５２へ出力されて波形整形され、周期ｔ０の基準周期信号ＣＫ０’としてＰＭＯＳトランジスタＴｒ１１，Ｔｒ２１、ＮＭＯＳトランジスタＴｒ１２，Ｔｒ２２のベースに供給される。
【００５３】
図６は、第１遅延回路５３及び第２遅延回路５４の動作の一例を示す信号波形図である。図６においては、制御電圧生成部５７から出力される制御電圧Ｖ１と制御電圧Ｖ２とが等しい場合の例を示している。まず、設定受付部５８によって、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ２３，Ｔｒ２５をオン、ＮＭＯＳトランジスタＴｒ１５をオフする旨の設定指示が受け付けられ、オンオフ制御部５３２によって、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ２３，Ｔｒ２５がオン、ＮＭＯＳトランジスタＴｒ１５がオフされる。
【００５４】
そうすると、ＮＭＯＳトランジスタＴｒ１３によってＮＭＯＳトランジスタＴｒ１４のゲート容量が配線５３１に接続され、ＮＭＯＳトランジスタＴｒ２３，２５によってＮＭＯＳトランジスタＴｒ２４，Ｔｒ２６のゲート容量が配線５４１に接続される。
【００５５】
そして、基準周期信号ＣＫ０’がハイレベルになると、ＰＭＯＳトランジスタＴｒ１１，Ｔｒ２１がオフ、ＮＭＯＳトランジスタＴｒ１２，Ｔｒ２２がオンし、ＮＭＯＳトランジスタＴｒ１４のゲート容量に充電されている電荷が放電されて配線５３１の電圧Ｖ５３１が低下すると共にＮＭＯＳトランジスタＴｒ２４，２６のゲート容量に充電されている電荷が放電されて配線５４１の電圧Ｖ５４１が低下する。
【００５６】
そして、電圧Ｖ５３１がＣＭＯＳインバータＴｒ１９の閾値電圧Ｖｔｈ未満になるとＣＭＯＳインバータＴｒ１９がオン（ＰＭＯＳトランジスタＴｒ１７がオン、ＮＭＯＳトランジスタＴｒ１８がオフ）して周期信号ＣＫ１が立ち上がり、電圧Ｖ５４１がＣＭＯＳインバータＴｒ２９の閾値電圧Ｖｔｈ未満になるとＣＭＯＳインバータＴｒ２９がオン（ＰＭＯＳトランジスタＴｒ２７がオン、ＮＭＯＳトランジスタＴｒ２８がオフ）して周期信号ＣＫ２が立ち上がる。
【００５７】
このとき、配線５３１に接続されている静電容量よりも配線５４１に接続されている静電容量の方が大きいため、図６に示すように、電圧Ｖ５３１よりも電圧Ｖ５４１の方が緩やかに低下し、閾値電圧Ｖｔｈ未満になるまでの時間が長いので、基準周期信号ＣＫ０’に対する周期信号ＣＫ１の遅延時間△ｔ１よりも基準周期信号ＣＫ０’に対する周期信号ＣＫ２の遅延時間△ｔ２の方が長くなる。従って、周期信号ＣＫ２は、周期信号ＣＫ１よりも遅延時間△ｔ（＝△ｔ２−△ｔ１）だけ遅延する。
【００５８】
同様に、基準周期信号ＣＫ０’がローレベルになると、ＰＭＯＳトランジスタＴｒ１１，Ｔｒ２１がオン、ＮＭＯＳトランジスタＴｒ１２，Ｔｒ２２がオフし、ＮＭＯＳトランジスタＴｒ１４のゲート容量が制御電圧Ｖ１で充電されて配線５３１の電圧Ｖ５３１が増大すると共にＮＭＯＳトランジスタＴｒ２４，２６のゲート容量が制御電圧Ｖ２で充電されて配線５４１の電圧Ｖ５４１が増大する。
【００５９】
そして、電圧Ｖ５３１がＣＭＯＳインバータＴｒ１９の閾値電圧Ｖｔｈを超えるとＣＭＯＳインバータＴｒ１９がオフ（ＰＭＯＳトランジスタＴｒ１７がオフ、ＮＭＯＳトランジスタＴｒ１８がオン）して周期信号ＣＫ１が立ち下がり、電圧Ｖ５４１がＣＭＯＳインバータＴｒ２９の閾値電圧Ｖｔｈを超えるとＣＭＯＳインバータＴｒ２９がオン（ＰＭＯＳトランジスタＴｒ２７がオフ、ＮＭＯＳトランジスタＴｒ２８がオン）して周期信号ＣＫ２が立ち下がる。
【００６０】
このとき、配線５３１に接続されている静電容量よりも配線５４１に接続されている静電容量の方が大きいため、図６に示すように、電圧Ｖ５３１よりも電圧Ｖ５４１の方が緩やかに増大し、閾値電圧Ｖｔｈを超えるまでの時間が長いので、基準周期信号ＣＫ０’に対する周期信号ＣＫ１の遅延時間△ｔ１よりも基準周期信号ＣＫ０’に対する周期信号ＣＫ２の遅延時間△ｔ２の方が、例えば１５０ｐｓｅｃ長くなる。従って、周期信号ＣＫ２は、周期信号ＣＫ１よりも遅延時間△ｔ（＝△ｔ２−△ｔ１）だけ遅延する。
【００６１】
図５に戻って、周期信号ＣＫ１，ＣＫ２は、選択部５５に入力される。そして、選択信号生成部５６によって、擬似的に不規則（ランダム）に変化するようにされた選択信号ＳＥＬが生成されて選択部５５へ出力される。さらに、選択部５５によって、選択信号ＳＥＬがハイレベルになると、周期信号ＣＫ１がタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力され、選択信号ＳＥＬがローレベルになると、周期信号ＣＫ２がタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力される。
【００６２】
そうすると、選択信号ＳＥＬが立ち下がったタイミングでは、タイミング信号ＣＬＫの周期が周期ｔ０より遅延時間△ｔだけ短い周期ｔ１にされ、選択信号ＳＥＬが立ち上がったタイミングでは、タイミング信号ＣＬＫの周期が周期ｔ０より遅延時間△ｔだけ長い周期ｔ２にされる。これにより、タイミング信号ＣＬＫの周期は、不規則（ランダム）に周期ｔ０，ｔ１，ｔ２に変化する結果、タイミング信号ＣＬＫに△ｔの時間幅でジッタが生じる。
【００６３】
この場合、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のうちオンされるトランジスタの数が多いほど第１遅延回路５３における周期信号ＣＫ１の遅延時間△ｔ１が増大し、ＮＭＯＳトランジスタＴｒ２３，Ｔｒ２５のうちオンされるトランジスタの数が多いほど第２遅延回路５４における周期信号ＣＫ２の遅延時間△ｔ２が増大するので、設定受付部５８の設定に応じてジッタの時間幅（△ｔ）を変化させることができ、設定受付部５８の設定を変えることによって遅延時間△ｔ（ジッタの時間幅）を、ＵＷＢ送信信号のピーク電圧を低下させるのに適した値、例えば１５０ｐｓｅｃに設定することができる。
【００６４】
なお、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６をキャパシタとして用いる例に限られず、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６の代わりにキャパシタを用いてもよい。
【００６５】
また、第１遅延回路５３及び第２遅延回路５４は、キャパシタとして機能するＭＯＳトランジスタとスイッチング素子として機能するＭＯＳトランジスタとの対を二つずつ備える例を示したが、このような回路対を三対以上備えていてもよい。また、第１遅延回路５３が備える複数の回路対におけるキャパシタの容量をそれぞれ異なる値にしてもよく、第２遅延回路５４が備える複数の回路対におけるキャパシタの容量をそれぞれ異なる値にしてもよい。これにより、遅延時間△ｔ１，△ｔ２の設定の自由度を増大させ、すなわちジッタの時間幅（△ｔ）の設定自由度を増大させることができる。
【００６６】
また、オンオフ制御部５３２は、設定受付部５８の設定内容に応じてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５，Ｔｒ２３，Ｔｒ２５のオンオフを設定する例を示したが、オンオフ制御部５３２は、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５，Ｔｒ２３，Ｔｒ２５をオンさせる際におけるゲート電圧Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５を、設定受付部５８の設定内容に応じて設定するようにしてもよい。
【００６７】
図７（ａ）は、制御電圧Ｖ１，Ｖ２が一定でゲート電圧ＶＧ（＝Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５）を変化させた場合における遅延時間△ｔ１，△ｔ２の変化を示すグラフである。また、図７（ｂ）は、制御電圧Ｖ１，Ｖ２が一定でゲート電圧ＶＧ（＝Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５）を変化させた場合におけるジッタの値△ｔ２−△ｔ１の変化を示すグラフである。
【００６８】
図７（ａ）に示すように、ゲート電圧ＶＧを増大させると、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６の充放電時間が短縮されるため遅延時間△ｔ１，△ｔ２が減少する。一方、ゲート電圧ＶＧを減少させると、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６の充放電時間が増大されるため遅延時間△ｔ１，△ｔ２が増大する。従って、オンオフ制御部５３２は、ゲート電圧Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５をそれぞれ適宜変化させることにより、遅延時間△ｔ１，△ｔ２を変化させることができる。
【００６９】
そして、図７（ｂ）に示すように、遅延時間△ｔ１，△ｔ２の差、すなわち△ｔ２−△ｔ１によってジッタの値が設定されるので、オンオフ制御部５３２は、ゲート電圧Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５をそれぞれ適宜設定することにより、ジッタの値を設定することができる。
【００７０】
また、オンオフ制御部５３２は、例えば選択信号生成部５６と同様の回路を用いてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５，Ｔｒ２３，Ｔｒ２５のオンオフ状態を不規則に変化させてもよい。この場合、遅延時間△ｔ１，△ｔ２が擬似的に不規則に変化され、このように遅延時間△ｔ１，△ｔ２が不規則にされてジッタが生じた周期信号ＣＫ１，ＣＫ２のうちいずれかが選択部５５によって擬似的に不規則に選択されてタイミング信号ＣＬＫが生成されるので、タイミング信号ＣＬＫのジッタの不規則性（乱雑さ）を増大させることができる。
【００７１】
同様に、オンオフ制御部５３２は、例えば選択信号生成部５６と同様の回路を用いてゲート電圧Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５を不規則に変化させてもよい。この場合、遅延時間△ｔ１，△ｔ２が擬似的に不規則に変化され、このように遅延時間△ｔ１，△ｔ２が不規則にされてジッタが生じた周期信号ＣＫ１，ＣＫ２のうちいずれかが選択部５５によって擬似的に不規則に選択されてタイミング信号ＣＬＫが生成されるので、タイミング信号ＣＬＫのジッタの不規則性（乱雑さ）を増大させることができる。
【００７２】
図８（ａ）は、ゲート電圧Ｖ１３，Ｖ１５，Ｖ２３，Ｖ２５を一定にして制御電圧Ｖｓ（＝Ｖ１，Ｖ２）を変化させた場合における遅延時間△ｔ１，△ｔ２の変化を示すグラフである。説明の簡単のため、オンオフ制御部５３２によって、例えばＮＭＯＳトランジスタＴｒ１３，Ｔｒ２４のみがオンされる場合、すなわちＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６の容量に起因して生じる遅延時間が、周期信号ＣＫ１と周期信号ＣＫ２とで等しい場合について説明する。
【００７３】
図８（ａ）に示すように、制御電圧Ｖｓの上昇に伴い、遅延時間△ｔ１，△ｔ２が減少する。従って、制御電圧生成部５７は、制御電圧Ｖ１を調整することにより遅延時間△ｔ１を調整し、制御電圧Ｖ２を調整することにより遅延時間△ｔ２を調整することができる。また、図８（ｂ）に示すように、ジッタの値は遅延時間△ｔ１，△ｔ２の差、すなわち△ｔ２−△ｔ１によってジッタの値が設定されるので、制御電圧生成部５７は、制御電圧Ｖ１，Ｖ２をそれぞれ適宜設定することにより、ジッタの値を設定することができる。
【００７４】
従って、例えば制御電圧生成部５７は、設定受付部５８の設定に応じて制御電圧Ｖ１，Ｖ２を設定するようにすれば、設定受付部５８の設定を変えることによって遅延時間△ｔ（ジッタの時間幅）を、ＵＷＢ送信信号のピーク電圧を低下させるのに適した値、例えば１５０ｐｓｅｃに設定することができる。
【００７５】
なお、制御電圧生成部５７は、例えば選択信号生成部５６と同様の回路を用いて制御電圧Ｖ１，Ｖ２を不規則に変化させてもよい。この場合、遅延時間△ｔ１，△ｔ２が擬似的に不規則に変化されるので、このように遅延時間△ｔ１，△ｔ２が不規則にされてジッタが生じた周期信号ＣＫ１，ＣＫ２のうちいずれかが選択部５５によって擬似的に不規則に選択されてタイミング信号ＣＬＫが生成され、タイミング信号ＣＬＫのジッタの不規則性（乱雑さ）を増大させることができる。
【００７６】
次に、データ生成部３から、タイミング信号ＣＬＫと同期して送信データＳＤが変調回路６１へ出力される。図９は、送信パルス生成部６の動作を説明するための信号波形図である。まず、変調回路６１によって、例えばデータ生成部３から出力された送信データＳＤとタイミング信号ＣＬＫとが乗積されてウルトラワイドバンド方式による変調が施された変調信号Ｓ１が生成され、ドライバ部６２へ出力される。この場合、タイミング信号ＣＬＫに含まれるジッタが、変調信号Ｓ１にも含まれる。
【００７７】
そして、ドライバ部６２によって変調信号Ｓ１における駆動電流を増大させた信号が変調信号Ｓ２としてステップリカバリダイオード回路６３へ出力される。この場合、変調信号Ｓ１に含まれるジッタが、変調信号Ｓ２にも含まれる。
【００７８】
次に、ステップリカバリダイオード回路６３に変調信号Ｓ２が入力されると、ステップリカバリダイオード回路６３によって、変調信号Ｓ２の信号立ち下がり部に高周波の信号成分を生じさせることにより、立ち下がりが急峻にされると共にアンダーシュートが生じた変調信号Ｓ３が生成される。この場合、変調信号Ｓ２に含まれるジッタが、変調信号Ｓ３にも含まれる。
【００７９】
次に、ステップリカバリダイオード回路６３から出力された変調信号Ｓ３から、バンドパスフィルタ６４によって高周波の信号成分が抽出され、抽出された高周波の信号成分がウルトラワイドバンド通信用のパルス信号Ｓ４としてアンテナ４へ出力され、アンテナ４によってパルス信号Ｓ４が無線信号として放射される。この場合、パルス信号Ｓ４の時間幅は、ウルトラワイドバンド通信に用いられる１ｎｓ程度の時間幅が得られると共に、変調信号Ｓ３に含まれるジッタが、パルス信号Ｓ４にも含まれる。
【００８０】
図１０は、パルス信号Ｓ４にジッタが含まれていない場合におけるパルス信号Ｓ４の周波数成分毎の電力密度を示す説明図である。図１０において、パルス信号Ｓ４における電力密度のピーク値は、パルス信号Ｓ４の周波数と、その整数倍の周波数において現れる。送信電力のスペクトラムには、各パルスにおける周波数成分と、各パルスが出力されるタイミングに依存する周波数成分とが含まれている。
【００８１】
そして、図１０におけるパルス信号Ｓ４について、波高値は同一のままジッタを生じさせ、パルスが出力される周期を例えば１〜９％程度変動させると、図１１に示すように、各パルスが出力されるタイミングに依存する周波数成分のスペクトラムが拡がる結果、電力密度のピーク値が低下する。従って、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができる。そして、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができるので、送信距離を維持しつつ周波数成分毎の送信電力を米連邦通信委員会で規定されたスペクトラムマスクＳＰＭ以下にすることが容易となる。
【００８２】
また、パルス信号Ｓ４の周波数成分毎の電力密度を低下させることにより、図１１における符号Ａで示すように、スペクトラムマスクＳＰＭで規定される電力密度上限値とパルス信号Ｓ４の電力密度ピーク値との間における余裕が大きくなれば、図１２に示すように、スペクトラムマスクＳＰＭで規定される電力密度上限値を超えない範囲内でパルス信号Ｓ４の波高値を増大させて、通信距離を増大させることが可能となる。
【００８３】
また、例えばタイミング信号生成部５の製造ばらつき等により、ＮＭＯＳトランジスタＴｒ１４，Ｔｒ１６，Ｔｒ２４，Ｔｒ２６のベースの静電容量にばらつきが生じ、遅延時間△ｔ（ジッタの時間幅）がパルス信号Ｓ４のピーク電圧を低下させるのに適した値、例えば１５０ｐｓｅｃと異なる値になった場合であっても、設定受付部５８の設定に応じて遅延時間△ｔを変化させることができるので、設定受付部５８の設定を変えることによって遅延時間△ｔ（ジッタの時間幅）をパルス信号Ｓ４のピーク電圧を低下させるのに適した値、例えば１５０ｐｓｅｃに設定することができる。
【００８４】
なお、第１遅延回路５３及び第２遅延回路５４を備える例を示したが、例えば図１３に示すタイミング信号生成部５ａのように、第２遅延回路５４を備えず、バッファ５２から出力された基準周期信号ＣＫ０’と周期信号ＣＫ１とのうちいずれか一方を選択してタイミング信号ＣＬＫとするようにしてもよい。
【００８５】
また、例えば、図１４に示すタイミング信号生成部５ｂのように、第２遅延回路５４、選択部５５、及び選択信号生成部５６を備えず、オンオフ制御部５３２は、上述したように例えば選択信号生成部５６と同様の回路を用いてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のオンオフ状態を不規則に変化させることにより、第１遅延回路５３における遅延時間△ｔ１を擬似的に不規則に変化させ、ジッタを生じさせた周期信号ＣＫ１をタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力するようにしても良い。
【００８６】
あるいは、オンオフ制御部５３２は、例えば選択信号生成部５６と同様の回路を用いてＮＭＯＳトランジスタＴｒ１３，Ｔｒ１５のゲート電圧Ｖ１３，Ｖ１５を不規則に変化させてもよい。この場合、遅延時間△ｔ１が擬似的に不規則に変化されるので、このように遅延時間△ｔ１が不規則にされてジッタが生じた周期信号ＣＫ１がタイミング信号ＣＬＫとして用いられ、タイミング信号ＣＬＫのジッタの不規則性（乱雑さ）を増大させることができる。
【００８７】
これにより、パルス信号Ｓ４の出力タイミングにジッタを生じさせ、各パルスが出力されるタイミングに依存する周波数成分のスペクトラムを拡げることにより、電力密度のピーク値を低下させることができるので、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができる。そして、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができるので、送信距離を維持しつつ周波数成分毎の送信電力を米連邦通信委員会等で規定されたスペクトラムマスクＳＰＭ以下にすることが容易となる。
【００８８】
また、例えば図１５に示すタイミング信号生成部５ｃのように、第２遅延回路５４、選択部５５、及び選択信号生成部５６を備えず、遅延回路５３ａは、オンオフ制御部５３２、ＮＭＯＳトランジスタＴｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６を備えず、制御電圧生成部５７ａは、例えば選択信号生成部５６と同様の回路を用いて制御電圧Ｖ１を不規則に変化させ、ＣＭＯＳインバータＴｒ１０による配線５３１に接続された静電容量Ｃの充放電電流を不規則に変化させることにより、遅延回路５３ａにおける遅延時間△ｔ１を擬似的に不規則に変化させ、ジッタを生じさせた周期信号ＣＫ１をタイミング信号ＣＬＫとしてデータ生成部３及び変調回路６１へ出力するようにしても良い。
【００８９】
これにより、パルス信号Ｓ４の出力タイミングにジッタを生じさせ、各パルスが出力されるタイミングに依存する周波数成分のスペクトラムを拡げることにより、電力密度のピーク値を低下させることができるので、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができる。そして、パルス信号Ｓ４の波高値を低下させることなくパルス信号Ｓ４の周波数成分毎の電力密度を低下させることができるので、送信距離を維持しつつ周波数成分毎の送信電力を米連邦通信委員会等で規定されたスペクトラムマスクＳＰＭ以下にすることが容易となる。
【００９０】
また、タイミング信号生成部５において、発振回路５１で得られた基準周期信号ＣＫ０にジッタを生じさせたタイミング信号ＣＬＫを、データ生成部３及び送信パルス生成部６へ供給する例を示したが、データ生成部３及び送信パルス生成部６へは、ジッタを含まない基準周期信号ＣＫ０を供給し、変調回路６１で得られた変調信号Ｓ１をタイミング信号生成部５，５ａ，５ｂ，５ｃにおける基準周期信号ＣＫ０の代わりに用いてジッタを生じさせた信号を、ドライバ部６２へ供給する構成としてもよい。
【図面の簡単な説明】
【００９１】
【図１】図１は、本発明の一実施形態に係る無線送信装置及び無線送信回路の構成の一例を示すブロック図である。
【図２】図１に示すタイミング信号発生部の構成の一例を示すブロック図である。
【図３】図２に示す選択信号生成部の構成の一例を示すブロック図である。
【図４】図１に示すステップリカバリダイオード回路の構成の一例を示す回路図である。
【図５】図２に示すタイミング信号生成部の動作を説明するための説明図である。
【図６】図２に示す第１遅延回路及び第２遅延回路の動作の一例を示す信号波形図である。
【図７】（ａ）は、図２に示すスイッチング素子のゲート電圧と遅延時間との関係を示すグラフであり、（ｂ）は、図２に示すスイッチング素子のゲート電圧とジッタの値との関係を示すグラフである。
【図８】（ａ）は、図２に示す信号駆動用スイッチング素子のソース電圧（制御電圧）と遅延時間との関係を示すグラフであり、（ｂ）は、図２に示す信号駆動用スイッチング素子のソース電圧（制御電圧）とジッタとの関係を示すグラフである。
【図９】図１に示す送信パルス生成部の動作を説明するための信号波形図である。
【図１０】パルス信号にジッタが含まれていない場合におけるパルス信号の周波数成分毎の電力密度を示す説明図である。
【図１１】パルス信号にジッタを生じさせた場合におけるパルス信号の周波数成分毎の電力密度を示す説明図である。
【図１２】パルス信号の波高値を増大させた場合におけるパルス信号の周波数成分毎の電力密度を示す説明図である。
【図１３】図２に示すタイミング信号発生部の他の一例を示すブロック図である。
【図１４】図２に示すタイミング信号発生部の他の一例を示すブロック図である。
【図１５】図２に示すタイミング信号発生部の他の一例を示すブロック図である。
【図１６】米連邦通信委員会で規定されたスペクトラムマスクを示す図である。
【符号の説明】
【００９２】
１  無線送信装置
２  無線送信回路
３  データ生成部
４  アンテナ
５，５ａ，５ｂ，５ｃ  タイミング信号生成部
６  送信パルス生成部
５１  発振回路
５３  第１遅延回路
５３ａ  遅延回路
５４  第２遅延回路
５５  選択部
５６  選択信号生成部
５７  制御電圧生成部
５７ａ  制御電圧生成部
５８  設定受付部
５３１，５４１  配線
５３２  オンオフ制御部
ＣＫ０  基準周期信号
ＣＫ１，ＣＫ２  周期信号
ＣＬＫ  タイミング信号
Ｓ４  パルス信号
ＳＤ  送信データ
ＳＥＬ  選択信号
Ｔｒ１０，Ｔｒ１９，Ｔｒ２０，Ｔｒ２９  ＣＭＯＳインバータ
Ｔｒ１１，Ｔｒ１７，Ｔｒ２１，Ｔｒ２７  ＰＭＯＳトランジスタ
Ｔｒ１２〜Ｔｒ１６，Ｔｒ１８，Ｔｒ２２〜Ｔｒ２６，Ｔｒ２８  ＮＭＯＳトランジスタ
Ｖ１，Ｖ２  制御電圧
ｔ０  周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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