(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の回路ブロックを有し、
前記複数の回路ブロックのそれぞれは、信号処理を行う信号処理部と、可変論理ゲートアレイユニットを具備し前記複数の回路ブロックのうち隣接する回路ブロックのみと通信を行う通信処理部と、を有し、
前記可変論理ゲートアレイユニットは、前記可変論理ゲートアレイユニット内の接続を切り替えるスイッチであって２つの安定な状態である双安定な状態を取ることが可能である機械素子スイッチを有することを特徴とする装置。
【請求項２】
請求項１において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていることを特徴とする装置。
【請求項３】
請求項１において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。
【請求項４】
請求項１において、
少なくとも１つの他の可変論理ゲートアレイユニットを更に具備して成り、
該他の可変論理ゲートアレイユニットと前記可変論理ゲートアレイユニットとは、前記機械素子スイッチによる前記可変論理ゲートアレイユニット内の接続の切替えに基づき、複合可変論理ゲートアレイを構成可能であることを特徴とする装置。
【請求項５】
請求項１において、
前記通信処理部の少なくとも１つはＡＵＲであり、
該ＡＵＲは、
積演算を行うＡＮＤ面と、
該ＡＮＤ面と電気的に接続され、和演算を行うＯＲ面と、
前記ＡＮＤ面に接続された複数個の入力ゲートと、
前記ＯＲ面に接続された、前記入力ゲートと同数個の出力ゲートとを含んで成り、
前記複数個の入力ゲートに入力された信号の積和演算を行い、該積和演算の結果を前記出力ゲートから出力することを特徴とする装置。
【請求項６】
請求項１において、
前記可変論理ゲートアレイユニットは、
積演算を行うＡＮＤ面と、
該ＡＮＤ面と電気的に接続され、和演算を行うＯＲ面と、
前記ＡＮＤ面に接続された複数個の入力ゲートと、
前記ＯＲ面に接続された、前記入力ゲートと同数個の出力ゲートと
を含んで成り、
前記複数個の入力ゲートに入力された信号の積和演算を行い、該積和演算の結果を前記出力ゲートから出力することを特徴とする装置。
【請求項７】
請求項１において、
前記可変論理ゲートアレイユニットは、少なくとも１つの論理セル、少なくとも１つの接続セル、および少なくとも１つのスイッチセルがマトリクス状に配置されて成り、
前記論理セル、前記接続セル、および前記スイッチセルのそれぞれの少なくとも１つには前記機械素子スイッチが設けられ、
前記論理セルは、ＮＯＲおよびＮＡＮＤの少なくとも１つを含む論理機能を前記機械素子スイッチよって変更可能に構成され、
前記接続セルは、前記複数の論理セルのうち対応する論理セルと配線との接続を前記機械素子スイッチよって変更可能に構成され、
前記スイッチセルは、前記配線間の接続を前記機械素子スイッチによって変更可能に構成されていることを特徴とする装置。
【請求項８】
請求項７において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていることを特徴とする装置。
【請求項９】
請求項７において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。
【請求項１０】
請求項１において、
前記可変論理ゲートアレイユニットは、
少なくとも１つの論理ブロックと、該論理ブロック間を相互に電気的に接続する相互結線ブロックとを具備して成り、
前記論理ブロックおよび前記相互結線ブロックのそれぞれには、前記機械素子スイッチが設けられ、
前記論理ブロックは、レジスタおよび演算器の少なくとも１つを含む論理機能が前記機械素子スイッチによって設定可能に構成され、
前記相互結線ブロックは、前記論理ブロックに設定された論理機能間の相互接続を前記機械素子スイッチにより切換可能に構成されていることを特徴とする装置。
【請求項１１】
請求項１０において、
前記機械素子スイッチは、前記可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていることを特徴とする装置。
【請求項１２】
請求項１０において、
前記装置の外部からの信号によって前記双安定な状態の何れかが指定されるよう構成されていることを特徴とする装置。
【請求項１３】
請求項１において、
外部からの信号を受信可能に構成され、前記可変論理ゲートアレイユニットと電気的に接続され、前記外部からの信号に基づき前記可変論理ゲートアレイユニットに書込みの可否に関する信号を送信する書込み許可回路を更に具備して成ることを特徴とする装置。
【請求項１４】
請求項１において、
外部からの信号を受信可能に構成され、前記可変論理ゲートアレイユニットと電気的に接続された無線インタフェース回路を更に具備して成り、
該無線インタフェース回路を介して受信した前記外部からの信号に基づき前記可変論理ゲートアレイユニット内の接続を変更可能に構成されていることを特徴とする装置。
【請求項１５】
請求項１において、
前記信号処理部および前記通信処理部を構成するＣＭＯＳ回路の絶縁膜の膜厚は、前記機械素子スイッチの制御部を構成するＣＭＯＳ回路の絶縁膜の膜厚よりも薄いことを特徴とする装置。
【請求項１６】
請求項１において、
前記機械素子スイッチは、ＮＯＲ機能とＮＡＮＤ機能とを切り替えるスイッチであることを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は機能を変更できる大規模集積回路（ＬＳＩ）に係り、特に、機械素子スイッチ（その代表例としてＭＥＭＳ（Micro-Electro-Mechanical Systems）スイッチがある）を用いて回路の接続を変更して、機能を変更できるシステムＬＳＩ、およびそれを用いたデータ処理方法に関する。
【背景技術】
【０００２】
従来、ＦＰＧＡ（Field Programmable Gate Array）若しくはＦＰＬD（Field Programmable Logic Device）のように称される可変論理ユニットを用いて演算回路を構成する技術がある（例えば、特許文献１参照）。また、従来、２つの安定な状態（双安定な（バイステイブルな）状態）を実現するスイッチの方法、構造、特性、動作、及びＣＭＯＳ上への作成方法についての技術がある（例えば、非特許文献１および２参照）。さらに、従来、ＦＰＧＡ用スイッチ素子として、クーロン力で移動可能な配線を備え、低電圧で接続変更可能なものがある（例えば、特許文献２参照）。
【０００３】
【特許文献１】特開平１０−１１１７９０号公報
【０００４】
【特許文献２】特開平１１−３３０２５４号公報
【非特許文献１】“Ｏｎ  ａ  Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”，著者：Ｂｅａｔ  Ｈａｌｇ、ＩＥＥＥ１９９０年１０月発行の“ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ“，第２２３０〜２２３６頁，ＩＥＥＥ発行
【非特許文献２】“Ｂｒｅａｋｉｎｇ  ｔｈｅ  Ｒｅｓｉｓｔｅｖｉｔｙ  Ｂａｒｒｉｅｒ”，著者：Ｒ．Ｔ．Ｅｄｗａｒｄｓ及びＣ．−Ｊ．Ｋｉｍ、ＩＥＥＥ２００１年７月発行の“Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  Ｔｈｉｒｄ  ＮＡＳＡ／ＤｏＤ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｅｖｏｌａｂｌｅ  Ｈｒａｄｗａｒｅ“，第１６７〜１７１頁，ＩＥＥＥ発行
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に開示されている従来のＦＰＧＡベースのリコンフィギュラブルロジックには以下の問題点がある。
【０００６】
第１に、構成の変化はＭＯＳスイッチを用いて行われるが、ＭＯＳスイッチの抵抗は数キロΩと大きい。しかもこれが複数直列に接続されてしまうため周波数を一桁下げてしまう。かつ、このスイッチの状態を記憶するメモリ素子が必要となる。
【０００７】
第２に、ＭＯＳスイッチの抵抗が大きくこまめな切替え単位にスイッチを配置できない機能の変更ができないので、例えばセルラオートマタのように細粒（小さな論理単位）で機能を変更し、その集合体で大きな機能を実現するシステムに適用できない。できても非常に低速であり、原理確認用の実験システムの域をでることができない。
【０００８】
第３に、プログラマブルマイコンと混載し、必要な時に必要なアクセラレータをＦＰＧＡで構成する方式が試みられているが、上記第１の理由でマイコンの可能周波数に対して、一桁低い周波数しか達成できないため目的の効果が出せない。
【０００９】
また、上記特許文献２に開示されている従来のＦＰＧＡ用スイッチ素子には以下の問題点がある。
ここで用いられるＭＥＭＳスイッチは、移動可能な配線を用意し、これをクーロン力で移動させる方式であり、このＭＥＭＳスイッチ自体が構造的に２つの力学的な安定状態を持たない。
【００１０】
以下、上記特許文献２に開示された構成の問題点を、同文献中の符号を用いて具体的に説明する。同文献の図１において、制御用配線20に電圧を印加することにより、移動可能な配線30と制御用配線20との間にクーロン力が発生し、このクーロン力によって移動可能な配線30がレールに沿って図中下方向に移動し、接続用配線11および12と移動可能な配線30とが接する位置で停止する。しかし、この停止状態は制御用配線20に印加された電圧により保持されているのであって、この電圧の印加を中断すれば、停止状態は保持されず、振動等によって移動可能な配線30が図中上方向にずれ、その結果、接続用配線11と12との間の電気的導通が切断されてしまう可能性がある。なぜならば、移動可能な配線30が移動して接続用配線11および12に接するまでの間に、移動可能な配線30は力学的な安定性の面では何ら状態が遷移していないからである。すなわち、この移動前、移動後、および移動の途中という３つの状態は、いずれも力学的安定性を示すポテンシャルエネルギーが互いにほぼ等しい。換言すれば、エネルギー的にひとつの極小値の状態から、ある極大値の状態を経て、他の極小値の状態に遷移させているわけではない。両端での移動は制限させているため、いわば無限大の２つのポテンシャルの壁に挟まれた、平らな井戸方ポテンシャルの中を空間的に移動しているのみである。つまり、この構成は力学的に双安定ではないため、この構成を双安定なスイッチに適用することは不可能である。
【００１１】
このように、上記特許文献２に開示された構成は力学的に双安定でないため、状態を保持する回路を別に設けないと変更した機能を維持できない。そのため、消費電力やチップ面積の増加を招くという問題点があった。
【００１２】
本発明の目的は、上記第１〜３の問題点を解決し、オン状態の抵抗が数Ω以下と非常に小さく、オフ状態の抵抗が無限大と、理想的なスイッチング特性を示し、状態を保持でき、動作中に機能を変更できる素子を実現することにある。
【００１３】
本発明の他の目的は、双安定なＭＥＭＳスイッチをＬＳＩの機能変更に用いるために必要なＭＥＭＳスイッチの構造上の工夫を示し、バイステイブルＭＥＭＳスイッチを用いて回路ブロックの機能切替えが可能なＬＳＩ構成を実現することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために本願によって開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
すなわち、本発明の装置は、少なくとも１つの可変論理ゲートアレイユニットを具備して成り、その可変論理ゲートアレイユニットの少なくとも１つは、その可変論理ゲートアレイユニット内の接続を切り替えるためのＭＥＭＳスイッチ素子を含んで成り、そのＭＥＭＳスイッチ素子は、２つの安定な状態である双安定な状態を取ることが可能であることを特徴とする。
【００１６】
ＭＥＭＳスイッチ素子は、可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていれば好適である。
また、本発明の装置は、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
【００１７】
また、本発明の装置は、少なくとも１つの他の可変論理ゲートアレイユニットを更に具備して成り、その他の可変論理ゲートアレイユニットと可変論理ゲートアレイユニットとが、ＭＥＭＳスイッチ素子による可変論理ゲートアレイユニット内の接続の切替えに基づき、複合可変論理ゲートアレイを構成可能であってもよい。
可変論理ゲートアレイユニットは、複数の回路ブロックを具備して成り、その複数の回路ブロックがマトリクス状に配置され、かつ、互いに隣接する回路ブロックと情報伝達可能に構成されたセルオートマタを形成していてもよい。
その場合、特に、複数の回路ブロックの少なくとも１つはＡＵＲであり、そのＡＵＲは、積演算を行うＡＮＤ面と、そのＡＮＤ面と電気的に接続され、和演算を行うＯＲ面と、ＡＮＤ面に接続された複数個の入力ゲートと、ＯＲ面に接続された、入力ゲートと同数個の出力ゲートとを含んで成り、複数個の入力ゲートに入力された信号の積和演算を行い、その積和演算の結果を出力ゲートから出力する構成であってもよい。また、可変論理ゲートアレイユニットが上記の構成とされていてもよい。
【００１８】
可変論理ゲートアレイユニットは、少なくとも１つの論理セル、少なくとも１つの接続セル、および少なくとも１つのスイッチセルがマトリクス状に配置されて成り、論理セル、接続セル、およびスイッチセルのそれぞれの少なくとも１つにはＭＥＭＳスイッチ素子が設けられ、論理セルは、ＮＯＲおよびＮＡＮＤの少なくとも１つを含む論理機能をＭＥＭＳスイッチ素子よって変更可能に構成され、接続セルは、複数の論理セルのうち対応する論理セルと配線との接続をＭＥＭＳスイッチ素子よって変更可能に構成され、スイッチセルは、配線間の接続をＭＥＭＳスイッチ素子によって変更可能に構成されていてもよい。
その場合も上記と同様に、ＭＥＭＳスイッチ素子が可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
【００１９】
可変論理ゲートアレイユニットは、少なくとも１つの論理ブロックと、その論理ブロック間を相互に電気的に接続する相互結線ブロックとを具備して成り、論理ブロックおよび相互結線ブロックのそれぞれには、ＭＥＭＳスイッチ素子が設けられ、論理ブロックは、レジスタおよび演算器の少なくとも１つを含む論理機能がＭＥＭＳスイッチ素子によって設定可能に構成され、相互結線ブロックは、論理ブロックに設定された論理機能間の相互接続をＭＥＭＳスイッチ素子により切換可能に構成されていてもよい。
その場合も上記と同様に、ＭＥＭＳスイッチ素子が可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
【００２０】
本発明の装置は、ＣＰＵと、そのＣＰＵと電気的に接続されたバスと、そのバスと電気的に接続され、そのバスを介してＣＰＵと電気的に接続された可変論理ゲートアレイユニットとを具備して成り、その可変論理ゲートアレイユニットは、その可変論理ゲートアレイユニット内の接続を切り替えるためのＭＥＭＳスイッチ素子を含んで成り、そのＭＥＭＳスイッチ素子は、２つの安定な状態である双安定な状態を取ることが可能であることをも特徴とする。
この構成においても、ＭＥＭＳスイッチ素子が可変論理ゲートアレイユニットと共にＣＭＯＳ構造の集積回路に一体形成されていれば好適であるし、また、本発明の装置が、その外部からの信号によって双安定な状態の何れかが指定されるよう構成されていれば好適である。
【００２１】
また、本発明の装置は、外部からの信号を受信可能に構成され、可変論理ゲートアレイユニットと電気的に接続され、外部からの信号に基づき可変論理ゲートアレイユニットに書込みの可否に関する信号を送信する書込み許可回路を更に具備して成るものであってもよい。
【００２２】
また、外部からの信号を受信可能に構成され、可変論理ゲートアレイユニットと電気的に接続された無線インタフェース回路を更に具備して成り、その無線インタフェース回路を介して受信した外部からの信号に基づき可変論理ゲートアレイユニット内の接続を変更可能に構成されていてもよい。
【００２３】
本発明の装置を用いたデータ処理方法は、少なくとも１つの可変論理ゲートアレイユニットを具備して成るプロセッサ装置を準備するステップと、そのプロセッサ装置にデータを入力するステップと、可変論理ゲートアレイユニットを通して機能変更されたプロセッサ装置によりデータに対する処理の結果を出力するステップとを含んで成り、可変論理ゲートアレイユニットの少なくとも１つは、その可変論理ゲートアレイユニット内の接続を切り替えるためのＭＥＭＳスイッチ素子を含んで成り、そのＭＥＭＳスイッチ素子は、２つの安定な状態である双安定な状態を取ることが可能であることを特徴とする。
【００２４】
本発明の装置を用いたデータ処理方法は、プロセッサ装置にデータに対する処理の方法を示すプログラムを入力するステップを更に具備して成り、可変論理ゲートアレイユニットは、データおよびプログラムの少なくとも一方に基づきプロセッサ装置の機能変更を行う構成であってもよい。
また、本発明の装置を用いたデータ処理方法は、プロセッサ装置に要求される機能を定義した機能記述をプロセッサに入力するステップを更に具備して成り、プロセッサ装置は、可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路を更に具備して成り、そのプログラム発生回路は、データおよび機能記述の少なくとも一方に基づき機能変更のための信号を生成する構成であってもよい。
また、本発明の装置を用いたデータ処理方法は、プロセッサ装置が、可変論理ゲートアレイユニットに機能変更のための信号を与えるプログラム発生回路と、そのプログラム発生回路に機能情報を出力する回路とを更に具備して成り、その機能情報を出力する回路は、データに基づき機能情報を生成してプログラム発生回路に与え、そのプログラム発生回路は、機能情報を出力する回路から受けた機能情報に基づき機能変更のための信号を生成する構成であってもよい。
【００２５】
本発明の装置は、ＭＥＭＳ（Micro-Electro-Mechanical Systems）スイッチを用い、回路の接続を変更する装置であって、特に、このＭＥＭＳスイッチは双安定な状態を取ることができ、外部の信号によってこの双安定な状態の何れかを指定することができ、このＭＥＭＳスイッチがＣＭＯＳ構造のＬＳＩとして、接続が変更される回路と一体形成された構成でもよい。
また、本発明の装置は、ＭＥＭＳスイッチを用い、回路の接続方法を変更する装置であって、接続が変更される回路がｍ個のゲートで構成されており、このｍ個のゲートで構成された回路をｎ個を組み合わせて、更に大規模な回路を構成する時に、このｎ個の組み合わせ方を、ＭＥＭＳスイッチを用いて切り換える構成であってもよい。この場合も、ＭＥＭＳスイッチとしては、双安定な状態を取ることができ、外部の信号によってこの双安定な状態の何れかを指定することができ、このＭＥＭＳスイッチがＣＭＯＳ構造のＬＳＩとして、接続が変更される回路と一体形成された構成のものとすれば好適である。
【００２６】
また、本発明の装置は、ＭＥＭＳスイッチを用いて回路の接続を変更するＦＰＧＡ（Field Programmable Gate Array）を含んだ装置であってもよい。この場合も、ＭＥＭＳスイッチとしては、双安定な状態を取ることができ、外部の信号によってこの双安定な状態の何れかを指定することができ、このＭＥＭＳスイッチがＣＭＯＳ構造のＬＳＩとして、接続が変更される回路と一体形成された構成とすれば好適である。
【発明の効果】
【００２７】
本発明によれば、双安定な（バイステイブルな）ＭＥＭＳスイッチを用いることにより、動作中に機能を変更できる素子を実現できるので、機能変更の自由度が高い装置、特にその代表例として半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２８】
本発明の最良の実施形態を、図面を参照して説明する。ここでは、論理の基本素子(ＮＡＮＤ素子やＮＯＲ素子)レベルの機能を変更する技術的手段から、一定の機能を有する論理素子の組み合わせて新たな機能を実現する時、この新たな機能の内容を変更する技術的手段、及びこの機能変更が外界からの直接的な命令のみではなく、入力するデータから所望の出力を得る為に自律的に機能を変更する技術的手段までを、以下、実施例として説明する。  
【００２９】
図１は本発明の機能変更の手段を示した図である。図１（ａ）において、Ｌｉは機能回路ブロックであり、その入力はＩであり、出力はＯである。このＬｉは複数の機能を切り換えて使うことができる。このためには少なくともスイッチが必要であり、これがＭＳであり、このスイッチは本発明では、ＭＥＭＳ構造を用い（このためオン状態の抵抗が数Ω以下と非常に小さく、オフ状態の抵抗が無限大と、理想的なスイッチング特性を示すことができる）、また、かつ状態を保持できる双安定（バイステイブル）状態を取ることができるバイステイブルＭＥＭＳスイッチである。このスイッチの構造そのものは後述するが、バイステイブルとは（ｂ）（ｃ）に示すような状態を取り、かつこの状態が安定であることを意味する。すなわち、端子Ａ，Ｂ，Ｃとがある時、（ｂ）に示したようにＡとＣとを接続した状態と、（ｃ）に示したようにＢとＣとを接続した状態を取ることができ、しかも、これを切り換えるための手段や方法を使わない限りこのどちらかの状態が保たれるという特長をもったスイッチである。このスイッチを用いれば、Ｌｉ内の構成は、この後の実施例で順次展開するが、このＬｉ内の状態又機能をこのスイッチを切り換えて変えることができ、しかもそれぞれが上記の意味で安定な状態を取る。
【００３０】
図２は、Ｌｉ内でトランジスタレベルでその接続を切り換えて異なった機能を実現する実施例を示す図である。この図において、機能回路ブロックＬｉは、入力Ｉ１、Ｉ２と、出力Ｏとを備えており、２つのｐＭＯＳトランジスタであるＭＰ１，ＭＰ２と、２つのｎＭＯＳトランジスタであるＭＮ１，ＭＮ２と、４つのバイステイブルＭＥＭＳスイッチＭＳ１，ＭＳ２，ＭＳ３，ＭＳ４とを有する。この図においては、説明のためにバイステイブルスイッチは仮想的にどちらにも接続されていない状態を示しているが、次の図３及び図４で説明するようにＮＡＮＤ機能とＮＯＲ機能とを切り換えて使うことができる（ＮＯＴ機能も実現できる）。この２つの機能があれば、これを複数個用いることによって、ブール代数で表現されるあらゆる演算を行うことができる。すなわち、図２に示した１種類の素子を用意すれば、これを複数個用い、ＭＥＭＳスイッチを切り換えるのみでこれらを構成できる。
【００３１】
以下、図２の４つのバイステイブルＭＥＭＳスイッチＭＳ１，ＭＳ２，ＭＳ３，ＭＳ４の接続状態によって実現されるＮＡＮＤ機能とＮＯＲ機能をその結線に着目して説明する。
【００３２】
図３は、ＮＯＲ機能を実現した実施例である。ＭＳ１が、ｐＭＯＳトランジスタであるＭＰ１とＭＰ２とを直列に接続するように切り換えられ、ＭＳ３は、電源ＶｃからＭＰ２を切り離すように切り換えられる。一方、ＭＳ２は、ｎＭＯＳトランジスタであるＭＮ１とＭＮ２とが並列に接続するように切り換えられ、ＭＳ４は、電源VsとＭＮ２とを接続するに切り換えられる。入力Ｉ１がゲートに接続されたＭＰ１と、入力Ｉ２がゲートに接続されたＭＰ２が電源Ｖｃと出力Ｏとの間で直列に接続され、入力Ｉ１がゲートに接続されたＭＮ１と、入力Ｉ２がゲートに接続されたＭＮ２が出力Ｏと電源Ｖｓとの間で並列に接続されたわけであるから、良く知られているＣＭＯＳのＮＯＲ回路が構成される。この回路は、Ｌｉであるので、ＬｉではＮＯＲ機能を持った機能回路ブロックを実現できたことになる。
【００３３】
図４は、ＮＡＮＤ機能を実現した実施例である。ＭＳ１が、ｐＭＯＳトランジスタであるＭＰ１とＭＰ２とを並列に接続するように切り換えられ、ＭＳ３は、電源ＶｃとＭＰ２を接続するように切り換えられる。一方、ＭＳ２は、ｎＭＯＳトランジスタであるＭＮ１とＭＮ２とが直列に接続するように切り換えられ、ＭＳ４は、電源VsとＭＮ２と切り離すように切り換えられる。入力Ｉ１がゲートに接続されたＭＰ１と、入力Ｉ２がゲートに接続されたＭＰ２が電源Ｖｃと出力Ｏとの間で並列に接続され、入力Ｉ１がゲートに接続されたＭＮ１と、入力Ｉ２がゲートに接続されたＭＮ２が出力Ｏと電源Ｖｓとの間で直列に接続されたわけであるから、良く知られているＣＭＯＳのＮＡＮＤ回路が構成される。この回路は、Ｌｉであるので、ＬｉではＮＡＮＤ機能を持った機能回路ブロックを実現できたことになる。
【００３４】
図３と図４の例は、２つの入力でのＮＡＮＤ回路とＮＯＲ回路との切り換えを例にしたが、これを３以上の多入力回路に拡張することは容易である。ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを電源と出力との間で、直列に接続するか、並列に接続するかを切り換えるバイステイブルＭＥＭＳスイッチを用意すれば良い。これによって、機能回路ブロックＬｉは多入力ＮＡＮＤ機能とＮＯＲ機能を切り換えられる手段を備えることができる。
【００３５】
次に、バイステイブルＭＥＭＳスイッチの実現方法・手段の例について述べる。図５及び図６は、本発明に採用できるスイッチで、過去試作実証されたスイッチの例を示したものであり、図７、図８はこれに独自の制御手段を付加したものである。
【００３６】
図５は、２つの板に挟まれた板ばねにおいて、上に凸の状態と、下に凸の状態との２つの安定な状態があることを利用した双安定な（バイステイブルな）スイッチである。（ａ１）（ｂ１）は断面図、（ａ２）（ｂ２）は上から見た図、（ａ３）（ｂ３）はスイッチとしての状態を示した図である。（ａ１）（ｂ１）で示されるように金属板Ａと金属板Ｂとが隙間ｄだけ離されて面が平行に置かれており、その間にもうひとつの金属板Ｃが配置されている。金属板Ｃは（ａ１）（ｂ１）の断面図では湾曲しており、（ａ１）は上に凸の状態であり、金属板Ｃは上の金属板Ａと接触しているが下の金属板Ｂとは接触していない。回路記号で表すと（ａ３）となる。（ｂ１）は下に凸の状態であり、金属板Ｃは下の金属板Ｂと接触しているが上の金属板Ａとは接触していない。回路記号で表すと（ｂ３）となる。なお、（ａ２）（ｂ２）では、わかりやすいように、金属板Ａの幅ＷＡは、金属板Ｃの幅ＷＣよりも狭いとし、また、（ａ２）（ｂ２）には示されていないが、金属板Ｃの下には、断面図（ａ１）（ｂ１）に示すようにもうひとつの金属板Ｂがある。この幅は例えばＡと同じＷＡである。この幅の大小関係は、金属板Ａと金属板Ｂと金属板Ｃとで等しくても良いし、図とは逆の関係であっても、３種類各々異なっていても良い。本構造をスイッチ手段として有していれば、本発明で必要なバイステイブルなスイッチを実現できる。この構造は、後で述べるように半導体装置の配線層を用いて作成することができる。この板ばねの制御方法の詳細については上記非特許文献１に述べられている。
【００３７】
図６は、間隔を空けて配置された３つの金属板の上部に水銀の玉を配置し、この水銀玉が転がることによって、３つの金属片中の２つを電気的に短絡させることで、２つの安定な状態を実現するスイッチの方法である。図６において、（ａ１）（ｂ１）は断面図、（ａ２）（ｂ２）は上から見た図、（ａ３）（ｂ３）はスイッチとしての状態を示した図である。（ａ１）（ｂ１）で示されるように、３つの金属板Ａ，Ｃ，Ｂが、隙間を空けて並べられており、その上に水銀玉ＭＥが置かれている。すると、ＡとＣとの隙間にＭＥが嵌まり込んだ状態と、ＣとＢとの隙間にＭＥが嵌まり込んだ状態の２つの安定な状態をとることができる。これによってバイステイブルスイッチを実現できる。対応するスイッチの状態である（ａ３）（ｂ３）に示されるように、本発明に必要な機能を実現できる。この水銀玉の制御方法の詳細については上記非特許文献２に述べられている。
【００３８】
図５および図６の実施例のそれぞれにおける板ばねおよび水銀玉は、共に力学的に安定な２つの状態を持っている。ここで、力学的に安定な２つの状態とは、力学的にポテンシャルエネルギーの小さな２つの状態を意味する。例えば、図５においては、金属板Ｃが上に凸の形で金属板Ａに接している状態(a1)と、下に凸の形で金属板Ｂに接している状態(b1)とが、力学的に安定な２つの状態である。また、図６においては、金属板Ａと金属板Ｃとの間の隙間に水銀球が静止している状態(a1)と、金属板Ｃと金属板Ｂとの間の隙間に水銀球が静止している状態(b1)とが、力学的に安定な２つの状態である。２状態間を切り替える動作は、この力学的に安定な２つの状態の間で、例えば外界から印加された電磁界から得られる電磁力などの所定の外力（図示せず）によって、その状態を遷移させることにより実現される。このとき、図５においては、(a1)の状態でポテンシャルエネルギーが極小値となっており、所定の外力による金属板Ｃの変形に伴いその形状変化のほぼ中間地点でポテンシャルエネルギーが最大値となり、金属板Ｃがさらに変形して(b1)の状態に到達すると、ポテンシャルエネルギーは再び極小値となる。(b1)から(a1)への状態変化も同様である。
【００３９】
また、図６においては、(a1)の状態でポテンシャルエネルギーが極小値となっており、所定の外力がかかると水銀玉ＭＥは金属板Ｂ方向へ移動するが、その移動の途中の状態（水銀玉ＭＥが金属板Ａ、Ｂには接しておらず、かつ、金属板Ｃには接している状態）の中にポテンシャルエネルギーが極大値となる位置が存在する。水銀玉ＭＥがさらに金属板Ｂ方向へ移動して(b1)の状態に到達すると、ポテンシャルエネルギーは再び極小値となる。(b1)から(a1)への状態変化も同様である。
【００４０】
このように、図５および図６のいずれの場合も、ポテンシャルエネルギーが極小値となる力学的に安定な状態を２つ有し、その安定な状態にあるときは、外力が印加されなくても自ずとその状態が保持される。よって、状態を保持する回路がなくても変更した機能を維持することができる。このため、消費電力や、チップ面積の増加を抑制するという効果がある。
【００４１】
図７、図８に、図５の構成を用いて実際に制御する手段、方法を述べる。
図５の構造では２つの安定な状態が存在しこれをスイッチの２つの状態として利用するのであるが、この２つの状態を切り換えるための手段が必要である。この手段を含めた構成を、図７、図８に示す。図７が上から見た図であり、図８は図７におけるＸ−Ｘ‘、Ｙ−Ｙ’における断面図及びスイッチとしての状態を示した図である。図７に示すように、図５で示した金属板Ａと金属板Ｃ、及びこの図７では図５で示したように金属板Ｃを挟んで、金属板Ａと平行に置かれる金属板Ｂ以外に、金属板ＣＧ１が存在する。Ｙ−Ｙ’における断面図である図８の（ａ２）で理解できるように、金属板Ｃを挟んで、金属板ＣＧ１と平行に金属版ＣＧ２が配置されている。しかも、平行な金属板Ａと金属板Ｂの間隔ｄ１よりも、平行な金属板ＣＧ１と金属板ＣＧ２の間隔ｄ２の方が大きい。このため、金属板Ｃが２つの状態である、上に凸の状態で金属板Ａと接し（図８（ａ１）（ａ２））、下に凸の状態で金属板Ｂ接する（図８（ｂ１）（ｂ２））時も、金属板Ｃは、金属板ＣＧ１と金属板ＣＧ２とは接することがない。
【００４２】
この構造を用いれば、金属板ＣＧ１と金属板ＣＧ２とで金属板Ｃの２つの状態を制御できる。例えば、金属板ＣＧ１と金属板Ｃに逆極性、金属板ＣＧ２と金属板Ｃに同極性の電位を与える。これによって、クーロン力によって、金属板ＣＧ１と金属板Ｃの間には引力、金属板ＣＧ２と金属板Ｃの間には斥力が働く。これによって、金属板Ｃは上に凸の安定状態に遷移する。一旦、凸の状態に遷移すると、金属板Ｃは金属板Ａと接するためそこで止まる。これによって、金属板Ａと金属板Ｃとは電気的に導通した状態となり、スイッチの状態としては図８（ａ３）の状態となる。反対に、金属板ＣＧ１と金属板Ｃに同極性、金属板ＣＧ２と金属板Ｃに逆極性の電位を与えと、今度は金属板ＣＧ１と金属板Ｃの間には斥力、金属板ＣＧ２と金属板Ｃの間には引力が働く。これによって、金属板Ｃは下に凸の安定状態に遷移し、金属板Ｂと接して止まる。これによって、金属板Ｂと金属板Ｃとは電気的に導通した状態となり、スイッチの状態としては図８（ｂ３）の状態となる。
【００４３】
この制御のための信号発生手段を述べる前に、これらのバイステイブルＭＥＭＳスイッチをＣＭＯＳ構造で製造する方法について述べる。
図９は、ＣＭＯＳ構造の上部に配線層を利用してこのバイステイブルＭＥＭＳスイッチを作成した時の断面図である。ＣＭＯＳ論理素子の上部にバイステイブルＭＥＭＳスイッチを作りこむことができるため、面積低減を図ることができる。１は半導体基板であり、２はｐ型のウエル、３はｎ型のウエル、４はＭＯＳのソース又はドレインを構成する濃度の高いｎ型層、５はＭＯＳのソース又はドレインを構成する濃度の高いｐ型層、６はｎ型ＭＯＳのゲート層、７はｐ型ＭＯＳのゲート層、８〜１１は配線層、１２〜１５は配線層を接続する層である。この実施例では、配線層１０を用いて図５、図７、図８で説明した金属板Ｃを構成している。
【００４４】
図１０はＳＯＩ構造のＣＭＯＳ構造の上部に配線層を利用してこのバイステイブルＭＥＭＳスイッチを作成した時の断面図である。ＳＯＩの特徴である寄生容量が小さい、構造によってはサブスレッショルド特性が優れリーク電流が小さいなどの特徴を併せ持つ半導体装置を実現できる。構造における図９との差は、１の半導体基板の上に１０１が絶縁層が構成され、その上に、２のｐ型層、３のｎ型層、及び４で示したＭＯＳのソース又はドレインを構成する濃度の高いｎ型層、５で示したＭＯＳのソース又はドレインを構成する濃度の高いｐ型層が形成される。１の半導体基板には電圧を印加することもできる。
【００４５】
次に、制御信号の発生方法の例を図１１に示す。ＣＧ１とＣＧ２のどちらに所望の電圧を与えるかを決定する機能と、この所望の電圧を与える期間を決定する機能を備えていれば良い。ＣＧ１とＣＧ２のどちらを選択する信号をＳと、低電位ではＳＧ１を、高電位ではＳＧ２を選択するものとする。電圧を与える期間を規定する信号がＳＣＬである。また、ここでは、多数のバイステイブルＭＥＭＳスイッチが有り、ｋ番目の制御を行う場合を考え、この選択信号がＸｋであり、このｋ番目のそれぞれのＣＧ１とＣＧ２をＣＧｋ１、ＣＧｋ２と表す。図１１に示すような回路を用いることによって、ＣＧ１とＣＧ２の選択信号Ｓ、ｋ番目選択信号Ｘｋ、電圧印加期間決定信号ＳＣＬから、所望の制御信号ＣＧｋ１、ＣＧｋ２を作り出すことができる。この図でＮ１〜Ｎ５はＮＡＮＤ素子であり、Ｉ１はインバータ素子である。この回路の動作を図１２を用いて説明する。着目しているｋ番目のバイステイブルＭＥＭＳスイッチが選択されることとなり、Ｘｋが、低レベルから高レベルに変化する。これによって、図11中のＮＡＮＤ素子Ｎ１では、ＣＧｋ１とＣＧｋ２のどちらを選択する信号Ｓによって出力が変化する状態となり、また、Ｎ４、Ｎ５では、ＣＧｋ１とＣＧｋ２にこの回路の内部状態に応じた電圧を出力できる状態となる。まず、Ｓは低レベルとする。よって、Ｎ２は、電圧を印可する期間を規定する信号ＳＣＬによってその出力が切り替わるが、Ｎ３では低レベルに固定されたままである。この時はＣＧｋ１が選択されたことになる。この状態で、ＳＣＬが、低レベルから、ｔ１の時間だけ高レベとなることにより、ＣＧｋ１には対応する時間の間、高レベルが出力されることになる。これによって、図７、図８に示した構造において、Ｃがひとつの安定状態に切り替わる。
【００４６】
次に、ここでは、Ｓが切り替わり、ＣＧｋ２が選択される場合を示している。Ｓが低レベルから高レベルに切り替わることにより、Ｎ２の出力は低レベルに固定されるが、Ｎ３の出力は電圧印可期間を規定する信号ＳＣＬによってその出力が切り替わる。つまり、ＣＧｋ２が選択されたことになる。ＳＣＬが、低レベルから、ｔ１の時間だけ高レベとなることにより、ＣＧｋ２には対応する時間の間、高レベルが出力されることになる。これによって、図７、図８のＣは他方の安定状態に切り替わる。
このような制御回路の動作電圧と、これで動作させるバイステイブルＭＥＭＳスイッチを含んだ回路の動作電圧の関係について述べる。
【００４７】
図１３（ａ）はレイアウトの領域を示したものであり、ＣＥＬ１１は、バイステイブルＭＥＭＳスイッチＭＳ１１、を含んだ回路ブロックであり、例えば、第３図のような回路である。同様に、ＣＥＬ１２、ＣＥＬ１３はそれぞれＭＳ１２．ＭＳ１３を含んだ回路である。このＭＳ１１〜ＭＳ１３を制御する信号の発生回路がＳＴ１であり、このＳＴ１からＣＥＬ１１、ＣＥＬ１２、ＣＥＬ１３への出力信号がそれぞれＣＧ１、ＣＧ２、ＣＧ３である。同様に、ＣＥＬ２１〜ＣＥＬ２３は回路ブロックであるが、こちらの例では、バイステイブルＭＥＭＳスイッチＭＳ２の領域は、複数の回路ブロック上に広がっている。この時、このＭＳによって切り換えられる機能は、ＣＥＬ２１〜ＣＥＬ２３の内のどれかひとつでも良いし、ＣＥＬ２１〜ＣＥＬ２３すべてであっても良い。このＭＳ２の制御回路が、ＳＴ２であり、制御信号がＣＧ２である。このような構成において、ＳＴ１やＳＴ２の動作電圧は、ＣＥＬ１１〜ＣＥＬ１３、ＣＥＬ２１〜ＣＥ２３の動作電圧とは異なる。なぜならば、ＳＴ１やＳＴ２はＣＭＯＳで構成されるが、この出力信号でバイステイブルＭＥＭＳスイッチの状態を変える必要がある。
【００４８】
一方、ＣＥＬ１１〜ＣＥＬ１３、ＣＥＬ２１〜ＣＥＬ２３の論理動作は、これを構成する回路の電流経路中にＭＥＭＳスイッチを含みはするが、通常のＣＭＯＳ論理動作である。よって、この2種類の回路では回路動作を行う電圧が異なる。例を（ｂ）に示す。ＳＴ１を例にした制御信号を発生するＣＭＯＳ回路のでは例えば２．５Ｖで動作し、ＣＥＬ１１を例としたＭＥＭＳスイッチを含むＣＭＯＳ論理回路は例えば０．９Ｖで動作する。この時、この電圧の差に応じて、この回路を構成するＣＭＯＳの構造を変えても良い。ここでは、絶縁膜厚さを例に示す。他に、ゲート長さの差、しきい値電圧の差、これらに伴う拡散層の不純物密度の差などがある。ＳＴ１のような回路とＣＥＬ１１のような回路では動作電圧が異なることに対応して、これを構成するＣＭＯＳの絶縁膜の厚さが異ならせる。例えば、高い電圧で動作するＳＴ１の回路では７ｎｍの絶縁膜を用い、低い電圧で動作するＣＥＬ１１の回路では１．８ｎｍの絶縁膜を用いる。ＳＴ１からは複数の制御信号ＣＧ１１、ＣＧ１２、ＣＧ１３が出力し、複数の低い電圧で動作する回路ＣＥＬ１１、ＣＥＬ１２、ＣＥＬ１３に入力しているが、このようにすることにより、絶縁膜厚の異なる領域を分けて配置することができる。
【００４９】
これによって製造が簡単となる。このように絶縁膜厚の異なる２種類のＣＭＯＳを使い分けることによって信頼性の高いＬＳＩを実現することができる。なお、この高い方の電圧、この図の例では２．５Ｖは、例えば、入出力回路に用いる電圧を用いれば良い。一般に、ＬＳＩは、入出力用に独立した電源ピンを持っており、これにはＬＳＩ内部のＣＭＯＳ論理回路よりも高い電圧が印加される。これは、ＬＳＩ間の信号を伝送する線が接続されるインタフェース部分の規格が、一般的に世代、時代が進むと共に低電圧化に向うＬＳＩに対して、その変化の速度が遅いためである。
【００５０】
この２種類のＣＭＯＳを使い分けるのに、もっと使用領域を分けてしまうこともでき、これによって小面積化や安定動作化を図ることができる。このような例を図１４に示す。この図では、低い電圧で動作させるＣＥＬ３１〜ＣＥＬ５３は纏めてマトリクス上に配置させており、制御回路ＳＴ３とＳＴ４とがこのマトリクス状の配置の２辺に配置されている。このような配置であれば、例えば、ＣＥＬ４２は、ＳＴ３からもＳＴ４からも制御することが容易な配線の配置で可能となる。これによって、より複雑な制御を行うことが、小面積な構成で可能となるのである。
【００５１】
以下、順により複雑な機能を切り換える仕組みについて、我々の検討の結果初めて得られた内容につき、上記に加えてその重要な点を開示して行く。
図１５及び図１６は４入力の複合ゲートを切り換える回路である。４入力のうち、２入力ずつの積を取って、この２つの結果の和を取る論理と、最初に２入力ずつの和を取って、この２つの結果の積を取る論理とをひとつの回路でバイステイブルＭＥＭＳスイッチを切り換えることで実現できる。積を取ることと和を取ることが論理演算の基本であり、これを連続して行って行くときに、どちらかを先に行い、その後どちらを行うかの組み合わせで演算は組み立てられて行くため、この順序が自由に変えられる効果は大きい。図１５において、ＭＰ１〜ＭＰ４はｐＭＯＳトランジスタであり、ＭＮ１〜ＭＮ４はｎＭＯＳトランジスタであり、ＭＳ１〜ＭＳ４はバイステイブルＭＥＭＳスイッチである。図７、図８で説明したバイステイブルＭＥＭＳスイッチの制御信号は省略してある。これら各素子の間の結線は、図１５と図１６とで同じである。このＭＳ１〜ＭＳ４を図１５に示した如く切り換えると４入力Ａ，Ｂ，Ｃ，Ｄに対して、出力ＯはＡ＊Ｂ+Ｃ＊Ｄの反転信号となる(図１５（ｂ）参照のこと。慣例に従い反転は式の上のバーで表す)。一方、このＭＳ１〜ＭＳ４を図１６に示した如く切り換える、出力Ｏは（Ａ＋Ｂ）＊（Ｃ＋Ｄ）の反転信号となる(図１６（ｂ）参照のこと)。このように、回路ブロックＬｉはバイステイブルＭＥＭＳスイッチによってその機能を切り換えることができる。
【００５２】
図１７は、前記回路ブロックＬｉの別の例であるＡＮＤ／ＯＲ回路の一例を示す図である。回路ブロックＬｉはＡＮＤ（アンド）面とＯＲ（オアー）面と有する。およそ一般的な論理演算は、複数の入力に対して、積演算を行うＡＮＤ回路と和演算を行うＯＲ回路とを用いて、どの信号に対してＡＮＤ演算を行い、その結果得られた信号のどれに対してＯＲ演算を行うかが決定されることにより実行可能である。よって、例えば４入力４出力の場合であれば、図１７に示す回路を用意することにより、任意の組合せの演算を実現することができる。すなわち、この図の例では、入力Ａ，Ｂ，Ｃ、Ｄに対して、ＡＮＤ面内部のバイステイブルＭＥＭＳスイッチアレーによって、どの信号に対してＡＮＤ演算を行うかが選択される。この結果の信号が、ＯＲ面に入力するが、ここでもこれらの信号のどの信号に対してＯＲ演算を行うかがバイステイブルＭＥＭＳスイッチアレーによって選択される。この結果であるＦ１〜Ｆ４は、入力Ａ，Ｂ，Ｃ、Ｄに対して、所望の積和演算を行った結果となる。
【００５３】
図１８には図１７で用いるスイッチアレーの例が示される。図１８（ａ）に図１７で用いた記号で示してあるが、スイッチセルＳ１１は、縦方向信号配線ＣＮ１と横方向信号配線ＲＮ１とを選択的に接続分離可能なスイッチである。これをスイッチ記号で示すと図１８（ｂ）のようになる。このスイッチを前述のバイステイブルＭＥＭＳスイッチで構成する。これを、図１８の例では、ＣＮ１〜ＣＮｎのｎ列、ＲＮ１〜ＲＮｍのｍ行に配置している。この構成によって、任意のＣＮ１〜ＣＮｎと任意のＲＮ１〜ＲＮｍとを接続することができる。
【００５４】
このスイッチの状態を図１９に示す。図１９のＣＮは、図１８のＣＮ１〜ＣＮｎの何れかを示したものであり、ＲＮはＲＮ１〜ＲＮｍの何れかで対応するものである。図１９（ａ）で示したスイッチが開いた、すなわちＣＮとＲＮとが分離された状態は、図１９（ｂ）に示すようにバイステイブルＭＥＭＳスイッチＭＳを有するスイッチセルＳの状態となっている。一方、図１９（ｃ）で示したスイッチが閉じた、すなわちＣＮとＲＮとが接続された状態は、図１９（ｄ）に示すようにバイステイブルＭＥＭＳスイッチＭＳを有するスイッチセルＳの状態となっている。このようにして、バイステイブルＭＥＭＳスイッチによって、縦方向信号配線ＣＮと横方向信号配線ＲＮとを選択的に接続分離可能なスイッチを構成することができ、これで図１８のようなスイッチアレーを構成すれば、図１７で示したような内部の機能を変えることができるＡＮＤ／ＯＲ回路を構成することができる。ここでは既に説明したバイステイブルＭＥＭＳスイッチを切り換える機能、手段は省略している。
【００５５】
このような回路Ｌｉをマトリクス状に並べることによって、切り換え可能な更に高度の機能を実現できる。この例を図２０に示した。この図において、Ａ１はバイステイブルＭＥＭＳスイッチによって機能を変えることができる回路ブロックであり、これまでのＬｉそのもの又はこれを複数組み合わせたものである。これらの中のバイステイブルＭＥＭＳスイッチを制御する回路がＣＴＲであり、Ａ１の演算結果への入出力回路がＩＮＦであり、ＭＥＭはメモリ、ＰＲＣはそれ自ら演算を行いながらも、全体を統合するプロセッサであり、外部との入出力バスがＩＯである。なお、メモリＭＥＭはこのようにＩＮＦへ接続し、各々のＡ１で共用して使用する方法でも良いが、他に各Ａ１内部に分散して配置する方法でも良い。本実施例によれば、ＩＯからのデータと命令とに従い、Ａ１の接続方法、各々の機能を変えること可能となる。さらに、少なくとも１つの回路ブロックを組み合わせて大規模な回路（複合可変論理ゲートアレイ）を構成する場合にも、機能変更の自由度が高く、高速かつ小面積の半導体装置を実現できるという効果もある。
【００５６】
図２１は、同じく切り換え可能な回路をマトリクス状に並べ、高度の機能を切り換えることができる実施例である。図２０との差は、このマトリクスを構成する各々の回路ブロックがそれぞれ回路構成が異なっていても良い点と、ＳＨＦＬと示した回路機能の切り換えを内部で行う回路を追加した点である。まず、回路ブロックがそれぞれ回路構成が異なっているため、この図で示したＡ１１〜Ａｉｊはそれぞれ回路構成が異なる回路ブロックであり、これらの各々の機能、これらの間の接続の方法はＣＴＲで制御される。これらを切り換える手段はバイステイブルＭＥＭＳスイッチを用いて行う。本実施例によれば、各々の機能を切り換えると共に、これらの接続方法を切り換えることができるため、より高度の機能を切り換えることができるという効果がある。さらに、少なくとも１つの回路ブロックを組み合わせて大規模な回路（複合可変論理ゲートアレイ）を構成する場合にも、機能変更の自由度が高く、高速かつ小面積の半導体装置を実現できるという効果もある。
【００５７】
次に、ＳＨＦＬの機能を図２２を用いて説明する。この図では、Ａ２２とＡａｂとＡｘｙの回路での、データ処理量の時間変化を模式的に示している。この例では、Ａ２２のみが、時間のｔ１〜ｔ２の間でのデータ処理量が大きいが、他のＡａｂとＡｘｙではこれと比較して処理量が小さい。Ａ２２に処理が集中しているのである。この時、Ａ２２では消費電力が大きく、発熱も大きく、また、処理可能量を超えてしまう場合がある。これの状態が続くと全体の処理が低下してしまう。一方、このような状態に一度入り込むと、この状態が続く場合が多い。これを避けるためにＳＨＦＬを設けている。このＳＨＦＬは各回路ブロックの電流量や、データの量からこの回路ブロックの活性度をモニタしており、Ａ２２に過度な処理量が加わる場合、再度機能を再編成しなおす。これは、他の回路ブロックに単純に処理の半分を回し、これらを統合する機能を他の回路ブロック、又は問題としている回路ブロック内部に付加することで実現しても良い。これを行うことにより、図２２の例では、ｔ２以降は処理量が分散される。
【００５８】
図２３〜２８は、本発明の半導体装置をセルオートマタに適用した例を示す図である。セルオートマタとは、オートマトン（状態機械）としての機能を有する各セルがマトリクス状に配置され、各セルが隣接したセルとのみ情報伝達可能に構成されたものと定義される。
【００５９】
図２３は回路ブロックＣＡ１１〜ＣＡ３４がマトリクス状に並び、かつ各々回路ブロックが近接した回路ブロックのみと接続されるシステムを示している。ここでは、各回路ブロックがセルオートマトンのセルに相当する。例えば、ＣＡ２２は、ＣＡ１２，ＣＡ２１，ＣＡ２３，ＣＡ３２のみと接続されている。このようなシステムにおいて、各回路ブロックにバイステイブルＭＥＭＳ素子を設け、機能を変更することによって、高速かつ多くの機能を実現できるＬＳＩを作ることができる。以下、この回路ブロックをどう構成するかについて述べて行く。
【００６０】
図２３のＣＡ１１〜ＣＡ３４を代表してＣＡｉｊと表すとすると、このＣＡｉｊの構成例としては図２４に示すようになる。ＣＡｉｊには、信号処理を担当する回路ブロックＰＲＯと、他の回路ブロックＣＡｉｊと通信を行い、他のブロックとのデータの授受や例えばひとつの仕事を分割した場合にこれらの進捗を監視するといったような制御を行う回路ブロックＡＵＲとからなる。これらＰＲＯ及びＡＵＲにバイステイブルＭＥＭＳ素子を設け機能を変更できるようにしている。また、各々のＰＲＯ及びＡＵＲは近接する他の４つの回路ブロック内のＰＲＯ及びＡＵＲとそれぞれ接続されている。ＰＲＯは信号処理を主に行う回路ブロックであるが、これは、例えば、図２や図１５を用いた構成、或いは、図２０のような構成を取っている。ここでは、以下、ＡＵＲについてもっと詳細に見ていく。
【００６１】
図２５は、ＡＵＲの構成例を示す図である。ＡＵＲは近接する他の４つの回路ブロック内を接続するために、４種の入力と出力を持つ。この図ではこれを、入力をＩＮ，ＩＥ，ＩＳ，ＩＷで、出力をＯＮ，ＯＥ，ＯＳ，ＯＷで示している。このＡＵＲの内部構造は、出力ＯＮ，ＯＥ，ＯＳ，ＯＷを出力する回路Ｍ１，Ｍ２Ｍ３，Ｍ４からなり、各々回路は入力ＩＮ，ＩＥ，ＩＳ，ＩＷが入力される。すなわち、各出力が、すべての入力からの演算によって発生される。例えば、出力ＯＳは、４つの入力ＩＮ，ＩＥ，ＩＳ，ＩＷとから、回路Ｍ２によって発生される。このような対称な構造を取ることによって、自由度の高い演算を行うことができるのである。
【００６２】
次に、回路Ｍ１，Ｍ２，Ｍ３，Ｍ４の構成例を、Ｍｉとして図２６に示す。このＭｉの例では、Ｌ１〜Ｌ４の回路と、Ｓ１〜Ｓ５で示されたバイステイブルＭＥＭＳスイッチとで構成される。各Ｓ１〜Ｓ５は、Ｓ１に示したようにバイステイブルＭＥＭＳスイッチによって、Ｓ１への入力のうち、例えばひとつをその出力に接続する機能を有している。Ｌ１には入力ＩＮ、ＩＥが入力し、Ｌ３にはＩＳ、ＩＷとが入力し、Ｌ１とＬ３の出力が、Ｌ２、Ｌ４にバイステイブルＭＥＭＳスイッチＳ１〜Ｓ４によって選択的に接続され、この、Ｌ２、Ｌ４の出力が、バイステイブルＭＥＭＳスイッチＳ５によって更に選択的に接続され出力Ｏとなる。このＯとは、図２５で示した出力ＯＮ，ＯＥ，ＯＳ，ＯＷの何れかを示している。これによって、入力ＩＮ，ＩＥ，ＩＳ，ＩＷからバイステイブルＭＥＭＳスイッチを用い機能を変更できる回路によって出力Ｏの信号を発生することができる。
【００６３】
次に、Ｌ１〜Ｌ４の回路の構成例を、Ｌｉとして図２７に示す。この図の例では、２つの入力のＡＮＤかＮＡＮＤかＮＯＴを切り換えることができる回路例である。この切り換えは、バイステイブルＭＥＭＳスイッチによって行う。
【００６４】
図２８は、ＡＵＲをＡＮＤ面とＯＲ面とを用いて構成した一例を示す図である。ＡＵＲはＡＮＤ（アンド）面とＯＲ（オアー）面と有する。図１７の例と同様に、例えば４入力４出力の場合であれば、図２８に示す回路を用意することにより、任意の組合せの演算を実現することができる。すなわち、この図の例では、入力Ａ，Ｂ，Ｃ、Ｄに対して、ＡＮＤ面内部のバイステイブルＭＥＭＳスイッチアレーによって、どの信号に対してＡＮＤ演算を行うかが選択される。この結果の信号が、ＯＲ面に入力するが、ここでもこれらの信号のどの信号に対してＯＲ演算を行うかがバイステイブルＭＥＭＳスイッチアレーによって選択される。この結果であるＦ１，Ｆ２，Ｆ３，Ｆ４は、入力Ａ，Ｂ，Ｃ、Ｄに対して、所望の積和演算を行った結果となる。尚、本実施例では特に４入力４出力の演算を行うＡＵＲについて説明しているが、本発明はこれに限定されるものではなく、入力ゲート／出力ゲートの数をｎとし、これを増減させることにより、広く複数入力・複数出力（ｎ入力・ｎ出力）のＡＵＲを構成可能であることは言うまでもない。
【００６５】
以上、回路ブロックがマトリクス状に並び、かつ各々回路ブロックが近接した回路ブロックのみと接続される、いわゆるセルオートマタとして構成されたシステムの一例を示した。このシステムは、各々回路ブロックが近接した回路ブロックのみと接続されるこののみで構成できるので非常に大きなシステムを用意に構成できる。また、このシステムで機能を変更することは、後に図３５〜図３８に述べるようにプログラムで或いは外から命令によって、或いは外からの情報自身、又はこれと所望の出力情報との差に基づく内部発生プログラム・命令によって行うことができる。
【００６６】
図２９より、本発明の概念及びバイステイブルＭＥＭＳスイッチ素子をＦＰＧＡユニットに適用した例を示す。ＦＰＧＡユニットは複数の論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２がマトリクス状に配置されて構成される。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２の夫々には前記バイステイブルＭＥＭＳスイッチ素子が設けられ、これらの状態に応じて所望の機能を設定可能にされる。例えば、論理セルＬ１１〜Ｌ３３はＮＯＲ、ＮＡＮＤなどの論理機能をバイステイブルＭＥＭＳスイッチ素子よって変更可能にされる。接続セルＣ１１〜５２は対応する論理セルＬ１１〜Ｌ３３と配線との接続をバイステイブルＭＥＭＳスイッチ素子よって変更可能にされる。スイッチセルＳ１１〜Ｓ２２は配線間の接続をバイステイブルＭＥＭＳスイッチ素子によって変更可能にされる。従来は、不揮発性メモリとＭＯＳ回路で構成したスイッチとによって配線間の接続が変更可能にされていたため、ＭＯＳ回路で構成したスイッチのＭＯＳ抵抗が大きいことから動作速度が低下するという問題点があったが、本実施例によれば、ＭＯＳ回路の代わりにＭＯＳ回路より高速に動作するＭＥＭＳ素子を用いてスイッチを構成しているため、このような動作速度低下の問題点が解決されるとう効果がある。
【００６７】
図３０には前記ＦＰＧＡユニットの別の例が示される。ＦＰＧＡユニットは論理ブロックＬ１１〜Ｌ２２と相互結線ブロックＣＢとを有する。論理ブロックＬ１１〜Ｌ２２及び相互結線ブロックＣＢの夫々には前記バイステイブルＭＥＭＳスイッチ素子が設けられ、これらの状態に応じて所望の機能を設定可能にされる。例えば、論理ブロックＬ１１〜Ｌ２２はレジスタや演算器などの論理機能が設定可能にされる。相互結線ブロックＣＢでは論理ブロックＬ１１〜Ｌ２２に設定される機能回路の相互接続を切り換えることが可能とされる。この構成は、一般に、ＣＰＬＤ（Complicated Programmable Logic Device）と呼ばれる構成に対応される。本実施例によれば、切り換え可能な相互結線ブロック周辺に配線が集中しているので、配線遅延が小さくほぼ一定になるという効果がある。
【００６８】
図３１には図２９又は図３０のようなバイステイブルＭＥＭＳスイッチ素子を用いたＦＰＧＡを用いた本発明の半導体集積回路の例が示される。同図に示される半導体集積回路は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。この半導体集積回路は、例えばマイコン部、本発明のバイステイブルＭＥＭＳスイッチにより機能を切り換えられる論理ユニットとしてのＦＰＧＡユニット、入出力回路ＩＯ、及び周辺回路部、周辺バスであるＰバスを有する。このマイコン部は、ＣＰＵ（Central Processing Unit）、不揮発性メモリユニットとしてのフラッシュメモリユニット及びＲＡＭ（Random Access Memory）を有し内部バス（Ｉバス）に共通接続される。周辺回路部はＰバス６に接続され、ＩＯはＰバス及びＩバスに接続される。ＩＯは図示を省略する外部バスや外部周辺回路とインタフェースされる。前記ＦＰＧＡユニットはＩバスとＩＯに接続される。前記その他周辺回路部は特に制限されないがタイマやカウンタ等を備える。これによれば、不揮発性メモリとＣＰＵによる通常のプログラマブルマイコンとバイステイブルＭＥＭＳスイッチ素子を用いた高速なＦＰＧＡを同一チップに形成でき、その処理速度と自由度を大きく向上できる。
【００６９】
図３２に図３１のマイコン部の詳細を示す。ＵＤＩ（ユーザデバッグインタフェース）は、ユーザがデバックを行うための入出力回路であり図示を省略するデバックシステムと接続される。ＵＢＣ（ユーザブレイクコントローラ）はシステムデバッグ時にブレークポイント制御を行なうコントローラである。ＤＥ−ＲＡＭ１７はデバッグ時にエミュレーションメモリなどに利用されるＲＡＭである。それらはＣＰＵ、フラッシュメモリユニットＮＶ ＭＥＭＯＲＹ、及びＲＡＭと共にＩバスに接続される。ＩＮＴＣ（インターラプトコントローラ）はＣＰＵへの割込み制御を行なう。ＤＭＡＣ（ダイレクトメモリコントローラ）はＣＰＵに代わってメモリサクセス制御を行なう。バイステイブルＭＥＭＳスイッチ素子を用いたＦＰＧＡユニットはIバスに接続する。Ｄ／ＡとＡ／Ｄは、それぞれ、デジタル信号からアナログ信号への変換回路、及びアナログ信号からデジタル信号への変換回路である。ＳＣＩは入出力回路の一つを構成するシリアルインタフェース回路である。外部バスインタフェース（外部ＢｕｓＩ／Ｆ）は外部バストのインタフェースを行なう入出力回路であり、バススコントローラを介してIバスに接続する。バススコントローラは周辺バスコントローラを介してＰバスに接続する。ＣＰＧ（クロックパルスジェネレータ）は内部の基準クロック信号を発生する。ＷＤＴ（ウオッチドッグタイマ）はＣＰＵの暴走を監視する。
【００７０】
図３３には半導体集積回路の更に別の例が示される。同図に示される半導体集積回路は、図３２の構成に対してＦＰＦＡユニットに対する書き込み許可回路が付加されている。これは、このＦＰＧＡで機能を変更する許可を外部から与えるためである。この回路によって、機能変更を行うか否かの判断を行うことができるので、既にバイステイブルＭＥＭＳスイッチ素子を用いて作成された特定機能を保護し、或いはこの書き込み許可回路が動作したことをＩＯより外部に出し、本発明が使用されたことを検知することができる。これは課金などの情報に使用される。書き込み許可回路はこれに対処するものであり、ＩＯ等を介して特定のパスワードが入力されたときＦＰＧＡユニットのバイステイブルＭＥＭＳスイッチ素子に対する変更を許可する機能、２種類のパスワードがあり、各々書き込みを許可する領域或いは範囲を異ならせる機能等を実現する。また、パスワードを設けずに、ユーザが書き込み可能部分のみにアクセスできるようにする機能であってもよい。パスワード又は鍵としては、コマンドを入力する構成でも良いし、或いはベンダ側の領域に対しては特定の端子に特定の信号を与えた時のみ許される構成、更に、この特定の端子を、パッケージにチップが封入された後はユーザが触れることができない構成にしてもよい。
【００７１】
図３４にはＦＰＧＡユニット及び不揮発メモリユニットのプログラムに無線インタフェース回路（ＲＦ）を用いる例が示される。ＲＦ５２は、例えば２．４ＧＨｚ帯などの高周波を用いて、無線ネットワーク又はこの無線ネットワークと繋がる他のネットワークを通して、ＦＰＧＡユニット又は不揮発メモリユニットに対する変更が可能となる。これによって、半導体集積回路を出荷した後、或は回路基板に実装された後、新たな機能の追加や、バグの修正などに便利である。また、無線ネットワークで変更許可を与える、又は変更があったことを知らせるために、図３３のような書き込み許可回路を設けても良い。
【００７２】
バイステイブルＭＥＭＳスイッチを用いて、機能を切り換えられる半導体集積回路が本発明であるが、この機能を切り換える機構には以下に示すような方法がある。これは、半導体の進化の過程を検討した結果得られた結論であり、この結論に基づく方法によって、本発明は通常では容易には考えられない効果をあげることができる。
【００７３】
図３５は、本発明に係る接続切り替え可能な回路ブロックを適用することが可能なデータ処理の流れを示す図である。図３５に示すように、一般に信号を処理する半導体集積回路では、データとプログラムが与えられ、これらに基づきプロセッサ装置で処理を行い、出力結果を得る。ここでプログラムとは処理の方法を示したものである。また、この処理は、全体としてひとつと捉えることもできるし、最初にＡという処理、次にＢという処理、これと平行してＣという処理、この結果の条件によって、Ｄという処理を行う場合もあれば、Ｅという処理も行う場合もあるという風に時系列的な順次に並列に分岐的に処理を行うことの集りと捉えることもできる。プロセッサ装置はプログラムに記載されているこれら処理方法に従い、処理を行っていく。また、プロセッサ装置も全体でひとつと捉えることもできるが、例えば、処理Ａを行うときに動作する部分と、処理Ｃを行う時に処理する時に動作する部分と、異なる部分に分けることもできるし、時間的にも、処理Ａは直ぐに終了するが、処理Ｂは時間を要する場合などがある。図３５のプロセッサ装置が本発明に係る接続切り替え可能な回路ブロック、例えば可変論理ゲートアレイユニット等を有することにより、プロセッサ装置の機能変更が可能となる。特に、ＭＥＭＳスイッチ素子を用いることにより、機能変更を高速化することが可能となり、また、機能変更可能なプロセッサ装置を小面積で実現可能となる。本発明を適用したプロセッサ装置を用いたデータ処理の流れの具体的形態を、以下、図３６〜３８を用いて説明する。
【００７４】
図３６は、本発明に係る接続切り替え可能な回路ブロック、特にＭＥＭＳを用いた装置、例えば可変論理ゲートアレイユニット等を有することにより機能切り替え可能とされたプロセッサ装置によるデータ処理の流れの第１の形態を示す図である。本実施例においては、このプロセッサ装置の中にバイステイブルＭＥＭＳスイッチを用いた装置を設ける。この第１の形態ではあくまでもプログラムに従ってこのＭＥＭＳを用いた装置は動作する。動作の方法としては、大きく３種類がある。第１はプログラムにこのＭＥＭＳを用いた装置を用いることを記載しておく方法である。プログラムの設計者の方で、その処理に要する負荷、時間などがわかっている場合などに有効である。第２の方法はプロセッサ装置内部に、このプロセッサ装置の各部の活性化度や処理に応じた各部の働きの特徴を計測及び予め内部用意された表と比較し状態を判断できる部分があり、負荷が一定限度を越えたり、特異な処理が来たりしたときに、これを解決できるようにこのＭＥＭＳを用いた装置の機能を変更していく方法である。第３の方法は、このＭＥＭＳを用いた装置がプロセッサ装置内の複数の部分に配置され、その部分の状態に応じて、その機能を変更していく方法である。いずれも、プログラムに従った処理を行う。
【００７５】
図３７は、上記第１の形態の１つの変形例である第２の形態を示す図であり、外部から入力されるプログラムに書かれた内容（機能記述）よりもさらに詳細に処理の仕組みを変更することが可能なプロセッサ装置を用いたデータ処理の流れを示す図である。これを実現するためには、本発明に記載されたバイステイブルＭＥＭＳスイッチを用い機能を変更できる仕組みとして、外部から入力された機能記述に基づき機能変更信号を生成してＭＥＭＳを用いた装置、例えば可変論理ゲートアレイユニット等に与えるプログラム発生回路をプロセッサ装置に設ければよい。バイステイブルＭＥＭＳスイッチを用いれば、高速であり、しかもＣＭＯＳ素子の上空に配置できるので面積も小さい。プログラムに書かれていることよりもより詳細に処理の仕組みを変えることができることは、反対に言えば、プログラムを詳しく書く必要がないことになる。よって、図３７に示すように、本発明を用いれば、第二の進化形としては、処理内容は、詳細なプログラムでは無く、どんな処理を行いたいかを、どんなデータを扱うかを記載した機能記述で十分な装置を実現することができる。このプロセッサ装置では、機能記述からプログラムを発生する仕組みを持ち、これからの機能変更信号を受けて、ＭＥＭＳを用いた装置は所望の機能を実現するのである。
【００７６】
図３８は、上記第２の形態の１つの変形例である第３の形態を示す図であり、外部から機能記述を入力する構成に代え、プログラム発生回路に機能情報を与える回路、例えば、記憶比較・刺激応答回路等をプロセッサ装置内部に設け、これによりプログラムに書かれた内容（機能記述）よりもさらに詳細に処理の仕組みを変更することが可能とされたプロセッサ装置を用いたデータ処理の流れを示す図である。プロセッサ装置にデータのみを与えると、例えば、過去の履歴や予め与えた応答内容、過去の処理の中で学習したしくみを蓄え判断する記憶比較・刺激応答回路により、ＭＥＭＳを用いた装置、例えば可変論理ゲートアレイユニット等の内部の接続が変更可能となり、もってプロセッサ装置の機能変更が可能となる。この時は、外から与えるのはデータのみであり、このデータは加工すべき内容と状況を伝える内容と期待している出力を示す内容などからなる。プロセッサ装置では、このデータから記憶比較・刺激応答回路によって必要な機能を発生し、プログラム発生回路ではこれに従ってプログラムを発生し、ＭＥＭＳを用いた装置に機能変更信号を伝え、必要な機能を生成し処理を行う。
【００７７】
これまで説明してきたように、本発明を用いれば、論理の基本素子(ＮＡＮＤ素子やＮＯＲ素子)レベルの機能を変更する半導体回路・装置から、一定の機能を有する論理素子の組み合わせて新たな機能を実現する時、この新たな機能の内容を変更する半導体回路・装置、及びこの機能変更が外界からの直接的な命令のみではなく、入力するデータから所望の出力を得る為に自律的に機能を変更する半導体回路・装置を実現することができる。
【００７８】
これらに用いるＭＥＭＳを用いた装置はこれまで述べてきた実施例を用いても良い。図３９は、自己相似型構造をとる他の実施例である。この図でＰＥは信号処理を行う回路であり、これらが、４つあり、これからの信号を代表してａ，ｂ，ｃ，ｄがＭＥＭＳスイッチ素子に接続している。このＭＥＭＳスイッチ素子は、具体的には図４０図に示すように、機能としては極めて単純であり、ａ，ｂ，ｃ，ｄの何れかを接続するか否かを行うことができ、複数の組み合わせについてこれを行えるという素子である。この図では、ａとｃ、ａとｄとが接続されている。これは、各々２つの組み合わせについてこれまでの実施例で述べてきたバイステイブルＭＥＭＳスイッチを用いれば容易に実現できる。しかも、これまで述べてきたように、この接続は切り換えることができるため、この装置が行う機能を切り換えることができる。この実施例の更なる特徴は、図３９のＰＥの構造も図４１に示すように信号処理を行う回路ＣＥＬとこれらの接続を決めるＭＥＭＳスイッチ素子を持つことである。このような構造をとることで簡単な作成の方法で高度な処理を行うことができる。このＣＥＬもさらに同じような複数の信号処理回路とこれらの接続を決めるＭＥＭＳスイッチ素子で構成することもできる。また、このＣＥＬを、通常のＡＬＵのような論理回路でも良いし、これまでの実施例で説明してきたＭＥＭＳスイッチ素子で機能を変えられる回路で構成しても良い。ＣＥＬを複数の信号処理回路とこれらの接続を決めるＭＥＭＳスイッチ素子で構成する場合は、この信号処理装置を通常の論理回路やＭＥＭＳスイッチ素子で機能を変えられる回路で構成することもできる。更に、同じ構造を繰り返しても良い。
【００７９】
図４２に本発明を用いた機能を変更できる集積回路、装置の応用例を示す。この図で、調査物体、範囲と示したのは、例えば、農作物の植わった畑の形であったり、ビルなどの構造物であったりする。また、n1〜ｎ５８は、本発明を適用した集積回路を持ち、通信機能と、温度、湿度、圧力、酸性度、明るさなどを測定、感知できるセンサとを備えた装置である。例えば、農作物の植わった畑である果樹園であれば、各々の例えばりんごの木に本発明を用いたこの装置が備え付けられており、この図の例では、このりんごの木がn1〜ｎ５８に対応して５８本あり、それらの木の配置の広がりが図のようであり、その全体が調査物体、範囲と示した領域である。或いは、この図とは形は異なるが、本発明を用いた装置を充分に小さく作成し、ビルを建築するときに、この装置多数をコンクリートに混ぜ込んで、このコンクリートでビルを建てたような場合も当る。この時は、コンクリートが広がっているこのビルの鉄筋基幹部分の構造が、この図の調査物体、範囲にあたり、この時コンクリートに混ぜ込んだ本発明を用いた装置がこの図の通信機能付センサに相当する。或いは、分解される有機半導体で本発明の装置を作成し、バイステイブルＭＥＭＳスイッチも同様な機能を有する電導性有機物で構成し、これを飛行機から目的としている土地（例えば緑地化を目指している砂漠）に蒔いたり、或いは、火星に対して、同様に目的としている領域（例えば人間は住める環境に改善する領域）に宇宙船より蒔いたりした場合の領域が、この図の調査物体、範囲にあたり、この時蒔いた本発明を用いた装置がこの図の通信機能付センサに相当する。
【００８０】
りんごの果樹園を例に以下説明する。この通信機能付センサは、これがつけられたりんごの木の場所の温度、湿度、照度、二酸化炭素濃度などを収集しており、このデータを通信機能を用いて発信している。この時、例えば、ｎ２９に着目すると、ｎ２９を中心に半径ｒ１の領域にはｎ１８，ｎ２８，ｎ３０の３本のりんごの木がある。また、これより大きな半径Ｒ２の領域にはこれらに加えてｎ１７，ｎ２７の５本の木がある。図４３に移り、このりんご園の各木の二酸化炭素濃度を知りたいとする。これは二酸化炭素濃度は、その木の葉の茂りぐあいに比例するため、このりんご園のどの木がどのくらい茂っているかを大まかに把握できるからである。この時、本発明を用いれば、次のようにして行うことができる。任意でかまわないが、どれかひとつの木、個の図ではｎ１を選択し、この木のそばに情報収集装置を置く。
【００８１】
この装置はｎ１に備えられた本発明を用いた装置と通信を行う。この時、この情報収集装置は、例えば、ｎ５１と直接通信を行うことは強い電波を双方から発生する必要がある。これは非現実的である。なぜなら、各木にすえつけられた装置に電源線を供給することは、一般的なりんご園の大きさから考えてコストがかかるし、天候の変化にさらされる電源線のメンテにも大きなコストが必要となる。よって、そのような大きな出力の電波を飛ばすことはできない。また、電波法上も例えば１ｍＷ以下程度の出力しか許可されていない。りんご園のために特殊な免許をとることも大きな負担となる。よって、これらの装置は、電池駆動を前提としたできるだけ小さな出力で動作させる必要がある。小さな出力ながら、後で述べるように、本発明を用いた装置が電波を中継することによって、情報収集装置から大きく離れたｎ５１のデータをｎ５１から順番に、ｎ４０、ｎ５０、ｎ４１、ｎ４２、ｎ３４、ｎ２８、ｎ２９、ｎ１７、ｎ１５、ｎ１と伝達し、このｎ１から情報収集装置に伝える。逆もおなじである。ここで課題が生じるのは、いったいどのくらいの強さで電波を出すかは、各々木の周りの状態に大きく依存することである。図４２に戻り、ｎ２９に戻ると、ｒ１の距離に届く強さでよいのか、ｒ２の距離に届く強さでよいのかが各々で異なる。ここで電波が届くとは、個々の装置で検波できる強さの電波が発せられ情報が伝達できることを言う。これの出力の調整を本発明の装置を用いれば、機能を変更できるため達成できるのである。また、センスする情報は多くの種類に渡るが、何をセンスする機能とするかを指定できる。
【００８２】
これによって必要最小限の動作を各りんごの木毎に行うことができ、消費する電力が小さくて済む。また、情報収集を行わない時は、例えば１０秒に１回のみ電波がきているかどうかの検知のみを行い、或いはそのときのセンサからの情報をメモリに書き込み、他は動作を行わない殆ど電力を消費しない機能としておくこともできる。情報収集装置を動作させると、この信号を受けて、順にバイステイブルＭＥＭＳスイッチが切り替わって行き、得られた情報を発信できるようになる。この時、所望のセンサとしての機能となるようにこれも順にバイステイブルＭＥＭＳスイッチを切り換えて行う。このような時及び前述の情報を集める時、発生させる電波の強さは各々の木の周りの情報によっても変わるが、もうひつつの課題として、情報収集装置がｎ１のみ通信を行うとして、ｎ５１の情報は先ほどの経路で、ｎ８の情報は、ｎ１０，ｎ２０，ｎ１９，ｎ１８，ｎ１４，ｎ３，ｎ１５，ｎ１の経路で伝わるが、いったい、すべての木の情報を間違い無く情報収集装置で集めるにはどのくらいの電波の強さ、電波が届く距離が必要なのかということである。ここで、このような系についてのある性質が知られている。つまり、電波の届く距離を少しづつ強くして行くと、各々木々からの電波の届く距離が重なりあうようにあるが、ある一定の距離だけ届くようにすると、すべての木の情報をｎ１からの経由で取り出すことができるようになるという性質である。すなわち、すべての装置が電波を介して時間的な差を無視すれば、繋がったことになる。これをパーコレーションといい、この性質を図示すると図４４のようになる。
【００８３】
図４４において、横軸は、通信が可能な距離であり、左の縦軸が繋がりの度合いを示し、１がすべての装置が電波を介して繋がった状態である。右の軸は、横軸の距離だけ電波を飛ばすのに必要な電力であり、ここでは距離の二乗に比例して増えるとした。すると、パーコレーションの性質によって、電力の小さなｒ２の距離まで通信が可能となると急激に繋がった状態となる。実際のりんご園では前述の通り、各木々の距離はばらつくし、電波の通る状態も葉の茂りなどで異なるのだが、このr2はひとつのりんご園では特定の値を取る。だいたい、ひとつのりんごの木を中心にして円を描いた時に５本のりんごの木が含まれる距離に等しい距離だけ電波が届く時に繋がった状態となる。つまり、ひとつの装置を中心に円を描いた時に、この中に５ヶの装置が含まれる距離である。これは、前述のビルのコンクリートの中に含ませた場合のように、本発明の装置が３次元的に配置された時は性質が異なる。この時は、ひとつの装置を中心に球を描く時、この球の中に２ヶ程度含まれれば繋がった状態となる。つまり、りんご園のような２次元的な配置と、コンクリートの中のような３次元的な配置とでは、３次元的な配置の方がより少ない数と繋がっていれば全体が繋がった状態となるのである。このような性質においても、本発明を用いれば、すべてが繋がった状態となる最小の電波の状態に機能を設定できるため、低電力化を図ることができる。また、２次元的な配置なのか、３次元的な配置なのかに応じて、適した構成をとることができる。
【００８４】
これらの図で使用する装置ｎｉの例を図４５に示す。ひとつのチップ又は複数のチップから構成されており、センサと、この信号を処理する信号処理装置とメモリとがあり、この信号処理装置はバイステイブルＭＥＭＳによって、機能を変更することができ、センサの感度の調整や、複数のセンサ機能を持つものでは、センサ機能に応じてふさわしい信号処理を行うように機能を変更することができる。信号処理装置は高周波処理装置に接続されており、また、この図では２種類のアンテナ／ＲＦ回路を持っており、バイステイブルＭＥＭＳスイッチで選択して用いる。電源は、通常の蓄電池の他、燃料電池、或いは、発電機能を備えている場合もあり風力で発電を行う場合や、太陽電池、振動のエネルギーを電気に変える方法などがある。
【００８５】
本発明では、不揮発性メモリを情報の蓄積などに用いるが、これはフラッシュメモリや、ＦｅＲＡＭ、ＭＲＡＭ、相変化メモリなどを用いることができる。また、ナノ構造を利用した不揮発性メモリを用いても良い。
【００８６】
図４６には本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例が示される。図４６（ａ）は平面図、図４６（ｂ）は正面図である。バイステイブルＭＥＭＳスイッチを備えて機能を切り替えることが出来るＣＰＵチップ、バイステイブルＭＥＭＳスイッチを備えたＦＰＧＡチップ、バイステイブルＭＥＭＳスイッチを備えたＲＦチップを高密度実装基板に搭載して成る。これによれば、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。  
図４７には本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例が示される。図４７（ａ）は平面図、図４７（ｂ）は正面図である。ＭＣＰ化された半導体装置は、バイステイブルＭＥＭＳスイッチを備えて機能を切り替えることが出来るＣＰＵチップ、バイステイブルＭＥＭＳスイッチを備えたＦＰＧＡチップである。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
【００８７】
本発明を用いると図４８に示した使い方をする機器を実現できる。使用者側は電子機器ＰＮを持っている。この電子機器の中には、本発明を用いた半導体装置ＡＮ ＬＳＩが含まれている。この発明の半導体装置は、高度な認識処理を行うのに適した機能を有する演算装置にもなれるし、極めて高度な暗号の解読方法を高速に処理に適した機能を有する演算装置にもなれる。一方、供給者側は、色々な機能・サービスをこのＰＮで実現するのに必要なデータ（プログラム、ＡＮ ＬＳＩのバイステイブルＭＥＭＳスイッチの接続方法 など）を所有している。供給側が使用側にデータＡを送ると、例えば、ＡＮ ＬＳＩは、通常のＬＳＩでは極めて長い時間を有する暗号の解読を行うために必要な機能が生成される。これによって使用者側は、例えば自分の生体認証をこの電子機器ＰＮを用いて行うことができるのである。使用者側から供給者側へは、どの機能・サービスを選択するのかといった情報や、供給者側からのデータに従ってＰＮを動作させる時に支払うべき送金情報などがデータＢとして送られる。
【００８８】
例を図４９に示す。まず、使用者がわから供給者側へ、ある機能・サービスを使用したい要求が伝えられる（使用要求）。すると、供給者側は使用者側へ、第１の鍵（データ）と、データ１を送る。ＡＮ ＬＳＩでは、データ１に基づいてバイステイブルＭＥＭＳスイッチを切り替えて所望の機能を生成する。これによって、使用者側ではＰＮを用いて所望の機能・サービスを一定期間使用することは可能となる。さて、定められた一定期間が過ぎるとＰＮより使用者へ第２の鍵を入力することが求められてくる。この第２の鍵を入力しないと例えばあと一回しかこの機能・サービスを利用できない旨も添えられている。もし、第２の鍵を入力しなければ、その後、一回使用するとこの機能・サービスは使用できなくなる。この一回を使用すると、ＡＮ ＬＳＩではバイステイブルＭＥＭＳスイッチを切り替えてしまうため、生成していた機能が使用できなくなる。継続して使用したい場合には、使用者側は供給者側へ使用料を送金する。すると、第２の鍵（データ）が送られてくる。これをＰＮに入力することにより、使用者は指定された条件でしようが可能となる。このようにすることによって、本発明を使用した機器、機能を使用した場合に供給者側は課金を行うことが可能となる。
【産業上の利用可能性】
【００８９】
本発明は、機能を変更できるＬＳＩ、特に、ＭＥＭＳスイッチを用いて回路の接続を変更することによって機能を変更するシステムＬＳＩに関する産業上の利用可能性を有する。
【図面の簡単な説明】
【００９０】
【図１】本発明の基本構成例である第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第２の実施例の機能の１つを示す図。
【図４】本発明の第２の実施例の機能の他の１つを示す図。
【図５】バイステイブルＭＥＭＳスイッチの構成例を示す図。
【図６】バイステイブルＭＥＭＳスイッチの他の構成例を示す図。
【図７】制御手段を備えたバイステイブルＭＥＭＳスイッチの構成例を示す図。
【図８】図７の構成例の断面及び等価スイッチ回路を示す図。
【図９】ＣＭＯＳと混載されたバイステイブルＭＥＭＳスイッチの構成例を示す図。
【図１０】ＳＯＩ構造のＣＭＯＳと混載されたバイステイブルＭＥＭＳスイッチの構成例を示す図。
【図１１】バイステイブルＭＥＭＳスイッチの制御回路の一例を示す図。
【図１２】バイステイブルＭＥＭＳスイッチの制御回路の動作例を示す図。
【図１３】バイステイブルＭＥＭＳスイッチを含んだ回路およびその制御回路の配置を示す図。
【図１４】バイステイブルＭＥＭＳスイッチを含んだ回路およびその制御回路の他の配置を示す図。
【図１５】本発明の第３の実施例の機能の１つを示す図。
【図１６】本発明の第３の実施例の機能の他の１つを示す図。
【図１７】本発明の第４の実施例を示す図。
【図１８】スイッチアレーを説明するための図。
【図１９】スイッチアレーのスイッチに適用するバイステイブルＭＥＭＳスイッチの動作例を示す図。
【図２０】本発明の第５の実施例を示す図。
【図２１】本発明の第６の実施例を示す図。
【図２２】本発明の第６の実施例の動作例を示す図。
【図２３】本発明の第７の実施例を示す図。
【図２４】本発明の第７の実施例に用いる単位ブロックの構成例を示す図。
【図２５】本発明の第７の実施例に用いる単位ブロック内の下位の構成例を示す図。
【図２６】本発明の第７の実施例に用いる単位ブロック内の更に下位の構成例を示す図。
【図２７】本発明の第７の実施例に用いる単位ブロック内の更に下位の構成例を示す図。
【図２８】本発明の第７の実施例に用いる単位ブロック内の下位の他の構成例を示す図。
【図２９】本発明の第８の実施例を示す図。
【図３０】本発明の第９の実施例を示す図。
【図３１】本発明の第１０の実施例を示す図。
【図３２】本発明の第１０の実施例に用いるマイコン部の構成例を示す図。
【図３３】本発明の第１１の実施例を示す図。
【図３４】本発明の第１２の実施例を示す図。
【図３５】本発明を適用することが可能なシステム例を示す図。
【図３６】本発明の第１３の実施例である本発明を用いたシステム例を示す図。
【図３７】本発明の第１４の実施例である本発明を用いた他のシステム例を示す図。
【図３８】本発明の第１５の実施例である本発明を用いた他のシステム例を示す図。
【図３９】本発明の第１６の実施例を示す図。
【図４０】本発明の第１６の実施例の状態例を示す図。
【図４１】本発明の第１６の実施例の下位構造例を示す図。
【図４２】本発明の第１７の実施例である本発明を用いたシステム例を示す図。
【図４３】本発明の第１８の実施例である本発明を用いた他のシステム例を示す図。
【図４４】本発明の第１７および第１８の実施例の動作例を示す図。
【図４５】本発明の第１９の実施例を示す図。
【図４６】本発明の第２０の実施例を示す図。
【図４７】本発明の第２１の実施例を示す図。
【図４８】本発明の第２２の実施例である本発明を用いたシステム例を示す図。
【図４９】本発明の第２２の実施例の動作例を示す図。
【符号の説明】
【００９１】
ＭＳ…バイステイブルＭＥＭＥスイッチ。
【図１】
0004626142.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0004626142.tif 000006
【図６】
0004626142.tif 000007
【図７】
0004626142.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004626142.tif 000014
【図１４】
0004626142.tif 000015
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004626142.tif 000020
【図２０】
0004626142.tif 000021
【図２１】
0004626142.tif 000022
【図２２】
0004626142.tif 000023
【図２３】
0004626142.tif 000024
【図２４】
0004626142.tif 000025
【図２５】
0004626142.tif 000026
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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