(57)【特許請求の範囲】
【請求項１】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段とを備えていることを特徴とする連想メモリ装置。
【請求項２】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記記憶データと前記検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段とを備えていることを特徴とする連想メモリ装置であって、
前記第２手段は、
キャパシタンスを備え、スタンバイ時に、前記一致線と前記キャパシタンスとを電気的に分離して、前記一致線のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記一致線を前記中間電位にするに際し、当該一致線と前記キャパシタンスとを電気的に接続して両者のチャージがシェアされた状態の前記中間電位を発生するか、もしくは、
１ワードを構成する連想メモリセルの内の、所定ビット数分の連想メモリセルの一致出力が内部ノードに接続され、残りの連想メモリセルの一致出力が前記一致線に接続され、スタンバイ時に、前記内部ノードと前記一致線とを電気的に分離して、前記内部ノードと前記一致線とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記一致線を前記中間電位にするに際し、前記内部ノードと前記一致線とを電気的に接続して両者のチャージがシェアされた状態の前記中間電位を発生する連想メモリ装置。
【請求項３】
連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と、前記記憶データ用のビット線対とは各々独立に配線された、前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段と、前記記憶データと前記検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段とを備えていることを特徴とする連想メモリ装置。
【請求項４】
前記第１手段は、スタンバイ時に、前記記憶データ用のビット線対と前記検索データ用のビット線対とを電気的に分離して、前記記憶データ用のビット線対と前記検索データ用のビット線対とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線とこれに対応する前記記憶データ用のビット線対の内の一方のビット線とを電気的に接続して前記中間電位を発生する請求項１または３に記載の連想メモリ装置。
【請求項５】
前記第１手段は、キャパシタンスを備え、
スタンバイ時に、前記検索データ用のビット線対と前記キャパシタンスとを電気的に分離して、前記検索データ用のビット線対のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線と前記キャパシタンスとを電気的に接続して前記中間電位を発生する請求項１または３に記載の連想メモリ装置。
【請求項６】
前記第１手段は、前記検索データ用のビット線対を前記中間電位にするための内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記検索データ用のビット線対とを電気的に分離し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位の内部発生手段と前記検索データ用のビット線対の一方とを電気的に接続して、前記中間電位の内部発生手段により、前記検索データ用のビット線対を前記中間電位とする請求項１または３に記載の連想メモリ装置。
【請求項７】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、前記センスノードのプリチャージ手段により、前記第１トランジスタを介して、前記クランプ電圧よりも少なくとも前記第１トランジスタのしきい値電圧分だけ低いまたは高い中間電位にプリチャージされることを特徴とする請求項３に記載の連想メモリ装置。
【請求項８】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージする第２トランジスタと、前記センスノードのプリチャージ手段と、前記クランプ電圧のレベルを制御するクランプ電圧制御回路とを備え、
前記一致線は、前記クランプ電圧のレベルとは独立に、前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされることを特徴とする請求項３に記載の連想メモリ装置。
【請求項９】
前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージし、前記クランプ電圧を発生する第２トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、少なくとも前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされ、前記クランプ電圧は、前記第２トランジスタにより、前記一致線のプリチャージ電圧と同電位に設定されることを特徴とする請求項３に記載の連想メモリ装置。
【請求項１０】
前記第２手段は、キャパシタンスを備え、
スタンバイ時に、前記一致線と前記キャパシタンスとを電気的に分離して、前記一致線のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記一致線を前記中間電位にするに際し、当該一致線と前記キャパシタンスとを電気的に接続して前記中間電位を発生する請求項３に記載の連想メモリ装置。
【請求項１１】
前記第２手段は、前記一致線を前記中間電位にする内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記一致線とを電気的に接続し、一致検索時に、前記中間電位の内部発生手段と前記一致線とを電気的に分離して、前記内部発生手段により、前記一致線を前記中間電位とする請求項３に記載の連想メモリ装置。
【請求項１２】
前記第２手段は、１ワードを構成する連想メモリセルの内の、所定ビット数分の連想メモリセルの一致出力が内部ノードに接続され、残りの連想メモリセルの一致出力が前記一致線に接続され、
スタンバイ時に、前記内部ノードと前記一致線とを電気的に分離して、前記内部ノードと前記一致線とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記一致線を前記中間電位にするに際し、前記内部ノードと前記一致線とを電気的に接続して前記中間電位を発生する請求項３に記載の連想メモリ装置。
【請求項１３】
請求項１〜１２のいずれかに記載の連想メモリ装置であって、
さらに、前記一致線の一致検索後の電位を検出するためのリファレンス電圧を発生する第３手段と、前記リファレンス電圧に基づいて前記一致線の一致検索後の電位を検出し、これを一致センス出力として増幅出力するセンスアンプとを備え、
前記第３手段は、第１および第２のキャパシタンスを備え、
スタンバイ時に、前記第１および第２のキャパシタンスを電気的に分離して、互いに反対の極性の電位を前記第１および第２のキャパシタンスに蓄積し、一致検索時に、前記第１および第２のキャパシタンスを電気的に接続して両者のチャージがシェアされた状態の前記リファレンス電圧を発生することを特徴とする連想メモリ装置。
【請求項１４】
前記第３手段は、前記リファレンス電圧の内部発生手段を備えることを特徴とする請求項１３に記載の連想メモリ装置。
【請求項１５】
前記センスアンプは、スタンバイ状態および不一致検出時の前記一致センス出力が同じ電圧レベルであることを特徴とする請求項１３または１４に記載の連想メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、連想メモリ（以下、ＣＡＭという）装置の消費電力を低減する技術の分野に関するものである。
【０００２】
【従来の技術】
図１７は、連想メモリ装置の一例の構成概念図である。同図に示すＣＡＭ装置１１８は、Ｎビット幅×Ｍワード構成のＣＡＭセルアレイ１２０と、デコーダ１２２と、ビット線制御回路１２４と、一致検出器１２６と、フラグ発生器１２８と、優先順位エンコーダ１３０とを備えている。なお、図示していないが、ビット線制御回路１２４には、ビット線プリチャージ回路、ビット線ドライバ、センスアンプ、検索データレジスタ、マスクレジスタ等が含まれる。
【０００３】
図示例のＣＡＭ装置１１８において、記憶データの書き込み／読み出しは、通常のＲＡＭと同じように行われる。すなわち、書き込み時には、デコーダ１２２によりアドレスＡＤＲに対応するワードＷＬを選択し、ビット線ドライバにより、記憶データとして、データＤＡＴＡおよびその反転信号であるデータバー／ＤＡＴＡを各々ビット線ＢＩＴおよびビットバー線／ＢＩＴ上にドライブし、アドレスＡＤＲで選択されるメモリアドレスのワードに書き込む。
【０００４】
また、読み出し時には、同じくデコーダ１２２によりアドレスＡＤＲに対応するワードＷＬを選択することにより、選択したワードに格納されている記憶データおよびその反転信号である記憶データバーが、各々対応するビット線ＢＩＴおよびビットバー線／ＢＩＴ上に読み出される。そして、これをセンスアンプで検出することにより、アドレスＡＤＲで選択されるメモリアドレスのワードに格納されている記憶データをデータＤＡＴＡとして読み出す。
【０００５】
検索データと記憶データとの一致検索は、前述のようにして、ＣＡＭセルアレイ１２０の各ワードに記憶データを書き込んだ後、データＤＡＴＡとして検索データを入力し、検索開始を指示することにより行われる。検索データは検索データレジスタに保持され、検索データおよびその反転信号である検索データバーがビット線ＢＩＴおよびビットバー線／ＢＩＴにドライブされ、全てのワードで検索データと記憶データとの一致検索が行われる。
【０００６】
検索結果は、一致線ＭＬを介して各々のワードに対応する一致検出器１２６によって検出され、フラグ発生器１２８および優先順位エンコーダ１３０に対して入力される。フラグ発生器１２８は、‘一致なし’、‘単一一致’および‘複数一致’の状態を検出してフラグとして出力する。優先順位エンコーダ１３０は、一致があった場合、あらかじめ設定されている最優先順位の一致したワードのメモリアドレスを最優先順位ヒットアドレス（ＨＨＡ）として出力する。
【０００７】
以下、図１８に示すＣＡＭセルの具体例を挙げて、ＣＡＭ装置１１８における一致検索動作についてさらに詳細に説明する。なお、同図に示すＣＡＭセルは、いずれもＳＲＡＭ構成のものである。
【０００８】
まず、図１８（ａ）に示すＣＡＭセル１３２において、一致検索は、ビット線ＢＩＴおよびビットバー線／ＢＩＴをローレベルとして、一致線ＭＬとグランドとの間に接続されたＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１３８をオフし、一致線ＭＬを電源電位にプリチャージした後、検索データをビット線ＢＩＴ上に、検索データバーをビットバー線／ＢＩＴ上にドライブすることにより行われる。
【０００９】
この時、記憶データと検索データとが一致していれば、ＮＭＯＳ１３８のゲートは、記憶データに応じて、オンしている一方のＮＭＯＳ１３４または１３６を介してローレベルが保持されるため、一致線ＭＬはプリチャージされた状態を保持する。これに対し、不一致であれば、ＮＭＯＳ１３８のゲートには、オンしているＮＭＯＳ１３４または１３６を介してハイレベルが入力されるため、ＮＭＯＳ１３８がオンして一致線ＭＬはディスチャージされる。
【００１０】
続いて、図１８（ｂ）に示すＣＡＭセル１４０において、一致検索は、ビット線ＢＩＴおよびビットバー線／ＢＩＴをローレベルとして、グランドに接続された２つのＮＭＯＳ１４６，１４８をオフし、一致線ＭＬを電源電位にプリチャージした後、検索データをビット線ＢＩＴ上に、検索データバーをビットバー線／ＢＩＴ上にドライブすることにより行われる。
【００１１】
この時、記憶データと検索データとが一致していれば、一致線ＭＬとグランドとの間に直列接続された２つのＮＭＯＳ１４２，１４６およびＮＭＯＳ１４４，１４８は、いずれもどちらか一方がオフしているため、一致線ＭＬはプリチャージされた状態を保持する。これに対し、不一致であれば、ＮＭＯＳ１４２，１４６またはＮＭＯＳ１４４，１４８の両方がオンするため、この両方がオンするＮＭＯＳを介して一致線ＭＬはディスチャージされる。
【００１２】
なお、図１８（ｃ）に示すＣＡＭセル１５０において、一致検索は、ビット線ＢＩＴおよびビットバー線／ＢＩＴをハイレベルとして、一致線ＭＬに接続された２つのＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１５６，１５８をオフし、一致線ＭＬをグランド電位にディスチャージした後、検索データをビット線ＢＩＴ上に、検索データバーをビットバー線／ＢＩＴ上にドライブすることにより行われる。
【００１３】
この時、記憶データと検索データとが一致していれば、電源と一致線ＭＬとの間に直列接続された２つのＰＭＯＳ１５２，１５６およびＰＭＯＳ１５４，１５８は、いずれもどちらか一方がオフしているため、一致線ＭＬはディスチャージされた状態を保持する。これに対し、不一致であれば、ＰＭＯＳ１５２，１５６またはＰＭＯＳ１５４，１５８の両方がオンするため、この両方がオンするＰＭＯＳを介して一致線はチャージアップされる。
【００１４】
図１７に示すＣＡＭ装置１１８の場合、１ワードはＮビット幅のＣＡＭセルから構成され、同じワードを構成するＮビットのＣＡＭセルで一致線ＭＬが共通に接続されているので、１ワードを構成する全てのＣＡＭセルで一致検出された場合にのみ、一致線ＭＬはスタンバイ時のレベルを保持する。これに対して、１ワードの中の１ビットのＣＡＭセルでも不一致が検出された場合、一致線ＭＬは、スタンバイ時とは反対のレベルとなる。
【００１５】
図１８に示すＣＡＭセル１３２，１４０，１５０はいずれも不一致検出型であって、不一致の場合に一致線ＭＬがプリチャージ電位とは反対の電位に充放電される。しかしながら、通常、検索動作では、大部分のワードが不一致するので、図１８に示す不一致検出型のＣＡＭセルの例の場合、大部分の一致線ＭＬは、プリチャージ電位とは反対の電位に充放電され、検索サイクル毎に電源電位〜グランド電位までフル振幅することになる。
【００１６】
また、ビット線対に関して、図１８（ａ）および（ｂ）のＣＡＭセル１３２，１４０の場合、通常記憶データのリード／ライト後のスタンバイ時に電源電位にプリチャージされるビット線対ＢＩＴ，／ＢＩＴを、一致検索時には一旦グランド電位までディスチャージしてから一致線ＭＬを電源電位にプリチャージした後、再度検索データに応じてビット線ＢＩＴまたはビットバー線／ＢＩＴのどちらか一方を電源電位までドライブする必要がある。
【００１７】
すなわち、図１８（ａ）および（ｂ）のＣＡＭセル１３２，１４０の場合、一致線ＭＬをプリチャージするために、一旦ビット線対ＢＩＴ，／ＢＩＴをグランドレベルとしなければならないため、その分の電流を消費する。これに対し、図１８（ｃ）のＣＡＭセル１５０は、一致線ＭＬをディスチャージした後、同じく電源電位にプリチャージされているビット線対ＢＩＴ，／ＢＩＴのどちらか一方をグランド電位までドライブするようにしたものである。
【００１８】
このように、検索動作時には、大部分の一致線ＭＬやビット線対ＢＩＴ，／ＢＩＴで同時にプリチャージ／ディスチャージが行われるため、ＣＡＭ装置を大容量、高速化するに従って、その消費電力が増大するという問題点があった。しかし、ＣＡＭ装置は、原理的に、検索データと全ての記憶データとの照合を同時に行う必要があるため、通常のＲＡＭのように、メモリアレイのブロック分割やバンク分割等を行い、選択されたブロックやバンクのみを動作させることによって消費電力を削減するという手段をとることはできない。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、低消費電力でありながら、大容量化、高速化も可能な連想メモリ装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対と前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対とが、各々独立に配線されたことを特徴とする連想メモリ装置を用いるものである。
【００２１】
そして、本発明は、各々独立に配線された、連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対および前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段を備えていることを特徴とする連想メモリ装置を提供するものである。
【００２２】
連想メモリにおいては、記憶ビット線と検索ビット線のうち、ビット線のプリチャージ／ディスチャージにより、消費電力に大きく寄与するのは検索ビット線の方が桁違いに大きい。これはデータのリード／ライト時には選択された一部のカラムの記憶ビット線しか動作しないのに対して、検索動作時には検索対象となる全ての検索ビット線を動作する必要があるからである。記憶ビット線については、従来同様に電源とグランド間で動作させてもよいし、また、検索ビット線と同様に中間電位として小振幅化してもよい。しかし、記憶ビット線は従来と同様に電源とグランド間で動作させることにより、記憶ビットのリード／ライトの動作速度と安定性を保ったままで連想メモリの消費電力を大きく低減できるというメリットがある。
【００２３】
ここで、前記第１手段は、スタンバイ時に、前記記憶データ用のビット線対と前記検索データ用のビット線対とを電気的に分離して、前記記憶データ用のビット線対と前記検索データ用のビット線対とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線とこれに対応する前記記憶データ用のビット線対の内の一方のビット線とを電気的に接続して前記中間電位を発生するのが好ましい。
【００２４】
また、前記第１手段は、キャパシタンスを備え、
スタンバイ時に、前記検索データ用のビット線対と前記キャパシタンスとを電気的に分離して、前記検索データ用のビット線対のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位にする前記検索データ用のビット線対の内の一方のビット線と前記キャパシタンスとを電気的に接続して前記中間電位を発生するのが好ましい。
【００２５】
また、前記第１手段は、前記検索データ用のビット線対を前記中間電位にするための内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記検索データ用のビット線対とを電気的に分離し、一致検索時に、前記検索データ用のビット線対を前記中間電位にするに際し、前記中間電位の内部発生手段と前記検索データ用のビット線対とを電気的に接続して、前記中間電位の内部発生手段により、前記検索データ用のビット線対を前記中間電位とするのが好ましい。
【００２６】
また、本発明は、連想メモリ装置において、記憶データと検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段を備えていることを特徴とする連想メモリ装置であって、
前記第２手段は、
キャパシタンスを備え、スタンバイ時に、前記一致線と前記キャパシタンスとを電気的に分離して、前記一致線のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記一致線を前記中間電位にするに際し、当該一致線と前記キャパシタンスとを電気的に接続して両者のチャージがシェアされた状態の前記中間電位を発生するか、もしくは、
１ワードを構成する連想メモリセルの内の、所定ビット数分の連想メモリセルの一致出力が内部ノードに接続され、残りの連想メモリセルの一致出力が前記一致線に接続され、スタンバイ時に、前記内部ノードと前記一致線とを電気的に分離して、前記内部ノードと前記一致線とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記一致線を前記中間電位にするに際し、前記内部ノードと前記一致線とを電気的に接続して両者のチャージがシェアされた状態の前記中間電位を発生する連想メモリ装置を提供するものである。
【００２７】
ここで、前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、前記センスノードのプリチャージ手段により、前記第１トランジスタを介して、前記クランプ電圧よりも少なくとも前記第１トランジスタのしきい値電圧分だけ低いまたは高い中間電位にプリチャージされるのが好ましい。
【００２８】
また、前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージする第２トランジスタと、前記センスノードのプリチャージ手段と、前記クランプ電圧のレベルを制御するクランプ電圧制御回路とを備え、
前記一致線は、前記クランプ電圧のレベルとは独立に、前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされるのが好ましい。
【００２９】
また、前記第２手段は、前記一致線とセンスノードとの間に接続され、クランプ電圧のレベルによりオンオフが制御されるチャージトランスファアンプとなる第１トランジスタと、前記一致線をプリチャージし、前記クランプ電圧を発生する第２トランジスタと、前記センスノードのプリチャージ手段とを備え、
前記一致線は、前記第２トランジスタにより、電源電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ低い、または、グランド電圧よりも少なくとも前記第２トランジスタのしきい値電圧分だけ高い中間電位にプリチャージされ、前記クランプ電圧は、前記第２トランジスタにより、前記一致線のプリチャージ電圧と同電位に設定されるのが好ましい。
【００３０】
また、前記第２手段は、キャパシタンスを備え、
スタンバイ時に、前記一致線と前記キャパシタンスとを電気的に分離して、前記一致線のプリチャージ電位とは反対の極性の電位を前記キャパシタンスに蓄積し、一致検索時に、前記一致線を前記中間電位にするに際し、当該一致線と前記キャパシタンスとを電気的に接続して前記中間電位を発生するのが好ましい。
【００３１】
また、前記第２手段は、前記一致線に接続される前記中間電位の内部発生手段を備え、
スタンバイ時に、前記中間電位の内部発生手段と前記一致線とを電気的に接続し、一致検索時に、前記中間電位の内部発生手段と前記一致線とを電気的に分離して、前記内部発生手段により、前記一致線を前記中間電位とするのが好ましい。
【００３２】
また、本発明は、各々独立に配線された、連想メモリセルに対して記憶データをリード／ライトするための記憶データ用のビット線対および前記連想メモリセルに対して検索データを供給するための検索データ用のビット線対と、前記検索データ用のビット線対の一致検索時のレベルを電源とグランドとの間の中間電位として小振幅化する第１手段と、前記記憶データと前記検索データとの一致検索の結果が出力される一致線のプリチャージレベルを電源とグランドとの間の中間電位として小振幅化する第２手段とを備えていることを特徴とする連想メモリ装置を提供するものである。
ここで、前記第１手段、第２手段は、上述したものを用いることができる。
【００３３】
また、前記第２手段は、１ワードを構成する連想メモリセルの内の、所定ビット数分の連想メモリセルの一致出力が内部ノードに接続され、残りの連想メモリセルの一致出力が前記一致線に接続され、
スタンバイ時に、前記内部ノードと前記一致線とを電気的に分離して、前記内部ノードと前記一致線とを互いに反対の極性のプリチャージ電位とし、一致検索時に、前記一致線を前記中間電位にするに際し、前記内部ノードと前記一致線とを電気的に接続して前記中間電位を発生するのが好ましい。
【００３４】
また、上記記載の連想メモリ装置であって、
さらに、前記一致線の一致検索後の電位を検出するためのリファレンス電圧を発生する第３手段と、前記リファレンス電圧に基づいて前記一致線の一致検索後の電位を検出し、これを一致センス出力として増幅出力するセンスアンプとを備え、
前記第３手段は、第１および第２のキャパシタンスを備え、
スタンバイ時に、前記第１および第２のキャパシタンスを電気的に分離して、互いに反対の極性の電位を前記第１および第２のキャパシタンスに蓄積し、一致検索時に、前記第１および第２のキャパシタンスを電気的に接続して両者のチャージがシェアされた状態の前記リファレンス電圧を発生するのが好ましい。
【００３５】
また、前記第３手段は、前記リファレンス電圧の内部発生手段を備えるのが好ましい。
【００３６】
また、前記センスアンプは、スタンバイ状態および不一致検出時の前記一致センス出力が同じ電圧レベルであるのが好ましい。
【００３７】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明の連想メモリ装置を詳細に説明する。
【００３８】
図１は、本発明の連想メモリ装置の一実施例の構成概略図である。
同図は、本発明の連想メモリ（以下、ＣＡＭという）装置１０の特徴的な部分のみを表したもので、同図に示すように、ＣＡＭセルアレイ１２と、ビット線制御回路１４と、一致検出器１６と、チャージ線制御回路１８とを備えている。なお、これら以外のＣＡＭ装置１０の構成要件は従来公知のものを用いることができるため、図示を省略する。
【００３９】
図示例のＣＡＭ装置１０において、まず、ＣＡＭセルアレイ１２は、Ｎビット幅×ＭワードのＣＡＭセルをアレイ状に配置したものである。図２に詳細を示すように、ＣＡＭセル２０は、１ビットのデータを記憶する記憶部２２と、記憶部２２に記憶された１ビットの記憶データと検索データとを比較する検索部２４とを備え、記憶データ用のビット線対ＢＩＴ，／ＢＩＴと検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴとを各々独立した配線で接続している。
【００４０】
ここで、記憶部２２は、図示例の場合、従来公知のＳＲＡＭセルであって、各々の出力端子を他方の入力端子に入力してリング状に接続された２つのインバータ２６，２８と、これら各々のインバータ２６，２８の入力端子と記憶データ用ビット線ＢＩＴおよび記憶データ用ビットバー線／ＢＩＴとの間に接続された２つのＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３０，３２とを備え、２つのＮＭＯＳ３０，３２のゲートにはワード線ＷＬが共通に接続されている。
【００４１】
検索部２４は、ＮＭＯＳ３４，３６，３８，４０を備えている。ＮＭＯＳ３４，３８は、一致線ＭＬとグランド線との間に直列接続され、そのゲートは、それぞれ記憶部２２のインバータ２６の出力端子および検索データ用ビット線ＳＢＩＴに接続されている。同じく、ＮＭＯＳ３６，４０は、一致線ＭＬとグランド線との間に直列接続され、そのゲートは、それぞれ記憶部２２のインバータ２８の出力端子および検索データ用ビットバー線／ＳＢＩＴに接続されている。
【００４２】
図示例のＣＡＭセル２０の動作は、基本的に、図１８（ｂ）に示すＣＡＭセル１４０と同じである。しかし、本発明に係るＣＡＭセル２０の場合には、記憶データ用のビット線対ＢＩＴ，／ＢＩＴと検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴとが独立に配線されているため、スタンバイ時に、記憶データ用のビット線対ＢＩＴ，／ＢＩＴを電源電位とし、逆に、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴをグランドレベルにしておくことができる。
【００４３】
また、ＣＡＭセル２０は、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴが独立に配線され、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの負荷容量が半減されるので、ＣＡＭ装置１０を大容量化しても、一致検索時の消費電流を半減することができ、負荷容量が半減している分、高速に動作させることができる。また、以下詳細に説明するように、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴをフル振幅させるのではなく、小振幅化することも可能になる。
【００４４】
なお、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴを独立に配線しても、現在では多層メタル配線化されているので、レイアウト面積の増加はほとんどないに等しい。また、ＣＡＭセルは、図示例のものに限定されず、従来公知のあらゆる種類のＣＡＭセルを利用可能である。例えば、図示例では、記憶部２２がＳＲＡＭ型のものを例示したが、これも限定されず、ＤＲＡＭ型や各種のＲＯＭ型のものでもよい。また、検索部２４の構造も限定されない。
【００４５】
続いて、図１に示すＣＡＭ装置１０において、ビット線制御回路１４は、ＣＡＭセルアレイ１２に供給される検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの一致検索時の電位を中間電位にプリチャージする。これは、前述のように、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴを独立に配線するようにしたことによって初めて実現可能となったものである。以下、図３を参照して、ビット線制御回路について説明する。
【００４６】
まず、同図（ａ）に示すビット線制御回路１４ａは、検索データ用のビット線ＳＢＩＴの制御回路４２となるＮＡＮＤゲート４６、ディスチャージ用ＮＭＯＳ４８およびイコライズ用Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５０と、検索データ用のビットバー線／ＳＢＩＴの制御回路４４となるＮＡＮＤゲート５２、ディスチャージ用ＮＭＯＳ５４およびイコライズ用ＰＭＯＳ５６とを備えている。
【００４７】
制御回路４２において、ＮＡＮＤゲート４６の２つの入力端子には、信号ＤＡＴＡおよび信号ＳＥＡＲＣＨが接続され、その出力端子は、ＮＭＯＳ４８およびＰＭＯＳ５０のゲートに接続されている。また、ＮＭＯＳ４８は、検索データ用のビット線ＳＢＩＴとグランドとの間に接続され、ＰＭＯＳ５０は、検索データ用のビット線ＳＢＩＴと記憶データ用のビット線ＢＩＴとの間に接続されている。
【００４８】
制御回路４４において、ＮＡＮＤゲート５２の反転入力端子およびもう１つの入力端子には、それぞれ信号ＤＡＴＡおよび信号ＳＥＡＲＣＨが接続され、その出力端子は、ＮＭＯＳ５４およびＰＭＯＳ５６のゲートに接続されている。また、ＮＭＯＳ５４は、検索データ用のビットバー線／ＳＢＩＴとグランドとの間に接続され、ＰＭＯＳ５６は、検索データ用のビットバー線／ＳＢＩＴと記憶データ用のビットバー線／ＢＩＴとの間に接続されている。
【００４９】
なお、同図には、記憶データ用のビット線対ＢＩＴ，／ＢＩＴの制御回路５８となるＯＲゲート６０、プリチャージ用ＰＭＯＳ６２，６４およびイコライズ用ＰＭＯＳ６６も合わせて図示してある。
【００５０】
制御回路５８において、ＯＲゲート６０の２つの入力端子には、信号ＲＷおよび信号ＳＥＡＲＣＨが接続され、その出力端子はＰＭＯＳ６２，６４，６６のゲートに接続されている。また、ＰＭＯＳ６２，６４は、それぞれ電源と記憶データ用のビット線ＢＩＴおよび同ビットバー線／ＢＩＴとの間に接続され、ＰＭＯＳ６６は、記憶データ用のビット線ＢＩＴと同ビットバー線／ＢＩＴとの間に接続されている。
【００５１】
ここで、信号ＳＥＡＲＣＨは、一致検索の開始を指示する信号であって、一致検索時にはハイレベルとなり、スタンバイ時にはローレベルとなる。また、信号ＤＡＴＡは、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴをドライブするためのデータ信号である。信号ＲＷは、記憶データの読み出し（リード（Ｒ））／書き込み（ライト（Ｗ））を指示する信号であって、リードおよびライト時にハイレベル、スタンバイ時にローレベルとなる。
【００５２】
図示例のビット線制御回路１４ａにおいて、まず、スタンバイ時には、信号ＳＥＡＲＣＨおよび信号ＲＷはともにローレベルとなる。
その結果、記憶データ用の制御回路５８において、ＯＲゲート６０の出力信号がローレベルとなり、ＰＭＯＳ６２，６４，６６はともにオンする。これにより、記憶データ用のビット線対ＢＩＴ，／ＢＩＴは、ＰＭＯＳ６２，６４，６６を介してともに同電位の電源電位にプリチャージされる。
【００５３】
また、検索データ用のビット線ＳＢＩＴの制御回路４２では、ＮＡＮＤゲート４６の出力信号がハイレベルとなり、ＮＭＯＳ４８およびＰＭＯＳ５０はそれぞれオンおよびオフする。すなわち、検索データ用のビット線ＳＢＩＴと記憶データ用のビット線ＢＩＴとは、ＰＭＯＳ５０によって電気的に分離され、検索データ用のビット線ＳＢＩＴはＮＭＯＳ４８を介してグランド電位までディスチャージされる。
【００５４】
同じく、検索データ用のビットバー線／ＳＢＩＴの制御回路４４では、ＮＡＮＤゲート５２の出力信号がハイレベルとなり、ＮＭＯＳ５４およびＰＭＯＳ５６はそれぞれオンおよびオフとなる。すなわち、検索データ用のビットバー線／ＳＢＩＴと記憶データ用のビットバー線／ＢＩＴとは、ＰＭＯＳ５６によって電気的に分離され、検索データ用のビットバー線／ＳＢＩＴはＮＭＯＳ５４を介してグランド電位までディスチャージされる。
【００５５】
一致検索時には、信号ＤＡＴＡが、検索データに応じて、検索データ用のビット線ＳＢＩＴをハイレベル（すなわち、検索データ用のビットバー線／ＳＢＩＴをローレベル）にする場合にハイレベルとなり、検索データ用のビット線ＳＢＩＴをローレベル（すなわち、検索データ用のビットバー線／ＳＢＩＴをハイレベル）にする場合にローレベルとなり、信号ＳＥＡＲＣＨがハイレベルとなる。
【００５６】
この時、記憶データ用の制御回路５８において、ＯＲゲート６０の出力信号はハイレベルとなり、ＰＭＯＳ６２，６４，６６はともにオフする。従って、記憶データ用のビット線対ＢＩＴ，／ＢＩＴはともに、スタンバイ時にプリチャージされた電源電位のフローティングハイ状態となる。
【００５７】
信号ＤＡＴＡがハイレベルであれば、検索データ用のビット線ＳＢＩＴの制御回路４２では、ＮＡＮＤゲート４６の出力信号がローレベルとなり、ＮＭＯＳ４８およびＰＭＯＳ５０はそれぞれオフおよびオンする。これにより、検索データ用のビット線ＳＢＩＴと記憶データ用のビット線ＢＩＴとはＰＭＯＳ５０を介して電気的に接続され、両者の負荷容量が同じであれば、両者の電位はともにハイレベルとして電源電位の半分の電位になる。
【００５８】
これに対して、検索データ用のビットバー線／ＳＢＩＴの制御回路４４では、ＮＡＮＤゲート５２の出力信号がハイレベルの状態を維持するため、検索データ用のビットバー線／ＳＢＩＴは、ＮＭＯＳ５４を介してグランド電位にディスチャージされている状態を維持する。なお、信号ＤＡＴＡがローレベルの場合には、検索データ用のビット線ＳＢＩＴと同ビットバー線／ＳＢＩＴの状態は逆になる。
【００５９】
図示例のビット線制御回路１４ａの場合、スタンバイ時には、記憶データ用のビット線対ＢＩＴ，／ＢＩＴはハイレベル、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴはローレベルとなる。また、一致検索時には、検索データ用のビット線ＳＢＩＴと記憶データ用のビット線ＢＩＴ、または、検索データ用のビットバー線／ＳＢＩＴと記憶データ用のビットバー線／ＢＩＴとの一方を電気的に短絡することによって、検索ビット線対の一方を電源とグランドとの間の中間電位とし、他方をグランド電位のままにしておくことができる。
【００６０】
続いて、ビット線制御回路の他の一例について説明する。同図（ｂ）に示すビット線制御回路１４ｂは、検索データ用のビット線ＳＢＩＴの制御回路６８となるＡＮＤゲート７２、インバータ７４、ディスチャージ用ＮＭＯＳ７６および中間電位発生用ＮＭＯＳ７８，８０と、検索データ用のビットバー線／ＳＢＩＴの制御回路７０となるＡＮＤゲート８２、インバータ８４、ディスチャージ用ＮＭＯＳ８６および中間電位発生用ＮＭＯＳ８８，９０とを備えている。
【００６１】
制御回路６８において、ＡＮＤゲート７２の２つの入力端子には、信号ＤＡＴＡおよび信号ＳＥＡＲＣＨが接続され、その出力端子は、ＮＭＯＳ７８のゲートおよびインバータ７４の入力端子に接続され、インバータ７４の出力端子はＮＭＯＳ７６のゲートに接続されている。また、ＮＭＯＳ７６は、検索データ用のビット線ＳＢＩＴとグランドとの間に接続され、ＮＭＯＳ７８，８０は、電源と検索データ用のビット線ＳＢＩＴとの間に直列に接続され、ＮＭＯＳ８０のゲートは、ＮＭＯＳ７８のソースに接続されている。
【００６２】
制御回路７０では、ＡＮＤゲート８２の反転入力端子およびもう１つの入力端子には、それぞれ信号ＤＡＴＡおよび信号ＳＥＡＲＣＨが接続され、その出力端子は、ＮＭＯＳ８８のゲートおよびインバータ８４の入力端子に接続され、インバータ８４の出力端子はＮＭＯＳ８６のゲートに接続されている。また、ＮＭＯＳ８６は、検索データ用ビットバー線／ＳＢＩＴとグランドとの間に接続され、ＮＭＯＳ８８，９０は、電源と検索データ用ビットバー線／ＳＢＩＴとの間に直列に接続され、ＮＭＯＳ９０のゲートは、ＮＭＯＳ８８のソースに接続されている。
【００６３】
スタンバイ時には、信号ＳＥＡＲＣＨがローレベルとなり、制御回路６８，７０では、ＡＮＤゲート７２，８２の出力信号がローレベル、インバータ７４，８４の出力信号はハイレベルとなり、ＮＭＯＳ７６，８６がオンして、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴはともにグランド電位までディスチャージされる。一致検索時には、信号ＤＡＴＡが、検索データに応じてハイレベルまたはローレベルとなり、信号ＳＥＡＲＣＨがハイレベルとなる。
【００６４】
信号ＤＡＴＡがハイレベルの場合、制御回路６８では、ＡＮＤゲート７２の出力信号がハイレベル、すなわち、インバータ７４の出力信号がローレベルとなる。これにより、ＮＭＯＳ７８，８０がオン、ＮＭＯＳ７６がオフし、検索データ用のビット線ＳＢＩＴは、ハイレベルとして、電源電位ＶＤＤよりもＮＭＯＳ７８，８０のしきい値電圧Ｖｔｈだけ低い電位、すなわち、ＶＤＤ−２Ｖｔｈの中間電位となる。
【００６５】
一方、検索データ用のビットバー線／ＳＢＩＴの制御回路７０では、ＡＮＤゲート８２の出力信号がローレベルの状態を維持するため、検索データ用のビットバー線／ＳＢＩＴは、ＮＭＯＳ８６を介してグランド電位にディスチャージされている状態を維持する。なお、信号ＤＡＴＡがローレベルの場合には、検索データ用のビット線ＳＢＩＴと同ビットバー線／ＳＢＩＴの状態は逆になる。
【００６６】
図示例のビット線制御回路１４ｂの場合、スタンバイ時には、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴはローレベルとなる。また、一致検索時には、中間電位発生用ＮＭＯＳの個数に応じて電源電位を降下させることにより中間電位を発生する。このように、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴのハイレベルを電源とグランドとの間の中間電位とすることにより、一致検索時の消費電流を削減することができる。
【００６７】
なお、ビット線制御回路において、電源とグランドとを入れ替え、なおかつ、各内部信号の極性を反転させて、ＮＭＯＳとＰＭＯＳとを入れ替えて回路を構成してもよい。
【００６８】
この場合、ビット線制御回路１４ａでは、スタンバイ時には、記憶データ用のビット線対ＢＩＴ，／ＢＩＴはローレベル、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴはハイレベルとなり、一致検索時には、検索データ用のビット線ＳＢＩＴと記憶データ用のビット線ＢＩＴ、または、検索データ用のビットバー線／ＳＢＩＴと記憶データ用のビットバー線／ＢＩＴとの一方を電気的に短絡することによって、検索ビット線対の一方を電源とグランドとの間の中間電位とし、他方を電源電位のままにしておくことができる。
【００６９】
また、ビット線制御回路１４ｂでは、スタンバイ時には、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴはハイレベルとなり、一致検索時には、中間電位発生用ＰＭＯＳの個数に応じてグランド電位を上昇させることにより中間電位を発生する。
【００７０】
図１に示すＣＡＭ装置１０において、一致検出器１６は、ＣＡＭセルアレイ１２の各々のワードに対応して１つずつ、合計Ｍ個設けられ、同図に示すチャージ線制御回路１８の制御により、チャージトランスファアンプを用いて一致検索後の一致線ＭＬのレベルを検出し、これを一致センス出力として増幅出力する。なお、本発明では、一致線ＭＬのスタンバイ時のプリチャージ電位を電源とグランドとの間の中間電位とすることを特徴とする。
【００７１】
図４に、一致検出器の一実施例の構成回路図を示す。
まず、同図（ａ）に示す一致検出器１６ａは、チャージトランスファアンプであるＮＭＯＳ９２と、センスノードのプリチャージ回路であるＰＭＯＳ９４と、一致センス出力回路９６となるＰＭＯＳ９８およびインバータ１００とを備えている。なお、同図に概念的に示すように、一致線ＭＬには、１ワードのビット数に相当するＮ個のＣＡＭセル２２が接続されている。
【００７２】
本発明においては、一致線ＭＬのプリチャージ電圧を中間電位として小振幅化しているため、一致検出の高速化のためにインバータ１００の入力側にチャージトランスファアンプとしての役割を果すＮＭＯＳ９２を設けている。
【００７３】
ここで、ＮＭＯＳ９２は、一致線ＭＬとセンスノードとの間に接続され、そのゲートにはクランプ電圧が印加されている。また、インバータ１００は、センスノードと一致センス出力線との間に接続されている。ＰＭＯＳ９４およびＰＭＯＳ９８は、電源とセンスノードとの間に並列に接続され、それらのゲートには、それぞれセンスノードのプリチャージ線（図１の信号線／ＳＰＣ）およびインバータ１００の出力端子が接続されている。
【００７４】
同図に示す一致検出器１６ａにおいて、スタンバイ時には、プリチャージ線がローレベル（信号ＳＥＡＲＣＨがローレベル）となってＰＭＯＳ９４がオンし、センスノードは、ＰＭＯＳ９４を介して電源電位までプリチャージされる。これにより、一致センス出力回路９６では、センスノードのハイレベルがインバータ１００によって反転され、一致センス出力としてローレベルが出力される。従って、センスノードはＰＭＯＳ９８によっても電源電位にプリチャージされる。
【００７５】
ここで、例えばクランプ電圧が電源電位である場合、ＮＭＯＳ９２がオンして、一致線ＭＬは、このＮＭＯＳ９２を介してＰＭＯＳ９４，９８によりプリチャージされる。そして、一致線ＭＬの電位が電源電位ＶＤＤよりもＮＭＯＳ９２のしきい値Ｖｔｈだけ低い電位までプリチャージされた時点でＮＭＯＳ９２はオフする。
【００７６】
その後、プリチャージ線をハイレベルにすると、ＰＭＯＳ９４はオフするが、一致線ＭＬは、フローティングハイのＶＤＤ−Ｖｔｈの電位を維持し、センスノードおよび一致センス出力は、センスノードがＰＭＯＳ９８によってプリチャージされた状態を保持するため、前述の状態を維持する。
一致検索の結果、不一致となり、一致線ＭＬの電位がプリチャージ電位であるＶＤＤ−Ｖｔｈよりも少しでも低く（ＮＭＯＳ９２のゲート・ソース間電位Ｖｇｓ＞しきい値電圧Ｖｔｈ）なると、ＮＭＯＳ９２がオンする。
【００７７】
言うまでもなく、一致線ＭＬの負荷容量はセンスノードと比べて非常に大きいので、センスノードの増幅効果をもたらし、センスノードにプリチャージされた電荷は、ＮＭＯＳ９２を介して急速に一致線ＭＬの方へ引き抜かれ、一致線ＭＬとセンスノードの電位は同電位となる。そして、センスノードの電位がインバータ１００のしきい値よりも低くなると、一致センス出力としてハイレベルが出力される。
【００７８】
このようにして一致線ＭＬがＶＤＤ−Ｖｔｈより少しでも低くなると、ＮＭＯＳ９２がオンすることによりセンスノードは一致線と同電位となるため、一致検出の高速化が図られている。
【００７９】
一致検出器１６ａでは、クランプ電圧を電源電圧ＶＤＤよりも低くすることによって、一致線ＭＬのスタンバイ時のプリチャージ電位を、理論的にはＮＭＯＳ９２のしきい値＋αの中間電位とすることができる。例えば、クランプ電圧をＶＤＤ−Ｖｔｈとすると、一致線ＭＬは、ＶＤＤ−２Ｖｔｈまでプリチャージされる。このように、一致線ＭＬを小振幅化することによって、一致検索時の一致線ＭＬにおける消費電流を削減することができる。
【００８０】
なお、一致検出器１６ａでは、チャージトランスファアンプであるＮＭＯＳ９２を介してプリチャージされるため、例えばプリチャージ時間を短縮化する等の高速動作させた場合には、一致線ＭＬが完全にプリチャージされない場合にはＮＭＯＳ９２がオフせず、プリチャージの終了時にセンスノードの電荷が一致線ＭＬ側に漏れて誤センスする可能性がある。また、完全にプリチャージされた場合であっても、ＮＭＯＳ９２のＶｇｓ＝Ｖｔｈであるためノイズマージンが低いと言える。
【００８１】
同図（ｂ）に示す一致検出器１６ｂは、同図（ａ）に示す一致検出器１６ａにおけるノイズマージンの低さを解消し、プリチャージ時間を短縮してノイズマージンを向上させたもので、同図（ａ）に示す一致検出器１６ａにおいて、さらに、一致線プリチャージ回路であるＮＭＯＳ１０２と、電源とグランドとの間に直列接続されたＰＭＯＳ１０６および２つのＮＭＯＳ１０８，１１０からなるクランプ電圧発生回路１０４とを備えている。
【００８２】
ＮＭＯＳ１０２は電源と一致線との間に接続され、そのゲートには一致線プリチャージ線が接続されている。クランプ電圧発生回路１０４のＰＭＯＳ１０６およびＮＭＯＳ１１０のゲートには検索開始線が共通に接続され、ＮＭＯＳ１０８のゲートはＰＭＯＳ１０６のドレインに接続されている。また、ＮＭＯＳ９２のゲートには、クランプ電圧として、ＮＭＯＳ１０８，１１０の接続点のノードが接続されている。
【００８３】
なお、クランプ電圧発生回路１０４は、本来であればＮＭＯＳ１０８のみを備え、これを検索開始線で制御するようにすればよいが、クランプ電圧がＮＭＯＳ１０８のゲート・ドレイン電圧Ｖｇｄのカップリングによって設定電圧、本実施例の場合には、ＶＤＤ−Ｖｔｈ以上になるのを防ぐために、クランプ電圧をグランドレベルにディスチャージするＮＭＯＳ１１０と、電源とＮＭＯＳ１０８との間に接続されたＰＭＯＳ１０６とを備えている。
【００８４】
この一致検出器１６ｂは、一致線ＭＬのプリチャージ電位とチャージトランスファアンプであるＮＭＯＳ９２のクランプ電圧とを、別々にチャージして同電位となるようにしたものである。図示例の場合、スタンバイ時には、一致線ＭＬの電位は電源電位ＶＤＤ−ＮＭＯＳ１０２のしきい値電圧Ｖｔｈまでプリチャージされ、ＮＭＯＳ９２のクランプ電圧も、電源電位ＶＤＤ−ＮＭＯＳ１０８のしきい値電圧Ｖｔｈに設定される。
【００８５】
従って、一致線ＭＬをＮＭＯＳ１０２を介して高速にプリチャージすることができるし、一致線ＭＬのプリチャージ電位とＮＭＯＳ９２のクランプ電圧が同じＶＤＤ−Ｖｔｈであるため、一致検索時に、一致線ＭＬにＶｔｈ分のノイズマージンを設けることができる。
【００８６】
一致線検出器１６ｂにおいても、例えば非常に高速で動作させる場合等においては、図４（ａ）に示す一致検出器１６ａの場合と同じように、一定周期のサイクルで、負荷容量の大きい一致線ＭＬを所定サイズのＮＭＯＳ１０２でＶＤＤ−Ｖｔｈまでプリチャージすることができない場合もあり得る。これに対し、クランプ電圧のノードは負荷容量がほとんどないので、完全にＶＤＤ−Ｖｔｈまでプリチャージされる。
【００８７】
プリチャージを終了して一致検索を開始する時点で、一致線ＭＬの電位が完全にＶＤＤ−Ｖｔｈまでプリチャージされておらず、クランプ電圧と一致線ＭＬとの電位差がＶｔｈ以上あると、その時点でＮＭＯＳ９２がオンしており、図４（ａ）に示す一致検出器１６ａの場合と同じように誤動作する可能性がないとは言えない。この問題を解消し、クランプ電圧と一致線ＭＬとの電位差が生じないようにした一致検出器を図４（ｃ）に示す。
【００８８】
同図（ｃ）に示す一致検出器１６ｃは、同図（ａ）に示す一致検出器１６ａにおいて、さらに、２つのＮＭＯＳ１１４，１１６からなる一致線プリチャージ回路１１２を備えている。ＮＭＯＳ１１４，１１６は電源線と一致線との間に直列接続され、そのゲートには、一致線のプリチャージ線が共通に接続されている。また、ＮＭＯＳ９２のゲートには、クランプ電圧として、これら２つのＮＭＯＳ１１４，１１６の接続点のノードが接続されている。
【００８９】
この一致検出器１６ｃにおいて、例えば一致線のプリチャージ線が電源電位ＶＤＤである場合、スタンバイ時には、一致線ＭＬは、一致線プリチャージ回路１１２の２つのＮＭＯＳ１１４，１１６を介してＶＤＤ−Ｖｔｈまでプリチャージされる。また、クランプ電圧として、一致プリチャージ回路１１２のＮＭＯＳ１１４，１１６の接続点のノードが用いられており、このノードの電位もＶＤＤ−Ｖｔｈとなる。
【００９０】
この一致検出器１６ｃにおいても、高速動作させた場合には、一致線プリチャージ回路１１２の２つのＮＭＯＳ１１４，１１６のサイズ（ドライブ能力）に応じて、一定のサイクル時間内に一致線ＭＬを所定の電位、本実施例の場合にはＶＤＤ−Ｖｔｈまでプリチャージできなくなる。しかし、この一致検出器１６ｃでは、一致線ＭＬのプリチャージ電位はクランプ電圧と常に同じになるため、誤動作する可能性はないと言える。
【００９１】
なお、一致検出器１６ａの場合と同じように、一致検出器１６ｂでは、例えばクランプ電圧発生回路１０４のＮＭＯＳ１０８の直列段数を変えて、チャージトランスファアンプであるＮＭＯＳ９２のクランプ電圧のレベルを調整することができる。また、一致検出器１６ｃでは、一致線のプリチャージ線のハイレベルの電圧を変えて、一致線ＭＬのプリチャージレベルおよびＮＭＯＳ９２のクランプ電圧のレベルを調整することができる。
【００９２】
また、一致検出器において、電源とグランドとを入れ替え、なおかつ、各内部信号の極性を反転させて、ＮＭＯＳとＰＭＯＳとを入れ替えて回路を構成してもよい。
【００９３】
最後に、図１に示すＣＡＭ装置１０において、チャージ線制御回路１８は、図４（ｃ）に示す一致検出器１６ｃの一致線のプリチャージ線の電圧レベルやセンスノードのプリチャージ線の電圧レベルを調整する。なお、本発明では、チャージ線制御回路１８の具体的な回路構成は何ら限定されるものではない。
【００９４】
図１に示すチャージ線制御回路１８は、図４（ｃ）に示す一致検出器１６ｃに対応するもので、電源とグランドとの間に直列に接続された２つのＮＭＯＳ１６０，１６２と、インバータ１６４と、バッファ１６６とを備えている。インバータ１６４の入力端子、ＮＭＯＳ１６２のゲートおよびバッファ１６６の入力端子には信号ＳＥＡＲＣＨが接続され、インバータ１６４の出力端子はＮＭＯＳ１６０のゲートに接続されている。そして、ＮＭＯＳ１６０，１６２の接続ノードは信号ＭＰＣ、バッファ１６６の出力は信号／ＳＰＣとして出力されている。
【００９５】
このチャージ線制御回路１８において、スタンバイ状態、すなわち、信号ＳＥＡＲＣＨがローレベルの時には、ＮＭＯＳ１６２がオフし、インバータ１６４の出力信号はハイレベルとなってＮＭＯＳ１６０がオンする。これにより、電源電圧をＶＤＤ、ＮＭＯＳ１６０のしきい値電圧をＶｔｈとすると、信号ＭＰＣの電圧レベルはＶＤＤ−Ｖｔｈとなる。また、バッファ１６６の出力はローレベルであり、信号／ＳＰＣはローレベルとなる。
【００９６】
チャージ線制御回路１８を用いて、信号ＭＰＣの電圧レベルを適宜調整することによって、図４（ｃ）に示す一致検出器１６ｃの一致線プリチャージ線の電圧レベルを変更することができる。従って、要求される動作速度と消費電力との関係に応じて、一致線ＭＬのプリチャージレベルやクランプ電圧のレベルを自由に変更してもよい。
【００９７】
次に、本発明の連想メモリ装置の別の実施例を挙げて説明する。
【００９８】
図５は、本発明の連想メモリ装置の別の実施例の構成概略図である。
同図に示すＣＡＭ２００は、一致検索時に、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴおよび一致線ＭＬを中間電位とする別の例を示すもので、ＣＡＭセルアレイ２０２と、アドレスデコーダ２０６と、記憶データ用のビット線制御回路２０８と、検索データ用のビット線制御回路２１０と、一致線レベル発生回路２１２と、リファレンス電圧（ＶＲ）発生回路２１４と、センスアンプ２１６とを備えている。
【００９９】
図示例のＣＡＭ２００において、まず、ＣＡＭセルアレイ２０２は、図１に示すＣＡＭ１０のＣＡＭセルアレイ１２と同じように、Ｎビット幅×ＭワードのＣＡＭセル２０４をアレイ状に配置したものである。なお、ＣＡＭセル２０４は、図２に示すＣＡＭセル２０はもちろん、従来公知の各種のＣＡＭセルが利用可能である。
【０１００】
アドレスデコーダ２０６は、ＣＡＭセルアレイ２０２に対して、記憶データの書き込み／読み出しが行われる際に、外部から入力されるアドレス信号に対応したワード線ＷＬをドライブするものである。また、記憶データ用のビット線制御回路２０８は、アドレス信号に対応したワードに記憶データを書き込む時に、記憶データ用のビット線対ＢＩＴ，／ＢＩＴをドライブするものである。これらのアドレスデコーダ２０６および記録データ用のビット線制御回路２０８も従来公知の各種のものが利用可能である。
【０１０１】
続いて、図５に示すＣＡＭ２００において、検索データ用のビット線制御回路２１０は、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴをドライブするもので、その一致検索時のレベルの電位を、電源とグランドとの間の中間電位にプリチャージすることを特徴とするものである。言い換えると、一致検索時に、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴのレベルを中間電位とし、その電位を小振幅化する。
【０１０２】
以下、図６，７および８に示す検索データ用のビット線制御回路２１０の具体例を挙げて説明する。
【０１０３】
まず、図６に示す検索データ用のビット線制御回路２１０ａは、内部ノードＳＢＩＴＨと検索ビット線対の一方の間のチャージシェア（容量分割）により、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの一致検索時のハイレベルの電位を中間電位に設定するもので、検索データ用のビット線ＳＢＩＴの制御回路２１８と、検索データ用のビットバー線／ＳＢＩＴの制御回路２２０と、電荷蓄積用の制御回路２２２とを備えている。
【０１０４】
ここで、検索データ用のビット線ＳＢＩＴの制御回路２１８は、ＮＡＮＤゲート２２４と、ＡＮＤゲート２２６と、インバータ２２８と、ディスチャージ用ＮＭＯＳ２３０と、イコライズ用ＰＭＯＳ２３２とを備えている。
【０１０５】
ＮＡＮＤゲート２２４の２つの入力端子には信号ＩＤおよび信号ＳＢＩＴＰＣＮが接続され、その出力端子は、ＮＭＯＳ２３０のゲートおよびＡＮＤゲート２２６の一方の反転入力端子に接続されている。ＡＮＤゲート２２６の他方の反転入力端子には信号ＳＢＩＴＥＱＮが接続され、その出力端子は、インバータ２２８を介してＰＭＯＳ２３２のゲートに接続されている。また、ＮＭＯＳ２３０は、検索データ用のビット線ＳＢＩＴとグランドとの間に接続され、ＰＭＯＳ２３２は、検索データ用のビット線ＳＢＩＴと内部ノードＳＢＩＴＨとの間に接続されている。
【０１０６】
なお、検索データ用のビットバー線／ＳＢＩＴの制御回路２２０は、検索データ用のビット線ＳＢＩＴがビットバー線／ＳＢＩＴに、また、信号ＩＤがその反転信号である信号／ＩＤに変わる点を除いて検索データ用のビット線ＳＢＩＴの制御回路２１８と全く同じ構成であるから、ここでは、その詳細な説明を省略する。
【０１０７】
また、電荷蓄積用の制御回路２２２は、スタンバイ状態、すなわち、イコライズ前の検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴのプリチャージ電位とは反対の極性の電位を蓄積するもので、ＰＭＯＳ２３４と、キャパシタンス２３６とを備えている。ＰＭＯＳ２３４は、電源と内部ノードＳＢＩＴＨとの間に接続され、そのゲートには信号ＳＢＩＴＰＣＮが接続されている。また、キャパシタンス２３６は、内部ノードＳＢＩＴＨとグランドとの間に接続されている。
【０１０８】
図１６のタイミングチャートに示すように、図６に示す検索データ用のビット線制御回路２１０ａでは、スタンバイ時に、信号ＳＢＩＴＥＱＮがハイレベル、信号ＳＢＩＴＰＣＮ，ＳＢＩＴＤＣＮは順次ローレベルとされる。
【０１０９】
その結果、検索データ用のビット線ＳＢＩＴの制御回路２１８では、ＮＡＮＤゲート２２４の出力信号がハイレベル、ＡＮＤゲート２２６の出力信号はローレベル、インバータ２２８の出力信号はハイレベルとなり、ＮＭＯＳ２３０はオン、ＰＭＯＳ２３２はオフする。これにより、検索データ用のビット線ＳＢＩＴと内部ノードＳＢＩＴＨとは電気的に分離され、検索データ用のビット線ＳＢＩＴは、ＮＭＯＳ２３０を介してグランド電位までディスチャージされる。
【０１１０】
同じように、検索データ用のビットバー線／ＳＢＩＴの制御回路２２０では、検索データ用のビットバー線／ＳＢＩＴと内部ノードＳＢＩＴＨとが電気的に分離され、検索データ用のビットバー線／ＳＢＩＴはグランド電位までディスチャージされる。
【０１１１】
また、電荷蓄積用の制御回路２２２では、ＰＭＯＳがオンしてキャパシタンス２３６がチャージアップされ、内部ノードＳＢＩＴＨは電源電位にプリチャージされる。
【０１１２】
これに対し、一致検索時には、まず、信号ＳＢＩＴＤＣＮ，ＳＢＩＴＰＣＮが共にハイレベルとされた後、信号ＳＢＩＴＥＱＮがローレベルとされる。
【０１１３】
この時、検索データ用のビット線ＳＢＩＴの制御回路２１８では、ＮＡＮＤゲート２２４の出力信号が信号ＩＤの電圧レベルの反転レベルとなる。従って、ＮＭＯＳ２３０は、信号ＩＤがローレベルの場合にはオンしたままの状態を維持し、ハイレベルの場合にはオフして、検索データ用のビット線ＳＢＩＴは、スタンバイ時にディスチャージされたグランド電位のフローティングロー状態となる。
なお、この時点では、ＰＭＯＳ２３２はオフしたままの状態である。
【０１１４】
これに対し、検索データ用のビットバー線／ＳＢＩＴの制御回路２２０では、信号／ＩＤがローレベル（信号ＩＤがハイレベル）の場合、ＮＭＯＳ２３０はオンしたままの状態を維持する。また、信号／ＩＤがハイレベル（信号ＩＤがローレベル）の場合、ＮＭＯＳ２３０はオフし、検索データ用のビット線ＳＢＩＴは、スタンバイ時にディスチャージされたグランド電位のフローティングロー状態となる。
【０１１５】
また、電荷蓄積用の制御回路２２２では、ＰＭＯＳがオフし、内部ノードＳＢＩＴＨは、スタンバイ時にプリチャージされた電源電位のフローティングハイ状態となる。
【０１１６】
その後、信号ＳＢＩＴＥＱＮがローレベルとされると、検索データ用のビット線ＳＢＩＴの制御回路２１８では、ＡＮＤゲート２２６の出力信号がＮＡＮＤゲートの出力信号の反転信号、すなわち、信号ＩＤの電圧レベルとなり、インバータ２２８の出力信号はその反転レベル、すなわち、信号ＩＤの電圧レベルの反転レベルとなる。
【０１１７】
したがって、信号ＩＤがローレベルの場合、ＰＭＯＳ２３２がオフし、検索データ用のビット線ＳＢＩＴは、ＮＭＯＳ２３０を介してグランド電位にディスチャージされたままの状態を維持する。また、信号ＩＤがハイレベルの場合、ＰＭＯＳ２３２がオンして検索データ用のビット線ＳＢＩＴと内部ノードＳＢＩＴＨとが電気的に接続され、検索データ用のビット線ＳＢＩＴの電位は、両者のチャージがシェアされた状態の中間電位となる。
【０１１８】
これに対し、検索データ用のビットバー線／ＳＢＩＴの制御回路２２０では、検索データ用のビット線ＳＢＩＴの制御回路２１８の場合の逆の状態となる。すなわち、信号／ＩＤがローレベル（信号ＩＤがハイレベル）の場合、検索データ用のビットバー線／ＳＢＩＴの電位は、両者のチャージがシェアされた状態の中間電位となる。また、信号／ＩＤがハイレベル（信号ＩＤがローレベル）の場合、検索データ用のビットバー線／ＳＢＩＴは、グランド電位にディスチャージされたままの状態を維持する。
【０１１９】
なお、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの一致検索時の電位は、ＣＡＭセル２０４として、例えば図２に示すＣＡＭセル２０を使用した場合、キャパシタンス２３６の容量値を適宜変更することにより調整し、ＮＭＯＳ３８，４０がオンできるように、そのしきい値電圧以上、電源電圧以下の中間電位となるようにする必要がある。また、以下に述べる検索データ用のビット線制御回路２１０ｂ，２１０ｃについても同様である。
【０１２０】
ここで、検索データ用のビット線制御回路２１０ａにおいて、イコライズ前の内部ノードＳＢＩＴＨおよび検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴの極性を反転させてもよい。この場合、例えば図７に示す検索データ用のビット線制御回路２１０ｂのように、ＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに変更し、電源をグランド、グランドを電源に変更し、各内部信号の極性も反転させるようにすればよい。
【０１２１】
次に、図８に示す検索データ用のビット線制御回路２１０ｃは、中間電位を内部発生し、この内部発生した電位に検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴをドライブして中間電位とするものである。なお、この検索データ用のビット線制御回路２１０ｃは、図６に示す検索データ用のビット線制御回路２１０ａにおいて、電荷蓄積用の制御回路２２２を電位発生回路２３８に変更した点が異なるだけであるから、以下、この電位発生回路２３８について説明する。
【０１２２】
この検索データ用のビット線制御回路２１０ｃにおいて、電位発生回路２３８は、ＳＢＩＴＲＥＦ発生回路２４０と、電圧発生回路２４２とを備えている。
まず、ＳＢＩＴＲＥＦ発生回路２４０は、イコライズ時に、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴにドライブされる電圧レベルを発生するものである。
【０１２３】
電圧発生回路２４２は、ドライブ能力の低いＳＢＩＴＲＥＦ発生回路２４０により発生された電位をドライブ能力を高めて出力するもので、オペアンプ２４４と、キャパシタンス２４６とを備えている。ボルテージフォロア構成されたオペアンプ２４４の端子＋には、ＳＢＩＴＲＥＦ発生回路２４０により発生された電位の信号ＳＢＩＴＲＥＦが接続され、その端子−は内部ノードＳＢＩＴＲに接続されている。また、キャパシタンス２４６は、内部ノードＳＢＩＴＲとグランドとの間に接続されている。
【０１２４】
この検索データ用のビット線制御回路２１０ｃでは、ＳＢＩＴＲＥＦ発生回路２４０により発生された電位が内部ノードＳＢＩＴＲＥＦ上に出力され、電流ドライブ能力が電圧発生回路２４２により増幅され、内部ノードＳＢＩＴＲ上に出力される。一致検索時には、信号ＩＤ，／ＩＤの電圧レベルに応じて、内部ノードＳＢＩＴＲと検索データ用のビット線ＳＢＩＴまたは／ＳＢＩＴとが電気的に接続され、内部ノードＳＢＩＴＲと電気的に接続された検索データ用のビット線ＳＢＩＴまたは／ＳＢＩＴは、内部ノードＳＢＩＴＲの電位までチャージアップされる。
【０１２５】
続いて、ＣＡＭ２００において、一致線レベル発生回路２１２は、一致線ＭＬの一致検索時の電位を中間電位にプリチャージするものである。言い換えると、一致検索時に、一致線ＭＬのレベルを中間電位とし、その電位を小振幅化する。
【０１２６】
以下、図９，１０，１１および１２に示す一致線レベル発生回路２１２の具体例を挙げて説明する。
【０１２７】
まず、図９に示す一致線レベル発生回路２１２ａは、内部ノードＭＬＨとの間のチャージシェアにより、一致線ＭＬの一致検索時のプリチャージレベルを中間電位とするもので、電位蓄積用の制御回路２４８と、イコライズ用ＮＭＯＳ２５０と、ディスチャージ用ＮＭＯＳ２５２とを備えている。
【０１２８】
電位蓄積用の制御回路２４８は、内部ノードＳＢＩＴＨが内部ノードＭＬＨに変わる点を除いて、図６に示す検索データ用のビット線ＳＢＩＴの制御回路２１０ａで用いられている電位蓄積用の制御回路２３６と同じ構成のものである。また、ＮＭＯＳ２５２は、一致線ＭＬとグランドとの間に接続され、そのゲートには信号ＭＤＣが接続されている。ＮＭＯＳ２５０は、内部ノードＭＬＨと一致線ＭＬとの間に接続され、そのゲートには信号ＭＥＱが接続されている。
【０１２９】
図１６のタイミングチャートに示すように、この一致線レベル発生回路２１２ａでは、スタンバイ時に、信号ＭＥＱがローレベルとされた後、信号ＭＰＣＮがローレベル、信号ＭＤＣがハイレベルとされる。
【０１３０】
その結果、ＮＭＯＳ２５０はオフして、内部ノードＭＬＨと一致線ＭＬとが電気的に分離され、内部ノードＭＬＨは、電位蓄積用の制御回路２４８により電源電位にプリチャージされ、一致線ＭＬは、ＮＭＯＳ２５２によりグランド電位にディスチャージされる。
【０１３１】
一致検索時には、まず、信号ＭＰＣＮがハイレベル、信号ＭＤＣがローレベルとされた後、信号ＭＥＱがハイレベルとされる。
【０１３２】
したがって、内部ノードＭＬＨは、スタンバイ時にプリチャージされた電源電位のフローティングハイ状態、一致線ＭＬは、同じくスタンバイ時にディスチャージされたグランド電位のフローティングロー状態となる。
その後、信号ＭＥＱがハイレベルとされると、ＮＭＯＳ２５０がオンして、内部ノードＭＬＨと一致線ＭＬとが電気的に接続され、一致線ＭＬの電位は、両者のチャージがシェアされた状態の中間電位となる。
【０１３３】
なお、一致線ＭＬの一致検索時のハイレベルの電位は、電位蓄積用の制御回路２４８のキャパシタンスの容量値を適宜変更することにより調整し、後述するリファレンス電圧ＶＲよりも高く、電源電圧以下の中間電位となるようにする必要がある。また、以下に述べる一致線レベル発生回路２１２ｂ，２１２ｃ，２１２ｄについても同様である。
【０１３４】
ここで、一致線レベル発生回路２１２ａにおいて、イコライズ前の内部ノードＭＬＨの極性を反転させて内部ノードＭＬＬとし、同じく、イコライズ前の一致線ＭＬの極性を反転させてもよい。この場合も、例えば図１０に示す一致線レベル発生回路２１２ｂのにように、ＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに変更し、電源をグランド、グランドを電源に変更し、各内部信号の極性も反転させるようにすればよい。
【０１３５】
すなわち、一致線レベル発生回路２１２ｂでは、一致線ＭＬの一致検索時のローレベルの電位は、電位蓄積用の制御回路のキャパシタンスの容量値を適宜変更することにより調整し、後述するリファレンス電圧ＶＲよりも低く、グランド電圧以上の中間電位となるようにする必要がある。
【０１３６】
次に、図１１に示す一致線レベル発生回路２１２ｃは、中間電位を内部発生し、この内部発生した電位に一致線ＭＬを接続して中間電位とするもので、電位発生回路２５４と、イコライズ用ＰＭＯＳ２５６とを備えている。
【０１３７】
電位発生回路２５４は、ＳＢＩＴＲＥＦ発生回路２４０がＭＬＲＥＦ発生回路に、また、内部ノードＳＢＩＴＲＥＦ，ＳＢＩＴＲがそれぞれ内部ノードＭＬＲＥＦ，ＭＬＲに変わる点を除いて、図８に示す検索データ用のビット線制御回路２１０ｃで用いられているものと同じである。また、ＰＭＯＳ２５６は、内部ノードＭＬＲと一致線ＭＬとの間に接続され、そのゲートには信号ＭＥＱが接続されている。
【０１３８】
この一致線レベル発生回路２１２ｃでは、電位発生回路２５４により発生された電位が内部ノードＭＬＲ上に出力される。イコライズ後の一致線ＭＬは、内部ノードＭＬＲの電位までチャージアップされる。
【０１３９】
次に、図１２に示す一致線レベル発生回路２１２ｄは、一致線をＣＡＭセルがＸビットつながる内部ノードＭＬＨと、ＣＡＭセルが（Ｎ−Ｘ）ビットつながる部分とに分け、両者のチャージシェアにより、一致線ＭＬの一致検索時の電位を中間電位に設定するもので、プリチャージ用ＰＭＯＳ２５８と、イコライズ用ＮＭＯＳ２６０と、ディスチャージ用ＮＭＯＳ２６２とを備えている。
【０１４０】
ＰＭＯＳ２５８は、電源と内部ノードＭＬＨとの間に接続され、そのゲートには信号ＭＰＣが接続されている。また、ＮＭＯＳ２６０は、内部ノードＭＬＨと一致線ＭＬとの間に接続され、そのゲートには信号ＭＥＱが接続されている。ＮＭＯＳ２６２は、一致線ＭＬとグランドとの間に接続され、そのゲートには信号ＭＤＣが接続されている。また、内部ノードＭＬＨにはＸビット分のＣＡＭセルが接続され、一致線ＭＬには、Ｎ−Ｘビット分のＣＡＭセルが接続されている。
【０１４１】
この一致線レベル発生回路２１２ｄでは、スタンバイ時には、信号ＭＥＱがローレベルとされた後、信号ＭＰＣがローレベル、信号ＭＤＣがハイレベルとされる。
【０１４２】
その結果、ＮＭＯＳ２６０はオフして、内部ノードＭＬＨと一致線ＭＬとが電気的に分離され、内部ノードＭＬＨは、ＰＭＯＳ２５８により電源電位にプリチャージされ、一致線ＭＬは、ＮＭＯＳ２６２によりグランド電位にディスチャージされる。
【０１４３】
一致検索時には、まず、信号ＭＰＣがハイレベル、信号ＭＤＣがローレベルとされた後、信号ＭＥＱがハイレベルとされる。
【０１４４】
したがって、内部ノードＭＬＨは、スタンバイ時にプリチャージされた電源電位のフローティングハイ状態、一致線ＭＬは、同じくスタンバイ時にディスチャージされたグランド電位のフローティングロー状態となる。
その後、信号ＭＥＱがハイレベルとされると、ＮＭＯＳ２６０がオンして、内部ノードＭＬＨと一致線ＭＬとが電気的に接続され、一致線ＭＬの電位は、両者のチャージがシェアされた状態の中間電位となる。
【０１４５】
この一致線レベル発生回路２１２ｄでは、内部ノードＭＬＨおよび一致線ＭＬに接続されるＣＡＭセルの個数をそれぞれ適宜変更することにより、イコライズ後の中間電位のレベルを適宜変更することができる。
【０１４６】
続いて、図５に示すＣＡＭ２００において、リファレンス電圧発生回路２１４は、一致検索後の一致線ＭＬの電位を検出するためのリファレンス電圧ＶＲを発生するものである。
【０１４７】
以下、図１３，１４および１５に示すリファレンス電圧発生回路２１４の具体例を挙げて説明する。
【０１４８】
まず、図１３に示すリファレンス電圧発生回路２１４ａは、２つの内部ノードＶＲ，ＶＲＨの間でチャージシェアすることにより、中間電位のリファレンス電圧ＶＲを発生するもので、電位蓄積用の制御回路２６４，２６６と、イコライズ用ＮＭＯＳ２６８とを備えている。
【０１４９】
電位蓄積用の制御回路２６４，２６６は、内部ノードＳＢＩＴＨ，ＳＢＩＴＬがそれぞれ内部ノードＶＲＨ，ＶＲに、また、信号ＳＢＩＴＰＣＮ，ＳＢＩＴＤＣがそれぞれ信号ＶＲＰＣＮ，ＶＲＤＣに変わる点を除いて、図６および７に示す検索データ用のビット線制御回路２１０ａ，２１０ｂで用いられているものと同じである。また、ＮＭＯＳ２６８は、内部ノードＶＨＲ，ＶＲの間に接続され、そのゲートには信号ＶＲＥＱが接続されている。
【０１５０】
図１６のタイミングチャートに示すように、図１３に示すリファレンス電圧発生回路２１４ａでは、スタンバイ時には、信号ＶＲＥＱがローレベルとされた後、信号ＶＲＰＣＮがローレベル、信号ＶＲＤＣがハイレベルとされる。
【０１５１】
その結果、ＮＭＯＳ２６８はオフして、内部ノードＶＲＨ，ＶＲが電気的に分離され、内部ノードＶＲＨは、電位蓄積用の制御回路２６４により電源電位にプリチャージされ、内部ノードＶＲは、電位蓄積用の制御回路２６６によりグランド電位にディスチャージされる。
【０１５２】
一致検索時には、まず、信号ＶＲＰＣＮがハイレベル、信号ＶＲＤＣがローレベルとされた後、信号ＶＲＥＱがハイレベルとされる。
【０１５３】
したがって、内部ノードＶＲＨは、スタンバイ時にプリチャージされた電源電位のフローティングハイ状態、内部ノードＶＲは、同じくスタンバイ時にディスチャージされたグランド電位のフローティングロー状態となる。
その後、信号ＶＲＥＱがハイレベルとされると、ＮＭＯＳ２６８がオンして、内部ノードＶＲＨ，ＶＲが電気的に接続され、内部ノードＶＲの電位は、両者のチャージがシェアされた状態の中間電位となる。
【０１５４】
なお、リファレンス電圧の一致検索時の電位は、電位蓄積用の制御回路２６４，２６６のキャパシタンスの容量値を適宜変更することにより調整し、前述の一致線ＭＬの一致検索時のハイレベルの電位よりも低く、グランド電圧以上の中間電位となるようにする必要がある。また、以下に述べるリファレンス電圧発生回路２１４ｂ，２１４ｃについても同様である。
【０１５５】
ここで、リファレンス電圧発生回路２１４ａにおいて、イコライズ前の内部ノードＶＲＨの極性を反転させて内部ノードＶＲＬとし、同じく、イコライズ前の内部ノードＶＲの極性を反転させてもよい。この場合も、例えば図１４に示すリファレンス電圧発生回路２１４ｂのように、ＮＭＯＳをＰＭＯＳ、ＰＭＯＳをＮＭＯＳに変更し、電源をグランド、グランドを電源に変更し、各内部信号の極性も反転させるようにすればよい。
【０１５６】
すなわち、リファレンス電圧発生回路２１４ｂでは、リファレンス電圧の一致検索時の電位は、電位蓄積用の制御回路のキャパシタンスの容量値を適宜変更することにより調整し、前述の一致線ＭＬの一致検索時のローレベルの電位よりも高く、電源電圧以下の中間電位となるようにする必要がある。
【０１５７】
次に、図１５に示すリファレンス電圧発生回路２１４ｃは、中間電位を内部発生するもので、電位発生回路２７０を備えている。
電位発生回路２７０は、ＳＢＩＴＲＥＦ発生回路２４０がＭＬＲＥＦ発生回路に、また、内部ノードＳＢＩＴＲＥＦ，ＳＢＩＴＲがそれぞれ内部ノードＶＲＲＥＦ，ＶＲに変わる点を除いて、図８に示す検索データ用のビット線制御回路２１０ｃで用いられているものと同じである。
【０１５８】
このリファレンス電圧発生回路２１４ｃでは、電位発生回路２７０により発生された電位が内部ノードＶＲ上に出力され、内部ノードＶＲは、電位発生回路２７０により供給される電位までチャージアップされる。
【０１５９】
最後に、図５に示すＣＡＭ２００において、センスアンプ２１６は、リファレンス電圧ＶＲに基づいて一致線ＭＬの電位を検出し、これを増幅出力するものである。なお、ＣＡＭ２００では、一致検索の結果、ほとんどのワードで不一致が検出される場合が多いので、センスアンプ２１６は、スタンバイ状態および不一致検出時の一致センス出力ＭＴを同じ電圧レベルとしておき、消費電流を削減することができるようにするのが好ましい。
【０１６０】
ＣＡＭ２００では、記憶データの書き込み時には、アドレスデコーダ２０２により、アドレス信号に対応したワード線がドライブされ、記憶データ用のビット線制御回路２０８により、記憶データ用のビット線対ＢＩＴ，／ＢＩＴ上にデータがドライブされる。そして、この記憶データ用のビット線対ＢＩＴ，／ＢＩＴ上にドライブされたデータが、アドレス信号に対応したワード線により選択されるワードに書き込まれる。
【０１６１】
また、記憶データの読み出し時には、アドレスデコーダ２０２により、アドレス信号に対応したワード線がドライブされる。そして、このアドレス信号に対応したワード線により選択されるワードに格納されている記憶データおよびその反転信号である記憶データバーが、各々対応する記憶データ用のビット線対ＢＩＴ，／ＢＩＴ上に読み出される。
【０１６２】
これに対し、一致検索時には、検索データ用のビット線対ＳＢＩＴ，／ＳＢＩＴは、検索データ用のビット線制御回路２１０により、検索データとして、ＣＡＭ２００の外部から与えられる信号ＩＤの電圧レベルに応じて、その一方がハイレベル（中間電位）、他方がローレベル（グランド電位）とされる。また、一致線ＭＬも、一致線レベル発生回路２１２により、本実施例ではハイレベル（中間電位）とされる。
【０１６３】
一致検索の結果、一致線ＭＬに接続されている１ワード分のＮビットのＣＡＭセル２０４の全てのビットにおいて、検索データと記憶データとの一致が検出された場合にのみ、一致線ＭＬは一致検索前にプリチャージされたハイレベル（中間電位）を保持する。言い換えると、１ワードのＮビットのＣＡＭセル２０４の中に１ビットでも不一致が検出されると、一致線ＭＬは、ローレベル（グランド電位）となる。
【０１６４】
また、リファレンス電圧発生回路２１４によりリファレンス電圧ＶＲが発生され、一致線ＭＬの電圧レベルは、センスアンプ２１６により、一致検索後の一致線ＭＬの電圧レベルとリファレンス電圧とが比較されて検出され、その検索結果は、一致センス出力ＭＴとして出力される。図１６のタイミングチャートに示すように、本実施例の場合、一致センス出力ＭＴは、スタンバイ状態および不一致の時はローレベルであり、一致の時にのみハイレベルが出力される。
【０１６５】
なお、ＣＡＭ２００で用いられるキャパシタンスの構成手段は何ら限定されず、例えばＭＯＳトランジスタのゲート容量、メタル配線やポリシリコン等により構成された容量、ＰＮ接合のジャンクション容量等のように、各種手段によって構成されたものが利用可能である。また、ＣＡＭセル２０４をダミーの容量素子として利用してもよい。
【０１６６】
本発明の連想メモリ装置は、基本的に以上のようなものである。
以上、本発明の連想メモリ装置について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【０１６７】
【発明の効果】
以上詳細に説明した様に、本発明の連想メモリ装置は、記憶データ用のビット線対および検索データ用のビット線対を各々独立に配線し、検索データ用のビット線対のレベルを中間電位として小振幅化し、なおかつ、一致線のプリチャージレベルを中間電位として小振幅化するようにしたものである。
本発明の連想メモリ装置によれば、検索データ用のビット線対を記憶データ用のビット線対とは独立に配線してその負荷容量を削減し、かつ、検索データ用のビット線対を小振幅化しているため、検索時の消費電力を大幅に削減することができ、これにより、連想メモリ装置の大容量化、高速化が可能になる。また、本発明の連想メモリ装置によれば、一致線のプリチャージレベルを小振幅化しているため、検索時の消費電力を大幅に削減することができている。さらに、一致線のわずかな電圧の低下に対して電荷の再配分により一致検出のセンスノードを急峻に変化させることのできるチャージトランスファアンプを採用することにより一致検出の高速化を図っている。
【図面の簡単な説明】
【図１】  本発明の連想メモリ装置の一実施例の構成概略図である。
【図２】  連想メモリセルの一実施例の構成回路図である。
【図３】  （ａ）および（ｂ）は、ビット線制御回路の一実施例の構成回路図である。
【図４】  （ａ）、（ｂ）および（ｃ）は、一致検出器の一実施例の構成回路図である。
【図５】  本発明の連想メモリ装置の別の実施例の構成概略図である。
【図６】  検索データ用のビット線制御回路の一実施例の構成回路図である。
【図７】  検索データ用のビット線制御回路の別の実施例の構成回路図である。
【図８】  検索データ用のビット線制御回路の別の実施例の構成回路図である。
【図９】  一致線レベル発生回路の一実施例の構成回路図である。
【図１０】  一致線レベル発生回路の別の実施例の構成回路図である。
【図１１】  一致線レベル発生回路の別の実施例の構成回路図である。
【図１２】  一致線レベル発生回路の別の実施例の構成回路図である。
【図１３】  リファレンス電圧発生回路の一実施例の構成回路図である。
【図１４】  リファレンス電圧発生回路の別の実施例の構成回路図である。
【図１５】  リファレンス電圧発生回路の別の実施例の構成回路図である。
【図１６】  図５に示す本発明の連想メモリ装置の動作を表す一実施例のタイミングチャートである。
【図１７】  連想メモリ装置の一例の構成概略図である。
【図１８】  （ａ）、（ｂ）および（ｃ）は、いずれも連想メモリセルの一例の構成回路図である。
【符号の説明】
１０，１１８，２００  連想メモリ装置（ＣＡＭ）
１２，１２０，２０２  ＣＡＭセルアレイ
１４，１２４，２０８，２１０，２１０ａ，２１０ｂ，２１０ｃ  ビット線制御回路
１６，１２６  一致検出器
１８  チャージ線制御回路
２０，１３２，１４０，１５０，２０４  ＣＡＭセル
２２  記憶部
２４  検索部
２６，２８，７４，８４，１００，１６４，２２８  インバータ
３０，３２，３４，３６，３８，４０，４８，５４，７６，７８，８０，８６，８８，９０，９２，１０２，１０８，１１０，１１４，１１６，１３４，１３６，１３８，１４２，１４４，１４６，１４８，１６０，１６２，２３０，２５０，２５２，２６０，２６２，２６８  Ｎ型ＭＯＳトランジスタ
４２，４４，５８，６８，７０，２１８，２２０，２２２，２４８，２６４，２６６  制御回路
４６，５２，２２４  ＮＡＮＤゲート
５０，５６，６２，６４，６６，９４，９８，１０６，１５２，１５４，１５６，１５８，２３２，２３４，２５６，２５８  Ｐ型ＭＯＳトランジスタ
６０  ＯＲゲート
７２，８２，２２６  ＡＮＤゲート
９６  一致センス出力回路
１０４  クランプ電圧発生回路
１１２  一致線プリチャージ回路
１２２  デコーダ
１２８  フラグ発生器
１３０  優先順位エンコーダ
１６６  バッファ
２０６  アドレスデコーダ
２１２，２１２ａ，２１２ｂ，２１２ｃ，２１２ｄ  一致線レベル発生回路
２１４，２１４ａ，２１４ｂ，２１４ｃ  リファレンス電圧（ＶＲ）発生回路
２１６  センスアンプ
２３６，２４６  キャパシタンス
２３８，２５４，２７０  電位発生回路
２４０  ＳＢＩＴＲＥＦ発生回路
２４２  電圧発生回路
２４４  オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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