(57)【特許請求の範囲】
【請求項１】
通常動作モードとテスト動作モードとを有する半導体装置であって、
前記通常動作モード時には入力信号に応じて内部入力信号を出力し、前記テスト動作モード時には前記入力信号に応じて制御信号を出力するテスト回路と、
前記内部入力信号に応じて動作を行なう内部回路と、
外部からブロー電位が与えられる端子と、
前記制御信号と前記端子の電位とに応じた第１の内部制御信号を出力する設定保持回路と、
外部からの電源電位を受けて、第１の基準電位を出力する定電流制御回路と、
前記第１の基準電位に応じて第２の基準電位を出力する基準電位発生回路と、
前記電源電位を受け、前記第２の基準電位に応じて内部電源ノードを駆動する内部電源駆動回路とを備え、
前記定電流制御回路は、
第１のノードと前記電源電位を受ける電源ノードとの間に直列に接続される複数の抵抗と、前記複数の抵抗とそれぞれ並列に接続され、外部からの設定に応じて導通状態、非導通状態のいずれかに決定される複数の第１の接続回路とを含み、前記外部からの設定によって前記電源ノードと前記第１のノードとの間の第１の抵抗値が変化する第１の抵抗回路と、
前記第１の抵抗値に応じて前記第１の基準電位を出力する電位出力部とを含み、
各前記第１の接続回路は、前記複数の抵抗のうちの対応する抵抗と並列に接続され、前記制御信号に応じて導通状態が制御されるトランジスタを有し、
前記基準電位発生回路は、
前記第１の基準電位に応じて定電流を出力する定電流源と、
前記定電流源と接地ノードとの間に接続され、前記定電流を流すことによって、前記第２の基準電位を出力する第２の抵抗回路とを含み、
前記設定保持回路は、
前記制御信号に応じて、前記端子に与えられたブロー電位を伝達するスイッチ回路と、
前記端子に前記ブロー電位が与えられていないときに、前記制御信号を伝達するための信号伝達部と、
前記スイッチ回路および前記信号伝達部の出力をともに内部ノードに受け、前記内部ノードの電位に応じた前記第１の内部制御信号を出力する設定保持部とを含み、
前記設定保持部は、第１の設定値に対応する第１の電位に前記内部ノードを結合する抵抗素子と、第２の設定値に対応する第２の電位に前記内部ノードを結合するヒューズ素子とを有し、
前記ヒューズ素子は、前記制御信号に応じて選択され、前記ブロー電位と前記第２の電位の電位差が所定値以上になったときにブローされ、
前記複数の第１の接続回路のうちのいずれか１つに含まれる前記トランジスタのゲートは、前記第１の内部制御信号を受ける、半導体装置。
【請求項２】
前記定電流源は、
前記第１の基準電位をゲートに受けるＭＯＳトランジスタを含み、
前記第２の抵抗回路は、
前記ＭＯＳトランジスタのドレインと接地ノードとの間に直列に接続される複数の抵抗素子と、
前記複数の抵抗素子とそれぞれ並列に接続され、第２の内部制御信号に応じて導通状態と非導通状態が切換えられる複数の第２の接続回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記テスト動作モードにおいて第１、第２のテスト動作モードを有し、
前記テスト回路は、前記第１のテスト動作モード時には前記入力信号に応じて前記第１の内部制御信号を出力し、前記第２のテスト動作モード時には第２の内部制御信号を出力し、
前記第１の抵抗回路の抵抗値は、前記第１の内部制御信号に応じて変化する、請求項２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には外部から与えられる電位から内部電源電位を発生する電源回路を含む半導体装置に関する。
【０００２】
【従来の技術】
一般に、現在生産されている半導体記憶装置、中でもダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称する）は、外部から与えられた電源電位を昇圧あるいは降圧させ安定化させて内部電源電位を発生する内部電源発生回路を含んでいる。
【０００３】
図２２は、従来のＤＲＡＭに含まれている内部電源発生回路５３８の概略構成を示すブロック図である。
【０００４】
図２２を参照して、内部電源発生回路５３８は、電位Ｖ２，ＶｉｃｏｎｓｔおよびＶｂｉａｓを出力する定電流制御回路５４２と、電位Ｖ２，Ｖｉｃｏｎｓｔを受けて基準電位Ｖｒｅｆｐを出力する基準電位発生回路５４４と、定電流制御回路５４２から電位Ｖｂｉａｓを受け、基準電位発生回路５４４から基準電位Ｖｒｅｆｐを受けて内部電源電位Ｖｃｃｐを出力するＶｃｃｐ発生回路５４６と、内部電源電位Ｖｃｃｐが与えられるノードに接続され、ウェハテスト時に電位をモニタするための観測用パッド５４８とを含む。
【０００５】
内部電源発生回路５３８は、さらに、電位Ｖ２，Ｖｉｃｏｎｓｔを受けて基準電位Ｖｒｅｆａを出力する基準電位発生回路５５０と、電位Ｖｂｉａｓ，基準電位Ｖｒｅｆａを受けて内部電源電位Ｖｃｃａを出力するＶｃｃａ発生回路５５２と、内部電源電位Ｖｃｃａが与えられるノードに接続されウェハテスト時に電位を観測するためのパッド５５４とを含む。
【０００６】
内部電源発生回路５３８は、さらに、定電流制御回路５４２から電位Ｖ２を受けて基準電位Ｖｒｅｆ１を出力する基準電位発生回路５５６と、基準電位Ｖｒｅｆ１に応じて内部電源電位ＶＰＰを出力するＶＰＰ発生回路５５８と、内部電源電位ＶＰＰが与えられるノードに接続されウェハテスト時に電位を観測するためのパッド５６０とを含む。
【０００７】
内部電源発生回路５３８は、さらに、電位Ｖｂｉａｓを受け基準電位Ｖｒｅｆ２を出力する基準電位発生回路５６２と、基準電位Ｖｒｅｆ２に応じて内部電源電位ＶＢＢを出力するＶＢＢ発生回路５６４と、内部電源電位ＶＢＢが与えられるノードに接続され電位を観測するためのパッド５６６とを含む。
【０００８】
内部電源電位ＶｃｃｐはＤＲＡＭの入出力バッファ等に供給される周辺回路用の電源電位である。内部電源電位Ｖｃｃａは、メモリアレイ等に供給される電源電位である。内部電源電位ＶＰＰは、メモリアレイのワード線等を活性化するための昇圧された電位である。内部電源電位ＶＢＢは、メモリアレイが形成されるウェル等に供給されるマイナスの電位である。
【０００９】
図２３は、図２２における定電流制御回路５４２の構成を示す回路図である。
図２３を参照して、定電流制御回路５４２は、外部から与えられる電源電位Ｖｃｃが与えられるノードとノードＮ５１との間に接続される抵抗５７２と、ソースがノードＮ５１に接続されゲートおよびドレインがノードＮ５２に接続されるＰチャネルＭＯＳトランジスタ５７４と、ノードＮ５２と接地ノードとの間に接続されゲートがノードＮ５４に接続されるＮチャネルＭＯＳトランジスタ５７６と、ゲートおよびドレインがノードＮ５４に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ５８２と、ノードＮ５３とノードＮ５４との間に接続されゲートがノードＮ５２に接続されるＰチャネルＭＯＳトランジスタ５８０と、電源電位Ｖｃｃが与えられるノードとノードＮ５３との間に接続される抵抗群５７８とを含む。ノードＮ５１，Ｎ５２，Ｎ５４からは、それぞれ電位Ｖ２，Ｖｉｃｏｎｓｔ，Ｖｂｉａｓが出力される。
【００１０】
抵抗群５７８は、電源電位Ｖｃｃが与えられるノードとノードＮ５３との間に直列に接続される抵抗５８６．１〜５８６．ｋを含む。
【００１１】
図２４は、図２３に示した定電流制御回路５４２の出力電位の特性を示す図である。
【００１２】
図２３、図２４を参照して、外部から与えられる電源電位ＶｃｃがＰチャネルＭＯＳトランジスタのしきい値電圧｜Ｖｔｐ｜を超えると、電位Ｖｉｃｏｎｓｔが電源電位Ｖｃｃの増加に応じて増加する。
【００１３】
また一方、電位Ｖｂｉａｓは、電源電位ＶｃｃがＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｎを超えるまでは電源電位Ｖｃｃの増加に応じて増加するが、電源電位Ｖｃｃがしきい値電圧Ｖｔｎを超えると電位Ｖｂｉａｓはほぼ一定値となる。
【００１４】
図２５は、図２２における基準電位発生回路５４４の構成を示す回路図である。
【００１５】
図２５を参照して、基準電位発生回路５４４は、電位Ｖ２が与えられるノードとノードＮ６１との間に接続されゲートに電位Ｖｉｃｏｎｓｔを受けるＰチャネルＭＯＳトランジスタ５９２と、ノードＮ６１と接地ノードとの間に接続される抵抗回路５９４とを含む。ノードＮ６１からは、基準電位Ｖｒｅｆｐが出力される。
【００１６】
抵抗回路５９４は、ノードＮ６１と接地ノードとの間に直列に接続されゲートがともに接地ノードに接続されるＰチャネルＭＯＳトランジスタ５９６．１〜５９６．ｊと、ＰチャネルＭＯＳトランジスタ５９６．１〜５９６．ｊとそれぞれ並列接続されるヒューズ回路５９８．１〜５９８．ｊとを含む。
【００１７】
ＰチャネルＭＯＳトランジスタ５９２は、電位Ｖｉｃｏｎｓｔをゲートに受けて定電流源として動作する。そして、抵抗回路５９４に一定の電流が流入し、抵抗回路５９４が有する抵抗値に応じて基準電位Ｖｒｅｆｐが出力される。この基準電位Ｖｒｅｆｐは外部から与えられる電源電位Ｖｃｃが変動した場合であっても一定電圧となる。
【００１８】
そして、図２２のＶｃｃｐ発生回路５４６は、一定の電位に安定化された基準電位Ｖｒｅｆｐに基づいて内部電源電位Ｖｃｃｐを発生して出力する。
【００１９】
図２６は、図２５において用いられるヒューズ回路５９８の構成を示す回路図である。
【００２０】
図２６を参照して、ヒューズ回路５９８は、ノードＮ６２とノードＮ６３との間に接続されるヒューズ素子６００と、ノードＮ６３とノードＮ６４との間に接続されゲートがパッド６０４に接続されるＮチャネルＭＯＳトランジスタ６０２とを含む。図２５におけるヒューズ回路５９８．１〜５９８．ｊは、図２６に示したヒューズ回路５９８と同様の構成を有する。
【００２１】
【発明が解決しようとする課題】
従来、ＤＲＡＭは、ウェハテスト時に内部電源電位を調整していた。
【００２２】
具体的には、図２６に示したパッド６０４からテスト信号を送り込み図２５におけるヒューズ回路５９８．１〜５９８．ｊの導通／非導通状態を切換えることにより基準電位Ｖｒｅｆｐを変化させる。そして、図２２におけるパッド５４８を用いて内部電源電位Ｖｃｃｐを観測し、最適値が得られた場合のテスト信号に対応してヒューズ素子６００の切断を行なう。ヒューズ素子６００の切断は、レーザ光線によって行なわれる。
【００２３】
しかしながら、ウェハテストに至るまでのプロセスばらつきのために、たとえばトランジスタのしきい値電圧Ｖｔｈが想定値よりも低下したりした場合に、内部電源電位を所望の設定値にチューニングできないチップがロットに多く含まれることがある。このような場合には、適切な内部電源電位が得られないため不良品が多くなり歩留まりが低下するという問題が生ずる。
【００２４】
本発明の目的は、広い範囲で内部電源電位を設定値にチューニングすることが可能な半導体装置を提供することである。
【００２５】
【課題を解決するための手段】
この発明は、要約すると、通常動作モードとテスト動作モードとを有する半導体装置であって、通常動作モード時には入力信号に応じて内部入力信号を出力し、テスト動作モード時には入力信号に応じて制御信号を出力するテスト回路と、内部入力信号に応じて動作を行なう内部回路と、外部からブロー電位が与えられる端子と、制御信号と端子の電位とに応じた第１の内部制御信号を出力する設定保持回路と、外部からの電源電位を受けて、第１の基準電位を出力する定電流制御回路と、第１の基準電位に応じて第２の基準電位を出力する基準電位発生回路と、電源電位を受け、第２の基準電位に応じて内部電源ノードを駆動する内部電源駆動回路とを備え、定電流制御回路は、第１のノードと電源電位を受ける電源ノードとの間に直列に接続される複数の抵抗と、複数の抵抗とそれぞれ並列に接続され、外部からの設定に応じて導通状態、非導通状態のいずれかに決定される複数の第１の接続回路とを含み、外部からの設定によって電源ノードと第１のノードとの間の第１の抵抗値が変化する第１の抵抗回路と、第１の抵抗値に応じて第１の基準電位を出力する電位出力部とを含み、各第１の接続回路は、複数の抵抗のうちの対応する抵抗と並列に接続され、制御信号に応じて導通状態が制御されるトランジスタを有し、基準電位発生回路は、第１の基準電位に応じて定電流を出力する定電流源と、定電流源と接地ノードとの間に接続され、定電流を流すことによって、第２の基準電位を出力する第２の抵抗回路とを含み、設定保持回路は、制御信号に応じて、端子に与えられたブロー電位を伝達するスイッチ回路と、端子にブロー電位が与えられていないときに、制御信号を伝達するための信号伝達部と、スイッチ回路および信号伝達部の出力をともに内部ノードに受け、内部ノードの電位に応じた第１の内部制御信号を出力する設定保持部とを含み、設定保持部は、第１の設定値に対応する第１の電位に内部ノードを結合する抵抗素子と、第２の設定値に対応する第２の電位に内部ノードを結合するヒューズ素子とを有し、ヒューズ素子は、制御信号に応じて選択され、ブロー電位と第２の電位の電位差が所定値以上になったときにブローされ、複数の第１の接続回路のうちのいずれか１つに含まれるトランジスタのゲートは、第１の内部制御信号を受ける。
【００３２】
好ましくは、定電流源は、第１の基準電位をゲートに受けるＭＯＳトランジスタを含み、第２の抵抗回路は、ＭＯＳトランジスタのドレインと接地ノードとの間に直列に接続される複数の抵抗素子と、複数の抵抗素子とそれぞれ並列に接続され、第２の内部制御信号に応じて導通状態と非導通状態が切換えられる複数の第２の接続回路とを含む。
【００３３】
より好ましくは、半導体装置は、テスト動作モードにおいて第１、第２のテスト動作モードを有し、テスト回路は、第１のテスト動作モード時には入力信号に応じて第１の内部制御信号を出力し、第２のテスト動作モード時には第２の内部制御信号を出力し、第１の抵抗回路の抵抗値は、第１の内部制御信号に応じて変化する。
【００３５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
なお、図中同一符号は同一または相当部分を示す。
【００３６】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【００３７】
図１を参照して、半導体装置１は、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥをそれぞれ受ける制御信号入力端子２，４，６と、アドレス信号Ａ０〜Ａｍを受けるアドレス端子群８と、データ信号ＤＱ０〜ＤＱｎが入出力される端子群１４と、出力イネーブル信号／ＯＥを受ける入力端子１６と、接地電位Ｖｓｓが与えられる接地端子１２と、電源電位Ｖｃｃが与えられる電源端子１０とを備える。
【００３８】
半導体装置１は、さらに、クロック発生回路２２と、行／列アドレスバッファ２４と、行デコーダ２６と、列デコーダ２８と、センスアンプ３０と、メモリアレイ３２とを含む。
【００３９】
半導体装置１は、さらに、クロック発生回路２２の制御の下、メモリアレイ３２と端子群１４との間でセンスアンプ３０を介してデータを伝達するデータ入力バッファ２０およびデータ出力バッファ３４を含む。
【００４０】
クロック発生回路２２は、制御信号入力端子２，４を介して外部から与えられる行アドレスストローブ信号／ＲＡＳと列アドレスストローブ信号／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し半導体装置全体の動作を制御する。
【００４１】
行／列アドレスバッファ２４は、外部から与えられるアドレス信号Ａ０〜Ａｍ（ｍは自然数）に基づいて生成した行、列アドレス信号をそれぞれ行デコーダ２６、列デコーダ２８に与える。
【００４２】
行デコーダ２６と列デコーダ２８とによって指定されたメモリアレイ３２中のメモリセルは、センスアンプ３０とデータ入力バッファ２０またはデータ出力バッファ３４とを介して端子群１４を通じて外部とデータ信号ＤＱ０〜ＤＱｎをやり取りする。
【００４３】
半導体装置１は、さらに、電源電位の投入を検知してリセット信号を出力するパワーオンリセット回路３６と、電源電位Ｖｃｃから内部電源電位Ｖｃｃｐ，Ｖｃｃａ，ＶＰＰおよびＶＢＢを出力する内部電源発生回路３８を含む。内部電源電位Ｖｃｃｐは行／列アドレスバッファ２４，データ入力バッファ２０およびデータ出力バッファ３４に供給される周辺回路用の内部電源電位である。内部電源電位ＶＰＰは、行デコーダ２６に与えられ、ワード線の活性化電位となる内部電源電位である。内部電源電位Ｖｃｃａは、メモリアレイ３２に与えられるアレイ用の電源電位である。また、内部電源電位ＶＢＢは、メモリアレイ３２が形成されるウェルに与えられるマイナスの基板電位である。
【００４４】
図２は、図１における内部電源発生回路３８の概略構成を示すブロック図である。
【００４５】
図２を参照して、内部電源発生回路３８は、電位Ｖ２，ＶｉｃｏｎｓｔおよびＶｂｉａｓを出力する定電流制御回路４２と、電位Ｖ２，Ｖｉｃｏｎｓｔを受けて基準電位Ｖｒｅｆｐを出力する基準電位発生回路４４と、定電流制御回路４２から電位Ｖｂｉａｓを受け、基準電位発生回路４４から基準電位Ｖｒｅｆｐを受けて内部電源電位Ｖｃｃｐを出力するＶｃｃｐ発生回路４６と、内部電源電位Ｖｃｃｐが与えられるノードに接続され、ウェハテスト時に電位をモニタするための観測用パッド４８とを含む。
【００４６】
内部電源発生回路３８は、さらに、電位Ｖ２，Ｖｉｃｏｎｓｔを受けて基準電位Ｖｒｅｆａを出力する基準電位発生回路５０と、電位Ｖｂｉａｓ，基準電位Ｖｒｅｆａを受けて内部電源電位Ｖｃｃａを出力するＶｃｃａ発生回路５２と、内部電源電位Ｖｃｃａが与えられるノードに接続されウェハテスト時に電位を観測するためのパッド５４とを含む。
【００４７】
内部電源発生回路３８は、さらに、定電流制御回路４２から電位Ｖ２を受けて基準電位Ｖｒｅｆ１を出力する基準電位発生回路５６と、基準電位Ｖｒｅｆ１に応じて内部電源電位ＶＰＰを出力するＶＰＰ発生回路５８と、内部電源電位ＶＰＰが与えられるノードに接続されウェハテスト時に電位を観測するためのパッド６０とを含む。
【００４８】
内部電源発生回路３８は、さらに、電位Ｖｂｉａｓを受け基準電位Ｖｒｅｆ２を出力する基準電位発生回路６２と、基準電位Ｖｒｅｆ２に応じて内部電源電位ＶＢＢを出力するＶＢＢ発生回路６４と、内部電源電位ＶＢＢが与えられるノードに接続され電位を観測するためのパッド６６とを含む。
【００４９】
図３は、図２に示した定電流制御回路４２の構成を示す回路図である。
図３を参照して、定電流制御回路４２は、電源電位Ｖｃｃが与えられるノードとノードＮ３との間に接続される抵抗回路７８と、ノードＮ３において抵抗回路７８に接続され電位Ｖ２，Ｖｉｃｏｎｓｔ，Ｖｂｉａｓを出力する電位出力部７１とを含む。
【００５０】
電位出力部７１は、外部から与えられる電源電位Ｖｃｃが与えられるノードとノードＮ１との間に接続される抵抗７２と、ソースがノードＮ１に接続されゲートおよびドレインがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ７４と、ノードＮ２と接地ノードとの間に接続されゲートがノードＮ４に接続されるＮチャネルＭＯＳトランジスタ７６と、ゲートおよびドレインがノードＮ４に接続されソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ８２と、ノードＮ３とノードＮ４との間に接続されゲートがノードＮ２に接続されるＰチャネルＭＯＳトランジスタ８０とを含む。ノードＮ１，Ｎ２，Ｎ４からは、それぞれ電位Ｖ２，Ｖｉｃｏｎｓｔ，Ｖｂｉａｓが出力される。
【００５１】
抵抗回路７８は、電源電位Ｖｃｃが与えられるノードとノードＮ３との間に直列に接続された抵抗８６．１〜８６．ｋと、抵抗８６．１〜８６．ｋとそれぞれ並列に接続されるヒューズ素子８４．１〜８４．ｋとを含む。
【００５２】
このように、抵抗回路７８の抵抗値の合計を変えられるように、直列に接続された抵抗８６．１〜８６．ｋとそれぞれ並列に接続されるヒューズ素子８４．１〜８４．ｋを設けている。
【００５３】
たとえば、抵抗８６．１〜８６．ｋの抵抗値に比較してヒューズ素子８４．１〜８４．ｋの抵抗値が十分小さいとすると、ヒューズ素子８４．１をレーザ光線によって切断して非導通状態とすれば、抵抗回路７８の抵抗値は、抵抗８６．１の抵抗値にほぼ等しくなる。
【００５４】
抵抗８６．１〜８６．ｋの抵抗値は、等しい値に設定してもよい。しかし、たとえば、抵抗８６．１〜８６．ｋの抵抗値をそれぞれ、Ｒ，２Ｒ，４Ｒ…のように違う値にしておけば、少ないヒューズ数、および、少ないヒューズの切断箇所で、様々な抵抗値を実現することができる。
【００５５】
図４は、図３に示した定電流制御回路４２の出力電位の変化を説明するための図である。
【００５６】
図３、図４を参照して、ヒューズ素子８４．１〜８４．ｋのいずれかを切断することにより抵抗回路７８の抵抗値が大きくなると、定電流制御回路４２が出力する電位Ｖｂｉａｓは上昇し、一方、電位Ｖｉｃｏｎｓｔは左方向にシフトする。
【００５７】
図５は、図２に示した基準電位発生回路４４の構成を示す回路図である。
図５を参照して、基準電位発生回路４４は、基準電位発生回路４４は、電位Ｖ２が与えられるノードとノードＮ１１との間に接続されゲートに電位Ｖｉｃｏｎｓｔを受けるＰチャネルＭＯＳトランジスタ９２と、ノードＮ１１と接地ノードとの間に接続される抵抗回路９４とを含む。ノードＮ１１からは、基準電位Ｖｒｅｆｐが出力される。
【００５８】
抵抗回路９４は、ノードＮ１１と接地ノードとの間に直列に接続されゲートがともに接地ノードに接続されるＰチャネルＭＯＳトランジスタ９６．１〜９６．ｊと、ＰチャネルＭＯＳトランジスタ９６．１〜９６．ｊとそれぞれ並列接続されるヒューズ回路９８．１〜９８．ｊとを含む。導通状態であるＰチャネルＭＯＳトランジスタ９６．１〜９６．ｊは抵抗素子として働く。
【００５９】
定電流制御回路４２は、ＰチャネルＭＯＳトランジスタを定電流源として動作させるための電位Ｖｉｃｏｎｓｔを出力している。ＰチャネルＭＯＳトランジスタ９２は、電位Ｖｉｃｏｎｓｔをゲートに受けて定電流源として動作する。そして、抵抗回路９４に一定の電流が流入し、抵抗回路９４が有する抵抗値に応じて基準電位Ｖｒｅｆｐが出力される。この基準電位Ｖｒｅｆｐは外部から与えられる電源電位Ｖｃｃが変動した場合であっても一定電圧となる。
【００６０】
図６は、図５の基準電位発生回路４４において用いられるヒューズ回路９８の構成を示す回路図である。
【００６１】
図６を参照して、ヒューズ回路９８は、ノードＮ１２とノードＮ１３との間に接続されるヒューズ素子１００と、ノードＮ１３とノードＮ１４との間に接続されゲートがパッド１０４に接続されるＮチャネルＭＯＳトランジスタ１０２とを含む。図５におけるヒューズ回路９８．１〜９８．ｊは、図６に示したヒューズ回路９８と同様の構成を有する。
【００６２】
図７は、基準電位発生回路４４の出力する基準電位Ｖｒｅｆｐの特性を説明するための図である。
【００６３】
図５、図７を参照して、電源電位Ｖｃｃが一定値以上になると、ＰチャネルＭＯＳトランジスタ９２は定電流源として動作する。したがってノードＮ１１から接地ノードに向けて一定電流Ｉｃｏｎｓｔが流れる。そして、抵抗回路９４の有する抵抗値に応じて基準電位Ｖｒｅｆｐが定まる。Ｉｃｏｎｓｔは、電源電位Ｖｃｃが上昇してもほぼ一定の電流であるので、基準電位Ｖｒｅｆｐもほぼ一定電位となる。
【００６４】
ここで、図６のパッド１０４に与えるテスト信号によってヒューズ回路９８．１〜９８．ｊを選択的に開放状態にすることができる。したがって、ヒューズ回路９８．１〜９８．ｊのうちどのヒューズ回路に含まれているヒューズをブローすれば最適な基準電位Ｖｒｅｆｐが得られるかがわかる。ヒューズをブローし、非導通状態とすると、抵抗回路９４の抵抗値が増大するため基準電位Ｖｒｅｆｐの値は上昇する。
【００６５】
図８は、図２におけるＶｃｃｐ発生回路４６の構成を示す回路図である。
図８を参照して、Ｖｃｃｐ発生回路４６は、内部電源電位Ｖｃｃｐと基準電位Ｖｒｅｆｐを比較する比較回路１１２と、比較回路１１２の出力に応じて内部電源電位Ｖｃｃｐが与えられるノードに電流を供給するＰチャネルＭＯＳトランジスタ１１４とを含む。ＰチャネルＭＯＳトランジスタ１１４は、電源電位Ｖｃｃが与えられるノードとノードＮ１８との間に接続され、ゲートがノードＮ１６に接続されている。
【００６６】
ノードＮ１８は、電源電位Ｖｃｃｐを出力する内部電源ノードである。ＰチャネルＭＯＳトランジスタ１１４は、比較回路１１２の出力に応じて外部から与えられる電源電位Ｖｃｃを受け、内部電源ノードを駆動する。したがって、基準電位Ｖｒｅｆｐが出力インピーダンスが高い回路から出力される場合に、基準電位Ｖｒｅｆｐを変動させることなく、基準電位Ｖｒｅｆｐとほぼ等しい電位として内部電源電位Ｖｃｃｐを出力することができる。
【００６７】
比較回路１１２は、ノードＮ１５と接地ノードとの間に接続されゲートに電位Ｖｂｉａｓを受けるＮチャネルＭＯＳトランジスタ１２６と、ノードＮ１５とノードＮ１６との間に接続されゲートに基準電位Ｖｒｅｆｐを受けるＮチャネルＭＯＳトランジスタ１２０と、電源電位Ｖｃｃが与えられるノードとノードＮ１６との間に接続されゲートがノードＮ１７に接続されるＰチャネルＭＯＳトランジスタ１１８とを含む。
【００６８】
比較回路１１２は、さらに、ノードＮ１５とノードＮ１７との間に接続されゲートがノードＮ１８に接続されるＮチャネルＭＯＳトランジスタ１２４と、電源電位Ｖｃｃが与えられるノードとノードＮ１７との間に接続されゲートがノードＮ１７に接続されるＰチャネルＭＯＳトランジスタ１２２とを含む。ノードＮ１８からは、内部電源電位Ｖｃｃｐが出力される。
【００６９】
図９は、図８に示したＶｃｃｐ発生回路４６の動作を説明するための図である。
【００７０】
図８、図９を参照して、比較回路１１２は、ノードＮ１８の電位が基準電位Ｖｒｅｆｐよりも低い場合にはノードＮ１６の電位を下げる。すると、ＰチャネルＭＯＳトランジスタ１１４は導通状態となり、ノードＮ１８にはＰチャネルＭＯＳトランジスタ１１４を介して電流が流れ込む。したがってノードＮ１８の電位は上昇し、この電位が基準電位Ｖｒｅｆｐを超えると比較回路１１２はＰチャネルＭＯＳトランジスタ１１４を非導通状態とするように、ノードＮ１６の電位を上昇させる。このようにしてノードＮ１８に接続される負荷回路の消費電流に応じた電流がＰチャネルＭＯＳトランジスタ１１４を介して供給されノードＮ１８の電位はほぼ基準電位Ｖｒｅｆｐに保たれることになる。
【００７１】
したがって、定電流制御回路４２に含まれているヒューズまたは基準電位発生回路４４に含まれているヒューズを切断することにより基準電位Ｖｒｅｆｐが変化すると、内部電源電位Ｖｃｃｐもこれに追従して変化することになる。
【００７２】
以上説明したように、実施の形態１の半導体装置は、図２の基準電位発生回路４４以外に、さらに定電流制御回路４２にもヒューズ素子を設けて内部電源電位Ｖｃｃｐを調整する構成としている。たとえば、図３のＰチャネルＭＯＳトランジスタ７４，８０などのしきい値電圧が変動した場合でも、設定値どおりの内部電源電位Ｖｃｃｐを発生させることができる。すなわち従来のＤＲＡＭよりもチューニングによって内部電源電位を正常値に合わせることができる確率が向上する。
【００７３】
したがって、従来不良品となっていたチップを救済することが可能となる。
［実施の形態２］
図１０は、実施の形態２の半導体装置２０１の構成を示す概略ブロック図である。
【００７４】
図１０を参照して、半導体装置２０１は、図１に示した半導体装置１の構成において、内部電源発生回路３８に代えて内部電源発生回路２０２を含み、さらにチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを外部から与えるための端子群２０３と、チューニング回路２０４とを含む点が半導体装置１と異なる。チューニング回路２０４は、外部からチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを受けて内部電源発生回路２０２に対して制御信号Ｈ１〜Ｈｋを出力する。
【００７５】
他の構成は、図１で示した半導体装置１と同様であり説明は繰返さない。
図１１は、図１０におけるチューニング回路２０４の構成を示す回路図である。
【００７６】
図１１を参照して、チューニング回路２０４は、チューニング信号ＴＵＮＥ１〜ＴＵＮＥｋにそれぞれ対応してチューニング部２０６．１〜２０６．ｋを含む。
【００７７】
チューニング部２０６．１は電源電位Ｖｃｃが与えられるノードと接地ノードとの間に直列に接続される抵抗２０８．１および電気ヒューズ２１０．１と、抵抗２０８．１と電気ヒューズ２１０．１の接続ノードに接続されるパッド２１２．１とを含む。抵抗２０８．１と電気ヒューズ２１０．１の接続ノードからは制御信号Ｈ１が出力される。
【００７８】
チューニング部２０６．ｋは、電源電位Ｖｃｃが与えられるノードと接地ノードとの間に直列に接続される抵抗２０８．ｋおよび電気ヒューズ２１０．ｋと、抵抗２０８．ｋと電気ヒューズ２１０．ｋの接続ノードに接続されるパッド２１２．ｋとを含む。抵抗２０８．ｋと電気ヒューズ２１０．ｋの接続ノードからは制御信号Ｈｍが出力される。
【００７９】
図１２は、図１１における電気ヒューズ２１０．１〜２１０．ｋのブロー動作を説明するための動作波形図である。
【００８０】
図１２を参照して、たとえば電気ヒューズ２１０．１をブローする場合には、パッド２１２．１に与える信号ＴＵＮＥ１のＨレベルの電位を電源電位Ｖｃｃよりも大きい電位Ｖｃｃ＋αに設定する。すると、パッドから電気ヒューズ２１０．１を経由して一定値以上の電流が接地ノードに向けて流れることにより、電気ヒューズ２１０．１は溶断する。その後、パッド２１２．１を開放状態とすると、抵抗２０８．１によって制御信号Ｈ１は電源電位Ｖｃｃのレベルに保持されることになる。
【００８１】
図１３は、図１０の内部電源発生回路２０２に用いられる定電流制御回路２２０の構成を示す回路図である。
【００８２】
実施の形態２で用いられる内部電源発生回路２０２は、図２で示した内部電源発生回路３８の構成において定電流制御回路４２に代えて定電流制御回路２２０を含む点が異なっている。内部電源発生回路２０２の他の構成は、内部電源発生回路３８と同様であり説明は繰返さない。
【００８３】
図１３を参照して、定電流制御回路２２０は、図３で示した定電流制御回路４２の構成において抵抗回路７８に代えて抵抗回路２２２を含む。抵抗回路２２２は、電源電位Ｖｃｃが与えられるノードとノードＮ３との間に直列に接続される抵抗２２６．１〜２２６．ｋと、抵抗２２６．１〜２２６．ｋとそれぞれ並列に接続されるＰチャネルＭＯＳトランジスタ２２４．１〜２２４．ｋとを含む。ＰチャネルＭＯＳトランジスタ２２４．１〜２２４．ｋはそれぞれゲートに制御信号Ｈ１〜Ｈｋを受ける。
【００８４】
すなわち、制御信号Ｈ１〜Ｈｋの値に応じて抵抗回路２２２の抵抗値を変えることができる。
【００８５】
図１４は、実施の形態２の半導体装置において内部電源電位のチューニングを行なう手順を示すフローチャートである。
【００８６】
図１４を参照して、まず基準電位Ｖｒｅｆｐを出力する基準電位発生回路４４において調整が可能かどうかが判別され、次に、定電流制御回路２２０により調整が可能かどうかが判別される。
【００８７】
ステップＳ１において図６のパッド１０４にテスト信号を印加することによりヒューズ回路９８．１〜９８．ｊのうちのいくつかを選択的に非導通状態とする。そして、ステップＳ２においてパッド４８を用いて内部電源電圧を測定する。
【００８８】
続いて、ステップＳ３において必要な電圧の測定が完了したか否かが判定される。ステップＳ１、Ｓ２において、図５のヒューズ回路９８．１〜９８．ｊに含まれるヒューズのうちのいくつかが切断された場合にどのように内部電源電圧が変化するかのデータが取得される。必要な取得が終わるまでステップＳ１，ステップＳ２が繰返される。
【００８９】
必要な電圧の測定が終了したら、ステップＳ４に進む。ステップＳ４では、測定された電圧中に内部電源電圧の目標値があるか否かが判定される。目標値が存在する場合には、ステップＳ５に進み、基準電位発生回路の内部にあるヒューズ回路９８．１〜９８．ｊに含まれているヒューズの中から目標値を与えるヒューズを選択して切断する。この切断の際にはステップＳ２で測定したデータが参照される。
【００９０】
ステップＳ４において測定電圧中に適切な電圧がない場合には、ステップＳ６に進む。
【００９１】
ステップＳ６では、図１０のチューニング回路２０４にチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを印加する。応じて、図１３の定電流制御回路２２０が出力する電位ＶｉｃｏｎｓｔおよびＶｂｉａｓが変化するため、さらに広い範囲の調整が可能となる。そして、ステップＳ７で内部電源電圧の測定を図２のパッド４８を用いて行ない必要なチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋの組合せだけステップＳ６，ステップＳ７の処理を繰返す。必要な電圧測定が完了するとステップＳ９に進み、測定された内部電圧中に適切な電圧値があるか否かが判定される。適切な電圧があった場合には、その適切な電圧に内部電源電圧が固定されるように低電圧発生回路中のヒューズをブローする。ヒューズのブローはチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを与えるパッド２１２．１〜２１２．ｋを一定値以上の高電圧にすることにより行なわれる。
【００９２】
一方、測定電圧中に適切な電圧がない場合には、ステップＳ１１に進み不良と判定される。
【００９３】
以上説明したように、実施の形態２においては、実施の形態１の場合と同様に、プロセスばらつきによりたとえばＰチャネルＭＯＳトランジスタのしきい値電圧が想定範囲よりも低下して内部電源電位の発生が正常に行なわれない場合であっても、電気ヒューズ２１０．１〜２１０．ｋをブローすれば、内部電源電位の発生が可能となり、より多くのチップを救済することが可能となる。また、ヒューズをブローする前に端子からチューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを与えることによりどのようにヒューズをブローしたら救済が可能となるかを確認することができるので、より確実にブローすべきヒューズを決定することができる。
【００９４】
［実施の形態３］
実施の形態２では、ウエハテスト時に、チューニング信号ＴＵＮＥ１〜ＴＵＮＥｋを専用のテスト端子から与えていた。しかし、半導体装置は、プラスチックパッケージに成形された後には、このようなテスト端子を多数外部に出しておくことができない場合が多い。したがって、一旦、プラスチックパッケージに納められた後には、内部電源電圧を変化させることによる動作確認や評価は行なうことができなかった。
【００９５】
実施の形態３では、プラスチックパッケージに納められた後においても動作解析のために内部電源電位を変化させることが可能となる半導体装置について説明する。
【００９６】
図１５は、実施の形態３の半導体装置３０１の構成を示す概略ブロック図である。
【００９７】
図１５を参照して、半導体装置３０１は、図１０に示した半導体装置２０１の構成においてチューニング回路２０４に代えてテスト回路３０２を含む点が半導体装置２０１と異なる。他の構成は半導体装置２０１と同様であり説明は繰返さない。
【００９８】
テスト回路３０２は、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥのタイミング変化によってテストモードを検出するとアドレス信号Ａ０〜Ａｍに応じて制御信号Ｈ１〜Ｈｋを内部電源発生回路２０２に与える。
【００９９】
図１６は、図１５に示したテスト回路３０２の構成を示す回路図である。
図１６を参照して、テスト回路３０２は、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥの変化に応じてテストモードを検出しテスト信号ＴＥを活性化させるテストモード検出回路３１０と、テスト信号ＴＥの活性化時にアドレス信号Ａ０〜Ａｋ−１に応じて制御信号Ｈ１〜Ｈｋを出力する制御信号出力部３０６．１〜３０６．ｋを含む。テスト信号ＴＥは、テストモードに入っている場合に活性化される。
【０１００】
制御信号出力部３０６．１は、アドレス信号Ａ０とテスト信号ＴＥとを受けて制御信号Ｈ１を出力するＡＮＤ回路３０８．１を含む。
【０１０１】
制御信号出力部３０６．２は、アドレス信号Ａ１とテスト信号ＴＥとを受けて制御信号Ｈ２を出力するＡＮＤ回路３０８．２を含む。
【０１０２】
制御信号出力部３０６．ｋは、アドレス信号Ａｋ−１とテスト信号ＴＥとを受けて制御信号Ｈｋを出力するＡＮＤ回路３０８．ｋを含む。
【０１０３】
なお、テスト回路３０２では、ｋ個の制御信号Ｈ１〜Ｈｋをそれぞれ制御するためにアドレス信号Ａ０〜Ａｋ−１を使用しているが、使用するアドレス信号はアドレス信号Ａ０〜Ａｍの中から任意のｋ個のアドレス信号を選択して用いてもよい。
【０１０４】
図１７は、図１６に示したテスト回路３０２の動作を説明するための動作波形図である。
【０１０５】
図１６、図１７を参照して、電源電位Ｖｃｃが立上がった後に時刻ｔ１においてアドレス信号Ａ０がＨレベルに立上げられ、そして制御信号／ＣＡＳ，／ＷＥがともに立下げられた後に少し遅れて制御信号／ＲＡＳが立下げられると、テストモード検出回路３１０はテストモードを検出してテスト信号ＴＥをＨレベルに立上げる。するとＡＮＤ回路３０８．１の入力信号がともにＨレベルとなるためその出力である制御信号Ｈ１がＨレベルとなる。制御信号Ｈ２〜Ｈｋはアドレス信号Ａ１〜Ａｋ−１がＬレベルであるためＬレベルである。
【０１０６】
所定の解析が終了すると、時刻ｔ２において制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥはＬレベルからＨレベルに立上げられテストモード検出回路３１０はテストモードが解除されたことを検知してテスト信号ＴＥをＬレベルに立下げる。
【０１０７】
以上説明したように、実施の形態３の半導体装置は、チップがプラスチックパッケージに納められた後においても外部から定電流制御回路に与える制御信号を変化させることができる。したがって、内部電源電位のレベルを変更して評価することが可能である。たとえば、プロセスのばらつきにより、図１３のＰチャネルＭＯＳトランジスタ７４，８０のしきい値電圧が想定値よりも低下した場合において、厳しいテスト条件下でテストすることにより動作マージンの小さいチップを取除くことが可能となり製品の信頼性を向上させることが可能となる。また、内部電源電圧の変更により、動作不良の原因を解明する評価を行なうことも可能となる。
【０１０８】
［実施の形態４］
実施の形態３では、チップがプラスチックパッケージに納められた後でも内部電源電圧を変更して評価が可能な構成を示した。しかし、さらに内部電源電圧の調整を行ない、不良チップを救済することができれば望ましい。
【０１０９】
図１８は、実施の形態４の半導体装置の内部電源電位発生に関する構成を示す概略ブロック図である。
【０１１０】
図１８を参照して、テスト回路４０２は、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥおよびアドレス信号Ａ１〜Ａｍに応じて制御信号ＨＡ１〜ＨＡｋ，Ｊ１〜Ｊｊを出力する。設定保持回路４０３は、制御信号ＨＡ１〜ＨＡｋに応じて制御信号Ｈ１〜Ｈｋを出力し、また、高電位ＨＶｃｃを与えることにより制御信号Ｈ１〜Ｈｋの設定を保持することが可能である。
【０１１１】
内部電源発生回路４０６は、定電流制御回路２２０，基準電位発生回路４４，Ｖｃｃｐ発生回路４６を含んでおり、制御信号Ｈ１〜Ｈｋ，Ｊ１〜Ｊｊに応じて内部電源電位Ｖｃｃｐを調整することができる。定電流制御回路２２０は、図２の定電流制御回路４２と同様の構成を有する。したがって、定電流制御回路２２０，基準電位発生回路４４，Ｖｃｃｐ発生回路４６は、それぞれ図１３，図５，図８で説明しているので説明は繰返さない。
【０１１２】
図１９は、図１８に示したテスト回路４０２の構成を示す回路図である。
図１９を参照して、テスト回路４０２は、制御信号／ＣＡＳ，／ＲＡＳ，／ＷＥの変化に応じてテストモードを検出してテスト信号ＴＥを活性化させるテストモード検出回路３１０と、アドレス信号Ａｍとテスト信号ＴＥとを受けテスト信号ＴＥＳＴＢを出力するＡＮＤ回路４１３と、アドレス信号Ａｍを受けて反転するインバータ４１２と、インバータ４１２の出力とテスト信号ＴＥを受けてテスト信号ＴＥＳＴＡを出力するＡＮＤ回路４１４とを含む。
【０１１３】
テスト回路４０２は、さらに、アドレス信号Ａ０〜Ａｋ−１に応じて制御信号ＨＡ１〜ＨＡｋ，Ｊ１〜Ｊｋを出力する制御信号出力部４０４．１〜４０４．ｋを含む。
【０１１４】
制御信号出力部４０４．１は、テスト信号ＴＥＳＴＢとアドレス信号Ａ０とを受けて制御信号ＨＡ１を出力するＡＮＤ回路４０８．１と、アドレス信号Ａ０とテスト信号ＴＥＳＴＡとを受けて制御信号Ｊ１を出力するＡＮＤ回路４１０．１とを含む。
【０１１５】
制御信号出力部４０４．２は、アドレス信号Ａ１とテスト信号ＴＥＳＴＢとを受けて制御信号ＨＡ２を出力するＡＮＤ回路４０８．２と、アドレス信号Ａ１とテスト信号ＴＥＳＴＡとを受けて制御信号Ｊ２を出力するＡＮＤ回路４１０．２とを含む。
【０１１６】
制御信号出力部４０４．ｋは、アドレス信号Ａｋ−１とテスト信号ＴＥＳＴＢとを受けて制御信号ＨＡｋを出力するＡＮＤ回路４０８．ｋと、アドレス信号Ａｋ−１とテスト信号ＴＥＳＴＡとを受けて制御信号Ｊｋを出力するＡＮＤ回路４１０．ｋとを含む。
【０１１７】
図２０は、図１８における設定保持回路４０３の構成を示す回路図である。
図２０を参照して、設定保持回路４０３は、パッド４２２に与えられる高電位ＨＶｃｃを制御信号ＨＡ１〜ＨＡｍに応じてノードＮ３０．１〜Ｎ３０．ｋに与えるスイッチ回路４２４と、制御信号ＨＡ１〜ＨＡｋが与えられるノードとノードＮ３０．１〜Ｎ３０．ｋとの間にそれぞれ接続される抵抗４２６．１〜４２６．ｋと、ノードＮ３０．１〜Ｎ３０．ｋの電位をＨレベルまたはＬレベルのいずれかにそれぞれ固定するための電位固定部４２８．１〜４２８．ｋを含む。
【０１１８】
スイッチ回路４２４は、パッド４２２に一方端が共通して接続され他方端がそれぞれノードＮ３０．１〜Ｎ３０．ｋに接続されそれぞれゲートに制御信号ＨＡ１〜ＨＡｋを受けるＮチャネルＭＯＳトランジスタ４３０．１〜４３０．ｋを含む。
【０１１９】
電位固定部４２８．１は、電源電位Ｖｃｃが与えられるノードとノードＮ３０．１との間に接続される抵抗４３０．１と、ノードＮ３０．１と接地ノードとの間に接続される電気ヒューズ４３２．１とを含む。電位固定部４２８．ｋは、電源電位Ｖｃｃが与えられるノードとノードＮ３０．ｋとの間に接続される抵抗４３０．ｋと、ノードＮ３０．ｋと接地ノードとの間に接続される電気ヒューズ４３２．ｋとを含む。
【０１２０】
ノードＮ３０．１〜Ｎ３０．ｋからはそれぞれ制御信号Ｈ１〜Ｈｋが出力される。
【０１２１】
図２１は、実施の形態４の半導体装置において内部電源電圧を調整する動作を説明するためのフローチャートである。
【０１２２】
図２１を参照して、まずステップＳ２１においてテストモードＡに設定を行なう。図１９に示したテストモード検出回路が制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥの変化に応じてテスト信号ＴＥを活性化したときに、アドレス信号ＡｍをＬレベルにするとテストモードＡに設定することができる。テストモードＡでは、図１９のテスト信号ＴＥＳＴＡが活性化されることになる。そしてアドレス信号Ａ０〜Ａｋ−１を変化させることで制御信号Ｊ１〜Ｊｋの制御が可能となる。
【０１２３】
まず、ステップＳ２２において制御信号Ｊ１〜Ｊｊを設定することによりヒューズ回路９８．１〜９８．ｊのうちのいくつかを選択的に非導通状態とする。そして、ステップＳ２３においてパッド４８を用いて内部電源電圧を測定する。
【０１２４】
続いて、ステップＳ２４において必要な電圧の測定が完了したか否かが判定される。ステップＳ２２、Ｓ２３において、図５のヒューズ回路９８．１〜９８．ｊに含まれるヒューズのうちのいくつかが切断された場合にどのように内部電源電圧が変化するかのデータが取得される。必要な取得が終わるまでステップＳ２２，ステップＳ２３が繰返される。
【０１２５】
必要な電圧の測定が終了したら、ステップＳ２５に進む。ステップＳ２５では、測定された電圧中に内部電源電圧の目標値があるか否かが判定される。目標値が存在する場合には、ステップＳ２６に進み基準電位発生回路の内部にあるヒューズ回路９８．１〜９８．ｊの中からヒューズを選択して切断する。この切断の際にはステップＳ２３で測定したデータが参照される。
【０１２６】
ステップＳ２５において測定電圧中に適切な電圧がない場合には、ステップＳ２７に進む。
【０１２７】
ステップＳ２７では、テストモードＢに動作モードの設定を行なう。図１９に示したテストモード検出回路が制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥの変化に応じてテスト信号ＴＥを活性化したときに、アドレス信号ＡｍをＨレベルにするとテストモードＢに設定することができる。テストモードＢでは、図１９のテスト信号ＴＥＳＴＢが活性化されることになる。そしてアドレス信号Ａ０〜Ａｋ−１を変化させることで制御信号ＨＡ１〜ＨＡｋの制御が可能となる。
【０１２８】
パッド４２２を開放状態としておけば、抵抗４２６．１〜４２６ｋを介して制御信号ＨＡ１〜ＨＡｋがノードＮ３０．１〜Ｎ３０．ｋに伝達される。したがって、制御信号Ｈ１〜Ｈｋをアドレス信号に応じて変化させることができる（ステップＳ２８）。
【０１２９】
続いて、ステップＳ２９において内部電源電圧Ｖｃｃｐの測定を行なう。ステップＳ３０において必要な電圧の測定がまだ完了していない場合はステップＳ２８，ステップＳ２９を繰返して、順次制御信号Ｈ１〜Ｈｋを活性化させて内部電源電圧の測定を行なう。
【０１３０】
ステップＳ３０において電圧測定が完了した場合には、ステップＳ３１に進む。ステップＳ３１では、測定電圧中に適切な電圧があるか否かが判定される。適切な電圧がある場合には、ステップＳ３２に進み定電流制御回路のヒューズをブローする。
【０１３１】
ステップＳ３１において測定電圧中に適切な電圧がない場合には、ステップＳ３３に進み半導体装置は不良品と判定される。
【０１３２】
以上説明したように、実施の形態４の半導体装置は、外部からアドレス信号を用いて設定保持回路４０３中のヒューズをブローすることができる。したがって、プラスチックパッケージに納められた後においても内部電源電圧の不良となったデバイスを内部電源電位の調整を行なうことにより救済することが可能となる。
【０１３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３４】
【発明の効果】
本発明の半導体装置は、定電流制御回路の出力する基準電位を外部からの設定により調整することにより、内部電源電位の調整をすることが可能である。
【０１３５】
さらに、チューニング信号を与えることによりどのようにヒューズをブローしたら救済が可能となるかを確認することができるので、より確実にブローすべきヒューズを決定することができる場合もある。
【０１３６】
さらに、通常動作時に外部から入力信号を与える端子をテスト動作時にチューニング信号を与えるために利用可能であるので、端子数を少なくすることができる場合もある。
【０１３７】
さらに、定電流制御回路の出力する基準電位を外部からの設定により調整することにより、内部電源電位の調整をすることが可能である場合もある。
【０１３８】
さらに、定電流制御回路および基準電位発生回路の２ヶ所で調整を行なうことにより、広い範囲で内部電源電位の調整が可能となる場合もある。
【０１３９】
さらに、定電流制御回路の出力する基準電位を外部からの設定により調整することにより、内部電源電位の調整をすることが可能である場合もある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】  図１における内部電源発生回路３８の概略構成を示すブロック図である。
【図３】  図２に示した定電流制御回路４２の構成を示す回路図である。
【図４】  図３に示した定電流制御回路４２の出力電位の変化を説明するための図である。
【図５】  図２に示した基準電位発生回路４４の構成を示す回路図である。
【図６】  図５の基準電位発生回路４４において用いられるヒューズ回路９８の構成を示す回路図である。
【図７】  基準電位発生回路４４の出力する基準電位Ｖｒｅｆｐの特性を説明するための図である。
【図８】  図２におけるＶｃｃｐ発生回路４６の構成を示す回路図である。
【図９】  図８に示したＶｃｃｐ発生回路４６の動作を説明するための図である。
【図１０】  実施の形態２の半導体装置２０１の構成を示す概略ブロック図である。
【図１１】  図１０におけるチューニング回路２０４の構成を示す回路図である。
【図１２】  図１１における電気ヒューズ２１０．１〜２１０．ｋのブロー動作を説明するための動作波形図である。
【図１３】  図１０の内部電源発生回路２０２に用いられる定電流制御回路２２０の構成を示す回路図である。
【図１４】  実施の形態２の半導体装置において内部電源電位のチューニングを行なう手順を示すフローチャートである。
【図１５】  実施の形態３の半導体装置３０１の構成を示す概略ブロック図である。
【図１６】  図１５に示したテスト回路３０２の構成を示す回路図である。
【図１７】  図１６に示したテスト回路３０２の動作を説明するための動作波形図である。
【図１８】  実施の形態４の半導体装置の内部電源電位発生に関する構成を示す概略ブロック図である。
【図１９】  図１８に示したテスト回路４０２の構成を示す回路図である。
【図２０】  図１８における設定保持回路４０３の構成を示す回路図である。
【図２１】  実施の形態４の半導体装置において内部電源電圧を調整する動作を説明するためのフローチャートである。
【図２２】  従来のＤＲＡＭに含まれている内部電源発生回路５３８の概略構成を示すブロック図である。
【図２３】  図２２における定電流制御回路５４２の構成を示す回路図である。
【図２４】  図２３に示した定電流制御回路５４２の出力電位の特性を示す図である。
【図２５】  図２２における基準電位発生回路５４４の構成を示す回路図である。
【図２６】  図２５において用いられるヒューズ回路５９８の構成を示す回路図である。
【符号の説明】
１，２０１，３０１  半導体装置、２，４，６，１６  入力端子、８  アドレス端子群、１０  電源端子、１２  接地端子、１４，２０３  端子群、２０  データ入力バッファ、２２  クロック発生回路、２４  列アドレスバッファ、２６行デコーダ、２８  列デコーダ、３０  センスアンプ、３２  メモリアレイ、３４  データ出力バッファ、３６  パワーオンリセット回路、３８，２０２，４０６  内部電源発生回路、４２，２２０  定電流制御回路、４４，５０  基準電位発生回路、４６  Ｖｃｃｐ発生回路、４８，５４，２１２，４２２  パッド、５２  Ｖｃｃａ発生回路、７１  電位出力部、７２，８６．１〜８６．ｋ，２２６．１〜２２６．ｋ，４２６，４３０，２０８．１〜２０８．ｋ  抵抗、７４，７６，９２，９６．１〜９６．ｊ  ＰチャネルＭＯＳトランジスタ、７８，９４，２２２  抵抗回路、８０，８２，１０２  ＮチャネルＭＯＳトランジスタ、８４．１〜８４．ｋ，１００  ヒューズ素子、９８  ヒューズ回路、１１２  比較回路、２０４  チューニング回路、２０６．１〜２０６．ｋ  チューニング部、２１０．１〜２１０．ｋ，４３２  電気ヒューズ、２２４．１〜２２４．ｋ  ＰチャネルＭＯＳトランジスタ、３０２，４０２  テスト回路、３０６．１〜３０６．ｋ  制御信号出力部、３０８．１〜３０８．ｋ，４０８．１〜４０８．ｋ，４１０．１〜４１０．ｋ，４１３，４１４  ＡＮＤ回路、３１０  テストモード検出回路、４０３  設定保持回路、４０４．１〜４０４．ｋ  制御信号出力部、４１２  インバータ、４２４  スイッチ回路、４２８  電位固定部、４３０  トランジスタ。
【図１】
0004776071.tif 000002
【図２】
0004776071.tif 000003
【図３】
0004776071.tif 000004
【図４】
0004776071.tif 000005
【図５】
0004776071.tif 000006
【図６】
0004776071.tif 000007
【図７】
0004776071.tif 000008
【図８】
0004776071.tif 000009
【図９】
0004776071.tif 000010
【図１０】
0004776071.tif 000011
【図１１】
0004776071.tif 000012
【図１２】
0004776071.tif 000013
【図１３】
0004776071.tif 000014
【図１４】
0004776071.tif 000015
【図１５】
0004776071.tif 000016
【図１６】
0004776071.tif 000017
【図１７】
0004776071.tif 000018
【図１８】
0004776071.tif 000019
【図１９】
0004776071.tif 000020
【図２０】
0004776071.tif 000021
【図２１】
0004776071.tif 000022
【図２２】
0004776071.tif 000023
【図２３】
0004776071.tif 000024
【図２４】
0004776071.tif 000025
【図２５】
0004776071.tif 000026
【図２６】
0004776071.tif 000027