(57)【特許請求の範囲】
【請求項１】
半導体基板における第１導電型のドリフト層の上に第２導電型のベース領域が形成され、このベース領域の表層部に第１導電型のソース領域が形成され、ベース領域の一部領域とソース領域の一部領域に対しゲート絶縁膜を介してゲート電極が配置されるとともに、ベース領域の一部領域とソース領域の一部領域がソース電極に接するＭＯＳトランジスタであって、
半導体基板におけるべース領域の下のドリフト層内に、窒素を含むクラスター含有層を、その下にドリフト層の一部を残した状態で埋設するとともに、半導体基板での平面方向においてベース領域の端部から空乏層の横方向での拡がり寸法分だけ長く前記窒素を含むクラスター含有層を延設したことを特徴とするＭＯＳトランジスタ。
【請求項２】
半導体基板での上下方向において窒素を含むクラスター含有層の中心を、ベース領域の底面から１〜３μｍの位置にしたことを特徴とする請求項１に記載のＭＯＳトランジスタ。
【請求項３】
半導体基板における周辺部には、窒素を含むクラスター含有層を配置しないようにしたことを特徴とする請求項１または２に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタに関するものである。
【０００２】
【従来の技術】
耐圧定格６０〜２００ボルトのＤＭＯＳ素子は、例えば、図１１に示すように、ｎ+基板１００にｎ-エピタキシャル層（ドリフト層）１０１を約６〜１７μｍ成膜したウェハに形成される。詳しくは、ｎ-エピタキシャル層１０１の表層部にｐベース領域１０２が形成されるとともにｐベース領域１０２の表層部にｎソース領域１０３が形成されている。また、ｎ-エピタキシャル層１０１にはトレンチ１０４が形成され、トレンチ１０４内においてｐベース領域１０２の一部領域とｎソース領域１０３の一部領域に対しゲート絶縁膜１０５を介してゲート電極１０６が配置されている。さらに、ｎ-エピタキシャル層１０１の上面にはソース電極１０７がｐベース領域１０２の一部領域とｎソース領域１０３の一部領域と接している。また、ｎ+基板１００の裏面にはドレイン電極１０８が形成されている。
【０００３】
ここで、約６〜１７μｍのｎ-エピタキシャル層（ドリフト層）１０１をｎ+基板１００上に形成するのは、ｎ-エピタキシャル層１０１の膜厚に応じて素子耐圧（ＢＶｄｓｓ）が決定されるためである。なお、チップの外周部においては等電位リング（ＥＱＲ）１０９が配置され、その下のｎ-エピタキシャル層１０１にはｎ領域１１０が形成されている。
【０００４】
このＤＭＯＳ素子をインバータ用に使用する場合、ＤＭＯＳ素子に内蔵しているボディダイオードを転流用のダイオードとして使用している。これは、ＩＧＢＴ素子によるインバータのように専用の転流ダイオード（外付けのダイオード）を使用するよりもコスト面で有利だからである。
【０００５】
しかし、この素子に内蔵されたボディダイオードのリカバリ特性（逆回復特性）は一般に性能が悪く、高いリカバリサージ電圧を発生し、またリンギングと呼ばれる発振現象が起こる。このために、素子破壊およびノイズ発生を起こし製品に必要な性能を満足させることはできない。これを避けるために、ゲート抵抗の調整等でスイッチング速度を落としサージ電圧を抑える手段や、スナバ回路等を追加することでサージ電圧の抑制と発振防止を図る方法がとられるケースがあるが、性能の低下およびコストアップ、体格増大は避けられない。
【０００６】
一方、ボディダイオードのリカバリ特性を改善するために、Ｈｅ線照射（図１２参照）、電子線照射、重金属拡散によるｎ-層１０１のライフタイムを短くする方法は知られているが、いずれの場合も図１２に示すように、ｎ-層１０１全体のライフタイムを短くしてしまうために、リカバリ特性の高速化は実現できるが、ソフト化（リカバリサージの抑制と発振防止）は実現できない。
【０００７】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、ボディダイオードのリカバリ時間を短くするとともにリカバリ時のサージ電圧および発振を抑制することができるＭＯＳトランジスタを提供することにある。
【０００８】
【課題を解決するための手段】
図１１，１２を用いて説明した上記問題は、ダイオードの逆回復時に逆回復電流のｄｉ／ｄｔ＝０（ダイオードに電源電圧が現れたとき）に空乏層の下のｎ-領域にキャリアが残っていないためであり、既存のライフタイム制御の手法（Ｈｅ線照射、電子線照射、重金属拡散）では、ｎ-層全体が短いライフタイムを有するため、上記のタイミングでｎ-領域にキャリアを残すことができないことを考慮して、以下のようにした。
【０００９】
請求項１に記載の発明は、半導体基板におけるベース領域の下のドリフト層内に、窒素を含むクラスター含有層を、その下にドリフト層の一部を残した状態で埋設するとともに、半導体基板での平面方向においてベース領域の端部から空乏層の横方向での拡がり寸法分だけ長く前記窒素を含むクラスター含有層を延設したことを特徴としている。よって、半導体基板に対し局所的に埋設した窒素を含むクラスター含有層によりライフタイムが短くなるとともに、窒素を含むクラスター含有層の無い他の領域においては通常のライフタイムを有することになる。その結果、ボディダイオードが逆回復過程にあるとき、ドリフト層におけるベース領域の近傍のキャリアが速く消滅するので、ボディダイオードのリカバリ時間を短くすることができ、また、窒素を含むクラスター含有層の形成されていない領域にキャリアが蓄積されており、リカバリ時のサージ電圧および発振を抑制することができる。特に、この窒素を含むクラスター含有層を、半導体基板での平面方向においてベース領域の端部から空乏層の横方向での拡がり寸法分だけ長く延設することにより、最適化を図ることができる。
【００１０】
また、請求項２に記載のように、半導体基板での上下方向において窒素を含むクラスター含有層の中心を、ベース領域の底面から１〜３μｍの位置にするとよい。
【００１１】
また、半導体基板での平面方向において窒素を含むクラスター含有層を選択的に配置すると、窒素を含むクラスター含有層の無い領域、即ち、キャリアが蓄積された領域を、窒素を含むクラスター含有層の下のドリフト層以外にも、その横のドリフト層とすることができ、窒素を含むクラスター含有層の横におけるキャリアを用いてリカバリ時のサージ電圧および発振をより抑制することができる。
【００１２】
具体的には、請求項３に記載のように、導体基板における周辺部には、窒素を含むクラスター含有層を配置しないようにするとよい。
【００１３】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１には、本実施の形態におけるｎチャネル縦型ＭＯＳＦＥＴの縦断面図を示す。本例のＤＭＯＳ素子は耐圧定格が６０〜２００ボルトであり、インバータの構成部品（スイッチング素子）として用いられる。
【００１４】
ｎ+半導体基板１上には、厚さが約６μｍのｎ-エピタキシャル層２が形成されるとともに、ｎ-エピタキシャル層２の上には、厚さが３μｍのｎ-エピタキシャル層４が形成されている。セル形成領域において、ｎ-エピタキシャル層４の表層部にはｐウエル領域（ｐベース領域）５が形成され、その下のｎ-エピタキシャル層２，４がｎ-ドリフト層となる。ｐウエル領域５の表層部にはｎソース領域６が多数形成されている。このようにして半導体基板におけるｎ-ドリフト層（２，４）の上にｐベース領域５が形成され、このｐベース領域５の表層部にｎソース領域６が形成されている。ここで、ｐベース領域５の深さは１．７μｍであり、ｎソース領域６の深さは０．５μｍである。
【００１５】
また、ｎ-エピタキシャル層４の上面には深さ２μｍのトレンチ７が形成され、ｎソース領域６およびｐベース領域５を貫通してｎ-エピタキシャル層４に達している。トレンチ７の内部には厚さ６０ｎｍのゲート酸化膜（ゲート絶縁膜）８を介してポリシリコンゲート電極９が形成されている。このように、ｐベース領域５の一部領域とｎソース領域６の一部領域に対しゲート絶縁膜８を介してゲート電極９が配置されている。ゲート電極９は絶縁膜１０で被覆され、その上にはソース電極１１が形成され、ソース電極１１はｐベース領域５の一部領域とｎソース領域６の一部領域に接している。また、ｎ+半導体基板１の裏面にはドレイン電極１２が形成されている。
【００１６】
一方、チップ外周部において、基板上面（ｎ-エピタキシャル層４の上面）には絶縁膜１３が形成されて、当該部位がフィールド領域となっている。また、チップの外周縁での基板上面（ｎ-エピタキシャル層４の上面）には等電位リング（ＥＱＲ）１４が形成され、等電位リング１４はｎ領域１５を介して基板側と電気的に接続されている。チップ外周部において、セル形成領域でのｐベース領域５が延設され深いｐ領域５ａとなっている。
【００１７】
前述のｎ-エピタキシャル層２中には、窒素を含むクラスター含有層３が形成されている。窒素を含むクラスター含有層３は、半導体基板における少なくともベース領域５の下のドリフト層（２，４）内に、その下にドリフト層（２）の一部を残した状態で埋設されている。窒素を含むクラスター含有層３は深さ方向において濃度の半値幅が約１μｍであり、ｎ-エピタキシャル層２中の局所部分に配置されている。また、窒素を含むクラスター含有層３は上記の半値幅での上側が、半導体基板の上下方向においてｐベース領域５の底面から約２μｍ（半導体基板の上面から約３．７μｍ）の深さに位置している。つまり、半導体基板での上下方向において窒素を含むクラスター含有層３の中心が、ベース領域５の底面から２．５μｍとなっている。窒素を含むクラスター含有層３の中心位置は、ベース領域５の底面から１〜３μｍの範囲であるとよい。
【００１８】
また、半導体基板での平面方向において、窒素を含むクラスター含有層３を選択的に配置しており、半導体基板における周辺部（チップ外周部；フィールド領域とＥＱＲ領域）には、窒素を含むクラスター含有層３を配置していない。詳しくは、窒素を含むクラスター含有層３は、半導体基板での平面方向においてｐベース領域５ａの端部から空乏層の横方向での拡がり寸法分、具体的には１０μｍだけ長く延設している。
【００１９】
このように半導体基板に対し深さ方向および平面方向において局所的に埋設した窒素を含むクラスター含有層３により、基板表面から深さが半値幅で約３．７〜４．７μｍの領域で、しかも、セル形成領域においてのみホールライフタイムが短く（約０．１μｓｅｃ）、さらに、窒素を含むクラスター含有層３の無い他の部分は通常のエピタキシャル層のライフタイム（約２００μｓｅｃ）を有することになる。
【００２０】
図２には、本実施形態のＤＭＯＳにおけるリカバリ特性（逆回復特性）の測定結果を示す。つまり、ｎドリフト層とｐベース領域との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時の電流と電圧の測定結果を示す。図２において横軸に時間をとり、縦軸に電流および電圧をとっている。図２のｔ１００のタイミングにおいて逆回復電流が最大値となる（ｄｉ／ｄｔ＝０）とともに電圧が電源電圧Ｖｄｓ（＝３０ボルト）になる。
【００２１】
図３には、図１２の従来のＤＭＯＳ構造におけるリカバリ特性（逆回復特性）の測定結果を示す。図３のｔ２００のタイミングにおいて逆回復電流が最大値となる（ｄｉ／ｄｔ＝０）とともに電圧が電源電圧Ｖｄｓ（＝３０ボルト）になる。Ｈｅ線照射（あるいは電子線照射や重金属拡散）により、図３において符号Ｔ１０にて表すｄｉ／ｄｔ＝０、Ｖｄｓ＝電源電圧となるまでの時間が短くなるが、ｔ２００のタイミング以降において電流・電圧は大きく振動してしまいリカバリサージ電圧と発振が発生してしまう。
【００２２】
これに対し、本実施形態のＤＭＯＳは、図１でのｐベース領域５の底面（ボディダイオードを形成するｐｎ接合部）から深さ方向において約２μｍの領域に、かつ、平面方向に上記ｐｎ接合から空乏層の拡がり分（約１０μｍ）だけライフタイムの極端に短い領域（窒素を含むクラスター含有層）３が存在する。そのため、インバータ運転中、ボディダイオードが逆回復過程にあるとき、ｎ-領域（ドリフト層）２，４におけるｐベース領域５の近傍のホールが速く消滅するので、図２で符号Ｔ１にて表すｄｉ／ｄｔ＝０、Ｖｄｓ＝電源電圧となるまでの時間が短く、速くｄｉ／ｄｔ＝０、Ｖｄｓ＝電源電圧の状態が実現する。即ち、リカバリ特性の高速化が図られ、ファーストリカバリ特性がよいものとなる。
【００２３】
またこの時（図２のｔ１００のタイミング）、キャリア分布として図４に示すごとく、窒素を含むクラスター含有層３の下側のｎ-領域２、および、平面方向における窒素を含むクラスター含有層３を形成していない領域には、消滅せずに残っているホールが存在する（ホールが蓄積されている）。このホールが電流源として機能するために、図２のｔ１００のタイミング以降において逆回復電流は徐々に０アンペアに近づいてゆき、リカバリ時のサージ電圧を抑制するとともに発振を防止（抑制）することができる。即ち、ソフトリカバリ特性がよいものとなる。
【００２４】
このように、図３のｔ２００のタイミングにおいてはキャリア分布として図１２に示すごとく空乏層の下や外側にホールが蓄積されていないために図３のｔ２００以降に発振を繰り返して電流＝０アンペアに収束するが、図２のｔ１００のタイミングにおいては図４に示すごとく空乏層の下および外側（平面方向における、窒素を含むクラスター含有層３の形成されていない領域）にホールが蓄積されており、図２のｔ１００以降において発振せずに電流＝０アンペアに回復する。
【００２５】
このようにして、耐圧定格６０〜２００ボルトのＤＭＯＳ素子において、図１のｐベース領域５の底面から約１〜３μｍの深さにＮクラスターによるホールライフタイムの短い領域（窒素を含むクラスター含有層）３を局所的に形成し、ドリフト層のキャリアを残すことによりＤＭＯＳ素子のボディダイオードのリカバリ特性を改善することができる。この際、半導体基板での平面方向において窒素を含むクラスター含有層３を選択的に配置することにより、窒素を含むクラスター含有層３の無い領域、即ち、ホールが蓄積された領域を、窒素を含むクラスター含有層３の下のドリフト層以外にも、その横のドリフト層とすることができ、窒素を含むクラスター含有層３の横におけるホールを用いてリカバリ時のサージ電圧および発振をより抑制することができる。
【００２６】
次に、製造方法について、図５〜図１０を用いて説明する。
まず、図５に示すように、砒素ドープのＣＺ基板１の上に、リンを３×１０15（ｃｍ-3）にドープしたｎ-エピタキシャル層２を６μｍ形成する。このウェハに対し、図６に示すように、上面でのチップ外周部における所定領域に相当する部位にフォトレジスト２０を形成し、ウェハの上方から窒素イオンを、９０ｋｅＶのエネルギーにて１×１０15〜１×１０16（ｃｍ-2）のドーズ量を注入する。これによりｎ-エピタキシャル層２中の所定深さ位置において結晶欠陥層２１が形成される。さらに、１１７０℃、１時間の熱処理を行う。すると、図７に示すように、窒素を含むクラスター含有層３が、ｎ-エピタキシャル層２内に、その下にｎ-エピタキシャル層２の一部を残した状態で平面方向に選択的に埋設される。
【００２７】
この窒素を含むクラスター含有層３の形成工程（インプラ・熱処理）において基板表面付近に（深さ３００Åにわたり）、窒素が偏析した欠陥が点在しており、この欠陥の存在が次工程で成膜するエピタキシャル層の欠陥の起点となることがある。そこで、図８に示すように、エッチングによりｎ-エピタキシャル層２の上面を所定量（３００Å）だけ除去する。これにより、ｎ-エピタキシャル層２の表面の結晶欠陥を除去することができる。
【００２８】
さらに、図９に示すように、ｎ-エピタキシャル層２の上にｎ-エピタキシャル層４を厚さ３μｍ成膜する。このｎ-エピタキシャル層４においては結晶欠陥の少ない良好な半導体層となる。
【００２９】
このようにして、窒素を含むクラスター含有層３により、ウェハ表面から所定深さの領域のみホールライフタイムが短く（約０．１μｓｅｃ）、他の部分は通常のエピ層のライフタイム（約２００μｓｅｃ）を有する基板が作成される。
【００３０】
このウェハが完成した後、通常の半導体製造技術を用いてトレンチ型ＤＭＯＳを形成する。つまり、図１０に示すように、ｐベース領域５（５ａ）、ｎソース領域６、チップ外周部のｎ領域１５を形成し、その後、トレンチ７を形成するとともに、ゲート酸化膜８を形成し、さらに、ポリシリコンゲート電極９を形成する。引き続き、図１に示すように、絶縁膜１０，１３およびソース電極１１、等電位リング１４、ドレイン電極１２を形成する。これにより、ＤＭＯＳが完成する。
【００３１】
なお、図１ではｎチャネル縦型ＭＯＳＦＥＴであったが、形成するデバイス構造により半導体基板１はｎ型、ｐ型どちらでもよく、エピタキシャル層２，４もｎ型、ｐ型どちらでもよい。また、図１においてはチップ周辺部には窒素を含むクラスター含有層３を配置しない構成としたが、チップ周辺部にも窒素を含むクラスター含有層３を配置した形態にて実施してもよい。
【図面の簡単な説明】
【図１】実施の形態におけるｎチャネル縦型ＭＯＳＦＥＴの縦断面図。
【図２】本実施形態のＤＭＯＳにおけるリカバリ特性の測定結果を示す図。
【図３】従来のＤＭＯＳ構造におけるリカバリ特性の測定結果を示す図。
【図４】動作説明のためのｎチャネル縦型ＭＯＳＦＥＴの縦断面図。
【図５】製造工程を説明するための縦断面図。
【図６】製造工程を説明するための縦断面図。
【図７】製造工程を説明するための縦断面図。
【図８】製造工程を説明するための縦断面図。
【図９】製造工程を説明するための縦断面図。
【図１０】製造工程を説明するための縦断面図。
【図１１】従来技術を説明するためのＭＯＳＦＥＴの縦断面図。
【図１２】従来技術を説明するためのＭＯＳＦＥＴの縦断面図。
【符号の説明】
１…ｎ+半導体基板、２…ｎ-エピタキシャル層、３…窒素を含むクラスター含有層、４…ｎ-エピタキシャル層、５…ｐベース領域、６…ｎソース領域、７…トレンチ、８…ゲート絶縁膜、９…ゲート電極、１０…絶縁膜、１１…ソース電極、１２…ドレイン電極。
【図１】
0004840551.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004840551.tif 000009
【図９】
0004840551.tif 000010
【図１０】
0004840551.tif 000011
【図１１】
0004840551.tif 000012
【図１２】
0004840551.tif 000013