(57)【特許請求の範囲】
【請求項１】
ワード線およびビット線方向に配列された複数のメモリセルを含むＣＡＭセルアレイと、
前記ＣＡＭセルアレイに検索キーを出力するサーチ線駆動回路群と、
前記ＣＡＭセルアレイのワード毎に対応して配置された複数のレジスタを有するエントリ属性フラグ信号レジスタ群と、を有し、
前記ＣＡＭセルアレイは、前記メモリセルに異なるビット長を有するエントリを予め記憶し、検索動作時に前記サーチ線駆動回路群から入力された検索キーと、前記エントリとの比較動作を行い、
前記エントリ属性フラグ信号レジスタ群は、前記レジスタのそれぞれに前記エントリが有するビット長に対応した属性情報を保持し、
前記比較動作の結果に応じた一致信号、あるいは不一致信号を前記ワード毎に出力するマッチ判定回路と、
前記レジスタが保持する属性情報に応じて、前記一致信号あるいは不一致信号の論理演算およびレイテンシの追加を前記エントリ毎に実行するレイテンシ制御回路群と、
前記属性情報に応じて、そのビット長の長い順に、エントリに対応する一致信号をプライオリティ・エンコーダに出力する優先度決定回路群とを具備する半導体装置。
【請求項２】
ワード線およびビット線方向に配列された複数のメモリセルを含むＣＡＭセルアレイと、
前記ＣＡＭセルアレイにおいて、少なくとも一つのワード線方向を単位としてバンク化されたサブＣＡＭセルアレイと、
前記サブＣＡＭセルアレイに検索キーを出力するサーチ線駆動回路群と、
グローバル・プライオリティ・エンコーダと、を有し、
前記サブＣＡＭセルアレイは、それぞれビット長の異なるエントリを予め記憶し、検索動作時に前記サーチ線駆動回路群から入力された検索キーと、前記エントリとの比較動作を行い、
さらに、前記比較動作の結果に応じた一致信号、あるいは不一致信号を前記ワード毎に出力するマッチ判定回路と、
複数のＤフリップ・フロップを有するレイテンシ制御回路群と、
前記一致信号が発生されたワードに応じた出力信号を発生するプライオリティ・エンコーダと、を具備し、
前記グローバル・プライオリティ・エンコーダは、前記複数のサブＣＡＭセルアレイにおける前記プライオリティ・エンコーダの出力を受けて、一致アドレスを出力する半導体装置。
【請求項３】
前記レイテンシ制御回路群が、前記エントリ毎に、前記エントリが有するビット長に対応する数と同じ段数のＤフリップ・フロップを有する請求項２記載の半導体装置。
【請求項４】
前記サブＣＡＭセルアレイが、予め設定された記憶可能なビット長を有するエントリから、ビット長の順にロウ・アドレスが割り付けられている請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、メモリセルに記憶された情報と入力された情報との比較を行うコンテント・アドレッサブル・メモリセル（ＣＡＭセル）を含む半導体装置において、様々なビット長の情報を記憶または比較するＣＡＭセルアレイを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
情報端末機器の発達に伴い、音声認識処理や画像認識処理の需要が高まっているが、処理が高度化するに従ってパターン・マッチング処理の計算負荷が増大しており、その高速化が課題となっている。この課題をハードウェア的に解決する手段として、コンテント・アドレッサブル・メモリ（ＣＡＭ）が注目されている。
【０００３】
例えば、特許文献１には、ＣＡＭ装置の構成概念図が記載されている。図２に示すようにｍワード×ｎビット構成のＣＡＭセルアレイと、書き込みデータ、読み出しデータ、検索データをそれぞれドライブするＩ／Ｏ回路、アドレス信号ＡＤＲをデコードしてＣＡＭワードを指定するデコーダ、記憶データと検索データとが一致したＣＡＭワードのアドレスをエンコードして優先順位に従って最優先ヒット・アドレスＨＨＡを出力するプライオリティ・エンコーダとを備えている。
また、例えば、非特許文献１には、データ‘０’およびデータ‘１’に加えてマスク・データ‘Ｘ’（ｄｏｎ’ｔ  ｃａｒｅ）の３値を記憶および比較するターナリ・コンテント・アドレッサブル・メモリ（ＴＣＡＭ）のメモリセル構成が示されている。図３に示すメモリセルにおいて、セル・データ１（Ｃｅｌｌ  ｄａｔａ１）およびセル・データ２（Ｃｅｌｌ  ｄａｔａ２）と呼ぶ記憶ノードのデータとサーチ・データ（ＳＤ）およびサーチ・データ・バー（ＳＤＢ）を、４つのＮＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４からなる比較回路を用いて比較する。そして、比較結果に応じた信号をマッチ線（ｍａｔｃｈｌｉｎｅ）に出力する。
【０００４】
ここで、ＣＡＭでは、ＤＲＡＭやＳＲＡＭで広く使われているワードに対応する言葉として、“エントリ”を用いるのが普通である。エントリは、各ワードに記憶されたデータを指す言葉であるので、本明細書では慣例に従って記憶データをエントリ、比較データを検索キーと呼ぶことにする。
【０００５】
【特許文献１】特開２００２−２３７１９０号公報
【非特許文献１】「アイ・イー・イー・イー、プロシーディング・オブ・２００３・カスタム・インテグレイテッド・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ  Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  ２００３  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ）」、２００３年９月、ｐ．３８７−３４０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本願発明者等は、本願に先立ち、ＣＡＭが記憶および比較するデータについて検討した。特に、ＣＡＭの適用先毎に処理するデータの特性を検討したところ、下記二つの問題等を見出した。
【０００７】
第一の問題は、自然界から検知・検出するデータの情報量は広範囲に渡り、これらのデータを効率よく記憶する必要があると予測される点にある。ＴＣＡＭは、検索キーにマスク・データを用いて比較するデータ領域を制限することにより、任意のビット長のデータを記憶または比較することができる。しかし、従来のＴＣＡＭは、セルアレイの構成が物理的あるいは論理的に固定されている。このため、その構成が情報量の大きなデータに合わせて設定されると、ＴＣＡＭはメモリを無駄に消費してしまうので、メモリ容量の枯渇を容易に招く恐れがある。ＴＣＡＭを用いた検索システムの場合、複数のＴＣＡＭを用いて容量を確保しようとすると、実装コストが嵩む恐れがある。このような問題を解決するためには、ビット長が可変のセルアレイ構成とすることが望ましい。
【０００８】
第二の問題は、例えばストリーミング・データやコンピュータ・ウィルスのように検索キーの先頭位置が明示されないデータの検索動作が不得手である点にある。この問題を解決する手法は、次に述べるように二通り考えられる。第一の手法は、１ビットずつシフトさせたデータを予め複数記憶しておく方法である。この手法により、スループットを低下させることなく、一度に複数の比較動作を実行可能となる。しかし、この場合も、ＣＡＭのメモリ容量が枯渇してしまうという欠点がある。第二の方法は、ＣＡＭチップまたはモジュールの内部または外部にバッファを設け、検索キーを１ビットずつシフトさせながら入力して検索する手法である。この手法により、前述のメモリ容量の枯渇問題を回避することができるが、逆に検索サイクルが増加するのでスループットが低下してしまうという欠点がある。
【０００９】
そこで、本発明の目的は、このような問題等を鑑み、ＣＡＭを含む半導体装置のメモリ容量および検索速度を維持しつつ、様々なデータを柔軟に記憶および比較することができる高度な検索システムを実現することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置は、ＣＡＭセルアレイ、エントリ属性フラグ信号レジスタ、レイテンシ制御回路群、優先度決定回路群を備えるものである。エントリ属性フラグ信号レジスタは、エントリのビット長に応じた値に設定される。また、レイテンシ制御回路群はレジスタの設定値に応じて、各エントリにおける比較結果に応じた信号の論理演算とレイテンシの追加を行う。さらに、優先度決定回路群はレジスタの設定値に応じて、ビット長の長いエントリに対応する一致信号から順に出力する。以上の構成と動作により、本発明によるＣＡＭは、様々なビット長のエントリを一つのＣＡＭセルアレイに記憶して、ビット長の長い検索キーとの比較を行い、さらに、類似度の高いエントリに対応する一致信号から順に出力することが可能となる。
【００１３】
また、本発明による半導体装置は、複数のバンクを備え、さらに、ＣＡＭセルアレイとレイテンシ制御回路とを備えるものである。ここで、バンクは、記憶可能なエントリのビット長が異なる値にそれぞれ定められており、ビット長順にロウ・アドレス（行番地）がエントリに割り振られるように、バンクが配置される。また、レイテンシ制御回路はバンクに依らず、エントリ毎に同じ数のＤフリップ・フロップを有するものである。以上の構成と動作により、本発明によるＣＡＭは、様々なビット長のエントリの検索動作を行い、一致信号を同時に出力することができる。また、エントリの位置情報が一致信号の類似度を示すことから、一致信号の優先度決定動作を省くことができて、検索動作サイクルを短縮することが可能となる。
【００１４】
さらに、本発明による半導体装置は、ＣＡＭセルアレイと検索キー・レジスタ群とを備えるものである。ここで、ＣＡＭセルアレイにおけるメモリセルは、一つのメモリ要素と複数の比較回路とで構成される。また、検索キー・レジスタ群は、シフト・レジスタ機能を有し、複数の検索キーを発生する。以上の構成と動作により、本発明によるＣＡＭは、ストリーミング・データのように連続して入力されるデータから複数の検索キーを発生して、これらの検索動作を同時に行うことが可能となる。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＣＡＭを備えた半導体装置の可用性向上又は機能性拡張を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１７】
なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに矢印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１８】
（実施の形態１）
《ＣＡＭの全体構成》
まず、ＣＡＭの全体構成について説明する。図４は、本発明の実施の形態１の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。本発明によるＣＡＭの特徴は、次の三つにある。第一の特徴は、ビット長の長いエントリを複数のワードを用いて記憶する点にある。第二の特徴は、ビット長の異なるエントリを同一のＣＡＭセルアレイに予め記憶しておいてから、検索動作を行う点にある。第三の特徴は、ビット長の短いエントリの比較結果を、ビット長の長いエントリの比較が終わるまで一時的に保持すると共に、ビット長の長いエントリの一致結果を優先的に出力する点にある。本発明によるＣＡＭは、ＣＡＭセルアレイＣＡＭＡＲＹ、サーチ線駆動回路群ＳＤＢＫ、ワード・ドライバ群ＷＤＢＫ、読み書き回路群ＲＷＢＫ、エントリ属性フラグ信号レジスタ群ＥＡＦＲＢＫ、レジスタ読み書き回路群ＲＲＷＢＫ、マッチ判定回路群ＭＤＢＫ、レイテンシ制御回路群ＬＹＢＫ、優先度決定回路群ＰＤＣＢＫ、プライオリティ・エンコーダＰＥで構成される。同図では、簡単のため検索動作に関連する信号が送受信される経路に注目しており、アドレス関連の回路ブロックであるロウ・デコーダや動作モードを指定するためのコマンド・デコーダなどは省略されている。
【００１９】
ＣＡＭセルアレイＣＡＭＡＲＹは、例えば図３に示したような公知の複数のメモリセルがｍワード（行）×ｎビット(列)の行列状に配置された構成である。ＣＡＭセルアレイＣＡＭＡＲＹは、ワード線群ＷＬＢＳ１を介してワード・ドライバ群ＷＤＢＫと接続され、書き込み動作において選択された一本のワード線に接続されたメモリセルに、読み書き制御回路群ＲＷＢＫからビット線群ＢＬＢＳを介してデータが書き込まれる。あるいは、読み出し動作において、上述のメモリセルに記憶されたデータが、ビット線群ＢＬＢＳから読み書き制御回路群ＲＷＢＫを介して読み出される。また、ＣＡＭセルアレイＣＡＭＡＲＹは、サーチ線群ＳＬＢＳを介してサーチ線駆動回路群ＳＤＢＫと接続され、検索動作において検索キーが入力される。さらに、ＣＡＭセルアレイＣＡＭＡＲＹは、マッチ線群ＭＬＢＳを介してマッチ判定回路群ＭＤＢＫと接続され、比較結果に応じてエントリ毎のマッチ線に発生された信号がマッチ判定回路群ＭＤＢＫにおいて弁別される。
【００２０】
エントリ属性フラグ信号レジスタ群ＥＡＦＲＢＫは、複数のワード間に跨って記憶されたエントリに関する情報を格納するためのレジスタで構成される。詳細は後述するが、ＣＡＭセルアレイＣＡＭＡＲＹと同様にワード線群ＷＬＢＳ２を介してワード・ドライバ群ＷＤＢＫに接続されると共に、レジスタ・ビット群ＲＢＬＢＳを介してレジスタ読み書き検索回路群ＲＲＷＢＫに接続されて、レジスタ値が設定される。
【００２１】
レイテンシ制御回路群ＬＹＢＫは、時分割入力される検索キーと様々な長さのエントリとの検索動作において、比較結果がヒット線群ＨＴＢＳ２に出力されるまでの時間が一定となるように調整する回路ブロックである。詳細は後述するが、マッチ判定回路群ＭＤＢＫで発生されたワード毎の一致/不一致信号をヒット線群ＨＴＢＳ１を介して受信し、さらに、エントリ属性フラグ信号レジスタ群ＥＡＦＲＢＫが格納する情報をエントリ属性フラグ信号群ＥＡＦＢＳを介して受信する。これらの信号を基に、比較結果に応じた信号をエントリ毎にヒット線群ＨＴＢＳ２に出力して、さらに優先度決定回路群ＰＤＣＢＫに送信する。同時に、複数のエントリ長フラグ信号をエントリ長フラグ信号群ＥＬＢＳを介して優先度決定回路群ＰＤＣＢＫに出力する。
【００２２】
図５は、図４に示したＣＡＭセルアレイＣＡＭＡＲＹ、マッチ判定回路群ＭＤＢＫ、エントリ長制御レジスタ群ＥＬＲＢＫのそれぞれについて、第ｉ行（i＝１、２、…、ｍ）のワードに対応する構成例を模式的に示している。同図では、簡単のため検索動作に関係する信号に注目しており、ワード線やビット線などは省略されている。
【００２３】
第ｉ行におけるＣＡＭセルアレイ要素ＰＷＭＥｉ（ｉ＝１、２、…、ｍ）は、ｎ個のメモリセルＭＣｉｊ（ｊ＝１、２、…、ｎ）で構成される。各メモリセルは対応するサーチ線ＳＬｊ、ＳＬＢｊ（ｊ＝１、２、…、ｎ）を介して入力された検索キーを受信して、記憶しているエントリと比較を行い、その結果を図４に示したマッチ線群ＭＬＢＳの構成要素であるマッチ線ＭＬｉに出力する。ここで、サーチ線ＳＬｊ、ＳＬＢｊは、サーチ線群ＳＬＢＳの構成要素である。
【００２４】
第ｉ行におけるマッチ判定回路要素ＰＷＭＥｉ（ｉ＝１、２、…、ｍ）は、マッチ判定回路ＭＤｉ（ｉ＝１、２、…、ｍ）とラッチＬＡｉ（ｉ＝１、２、…、ｍ）で構成される。マッチ判定回路ＭＤｉは対応するマッチ線ＭＬｉに発生された微小信号を弁別して、エントリと検索キーとの比較結果に応じた信号電圧をラッチＬＡｉに出力する。ラッチＬＡｉはラッチ制御信号φ１に応じて比較結果を受信して、一時的に保存する。
【００２５】
第ｉ行におけるエントリ制御レジスタ要素ＰＷＲＥｉ（ｉ＝１、２、…、ｍ）は、複数のレジスタで構成される。ここでは、ビット長が３ｎ（すなわち、３ワード長）のエントリまで記憶および検索が可能なＣＡＭセルアレイを仮定しており、二つのレジスタＲＧｉ１、ＲＧｉ２（ｉ＝１、２、…、ｍ）で構成される例が示されている。エントリ属性フラグ信号ＥＡＦｉ１、ＥＡＦｉ２（ｉ＝１、２、…、ｍ）は、図４に示したエントリ属性フラグ信号群ＥＡＦＢＳの構成要素であり、レジスタＲＧｉ１、ＲＧｉ２が格納する情報に応じた電圧に駆動される。１ワード長のエントリを第ｉ行に記憶する場合、例えば図６に示すように、エントリ属性フラグ信号ＥＡＦｉ２、ＥＡＦｉ１の論理値を“０”、“１”にそれぞれ設定する。また、２ワード長のエントリを第ｉ行から第（ｉ＋１）行に渡って記憶する場合、例えば図７に示すように、１行目のエントリ属性フラグ信号ＥＡＦｉ２、ＥＡＦｉ１の論理値を“１”、“１”、２行目のエントリ属性フラグ信号ＥＡＦ（ｉ＋１）２、ＥＡＦ（ｉ＋１）１の論理値を“１”、“０”にそれぞれ設定する。さらに、３ワード長のエントリを第ｉ行から第（ｉ＋２）行に渡って記憶する場合、例えば図８に示すように、１行目のエントリ属性フラグ信号ＥＡＦｉ２、ＥＡＦｉ１の論理値を“１”、“１”、２行目のエントリ属性フラグ信号ＥＡＦ（ｉ＋１）２、ＥＡＦ（ｉ＋１）１の論理値を“１”、“１” 、３行目のエントリ属性フラグ信号、ＥＡＦ（ｉ＋２）２、ＥＡＦ（ｉ＋２）１の論理値を“０”、“０”にそれぞれ設定する。ここで、論理値“１”は、例えば電源電圧ＶＤＤのようなハイレベル、論理値“０”は、接地電圧ＶＳＳのようなロウレベルである。本実施の形態によるＣＡＭは、前述したエントリ属性フラグ信号を用いてワード間の関係付けを行いながらＣＡＭセルアレイＣＡＭＡＲＹのビット幅よりも広いエントリを記憶すると共に、検索動作時にエントリ毎に発生される一致信号の出力までに要する時間、すなわちレイテンシをエントリ長によらず一定に保つ。以下では、この点に注目しながら、本実施の形態によるＣＡＭに固有のレイテンシ制御回路群ＬＹＢＫと優先度決定回路群ＰＤＣＢＫの構成および動作を、詳細に説明する。
《レイテンシ制御回路群》
図９は、図４に示したレイテンシ制御回路群ＬＹＢＫについて、第ｉ行（ｉ＝１、２、…、ｍ）におけるレイテンシ制御回路要素ＰＷＬＹＥｉの構成例を示している。本回路要素は、多分割エントリ結合回路ＭＥＣＭＢ、レイテンシ制御デコーダＬＹＤＥＣ、レイテンシ選択ゲートＬＹＳＧ、レイテンシ調整回路ＬＹＡＪＴで構成される。本回路の特徴は、次の二つにある。第一の特徴は、多分割エントリ結合回路ＭＥＣＭＢを用いて、複数行に跨って記憶しているエントリの比較結果に論理積演算を施し、ビット長の長いエントリの検索結果を発生する点にある。第二の特徴は、レイテンシ調整回路ＬＹＡＪＴを用いて、比較結果をヒット信号群ＨＴＢＳ２に出力するまでのレイテンシをエントリのビット長に依らず一定にすることにある。
【００２６】
多分割エントリ結合回路ＭＥＣＭＢは、ＮＡＮＤ回路ＮＤ６１とインバータ回路ＩＶ６１が従属接続された構成である。ヒット線ＨＴ１ｉとＨＴＭＥ（ｉ−１）との論理積演算を行った結果に応じた信号をヒット線ＨＴＣＭＢｉに発生して、レイテンシ選択ゲートＬＹＳＧに出力する。ここで、ヒット線ＨＴＭＥ（ｉ−１）には、第（ｉ−１）行に記憶されているエントリの比較結果に応じた電圧信号が発生される。但し、デフォルトの論理値は、後述するレイテンシ選択ゲートＬＹＳＧの説明から明らかになるように、“１”である。
【００２７】
レイテンシ選択デコーダＬＹＤＥＣは、図５に示したエントリ制御レジスタ要素が保持する値、すなわちエントリのビット長に応じて、ヒット線ＨＴ１ｉおよびＨＴＣＭＢｉに発生された信号の転送経路を選択するためのデコーダである。同図では、図５に示したエントリ制御レジスタ要素の構成に対応して、エントリ属性フラグ信号ＥＡＦｉ２、ＥＡＦｉ１を入力信号とする２ビット・デコーダの構成例が示されている。インバータ回路ＩＶ６６、ＩＶ６７は、エントリ属性フラグ信号ＥＡＦｉ１、ＥＡＦｉ２の反転信号ＥＡＦＢｉ１、ＥＡＦＢｉ２をそれぞれ出力する。これらの信号から、ＮＡＮＤ回路ＮＤ６２、ＮＤ６３、ＮＤ６４、ＮＤ６５とインバータ回路ＩＶ６２、ＩＶ６３、ＩＶ６４、ＩＶ６５を用いて相補のエントリ長フラグ信号ＳＷＥＴｉ、ＳＷＥＢｉ、ＤＷＥＴｉ、ＤＷＥＢｉ、ＴＷＥＴｉ、ＴＷＥＢｉ、ＭＥＴｉ、ＭＥＢｉ（ｉ＝１、２、…、ｍ）をそれぞれ発生する。図１０は、レイテンシ選択デコーダＬＹＤＥＣの真理値表である。
【００２８】
レイテンシ選択ゲートＬＹＳＧは、前述したレイテンシ選択デコーダＬＹＤＥＣの出力信号に応じて、ヒット線ＨＴ１ｉおよびＨＴＣＭＢ１ｉに発生された信号を後述するレイテンシ調整回路ＬＹＡＪＴに転送するスイッチング回路である。同図では、レイテンシ選択デコーダＬＹＤＥＣの構成に対応して、四つの転送経路へ通じる回路の構成例が示されている。第一の転送経路では、エントリ長フラグ信号ＳＷＥＴｉ、ＳＷＥＢｉがゲート端子にそれぞれ入力されたＣＭＯＳ伝達ゲートＣＴＧ６１を介して、ヒット線ＨＴ１ｉがヒット線ＨＴ１１ｉに接続されている。ヒット線ＨＴ１１ｉは、また、エントリ長フラグ信号ＳＷＥＣＴｉ、ＳＷＥＢｉに応じてＣＭＯＳ伝達ゲートＣＴＧ６２を介して接地される。第二の転送経路では、エントリ長フラグ信号ＤＷＥＴｉ、ＤＷＥＢｉがゲート端子にそれぞれ入力されたＣＭＯＳ伝達ゲートＣＴＧ６３を介して、ヒット線ＨＴＣＭＢｉがヒット線ＨＴ１２ｉに接続されている。ヒット線ＨＴ１２ｉは、また、エントリ長フラグ信号ＤＷＥＴｉ、ＤＷＥＢｉに応じてＣＭＯＳ伝達ゲートＣＴＧ６４を介して接地される。第三の転送経路では、エントリ長フラグ信号ＴＷＥＴｉ、ＴＷＥＢｉがゲート端子にそれぞれ入力されたＣＭＯＳ伝達ゲートＣＴＧ６５を介して、ヒット線ＨＴＣＭＢｉがヒット線ＨＴ１３ｉに接続されている。ヒット線ＨＴ１３ｉは、また、エントリ長フラグ信号ＴＷＥＴｉ、ＴＷＥＢｉに応じてＣＭＯＳ伝達ゲートＣＴＧ６６を介して接地される。第四の転送経路では、エントリ長フラグ信号ＭＥＴｉ、ＭＥＢｉがゲート端子にそれぞれ入力されたＣＭＯＳ伝達ゲートＣＴＧ６７を介して、ヒット線ＨＴＣＭＢｉがヒット線ＨＴ１４ｉに接続されている。ヒット線ＨＴ１４ｉは、また、エントリ長フラグ信号ＤＥＴｉ、ＤＥＢｉに応じてＣＭＯＳ伝達ゲートＣＴＧ６８を介して電源電圧ＶＤＤ給電端子に接続される。
【００２９】
レイテンシ調整回路ＬＹＡＪＴは、前述したレイテンシ選択ゲートＬＹＳＧの出力信号を一定期間保持する回路である。同図では、図４および図５に示したＣＡＭセルアレイＣＡＭＡＲＹが検索することが出来るエントリの最大ワード長の値である３（すなわち、最大ビット長が３ｎ）に対応して、レイテンシを３サイクルに制御する回路の構成例が示されている。Ｄフリップ・フロップＤＦＦ６１、ＤＦＦ６２は、ＮＯＲ回路ＮＲ６１とインバータ回路ＩＶ６８を介して従属接続される。Ｄフリップ・フロップＤＦＦ６１の入力端子Ｄにヒット線ＨＴ１１ｉ、ＮＯＲ回路ＮＲ６１の他方の入力端子にヒット線ＨＴ１２ｉをそれぞれ接続する。Ｄフリップ・フロップＤＦＦ６２の出力端子ＱをＮＯＲ回路ＮＲ６２の一方の入力端子、ヒット線ＨＴ１３ｉを他方の端子に接続する。ＮＯＲ回路ＮＲ６２の出力信号をインバータ回路ＩＶ６９で反転した信号をヒット線ＨＴ２ｉに出力する。ヒット線ＨＴ１４ｉをＤフリップ・フロップＤＦＦ６３の入力端子Ｄに接続して、その出力端子をヒット線ＨＴＭＥ１Ｆｉに接続する。以上の構成における回路動作を、エントリの属性を考慮しながら次に説明する。
【００３０】
まず、第ｉ行に１ワード長のエントリを記憶する場合、エントリ属性フラグ信号はＥＡＦｉ２＝“０”、ＥＡＦｉ１＝“１”であるので、第一の経路が選択される。ＣＭＯＳ伝達ゲートＣＴＧ６２が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６１が導通することにより、第ｉ行のエントリの比較結果に応じてヒット線ＨＴ１ｉに発生された信号は２段のＤフリップ・フロップＤＦＦ６１、ＤＦＦ６２を介して、検索動作が行われた２サイクル後にヒット線ＨＴ２ｉへ出力される。なお、複数のワードに跨って記憶されるエントリを記憶する場合、エントリ長フラグ信号ＳＷＥＴｉ、ＳＷＥＢｉの論理値は“０”、“１”とそれぞれなるので、ＣＭＯＳ伝達ゲートＣＴＧ６１が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６２が導通される。したがって、ヒット線ＨＴ１１ｉは論理値“０”に保持される。
【００３１】
次に、第ｉ行に２ワード長のエントリの１行目を記憶する場合、エントリ属性フラグ信号はＥＡＦｉ２＝“１”、ＥＡＦｉ１＝“１”であるので、第四の経路が選択される。ＣＭＯＳ伝達ゲートＣＴＧ６８が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６７が導通することにより、第ｉ行のエントリの比較結果に応じてヒット線ＨＴ１ｉに発生された信号は、Ｄフリップ・フロップＤＦＦ６３を介してヒット線ＨＴＭＥｉ、すなわち、第（ｉ＋１）行目の回路ブロックへ転送される。なお、３ワード長のエントリの１行目または２行目を記憶する場合も、第ｉ行のエントリの比較結果に応じた信号は、同様の経路を介してヒット線ＨＴＭＥｉへ転送される。また、上記以外のエントリを記憶する場合は、エントリ長フラグ信号ＭＷＥＴｉ、ＭＷＥＢｉの論理値は“０”、“１”とそれぞれなるので、ＣＭＯＳ伝達ゲートＣＴＧ６７が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６８が導通される。したがって、ヒット線ＨＴ１４ｉ、すなわちヒット線ＨＴＭＥ１ｉは論理値“１”に保持される。この状態によって、前述したように多分割エントリ結合回路ＭＥＣＭＢの一方の入力信号であるヒット信号ＨＴＭＥｉが、論理値“１”にデフォルトで設定される。
【００３２】
さらに、第（ｉ−１）行に２ワード長のエントリの１行目、第ｉ行に２ワード長のエントリの２行目をそれぞれ記憶する場合、エントリ属性フラグ信号はＥＡＦｉ２＝“１”、ＥＡＦｉ１＝“０”であるので、第二の経路が選択される。ＣＭＯＳ伝達ゲートＣＴＧ６４が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６３が導通することにより、第ｉ行のエントリの比較結果に応じてヒット線ＨＴ１ｉに発生された信号はＤフリップ・フロップＤＦＦ６２を介して、第（ｉ−１）行で一致信号が発生されてから２サイクル後にヒット線ＨＴ２ｉへ出力される。なお、上記以外のエントリを記憶する場合は、エントリ長フラグ信号ＤＷＥＴｉ、ＤＷＥＢｉの論理値は“０”、“１”とそれぞれなるので、ＣＭＯＳ伝達ゲートＣＴＧ６３が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６４が導通される。したがって、ヒット線ＨＴ１２ｉは論理値“０”に保持される。
【００３３】
最後に、第（ｉ−２）行に３ワード長のエントリの１行目、第（ｉ−１）行に３ワード長のエントリの１行目、第ｉ行に３ワード長のエントリの３行目を記憶する場合、エントリ属性フラグ信号はＥＡＦｉ１＝“０”、ＥＡＦｉ２＝“０”であるので、第三の経路が選択される。ＣＭＯＳ伝達ゲートＣＴＧ６６が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６５が導通することにより、第ｉ行のエントリの比較結果に応じてヒット線ＨＴ１ｉに発生された信号は、第（ｉ−２）行において３ワード長のエントリの１行目の比較が行われたサイクルから２サイクル後に、ヒット線ＨＴ２ｉへ出力される。なお、上記以外のエントリを記憶する場合は、エントリ長フラグ信号ＴＷＥＴｉ、ＴＷＥＢｉの論理値は“０”、“１”とそれぞれなるので、ＣＭＯＳ伝達ゲートＣＴＧ６５が遮断されて、ＣＭＯＳ伝達ゲートＣＴＧ６６が導通される。したがって、ヒット線ＨＴ１３ｉは論理値“０”に保持される。
【００３４】
以上の構成と動作により、次の効果が得られる。第一に、多分割エントリ結合回路ＭＥＣＭＢを用いて隣り合う行に記憶されたエントリの比較結果に論理積演算を施すことにより、ＣＡＭセルアレイＣＡＭＡＲＹの１ワードあたりのビット長より長いエントリを多分割して複数行に記憶すると共に検索を行うことができる。第二に、レイテンシ選択デコーダＬＹＤＥＣ、レイテンシ選択ゲートＬＹＳＧ、レイテンシ調整回路ＬＹＡＪＴを用いることにより、検索キーが入力されてから検索結果に応じた信号がヒット線ＨＴ２ｉに出力されるまでのサイクル時間、すなわちレイテンシを、エントリのビット長に依らず一定（ここでは、３サイクル）に保つことができる。
《優先度決定回路群》
図１１は、図４に示した優先度決定回路群ＰＤＣＢＫについて、第ｉ行（ｉ＝１、２、…、ｍ）における優先度決定回路群要素ＰＤＣＢＫｉの構成例を示している。本回路要素は、縦続接続された複数段のＤフリップ・フロップで構成され、ヒット線ＨＴ２ｉに発生された信号をヒット線ＨＴ３ｉへ転送する経路内に含まれるＤフリップ・フロップの段数を、図９に示したエントリ長フラグ信号で制御する点に特徴がある。図１１では、図４および図５に示したＣＡＭセルアレイＣＡＭＡＲＹが検索することが出来るエントリの最大ワード長の値である３（すなわち、最大ビット長が３ｎ。）に対応して、二段のＤフリップ・フロップＤＦＦ７１、ＤＦＦ７２で構成され、転送経路が三つのエントリ長フラグ信号ＳＷＥＴｉ、ＤＷＥＴｉ、ＴＷＥＴｉで制御される例が示されている。
【００３５】
まず、第一の経路ＦＰは、Ｄフリップ・フロップＤＦＦ７１、ＤＦＦ７２、ＮＡＮＤ回路ＮＤ７５、ＮＤ７６、Ｄフリップ・フロップＤＦＦ７３の順に縦続接続された回路で構成される。ＮＡＮＤ回路ＮＤ７５の他方の入力端子には、エントリ長フラグ信号ＳＷＥＴｉが入力される。なお、詳細は後の説明から分かるように、ＮＡＮＤ回路ＮＤ７６の他方の入力端子は、デフォルトで電源電圧ＶＤＤ（論理値“１”）が印加されている。また、Ｄフリップ・フロップＤＦＦ７３は、ヒット線ＨＴ３ｉに出力された信号を１サイクル保持するために配置されている。
次に、第二の経路ＳＰは、Ｄフリップ・フロップＤＦＦ７１、ＮＡＮＤ回路ＮＤ７３、ＮＤ７４、インバータ回路ＩＶ７２、ＮＡＮＤ回路ＮＤ７６、Ｄフリップ・フロップＤＦＦ７３の順に縦続接続された回路で構成される。ＮＡＮＤ回路ＮＤ７３の他方の入力端子には、エントリ長フラグ信号ＤＷＥＴｉが入力される。なお、詳細は後の説明から分かるように、ＮＡＮＤ回路ＮＤ７４の他方の入力端子は、デフォルトで電源電圧ＶＤＤ（論理値“１”）が印加されている。
【００３６】
最後に、第三の経路ＴＰは、ＮＡＮＤ回路ＮＤ７１、ＮＤ７２、インバータ回路ＩＶ７１、ＮＡＮＤ回路ＮＤ７４、インバータ回路ＩＶ７２、ＮＡＮＤ回路ＮＤ７６、Ｄフリップ・フロップＤＦＦ７３の順に縦続接続された回路で構成される。ＮＡＮＤ回路ＮＤ７１の他方の入力端子には、エントリ長フラグ信号ＴＷＥＴｉが入力される。なお、ＮＡＮＤ回路ＮＤ７２の他方の入力端子には、電源電圧ＶＤＤ（論理値“１”）が印加されている。このため、前述したように、ＮＡＮＤ回路ＮＤ７２、ＮＤ７４の出力は、デフォルトで論理値“１”となっている。
【００３７】
このような構成において、第ｉ行のエントリが１ワード長（すなわちｎビット長）である場合、エントリ長フラグ信号ＳＷＥＴｉが活性化されることにより、第一の経路が選択されて、検索結果に応じてヒット線ＨＴ２ｉに発生された信号が、その２サイクル後にヒット線ＨＴ３ｉに出力される。また、第ｉ行のエントリが２ワード長（すなわち２ｎビット長）の２ワード目である場合、エントリ長フラグ信号ＤＷＥＴｉが活性化されることにより、第二の経路が選択されて、検索結果に応じてヒット線ＨＴ２ｉに発生された信号が、その１サイクル後にヒット線ＨＴ３ｉに出力される。さらに、第ｉ行のエントリが３ワード長（すなわち３ｎビット長）の３ワード目である場合、エントリ長フラグ信号ＴＷＥＴｉが活性化されることにより、第三の経路が選択されて、検索結果に応じてヒット線ＨＴ２ｉに発生された信号が、当該サイクル内にヒット線ＨＴ３ｉに出力される。
【００３８】
以上の構成と動作により、次の効果が得られる。エントリ長フラグ信号を用いて信号転送経路を切替え、経路内に含まれるＤフリップ・フロップの段数を制御することにより、ヒット線ＨＴ２ｉに発生された信号がヒット線ＨＴ３ｉに出力されるまでの時間をエントリのビット長に応じて調整することができる。すなわち、ヒット線ＨＴ２ｉに発生された信号を、ビット長が長いエントリに応じた信号から順に、ヒット線ＨＴ３ｉに出力することが可能となる。
《ＣＡＭの全体動作》
図１２は、本実施の形態によるＣＡＭにおける検索動作のタイミングチャートを示している。ここでは、図４に示したＣＡＭセルアレイＣＡＭＡＲＹが５ビット幅（ｎ＝５）であるものとし、一例として図１３に示すような三つのエントリを記憶しているものと仮定している。すなわち、第一のエントリは、３ワード長のエントリであり、データ“００１００  ０００１０  ０００１”が第１行〜第３行に跨って記憶されている。第二のエントリは、２ワード長のエントリであり、データ“００１００  ０００ＸＸ”が第４行〜第５行に跨って記憶されている。第三のエントリは、１ワード長のエントリであり、データ“００１００”が第６行に記憶されている。また、検索キーは“００１００  ０００１０  １１１１１”であり、１サイクル毎に５ビットずつ入力されて、各エントリと比較されるものとしている。さらに、図４に示したマッチ判定回路は、非特許文献１で述べられているような所謂“電荷注入方式”を一例として仮定しており、マッチ線が論理しきい電圧ＶＲＥＦより高い電圧まで駆動された場合に一致、低い電圧の場合に不一致と判定されるものとしている。
【００３９】
まず、１サイクル目に検索キー“００１００”が入力されると、第１行、第４行、第６行のエントリがそれぞれ一致と判定され、ヒット線ＨＴ１１、ＨＴ１４、ＨＴ１６がそれぞれ電源電圧ＶＤＤに駆動される。この状態に駆動される信号を、以下では“一致信号”と呼ぶ。これらの一致信号の内、第１行および第４行の信号は、図９における第４の経路内のヒット線ＨＴＣＭＢ１およびＨＴＣＭＢ４からヒット線ＨＴ１４１およびＨＴ１４４を介して、第２行および第５行の回路要素にそれぞれ転送される。
【００４０】
次に、２サイクル目に検索キー“０００１０”が入力されると、第２行、第５行のエントリがそれぞれ一致と判定され、ヒット線ＨＴ１２、ＨＴ１５に一致信号が発生される。この内、第２行の一致信号は、図９における第４の経路内のヒット線ＨＴＣＭＢ２からヒット線ＨＴ１４２を介して、第３行の回路要素にそれぞれ転送される。一方、前のサイクルで発生された第６行の一致信号は、第一の経路内のヒット線ＨＴ１１１からＤフリップ・フロップＤＦＦ６１を介してヒット線ＤＨＴ１２６に転送される。
【００４１】
さらに、３サイクル目に検索キー“１１１１１”が入力されると、全ての行のエントリがそれぞれ不一致と判定される。したがって、ヒット線ＨＴ１１〜ＨＴ１６およびＨＴＣＭＢ３は接地電圧ＶＳＳに駆動される。この状態に駆動される信号を、以下では“不一致信号”と呼ぶ。第３行の不一致信号は、図９における第三の経路内のヒット線ＨＴＣＭＢ３からＨＴ１３３を介してヒット線ＨＴ２３に出力される。一方、２サイクル目に発生された第５行の一致信号は、図９における第２の経路内のヒット線ＨＴＣＭＢ５からヒット線ＨＴ１２５、Ｄフリップ・フロップＤＦＦ６２、ヒット線ＤＨＴ１３５を介して、ヒット線ＨＴ２５に出力される。また、２サイクル目にヒット線ＤＨＴ１２６に転送された第６行の一致信号は、さらに、Ｄフリップ・フロップＤＦＦ６２、ヒット線ＤＨＴ１３６を介して、ヒット線ＨＴ２６に出力される。
【００４２】
続く４サイクル目〜６サイクル目において、ＣＡＭセルアレイＣＡＭＡＲＹは新たな検索キー“１１１１１  １１１１１  １１１１１”を受信して、１サイクル目〜３サイクル目の検索動作を繰り返す。この場合、比較結果が全て不一致となることは、容易に理解できる。その一方で、優先度決定回路群ＰＤＣＢＫは前述の一致信号を分類して、優先度の高い順番にプライオリティ・エンコーダＰＥに出力する。まず、４サイクル目では、注目している第１行〜第６行において、優先度決定回路要素ＰＷＰＤＣＥｉ内の第三の経路が選択されている、すなわち３ワード長エントリを示すエントリ長フラグ信号ＴＷＥＴｉが論理値“１”に活性化されているのは第３行だけである。３サイクル目までに、ヒット線ＨＴ２３に出力された不一致信号に応じて、ヒット線ＨＴ３３に不一致信号が出力される。このことは、３ワード長のエントリの中で、検索キーと一致したエントリは存在しなかったことを意味する。一方、３サイクル目に第５行および第６行でヒット線ＨＴ２５およびＨＴ２６にそれぞれ発生された一致信号は、対応する回路要素におけるＤフリップ・フロップＤＦＦ７１を介して、ヒット線ＤＨＴ２１５およびＤＨＴ２１６にそれぞれ転送される。
【００４３】
５サイクルでは、注目している第１行〜第６行において、優先度決定回路要素ＰＷＰＤＣＥｉ内の第二の経路の選択、すなわち２ワード長エントリを示すエントリ長フラグ信号ＴＷＥＴｉが論理値“１”に活性化されているのは第５行だけである。４サイクル目までに、ヒット線ＤＨＴ２１５に転送された一致信号に応じて、ヒット信号ＨＴ３５に一致信号が出力される。このことは、２ワード長のエントリの中で、検索キーと一致したエントリが第４行〜第５行に存在したことを意味する。一方、第６行では、４サイクル目までに、ヒット線ＤＨＴ２１６に転送された一致信号が、対応する回路要素におけるＤフリップ・フロップＤＦＦ７２を介して、ヒット線ＤＨＴ２２６に転送される。
【００４４】
６サイクルでは、注目している第１行〜第６行において、優先度決定回路要素ＰＷＰＤＣＥｉ内の第一の経路の選択、すなわち１ワード長エントリを示すエントリ長フラグ信号ＴＷＥＴｉが論理値“１”に活性化されているのは第６行だけである。５サイクル目までに、ヒット線ＤＨＴ２２６に出力された一致信号に応じて、ヒット信号ＨＴ３６に一致信号が出力される。このことは、１ワード長のエントリの中で、検索キーと一致したエントリが第６行に存在したことを意味する。以降、同様の動作を繰り返して、検索動作を継続する。
《ＣＡＭの効果》
以上の構成と動作をまとめると、次の三つの効果が得られる。第一の効果は、エントリ属性フラグ信号レジスタ群を用いてワード間の関係を設定することにより、ＣＡＭセルアレイのビット幅よりも広い任意のビット長のエントリを複数のワードを用いて記憶することができる点にある。第二の効果は、検索動作において、エントリ属性フラグ信号レジスタ群の値に応じて隣接エントリの比較結果に論理積演算を施すことにより、ビット長の長いエントリについても正確に比較結果を検出することができる点にある。これら第一と第二の効果により、様々なビット長のエントリを効率よく記憶すると共に、検索動作も可能なＣＡＭを実現することが可能となる。第三の効果は、レイテンシ制御回路群ＬＹＢＫを用いてビット長の短いエントリの比較結果をビット長の長いエントリの比較が終わるまで一時的に保持すると共に、優先度決定回路群ＰＤＣＢＫを用いてビット長の長いエントリから順に一致結果をプライオリティ・エンコーダに出力することにより、異なるビット長のエントリを記憶するＣＡＭにおいても、類似度の高い（すなわち距離の短い）エントリから順に検出することができる点にある。すなわち、検索キーとの距離が最も短いエントリに応じたアドレス信号を発生可能なＣＡＭを実現することが可能となる。
【００４５】
なお、以上では、ビット長が３ワードのエントリまで記憶および検索することを仮定して、本実施の形態によるＣＡＭを説明してきた。しかし、ビット長は３ワードに限らず、さらに長いエントリを処理することも可能であることは、容易に理解できる。この場合、エントリ属性フラグ信号レジスタ群ＥＡＦＲＢＫ内のレジスタ要素ＰＷＲＥｉにおけるビット数と共に、レイテンシ制御回路群ＬＹＢＫ内、優先度決定回路群ＰＤＣＢＫの各要素回路ＰＷＬＹＥｉ、ＰＷＰＤＣＥｉにおけるＤフリップ・フロップの縦続接続段数を増加することにより、さらにビット長の長いエントリの検索処理を行うＣＡＭを実現することが可能となる。
【００４６】
（実施の形態２）
本実施の形態２では、実施の形態１で説明したＣＡＭの別な構成例および動作例について説明する。
【００４７】
図１は、本発明の実施の形態２の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。この構成の特徴は、次のように二つある。第一の特徴は、ＣＡＭセルアレイが複数にバンク化されており、各バンクは特定のビット長のエントリのみ記憶すると共に検索動作を行う点にある。第二の特徴は、プライオリティ・エンコーダが階層構造になっており、各バンクのプライオリティ・エンコーダからグローバル・プライオリティ・エンコーダを介して、最も優先度の高い一致エントリに応じた一致アドレスを発生する点にある。以下では、図１に示したＣＡＭが１ワード長〜３ワード長（すなわち、ｎビット長〜３ｎビット長）のエントリを同じ数だけ記憶できると共に検索動作を行うことができるものと仮定して、６つのＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ６からなる構成について、図４に示した構成との相異点に注目しながら説明する。なお、同図では、説明を簡単にするために検索動作に関わる回路ブロックおよび信号のみが示されており、読み書き回路群やワード・ドライバ群などは省略されている。
【００４８】
まず、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ６は、図４に示したＣＡＭと同様にｍワード（行）×ｎビット(列)のメモリセルで構成されたＣＡＭセルアレイＣＡＭＡＲＹを有し、共通のサーチ線駆動回路群ＳＤＢＫからサーチ線群ＳＬＢＳを介して検索キーを受信する。また、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３は３ワード長のエントリのみを予め記憶してから、検索動作を行う。ＣＡＭバンクＣＡＭＢＫ４〜ＣＡＭＢＫ５は２ワード長のエントリのみを予め記憶してから、検索動作を行う。ＣＡＭバンクＣＡＭＢＫ６は１ワード長のエントリのみを予め記憶してから、検索動作を行う。さらに、プライオリティ・エンコーダが優先的に発生する一致アドレスは、エントリの格納場所に関連付けられるものである。ロウ・アドレスがＣＡＭバンクＣＡＭＢＫ１からＣＡＭＢＫ６の順で割り付けられるのに対応して、ここでは、ＣＡＭバンクＣＡＭＢＫ１の第１行におけるエントリが最も優先度が高いものと仮定して説明を続ける。
【００４９】
ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３はＣＡＭセルアレイＣＡＭＡＲＹの他に、マッチ判定回路群ＭＤＢＫ、レイテンシ調整回路群ＬＹ３ＷＢＫ、プライオリティ・エンコーダＰＥで構成される。レイテンシ調整回路群ＬＹ３ＷＢＫはヒット線群ＨＴＢＳ１を受信して各行の比較結果に論理積演算を施し、かつ一時保持した後に、その結果をヒット線群ＨＴ３ＷＢＳを介してプライオリティ・エンコーダＰＥに出力する。
【００５０】
ＣＡＭバンクＣＡＭＢＫ４〜ＣＡＭＢＫ５は、レイテンシ調整回路群ＬＹ３ＷＢＫがレイテンシ調整回路群ＬＹ２ＷＢＫに置き換えられている他は、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３と同様の構成である。レイテンシ調整回路群ＬＹ２ＷＢＫはヒット線群ＨＴＢＳ１を受信して各行の比較結果に論理積演算を施し、かつ一時保持した後に、その結果をヒット線群ＨＴ２ＷＢＳを介してプライオリティ・エンコーダＰＥに出力する。
【００５１】
ＣＡＭバンクＣＡＭＢＫ６は、レイテンシ調整回路群ＬＹ１ＷＢＫの他は、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ５と同様の構成である。レイテンシ調整回路群ＬＹ１ＷＢＫはヒット線群ＨＴＢＳ１を受信して一時保持した後に、その結果をヒット線群ＨＴ１ＷＢＳを介してプライオリティ・エンコーダＰＥに出力する。
【００５２】
図１４は、レイテンシ調整回路群ＬＹ３ＷＢＫの構成例を示している。本回路群は、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３が３ワード長のエントリを記憶することに対応して、３行毎にレイテンシ調整回路要素ＬＹ３Ｗｆ（ｆ＝１、２、・・・）を有する。第１行〜第３行のエントリに対応するレイテンシ調整回路要素ＬＹ３Ｗ１を例に説明すると、内部クロックＩＣＬＫで制御されるＤフリップ・フロップＤＦＦ９１、ＤＦＦ９２、ＮＡＮＤ回路ＮＤ９１、ＮＤ９２、インバータ回路ＩＶ９１、ＩＶ９２で構成される。ヒット線ＨＴ１をＤフリップ・フロップＤＦＦ９１の入力端子Ｄに接続し、出力端子Ｑにヒット線ＤＨＴ１を接続する。また、ヒット線ＤＨＴ１、ＨＴ２の論理積演算をＮＡＮＤ回路ＮＤ９１およびインバータ回路ＩＶ９１で行い、その結果をヒット線ＨＴ１２を介してＤフリップ・フロップＤＦＦ９２に入力する。さらに、Ｄフリップ・フロップＤＦＦ９２の出力端子Ｑにヒット線ＤＨＴ１を接続し、ヒット線ＤＨＴ１、ＨＴ３の論理積演算をＮＡＮＤ回路ＮＤ９２およびインバータ回路ＩＶ９２で行い、その結果をヒット線ＨＴ３Ｗ１に出力する。このような構成により、後述するように多分割入力される検索キーとの比較が行われて一致判定された第１行〜第２行のエントリにおける比較結果を１サイクルずつ保持しながら、第３行のエントリにおける比較結果との論理積演算を施すことができて、３サイクルで３ワード長のエントリの比較結果を総合的に判定することができる。
【００５３】
図１５は、レイテンシ調整回路群ＬＹ２ＷＢＫの構成例を示している。本回路群は、ＣＡＭバンクＣＡＭＢＫ４〜ＣＡＭＢＫ５が２ワード長のエントリを記憶することに対応して、２行毎にレイテンシ調整回路要素ＬＹ２Ｗｇ（ｇ＝１、２、・・・）を有する。第１行〜第２行のエントリに対応するレイテンシ調整回路要素ＬＹ２Ｗ１を例に、図１４に示したレイテンシ調整回路要素ＬＹ３Ｗ１と比較すると、行数が減少したことに対応してＮＡＮＤ回路ＮＤ９２、インバータ回路ＩＶ９２が削除された構成であり、Ｄフリップ・フロップＤＦＦ９２の出力端子Ｑに直接ヒット線ＨＴ３Ｗ１を接続する。このような構成により、多分割入力される検索キーとの比較が行われて一致判定された第１行〜第２行のエントリにおける比較結果との論理積演算を施して、２サイクルで２ワード長のエントリの比較結果を総合的に判定すると共に、その結果をＤフリップ・フロップＤＦＦ９２で１サイクル保持することにより、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３で検索したのと同様の検索キーの系に対する比較結果を、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ３と同時に出力することができる。
【００５４】
図１６は、レイテンシ調整回路群ＬＹ１ＷＢＫの構成例を示している。本回路群は、ＣＡＭバンクＣＡＭＢＫ６が１ワード長のエントリを記憶することに対応して、１行毎にレイテンシ調整回路要素ＬＹ１Ｗｈ（ｈ＝１、２、・・・）を有する。第１行目のエントリに対応するレイテンシ調整回路要素ＬＹ１Ｗ１を例に、図１５に示したレイテンシ調整回路要素ＬＹ２Ｗ１と比較すると、行数が減少したことに対応して更にＮＡＮＤ回路ＮＤ９１、インバータ回路ＩＶ９１が削除された構成であり、Ｄフリップ・フロップＤＦＦ９１、ＤＦＦ９２を従属接続して、Ｄフリップ・フロップＤＦＦ９２の出力端子Ｑに直接ヒット線ＨＴ１Ｗ１を接続する。このような構成により、第１行のエントリにおける比較結果を２サイクル保持することにより、ＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ５で検索したのと同様の検索キーの系に対する比較結果をＣＡＭバンクＣＡＭＢＫ１〜ＣＡＭＢＫ５と同時に出力することができる。
【００５５】
図１７は、本実施の形態によるＣＡＭにおける検索動作のタイミングチャートを示している。ここでは、実施の形態１の図１２に示した検索動作のタイミングチャートとの相違を容易に理解できるようにするために、ＣＡＭセルアレイＣＡＭＡＲＹは５ビット幅（ｎ＝５）であるものとし、一例として図１３と同様の三つのエントリが、図１８に示すようにＣＡＭバンクＣＡＭＢＫ１、ＣＡＭＢＫ４、ＣＡＭＢＫ６にそれぞれ記憶されているものと仮定している。また、検索キーは図１２に示した検索動作と同様に“００１００  ０００１０  １１１１１”であり、１サイクル毎に５ビットずつ入力されて、ＣＡＭバンクに順々に入力されるものとしている。なお、図中に括弧で括られた数字はＣＡＭバンクの番号を表しており、当該信号がそのＣＡＭバンク内の信号であることを示している。
【００５６】
まず、１サイクル目に検索キー“００１００”が入力されると、ＣＡＭバンクＣＡＭＢＫ１、ＣＡＭＢＫ４、ＣＡＭＢＫ６における第１行のエントリがそれぞれ一致と判定され、ヒット線ＨＴ１に一致信号が発生される。
【００５７】
次に、２サイクル目に検索キー“０００１０”が入力されると、ＣＡＭバンクＣＡＭＢＫ１、ＣＡＭＢＫ４における第２行のエントリがそれぞれ一致と判定され、ヒット線ＨＴ２に一致信号が発生される。一方、前のサイクルでＣＡＭバンクＣＡＭＢＫ４、ＣＡＭＢＫ６の第１行に発生された一致信号は、レイテンシ調整回路内のＤフリップ・フロップＤＦＦ９１を介してヒット線ＤＨＴ１に転送される。この信号と前述のヒット線ＨＴ２との論理積演算がＮＡＮＤ回路ＮＤ９１において行われることにより、ヒット線ＨＴ１２に一致信号が発生される。
【００５８】
続いて、３サイクル目に検索キー“１１１１１”が入力されると、ＣＡＭバンクＣＡＭＢＫ１における第３行のエントリが不一致と判定される。この信号と前述のヒット線ＨＴ１２からレイテンシ調整回路内のＤフリップ・フロップＤＦＦ９２を介してヒット線ＤＨＴ１２に発生された一致信号との論理積演算がＮＡＮＤ回路ＮＤ９２において行われることにより、ヒット線ＨＴ３Ｗ１に不一致信号が発生される。一方、前のサイクルでＣＡＭバンクＣＡＭＢＫ４、ＣＡＭＢＫ６の第１行でヒット線ＨＴ１２に発生された一致信号は、さらにレイテンシ調整回路内のＤフリップ・フロップＤＦＦ９２を介してヒット線ＨＴ２Ｗ１およびＨＴ１Ｗ１に出力される。
【００５９】
さらに、４サイクル目では、各ＣＡＭバンクＣＡＭＢＫにおけるプライオリティ・エンコーダＰＤおよびグローバル・プライオリティ・エンコーダＧＰＤが、ヒット線ＨＴ２Ｗ１、ＨＴ１Ｗ１に発生された前述の一致信号に応じたアドレス信号を発生する。すなわち、１サイクル目の検索キー“００１００”を先頭とする３ワード長の検索キー“００１００  ０００１０  １１１１１”と１ワード長〜３ワード長のエントリとの比較動作を行って判明した一致エントリの中で、ビット長が最も長いエントリが記憶されているＣＡＭバンクＣＡＭＢＫ４の第１行〜第２行に対応するアドレス信号が発生される。一方、この処理と平行して、検索キー“１１１１１”の比較動作が行われ、２サイクル目の検索キー“０００１０”を起点とする３ワード長の検索キー“０００１０  ００００１  １１１１１”の比較結果に応じた信号が各ＣＡＭバンク内のヒット線群に発生される。以降、以上の動作を繰り返す。
【００６０】
以上の構成と動作により、本実施の形態によるＣＡＭは、次の三つの効果を得る。第一の効果は、エントリをビット長毎に分類してバンク化したＣＡＭセルアレイに記憶することにより、検索動作において複数の一致信号が発生された場合に、その優先度をエントリの格納場所から瞬時に同定することができる点にある。すなわち、実施の形態１のＣＡＭと比べて、様々なビット長のエントリの検索を行うＣＡＭが一致信号をプライオリティ・エンコーダに転送するまでに要する時間、すなわちレイテンシを６サイクルから３サイクルに短縮することが可能となる。第二の効果は、エントリをビット長毎に分類してバンク化したＣＡＭセルアレイに記憶することにより、実施の形態１で用いていたエントリの属性に関する情報を保持するレジスタや優先度決定回路が不要となる点にある。すなわち、本実施の形態によるＣＡＭを用いたＣＡＭを構成する回路点数が抑制されることにより、チップあるいはモジュール面積が削減されるので、本ＣＡＭを用いた検索システムの実装コストを削減することが可能となる。第三の効果は、第一の効果で述べたレイテンシが、検索可能な検索キーおよびエントリのワード長の最大値と同じ値になることにより、検索キーを連続的に入力して検索キーの先頭を意識することなく検索動作を行うことができる点にある。すなわち、ストリーミング・データのように連続的に入力されるデータにパターン・マッチングにも可能となるために、検索キーの自由度が高まるので、本実施の形態によるＣＡＭを用いた検索システムの可用性を向上することが可能となる。また、検索動作のスループットを向上することが可能となる。
【００６１】
なお、以上では、ビット長が３ワードのエントリまで記憶および検索することを仮定して、本実施の形態によるＣＡＭを説明してきた。しかし、ビット長は３ワードに限らず、さらに長いエントリを処理することも可能であることは、容易に理解できる。この場合、レイテンシ制御回路群におけるＤフリップ・フロップの縦続接続段数を増加することにより、所望のエントリの検索処理を行うＣＡＭを実現することが可能となる。
（実施の形態３）
本実施の形態３では、実施の形態１および実施の形態２で説明したＣＡＭに用いられるＣＡＭセルアレイの別な構成と動作の例について説明する。図１９は、本発明による実施の形態３のＣＡＭ構成例を示す回路ブロック図である。本ＣＡＭの特徴は、ストリーミング・データのように連続して入力される検索キーを受信し、シフト・レジスタを用いて一時的に保持すると共に一つの検索キーから複数の検索キーは発生して、それらのキーとエントリとの比較動作を同時に行う点にある。以下、図１および図４のＣＡＭ構成との違いに注目して説明を行う。図１９に示すＣＡＭは、従来ＣＡＭの基本ブロックである読み書き回路群ＲＷＢＫと、本実施の形態に特有な新たなワード・ドライバ群ＷＤＢＫ１３、サーチ線駆動回路群ＳＤＢＫ１３、ＣＡＭセルアレイＣＡＭＡＲＹ１３、マッチ判定回路群ＭＤＢＫ１３に加え、更に検索キー・レジスタ群ＳＲＧＢＫ１３を有している。
【００６２】
ＣＡＭセルアレイＣＡＭＡＲＹ１３は、ｍワード（行）×ｎビット(列)の行列状にメモリセルが配置された構成である。ワード・ドライバ群ＷＤＢＫ１３は、図４に示したワード・ドライバ群ＷＤＢＫからワード線群ＷＬＢＳ２を駆動する機能が取り除かれたものである。本ＣＡＭセルアレイの特徴は、１行あたり複数のマッチ線が配置され、ワードに直交する方向に１列あたり複数のサーチ線対が配置される点にある。一例として図２０では、８行×８ビットのＣＡＭセルアレイ構成例が示されている。マッチ線群ＭＬＢＳ１３は、これら複数のマッチ線ＭＬｕｍ（ｕ＝１、２、…、８、ｍ＝１、２、…、８）で構成され、ＣＡＭセルアレイＣＡＭＡＲＹ１３とマッチ判定回路群ＭＤＢＫ１３とを接続する。
【００６３】
図２１は、一例として図２０に示したメモリセルＭＣＯ１８の構成例を示す回路図である。本メモリセルの特徴は、２値または３値のデータを記憶する一つのメモリ要素ＭＥに対して、複数の比較回路ＣＭＰｎ（ｎ＝１、２、…、８）を有する点にある。（後の図３３で説明するので削除。）比較回路ＣＭＰｎ（ｎ＝１、２、…、８）の夫々は図３に示したようにＴＣＡＭの比較回路として公知の構成である。マッチ線ＭＬｕ１（ｕ＝１、２、…、８）とサーチ線ＳＬ２ｔ（ｔ＝１、２、…、８）との交点にそれぞれ配置され、四つのＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４で構成される。また、各比較回路ＣＭＰｎにおけるトランジスタＮ１６２、Ｎ１６４のゲート電極には、メモリ要素が記憶するデータに応じた電圧に駆動される共通の信号線ＳＮｂ、ＳＮがそれぞれ接続される。
【００６４】
図２２は、検索キー・レジスタ群ＳＲＧＢＫ１３の構成を模式的に示す回路ブロック図である。本検索キー・レジスタ群は、二つのレジスタ群ＲＧＢＫ１３１、ＲＧＢＫ１３２で構成され、所謂シフト・レジスタ機能を有する。同図では、前述したＣＡＭセルアレイＣＡＭＡＲＹ１３のビット幅が８と仮定されていたことに対応して、８個のレジスタＲＥＧ１ｎ、ＲＥＧ２ｎ（ｎ＝１、２、…、８）でそれぞれ構成される例が示されている。これらのレジスタの各々は、サーチ線群ＩＳＬＢＳ１の構成要素の中の対応するサーチ線ＩＳＬ１ｎ（ｎ＝１、２、…、８）に接続される。図２３に示すように本サーチ線ＩＳＬ１ｎ（ｎ＝１、２、…、８）は、レジスタ群ＲＧＢＫ１３２の出力端子に接続されるサーチ線群ＩＳＬＢＳ１の構成要素であるサーチ線ＩＳＬ２ｎ（ｎ＝１、２、…、８）と規則的に組み合わせられて、サーチ線駆動回路群ＳＤＢＫ１３を介してＣＡＭセルアレイＣＡＭＡＲＹ１３に接続される。ここで、サーチ線群ＳＬＢＳ１３の構成要素は相補信号であるが、簡単のため非反転信号ＳＬ２８〜ＳＬ２８、ＳＬ１８〜ＳＬ１１のみが示されている。
【００６５】
次に、検索動作における検索キーについて、図２２、図２４、図２５に従って説明する。図２４は、本実施の形態によるＣＡＭがデータ・バスＤＢＳを介して受信する検索キーをサイクル毎に示している。また、図２５は、ＣＡＭセルアレイＣＡＭＡＲＹ１３に入力される検索キーをサイクル毎に示している。各々の表では、ＣＡＭセルアレイＣＡＭＡＲＹ１３のビット幅が８ビットと仮定されていることに対応して、８ビットの検索キーが示されている。まず、（ｎ−１）サイクル目において、図２４に示したように検索キーＡｎ（ｎ＝１、２、…、８）を受信して、レジスタ群ＲＧＢＫ１３１に保持する。
【００６６】
続いて、ｎサイクル目において、検索キーＡｎ（ｎ＝１、２、…、８）をレジスタ群ＲＧＢＫ１３２に転送しながら、検索キーＢｎ（ｎ＝１、２、…、８）を受信して、レジスタＲＧＢＫ群ＲＧＢＫ１３１に保持する。この状態により、図２５に示したように検索キーＡｎ（ｎ＝１、２、…、８）とＢｎ（ｎ＝１、２、…、８）を降順に並べたデータ・パターンから先頭ビットを１ビットずらした８種類の検索キーを発生してＣＡＭセルアレイに入力することにより、８つの検索キーに関する検索動作を同時に行う。
【００６７】
さらに、（ｎ＋１）サイクル目において、検索キーＢｎ（ｎ＝１、２、…、８）をレジスタ群ＲＧＢＫ１３２に転送しながら、図２４に示したように検索キーＣｎ（ｎ＝１、２、…、８）を受信して、レジスタＲＧＢＫ群ＲＧＢＫ１３１に保持する。この状態により、図２５に示したように検索キーＢｎ（ｎ＝１、２、…、８）、Ｃｎ（ｎ＝１、２、…、８）を降順に並べたデータ・パターンから先頭ビットを１ビットずらした新たな８種類の検索キーを発生してＣＡＭセルアレイに入力することにより、８つの検索キーに関する検索動作を同時に行う。
【００６８】
以上の構成と動作により、本実施の形態によるＣＡＭは次のような効果が得られる。すなわち、メモリセルに複数の比較回路を配置することにより、複数の検索キーの検索動作を同時に行うことができる。また、検索キー・レジスタ群ＳＲＧＢＫ１３を用いて、時分割された検索キーから複数の検索キーを発生することができる。よって、ストリーミング・データのように連続して入力されるデータから、所望のデータ・パターンを検出するような高度な検索動作を高速かつ検索キーの先頭を意識することなく行うＣＡＭを実現することが可能となる。
（実施の形態４）
本実施の形態４では、実施の形態３で説明した機能を持つＣＡＭの別な構成と動作の例について説明する。図２６は、本発明による実施の形態４のＣＡＭ構成例を示す回路ブロック図である。本ＣＡＭの特徴は、次のように二つにある。第一の特徴は、ストリーミング・データのように連続して入力されるデータをデータ・バスＤＢＳを介して受信して、このデータ・バスよりもビット幅の広い検索キーおよびエントリの検索動作を行う点にある。第二の特徴は、複数のビット単位でデータ・パターンをずらした検索キーを複数個発生して、これらの検索動作を同時に行う点にある。この動作を実現するために、本ＣＡＭは、図１９に示したＣＡＭ構成と比較すると、サーチ線駆動回路群がＳＤＢＫ１５、ＣＡＭセルアレイがＣＡＭＡＲＹ１５、マッチ判定回路群がＭＤＢＫ１５、検索キー・レジスタ群がＳＲＧＢＫ１５にそれぞれ置き換えられており、更に１：４のデマルチプレクサＤＭＵＸが新たに追加されている。
【００６９】
ＣＡＭセルアレイＣＡＭＡＲＹ１５は、ｍワード（行）×Ｎビット(列)（ここで、Ｎ＝ｎ）の行列状にメモリセルが配置された構成である。ここでは、データ・バス幅がｎビットであり、さらに、受信したデータ・パターンをｎビット単位でずらした検索キーを発生するものと仮定している。一例として文字列データの検索動作を考えると、１文字は１バイトの符号で表されるので、８ビット（すなわち、ｎ＝８）単位でデータ・パターンの異なる検索キーを発生すれば、十分である。図２７は、このような文字列データの検索動作を例に、８行×３２ビットのＣＡＭセルアレイ構成例が示されている。この例では、同時に処理する検索キーは４本となるので、１ワード毎に４本のマッチ線ＭＬｕ１（ｕ＝１、２、…、４）が配置された構成となる。図２６に示したマッチ線群ＭＬＢＳ１５は、これら複数のマッチ線ＭＬｕｍ（ｕ＝１、２、…、４、ｍ＝１、２、…、８）で構成され、ＣＡＭセルアレイＣＡＭＡＲＹ１５とマッチ判定回路群ＭＤＢＫ１５とを接続する。
【００７０】
図２８は、一例として図２７に示したメモリセルＭＣＱ１８の構成例を示す回路図である。本メモリセルの特徴は、２値または３値のデータを記憶する一つのメモリ要素ＭＥに対して、複数の比較回路ＣＭＰｕ（ｕ＝１、２、…、４）を有する点にある。
【００７１】
図２９は、検索キー・レジスタ群ＳＲＧＢＫ１５の構成を模式的に示す回路ブロック図である。本検索キー・レジスタ群は、二つのレジスタ群ＲＧＢＫ１５１、ＲＧＢＫ１５２で構成され、所謂シフト・レジスタ機能を有する。同図では、前述したＣＡＭセルアレイＣＡＭＡＲＹ１５のビット幅が３２（＝Ｎ＝４ｎ、ｎ＝８）と仮定されていたことに対応して、３２個のレジスタＲＥＧ１ｗ、ＲＥＧ２ｗ（ｗ＝１、２、…、３２）でそれぞれ構成される例が示されている。レジスタ群ＲＧＢＫ１５１は、ｎ（ここでは、ｎ＝８）ビットのデータ・バスＤＢＳから１：４のデマルチプレクサＤＭＵＸ、データ・バスＩＤＢＳを介して検索キーを受信する。また、保持する値を、サーチ線群ＩＳＬＢＳ１５１を介してレジスタ群ＲＧＢＫ１５２およびサーチ線駆動回路群ＳＤＢＫ１５にそれぞれ出力する。また、レジスタ群ＲＧＢＫ１５２は、保持する値を、サーチ線群ＩＳＬＢＳ１５２を介してサーチ線駆動回路群ＳＤＢＫ１５にそれぞれ出力する。ここで、サーチ線群ＩＳＬＢＳ１５１はサーチ線ＩＳＬ１ｗ（ｗ＝１、２、…、３２）、サーチ線群ＩＳＬＢＳ１５２はサーチ線ＩＳＬ２ｗ（ｗ＝１、２、…、３２）でそれぞれ構成され、図３０に示すように８ビット単位で組み合わせられて、サーチ線駆動回路群ＳＤＢＫ１５からサーチ線群ＳＬＢＳ１５を介してＣＡＭセルアレイＣＡＭＡＲＹ１５に接続される。また、サーチ線群ＳＬＢＳ１５の構成要素は相補信号であるが、簡単のため非反転信号のみが示されている。
【００７２】
次に、検索動作における検索キーについて、図２９、図３１、図３２に従って説明する。図３１は、本実施の形態によるＣＡＭがデータ・バスＤＢＳを介して受信する検索キーをサイクル毎に示している。また、図３２は、ＣＡＭセルアレイＣＡＭＡＲＹ１５に入力される検索キーをサイクル毎に示している。まず、（ｎ−８）サイクル〜（ｎ−５）サイクルにおいて、図３１に示したように四分割された検索キーＡｎ（ｎ＝１、２、…、３２）を受信して、レジスタ群ＲＧＢＫ１５１に保持する。
【００７３】
続いて、検索キーＡｎ（ｎ＝１、２、…、３２）をレジスタ群ＲＧＢＫ１３２に転送しながら、（ｎ−４）サイクル〜（ｎ−１）サイクルにおいて検索キーＢｎ（ｎ＝１、２、…、３２）を受信して、レジスタＲＧＢＫ群ＲＧＢＫ１３１に保持する。この状態により、図３２に示したように検索キーＡｎ（ｎ＝１、２、…、３２）、Ｂｎ（ｎ＝１、２、…、３２）を降順に並べたデータ・パターンから先頭ビットを８ビットずらした４種類の検索キーを発生してＣＡＭセルアレイに入力することにより、４つの検索キーに関する検索動作を同時に行う。
【００７４】
さらに、検索キーＢｎ（ｎ＝１、２、…、３２）をレジスタ群ＲＧＢＫ１３２に転送しながら、ｎサイクル〜（ｎ＋３）サイクル目において、図３１に示したように検索キーＣｎ（ｎ＝１、２、…、３２）を受信して、レジスタＲＧＢＫ群ＲＧＢＫ１３１に保持する。この状態により、図３２に示したように検索キーＢｎ（ｎ＝１、２、…、３２）、Ｃｎ（ｎ＝１、２、…、３２）を降順に並べたデータ・パターンから先頭ビットを８ビットずらした４種類の検索キーを新たに発生してＣＡＭセルアレイに入力することにより、４つの検索キーに関する検索動作を同時に行う。
【００７５】
以上の構成と動作により、本実施の形態によるＣＡＭは次のような二つの効果が得られる。第一の効果は、ストリーミング・データのように連続して入力されるデータをデマルチプレクサを介して受信すると共に、検索キー・レジスタ群を用いて一時的に保持することにより、データ・バスよりもビット幅の広い検索キーを複数個発生して、これらの検索動作を同時に行うことができる点にある。第二の効果は、複数のビット単位でデータ・パターンをずらした検索キーを複数個発生して、これらの検索動作を同時に行うことにより、メモリセルの必要な比較回路の数を抑制できる点にある。したがって、メモリセル面積が抑制されることにより、低コストのＣＡＭを実現することが可能となる。
【００７６】
なお、以上では、データ・バスＤＢＳのバス幅が８ビットの場合について説明したが、バス幅はこの限りではなく、種々の変形が可能である。例えば、３２ビットの場合は１：４デマルチプレクサが不要となり、２サイクルでシフト・レジスタ群に検索キーが格納される。この状態で４つの検索キーが発生されて、同時に検索されるので、更にスループットを向上することが可能となる。
（実施の形態５）
本実施の形態５では、実施の形態１〜４で説明したメモリセルにおけるメモリセル要素ＭＥの構成例について説明する。図３３は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）で所謂ツインセルと呼ばれる公知の構成である。ここでは、キャパシタの対向電極にプレート電圧ＶＰＬＴが印加される例が示されている。ＮＭＯＳトランジスタＮ２１１、Ｎ２１２、キャパシタＣ２１１、Ｃ２１２で構成され、記憶ノードＳＮ、ＳＮｂが記憶データに応じた電圧レベルに保持される。ここで、図３に示したメモリセル構成の場合、Ｃｅｌｌ  Ｄａｔａ  １、Ｃｅｌｌ  Ｄａｔａ  ２が記憶ノードＳＮｂ、ＳＮに対応している。この構成では、少ない素子数でメモリ要素を構成されるので、ＣＡＭの集積度を向上することができる。
【００７７】
図３４はメモリセル要素ＭＥの別の例として、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）におけるメモリセルと同じ構成が示されている。データを保持するために交差結合されたＮＭＯＳトランジスタＮ２２１、Ｎ２２２、ＰＭＯＳトランジスタＰ２２１、Ｐ２２２と、メモリセル選択用のＮＭＯＳトランジスタＮ２２５、Ｎ２２６で構成される。本メモリ要素は、ＣＡＭ以外の論理回路と同じＣＭＯＳトランジスタを用いて構成することができるので、ＣＡＭの製造工程が簡素化されて、低コストで製造可能となる。したがって、本ＣＡＭを搭載する所謂システム・オン・チップ（ＳｏＣ）と呼ばれるシステムＬＳＩを低コストで実現するのに好適である。
【００７８】
図３５は、図３４に示したメモリ要素に加えて、更にＮＭＯＳトランジスタＮ２３１、Ｎ２３２、Ｎ２３５、Ｎ２３６、ＰＭＯＳトランジスタＰ２３１、Ｐ２３２で構成されるメモリ要素を二つ組み合わせた構成である。各々のメモリ要素と相補信号の授受を行うために、サーチ線ＢＬ８Ｔ、ＢＬ８Ｂが追加される。また、比較回路への接点となる記憶ノードを各々のＳＲＡＭセルに定める。このような構成は、図３３に示したツインセル構成をダイナミック型からスタティック型に置き換えた構成と考えれば、ターナリ・データ（“０”、“１”、“Ｘ”：マスク・データ）を記憶することができることは容易に理解できる。
（実施の形態６）
本発明によるＣＡＭは、オフチップすなわち単体デバイスに限らず、図３６に示すような所謂システム・オン・チップ（ＳｏＣ）と呼ばれるシステムＬＳＩに搭載されるＣＡＭブロックにも適用することが可能であり、これまで述べた実施の形態と同様の効果が得られて、高度のパターン・マッチング処理を行うシステムＬＳＩを実現することが可能できる。同図の例は、中央処理演算装置ＣＰＵ、リード・オンリー・メモリＲＯＭ、ランダム・アクセス・メモリＲＡＭ、インタフェイス制御モジュールＩＯＣＴＬ、各種アクセラレータＡＣＲ、本発明によるＣＡＭが搭載された検索エンジンＳＥが、システム・バスＳＹＳＢＳを介して接続された構成である。
（実施の形態７）
本発明によるＣＡＭは、さらに、オフチップすなわち単体デバイスとして拡張カードに実装して、図３７に示すような情報処理装置の周辺機器の一種である検索アクセラレータにも適用することが可能であり、これまで述べた実施の形態と同様の効果が得られて、付加価値の高いシステムを実現することが可能できる。同図の例は、中央処理演算装置ＣＰＵ、グラフィック・チップＧＲＰＣ、ＲＡＭモジュールＲＡＭＭＤＬ、メモリ・コントローラＭＣＴＬ、ＩＯコントローラＩＯＣＴＬ、ローカル・エリア・ネットワーク・インタフェイスＬＡＮＩＦ、ユニバーサル・シリアル・バス・ポートＵＳＢＰＴ、ＰＣＩポートＰＣＩＰＴ、ハード・ディスク・ドライブＨＤＤ、ベーシック・インプット・アウトプット・システムＢＩＯＳで構成される、所謂パーソナル・コンピュータ（ＰＣ）の基本的なシステム構成を示したものである。
【００７９】
このようなシステムにおいて、本発明によるＣＡＭを搭載した検索エンジン・カードＳＥＣＤをＰＣＩポートＰＣＩＰＴを介して追加することにより、高度のパターン・マッチング処理を行うシステムを実現することが可能となる。また、メモリ・コントローラＭＣＴＬとＩＯコントローラＩＯＣＴＬとの間のバスや中央演算装置ＣＰＵを開放することが可能となるので、ウィルス検索を行いながら、ウェブ閲覧や画像鑑賞などのような他のタスクを、単独動作の場合と同じようにスムーズに行うことが可能となる。
（実施の形態８）
従来のパターン・マッチング処理では、検索アルゴリズムを実行して逐次検索を行っていたために、検索時間の短縮が困難である。一方、専用ＬＳＩを用いればパターン・マッチング処理の大幅な高速化が期待できる。本発明によるＣＡＭは、これまで述べた実施の形態から、情報処理装置のハード・ディスク・ドライブのような主記憶装置内におけるウィルス検索やファイル検索などに好適である。
【００８０】
図３８の例は、図３６に示したパーソナル・コンピュータ（ＰＣ）に用いられるハード・ディスク・ドライブＨＤＤに本ＣＡＭが適用された場合の要部回路ブロック構成例を示している。同図のハード・ディスク・ドライブは、磁気ディスクＭＤＳＫとヘッドＨＤで構成される機械的な部分とプリント基板に複数の半導体装置が搭載された制御回路群ＣＴＬＢＫとで構成される。同図では、後者のＣＴＬＢＫ制御回路群ＣＴＬＢＫは、リード・ライト・チャネルＲＷＣＮＬ、ハード・ディスク制御回路ＨＤＣＴＬ、インタフェイス回路ＩＦＢＫ、マイクロ・プロセッサ・ユニットＭＰＵ、モータ・ドライバＭＤＲＶ、キャッシュＣＳ、ウィルス検索アクセラレータＶＡＣＬとで構成される。リード・ライト・チャネルＲＷＣＮＬは、内部バスＢＳ２６１を介してヘッドＨＤに接続され、磁気ディスクとの間でデータの授受を行う。これらのデータは、内部バスＢＳ２６２を介して接続されるハード・ディスク制御回路ＨＤＣＴＬで制御される。ハード・ディスク制御回路ＨＤＣＴＬは、また、内部バスＢＳ２６３からインタフェイス回路ＩＦＣＫＴ、インテグレイテッド・デバイス・エレクトロニクス・バスＩＤＥＢＳとを介して、外部のＩＯコントローラＩＯＣＴＬとの間でデータの授受を行う。ハード・ディスク制御回路ＨＤＣＴＬは、さらに、内部バスＢＳ２６４を介してマイクロ・プロセッサ・ユニットＭＰＵ、内部バスＢＳ２６６を介してキャッシュＣＳ、内部バスＢＳ２６７を介してウィルス検索アクセラレータＶＡＣＬとそれぞれ接続される。マイクロ・プロセッサ・ユニットＭＰＵは、ハード・ディスク制御回路ＨＤＣＴＬが転送処理するデータを解析して、動作に応じた制御信号やアドレス信号を各回路ブロックに出力する。例えば、これらの信号の一つは内部バス２６５を介してモータ・ドライバＭＤＲＶに出力され、モータ制御バスＭＣＢＳを介して磁気ディスクＭＤＳＫとヘッドＨＤに送信されることにより、ヘッドＨＤは所望の位置に移動して、回転する磁気ディスクＭＤＳＫからの読み出し動作あるいは磁気ディスクＭＤＳＫへの書き込み動作を行う。キャッシュＣＳは、ハード・ディスク制御回路ＨＤＣＴＬが授受するデータを一時的に保持する回路ブロックである。ウィルス検索アクセラレータＶＡＣＬは、本発明によるコンテント・アドレッサブル・メモリＣＡＭ２６を搭載する半導体装置であり、ウィルスのデータ・パターンをエントリとして予め記憶すると共に、ハード・ディスク制御回路ＨＤＣＴＬが授受するデータを検索キーとして受信して、パターン・マッチング処理を行う。
【００８１】
以上の構成による、パターン・マッチング処理では、次のような二つの効果が得られる。第一に、ハード・ディスク・ドライブ内でパターン・マッチング処理が行われるために、データへのアクセス時間およびパターン・マッチング処理時間が短縮されて、ウィルス検索やファイル検索などの所要時間を短縮することが可能となる。第二に、ハード・ディスク・ドライブ内でパターン・マッチング処理が行われるために、図３６に示したメモリ・コントローラＭＣＴＬとＩＯコントローラＩＯＣＴＬとの間のバスや中央演算装置ＣＰＵを開放することが可能となる。したがって、ウィルス検索を行いながら、ウェブ閲覧や画像鑑賞などのような他のタスクを、単独動作の場合と同じようにスムーズに行うことが可能となる。
【００８２】
なお、図３９は、図３８に示したウィルス検索アクセラレータＶＡＣＬに搭載されるコンテント・アドレッサブル・メモリＣＡＭ２６の要部回路ブロックの一例を示している。ＣＡＭコアＣＡＭＣＲは、これまでの実施の形態で説明したＣＡＭが適用され、内部バスＩＮＴＢＳから暗号化回路ＣＲＹＣＫＴを介して内部バスＢＳ２６７に接続されている。暗号化回路ＣＲＹＣＫＴは、エントリおよび検索キーを暗号化する回路であり、ＣＡＭコアＣＡＭＣＲは、暗号化されたデータのパターン・マッチング処理を行う。このような構成と動作により、エントリを保護することができるので、信頼度の高いウィルス検索システムを実現することが可能となる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは、ＤＲＡＭセルやＳＲＡＭセルをベースとした構成以外とすることも可能である。例えば、フラッシュ・メモリや強誘電体ＲＡＭ（フェロエレクトリック・ランダム・アクセス・メモリ）、ＭＲＡＭ（マグネトレジスティブ・ランダム・アクセス・メモリ）、相変化メモリなどのメモリセルを適用することも可能である。この場合、いずれも不揮発性のメモリセル構造であるので、電源遮断事故が起こっても、短時間に検索動作を再開することができる。また、実施の形態１〜実施の形態７を適宜組み合わせることにより、高度のパターン・マッチング処理を高いスループットで行う検索システムを低コストで実現可能となる。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態２の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。
【図２】本発明の前提として検討したＣＡＭの要部ブロックの基本構成を示す回路ブロック図である。
【図３】本発明の前提として検討したＣＡＭのメモリセルを示す回路ブロック図である。
【図４】本発明の実施の形態１の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。
【図５】図４におけるＣＡＭセルアレイ、エントリ属性フラグ信号レジスタ群、マッチ判定回路群の構成を示す回路ブロック図である。
【図６】図５のエントリ属性フラグ信号レジスタ群の設定例を示す表である。
【図７】図５のエントリ属性フラグ信号レジスタ群の別の設定例を示す表である。
【図８】図５のエントリ属性フラグ信号レジスタ群の別の設定例を示す表である。
【図９】図４におけるレイテンシ制御回路の詳細な構成例を示す回路図である。
【図１０】図９のレイテンシ制御回路群の出力信号の真理値を示す表である。
【図１１】図４における優先度決定回路群の詳細な回路構成例を示す回路図である。
【図１２】図４のＣＡＭにおいて、３ワード長の検索キーを検索する場合の動作の一例を示す波形図である。
【図１３】図４におけるＣＡＭセルアレイが記憶するエントリの例を示す表である。
【図１４】図１のＣＡＭにおいて、ＣＡＭバンク１におけるレイテンシ制御回路群の詳細な構成例を示す回路図である。
【図１５】図１のＣＡＭにおいて、ＣＡＭバンク４におけるレイテンシ制御回路群の詳細な構成例を示す回路図である。
【図１６】図１のＣＡＭにおいて、ＣＡＭバンク６におけるレイテンシ制御回路群の詳細な構成例を示す回路図である。
【図１７】図１のＣＡＭにおいて、３ワード長の検索キーを検索する場合の動作の一例を示す波形図である。
【図１８】図１のＣＡＭが記憶するエントリの例を示す表である。
【図１９】本発明の実施の形態３の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。
【図２０】図１９におけるＣＡＭセルアレイの構成例を示す回路ブロック図である。
【図２１】図２０におけるメモリセルの詳細な構成例を示す回路図である。
【図２２】図１９における検索キー・レジスタ群の構成例を示す回路ブロック図である。
【図２３】図１９のＣＡＭセルアレイにおける検索キーの結線の例を示す表である。
【図２４】図１９のＣＡＭが入力される検索キーの例を示す表である。
【図２５】図１９のＣＡＭセルアレイに入力される検索キーの例を示す表である。
【図２６】本発明の実施の形態４の半導体装置において、それに含まれるＣＡＭの要部ブロックの基本構成例を示すブロック図である。
【図２７】図２６におけるＣＡＭセルアレイの構成例を示す回路ブロック図である。
【図２８】図２７におけるメモリセルの詳細な構成例を示す回路図である。
【図２９】図２６における検索キー・レジスタ群の構成例を示す回路ブロック図である。
【図３０】図２６のＣＡＭセルアレイにおける検索キーの結線の例を示す表である。
【図３１】図２６のＣＡＭが入力される検索キーの例を示す表である。
【図３２】図２６のＣＡＭセルアレイに入力される検索キーの例を示す表である。
【図３３】本発明によるＣＡＭのメモリセルにおいて、ダイナミック型のメモリ要素の構成例を示す回路図である。
【図３４】本発明によるＣＡＭのメモリセルにおいて、スタティック型のメモリ要素の構成例を示す回路図である。
【図３５】本発明によるＣＡＭのメモリセルにおいて、スタティック型のメモリ要素の別の構成例を示す回路図である。
【図３６】本発明の実施の形態５の半導体装置において、本発明によるＣＡＭを搭載するシステムＬＳＩの要部ブロックの基本構成例を示すブロック図である。
【図３７】本発明の実施の形態６の情報処理装置において、本発明によるＣＡＭを搭載するシステムの要部ブロックの基本構成例を示すブロック図である。
【図３８】本発明の実施の形態７の情報処理装置において、本発明によるＣＡＭを搭載するハード・ディスク・ドライブの要部ブロックの基本構成例を示すブロック図である。
【図３９】図３８におけるウィルス検索アクセラレータの構成例を示す回路ブロック図である。
【符号の説明】
【００８５】
ＣＡＭＡＲＹ,ＣＡＭＡＲＹ１３,ＣＡＭＡＲＹ１５…ＣＡＭセルアレイ、
ＳＤＢＫ,ＳＤＢＫ１３,ＳＤＢＫ１５…サーチ線駆動回路群、
ＷＤＢＫ…ワード・ドライバ群、
ＲＷＢＫ…読み書き回路群、
ＥＬＲＢＫ…エントリ属性フラグ信号レジスタ群、
ＲＲＷＢＫ…レジスタ読み書き検索回路群、
ＭＤＢＫ,ＭＤＢＫ１３,ＭＤＢＫ１５…マッチ判定回路群、
ＬＹＢＫ,ＬＹ１ＷＢＫ,ＬＹ２ＷＢＫ,ＬＹ３ＷＢＫ…レイテンシ制御回路群、
ＰＤＣＢＫ…優先度決定回路群、
ＰＥ…プライオリティ・エンコーダ、
ＧＰＥ…グローバル・プライオリティ・エンコーダ、
ＳＲＧＢＫ１３,ＳＲＧＢＫ１５…検索キー・レジスタ群、
ＲＧＢＫ１３１,ＲＧＢＫ１３２,ＲＧＢＫ１５１,ＲＧＢＫ１５２…レジスタ群、
ＤＢＳ…データ・バス、
ＳＬＢＳ,ＳＬＢＳ１３,ＳＬＢＳ１５,ＩＳＬＢＳ１３１,ＩＳＬＢＳ１３２,ＩＳＬＢＳ１５１,ＩＳＬＢＳ１５２…サーチ線群、
ＷＬＢＳ１,ＷＬＢＳ２…ワード線群、
ＢＬＢＳ…ビット線群、
ＭＬＢＳ,ＭＬＢＳ１３,ＭＬＢＳ１５…マッチ線群、
ＲＢＬＢＳ…レジスタ・ビット線群、
ＭＬＢＳ…マッチ線群、
ＨＴＢＳ１,ＨＴＢＳ２,ＨＴＢＳ３,ＨＴＢＳ４…ヒット線群、
ＥＡＦＢＳ…エントリ属性フラグ信号群、
ＥＬＢＳ…エントリ長フラグ信号群、
ＰＷＭＥｉ（ｉ＝１,２,…,ｍ）…１ワード当りのＣＡＭセルアレイ要素、
ＰＷＲＥｉ（ｉ＝１,２,…,ｍ）…１ワード当りのエントリ属性フラグ信号レジスタ要素、
ＰＷＭＥｉ（ｉ＝１,２,…,ｍ）…１ワード当りのマッチ判定回路要素、
ＬＹ１Ｗｈ（ｈ＝１,２,…,ｍ）…１ワード当りのレイテンシ制御回路要素、
ＬＹ２Ｗｇ（ｇ＝１,２,…,ｍ）…１エントリ当りのレイテンシ制御回路要素、
ＬＹ３Ｗｆ（ｆ＝１,２,…,ｍ）…１エントリ当りのレイテンシ制御回路要素、
ＭＣｉｎ（ｉ＝１,２,…,ｍ）,ＭＣＯｉｊ,  ＭＣＱｉｊ（ｉ＝１,２,…,ｍ、ｊ＝１,２,…,ｎ）…メモリセル、
ＲＥＧｉ１,ＲＥＧｉ２（ｉ＝１,２,…,ｍ）…レジスタ、
ＭＤｉ（ｉ＝１,２,…,ｍ）…マッチ判定回路、
ＬＡｉ（ｉ＝１,２,…,ｍ）…ラッチ、
φ１…ラッチ制御信号、
ＳＬｉ,ＳＬＢｉ（ｉ＝１,２,…,ｍ）,ＳＬｔｉ,ＳＬＢｉ（ｔ＝１,２,…,８、ｉ＝１,２,…,ｍ）…サーチ線、
ＭＬｉ（ｉ＝１,２,…,ｍ）,ＭＬｓｉ（ｓ＝１,２,…,ｎ、ｉ＝１,２,…,ｍ）,ＭＬｕｍ（ｕ＝１,２,…,４、ｍ＝１,２,…,８）…マッチ線、
ＨＴ１ｉ,ＨＴ２ｉ,ＨＴ３ｉ,ＨＴＭＥｉ,ＨＴＣＭＢｉ,ＤＨＴ１２ｉ,ＤＨＴ１３ｉ,ＨＴ１２ｉ,ＨＴ１３ｉ,ＨＴ１４ｉ,ＤＨＴ２１ｉ,ＤＨＴ２２ｉ（ｉ＝１,２,…,ｍ）,ＤＨＴ１,ＨＴ１２,ＤＨＴ１２…ビット線、
ＥＡＦｉ１,ＥＡＦＢｉ１,ＥＡＦｉ２,ＥＡＦＢｉ２…エントリ属性フラグ信号、
ＳＷＥＴｉ,ＳＷＥＢｉ,ＤＷＥＴｉ,ＤＷＥＢｉ,ＴＷＥＴｉ,ＴＷＥＢｉ,ＭＷＥＴｉ,ＭＷＥＣＢｉ（ｉ＝１,２,…,ｍ）…エントリ長フラグ信号、
ＰＷＬＹＥｉ（ｉ＝１,２,…,ｍ）…レイテンシ制御回路要素
ＬＹＤＥＣ…レイテンシ制御デコーダ、
ＬＹＳＧ…レイテンシ選択ゲート、
ＬＹＡＪＴ…レイテンシ調整回路、
ＭＥＣＭＢ…多分割エントリ結合回路、
ＩＶ６１,ＩＶ６２,ＩＶ６３,ＩＶ６４,ＩＶ６５,ＩＶ６６,ＩＶ６７,ＩＶ６８,ＩＶ６９,ＩＶ７１,ＩＶ７２,ＩＶ９１,ＩＶ９２…インバータ回路、
ＣＴＧ６１,ＣＴＧ６２,ＣＴＧ６３,ＣＴＧ６４,ＣＴＧ６５,ＣＴＧ６６,ＣＴＧ６７,ＣＴＧ６８…ＣＭＯＳ伝達ゲート、
ＮＤ６１,ＮＤ６２,ＮＤ６３,ＮＤ６４,ＮＤ６５,ＮＤ７１,ＮＤ７２,ＮＤ７３,ＮＤ７４,ＮＤ７５,ＮＤ７６,ＮＤ９１,ＮＤ９２…ＮＡＮＤ回路、
ＮＲ６１,ＮＲ６２…ＮＯＲ回路、
ＤＦＦ６１,ＤＦＦ６２,ＤＦＦ６３,ＤＦＦ７１,ＤＦＦ７２,ＤＦＦ７３,ＤＦＦ９１,ＤＦＦ９２…Ｄプリップ・フロップ、
ＩＣＬＫ…内部クロック信号、
ＦＰ,ＳＰ,ＴＰ…信号伝播経路を示す矢印、
メモリ要素…ＭＥ、
Ｎ１５１,Ｎ１５２,Ｎ１６１,Ｎ１６２,Ｎ１６３,Ｎ１６４,Ｎ２１１,Ｎ２１２,Ｎ２２１,Ｎ２２２,Ｎ２２３,Ｎ２２４,Ｎ２３１,Ｎ２３２,Ｎ２３３,Ｎ２３４…ＮＭＯＳトランジスタ、
Ｐ２２１,Ｐ２２２,Ｐ２３１,Ｐ２３２…ＰＭＯＳトランジスタ、
Ｃ２１１,Ｃ２１２…キャパシタ、
ＣＰＵ…中央処理演算装置、
ＲＯＭ…リード・オンリー・メモリ、
ＲＡＭ…ランダム・アクセス・メモリ、
ＩＯＣＴＬ…インタフェイス制御モジュール、
ＡＣＲ…各種アクセラレータ、
ＳＥ…検索エンジンＳＥ、
ＳＹＳＢＳ…システム・バス、
ＧＲＰＣ…グラフィック・チップ、
ＲＡＭＭＤＬ…ＲＡＭモジュール、
ＭＣＴＬ…メモリ・コントローラ、
ＩＯＣＴＬ…ＩＯコントローラ、
ＬＡＮＩＦ…ローカル・エリア・ネットワーク・インタフェイス、
ＵＳＢＰＴ…ユニバーサル・シリアル・バス・ポート、
ＰＣＩＰＴ…ＰＣＩポート、
ＨＤＤ…ハード・ディスク・ドライブ、
ＳＥＣＤ…検索エンジン・カード、
ＢＩＯＳ…ベーシック・インプット・アウトプット・システム、
ＣＡＭ、ＣＡＭ２６…コンテント・アドレッサブル・メモリ、
ＨＤＤ…ハード・ディスク・ドライブ、
ＣＴＬＢＫ…制御回路群、
ＭＤＳＫ…磁気ディスク、
ＨＤ…ヘッド、
ＩＤＥＢＳ…ＩＤＥバス、
ＩＦＢＫ…インタフェイス回路、
ＨＤＣＴＬ…ハード・ディスク制御回路、
ＭＰＵ…マイクロ・プロセッサ・ユニット、
ＭＤＲＶ…モータ・ドライバ、
ＲＷＣＮＬ…リード・ライト・チャネル、
ＣＳ…キャッシュ、
ＶＡＣＬ…ウィルス検索アクセラレータ、
ＣＡＭＣＲ…ＣＡＭコア、
ＢＳ２６１,ＢＳ２６２,ＢＳ２６３,ＢＳ２６４,ＢＳ２６５,ＢＳ２６６,ＢＳ２６７…内部バス、
ＩＤＥＢＳ…インテグレイテッド・デバイス・エレクトロニクス・バス、
ＩＮＴＢＳ…内部バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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