(57)【特許請求の範囲】
【請求項１】
カラムアドレス信号を入力し、バッファリングして出力するための複数のアドレスバッファリング手段と、
前記複数のアドレスバッファリング手段の出力中、バースト長さに対応するビット数の下位ビットアドレス信号が入力され、
バーストタイプが順次型である場合に、
前記下位ビットアドレス信号のうち、最上位ビットアドレス信号以外のアドレス信号のうちの少なくとも１つの状態がロジックローである場合には、最上位ビットアドレス信号は、最上位ビットアドレス信号以外のアドレス信号の状態に関係なく処理し、
最上位ビットアドレス信号以外のアドレス信号が全てロジックハイの状態を有する場合には、該当クロックに応じて処理すべきアドレスは、１ビット下位のアドレスに１以上足したアドレスになり、最上位ビットアドレス信号が反転するため、別途の処理過程を経て全てのビットアドレス信号を反転させて処理し、
バーストタイプがインターリーブ型の場合に、最上位ビットアドレス信号以外のアドレス信号の状態に関係なく最上位ビットアドレス信号を処理するビット遷移感知手段と、
前記ビット遷移感知手段の出力信号を入力されてラッチし、アドレスストローブ信号に合わせて後段にある一つの偶数アドレス用プリデコーダに出力する第１アドレスラッチ手段と、
前記複数のアドレスバッファリング手段が出力するアドレス信号のうち、前記最上位ビットアドレス信号を、前記アドレスストローブ信号に同期して、
後段にある一つの奇数アドレス用プリデコーダに出力する第２アドレスラッチ手段を備え、
前記ビット遷移感知手段は、前記第１アドレスラッチ手段の前段に挿入して、前記アドレスストローブ信号が入力される前に予め動作するように制御することを特徴とするカラムアドレスバッファ装置。
【請求項２】
前記ビット遷移感知手段は、前記バースト長さを判断する第１入力信号及びバーストタイプを表す第２入力信号を論理和して前記最上位ビットアドレス信号の反転如何を決定する制御信号を出力する制御信号発生部と、前記制御信号に応じて最上位ビットアドレスまたはその反転信号を出力する出力部と、を備えることを特徴とする請求項１に記載のカラムアドレスバッファ装置。
【請求項３】
前記制御信号発生部は、前記バースト長さを判断する第１入力信号及び前記バーストタイプを表す第２入力信号を論理和して、前記最上位ビットアドレス信号の反転如何を決定し、その結果に応じて前記最上位ビットアドレス信号を除外した下位ビットアドレス信号を選択的に出力する第１スイッチ手段と、前記第１スイッチ手段がターンオンされる時に、前記第１スイッチ手段の出力端電位レベルを一定に維持させる第２スイッチ手段と、前記第１スイッチ手段を介して出力された信号が所定の時間、維持されれば、前記制御信号を発生させる制御信号出力部とを備えることを特徴とする請求項２に記載のカラムアドレスバッファ装置。
【請求項４】
前記第１スイッチ手段は、前記バースト長さを判断する第１入力信号及びバーストタイプを表す第２入力信号を入力とするＮＯＲゲートと、前記ＮＯＲゲートの出力を反転するインバータと、前記ＮＯＲゲートの出力と前記インバータの出力によって動作する伝送ゲートと、を備えることを特徴とする請求項３に記載のカラムアドレスバッファ装置。
【請求項５】
第２スイッチ手段は、前記インバータの出力をゲートで入力し、前記伝送ゲートがディスエーブルされた時、前記伝送ゲートの出力を一定電位に維持させるために動作するＭＯＳトランジスタを備えることを特徴とする請求項３または４に記載のカラムアドレスバッファ装置。
【請求項６】
前記制御信号発生部は、前記伝送ゲートの出力を一定の時間遅延させる遅延手段と、前記遅延手段を経て伝達された信号と前記第１スイッチング部の出力信号とが一定時間同じく維持されれば、前記制御信号を出力する制御信号出力部と、を備えることを特徴とする請求項３に記載のカラムアドレスバッファ装置。
【請求項７】
前記出力部は、前記最上位ビットアドレス信号を反転させるインバータと、
前記制御信号がイネーブルである時に前記最上位ビットアドレス信号を前記第１アドレスラッチに伝達させる第１伝送ゲートと、前記制御信号がディスエーブルである時に前記インバータの出力を前記第１アドレスラッチに伝達させる第２伝送ゲートと、を備えることを特徴とする請求項２に記載のカラムアドレスバッファ装置。
【請求項８】
前記第１アドレスラッチ手段は、前記アドレスストローブ信号に同期して前記出力部の出力信号を選択的に伝達するための第３スイッチング手段と、前記第３スイッチング手段から出力された信号をラッチさせて出力するためのラッチ部と、を備えることを特徴とする請求項１または２に記載のカラムアドレスバッファ装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ技術に係り、特に、同期式半導体メモリの周辺回路に関し、さらに詳細には、同期式半導体メモリのカラムアドレスバッファ装置に関する。
【０００２】
【従来の技術】
近年、超高速メモリ装置として急浮上しているＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ：ＤＲＡＭ）は、クロックの立ち上がりエッジ（ｒｉｓｉｎｇ−ｅｄｇｅ）と共に立ち下りエッジ（ｆａｌｌｉｎｇ−ｅｄｇｅ）においてもデータや命令が同期されて入出力できるＳＤＲＡＭである。例えば、１００ＭＨｚクロックを使用して２００ＭＨｚクロックに対応するデータを得ることができるものである。
ＤＤＲ  ＳＤＲＡＭも従来のＳＤＲＡＭと同様に、内部的な動作は外部クロック信号の立ち上がりエッジにアライン（Ａｌｉｇｎ）された内部クロック信号によりカラムアクセスをするが、外部クロック信号の立ち上がりエッジと立ち下りエッジに同期して行なおうとするならば、立ち上がりデータ及び立ち下りデータのアクセス動作が一クロックにおいて同時に起きる２ビットプリフェッチ（２−ｂｉｔ  ｐｒｅｆｅｔｃｈ）方式で動作すべきである。
【０００３】
例えば、バースト長さが２であって、バーストタイプが順次型（ｓｅｑｕｅｎｔｉａｌ  ｔｙｐｅ）である場合、入力されるカラムアドレスが、「（Ａ２、Ａ１、Ａ０）＝（０、０、０）」であるならば、外部では、（０、０、１）、（０、１、０）、（０、１、１）のアドレスに対応するデータが順次、各々出力されるように見えるが、内部的には、（０、０、０）と（０、０、１）のカラムアドレスに対するアクセス動作が同時に進行し、次のクロックに、（０、１、０）、（０、１、１）のカラムアドレスに対するアクセス動作が同時に進行される。
ここで、「バースト長さ」とは、ＳＤＲＡＭ等のクロック同期型メモリで連続して出力されるデータの長さをいう。
上述したように、バースト長さが「２」である場合には、外部クロックに合せて内部的に２個のカラムアドレスを処理することになるが、最下位カラムアドレス（Ａ０）の値が、「ロジックロー」と「ロジックハイ」に応じて上位のカラムアドレス（Ａ１）が一定する場合には、最下位カラムアドレス（Ａ０）に関係せず最上位カラムアドレスからカラムアドレス（Ａ１）まで内部的に処理すれば良い。
【０００４】
しかし、最下位ビットのアドレス信号（Ａ０）が「ロジックハイ」である場合と「ロジックロー」である場合とに応じて直ぐ上位のカラムアドレス（Ａ１）の発生状態が変わる場合は、内部的には最下位カラムアドレス（Ａ０）の信号によって処理されるカラムアドレス（Ａ１）を異なるように処理すべきである。これを詳細に述べると、もしカラムアドレスが「（Ａ１、Ａ０）＝（０、０）」である場合、該当クロックに処理すべき内部的なカラムアドレスは、（０、０）と（０、１）である。また、カラムアドレスが「（Ａ１、Ａ０）＝（１、０）」である場合には、該当クロックに応じて処理すべきカラムアドレスは、（１、０）と（１、１）である。したがって、最下位カラムアドレス（Ａ０）の状態が「ロジックロー」である場合には、直ぐ上位のカラムアドレス（Ａ１）は最下位カラムアドレス（Ａ０）の状態に関係なく処理すれば良い。
【０００５】
しかし、もし開始するカラムアドレスが「（Ａ１、Ａ０）＝（０、１）」であるか、「（Ａ１、Ａ０）＝（１、１）」である場合には、該当クロックに応じて同時に処理すべきであるカラムアドレスは、各々（１、０）と（０、０）とであってカラムアドレス（Ａ１）を内部的に反転させて処理すべきである。すなわち、最下位ビットアドレス信号（Ａ０）のロジック状態が「ハイ」である場合には、別途の処理過程を経て反転されたカラムアドレス（Ａ１）を使用すべきである。
通常、２ビットプリフェッチ方式のためには、メモリ素子内のバンクを奇数番目のセル（ｏｄｄ  ｃｅｌｌ）と偶数番目のセル（ｅｖｅｎ  ｃｅｌｌ）との２種類に区分して別途にアクセスすることが一般的であるが、奇数番目のセルのカラムアドレス（Ａ１）は、外部入力アドレス信号のロジック状態と同様に発生する一方、偶数番目のセルのカラムアドレス（Ａ１）は依然、最下位カラムアドレス（Ａ０）のロジック状態に応じてその状態の反転如何を異にして発生するように構成される。
【０００６】
図１は、従来の技術に係るカラムアドレスバッファ装置のブロック構成図である。
図１を参照しながらの述べると、カラムアドレスバッファ装置は、複数のアドレスバッファ１０、１２、．．、１４と、複数のアドレスラッチ２０、２２、．．．、２４が順次、接続され、バースト長さに対応する下位カラムアドレスの状態を感知して奇数番目のセルと偶数番目のセルをアクセスするアドレスを出力するビット遷移感知部３０から構成されている。
図２は、図１のビット遷移感知部を示す回路構成図である。ここではバースト長さが２である時のビット遷移感知部を示すものである。
【０００７】
図２を参照しながら述べると、ビット遷移感知部３０は、制御信号生成部３１と、制御信号ｓｅｔｂ、ｓｅｔに応じて後段のプリデコーダ（図示せず）に信号ａｔ１＿ｏｄ、ａｔ１＿ｅｖを出力する出力部３２から構成される。
制御信号生成部３１は、アドレスラッチ２０の出力ａｔ＿ｃｏｌ＿０とバースト長さによって発生する信号（Ａ）及びバーストタイプ（例えばシケンシャル（ｓｅｑｕｅｎｔｉａｌ）またはインターリーブ（ｉｎｔｅｒｌｅａｖｅ））によって発生する信号（Ｂ）を反転させて入力され制御信号ｓｅｔを出力する３入力ＮＡＮＤゲートＮＡＮＤ１と、制御信号ｓｅｔを反転させるインバータＩＮ６とから構成される。
出力部３２は、アドレスラッチ２０の出力ａｔ＿ｃｏｌ＿１をバッファリングして奇数番目のセルのカラムアドレス信号ａｔ１＿ｏｄに出力するインバータチェーンＩＮ１、ＩＮ２と、一対の制御信号ｓｅｔ、ｓｅｔｂのロジック状態に応じてアドレスラッチ２０の出力信号ａｔ＿ｃｏｌ＿１及びその反転信号を後段のプリデコーダ（図示せず）に選択的に出力する２個のスイッチング素子ＭＴ１、ＭＴ２とから構成される。
【０００８】
以下、図１及び図２を参照しながら上述したカラムアドレスバッファ装置の動作について述べる。
まず、複数個のアドレスバッファ１０、１２、．．．、１４は、複数のカラムアドレスＡ０、Ａ１、．．．、Ａｎを入力されて内部クロック（ここでは、ｃｌｋｐ４）に応じてバッファリングし、複数のアドレスラッチ２０、２２、．．、２４は、アドレスバッファ１０、１２、．．．、１４から出力された信号（ｏｕｔ＿０、ｏｕｔ＿１、．．．、ｏｕｔ＿ｎ）を伝達されてアドレスストローブ信号（ａｄｄ＿ｓｔｂ）の印加によって出力信号（ａｔ＿ｃｏｌ＿０、ａｔ＿ｃｏｌ＿１、．．．、ａｔ＿ｃｏｌ＿ｎ）を発生させる。
ビット遷移感知部３０は、アドレスラッチの出力信号（ａｔ＿ｃｏｌ＿０、ａｔ＿ｃｏｌ＿１、．．．、ａｔ＿ｃｏｌ＿ｎ）の中バースト長さ（ＢＬ）に該当する下位ビットアドレス信号（例えば、ＢＬ＝２である場合０番と１番に該当するａｔ＿ｃｏｌ＿０とａｔ＿ｃｏｌ＿１信号）を伝達されて最上位ビット（Ａ１）を除外した残りの下位ビット信号（Ａ０）のロジック状態に応じて上位ビット信号（ここではＢＬ＝２であるので、１番アドレス「Ａ１」を意味する）の反転如何を決定して後段のプリデコーダ（図示せず）に伝達することになる。
【０００９】
図３は、図１のアドレスバッファ装置のブロック構成図の動作タイミング図である。
図３を参照しながら述べると、カラムアドレス（Ａ０、Ａ１）が（ａ）、（ｂ）の形態に波形を持って入力されれば、（ｃ）のような内部的に生成されたクロック信号ｃｌｋｐ４の立ち上がりエッジに同期して（ｄ）、（ｅ）のように、２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生される。
以後、内部クロック制御信号の一種であるアドレスストローブ信号ａｄｄ＿ｓｔｂが（ｆ）の波形のように印加されると、バースト長さに該当する下位ビットの信号を除外した内部信号（ここでは、ａｔ＿ｃｏｌ＿２、．．．、ａｔ＿ｃｏｌ＿ｎ）は、前記したアドレスストローブ信号に同期して発生されるのに対し、奇数番目のセルと偶数番目のセルとに区分し異にして出力すべきである内部信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄは、ビット遷移感知部３０による所定の遅延時間（ｔｄ）を経て、（ｈ）のように出力される。一方、入力されるカラムアドレスに対するデータのアクセスタイムは、最も遅い信号により決定されるが、上述したように、ビット遷移感知部の出力信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄが最も遅くなって、この信号ａｔ１＿ｅｖ、ａｔ１＿ｏｄによりカラムアドレスのアクセスタイムが決定される。
【００１０】
上述の結果、アドレスプリデコーダに入力されてカラムアクセスを行なうべき内部信号の一部ａｔ１＿ｅｖ、ａｔ１＿ｏｄが、ビット遷移感知部３０内の構成要素である２個、あるいはその以上のインバータを経て発生するので、アドレスストローブ信号の印加後に、所定の遅延時間が経過した後発生することになりながら、カラムアクセス時間が遅延されてメモリ素子全体の高速化が大きく低下するという問題点が発生する。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は上記従来のカラムアドレスバッファ装置における問題点に鑑みてなされたものであって、本発明の目的は、同期式半導体メモリ等の素子におけるカラムアクセス時間を短縮することのできるカラムアドレスバッファ装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるカラムアドレスバッファ装置、カラムアドレス信号を入力し、バッファリングして出力するための複数のアドレスバッファリング手段と、前記複数のアドレスバッファリング手段の出力中、バースト長さに対応するビット数の下位ビットアドレス信号が入力され、その中の最上位ビットを除外した残りの下位ビットアドレス信号のロジック状態に応じて最上位ビットアドレス信号、またはその反転信号を選択的に出力するためのビット遷移感知手段と、前記ビット遷移感知手段の出力信号をアドレスストローブ信号に同期して一つの偶数プリデコーダに伝達するための第１アドレスラッチ手段と、前記複数のアドレスバッファリング手段の出力中、前記最上位ビットアドレス信号に対応した出力信号が入力され、前記アドレスストローブ信号に同期して後段の一つの奇数プリデコーダに出力するための第２アドレスラッチ手段とを備えることを特徴とする。
【００１３】
本発明は、ＤＤＲ  ＤＲＡＭ等の素子におけるカラムアドレスを入力されて内部的にバッファリングする過程で、バースト長さに応じて経路を異にして生成される信号をアドレスストローブ信号の印加前に予め発生させるように制御して、他の内部信号と発生タイミングを同一にするカラムアドレスバッファ装置に関するものである。こうすることによってカラムアドレスに応じたデータアクセス時間の不要な時間遅延を除去してカラムアクセス時間を大幅に短縮させることができる。すなわち、本発明のカラムアドレスバッファ装置は、奇数番目のセルと偶数番目のセルに該当するアドレス信号を区分して発生するためのビット遷移感知部を、アドレスストローブ信号ａｄｄ＿ｓｔｂの印加と同時に内部信号を発生させるアドレスラッチの前段に挿入して予め動作するように制御することによって、他の内部信号と発生タイミングを同一に行なうように構成するものである。
【００１４】
【発明の実施の形態】
次に、本発明にかかるカラムアドレスバッファ装置の実施の形態の具体例を図面を参照しながら説明する。
図４は、本発明の一実施例に係るカラムアドレスバッファ装置のブロック構成図である。
図４を参照しながら説明すれば、カラムアドレスバッファ装置は、カラムアドレス信号（Ａ０、Ａ１、．．．、Ａｎ）を入力されてバッファリングする複数のアドレスバッファ１１０、１２０、．．．、１３０と、バースト長さに対応する下位カラムアドレス信号を利用して偶数番目のセルに対する内部信号ｓｅｔ＿ａｔを出力するビット遷移感知部２００と、複数のアドレスバッファ１１０、１２０、．．．、１３０から信号を入力されて後段のカラムプリデコーダに各々出力する複数のアドレスラッチ３１０、．．．、３２０とから構成される。
【００１５】
図５は、図４のビット遷移感知部の一例を示す回路構成図である。図５を参照しながら説明すれば、ビット遷移感知部２００は、制御信号対ｓｅｔ、ｓｅｔｂを発生させる制御信号発生部２１０と、アドレスバッファ１１０の出力信号ｏｕｔ＿１及びその反転信号を制御信号対ｓｅｔ、ｓｅｔｂによって選択的にアドレスラッチ３１０に出力する出力部２２０から構成される。制御信号発生部２１０は、下位ビットアドレス信号入力部を備え、前記下位ビットアドレス入力部から、バースト長さを判断する第１入力信号（Ａ）及びバーストタイプを表す第２入力信号（Ｂ）を論理和して出力するＮＯＲゲートＮＯＲ１及びインバータＩＮ１と、アドレスバッファの出力信号ｏｕｔ＿０を伝達する第１伝送ゲートＭＴ１と、入力信号（Ａ、Ｂ）が全部ローである時にターンオンされる第１伝送ゲートＭＴ１の出力端Ｎ１を接地電源に連結するＮチャネルＭＯＳトランジスタＭＮ１と、アドレスバッファの出力信号ｏｕｔ＿０を一定時間遅延させる遅延部５と、遅延部５を経て伝達された信号とアドレスバッファの出力信号ｏｕｔ＿０とを入力し、制御信号ｓｅｔを出力するＮＯＲゲートＮＯＲ２と、ＮＯＲゲートＮＯＲ２の出力を反転させて制御信号ｓｅｔｂを出力するインバータＩＮ２とから構成される。
【００１６】
ここで、入力信号（Ａ）は、バースト長さが２である場合、ロジックローを、その他の場合にはロジックハイを表すように制御される信号であり、入力信号（Ｂ）は、バーストタイプがシーケンシャルである場合、ロジックローを、インターリーブ方式である場合、ロジックハイを表すように予め制御される信号である。ここでは、バースト長さが２である場合を例示した場合であるので、複数のカラムアドレス信号の中で「Ａ０」信号により「Ａ１」信号を内部的に処理するように構成した。
また出力部２２０は、制御信号対ｓｅｔ、ｓｅｔｂのロジック状態に応じてアドレスバッファの出力信号ｏｕｔ＿１及びその反転信号を選択的にアドレスラッチ部に出力する第２、第３伝送ゲートＭＴ２、ＭＴ３から構成される。
【００１７】
図６は、図４のアドレスラッチの一例を示す回路構成図である。
図６を参照しながら説明すると、アドレスラッチ３１０は、ビット遷移感知部２００の出力信号ｓｅｌ＿ａｔを入力されてラッチし、アドレスストローブ信号ａｄｄ＿ｓｔｂに合わせて後段のプリデコーダに出力する偶数セルアドレス出力部３１１と、アドレスバッファ１２０の出力信号ｏｕｔ＿１をラッチしアドレスストローブ信号ａｄｄ＿ｓｔｂに合わせて後段のプリデコーダに出力する奇数セルアドレス出力部３１２とから構成される。第４、第５伝送ゲートＭＴ４、ＭＴ５は、アドレスストローブ信号ａｄｄ＿ｓｔｂに同期してアドレスバッファ１２０の出力信号ｏｕｔ＿１及びビット遷移感知部２００の出力信号ｓｅｔ＿ａｔを出力させる役割をする。
【００１８】
図７は、図４のカラムアドレスバッファ装置の動作タイミング図である。以下、図４乃至図７を参照しながらカラムアドレスバッファ装置の動作を詳細に説明する。
まず、アドレスバッファ１１０、１２０からカラムアドレス入力信号（Ａ０、Ａ１）を入力され、内部クロック制御信号ｃｌｋｐ４により出力信号ｏｕｔ＿０、ｏｕｔ＿１を発生する。
一方、ビット遷移感知部２００では、入力される制御信号（Ａ、Ｂ）の中、少なくとも一つの信号がロジックハイである場合には、制御信号生成部２１０から出力される制御信号対ｓｅｔ、ｓｅｔｂは、無条件ｓｅｔ＝「ロジックハイ」、ｓｅｔｂ＝「ロジックロー」になって出力部２２０では、アドレスバッファ１２０の出力信号ｏｕｔ＿１を第２伝送ゲートＭＴ２を介してそのまま出力する。
また、ビット遷移感知部２００に入力される信号（Ａ、Ｂ）が全部ロジックローであって、アドレスバッファ１１０の出力信号ｏｕｔ＿０がロジックローである場合に、制御信号対ｓｅｔ、ｓｅｔｂのロジック状態がｓｅｔ＝「ロジックハイ」、ｓｅｔｂ＝「ロジックロー」に出力されて、出力部２１０では、第２伝送ゲートＭＴ２を介してアドレスバッファ１１０の出力信号ｏｕｔ＿１をそのまま出力する。
ビット遷移感知部２００に入力される制御信号（Ａ、Ｂ）が全部ロジックローであって、アドレスバッファ１１０の出力信号ｏｕｔ＿０がロジックハイである場合には、制御信号対ｓｅｔ、ｓｅｔｂのロジック状態がｓｅｔ＝「ロジックロー」、ｓｅｔｂ＝「ロジックハイ」に出力されて出力部２１０から第３伝送ゲートＭＴ３を介してアドレスバッファの出力信号ｏｕｔ＿１を反転させて出力する。
【００１９】
図７を参照しながらカラムアドレスバッファ手段の動作波形を説明すれば、カラムアドレス信号（Ａ０、Ａ１）が（ａ）、（ｂ）波形を持って入力されれば、（ｃ）に示すような内部クロック制御信号ｃｌｋｐ４の立ち上がりエッジに同期して、（ｄ）、（ｅ）のように２個の信号ｏｕｔ＿０、ｏｕｔ＿１が同時に発生する。この場合、ビット遷移感知部２００でアドレスバッファ１１０の出力信号ｏｕｔ＿０のロジック状態に応じてアドレスバッファの出力信号ｏｕｔ＿１のロジック状態を異にした信号ｓｅｌ＿ａｔを（ｆ）の波形のように発生させる。
次いで、アドレスラッチ３１０は、ビット遷移感知部２００から出力された信号ｓｅｌ＿ａｔを伝達されてアドレスストローブ信号（ａｄｄ＿ｓｔｂ）に合せて後段のプリデコーダ（図示せず）に伝達する。この場合、他の複数のアドレスラッチ３２０．．．は、アドレスストローブ信号ａｄｄ＿ｓｔｂに合わせてアドレスバッファの出力信号ａｔ＿ｃｏｌ＿ｎを直ぐ後段のプリデコーダに出力する。
これにより、（ｈ）と（ｉ）に図示した各々の内部カラムアドレス信号の発生が、（ｇ）に図示したアドレスストローブ信号ａｄｄ＿ｓｔｂの発生タイミングと同一に行なうようにすることになって、アドレスストローブ信号ａｄｄ＿ｓｔｂの印加以後、不要に消費された遅延時間を除去することができるようになる。
【００２０】
図８及び図９は、図４のビット遷移感知部のビット遷移感知状態に応じた動作タイミング図である。図８は、カラムアドレスバッファ装置のビット別アドレス信号のロジック状態がＡ０＝「ロジックハイ」、Ａ１＝「ロジックハイ」である場合の図面であって、図９は、ビット別アドレス信号のロジック状態がＡ０＝「ロジックハイ」、Ａ１＝「ロジックロー」である場合を示している。
まず図８を参照しながら説明すれば、アドレスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発生した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２０の出力信号ｏｕｔ＿１の反転された状態で信号ａｔ１＿ｅｖが出力される。結果的に上位アドレス信号ｏｕｔ＿１が「ロジックハイ」から「ロジックロー」に反転されて出力されることが分かる。
【００２１】
次に、図９を参照しながら述べると、アドレスストローブ信号ａｄｄ＿ｓｔｂの活性化以前に発生した信号ｓｅｌ＿ａｔにより、アドレスバッファ１２０の出力信号ｏｕｔ＿１が反転された状態の信号ａｔ１＿ｅｖで出力される。また、本発明に係るカラムアドレスバッファ装置は、バースト長さが２である場合のみに限られず、バースト長さが他の場合にも適用されることができる。例えば、バースト長さが４である場合は、カラムアドレス（Ａ１、Ａ０）のビット状態を感知してカラムアドレス（Ａ２）の状態を内部的に処理すれば良い。カラムアドレス（Ａ２、Ａ１、Ａ０）を用いる場合、バースト長さは７まで対応することができる。この場合には、カラムアドレス信号（（Ａ１、Ａ０）により内部的に信号が異なるように反転する場合が、Ａ０＝「ロジックハイ」、Ａ１＝「ロジックハイ」である場合しかないので、カラムアドレス（Ａ１、Ａ０）が全部ロジックハイである場合、カラムアドレス信号（Ａ２）により発生した内部信号ｏｕｔ＿２が反転されるように回路を構成すれば良い。図１０は、バースト長さが４である場合の図４のビット遷移感知部２００を回路構成した一例である。
【００２２】
尚、本発明は、本実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２３】
【発明の効果】
上述したように、本発明のカラムアドレスバッファ装置によれば、内部のカラムアドレス信号の発生時間をより高速化させてカラムアクセス時間を大きく短縮させることができる効果がある。
【図面の簡単な説明】
【図１】従来の技術に係るカラムアドレスバッファ装置のブロック構成図である。
【図２】図１のビット遷移感知部を示す回路構成図である。
【図３】図１のアドレスバッファ装置のブロック構成図の動作タイミング図である。
【図４】本発明の一実施例に係るカラムアドレスバッファ装置のブロック構成図である。
【図５】図４のビット遷移感知部の一例を示す回路構成図である。
【図６】図４のアドレスラッチの一例を示す回路構成図である。
【図７】図４のカラムアドレスバッファ装置の動作タイミング図である。
【図８】図４のビット遷移感知部のビット遷移感知状態に応じた動作タイミング図であり、Ａ０＝「ロジックハイ」、Ａ１＝「ロジックハイ」である場合の図である。
【図９】図４のビット遷移感知部のビット遷移感知状態に応じた動作タイミング図であり、Ａ０＝「ロジックハイ」、Ａ１＝「ロジックロー」である場合の図である。
【図１０】図４のビット遷移感知部の他の一例（バースト長さが４である場合）を示す回路構成図である。
【符号の説明】
１１０、１２０、１３０    アドレスバッファ
２００        ビット遷移感知部
２１０        制御信号発生部
２２０        出力部
３１０、３２０    アドレスラッチ
３１１        偶数セルアドレス出力部
３１２        奇数セルアドレス出力部
【図１】
0004767462.tif 000002
【図２】
0004767462.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0004767462.tif 000007
【図７】
0004767462.tif 000008
【図８】
0004767462.tif 000009
【図９】
0004767462.tif 000010
【図１０】
0004767462.tif 000011