(57)【特許請求の範囲】
【請求項１】
電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイと、
前記メモリセルアレイに対応して配置され、前記メモリセルアレイのページ単位で読み出しデータ又は書き込みデータを一時的に保持するページバッファと前記読み出しデータをセンスする第1のセンスアンプとを含むページバッファブロックと、
前記ページバッファブロックからの出力データをセンスする第２センスアンプと、
マルチプレクサ回路と、
前記ページバッファブロックから前記読み出しデータを出力するためのデータ線と、
Ｉ／Ｏ回路を含む周辺回路と
を備え、
前記ページバッファブロックは複数配置されて、
前記第２センスアンプ及び前記マルチプレクサ回路は複数の前記ページバッファブロックそれぞれからの距離が等距離となるように配置され、
前記各ページバッファブロックからそれぞれ前記第２センスアンプ及び前記マルチプレクサ回路に対して前記データ線を配線し、
前記第２センスアンプ及び前記マルチプレクサ回路で前記読み出しデータを集約すること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
互いに積層される複数のチップと、
前記チップに貫通形成された貫通電極と、
複数の前記チップのうち一つのチップを選択する手段と
を備え、
各チップ上にそれぞれ複数の前記メモリセルアレイが配置されること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板の第１領域に形成され、電気的にデータの書き換えが可能であり、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第１メモリセルアレイと、
前記半導体基板の前記第１領域とは異なる第２領域に形成され、電気的にデータの書き換えが可能であり、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有し、前記第１メモリセルアレイと共に第１方向に沿って配置された第２メモリセルアレイと、
前記半導体基板の前記第１領域と前記第１方向に直交する第２方向に沿って隣接する第３領域に形成され、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第３メモリセルアレイと、
前記半導体基板の前記第２領域と前記第２方向に沿って隣接し、前記第３領域と前記第１方向に沿って隣接する第４領域に形成され、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第４メモリセルアレイと、
前記第１方向に沿って前記第１領域に配置され、前記第１メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第１ページバッファと前記読み出しデータをセンスする第１センスアンプとを含む第１ページバッファブロックと、
前記第１方向に沿って前記第２領域に配置され、前記第２メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第２ページバッファと前記読み出しデータをセンスする第２センスアンプとを含む第２ページバッファブロックと、
前記第１方向に沿って前記第３領域に配置され、前記第３メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第３ページバッファと前記読み出しデータをセンスする第３センスアンプとを含む第３ページバッファブロックと、
前記第１方向に沿って前記第４領域に配置され、前記第４メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第４ページバッファと前記読み出しデータをセンスする第４センスアンプとを含む第４ページバッファブロックと、
Ｉ／Ｏ回路を含む周辺回路と、
前記第２方向に沿って前記半導体基板の端部に配置された複数のパッドを含み、前記第１メモリセルアレイ、前記第２メモリセルアレイ、前記第３メモリセルアレイ、及び前記第４メモリセルアレイへのデータを入力し、前記第１メモリセルアレイ、前記第２メモリセルアレイ、前記第３メモリセルアレイ、及び前記第４メモリセルアレイからのデータを出力するパッド部と、
前記第１方向に沿って前記第１ページバッファブロック内に配置され、前記第１メモリセルアレイからのデータを前記パッド部に伝達する第１データ線と、
前記第１方向に沿って前記第２ページバッファブロック内に配置され、前記第１ページバッファブロック内を貫通する、前記第２メモリセルアレイからのデータを前記パッド部に伝達する第２データ線と、
前記第１方向に沿って前記第３ページバッファブロック内に配置され、前記第３メモリセルアレイからのデータを前記パッド部に伝達する第３データ線と、
前記第１方向に沿って前記第４ページバッファブロック内に配置され、前記第３ページバッファブロック内を貫通する、前記第４メモリセルアレイからのデータを前記パッド部に伝達する第４データ線と、
を具備する不揮発性半導体記憶装置。
【請求項４】
前記第１ページバッファブロック内において、前記第１データ線と前記第２データ線とは、絶縁膜を介して異なる電極層に配線され、
前記第３ページバッファブロック内において、前記第３データ線と前記第４データ線とは、絶縁膜を介して異なる電極層に配線されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１センスアンプは、第１シェアードセンスアンプを含み、
前記第２センスアンプは、第２シェアードセンスアンプを含み、
前記第３センスアンプは、前記第１シェアードセンスアンプを含み、
前記第４センスアンプは、前記第２シェアードセンスアンプを含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のレイアウトに関する。
【背景技術】
【０００２】
従来、半導体記憶装置のひとつとして、データを電気的に書換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）は、書換え速度が速く、大容量化に適しているため、小型メモリカードや、携帯情報端末等のデータ記憶装置として需要が拡大している。
【０００３】
近年は、益々、記憶容量の増大化、データ処理速度の高速化、高集積化と共に、パッケージ寸法の薄型化、小型化を求める声が強い。
【０００４】
従来、不揮発性半導体記憶装置においては、高速読み出しのための各種の方法が模索されてきた（たとえば、特許文献１参照）。また、チップに配置される半導体素子や配線の占有面積を縮小するための方法も模索されてきた（たとえば、特許文献２参照）。
【０００５】
【特許文献１】特開２００３−３３８１８５
【特許文献２】特開２００４−２８０８６７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイと、前記メモリセルアレイに対応して配置され、前記メモリセルアレイのページ単位で読み出しデータ又は書き込みデータを一時的に保持するページバッファと前記読み出しデータをセンスするセンスアンプとを含むページバッファブロックと、前記ページバッファブロックから読み出しデータを出力するためのデータ線と、Ｉ／Ｏ回路を含む周辺回路とを備え、前記ページバッファブロックは複数配置されて、１つのページバッファブロック内に他のページバッファブロックの前記データ線を配線することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る不揮発性半導体記憶装置の実施形態について、図面を参照して詳細に説明する。但し、以下に示す実施形態は、あくまでも本発明の不揮発性半導体記憶装置の望ましい実施形態の一例を示したものである。本発明は、多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１０】
まず、ＮＡＮＤ型フラッシュメモリの全体の構成、機能を説明する。図１は、ＮＡＮＤ型フラッシュメモリの機能ブロック図である。メモリセルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、メモリセルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、メモリセルアレイ１のビット線のデータを次段の処理に必要な論理レベルまで増幅する１ページ分のセンスアンプを備えてページバッファを構成する。
【００１１】
１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏ回路９を介して外部Ｉ／Ｏ端子に出力される。外部Ｉ／Ｏ端子には、例えば図示しないエラー訂正回路が接続されている。勿論、エラー訂正回路は、チップの内部に搭載されていても良い。Ｉ／Ｏ端子から供給される書き込みデータは、Ｉ／Ｏ回路９を介してカラムデコーダ４に与えられ、カラムデコーダ４により選択されてセンスアンプ回路３にロードされる。アドレス信号ＡｄｄはＩ／Ｏ回路９を介して入力され、ロウ及びカラムアドレスがそれぞれロウアドレスレジスタ５ａ及びカラムアドレスレジスタ５ｂに転送される。
【００１２】
ロジックコントローラ６は、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。また、シーケンスコントローラ７は、これらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路８は、シーケンスコントローラ７により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。これらコントローラ６、７及び高電圧発生回路８は、制御手段を構成している。
【００１３】
実際の半導体チップ上では、メモリセルアレイ１は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図２は、１つのセルアレイがｍ個のセルアレイブロックＢＬＫｋ（ｋ＝０〜ｍ−１）から構成される例を示した図である。一つの基板は、複数のブロックが配置されており、一つの基板に配置されるブロックの集合体を１プレーンとして扱う。各セルアレイブロックＢＬＫｋは、互いに交差する複数のワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１とを有する。ビット線ＢＬ０〜ＢＬｊ−１は、全セルアレイブロックＢＬＫｋにまたがって敷設される。各ワード線ＷＬ０〜ＷＬｉ−１とビット線ＢＬ０〜ＢＬｊ−１の交差部にメモリセルＭＣ０、０〜ＭＣｉ−１、ｊ−１が配置される。１つのブロックＢＬＫ０内の１本のビット線ＢＬ０とＷＬ０〜ＷＬｉ−１との交差部の複数個の浮遊ゲート型メモリセルＭＣ０〜ＭＣｉ−１は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線ＣＥＬＳＲＣの間には選択ゲートトランジスタＳ１が挿入され、他端側セルのドレインとビット線ＢＬとの間には選択ゲートトランジスタＳ２が挿入されている。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、ＮＡＮＤセルユニットが構成されている。
【００１４】
各メモリセルＭＣ０〜ＭＣｉ―１の制御ゲートは、ワード線ＷＬ０〜ＷＬｉ―１に接続され、選択ゲートトランジスタＳ１、Ｓ２の選択ゲートは、それぞれワード線ＷＬと並行に配設された選択ゲート線ＳＧＳ、ＳＧＤに接続されている。一本のワード線ＷＬに沿った複数のメモリセルＭＣの集合がデータ読み出し及び書き込みの単位である１ページとなる。
【００１５】
次に、ＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）について説明する。以下の説明において、ビット線との接続部、ビット線の切り替えスイッチ、プリチャージ回路、センスアンプ回路、データ保持（ラッチ）回路を含む複数のページバッファからなるブロックをページバッファブロックという。また、以下の図のレイアウトの説明において、左右方向をＸ方向又は単にＸ、上下方向をＹ方向又は単にＹと呼ぶこととする。
【００１６】
図３は、ＮＡＮＤ型フラッシュメモリのチップ上の物理的な配置（フロアプラン）を示した図である。１プレーンは１つのメモリセルアレイの単位を意味する。半導体チップ１００上のＸ方向にプレーン３００とプレーン３０１とが２つ配置されている。プレーン３００の両側にロウデコーダ３２０が、プレーン３０１の両側にもロウデコーダ３２０がそれぞれ配置されている。Ｙ方向の下側にはプレーン３００に対して、ページバッファブロック３５０が対応して配置され、プレーン３０１に対して、ページバッファブロック３５１が対応して配置されている。さらに、ページバッファブロック３５０、３５１の下側には、周辺回路３３０が配置されている。周辺回路３３０は、図１に示したロジックコントローラ６、シーケンスコントローラ７、高電圧発生回路８、Ｉ／Ｏ回路９などの制御回路等から構成される。そして、Ｙ方向の下側端部に、外部端子とワイヤーボンディングにより接続されるパッド３４０の配置領域が設けられている。
【００１７】
図４は、ＮＡＮＤ型フラッシュメモリの別の形態のチップ上の物理的な配置（フロアプラン）を示した図である。半導体チップ１００上のＸ方向右側端部にパッド配置領域が設けられている。Ｙ方向にプレーン４００とプレーン４０１とが上下に配置され、その中間にページバッファブロック４５０、４５１が配置されている。プレーン４００、４０１の右側にはそれぞれロウデコーダ４２０が配置されている。ロウデコーダ４２０のさらに右側に周辺回路４３０、そして右端にはパッド４４０の配置領域が設けられている。
【００１８】
大容量化に伴う高速化・高集積化が進む中で、微細加工技術が高度化されるに従い、ＮＡＮＤ型フラッシュメモリのウェーハプロセスにおいても、配線幅が益々微細化される傾向にある。しかしながら、配線幅が細くなればなるほど、配線長が長くなればなるほど、配線の抵抗は大きくなり、この配線抵抗と層間絶縁膜に起因する配線間容量によるＲＣ遅延時間が増大するという問題が生ずる。ＲＣ遅延時間が増大するということは、データ伝送の高速化要求に対して、逆行することとなる。
【００１９】
また、一つのパッケージに複数のメモリセルアレイ（プレーン）を配置した場合に、パッドの配置領域如何により、ページバッファブロックとパッドまでの配線長がページバッファブロックごとに異なることになる。そうすると、ページバッファブロックごとにＲＣ遅延時間が異なるため、スキューの問題が生じる。ここで、スキューとは、複数のデータ伝送処理を行うときに同時に生じるべき複数のイベントの時間差の大きさを意味するものとする。同時にデータ処理をすることが要求される場合には、最もＲＣ遅延時間が長いページバッファブロックに合わせてデータ処理を行う必要があり、データ伝送の高速化を妨げる要因の一つとなる。
【００２０】
前記図３及び図４に示した実施形態において、プレーン及びページバッファブロックは２個であった。２プレーンの場合には、パッドとページバッファブロックとを接続するデータ線長が長くなることはない。また、スキューについても、２つのページバッファブロックからパッドまでのデータ線長は同一であり遅延時間も同一となるため、問題とはならない。
【００２１】
しかし、２プレーンの場合は、４プレーンと比較して１プレーンにおけるビット線長あるいはワード線長が長くなる。ビット線長あるいはワード線長が長くなると、配線の比抵抗が上がるためＲＣ遅延が生じることとなる。また、半導体チップの面積が大きくなると、２プレーンを４プレーンに分割する必要が生じる。ＮＡＮＤ型フラッシュメモリのセルアレイは、周期的パターンであるために微細化が容易である。ＮＡＮＤ型フラッシュメモリのウェーハプロセスにおいても、配線幅が益々微細化される傾向にある。今後１つの半導体チップ上に４個のプレーン、８個のプレーン、４×ｎ個のプレーンというように、１つの半導体チップ上に配置されるプレーンも増加することが考えられる。
【００２２】
プレーンが４つ以上になると、パッドの配置を半導体チップ端部とした場合、ページバッファブロックからパッドまでのデータ線長が長くなる。また、各ページバッファブロックからパッドまでのデータ線長が均一にならず、データ線の配線方法によってはスキューの問題が無視できなくなる。
【００２３】
このため、半導体チップの中心部にパッドを設けることにより、ページバッファブロックからパッドまでのデータ線長を短くし、且つ、各ページバッファブロックからパッドまでのデータ線長が均一になるようにする方法が考えられる。また、半導体チップの中心部にパッドを設けた場合は、半導体チップ端部にパッドを設けた場合と比較し、各回路に電源を供給する電源線長が短くなるため、電源線幅を半導体チップ端部にパッドを設けた場合の１／２とすることが可能となる。
【００２４】
しかしながら、半導体チップの中心部にパッドを設けた場合は、ワイヤーボンディング長が長くなり、パッケージ技術上の問題から量産性が悪くなる。また、１つの半導体チップの大きさを増大させた場合は、さらにワイヤーボンディング長が長くなり、パッケージ技術上の問題から実現が困難となる。そこで、半導体チップ端部にパッドを設ける従来の配置のままで複数のプレーンを配置しても、データ線長を最短にして、スキューを最小化する実施形態を本発明者は考案した。
【００２５】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリの例を図５及び図６に示す。図５は、シングルサイデッドセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置図（フロアプラン）である。図６は、シェアードセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上のフロアプランである。
【００２６】
図５では、半導体チップ１００上にプレーン５００、５０１、５０２及び５０３の４つのプレーンが設けられている。ページバッファブロック５５０、５５１、５５２及び５５３は、それぞれプレーン５００、５０１、５０２及び５０３のビット線のデータをセンス、保持する。
【００２７】
図５において半導体チップ１００のＸ方向の略中心部には、周辺回路５３０が配置されている。プレーン５０１、５０３の左側にロウデコーダ５２０、プレーン５００ｍ５０２の左側にもデコーダ５２０というように周辺回路５３０の両側にはロウデコーダ５２０が配置されている。各ロウデコーダ５３０は対応するプレーン５００〜５０３のワード線を、それぞれ選択駆動する。即ち各ロウデコーダは各プレーンのページ選択を行う。
【００２８】
また、半導体チップ１００のＸ方向左側でありプレーン５００、５０２の左側にも、周辺回路５３０が配置されている。
【００２９】
前記各パージバッファブロックでセンス、保持されたデータは、周辺回路内の制御回路５３０、外部出力トランジスタ回路を通じて最終的にパッド５４０から外部に出力される。各ページバッファブロックから制御回路に渡るデータ線が長いと、配線の抵抗は大きくなり、この配線抵抗と層間絶縁膜に起因する配線間容量によりＲＣ遅延時間が増大してしまうという問題が生ずる。ＲＣ遅延時間が増大するということは、データ伝送の高速化要求に対して、逆行することとなる。従って、データ線は、配線幅が広く、且つ、配線長が短いことが望ましい。
【００３０】
また、１つの半導体チップ上に複数のプレーンを配置する場合、ページバッファブロックとパッドまでの配線長は、パッドの配置領域や、プレーンの分割方法により、ページバッファブロックごとに異なることになる。そうすると、ページバッファごとにＲＣ遅延時間が異なるため、スキューの問題が生じる。ここで、スキューとは、複数のデータ伝送処理を行うときに同時に生じるべき複数のイベントの時間差の大きさを意味する。同時にデータ処理をすることが要求される場合には、最もＲＣ遅延時間が長いページバッファに合わせてデータ処理を行う必要があり、データ伝送の高速化を妨げる要因の一つとなる。
【００３１】
図７に示すように、半導体チップ上の端部に配置されたパッドから遠い位置にあるページバッファブロック７５１のデータ線の配線をプレーン０Ｌ７０２を迂回して配線すると、配線長が長くなりＲＣ遅延時間が増大し、かつ、ページバッファブロック７５０とページバッファブロック７５１のデータ線の配線長が著しく異なることによってスキューの問題が生じることとなる。図７においてはセンスアンプとしてシェアードアンプを使用した形態を示したが、これに限るものではなくシングルサイデッドアンプでもよい。
【００３２】
本発明の第１の実施形態は、図５に示すような配線方法とした。図５に示すページバッファブロック５５０、５５２でセンス、保持されたデータは、データ線（点線）５６０、５６２の経路で周辺回路５３０及びパッド５４０に出力される。ページバッファブロック５５１、５５３でセンス、保持されたデータは、データ線（点線）５６１、５６３の経路でページバッファブロック５５０、５５２を貫通して周辺回路５３０及びパッド５４０に出力される。これにより、半導体チップ上の端部にパッドを配置したフロアプランにおいてＲＣ遅延を最小限度に止め、且つ、スキューも最小限度に止めることが可能となる。前記データ線の貫通の方法としては、ページバッファブロック５５１、５５３からのデータ線５６１、５６３をページバッファブロック５５０、５５２の回路、配線間の隙間に配線してもよいし、データ線５６１、５６３は層間絶縁膜を介して異なる電極層に配線してもよい。ページバッファブロック５５０、５５２の回路、配線間の隙間に配線する場合は、同一の電極層でパターン形成するため、プロセス上の工数は削減できるが、配線幅を短くする必要がある。これに対して、ページバッファブロック５５１、５５３からのデータ線を、層間絶縁膜を介して異なる電極層に形成する場合は、プロセス上の工数は増えるが、配線幅を長くすることができる。
【００３３】
図６は、シェアードセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。シェアードセンスアンプは、１つのセンスアンプで２つのプレーンのビット線データを時分割でセンスする方式のセンスアンプである。図６では、シェアードセンスアンプを使用したページバッファブロック６５０は、プレーン０Ｕ６００とプレーン０Ｌ６０２のビット線データをセンス、保持する。このようなプレーンの中央にセンスアンプを配置することにより物理的なビット線を、シングルエンドセンスアンプを用いた場合に比べ半分にすることができるため、ビット線容量及び抵抗を低減することが可能となり、チップサイズの増大を抑制しつつビット線動作の高速化が可能となる。前記はあくまで同一のプレーンサイズの場合の比較である。
なお、図６に示すシェアードセンスアンプを用いても、半導体チップ１００の端部にパッドを配置した場合におけるページバッファブロックからパッドまでのデータ線長に関する問題は、図５に示すシングルサイデッドセンスアンプを用いた場合と異ならない。
【００３４】
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置のフロアプランを図８乃至図１０に示す。図８は、図５と同様にシングルサイデッドセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。
【００３５】
図８に示した第２の実施形態に係る不揮発性半導体記憶装置のフロアプランと図５に示した第１の実施形態に係る不揮発性半導体記憶装置のフロアプランとの違いは、半導体チップの略中心部に周辺回路が配置されておらず、ロウデコーダ８２０が配置されており、ロウデコーダ８２０が、その左右に位置するメモリセルアレイのブロック選択及びワード線や選択ゲート線の選択駆動を行う点である。
【００３６】
ページバッファブロック８５０、８５２でセンス、保持されたデータは、データ線（点線）８６０、８６２の経路でページバッファブロック８５１、８５３を貫通して周辺回路８３０及びパッド８４０に出力される。これにより、半導体チップ上端部にパッドを配置したフロアプランにおいてＲＣ遅延を最小限度に止め、且つ、スキューも最小限度に止まることが可能となる。
【００３７】
図８に示した不揮発性半導体記憶装置のフロアプランでは、各ページバッファブロック８５０、８５１、８５２、８５３でセンス、保持されたデータは、それぞれデータ線８６０、８６１、８６２、８６３を通じて周辺回路８３０及びパッド８４０に出力される。これに対し、図９に示した不揮発性半導体記憶装置のフロアプランでは、ページバッファブロック９５０とページバッファブロック９５１でセンス、保持されたデータが、データ線９６０とデータ線９６１との双方を共通して使用することができる配線となっている。
【００３８】
図１０に示した不揮発性半導体記憶装置のフロアプランは、図６に示した不揮発性半導体記憶装置のフロアプランと同様に、シェアードセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。シェアードセンスアンプは、１つのセンスアンプで２つのプレーンのビット線データを時分割でセンスする方式のセンスアンプであって、半導体チップ上の回路配置を簡素化し、高集積化が図られる点は、図６に示した不揮発性半導体記憶装置のフロアプランと同様である。
【００３９】
（第３の実施形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置のフロアプランを図１１及び図１２に示す。図１１は、シングルサイデッドセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。図１２は、シェアードセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。
【００４０】
図１１では、図５と同様に半導体チップ１００上にプレーン１１００、１１０１、１１０２及び１１０３の４つのプレーンが設けられている。ページバッファブロック１１５０、１１５１、１１５２及び１１５３は、それぞれプレーン１１００、１１０１、１１０２及び１１０３のビット線のデータをセンス、保持する。
【００４１】
図１１において半導体チップ１００のＸ方向の左側端部にパッド１１４０が配置されている。パッド１１４０とプレーン１１００、１１０２との間には周辺回路１１３０が配置されている。プレーン１１００、１１０２の右側にはロウデコーダ１１２０が配置されている。プレーン１１０１、１１０３の左側にも、ロウデコーダ１１２０が配置されている。各ロウデコーダは隣接した各プレーンのページ選択を行う。Ｘ方向の中心部には周辺回路１１３０が配置されている。この周辺回路１１３０には、Ｘ方向の中心部で、且つ、Ｙ方向の中心部にセンスアンプ及びマルチプレクサ回路１１７０が含まれている。
【００４２】
第３の実施形態が前記第１の実施形態及び第２の実施形態と異なる点は、ページバッファブロックの出力データを一度、半導体チップのＸ方向の中央部に配置されたセンスアンプ及びマルチプレクサ回路１１７０でセンスし、且つ、集約する点である。マルチプレクサ回路はページバッファブロックから送られてくる複数の出力データを一つにまとめ、半導体チップのＸ方向左側端部に配置されたデータ出力制御回路さらにパッド１１４０へデータを出力する。この場合のセンスアンプ及びマルチプレクサ回路１１７０からパッド１１４０までのデータ線１１６０の貫通の方法としては、図１１では、ページバッファブロック１１５０の回路、配線間に配線されているが、ページバッファブロック１１５０、１１５２の両方又はいずれか一方の回路、配線間の隙間に配線してもよいし、データ線１１６０は層間絶縁膜を介して異なる電極層に配線してもよい。
【００４３】
図１２は、シェアードセンスアンプを使用したＮＡＮＤ型フラッシュメモリの半導体チップ上の物理的な配置（フロアプラン）図である。シェアードセンスアンプは、１つのセンスアンプで２つのプレーンのビット線データを時分割でセンスする方式のセンスアンプである。図１２では、シェアードセンスアンプを使用したページバッファブロック１２５０は、プレーン０Ｕ１２００とプレーン０Ｌ１２０２のビット線データをセンス、保持する。このように、プレーンの中央にセンスアンプを配置することにより物理的なビット線長を、シングルセンスドアンプを用いた場合に比べ半分にすることができるため、ビット線容量および抵抗を低減することが可能となり、チップサイズの増大を抑制しつつビット線動作の高速化が可能となる。前記はあくまで同一のプレーンサイズの場合の比較である。
【００４４】
なお、図１２に示すシェアードセンスアンプを用いても、ページバッファブロック１２５０、１２５１の出力データを一度、半導体チップのＸ方向の中央部に配置されたセンスアンプ及びマルチプレクサ回路１２７０でセンスし、且つ、集約する。マルチプレクサ回路はページバッファブロックから送られてくる複数の出力データを一つにまとめ、半導体チップのＸ方向左側端部に配置されたデータ出力制御回路さらにパッド１２４０へデータを出力する。
【００４５】
第３の実施形態では、各ページバッファブロックが各プレーンのビット線データをセンス、保持し、さらに各ページバッファブロックの出力データを半導体チップ上のＸ方向の中心部に配置されたマルチプレクサ回路で集約する。ページバッファブロックとマルチプレクサ回路までのデータ線長は、ページバッファブロックごとで異なることなく均一になるから、前記データ転送時間のスキューを回避することができる。
【００４６】
以上、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現するための実施形態について、主として回路素子及びデータ線を半導体チップ上の２次元平面に配置、配線する方法をこれまで述べてきた。上記した本発明の実施形態の例は、いずれも半導体チップ上の端部にパッドが配置されることを前提としている。本発明の第１の実施形態は、読み出しデータ線の配線長を最小限にする方法として、パッドから近いページバッファブロック内にパッドから遠いページバッファブロックから出力されるデータ線を貫通して、パッドまで配線する方法を用いた。本発明の第３の実施形態は、データ転送時間のスキューを回避する方法として、半導体チップのＸ方向の中心部にセンスアンプ及びマルチプレクサ回路を配置し、各ページバッファブロックからのデータを一度センスアンプ及びマルチプレクサ回路で集約して、データ線長が均一になる方法を用いた。
【００４７】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。本発明の第４の実施形態は、上記第１乃至第３の実施形態とは異なり、半導体チップを積層して多層構造とするものである。
【００４８】
半導体チップ上の２次元平面上に回路素子を配置し配線を行う方法では、実装面積を削減するには限界がある。配線幅を微細化すると配線抵抗を無視することができなくなり、層間絶縁膜の容量成分によりＲＣ遅延が生じて、高速伝送を阻害する要因となる。
【００４９】
今後はさらに、記憶容量の増大化、データ処理速度の高速化、高集積化の要請が高まることが予想される。そこで、回路配置及び配線領域を一つの層に設けるだけでなく、多層間に設けて一つ層において広い領域を確保し、配線幅に余裕を持たせる手段として、第４の実施形態は、複数の半導体チップをパッケージ内で３次元方向に積層して実装し各層を貫通電極で接続する技術（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）を用いることとした。
【００５０】
図１３は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の積層チップ構造を示した図である。パッケージ内における多層構造のチップを封止し各層を接続するための３次元実装技術の１つとして貫通電極１２０が試みられている。貫通電極１２０の形成方法は、ベア・チップにスルーホールを開け、スルーホールをＣｕなどの導電体で埋め、表面にバンプ状の導電体を同時に乃至後から形成する。各層のチップは、接着用の樹脂等で接合し、そのスルーホール部分は、表面のバンプ状に突出した電極部分を接合して電気的に接続する。チップ内で配線を垂直に通すため、半導体チップ１００の間や半導体チップ１００とインタポーザ１１０との間を最短に、かつ柔軟に接続できる方法である。
【００５１】
多層チップとした場合、従来のワイヤ・ボンディングによる方法では内部配線を引き回す必要が生じ、高速に動作させたりするのが難しくなる。また、パッケージ内を引き回す配線本数が増加するとワイヤ・ボンディングで対応しようにも短絡する可能性が高まる。そこで、ワイヤ・ボンディングに拠らずに貫通電極による多層構造とすることが望ましい。
【００５２】
外部端子と半導体チップの電極とは、電極を直接接合するための突起状接続電極バンプ１３０及びインターポーザ１１０を介して接続される。積層された半導体チップ１００の各層は、ほぼ同じレイアウトがなされている。また、各層を２プレーンの構成としてもよいし、４×ｎ個のプレーンの構成としてもよい。各層間は、貫通電極１２０により接続される。ここで、外部とデータの入出力を層毎（各層のチップ別）に行う場合、層毎に選択・非選択とする手段が必要となる。第３の実施形態においては、層毎にチップイネーブル端子を設けている。貫通電極により、全ての層に各層のチップイネーブル端子が接続される状態となるが、あるチップイネーブル端子が選択対象とする層においてはチップ内部の配線を行い、選択対象としない層では非接続（ＮＣ）とすればよい（図示せず）。
【図面の簡単な説明】
【００５３】
【図１】ＮＡＮＤ型フラッシュメモリの機能ブロック図。
【図２】同フラッシュメモリにおけるメモリセルアレイの構成を示す回路図。
【図３】同フラッシュメモリのフロアプランを示した図。
【図４】同フラッシュメモリの別の形態のフロアプランを示した図。
【図５】本発明の第１の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図６】図５と同様の構成でシェアードセンスアンプを使用した本発明の第１の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図７】図５と同様の構成で半導体チップ端部に配置したパッドから遠い位置にあるページバッファブロックのデータ線の配線をメモリセルアレイを迂回して配線した図。
【図８】本発明の第２の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図９】図８と同様の構成でデータ線を左右のプレーンで共有した本発明の第２の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図１０】図８と同様の構成でシェアードセンスアンプを使用した本発明の第２の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図１１】本発明の第３の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図１２】図８と同様の構成でシェアードセンスアンプを使用した本発明の第２の実施形態に係る同フラッシュメモリのフロアプランを示した図。
【図１３】ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）を用いた第４の実施形態に係るＮＡＮＤ型フラッシュメモリの多層構造を示した図。
【符号の説明】
【００５４】
１  メモリセルアレイ（プレーン）
２  ロウデコーダ
３  センスアンプ回路
４  カラムデコーダ
５ａ  ロウアドレスレジスタ
５ｂ  カラムアドレスレジスタ
６  ロジックコントローラ
７  シーケンスコントローラ
８  高電圧発生回路
９  Ｉ／Ｏ回路
１００  半導体チップ
１１０  インターポーザ
１２０  貫通電極
５００、５０１、５０２、５０３  プレーン
５２０  ロウデコーダ
５３０  周辺回路
５４０  パッド
５５０、５５１、５５２、５５３  ページバッファブロック
５６０、５６１、５６２、５６３  データ線
８７０  センスアンプ及びマルチプレクサ回路
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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