(57)【特許請求の範囲】
【請求項１】
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、印刷装置のコントローラであって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ回路と、
前記出力スワップ回路を介さずに受け付けた前記第１のデバイスに出力すべきデータと、前記出力スワップ回路を介して受け付けた前記第２のデバイスに出力すべきデータと、を選択的に切り替えるセレクタ回路と、を含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ回路を含む入力系とを備えることを特徴とする印刷装置のコントローラ。
【請求項２】
請求項１に記載の印刷装置のコントローラであって、
前記第１のデバイスはＲＯＭであり、前記第２のデバイスは、外部インタフェース装置であることを特徴とするコントローラ。
【請求項３】
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、印刷装置であって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ回路と、
前記出力スワップ回路を介さずに受け付けた前記第１のデバイスに出力すべきデータと、前記出力スワップ回路を介して受け付けた前記第２のデバイスに出力すべきデータと、を選択的に切り替えるセレクタ回路と、を含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ回路を含む入力系とを備えることを特徴とする印刷装置。
【請求項４】
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、電子機器のコントローラ基板であって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ回路と、
前記出力スワップ回路を介さずに受け付けた前記第１のデバイスに出力すべきデータと、前記出力スワップ回路を介して受け付けた前記第２のデバイスに出力すべきデータと、を選択的に切り替えるセレクタ回路と、を含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ回路を含む入力系とを備えることを特徴とする電子機器のコントローラ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定用途向けに開発された集積回路であるＡＳＩＣ（Application Specific Integrated Circuit）に係り、特に、ピンアサインを交換（スワップ）可能なＡＳＩＣを備えたコントローラに関する。
【背景技術】
【０００２】
特定用途向けに開発された集積回路であるＡＳＩＣは、それぞれ固有の機能が割り当てられた複数のピンを備えている。固有の機能は、例えば、データ信号、アドレス信号、制御信号の入出力である。
【０００３】
ＡＳＩＣはチップとして構成され、基板上に実装される。そして、それぞれのピンは、基板上にプリントされた電気回路の配線により、ターゲットとなるデバイスの対応するピンと接続される。
【０００４】
図５は、従来の印刷装置のコントローラの構成の一例を示すブロック図である。本図では、ＡＳＩＣの１例として、データの入出力を制御するＩＯ制御ＡＳＩＣ２００を用い、その周辺の構成を主として説明するものとする。
【０００５】
本図に示すように、ＩＯ制御ＡＳＩＣ２００は、ＲＯＭスロット２４０と専用ＩＯスロット２５０に接続される。そして、ＲＯＭスロット２４０に装着されるＲＯＭ、および、専用ＩＯスロット２５０に装着される専用ＩＯ装置、例えば、ネットワークに接続するための外部インタフェース装置とのデータ入出力を制御する。
【０００６】
このため、ＩＯ制御ＡＳＩＣ２００とＲＯＭスロット２４０とを接続する信号線として、アドレス線と制御信号線とデータ信号線［３１：０］とが備えられ、ＩＯ制御ＡＳＩＣ２００と専用ＩＯスロット２５０とを接続する信号線として、データ信号線［３１：０］と制御信号線とが備えられている。
【０００７】
これらの信号線は独立して設けられている。したがって、ＩＯ制御ＡＳＩＣには、それぞれの信号線を接続するためのピンが個別に設けられている。
【０００８】
また、ＩＯ制御ＡＳＩＣ２００は、メモリ制御（ＭＥＭ）ＡＳＩＣ２１０に接続される。ＭＥＭＡＳＩＣは、ＣＰＵ２２０のＲＡＭ２３０へのアクセス等を制御し、ＣＰＵ２２０が生成した画像データを画像処理ＡＳＩＣに送信する。そして、画像処理ＡＳＩＣにより各種処理が施されたデータに基づいて印刷エンジンで印刷が実行される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のように、ＩＯ制御ＡＳＩＣ２００とＲＯＭとのデータ通信に用いられるＲＯＭデータバスと、ＩＯ制御ＡＳＩＣ２００と専用ＩＯ装置とのデータ通信に用いられる専用ＩＯデータバスとは独立しており、ＩＯ制御ＡＳＩＣ２００には、それぞれのデータバスを接続するためのピン群が別個に設けられていた。
【００１０】
ところで、ＡＳＩＣのピン数を削減することはコストダウンにつながるため、ＩＯ制御ＡＳＩＣのデータバスをＲＯＭと専用ＩＯ装置とで共有することが考えられる。
【００１１】
しかしながら、データバスを共有する場合に、ＲＯＭと専用ＩＯ装置とでデータピンのアサインが異なっていると、データバスを複雑に引き回ささざるをえず、信号品質が低下したり、ＥＭＩ（不要輻射ノイズ）の問題が発生するおそれがある。また、これを防ぐために、基板を多層化してデータバスを交差させるとコストアップを招いてしまう。
【００１２】
本発明は、集積回路が制御する２つのデバイスにおいてバスを共通化させた場合に、基板上のバス配線の最適化を容易にする技術を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の第１の態様である印刷装置のコントローラは、
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、印刷装置のコントローラであって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第１のデバイスに出力すべきデータと前記第２のデバイスに出力すべきデータとを選択的に切り替える切替手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ手段とを含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ手段とを含む入力系とを備える。
【００１４】
本発明によれば、集積回路内で第２のデバイスについてのデータ信号をスワップできるため、２つのデバイスにおいてバスを共通化させた場合にも、容易に基板上のバス配線の最適化を行なうことができる。
【００１５】
ここで、前記第１のデバイスはＲＯＭとし、前記第２のデバイスは、外部インタフェース装置とすることができる。
【００１６】
上記課題を解決するため、本発明の第２の態様である印刷装置は、
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、印刷装置であって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第１のデバイスに出力すべきデータと前記第２のデバイスに出力すべきデータとを選択的に切り替える切替手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ手段とを含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ手段とを含む入力系とを備える。
【００１７】
上記課題を解決するため、本発明の第３の態様であるコントローラ基板は、
第１のデバイスと第２のデバイスと前記第１および第２のデバイスのデータ入出力を制御する集積回路を備えた、電子機器のコントローラ基板であって、
前記集積回路と前記第１のデバイスとの間のデータバスおよび前記集積回路と前記第２のデバイスとの間のデータバスは共通化されており、
前記集積回路は、
前記第１のデバイスへのデータ出力と前記第２のデバイスへのデータ出力とを調停する調停手段と、
前記第１のデバイスに出力すべきデータと前記第２のデバイスに出力すべきデータとを選択的に切り替える切替手段と、
前記第２のデバイスに出力するデータ信号をスワップする出力スワップ手段とを含む出力系と、
前記第２のデバイスから入力するデータ信号をスワップする入力スワップ手段とを含む入力系とを備える。
【発明を実施するための最良の形態】
【００１８】
本発明の実施例について図面を参照して説明する。以下に示す実施例において、ＩＯ制御ＡＳＩＣは、印刷装置のコントローラを構成する集積回路の１つとして機能するものとする。すなわち、印刷装置のコントローラ基板上に実装され、基板にプリントされた電気回路によりＲＯＭおよび専用ＩＯ装置に接続される構成を例に説明する。
【００１９】
ただし、本発明は、印刷装置のコントローラを構成するＩＯ制御ＡＳＩＣに限られず、電子機器における他の用途の集積回路にも適用することができる。また、ＡＳＩＣの制御対象もＲＯＭ、専用ＩＯ装置に限られず、他の装置（デバイス）等とすることができる。
【００２０】
図１は、本実施例における印刷装置のコントローラの構成の一例を示すブロック図である。
【００２１】
本図に示すように、印刷装置のコントローラ基板上に設けられたＩＯ制御ＡＳＩＣ１００は、ＲＯＭスロット１４０と専用ＩＯスロット１５０に接続される。そして、ＲＯＭスロット１４０に装着されるＲＯＭ、および、専用ＩＯスロット１５０に装着される専用ＩＯ装置とのデータ入出力を制御する。
【００２２】
ここで、専用ＩＯ装置は、例えば、ＵＳＢコントローラ、ネットワークコントローラ、パラレルコントローラ等の外部インターフェース装置とすることができるが、これらに限られるものではない。
【００２３】
また、ＩＯ制御ＡＳＩＣ１００は、メモリ制御（ＭＥＭ）ＡＳＩＣ１１０に接続される。ＭＥＭＡＳＩＣは、ＣＰＵ１２０のＲＡＭ１３０へのアクセス等を制御し、ＣＰＵ１２０が生成した画像データを画像処理ＡＳＩＣに送信する。そして、画像処理ＡＳＩＣにより各種処理が施されたデータに基づいて印刷エンジンで印刷が実行される。
【００２４】
本図に示すように、本実施例において、ＩＯ制御ＡＳＩＣ１００とＲＯＭとのデータ通信に用いられるＲＯＭデータバスと、ＩＯ制御ＡＳＩＣ１００と専用ＩＯ装置とのデータ通信に用いられる専用ＩＯデータバスとは１つのデータバスを共有している。これは、ＩＯ制御ＡＳＩＣ１００の信号線削減によるコストダウンを図るためである。
【００２５】
ただし、ＲＯＭスロット１４０と専用ＩＯスロット１５０は、従来のものを流用しており、それぞれのデータピンのアサインは異なっているものとする。このため、データ信号配線の最適化が困難であり、基板上のデータバスを交差させたり、複雑に引き回さざるを得ない状況が生じている。
【００２６】
そこで、本実施例では、ＩＯ制御ＡＳＩＣ１００の内部にデータバスをスワップする回路を設け、ＲＯＭスロット１４０および専用ＩＯスロット１５０とのデータバス配線を容易に最適化できるようにしている。
【００２７】
また、共通のデータバスの他に、ＩＯ制御ＡＳＩＣ１００とＲＯＭスロット１４０とを接続する信号線として、アドレス線と制御信号線とが備えられ、ＩＯ制御ＡＳＩＣ１００と専用ＩＯスロット１５０とを接続する信号線として、制御信号線が備えられている。
【００２８】
図２（ａ）は、本実施例におけるＩＯ制御ＡＳＩＣ１００のデータ出力系の構成を示すブロック図である。
【００２９】
本図に示すように、データ出力系の構成として、ＩＯ制御ＡＳＩＣ１００には、ＲＯＭへのデータ出力を制御するＲＯＭ制御回路１０１と、専用ＩＯ装置へのデータ出力を制御する専用ＩＯ制御回路１０２とが備えられている。
【００３０】
なお、本実施例において、ＲＯＭへのデータ出力は、ＣＰＵ１２０からの要求により行なわれ、専用ＩＯ装置へのデータ出力は、ＣＰＵ１２０からの要求あるいはＤＭＡの要求により行なわれるものとする。
【００３１】
このため、ＩＯ制御ＡＳＩＣ１００には、ＣＰＵ１２０からのＲＯＭあるいは専用ＩＯ装置へのデータ出力要求を受け付けるＣＰＵアドレスデコーダ１０３と、ＤＭＡによる専用ＩＯ装置へのデータ出力要求を受け付けるＤＭＡ調停回路１０４が備えられている。
【００３２】
ＣＰＵアドレスデコーダ１０３は、ＣＰＵ１２０が出力したアドレスをデコードし、それがＲＯＭへのデータ出力命令の場合にはＲＯＭ要求：有効を後述する調停回路１０５に出力し、専用ＩＯ装置へのデータ出力命令の場合には専用ＩＯ＿ＣＰＵ要求：有効を調停回路１０５に出力する。
【００３３】
また、ＤＭＡ調停回路１０４は、ＤＭＡによる専用ＩＯ装置へのデータ出力要求を受け付けると専用ＩＯ＿ＤＭＡ要求：有効を後述する調停回路１０５に出力する。
【００３４】
さらに、ＩＯ制御ＡＳＩＣ１００には、ＲＯＭへのデータ出力と専用ＩＯ装置へのデータ出力とを調停する調停回路１０５と、ＲＯＭ制御回路１０１からのデータ出力と専用ＩＯ制御回路からのデータ出力とを切り替えるとともに、専用ＩＯ制御回路１０２のデータ信号をスワップするスワップ・セレクタ回路と、データ出力時にイネーブルされる出力バッファ１０７とが備えられている。
【００３５】
スワップ・セレクタ回路１０６は、調停回路１０５からの調停信号にしたがいＲＯＭ制御回路１０１からのデータ出力と専用ＩＯ制御回路からのデータ出力とを切り替えるセレクタ１０６ｂと、専用ＩＯ制御回路１０２からのデータ信号をスワップするスワップ回路１０６ａとを備えている。
【００３６】
また、セレクタ１０６ｂは、ＲＯＭ制御回路１０１あるいは専用ＩＯ制御回路１０２からの出力イネーブル信号が有効の場合に、出力バッファ１０７をイネーブル状態にする。なお、いずれの出力イネーブル信号とも無効の場合には、出力バッファ１０７はハイインピーダンス状態となる。
【００３７】
上述のように、本実施例では、ＲＯＭ制御回路１０１からのデータ信号線を基準に、専用ＩＯ制御回路１０２からのデータ信号線をスワップするようにしている。もちろん、専用ＩＯ制御回路１０２からのデータ信号線を基準に、ＲＯＭ制御回路１０１からのデータ信号線をスワップするようにしてもよい。
【００３８】
図２（ｂ）は、調停回路１０５が出力する調停信号を示す状態遷移図である。
【００３９】
本図に示すように、調停回路１０５は、ＣＰＵアドレスデコーダ１０３からのＲＯＭ要求が無効で、かつ、ＣＰＵアドレスデコーダ１０３からの専用ＩＯ＿ＣＰＵ要求およびＤＭＡ調停回路１０４からの専用ＩＯ＿ＤＭＡ要求のいずれかが有効な場合には、専用ＩＯ制御回路１０２からのデータ出力を示す調停信号を出力する状態に遷移する。
【００４０】
また、ＣＰＵアドレスデコーダ１０３からのＲＯＭ要求が有効で、かつ、ＣＰＵアドレスデコーダ１０３からの専用ＩＯ＿ＣＰＵ要求およびＤＭＡ調停回路１０４からの専用ＩＯ＿ＤＭＡ要求のいずれも無効な場合には、ＲＯＭ制御回路１０１からのデータ出力を示す調停信号を出力する状態に遷移する。
【００４１】
再度、図２（ａ）を参照して、まず、ＲＯＭにデータを出力する場合を説明する。ここでは、ＣＰＵアドレスデコーダ１０３からのＲＯＭ要求が有効で、専用ＩＯ＿ＣＰＵ要求、専用ＩＯ＿ＤＭＡ要求のいずれも無効であるとする。
【００４２】
この場合、調停回路１０５が出力する調停信号は、ＲＯＭ制御回路１０１からのデータ出力を示している。
【００４３】
また、調停回路１０５は、ＲＯＭ制御回路１０１に対するＲＯＭ＿調停要求を有効にする。これによりＲＯＭ制御回路１０１は、スワップ・セレクタ回路１０６に対するＲＯＭ出力イネーブルを有効にし、データをＲＯＭ出力としてスワップ・セレクタ回路１０６に出力する。
【００４４】
スワップ・セレクタ回路１０６のセレクタ１０６ｂは、調停回路１０５からの調停信号によりＲＯＭ制御回路１０１からのデータ出力に切り替わっている。また、出力バッファ１０７をイネーブル状態にすることでＲＯＭ制御回路１０１からのデータが共通データバスにより、ＲＯＭおよび専用ＩＯ装置に出力される。なお、出力されたデータは図示しないイネーブル信号によりＲＯＭに入力される。
【００４５】
つぎに、専用ＩＯ装置にデータを出力する場合を説明する。ここでは、ＤＭＡ調停回路１０４からの専用ＩＯ＿ＤＭＡ要求が有効で、ＲＯＭ要求、専用ＩＯ＿ＤＭＡ要求のいずれも無効であるとする。
【００４６】
この場合、調停回路１０５が出力する調停信号は、専用ＩＯ制御回路１０２からのデータ出力を示している。
【００４７】
また、調停回路１０５は、専用ＩＯ制御回路１０２に対する専用ＩＯ＿調停ＤＭＡ要求を有効にする。これにより専用ＩＯ制御回路１０２は、スワップ・セレクタ回路１０６に対する専用ＩＯ出力イネーブルを有効にし、データを専用ＩＯ出力としてスワップ・セレクタ回路１０６に出力する。
【００４８】
スワップ・セレクタ回路１０６のセレクタ１０６ｂは、調停回路１０５からの調停信号により専用ＩＯ制御回路１０２からのデータ出力に切り替わっている。また、出力バッファ１０７をイネーブル状態にすることで専用ＩＯ制御回路１０２からのデータが共通データバスにより、ＲＯＭおよび専用ＩＯ装置に出力される。なお、出力されたデータは図示しないイネーブル信号により専用ＩＯ装置に入力される。
【００４９】
この結果、ＲＯＭ制御回路１０１からのデータは、図３（ａ）に示すように、スワップされずに出力され、専用ＩＯ制御回路１０２からのデータは、図３（ｂ）に一例を示すように、ＩＯ制御ＡＳＩＣ１００の内部でスワップされて出力される。すなわち、本図の例では、専用ＩＯ制御回路１０２のデータ［１２］は、データ［０」としてデータバスに出力され、データ［４］は、データ［１］としてデータバスに出力されるという具合である。
【００５０】
なお、どのデータとどのデータとをスワップさせるかは、データバスを共通化するデバイスのピンアサイン、コントローラの基板の形状、デバイスの配置等に基づいて、データバスの配線が最適になるように設計時に定めるようにすることが望ましい。
【００５１】
つぎに、ＩＯ制御ＡＳＩＣのデータ入力系について説明する。図４は、本実施例におけるＩＯ制御ＡＳＩＣ１００のデータ入力系の構成を示すブロック図である。
【００５２】
本図に示すように、ＩＯ制御ＡＳＩＣ１００に備えられたＲＯＭ制御回路１０１は、ＲＯＭからのデータ入力を制御し、専用ＩＯ制御回路１０２は、専用ＩＯ装置からのデータ入力を制御する。また、ＩＯ制御ＡＳＩＣ１００のデータ入力系には、ＲＯＭあるいは専用ＩＯ装置からのデータを入力する入力バッファ１０９を備えている。
【００５３】
入力されたデータは、ＲＯＭ制御回路１０１および専用ＩＯ制御回路１０２に入力される。ここで、専用ＩＯ制御回路１０２に入力されるデータは、スワップ回路１０８によりスワップされている。
【００５４】
なお、入力系のスワップ回路１０８は、専用ＩＯ装置からのアクセスに関係なくスワップを行なうようにすることができる。すなわち、入力系では、出力系のようなセレクタ回路を用いることなく構成することができる。
【００５５】
この結果、ＲＯＭ制御回路１０１に入力するデータは、スワップされずに入力され、専用ＩＯ制御回路１０２に入力するデータは、ＩＯ制御ＡＳＩＣ１００の内部でスワップされて入力される。例えば、専用ＩＯ装置からのデータ［１５］は、データ［６」として専用ＩＯ制御回路１０２入力され、データ［９］は、データ［２６］として専用ＩＯ制御回路１０２入力されるという具合である。
【００５６】
出力系と同様に、どのデータとどのデータとをスワップさせるかは、データバスを共通化するデバイスのピンアサイン、コントローラの基板の形状、デバイスの配置等に基づいて、データバスの配線が最適になるように設計時に定めるようにすることが望ましい。
【００５７】
以上に示したように、本発明によれば、ＡＳＩＣが制御する２つのデバイスにおいてバスを共通化させた場合に、基板上のバス配線の最適化を容易にすることができる。
【図面の簡単な説明】
【００５８】
【図１】本実施例における印刷装置のメイン基板の構成の一例を示すブロック図。
【図２】ＩＯ制御ＡＳＩＣの出力系の構成を示すブロック図。
【図３】ピンアサインのスワップの例を示す図。
【図４】ＩＯ制御ＡＳＩＣの入力系の構成を示すブロック図。
【図５】従来の印刷装置のメイン基板の構成の一例を示すブロック図。
【符号の説明】
【００５９】
１００…ＩＯ制御ＡＳＩＣ、１０１…ＲＯＭ制御回路、１０２…専用ＩＯ制御回路、１０３…アドレスデコーダ、１０４…ＤＭＡ調停回路、１０５…調停回路、１０６…スワップ・セレクタ回路、１０６ａ…スワップ回路、１０６ｂ…セレクタ、１０７…出力バッファ、１０８…スワップ回路、１０９…入力バッファ、１４０…ＲＯＭスロット、１５０…専用ＩＯスロット、２４０…ＲＯＭスロット、２５０…専用ＩＯスロット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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