(57)【特許請求の範囲】
【請求項１】
第一の化合物半導体からなる基板上に積層形成された該基板と同種或いは格子定数が略等しい第二の化合物半導体からなるバッファ層及び該基板と格子定数が略等しく且つ禁制帯幅が該バッファ層に比較して小さい第三の化合物半導体からなるチャネル層及び該チャネル層との間にヘテロ界面を生成する第二の化合物半導体からなる第一の供給層を備えるｎチャネル高電子移動度トランジスタに於いて、
ソース電極下方のチャネル層に在るソース領域内に選択的に形成されて該チャネル層との間にタイプIIヘテロ構造を生成し且つ該第一の供給層と該チャネル層との界面に於ける該チャネル層側に生成される二次元電子ガスと連続する二次元電子ガスを生成する第四の化合物半導体からなる第二の供給層を備え、
該第二の供給層は全ての側面に於いて該チャネル層に接すると共に上面は該第一の供給層に接してなり該第一の供給層及び該第二の供給層は共に伝導型がｎ型であること
を特徴とする電界効果半導体装置。
【請求項２】
一つ以上のゲート電極を備え且つ第一の化合物半導体がＩｎＰ及び第二の化合物半導体がＩｎＡｌＡｓ及び第三の化合物半導体がＩｎＧａＡｓ及び第四の化合物半導体がＧａＡｓＳｂであること
を特徴とする請求項１記載の電界効果半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流−電圧特性に於けるキンク効果が抑制され、高周波特性や雑音特性が改善された電界効果半導体装置に関する。
【０００２】
一般に、高い周波数帯で動作させる半導体装置としては電界効果半導体装置が多用されていて、例えば、高電子移動度トランジスタ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、或いは、ＳＯＩＭＯＳＦＥＴ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）などが知られている。
【０００３】
図１５は従来のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ及びＳＯＩＭＯＳＦＥＴなどの電界効果半導体装置を表す図であり、（Ａ）はＨＥＭＴの要部切断側面を、また、（Ｂ）はＳＯＩＭＯＳＦＥＴの要部切断側面及びエネルギ・バンド・ダイヤグラムをそれぞれ示している。
【０００４】
図１５（Ａ）に於いて、１は面指数が（００１）である半絶縁性ＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、３Ａは二次元電子ガス、４はｉ−ＩｎＡｌＡｓ電子供給層、４Ａはｎ−ＩｎＡｌＡｓデルタ・ドープ層、５はソース電極、６はドレイン電極、７はゲート電極、８は合金化層をそれぞれ示している。
【０００５】
図１５（Ｂ）に於いて、１１はＳｉ半導体基板、１２はＳｉＯ2 絶縁膜、１３はＳｉ半導体層、１３ＳはＳｉＧｅソース領域、１３Ｄはドレイン領域、１４はゲート絶縁膜、１５はソース電極、１６はドレイン電極、１７はゲート電極をそれぞれ示してあり、また、付記されたエネルギ・バンド・ダイヤグラムはドレイン電圧を印加した状態を線Ｘ−Ｘに沿った断面で見たものであり、ＥV は価電子帯の上端、ＥC は伝導帯の下端をそれぞれ示している。
【０００６】
ところで、図１５（Ａ）に見られるようなＩｎＰ基板１上に形成したＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴでは、キンクと呼ばれる特性が顕著に観測されている。
【０００７】
このキンクは、種々な原因で発生するのであるが、静特性、即ち、ドレイン電流−ソース・ドレイン間電圧の特性に於ける平坦部分（飽和状態の部分）に折れ曲がったような特性が現れる現象であって、高周波特性の劣化や雑音発生の原因になる。
【０００８】
ＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴは、４０〔ＧＨｚ〕或いはそれ以上の時分割多重化（ｔｉｍｅ−ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘｉｎｇ：ＴＤＭ）を行なう場合のキー・デバイスとして有望視されているところであり、その実現には、キンク効果の抑制が重要であるとされている。
【０００９】
近年、時間依存のキンク効果を等価回路解析に依って説明できることが報告されている（要すれば、「Ｍ．Ｈ．Ｓｏｍｅｒｖｉｌｌｅ  ｅｔ．ａｌ．（ＩＥＤＭ９８）」、を参照）。
【００１０】
それに依ると、ドレイン近傍に於ける高電界に依って、ソースから注入された二次元電子チャネル中の電子は加速され、衝突イオン化現象が起こり、それに依って生成された電子・正孔対は電界に依って互いに反対方向に走行することになる。
【００１１】
図１６は問題点を説明する為のＨＥＭＴ及びエネルギ・バンドを表す図であって、（Ａ）はＨＥＭＴの要部切断側面を、また、（Ｂ）はエネルギ・バンド・ダイヤグラムをそれぞれ示し、図１５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、図１６では、半絶縁性ＩｎＰ基板１を省略してある。
【００１２】
図に於いて、Ｓはソース、Ｄはドレイン、Ｇはゲート、白丸は正孔、黒丸は電子をそれぞれ示し、そして、星印は衝突イオン化が起こっていることを表している。
【００１３】
図１６の（Ｂ）に見られるように、ソースＳの近傍では、エネルギ・バンドが若干持ち上がった状態にある為、衝突イオン化で生成された正孔は図示されているように滞留し易くなり、その滞留した正孔はｉ−ＩｎＡｌＡｓ電子供給層４に於ける表面準位と再結合することで消滅し、それに依ってキンク効果が発生するとされている。
【００１４】
ところで、ＩｎＧａＡｓのエネルギ・バンド・ギャップは０．７６〔ｅＶ〕程度であって、ＧａＡｓに於けるそれの約半分程度であり、一般に衝突イオン化率はエネルギ・バンド・ギャップが小さいほど大きくなる傾向にある。
【００１５】
図１７は衝突イオン化率の電界強度依存性を説明する為の線図であり、向かって左側の図にはＳｉＣ、Ｓｉ、Ｇｅについて示され、同じく右側の図には種々な化合物について示されていて、横軸には電界強度を、また、縦軸にはイオン化率をそれぞれ採ってある（要すれば、「Ｓ．Ｍ．Ｓｚｅ，Ｐｈｙｓｉｃｓ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ，２ｎｄ  ｅｄ．，ｐ．４７」、を参照）。
【００１６】
図からすると、エネルギ・バンド・ギャップが小さい半導体材料ほど衝突イオン化率は大きいことが明瞭に看取され、従って、デバイスの微細化を進行させた場合、ＧａＡｓ系ＨＥＭＴに於いてはそれほど考慮する必要がなかった衝突イオン化について、ＩｎＧａＡｓ系ＨＥＭＴに於いては考慮せざるを得ない状況になることが理解されよう。
【００１７】
現在、ＩｎＧａＡｓ系ＨＥＭＴとしては、ゲート長３０〔ｎｍ〕のものが試作されているので、その寄生容量や寄生インダクタンスの最適化を行なって、ソース・ゲート間及びゲート・ドレイン間の寸法を縮小した場合、ソース・ドレイン間が０．１〔μｍ〕程度のものも実現できる筈である。
【００１８】
このようなＨＥＭＴに於いて、ソース・ドレイン間電圧を１．５〔Ｖ〕、ゲート電圧を１〔Ｖ〕程度とした場合、チャネル方向電界は１５０〔ｋＶ／ｃｍ〕以上、ゲート・ドレイン近傍ではゲート電圧に依る電界が加わる為、電界強度は更に増大する。
【００１９】
このような状況では、図１７から明らかなように、ＩｎＧａＡｓに於ける衝突イオン化がＳｉに於ける電子に依る衝突イオン化と同程度以上になり、電界が増大するにつれて衝突イオン化率は大きくなる。
【００２０】
図１６について説明した衝突イオン化率の増大はＨＥＭＴに関してであるが、ソースの近傍に正孔が滞留してキンク効果発生の原因になっているデバイスとしては、前記した図１５（Ｂ）に見られるような完全空乏化ＳＯＩＭＯＳＦＥＴが挙げられる。
【００２１】
そこで、図１５（Ｂ）に見られるＭＯＳＦＥＴでは、Ｓｉ半導体層１３に於けるソース領域形成予定部分にＧｅをイオン注入し、且つ、アニールすることでＳｉＧｅからなるソース領域１３Ｓを形成してあり、そのＳｉＧｅとチャネル部分のＳｉとでヘテロ界面を生成させるようにしている。
【００２２】
一般には、ＳｉＧｅの禁制帯はＳｉのそれに比較して小さく、且つ、バンド不連続は伝導帯には殆どなくて価電子帯に生成されていることから、滞留する正孔はソース電極１５に吸い込まれ、そこで電子と再結合するのだ、としている（要すれば「Ｍ．Ｙｏｓｈｉｍｉ  ｅｔ．ａｌ．，ＩＥＤＭ９４」を参照）。
【００２３】
ここで、図１５（Ｂ）に見られるＭＯＳＦＥＴを挙げて説明した理由は、該ＭＯＳＦＥＴの基本的技術思想に見るべきものがあり、本発明では、その考え方を一部利用していることに依る。
【００２４】
【発明が解決しようとする課題】
本発明では、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔が容易にソース電極に吸収されるようにし、正孔と表面準位との再結合に依るキンク効果の発生を抑制して高周波特性や雑音特性を改善しようとする。
【００２５】
【課題を解決するための手段】
例えば、ＩｎＰに格子整合するＩｎＧａＡｓと同じくＧａＡｓＳｂとは、禁制帯が互いにずれた状態で重なる、スタガード・バンド・ラインナップ、いわゆるタイプIIヘテロ接合を形成することが知られている（要すれば、「Ｙ．Ｓｕｇｉｙａｍａ  ｅｔ．ａｌ．，“ＩｎＧａＡｓ／ＧａＡｓＳｂ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ  Ｌａｔｔｉｃｅ−Ｍａｔｃｈｅｄ  ｔｏ  ＩｎＰ  Ｇｒｏｗｎｂｙ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  ｅｐｉｔａｘｙ”，Ｊ．Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  ９５（１９８９）ｐｐ．３６３−３６６）」、を参照）。
【００２６】
本発明者は、上記技術をＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴに於けるソース端に応用することで正孔の滞留を抑制することが可能になるであろうことを推測した。
【００２７】
然しながら、そのようにした場合、ゲート幅方向のソース／チャネル端を全てＧａＡｓＳｂ／ＩｎＧａＡｓヘテロ接合に置き換えた場合、ヘテロ界面に於ける界面再結合が問題になる筈であり、また、ｎ−ＧａＡｓＳｂのショットキ接合に於けるバリヤ高さがスタガード・バンド・ラインナップの分だけ高くなる為、コンタクト抵抗が増加する可能性もある。
【００２８】
本発明では、ソース領域のソース端に於いて、ｎ−ＧａＡｓＳｂ領域を一箇所以上配置し、滞留する正孔を該ｎ−ＧａＡｓＳｂ領域に吸収させ、そこで多数キャリヤである電子と再結合させるようにすることで、正孔とＩｎＡｌＡｓ表面準位との再結合に起因するキンク効果を抑制することが基本になっている。
【００２９】
図１は本発明の原理を説明する為の電界効果半導体装置に関わる説明図であって、（Ａ）は要部切断平面、（Ｂ）は要部切断側面をそれぞれ表している。
【００３０】
図に於いて、２１は面指数が（００１）である半絶縁性ＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、２３はｉ−ＩｎＧａＡｓチャネル層、２３Ａはチャネル層２３のソース領域に選択的に形成されたｎ−ＧａＡｓＳｂ領域（第二の供給層）、２３Ｂはｉ−ＩｎＧａＡｓとｎ−ＧａＡｓＳｂとで生成されたヘテロ界面に於けるチャネル層２３側に生成された高濃度電子蓄積層、２３Ｃはチャネル層２３に生成されたチャネル、２４はｉ−ＩｎＡｌＡｓスペーサ層、２５はｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）、２６はｉ−ＩｎＡｌＡｓバリヤ層、２７はゲート電極をそれぞれ示している。
【００３１】
図２は図１に示した電界効果半導体装置の所要断面で見たエネルギ・バンド・ダイヤグラムであり、（Ａ）は図１に於けるＸ１−Ｘ１に沿う断面で見たエネルギ・バンド・ダイヤグラム、（Ｂ）は図１に於けるＸ２−Ｘ２に沿う断面で見たエネルギ・バンド・ダイヤグラム、（Ｃ）は図１に於けるＹ−Ｙに沿う断面で見たエネルギ・バンド・ダイヤグラムである。尚、図１５及び図１６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、ＥF はフェルミ・レベルを示している。
【００３２】
図１に於けるＸ１−Ｘ１に沿う断面は、ソース・ゲート・ドレインを結ぶラインがＩｎＧａＡｓからなるチャネル２３Ｃを横断するものであり、通常のＨＥＭＴと全く同じ状態であり、これに対応する図２（Ａ）に見られるエネルギ・バンド・ダイヤグラムから知得されるところは、図１６について説明した従来のＨＥＭＴと全く同じである。
【００３３】
図１に於けるＸ２−Ｘ２に沿う断面は、同様にチャネル２３Ｃを横断するものではあるが、その断面はソース領域に形成されたｎ−ＧａＡｓＳｂ領域２３Ａを通っているので、ソース端、即ち、ｎ−ＧａＡｓＳｂ領域２３Ａとｉ−ＩｎＧａＡｓからなるチャネル２３Ｃとの界面はタイプIIヘテロ接合構造をなし、これに対応する図２（Ｂ）に見られるエネルギ・バンド・ダイヤグラムから看取できるように正孔が落ち込み易い構造になっている。
【００３４】
図１に於けるＹ−Ｙに沿う断面は、ｉ−ＩｎＧａＡｓチャネル層２３に於けるソース領域にｎ−ＧａＡｓＳｂ領域２３Ａが形成されているので、ｉ−ＩｎＧａＡｓチャネル層２３の部分とｎ−ＧａＡｓＳｂ領域２３Ａとがライン・アンド・スペース状に並んでいる状態にあって、その界面は変調ドープ構造であることから、界面のｉ−ＩｎＧａＡｓチャネル層２３側には周囲即ちｉ−ＩｎＧａＡｓチャンネル層２３に比較して高濃度の電子蓄積層２３Ｂ（太い破線）が生成され、図２（Ｃ）に見られるエネルギ・バンド・ダイヤグラムには、第一の供給層であるｎ−ＩｎＡｌＡｓデルタ・ドープ層２５及び第二の供給層であるｎ−ＧａＡｓＳｂ領域２３Ａに依って電子がＧａＡｓＳｂ／ＩｎＧａＡｓ界面に蓄積する様子が示されている。
【００３５】
この構成によれば、界面再結合の影響を低減することが可能であり、ソースにｎ−ＧａＡｓＳｂ領域２３Ａを再成長することに依るソース抵抗増大を抑止するのに有効である。尚、図２（Ｃ）には、第１の供給層であるｎ−ＩｎＡｌＡｓデルタ・ドープ層２５のエネルギ・バンド（破線）も含めて示してある。
【００３６】
前記したところから、本発明に依る電界効果半導体装置に於いては、
（１）
第一の化合物半導体からなる基板（例えば半絶縁性ＩｎＰ基板３１）上に積層形成された該基板と同種或いは格子定数が略等しい第二の化合物半導体からなるバッファ層（例えばｉ−ＩｎＡｌＡｓバッファ層３２）及び該基板と格子定数が略等しく且つ禁制帯幅が該バッファ層に比較して小さい第三の化合物半導体からなるチャネル層（例えばｉ−ＩｎＧａＡｓチャネル層３３）及び該チャネル層との間にヘテロ界面を生成する第二の化合物半導体からなる第一の供給層（例えばｎ−ＩｎＡｌＡｓデルタ・ドープ層３５）とを備えるｎチャネル高電子移動度トランジスタに於いて、ソース電極（例えばソース電極４０Ｓ）下方のチャネル層に在るソース領域内に選択的に形成されて該チャネル層との間にタイプIIヘテロ構造を生成し且つ該第一の供給層と該チャネル層との界面に於ける該チャネル層側に生成される二次元電子ガスと連続する二次元電子ガス（例えば高濃度電子蓄積層３３Ｂ）を生成する第四の化合物半導体からなる第二の供給層（例えばｎ−ＧａＡｓＳｂ領域３３Ａ）を備え、該第二の供給層は全ての側面に於いて該チャネル層に接すると共に上面は該第一の供給層に接してなり該第一の供給層及び該第二の供給層は共に伝導型がｎ型であることを特徴とするか、或いは、
【００３８】
（２）
前記（１）に於いて、一つ以上のゲート電極（例えばゲート電極３９Ｇ）を備え且つ第一の化合物半導体がＩｎＰ及び第二の化合物半導体がＩｎＡｌＡｓ及び第三の化合物半導体がＩｎＧａＡｓ及び第四の化合物半導体がＧａＡｓＳｂであることを特徴とする。
【００３９】
前記手段を採ることに依り、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔がソース近傍に滞留せずに容易にソース電極に吸収され、正孔と表面準位との再結合に依るキンク効果の発生が抑制されて高周波特性や雑音特性を改善することができる。
【００４０】
【発明の実施の形態】
図３は本発明に於ける一実施の形態である電界効果半導体装置（ＨＥＭＴ）を説明する為の説明図であって、（Ａ）は要部切断平面、（Ｂ）は要部切断側面をそれぞれ表している。尚、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘに沿って切断した面を表している。また、図３及び以下の図に於いて、要部切断平面を表す（Ａ）では、要部切断側面を表す（Ｂ）に見られる要素を省略して簡明にしてあり、例えば図３（Ａ）は、図３（Ｂ）に見られる半導体層の一部を省略して表されている。
【００４１】
図に於いて、３１は面指数が（００１）である半絶縁性ＩｎＰ基板、３２はｉ−ＩｎＡｌＡｓバッファ層、３３はｉ−ＩｎＧａＡｓチャネル層、３３Ａはｉ−ＩｎＧａＡｓチャネル層３３のソース領域に形成されたｎ−ＧａＡｓＳｂ領域、３３Ｂはｉ−ＩｎＧａＡｓとｎ−ＧａＡｓＳｂとのヘテロ界面に於けるｉ−ＩｎＧａＡｓチャネル層３３側に生成された高濃度電子蓄積層、３３Ｃはｉ−ＩｎＧａＡｓチャネル層３３に於けるチャネル、３４はｉ−ＩｎＡｌＡｓスペーサ層、３５はｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）、３６はｉ−ＩｎＡｌＡｓバリヤ層、３７はｎ+ −ＩｎＡｌＡｓコンタクト層、３８はｎ+ −ＩｎＧａＡｓからなるコンタクト層、３９Ｇはゲート電極、４０Ｓはソース電極、４１Ｄはドレイン電極をそれぞれ示している。
【００４２】
図４乃至図１４は図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図であり、（Ａ）は図３に於ける線Ｘ−Ｘに沿った要部切断側面を、また、（Ｂ）は図３に於ける線Ｙ−Ｙに沿った要部切断側面をそれぞれ示し、以下、各図を参照しつつ説明する。
【００４３】
図４参照
４−（１）
ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法を適用することに依り、半絶縁性ＩｎＰ基板３１上にｉ−ＩｎＡｌＡｓバッファ層３２、ｉ−ＩｎＧａＡｓチャネル層３３、ｉ−ＩｎＡｌＡｓスペーサ層３４、ｎ−ＩｎＡｌＡｓデルタ・ドープ層３５、ｉ−ＩｎＡｌＡｓバリヤ層３６、ｎ+ −ＩｎＡｌＡｓコンタクト層３７、ｎ+ −ＩｎＧａＡｓコンタクト層３８を順に積層成長させる。尚、３３Ｃはチャネル（二次元電子ガス）を示している。
【００４４】
前記成長した各半導体層に関する主要なデータを例示すると以下の通りである。
0004606531.tif 000002
【００４５】
この場合、各半導体層を成長させる場合の基板温度は基本的に５２０〔℃〕であり、例外として、デルタ・ドープ層などｎ−ＩｎＡｌＡｓは４８０〔℃〕で、また、ｎ−ＩｎＧａＡｓは４２０〔℃〕でそれぞれ成長させた。
【００４６】
この電界効果半導体装置に於いて、リセス内にゲートを形成する構造にする場合、ｎ+ −ＩｎＡｌＡｓコンタクト層３７とｉ−ＩｎＡｌＡｓ層３６層との間にＩｎＰ層を介挿するとエッチングを自動停止させることが可能になってリセスの形成が正確且つ容易になる。尚、その場合、成膜技術としては、ガス・ソースＭＢＥ法やＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を適用して良い。
【００４７】
図５参照
５−（１）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが２００〔ｎｍ〕程度のＳｉＯ2 層５１を形成する。
【００４８】
５−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース領域形成予定部分に少なくとも一つのストライプ開口５２Ａをもつか、或いは、複数の場合にはライン・アンド・スペース状のストライプ開口５２Ａをもつレジスト層５２を形成する。
【００４９】
図６参照
６−（１）
エッチャントをＮＨ4 Ｆ：ＨＦ＝１０：１のフッ化アンモニア溶液とするウエット・エッチング法を適用することに依り、レジスト層５２をマスクとしてＳｉＯ2 層５１のエッチングを行なってストライプ開口５２Ａと同じパターンの開口５１Ａを形成する。
【００５０】
図７参照
７−（１）
レジスト膜５２を除去してから、クエン酸系エッチング液（異方性エッチング用）及びフッ酸系エッチング液（等方性エッチング用）を用いたウエット・エッチング法を適用することに依って、ＳｉＯ2 膜５１をマスクとしてｎ+ −ＩｎＧａＡｓコンタクト層３８の表面からｉ−ＩｎＧａＡｓチャネル層３３とｉ−ＩｎＡｌＡｓバッファ層３２との界面に達するエッチングを行なって穴３３Ｈを形成する。尚、クエン酸系エッチング液として具体的には、クエン酸：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：３：２を、また、フッ酸系エッチング液として具体的には、ＨＦ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝５：８０：１８００をぞれぞれ用いた。尚、クエン酸系エッチング液に依ればＩｎＧａＡｓを選択的にエッチングすることができる。
【００５１】
図８参照
８−（１）
ガス・ソースＭＢＥ法を適用することに依り、アルシン（ＡｓＨ3 ）雰囲気中に於いて穴３３Ａ内に表出されている半導体面上の自然酸化膜を除去してから、引き続いてガス・ソースＭＢＥ法を適用することに依って、穴３３Ｈ内にＩｎＰに格子整合する厚さ１０〔ｎｍ〕のｎ−ＧａＡｓＳｂ（ｎ＝１×１０18〔cm-3〕）領域３３Ａを形成する。尚、ガス・ソースＭＢＥ法は他の成膜法、例えばＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を適用するなど、他の技法に代替して良い。
【００５２】
８−（２）
引き続き、ガス・ソースＭＢＥ法を適用して厚さ５〔ｎｍ〕のｉ−ＩｎＡｌＡｓスペーサ層、厚さ３〔ｎｍ〕のｎ−ＩｎＡｌＡｓデルタ・ドープ層、厚さ５〔ｎｍ〕のｉ−ＩｎＡｌＡｓバリヤ層、厚さ１０〔ｎｍ〕のｎ+ −ＩｎＡｌＡｓコンタクト層、厚さ１０〔ｎｍ〕のｎ+ −ＩｎＧａＡｓコンタクト層を選択成長し穴３３Ｈを埋めて平坦化する。尚、ここで成長した各半導体層は、図を簡明にする為、当初に形成したｉ−ＩｎＡｌＡｓスペーサ層３４、ｎ−ＩｎＡｌＡｓデルタ・ドープ層３５、ｉ−ＩｎＡｌＡｓバリヤ層３６、ｎ+ −ＩｎＡｌＡｓコンタクト層３７、ｎ+ −ＩｎＧａＡｓコンタクト層３８とそれぞれ一体化して表してある。
【００５３】
図９参照
９−（１）
エッチャントをフッ化アンモニウム系溶液とするウエット・エッチング法を適用することに依ってＳｉＯ2 層５１を除去してから、プラズマＣＶＤ法を適用することに依り、厚さ１００〔ｎｍ〕程度のＳｉＯ2 からなる絶縁層５３を形成する。
【００５４】
図１０参照
１０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極形成予定部分に開口５４ＡをもつＥＢ（ｅｌｅｃｔｒｏｎ  ｂｅａｍ）露光用レジスト層５４を形成する。
【００５５】
１０−（２）
エッチャントをフッ化アンモニウム溶液とするウエット・エッチング法を適用することに依り、レジスト層５４をマスクとしてＳｉＯ2 層５３のエッチングを行い、開口５４Ａと同じパターンの開口５３Ａを形成する。
【００５６】
図１１参照
１１−（１）
開口５４Ａをもつレジスト層５４をそのまま残した状態でスパッタリング法を適用することに依り、厚さが２００〔ｎｍ〕のＷＳｉ層を形成する。
【００５７】
１１−（２）
レジスト層５４を溶解・除去するリフト・オフ法を適用してＷＳｉ層のパターニングを行なってゲート電極３９Ｇを形成する。
【００５８】
図１２参照
１２−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース電極及びドレイン電極各形成予定部分に開口５６Ｓ及び５６ＤをもつＥＢ露光用レジスト層５６を形成する。
【００５９】
図１３参照
１３−（１）
エッチャントをフッ化アンモニウム溶液とするウエット・エッチング法を適用することに依り、レジスト層５６をマスクとしてＳｉＯ2 層５３のエッチングを行い、開口５６Ｓ及び開口５６Ｄと同じパターンの開口５３Ｓ及び開口５３Ｄを形成する。
【００６０】
図１４参照
１４−（１）
開口５６Ｓ及び開口５６Ｄをもつレジスト層５６をそのまま残した状態で真空蒸着法を適用することに依り、厚さが５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕ層を形成する。
【００６１】
１４−（２）
レジスト層５６を溶解・除去するリフト・オフ法を適用してＡｕＧｅ／Ａｕ層のパターニングを行なってソース電極４０Ｓ及びドレイン電極４０Ｄを形成する。
【００６２】
１４−（３）
温度を４００〔℃〕、時間を１〔分〕として、ソース電極４０Ｓ及びドレイン電極４０Ｄの合金化熱処理を行なう。
【００６３】
前記工程を経て得られたＨＥＭＴは、キンク効果が抑制された良好な静特性を示し、高周波特性や雑音特性は優れていた。
【００６４】
本発明は、前記実施の形態に限られず、特許請求の範囲を逸脱しない範囲で多くの改変を実現することが可能であり、例えば、前記実施の形態では、ダブル・ゲートのＨＥＭＴについて説明したが、必要ならばシングル・ゲートにしても良いことは勿論である。
【００６５】
【発明の効果】
本発明に依る電界効果半導体装置では、ｎチャネル高電子移動度トランジスタに於いて、ソース電極下方のチャネル層に在るソース領域内に選択的に形成されて該チャネル層との間にタイプIIヘテロ構造を生成し且つ該第一の供給層と該チャネル層との界面に於ける該チャネル層側に生成される二次元電子ガスと連続する二次元電子ガスを生成する第四の化合物半導体からなる第二の供給層を備え、該第二の供給層は全ての側面に於いて該チャネル層に接すると共に上面は該第一の供給層に接してなり該第一の供給層及び該第二の供給層は共に伝導型がｎ型であることを特徴とする。
【００６６】
前記構成を採ることに依り、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔がソース近傍に滞留せずに容易にソース電極に吸収され、正孔と表面準位との再結合に依るキンク効果の発生が抑制されて高周波特性や雑音特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の電界効果半導体装置に関わる説明図である。
【図２】図１に示した電界効果半導体装置の所要断面で見たエネルギ・バンド・ダイヤグラムである。
【図３】本発明に於ける一実施の形態である電界効果半導体装置（ＨＥＭＴ）を説明する為の説明図である。
【図４】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図５】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図６】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図７】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図８】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図９】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１０】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１１】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１２】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１３】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１４】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１５】従来のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ及びＳＯＩＭＯＳＦＥＴなどの電界効果半導体装置を表す図である。
【図１６】問題点を説明する為のＨＥＭＴ及びエネルギ・バンドを表す図である。
【図１７】衝突イオン化率の電界強度依存性を説明する為の線図である。
【符号の説明】
３１  半絶縁性ＩｎＰ基板
３２  ｉ−ＩｎＡｌＡｓバッファ層
３３  ｉ−ＩｎＧａＡｓチャネル層
３３Ａ  ｎ−ＧａＡｓＳｂ領域
３３Ｂ  高濃度電子蓄積層
３３Ｃ  チャネル
３４  ｉ−ＩｎＡｌＡｓスペーサ層
３５  ｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）
３６  ｉ−ＩｎＡｌＡｓバリヤ層
３７  ｎ+ −ＩｎＡｌＡｓコンタクト層
３８  ｎ+ −ＩｎＧａＡｓからなるコンタクト層
３９Ｇ  ゲート電極
４０Ｓ  ソース電極
４１Ｄ  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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