(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域（１５）と、
前記第１半導体領域（１５）上に形成されたドレイン領域である第２導電型の第２半導体領域（２１）と、
前記第２半導体領域（２１）の表面領域に、該第２半導体領域（２１）の外周に沿うように形成され、且つ前記第１半導体領域（１５）よりも不純物濃度の高い第１導電型の第３半導体領域（１３）と、
前記第３半導体領域（１３）の下面に隣接するように形成され、且つ前記第１半導体領域（１５）よりも不純物濃度の高い第１導電型の第４半導体領域（１４）と、
前記第２半導体領域（２１）の表面領域に形成されたチャネル形成用領域である第１導電型の第５半導体領域（１９）と、
前記第５半導体領域（１９）の表面領域に形成されたソースコンタクト領域である第２導電型の第６半導体領域（２３）と、
前記第２半導体領域（２１）の表面領域に、該第２半導体領域（２１）よりも高い不純物濃度を有するドレインコンタクト領域である第２導電型の第７半導体領域（２２）と、
前記第３半導体領域（１３）に電気的に接続された接地電極（１）と、
前記第７半導体領域（２２）に電気的に接続されたドレイン電極（２）と、
前記第６半導体領域（２３）に電気的に接続されたソース電極（４）と、
前記第５半導体領域（１９）上にゲート絶縁膜（３１）を介して配置されたゲート電極（３）と、
を備え、
前記ゲート電極（３）は、前記第６半導体領域（２３）と前記第７半導体領域（２２）との間に配置されており、
前記第４半導体領域（１４）は、前記第１半導体領域（１５）及び前記第２半導体領域（２１）内に形成され、前記第３半導体領域（１３）よりもドレイン電極（２）側に延伸するように形成されている突片部（１４ａ）と、前記突片部（１４ａ）よりもドレイン電極（２）側に延伸しないように形成されている部分（１４ｂ）と、を備え、
前記第５半導体領域（１９）の表面領域に形成され、且つ前記第５半導体領域（１９）よりも不純物濃度の高いバックゲートコンタクト領域である第１導電型の第８半導体領域（１２）をさらに備え、
前記第８半導体領域（１２）はバックゲート電極（５）に電気的に接続され、
前記第５半導体領域（１９）は、前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備える領域（１９ｂ）と、前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備えない領域（１９ａ）とを有し、両者は交互に且つ離間して形成されており、
前記ドレイン電極（２）に静電気が印加された際に、前記第８半導体領域（１２）と、前記第５半導体領域（１９）と、前記第２半導体領域（２１）と、前記第７半導体領域（２２）とによって構成される電流流路Ｉ−１、及び、前記第３半導体領域（１３）と、前記第４半導体領域（１４）と、前記第１半導体領域（１５）と、前記第２半導体領域（２１）と、第７半導体領域（２２）とによって構成される電流流路Ｉ−２に電流が流れ、前記電流流路Ｉ−１の抵抗値が、前記電流流路Ｉ−２の抵抗値よりも大きい
ことを特徴とする高耐圧横型ＭＯＳＦＥＴを備える半導体装置。
【請求項２】
前記第５半導体領域（１９）の前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備えない領域（１９ａ）の下部には、前記第４半導体領域（１４）の突片部（１４ａ）が形成されている、ことを特徴とする請求項１に記載の高耐圧横型ＭＯＳＦＥＴを備える半導体装置。
【請求項３】
前記第４半導体領域（１４）の突片部（１４ａ）は、前記第５半導体領域（１９）よりも前記ドレイン電極（２）側に延伸するように形成されている、ことを特徴とする請求項２に記載の高耐圧横型ＭＯＳＦＥＴを備える半導体装置。
【請求項４】
前記第５半導体領域（１９）の前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備える領域（１９ｂ）の下部には、前記第４半導体領域（１４）の突片部（１４ａ）が形成されていない、ことを特徴とする請求項１に記載の高耐圧横型ＭＯＳＦＥＴを備える半導体装置。
【請求項５】
前記第５半導体領域（１９）は、前記第７半導体領域（２２）を包囲するように、前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備える領域（１９ｂ）と、前記第６半導体領域（２３）及び前記第８半導体領域（１２）を備えない領域（１９ａ）とが交互に且つ離間して配置され、
前記第３半導体領域（１３）は、前記第５半導体領域（１９）を囲むように閉環状に形成されている、ことを特徴とする請求項１に記載の高耐圧横型ＭＯＳＦＥＴを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧横型ＭＯＳＦＥＴを備える半導体装置に関し、詳しくは、静電気に対する耐量を向上させることができる高耐圧横型ＭＯＳＦＥＴを備える半導体装置に関する。
【背景技術】
【０００２】  一般的な高耐圧横型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える半導体装置では、バックゲート電極端子と接地用電極端子（グランド電極端子）とを、例えば、チャネル形成用領域や接地領域を構成する拡散領域を介して電気的に短絡し、バックゲート電極端子と接地用電極端子とを同一電位としている（例えば、特許文献１）。【０００３】  しかし、上述の技術において、バックゲート電極端子に対して、接地用電極端子とは異なる電圧を印加したい場合がある。このような場合、バックゲート領域と接地領域とを電気的に分離して形成させる必要がある。そこで、バックゲート領域と接地領域とを電気的に分離して形成した高耐圧横型ＭＯＳＦＥＴを備えた半導体装置が提案されている（例えば、特許文献２）。【０００４】  高耐圧横型ＭＯＳＦＥＴは、Ｐ−型半導体基板と、この上にエピタキシャル成長によって形成されたドレイン領域として機能するＮ−型半導体領域と、接地領域として機能する上側Ｐ型半導体領域及び下側Ｐ型半導体領域と、チャネル形成用領域として機能するＰ型半導体領域と、Ｎ−型半導体領域内に形成されてドレインコンタクト領域として機能する第１Ｎ＋半導体領域と、Ｐ型半導体領域内に形成されてバックゲートコンタクト領域として機能するＰ＋型半導体領域と、Ｐ型半導体領域内に形成されて、ソースコンタクト領域として機能する第２Ｎ＋型半導体領域と、を有している。【０００５】  ドレインコンタクト領域として機能する第１Ｎ＋半導体領域は、ドレイン領域として機能するＮ−型半導体領域の表面領域に形成されている。
チャネル形成用領域として機能するＰ型半導体領域は、第１Ｎ＋半導体領域を包囲するように環状に形成されている。
上側Ｐ型半導体領域は、Ｐ型半導体領域を包囲するように環状に形成されている。また、下側Ｐ型半導体領域は、上側Ｐ型半導体領域の下面に隣接するように形成されている。【０００６】  上側Ｐ型半導体領域には接地電極が電気的に接続されている。
バックゲートコンタクト領域として機能するＰ＋型半導体領域には、バックゲート電極が電気的に接続されている。
ドレインコンタクト領域として機能する第１Ｎ＋半導体領域には、ドレイン電極が電気的に接続されている。
ソースコンタクト領域として機能する第２Ｎ＋半導体領域には、ソース電極が電気的に接続されている。
また、ソースコンタクト領域として機能する第２Ｎ＋型半導体領域とＮ−型半導体領域との間に配置されたＰ型半導体領域の上面には、ゲート絶縁膜を介してゲート電極が形成されている。
【特許文献１】特開２０００−２６０９８１号公報
【特許文献２】特開平８−３３０５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】  しかし、上述の高耐圧横型ＭＯＳＦＥＴは、ドレイン電極に印加された静電気に対する耐量が比較的小さく、ゲート絶縁膜が破壊されてしまうことがあるという問題点がある。
このゲート絶縁膜の破壊は、以下に述べるメカニズムによって生じると考えられる。【０００８】  ドレイン電極に負の静電気が印加されると、換言すれば、接地電極に比較的高い正の電位が印加されると、接地領域として機能する上側Ｐ型半導体領域及び下側Ｐ型半導体領域とドレイン領域として機能するＮ−型半導体領域とによって形成される寄生ダイオードを介してゲート電極に正電位が印加される。【０００９】  また、バックゲート電極にも、接地領域として機能する上側Ｐ型半導体領域及び下側Ｐ型半導体領域と、ドレイン領域として機能するＮ−型半導体領域と、Ｐ型半導体領域と、バックゲートコンタクト領域として機能するＰ＋型半導体領域と、によって構成される寄生ダイオード（寄生トランジスタ）を介して、正電位が印加される。【００１０】  これにより、バックゲートコンタクト領域として機能するＰ＋型半導体領域と、Ｐ型半導体領域と、Ｎ−型半導体領域と、ドレインコンタクト領域として機能する第１Ｎ＋型半導体領域と、によって構成される経路（電流経路１）に比較的大きな電流が流れ、Ｐ型半導体領域の横方向に電位差が生じる。【００１１】  一方、上側Ｐ型半導体領域及び下側Ｐ型半導体領域と、Ｐ−型半導体基板と、Ｎ−型半導体領域と、第１Ｎ＋半導体領域と、から構成される経路（電流経路２）にも電流が流れるが、Ｐ−型半導体基板の横方向の抵抗値が大きいため、電流経路２に流れる電流は電流経路１に流れる電流と比較して少ない。【００１２】  この結果、ゲート電極と、その下のＰ型半導体領域との間に電位差が生じ、この電位差がゲート絶縁膜の破壊耐量を超えるとゲート絶縁膜の破壊に至る。すなわち、ゲート絶縁膜の破壊は、電流経路２の抵抗値が電流経路１の抵抗値と比較して大きいことに帰因すると考えられる。【００１３】
本発明は、上記実情に鑑みてなされたものであり、静電気に対する耐量を向上させることができる高耐圧横型ＭＯＳＦＥＴを備える半導体装置を提供することを目的とする。
また、本発明は、ゲート絶縁膜の破壊を抑制することができる高耐圧横型ＭＯＳＦＥＴを備える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するため、本発明の高耐圧横型ＭＯＳＦＥＴを備える半導体装置は、
第１導電型の第１半導体領域と、
前記第１半導体領域上に形成されたドレイン領域である第２導電型の第２半導体領域と、
前記第２半導体領域の表面領域に、該第２半導体領域の外周に沿うように形成され、且つ前記第１半導体領域よりも不純物濃度の高い第１導電型の第３半導体領域と、
前記第３半導体領域の下面に隣接するように形成され、且つ前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域と、
前記第２半導体領域の表面領域に形成されたチャネル形成用領域である第１導電型の第５半導体領域と、
前記第５半導体領域の表面領域に形成されたソースコンタクト領域である第２導電型の第６半導体領域と、
前記第２半導体領域の表面領域に、該第２半導体領域よりも高い不純物濃度を有するドレインコンタクト領域である第２導電型の第７半導体領域と、
前記第３半導体領域に電気的に接続された接地電極と、
前記第７半導体領域に電気的に接続されたドレイン電極と、
前記第６半導体領域に電気的に接続されたソース電極と、
前記第５半導体領域上にゲート絶縁膜を介して配置されたゲート電極と、
を備え、
前記ゲート電極は、前記第６半導体領域と前記第７半導体領域との間に配置されており、
前記第４半導体領域は、前記第１半導体領域及び前記第２半導体領域内に形成され、前記第３半導体領域よりもドレイン電極側に延伸するように形成されている突片部と、前記突片部よりもドレイン電極側に延伸しないように形成されている部分と、を備え、
前記第５半導体領域の表面領域に形成され、且つ前記第５半導体領域よりも不純物濃度の高いバックゲートコンタクト領域である第１導電型の第８半導体領域をさらに備え、
前記第８半導体領域はバックゲート電極に電気的に接続され、
前記第５半導体領域は、前記第６半導体領域及び前記第８半導体領域を備える領域と、前記第６半導体領域及び前記第８半導体領域を備えない領域とを有し、両者は交互に且つ離間して形成されており、
前記ドレイン電極に静電気が印加された際に、前記第８半導体領域と、前記第５半導体領域と、前記第２半導体領域と、前記第７半導体領域とによって構成される電流流路Ｉ−１、及び、前記第３半導体領域と、前記第４半導体領域と、前記第１半導体領域と、前記第２半導体領域と、第７半導体領域とによって構成される電流流路Ｉ−２に電流が流れ、前記電流流路Ｉ−１の抵抗値が、前記電流流路Ｉ−２の抵抗値よりも大きい
ことを特徴とする。
【００２７】  前記第５半導体領域の前記第６半導体領域及び前記第８半導体領域を備えない領域の下部には、前記第４半導体領域の突片部が形成されてもよい。【００２８】
前記第４半導体領域の突片部は、前記第５半導体領域よりも前記ドレイン電極側に延伸するように形成されてもよい。
【００２９】  前記第５半導体領域の前記第６半導体領域及び前記第８半導体領域を備える領域の下部には、前記第４半導体領域の突片部が形成されていなくてもよい。【００３０】  前記第５半導体領域は、前記第７半導体領域を包囲するように、前記第６半導体領域及び前記第８半導体領域を備える領域と、前記第６半導体領域及び前記第８半導体領域を備えない領域とが交互に且つ離間して配置され、
前記第３半導体領域は、前記第５半導体領域を囲むように閉環状に形成されてもよい。
【発明の効果】
【００３２】  本発明によれば、静電気に対する耐量を向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】第１の実施の形態における半導体装置の断面図である。
【図２】第１の実施の形態における半導体装置の平面図である。
【図３】第２の実施の形態における半導体装置の平面図である。
【図４】図３におけるＡＯ断面図である。
【図５】図３におけるＢＯ断面図である。
【図６】第３の実施の形態における半導体装置の平面図である。
【符号の説明】
【００３４】  １  接地電極
２  ドレイン電極
３  ゲート電極
４  ソース電極
５  バックゲート電極
１２  Ｐ＋型半導体領域
１３  上側Ｐ型半導体領域
１４  下側Ｐ型半導体領域
１４ａ  突片部
１５  Ｐ−型半導体基板
１９  Ｐ型半導体領域
１９ａ  Ｐ型半導体領域
１９ｂ  Ｐ型半導体領域
２１  Ｎ−型半導体領域
２２  第１Ｎ＋型半導体領域
２３  第２Ｎ＋型半導体領域
３１  ゲート絶縁膜
【発明を実施するための最良の形態】
【００３５】  以下、本発明の実施の形態にかかる半導体装置について説明する。本実施の形態では、半導体装置として、高耐圧横型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備える半導体装置の場合を例に、図を参照して説明する。【００３６】（第１の実施の形態）
図１及び図２は、本発明の第１の実施の形態に係る高耐圧横型ＭＯＳＦＥＴを備える半導体装置を示す図である。なお、半導体装置上には、多数の半導体素子が形成されているが、図１及び図２では、それらを省略している。【００３７】  図１及び図２に示すように、本実施の形態に係る半導体装置は、Ｐ−型半導体基板１５と、Ｎ−型半導体領域２１と、第１Ｎ＋型半導体領域２２と、Ｐ型半導体領域１９と、Ｐ＋型半導体領域１２と、第２Ｎ＋型半導体領域２３と、上側Ｐ型半導体領域１３と、下側Ｐ型半導体領域１４とを備えている。【００３８】  Ｐ−型半導体基板１５は、第１導電型、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型のシリコン半導体基板から構成されている。なお、Ｐ−型半導体基板１５は、シリコンに限らず、ガリウムなどにホウ素等を拡散させてもよい。【００３９】  Ｎ−型半導体領域２１は、Ｐ−型半導体基板１５の表面上に、例えば、エピタキシャル成長によって形成されている。Ｎ−型半導体領域２１は、第２導電型、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型のシリコン半導体領域から構成されている。なお、Ｎ−型半導体領域２１は、シリコンに限らず、ガリウム−ヒ素等の化合物から構成されていてもよい。このＮ−型半導体領域２１は、ドレイン領域として機能する。【００４０】  第１Ｎ＋型半導体領域２２は、図２に示すように、ドレイン領域として機能するＮ−型半導体領域２１の表面領域に閉環状に形成されている。なお、第１Ｎ＋型半導体領域２２は、Ｎ−型半導体領域２１の表面領域に、平面形状が円形等の島状（アイランド状）に形成されていてもよい。
第１Ｎ＋型半導体領域２２は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型の半導体領域から構成され、Ｎ−型半導体領域２１より高いＮ型不純物濃度を有する。第１Ｎ＋型半導体領域２２にはドレイン電極２が電気的に接続されており、第１Ｎ＋型半導体領域２２は、ドレインコンタクト領域として機能する。【００４１】  Ｐ型半導体領域１９は、Ｎ−型半導体領域２１の表面領域に、第１Ｎ＋型半導体領域２２を包囲するように閉環状に形成されている。Ｐ型半導体領域１９は、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型半導体から構成されている。Ｐ型半導体領域１９は、Ｐ−型半導体基板１５より高いＰ型不純物濃度を有する。このＰ型半導体領域１９は、チャネル形成用領域として機能する。【００４２】  Ｐ＋型半導体領域１２は、Ｐ型半導体領域１９の表面領域に形成されている。Ｐ＋型半導体領域１２は、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成されたＰ型半導体から構成され、Ｐ型半導体領域１９等より高いＰ型不純物濃度を有する。Ｐ＋型半導体領域１２にはバックゲート電極５が電気的に接続されており、Ｐ＋型半導体領域１２は、バックゲートコンタクト領域として機能する。【００４３】  第２Ｎ＋型半導体領域２３は、Ｐ型半導体領域１９の表面領域に形成されている。第２Ｎ＋型半導体領域２３は、例えば、リン（Ｐ）、ヒ素（Ａｓ）等のＮ型不純物を含む、Ｎ型の半導体から構成され、Ｎ−型半導体領域２１より高いＮ型不純物濃度を有する。第２Ｎ＋型半導体領域２３にはソース電極４が電気的に接続されており、第２Ｎ＋型半導体領域２３は、ソースコンタクト領域として機能する。【００４４】  ソースコンタクト領域として機能する第２Ｎ＋型半導体領域２３と、Ｎ−型半導体領域２１との間に配置された、環状のＰ型半導体領域１９の上面には、例えば、シリコン酸化膜、シリコン窒化膜等から構成されるゲート絶縁膜３１を介して、ゲート電極３が形成されている。そして、ゲート電極３に閾値電圧以上の電圧が印加されると、チャネルが形成される。【００４５】  上側Ｐ型半導体領域１３は、Ｐ型半導体領域１９を包囲するように形成されている。上側Ｐ型半導体領域１３は、Ｎ−型半導体領域２１（Ｐ−型半導体基板１５）の表面領域に形成され、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散して形成された、Ｐ型半導体から構成される。上側Ｐ型半導体領域１３は、Ｐ−型半導体基板１５より高いＰ型不純物濃度を有する。上側Ｐ型半導体領域１３には接地電極１が電気的に接続されており、上側Ｐ型半導体領域１３は、接地領域として機能する。【００４６】  下側Ｐ型半導体領域１４は、その上面が、上側Ｐ型半導体領域１３の下面に接するように、上側Ｐ型半導体領域１３の下に形成されている。また、下側Ｐ型半導体領域１４は、上側Ｐ型半導体領域１３よりもＰ型半導体領域１９側に延伸するように形成されている。すなわち、下側Ｐ型半導体領域１４は、上側Ｐ型半導体領域１３の下から第１Ｎ＋型半導体領域２２（Ｐ型半導体領域１９）側に向かって、延伸するように形成されている。これにより、後述するように、ドレイン電極２に負の静電気が印加された状態で、ゲート電極３と、その下のＰ型半導体領域１９との電位差を小さくすることができる。本実施の形態では、下側Ｐ型半導体領域１４は、上側Ｐ型半導体領域１３の下からＰ型半導体領域１９の下まで延伸するように形成されており、Ｎ−型半導体領域２１を介して、Ｐ型半導体領域１９と対向している。【００４７】  下側Ｐ型半導体領域１４は、例えば、埋め込み拡散等により形成されている。下側Ｐ型半導体領域１４は、Ｐ−型半導体基板１５の表面領域に、例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）等のＰ型不純物を拡散させ、領域を形成した後、Ｐ−型半導体基板１５上にＮ−型半導体領域２１をエピタキシャル成長させた際に、Ｐ型不純物がＮ−型半導体領域２１側に拡散させることによって、Ｐ−型半導体基板１５及びＮ−型半導体領域２１内に形成される。また、下側Ｐ型半導体領域１４は、Ｐ−型半導体基板１５より高いＰ型不純物濃度を有する。【００４８】  このような半導体装置において、ドレイン電極２に負の静電気が印加される、換言すれば、接地電極１に正の電位が印加されると、図１に示すように、寄生ダイオードＤｐ１を介して、ゲート電極３に正電位が負荷される。また、バックゲート電極５にも、図１に示すように、寄生ダイオードＤｐ２を介して、正電位が負荷される。【００４９】  これにより、Ｐ＋型半導体領域１２と、Ｐ型半導体領域１９と、Ｎ−型半導体領域２１と、第１Ｎ＋型半導体領域２２によって構成される電流経路Ｉ−１、及び、上側Ｐ型半導体領域１３及び下側Ｐ型半導体領域１４と、Ｐ−型半導体基板１５と、Ｎ−型半導体領域２１と、第１Ｎ＋半導体領域２２とから構成される電流経路Ｉ−２に電流が流れる。【００５０】  ここで、下側Ｐ型半導体領域１４が上側Ｐ型半導体領域１３よりもＰ型半導体領域１９側に延伸するように（本実施の形態では、Ｐ型半導体領域１９の下まで延伸するように）形成されている。また、下側Ｐ型半導体領域１４は、Ｐ−型半導体基板１５と比較してＰ型不純物濃度が高く、その抵抗値がＰ−型半導体基板１５の抵抗値より低い。従って、下側Ｐ型半導体領域１４が延伸した分だけ、電流経路Ｉ−２の抵抗値が低くなり、ドレイン電極２に負の静電気が印加（接地電極１に正電位が印加）された場合に、電流経路Ｉ−２に流れる電流が相対的に増加し、反対に電流経路Ｉ−１に流れる電流が相対的に減少する。結果として、ゲート電極３と、その下のＰ型半導体領域１９との電位差が小さくなり、ゲート絶縁膜３１の破壊を防止することができる。【００５１】  以上、説明したように、第１の実施の形態によれば、下側Ｐ型半導体領域１４がＰ型半導体領域１９の下まで延伸するように形成されているので、電流経路Ｉ−２の抵抗値が、電流経路Ｉ−１の抵抗値よりも小さくなる。このため、ドレイン電極２に負の静電気が印加された際、電流経路Ｉ−１を流れる電流が相対的に小さくなり、ゲート電極３とその下のＰ型半導体領域１９との間に生じる電位差が小さくなる。この結果、ゲート絶縁膜３１の破壊を良好に抑制することができる。また、他の素子の大きさ、耐圧などの諸特性を変えることなく、負の静電気に対する耐量を向上させることができる。【００５２】（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る高耐圧横型ＭＯＳＦＥＴを備える半導体装置の平面図である。図４は図３のＡＯ断面図であり、図５は図３のＢＯ断面図である。なお、本実施の形態においても、第１の実施の形態と同様に、半導体装置上には多数の半導体素子が形成されているが、図３〜図５では、それらを省略している。【００５３】  本実施の形態に係る半導体装置と第１の実施の形態に係る半導体装置との相違点は、Ｐ型半導体領域１９が２種類存在する点と、これに対応して下側Ｐ型半導体領域１４の形状が異なる点とがある。第１の実施の形態と同様の構成を採る部分に関する詳細な説明は省略する。【００５４】  図３に示すように、本実施の形態に係る半導体装置は、点Ｏを中心として第１Ｎ＋型半導体領域２２が閉環状に形成されており、この第１Ｎ＋型半導体領域２２を取り囲むように、Ｐ型半導体領域１９ａとＰ型半導体領域１９ｂとが、交互に、且つ、間欠的に形成されている。下側Ｐ型半導体領域１４は、閉環状に形成され、複数の突片部１４ａを備えている。また、上側Ｐ型半導体領域１３は、第１Ｎ＋型半導体領域２２と、Ｐ型半導体領域１９ａ及び１９ｂとを包囲するように閉環状に形成されている。なお、第１Ｎ＋型半導体領域２２は、Ｎ−型半導体領域２１の表面領域に、平面形状が円形等の島状（アイランド状）に形成されていてもよい。【００５５】  下側Ｐ型半導体領域１４の突片部１４ａは、Ｐ型半導体領域１９ａの下側に形成されているが、Ｐ型半導体領域１９ｂの下側には形成されていない。従って、Ｐ型半導体領域１９ｂと、下側Ｐ型半導体領域１４の突片部１４ａとは、交互に配置され、上方から見た状態で、両者は重なり合わない構造となる。【００５６】  図４に示すように、Ｐ型半導体領域１９ａは、その表面領域に、第１の実施の形態のバックゲートコンタクト領域として機能するＰ＋型半導体領域１２と、ソースコンタクト領域として機能する第２Ｎ＋型半導体領域２３とを備えていない。また、Ｐ型半導体領域１９ａの側面は上側Ｐ型半導体領域１３に隣接するように形成されている。さらに、Ｐ型半導体領域１９ａは、その下面が、下側Ｐ型半導体領域１４の突片部１４ａの上面と接している。【００５７】  図５に示すように、Ｐ型半導体領域１９ｂは、Ｐ型半導体領域１９ａと異なり、第１の実施の形態と同様に、バックゲートコンタクト領域として機能するＰ＋型半導体領域１２と、ソースコンタクト領域として機能する第２Ｎ＋型半導体領域２３とを備えており、上側Ｐ型半導体領域１３から離間するように形成されている。また、Ｐ型半導体領域１９ａと異なり、Ｐ型半導体領域１９ｂの下側には下側Ｐ型半導体領域１４が形成されていない。【００５８】  下側Ｐ型半導体領域１４の突片部１４ａは、上側Ｐ型半導体領域１３よりもドレイン電極２（第１Ｎ＋型半導体領域２２）側に延伸するように形成されている。本実施の形態では、突片部１４ａの延伸させた端部が、Ｐ型半導体領域１９のドレイン電極２側の端部よりも突出するように延伸されている。また、下側Ｐ型半導体領域１４の突片部１４ａが形成されていない部分１４ｂは、突片部１４ａよりもドレイン電極２側に延伸しないように形成され、本実施の形態では、上側Ｐ型半導体領域１３とほぼ同様に形成されている。【００５９】  このような半導体装置において、Ｐ型半導体領域１９ａの下側に下側Ｐ型半導体領域１４の突片部１４ａが形成されているので、第１の実施の形態と同様に、突片部１４ａが延伸した分だけ電流経路Ｉ−２の抵抗値が低下する。このため、ドレイン電極２に負の静電気が印加（接地電極１に正電位が印加）された場合に、電流経路Ｉ−２に流れる電流が相対的に増加し、反対に電流経路Ｉ−１に流れる電流が相対的に減少する。結果として、ゲート電極３と、その下のＰ型半導体領域１９との電位差が小さくなり、ゲート絶縁膜３１の破壊を防止することができる。
特に、本実施の形態においては、下側Ｐ型半導体領域１４を厚く形成することができるので、電流経路Ｉ−２の抵抗値をより小さくすることができる。【００６０】  以上、説明したように、第２の実施の形態によれば、Ｐ型半導体領域１９ａの下側に突片部１４ａが形成されているので、電流経路Ｉ−２の抵抗値が、電流経路Ｉ−１の抵抗値よりも小さくなる。このため、ドレイン電極２に負の静電気が印加された際、電流経路Ｉ−１を流れる電流が相対的に小さくなり、ゲート電極３とその下のＰ型半導体領域１９との間に生じる電位差が小さくなる。この結果、ゲート絶縁膜３１の破壊を良好に抑制することができる。また、他の素子の大きさ、耐圧などの諸特性を変えることなく、負の静電気に対する耐量を向上させることができる。【００６１】  また、本実施の形態によれば、下側Ｐ型半導体領域１４を厚く形成することができるので、電流経路Ｉ−２の抵抗値をより小さくすることができ、ゲート絶縁膜３１の破壊をさらに抑制することができる。【００６２】  さらに、本実施の形態によれば、Ｐ型半導体領域１９ｂの下側には、下側Ｐ型半導体領域１４が形成されていないので、高耐圧設計等を容易に行うことができる。【００６３】（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る高耐圧横型ＭＯＳＦＥＴを備える半導体装置の平面図である。なお、本実施の形態においても、第１の実施の形態と同様に、半導体装置上には多数の半導体素子が形成されているが、図６では、それらを省略している。【００６４】  本実施の形態に係る半導体装置と第２の実施の形態に係る半導体装置との相違点は、高圧抵抗素子が備わっている点にある。第２の実施の形態と同様の構成を採る部分に関する詳細な説明は省略する。【００６５】  図６に示すように、本実施の形態に係る半導体装置には、上側Ｐ型半導体領域１３の一部に切り欠け部分１３ａが設けられ、この切り欠け部分１３ａを通じて、ドレイン領域を構成するＮ−型半導体領域１２１が上側Ｐ型半導体領域１３の外周側に帯状に形成されている。また、帯状に形成されたＮ−型半導体領域１２１の終端部分には、Ｎ＋型半導体領域１２５が形成されている。この帯状に構成されたＮ−型半導体領域１２１は、上側Ｐ型半導体領域１１３に包囲され、高圧抵抗素子として機能する。【００６６】  このような半導体装置においても、Ｐ型半導体領域１９ａの下側に下側Ｐ型半導体領域１４の突片部１４ａが形成されているので、第２の実施の形態と同様に、ゲート絶縁膜３１の破壊を防止することができる。また、Ｎ−型半導体領域１２１を高圧抵抗素子として機能させることができる。【００６７】  以上、説明したように、第３の実施の形態によれば、第２の実施の形態の効果に加え、高圧抵抗素子と複合化させることができる。【００６８】  本発明は、上述した実施の形態の構成に限られず、様々な変形、応用が可能である。【００６９】  例えば、第１の実施の形態では、下側Ｐ型半導体領域１４がＰ型半導体領域１９の下まで延伸するように形成されているが、電流経路Ｉ−２の抵抗値が電流経路Ｉ−１の抵抗値より小さくなるように形成されていればよく、上側Ｐ型半導体領域１３よりもＰ型半導体領域１９側に延伸するように形成されていればよい。これにより、ゲート電極３と、その下のＰ型半導体領域１９との電位差が小さくなり、ゲート絶縁膜３１の破壊を防止することができる。【００７０】  電流経路Ｉ−２の抵抗値を電流経路Ｉ−１の抵抗値と比較して十分小さくするためには、下側Ｐ型半導体領域１４の第１Ｎ＋型半導体領域２２側（ドレイン電極２側）の端部を、チャネル形成用領域として機能するＰ型半導体領域１９の中心よりもドレイン電極２側まで延伸させることが好ましい。特に、下側Ｐ型半導体領域１４のドレイン電極２側の端部が、Ｐ型半導体領域１９のドレイン電極側の端部よりも、ドレイン電極２側に位置するように延伸させることが好ましい。これにより、ゲート電極３と、その下のＰ型半導体領域１９との電位差が小さくなり、ゲート絶縁膜３１の破壊を防止することができる。具体的には、下側Ｐ型半導体領域１４は、その延伸させた端部が、Ｐ型半導体領域１９のドレイン電極２側の端部よりも２μｍ以上、望ましくは１０μｍ以上突出するように、ドレイン電極２側に延伸させることが好ましい。【００７１】  第２の実施の形態及び第３の実施の形態では、下側Ｐ型半導体領域１４の突片部１４ａ上にＰ型半導体領域１９ａが形成されているが、突片部１４ａ���上側にＰ型半導体領域１９ａを形成しない構成であってもよい。また、突片部１４ａがＮ−型半導体領域２１を介してＰ型半導体領域１９ａの下方に形成されていてもよい。【００７２】  第２の実施の形態及び第３の実施の形態では、下側Ｐ型半導体領域１４の突片部１４ａが形成されていない部分１４ｂが上側Ｐ型半導体領域１３とほぼ同様に形成されているが、突片部１４ａよりもドレイン電極２側に延伸しないように形成されていればよい。例えば、下側Ｐ型半導体領域１４の突片部１４ａが形成されていない部分１４ｂは、その端部がＰ型半導体領域１９の中心よりもドレイン電極２側となるように延伸させてもよい。【００７３】  本実施の形態では、例えば、Ｎ−型半導体領域２１をエピタキシャル成長法により形成し、Ｐ型半導体領域１９をＰ型不純物を拡散して形成したが、同様の結果物が得られるのであれば、他の方法によって形成してもよい。また、本実施の形態では、第１半導体領域としての半導体基板がＰ−型半導体基板１５の場合を例に本発明を説明したが、Ｎ型半導体基板であってもよい。この場合、各半導体領域の導電型が反対に構成される。【００７４】  本発明は、２００４年３月２６日に出願された日本国特願２００４−９３７０２号に基づき、その明細書、特許請求の範囲、図面および要約書を含む。上記出願における開示は、本明細書中にその全体が参照として含まれる。
【産業上の利用可能性】
【００７５】  本発明は、半導体装置、特に、高耐圧横型ＭＯＳＦＥＴを備えた半導体装置に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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