(57)【特許請求の範囲】
【請求項１】
第１の基板上に、ゲート配線と、このゲート配線に接続するゲート電極と、ゲート絶縁膜と、シリコン半導体層と、n+半導体膜と、データ配線と、ソース電極とドレイン電極であって、そのうちの一方が前記データ配線に接続し他方がその一部で画素電極に接続する前記ソース電極と前記ドレイン電極と、を形成する薄膜トランジスタ加工プロセスと、
前記薄膜トランジスタを加工した前記第１の基板の全面を覆って保護膜を形成する保護膜形成プロセスと、
前記ゲート配線とこのゲート配線に接続するゲート電極、前記データ配線とこのデータ配線に接続するソース電極（又はドレイン電極）の上層、およびドレイン電極（又はソース電極）の一部を除く上層にインクジェットによりレジストを塗布するレジスト吐出プロセスと、
前記レジストが塗布された部分を除いて前記保護膜を除去する保護膜除去プロセスと、
前記保護膜が除去された前記ゲート配線の一対と前記データ配線の一対で囲まれた領域内にインクジェットによりＩＴＯを吐出して、当該ＩＴＯが前記ソース電極及び前記ドレイン電極のうちの前記画素電極と接続する前記他方の一部に接続された画素電極を形成する画素電極形成プロセスとを含むことを特徴とする表示装置の製造方法。
【請求項２】
前記レジストは、前記n+半導体膜が除去されて露出してチャネルを形成する前記シリコン半導体層の上にも吐出され、前記データ配線、前記ゲート配線、前記ソース電極と前記ドレイン電極のうちの前記画素と接続される前記他方の一部を除いて前記ソース電極と前記ドレイン電極の上に吐出されて、吐出された前記レジストを前記第１の基板の裏面からの露光により、前記データ配線と前記ゲート配線上のレジスト以外のレジストを露光して現像することにより取り除き、バンクを形成することを特徴とする請求項１に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板型の表示装置の製造方法に係り、特にインクジェット法等の液体プロセスを用いて形成した薄膜配線を有する液晶パネル等の表示装置の製造に好適なものである。
【背景技術】
【０００２】
画素ごとに点灯を制御する、所謂アクティブ・マトリクス方式の平板型（フラットパネル型）表示装置では、薄膜トランジスタ等のスイッチング素子（以下、薄膜トランジスタで説明）とこの薄膜トランジスタで駆動される画素電極を有する多数の画素を一方の絶縁基板上に行および列にマトリクス状に配置して構成される。そして、マトリクス配置された多数の薄膜トランジスタを行毎に選択する走査信号を供給する複数のゲート配線（一方の薄膜配線パターン）と、選択されたゲート配線に接続した薄膜トランジスタに表示データを供給する複数のデータ配線（他方の薄膜配線パターン）とは、上記行および列に対応してマトリクス状に交差配置される。そして、この各薄膜配線パターン（ゲート配線パターンとデータ配線パターン）の交差領域のそれぞれに画素が配置されている。なお、表示装置によっては、ゲート配線とデータ配線の他に当該表示装置の表示方式に応じて必要な薄膜配線パターンを有するものがある。
【０００３】
上記のゲート配線パターンやデータ配線パターンは、ホトマスクを用いたホトリソグラフィー（ホトリソと略記される露光、現像プロセス）手法で形成するのが一般的であったが、近年、インクジェット法等の液体プロセスを用いた配線パターン等の形成方法が提案されている。このインクジェット法を用いたパターン形成技術は、例えば非特許文献１に示されている。また、「特許文献１」には、絶縁基板にバンクで溝を形成し、この溝にインクジェット法で薄膜材料液を充填して薄膜を形成する成膜技術が開示されている。
【０００４】
そして、絶縁基板面にバンクで溝を形成し、この溝にインクジェット法で配線材料インク（薄膜材料液）を滴下し充填して薄膜を形成する成膜技術では、バンクはホトレジストの塗布とホトマスクを用いた露光・現像プロセスで形成される。このバンクの表面は撥液処理し、溝の底部は親液処理を施す。このようなバンクの形状、接触角からの配線材料インクの盛り込み量を算出する方法に関しては特許文献２に記載がある。
【０００５】
そして、特許文献３は、ガラス基板の主面にインクジェット法でレジストパターンを吐出し、基板の背面から露光してチャネル保護層を形成する方法を開示する。
【非特許文献１】「日経エレクトロニクス」（２００２．６．１７発行、６７頁から７８頁）
【特許文献１】特開２０００−３５３５９４号公報
【特許文献２】特開２００２−１３１５２９号公報
【特許文献３】特開２００４−２４１７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここでは、平板型表示装置として、その典型である液晶表示装置を例として説明する。液晶表示装置は一対の基板の間に液晶を挟持して構成される。この一方の基板（第１の基板）は、その画素選択素子として薄膜トランジスタが広く採用されていることから、一般的には薄膜トランジスタ基板（ＴＦＴ基板）と呼ばれる。そして、他方の基板（第２の基板）は一般的にはカラーフィルタが形成されることからカラーフィルタ基板（ＣＦ基板）と称する。
【０００７】
図４は、平板型表示装置を構成するＴＦＴ基板に形成される１画素の構成例を説明する図である。図４（ａ）は平面を、図４（ｂ）は図４（ａ）のＡ―Ａ’線に沿った断面を示す。第１の基板であるガラスを好適とするＴＦＴ基板１上には、ゲート配線２０から突出するゲート電極２、ゲート絶縁膜３、シリコン半導体層４、コンタクト層５、ソース電極（ドレイン電極）６１、ドレイン電極（ソース電極）６２、保護層７、画素電極８の積層構造が形成されている。薄膜トランジスタＴＦＴのソース電極（ドレイン電極）６１はデータ配線６０から画素領域に突出し、ドレイン電極（ソース電極）６２には画素電極８が接続されている。保護層７上の画素電極８は保護層７に設けたスルーホール１１を通してドレイン電極（ソース電極）６２に接続されている。なお、この構成では、ＴＦＴ基板１上には補助容量線５０が形成されている。
【０００８】
画素領域は一対のデータ配線６０，６０と一対のゲート配線２０，２０で囲まれた部分である。選択されたゲート配線２０に接続する薄膜トランジスタＴＦＴはそのデータ配線６０から供給される表示データを画素電極８に印加し、表示のための電界を図示しない他方の基板に有する対向電極との間に形成する。形成された電界に応じて液晶の分子の配向が変えられ、光の透過量が制御される。
【０００９】
図５と図６は、薄膜トランジスタ基板の従来の製造プロセスを説明する図である。図５において、プロセス１〜５でゲート配線やゲート電極（および補助容量線）用の３層の金属層（ゲートメタル１，２，３）を順次成膜する。この上にレジストを塗布し（プロセス６）、一枚目のマスク（ホトマスク）を用いてゲートパターン形成のための第１回の露光と現像を行う（プロセス７）。
【００１０】
レジスト現像後、露出したゲートメタルは３，２，１の順にドライエッチングされる（プロセス８〜１０）。その後、残ったレジストを剥離し（プロセス１１）、洗浄して（プロセス１２）、ゲート絶縁膜用の窒化シリコンＳｉＮXを成膜する（プロセス１３）。ゲート絶縁膜の上にシリコン半導体膜（ａ−Ｓｉ）を成膜し（プロセス１４）、さらにn+半導体膜（コンタクト層）を成膜する（プロセス１５）。
【００１１】
n+半導体膜を覆ってレジストを塗布し（プロセス１６）、二枚目のマスクを用いて半導体アイランド形成のための第２回の露光と現像を行う（プロセス１７）。レジストの現像後、n+半導体膜、シリコン半導体膜のドライエッチングを順次行い（プロセス１８、１９）、レジストを剥離する（プロセス２０）。
【００１２】
次に、成膜前洗浄し（プロセス２１）、データ配線やソース電極（ドレイン電極）となる金属膜（図５ではソースメタル１，２，３と表記）を順次成膜する（プロセス２２〜２４）。このソースメタルの上にレジストを塗布し（プロセス２５）、三枚目のマスクを用いてデータ配線やソース電極（ドレイン電極）のパターン形成のための第３回の露光と現像を行う（プロセス２６）。
【００１３】
レジスト現像後、露出したソースメタル３，２，１を順にドライエッチングし（プロセス２７〜２９）、n+半導体膜（コンタクト層）をエッチングする（プロセス３０）。その後、残ったレジストを剥離し（プロセス３１）、洗浄して（プロセス３２）、保護膜を成膜する（プロセス３３）。
【００１４】
従来は、この後に図６のプロセス３４に示すレジスト塗布を行い、四枚目のマスクを用いてコンタクトホール（スルーホール）形成のための第４回の露光と現像を行う（プロセス３５）。この現像で露出させた保護膜にドライエッチングを施してドレイン電極（ソース電極）に達するコンタクトホールを形成する（プロセス３６）。
【００１５】
レジストを剥離し、洗浄して（プロセス３７、３８）、画素電極となるＩＴＯを成膜する（プロセス３９）。このとき、ＩＴＯはコンタクトホールを通してドレイン電極（ソース電極）に接続する。ＩＴＯを覆ってレジストを塗布し（プロセス４０）、五枚目のマスクを用いて画素電極パターン形成のための第５回の露光と現像を行う（プロセス４１）。この現像で露出させたＩＴＯをウエットエッチングして画素パターンを形成する（プロセス４２）。その後、レジストを剥離する（プロセス４３）。薄膜トランジスタ基板には、画像電極を覆って配向膜が成膜され、これをラビング等で配向能を付与する。
【００１６】
このように、従来の薄膜トランジスタの製造プロセスでは、五枚のホトマスクを用いて５回の露光、現像を行っている。そのため、製造プロセス数が多く、コスト高である。本発明の目的は、ホトマスクの数を削減して、製造プロセス数を少なくし、コストを低減した表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明では、図５に示したコンタクトホール形成前までのプロセスは同じように三枚のマスクによる露光、現像を行い、画素電極の成膜とドレイン電極（ソース電極）と画素電極との接続にインクジェット法を用いる。
【００１８】
本発明の表示装置は、第１の基板上に、ゲート配線とデータ配線とを有し、ゲート配線とデータ配線の交差部の近傍で、それぞれがゲート配線に接続するゲート電極と半導体層、およびデータ配線に接続するソース電極（又はドレイン電極）とドレイン電極（又はソース電極）とで構成される薄膜トランジスタと、ドレイン電極（又はソース電極）に接続する画素電極とを有し、画素電極が、ドレイン電極（又はソース電極）の一部にインクジェットの吐出で接続されたＩＴＯで構成されていることを特徴とする。なお、薄膜トランジスタでは、ドレイン電極とソース電極とは動作中に交互に入れ替わるため、ソース電極（又はドレイン電極）、ドレイン電極（又はソース電極）と表現した。
【００１９】
本発明の表示装置の製造方法は、第１の基板１上にゲート配線とこのゲート配線に接続するゲート電極、ゲート絶縁膜、シリコン半導体層（ａ-Ｓｉ）、n+半導体膜、データ配線とこのデータ配線に接続するソース電極（又はドレイン電極）、およびドレイン電極（又はソース電極）を形成する薄膜トランジスタ加工プロセスと、前記薄膜トランジスタを加工した前記第１の基板の全面を覆って保護膜を形成する保護膜形成プロセスと、前記ゲート配線とこのゲート配線に接続するゲート電極、前記データ配線とこのデータ配線に接続するソース電極（又はドレイン電極）の上層、およびドレイン電極（又はソース電極）の一部を除く上層にインクジェットによりレジストを塗布するレジスト吐出プロセスと、前記レジストが塗布された部分を除いて前記保護膜を除去する保護膜除去プロセスと、前記保護膜が除去された一対の前記ゲート配線と一対の前記データ配線で囲まれた領域内にインクジェットによりＩＴＯを吐出して前記ドレイン電極（又はソース電極）の一部に接続された画素電極を形成する画素電極形成プロセスとを含むことを特徴とする。
【発明の効果】
【００２０】
本発明により、ホトマスクの数が削減されて、製造プロセス数も少なくなり、高品質の表示装置を低コストでの製造が実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の表示装置とその製造方法の実施形態について、実施例の図面を参照して詳細に説明する。
【実施例１】
【００２２】
図１は、本発明による表示装置の製造方法の実施例１を説明する薄膜トランジスタ基板の要部図であり、図１（ａ）、（ｃ）、（ｅ）、（ｇ）、（ｉ）は平面を、図１（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）は図１（ａ）のＡ‐Ａ’断面を示す。図１において、（ａ）と（ｂ）は図５のプロセス３２すなわち、n+半導体膜をドライエッチングするプロセス３０の後、残ったレジストを剥離し（プロセス３１）、洗浄したプロセス３２の処理後の状態を示す。ガラス基板１上にゲート電極２、ゲート絶縁膜３、シリコン半導体層（ａ-Ｓｉ）４、n+半導体膜５、ソース電極（ドレイン電極）６１、ドレイン電極（ソース電極）６２が形成されている。図１（ｃ）（ｄ）では、この上の全面に保護膜７が成膜（プロセス３３）された状態を示す。
【００２３】
実施例１では、図１（ｅ）（ｆ）に示したように、保護膜７を残す部分にインクジェットによりレジスト８を吐出する。図１（ｅ）には吐出直後のインク滴の輪郭を示す。このとき、画素電極と接続するドレイン電極（ソース電極）６２の接続部分６２'にはレジストの吐出はしない。レジスト８はソース電極（ドレイン電極）に繋がるデータ配線、ゲート電極に繋がるゲート配線上にも吐出される。また、n+半導体膜５が除去されて露出してチャネルを形成するシリコン半導体層（ａ-Ｓｉ）４の上にも充填される。
【００２４】
次に、図１（ｇ）、（ｈ）に示したように、レジスト８から露出した部分である画素電極と接続するドレイン電極（ソース電極）６２の接続部分６２'の保護膜７をエッチングして当該ドレイン電極（ソース電極）の部分９を露出する（端子出し、プロセス３５）。図１（ｇ）〜（ｊ）にこの接続用の部分９を示す。データ配線、ゲート配線に吐出されたレジストをガラス基板の裏面からの露光で硬化させ、画素電極用の電極膜（ＩＴＯ）形成のためのバンクとする（プロセス３６）。そして、このバンク内に画素電極用の電極膜（ＩＴＯ）を成膜することで、ドレイン電極（ソース電極）に接続した画素電極を形成する（プロセス３７、３８）。画素電極はデータ配線とゲート配線の上に吐出されて形成されたバンクにより画素領域の内側に成膜される。したがって、画素電極のパターニングのためのマスクを用いた露光や現像処理は必要ない。なお、図１（ｉ）には、図３（ｂ）に示されるものと同様の画素電極１０を示してある。
【００２５】
図２は、上記実施例１の製造プロセスをまとめて説明する図であり、図５のプロセス３３に続く製造プロセス図である。図５の保護膜形成後、インクジェットでレジストを塗布する（（プロセス３４）図１の（ｅ）、（ｆ）で説明したレジスト吐出）。保護膜をエッチングして端子部すなわち画素電極との接続部を露出させる（端子出し（プロセス３５）、図１（ｇ）、（ｈ））。裏面露光でデータ配線とゲート配線上のレジスト以外のレジストを露光して現像することにより取り除き、バンクを形成する（プロセス３６）。
【００２６】
バンク内にインクジェットでＩＴＯを吐出し（プロセス３７）、乾燥（仮焼成）し（プロセス３８）、レジストを剥離（プロセス３９）後、本焼成して画素電極１０を形成する（プロセス４０、図１の（ｉ），（j)）。実施例１により、ホトマスクは図５で説明した三枚のみとなり、マスク数の削減と工程数の低減が実現できる。
【実施例２】
【００２７】
実施例２として、本発明の表示装置の構成を説明する。図３は、本発明による表示装置を構成する薄膜トランジスタ基板における１画素部分の説明図である。図３（ａ）は平面を、図３（ｂ）は図３（ａ）の薄膜トランジスタ部分の拡大図を示す。図４と同様に、一対のゲート配線２０，２０と一対のデータ配線６０，６０で囲まれた領域に１画素が形成される。ゲート配線２０とデータ配線６０の交差部分に薄膜トランジスタＴＦＴが配置してある。薄膜トランジスタＴＦＴは、ゲート電極２、半導体層４（コンタクト層は図示を省略）、ソース電極（ドレイン電極）６１、ドレイン電極（ソース電極）６２、で構成される。ドレイン電極（ソース電極）６２には前記した部分９が形成されており、この接続用の部分９で画素電極１０が薄膜トランジスタＴＦＴに接続されている。
【００２８】
ここで図３（ａ）（ｂ）の接続用の部分９は図４（ａ）（ｂ）の接続用の部分９に比較して、ゲート配線２０の縁部から離隔して配置してある。これはつぎの理由による。従来はゲート配線２０と接続用の部分９とは現在の設計では通常は６乃至７μｍ程度しか離れていない。この場合、ゲート配線２０上にインクジェット方式によりレジストを吐出すると、インク滴の飛翔曲がり等により接続用の部分９上にもレジストが吐出されコンタクト不良になる恐れがある。よって、例えばインク滴の着弾精度を±５μｍとすれば、ゲート配線２０と接続用の部分９とは少なくとも１０μｍ程度以上離れるようにして形成するのがよい。
【００２９】
本発明は、液晶パネル用のＴＦＴ基板の配線形成のみに適用されるものではなく、有機ＥＬパネル、その他の同様な表示装置のパネルや他の電子装置の配線形成基板にも適用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の表示装置の製造方法の実施例１を説明する薄膜トランジスタ基板の要部図である。
【図２】実施例１の製造プロセスをさらに説明する図である。
【図３】本発明による表示装置を構成する薄膜トランジスタ基板における１画素部分の説明図である。
【図４】平板型表示装置を構成するＴＦＴ基板に形成される１画素の構成例を説明する図である。
【図５】薄膜トランジスタ基板の従来の製造プロセスを説明する図である。
【図６】薄膜トランジスタ基板の従来の製造プロセスを説明する図５に続く図である。
【符号の説明】
【００３１】
１・・・・ガラス基板、２・・・・ゲート配線、３・・・・ゲート絶縁層、４・・・・半導体層、５・・・・コンタクト層、６・・・・データ配線、７・・・・保護層、８・・・・レジスト、９・・・接続用の部分、１０・・・・画素電極。
【図１】
0004658721.tif 000002
【図２】
0004658721.tif 000003
【図３】
0004658721.tif 000004
【図４】
0004658721.tif 000005
【図５】
0004658721.tif 000006
【図６】
0004658721.tif 000007