(57)【特許請求の範囲】
【請求項１】
遅延ラインにおける遅延時間を測定する遅延時間測定方法であって、前記遅延ラインは、基準クロックの入力端および出力端を有し、前記出力端は、前記基準クロックに対して所定の遅延時間を有する遅延クロックにより動作するフリップフロップのデータ入力に接続されており、
前記遅延ラインにおける一定の遅延時間を設定する遅延時間設定段階と、
前記遅延時間設定段階において前記一定の遅延時間を設定された前記遅延ラインの前記入力端に前記基準クロックを供給する基準クロック供給段階と、
前記フリップフロップのクロック入力に、前記遅延クロックに同期した同期遅延クロックを供給する遅延クロック供給段階と、
前記フリップフロップから出力される出力論理値を平均化する段階と、
前記出力論理値の平均値に基づいて、前記遅延ラインにおける前記遅延時間を測定する遅延時間測定段階
とを備える遅延時間測定方法。
【請求項２】
前記遅延時間測定段階は、前記出力論理値の平均値がほぼ０．５であるとき、前記遅延ラインの前記遅延時間が、前記遅延クロックの所定の遅延時間にほぼ等しいことを判定する段階を有することを特徴とする請求項１に記載の遅延時間測定方法。
【請求項３】
遅延ラインにおける遅延時間を測定する遅延時間測定装置であって、
基準クロックに対して所定の遅延時間を有する遅延クロックを生成する遅延クロック生成手段と、
前記遅延ラインに前記基準クロックを供給する基準クロック供給手段と、
前記遅延ラインにおいて前記基準クロックが遅延された遅延パルスのエッジと、前記遅延クロックに同期した同期遅延クロックのエッジのタイミングを比較し、比較結果を論理値"０"または"１"として出力するタイミング比較手段と、
前記タイミング比較手段から出力される前記比較結果を平均化した平均値を生成する平均化手段と、
前記平均化手段により生成された前記平均値に基づいて、前記遅延ラインにおける遅延時間を測定する測定手段
とを備えることを特徴とする遅延時間測定装置。
【請求項４】
前記タイミング比較手段は、前記遅延パルスが入力されるデータ入力と、前記同期遅延クロックが入力されるクロック入力とを有するフリップフロップを含むことを特徴とする請求項３に記載の遅延時間測定装置。
【請求項５】
前記測定手段は、前記平均値がほぼ０．５であるとき、前記遅延ラインの遅延時間が前記遅延クロックの前記所定の遅延時間にほぼ等しいことを定めることを特徴とする請求項３または４に記載の遅延時間測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延クロックを生成する遅延クロック生成装置に関し、特に、半導体デバイスを試験する半導体試験装置における遅延信号生成装置に組み込まれる遅延クロック生成装置に関する。
【背景技術】
【０００２】
近年、高速で動作する半導体デバイスの開発が盛んに進められている。それに伴い、高速デバイスを試験する半導体試験装置に、非常に厳しい動作タイミングの制御が要求されるようになってきている。特に、被試験デバイスに試験パターンを入力するタイミングは、被試験デバイスの入力特性に応じて、基準クロックに対して正確に遅延される必要がある。
【０００３】
図１は、半導体試験装置において所定の遅延時間を有する遅延指定信号を生成する遅延ライン１７６を示すブロック図である。この遅延ライン１７６は、遅延素子１８０、１８４、１８８、１９２、セレクタ１８２、１８６、１９０、１９４、およびリニアライズメモリ１９６を有する。この遅延ライン１７６においては、クロックが入力端より入力され、所定の時間遅延された遅延指定信号が出力端より出力される。
【０００４】
リニアライズメモリ１９６は、所定の遅延量（遅延時間）を生成する遅延素子の組み合わせのデータを、所定のアドレスに格納している。セレクタ１８２、１８６、１９０および１９４は、リニアライズメモリ１９６から送られるデータに基づいて、各遅延素子１８０、１８４、１８８、１９２を通過したクロック、または通過しないクロックのいずれかを選択し、後段に出力する。例えば、所定の遅延時間を生成するために、各セレクタの前段にある遅延素子を使用する場合には、リニアライズメモリ１９６の対応するビットに"０"が設定され、使用しない場合にはビットに"１"が設定される。
【０００５】
遅延ライン１７６に設けられる遅延素子１８０、１８４、１８８、１９２は、それぞれ数ピコ秒から数十ピコ秒、または数百ピコ秒の遅延量を有するように設計される。したがって、例えば１０、２０・・・７０ピコ秒の７種類の遅延時間を生成するためには、理論的には、１０、２０、４０ピコ秒の遅延量を有する３種類の遅延素子を用いて組み合わせるようにすればよい。
【０００６】
しかしながら、現実には、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等によって、遅延素子により実際に与えられる遅延時間と設計した遅延時間との間に誤差が生じる場合がある。この誤差を解消するために、所定の遅延時間を生成する最適な遅延素子の組み合わせを、測定により実際に求める必要がある。
【０００７】
図２は、半導体試験装置においてパターン発生器１０で発生された信号に対して遅延した、波形整形器１２の出力信号を測定する従来の構成を示すブロック図である。この測定において、パターン発生器１０が、タイミング発生器１４に対して基準クロック３４を供給し、波形整形器１２に対して遅延時間測定用の測定用信号３２を供給する。タイミング発生器１４は、図１に示された遅延ライン１７６を複数有し、任意に選択された遅延素子の組み合わせに基づいて、基準クロック３４を一定の時間だけ遅延した遅延指定信号３６を生成する。遅延指定信号３６は、波形整形器１２に与えられ、波形整形器１２は、遅延指定信号３６に基づいて測定用信号３２を遅延させ、遅延測定用信号３８をオシロスコープ１６に出力する。このオシロスコープ１６で、遅延素子の任意の組み合わせにより生成された遅延時間が観測される。このときの遅延素子の組み合わせのデータは、リニアライズメモリ１９６（図１参照）の所定のアドレスに格納される。
【０００８】
従来は、図２に示されるように、遅延素子の各組み合わせにより生成される遅延時間をオシロスコープ１６で観測し、遅延素子の組み合わせと遅延時間との対応データを、リニアライズメモリ１９６に格納していた。半導体デバイスを実際に試験するときには、半導体デバイスの入力特性に応じて、リニアライズメモリ１９６に格納されたデータに基づいて所望の遅延時間を生成する遅延素子を選択していた。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の遅延時間測定方法によると、オシロスコープ１６を使用するので、波形整形器１２から出力される波形を１ピンずつしか測定することができなかった。また、数ピコ秒や数十ピコ秒のオーダの遅延時間を測定する場合には、オシロスコープ１６の分解能では、十分に正確な遅延時間を測定することができなかった。そこで、本発明は、複数の遅延ラインの遅延時間を正確に並列に測定することができる遅延時間測定方法および遅延時間測定装置を提供することを一つの解決すべき課題とする。
【００１０】
また、遅延ラインの正確な遅延時間を測定する遅延時間測定方法として、本発明は、基準クロック３４に対して所定の遅延時間を有する遅延クロックを利用して、所定の遅延時間を生成する遅延素子の組み合わせを定める方法を提供することを一つの目的とする。従来、正確な遅延時間を有する遅延クロックを生成することは困難であったので、遅延クロックを利用して、遅延素子の組み合わせにより生じる遅延時間を正確に測定することは困難であった。そこで、本発明は、正確な遅延時間を有する遅延クロックを生成することができる遅延クロック生成装置を提供することを一つの解決すべき課題とする。
【００１１】
そこで本発明は、上記課題を解決することのできる遅延クロック生成装置、遅延時間測定方法および遅延時間測定装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の第１の形態は、基準クロックを所定時間だけ遅延した遅延クロックを生成する遅延クロック生成装置を提供する。この遅延クロック生成装置は、前記基準クロックと同一周期のシフトクロックを発振する発振器と、前縁および後縁の少なくとも一方が前記シフトクロックの前縁または後縁に同期した参照シフトクロックに挿入する挿入パルスを生成して、前記参照シフトクロックに挿入するパルス挿入部と、前記基準クロックに同期し且つ前記参照シフトクロックと同一周期の参照基準クロックと、前記挿入パルスを挿入された前記参照シフトクロックとに基づいて、前記発振器において発振される前記シフトクロックの位相を前記基準クロックの位相に対して遅らせて、前記基準クロックを前記所定時間だけ遅延した前記遅延クロックを生成させる遅延位相ロック部とを備えることを特徴とする。この遅延クロック生成装置によると、基準クロックに対して正確な遅延時間を有する遅延クロックを容易に生成することが可能となる。
【００１３】
第１の形態の一つの態様において、遅延クロック生成装置が、前記シフトクロックに同期した同期シフトクロックと、前記基準クロックに同期し且つ前記同期シフトクロックと同一周期の同期基準クロックとの位相差に基づいて、前記参照基準クロックと前記参照シフトクロックを出力する位相比較部を更に備えてもよい。
【００１４】
第１の形態の別の態様において、前記位相比較部は、前記同期基準クロックと前記同期シフトクロックに基づいて、後縁を合わされた前記参照基準クロックと前記参照シフトクロックを出力することができる。
【００１５】
第１の形態の更に別の態様において、前記パルス挿入部は、前記参照シフトクロックの後縁から次の参照シフトクロックの前縁の間に、前記挿入パルスを挿入してもよい。
【００１６】
第１の形態の更に別の態様において、前記パルス挿入部は、前記基準クロックに同期して、前記挿入パルスを前記参照シフトクロックに挿入することができる。
【００１７】
第１の形態の更に別の態様において、遅延クロック生成装置が、前記基準クロックを分周して、前記同期基準クロックを出力する同期基準クロック生成部と、前記同期基準クロックと同一周期になるように前記シフトクロックを分周して、前記同期シフトクロックを出力する同期シフトクロック生成部とを更に備えてもよい。
【００１８】
第１の形態の更に別の態様において、遅延クロック生成装置が、前記挿入パルスを、前記参照シフトクロックの複数サイクル中のどのサイクルに挿入するかを定める位相制御信号を生成する位相制御部を更に備え、前記パルス挿入部は、前記位相制御信号により定められた前記参照シフトクロックのサイクルに、前記挿入パルスを挿入することができる。
【００１９】
第１の形態の更に別の態様において、前記遅延位相ロック部は、前記参照シフトクロックの複数サイクル中に前記挿入パルスが挿入された挿入数に基づいて、前記発振器において発振される前記シフトクロックの位相を遅らせることを可能とする。
【００２０】
第１の形態の更に別の態様において、前記遅延位相ロック部は、前記同期基準クロックのパルス列の電位から、前記挿入パルスを挿入された前記参照シフトクロックのパルス列の電位を減算した結果の平均値を出力する減算回路と、前記減算回路における減算結果の前記平均値が０となるように、前記挿入パルスを挿入された前記参照シフトクロックのパルス幅を調整するパルス幅調整部とを有してもよい。
【００２１】
第１の形態の更に別の態様において、前記発振器が、電源電圧に応じて発振周波数が変化するリング発振器であり、前記パルス幅調整部は、前記減算回路における減算結果の前記平均値に基づいて前記リング発振器の前記電源電圧を調整することによって、前記挿入パルスを挿入された前記参照シフトクロックのパルス幅を調整することを可能とする。
【００２２】
第１の形態の更に別の態様において、前記リング発振器は、複数の電子回路とともに単一チップ上に構成され、前記遅延クロック生成装置が、前記減算結果の前記平均値に基づいて調整された前記電源電圧を、前記複数の電子回路にも供給する電源電圧供給部を更に備えてもよい。
【００２３】
第１の形態の更に別の態様において、前記発振器が、制御電圧に応じて発振周波数が変化する電圧制御型発振器であり、前記パルス幅調整部は、前記減算回路における減算結果の前記平均値に基づいて前記電圧制御型発振器の前記制御電圧を調整することによって、前記挿入パルスを挿入された前記参照シフトクロックのパルス幅を調整することを可能とする。
【００２４】
第１の形態の更に別の態様において、前記位相制御部は、前記挿入パルスを、前記参照シフトクロックの複数サイクル中に時系列に拡散して挿入するように前記位相制御信号を生成することができる。
【００２５】
第１の形態の更に別の態様において、前記位相制御部は、前記同期基準クロックに基づいて出力値を増加させる、Ｍビット（Ｍは自然数）のカウンタと、前記挿入パルスの挿入数を記憶する、（Ｍ＋１）ビットのパルス挿入設定レジスタと、前記カウンタのビットの変化点を検出する複数の変化点検出部と、前記パルス挿入設定レジスタの（Ｍ−ｎ＋１）（ｎは自然数）番目のビットに対応するレジスタ値と、前記カウンタのｎ番目のビットに対応する前記変化点検出部の出力値との論理積をとる複数のＡＮＤ回路とを有し、前記位相制御部は、前記ＡＮＤ回路による前記論理積に基づいて、前記挿入パルスを挿入するサイクルを定めることができる。
【００２６】
また、上記課題を解決するために、本発明の第２の形態は、遅延ラインにおける遅延時間を測定する遅延時間測定方法を提供する。この遅延時間測定方法において、前記遅延ラインが、基準クロックの入力端および出力端を有し、前記出力端が、前記基準クロックに対して所定の遅延時間を有する遅延クロックにより動作するフリップフロップのデータ入力に接続されていることを前提として、遅延時間測定方法が、前記遅延ラインにおける一定の遅延時間を設定する遅延時間設定段階と、前記遅延時間設定段階において前記一定の遅延時間を設定された前記遅延ラインの前記入力端に前記基準クロックを供給する基準クロック供給段階と、前記フリップフロップのクロック入力に、前記遅延クロックに同期した同期遅延クロックを供給する遅延クロック供給段階と、前記フリップフロップから出力される出力論理値を平均化する段階と、前記出力論理値の平均値に基づいて、前記遅延ラインにおける前記遅延時間を測定する遅延時間測定段階とを備えることを特徴とする。この遅延時間測定方法により、複数の遅延ラインの遅延時間を同時に正確に測定することが可能となる。
【００２７】
第２の形態の一つの態様において、前記遅延時間測定段階は、前記出力論理値の平均値がほぼ０．５であるとき、前記遅延ラインの前記遅延時間が、前記遅延クロックの所定の遅延時間にほぼ等しいことを判定する段階を有してもよい。
【００２８】
また、上記課題を解決するために、本発明の第３の形態は、遅延ラインにおける遅延時間を測定する遅延時間測定装置であって、基準クロックに対して所定の遅延時間を有する遅延クロックを生成する遅延クロック生成手段と、前記遅延ラインに前記基準クロックを供給する基準クロック供給手段と、前記遅延ラインにおいて前記基準クロックが遅延された遅延パルスのエッジと、前記遅延クロックに同期した同期遅延クロックのエッジのタイミングを比較し、比較結果を論理値"０"または"１"として出力するタイミング比較手段と、前記タイミング比較手段から出力される前記比較結果を平均化した平均値を生成する平均化手段と、前記平均化手段により生成された前記平均値に基づいて、前記遅延ラインにおける遅延時間を測定する測定手段とを備えることを特徴とする遅延時間測定装置を提供する。この遅延時間測定装置により、複数の遅延ラインの遅延時間を同時に正確に測定することが可能となる。
【００２９】
第３の形態の一つの態様において、前記タイミング比較手段は、前記遅延パルスが入力されるデータ入力と、前記同期遅延クロックが入力されるクロック入力とを有するフリップフロップを含んでもよい。
【００３０】
第３の形態の別の態様において、前記測定手段は、前記平均値がほぼ０．５であるとき、前記遅延ラインの遅延時間が前記遅延クロックの前記所定の遅延時間にほぼ等しいことを定めてもよい。
【００３１】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明を実施するための最良の形態】
【００３２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３３】
図３は、被試験デバイス２２を試験する半導体試験装置のブロック図である。この半導体試験装置は、パターン発生器１０、遅延信号生成装置２４、デバイス差込部１８および比較器２０を備える。遅延信号生成装置２４は、波形整形器１２およびタイミング発生器１４を有する。試験中、被試験デバイス２２は、デバイス差込部１８に差し込まれる。
【００３４】
パターン発生器１０が、被試験デバイス２２に入力する入力パターン３３および基準クロック３４を発生して、遅延信号生成装置２４に供給する。具体的には、入力パターン３３が波形整形器１２に供給され、基準クロック３４がタイミング発生器１４に供給される。タイミング発生器１４は、遅延クロック生成部（図示せず）および遅延ライン（図示せず）を内部に有する。遅延ライン１７６（図１参照）のリニアライズメモリ１９６には、所定の遅延時間を生成する遅延素子の組み合わせに関するデータが予め格納されている。本発明において、このデータは、遅延クロック生成部により生成される所定の遅延時間を有する遅延クロックに基づいて得られる。
【００３５】
基準クロック３４を所定時間遅延した遅延指定信号３６が、波形整形器１２に供給される。波形整形器１２は、遅延指定信号３６に基づいて、入力パターン３３を被試験デバイス２２に入力するタイミングを遅延させ、遅延された入力パターンである遅延信号３９をデバイス差込部１８に供給する。この実施形態においては、遅延クロック生成部および遅延ラインがタイミング発生器１４に組み込まれているが、別の実施形態においては、遅延クロック生成部および遅延ラインが波形整形器１２に組み込まれてもよい。遅延信号生成装置２４は、全体として、被試験デバイス２２の入力特性に応じて、入力パターン３３を所定時間遅延した遅延信号３９を出力することができる。
【００３６】
被試験デバイス２２は、デバイス差込部１８を介して遅延信号３９を受け取り、受け取った遅延信号３９に基づいて、出力信号４０を比較器２０に出力する。例えば、被試験デバイス２２がメモリデバイスであれば、遅延信号３９に基づいて格納されたデータが出力信号４０として出力され、被試験デバイス２２が演算装置であれば、遅延信号３９に基づいて演算された演算結果が出力信号４０として出力される。パターン発生器１０は、正常な被試験デバイス２２に出力応答として期待される期待値パターン４２を比較器２０に出力する。比較器２０は、出力信号４０と期待値パターン４２とが一致するか否かを検出することにより、被試験デバイス２２の良否を判定する。
【００３７】
図４は、基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置を示すブロック図である。この遅延クロック生成装置は、図３に示される遅延信号生成装置２４に組み込まれて、被試験デバイス２２の試験を行う前に、遅延ラインにおけるリニアライズメモリ１９６に格納するデータを得るために利用されることが可能である。この遅延クロック生成装置は、リング発振器５０、位相比較部５２、パルス挿入部５４、位相制御部５６、および遅延位相ロック部５８を備え、遅延位相ロック部５８は、減算回路６０およびパルス幅調整部６２を有する。
【００３８】
基準クロック３４が、位相比較部５２および位相制御部５６に入力される。リング発振器５０は、基準クロック３４と同一周期のシフトクロック７０を発振することができる。位相比較部５２は、基準クロック３４とシフトクロック７０の位相を比較し、基準クロック３４とシフトクロック７０の位相差に基づいて、参照基準クロック３５および参照シフトクロック７２をそれぞれ出力する。参照基準クロック３５は、基準クロック３４に同期し且つ参照シフトクロック７２と同一の周期を有する。参照シフトクロック７２は、その前縁および後縁の少なくとも一方が、シフトクロック７０の前縁または後縁に同期している。参照シフトクロック７２は、パルス挿入部５４に供給される。
【００３９】
位相制御部５６は、基準クロック３４を受け取って、挿入パルスを、参照シフトクロック７２の複数サイクル中のどのサイクルに挿入するかを定める位相制御信号７４を生成する。位相制御部５６は、挿入パルスを、参照シフトクロック７２の複数サイクル中に時系列に拡散して挿入するように位相制御信号７４を生成することが望ましい。パルス挿入部５４は、参照シフトクロック７２に挿入する挿入パルスを生成して、位相制御信号７４により定められた参照シフトクロック７２のサイクルに挿入パルスを挿入することができる。この挿入パルスは、参照シフトクロック７２の後縁から次の参照シフトクロック７２の前縁の間に挿入される。
【００４０】
遅延位相ロック部５８は、参照基準クロック３５と、挿入パルスを挿入された参照シフトクロック７６とに基づいて、リング発振器５０において発振されるシフトクロック７０の位相を基準クロック３４の位相に対して遅らせて、基準クロック３４を所定時間だけ遅延した遅延クロック８２をリング発振器５０に生成させる。具体的には、遅延位相ロック部５８は、参照シフトクロック７２の複数サイクル中に挿入パルスが挿入された挿入数と、挿入パルスのパルス幅に基づいて、リング発振器５０において発振されるシフトクロック７０の位相を遅延させることができる。そのための構成として、この実施形態においては、遅延位相ロック部５８は、減算回路６０およびパルス幅調整部６２を有する。減算回路６０は、基準クロック３４のパルス列の電位から、挿入パルスを挿入された参照シフトクロック７６のパルス列の電位を減算して平均した減算結果７８を出力することができる。
【００４１】
平均した減算結果７８が０であれば、リング発振器５０の発振するシフトクロック７０が、基準クロック３４に対して所定の時間遅延した遅延クロック８２であることが示され、一方、減算結果７８が０でなければ、シフトクロック７０が、基準クロック３４に対して未だ所定の遅延時間を有していないことが示される。パルス幅調整部６２は、減算回路６０の減算結果が０となるように、リング発振器５０の発振周波数を調整する。すなわち、パルス幅調整部６２は、リング発振器５０の発振周波数を調整することによって、減算回路６０の減算結果７８が０になるまで、参照シフトクロック７６のパルス幅を調整する。リング発振器５０が電源電圧に応じて発振周波数を変化させるとき、パルス幅調整部６２は、減算回路６０の減算結果７８に基づいて、リング発振器５０の電源電圧を調整するための電圧調整信号８０を出力して、リング発振器５０の発振周波数を調整し、参照シフトクロック７６のパルス幅を調整してもよい。
【００４２】
本実施形態においては、発振器としてリング発振器５０が示されているが、別の実施形態においては、発振器は、制御電圧に応じて発振周波数が変化する電圧制御型発振器であってもよい。このとき、パルス幅調整部６２は、減算回路６０における減算結果７８の平均値に基づいて電圧制御型発振器の制御電圧を調整することによって、挿入パルスを挿入された参照シフトクロック７６のパルス幅を調整してもよい。
【００４３】
以上のように、図４に示される遅延クロック生成装置において、減算回路６０の減算結果７８が０になるとき、すなわち、所定サイクル中の基準クロック３４のパルス幅の長さの和と、パルスを挿入された参照シフトクロック７６のパルス幅の長さの和とが等しくなったとき、リング発振器５０が所定の遅延時間を有する遅延クロック８２を発振する。このときの各構成の状態をロックすることによって、リング発振器５０は、所定の遅延時間を有する遅延クロック８２を発振し続けることが可能となる。
【００４４】
図５は、基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置の一例を示す回路構成図であり、図４におけるブロック図を回路的に示す。図５において、図４における符号と同一の符号を付した構成は、図４において対応する構成と同一または同様の機能および動作を実現する。図５に示される遅延クロック生成装置は、リング発振器５０、位相比較部５２、パルス挿入部５４、位相制御部５６、遅延位相ロック部５８、電源電圧部９０、同期基準クロック生成部９２、同期シフトクロック生成部９４、ＯＲゲート１２４およびドライバ１６２、１６４を備える。
【００４５】
同期基準クロック生成部９２は、入力される基準クロック３４に基づいて、基準クロック３４に同期した同期基準クロック１４０を出力する。同様に、同期シフトクロック生成部９４は、シフトクロック７０に基づいて、シフトクロック７０に同期した同期シフトクロック１４２を出力する。同期基準クロック１４０および同期シフトクロック１４２は、同一の周期を有する。本実施形態においては、同期基準クロック生成部９２および同期シフトクロック生成部９４は、ともに入力信号を１／８分周する８分周器である。しかしながら、同期基準クロック生成部９２および同期シフトクロック生成部９４は、８分周器に限られず、１／４分周する４分周器、１／２分周する２分周器、さらには１／１分周する１分周器などであってもよい。１分周器は、バッファであってもよい。ここで、同期シフトクロック生成部９４は、後に挿入パルス１５０を挿入する参照シフトクロック１４６の論理値"０"の部分を広げるために設けられる。したがって、元のシフトクロック７０の論理値"０"の部分に挿入パルス１５０を挿入することが可能であれば、同期シフトクロック生成部９４は、単なるバッファであってよく、また、設けられなくてもよい。
【００４６】
電源電圧部９０は、リング発振器５０に電源電圧を供給し、リング発振器５０を駆動させる。位相比較部５２は、ＦＦ（フリップフロップ）９６、９８を有し、パルス挿入部５４は、２つのＦＦ（フリップフロップ）１１６、１１８、ＡＮＤゲート１２０およびＯＲゲート１２２を有する。ここで、リング発振器５０は、位相比較部５２およびパルス挿入部５４などの複数の電子回路とともに、単一チップ上に構成されてもよい。
【００４７】
位相制御部５６は、パルス挿入設定レジスタ１００、カウンタ１０２、複数の変化点検出部１０４、複数のＡＮＤゲート１１０、ＯＲゲート１１２、およびＦＦ（フリップフロップ）１１４を有する。カウンタ１０２は、Ｍビット（Ｍは自然数）のカウンタであり、この実施形態においては最下位ビットＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ１１までの１２ビットのカウンタである。一方、パルス挿入設定レジスタ１００は、パルス挿入部５４において挿入される挿入パルスの挿入数を記憶する（Ｍ＋１）ビットのレジスタであり、この実施形態においては最下位ビットＲＥＧ０から最上位ビットＲＥＧ１２までの１３ビットのレジスタである。
【００４８】
変化点検出部１０４は、ＦＦ（フリップフロップ）１０６とＡＮＤゲート１０８を有し、カウンタ１０２のビットの変化点を検出することができる。この例においては、変化点検出部１０４は、カウンタ１０２のＣＯＵＮＴ１からＣＯＵＮＴ１１までのビットに設けられている。ＡＮＤゲート１１０は、パルス挿入レジスタ１００の（Ｍ−ｎ＋１）（ｎは自然数）番目のビットに対応するレジスタ値と、カウンタ１０２のｎ番目のビットに対応する変化点検出部１０４の出力値との論理積をとる。すなわち、図示される構成においては、ＲＥＧ０とＣＯＵＮＴ１１、ＲＥＧ１とＣＯＵＮＴ１０、ＲＥＧ２とＣＯＵＮＴ９、ＲＥＧ３とＣＯＵＮＴ８、ＲＥＧ４とＣＯＵＮＴ７、ＲＥＧ５とＣＯＵＮＴ６、ＲＥＧ６とＣＯＵＮＴ５、ＲＥＧ７とＣＯＵＮＴ４、ＲＥＧ８とＣＯＵＮＴ３、ＲＥＧ９とＣＯＵＮＴ２、ＲＥＧ１０とＣＯＵＮＴ１、およびＲＥＧ１１とＣＯＵＮＴ０のビットとが、それぞれ対応づけられる。ＯＲゲート１１２は、複数のＡＮＤゲート１１０の出力値と、ＲＥＧ１２のビットの論理和をとる。ＯＲゲート１１２の出力はＦＦ１１４に供給され、ＦＦ１１４は、挿入パルスを挿入するタイミングを定める位相制御信号７４を、パルス挿入部５４に供給する。
【００４９】
遅延位相ロック部５８は、減算回路６０およびパルス幅調整部６２を有し、減算回路６０は、減算部１３０およびフィルタ１３２を有する。減算部１３０は、２つの入力の減算演算を行い、フィルタ１３２は、減算結果を平均化した電圧値をパルス幅調整部６２に供給する。パルス幅調整部６２は、電源電圧部９０の電源電圧を調整することによって、シフトクロック７０の位相を調整する。
【００５０】
以下に、遅延クロック８２を生成する各構成の動作について説明する。
【００５１】
２６６ＭＨｚの基準クロック３４が同期基準クロック生成部９２で１／８分周され、基準クロック３４に同期し且つ１／８分周された同期基準クロック１４０が、ＦＦ９６のクロック入力に入力される。一方、電源電圧に応じて発振周波数を変化させるリング発振器５０が、電源電圧部９０から供給される電源電圧に基づいて、基準クロック３４と同一周期のシフトクロック７０を発振する。シフトクロック７０は、同期シフトクロック生成部９４で１／８分周され、シフトクロック７０に同期し且つ１／８分周された同期シフトクロック１４２が、ＦＦ９８のクロック入力に入力される。同期基準クロック１４０および同期シフトクロック１４２は、同一の周期を有する。
【００５２】
この実施形態においては、基準クロック３４およびシフトクロック７０のそれぞれが、同期基準クロック生成部９２および９４により１／８分周されているが、他の実施形態においては、他の分周比で分周されてもよく、また、分周されなくてもよい。本実施形態において、「同期基準クロック」とは、前縁が基準クロック３４の前縁に同期したクロックを意味し、「同期シフトクロック」とは、前縁がシフトクロック７０の前縁に同期したクロックを意味する。例えば、同期基準クロック生成部９２および９４を設けない他の実施形態においては、同期基準クロック１４０は、基準クロック３４そのものであってもよく、また、同期シフトクロック１４２は、シフトクロック７０そのものであってもよい。
【００５３】
同期基準クロック１４０を反転した反転同期基準クロック１４１が、ＦＦ９６およびＦＦ９８のＲ（リセット）入力に入力される。ＦＦ９６およびＦＦ９８は、反転同期基準クロック１４１の前縁により（すなわち、同期基準クロック１４０の後縁のタイミングで）リセットされる。そのため、同期シフトクロック１４２と同期基準クロック１４０の後縁が合わせられる。このように、位相比較部５２が、同期シフトクロック１４２と同期基準クロック１４０の位相差に基づいて、後縁を合わされた参照基準クロック１４４と参照シフトクロック１４６を出力する。具体的には、ＦＦ９６は、参照基準クロック１４４を出力し、ＦＦ９８は、同期基準クロック１４０と同期シフトクロック１４２の位相差に応じてパルス幅を短くされた参照シフトクロック１４６を出力する。この例において、同期基準クロック１４０と参照基準クロック１４４とは、同じパルス列である。
【００５４】
パルス挿入設定レジスタ１００は、パルス挿入部５４において挿入する挿入パルスの挿入数を記憶する。すなわち、パルス挿入設定レジスタ１００は、４０９６サイクル（１２ビット）の参照シフトクロック１４６に挿入パルスをいくつ挿入するかを予め格納しておく。後述するが、パルス挿入設定レジスタ１００に格納された挿入パルスの挿入数によって、基準クロック３４に対する遅延クロック８２の遅延時間が定まる。
【００５５】
カウンタ１０２は、１２ビットカウンタであり、１／８分周された同期基準クロック１４０に基づいて、出力値を増加させる。ＣＯＵＮＴ１からＣＯＵＮＴ１１の出力は、それぞれに設けられる変化点検出部１０４（図５においては、ＣＯＵＮＴ１１に対して設けられた変化点検出部１０４のみを図示している）に供給される。この例において、変化点検出部１０４は、ＣＯＵＮＴ０の出力の後段には設けられていないが、別の例では設けられてもよい。
【００５６】
変化点検出部１０４は、カウンタ１０２のビットの変化点を検出することができる。変化点検出部１０４は、前述したとおりＣＯＵＮＴ１からＣＯＵＮＴ１１の後段にそれぞれ設けられており、代表してＣＯＵＮＴ１１の後段に設けられた変化点検出部１０４の動作について説明する。
【００５７】
ＣＯＵＮＴ１１の出力が、ＦＦ１０６のデータ入力に入力される。ＦＦ１０６のクロック入力には、１／８分周された同期基準クロック１４０が入力される。ＦＦ１０６の出力は、反転されてＡＮＤゲート１０８の一方の入力端子に入力される。ＡＮＤゲートの他方の入力端子には、ＣＯＵＮＴ１１の出力が入力される。したがって、同期基準クロック１４０に基づいてＣＯＵＮＴ１１の出力が論理値"０"から論理値"１"に変化するとき、ＡＮＤゲート１０８は、論理値"１"を出力する。ＣＯＵＮＴ１からＣＯＵＮＴ１０の後段に設けられる変化点検出部１０４についても、上記と同様の動作を行う。
【００５８】
図示される位相制御部５６の構成においては、ＣＯＵＮＴ０の後段に変化点検出部１０４が設けられていない。これは、変化点検出部１０４が、カウンタ１０２のビットの出力値が切り替わった変化点のみを検出するので、論理値"０"と"１"とが交互に出力として現れるＣＯＵＮＴ０に対して、変化点検出部を敢えて構成として設ける必要がないからである。したがって、ＣＯＵＮＴ０の後段には、既に変化点検出部が設けられていると言うことも可能である。しかしながら、ＣＯＵＮＴ１からＣＯＵＮＴ１１と同様に、ＣＯＵＮＴ０の後段にも、変化点検出部１０４を物理的な構成として設けてもよい。
【００５９】
パルス挿入部５４において挿入パルスを複数サイクル（本実施例では、４０９６サイクル（１２ビット））中にまとめて挿入すると、電源に低周波のリップルが生じることがある。そのため、挿入パルスは、参照シフトクロック１４６の複数サイクル中に時系列に拡散して挿入されることが望ましい。
【００６０】
挿入パルスを参照シフトクロック１４６の複数サイクル中に時系列に拡散して挿入するために、前述したように、位相制御部５６においてＡＮＤゲート１１０は、パルス挿入レジスタ１００の（Ｍ−ｎ＋１）（ｎは自然数）番目のビットに対応するレジスタ値と、カウンタ１０２のｎ番目のビットに対応する変化点検出部１０４の出力値との論理積をとる。すなわち、各ＡＮＤゲート１１０の一方の入力には、パルス挿入設定レジスタ１００のＲＥＧ（１２−ｎ）（ｎ：１≦ｎ≦１２）の出力が入力され、他方の入力には、カウンタ１０２のＣＯＵＮＴ（ｎ−１）に対応する変化点検出部１０４の出力、またはＣＯＵＮＴ０の出力が入力される。ＲＥＧ（１２−ｎ）の出力、およびＣＯＵＮＴ（ｎ−１）に対応する変化点検出部１０４の出力またはＣＯＵＮＴ０の出力がそれぞれ論理値"１"をとれば、それぞれのＡＮＤゲート１１０は、論理値"１"を出力する。ＡＮＤゲート１１０の出力は、ＯＲゲート１１２に入力される。また、ＲＥＧ１２のビットの出力は、ＯＲゲート１１２に入力される。この実施例において、４０９６サイクル中に４０９６回（#1000000000000）の挿入パルスを挿入するときには、ＲＥＧ１２のレジスタ値は"１"となる。ＯＲゲート１１２は、全てのＡＮＤゲート１１０の出力とＲＥＧ１２のレジスタ値との論理和をとり、その論理和を、後段のＦＦ１１４のデータ入力に出力する。この構成により定められる挿入パルスを挿入するタイミングについては、図７に関連して詳述する。
【００６１】
ＦＦ１１４のクロック入力には、１／８分周された同期基準クロック１４０が入力される。また、ＦＦ１１４のＲ（リセット）入力には、同期基準クロック１４０を反転した反転同期基準クロック１４１が入力される。ＦＦ１１４は、同期基準クロック１４０、反転同期基準クロック１４１およびＯＲゲート１１２の出力に基づいて、挿入パルスを挿入する参照シフトクロック１４６のサイクルを定める位相制御信号７４をパルス挿入部５４に出力する。
【００６２】
位相制御信号７４は、ＦＦ１１６のデータ入力に入力され、ＦＦ１１６により出力されるデータは、ＦＦ１１８のデータ入力に入力される。ＦＦ１１６およびＦＦ１１８のクロック入力には、２６６ＭＨｚの基準クロック３４が入力され、ＦＦ１１６およびＦＦ１１８はともに、基準クロック３４により動作される。ＦＦ１１８により出力されるデータは、ＡＮＤゲート１２０の一方の入力端子に入力される。ＡＮＤゲート１２０の他方の入力端子には、反転された位相制御信号７４が入力される。
【００６３】
ＡＮＤゲート１２０は、反転された位相制御信号７４と、ＦＦ１１８の出力データとの論理積をとり、挿入パルス１５０を出力する。パルス挿入部５４が以上の構成をとることにより、挿入パルス１５０は、参照シフトクロック１４６の後縁からシフトクロックの次の前縁の間に挿入されることが可能となる。具体的には、ＡＮＤゲート１２２は、参照シフトクロック１４６の後縁のタイミングで立上がり、２６６ＭＨｚの基準クロック３４の２周期分だけ論理値"１"を維持してそれから立ち下がる挿入パルス１５０を出力する。
【００６４】
ＯＲゲート１２２は、参照シフトクロック１４６と挿入パルス１５０の論理和をとり、参照シフトクロック１４６に挿入パルス１５０を挿入する。ＯＲゲート１２２は、挿入パルス１５０を挿入された参照シフトクロック１５２をドライバ１６４に出力する。ドライバ１６４は、参照シフトクロック１５２を差動で減算部１３０に出力する。同様に、参照基準クロック１４４が、ＯＲゲート１２４に供給され、ＯＲゲート１２４は、参照基準クロック１４８をドライバ１６２に出力する。ここで、参照基準クロック１４４と参照基準クロック１４８とは、同じパルス列である。
【００６５】
減算部１３０は、参照基準クロック１４８のパルス列の電位から、挿入パルス１５０を挿入された参照シフトクロック１５２のパルス列の電位を減算する。減算した減算結果１５４は、フィルタ１３２でフィルタ処理され、平均化される。フィルタ１３２は、平均化された減算結果７８をパルス幅調整部６２に出力する。平均化された減算結果７８の値は、基準クロック３４とシフトクロック７０との位相差、挿入パルス１５０のパルス幅および挿入数に関連する。
【００６６】
減算結果７８が０であることは、基準クロック３４に対して遅延クロック８２が所望（所定）の遅延時間を有することを示す。一方、減算結果７８が０でなければ、遅延クロック８２は所望の遅延時間を有しておらず、リング発振器５０の発振周波数を変更して、参照シフトクロック１５２のパルス幅を調整する必要がある。パルス幅調整部６２は、減算結果７８に基づいて、電源電圧部９０の電源電圧を調整するための電圧調整信号８０を生成する。電源電圧部９０は、電圧調整信号８０に基づいて、リング発振器５０に供給する電源電圧を調整し、シフトクロック７０の周波数を調整する。すなわち、参照シフトクロック１５２のパルス幅を調整することが可能となる。遅延位相ロック部５８は、減算結果７８が０になるまで電源電圧部９０の調整を行い、減算結果７８が０になったときの各構成の状態をロックして、所定の遅延時間を有する遅延クロック８２を生成することが可能となる。
【００６７】
リング発振器５０が、複数の電子回路とともに単一チップ上に構成されているとき、減算結果７８の平均値に基づいて調整された電源電圧を、複数の電子回路にも供給する電源電圧供給部（図示せず）が設けられるのが望ましい。調整された電源電圧を同一チップ上の他の電子回路にも供給することによって、全体の温度ドリフト、電源変動によるタイミング誤差を補償することが可能となる。
【００６８】
図６は、挿入パルス１５０を参照シフトクロック１４６に挿入する挿入方法を説明するための図である。図６（ａ）および（ｃ）において、説明を簡単にするために、参照シフトクロック１４６のパルスは示さず、挿入パルス１５０のパルスのみを示している。
【００６９】
図６（ａ）は、挿入パルス１５０を参照シフトクロック１４６にまとめて挿入した状態を示す。図６（ｂ）は、挿入パルス１５０を参照シフトクロック１４６にまとめて挿入したことにより電源に生じる低周波のリップルを示す。電源にリップルが生じることにより、電源電圧は変動し、安定した電圧の供給が困難となる。このようなリップルは、正確な遅延時間を有する遅延クロックの生成には好ましくない。
【００７０】
図６（ｃ）は、挿入パルス１５０を時系列に拡散して参照シフトクロック１４６に挿入した状態を示す。挿入パルス１５０をばらけて挿入することによって、図６（ｂ）に示されるリップルは生じず、安定した電圧の供給を実現することが可能となる。したがって、正確な遅延時間を有する遅延クロックを生成するためには、挿入パルス１５０をばらけて挿入することが好ましい。
【００７１】
図７は、図５に示された位相制御部５６の構成により生成される位相制御信号７４に基づいて複数サイクル中に挿入パルスを挿入するサイクルの一例を示す図である。この例では、説明を単純化するために、１６サイクルのシフトクロックに挿入パルスを挿入するタイミングについて説明する。すなわち、この例においては、パルス挿入設定レジスタ１００は、最下位ビットＲＥＧ０から最上位ビットＲＥＧ４を有する５ビットのレジスタであり、また、カウンタ１０２は、最下位ビットＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ３を有する４ビットのカウンタである。この場合、図５に関連して説明したように、ＲＥＧ０とＣＯＵＮＴ３、ＲＥＧ１とＣＯＵＮＴ２、ＲＥＧ２とＣＯＵＮＴ１、ＲＥＧ３とＣＯＵＮＴ０とが、それぞれ対応づけられている。
【００７２】
図７において、縦軸は、挿入パルスの挿入数を、横軸は、時系列（サイクル）を示し、○は、そのサイクルに挿入パルスを挿入することを示す。図示されるとおり、本実施形態における位相制御部５６によると、挿入パルスを時系列に拡散して挿入することが可能となる。１６サイクル中全てのサイクルに挿入パルスを挿入する場合、すなわち、パルス挿入数を１６（＃１００００）に設定したときには、ＲＥＧ４に"１"が格納され、シフトクロックに常に挿入パルスが挿入されることになる。このように、挿入パルスを全てのサイクル中に挿入するために、パルス挿入設定レジスタ１００のビット数は、カウンタ１０２のビット数よりも１多いのが好ましい。
【００７３】
図８は、図７に示されたサイクルで挿入パルスが挿入されたシフトクロックを示す。図８（ａ）は、パルス挿入数を３に設定したときの、３個の挿入パルスを挿入された１６サイクルのシフトクロックを示す。図中、挿入パルスは斜線でハッチングされて示されており、１６サイクル中、第４、第８および第１２サイクルに挿入パルスが挿入されているのが示される。図８（ｂ）は、パルス挿入数を７に設定したときの、７個の挿入パルスを挿入された１６サイクルのシフトクロックを示す。このとき、第２、第４、第６、第８、第１０、第１２および第１４サイクルに挿入パルスが挿入される。
【００７４】
図９は、図５に示された各信号のタイミングチャートである。以下に、図５および図９に関連して、図５に示された各構成の動作を詳細に説明する。
【００７５】
２６６ＭＨｚ（周期３．７６ｎｓ）の基準クロック３４が、同期基準クロック生成部９２に入力される。一方、リング発振器５０が、基準クロック３４と同一周期のシフトクロック７０を発振する。図９に示される例においては、シフトクロック７０は、基準クロック３４からτだけ遅れている。基準クロック３４およびシフトクロック７０は、それぞれ同期基準クロック生成部９２および９４に入力され、１／８分周される。１／８分周された同期基準クロック１４０および同期シフトクロック１４２の周期は、３０．０８ｎｓ（半周期１５．０４ｎｓ）となる。
【００７６】
同期基準クロック１４０および同期シフトクロック１４２は、位相比較部５２に入力され、同期シフトクロック１４２の後縁が、同期基準クロック１４０の後縁に合わせられる。位相比較部５２より出力される参照シフトクロック１４６は、参照基準クロック１４４に対して、１周期中、論理値"１"の期間がτだけ短いパルスとなる。参照基準クロック１４４は、ＯＲゲート１２４を介して参照基準クロック１４８としてドライバ１６２に出力され、参照基準クロック１４８は、ドライバ１６２から減算部１３０に供給される。
【００７７】
パルス挿入部５４が、基準クロック３４に基づいて挿入パルス１５０を生成する。挿入パルス１５０は、論理値"１"の期間が基準クロック３４の２周期（７．５２ｎｓ）分の長さであるパルス列である。後縁を合わされた参照シフトクロック１４６と挿入パルス１５０は、ＯＲゲート１２２に入力され、論理和をとられる。挿入パルス１５０は、参照シフトクロック１４６の後縁と、次の前縁の間に挿入され、ＯＲゲート１２２は、挿入パルス１５０を挿入された参照シフトクロック１５２をドライバ１６４に出力する。参照シフトクロック１５２は、ドライバ１６４から減算部１３０に供給される。
【００７８】
減算部１３０において、参照基準クロック１４８と参照シフトクロック１５２とが減算される。減算部１３０は、減算結果１５４をフィルタ１３２に出力する。フィルタ１３２は、この減算結果を平均化して、平均化された減算結果７８をパルス幅調整部６２に出力する。パルス幅調整部６２は、減算結果７８が０となるように、電源電圧部９０の電源電圧を調整して、リング発振器５０の発振周波数を調整する。
【００７９】
減算結果１５４のタイミングチャートに示されるように、基準クロック３４とシフトクロック７０の位相差に基づくパルス幅をｗ１、挿入パルスのパルス幅をｗ２とする。ここで、ｗ１は、τであり、ｗ２は、７．５２ｎｓである。この例において、挿入パルスの挿入数がＮ回に設定されたとすると、フィルタ１３２の出力は、
（ｗ１×４０９６（サイクル数））−（ｗ２×Ｎ（挿入数））・・・（１）
に比例する。すなわち、パルス幅調整部６２は、式（１）の値が０となるようにリング発振器５０の発振周波数を調整し、その結果、ｗ１のパルス幅を調整することによって、シフトクロック７０に所望（所定）の遅延量をもたせて、遅延クロック８２を生成させる。
【００８０】
この実施例において、参照シフトクロック１４６の全てのサイクル（４０９６サイクル）に挿入パルス１５０ａを挿入して、最大位相差を設定する場合について説明する。
【００８１】
このとき、参照シフトクロック１４６に挿入パルス１５０ａを挿入する。挿入パルス１５０ａは、参照シフトクロック１４６の論理値"０"の全ての部分にパルスをもつパルス列である。参照シフトクロック１４６と挿入パルス１５０ａは、ＯＲゲート１２２において論理和をとられ、ＯＲゲート１２２は、挿入パルス１５０ａを挿入された参照シフトクロック１５２ａをドライバ１６４に出力する。参照基準クロック１４８と参照シフトクロック１５２ａとが、減算部１３０において減算され、減算部１３０は、減算結果１５４ａを出力する。
【００８２】
式（１）を参照すると、このときのｗ２は、７．５２ｎｓであり、Ｎは、４０９６である。パルス幅調整部６２は、減算結果１５４ａを平均した減算結果７８が０となるように、リング発振器５０の発振周波数を調整する。後に、減算部１３０が、パルス幅ｗ１が７．５２ｎｓとなるパルス列である減算結果１５４ａ'を出力するとき、平均した減算結果７８は０となる。このとき、リング発振器５０は、７．５２ｎｓの遅延時間（最大位相差）を有する同期シフトクロック１４２ａを発振している。
【００８３】
以上のように、本実施形態による遅延クロック生成装置は、所定サイクル（４０９６サイクル）中に挿入パルスを挿入した数によって、所定の遅延時間を有する遅延クロックを精度良く正確に生成することが可能となる。本実施形態において、挿入パルス１５０は、全て等しいパルス幅を有しているが、挿入パルス１５０のパルス幅を調整することによって、所定の遅延時間を有する遅延クロックを生成することも可能である。例えば、所望の遅延時間に等しいパルス幅をもつ挿入パルス１５０を、参照シフトクロック１４６の全サイクルに挿入することによって、所定（所望）の遅延時間を有する遅延クロックを生成することも可能である。
【００８４】
図１０は、遅延ライン１７６（１７６ａ〜１７６ｎ）の遅延時間を測定する遅延時間測定装置のブロック図である。この遅延時間測定装置は、ロジック部１７２、高精度部１７４および遅延位相ロック部５８を備える。ロジック部１７２は、位相制御部５６、平均部１９８および測定部２００を有する。高精度部１７４は、リング発振器５０、同期基準クロック生成部９２、同期シフトクロック生成部９４、位相比較部５２、パルス挿入部５４、遅延ライン１７６ａ〜１７６ｎ、タイミング比較手段１７８ａ〜１７８ｎを有する。また、遅延位相ロック部５８は、減算回路６０およびパルス幅調整部６２とを有する。ここで、リング発振器５０、位相比較部５２、パルス挿入部５４、位相制御部５６、同期基準クロック生成部９２、同期シフトクロック生成部９４、減算回路６０およびパルス幅調整部６２は、図４および５に関連して詳細に説明した遅延クロック生成装置を形成する。まず、この遅延時間測定装置において、遅延クロック生成装置が遅延クロックを生成する各構成の動作について簡単に説明する。
【００８５】
基準クロック３４が、同期基準クロック生成部９２に入力される。同期基準クロック生成部９２は、基準クロック３４を１／８分周した同期基準クロック１４０を出力する。一方、リング発振器５０が、基準クロック３４と同一周波数のシフトクロック７０を発振する。シフトクロック７０は、同期シフトクロック生成部９４に入力され、同期シフトクロック生成部９４は、１／８分周された同期シフトクロック１４２を出力する。同期シフトクロック１４２は、位相比較部５２において、その後縁を同期基準クロック１４０の後縁に合わされ、位相比較部５２から参照シフトクロック１４６として出力される。
【００８６】
同期基準クロック生成部９２から出力された同期基準クロック１４０は、位相制御部５６に供給され、位相制御部５６は、挿入パルスが挿入される参照シフトクロック１４６のサイクルを定める位相制御信号７４をパルス挿入部５４に出力する。パルス挿入部５４は、参照シフトクロック１４６の、位相制御信号７４により定められるサイクルに挿入パルスを挿入し、挿入パルスを挿入された参照シフトクロック１５２を出力する。参照基準クロック１４４および参照シフトクロック１５２は、減算回路６０に送られ、減算される。減算回路６０は、減算結果を平均化し、平均化した減算結果７８をパルス幅調整部６２に供給する。パルス幅調整部６２は、減算結果７８に基づいて、リング発振器５０の電源電圧を調整するための電圧調整信号８０を出力し、リング発振器５０の発振周波数を調整する。リング発振器５０は、電圧調整信号８０に基づいて、基準クロック３４に対して正確な遅延時間を有するシフトクロック（遅延クロック）７０を発振する。ここで、シフトクロック７０を１／８分周した同期シフトクロック１４２、すなわち同期遅延クロック１７０も、基準クロック３４に対して正確な遅延時間を有する。
【００８７】
次に、上記遅延クロック生成装置によって生成された遅延クロックを用いて、遅延ライン１７６ａ〜１７６ｎの遅延時間を測定する遅延時間測定装置の各構成の接続関係および機能について説明する。複数の遅延ライン１７６ａ〜１７６ｎは、図１に関連して説明されたように、複数の遅延素子を有し、この複数の遅延素子を組み合わせることによって所望（所定）の遅延時間を生成することができる。この実施形態においては、遅延ライン１７６ａ〜１７６ｎの遅延時間を測定するために、遅延ライン１７６ａ〜１７６ｎに基準クロック３４を入力する。遅延ライン１７６ａ〜１７６ｎは、基準クロック３４の入力端および出力端を有し、入力端は、基準クロック供給手段（図示せず）に接続されている。また、この実施形態においては、タイミング比較手段１７８ａ〜１７８ｎは、基準クロック３４に対して正確な所定の遅延時間を有する同期遅延クロック１７０により動作するフリップフロップであり、遅延ライン１７６ａ〜１７６ｎの出力端は、タイミング比較手段１７８ａ〜１７８ｎのデータ入力にそれぞれ接続されている。タイミング比較手段１７８ａ〜１７８ｎの出力は、平均部１９８において平均化され、測定部２００は、平均部１９８における平均結果に基づいて、遅延ライン１７６ａ〜１７６ｎの遅延時間を測定する。
【００８８】
以下に、遅延ライン１７６ａ〜１７６ｎにおける所定の遅延時間を測定する遅延時間測定方法の第１の実施例について説明する。この第１の実施例における遅延時間測定方法は、遅延クロック生成装置により生成された遅延クロックの所定の遅延時間に対して、等しい遅延時間を生成する遅延ライン１７６ａ〜１７６ｎにおける遅延素子の組み合わせを選択することを特徴とする。この遅延時間測定方法は、複数の遅延ライン１７６ａ〜１７６ｎのそれぞれに対して同一の手順で実行されるので、以下に、１つの遅延ライン１７６ａの遅延時間測定方法について説明する。
【００８９】
まず、遅延素子を適当に選択して、遅延ライン１７６ａにおける一定の遅延時間を設定する。遅延素子の選択方法としては、生成したい所望の遅延時間と、各遅延素子を組み合わせることにより生成される設計上の遅延時間とが等しくなるように、遅延素子を選択するのが望ましい。それから、一定の遅延時間を設定された遅延ライン１７６ａの入力端に、基準クロック３４を供給する。基準クロック３４は、選択された遅延素子により遅延された遅延パルス１７７ａとして、遅延ライン１７６ａから出力される。遅延パルス１７７ａは、タイミング比較手段１７８ａのデータ入力に入力される。また、タイミング比較手段１７８ａのクロック入力には、同期遅延クロック１７０を入力する。このとき、クロック入力には、基準クロック３４と同一周波数のシフトクロック（遅延クロック）７０が入力されてもよい。
【００９０】
タイミング比較手段１７８ａは、遅延パルス１７７ａのエッジ（前縁または後縁）と、同期遅延クロック１７０のエッジ（前縁または後縁）のタイミングを比較し、比較結果を論理値"０"または"１"として出力するフリップフロップである。この実施例では、タイミング比較手段１７８ａは、クロックの前縁で動作するポジティブエッジ形フリップフロップであり、タイミング比較手段１７８ａは、同期遅延クロック１７０の前縁をうけると、そのときのデータ入力に入力されているデータを出力する。出力された論理値は、平均部１９８に供給され、平均部１９８において、出力論理値が平均化される。例えば、タイミング比較手段１７８ａが、シフトクロック１７０の前縁を１００回受けて、論理値"１"を７０回出力し、論理値"０"を３０回出力したとき、平均部１９８において平均化された値は、０．７となる。平均部１９８において生成された平均値は、測定部２００に送られ、測定部２００は、遅延ライン１７６ａの遅延時間を測定する。この実施例においては、測定部２００は、遅延ライン１７６ａの遅延時間と同期遅延クロック１７０の遅延時間とが等しいか否かを判定する。
【００９１】
図１１は、同期遅延クロック１７０と、タイミング比較手段１７８ａのデータ入力に入力される遅延パルス１７７（Ａ）、１７７（Ｂ）、および１７７（Ｃ）のタイミングを示すタイミングチャートである。同期遅延クロック１７０の前縁は、時刻ｔで、タイミング比較手段１７８ａのクロック入力に入力される。
【００９２】
遅延パルス１７７（Ａ）は、時刻ｔで論理値"１"をとる。同期遅延クロック１７０は、遅延パルス１７７（Ａ）の周波数を１／８倍した周波数を有しており、そのため、同期遅延クロック１７０の次の前縁が生じる時刻においても、遅延パルス１７７（Ａ）は、論理値"１"をとる。従って、遅延パルス１７７（Ａ）は、同期遅延クロック１７０の前縁が生じるときには、常に論理値"１"をとり、タイミング比較手段１７８ａの出力は、常に論理値"１"となる。このとき、図１０に示される平均部１９８で平均化される論理値の平均値は、"１"となる。
【００９３】
また、遅延パルス１７７（Ｂ）は、時刻ｔで論理値"０"をとる。遅延パルス１７７（Ａ）に関して説明したように、遅延パルス１７７（Ｂ）は、同期遅延クロック１７０の次の前縁が生じる時刻においても、論理値"０"をとる。従って、同期遅延クロック１７０の前縁が生じるときには、遅延パルス１７７（Ｂ）は、常に論理値"０"をとり、タイミング比較手段１７８ａの出力は、常に論理値"０"となる。このとき、平均部１９８で平均化される論理値の平均値は、"０"となる。
【００９４】
一方、遅延パルス１７７（Ｃ）は、時刻ｔで論理値"０"または"１"のいずれかをとる。遅延パルス１７７（Ｃ）の前縁が立上がり始めてから立上がり終わるまでの立上がり時間の間に同期遅延クロック１７０の前縁がタイミング比較手段１７８ａに入力されるので、タイミング比較手段１７８ａの出力は、"１"または"０"のいずれであるかが不定であり、常に"１"または"０"となることはない。したがって、このとき、タイミング比較手段１７８ａの出力論理値の平均値は、０から１の間の値をとる。平均部１９８において平均化された出力論理値の平均値が０から１の間の値をとるとき、測定部２００が、同期遅延クロック１７０の遅延時間と、遅延ライン１７６ａにおける遅延時間とがほぼ等しいことを判定する。遅延素子の最適な組み合わせを定めるためには、タイミング比較手段１７８ａの出力論理値の平均値が０．３から０．７の値をとるのが好ましく、また、平均値がほぼ０．５であるのが好ましい。所定の期間中、タイミング比較手段１７８ａが、論理値"１"または"０"を同数出力するとき、タイミング比較手段１７８ａの出力論理値の平均値は０．５となり、測定部２００において、遅延ライン１７６ａの遅延量が、同期遅延クロック１７０の所定の遅延時間に等しいことが判定される。図１を参照して、以上のようにして測定された遅延ライン１７６ａの遅延時間に関するデータは、リニアライズメモリ１９６に格納され、後に、半導体デバイスの試験において用いられる。
【００９５】
前述したように、遅延パルス１７７（Ａ）がタイミング比較手段１７８ａに入力されると、タイミング比較手段１７８ａの出力論理値の平均値は、常に"１"となり、遅延パルス１７７（Ｂ）がタイミング比較手段１７８ａに入力されると、タイミング比較手段１７８ａの出力論理値の平均値は、常に"０"となる。平均値が"１"または"０"となることは、遅延ライン１７６ａにおける遅延素子の当該組み合わせにより生成される遅延時間が、同期遅延クロック１７０の所定の遅延時間に等しくないことを示す。そのため、これらの場合には、タイミング比較手段１７８ａにおける平均値が０から１の間の値（好適には、０．５）をとるように、遅延素子の組み合わせを選択することによって、遅延ライン１７６ａにおける所定の遅延時間を調整することが可能となる。
【００９６】
図１０および１１に関連して説明したように、本発明による遅延クロック生成装置を用いると、非常に正確な遅延時間を有する同期遅延クロック１７０を生成することができ、この同期遅延クロック１７０を用いて、当該遅延時間を有する遅延素子の組み合わせを適切に設定することが可能となる。また、この実施例によると、遅延ライン１７６ａ〜１７６ｎまでの全ての遅延ラインについて、所定の遅延時間を有する遅延素子の組み合わせを並列処理で設定することが可能である。また、この実施例によると、遅延ラインにおいて非常に精度の高い遅延時間を測定することが可能である。以上のように、本発明によると、オシロスコープを用いて遅延ラインの遅延時間を測定した従来の遅延時間測定方法よりも、安価で迅速な遅延時間の測定が可能となる。
【００９７】
以下に、遅延ライン１７６ａ〜１７６ｎにおける所定の遅延時間を測定する遅延時間測定方法の第２の実施例について説明する。この第２の実施例における遅延時間測定方法は、遅延ライン１７６ａの遅延量に、同期遅延クロック１７０の遅延時間を合わせることによって、遅延ライン１７６ａの遅延量を定めることを特徴とする。
【００９８】
まず、遅延ライン１７６ａにおける任意の遅延素子を選択する。それから、遅延ラインの入力端に基準クロック３４を供給する。リング発振器５０が所定の遅延時間を有する遅延クロック７０を発振し、遅延クロック７０を１／８分周した同期遅延クロック１７０が、タイミング比較手段１７８ａのクロック入力に入力される。平均部１９８は、タイミング比較手段１７８ａの出力論理値を平均化する。
【００９９】
タイミング比較手段１７８ａの出力論理値の平均値が"０"から"１"の間の値（好ましくは、ほぼ０．５）であれば、任意に選択された遅延素子の組み合わせにより生成される遅延時間が、同期遅延クロック１７０の遅延時間に等しいことが、測定部２００において判定される。一方、出力論理値の平均値が"０"または"１"であれば、当該遅延素子の組み合わせにより生成される遅延時間が、同期遅延クロック１７０の遅延時間に等しくないことが、測定部２００において判定される。このとき、パルス幅調整部６２は、平均部１９８における出力論理値の平均値に基づいて、リング発振器５０の発振周波数を調整し、遅延クロック７０の遅延時間を変更する。タイミング比較手段１７８ａの出力論理値の平均値が"０"から"１"の間の値をとるまで、遅延クロック７０の遅延時間は調整される。平均値が"０"から"１"の間の値をとったとき、遅延素子の組み合わせにより生成される遅延時間が、当該遅延クロック７０の遅延時間に等しいことが判定される。所定の遅延時間を生成する遅延素子の組み合わせのデータは、各遅延ライン１７６毎に、図１におけるリニアライズメモリ１９６の所定のアドレスに書き込まれる。
【０１００】
本発明によると、半導体試験装置において、遅延ライン１７６は、被試験デバイスの特性に応じて、所望の遅延タイミングを生成することが可能となる。すなわち、本発明による遅延クロック生成装置及び／又は遅延時間測定装置を組み込んだ半導体試験装置は、高精度の遅延タイミングで被試験デバイスを試験することが可能である。図３においては、タイミング発生器１４において遅延指定信号３６が遅延ラインを通って出力されているが、この遅延指定信号３６は、本発明による遅延クロック生成装置により直接生成されてもよい。
【０１０１】
上記説明から明らかなように、本発明によれば、高精度の遅延クロックを生成することができ、さらに、遅延ラインの遅延時間を正確に測定することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
【０１０２】
本発明によると、高精度の遅延クロックを生成することができる、という効果を奏する。また、本発明によると、例えば半導体試験装置における遅延ラインの遅延時間を正確に測定することができる、という効果を奏する。
【図面の簡単な説明】
【０１０３】
【図１】半導体試験装置において試験パターンを所定の遅延量だけ遅延させる遅延ライン１７６の一例を示すブロック図である。
【図２】半導体試験装置においてパターン発生器１０で発生された信号に対して遅延した、波形整形器１２の出力信号を測定する従来の構成を示すブロック図である。
【図３】被試験デバイス２２を試験する半導体試験装置のブロック図である。
【図４】基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置を示すブロック図である。
【図５】基準クロックを所定時間だけ遅延した遅延クロックを生成する、本発明の実施形態である遅延クロック生成装置を示す回路構成図である。
【図６】（ａ）は、挿入パルスをシフトクロックにまとめて挿入した状態を示し、（ｂ）は、挿入パルスをシフトクロックにまとめて挿入したことにより電源に生じる低周波のリップルを示し、（ｃ）は、挿入パルスを時系列に拡散してシフトクロックに挿入した状態を示す。
【図７】図５に示された位相制御部５６の構成により複数サイクル中に挿入パルスを挿入するサイクルの一例を示す図である。
【図８】（ａ）は、パルス挿入数を３に設定したときの、３個の挿入パルスを挿入された１６サイクルのシフトクロックを示し、（ｂ）は、パルス挿入数を７に設定したときの、７個の挿入パルスを挿入された１６サイクルのシフトクロックを示す。
【図９】図５に示された各信号のタイミングチャートである。
【図１０】遅延ライン１７６の遅延時間を定めるための遅延時間測定装置のブロック図である。
【図１１】同期遅延クロック１７０と、タイミング比較手段１７８ａのデータ入力に入力される遅延パルス１７７（Ａ）、１７７（Ｂ）、および１７７（Ｃ）のタイミングを示すタイミングチャートである。
【符号の説明】
【０１０４】
１０・・・パターン発生器、１２・・・波形整形器、１４・・・タイミング発生器、１６・・・オシロスコープ、１８・・・デバイス差込部、２０・・・比較器、２２・・・被試験デバイス、２４・・・遅延信号生成装置、３２・・・測定用信号、３３・・・入力パターン、３４・・・基準クロック、３５・・・参照基準クロック、３６・・・遅延指定信号、３８・・・遅延測定用信号、３９・・・遅延信号、４０・・・出力信号、４２・・・期待値パターン、５０・・・リング発振器、５２・・・位相比較部、５４・・・パルス挿入部、５６・・・位相制御部、５８・・・遅延位相ロック部、６０・・・減算回路、６２・・・パルス幅調整部、７０・・・シフトクロック、７２、７６・・・参照シフトクロック、７４・・・位相制御信号、７８・・・減算結果、８０・・・電圧調整信号、８２・・・遅延クロック、９０・・・電源電圧部、９２、９４・・・８分周器、９６、９８・・・ＦＦ（フリップフロップ）、１００・・・パルス挿入設定レジスタ、１０２・・・カウンタ、１０４・・・変化点検出部、１０６・・・ＦＦ、１０８・・・ＡＮＤゲート、１１０・・・ＡＮＤゲート１１０、１１２・・・ＯＲゲート、１１４、１１６、１１８・・・ＦＦ（フリップフロップ）、１２０・・・ＡＮＤゲート、１２２、１２４・・・ＯＲゲート、１３０・・・減算部、１３２・・・フィルタ、１４０・・・同期基準クロック、１４１・・・反転同期基準クロック、１４２・・・同期シフトクロック、１４４・・・参照基準クロック、１４６・・・参照シフトクロック、１４８・・・参照基準クロック、１５０・・・挿入パルス、１５２・・・参照シフトクロック、１５４・・・減算結果、１６２、１６４・・・ドライバ、１７０・・・同期遅延クロック、１７２・・・ロジック部、１７４・・・高精度部、１７６、１７６ａ、１７６ｎ・・・遅延ライン、１７７・・・遅延パルス、１７８ａ〜１７８ｎ・・・タイミング比較手段、１８０、１８４、１８８、１９２・・・遅延素子、１８２、１８６、１９０、１９４・・・セレクタ、１９６・・・リニアライズメモリ、１９８・・・平均部、２００・・・測定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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