(57)【特許請求の範囲】
【請求項１】
（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備え、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始することを特徴とする装置。
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。
【請求項２】
請求項１に記載の装置であって、
前記センサーユニットの数をＫとした場合に、前記Ｋは、前記Ｎで割り切れずに余りが出る数値であることを特徴とする装置。
【請求項３】
請求項２に記載の装置であって、
前記余りが１であることを特徴とする装置。
【請求項４】
請求項１乃至３のいずれかに記載の装置であって、
前記第１の記憶領域の容量は、同時にＲ個のデータまで記憶できる容量であることを特徴とする装置。
【請求項５】
請求項１乃至４いずれかに記載の装置であって、
前記データ変換部、前記Ｎヶの記憶領域、前記書き込み制御部、及び、前記読み出し制御部の全部が、一つの半導体に形成されていることを特徴とする装置。
【請求項６】
請求項１乃至５のいずれかに記載の装置であって、
前記センサーユニットが有する前記複数のセンサーの数は、全センサーユニットに亘って同数であることを特徴とする装置。
【請求項７】
請求項１乃至６のいずれかに記載の装置であって、
前記Ｎの値は２であって、
前記所定方向に隣り合う２ヶのセンサーユニット単位でパラレルに前記信号を送信すべく２本の信号線を有し、
前記記憶領域の数は、前記２本の信号線に対応させて２ヶであることを特徴とする装置。
【請求項８】
請求項１乃至７いずれかに記載の装置であって、
前記センサーは、受けた光の量に応じた量の電荷を生成する光電素子であり、
前記信号は、前記電荷の量に相当する大きさのアナログ信号であり、
前記データ変換部は、前記アナログ信号を前記デジタルのデータに変換するＡＤ変換器であることを特徴とする装置。
【請求項９】
請求項８に記載の装置であって、
前記装置は、原稿台に載置された原稿から画像を読み取るための画像読み取り部であり、
前記画像読み取り部は、前記原稿を照らす光源を有するとともに、前記所定方向と交差する交差方向に沿って移動し、
前記交差方向の所定の移動量だけ移動する度に、前記センサー部の各光電素子は、前記原稿からの光の量に応じた量の電荷を生成することを特徴とする装置。
【請求項１０】
請求項１乃至９のいずれかに記載の装置であって、
前記読み出し制御部は、前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を前記第１周期のＮ分の１の周期で順番に選択して前記データを書き込むことを特徴とする装置。
【請求項１１】
（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を前記第１周期のＮ分の１の周期で順番に選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備え、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始し、
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１であり、
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味し、
前記センサーユニットの数をＫとした場合に、前記Ｋは、前記Ｎで割り切れずに余りが１となる数値であり、
前記第１の記憶領域の容量は、同時にＲ個のデータまで記憶できる容量であり、
前記データ変換部、前記Ｎヶの記憶領域、前記書き込み制御部、及び、前記読み出し制御部の全部が、一つの半導体に形成されており、
前記センサーユニットが有する前記複数のセンサーの数は、全センサーユニットに亘って同数であり、
前記Ｎの値は２であって、
前記所定方向に隣り合う２ヶのセンサーユニット単位でパラレルに前記信号を送信すべく２本の信号線を有し、
前記記憶領域の数は、前記２本の信号線に対応させて２ヶであり、
前記センサーは、受けた光の量に応じた量の電荷を生成する光電素子であり、
前記信号は、前記電荷の量に相当する大きさのアナログ信号であり、
前記データ変換部は、前記アナログ信号を前記デジタルのデータに変換するＡＤ変換器であり、
前記装置は、原稿台に載置された原稿から画像を読み取るための画像読み取り部であり、
前記画像読み取り部は、前記原稿を照らす光源を有するとともに、前記所定方向と交差する交差方向に沿って移動し、
前記交差方向の所定の移動量だけ移動する度に、前記センサー部の各光電素子は、前記原稿からの光の量に応じた量の電荷を生成することを特徴とする装置。
【請求項１２】
（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備えた装置の制御方法であって、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始することを特徴とする装置の制御方法。
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、所定方向に沿って並ぶ複数のセンサーを有するセンサー部と、各センサーからの信号をデジタルのデータに変換するデータ変換部とを備え、前記データを、前記所定方向における前記センサーの並び順でシリアルに出力する装置及び装置の制御方法に関する。
【背景技術】
【０００２】
原稿から画像を読み取る装置として、スキャナが知られている。このスキャナは、画像読み取り部を原稿に対向させながら副走査方向へ移動し、その移動中に、画像読み取り部が、画像を、主走査方向（上記副走査方向と直交する方向）に長尺な画像片単位で読み取ることによって、前記画像片毎に対応するデジタルデータを出力する。  
この画像読み取り部は、以下に大別する三つの構成要素を備えている。  
（１）主走査方向（所定方向に相当）に沿って並ぶ複数の光電素子（センサーに相当）を有するチップ（センサーユニットに相当）が、同方向に沿って複数配置されてなるイメージセンサー部（センサー部に相当）であって、前記チップ毎に、そのチップに属する前記光電素子の前記主走査方向に関する並び順で前記光電素子のアナログ電圧信号を送信するイメージセンサー部。  
（２）主走査方向に隣り合うＮヶのチップ単位でパラレルに前記アナログ電圧信号を送信するためのＮ本の信号線。  
（３）前記Ｎ本の信号線によってパラレルに送信された各アナログ電圧信号を、それぞれ、デジタルデータに変換するデータ変換部（例えば特許文献１を参照）。
【特許文献１】特許第３０１１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そして、この画像読み取り装置から前記デジタルデータが、光電素子の主走査方向の並び順に出力されると、その後になされる種々のデータ処理を行い易くなる。このため、一般に画像読み取り部は、上述の三つの構成要素に加えて、前記デジタルデータを光電素子の並び順に並べ替えて出力するために、当該デジタルデータを一時記憶する記憶領域を備えている。  
但し、コスト等の観点からは、記憶領域の容量は小さい方が好ましい。
【０００４】
この発明は、かかる課題に鑑みてなされたものであり、その目的は、前記データの一時記憶に要する記憶領域の容量を小さくすることが可能な装置及び装置の制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
主たる発明は、
『（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備え、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始することを特徴とする装置。
【０００６】
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。』である。
【０００７】
本発明の他の特徴については、本明細書及び添付図面の記載により明確にする。
【発明を実施するための最良の形態】
【０００８】
本明細書及び添付図面の記載により少なくとも次のことが明らかにされる。
【０００９】
（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備え、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始することを特徴とする装置。  
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。  
このような装置によれば、前記データの記憶に要する記憶領域の容量を小さくすることができる。
【００１０】
かかる装置であって、
前記センサーユニットの数をＫとした場合に、前記Ｋは、前記Ｎで割り切れずに余りが出る数値であるのが望ましい。  
このような装置によれば、前記センサー部からの前記信号の送信完了時点に対する前記デジタルのデータの出力完了時点の時間遅れを（所謂オーバーヘッド）を、短くすることができる。
【００１１】
かかる装置であって、
前記余りが１であるのが望ましい。  
このような装置によれば、前記オーバーヘッドを、最短にすることができる。
【００１２】
かかる装置であって、
前記第１の記憶領域の容量は、同時にＲ個のデータまで記憶できる容量であるのが望ましい。  
このような装置によれば、第１の記憶領域の容量は必要最小限の容量になるので、前記データの記憶に要する記憶領域の容量を最小にできる。
【００１３】
かかる装置であって、
前記データ変換部、前記Ｎヶの記憶領域、前記書き込み制御部、及び、前記読み出し制御部の全部が、一つの半導体に形成されているのが望ましい。  
このような装置によれば、上述の記憶領域の容量を小さくできるという効果を、最も有効に享受できる。
【００１４】
かかる装置であって、
前記センサーユニットが有する前記複数のセンサーの数は、全センサーユニットに亘って同数にすることもできる。
【００１５】
かかる装置であって、
前記Ｎの値は２であって、
前記所定方向に隣り合う２ヶのセンサーユニット単位でパラレルに前記信号を送信すべく２本の信号線を有し、
前記記憶領域の数は、前記２本の信号線に対応させて２ヶであるようにすることもできる。
【００１６】
かかる装置であって、
前記センサーは、受けた光の量に応じた量の電荷を生成する光電素子であり、
前記信号は、前記電荷の量に相当する大きさのアナログ信号であり、
前記データ変換部は、前記アナログ信号を前記デジタルのデータに変換するＡＤ変換器であるようにすることもできる。
【００１７】
かかる装置であって、
前記装置は、原稿台に載置された原稿から画像を読み取るための画像読み取り部であり、
前記画像読み取り部は、前記原稿を照らす光源を有するとともに、前記所定方向と交差する交差方向に沿って移動し、
前記交差方向の所定の移動量だけ移動する度に、前記センサー部の各光電素子は、前記原稿からの光の量に応じた量の電荷を生成することを特徴とする装置。  
このような装置によれば、原稿から画像を読み取る画像読み取り部に対して、上述の作用効果を奏することができる。
【００１８】
かかる装置であって、
前記読み出し制御部は、前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を前記第１周期のＮ分の１の周期で順番に選択して前記データを書き込むようにすることもできる。
【００１９】
また、（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を前記第１周期のＮ分の１の周期で順番に選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備え、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始し、
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１であり、
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味し、
前記センサーユニットの数をＫとした場合に、前記Ｋは、前記Ｎで割り切れずに余りが１となる数値であり、
前記第１の記憶領域の容量は、同時にＲ個のデータまで記憶できる容量であり、
前記データ変換部、前記Ｎヶの記憶領域、前記書き込み制御部、及び、前記読み出し制御部の全部が、一つの半導体に形成されており、
前記センサーユニットが有する前記複数のセンサーの数は、全センサーユニットに亘って同数であり、
前記Ｎの値は２であって、
前記所定方向に隣り合う２ヶのセンサーユニット単位でパラレルに前記信号を送信すべく２本の信号線を有し、
前記記憶領域の数は、前記２本の信号線に対応させて２ヶであり、
前記センサーは、受けた光の量に応じた量の電荷を生成する光電素子であり、
前記信号は、前記電荷の量に相当する大きさのアナログ信号であり、
前記データ変換部は、前記アナログ信号を前記デジタルのデータに変換するＡＤ変換器であり、
前記装置は、原稿台に載置された原稿から画像を読み取るための画像読み取り部であり、
前記画像読み取り部は、前記原稿を照らす光源を有するとともに、前記所定方向と交差する交差方向に沿って移動し、
前記交差方向の所定の移動量だけ移動する度に、前記センサー部の各光電素子は、前記原稿からの光の量に応じた量の電荷を生成することを特徴とする装置。  
このような装置によれば、既述のすべての効果を奏するため、本発明の目的が最も有効に達成される。
【００２０】
また、（Ａ）所定方向に沿って並ぶ複数のセンサーを有するセンサーユニットが、前記所定方向に沿って複数配置されてなるセンサー部であって、前記センサーユニット毎に、そのセンサーユニットに属する前記センサーの前記所定方向に関する並び順で前記センサーの信号を所定の第１周期で送信するセンサー部と、
（Ｂ）前記所定方向に隣り合うＮヶのセンサーユニット単位でパラレルに前記信号を送信するためのＮ本の信号線と、
（Ｃ）前記Ｎ本の信号線によってパラレルに送信された各信号を、それぞれ、デジタルのデータに変換するデータ変換部と、
（Ｄ）前記Ｎ本の信号線に対応させて、前記データを書き込み可能に設けられたＮヶの記憶領域であって、前記データが読み出された部分への新たなデータの書き込みが許容されたＮヶの記憶領域と、
（Ｅ）前記Ｎヶの記憶領域のなかから前記データに対応する記憶領域を選択して前記データを書き込むとともに、各記憶領域における前記データの書き込み順は、前記信号の送信順である書き込み制御部と、
（Ｆ）前記各記憶領域から前記データの書き込み順に前記データを前記第１周期のＮ分の１の周期で読み出す読み出し制御部であって、
前記記憶領域からのデータの読み出しを、前記センサーユニット１ヶ単位で行うことによって、前記所定方向における前記センサーの並び順で前記データを出力する読み出し制御部と、を備えた装置の制御方法であって、
（Ｇ）前記Ｎヶの記憶領域のうちで、最初に前記データが書き込まれる第１の記憶領域に対応する前記センサーユニットのセンサー数をＭとした場合に、
下式で計算される（Ｒ＋１）番目のデータを前記第１の記憶領域に書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１の記憶領域以外の記憶領域にデータを書き込む時点との間で、前記読み出し制御部は、前記第１の記憶領域からのデータの読み出しを開始することを特徴とする装置の制御方法の実現も可能である。  
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。
【００２１】
＝＝＝スキャナ１００の全体構成＝＝＝
図１はスキャナ１００の概略構成を示す側断面図である。図２はスキャナ１００の制御部１７０を示すブロック図である。  
図１及び図２からわかるように、スキャナ１００は、原稿１０２が載置される原稿台ガラス１０４を具備する筐体１０６と、載置された前記原稿１０２に対向しつつ副走査方向に沿って移動して原稿１０２の画像を読み取る画像読み取り部１１０と、この画像読み取り部１１０を副走査方向に沿って移動させる駆動部１５０と、この駆動部１５０等を制御するための制御部１７０と、を有している。
【００２２】
図３及び図４は画像読み取り部１１０の概観図であって、図３には斜視図を、また図４には側断面図を示している。  
画像読み取り部１１０は、前記副走査方向の所定の移動量毎に、主走査方向（前記副走査方向と直交する方向）に長尺な画像片の読み取り動作を繰り返すことで、主走査方向及び副走査方向の全範囲に亘って画像を読み取るものである。それ故、図３及び図４に示すように、画像読み取り部１１０は、主走査方向に亘って満遍なく原稿１０２に光を照射する光源１１２と、この光源１１２によって照らされた原稿１０２からの反射光を受光する複数の光電素子が主走査方向に沿って配されてなるイメージセンサー部（センサー部に相当）１２０と、その受光によって前記光電素子毎に出力されるアナログ電圧信号を、前記画像片の読み取りデータとしてのデジタルデータに変換等して出力するＡＦＥ（Analog  Front  End）部１４０と、これらを収容するケース部１１４と、を備えている。なお、本実施形態に係る装置が適用されているのは、当該画像読み取り部１１０であるため、その詳細については後述する。
【００２３】
駆動部１５０は、図１に示すように、上記画像読み取り部１１０を副走査方向へ移動可能に案内するガイドレール１５２と、駆動モータ１５４とを備えている。この駆動モータ１５４の動力は、タイミングベルト１５６やプーリ１５８等を介して画像読み取り部１１０へ伝達され、これによって、画像読み取り部１１０は所定速度で副走査方向へ移動される。
【００２４】
制御部１７０は、図２に示すように、ＣＰＵ１７１と、メモリ１７２と、画像処理ＡＳＩＣ１７３と、光源ドライバ１７４と、モータドライバ１７５と、インターフェイス１７６とを備えている。ＣＰＵ１７１は、スキャナ１００全体の制御を司る。メモリ１７２は、スキャナ１００の各部を制御するためのプログラムや各種データが記憶されているＲＯＭ、プログラムや各種データが一時的に記憶されるＲＡＭ、書き換え可能なＥＥＰＲＯＭ等を有する。画像処理ＡＳＩＣ１７３は、前記画像読み取り部１１０のＡＦＥ部１４０から出力されるデジタルデータに対してガンマ補正やシェーディング補正等の処理を行う。光源ドライバ１７４は、光源１１２を発光させる。モータドライバ１７５は、前記駆動モータ１５４を駆動する。インターフェイス１７６は、外部のホストコンピュータやプリンタ等との入出力手段として機能する。
【００２５】
＝＝＝参考例の画像読み取り部１１０＝＝＝
図３及び図４を参照して前述したように、この画像読み取り部１１０は、基板１１６上にイメージセンサー部１２０とＡＦＥ部１４０とを有している。なお、ここでは、原稿１０２からの反射光を等倍でイメージセンサー部１２０上に結像させる所謂密着型イメージセンサ（ＣＩＳ:Contact  Image  Sensor）の構成を採用している関係上、前記イメージセンサー部１２０の上には、その各光電素子に対応させてロッドレンズ１３０が配置されている。
【００２６】
図５に図４中のV−V線矢視の平面図を示す。イメージセンサー部１２０は、主走査方向に沿って所定ピッチで並ぶ複数の光電素子（センサーに相当）を有する複数のチップ（センサーユニットに相当）から構成され、これら複数のチップは、主走査方向の一直線上に並んで基板１１６上に配置されている。読み取り仕様がＡ４サイズの場合には、例えば６８８ヶの光電素子からなるチップが１５ヶ配置されるが、ここでは説明の都合上、８つの光電素子からなるチップが６ヶ配置されているものとする（図７Ａを参照）。以下では、このような計４８ヶ（＝６×８ヶ）の光電素子に対して、主走査方向に関する通し番号（１，２，３，…４８）を付して説明し、また、計６ヶのチップに対しても主走査方向の通し番号（１，２，３，…６）を付して説明する（図７Ａを参照）。
【００２７】
図６は、チップの概観を示す平面図である。チップは、基板１２２を有し、この基板１２２には、主走査方向に沿って並ぶ８つの光電素子（センサーに相当）と、シフトレジスタと、電荷をアナログ電圧信号に変換するアンプとが実装されている。
【００２８】
光電素子は例えばフォトダイオードであり、受けた光の量に応じた量の電荷を生成する。
【００２９】
シフトレジスタは例えばＣＣＤ（Charge  Coupled  Device）であり、各光電素子が生成した電荷を、これら光電素子の主走査方向の並び順でシリアルに所定の周期Ｔｏ（第１周期に相当）で前記アンプへと送る。なお、この周期Ｔｏは、ＡＦＥ部１４０のクロックジェネレータ（不図示）が生成するクロック信号によって規定され、つまり、このクロック信号に基づいてシフトレジスタは前記電荷を前記アンプへ送る。
【００３０】
アンプは、送られた電荷の量に相当する大きさのアナログ電圧信号を、電荷の送られた順番でシリアルに出力する。その結果、アンプの出力線からは、前記周期Ｔｏで、各電荷量に相当するアナログ電圧信号が、前記光電素子の主走査方向に関する並び順でシリアルに出力される。
【００３１】
これらアナログ電圧信号は、図７Ａに示すように、ＡＦＥ部１４０へと送信されるが、その際の送信周期を前記周期ＴｏのＮ分の１に速めるべく、主走査方向に隣り合うＮヶのチップ単位でパラレルに送信される。ここでは、Ｎヶの一例として２ヶのチップ単位でパラレルに送信すべく、同図に示すように、ＡＦＥ部１４０とイメージセンサー部１２０とは２本の信号線で接続されている。詳しくは、一方の信号線（以下、第１信号線ともいう）は、主走査方向に関して奇数番目のチップの出力線に接続され、もう一方の信号線（以下、第２信号線ともいう）は、偶数番目のチップの出力線に接続されている。
【００３２】
その結果、これら２本の信号線によって、最初に第１チップ及び第２チップのアナログ電圧信号が、光電素子１及び光電素子９→光電素子２及び光電素子１０→光電素子３及び光電素子１１→  …  →光電素子７及び光電素子１４→光電素子８及び光電素子１６の順番でＡＦＥ部１４０へと送信され、次に、第３チップ及び第４チップのアナログ電圧信号が、光電素子１７及び光電素子２５→光電素子１８及び光電素子２６→光電素子１９及び光電素子２７→  …  →光電素子２３及び光電素子３１→光電素子２４及び光電素子３２の順番で送信され、最後に、第５チップ及び第６チップのアナログ電圧信号が、光電素子３３及び光電素子４１→光電素子３４及び光電素子４２→光電素子３５及び光電素子４３→  …  →光電素子４０及び光電素子４８の順番で送信される。なお、ここで信号線毎に前記周期Ｔｏで送信されるため、２本の信号線によるトータルの送信周期Ｔｔは、前記周期Ｔｏの二分の一となっており、その送信速度は二倍に高速化される。
【００３３】
ＡＦＥ部１４０では、これらアナログ電圧信号をＡＤ変換器がデジタルデータに変換し、前記デジタルデータを上述の送信順で且つ前記周期Ｔｔで出力する。但し、２ヶのチップ単位でパラレル送信されていたが故に、このままシリアルに出力したのでは、前記デジタルデータの出力順が前記２ヶのチップ同士で交互に混ざってしまう。すなわち、その出力順は、光電素子１→光電素子９→光電素子２→光電素子１０→光電素子３→光電素子１１→  …  →光電素子３９→光電素子４７→光電素子４０→光電素子４８のようになってしまい、最終的に要求される光電素子の主走査方向に関する並び順、すなわち、光電素子１→光電素子２→光電素子３→光電素子４→光電素子５→光電素子６→  …  →光電素子４５→光電素子４６→光電素子４７→光電素子４８のようにはならない。
【００３４】
このため、これら２ヶのチップ単位で混合するデジタルデータをチップ毎に分離して画像処理ＡＳＩＣ１７３へ出力すべく、図７Ａに示すように、ＡＦＥ部１４０は４ヶの記憶領域と、これら記憶領域にデジタルデータを書き込む書き込み制御部と、前記記憶領域からデジタルデータを読み出す読み出し制御部と、を備えている。そして、これによって、第１チップから第６チップまでに亘る全てのデジタルデータを、光電素子の主走査方向に関する並び順で出力するようにしている。
【００３５】
これら４ヶの記憶領域は、それぞれに所謂ＦＩＦＯ（First  In  First  Out：先入れ先出し）メモリであり、ＦＩＦＯメモリ毎にデジタルデータの書き込み順でデジタルデータの読み出しがなされる。つまり、各ＦＩＦＯメモリ内においては、前記書き込み制御部によって先に書き込んだデジタルデータを、前記読み出し制御部は先に読み出すようになっている。各ＦＩＦＯメモリは、１チップ分たる８つのデジタルデータを同時に記憶可能なメモリ容量を有し、また、ＦＩＦＯメモリにおいて既にデジタルデータが読み出された部分には、新たなデジタルデータの書き込みが許容されている。なお、図７Ａ中における第１乃至第４ＦＩＦＯメモリの各升目は、デジタルデータが書き込まれる部分を示しており、各升目の下の数値は、そのアドレスを示している。
【００３６】
図７Ｂは、ＡＤ変換される際に２ヶのチップ同士で互いに出力順が混ざってしまうデジタルデータを、チップ毎に分けて出力する分離処理の説明図であって、ＦＩＦＯメモリへのデジタルデータの書き込み及び読み出しのタイミングチャートである。  
同図中には、上から順に（ａ）ＡＦＥ部１４０のクロックジェネレータが生成するクロック信号、（ｂ）ＡＤ変換器から出力されるデジタルデータ、（ｃ）各ＦＩＦＯメモリへのデジタルデータの書き込み状況、（ｄ）各ＦＩＦＯメモリからのデジタルデータの読み出し状況が、それぞれ示されている。
【００３７】
なお、クロック信号の各矩形パルス（以下、パルスＣＰと言う）は、前述の周期Ｔｔで発生し、そのパルス幅Ｔｗは前記周期Ｔｔの半分の長さである。また、上記（ｂ）中の四角内の数値は、変換されたデジタルデータの出所たる光電素子の番号（主走査方向の並び順の通し番号）であり、上の四角には第１信号線によって送信されたアナログ電圧信号に対応するデジタルデータを示し、下の四角には第２信号線によって送信されたアナログ電圧信号に対応するデジタルデータを示している。また、上記（ｃ）中の上の四角内の数値は、各ＦＩＦＯメモリ内の書き込みアドレスを示し、その下の四角内の数値は、書き込まれるデジタルデータの出所たる光電素子の番号（主走査方向の並び順の通し番号）を示し、更には、上記（ｄ）中の上の四角内の数値は、各ＦＩＦＯメモリの読み出しアドレスを示し、その下の四角内の数値は、読み出されるデジタルデータの出所たる光電素子の番号（主走査方向の並び順の通し番号）を示している。
【００３８】
図７Ｂの（ｂ）に示すように、ＡＤ変換器から先ず第１チップ及び第２チップに係るデジタルデータが交互に出力されると、図７Ｂの（ｃ）に示すように、書き込み制御部は、前記パルスＣＰに基づく前記周期Ｔｔで第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリを交互に択一的に選択しながら、前記デジタルデータを、光電素子１→光電素子９→光電素子２→光電素子１０→光電素子３→光電素子１１→  …  →光電素子７→光電素子１４→光電素子８→光電素子１６の順番で交互に書き込んでいく。
【００３９】
このように書き込まれたデジタルデータは、読み出し制御部によってシリアルに読み出されるが、その読み出し開始時点は、第１チップの８つのデジタルデータが全て書き込まれた後のパルスＣＰ１６の立ち下がり時点から開始される。
【００４０】
そして、一旦読み出しが開始されたら、読み出し制御部は、ＦＩＦＯメモリに書き込まれたデジタルデータを前記チップ１ヶ単位で且つ前記周期Ｔｔで読み出すように、第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリを交互に選択する。
【００４１】
ここで、この読み出し直前の第１ＦＩＦＯメモリには、図７Ｂの（ｃ）に示すように第１チップの光電素子の並び順でデジタルデータが書き込まれている。よって、先入れ先出し式の前記読み出し制御部によれば、第１ＦＩＦＯメモリからは、図７Ｂの（ｄ）に示すように、第１チップの光電素子の並び順にデータは読み出されることになる。同様に、第２ＦＩＦＯメモリにも第２チップの光電素子の並び順にデータが書き込まれているので、第２ＦＩＦＯメモリからは、図７Ｂの（ｄ）のように第２チップの光電素子の並び順にデータは読み出されることになる。その結果、第１チップ及び第２チップに係るデジタルデータの出力順が交互に混ざってしまうことは回避され、ＡＦＥ部１４０からは、第１チップ及び第２チップに係るデジタルデータが、光電素子の並び順（光電素子１→光電素子２→光電素子３→  …  →光電素子１５→光電素子１６）でシリアルに周期Ｔｔで出力される。
【００４２】
なお、上記の第１チップ及び第２チップに係るデジタルデータのＦＩＦＯメモリへの書き込みが終わったら、図７Ｂの（ｂ）に示すように、これら第１及び第２チップに係るデジタルデータに連続してＡＤ変換器からパラレルに出力される第３及び第４チップに係るデジタルデータに対して、上述と同様の分離処理が行われる。但し、この分離処理に係るデジタルデータの書き込みは、上述の第１及び第２ＦＩＦＯメモリからのデジタルデータの読み出しと同時並行で行われることから、第３ＦＩＦＯメモリ及び第４ＦＩＦＯメモリを用いてなされる。すなわち、図７Ｂの（ｃ）に示すように、書き込み制御部は、前記クロック信号に基づく前記周期Ｔｔで第３ＦＩＦＯメモリ及び第４ＦＩＦＯメモリを択一的かつ交互に選択しながら、前記デジタルデータを、光電素子１７→光電素子２５→光電素子１８→光電素子２６→光電素子１９→光電素子２７→  …  →光電素子２３→光電素子３１→光電素子２４→光電素子３２の順番で交互に書き込んでいく。
【００４３】
このように書き込まれたデジタルデータは、前記読み出し制御部によって、前記第２ＦＩＦＯメモリからの読み出しに連続させつつ、第３ＦＩＦＯメモリ→第４ＦＩＦＯメモリの順で読み出されるが、その際には、上述の第１及び第２ＦＩＦＯメモリと同様に、第３ＦＩＦＯメモリには、図７Ｂの（ｃ）に示すように第３チップの光電素子の並び順でデジタルデータが書き込まれている。よって、先入れ先出し式の前記読み出し制御部によれば、第３ＦＩＦＯメモリからは、図７Ｂの（ｄ）に示すように、第３チップの光電素子の並び順にデジタルデータは読み出される。同様に、第４ＦＩＦＯメモリも同様に第４チップの光電素子の並び順にデジタルデータが書き込まれているので、第４ＦＩＦＯメモリからは、図７Ｂの（ｄ）に示すように第４チップの光電素子の並び順にデジタルデータは読み出される。その結果、第３チップ及び第４チップに係るデジタルデータについても、その出力順が交互に混ざってしまうことは回避され、ＡＦＥ部１４０からは、第１及び第２チップに係るデジタルデータに連続して、第３チップ及び第４チップに係るデジタルデータが、光電素子の並び順でシリアルに周期Ｔｔで出力されることになる。
【００４４】
残る第５チップ及び第６チップに係るデジタルデータの分離処理も同様に行われる。但し、この分離処理に係るデジタルデータの書き込みの開始時点ＣＰ３３では、既に、第１及び第２ＦＩＦＯメモリからは、第１チップ及び第２チップに係るデジタルデータが読み出し済みであって、これら第１及び第２ＦＩＦＯメモリは空き領域になっている。よって、書き込み制御部は、これら第１及び第２ＦＩＦＯメモリに対して、それぞれ、第５及び第６チップに係るデジタルデータを書き込んでいく。そして、書き込まれたデジタルデータは、読み出し制御部によって、前記第４ＦＩＦＯメモリからの読み出しに連続させつつ、第５ＦＩＦＯメモリ→第６ＦＩＦＯメモリの順に読み出されるが、その際には、上述の第１乃至第４チップの場合と同様に、第５チップ及び第６チップに係るデジタルデータの出力順が交互に混ざってしまうことは回避される。その結果、ＡＦＥ部１４０からは、第１乃至第４チップに係るデジタルデータに連続して、第５チップ及び第６チップに係るデジタルデータが、光電素子の並び順でシリアルに周期Ｔｔで出力されることになる。
【００４５】
ちなみに、上述の読み出し制御部によるチップ１ヶ単位でのデジタルデータの読み出しは、例えば、ＦＩＦＯメモリが選択される度にカウント値がゼロリセットされるカウンタを用いて達成される。すなわち、選択されたＦＩＦＯメモリからデジタルデータを読み出す度に前記カウンタをカウントアップしていき、そのカウント値が、そのチップの光電素子数に達したら、読み出し制御部は、そのチップに関するデジタルデータの読み出しが終了したと判断し、次のＦＩＦＯメモリを選択する。そして、新たに選択されたＦＩＦＯメモリに対して上述を繰り返す。なお、各チップの光電素子数は事前に既知であり、例えば、この例では、全てのチップに亘り８ヶである。
【００４６】
＝＝＝第１実施形態の画像読み取り部１１０ａ＝＝＝
以上説明してきた参考例の画像読み取り部１１０では、上述の分離処理を行うべく、ＦＩＦＯメモリに対して合計４チップ分のメモリ容量を要していた。しかし、メモリ容量は、コスト削減などの観点からは極力小さい方が望ましい。特に、高集積化指向の昨今、ＡＦＥ部１４０が具備する全ての回路（前記ＦＩＦＯメモリと前記書き込み制御部と前記読み出し制御部と前記ＡＤ変換器）を、一つのシリコン基板（半導体に相当）上に実装する要望があり得て、その場合には、シリコン基板の大きさに関し製造限界があることから、前記ＦＩＦＯメモリのメモリ容量は少しでも小さい方が好ましい。
【００４７】
そこで、以下に説明する第１実施形態の画像読み取り部１１０ａでは、最初にデジタルデータが書き込まれる第１ＦＩＦＯメモリからの第１チップに係るデジタルデータの読み出し開始時点を、上述した参考例の読み出し開始時点よりも早めることによって、上記デジタルデータの分離処理に要するＦＩＦＯメモリの総メモリ容量の削減を図っている。
【００４８】
図８Ａは、第１実施形態の画像読み取り部１１０ａの構成を示すブロック図である。なお、光源１１２やロッドレンズ１３０は省略している。  
前述の参考例の画像読み取り部１１０との主な相違点は、以下の通りである。  
（１）ＦＩＦＯメモリが、第１及び第２ＦＩＦＯメモリの２ヶにまで減らされ、更に、第１ＦＩＦＯメモリのメモリ容量が、１チップ分の半分たる４データ分に減らされている。その結果、総メモリ容量は１チップ半にまで削減されている。  
（２）これら第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリは、それぞれに、第１信号線及び第２信号線に対応付けられている。すなわち、ＦＩＦＯメモリの書き込み制御部は、第１及び第２ＦＩＦＯメモリを前記周期Ｔｔで交互に選択しながら、第１信号線によってアナログ電圧信号が送信される奇数番目のチップのデジタルデータを、第１ＦＩＦＯメモリに書き込む一方、第２信号線によってアナログ電圧信号が送信される偶数番目のチップのデジタルデータを、第２ＦＩＦＯメモリに書き込む（図８Ｂの（ｃ）を参照）。  
（３）ＦＩＦＯメモリの読み出し制御部は、第１ＦＩＦＯメモリからの第１チップに係るデジタルデータの読み出し開始を、第１チップのデジタルデータのうちで５番目のデータ５の第１ＦＩＦＯメモリへの書き込み時点と、その直前の第２ＦＩＦＯメモリへの４番目のデータ１２の書き込み時点との間で行う（図８Ｂの（ｃ）及び（ｄ）を参照）。そして、この読み出しを開始したら、以降、読み出し制御部は、ＦＩＦＯメモリに書き込まれたデジタルデータをチップ１ヶ単位で且つ前記周期Ｔｔで読み出すように、第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリを選択する。
【００４９】
なお、上記以外は、前記参考例の画像読み取り部１１０と同じであり、同じ部分についての説明は省略する。
【００５０】
図８Ｂは、第１実施形態に係る分離処理を説明するためのタイミングチャートであって、図７Ｂと同じ様式で示している。  
図８Ｂの（ｂ）を見て明らかなように、ＡＤ変換器から出力されたデジタルデータは、前述と同じく、隣り合う２ヶのチップ同士で、互いの出力順が交互に混ざっている。すなわち、ＡＤ変換器からは、先ず、第１及び第２チップに係るデジタルデータが、光電素子１→光電素子９→光電素子２→光電素子１０→光電素子３→光電素子１１→  …  →光電素子７→光電素子１４→光電素子８→光電素子１６の順番で出力され、次に、第３及び第４チップに係るデジタルデータが、光電素子１７→光電素子２５→光電素子１８→光電素子２６→光電素子１９→光電素子２７→  …  →光電素子２３→光電素子３１→光電素子２４→光電素子３２の順番で出力され、最後に、第５及び第６チップに係るデジタルデータが、光電素子３３→光電素子４１→光電素子３４→光電素子４２→光電素子３５→光電素子４３→  …  →光電素子４０→光電素子４８の順番で出力されている。
【００５１】
このような順番で出力されるデジタルデータに対して、この第１実施形態に係るＦＩＦＯメモリの書き込み制御部及び読み出し制御部は、以下のように動作することによって、ＦＩＦＯメモリの総メモリ容量を１チップ半までに削減しながらも、前述の参考例と同等の分離処理を達成している。
【００５２】
先ず、書き込み制御部は、図８Ａの（ｃ）に示すように、ＡＤ変換器の出力周期Ｔｔに同期させてクロック信号のパルスＣＰの立ち上がり毎に、ＡＤ変換器から出力されるデジタルデータを、第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリに交互に書き込んでいく。すなわち、奇数番目のパルスＣＰの立ち上がりでは、奇数番目のチップに係るデジタルデータを第１ＦＩＦＯメモリに書き込む一方、偶数番目のパルスＣＰの立ち上がりでは、偶数番目のチップに係るデジタルデータ（以下では、単にデータとも言う）を第２ＦＩＦＯメモリに書き込んでいく。
【００５３】
より詳しく言えば、１番目のパルスＣＰ１の立ち上がり時点では、第１チップの光電素子１に係るデータ１が、第１ＦＩＦＯメモリにおけるアドレス１の部分に書き込まれ、２番目のパルスＣＰ２の立ち上がり時点では、第２チップの光電素子９に係るデータ９が、第２ＦＩＦＯメモリにおけるアドレス１の部分に書き込まれる。また、３番目のパルスＣＰ３の立ち上がり時点では、第１チップの光電素子２に係るデータ２が、第１ＦＩＦＯメモリにおけるアドレス２の部分に書き込まれ、４番目のパルスＣＰ４の立ち上がり時点では、第２チップの光電素子１０に係るデータ１０が、第２ＦＩＦＯメモリにおけるアドレス２の部分に書き込まれる。
【００５４】
そして、このような交互の書き込みを続けて、第１チップの光電素子４に係るデータ４まで書き込み終わったら、この第１実施形態では、そこから第１チップに係る次の光電素子５のデータ５の書き込み時点（パルスＣＰ９の立ち上がり）までの間に在る８番目のパルスＣＰ８の立ち下がり時点を起点として、読み出し制御部は、ＦＩＦＯメモリからのデジタルデータの読み出しを開始し、それ以降は、パルスＣＰの立ち下がり毎にＦＩＦＯメモリからのデータの読み出しをする（図８Ｂの（ｃ）及び（ｄ）を参照）。その結果、総メモリ容量が１チップ半のＦＩＦＯメモリであっても、以下に示すように、メモリ容量不足からデータを書き込めない等の問題を一切起こすことなく、分離処理が行われる。
【００５５】
先ず読み出し制御部は、前記パルスＣＰ８の立ち下がり時点にて、第１ＦＩＦＯメモリのアドレス１の部分から光電素子１に係るデータ１を読み出す。すると、このアドレス１の部分は、第１ＦＩＦＯメモリへの次の書き込み時点である前記パルスＣＰ９の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス１の部分に第１チップの光電素子５のデータを書き込むことができる。
【００５６】
同様に、次の読み出し時点（パルスＣＰ９の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス２の部分から、光電素子２に係るデータ２を読み出す。すると、このアドレス２の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ１１の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス２の部分に第１チップの光電素子６のデータ６を書き込むことができる。
【００５７】
同様に、次の読み出し時点（パルスＣＰ１０の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス３の部分から、光電素子３に係るデータ３を読み出す。すると、このアドレス３の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ１３の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス３の部分に第１チップの光電素子７のデータ７を書き込むことができる。
【００５８】
同様に、次の読み出し時点（パルスＣＰ１１の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス４の部分から、光電素子４に係るデータ４を読み出す。すると、このアドレス４の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ１５の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス４の部分に第１チップの光電素子８のデータ８を書き込むことができる。
【００５９】
同様に、次の読み出し時点（パルスＣＰ１２の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス１の部分から、光電素子５に係るデータ５を読み出す。すると、このアドレス５の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ１７の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス１の部分に第３チップの光電素子１７のデータ１７を書き込むことができる。
【００６０】
同様に、次の読み出し時点（パルスＣＰ１３の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス２の部分から、光電素子６に係るデータ６を読み出す。すると、このアドレス６の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ１９の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス２の部分に第３チップの光電素子１８のデータ１８を書き込むことができる。
【００６１】
同様に、次の読み出し時点（パルスＣＰ１４の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス３の部分から、光電素子７に係るデータ７を読み出す。すると、このアドレス３の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２１の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス３の部分に第３チップの光電素子１９のデータ１９を書き込むことができる。
【００６２】
同様に、次の読み出し時点（パルスＣＰ１５の立ち下がり時点）で読み出し制御部は、第１ＦＩＦＯメモリのアドレス４の部分から、光電素子８に係るデータ８を読み出す。すると、このアドレス４の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２３の立ち上がり時点にて空き領域になるので、書き込み制御部は前記アドレス４の部分に第３チップの光電素子２０のデータ２０を書き込むことができる。
【００６３】
そして、ここで、第１ＦＩＦＯメモリからの第１チップに係るデータの読み出しが終了する。すると、読み出し制御部は、次の読み出し時点（パルスＣＰ１６の立ち下がり時点）で第２ＦＩＦＯメモリを選択し、この第２ＦＩＦＯメモリに書き込まれた第２チップに係るデータを、パルスＣＰの立ち下がり毎に、以下のようにして読み出していく。なお、この読み出し時点（パルスＣＰ１６の立ち下がり時点）までには、図８Ｂの（ｃ）に示すように、既に、第２ＦＩＦＯメモリの８つのアドレス１，２，３，…８の各部分には、第２チップの光電素子９，１０，１１，…１６に係るデータ９，１０，１１，…１６がそれぞれ書き込まれている。
【００６４】
先ず、この読み出し時点（パルスＣＰ１６の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス１の部分から、光電素子９に係るデータ９を読み出す。すると、このアドレス１の部分は、第２ＦＩＦＯメモリへの次の書き込み時点であるパルスＣＰ１８の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス１の部分に第４チップの光電素子２５のデータ２５を書き込むことができる。
【００６５】
同様に、次の読み出し時点（パルスＣＰ１７の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス２の部分から、光電素子１０に係るデータ１０を読み出す。すると、このアドレス２の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２０の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス２の部分に第４チップの光電素子２６のデータ２６を書き込むことができる。
【００６６】
同様に、次の読み出し時点（パルスＣＰ１８の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス３の部分から、光電素子１１に係るデータ１１を読み出す。すると、このアドレス３の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２２の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス３の部分に第４チップの光電素子２７のデータ２７を書き込むことができる。
【００６７】
同様に、次の読み出し時点（パルスＣＰ１９の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス４の部分から、光電素子１２に係るデータ１２を読み出す。すると、このアドレス４の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２４の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス４の部分に第４チップの光電素子２８のデータ２８を書き込むことができる。
【００６８】
同様に、次の読み出し時点（パルスＣＰ２０の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス５の部分から、光電素子１３に係るデータ１３を読み出す。すると、このアドレス５の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２６の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス５の部分に第４チップの光電素子２９のデータ２９を書き込むことができる。
【００６９】
同様に、次の読み出し時点（パルスＣＰ２１の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス６の部分から、光電素子１４に係るデータ１４を読み出す。すると、このアドレス６の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ２８の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス６の部分に第４チップの光電素子３０のデジタルデータを書き込むことができる。
【００７０】
同様に、次の読み出し時点（パルスＣＰ２２の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス７の部分から、光電素子１５に係るデータ１５を読み出す。すると、このアドレス７の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ３０の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス７の部分に第４チップの光電素子３１のデータ３１を書き込むことができる。
【００７１】
同様に、次の読み出し時点（パルスＣＰ２３の立ち下がり時点）で読み出し制御部は、第２ＦＩＦＯメモリのアドレス８の部分から、光電素子１６に係るデータ１６を読み出す。すると、このアドレス８の部分は、上記書き込み時点の次の書き込み時点であるパルスＣＰ３２の立ち上がり時点にて空き領域になるので、書き込み制御部は、前記アドレス８の部分に第４チップの光電素子３２のデータ３２を書き込むことができる。
【００７２】
そして、ここで、第２ＦＩＦＯメモリからの第２チップに係るデータの読み出しが終了する。すると、読み出し制御部は、次の読み出し時点（パルスＣＰ２４の立ち下がり時点）で第１ＦＩＦＯメモリを選択し、この第１ＦＩＦＯメモリに書き込まれた第３チップに係るデータを、パルスＣＰの立ち下がり毎に読み出していく。
【００７３】
なお、これ以降の第３チップ及び第４チップに係るデータの読み出し、並びに、第５チップ及び第６チップに係るデータの読み出しは、上述した第１チップ及び第２チップの読み出しと同様であるため、その説明については省略する。
【００７４】
ところで、この第１実施形態では、上述したメモリ容量の削減の作用効果以外に、ＡＦＥ部１４０ａの処理のオーバーヘッド、つまり、イメージセンサー部１２０からのアナログ電圧信号の送信完了時点と、ＡＦＥ部１４０，１４０ａからのデジタルデータの出力完了時点との間の時間遅れの大きさを縮小できるという作用効果も奏する。これは、図７Ｂに示す参考例のタイミングチャートと、図８Ｂに示す第１実施形態のタイミングチャートとの比較から明らかである。つまり、本第１実施形態では、デジタルデータの読み出し開始時点をパルスＣＰ８の立ち下がり時点にしていて、参考例の読み出し開始時点たるパルスＣＰ１６の立ち下がり時点よりも早めている。よって、その早めた分だけ読み出し終了時点たるデジタルデータの出力完了時点も早まっており、もって、オーバーヘッドが小さく抑制されている。
【００７５】
＝＝＝ＦＩＦＯメモリからのデータの読み出し開始時点について＝＝＝
上述のＦＩＦＯメモリからのデータの読み出し開始時点は、図８Ｂの（ｄ）に示すように、第１チップの５番目のデータ５の第１ＦＩＦＯメモリへの書き込み時点と、その直前の第２ＦＩＦＯメモリへの４番目のデータ１２の書き込み時点との間の時点、すなわち、８番目のパルスＣＰ８の立ち下がり時点で行っていたが、この読み出し開始時点は、以下のような理由に基づいて決まっている。
【００７６】
図８Ｂの（ｃ）を見てわかるように、上述の書き込み制御部の書き込み動作の周期Ｔｔは、計２本の信号線に対応させて設けられた計２ヶのＦＩＦＯメモリ（第１ＦＩＦＯメモリ、第２ＦＩＦＯメモリ）に対して、交互に書き込む際の周期Ｔｔである。従って、ＦＩＦＯメモリ１ヶ当たりの書き込み動作の実効周期は、前記周期Ｔｔに、ＦＩＦＯメモリ数を乗算して得られる値（＝２×Ｔｔ）である。
【００７７】
これに対して読み出し制御部によるデータの読み出し動作は、図８Ｂの（ｄ）に示すように、ＦＩＦＯメモリ１ヶ単位で行われるため、ＦＩＦＯメモリ１ヶ当たりの読み出し動作の実効周期は、前記周期Ｔｔのままである。つまり、ＦＩＦＯメモリへのデータの書き込みの２倍の速度で、ＦＩＦＯメモリからはデータが読み出されていく。
【００７８】
このため、ＦＩＦＯメモリからのデータの読み出し開始時点を、図９Ａに示すように、第１ＦＩＦＯメモリに対する４番目の書き込み時点より早めてしまうと、第１ＦＩＦＯメモリに８番目に書き込まれるデータ８において、読み出し動作が書き込み動作を追い越してしまい、データ８の書き込み動作が間に合わずにシリアルな読み出しができなくなってしまう。
【００７９】
このことから、先ず、読み出し開始時点は、第１ＦＩＦＯメモリへの４番目のデータ４の書き込み時点と、同５番目のデータ５の書き込み時点との間であることが必須条件となる。  
但し、これら２つの書き込み時点の間には、読み出し開始時点の候補が２箇所ある。すなわち、図９Ｂに示すようなパルスＣＰ７の立ち下がり時点で読み出しを開始するケースと、前述の図８Ｂに示すようなパルスＣＰ８の立ち下がり時点で読み出しを開始するケースとの２つである。  
ここで、前述の第１実施形態では、図８Ｂに示すように、後者のパルスＣＰ８の立ち下がり時点、すなわち、第１チップの５番目のデータ５の第１ＦＩＦＯメモリへの書き込み時点と、その直前の第２ＦＩＦＯメモリへのデータの書き込み時点との間で、読み出し動作を開始するようにしている。
【００８０】
これは、前者の場合には、図９Ｂに示すように、依然として、第１ＦＩＦＯメモリに８番目に書き込まれるデータ８において、その読み出し動作が、その書き込み動作を追い越してしまい、データ８の読み出しができないからである。これに対し、後者の場合には、図８Ｂに示すように、前記データ８において、その読み出し動作が、その書き込み動作を追い越すことはなく、データ７に続けてデータ８をシリアルに読み出し可能となる。
【００８１】
以上、第１実施形態に係る読み出し開始時点について説明したが、この説明は、図８Ａに示すようなイメージセンサー部１２０とＡＦＥ部１４０ａとを繋ぐ信号線の本数が２本の場合である。そして、これら信号線の本数Ｎに依存して、読み出し開始時点は変化する。その理由は、信号線がＮ本になれば、各信号線に対応して設けられるＦＩＦＯメモリの数もＮヶとなり、その結果として、書き込み制御部によるＦＩＦＯメモリ１ヶ当たりの書き込み動作の実効周期が、Ｎ×Ｔｔになるためである。
【００８２】
ここで、このＮを用いて読み出し開始時点の決定方法の一般化を試みると、これは、以下のように表現される。  
『ＮヶのＦＩＦＯメモリのうちで、最初にデータが書き込まれる第１ＦＩＦＯメモリに対応する第１チップの光電素子数をＭとした場合に、
下式１で計算される（Ｒ＋１）番目のデータを前記第１ＦＩＦＯメモリに書き込む時点と、前記（Ｒ＋１）番目のデータの書き込み時点の直前に、前記第１ＦＩＦＯメモリ以外のＦＩＦＯメモリにデータを書き込む時点との間の時点を、読み出し開始時点とする。  
Ｒ＋１＝ＩＮＴ［Ｍ×（１−１／Ｎ）］＋１  …  （式１）
ここで、ＩＮＴ［Ｘ］は、Ｘの整数部分を意味する。』
【００８３】
ちなみに、上式１に前述の第１実施形態の数値を当てはめて、上記決定方法を検証してみると、第１実施形態ではＮは２であり、第１チップの光電素子数Ｍは８ヶであることから、これらの数値を上式１に代入して得られる（Ｒ＋１）の値は、５（＝ＩＮＴ［８×（１−１／２）］＋１）となる。よって、読み出し開始時点は、５番目のデータを前記第１ＦＩＦＯメモリに書き込む時点と、前記５番目のデータの書き込み時点の直前に、前記第１ＦＩＦＯメモリ以外のＦＩＦＯメモリにデータを書き込む時点との間の時点ということになり、もって、前述の図８ＢのパルスＣＰ８の立ち下がり時点と符合する。
【００８４】
なお、上記の読み出し開始時点の決定方法の一般化に伴って、第１ＦＩＦＯメモリに必要なメモリ容量も以下のように一般化できる。  
『第１ＦＩＦＯメモリに必要なメモリ容量は、上式（１）で求められるＲ個までのデジタルデータを同時に記憶できる容量である。』
【００８５】
このように一般化できる理由は、上述の（Ｒ＋１）番目のデータは、前記第１ＦＩＦＯメモリから読み出された部分に書き込むことができるためである。ちなみに、第１実施形態の場合には、上式１にて求められるＲは４であり、もって、前述の図８Ａで説明した第１ＦＩＦＯメモリの４データ分のメモリ容量と符合している。
【００８６】
＝＝＝第２実施形態の画像読み取り部＝＝＝
図１０Ａは、第２実施形態の画像読み取り部１１０ｂの構成を示すブロック図である。  
第１実施形態の画像読み取り部１１０ａでは、イメージセンサー部１２０とＡＦＥ部１４０ａとを、Ｎ本の一例として２本の信号線でパラレルに接続していたが、この第２実施形態はＮが３の場合、つまり、イメージセンサー部１２０とＡＦＥ部１４０ｂとを３本の信号線でパラレルに接続しており、もって、イメージセンサー部１２０からは、主走査方向に隣り合う３ヶのチップ単位でパラレルにアナログ電圧信号がＡＦＥ部１４０ｂへと送信される。なお、ここで信号線毎のアナログ電圧信号の送信周期は、前述と同じＴｏであることから、３本の信号線によるトータルの送信周期Ｔｓは前記周期Ｔｏの三分の一となっており、つまり、その送信速度は三倍に高速化されている。そして、これらの信号線の本数の相違に伴って、ＡＦＥ部１４０ｂに関しては、以下の点で第１実施形態と相違する。
【００８７】
（１）ＦＩＦＯメモリが、第１乃至第３ＦＩＦＯメモリの３ヶになっている。なお、各メモリ容量は、それぞれに、第１ＦＩＦＯメモリが１チップ分の三分の二たる５データ分であり、第２ＦＩＦＯメモリが１チップ分の８データ分であり、第３ＦＩＦＯメモリは三分の四チップ分たる１０データ分である。  
（２）第１乃至第３ＦＩＦＯメモリは、それぞれに、第１乃至第３信号線に対応付けられている。すなわち、ＦＩＦＯメモリの書き込み制御部は、第１ＦＩＦＯメモリ→第２ＦＩＦＯメモリ→第３ＦＩＦＯメモリの順番で、ＦＩＦＯメモリを前記周期Ｔｓ（＝Ｔｏ／３）で選択しながら、第１信号線によってアナログ電圧信号が送信される第１及び第４チップのデジタルデータを第１ＦＩＦＯメモリに書き込み、第２信号線によってアナログ電圧信号が送信される第２及び第５チップのデジタルデータを第２ＦＩＦＯメモリに書き込み、第３信号線によってアナログ信号が送信される第３及び第６チップのデジタル信号を、第３ＦＩＦＯメモリに書き込む（図１０Ｂの（ｃ）を参照）。  
（３）ＦＩＦＯメモリの読み出し制御部は、ＦＩＦＯメモリからの読み出し開始を、第１チップのデータのうちで６番目のデータ６の第１ＦＩＦＯメモリへの書き込み時点と、その直前の第３ＦＩＦＯメモリへの５番目のデータ２１の書き込み時点との間で行う（図１０Ｂの（ｃ）及び（ｄ）を参照）。そして、この読み出しを開始したら、以降、読み出し制御部は、ＦＩＦＯメモリに書き込まれたデジタルデータをチップ１ヶ単位で且つ前記周期Ｔｓで読み出すように、第１ＦＩＦＯメモリ、第２ＦＩＦＯメモリ、第３ＦＩＦＯメモリを選択する。
【００８８】
なお、上記（３）に示した読み出し開始時点は、前述の式１に基づいて決定されている。すなわち、この第２実施形態ではＮは３であり、第１チップの光電素子数は８ヶであることから、これらの数値を式１に代入して得られる（Ｒ＋１）の値は、６（＝ＩＮＴ［８×（１−１／３）］＋１）となる。よって、読み出し開始時点は、６番目のデータ６を前記第１ＦＩＦＯメモリに書き込む時点と、前記６番目のデータ６の書き込み時点の直前に、前記第１ＦＩＦＯメモリ以外のＦＩＦＯメモリ（第３ＦＩＦＯメモリ）にデータを書き込む時点との間の時点ということになる。
【００８９】
図１０Ｂは、上述の読み出し開始時点（パルスＣＰ１５の立ち下がり時点）で、ＦＩＦＯメモリの読み出し制御部が読み出しを開始した場合の分離処理の様子を示すタイミングチャートであって、前述の図７Ｂと同じ様式で示している。  
この図１０Ｂからは、上述の読み出し開始時点で読み出しを開始すれば、メモリ容量不足からデータを書き込めない等の問題を起こすことなく、分割処理を行うことができることは明らかであり、もって、その詳細な説明は省略する。
【００９０】
＝＝＝イメージセンサー部１２０が有するチップ数Ｋと前記Ｎの値との好適な関係＝＝＝
図１１乃至図１３は、イメージセンサー部１２０が有するチップの数Ｋと、前述のＮの値との好ましい関係の説明図であって、図７Ｂと同じ様式で示すタイミングチャートである。なお、各図の上部には、画像読み取り部１１０ｂ，１１０ｃ，１１０ｄのブロック図を示しているが、これらから明らかなように、図１１に示す画像読み取り部１１０ｂは第２実施形態と全く同じであり、つまりＮの値は３でチップ数Ｋが６ヶの場合である。これに対して、図１２及び図１３の画像読み取り部１１０ｃ，１１０ｄは、Ｎの値は３で同じであるが、チップ数Ｋが、それぞれ、５ヶ及び４ヶの場合である。  
このＫとＮの関係によって、ＡＦＥ部１４０ｂの処理のオーバーヘッド、つまり、イメージセンサー部１２０，１２０ｃ，１２０ｄからのアナログ電圧信号の送信完了時点と、ＡＦＥ部１４０ｂからのデジタルデータの出力完了時点との間の時間遅れの大きさが変化する。  
そして、結論から先に言えば、このオーバーヘッド抑制の観点からは、（１）前記Ｋは、前記Ｎで割り切れずに余りが出る数値にすると良く、より望ましくは、（２）前記余りが１となるようにすると良い。
【００９１】
図１１は、上記（１）を満足しないケース（ケース１）であり、つまり、Ｋの値は６でＮの値は３であることから、ＫはＮで割り切れてしまう。そして、この場合には、図１１の（ｂ）及び（ｃ）を参照してわかるように、イメージセンサー部１２０からＡＦＥ部１４０ｂへのアナログ電圧信号のパラレル送信が、パルスＣＰ１の直前のパルスＣＰ０の立ち下がり時点から開始されてパルスＣＰ４８の立ち上がり時点にて完了するのに対し、ＡＦＥ部１４０ｂの処理は、図１１の（ｄ）に示すように、パルスＣＰ１の立ち上がり時点からパルス６３の立ち上がり時点までに亘って行われる。つまり、ＡＦＥ部１４０ｂのオーバーヘッドは、パルス４８の立ち上がり時点からパルス６３の立ち上がり時点までに亘る大きなものとなっている。
【００９２】
一方、図１２は上記（１）のみを満足するケース（ケース２）である。つまり、Ｋの値は５でＮの値は３であって、ＫはＮで割り切れずにその余りは２となる。そして、この場合にも、イメージセンサー部１２０ｃからＡＦＥ部１４０ｂへのアナログ電圧信号のパラレル送信は、上述のケース１と概ね同様にパルスＣＰ４７の立ち上がり時点で完了するが（図１２の（ｂ）及び（ｃ）を参照）、ＡＦＥ部１４０ｂの処理は、図１２の（ｄ）に示すように、パルスＣＰ５５の立ち上がり時点で完了する。すなわち、ＡＦＥ部１４０ｂのオーバーヘッドは、パルスＣＰ４７の立ち上がり時点からパルスＣＰ５５の立ち上がり時点までに小さく抑えられている。
【００９３】
更に、図１３は上記（１）のみならず（２）も満足するケース（ケース３）である。つまり、Ｋの値は４でＮの値は３であって、ＫはＮで割り切れずにその余りは１となる。そして、この場合にも、ＡＦＥ部１４０ｂへのアナログ電圧信号のパラレル送信は、上述のケース１及び２と概ね同様にパルスＣＰ４６の立ち上がり時点で完了するが（図１３の（ｂ）及び（ｃ）を参照）、ＡＦＥ部１４０ｂの処理は、図１３の（ｃ）に示すように、パルスＣＰ４７の立ち上がり時点で完了し、もって、ＡＦＥ部１４０ｂのオーバーヘッドは、ほぼ無くなるレベルまで小さく抑えられている。
【００９４】
＝＝＝その他の実施形態＝＝＝
前述の実施形態は、主に装置について記載されているが、その中には、装置の制御方法の開示が含まれていることは言うまでもない。
【００９５】
前述の実施形態では、本実施形態に係る装置を、原稿から画像を読み取るスキャナの画像読み取り部に適用していたが、何等これに限るものではない。
【００９６】
前述の実施形態においては、センサーの一例として光電素子を示したが、何等これに限るものではない。
【図面の簡単な説明】
【００９７】
【図１】スキャナ１００の概略構成を示す側断面図である。
【図２】キャナ１００の制御部１７０を示すブロック図である。
【図３】画像読み取り部１１０の概観を示す斜視図である。
【図４】画像読み取り部１１０の概観を示す側断面図である。
【図５】図４中のV−V線矢視の平面図である。
【図６】チップの概観を示す平面図である。
【図７】図７Ａは、参考例の画像読み取り部１１０の構成を示すブロック図であり、図７Ｂは、参考例に係る分離処理を説明するためのタイミングチャートである。
【図８】図８Ａは、第１実施形態の画像読み取り部１１０ａの構成を示すブロック図であり、図８Ｂは、第１実施形態に係る分離処理を説明するためのタイミングチャートである。
【図９】図９Ａ及び図９Ｂは、ＦＩＦＯメモリからのデジタルデータの読み出し開始時点を説明するためのタイミングチャートである。
【図１０】図１０Ａは、第２実施形態の画像読み取り部１１０ｂの構成を示すブロック図であり、図１０Ｂは、第２実施形態に係る分離処理を説明するためのタイミングチャートである。
【図１１】イメージセンサー部１２０が有するチップ数Ｋと前記Ｎの値との好適な関係の説明図であり、Ｎが３でＫが６の場合を示している。
【図１２】イメージセンサー部１２０が有するチップ数Ｋと前記Ｎの値との好適な関係の説明図であり、Ｎが３でＫが５の場合を示している。
【図１３】イメージセンサー部１２０が有するチップ数Ｋと前記Ｎの値との好適な関係の説明図であり、Ｎが３でＫが４の場合を示している。
【符号の説明】
【００９８】
１００  スキャナ、１０２  原稿、１０４  原稿台ガラス、１０６  筐体、
１１０  画像読み取り部、１１０ａ  画像読み取り部、１１０ｂ  画像読み取り部、
１１０ｃ  画像読み取り部、１１０ｄ  画像読み取り部、１１２  光源、
１１４  ケース部、１１６  基板、１２０  イメージセンサー部、
１２０ｃ  イメージセンサー部、１２０ｄ  イメージセンサー部、
１２２  基板、１３０  ロッドレンズ、
１４０  ＡＦＥ部、１４０ａ  ＡＦＥ部、１４０ｂ  ＡＦＥ部、
１５０  駆動部、１５２  ガイドレール、１５４  駆動モータ、
１５６  タイミングベルト、１５８  プーリ、１７０  制御部、
１７１  ＣＰＵ、１７２  メモリ、１７３  画像処理ＡＳＩＣ、
１７４  光源ドライバ、１７５  モータドライバ、１７６  インターフェイス
【図１】
0004613757.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004613757.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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