(57)【特許請求の範囲】
【請求項１】
記録媒体から信号情報を再生する情報再生処理装置において、
同一の周期Ｔ１を有しかつそれぞれ位相の異なるＮ本の多相クロックを生成する多相クロック生成手段と、
前記記録媒体から再生された信号を２値化する２値化手段と、２値化信号を前記Ｎ本の多相クロックのそれぞれでサンプリングするサンプリング手段と、
Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットの入力パターンデータとして出力するシリアル−パラレル変換手段と、
前記Ｎビットの入力パターンデータの変化点を挟む前後のパターン長を計測して、前記計測されたパターン長に基づいて前記Ｎビットの入力パターンデータの変化点を補正することにより前記Ｎビットの入力パターンデータに対し等化処理を行って、前記等化処理後のＮビットの等化パターンデータを周期Ｔ１毎に出力する等化処理手段と、
前記Ｎビットの等化パターンデータを１ビットシリアルの等化信号に変換する第１のパラレル−シリアル変換手段と、
前記Ｎビットの等化パターンデータからＮビットの再生クロックパターンデータを出力するデジタルＰＬＬ手段と、
前記Ｎビットの再生クロックパターンデータを１ビットシリアルの再生クロック信号に変換する第２のパラレル−シリアル変換手段と、
を備えることを特徴とする情報再生処理装置。
【請求項２】
前記多相クロックを発生する前記多相クロック生成手段は、周波数制御電圧もしくは周波数制御電流により発振周波数を制御されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本（Ｔ２＝Ｔ１／Ｎ）の多相クロックを出力するＶＣＯ手段と、入力クロックを或る定められた比で分周しかつ前記ＶＣＯ手段から出力されるＴ１周期クロックを或る定められた比で分周する分周手段と、前記入力クロックを分周したクロックと前記Ｔ１周期クロックを分周したクロックとを周波数／位相比較し、周波数差／位相差に応じた差信号を出力する周波数／位相比較手段と、差信号出力から前記ＶＣＯ手段に対する周波数制御電圧もしくは周波数制御電流を出力するチャージポンプ及びフィルタ手段とを備え、前記入力クロックの分周比と前記Ｔ１周期クロックの分周比から前記ＶＣＯ手段から出力されるクロック周期が決定されることを特徴とする請求項１記載の情報再生処理装置。
【請求項３】
２値化信号を出力する前記２値化手段は、或る基準電圧と記録媒体から再生された信号電圧との大小の比較を行うことで２値化信号を出力するアナログコンパレータから構成されることを特徴とする請求項１記載の情報再生処理装置。
【請求項４】
Ｎ本のサンプリング信号を出力する前記サンプリング手段は、Ｎ個のフリップフロップのクロック入力のそれぞれに前記Ｎ本の多相クロックのそれぞれが接続され、前記Ｎ個のフリップフロップのデータ入力全てに前記２値化手段から出力される２値化信号が接続されており、前記Ｎ個のフリップフロップはＮ本の多相クロックにより位相差Ｔ２毎に２値化信号出力をラッチしていくことを特徴とする請求項１記載の情報再生処理装置。
【請求項５】
前記シリアル−パラレル変換手段は、前記サンプリング手段からのＮ個のフリップフロップの出力データを前記ＶＣＯ手段から出力されるＴ１周期クロックによって再度ラッチすることにより、Ｔ１周期毎のＮビット入力パターンデータとして出力することを特徴とする請求項１記載の情報再生処理装置。
【請求項６】
Ｎビットの等化パターンデータを出力する前記等化処理手段は、前記シリアル−パラレル変換手段から出力されるＮビットの入力パターンデータの変化点が発生した時刻を記憶する変化点時刻記憶手段と、前記変化点および前記変化点を挟む前後の変化点発生時刻から、前後のパターン長をそれぞれ計測するパターン長計測手段と、前後のパターン長に応じて補正時間を算出する補正時間算出手段と、前記変化点発生時刻に補正時間を加えた補正時刻を算出する補正時刻算出手段と、周期Ｔ１毎にＮビット等化パターンデータを出力する等化信号出力手段とから構成されることを特徴とする請求項１記載の情報再生処理装置。
【請求項７】
前記デジタルＰＬＬ手段は、周波数制御データに応じて仮想的な出力クロックの位相を時間分解能Ｔ２単位で変化させ、仮想出力クロック位相に応じた値を有するＮビット再生クロックパターンデータを、周期Ｔ１毎に出力する再生クロック発生手段と、前記等化処理手段から出力されるＮビット等化パターンデータと、再生クロックパターンデータとから位相差を検出して、検出結果に応じた値を有する位相差信号を出力する位相差検出手段と、前記等化処理手段から出力されるＮビット等化パターンデータに含まれる同期コードと前記再生クロックパターンデータとから周波数誤差を検出して、周波数誤差信号を出力する周波数誤差検出手段と、位相差信号および周波数誤差信号に応じて周波数制御データを変化させる周波数制御手段とから構成されることを特徴とする請求項１記載の情報再生処理装置。
【請求項８】
再生データ信号を出力する前記第１のパラレル−シリアル変換手段および再生クロックを出力する前記第２のパラレル−シリアル変換手段は、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のセット信号生成手段と、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のリセット信号生成手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつセット信号を出力するセット信号選択手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のリセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつリセット信号を出力するリセット信号選択手段と、セット信号とリセット信号が接続されるＲＳラッチとから構成され、Ｔ１周期のＮビットパターンデータを、時間分解能Ｔ２（Ｔ１＝Ｔ２×Ｎ）単位で変化する信号へと変換かつ生成することを特徴とする請求項１記載の情報再生処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク等の情報記録媒体からの情報再生信号を処理する情報再生処理装置に関するものである。
【背景技術】
【０００２】
従来、光ディスクなどの情報記録媒体からデータを再生する装置では、ヘッドからの再生信号を増幅し、イコライザ（波形等化回路）で等化処理を行った信号を２値化することでデジタル再生データが再生される。また、この再生データに同期したクロックをＰＬＬ（Phase Locked Loop、位相同期ループ）を用いて再生することが知られている（例えば、特許文献１参照）。
図１２は従来用いられているデータ再生、クロック再生の構成例を示すブロック図である。このブロック図は特許文献１の図１に開示されているような従来用いられているデータ再生、クロック再生の構成例である。
ヘッド１からの再生信号をヘッドアンプ２で信号レベルを増幅し、ＡＧＣ３で自動ゲイン調整を行ない、ＬＰＦ４でノイズ除去を行った後、イコライザ５で波形等化処理が行われる。この等化信号を２値化回路６で２値化することによって、デジタルの再生データが生成される。
【０００３】
また、このデジタル再生データはＰＬＬ（位相同期ループ）８の入力信号となる。この入力信号はＰＬＬ８内のＶＣＯ（電圧制御発振器）８−４で生成されているクロックとの位相差検出手段８−１での位相差検出、周波数誤差検出手段８−２での周波数誤差検出が行われ、検出結果からループフィルタ８−３によりＶＣＯ８−４に対する周波数制御が行われる。
さらに、上記デジタル再生データはＤＳＶ演算回路７の入力となり、ＤＳＶ演算結果から２値化再生データの直流成分が少なくなるように、２値化時の比較電圧を調整する。
【特許文献１】特開平１０−１０６１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の方式では、上記構成の大多数の部分がアナログ回路で構成されている。このため、図１２において機能的な切り分けやチップサイズの関係から、ヘッドアンプ２からイコライザ５までがアナログ専用チップ側に、２値化回路６とＰＬＬ８とＤＳＶ演算回路７をアナログ／デジタル（Ａ／Ｄ）混載チップ側へとして２チップに分けざるを得ず、コストアップへと繋がっている。
また、アナログ回路構成であることから、電源電圧変動や温度変動、プロセス変動の影響を受けやすく、このため、多くの調整機構が必要となっており、チップ面積の増大によるコストへの影響もある。
さらに、アナログＰＬＬに関してＣＡＶ対応や広範囲の再生速度対応のために、複数のアナログＰＬＬの搭載や外部フィルタの切り換え等による対応等が必要となり、ＰＬＬセルサイズの増大に繋がっている。
【０００５】
これらを鑑みると、上述した特許文献１の開示である図１２のＬＰＦ直後にＡ／Ｄコンバータを設けてイコライザ以降を完全デジタル回路とする方式も取られているが、この場合、近年の再生速度の高速化に伴い、相当高速のＡ／Ｄコンバータが要求されることとなり、Ａ／Ｄコンバータセルの大型化や消費電流増大へとなってしまう。
そこで、本発明の目的は、上述した実情を考慮して、イコライザやＰＬＬ等の従来アナログ回路で構成されていた大部分の回路をデジタル化可能とし、さらに比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生回路を含む情報再生処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、請求項１に記載の発明は、記録媒体から信号情報を再生する情報再生処理装置において、同一の周期Ｔ１を有しかつそれぞれ位相の異なるＮ本の多相クロックを生成する多相クロック生成手段と、前記記録媒体から再生された信号を２値化する２値化手段と、２値化信号を前記Ｎ本の多相クロックのそれぞれでサンプリングするサンプリング手段と、Ｎ本のサンプリング信号を周期Ｔ１毎にＮビットの入力パターンデータとして出力するシリアル−パラレル変換手段と、前記Ｎビットの入力パターンデータの変化点を挟む前後のパターン長を計測して、前記計測されたパターン長に基づいて前記Ｎビットの入力パターンデータの変化点を補正することにより前記Ｎビットの入力パターンデータに対し等化処理を行って、前記等化処理後のＮビットの等化パターンデータを周期Ｔ１毎に出力する等化処理手段と、前記Ｎビットの等化パターンデータを１ビットシリアルの等化信号に変換する第１のパラレル−シリアル変換手段と、前記Ｎビットの等化パターンデータからＮビットの再生クロックパターンデータを出力するデジタルＰＬＬ手段と、前記Ｎビットの再生クロックパターンデータを１ビットシリアルの再生クロック信号に変換する第２のパラレル−シリアル変換手段と、を備える情報再生処理装置を特徴とする。
【０００７】
また請求項２に記載の発明は、前記多相クロックを発生する前記多相クロック生成手段は、周波数制御電圧もしくは周波数制御電流により発振周波数を制御されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本（Ｔ２＝Ｔ１／Ｎ）の多相クロックを出力するＶＣＯ手段と、入力クロックを或る定められた比で分周しかつ前記ＶＣＯ手段から出力されるＴ１周期クロックを或る定められた比で分周する分周手段と、前記入力クロックを分周したクロックと前記Ｔ１周期クロックを分周したクロックとを周波数／位相比較し、周波数差／位相差に応じた差信号を出力する周波数／位相比較手段と、差信号出力から前記ＶＣＯ手段に対する周波数制御電圧もしくは周波数制御電流を出力するチャージポンプ及びフィルタ手段とを備え、前記入力クロックの分周比と前記Ｔ１周期クロックの分周比から前記ＶＣＯ手段から出力されるクロック周期が決定される請求項１記載の情報再生処理装置を特徴とする。
また請求項３に記載の発明は、２値化信号を出力する前記２値化手段は、或る基準電圧と記録媒体から再生された信号電圧との大小の比較を行うことで２値化信号を出力するアナログコンパレータから構成される請求項１記載の情報再生処理装置を特徴とする。
【０００８】
また請求項４に記載の発明は、Ｎ本のサンプリング信号を出力する前記サンプリング手段は、Ｎ個のフリップフロップのクロック入力のそれぞれに前記Ｎ本の多相クロックのそれぞれが接続され、前記Ｎ個のフリップフロップのデータ入力全てに前記２値化手段から出力される２値化信号が接続されており、前記Ｎ個のフリップフロップはＮ本の多相クロックにより位相差Ｔ２毎に２値化信号出力をラッチしていく請求項１記載の情報再生処理装置を特徴とする。
また請求項５に記載の発明は、前記シリアル−パラレル変換手段は、前記サンプリング手段からのＮ個のフリップフロップの出力データを前記ＶＣＯ手段から出力されるＴ１周期クロックによって再度ラッチすることにより、Ｔ１周期毎のＮビット入力パターンデータとして出力する請求項１記載の情報再生処理装置を特徴とする。
【０００９】
また請求項６に記載の発明は、Ｎビットの等化パターンデータを出力する前記等化処理手段は、前記シリアル−パラレル変換手段から出力されるＮビットの入力パターンデータの変化点が発生した時刻を記憶する変化点時刻記憶手段と、前記変化点および前記変化点を挟む前後の変化点発生時刻から、前後のパターン長をそれぞれ計測するパターン長計測手段と、前後のパターン長に応じて補正時間を算出する補正時間算出手段と、前記変化点発生時刻に補正時間を加えた補正時刻を算出する補正時刻算出手段と、周期Ｔ１毎にＮビット等化パターンデータを出力する等化信号出力手段とから構成される請求項１記載の情報再生処理装置を特徴とする。
【００１０】
また請求項７に記載の発明は、前記デジタルＰＬＬ手段は、周波数制御データに応じて仮想的な出力クロックの位相を時間分解能Ｔ２単位で変化させ、仮想出力クロック位相に応じた値を有するＮビット再生クロックパターンデータを、周期Ｔ１毎に出力する再生クロック発生手段と、前記等化処理手段から出力されるＮビット等化パターンデータと、再生クロックパターンデータとから位相差を検出して、検出結果に応じた値を有する位相差信号を出力する位相差検出手段と、前記等化処理手段から出力されるＮビット等化パターンデータに含まれる同期コードと前記再生クロックパターンデータとから周波数誤差を検出して、周波数誤差信号を出力する周波数誤差検出手段と、位相差信号および周波数誤差信号に応じて周波数制御データを変化させる周波数制御手段とから構成される請求項１記載の情報再生処理装置を特徴とする。
【００１１】
また請求項８に記載の発明は、再生データ信号を出力する前記第１のパラレル−シリアル変換手段および再生クロックを出力する前記第２のパラレル−シリアル変換手段は、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のセット信号生成手段と、前記多相クロック生成手段から出力されかつ周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のリセット信号生成手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつセット信号を出力するセット信号選択手段と、前記Ｎビットの等化パターンデータもしくは前記Ｎビットの再生クロックパターンデータのデータパターンに応じて、Ｎ本のリセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつリセット信号を出力するリセット信号選択手段と、セット信号とリセット信号が接続されるＲＳラッチとから構成され、Ｔ１周期のＮビットパターンデータを、時間分解能Ｔ２（Ｔ１＝Ｔ２×Ｎ）単位で変化する信号へと変換かつ生成する請求項１記載の情報再生処理装置を特徴とする。
【発明の効果】
【００１２】
本発明によれば、イコライザやＰＬＬ等の従来アナログ回路で構成されていた大部分の回路をデジタル化可能とし、さらに比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有するデータ再生、クロック再生を行う光ディスク等の記録媒体からの信号情報を再生かつ処理する情報再生処理装置を提供することができる。
【００１３】
以下、図面を参照して本発明の実施形態を詳細に説明する。図１は本発明による情報再生処理装置の実施の形態を示すブロック回路図である。図１において、Ｘ'tal（クリスタル）等の発振源９からのクロックがアナログＰＬＬ８により逓倍され、これによりシステム動作用クロック（システムクロック）およびＮ本のクロック（Ｎ相クロック）が生成される。
Ｎ相クロックはサンプリング回路１０、シリアル−パラレル変換回路（以下、Ｓ／Ｐ変換回路）１１、パラレル−シリアル変換回路（以下、Ｐ／Ｓ変換回路）１２へと供給される。
ヘッド１で読み出された再生信号は、ヘッドアンプ２を通した後２値化回路６でアナログ信号から２値デジタル信号へと変換される。この２値デジタル信号はサンプリング回路１０、Ｓ／Ｐ変換回路１１、イコライザ５による波形等化処理、Ｐ／Ｓ変換回路１２を経て、再生データとして出力される。
また、イコライザ５により波形等化処理がなされた信号はデジタルＰＬＬ１３へと入力されて再生クロックパターンデータを再生する。この再生クロックパターンデータがＰ／Ｓ変換回路１４を経て再生クロックとして出力される。
さらに、光ディスク媒体からデータ再生を行うシステムでは、通例、イコライザ５により波形等化処理された信号から２値化後のデータの直流成分が少なくなるようにＤＳＶ演算を行うＤＳＶ演算回路７が設けられている。
【００１４】
図２はアナログＰＬＬ回路構成例を示すブロック図である。図３はこのアナログＰＬＬ回路内のＶＣＯ構成例を示す回路図である。図４は図２のアナログＰＬＬからの各クロック出力のタイミングを示すタイミングチャートである。以下、各回路の詳細を説明する。
図１乃至図４を参照して、アナログＰＬＬ８は、クリスタル等の発信源９からのクロックおよびＶＣＯ出力クロックをそれぞれ分周する分周器（Ｄｅｖｉｄｅｒ）８−５、この分周器８−５でそれぞれ分周されたクロック同士の周波数／位相比較を行う周波数／位相比較器（ＰＦＤ）８−６、チャージポンプ（ＣＰ）８−７及びフィルタ（ＦＩＬＴＥＲ）８−８、及び周波数制御電圧（又は周波数制御電流）に応じて発振周波数がアップ／ダウンするＶＣＯ８−４から構成されている。
チャージポンプ８−７及びフィルタ８−８はＰＦＤ８−６の比較結果をＶＣＯ８−４の周波数制御電圧（または周波数制御電流）へと変換し、そしてＶＣＯ８−４は周波数制御電圧（又は周波数制御電流）に応じて発振周波数を制御（アップ／ダウン）しかつ周期がＴ１でＴ２ずつ位相の異なるＮ本（Ｔ２＝Ｔ１／Ｎ）の多相クロックを出力するように構成されている。
入力クロックの分周比とＴ１周期クロックの分周比からＶＣＯ手段から出力されるクロック周期Ｔ１が決定されるため、アナログＰＬＬ８として広範囲の発振周波数に対応する必要が無く、１つの発振周波数のみで構成可能なデータ再生、クロック再生回路を提供することができる。
【００１５】
図３に示すＶＣＯの構成例にあるようにＶＣＯは差動リングバッファで構成され、周波数制御電圧（又は周波数制御電流）によって各バッファの遅延量を制御することで発振周波数が制御される。
図３のＶＣＯ構成例では４段差動リングの場合を示しており、各差動リングバッファ８−４ａ、８−４ｂ、８−４ｃ、８−４ｄの出力を取り出すことによって、図４のタイミングチャートに示すように、各相の周期がＴ１、位相差Ｔ２（Ｔ１＝Ｔ２×Ｎ）である８相（Ｎ＝８）クロック（ＰＨ０〜ＰＨ７）を生成している。また、第０相のＰＨ０はシステム動作用クロック（ＦＣＫ）としても出力している。
なお、本実施の形態では以下の説明においてＮ＝８の場合で示しているが、差動リングバッファの段数の変更や反転バッファタイプのリングバッファを用いることで任意のＮ数が設定可能となる。
【００１６】
図５は２値化回路とＤＳＶ演算回路の構成例を示す回路図である。２値化回路６は１つのアナログコンパレータのみで構成される。ヘッドアンプ（図１）を経てきた再生信号（図５中、入力信号（ＲＦＡ)）は、ＤＳＶ演算回路７から出力されるスライス信号（ＳＬＩＣＥ）レベルと比較されて２値信号（ＲＦＩ）として出力される。
なお、ＤＳＶ演算回路７は、イコライザ５（図１）から出力される等化データ信号（ＥＱＤ［０：７］）に対して各ビット値が“１”の場合は＋１、“０”の場合は−１として積分器７−１で積分していき、積分結果に対してＬＰＦ７−２でＬＰＦ処理を行った結果をＤ／Ａコンバータ７−３でアナログ値に変換することで２値化スライス電圧を生成する。
上述のごとく、２値化手段は、或る基準電圧と記録媒体から再生された信号電圧との大小の比較を行うことで２値化信号を出力するアナログコンパレータから構成されるため、多値Ａ／Ｄコンバータを用いずに、１つの２値化コンパレータのみで構成可能なデータ再生、クロック再生回路を提供することができる。
【００１７】
図６はサンプリング回路例及びＳ／Ｐ変換回路例を示す回路図である。図７はサンプリング回路及びＳ／Ｐ変換回路の動作タイミングを示すタイミングチャートである。
図６および図７を参照して、アナログコンパレータで２値化された信号（ＲＦＩ）は、サンプリング回路１０で８相クロック（ＰＨ０〜ＰＨ７）により順次ラッチされることで図７のタイミングチャートに示すようにラッチ後信号Ｓ０〜Ｓ７となる。
Ｓ／Ｐ変換回路１１ではこれらＳ０〜Ｓ７信号がＴ１周期のシステム動作用クロック（ＦＣＫ＝ＰＨ０）で再度ラッチされることにより、Ｔ１周期毎の８ビットのデータ（ＨＳＤ［７:０］）パターンに変換される。なお、本実施の形態では、ＨＳＤ［７:０］はＨＳＤ０が時間的に最も古い２値化データ、ＨＳＤ７が最も新しい２値化データとして示している。
Ｓ／Ｐ変換後のＴ１周期毎のパターンデータ（ＨＳＤ［０:７］）は図１に示すようにイコライザ５へ入力され、波形等化処理が行われ、Ｔ１周期毎の等化データパターン（ＥＱＤ［０：７］）となってイコライザ５より出力される。
このイコライザとしては、Ｔ１周期毎にＮビットのデータを持つデータ列に対して、Ｔ１周期のシステム動作用クロック（ＦＣＫ）での処理回路による波形等化処理が可能となる方式を用いる。
このように、サンプリング回路１０は、Ｎ個のクロック入力それぞれにＮ本の多相クロックそれぞれが接続され、Ｎ個のフリップフロップ（Ｆ／Ｆ）のデータ入力全てに前記アナログコンパレータから出力される２値化信号が接続されており、Ｎ個のフリップフロップ（Ｆ／Ｆ）がＮ本の多相クロックにより位相差Ｔ２毎に２値化信号出力をラッチしていく構成であるため、比較的低い周波数の動作クロックを使用しながら高い入力信号の位相時間分解能を有するデータ再生、クロック再生回路を提供することができる。
【００１８】
図８はイコライザ回路例を示すブロック図である。図１及び図８を参照して、イコライザ（等化処理手段）５は、Ｓ／Ｐ変換回路１２から出力されるＮビット入力パターンデータの変化点が発生した時刻を記憶する変化点時刻記憶手段５−１と、前記変化点および前記変化点を挟む前後の変化点発生時刻から、前後のパターン長をそれぞれ計測するパターン長計測手段５−２と、前後のパターン長に応じて補正時間を算出する補正時間算出手段５−３と、前記変化点発生時刻に補正時間を加えた補正時刻を算出する補正時刻算出手段５−４と、周期Ｔ１毎にＮビット等化パターンデータを出力する等化信号出力手段５−５とから構成されている。
上記構成のイコライザ（等化処理手段）５によれば、アナログ回路で構成されていたイコライザや多値Ａ／Ｄコンバータを用いずに、比較的低い周波数の動作クロックを使用して高い位相時間分解能を有する、デジタル構成の波形等化回路でデータ再生、クロック再生を行う光ディスク信号再生処理方式を提供することができる。
【００１９】
図９はＰ／Ｓ変換回路例を示す回路図である。図１０は図９のデコード論理の立ち上がりデコード及び立ち下りデコードの詳細を示す図である。図１１はＰ／Ｓ変換回路の動作タイミングを示すタイミングチャートである。
図９乃至図１１を参照して、イコライザから出力された等化パターンデータは図１に示すようにＰ／Ｓ変換回路１２へと入力される。このＰ／Ｓ変換回路１２ではイコライザ出力パターンデータ（ＥＱＤ［０：７］）に対して、立ち上りデコードおよび立ち下りデコードがなされる。このデコード論理を図１０に示している。
デコード回路１５ａ、１５ｂでは１−Ｔ１時間前のＥＱＤ７（Ｔ１時間前のＥＱＤ［０：７］の最も新しい２値化データ）および現在のＥＱＤ［０：７］から８相中どこかの相に立ち上り、立ち下りがあるかをデコードして第１セレクタ１６もしくは第２セレクタ１７のセレクト信号を出力する。
第１セレクタ１６及び第２セレクタ１７にはＡＮＤゲート（Ｅ１〜Ｅ８）により生成される各相間の位相差分のパルスが入力されており、図１０に示すように、立ち上りもしくは立ち下りデコード結果に応じて、各パルスのどれかが選択される。
そして第１セレクタ１６の出力はＲＳラッチ１８のセット入力に、第２セレクト１７の出力はＲＳラッチ１８のリセット入力にそれぞれ接続されることで、各相単位での変化を持つ２値シリアルデータとしての再生データが生成される。この様子を図１１に示している。
【００２０】
また、イコライザから出力されたＴ１周期毎の等化パターンデータ（ＥＱＤ［０：７］）は図１に示すようにデジタルＰＬＬ１３へ入力され、位相差検出回路１３−１、周波数誤差検出回路１３−２、周波数制御回路１３−３及びデジタルＶＣＯ１３−４を経て、Ｔ１周期毎の再生クロックパターンデータ（ＰＬＣＫ［０：７］）としてデジタルＰＬＬ１３から出力される。
このデジタルＰＬＬとしては、Ｔ１周期毎のＮビットのデータを持つ等化パターンデータ列に対して、Ｔ１周期のシステム動作用クロック（ＦＣＫ）での処理回路によるクロック再生がなされる方式を用いることができる。
また、図１に示すように、再生クロックパターンデータ（ＰＬＣＫ［０：７］）は等化パターンデータ（ＥＱＤ［０：７］）同様、Ｐ／Ｓ変換回路１４に入力されて同様の処理がなされることで、各相単位での変化を持つ２値シリアルデータとしての再生クロックが生成される。
このようにアナログ回路で構成されていたＰＬＬや多値Ａ／Ｄコンバータを用いずに、比較的低い周波数の動作クロックを使用しながら高い位相時間分解能を有する、デジタルＰＬＬ回路を有するデータ再生、クロック再生回路を提供することができる。
【００２１】
図９のＰ／Ｓ（パラレル／シリアル）変換回路を使用する第１及び第２のＰ／Ｓ（パラレル／シリアル）変換手段１２、１４（図１）について、さらに説明する。本発明の光ディスク信号（情報）再生処理方式において、第１および第２パラレル−シリアル（Ｐ／Ｓ）変換手段１２、１４は、ＰＬＬ手段８から出力される、周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のセット信号生成手段１５ａと、ＰＬＬ手段８から出力される、周期がＴ１でＴ２ずつ位相の異なるＮ本の多相クロックの各クロックの立ち上り位置に対応する、Ｔ２ずつ位相の異なるＮ本のリセット信号生成手段１５ｂとを含んでいる。
また、第１および第２パラレル−シリアル（Ｐ／Ｓ）変換手段１２、１４は、Ｎビット等化パターンデータもしくはＮビット再生クロックパターンデータのデータパターンに応じて、Ｎ本のセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつセット信号を出力するセット信号選択手段（第１セレクタ）１６と、Ｎビット等化パターンデータもしくはＮビット再生クロックパターンデータのデータパターンに応じて、Ｎ本のリセット信号の中のどれか１本、若しくはどれも選択しないかを、デコードして選択しかつリセット信号を出力するリセット信号選択手段（第２セレクタ）１７と、セット信号とリセット信号が接続されるＲＳラッチ１８を含んで構成されている。
かかる構成により、Ｔ１周期のＮビットパターンデータを、時間分解能Ｔ２（Ｔ１＝Ｔ２×Ｎ）単位で変化する信号へと変換生成するため、比較的低い周波数の動作クロックを使用しながら高い出力信号の位相時間分解能を有するデータ再生、クロック再生回路を含む情報処理方式を提供することができる。
【００２２】
以上の構成より、データ分解能としてはＴ２＝Ｔ１／Ｎの分解能を持ち、信号処理回路の動作クロックとしてはＴ１周期のシステム動作用クロック（ＦＣＫ）での処理が可能となるため、高い時間分解能の処理を比較的低い周波数の回路動作クロックでの処理が可能となり、低消費電力化に繋がる。
また、従来用いられたアナログ処理回路の大部分をデジタル処理へと置き換えることが可能となり、集積回路に搭載し易くなるとともに、回路の小型化、低コスト化が可能となる。さらに、デジタル化により、プロセス、電源電圧、温度の変動に影響されにくくなることから安定した光ディスク信号（情報）再生処理が可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明による情報再生処理装置の実施の形態を示すブロック回路図である。
【図２】アナログＰＬＬ回路構成例を示すブロック図である。
【図３】このアナログＰＬＬ回路内のＶＣＯ構成例を示す回路図である。
【図４】図２のアナログＰＬＬからの各クロック出力のタイミングを示すタイミングチャートである。
【図５】２値化回路とＤＳＶ演算回路の構成例を示す回路図である。
【図６】サンプリング回路例及びＳ／Ｐ変換回路例を示す回路図である。
【図７】サンプリング回路及びＳ／Ｐ変換回路の動作タイミングを示すタイミングチャートである。
【図８】イコライザ回路例を示すブロック図である。
【図９】Ｐ／Ｓ変換回路例を示す回路図である。
【図１０】図８のデコード論理の立ち上がりデコード及び立下りデコードの詳細を示す図である。
【図１１】Ｐ／Ｓ変換回路の動作タイミングを示すタイミングチャートである。
【図１２】従来用いられているデータ再生、クロック再生の構成例を示すブロック図である。
【符号の説明】
【００２４】
５  等化処理手段（イコライザ）、５−１  変化点時刻記憶手段、５−２  パターン長計測手段、５−３  補正時間算出手段、５−４  補正時刻算出手段、５−５  等化信号出力手段、６  ２値化手段、６−１  アナログコンパレータ、８  多相クロック生成手段（アナログＰＬＬ）、８−４  ＶＣＯ手段、８−５  分周手段（分周器）、８−６  周波数／位相比較手段、８−７  チャージポンプ（ＣＰ）、８−８  フィルタ手段（フィルタ）、１０  サンプリング手段（サンプリング回路）、１０−１  フリップフロップ、１１  シリアル／パラレル（Ｓ／Ｐ）変換手段（Ｓ／Ｐ変換回路）、１２  第１のパラレル／シリアル（Ｐ／Ｓ）変換手段（Ｐ／Ｓ変換回路）、１３  デジタルＰＬＬ手段、１３−１  位相差検出手段（位相差検出回路）、１３−２  周波数誤差検出手段（周波数誤差検出回路）、１３−３  周波数制御回路、１３−４  デジタルＶＣＯ、１４  第２のパラレル／シリアル（Ｐ／Ｓ）変換手段（Ｐ／Ｓ変換回路）、１５ａ  セット信号生成手段（立ち上がりデコード）、１５ｂ  リセット信号生成手段（立ち下がりデコード）、１６  セット信号選択手段（第１セレクタ）、１７  リセット信号選択手段（第２セレクタ）、１８  ＲＳラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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