(57)【特許請求の範囲】
【請求項１】
ゲートライン制御信号をデコーディングし、デコーディングされたゲートライン制御信号を生成するためのラインデコーダと、
前記デコーディングされたゲートライン制御信号に応答してゲートラインが活性化されるときに放電され、前記デコーディングされたゲートライン制御信号に応答して前記ゲートラインが非活性化されるときに維持されるゲートドライバターンオン電圧を、前記ゲートラインを活性化させる前にプリチャージ制御信号に応答してプリチャージするプリチャージ回路と、
前記プリチャージ回路の出力を反転して出力するインバーティングバッファと、を含むことを特徴とする、ディスプレイ装置のゲートライン駆動のためのゲートドライバ回路。
【請求項２】
前記プリチャージ制御信号を生成するためのレベルシフタ回路が付加されることを特徴とする請求項１記載のゲートドライバ回路。
【請求項３】
前記プリチャージ回路が、四つのトランジスタと、第１キャパシタ及び第２キャパシタからなる二つのキャパシタと、を含むことを特徴とする請求項１または２に記載のゲートドライバ回路。
【請求項４】
前記第１キャパシタが、前記プリチャージされたゲートドライバターンオン電圧を保持することを特徴とする請求項３記載のゲートドライバ回路。
【請求項５】
前記第２キャパシタが、プリチャージされたゲートドライバターンオフ電圧を保持することを特徴とする請求項３または４に記載のゲートドライバ回路。
【請求項６】
前記プリチャージ回路が、四つのトランジスタと、第１ラッチ回路及び第２ラッチ回路からなる二つのラッチ回路と、を含むことを特徴とする請求項１〜５のいずれか１項に記載のゲートドライバ回路。
【請求項７】
前記第１ラッチ回路が、前記プリチャージされたゲートドライバターンオン電圧を保持することを特徴とする請求項６記載のゲートドライバ回路。
【請求項８】
前記第２ラッチ回路が、プリチャージされたゲートドライバターンオフ電圧を保持することを特徴とする請求項６または７に記載のゲートドライバ回路。
【請求項９】
ゲートライン制御信号をデコーディングし、デコーディングされたゲートライン制御信号を生成するためのラインデコーダと、デコーディングされたゲートライン制御信号に応答してゲートラインが活性化されるときに放電され、前記デコーディングされたゲートライン制御信号に応答して前記ゲートラインが非活性化されるときに維持されるゲートドライバターンオン電圧を、前記ゲートラインを活性化させる前にプリチャージ制御信号に応答してプリチャージするプリチャージ回路と、前記プリチャージ回路の出力を反転して出力するインバーティングバッファと、で構成され、ディスプレイ装置の複数のゲートラインを駆動する複数のゲートドライバ回路と、
前記ゲートドライバ回路のための前記プリチャージ制御信号を生成するレベルシフタ回路と、を含むことを特徴とする、ディスプレイ装置のゲートラインを駆動するための半導体集積回路型ゲートドライバ。
【請求項１０】
複数の薄膜トランジスタ、当該複数の薄膜トランジスタのゲート電極に連結された複数のゲートライン、及び当該複数の薄膜トランジスタのソース電極に連結された複数のデータラインを含む液晶表示パネルと、
データラインを駆動して液晶ディスプレイ装置上に映像を表示するためのソースドライバと、
前記液晶表示パネルの前記複数のゲートラインのうち、対応するゲートラインを駆動する複数のゲートドライバ回路、及び前記ゲートドライバ回路のためのプリチャージ制御信号を生成するレベルシフタ回路を含むゲートドライバと、を有し、
前記各ゲートドライバ回路は、
ゲートライン制御信号をデコーディングし、デコーディングされたゲートライン制御信号を生成するためのラインデコーダと、
前記デコーディングされたゲートライン制御信号に応答してゲートラインが活性化されるときに放電され、ゲートラインが非活性化されるときに維持されるゲートドライバターンオン電圧を、ゲートラインを活性化させる前に前記プリチャージ制御信号に応答してプリチャージするプリチャージ回路と、
前記プリチャージ回路の出力を反転して出力するインバーティングバッファと、を含むことを特徴とする液晶表示装置。
【請求項１１】
各プリチャージ回路が、四つのトランジスタと、第１キャパシタ及び第２キャパシタからなる二つのキャパシタと、を含むことを特徴とする請求項１０記載の液晶表示装置。
【請求項１２】
前記第１キャパシタが、前記プリチャージされたゲートドライバターンオン電圧を保持することを特徴とする請求項１１記載の液晶表示装置。
【請求項１３】
前記第２キャパシタが、プリチャージされたゲートドライバターンオフ電圧を保持することを特徴とする請求項１１または１２に記載の液晶表示装置。
【請求項１４】
各プリチャージ回路が、四つのトランジスタと、第１ラッチ回路及び第２ラッチ回路からなる二つのラッチ回路と、を含むことを特徴とする請求項１０〜１３のいずれか１項に記載の液晶表示装置。
【請求項１５】
前記第１ラッチ回路は、前記プリチャージされたゲートドライバターンオン電圧を保持することを特徴とする請求項１４記載の液晶表示装置。
【請求項１６】
前記第２ラッチ回路は、プリチャージされたゲートドライバターンオフ電圧を保持することを特徴とする請求項１４または１５に記載の液晶表示装置。
【請求項１７】
複数のソース制御信号と複数のゲート制御信号とを生成するためのコントローラと、前記複数のソース制御信号に応答して液晶表示パネルの複数のデータラインを駆動するためのソースドライバと、
対応するゲートラインを駆動する複数のゲートドライバ回路、及び前記ゲートドライバ回路のためのプリチャージ制御信号を生成するためのレベルシフタ回路を含み、前記複数のゲート制御信号に応答して前記液晶表示パネルのゲートラインを駆動することで、前記液晶表示パネル上に映像を表示するゲートドライバと、を含み、
前記各ゲートドライバ回路は、
ゲートライン制御信号をデコーディングし、デコーディングされたゲートライン制御信号を生成するためのラインデコーダと、
デコーディングされた前記ゲートライン制御信号に応答してゲートラインが活性化されるときに放電され、ゲートラインが非活性化されるときに維持されるゲートドライバターンオン電圧を、ゲートラインを活性化させる前に前記プリチャージ制御信号に応答してプリチャージするプリチャージ回路と、
前記プリチャージ回路の出力を反転して出力するインバーティングバッファと、を含むことを特徴とする液晶表示装置用の駆動システム。
【請求項１８】
ゲートライン制御信号をデコーディングしてデコーディングされたゲートライン制御信号を生成する段階と、
ゲートラインを活性化する前に、プリチャージ制御信号に応答してゲートドライバターンオン電圧をプリチャージする段階と、
前記ゲートラインが、前記デコーディングされたゲートライン制御信号に応答して活性化されるとき、前記プリチャージされたゲートドライバターンオン電圧を放電する段階と、
前記ゲートドラインが、デコーディングされたゲートライン制御信号に応答して非活性化されるとき、前記プリチャージされたゲートドライバターンオン電圧を維持する段階と、
前記プリチャージされたゲートドライバターンオン電圧が放電されるとき、ゲートドライバターンオン電圧レベルを有するゲートドライバ信号を出力して前記ゲートラインを駆動する段階と、を含むことを特徴とするディスプレイ装置のゲートライン駆動方法。
【請求項１９】
前記プリチャージ段階に応答してゲートドライバターンオフ電圧で前記ゲートラインを初期化する段階を更に含むことを特徴とする請求項１８記載のゲートライン駆動方法。
【請求項２０】
プリチャージされたゲートドライバターンオン電圧が非放電されるとき、前記ゲートドライバターンオフ電圧レベルを有するゲートドライバ信号を出力してゲートラインを初期化状態に維持する段階を更に含むことを特徴とする請求項１９記載のゲートライン駆動方法。
【請求項２１】
プリチャージは、前記デコーディングされたゲートライン制御信号に応答して遂行されることを特徴とする請求項１８〜２０のいずれか１項に記載のゲートライン駆動方法。
【請求項２２】
前記プリチャージ制御信号を所定のゲートドライバターンオン電圧又は所定のゲートドライバターンオフ電圧にレベルシフティングする段階を更に含むことを特徴とする請求項１８〜２１のいずれか１項に記載のゲートライン駆動方法。
【請求項２３】
デコーディングされたゲートライン制御信号の状態によって、前記プリチャージは、第１状態を有するプリチャージ制御信号に応答して遂行され、放電と維持は、第２状態を有するプリチャージ制御信号に応答して遂行されることを特徴とする請求項１８〜２２のいずれか１項に記載のゲートライン駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ（液晶表示装置）のような平板ディスプレイ装置（平板表示装置）を駆動するための回路と方法に関するものである。特に、本発明は、平板ディスプレイ装置のゲートラインを駆動するためのゲートドライバ回路と方法に関するものであって、本発明のゲートドライバ回路の構造は、ゲートドライバ集積回路のチップが占める面積を更に減らすことができる小型化設計（ｃｏｍｐａｃｔ  ｄｅｓｉｇｎ）を提供するものである。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）、プラズマ表示パネル（ＰＤＰｓ）、電気発光表示パネル（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  ｄｉｓｐｌａｙ  ｐａｎｅｌｓ）、及び発光ダイオード（ＬＥＤ）表示パネルなどのような多様な種類の平板ディスプレイ装置が広く普及されており、今では、伝統的な陰極線管（ＣＲＴ）ディスプレイ装置に取って代わろうとしている。
【０００３】
平板ディスプレイ装置は、小型、軽量、及び低消費電力が要求される装置や製品に適合する。
【０００４】
例えば、ＬＣＤは、低電圧電源によって駆動されることができ、低消費電力であるため、大規模集積回路（ＬＳＩ）ドライバを用いて動作させることができる。
【０００５】
従って、ＬＣＤ装置は、ラップトップコンピュータ、ポケットコンピュータ、自動車及びカラーテレビなどの各製品において広く用いられている。さらに、軽量、小型、及び低消費電力といった特徴を持つＬＣＤ装置は、携帯用やハンドヘルド（ＨａｎｄＨｅｌｄ）装置においても、好適に用いることができるディスプレイ装置であるといえる。
【０００６】
平板ディスプレイ装置を駆動するのに用いられる駆動信号は、画素（ｐｉｘｅｌ）で要求される輝度に比例または反比例する電圧又は電流信号である。駆動信号は、表示パネルに隣接して配置された駆動装置（半導体集積回路を含む）によって生成される。
【０００７】
ディスプレイ装置の種類によって、駆動信号は、パネルを電気的に変化させたり、又は光学的に変化させたりする。
【０００８】
図１は、従来のディスプレイシステムを示したブロック図である。ディスプレイシステム１００は、ＬＣＤのような表示パネル１１０と、コントローラ１２０、ゲートドライバＩＣ（ゲート駆動ＩＣ）１３０、及びソースドライバＩＣ（ソース駆動ＩＣ）１４０のような表示パネル１１０の駆動または制御用の複数の構成要素（駆動システム）と、を具備する。
【０００９】
表示パネル１１０は、ソースドライバＩＣ１４０に連結された複数のデータライン（ＤＬ１〜ＤＬｎ）と、ゲートドライバＩＣ１３０に連結された複数のゲートライン（ＧＬ１〜ＧＬｎ）と、を具備する。
【００１０】
表示パネル１１０は、行と列に構成されたマトリクスの形態で配列された複数の画素を具備し、所定の行内に配列された画素は共に一つのゲートライン（ＧＬｉ）と連結されており、所定の列内に配列された画素は共に一つのデータライン（ＤＬｉ）と連結されている。
【００１１】
表示パネル１１０は、ソースドライバＩＣ（ソースドライバ）１４０からデータライン（ＤＬ１〜ＤＬｎ）に出力されたソース信号とゲートドライバＩＣ（ゲートドライバ）１３０からゲートライン（ＧＬ１〜ＧＬｎ）に出力されたゲートドライバ制御信号とに応答して映像を表示する。
【００１２】
特に、コントローラ１２０は、コンピュータ本体のような映像供給源から出力された複数の駆動データ信号と駆動制御信号とを入力として受信する。駆動データ信号は、表示パネル１１０上に映像を形成するためのＲ（赤），Ｇ（緑），Ｂ（青）データを具備する。
【００１３】
駆動制御信号は、垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号（ＤＥ）及びクロック信号（Ｃｌｋ）を含む。コントローラ１２０は、入力されたＲ，Ｇ，Ｂに対応する複数のデータ信号であるＲ’、Ｇ’及びＢ’（駆動データ）と、ソース制御信号（ＳＣ，駆動制御信号）とをソースドライバＩＣ１４０に出力する。すなわち、コントローラ１２０は、複数のソース制御信号と複数のゲート制御信号とを生成する。
【００１４】
コントローラ１２０は、ゲートドライバＩＣ１３０を制御するためにゲート制御信号（ＳＧ）を出力する。ゲートドライバＩＣ１３０は、入力として、ＶＤＤ（ｌｏｇｉｃ  ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ：ロジック電源電圧）、ＶＳＳ（ｌｏｇｉｃ  ｇｒｏｕｎｄ  ｖｏｌｔａｇｅ：ロジック接地電圧）、ＶＧＨ（ｇａｔｅ  ｄｒｉｖｅｒ  ｔｕｒｎ−ｏｎ  ｖｏｌｔａｇｅ：ゲートドライバターンオン電圧）、ＶＧＯＦＦ（ｇａｔｅ  ｄｒｉｖｅｒ  ｔｕｒｎ−ｏｆｆ  ｖｏｌｔａｇｅ：ゲートドライバターンオフ電圧）、及びＶＣＯＭ（ｃｏｍｍｏｎ  ｅｌｅｃｔｒｏｄｅ  ｖｏｌｔａｇｅ：共通電極電圧）を含む複数のＤＣ電圧を受信する。
【００１５】
ゲートドライバＩＣ１３０は、選択されたゲートラインを駆動するためにゲートライン（ＧＬ１〜ＧＬｎ）にゲートドライバ制御信号（ロジックレベルのＶＧＨ又はＶＧＯＦＦを含む）を出力する。
【００１６】
ソースドライバＩＣ１４０は、データ信号（Ｒ’，Ｇ’，Ｂ’）とソース制御信号（ＳＣ）に応答してデータライン（ＤＬ１〜ＤＬｎ）に出力されるソース信号を決定する。すなわち、ソースドライバＩＣ１４０は、複数のソース制御信号に応答して、例えば、液晶表示パネルの複数のデータラインを駆動する。コントローラ１２０は、ソースドライバＩＣ１４０とゲートドライバＩＣ１３０とから出力されるデータと制御信号のためのタイミングを制御する。
【００１７】
例えば、一の動作モードでは、コントローラ１２０は、ゲートドライバＩＣ１３０が連続的な方法でそれぞれのゲートライン（ＧＬ１〜ＧＬｎ）にゲート駆動出力信号であるＶＧＨを伝送するように制御信号であるＳＣとＳＧを生成し、データ電圧が、活性化された行の各画素に順次に一つずつ選択的に印加される。
【００１８】
また、他の動作モードでは、たとえば、画素は一番目の列にある画素を順次にスキャニングし、その後、次の列にある画素をスキャニングすることで充電される。表示パネル１１０がＴＦＴ−ＬＣＤであると仮定するとき、表示パネル１１０は、マトリクスフォームに配列された複数の画素部を含む薄膜トランジスタ（ＴＦＴ）板を具備する。
【００１９】
図１に図示したように、各画素部は、ＴＦＴ１５０、共通電極（ＶＣＯＭ）とＴＦＴ１５０のドレイン電極との間に連結された液晶キャパシタ１５１、及び前記液晶キャパシタ１５１と並列に連結された薄膜ストレージキャパシタ１５２を具備する。
【００２０】
ストレージキャパシタ１５２は、非選択区間において、映像がディスプレイ上に維持されるようにするために電荷を保持する。液晶キャパシタ１５１は、カラーフィルター基板の共通電極ＶＣＯＭ、ＴＦＴ１５０の画素電極、及びその間の液晶物質によって形成される。
【００２１】
ＴＦＴ１５０のソース電極は、データライン（ＤＬ１）と連結され、ＴＦＴ１５０のゲート電極はゲートライン（ＧＬ１）と連結される。すなわち、液晶表示パネル１１０は、複数の薄膜トランジスタ（ＴＦＴ）１５０と、当該複数の薄膜トランジスタ（ＴＦＴ）のゲート電極に連結された複数のゲートラインと、当該複数の薄膜トランジスタ（ＴＦＴ）のソース電極に連結された複数のデータラインと、を含む。ゲートライン（ＧＬ１）上のＶＧＨレベルのゲートドライバ信号がＴＦＴ１５０のゲートに印加されると、ＴＦＴ１５０はデータライン（ＤＬ１）上のソース電圧を画素電極に印加するスイッチのように動作する。
【００２２】
図２は、ＴＦＴ−ＬＣＤのような平板ディスプレイを駆動するために、図１のシステムで具現される従来の構造を有するゲートドライバＩＣを概略的に図示したブロック図である。
【００２３】
一般的に、図２に示されるように、従来のゲートドライバ２００は、選択部２１０、ラインデコーダ２２０、電圧レベルシフタ２３０、及びバッファ２４０を含む。選択部２１０は、複数のゲートライン（ＧＬ１〜ＧＬｎ）のうち、いずれか一つを選択するために指定されたドライバ制御信号（ＳＴＶ）に応答して、ゲートライン制御信号であるＧ[ｍ：０]を生成する。
【００２４】
ラインデコーダ２２０は、各ゲートライン（ＧＬ１〜ＧＬｎ）と連関された複数のラインデコーダ（２２０−１〜２２０−ｎ）を含む。各ラインデコーダ（２２０−１〜２２０−ｎ）は、ゲートライン制御信号であるＧ[ｍ：０]をデコーディングし、これに対応するデコーディングされたゲートライン制御信号（ＧＤ[1]〜ＧＤ[ｎ]）を生成する。
【００２５】
電圧レベルシフタ２３０は、それぞれのゲートラインと連関された複数の独立的なレベルシフタ（２３０−１〜２３０−ｎ）を含む。それぞれのレベルシフタは、対応するラインデコーダ（２２０−１〜２２０−ｎ）で出力されたデコーディングされたゲートライン制御信号（ＧＤ[1]〜ＧＤ[ｎ]）を受信する。
【００２６】
ＤＣ電圧、ＶＧＨ、及びＶＧＯＦＦは、それぞれのレベルシフタに印加される。ここで、ＶＧＨは、所定のゲートドライバターンオン電圧（例えば、＋１５Ｖ）であり、ＶＧＯＦＦは、所定のゲートドライバターンオフ電圧（例えば、−８Ｖ）である。
【００２７】
それぞれのレベルシフタ（２３０−１〜２３０−ｎ）は、対応するデコーディングされたゲートライン制御信号（ＧＤ[1]〜ＧＤ[ｎ]）の電圧レベルをＶＤＤからＶＧＨに又はＶＳＳからＶＧＯＦＦに変える。
【００２８】
バッファ２４０は、対応するゲートドライバ出力信号（Ｇ１〜Ｇｎ）を通じて対応するゲートライン（ＧＬ１〜ＧＬｎ）を駆動させるために、対応するレベルシフタ（２３０−１〜２３０−ｎ）の出力に連結される複数のバッファを含む。
【００２９】
レベルシフタとバッファの動作に関する詳細な内容は、図３を参照して下記のように説明される。図３は、図２のゲートドライバにおいて具現される従来のレベルシフタと出力バッファの一例を図示した回路図である。
【００３０】
図３は、図２で図示したレベルシフタ（２３０−１〜２３０−ｎ）及びバッファ（２４０−１〜２４０−ｎ）として、具現される電圧レベルシフタ（２３０−ｉ）回路、及び対応するバッファ（２４０−ｉ）回路の構造を説明する。レベルシフタ（２３０−ｉ）は、図示したように複数のＮＭＯＳトランジスタ（ＮＴ１〜ＮＴ６）と複数のＰＭＯＳトランジスタ（ＰＴ１〜ＰＴ６）を含む。
【００３１】
各レベルシフタ（２３０−ｉ）は、対応するラインデコーダ（２２０−ｉ）から出力されたデコーディングされたゲートライン制御信号ＧＤ[ｉ]を入力として受信する。図示した例では、デコーディングされたゲートライン制御信号ＧＤ[ｉ]は、電圧レベルとしてＶＤＤ又はＶＳＳを有する。また、各レベルシフタ（２３０−ｉ）は、ＧＤ[ｉ]と相補的なＧＤＢ[ｉ]を入力として受信してもよい。
【００３２】
レベルシフタはまた入力として、ＤＣ電圧であるＶＧＨとＶＧＯＦＦを受信する。バッファ（２４０−ｉ）は、二つのインバータを具備するが、一番目のインバータは、ＰＭＯＳトランジスタ（ＰＴ７）とＮＭＯＳトランジスタ（ＮＴ７）を含み、二番目のインバータは、ＰＭＯＳトランジスタ（ＰＴ８）とＮＭＯＳトランジスタ（ＮＴ８）を含む。
【００３３】
図４は、図３の回路の動作を図示した波形（ｗａｖｅｆｏｒｍ）図である。特に、図４はデコーディングされたゲートライン制御信号（ＧＤ[ｉ]/ＧＤＢ[ｉ]）のロジックレベルによってゲートライン（ＧＬｉ）に出力されるゲートドライバ電圧（Ｇｉ）を図示したものである。
【００３４】
図４で図示したように、ロジックレベルがＧＤ[ｉ]＝ＶＤＤであり、ＧＤＢ[ｉ]＝ＶＳＳであるとき、ゲートラインを活性化（ターンオン：ｔｕｒｎ−ｏｎ）させるためのゲートライン電圧はＧＬｉ＝ＶＧＨ（例えば、＋１５Ｖ）である。
【００３５】
ロジックレベルがＧＤ[ｉ]＝ＶＳＳであり、ＧＤＢ[ｉ]＝ＶＤＤであるとき、ゲートラインを非活性化（ターンオフ：ｔｕｒｎ−ｏｆｆ）させるためのゲートライン電圧はＧＬｉ＝ＶＧＯＦＦ（例えば、−８Ｖ）である。図３に示されるレベルシフタとバッファの動作は、既知であり、当業者によって容易に理解することができるので、詳しい説明を省略し、以下に簡略に説明する。
【００３６】
ＧＤ[ｉ]＝ＶＤＤであり、ＧＤＢ[ｉ]＝ＶＳＳであると仮定すると、ロジック“１”が、ＮＴ１のゲートに印加され、ロジック“０”が、ＮＴ２のゲートに印加される。この結果、ＮＴ１はターンオンされ、ＮＴ２はターンオフされるので、ノードＮ１はロジック“０”にプルダウンされ、ノードＮ２はフローティング（ｆｌｏａｔｉｎｇ，浮遊）する。
【００３７】
ロジック“０”で、ノードＮ１を有するＰＭＯＳトランジスタＰＴ２、ＰＴ３及びＰＴ５はターンオンされる。すなわち、前記トランジスタをターンオンするためにトランジスタＮＴ３とＮＴ６のゲートにＶＧＨが印加される。
【００３８】
（図１で図示したような）表示パネルシステムを設計する上、特にＰＤＡなどのようなハンドヘルド（ｈａｎｄｈｅｌｄ）や携帯用装置のように小型装置のために具現される前記表示パネルシステムを設計する上で、表示パネルシステムを小型化可能な構造が望まれている。
【００３９】
前記のディスプレイシステムを小型化する方法の一つとして、表示パネルを駆動するために用いられるＩＣチップの大きさを小さくすることがある。しかしながら、図２及び図３で述べたように、従来のゲートドライバの構造は、レベルシフタが空間全体の相当部分を占めるので、ゲートドライバＩＣチップの面積増加を招くといった短所を有する。具体的には、複数のレベルシフタがゲートドライバＩＣ全体チップの面積の約５０％を占める
図２に図示されたように、従来のゲートドライバは、ｎ個の電圧レベルシフタ（２３０−１〜２３０−ｎ）を具備する。そして、図３で図示されたように、各電圧レベルシフタ（２３０−１〜２３０−ｎ）は、広い範囲の電圧領域（例えば、ＶＧＨ＝＋１５Ｖ及びＶＧＯＦＦ＝−８Ｖ）のため、非常に大きく形成されるそれぞれの六つのＰＭＯＳトランジスタとＮＭＯＳトランジスタ、即ち、１２個の高電圧トランジスタを具備する。
【００４０】
電圧レベルをシフトする範囲が拡張される場合には、適正動作のために、前記トランジスタが占める面積は、さらに増加する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００４１】
本発明の第１の目的は、従来の複数のレベルシフタを用いる回路と比べて、更に小さいゲートドライバＩＣチップ上にゲートドライバ回路を実装することができ、小型化設計（ｃｏｍｐａｃｔ  ｄｅｓｉｇｎ）を可能にするゲートドライバ回路、特に、半導体集積回路型ゲートドライバを提供することにある。
【００４２】
本発明の第２の目的は、前記ゲートドライバ回路、特に半導体集積回路型ゲートドライバを有する液晶表示装置を提供することにある。
【００４３】
本発明の第３の目的は、前記液晶表示装置を駆動するためのシステムを駆動するための駆動システムを提供することにある。
【００４４】
本発明の第４の目的は、更に小さいゲートドライバＩＣチップ上にゲートドライバを実装することができる小型化設計（ｃｏｍｐａｃｔ  ｄｅｓｉｇｎ）を可能にするゲートラインの駆動方法を提供することにある。
【課題を解決するための手段】
【００４５】
本発明の実施形態は、ＬＣＤのような平板ディスプレイを駆動するための回路と方法を含む。特に、表示パネルのゲートラインを駆動するためのゲートドライバ回路と方法を含む。
【００４６】
本発明によるゲートドライバ回路の実例は、ゲートドライバＩＣのチップ面積を更に小さくすることができるようにする小型化設計（ｃｏｍｐａｃｔ  ｄｅｓｉｇｎ）を提供する。
【００４７】
本発明の一実施の形態では、ディスプレイのゲートラインを駆動するための半導体集積回路型のゲートドライバ回路が提供される。
【００４８】
ゲートドライバＩＣ（ゲートドライバ）は、各ゲートドライバ回路がディスプレイの対応するゲートラインを駆動するための複数のゲートドライバ回路と、ゲートドライバ回路のためにプリチャージ制御信号を生成するレベルシフタ回路を具備する。
【００４９】
各ゲートドライバ回路は、ゲートライン制御信号をデコーディングし、デコーディングされたゲートライン制御信号を生成するためのラインデコーダと、ゲートラインを活性化する前にプリチャージ制御信号に応答してゲートドライバターンオン電圧をプリチャージするためのプリチャージ回路と、プリチャージ回路の出力を反転して出力するインバーティングバッファと、を具備する。
【００５０】
駆動区間において、デコーディングされたゲートライン制御信号に応答してゲートラインが活性化されるとき、プリチャージされたゲートドライバターンオン電圧は放電される。一方、デコーディングされたゲートライン制御信号に応答してゲートラインが非活性化されるとき、プリチャージされたゲートドライバターンオン電圧は維持される。
【００５１】
本発明の実施の形態では、各プリチャージ回路は、四つのトランジスタと、第１キャパシタ及び第２キャパシタからなる二つのキャパシタを具備する。第１キャパシタは、プリチャージされたゲートドライバターンオン電圧を保持し、第２キャパシタは、プリチャージされたゲートドライバターンオフ電圧を保持する。
【００５２】
本発明の他の実施の形態では、各プリチャージ回路は、四つのトランジスタと、第１ラッチ回路及び第２ラッチ回路からなる二つのラッチ回路を具備する。第１ラッチ回路は、プリチャージされたゲートドライバターンオン電圧を保持し、二番目のラッチ回路は、プリチャージされたドライバターンオフ電圧を保持する。
【００５３】
また、本発明は、上記の複数のゲートドライバ回路を含むゲートドライバを用いた液晶表示装置及びその駆動システムを提供する。本発明の液晶表示装置は、複数の薄膜トランジスタ、当該複数の薄膜トランジスタのゲート電極に連結された複数のゲートライン、及び当該複数の薄膜トランジスタのソース電極に連結された複数のデータラインを含む液晶表示パネルと、データラインを駆動して液晶ディスプレイ装置上に映像を表示するためのソースドライバと、前記液晶表示パネルの前記複数のゲートラインのうち、対応するゲートラインを駆動する複数のゲートドライバ回路、及び前記ゲートドライバ回路のためのプリチャージ制御信号を生成するレベルシフタ回路を含むゲートドライバと、を有する。
【００５４】
また、本発明の液晶表示装置用の駆動システムは、複数のソース制御信号と複数のゲート制御信号とを生成するためのコントローラと、前記複数のソース制御信号に応答して液晶表示パネルの複数のデータラインを駆動するためのソースドライバと、対応するゲートラインを駆動する複数のゲートドライバ回路、及び前記ゲートドライバ回路のためのプリチャージ制御信号を生成するためのレベルシフタ回路を含み、前記複数のゲート制御信号に応答して前記液晶表示パネルのゲートラインを駆動することで、前記液晶表示パネル上に映像を表示するゲートドライバと、を含む。
【００５５】
本発明の実施例によるゲートドライバ回路は、前記図２と図３で参考したような従来のゲートドライバ回路で用いられる複数のレベルシフタ回路の代わりに、プリチャージ回路を活用することで、更に小さいドライバチップを形成することで、更に小型のゲートドライバ設計を可能にするという長所がある。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の側面と特性及び長所は、下記の実施の形態の詳細な説明及び図面を通じて明らかになる。なお、上記の背景技術の説明において、図１〜図４を参照しつつ説明した構成、および各種信号（各種電圧）と同様のものは、説明の簡便のため、繰り返しの説明を省略する。
【００５７】
すなわち、本実施の形態の液晶表示装置における液晶表示パネルが、複数の薄膜トランジスタ、当該複数の薄膜トランジスタのゲート電極に連結された複数のゲートライン、及び当該複数の薄膜トランジスタのソース電極に連結された複数のデータラインを含む点は、従来のものと同様である。
【００５８】
また、前記複数のソース制御信号に応答して液晶表示パネルの複数のデータラインを駆動して液晶ディスプレイ装置上に映像を表示するためのソースドライバを含む点などは、従来のものと同様である。さらに、駆動システムに含まれるコントローラが、複数のソース制御信号と複数のゲート制御信号とを生成する点も、従来のものと同様である。
【００５９】
したがって、以上の点については、詳しい説明を省略し、本発明の特徴的な点であるゲートドライバの構成について詳しく説明する。
【００６０】
図５は、本発明の実施の形態によるゲートドライバ３００を概略的に図示したブロック図である。
【００６１】
一実施の形態として、ゲートドライバ３００は、ＬＣＤのような平板ディスプレイを駆動するために、たとえば、図１のシステム１００の中に用いられる。図５で図示されたように、ゲートドライバ３００は、レベルシフタ（レベルシフタ回路）３２０、ラインデコーダ３２２、プリチャージ回路３１０、及びバッファ３３０を具備する。換言すれば、ゲートドライバ３００は、レベルシフタ回路３２０と、ゲートドライバ回路とを有し、ゲートドライバ回路は、ラインデコーダ３２２、プリチャージ回路３１０、及びバッファ３３０を具備する。
【００６２】
下記のように、ゲートドライバ３００の構造は、ゲートドライバ３００を（例えば、図２の従来のゲートドライバと比べて）更に小さいゲートドライバＩＣチップ上に実装することができる小型化設計（コンパクトデザイン）を提供する。
【００６３】
レベルシフタ３２０は、入力として、ロジックレベルのＶＤＤ（ロジック電源電圧）又はＶＳＳ（ロジック接地電圧）であるプリチャージ制御信号（ＰＲＥＣ）を受信し、さらに、ＤＣ電圧であるＶＧＨ（例えば、＋１５Ｖである所定のゲートドライバターンオン電圧）及びＶＧＯＦＦ（例えば、−８Ｖである所定のゲートドライバターンオフ電圧）の入力を受ける。
【００６４】
そして、レベルシフタ３２０は、レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）を出力する。具体的には、レベルシフト３２０は、入力されたプリチャージ制御信号（ＰＲＥＣ）のロジックレベルによって、ＰＲＥＣＨ＝ＶＧＨ及びＰＲＥＣＨＢ＝ＶＧＯＦＦとし、又は、ＰＲＥＣＨ＝ＶＧＯＦＦ及びＰＲＥＣＨＢ＝ＶＧＨとする。したがって、レベルシフタ３２０は、入力されたロジックレベルに応じて、レベルシフトされた最終的なプリチャージ制御信号（ＰＲＥＣＨ／ＰＲＥＣＨＢ）を生成するために用いられる。レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）は共通して複数のプリチャージ回路（３１０−１〜３１０−ｎ又は３１０−ｉ）のそれぞれに入力される。
【００６５】
レベルシフタ３２０とそれに関する動作方法は、図６で示される実施例を参照して後述する。ラインデコーダ３２２は、ゲートライン制御信号であるＧ[ｍ：０]をデコーディングし、対応するプリチャージ回路（３１０−１〜３１０−ｎ）に出力される複数のデコーディングされたゲートライン制御信号（ＧＤＢ[１]〜ＧＤＢ[ｎ]、すなわちＧＤＢ[ｉ]）を生成する。
【００６６】
一実施形態として、ラインデコーダ３２２は、背景技術として図２で図示したものと同様に、それぞれの対応するゲートライン（ＧＬ１〜ＧＬｎ、すなわちＧＬｉ）と関係づけられた複数の独立されたラインデコーダを具備する。
【００６７】
それぞれのデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）は、ゲートライン制御信号Ｇ[ｍ：０]により指示されることによって選択されたゲートライン（ＧＬ１〜ＧＬｎ）に応じて、ロジックレベルのＶＤＤ（ｌｏｇｉｃ  ｐｏｗｅｒ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ：ロジック電源電圧）又はＶＳＳ（ｌｏｇｉｃ  ｇｒｏｕｎｄ  ｖｏｌｔａｇｅ：ロジック接地電圧）を有する。
【００６８】
それぞれのプリチャージ回路（３１０−１〜３１０−ｎ）は、ゲートドライバ３００のプリチャージ区間及び駆動動作区間では、レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）と対応するデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）とを入力として受信する。
【００６９】
バッファ３３０は、プリチャージ回路（３１０−１〜３１０−ｎ）の出力に基づいて、それぞれのゲートドライバ出力信号（Ｇ１〜Ｇｎ又はＧｉ）を用いて、対応するゲートライン（ＧＬ１〜ＧＬｎ）を駆動するために、対応するプリチャージ回路（３１０−１〜３１０−ｎ）のそれぞれの出力に連結された複数のバッファ（３３０−１〜３３０−ｎ又は３３０−ｉ）を具備する。
【００７０】
プリチャージ区間では、各プリチャージ回路（３１０−１〜３１０−ｎ）は、対応するゲートライン（ＧＬｉ）が活性化される前に、プリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）に応答して、ゲートドライバターンオン電圧（ＶＧＨ）をプリチャージするように動作する。
【００７１】
プリチャージ区間では、各プリチャージ回路によって生成されるプリチャージされたドライバターンオン電圧（ＶＧＨ）が、対応するバッファ（３２０−１〜３２０−ｎ）に出力され、ＶＧＯＦＦ電圧（ゲートドライバターンオフ電圧）レベルを有するゲートドライバ出力信号（Ｇ１〜Ｇｎ）が生成される。
【００７２】
従って、プリチャージ区間では、全てのゲートライン（ＧＬ１〜ＧＬｎ）がＶＧＯＦＦで初期化される。
【００７３】
その後、駆動区間において、ゲートライン（ＧＬｉ）が、対応するデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）に応答して選択されるとき、対応するプリチャージ回路（３１０−ｉ）は、プリチャージされたゲートドライバターンオン電圧（ＶＧＨ）を放電させるように動作し、その結果、対応するバッファ（３２０−ｉ）は、Ｇｉ＝ＶＧＨ（ゲートドライバターンオン電圧）であるゲートドライバ出力信号でゲートライン（ＧＬｉ）を駆動する。逆に、ゲートライン（ＧＬｉ）が、対応するデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）に応答して非選択とされるとき、対応するプリチャージ回路（３１０−ｉ）は、プリチャージされたゲートドライバターンオン電圧（ＶＧＨ）を維持し、その結果、対応するバッファ（３２０−ｉ）は、Ｇｉ＝ＶＧＯＦＦ（ゲートドライバターンオフ電圧）であるゲートドライバ出力信号でゲートライン（ＧＬｉ）を駆動する。即ち、ゲートライン（ＧＬｉ）上で初期設定電圧ＶＧＯＦＦが維持される。
【００７４】
プリチャージ回路３１０とバッファ３３０の詳細な動作に関しては、実施形態である図７、図８及び図９を参照して後述される。図６は、本発明の実施の形態におけるレベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）を生成するためのレベルシフタ回路を図示した回路図である。特に、図６は、図５で図示したレベルシフタ３２０の一実施の形態を表す。レベルシフタ３２０は、レベルシフタ回路３２４とバッファ３２５を具備する。レベルシフタ回路３２４の回路構成及び動作は、背景技術として図３で説明したレベルシフタ（２３０−ｉ）の回路構造及び動作と類似する。
【００７５】
しかしながら、本実施の形態のレベルシフタ回路３２４は、入力としてプリチャージ制御信号（ＰＲＥＣ/ＰＲＥＣＢ）を受信する。これらプリチャージ制御信号ＰＲＥＣ及びＰＲＥＣＢは、互いに相補的なロジックレベル（ＶＤＤ，ＶＳＳ）を有する。その後、レベルシフタ回路３２４は、ＰＲＥＣとＰＲＥＣＢのロジックレベルによって、プリチャージ制御信号をレベルシフトして、ノードＮ３においてＶＧＨ又はＶＧＯＦＦの電圧を生じさせる。
【００７６】
ノードＮ３の電圧はバッファ３２５に入力され、バッファ３２５は、レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）を出力する。バッファ３２５は、二つのインバータを含み、図３で図示したバッファ（２４０−ｉ）と、回路構造及び機能面で類似する。
【００７７】
しかしながら、図６のバッファ３２５では、相補的なプリチャージ制御信号（ＰＲＥＣＨＢ）を出力するために出力端がノードＮ４（即ち、トランジスタＰＴ７とＮＴ７によって形成された一番目のインバータの出力）に連結されている。
【００７８】
レベルシフタ３２０は、次のように動作する。プリチャージ制御信号（ＰＲＥＣ）のロジックレベルがＶＤＤであり、相補的なプリチャージ制御信号（ＰＲＥＣＢ）のロジックレベルがＶＳＳであるとき、レベルシフトされたプリチャージ制御信号と相補的なプリチャージ制御信号（ＰＲＥＣＨＢ）は、それぞれロジックレベルＶＧＨ（例えば、＋１５Ｖ）及びＶＧＯＦＦ（例えば、−８Ｖ）となる。
【００７９】
一方、プリチャージ制御信号（ＰＲＥＣ）のロジックレベルがＶＳＳであり、相補的なプリチャージ制御信号（ＰＲＥＣＢ）のロジックレベルがＶＤＤであるとき、レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ）と相補的なプリチャージ制御信号（ＰＲＥＣＨＢ）は、それぞれのロジックレベルＶＧＯＦＦ及びＶＧＨとなる。
【００８０】
図６のレベルシフタ３２０の動作は、図３で図示した回路と同様であるので、それに関する詳細な説明は省略する。次に、ゲートドライバ回路に含まれるプリチャージ回路とバッファとを説明する。図７は、本発明の一実施例によるプリチャージ回路（３１０−ｉ）とバッファ（３３０−ｉ）を図示した回路図である。
【００８１】
特に、図７は、本発明による回路構造の一例を図示し、図５で図示したそれぞれのプリチャージ回路（３１０−１〜３１０−ｎ）と対応するバッファ（３３０−１〜３３０−ｎ）とを具現するのに用いることができる。
【００８２】
プリチャージ回路（３１０−ｉ）は、四つのトランジスタ（３１２、３１４、３１６、及び３１８）、二つの保持装置（３１３及び３１９）、及び一つの出力ノードであるノードＢを具備する。本実施の形態では、保持装置（３１３及び３１９）として、第１キャパシタ（Ｃ１）及び第２キャパシタ（Ｃ２）を具備する。すなわち、本実施の形態のプリチャージ回路（３１０−ｉ）は、四つのトランジスタ（３１２、３１４、３１６、及び３１８）と、第１キャパシタ（Ｃ１）と第２キャパシタ（Ｃ２）とからなる二つのキャパシタとを含む。
【００８３】
バッファ（３３０−ｉ）は、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３で構成された一つのインバータを含む。すなわち、本実施の形態のゲートドライバ回路は、プリチャージ回路の出力をバッファリングするための一つのインバーティングバッファを有する。ここで、インバーティングバッファとは、入力と出力のロジックが反転するバッファである。プリチャージ回路（３１０−ｉ）の出力ノードＢは、バッファ（３３０−ｉ）の入力に連結される。プリチャージ回路（３１０−ｉ）とバッファ（３３０−ｉ）は、次のように動作する。プリチャージ回路（３１０−ｉ）は、ＮＭＯＳトランジスタ３１４及びＰＭＯＳトランジスタ３１２のゲート端に、それぞれレベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ）と相補的なプリチャージ制御信号（ＰＲＥＣＨＢ）の入力を受ける。
【００８４】
上述したように、レベルシフトされたプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）は、共通的に全てのプリチャージ回路（３１０−１〜３１０−ｎ）に印加される。
【００８５】
プリチャージ回路（３１０−ｉ）は、ラインデコーダ３２２（図５参照）から対応するデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）とを入力として受信し、これはＰＭＯＳトランジスタ３１８のゲート端に入力される。
【００８６】
プリチャージ区間においては、プリチャージ回路（３１０−ｉ）はプリチャージ制御信号（ＰＲＥＣＨ/ＰＲＥＣＨＢ）に応答してノードＢをＶＧＨ（ゲートドライバターンオン電圧）で充電し、ゲートライン（ＧＬｉ）はＶＧＯＦＦ（ゲートドライバターンオフ電圧）で初期化される。
【００８７】
特に、出力ノードＢがロジックレベルＶＧＨでプリチャージされるため、ノードＣはロジックレベルＶＧＯＦＦにあり、またゲートドライバ出力信号Ｇｉ＝ＶＧＯＦＦは、ゲートライン（ＧＬｉ）をＶＧＯＦＦで初期化する。上述したように、プリチャージ区間においては、全てのゲートライン（ＧＬ１〜ＧＬｎ）はＶＧＯＦＦで初期化される。
【００８８】
その後、駆動区間において、ゲートライン（ＧＬｉ）がトランジスタ３１８のゲートに入力されたデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）に応答して選択されるとき、プリチャージ回路（３１０−ｉ）は、ノードＢでプリチャージされたゲートドライバターンオン電圧ＶＧＨをＶＧＯＦＦへと放電させるように動作し、この結果、ノードＣでの電圧はＶＧＨになる。従って、ゲートライン（ＧＬｉ）は、Ｇｉ＝ＶＧＨであるゲートドライバ出力信号で駆動される。
【００８９】
これとは逆に、ゲートライン（ＧＬｉ）がデコーディングされたゲートライン制御信号（ＧＤＢ[ｉ]）に応答して非選択とされるとき、プリチャージ回路（３１０−ｉ）はノードＢでプリチャージされたゲートドライバターンオン電圧ＶＧＨを維持するように動作し、この結果、ノードＣで電圧レベルＶＧＯＦＦは維持される。
【００９０】
従って、Ｇｉ＝ＶＧＯＦＦであるゲートドライバ出力信号はゲートライン（ＧＬｉ）に印加される（即ち、初期設定電圧ＶＧＯＦＦが、ゲートライン（ＧＬｉ）上に維持される）。プリチャージ回路（３１０−ｉ）とバッファ（３３０−ｉ）の動作方法の一例は、図５及び図７の回路図と図８で図示したタイミング図とを参照してより詳細に説明される。
【００９１】
図８のタイミング図で、ゲートラインＧＬ１を始めとしてゲートライン（ＧＬ１〜ＧＬｎ）が順次活性化されると仮定すると、図８で、Ｔ１はプリチャージ区間を示し、Ｔ２は駆動区間を示す。
【００９２】
プリチャージ区間は、選択されたゲートライン（ＧＬｉ）が活性化される駆動区間の前にゲートライン（ＧＬ１〜ＧＬｎ）をＶＧＯＦＦ（ゲートドライバターンオフ電圧）で初期化するために遂行される。プリチャージ区間は、ＰＲＥＣ＝ＶＤＤ及びＰＲＥＣＢ＝ＶＳＳであるプリチャージ制御信号をレベルシフタ３２０に入力することで開始される。これに応じて、上述したように、レベルシフタ３２０は、ＰＲＥＣＨ＝ＶＧＨ及びＰＲＥＣＨＢ＝ＶＧＯＦＦであるレベルシフトされたプリチャージ制御信号を出力し、それは共通的にプリチャージ回路（３１０−１〜３１０−ｎ）のそれぞれに入力される。
【００９３】
また、プリチャージ区間において、全てのデコーディングされたゲートライン制御信号（ＧＤＢ[１]〜ＧＤＢ[ｎ]）はロジックレベルＶＤＤに設定される。図７に示されるとおり、プリチャージ区間において、ＰＲＥＣＨＢ＝ＶＧＯＦＦであるプリチャージ制御信号は、ＰＭＯＳトランジスタ３１２のゲートに入力され、ＰＲＥＣＨ＝ＶＧＨであるプリチャージ制御信号は、ＮＭＯＳトランジスタ３１４のゲートに入力される。また、ＧＤＢ[ｉ]＝ＶＤＤであるデコーディングされたゲートライン制御信号は、ＰＭＯＳトランジスタ３１８のゲート端に入力される。
【００９４】
従って、ＰＭＯＳトランジスタ３１２とＮＭＯＳトランジスタ３１４は全部ターンオンされ、ＰＭＯＳトランジスタ３１８とＮＭＯＳトランジスタ３１６は、全部ターンオフされる。その結果、ノードＢで電圧はＶＧＨでプリチャージされ、ノードＡで電圧はＶＧＯＦＦでプリチャージされる。ノードＢは、ＶＧＨでプリチャージされ、トランジスタＭＮ３はターンオンされ、トランジスタＭＰ３はターンオフされるので、ノードＣはＶＧＯＦＦでプルダウンされる。
【００９５】
従って、Ｇｉ＝ＶＧＯＦＦであるゲートドライバ信号が、ゲートライン（ＧＬｉ）に印加される。前記のように、プリチャージ区間においては、全てのプリチャージ回路は全てのゲートライン（ＧＬ１〜ＧＬｎ）をＶＧＯＦＦで初期化するためにノードＢにＶＧＨであるプリチャージ電圧を生成する。
【００９６】
プリチャージ区間の後、駆動区間（Ｔ２）は、ゲートライン（ＧＬｉ）が活性化されることによって開始される。図８の実施例で、初めに、ゲートラインＧＬ１が選択されたと仮定する。図８で図示したように、駆動区間は、ＰＲＥＣ＝ＶＳＳであり、ＰＲＥＣＢ＝ＶＤＤであるプリチャージ制御信号がレベルシフタ３２０に入力されることで開始される。
【００９７】
これに応じて、前記のようにレベルシフタ３２０は、ＰＲＥＣＨ＝ＶＧＯＦＦであり、ＰＲＥＣＨＢ＝ＶＧＨであるレベルシフトされたプリチャージ制御信号を出力し、これは共通的にプリチャージ回路（３１０−１〜３１０−ｎ）のそれぞれに入力される。また、ゲートラインＧＬ１のための駆動区間においては、他のゲートラインのためのデコーディングされたゲートライン制御信号（ＧＤＢ[２]〜ＧＤＢ[ｎ]）はロジックレベルＶＤＤで維持される一方、ゲートラインＧＬ１のためのデコーディングされたゲートライン制御信号（ＧＤＢ[１]）はロジックレベルＶＳＳに設定される。
【００９８】
従って、Ｇ１＝ＶＧＨであるゲートドライバ出力信号が、ゲートラインＧＬ１に印加される。より具体的には、図７を参照して、プリチャージ回路（３１０−ｉ）及びバッファ（３３０−ｉ）が、ゲートラインＧＬ１のためのプリチャージ回路（３１０−１）及びバッファ（３３０−１）であると仮定すると、ゲートラインＧＬ１のための駆動区間において、ＰＲＥＣＨＢ＝ＶＧＨであるプリチャージ制御信号は、ＰＭＯＳトランジスタ３１２のゲートに入力され、ＰＲＥＣＨ＝ＶＧＯＦＦであるプリチャージ制御信号はＮＭＯＳトランジスタ３１４のゲートに入力される。また、デコーディングされたゲートライン制御信号ＧＤＢ[１]＝ＶＳＳはＰＭＯＳトランジスタ３１８のゲート端に入力される。従って、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４は全部ターンオフされ、ＰＭＯＳトランジスタ３１８はターンオンされ、ノードＡはＶＧＯＦＦからＶＤＤへと充電される。
【００９９】
ノードＡがＶＤＤで充電されるとともに、ＮＭＯＳトランジスタ３１６はターンオンされ、ノードＢは、ＶＧＯＦＦに放電（プルダウン）される。また、ノードＢがＶＧＯＦＦに放電されたので、トランジスタＭＮ３はターンオフされ、トランジスタＭＰ３はターンオンされ、この結果、ノードＣはＶＧＨにプルアップされる。従って、Ｇ１＝ＶＧＨであるゲートドライバ信号が、ゲートラインを駆動するためにゲートラインＧＬ１上に印加される。
【０１００】
また、ゲートラインＧＬ１のための駆動区間においては、ＰＲＥＣＨＢ＝ＶＧＨであり、ＰＲＥＣＨ＝ＶＧＯＦＦであるレベルシフトされたプリチャージ制御信号がゲートライン（ＧＬ２〜ＧＬｎ）のプリチャージ回路（３１０−２〜３１０−ｎ）に印加されるとしても、デコーディングされたゲートライン制御信号（ＧＤＢ[２]〜ＧＤＢ[ｎ]）はロジックレベルＶＤＤで維持され、ゲートドライバ出力信号（Ｇ２〜Ｇｎ）をＶＧＯＦＦで維持するようにする。
【０１０１】
より具体的には、図７を参照して、プリチャージ回路（３１０−ｉ）及びバッファ（３３０−ｉ）がゲートラインＧＬ２のためのプリチャージ回路（３１０−２）及びバッファ（３３０−２）であると仮定すると、（上述したように）ゲートラインＧＬ１のための駆動区間において、ＰＲＥＣＨＢ＝ＶＧＨであるプリチャージ制御信号は、ＮＭＯＳトランジスタ３１２のゲートに入力され、ＰＲＥＣＨ＝ＶＧＯＦＦであるプリチャージ制御信号はＮＭＯＳトランジスタのゲートに入力される。また、ＧＤＢ[２]＝ＶＤＤであるデコーディングされたゲートライン制御信号はＰＭＯＳトランジスタ３１８のゲート端に入力される。
【０１０２】
従って、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４は全部ターンオフされ、ＰＭＯＳトランジスタ３１８もターンオフされる。ＰＭＯＳトランジスタ３１８がオフであるため、ノードＡでの電圧は保持装置３１９によってプリチャージされた電圧ＶＧＯＦＦで維持される。すなわち、第２キャパシタ３１９は、プリチャージされたゲートドライバターンオフ電圧を保持する。ノードＡがＶＧＯＦＦにあるため、ＮＭＯＳトランジスタ３１６はターンオフされ、ノードＢは保持装置３１３によってプリチャージされた電圧ＶＧＨで維持される。すなわち、第１キャパシタ３１３は、プリチャージされたゲートドライバターンオン電圧を保持する。
【０１０３】
また、ノードＢがＶＧＨにあるため、ゲートラインＧＬ２上のゲートドライバ出力信号Ｇ２は、ＶＯＦＦで維持される。所定のゲートライン（ＧＬｉ）のための各駆動区間（Ｔ２）の後、全てのゲートラインをＶＧＯＦＦで初期化するためにプリチャージ区間（Ｔ１）が遂行される。例えば、図８を参照して、ゲートラインＧＬ１のための駆動区間以後、また他のプリチャージ区間が遂行される。ここで、ＧＤＢ[１]は、ロジックレベルＶＤＤに転換される。
【０１０４】
また、ＰＲＥＣ＝ＶＤＤであるプリチャージ制御信号は、ＰＲＥＣＨ＝ＶＧＨ及びＰＲＥＣＨＢ＝ＶＧＯＦＦであるレベルシフトされたプリチャージ制御信号を生成するためにレベルシフタ３２０に入力され、それは共通的にノードＢでプリチャージされた電圧ＶＧＨを生成するために全てのプリチャージ回路（３１０−１〜３１０−ｎ）に入力される。そして上述したものと同じ方法でゲートライン（ＧＬ１〜ＧＬｎ）をＶＧＯＦＦで初期化する。
【０１０５】
図８を参照して上述したものと同様に、ゲートラインＧＬ２のための駆動区間は、ＧＤＢ[２]がロジックレベルＶＳＳに転換され、さらに、ＰＲＥＣＨ＝ＶＧＯＦＦであり、ＰＲＥＣＨＢ＝ＶＧＨであるレベルシフトされたプリチャージ制御信号を生成することによって開始される。プリチャージ区間と駆動区間とは、ゲートライン（ＧＬ１〜ＧＬｎ）を順次に活性化させるために上述したように順次に反復される。
【０１０６】
図９は、本発明の他の実施例によるプリチャージ回路と出力バッファを図示した回路図である。回路５００は、プリチャージ回路（３１０−ｉ）とバッファ（３３０−ｉ）を含む。回路５００は、図７の回路の機能及び構造の面で類似する。しかしながら、図９のプリチャージ回路（３１０−ｉ’）は、保持装置（３１３及び３１９）が第１及び第２のキャパシタ（Ｃ１及びＣ２）で構成された図７のプリチャージ回路と異なり、保持装置として第１ラッチ回路（３１３ａ）及び第２ラッチ回路（３１９ａ）からなる二つのラッチ回路を具備する。すなわち、本実施の形態のプリチャージ回路（３１０−ｉ’）は、四つのトランジスタ（３１２、３１４、３１６、及び３１８）と、第１ラッチ回路（３１３ａ）及び第２ラッチ回路（３１９ａ）からなる二つのラッチ回路と、を含む。
【０１０７】
図９の回路５００は、図７の回路４００と類似の方式で動作する。特に、プリチャージ区間において、プリチャージ制御信号ＰＲＥＣＨＢ＝ＶＧＯＦＦが、ＰＭＯＳトランジスタ３１２のゲートに入力され、プリチャージ制御信号ＰＲＥＣＨ＝ＶＧＨが、ＮＭＯＳトランジスタ３１４のゲートに入力され、デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]＝ＶＤＤが、トランジスタ３１８のゲート端に入力される。
【０１０８】
この結果、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４は全てターンオンされ、ＰＭＯＳトランジスタ３１８及びＮＭＯＳトランジスタ３１６は全てターンオフされる。従って、ＰＭＯＳトランジスタ３１２がオンであるため、ノードＢでの電圧はＶＧＨになり、ラッチ回路３１３ａのインバータ（ＩＮＶ１）の出力はＶＧＯＦＦになるため、ＰＭＯＳトランジスタＭＰ４はターンオンされ、ノードＢでＶＧＨの電圧が維持される。
【０１０９】
また、ＮＭＯＳトランジスタ３１４がオンであるため、ノードＡで電圧がＶＧＯＦＦになり、ラッチ回路３１９ａのインバータ（ＩＮＶ２）の出力はＶＤＤになる。従って、ＮＭＯＳトランジスタ（ＭＮ４）はターンオンされ、ノードＡでＶＧＯＦＦ電圧は維持される。また、ノードＢがＶＧＨでプリチャージされたため、トランジスタＭＮ３はターンオンされ、ＭＰ３はターンオフされるので、ゲートドライバ信号Ｇｉ＝ＶＧＯＦＦがゲートラインＧＬｉに出力される。
【０１１０】
駆動期間において、ゲートラインＧＬｉを選択するためにＧＤＢ[ｉ]がＶＳＳに設定されると仮定すると、プリチャージ制御信号ＰＲＥＣＨＢ＝ＶＧＨは、ＰＭＯＳトランジスタ３１２のゲートに入力され、プリチャージ制御信号ＰＲＥＣＨ＝ＶＧＯＦＦは、ＮＭＯＳトランジスタ３１４のゲートに入力され、デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]＝ＶＳＳはＰＭＯＳトランジスタ３１８のゲート端に入力される。
【０１１１】
その結果、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４は全部ターンオフされ、ＰＭＯＳトランジスタ３１８はターンオンされるので、ノードＡはＶＧＯＦＦからＶＤＤへと充電される。ノードＡがＶＤＤで充電されるとともに、ラッチ回路３１９ａのインバータ（ＩＮＶ２）の出力はＶＧＯＦＦになり、ＭＮ４はターンオフされる。従って、ノードＡはＶＤＤに維持される。ノードＡがＶＤＤに維持されるのに伴って、ＮＭＯＳトランジスタ３１６はターンオンされ、ノードＢはＶＧＯＦＦに放電（プルダウン）される。
【０１１２】
また、ノードＢがＶＧＯＦＦに放電されたので、トランジスタＭＮ３はターンオフされ、トランジスタＭＰ３はターンオンされる。この結果、Ｇｉ＝ＶＧＨであるゲートドライバ信号が、ゲートラインを駆動するためにゲートラインＧＬｉ上に出力される。一方、駆動区間において、ＧＤＢ[ｉ]がロジックレベルＶＤＤ（他のゲートラインが駆動されている状態）で維持されると仮定すると、プリチャージ制御信号ＰＲＥＣＨＢ＝ＶＧＨは、ＰＭＯＳトランジスタ３１２のゲートに入力され、プリチャージ制御信号ＰＲＥＣＨ＝ＶＧＯＦＦはＮＭＯＳトランジスタ３１４のゲートに入力され、デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]＝ＶＤＤはＰＭＯＳトランジスタ３１８のゲート端に入力される。その結果、ＰＭＯＳトランジスタ３１２及びＮＭＯＳトランジスタ３１４全部ターンオフされ、ＰＭＯＳトランジスタ３１８はターンオフされる。
【０１１３】
ノードＡがＶＤＤでプリチャージされたため、ラッチ回路３１９ａのトランジスタＭＮ４はオンであり、ノードＡを、プリチャージされた電圧ＶＧＯＦＦで維持するようにする。ノードＡがＶＧＯＦＦであるため、ＮＭＯＳトランジスタ３１６はターンオフされ、ノードＢを、保持装置３１３ａによってプリチャージされた電圧ＶＧＨで維持するようにする。
【０１１４】
ラッチ回路３１３ａのトランジスタ（ＭＰ４）はオン状態にあるので、ノードＢをＶＧＨで維持するようにする。ノードＢがＶＧＨであるため、ゲートライン（ＧＬｉ）上のゲートドライバ出力信号（Ｇｉ）はＶＧＯＦＦで維持される。以上のように、ゲートドライバ３００に採用されたゲートドライバ回路は、ゲートライン制御信号Ｇ[ｍ：０]をデコーディングし、デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]を生成するためのラインデコーダ３２２を備える。またゲートドライバ３００は、プリチャージ回路３１０を備える。プリチャージ回路は、ゲートライン（ＧＬ１〜ＧＬｎ、すなわちＧＬｉ）を活性化させる前にプリチャージ制御信号に応答してゲートドライバターンオン電圧ＶＧＨをプリチャージする。このゲートドライバターンオン電圧ＶＧＨは、デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]に応答してゲートライン（ＧＬ１〜ＧＬｎ、すなわちＧＬｉ）が活性化（選択）されるときに放電され、前記デコーディングされたゲートライン制御信号ＧＤＢ[ｉ]に応答して前記ゲートライン（ＧＬ１〜ＧＬｎ、すなわちＧＬｉ）が非活性化（非選択）されるときに維持される。また、ゲートドライバ３００は、ゲートドライバ回路のためのプリチャージ制御信号を生成するレベルシフタ回路３２０を含む。このような回路構成によれば、従来の複数のレベルシフタを用いる回路と比べて、更に小さいゲートドライバＩＣチップ上にゲートドライバ回路を実装することができる。
【産業上の利用可能性】
【０１１５】
図５のゲートドライバ回路の構造は、図２の従来のゲートドライバ回路の構造以上の多様な長所を奏するものである。
【０１１６】
例えば、図５のゲートドライバ構造の実例では、一つのレベルシフタ（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）回路３２０とプリチャージ回路（３１０−１〜３１０−ｎ）とを実装すればよく、複数のレベルシフタ回路を要する図２の従来のゲートドライバ回路と比べて、ゲートドライバＩＣチップ面積の約５０％を減少させることができる。
【０１１７】
より具体的には、図２の従来のゲートドライバ回路は、複数のレベルシフタ（２３０−１〜２３０−ｎ）を具備し、各レベルシフタは、図３で図示したように、１２個のトランジスタで構成される。
【０１１８】
一方、図７に示される本実施の形態では、各プリチャージ回路（３１０−１〜３１０−ｎ）は、ただ四つのトランジスタと二つのキャパシタを具備する。従って、図５のプリチャージ回路は図２のレベルシフタと比較するとき、シリコン領域の非常に小さい部分を占めるため、更に小さいＩＣゲートドライバチップを製造することができる。
【０１１９】
図９に示されるプリチャージ回路の回路構造の実例では、図３のレベルシフタ回路（２３０−ｉ）と比較して、更に小さいシリコン領域を占める。従って、図５でプリチャージ回路３１０のための図９のプリチャージ回路構造の使用は、図３のレベルシフタ回路（２３０−ｉ）の使用と比較するとき、更に小さいＩＣゲートドライバチップを可能にする。
【０１２０】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を変更できる。
【図面の簡単な説明】
【０１２１】
【図１】従来のディスプレイシステムを図示したブロック図である。
【図２】従来のゲートドライバを図示したブロック図である。
【図３】図２の従来のゲートドライバで具現される従来の電圧レベルシフタとバッファを図示した回路図である。
【図４】図３の回路動作を図示した波形図である。
【図５】本発明の実施の形態におけるゲートドライバを図示したブロック図である。
【図６】本発明の実施の形態における、プリチャージ制御信号を生成するための電圧レベルシフタを図示した回路図である。
【図７】図５のゲートドライバにおいて実装可能なプリチャージ回路とバッファの一例を図示した回路図である。
【図８】図７の回路の動作モードを図示するタイミング図の一例である。
【図９】図５のゲートドライバにおいて実装可能なプリチャージ回路とバッファの他の例を図示した回路図である。
【符号の説明】
【０１２２】
１００    ディスプレイシステム、
１１０    表示パネル、
１２０    コントローラ、
１３０    ゲートドライバＩＣ、
１４０    ソースドライバＩＣ、
１５０    ＴＦＴ、
１５１    液晶キャパシタ、
１５２    ストレージキャパシタ、
２００、３００    ゲートドライバ、
２１０    選択部、
２２０、３２２    ラインデコーダ、
２３０、３２０、３２４    レベルシフタ、
２４０、３２５、３３０    バッファ、
３１０    プリチャージ回路、
３１２、３１８    ＰＭＯＳトランジスタ、
３１３、３１９    保持装置、
３１４、３１６    ＮＭＯＳトランジスタ、
４００、５００    回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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