(57)【特許請求の範囲】
【請求項１】
半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、
シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成るシリコン混晶層によって、上記エピタキシャル層から成るベース領域が形成され、
上記シリコン混晶層の最上層がシリコン層であり、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る
ことを特徴とする半導体装置。
【請求項２】
上記シリコン混晶層の最上層の上記シリコン層の厚さが２０〜４０ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、
下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層によって、上記エピタキシャル層から成るベース領域が形成され、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る
ことを特徴とする半導体装置。
【請求項４】
上記シリコン混晶層の最上層のシリコン層の厚さが２０〜４０ｎｍであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、
上記半導体基体上に絶縁膜を形成し、該絶縁膜の上記バイポーラトランジスタの形成領域に開口を形成する工程と、
上記開口を含むように、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成り、最上層がシリコン層であるシリコン混晶層をエピタキシャル成長により形成する工程と、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、
上記多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
上記シリコン混晶層の最上層の上記シリコン層の厚さが２０〜４０ｎｍであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、
上記半導体基体上に絶縁膜を形成し、該絶縁膜の上記バイポーラトランジスタの形成領域に開口を形成する工程と、
上記開口を含むように、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、
上記シリコン混晶層から成る上記ベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、
上記多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
上記シリコン混晶層の最上層のシリコン層の厚さが２０〜４０ｎｍであることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わる。
【背景技術】
【０００２】
例えば通信装置の周波数変換器等において、共通の半導体基体に絶縁ゲート型電界効果トランジスタとバイポーラトランジスタとが形成された半導体装置が用いられる。
この場合、高周波用のバイポーラトランジスタには高速動作が要求される。このバイポーラトランジスタの高速化のためには、ベースの浅接合化によるベース走行時間の短縮とベースの低抵抗化が重要である。
【０００３】
従って、バイポーラトランジスタの高速化を図るためには、高濃度でかつ薄いベース層の形成が不可欠である。
しかし、従来のイオン注入技術を用いたベース層の形成では、注入不純物のチャネリングテイルの問題から浅接合の幅の狭いベースを実現することは困難であった。
【０００４】
この問題の解決策として、シリコン基板上にシリコン−ゲルマニウム（Ｓｉ1-x Ｇｅx 、以下ＳｉＧｅと記す）混晶層をエピタキシャル成長させる技術を応用したヘテロ接合バイポーラトランジスタ（hetero bipolar transistor 、以下ＨＢＴと記す）が注目されている。
【０００５】
ベース領域の浅接合化は、ベース領域の不純物濃度増大を招き、エミッタへの正孔の注入が問題となる。
この問題に対して、ＳｉＧｅＨＢＴは、ベース領域にシリコンに比べてバンドギャップの狭いＳｉＧｅを用いることにより、エミッタ−ベース間に電位障壁が生じるので、正孔のエミッタへの注入は大幅に減少する。
従って、ベースを高キャリア濃度にしてベース抵抗の低減ができ、更に充分大きい電流増幅率（ｈFE）が得られる。この結果、充分な耐圧を確保しながら、高い高周波特性を実現することができる。
また、ゲルマニウムのプロファイルに傾斜をつけることにより、キャリアのベース走行時間（τB ）を短縮した、優れた高周波特性を持つ高速バイポーラトランジスタを実現することができる。
【０００６】
ここで、バイポーラトランジスタの遮断周波数（以下ｆT と記す）は、以下の数１で与えられる。
【０００７】
【数１】
0004752784.tif 000002
【０００８】
ただし、
τE ：エミッタ空乏層充電時間  τB ：ベース走行時間
τX ：コレクタ空乏層走行時間  τC ：コレクタ充電時間
【０００９】
式（１）から、ｆT を向上させるためには、エミッタ、ベース、コレクタの各接合を浅くする必要があることがわかる。
【００１０】
また、バイポーラトランジスタの高速性の指標としては、ｆT のほかに最大発振周波数（以下、ｆmax と記す）があり、以下の数２で与えられる。
【００１１】
【数２】
0004752784.tif 000003
【００１２】
ただし、ＲB ：ベース抵抗 ＣjC：コレクタ接合容量
【００１３】
式（２）から、ｆmax を向上させるためには、ベース抵抗、及びコレクタ接合容量を低減する必要がある。ここで、ベース抵抗は、次式によって表される。
ＲB ＝ＲBI＋ＲBX
ＲBI：エミッタ直下の抵抗
ＲBX：エミッタからベース電極までの部分の抵抗
ｆmax を向上させるためには、このベース抵抗ＲB を低減することが重要である。
【００１４】
ここで、従来技術でのベース抵抗低減手法について、図４及び図５を用いて説明する。
図４及び図５は、ＳｉＧｅＨＢＴのベース及びエミッタ領域のみを拡大して示した断面図である。
【００１５】
まず、図４を用いて、ＳｉＧｅＨＢＴの作製手順を説明する。
図４に示すように、エピタキシャル技術により、酸化シリコン膜５，８をマスクとして開口された領域においてその下の半導体基体（図示せず）に接するように、ＳｉＧｅ混晶層から成るエピタキシャル層９を成長させる。尚、このＳｉＧｅ混晶層は、まずシリコンのみのバッファ層９Ａを形成し、続いてＳｉＧｅ層９Ｂを形成し、その後シリコンのみのキャップ層９Ｃを形成した３層構造とされている。
これにより、ＳｉＧｅ混晶層から成るエピタキシャル層９が酸化シリコン膜５，８に対して非選択的に形成され、酸化シリコン膜５，８上に多結晶ＳｉＧｅ混晶層が形成され、開口を通じて半導体基体に接する領域には単結晶ＳｉＧｅ混晶層が形成される。
そして、酸化シリコン膜５，８上に形成される多結晶ＳｉＧｅ混晶層は、ベースの引出し電極として用いられ、後の工程により配線等に接続される。
【００１６】
ここで、上述したように非選択的にエピタキシャル層９を形成してベース領域を形成した場合には、酸化シリコン膜５，８による開口の端部において、図４に示すように多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧｅ混晶層側にせり出す。このせり出した部分は結晶性が悪くなっているため、ベース領域内にエミッタを形成する場合には、その多結晶ＳｉＧｅ混晶層のせり出した部分より内側にする必要がある。
【００１７】
その後、酸化シリコン膜１２を全面に形成した後、この酸化シリコン膜１２に対してエミッタ領域となる部分を開口し、その上に多結晶シリコン膜１４を形成する。
次に、多結晶シリコン膜１４にエミッタ不純物となる砒素（Ａｓ）をイオン注入技術を用いて導入し、その後、図示しないが多結晶シリコン膜１４上に酸化シリコン膜を形成する。
続いて、熱処理を行うことにより、エミッタ不純物を活性化して、多結晶シリコン膜１４からベース領域に拡散させ、ベース領域内にエミッタ領域１５を形成する。
【００１８】
次に、多結晶シリコン膜１４上に形成した酸化シリコン膜に対して、ベース引出し電極が露出するように既存のドライエッチング技術を用いてエッチングを行う。即ちこの酸化シリコン膜と共に、その下の多結晶シリコン膜１４及び酸化シリコン膜１２もエッチングすることにより、これらをパターニングする。
次に、ベース引出し電極部の抵抗を下げることを目的として、ベース引出し電極となるエピタキシャル層９の表面（即ちシリコンキャップ層９Ｃの表面）にコバルトシリサイド１１を形成する。
その後、所望の洗浄により、不要な部分の未反応コバルトを除去する。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述した技術を用いることにより、エミッタからベース電極までの部分の抵抗（ＲBX2 ）をコバルトシリサイド１１により低減することができるため、ｆmaxを向上させることが可能と考えられる。
しかしながら、その一方で下記の問題が発生する。
【００２０】
図４に示すように、上述のパターニングにより酸化シリコン膜１２が単結晶ＳｉＧｅ混晶層上で開口された場合には、コバルトシリサイド１１が単結晶ＳｉＧｅ混晶層側のシリコンキャップ層９Ｃの表面に形成されることになる。
この場合、単結晶ＳｉＧｅ混晶層が歪を持っているため、コバルトシリサイド１１がシリコンキャップ層９Ｃと反応した際に、単結晶ＳｉＧｅ混晶層の歪を緩和させスパイク３１が入る。
これにより、ベースとコレクタ間にリークが発生し、著しく歩留りを低下させることになる。
【００２１】
これを回避するためには、シリコンキャップ層９Ｃを厚くすればよいが、高性能なＳｉＧｅＨＢＴを作製するためには、例えばシリコンキャップ層９Ｃをおよそ２０〜５０ｎｍ程度にできるだけ薄くして、エミッタを浅接合化してτE を下げる必要があるため好ましくはない。
【００２２】
一方、前述したコバルトシリサイド形成時のスパイク現象に関して、シリコンキャップ層９Ｃがおよそ１００ｎｍ以上なければ防止できないとされている（S.Kolodinski,M.Caymax,P.Roussel,H.Bender,B.Brijs and K.Maex,Applied Surface Science 91(1995)pp.77-81参照）。
【００２３】
そこで、図５に示すように、酸化シリコン膜１２が単結晶ＳｉＧｅ混晶層上を全て覆うようにパターニングすれば、コバルトシリサイド１１は単結晶ＳｉＧｅ混晶層上には形成されないため、前述したコバルトシリサイド１１形成時のスパイク現象を回避することができる。
【００２４】
しかしながら、このように構成した場合には、エミッタ開口部の絶縁膜マスクとなる酸化シリコン膜１２の幅が広くなることから、その直下のベース抵抗（ＲBX1 ）が下げられない。
このため、エミッタからベース電極までの部分の抵抗（ＲBX＝ＲBX1 ＋ＲBX2）を充分に低減することができず、高性能なＳｉＧｅＨＢＴを作製することができない。
【００２５】
上述した問題の解決のために、本発明においては、エミッタからベース電極間の抵抗が低減され、高速動作が可能であり、高性能のバイポーラトランジスタを有する半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００２６】
本発明の半導体装置は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成るものであって、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層の最上層がシリコン層であり、シリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成るものである。
本発明の半導体装置は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成るものであって、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成るものである。
【００２７】
本発明の半導体装置の製造方法は、半導体基体上にエピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成り、最上層がシリコン層であるシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有するものである。
本発明の半導体装置の製造方法は、半導体基体上にエピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有するものである。
【００２８】
上述の本発明の半導体装置の構成によれば、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成るシリコン混晶層から構成されたベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に多結晶シリコン膜を介してコバルトシリサイドが形成されて成ることにより、コバルトシリサイドによりベース引出し電極部となる部分の抵抗が低減されると共に、多結晶シリコン膜を介することにより製造工程におけるシリコン混晶層への影響が及ばない構成とすることが可能になる。
これにより、例えばシリコン混晶層におけるスパイク現象を回避することができる。
上述の本発明の半導体装置の構成によれば、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層から構成されたベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成ることにより、コバルトシリサイドによりベース引出し電極部となる部分の抵抗が低減されると共に、多結晶シリコン膜を介することにより製造工程におけるシリコン混晶層への影響が及ばない構成とすることが可能になる。
これにより、例えばシリコン混晶層におけるスパイク現象を回避することができる。
【００２９】
上述の本発明の半導体装置の製造方法によれば、シリコン混晶層の表面のベース引出し電極部のコバルトシリサイドの形成前に、エミッタ開口部の絶縁マスクより外側になる位置の単結晶シリコン混晶層上及び多結晶シリコン層上に多結晶シリコン膜が形成される。
これにより、多結晶シリコン膜によって、製造工程においてシリコン混晶層への影響が及ばないようにすることができ、例えばシリコン混晶層におけるスパイク現象を回避することができる。また、コバルトシリサイドを形成することによって、マスク層により覆われない部分、即ちベース引出し電極部となる部分の低抵抗化を図ることが可能になる。
【発明の効果】
【００３０】
上述の本発明によれば、シリサイドを形成する際のスパイク現象を回避することができると共に、ベース抵抗を低減することができることにより、高速動作が可能であり高性能のバイポーラトランジスタを有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３１】
本発明は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層の最上層がシリコン層であり、シリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る半導体装置である。
本発明は、半導体基体上に形成された絶縁膜の開口を含むように、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層によって、エピタキシャル層から成るベース領域が形成され、シリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を介してコバルトシリサイドが形成されて成る半導体装置である。
【００３４】
また本発明は、上記半導体装置において、シリコン混晶層の最上層のシリコン層の厚さが２０〜４０ｎｍである構成とする。
【００３５】
本発明は、半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように、シリコン層、シリコンとゲルマニウム及びカーボンとを有する層、により成り、最上層がシリコン層であるシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する半導体装置の製造方法である。
本発明は、半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、半導体基体上に絶縁膜を形成し、この絶縁膜のバイポーラトランジスタの形成領域に開口を形成する工程と、この開口を含むように、下層からシリコン層のバッファ層、ＳｉＧｅＣ層、シリコンキャップ層の３層構造により成るシリコン混晶層をエピタキシャル成長により形成する工程と、このシリコン混晶層から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜を形成する工程と、多結晶シリコン膜の表面にコバルトシリサイドを形成する工程とを有する半導体装置の製造方法である。
【００３８】
また本発明は、上記半導体装置の製造方法において、シリコン混晶層の最上層のシリコンの厚さが２０〜４０ｎｍである構成とする。
【００３９】
本発明の一実施の形態の半導体装置の概略構成図を図１Ａに示す。
この半導体装置は、半導体基体に前述したＳｉＧｅ混晶層によるＨＢＴ（ヘテロ接合バイポーラトランジスタ）を形成した構成である。
【００４０】
図１Ａに示すように、例えば第１導電型、例えばｐ型のシリコン基板２上に、第２導電型、例えばｎ型の半導体エピタキシャル層３を成長させて、これらシリコン基板２及びシリコンエピタキシャル層３から半導体基体１が構成されている。
この半導体基体１の表面には、例えば酸化シリコン膜から成る素子分離膜５が形成され、この素子分離膜５の下に第１導電型例えばｐ+ の素子分離領域６が形成されている。そして、これら素子分離膜５及び素子分離領域６により、バイポーラトランジスタの形成領域とその他の回路素子形成領域とが分離されている。
【００４１】
そして、半導体基体１のシリコン基板２からエピタキシャル層３に跨ってｎ+コレクタ埋め込み領域４が形成され、このコレクタ埋め込み領域４に達するようにコレクタ電極取り出し領域７が形成されている。
【００４２】
また、エピタキシャル層３によるｎ型コレクタ領域の表面上に、エピタキシャル成長によるシリコン−ゲルマニウム混晶層９から成るベース領域（所謂エピタキシャルベース領域）が形成されている。このエピタキシャルベース領域は、素子分離膜５上の酸化シリコン膜８に形成された開口を通じて、半導体基体１の表面に接している。
エピタキシャルベース領域を構成するシリコン−ゲルマニウム混晶層９は、半導体基体１の表面に接した部分が単結晶層となっており、酸化シリコン膜８上の部分が多結晶層となっている。
【００４３】
また、エピタキシャルベース領域上には酸化シリコン膜１２が形成され、この酸化シリコン膜１２に形成された開口を通じて、例えばｎ型不純物含有の多結晶シリコン膜１４がエピタキシャルベース領域の表面に接している。そして、エピタキシャルベース領域の表面に、この多結晶シリコン膜１４からのｎ型不純物の拡散によるエミッタ領域１５が形成されている。
酸化シリコン膜１２及び多結晶シリコン膜１４は、図４の場合と同様に、シリコン−ゲルマニウム混晶層９のうちの単結晶層の領域の幅より狭い幅にパターニングされている。
【００４４】
尚、図中１３で示す領域は、エピタキシャル層３によるｎ型コレクタ領域の表面にｎ型不純物が導入されたｎ+ の領域を示す。
【００４５】
ここで、図１Ａのベース領域付近を模式的に示した断面図を図１Ｂに示す。図１ＢにおいてＸ１で示した部分は、多結晶ＳｉＧｅ混晶層が単結晶ＳｉＧｅ混晶層側にせり出した部分を示している。
【００４６】
また、図１のベース領域付近を拡大した断面図を図２に示す。
本実施の形態では、図２に示すように、酸化シリコン膜１２より外側のシリコン−ゲルマニウム混晶層９上に多結晶シリコン膜１０が形成され、この多結晶シリコン膜１０上にコバルトシリサイド１１を形成している。
【００４７】
即ち図４や図５のように、シリコンキャップ層９Ｃ上に直接コバルトシリサイド１１を形成するのではなく、シリコンキャップ層９Ｃ上に多結晶シリコン膜１０を介してコバルトシリサイド１１を形成している。
【００４８】
これにより、コバルトシリサイド１１によって、ベース引出し電極部を低抵抗化することができる。
また、コバルトシリサイド１１を形成する際に、多結晶シリコン膜１０によってブロックして、単結晶ＳｉＧｅ混晶層のＳｉＧｅ層９Ｂの部分に影響が及ばないようにすることができるため、前述したスパイク現象の発生を防止することができる。
さらに、エミッタ領域１５からベース引出し電極部までの距離が短くなっていて、酸化シリコン膜１２下の抵抗ＲBX1 を小さくすることができるため、エミッタからベースまでの抵抗ＲBXを小さくすることができる。
【００４９】
そして、図１に示すように、ベース引出し電極部の表面即ち多結晶シリコン膜１０とコバルトシリサイド１１上に接続してベース電極１８が形成され、エミッタ領域１５上の多結晶シリコン膜１４上に接続してエミッタ電極１７が形成され、コレクタ電極取り出し領域７に接続してコレクタ電極１９が形成されている。これらの電極１７，１８，１９は、いずれも表面を覆った酸化シリコン膜１６に形成された開口を通じてＳｉＧｅＨＢＴの各部に接続されている。
このように半導体基体１上にＳｉＧｅＨＢＴが形成されて半導体装置が構成されている。
【００５０】
上述の本実施の形態の半導体装置によれば、シリコンキャップ層９Ｃ上に多結晶シリコン膜１０を介してコバルトシリサイド１１を形成していることにより、コバルトシリサイド１１によりベース引出し電極部を低抵抗化することができると共に、多結晶シリコン膜１０により単結晶ＳｉＧｅ混晶層のＳｉＧｅ層９Ｂの部分に影響が及ばないようにしてスパイク現象の発生を防止することができる。
また、エミッタ領域１５からベース引出し電極部までの距離を短くしていることにより、エミッタからベースまでの抵抗ＲBXを小さくすることができる。
【００５１】
従って、本実施の形態によれば、コバルトシリサイドのスパイク現象の問題を回避することができ、ベース抵抗を低減することが可能であるため、優れた性能の半導体装置を製造することができる。
【００５２】
上述の本実施の形態の半導体装置は、次のようにして製造することができる。
第１導電型、例えばｐ型の基板面方位が（１００）結晶面によるシリコン基板２を用意する。
次に、ＳｉＧｅＨＢＴのコレクタ領域となる部分のシリコン基板２に、第２導電型、例えばｎ+ のコレクタ埋め込み領域４を形成する。例えば、酸化シリコン膜（図示せず）を熱酸化により形成して、ＳｉＧｅＨＢＴのコレクタ領域となる部分の酸化シリコン膜を開口し、この開口を通じてシリコン基板２にＳｂ2 Ｏ3による固体ソース拡散を行ってｎ+ のコレクタ埋め込み領域４を形成する。
【００５３】
次に、既存技術により、シリコン基板２上に、第２導電型、例えばｎ型の例えば抵抗率１〜５Ωｃｍで厚さ０．６〜２．０μｍの半導体エピタキシャル層３を成長させて、これらシリコン基板２及びシリコン半導体エピタキシャル層３から成る半導体基体１を形成する。
【００５４】
その後、ＬＯＣＯＳ（Local Oxidation of Silicon）法により、例えば酸化シリコン膜から成る素子分離膜５を形成する。
即ちまず例えば半導体基体１の表面を熱酸化して厚さ５０ｎｍの酸化シリコンによるパッド層を形成し、この上にＣＶＤ法によって例えば厚さ１００ｎｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜を成膜し、この窒化シリコン膜に対してフォトリソグラフィによるパターンエッチングを行って、素子分離膜５を形成する部分に開口を有する耐酸化マスク層を形成する。その後、１０００〜１０５０℃のスチーム酸化を行って、例えば厚さ３００〜８００ｎｍの素子分離層５を形成する。
【００５５】
次に、耐酸化マスク層を除去した後、１００〜７２０ｋｅＶ、１×１０12〜５×１０13ｃｍ-2のドーズ量をもってボロン（Ｂ）のイオン注入を行って、素子分離層５の下の互いに電気的に分離すべき部分間にｐ型の素子分離領域６を形成する。
【００５６】
続いて、例えば１５０〜７２０ｋｅＶ、１×１０12〜５×１０13ｃｍ-2のドーズ量をもってリン（Ｐ）のイオン注入を行い、ｎ+ のコレクタ埋め込み領域４と接続するコレクタ電極取り出し領域７を形成する。
【００５７】
次に、減圧ＣＶＤ法によりテトラエトキシシラン（ＴＥＯＳ）を用いて、表面に全面的に酸化シリコン膜８をおよそ１００ｎｍの厚さに形成する。その後、８００〜９００℃の熱処理を行い、この酸化シリコン膜８を緻密化させる。
続いて、ベース領域の開口部に合わせたレジストマスクを用いて、この酸化シリコン膜８に対して、低ダメージエッチング、例えばドライエッチングとウエットエッチングとを行い、図１Ｂに示した開口を形成する。
【００５８】
次に、エピタキシャル技術を用いて、少なくともＳｉＧｅＨＢＴの形成領域に非選択的にＳｉＧｅ混晶層９（９Ａ，９Ｂ，９Ｃ）を形成する。
このＳｉＧｅ混晶層９は、前述したように半導体基体１と接する部分には単結晶ＳｉＧｅ混晶層が形成され、酸化シリコン８上には多結晶ＳｉＧｅ混晶層が形成される。
また、このＳｉＧｅ混晶層９の形成には超高真空ＣＶＤ法や分子線エピタキシー法及び減圧ＣＶＤ法（ＲＰＣＶＤ；reduced pressure chemical vapor deposition）のうちいずれかの方法を用いる。
【００５９】
ここで、このうち減圧ＣＶＤ法を用いてＳｉＧｅ混晶層９を形成する手順について以下に述べる。
まず、半導体基体１の表面に付着している有機物を除去するために、例えば所定の温度に加熱した硫酸と過酸化水素水との混合液を用いて洗浄する。
次に、半導体基体１上のパーティクルを除去するために、例えば所定の温度に加熱したアンモニアと過酸化水素水との混合液を用いて洗浄する。
さらに、半導体基体１表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸水溶液を用いて洗浄する。尚、この希フッ酸水溶液による洗浄では、水素パッシベーション処理も行なわれ、半導体基体１の露出した表面が水素でターミネートされる。
続いて、洗浄処理が施された半導体基体１を成膜装置に導入し、真空排気機能を有するロードロックに搬入して、所定時間真空排気を行う。
次に、半導体基体１を大気に開放せずにロードロックに接続された反応炉に搬入し、反応炉に水素ガスを導入しながら約９００℃まで半導体基体１を加熱して、約５分間の水素ベークを行う。
さらに、水素ガスを導入したままで、約７５０〜６５０℃の温度まで降温した後、原料ガスであるモノシラン（ＳｉＨ4 ）、ゲルマン（ＧｅＨ4 ）と、不純物ガスとしてジボラン（Ｂ2 Ｈ2 ）を供給してエピタキシャル成長を行う。このときの炉内の圧力は、１．３ｋＰａ〜１３．３ｋＰａとする。
【００６０】
そして、エピタキシャル成長によるＳｉＧｅ混晶層９の形成は、具体的には例えばシリコンのバッファ層９Ａを厚さ５〜２０ｎｍ形成した後、ゲルマニウム濃度を１５原子％としたＳｉＧｅ層９Ｂを厚さ２０〜４０ｎｍ形成し、その後シリコンキャップ層９Ｃを厚さ２０〜４０ｎｍ形成する。また、この成長の際に、必要に応じて、シリコンゲルマニウム混晶層９（９Ａ，９Ｂ，９Ｃ）のうち所望の部分に対して、例えばボロン濃度５×１０18〜３×１０19ｃｍ-3となるように不純物をドーピングする。
【００６１】
次に、図２及び図３を用いて、ベース引出し電極部のコバルトシリサイドの形成方法を詳細に説明する。
まず、上述したようにＳｉＧｅ混晶層９を形成した後、ベース引出し電極部となる部分以外の多結晶ＳｉＧｅ混晶層９をドライエッチングを用いて除去する。
次に、減圧ＣＶＤ法にてテトラエトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、酸化シリコン膜２０をおよそ１００ｎｍの厚さに全面的に形成する。
続いて、酸化シリコン膜２０上に、図２に示すエミッタ形成部の酸化シリコン膜１２のやや外側の部分まで掛かるようなパターンのレジストマスク２１を形成する。そして、このレジストマスク２１を用いて、エミッタ形成部をカバーするように酸化シリコン膜２０をドライエッチングを用いてパターニングする。
その後、同じレジストマスク２１を利用して、ＳｉＧｅ混晶層９の多結晶層の部分に、例えば１０〜５０ｋｅＶ、１×１０14〜１×１０15ｃｍ-2のドーズ量をもってホウ素（Ｂ）をイオン注入する（以上図３Ａ参照）。
【００６２】
次に、レジストマスク２１を既存技術により除去した後、減圧ＣＶＤ法にて、例えば厚さ５０〜１００ｎｍの多結晶シリコン膜１０を形成する。
その後、この多結晶シリコン膜１０に、例えば１０〜５０ｋｅＶ、１×１０14〜１×１０15ｃｍ-2のドーズ量をもってホウ素（Ｂ）をイオン注入する（以上図３Ｂ参照）。
【００６３】
次に、フォトリソグラフィとドライエッチングを用いて、酸化シリコン膜２０及びその上の多結晶シリコン膜１０と、混晶層９より外側にある多結晶シリコン膜１０とを除去する。
その後、テトラエトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、酸化シリコン膜１２をおよそ１００ｎｍの厚さに全面的に形成する。さらに、エミッタ領域となる部分の酸化シリコン膜１２に対して、フォトリソグラフィとドライエッチングによりパターンエッチングを行い開口し、エッチングマスクとしたレジストを除去する（以上図３Ｃ参照）。
【００６４】
この後、開口部を通して、半導体基体１の表面に対して、例えば１００〜３６０ｋｅＶ、１×１０12〜５×１０12ｃｍ-2のドーズ量をもってリン（Ｐ）をイオン注入し、図１の１３に示す領域を形成する。
【００６５】
次に、減圧ＣＶＤ法により、例えば厚さ１００〜１５０ｎｍの多結晶シリコン膜１４を全面的に形成する。
その後、この多結晶シリコン膜１４に対して、ｎ型の不純物、例えば砒素（Ａｓ）を３０〜７０ｋｅＶで、１×１０15〜１×１０16ｃｍ-2のドーズ量にてイオン注入する。
次に、多結晶シリコン膜１４上に、テトラエトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、例えば厚さ１００〜２００ｎｍの酸化シリコン膜２２を全面的に形成する。
【００６６】
続いて、１０００〜１１００℃、５〜３０秒間のアニールを行うことにより、多結晶シリコン膜１４中の砒素（Ａｓ）を拡散させて、ＳｉＧｅ混晶層９中の単結晶層の部分にエミッタ領域１５を形成する（以上図３Ｄ参照）。
【００６７】
次に、フォトグラフィとドライエッチングにより、酸化シリコン膜２２・多結晶シリコン膜１４・酸化シリコン膜１２に対してパターンエッチングを行って、ベース引出し電極部となる多結晶ＳｉＧｅ混晶層９上の多結晶シリコン膜１０を露出させた後、エッチングマスクとしたレジストを除去する。
【００６８】
次に、希フッ酸（Dilute HF ）により、多結晶シリコン膜１０の表面の自然酸化膜を除去する。
その後、スパッタ法により、コバルトＣｏと窒化チタンＴｉＮを形成する。このとき、コバルトＣｏはおよそ１０ｎｍの厚さ、窒化チタンは３０ｎｍの厚さに形成する。
続いて、多結晶シリコン膜１０以外の酸化シリコン膜に付着した未反応のコバルトと窒化チタンを除去する。この未反応物の除去は、まず硫酸と過酸化水素水との混合液を用いて窒化チタンを除去した後、アンモニアと過酸化水素水との混合液を用いてコバルトを除去する。
その後、再度熱処理を行い、コバルトシリサイド層（ＣｏＳｉ2 ）１１を形成する（以上図３Ｅ参照）。
【００６９】
その後は、テトラエトキシシラン（ＴＥＯＳ）を用いて、減圧ＣＶＤ法により、全面的に図１Ａに示す酸化シリコン膜１６を形成した後、この酸化シリコン膜１６に形成された開口部にエミッタ電極１７、ベース電極１８、コレクタ電極１９となる金属電極を形成する。
これにより、図１Ａに示す半導体装置を製造することができる。
【００７０】
ここで、上述の本実施の形態に基づいて作製したＳｉＧｅＨＢＴの深さ方向の不純物プロファイルを図６に示す。
図６より、ベース抵抗の低減が可能となり、優れた性能の半導体装置を製造することができることがわかる。
【００７１】
尚、上述した実施の形態では、ベース領域にＳｉＧｅ混晶層９をエピタキシャル成長させた構成であったが、混晶層の構成をその他の構成としてもよい。
混晶層をシリコン−ゲルマニウムとカーボン（Ｓｉ1-x-y Ｇｅx Ｃｙ、略してＳｉＧｅＣ）により構成してもよい。尚、この場合も混晶層にベース部に必要な不純物（例えばボロン等）を含む構成とする。
【００７２】
また、混晶層は、上述の３層構造９Ａ，９Ｂ，９Ｃには限定されず、例えばシリコン−ゲルマニウム層とシリコン層との２層構造であってもよい。
【００７３】
本発明において、シリコン混晶層は、少なくともシリコン層と、シリコン及び第IV族元素（カーボン、ゲルマニウム他）を有する層とから構成する。
【００７４】
また、ベース引出し電極部の表面には、上述のコバルトシリサイド１１に限らず、他のシリサイド膜（例えばチタンシリサイド等）を形成して同様に低抵抗化を図ることも可能である。
【００７５】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００７６】
【図１】Ａ  本発明の一実施の形態の半導体装置の概略構成図（断面図）である。  Ｂ  図１Ａのベース領域付近を模式的に示した断面図である。
【図２】図１Ａのベース領域付近を拡大した断面図である。
【図３】Ａ〜Ｅ  図１Ａの半導体装置の製造工程を示す工程図である。
【図４】従来のＳｉＧｅＨＢＴのベース領域付近の拡大断面図である。
【図５】図４より酸化シリコン膜のパターンを広くした構成の拡大断面図である。
【図６】図１Ａの半導体装置におけるＳｉＧｅＨＢＴの深さ方向の不純物プロファイルを示す図である。
【符号の説明】
【００７７】
１  半導体基体、２  シリコン基板、３  半導体エピタキシャル層、４  コレクタ埋め込み領域、５  素子分離膜、６  素子分離領域、８，１２，１６  酸化シリコン膜、９  （シリコン−ゲルマニウム）混晶層、９Ａ  （シリコン）バッファ層、９Ｂ  ＳｉＧｅ層、９Ｃ  （シリコン）キャップ層、１０，１４  多結晶シリコン膜、１１  コバルトシリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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