(57)【特許請求の範囲】
【請求項１】
表示パネルを有する表示装置であって、
列方向の両周端部間の距離が行方向の両周端部間の距離よりも短い基板と、
行方向及び列方向に沿って前記基板に設けられた複数の表示画素と、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、行方向に配列された複数の走査ラインと、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、列方向に配列された複数のデータラインと、
前記基板において行方向に沿って各行にそれぞれ配設され、前記複数の表示画素のうちのいずれかにそれぞれ接続された複数の電源ラインと、
列方向に沿って前記基板の周端部まで各列にそれぞれ配設され、前記電源ラインと各接点において接続された複数の給電ラインと、
前記複数の給電ラインの各一端に接続され、電源電圧を印加する第1電源ドライバ及び前記複数の給電ラインの各他端に接続され、電源電圧を印加する第２電源ドライバを有する電源駆動部と、
を備え、
前記表示画素は、
画素電極を有する発光素子と、ソース、ドレインの一方が前記画素電極に接続され且つソース、ドレインの他方が前記電源ラインに接続され、前記発光素子に発光駆動電流を流す第１トランジスタと、前記第１トランジスタのゲート−ソース間に設けられたキャパシタと、ゲートが前記走査ラインに接続され且つソース、ドレインの一方が前記データラインに接続された第２トランジスタと、
を有し、
前記複数の電源ラインは、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックのうちの第１ブロックの表示画素にそれぞれ接続された第１電源ライン群と、第２ブロックの表示画素にそれぞれ接続された第２電源ライン群と、を含み、
前記複数の給電ラインは、前記第１電源ライン群にそれぞれ設けられた第１接点群において前記第１電源ライン群と接続された第１給電ラインと、前記第２電源ライン群にそれぞれ設けられた第２接点群において前記第２電源ライン群と接続された第２給電ラインと、を含み、
各接点に求められる、各接点から各給電ラインの一端までの距離と前記各接点から前記各給電ラインの他端までの距離のうちより短い方の距離の中で最も長い距離と、各表示画素に求められる、行方向に隣接する２つの接点間における各表示画素から最も近い接点までの距離のうち、最も長い距離と、の和が前記基板の行方向の両周端部間の距離の半分よりも短く設定されていることを特徴とする表示装置。
【請求項２】
所定のタイミングで前記表示パネルの各行の前記表示画素に前記走査ラインを介して走査信号を順次印加して、選択状態に設定する走査駆動部と、
所望の画像情報を表示するための表示データに応じた階調信号を生成し、前記選択状態に設定された行の前記表示画素に前記データラインを介して順次供給するデータ駆動部と、
タイミング制御信号を供給することにより、前記走査駆動部及び前記データ駆動部、前記電源駆動部の各々を所定のタイミングで動作させ、前記表示パネルの前記各ブロックの前記表示画素を、前記表示データに応じた階調状態で一斉に表示動作させる駆動制御部と、
をさらに備えていることを特徴とする請求項１記載の表示装置。
【請求項３】
前記駆動制御部は、少なくとも、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックの各行の前記表示画素に、前記データ駆動部から前記階調信号を順次供給する期間中、前記電源駆動部により当該ブロックの各行の前記表示画素を非表示動作させる前記電源電圧を印加する前記タイミング制御信号を生成することを特徴とする請求項２記載の表示装置。
【請求項４】
列方向の両周端部間の距離が行方向の両周端部間の距離よりも短い基板に設けられ、行方向及び列方向に複数の表示画素が配列された表示パネルを有し、所定のタイミングで各行の前記表示画素を選択状態に設定して、所望の画像情報を表示するための表示データに応じた階調信号を供給することにより、前記表示画素を前記表示データに応じた階調状態で表示動作させて、前記表示パネルに前記所望の画像情報を表示する表示装置の表示駆動方法において、
前記表示装置は、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、行方向に配列された複数の走査ラインと、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、列方向に配列された複数のデータラインと、
前記基板において行方向に沿って各行にそれぞれ配設され、前記複数の表示画素のうちのいずれかにそれぞれ接続された複数の電源ラインと、
列方向に沿って前記基板の周端部まで各列にそれぞれ配設され、前記電源ラインと各接点において接続された複数の給電ラインと、
前記複数の給電ラインの各一端に接続され、電源電圧を印加する第1電源ドライバ及び前記複数の給電ラインの各他端に接続され、電源電圧を印加する第２電源ドライバを有する電源駆動部と、
を備え、
前記表示画素は、
画素電極を有する発光素子と、ソース、ドレインの一方が前記画素電極に接続され且つソース、ドレインの他方が前記電源ラインに接続され、前記発光素子に発光駆動電流を流す第１トランジスタと、前記第１トランジスタのゲート−ソース間に設けられたキャパシタと、ゲートが前記走査ラインに接続され且つソース、ドレインの一方が前記データラインに接続された第２トランジスタと、
を有し、
前記複数の電源ラインは、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックのうちの第１ブロックの表示画素にそれぞれ接続された第１電源ライン群と、第２ブロックの表示画素にそれぞれ接続された第２電源ライン群と、を含み、
前記複数の給電ラインは、前記第１電源ライン群にそれぞれ設けられた第１接点群において前記第１電源ライン群と接続された第１給電ラインと、前記第２電源ライン群にそれぞれ設けられた第２接点群において前記第２電源ライン群と接続された第２給電ラインと、を含み、
各接点に求められる、各接点から各給電ラインの一端までの距離と前記各接点から前記各給電ラインの他端までの距離のうちより短い方の距離の中で最も長い距離と、各表示画素に求められる、行方向に隣接する２つの接点間における各表示画素から最も近い接点までの距離のうち、最も長い距離と、の和が前記基板の行方向の両周端部間の距離の半分よりも短く設定され、
前記各ブロックの前記表示画素に、前記複数の給電ライン及び前記電源ラインを介して、前記電源駆動部が第１の電源電圧を印加して当該ブロックの前記表示画素を同時に非表示動作させるステップと、
前記非表示動作状態において、前記各ブロックの各行の前記表示画素に前記階調信号を順次供給して書き込むステップと、
前記各ブロックの前記表示画素に、前記複数の給電ライン及び前記電源ラインを介して、前記電源駆動部が第２の電源電圧を印加して当該ブロックの前記表示画素を前記表示データに応じた前記階調状態で同時に表示動作させるステップと、
を含むことを特徴とする表示装置の表示駆動方法。
【請求項５】
前記ブロックの前記表示画素を同時に非表示動作させるステップは、前記各表示画素の前記発光素子を非発光動作させ、
前記表示画素を前記表示データに応じた前記階調状態で表示動作させるステップは、前記各表示画素の前記発光素子を前記表示データに応じた輝度階調で発光動作させることを特徴とする請求項４記載の表示装置の表示駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動制御方法に関し、特に、表示データに応じた電流を供給することにより所定の輝度階調で発光動作する電流制御型（又は、電流駆動型）の発光素子を有する表示画素を、複数配列してなる表示パネル（表示画素アレイ）を備えた表示装置及びその駆動制御方法に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータや映像機器、携帯情報機器等のモニタ、ディスプレイとして多用されている液晶表示装置（ＬＣＤ）に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子（有機ＥＬ素子）や無機エレクトロルミネッセンス素子（無機ＥＬ素子）、あるいは、発光ダイオード（ＬＥＤ）等のような自発光素子（自己発光型の光学要素）を、２次元配列した表示パネルを備えた発光素子型ディスプレイの本格的な実用化、普及に向けた研究開発が盛んに行われている。
【０００３】
特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、液晶表示装置に比較して、表示応答速度が速く、また、視野角依存性もなく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００４】
そして、このような発光素子型ディスプレイにおいては、発光素子の動作（発光状態）を制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１等には、表示パネルに配列される各表示セルごとに、発光素子を発光駆動制御するための複数のスイッチング素子からなる駆動回路（画素駆動回路）を備えた構成が記載されている。
【０００５】
以下、従来技術における画素駆動回路を備えた表示画素について簡単に説明する。
図１９は、従来技術におけるアクティブマトリクス型の発光素子型ディスプレイ（有機ＥＬ表示装置）の概略構成の要部を示す図であり、図２０は、従来技術におけるアクティブマトリクス型の発光素子型ディスプレイ（有機ＥＬ表示装置）に適用される表示セルの回路構成を示す図である。
【０００６】
特許文献１等に記載された発光素子型ディスプレイ（有機ＥＬ表示装置）は、概略、図１９に示すように、行方向及び列方向に配設された複数の走査線Ｙｐ及びデータ線Ｘｐの各交点に表示セル（表示画素）ＥＭｐがマトリクス状に配置された表示パネル１１０Ｐと、各走査線Ｙｐに対して所定のタイミングで走査線選択電圧を供給する走査線駆動回路（走査ドライバ）１２０Ｐと、各データ線Ｘｐに対して所定のタイミングでデータ電圧を供給するデータ線駆動回路（データドライバ）１３０Ｐと、を備えている。
【０００７】
また、各表示セルＥＭｐは、例えば図２０に示すように、ゲート端子が走査線Ｙｐに、ドレイン端子がデータ線Ｘｐに、ソース端子が接点Ｎｐに各々接続された選択トランジスタ（ＴＦＴ）Ｔ１ｐと、ゲート端子が接点Ｎｐに、ソース端子が接地電位ＧＮＤが供給された共通線Ｇｐに各々接続された駆動トランジスタ（ＴＦＴ）Ｔ２ｐと、接点Ｎｐと駆動トランジスタＴ２ｐのソース端子間に接続されたキャパシタＣｐと、を備えた画素駆動回路ＤＣｐを有し、電流制御型の発光素子である有機ＥＬ素子ＯＥＬは、該画素駆動回路ＤＣｐの駆動トランジスタＴ２ｐのドレイン端子にカソード端子が接続され、接地電位ＧＮＤよりも高電位となる電源電圧Ｖddが供給された電源電圧線Ｖｐにアノード端子が接続されている。
【０００８】
そして、このような表示セルＥＭｐからなる表示パネル１１０ｐを備えた発光素子型ディスプレイにおいては、まず、走査線駆動回路１２０Ｐから各行の走査線Ｙｐにオンレベルの走査線選択電圧を順次印加することにより、行ごとの表示セルＥＭｐ（画素駆動回路ＤＣｐ）の選択トランジスタＴ１ｐがオン動作して、当該表示セルＥＭｐが選択状態に設定される。このタイミングに同期して、データ線駆動回路１３０Ｐによりデータ電圧を各列のデータ線Ｘｐに印加することにより、各表示セルＥＭｐ（画素駆動回路ＤＣｐ）の選択トランジスタＴ１ｐを介して、データ電圧に応じた電位が接点Ｎｐ（すなわち、駆動トランジスタＴ２ｐのゲート端子及びキャパシタＣｐの一端側）に印加される。
【０００９】
これにより、駆動トランジスタＴ２ｐが接点Ｎｐの電位（厳密には、ゲート−ソース間の電位差）に応じた導通状態（すなわち、データ電圧に応じた導通状態）でオン動作して、電源電圧線Ｖｐ（電源電圧Ｖdd）から有機ＥＬ素子ＯＥＬ及び駆動トランジスタＴ２ｐを介して共通線Ｇｐ（接地電位ＧＮＤ）に所定の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬがデータ電圧（表示データ）に応じた輝度階調で発光動作する。このとき、駆動トランジスタＴ２ｐのゲート端子（接点Ｎｐ）に印加された電位（データ電圧）がキャパシタＣｐに保持（蓄積）される。
【００１０】
次いで、走査線駆動回路１２０Ｐから走査線Ｙｐにオフレベルの走査線選択電圧を印加することにより、行ごとの表示セルＥＭｐの選択トランジスタＴ１ｐがオフ動作して、当該表示セルＥＭｐが非選択状態に設定され、データ線Ｘｐと画素駆動回路ＤＣｐとが電気的に遮断される。このとき、キャパシタＣｐに保持された電位（データ電圧）により駆動トランジスタＴ２ｐのゲート端子（接点Ｎｐ）の電位が保持されることにより、当該駆動トランジスタＴ２ｐのゲート−ソース間に所定の電圧が印加されて、駆動トランジスタＴ２ｐはオン状態を持続するので、上記選択状態における発光動作と同様に、電源電圧線Ｖｐ（電源電圧Ｖdd）から有機ＥＬ素子ＯＥＬ及び駆動トランジスタＴ２ｐを介して所定の発光駆動電流が流れて、発光動作が継続される。
【００１１】
このような駆動制御方法は、各表示セルＥＭｐ（具体的には、画素駆動回路ＤＣｐの駆動トランジスタＴ２ｐのゲート端子）に印加するデータ電圧の電圧値を調整することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させている。
【００１２】
なお、アクティブマトリクス型の発光素子型ディスプレイにおける駆動制御方法としては、上述した特許文献１等に記載された電圧による階調制御の他に、選択状態に設定された表示セルに対して表示データに応じた電流値を有するデータ電流を供給し、データ電流の電流値に応じて有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御するものも知られている。
【００１３】
【特許文献１】特開２００１−４２８２２号公報  （図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述したような表示セル（画素駆動回路）からなる表示パネルを備えた表示装置において、表示パネルの大画面化を検討した場合、すなわち、例えば画面の横縦比（画面比）が１６:９のワイド画面であって、横１９２０画素×縦１０８０画素からなるハイビジョン映像に対応した表示パネルを考えた場合、以下に示すような問題を有していた。
【００１５】
すなわち、図１９、図２０に示した表示パネル１１０Ｐにおいては、各表示セルＥＭｐの有機ＥＬ素子ＯＥＬに発光駆動電流を流すための電源電圧Ｖddが全表示セルに共通に接続された電源電圧線Ｖｐを介して印加される。ここで、上述したような表示パネルの大画面化（ワイド画面化）又は高精細化を検討した場合、各行に配設される走査線Ｙｐや電源電圧線Ｖｐが表示パネルの幅方向（図１９の左右方向）に著しく長くなるとともに、当該走査線Ｙｐや電源電圧線Ｖｐに接続される表示セルの数が著しく多くなるため、走査線駆動回路１２０Ｐや電源電圧Ｖddの供給部（コンタクト）からの距離が遠くなるほど（図１９に示した表示パネル１１０Ｐにおいては、当該表示パネルの中央領域付近）、配線抵抗による電圧降下が生じて各表示セルに印加される走査線選択電圧や電源電圧Ｖddの電圧値の変動（電圧降下）や信号遅延が生じる。
【００１６】
特に、電源電圧Ｖddの供給される電源電圧線Ｖｐにおいては、表示パネル内の各表示セルに供給される電源電圧Ｖddの電圧値が変動すると、各表示セルにおいて表示データ（データ電圧）に応じた電流値を有する発光駆動電流を流すことができなくなるため、所望の輝度階調での発光動作が行われなくなり、表示画質が劣化するという問題を有していた。このような問題は、表示データに応じたデータ電流の電流値で有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御する場合にも同様であった。
【００１７】
そこで、本発明は、上述した問題点に鑑み、表示パネルを大画面化又は高精細化した場合であっても、表示データに対応した適切な電流値を有する発光駆動電流を発光素子に流して適切な輝度階調で発光動作させ、表示画質が良好な表示装置及びその駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
請求項１記載の発明は、
表示パネルを有する表示装置であって、
列方向の両周端部間の距離が行方向の両周端部間の距離よりも短い基板と、
行方向及び列方向に沿って前記基板に設けられた複数の表示画素と、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、行方向に配列された複数の走査ラインと、
前記複数の表示画素の少なくともいずれかにそれぞれ接続され、列方向に配列された複数のデータラインと、
前記基板において行方向に沿って各行にそれぞれ配設され、前記複数の表示画素のうちのいずれかにそれぞれ接続された複数の電源ラインと、
列方向に沿って前記基板の周端部まで各列にそれぞれ配設され、前記電源ラインと各接点において接続された複数の給電ラインと、
前記複数の給電ラインの各一端に接続され、電源電圧を印加する第1電源ドライバ及び前記複数の給電ラインの各他端に接続され、電源電圧を印加する第２電源ドライバを有する電源駆動部と、
を備え、
前記表示画素は、
画素電極を有する発光素子と、ソース、ドレインの一方が前記画素電極に接続され且つソース、ドレインの他方が前記電源ラインに接続され、前記発光素子に発光駆動電流を流す第１トランジスタと、前記第１トランジスタのゲート−ソース間に設けられたキャパシタと、ゲートが前記走査ラインに接続され且つソース、ドレインの一方が前記データラインに接続された第２トランジスタと、
を有し、
前記複数の電源ラインは、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックのうちの第１ブロックの表示画素にそれぞれ接続された第１電源ライン群と、第２ブロックの表示画素にそれぞれ接続された第２電源ライン群と、を含み、
前記複数の給電ラインは、前記第１電源ライン群にそれぞれ設けられた第１接点群において前記第１電源ライン群と接続された第１給電ラインと、前記第２電源ライン群にそれぞれ設けられた第２接点群において前記第２電源ライン群と接続された第２給電ラインと、を含み、
各接点に求められる、各接点から各給電ラインの一端までの距離と前記各接点から前記各給電ラインの他端までの距離のうちより短い方の距離の中で最も長い距離と、各表示画素に求められる、行方向に隣接する２つの接点間における各表示画素から最も近い接点までの距離のうち、最も長い距離と、の和が前記基板の行方向の両周端部間の距離の半分よりも短く設定されていることを特徴とする。

【００１９】
請求項１記載の発明では、
前記複数の給電ラインは、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックの各行の前記電源ラインに接続されていることを特徴とする。

【００２０】
請求項１記載の発明では、
前記表示パネルは、前記給電ラインの一端が配設される前記基板の列方向の前記周端部から前記接点までの距離のうち最も長い距離が、前記基板の行方向の前記周端部側から前記接点までの距離のうち最も長い距離よりも短い。

【００２１】
請求項１記載の発明では、
各接点に求められる、各接点から各給電ラインの一端までの距離と前記各接点から前記各給電ラインの他端までの距離のうちより短い方の距離の中で最も長い距離と、
各表示画素に求められる、行方向に隣接する２つの接点間における各表示画素から最も近い接点までの距離のうち、最も長い距離と、の和が前記基板の行方向の両周端部間の距離の半分よりも短く設定されていることを特徴とする。
【００２２】
請求項２記載の発明では、所定のタイミングで前記表示パネルの各行の前記表示画素に前記走査ラインを介して走査信号を順次印加して、選択状態に設定する走査駆動部と、所望の画像情報を表示するための表示データに応じた階調信号を生成し、前記選択状態に設定された行の前記表示画素に前記データラインを介して順次供給するデータ駆動部と、タイミング制御信号を供給することにより、前記走査駆動部及び前記データ駆動部、前記電源駆動部の各々を所定のタイミングで動作させ、前記表示パネルの前記各ブロックの前記表示画素を、前記表示データに応じた階調状態で一斉に表示動作させる駆動制御部と、をさらに備えていることを特徴とする。
【００２３】
請求項３記載の発明では、前記駆動制御部は、少なくとも、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックの各行の前記表示画素に、前記データ駆動部から前記階調信号を順次供給する期間中、前記電源駆動部により当該ブロックの各行の前記表示画素を非表示動作させる前記電源電圧を印加する前記タイミング制御信号を生成することを特徴とする。
【００２４】
請求項４記載の発明では、列方向の両周端部間の距離が行方向の両周端部間の距離よりも短い基板に設けられ、行方向及び列方向に複数の表示画素が配列された表示パネルを有し、所定のタイミングで各行の前記表示画素を選択状態に設定して、所望の画像情報を表示するための表示データに応じた階調信号を供給することにより、前記表示画素を前記表示データに応じた階調状態で表示動作させて、前記表示パネルに前記所望の画像情報を表示する表示装置の表示駆動方法において、前記表示装置は、前記複数の表示画素の少なくともいずれかにそれぞれ接続され、行方向に配列された複数の走査ラインと、前記複数の表示画素の少なくともいずれかにそれぞれ接続され、列方向に配列された複数のデータラインと、前記基板において行方向に沿って各行にそれぞれ配設され、前記複数の表示画素のうちのいずれかにそれぞれ接続された複数の電源ラインと、列方向に沿って前記基板の周端部まで各列にそれぞれ配設され、前記電源ラインと各接点において接続された複数の給電ラインと、前記複数の給電ラインの各一端に接続され、電源電圧を印加する第1電源ドライバ及び前記複数の給電ラインの各他端に接続され、電源電圧を印加する第２電源ドライバを有する電源駆動部と、を備え、前記表示画素は、画素電極を有する発光素子と、ソース、ドレインの一方が前記画素電極に接続され且つソース、ドレインの他方が前記電源ラインに接続され、前記発光素子に発光駆動電流を流す第１トランジスタと、前記第１トランジスタのゲート−ソース間に設けられたキャパシタと、ゲートが前記走査ラインに接続され且つソース、ドレインの一方が前記データラインに接続された第２トランジスタと、を有し、前記複数の電源ラインは、前記複数の表示画素を所定の複数行ごとにグループ分けした各ブロックのうちの第１ブロックの表示画素にそれぞれ接続された第１電源ライン群と、第２ブロックの表示画素にそれぞれ接続された第２電源ライン群と、を含み、前記複数の給電ラインは、前記第１電源ライン群にそれぞれ設けられた第１接点群において前記第１電源ライン群と接続された第１給電ラインと、前記第２電源ライン群にそれぞれ設けられた第２接点群において前記第２電源ライン群と接続された第２給電ラインと、を含み、各接点に求められる、各接点から各給電ラインの一端までの距離と前記各接点から前記各給電ラインの他端までの距離のうちより短い方の距離の中で最も長い距離と、各表示画素に求められる、行方向に隣接する２つの接点間における各表示画素から最も近い接点までの距離のうち、最も長い距離と、の和が前記基板の行方向の両周端部間の距離の半分よりも短く設定され、前記各ブロックの前記表示画素に、前記複数の給電ライン及び前記電源ラインを介して、前記電源駆動部が第１の電源電圧を印加して当該ブロックの前記表示画素を同時に非表示動作させるステップと、前記非表示動作状態において、前記各ブロックの各行の前記表示画素に前記階調信号を順次供給して書き込むステップと、前記各ブロックの前記表示画素に、前記複数の給電ライン及び前記電源ラインを介して、前記電源駆動部が第２の電源電圧を印加して当該ブロックの前記表示画素を前記表示データに応じた前記階��状態で同時に表示動作させるステップと、を含むことを特徴とする。
【００２５】
請求項５記載の発明では、前記ブロックの前記表示画素を同時に非表示動作させるステップは、前記各表示画素の前記発光素子を非発光動作させ、前記表示画素を前記表示データに応じた前記階調状態で表示動作させるステップは、前記各表示画素の前記発光素子を前記表示データに応じた輝度階調で発光動作させることを特徴とする。
【発明の効果】
【００２６】
本発明に係る表示装置及びその駆動制御方法によれば、表示パネルを大画面化又は高精細化した場合であっても、表示データに対応した適切な電流値を有する発光駆動電流を発光素子に流して適切な輝度階調で発光動作させ、良好な表示画質を実現することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る表示装置及びその駆動制御方法について、実施の形態を示して詳しく説明する。なお、以下に示す実施形態においては、表示パネルとして、発光素子を備えた複数の表示画素（表示セル）を２次元配列した構成を有し、各表示画素が表示データ（映像データ）に応じた輝度階調で発光動作することにより画像情報を表示する発光素子型の表示装置について説明するが、本発明はこれに限定されるものではなく、液晶表示装置のように、各表示画素が表示データに応じて階調制御（表示データに応じた階調状態に設定）され、当該表示パネルへの透過光や反射光により所望の画像情報を表示する表示装置であってもよい。
【００２８】
＜表示装置＞
まず、本発明に係る表示装置の概略構成について、図面を参照して説明する。
図１は、本発明に係る表示装置の一実施形態を示す概略ブロック図である。また、図２は、本実施形態に係る表示装置に適用される表示パネルの一例を示す概略構成図である。
【００２９】
図１、図２に示すように、本実施形態に係る表示装置１００は、概略、絶縁性基板１１に設けられている、行方向（図中横方向）及び列方向（図中縦方向）に相互に直交するように配設されたｍ本（ここではｍは３の倍数）の走査ラインＳＬ（ＳＬ１、ＳＬ２、・・・ＳＬｍ）とｎ本（ここではｎは３の倍数）のデータラインＤＬ（ＤＬ１、ＤＬ２、・・・ＤＬｎ）との各交点近傍に、後述する画素駆動回路及び発光素子を備えた複数の表示画素ＥＭが２次元配列された表示領域１１０ａを有する表示パネル１１０と、当該表示パネル１１０の各走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで選択レベル（オンレベルｏｎであって、選択されるトランジスタがｎチャネルであればハイレベル、ｐチャネルならローレベル）の走査信号Ｖselを印加することにより、行ごとの表示画素ＥＭを順次選択状態に設定する走査ドライバ（走査駆動部）１２０と、表示パネル１１０の各データラインＤＬに接続され、且つ各データラインＤＬを介して、走査ドライバ１２０により上記選択状態に設定された各行ごとの表示画素ＥＭに流れる表示データに応じた階調信号（階調電流Ｉdata）の電流値を制御するデータドライバ（データ駆動部）１３０と、それぞれ、列方向に沿って配設されたｎ本の給電ラインＰＬ（ＰＬ１、ＰＬ２、・・・ＰＬｎ）の一端側及び他端側に接続され、各給電ラインＰＬに所定のタイミングで電源電圧（第１の電源電圧、第２の電源電圧）Ｖscを印加する一対の電源ドライバ（電源駆動部）１４０Ａ、１４０Ｂと、後述する表示データ生成回路１６０から供給されるタイミング信号に基づいて、少なくとも上記走査ドライバ１２０及びデータドライバ１３０、電源ドライバ１４０Ａ、１４０Ｂの動作状態を制御して、表示パネル１１０における所定の画像表示動作を実行するための走査制御信号、データ制御信号及び電源制御信号を生成してそれぞれ走査ドライバ１２０、データドライバ１３０及び電源ドライバ１４０Ａ、１４０Ｂに出力するシステムコントローラ（駆動制御部）１５０と、表示装置１００の外部から供給される映像信号に基づいて、表示データ（輝度階調データ）を生成してデータドライバ１３０に供給するとともに、該表示データに基づいて表示パネル１１０に所定の画像情報を表示するためのタイミング信号（システムクロック等）を抽出、又は、生成してシステムコントローラ１５０に供給する表示データ生成回路１６０と、を備えている。
【００３０】
以下、上記各構成について具体的に説明する。
図３は、本実施形態に係る表示装置に適用される表示パネルの周辺回路（走査ドライバ、電源ドライバ）の一例を示す概略構成図であり、図４は、本実施形態に係る表示装置に適用されるデータドライバの一例を示す概略構成図である。
【００３１】
（表示パネル）
本実施形態に係る表示装置１００に適用される表示パネル１１０は、図２に示すように、透明な絶縁性基板１１の一方面上の中央に位置する表示領域１１０ａ内に行方向及び列方向に２次元配列された複数の表示画素ＥＭが、予め複数行ごとにグループ分けされて任意の数の画素ブロック（図２では、画素ブロックＢＬ１〜ＢＬ３の３ブロック）に分割され、さらに、電源ラインＶＬ（ＶＬ１、ＶＬ２、・・・ＶＬｍ）が行方向に沿ってつまり各行の走査ラインＳＬに並行して配設されている。
【００３２】
表示パネル１１０の表示領域１１０ａは、例えば縦横比が３：４或いは９：１６のように列方向の長さが行方向の長さよりも短く設定されているため、絶縁性基板１１も列方向の両周端１１ｂ、１１ｃ間の距離が行方向の両周端１１ｄ、１１ｅ間の距離よりも短く設定されている。
各給電ラインＰＬは、表示領域１１０ａ内の列方向に縦断し、基板１１の列方向の両周端部１１ｂ、１１ｃ近傍まで延在している。
【００３３】
上方の周端部１１ｂ近傍では、各給電ラインＰＬの一端が引き回し配線ＡＰＬ（ＡＰＬ１、ＡＰＬ２、ＡＰＬ３、・・・ＡＰＬｎ）の一端に接続されている。また、引き回し配線ＡＰＬの他端は、電源ドライバ１４０Ａに接続されている。同様に、下方の周端部１１ｃ近傍では、各給電ラインＰＬの他端が引き回し配線ＢＰＬ（ＢＰＬ１、ＢＰＬ２、ＢＰＬ３、・・・ＢＰＬｎ）の一端に接続されている。また、引き回し配線ＢＰＬの他端は、電源ドライバ１４０Ｂに接続されている。
引き回し配線ＡＰＬ及び引き回し配線ＢＰＬはフレキシブル基板に形成されており、電源ドライバ１４０Ａ及び電源ドライバ１４０Ｂは、このフレキシブル基板に形成されていてもよく、またフレキシブル基板に設けられていなくてもよい。
【００３４】
各給電ラインＰＬには、各画素ブロックＢＬ１〜ＢＬ３ごとに仕分けされた複数の接点Ｎｚが設けられており、各接点Ｎｚは、給電ラインＰＬに対して略直交方向に延在している電源ラインＶＬに接続されている。各給電ラインＰＬは、画素ブロックＢＬ１〜ＢＬ３のうちのいずれか１つに仕分けられた電源ラインＶＬ群に接続されている。換言すれば各電源ラインＶＬは、画素ブロックＢＬ１〜ＢＬ３のうちのいずれか１つに仕分けられ、仕分けられたある画素ブロックＢＬ内において、行方向に所定の間隔を置いて配置される給電ラインＰＬ群のうち、画素ブロックの数ごとに１つの給電ラインＰＬ、つまり（画素ブロック数−１）おきの給電ラインＰＬと接点Ｎｚで接続されている。
【００３５】
より具体的には、画素ブロックＢＬ１の各表示画素ＥＭは、給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)の複数の接点Ｎｚと接続されており、画素ブロックＢＬ２の各表示画素ＥＭは、給電ラインＰＬ２、ＰＬ５、・・・ＰＬ(3*r+2)の複数の接点Ｎｚと接続されており、画素ブロックＢＬ３の各表示画素ＥＭは、給電ラインＰＬ３、ＰＬ６、・・・ＰＬ(3*r+3)の複数の接点Ｎｚと接続されている。ここで、ｒは、３×ｒ＋３が給電ラインＰＬの総本数ｎ以下となる０以上の整数（０、１、２、３、・・・）である。
【００３６】
このように、図２に示す表示パネル１１０においては、画素ブロックＢＬ１に含まれる１行目からｍ／３行目までの電源ラインＶＬ１〜ＶＬ(m/3)が、各接点Ｎｚで接続された各給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)、及び引き回し配線ＡＰＬ、引き回し配線ＢＰＬを介して電源ドライバ１４０Ａ、１４０Ｂのそれぞれに接続されている。また、画素ブロックＢＬ２に含まれる１＋ｍ／３行目から２×ｍ／３行目までの電源ラインＶＬ(1+m/3)〜ＶＬ(2*m/3)が、各接点Ｎｚで接続された各給電ラインＰＬ２、ＰＬ５、・・・ＰＬ(3*r+2)を介して電源ドライバ１４０Ａ、１４０Ｂに接続されている。さらに、画素ブロックＢＬ３に含まれる１＋２×ｍ／３行目からｍ行目までの電源ラインＶＬ(1+2*m/3)〜ＶＬｍが、各接点Ｎｚで接続された各給電ラインＰＬ３、ＰＬ６、・・・ＰＬ(3*r+3)を介して電源ドライバ１４０Ａ、１４０Ｂに接続されている。また、給電ラインＰＬの総本数は、図２に示す表示パネル１１０においては、データラインＤＬの総本数と同数に設定されているが、例えば後述するように各表示画素ＥＭが赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の色成分（色画素）からなる場合においては、ｎ／３本に設定されるように、データラインＤＬの総本数未満であってもよい。
【００３７】
ここで、複数の給電ラインＰＬの各接点Ｎｚから、各給電ラインＰＬの電源ドライバ１４０Ａと接続されている一端及び電源ドライバ１４０Ｂと接続されている他端のうちのより近い方までの距離Ｄ１のうちで、最も長い距離をＤ１maxとする。例えば、１行目の表示画素ＥＭでは、給電ラインＰＬの各接点Ｎｚから給電ラインＰＬの一端との距離Ｄｕと、各接点Ｎｚから給電ラインＰＬの他端との距離Ｄｄとでは、距離Ｄｕの方が長い。
【００３８】
このように、各接点Ｎｚにおいて、それぞれ短い方の距離を比較し、この中で最も長いもの、例えば第１行目と第ｍ行目の中間近傍である第ｍ／２行または第（１＋ｍ／２）行での接点Ｎｚから給電ラインＰＬの一端又は給電ラインＰＬの他端までの距離を距離Ｄ１maxとしている。
【００３９】
また、行方向に隣接する２つの接点間における各表示画素ＥＭ（図２では３つの表示画素ＥＭのそれぞれ）から最も近い接点Ｎｚまでの距離Ｄ２のうち、最も長い距離をＤ２max（図２では、行方向に隣接する接点Ｎｚ同士の間隔の約半分）とする。そして、距離Ｄ１maxと距離Ｄ２maxの和は、基板１１の行方向の両周端部１１ｄ、１１ｅ間の距離の半分よりも短く設定されている。
【００４０】
したがって、いずれの表示画素ＥＭも、電源ドライバ１４０Ａに接続される給電ラインＰＬの一端までの距離と、電源ドライバ１４０Ｂに接続される給電ラインＰＬの他端までの距離との短い方が、基板１１の行方向の両周端部１１ｄ、１１ｅ間の距離の半分よりも短く設定されているので、各給電ラインＰＬを行方向に延在させて給電ラインＰＬの一端及び他端をそれぞれ両周端部１１ｄ、１１ｅ近傍にそれぞれ配置する場合に比べて、表示画素ＥＭから基板１１の周端部までの接続配線の距離のうち最も長い部分を短くすることができる。このような配線での電圧降下は、配線の距離が長くなるにしたがって大きくなるので、電圧降下の影響が最も大きい部分での電圧降下を抑制することができる。
【００４１】
以上のように、電源ドライバ１４０Ａ又は電源ドライバ１４０Ｂと接続するための給電ラインＰＬの引き回し端子を、表示パネル１１０（基板１１）の縦横比の短い方（列方向）の周縁側に設けたので、縦横比の長い方（行方向）の周端側に給電ラインＰＬの引き回し端子を設けるのに比べて、給電ラインＰＬの引き回し端子から表示画素ＥＭとの接続最短距離のうち、最も長い部分での電圧降下を抑制することができ、各表示画素ＥＭでの表示特性のばらつきを小さくすることができる。
【００４２】
また上述では、表示パネル１１０の両周端から給電ラインＰＬを引き回したが、一方の周端部のみから引き回すようにしてもよい。この場合、例えば給電ラインＰＬの上側の周端部１１ｂのみから引き回すのであれば、給電ラインＰＬを電源ドライバ１４０Ａのみと接続して、電源ドライバ１４０Ｂを設けなくてもよく、給電ラインＰＬの下側の周端部１１ｃのみから引き回すのであれば、給電ラインＰＬを電源ドライバ１４０Ｂのみと接続して、電源ドライバ１４０Ａを設けなくてもよい。このように、給電ラインＰＬを列方向の一方の周端部（例えば周端部１１ｂ）にのみに設けた場合、一方の周端部（例えば周端部１１ｂ）から最も離れた接点Ｎｚ、つまり他方の周端部（例えば周端部１１ｃ）に最も近い接点Ｎｚから当該一方の周端部（例えば周端部１１ｂ）までの距離が、比較例として給電ラインＰＬを行方向に沿って延在させ、行方向の両周端部１１ｄ、１１ｅのうちの一方に周端部（例えば周端部１１ｄ）から最も離れた接点Ｎｚ、つまり他方の周端部（例えば周端部１１ｅ）に最も近い接点Ｎｚから当該一方の周端部（例えば周端部１１ｄ）までの距離よりも短い。なお、表示画素の具体例については詳しく後述する。
【００４３】
（走査ドライバ）
走査ドライバ１２０は、表示パネル１１０内に設けられ、具体的には、表示パネル１１０の絶縁性基板上に配置され、システムコントローラ１５０から供給される走査制御信号に基づいて、各行の走査ラインＳＬに選択レベル（後述する表示画素ＥＭにおいては、オンレベルｏｎ）の走査信号Ｖselを印加することにより、各行ごとの表示画素ＥＭを選択状態に設定する。具体的には、各行の走査ラインＳＬに走査信号Ｖselを印加する動作を、相互に時間的に重ならないタイミングでずらして実行することにより、各行ごとの表示画素ＥＭを順次選択状態に設定する。
【００４４】
特に、本実施形態に係る表示装置１００においては、表示パネル１１０について予め画素ブロックにグループ分けされた複数行ごとの表示画素ＥＭに対して、グループ内の各行の走査ラインＳＬに順次走査信号Ｖselを印加することにより、当該画素ブロックについて各行の表示画素ＥＭが順次選択状態に設定され、さらに、各画素ブロックについて同様の動作を順次繰り返し実行されることにより、表示パネル１１０に配列された全ての表示画素ＥＭが行ごとに順次選択状態に設定される。
【００４５】
ここで、走査ドライバ１２０は、例えば、図３に示すように、後述するシステムコントローラ１５０から走査制御信号として供給される走査クロック信号ＳＣＫ及び走査スタート信号ＳＳＴに基づいて、各行の走査ラインＳＬに対応するシフト信号を順次出力する周知のシフトレジスタ１２１と、該シフトレジスタ１２１から出力されるシフト信号を所定の信号レベル（選択レベル）に変換し、システムコントローラ１５０から走査制御信号として供給される出力制御信号ＳＯＥに基づいて、各走査ラインＳＬに走査信号Ｖselとして出力する出力回路部（出力バッファ）１２２と、を備えている。
【００４６】
（データドライバ）
データドライバ１３０は、表示パネル１１０内に設けられ、具体的には、表示パネル１１０の絶縁性基板上に配置され、概略、システムコントローラ１５０から供給されるデータ制御信号に基づいて、後述する表示データ生成回路１６０から供給される、デジタル信号からなる表示データ（輝度階調データ）を１行分ごとに所定のタイミングで順次取り込んで保持し、該表示データの階調値に対応する電流値を有する階調電流Ｉdataを生成して、上記選択状態（書込動作期間）に設定された行の表示画素ＥＭに対して、各列のデータラインＤＬを介して一斉に供給する。
【００４７】
データドライバ１３０は、例えば、図４に示すように、システムコントローラ１５０から供給されるデータ制御信号（シフトクロック信号ＣＬＫ、サンプリングスタート信号ＳＴＲ）に基づいて、順次シフト信号を出力するシフトレジスタ１３１と、該シフト信号の入力タイミングに基づいて、表示データ生成回路１６０から供給される１行分の表示データＤ０〜Ｄｎを順次取り込むデータレジスタ１３２と、データ制御信号（データラッチ信号ＳＴＢ）に基づいて、データレジスタ１３２により取り込まれた１行分の表示データＤ０〜Ｄｎを保持するデータラッチ回路１３３と、図示を省略した電源供給手段から供給される階調基準電圧Ｖ０〜ＶＰに基づいて、上記保持された表示データＤ０〜Ｄｎを、所定のアナログ信号電圧（階調電圧Ｖpix）に変換するＤ／Ａコンバータ１３４と、アナログ信号電圧に変換された表示データに対応する階調電流Ｉdataを生成し、システムコントローラ１５０から供給されるデータ制御信号（出力イネ−ブル信号ＯＥ）に基づくタイミングで、当該表示データに対応する列のデータラインＤＬに一斉に出力する電圧電流変換・階調電流供給回路１３５と、を備えている。
なお、図４に示したデータドライバ１３０は、表示データに応じた電流値を有する階調電流Ｉdataを生成することができる一例を示したものに過ぎず、本発明はこれに限定されるものではないことはいうまでもない。
【００４８】
（電源ドライバ）
電源ドライバ１４０Ａ、１４０Ｂは、システムコントローラ１５０から供給される電源制御信号に基づいて、それぞれ引き回し配線ＡＰＬ及び引き回し配線ＢＰＬに同時に同一の電圧レベルを有する電源電圧Ｖscを各画素ブロックごとに出力する。出力された電源電圧Ｖscは、表示パネル１１０の列方向に配設された各給電ラインＰＬの両端から電源ラインＶＬを経由して表示画素ＥＭに対して所定の電源電圧Ｖscに印加される。
【００４９】
具体的には、図１３に示すように、ある所定の画素ブロックにおいて、上記走査ドライバ１２０により当該画素ブロックに含まれる各走査ラインＳＬに選択レベルの走査信号Ｖselが順次印加される選択状態（当該画素ブロックに含まれる各行の表示画素が選択状態となる期間；非発光動作期間）において、給電ラインＰＬに接点Ｎｚ（コンタクトホールＨＬｚ）を介して接続された当該画素ブロックの各行の電源ラインＶＬに対して、ローレベルＬの電源電圧Ｖsc（＝Ｖｓ；第１の電源電圧）が一括して印加される。この期間、当該画素ブロック以外の画素ブロックでは、ハイレベルＨの電源電圧Ｖsc（＝Ｖｅ；第２の電源電圧）を一括して印加されている。
【００５０】
例えば、画素ブロックＢＬ１の選択期間であれば、つまり走査ラインＳＬ１、ＳＬ２、・・・ＳＬ(m/3)に順次選択レベル（オンレベルｏｎ）の走査信号Ｖselが出力されている間、電源ドライバ１４０Ａ、１４０Ｂが同期して引き回し配線ＡＰＬ１、ＡＰＬ４、・・・ＡＰＬ(3*r+1)及び引き回し配線ＢＰＬ１、ＢＰＬ４、・・・ＢＰＬ(3*r+1)にローレベルＬの電源電圧Ｖsc（＝Ｖｓ）を出力する。ローレベルＬの電源電圧Ｖscは給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)及び画素ブロックＢＬ１の各電源ラインＶＬ１、ＶＬ２、ＶＬ３、・・・ＶＬ(m/3)を介して画素ブロックＢＬ１の表示画素ＥＭに供給される。この間、画素ブロックＢＬ２の表示画素ＥＭ及び画素ブロックＢＬ３の表示画素ＥＭには、非選択レベル（オフレベルｏｆｆ）の走査信号Ｖselが印加されて非選択の状態で且つハイレベルＨの電源電圧Ｖsc（＝Ｖｅ；第２の電源電圧）が供給されている。
【００５１】
同様に、画素ブロックＢＬ２の選択期間であれば、つまり走査ラインＳＬ(1+m/3)、ＳＬ(2+m/3)、・・・ＳＬ(2*m/3)に順次選択レベル（オンレベルｏｎ）の走査信号Ｖselが出力されている間、電源ドライバ１４０Ａ、１４０Ｂが同期して引き回し配線ＡＰＬ２、ＡＰＬ５、・・・ＡＰＬ(3*r+2)及び引き回し配線ＢＰＬ２、ＢＰＬ５、・・・ＢＰＬ(3*r+2)にローレベルＬの電源電圧Ｖsc（＝Ｖｓ）を出力する。ローレベルＬの電源電圧Ｖscは給電ラインＰＬ２、ＰＬ５、・・・ＰＬ(3*r+2)及び画素ブロックＢＬ２の各電源ラインＶＬ(1+m/3)、ＶＬ(2+m/3)、ＶＬ(3+m/3)、・・・ＶＬ(2*m/3)を介して画素ブロックＢＬ２の表示画素ＥＭに供給される。この間、画素ブロックＢＬ１の表示画素ＥＭ及び画素ブロックＢＬ３の表示画素ＥＭには、非選択レベル（オフレベルｏｆｆ）の走査信号Ｖselが印加されて非選択の状態で且つハイレベルＨの電源電圧Ｖscが供給されている。
【００５２】
そして、画素ブロックＢＬ３の選択期間であれば、つまり走査ラインＳＬ(1+2*m/3)、ＳＬ(2+2*m/3)、・・・ＳＬmに順次選択レベル（オンレベルｏｎ）の走査信号Ｖselが出力されている間、電源ドライバ１４０Ａ、１４０Ｂが同期して引き回し配線ＡＰＬ３、ＡＰＬ６、・・・ＡＰＬ(3*r+3)及び引き回し配線ＢＰＬ３、ＢＰＬ６、・・・ＢＰＬ(3*r+3)にローレベルＬの電源電圧Ｖsc（＝Ｖｓ）を出力する。ローレベルＬの電源電圧Ｖscは給電ラインＰＬ３、ＰＬ６、・・・ＰＬ(3*r+3)及び画素ブロックＢＬ３の各電源ラインＶＬ(1+2*m/3)、ＶＬ(2+2*m/3)、ＶＬ(3+2*m/3)、・・・ＶＬmを介して画素ブロックＢＬ３の表示画素ＥＭに供給される。この間、画素ブロックＢＬ１の表示画素ＥＭ及び画素ブロックＢＬ２の表示画素ＥＭには、非選択レベル（オフレベルｏｆｆ）の走査信号Ｖselが印加されて非選択の状態で且つハイレベルＨの電源電圧Ｖscが供給されている。
【００５３】
これにより、例えば画面のアスペクト比（横縦比）がワイド画面に対応した表示パネル１１０を適用した場合（アスペクト比１６：９、例えば横１９２０画素×縦１０８０画素からなる表示パネル）、電源ドライバ１４０Ａ、１４０Ｂから各給電ラインＰＬ及び電源ラインＶＬを介して各表示画素ＥＭに印加される電源電圧Ｖscの供給経路（電源ドライバ１４０Ａ、１４０Ｂから各表示画素ＥＭに至る配線長）が、行方向に配設された電源ラインＶＬの全長に比較して短くなるので、当該供給経路の配線抵抗による電圧降下や電源電圧の印加タイミングの遅延が抑制される。具体的な検証については後述する。
【００５４】
また、画素ブロックのいずれかの行の表示画素ＥＭに選択レベルの走査信号が印加されて選択状態に設定されている期間（書込動作期間）中は、当該画素ブロックの行の表示画素ＥＭにローレベルＬの電源電圧Ｖsc（＝Ｖｓ）が同時に印加されることにより、当該画素ブロックの表示画素ＥＭは非発光動作状態（非表示動作状態）に設定され、当該画素ブロックの行の表示画素ＥＭに対して書込動作が終了した後において、当該画素ブロックの全ての行の表示画素ＥＭにハイレベルＨの電源電圧Ｖsc（＝Ｖｅ）が同時印加されることにより、当該画素ブロックの表示画素ＥＭは発光動作状態（表示動作状態）に設定される。
【００５５】
ここで、電源ドライバ１４０Ａ、１４０Ｂは、同一の構成を有し、例えば、図３に示すように、システムコントローラ１５０から電源制御信号として供給されるクロック信号ＶＣＫ及びスタート信号ＶＳＴに基づいて、表示パネル１１０に設定された画素ブロックの数に対応するシフト信号を順次出力する周知のシフトレジスタ１４１Ａ、１４１Ｂと、シフト信号を所定の電圧レベル（電圧値Ｖｅ、Ｖｓ）に変換して、電源制御信号として供給される出力制御信号ＶＯＥに基づいて、各画素ブロックごとの各行の電源ラインＶＬに、各画素ブロックに対応して設けられた（接点Ｎｚを介して接続された）給電ラインＰＬを介して電源電圧Ｖscとして出力する出力回路部１４２Ａ、１４２Ｂと、を備えている。
【００５６】
本実施形態に係る電源ドライバ１４０Ａ、１４０Ｂにおいては、上述したように表示パネル１１０の列方向に配設される給電ラインＰＬが、各データラインＤＬに並行して配設され、かつ、表示パネル１１０に設定される画素ブロックの数−１おき（すなわち、画素ブロックＢＬ１においては、給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)となる２本おき）に、同一の画素ブロックの各電源ラインＶＬに接続されているので、電源ドライバ１４０Ａ、１４０Ｂから各給電ラインＰＬ（２本おきの給電ラインＰＬ(3*r+1)、ＰＬ(3*r+2)、ＰＬ(3*r+3)ごと）に順次電源電圧Ｖscを印加することにより、画素ブロックＢＬ１、ＢＬ２、ＢＬ３（すなわち、各画素ブロックに含まれる表示画素ＥＭ）が順次非発光状態、又は発光状態に設定されることになる。
【００５７】
また、各行の選択動作期間（書込動作期間）及び全画素発光動作期間が順次繰り返される場合、電源ドライバ１４０Ａ、１４０Ｂは、例えば、図１８に示すように、システムコントローラ１５０から供給される電源制御信号に基づいて、書込動作期間に、全ての引き回し配線ＡＰＬ及び引き回し配線ＢＰＬに、ローレベルＬの電位Lowの電源電圧Ｖsc（＝Ｖｓ；第１の電源電圧）を同期して一括して印加し、また、画素ブロックの発光動作期間に、全ての引き回し配線ＡＰＬ及び引き回し配線ＢＰＬに、ハイレベルの電位Ｈの電源電圧Ｖsc（＝Ｖｅ；第２の電源電圧）を一括して印加してもよい。
【００５８】
書込動作期間中、選択された行の表示画素ＥＭでは表示データに応じた階調信号（階調電流Ｉdata）が流れ、このとき、選択されていない表示画素ＥＭでは、キャパシタＣｓ間の電位が有機ＥＬ素子ＯＥＬが発光すべき程度であっても、選択されている表示画素ＥＭと同様に電源電圧ＶscがローレベルＬの電位Lowのために発光しない。そして、発光動作期間になると、表示パネル１１０の全表示画素ＥＭのうち、キャパシタＣｓ間の電位が有機ＥＬ素子ＯＥＬが発光すべき程度である表示画素ＥＭは、その直前に選択された行であるかどうかにかかわらず発光する。
このように、各行の選択期間と次の行の選択期間との間に発光動作期間を設けて発光すべき画素を全て同時に発光するようにしてもよい。
【００５９】
（システムコントローラ）
システムコントローラ１５０は、少なくとも、走査ドライバ１２０及びデータドライバ１３０、電源ドライバ１４０Ａ、１４０Ｂの各々に対して、動作状態を制御するタイミング制御信号として、走査制御信号及びデータ制御信号、電源制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、所定の電圧レベルを有する走査信号Ｖsel及び表示データに応じた階調信号（階調電流Ｉdata）、電源電圧Ｖscを生成して表示パネル１１０に出力させ、各表示画素ＥＭ（後述する画素駆動回路ＤＣ）における駆動制御動作（書込動作、発光動作）を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御（後述する表示装置の表示駆動制御）を行う。
【００６０】
（表示データ生成回路）
表示データ生成回路１６０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データ（輝度階調データ）としてデータドライバ１３０のデータレジスタ回路１３２に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示データ生成回路１６０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示データ生成回路１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０、電源ドライバ１４０Ａ、１４０Ｂに対して個別に供給する各制御信号を生成する。
【００６１】
（表示パネル・表示画素の具体例）
次いで、本実施形態に係る表示装置の表示パネル、及び、当該表示パネルに２次元配列される表示画素の具体例について説明する。
図５は、本実施形態に係る表示装置に適用される表示パネルの画素配列状態の一例を示す概略平面図であり、図６は、本実施形態に係る表示パネルに適用可能な表示画素の回路構成の一例を示す等価回路図である。なお、図５に示す平面図においては、説明の都合上、表示パネルを視野側から見た場合の各表示画素（色画素）の配置と、上述した給電ライン及び電源ラインの配設構造との関係のみを示し、他の配線（走査ラインやデータライン等）や素子（後述する画素駆動回路を構成する薄膜トランジスタやキャパシタ等）の表示を省略した。また、本具体例においては、各表示画素ＥＭが赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂからなる場合について説明するが、図２に示したように、各表示画素ＥＭが単一の色画素からなるもの（すなわち、モノクローム型の表示パネル）であってもよい。
【００６２】
本実施形態に適用可能な表示パネルは、ガラス基板等の絶縁性基板（図示を省略）の一面側（視野側）に、例えば図５に示すように、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色を一組とする色画素ＰＸｒ、ＰＸｇ、ＰＸｂからなる複数の表示画素ＥＭがマトリクス状に配列されている。これにより、図面横方向にＲＧＢ３色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂが順次繰り返し複数（３の倍数）配列されるとともに、図面縦方向に同一色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂが複数配列されている。ここでは、例えば絶縁性基板上に図面横方向（表示パネル１１０の長手方向）に１９２０個（ＲＧＢ各色の色画素は１９２０×３＝５７６０個）、図面縦方向（表示パネル１１０の短手方向）に１０８０個（ＲＧＢ各色の色画素は１０８０個）の表示画素ＥＭが配列されているものとする。
【００６３】
各表示画素ＥＭ（ＲＧＢからなる色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）は、概略、行方向に配設された走査ラインＳＬに並行する電源ラインＶＬ、及び、列方向方向に配設されたデータラインＤＬに並行する給電ラインＰＬに囲まれた領域に形成されている。
また、図２に示した場合と同様に、表示パネル１１０に２次元配列された表示画素ＥＭは、１行目から３６０（＝ｍ／３）行目を画素ブロックＢＬ１、３６１（＝１＋ｍ／３）行目から７２０（＝２×ｍ／３）行目を画素ブロックＢＬ２、７２１（＝１＋２×ｍ／３）行目から１０８０（＝ｍ）行目を画素ブロックＢＬ３としてグループ分けされている。そして、各画素ブロックに含まれる各行の電源ラインＶＬは、各々、各画素ブロックごとに特定の順番の給電ラインＰＬにのみ接続されている。
【００６４】
すなわち、画素ブロックＢＬ１に含まれる全ての電源ラインＶＬ１〜ＶＬ３６０は、各々接点Ｎｚを介してＰＬ１、ＰＬ４、・・ＰＬ(3*r+1)、・・・ＰＬ1918に共通に接続され、画素ブロックＢＬ２に含まれる全ての電源ラインＶＬ３６１〜ＶＬ７２０は、各々接点Ｎｚを介してＰＬ２、ＰＬ５、・・ＰＬ(3*r+2)、・・・ＰＬ1919に共通に接続され、画素ブロックＢＬ３に含まれる全ての電源ラインＶＬ７２１〜ＶＬ１０８０は、各々接点Ｎｚを介してＰＬ３、ＰＬ６、・・ＰＬ(3*r+3)、・・・ＰＬ1920に共通に接続されている。
【００６５】
表示画素ＥＭ（又は、各色画素ＰＸｒ、ＰＸｇ、ＰＸｂは、例えば図６に示すように、走査ドライバ１２０から走査ラインＳＬを介して印加される走査信号Ｖselに基づいて、表示画素ＥＭを選択状態に設定し、当該選択状態においてデータドライバ１３０からデータラインＤＬを介して供給される階調信号（階調電流Ｉdata）を取り込み、該階調信号に応じた発光駆動電流を生成する画素駆動回路ＤＣと、該画素駆動回路ＤＣから供給される発光駆動電流に基づいて、所定の輝度階調で発光動作する有機ＥＬ素子（発光素子）ＯＥＬと、を備えている。
【００６６】
画素駆動回路ＤＣは、具体的には、例えば図６に示すように、ゲート端子が接点Ｎ１１を介して走査ラインＳＬに、ドレイン端子が電源ラインＶＬに、ソース端子が接点Ｎ１３に各々接続されたトランジスタ（書込制御手段、第２のスイッチ手段）Ｔｒ１１と、ゲート端子が走査ラインＳＬに、ソース端子が接点Ｎ１２を介してデータラインＤＬに、ドレイン端子が接点Ｎ１４に各々接続されたトランジスタ（書込制御手段、第３のスイッチ手段）Ｔｒ１２と、ゲート端子が接点Ｎ１３に、ドレイン端子が電源ラインＶＬに、ソース端子が接点Ｎ１４に各々接続されたトランジスタ（発光制御手段、第１のスイッチ手段）Ｔｒ１３と、接点Ｎ１３及び接点Ｎ１４間（トランジスタＴｒ１３のゲート−ソース間）に接続されたキャパシタ（電荷蓄積手段、容量素子）Ｃｓと、を備えている。ここで、電源ラインＶＬは、接点Ｎｚを介して電源電圧Ｖscが印加される給電ラインＰＬに接続されている。また、トランジスタＴｒ１１〜Ｔｒ１３はいずれもｎチャネル型の薄膜トランジスタである。
【００６７】
また、有機ＥＬ素子ＯＥＬは、アノード端子（例えば画素電極）が上記画素駆動回路ＤＣの接点Ｎ１４に接続され、カソード端子（例えば対向電極）が共通電圧ラインＧＬに接続されている。ここで、共通電圧ラインＧＬには、表示データに応じた階調信号（階調電流Ｉdata）が当該表示画素ＥＭに供給される書込動作期間（選択期間）においてローレベルＬに設定される電源電圧Ｖsc（＝Ｖｓ）と等電位であるか、あるいは、当該電源電圧Ｖscよりも高い電圧であり、かつ、有機ＥＬ素子ＯＥＬに発光駆動電流が供給されて所定の輝度階調で発光する発光動作期間（非選択期間）においてハイレベルＨに設定される電源電圧Ｖsc（＝Ｖｅ）よりも低電位となる任意の共通電圧Ｖcom（例えば接地電位ＧＮＤ）が印加される（Ｖｓ≦Ｖcom＜Ｖｅ）。
【００６８】
なお、図６において、キャパシタＣｓはトランジスタＴｒ１３のゲート−ソース間に形成される寄生容量であってもよいし、該ゲート−ソース間に付加的に設けられた補助容量であってもよい。また、トランジスタＴｒ１１〜Ｔｒ１３については、特に限定するものではないが、例えばｎチャネル型のアモルファスシリコントランジスタ又はポリシリコントランジスタのいずれかを適用するものであってもよいし、これらのトランジスタを混在させたものであってもよい。
【００６９】
また、本実施形態においては、画素駆動回路ＤＣにより発光駆動される発光素子として有機ＥＬ素子を適用した場合を示したが、本発明における発光素子はこれに限定されるものではなく、電流制御型の発光素子であれば、例えば発光ダイオード等の他の発光素子であってもよい。さらに、本実施形態においては、画素駆動回路ＤＣにより表示データに応じた発光駆動電流を生成、供給して、電流制御型の発光素子を発光駆動することにより画像情報を表示する場合について説明するが、表示データに応じた電圧成分を生成して、電圧制御型の発光素子を発光駆動する構成や、液晶分子の配向状態を変化させるものであってもよい。
【００７０】
（表示画素の駆動制御方法）
次いで、上述したような表示画素（画素駆動回路）における基本的な駆動制御方法について、図面を参照して説明する。
図７は、本実施形態に適用される表示画素（画素駆動回路）の駆動制御方法を示すタイミングチャートである。また、図８は、本実施形態に適用される表示画素（画素駆動回路）におけるデータ書込動作及び非発光動作を示す概念図であり、図９は、本実施形態に適用される表示画素（画素駆動回路）における発光動作を示す概念図である。
【００７１】
図６に示した画素駆動回路ＤＣを備えた表示画素ＥＭにおける駆動制御動作は、例えば図７に示すように、所定の１処理サイクル期間Ｔcyc内に、当該表示画素ＥＭを選択状態に設定して、表示データに応じた電流値を有する階調電流Ｉdataを供給することにより、画素駆動回路ＤＣに設けられた発光駆動用のトランジスタＴｒ１３のゲート−ソース間（キャパシタＣｓ）に、当該表示データに応じた電圧成分を保持させる書込動作期間Ｔwrtと、当該書込動作期間ＴwrtにトランジスタＴｒ１３のゲート−ソース間に保持された電圧成分に基づいて、表示データに応じた電流値を有する発光駆動電流を有機ＥＬ素子ＯＥＬに流して、所定の輝度階調で発光動作させる発光動作期間Ｔemと、を含むように設定されている（Ｔcyc＞Ｔwrt＋Ｔem）。
【００７２】
また、上記１処理サイクル期間Ｔcyc内の発光動作期間Ｔem以外の期間（上記書込動作期間Ｔwrtを含む期間）には、有機ＥＬ素子ＯＥＬへの発光駆動電流の供給を遮断して、発光動作させない非発光動作期間（非表示動作期間）Ｔnemが設定されている（Ｔcyc≧Ｔem＋Ｔnem、Ｔnem＞Ｔwrt）。ここで、非発光動作期間Ｔnemと書込動作期間Ｔwrtとの関係は、図７に示すように、書込動作期間Ｔwrtが非発光動作期間Ｔnemの冒頭の時間位置に設定されている場合に限定されるものではなく、後述する表示装置の駆動制御方法（表示駆動方法）において説明するように、書込動作期間Ｔwrtが非発光動作期間Ｔnemの任意の時間位置に設定されているものであっても良い。
【００７３】
また、本実施形態に係る１処理サイクル期間Ｔcycは、例えば、表示画素ＥＭが１フレーム（１画面）の画像のうちの１画素分の画像情報を表示するのに要する期間に設定される。すなわち、後述する表示装置の駆動制御方法において説明するように、複数の表示画素ＥＭを行方向及び列方向に２次元配列した表示パネル１１０に、１フレームの画像を表示する場合、上記１処理サイクル期間Ｔcycは、１行分の表示画素ＥＭが１フレームの画像のうちの１行分の画像を表示するのに要する期間に設定される。
【００７４】
（書込動作期間）
まず、書込動作期間Ｔwrtにおいては、図７、図８（ａ）に示すように、走査ドライバ１２０から走査ラインＳＬに対して、選択レベル（オンレベルｏｎ）の走査信号Ｖselを印加して当該表示画素ＥＭを選択状態に設定するとともに、電源ドライバ１４０Ａ及び１４０Ｂから給電ラインＰＬを介して電源ラインＶＬに対して、ローレベルＬの電源電圧Ｖsc（＝Ｖｓ）が印加される。
【００７５】
この選択タイミングに同期して、データドライバ１３０が表示データに応じた電流値を有する階調電流Ｉdataを画素駆動回路ＤＣに流す。データドライバ１３０は画素駆動回路ＤＣに流れる階調電流Ｉdataの電流値を制御する回路であり、画素駆動回路ＤＣ及びデータラインＤＬに階調電流Ｉdataが流れるとき、結果としてデータラインＤＬの電位はローレベルＬの電源電圧Ｖscより低電位になる。
【００７６】
これにより、画素駆動回路ＤＣに設けられたトランジスタＴｒ１１及びＴｒ１２がオン動作して、ローレベルＬの電源電圧ＶscがトランジスタＴｒ１１を介してトランジスタＴｒ１３のゲート端子（接点Ｎ１３；キャパシタＣｓの一端側）に印加されるとともに、トランジスタＴｒ１３のソース端子（接点Ｎ１４；キャパシタＣｓの他端側）がトランジスタＴｒ１２を介して、データラインＤＬに電気的に接続される。
【００７７】
ここで、データラインＤＬには階調電流Ｉdataが供給される際に電源ラインＶＬより低電位になり、階調電流Ｉdataは、引き回し配線ＡＰＬ及び／又は引き回し配線ＢＰＬから、給電ラインＰＬ、電源ラインＶＬを経由して画素駆動回路ＤＣ、データラインＤＬの順に流れていき、データドライバ１３０に引き込まれる動作が行われ、ローレベルＬの電源電圧Ｖscよりも低電位の電圧レベルがトランジスタＴｒ１３のソース端子（接点Ｎ１４；キャパシタＣｓの他端側）に印加される。
【００７８】
このように、データドライバ１３０が強制的にトランジスタＴｒ１３のドレイン−ソース間に表示データに応じた所望の電流値の階調電流Ｉdataを流すと、接点Ｎ１３及びＮ１４間（トランジスタＴｒ１３のゲート−ソース間）の電位差は、階調電流Ｉdataの電流値にしたがった電位差、換言すれば、トランジスタＴｒ１３がドレイン−ソース間に当該所望の電流値の階調電流Ｉdataが流れるような電位差に収束されている。このときの階調電流Ｉdataを書込電流Ｉａと呼ぶ。
【００７９】
このとき、キャパシタＣｓには、接点Ｎ１３及びＮ１４間（トランジスタのＴｒ１３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（図７中、キャパシタＣｓの両端電位Ｖｃ参照）。また、電源ラインＶＬには、ローレベルＬ（接地電位ＧＮＤ以下）の電源電圧Ｖsc（＝Ｖｓ）が印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１４）に印加される電位はカソード端子の電位Ｖcom（共通電圧ラインＧＬに印加される接地電位ＧＮＤ）よりも低くなるので、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されることになり、有機ＥＬ素子ＯＥＬには発光駆動電流は流れず、発光動作は行われない（非発光動作）。
【００８０】
（非発光動作期間）
上記書込動作期間Ｔwrt以外の非発光動作期間Ｔnem（具体的には、書込動作期間Ｔwrtの前後双方、あるいは、前後のいずれかに設定される期間であるが、実質的には書込動作期間Ｔwrtも有機ＥＬ素子ＯＥＬの発光動作は行われていないので非発光動作期間Ｔnemに含まれる）においては、図７、図８（ｂ）に示すように、走査ドライバ１２０から走査ラインＳＬに対して、非選択レベルの走査信号Ｖselを印加（走査信号Ｖselを遮断）して当該表示画素ＥＭを非選択状態に設定する。また、この非発光動作期間Ｔnemにおいては、電源ドライバ１４０Ａ及び１４０Ｂから給電ラインＰＬを介して電源ラインＶＬに対して、ローレベルＬの電源電圧Ｖsc（＝Ｖｓ）が印加される。ここで、非発光動作期間Ｔnemの直前に上述したような書込動作が実行されていた場合には、この非選択タイミングに同期して、データドライバ１３０からの階調電流Ｉdataの供給が遮断されて、当該階調電流Ｉdataの引き込み動作が停止される。
【００８１】
これにより、画素駆動回路ＤＣに設けられたトランジスタＴｒ１１及びＴｒ１２がオフ状態に設定されるので、トランジスタＴｒ１３のゲート端子（接点Ｎ１３；キャパシタＣｓの一端側）と電源ラインＶＬとの電気的な接続が遮断されるとともに、トランジスタＴｒ１３のソース端子（接点Ｎ１４；キャパシタＣｓの他端側）とデータラインＤＬとの電気的な接続も遮断された状態に設定される。ここで、直前に上述した書込動作が実行されていた場合には、キャパシタＣｓには、当該書込動作期間Ｔwrtにおいて蓄積された電荷が保持される。
【００８２】
そのため、接点Ｎ１３及びＮ１４間（トランジスタのＴｒ１３のゲート−ソース間；キャパシタＣｓの両端）に保持される電位差に基づいて、トランジスタＴｒ１３のオン、オフ状態が設定されることになるが、このトランジスタＴｒ１３の動作状態に関わらず、電源ラインＶＬにはローレベルＬ（接地電位ＧＮＤ以下）の電源電圧Ｖsc（＝Ｖｓ）が印加され、また、接点Ｎ１４がデータラインＤＬから遮断された状態に設定されていることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１４）に印加される電位はカソード端子の電位Ｖcom（接地電位ＧＮＤ）に対して同等以下に設定されるので、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されることになり、有機ＥＬ素子ＯＥＬには発光駆動電流は流れず、発光動作は行われない（非発光動作）。
【００８３】
（発光動作期間）
次いで、書込動作期間Ｔwrtを含む非発光動作期間Ｔnem終了後の発光動作期間Ｔemにおいては、図７、図９に示すように、上述した非発光動作期間Ｔnemと同様に、走査ドライバ１２０から走査ラインＳＬに対して、オフレベルｏｆｆの走査信号Ｖselを印加して当該表示画素ＥＭを非選択状態に設定するとともに、データドライバ１３０からの階調電流Ｉdataの供給が遮断された状態に設定する。また、この発光動作期間Ｔemにおいては、電源ドライバ１４０Ａ及び１４０Ｂから給電ラインＰＬを介して電源ラインＶＬに対して、ハイレベルＨの電源電圧Ｖsc（＝Ｖｅ）が印加される。
【００８４】
これにより、画素駆動回路ＤＣに設けられたトランジスタＴｒ１１及びＴｒ１２がオフ動作（又は、オフ状態を継続）して、トランジスタＴｒ１３のゲート端子（接点Ｎ１３；キャパシタＣｓの一端側）への電源電圧Ｖscの印加が遮断されるとともに、トランジスタＴｒ１３のソース端子（接点Ｎ１４；キャパシタＣｓの他端側）への階調電流Ｉdataの引き込み動作に起因する電圧レベルの印加が遮断（又は、遮断状態が継続）されるので、キャパシタＣｓには、上述した書込動作期間Ｔwrtにおいて蓄積された電荷が保持される。
【００８５】
このように、接点Ｎ１３及びＮ１４間（トランジスタのＴｒ１３のゲート−ソース間；キャパシタＣｓの両端）の電位差が保持されることになり、トランジスタＴｒ１３はオン状態を維持する。また、電源ラインＶＬには、共通電圧Ｖcom（接地電位ＧＮＤ）よりも高電位の電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ１４）に印加される電位はカソード端子の電位（接地電位ＧＮＤ）よりも高くなる。
【００８６】
したがって、電源ラインＶＬからトランジスタＴｒ１３、接点Ｎ１４を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、キャパシタＣｓに保持される電圧成分（キャパシタＣｓの両端電位Ｖｃ）は、トランジスタＴｒ１３において階調電流Ｉdataに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値（Ｉｂ≒Ｉａ）を有することになるので、表示画素ＥＭ（有機ＥＬ素子ＯＥＬ）は、表示データ（階調電流Ｉdata）に応じた所定の輝度階調で発光動作する。
【００８７】
このように、本実施形態に係る表示画素ＥＭ（画素駆動回路ＤＣ）によれば、書込動作期間Ｔwrtにおいて、表示データに応じた電流値を指定した階調電流Ｉdata（書込電流Ｉａ）を発光駆動用のトランジスタＴｒ１３のドレイン−ソース間に流して、その電流値に応じてトランジスタＴｒ１３のゲート−ソース間に保持される電圧成分に基づいて、有機ＥＬ素子（発光素子）ＯＥＬに流す発光駆動電流Ｉｂを制御することにより、所定の輝度階調で発光動作させる電流階調指定方式の駆動制御方法を適用することができる。
【００８８】
つまり、電圧信号のみによって有機ＥＬ素子ＯＥＬに流す電流の電流値を制御するのではなく、電流信号によって有機ＥＬ素子ＯＥＬに流す電流の電流値を制御しているので、トランジスタＴｒ１３等が高抵抗化（例えばゲート電圧のしきい値変動）しても、データドライバ１３０が強制的にトランジスタＴｒ１３に流れる書込電流Ｉａを所望の電流値とするので、発光駆動電流Ｉｂが著しく小さくなるといった問題を抑制できる。
【００８９】
なお、本実施形態においては、電流階調指定方式の駆動制御方法について説明したが、本発明はこれに限定されるものではなく、例えば、表示データに応じた電圧値を有する階調電圧を印加することにより、各表示画素の発光素子に表示データに応じた電流値を有する発光駆動電流を流して、所望の輝度階調で発光動作させる電圧階調指定方式の駆動制御方法に対応した回路構成を備えるものであってもよい。ただし、有機ＥＬ素子ＯＥＬのように発光素子として必要な発光駆動電流Ｉｂの電流値が著しく小さい場合、書込電流Ｉａの電流値も小さくなるため、上述した電流階調指定方式の表示装置１００は電圧階調指定方式の表示装置よりも電圧降下の影響が大きく特に有効である。
【００９０】
また、本実施形態に係る表示画素ＥＭ（画素駆動回路ＤＣ）によれば、各表示画素ＥＭに設けられた画素駆動回路ＤＣを構成する単一の発光駆動用のトランジスタＴｒ１３により、表示データに応じた階調電流Ｉdataの電流レベルを電圧レベルに変換する機能（電流／電圧変換機能）と、有機ＥＬ素子ＯＥＬに所定の電流値を有する発光駆動電流Ｉｂを供給する機能（発光駆動機能）の双方を実現することができるので、画素駆動回路ＤＣを構成する各トランジスタの動作特性のバラツキや経時変化の影響を受けることなく、長期間にわたり安定的に所望の発光特性を実現することができる。
【００９１】
なお、本実施形態においては、図６に示したように、各表示画素ＥＭに設けられる画素駆動回路ＤＣとして、３個の薄膜トランジスタＴｒ１１〜Ｔｒ１３を備えた回路構成を示して説明したが、本発明はこれに限定されるものではない。すなわち、電流階調指定方式に対応した画素駆動回路（又は、発光駆動回路）であって、単一の薄膜トランジスタを用いて、表示データに応じた階調信号に対応した電圧成分（電荷）をキャパシタに保持（蓄積）する電圧保持機能、並びに、該保持された電圧成分及び電源電圧Ｖscに基づいて発光素子（有機ＥＬ素子ＯＥＬ）に供給する発光駆動電流の電流値を制御する発光駆動機能を有するものであれば、他の回路構成を有するものであってもよいことはいうまでもない。
【００９２】
（表示画素のデバイス構造）
次いで、図５、図６に示したような表示画素ＥＭ（画素駆動回路ＤＣ及び有機ＥＬ素子ＯＥＬ）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。
図１０は、本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、図５に示した赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂからなる表示画素ＥＭの平面レイアウトを示す。なお、図１０においては、画素駆動回路ＤＣの各トランジスタ及び各配線層等が形成された層を中心に具体的に示す。
【００９３】
また、図１１、図１２は、各々、図１０に示した平面レイアウトを有する表示画素ＥＭにおけるＸ１−Ｘ１断面及びＸ２−Ｘ２断面を示す概略断面図である。ここで、本実施形態においては、各表示画素ＥＭに設けられる有機ＥＬ素子（発光素子）ＯＥＬとして、高分子系の有機材料からなる有機ＥＬ層を備えた有機ＥＬ素子を適用した場合について説明する。この場合、画素駆動回路ＤＣに設けられるトランジスタ（薄膜トランジスタ）の形成工程で施される熱処理に適用される温度条件が、上記有機ＥＬ素子の有機ＥＬ層となる高分子系の有機材料の特性を維持することができる温度範囲（耐熱温度）よりも高いため、画素駆動回路ＤＣの各トランジスタ及び各配線層等は、有機ＥＬ素子ＯＥＬよりも先の工程で形成され、有機ＥＬ素子ＯＥＬよりも絶縁性基板側に設けられている。
【００９４】
図５、図６に示した表示画素ＥＭ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）は、具体的には、絶縁性基板の一面側に設定された画素形成領域（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの形成領域）において、図１０に示した平面レイアウトの上方及び下方の縁辺領域に沿って図面左右方向に延在するように電源ラインＶＬ及び走査ラインＳＬが各々配設され、また、これらのラインに直交するように、上記平面レイアウトの各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの右方の縁辺領域に沿って図面上下方向に延在するようにデータラインＤＬが配設されている。さらに、本実施形態においては、各色画素ＰＸｒ、ＰＸｇ、ＰＸｂからなる表示画素ＥＭの左方又は右方の縁辺領域（図１０、図１１、図１２では色画素ＰＸｒの左方の縁辺領域）に沿って図面上下方向に延在し、かつ、コンタクトホールＨＬｚ（上述した接点Ｎｚに相当する）を介して上記電源ラインＶＬに接続される給電ラインＰＬが配設されている。
【００９５】
ここで、図１０、図１１、図１２に示すように、走査ラインＳＬ及び電源ラインＶＬは、給電ラインＰＬよりも下層側（絶縁性基板１１側）に設けられ、データラインＤＬは、走査ラインＳＬ及び電源ラインＶＬよりも下層側に設けられている。また、走査ラインＳＬ及び電源ラインＶＬは、トランジスタＴｒ１１〜Ｔｒ１３のソース、ドレインを形成するためのソース、ドレインメタル層をパターニングすることによってソース、ドレインとともに形成される。データラインＤＬは、トランジスタＴｒ１１〜Ｔｒ１３のゲートを形成するためのゲートメタル層をパターニングすることによってゲートとともに形成される。
【００９６】
すなわち、表示画素ＥＭは、図１１、図１２に示すように、まず、絶縁性基板１１上に各トランジスタＴｒ１１〜ＴＲ１３のゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇ及びデータラインＤＬを同一工程で形成した後、ゲート絶縁膜１２を介して、上記ゲート電極Ｔｒ１１ｇ〜Ｔｒ１３ｇに対応する各領域に、アモルファスシリコンやポリシリコン等からなる半導体層ＳＭＣ、及び、酸化シリコン又は窒化シリコン等の絶縁材料からなるブロック層ＢＬを順次形成し、各半導体層ＳＭＣの両端部に延在するように、不純物層ＯＨＭを介して各トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ及びドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄ、並びに、走査ラインＳＬ、電源ラインＶＬを同一工程で形成する。
【００９７】
データラインＤＬと電源ラインＶＬとの交差領域には、ゲート絶縁膜１２のみならずゲート絶縁膜１２上に設けられた寄生容量層ＳＭＣ１と、寄生容量層ＳＭＣ１上に設けられる寄生容量層ＣＬ１とが介在している。寄生容量層ＳＭＣ１は、半導体層ＳＭＣと同一層を交差領域において残るようにパターニングしてなり、寄生容量層ＣＬ１は、ブロック層ＢＬと同一層を交差領域において残るようにパターニングしてなる。このように、データラインＤＬと電源ラインＶＬとの間の距離を大きくしてデータラインＤＬが、電源ラインＶＬに印加される電圧によって干渉されないように保護している。
【００９８】
次いで、絶縁性基板１１上の全域に保護絶縁膜１３を形成した後、上記電源ラインＶＬの上面が露出するコンタクトホールＨＬｚを開口してコンタクトメタルを充填形成する。さらに、絶縁性基板１１上の全域に平坦化膜１４を形成した後、上記コンタクトホールＨＬｚ（コンタクトメタル）が露出する配線溝を形成し、当該溝内に配線メタルを充填形成して給電ラインＰＬを形成する。
【００９９】
これにより、複数のトランジスタＴｒ１１〜Ｔｒ１３やキャパシタＣｓ（トランジスタＴｒ１３のゲート電極Ｔｒ１３ｇとソース電極Ｔｒ１３ｓが対向して延在する領域に形成される）、及び、走査ラインＳＬや電源ラインＶＬ、データラインＤＬ、給電ラインＰＬを含む各種配線層からなる画素駆動回路ＤＣが形成される。
【０１００】
ここで、図６、図１０に示すように、走査ラインＳＬはゲート絶縁膜１２に形成されたコンタクトホールＨＬ１（接点Ｎ１１に相当する）を介してトランジスタＴｒ１１及びＴｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに電気的に接続され、データラインＤＬはゲート絶縁膜１２に形成されたコンタクトホールＨＬ２（接点Ｎ１２に相当する）を介してトランジスタＴｒ１２のソース電極Ｔｒ１２ｓに電気的に接続されている。
【０１０１】
また、トランジスタＴｒ１１のソース電極Ｔｒ１１ｓとトランジスタＴｒ１３のゲート電極Ｔｒ１３ｇ及びキャパシタＣｓの一方側（絶縁性基板１１側）の電極はゲート絶縁膜１２に形成されたコンタクトホールＨＬ３（接点Ｎ１３に相当する）を介して相互に電気的に接続されている。また、電源ラインＶＬと給電ラインＰＬは保護絶縁膜１３に形成されたコンタクトホールＨＬｚ（接点Ｎｚに相当する）を介して電気的に接続されている。
【０１０２】
さらに、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄ及びトランジスタＴｒ１３のソース電極Ｔｒ１３ｓ、キャパシタＣｓの他方側の電極は保護絶縁膜１３及び平坦化膜１４に形成されたコンタクトホールＨＬ４（接点Ｎ１４に相当する）を介して後述する有機ＥＬ素子ＯＥＬの画素電極１５に電気的に接続されている。
【０１０３】
給電ラインＰＬ上には、給電ラインＰＬが露出しないようにキャップ層２１が設けられている。キャップ層２１は、画素電極１５と同一層をエッチングしてなる層であり、キャップ層２１及び画素電極１５をエッチャントによってパターニングする際に、給電ラインＰＬがエッチャントに接触しないので、画素電極１５がＩＴＯのような透明導電性金属酸化物を含み、給電ラインＰＬがＡｌのような金属を含む場合、エッチャントによって電池反応が引き起こされることを防止するものである。
【０１０４】
次いで、平坦化膜１４上の各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの有機ＥＬ素子ＯＥＬの形成領域ＡＰｒ、ＡＰｇ、ＡＰｂに画素電極（例えばアノード電極）１５を形成した後、各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ（各形成領域ＡＰｒ、ＡＰｇ、ＡＰｂｇ）間を絶縁する層間絶縁膜１６及び絶縁性のバンク（隔壁）１８を形成し、当該バンク１８により画定された領域に高分子系の有機材料を塗布して、各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの有機ＥＬ素子ＯＥＬの有機ＥＬ層１７（例えば正孔輸送層１７ａ及び電子輸送性発光層１７ｂ）を形成する。
【０１０５】
次いで、上記形成領域ＡＰｒ、ＡＰｇ、ＡＰｂ及びバンク１８を含む絶縁性基板１１上の任意の領域に対向電極（例えばカソード電極）を形成することにより周知の素子構造を有する有機ＥＬ素子ＯＥＬが形成される。ここで、表示パネル１１０が各表示画素ＥＭ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）の有機ＥＬ層１７において発光した光を、画素駆動回路ＤＣが形成されている絶縁性基板１１を介して出射するボトムエミッション構造の場合、画素電極１５が光透過性を有し、対向電極１９が光反射特性を有することになる。
【０１０６】
また、表示パネル１１０が表示画素ＥＭ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）の有機ＥＬ層１７において発光した光を、対向電極１９側に出射するトップエミッション構造の場合、画素電極１５が少なくとも光反射特性を有し、対向電極１９が光透過性を有することになる。この場合、画素電極１５は、光反射特性を有する単層の導電層からなる電極構造を有するものであってもよいし、例えば反射金属層と透明な酸化金属層からなる積層構造を有しているものであってもよい。
【０１０７】
なお、図１１、図１２に示した表示画素ＥＭの断面構造においては、トランジスタＴｒ１１〜Ｔｒ１３のソース電極Ｔｒ１１ｓ〜Ｔｒ１３ｓ、ドレイン電極Ｔｒ１１ｄ〜Ｔｒ１３ｄとして単層の配線層を適用した場合を示したが、本発明はこれに限定されるものではなく、複数層の配線層からなる積層構造を有しているものであってもよい。また、給電ラインＰＬは平坦化膜１４に形成された配線溝内に充填形成された下側配線層と、有機ＥＬ素子ＯＥＬの画素電極１５と同一工程で形成された上側配線層とが積層された配線構造を有している。
【０１０８】
また、図１０に示した表示画素ＥＭの平面レイアウトにおいては、給電ラインＰＬにコンタクトホールＨＬｚを介して接続される電源ラインＶＬが、隣接する表示画素にも電気的に接続されるように、連続的に伸延した配線構造を有している場合を示したが、本発明はこれに限定されるものではなく、例えば所定数の表示画素ＥＭごとに電源ラインＶＬが分断され、各電源ラインＶＬごと（すなわち、所定数の表示画素ＥＭごと）にコンタクトホールＨＬｚ（接点Ｎｚ）を介して個別の給電ラインＰＬに接続された配線構造を有するものであってもよい。
【０１０９】
＜表示装置の駆動制御方法＞
次いで、本実施形態に係る表示装置における駆動制御方法（表示駆動方法）について説明する。
図１４は、本実施形態に係る表示装置の表示駆動方法の一例を模式的に示したタイミングチャ−トである。なお、図１４において、ｋは正の整数であり、また、各行のクロスメッシュで示したハッチング部分は、各々、上述した表示データの書込動作期間を表しており、ドットで示したハッチング部分は、各々、上述した発光動作期間を表している。
【０１１０】
本実施形態に係る表示装置１００の表示駆動方法は、まず、表示パネル１１０に配列された各行ごとの表示画素ＥＭ（画素駆動回路ＤＣ）に対して、表示データに応じた階調電流Ｉdataを書き込む動作を全行について順次繰り返し、所定のタイミングで、予めグループ分けした画素ブロックにおける複数行の表示画素ＥＭ（有機ＥＬ素子ＯＥＬ）ごとに、上記表示データ（階調電流）に応じた所定の輝度階調で一斉に発光動作させることにより、表示パネル１１０一画面分の画像情報が表示される。
【０１１１】
本実施形態に係る表示装置１００の表示駆動方法の一例は、図２、図５に示したように、横１９２０画素×縦１０８０画素からなる２次元配列された表示画素ＥＭを、３６０行分ごとに３つの画素ブロックにグループ分けした表示パネル１１０において、図１３、図１４に示すように、まず、１フレーム期間Ｔfr（第ｋフレーム）内の非発光動作期間Ｔnemにおいて、表示パネル１１０を挟んで対向するように設けられた一対の電源ドライバ１４０Ａ、１４０Ｂから給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)に対して同時にローレベルＬの電源電圧Ｖsc1（＝Ｖｓ）を印加することにより、各給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)に接点Ｎｚ（コンタクトホールＨＬｚ）を介して接続された画素ブロックＢＬ１に含まれる全ての行の電源ラインＶＬ１〜ＶＬ３６０に上記ローレベルＬの電源電圧Ｖsc1が印加される。
【０１１２】
これにより、当該画素ブロックＢＬ１に含まれる行の走査ラインＳＬ１〜ＳＬ３６０に選択レベル（オンレベルｏｎ）の走査信号Ｖselが印加されているか否かにかかわらず、当該画素ブロックＢＬ１に含まれる表示画素ＥＭに設けられた有機ＥＬ素子ＯＥＬが逆バイアス状態に設定されて画素駆動回路ＤＣから有機ＥＬ素子ＯＥＬに電流は流れないので、全ての表示画素ＥＭが非発光動作状態に設定される（発光動作しない）。
【０１１３】
次いで、この非発光動作期間Ｔnem中に設定される書込動作期間Ｔwrt（図中、クロスメッシュで表示）においては、図７に示したように、当該画素ブロックＢＬ１に含まれる各行の走査ラインＳＬ１〜ＳＬ３６０に対して、走査ドライバ１２０から選択レベル（オンレベルｏｎ）の走査信号Ｖselを順次印加することにより、各行の表示画素ＥＭが順次選択状態に設定される。
【０１１４】
この選択タイミングに同期して、データドライバ１３０から表示データに応じた負極性の電流値を有する階調電流Ｉdataを、各データラインＤＬに供給することにより、選択状態に設定された行の各表示画素ＥＭの画素駆動回路ＤＣに設けられたトランジスタＴｒ１３のゲート−ソース端子間（キャパシタＣｓの両端）に、階調電流Ｉdataに応じた電圧成分が保持（電荷が蓄積）されて表示データが書き込まれる。
【０１１５】
このような書込動作は、当該画素ブロックＢＬ１に含まれる全ての行の表示画素ＥＭについて、相互に時間的に重ならないように順次実行される。また、画素ブロックＢＬ１に含まれる全ての行について、表示画素ＥＭへの書込動作が終了した後には、電源ドライバ１４０Ａ、１４０Ｂから給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)に印加される電源電圧Ｖsc1の電圧レベルがローレベルＬからハイレベルＨ（＝Ｖｅ）に切り替わる（後述する発光動作期間Ｔem参照）。
【０１１６】
このタイミングに同期して、あるいは、このタイミングの後に、電源ドライバ１４０Ａ、１４０Ｂから給電ラインＰＬ２、ＰＬ５、・・・ＰＬ(3*r+2)にローレベルＬの電源電圧Ｖsc2が印加されることにより、画素ブロックＢＬ２に含まれる全ての行の電源ラインＶＬ３６１〜ＶＬ７２０に当該電源電圧Ｖsc2が印加され、各行の表示画素ＥＭが非発光動作状態に設定される。この画素ブロックＢＬ２の非発光動作状態においても、上記画素ブロックＢＬ１の場合と同様に、各行ごとの表示画素ＥＭに表示データに応じた電圧成分を保持させる動作が順次実行される（書き込まれる）。
【０１１７】
さらに、画素ブロックＢＬ３に含まれる全ての行の表示画素ＥＭについても、上記と同様に、電源ドライバ１４０Ａ、１４０Ｂから給電ラインＰＬ３、ＰＬ６、・・・ＰＬ(3*r+3)を介して電源ラインＶＬ７２１〜ＶＬ１０８０にローレベルＬの電源電圧Ｖsc3が印加されることにより非発光動作状態に設定され、各行ごとの表示画素ＥＭに表示データに応じた電圧成分を保持させる動作が順次実行される。
これにより、表示パネル１１０に２次元配列された全ての表示画素ＥＭに対して、各行ごとに順次表示データが書き込まれる。
【０１１８】
次いで、上記非発光動作期間Ｔnem及び書込動作期間Ｔwrtが終了した画素ブロック（例えば画素ブロックＢＬ１）に設定される発光動作期間Ｔem（図中、ドットハッチングで表示）においては、図７に示したように、当該画素ブロックＢＬ１に含まれる全ての行の走査ラインＳＬ１〜ＳＬ３６０に対して、走査ドライバ１２０から非選択レベル（オフレベルｏｆｆ）の走査信号Ｖselを一斉に印加して非選択状態に設定するとともに、データドライバ１３０から各データラインＤＬへの階調電流Ｉdataの供給を遮断する。
【０１１９】
また、このタイミングに同期して、電源ドライバ１４０Ａ、１４０Ｂから給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)に対して同時にハイレベルＨの電源電圧Ｖsc1（＝Ｖｅ）を印加することにより、給電ラインＰＬ１、ＰＬ４、・・・ＰＬ(3*r+1)に接点Ｎｚ（コンタクトホールＨＬｚ）を介して接続された画素ブロックＢＬ１に含まれる全ての行の電源ラインＶＬ１〜ＶＬ３６０に上記ハイレベルＨの電源電圧Ｖsc1が印加される。
【０１２０】
これにより、当該画素ブロックＢＬ１に含まれる全ての表示画素ＥＭの有機ＥＬ素子ＯＥＬが順バイアス状態に設定され、かつ、上述した書込動作において各表示画素ＥＭ（発光駆動用のトランジスタＴｒ１３のゲート−ソース間）に保持された電圧成分（書き込まれた表示データ）に基づいて、画素駆動回路ＤＣから有機ＥＬ素子ＯＥＬに表示データ（階調電流Ｉdata）に応じた発光駆動電流Ｉｂが流れるので、当該画素ブロックＢＬ１の全ての表示画素ＥＭが所定の輝度階調で一斉に発光動作する（発光動作状態に設定される）。
【０１２１】
この発光動作は、図１４に示すように、次の１フレーム期間（第（ｋ＋１）フレーム）Ｔfrにおいて、一画面分の表示データを各行の表示画素ＥＭに書き込む動作が開始されるタイミング（すなわち、画素ブロックＢＬ１に含まれる１行目の表示画素ＥＭについて上述した書込動作期間Ｔwrtが開始されるタイミング、又は、その直前のタイミング）まで継続して実行される。このような各画素ブロックＢＬ１〜ＢＬ３に含まれる全ての表示画素ＥＭを一斉に発光動作させる発光動作期間を、各画素ブロックＢＬ１〜ＢＬ３ごとに順次実行することにより、一画面分（第ｋフレーム）の表示データに基づく画像情報が表示パネル１１０に表示される。
以下、上述した非発光動作、書込動作及び発光動作からなる一連の表示駆動動作が、次の第（ｋ＋１）フレーム以降においても繰り返し実行される。
【０１２２】
したがって、このような表示装置の駆動制御方法によれば、同一の画素ブロックに含まれる各行の表示画素に書込動作を順次実行する期間中、当該画素ブロックに含まれる表示画素（発光素子）の発光動作は行われず、非発光動作状態（非表示動作状態）に設定することができるので、１フレーム期間のうち、一定期間（非発光動作期間を除く発光動作期間）のみ表示データに応じた輝度階調で発光動作する擬似インパルス型の表示駆動制御を実現することができる。
【０１２３】
特に、図１４に示したタイミングチャートにおいては、表示パネル１１０を構成する１０８０行の表示画素ＥＭを３つの画素ブロックＢＬ１〜ＢＬ３にグループ分けして、各画素ブロックごとに異なるタイミングで一斉に非発光動作及び発光動作を実行するように制御されるので、１フレーム期間Ｔfrにおける上記非発光動作による非表示期間の比率（黒挿入率）を概ね３３％に設定することができる。ここで、人間の視覚において、動画像をボケやにじみがなく鮮明に視認するためには、一般に、概ね３０％以上の黒挿入率を有していることが目安になるので、本実施形態によれば、良好な表示画質で動画像を表示することができる表示装置を実現することができる。
【０１２４】
さらに、本実施形態に係る表示画素及びその駆動制御方法（表示駆動方法）においては、例えば１６：９のワイド画面の画面比を有する表示パネル（例えば横１９２０画素×縦１０８０画素の表示画素が配列された表示パネル）１１０を挟んで、当該表示パネル１１０の列方向（図面上方及び下方）に相互に対向するように一対の電源ドライバ１４０Ａ、１４０Ｂが配置され、各電源ドライバ１４０Ａ、１４０Ｂから各給電ラインＰＬの一端側及び他端側の双方から同時に、同一の電源電圧Ｖsc（Ｖsc1、Ｖsc2、Ｖsc3）を印加することにより、当該電源電圧Ｖscを特定の画素ブロックに含まれる全ての行の電源ラインＶＬに印加して、当該画素ブロックに含まれる全ての表示画素ＥＭを一斉に非発光動作状態又は発光動作状態に設定するようにしている。
【０１２５】
また、表示パネル１１０に予め設定される画素ブロックの数に応じた給電ラインＰＬを備え、各画素ブロックに含まれる全ての行の電源ラインＶＬに共通に接続された複数の給電ラインＰＬの両端から所定の電源電圧Ｖscを印加するようにしているので、各行の電源ラインに表示パネルの長手方向（行方向；左右方向）の一方側から電源電圧を供給する方式に比較して、電源電圧の供給経路の長さ（配線長）を確実に短くすることができるとともに、当該電源電圧に伴って供給される画素電流（ドット電流）により実質的に発光駆動する表示画素の数を、１行分の表示画素の数よりも確実に少なく設定することができる。
【０１２６】
具体的には、上述したような横１９２０画素×縦１０８０画素からなるワイド画面の画面比に対応した表示パネルにおいて、各表示画素がＲＧＢの３色の色画素からなる場合、各行の電源ラインに接続される画素数は、１９２０画素×３色＝５７６０画素となり、行方向に配設された電源ラインの一方側から電源電圧を印加する方式の場合、これらの表示画素の全て（５７６０画素）を同時に駆動することができるだけの電流を電源ラインに供給する必要があった。なお、説明の便宜のため、この方式の構成を「比較例」と記す。
【０１２７】
これに対して、本実施形態に係る表示装置においては、予め表示パネルに２次元配列された表示画素を所定数の行からなる複数の画素ブロックにグループ分け（分割）し、各画素ブロックごとに列方向に配設された複数の給電ラインを介して各行の電源ラインに電源電圧を印加するようにしている。ここで、１本の給電ラインにより電流を供給する画素数（厳密には、当該電流により実質的に駆動する画素数）を、上述した比較例（すなわち５７６０画素）よりも少なくなるように、給電ラインが電源ラインを介して表示画素と接続されるように設定する。
【０１２８】
すなわち、表示パネルの分割数（画素ブロックの数）を３とした場合、列方向の全画素数（行数）は１０８０であるので、各画素ブロックに含まれる列方向の画素数（電源ラインの数）は１０８０／３＝３６０画素となる。よって、特定の画素ブロックにおいて、１本の給電ラインにより電流が供給される行方向の画素数を５７６０／３６０＝１６画素以下に設定すれば、給電ラインに供給すべき電流密度を比較例よりも小さくすることができる。
【０１２９】
換言すれば、表示パネルの行方向（横方向）の総画素数をＮＣ、表示パネルの分割数（画素ブロックの数）をＮＡ、行数（走査ライン数）をＮＳとした場合、１本の給電ラインにより電流が供給される行方向の画素数を、ＮＣ×ＮＡ／ＮＳ以下に設定する。上述した実施形態に係る表示パネル（図５、図１５）は、この技術思想に基づくものであって、例えば図５に示した表示パネルにおいては、表示パネルが３分割されている（ＮＡ＝３）ことから、行方向に配列される表示画素（色画素）は３×ＮＡ画素ごとに接点Ｎｚを介して給電ラインＰＬに接続されている。ここで、３×ＮＡ＜１６／９×３×ＮＡ（＝ＮＣ×ＮＡ／ＮＳ）であるので、本実施形態に係る表示パネルによれば、１本の給電ライン（従来技術においては電源ラインに対応する）により電流が供給される画素数（当該電流により実質的に駆動する画素数）を、上述した比較例（１９２０ＲＧＢ）よりも必ず少なくすることができる。
【０１３０】
したがって、本実施形態によれば、各表示画素に電源電圧を印加する経路を確実に短くすることができるとともに、それに伴う画素電流を供給する表示画素の数を確実に少なく設定することができるので、電源電圧の電圧降下や印加タイミングの遅延を抑制して、表示データに対応した適切な電流値を有する発光駆動電流を発光素子に流して適切な輝度階調で発光動作させることができ、良好な表示画質を有する表示装置を実現することができる。
【０１３１】
なお、上述した実施形態においては、各行に配列された表示画素ＥＭ相互が単一の電源ラインＶＬに共通に接続され、各画素ブロックごとに所定の間隔で（所定数の画素−１おきに）接点Ｎｚを介して複数の給電ラインに接続されている場合について説明したが、本発明はこれに限定されるものではなく、各画素ブロックにおいて、各給電ラインにより供給される電源電圧Ｖscに伴う画素電流により実質的に発光駆動される表示画素ごとに、各行の電源ラインが分離されているものであってもよい。
【０１３２】
次に、本実施形態に係る表示装置に適用される表示パネルの他の例、及び、その駆動制御方法について、図面を参照して説明する。
図１５は、本実施形態に係る表示装置に適用される表示パネルの画素配列状態の他の例を示す概略平面図であり、図１６は、本実施形態に係る表示装置の表示駆動方法の他の例を模式的に示したタイミングチャ−トである。ここで、上述した表示パネルと同等の構成及び駆動制御方法については、その説明を簡略化する。
【０１３３】
上述した表示パネルを備えた表示装置及びその駆動制御方法（図２〜図１４）においては、表示パネル１１０に２次元配列された表示画素ＥＭを、３つの画素ブロック（図５では１〜３６０行目、３６１〜７２０行目、７２１〜１０８０行目からなる３つの画素ブロックＢＬ１〜ＢＬ３）にグループ分けして、各画素ブロックごとに異なるタイミングで一斉に非発光動作（書込動作を含む）及び発光動作を実行するように制御していたが、本発明はこれに限定されるものではなく、他の数の画素ブロックにグループ分けするものであってもよい。
【０１３４】
具体的には、例えば図１５に示すように、表示パネル１１０に２次元配列された表示画素ＥＭを、４つの画素ブロック（１〜２７０行目、２１〜５４０行目、５４１〜８１０行目、８１８〜１０８０行目からなる４つの画素ブロック）ＢＬ１〜ＢＬ４にグループ分けして、表示パネル１１０の上方及び下方に対向するように設けられた一対の電源ドライバ１４０Ａ、１４０Ｂ（図示を省略；図１、図２参照）から各画素ブロックＢＬ１〜ＢＬ４に個別の給電ラインＰＬを介して所定の電圧レベルの電源電圧Ｖsc（Ｖsc1〜Ｖsc4）を印加することにより、図１６に示すように、各画素ブロックＢＬ１〜ＢＬ４ごとに異なるタイミングで一斉に非発光動作（書込動作を含む）及び発光動作を実行するように制御するものであってもよい。
【０１３５】
この場合、１フレーム期間Ｔfrにおける上記非発光動作による非表示期間の比率（黒挿入率）は２５％となり、上述したような動画像のボケやにじみが視認されない目安である３０％をやや下回るものの、比較的良好な表示画質を有する表示装置を実現することができる。
【０１３６】
次いで、本実施形態に示した各表示パネル（図２及び図１５）における電源電圧の電圧降下の程度について具体的に検証する。
図１７は、本発明に係る表示装置に適用される表示パネルにおける電源電圧の電圧降下の程度を示す実験結果である。ここでは、横１９２０画素×縦１０８０画素からなるワイド画面比（１６：９）を有する表示パネル（各表示画素は図５と同様にＲＧＢ３色の色画素からかなる）において、配線幅３０μｍ、抵抗率３ｍΩｃｍを有し、表示パネルの長手方向（行方向）に配設された電源ラインの一端側から電源電圧に伴う画素電流（ドット電流）として５μＡを同時に流した場合（上述した比較例に相当する）と、表示パネルの短手方向（列方向）に配設された給電ラインの両端側から接点（コンタクトホール）を介して電源ラインに電源電圧に伴う画素電流を流した場合（上述した実施形態に相当する）における、当該電源ラインの膜厚と電源電圧の電圧降下との関係を計測した結果を示す。
【０１３７】
図１７に示すように、電源ラインに適用される配線層の膜厚と電源電圧の電圧降下との関係は、当該膜厚に関わらず、上述した比較例に比較して、本実施形態において図２に示したような、２次元配列された表示画素を３つの画素ブロックにグループ分け（３分割）した場合や図１５に示したような、２次元配列された表示画素を４つの画素ブロックにグループ分け（４分割）した場合の方が、電圧降下の程度が概ね半分以下になることが判明した。
【０１３８】
また、本実施形態に係る表示パネルにおいては、図２に示したような３つの画素ブロックを設けた場合（３分割の場合）に比較して、図１５に示したような４つの画素ブロックをブロックを設けた場合（４分割の場合）の方が、電圧降下の程度がさらに小さくなる傾向を示すことが判明した。
【０１３９】
これにより、ワイド画面の画面比（１６：９）を有する表示パネル（例えば横１９２０画素×縦１０８０画素の表示画素が配列された表示パネル）において、該表示パネルの長手方向（行方向）に配設された電源ラインの一端側から電源電圧を印加して、各行の表示画素を駆動する場合に比較して、本発明に係る表示装置のように、表示パネルの短手方向（列方向）に対向するように一対の電源ドライバを配置し、各電源ドライバから列方向に配設された給電ラインの両端に電源電圧を印加し、さらに行方向に配設された電源ラインに当該電源電圧を印加して、各行の表示画素を駆動する場合の方が、電源電圧の供給経路の長さを確実に短くすることができ、当該供給経路の配線抵抗による電圧降下や電源電圧の印加タイミングの遅延が抑制されることが実証された。
なお、上記実施形態では、電源ドライバ１４０Ａ、１４０Ｂを用いたが、電源ドライバ１４０Ａ、１４０Ｂのいずれか一方のみでも、このいずれか一方を両周端１１ｄ、１１ｅのいずれか側に配置した場合に比べて配線距離が短くなり同等の効果をもたらす。
【図面の簡単な説明】
【０１４０】
【図１】本発明に係る表示装置の一実施形態を示す概略ブロック図である。
【図２】本実施形態に係る表示装置に適用される表示パネルの一例を示す概略構成図である。
【図３】本実施形態に係る表示装置に適用される表示パネルの周辺回路（走査ドライバ、電源ドライバ）の一例を示す概略構成図である。
【図４】本実施形態に係る表示装置に適用されるデータドライバの一例を示す概略構成図である。
【図５】本実施形態に係る表示装置に適用される表示パネルの画素配列状態の一例を示す概略平面図である。
【図６】本実施形態に係る表示パネルに適用可能な表示画素の回路構成の一例を示す等価回路図である。
【図７】本実施形態に適用される表示画素（画素駆動回路）の駆動制御方法を示すタイミングチャートである。
【図８】本実施形態に適用される表示画素（画素駆動回路）におけるデータ書込動作及び非発光動作を示す概念図である。
【図９】本実施形態に適用される表示画素（画素駆動回路）における発光動作を示す概念図である。
【図１０】本実施形態に係る表示装置（表示パネル）に適用可能な表示画素の一例を示す平面レイアウト図である。
【図１１】図１０に示した平面レイアウトを有する表示画素ＥＭにおけるＸ１−Ｘ１断面を示す概略断面図である。
【図１２】図１０に示した平面レイアウトを有する表示画素ＥＭにおけるＸ２−Ｘ２断面を示す概略断面図である。
【図１３】本実施形態に係る表示装置の表示駆動方法の他の例を模式的に示した波形タイミングチャ−トである。
【図１４】本実施形態に係る表示装置の表示駆動方法の一例を模式的に示したタイミングチャ−トである。
【図１５】本実施形態に係る表示装置に適用される表示パネルの画素配列状態の他の例を示す概略平面図である。
【図１６】本実施形態に係る表示装置の表示駆動方法の他の例を模式的に示したタイミングチャ−トである。
【図１７】本発明に係る表示装置に適用される表示パネルにおける電源電圧の電圧降下の程度を示す実験結果である。
【図１８】本実施形態に係る表示装置の表示駆動方法の他の例を模式的に示した波形タイミングチャ−トである。
【図１９】従来技術におけるアクティブマトリクス型の発光素子型ディスプレイ（有機ＥＬ表示装置）の概略構成の要部を示す図である。
【図２０】従来技術におけるアクティブマトリクス型の発光素子型ディスプレイ（有機ＥＬ表示装置）に適用される表示セルの回路構成を示す図である。
【符号の説明】
【０１４１】
１００      表示装置
１１０      表示パネル
１２０      走査ドライバ
１３０      データドライバ
１４０Ａ、１４０Ｂ      電源ドライバ
１５０      システムコントローラ
１６０      表示データ生成回路
ＥＭ        表示画素
ＳＬ        走査ライン
ＤＬ        データライン
ＰＬ        給電ライン
ＶＬ        電源ライン
Ｎｚ、Ｎ１１〜Ｎ１４      接点
ＤＣ        画素駆動回路
ＯＥＬ      有機ＥＬ素子
【図１】
0004692828.tif 000002
【図２】
0004692828.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004692828.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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