(57)【特許請求の範囲】
【請求項１】
２つの入力オーディオ信号から、各々方向と関係づけて、少なくとも３つのオーディオ信号を派生するための方法であって、
前記２つの入力オーディオ信号に対応し、パッシブ・マトリックスによって、２組のパッシブ・マトリックス・オーディオ信号を含む複数のパッシブ・マトリックス・オーディオ信号を発生させ、第１の組のパッシブ・マトリックス・オーディオ信号は第１の軸上にある方向を現し、第２の組のパッシブ・マトリックス・オーディオ信号は第２の軸上にある方向を現し、前記第１および第２の軸は互いにおおむね９０度の角度をなすようにしたステップと、
複数のマトリックス係数を派生させるために前記パッシブ・マトリックス・オーディオ信号の組の各々を処理し、前記処理には各組のパッシブ・マトリックス・オーディオ信号から、それぞれ１組の中間信号［(1-gL)*Lt’および(1-gR)*Rt’, (1-gF)*Ftおよび(1-gB)*Bt］を派生することを含み、それぞれの誤差信号に対応して各組の中間信号が等しくなるよう促すようにしたステップと、
前記2つの入力信号と前記マトリックス係数とを乗ずるマトリックスによって、少なくとも3つの出力信号を生じさせるステップと、から成ることを特徴とする方法。
【請求項２】
請求項1に記載の方法であって、前記各誤差信号は、互いに関係づけられている中間信号の組の相対的な大きさに対応して発生したものであることを特徴とする方法。
【請求項３】
請求項1または2のいずれかに記載の方法であって、前記複数のマトリックス係数は、前記誤差信号から派生したものであることを特徴とする方法。
【請求項４】
請求項1または2のいずれかに記載の方法であって、前記複数のマトリックス係数は、前記誤差信号に対応して行われる前記処理によって発生された制御信号から派生したものであることを特徴とする方法。
【請求項５】
請求項1に記載の方法であって、左、中央、右、およびサラウンドの各方向と関係付けられた4つのオーディオ出力信号を派生することを特徴とする方法。
【請求項６】
請求項1に記載の方法であって、左、中央、右、左サラウンド、後方サラウンド、および右サラウンドの各方向と関係付けられた6つのオーディオ出力信号を派生することを特徴とする方法。
【請求項７】
請求項1に記載の方法であって、左、中央、右、左サラウンド、および右サラウンドの各方向と関係付けられた5つのオーディオ出力信号を派生することを特徴とする方法。
【請求項８】
請求項１から７までのいずれか一つに記載の方法であって、ディジタル領域において実行されることを特徴とする方法。
【請求項９】
請求項８に記載された方法であって、前記処理の少なくとも一部においてダウンサンプリングが行われていることを特徴とする方法。
【請求項１０】
請求項９に記載された方法であって、前記マトリックス係数がアップサンプリングされていることを特徴とする方法。
【請求項１１】
請求項３に従属する請求項９に記載された方法であって、前記誤差信号がアップサンプリングされていることを特徴とする方法。
【請求項１２】
請求項４に従属する請求項９に記載された方法であって、前記制御信号がアップサンプリングされていることを特徴とする方法。
【請求項１３】
請求項８に記載された方法であって、遅延した入力信号を作り出すための前記入力信号の遅延プロセスをさらに備え、前期遅延した入力信号と前記マトリックス係数とを乗ずる前記マトリックスによって、少なくとも3つの出力信号を生じさせることを特徴とする方法。
【請求項１４】
請求項１３に記載の方法であって、前記遅延プロセスが前記入力信号を約5ms遅延させることを特徴とする方法。
【発明の詳細な説明】
【０００１】
技術分野
この発明はオーディオ信号処理に関係する。この発明は、特に、1組のオーディオ入力信号列(あるいは「信号」あるいは「チャンネル」)から3つまたはそれ以上のオーディオ信号列(あるいは「信号」あるいは「チャンネル」)を派生する「アダプティブな」(あるいは「アクティブな」)オーディオ・マトリックス・メソッドを使用した、「多方向性の」(あるいは「多重チャンネルの」)オーディオ・デコーディングに関係するものである。
【０００２】
本発明は、各信号が方向に関係付けられ、エンコーディング・マトリックスにより少数の信号に結合されてしまったオーディオ信号をリカバリーするのに有用である。
【０００３】
しかし、本発明はよく計画的なマトリックス・エンコーディングの用語で記述されているが、本発明は特別なマトリックス・エンコーディングを使用することを必要とせず、また２チャンネルで録音されたオリジナルの録音媒体から再生する際に、楽しい方向感を与える効果を生じさせるのに有効であると考えられる。
【０００４】
従来技術
オーディオ・マトリックス・エンコーディングおよびデコーディングは、従来技術においてもよく知られている。例えば、いわゆる“4-2-4”オーディオ・マトリックス・エンコーディングおよびデコーディングがあるが、４つの信号源、典型的には４つの基本的な方向と関係づけられたものである(例えば、左、中央、右、およびサラウンド、または左前方、右前方、左後方、および右後方)が振幅―位相・マトリックスにより２つの信号にエンコードされる。二つの信号は送信されるか保存されるかして、その後振幅―位相・マトリックス・デコーダにより、オリジナルの４つの元信号の近似信号にもどすためにデコードされる。このデコードされた信号は、近似信号である。なぜなら、マトリックス・デコーダはデコードされた信号間においてクロストークを生じさせるという、よく知られた問題を引き起こすからである。理想的には、デコードされた信号は、信号間が無限に分離されている状態、すなわち元信号と全く同じものであるべきである。しかし、マトリックス・デコーダで生じる固有のクロストークは、隣接した方向に関係づけられた信号間においてわずか３dBの分離しか持っていない。
【０００５】
マトリックス特性が変化しないオーディオ・マトリックスは、パッシブ・マトリックスの技術として知られている。
【０００６】
マトリックス・デコーダのクロストークの問題を解決するために、デコードされた信号間の分離を改善し、元信号により近く近似させるためにデコーディング・マトリックスの特性を適合させるよう変化させるという手法が、先行技術において取り入れられている。このようなアクティブ・マトリックス・デコーダのよく知られた一つの例として、Dolby Pro Logicデコーダがあり、これは米国特許4,799,260に記載されているが、この内容は、この明細書に参考としてそっくり取り込まれる。「Dolby」および「Pro Logic」はドルビー・ラボラトリ―ズ・ライセンシング・コーポレーションの商標である。米国特許4,799,260は先行技術となる多数の特許を引用しており、それらの大多数はその他の種々のアダプティブ・マトリックス・デコーダについて記述している。その他の先行技術である特許として、ジェームス W. フォスゲート(本発明の発明者の一人であるが)の特許があり、これには米国特許5,625,696；5,644,640；5,504,819；5,428,687；および5,172,415が含まれる。これらの各々の発明もまた参考として、この明細書にそっくり取り込まれている。
【０００７】
先行技術としてのアダプティブ・マトリックス・デコーダは、信号を再生する際に生じるクロストークを低減し、より近似した元信号を再生することを意図したものである。そして、先行技術の多くは複雑で扱いにくい方法でそれを行っているのであるが、それらの方法はデコーダを簡単化し、デコーダの精度を向上させるために使用することができる、デコーダ内における中間信号間の関係を認識できないものであった。
【０００８】
従って、本発明は従来重要視されていなかったアダプティブ・マトリックス・デコーダの中間信号間の関係を認識し、これを使用する方法および装置を目指したものである。中間信号間の関係を利用する技術の開発により、特に、ネガティブ・フィードバックを使用した自動自己キャンセル配列を使用することにより、不都合なクロストークの成分を容易にキャンセルすることができる。
【０００９】
発明の概要
発明という観点からすれば、本発明は２つの入力信号から少なくとも３つの出力信号を派生する方法を構成するものであり、２つのオーディオ信号に対応した２組のオーディオ信号を発生させるパッシブ・マトリックスを使用することにより、２つの入力オーディオ信号から４つのオーディオ信号が派生される。派生された第１の組のオーディオ信号は、第１の軸の方向を表すものであり（例えば“左”及び“右”の信号といったもの）、第2の組のオーディオ信号は、第２の軸の方向を表すものであり（例えば“中央”及び“サラウンド”の信号といったもの）、第１と第２の軸は互いにほぼ９０度の位置関係にある。中間オーディオ信号の第１および第２の組（それぞれ左／右および中央／サラウンドの組）を作り出すため、派生されたオーディオ信号の各組は“サーボ”配列において処理され、それによって中間オーディオ信号の各組のオーディオ信号の相対的な振幅の大きさがサーボによって等しくなるよう処理される。
【００１０】
この発明は、いくつかの等価な方法のうちの一つによって実行してもよい。その一つは、中間信号そのもの（あるいは、中間信号の成分）を出力信号の成分として使用する方法である。この他の方法として、２つのオーディオ信号を処理するために使用される可変マトリックスの係数を発生させるために、サーボ内の可変ゲイン要素のゲインを制御する信号を使用する方法ががある。両手法の内のいずれの実施例においても、中間信号は、１組の入力信号を処理するパッシブ・マトリックスによって派生させられ、これらの中間信号は等しくなるよう促される。第1の方法は、いくつかの等価なトポロジーによって実行される。第1の方法の第１トポロジーを具体化する実施例においては、出力信号を作り出すために、中間信号の成分はパッシブ・マトリックス信号（入力信号を処理するパッシブ・マトリックス、あるいは別の方法から生まれるものであるが）、と結合される。第1の方法の第２のトポロジーを使用する実施例においては、出力信号を発生させるため、組となっている中間信号が結合される。第2の方法によれば、中間信号が発生し、サーボによって等しくなるように促されたとしても、中間信号は出力信号には直接的には寄与しない。その代わりに、サーボ内にある信号は可変マトリックスの係数を発生させることに使用される。
【００１１】
これまで、デコードされた信号間の関係に関し、次のようなことは認識されていなかった。すなわち、中間オーディオ信号の各組毎の中間オーディオ信号の大きさが等しくなるように処理することにより、デコードされた出力信号の不都合なクロストークを、実質的に抑えることができるということである。このような結果は、第1の方法または第２の方法のいずれの方法によってでも得ることができる。原理的には、クロストークを実質的に打ち消すために中間オーディオ信号の大きさが完全に等しくなることまでは要求されない。ここで述べたような処理は、望ましくないクロストークの成分を自動的に打ち消すことができるネガティブ・フィードバック配列を使用することによって、容易にかつ適切に実行される。
【００１２】
別の観点から見れば、本発明は、追加的な出力信号を生じさせるために、追加的な制御信号を派生しているのだということもできる。
【００１３】
本発明の主要な目的は、多様な条件の入力信号に対して、計測することができかつ知覚することができる程度の大きいクロストークを打ち消すことにある。そしてそのために、先行技術において見られる、精度に対する特別な要求や制御経路について一般的でない複雑さ、を要求しない電気回路構成を使用するものである。
【００１４】
そして本発明のもう一つの目的は、先行技術における電気回路に比べて、簡単または低コストで高い性能を達成することである。
【００１５】
好適な実施例の説明
パッシブ・デコーディング・マトリックスは、図1に機能的かつ図示的に示されている。  以下の式は、入力Lt,およびRt(“左トータル”,“右トータル”と呼ぶ)  と出力の関係を表すものである。
【００１６】
Lout=Lt                                      (式1)
Rout=Rt                                      (式2)
Cout=1/2*(Lt+Rt)                              (式3)
Sout=1/2*(Lt−Rt)                              (式4)
(ここで、“*”の記号は積を意味する。以下同様)
中央出力(Cout)は入力の和であり、サラウンド出力(Sout)は入力の差である。加えて、両者には係数が乗されている。この係数は任意のものであるが、ここでは説明を簡単にするため、1/2を選んでいる。1/2以外の係数を使用してもよい。
【００１７】
Cout出力は、それぞれ係数+1/2をつけたLtとRtを線形加算器(2)に入力することにより得られる。Sout出力は、係数として+1/2と−1/2のそれぞれをつけたLtとRtを線形加算器(4)に入力することにより得られる。
【００１８】
従って、図1のパッシブ・マトリックスは、2組のオーディオ信号を発生させる。第1の組はLoutおよびRoutであり、第2の組はCoutおよびSoutである。この例においては、パッシブ・マトリックスの最も基本的な方向として“左”,“中央”,“右”,“サラウンド”が選ばれている。ここで述べた、隣接した基本的な方向は、互いに90度の角度をなす軸上にある。そして、上述した方向の名称に従えば、左は中央とサラウンドに隣接し、サラウンドは左と右に隣接する、等である。この発明は、90 度の角度をなす軸をもつどのような２：４のデコーディング・マトリックスであったとしても適用可能であると理解すべきである。
【００１９】
パッシブ・マトリックス・デコーダは、m個のオーディオ信号からn個のオーディオ信号(ここで、nはmより大であるが)を一定の関係をもって派生する(例えば、図1において、Coutは常に1/2*(Rout+Lout)である。)。これとは対照的に、アクティブ・マトリックス・デコーダはn個のオーディオ信号を可変の関係に従って派生させる。アクティブ・マトリックス・デコーダを構成する一つの手法として、信号に依存する信号成分をパッシブ・マトリックスの出力信号に加算する方法がある。例えば、図2に機能的かつ図示的に示されているものが上記手法にあたり、4つのVCAs(電圧制御アンプ)(6),(8),(10),および(12)の出力は、(これらは、パッシブ・マトリックスの出力に可変係数を適用するバージョンのものであるが)線形加算器(14),(16),(18),および(20)によってパッシブ・マトリックスの元のままの出力(すなわち、4つの内の2つの入力は加算器(2),(4)の出力であるが)に加えられる。なぜなら、VCAsにはパッシブ・マトリックスが出力する左、右、中央、サラウンド出力の信号が入力され、そしてVCAsのゲインとしてgl,gr,gc,およびgs(全て正である)が各々選択できるからである。VCAの出力信号はキャンセル信号を構成するものであり、それはパッシブ・マトリックスによって派生した出力(方向間のクロストークを有するものであるが)に加算される。そして、このキャンセル信号が派生されることにより、クロストークは抑制され、マトリックス・デコーダの方向性パフォーマンスを強調することができるようになる。
【００２０】
特に、注意すべきこととして、図2の配列には、パッシブ・マトリックスの経路は存在するということである。いずれの出力もそれぞれパッシブ・マトリックスの出力と二つのVCAsの出力を足し合わせたものである。
【００２１】
パッシブ・マトリックスのそれぞれの出力のクロストークをキャンセルするために、係数付けされたVCAの出力が選ばれる。そして、その際隣接する基本的な方向を表す出力において、クロストークの成分が現れるということを考慮にいれる必要がある。
【００２２】
例えば、左と右の信号をパッシブにデコードした場合、中央信号にクロストークが生じ、また左と右の信号をバッシブにデコードしたとき、サラウンド信号にもクロストークが生じることになる。従って、左の信号出力は、パッシブにデコードされた中央およびサラウンド信号から派生したキャンセル信号成分と加算すべきである。その他の4つの出力についても同様である。
【００２３】
図2に示すように、信号に係数を掛け、極性を与え、そしてこれを加算することにより好ましい形でクロストークを抑制することができる。VCAの各ゲインを0から1の範囲で変えること(図2に示す係数の例のように)により、パッシブにデコードされた出力の好ましくないクロストークの成分を抑制することができる。
【００２４】
図2の配列は以下の式で表現することができる。
【００２５】
【数１】
0004624643.tif 000002
【００２６】
もし、全てのVCAs のゲインを0とすれば、配列はパッシブ・マトリックスと同一となる。全てのVCAのゲインとして等しいある値を使用すれば、一定の係数が掛けられることは別として、図2の配列はパッシブ・マトリックスと同一となる。
【００２７】
例えば、全てのVCAsのゲインを0.1とすれば、
【数２】
0004624643.tif 000003
【００２８】
となり、0.9の係数を掛けたパッシブ・マトリックスとなる。従って、この場合のように機能しないVCAのゲインの値を厳密に論ずることは、以下に述べるとおり、重要なものではない。
【００２９】
一つの例を考える。基本的な方向(左、右、中央、サラウンド)のみを考えると、各入力としては、Ltのみ、Rtのみ、Lt=Rt(同じ極性)、およびLt=-Rt(反対の極性)となり、それに対応する出力としてはLoutのみ、Routのみ、Coutのみ、そしてSoutのみとなる。いずれの場合であっても、一つの出力からは一つの信号のみが出され、他の出力からは影響を受けないことが理想である。
【００３０】
もし、VCAsの中から選択した特定の基本的な方向に対応するVCAのゲインを1にして、残りのVCAのゲインを1よりはるかに小さい値にするといったようにVCAsのゲインを制御できれば、その選択した一つのものを除き、残りの全ての出力について、VCA信号は必要としない出力をキャンセルすることになることは明らかである。ここで説明したように、図2の形態では、VCAの出力は隣接した基本的な方向間におけるクロストーク成分を、キャンセルするように作用する(パッシブ・マトリックスがクロストークを含んでいる場合であっても)。
【００３１】
従って、例えば両方の入力が等しい同相の信号として、すなわちRt=Lt=1(例えば)として入力され、もしgc=1,およびgl,gr,およびgsが全て0かまたは0近くになると、次式が得られる。
【００３２】
【数３】
0004624643.tif 000004
【００３３】
唯一の出力は、希望するCoutだけとなる。他の3つの基本的な方向についての信号の場合でも、同様な計算結果を得ることができる。
【００３４】
式5,6,7,および8は、つぎのように書き換えることができる。
【００３５】
【数４】
0004624643.tif 000005
【００３６】
この配列において、全ての出力は二つの信号の結合したものとなっている。LoutとRoutの二つは入力信号の和と差および和と差にVCAsのゲインをかけたものが含まれている(ここでのVCAsは、その入力が中央およびサラウンドの方向から入力されたものであり、左及び右の方向と90度をなす方向の組のものである。)。CoutおよびSoutは、実際の入力信号と左および右のVCAsのゲインを含んでいる(ここでのVCAsは、その入力が左および右方向から入力されたものであり、中央及びサラウンドの方向と90度をなす方向の組のものである。)。
【００３７】
基本的な方向というものを考えずに、Rtが、同じ極性をもつLtと同一の信号であって減衰していないものと一緒に入力された場合を考えてみる。この状態は、左および中央の基本的な方向の間のいずれかの方向にある信号を表しているものであり、このときはLoutおよびCoutから出力を出し、RoutおよびSoutからの出力は小さいか、または出力がない状態となる。
【００３８】
RoutおよびSoutに関して、この出力がゼロになる状態は、上記2つの入力項が大きさが等しく逆の極性をもつ場合に生じる。
【００３９】
Routに関して、ここでいうキャンセルに関する関係は、以下の式で表される。
【００４０】
【数５】
0004624643.tif 000006
【００４１】
Soutに関して、ここでいうキャンセルに関する関係は、以下の式で表される。
【００４２】
【数６】
0004624643.tif 000007
【００４３】
信号が、隣接するいずれかの二つの基本的な方向の間のどの方向にあるか、(あるいは単純にどの位置にあるか)ということを考えることによって、同じ二つの関係が明らかになる。言い換えれば、入力信号がある二つの隣接した出力の間にある音を表すとき、上式の大きさの関係は以下のことを保証することになる。すなわち、二つの隣接する基本的な方向に対応した出力から音が現れてくるということ、および他の二つの出力は何も出力しないということである。そのような結果を概略達成するためには、式9〜式12の各式中における二つの項が等しくなるように促される必要がある。このことは、アクティブ・マトリックスにおける二組の信号の相対的な大きさが等しく維持されていることを監視することにより達成できる。
【００４４】
【数７】
0004624643.tif 000008
【００４５】
式15,および16において示される望ましい関係は、式13と式14において係数を除いたものと同一である。極性を含めて、かつ係数付けした上で各信号は図2の14,16,18,及び20の各加算器によって加算され、それぞれの出力が得られる。
【００４６】
本発明は、これまでのように信号の大きさの関係をそのままにしておいて、同じく増幅するという手法は価値がなく、そして、好ましくは以下に述べるような関係を維持するように自動式のフィードバック制御を使用するべきであるという発見に基づいている。
【００４７】
好ましくないクロストーク信号成分のキャンセルに関して、前に論じたことと、基本的な方向に関する要求事項とから、ここでの説明において使われる係数を、VCAの最大係数は1とすべきであると推論することができる。
【００４８】
静止した、定義されていない、または操作されていない状態では、パッシブ・マトリックスを効果的に利用するため、VCAsには小さなゲインを適用すべきである。一つの組の一つのVCAのゲインを静止した値から1の方向へ上げていく必要があるとき、その組の残りの一つのゲインを静止ゲインとしておくか、反対の方向に移動させてもよい。便利で、実用的な手法の一つとして、一組の定数の積を一定に保持する方法がある。アナログのVCAsを使用するとき、そのdB表示のゲインは制御電圧に関して線形関数となる。このことは、もし制御電圧が一つの組の二つのゲインに等しく作用すれば(ただし、有効な反対の極性であることが必要であるが)自動的に成立する。
【００４９】
この他の代わりとなる方法として、一組のゲインの合計を一定に維持していく方法がある。例えば、図16〜19に関連して述べているように、本発明はアナログ素子を使用するよりはむしろ、ディジタル化してまたはソフトウェアによって実行しても良い。
【００５０】
従って、例えば、静止したゲインが1/aであるとき、一組の二つのゲインの間の実際の関係は、以下に示すようにそれらの積となる。
【００５１】
gl*gr=1/a2   そして
gc*gs=1/a2
ここで、aの典型的な値としては、10から20の範囲にある。
【００５２】
図3は図2の左及び右のVCAs(それぞれ、(6)と(12))に関するフィードバック誘起制御システム(または、“サーボ”と呼ぶ)を機能的かつ図示的に示したものである。VCAは、LtおよびRtを入力信号として受け、その信号を処理して中間信号であるLt*(1-gl)およびRt*(1-gr)を派生させ、出力の大きさの差に対応させて誤差信号を発生させる。そしてその誤差信号は、出力の大きさの差を小さくするようにVCAsに作用する。そのような結果を得る一つの方法として、次のように中間信号を修正する方法をとる。すなわち、派生した二つの大きさの異なる信号をコンパレータに入力し、その出力によって予め定められた極性に従って、VCAsのゲインを制御する。例えば、Lt信号を増加させるため、glを増加させ、grを減少させる。回路の値(あるいは、ディジタル、またはソフトウエアで処理する場合には、これと等価のもの)は、コンパレータ出力がゼロのときは、静止増幅ゲインは１以下のある値(例えば、1/a)となるように選択される。好適なディジタルによる実施例については図17と18に関係する部分で説明する。
【００５３】
特に、アナログの領域においては、比較関数を実際に実行する方法としては、コンパレータによってそれらの比を決定するというよりむしろそれを減じるようにするため、二つの出力の大きさを対数領域に変換する。
【００５４】
多くのアナログVCAsでは、本質的かつ便宜的に、対数ベースのコンパレータ制御出力の逆対数(真数)を使うようにするため、制御信号のベキ指数に比例するゲインを有する。
【００５５】
さらに、図3に示すように、Lt入力は左VCA(6)に入力され、もう一つは線形加算器(22)に入力される。そして線形加算器の入力点における係数としては、+1が適用される。左のVCA(6)の出力は、加算器(22)に係数-1として入力(従って、減算器となるが)され、加算器(22)の出力は全波形修正器(24)に入力される。Rt入力は、右のVCA(12)に入力され、もう一つは線形加算器(26)に入力される。そして線形加算器の入力点における係数としては、+1が適用される。右のVCA(12)の出力は、加算器(26)に係数-1として入力(従って、減算器となるが)され、加算器(26)の出力は全波形修正器(28)に入力される。修正器(24)および(28)の出力は、それぞれオペレーショナル・アンプ(30)の正負の入力点に入力され、これは差動アンプとして作動する。アンプ(30)の出力は誤差信号に似た制御信号を供給する。これは、VCA(6)のゲイン制御入力として変換なしに入力され、また極性変換をおこなった上でVCA(12)ゲイン制御信号として入力される。誤差信号とはその2つの信号を指し、その信号は均等化すべきものであり、各々その大きさが違う。誤差信号は、中間信号の大きさの差を減少させるためにVCAsを正しい方向に舵とりするために使用される。加算器(16)および(18)に対する出力は、VCA(6)およびVCA(12)の出力が当てられる。従って、各中間信号の成分のみが出力加算器に入力される。すなわち、-Ltgrおよび-Rtglである。
【００５６】
定常状態における信号の条件下では、十分なループ・ゲインをあたえることによって、信号の大きさの差は無視しうるレベルまで低減させることができる。しかし、実質的なクロストークをキャンセルするために、信号の差をゼロまたは、無視しうるレベルにまで低減することは必要ない。例えば、結果的にファクタ10を使用することによって、十分dB値を下げることができる。
【００５７】
理論的には、最悪のケースであっても、クロストークは30dBダウン以上改善できる。動的な環境においては、少なくとも最大信号状態で基本的に聞こえない状態にまで信号の大きさを一致させるように、フィードバック制御配列の時定数を選択しなければならない。種々の形態において、時定数を選択することについて詳細に述べることは、本発明の範囲外である。
【００５８】
好ましくは、回路パラメータはネガティブ・フィードバックが約20dBとなり、VCAのゲインが1以上に上がらないように設定される。VCAのゲインは、図2,4および5の配列に関連して上述したような係数付けの例においては、ある小さな値(例えば、1/a2 で、1よりはるかに小さい値)から1まで(これを超えることはないが)変化してもよい。ネガティブ・フィードバックによって図3に示す配列は、修正器を挿入して、信号をほぼ等しく保持するように作用する。
【００５９】
ゲインが小さいときは、ゲインの正確さはクリティカルにはならないので、一組のゲインの内の一方が1に向かって上昇していくときはいつも、他方のゲインは小さくなるよう強制できるような別の手法を使用しても、同様に有効な結果を得ることができる。
【００６０】
図2に示す中央およびサラウンド用のVCAs(それぞれ、(8)および(10))に関するフィードバック誘起制御システムは、実質的に図3に示す配列と同一であるが、前述したように、VCAsはLtおよびRtを受ける代わりに、LtおよびRtの和および差を受けることになり、そしてVCA(6)およびVCA(12)からの出力(各々の中間信号の成分を構成するものであるが)を加算器(14)および(20)に入力することになる。
【００６１】
従って、多様な入力信号状態に対して、精度についての特別な要求を必要としない回路を使用して、高度なクロストークのキャンセルを実現することができる。フィードバック誘起制御システムは、パッシブ・マトリックスからのオーディオ信号の組を次のように処理する。すなわち、各々の中間オーディオ信号の組において、中間オーディオ信号の相対的な振幅の大きさを等しくするように処理する。図3に示すフィードバック誘起制御システムでは、修正器(24),および(28)への入力が等しくなる方向に向かうよう、VCAs(6)および(12)の二つのもののゲインを逆比例させて制御する。ある程度までは、これらの2つの項、即ち修正器(24),および(28)への入力が修正器の特性に従って、等しくなるような方向に向かうので、コンパレータ(30)は修正器およびVCAsのゲイン/制御の関係に従うことになる。より大きなループ・ゲインの場合、これはより等しい場合を意味するが、等しい方向に近づけようとする作用はこれら要素(信号の極性はレベルの差を小さくするように設定されたものであるが)の特性にかかわりなく生ずる。実際には、コンパレータは無限のゲインを持っているわけではなく、有限のゲインを持った減算器として理想化されている。
【００６２】
もし修正器が線形で、すなわち修正器の出力が入力の大きさに直接比例するものであれば、コンパレータまたは減算器の出力は、信号電圧または信号電流の差の関数となる。もし、修正器がdB表示された入力の大きさの対数に対応して動作する代わりに、コンパレータにおいて減算が行われる場合には、入力は入力の比をとったものと等しくなる。このことは、次のような利点となる。すなわち、その結果は、絶対的な信号レベルから独立したものとなり、単にdB表示した信号の差にのみ依存するということである。人間の知覚に近づけるために、dB表示した信号源について考えてみると、このことは、他のもの同じとして、ループ・ゲインは音の大きさには関係なく、また、出力の大きさを等しくしようとするその程度についてもまた、絶対的な音の大きさとは関係しないということを意味する。勿論、非常に音の小さいレベルのときには、対数修正器は正確に処理することにはならない。すなわち、出力の大きさを等しくしようとすることを中止する、ある入力信号に関するしきい値が存在することになる。しかしながら、結果的には高いレベルの入力信号に対して、ループの安定性に関する潜在的な問題を有しながらも、異常に高いループ・ゲインを必要とすることなく、70またはそれ以上のdBの範囲に維持するよう制御することができる。
【００６３】
同様に、VCAs(6)と(12)は、制御電圧に直接比例するかまたは逆比例するゲインをもつことができる(これらは、掛け算器または割り算器となるものであるが)。このことは、ゲインが小さいとき、制御電圧における小さな絶対値の変化が、dB表示されたゲインの大きな変化を引き起こすという効果を有することになる。例えば、このフィードバック誘起制御システムの形態で、要求されるようにVCAが最大ゲインである1をとり、そしてゲインがA=0.1*Vcとして表すことができるように、制御電圧Vcが0から10ボルトまで変化するときをを考える。Vcが最大値に近い値をとるとき、100ミリボルトの変化、すなわち9900ミリボルトから10000ミリボルトまで変化するとき、20*log(10000/9900)または約0.09dBのゲイン変化を起こさせることになる。Vcがもっと小さいとき、100ミリボルトの変化、すなわち100ミリボルトから200ミリボルトまで変化するとき20*log(200/100)または6dBのゲイン変化を起こさせることになる。この結果から、有効ループ・ゲイン、したがって応答比は制御信号が大きいか、または小さいかということに依存して大きく変化することがわかる。そして、ループの安定性という問題もある。
【００６４】
ループの安定性という問題は、dB表示のゲインが制御電圧に比例するVCAs、あるいは別の表示法であって、その電圧または電流のゲインが制御電圧のベキ指数または逆対数に依存するVCAsを用いることによって、低減することができる。100ミリボルト程度の小さな制御電圧の変化は、制御電圧がレンジ内にあれば、同じdB数のゲイン変化を生じさせる。このようなデバイスはアナログIcsを利用することにより、容易に実現することができ、また、その特性に近似させることは、デジタル処理によっても容易に行うことができる。
【００６５】
従って、好適なアナログ実施例では、対数修正器および指数関数的に制御される可変ゲインを増幅させるという手法を使用して、入力レベルの広い範囲において、そして二つの入力信号の比の広い範囲において、(dB表示で考えて)より均一に等しくなるようにしている。
【００６６】
人間が音を聞き分ける場合、方向に関する知覚は周波数によって一定でないため、人間が方向を感知しやすい周波数帯を強調し、不適切な制御となるような部分についてはこれを弱めるため、修正器に入る信号に対し周波数による重み付けをすることが望ましい。
【００６７】
従って、実際の実施例においては、図3に示す修正器(24)および(28)は、経験から導かれたフィルターを前に置き、低周波域および極めて高い高周波域ではレスポンスを弱め、人間が聞き取れる周波数帯の中央以上の周波数帯においては、レスポンスをマイルドに強めている。ここで、注意すべきことは、これらのフィルターは出力信号の周波数応答を変えるものではなく、ただ単にフィードバック誘起制御システムの制御信号とＶＣＡゲインを変えるにすぎないものである。
【００６８】
図2と図3を結合したものと等価な配列を、機能的かつ図示的に図4に示す。ただし、これは、図2と図3とを結合したものとは、以下の点において異なる。出力加算器は、キャンセル成分を派生させるパッシブ・マトリックスからそれらを受信する代わりに、LtおよびRtの入力信号に対応して、パッシブ・マトリックスの出力信号成分を発生させる。図4の配列は、パッシブ・マトリックスにおいて、合計した係数は基本的に同じであるという点において、図2および図3を結合した配列と同じ結果を与える。図4は、図3との関連で説明したフィードバック配列を合わせたものである。
【００６９】
更に言えば、図4においては、LtとRtの入力は、まず最初に図1のパッシブ・マトリックス形態における加算器(2)および(4)を含むパッシブ・マトリックスに入力される。Lt入力は、これはまたパッシブ・マトリックスの“左”の出力でもあるが、“左”のVCA(32)に入力され、そして線形加算器(34)の一つの入力点に係数+1として入力される。左VCA(32)の出力は、係数-1として加算器(34)に入力される(結果的には減算器となる)。Rt入力は、これはまたパッシブ・マトリックスの“右”の出力でもあるが、“右”のVCA(44)に入力され、そして線形加算器(46)の一つの入力点に係数+1として入力される。右のVCA(44)の出力は、係数-1として加算器(46)に入力される(結果的には減算器となる)。 加算器(34)および(46)の出力は、各々信号Lt*(1-gl)およびRt*(1-gr)となる。そして、これらの信号の大きさを等しく維持するか、またはこれらを等しくなるようにすることが望ましい。そのような結果を得るため、好ましくは、図3に示すようなフィードバック回路にこれらの信号が入力されることが必要であることは、図3に関連する部分で説明した通りである。そして、フィードバック回路はVCAs(32)および(44)のゲインを制御することになる。
【００７０】
加えて図4に関連して、加算器(2)から出たパッシブ・マトリックスの“中央”出力は、“中央”VCA(36)に入力され、かつ線形加算器(38)の入力点の一つに係数+1として入力される。“中央”VCA(36)の出力は、加算器(38)に係数-1として入力される(結果的には減算器となる)。加算器(4)から出たパッシブ・マトリックスの“サラウンド”出力は、“サラウンド”VCA(40)に入力され、かつ線形加算器(42)の入力点の一つに係数+1として入力される。サラウンドVCA(40)の出力は、加算器(42)に係数-1として入力される(結果的には減算器となる)。加算器(38)および(42)の出力は、各々信号1/2*(Lt+Rt)*(1-gc)および1/2*(Lt-Rt)*(1-gs)となる。そして、これらの信号の大きさを等しく維持するか、またはこれらを等しくなるようにすることが望ましい。そのような結果を得るため、好ましくは、図に示すようなフィードバック回路あるいはサーボにこれらの信号を入力する必要があることは、図3に関連する部分で説明した通りである。そして、フィードバック回路はVCAs(38)および(42)のゲインを制御することになる。破線で囲まれた(43)および(47)の部分は、サーボを構成する（サーボはさらに図3に関係する部分をも含む）。
【００７１】
出力信号Lout,Cout,SoutおよびRoutは加算器(48),(50),(52),および(54)から出力される。いずれの加算器でも、キャンセル信号成分を供給するため二つのVCA信号を受信し(VCA出力は中間信号成分を構成し、この中間信号の大きさは等しく維持されるように処理される)、そしてこの加算器はまたパッシブ・マトリックスの信号成分を供給するための、入力信号のいずれか、又は両方を供給する。更に、入力信号Ltは、係数+1としてLout加算器(48)に供給され、係数+1/2としてCout加算器(50)に供給され、そして係数+1/2としてSout加算器(52)に供給される。
【００７２】
入力信号Rtは、係数+1としてRout加算器(54)に供給され、係数+1/2としてCout加算器(50)に供給され、そして係数-1/2としてSout加算器(52)に供給される。左VCA(32)出力は、係数-1/2としてCout加算器(50)に入力され、更に係数-1/2としてSout加算器(52)に入力される。右VCA(44)出力は、係数-1/2としてCout加算器(50)に入力され、係数+1/2としてSout加算器(52)に入力される。中央VCA(36)出力は、係数-1としてLout加算器(48)に入力され、係数-1としてRout加算器(54)に入力される。サラウンドVCA(40)出力は、係数-1としてLout加算器(48)に入力され、係数+1としてRout加算器(54)に入力される。
【００７３】
いろいろな図の中で、例えば図2,および図4においては、初期の段階において、キャンセル信号がパッシブ・マトリックス信号と対立しない状態が生じる(例えば、いくつかのキャンセル信号は、バッシブ・マトリックス信号が供給されるのと同じ極性をもって加算器に供給される)ことについては注意を要する。しかしながら、作動時においてキャンセル信号が重要な意味を持つようになったときには、パッシブ・マトリックス信号と反対の極性を持つようになる。
【００７４】
図2,図3,および図4に示すものを結合したものと等価な別の配列を、機能的かつ図示的に図5に示す。図5の形態においては、等しくなるよう維持すべき信号は出力を派生する加算器に入力される信号であり、そしてこれはVCAsの制御のためフィードバック回路にも入力される。これらの信号は、パッシブ・マトリックスの出力信号成分を含むものである。これとは対照的に、図4の配列においては、フィードバック回路から出力加算器への入力信号はVCAの出力信号であり、パッシブ・マトリックス成分を包含している。従って、図4(そして、図2と図3の結合したものにおいても)においては、パッシブ・マトリックス成分はフィードバック回路の出力と明確に結合されなければならない。一方、図5においては、フィードバック回路の出力はパッシブ・マトリックスの成分を含んでいるため、それだけで十分である。
【００７５】
図5に示す配列において、VCAの出力(VCA出力の各々は中間信号の成分のみを構成する)というよりはむしろ中間信号出力が出力加算器に入力されるということもまた注意すべきである。そうであったとしても、図4と図5(図2と図3を結合したものに加えて)の形態は等価(以下に述べるように図16A〜16Dも同様)である。そして、もし係数の合計が正確であれば、図5からの出力は図4(図2と図3の結合も同様)からの出力と同一である。
【００７６】
図5においては、式9,10,11、および12における4つの中間信号、すなわち、
[1/2*(Lt+Rt)*(1-gc)], [1/2*(Lt-Rt)*(1-gs)],[ 1/2*Lt*(1-gl)], [1/2*Rt*(1-gr)]
は、パッシブ・マトリックス出力を処理することにより得られ、そしてその後希望する出力を取り出すため、それらを加え、または引くという操作が行われる。その信号は、また二つのフィードバック回路の修正器とコンパレータに供給され、図3に関連して前に述べたように、フィードバック回路は各組の信号の大きさを等しくなるように保持すべく適切に作用する。図3におけるフィードバック回路は、図5で適用されているものと同様、出力加算器に対する出力を有し、これはVCAs(6),および(12)からというよりもむしろ加算器(22),および(26)の出力から取り出されている。
【００７７】
なお図5を参照すれば、加算器(2),と(4)、VCAs(32),(36),(40),並びに(44)、そして加算器(34),(38),(42),並びに(46)の間の関係は図4の配列と同じである。
【００７８】
また、図4および図5の配列では、加算器(34),(38),(42),および(46)の出力は、2つのフィードバック回路に好適に入力されている(加算器(34), (46)の出力は、VCAs(32),および(44)に対して制御信号を発生させるために、第1のフィードバック回路へ入力され、加算器(38), (42)の出力は、VCAs(36),および(40)に対して制御信号を発生させるために、第2のフィードバック回路へ入力さる)。
【００７９】
図5の加算器(34)の出力は、信号Lt*(1-gl)であるが、係数+1でCout加算器(58)へ入力され、さらに係数+1でSout加算器(60)に入力される。加算器(46)の出力は、信号Rt*(1-gr)であるが、係数+1でCout加算器(58)へ入力され、さらに係数-1でSout加算器(60)に入力される。加算器(38)の出力は、信号1/2*(Lt+Rt)*(1-gc)であるが、係数+1でLout加算器(56)へ入力され、さらに係数+1でRout加算器(62)に入力される。加算器(42)の出力は、信号1/2*(Lt-Rt)*(1-gs)であるが、係数+1でLout加算器(56)へ入力され、さらに係数-1でRout加算器(62)に入力される。図中、破線で示した部分(45),および(49)の内側は、サーボ部分を構成する(サーボ部分には、図3に示すサーボ部分に関連する部分がさらに含まれる。)。
【００８０】
先行技術とは違ったアダプティブ・マトリックス・デコーダでは、制御信号は入力から生成され、発明という観点からみれば、クローズド・ループ制御を好適に使用している。そして、そのクローズド・ループ制御系内において出力信号の大きさは計測され、適合させるためにフィードバックされる。別の、先行技術とは違ったオープン・ループ・システムにおいては、発明という観点からみれば、基本的な方向でない方向における望ましくない信号を好ましい形でキャンセルすることは、信号特性と制御経路を正確にマッチングさせなくとも実現できる。そして、クローズド・ループ形態では、回路の精度に対する要求は極端に低減される。
【００８１】
理想的には、実際の回路の欠点は別として、この発明の“大きさを等しく維持する”という考え方は、つぎのような観点からすれば“完全”である。すなわち、音源は既知の相対的な振幅と極性をもって、LtおよびRtへ入力され、そのLtおよびRtは希望する出力から信号を生み出し、その他からは無視してもよい信号しか生み出さないということである。ここで、“既知の相対的な振幅と極性”とは、LtまたはRt入力は、隣接する基本的な方向間におけるその基本的な方向または位置を表していることを意味する。
【００８２】
再び、式9,10,11,および12について考えてみると、VCAと結合する各々の可変ゲイン回路の全部のゲインは(1-g)の形で与えられる減算配列であるとみることもできる。各VCAのゲインは最大でも1を超えない範囲のなかで変化できる。同様に、可変ゲイン回路のゲイン(1-g)は、1に極めて近い値から、ゼロまで変化できる。従って、図5は図6のように書き換えることができる。ここで、各VCAと減算器に関係する部分は、VCA単独に置き換えた。そして、置き換えたVCAのゲインは、図5におけるVCAsのゲインとは逆の方向へ変化する。したがって、全ての可変ゲイン回路のゲイン(1-g)(例えば、図2/3,4および5に示すように、VCAの出力がパッシブ・マトリックスの出力から引かれるようなVCAであって、ゲイン“g”を持つVCAによって実行されるもの)が相応する可変ゲイン回路のゲイン“h”(例えば、ゲイン“h”を持ち、パッシブ・マトリックス出力に作用する独立したVCAによって実行される)によって置き換えられる。もし、ゲイン“(1-g)”の特性がゲイン“h”と同じであり、そしてもし、フィード・バック回路が、必須の信号の組の大さを等しく維持するために作用するなら、図6の形態は図5の形態と等価になり、同じ出力を出すことになる。実際、ここで開示された全ての形態、すなわち、図2/3,4,5,および6は互いに等価である。
【００８３】
図6の形態は、その前のすべての形態とは等価であり、かつ正確に同じく機能するが、ここにはパッシブ・マトリックスが明白には現れず、暗黙の内に現れることに注意が必要である。先に示した形態においては、静止状態または操作していない状態の場合には、VCAのゲインgは小さい値に低下する。図6の形態では、全てのVCAのゲインhが最大値すなわち1に近い値にまで上昇したとき、操作をしていない状態が発生する。
【００８４】
図6に関して、より具体的に言えば、パッシブ・マトリックスの“左”の出力は、これはまた入力信号Ltと同じであるが、中間信号Lt*hlを発生させるためのゲインhlを有する“左”のVCA(64)へ入力される。パッシブ・マトリックスの“右”の出力は、これはまた入力信号Rtと同じであるが、中間信号Rt*hrを発生させるためのゲインhrを有する“左”のVCA(70)へ入力される。パッシブ・マトリックスの出力“中央”は、加算器(2)から中間信号1/2*(Lt+Rt)*hcを発生させるためのゲインhcを有する“中央”VCA(66)へ入力される。パッシブ・マトリックスの出力“サラウンド”は、加算器(4)から中間信号1/2*(Lt-Rt)*hsを発生させるためのゲインhsを有する“サラウンド”VCA(68)へ入力される。上で説明したように、VCAのゲインhはVCAのゲインgとは逆に作用する。すなわち、hゲイン特性は(1-g)ゲイン特性と同じである。図中、破線で示した(69),(71)の内側の部分はサーボ部分を構成する。
【００８５】
制御電圧の発生
実施例と関連して開発された制御信号の解析について、ここまでに述べたことは本発明をより良く理解するためには役に立つものである。そして、また本発明が5個またはそれ以上の信号列を(それらが方向と関係づけられ、1組のオーディオ信号列から)派生するために適用できるものであるという説を説明することにおいても役立つ。
【００８６】
以下の解析においては、音源を考慮して例証していくことになる。すなわち、音源は水平面内を時計方向に、聴者のまわりを円弧状にまわる(以下、パンニングという)ものとし、後方からスタートし、左、中央前、右、そして後方にもどる。変数αは、聴者を基準にして計測される角度(度)であり、0度は後方、180度は中央前を意味する。入力の大きさLt,およびRtは、αに関係し以下のように表される。
【００８７】
【数８】
0004624643.tif 000009
【００８８】
パラメータαと入力の大きさの比、およびパラメータαと入力信号の極性の間には1対1の関係が成立する。すなわちαを使用することにより、より便利に扱えるようになる。αが90度のとき、Ltは有限でRtはゼロとなる。すなわち左だけの状態である。αが180度のとき、LtおよびRtは等しく同じ極をもつ(中央前)。αが0度のとき、LtおよびRtは等しいが反対の極をもつ(中央後方)。後で説明するように、LtとRtの差が5dBあり、反対の極性を持つときに、注目すべき特別な値が生じる。これはαの値が0度から両側に31度ずれたところにある場合に生じる。実際、左前方および右前方スピーカは、一般的には中央に対してさらに±90度以上回転した位置におかれる(例えば、α±30度から45度である。)。従って、αは実際には聴者を基準とした角度を表すものではないが、水平面内回転(パンニング)方向を示す任意のパラメータとなる。記載されている図において、水平軸の中央(α=180度)は中央前方を表し、左および右端(α=0,および360度)は後方を表す。
【００８９】
図3に関係する部分で論じたように、フィードバック誘起制御システムにおける一組のVCAsのゲイン間にある便利で、実際的な関係により一組のVCAsのゲインの積を定数として保持する。図3の実施例のように、組になっている両方に同じ制御信号が供給された場合、指数関数的に制御されたVCAsは一つのゲインは上げ、他方のゲインは下げるように自動的に作用する。
【００９０】
入力信号をLt,およびRtで表現し、VCAゲインglとgrの積を1/a2と置き、結果として出力が等しくなる程度にループ・ゲインが十分大きいと仮定すれば、図3のフィードバック誘起制御システムは、以下の式を満足するようにVCAsゲインを適合させる。
【００９１】
【数９】
0004624643.tif 000010
【００９２】
明らかに、これらの式の内の最初の式においては、LtおよびRtの絶対値の大きさは重要ではない。すなわち、結果はLt/Rtの比にのみ依存しており、これをXと呼ぶことにする。2番目の式のgrを最初の式に代入すれば、glに関する2次の方程式が得られ、そしてその方程式は以下の解をもつ。
【００９３】
(2次方程式の他の根は、実数ではない。)
【数１０】
0004624643.tif 000011
【００９４】
αに対してglおよびgrをプロットすれば、図7を得る。期待したように、glは後方での非常に小さい値から上昇していき、入力が左のみ(すなわちα=90)のとき、最大値1をとる。そしてそこからは低下していき、中央前方(すなわちα=180)のときに低い値にもどる。そして右の半分の領域では、glは非常に小さい値にとどまる。同様にかつ対称的に、grはαの中央、すなわち左半分までは小さくα=270度(右側のみ)のところで1となるまで上昇する。
【００９５】
上記結果は、Lt/Rtフイードバック誘起制御システムに関するものである。和／差フィードバック誘起制御システムにおいても全く同様に作用し、和のゲインgcおよび差のゲインgsは図8に示すようになる。予測されるように、和のゲインは中央前において1まで上昇し、その他の場所では低い値に低下する。一方、差のゲインは後方において1まで上昇する。
【００９６】
もし、フィードバック誘起制御システムのVCAゲインが制御電圧のベキ指数に依存するとすれば、好適な実施例におけるように、制御電圧はゲインの対数に依存することになる。したがって、上述した式からLt/Rtおよび和/差の制御電圧を表す式を誘導することができる。すなわち、フィードバック誘起制御システムのコンパレータの出力のことであり、図3のコンパレータ(30)が該当する。図9は左/右および和/差の制御電圧を示したものであり、実施例においては、制御信号の最大値、最小値は±１５ボルトである。明らかなことであるが、ほかのスケーリングも可能である。
【００９７】
図9に示すカーブは二つの点で交差している。一つは、聴者にとって音源が左後方にあることを表す位置であり、もう一方は斜め前方にあることを表す位置である。カーブの対称性固有の事項に起因して、これらの交点は隣接する基本的方向に対応するα値の中間位置に存在する。図9では、これらの交点は45度および225度の位置にある。
【００９８】
先行技術が主制御信号を異なった方法で引き出し、結果としての制御信号を違った形で使用しているとしても、先行技術(すなわち、U.S.patent 5,644,640 で、James W. Fosgateの発明であるが )は、二つの主制御信号からさらに、二つの信号のうちの大きい方(より正側)または小さい方(より負側)だけの制御信号を取り出すことは可能であることを示している。図10は図9のカーブの内、等しいか小さい方の信号を示したものである。この導きだされた信号は、α=45度のところで最大値をとり、その値は、オリジナルのカーブが交差した点の値となる。取り出された制御信号の最大値に関し、それが正確にα=45度のところで最大となることは望ましくないかも知れない。
【００９９】
実際の実施例では、誘起された基本的な方向に対して、後方により近い左後方、すなわち45度以下の位置において最大値をとるほうが好ましい。最大値の正確な位置は、二つの信号のうちのより正側、またはより負側のいずれかの関数を選ぶ前に、オフセット(定数を足すか、引くかすることにより)させること、または、カーブが好ましいαの値の位置で交差するように左/右および和/差の制御信号の一つまたは両方に係数づけをすることによって移動させることができる。例えば、図11は、和/差の電圧に0.8の係数づけをしたものであることを除き、図10と同じオペレーションを示したものである。そして、その結果最大値はα=31度のところで発生するようになっている。
【０１００】
全く同じ方法で、右/左の逆数と和/差の逆数とを対比し、同様なオフセットまたは係数付けを使用して、聴者の右後方であって希望する予め決めたαの位置に対応して最大値が生じるようにした第2の新しい制御信号を派生させることができる(例えば、360-31または329度、すなわちゼロに対して31度反対側であり、左後方の対称位置である。)。これは左/右を表し、図11を反転させたものである。
【０１０１】
図12はこれらの派生された制御信号であって、最大点のゲインを1として、VCAsに入力した場合の効果を示したものである。左および右のVCAsが左および右の基本的な方向において1となるようなゲインを出力するときであって、信号が予め決められた場所に位置するとき(この例においては、ゼロに対してα=31度の片側であるが)、これらの派生した左後方および右後方におけるVCAのゲインは1まで上昇する。しかし、その他のすべての位置においては、非常に小さい値をとる。
【０１０２】
同様の結果は、線形制御のVCAsによっても得られる。水平面内回転パラメータαに対する主制御電圧に関するカーブは異なるが、適切な係数づけまたはオフセットさせることにより任意に選択できる位置において、これらのカーブを交差させることができる。そして、より小さい側のオペレーションを選択することによって、初期の4つの基本的な方向以外の音源位置に関する別の制御電圧を派生することができる。より小さい側(より負側)よりむしろ、より大きい側(より正側)を選択することにより、制御信号と派生した新しい制御信号を変換することが可能なのは明らかである。
【０１０３】
カーブの大きい側または小さい側のいずれかを選択する前に、主制御信号の交差する点を動かす方法として、オフセットまたは係数づけの代わりに、またはそれに加えて非線形オペレーションによってすることもできる。
【０１０４】
このような修正により、ほとんど希望するどのようなLt,とRtとの大きさの比および相対的な極性であっても、制御電圧の最大値をもってくることができ、さらに進んだ制御電圧を発生させることができることは明らかである。
【０１０５】
4以上の出力に対するアダプティブ・マトリックス
図2および図4では、望まないクロストークをキャンセルするため、パッシブ・マトリックスは適合性のあるキャンセル項を持っていることが必要であることを示した。これらの場合には、4つのVCAsを経由して派生した4つのキャンセル項があった。そして、各VCAからのゲインは、4つの基本的な方向のうちの一つに対応して、そして4つの出力(左、中央、右、後方)のうちの支配的な一つの出力に対応して最大値に到達した。そしてその値は一般的には1である。二つの隣接する基本的な方向の間を水平面内に回転した方向にあるときの信号は、対応する隣接する基本的な方向における二つの出力以外の出力からはほとんどまたは何も生まない、という事実からこのシステムは完全である。
【０１０６】
この原理は、4つ以上の出力を有するアクティブなシステムに対しても拡張することができる。そのような場合には、システムは完全ではなくなる。すなわち、クロストークによる望ましくない信号は、結果としてまだ聞こえる程度にまでしかキャンセルできない。例えば、図13に示す6出力のマトリックスを見てみよう。図13は本発明によるアクティブ・マトリックスの部分を機能的および図示的に示したものであり、4つ以上の出力を得る方法を説明するのに便利である。図14は図13における使用に適した6つのキャンセル信号を派生する系を示したものである。
【０１０７】
図13と図14とは、本発明の第1の方法により4つ以上の信号を供給することに関係するものである。本発明の第2の方法により4つ以上の信号を供給するというアプローチについては、図16〜19との関連で以下において開示する。
【０１０８】
まず図13を参照すれば、6つの出力がある。すなわち、左前方(Lout)、中央前方(Cout)、右前方(Rout)、中央後方(またはサラウンド)(Sout)、右後方(Rbout)、そして左後方(LBout)である。3つの前方出力およびサラウンド出力に関しては、この部分に該当するパッシブ・マトリックスは前述した4出力のシステムのものと同一である(Ltの直接入力と、Lt+Rtに係数1/2を乗じ線形加算器(80)に入力され中央前方の信号を生じさせるものと、Lt-Rtに係数1/2を乗じ線形加算器(82)に入力され中央後方の信号を生じさせるものと、Rtの直接入力である。)。そしてこのほかに、左後方および右後方という、後方の2つの出力がある。ここでは、係数1のLtと係数-bのRtが線形加算器(84)に入力され、係数-bのLtと係数1のRtが線形加算器(86)に入力され、左後方(LBout)および右後方(RBout)の信号は、LBout=Lt-b*Rt, およびRBout=Rt-b*Ltの式にしたがった出力として得られる。ここで、bは正の係数で、典型的には1以下であり、例えば0.25といった値をとる。対称性は本発明の基本的部分ではないが、実際のシステムではそうなることが予測されることに注意を要する。
【０１０９】
図13において、パッシブ・マトリックス項に加えて、出力線形加算器(88,90,92,94,96,および98)は、複数のアクティブ・キャンセル項(ライン100,102,104,106,108,110,112,114,116,118,120,および122)を受ける。これらはパッシブ・マトリックスの出力をキャンセルするために必要となるものである。
【０１１０】
これらの項は、入力、そして/またはVCAs(図には記載していないが)のゲインを乗じた入力の結合、もしくは入力およびVCAsのゲインを乗じた入力の結合から成る。前述したように、VCAsは、基本的な方向における入力条件に対してはゲインが1まで上昇し、その他の条件下では実質的に小さい値をとるよう制御される。
【０１１１】
図13の形態では、6つの基本的な方向を持ち、これらには相対的な大きさおよび極性が定義されたLt,およびRtが供給され、これらの各々は適切な出力のみからの信号となるべきであり、他の5つの出力の本質的なキャンセル信号を伴っている。二つの隣接する基本的な方向の間において、音源が水平面内に回転した方向にあるときの信号を表す入力条件に対しては、この隣接した基本的な方向に対応する出力が信号を出すべきであり、残りの出力信号は小さいか、無い状態になるべきである。したがって、すべての出力に関して、パッシブ・マトリックスに加えていくつかのキャンセル項が存在し、(実際には、図13において2つ以上のものにが示されている。)このキャンセル項は他の各基本的な方向の入力に対応して存在する好ましくない出力に、各々対応していることが予測される。実際には、図13の配列は、中央後方の出力を除くという(したがって、加算器(82),(94)は除かれる)修正が行われるかもしれない。すなわち、中央後方は、6番目の基本的な方向というよりはむしろ、左後方および右後方の単に中間位置に過ぎないとして扱われることもあるからである。
【０１１２】
図13の6つの出力を有するシステムのうちのいずれか一つ、またはその他の5つの出力に関しては、6つのキャンセル信号が存在する。そのうちの4つは、左/右または和/差のフィードバック誘起制御システムを構成するVCAsの2つの組を経由して派生したものであり、2つは上述したように制御される左後方および右後方のVCAsを経由して派生するものである(以下に述べる図14の実施例を参照のこと。)。6つのVCAsのゲインは図7(g1左およびgr右)、図8(gc和およびgs差)、および図12(glb左後方およびgrb右後方)によって与えられる。
【０１１３】
キャンセル信号は、以下に述べるように、計算により求めた係数または好ましくないクロストークを最小化するように選択した係数を使用して、パッシブ・マトリックス項と合計される。
【０１１４】
各基本的な方向に関する出力にたいしては、他のすべての基本的な方向に対する入力信号およびVCAゲインを考えることにより、係数を混合したキャンセル項が必要になるという結論にたどり着く。そして、これらのVCAゲインは、基本的な方向に対応する位置においてのみ1まで上昇するが、音源が動くと1より小さい値に急速に低下するということが思い出される。
【０１１５】
したがって、例えば、左の出力の場合には中央前方、右のみ、右後方、中央後方(5出力の場合における実際の基本的な方向ではない)、左後方に対する信号条件を考える必要がある。
【０１１６】
図13を5出力について修正した場合の、左の出力Loutについて詳細に考えてみる。その系には、パッシブ・マトリックスからの項Ltが含まれる。入力が中央にあるとき、すなわち、Lt=Rt, そしてgc=1のとき、図2および図4における4出力のシステムと全く同様に、出力をキャンセルするために-1/2*gc*(Lt+Rt)の項が必要になる。入力が中央後方または中央後方と右前方の間のどこかにある場合(したがって、右後方も含むが)に、出力をキャンセルするためには、-1/2*gs*(Lt-Rt)の項が必要となる。そしてこれは図2および図4における4出力のシステムと全く同様である。入力が左後方にある場合に、出力をキャンセルするためには、左後方のVCAからの信号が必要となる。そして、そのVCAのゲインglbは図12に示すのと同様に変化することが必要となる。これは入力が左後方の領域にあるときのみ意味のあるキャンセル信号をだすことができることを明らかにするものである。左後方のとき、左前方(すなわちLtのみによって表される)と中央後方(すなわち1/2*(Lt-Rt)によって表される)の間のいずれかにあるとして考えることができるので、左後方のVCAはこれらの信号を結合したものによって操作すべきであることが予測される。
【０１１７】
信号の結合を固定したいろいな方法を使用することができる。しかし、左および差のVCAsをすでに通過した信号(すなわちgl*Ltおよび1/2*gs*(Lt-Rt)であるが)の和を使用することにより、左後方(正確にではないが)の領域の近傍に信号があれば、その信号の位置に関連してその信号の結合は変化することになる。そしてこれらの位置に対応して、基本的な方向である左後方に信号があるときと同様、適切なキャンセル信号が供給される。この左後方の位置は、左と後方の中間的位置であると考えることができ、glとgsの両方は1以下の有限の値をとることに注意を要する。ここで、Loutに関する式は次のように考えることができる。
【０１１８】
【数１１】
0004624643.tif 000012
【０１１９】
ここで、音源が基本的な方向である左後方の領域にあるとき、係数Xは経験的に求めるか、またはVCAのゲインを正確に考察することによって得ることができる。[Lt]の項は、パッシブ・マトリックスの項である。
【０１２０】
1/2*gc*(Lt+Rt)、-1/2*gs*(Lt-Rt)、1/2*X*glb*((gl*Lt+gs*1/2*(Lt-Rt))の各項は、キャンセル項を示す(図14参照)。そしてこれらはオーディオ信号出力Loutを派生させるために、線形加算器(88)(図13参照)においてLtと加算される。上で説明したように、図13で示した二つの入力(100および102)、すなわち二つのクロストーク・キャンセル項以外にもキャンセル項の入力が存在するかも知れない。
【０１２１】
Routに関する式も同様に、または対称的に導かれる。
【０１２２】
【数１２】
0004624643.tif 000013
【０１２３】
[Rt]の項は、パッシブ・マトリックスの項である。-1/2*gc*(Lt+Rt)、1/2*gs*(Lt-Rt)、-1/2*X*grb*((gr*Rt-gs*(Lt-Rt))の各項は、キャンセル項を示す(図14参照)。そしてこれらはオーディオ信号出力Routを派生させるために、線形加算器(98)(図13参照)においてRtと加算される。上で説明したように、図13で示した二つの入力(120および122)、すなわち二つのクロストーク・キャンセル項以外にもキャンセル項が存在するかも知れない。
【０１２４】
中央前方の出力Coutは、パッシブ・マトリックス項1/2*(Lt+Rt)に加え、4出力システムの場合と同様、左および右のキャンセル項-1/2*gl*Lt および-1/2*gr*Rt を含み、以下の式で与えられる。
【０１２５】
【数１３】
0004624643.tif 000014
【０１２６】
左後方、中央後方、または右後方に関しては、明示的なキャンセル項は必要ではない。なぜなら、後方(4出力システムにおけるサラウンド)を経由した左前方および右前方の間における水平面内に回転した位置においては、すでにキャンセルされているからである。[1/2*(Lt+Rt)]はパッシブ・マトリックス項である。-1/2*gl*Ltおよび-1/2*gr*Rtの項はキャンセル項を表し(図14参照)、これらは、LtおよびRtに対応した係数づけをした上で入力100および102に適用され、オーディオ信号出力Coutを派生するために線形加算器(90)(図13)に入力される。
【０１２７】
左後方の出力に関しては、出発点であるパッシブ・マトリックスは前に述べたように、Lt-b*Rtである。左のみの場合の入力に関しては、gl=1のとき、要求されるキャンセル項は-gl*Ltとなることは明らかである。右のみの場合の入力に関しては、gr=1のとき、キャンセル項は+b*gr*Rtとなる。中央前方の入力に関しては、Lt=Rtそしてgc=1のとき、パッシブ・マトリックス項からの望まない出力は、Lt-b*Rtで表され、それは(1-b)*gc*1/2*(Lr+Rt)によってキャンセルされる。左後方のキャンセル項は、-grb*(gr*Rt−1/2*gs*(Lt-Rt))で表され、これはRoutにおいて使用された項に、最適化した係数Yを使用したものと同様であり、このYは経験的に得るか、または左または右後方の状態でのVCAゲインから計算によって求められる。したがって、
【０１２８】
【数１４】
0004624643.tif 000015
同様に
【０１２９】
【数１５】
0004624643.tif 000016
【０１３０】
式24に注目すれば、[Lt-b*Rt]の項はパッシブ・マトリックス項であり、-gl*Lt、+b*gr*Rt、-1/2*(1-b)*gc*(Lt+Rt)、および-Y*grb*(gr*Rt-gs*1/2*(Lt-Rt))はキャンセル項を表し(図14参照)、これらはオーディオ信号出力LBoutを派生するために、線形加算器(92)(図13)によってLt-b*Rtと加算される。上で説明したように、図13で示した二つの入力(108および110)、すなわち二つのクロストーク・キャンセル項以外にもキャンセル項の入力が存在するかも知れない。
【０１３１】
式25に注目すれば、[Rt-b*Lt]の項はパッシブ・マトリックス項であり、-gr*Rt、b*Lt*gl、-1/2*(1-b)*gc*(Lt+Rt)、および  -Y*glb*(gl*Lt+gs*1/2*(Lt-Rt))はキャンセル項を表し(図14参照)、これらはオーディオ信号出力RBoutを派生するために、線形加算器(96)(図13)によってRt-b*Ltと加算される。上で説明したように、図13で示した二つの入力(116および118)、すなわち二つのクロストーク・キャンセル項以外にもキャンセル項の入力が存在するかも知れない。
【０１３２】
実際には、すべての係数は、有限のループ・ゲインおよびフィードバック誘起制御システムのその他の不完全さを補償するため修正する必要がある。このフィードバック誘起制御システムは、厳密には等しいレベルの信号を供給するわけではなく、6つのキャンセル信号の他の結合信号を使用することもできるからである。
【０１３３】
もちろん、この原理は5つまたは6つ以上の出力を有する実施例にまで拡張するこができる。またその上に、係数づけ、オフセット、あるいはフィードバック誘起制御システムの中の、左/右および和/差についてのフィードバック部分から生ずる二つの主制御信号の非線形的処理などの、より進んだ応用によって追加的な制御信号を供給することができる。そしてフィードバック誘起制御システムは、希望する予め定めたαの値において最大値まで上昇するよう設定されたVCAsを経由して、追加的なキャンセル信号の発生を許容している。他の基本的な方向における信号の存在のなかで、各出力を順番に考えていくという統合プロセスによって、追加的な出力を発生させるために必要となる適切な項および係数を生み出すことができる。
【０１３４】
図14を参照すると、入力信号LtおよびRtはパッシブ・マトリックス(130)へ入力される。そして、パッシブ・マトリックス(130)は、Lt入力から左マトリックス信号出力を、Rt入力から右マトリックス信号出力を、各々+1/2の係数づけされたLtおよびRtを入力とする線形加算器(132)から中央の出力を、そしてそれぞれ+1/2、-1/2の係数づけされたLtおよびRtを入力とする線形加算器(134)からサラウンド出力を、発生させる。パッシブ・マトリックスの基本的な方向は、“左”、“中央”、“右”、および“サラウンド”として設計されている。隣接する基本的な方向は、互いに90度離れた軸上にある。ここで述べた方向の名称を使えば、左は中央とサラウンドに隣接し、サラウンドは左および右に隣接する等である。
【０１３５】
左および右のパッシブ・マトリックス信号は、可変ゲイン回路(136)および(138)の第1の組に入力され、フィードバック誘起制御システム(140)と関係づけられる。中央およびサラウンドのパッシブ・マトリックス信号は、可変ゲイン回路(142)および(144)の第2の組に入力され、フィードバック誘起制御システム(146)と関係づけられる。
【０１３６】
“左”の可変ゲイン回路(136)はゲインglを有する電圧制御アンプ(VCA)(148)と、線形加算器(150)を含む。VCAの出力は左のパッシブ・マトリックス信号から、加算器(150)において引かれ、可変ゲイン回路の全体としてのゲインは(1-gl)となる。そして、加算器出力点における可変ゲイン回路の出力は、中間信号を構成するものであるが、(1-gl)*Ltとなる。VCA(148)の出力信号は、キャンセル信号を構成するものであるが、gl*Ltとなる。
【０１３７】
“右”の可変ゲイン回路(138)は、ゲインgrをもつ電圧制御アンプ(VCA)(152)および線形加算器(154)を含む。VCAの出力は右のパッシブ・マトリックス信号から、加算器(154)において引かれ、可変ゲイン回路の全体としてのゲインは(1-gr)となる。そして、加算器出力点における可変ゲイン回路の出力は、中間信号を構成するものであるが、(1-gr)*Rtとなる。VCA(152)の出力信号は、キャンセル信号を構成するものであるが、gl*Ltとなる。VCA(152)の出力信号gr*Rtはキャンセル信号を構成する。(1-gr)*Rtおよび(1-gl)*Ltの中間信号は第1の組の中間信号を構成する。この中間信号の第1の組の相対的大きさは等しくなることが望ましい。このことは、以下に述べるフィードバック誘起制御システム(140)に関連して達成される。
【０１３８】
“中央”の可変ゲイン回路(142)は、ゲインgcをもつ電圧制御アンプ(VCA)(156)および線形加算器(158)を含む。VCAの出力は中央のパッシブ・マトリックス信号から、加算器(158)において引かれ、可変ゲイン回路の全体としてのゲインは(1-gc)となる。 そして、加算器出力点における可変ゲイン回路の出力は、中間信号を構成するものであるが、1/2*(1-gc)*(Lt+Rt)となる。 VCA(156)の出力信号1/2*gc*(Lt+Rt)はキャンセル信号を構成する。
【０１３９】
“サラウンド”の可変ゲイン回路(144)は、ゲインgrをもつ電圧制御アンプ(VCA)(160)および線形加算器(162)を含む。VCAの出力は中央のパッシブ・マトリックス信号から、加算器(162)において引かれ、可変ゲイン回路の全体としてのゲインは(1-gs)となる。そして、加算器出力点における可変ゲイン回路の出力は、中間信号を構成するものであるが、1/2*(1-gs)*(Lt-Rt)となる。VCA(160)の出力信号1/2*gs*(Lt-Rt)はキャンセル信号を構成する。中間信号1/2*(1-gc)*(Lt+Rt)および1/2*(1-gs)*(Lt-Rt)は、中間信号の第2の組を構成する。この中間信号の第2の組の相対的大きさは等しくなることが望ましい。このことは、以下に述べるフィードバック誘起制御システム(146)に関連して達成される。
【０１４０】
中間信号の第1の組に関連するフィードバック誘起制御システム(140)は、フィルター(164)および(166)を含み、加算器(150)および(154)の出力をそれぞれ受信する。それぞれのフィルターの出力は入力を修正し、入力の対数を発生するlog修正器(168)および(170)に入力される。修正され、対数化された出力は逆の極性にされて線形加算器(172)に入力される。加算器(172)の出力は、その入力の差を構成するものであるが、非反転アンプ(174)に入力される。(デバイス(172)および(174)は図3における信号の大きさを比較するコンパレータ(30)に対応するものである。)対数化した信号を引くことは比較関数となる。上述したように、これはアナログ領域において比較関数を実行する現実的な方法である。このケースにおいては、VCAs(148)および(152)は本質的には制御入力の逆対数をとる形式のものである。したがって、対数ベースのコンパレータの制御出力の逆対数をとっている。アンプ(174)の出力はVCAsの制御信号を構成する。前にも述べた通り、もしデジタルで処理する場合には、二つの信号の比を求めること、およびVCAの機能を直接的な乗数器としてその結果を使用することはさらに容易になる。前に述べたように、フィルター(164)および(166)は経験的に使用しているものであり、低周波域および高周波域を減衰させ、可聴周波数帯の中央部全体の応答をマイルドに高める。これらのフィルターは出力信号の周波数応答を変えるものではなく、単に制御信号とフィードバック誘起制御システムにおけるVCAゲインを変えるものである。
【０１４１】
中間信号の第2の組に関するフィードバック誘起制御システム(146)はVCAs(158)および(162)の出力それぞれを受信するフィルター(176)および(178)を含む。
【０１４２】
それぞれのフィルターの出力は、入力信号を修正し対数変換するlog修正器(180)および(182)に入力される。修正され、対数化された出力は逆の極性を与えられ線形加算器(184)に入力される。そしてその出力は、入力の差を構成することになるが、非反転アンプ(186)に入力される(デバイス(184)および(186)は図3における信号の大きさを比較するコンパレータ(30)に相当する。)。フィードバック誘起制御システム(146)は、制御システム(140)と同様に機能する。
【０１４３】
アンプ(186)の出力はVCAs(158)および(162)の制御信号を構成する。
【０１４４】
フィードバック誘起制御システム(140)および(146)の制御信号から追加的な制御信号が派生される。制御システム(140)の制御信号は第1および第2の係数付け、オフセット、極性変換等の関数器(188)および(190)に入力される。制御システム(146)の制御信号は第1および第2の係数付け、オフセット、極性変換等の関数器(192)および(194)に入力される。関数器(188),(190),(192),および(194)は、上述したように、一つまたはそれ以上の極性変換、オフセットの増幅、係数の増幅そして/または非線形処理の機能をもっている。また、上で述べたことに関連して、左後方のVCA(200)および右後方のVCA(202)へそれぞれ入力する追加的な制御信号を発生させるため、関数器(188)および(192)の出力、ならびに関数器(190)および(194)の出力のうちの小さい側の信号または大きい側の信号が、比較関数器(196)および(198)によって取り出される。
【０１４５】
この場合、追加的な制御信号は、左後方のキャンセル信号および右後方のキャンセル信号の発生に適した信号を供給するため、上述したような方法により派生される。左後方のVCA(200)への入力は、線形加算器(204)において、左およびサラウンドのキャンセル信号を付加的に加算することにより得られる。右後方のVCA(202)への入力は、線形加算器(204)において、左およびサラウンドのキャンセル信号を減算することにより得ることができる。代わりに、あまり好ましくはないが、VCA(200)と(202)への入力は、左とサラウンドのパッシブ・マトリックス出力および、右とサラウンドのパッシブ・マトリックス出力からそれぞれ派生させてもよい。左後方のVCA(200)の出力は、左後方のキャンセル信号glb*1/2*((gl*Lt+gs*(Lt-Rt))である。また、右後方のVCA(202)の出力は、左後方のキャンセル信号grb*1/2*((gr*Rt+gs*(Lt-Rt))である。
【０１４６】
図15は、本発明の実施例としての実際の回路を示す回路図である。抵抗器の値の単位はΩであり、図中明示していないコンデンサの値の単位はμFである。
【０１４７】
図15における“TL074”は、テキサス・インスツルメントの、四角形状抵ノイズJFET入力(高入力インピーダンス)であって、高忠実度のオーディオ用プリアンプ向けに作られた一般用途用オペレーショナル・アンプである。このデバイスの詳細については出版された文献によって広く利用することができる。データシートは、以下のインターネット・ホームページから入手することができる。
<http://www.ti.com./sc/docs/products/analog/t1074.html>
【０１４８】
図15における“SSM-2120”は、オーディオ向けに作られたモノシリック集積回路である。これは、二つのVCAsと二つのレベル検波器を含んでおり、ゲインの対数的な制御あるいは信号の大きさによって、レベル検波器に現れた信号を減衰させることができる。このデバイスの詳細については出版された文献によって広く利用することができる。データシートは、以下のインターネット・ホームページから入手することができる。
<http://www.analog.com/pdf/1788_c.pdf>
【０１４９】
以下の表は、この文書において使用されている項に関するものであり、図15におけるVCA出力のラベルおよび垂直バスのラベルとの関係を示す。
【０１５０】
【表１】
0004624643.tif 000017
【０１５１】
図15において、出力マトリックス抵抗器へ向かう配線上のラベルは信号の関数を表すものであり、信号源を表すものではない。したがって、例えば、左前方の出力へ導かれる上のいくつかの配線は、次表のような意味をもつ。
【０１５２】
【表２】
0004624643.tif 000018
【０１５３】
図15の場合には、VCAの項の極性のことに関する限り、そのマトリックス自身がVCAの項の極性を変えるための機能を有することに注意を要する(U2C等)。加えて、図15における“サーボ”は、ここで述べるようにフィードバック誘起制御システムに関連している。
【０１５４】
式9〜12および式21〜25を考察することにより、出力信号を発生させるための更に別のアプローチを見出すことができる。いわゆる本発明の第2の方法であり、前に簡単に述べたものである。この第2方法によれば、中間信号が発生し、サーボによって等しくなるように誘導されるが、中間信号は直接出力信号に配信されない。その代わり、可変マトリックスの制御のために使用される係数を発生させる際に、サーボ内の信号が使用される。
【０１５５】
例えば、式9について考える。式9は、Ltに関する項とRtに関する項を集めることによって以下のように書き直すことができる。
【０１５６】
【数１６】
0004624643.tif 000019
【０１５７】
Lt項に関する係数を“Al”と表し、Rt項に関する係数を“Ar”と表すとき、式26は次のように簡単に表すことができる。
【０１５８】
Lout=Al*Lt+Ar*Rt                                        (式  27)
同様に、Cout(式10),Rout(式11),およびSout(式12)は次のように表すことができる。
【０１５９】
Cout=Bl*Lt+Br*Rt                                         (式  28)
Rout=Cl*Lt+Cr*Rt                                         (式  29)
Sout=Dl*Lt+Dr*Rt                                         (式  30)
同様な方法により、式21〜25はLtに関する項とRtに関する項によって整理することにより式27〜30で表したの同様に書き直すことができる。
【０１６０】
それらにおいては、出力信号は可変係数と入力信号の一つLtを乗じたものに他の可変係数と他の入力信号Rtを乗じたものの和として与えられる。従って、本発明を実施するための別の等価な方法は、変数Al,Ar等が誘導される信号を発生させることである。そして、本発明においては、いくつかのまたは全ての信号は、大きさが等しくなるように誘導するためのサーボ配列を使用することにより発生させることができる。この追加的なアプローチは、アナログまたはディジタルの両方において実行することができるが、それは特にディジタルの場合に有用である。なぜなら例えば、ディジタルの領域では、以下に述べるように、プロセスのいくつかは低いサンプリング・レートで実行されることがあるからである。
【０１６１】
図16〜19は前述した本発明を実施するための別の等価な方法、すなわち本発明を実施するための第2の方法を機能的に述べたものである。実際には、ソフトウエアはANSI コードで記述することができ、一般的なディジタル・プロセッシング集積回路チップによって実行することができる。サンプリング・レートとしては、３２ＫＨｚ，４４．１ＫＨｚ，あるいは４８ＫＨｚまたはオーディオ・プロセッシングに適したサンプリング・レートを使用することができる。図16〜19は前に説明した図14に示した実施例のディジタル・ソフトウエア・バージョンのものを表したものである。
【０１６２】
図16Aに言及するならば、これは機能ブロック・ダイヤグラムを示したものであり、その中にはオーディオ信号経路(水平な破線の上の部分)と制御信号経路(水平な破線の下の部分)が示されている。Lt入力信号はゲイン関数器(210) (従ってLt’となる)、およびオプションとしての遅延関数器(212)を経由してアダプティブ・マトリックス関数器(214)に供給される。同様にして、Rtオーディオ入力信号はゲイン関数器(216) (従ってLt’となる)、およびオプションとしての遅延関数器(218)を経由してアダプティブ・マトリックス関数器(214)に供給される。ゲイン関数器(210)および(216)は、主として入力信号レベルのバランシングのためと出力のクリッピングを最小化するためー3dBで入力を調整する目的で使用される。それらは、本発明の基本的な部分を形成するものではない。例えば、LtおよびRtの信号は３２ＫＨｚ，４４．１ＫＨｚ，あるいは４８ＫＨｚのアナログ・オーディオ信号のサンプルである。
【０１６３】
Lt’およびRt’の信号は、またパッシブ・マトリックス関数器(220)に入力される。そしてこのパッシブ・マトリックス関数器(220)は4つの出力、すなわちLt’,Rt’,Ft,そしてBtを供給する。Lt’およびRt’の出力は、Lt’およびRt’の入力から直接出力される。FtおよびBtを発生させるため、Lt’およびRt’はスケーリング関数器(222)および(224)によって、それぞれ0.5の係数付けが行われる。Ftを発生させるため0.5の係数付けをしたLt’およびRt’は、積算器(226)によって積算され、Btを発生させるため0.5の係数付けされたLt’が同じく0.5の係数付けされたRt’から、積算器(228)によって引かれる(従って、Ft=(Lt’+Rt’)/2およびBt=(-Lt’+Rt’)/2)。0.5以外の係数を使用することも可能である。Lt’,Rt’,Ft,そしてBtは可変ゲイン信号発生器(230)に供給される(可変ゲイン信号発生器(230)は以下に述べるように、サーボを含むものである。)。
【０１６４】
パッシブ・マトリックス信号に応答するため、可変ゲイン信号発生器(230)は6つの制御信号gL,gR,gF,gB,gLB,およびgRBを発生させる。そして、これらは順番にマトリックス係数発生器(232)に入力される。6つの制御信号は図14におけるVCAs(136),(138),(156),(160),(200),(202)のゲインに相当する。原則的には、これらは、図14の回路配列の中のゲイン制御信号と同じである。
【０１６５】
実際のところ、6つの制御信号は、これらの信号に恣意的に近づけて作られている。さらに後ほど説明するように、可変ゲイン信号発生器(230)は、ここでサーボと呼んでいる部分を含んでいる。
【０１６６】
6つの制御信号に対応するため、マトリックス係数発生器(232)は12のマトリックス係数を発生させる。そしてこれは、mat.a, mat.b, mat.c, mat.d, mat.e, mat.f, mat.g, mat.h, mat.i, mat.j, mat.k,および mat.l,として設計されている。基本的には、可変ゲイン信号発生器(230) とマトリックス係数発生器(232)の間の機能はちょうどここで述べた通りであり、または、サーボを含む可変ゲイン信号発生器(230)はサーボ内に(すなわち、以下で述べる“LR”と“FB”の誤差信号である。)二つの信号のみを発生させそしてこれをマトリックス係数発生器(232)へ供給する。そして、マトリックス係数発生器(232)は6つの制御信号gL,gR,gF,gB,gLB,およびgRBをLRおよびFBから誘起し、さらに6つの制御信号から12個のマトリックス係数信号を発生させる。(mat.a等)代わりに、そして同等に、12個のマトリックス係数はLRおよびFBの誤差信号から直接的に誘起させることもできる。図16Bは、2つの信号のみ、すなわちLRおよびFBの誤差信号であるが、これをマトリックス係数発生器に供給する、別の可変ゲイン信号発生器(230)を示したものである。
【０１６７】
後でも議論するが、6つの制御信号gL,gR,等を中間信号として使用することなくgLおよびgRの制御信号は、LRの誤差信号から誘起させ、gFおよびgBの制御信号は、FBの誤差信号から誘起させ、gLBおよびgRBの制御信号は、LRおよびFBの誤差信号から誘起させることができる。
【０１６８】
アダプティブ・マトリックス関数器(214)は、以下にのべるように6x2のマトリックスとなるが、Lt’およびRt’の入力信号と、マトリックス係数発生器(232)からのマトリックス係数に対応して、出力信号L(左),C(中央),R(右),Ls(左サラウンド),Bs(後方サラウンド),およびRs(右サラウンド)を発生させる。もし必要なら、6つの出力の内のいずれか一つは省略できる。例えば、後で説明するように、Bsの出力は省略することができる。あるいはその代わりにLs,Bs,およびRsの出力を省略することもできる。オプションとしての遅延関数器(212)および(218)においては、ゲイン制御信号を発生させるための時間を許容するため、約5ミリ秒(ms)の遅延が望ましい(これについて、これから“前を見る”という表現を使う)。遅延時間5msは経験的に定めたものであり、クリティカルなものではない。
【０１６９】
図17,18,および19は、可変ゲイン信号発生器(230)によって、ゲイン制御信号をうまく発生させる方法について示したものである。図17はLt’およびRt’に対応してgLおよびgRの制御信号を発生させる左/右のサーボ関数を示す。図18はFtおよびBtに対応してgFおよびgBの制御信号を発生させる前方/後方のサーボ関数を示す。図19は前方/後方のサーボ関数(図18)内に存在するFB誤差信号および左/右のサーボ関数内(図17)に存在するLR誤差関数に対応してgLBおよびgRBの制御信号を発生させる関数を示したものである。もし、4つの出力チャンネルのみ必要な場合であれば、図19に示す機能は省略することができ、マトリックス係数発生器(232)とアダプティブ・マトリックス関数器(214)の内容に適切な変更を加えればよい。
【０１７０】
図17について言及すれば、Lt’信号は加算器(240) へ入力され、さらに乗算器(242)へも入力され、Lt’にはゲイン制御ファクタgLが乗じられる。乗算器(242)の出力は、加算器(240)においてLt’から引かれる。したがって加算器(240)の出力は(1-gL)*Lt’として表され、これは中間信号を構成する。図17のサーボ配列は、以下にのべるように、加算器(240)の出力点における中間信号と加算器(250)の出力点における中間信号とが等しくなるように作用する。制御経路(したがって、デコーダ全体になるが)が応答する周波数を制限するため、加算器(240)の出力は、バンドパス・フィルタ(244)によってフィルタがかけられる。このフィルタとして好適なのは、約200Hzから約13.5KHzのバンドパスとなる4次特性を持つものである。この他のバンドパス特性のものも、設計者の基準によって使用することは可能である。
【０１７１】
実際の実施例においては、バンドパス・フィルタは二つの独立した部分にモデル化されたアナログフィルタに基づいた応答を有する。a. 2極のローパス・フィルタとb.  2極/2ゼロのハイパス・フィルタである。アナログ・フィルタの特性は以下の通りである。
【０１７２】
ハイパス部分:
Zero #1=0 Hz
Zero #2=641 Hz
Pole #1=788 Hz
Pole #2=1878 Hz
ローパス部分
2 Pole at 13,466Hz
フィルタ特性をディジタル領域に適合させて変えるため、ハイパス・フィルタは2変数線形の変形を使用して離散的なものにし、またローパス・フィルタはアナログ・フィルタ(13,466Hz)の-3dBのカットオフ周波数において予め修正した上で、2変数線形の変形を使用して離散的なものにする。離散的にした結果、サンプリング周波数は、32KHz,44.1KHz,および48KHzとなる。
【０１７３】
バンドパス・フィルタを通った信号は、絶対値関数器(246)によって修正される。修正され、フィルタリングされた信号は、その後スムース化される。好適なものとして、時定数が約800msの1次のスムーザ関数器(248)が使われる。この他の時定数のものも、設計者の基準によって使用することは可能である。Rt’信号も加算器(250)、乗算器(252)、バンドパス・フィルタ(254)、絶対値関数器(256)、によって同様に処理される。加算器(250)の出力は、(1-gR)*Rt’の形で与えられる中間信号である。図17のサーボ配列は、上述したように、加算器(250)の出力点における中間信号と加算器(240)の出力点における中間信号とが等しくなるように作用する。スムーザ関数器(248)によって処理されたLt’信号およびスムーザ関数器(258)によって処理されたRt’信号はそれぞれ係数器(260)および(262)へ入力され、A0の係数が付加される(A0は、続く対数関数器への入力がゼロとなる可能性を減少させるために選択されるものである。)。その後、信号は対数関数器(264),および(266)にそれぞれ入力され、2つの入力信号についての対数値を出力する。この対数化された信号は、さらに係数器(268),および(270)に入力され、A1の係数が付加される(A1は、その後の加算器(272)の出力が、少なくとも定常状態における信号に対して小さくなるよう選択される。)。処理されたRt’信号はその後、加算器(272)において、処理されたLt’信号から引かれる。この出力は更に係数器(274)に入力され、係数A2が付加される(A2の値は、その後の可変ゲイン関数器とも関連してサーボスピードに影響を及ぼすものである。そして、ここの可変ゲイン関数器は入力信号の大きさが増加したとき、ゲインは低下するよう設定されている。)。係数器(274)の出力は、可変ゲイン関数器(276)に入力される。図中の伝達関数の形状として示しているように、可変ゲイン関数器は3つの部分に区分された線形関数が望ましく、これは、最初の負の値から最初の正の値までの範囲にある大きさの信号に対しては、第1の線形ゲインを有し、それより小さいかまたは大きい信号の範囲については、第1の線形ゲインより小さい第2の線形ゲインを持っている。実際実行する際には、伝達関数は以下に示す擬符号(pseudocode)による記述によって定義される。
【０１７４】
If input=(-0.240714,0.240714)
output=(input*2.871432)
If input=[0.240714,1.0)
output=((input*0.406707)+0.593293)
If input=[-1.0,-0.240714]
output=((input*0.406707)-0.593293)
代わりに、3つ以上の部分に区分された線形関数を使用することにより、よりスムースな非線形の伝達関数を提供することができ、性能も改善することができるが、費用が大となる。可変ゲイン関数器の出力は、さらに1次のスムーザ関数器(278)へ入力される。好適には、その可変ゲイン関数器は約2.5msの時定数を持っている。“LR”信号として設計された信号は、係数器(280)によってその後係数A3が付加され、そして2つの経路に入力される。一方の経路、これはgL信号を発生させるものであるが、A3の係数を付加されたLR信号は、加算器(282)において係数A4が加算される。乗算器(242)によってLt’に乗せられ、gL信号を発生させるため、加算された信号はその後二つのベキ指数器または逆対数関数器(284)によってベキ指数化される(従って、先の対数化処理したものを元にもどすことになる)。他方の経路では、これはgR信号を発生させるものであるが、A3の係数を付加されたLR信号は、加算器(286)において係数A4から引かれる。乗算器(252)によってRt’に乗せられるgR信号を発生させるため、減算された信号はその後二つのベキ指数器(288)によってベキ指数化される。
【０１７５】
図17の左/右サーボの処理と、図14の左/右サーボ(140)の処理とを比較することができる。スムーザ関数器(278)の出力から各逆対数関数の出力までの伝達関数は、図14におけるVCAs(148),(152),(156)等のVCAゲインを形成するものである。信号gL,およびgRはVCAゲインと等価である。先に述べたサーボ配列におけるのと同じく、gLが増加するときはgRが減少し、その逆も同様である。したがって、gL,およびgRは、LRの誤差信号から直接的に誘起される。左/右のサーボの出力のみがgL,およびgR信号となる。
【０１７６】
図中、破線で示した中(289)の関数は、ダウンサンプル…すなわちいくつかのサンプルに対して一回のみ計算すること、例えば8サンプル毎にという意味である…されている。なぜなら信号の変化は十分遅く、プロセッシングが低いレイトで行われても問題ないからである。本発明の実際の実施例およびこれ以降示す例において、8のダウンサンプリングは議論されたが、別のファクタによってダウンサンプリングが使われていることが認識できるであろう。ダウンサンプリングによって、最終的なオーディオ出力の重要な品質低下を起こすことなく計算の複雑さを低減することができる。そのような品質低下は、以下に説明するように、適切なアップサンプリングによって小さくすることができる。
【０１７７】
図18の前方/後方のサーボは基本的には、図17の左/右のサーボと同様である。図17の素子に対応する関数は、(‘)を付した同じ参照番号を付している。加えて、Lt’に代えてFtが、Rt’に代えてBtが、gLに代えてgFが、gRに代えてgBが、およびLRに代えてFBが使われている。図17の左/右のサーボの場合のように、gFおよびgLは誤差信号FBから直接的に誘起されている。
【０１７８】
実際の実施例においては、図17 および図18の左/右、および前方/後方のサーボにおいて使用された定数A0からA4までは、以下の通りである。
【０１７９】
A0=(0.707106781*0.000022)
A1=(3.182732/4.0)
A2=(32*4)
A3=-0.2375
A4=-0.2400
図19は、図16A〜Dの実施例および本発明に係るその他の実施例での使用に適した、左後方および右後方の制御信号をデジタル領域で派生させるための機能ブロック図である。
【０１８０】
図19について言及すると、図17の左/右のサーボからのLR信号は、二つの経路に入力される。一方の経路においては、乗算器(290)によりLRに-1を乗じ、逆の極性としている。その逆極性のLR信号はそれから最大化関数器(292)へ入力され、LRの逆極性の信号と別の信号、すなわち係数付けされたFB信号を対比し、より大きい信号が取り出される。もう一つの経路では、LR信号は別の最大化関数器(294)へ直接入力され、LRの信号と別の信号、すなわち係数付けされたFB信号を対比し、より大きい信号が取り出される。FB信号は、図18の前方/後方サーボからの信号であり、乗算器(296)によって係数B0が乗せられる。B0の値は、後方の半円において最大ゲインが生ずる角度を定義するものである(したがって、図16A〜Dのアダプティブ・マトリックスのLs(左サラウンド)およびRs(右サラウンド)の位置を定義するものである。)。その角度は、実質上は図14のアナログの実施例におけるものと同様になるよう選択すること(しかし、必要はないが)ができる。B0の係数付けされたFB信号は、さらに入力の一つとして、上述した最大化関数器(292)および(294)へ入力される。最大化関数器(292)および(294)から出力された“大きい方”の信号は、乗算器(296)および(298)によってそれぞれB1が乗せられる。ゲイン係数B1の値は、出力gLBおよびgRBが1を超える可能性を最小化するよう設定される。B1の係数付けされた信号の各々は、最小化関数器(300),および(302)によってそれぞれ限定される。二つの最小化関数器は同じ限定特性をもつべきであり、好適には、最小化関数器に入力された正の入力はゼロに固定される。限定された各信号は、乗算器(304)および(306)によって、それぞれ係数B2が乗せられ、それから加算器(308)および(310)によってそれぞれB3を加えることによってオフセットされる。B2/B3の係数付けされた信号は、その後、二つのベキ指数器(312)および(314)によってベキ指数化される(従って、先の対数化処理したものを元にもどすことになる)。それによって得られた信号は、加算器(316)および(318)によってそれぞれB4を加えることによってオフセットされる。その後乗算器(320)および(322)によって、それぞれ係数B5が乗せられる。乗算器(320)の出力は、ゲイン関数gLBを供給し、乗算器(322)の出力は、ゲイン関数gRBを供給する。そして、上述した種々の係数およびオフセットは、gLBとgRBが1を超える可能性を最小化するよう設定される。図19の全ての関数は、図17,18の関数の部分と同様に、8回のサンプリングのうち1回だけ計算するといった、ダウンサンプリングをおこなってもよい。
【０１８１】
実際の実施例における、B0からB5までの定数は以下の通りである。
【０１８２】
B0=0.79
B1=1.451
B2=-0.15415
B3=-0.15415
B4=(-0.21927/1.21927)
B5=1.21927
図19の方法において、付加的な方向の信号を誘起させることを容易にするため、二つまたはそれ以上の付加的な制御信号を発生させても良い。そのためには、制御信号の各組に対して、二つの追加的な係数マトリックスと、二つの更なる出力チャンネルの計算と、マトリックス係数の再最適化が必要となる。
【０１８３】
再び、図16Aについて言及すると、6x2のアダプティブ・マトリックス関数器(214)は、6つの出力(L,C,R,Ls,Bs,およびRs)を、以下の計算式を使用して計算する(サンプリング毎に)。
【０１８４】
【数１７】
0004624643.tif 000020
【０１８５】
表記“mat.a”，“mat.b”等は、可変マトリックスの要素を意味する。実際の実施例においては、５つの出力を供給するようにするため、Bsは全ての条件に対してゼロにセットされる。基本的な４つの出力のみ希望する場合には、その代わりにLsとRsがゼロにセットされる(そして図19の関数は、全体の配列を省略したものである。)。可変マトリックスの要素(mat.x)は計算され、またはマトリックス係数発生器(232)によってテーブル照合の方法を使用して得られる。そして、マトリックス係数発生器(232)では以下の式を使用している(好適には、8サンプル毎に1回計算される。)(Bs出力が省略されるとき、mat.k,およびmat.lは要求されない。)。
【０１８６】
【数１８】
0004624643.tif 000021
0004624643.tif 000022
【０１８７】
ゲイン制御信号の成分が可変のままであるとしても、全ての係数は、一旦決定されるとそれは固定される。x0の係数(a0,b0等)はパッシブ・マトリックスの係数を表す。その他の固定された係数は、制御経路の関数から得られた可変ゲイン信号によって係数づけされる。
【０１８８】
好ましくは、可変マトリックス係数(mat.x)は、可変マトリックスをサンプリング毎に再計算するという本質的な複雑さを伴わずに、可変マトリックスのある状態から次の状態まで、よりスムースに移行(8サンプリング毎の計算では大きく変化するため、各サンプリング毎の小さな変化に変えることを意味するが)するためにアップサンプリングされる。図16Cは別の実施例を示したものであり、その中では、マトリックス係数発生器(232)からの12個のマトリックス係数出力を、スムージング/アップサンプリング関数器(233)が処理する。加えて、同様な結果を得るため制御経路のゲイン信号もアップサンプリングすることもできる。図16Dは別の実施例を示したものであり、その中において、可変ゲイン信号発生器(230)の6個または2個の出力のうちのいずれかをスムージング/アップサンプリング関数器(231)が処理する。いずれの場合においても、線形補間が使用される。
【０１８９】
もし、制御経路のゲイン信号(gL,gR等)が8回のサンプリング毎に発生すれば、主信号経路におけるオーディオサンプリング信号と制御経路出力との間にわずかな時間の差が発生する。アップサンプリングは線形補間の際に、さらに時間差、例えば本質的に8サンプルの遅れ、を生むことになる。オプションとしての主信号経路における5msの時間遅れは、ここで述べたことに起因する時間遅れ、および制御経路によって生ずる小さい時間差(バンドパス・フィルタやスムージング・フィルタに起因するもの)以上のものを補償し、そしてその結果システムは急速に変化する信号条件下であっても、全く敏感に応答することができる。
【０１９０】
固定された係数は、いろいろな方法で決定され、そして最適化することができる。例えば、一つの方法として、アダプティブ・マトリックスの出力(あるいは基本的な方向の出力)の各々に対応して、エンコードされた方向を持つ入力信号を適用することである。そしてその際入力信号の各方向に対応した出力以外のすべての出力が最小化されるように、係数を適合させる必要がある。しかし、この方法は、入力信号のエンコードされた方向が、デコーダの基本的方向以外のとき、出力の間に大きなクロストークを生ずるという、好ましくない結果を生ずることになる。そのため、エンコードされた入力の方向の全てに関係する出力間でのクロストークを最小化するよう係数を選定する必要がある。これは例えば、MATLAB(“MATLAB”は商標であり、The Math Work,Inc.によって販売されている。)のような既成のコンピュータ・プログラムを使用して、図16A〜Dの配列をまねることにより達成できるであろう。
【０１９１】
そして、それによって、最適化された、または設計者にとって許容できるレベルに到達したと思える結果が得られるまで係数を再帰的に変える。
【０１９２】
オプションとして、8回のサンプルデータ毎に一回だけサンプリングしてゲイン制御信号を発生させるという方法を採用する結果、知覚されるオーディオの品質がわずかに低下するが、この影響を小さくするために線形補間を使用して、ファクタ8のアップサンプリングを採用することにより可変マトリックスの係数を処理することもできる。
【０１９３】
可変マトリックスの係数は、6x2のマトリックスで定義され、以下のように表される(もし、Bsが省略されるなら、5x2のマトリックスとなり、全ての係数マトリックスの最後の列、kxおよびlxが省略される。)。
【０１９４】
【数１９】
0004624643.tif 000023
0004624643.tif 000024
【０１９５】
望ましい結果を得ることができる、一つまたはそれ以上の係数の組が定義できる。例えば、標準的な組やPro Logicとして知られているアナログの可変マトリックス・デコーディング・システムに対抗できる係数の組を定義できるかも知れない。なお、Pro Logicはカリフォルニア州サンフランシスコにあるDolby Laboratoriesによって製造されそして許可されたものである。実際の実施例における係数は以下に示す通りである。
【０１９６】
標準的な係数
【数２０】
0004624643.tif 000025
注. Bsが省略されるとき、上の係数マトリックスの15番目の列が省略される。
【０１９７】
Pro Logicに対抗する係数
【数２１】
0004624643.tif 000026
0004624643.tif 000027
注. Bsが省略されるとき、上の係数マトリックスの15番目の列が省略される。
【０１９８】
結      論
本発明について、ここで述べたもの以外の変形したものおよび修正したものを実行すること、並びに本発明に立脚した種々の考え方は、この技術の分野に精通したものにとっては明らかなことである。そして、本発明はここに特に記載した実施例に限定されるものではない。したがって、ここで開示し、クレームした基本的な原理が意図するものおよびその範囲に入るような、修正したもの、変形したもの、および等価なもののいずれか、または全てが本発明によってカバーされることを期待する。
【０１９９】
通常の知識を有する当業者であれば、ハードウエアとしての実行とソフトウエアとしての実行、並びにアナログでの実行とディジタルでの実行は等価なことであることをはっきりと認識できるであろう。したがって、本発明はアナログ・ハードウエア、ディジタル・ハードウエア、ハイブリッド・アナログ／ディジタル・ハードウエア、そして／または、ディジタル・シグナル・プロセッシングを使用して実行することができる。ハードウエアのエレメントは、ソフトウエア、そして／または、ファームウエアにおける機能の代わりに使用してもよい。したがって、ここで開示した実施例で示した、種々のエレメントおよび機能（例えば、マトリックス、修正器、コンパレータ、加算器、可変アンプ、あるいは減衰器等）の全ては、アナログあるいはディジタル領域のいずれかのソフトウエアまたはハードウエアにおいて実施することができる。
【図面の簡単な説明】
【図１】  図１は本発明の理解に役立つ、先行技術のパッシブ・デコーデング・マトリックスの機能系統図である。
【図２】  図２は本発明の理解に役立つ、先行技術のアクティブ・マトリックス・デコーダの機能系統図である。
【図３】  図3 は、本発明のフィードバック誘起制御システム(または「サーボ」という)の機能系統図を示したものであり、図2における左、右のVCAsおよび和および差のVCAs、そして本発明の他の実施例におけるVCAsを示したものである。
【図４】  図4 は図2と 図3を組み合わせたものと等価な、本発明の回路配置を示した機能系統図である。この中では、キャンセル成分が誘起されるパッシブ・マトリックスからパッシブ・マトリックス出力信号の成分を受け取るのではなく、出力加算器がLt、およびRtの入力信号に対応してパッシブ・マトリックス出力信号の成分を発生させている。
【図５】  図5は本発明の観点から図2、 図3および 図3を結合したものと等価な回路配置を示した機能系統図である。図5の形態においては、等しくなるよう維持されるべき信号は、出力信号を誘起している加算器とVCAsを制御するためのフィードバック回路へ入力されている。そして、そのフィードバック回路の出力には、パッシブ・マトリックスの成分が含まれている。
【図６】  図6は本発明の観点から図2, 図3, 図4, および図5を結合したものに等しい回路配置を示した機能系統図である。この中では、可変ゲイン回路はVCAにより供給される(l-g)を得、減算器はVCAにより置き換えられる。そしてそのVCAのゲインはVCAと減算器の組み合わせの形態の場合のVCAsとは反対の方向に変化する。この実施例においては、パッシブ・マトリックスのコンポーネントは暗に示されたものとなっているが、この他の実施例においては、パッシブ・マトリックスのコンポーネントは明示的示されている。
【図７】  図7は理想化したグラフであり、左と右のVCAの平面回転角α(水平軸)に対するLt/Rtフィードバック誘起制御システム(垂直軸)のゲインg1とg2をプロットしたものである。
【図８】  図8は理想化したグラフであり、和/差のフィードバック誘起制御システムにおける、和と差のVCAゲインgcとgs(垂直軸)を平面回転角α(水平軸)に対してプロットしたものである。
【図９】  図9は理想化したグラフであり、制御信号の最大、最小値を±15ボルト(垂直軸)としてスケーリングして、左/右と変換された和/差の制御電圧を、平面回転角α(水平軸)に対してプロットしたものである。
【図１０】  図10は理想化したグラフであり、図9のカーブの小さいほう(垂直軸)を、平面回転角α(水平軸)に対してプロットしたものである。
【図１１】  図11は理想化したグラフであり、図9のカーブの小さいほう(垂直軸)を、平面回転角α(水平軸)に対してプロットしたものであり、カーブの小さいほうを選ぶ前に、和/差の電圧に0.8の係数付けをした場合のものである。
【図１２】  図12は理想化したグラフであり、平面回転角α(水平軸)に対する左後方/右後方のフィードバック誘起制御システム(垂直軸)の左後方および右後方のVCAゲインglb, grbをプロットしたものである。
【図１３】  図13は6個の出力が得られる本発明の観点から、アクティブ・マトリックス・デコーダの部分の機能系統図を表したものである。
【図１４】  図14は、図13のような6個の出力を有するアクティブ・マトリックス・デコーダで使用される6個のキャンセル信号を誘起する回路の機能系統図を示したものである。
【図１５】  図15 は本発明を実施する場合の、実際のアナログ回路の回路図を示したものである。
【図１６】  図16Aは本発明の他の実施例における機能ブロック図を示したものである。
図16Bは図16Aの別の実施例としての機能ブロック図を示したものである。
図16Cは図16Aの別の実施例としての機能ブロック図を示したものである。
図16Dは図16Aの別の実施例としての機能ブロック図を示したものである。
【図１７】  図17は図16A,B,C,Dの実施例およびその他の開示された実施例において使用に適したもので、デジタル領域で実施される左/右サーボの機能ブロック図を示したものである。
【図１８】  図18は図16A,B,C,Dの実施例およびその他の開示された実施例において使用に適したもので、デジタル領域で実施される前方/後方サーボの機能ブロック図を示したものである。
【図１９】  図19は図16A,B,C,Dの実施例およびその他の開示された実施例において使用に適したもので、左後方および右後方の制御信号をデジタル領域において誘起する回路の機能ブロック図を示す。
【図１】
0004624643.tif 000028
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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