(57)【特許請求の範囲】
【請求項１】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成るメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットを構成するメモリセルの第１の電極は、サブメモリユニットにおいて共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリにおいて、１つの選択メモリセルへの２値データの内の一方のデータの書き込み時、サブメモリユニットを構成する残りの非選択メモリセルにはデータを書き込まない、強誘電体型不揮発性半導体メモリの駆動方法であって、
（ａ）選択用トランジスタをオフ状態としておいて、選択メモリセルに接続されたプレート線に高電位ＶPL-Hを印加し、非選択メモリセルに接続されたプレート線に第１の中間電位ＶPL-M1を印加し、選択メモリセルに書き込むべきデータに依存して、ビット線に低電位ＶBL-L若しくは高電位ＶBL-Hを印加する工程と、
（ｂ）選択用トランジスタをオン状態とし、共通の第１の電極とビット線とを選択用トランジスタを介して接続した後、選択メモリセルに接続されたプレート線に低電位ＶPL-Lを印加し、以て、選択メモリセルにデータを書き込む工程と、
（ｃ）選択用トランジスタをオフ状態とし、共通の第１の電極を浮遊状態とする工程と、
（ｄ）非選択メモリセルに接続されたプレート線に第２の中間電位ＶPL-M2（＞ＶPL-M1）を印加し、共通の第１の電極とプレート線との容量結合に基づき、
浮遊状態の共通の第１の電極の電位を上昇させる工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの駆動方法。
【請求項２】
第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／２］の値に略等しく、第２の中間電位ＶPL-M2の値は、ＶPL-Hの値に略等しいことを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項３】
電源電圧をＶccとしたとき、ＶPL-H及びＶBL-Hの値はＶccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトであることを特徴とする請求項２に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項４】
第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／３］の値に略等しく、第２の中間電位ＶPL-M2の値は、［ＶPL-L＋２（ＶPL-H−ＶPL-L）／３］の値に略等しいことを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【請求項５】
電源電圧をＶccとしたとき、ＶPL-Hの値はＶccと略等しく、ＶBL-Hの値は（２／３）Ｖccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトであることを特徴とする請求項４に記載の強誘電体型不揮発性半導体メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）の駆動方法に関し、特に、ディスターブによるデータ保持状態の劣化が発生し難い強誘電体型不揮発性半導体メモリの駆動方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するメモリセル（キャパシタ部）の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセルと選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセルは、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図２１に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図２１の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図２１の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図２１の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセルの蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図２１の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図２２に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図２２において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリセルは、例えば、選択用トランジスタＴＲ11，ＴＲ12、キャパシタ部ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁あるいは３桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であり、例えば「１１１」は、本来、添字「１１，１」と表示すべき添字であるが、表示の簡素化のため、２桁あるいは３桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやサブメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやサブメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれの不揮発性メモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図２２において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線Ｗ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、差動センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったキャパシタ部ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、差動センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのキャパシタ部が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図２３に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列に複数のメモリセルのそれぞれの一端が接続されたメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、かかる不揮発性メモリと対となった不揮発性メモリも、１つの選択用トランジスタＴＲ2の一端に並列に複数のメモリセルのそれぞれの一端が接続されたメモリセルＭＣ2Mから構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、差動センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、非選択プレート線ＰＬk（ｋ≠ｍ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（電位）を、差動センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
特開平９−１２１０３２号公報に開示された不揮発性メモリにデータを書き込む方法を、以下、説明する。尚、一例として、対となったメモリセルＭＣ11，ＭＣ21にデータを書き込むものとし、メモリセルＭＣ11にデータ「１」を、メモリセルＭＣ21にデータ「０」を書き込むものとする。図２４に動作波形を示す。尚、図２４中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００１６】
（１）待機状態では、ワード線、全プレート線は０ボルトとなっている。また、ビット線ＢＬ1，ＢＬ2は０ボルトにイコライズされている。尚、差動センスアンプＳＡには、書き込むべきデータが保持されているものとする。
（２）データ書き込みの開始時、ビット線ＢＬ1に高電位ＶBL-H（＝Ｖcc）を印加し、ビット線ＢＬ2に低電位ＶBL-L（＝０ボルト）を印加する。ここで、Ｖccは、電源電圧である。
（３）次いで、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲ1，ＴＲ2をオン状態とする。併せて、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）を印加し、非選択プレート線ＰＬk（ｋ＝２，３，４）には中間電位ＶPL-M［＝（１／２）Ｖcc］を印加する。これによって、メモリセルＭＣ21においては、選択プレート線ＰＬ1の電位が高電位ＶPL-Hであり、ビット線ＢＬ2の電位が低電位ＶBL-Lであるが故に、データ「０」が書き込まれる。
（４）その後、選択プレート線ＰＬ1を低電位ＶPL-L（＝０ボルト）とする。これによって、メモリセルＭＣ11においては、選択プレート線ＰＬ1の電位が低電位ＶPL-Lであり、ビット線ＢＬ1の電位が高電位ＶBL-Hであるが故に、データ「１」が書き込まれる。
（５）データの読み出しを終了する場合には、次いで、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲ1，ＴＲ2をオフ状態とした後、ビット線ＢＬ1を０ボルトまで放電し、非選択プレート線ＰＬk（ｋ＝２，３，４）を０ボルトまで放電する。
【００１７】
以上の書き込み動作においては、非選択プレート線ＰＬk（ｋ＝２，３，４）には（１／２）Ｖccが印加される。従って、非選択メモリセルＭＣ1k，ＭＣ2k（ｋ＝２，３，４）においては、±（１／２）Ｖccの電圧が加わる。従って、非選択メモリセルＭＣ1k，ＭＣ2k（ｋ＝２，３，４）に記憶されているデータによっては、非選択メモリセルＭＣ1k，ＭＣ2kのメモリセルを構成する強誘電体層に対して、分極が反転する方向に電界が加わり、ディスターブによるデータ保持状態の劣化が発生する虞がある。ここで、ディスターブとは、非選択メモリセルのメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【００１８】
ところで、上述の例においては、データを書き込みのために選択プレート線に印加する電圧ＶPL-H（便宜上、書き込み電圧と呼ぶ）がＶccであり、非選択プレート線に印加する電圧ＶPL-M（便宜上、ディスターブ電圧と呼ぶ）が（１／２）Ｖccであるが、（書き込み電圧）／（ディスターブ電圧）の比が高いほど、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることが可能となる。
【００１９】
そのために、上述の特開平９−１２１０３２号公報に開示された不揮発性メモリにおいては、（１／３）Ｖccと（２／３）Ｖccの２つの中間電位を使用した不揮発性メモリの駆動方法も開示されている。この駆動方法においては、ビット線に印加される電圧を、０ボルト、（１／３）Ｖcc、Ｖccの３種類としている。また、選択プレート線ＰＬ1に印加する書き込み電圧をＶccとし、非選択プレート線ＰＬk（ｋ＝２，３，４）に印加するディスターブ電圧を（２／３）Ｖccとしている。
【００２０】
【発明が解決しようとする課題】
このような駆動方法は、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることができる優れた方法である。しかしながら、差動センスアンプＳＡの駆動が［０，（１／３）Ｖcc，Ｖcc］の３値であるといった問題がある。例えば、書き込み動作時、ビット線を相補的に駆動する必要がある。そのために、差動センスアンプＳＡを構成する２つのＣＭＯＳインバータから成るラッチ回路におけるＮＭＯＳトランジスタの本来０ボルトとなるべきソース領域の電位を（１／３）Ｖccとする必要がある。このような電位設定は、読み出し動作のときと全く異なる電位設定であり、差動センスアンプＳＡを構成するＮＭＯＳトランジスタの最適な動作電圧から逸脱してしまい、最悪の場合、かかるＮＭＯＳトランジスタが動作しなくなる。
【００２１】
従って、本発明の目的は、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることを可能とする強誘電体型不揮発性半導体メモリの駆動方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記の目的を達成するための本発明の強誘電体型不揮発性半導体メモリの駆動方法は、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたサブメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成るメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
サブメモリユニットを構成するメモリセルの第１の電極は、サブメモリユニットにおいて共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、第２の電極はプレート線に接続されている強誘電体型不揮発性半導体メモリにおいて、１つの選択メモリセルへの２値データの内の一方のデータの書き込み時、サブメモリユニットを構成する残りの非選択メモリセルにはデータを書き込まない、強誘電体型不揮発性半導体メモリの駆動方法であって、
（ａ）選択用トランジスタをオフ状態としておいて、選択メモリセルに接続されたプレート線に高電位ＶPL-Hを印加し、非選択メモリセルに接続されたプレート線に第１の中間電位ＶPL-M1を印加し、選択メモリセルに書き込むべきデータに依存して、ビット線に低電位ＶBL-L若しくは高電位ＶBL-Hを印加する工程と、
（ｂ）選択用トランジスタをオン状態とし、共通の第１の電極とビット線とを選択用トランジスタを介して接続した後、選択メモリセルに接続されたプレート線に低電位ＶPL-Lを印加し、以て、選択メモリセルにデータを書き込む工程と、
（ｃ）選択用トランジスタをオフ状態とし、共通の第１の電極を浮遊状態とする工程と、
（ｄ）非選択メモリセルに接続されたプレート線に第２の中間電位ＶPL-M2（＞ＶPL-M1）を印加し、共通の第１の電極とプレート線との容量結合に基づき、
浮遊状態の共通の第１の電極の電位を上昇させる工程、
を具備することを特徴とする。
【００２３】
尚、工程（ａ）において、ビット線に低電位ＶBL-Lを印加した場合、工程（ｂ）において、選択用トランジスタをオン状態とし、共通の第１の電極とビット線とを選択用トランジスタを介して接続したとき、選択メモリセルに接続されたプレート線に高電位ＶPL-Hが印加されているが故に、選択メモリセルにデータ「０」が書き込まれる。その後、工程（ｂ）において、選択メモリセルに接続されたプレート線に低電位ＶPL-Lを印加しても、選択メモリセルに書き込まれたデータ「０」は変化することがない。
【００２４】
一方、工程（ａ）において、ビット線に高電位ＶBL-Hを印加した場合、工程（ｂ）において、選択用トランジスタをオン状態とし、共通の第１の電極とビット線とを選択用トランジスタを介して接続したとき、選択メモリセルに接続されたプレート線に高電位ＶPL-Hが印加されているが故に、選択メモリセルにはデータが書き込まれない。その後、工程（ｂ）において、選択メモリセルに接続されたプレート線に低電位ＶPL-Lを印加することによって、選択メモリセルにデータ「１」が書き込まれる。
【００２５】
本発明の強誘電体型不揮発性半導体メモリの駆動方法（以下、本発明と略称する場合がある）においては、工程（ｄ）において、浮遊状態の共通の第１の電極の電位を上昇させるが故に、データ「１」が書き込まれた選択メモリセルにおいて、第１の電極と第２の電極との間の電位差（書き込み電圧）が大きくなる。然るに、工程（ｂ）における非選択メモリセルの第１の電極と第２の電極との間の電位差（ディスターブ電圧）と、工程（ｄ）における非選択メモリセルの第１の電極と第２の電極との間の電位差（ディスターブ電圧）は左程変化しない。従って、（書き込み電圧）／（ディスターブ電圧）の比を高くすることができる結果、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることが可能となる。
【００２６】
本発明において、第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／２］の値に略等しく、第２の中間電位ＶPL-M2の値は、ＶPL-Hの値に略等しい構成とすることができる。この場合、電源電圧をＶccとしたとき、ＶPL-H及びＶBL-Hの値はＶccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトである構成とすることが好ましい。
【００２７】
あるいは又、本発明においては、第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／３］の値に略等しく、第２の中間電位ＶPL-M2の値は、［ＶPL-L＋２（ＶPL-H−ＶPL-L）／３］の値に略等しい構成とすることができる。この場合、電源電圧をＶccとしたとき、ＶPL-Hの値はＶccと略等しく、ＶBL-Hの値は（２／３）Ｖccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトである構成とすることが好ましい。
【００２８】
尚、ここで、「略等しい」という概念には、強誘電体型不揮発性半導体メモリの製造工程におけるバラツキ等によって生じ得る電位のバラツキが包含される。
【００２９】
本発明における強誘電体型不揮発性半導体メモリの構成として、
（Ａ−１）第１のビット線と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１）の第１の選択用トランジスタと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２）の第１のメモリセルから構成された、Ｎ個の第１のサブメモリユニットと、
（Ｄ−１）Ｎ個のサブメモリユニットのそれぞれを構成する第１のメモリセルで共通とされたＭ本のプレート線、
から成る第１のメモリユニット、並びに、
（Ａ−２）第２のビット線と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルから構成された、Ｎ個の第２のサブメモリユニットと、
（Ｄ−２）Ｎ個のサブメモリユニットのそれぞれを構成する第２のメモリセルで共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線、
から成る第２のメモリユニットから構成され、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１のメモリユニットにおいて、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットを構成する第１のメモリセルの第１の電極は、第ｎ番目の第１のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第１の選択用トランジスタを介して第１のビット線に接続され、第２の電極は共通のプレート線に接続されており、
第２のメモリユニットにおいて、第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルの第１の電極は、第ｎ番目の第２のサブメモリユニットにおいて共通であり、該共通の第１の電極は、第ｎ番目の第２の選択用トランジスタを介して第２のビット線に接続され、第２の電極は共通のプレート線に接続されている構成を挙げることができる。
【００３０】
尚、かかる構成の強誘電体型不揮発性半導体メモリにおいては、第１のメモリセルに記憶されたデータの読み出しを行うとき、第１の選択用トランジスタをオン状態とし、第２の選択用トランジスタをオフ状態とし、且つ、第２のビット線に参照電位を印加し、第２のメモリセルに記憶されたデータの読み出しを行うとき、第２の選択用トランジスタをオン状態とし、第１の選択用トランジスタをオフ状態とし、且つ、第１のビット線に参照電位を印加する構成とすることができる。尚、このような強誘電体型不揮発性半導体メモリの駆動方法を、便宜上、第１の構成に係る駆動方法と呼ぶ。この第１の構成に係る駆動方法によって、プレート線を共有した（即ち、対となった）第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルのそれぞれに、１ビットを記憶することができ、これによって、強誘電体型不揮発性半導体メモリの高集積化を図ることができる。
【００３１】
あるいは又、第ｎ番目の第１のサブメモリユニットを構成する第ｍ番目（但し、ｍ＝１，２・・・Ｍ）の第１のメモリセルと、第ｎ番目の第２のサブメモリユニットを構成する第ｍ番目の第２のメモリセルとに、対となった相補的なデータを記憶させる構成とすることができる。尚、このような強誘電体型不揮発性半導体メモリの駆動方法を、便宜上、第２の構成に係る駆動方法と呼ぶ。この第２の構成に係る駆動方法によって、プレート線を共有した（即ち、対となった）第ｎ番目の第１のサブメモリユニットを構成する第１のメモリセル及び第ｎ番目の第２のサブメモリユニットを構成する第２のメモリセルに、相補的なデータ構成の１ビットを記憶することができる。
【００３２】
また、かかる構成の強誘電体型不揮発性半導体メモリの構造として、一層の高集積化を達成するために、強誘電体型不揮発性半導体メモリを構成する第１のメモリユニットと、この強誘電体型不揮発性半導体メモリと第１のビット線の延在する方向に隣接した強誘電体型不揮発性半導体メモリを構成する第１のメモリユニットとを層間絶縁層を介して積層し、強誘電体型不揮発性半導体メモリを構成する第２のメモリユニットと、この強誘電体型不揮発性半導体メモリと第２のビット線の延在する方向に隣接した強誘電体型不揮発性半導体メモリを構成する第２のメモリユニットとを層間絶縁層を介して積層した構造を挙げることができる。
【００３３】
あるいは又、かかる構成の強誘電体型不揮発性半導体メモリの構造として、一層の高集積化を達成するために、第１のメモリユニットを構成する第１のサブメモリユニットのそれぞれは層間絶縁層を介して積層されており、第２のメモリユニットを構成する第２のサブメモリユニットのそれぞれは層間絶縁層を介して積層されている構造を挙げることができる。あるいは又、第１のメモリユニットを構成する第１のサブメモリユニット及び第２のメモリユニットを構成する第２のサブメモリユニットのそれぞれは、層間絶縁層を介して積層されている構造を挙げることができる。
【００３４】
尚、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数を挙げることができるが、特に、Ｍ＝８又はＭ＝１６とすることが、共通の第１の電極とプレート線との容量結合に基づき浮遊状態の共通の第１の電極の電位を確実に所望の値に上昇させるといった観点から好ましい。また、Ｎ≧１を満足すればよく、実際的なＮの値として、１又は２のべき数（１，２，４，８，１６・・・）を挙げることができる。
【００３５】
本発明における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００３６】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００３７】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３８】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００３９】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００４０】
本発明における第１の電極及び第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、Ｉｒ／ＩｒＯ2-X、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極材料層あるいは第２の電極材料層を形成した後の工程において、第１の電極材料層あるいは第２の電極材料層をパターニングすればよい。第１の電極材料層あるいは第２の電極材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の電極材料層や第２の電極材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の電極材料層や第２の電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００４１】
強誘電体型不揮発性半導体メモリにおける絶縁層や層間絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することができる。
【００４２】
本発明においては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることもできるし、第２の電極とは別途に形成され、第２の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００４３】
選択用トランジスタ（スイッチング用トランジスタ）は、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。共通の第１の電極と第１あるいは第２の選択用トランジスタとの電気的な接続は、共通の第１の電極と第１あるいは第２の選択用トランジスタとの間に形成された絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる絶縁層に設けられた接続孔（コンタクトホール）及び絶縁層上に形成された配線層を介して行うことができる。尚、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧ及びＬＴＯを例示することができる。
【００４４】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００４５】
（実施の形態１）
実施の形態１は、本発明の強誘電体型不揮発性半導体メモリ（以下、便宜上、不揮発性メモリと略称する）の駆動方法に関する。図１に実施の形態１の不揮発性メモリの回路図を示し、図２に模式的な一部断面図を示す。
【００４６】
実施の形態１の不揮発性メモリは、
（Ａ）ビット線ＢＬと、
（Ｂ）選択用トランジスタＴＲと、
（Ｃ）Ｍ個（但し、Ｍ≧２であり、実施の形態１においては、Ｍ＝８）のメモリセルＭＣMから構成されたサブメモリユニットＳＭＵと、
（Ｄ）Ｍ本のプレート線ＰＬm（ｍ＝１，２・・・Ｍ）、
から成るメモリユニットＭＵから構成されている。
【００４７】
そして、各メモリセルＭＣm（ｍ＝１，２・・・Ｍ）は、第１の電極（下部電極）２１と強誘電体層２２と第２の電極（上部電極）２３とから成る。また、サブメモリユニットＳＭＵを構成するメモリセルＭＣmの第１の電極２１は、サブメモリユニットＳＭＵにおいて共通であり、該共通の第１の電極２１（共通ノードＣＮと呼ぶ場合がある）は、選択用トランジスタＴＲを介してビット線ＢＬに接続され、第２の電極２３はプレート線ＰＬmに接続されている。尚、図２においては、選択用トランジスタＴＲ及びメモリセルＭＣと、ビット線ＢＬの延在する方向に隣接する選択用トランジスタＴＲ’及びメモリセルＭＣ’の一部分を併せて図示した。
【００４８】
メモリセルＭＣmにおけるプレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、選択用トランジスタＴＲのゲート電極はワード線ＷＬに接続され、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬは、センスアンプＳＡに接続されている。
【００４９】
不揮発性メモリにデータの書き込みを行う実施の形態１の不揮発性メモリの駆動方法を、以下、説明する。尚、一例として、メモリセルＭＣ1にデータを書き込むものとする。図３に動作波形を示す。尚、図３中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００５０】
尚、実施の形態１において、第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／２］の値に略等しく、第２の中間電位ＶPL-M2の値は、ＶPL-Hの値に略等しい。更には、電源電圧をＶccとしたとき、ＶPL-H及びＶBL-Hの値はＶccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトである。従って、第１の中間電位ＶPL-M1の値は（１／２）Ｖccである。
【００５１】
（１Ａ）初期状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【００５２】
（２Ａ）データ書き込みの開始時、選択用トランジスタＴＲをオフ状態としておき、選択メモリセルＭＣ1に接続されたプレート線（選択プレート線）ＰＬ1に高電位ＶPL-H（＝Ｖcc）を印加し、非選択メモリセルＭＣk（但し、ｋ＝２，３・・・８である）に接続されたプレート線（非選択プレート線）ＰＬk（但し、ｋ＝２，３・・・８である）に第１の中間電位ＶPL-M1［＝ＶPL-L＋（ＶPL-H−ＶPL-L）／２＝（１／２）Ｖcc］を印加し、選択メモリセルＭＣ1に書き込むべきデータに依存して、ビット線ＢＬに低電位ＶBL-L（＝０ボルト）若しくは高電位ＶBL-H（＝Ｖcc）を印加する。サブメモリユニットＳＭＵの共通ノードＣＮは、浮遊状態であるが故に、プレート線ＰＬMとの容量結合によって、概ね（１／２）Ｖccの電位となる。
【００５３】
（３Ａ）次に、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続する。
【００５４】
（４Ａ）その後、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加する。
【００５５】
尚、工程（２Ａ）において、ビット線ＢＬに低電位ＶBL-L（＝０ボルト）を印加した場合、工程（３Ａ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）が印加されているが故に、選択メモリセルＭＣ1にデータ「０」が書き込まれる。その後、工程（４Ａ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ1に書き込まれたデータ「０」は変化することがない。
【００５６】
一方、工程（２Ａ）において、ビット線ＢＬに高電位ＶBL-Hを印加した場合、工程（３Ａ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-Hが印加されているが故に、選択メモリセルＭＣ1にはデータが書き込まれない。その後、工程（４Ａ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ1にデータ「１」が書き込まれる。
【００５７】
（５Ａ）次に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、共通ノードＣＮを浮遊状態とする。このときの共通ノードＣＮの電位は、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、ＶBL-L（＝０ボルト）であり、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、ＶBL-H（＝Ｖcc）である。
【００５８】
（６Ａ）その後、非選択プレート線ＰＬkに第２の中間電位ＶPL-M2（＝Ｖcc）を印加する。尚、選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮとプレート線ＰＬ1，ＰＬkとの容量結合に基づき、浮遊状態の共通ノードＣＮの電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮの電位の上昇分は、約（１／２）Ｖccである。
【００５９】
従って、このときの共通ノードＣＮの電位は、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、約（１／２）Ｖccとなり、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、約（３／２）Ｖccとなる。選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮとの間の電位差は約（１／２）Ｖccであり、選択メモリセルＭＣ1に記憶されたデータ「０」に変化は生じない。一方、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮとの間の電位差は約（３／２）Ｖccとなり、選択メモリセルＭＣ1にデータ「１」が強く書き込まれる。
【００６０】
（７Ａ）以上の操作が完了したならば、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬKの電位を第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］に戻すことが好ましい。
【００６１】
（８Ａ）その後、再び、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続し、共通ノードＣＮの電位を０ボルトとする。
【００６２】
（９Ａ）最後に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとの接続を解き、併せて、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させる。
【００６３】
以降、メモリセルＭＣm（ｍ＝２，３・・・８）に対して、順次、工程（１Ａ）〜（９Ａ）の操作を行う。
【００６４】
以上の工程においては、ビット線ＢＬにはＶBL-H又はＶBL-Lを印加するだけでよく、中間電位も非選択プレート線ＰＬkに印加するＶPL-Mのみである。しかも、ディスターブが±（１／２）Ｖccと、従来の駆動方法と変わらないにも拘わらず、従来の駆動方法よりもデータ「１」を強く書き込むことができる。
【００６５】
以下、実施の形態１の不揮発性メモリの製造方法を説明する。
【００６６】
先ず、不揮発性メモリにおける選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４Ａ，１４Ｂを形成する。
【００６７】
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４Ａの上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、接続孔（コンタクトホール）１５を得ることができる。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【００６８】
次に、他方のソース／ドレイン領域１４Ｂの上方の絶縁層１６に開口部１７をＲＩＥ法にて形成した後、かかる開口部１７内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトホール）１８を完成させる。ビット線ＢＬは、下層絶縁層上を、図の左右方向に接続孔１８と接触しないように延びている。
【００６９】
尚、接続孔１８は、絶縁層１６に形成された開口部１７内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１８の頂部が絶縁層１６の表面に延在していてもよい。
タングステンにて開口部１７を埋め込み、接続孔１８を形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部１７内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００７０】
0004720046.tif 000002
【００７１】
次に、絶縁層１６上に、ＴｉＮから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極２１（共通ノードＣＮ）を得ることができる。
【００７２】
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、Ｂｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させ、強誘電体層２２を得ることができる。
【００７３】
次に、ＩｒＯ2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ2-X層、強誘電体層２２を順次、パターニングして、プレート線ＰＬmを兼ねた第２の電極２３及び強誘電体層２２を形成する。尚、エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。その後、絶縁層１６及び第２の電極２３の上に上部絶縁層２６Ａを形成する。
【００７４】
尚、各第２の電極２３はプレート線ＰＬmを兼ねていなくともよい。この場合には、絶縁層１６及び強誘電体層２２の上に上層絶縁層を形成した後、上層絶縁層上にプレート線ＰＬmを形成し、併せて、第２の電極２３とプレート線ＰＬmとを、上層絶縁層に設けられた接続孔（ビアホール）によって接続すればよい。
【００７５】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を、以下の表２に例示する。尚、表２中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表２に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００７６】
0004720046.tif 000003
【００７７】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を、以下の表３、表４、表５に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００７８】
0004720046.tif 000004
【００７９】
0004720046.tif 000005
【００８０】
0004720046.tif 000006
【００８１】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８２】
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【００８３】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表７に例示する。
【００８４】
0004720046.tif 000008
【００８５】
（実施の形態２）
実施の形態２は、実施の形態１の変形である。実施の形態２においては、実施の形態１にて説明した不揮発性メモリの駆動方法を、メモリセルにおけるデータ読み出し後のデータ再書き込みに適用する。不揮発性メモリの構成は、実施の形態１と同様とすることができる。以下、実施の形態２における不揮発性メモリの駆動方法を説明する。尚、一例として、メモリセルＭＣ1からデータを読み出し、次いで、データを再書き込みするものとする。図４に動作波形を示す。尚、図４中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００８６】
尚、実施の形態２においても、第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／２］の値に略等しく、第２の中間電位ＶPL-M2の値は、ＶPL-Hの値に略等しい。更には、電源電圧をＶccとしたとき、ＶPL-H及びＶBL-Hの値はＶccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトである。従って、第１の中間電位ＶPL-M1の値は（１／２）Ｖccである。
【００８７】
先ず、選択されたメモリセルＭＣ1におけるデータの読み出しを行う。
【００８８】
（１Ｂ）初期状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【００８９】
（２Ｂ）データ読み出しの開始時、次いで、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とする。これによって、サブメモリユニットＳＭＵの共通ノードＣＮがビット線ＢＬに接続される。尚、ビット線ＢＬは、浮遊状態としておく。
【００９０】
（３Ｂ）次に、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加する。非選択プレート線ＰＬkをＶPL-L（＝０ボルト）のままとする。このとき、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、強誘電体層における分極反転が生じ、共通ノードＣＮの電位は上昇する。一方、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、強誘電体層における分極反転が生ぜず、選択プレート線ＰＬ1と共通ノードＣＮとの容量結合によって、共通ノードＣＮの電位は０ボルトよりも若干高い程度となる。
【００９１】
（４Ｂ）その後、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとの接続を解く。
【００９２】
（５Ｂ）次に、センスアンプＳＡを活性化して、データを確定し、かかるデータを読み出すと共に、ビット線ＢＬを充放電する。
【００９３】
次に、選択されたメモリセルＭＣ1におけるデータの再書き込みを行う。
【００９４】
（６Ｂ）データの再書き込み開始においては、選択用トランジスタＴＲはオフ状態である。また、選択メモリセルＭＣ1に接続されたプレート線ＰＬ1には高電位ＶPL-H（＝Ｖcc）が印加されている。この状態で、非選択メモリセルＭＣkに接続されたプレート線ＰＬkに第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］を印加する。尚、選択メモリセルＭＣ1に再書き込みすべきデータに依存して、ビット線に低電位ＶBL-L（＝０ボルト）若しくは高電位ＶBL-H（＝Ｖcc）が印加されている。
【００９５】
（７Ｂ）以降、実施の形態１の不揮発性メモリの駆動方法における工程（３Ａ）〜（９Ａ）の操作を行う。これによって、選択メモリセルＭＣ1へのデータの再書き込みが完了する。
【００９６】
更に、メモリセルＭＣm（ｍ＝２，３・・・８）に対して、順次、工程（１Ｂ）〜（７Ｂ）の操作を行う。
【００９７】
（実施の形態３）
実施の形態３も、実施の形態１の変形である。実施の形態３においては、第１の中間電位ＶPL-M1の値は、［ＶPL-L＋（ＶPL-H−ＶPL-L）／３］の値に略等しく、第２の中間電位ＶPL-M2の値は、［ＶPL-L＋２（ＶPL-H−ＶPL-L）／３］の値に略等しい。また、電源電圧をＶccとしたとき、ＶPL-Hの値はＶccと略等しく、ＶBL-Hの値は（２／３）Ｖccと略等しく、ＶPL-L及びＶBL-Lの値は０ボルトである。従って、第１の中間電位ＶPL-M1の値は（１／３）Ｖccであり、第２の中間電位ＶPL-M2の値は（２／３）Ｖccである。
【００９８】
不揮発性メモリにデータの書き込みを行う実施の形態３の不揮発性メモリの駆動方法を、以下、説明するが、実施の形態２にて説明したデータの再書き込みに実施の形態３の駆動方法を適用することもできる。尚、一例として、メモリセルＭＣ1にデータを書き込みするものとする。図５に動作波形を示す。尚、図５中、括弧内の数字は、以下に説明する工程の番号と対応している。
【００９９】
（１Ｃ）初期状態では、ビット線、ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮも０ボルトで浮遊状態となっている。
【０１００】
（２Ｃ）データ書き込みの開始時、選択用トランジスタＴＲをオフ状態としておき、選択メモリセルＭＣ1に接続されたプレート線（選択プレート線）ＰＬ1に高電位ＶPL-H（＝Ｖcc）を印加し、非選択メモリセルＭＣkに接続されたプレート線（非選択プレート線）ＰＬkに第１の中間電位ＶPL-M［＝ＶPL-L＋（ＶPL-H−ＶPL-L）／３＝（１／３）Ｖcc］を印加し、選択メモリセルＭＣ1に書き込むべきデータに依存して、ビット線ＢＬに低電位ＶBL-L（＝０ボルト）若しくは高電位ＶBL-H［＝（２／３）Ｖcc］を印加する。サブメモリユニットＳＭＵの共通ノードＣＮは、浮遊状態であるが故に、プレート線ＰＬMとの容量結合によって、概ね（１／３）Ｖccの電位となる。
【０１０１】
（３Ｃ）次に、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続する。
【０１０２】
（４Ｃ）その後、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加する。
【０１０３】
尚、工程（２Ｃ）において、ビット線に低電位ＶBL-L（＝０ボルト）を印加した場合、工程（３Ｃ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）が印加されているが故に、選択メモリセルＭＣ1にデータ「０」が書き込まれる。その後、工程（４Ｃ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ1に書き込まれていたデータ「０」は変化することがない。
【０１０４】
一方、工程（２Ｃ）において、ビット線ＢＬに高電位ＶBL-H［＝（２／３）Ｖcc］を印加した場合、工程（３Ｃ）において、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続したとき、選択プレート線に高電位ＶPL-Hが印加されているが故に、選択メモリセルＭＣ1にはデータが書き込まれない。その後、工程（４Ｃ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ1にデータ「１」が弱く書き込まれる。
【０１０５】
（５Ｃ）次に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、共通ノードＣＮを浮遊状態とする。このときの共通ノードＣＮの電位は、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、ＶBL-L（＝０ボルト）であり、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、ＶBL-H［＝（２／３）Ｖcc］である。
【０１０６】
（６Ｃ）その後、非選択プレート線ＰＬkに第２の中間電位ＶPL-M2［＝（２／３）Ｖcc］を印加する。尚、選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮとプレート線ＰＬ1，ＰＬkとの容量結合に基づき、浮遊状態の共通ノードＣＮの電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮの電位の上昇分は、約（１／３）Ｖccである。
【０１０７】
従って、このときの共通ノードＣＮの電位は、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、約（１／３）Ｖccとなり、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、約Ｖccとなる。選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ1にデータ「０」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮとの間の電位差は約（１／３）Ｖccであり、選択メモリセルＭＣ1に記憶されたデータ「０」に変化は生じない。一方、選択メモリセルＭＣ1にデータ「１」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮとの間の電位差は約Ｖccとなり、選択メモリセルＭＣ1にデータ「１」が確実に書き込まれる。
【０１０８】
（７Ｃ）以上の操作が完了したならば、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬKの電位を第１の中間電位ＶPL-M1［＝（１／３）Ｖcc］に戻すことが好ましい。
【０１０９】
（８Ｃ）その後、再び、ワード線ＷＬをハイレベルとすることによって、選択用トランジスタＴＲをオン状態とし、共通ノードＣＮとビット線ＢＬとを選択用トランジスタＴＲを介して接続し、共通ノードＣＮの電位を０ボルトとする。
【０１１０】
（９Ｃ）最後に、ワード線ＷＬをローレベルとすることによって、選択用トランジスタＴＲをオフ状態とし、サブメモリユニットＳＭＵの共通ノードＣＮとビット線ＢＬとの接続を解き、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させる。
【０１１１】
以降、メモリセルＭＣm（ｍ＝２，３・・・８）に対して、順次、工程（１Ｃ）〜（９Ｃ）の操作を行う。
【０１１２】
以上の工程においては、ビット線ＢＬにはＶBL-H［＝（２／３）Ｖcc］又はＶBL-L（＝０ボルト）を印加するだけでよい。それ故、センスアンプＳＡは２値の単純な動作となり、充分なる操作マージンの確保ができ、安定した動作を実現することができる。しかも、ディスターブが±（１／３）Ｖccと実施の形態１における駆動方法よりも低くなるにも拘わらず、従来の駆動方法と同様にデータ「１」を確実に書き込むことができる。
【０１１３】
（実施の形態４）
実施の形態４は、第１の構成に係る駆動方法に関する。実施の形態４の不揮発性メモリの回路図を図６に示し、模式的な一部断面図を図７に示す。
【０１１４】
実施の形態４の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態４では、具体的にはＮ＝１）の第１の選択用トランジスタＴＲ1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝８）の第１のメモリセルＭＣ1nM（ｎ＝１，２・・・Ｎ）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ1Nのそれぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬm、から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ2Nのそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０１１５】
尚、実施の形態４においては、Ｎ＝１としたが故に、添字「Ｎ」、「ｎ」を省略し、第１の選択用トランジスタＴＲ1Nを第１の選択用トランジスタＴＲ1と表現し、第１のメモリセルＭＣ1nM，ＭＣ1nmを第１のメモリセルＭＣ1M，ＭＣ1mと表現し、第１のサブメモリユニットＳＭＵ1NをサブメモリユニットＳＭＵ1と表現し、第２の選択用トランジスタＴＲ2Nを第２の選択用トランジスタＴＲ2と表現し、第２のメモリセルＭＣ2nM，ＭＣ2nmを第２のメモリセルＭＣ2M，ＭＣ2mと表現し、第２のサブメモリユニットＳＭＵ2Nを第２のサブメモリユニットＳＭＵ2と表現する。
【０１１６】
図７の模式的な一部断面図において、これらの第２のビット線ＢＬ2、第２の選択用トランジスタＴＲ2及び第２のメモリセルＭＣ2mは、第１のビット線ＢＬ1、第１の選択用トランジスタＴＲ1及び第１のメモリセルＭＣ1mと、紙面垂直方向に隣接している。また、図７においては、第１の選択用トランジスタＴＲ1及び第１のメモリセルＭＣ1mと、第１のビット線ＢＬ1の延在する方向に隣接する第１の選択用トランジスタＴＲ’1及び第１のメモリセルＭＣ’1mの一部分を併せて図示した。第１のビット線ＢＬ1の延在する方向に隣接する第１のメモリセルＭＣ1m，ＭＣ’1m・・・における第１のビット線ＢＬ1は共通化されている。
【０１１７】
そして、各メモリセルＭＣ1m，ＭＣ2mは、第１の電極２１（下部電極）と、強誘電体層２２と、第２の電極（上部電極）２３とから成る。第１のメモリユニットＭＵ1において、第ｎ番目（但し、ｎ＝１，２・・・Ｎであり、実施の形態４においては、ｎ＝１）の第１のサブメモリユニットＳＭＵ1を構成する第１のメモリセルＭＣ1mの第１の電極２１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1において共通であり、該共通の第１の電極２１（共通ノードＣＮ1と呼ぶ場合がある）は、第ｎ番目の第１の選択用トランジスタＴＲ1を介して第１のビット線ＢＬ1に接続され、第２の電極２３は共通のプレート線ＰＬmに接続されている。一方、第２のメモリユニットＭＵ2において、第ｎ番目（実施の形態４においては、ｎ＝１）の第２のサブメモリユニットＳＭＵ2を構成する第２のメモリセルＭＣ2mの第１の電極２１は、第ｎ番目の第２のサブメモリユニットＳＭＵ2において共通であり、該共通の第１の電極２１（共通ノードＣＮ2と呼ぶ場合がある）は、第ｎ番目の第２の選択用トランジスタＴＲ2を介して第２のビット線ＢＬ2に接続され、第２の電極２３は共通のプレート線ＰＬmに接続されている。
【０１１８】
メモリセルＭＣ2mにおけるプレート線ＰＬmは、メモリセルＭＣ1mにおけるプレート線ＰＬmと共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ1のゲート電極はワード線ＷＬ1に接続され、第２の選択用トランジスタＴＲ2のゲート電極は第２のワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。また、第１のビット線ＢＬ1及び第２のビット線ＢＬ2は、差動センスアンプＳＡに接続されている。
【０１１９】
尚、不揮発性メモリのサブメモリユニットを構成するメモリセルの数（Ｍ）は４個に限定されず、一般には、２×Ｍ個（但し、Ｍ＝１，２，３・・・）とすることができる。但し、Ｍの値は２以上であればよく、例えば、２のべき数（２，４，８，１６・・・）であることが好ましい。
【０１２０】
実施の形態４の不揮発性メモリにおいては、プレート線ＰＬmを共有した（即ち、対となった）メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）のそれぞれには、１ビットのデータが記憶される。
【０１２１】
そして、第１のメモリセルＭＣ1mに記憶されたデータの読み出しを行うとき、第１の選択用トランジスタＴＲ1をオン状態とし、第２の選択用トランジスタＴＲ2をオフ状態とし、且つ、第２のビット線ＢＬ2に参照電位を印加し、第２のメモリセルＭＣ2mに記憶されたデータの読み出しを行うとき、第２の選択用トランジスタＴＲ2をオン状態とし、第１の選択用トランジスタＴＲ1をオフ状態とし、且つ、第１のビット線ＢＬ1に参照電位を印加する。
【０１２２】
実施の形態４の不揮発性メモリにデータを書き込む不揮発性メモリの駆動方法を、以下、説明する。ここで、データの書き込みが、本発明の不揮発性メモリの駆動方法に該当する。尚、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセルＭＣ11，ＭＣ21のそれぞれにデータを書き込むものとする。図８に動作波形を示す。尚、図８中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１２３】
先ず、選択された第１のメモリセルＭＣ11にデータを書き込む。
【０１２４】
（１Ｄ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０１２５】
（２Ｄ）データの書き込み開始においては、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオフ状態としておく。また、選択メモリセルＭＣ11に接続された選択プレート線ＰＬ1には高電位ＶPL-H（＝Ｖcc）を印加し、非選択メモリセルＭＣkに接続された非選択プレート線ＰＬkに第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］を印加し、選択メモリセルＭＣ11に書き込みすべきデータが「１」である場合には、第１のビット線ＢＬ1を高電位ＶBL-H（＝Ｖcc）とし、書き込みすべきデータが「０」である場合には、第１のビット線ＢＬ1を低電位ＶBL-L（＝０ボルト）とする。第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1及び第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2は、浮遊状態であるが故に、プレート線ＰＬMとの容量結合によって、概ね（１／２）Ｖccの電位となる。
【０１２６】
（３Ｄ）次に、ワード線ＷＬ1をハイレベルとすることによって、第１の選択用トランジスタＴＲ1をオン状態とし、共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続する。
【０１２７】
（４Ｄ）その後、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加する。
【０１２８】
尚、工程（２Ｄ）において、第１のビット線ＢＬ1に低電位ＶBL-L（＝０ボルト）が印加されている場合、工程（３Ｄ）において、第１の選択用トランジスタＴＲ1をオン状態とし、共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）が印加されているが故に、選択メモリセルＭＣ11にデータ「０」が書き込まれる。その後、工程（４Ｄ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ11に書き込まれたデータ「０」は変化することがない。
【０１２９】
一方、工程（２Ｄ）において、第１のビット線ＢＬ1に高電位ＶBL-Hが印加されている場合、工程（３Ｄ）において、第１の選択用トランジスタＴＲ1をオン状態とし、共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-Hが印加されているが故に、選択メモリセルＭＣ11にはデータが書き込まれない。その後、工程（４Ｄ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ11にデータ「１」が書き込まれる。
【０１３０】
尚、工程（２Ｄ）〜工程（４Ｄ）において、第２の選択用トランジスタＴＲ2はオフ状態であるが故に、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2は浮遊状態であり、共通ノードＣＮ2の電位は、概ね（１／２）Ｖccの電位を保持する。
【０１３１】
（５Ｄ）次に、ワード線ＷＬ1をローレベルとすることによって、第１の選択用トランジスタＴＲ1をオフ状態とし、共通ノードＣＮ1を浮遊状態とする。このときの共通ノードＣＮ1の電位は、選択メモリセルＭＣ11にデータ「０」が書き込まれていた場合には、ＶBL-L（＝０ボルト）であり、選択メモリセルＭＣ11にデータ「１」が書き込まれていた場合には、ＶBL-H（＝Ｖcc）である。
【０１３２】
次に、選択された第２のメモリセルＭＣ21にデータを書き込む。
【０１３３】
（６Ｄ）データの書き込み開始においては、選択メモリセルＭＣ21に接続された選択プレート線ＰＬ1には高電位ＶPL-H（＝Ｖcc）を印加し、非選択メモリセルＭＣkに接続された非選択プレート線ＰＬkに第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］を印加し続け、選択メモリセルＭＣ11に書き込みすべきデータが「１」である場合には、第２のビット線ＢＬ2を高電位ＶBL-H（＝Ｖcc）とし、書き込みすべきデータが「０」である場合には、第２のビット線ＢＬ2を低電位ＶBL-L（＝０ボルト）とする。
（７Ｄ）次に、ワード線ＷＬ2をハイレベルとすることによって、第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ2と第１のビット線ＢＬ2とを第１の選択用トランジスタＴＲ1を介して接続する。
（８Ｄ）その後、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加する。
【０１３４】
尚、工程（６Ｄ）において、第２のビット線ＢＬ2に低電位ＶBL-L（＝０ボルト）が印加されている場合、工程（７Ｄ）において、第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ2と第２のビット線ＢＬ2とを第２の選択用トランジスタＴＲ2を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）が印加されているが故に、選択メモリセルＭＣ21にデータ「０」が書き込まれる。その後、工程（８Ｄ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加しても、選択メモリセルＭＣ21に書き込まれたデータ「０」は変化することがない。
【０１３５】
一方、工程（６Ｄ）において、第２のビット線ＢＬ2に高電位ＶBL-Hが印加されている場合、工程（７Ｄ）において、第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ2と第２のビット線ＢＬ2とを第２の選択用トランジスタＴＲ2を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-Hが印加されているが故に、選択メモリセルＭＣ21にはデータが書き込まれない。その後、工程（８Ｄ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加することによって、選択メモリセルＭＣ21にデータ「１」が書き込まれる。
【０１３６】
（９Ｄ）次に、ワード線ＷＬ2をローレベルとすることによって、第２の選択用トランジスタＴＲ2をオフ状態とし、共通ノードＣＮ2を浮遊状態とする。このときの共通ノードＣＮ2の電位は、選択メモリセルＭＣ21にデータ「０」が書き込まれていた場合には、ＶBL-L（＝０ボルト）であり、選択メモリセルＭＣ21にデータ「１」が書き込まれていた場合には、ＶBL-H（＝Ｖcc）である。
【０１３７】
尚、工程（５Ｄ）〜工程（８Ｄ）において、第１の選択用トランジスタＴＲ1はオフ状態であるが故に、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ2は浮遊状態である。それ故、工程（５Ｄ）〜工程（８Ｄ）において、共通ノードＣＮ1の電位は、工程（５Ｄ）における電位、即ち、選択メモリセルＭＣ11にデータ「０」が書き込まれていた場合には、ＶBL-L（＝０ボルト）を、選択メモリセルＭＣ11にデータ「１」が書き込まれていた場合には、ＶBL-H（＝Ｖcc）を保持し続ける。
【０１３８】
（１０Ｄ）次に、非選択プレート線ＰＬkに第２の中間電位ＶPL-M2（＝Ｖcc）を印加する。尚、選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮ1，ＣＮ2とプレート線ＰＬ1，ＰＬkとの容量結合に基づき、浮遊状態の共通ノードＣＮ1，ＣＮ2の電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮ1，ＣＮ2の電位の上昇分は、約（１／２）Ｖccである。
【０１３９】
従って、このときの共通ノードＣＮ1，ＣＮ2の電位は、選択メモリセルＭＣ11，ＭＣ21にデータ「０」が書き込まれていた場合には、約（１／２）Ｖccとなり、選択メモリセルＭＣ11，ＭＣ21にデータ「１」が書き込まれていた場合には、約（３／２）Ｖccとなる。選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ11，ＭＣ21にデータ「０」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮ1との間の電位差は約（１／２）Ｖccであり、選択メモリセルＭＣ11，ＭＣ21に記憶されたデータ「０」に変化は生じない。一方、選択メモリセルＭＣ11，ＭＣ21にデータ「１」が書き込まれていた場合には、選択プレート線ＰＬ1と共通ノードＣＮ1との間の電位差は約（３／２）Ｖccとなり、選択メモリセルＭＣ11，ＭＣ21にデータ「１」が強く書き込まれる。
【０１４０】
（１１Ｄ）以上の操作が完了したならば、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬKの電位を第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］に戻すことが好ましい。
【０１４１】
（１２Ｄ）その後、再び、ワード線ＷＬ1，ＷＬ2をハイレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続し、共通ノードＣＮ1の電位を０ボルトとし、共通ノードＣＮ2と第２のビット線ＢＬ2とを第２の選択用トランジスタＴＲ2を介して接続し、共通ノードＣＮ2の電位を０ボルトとする。
【０１４２】
（１３Ｄ）最後に、ワード線ＷＬ1，ＷＬ2をローレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオフ状態とし、サブメモリユニットＳＭＵ1，ＳＭＵ2の共通ノードＣＮ1，ＣＮ2と第１のビット線ＢＬ1、第２のビット線ＢＬ2との接続を解き、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、書き込み動作を完了させる。
【０１４３】
以降、メモリセルＭＣ1m，Ｃ2m（ｍ＝２，３・・・８）に対して、順次、工程（１Ｄ）〜（１３Ｄ）の操作を行う。
【０１４４】
以上の工程においては、ビット線ＢＬにはＶBL-H又はＶBL-Lを印加するだけでよく、中間電位も非選択プレート線ＰＬkに印加するＶPL-Mのみである。しかも、ディスターブが±（１／２）Ｖccと、従来の駆動方法と変わらないにも拘わらず、従来の駆動方法よりもデータ「１」を強く書き込むことができる。
【０１４５】
尚、実施の形態４の第１の構成の駆動方法に、実施の形態３にて説明した駆動方法を適用することができる。
【０１４６】
（実施の形態５）
実施の形態５は、第２の構成に係る駆動方法に関する。図９に実施の形態５の不揮発性メモリの回路図を示す。実施の形態５における不揮発性メモリの構造は、模式的な一部断面図を図７に示した実施の形態４における不揮発性メモリの構造と同様である。但し、実施の形態５においては、第１の選択用トランジスタＴＲ1のゲート電極と第２の選択用トランジスタＴＲ2のゲート電極とが同一のワード線ＷＬに接続されている点が、実施の形態４と異なる。また、実施の形態５の不揮発性メモリの駆動方法においては、プレート線を共有した（即ち、対となった）第１のサブメモリユニットＳＭＵ1を構成する第１のメモリセルＭＣ1m及び第２のサブメモリユニットＳＭＵ2を構成する第２のメモリセルＭＣ2mに、相補的なデータ構成の１ビットを記憶し、あるいは又、相補的なデータ構成の１ビットを書き込む（若しくは、再書き込みを行う）。
【０１４７】
実施の形態５の不揮発性メモリからデータを読み出し、データを再書き込みする不揮発性メモリの駆動方法を、以下、説明する。ここで、データの再書き込み動作が、本発明の不揮発性メモリの駆動方法に該当する。尚、一例として、プレート線ＰＬ1を共有した（即ち、対となった）メモリセル（ＭＣ11，ＭＣ21）からデータを読み出し、再書き込みするものとする。ここで、第１のメモリセルＭＣ11にはデータ「１」が記憶され、第２のメモリセルＭＣ21にはデータ「０」が記憶されているものとする。動作波形を図１０に示す。尚、図１０中、括弧内の数字は、以下に説明する工程の番号と対応している。
【０１４８】
先ず、選択されたメモリセル（ＭＣ11，ＭＣ21）のデータの読み出しを行う。
【０１４９】
（１Ｅ）初期状態では、全ビット線、全ワード線、全プレート線が０ボルトとなっている。更には、共通ノードＣＮ1，ＣＮ2も０ボルトで浮遊状態となっている。
【０１５０】
（２Ｅ）データ読み出しの開始時、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオン状態とする。これによって、第１のサブメモリユニットＳＭＵ1の共通ノードＣＮ1が第１のビット線ＢＬ1に接続され、第２のサブメモリユニットＳＭＵ2の共通ノードＣＮ2が第２のビット線ＢＬ2に接続される。尚、第１のビット線ＢＬ1及び第２のビット線ＢＬ2は、浮遊状態としておく。
【０１５１】
（３Ｅ）次に、選択されたプレート線ＰＬ1にＶPL-H（＝Ｖcc）を印加する。非選択プレート線ＰＬkをＶPL-L（＝０ボルト）のままとする。このとき、第１の選択メモリセルＭＣ11にはデータ「１」が書き込まれていたので、強誘電体層における分極反転が生じ、共通ノードＣＮ1の電位、更には、第１のビット線ＢＬ1の電位は上昇する。一方、第２の選択メモリセルＭＣ21にはデータ「０」が書き込まれていたので、強誘電体層における分極反転が生ぜず、共通ノードＣＮ2の電位、更には、第２のビット線ＢＬ2の電位は０ボルトよりも若干高い程度となる。これによって、第１のビット線ＢＬ1と第２のビット線ＢＬ2との間に電位差が生じる。
【０１５２】
（４Ｅ）その後、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオフ状態とし、サブメモリユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線ＢＬ1との接続を解き、サブメモリユニットＳＭＵ2の共通ノードＣＮ2と第２のビット線ＢＬ2との接続を解く。
【０１５３】
（５Ｅ）次に、差動センスアンプＳＡを活性化して、データを確定し、かかるデータを読み出すと共に、第１のビット線ＢＬ1及び第２のビット線ＢＬ2を充放電する。
【０１５４】
次に、選択されたメモリセル（ＭＣ11，ＭＣ21）におけるデータの再書き込みを行う。
【０１５５】
（６Ｅ）データの再書き込み開始においては、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2はオフ状態である。また、第１及び第２の選択メモリセルＭＣ11，ＭＣ21に接続されたプレート線ＰＬ1には高電位ＶPL-H（＝Ｖcc）が印加されている。この状態で、非選択メモリセルＭＣ1k，ＭＣ2kに接続されたプレート線ＰＬkに第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］を印加する。尚、第１の選択メモリセルＭＣ11に再書き込みすべきデータが「１」であるので、第１のビット線ＢＬ1は高電位ＶBL-H（＝Ｖcc）となっており、第２の選択メモリセルＭＣ21に再書き込みすべきデータが「０」であるので、第２のビット線ＢＬ2は低電位ＶBL-L（＝０ボルト）となっている。
【０１５６】
（７Ｅ）次に、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオン状態とし、サブメモリユニットＳＭＵ1の共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続し、サブメモリユニットＳＭＵ2の共通ノードＣＮ2と第２のビット線ＢＬ2とを第２の選択用トランジスタＴＲ2を介して接続する。
【０１５７】
（８Ｅ）その後、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加する。
【０１５８】
尚、工程（６Ｅ）において、第１のビット線ＢＬ1に高電位ＶBL-H（＝Ｖcc）が印加されているので、工程（７Ｅ）において、第１の選択用トランジスタＴＲ1をオン状態とし、共通ノードＣＮ1と第１のビット線ＢＬ1とを第１の選択用トランジスタＴＲ1を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-H（＝Ｖcc）が印加されているが故に、第１の選択メモリセルＭＣ11にはデータが書き込まれない。その後、工程（８Ｅ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加するので、第１の選択メモリセルＭＣ11にデータ「１」が再書き込みされる。
【０１５９】
一方、工程（６Ｅ）において、第２のビット線ＢＬ2に低電位ＶBL-Lが印加されているので、工程（７Ｅ）において、第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ2と第２のビット線ＢＬ2とを第２の選択用トランジスタＴＲ2を介して接続したとき、選択プレート線ＰＬ1に高電位ＶPL-Hが印加されているが故に、第２の選択メモリセルＭＣ21にデータ「０」が再書き込みされる。その後、工程（８Ｅ）において、選択プレート線ＰＬ1に低電位ＶPL-L（＝０ボルト）を印加するが、第２の選択メモリセルＭＣ21に書き込まれたデータ「０」は変化することがない。
【０１６０】
（９Ｅ）次に、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオフ状態とし、共通ノードＣＮ1，ＣＮ2を浮遊状態とする。このときの共通ノードＣＮ1の電位は、第１の選択メモリセルＭＣ11にデータ「１」が書き込まれているので、ＶBL-H（＝Ｖcc）である。一方、このときの共通ノードＣＮ2の電位は、第２の選択メモリセルＭＣ21にデータ「０」が書き込まれているので、ＶBL-L（＝０ボルト）である。
【０１６１】
（１０Ｅ）次に、非選択プレート線ＰＬkに第２の中間電位ＶPL-M2（＝Ｖcc）を印加する。尚、選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されている。その結果、共通ノードＣＮ1，ＣＮ2とプレート線ＰＬ1，ＰＬkとの容量結合に基づき、浮遊状態の共通ノードＣＮ1，ＣＮ2の電位が上昇する。具体的には、Ｍ＝８である場合、共通ノードＣＮ1，ＣＮ2の電位の上昇分は、約（１／２）Ｖccである。
【０１６２】
従って、このときの共通ノードＣＮ1の電位は、第１の選択メモリセルＭＣ11にデータ「１」が書き込まれので、約（３／２）Ｖccとなる。選択プレート線ＰＬ1には低電位ＶPL-L（＝０ボルト）が印加されているので、選択メモリセルＭＣ11にデータ「１」が強く書き込まれる。一方、このときの共通ノードＣＮ2の電位は、第２の選択メモリセルＭＣ21にデータ「０」が書き込まれので、約（１／２）Ｖccとなる。
【０１６３】
（１１Ｅ）以上の操作が完了したならば、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、再書き込み動作を完了させてもよいが、次のアクセスをスムーズに行うために、非選択プレート線ＰＬKの電位を第１の中間電位ＶPL-M1［＝（１／２）Ｖcc］に戻すことが好ましい。
【０１６４】
（１２Ｅ）その後、再び、ワード線ＷＬをハイレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオン状態とし、共通ノードＣＮ1，ＣＮ2と第１及び第２のビット線ＢＬ1，ＢＬ2とを第１及び第２の選択用トランジスタＴＲ1，ＴＲ2を介して接続し、共通ノードＣＮ1，ＣＮ2の電位を０ボルトとする。
【０１６５】
（１３Ｅ）最後に、ワード線ＷＬをローレベルとすることによって、第１の選択用トランジスタＴＲ1及び第２の選択用トランジスタＴＲ2をオフ状態とし、共通ノードＣＮ1，ＣＮ2と第１及び第２のビット線ＢＬ1，ＢＬ2との接続を解き、非選択プレート線ＰＬkをＶPL-L（＝０ボルト）に戻し、再書き込み動作を完了させる。
【０１６６】
以降、メモリセル（ＭＣ1m，ＭＣ2m）（ｍ＝２，３・・・８）に対して、順次、工程（１Ｅ）〜（１３Ｅ）の操作を行う。
【０１６７】
以上の工程においては、ビット線ＢＬ1，ＢＬ2にはＶBL-H又はＶBL-Lを印加するだけでよく、中間電位も非選択プレート線ＰＬkに印加するＶPL-Mのみである。しかも、ディスターブが±（１／２）Ｖccと、従来の駆動方法と変わらないにも拘わらず、従来の駆動方法よりもデータ「１」を強く書き込むことができる。
【０１６８】
尚、新たにデータの書き込みを行う場合には、工程（６Ｅ）において、書き込むべきデータに依存して、第１のビット線ＢＬ1に低電位ＶBL-L（＝０ボルト）又は高電位ＶBL-H（＝Ｖcc）を印加し、第２のビット線ＢＬ2に高電位ＶBL-H（＝Ｖcc）又は低電位ＶBL-L（＝０ボルト）を印加する。そして、工程（６Ｅ）〜（１３Ｅ）の操作を行えばよい。
【０１６９】
また、実施の形態５の第２の構成の駆動方法に、実施の形態３にて説明した駆動方法を適用することができる。
【０１７０】
（実施の形態６）
実施の形態６においては、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。実施の形態６の不揮発性メモリは、不揮発性メモリを構成する第１のメモリユニットＭＵ1と、この不揮発性メモリと第１のビット線ＢＬ1の延在する方向に隣接した不揮発性メモリを構成する第１のメモリユニットＭＵ’1とを層間絶縁層２６を介して積層し、不揮発性メモリを構成する第２のメモリユニットＭＵ2と、この不揮発性メモリと第２のビット線ＢＬ2の延在する方向に隣接した不揮発性メモリを構成する第１のメモリユニットＭＵ’1とを層間絶縁層２６を介して積層した構成を有する。かかる実施の形態６の不揮発性メモリの模式的な一部断面図を図１１に示す。但し、図１１においては、第１のメモリユニットＭＵ1，ＭＵ’1のみを図示した。第２のメモリユニットＭＵ2，ＭＵ’2は、図１１の紙面垂直方向に隣接している。尚、第１のメモリユニットＭＵ’1の構成要素に関する参照番号には「’」を付した。
【０１７１】
より具体的には、図１１に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る選択用トランジスタＴＲ1，ＴＲ’1が形成されている。選択用トランジスタＴＲ1，ＴＲ’1は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ1，ＷＬ’1を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ+型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１７２】
そして、全面に形成された下層絶縁層上にビット線ＢＬ1が形成され、ビット線ＢＬ1は、下層絶縁層に形成された接続孔（コンタクトホール）１５を介して、選択用トランジスタＴＲ1，ＴＲ’1の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ1を含む下層絶縁層上には上層絶縁層が形成されている。尚、図面においては、下層絶縁層及び上層絶縁層を纏めて絶縁層１６で表した。また、ビット線ＢＬ1は、後述する接続孔（コンタクトホール）１８と接触しないように、図１１の左右方向に延びている。
【０１７３】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ1Mが構成されている。第１の電極２１は、メモリセルＭＣ1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ1で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０１７４】
更に、メモリセルＭＣ1M及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極（下部電極）２１’が形成され、第１の電極２１’上に強誘電体層２２’が形成され、強誘電体層２２’上に第２の電極（上部電極）２３’が形成され、これらによってメモリセルＭＣ’1Mが構成されている。第１の電極２１’は、メモリセルＭＣ’1Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１’は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ’1の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１’を、共通ノードＣＮ’1で示す。強誘電体層２２’は、第２の電極２３’と略同じパターンにて形成されている。更には、メモリセルＭＣ’1M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０１７５】
ワード線ＷＬ1，ＷＬ’1は、図１１の紙面垂直方向に延びている。また、第２の電極２３，２３’は、図１１の紙面垂直方向に隣接するメモリセルＭＣ2m，ＭＣ’2mと共通であり、プレート線ＰＬmを兼ねている。また、メモリセルＭＣ1MとメモリセルＭＣ’1Mとは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１７６】
（実施の形態７）
実施の形態７においても、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。図１２及び図１３に実施の形態７の不揮発性メモリの回路図を示し、図１４に模式的な一部断面図を示す。尚、図１２に示す回路図から構成された不揮発性メモリにおいては、第１の構成に係る駆動方法（実施の形態４参照））を実行することができ、図１３に示す回路図から構成された不揮発性メモリにおいては、第２の構成に係る駆動方法（実施の形態５参照）を実行することができる。尚、図１２に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ11，ＳＭＵ21に接続された選択用トランジスタＴＲ11，ＴＲ21のゲート電極のそれぞれは、ワード線ＷＬ1に接続され、サブメモリユニットＳＭＵ12，ＳＭＵ22に接続された選択用トランジスタＴＲ12，ＴＲ22のゲート電極のそれぞれは、ワード線ＷＬ2に接続されている。一方、図１３に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ21，ＳＭＵ22に接続された選択用トランジスタＴＲ11，ＴＲ12，ＴＲ21，ＴＲ22のゲート電極のそれぞれは、ワード線ＷＬ11，ＷＬ12，ＷＬ21，ＷＬ22に接続されている。
【０１７７】
実施の形態７の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態７では、具体的には、Ｎ＝２）の第１の選択用トランジスタＴＲ1Nと、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態７においては、Ｍ＝８）の第１のメモリセルＭＣ1nM（ｎ＝１，２・・・Ｎ）から構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態７においては、Ｎ＝２）の第１のサブメモリユニットＳＭＵ1Nと、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ1Nのそれぞれを構成する第１のメモリセルＭＣ1nm（ｍ＝１，２・・・Ｍ）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2Nと、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nMから構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2Nと、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ2Nのそれぞれを構成する第２のメモリセルＭＣ2nmで共通とされ、且つ、前記第１のメモリユニットＭＵ1を構成するＭ本のプレート線ＰＬmと共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０１７８】
尚、図１４の模式的な一部断面図において、これらの第２のビット線ＢＬ2、第２の選択用トランジスタＴＲ21，ＴＲ22及び第２のメモリユニットＭＵ2は、第１のビット線ＢＬ1、第１の選択用トランジスタＴＲ11，ＴＲ12及び第１のメモリユニットＭＵ1と、紙面垂直方向に隣接している。
【０１７９】
そして、各メモリセルＭＣ1nm(ｍ＝１，２・・・Ｍであり、ｎ＝１，２・・・Ｎであり、実施の形態７においては、ｍ＝１，２，・・・８、ｎ＝１，２）は、第１の電極（下部電極）２１，３１と、強誘電体層２２，３２と、第２の電極（上部電極）２３，３３とから成る。そして、第１のメモリユニットＭＵ1において、第ｎ番目（但し、ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第１の電極２１，３１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ1nと呼ぶ場合がある）は、第ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続され、第２の電極２３，３３は共通のプレート線ＰＬmに接続されている。一方、第２のメモリユニットＭＵ2において、第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第２のメモリセルＭＣ2nmの第１の電極２１，３１は、第ｎ番目の第２のサブメモリユニットＳＭＵ2nにおいて共通であり、該共通の第１の電極２１，３１（共通ノードＣＮ2nと呼ぶ場合がある）は、第ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続され、第２の電極２３，３３は共通のプレート線ＰＬmに接続されている。
【０１８０】
尚、不揮発性メモリのメモリユニットを構成するメモリセルの数は８個に限定されず、一般には、２×Ｍ個（但し、Ｍ＝１，２，３・・・）とすることができる。但し、但し、Ｍの値は２以上であればよく、例えば、２のべき数（２，４，８，１６・・・）であることが好ましい。
【０１８１】
メモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mにおけるプレート線ＰＬmは共通化されており、プレート線デコーダ／ドライバＰＤに接続されている。更には、第１の選択用トランジスタＴＲ11のゲート電極と第２の選択用トランジスタＴＲ21のゲート電極はワード線ＷＬ1に接続され、第１の選択用トランジスタＴＲ12のゲート電極と第２の選択用トランジスタＴＲ22のゲート電極はワード線ＷＬ2に接続され、ワード線ＷＬ1，ＷＬ2は、ワード線デコーダ／ドライバＷＤに接続されている。また、第１のビット線ＢＬ1及び第２のビット線ＢＬ2は、差動センスアンプＳＡに接続されている。
【０１８２】
実施の形態７の不揮発性メモリにおいては、第１のメモリユニットＭＵ1を構成する第１のサブメモリユニットＳＭＵ11，ＳＭＵ12のそれぞれは層間絶縁層２６を介して積層されており、第２のメモリユニットＭＵ2を構成する第２のサブメモリユニットＳＭＵ21，ＳＭＵ22のそれぞれは層間絶縁層２６を介して積層されている。即ち、第１のメモリユニットＭＵ1を構成する第１番目のサブメモリユニットＳＭＵ11と第２番目のサブメモリユニットＳＭＵ12とは層間絶縁層２６を介して積層されている。更には、第２のメモリユニットＭＵ2を構成する第１番目のサブメモリユニットＳＭＵ21と第２番目のサブメモリユニットＳＭＵ22も層間絶縁層２６を介して積層されている。これによって、不揮発性メモリの高集積化を図ることができる。
【０１８３】
実施の形態７の不揮発性メモリの駆動方法は、実施の形態４あるいは実施の形態５にて説明したと同様の駆動方法とすることができるので、詳細な説明は省略する。
【０１８４】
以下、実施の形態７の不揮発性メモリの詳細を説明する。尚、以下の説明においては、第１のメモリユニットＭＵ1について説明するが、第２のメモリユニットＭＵ2も同様の構造である。
【０１８５】
より具体的には、図１４に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る第１の選択用トランジスタＴＲ11，ＴＲ12が形成されている。第１の選択用トランジスタＴＲ11，ＴＲ12は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ1，ＷＬ2を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ+型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１８６】
そして、全面に形成された下層絶縁層上にビット線ＢＬ1が形成され、ビット線ＢＬ1は、下層絶縁層に形成された接続孔（コンタクトホール）１５を介して、選択用トランジスタＴＲ11，ＴＲ12の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ1を含む下層絶縁層上には上層絶縁層が形成されている。尚、図面においては、下層絶縁層及び上層絶縁層を纏めて絶縁層１６で表した。また、ビット線ＢＬ1は、後述する接続孔（コンタクトホール）１８と接触しないように、図１４の左右方向に延びている。
【０１８７】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ11Mが構成され、更には、第１番目のサブメモリユニットＳＭＵ11が構成されている。第１の電極２１は、メモリセルＭＣ11Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ11で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０１８８】
更に、メモリセルＭＣ11M（サブメモリユニットＳＭＵ11）及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極（下部電極）３１が形成され、第１の電極３１上に強誘電体層３２が形成され、強誘電体層３２上に第２の電極（上部電極）３３が形成され、これらによってメモリセルＭＣ12Mが構成され、更には、第２番目のサブメモリユニットＳＭＵ12が構成されている。第１の電極３１は、メモリセルＭＣ12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１は、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極３１を、共通ノードＣＮ12で示す。強誘電体層３２は、第２の電極３３と略同じパターンにて形成されている。更には、メモリセルＭＣ12M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０１８９】
ワード線ＷＬ1，ＷＬ2は、図１４の紙面垂直方向に延びている。また、第２の電極２３は、図１４の紙面垂直方向に隣接する第２のメモリユニットＭＵ2を構成する第１番目のサブメモリユニットＳＭＵ21のメモリセルＭＣ21mと共通であり、プレート線ＰＬmを兼ねている。更には、第２の電極３３も、図１４の紙面垂直方向に隣接する第２のメモリユニットＭＵ2を構成する第２番目のサブメモリユニットＳＭＵ22のメモリセルＭＣ22mと共通であり、プレート線ＰＬmを兼ねている。各メモリセルＭＣ11m，ＭＣ12m，ＭＣ21m，ＭＣ22mで共有されたこれらの各プレート線ＰＬmは、図１４の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ11MとメモリセルＭＣ12Mとは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積を小さくすることができ、集積度の向上を図ることができる。
【０１９０】
そして、プレート線ＰＬmを共有したメモリセルＭＣ1nm，ＭＣ2nmに相補的なデータを書き込むことで、それぞれに、１ビットを記憶することができるし、あるいは、それぞれに１ビットを記憶することができる。即ち、４つの選択用トランジスタＴＲ11〜ＴＲ22と、３２個のメモリセルＭＣ1nm，ＭＣ2nmによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビット（図１３の回路図参照）あるいは１６ビット（図１２の回路図参照）を記憶する。
【０１９１】
（実施の形態８）
実施の形態８においても、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を示す。図１６及び図１７に実施の形態８の不揮発性メモリの回路図を示し、図１５に模式的な一部断面図を示す。尚、図１６に示す回路図から構成された不揮発性メモリにおいては、第１の構成に係る駆動方法（実施の形態４参照）を実行することができ、図１７に示す回路図から構成された不揮発性メモリにおいては、第２の構成に係る駆動方法（実施の形態５参照）を実行することができる。尚、図１６に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ11，ＳＭＵ21に接続された選択用トランジスタＴＲ11，ＴＲ21のゲート電極のそれぞれはワード線ＷＬ1に接続され、サブメモリユニットＳＭＵ12，ＳＭＵ22に接続された選択用トランジスタＴＲ12，ＴＲ22のゲート電極のそれぞれはワード線ＷＬ2に接続され、サブメモリユニットＳＭＵ13，ＳＭＵ23に接続された選択用トランジスタＴＲ13，ＴＲ23のゲート電極のそれぞれはワード線ＷＬ3に接続され、サブメモリユニットＳＭＵ14，ＳＭＵ24に接続された選択用トランジスタＴＲ14，ＴＲ24のゲート電極のそれぞれはワード線ＷＬ4に接続されている。一方、図１７に回路図を示す不揮発性メモリにおいては、サブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14，ＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24に接続された選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14，ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24のゲート電極のそれぞれは、ワード線ＷＬ11，ＷＬ12，ＷＬ13，ＷＬ14，ＷＬ21，ＷＬ22，ＷＬ23，ＷＬ24に接続されている。尚、図１６及び図１７においては、第１のビット線ＢＬ1及び第２のビット線ＢＬ2が接続された差動センスアンプＳＡの図示を省略した。
【０１９２】
実施の形態８の不揮発性メモリにおいては、第１のメモリユニットＭＵ1を構成するサブメモリユニットＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14が４段に積層されている。また、図示しないが、第２のメモリユニットＭＵ2を構成するサブメモリユニットＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24も４段に積層されている。
【０１９３】
実施の形態８の不揮発性メモリは、
（Ａ−１）第１のビット線ＢＬ1と、
（Ｂ−１）Ｎ個（但し、Ｎ≧１であり、実施の形態８では、具体的には、Ｎ＝４）の第１の選択用トランジスタＴＲ1N（ＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14）と、
（Ｃ−１）それぞれがＭ個（但し、Ｍ≧２であり、実施の形態８においては、Ｍ＝８）の第１のメモリセルＭＣ1nM（ＭＣ11M，ＭＣ12M，ＭＣ13M，ＭＣ14M）から構成された、Ｎ個の第１のサブメモリユニットＳＭＵ1N（ＳＭＵ11，ＳＭＵ12，ＳＭＵ13，ＳＭＵ14）と、
（Ｄ−１）Ｎ個のサブメモリユニットＳＭＵ1nのそれぞれを構成する第１のメモリセルＭＣ1nm（ＭＣ11m，ＭＣ12m，ＭＣ12m，ＭＣ14m）で共通とされたＭ本のプレート線ＰＬm、
から成る第１のメモリユニットＭＵ1、並びに、
（Ａ−２）第２のビット線ＢＬ2と、
（Ｂ−２）Ｎ個の第２の選択用トランジスタＴＲ2N（ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24）と、
（Ｃ−２）それぞれがＭ個の第２のメモリセルＭＣ2nM（ＭＣ21M，ＭＣ22M，ＭＣ23M，ＭＣ24M）から構成された、Ｎ個の第２のサブメモリユニットＳＭＵ2N（ＳＭＵ21，ＳＭＵ22，ＳＭＵ23，ＳＭＵ24）と、
（Ｄ−２）Ｎ個のサブメモリユニットＳＭＵ2nのそれぞれを構成する第２のメモリセルＭＣ2nm（ＭＣ21m，ＭＣ22m，ＭＣ22m，ＭＣ24m）で共通とされ、且つ、前記第１のメモリユニットを構成するＭ本のプレート線と共通のＭ本のプレート線ＰＬm、
から成る第２のメモリユニットＭＵ2から構成されている。
【０１９４】
即ち、実施の形態８の不揮発性メモリは、メモリユニットを構成するサブメモリユニットが４層構成である。尚、サブメモリユニットを構成するメモリセルの数は８個に限定されず、また、メモリユニットを構成するメモリセルの数は３２個に限定されない。
【０１９５】
そして、各メモリセルは、第１の電極と強誘電体層と第２の電極とから成る。具体的には、メモリセルＭＣ11M及びメモリセルＭＣ21Mのそれぞれは、第１の電極２１と、強誘電体層２２と、第２の電極２３とから成る。また、メモリセルＭＣ12M及びメモリセルＭＣ22Mのそれぞれは、第１の電極３１と、強誘電体層３２と、第２の電極３３とから成る。更には、メモリセルＭＣ13M及びメモリセルＭＣ23Mのそれぞれは、第１の電極４１と、強誘電体層４２と、第２の電極４３とから成る。また、メモリセルＭＣ14M及びメモリセルＭＣ24Mのそれぞれは、第１の電極５１と、強誘電体層５２と、第２の電極５３とから成る。
【０１９６】
第１のメモリユニットＭＵ1において、第ｎ番目（ｎ＝１，２・・・Ｎ）の第１のサブメモリユニットＳＭＵ1nを構成する第１のメモリセルＭＣ1nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第１のサブメモリユニットＳＭＵ1nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第１の選択用トランジスタＴＲ1nを介して第１のビット線ＢＬ1に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬmに接続されている。
【０１９７】
第２のメモリユニットＭＵ2において、第ｎ番目の第２のサブメモリユニットＳＭＵ2nを構成する第２のメモリセルＭＣ2nmの第１の電極２１，３１，４１，５１は、第ｎ番目の第２のサブメモリユニットＳＭＵ2nにおいて共通であり、該共通の第１の電極２１，３１，４１，５１は、第ｎ番目の第２の選択用トランジスタＴＲ2nを介して第２のビット線ＢＬ2に接続され、第２の電極２３，３３，４３，５３は共通のプレート線ＰＬmに接続されている。
【０１９８】
より具体的には、図１５に示す不揮発性メモリにおいては、ｐ型のシリコン半導体基板１０に形成されたＬＯＣＯＳ構造、シャロートレンチ構造、あるいはＬＯＣＯＳ構造とシャロートレンチ構造の組合せから成る素子分離領域１１に囲まれた活性領域に、ＭＯＳ型ＦＥＴから成る第１の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14が形成されている。第１の選択用トランジスタＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14は、シリコン半導体基板１０の表面に形成された、例えばシリコン酸化膜から成るゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３（ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4を兼ねている）、及び、シリコン半導体基板１０の活性領域に形成され、ｎ+型不純物を含有するソース／ドレイン領域１４Ａ，１４Ｂから構成されている。
【０１９９】
そして、全面に形成された下層絶縁層上にビット線ＢＬ1が形成され、ビット線ＢＬ1は、下層絶縁層に形成された接続孔１５を介して、第１番目及び第２番目の第１の選択用トランジスタＴＲ11，ＴＲ12の一方のソース／ドレイン領域１４Ａ、並びに、第３番目及び第４番目の第１の選択用トランジスタＴＲ13，ＴＲ14の一方のソース／ドレイン領域１４Ａに接続されている。また、ビット線ＢＬ1を含む下層絶縁層上には上層絶縁層が形成されている。ビット線ＢＬ1は、後述する接続孔１８と接触しないように、図１５の左右方向に延びている。
【０２００】
絶縁層１６上には第１の電極（下部電極）２１が形成され、第１の電極２１上に強誘電体層２２が形成され、強誘電体層２２上に第２の電極（上部電極）２３が形成され、これらによってメモリセルＭＣ11Mが構成され、サブメモリユニットＳＭＵ11が構成されている。第１の電極２１は、サブメモリユニットＳＭＵ11に共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１は、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して第１番目の選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極２１を、共通ノードＣＮ11で示す。強誘電体層２２は、第２の電極２３と略同じパターンにて形成されている。
【０２０１】
更に、サブメモリユニットＳＭＵ11及び絶縁層１６上には、第１の層間絶縁層２６が形成されている。そして、第１の層間絶縁層２６上には第１の電極（下部電極）３１が形成され、第１の電極３１上に強誘電体層３２が形成され、強誘電体層３２上に第２の電極（上部電極）３３が形成され、これらによってメモリセルＭＣ12M、サブメモリユニットＳＭＵ12が構成されている。第１の電極３１は、メモリセルＭＣ12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１は、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第２番目の選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極３１を、共通ノードＣＮ12で示す。強誘電体層３２は、第２の電極３３と略同じパターンにて形成されている。
【０２０２】
更に、サブメモリユニットＳＭＵ12及び第１の層間絶縁層２６上には、第２の層間絶縁層３６が形成されている。そして、第２の層間絶縁層３６上には第１の電極（下部電極）４１が形成され、第１の電極４１上に強誘電体層４２が形成され、強誘電体層４２上に第２の電極（上部電極）４３が形成され、これらによってメモリセルＭＣ13M、サブメモリユニットＳＭＵ13が構成されている。第１の電極４１は、メモリセルＭＣ13Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極４１は、第２の層間絶縁層３６に形成された開口部３７内に設けられた接続孔３８、第１の層間絶縁層２６上に形成されたパッド部３５、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第３番目の選択用トランジスタＴＲ13の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極４１を、共通ノードＣＮ13で示す。強誘電体層４２は、第２の電極４３と略同じパターンにて形成されている。
【０２０３】
更に、サブメモリユニットＳＭＵ13及び第２の層間絶縁層３６上には、第３の層間絶縁層４６が形成されている。そして、第３の層間絶縁層４６上には第１の電極（下部電極）５１が形成され、第１の電極５１上に強誘電体層５２が形成され、強誘電体層５２上に第２の電極（上部電極）５３が形成され、これらによってメモリセルＭＣ14Mが構成され、サブメモリユニットＳＭＵ14が構成されている。第１の電極５１は、メモリセルＭＣ14Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極５１は、第３の層間絶縁層４６に形成された開口部４７内に設けられた接続孔４８、第２の層間絶縁層３６上に形成されたパッド部４５、第２の層間絶縁層３６に形成された開口部３７内に設けられた接続孔３８、第１の層間絶縁層２６上に形成されたパッド部３５、第１の層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、第４番目の選択用トランジスタＴＲ14の他方のソース／ドレイン領域１４Ｂに接続されている。尚、共通の第１の電極５１を、共通ノードＣＮ14と呼ぶ場合がある。強誘電体層５２は、第２の電極５３と略同じパターンにて形成されている。更には、メモリセルＭＣ14M及び第３の層間絶縁層４６上には、上部絶縁層５６Ａが形成されている。
【０２０４】
ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4は、図１５の紙面垂直方向に延びている。また、第２の電極２３は、図１５の紙面垂直方向に隣接するメモリセルＭＣ21mと共通であり、プレート線ＰＬmを兼ねている。更には、第２の電極３３，４３，５３も、図１５の紙面垂直方向に隣接するメモリセルＭＣ22m，ＭＣ23m，ＭＣ24mと共通であり、プレート線ＰＬmを兼ねている。各メモリセルＭＣ11m，ＭＣ12m，ＭＣ13m，ＭＣ14m，ＭＣ21m，ＭＣ22m，ＭＣ23m，ＭＣ24mで共有されたこれらの各プレート線ＰＬmは、図１５の紙面垂直方向に延びており、図示しない領域において接続孔を介して接続されている。また、メモリセルＭＣ11MとメモリセルＭＣ12MとメモリセルＭＣ13MとメモリセルＭＣ14Mは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積をより一層小さくすることができ、集積度のより一層の向上を図ることができる。
【０２０５】
この不揮発性メモリにおいては、第１番目の選択用トランジスタＴＲ11，ＴＲ21はワード線ＷＬ1に接続されており、第２番目の選択用トランジスタＴＲ12，ＴＲ22はワード線ＷＬ2に接続されており、第３番目の選択用トランジスタＴＲ13，ＴＲ23はワード線ＷＬ3に接続されており、第４番目の選択用トランジスタＴＲ14，ＴＲ24はワード線ＷＬ4に接続されている。
【０２０６】
そして、プレート線ＰＬmを共有したメモリセルＭＣ11m，ＭＣ21m、プレート線ＰＬmを共有したメモリセルＭＣ12m，ＭＣ22m、プレート線ＰＬmを共有したＭＣ13m，ＭＣ23m、プレート線ＰＬmを共有したメモリセルＭＣ14m，ＭＣ24mに相補的なデータを書き込むことで、それぞれに、１ビットを記憶する。尚、第２の選択用トランジスタＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24の構造、メモリセルＭＣ21m，ＭＣ22m，ＭＣ23m，ＭＣ24mの構造は、図１５に示した構造と同じであり、図１５の紙面垂直方向に隣接している。また、８つの選択用トランジスタＴＲ11〜ＴＲ14，ＴＲ21〜ＴＲ24と、６４個のメモリセルＭＣ11m〜ＭＣ14m，ＭＣ21m〜ＭＣ24mによって、１つのメモリユニット（アクセス単位ユニット）が構成され、３２ビット（図１６参照）あるいは６４ビット（図１７参照）を記憶する。
【０２０７】
ワード線ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4はワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、差動センスアンプ（図示せず）に接続されている。更には、プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０２０８】
実際の不揮発性メモリにおいては、この３２ビットあるいは６４ビットを記憶する不揮発性メモリの集合がアクセス単位ユニットとしてアレイ状に配設されている。
【０２０９】
（実施の形態９）
実施の形態９の不揮発性メモリは、実施の形態８の不揮発性メモリの変形である。実施の形態９の不揮発性メモリが、実施の形態８の不揮発性メモリと異なる点は、第１番目のサブメモリユニットＳＭＵ11のメモリセルＭＣ11mと第２番目のサブメモリユニットＳＭＵ12のメモリセルＭＣ12mで第２の電極（プレート線）が共通とされ、第３番目のサブメモリユニットＳＭＵ13のメモリセルＭＣ13mと第４番目のサブメモリユニットＳＭＵ14のメモリセルＭＣ14mで第２の電極（プレート線）が共通とされている点にある。また、第１番目のサブメモリユニットＳＭＵ21のメモリセルＭＣ21mと第２番目のサブメモリユニットＳＭＵ22のメモリセルＭＣ22mで第２の電極（プレート線）が共通とされ、第３番目のサブメモリユニットＳＭＵ23のメモリセルＭＣ23mと第４番目のサブメモリユニットＳＭＵ24のメモリセルＭＣ24mで第２の電極（プレート線）が共通とされている。
【０２１０】
図１８に模式的な一部断面図を示す実施の形態９の不揮発性メモリは、
▲１▼  第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成るメモリセルＭＣ11m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ111，ＭＣ112，ＭＣ113・・・ＭＣ117，ＭＣ118であり、サブメモリユニットＳＭＵ11である）、
▲２▼  第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成るメモリセルＭＣ12m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ121，ＭＣ122，ＭＣ123・・・ＭＣ127，ＭＣ128であり、サブメモリユニットＳＭＵ12である）、
▲３▼  第１の電極３１Ａと強誘電体層３２Ａと第２の電極３３とから成るメモリセルＭＣ13m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ131，ＭＣ132，ＭＣ133・・・ＭＣ137，ＭＣ138であり、サブメモリユニットＳＭＵ13である）、並びに、
▲４▼  第１の電極３１Ｂと強誘電体層３２Ｂと第２の電極３３とから成るメモリセルＭＣ14m（ｍ＝１，２，３・・・７，８であり、具体的には、ＭＣ141，ＭＣ142，ＭＣ143・・・ＭＣ147，ＭＣ148であり、サブメモリユニットＳＭＵ14である）、
から構成されている。
【０２１１】
即ち、実施の形態９の不揮発性メモリは、各メモリユニットを構成するサブメモリユニットが４層構成である。尚、メモリユニットを構成するメモリセルの数は８個に限定されず、また、不揮発性メモリを構成するメモリセルの数は３２個に限定されない。
【０２１２】
選択用トランジスタＴＲ11，ＴＲ12、ＴＲ13，ＴＲ14，ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24の構造は、実施の形態８において説明した不揮発性メモリの構造と同じであるが故に、詳細な説明は省略する。
【０２１３】
そして、絶縁層１６上には第１の電極２１Ａが形成され、第１の電極２１Ａ上に強誘電体層２２Ａが形成され、強誘電体層２２Ａ上に第２の電極２３が形成され、これらによってメモリセルＭＣ11Mが構成されている。第１の電極２１Ａは、メモリセルＭＣ11Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１Ａは、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して選択用トランジスタＴＲ11の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層２２Ａは、第２の電極２３と略同じパターンにて形成されている。
【０２１４】
更に、メモリセルＭＣ11M及び絶縁層１６上には、強誘電体層２２Ｂが形成され、その上には第１の電極２１Ｂが形成されている。そして、第１の電極２１Ｂ、強誘電体層２２Ｂ及び第２の電極２３によってメモリセルＭＣ12Mが構成されている。第１の電極２１Ｂは、メモリセルＭＣ12Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極２１Ｂは、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ12の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層２２Ｂは、第１の電極２１Ｂと略同じパターンにて形成されている。
【０２１５】
更に、メモリセルＭＣ12M及び絶縁層１６上には、層間絶縁層２６が形成されている。そして、層間絶縁層２６上には第１の電極３１Ａが形成され、第１の電極３１Ａ上に強誘電体層３２Ａが形成され、強誘電体層３２Ａ上に第２の電極３３が形成され、これらによってメモリセルＭＣ13Mが構成されている。第１の電極３１Ａは、メモリセルＭＣ13Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１Ａは、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ21の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層３２Ａは、第２の電極３３と略同じパターンにて形成されている。
【０２１６】
更に、メモリセルＭＣ13M及び層間絶縁層２６上には、強誘電体層３２Ｂが形成され、その上には第１の電極３１Ｂが形成されている。そして、第１の電極３１Ｂ、強誘電体層３２Ｂ及び第２の電極３３によってメモリセルＭＣ14Mが構成されている。第１の電極３１Ｂは、メモリセルＭＣ14Mに共通であり、ストライプ状の平面形状を有する。そして、第１の電極３１Ｂは、層間絶縁層２６に形成された開口部２７内に設けられた接続孔２８、絶縁層１６上に形成されたパッド部２５、及び、絶縁層１６に形成された開口部１７内に設けられた接続孔１８を介して、選択用トランジスタＴＲ22の他方のソース／ドレイン領域１４Ｂに接続されている。強誘電体層３２Ｂは、第１の電極３１Ｂと略同じパターンにて形成されている。更には、メモリセルＭＣ14M及び層間絶縁層２６上には、上部絶縁層３６Ａが形成されている。
【０２１７】
メモリセルＭＣ11MとメモリセルＭＣ12MとメモリセルＭＣ13MとメモリセルＭＣ14Mは、垂直方向に揃っている。このような構造にすることによって、メモリセルの占有面積をより一層小さくすることができ、集積度のより一層の向上を図ることができる。
【０２１８】
尚、メモリユニットＭＵ2の構成も同様とすることができる。実施の形態９の不揮発性メモリの回路図は図１６あるいは図１７に示したと同様である。更には、ワード線ＷＬ1〜ＷＬ4、あるいは、ワード線ＷＬ11〜ＷＬ24、プレート線ＰＬmの構造は、実施の形態８と実質的に同様とすることができるので、詳細な説明は省略する。
【０２１９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。例えば、図１９に示すように、実施の形態６の不揮発性メモリの変形例として、第１の電極２１を上部電極とし、第２の電極２３を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。尚、図１９中、参照番号１２６Ａ，１２６Ｂは、それぞれ、第１の層間絶縁層の下層及び上層を示し、参照番号１３６Ａ，１３６Ｂは、それぞれ、上部絶縁層の下層及び上層を示す。
【０２２０】
実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの変形例を、図２０の模式的な一部断面図に示す。この不揮発性メモリにおいては、第１のメモリユニットＭＵ1を構成する第１のサブメモリユニットＳＭＵ11（メモリセルＭＣ11M），ＳＭＵ12（メモリセルＭＣ12M）及び第２のメモリユニットＭＵ2を構成する第２のサブメモリユニットＳＭＵ21（メモリセルＭＣ21M），ＳＭＵ22（メモリセルＭＣ22M）のそれぞれが、層間絶縁層２６，３６，４６を介して積層されている。この点を除き、この不揮発性メモリの構造は、実施の形態４あるいは実施の形態５にて説明した不揮発性メモリの構造と同様とすることができるので、詳細な説明は省略する。尚、このような構造は、他の実施の形態にて説明した不揮発性メモリにも適用することができる。
【０２２１】
また、所謂フラッシュメモリと同様に、プレート線に接続されたメモリセルを一括して書き換えることもできる。この場合には、読み出し動作を省略して、動作の簡素化と、書き換えの高速化を図ることができる。即ち、一旦、メモリユニット内の全てのメモリセルにデータ「０」を書き込み、次いで、所定のメモリセルにデータ「１」を書き込めばよい。
【０２２２】
強誘電体層は、不揮発性メモリの製造方法に依って、第１の電極と略同じ平面形状を有し、第１の電極を覆うように形成されていてもよい。あるいは又、強誘電体層をパターニングしない構成としてもよい。
【０２２３】
【発明の効果】
本発明の強誘電体型不揮発性半導体メモリの駆動方法においては、従来の動作ステップに僅かのステップを追加するだけで、（書き込み電圧）／（ディスターブ電圧）の比を高くすることができる結果、ディスターブによるデータ保持状態の劣化の影響を相対的に低減することができ、信頼性の高いデータ保持状態を得ることが可能となる。また、回路構成も単純で、回路規模の増加も少ないし、動作のオーバーヘッドや遅延も小さい。更には、センスアンプを２値の単純な動作とすることができる結果、センスアンプの充分なる動作マージンの確保ができ、安定した動作を実現することができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の強誘電体型不揮発性半導体メモリの回路図である。
【図２】発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図３】発明の実施の形態１の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図４】発明の実施の形態２の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図５】発明の実施の形態３の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図６】発明の実施の形態４の強誘電体型不揮発性半導体メモリの回路図である。
【図７】発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図８】発明の実施の形態４の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図９】発明の実施の形態５の強誘電体型不揮発性半導体メモリの回路図である。
【図１０】発明の実施の形態５の強誘電体型不揮発性半導体メモリの駆動方法における動作波形を示す図である。
【図１１】発明の実施の形態６の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１２】発明の実施の形態７の強誘電体型不揮発性半導体メモリの回路図である。
【図１３】発明の実施の形態７の強誘電体型不揮発性半導体メモリの回路図である。
【図１４】発明の実施の形態７の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１５】発明の実施の形態８の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１６】発明の実施の形態８の強誘電体型不揮発性半導体メモリの回路図である。
【図１７】発明の実施の形態８の強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図１８】発明の実施の形態９の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１９】発明の実施の形態６の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図２０】発明の実施の形態５の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図２１】強誘電体のＰ−Ｅヒステリシスループ図である。
【図２２】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２３】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリの回路図である。
【図２４】特開平９−１２１０３２号公報に開示された強誘電体型不揮発性半導体メモリにおける動作波形を示す図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５，１８，２８，３８，４８・・・接続孔、１６，２６，２６Ａ，３６，３６Ａ，５６，５６Ａ，６６Ａ，１２６Ａ，１２６Ｂ，１３６Ａ，１３６Ｂ・・・絶縁層、１７，２７，３７，４７・・・開口部、２１，２１Ａ，２１Ｂ，３１，３１Ａ，３１Ｂ，４１，５１・・・第１の電極、２２，２２Ａ，２２Ｂ，３２，３２Ａ，３２Ｂ，４２，５２・・・強誘電体層、２３，３３，４３，５３・・・第２の電極、ＭＵ・・メモリユニット、ＳＭＵ・・・サブメモリユニット、ＭＣ・・・メモリセル、ＴＲ・・・選択用トランジスタ、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＳＡ・・・センスアンプ又は差動センスアンプ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード
【図１】
0004720046.tif 000009
【図２】
0004720046.tif 000010
【図３】
0004720046.tif 000011
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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