(57)【特許請求の範囲】
【請求項１】
基板（８１０）上にフィン構造（９１０）を製造するステップと、
前記フィン構造（９１０）上にゲート絶縁膜（８４０）を形成するステップと、
前記ゲート絶縁膜（８４０）上にトップゲート構造（８５０）を形成するステップと、
前記フィン構造（９１０）に隣接する複数のサイドウォールゲート（１０１０）（１０２０）を形成するステップと、
前記トップゲート構造（８５０）および前記ゲート絶縁膜（８４０）を除去するステップと、
並列に配列された二つの分離されたフィン（１１１０）を形成すべく、フィン構造（９１０）の１つ以上の部分を除去し、前記二つの分離されたフィン（１１１０）の露出した面上にゲート絶縁膜（１２１０）を成長させるステップと、
前記二つの分離されたフィン（１１１０）いずれもの下に少なくとも１つのさらなるボトムゲート（１２４０）を形成するステップと、
前記二つの分離されたフィン（１１１０）の上に少なくとも１つのさらなるトップゲート（１２３０）を形成するステップと、を含む、ゲートアラウンドＭＯＳＦＥＴ（８００）を製造する方法。
【請求項２】
前記二つの分離されたフィン（１１１０）の上に少なくとも１つのさらなるゲート構造（１２３０）を形成するステップは、
前記ゲート絶縁膜（１２１０）上にゲート電極（１２２０）をたい積するステップを含む、請求項１記載の方法。
【請求項３】
並列に配列された複数の分離されたフィン（１１１０）と、
前記複数の分離されたフィンのうちの第１のフィンに隣接して形成される第１サイドウォールゲート（１０１０）と、
前記複数の分離されたフィンのうちの他の１つのフィンに隣接して形成される第２サイドウォールゲート（１０２０）と、
前記複数の分離されたフィンの上に形成されるトップゲート（１２３０）と、
前記複数の分離されたフィンのうちの前記第１のフィンと前記他の１つのフィンとの下に形成されるボトムゲート（１２４０）と、を含む、ゲートアラウンドＭＯＳＦＥＴ（８００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体製造に関し、より詳しくは、トリプルゲートおよびゲートアラウンドＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、およびこれらを製造する方法に関する。
【背景技術】
【０００２】
デバイス寸法のスケーリングは、集積回路の性能を上げ、集積回路のコストを減少させる主要な要因であった。ゲート酸化膜の厚みおよびソース／ドレイン（Ｓ／Ｄ）の接合深さに関連する制限により、現在のバルクＭＯＳＦＥＴデバイスを０．１μｍプロセス世代を越えてスケーリングすることは、不可能ではないが難しい。したがって、ＦＥＴ性能を改善すべく、新規なデバイス構造および新規な材料が必要とされるであろう。
【０００３】
ダブルゲートＭＯＳＦＥＴは、既存のプレーナ型のＭＯＳＦＥＴに代わる候補となっている新規なデバイスである。このダブルゲートＭＯＳＦＥＴでは、チャネルを制御する２つのゲートが使用されており、短チャネル効果を著しく抑制する。
ＦｉｎＦＥＴは、バーティカルフィン（vertical fin）中に形成されたチャネルを含むダブルゲート構造である。しかしながら、ダブルゲート構造であるＦｉｎＦＥＴは、レイアウトや製造技術において既存のプレーナ型のＭＯＦＥＴと類似する。このＦｉｎＦＥＴはまた、他のダブルゲート構造と比較して、一連のチャネル長、ＣＭＯＳ互換性、および高い記録密度を有する。
【発明の要約】
【０００４】
本発明の趣旨に沿った実装は、トリプルゲートおよびゲートアラウンドＦｉｎＦＥＴデバイスと、これらのデバイスを製造する方法を提供する。
【０００５】
本発明の趣旨に沿った他の実装の１つにおいては、トリプルゲートＭＯＳＦＥＴが提供される。このトリプルゲートＭＯＳＦＥＴは、フィン構造、このフィン構造の第１側面（first side）に隣接して形成される第１ゲートと、このフィン構造の、第１側面の反対側となる第２側面に隣接して形成される第２ゲートと、フィン構造の上面に形成されるトップゲートと、を含んでいる。
【０００６】
さらに他の実装の１つにおいては、ゲートアラウンドＭＯＳＦＥＴ（gate around MOSFET）が提供される。このゲートアラウンドＭＯＳＦＥＴは、多数のフィンと、これらのフィンのうちの１つに隣接して形成される第１サイドウォール構造と、これらのフィンのうちの他の１つに隣接して形成される第２サイドウォール構造と、１つ以上のフィンの上に形成されるトップゲート構造と、１つ以上のフィンの下に形成されるボトムゲート構造とを含んでいる。
【０００７】
さらに他の実装の１つにおいては、ＭＯＳＦＥＴ中のゲートを形成する方法が提供される。この方法は、基板上にフィン構造を製造するステップと、前記フィン構造に隣接するサイドウォールゲート構造を形成するステップと、前記フィン構造の上面にトップゲート構造を形成するステップとを含んでいる。
【０００８】
また、他の実装の１つにおいては、ＭＯＳＦＥＴ中のゲートを形成する方法が提供される。この方法は、基板上にフィン構造を製造するステップと、前記フィン構造に隣接するサイドウォールゲート構造を形成するステップと、フィンを形成すべく、フィン構造の１つ以上の部分を除去するステップと、これらのフィンの下に少なくとも１つのゲート構造をさらに形成するステップと、これらのフィンの上に少なくとも１つのゲート構造をさらに形成するステップとを含んでいる。
【０００９】
この明細書に組み入れられると共に一部を構成している添付の図面は、本発明の実施形態を示し、詳細な説明とともに本発明について説明する。以下、添付の図面に言及して本発明の趣旨に沿った実装を詳細に記載する。異なる図面における同一の参照符号は、同一又は類似の要素を示す。また、以下の詳細な記載は本発明を制限するものではない。代わりに、本発明の範囲は添付の請求項および均等物によって定義される。
【発明を実施するための最良の形態】
【００１０】
本発明の趣旨に沿った実装は、トリプルゲートおよびゲートアラウンドＦｉｎＦＥＴデバイスを提供する。
【００１１】
＜トリプルゲートＭＯＳＦＥＴ＞
図１は、本発明の趣旨に沿った実装におけるダブルゲートＭＯＳＦＥＴを製造するプロセスの一例を示す図である。図２ないし図６は、図１に記載したプロセスによって製造したＭＯＳＦＥＴの典型的な断面図の一例を示す図である。
【００１２】
図１および図２に示すように、半導体デバイス２００を製造することから処理を開始することができる。この半導体デバイス２００は、シリコン基板２１０、埋込酸化膜２２０、およびこの埋込酸化膜２２０上のシリコン層２３０を含むＳＯＩ（シリコン・オン・インシュレータ）構造を含んでいてもよい。埋込酸化膜２２０およびシリコン層２３０は、従来の方法により基板２１０上に形成することができる。この埋込酸化膜２２０の厚みは、例えば約５００Åから３０００Åの範囲としてもよい。シリコン層２３０の厚みは約２００Åから１０００Åの範囲としてもよい。フィンを形成するためにシリコン層２３０が使用されることが、認識されるであろう。
代替的な実装において、基板２１０および層２３０は、ゲルマニウムまたはシリコンゲルマニウムのような半導体材料の化合物（combination）を含んでいてもよい。埋込酸化膜２２０は、シリコン酸化物または他の種類の絶縁材料を含んでいてもよい。
【００１３】
ゲート絶縁膜（ゲート絶縁層）２４０を任意にたい積してもよいし、またはシリコン層２３０上に熱成長させてもよい（ステップ１１０）。ゲート絶縁膜２４０は、約５Åから３０Åにわたる厚みで形成することができる。
ゲート絶縁膜２４０は、酸化物（例えば二酸化ケイ素）のような従来の絶縁材料を含んでいてもよい。
他の実装においては、ゲート絶縁材料として窒化ケイ素のような窒化物材料を使用してもよい。
【００１４】
トップゲートを形成すべく、トップゲート電極（top gate electrode）層２５０をゲート絶縁膜２４０上に任意にたい積してもよい（ステップ１２０）。ゲート電極層２５０は、約１００Åから１０００Åまでの範囲の厚さで形成してもよい。多くの導電材料をゲート電極層２５０に使用することができる。
例えば、ゲート電極層２５０は、金属（例えばタングステン、タンタル、アルミニウム、ニッケル、ルテニウム、ロジウム、パラジウム、白金、チタン、モリブデン等）、化合物を含んだ金属（例えば窒化チタン、タンタル窒化物、酸化ルテニウム等）、またはドープした半導体材料（例えば多結晶シリコン、多結晶シリコンゲルマニウム等）を含んでいてもよい。
【００１５】
後の処理の間、パターン最適化を補助するとともにトップゲート電極層２５０を保護すべく、カバー層２６０（またはハードマスク）をゲート電極層２５０上に任意に形成してもよい（ステップ１３０）。カバー層２６０は例えば、窒化ケイ素材料または製造プロセス中にゲート電極を保護することができる他の種類の材料を含んでいてもよい。カバー層２６０は例えば、約１００Åから３００Åの範囲の厚みで化学蒸着法（ＣＶＤ）によってたい積することができる。
【００１６】
シリコン層２３０、ゲート絶縁膜２４０およびトップゲート電極層２５０は、従来のフォトリソグラフィ技術（例えば電子ビーム（ＥＢ）リソグラフィ）によってパターン化することができる。
それから構造３００を形成すべく、周知のエッチング技術を使用して、図３に示すようにシリコン層２３０および層２４０、２５０をエッチングしてもよい（ステップ１４０）。構造３００は、フィン３１０、ゲート絶縁膜２４０、トップゲート電極２５０およびカバー２６０を含む。フィン３１０の幅は、約５０Åから１０００Åであり得る。
【００１７】
構造３００の形成に続いて、埋込酸化膜２２０の一部を、例えば１つ以上の従来のエッチング技術を使用して除去することができる（ステップ１５０）。
ある実装においては、埋込酸化膜２２０を約２００Åから約５００Åの範囲の深さにエッチングしてもよい。このエッチングの間、図４に示すようにフィン３１０より下の埋込酸化膜２２０の一部を除去してもよい。
【００１８】
その後、図４に示すように、サイドウォールゲート４１０、４２０を形成することができる（ステップ１６０）。例えば、周知技術を使用してゲート絶縁膜４３０を構造３００の側面に任意にたい積してもよいし、熱成長させてもよい。
ゲート絶縁膜４３０は、約５Åから３０Åの範囲の厚みで形成することができる。ゲート絶縁膜４３０は、酸化物（例えば二酸化ケイ素）のような従来の絶縁材料を含んでいてもよい。他の実装においては、ゲート絶縁膜を形成するために、窒化ケイ素または他の材料を使用することができる。
【００１９】
その後、図４に示すように、サイドウォールゲート電極４４０を形成すべく、ゲート電極層４４０を半導体デバイス２００上にたい積してもよい。
ゲート電極層４４０は、約１００Åから１０００Åの範囲の厚みで形成することができる。トップゲート電極層２５０と同様に、サイドウォールゲート電極層４４０に多くの材料を使用することができる。
図４に示すように、カバー２６０の上面が露出し、２つの分離した側壁ゲート４１０、４２０を形成すべく、例えば化学的機械的研磨（ＣＭＰ）を使用してゲート電極層４４０をプレーナ化してもよい。
【００２０】
その後、図５に示すように、カバー２６０、トップゲート電極２５０およびゲート絶縁膜２４０を任意に除去することができる（ステップ１７０）。
サイドウォールゲート４１０、４２０への影響を最小限にする一方、カバー２６０、トップゲート電極２５０およびゲート絶縁膜２４０をエッチングできるようにすべく、例えばマスクまたは同様の機構を従来の方法で使用することができる。
他の実装においては、任意に、ゲート絶縁膜２４０をそのままにしておいてもよい。すなわち、ゲート絶縁膜２４０をカバー２６０およびトップゲート電極２５０と共に除去しなくてもよい。
【００２１】
その後、図６に示すように、トップゲート６１０を任意に形成することができる（ステップ１８０）。例えば、ゲート絶縁体材料６２０を任意にフィン３１０上に再成長させるか、形成することができる。
この場合、ゲート絶縁体材料６２０は、ゲート絶縁体２４０に使用される材料と同様の材料を含んでいてもよく、約５Åから３０Åの範囲の厚みで形成してもよい。代替的に、ゲート絶縁体材料２４０のままであってもよい。
その後、トップゲート６１０を形成すべく、トップゲート電極材料６３０を任意にゲート絶縁体材料２４０／６２０上にたい積してもよい。
ゲート電極材料６３０は、トップゲート電極２５０に使用される材料と同様の材料を含んでいてもよく、約１００Åから１０００Åの範囲の厚みでたい積してもよい。
【００２２】
生成された図６に示す半導体デバイス２００は、３つのゲート（すなわち、側壁ゲート４１０、側壁ゲート４２０、およびトップゲート６１０）を含むことができる。
トリプルゲートＭＯＳＦＥＴのトランジスタ（例えばソースおよびドレイン領域の形成）、コンタクト、相互接続構造（interconnects）、および層間絶縁膜（inter-level dielectrics）を完成するのに、従来のＭＯＳＦＥＴ製造処理を使用することができる。
【００２３】
＜ゲートアラウンドＭＯＳＦＥＴ＞
図７は、本発明の趣旨に沿った実装におけるゲートアラウンドＭＯＳＦＥＴを製造する方法の一例を示す図である。図８ないし図１２は、図７に記載されたプロセスにしたがって製造されたゲートアラウンドＭＯＳＦＥＴの断面図の一例を示している。半導体デバイス８００を製造することから処理を開始することができる。
半導体デバイス８００は、シリコン基板８１０、埋込酸化膜８２０およびシリコン層８３０を含むＳＯＩ構造を含んでいてもよい。このＳＯＩ構造は、図２に関して記載したものと同様の構造とすることができる。
任意に、図１のステップ１１０ないし１３０に関して上述した方法と同様の方法によって、ゲート絶縁膜８４０（ステップ７１０）、トップゲート電極層８５０（ステップ７２０）およびカバー層８６０（ステップ７３０）をＳＯＩ構造上に形成してもよい。
【００２４】
シリコン層８３０、ゲート絶縁膜８４０およびトップゲート電極層８５０は、従来のフォトリソグラフィ技術（例えば電子ビーム（ＥＢ）リソグラフィ）によってパターン化することができる。それから構造９００を形成すべく、周知のエッチング技術を使用して、図９に示すようにシリコン層８３０およびゲート絶縁膜８４０、トップゲート電極８５０をエッチングしてもよい（ステップ７４０）。構造９００は、フィン９１０、ゲート絶縁膜８４０、トップゲート電極８５０およびカバー８６０を含む。本発明によるフィン９１０の幅は比較的広くてもよい。例えば、フィン９１０の幅は約５０Åから１０００Åであり得る。
【００２５】
構造９００の形成に続いて、埋込酸化膜８２０の一部を、例えば１つ以上の従来のエッチング技術を使用して除去することができる（ステップ７５０）。
ある実装においては、埋込酸化膜８２０を約２００Åから約５００Åの範囲の深さにエッチングしてもよい。このエッチングの間、図１０に示すようにフィン９１０より下の埋込酸化膜８２０の一部を除去してもよい。
【００２６】
その後、図１０に示すように、サイドウォールゲート１０１０、１０２０を形成することができる（ステップ７６０）。例えば、周知技術を使用してゲート絶縁膜１０３０をたい積してもよいし、熱成長させてもよい。
ゲート絶縁膜１０３０は、約５Åから３０Åの範囲の厚みで形成することができる。ゲート絶縁膜１０３０は、酸化物（例えば二酸化ケイ素）のような従来の絶縁材料を含んでいてもよい。他の実装においては、ゲート絶縁材料として窒化ケイ素または他の材料を使用することができる。
【００２７】
サイドウォールゲート電極層１０４０を半導体デバイス８００上にたい積することができる。サイドウォールゲート電極層１０４０は、約１００Åから１０００Åの範囲の厚みで形成することができる。トップゲート電極層８５０と同様に、サイドウォールゲート電極層１０４０に多くの材料を使用することができる。図１０に示すように、カバー８６０の上面が露出し、２つの分離したサイドウォールゲート１０１０、１０２０を形成すべく、例えば化学的機械的研磨（ＣＭＰ）を使用してサイドウォールゲート電極層１０４０をプレーナ化してもよい。
【００２８】
その後、図１１に示すように、カバー８６０、トップゲート電極８５０、ゲート絶縁膜８４０およびフィン９１０の一つ以上の部分を任意に除去することができる（ステップ７７０）。
サイドウォールゲート１０１０、１０２０への影響を最小限にする一方、カバー８６０、トップゲート電極８５０、ゲート絶縁膜８４０およびフィン９１０の１つ以上の部分を除去すべく、従来のパターニング技術およびエッチング技術を使用することができる。
他の実装においては、任意に、除去されないフィンの部分上にゲート絶縁膜８４０を無傷のままにしておくことができる。２つの分離したフィン１１１０を形成すべく、図１１に示すように、フィン９１０のエッチングは埋込酸化膜８２０上で終了してもよい。
フィン１１１０のそれぞれは、約５０Åから１０００Åの範囲の幅を有している。図１１に示すように、２つのフィン１１１０を形成する。
他の実装においては、３つ以上のフィン１１１０を形成してもよい。
【００２９】
その後、図１２に示すように、ゲート絶縁膜１２１０をフィン１１１０の露出した面上に熱成長させることができる（ステップ７８０）。例えば、ゲート絶縁膜１２１０を約５Åから３０Åの範囲の厚みで形成してもよい。ゲート絶縁膜１２１０は、ゲート絶縁膜８４０に使用される材料と同様の材料を含んでいてもよい。代替的に、ゲート絶縁膜８４０をフィン１１１０の上面上に残してもよく、ゲート絶縁膜１２１０をフィン１１１０の露出した側面上に成長させてもよい。
【００３０】
その後、図１２に示すように、さらなるゲートを形成してもよい（ステップ７９０）。例えば、さらなるゲートを形成すべく、任意にゲート絶縁膜８４０／１２１０上にゲート電極１２２０をたい積してもよい。それからさらなるゲートを形成すべく、ゲート電極１２２０をパターン化することができる。ゲート電極１２２０は、トップゲート電極８５０および（または）サイドウォールゲート電極層１０４０に使用される材料と同様の材料を含んでいてもよく、約１００Åから１０００Åの範囲の厚みでたい積してもよい。
【００３１】
図１２に示すように、生成される半導体デバイス８００は、４つのゲート（すなわち、サイドウォールゲート１０１０、サイドウォールゲート１０２０、トップゲート１２３０およびボトムゲート１２４０）またはそれ以上のゲートを含むことができる。
トップゲート１２３０を、フィン１１１０上に形成してもよい。また、ボトムゲート１２４０をフィン１１１０の下に形成してもよい。
従来のＭＯＳＦＥＴ製造処理は、ゲートアラウンドＭＯＳＦＥＴについてのトランジスタ（例えばソースおよびドレイン領域の形成）、コンタクト、相互接続構造（interconnects）、および層間絶縁膜（inter-level dielectrics）を完成するのに、従来のＭＯＳＦＥＴ製造処理を使用することができる。
【００３２】
＜他の実装＞
従来、ポリシリコンゲート中のドーパントを拡散し、活性化するのに必要なサーマルバジェットを最小限にすることが必要とされている。
図１３ないし図１５は、ポリシリコンゲート中の活性ドーパントを拡散するのに必要なサーマルバジェットを最小限にする典型的なプロセスを示す。
図１３に示すように、フィン１３００を、ＳＯＩ基板のような基板上に形成してもよい。
フィン１３００は、例えば、先行の実装に関して上述したプロセスと同様のプロセスを使用して形成してもよい。
【００３３】
図１４に示すように、薄いポリシリコン材料１４００をフィン１３００上にたい積してもよい。イオン注入プロセスは、ドーパントでポリシリコン材料１４００をドープするように実行することができる。その後、従来のアニーリングプロセスを実行してもよい。
これらのステップは、図１５に示すように、さらに一度以上繰り返してもよい。換言すると、ポリシリコンをドープするのに必要なサーマルバジェットを最小限にすべく、フィン１３００を、多重のポリシリコンのたい積、インプラント、およびアニーリングにさらすことができる。
【００３４】
さらに、高濃度ドープされた階段接合を形成する技術が必要とされている。
図１６ないし図１８は、高濃度ドープされた階段接合を形成する典型的なプロセスを示す。図１６は、典型的なＦｉｎＦＥＴ１６００の上面図を示す。
ＦｉｎＦＥＴ１６００は、フィン１６１０およびゲート電極１６２０を含む。図１７は、ＦｉｎＦＥＴ１６００の側面図を示す。ＦｉｎＦＥＴ１６００は、ソース領域１７１０、ドレイン領域１７２０およびチャネル１７３０を含んでいる。ソース１７１０およびドレイン領域１７２０にドーパントを注入してもよい。
【００３５】
ドーピングプロセスの後、図１８に示すように、メタルシリサイド材料を形成すべく、アニーリングの前に、ソース／ドレイン領域上に金属をたい積することによってソース領域１７１０およびドレイン領域１７２０をシリサイド化してもよい。
ドーパントをチャネル界面においてたい積して、高濃度の階段接合を形成してもよい。
【００３６】
＜まとめ＞
本発明の趣旨に沿った実装は、トリプルゲートおよびゲートアラウンドＦｉｎＦＥＴデバイスおよびこれらのデバイスを製造する方法を提供する。  
【００３７】
上述した本発明の典型的な実施形態の記載は、説明を提供するが、網羅的なものではなく、本発明を開示されたそのままの形式に制限することを意図していない。上記教示に照らした変更例や変形例が可能であるとともに、本発明の実施することによって変更例や変形例を得ることができる。
例えば、上記記載においては、本発明についてよく理解できるように、特定の材料、構造、化学薬品、プロセス等のような多数の特定の詳細を記載している。
しかしながら、特にここに記載した詳細によることなく、本発明を実行することができる。その他、不必要に本発明の内容を不明瞭にしないように、周知のプロセス構造は詳細に記載していない。
本発明を実行する際に、従来のたい積技術、フォトリソグラフィ技術、およびエッチング技術を使用してもよい。なお、このような技術の詳細についてはここでは詳述していない。
【００３８】
図１ないし図７に関する一連のステップ行為が記載されているが、ステップの順序は、本発明によるその他の実装において変更することができる。また、独立のステップを並行して実行してもよい。
明示がない場合には、本出願の詳細な説明の中で使用されるどの要素、行為またステップも本発明に重要または本質的なものとして解釈すべきではない。
さらにここに使用される、「１つの（a）」と言う言葉は、１つ以上のものを含むように意図される。１つのものを示すような場合には「１つの（one）」又はこれに類する言葉を使用している。本発明の範囲は、請求の範囲およびこれらの均等物によって定義される。
【図面の簡単な説明】
【００３９】
【図１】本発明の趣旨に沿った実装におけるトリプルゲートＭＯＳＦＥＴを製造する過程の一例を示す図。
【図２】図１に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。
【図３】図１に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。
【図４】図１に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。
【図５】図１に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。
【図６】図１に記載した処理によって製造されたトリプルゲートＭＯＳＦＥＴの断面の一例を示す図。
【図７】本発明の趣旨に沿った実装におけるゲートアラウンドＭＯＳＦＥＴを製造する過程の一例を示す図。
【図８】図７に記載した処理によって製造されたゲートアラウンドＭＯＳＦＥＴの断面の一例を示す図。
【図９】図７に記載した処理によって製造されたゲートアラウンドＭＯＳＦＥＴの断面の一例を示す図。
【図１０】図７に記載した処理によって製造されたゲートアラウンドＭＯＳＦＥＴの断面の一例を示す図。
【図１１】図７に記載した処理によって製造されたゲートアラウンドＭＯＳＦＥＴの断面の一例を示す図。
【図１２】図７に記載した処理によって製造されたゲートアラウンドＭＯＳＦＥＴの断面の一例を示す図。
【図１３】ポリシリコンゲート中の活性ドーパントを拡散するのに必要なサーマルバジェットを最小化するための典型的なプロセスを示す図。
【図１４】ポリシリコンゲート中の活性ドーパントを拡散するのに必要なサーマルバジェットを最小化するための典型的なプロセスを示す図。
【図１５】ポリシリコンゲート中の活性ドーパントを拡散するのに必要なサーマルバジェットを最小化するための典型的なプロセスを示す図。
【図１６】高濃度ドープされた階段接合を形成する典型的なプロセスを示す図。
【図１７】高濃度ドープされた階段接合を形成する典型的なプロセスを示す図。
【図１８】高濃度ドープされた階段接合を形成する典型的なプロセスを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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