(57)【特許請求の範囲】
【請求項１】
素子形成領域とこれに隣接する接合終端領域とを有し、前記素子形成領域内に並設され
た複数の素子を有する半導体装置であって、
前記素子の夫々が、
第２導電型エミッタ層と、
前記第２導電型エミッタ層上に配設された第１導電型ベース層と、
前記第１導電型ベース層の表面内に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面内に列状に形成された複数の第１導電型ソース層と、
前記第１導電型ソース層と前記第１導電型ベース層とに挟まれた前記第２導電型ベース
層上にゲート絶縁膜を介して配設されたゲート電極と、
前記第１導電型ソース層及び前記第２導電型ベース層にコンタクトするソース電極と、
前記第２導電型エミッタ層にコンタクトするドレイン電極と
を具備し、
前記素子のうち、前記接合終端領域に隣接配置される素子のソース電極が、これ以外の
他の素子のソース電極と抵抗を介して電気的に接続されていることを特徴とする半導体装
置。
【請求項２】
前記抵抗を介して前記他の素子のソース電極と電気的に接続される前記素子は、前記他
の素子が配置される領域を取り囲む領域に配置されていることを特徴とする請求項１に記
載の半導体装置。
【請求項３】
前記抵抗を介して前記他の素子のソース電極と電気的に接続される前記素子は、矩形状
の前記素子形成領域の四隅に配置されていることを特徴とする請求項１に記載の半導体装
置。
【請求項４】
前記抵抗はポリシリコンで形成された抵抗であることを特徴とする請求項１に記載の半
導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力を制御するための半導体装置に関する。
【背景技術】
【０００２】
電力制御に用いられる半導体装置としてＭＯＳＦＥＴ、ＩＧＢＴがある。これらの半導
体装置は絶縁ゲートにより制御され、広い安全動作領域や高速スイッチング特性を持ち、
制御装置が小型化できるといった特徴を持つ。近年、インバータやスイッチング電源など
のパワーエレクトロニクスの分野で多く利用されている。
【０００３】
ところで、この種の半導体装置には以下のような問題点がある。電流容量を増やすため
には、チャネルを数多く形成しなければならない。すると、ゲート容量が増大し、スイッ
チング時にゲートの充放電に時間がかかり、制御装置に負坦がかかるばかりでなく、動作
に不均一が生じ、半導体装置の破壊につながる恐れがある。当然、損失も増大する。
【０００４】
また、この種のＩＧＢＴを高耐圧領域で用いるには、以下のような問題点もある。高耐
圧の素子は耐圧を出すために、素子の通電領域の周囲に大きな接合終端部を要している。
通電時には、この接合終端部にまでキャリアが充満している。
【０００５】
ターンオフ動作の際、この接合終端部に充満している大量のキャリアが通電領域の外周部
に集中して排出されるため、この部分での電流集中を起こしやすく、結果として素子が破
壊しやすくなる。
【０００６】
上述の如く、従来の絶縁ゲートを用いた半導体装置にあっては、電流容量を増加させる
と、破壊・損失の増大を引き起こす可能性があった。
【０００７】
また、従来の高耐圧のＩＧＢＴにあっては、ターンオフの際、通電領域の周囲に電流集
中を起こしやすく、結果として破壊しやすいという欠点があった。
【特許文献１】特開平８−２７４３１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、電流容量の増大に伴う不具合、特にターンオフ時の電流集中を防ぎ、
ターンオフ性能の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、素子形成領域とこれに隣接する接合終端領域とを有し、前
記素子形成領域内に並設された複数の素子を有する半導体装置であって、前記素子の夫々
が、第２導電型エミッタ層と、前記第２導電型エミッタ層上に配設された第１導電型ベー
ス層と、前記第１導電型ベース層の表面内に形成された第２導電型ベース層と、前記第２
導電型ベース層の表面内に列状に形成された複数の第１導電型ソース層と、前記第１導電
型ソース層と前記第１導電型ベース層とに挟まれた前記第２導電型ベース層上にゲート絶
縁膜を介して配設されたゲート電極と、前記第１導電型ソース層及び前記第２導電型ベー
ス層にコンタクトするソース電極と、前記第２導電型エミッタ層にコンタクトするドレイ
ン電極とを具備し、前記素子のうち、前記接合終端領域に隣接配置される素子のソース電
極が、これ以外の他の素子のソース電極と抵抗を介して電気的に接続されていることを特
徴としている。
【発明の効果】
【００１０】
本発明によれば、電流容量の増大に伴う不具合、特にターンオフ時の電流集中を防ぎ、
ターンオフ性能の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、第１導電型をｎ型、第２導電型をｐ型として、図面を参照しながら本発明の実施
の形態について説明する。
【００１２】
（第１の実施の形態）
第１の実施の形態は、ＭＯＳＦＥＴを例に説明する。図１は、本発明の実施の形態に係
る半導体装置の要部を示す平面図である。図２は、図１におけるＡ−Ａ´線に沿った半導
体装置の断面図である。また、図３は、図１中のＢ−Ｂ´線に沿った半導体装置の断面図
である。ゲート電極１は、ｎ型ソース層（図示せず）とｎ型コレクタ層４に挟まれたｐ型
ベース層３の表面に形成されている。ソース電極１１は、ソースコンタクトホール２上に
ｎ型ソース層とｐ型ベース層３にコンタクトするように形成されている。各ゲート電極１
は、素子領域の外側まで引き出され、この部分でゲート配線１４を介して互いに接続され
ている。
【００１３】
従来、ゲート電極１には、ポリシリコンやその金属化物が多く使われている。
【００１４】
また、ゲート電極１形成時には、各素子間のゲート電極を一体に形成する場合がほとんど
である。この場合、各素子のゲート電極の接続に利用される部分は、チャネルを形成する
わけではないので、素子の動作とは無関係な部分となる。そして、この部分で生じた容量
は、半導体装置の動作にとって悪影響を与える。
【００１５】
確かに、従来の素子であっても、図２にも示されているように、ゲート絶縁膜８より厚
い、例えば酸化膜からなる第２の絶縁膜１０を形成し、その上にゲート配線１４を配する
ことが行われている。
【００１６】
しかし、従来の構造で、極端に厚い酸化膜（第２の絶縁膜１０）を形成した場合、ポリ
シリコンによりゲート電極１を形成すると、薄いゲート絶縁膜８と厚い酸化膜の境界部分
でポリシリコンが段切れを起こし、半導体装置の歩留まりを悪化させる要因となる。これ
を防ぐには、中間的な厚さの絶縁膜を形成し、段階的にポリシリコンをゲート配線領域へ
配置すれば良い。しかしながら、この方法ではプロセスが増え、半導体装置の有効面積を
せばめるため、コストの増大につながる。
【００１７】
ゲート電極としてポリシリコンを用いた場合、従来の半導体装置でも低抵抗化のため、
ゲート配線にはアルミニウム等の金属を併用する場合が多い。本実施の形態では、第１の
絶縁膜９にゲートコンタクトホール１５を連続的に形成し、ゲート電極とゲート配線をコ
ンタクトさせている。
【００１８】
この状況は、見方を変えれば、ポリシリコンによるゲート電極を必ずしも一体形成する
必要はなく、金属によるゲート配線によって接続されていれば良いことになる。
【００１９】
本実施の形態における構造の利点は、図３に示されているように、ゲート電極１とゲー
ト電極１の間の領域では第１の絶縁膜９及び第２の絶縁膜１０の上にゲート配線１４が配
置されるため、この部分の容量が著しく低減できることである。
【００２０】
（第２の実施の形態）
図４は、図１中のＢ−Ｂ´線に沿った第２の実施の形態における断面図である。第２の
実施の形態は、図３に示されたゲート配線領域の直下に形成されたｐ型リング層１２とｐ
型ベース層３が直接接続されていないことを特徴とする。
【００２１】
このように拡散層を形成すると、ｐ型リング層１２の電位は必ずしもソース電極１１の
電位に固定されず、中間的な電位をとる。この時、ゲート配線１４と素子内部との電位の
差が縮まるため、実行的にゲート容量が低減されることとなる。
【００２２】
（第３の実施の形態）
図５は、図１中のＢ−Ｂ´線に沿った第３の実施の形態における断面図である。図４と
異なる点は、ｐ型ベース層３とｐ型リング層１２が、低濃度のｐ型低濃度層１６によって
接続されていることである。図４のように、ｐ型ベース層３とｐ型リング層１２が完全に
分離されている場合、ｐ型リング層１２の電位が不安定になり、スイッチング時に波形が
乱れ、半導体装置の破壊につながる場合がある。一方、図５のようにｐ型低濃度層１６に
より接続すれば、電位が安定し、破壊を起こすようなことはなくなる。
【００２３】
（第４の実施の形態）
図６は、図１中のＡ−Ａ´線に沿った第４の実施の形態における断面図である。上記第
１〜第３の実施の形態では、ＭＯＳＦＥＴを例に取り説明を行ったが、図６はＩＧＢＴを
例としたものである。上記実施の形態と同様の効果を得ることができる。
【００２４】
（第５の実施の形態）
図７は、図１中のＡ−Ａ´線に沿った第５の実施の形態における断面図である。一層ゲ
ート容量を低減するために、素子部のゲート絶縁膜の一部（テラス絶縁膜１８）を厚く形
成したテラスゲート構造となっている。本発明にこのような構造を組み合わせることによ
り、さらに効果的に半導体装置全体のゲート容量を低減することができ、高速なスイッチ
ング、強い破壊耐量を得ることができる。
【００２５】
図８は、図１におけるＣ−Ｃ´線に沿った断面図である。これは、図７に示したテラス
ゲート構造を用いたＭＯＳＦＥＴを例に示したものである。
【００２６】
第１乃至第５の実施の形態において、複数の素子により形成された半導体装置にあって
は、厚い絶縁膜上にゲート配線を設けることにより、各々の素子に形成されたゲート電極
を接続するゲート配線領域で生じるゲート容量を低減することができ、一層半導体装置の
高速動作、破壊防止につながる。
【００２７】
これは、ゲート配線領域は素子の動作には直接関係しないものの絶縁ゲートを用いた半
導体装置にあっては無視できない面積を占めており、この領域で生じる容量の低減により
、半導体装置全体での一層のゲート容量の低減がはかられるためである。
【００２８】
（第６の実施の形態）
図９は、本発明における第６の実施の形態に係る半導体装置の要部を示す断面図である
。図示の如く、ゲート電極１０６は、ｎ型ソース層１０４とｎ型ベース層１０２に挟まれ
たｐ型ベース層１０３の表面に形成されている。
【００２９】
図９中の素子領域Ａの部分は、主な通電領域をなし、通電時には大部分の電流がこの部
分を通って流れる。
【００３０】
また、図９中の接合終端領域は、素子領域に高電圧がかからないように電界を緩和する
ために設けられた領域で、本実施の形態ではＲＥＳＵＲＦと呼ばれる構造を図示している
。この他にも、ガードリング構造やべベル構造などが適用可能である。
【００３１】
素子領域Ａと接合終端領域に挟まれた素子領域Ｂに配置された複数の素子のソース電極
１０７は、制限抵抗１１４を介して素子領域Ａのソース電極１０７と接続されている。こ
れにより、素子領域Ｂを流れる電流は制限抵抗１１４により減流される。さらに、この制
限抵抗１１４は素子領域Ｂを流れる電流に対し、負のフィードバックをかけることとなり
、電流集中の際には一層減流の効果を上げることが出来る。
【００３２】
（第７の実施の形態）
図１０は、第７の実施の形態に係る半導体装置の要部を示す断面図である。図９は制限
抵抗１１４を素子に外付けする概念図であったが、実際の製品ではアセンブリが複雑にな
るため、このような構造は採用することが難しい。
【００３３】
図１０では、制限抵抗１１４を素子全体の中に一体形成する構造を示している。制限抵
抗１１４に例えばポリシリコンを用いれば、ゲート電極工程と制限抵抗形成工程を同時に
行うことが出来、コストの増大などは生じない。また、インプラのドーズ量の設定やイン
プラする領域のパターンの設定により、抵抗値は任意に設定することが出来る。
【００３４】
（第８の実施の形態）
図１１は、第８の実施の形態に係る半導体装置の要部を示す断面図である。図９および
図１０に示した実施の形態では、ソースに抵抗を入れていたが、同等の効果は別の方法で
も実現可能である。図１１に示す実施の形態では、該素子領域Ｂに配置される素子のゲー
ト容量を素子領域Ａに配置される素子よりも小さくする。こうすることにより、素子領域
Ａよりも素子領域Ｂに配置された素子のほうが、ターンオフ時に早くチャネルを閉じるこ
とが出来る。バイポーラ素子で成立する電荷中性条件により、電流は素子領域Ａを主に流
れることになり、周辺部である素子領域Ｂにはほとんど流れなくなる。
【００３５】
この効果は他にも、素子領域Ａのゲート電極１０６に接続するゲート抵抗よりも、素子
領域Ｂの第２のゲート電極１１５に接続するゲート抵抗を小さくすることによっても実現
できる。ここでいうゲート抵抗とは、素子のスイッチング動作を安定的に行うために通常
ゲート電極とゲート電源の間に挿入する抵抗のことである。
【００３６】
（第９の実施の形態）
図１２は、本発明によって作成されたチップを上面から見た平面図である。素子領域Ａ
が中央部に配置され、その周囲を取り囲むように素子領域Ｂが配置される。残りの周辺部
には接合終端領域が形成されている。
【００３７】
このとき、素子領域Ｂの幅Ｌは、およそキャリアの拡散長ｌ程度に形成されることが望
ましい。さらに詳細には、０．５×ｌ≦Ｌ≦２×ｌとするのが良い。こうすることにより
、素子領域Ａと接合終端領域を効率良く分離し、素子領域Ｂにより互いに影響を及ぼしに
くくすることが出来る。
【００３８】
図１３は、本発明によって作成されたチップを上面から見た他の実施の形態における平
面図である。本実施の形態においては、図１２で素子領域Ａ全体を取り囲んで形成された
素子領域Ｂを、素子領域Ａのコーナー部にのみ配置している。
【００３９】
コーナー部は、接合終端領域に曲率が生じるため電界が集中しやすい。そのため、ターン
オフ時に破壊しやすい。本実施の形態のように、特にこのコーナー部に限って素子領域Ｂ
を設ければ、破壊を防ぐばかりでなく、素子領域Ａの占める面積が増大するために定常通
電時の通電損失を低く押さえることが出来る。
【００４０】
尚、素子領域Ｂの大きさは、図１２で説明した大きさと同様に設定すれば良い。
【００４１】
（第１０の実施の形態）
図１４は、第１０の実施の形態に係る半導体装置の断面図である。第１０の実施の形態
においては、図１で示されたゲート配線部分の絶縁膜厚膜化による容量低減の効果と、図
９で示された周辺部分の素子の限流効果をともに取り入れたものである。このように設計
された素子においては、ゲート容量の低減により素子が均一にスイッチングするばかりで
なく、電流集中しやすい部分に限流効果があるために極めて破壊に強くなる。
【００４２】
（第１１の実施の形態）
図１５は、本発明にかかるｐ型リング層１０９とｐ型ベース層１０３との配置を示す上
面図の例である。図１４において、素子領域Ｂのソース電極１０７と素子領域Ａのソース
電極１０７とを制限抵抗１１４により接続するように図示したが、実際には図１５に示す
通り、各ｐ型ベース層１０３は少なくともｐ型リング層１０９により相互に接続されてい
るので、この部分を制限抵抗１１４の代わりに利用することができる。制限抵抗１１４の
抵抗値は、拡散のドーズ量によって最適に決めることが出来、複雑な工程を利用する必要
がない。ドーズ量だけではなく、ｐ型ベース層１０３とｐ型リング層１０９の接続部分の
拡散パターンを、例えば狭く設計するような方法でも、同様の効果を得ることが出来る。
【００４３】
第９乃至第１１の実施の形態において、素子領域内に設けられた複数の素子のうち、接
合終端部と隣接するある範囲の素子に関し、そのソース電極に電流制限用の抵抗を設ける
ことにより、ターンオフ時の接合終端部からのキャリアの流れ込みによる電流集中を防ぐ
ことができる。
【００４４】
また、電流制限用の抵抗を設けるのではなく、この部分の素子のゲート容量を低減する
、若しくは、ゲート抵抗を低減することにより、他の部分より速いタイミングでターンオ
フ時にチャネルを遮断することにより同様の効果を得ることができる。
【００４５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論であ
る。
【００４６】
本発明によれば、複数の素子により形成された半導体装置にあっては、厚い絶縁膜上に
ゲート配線を設けることにより、各々の素子に形成されたゲート電極を接続するゲート配
線領域で生じるゲート容量を低減することができ、一層半導体装置の高速動作、破壊防止
が可能となる。
【００４７】
さらに、主たる通電領域を形成する素子領域Ａと接合終端領域にはさまれた素子領域Ｂ
に配置された複数の素子のソース電極は、制限抵抗１１４を介して前記素子領域Ａのソー
ス電極と接続されている。これにより、素子領域Ｂを流れる電流は制限抵抗により減流さ
れる。さらにこの制限抵抗は素子領域Ｂを流れる電流に対し、負のフィードバックをかけ
ることとなり、電流集中の際には一層減流の効果を上げることが出来る。
【００４８】
また、これにより工程増加などによるコストアップを引き起こす恐れもない。
【図面の簡単な説明】
【００４９】
【図１】第１の実施の形態に係る半導体装置の平面図。
【図２】第１の実施の形態係る半導体装置の段面図。
【図３】第１の実施の形態に係る半導体装置の断面図。
【図４】第２の実施の形態に係る半導体装置の断面図。
【図５】第３の実施の形態に係る半導体装置の断面図。
【図６】第４の実施の形態に係る半導体装置の断面図。
【図７】第５の実施の形態に係る半導体装置の断面図。
【図８】第５の実施の形態に係る半導体装置の断面図。
【図９】第６の実施の形態に係る半導体装置の断面図。
【図１０】第７の実施の形態に係る半導体装置の断面図。
【図１１】第８の実施の形態に係る半導体装置の断面図。
【図１２】第９の実施の形態に係る半導体装置の平面図。
【図１３】第９の実施の形態に係る半導体装置の平面図。
【図１４】第１０の実施の形態に係る半導体装置の断面図。
【図１５】第１１の実施の形態に係る半導体装置の平面図。
【符号の説明】
【００５０】
１，１０６…ゲート電極
２…コンタクトホール
３，１０３…ｐ型ベース層
４…ｎ型コレクタ層
５，１０４…ｎ型ソース層
６，１０１…ｐ型エミッタ層
７…コレクタ電極
８，１０５…ゲート絶縁膜
９…第１の絶縁膜
１０…第２の絶縁膜
１１，１０７…ソース電極
１２，１０９…ｐ型リング層
１３…ｎ型バッファ層
１４…ゲート配線
１５…ゲートコンタクトホール
１６…低濃度ｐ型層
１７，１０２…ｎ型ベース層
１８…テラス絶縁膜
１０８…ドレイン電極
１１０…ＲＥＳＵＲＦ層
１１１…パシベーション膜
１１２…ｎ型ストッパ層
１１３…フィールドプレート
１１４…制限抵抗
１１５…第２のゲート電極
１１６…絶縁膜
【図１】
0004630862.tif 000002
【図２】
0004630862.tif 000003
【図３】
0004630862.tif 000004
【図４】
0004630862.tif 000005
【図５】
0004630862.tif 000006
【図６】
0004630862.tif 000007
【図７】
0004630862.tif 000008
【図８】
0004630862.tif 000009
【図９】
0004630862.tif 000010
【図１０】
0004630862.tif 000011
【図１１】
0004630862.tif 000012
【図１２】
0004630862.tif 000013
【図１３】
0004630862.tif 000014
【図１４】
0004630862.tif 000015
【図１５】
0004630862.tif 000016