(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタとともにダイオードアレイが形成された半導体装置において；
前記ダイオードアレイの一方向を分離するＬＯＣＯＳ酸化膜と，
前記ダイオードアレイの前記一方向と垂直の方向を分離するディープトレンチと，
を備えており，
前記ディープトレンチ深さは，前記バイポーラトランジスタのコレクタ層下に埋め込まれた高濃度層より深い
ことを特徴とする半導体装置。
【請求項２】
バイポーラトランジスタとともにダイオードアレイが形成された半導体装置において；
前記ダイオードアレイの一方向を分離するシャロートレンチと，
前記ダイオードアレイの前記一方向と垂直の方向を分離するディープトレンチと，
を備えており，
前記ディープトレンチ深さは，前記バイポーラトランジスタのコレクタ層下に埋め込まれた高濃度層より深い
ことを特徴とする半導体装置。
【請求項３】
前記ディープトレンチ間を，連結部がＴ型となるように連結する，前記高濃度層より深いトレンチをさらに備える
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ディープトレンチ間をＴ型に連結する前記トレンチは，隣接する２つのダイオード毎に形成され，前記２つのダイオードの間に前記高濃度層に電気的に接続した電極を形成する
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電極と前記ダイオードとをトランジスタとして構成する
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
バイポーラトランジスタとともにダイオードアレイが形成された半導体基板上に第１の酸化膜，窒化膜，及び第２の酸化膜を順次形成した後，前記第２の酸化膜上にフォトリソグラフィを用いて，スリット状に開口したレジストパターンを形成する工程と，
前記レジストパターンをマスクに，前記第２の酸化膜，前記窒化膜，及び前記第１の酸化膜を異方性エッチングし，レジストパターンを除去する工程と，
前記第２の酸化膜をマスクに，前記半導体基板にトレンチを形成する工程と，
前記トレンチの表面に第１の熱酸化膜を形成する工程と，
前記第２の酸化膜及び前記トレンチの前記第１の熱酸化膜上に多結晶シリコン膜を形成する工程と，
前記多結晶シリコン膜を熱処理し，第２の熱酸化膜を形成する工程と，
前記トレンチの前記第２の熱酸化膜の隙間を埋め込むようにＣＶＤ酸化膜を形成する工程と，
エッチバック法を用いて，前記窒化膜を露出させる工程と，
前記窒化膜を除去する工程と，
を含み、
前記第１の酸化膜は、前記ダイオードアレイの一方向を分離するＬＯＣＯＳ酸化膜であり、
前記トレンチを形成する工程では、前記ダイオードアレイの一方向と垂直の方向を分離するトレンチを形成し、
前記トレンチの深さは、前記バイポーラトランジスタのコレクタ層下に埋め込まれた高濃度層より深い
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に第１の酸化膜，窒化膜，及び第２の酸化膜を順次形成した後，前記第２の酸化膜上にフォトリソグラフィを用いて，スリット状に開口したレジストパターンを形成する工程と，
前記レジストパターンをマスクに，前記第２の酸化膜，前記窒化膜，及び前記第１の酸化膜を異方性エッチングし，レジストパターンを除去する工程と，
前記第２の酸化膜をマスクに，前記半導体基板にトレンチを形成する工程と，
前記トレンチの表面に第１の熱酸化膜を形成する工程と，
前記第２の酸化膜及び前記トレンチの前記第１の熱酸化膜上に多結晶シリコン膜を形成する工程と，
前記多結晶シリコン膜を熱処理し，第２の熱酸化膜を形成する工程と，
前記トレンチの前記第２の熱酸化膜の隙間を埋め込むようにＣＶＤ酸化膜を形成する工程と，
エッチバック法を用いて，前記窒化膜を露出させる工程と，
前記窒化膜を除去する工程と，
前記窒化膜をエッチング液により除去する工程の後に，熱処理を施し，トレンチ内の酸化膜から水分を除去する工程と，
を含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記ＣＶＤ酸化膜は，低圧ＣＶＤ法を用いたＴＥＯＳ酸化膜である
ことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置，特に高速バイポーラプロセスに適応性の高い，高集積なトランジスタアレイ，もしくはダイオードアレイを形成した半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの中でも，高速バイポーラデバイスはＣＭＯＳデバイスに比較して，その高速性能や高い電流駆動能力を有している為，特定用途のデバイスに対しては，強みを有している。例えば，光伝送用のレーザー駆動用ＬＳＩや携帯電話向けパワーアンプ等である。またこれらの用途以外にも，高精度で高感度なＬＳＩを実現する上で高いポテンシャルを有している。これらはアナログデバイスのみならず，デジタルデバイスに関しても同様のことが言える。
【０００３】
このようなバイポーラデバイスは，様々な先端デバイスの実現に向けてメリットがある。その中で，ある種のメモリー系デバイスや受光デバイスでは，バイポーラ素子と高集積なトランジスタアレイ，もしくはダイオードアレイを同一チップ内に実現することにより，ＣＭＯＳでは実現不可能な性能を引き出すことが可能となる。
【０００４】
このような要求を実現する従来例を以下に述べる。現在の代表的な高速バイポーラトランジスタは，ＬＯＣＯＳもしくはシャロートレンチと，ディープトレンチを組み合わせた分離方法を採用しているのが一般的である。このディープトレンチ内は基板−コレクタ間容量を最小化する目的から，ＣＶＤ酸化膜にて埋め込まれている。
【０００５】
図６（ａ）に高速バイポーラトランジスタの概略断面構造を示す。また図６（ｂ）には，バイポーラトランジスタと同一半導体基板上に形成されるダイオードアレイの概略断面構造を示す。さらに図６（ｃ）にはダイオード６６０をグリッド状に平面内に配置させて集積させた場合の概略平面図を示す。
【０００６】
ここでＰ型シリコン基板６１０には，Ａｓを高濃度に含んだＮ＋型埋め込み層６２０が形成されている。またＮ＋型埋め込み層６２０上にはコレクタ層となるＮ型エピタキシャル層６２１が形成されており，素子分離領域には内部をＣＶＤ酸化膜にて埋め込んだディープトレンチ６３０が形成されている。またディープトレンチ６３０のエッチング後にボロンイオン注入を行い，分離効果をより高めるためのチャネルストップ層６３５を形成する。
【０００７】
Ｎ型エピタキシャル層６２１の周囲には寄生容量の低減のために約０．７μｍのＬＯＣＯＳ酸化膜６４０が形成されている。さらに自己整合プロセスにより，１枚のマスクから，Ｎ型エピタキシャル層６２１上部にＰ型のベース層６２２とＮ型のエミッタ層６２３とが形成される。その後，コレクタ層，エミッタ層，ベース層を各々接続するコレクタ電極６５１，エミッタ電極６５０，ベース電極６５２を絶縁膜６２５上に形成する。接合部分の詳細な構造については説明を省略する。
【０００８】
図６（ｂ）に示されたダイオードは，図６（ａ）の自己整合型のバイポーラトランジスタと同様の工程で形成することができる。こうしてトランジスタのエミッタ電極６５０をカソード６５４とし，ベース電極６５２をアノード６５３としたＰＮ接合ダイオードが構成される。ここで，ダイオードアレイ内部にはＬＯＣＯＳ酸化膜は形成されず，ＬＯＣＯＳ酸化膜６４１はダイオードアレイの外側にのみ形成される。これはＬＯＣＯＳ酸化膜形成に起因するパターン変換差分を削減して，より高集積なアレイを形成するためである。
【０００９】
特許文献１には，素子の寄生キャパシタを低減するための自己整合コンタクト方法が記載されている。また，素子分離トレンチ領域のストレスを緩和するために，特許文献２にはトレンチ内に形成されたポリシリコン膜を酸化してトレンチ内を埋め込む方法が，特許文献３にはＣＶＤシリコン膜を形成する前にポリシリコン膜を形成する方法が記載されている。特許文献４には，トレンチの深さと開口幅と電流経路領域の幅を規定した高耐圧，低オン抵抗の素子について記載されている。さらに，特許文献５には，交差溝上部にボンディングパッドを形成せずにクラックの発生を防ぐ方法が記載されている。
【００１０】
【特許文献１】特開平６−３１８６００号公報
【特許文献２】特開平９−１７２０６１号公報
【特許文献３】特開２０００−３１２６４号公報
【特許文献４】特開２００２−１６４５４０号公報
【特許文献５】特開平１０−１３５４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし，トランジスタやダイオードアレイにおいて，素子分離領域にディープトレンチを形成し，ＣＶＤ酸化膜にて埋め込む一般的な方法では，図５（ｃ）に示すように，ディープトレンチ６３０のクロスパターン部Ｃが発生し，このトレンチのクロスパターン部においては他の部分と異なって結晶欠陥の発生確率が高くなり，結果的に歩留が低下する。この結晶欠陥の誘起原因は，ＣＶＤ酸化膜形成後の熱処理工程の際の熱収縮に伴うトレンチ端部のストレスバランスの崩れである。
【００１２】
そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，トランジスタやダイオードアレイにおいて，ディープトレンチ領域のクロスパターンに発生する結晶欠陥の発生を防ぎ，素子の歩留まりを向上することのできる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために，本発明のある観点によれば，バイポーラトランジスタとともにダイオードアレイが形成された半導体装置において，ダイオードが，一方向にはＬＯＣＯＳ酸化膜によって分離され，他方向（一方向と略垂直な方向）にはトレンチで分離した半導体装置が提供される。このトレンチ深さは，バイポーラトランジスタのコレクタ層下に埋め込まれた高濃度層より深いトレンチ（ディープトレンチ）である。
【００１４】
また，上記のＬＯＣＯＳ酸化膜の代わりに，コレクタ層より深くて高濃度層より浅いトレンチ（シャロートレンチ）を用いることもできる。シャロートレンチを用いた場合には，ダイオード間のピッチを狭くできるので，ＬＯＣＯＳ酸化膜を用いた場合よりも高い集積化が可能となる。
【００１５】
従来のダイオードアレイにおいては，素子間分離のために格子状にディープトレンチを形成しているため，クロスパターン部でストレスが発生し，結晶欠陥の発生確率が高くなってウェハの歩留が低下する。しかし，本発明では，一方向の素子間分離にはＬＯＣＯＳ酸化膜またはシャロートレンチを用い，一方向と垂直方向のみにディープトレンチを形成しているため，ディープトレンチのクロスパターンはない。ＬＯＣＯＳ酸化膜やシャロートレンチに埋め込まれた酸化膜は薄いので，ストレスの発生を抑え，結晶欠陥の発生を低減することができる。
【００１６】
また，上記の構成にディープトレンチ間をＴ型に連結するディープトレンチをさらに加えることもできる。Ｔ型に連結するパターンは，連結部に埋め込まれた酸化膜がクロスパターンより薄くなるので，ストレスバランスを転位発生の許容値以下に保つことができ，結晶欠陥の発生は低減する。
【００１７】
また，ディープトレンチ間をＴ型に連結するディープトレンチを２つのダイオード毎に形成し，その２つのダイオードの間に高濃度層に電気的に接続した電極を形成することによって，その電極を共通電位として取り出すこともできる。
【００１８】
また，電極とダイオードとの構成から，その電極をコレクタ，ダイオードのアノード，カソードを各々ベース，エミッタとしたトランジスタとして動作させることもできるので，トランジスタアレイの形成も可能となる。
【００１９】
さらに，ディープトレンチ酸化膜を埋め込む方法として，半導体基板上に第１の酸化膜，窒化膜，及び第２の酸化膜を順次形成した後，第２の酸化膜上にフォトリソグラフィを用いて，スリット状に開口したレジストパターンを形成する工程と，レジストパターンをマスクに，第２の酸化膜，窒化膜，及び第１の酸化膜を異方性エッチングし，レジストパターンを除去する工程と，第２の酸化膜をマスクに，半導体基板にトレンチを形成する工程と，トレンチの表面に第１の熱酸化膜を形成する工程と，第２の酸化膜及びトレンチの熱酸化膜上に多結晶シリコン膜を形成する工程と，多結晶シリコンを熱処理し，第２の熱酸化膜を形成する工程と，トレンチの第２の熱酸化膜の隙間を埋め込むようにＣＶＤ酸化膜を形成する工程と，エッチバック法を用いて，窒化膜を露出させる工程と，窒化膜を除去する工程と，を含むことを特徴とする半導体装置の製造方法が提供される。
【００２０】
こうして，ディープトレンチ内部を薄い熱酸化膜を形成した上に，薄膜ポリシリコンの熱酸化による熱酸化膜を形成し，残った隙間部分だけをＣＶＤ酸化膜で埋め込む方法を用いているので，ＣＶＤ酸化膜の収縮に伴うストレスがほとんど発生しなくなる。この方法は，上記の観点による半導体装置と組み合わせることにより，結晶欠陥をより効果的に低減することができる。
【００２１】
さらに，窒化膜をエッチング液により除去する工程の後に熱処理を施し，トレンチ内の酸化膜から水分を除去しておくことにより，その後の熱処理工程でトレンチ部に発生するストレスを低減することができ，結晶欠陥の発生も抑えることができる。
【００２２】
第２の熱酸化膜の隙間を埋め込むために，ＣＶＤ酸化膜として，低圧のＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ：テトラエチルオルソシリケート）酸化膜を用いることが好ましい。
【発明の効果】
【００２３】
以上詳述したように本発明によれば，ＬＯＣＯＳ酸化膜やシャロートレンチを用いてディープトレンチのクロスパターン部を形成しないことにより，分離領域に埋め込まれた酸化膜の熱収縮を小さくしてトレンチ端部のストレスを低減し，結晶欠陥の発生を防いで素子の歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２５】
（第１の実施の形態）
第１の実施の形態を図１に示す。図１（ａ）は本実施の形態を平面的に説明する図である。カソード１５４及びアノード１５３が形成されたＰＮダイオード１５０が，一方向（Ｘ方向）にはディープトレンチ１３０で隣接するダイオードト分離され，一方向と垂直な方向（Ｙ方向）にはＬＯＣＯＳ酸化膜１４０を用いて素子分離されたダイオードアレイである。また図１（ｂ）は図１（ａ）のダイオードのＡＡ断面を示す断面図であり，図１（ｃ）はＢＢ断面を示す断面図であり，図１（ｄ）はＣＣ断面を示す断面図である。
【００２６】
ここでＰＮダイオード１５０の断面構造は図５（ｂ）と同様であり，ＮＰＮトランジスタのエミッタ電極に相当する箇所をカソード１５４として形成し，ベース電極に相当する箇所をアノード１５３として形成する。Ｎ型のコレクタ層であるＮ型エピタキシャル層１２１の下には，高濃度層であるＮ＋型埋め込み層１２０が埋め込まれている。
【００２７】
Ｎ型エピタキシャル層１２１上部にはＰ型層（トランジスタの場合のエミッタ層）が形成されている。その後，絶縁膜上にＮ型のカソード１５４とＰ型のアノード１５３とを形成する。接合部分の詳細な構造については本発明においては重要でないので説明を省略する。またＬＯＣＯＳ酸化膜１４０の厚さは，約０．７μｍで，ディープトレンチ１３０の幅は約０．５μｍ，そして深さは約３．５μｍとしている。
【００２８】
ここで，ＬＯＣＯＳ酸化膜は浅く形成されているため，Ｎ型エピタキシャル層１２１を分離するが，Ｎ型エピタキシャル層１２１下のＮ＋型埋め込み層１２０を分離してはいない。そのため本実施の形態の構成は，電流がチャネル層下の埋め込み領域を流れるトランジスタアレイには適用することはできない。ダイオードアレイの場合は，電流路が基板表面の浅い領域に形成されるので，ダイオードアレイには適用が可能である。
【００２９】
このようにディープトレンチを格子状に形成していないため，図１（ａ）の説明図に示すように図５（ａ）のようなクロスパターンが発生しないことになる。さらにチャネル層下の高濃度層（Ｎ＋型埋め込み層１２０）をこのダイオードアレイ全面に形成すると，この埋め込み層が，Ｙ方向の各列のダイオードに関して共通電位とすることができる。但し，ティープトレンチにより分離したＸ方向の隣接ダイオードにおいては，埋め込み領域が完全分離される。
【００３０】
こうして，ディープトレンチのクロスパターンを発生させることなく，各ダイオードが分離される。クロスパターン部があると，厚くなったＣＶＤ酸化膜のためにストレスが大きくなり，結晶欠陥が発生するが，ディープトレンチのクロスパターンを作らなければ，ダイオードの活性領域へのストレスバランスが改善され，結果的に転位の発生確率が大幅に抑えられる。
【００３１】
以上により，高集積なダイオードアレイの歩留を大幅に改善することができる。さらに高濃度の埋め込み層に共通電位を与えることにより，寄生効果を抑制する効果も得られる。さらに本実施の形態ではトランジスタアレイへの適用はできないとしたが，この高濃度の埋め込み層を一方向のアレイの共通コレクタとした，特殊な使用用途のトランジスタアレイとしての使用は可能である。
【００３２】
（第２の実施の形態）
第２の実施の形態を図２に示す。本実施の形態は，第１の実施の形態で用いたＬＯＣＯＳ酸化膜による素子分離の変わりに，シャロートレンチ１４２による素子分離を行ったものであり，その他の構成は第１の実施の形態と同様である。つまり一方向（Ｘ方向）にはディープトレンチ１３０で素子を分離し，一方向と垂直な方向（Ｙ方向）にはシャロートレンチ１４２を用いて分離したダイオードアレイである。
【００３３】
このシャロートレンチは深さが約０．５μｍで，内部はＳｉＯ２系のＨＤＰ（ＨｉｇｈＤｅｎｓｉｔｙ  Ｐ１ａｓｍａ）膜によって埋め込まれているが，シャロートレンチの形成方法については，ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて平坦化し，公知の技術で形成しているので詳しい説明は省略する。
【００３４】
本実施の形態では，ＬＯＣＯＳ酸化膜の代わりにシャロートレンチを用いて素子分離を行っているため，Ｙ方向のダイオードピッチを短縮することが可能である。例として第１の実施の形態でのＬＯＣＯＳ分離が，０．２５μｍのデザインルールを使用した場合，２．５μｍピッチが必要であるのに対して，このシャロートレンチを用いると，２．０μｍ弱のピッチが実現できる。
【００３５】
ところで，ＨＤＰ膜はＬＯＣＯＳ法に用いられる熱酸化膜と異なりＣＶＤ膜であることから，後工程での熱処理により若干の収縮があり，これに起因したストレスが発生する。これは転位の発生要因になる為，工程全体での熱処理の最適化が必要になる。
【００３６】
但し，ディープトレンチでは深いトレンチに膜を埋め込むのに適した水分含有量が比較的多い低圧ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙ  ｓｉｌａｎｅ）膜を用いられるのに対し，シャロートレンチの埋め込みに適したＨＤＰ膜では水分含有量は十分小さく，収縮によるストレスのレベルは，従来のディープトレンチのクロスパターン部に発生するストレスに比べて大きく改善される。
【００３７】
（第３の実施の形態）
第３の実施の形態を図３に示す。本実施の形態は，第１の実施の形態のディープトレンチ間を連結するディープトレンチを形成したものである。ディープトレンチは格子状に形成されているが，従来のようにクロスパターンは形成されず，ディープトレンチの連結部ではＴ型のパターンとなる。このとき，第１の実施の形態のＬＯＣＯＳ酸化膜の分離の代わりに第２の実施の形態のシャロートレンチによる分離を用いてもよい。
【００３８】
つまり一方向（Ｘ方向）にはディープトレンチ１３０で素子を分離し，一方向と垂直な方向（Ｙ方向）にはＬＯＣＯＳ酸化膜１４０またはシャロートレンチを用いて分離し，さらに複数ダイオード毎に，例えば図３では２つのダイオード毎にディープトレンチ１３０間を連結するようにＸ方向にディープトレンチ１３１を形成したダイオードアレイである。
【００３９】
また，例えば，図３に示したようにＹ方向に隣接した２個のダイオードの両側にディープトレンチ１３１を配し，ＬＯＣＯＳ酸化膜１４０の中間部に電極としてコレクタプラグ１６０を形成することができる。これにより，コレクタプラグ１６０を２つのダイオードの共通電位とすることができる。
【００４０】
また，カソード１５４，アノード１５３及びコレクタプラグ１６０を各々エミッタ電極，ベース電極，及びコレクタ電極とすれば，トランジスタを構成できるため，トランジスタアレイの形成も可能となる。
【００４１】
本実施の形態では，ディープトレンチを格子状に形成する際に，従来のようなクロスパターンでなく，Ｔ型のパターンとなるように形成されるので，局所的な埋め込み酸化膜厚の変化を抑えられ，大きなストレスが発生せず，結晶欠陥発生も抑えることができる。
【００４２】
さらにこの構造が，従来技術と異なる点は，ディープトレンチのＴ型連結部が，ＬＯＣＯＳ酸化膜領域，またはシャロートレンチ領域内部にある点である。このディープトレンチとＬＯＣＯＳ酸化膜（またはシャロートレンチ）の酸化膜層が，活性領域となるエミッタ，ベース接合に発生する熱ストレスを効果的に緩和することができる。さらにディープトレンチが基板と接する部位が，ダイオードが形成される活性接合領域より深い位置のＬＯＣＯＳ酸化膜（またはシャロートレンチ）の底面部であるので，転位の発生を抑制し，転位が発生した場合にも影響を小さくできる。
【００４３】
またアプリケーションとして，２個ペアのダイオードを基本ユニットとし，かつ埋め込み層にも固定電位を与えたいとの要求がある。そのような場合，Ｙ方向に隣接する２個のダイオードをペアとして，その両側にディープトレンチを形成して完全分離することができる。さらに２つのダイオードの中間のＬＯＣＯＳ酸化膜（またはシャロートレンチ）部にコレクタプラグを形成することにより，埋め込み層全体を固定電位にすることができる。
【００４４】
（第４の実施の形態）
第４の実施の形態によるディープトレンチの埋め込み方法に関して，図４の工程断面図を用いて説明する。まず，シリコン基板４００上に，第１の酸化膜であるＬＯＣＯＳ酸化膜（熱酸化膜）４１０を０．７μｍ，ＣＶＤ法による窒化膜４１２を０．１μｍ，第２の酸化膜であるＣＶＤ酸化膜４１４を０．５μｍを順次積層する。次に公知の露光技術により，ディープトレンチのレジストパターンを形成する。
【００４５】
さらに，このレジストパターンをマスクにして，ＣＶＤ酸化膜４１４，窒化膜４１２，ＬＯＣＯＳ酸化膜４１０を順次，異方性エッチングによりほぼ垂直に除去する。その後，レジストを除去した後，ＣＶＤ酸化膜４１４をマスクにして，約３．５μｍ深さでシリコン基板４００をエッチングし，約０．５μｍ幅のディープトレンチを形成したのが図４（ａ）である。
【００４６】
次に，露出したディープトレンチ内部のシリコン面に熱酸化により第１の熱酸化膜である熱酸化膜４１６を５００Å程度形成し，シリコン基板４００全面にポリシリコン４１８を約０．１μｍ程度形成する（図４（ｂ））。さらに，このポリシリコン４１８をすべて熱酸化する。熱酸化されて形成された第２の熱酸化膜である熱酸化膜４２０は約０．２μｍ程度の厚さとなる（図４（ｃ））。
【００４７】
これによりディープトレンチ内部は，ほぼ熱酸化膜４１６，４２０によって埋め込まれる。但し，熱酸化膜４２０に０．１μｍ以下の微小な隙間が形成される為，この部分を埋め込むのに好適な，低圧状態でのＣＶＤ酸化膜であるＴＥＯＳ膜４２２によって隙間を埋め込み，さらに８００℃程度の熱処理を行い，膜中の水分を脱離させる。
【００４８】
その後，酸化膜を全面エッチバックし，シリコン基板４００表面上に堆積した熱酸化膜４２０及びＣＶＤ酸化膜４１４を除去する。この時窒化膜４１２に対しては，エンドポイント検出（エッチング膜がＣＶＤ酸化膜から窒化膜に変わったことを検知する）を行うことにより，この窒化膜４１２が露出した状態でエッチングは完了する（図５（ｄ））。さらに表面に残存した窒化膜４１２を熱リン酸で除去することにより，ディープトレンチ内部を酸化膜で埋め込んだ分離構造が実現する（図５（ｅ））。
【００４９】
本実施の形態によると，ディープトレンチ内部を埋め込み性の高いＴＥＯＳ膜のみで埋め込んだ従来の方法と異なり，トレンチ表面に形成した熱酸化膜と，その熱酸化膜上に形成した薄膜ポリシリコンの熱酸化による熱酸化膜とで埋め込み，さらに隙間部分だけにＴＥＯＳ膜を形成したため，埋め込み膜の収縮に伴うストレスを低減することができる。さらに熱処理を行い，膜中の水分を脱離させれば，埋め込み膜の収縮に伴うストレスがほとんど発生しなくなる。
【００５０】
こうして，ディープトレンチに埋め込まれた絶縁膜によるストレスが抑えられるので，転位の発生確率を大きく下げることが可能となる。実際には，本実施の形態と第１〜第３の実施の形態とを組み合わせることにより，より結晶欠陥の少ないダイオードアレイまたはトランジスタアレイを形成することができる。
【００５１】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５２】
本発明は，ダイオードアレイやトランジスタアレイを形成した半導体装置及び半導体装置の製造方法に適用可能であり，特に素子分離のためのディープトレンチの交差部に発生するストレスを小さくして結晶欠陥の発生を低減したダイオードアレイやトランジスタアレイ及びディープトレンチの埋め込み方法に適用可能である。
【図面の簡単な説明】
【００５３】
【図１】第１の実施の形態による半導体装置を示し，（ａ）は平面的な説明図，（ｂ）は（ａ）のＡＡ部断面図，（ｃ）は（ａ）のＢＢ部断面図であり，（ｄ）は（ａ）のＣＣ部断面図である。
【図２】第２の実施の形態による半導体装置を示す平面的な説明図である。
【図３】第３の実施の形態による半導体装置を示す平面的な説明図である。
【図４】第４の実施の形態によるディープトレンチを埋め込む方法を示す工程断面図であり，（ａ）はディープトレンチを形成した後の図，（ｂ）はディープトレンチ内にポリシリコンを形成した後の図，（ｃ）はポリシリコンを熱酸化して熱酸化膜を形成した後の図である。
【図５】第４の実施の形態によるディープトレンチを埋め込む方法を示す工程断面図であり，（ｄ）はディープトレンチ内の隙間にＴＥＯＳ膜を埋め込み全面エッチバックした後の図，（ｅ）はＣＶＤ窒化膜を除去した後の図である。
【図６】従来のバイポーラトランジスタやダイオードアレイを示し，（ａ）バイポーラトランジスタを示す概略断面図であり，（ｂ）はダイオードを示す概略断面図であり，（ｃ）はダイオードアレイを平面的に示す説明図である。
【符号の説明】
【００５４】
１２０      Ｎ＋型埋め込み層
１２１      Ｎ＋型エピタキシャル層
１３０      ディープトレンチ
１４０      ＬＯＣＯＳ酸化膜
１５０      ＰＮダイオード
１５３      アノード
１５４      カソード
【図１】
0004657614.tif 000002
【図２】
0004657614.tif 000003
【図３】
0004657614.tif 000004
【図４】
0004657614.tif 000005
【図５】
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【図６】
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