(57)【特許請求の範囲】
【請求項１】
画素ＴＦＴが透明基板に掘り込まれた溝の中に配置される構造を有するアクティブマトリクス型液晶表示装置において、ＴＦＴの周囲に溝を掘らずに山状に残した部分を有し、ＴＦＴの半導体層の下に配置される下部遮光膜が少なくとも前記山状の部分の上までかかるように形成されており、ＴＦＴの半導体層上に形成される金属電極層が該山状部分の頂部にまで延在しており、前記下部遮光膜と金属電極層間の層間絶縁膜の膜厚を、前記山状部分の頂部で他の部分に比べて薄く、
前記下部遮光膜と金属電極層間の層間絶縁膜が、下部遮光膜と半導体層間に形成される第１層間膜と、半導体層と金属電極層間に形成されるゲート絶縁膜を含み、前記山状部分の頂部において、前記第１層間膜の膜厚方向の少なくとも一部がエッチングされていることを特徴とする液晶表示装置。
【請求項２】
前記山上の部分において、前記第１層間膜が除去されて遮光用金属膜を露出させた後、前記第１層間膜よりも薄い第２層間膜が形成され、その後、ゲート絶縁膜が形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記山状の部分が、ＴＦＴの周りを囲むように形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記山状の部分が、ゲート線と平行な方向にＴＦＴの半導体層が形成される領域が溝状になるように、該領域の両側に形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項５】
前記ＴＦＴの半導体層の一部が蓄積容量部を構成し、該蓄積容量部の半導体層と下部遮光膜間の層間膜がＴＦＴ部分より薄くされていることを特徴とする請求項３又は４に記載の液晶表示装置。
【請求項６】
画素ＴＦＴが透明基板に掘り込まれた溝の中に配置される構造を有するアクティブマトリクス型液晶表示装置の製造方法であって、透明絶縁性基板上に下地絶縁膜を成膜する工程、該下地絶縁膜をエッチングし画素ＴＦＴの配置される溝を形成する工程、該溝内壁に下部遮光膜を形成する工程、該下部遮光膜を覆って第１層間膜を基板全面に形成する工程、前記溝内に半導体層を形成する工程、該半導体層上にゲート絶縁膜を介して金属電極層を形成する工程を含む製造方法において、
前記溝を形成する際にＴＦＴの周囲に溝を掘らずに山状に残した部分を形成し、ＴＦＴの半導体層の下に配置される下部遮光膜が少なくとも前記山状の部分の上までかかるように形成され、ＴＦＴの半導体層上部に形成される金属電極層が該山状部分の頂部にまで延在しており、前記下部遮光膜と金属電極層間の層間絶縁膜の膜厚が、前記山状部分の頂部で他の部分より薄くなるようにその膜厚方向の少なくとも一部をエッチング除去する工程を有することを特徴とする液晶表示装置の製造方法。
【請求項７】
前記山状部分の頂部の第１層間膜を下部遮光膜が露出するように除去した後、前記第１層間膜よりも薄い第２層間膜を全面に形成し、該第２層間膜上に半導体層を形成することを特徴とする請求項６に記載の製造方法。
【請求項８】
前記山状の部分を、ＴＦＴの周りを囲むように形成することを特徴とする請求項６又は７に記載の製造方法。
【請求項９】
前記山状の部分を、ゲート線と平行な方向にＴＦＴの半導体層が形成される領域が溝状になるように、該領域の両側に形成することを特徴とする請求項６又は７に記載の製造方法。
【請求項１０】
前記ＴＦＴの半導体層の一部が蓄積容量部を構成し、該蓄積容量部の半導体層と下部遮光膜間の層間膜のうち、第１層間膜の膜厚方向の少なくとも一部をＴＦＴ部分より薄くする工程を有することを特徴とする請求項８又は９に記載の製造方法。
【請求項１１】
前記蓄積容量部の第１層間膜を薄くする工程は、前記山状部分の頂部のエッチングと同時に行われることを特徴とする請求項１０に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶プロジェクターなどの液晶表示装置の画素構造に関し、詳しくは、薄膜トランジスタ（ＴＦＴ）により液晶のスイッチングを行うライトバルブ用アクティブマトリクス型液晶表示装置の遮光性の改良に関する。また本発明は、該液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
近年、壁掛けＴＶや投射型ＴＶ、あるいは、ＯＡ機器用ディスプレイとして液晶パネルを用いた各種表示装置の開発が行われている。液晶パネルの中でもアクティブ素子である薄膜トランジスタを液晶表示装置に組み込んだアクティブマトリックス液晶ディスプレイは、走査線数が増加してもコントラストや応答速度が低下しない等の利点から、高品位のＯＡ機器用表示装置やハイビジョン用表示装置を実現する上で有力であり、液晶プロジェクションなどの投射型液晶ディスプレイにおいては、大画面表示が容易に得られる。
【０００３】
通常、液晶プロジェクション用途に使用されるライトバルブ用アクティブマトリクス型液晶表示装置では、小さな素子に強力な光を入射して、ＴＦＴにより液晶をスイッチングすることにより画素毎のＯＮ／ＯＦＦを行って、透過する光を画像情報に応じて制御し、透過した光をレンズなどの光学素子を介してスクリーン上などに拡大投影しているが、その際、ＴＦＴの活性層をポリシリコン（ｐ−Ｓｉ）により形成すると、入射光による影響はもちろんのこと、レンズなどの光学系からの反射光によってもＴＦＴのチャネル部において光励起によるオフ時のリーク電流が発生し、クロストークなど表示品位上の問題を引き起こす原因となっている。
【０００４】
本願出願人は、ＴＦＴのチャネル部への光入射を阻止するために、これまで数々の提案を行っている。例えば、特開平９−８０４７６号公報では、ＴＦＴの下部、つまり、光源からの光入射の反対側に遮光膜を設け、光学系からの反射光の入射を阻止し、該遮光膜が形成される基板面に粗面を形成しておくことで、遮光膜の形成されていない部分から入射した反射光を基板内で乱反射させてＴＦＴへの入射を防止していた。
【０００５】
また、特開２０００−１６４８７５号公報では、基板に凹部を形成し、該凹部内に遮光膜を形成し、更に該遮光膜で蔽われた凹部内にＴＦＴのチャネル部を形成して、反射光の入射を阻止する構成を提案している。
【０００６】
【発明が解決しようとする課題】
図２５は、特開２０００−１６４８７５号公報に基づく液晶表示装置の製造過程における部分平面図(図２５（ａ）)と、そのＧ−Ｇ’線での断面図（図２５（ｂ））である。
【０００７】
同図において、１はガラス基板などの透明絶縁性基板であり、該基板上の下地絶縁膜２の凹部（溝）内壁にはＷＳｉなどにより下部遮光膜４が形成されている。該下部遮光膜４を覆って基板上に第１層間膜５が形成され、前記下部遮光膜４で囲まれた部分にＴＦＴのチャネル層となるポリシリコンからなる半導体層７、該半導体層７上にゲート絶縁膜８を介してゲート線９が形成されている。該構成によれば、光学系からなどの反射光の入射がかなり阻止され、表示品位を高めることが可能である。また、該構成は、積層膜の重なり合いによる凹凸を低減するにも有効である。
【０００８】
しかしながら、下部遮光膜４上に形成される第１層間膜５は、ポリシリコンからなる半導体層７への汚染を防止するため、更には下部遮光膜４としてＷＳｉなどの導電性材料を用いた場合に、下部遮光膜がバックゲートとして作用することを防止するために、その膜厚をかなり大きく取っている。そのため、図示したように下部遮光膜４とゲート線９との隙間からわずかながら光が入射し、この入射した光は第１層間膜５内を乱反射しながら半導体層７に到達して、リーク電流を発生させ、画質を低下させる原因となっていた。
【０００９】
従って、本発明の目的は、画素ＴＦＴを基板に設けた溝内に配置する構造を有するアクティブマトリクス型液晶表示装置において、下部遮光膜の端部から入射する光が画素ＴＦＴの半導体層に到達しない構成を提供することにある。
【００１０】
【発明を解決するための手段】
本発明者らは、上記課題に鑑み鋭意検討した結果、前記基板への溝形成に際して画素ＴＦＴの周辺部に溝を掘らない部分を山状に残し、該山の頂部にまで下部遮光膜を延在させると共に、該下部遮光膜上に形成される層間膜を前記山状の部分については薄くしておき、後工程で形成されるゲート線などの金属配線層と下部遮光膜との間隔を狭くすることで、光の進入をより確実に阻止できることを見出し、本発明に到達した。
【００１１】
すなわち本発明は、
（１）画素ＴＦＴが基板に掘り込まれた溝の中に配置される構造を有するアクティブマトリクス型液晶表示装置において、ＴＦＴの周囲に溝を掘らずに山状に残した部分を有し、ＴＦＴの半導体層の下に配置される下部遮光膜が少なくとも前記山状の部分の上までかかるように形成されており、ＴＦＴの半導体層上に形成される金属電極層が該山状部分の頂部にまで延在しており、前記下部遮光膜と金属電極層間の層間絶縁膜の膜厚を、前記山状部分の頂部で他の部分に比べて薄くしたことを特徴とする液晶表示装置、
【００１２】
（２）前記下部遮光膜と金属電極層間の層間絶縁膜が、下部遮光膜と半導体層間に形成される第１層間膜と、半導体層と金属電極層間に形成されるゲート絶縁膜を含み、前記山状部分の頂部において、前記第１層間膜の膜厚方向の少なくとも一部がエッチングされていることを特徴とする（１）に記載の液晶表示装置、
【００１３】
（３）前記山上の部分において、前記第１層間膜が除去されて遮光用金属膜を露出させた後、前記第１層間膜よりも薄い第２層間膜が形成され、その後、ゲート絶縁膜が形成されていることを特徴とする（２）に記載の液晶表示装置、
【００１４】
（４）前記山状の部分が、ＴＦＴの周りを囲むように形成されていることを特徴とする（１）乃至（３）のいずれか１項に記載の液晶表示装置、
【００１５】
（５）前記山状の部分が、ゲート線と平行な方向にＴＦＴの半導体層が形成される領域が溝状になるように、該領域の両側に形成されていることを特徴とする（１）乃至（３）のいずれか１項に記載の液晶表示装置、
【００１６】
（６）前記ＴＦＴの半導体層の一部が蓄積容量部を構成し、該蓄積容量部の半導体層と下部遮光膜間の層間膜がＴＦＴ部分より薄くされていることを特徴とする（４）又は（５）に記載の液晶表示装置、
に関する。
【００１７】
また、本発明は、
（７）画素ＴＦＴが基板に掘り込まれた溝の中に配置される構造を有するアクティブマトリクス型液晶表示装置の製造方法であって、透明絶縁性基板上に下地絶縁膜を成膜する工程、該下地絶縁膜をエッチングし画素ＴＦＴの配置される溝を形成する工程、該溝内壁に下部遮光膜を形成する工程、該下部遮光膜を覆って第１層間膜を基板全面に形成する工程、前記溝内に半導体層を形成する工程、該半導体層上にゲート絶縁膜を介して金属電極層を形成する工程を含む製造方法において、前記溝を形成する際にＴＦＴの周囲に溝を掘らずに山状に残した部分を形成し、ＴＦＴの半導体層の下に配置される下部遮光膜が少なくとも前記山状の部分の上までかかるように形成され、ＴＦＴの半導体層上部に形成される金属電極層が該山状部分の頂部にまで延在しており、前記下部遮光膜と金属電極層間の層間絶縁膜の膜厚が、前記山状部分の頂部で他の部分より薄くなるようにその膜厚方向の少なくとも一部をエッチング除去する工程を有することを特徴とする液晶表示装置、
【００１８】
（８）前記山状部分の頂部の第１層間膜を下部遮光膜が露出するように除去した後、前記第１層間膜よりも薄い第２層間膜を全面に形成し、該第２層間膜上に半導体層を形成することを特徴とする（７）に記載の製造方法、
【００１９】
（９）前記山状の部分を、ＴＦＴの周りを囲むように形成することを特徴とする（７）又は（８）に記載の製造方法、
【００２０】
（１０）前記山状の部分を、ゲート線と平行な方向にＴＦＴの半導体層が形成される領域が溝状になるように、該領域の両側に形成することを特徴とする（７）又は（８）に記載の製造方法、
【００２１】
（１１）前記ＴＦＴの半導体層の一部が蓄積容量部を構成し、該蓄積容量部の半導体層と下部遮光膜間の層間膜のうち、第１層間膜の膜厚方向の少なくとも一部をＴＦＴ部分より薄くする工程を有することを特徴とする（９）又は（１０）に記載の製造方法、
【００２２】
（１２）前記蓄積容量部の第１層間膜を薄くする工程は、前記山状部分の頂部のエッチングと同時に行われることを特徴とする（１１）に記載の製造方法、
に関する。
【００２３】
【発明の実施の形態】
図１は、本発明の第１の実施形態になる液晶表示装置における画素構造の製造過程の一平面図を示す。図２、図３は図１のＡ−Ａ’線及びＢ−Ｂ’線での断面図をそれぞれ示している。ガラスなどの透明絶縁性基板１上に下地絶縁膜２が形成されており、ＴＦＴの半導体層部分を取り囲むように山状部分２ａが残されている。下部遮光膜４は該山状部分２ａを覆って形成されており、該下部遮光膜４上には厚い第１層間膜５が形成され、山状部分２ａに囲まれた部分にＴＦＴのチャネル部が配置されるように第１層間膜５上にポリシリコンからなる半導体層７が形成されている。図３に示すように、半導体層７は、チャネル部７ａ、ＬＤＤ領域７ｂが山状部分２ａに囲まれるように配置されている。更にゲート絶縁膜８を介してゲート線９が配置されている。前記山状部分２ａの頂部では第１層間膜５は他の部分より薄く形成されており、下部遮光膜４とゲート線９との間隔が狭められている。このため、光学系からなどの反射光は該山の頂部を通過することができず、効果的にＴＦＴのチャネル部への進入が阻止され、リーク電流の発生を防止することができる。なお、１０は蓄積容量部の上部電極であり、その一部には後工程で画素電極とのコンタクトが取れるようにコンタクト部１６を開口して形成されている。
【００２４】
該構成の製造方法について、図４〜図１０を参照して説明する。
まず、ガラスなどの透明絶縁性基板１上に、下地絶縁膜２を成膜する。下地絶縁膜２はガラスからの不純物を防止する役割も果たしており、後工程でエッチングにより薄くされる部分が１００ｎｍ以上残るように形成しておくことが望ましい。材料としては不純物拡散防止の観点からＳｉＯ2膜を用いることが望ましい。また、山状部分２ａの高さは、後工程で形成される半導体層７が下部遮光膜の膜厚を加えた山状部分の頂部より低くなる高さであればよく、また、後工程での平坦化を考慮した場合には積層される金属層の数によっても変わるため、一概に限定できないが、ここでは、１μｍ程度残るように形成する。山状部分２ａを残すには、図４に示すように、フォトリソグラフィにより山状部分の上にレジスト３を配置し、等方性エッチングにより山状部分を残して下地絶縁膜２をエッチングする。なお、画素表示領域についても同時に残しておくことで後工程での平坦化が容易となる。
【００２５】
このようにして山状部分２ａを形成した後、下部遮光膜４を成膜する（図５）。下部遮光膜４は、基板側からの反射光を遮光できればどのような材料で形成しても良いが、後工程でポリシリコン形成時に不純物活性化のためなどにアニールするため、熱に強いＷＳｉなどで形成する。ＷＳｉで形成する場合、下部遮光膜４の膜厚としては１００ｎｍ以上であれば遮光効果が得られるが、好ましくは１６０ｎｍ以上とするのが望ましい。膜厚の上限は特に規定されず、適宜設計に応じて選択すればよいが、通常は、５００ｎｍ程度までとすればよい。ここでは、１７０ｎｍ程度にスパッタ法でＷＳｉ膜を形成し、フォトリソ工程により山状部分２ａに囲まれた溝部及び山状部分２ａを覆うようにパターニングする。
【００２６】
次に、図６に示すように全面にＳｉＯ2膜などからなる第１層間膜５を成膜する。ここでは、ＴＥＯＳを原料としてＰＣＶＤ法を用いてＳｉＯ2膜を形成した。第１層間膜５の膜厚はその上に形成するポリシリコンからなる半導体層へ下部遮光膜４からの不純物の移動を防止するため、また、下部遮光膜４をＷＳｉなどの導電性材料で形成した場合にはバックゲートとして作用するのを防止するため、少なくとも５００ｎｍ以上とするのが望ましい。ここでは８００ｎｍ程度に形成した。
【００２７】
続いて、図７に示すように、山状部分の頂部の第１層間膜５が露出するようにレジスト６をパターン状に配置し、第１層間膜５の厚さ方向の一部をエッチングする。ここではエッチング時間を調整して、山の頂部で第１層間膜５が１００ｎｍ程度残るようにエッチングした。その後、レジストを除去する（図８）。
【００２８】
前記山状部分に囲まれた溝部の中央付近にポリシリコンからなる半導体層７を所望形状に形成する（図９）。この時、前記図１のＢ−Ｂ’線断面では、前記図３に示したように、山状部分２ａを跨ぐように形成される。更にゲート絶縁膜８を１００ｎｍ程度の膜厚に成膜する（図１０）。ここでは、前記第１層間膜と同様にＴＥＯＳを原料とするＰＣＶＤ法によりＳｉＯ2膜を形成した。これにより、山状部分の頂部での層間膜の膜厚は２００ｎｍ程度となり、第１層間膜５とゲート絶縁膜８の本来の合計膜厚（９００ｎｍ）より薄く形成されることになる。
【００２９】
山状部分の頂部での層間膜の膜厚としては、下部遮光膜とその上に配置される金属電極層とのショートを避けるために、１００ｎｍ以上あることが望ましい。また、上限としては、第１層間膜が通常５００ｎｍ以上に形成されることから、それよりも薄くすることで効果が得られるが、より高い遮光効果を得るためには、３００ｎｍ以下になるように形成することが好ましい。
【００３０】
また、山の頂部の幅はより広くすることで遮光効果が高まるが、あまり広く取ると画素開口率に影響を及ぼすため、通常は、上部に形成されるブラックマトリクスの幅内（現在は５μｍ以下）に少なくとも２つの山が収まり、また、半導体層のチャネル幅（現在は１μｍ程度）の側面方向の層間膜についても下部遮光膜との距離を前記のように５００ｎｍ以上取っておくことが好ましいことを勘案すると、山の麓部分の幅の最大値が１．５μｍとなり、それよりも狭くなる。通常はレジストパターンの幅を１μｍ程度とするため、その約半分の５００ｎｍ程度の幅とすればよい。
【００３１】
その後、ｎ−ｃｈＴＦＴ，ｐ−ｃｈＴＦＴのソース・ドレイン領域の形成及びｎ−ｃｈＴＦＴのＬＤＤ領域を形成するため不純物注入を行う。まず、ｎ+不純物の注入を行い、続いて、ｎ-不純物の注入を行い、図２に示したように、ゲート線９をＷＳｉなどの材料で形成し、その一部はＴＦＴのゲート電極となるように半導体層７のチャネル部上に引き出して形成し、ｐ+不純物を注入し、不純物の活性化アニールを行う。更に蓄積容量部の上部電極１０を所望形状に成膜形成する。なお、蓄積容量部の上部電極１０は、ゲート線９と同材料で同時に形成しても良い。また、蓄積容量部の下部電極として、半導体層７を上部電極１０の下に引き出して形成しておくことで、下部電極を別途設ける必要がなくなり、工程数の削減を図ることができる。その場合には、蓄積容量部の半導体層７にも高濃度の不純物を注入して、低抵抗化しておく。
【００３２】
その後は、常法に従って、データ線、ブラックマトリクス、ＩＴＯ画素電極を、順次層間膜を介して形成することでＴＦＴ基板が出来上がる。
【００３３】
昨今のポリシリコンを半導体層として用いたＴＦＴでは、ＬＰＣＶＤ法などの低温法でアモルファスシリコンを成膜した後、レーザーアニールによりポリシリコン化する低温ポリシリコンが主流となりつつある。上記の例では、ポリシリコン層が図１のＢ−Ｂ’断面で山状部分を跨ぐように形成されているため、このような方法でポリシリコンを形成すると、山の斜面の部分でレーザーアニールが不十分となり、十分な特性のポリシリコンが形成できない場合がある。そこで、レーザーアニールによる低温ポリシリコンの形成を可能ならしめる構成について、次に説明する。
【００３４】
図１１〜２０は、本発明の第２の実施形態になる液晶表示装置の画素構造の製造過程を説明する図である。
【００３５】
まず、上記の例と同様に、ガラスなどの透明絶縁性基板１上にＳｉＮなどの下地絶縁膜２を成膜し、ＴＦＴの半導体層が形成される部分を溝状に彫るようにレジストをパターン状に配置する。この時、表示画素領域とＴＦＴ領域との間に下地遮光膜２が山状に残る部分２ａを形成するようにレジストを配置する。なお、図１１(ａ)は平面図であり、図１１(ｂ)は図１１(ａ)のＣ−Ｃ’線での端面図を示している。
【００３６】
レジストを除去後、図１２に示すように、ＷＳｉなどの材料からなる下部遮光膜４を、表示画素領域を除いて全面に成膜する。
【００３７】
続いて、図１３に示すように、第１層間膜５を所定の厚みに成膜後、山状部分の頂部の第１層間膜を露出させるようにレジスト６を配し、露出部の第１層間膜５をエッチング除去する（図１４）。上記の例では、第１層間膜５が薄く残るようにエッチング時間を調整していたが、ここでは、下部遮光膜４が露出するまでエッチングしている。レジスト６除去後の平面図及びその部分断面図を図１５(ａ)及び（ｂ）にそれぞれ示す。
【００３８】
次に、基板全面に１００ｎｍ程度の第２層間膜１１を前記第１層間膜と同様にして成膜後、ＴＦＴのチャネル部を構成するポリシリコンからなる半導体層７を形成するため、ＬＰＣＶＤ法によりアモルファスシリコン層を成膜した後、更にレーザーアニールを施して、ポリシリコン化する。ここでは、シランを原料としてアモルファスシリコンを成膜し、エキシマレーザーを室温で４００ｍＪの強度で照射してポリシリコン化した。その後、フォトリソグラフィ法により所望形状にパターニングする。ここでは、半導体層７のソース部側を延ばして形成し、一部を容量として使用する（図１６（ａ）、（ｂ））。
【００３９】
次に半導体層７を覆って基板上にゲート絶縁膜８を成膜し、ｎ−ｃｈＴＦＴのソース・ドレイン領域を形成するため、まず、ｎ+不純物の注入を行い、その後、ゲート絶縁膜８上にゲート線９を成膜する。ここでは、ＷＳｉを用いて成膜した後、フォトリソグラフィにより所望形状にパターニングした。また、ゲート線の一部は半導体層７のチャネル領域に掛かるように引き出して形成し、ゲート電極として作用する。続いて、ｎ-不純物の注入を行いｎ−ｃｈＴＦＴのＬＤＤ領域を形成し、更にｐ−ｃｈＴＦＴのソース・ドレイン領域を形成するため、ｐ+不純物の注入を行った後、不純物の活性化アニールを行う。更に容量部の上部電極１０を所望形状に成膜形成する。この結果、図１７(ａ)及び(ｂ)に示す構造を得る。また、蓄積容量部の半導体層にもｎ+不純物の注入を行い、低抵抗化しておく。なお、ｎ-不純物の注入はゲート金属形成前に行っても良い。
【００４０】
次に図１８（ａ）及び（ｂ）に示すように、例えば、ＳｉＯ2膜からなる第３層間膜１２を前記同様に成膜後、アルミニウムなどの金属材料からなるデータ線１３を各ＴＦＴのドレイン（又はソース）領域へコンタクトをとりながら形成する。
【００４１】
次に図１９（ａ）及び（ｂ）に示すように、例えば、ＳｉＮ膜からなる第４層間膜１４をＣＶＤ法により成膜後、画素開口部及びＴＦＴのソース（又はドレイン）領域へのコンタクト部１６を開口したブラックマトリクス１５をアルミニウムなどの金属材料で４００ｎｍ程度の厚みに形成する。
【００４２】
最後に、図２０（ａ）及び（ｂ）に示すように、例えばポリイミドなどの樹脂材料を用いて平坦化膜１７を０．５μｍ程度の膜厚に成膜して、基板表面を平坦化した後、画素電極となるＩＴＯ膜１８をスパッタ法などにより成膜し、ＴＦＴ基板が完成する。
【００４３】
更にＩＴＯ膜１８表面にスパッタＳｉＯ2膜を５０ｎｍ程度成膜してパッシベーション膜とし、その他、端子エッチング、裏面エッチングなどの処理を施し、更に公知の方法により対向基板を貼り合わせ、両基板間に液晶を注入して液晶パネルを形成する。
【００４４】
該構成によれば、半導体層が段差なく形成できるため、レーザーアニールによる低温ポリシリコンを品質良く形成できる。
【００４５】
前記したように、各ＴＦＴには隣接して容量部が設けられるが、本発明では、更に高容量の電荷蓄積を可能とする構成を提供することができる。該第３の実施形態になる構成について、図面を参照して説明する。図２１は、該構成を説明するための平面図であり、半導体層を形成した段階までを示している。
【００４６】
前記２つの実施形態において、山状部分の上に形成される第１層間膜５を厚さ方向に一部エッチングして薄くする際に、蓄積容量部も同時にエッチングして第１層間膜５を薄くすることで、下部遮光膜と半導体層との間隙を狭く形成する。この結果、半導体層と容量部の上部電極とによって構成される蓄積容量に加えて、下部遮光膜と半導体層によって蓄積容量が形成され、保持できる電荷容量値が増加する。図２１のハッチングした部分が第１層間膜を薄くした部分である。
【００４７】
該構成の製造工程について、図２１のＦ−Ｆ’線での断面に対応する図２２〜図２４を参照して説明する。ここでは、第２の実施形態に対して蓄積容量部の改良を加えているが、第１の実施形態に対しても同様に適用可能である。
【００４８】
前記と同様に、ガラス基板１上に下地絶縁膜２を成膜後、半導体層の形成される領域を挟むように両側に山状部分を残して溝を形成した後、同様に下部遮光膜４及び第１層間膜５を積層する。続いて、山状部分の第１層間膜５をエッチングする際に、蓄積容量部では山状部分に挟まれた溝内も同時にエッチングするようにレジスト６を形成せずにエッチングを行い、下部遮光膜４を露出させる（図２２）。
【００４９】
続いて、前記同様に薄い第２層間膜１１を成膜後、半導体層７を形成し（図２３）、更にゲート絶縁膜８を成膜後、一方の山状部分の上に掛かるようにゲート線９を他方の山状部分の上に掛かるように上部電極１０を形成する（図２４）。前記図１７（ｂ）の断面図と比較して、下部遮光膜４と半導体層７との間の絶縁膜厚みが薄く形成されることで、該部分で蓄積容量として機能し、容量の増大を図ることができる。
【００５０】
【発明の効果】
本発明によれば、下部遮光膜を、ＴＦＴの半導体層が配置される溝を囲むように形成される山状部分の頂部まで該溝部分から延在させ、該山状部分の頂部において、下部遮光膜とＴＦＴの半導体層の上部に形成される金属電極層との間の層間絶縁膜の膜厚を他の部分、特に下部遮光膜と半導体層との間の層間絶縁膜の膜厚よりも薄く形成することで、光学系からの反射光などの基板裏面からの光を十分に遮光することができるため、裏面からの入射光がＴＦＴのチャネル層に到達し、リーク電流を発生させることがなくなり、クロストークなどの表示品位を低下させることがなくなる。
【００５１】
加えて、蓄積容量部の半導体層と下部遮光膜間の層間膜を薄くして、該部分を蓄積容量として機能させることで、容量増大が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態になる画素構造の平面図である。
【図２】図１の画素構造のＡ−Ａ’線での断面図である。
【図３】図１の画素構造のＢ−Ｂ’線での断面図である。
【図４】図１の画素構造の製造工程を説明する工程断面図である。
【図５】図１の画素構造の製造工程を説明する工程断面図である。
【図６】図１の画素構造の製造工程を説明する工程断面図である。
【図７】図１の画素構造の製造工程を説明する工程断面図である。
【図８】図１の画素構造の製造工程を説明する工程断面図である。
【図９】図１の画素構造の製造工程を説明する工程断面図である。
【図１０】図１の画素構造の製造工程を説明する工程断面図である。
【図１１】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面図（ｂ）である。
【図１２】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面図（ｂ）である。
【図１３】本発明の第２の実施形態になる画素構造の製造工程を説明する断面図である。
【図１４】本発明の第２の実施形態になる画素構造の製造工程を説明する断面図である。
【図１５】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＣ-Ｃ’線での断面図（ｂ）である。
【図１６】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面図（ｂ）である。
【図１７】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＤ-Ｄ’線での断面図（ｂ）である。
【図１８】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面図（ｂ）である。
【図１９】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面図（ｂ）である。
【図２０】本発明の第２の実施形態になる画素構造の製造工程を説明する平面図（ａ）及びＥ-Ｅ’線での断面図（ｂ）である。
【図２１】本発明の第３の実施形態を説明する平面図（ａ）及びそのＦ−Ｆ’線での断面図（ｂ）である。
【図２２】第３の実施形態の製造過程を説明する断面図である。
【図２３】第３の実施形態の製造過程を説明する断面図である。
【図２４】第３の実施形態の製造過程を説明する断面図である。
【図２５】従来の画素構造を説明する平面図（ａ）及びそのＧ−Ｇ’線での断面図（ｂ）である。
【符号の説明】
１  ガラス基板
２  下地絶縁膜
２ａ  山状部分
３，６  レジスト
４  下部遮光膜
５  第１層間膜
７  半導体層（ポリシリコン）
７ａ  チャネル部
７ｂ  ＬＤＤ領域
８  ゲート絶縁膜
９  ゲート線
１０  容量上部電極
１１  第２層間膜
１２  第３層間膜
１３  データ線
１４  第４層間膜
１５  ブラックマトリクス
１６  コンタクト部
１７  平坦化膜
１８  画素電極（ＩＴＯ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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