(57)【特許請求の範囲】
【請求項１】
半導体基板にＭＯＳ構造からなるトランジスタを有し、
前記トランジスタは、
同一導電型のソース領域及びドレイン領域と、
前記半導体基板もしくは同基板に形成されたウェルに所定のバイアスを付与するバックゲートに相当する拡散領域と、
前記半導体基板もしくは前記ウェルの下層に形成され、前記半導体基板もしくは前記ウェルの電位を前記ソース領域に印加する電位と独立して制御するための電位制御層と、
を含み、
前記拡散領域は、前記ソース領域及び前記ドレイン領域と同一導電型の拡散領域であり、前記ソース領域もしくは前記ドレイン領域に隣接して形成され、隣接する前記ソース領域もしくは前記ドレイン領域と電気的に接続されたことを特徴とする半導体集積回路装置。
【請求項２】
前記半導体基板には第１導電型からなるウェルが形成されてなるとともに、このウェル内に、前記第１導電型と異なる第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなり、同ウェルの下層に前記電位制御層が埋め込み形成されてなる請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板は第１導電型の半導体基板からなり、同半導体基板には前記第１導電型と異なる第２導電型からなるウェルが形成されて、このウェル内に、前記第１導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなるとともに、同ウェルの下層に前記電位制御層として当該ウェルの電位を制御する第１の電位制御層が埋め込み形成されてなり、前記半導体基板の前記ウェルと隣接する領域には、前記第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなるとともに、この半導体基板に前記電位制御層として当該半導体基板の電位を制御する第２の電位制御層が設けられてなる請求項１に記載の半導体集積回路装置。
【請求項４】
前記半導体基板には第１導電型からなる第１のウェルと、前記第１導電型と異なる第２導電型からなる第２のウェルとが隣接して交互に形成されてなるとともに、前記第１のウェル内には前記第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなり、前記第２のウェル内には前記第１導電型からなる前記拡散領域及び前記ソース領域及びドレイン領域がそれぞれ形成されてなり、それら第１のウェル及び第２のウェルの別に、各々その下層に前記電位制御層が埋め込み形成されてなる請求項１に記載の半導体集積回路装置。
【請求項５】
前記電位制御層は同一導電型からなるウェルに対応するもの同士が当該半導体集積回路内においてネットワークを形成すべく電気的に接続されてなる請求項１〜４のいずれか一項に記載の半導体集積回路装置。
【請求項６】
前記ＭＯＳ構造からなるトランジスタがＦＥＴ（電界効果トランジスタ）からなる請求項１〜５のいずれか一項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、基板（ウェル）バイアスが付与される半導体集積回路装置におけるトランジスタ回路構造の改良に関するものである。
【背景技術】
【０００２】
周知のように、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）を有して構成される半導体集積回路装置は通常、例えば特許文献１にみられるようなトランジスタ回路構造を持つ装置として構成されている。この特許文献１に記載の半導体集積回路装置も含めて、同半導体集積回路装置として従来一般に採用されている構造について図８を参照して説明する。
【０００３】
同図８に示されるように、このような半導体集積回路装置は、その半導体基板２００が例えばＰ型のシリコン基板からなっており、その半導体基板２００内の一部にＮウェル２１０が形成されている。さらに、このＮウェル２１０には、ｐ＋拡散層からなるソース領域２１１Ｓ及びドレイン領域２１１Ｄが形成されている。そして、これらソース領域２１１Ｓ及びドレイン領域２１１Ｄと、同領域２１１Ｓ，２１１Ｄに対応して半導体基板２００上に適宜の絶縁膜２３０を介して形成された例えばポリシリコンからなるゲート電極２４１とによって、Ｐ型ＭＯＳトランジスタＴ１が構成されている。また、同Ｎウェル２１０には、当該トランジスタＴ１の基板（ウェル）バイアスを確保するためのｎ＋拡散層からなるバックゲート領域２１２が併せて形成されている。同様に、半導体基板２００内のこのＮウェル２１０に隣接する領域、すなわちＰ型領域（Ｐウェル）２２０には、ｎ＋拡散層からなるソース領域２２１Ｓ及びドレイン領域２２１Ｄが形成されている。そして、これらソース領域２２１Ｓ及びドレイン領域２２１Ｄと同領域２２１Ｓ，２２１Ｄに対応して半導体基板２００上に同じく適宜の絶縁膜２３０を介して形成されたゲート電極２４２とによって、Ｎ型ＭＯＳトランジスタＴ２が構成されている。また、このＰ型領域（Ｐウェル）２２０にも、当該トランジスタＴ２の基板（ウェル）バイアスを確保するためのｐ＋拡散層からなるバックゲート領域２２２が併せて形成されている。
【０００４】
一方、これら半導体基板２００及びＮウェル２１０の上には、上記絶縁膜２３０を介して層間絶縁膜２５０が形成されている。そして、この層間絶縁膜２５０及び絶縁膜２３０に開孔されたコンタクトホールＨを通じて、例えばアルミニウム（Ａｌ）合金からなる配線２６０が上記ＭＯＳトランジスタＴ１，Ｔ２の各ソース領域２１１Ｓ，２２１Ｓ、ドレイン領域２１１Ｄ，２２１Ｄ、バックゲート領域２１２，２２２に電気的に接続されている。なお、この配線２６０によって、上記Ｐ型ＭＯＳトランジスタＴ１のソース領域２１１Ｓは電源ラインＶＤＤに、また上記Ｎ型ＭＯＳトランジスタＴ２のソース領域２２１Ｓは接地ラインＶＳＳにそれぞれ接続されており、これら各ＭＯＳトランジスタＴ１及びＴ２の組み合わせによってＣＭＯＳ構造が実現されている。また、Ｐ型ＭＯＳトランジスタＴ１にあってはそのバックゲート領域２１２が電源ラインＶＤＤに、同じく上記Ｎ型ＭＯＳトランジスタＴ２にあってはそのバックゲート領域２２２が接地ラインＶＳＳにそれぞれ接続されることによって、それら各トランジスタＴ１及びＴ２の基板（ウェル）バイアスが確保されている。
【０００５】
ところで、ＭＯＳトランジスタとしての上記構造により、基板（ウェル）バイアスは確かに確保されるものの、回路上は、上記ソース領域２１１Ｓ及び２２１Ｓがそれぞれ上記バックゲート領域２１２及び２２２と電気的に短絡されるようになることから、上記各トランジスタＴ１及びＴ２においてソース−ドレイン間のリーク電流が増大する傾向にある。
【０００６】
そこで従来は、こうしたリーク電流を低減するために、図９に示すように、ソース電位とウェル電位とを各別に制御することのできるトランジスタ構造を有する半導体集積回路装置なども考えられている。すなわちこの装置では、例えばＰ型ＭＯＳトランジスタＴ１に関しては、そのＮウェル２１０の電位を独立して制御するために、同Ｎウェル２１０の下層にＮウェル制御層（電位制御層）２１３を設ける。そして、このＮウェル制御層２１３に付与する電位ＶＢＣをソース領域２１１Ｓに付与する電位ＶＤＤよりも高く設定することで、同トランジスタＴ１におけるソース−ドレイン間のリーク電流を低減させることができるようになる。
【特許文献１】特開２００４−２２８４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような半導体集積回路装置の設計に際しては通常、開発計画に基づいて同装置としての機能や性能が決定される機能設計が行われた後、その機能を実現するための論理回路設計が行われる。そして、その論理回路設計で作成された論理回路に対しシミュレーションを繰り返し実行することによって動作確認を行う。次いで、この論理回路が正常に動作することが確認されると、その論理回路図に基づいてフォトマスク原画となるパターンレイアウトを作成し、そのパターンレイアウトに対してデザインルールチェックや電気的な接続チェックを行う。そして、このようなチェックを通じて正常が確認されると、そのパターンレイアウトを製造用のマスクデータに変換するレイアウト設計が行われる。図１０に、図８に示した半導体集積回路装置に対応したパターンレイアウトの例を示す。なお、この図１０において、上記配線２６０のレイアウトパターンについてはその図示を割愛している。
【０００８】
図１０に示されるように、このような半導体集積回路装置では、複数のレイアウトパターンが階層的に配置されて一つのパターンレイアウトが形成されている。すなわち、図１０に例示するパターンレイアウトは、図１１（ａ）、（ｂ）及び図１２（ａ）〜（ｃ）に示す各レイヤＬ１１〜Ｌ１５に示すレイアウトパターンが順に上方に重なったものとして形成されている。ここで、レイヤＬ１１（図１１（ａ））はＮウェル２１０のレイアウトパターンＰＴ２１０を、レイヤＬ１２（図１１（ｂ））はゲート電極２４１，２４２のレイアウトパターンＰＴ２４１，ＰＴ２４２をそれぞれ示している。また、レイヤＬ１３（図１２（ａ））はｐ＋拡散層、すなわちＰ型ＭＯＳトランジスタＴ１のソース−ドレイン領域に対応するレイアウトパターンＰＴ２１１及びＮ型ＭＯＳトランジスタＴ２のバックゲート領域２２２のレイアウトパターンＰＴ２２２をそれぞれ示している。そして、レイヤＬ１４（図１２（ｂ））はｎ＋拡散層、すなわちＰ型ＭＯＳトランジスタＴ１のバックゲート領域２１２のレイアウトパターンＰＴ２１２及びＮ型ＭＯＳトランジスタＴ２のソース−ドレイン領域に対応するレイアウトパターンＰＴ２２１を、レイヤＬ１５（図１２（ｃ））はコンタクトホールＨのレイアウトパターンＰＴＨをそれぞれ示している。
【０００９】
このように、半導体集積回路装置を製造するとなると、製造用のマスクデータが完成するまでに、機能設計や論理回路設計等を含めて多大な時間を要する。そこで、こうした設計期間を短縮するために、例えば図９に示した半導体集積回路装置であっても、一般には図１０に例示したような既存の半導体集積回路装置の設計に際して作成されたパターンレイアウトを利用して設計が行われる。すなわち、図１０に示したパターンレイアウトに、上記Ｎウェル制御層２１３のレイアウトパターンを示すレイヤを追加するかたちでレイアウト設計を行うようにしている。このような設計方法の採用によって、上記半導体集積回路装置の設計もレイアウト設計から開始することができるようになり、ひいては設計に要する時間を大幅に短縮することができるようになる。
【００１０】
ただし、先の図８に示した半導体集積回路装置には前述のように、基板（ウェル）バイアスを確保するためのバックゲート領域２１２及び２２２が形成されている。そのため、これを図９に示した半導体集積回路装置用にアレンジするには、それらバックゲート領域２１２及び２２２にそれぞれ対応するレイアウトパターンＰＴ２１２（図１２（ｂ））及びＰＴ２２２（図１２（ａ））をレイヤＬ１３及びＬ１４から削除する必要がある。しかも、これらバックゲート領域２１２及び２２２の上には上記配線２６０を施すためのコンタクトホールＨが設けられることから、これらのコンタクトホールＨに対応するレイアウトパターンＰＴＨ（図１２（ｃ））をレイヤＬ１５から１つずつ削除するとなると、パターンレイアウトの修正だけでもこれに多大な時間を要することとなり、生産コストの増大も避けられない。
【００１１】
本発明は上記問題点を解決するためになされたものであって、その目的は、基板（ウェル）バイアスの制御性を確保しつつ、同構造を実現するための設計時間についてもその増大を好適に抑制することのできる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、半導体基板にＭＯＳ構造からなるトランジスタを有し、前記トランジスタは、同一導電型のソース領域及びドレイン領域と、前記半導体基板もしくは同基板に形成されたウェルに所定のバイアスを付与するバックゲートに相当する拡散領域と、前記半導体基板もしくは前記ウェルの下層に形成され、前記半導体基板もしくは前記ウェルの電位を前記ソース領域に印加する電位と独立して制御するための電位制御層と、を含み、前記拡散領域は、前記ソース領域及び前記ドレイン領域と同一導電型の拡散領域であり、前記ソース領域もしくは前記ドレイン領域に隣接して形成され、隣接する前記ソース領域もしくは前記ドレイン領域と電気的に接続される。
【００１３】
このような構造によれば、バックゲートに相当する拡散領域が設けられる場合であれ、同拡散領域を同一トランジスタ内において隣接するソース領域もしくはドレイン領域と同一導電型の拡散領域とすることで、バックゲート本来の機能は期待できなくなるものの、上記同一導電型の拡散領域からなって隣接する上記ソース領域もしくはドレイン領域とバックゲートに相当する拡散領域とは通常、コンタクトホールを通じた配線によって電気的に接続されていることから、少なくとも図１２（ｃ）に例示したようなコンタクトホール形成のためのレイアウトパターンについてはこれをそのまま流用することが可能となる。またさらには、図示を割愛した配線のためのレイアウトパターンについても少なくとも一部は流用できる可能性が高い。このため、上記バックゲートに相当する拡散領域に通じるコンタクトホールの形成を阻止するための専用のレイアウトパターン等を新たに用意せずとも当該半導体集積回路装置としての設計が可能となり、設計時間の不要な増大を好適に抑制することが可能となる。そして、同バックゲートに代え、上記電位制御層を設けるようにしたことで、基板（ウェル）バイアスの制御性も的確に確保されるようになる。すなわち、基板（ウェル）電位について、例えばソース電位等とは個別の制御を行うことができるようになる。
【００１４】
請求項２に記載の発明では、前記半導体基板には第１導電型からなるウェルが形成されてなるとともに、このウェル内に、前記第１導電型と異なる第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなり、同ウェルの下層に前記電位制御層が埋め込み形成されることとしている。例えば１つのＭＯＳトランジスタについては、少なくともこのような構造を採用することで、上述のように汎用性が高く、しかも効率のよい設計が可能となる。
【００１５】
請求項３に記載の発明では、前記半導体基板は第１導電型の半導体基板からなり、同半導体基板には前記第１導電型と異なる第２導電型からなるウェルが形成されて、このウェル内に、前記第１導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなるとともに、同ウェルの下層に前記電位制御層として当該ウェルの電位を制御する第１の電位制御層が埋め込み形成されてなり、前記半導体基板の前記ウェルと隣接する領域には、前記第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなるとともに、この半導体基板に前記電位制御層として当該半導体基板の電位を制御する第２の電位制御層が設けられることとしている。このような構造の採用により、いわゆるシングルウェル構造に形成されるＣＭＯＳトランジスタについても、上述同様に汎用性が高く、しかも効率のよい設計が可能となる。
【００１６】
請求項４に記載の発明では、前記半導体基板には第１導電型からなる第１のウェルと、前記第１導電型と異なる第２導電型からなる第２のウェルとが隣接して交互に形成されてなるとともに、前記第１のウェル内には前記第２導電型からなる前記拡散領域及び前記ソース領域及び前記ドレイン領域がそれぞれ形成されてなり、前記第２のウェル内には前記第１導電型からなる前記拡散領域及び前記ソース領域及びドレイン領域がそれぞれ形成されてなり、それら第１のウェル及び第２のウェルの別に、各々その下層に前記電位制御層が埋め込み形成されることとしている。このような構造の採用により、いわゆるツインウェル構造に形成されるＣＭＯＳトランジスタについても、上述同様に汎用性が高く、しかも効率のよい設計が可能となる。
【００１７】
請求項５に記載の発明では、前記電位制御層は同一導電型からなるウェルに対応するもの同士が当該半導体集積回路内においてネットワークを形成すべく電気的に接続されることとしている。通常、ＬＳＩ等の半導体集積回路装置には膨大な数のＭＯＳトランジスタが組み込まれていることから、上記電位制御層についてもこのようなネットワークを形成することで、その制御性の大幅な向上が図れるようになる。
【００１８】
請求項６に記載の発明では、前記ＭＯＳ構造からなるトランジスタがＦＥＴ（電界効果トランジスタ）からなることとしている。近年、上記ＬＳＩ等の半導体集積回路装置に組み込まれるＭＯＳ構造を有するトランジスタとしてはＦＥＴ（電界効果トランジスタ）、すなわちＭＯＳＦＥＴが圧倒的に多い。このため、このようなＦＥＴに対して上記構造を適用することで、その設計効率に関する上述の効果もより顕著となる。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、半導体集積回路としての基板（ウェル）バイアスの制御性を確保しつつ、同構造を実現するための設計時間についてもその増大を好適に抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明にかかる半導体集積回路装置を具体化した一実施形態を図１〜図６に従って説明する。図１は、本実施形態にかかる半導体集積回路装置の一部を拡大してその断面構造の概要を断面図として示した図である。
【００２１】
図１に示されるように、この半導体集積回路装置の半導体基板１００は、Ｐ型のシリコン基板からなっており、同半導体基板１００内の一部にＮウェル１１０が形成されている。そして、同半導体基板１００には、上記Ｎウェル１１０に形成されるＰ型ＭＯＳトランジスタＴ１と、半導体基板１００内のＰ型領域（Ｐウェル）１２０に形成されるＮ型ＭＯＳトランジスタＴ２とが素子分離絶縁膜（図示略）を介して隣接して形成されている。
【００２２】
このうち、Ｐ型ＭＯＳトランジスタＴ１は、上記Ｎウェル１１０に形成されるｐ＋拡散層からなるソース領域１１１Ｓ及びドレイン領域１１１Ｄと、同領域１１１Ｓ，１１１Ｄに対応して半導体基板１００上にゲート絶縁膜１３０を介して形成された例えばポリシリコンからなるゲート電極１４１とによって構成されている。そして、このＰ型ＭＯＳトランジスタＴ１の形成される上記Ｎウェル１１０にはさらに、当該トランジスタＴ１のウェルバイアスを確保するためのバックゲートに相当する拡散領域１１２が併せて形成されている。そして本実施形態において、このバックゲートに相当する拡散領域１１２は、同領域１１２に隣接するソース領域１１１Ｓと同一の導電型であるｐ＋拡散層からなっている。
【００２３】
また、上記Ｎウェル１１０（半導体基板１００）の上には、上記ゲート絶縁膜１３０を介して層間絶縁膜１５０が形成されており、この層間絶縁膜１５０及びゲート絶縁膜１３０に開孔されたコンタクトホールＨを通じて、例えばアルミニウム（Ａｌ）合金からなる配線１６０が上記ソース領域１１１Ｓ、ドレイン領域１１１Ｄ及びバックゲートに相当する拡散領域１１２に電気的に接続される。そして、この配線１６０によって、上記ソース領域１１１Ｓと共々、上記バックゲートに相当する拡散領域１１２が電源ラインＶＤＤに接続されている。ただし、このバックゲートに相当する拡散領域１１２は上述のように、ソース領域１１１Ｓと同一の導電型であるｐ＋拡散層からなっているため、同領域１１２の本来の機能、すなわちウェルバイアス（ウェル電位）を確保する機能は期待できない。そこで本実施形態では、このＰ型ＭＯＳトランジスタＴ１を構成する上記Ｎウェル１１０の下層に、同Ｎウェル１１０の電位ＶＢＣを独立して制御するためのＮウェル制御層（電位制御層）１１３が半導体基板１００内に埋め込み形成するようにしている。これによって、ウェル電位の制御性が的確に確保されて、上記ソース領域１１１Ｓに付与される電位ＶＤＤとは別にウェル電位ＶＢＣを制御することができるようになる。さらに、バックゲートとしての本来の機能がなくなるとはいえ、こうしてバックゲートに相当する拡散領域１１２をいわばダミーとして設けるようにしたことで、後に詳述するように、そのレイアウト設計時、この領域１１２上に設けられるコンタクトホールＨのレイアウトパターンをパターンレイアウトから削除する必要がなくなる。従って、レイアウト修正による設計時間の不要な増大を抑制することができるようになる。なお、上記ソース領域１１１Ｓに付与する電位ＶＤＤよりも高い電位ＶＢＣを上記Ｎウェル制御層１１３を通じてＮウェル１１０に付与することで、当該トランジスタＴ１におけるソース−ドレイン間のリーク電流が低減されるようになることは前述した通りである。
【００２４】
一方、上記Ｎ型ＭＯＳトランジスタＴ２は、上記Ｐ型領域（Ｐウェル）１２０に形成されるｎ＋拡散層からなるソース領域１２１Ｓ及びドレイン領域１２１Ｄと、同領域１２１Ｓ，１２１Ｄに対応して上記ゲート絶縁膜１３０を介して形成されたポリシリコンからなるゲート電極１４２とによって構成されている。また、このＮ型ＭＯＳトランジスタＴ２の形成されるこのＰ型領域（Ｐウェル）１２０には、当該トランジスタＴ２の基板バイアス（基板電位）を確保するためのバックゲートに相当する拡散領域１２２が併せて形成されている。このバックゲートに相当する拡散領域１２２は、上記Ｐ型ＭＯＳトランジスタＴ１におけるバックゲートに相当する拡散領域１１２と同様に、同領域１２２に隣接するソース領域１２１Ｓと同一の導電型であるｎ＋拡散層からなっている。
【００２５】
また、このＮ型ＭＯＳトランジスタＴ２においても、上記層間絶縁膜１５０に開孔されたコンタクトホールＨを通じて、配線１６０が上記ソース領域１２１Ｓ、ドレイン領域１２１Ｄ及びバックゲートに相当する拡散領域１２２に電気的に接続される。そして、この配線１６０によって、上記ソース領域１２１Ｓと共々、上記バックゲートに相当する拡散領域１２２が接地ラインＶＳＳに接続されている。ただし、このバックゲートに相当する拡散領域１２２も上述のように、ソース領域１２１Ｓと同一の導電型であるｎ＋拡散層からなっているため、同領域１２２の本来の機能、すなわち基板バイアス（基板電位）を確保する機能は期待できない。そこで本実施形態では、このＮ型ＭＯＳトランジスタＴ２側でも、Ｐ型領域（Ｐウェル）１２０、すなわち半導体基板１００の電位を独立して制御するために、同半導体基板１００に基板電位制御層と見なせる部分を設けて、その電位ＶＳＣを独立して制御することができるようにしている。これにより、基板バイアス（基板電位）についてもその制御性が的確に確保されるようになり、上記ソース領域１２１Ｓに付与される電位ＶＳＳとは別に基板電位ＶＳＣを制御することができるようになる。そしてここでも、バックゲートとしての本来の機能がなくなるとはいえ、上記バックゲートに相当する拡散領域１２２をいわばダミーとして設けるようにしたことで、そのレイアウト設計時に、この領域１２２上に設けられるコンタクトホールＨのレイアウトパターンをパターンレイアウトから削除する必要がなくなる。従って、このＮ型ＭＯＳトランジスタＴ２に関しても、レイアウト修正による設計時間の不要な増大を抑制することができるようになる。なおここでは、上記基板電位ＶＳＣを上記ソース領域１２１Ｓに付与される電位ＶＳＳよりも低く設定することで、当該トランジスタＴ２におけるソース−ドレイン間のリーク電流を低減させることができるようになる。
【００２６】
図２は、この実施形態の半導体集積回路装置の平面構造についてその概要を示したものであり、次に、この図２を参照して、同半導体集積回路装置として全体構造、並びに上記Ｎウェル制御層１１３の配置構造例について説明する。
【００２７】
図２に示されるように、半導体基板１００内には、上記Ｎウェル１１０が図中上下方向に延設されるとともに、図中左右方向に所定の間隔を隔てて並設されている。そして、同Ｎウェル１１０内には、上記Ｐ型ＭＯＳトランジスタＴ１が図中上下方向に所定の間隔を隔てて、すなわち素子分離膜（図示略）を隔てて形成されている。また、これら各Ｐ型ＭＯＳトランジスタＴ１に隣接するＰ型領域（Ｐウェル）１２０には、上記Ｎ型ＭＯＳトランジスタＴ２が、同じく図中上下方向に素子分離膜を隔てて形成されている。そして、本実施形態にかかる半導体集積回路装置においては、同図２に一点鎖線にて示すボックスＢによって囲まれたＰ型ＭＯＳトランジスタＴ１とＮ型ＭＯＳトランジスタＴ２との組み合わせによってＣＭＯＳ構造が実現されている。
【００２８】
一方、上記Ｎウェル１１０の電位を制御するＮウェル制御層１１３は、前述のようにＮウェル１１０の下層に、そして図２においては、図中上下方向に延設されるかたちで形成されている。このＮウェル制御層１１３は、各Ｎウェル１１０にそれぞれ対応して形成されているとともに、図中左右方向に延設形成された接続層１１４に各々電気的に共通接続されることによって、いわゆるネットワークを形成している。このようなネットワークを形成することで、特にＮウェル１１０内に形成される膨大な数のＰ型ＭＯＳトランジスタのウェル電位ＶＢＣを一括して制御することができるようになり、その制御性の大幅な向上が図られるようになる。
【００２９】
次に、本実施形態にかかる半導体集積回路装置の設計方法、特にパターンレイアウトにかかる設計手順について、図３〜図６に従って説明する。図３は、先の図２に一点鎖線にて示したボックスＢの領域に対応して、当該部分のレイアウト設計に際して作成されるパターンレイアウト例を示したものであり、また図４〜図６は、同図３のパターンレイアウトに対応して、各レイヤにおけるレイアウトパターンをそれぞれ階層順に示したものである。なお、図３に示すパターンレイアウトにおいても、上記配線１６０のレイアウトパターンについてはその図示を割愛している。また、図３において破線に囲んだ２つの領域は、先のトランジスタＴ１及びＴ２にそれぞれ対応している。
【００３０】
上記構造を有する半導体集積回路装置は、図４〜図６に示す複数のレイアウトパターンが階層的に配置されて一つのパターンレイアウトが形成されている。すなわち、図３に示すパターンレイアウトは、図４（ａ），（ｂ）、図５（ａ）〜（ｃ）、そして図６に示す各レイヤＬ０〜Ｌ５が順に上方に重なったものとして形成されている。そして、本実施形態の半導体集積回路装置において、そのレイアウト設計に際して用いられるパターンレイアウト、すなわちこの図３に示されるパターンレイアウトは、先の図１０に例示したパターンレイアウトを最大限に流用し、これを適宜にアレンジしたものとして作成される。以下に、こうしたレイアウト設計手順について具体的に説明する。
【００３１】
このレイアウト設計に際してはまず、図４（ａ）に示されるように、上記Ｎウェル制御層１１３のレイアウトパターンＰＴ１１３を示すレイヤＬ０を最下層に配置するかたちで追加する。そして、このレイヤＬ０の上方に重ねられるレイヤＬ１（図４（ｂ））としては、上記Ｎウェル１１０のレイアウトパターンＰＴ１１０が、さらにその上方に重ねられるレイヤＬ２（図５（ａ））として、上記ゲート電極１４１，１４２のレイアウトパターンＰＴ１４１，ＰＴ１４２がそれぞれ形成される。なお、これらレイヤＬ１及びＬ２として形成されるパターンは、先の図１１（ａ）に示したレイヤＬ１１、及び図１１（ｂ）に示したレイヤＬ１２として形成されたパターンをそれぞれそのまま流用したものである。
【００３２】
次に、上記レイヤＬ２の上方に重ねられるレイヤＬ３（図５（ｂ））としては、Ｐ＋拡散層領域、すなわち上記Ｐ型ＭＯＳトランジスタＴ１のソース−ドレイン領域１１１Ｓ及び１１１Ｄ、並びにバックゲートに相当する拡散領域１１２にそれぞれ対応したレイアウトパターンＰＴ１１１及びＰＴ１１２が形成される。また、このレイヤＬ３の上方に重ねられるレイヤＬ４（図５（ｃ））としては、Ｎ＋拡散層領域、すなわち上記Ｎ型ＭＯＳトランジスタＴ２のソース−ドレイン領域１２１Ｓ及び１２１Ｄ、並びにバックゲートに相当する拡散領域１２２にそれぞれ対応したレイアウトパターンＰＴ１２１及びＰＴ１２２が形成される。ちなみに、これらレイヤＬ３及びレイヤＬ４として形成されるパターンは、先の図１２（ａ）に示したレイヤＬ１３及び図１２（ｂ）に示したレイヤＬ１４として形成したパターンのそれぞれ一部をアレンジして形成されるパターンである。具体的には、図１２（ｂ）に示したレイヤＬ１４のパターンＰＴ２１２を図１２（ａ）に示したレイヤＬ１３に移動して図５（ｂ）に示すレイヤＬ３とするとともに、図１２（ａ）に示したレイヤＬ１３のパターンＰＴ２２２を図１２（ｂ）に示したレイヤＬ１４に移動して図５（ｃ）に示すレイヤＬ４としている。このようにレイアウトパターンを適宜にアレンジすることで、これら図５（ｂ）及び（ｃ）にレイヤＬ３及びＬ４として示すパターンも比較的容易に形成することができるようになる。
【００３３】
そして、上記レイヤＬ４の上方に重ねられるレイヤＬ５（図６）としては、上記コンタクトホールＨの各々に対応したレイアウトパターンＰＴＨが形成されることとなるが、本実施形態の半導体集積回路装置のレイアウト設計に際しては、このレイヤＬ５のパターンも、先の図１２（ｃ）に示したレイヤＬ１５のレイアウトパターンＰＴＨをそのまま流用可能となっている。すなわち、上記ダミーともいえるバックゲートに相当する拡散領域１１２及び１２２を設けたことで、全てのコンタクトホールＨの利用が可能となり、同コンタクトホールＨを形成するためのレイアウトパターンＰＴＨについてもその削除等の操作が不要となる。従って、本実施形態にかかる半導体集積回路装置によれば、このことのみをもってしても、そのレイアウト設計に要する時間の不要な増大が抑制される。ちなみに、このようにして形成されたパターンレイアウトに基づいて各々対応するマスクデータが生成されることになる。なお、本実施形態では、パターンレイアウトに対して上記レイアウト修正を行うようにしたが、パターンレイアウトに基づいて生成されるマスクデータに対して同様の修正を行うようにしてもよい。
【００３４】
以上詳述したように、本実施形態によれば、以下のような効果が得られるようになる。
（１）各ＭＯＳトランジスタＴ１，Ｔ２に形成されるバックゲートに相当する拡散領域１１２，１２２を、それぞれ隣接するソース領域１１１Ｓ，１２１Ｓと同一導電型の拡散領域とした。これによって、各バックゲートに相当する拡散領域１１２，１２２のバックゲートとしての本来の機能が期待できなくなるものの、設計時においてこれらバックゲートに相当する拡散領域１１２，１２２上に設けられるコンタクトホールＨのレイアウトパターンＰＴＨをパターンレイアウトから削除する必要がなくなる。そのため、レイアウト修正による設計時間の不要な増大を好適に抑制することができるようになる。
【００３５】
（２）Ｎウェル１１０の下層に、そのウェル電位ＶＢＣを独立して制御するＮウェル制御層１１３を埋め込み形成した。これによって、ウェル電位ＶＢＣの制御性が的確に確保されて、ソース領域１１１Ｓに付与される電位ＶＤＤとは別にウェル電位ＶＢＣを制御することができるようになる。
【００３６】
（３）半導体基板１００に、その基板電位ＶＳＣを独立して制御する基板電位制御層を設けることした。これによって、基板電位ＶＳＣの制御性も的確に確保されて、ソース領域１２１Ｓに付与される電位ＶＳＳとは別に基板電位ＶＳＣを制御することができるようになる。
【００３７】
（４）上記Ｎウェル制御層１１３を、ネットワークを形成するかたちでＮウェル１１０の下層に埋め込み形成した。これによって、Ｎウェル１１０内に形成される膨大な数のＰ型ＭＯＳトランジスタのウェル電位ＶＢＣを一括して制御することができるようになるため、その制御性の大幅な向上が図れるようになる。
【００３８】
なお、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態では、バックゲートに相当する拡散領域１１２及び１２２とソース領域（ソース拡散領域）１１１Ｓ及び１２１Ｓとをそれぞれ隣接させて設け、それら各領域１１２及び１１１Ｓを、並びに各領域１２２及び１２１Ｓを配線１６０を介して電気的に接続した。これに代えて、バックゲートに相当する拡散領域１１２及び１２２をそれぞれドレイン領域（ドレイン拡散領域）１１１Ｄ及び１２１Ｄに隣接して設け、それら各領域１１２及び１１１Ｄを、並びに１２２及び１２１Ｄを配線１６０を介して電気的に接続するようにしてもよい。
【００３９】
・上記実施形態では、ネットワークを形成するかたちでＮウェル制御層１１３を形成した。これに限らず、例えば各Ｎウェル１１０に対応して形成したＮウェル制御層１１３に対して各別に電位を与えるようにしてもよい。また、このＮウェル制御層１１３は、Ｐ型領域（Ｐウェル）１２０内に形成されるようにしてもよい。この場合であれ、Ｎウェル制御層１１３は、Ｎウェル１１０に対してのみそのウェル電位の制御が有効となる。
【００４０】
・上記実施形態では、Ｐ型のシリコンからなる半導体基板１００に形成したＣＭＯＳ構造からなるトランジスタを有して構成される半導体集積回路装置に本発明を具体化した。これに限らず、例えばＮ型のシリコンからなる半導体基板に形成されるＣＭＯＳ構造からなるトランジスタを有して構成される半導体集積回路装置に本発明を適用してもよい。また、上述のようにシングルウェルとして形成されるＭＯＳトランジスタに限らず、ツインウェルとして形成されるＭＯＳトランジスタに本発明を適用してもよい。すなわち、図７に示すように、シリコン（Ｓｉ）基板１０に、Ｎウェル１１０とＰウェル１２０とを隣接して形成し、そのＮウェル１１０にＰ型ＭＯＳトランジスタＴ１を、上記Ｐウェル１２０にＮ型ＭＯＳトランジスタＴ２を形成してＣＭＯＳ構造を有して構成される半導体集積回路装置にも本発明は同様に適用することができる。なおこの場合、上記Ｎウェル１１０の下層には、そのウェル電位ＶＢＣ１を独立して制御するためのＮウェル制御層１１３が形成されるとともに、上記Ｐウェル１２０の下層には、そのウェル電位ＶＢＣ２を独立して制御するためのＰウェル制御層１２３が形成されることとなる。また、例えばＰ型シリコン基板内にＮウェルが、このＮウェル内にさらにＰウェルが積層されてなる、いわゆるトリプルウェルとして形成されるＭＯＳトランジスタに本発明を適用するようにしてもよい。
【００４１】
・上記実施形態では、Ｐ型ＭＯＳトランジスタＴ１及びＮ型ＭＯＳトランジスタＴ２との組み合わせによって構成されるＣＭＯＳトランジスタを有して構成される半導体集積回路装置に本発明を具体化したが、Ｐ型ＭＯＳトランジスタＴ１もしくはＮ型ＭＯＳトランジスタＴ２のいずれか一方を有して構成される半導体集積回路装置に本発明を適用してもよい。あるいは、ＣＭＯＳトランジスタとバイポーラトランジスタとが組み合わせられる、いわゆるＢｉＣＭＯＳトランジスタを有して構成される半導体集積回路装置に本発明を適用してもよい。また、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）やＥＥＰＲＯＭ等のメモリ・セルを構成するＭＯＳトランジスタに本発明を適用することもできる。要は、ＭＯＳ構造からなるトランジスタを有して構成される半導体集積回路装置であれば本発明は適用可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかる半導体集積回路装置の一実施形態についてのその断面構造を模式的に示す断面図。
【図２】本実施形態の半導体集積回路装置の平面構造についてその概要を示す平面図。
【図３】同実施形態の半導体集積回路装置のパターンレイアウトの一例を示す平面図。
【図４】（ａ），（ｂ）は各々図３に例示したパターンレイアウトを構成するレイアウトパターン例を示す平面図。
【図５】（ａ），（ｂ），（ｃ）は各々図３に例示したパターンレイアウトを構成するレイアウトパターンを示す平面図。
【図６】同じく図３に例示したパターンレイアウトを構成するレイアウトパターン例を示す平面図。
【図７】上記実施形態の半導体集積回路装置の変形例についてその断面構造を模式的に示す断面図。
【図８】従来の半導体集積回路装置の断面構造を模式的に示す断面図。
【図９】従来の半導体集積回路装置の断面構造を模式的に示す断面図。
【図１０】従来の半導体集積回路装置のパターンレイアウト例を示す平面図。
【図１１】（ａ），（ｂ）は、各々図１０に例示したパターンレイアウトを構成するレイアウトパターン例を示す平面図。
【図１２】（ａ），（ｂ），（ｃ）は、各々図１０に例示したパターンレイアウトを構成するレイアウトパターン例を示す平面図。
【符号の説明】
【００４３】
Ｔ１  Ｐ型ＭＯＳトランジスタ
Ｔ２  Ｎ型ＭＯＳトランジスタ
１０  シリコン基板
１００  半導体基板
１１０  Ｎウェル
１２０  Ｐ型領域（Ｐウェル）
１１１Ｓ，１２１Ｓ  ソース領域
１１１Ｄ，１２１Ｄ  ドレイン領域
１１２，１２２  バックゲートに相当する拡散領域
１１３  Ｎウェル制御層
１２３  Ｐウェル制御層
１４１，１４２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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