(57)【特許請求の範囲】
【請求項１】
出力端子と高電位電源との間に接続された出力トランジスタと、
前記高電位電源と低電位電源との間に直列接続された複数の抵抗と、前記抵抗間又は抵抗と電源との間に接続されスイッチ制御信号に応答してオンオフするスイッチ素子とを備え、前記複数の抵抗により前記高電位電源の電位に応じた検出信号を出力する検出部と、
ハイレベルの前記検出信号に応答して前記出力トランジスタの前記バックゲートの電位を前記高電位電源の電位に制御し、ローレベルの前記検出信号に応答して前記出力トランジスタの前記バックゲートの電位を前記出力端子の電位に制御する制御部と、
を備え、
前記スイッチ素子は、前記検出信号を出力するノードと前記低電位電源との間に挿入接続され、当該スイッチ素子は、前記高電位電源のオン時にオフするように前記スイッチ制御信号により制御されること
を特徴とする出力回路。
【請求項２】
前記スイッチ素子は、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１記載の出力回路。
【請求項３】
前記制御部は、
ゲートが前記検出信号を出力するノードに接続され、ソースが前記出力端子に接続された第１のトランジスタと、
ゲートが前記高電位電源に接続され、ソースが低電位電源に接続され、ドレインが前記第１トランジスタのドレインに接続された第２のトランジスタと、
ゲートが前記第１のトランジスタのドレインに接続され、ソースが前記高電位電源に接続され、ドレインが前記出力トランジスタの前記バックゲートに接続された第３のトランジスタと、
ゲートが高電位電源に接続され、ソースが前記出力端子に接続され、ドレインが前記出力端子のバックゲートに接続された第４のトランジスタと、
を備えたことを特徴とする請求項１又は請求項２記載の出力回路。
【請求項４】
前記スイッチ制御信号は、前記高電位電源が供給される回路により生成されることを特徴とする請求項１，請求項２又は請求項３記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関するものである。
従来、パーソナルコンピュータとデジタルビデオカメラやカラーページプリンタ等の周辺機器の接続に、ＩＥＥＥ１３９４規格等によってデータ転送を行うインタフェース装置が利用されるようになってきている。このインタフェース装置は、機器の接続（プラグイン）・切り離し（プラグアウト）を容易に行うためにプラグアンドプレイ機能を有している。即ち、インタフェース装置は、自分のポート（ソケット）に新たなノードの接続があると、ネットワーク全体に対してバスリセットを通知し、各機器に備えられたインタフェース装置はそれぞれ所定のバスリセットシーケンスを実行する。これにより、ネットワークに接続された各機器のインタフェース装置は、ネットワーク構造（トポロジ）の再認識を行う動作を行って接続された全ての機器を認識し、それによって新たなトポロジを持つネットワークが構築される。
【背景技術】
【０００２】
プリンタやスキャナなどの周辺装置は、ＩＥＥＥ１３９４規格のバスやＵＳＢのケーブルなどを介してパーソナルコンピュータ（ホスト）との間でデータ交換が可能に構成されている。また、これらの規格では、機器の接続・切り離しを認識してケーブルで接続された機器によるネットワークを構築するように構成されている。
【０００３】
周辺装置は、商用電源に接続して使用されるため、電源スイッチが投入されていると、使用の有無にかかわらず電力を消費する。このため、周辺装置には、制御部等に対する電力供給を遮断する回路が設けられたものがある（例えば、特許文献１参照）。
【０００４】
ところで、図６に示すように、機器１１，１２がＩＥＥＥ１３９４規格のケーブル１３により接続された構成において、一方の機器１２のオペアンプ１２ａから出力する一時的なバイアス電圧ＴＰＢにより機器１１，１２間に接続されたケーブル１３に所定レベルのバイアス電圧を供給し、バイス電圧を検出した機器１１はバスリセットを通知する。このバスリセットに各機器が応答してインタフェースの初期化を行うことで、機器間のトポロジ（接続関係）を構築する。このため、機器１１の電源がオフされているときに、ケーブル１３にバイアス電圧が供給されていると誤認識によりハングアップする場合があった。これは、以下の構成によるものである。
【０００５】
ケーブル１３に相補信号を出力する出力段を構成するドライバ回路１１ａは、図５に示すように、高電位電源ＡＶＤ３と低電位電源ＶＳＳとの間に直列接続された２つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２と２つのＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２とを有している。なお、電源がオフされている機器では、高電位電源ＡＶＤ３の電位は０Ｖとなっている。
【０００６】
そして、図６に示す動作中の機器１２のドライバ回路１２ｂから所定レベル（例えば１．８Ｖ）の信号が出力されると、図５に示すトランジスタＴＰ１，ＴＰ２のゲート電圧が０Ｖであるため、両トランジスタＴＰ１，ＴＰ２がオンし、出力端子ＰＯから高電位電源ＡＶＤ３に向かって電流Ｉｅが流れる。すると、図６に示すオペアンプ１１ｂの電源端子に電圧が供給され、該オペアンプ１１ｂからバイアス電圧ＴＰＢが出力される。このバイアス電圧ＴＰＢによりケーブル１３が所定電圧以上（例えば０．８Ｖ以上）となるため、機器１２は電源が投入された機器１１の接続ありと誤認識し、バスリセットを通知する。そのバスリセット後は、接続を示すバイアス電圧は出力されない。
【０００７】
しかし、この場合のバイアス電圧ＴＰＢは、機器１２から出力される信号により発生するものであるため、バスリセット後もケーブル１３が所定電圧以上となるため、バスリセットが通知される。即ち、１つの機器の電源がオフの場合、バスリセットが繰り返し通知されるため、各機器のインタフェースがハングアップする、つまり機器間の通信が不能になる。
【０００８】
上記の不具合を解消するため、例えば、図４に示すように、ドライバ回路１４には、出力トランジスタＴＰ２のバックゲートを制御する制御回路１４ａが設けられている。この制御回路１４ａは、高電位電源ＡＶＤ３の電圧を検出する分圧抵抗からなる検出回路１４ｂが接続され、該検出回路１４ｂの検出信号Ｓ１に基づいて、電源オフ時、つまり高電位電源ＡＶＤ３の電圧が０Ｖの時にトランジスタＴＰ２のゲート及びバックゲートに出力端子ＰＯと同じ電圧を供給する。この構成により、電源オフ時に出力端子ＰＯに電圧が加わってもトランジスタＴＰ２がオフするため、出力端子ＰＯから高電位電源ＡＶＤ３の配線に電流が流れない。従って、図６に示すオペアンプ１１ｂからバイアス電圧ＴＰＢが出力されるのを防止することができる。
【特許文献１】特開２００２−１０８５１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図４に示す構成では、分圧抵抗Ｒ１，Ｒ２により高電位電源ＡＶＤ３の電位を検出しているため、電源オン時に検出回路１４ｂを介して高電位電源ＡＶＤ３から低電位電源ＶＳＳに向かって定常的に電流が流れるため、消費電力が増加するという問題があった。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は、電源オフ時における誤認識を防止するとともに、電源オン時に消費電力の増加を抑えることができる出力回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明によれば、ハイレベルの検出信号に応答して出力トランジスタのバックゲートの電位が高電位電源の電位に制御される。また、ローレベルの検出信号に応答して出力トランジスタのバックゲートの電位が出力端子の電位に制御する。従って、高電位電源のオフ時に、出力端子から出力トランジスタを介して高電位電源に流れる電流を阻止することができる。また、前記複数の抵抗により前記高電位電源の電位を検出した検出信号を出力する検出部にはスイッチ制御信号に応答してオンオフするスイッチ素子が設けられる。そして、スイッチ素子は、検出信号を出力するノードと低電位電源との間に挿入接続され、高電位電源のオン時にオフするようにスイッチ制御信号によって制御される。従って、高電位電源のオン時に複数の抵抗を介して高電位電源から低電位電源に向かって電流が流れないため、消費電力の増加が抑えられる。
【００１３】
請求項２に記載の発明によれば、スイッチ素子は、ＰチャネルＭＯＳトランジスタであり、高電位電源のオンオフに対応したレベルのスイッチ制御信号を生成し該スイッチ素子に供給することで、高電位電源のオン時にスイッチ素子をオフすることができる。
【００１４】
請求項３に記載の発明によれば、制御部は、ゲートが検出信号を出力するノードに接続され、ソースが出力端子に接続された第１のトランジスタと、ゲートが高電位電源に接続され、ソースが低電位電源に接続され、ドレインが第１トランジスタのドレインに接続された第２のトランジスタと、ゲートが第１のトランジスタのドレインに接続され、ソースが高電位電源に接続され、ドレインが出力トランジスタのバックゲートに接続された第３のトランジスタと、ゲートが高電位電源に接続され、ソースが出力端子に接続され、ドレインが出力端子のバックゲートに接続された第４のトランジスタと、を備えて構成される。検出信号により第３トランジスタがオンすることで、出力トランジスタのバックゲートの電位が高電位電源のレベルに制御される。出力端子の電位により第４トランジスタがオンすることで、出力トランジスタのバックゲートの電位が出力端子の電位に制御される。
【００１５】
請求項４に記載の発明によれば、スイッチ制御信号は、高電位電源が供給される回路により生成される。従って、高電位電源のオン時にスイッチ素子をオフし、高電位電源のオフ時にスイッチ素子をオンすることができる。
【発明の効果】
【００１６】
以上記述したように、本発明によれば、電源オフ時における誤認識を防止するとともに、電源オン時に消費電力の増加を抑えられる出力回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１に示すように、システムは、パーソナルコンピュータ２１、周辺装置としてのデジタルＶＴＲ２２、プリンタ２３、デジタルカメラ２４を含む。各装置２１〜２４はＩＥＥＥ１３９４規格に準拠したデータ転送を可能にするためのインタフェース装置を備え、それらがＩＥＥＥ１３９４規格のバスケーブル２５ａ，２５ｂ，２５ｃにより接続されたネットワークを構成している。各機器のインタフェース装置は、ネットワーク上のノードとしての機能を有している。
【００１８】
図２に示すように、プリンタ２３は、ホスト部を構成する上位装置としてのマイクロプロセッシングユニット（以下、ＭＰＵという）３１と、インタフェース部を構成するインタフェース装置３２とを備え、ＭＰＵ３１とインタフェース装置３２は内部バスを介して接続されている。ＭＰＵ３１は、インタフェース装置３２を介して外部バスに接続された機器（図１においてパソコン２１等）とデータの授受を行う。また、ＭＰＵ３１は、インタフェース装置３２に対してパワーダウン信号ＰＤとスイッチ制御信号としてのスタンバイ信号ＳＴＢＹを出力する。
【００１９】
パワーダウン信号ＰＤは、後述するドライバ回路４０における電源電流を少なくするための信号である。スタンバイ信号ＳＴＢＹは、後述するドライバ回路４０における検出動作を制御するための信号である。両信号ＰＤ，ＳＴＢＹは、例えばレジスタにより生成される。ＭＰＵ３１は、両信号ＰＤ，ＳＴＢＹに対応するレジスタを有し、該レジスタには両信号ＰＤ，ＳＴＢＹのレベルに対応する情報が記憶されている。例えば、レジスタに「１」が書き込まれている場合にはレジスタからＨレベルの信号ＰＤ，ＳＴＢＹが出力され、「０」が書き込まれている場合にはレジスタからＬレベルの信号ＰＤ，ＳＴＢＹが出力される。また、レジスタの動作電源がオフされている時、両信号ＰＤ，ＳＴＢＹはＬレベルとなる。
【００２０】
インタフェース装置３０は、インタフェース回路（ＩＦ）３２ａ、リンク層回路（ＬＩＮＫ）３２ｂ、物理層回路（ＰＨＹ）３２ｃ、ポート回路（ＰＯＲＴ）３２ｄを含む。
インタフェース回路３２ａは図示しない内部バスと接続され、プリンタ２３を制御するＭＰＵ３１とインタフェース装置３０との間のデータ転送を制御する。
【００２１】
リンク層回路３２ｂは、ＩＥＥＥ１３９４規格のリンク層であり、受信したパケットの先頭に付されたヘッダの内容に基づいてそのパケットが自身宛のパケットか否かを判断し、自身宛のパケットをインタフェース回路３２ａに出力する。また、リンク層回路３２ｂは、データの送信時に、ＭＰＵ３１からインタフェース回路３２ａを介して供給されるパケットのデータを物理層回路３２ｃへ出力する。
【００２２】
物理層回路３２ｃは、ＩＥＥＥ１３９４規格の物理層であり、データの受信時においてはポート回路３２ｄからの電気信号を論理信号に変換するデコーダと、データの送信時においてはリンク層回路３２ｂからの論理信号を電気信号に変換するエンコーダとを備える。物理層回路３２ｃは、データの受信時に論理信号をリンク層回路３２ｂへ出力し、データの送信時に電気信号をポート回路３２ｄに出力する。
【００２３】
ポート回路３２ｄは、物理層回路３２ｃが扱う信号のレベルと、ケーブルを介して転送される信号のレベルとの間でレベル変換する機能を有している。また、ポート回路３２ｄは、ケーブルのレベルに基づいて機器が接続されたか否かを示す信号を生成し物理層回路３２ｃに出力する。
【００２４】
図３は、はポート回路３２ｄの一部回路図であり、図６に示す従来のドライバ回路１１ａに対応する出力回路としてのドライバ回路４０の一部回路図である。
ドライバ回路４０は、出力端子ＰＯに信号を出力する出力部４１と、高電位電源ＡＶＤ３のレベルを検出する検出部４２と、該検出部４２の検出結果に基づき出力部４１を制御する制御部４３とを有している。
【００２５】
出力部４１は、２つのＰチャネルＭＯＳトランジスタＴＰ１，ＴＰ２、ＰチャネルＭＯＳトランジスタＴ１１，Ｔ１２、定電流源５１を備えている。トランジスタＴＰ１，ＴＰ２は高電位電源ＡＶＤ３と出力端子ＰＯとの間に直列接続されている。高電位電源ＡＶＤ３に接続された第１トランジスタＴＰ１のゲートには出力信号ＤＡＴＡが供給されている。尚、出力部４１は、図５に示すＮチャネルＭＯＳトランジスタＴＮ１，ＴＮ２を備えているが図３では省略している。
【００２６】
出力端子ＰＯに接続された第２トランジスタＴＰ２のバックゲートは制御部４３と第３トランジスタＴ１１に接続されている。第３トランジスタＴ１１のバックゲート及びソースが第２トランジスタＴＰ２に接続され、第３トランジスタＴ１１のドレインが第２トランジスタＴＰ２のゲートに接続され、第３トランジスタＴ１１のゲートにはパワーダウン信号ＰＤが入力されている。
【００２７】
第２トランジスタＴＰ２のゲートには第４トランジスタＴ１２のゲートが接続されている。第４トランジスタＴ１２のソースは高電位電源ＡＶＤ３に接続され、第４トランジスタＴ１２のドレインは定電流源５１に接続されている。第４トランジスタＴ１２及び定電流源５１は、出力部における出力電流を決定する。
【００２８】
検出部４２は、複数（本実施形態では４つ）の抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４と、スイッチ素子としてのＰチャネルＭＯＳトランジスタＴ２１とから構成されている。抵抗Ｒ１１〜Ｒ１４は高電位電源ＡＶＤ３と低電位電源ＶＳＳとの間に直列接続されている。抵抗Ｒ１１〜Ｒ１４は高電位電源ＡＶＤ３と低電位電源ＶＳＳとの間の電位差をそれぞれの抵抗値により分圧した分圧電圧を生成する。そして、検出部４２は、抵抗Ｒ１２と抵抗Ｒ１３との間のノードＮ１１が制御部４３に接続され、そのノードＮ１１における分圧電圧を持つ検出信号Ｓ１１を制御部４３に出力する。ノードＮ１１と低電位電源ＶＳＳとの間（本実施形態ではノードＮ１１と抵抗Ｒ１３との間）には、トランジスタＴ２１が挿入接続されている。トランジスタＴ２１のソースはノードＮ１１に接続され、トランジスタＴ２１のドレインは抵抗Ｒ１３に接続され、トランジスタＴ２１のゲートにはスタンバイ信号ＳＴＢＹが入力されている。トランジスタＴ２１は、スタンバイ信号ＳＴＢＹによりオンオフし、そのオンオフされたトランジスタＴ２１によりノードＮ１１と低電位電源ＶＳＳとの間が接離される。従って、検出部４２は、トランジスタＴ２１がスタンバイ信号ＳＴＢＹによりオンされると検出信号Ｓ１１を生成する。また、トランジスタＴ２１がスタンバイ信号ＳＴＢＹによりオフされるとノードＮ１１と低電位電源ＶＳＳとの間が切り離されるため、検出部４２には貫通電流が流れない。トランジスタＴ２１は制御部４３に接続されたノードＮ１１と低電位電源ＶＳＳとの間に挿入接続されているため、このトランジスタＴ２１がオフされた時、制御部４３にはＨレベル（高電位電源ＡＶＤ３レベル）の検出信号Ｓ１１が供給される。
【００２９】
制御部４３は、４つのトランジスタＴ３１，Ｔ３２，Ｔ３３，Ｔ３４により構成されている。第１トランジスタＴ３１はＰチャネルＭＯＳトランジスタであり、この第１トランジスタＴ３１のゲートは検出部４２のノードＮ１１に接続され、第１トランジスタＴ３１のソースは出力端子ＰＯに接続され、第１トランジスタＴ３１のドレインはトランジスタＴ３２，Ｔ３３に接続されている。第２トランジスタＴ３２はＮチャネルＭＯＳトランジスタであり、第２トランジスタＴ３２のゲートは高電位電源ＡＶＤ３に接続され、第２トランジスタＴ３２のソースは低電位電源ＶＳＳに接続され、第２トランジスタＴ３２のドレインは第１トランジスタＴ３１のドレインに接続されている。
【００３０】
第３トランジスタＴ３３及び第４トランジスタＴ３４はＰチャネルＭＯＳトランジスタであり、出力端子ＰＯと高電位電源ＡＶＤ３との間に直列接続されている。即ち、第３トランジスタＴ３３のソースは高電位電源ＡＶＤ３に接続され、第３トランジスタＴ３３のドレインは該トランジスタＴ３３のバックゲートと第４トランジスタＴ３４のソースに接続され、第４トランジスタＴ３４のドレインは出力端子ＰＯに接続されている。第３トランジスタＴ３３のゲートは第１トランジスタＴ３１のドレインに接続され、第４トランジスタＴ３４のゲートは高電位電源ＡＶＤ３に接続されている。第３トランジスタＴ３３と第４トランジスタＴ３４との間のノードＮ１２が出力部４１の第２トランジスタＴＰ２のバックゲートに接続されている。
【００３１】
上記のように構成された制御部４３は、インタフェース装置３２の電源が投入されている、即ち電源がオンの場合、検出部４２のトランジスタＴ２１にはＨレベルのスタンバイ信号ＳＴＢＹが供給される。このスタンバイ信号ＳＴＢＹによりトランジスタＴ２１がオフするため、検出部４２に貫通電流が流れない。この時、検出部４２はＨレベル（高電位電源ＡＶＤ３レベル）の検出信号Ｓ１１を出力する。
【００３２】
制御部４３において、Ｈレベルの検出信号Ｓ１１により第１トランジスタＴ３１がオフし、電源がオンであるため第２トランジスタＴ３２がオンし第４トランジスタＴ３４がオフする。そして、第２トランジスタＴ３２のオンによりゲート電圧が低電位電源ＶＳＳレベルとなって第３トランジスタＴ３３がオンする。従って、制御部４３は、Ｈレベルの制御信号Ｓ１２を出力し、出力部４１のトランジスタＴＰ２のバックゲートの電位をＨレベルにする。この時、パワーダウン信号ＰＤによりトランジスタＴ１１がオフしていると、第２トランジスタＴＰ２に流れる電流は、そのトランジスタＴＰ２のゲートが接続されたトランジスタＴ１１及び定電流源５１により決定される。従って、出力端子ＰＯは、トランジスタＴ１１及び定電流源５１により設定される電流が供給される。一方、パワーダウン信号ＰＤによりトランジスタＴ１１がオンしていると、該トランジスタＴ１１のソース及びバックゲートを介して制御信号Ｓ１２がトランジスタＴＰ２のゲートに供給される、つまりトランジスタＴＰ２はゲート及びバックゲートの電位がＨレベル（高電位電源ＡＶＤ３レベル）となるため、トランジスタＴＰ２がオフし、電流が流れなくなり、出力が停止される。
【００３３】
次に、インタフェース装置３２の電源が投入されていない、即ち電源がオフの場合について説明する。この時、検出部４２のトランジスタＴ２１にはＬレベルのスタンバイ信号ＳＴＢＹが供給される。電源がオフであるため、ノードＮ１１の電位はＬレベルとなる。出力端子ＰＯに外部から電圧が加わると、高電位電源ＡＶＤ３の電位に対して出力端子ＰＯの電位が高くなり、ゲートがノードＮ１１に接続された第１トランジスタＴ３１とゲートが高電位電源ＡＶＤ３に接続された第４トランジスタＴ３４がオンする。第２トランジスタＴ３２は、オンした第１トランジスタＴ３１を介して供給される電圧によりオフし、第３トランジスタＴ３３は、オンした第１トランジスタＴ３１及び第４トランジスタＴ３４を介して供給される電圧によりオフする。従って、制御部４３は、出力端子ＰＯの電位とほぼ等しい電位の制御信号Ｓ１２を出力し、出力部４１のトランジスタＴＰ２のバックゲートの電位を出力端子ＰＯの電位とほぼ等しくする。そして、パワーダウン信号ＰＤがＬレベルであるため、オンしたトランジスタＴ１１を介してトランジスタＴＰ２のゲートの電位を出力端子ＰＯの電位とほぼ等しくなる。これら電位によってトランジスタＴＰ２はオフするため、出力端子ＰＯから高電位電源ＡＶＤ３に向かって電流が流れるのが防止される。
【００３４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）出力端子ＰＯと高電位電源ＡＶＤ３との間に接続されたトランジスタＴＰ２は、そのバックゲートの電位が制御部４３により高電位電源ＡＶＤ３又は出力端子ＰＯの電位に制御される。従って、高電位電源ＡＶＤ３のオフ時にバックゲートの電位を出力端子ＰＯの電位に制御することで、出力端子ＰＯからトランジスタＴＰ２を介して高電位電源ＡＶＤ３に流れる電流を阻止することができる。
【００３５】
（２）検出部４２は、複数の抵抗Ｒ１１〜Ｒ１４により高電位電源ＡＶＤ３の電位を検出した検出信号Ｓ１１を出力する。その検出部４２にはスタンバイ信号ＳＴＢＹに応答してオンオフするトランジスタＴ２１が設けられ、該トランジスタＴ２１は、スタンバイ信号ＳＴＢＹにより高電位電源ＡＶＤ３のオン時にオフするように制御される。従って、高電位電源ＡＶＤ３のオン時に複数の抵抗Ｒ１１〜Ｒ１４を介して高電位電源ＡＶＤ３から低電位電源ＶＳＳに向かって電流が流れないため、消費電力の増加を抑えることができる。
【００３６】
（３）検出部４２のトランジスタＴ２１は、検出信号Ｓ１１を出力するノードＮ１１と低電位電源ＶＳＳとの間に挿入接続されるため、トランジスタＴ２１のオフ時に制御部４３に高電位電源レベルの検出信号Ｓ１１を供給することができる。このため、制御部４３の第３トランジスタＴ３３をオンすることで、出力部４１のトランジスタＴＰ２のバックゲートの電位を高電位電源ＡＶＤ３のレベルとすることができる。
【００３７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・ＭＰＵ３１がスタンバイ信号ＳＴＢＹ，パワーダウン信号ＰＤを出力するレジスタの内容を書き換える構成としてもよい。また、ＭＰＵ３１が直接信号ＰＤ，ＳＴＢＹを出力する構成としても良い。また、レジスタをインタフェース装置３０に備え、該インタフェース装置の動作電源により両信号ＰＤ，ＳＴＢＹを出力する構成としてもよく、動作電源つまり高電位電源ＡＶＤ３のオンオフに応じたレベルを持つスタンバイ信号ＳＴＢＹが図３に示すトランジスタＴ２１のゲートに供給される。この構成によれば、スタンバイ信号ＳＴＢＹを制御する回路が不要となる。
【図面の簡単な説明】
【００３８】
【図１】一実施形態のシステムの概略構成図である。
【図２】プリンタの一部構成を示すブロック図である。
【図３】ドライバ回路の一部回路図である。
【図４】ドライバ回路の一部回路図である。
【図５】従来のドライバ出力段の回路図である。
【図６】機器間の接続を示す概略図である。
【符号の説明】
【００３９】
４１  出力部
４２  検出部
４３  制御部
ＰＯ  出力端子
Ｎ１１  ノード
Ｒ１１〜Ｒ１４  抵抗
Ｓ１１  検出信号
Ｔ３１  第１トランジスタ
Ｔ３２  第２トランジスタ
Ｔ３３  第３トランジスタ
Ｔ３４  第４トランジスタ
ＴＰ２  第２トランジスタ
ＶＳＳ  低電位電源
ＡＶＤ３  高電位電源
【図１】
0004800733.tif 000002
【図２】
0004800733.tif 000003
【図３】
0004800733.tif 000004
【図４】
0004800733.tif 000005
【図５】
0004800733.tif 000006
【図６】
0004800733.tif 000007