(57)【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数のパルス遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路と、
計測タイミングを示す計測信号が入力されると、前記パルス遅延回路内で前記パルス信号が通過した前記パルス遅延ユニットの段数に対応する数値データを生成する上位符号化回路と、
前記計測タイミング後に最初に反転したパルス遅延ユニットの出力を、反転タイミング信号として抽出する反転タイミング抽出回路と、
予め設定された第１の遅延時間で信号を遅延させる複数の第１遅延ユニットを直列又はリング状に接続してなり、前記反転タイミング抽出回路にて抽出された反転タイミング信号を順次遅延させながら伝送する第１遅延ラインと、
前記パルス遅延ユニットの遅延時間の１／Ｍ（Ｍは２以上の整数）に設定された遅延時間差だけ前記第１の遅延時間より大きな第２の遅延時間で信号を遅延させる複数の第２遅延ユニットを直列又はリング状に接続してなり、前記計測信号を順次遅延させながら伝送する第２遅延ラインと、
前記第１遅延ライン上の遅延信号が通過した前記第１遅延ユニットの段数が、前記第２遅延ライン上の遅延信号が通過した前記第２遅延ユニットの段数を追い抜くまでに要した前記第１又は第２遅延ユニットの段数に基づいて、前記計測タイミングと前記パルス遅延ユニットの出力の反転タイミングとの時間差に対応した数値データを生成する下位符号化回路と、
を備え、前記上位符号化回路により生成された数値データを上位ビット、前記下位符号化回路により生成された数値データを下位ビットとする出力データを生成する数値化装置。
【請求項２】
前記第１遅延ラインを構成する第１遅延ユニット、及び第２遅延ラインを構成する第２遅延ユニットは、前記アナログ入力信号を駆動電圧とすることを特徴とする請求項１に記載の数値化装置。
【請求項３】
前記遅延時間差を規定する数値Ｍが、２の累乗であることを特徴とする請求項１又は請求項２に記載の数値化装置。
【請求項４】
前記アナログ入力信号として定電圧信号を供給すると共に、前記パルス遅延回路を起動する時間計測制御回路を備え、
外部から前記計測信号が入力される毎に、前記起動回路による前記パルス遅延回路の起動タイミングから、前記計測信号が示す計測タイミングまでの時間間隔を数値化した出力データを生成することを特徴とする請求項１乃至請求項３のいずれかに記載の数値化装置。
【請求項５】
前記パルス遅延回路を起動後、予め設定された一定周期で前記計測信号を供給するＡ／Ｄ変換制御回路を備え、
前記Ａ／Ｄ変換制御回路から前記計測信号が供給される毎に、外部から入力される前記アナログ信号の電圧レベルを、前記計測信号が示す計測タイミングで数値化した出力データを生成することを特徴とする請求項１乃至請求項３のいずれかに記載の数値化装置。
【請求項６】
前記出力データを逐次記憶すると共に、記憶されている前回の出力データと新たに生成された出力データとの差分を算出する差分演算回路を備えることを特徴とする請求項１乃至請求項５のいずれかに記載の数値化装置。
【請求項７】
前記下位符号化回路は、
前記第１及び第２遅延ラインの同一段目に位置する第１及び第２遅延ユニット毎に設け
られ、両遅延ユニットの一方の出力をデータ入力、他方の出力をクロック入力とする複数のフリップフロップ回路からなるエッジ検出回路と、
前記エッジ検出回路の中で、出力レベルが変化した先頭のフリップフロップ回路の段数を数値化した段数データを生成するエンコーダと、
前記エンコーダにて生成された段数データを前記反転タイミングから前記計測タイミングまでの時間差に従って単調増加する数値データに変換するデータ変換回路と、
からなることを特徴とする請求項１乃至請求項６のいずれかに記載の数値化装置。
【請求項８】
前記データ変換回路は、前記段数データに含まれるオフセットの除去及びゲイン誤差の補正のうち少なくとも一方を実行することを特徴とする請求項７に記載の数値化装置。
【請求項９】
前記アナログ入力信号として定電圧信号を供給すると共に、前記パルス遅延回路を起動後、前記測定信号を該測定信号の供給周期を連続的に変化させながら供給する調整制御回路と、
前記調整制御回路から前記測定信号が供給される毎に前記エンコーダから出力される数値データに基づいて、前記データ変換回路が実行する補正に用いる補正データを求める補正データ生成回路と、
を備えることを特徴とする請求項８に記載の数値化装置。
【請求項１０】
電源電圧及び温度のうち少なくとも一方に対する遅延特性が前記パルス遅延ユニットと等しい遅延回路を、前記第２遅延ラインの入力に設けたことを特徴とする請求項１乃至請求項９のいずれかに記載の数値化装置。
【請求項１１】
前記第１及び第２遅延ユニットに印加する電源電圧を調整することにより、該第１及び第２遅延ユニットの遅延時間を調整するＤ／Ａ変換器を備えることを特徴とする請求項１乃至請求項１０のいずれかに記載の数値化装置。
【請求項１２】
前記パルス遅延ユニットは、直列接続された複数のインバータゲート回路により構成されていることを特徴とする請求項１乃至請求項１１のいずれかに記載の数値化装置。
【請求項１３】
前記パルス遅延ユニットは、ＣＭＯＳインバータ回路からなり、
前記パルス遅延ユニットの電源電圧は、前記ＣＭＯＳインバータ回路を構成するＮチャンネルトランジスタの閾値電圧とＰチャンネルトランジスタの閾値電圧とを加算した値より小さな値に設定されていることを特徴とする請求項１乃至請求項１２のいずれかに記載の数値化装置。
【請求項１４】
前記第１遅延ライン及び第２遅延ラインを構成するトランジスタのサイズをデザインルールの２倍以上とすることを特徴とする請求項１乃至請求項１３のいずれかに記載の数値化装置。
【請求項１５】
前記反転タイミング抽出回路は、
前記計測信号を、前記パルス遅延回路を構成する各パルス遅延ユニットの出力でそれぞれラッチするラッチ回路と、
前記ラッチ回路の出力の論理和を前記反転タイミング信号として出力する論理和回路と、
を備え、
前記上位符号化回路は、前記ラッチ回路の出力に従って動作するように構成されていることを特徴とする請求項１乃至請求項１４のいずれかに記載の数値化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号レベルや信号の時間間隔を数値化する数値化装置に関する。
【背景技術】
【０００２】
従来より、アナログ信号の信号レベルを数値化する数値化装置であるＡ／Ｄ変換装置の一つとして、全ての部分がデジタル回路で構成されるＴＡＤ方式のＡ／Ｄ変換装置（以下、単に「ＴＡＤ」という）が知られている。
【０００３】
このＴＡＤは、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する複数の遅延ユニットを直列又はリング状に接続してなるパルス遅延回路を用いて構成され、予め設定された測定時間の間にパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力するように構成されている（例えば、特許文献１参照。）。
【０００４】
つまり、ＴＡＤは、遅延ユニットの遅延時間が電源電圧に応じて変化するのを利用したものであり、アナログ入力信号を電源電圧としてパルス遅延回路を構成する各遅延ユニットに供給することで、パルス遅延回路内を周回するパルス信号の移動速度をアナログ入力信号にて変調し、その移動速度を、所定の測定時間内にパルス信号が通過した遅延ユニットの個数をカウントすることにより測定するものである。
【０００５】
また、ＴＡＤは、アナログ入力信号として定電圧信号を供給することで、パルス遅延回路を構成する遅延ユニットの遅延時間を一定にして使用することにより、測定時間の長さに対応した数値データを出力する時間計測装置としても使用可能であることが知られている。
【特許文献１】特開平５−２５９９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記ＴＡＤでは、測定値（数値データ）の分解能を高めるためには、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間を短くするか、或いは測定時間（但し、Ａ／Ｄ変換装置として使用する場合に限る）を長くすればよい。
【０００７】
しかし、上記ＴＡＤにおいて、パルス遅延回路を構成する遅延ユニット一段当たりの遅延時間は、遅延ユニットを構成する素子（インバータ等のゲート回路）の微細化レベル（ＣＭＯＳデザインルール）により決定されるため、Ａ／Ｄ変換の分解能を高めるためにパルス遅延回路の遅延ユニット一段当たりの遅延時間を短くするには限界があるという問題があった。特に、省電力化のためにＴＡＤを低電圧駆動する必要がある場合、遅延ユニット一段当たりの遅延時間は、遅延ユニットの駆動電圧の大きさによっても制限されてしまう。
【０００８】
また、上記ＴＡＤをＡ／Ｄ変換装置として使用する場合、高速なＡ／Ｄ変換（例えば、数ＭＨｚ〜数十ＭＨｚ）が要求されるシステムでは、測定時間を長くすることでＡ／Ｄ変換の分解能を高めるという対応を採用することができないという問題もあった。
【０００９】
なお、高速なＡ／Ｄ変換が可能な並列型（フラッシュ型とも呼ばれる）のＡ／Ｄ変換装置も知られているが、この並列型のＡ／Ｄ変換装置においてＡ／Ｄ変換の分解能を高めるには、その分解能に応じた多数の基準電圧をアナログ回路を用いて生成する必要があり、装置規模が大型化し複雑で高価な装置となってしまうという問題があった。
【００１０】
本発明は、上記問題点を解決するために、デジタル回路のみからなる簡易な構成で、信号レベルや時間間隔の数値化を高速かつ高精度に実行する数値化装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた請求項１に記載の数値化装置は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数のパルス遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路を備えており、計測タイミングを示す計測信号が入力されると、上位符号化回路が、パルス遅延回路内でパルス信号が通過したパルス遅延ユニットの段数に対応する数値データを生成する。
【００１２】
また、本発明の数値化装置は、更に、計測タイミング後に最初に反転したパルス遅延ユニットの出力を、反転タイミング信号として抽出する反転タイミング抽出回路と、予め設定された第１の遅延時間で信号を遅延させる複数の第１遅延ユニットを直列又はリング状に接続してなり、反転抽出回路にて抽出された反転タイミング信号を順次遅延させながら伝送する第１遅延ラインと、パルス遅延ユニットの遅延時間の１／Ｍ（Ｍは２以上の整数）に設定された遅延時間差だけ第１の遅延時間より大きな第２の遅延時間で信号を遅延させる複数の第２遅延ユニットを直列又はリング状に接続してなり、前記計測信号を順次遅延させながら伝送する第２遅延ラインとを備えており、下位符号化回路が、第１遅延ライン上の遅延信号が通過した第１遅延ユニットの段数が、第２遅延ライン上の遅延信号が通過した第２遅延ユニットの段数を追い抜くまでに要した第１又は第２遅延ユニットの段数に基づいて、計測タイミングとパルス遅延ユニットの出力の反転タイミングとの時間差に対応した数値データを生成する。
【００１３】
これにより、上位符号化回路により生成された数値データを上位ビット、下位符号化回路により生成された数値データを下位ビットとする出力データを生成する。
つまり、本発明の数値化装置は、パルス遅延回路，上位符号化回路を主尺とし、反転タイミング抽出回路、第１遅延ユニット，第２遅延ユニット，下位符号化回路を副尺として、主尺では、パルス遅延回路の起動タイミングから計測信号が示す計測タイミングまでの時間間隔を、パルス遅延ユニットの一段当たりの遅延時間に等しい分解能で計測（数値化）し、一方、副尺では、主尺のＭ倍の分解能（主尺のＬＳＢの１／Ｍの精度）で、計測タイミングとパルス遅延ユニットの反転タイミングとの時間差を計測（数値化）する。
【００１４】
なお、副尺の分解能は、第１遅延ユニット及び第２遅延ユニットの遅延時間そのものではなく、両遅延ユニットの遅延時間差によって決まるため、微細なＣＭＯＳデザインルールを用いることなく、任意に設定することができる。
【００１５】
このように本発明の数値化装置によれば、デジタル回路のみからなる簡易な構成で、微細なＣＭＯＳデザインルールを用いたり、測定時間を長くすることなく、数値化した出力データの分解能を向上させることができるため、信号レベルや信号の時間間隔を高速かつ高精度に数値化することができる。
【００１６】
なお、第１遅延ラインを構成する第１遅延ユニット、及び第２遅延ラインを構成する第２遅延ユニットは、請求項２に記載のように、アナログ入力信号を駆動電圧とすることが望ましい。
【００１７】
この場合、アナログ入力信号の変動に基づくパルス遅延ユニットの遅延時間の変動と同じ割合で、第１遅延ユニット及び第２遅延ユニットの遅延時間も変動するため、その変動に基づく誤差を相殺することができる。
【００１８】
なお、上位符号化回路の出力を上位ビット，下位符号化回路の出力を下位ビットとする出力データを、通常の２進数として扱うことができるようにするためには、請求項３に記載のように、遅延時間差を規定する数値Ｍは２の累乗であることが望ましい。
【００１９】
次に、請求項４に記載の数値化装置は、アナログ入力信号として定電圧信号を供給すると共に、パルス遅延回路を起動する時間計測制御回路を備え、外部から計測信号が入力される毎に、起動回路によるパルス遅延回路の起動タイミングから計測信号が示す計測タイミングまでの時間間隔を数値化した出力データを生成する。
【００２０】
つまり、このような時間計測制御回路を備えた本発明の数値化装置は、時間計測装置として用いることができる。
また、請求項５に記載の数値化装置は、パルス遅延回路を起動後、予め設定された一定周期で前記計測信号を供給するＡ／Ｄ変換制御回路を備え、Ａ／Ｄ変換制御回路から計測信号が供給される毎に、外部から入力される前記アナログ信号の電圧レベルを、計測信号が示す計測タイミングで数値化した出力データを生成する。
【００２１】
つまり、このようなＡ／Ｄ変換制御回路を備えた本発明の数値化装置は、Ａ／Ｄ変換装置として用いることができる。
ところで、計測信号が連続的に供給される場合、連続した二つの計測信号が示す二つの計測タイミング間の時間間隔を数値化した出力データが得られるようにするため、請求項６に記載の数値化装置のように、出力データを逐次記憶すると共に、記憶されている前回の出力でたと新たに生成された出力データとの差分を算出する差分演算回路を備えていてもよい。
【００２２】
次に、下位符号化回路は、例えば、請求項７に記載のように、第１及び第２遅延ラインの同一段目に位置する第１及び第２遅延ユニット毎に設けられ、両遅延ユニットの一方の出力をデータ入力、他方の出力をクロック入力とする複数のフリップフロップ回路からなるエッジ検出回路を備え、エンコーダが、エッジ検出回路の中で、出力レベルが変化した先頭のフリップフロップ回路の段数を数値化した段数データを生成し、データ変換回路が、エンコーダにて生成された段数データを、反転タイミングから計測タイミングまでの時間差に従って単調増加する数値データに変換するように構成されていてもよい。
【００２３】
つまり、エンコーダが生成する段数データは、計測タイミングから反転タイミングまでの時間差に応じて単調増加する値となるが、副尺の出力としては、逆に、反転タイミングから計測タイミングまでの時間差に応じて単調増加する値である必要があるため、データ変換回路が必要となるのである。
【００２４】
ところで、エンコーダにて生成される段数データは、パルス遅延ユニットの出力の反転タイミングに対する第１遅延ライン入力の遅延と、測定タイミングに対する第２遅延ライン入力の遅延とが異なる場合に生じるオフセットや、第１遅延ユニットと第２遅延ユニットとの間の遅延時間差がパルス遅延ユニットの遅延時間の１／Ｍと正確に一致していない場合に生じるゲイン誤差の影響を受ける。
【００２５】
このため、データ変換回路は、請求項８に記載のように、段数データに含まれるオフセットの除去、及びゲイン誤差の補正のうち少なくとも一方を実行するように構成されていることが望ましい。
【００２６】
そして、この場合、請求項９に記載のように、調整制御回路は、アナログ入力信号として定電圧信号を供給すると共に、パルス遅延回路を起動後、測定信号を該測定信号の供給周期を連続的に変化させながら供給し、補正データ生成回路が、調整制御回路から測定信号が供給される毎にエンコーダから出力される数値データに基づいて、データ変換回路での補正に用いる補正データを求めるように構成されていてもよい。
【００２７】
即ち、計測信号の周期を変化させることによって、パルス遅延ユニットの出力の反転タイミングと計測タイミングとの関係を様々に変化させた時の段数データを得ることができる。なお、段数データは、反転タイミングと計測タイミングとが一致している時に最も小さく、計測タイミングに対して反転タイミングが遅れるほど大きな値となり、これをグラフ化すると、図６に示すように、鋸波状の繰り返し波形となる。
【００２８】
そして、このようにして得られた段数データのうち、計測タイミングが反転タイミングから僅かに遅れた時に得られる最大値ＤＤmax が、段数データを、反転タイミングから計測タイミングまでの時間差に応じて単調増加する数値データに変換する際、及びオフセットを除去する際に必要な補正データとなり、また、段数データの最大値ＤＤmax から最小値ＤＤmin までの大きさ（段数データの値域の大きさ）が、ゲイン誤差の補正に必要な補正データとなる。
【００２９】
また、請求項１０に記載のように、電源電圧及び温度のうち少なくとも一方に対する遅延特性が前記パルス遅延ユニットと等しい遅延回路を、前記第２遅延ラインの入力に設けてもよい。特に、遅延回路は、パルス遅延ユニットと同じものを用いることが望ましい。
【００３０】
この場合、パルス遅延ユニットの遅延特性の変動に基づいて生じる計測タイミングと反転タイミングとの関係の変動を、遅延回路にて相殺することができ、副尺が出力する数値データの精度を、電源電圧や温度の変動によらず安定したものとすることができる。
【００３１】
また、請求項１１に記載のように、第１及び第２遅延ユニットに印加する電源電圧を調整するＤ／Ａ変換器を設け、このＤ／Ａ変換器により、第１及び第２遅延ユニットの遅延時間を調整するように構成してもよい。
【００３２】
この場合、第１遅延ユニットと第２遅延ユニットとの遅延時間差を精度良く設定することができるため、下位符号化回路でのゲイン誤差の補正を省略することができる。
ところで、請求項１２に記載のように、パルス遅延ユニットは、請求項１２に記載のように、直列接続された複数のインバータゲート回路により構成されていていることが望ましい。
【００３３】
このように構成された本発明の数値化回路によれば、各パルス遅延ユニット間の遅延時間のばらつきを抑えることができ、高精度な数値データを得ることができる。
即ち、個々のインバータゲート回路の遅延時間は、製造プロセスによるばらつきが存在するため、パルス遅延ユニットを単一のインバータゲート回路にて構成した場合、そのばらつきの影響を直に受けて、各パルス遅延ユニットの遅延時間がばらつくことになる。これに対して、パルス遅延ユニットを複数のインバータゲート回路にて構成すれば、個々のインバータゲート回路のばらつきが平均化されるため、各パルス遅延ユニットの遅延時間（ひいては、主尺が生成する数値データのＬＳＢ）を均一にすることができるのである。
【００３４】
なお、１つのパルス遅延ユニットを構成するインバータゲート回路の数を多くするほど、各パルス遅延ユニットの遅延時間は均一になるが、その遅延時間の長さも増大し、パルス遅延ユニットの遅延時間が長くなるほど、副尺を構成する回路の規模が増大する。従って、１つのパルス遅延ユニットを構成するインバータゲート回路の数は、副尺を構成する回路の規模を許容できる範囲で最大限の大きさに設定すればよく、実用的には、６〜８個程度が望ましい。
【００３５】
また、パルス遅延ユニットが、ＣＭＯＳインバータ回路からなる場合、請求項１３に記載のように、パルス遅延ユニットの電源電圧は、ＣＭＯＳインバータ回路を構成するＮチャンネルトランジスタの閾値電圧とＰチャンネルトランジスタの閾値電圧とを加算した値より小さな値に設定されていてもよい。
【００３６】
この場合、パルス遅延ユニットでの消費電力を大幅に低減することができる。また、この場合、パルス遅延ユニットの一段当たりの遅延時間は大きくなるが、副尺で分解能を確保することができるため、消費電力の低減と出力データの分解能の確保とを両立させることができる。
【００３７】
更に、請求項１４に記載のように、第１遅延ライン及び第２遅延ラインを構成するトランジスタのサイズは、デザインルールの２倍以上とすることが望ましい。
この場合、第１及び第２遅延ラインを構成する第１及び第２遅延ユニットの特性の製造ばらつきを小さく抑えることができ、副尺での測定精度を向上させることができる。
【００３８】
また、請求項１５に記載のように、反転タイミング抽出回路は、計測信号を、パルス遅延回路を構成する各パルス遅延ユニットの出力でそれぞれラッチするラッチ回路と、ラッチ回路の出力の論理和を反転タイミング信号として出力する論理和回路とを備え、上位符号化回路は、ラッチ回路の出力に従って動作するように構成されていてもよい。
【００３９】
この場合、反転タイミング抽出回路と上位符号化回路とでラッチ回路を共有することになるため、回路規模を削減することができる。また、同じラッチ回路の出力が、上位符号化回路と、反転タイミング信号を生成する論理和回路、ひいては補間回路１４に供給されることになるため、両者の動作タイミングを一致させることができ、その結果、補間回路が生成する下位データの精度を向上させることができる。
【発明を実施するための最良の形態】
【００４０】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図２（ａ）は、本発明が適用された時間計測装置１の全体構成を示すブロック図、図２（ｂ）はその動作を示すタイミング図、図１は、時間計測装置１の主要部である数値化部１０の構成を示す回路図を含んだブロック図である。
【００４１】
図２に示すように、時間計測装置１は、一定電圧（本実施形態では５Ｖ）のアナログ入力信号Ｖinを出力すると共に、外部からの起動指令に従って、信号レベルが非アクティブ（本実施形態ではロウレベル）からアクティブレベル（本実施形態ではハイレベル）に変化する起動信号ＰＡを出力する時間計測制御部３と、時間計測制御部３からアナログ入力信号Ｖin、及び起動信号ＰＡの供給を受け、起動信号ＰＡがアクティブレベルに変化した起動タイミングＴｓ以降に、パルス状の計測信号ＰＢが入力されると、この計測信号ＰＢの立ち上がりエッジを計測タイミングＴｉ（ｉ＝１，２，３，…）として、起動タイミングＴｓから初回の計測タイミングＴ１までの時間間隔、又は前回の計測タイミングＴi-1 から今回の計測タイミングＴｉまでの時間間隔を数値化した出力データＤＴを生成する数値化部１０とからなる。
【００４２】
次に、数値化部１０は、図１に示すように、信号を所定の遅延時間Ｔｄだけ遅延させて出力するＬ（Ｌ＝２b ，ｂは正整数）個の遅延ユニット（本発明におけるパルス遅延ユニットに相当）ＤＵをリング状に連結してなり、起動信号ＰＡの入力によって発生するパルス信号を周回させるリングディレイライン（ＲＤＬ）として構成されたパルス遅延回路１１と、計測信号ＰＢの計測タイミングＴｉで、パルス遅延回路１１を構成する各遅延ユニットＤＵの出力Ｐ1 〜ＰL をラッチし、そのラッチ結果に基づいて、パルス信号が通過した遅延ユニットＤＵが先頭から何段目にあるかを表すｂビットのデジタルデータ（以下「中位データ」ともいう）ＤＭに変換して出力するラッチ＆エンコーダ１２と、パルス遅延回路１１の最終段の遅延ユニットＤＵの出力（周回クロック）に従ってカウント動作するｃ（ｃは正整数）ビットのカウンタからなる周回数カウンタ１５と、周回数カウンタ１５によるカウント値を計測タイミングでラッチし、そのラッチしたｃビットのデジタルデータ（以下「上位データ」ともいう）ＤＨを出力するラッチ回路１６とを備えている。
【００４３】
なお、ラッチ＆エンコーダ１２，周回数カウンタ１５，ラッチ回路１６が本発明における上位符号化回路に相当する。
このうち、パルス遅延回路１１を構成する各遅延ユニットＤＵは、図１６（ａ）に示すように、ＣＭＯＳインバータゲート回路を２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。但し、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成されている。
【００４４】
そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、パルス遅延回路１１は、図示しないが、パルス遅延回路１１内でのパルス信号の周回が継続して行われるように、初段の遅延ユニットＤＵの入力端子の信号レベルを操作するように構成されている。このようなパルス遅延回路１１の具体的な構成は、例えば、特開平６−２１６７２１号等に詳述されているため、ここではその詳細についての説明を省略する。
【００４５】
なお、各遅延ユニットＤＵには、バッファ回路１８を介して、時間計測制御部３から供給されるアナログ入力信号Ｖinが駆動電圧として印加されており、各遅延ユニットＤＵの遅延時間は、アナログ入力信号Ｖinの電圧レベルに応じて変化する。
【００４６】
但し、本実施形態では、アナログ入力信号Ｖinが一定電圧であるため、遅延ユニットＤＵの遅延時間も一定であり、従って、パルス信号が通過する遅延ユニットＤＵの段数は、起動タイミングＴｓから計測タイミングＴｉまでの時間に比例して変化する。
【００４７】
また、数値化部１０は、各遅延ユニットＤＵの出力Ｐ1 〜ＰL のうち、計測信号ＰＢの入力後、最初に信号レベルが反転したタイミングを表す反転タイミング信号ＰＲを生成する反転タイミング抽出回路１３と、反転タイミング信号ＰＲが示す反転タイミングと計測信号ＰＢが示す計測タイミングＴｉとの時間差を、ラッチ＆エンコーダ１２が出力する中位データＤＭのＭ（Ｍ＝２a ，ａは正整数）倍の分解能で表したａビットのデジタルデータ（以下「下位データ」ともいう）ＤＬに変換して出力する補間回路１４と、補間回路１４からの下位データＤＬを下位ビット、ラッチ＆エンコーダ１２からの中位データＤＭを中位ビット、ラッチ回路１６からの上位データＤＨを上位ビットとするＮ（＝ａ＋ｂ＋ｃ）ビットのデータを、起動タイミングＴｓから計測タイミングＴｉまでの時間間隔を表す絶対値データＤＡとして逐次記憶すると共に、前回の計測で記憶された絶対値データＤＡと今回の計測で得られた絶対値データＤＡとの差分を求めることにより、前回の計測タイミングＴi-1 から今回の計測タイミングＴｉまでの時間間隔を表すＮビットの出力データＤＴを生成する差分演算回路１７  ここで、図３は、反転タイミング抽出回路１３の詳細を示す回路図、図４は、補間回路１４の詳細を示す回路図を含んだブロック図である。
【００４８】
反転タイミング抽出回路１３は、図３に示すように、計測信号ＰＢをデータ入力とし、パルス遅延回路１１を構成する各遅延ユニットＤＵの出力Ｐ1 〜ＰL をそれぞれのクロック入力とするＬ個のフリップフロップ回路ＤＦＦと、これらフリップフロップ回路ＤＦＦの出力を入力として補間回路１４に供給する反転タイミング信号ＰＲを生成するオア回路ＯＲと、反転タイミング信号ＰＲ及び計測信号ＰＢに基づいて、フリップフロップ回路ＤＦＦに、計測信号ＰＢの立ち上がりエッジ（即ち、計測タイミングＴｉ）でラッチ出力をリセットさせ、以後、反転タイミング信号ＰＲが立ち上がるまでの間ラッチ動作を行わせるための許可信号ＥＮを生成する許可信号生成回路１９とを備えている。
【００４９】
つまり、反転タイミング信号ＰＲは、計測信号ＰＢの入力（今回の計測タイミングＴｉ）後、出力が最初に立ち上がったタイミング（実際には、フリップフロップ回路ＤＦＦとオア回路ＯＲでの遅延が加わったタイミング）で立ち上がり、次回の計測タイミングＴi+1 まで、その状態が保持されることになる。
【００５０】
補間回路１４は、図４に示すように、所定の遅延時間Ｔd1だけ信号を遅延させるＰ（Ｐ≧Ｍ）個の遅延ユニット（本発明における第１遅延ユニットに相当）ＤＵ１を直列接続してなり、反転タイミング抽出回路１３からの反転タイミング信号ＰＲを入力とする第１遅延ライン２１と、所定の遅延時間Ｔd2だけ信号を遅延させる同じくＰ個の遅延ユニット（本発明における第２遅延ユニットに相当）ＤＵ２を直列接続してなり、計測信号ＰＢを入力とする第２遅延ライン２２と、第１遅延ライン２１のｐ（ｐ＝１，２，…，Ｐ）段目の遅延ユニットＤＵ１の出力をデータ入力Ｄｐ、第２遅延ライン２２のｐ段目の遅延ユニットＤＵ２の出力をクロック入力ＣＫｐとするＰ個のフリップフロップ回路（ＤＦＦ）で構成されたエッジ検出回路２３と、エッジ検出回路２３を構成する各フリップフロップ回路の出力ＱＶ1 〜ＱＶP に基づき、計測タイミングに対する反転タイミングのずれを、デジタルデータ（下位データＤＬ）に変換して出力する下位符号化部２４とを備えている。
【００５１】
なお、図示しないが、第１遅延ライン２１を構成する各遅延ユニットＤＵ１、及び第２遅延ライン２２を構成する各遅延ユニットＤＵ２には、パルス遅延回路１１を構成する各遅延ユニットＤＵと同様に、アナログ入力信号Ｖinが駆動電圧として印加されるように構成されている。
【００５２】
また、第２遅延ライン２２を構成する遅延ユニットＤＵ２の遅延時間Ｔd2は、パルス遅延回路１１を構成する遅延ユニットＤＵの遅延時間Ｔｄの１／Ｍだけ、第１遅延ライン２１を構成する遅延ユニットＤＵ１の遅延時間Ｔd1より大きな値、即ち、（１）式に示すように設定されている。
【００５３】
Ｔd2＝Ｔd1＋Ｔd／Ｍ                                             （１）
但し、本実施形態では、Ｔd1＝Ｔｄ、Ｍ＝１６（即ち、ａ＝４）に設定されている。
そして、図５に示すように、反転タイミング信号ＰＲは、計測信号ＰＢが第２遅延ライン２２に入力されるタイミングより遅れて（但し、遅延時間Ｔｄより小）、第１遅延ライン２１に入力されるが、両遅延ライン２１，２２を構成する遅延ユニットＤＵ１，ＤＵ２の遅延時間が（１）式に示す関係を有しているため、Ｍ段進むめば、反転タイミング信号ＰＲの遅延パルスは、必ず計測信号ＰＢの遅延パルスを追い越すことになる。
【００５４】
この時、エッジ検出回路２３を構成するｐ段目のフリップフロップ回路ＤＦＦの出力ＱＶp は、第１遅延ライン２１上の遅延パルスが、第２遅延ライン２２上の遅延パルスを追い越す前の段であればロウレベル、追い越した後の段であればハイレベルとなる。
【００５５】
図４に戻り、下位符号化部２４は、エッジ検出回路２３の出力ＱＶ1 〜ＱＶP に基づき、遅延パルスの追い越しが生じるまでに各遅延パルスが通過した遅延ユニットＤＵ１，ＤＵ２の段数を数値化した段数データを生成するエンコーダ２５と、エンコーダ２５にて生成された段数データＤＤを補正して下位データＤＬを生成するデータ変換回路２６とからなる。
【００５６】
なお、データ変換回路２６は、後述するオフセットデータ，除算データを記憶するメモリ２７と、メモリ２７に記憶されたオフセットデータからエンコーダ２５からの段数データＤＤを減算する減算器２８と、減算器２８での減算結果（第１補正データＨＤ１）を被除数、メモリ２７に記憶された除算データを除数とする除算を実行する除算器２９とからなり、除算器２９の除算結果（第２補正データＨＤ２）を下位データＤＬとして出力するように構成されている。
【００５７】
即ち、図６に示すように、エンコーダ２５にて生成される段数データＤＤは、遅延ユニットＤＵ出力の反転タイミングＴｒ（中位データＤＭのＬＳＢが変化するタイミング）と計測タイミングＴｉとが一致している時に最小値ＤＤmin となり、計測タイミングＴｉが反転タイミングＴｒから少しでも遅れた時に最大値ＤＤmax となる。また、その遅れが大きくなるほど（逆に言えば、反転タイミングＴｒに対する計測タイミングＴｉの進みが小さくなるほど）段数データＤＤは小さくなる。つまり、段数データＤＤは、計測タイミングＴｉを変化させると鋸波状に値が変化する。
【００５８】
なお、最小値ＤＤmin は、遅延ユニットＤＵの出力が示す反転タイミングと反転タイミング信号ＰＲの第１遅延ライン２１への入力タイミングとが正確に一致していれば、ＤＤmin ＝０となる。実際には、反転タイミング抽出回路１３の存在により、この入力タイミングは反転タイミングより遅延するためＤＤmin ≠０となり、いわゆるオフセットが生じる。
【００５９】
また、最大値ＤＤmax と最小値ＤＤmin との差は、遅延ユニットＤＵ１，ＤＵ２間の遅延時間差ΔＴ（＝Ｔd2−Ｔd1）が、正確にＴｄ／Ｍである場合には、ＤＤmax −ＤＤmin ＝Ｍ−１となるが、ΔＴ＞Ｔｄ／ＭではＤＤmax −ＤＤmin ≧Ｍ−１、逆にΔＴ＜Ｔｄ／ＭではＤＤmax −ＤＤmin ≦Ｍ−１となる。つまり、遅延時間差ΔＴの誤差は、段数データＤＤのゲイン誤差となり、図６における段数データＤＤの傾きを変化させる。
【００６０】
更に、段数データＤＤは、反転タイミングＴｒに対する計測タイミングＴｉの遅れが大きくなるほど値が小さくなるが、下位データＤＬに変換する際には、この遅れが大きくなるほど値が大きくなるように変換する必要がある。
【００６１】
このため、データ変換回路２６では、オフセットデータとして最大値ＤＤmax を用い、（２）式に従って第１補正データＨＤ１を求めることにより、図７中の直線Ａで表される段数データＤＤの特性を、直線Ｂで表される第１補正データＨＤ１に変換し、オフセットの除去と、反転タイミングＴｒに対する計測タイミングＴｉの遅れに対して単調増加する値への変換を行っている。
【００６２】
ＨＤ１＝ＤＤmax −ＤＤ                                        （２）
更に、除算データとして（ＤＤmax −ＤＤmin ）／Ｍを用い、（３）式に従って第２補正データＨＤ２を求めることにより、図７中の直線Ｂで表される第１補正データＨＤ１を、直線Ｃで表される第２補正データＨＤ２に変換することで、第２補正データＨＤ２、即ち下位データＤＬの値域が０〜Ｍ−１となるように補正を行っている。
【００６３】
ＨＤ２（＝ＤＬ）＝ＨＤ１×Ｍ／（ＤＤmax−ＤＤmin）            （３）
なお、このようなオフセットやゲイン誤差により、段数データＤＤがとる値の最大値ＤＤmax が変化するため、第１及び第２遅延ライン２１，２２における遅延ユニットＤＵ１，ＤＵ２の段数Ｐは、これらのオフセットやゲイン誤差を見込んで設定する必要がある。
【００６４】
以上説明したように、本実施形態の時間計測装置１では、パルス遅延回路１１，ラッチ＆エンコーダ１２，周回数カウンタ１５，ラッチ回路１６を主尺とし、反転タイミング抽出回路１３，補間回路１４を副尺として、主尺では、連続した二つの計測信号ＰＢ間の時間間隔を、遅延ユニットＤＵ一段当たりの遅延時間Ｔｄに等しい分解能で計測（数値化）すると共に、副尺（補間回路１４）では、遅延ユニットＤＵの反転タイミングＴｒから計測タイミングまでの時間差を、主尺のＭ倍の分解能（主尺のＬＳＢの１／Ｍの精度）で計測（数値化）することにより、高精度な時間計測を行っている。
【００６５】
また、補間回路１４は、遅延時間Ｔd1を有する複数の遅延ユニットＤＵ１からなる第１遅延ライン２１と、遅延ユニットＤＵよりΔＴ（＝Ｔｄ／Ｍ）だけ大きい遅延時間Ｔd2を有する複数の遅延ユニットＤＵ２からなる第２遅延ライン２２とを用いてデジタル回路のみにより構成されている共に、バーニアの分解能が、遅延ユニットＤＵ１，ＤＵ２の遅延時間ではなく、両遅延ユニットＤＵ１，ＤＵ２の遅延時間差ΔＴによって決まるように構成されている。
【００６６】
従って、本実施形態の時間計測装置１によれば、アナログ回路を用いた複雑な構成を用いることも、微細なＣＭＯＳデザインルールを用いることもなく、出力データＤＴの分解能を向上させることができ、計測信号ＰＢの時間間隔を高速かつ高精度に数値化することができる。
【００６７】
なお、本実施形態では、反転タイミング抽出回路１３を、図３に示すように、フリップフロップ回路ＤＦＦ，オア回路ＯＲ，許可信号生成部１９で構成したが、この場合、フリップフロップ回路ＤＦＦのデータ入力となる測定信号ＰＢが変化するタイミングによっては、フリップフロップ回路ＤＦＦの動作が不安定になり、フリップフロップ回路ＤＦＦでの遅延時間がばらつくことにより、安定した反転タイミング信号ＰＲが得られない可能性がある。
【００６８】
そこで、図１３に示す反転タイミング抽出回路１３ａのように、各フリップフロップ回路ＤＦＦの後段に、そのフリップフロップ回路ＤＦＦの出力をデータ入力とし、遅延ユニットＤＵの出力Ｐ1 〜ＰL のうち、前段のフリップフロップ回路ＤＦＦがクロック入力としているものとは異なるもの（少なくとも、フリップフロップ回路ＤＦＦの出力が安定するのに要する時間だけずれたもの、図では、位相が１８０°ずれたもの）をクロック入力、オア回路ＯＲの出力（即ち、反転タイミング信号ＰＲ）を反転させた信号をイネーブル入力とするフリップフロップ回路ＤＦＦ＿Ｅを設け、この２段目のフリップフロップ回路ＤＦＦ＿Ｅの出力をオア回路ＯＲの入力とすると共に、許可信号ＥＮによってフリップフロップ回路ＤＦＦ又はフリップフロップ回路ＤＦＦ＿Ｅのいずれか一方（図１３ではフリップフロップ回路ＤＦＦ＿Ｅ）の動作を制御するように構成してもよい。
【００６９】
この反転タイミング抽出回路１３ａによれば、１段目のフリップフロップ回路ＤＦＦでの遅延時間のばらつきが、反転タイミング信号ＰＲのタイミングに反映されることがない。従って、遅延ユニットＤＵの出力が示す反転タイミングに対する反転タイミング信号ＰＲの遅延は、２段目のフリップフロップ回路ＤＦＦでの遅延時間だけ増大するが、この遅延時間はばらつきのない一定値となるため、計測信号ＰＢ側に、これと同じ一定値の遅延時間を有する遅延回路を挿入することで、正確に相殺することができ、その結果、補間回路１４に精度の高い下位データＤＬを生成させることができる。
［第２実施形態］
次に、第２実施形態について説明する。
【００７０】
本実施形態では、第１実施形態とは数値化部１０ａの構成の一部が異なるだけであるため、その相異部分を中心に説明する。
図８は、本実施形態の時間計測装置１における数値化部１０ａの構成を示す回路図を含んだブロック図である。
【００７１】
図８に示すように、本実施形態における数値化部１０ａには、補間回路１４及び反転タイミング抽出回路１３に計測信号ＰＢを供給する経路上に、駆動電圧や温度に対する遅延特性が、パルス遅延回路１１を構成する遅延ユニットＤＵと同じになるように構成された遅延回路３１（例えば、一個の遅延ユニットＤＵ）が設けられ、また、補間回路１４以外の部分に計測信号ＰＢを供給する経路上に、遅延特性が駆動電圧や温度に依存しない遅延回路３２が設けられている。
【００７２】
このように構成された本実施形態の時間計測装置１によれば、パルス遅延回路１１を構成する遅延ユニットＤＵが、駆動電圧や温度に応じて遅延時間が変動することにより生じる、エンコーダ１２の出力（中位データＤＭ）の分解能（１ＬＳＢが表す時間幅）の変動をキャンセルすることができ、これら駆動電圧や温度変動によらず精度の安定した出力データＤＴを得ることができる。
【００７３】
なお、遅延回路３２は、駆動電圧や温度に依存しない遅延の絶対量を合わせるためのものである。
［第３実施形態］
次に、第３実施形態について説明する。
【００７４】
本実施形態では、第１実施形態とは数値化部１０ｂの構成の一部が異なるだけであるため、その相異部分を中心に説明する。
図１４は、本実施形態の時間計測装置１における数値化部１０ｂの構成を示す回路図を含んだブロック図である。
【００７５】
図１４に示すように、本実施形態における数値化部１０ｂは、第１実施形態におけるラッチ＆エンコーダ１２，反転タイミング抽出回路１３の代わりに、計測信号ＰＢの計測タイミングＴｉで、パルス遅延回路１１を構成する各遅延ユニットＤＵの出力Ｐ1 〜ＰL をラッチすると共に、そのラッチ結果に基づいて、各遅延ユニットＤＵの出力Ｐ1 〜ＰL のうち、計測信号ＰＢの入力後、最初に信号レベルが反転したタイミングを表す反転タイミング信号ＰＲを生成するラッチ＆反転タイミング抽出回路４３と、ラッチ＆反転タイミング抽出回路４３でのラッチ結果ＬＰ1 〜ＬＰL に基づいて、パルス信号が通過した遅延ユニットＤＵが先頭から何段目にあるかを表すｂビットのデジタルデータ（中位データ）ＤＭに変換して出力するエンコーダ４２とを備えている。
【００７６】
そして、ラッチ＆反転タイミング抽出回路４３は、図１５に示すように、図１３に示したタイミング抽出回路１３ａと同様に、１段目フリップフロップ回路ＤＦＦ，２段目フリップフロップ回路ＤＦＦ＿Ｅ，オア回路ＯＲ，許可信号生成回路１９により構成され、２段目フリップフロップ回路ＤＦＦ＿Ｅの出力を、ラッチ結果ＬＰ1 〜ＬＰL として、エンコーダ４２に供給するように構成されている。
【００７７】
このように構成された本実施形態の時間計測装置１によれば、第１実施形態におけるラッチ＆エンコーダ１２と反転タイミング抽出回路１３とがそれぞれ個別に備えていたラッチ回路を共有することになるため、回路規模を削減することができる。また、同じラッチ回路の出力が、エンコーダ４２と、反転タイミング信号ＰＲを生成するオア回路ＯＲ（ひいては補間回路１４）に供給されることになるため、エンコーダ４２が生成する中位データＤＭのＬＳＢの変化点と、補間回路１４が生成する段数データのＤＤmin からＤＤmax への変化点（図６参照）とを一致させることができ、下位データＤＬの精度を向上させることができる。
【００７８】
なお、本実施形態における数値化部１０ｂは、第２実施形態にて説明した遅延回路３１，３２を備えていてもよい。
［第４実施形態］
次に第４実施形態について説明する。
【００７９】
本実施形態では、第１実施形態とは、第１遅延ライン２１及び第２遅延ライン２２周辺の構成が異なるだけであるため、その相異部分を中心に説明する。
図９は、本実施形態における第１遅延ライン２１及び第２遅延ライン２２の周辺の構成を示す回路図である。
【００８０】
本実施形態では、第１遅延ライン２１を構成する遅延ユニットＤＵ１と第２遅延ライン２２を構成する遅延ユニットＤＵ２とは、同じ特性を有するように構成され、更に、図９に示すように、レジスタ３３に格納された第１遅延設定値に従って、第１遅延ライン２１を構成する各遅延ユニットＤＵ１の駆動電圧を発生させるＤ／Ａ変換器３４と、レジスタ３５に格納された第２遅延設定値に従って、第２遅延ライン２２を構成する各遅延ユニットＤＵ２の駆動電圧を発生させるＤ／Ａ変換３６とを備えている。
【００８１】
そして、レジスタ３３，３５に格納される第１遅延設定値及び第２遅延設定値は、遅延ユニットＤＵ１と遅延ユニットＤＵ２との遅延時間差ΔＴがＴｄ／Ｍとなるような駆動電圧を、Ｄ／Ａ変換器３４，３６に発生させる値に設定されている。
【００８２】
なお、これら第１及び第２遅延設定値は、周囲の状況（電源電圧、周囲温度など）に応じて可変設定されるように構成してもよい。
このように構成された本実施形態の時間計測装置１によれば、製造ばらつきによらず、遅延ユニットＤＵ１，ＤＵ２間の遅延時間差ΔＴを正確にＴｄ／Ｍに設定することができるため、測定精度を向上させることができる。また、本実施形態によれば、第１及び第２遅延設定値を変更することにより、補間回路１４の精度を簡単かつ任意に変更することができる。
【００８３】
なお、本実施形態では、ゲイン誤差を小さくすることができるため、データ変換回路２６にてゲイン誤差を補正するために設けられた除算器２９を省略してもよい。
また、本実施形態では、第１及び第２遅延ライン２１，２２を構成する遅延ユニットＤＵ１，ＤＵ２の段数に、ゲイン誤差を見込んだ余裕を設ける必要がないため、その分だけ、第１及び第２遅延ライン２１，２２の回路規模を小型化することができる。
［第５実施形態］
次に、第５実施形態について説明する。
【００８４】
本実施形態では、第１実施形態とは補間回路１４ａの構成が異なるだけであるため、この相異する部分を中心に説明する。
図１０に示すように、本実施形態における補間回路１４ａでは、第１遅延ライン２１ａ，第２遅延ライン２２ａが、遅延ユニットＤＵ１，ＤＵ２をそれぞれリング状に接続したリングディレイラインにより構成されている。
【００８５】
また、エッジ検出回路２３ａを構成するフリップフロップ回路ＤＦＦは、遅延ユニットＤＵ１の出力をデータ入力、遅延ユニットＤＵ２の出力と後述する周回停止信号Ｓのアンド出力をクロック入力とするように構成されている。
【００８６】
更に、エンコーダ２５ａは、エッジ検出回路２３ａの出力ＱＶ1 〜ＱＶP のいずれかが変化したこと（即ち、遅延パルスの追い越し）を検出すると、周回停止信号Ｓをハイレベルからロウレベルに変化させると共に、出力ＱＶ1 〜ＱＶP に基づいて、追い越しが生じた時の遅延パルスの位置（遅延ユニットＤＵ１，ＤＵ２の段数）を数値化した段数データを生成するように構成されている。
【００８７】
また、第２遅延ライン２２ａの最終段の遅延ユニットＤＵ２の出力（周回クロック）に従ってカウント動作する周回数カウンタ４１と、周回数カウンタ４１によるカウント値を、エンコーダ２５ａからの周回停止信号Ｓの立ち下がりエッジにてラッチするラッチ回路４２とを備えている。
【００８８】
そして、データ変換回路２６は、エンコーダ２５ａの出力を下位ビット、ラッチ回路４２の出力を上位ビットとするデジタルデータを段数データＤＤとして動作する。
つまり、本実施形態では、第１及び第２遅延ライン２１ａ，２２ａとしてリングディレイラインを用いているため、使用する遅延ユニットＤＵ１，ＤＵ２の数を大幅に削減することができ、補間回路１４ａ、ひいては時間計測装置１を小型化することができる。
【００８９】
なお、第１遅延ユニット２１ａを構成する遅延ユニットＤＵ１、及び第２遅延ユニット２１ｂを構成する遅延ユニットＤＵ２の駆動電圧は、第１実施形態と同様に、アナログ入力信号Ｖinであってもよいし、第３実施形態と同様に、Ｄ／Ａ変換器の出力であってもよい。
［第６実施形態］
次に、第６実施形態について説明する。
【００９０】
上記実施形態では、本発明を適用した時間計測装置１について説明したが、本実施形態では、本発明を適用したＡ／Ｄ変換装置２について説明する。
なお、図１１（ａ）は、Ａ／Ｄ変換装置２の全体構成を示すブロック図、図１１（ｂ）はその動作を示すタイミング図である。
【００９１】
図１１に示すように、Ａ／Ｄ変換装置２は、外部からの起動指令が入力されると、信号レベルが非アクティブ（本実施形態ではロウレベル）からアクティブレベル（本実施形態ではハイレベル）に変化する起動信号ＰＡを出力すると共に、起動信号ＰＡが示す起動タイミングＴｓから一定時間毎に信号が立ち上がる計測信号ＰＢを出力するＡ／Ｄ変換制御部４と、Ａ／Ｄ変換制御部４から起動信号ＰＡ及び計測信号ＰＢの供給を受け、計測信号ＰＢが示す計測タイミングＴｉ（即ち、一定周期）毎に、外部から供給されるアナログ入力信号Ｖinの信号レベルを数値化した出力データＤＴを出力する数値化部１０とからなる。
【００９２】
なお、数値化部１０は、第１実施形態のものと全く同様に構成に構成されている。
このように、時間計測装置１に用いたものと同じ数値化部１０を用いて、簡単にＡ／Ｄ変換装置２を構成することができる。
【００９３】
なお、本実施形態のＡ／Ｄ変換装置２に、上記第２実施形態乃至第４実施形態のいずれかに示した構成を適用してもよいことは言うまでもない。
［第７実施形態］
次に第７実施形態について説明する。
【００９４】
本実施形態では、図１２に示すように、上記各実施形態の時間計測装置１又はＡ／Ｄ変換装置２に、データ変換回路２６を構成するメモリ２７に格納された補正データ（オフセットデータ，除算データ）を自動更新するキャリブレーション回路５を備えたものである。
なお、図１２では、時間計測制御部３及びＡ／Ｄ変換制御部４の図示を省略している。
【００９５】
このキャリブレーション回路５は、検査用のアナログ入力信号Ｖin，起動信号ＰＡ，計測信号ＰＢを数値化部１０に供給する検査信号生成部６と、検査信号生成部６が供給する信号に従って動作する数値化部１０にて生成されたデータに基づいて補正データを求め、この求めた補正データで、メモリ２７の格納内容を更新する補正データ算出書込部７とからなる。
【００９６】
具体的には、検査信号生成部６は、外部から起動指令が入力されると、予め設定された期間の間、数値化部１０に対して、一定電圧のアナログ入力信号Ｖinを供給する。この状態で、起動信号ＰＡを供給してパルス遅延回路１１を起動後、測定タイミングと反転タイミングとの関係が様々に変化するように周期を変調した計測信号ＰＢを出力する。
【００９７】
すると、補正データ算出書込部７は、計測信号ＰＢが入力される毎に、数値化部１０から、下位符号化部２４を構成するエンコーダ２５にて生成される段数データＤＤを取り込む。計測信号ＰＢの周期を変調することは、計測タイミングと反転タイミングとの関係を様々に変化させることに相当するため、得られる段数データＤＤ群は、図６のグラフに示すようなものとなる。
【００９８】
従って、補正データ算出書込部７では、得られた段数データＤＤ群から、その最大値ＤＤmax 及び最小値ＤＤmin を抽出し、これに従って、メモリ２７には、オフセットデータとしてＤＤmax を、また、除算データとして（ＤＤmax −ＤＤmin ）／Ｍを格納する。
【００９９】
このように本実施形態では、補間回路１４が生成する下位データＤＬの生成に必要な補正データ（オフセットデータ，除算データ）を、適宜更新することができるため、下位データＤＬの精度を、常に良好な状態に保つことができる。
［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
【０１００】
例えば、上記実施形態では、パルス遅延回路１１として、遅延ユニットＤＵをリング状に接続したものを用いているが、遅延ユニットＤＵを直列接続したものを用いてもよい。この場合、周回数カウンタ１５及びラッチ回路１６を省略することができる。
【０１０１】
また、上記実施形態において、エッジ検出回路２３を構成するフリップフロップ回路ＤＦＦは、遅延ユニットＤＵ１の出力をデータ入力、遅延ユニットＤＵ２の出力をクロック入力としているが、逆に、遅延ユニットＤＵ２の出力をデータ入力、遅延ユニットＤＵ１の出力をクロック入力としてもよい。
【０１０２】
また、上記実施形態では、遅延ユニットＤＵとして、ＣＭＯＳインバータゲート回路を２段直列接続したものを用いているが、３段以上何段でもよく、例えば、図１６（ｂ）（ｃ）に示すように、ＣＭＯＳインバータゲート回路を４段又は８段直列接続したもの等を用いてもよい。
【０１０３】
このように１つの遅延ユニットＤＵを構成するＣＭＯＳインバータゲート回路の段数を増やすほど、各パルス遅延ユニット間の遅延時間のばらつきを抑えることができ、その結果、より高精度な数値データを得ることができる。
【図面の簡単な説明】
【０１０４】
【図１】第１実施形態における数値化部の構成を示す回路図を含んだブロック図。
【図２】第１実施形態の時間計測装置の全体構成を示すブロック図、及びその動作を示すタイミング図。
【図３】反転タイミング抽出回路の詳細を示す回路図。
【図４】補間回路の詳細を示す回路図を含んだブロック図。
【図５】補間回路の動作を示すタイミング図。
【図６】段数データと反転タイミング及び計測タイミングとの関係を示す説明図。
【図７】データ変換回路での動作を示す説明図。
【図８】第２実施形態における数値化部の構成を示す回路図を含んだブロック図。
【図９】第４実施形態における補間回路の構成の一部を示す回路図。
【図１０】第５実施形態における補間回路の全体構成を示す回路図。
【図１１】第６実施形態のＡ／Ｄ変換装置の全体構成を示すブロック図、及びその動作を示すタイミング図。
【図１２】第７実施形態におけるキャリブレーション回路の構成、及び数値化部との関係を示すブロック図。
【図１３】反転タイミング抽出回路の他の構成を示す回路図。
【図１４】第３実施形態における数値化部の構成を示す回路図を含んだブロック図。
【図１５】ラッチ＆反転タイミング抽出回路の詳細を示す回路図。
【図１６】遅延ユニットの構成を示す回路図。
【符号の説明】
【０１０５】
１…時間計測装置、２…Ａ／Ｄ変換装置、３…時間計測制御部、４…Ａ／Ｄ変換制御部、５…キャリブレーション回路、６…検査信号生成部、７…補正データ算出書込部、１０，１０ａ…数値化部、１１…パルス遅延回路、１２…ラッチ＆エンコーダ、１３，１３ａ…反転タイミング抽出回路、１４，１４ａ…補間回路、１５，４１…周回数カウンタ、１６，４２…ラッチ回路、１７…差分演算回路、１８…バッファ回路、１９…許可信号生成部、２１，２１ａ…第１遅延ライン、２２，２２ａ…第２遅延ライン、２３，２３ａ…エッジ検出回路、２４…下位符号化部、２５，２５ａ，４２…エンコーダ、２６…データ変換回路、２７…メモリ、２８…減算器、２９…除算器、３１，３２…遅延回路、３３，３５…レジスタ、３４，３６…Ｄ／Ａ変換器、４３…ラッチ＆反転タイミング抽出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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