(57)【特許請求の範囲】
【請求項１】
入力された電荷の量を電圧の変化として出力する増幅用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記増幅用トランジスタに転送する電荷転送手段とを含む単位画素が規則的に複数配列された固体撮像素子であって、
基板上に絶縁膜を介して形成された前記増幅用トランジスタのゲート電極となる第１ポリシリコン層と、前記第１ポリシリコン層上に近接離間して形成された、前記電荷転送手段を構成する転送トランジスタのゲート電極となる第２ポリシリコン層とを内部に有する第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた複数の第１の金属配線層を、前記第１層間絶縁膜の上面と共に被覆する第２層間絶縁膜と、
前記第２層間絶縁膜上に設けられた複数の第２の金属配線層を、前記第２層間絶縁膜の上面と共に被覆する第３層間絶縁膜と、
前記第１層間絶縁膜に穿設されており、前記第１ポリシリコン層及び前記第２ポリシリコン層を前記第１層間絶縁膜上の互いに異なる前記第１の金属配線層にそれぞれ別々に接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第１及び第２のビアホールと、
前記第２層間絶縁膜に穿設されており、前記第１の金属配線層と前記第２の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第３のビアホールと
を少なくとも有し、前記第１乃至第３のビアホールは、それぞれ金属からなる配線材料が内部に埋め込まれており、前記第２ポリシリコン層の膜厚は、前記第１ポリシリコン層の膜厚よりも薄く形成されていることを特徴とする固体撮像素子。
【請求項２】
前記第２ポリシリコン層の上面から前記第１層間絶縁膜の上面までの距離が、前記第１ポリシリコン層の膜厚と前記第２ポリシリコン層の膜厚との合計よりも小となるよう、前記第１ポリシリコン層及び前記第２ポリシリコン層が形成されていることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
入力された電荷の量を電圧の変化として出力する増幅用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記増幅用トランジスタに転送する電荷転送手段とを含む単位画素が規則的に複数配列された固体撮像素子であって、
基板上に絶縁膜を介して形成された前記増幅用トランジスタのリング状ゲート電極となるリング状の第１ポリシリコン層と、前記第１ポリシリコン層上に近接離間して形成された、前記電荷転送手段を構成する転送トランジスタのゲート電極となる第２ポリシリコン層とを内部に有する第１層間絶縁膜と、
前記第１層間絶縁膜上に設けられた複数の第１の金属配線層を、前記第１層間絶縁膜の上面と共に被覆する第２層間絶縁膜と、
前記第２層間絶縁膜上に設けられた複数の第２の金属配線層を、前記第２層間絶縁膜の上面と共に被覆する第３層間絶縁膜と、
前記第１層間絶縁膜に穿設されており、前記第１ポリシリコン層及び前記第２ポリシリコン層を前記第１層間絶縁膜上の互いに異なる前記第１の金属配線層にそれぞれ別々に接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第１及び第２のビアホールと、
前記第１ポリシリコン層の中心開口部を通り、前記基板と前記第１の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第３のビアホールと、
前記第２層間絶縁膜に穿設されており、前記第１の金属配線層と前記第２の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第４のビアホールと
を少なくとも有し、前記第１乃至第４のビアホールは、それぞれ金属からなる配線材料が内部に埋め込まれており、前記第２ポリシリコン層の膜厚は、前記第１ポリシリコン層の膜厚よりも薄く形成されていることを特徴とする固体撮像素子。
【請求項４】
前記第２ポリシリコン層の上面から前記第１層間絶縁膜の上面までの距離が、前記第１ポリシリコン層の膜厚と前記第２ポリシリコン層の膜厚との合計よりも小となるよう、前記第１ポリシリコン層及び前記第２ポリシリコン層が形成されていることを特徴とする請求項３記載の固体撮像素子。
【請求項５】
請求項１乃至４のいずれか一項記載の固体撮像素子を製造する固体撮像素子の製造方法において、
前記配線材料はアルミニウムを主成分とし、リフロースパッタ法により、前記配線材料を各前記ビアホールに埋め込む手順を有することを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及びその製造方法に係り、特にリング状ゲート電極を備えたＣＭＯＳ型の固体撮像素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置では、配線はアルミのリフロースパッタ法で行われることが多い。このアルミのリフロースパッタの手法とは、アルミニウム（Ａｌ）をスパッタ法を用いて成膜した後に、基板を３８０〜５００℃程度の再結晶温度まで加熱し、Ａｌ流動状態にして、ビアホール等にＡｌを流し込んで埋め込む手法のことをいう。このアルミのリフロースパッタ法は、タングステン（Ｗ）を用いた埋め込み手法よりも安価で容易に形成することができ、信頼性が高いことが特徴であるが、高アスペクト比のビアホールの埋め込みは難しい。
【０００３】
そこで、これを改善するためのリフロースパッタ手法として、従来より、Ａｌスパッタ前の下地の材料をチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等に変更するもの（例えば、特許文献１参照）や、Ａｌに銅（Ｃｕ）、亜鉛（Ｚｎ）、ゲルマニウム（Ｇｅ）等の他元素を混合するもの（例えば、特許文献２参照）、高圧下でリフローさせるもの（例えば、特許文献３参照）など様々な方法が提案されている。しかし、このようなリフロースパッタ手法でも、ビアホールの口径に対する長さの比率であるアスペクト比が２以上になると、ビアホール等の埋め込みの実施が難しいことが言及されており（例えば特許文献４参照）、その実施例においてもアスペクト比２.４までしか埋め込まれていない。本発明者が実施したリフロースパッタの条件においても、アスペクト比３を超えると実施が難しくなることが分かっている。
【０００４】
ところで、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型の固体撮像素子（以下、ＣＭＯＳセンサともいう）は、ＣＭＯＳプロセスという従来の大規模半導体集積回路（ＬＳＩ:Large Scale Integrated circuit）用製造工程をそのまま使用できるという特徴がある。ＬＳＩでは動作速度が優先されるため、配線による寄生容量などの影響をできるだけ避けるために、絶縁層を厚くし配線容量を減らしている。そのため、０.２５μｍ以下の素子では、前述したアルミのリフロースパッタ法ではなく、アスペクト比３を超えた高アスペクト比のビアホールが形成され、これを埋め込むためにタングステン（Ｗ）を化学気相成長（ＣＶＤ）の方法で成膜した後に、エッチングでビアホールを埋め込む、タングステンの埋め込み方法が用いられている（例えば、特許文献５参照）。また、ＣＭＯＳセンサ等の固体撮像素子においても、この配線手法をそのまま適用して、タングステンの埋め込みによる配線が用いられている（例えば、特許文献６参照）。
【０００５】
図７は従来の固体撮像素子の一例の配線構造を示す縦断面図である。同図において、この従来の固体撮像素子は、基板８１には画素の一部を構成するフォトダイオード８２が形成されており、また基板８１上にはゲート酸化膜８３を介して第１層間絶縁膜８４、第２層間絶縁膜８５、第３層間絶縁膜８６が積層された３層配線構造とされている。ゲート酸化膜８３上の第１層間絶縁膜８４内にはＣＭＯＳセンサの一部を構成する、平面形状がリング状のゲート電極となる第１ポリシリコン８７が形成され、また、それに隣接して例えばフォトダイオード８２に蓄積された電荷を、上記の第１ポリシリコン８７の直下の基板８１に形成された所定領域へ転送するための電荷転送手段を構成する転送ゲート電極となる第２ポリシリコン８８が形成されている。
【０００６】
第１層間絶縁膜８４には、ＣＭＯＳプロセスを適用して高アスペクト比のビアホールにタングステンを埋め込んだタングステンプラグ８９、９０、９１、９２が形成されており、タングステンプラグ８９、９２は基板８１の所定の領域を第１層間絶縁膜８４上の第１金属配線層９３に接続し、タングステンプラグ９０、９１は第１ポリシリコン８７、第２ポリシリコン８８をそれぞれ第１層間絶縁膜８４上の第１金属配線層９３に接続する。第２層間絶縁膜８５にはタングステンプラグ９４が所定位置に形成されて、第１層間絶縁膜８４上の第１金属配線層９３を第２層間絶縁膜８５上の第２金属配線層９５などに接続しており、タングステンプラグ８９〜９２と共にスタックビア構造９６を構成している。
【０００７】
更に、第３層間絶縁膜８６上には金属遮光膜９７が所定位置に形成され、金属遮光膜９７はパッシベーション膜９８で被覆されている。パッシベーション膜９８は平坦化層９９で被覆されている。また、フォトダイオード８２の上方の平坦化層９９上にはマイクロレンズ１００が搭載されており、光がマイクロレンズ１００を透過してフォトダイオード８２に集光するような構造になっている。なお、第１金属配線層９３、第２金属配線層９５、金属遮光膜９７は、前述したアルミのリフロースパッタ法で形成されている。
【０００８】
【特許文献１】特開平７−７８７８６号公報
【特許文献２】特開平６−８４９１１号公報
【特許文献３】特開平１０−１１６８９８号公報
【特許文献４】特開平７−５８１９９号公報
【特許文献５】特開平５−２９１１８５号公報
【特許文献６】特開２００３−２２９５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、図７に示した従来の固体撮像素子では、ＣＭＯＳプロセスをそのまま適用してタングステンプラグ８９〜９２、９４を用いて配線を行っているが、タングステンプラグの形成方法は、タングステンＣＶＤ（Chemical Vapour Deposition）又はＰＶＤ（Physical Vapour Deposition）等による成膜工程と、ＣＭＰ（Chemical Mechanical Polish）又はエッチバック等によるエッチング工程とから成り立っているため、工程数が多く、また、アルミのリフロースパッタ法に比べてコストが高いという問題がある。
【００１０】
また、図７に示した従来の固体撮像素子のように、多層配線構造を持つ固体撮像素子のオンチップレンズ化をする場合、集光性などの観点からフォトダイオード８２とマイクロレンズ１００との間の距離を短くした方がよいことが知られているが（例えば、特開２００３−５１５８５号公報参照）、図７に示したタングステンプラグ８９〜９２、９４は高アスペクト比のビアホールであるために、第１層間絶縁膜８４と第２層間絶縁膜８５の厚さが厚く、結果としてフォトダイオード８２とマイクロレンズ１００との間の距離が長くなり、マイクロレンズ１００のフォトダイオード８２への集光性が悪くなるという問題もある。
【００１１】
因みに、一例としてタングステンプラグ８９〜９２の口径を０.３μｍ程度、アスペクト比を４程度とすると、第１層間絶縁膜８４の膜厚は１.２〜１.５μｍ程度で、フォトダイオード８２とマイクロレンズ１００との間の距離は６.４〜７.０μｍ程度と比較的長くなってしまい、マイクロレンズ１００のフォトダイオード８２への集光性が悪い。
【００１２】
本発明は以上の点に鑑みなされたもので、ＣＭＯＳプロセスで作成される層間絶縁膜よりも薄い層間絶縁膜を有することにより、フォトダイオードへの集光性を向上し、高感度を実現した、マイクロレンズを搭載した固体撮像素子を提供することにある。
また、本発明の他の目的は、ＣＭＯＳプロセスよりも簡単で、かつ、安価な方法で作成した膜厚の薄い層間絶縁膜を有する固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、第１の発明は、基板上に絶縁膜を介して形成された増幅用トランジスタのゲート電極となる第１ポリシリコン層と、第１ポリシリコン層上に近接離間して形成された、電荷転送手段を構成する転送トランジスタのゲート電極となる第２ポリシリコン層とを内部に有する第１層間絶縁膜と、第１層間絶縁膜上に設けられた複数の第１の金属配線層を、第１層間絶縁膜の上面と共に被覆する第２層間絶縁膜と、第２層間絶縁膜上に設けられた複数の第２の金属配線層を、第２層間絶縁膜の上面と共に被覆する第３層間絶縁膜と、第１層間絶縁膜に穿設されており、第１ポリシリコン層及び第２ポリシリコン層を第１層間絶縁膜上の互いに異なる第１の金属配線層にそれぞれ別々に接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第１及び第２のビアホールと、第２層間絶縁膜に穿設されており、第１の金属配線層と第２の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第３のビアホールとを少なくとも有し、第１乃至第３のビアホールは、それぞれ金属からなる配線材料が内部に埋め込まれており、第２ポリシリコン層の膜厚は、第１ポリシリコン層の膜厚よりも薄く形成されていることを特徴とする。
【００１６】
この発明では、固体撮像素子がＣＭＯＳプロセスで作成した高速デバイスのように高速で動作する必要がないということに鑑み、第１層間絶縁膜及び第２層間絶縁膜の容量はＣＭＯＳプロセスで作成する場合の容量よりも大きくなるが、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離が、第１ポリシリコン層の膜厚と第２ポリシリコン層の膜厚との合計よりも小となるよう、第１ポリシリコン層及び第２ポリシリコン層を形成することにより、第１層間絶縁膜の膜厚を、ＣＭＯＳプロセスで構成される第１層間絶縁膜の膜厚よりも薄くし、更に、第１層間絶縁膜及び第２層間絶縁膜のビアホールのアスペクト比を３以下とすることにより、ＣＭＯＳプロセスで構成される第１及び第２層間絶縁膜の膜厚よりも薄くする。また、第２ポリシリコン層の膜厚を、第１ポリシリコン層の膜厚よりも薄く形成することで、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離を第１の発明のそれよりも長くすることができる。
【００１７】
また、上記の目的を達成するため、第２の発明は、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離が、第１ポリシリコン層の膜厚と第２ポリシリコン層の膜厚との合計よりも小となるよう、第１ポリシリコン層及び第２ポリシリコン層が形成されていることを特徴とする。
【００２０】
また、上記の目的を達成するため、第３の発明は、基板上に絶縁膜を介して形成された増幅用トランジスタのリング状ゲート電極となるリング状の第１ポリシリコン層と、第１ポリシリコン層上に近接離間して形成された、電荷転送手段を構成する転送トランジスタのゲート電極となる第２ポリシリコン層とを内部に有する第１層間絶縁膜と、第１層間絶縁膜上に設けられた複数の第１の金属配線層を、第１層間絶縁膜の上面と共に被覆する第２層間絶縁膜と、第２層間絶縁膜上に設けられた複数の第２の金属配線層を、第２層間絶縁膜の上面と共に被覆する第３層間絶縁膜と、第１層間絶縁膜に穿設されており、第１ポリシリコン層及び第２ポリシリコン層を第１層間絶縁膜上の互いに異なる第１の金属配線層にそれぞれ別々に接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第１及び第２のビアホールと、第１ポリシリコン層の中心開口部を通り、基板と第１の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第３のビアホールと、第２層間絶縁膜に穿設されており、第１の金属配線層と第２の金属配線層とを接続する、口径に対する長さの比率であるアスペクト比が３以下で形成された第４のビアホールとを少なくとも有し、第１乃至第４のビアホールは、それぞれ金属からなる配線材料が内部に埋め込まれており、第２ポリシリコン層の膜厚は、第１ポリシリコン層の膜厚よりも薄く形成されていることを特徴とする。
【００２１】
この発明では、増幅用トランジスタとしてリング状ゲート電極を有するトランジスタを持つ固体撮像素子において、第１及び第２層間絶縁膜の膜厚を、ＣＭＯＳプロセスで構成される第１及び第２層間絶縁膜の膜厚よりも薄くすると共に、第２ポリシリコン層の膜厚を、第１ポリシリコン層の膜厚よりも薄く形成することで、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離を第４の発明のそれよりも長くすることができる。
【００２２】
ここで、第４の発明は、第３の発明における固体撮像素子を、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離を、第１ポリシリコン層の膜厚と第２ポリシリコン層の膜厚との合計よりも小となるよう、第１ポリシリコン層及び第２ポリシリコン層が形成されている構成としたことを特徴とする。
【００２３】
また、上記の目的を達成するため、本発明の固体撮像素子の製造方法は、上記の第１乃至第４の発明のいずれか一の発明の製造方法において、配線材料はアルミニウムを主成分とし、リフロースパッタ法により、配線材料を各ビアホールに埋め込む手順を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、第１及び第２層間絶縁膜のビアホールのアスペクト比を３以下とすることにより、第１及び第２層間絶縁膜の膜厚を、ＣＭＯＳプロセスで構成される第１及び第２層間絶縁膜の膜厚よりも薄くし、その結果、第１乃至第３層間絶縁膜全体の膜厚を従来のＣＭＯＳプロセスで作成されたものよりも薄くするようにしたため、第３層間絶縁膜の上方に配置されるマイクロレンズから第１層間絶縁膜の下方の基板に形成された光電変換領域までの距離を従来よりも短くでき、それにより、マイクロレンズの光電変換領域への集光性を向上でき、高感度な固体撮像素子を実現できる。また、ビアホールは金属からなる配線材料が内部に埋め込まれている構造であるので、コンタクトプラグ作成時よりも配線工程が簡単で安価に構成できる。
【００２５】
また、本発明によれば、第１層間絶縁膜の膜厚はＣＭＯＳプロセスで作成された第１層間絶縁膜よりも薄くし、かつ、第２ポリシリコン層の膜厚を、第１ポリシリコン層の膜厚よりも薄く形成することで、第２ポリシリコン層の上面から第１層間絶縁膜の上面までの距離を第１の発明のそれよりも長くするようにしたため、第３層間絶縁膜の上方に配置されるマイクロレンズから第１層間絶縁膜の下方の基板に形成された光電変換領域までの距離を従来よりも短くでき、それにより、マイクロレンズの光電変換領域への集光性を向上でき、また、第１層間絶縁膜上に形成された第１の金属配線層の電位の変化による第２ポリシリコン層の電位への影響を大幅に低減でき、画素の安定動作を実現できる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる固体撮像素子の第１の実施の形態の配線構造に着目した縦断面図、図２は図１中の第１層間絶縁膜以下の部分の拡大図を示す。両図中、同一構成部分には同一符号を付してある。図１において、例えばシリコン（Ｓｉ）製の基板１には画素の一部を構成するフォトダイオード２が形成されており、また基板１上にはゲート酸化膜３を介して第１層間絶縁膜４、第２層間絶縁膜５、第３層間絶縁膜６が積層された３層配線構造とされている。
【００２７】
ゲート酸化膜３上の第１層間絶縁膜４内にはＣＭＯＳセンサの一部を構成する、平面形状がリング状のゲート電極となる第１ポリシリコン７が形成され、また、それに隣接して例えばフォトダイオード２に蓄積された電荷を、上記の第１ポリシリコン７の直下の基板１に形成された所定領域へ転送するための電荷転送手段を構成する転送ゲート電極となる第２ポリシリコン８が形成されている。
【００２８】
第１層間絶縁膜４には、その膜厚方向を長手方向とする、アルミニウムが埋め込まれた構造のビアホール９、１０、１１及び１２が形成されており、第１層間絶縁膜４上には第１金属配線層１３〜１６が形成されている。また、第１金属配線層１３〜１６を第１層間絶縁膜４の上面と共に被覆する第２層間絶縁膜５には、その膜厚方向を長手方向とする、アルミニウムが埋め込まれた構造のビアホール１７及び１８が形成されており、第２層間絶縁膜５上には第２金属配線層１９〜２１が形成されている。
【００２９】
ビアホール９は基板１に形成された所定領域と第１金属配線層１３とを接続する。また、ビアホール１２はリング状ゲート電極となる第１ポリシリコン７の中心開口部を通り、基板１と第１金属配線層１６とを接続する。また、ビアホール１０、１１は第１ポリシリコン７、第２ポリシリコン８と第１金属配線層１４、１５とを接続し、また、ビアホール１７、１８は第１金属配線層１３、１８と、第２金属配線層１９、２１とを接続しており、スタックビア構造２７を形成している。本実施の形態では、ビアホール９〜１２、１７、１８、第１金属配線層１３〜１６、第２金属配線層１９〜２１はアルミのリフロースパッタ法で作成される。
【００３０】
更に、第２金属配線層１９〜２１を第２層間絶縁膜２の上面と共に被覆する第３層間絶縁膜６上のフォトダイオード２の上方位置を避けた所定位置に、金属遮光膜２３が形成されており、更に金属遮光膜２３を含む第３層間絶縁膜６の上面全面がパッシベーション膜２４で被覆されている。また、パッシベーション膜２４の上面全面が平坦化層２５で被覆されており、平坦化層２５上で、かつ、フォトダイオード２の上方位置にはマイクロレンズ２６が搭載されている。
【００３１】
また、図２に示すように、厚さＬ１の第１ポリシリコン７と、第２ポリシリコン８とは２層ポリシリコン構造であり、第２ポリシリコン８はビアホール１１と接続される部分の厚さをＬ２とすると、全体の厚さは（Ｌ１＋Ｌ２）である。厚さＬ１、Ｌ２は共に０.２５μｍ程度である。ホウ素-リンケイ酸ガラス（ＢＰＳＧ:Boron-doped Phosphor-Silicate Glass）又はＴＥＯＳ(Tetra Ethoxy Silage)からなる第１層間絶縁膜４は、ＣＭＰ又はエッチバックによって表面が平坦化されており、その膜厚は０.９μｍ程度である。
【００３２】
ここで、本実施の形態は、第２ポリシリコン８の上面から第１層間絶縁膜４の上面（第２層間絶縁膜５の下面）までの距離Ｌ３が、第２ポリシリコン８の全体の厚さ（Ｌ１＋Ｌ２）よりも小さくなっている点に特徴がある（Ｌ１＋Ｌ２＞Ｌ３）。すなわち、第１及び第２ポリシリコン７及び８の膜厚の合計（Ｌ１＋Ｌ２）よりも、第２ポリシリコン８の上方の第１層間絶縁膜４の絶縁層部分の方が薄くなっている。
【００３３】
第２ポリシリコンの上面から第１層間絶縁膜の上面までの距離Ｌ３は、ＣＭＯＳプロセスで構成される図７の場合は、高速動作のために寄生容量を減らすべく第１及び第２ポリシリコン７及び８の膜厚の合計（Ｌ１＋Ｌ２）よりも長く形成されるのに対し、本実施の形態では、固体撮像素子が高速デバイスのように高速で動作する必要がないということに鑑み、上記のように（Ｌ１＋Ｌ２）＞Ｌ３なる不等式を満足するように形成されるため、第１層間絶縁膜４全体の膜厚が、ＣＭＯＳプロセスで構成される図７の第１層間絶縁膜８４の膜厚よりも薄くでき、その結果、マイクロレンズ２６とフォトダイオード２との間の距離を短くできる。
【００３４】
また、本実施の形態では、アルミ埋め込み構造のビアホール９〜１２の口径は０.３μｍ程度で、上述の第１層間絶縁膜４の膜厚からビアホール９〜１２の口径に対する長さの比率であるアスペクト比が最大で３となり、第２ポリシリコン８の上面から第１層間絶縁膜４の上面までのビアホール１１の最小アスペクト比は３分の４である。
【００３５】
第２層間絶縁膜５及び第３層間絶縁膜６もＢＰＳＧ又はＴＥＯＳからなり、ＣＭＰ又はエッチバックによって表面が平坦化されている。これら層間絶縁膜５及び６は０.６〜０.７μｍ程度の厚さからなり、ビアホール１７、１８の口径は０.３μｍ程度であるので、ビアホールのアスペクト比は３分の８である。ここにも層間絶縁膜５、６を薄くしてマイクロレンズ２６からフォトダイオード２までの距離を短くする要素を用いている。
【００３６】
また、本実施の形態では、ビアホール９〜１２、１７、１８のアスペクト比を３以下にしたため、これらのビアホール９〜１２、１７、１８を安価で高信頼性のアルミリフロースパッタ法で作成することができる。また、第１金属配線層１３〜１６、第２金属配線層１９〜２１の厚さは０.５μｍ程度である。それらのパターンによっては、アルミのリフロースパッタ法でスッタクビア構造を含んでいる。以上により、本実施の形態によれば、フォトダイオード２とマイクロレンズ２６との間の距離は、５.３〜６.０μｍ程度となり、従来よりも１５％ほど薄くすることができた。
【００３７】
なお、アルミリフロースパッタ法は、前述したように、Ａｌをスパッタ法を用いて成膜した後に、基板を３８０〜５００℃程度の再結晶温度まで加熱し、Ａlを流動状態にして、ビアホール等にＡｌを流し込んで埋め込む手法のことをいい、各種の方法がある。ここで一例として用いたアルミリフロースパッタ法は、下地としてＴｉまたはＴｉＮをスパッタ成膜した上にＡｌを主成分としＳｉ、Ｃｕを含む金属を２００℃程度でスパッタした後に、Ａｌを主成分とした金属を３８０〜４４０℃の間でスパッタし、リフローした工程から成り立っている。
【００３８】
このように、本実施の形態によれば、従来のＬＳＩ製造工程では高アスペクト比のビアホールを得るためにタングステンプラグを用いていた０.２５μｍ以下のＣＭＯＳセンサの場合、ＣＰＵなどの高速動作用ＬＳＩほど高速度にする必要性がないため、配線に起因する寄生容量をある程度大きくすることができることに着目し、ビアホールの口径に対する長さの比率であるアスペクト比を３以下にしてアルミリフロースパッタ法でＡｌが埋め込まれたビアホールを形成して、固体撮像素子の第１層間絶縁膜４の膜厚を薄くし、その結果、マイクロレンズ２６からフォトダイオード２への集光性を高めることができる。
【００３９】
なお、アスペクト比３以下のビアホール９〜１２、１７、１８は、内部にＡｌを埋め込むように説明したが、Ａｌを主成分とする配線材料でもよく、更にはタングステン、銅などの金属あるいはそれを主成分とする配線材料を使用することもできる。
【００４０】
次に、本実施の形態が適用される固体撮像素子の構造及び動作について説明する。図３（Ａ）、（Ｂ）は本発明になる固体撮像素子の一実施の形態の平面図及びＸ−Ｘ‘線に沿う縦断面図を示す。図３（Ａ）、（Ｂ）に示すように、本実施の形態のＣＭＯＳセンサは、ｐ＋型基板３１上にｐ−型エピタキシャル層３２を成長し、このエピタキシャル層３２の表面にｎウェル３３がある。ｎウェル３３上にはゲート酸化膜３４を挟んで第１のゲート電極である平面形状がリング状のゲート電極３５が形成されている。リング状ゲート電極３５は、図１の第１ポリシリコン７に相当する。
【００４１】
リング状ゲート電極３５の中心部に対応したｎウェル３３の表面にはｎ＋型のソース領域３６が形成されており、そのソース領域３６に隣接してソース近傍ｐ型領域３７が形成され、更にソース領域３６とソース近傍ｐ型領域３７の外側の離間した位置にはｎ＋型のドレイン領域３８が形成されている。更に、ドレイン領域３８の下のｎウェル３３中には埋め込みのｐ−型領域３９がある。この埋め込みのｐ−型領域３９とｎウェル３３は、図３（Ａ）に示す埋め込みフォトダイオード４０を構成している。なお、フォトダイオード４０は、図１のフォトダイオード２に相当する。
【００４２】
埋め込みフォトダイオード４０とリング状ゲート電極３５との間には、第２のゲート電極である転送ゲート電極４１がある。この転送ゲート電極４１は、図１の第２ポリシリコン８に相当する。ドレイン領域３８、リング状ゲート電極３５、ソース領域３６、転送ゲート電極４１には、それぞれメタル配線であるドレイン電極配線４２（図１のビアホール９及び第１金属配線層１３に相当）、リング状ゲート電極配線４３（図１のビアホール１０及び第１金属配線層１４に相当）、出力線であるソース電極配線（図１のビアホール１２及び第１金属配線層１２に相当）４４、転送ゲート電極配線４５（図１のビアホール１１及び第１金属配線層１５に相当）が接続されている。
【００４３】
また、上記の各構成の上方には、図３（Ｂ）に示すように遮光膜４６（図１の２３に相当）が形成されており、その遮光膜４６の埋め込みフォトダイオード４０に対応した位置には開口部４７が穿設されている。この遮光膜４６は金属で構成されるが、有機膜等で構成されてもよい。被写体からの光は、開口部４７を通して埋め込みフォトダイオード４０に達して光電変換される。
【００４４】
次に、ＣＭＯＳセンサの画素構造と撮像素子全体の構造について、電気回路で表現した図４と共に説明する。同図において、まず、画素はｍ行ｎ列に画素敷き詰め領域５１に配置されている。図４ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素５２を代表として等価回路で表現している。この画素５２は、リング状ゲートＭＯＳＦＥＴ５３と、フォトダイオード５４と、転送ゲートＭＯＳＦＥＴ５５とからなり、リング状ゲートＭＯＳＦＥＴ５３のドレインがフォトダイオード５４のｎ側端子とドレイン電極配線５６（図３の４２に相当）に接続され、転送ゲートＭＯＳＦＥＴ５５のソースがフォトダイオード５４のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ５３のバックゲートに接続されている。
【００４５】
なお、上記のリング状ゲートＭＯＳＦＥＴ５３は、図３（Ｂ）ではリング状ゲート電極３５直下のソース近傍ｐ型領域３７をゲート領域とし、ｎ＋型のソース領域３６及びｎ＋型のドレイン領域３８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ５５は、図３（Ｂ）では転送ゲート電極４１直下のｎウェル３３をゲート領域、フォトダイオード４０の埋め込みのｐ−型領域３９をソース領域、ソース近傍ｐ型領域３７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００４６】
図４において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路５７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ５８に供給される。垂直シフトレジスタ５８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかの信号を出力する。
【００４７】
各行の画素はリング状ゲート電極、転送ゲート電極、ドレイン電極の電位を制御する制御回路に接続されており、これらの制御回路は垂直レジスタ５８の出力信号が供給される。例えば、ｓ行目の各画素のリング状ゲート電極は、リング状ゲート電極配線５９（図４の４３に相当）を介してリング状ゲート電位制御回路６０に接続され、各画素の転送ゲート電極は、転送ゲート電極配線６１（図３（Ｂ）の４５に相当）を介して転送ゲート電位制御回路６２に接続され、各画素のドレイン電極は、ドレイン電極配線５６（図３（Ｂ）の４２に相当）を介してドレイン電位制御回路６３に接続されている。上記の各制御回路６０、６２、６３には垂直シフトレジスタ５８の出力信号が供給される。
【００４８】
なお、リング状ゲート電極は、行毎に制御するので横方向に配線するが、転送ゲート電極は全画素で一斉に制御するので、配線方向は問わず、縦方向でもよい。ここでは横方向に配線するものとして表現する。ドレイン電位制御回路６３は、全画素一斉に制御するが、行毎に制御する可能性もあるので、フレームスタート信号と垂直レジスタ５８の両方と接続して表現している。
【００４９】
画素５２のリング状ゲートＭＯＳＦＥＴ５３のソース電極は、ソース電極配線６４（図３（Ｂ）の４４に相当）を介して２分岐され、一方はスイッチＳＷ１を介してソース電極電位を制御するソース電位制御回路６５に接続され、他方はスイッチＳＷ２を介して信号読み出し回路６６に接続されている。信号を読み出すときにはスイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、ソース電位を制御する時にはスイッチＳＷ１をオン、スイッチＳＷ２をオフにする。信号は縦方向に出すので、ソース電極の配線方向は縦にする。
【００５０】
信号読み出し回路６６は次のように構成されている。画素５２の出力はリング状ゲートＭＯＳＦＥＴ５３のソースから行われ、出力線６４には負荷、例えば電流源６７が繋がっている。従って、ソースフォロア回路となっている。電流源６７にはキャパシタＣ１とキャパシタＣ２の各一端がスイッチｓｃ１とスイッチｓｃ２を介して繋がっている。他端が接地されているキャパシタＣ１、Ｃ２の各一端は、また差動アンプ６８の反転入力端子と非反転入力端子に繋がっており、両キャパシタＣ１及びＣ２の電位差を差動アンプ６８から出力するようになっている。
【００５１】
このような信号読み出し回路６６はＣＤＳ回路（相関二重サンプリング回路）と呼ばれ、ここに描かれた方式以外にも種々の回路が提案されており、この回路に限るわけではない。信号読み出し回路６６から出力された信号は、出力スイッチｓｗｔを介して出力される。同じ列にある出力スイッチｓｗｔは、水平シフトレジスタ６９から出力される信号によりスイッチング制御される。
【００５２】
次に、図４に示すＣＭＯＳセンサの駆動方法について、図５のタイミングチャートと共に説明する。まず、図５（１）に示す期間では、埋め込みのフォトダイオード（図３（Ａ）の４０、図４の５４等）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域３９にホールが蓄積される。このとき転送ゲート電極４１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ５５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００５３】
続く図５（２）に示す期間では、前フレームの読み出しが終了すると、同図（Ａ）に示すように新しいフレームスタート信号が発信されて、次のフレームの読み出しが始まる。最初に行うのは全画素一斉にフォトダイオード（図３（Ａ）の４０、図４の５４等）からリング状ゲート電極（図３の４５）のソース近傍ｐ型領域（図３の３７）にホールを転送することである。そのため、図５（Ｂ）に示すように転送ゲート電位制御回路６２から出力される転送ゲート制御信号がＶｄｄからＬｏｗ２に下がり、転送ゲート電極（図３の３１）の電位がＬｏｗ２となり、転送ゲートＭＯＳＦＥＴ５５がオン状態になる。
【００５４】
このとき、リング状ゲート電位制御回路６０により制御されるリング状ゲート電極配線５９の電位は、図５（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００５５】
一方、ソース電位制御回路６５からスイッチＳＷ１を介してソース電極配線６４からリング状ゲートＭＯＳＦＥＴ５３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図５（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、リング状ゲートＭＯＳＦＥＴ５３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下に一斉に転送される。
【００５６】
図３（Ｂ）に示すリング状ゲート電極３５の下の領域で、ソース近傍ｐ型領域３７が最もポテンシャルが低いので、フォトダイオードに蓄積されていたホールはソース近傍ｐ型領域３７に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域３７の電位が上昇する。
【００５７】
続いて、図５（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ５５がオフになる。これにより、フォトダイオード（図３（Ａ）の４０、図４の５４等）では再び光電変換効果により電子・ホール対が発生し、フォトダイオードの埋め込みｐ−型領域３９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００５８】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、リング状ゲート電極の電位は図５（Ｃ）に示すようにＬｏｗの状態で、ソース近傍ｐ型領域３７にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、リング状ゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、リング状ゲートＭＯＳＦＥＴ５３がオフ状態である。
【００５９】
続く図５（４）〜（６）に示す期間では、画素の信号読み出しが行われる。ｓ行目ｔ列目の画素５２について代表してこの信号読み出し動作について説明するに、まず、ソース近傍ｐ型領域３７にホールを蓄積した状態で、図５（Ｅ）に示す垂直シフトレジスタ５８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、リング状ゲート電位制御回路６０からリング状ゲート電極配線５９に出力される制御信号により、リング状ゲート電極３５の電位を図５（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００６０】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図５（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、リング状ゲートＭＯＳＦＥＴ５３のソースに接続されたソースフォロア回路が働き、リング状ゲートＭＯＳＦＥＴ５３のソース電位は、図５（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域３７）にホールがある状態での、リング状ゲートＭＯＳＦＥＴ５３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００６１】
続く図５（５）に示す期間では、リング状ゲート電位制御回路６０からリング状ゲート電極配線５９に出力される制御信号により、リング状ゲート電極３５の電位を図５（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路６５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００６２】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、リング状ゲートＭＯＳＦＥＴ５３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域３７のポテンシャルが上昇し、ｎウェル３３のバリアを越えてホールがエピタキシャル層３２に排出される（リセット）。
【００６３】
続く図５（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図５（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域３７にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ５３のソース電位は、図５（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域３７）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ５３のしきい値電圧である。
【００６４】
このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。差動アンプ６８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ６８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ６９から出力される図５（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図４の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図５（Ｐ）にハッチングにより模式的に示すように、差動アンプ６８からのホール電荷によるしきい値変化分が画素５２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００６５】
続いて、図４に（７）で示す期間では、再びリング状ゲート電極３５の電位を図５（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域３７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード５４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図５（Ｇ）に示す出力信号が読み出される。
【００６６】
上記の図３（Ａ）、（Ｂ）に示す構成の固体撮像素子は、リング状のゲート電極３５を持つリング状ゲートＭＯＳＦＥＴ５３が増幅用ＭＯＳＦＥＴであり、図４に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種である。そして、このＣＭＯＳセンサは、フォトダイオードに蓄積された電荷（ホール）が、対応する画素のリング状ゲート電極の下のソース近傍ｐ型領域３７に一斉に転送されるようにすることで、グローバルシャッタを実現している。
【００６７】
なお、図５の期間（５）のリセット時のソース電極配線６４の電位供給は、ソース電位制御回路６５から供給する以外の次の方法もある。すなわち、上記期間（５）でスイッチＳＷ１、ＳＷ２をともにオフとして、ソース電極配線６４をフローティングにする。ここでリング状ゲート電極配線５９の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ５３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域３７のポテンシャルが持ち上げられ、ｎウェル３３のバリアを越えて、ホールがｐ型エピタキシャル層３２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路６５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、その結果、チップ面積を減らすことができる。
【００６８】
次に、本発明の第２の実施の形態について説明する。図６は本発明になる固体撮像素子の第２の実施の形態の配線構造に着目した要部拡大縦断面図を示す。両図中、図１及び図２と同一構成部分には同一符号を付し、その説明を省略する。図１及び図２に示した第１の実施の形態では、第２ポリシリコン８の上面から第１層間絶縁膜４の上面（第２層間絶縁膜５の下面）までの距離Ｌ３が極めて短く、第１層間絶縁膜４の第２ポリシリコン８と第１金属配線層１３〜１６との間の容量が大きい。その結果、他の電極の配線の電位変化が第２ポリシリコン８の電位に影響を与え、画素の動作が不安定になる可能性がある。
【００６９】
そこで、図６に示す第２の実施の形態では、基板１からの膜厚が１.２μｍで、形成されるビアホールを内部にタングステンが充填された、最大アスペクト比３以上のタングステンプラグ７１〜７４にした第１層間絶縁膜７６を設けることにより、第１層間絶縁膜７６の第２ポリシリコン８と第１金属配線層１３〜１６との間の容量を第１の実施の形態のそれより低減させたものである。その結果、他の電極の配線の電位変化に起因する第２ポリシリコン８の電位への影響を低減でき、画素の動作を安定化できる。
【００７０】
なお、本実施の形態は第２層間絶縁膜５以上は図６に示すように、図１に示した第１の実施の形態と同様な構造になっており、従来の固体撮像素子よりも薄くすることができる。このように、本実施の形態では、第１の実施の形態に比べ第１層間絶縁膜７６が厚くなった分だけ、マイクロレンズ２６によるフォトダイオード２への集光性が悪くなるが、第１の実施の形態よりも安定にかつ高速に動作する。
【００７１】
次に、本発明の第３の実施の形態について説明する。本実施の形態の構造は図１及び図２に示した第１の実施の形態と同様である。ただし、第１の実施の形態と異なり、本実施の形態は第２ポリシリコン８を薄くした点に特徴がある。第１ポリシリコン７の厚さは、第１ポリシリコン７によるリング状ゲート電極を持つＭＯＳＦＥＴのソース領域やドレイン領域を基板１にセルフアラインでイオン注入して形成するときに第１ポリシリコン７を使用するために、極端に薄くできない。
【００７２】
しかしながら、第２ポリシリコン８はセルフアラインに利用しないため、薄くすることが可能である。そこで、本実施の形態では、第２ポリシリコン８の厚さを、例えば０.１μｍ〜０.２μｍという第１ポリシリコン７よりも薄い構造にし、その結果、第２ポリシリコン８と第１金属配線層１３〜１６間の容量を第１の実施の形態のそれよりも小さくしたものである。
【００７３】
本実施の形態では、第１層間絶縁膜４の厚さは０.９μｍとして、第１の実施の形態とは変わらないが、第２ポリシリコン８の上面から第１層間絶縁膜４の上面（第２層間絶縁膜５の下面）までの距離Ｌ３を最大０.６５μｍと、第１の実施の形態の０.９μｍよりも薄くすることができる。本実施の形態では、第２層間絶縁膜５以上の構造は第１の実施の形態と同様で、全体的厚さは第１の実施の形態と同じである。
【００７４】
その結果、本実施の形態によれば、マイクロレンズ２６の集光性が第１の実施の形態と同様に高いという特長に加えて、第１の実施の形態よりも第２ポリシリコン８と第１金属配線層１３〜１６間の容量が小さいことによる高速動作が可能であるという特長を有する固体撮像素子を実現できる。
【００７５】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば各実施の形態の各数値は一例であり、必ずしもこの通りに作らなければならないものではない。例えば、０.２５μｍプロセスの場合、ビアホールの口径は０.３μｍ〜０.４μｍ程度であり、第１ポリシリコン７の厚さは０.２μｍ〜０.４μｍである。層間絶縁膜の厚さはビアホールの口径とアスペクト比を勘案して設計する。
【００７６】
また、第２の実施の形態では、最大アスペクト比３以上のビアホールとして内部にタングステンを埋め込んだタングステンプラグ７１〜７４を用いたが、アルミニウム、タングステン以外の配線材料として、例えば銅を埋め込んだプラグ等のコンタクトプラグであれば何でもよい。
【図面の簡単な説明】
【００７７】
【図１】本発明の固体撮像素子の第１の実施の形態の配線構造に着目した縦断面図である。
【図２】図１中の第１層間絶縁膜以下の部分の拡大図である。
【図３】本発明の固体撮像素子の一実施の形態の平面図及びＸ−Ｘ‘線に沿う縦断面図である。
【図４】図３の固体撮像素子の一画素当りの等価回路図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】本発明の固体撮像素子の第２の実施の形態の配線構造に着目した縦断面図である。
【図７】従来の固体撮像素子の一例の配線構造に着目した縦断面図である。
【符号の説明】
【００７８】
１、３１  基板
２、４０  フォトダイオード
３、３４  ゲート酸化膜
４  第１層間絶縁膜
５  第２層間絶縁膜
６  第３層間絶縁膜
７  第１ポリシリコン
８  第２ポリシリコン
９〜１２、１７、１８  アルミ埋め込み構造のビアホール
１３〜１６  第１金属配線層
１９〜２１  第２金属配線層
２３  金属遮光膜
２４  パッシベーション膜
２５  平坦化層
２６  マイクロレンズ
３５  リング状ゲート電極
４１  転送ゲート電極
４２、５６  ドレイン電極配線
４３、５９  リング状ゲート電極配線
４４、６４  ソース電極配線
４５、６１  転送ゲート電極配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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