(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を成膜する工程と、
第２半導体層を前記第１半導体層上に成膜する工程と、
第３半導体層を前記第２半導体層上に成膜する工程と、
第４半導体層を前記第３半導体層上に成膜する工程と、
前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記半導体基板上で前記第２半導体層および前記第４半導体層を支持する支持体を前記第１溝内に形成する工程と、
前記支持体が形成された前記第１半導体層および前記第３半導体層の少なくとも一部を露出させる第２溝を形成する工程と、
前記第２溝から前記第１半導体層および前記第３半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第３半導体層がそれぞれ除去された第１空洞部および第２空洞部を形成する工程と、
前記第１空洞部および前記第２空洞部にそれぞれ埋め込まれた第１埋め込み絶縁層および第２埋め込み絶縁層を形成する工程と、
前記第４半導体層上にゲート電極を形成する工程と、
前記ゲート電極を通して前記第２半導体層にイオン注入を行うことにより、前記ゲート電極下の前記第２半導体層に自己整合的に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１空洞部および前記第２空洞部を形成する工程において、
前記第２半導体層は前記第１半導体層よりエッチングレートが小さく、
前記第３半導体層は前記第１半導体層と同等のエッチングレートであり、
前記第４半導体層は前記第２半導体層と同等のエッチングレートであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板および前記第２半導体層および前記第４半導体層は単結晶Ｓｉ、前記第１半導体層および前記第３半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、バックゲート電極が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、絶縁膜上に形成されたシリコン薄膜には、グレインバウンダリ、マイクロツイン、その他様々の微小欠陥が存在する。このため、このようなシリコン薄膜に形成された電界効果型トランジスタは、完全単結晶シリコンに形成された電界効果型トランジスタに比べて、トランジスタ特性が劣るという問題があった。
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００４】
さらに、従来の半導体集積回路では、トランジスタの微細化に伴ってチャネル長が短くなると、サブスレショルド領域のドレイン電流の立ち上がり特性が劣化する。このため、トランジスタの低電圧動作の妨げになるとともに、オフ時のリーク電流が増加し、動作時や待機時の消費電力が増大するだけでなく、トランジスタの破壊要因にもなるという問題があった。
【０００５】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、バックゲート電極によるしきい値制御性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１絶縁層上に形成された第１半導体層からなるバックゲート電極と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記第２半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記第２半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備え、前記ソース層および前記ドレイン層下の第1半導体層の不純物濃度が、前記ゲート電極下のバックゲート電極の不純物濃度よりも低いことを特徴とする
更に、ＳＯＩ−ＭＯＳＦＥＴのチャネル領域下には、自己整合的にバックゲート電極が配置され、該ＭＯＳＦＥＴのソース・ドレイン領域下には、絶縁層に囲まれたイントリンジックあるいは低濃度不純物を有する半導体層が配置ている。このため、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて制御することが可能となり、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ドレイン側のチャネル端の電界を緩和することができる。従って、トランジスタの低電圧動作を可能としつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの耐圧を向上させることができる。
【０００７】
また、ソース層およびドレイン層下のバックゲート電極の不純物濃度を、ゲート電極下のバックゲート電極の不純物濃度よりも低く、あるいは、イントリンジック化することにより、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極にて効率よく制御することを可能としつつ、ソース層およびドレイン層下のバックゲート電極に形成される空乏層を広げることが可能となり、ソース層およびドレイン層の寄生容量を減らすことができる。このため、サブスレショルド領域のドレイン電流の立ち上がり特性を向上させることが可能となるとともに、ソース層およびドレイン層下にバックゲート電極を有する半導体層が配置された場合においても、ソース層およびドレイン層の寄生容量の充放電にかかる時間を削減することができ、動作時や待機時の消費電力を低減させることを可能としつつ、ＳＯＩトランジスタの高速化を達成することができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極下のバックゲート電極は、前記第１半導体層において、前記ゲート電極に自己整合的に導入された不純物導入層をさらに備えることを特徴とする。
これにより、高濃度不純物を有するバックゲート電極は、前記ゲート電極と共に、自己整合的にＳＯＩ層チャネル領域を挟んで、表裏に形成できる。
【０００９】
また、ソース層およびドレイン層下のバックゲート半導体層の不純物濃度が高くなることを防止しつつ、ゲート電極下のバックゲート電極の不純物濃度を高くすることが可能となり、ソース層およびドレイン層下にバックゲート半導体層が配置された場合においても、ソース層およびドレイン層の寄生容量を削減することができる。
また、高濃度不純物を有する、低抵抗バックゲート電極を、自己整合的にＳＯＩ層チャネル下に配置できることから、バックゲート電極のＳＯＩトランジスタ制御能力が向上する。バックゲート電極と前記ゲート電極を独立して制御する場合には、低電圧のバックゲート印加で該ＳＯＩトランジスタの閾値をダイナミックに制御できる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記バックゲート電極と前記ゲート電極とを電気的に接続する配線層をさらに備えることを特徴とする。
これにより、バックゲート電極とゲート電極とが同電位となるように制御することができ、チャネル領域の深い部分のポテンシャルの支配力を向上させ、サブスレッショルド領域ドレイン電流の立ち上がりを急峻にすることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【００１１】
本発明の一態様の半導体装置の製造方法は、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同等のエッチングレートを持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同等のエッチングレートを持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１半導体層から前記第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２半導体層および前記第４半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１半導体層および前記第３半導体層の少なくとも一部を露出させる第２溝を形成する工程と、前記第２溝から前記第１半導体層および前記第３半導体層を選択的にエッチングすることにより、前記第１半導体層および前記第３半導体層がそれぞれ除去された第１空洞部および第２空洞部を形成する工程と、前記第１空洞部および前記第２空洞部にそれぞれ埋め込まれた第１埋め込み絶縁層および第２埋め込み絶縁層を形成する工程と、前記第４半導体層上にゲート電極を形成する工程と、前記ゲート電極を通して前記第２半導体層にイオン注入を行うことにより、前記ゲート電極下の前記第２半導体層に自己整合的に配置された不純物導入層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層と同等のエッチングレートを持つ第３半導体層を前記第２半導体層上に成膜する工程と、前記第２半導体層と同等のエッチングレートを持つ第４半導体層を前記第３半導体層上に成膜する工程と、前記第１から第４半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記半導体基板上で前記第２および第４半導体層を支持する支持体を前記第１溝内に形成する工程と、前記支持体が形成された前記第１および第３半導体層の少なくとも一部を前記第２および第４半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１および第３半導体層を選択的にエッチングすることにより、前記第１および第３半導体層がそれぞれ除去された第１および第２空洞部を形成する工程と、前記第１および第２空洞部にそれぞれ埋め込まれた埋め込み絶縁層を形成する工程と、前記第４半導体層上にゲート電極を形成する工程と、前記ゲート電極を通して前記第２半導体層にイオン注入を行うことにより、前記ゲート電極下の第２半導体層に自己整合的に配置された不純物導入層を形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１および第３半導体層上に第２および第４半導体層がそれぞれ積層された場合においても、第２溝を介してエッチング液またはエッチングガスを第１および第３半導体層に接触させることが可能となり、第２および第４半導体層を残したまま、第１および第３半導体層を除去することが可能となるとともに、第２および第４半導体層下の第１および第２空洞部内にそれぞれ埋め込まれた埋め込み絶縁層を形成することができる。また、第１溝に埋め込まれた支持体を形成することにより、第２および第４半導体層下に第１および第２空洞部がそれぞれ形成された場合においても、第２および第４半導体層を半導体基板上に支持することが可能となる。
【００１３】
このため、第２および第４半導体層の欠陥の発生を低減させつつ、第２および第４半導体層を埋め込み絶縁層上に配置することが可能となり、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを第４半導体層に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。
また、ゲート電極を通して第２半導体層にイオン注入を行うことにより、ゲート電極下の第２半導体層に自己整合的に配置された不純物導入層を形成することができ、ソース層およびドレイン層下のバックゲート電極の不純物濃度をゲート電極下のバックゲート電極の不純物濃度よりも低くすることができる。この結果、バックゲート電極によるしきい値制御性を向上させることを可能としつつ、ソース層およびドレイン層の寄生容量を減らすことができ、コストアップを抑制しつつ、動作時や待機時の消費電力を低減させることが可能となるとともに、ＳＯＩトランジスタの高速化を実現することができる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板および前記第２および第４半導体層は単結晶Ｓｉ、前記第１および第３半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第１から第４半導体層間の格子整合をとることを可能としつつ、半導体基板、第２および第４半導体層よりも第１および第３半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２および第４半導体層を第１および第３半導体層上に形それぞれ形成することが可能となり、第２および第４半導体層の品質を損なうことなく、第２および第４半導体層と半導体基板との間の絶縁を図ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
【００１６】
図１において、半導体基板３１上には、半導体層５１、３３、５２、３５がエピタキシャル成長にて順次積層されている。ここで、半導体層５１の膜厚は半導体層５２の膜厚よりも厚くすることができる。また、半導体層５１、５２は、半導体基板３１および半導体層３３、３５よりもエッチングレートが大きな材質を用いることができ、半導体基板３１、半導体層５１、３３、５２、３５の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、半導体層５１、５２としてＳｉＧｅ、半導体層３３、３５としてＳｉを用いることが好ましい。これにより、半導体層５１、５２と半導体層３３、３５との間の格子整合をとることを可能としつつ、半導体層５１、５２と半導体層３３、３５との間の選択比を確保することができる。また、半導体層５１、３３、５２、３５しては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、半導体層５１、５２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、半導体層５１、３３、５２、３５の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。また、半導体層３３，３５は不純物がドーピングされていないイントリンジック半導体を用いることが好ましい。
【００１７】
そして、半導体層３５の熱酸化やＣＶＤ法により半導体層３５の表面を保護する下地酸化膜５３を形成する。そして、ＣＶＤなどの方法により、下地酸化膜５３上の全面に酸化防止膜５４を形成する。なお、酸化防止膜５４としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、３３、５１をパターニングすることにより、半導体基板３１の一部を露出させる溝３６を所定の方向に沿って形成する。なお、溝３６の配置位置は、半導体層３３の素子分離領域の一部に対応させることができる。また、半導体基板３１の一部を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。
【００１８】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５４、下地酸化膜５３、半導体層３５、５２をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成する。ここで、溝３７の配置位置は、半導体層３５の素子分離領域に対応させることができる。
次に、図３に示すように、ＣＶＤなどの方法により、溝３６、３７内に埋め込まれ、半導体層３３、３５を半導体基板３１上で支持する支持体５６を半導体基板３１上の全面に形成する。なお、支持体５６の材質としてはシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。あるいは、支持体５６の材質として、結晶半導体層の他、多結晶半導体層、アモルファス半導体層などを用いるようにしてもよい。ここで、半導体基板３１上の全面を覆うように形成された支持体５６は、半導体層３３、３５の撓み等を抑制して、平坦性を保ったまま半導体層３３、３５を支持する必要がある。そのため、その機械的な強度を確保する意味で、最小素子分離幅より厚い膜厚にすることが好ましい。
【００１９】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５４、下地酸化膜５３、半導体層３５、５２、３３、５１をパターニングすることにより、半導体層５１の一部を露出させる溝３８を溝３６と直交する方向に沿って形成する。なお、溝３８の配置位置は、半導体層３３、３５の素子分離領域に対応させることができる。また、半導体層５１の一部を露出させる場合、半導体層５１の表面でエッチングを止めるようにしてもよいし、半導体層５１をオーバーエッチングして半導体層５１に凹部を形成するようにしてもよい。あるいは、溝３８内の半導体層５１を貫通させて半導体基板３１の表面を露出させるようにしてもよい。
【００２０】
次に、図５に示すように、溝３８を介してエッチングガスまたはエッチング液を半導体層５１、５２に接触させることにより、半導体層５１、５２をエッチング除去し、半導体基板３１と半導体層３３との間に空洞部５７ａを形成するとともに、半導体層３３、３５間に空洞部５７ｂを形成する。
ここで、溝３６、３７内に支持体５６を設けることにより、半導体層５１、５２が除去された場合においても、半導体層３３、３５を半導体基板３１上で支持することが可能となるとともに、溝３６、３７とは別に溝３８を設けることにより、半導体層３３、３５下にそれぞれ配置された半導体層５１、５２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、半導体層３３、３５の結晶品質を損なうことなく、半導体層３３、３５と半導体基板３１との間の絶縁を図ることが可能となる。
【００２１】
なお、半導体基板３１、半導体層３３、３５がＳｉ、半導体層５１、５２がＳｉＧｅの場合、半導体層５１、５２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および半導体層３３、３５のオーバーエッチングを抑制しつつ、半導体層５１、５２を除去することが可能となる。また、半導体層５１、５２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００２２】
また、半導体層５１、５２をエッチング除去する前に、陽極酸化などの方法により半導体層５１、５２を多孔質化するようにしてもよいし、半導体層５１、５２にイオン注入を行うことにより、半導体層５１、５２をアモルファス化するようにしてもよいし、半導体基板５１としてＰ型半導体基板を用いるようにしてもよい。これにより、半導体層５１、５２のエッチングレートを増大させることが可能となり、半導体層５１、５２のエッチング面積を拡大することができる。
【００２３】
次に、図６に示すように、半導体基板３１および半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する。なお、半導体基板３１および半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。ここで、半導体基板３１および半導体層３３、３５の熱酸化にて埋め込み絶縁層３２、３４を形成する場合、溝３８内の半導体基板３１および半導体層３３、３５が酸化され、溝３８内の側壁に酸化膜３９が形成される。
【００２４】
これにより、エピタキシャル成長時の半導体層３３、３５の膜厚および半導体層３３、３５の熱酸化時に形成された埋め込み絶縁層３２、３４の膜厚により、素子分離後の半導体層３３、３５の膜厚をそれぞれ規定することができる。このため、半導体層３３、３５の膜厚を精度よく制御することができ、半導体層３３、３５の膜厚のバラツキを低減させることを可能としつつ、半導体層３３、３５を薄膜化することができる。また、半導体層３５上に酸化防止膜５４を設けることで、半導体層３５の表面が熱酸化されることを防止しつつ、半導体層３５の裏面側に埋め込み絶縁層３４を形成することが可能となる。
【００２５】
なお、空洞部５７ａ、５７ｂに埋め込み絶縁層３２、３４をそれぞれ形成した後、１１００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３２、３４をリフローさせることが可能となり、埋め込み絶縁層３２、３４のストレスを緩和させることが可能となるとともに、第２半導体層４との境界における界面準位を減らすことができる。また、埋め込み絶縁層３２、３４は空洞部５７ａ、５７ｂを全て埋めるように形成しても良いし、空洞部５７ａ、５７ｂが一部残るように形成しても良い。
【００２６】
また、図６の方法では、半導体基板３１および半導体層３３、３５の熱酸化を行うことにより、半導体基板３１と半導体層３３との間の空洞部５７ａに埋め込み絶縁層３２を形成するとともに、半導体層３３、３５間の空洞部５７ｂに埋め込み絶縁層３４を形成する方法について説明したが、ＣＶＤ法にて半導体基板３１と半導体層３３、３５との間の空洞部５７ａ、５７ｂに絶縁膜を成膜させることにより、半導体基板３１と半導体層３３、３５との間の空洞部５７ａ、５７ｂ全体を埋め込み絶縁層で埋め込むようにしてもよい。
【００２７】
これにより、半導体層３３、３５の膜減りを防止しつつ、半導体基板３１と半導体層３３、３５との間の空洞部５７ａ、５７ｂを酸化膜以外の材料で埋め込むことが可能となる。このため、半導体層３３、３５の裏面側にそれぞれ配置される埋め込み絶縁層３２、３４の厚膜化を図ることが可能となるとともに、半導体層３３、３５の裏面側の寄生容量を低減させることができる。
【００２８】
なお、空洞部５７ａ、５７ｂに埋め込まれる埋め込み絶縁層の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜など、Ｈｉｇｈ−Ｋ膜やＬｏｗ−Ｋ膜などを用いるようにしてもよい。
次に、図７に示すように、ＣＶＤなどの方法により、溝３８内が埋め込まれるようにして、支持体５６上に埋め込み絶縁体４５を堆積する。なお、埋め込み絶縁体４５の材質としてはシリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。
【００２９】
次に、図８に示すように、ＣＭＰ（化学的機械的研磨）などの方法を用いて埋め込み絶縁体４５および支持体５６を薄膜化するとともに、酸化防止膜５４および下地酸化膜５３を除去することにより、半導体層３５の表面を露出させる。なお、酸化防止膜５４は、ＣＭＰなどの方法にて埋め込み絶縁体４５および支持体５６を薄膜化する時のストッパー層として用いることができる。
【００３０】
次に、図９に示すように、半導体層３５の表面の熱酸化を行うことにより、半導体層３５の表面にゲート絶縁膜４１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成された半導体層３５上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術を用いてレジストパターンＲを多結晶シリコン層上に形成し、レジストパターンＲをマスクとして多結晶シリコン層をエッチングすることにより、半導体層３５上にゲート電極４２を形成する。
【００３１】
そして、レジストパターンＲおよびゲート電極４２を通してＡｓ、Ｐ、Ｂ、ＢＦ2などの不純物のイオン注入ＩＰを半導体層３３に行うことにより、ゲート電極４２下の半導体層３３に自己整合的に配置された不純物導入層５０（バックゲート電極）を形成する。ここで、レジストパターンＲの膜厚およびイオン注入ＩＰ時のエネルギーは、ゲート電極４２下では、不純物濃度のピークＲP1が半導体層３３の深さ方向の中央付近あるいは下方に来るとともに、図１１のソース層４３ａおよびドレイン層４３ｂ下では、不純物濃度のピークＲP2が半導体基板３１内に来るように設定することが好ましい。
【００３２】
これにより、ゲート電極４２下の半導体層３３に自己整合的に配置された不純物導入層５０（バックゲート電極）を形成することができ、ソース層４３ａおよびドレイン層４３ｂ下の半導体層３３の不純物濃度をゲート電極４２下のバックゲート電極領域の半導体層３３の不純物濃度よりも低くすることができる。
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いてゲート電極４２をパターニングすることにより、半導体層３３の段差にかかっている部分のゲート電極４２を除去する。
【００３３】
次に、図１１に示すように、ゲート電極４２をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を半導体層３５内にイオン注入することにより、ゲート電極４２の側方に配置された低濃度不純物導入層からなるＬＤＤ層を半導体層３５に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層３５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極４２の側壁にサイドウォール４４を形成する。そして、ゲート電極４２およびサイドウォール４４をマスクとして、Ａｓ、Ｐ、Ｂ、ＢＦ2などの不純物を半導体層３５内にイオン注入することにより、サイドウォール４４の側方にそれぞれ配置された高濃度不純物導入層からなるソース層４３ａおよびドレイン層４３ｂを半導体層３５に形成する。
【００３４】
そして、ＣＶＤなどの方法により、ゲート電極４２上に層間絶縁層４６を堆積する。そして、層間絶縁層４６および支持体５６に埋め込まれ、半導体層３３に接続されたバックゲートコンタクト電極Ｃ４を層間絶縁層４６上に形成するとともに、層間絶縁層４６に埋め込まれ、ゲート電極４２、ソース層４３ａおよびドレイン層４３ｂにそれぞれ接続されたゲートコンタクト電極Ｃ１、ソースコンタクト電極Ｃ２およびドレインコンタクト電極Ｃ３を層間絶縁層４６上に形成する。
【００３５】
これにより、半導体層３３、３５の欠陥の発生を低減させつつ、半導体層３３、３５を埋め込み絶縁層３２、３４上にそれぞれ配置することが可能となり、ＳＯＩ基板を用いることなく、ＳＯＩトランジスタを半導体層３５に形成することが可能となるとともに、ＳＯＩトランジスタ下にバックゲート電極を配置することが可能となる。また、ゲート電極４２を通して半導体層３３にイオン注入を行うことにより、ゲート電極４２下の半導体層３３に自己整合的に配置された不純物導入層５０を形成することができ、ソース層４３ａおよびドレイン層４３ｂ下の半導体層３３の不純物濃度をゲート電極４２下のバックゲート電極５０の不純物濃度よりも低くすることができる。このため、ＳＯＩトランジスタのアクティブ領域の電位をバックゲート電極５０にて効率よく制御することを可能としつつ、ソース層４３ａおよびドレイン層４３ｂ下の半導体層３３に形成される空乏層を広げることが可能となり、ソース層４３ａおよびドレイン層４３ｂの寄生容量を減らすことができる。このため、低電圧でのバックゲート電極５０による閾値制御能力を向上させることが可能となるとともに、ソース層４３ａおよびドレイン層４３ｂ下にバックゲート電極が形成された半導体層が配置された場合においても、ソース層４３ａおよびドレイン層４３ｂの寄生容量の充放電にかかる時間を削減することができ、動作時や待機時の消費電力を低減させることを可能としつつ、ＳＯＩトランジスタの高速化を達成することができる。
【００３６】
なお、バックゲートコンタクト電極Ｃ４を介してゲート電極４２と半導体層３５とを電気的に接続するようにしてもよい。これにより、バックゲート電極とゲート電極４２とが同電位となるように制御することができ、チャネル領域のポテンシャルの支配力を向上させ、サブスレショルド領域のドレイン電流立ち上がりを急峻にすることができる。このため、チップサイズの増大を抑制しつつ、オフ時のリーク電流を減少させることができ、動作時や待機時の消費電力を低減させることが可能となるとともに、電界効果型トランジスタの高耐圧化を図ることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００３８】
３１  半導体基板、  ３３、３５  第２半導体層、５１、５２  第１半導体層、４１  ゲート絶縁膜、４２  ゲート電極、４３ａ  ソース層、４３ｂ  ドレイン層、３６、３７、３８  溝、４６  層間絶縁層、３２、３４  埋め込み絶縁層、３９  酸化膜、４５  埋め込み絶縁体、５０  不純物導入層、５３  下地酸化膜、５４  酸化防止膜、５６  支持体、５７ａ、５７ｂ  空洞部、４４  サイドウォール、Ｒ  レジストパターン、Ｃ１  ゲートコンタクト電極、Ｃ２  ソースコンタクト電極、Ｃ３  ドレインコンタクト電極、Ｃ４  バックゲートコンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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