(57)【特許請求の範囲】
【請求項１】
半導体基板における第１の領域に形成され、且つゲート長が０．１μｍ以下である第１導電型の第１のＭＩＳ型トランジスタを有する半導体装置であって、
前記第１のＭＩＳ型トランジスタは、
前記第１の領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極部と、
前記第１のゲート電極部の側面上に形成された第１の絶縁性サイドウォールと、
前記第１の領域における前記第１の絶縁性サイドウォールの側方に形成された第１のソース・ドレイン領域と、
前記第１のゲート電極部上及び前記第１のソース・ドレイン領域上を覆うように形成された第１の応力膜とを備え、
前記第１のゲート電極部の上面は、前記第１の絶縁性サイドウォールの上端よりも低く形成されており、
前記第１のゲート電極部上には、前記第１の絶縁性サイドウォールの上部に囲まれたリセスが存在しており、
前記第１の応力膜における前記第１のゲート電極部上に前記リセスを埋め込むように形成されている第１の部分の膜厚が、前記第１の応力膜における前記第１のソース・ドレイン領域上及び前記第１の絶縁性サイドウォール上に形成されている第２の部分の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極部は、前記第１のゲート絶縁膜上に形成されたシリコンからなる第１のゲート電極と、前記第１のゲート電極上に形成された第１のシリサイド層とで構成されていることを特徴とする半導体装置。
【請求項３】
請求項１又２に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であることを特徴とする半導体装置。
【請求項４】
請求項１又２に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であることを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、
前記第２のＭＩＳ型トランジスタは、
前記第２の領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極部と、
前記第２のゲート電極部の側面上に形成された第２の絶縁性サイドウォールと、
前記第２の領域における前記第２の絶縁性サイドウォールの側方に形成された第２のソース・ドレイン領域と、
前記第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように形成された第２の応力膜とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端よりも低く形成されており、
前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚が、前記第２の応力膜における前記第２のソース・ドレイン領域上に形成されている第４の部分の膜厚よりも厚いことを特徴とする半導体装置。
【請求項７】
請求項５又６に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。
【請求項８】
請求項５又６に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。
【請求項９】
請求項５又６に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第２の応力膜は、前記第２の領域における前記第２のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であることを特徴とする半導体装置。
【請求項１０】
請求項５〜９のうちいずれか１項に記載の半導体装置において、
前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成されたシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていることを特徴とする半導体装置。
【請求項１１】
請求項５に記載の半導体装置において、
前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端と同等以上の高さで形成されており、
前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚よりも厚いことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１の絶縁性サイドウォールの上端は、前記第２の絶縁性サイドウォールの上端よりも高いことを特徴とする半導体装置。
【請求項１３】
請求項１１又１２に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。
【請求項１４】
請求項１１又１２に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。
【請求項１５】
請求項１１〜１４のうちいずれか１項に記載の半導体装置において、
前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成されたシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていることを特徴とする半導体装置。
【請求項１６】
請求項１１に記載の半導体装置において、
前記第１の絶縁性サイドウォールの上端は、前記第２の絶縁性サイドウォールの上端と同等の高さであることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜からなることを特徴とする半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、
前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、
前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、
前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜からなることを特徴とする半導体装置。
【請求項１９】
請求項１１、１６〜１８のうちいずれか１項に記載の半導体装置において、
前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成され且つシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成され且つ前記第２のゲート電極と異なる他の導電性材料からなる第３のゲート電極と、前記第３のゲート電極上に形成された第３のシリサイド層とで構成されていることを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第３のゲート電極は、ＳｉＧｅ膜からなることを特徴とする半導体装置。
【請求項２１】
半導体基板における第１の領域に形成され、且つゲート長が０．１μｍ以下である第１導電型の第１のＭＩＳ型トランジスタを有する半導体装置の製造方法であって、
前記第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜上に、導電膜及びゲート高調整膜を順次形成する工程（ｂ）と、
前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第１のゲート絶縁膜上に第１のゲート電極及び第１のゲート高調整膜パターンを形成する工程（ｃ）と、
前記第１ゲート電極及び前記第１のゲート高調整膜パターンの側面上に第１の絶縁性サイドウォールを形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記第１の領域における前記第１の絶縁性サイドウォールの側方に第１のソース・ドレイン領域を形成する工程（ｅ）と、
前記工程（ｄ）の後に、前記第１のゲート高調整膜パターンを除去することにより、前記第１のゲート電極上に前記第１の絶縁性サイドウォールの上部に囲まれたリセスを形成する工程（ｆ）と、
前記工程（ｆ）の後に、少なくとも前記第１のゲート電極を有する第１のゲート電極部上及び前記第１のソース・ドレイン領域上を覆うように第１の応力膜を形成する工程（ｇ）とを備え、
前記工程（ｇ）において、前記第１のゲート電極部の上面は、前記第１の絶縁性サイドウォールの上端よりも低く形成されており、前記第１の応力膜における前記第１のゲート電極部上に前記リセスを埋め込むように形成されている第１の部分の膜厚が、前記第１の応力膜における前記第１のソース・ドレイン領域上及び前記第１の絶縁性サイドウォール上に形成されている第２の部分の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記工程（ｆ）の後で前記工程（ｇ）の前に、前記第１のゲート電極上に第１のシリサイド層を形成する工程（ｈ）を備え、
前記工程（ｇ）において、前記第１のゲート電極部は、前記第１のゲート電極及び前記第１のシリサイド層で構成されており、前記第１のシリサイド層の上面が前記第１の絶縁性サイドウォールの上端よりも低く形成されていることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２１又は２２に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、
前記工程（ａ）は、前記第２の領域上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、
前記工程（ｃ）は、前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第２のゲート絶縁膜上に第２のゲート電極及び第２のゲート高調整膜パターンを形成する工程を含み、
前記工程（ｄ）は、前記第２ゲート電極及び前記第２のゲート高調整膜パターンの側面上に第２の絶縁性サイドウォールを形成する工程を含み、
前記工程（ｅ）は、前記第２の領域における前記第２の絶縁性サイドウォールの側方に第２のソース・ドレイン領域を形成する工程を含み、
前記工程（ｇ）は、少なくとも前記第２のゲート電極を有する第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように第２の応力膜を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記第２のゲート高調整膜パターンを除去することにより、前記第２のゲート電極上に前記第２の絶縁性サイドウォールの上部に囲まれたリセスを形成する工程を含み、
前記工程（ｇ）において、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端よりも低く形成されており、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚が、前記第２の応力膜における前記第２のソース・ドレイン領域上に形成されている第４の部分の膜厚よりも厚く形成されることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２１又は２２に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、
前記工程（ａ）は、前記第２の領域上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第２の領域上の前記ゲート高調整膜を除去する工程（ｈ）を有し、
前記工程（ｃ）は、前記導電膜をパターニングすることによって、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
前記工程（ｄ）は、前記第２ゲート電極の側面上に第２の絶縁性サイドウォールを形成する工程を含み、
前記工程（ｅ）は、前記第２の領域における前記第２の絶縁性サイドウォールの側方に第２のソース・ドレイン領域を形成する工程を含み、
前記工程（ｇ）は、少なくとも前記第２のゲート電極を有する第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように第２の応力膜を形成する工程を含んでいることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２３又は２５に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第２のゲート電極部は、前記第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第２のゲート電極部は、前記第２のゲート電極と、前記第２のゲート電極上に形成され且つ前記第２のゲート高調整膜パターンからなる第３のゲート電極と、前記第３のゲート電極上に形成された第３のシリサイド層とで構成されていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２６又は２７に記載の半導体装置の製造方法において、
前記工程（ｇ）において、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端と同等以上の高さで形成されており、
前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、サイドウォール構造を持つMISFETを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、MISFET(Metal Insulator Semiconductor Field Effect Transistor )と呼称される絶縁ゲート型電界効果トランジスタが知られている。このMISFETは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられており、近年素子の微細化が加速されてきている。しかしながら、この素子の微細化にともない、MISFETでは新たな問題が種々顕在化してきている。その一つの問題として、MISFETのチャネル形成領域に働く応力が挙げられる。ゲート長が０．１μｍ以下の世代の超微細CMIS(相補型MIS )プロセスでは、新素材の導入やMISFETの短チャネル効果抑制等の理由から低温化が進んでいる。このことは、素子中に残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の活性領域の表層部、つまりMISFETのチャネル形成領域に働く。
【０００３】
また、チャネル形成領域に働く応力に対するトランジスタ特性の変化については、ドレイン電流(Id)が流れる方向(ゲート長方向)と同じ向きに応力を加えた場合には、
（１）ｎチャネル型MISFET(以下nMISFET )のドレイン電流は圧縮応力によって減少し、引っ張り応力によって増加すること
（２）ｐチャネル型MISFET(以下pMISFET )のドレイン電流は圧縮応力によって増加し、引っ張り応力によって減少すること
が知られている。そのため、近年、このチャネル形成領域に働く応力を積極的に利用して、トランジスタの駆動力を向上させる技術が注目されてきている。
【０００４】
例えば、MISFETの形成後に層間絶縁膜を兼ねたセルフアラインコンタクト用のシリコン窒化膜（以下、ライナー窒化膜）として、 nMISFET領域には、図１７（ａ）に示すように、チャネル形成領域に引っ張り応力を発生させる窒化膜（引っ張り応力膜）１０７を、 pMISFET領域には、図１７（ｂ）に示すように、チャネル形成領域に圧縮応力を発生させる窒化膜（圧縮応力膜）１０８をそれぞれ選択的に形成し、それによってMISFETの駆動力を向上させる方法が報告されている（非特許文献１参照）。図１７（ａ）及び（ｂ）において、１００は半導体基板、１０１はゲート絶縁膜、１０２はゲート電極、１０３はエクステンション領域、１０４は絶縁性サイドウォール、１０５はソース・ドレイン領域、１０６はシリサイド層である。尚、図１７（ａ）及び（ｂ）に示すように、引っ張り応力膜１０７自体は収縮する一方、圧縮応力膜１０８自体は膨張する。
【０００５】
また、引っ張り応力膜及び圧縮応力膜は、それぞれの膜厚が厚いほどチャネル形成領域に発生する応力が大きくなるので、より効果的にそれぞれ nMISFET及び pMISFETの駆動力を向上させることが知られている。
【特許文献１】特開２００３−２７３２４０号公報
【非特許文献１】ピディン・セルゲイ、引っ張り／圧縮応力の窒化膜を有する歪みＣＭＯＳ構造（富士通）、第68回半導体・集積回路技術シンポジウム講演、2005年６月23日、p.19〜22
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、応力膜（ストレス膜）となるライナー窒化膜を用いた従来の半導体装置及びその製造方法においてMISFETの駆動力を向上させるためにライナー窒化膜を厚く堆積した場合、以下に説明するような問題が発生する。
【０００７】
図１８（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【０００８】
まず、図１８（ａ）に示すように、ウェル領域２０１が設けられた半導体基板２００上にゲート絶縁膜２０２を介してゲート電極２０３を形成する。次に、ウェル領域２０１におけるゲート電極２０３の両側にエクステンション領域２０４を形成した後、ゲート電極２０３の側壁に絶縁性サイドウォール２１０を形成し、その後、ウェル領域２０１における絶縁性サイドウォール２１０の外側に、エクステンション領域２０４よりも深い接合を持つソース・ドレイン領域２０５を形成する。続いて、ゲート電極２０３の表面部及びソース・ドレイン領域２０５の表面部にそれぞれシリサイド層２０６を形成した後、ゲート電極２０３及び絶縁性サイドウォール２１０を覆うようにライナー窒化膜２０７を厚く、例えば隣接して形成された２つのゲート電極２０３間に位置する絶縁性サイドウォール２１０同士の間隔の１／２以上の膜厚で堆積する。
【０００９】
次に、図１８（ｂ）に示すように、ライナー窒化膜２０７の上に層間絶縁膜２０８を堆積する。続いて、ソース・ドレイン領域２０５との電気的コンタクトを取るためのホールを層間絶縁膜２０８及びライナー窒化膜２０７に形成する。具体的には、図１８（ｃ）に示すように、まず、層間絶縁膜２０８に、ライナー窒化膜２０７まで達するホール２０９を形成する。次に、図１８（ｄ）に示すように、ホール２０９がソース・ドレイン領域２０５表面のシリサイド層２０６に達するように、ホール２０９下側のライナー窒化膜２０７の除去を行う。
【００１０】
ところが、従来技術においては、ライナー窒化膜２０７の膜厚が大きい場合、特に、ゲート電極２０３間の間隔が狭く、図１８（ａ）に示すように、ゲート電極２０３間のソース・ドレイン領域２０５上のライナー窒化膜２０７の膜厚が堆積膜厚よりも大きくなってしまうような場合には、図１８（ｄ）に示すように、ホール２０９形成のためのライナー窒化膜２０７のエッチングが途中で終わってしまい、ホール２０９の開口不良が発生してしまう。すなわち、ソース・ドレイン領域２０５との電気的コンタクトを取ることができないというコンタクト不良が生じてしまう。
【００１１】
前記に鑑み、本発明は、コンタクト不良を防止しつつ応力膜を用いて効果的にチャネル形成領域に応力を印加することにより、MISFETの駆動力の向上を図ることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者らは、電界効果トランジスタのゲート電極部の高さを、その側面上に形成される絶縁性サイドウォールの上端の高さよりも低くすることによって、ゲート電極部上に形成される応力膜の膜厚を自己整合的に堆積膜厚よりも厚くするという発明を想到した。これにより、同じ堆積膜厚の応力膜を用いた従来の半導体装置と比べて、チャネル形成領域に働く応力を効果的に大きくすることができる。すなわち、応力膜の堆積膜厚自体についてはコンタクト不良を防止できる厚さに抑制しながら、ドレイン電流を増加させることよってMISFETの駆動力を向上させることができる。
【００１３】
具体的には、本発明に係る半導体装置は、半導体基板における第１の領域に形成された第１導電型の第１のＭＩＳ型トランジスタを有する半導体装置であって、前記第１のＭＩＳ型トランジスタは、前記第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極部と、前記第１のゲート電極部の側面上に形成された第１の絶縁性サイドウォールと、前記第１の領域における前記第１の絶縁性サイドウォールの側方に形成された第１のソース・ドレイン領域と、前記第１のゲート電極部上及び前記第１のソース・ドレイン領域上を覆うように形成された第１の応力膜とを備え、前記第１のゲート電極部の上面は、前記第１の絶縁性サイドウォールの上端よりも低く形成されており、前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第１の応力膜における前記第１のソース・ドレイン領域上に形成されている第２の部分の膜厚よりも厚い。
【００１４】
本発明の半導体装置において、前記第１のゲート電極部は、前記第１のゲート絶縁膜上に形成されたシリコンからなる第１のゲート電極と、前記第１のゲート電極上に形成された第１のシリサイド層とで構成されていてもよい。
【００１５】
本発明の半導体装置において、前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であってもよい。
【００１６】
本発明の半導体装置において、前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であってもよい。
【００１７】
本発明の半導体装置において、前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、前記第２のＭＩＳ型トランジスタは、前記第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極部と、前記第２のゲート電極部の側面上に形成された第２の絶縁性サイドウォールと、前記第２の領域における前記第２の絶縁性サイドウォールの側方に形成された第２のソース・ドレイン領域と、前記第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように形成された前記第２の応力膜とを備えていてもよい。
【００１８】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端よりも低く形成されており、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚が、前記第２の応力膜における前記第２のソース・ドレイン領域上に形成されている第４の部分の膜厚よりも厚くてもよい。
【００１９】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜から構成されていてもよい。
【００２０】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜から構成されていてもよい。
【００２１】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、前記第２の応力膜は、前記第２の領域における前記第２のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であってもよい。
【００２２】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成されたシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていてもよい。
【００２３】
第２導電型の第２のＭＩＳ型トランジスタをさらに備えている場合、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端と同等以上の高さで形成されており、前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚よりも厚くてもよい。この場合、前記第１の絶縁性サイドウォールの上端は、前記第２の絶縁性サイドウォールの上端よりも高くてもよい。また、前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜から構成されていてもよい。また、前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜から構成されていてもよい。また、前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成されたシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていてもよい。また、前記第１の絶縁性サイドウォールの上端は、前記第２の絶縁性サイドウォールの上端と同等の高さであってもよく、この場合には、前記第１のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に引っ張り応力を発生させる引っ張り応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記引っ張り応力膜から構成されていてもよいし、又は前記第１のＭＩＳ型トランジスタは、ｐチャネル型ＭＩＳ型トランジスタであり、前記第２のＭＩＳ型トランジスタは、ｎチャネル型ＭＩＳ型トランジスタであり、前記第１の応力膜は、前記第１の領域における前記第１のゲート電極部下に位置するチャネル領域に圧縮応力を発生させる圧縮応力膜であり、前記第２の応力膜は、前記第１の応力膜と同じ前記圧縮応力膜から構成されていてもよい。また、前記第２のゲート電極部は、前記第２のゲート絶縁膜上に形成され且つシリコンからなる第２のゲート電極と、前記第２のゲート電極上に形成され且つ前記第２のゲート電極と異なる他の導電性材料からなる第３のゲート電極と、前記第３のゲート電極上に形成された第３のシリサイド層とで構成されていてもよく、この場合には、前記第３のゲート電極は、ＳｉＧｅ膜から構成されていてもよい。
【００２４】
本発明に係る半導体装置の製造方法は、半導体基板における第１の領域に形成された第１導電型の第１のＭＩＳ型トランジスタを有する半導体装置の製造方法であって、前記第１の領域上に第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜上に、導電膜及びゲート高調整膜を順次形成する工程（ｂ）と、前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第１のゲート絶縁膜上に第１のゲート電極及び第１のゲート高調整膜パターンを形成する工程（ｃ）と、前記第１ゲート電極及び前記第１のゲート高調整膜パターンの側面上に第１の絶縁性サイドウォールを形成する工程（ｄ）と、前記工程（ｄ）の後に、前記第１の領域における前記第１の絶縁性サイドウォールの側方に第１のソース・ドレイン領域を形成する工程（ｅ）と、前記工程（ｄ）の後に、前記第１のゲート高調整膜パターンを除去することにより、前記第１のゲート電極上に前記第１の絶縁性サイドウォールの上部に囲まれた凹部を形成する工程（ｆ）と、前記工程（ｆ）の後に、少なくとも前記第１のゲート電極を有する第１のゲート電極部上及び前記第１のソース・ドレイン領域上を覆うように第１の応力膜を形成する工程（ｇ）とを備え、前記工程（ｇ）において、前記第１のゲート電極部の上面は、前記第１の絶縁性サイドウォールの上端よりも低く形成されており、前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第１の応力膜における前記第１のソース・ドレイン領域上に形成されている第２の部分の膜厚よりも厚く形成される。
【００２５】
本発明の半導体装置の製造方法において、前記工程（ｆ）の後で前記工程（ｇ）の前に、前記第１のゲート電極上に第１のシリサイド層を形成する工程（ｈ）を備え、前記工程（ｇ）において、前記第１のゲート電極部は、前記第１のゲート電極及び前記第１のシリサイド層で構成されており、前記第１のシリサイド層の上面が前記第１の絶縁性サイドウォールの上端よりも低く形成されていてもよい。
【００２６】
本発明の半導体装置の製造方法において、前記半導体装置は、前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、前記工程（ａ）は、前記第２の領域上に第２のゲート絶縁膜を形成する工程を含み、前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、前記工程（ｃ）は、前記ゲート高調整膜及び前記導電膜をパターニングすることによって、前記第２のゲート絶縁膜上に第２のゲート電極及び第２のゲート高調整膜パターンを形成する工程を含み、前記工程（ｄ）は、前記第２ゲート電極及び前記第２のゲート高調整膜パターンの側面上に第２の絶縁性サイドウォールを形成する工程を含み、前記工程（ｅ）は、前記第２の領域における前記第２の絶縁性サイドウォールの側方に第２のソース・ドレイン領域を形成する工程を含み、前記工程（ｇ）は、少なくとも前記第２のゲート電極を有する第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように第２の応力膜を形成する工程を含んでいてもよい。この場合、前記工程（ｆ）は、前記第２のゲート高調整膜パターンを除去することにより、前記第２のゲート電極上に前記第２の絶縁性サイドウォールの上部に囲まれた凹部を形成する工程を含み、前記工程（ｇ）において、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端よりも低く形成されており、前記第２の応力膜における前記第２のゲート電極部上に形成されている第２の部分の膜厚が、前記第２の応力膜における前記第２のソース・ドレイン領域上に形成されている第４の部分の膜厚よりも厚く形成されていてもよい。また、前記工程（ｇ）において、前記第２のゲート電極部は、前記第２のゲート電極と、前記第２のゲート電極上に形成され且つ前記第２のゲート高調整膜パターンからなる第３のゲート電極と、前記第３のゲート電極上に形成された第３のシリサイド層とで構成されていてもよい。
【００２７】
本発明の半導体装置の製造方法において、前記半導体装置は、前記半導体基板における第２の領域に形成された第２導電型の第２のＭＩＳ型トランジスタをさらに備え、前記工程（ａ）は、前記第２の領域上に第２のゲート絶縁膜を形成する工程を含み、前記工程（ｂ）は、前記第２のゲート絶縁膜上に、前記導電膜及び前記ゲート高調整膜を順次形成する工程を含み、前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第２の領域上の前記ゲート高調整膜を除去する工程（ｈ）を有し、前記工程（ｃ）は、前記導電膜をパターニングすることによって、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、前記工程（ｄ）は、前記第２ゲート電極の側面上に第２の絶縁性サイドウォールを形成する工程を含み、前記工程（ｅ）は、前記第２の領域における前記第２の絶縁性サイドウォールの側方に第２のソース・ドレイン領域を形成する工程を含み、前記工程（ｇ）は、少なくとも前記第２のゲート電極を有する第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように第２の応力膜を形成する工程を含んでいてもよい。
【００２８】
前記工程（ｇ）が、前記第２のゲート電極部上及び前記第２のソース・ドレイン領域上を覆うように前記第２の応力膜を形成する工程を含む場合、前記工程（ｇ）において、前記第２のゲート電極部は、前記第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されていてもよい。前記第２のゲート電極部が、前記第２のゲート電極と、前記第２のゲート電極上に形成された第２のシリサイド層とで構成されている場合、又は、前記第２のゲート電極部が、前記第２のゲート電極と、前記第２のゲート電極上に形成され且つ前記第２のゲート高調整膜パターンからなる第３のゲート電極と、前記第３のゲート電極上に形成された第３のシリサイド層とで構成されている場合、前記工程（ｇ）において、前記第２のゲート電極部の上面は、前記第２の絶縁性サイドウォールの上端と同等以上の高さで形成されており、前記第１の応力膜における前記第１のゲート電極部上に形成されている第１の部分の膜厚が、前記第２の応力膜における前記第２のゲート電極部上に形成されている第３の部分の膜厚よりも厚くてもよい。
【発明の効果】
【００２９】
本発明によると、ゲート電極上に形成される応力膜の膜厚のみを選択的に堆積膜厚よりも厚くするため、同じ堆積膜厚の応力膜を用いた従来の半導体装置と比べて、チャネル形成領域に働く応力を効果的に大きくすることができる。このため、応力膜の堆積膜厚自体についてはコンタクト不良を防止できる厚さに抑制しながら、ドレイン電流を増加させることによりMISFETの駆動力を向上させることができるので、高性能な半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。
【００３１】
図１は、第１の実施形態に係る半導体装置の概略構成を示す断面図である。
【００３２】
図１に示すように、本実施形態の半導体装置は、例えば単結晶シリコンからなるｐ型半導体基板１を主体として構成されている。ｐ型半導体基板１は、第１の素子形成領域及び第２の素子形成領域を有しており、この第１の素子形成領域及び第２の素子形成領域は素子間絶縁分離領域である例えば浅溝アイソレーション（STI：Shallow Trench Isolation ）からなる素子分離領域４によって互いに分離されている。第１の素子形成領域にはｐ型ウエル領域２及びｎチャネル型MISFETが形成されており、第２の素子形成領域にはｎ型ウエル領域３及びｐチャネル型MISFETが形成されている。素子分離領域４は、ｐ型半導体基板１に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
【００３３】
ｎチャネル型MISFETは、主に、ｐ型ウエル領域２の表面（チャネル形成領域）上にゲート絶縁膜５を介して形成されたｎ型ポリシリコンからなるゲート電極６ｎと、ゲート電極６ｎ上に形成されたシリサイド層（以下、「ゲート上シリサイド層」と称する）１２ｎＡと、ゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎの側面上に形成された絶縁性のサイドウォールスペーサ９と、ｎ型ソース・ドレイン領域１９ｎと、ｎ型ソース・ドレイン領域１９ｎにおけるｎ型半導体領域１０上に形成されたシリサイド層（以下、「ソースドレイン上シリサイド層」と称する）１２ｎＢとから構成されている。本明細書中において、ゲート上シリサイド層１２ｎＡ（及び後述するゲート上シリサイド層１２ｐＡ）並びにソースドレイン上シリサイド層１２ｎＢ（及び後述するソースドレイン上シリサイド層１２ｐＢ）を総称してシリサイド層１２と称する。ここで、本実施形態の特徴として、ｎチャネル型MISFETのゲート電極部２０ｎの高さ（つまりゲート上シリサイド層１２ｎＡの上面の高さ）は、その側面上に設けられたサイドウォールスペーサ９の上端よりも低い。言い換えると、ゲート電極部２０ｎ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在する。また、ｎ型ソース・ドレイン領域１９ｎは、ｐ型ウエル領域２におけるゲート電極６ｎの両側に位置するｎ型半導体領域（エクステンション領域）７と、ｐ型ウエル領域２におけるサイドウォールスペーサ９の両側に位置し且つｎ型半導体領域７よりも深い接合を持つｎ型半導体領域（高濃度ソース・ドレイン領域）１０とから構成されている。ｎ型半導体領域７はゲート電極６ｎに対して自己整合的に形成されていると共に、ｎ型半導体領域１０はゲート電極６ｎの側面上に設けられたサイドウォールスペーサ９に対して自己整合的に形成されている。また、ｎ型半導体領域１０の不純物濃度はｎ型半導体領域７よりも高い。
【００３４】
ｐチャネル型MISFETは、主に、ｎ型ウエル領域３の表面（チャネル形成領域）上にゲート絶縁膜５を介して形成されたｐ型ポリシリコンからなるゲート電極６ｐと、ゲート電極６ｐ上に形成されたゲート上シリサイド層１２ｐＡと、ゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるゲート電極部２０ｐの側面上に形成された絶縁性のサイドウォールスペーサ９と、ｐ型ソース・ドレイン領域１９ｐと、ｐ型ソース・ドレイン領域１９ｐにおけるｐ型半導体領域１１上に形成されたソースドレイン上シリサイド層１２ｐＢとから構成されている。ここで、本実施形態の特徴として、ｐチャネル型MISFETのゲート電極部２０ｐの高さ（つまりゲート上シリサイド層１２ｐＡの上面の高さ）は、その側面上に設けられたサイドウォールスペーサ９の上端よりも低い。言い換えると、ゲート電極部２０ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在する。また、ｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐは、ｎ型ウエル領域３におけるゲート電極６ｐの両側に位置するｐ型半導体領域（エクステンション領域）８と、ｎ型ウエル領域３におけるサイドウォールスペーサ９の両側に位置し且つｐ型半導体領域８よりも深い接合を持つｐ型半導体領域（高濃度ソース・ドレイン領域）１１とから構成されている。ｐ型半導体領域８はゲート電極６ｐに対して自己整合的に形成されていると共に、ｐ型半導体領域１１はゲート電極６ｐの側面上に設けられたサイドウォールスペーサ９に対して自己整合的に形成されている。また、ｐ型半導体領域１１の不純物濃度はｐ型半導体領域８よりも高い。
【００３５】
ゲート電極部２０ｎ及び２０ｐ、サイドウォールスペーサ９並びにソース・ドレイン領域１９ｎ及び１９ｐの上には、引っ張り応力を発生させる絶縁膜（以下、「引っ張り応力膜」と称する）となる窒化シリコン膜１３が形成されており、窒化シリコン膜１３の上には例えば酸化シリコン膜からなる層間絶縁膜１５が形成されている。従って、ゲート電極部２０ｎ及び２０ｐにおけるゲート上シリサイド層１２ｎＡ及び１２ｐＢと層間絶縁膜１５との間、サイドウォールスペーサ９と層間絶縁膜１５との間、並びに、ソース・ドレイン領域１９ｎ及び１９ｐ上におけるソースドレイン上シリサイド層１２ｎＢ及び１２ｐＢと層間絶縁膜１５との間には、窒化シリコン膜１３が形成されている。本明細書における引っ張り応力膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して引っ張り応力を生じさせる絶縁膜を意味する。引っ張り応力膜となる窒化シリコン膜１３は例えば準常圧ＣＶＤ（ＳＡ−ＣＶＤ）法によって堆積される。
【００３６】
本実施形態においては、ゲート電極部２０ｎ及び２０ｐの高さがサイドウォールスペーサ９の上端よりも低いので、ｎチャネル型MISFET及びｐチャネル型MISFETのそれぞれのゲート電極部２０ｎ及び２０ｐのゲート長方向における中央部上に位置する窒化シリコン膜１３の膜厚ｔ１は、その他の領域（ソースドレイン上シリサイド層１２ｎＢ及び１２ｐＢやサイドウォールスペーサ９など）上に位置する窒化シリコン膜１３の膜厚（堆積膜厚ｔ２）よりも厚くなっている。このような構造は、前述のようにゲート電極部２０ｎ及び２０ｐの上にサイドウォールスペーサ９の上部に囲まれたリセスが存在すること、及びMISFETのゲート長が十分に小さいことにより実現できる。例えば、窒化シリコン膜１３の堆積膜厚ｔ２に対してMISFETのゲート長が十分に大きい図２に示すような場合には、ゲート電極部２０ｎの中央部上に位置する窒化シリコン膜１３の膜厚ｔ１は、ソースドレイン上シリサイド層１２ｎＢ上に形成される窒化シリコン膜１３の堆積膜厚ｔ２と同程度になる。一方、図１に示すように、MISFETのゲート長が十分に小さい場合には、窒化シリコン膜１３のカバレッジ（段差被覆性）と、ゲート電極部２０ｎ及び２０ｐの上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することとに起因して、ゲート電極部２０ｎ及び２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１が堆積膜厚ｔ２と比べて大きい構造が自己整合的に得られる。具体的には、窒化シリコン膜１３の堆積膜厚ｔ２が、ｐ型半導体基板１における活性領域上に形成されるMISFETの最小ゲート長の半分以上であると、言い換えると、MISFETの最小ゲート長が窒化シリコン膜１３の堆積膜厚ｔ２の２倍以下の長さであると、ゲート電極部２０ｎ及び２０ｐ上のリセスが窒化シリコン膜１３で完全に埋まるので、ゲート電極部２０ｎ及び２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１が堆積膜厚ｔ２と比べて確実に大きくなる。
【００３７】
以上の構成により、ゲート電極部２０ｎ及び２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１のみを選択的に堆積膜厚ｔ２よりも厚くすることができるので、同じ堆積膜厚の応力膜を用いた従来構造（ゲート電極上にサイドウォールスペーサの上部に囲まれたリセスが存在しない構造）と比べて、ｐ型半導体基板１における活性領域（チャネル形成領域）に発生する応力を効果的に大きくすることができる。このため、窒化シリコン膜１３の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制しながら、ドレイン電流を増加させることによりｎチャネル型MISFETの駆動力を向上させることができるので、高性能な半導体装置を実現することができる。このとき、ゲート長の方向が半導体基板１におけるシリコンの＜１００＞方向に沿うようにゲート電極６ｎ及び６ｐを配置することが望ましい。このようにゲート電極６ｎ及び６ｐのゲート長方向を＜１００＞方向に合わせた場合、ｎチャネル型MISFETにおいては、窒化シリコン膜１３からなる引っ張り応力膜によって駆動力が向上するのに対して、ｐチャネル型MISFETにおいては窒化シリコン膜１３からなる引っ張り応力膜によって駆動力はほとんど影響を受けず、駆動力の低下を従来よりも抑制することができる。
【００３８】
尚、第１の実施形態は、窒化シリコン膜１３が引っ張り応力膜であるため、ｎチャネル型MISFETの駆動力の向上に有効である。また、第１の実施形態において、窒化シリコン膜１３に代えて、他の種類の引っ張り応力膜を用いてもよい。
【００３９】
以下、第１の実施形態に係る半導体装置の製造方法について説明する。
【００４０】
図３（ａ）〜（ｅ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【００４１】
まず、図３（ａ）に示すように、例えば単結晶シリコンからなるｐ型半導体基板（以下、単にｐ型基板と呼ぶ）１を準備し、その後、ｐ型基板１にｐ型ウエル領域２及びｎ型ウエル領域３をそれぞれ選択的に形成する。次に、ｐ型基板１に、第１の素子形成領域（活性領域）と第２の素子形成領域（活性領域）とに区画するための領域として、素子分離領域４を形成する。この素子分離領域４は、ｐ型基板１に浅溝（例えば300nm 程度の深さの溝）を形成した後、ｐ型基板１上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Chemical Vapor Deposition ）法によって形成し、その後、当該絶縁膜が前記浅溝の内部のみに残るようにＣＭＰ（化学的機械研磨：Chemical Mechanical Poliching ）法によって平坦化を行うことによって形成される。
【００４２】
次に、熱処理を施すことによって、ｐ型基板１の素子形成領域上に例えば厚さ１〜３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１上の全面に亘って例えば厚さ１４０ｎｍの多結晶シリコン膜６Ａを例えばＣＶＤ法によって形成する。尚、多結晶シリコン膜６Ａには、抵抗値を低減すると共に空乏化を抑制するための不純物がその堆積中又は堆積後に導入される。ここで、ｎチャネル型MISFETのゲート電極となる多結晶シリコン膜にはｎ型不純物を導入し、ｐチャネル型MISFETのゲート電極となる多結晶シリコン膜にはｐ型不純物を導入することが望ましい。次に、多結晶シリコン膜６Ａ上に、ゲートパターニング時のハードマスクとなる例えば厚さ２０ｎｍのシリコン酸化膜１７をＣＶＤ法によって形成する。
【００４３】
次に、図３（ｂ）に示すように、リソグラフィー工程及びエッチング工程を経て、シリコン酸化膜１７をゲート電極状にパターニングした後、このパターニングされたシリコン酸化膜１７をハードマスクとして、多結晶シリコン膜６Ａをパターニングし、それによって第１の素子形成領域（ｎチャネル型MISFET形成領域）の上に例えばゲート長６０ｎｍのゲート電極６ｎを形成すると共に、第２の素子形成領域（ｐチャネル型MISFET形成領域）の上に例えばゲート長６０ｎｍのゲート電極６ｐを形成する。
【００４４】
次に、図３（ｃ）に示すように、ゲート電極６ｎが形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（エクステンション領域）７を形成する。その後、ゲート電極６ｐが形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。
【００４５】
次に、各素子形成領域のゲート電極６ｎ及び６ｐ及びパターニングされたシリコン酸化膜１７の側面上に、例えばゲート長方向の膜厚が３０〜６０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１上の全面に亘って例えば窒化シリコン膜からなる絶縁膜をＣＶＤ法によって形成し、その後、当該絶縁膜に対してＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施すことによって形成される。続いて、ゲート電極６ｎ及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（高濃度ソース・ドレイン領域）１０を形成する。その後、ゲート電極６ｐ及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（高濃度ソース・ドレイン領域）１１を形成する。ｎ型半導体領域１０の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。以上の図３（ｃ）に示す工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎが形成されると共に、ｐ型半導体領域８及びｐ型半導体領域１１からなるｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐが形成される。
【００４６】
次に、図３（ｄ）に示すように、例えばＨＦ溶液などを用いたウェット処理により、ｎチャネル型MISFET形成領域及びｐチャネル型MISFET形成領域のそれぞれのゲート電極６ｎ及び６ｐ上に形成されたシリコン酸化膜１７、並びにｎ型半導体領域１０上及びｐ型半導体領域１１上に形成された自然酸化膜などを除去し、それによって各ゲート電極６ｎ及び６ｐの表面、ｎ型半導体領域１０表面並びにｐ型半導体領域１１表面を露出させる。その結果、図３（ｄ）に示すように、各ゲート電極６ｎ及び６ｐ上にサイドウォールスペーサ９の上部に囲まれた凹部形状を有する例えば深さ２０ｎｍのリセスが形成される。
【００４７】
次に、ｐ型基板１上の全面に亘って、高融点金属膜として例えば厚さ１１ｎｍのニッケル（Ni）膜をスパッタ法によって形成し、その後、熱処理を施す。これにより、図３（ｅ）に示すように、各MISFETのゲート電極６ｎ及び６ｐ中のシリコン（Si）と前記ニッケル膜中のNiとを反応させてゲート電極６ｎ及び６ｐの表面に例えば厚さ２５ｎｍのゲート上シリサイド（NiSi）層１２ｎＡ及び１２ｐＡを形成すると共に、半導体領域１０及び１１中のSiと前記ニッケル膜中のNiとを反応させて半導体領域１０及び１１の表面にソースドレイン上シリサイド（NiSi）層１２ｎＢ及び１２ｐＢを形成する。その後、シリサイド層１２が形成された領域以外に残存する未反応のニッケル膜を選択的に除去した後、熱処理を施してシリサイド層１２を活性化する。これにより、ゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるｎチャネル型MISFETのゲート電極部２０ｎと、ゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるｐチャネル型MISFETのゲート電極部２０ｐとが形成される。このとき、ゲート電極部２０ｎ及び２０ｐの高さ（ゲート上シリサイド層１２ｎＡ及び１２ｐＡの上面の高さ）が、サイドウォールスペーサ９の上端よりも低くなるように形成することにより、ゲート電極部２０ｎ及び２０ｐ上にサイドウォールスペーサ９の上部に囲まれた例えば深さ２０ｎｍのリセスが形成される。
【００４８】
次に、ｐ型基板１上の全面に亘って、引っ張り応力膜となる例えば厚さ３０ｎｍの窒化シリコン膜１３を例えば準常圧ＣＶＤ（ＳＡ−ＣＶＤ）法によって形成する。窒化シリコン膜１３の堆積条件は、例えば高周波電力が３５０〜４００Ｗであり、チャンバー内圧力が３００〜３５０Torr（３９．９〜４６．５５kPa ）である。
【００４９】
本実施形態では、窒化シリコン膜１３の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つMISFETのゲート電極部２０ｎ及び２０ｐのゲート長方向における中央部上に位置する窒化シリコン膜１３の膜厚ｔ１は、ゲート電極部２０ｎ及び２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。例えばゲート電極６ｎ及び６ｐのゲート長が６０ｎｍの場合、窒化シリコン膜１３の堆積膜厚ｔ２を３０ｎｍとする。このとき、ゲート電極部２０ｎ及び２０ｐ上におけるサイドウォールスペーサ９の上部に囲まれたリセスの深さを２０ｎｍにしておけば、ゲート電極部２０ｎ及び２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１は約５０ｎｍとなる。すなわち、本実施形態では、引っ張り応力を持つ窒化シリコン膜１３のゲート電極部２０ｎ及び２０ｐ上での膜厚が他の領域の窒化シリコン膜１３の膜厚よりも厚いことにより、MISFETのチャネル形成領域に引っ張り応力をより効果的に発生させることができ、その結果、ｎチャネル型MISFETの駆動力を向上させることができる。
【００５０】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【００５１】
尚、第１の実施形態において、ゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、多結晶シリコン膜６Ａ上にシリコン酸化膜１７を形成したが、これに代えて、他の材料からなる保護膜を形成してもよい。
【００５２】
また、第１の実施形態においては、窒化シリコン膜１３の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果について、図４（ａ）〜（ｄ）を参照しながら詳しく説明する。尚、図４（ａ）〜（ｄ）において、図１及び図３（ａ）〜（ｅ）に示す構成要素と同一の構成要素には同一の符号を付すことにより、説明を適宜省略する。
【００５３】
図４（ａ）は、図１に示す本実施形態の半導体装置におけるｎチャネル型MISFET（主に、ｐ型ウエル領域２の表面（チャネル形成領域）上にゲート絶縁膜５を介して形成されたゲート電極６ｎと、ゲート電極６ｎ上に形成されたゲート上シリサイド層１２ｎＡと、ゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎの側面上に形成されたサイドウォールスペーサ９と、ｎ型ソース・ドレイン領域１９ｎとから構成されている）がｐ型半導体基板１からなる同一活性領域上に２個隣接して形成されている様子を示している。図４（ａ）に示すように、ｐ型半導体基板１上に、引っ張り応力を発生させる窒化シリコン膜１３を形成した後、図４（ｂ）に示すように、窒化シリコン膜１３の上に例えば酸化シリコン膜からなる層間絶縁膜１５を形成する。その後、ｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎとなるｎ型半導体領域１０との電気的コンタクトを取るためのホールを層間絶縁膜１５及び窒化シリコン膜１３に形成する。具体的には、図４（ｃ）に示すように、まず、層間絶縁膜１５に、窒化シリコン膜１３をエッチングストッパー膜として窒化シリコン膜１３まで達するホール１８を形成する。次に、図４（ｄ）に示すように、ホール１８がｎ型半導体領域１０表面のソースドレイン上シリサイド層１２に達するように、ホール１８下側の窒化シリコン膜１３の除去を行う。ここで、本実施形態においては、窒化シリコン膜１３の堆積膜厚ｔ２がコンタクト不良を防止できる厚さに抑制されている。具体的には、ゲート電極６ｎ間の間隔が狭い場合にも、図４（ａ）に示すように、ゲート電極６ｎ間のｎ型半導体領域１０上の窒化シリコン膜１３の膜厚が堆積膜厚よりも大きくなることはない。従って、図４（ｄ）に示すように、ホール１８形成のための窒化シリコン膜１３のエッチングを確実に行うことができるので、ホール１８の開口不良が発生することはない。すなわち、ｎ型半導体領域１０との電気的コンタクトを取ることができないというコンタクト不良を防止することができる。
【００５４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。
【００５５】
図５は、第２の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図５において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【００５６】
第２の実施形態が第１の実施形態と異なっている点は、図５に示すように、ｎチャネル型MISFET及びｐチャネル型MISFETのそれぞれと層間絶縁膜１５との間には、応力膜として、ｐ型半導体基板１の活性領域（特に各MISFETのチャネル形成領域）に引っ張り応力を発生させる窒化シリコン膜１３に代えて、当該チャネル形成領域に圧縮応力を発生させる絶縁膜（以下、「圧縮応力膜」と称する）となる窒化シリコン膜１４が形成されていることである。ここで、窒化シリコン膜１４は例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって堆積される。第１の実施形態においては、引っ張り応力を発生させる窒化シリコン膜１３によってｎチャネル型MISFETの駆動力を向上させることができたが、第２の実施形態においては、圧縮応力を発生させる窒化シリコン膜１４によってｐチャネル型MISFETの駆動力を向上させることができる。このとき、ゲート長方向が半導体基板１におけるシリコンの＜１１０＞方向に沿うようにゲート電極６ｎ及び６ｐを配置することが望ましい。これにより、ｐチャネル型MISFETにおいては、窒化シリコン膜１４からなる圧縮応力膜によって駆動力を向上させることができる。
【００５７】
また、第２の実施形態によると、ゲート電極部２０ｎ及び２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１のみを選択的に堆積膜厚ｔ２よりも厚くしているので、同じ堆積膜厚の応力膜を用いた従来構造（ゲート電極部上にサイドウォールスペーサの上部に囲まれたリセスが存在しない構造）と比べて、ｐ型半導体基板１の活性領域（チャネル形成領域）に発生する応力を効果的に大きくすることができる。このため、窒化シリコン膜１４の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制しながら、ドレイン電流を増加させることによりｐチャネル型MISFETの駆動力を向上させることができるので、高性能な半導体装置を実現することができる。
【００５８】
尚、第２の実施形態において、窒化シリコン膜１４に代えて、他の種類の圧縮応力膜を用いてもよい。
【００５９】
以下、第２の実施形態に係る半導体装置の製造方法について説明する。
【００６０】
図６（ａ）〜（ｅ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図６（ａ）〜（ｅ）において、図３（ａ）〜（ｅ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。また、第２の実施形態に係る半導体装置の製造方法が第１の実施形態と異なっている点は、応力膜の堆積方法のみである。
【００６１】
第２の実施形態においては、図３（ａ）〜（ｅ）に示す第１の実施形態と同様に図６（ａ）〜（ｅ）に示すように、シリサイド層１２の形成まで行う。その後、ｐ型基板１上の全面に亘って、圧縮応力膜となる例えば厚さ３０ｎｍの窒化シリコン膜１４を例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって形成する。窒化シリコン膜１４の堆積条件は、例えば高周波電力が６００〜７００Ｗであり、チャンバー内圧力が５〜１０Torr（６６５〜１３３０Pa）である。尚、本明細書における圧縮応力膜とは、ゲート電極下に位置するチャネル領域のゲート長方向に対して圧縮応力を生じさせる絶縁膜を意味する。
【００６２】
本実施形態では、窒化シリコン膜１４の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つMISFETのゲート電極部２０ｎ及び２０ｐの中央部上に位置する窒化シリコン膜１４の膜厚ｔ１は、ゲート電極部２０ｎ及び２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。すなわち、本実施形態では、圧縮応力を持つ窒化シリコン膜１４のゲート電極部２０ｎ及び２０ｐ上での膜厚が他の領域の窒化シリコン膜１４の膜厚よりも厚いことにより、MISFETのチャネル形成領域に圧縮応力をより効果的に発生させることができ、その結果、ｐチャネル型MISFETの駆動力を向上させることができる。
【００６３】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【００６４】
尚、第２の実施形態において、ゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、多結晶シリコン膜６Ａ上にシリコン酸化膜１７を形成したが、これに代えて、他の材料からなる保護膜を形成してもよい。
【００６５】
また、第２の実施形態においては、窒化シリコン膜１４の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【００６６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第１の実施形態の変形例に相当し、ｎチャネル型MISFETの駆動力を向上させ、なおかつｐチャネル型MISFETの駆動力の劣化を抑制することを目的としている。
【００６７】
図７は、第３の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図７において、図１に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【００６８】
第３の実施形態が第１の実施形態と異なっている点は、図７に示すように、ｐチャネル型MISFETのゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるゲート電極部２０ｐの高さが、その側面上に設けられたサイドウォールスペーサ９の上端の高さと同等以上であることである。すなわち、ｐチャネル型MISFETのゲート上シリサイド層１２ｐＡ上には、サイドウォールスペーサ９の上部に囲まれたリセスは存在しない。
【００６９】
このような本実施形態の構造においては、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、第１の実施形態と同様に、その他の領域に位置する窒化シリコン膜１３の膜厚（堆積膜厚ｔ２）よりも厚くなっているのに対して、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１ａは、堆積膜厚ｔ２とほぼ同じ膜厚になっている。
【００７０】
すなわち、第３の実施形態によると、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３（MISFETのチャネル形成領域に引っ張り応力を発生させる引っ張り応力膜）の膜厚を第１の実施形態と比べて薄くすることにより、ｐチャネル型MISFETのチャネル形成領域に発生する引っ張り応力を第１の実施形態と比べて弱めることができる。従って、ｎチャネル型MISFETの駆動力を向上させつつ、ｐチャネル型MISFETの駆動力の低下を抑制することができる。
【００７１】
以下、第３の実施形態に係る半導体装置の製造方法について説明する。
【００７２】
図８（ａ）〜（ｆ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図８（ａ）〜（ｆ）において、図３（ａ）〜（ｅ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【００７３】
第３の実施形態においては、まず、図３（ａ）に示す第１の実施形態と同様に図８（ａ）に示すように、多結晶シリコン膜６Ａ上に、ゲートパターニング時のハードマスクとなるシリコン酸化膜１７を形成する工程まで行う。
【００７４】
次に、図８（ｂ）に示すように、ｎチャネル型MISFET形成領域をレジストマスク（図示省略）によって覆った状態で、ｐチャネル型MISFET形成領域上に位置するシリコン酸化膜１７を選択的にエッチングして除去し、その後、前記レジストマスクを除去する。
【００７５】
次に、図８（ｃ）に示すように、リソグラフィー工程及びエッチング工程を経て、ｎチャネル型MISFET形成領域上に位置するシリコン酸化膜１７及び多結晶シリコン膜６Ａ並びにｐチャネル型MISFET形成領域上に位置する多結晶シリコン膜６Ａをパターニングし、それによって第１の素子形成領域（ｎチャネル型MISFET形成領域）の上にゲート電極６ｎを形成すると共に、第２の素子形成領域（ｐチャネル型MISFET形成領域）の上にゲート電極６ｐを形成する。ここで、ｎチャネル型MISFET形成領域のゲート電極６ｎ上にはシリコン酸化膜１７が残存している。
【００７６】
次に、図８（ｄ）に示すように、ゲート電極６ｎが形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（エクステンション領域）７を形成する。その後、ゲート電極６ｐが形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。
【００７７】
次に、ｎチャネル型MISFET形成領域のゲート電極６ｎ及びその上に残存するシリコン酸化膜１７の側面上並びにｐチャネル型MISFET形成領域のゲート電極６ｐの側面上に、例えばゲート長方向の膜厚が３０〜６０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１上の全面に亘って例えば窒化シリコン膜からなる絶縁膜をＣＶＤ法によって形成し、その後、当該絶縁膜に対してＲＩＥ等の異方性エッチングを施すことによって形成される。続いて、ゲート電極６ｎ及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域１０を形成する。その後、ゲート電極６ｐ及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。以上の図８（ｄ）に示す工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎが形成されると共に、ｐ型半導体領域８及びｐ型半導体領域１１からなるｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐが形成される。
【００７８】
次に、図８（ｅ）に示すように、例えばＨＦ溶液などを用いたウェット処理により、ｎチャネル型MISFET形成領域のゲート電極６ｎ上に形成されたシリコン酸化膜１７、並びにｎ型半導体領域１０上及びｐ型半導体領域１１上に形成された自然酸化膜などを除去し、それによって各ゲート電極６ｎ及び６ｐの表面、ｎ型半導体領域１０表面並びにｐ型半導体領域１１表面を露出させる。その結果、図８（ｅ）に示すように、ｎチャネル型MISFET形成領域のゲート電極６ｎ上のみにサイドウォールスペーサ９の上部に囲まれたリセスが形成される。言い換えると、ｐチャネル型MISFET形成領域のゲート電極６ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスは形成されない。
【００７９】
次に、ｐ型基板１上の全面に亘って、高融点金属膜として例えばニッケル（Ni）膜をスパッタ法によって形成し、その後、熱処理を施す。これにより、図８（ｆ）に示すように、各MISFETのゲート電極６ｎ及び６ｐ中のシリコン（Si）と前記ニッケル膜中のNiとを反応させて各ゲート電極６ｎ及び６ｐの表面にゲート上シリサイド（NiSi）層１２ｎＡ及び１２ｐＡを形成すると共に、半導体領域１０及び１１中のSiと前記ニッケル膜中のNiとを反応させて半導体領域１０及び１１の表面にソースドレイン上シリサイド（NiSi）層１２ｎＢ及び１２ｐＢを形成する。その後、シリサイド層１２が形成された領域以外に残存する未反応のニッケル膜を選択的に除去した後、熱処理を施してシリサイド層１２を活性化する。
【００８０】
次に、ｐ型基板１上の全面に亘って、引っ張り応力を持つ例えば厚さ３０ｎｍの窒化シリコン膜１３を例えば準常圧ＣＶＤ（ＳＡ−ＣＶＤ）法によって形成する。窒化シリコン膜１３の堆積条件は、例えば高周波電力が３５０〜４００Ｗであり、チャンバー内圧力が３００〜３５０Torr（３９．９〜４６．５５kPa ）である。
【００８１】
本実施形態では、窒化シリコン膜１３の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、ゲート電極部２０ｎ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。一方、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１ａは、ゲート電極部２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在しないので、堆積膜厚ｔ２と同等になる。このような構造により、本実施形態においては、ｎチャネル型MISFETのチャネル形成領域に働く引っ張り応力を、ｐチャネル型MISFETのチャネル形成領域に働く引っ張り応力よりも大きくすることができる。その結果、ｎチャネル型MISFETの駆動力を向上させることができる上に、ｐチャネル型MISFETの駆動力の低下を抑制することができる。
【００８２】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【００８３】
尚、第３の実施形態において、ゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、多結晶シリコン膜６Ａ上にシリコン酸化膜１７を形成したが、これに代えて、他の材料からなる保護膜を形成してもよい。
【００８４】
また、第３の実施形態においては、窒化シリコン膜１３の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【００８５】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第２の実施形態の変形例に相当し、ｐチャネル型MISFETの駆動力を向上させ、なおかつｎチャネル型MISFETの駆動力の劣化を抑制することを目的としている。
【００８６】
図９は、第４の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図９において、図５に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【００８７】
第４の実施形態が第２の実施形態と異なっている点は、図９に示すように、ｎチャネル型MISFETのゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎの高さが、その側面上に設けられたサイドウォールスペーサ９の上端の高さと同等であることである。すなわち、ｎチャネル型MISFETのゲート電極部２０ｎ上には、サイドウォールスペーサ９の上部に囲まれたリセスは存在しない。
【００８８】
このような本実施形態の構造においては、ｐチャネル型MISFETのゲート電極６ｐとゲート上シリサイド層１２ｐＡからなるゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、第２の実施形態と同様に、その他の領域に位置する窒化シリコン膜１４の膜厚（堆積膜厚ｔ２）よりも厚くなっているのに対して、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１４の膜厚ｔ１ａは、堆積膜厚ｔ２とほぼ同じ膜厚になっている。
【００８９】
すなわち、第４の実施形態によると、ｎチャネル型MISFETのゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎ上に位置する窒化シリコン膜１４（MISFETのチャネル形成領域に圧縮応力を発生させる圧縮応力膜）の膜厚を第２の実施形態と比べて薄くすることにより、ｎチャネル型MISFETのチャネル形成領域に発生する圧縮応力を第２の実施形態と比べて弱めることができる。従って、ｐチャネル型MISFETの駆動力を向上させつつ、ｎチャネル型MISFETの駆動力の低下を抑制することができる。
【００９０】
以下、第４の実施形態に係る半導体装置の製造方法について説明する。
【００９１】
図１０（ａ）〜（ｆ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図１０（ａ）〜（ｆ）において、図６（ａ）〜（ｅ）に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【００９２】
第４の実施形態においては、まず、図６（ａ）に示す第２の実施形態と同様に図１０（ａ）に示すように、多結晶シリコン膜６Ａ上に、ゲートパターニング時のハードマスクとなるシリコン酸化膜１７を形成する工程まで行う。
【００９３】
次に、図１０（ｂ）に示すように、ｐチャネル型MISFET形成領域をレジストマスク（図示省略）によって覆った状態で、ｎチャネル型MISFET形成領域上に位置するシリコン酸化膜１７を選択的にエッチングして除去し、その後、前記レジストマスクを除去する。
【００９４】
次に、図１０（ｃ）に示すように、リソグラフィー工程及びエッチング工程を経て、ｎチャネル型MISFET形成領域上に位置する多結晶シリコン膜６Ａ並びにｐチャネル型MISFET形成領域上に位置するシリコン酸化膜１７及び多結晶シリコン膜６Ａをパターニングし、それによってｎチャネル型MISFET形成領域及びｐチャネル型MISFET形成領域のそれぞれの上にゲート電極６ｎ及び６ｐを形成する。ここで、ｐチャネル型MISFET形成領域のゲート電極６ｐ上にはシリコン酸化膜１７が残存している。
【００９５】
次に、図１０（ｄ）に示すように、ゲート電極６ｎが形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（エクステンション領域）７を形成する。その後、ゲート電極６ｐが形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。
【００９６】
次に、ｎチャネル型MISFET形成領域のゲート電極６ｎの側面上並びにｐチャネル型MISFET形成領域のゲート電極６ｐ及びその上に残存するシリコン酸化膜１７の側面上に、例えばゲート長方向の膜厚が３０〜６０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１上の全面に亘って例えば窒化シリコン膜からなる絶縁膜をＣＶＤ法によって形成し、その後、当該絶縁膜に対してＲＩＥ等の異方性エッチングを施すことによって形成される。続いて、ゲート電極６ｎ及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域１０を形成する。その後、ゲート電極６ｐ及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。以上の図１０（ｄ）に示す工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎが形成されると共に、ｐ型半導体領域８及びｐ型半導体領域１１からなるｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐが形成される。
【００９７】
次に、図１０（ｅ）に示すように、例えばＨＦ溶液などを用いたウェット処理により、ｐチャネル型MISFET形成領域のゲート電極６ｐ上に形成されたシリコン酸化膜１７、並びにｎ型半導体領域１０上及びｐ型半導体領域１１上に形成された自然酸化膜などを除去し、それによって各ゲート電極６ｎ及び６ｐの表面、ｎ型半導体領域１０表面並びにｐ型半導体領域１１表面を露出させる。その結果、図１０（ｅ）に示すように、ｐチャネル型MISFET形成領域のゲート電極６ｐ上のみにサイドウォールスペーサ９の上部に囲まれたリセスが形成される。言い換えると、ｎチャネル型MISFET形成領域のゲート電極６ｎ上には、サイドウォールスペーサ９の上部に囲まれたリセスは形成されない。
【００９８】
次に、ｐ型基板１上の全面に亘って、高融点金属膜として例えばニッケル（Ni）膜をスパッタ法によって形成し、その後、熱処理を施す。これにより、図１０（ｆ）に示すように、各MISFETのゲート電極６ｎ及び６ｐ中のシリコン（Si）と前記ニッケル膜中のNiとを反応させて各ゲート電極６ｎ及び６ｐの表面にゲート上シリサイド（NiSi）層１２ｎＡ及び１２ｐＡを形成すると共に、半導体領域１０及び１１中のSiと前記ニッケル膜中のNiとを反応させて半導体領域１０及び１１の表面にソースドレイン上シリサイド（NiSi）層１２ｎＢ及び１２ｐＢを形成する。その後、シリサイド層１２が形成された領域以外に残存する未反応のニッケル膜を選択的に除去した後、熱処理を施してシリサイド層１２を活性化する。これにより、ゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるｎチャネル型MISFETのゲート電極部２０ｎと、ゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるｐチャネル型MISFETのゲート電極部２０ｐとが形成される。
【００９９】
次に、ｐ型基板１上の全面に亘って、圧縮応力を持つ窒化シリコン膜１４を例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって形成する。窒化シリコン膜１４の堆積条件は、例えば高周波電力が６００〜７００Ｗであり、チャンバー内圧力が５〜１０Torr（６６５〜１３３０Pa）である。
【０１００】
本実施形態では、窒化シリコン膜１４の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、当該ゲート電極部２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。一方、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１４の膜厚ｔ１ａは、当該ゲート電極部２０ｎ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在しないので、堆積膜厚ｔ２と同等になる。このような構造により、本実施形態においては、ｐチャネル型MISFETのチャネル形成領域に働く圧縮応力を、ｎチャネル型MISFETのチャネル形成領域に働く圧縮応力よりも大きくすることができる。その結果、ｐチャネル型MISFETの駆動力を向上させることができる上に、ｎチャネル型MISFETの駆動力の低下を抑制することができる。
【０１０１】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【０１０２】
尚、第４の実施形態において、ゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、多結晶シリコン膜６Ａ上にシリコン酸化膜１７を形成したが、これに代えて、他の材料からなる絶縁膜を形成してもよい。
【０１０３】
また、第４の実施形態においては、窒化シリコン膜１４の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【０１０４】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第１の実施形態及び第２の実施形態の変形例に相当し、ｎチャネル型MISFET形成領域とｐチャネル型MISFET形成領域とで互いに異なる応力膜（例えばライナー窒化膜）を用いることにより、ｎチャネル型MISFET及びｐチャネル型MISFETの両方の駆動力を向上させることを目的としている。
【０１０５】
図１１は、第５の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図１１において、図１に示す第１の実施形態及び図５に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１０６】
図１１に示すように、本実施形態の半導体装置においても、第１の実施形態と同様に、ｎチャネル型MISFET及びｐチャネル型MISFETのそれぞれのゲート電極部２０ｎ及び２０ｐの高さは、各ゲート電極部２０ｎ及び２０ｐの側面上に設けられたサイドウォールスペーサ９の上端よりも低い。言い換えると、ｎチャネル型MISFET及びｐチャネル型MISFETのそれぞれのゲート電極部２０ｎ及び２０ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在する。
【０１０７】
本実施形態が第１の実施形態と異なっている点は、図１１に示すように、ｎチャネル型MISFETのゲート電極部２０ｎ及びｎ型半導体領域１０（ソースドレイン上シリサイド層１２ｎＢ）と層間絶縁膜１５との間には、引っ張り応力膜となる窒化シリコン膜１３が形成されている一方、ｐチャネル型MISFETのゲート電極部２０ｐ及びｐ型半導体領域１１（ソースドレイン上シリサイド層１２ｐＢ）と層間絶縁膜１５との間には、圧縮応力膜となる窒化シリコン膜１４が形成されていることである。
【０１０８】
このような本実施形態の構造においては、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、第１の実施形態と同様に、その他の領域（例えばソースドレイン上シリサイド層１２ｎＢ及び１２ｐＢ）上に位置する窒化シリコン膜１３の膜厚（堆積膜厚ｔ２）よりも厚くなっている。また、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、第２の実施形態と同様に、その他の領域に位置する窒化シリコン膜１４の膜厚（堆積膜厚ｔ２）よりも厚くなっている。従って、ｎチャネル型MISFETのチャネル形成領域に発生する引っ張り応力を選択的に強めることができると共に、ｐチャネル型MISFETのチャネル形成領域に発生する圧縮応力を選択的に強めることができるので、ｎチャネル型MISFET及びｐチャネル型MISFETの両方の駆動力を向上させることができる。
【０１０９】
以下、第５の実施形態に係る半導体装置の製造方法について説明する。
【０１１０】
図１２（ａ）〜（ｆ）は第５の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図１２（ａ）〜（ｆ）において、図３（ａ）〜（ｅ）に示す第１の実施形態及び図６（ａ）〜（ｅ）に示す第２の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１１１】
第５の実施形態においては、まず、図３（ａ）〜（ｅ）に示す第１の実施形態と同様の方法によって、図１２（ａ）に示すように、ｎチャネル型MISFET、ｐチャネル型MISFET及びシリサイド層１２の形成まで行う。ここで、ｎチャネル型MISFET及びｐチャネル型MISFETのそれぞれのゲート電極部２０ｎ及び２０ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在する。
【０１１２】
次に、図１２（ｂ）に示すように、ｐ型基板１上の全面に亘って、引っ張り応力膜となる窒化シリコン膜１３を例えば準常圧ＣＶＤ（ＳＡ−ＣＶＤ）法によって形成する。窒化シリコン膜１３の堆積条件は、例えば高周波電力が３５０〜４００Ｗであり、チャンバー内圧力が３００〜３５０Torr（３９．９〜４６．５５kPa ）である。
【０１１３】
本実施形態では、窒化シリコン膜１３の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、当該ゲート電極部２０ｎ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。
【０１１４】
次に、図１２（ｃ）に示すように、フォトリソグラフィ技術を用いて、窒化シリコン膜１３上にｎチャネル型MISFET形成領域を覆うレジストパターン２１を形成した後、当該レジストパターン２１をマスクとして、窒化シリコン膜１３に対してエッチングを行う。これにより、ｎチャネル型MISFET形成領域のみを窒化シリコン膜１３によって選択的に覆う。言い換えると、ｐチャネル型MISFET形成領域上に位置する窒化シリコン膜１３を選択的に除去する。このように形成された窒化シリコン膜１３によって、ｎチャネル型MISFETのチャネル形成領域のみに選択的に引っ張り応力を発生させることができる。その結果、ｎチャネル型MISFETの駆動力を向上させることができる。
【０１１５】
次に、図１２（ｄ）に示すように、レジストパターン２１を除去した後、図１２（ｅ）に示すように、ｐ型基板１上の全面に亘って、圧縮応力膜となる窒化シリコン膜１４を例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって形成する。窒化シリコン膜１４の堆積条件は、例えば高周波電力が６００〜７００Ｗであり、チャンバー内圧力が５〜１０Torr（６６５〜１３３０Pa）である。
【０１１６】
本実施形態では、窒化シリコン膜１４の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、当該ゲート電極部２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。
【０１１７】
次に、図１２（ｆ）に示すように、フォトリソグラフィ技術を用いて、窒化シリコン膜１４上にｐチャネル型MISFET形成領域を覆うレジストパターン２２を形成した後、当該レジストパターン２２をマスクとして、窒化シリコン膜１４に対してエッチングを行う。これにより、ｐチャネル型MISFET形成領域のみを窒化シリコン膜１４によって選択的に覆う。言い換えると、ｎチャネル型MISFET形成領域上に位置する窒化シリコン膜１４を選択的に除去する。このように形成された窒化シリコン膜１４によって、ｐチャネル型MISFETのチャネル形成領域のみに選択的に圧縮応力を発生させることができる。その結果、ｐチャネル型MISFETの駆動力を向上させることができる。
【０１１８】
次に、図示は省略しているが、レジストパターン２２を除去した後、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【０１１９】
尚、第５の実施形態において、ゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、多結晶シリコン膜６Ａ上にシリコン酸化膜１７を形成したが、これに代えて、他の材料からなる絶縁膜を形成してもよい。
【０１２０】
また、第５の実施形態においては、窒化シリコン膜１３及び１４の堆積膜厚ｔ２（窒化シリコン膜１３と窒化シリコン膜１４とで異なっていてもよい）自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【０１２１】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第３の実施形態の変形例に相当し、ｎチャネル型MISFETのゲート電極部上にサイドウォールスペーサに囲まれたリセス（凹部）を形成するためにシリコンゲルマニウム（以下、ＳｉＧｅ）膜を用いること、及びｐチャネル型MISFETのゲート電極が多結晶シリコン膜とＳｉＧｅ膜との２層構造を有していることを特徴としている。このように、ｐチャネル型MISFETのゲート電極を多結晶シリコン膜とＳｉＧｅ膜との２層構造によって構成することにより、ｐチャネル型MISFETのＳファクタ（Ｓパラメータ）を向上させることができる。
【０１２２】
図１３は、第６の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図１３において、図７に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１２３】
第６の実施形態が第３の実施形態と異なっている点は、図１３に示すように、ｐチャネル型MISFETの第１のゲート電極６ｐとなる多結晶シリコン膜上に、第２のゲート電極１６ｐとなるＳｉＧｅ膜が形成されていること、つまりｐチャネル型MISFETのゲート電極が多結晶シリコン膜とＳｉＧｅ膜との２層構造を有すること、及びそれによって第１のゲート電極６ｐ、第２のゲート電極１６ｐ及びゲート上シリサイド層１２ｐＡからなるゲート電極部２０ｐの高さが、その側面上に設けられたサイドウォールスペーサ９の上端の高さと同等以上であることである。すなわち、ｐチャネル型MISFETのゲート電極部２０ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスは存在しない。これに対して、ｎチャネル型MISFETの第１のゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在している。尚、ｐチャネル型MISFETのゲート電極部２０ｐの側面上に設けられたサイドウォールスペーサ９の上端の高さと、ｎチャネル型MISFETのゲート電極部２０ｎの側面上に設けられたサイドウォールスペーサ９の上端の高さとは同等である。
【０１２４】
このような本実施形態の構造においては、第３の実施形態と同様に、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、その他の領域（例えばソースドレイン上シリサイド層１２ｎＢ及び１２ｐＢ）上に位置する窒化シリコン膜１３の膜厚（堆積膜厚ｔ２）よりも厚くなっているのに対して、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１ａは、堆積膜厚ｔ２とほぼ同じ膜厚になっている。
【０１２５】
すなわち、第６の実施形態によると、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３（MISFETのチャネル形成領域に引っ張り応力を発生させる引っ張り応力膜）の膜厚を第１の実施形態と比べて薄くすることにより、ｐチャネル型MISFETのチャネル形成領域に発生する引っ張り応力を第１の実施形態と比べて弱めることができる。従って、ｎチャネル型MISFETの駆動力を向上させつつ、ｐチャネル型MISFETの駆動力の低下を抑制することができる。
【０１２６】
また、第６の実施形態によると、ｐチャネル型MISFETのゲート電極を多結晶シリコン膜（第１のゲート電極６）とＳｉＧｅ膜（第２のゲート電極１６）との２層構造によって構成することにより、多結晶シリコン膜単層のゲート電極を用いる場合と比較してより低い基板不純物濃度で同等の閾値電圧を実現することが可能となるので、ｐチャネル型MISFETのＳファクタを向上させることができる。
【０１２７】
以下、第６の実施形態に係る半導体装置の製造方法について説明する。
【０１２８】
図１４（ａ）〜（ｅ）は第６の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図１４（ａ）〜（ｅ）において、図８（ａ）〜（ｆ）に示す第３の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１２９】
まず、図１４（ａ）に示すように、例えば単結晶シリコンからなるｐ型半導体基板１（以下、単にｐ型基板と呼ぶ）を準備し、その後、ｐ型基板１の主面にｐ型ウエル領域２及びｎ型ウエル領域３をそれぞれ選択的に形成する。このとき、ｎ型ウェル領域３の不純物濃度を、第１〜第５の実施形態と比較して低く設定する。次に、例えば第１の実施形態と同様の方法により、素子分離領域４及びゲート絶縁膜５を形成した後、ｐ型基板１上の全面に、第１のゲート電極となる例えば厚さ１２０ｎｍの多結晶シリコン膜６Ａを例えばＣＶＤ法によって形成する。その後、多結晶シリコン膜６Ａ上に、第２のゲート電極となる例えば厚さ２０ｎｍのＳｉＧｅ膜１６Ａを堆積する。
【０１３０】
次に、図１４（ｂ）に示すように、リソグラフィー工程及びエッチング工程を経て、ＳｉＧｅ膜１６Ａ及び多結晶シリコン膜６Ａをパターニングし、それによってｎチャネル型MISFET形成領域及びｐチャネル型MISFET形成領域のそれぞれの上に第１のゲート電極６ｎと第２のゲート電極１６ｎとの積層構造及び第１のゲート電極６ｐと第２のゲート電極１６ｐとの積層構造を形成する。
【０１３１】
次に、図１４（ｃ）に示すように、第１のゲート電極６ｎ及び第２のゲート電極１６ｎが形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（エクステンション領域）７を形成する。その後、第１のゲート電極６ｐ及び第２のゲート電極１６ｐが形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。
【０１３２】
次に、ｎチャネル型MISFET形成領域の第１のゲート電極６ｎ及び第２のゲート電極１６ｎの側面上並びにｐチャネル型MISFET形成領域の第１のゲート電極６ｐ及び第２のゲート電極１６ｐの側面上に、例えばゲート長方向の膜厚が３０〜６０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１上の全面に亘って例えば窒化シリコン膜からなる絶縁膜をＣＶＤ法によって形成し、その後、当該絶縁膜に対してＲＩＥ等の異方性エッチングを施すことによって形成される。続いて、第１のゲート電極６ｎ及び第２のゲート電極１６ｎ並びにサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域１０を形成する。その後、第１のゲート電極６ｐ及び第２のゲート電極１６ｐ並びにサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。以上の図１４（ｃ）に示す工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎが形成されると共に、ｐ型半導体領域８及びｐ型半導体領域１１からなるｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐが形成される。
【０１３３】
次に、図１４（ｄ）に示すように、例えばリソグラフィー工程により形成されたレジストマスク（図示省略）によってｐチャネル型MISFET形成領域を保護しながら、例えばフッ硝酸を用いてｎチャネル型MISFETの第２のゲート電極（ＳｉＧｅ膜）１６ｎを選択的に除去する。その結果、図１４（ｄ）に示すように、ｎチャネル型MISFET形成領域のゲート電極（第１のゲート電極６ｎの単層構造）上のみに、サイドウォールスペーサ９の上部に囲まれたリセスが形成される。言い換えると、ｐチャネル型MISFET形成領域のゲート電極（第１のゲート電極６ｐ及び第２のゲート電極１６ｐの積層構造）上には、サイドウォールスペーサ９の上部に囲まれたリセスは形成されない。
【０１３４】
次に、ｐ型基板１上の全面に亘って、高融点金属膜として例えばニッケル（Ni）膜をスパッタ法によって形成し、その後、熱処理を施す。これにより、図１４（ｅ）に示すように、ｎチャネル型MISFET形成領域の第１のゲート電極６ｎ及びｐチャネル型MISFET形成領域の第２のゲート電極１６ｐのそれぞれに含まれるシリコン（Si）と前記ニッケル膜中のNiとを反応させてｎチャネル型MISFET形成領域の第１のゲート電極６ｎ及びｐチャネル型MISFET形成領域の第２のゲート電極１６ｐのそれぞれの表面にゲート上シリサイド（NiSi）層１２ｎＡ及び１２ｐＡを形成すると共に、半導体領域１０及び１１中のSiと前記ニッケル膜中のNiとを反応させて半導体領域１０及び１１の表面にソースドレイン上シリサイド（NiSi）層１２ｎＢ及び１２ｐＢを形成する。その後、シリサイド層１２が形成された領域以外に残存する未反応のニッケル膜を選択的に除去した後、熱処理を施してシリサイド層１２を活性化する。これにより、第１のゲート電極６ｎ及びゲート上シリサイド層１２ｎＡからなるｎチャネル型MISFETのゲート電極部２０ｎと、第１のゲート電極６ｐ、第２のゲート電極１６ｐ及びゲート上シリサイド層１２ｐＡからなるｐチャネル型MISFETのゲート電極部２０ｐが形成される。
【０１３５】
次に、ｐ型基板１上の全面に亘って、引っ張り応力を持つ窒化シリコン膜１３を例えば準常圧ＣＶＤ（ＳＡ−ＣＶＤ）法によって形成する。窒化シリコン膜１３の堆積条件は、例えば高周波電力が３５０〜４００Ｗであり、チャンバー内圧力が３００〜３５０Torr（３９．９〜４６．５５kPa ）である。
【０１３６】
本実施形態では、窒化シリコン膜１３の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１３の膜厚ｔ１は、当該ゲート電極部２０ｎ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。一方、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１３の膜厚ｔ１ａは、当該ゲート電極部２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在しないので、堆積膜厚ｔ２と同等になる。このような構造により、本実施形態においては、ｎチャネル型MISFETのチャネル形成領域に働く引っ張り応力を、ｐチャネル型MISFETのチャネル形成領域に働く引っ張り応力よりも大きくすることができる。その結果、ｎチャネル型MISFETの駆動力を向上させることができる上に、ｐチャネル型MISFETの駆動力の低下を抑制することができる。
【０１３７】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【０１３８】
尚、第６の実施形態において、第１のゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、第２のゲート電極１６ｎ及び１６ｐの材料としてＳｉＧｅ膜１６Ａを用いたが、これに代えて、第１のゲート電極６ｎ及び６ｐの材料と異なる他の導電性材料を用いてもよい。また、ｐチャネル型MISFETのゲート電極構造として、多結晶シリコン膜とＳｉＧｅ膜との２層構造を用いたが、これに代えて、３層以上の積層構造を用いてもよい。この場合、ｎチャネル型MISFETのゲート電極構造として、ｐチャネル型MISFETのゲート電極よりも低い多層構造を用いてもよい。
【０１３９】
また、第６の実施形態においては、窒化シリコン膜１３の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【０１４０】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置及びその製造方法について、最小ゲート長が０．１μｍ以下の相補型MISFETを有する半導体装置に本発明を適用した場合を例として、図面を参照しながら詳細に説明する。尚、本実施形態は、第４の実施形態の変形例に相当し、ｐチャネル型MISFETのゲート電極部上にサイドウォールスペーサに囲まれたリセス（凹部）を形成するためにシリコンゲルマニウム（以下、ＳｉＧｅ）膜を用いること、及びｎチャネル型MISFETのゲート電極が多結晶シリコン膜とＳｉＧｅ膜との２層構造を有していることを特徴としている。このように、ｎチャネル型MISFETのゲート電極を多結晶シリコン膜とＳｉＧｅ膜との２層構造によって構成することにより、ｎチャネル型MISFETのＳファクタ（Ｓパラメータ）を向上させることができる。
【０１４１】
図１５は、第７の実施形態に係る半導体装置の概略構成を示す断面図である。尚、図１５において、図９に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１４２】
第７の実施形態が第４の実施形態と異なっている点は、図１５に示すように、ｎチャネル型MISFETの第１のゲート電極６ｎとなる多結晶シリコン膜上に、第２のゲート電極１６ｎとなるＳｉＧｅ膜が形成されていること、つまりｎチャネル型MISFETのゲート電極が多結晶シリコン膜とＳｉＧｅ膜との２層構造を有すること、及びそれによって第１のゲート電極６ｎ、第２のゲート電極１６ｎ及びゲート上シリサイド層１２ｎＡからなるゲート電極部２０ｎの高さが、その側面上に設けられたサイドウォールスペーサ９の上端の高さと同等以上であることである。すなわち、ｎチャネル型MISFETのゲート電極部２０ｎ上には、サイドウォールスペーサ９の上部に囲まれたリセスは存在しない。これに対して、ｐチャネル型MISFETの第１のゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるゲート電極部２０ｐ上には、サイドウォールスペーサ９の上部に囲まれたリセスが存在している。尚、ｐチャネル型MISFETのゲート電極部２０ｐの側面上に設けられたサイドウォールスペーサ９の上端の高さと、ｎチャネル型MISFETのゲート電極部２０ｎの側面上に設けられたサイドウォールスペーサ９の上端の高さとは同等である。
【０１４３】
このような本実施形態の構造においては、第４の実施形態と同様に、ｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、その他の領域（例えばソースドレイン上シリサイド層１２ｎＢ及び１２ｐＢ）上に位置する窒化シリコン膜１４の膜厚（堆積膜厚ｔ２）よりも厚くなっているのに対して、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１４の膜厚ｔ１ａは、堆積膜厚ｔ２とほぼ同じ膜厚になっている。
【０１４４】
すなわち、第７の実施形態によると、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１４（MISFETのチャネル形成領域に圧縮応力を発生させる圧縮応力膜）の膜厚を第２の実施形態と比べて薄くすることにより、ｎチャネル型MISFETのチャネル形成領域に発生する圧縮応力を第２の実施形態と比べて弱めることができる。従って、ｐチャネル型MISFETの駆動力を向上させつつ、ｎチャネル型MISFETの駆動力の低下を抑制することができる。
【０１４５】
また、第７の実施形態によると、ｎチャネル型MISFETのゲート電極を多結晶シリコン膜（第１のゲート電極６ｎ）とＳｉＧｅ膜（第２のゲート電極１６ｎ）との２層構造によって構成することにより、多結晶シリコン膜単層のゲート電極を用いる場合と比較してより低い基板不純物濃度で同等の閾値電圧を実現することが可能となるので、ｎチャネル型MISFETのＳファクタを向上させることができる。
【０１４６】
以下、第７の実施形態に係る半導体装置の製造方法について説明する。
【０１４７】
図１６（ａ）〜（ｅ）は第７の実施形態に係る半導体装置の製造方法の各工程を示す図である。尚、図１６（ａ）〜（ｅ）において、図１０（ａ）〜（ｆ）に示す第４の実施形態と同一の構成要素には同一の符号を付すことにより説明を適宜省略する。
【０１４８】
まず、図１６（ａ）に示すように、例えば単結晶シリコンからなるｐ型半導体基板１（以下、単にｐ型基板と呼ぶ）を準備し、その後、ｐ型基板１の主面にｐ型ウエル領域２及びｎ型ウエル領域３をそれぞれ選択的に形成する。このとき、ｐ型ウェル領域２の不純物濃度を、第１〜第５の実施形態と比較して低く設定する。次に、例えば第２の実施形態と同様の方法により、素子分離領域４及びゲート絶縁膜５を形成した後、ｐ型基板１上の全面に亘って第１のゲート電極となる例えば厚さ１２０ｎｍの多結晶シリコン膜６Ａを例えばＣＶＤ法によって形成する。その後、多結晶シリコン膜６Ａ上に、第２のゲート電極となる例えば厚さ２０ｎｍのＳｉＧｅ膜１６Ａを堆積する。
【０１４９】
次に、図１６（ｂ）に示すように、リソグラフィー工程及びエッチング工程を経て、ＳｉＧｅ膜１６Ａ及び多結晶シリコン膜６Ａをパターニングし、それによってｎチャネル型MISFET形成領域及びｐチャネル型MISFET形成領域のそれぞれの上に第１のゲート電極６ｎと第２のゲート電極１６ｎとの積層構造及び第１のゲート電極６ｐと第２のゲート電極１６ｐとの積層構造を形成する。
【０１５０】
次に、図１６（ｃ）に示すように、第１のゲート電極６ｎ及び第２のゲート電極１６ｎが形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域（エクステンション領域）７を形成する。その後、第１のゲート電極６ｐ及び第２のゲート電極１６ｐが形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。
【０１５１】
次に、ｎチャネル型MISFET形成領域の第１のゲート電極６ｎ及び第２のゲート電極１６ｎの側面上並びにｐチャネル型MISFET形成領域の第１のゲート電極６ｐ及び第２のゲート電極１６ｐの側面上に、例えばゲート長方向の膜厚が３０〜６０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１上の全面に亘って例えば窒化シリコン膜からなる絶縁膜をＣＶＤ法によって形成し、その後、当該絶縁膜に対してＲＩＥ等の異方性エッチングを施すことによって形成される。続いて、第１のゲート電極６ｎ及び第２のゲート電極１６ｎ並びにサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分にｎ型不純物として例えば砒素（Ａｓ）をイオン打込み法によって選択的に導入し、それによって一対のｎ型半導体領域１０を形成する。その後、第１のゲート電極６ｐ及び第２のゲート電極１６ｐ並びにサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分にｐ型不純物として例えば二フッ化ボロン（ＢＦ２  ）をイオン打込み法によって選択的に導入し、それによって一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎチャネル型MISFET形成領域をフォトレジストマスクによって覆った状態で行なう。以上の図１６（ｃ）に示す工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるｎチャネル型MISFETのｎ型ソース・ドレイン領域１９ｎが形成されると共に、ｐ型半導体領域８及びｐ型半導体領域１１からなるｐチャネル型MISFETのｐ型ソース・ドレイン領域１９ｐが形成される。
【０１５２】
次に、図１６（ｄ）に示すように、例えばリソグラフィー工程により形成されたレジストマスク（図示省略）によってｎチャネル型MISFET形成領域を保護しながら、例えばフッ硝酸を用いてｐチャネル型MISFETの第２のゲート電極（ＳｉＧｅ膜）１６ｐを選択的に除去する。その結果、図１６（ｄ）に示すように、ｐチャネル型MISFET形成領域のゲート電極（第１のゲート電極６ｐの単層構造）上のみに、サイドウォールスペーサ９の上部に囲まれたリセスが形成される。言い換えると、ｎチャネル型MISFET形成領域のゲート電極（第１のゲート電極６ｎ及び第２のゲート電極１６ｎの積層構造）上には、サイドウォールスペーサ９の上部に囲まれたリセスは形成されない。
【０１５３】
次に、ｐ型基板１上の全面に亘って、高融点金属膜として例えばニッケル（Ni）膜をスパッタ法によって形成し、その後、熱処理を施す。これにより、図１６（ｅ）に示すように、ｎチャネル型MISFET形成領域の第２のゲート電極１６ｎ及びｐチャネル型MISFET形成領域の第１のゲート電極６ｐのそれぞれに含まれるシリコン（Si）と前記ニッケル膜中のNiとを反応させてｎチャネル型MISFET形成領域の第２のゲート電極１６ｎ及びｐチャネル型MISFET形成領域の第１のゲート電極６ｐのそれぞれの表面にゲート上シリサイド（NiSi）層１２ｎＡ及び１２ｐＡを形成すると共に、半導体領域１０及び１１中のSiと前記ニッケル膜中のNiとを反応させて半導体領域１０及び１１の表面にソースドレイン上シリサイド（NiSi）層１２ｎＢ及び１２ｐＢを形成する。その後、シリサイド層１２が形成された領域以外に残存する未反応のニッケル膜を選択的に除去した後、熱処理を施してシリサイド層１２を活性化する。これにより、第１のゲート電極６ｎ、第２のゲート電極１６ｎ及びゲート上シリサイド層１２ｎＡからなるｎチャネル型MISFETのゲート電極部２０ｎと、第１のゲート電極６ｐ及びゲート上シリサイド層１２ｐＡからなるｐチャネル型MISFETのゲート電極部２０ｐが形成される。
【０１５４】
次に、ｐ型基板１上の全面に亘って、圧縮応力を持つ窒化シリコン膜１４を例えば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法によって形成する。窒化シリコン膜１４の堆積条件は、例えば高周波電力が６００〜７００Ｗであり、チャンバー内圧力が５〜１０Torr（６６５〜１３３０Pa）である。
【０１５５】
本実施形態では、窒化シリコン膜１４の堆積膜厚ｔ２を、活性領域上に形成されるMISFETの最小ゲート長の半分以上に設定する。この場合、最小ゲート長を持つｐチャネル型MISFETのゲート電極部２０ｐ上に位置する窒化シリコン膜１４の膜厚ｔ１は、当該ゲート電極部２０ｐ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在することによって、自己整合的に堆積膜厚ｔ２よりも厚くなる。一方、ｎチャネル型MISFETのゲート電極部２０ｎ上に位置する窒化シリコン膜１４の膜厚ｔ１ａは、当該ゲート電極部２０ｎ上にサイドウォールスペーサ９の上部に囲まれたリセスが存在しないので、堆積膜厚ｔ２と同等になる。このような構造により、本実施形態においては、ｐチャネル型MISFETのチャネル形成領域に働く圧縮応力を、ｎチャネル型MISFETのチャネル形成領域に働く圧縮応力よりも大きくすることができる。その結果、ｐチャネル型MISFETの駆動力を向上させることができる上に、ｎチャネル型MISFETの駆動力の低下を抑制することができる。
【０１５６】
次に、ｐ型基板１上の全面に亘って、例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法によって形成し、その後、層間絶縁膜１５の表面をＣＭＰ法によって平坦化する。その後、図示はしていないが、公知の技術を用いてコンタクト孔やメタル配線層等を形成することによって本実施形態の半導体装置が完成する。
【０１５７】
尚、第７の実施形態において、第１のゲート電極６ｎ及び６ｐの材料として多結晶シリコン膜６Ａを用いたが、これに代えて、他の導電性材料を用いてもよい。また、第２のゲート電極１６ｎ及び１６ｐの材料としてＳｉＧｅ膜１６Ａを用いたが、これに代えて、第１のゲート電極６の材料と異なる他の導電性材料を用いてもよい。また、ｎチャネル型MISFETのゲート電極構造として、多結晶シリコン膜とＳｉＧｅ膜との２層構造を用いたが、これに代えて、３層以上の積層構造を用いてもよい。この場合、ｐチャネル型MISFETのゲート電極構造として、ｐチャネル型MISFETのゲート電極よりも低い多層構造を用いてもよい。
【０１５８】
また、第７の実施形態においては、窒化シリコン膜１４の堆積膜厚ｔ２自体についてはコンタクト不良を防止できる厚さに抑制することができるが、その効果については、図４（ａ）〜（ｄ）に示す第１の実施形態の場合と同様である。
【０１５９】
以上、本願発明者らによってなされた発明を、前記各実施形態に基づいて具体的に説明してきたが、本発明は、前記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６０】
本発明は、半導体装置及びその製造技術に関し、特に、サイドウォール構造を持つMISFETを有する半導体装置及びその製造技術に適用した場合には、コンタクト不良を防止しつつMISFETの駆動力を向上させることにより高性能な半導体装置を実現できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０１６１】
【図１】図１は本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】図２は応力膜の堆積膜厚に対してMISFETのゲート長が十分に大きい比較例に係る半導体装置の断面図である。
【図３】図３（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図４】図４（ａ）〜（ｄ）は本発明の第１の実施形態の効果を説明するための図である。
【図５】図５は本発明の第２の実施形態に係る半導体装置の断面図である。
【図６】図６（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図７】図７は本発明の第３の実施形態に係る半導体装置の断面図である。
【図８】図８（ａ）〜（ｆ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図９】図９は本発明の第４の実施形態に係る半導体装置の断面図である。
【図１０】図１０（ａ）〜（ｆ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図１１】図１１は本発明の第５の実施形態に係る半導体装置の断面図である。
【図１２】図１２（ａ）〜（ｆ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図１３】図１３は本発明の第６の実施形態に係る半導体装置の断面図である。
【図１４】図１４（ａ）〜（ｅ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図１５】図１５は本発明の第７の実施形態に係る半導体装置の断面図である。
【図１６】図１６（ａ）〜（ｅ）は本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す図である。
【図１７】図１７（ａ）はチャネル形成領域に引っ張り応力を発生させる引っ張り応力膜を形成した場合の様子を示す図であり、図１７（ｂ）はチャネル形成領域に圧縮応力を発生させる圧縮応力膜を形成した場合の様子を示す図である。
【図１８】図１８（ａ）〜（ｄ）は従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【０１６２】
１    ｐ型半導体基板
２    ｐ型ウエル領域
３    ｎ型ウエル領域
４    素子分離領域
５    ゲート絶縁膜
６ｎ  ゲート電極（第１のゲート電極）
６ｐ  ゲート電極（第１のゲート電極）
６Ａ  多結晶シリコン膜
７    ｎ型半導体領域
８    ｐ型半導体領域
９    サイドウォールスペーサ
１０    ｎ型半導体領域
１１    ｐ型半導体領域
１２    シリサイド層
１２ｎＡ  ゲート上シリサイド層
１２ｎＢ  ソースドレイン上シリサイド層
１２ｐＡ  ゲート上シリサイド層
１２ｐＢ  ソースドレイン上シリサイド層
１３    窒化シリコン膜（引っ張り応力膜）
１４    窒化シリコン膜（圧縮応力膜）
１５    層間絶縁膜
１６ｎ  第２のゲート電極
１６ｐ  第２のゲート電極
１６Ａ  ＳｉＧｅ膜
１７    シリコン酸化膜
１８    ホール
１９ｎ  ｎ型ソース・ドレイン領域
１９ｐ  ｐ型ソース・ドレイン領域
２０ｎ  ゲート電極部
２０ｐ  ゲート電極部
２１    レジストパターン
２２    レジストパターン
【図１】
0004630235.tif 000002
【図２】
0004630235.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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