(57)【特許請求の範囲】
【請求項１】
マスタディスク上に曲線サーボセクタパタンを生成するためにマスタ書込み装置を制御するための設定を決定するための方法であって、
マスタディスク上の第１トラックに沿った、基準軸と曲線サーボセクタとの間の距離に基づいて、第１のオフセットを決定するステップであって、前記第１のオフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む第１の遅延に変換される、前記第１のオフセットを決定するステップと、
マスタディスク上の第２トラックに沿った、基準軸と曲線サーボセクタとの間の距離に基づいて、第２のオフセットを決定するステップであって、第２のオフセットは第１のオフセットとは異なる値をもち、前記第２のオフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む第２の遅延に変換される、前記第２のオフセットを決定するステップと、
第１のトラックに沿って曲線サーボセクタに情報を書き込むための第１の組のマスタ書込み制御設定を決定するために、第１の遅延を用いるステップと、
第２のトラックに沿って曲線サーボセクタに情報を書き込むための第２の組のマスタ書込み制御設定を決定するために、第２の遅延を用いるステップとを備え、
前記第１のオフセットから前記第１の遅延への変換、および、前記第２のオフセットから前記第２の遅延への変換の各々において、前記曲線サーボセクタパタンの区間線形近似に従って、残余遅延が、各線分ごとの基本遅延と差分遅延の関数とにより計算される、方法。
【請求項２】
請求項１に記載の方法において、更に、
前記第１の遅延は、前記マスタディスクが前記第１のトラックに沿って前記基準軸から前記曲線サーボセクタまで回転する経過時間を与え、
前記第２の遅延は、前記マスタディスクが前記第２のトラックに沿って前記基準軸から前記曲線サーボセクタまで回転する経過時間を与える方法。
【請求項３】
請求項１に記載の方法において、
前記セクタ遅延は、セクタの数およびオフセットの間隔を含み、前記クロックサイクル遅延は、クロックサイクルの数およびオフセットの間隔を含み、前記残余遅延は、クロックサイクルの一部の数を含む方法。
【請求項４】
請求項２に記載の方法において、
第１と第２のマスタ書込み制御設定の組は、各々第１と第２のトラックに沿って、基準軸から曲線サーボセクタの間で、セクタ、クロックサイクルおよびクロックサイクルの一部の数のうちの少なくとも一つに対応する方法。
【請求項５】
請求項１に記載の方法において、
基準軸は、マスタディスクの半径に整列配置される方法。
【請求項６】
マスタディスク上に曲線サーボセクタパタンを生成するためにマスタ書込み装置を制御するためのパラメータを決定するための装置であって、
マスタディスクの半径に整列配置された基準軸を提供するフォーマットパラメータモジュールと、
フォーマットパラメータモジュールと連携して、マスターディスクの第１のトラックに沿って基準軸と曲線サーボセクタとの間の第１のオフセットを決定し、マスターディスクの第２のトラックに沿って基準軸と曲線サーボセクタとの間の第２のオフセットを決定し、第２のオフセットは第１のオフセットとは異なる値をもつオフセット決定モジュールと、
オフセット決定モジュールと連携して、前記第１のオフセットを第１の遅延に変換するために、第１のトラックに沿って曲線サーボセクタに情報を書き込むための第１のマスタ書込み制御設定の組を決定し、前記第２のオフセットを第２の遅延に変換するために、第２のトラックに沿って曲線サーボセクタに情報を書き込むための第２のマスタ書込み制御設定の組を決定する遅延設定決定モジュールとを備え、
前記第１のオフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む第１の遅延に変換され、
前記第２のオフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む第２の遅延に変換され、
前記第１のオフセットから前記第１の遅延への変換、および、前記第２のオフセットから前記第２の遅延への変換の各々において、前記曲線サーボセクタパタンの区間線形近似に従って、残余遅延が、各線分ごとの基本遅延と差分遅延の関数とにより計算される、装置。
【請求項７】
請求項６に記載の装置において、
遅延設定決定モジュールは、
第１のオフセットに対応し、マスタディスクが第１のトラックに沿って基準軸から曲線サーボセクタまで回転する経過時間を与える、第１の遅延を決定し、
第２のオフセットに対応し、マスタディスクが第２のトラックに沿って基準軸から曲線サーボセクタまで回転する経過時間を与える、第２の遅延を決定し、
第１と第２の遅延を用いて、第１と第２のマスタ書込み制御設定の組を決定する装置。
【請求項８】
請求項６に記載の装置において、
第１と第２のマスタ書込み制御設定の組は、各々第１と第２のトラックに沿って、基準軸から曲線サーボセクタの間で、セクタ、クロックサイクルおよびクロックサイクルの一部の数のうちの少なくとも一つに対応する装置。
【請求項９】
請求項７に記載の装置において、
第１と第２のマスタ書込み制御設定の組は、各々第１と第２のトラックに沿って、基準軸から曲線サーボセクタの間で、セクタ、クロックサイクルおよびクロックサイクルの一部の数のうちの少なくとも一つに対応する装置。
【請求項１０】
マスタディスク上に曲線サーボセクタパタンを生成するためにマスタ書込み装置を制御するためのパラメータを決定するための方法であって、
基準軸を与えるステップと、
基準軸と曲線サーボセクタとの間のオフセットを決定するステップと、
基準軸と曲線サーボセクタとの間のオフセットに基づき、少なくとも一つのマスタ書込み制御設定を決定するステップとを備え、
前記オフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む遅延に変換され、
前記オフセットから前記遅延への変換において、前記曲線サーボセクタパタンの区間線形近似に従って、残余遅延が、各線分ごとの基本遅延と差分遅延の関数とにより計算される、方法。
【請求項１１】
マスタディスク上に曲線サーボセクタパタンを生成するためにマスタ書込み装置を制御するためのパラメータを決定するための装置であって、
基準軸を与えるフォーマットパラメータモジュールと、
フォーマットパラメータモジュールと連携し、基準軸と曲線サーボセクタとの間のオフセットを決定するオフセット決定モジュールと、
オフセット決定モジュールと連携し、基準軸と曲線サーボセクタとの間のオフセットに基づき、少なくとも一つのマスタ書込み制御設定を決定する制御設定決定モジュールとを備え、
前記オフセットは、セクタ遅延、クロックサイクル遅延および残余遅延の値を含む遅延に変換され、
前記オフセットから前記遅延への変換において、前記曲線サーボセクタパタンの区間線形近似に従って、残余遅延が、各線分ごとの基本遅延と差分遅延の関数とにより計算される、装置。
【発明の詳細な説明】
【０００１】
（発明の属する技術分野）
本発明は、媒体マスタを生成する方法に関し、特に、媒体マスタ上に曲線サーボセクタパタンを書き込む方法に関する。
【０００２】
（従来の技術）
多くのデータ格納ディスクシステムは、ディスクの表面で読み取り／書込みヘッドを移動させるアクチュエータアームを組み込んでいる。アクチュエータアームは、軸点を中心にアームを回転させるアクチュエータアセンブリと連結している。これにより、ヘッドは、軸点を中心とした円に対応し、アクチュエータアームの長さによって定義された半径をもった弧セグメントに沿って移動する。
【０００３】
動作の間、ディスクの回転とヘッドの動きによって、ディスク表面に対する相対的なヘッド位置を提供する。通常のディスクは、サーボセクタパタンを集団的に形成する多数のサーボセクタを有している。サーボセクタパタンは、ディスク表面に対するヘッドの相対位置を決定するために、ディスク動作の間に読み込まれる符号化情報を提供する。
【０００４】
サーボセクタパタンの一つの種類は、径方向に整列配置されたものである。このサーボセクタは、ディスク半径に対して整列配置され、ディスクの内径と外径の間に延びている。サーボセクタは、利用可能なデータ領域を、対応する複数のデータウェッジ（くさび形領域）に分割し、ディスク表面は、通常一定の間隔Ｔpで配置された、複数の同心円状のデータトラックを含んでいる。
【０００５】
（発明が解決しようとする課題）
径方向に整列配置されたサーボセクタの問題は、通常ヘッドが走行する弧セグメントに対してはこれらは整列配置されない点にある。一定速度で回転するディスク上を移動するヘッドが、そのヘッドの径方向位置とは無関係に、一定の率でサーボセクタと出会うためには、弧セグメントに対して整列配置されたサーボセクタとすることがより望ましい。これらの形状は異なるものの、サーボセクタを形作る弧セグメント中の間隔、数および符号化情報は、これらの径方向に整列配置されたセクタと同一である。
【０００６】
ディスクを作るための一つのやりかたは、所望のサーボセクタパタンをもつマスタディスクから行うことである。従来のマスタ書込みツールは、空気ベアリング軸から構成されていて、その上に、ガラス製のマスタ基板が搭載されている。マスタを書き込むために、ガラス基板には、光学スポットにより露光されるホトレジストが均一にコーティングされている。光学スポットを径方向で位置決めするために、レーザ干渉計によってその位置が検出される線形アクチュエータを用いることができる。従来の方法では、露光された光スポットは、マスタディスク上にくぼみ（ピット）を形成するために用いられる。マスタディスクは、従来の技術を用いてデータ格納ディスクを作成するために用いられる型を提供する。
【０００７】
従来のマスタ書込みシステムは、各々のディスク回転に対応したインデックスパルスを生成し、マスタディスクの円周方向位置を決定するための精密な角度エンコーダを含んでいる。この情報とサーボセクタのビットマップは、径方向に整列配置されたサーボセクタパタンをもつマスタを書き込むために用いられる。従来のマスタ書込みシステムは、様々な理由から、弧セグメント形状のサーボセクタパタンを生成するには不適切であった。ひとつには、従来のシステムは、径方向に整列配置されたサーボセクタを前提とした座標系を用いていたことである。さらに、隣接しあうくぼみが均一に弧セグメント形状にそって整列することを保証するために、分解能を増加させることが必要となる点も問題となる。これは、より多くのメモリを必要とし、情報量の問題が存在する。
【０００８】
従って、曲線（例えば、弧）形状のサーボセクタパタンを生成できるマスタ書込みシステムが必要とされていた。
【０００９】
（課題を解決するための手段）
本発明は、曲線サーボセクタパタンを生成し、曲線サーボセクタパタンを生成するために用いられるマスター書き込み制御設定を生成するための装置と方法を提供する。
【００１０】
ある実施例では、径方向に整列配置された基準と所望の曲線サーボセクタとの間のオフセットが決定され、通常は径方向に整列配置されたサーボセクタパタンを生成するために利用される情報（ビットマップなど）を用いて、曲線サーボセクタパタンを生成するためにこれらのオフセットが用いられる。
【００１１】
径方向に整列配置された基準と曲線サーボセクタパターンとの間のオフセットは、ディスク表面上の径方向位置の関数である。この径方向位置は、トラック番号に従って決定することができる。従って、各々のオフセットは一つあるいはそれ以上のトラックに対応した、複数のオフセットを決定することができる。各オフセットは、オフセットを通じてディスクの回転に要する時間、あるいは径方向に整列配置された基準軸から曲線サーボセクタまで回転する時間に相当する遅延に変換することができる。
【００１２】
遅延は、曲線サーボセクタパタンを生成するために用いられるマスタ書込み制御設定に変換される。例えば、遅延は、セクタ遅延、クロックサイクル遅延ならびに残余遅延の値に変換される。セクタ、クロックサイクルならびに残余遅延の値は、各々、遅延の一部分を表す。セクタ遅延は、オフセットが広がっている間にあるセクタの整数値（すなわち、その間にあるサーボセクタの数）である。このセクタの数は、遅延の全部を占めない。残りの遅延は、クロックサイクルの整数値であるクロックサイクル遅延と、部分クロックサイクルである残余遅延により与えられる。
【００１３】
セクタ、クロックサイクルおよび残余遅延の値は、データバイトに変換され、マスタ書込みを制御するために用いられる。制御設定によって、マスタ書込み装置が、径方向に整列配置された場合と曲線の場合との間のオフセットに相当する分だけレーザパルスの発生を遅らせるため、マスタ書込み装置は、曲線サーボセクタパタンを生成するために、符号化情報のための同一のマッピング情報を、径方向に整列配置されたサーボセクタパタンに組み込む。
【００１４】
他の実施例では、曲線の区分線形近似を組み込んで、必要となる制御データの量を削減している。またある実施例では、これは、各線形区間についての内挿定数を決定し、それに応じて遅延値を調整することによりなされる。連続する値の代わりに残余遅延部は、従って、基本値と線形で増加する成分とをもっている。
【００１５】
さらに他の実施例では、多重レーザのためのパルスを生成するマスタ書込みコントローラも組み込むことができる。第１と第２のレーザパルスストリームは、異なるパルスパラメータと異なるオフセットを持つことができる。これらの違いに対応するために、パルスパラメータを定義し、残余遅延（部分クロックサイクル）を提供するマスタ書込み制御回路を複製して用いる。
【００１６】
（発明の実施の形態）
図１によれば、データ格納ディスクシステム１００の一例は、ディスク中心穴Ｄoまで延びたドライブスピンドル１０４の上に取り付けられた複数のディスク１０２からなる。ディスク１０２は、毎分回転数によって計測される速度で、反時計方向（矢印Ｍで示すように）に回転する。アクチュエータアーム１０６は、選択されたディスク１０２の表面１０３の上を移動する読み込み／書き込みヘッド１０８を、その一端に載せて移動させる。ヘッド１０８は、積み重なるディスクの最上位の表面上にあるように示しているが、ヘッド１０８は、複数あるディスク１０２のいずれかの上面および下面の上にあればよい。アクチュエータアーム１０６の反対側の一端は、アクチュエータアーム１０６、以って、ヘッド１０８をピボット軸を中心に回転させるように構成された回転アクチュエータアセンブリ１１０に結合されている。データパルス信号は、適切なディスク表面１０３から読み取られ、従来の方法でアーム１０６に沿ったケーブルアセンブリ１１２を経由して、信号処理電子回路１１４を備えたディスクドライブ制御システムに転送される。このディスクドライブ制御システムは、ヘッド１０８に搭載することも可能であり、またヘッド１０８から離して設置することも可能である。
【００１７】
ディスク１０２の回転Mと、アクチュエータアセンブリ１１０のピボット軸を中心としたヘッド１０８の動きにより、ディスク１０２上の表面１０３上でのヘッド１０８の位置決めが行われる。典型的なディスク表面１０３は、サーボセクタパタンを集団で形成する多数のサーボセクタを含んでいる。サーボセクタは、ディスク１０８上の円周方向および径方向の位置などの、エンコード位置情報を符号化する。位置情報は、動作中に読み取られ、ディスク１０２上のヘッド１０８の位置を示す。
【００１８】
図２の概要図は、ディスク１０２の表面１０３上に、径方向に配置されたサーボセクタ２１２の例を示している。ディスク１０２は、ディスクの内側にある開始領域２０２と、開始領域２０２の外側境界からディスク１０２の外径ＯＤに延びる利用可能データ領域２０４とを含んでいる。サーボセクタ２１２は、ディスク２０２の内径（ＩＤ）と外径（ＯＤ）との間に延在するくさび形の領域である。図の簡単化のため、図２には、約２６のサーボセクタ２１２を示す。実装時には、通常、ディスク１０２の円周に沿って配置された何百というサーボセクタ２１２が存在する。
【００１９】
サーボセクタ２１２は、対応する複数のデータウェッジ（くさび形のデータ領域）２１６を分割する。また、ディスク表面１０３は、等間隔Ｔpで配置された複数の同心円のデータトラック２２０を含んでいる。上述したように、ヘッド１０８は、ディスク１０２の様々な位置に移動し留まることができる。各サーボセクタ２１２のデータトラックアドレスマークは、各位置に対応した符号化情報を提供する。サーボセクタ２１２は、また、サーボタイミングマーク（ＳＴＭ）と微細な円周方向位置誤差信号（ＰＥＳ）サーボバーストマークを含んでいる。ここまで、一例としたサーボセクタ２１２情報について説明してきたが、任意の形式とデータ符号化方式が用いられることは言うまでもない。
【００２０】
径方向に配置されたサーボセクタ２１２の問題とは、これらが、ディスク１０２の内径と外径の間でヘッド１０８が沿って動く弧セグメント２３０と整列していないことである。特に、弧セグメント２３０はアクチュエータアセンブリ１１０のピボット軸と同心状で、アクチュエータアーム１０６の長さに対応した半径を持つ円と対応している。したがって、ディスク１０２が回転すると、ヘッド１０８は、径方向の位置に依存して変化する割合で、行過ぎたサーボセクタ上に位置決めされてしまう。これにより、シーク時間に遅延を及ぼすことになる。本発明の実施例によれば、曲線サーボセクタ２１２’がマスタディスク（およびマスタから生成されたデータ格納ディスク）上に形成される。より好ましくは、曲線サーボセクタ２１２’は、ヘッド１０８がその径方向位置によらずサーボセクタに合うように、弧セグメント２３０と整列配置されことが望ましい。曲線サーボセクタ２１２’の間隔、数、符号化情報は、径方向に整列配置されたサーボセクタ２１２と同一とすることができる。図２は、あくまでも一例であることに注意されたい。実際のディスク表面１０３は、通常、径方向に整列配置されたサーボセクタと、曲線サーボセクタの両者を含むことはない。
【００２１】
曲線サーボセクタをもつディスクを生成するひとつの機構は、望ましいサーボセクタパタンをもつマスターディスクからものである。マスターディスクは、従来の技術を用いて、データ格納ディスクを作ることに用いられる型を提供する。
【００２２】
従来のマスタ書込みツールは、その上にガラス製のマスター基板が取り付けられた空気ベアリング軸からなっている。マスタを書き込むために、ガラス基板には、均一にホトレジストがコーティングされている。ホトレジストは、制御されたレーザ光により生成された光学スポットにより露光される。従来の方法では、露光されたホトレジストは現像され、スポットは、マスターディスク上のくぼみ（ピット）を生成するために用いられる。
【００２３】
マスタ書込みツールは、水晶発振子により提供することができるマスタクロック信号を含んでいる。マスタクロックは、セクタ、インデックスおよび符号化パルスを生成するために用いられる。ディスクの回転ごとのマスタクロックサイクル（ＣＲ）の数は、サーボセクタのクロックサイクル（ＣＳ）の数と、回転ごとのサーボセクタ（ＳＲ）の数の積として定義される。従って、セクタおよびインデックスパルスは、マスタクロック信号を分割することにより生成される。特に、セクタパルスは、マスタクロックをＣＳで割ることにより生成され、インデックスパルスは、セクタパルスをＳＲで割ることにより生成される。さらに、エンコーダパルスは、マスタクロック信号をあらかじめ定められた数で割ることにより生成される。スピンドルは、マスタ上の円周方向位置を決定するための精密角度エンコーダを含んでいる。エンコーダパルスはスピンドルエンコーダのための参照信号として用いられ、すなわち、スピンドルモータは、マスタ書込みツールによって与えられた参照位置にロックされる。このように、マスタ書込みツールは、コントローラ３００、５００、６００、７００の電子回路によって用いられるマスタクロック、インデックスおよびセクタパルスを生成する。
【００２４】
ディスク上の位置の完全なビットマップを用いて、マスタ上に情報を書き込むことができる。各ビット位置は、ディスクが一定の角速度で回転している際に、サーボセクタ書戻し信号周波数が径方向位置によらず一定となるように、一定角度で分離されている。これは、データウェッジのようなサーボセクタが、ウェッジ（くさび）状になることを意味している。ディスクのＯＤ近傍のデータは、ディスクのＩＤ近傍のものに比べより広い間隔を持っている。
【００２５】
マスタ上に書き込まれるデータの位置を表すために、Ｒ―θ座標系を用いることができる。通常の光メディアは、１データバンドあたり２16のトラック、サーボパタンを作るために１トラックあたり６サブトラック、１回転あたり２8サーボセクタ、およびサーボセクタ間に２10クロック位置をもっている。そして、完全なビットマップは、１２34ビットあるいは約４００ＭＢとなり、多数ではあるが実装可能なものである。
【００２６】
次に図３のブロック図によれば、径方向に整列配置されたサーボセクタパタンを生成するためのマスタ書込みコントローラ３００の一例は、サーボカウンタ３０２、セクタデータジェネレータ３０４、プログラム可能遅延要素３０６、フリップフロップ３０８、アナログパルスドライバ３１０、およびＤ／Ａコンバータ３１２、３１４を含んでいる。
【００２７】
コントローラ３００は、インデックス、マスタクロック、およびセクタパルス信号をマスタ書込みツールから受け取り、レーザ制御パルスを生成する。これらのパルスは、マスタディスクに書き込まれる符号化サーボセクタ情報にしたがって、ホトレジストを感光するレーザを駆動する。セクタカウンタ３０２は、各セクタパルスごとに更新される最新セクタに対応したカウントを出力する。好ましくは、セクタカウンタ３０２は、クロック、リセットおよびカウントイネイブル（ＣＥ）信号入力をもつ従来の同期カウンタである。セクタパルスにより更新される適切なセクタカウントを提供するために、マスタクロック信号はクロック入力に入力され、インデックスパルス信号はリセット入力に入力され、セクタパルス信号は、ＣＥ入力に入力される。インデックスパルスは、ディスク回転が終了したことを表し、セクタカウントをリセットする。
【００２８】
セクタデータジェネレータ３０４は、セクタカウンタ３０２からの最新のセクタカウント、最新のトラック番号、マスタクロック信号およびセクタパルスを受信する。最新トラック番号は、ディスク回転数の関数である。簡単な形式で表すと、ゼロから始まり、ディスクが一回転するごとに更新されるのがカウンタである。他の好ましい代替手段としては、１トラックに複数の（たとえば、ｉ）経路を許す場合、トラックカウンタは、複数回のディスク回転にともなって更新するものがある。この場合、トラックカウントは、ゼロから始まり、ｉ番目の回転ごとに更新する。余分に回転（ここでは、データはディスクには書き込まれない）を加えて、トラックカウントが時期尚早に更新されるのを防ぐことができる。そこで、トラック番号は、各（ｉ＋１）回転ごとに更新される。
【００２９】
セクタデータジェネレータ３０４は、適切なサーボセクタの適切なトラックとともに提供される符号化情報に対応した出力を生成する。セクタデータジェネレータ３０４は、トラックとセクタ番号でアドレス指定された符号化情報をもったメモリであってよい。各セクタに対する出力は、セクタパルスによって出力タイミングが制御され、各セクタ内の符号化情報の出力タイミングを制御するためには、マスタクロック信号が用いられる。結局、最外周のトラックから、最内周に順次進み、マスタディスク全体が書き込まれる。
【００３０】
全体として、ディスク上の各トラックとセクタに対する符号化情報は、サーボセクタパタンを提供する。データウェッジ（サーボセクタ間の領域）は、マスタディスクとしては書き込まれないため、ディスク上の全ての位置のフルビットマップ（例えば、４００ＭＢ）は必要とはされない。これにより、径方向に整列配置されたサーボセクタパタンについては、２０から約２０ＭＢの割合で、必要なメモリ容量を減らすことができる。
【００３１】
セクタデータジェネレータ３０４は、上述したようにアドレス指定される様々なセクタに対して、符号化情報を組み込むことになるが、符号化情報を生成するものとして、様々な代案を採用することができる。例えば、最新のセクタとトラック番号に基づいて符号化情報を生成する論理ブロックを用いることができる。
【００３２】
図３によれば、セクタデータジェネレータ３０４からの出力は、レーザを駆動するアナログパルスドライバ３１０を入り切りする遅延回路３０６と組み合わせて動作するフリップフロップ３０８を駆動する。パルス幅とパルス高は、最新トラック（または、トラックの組、あるいは書き込み対象となる位置の任意の組）に応じて制御される。セクタデータジェネレータ３０４からのパルスは、フリップフロップ３０８の出力を設定し、この出力は、プログラム可能な遅延回路３０６が望ましいパルス幅に応じてフリップフロップ出力をリセットするのにトリガを与える。望ましいパルス幅は、継続時間設定（例えば、８ビット値）とＤＡＣ３１４を介して与えられる最大遅延設定に応じて、制御される。さらに、パルス高は、ＤＡＣ３１２を介してアナログパルスドライバ３１０により生成されるレベルを決定する設定によって制御される。
【００３３】
しかし、弧セグメント２３０型のような曲線サーボセクタ２１２’を生成するためには、弧セグメントに沿った情報を円滑に引き出すことを保証するために必要となるマップ中のビット数は、約２５６倍に増加してしまう。さらに、与えられた弧セグメントは、多数の径方向に整列配置されたサーボセクタを展開してしまうため、従来の座標系とデータ圧縮率は、曲線の場合には適用できそうにない。従って、約１００ＧＢのビットマップが必要となるが、これは容易には実装できるものではない。また、ディスク回転あたりのクロックサイクル数は、必要な分解能を確保するために、約２５６の割合で増加させる必要がある。これは、より低速なディスク速度を必要とし、以って、マスタ作成時の性能問題を生じてしまう。
【００３４】
本発明のある実施例によれば、マスタ書込みコントローラ５００、６００、７００は、元来径方向に整列配置されたパターンのために用いられる圧縮ビットマップデータに基づいて、望ましい曲線形状を形成するようにレーザ制御パルスの生成を概ね遅延させることにより、曲線サーボセクタパタンを自動的に生成する。これは図４によってより良く理解され、本図は、ＩＤとＯＤを有するディスク４０２上の曲線（ＣＳＳ）および径方向に整列配置された（ＲＳＳ）サーボセクタ（図示を容易にするため、くさび形でなく線で示している）の概要図である。ディスク４０２は、トラックｘとトラックｙなどの多数のトラックを持っている。与えられた径方向に整列配置されたサーボセクタ（ＲＳＳ1）と曲線サーボセクタ（ＣＳＳ1）については、径方向位置に応じたオフセットが存在し、これは、トラック数に応じて決定することができる。従って、径方向に整列配置された（ＲＳＳ）サーボセクタと曲線サーボセクタ（ＣＳＳ）の間には、第一トラック（トラックｘ）については第一オフセット（ｏｆｆｓｅｔx）があり、第二トラック（トラックｙ）については第二オフセット（ｏｆｆｓｅｔy）がある。
【００３５】
オフセットは、ディスク４０２が、与えられたトラックに沿って、径方向に整列配置されたサーボセクタ（ＲＳＳ1）から曲線サーボセクタ（ＣＳＳ1）に回転するまでの所要時間に対応した遅延として表すことができる。さらに、遅延は、セクタ、クロックサイクル、さらに径方向に整列配置されたサーボセクタと曲線サーボセクタの間の部分的なクロックサイクルの数によって表すことができる。例えば、トラックｘについて径方向に整列配置されたサーボセクタＲＳＳ1と曲線サーボセクタＣＳＳ1の間のｏｆｆｓｅｔxについて、サーボセクタデータの概ねの書き込み遅延は、２つのセクタの遅延、トラックｘに沿った径方向に整列配置されたサーボセクタＲＳＳ3とＣＳＳ1の間クロックサイクル数の基準（端数切捨て）整数と、セクタ数とクロックサイクル数によっては考慮されない残りの部分的なクロックサイクルとして表すことができる。
【００３６】
部分的なクロックサイクル数によって、必要となるクロック信号を多重化することなく、回転を増加させることができる。このように、２５６ステップのプログラム可能遅延が、同一のマスタクロック速度で、２５６倍の回転を与えることができる。もちろん、ｏｆｆｓｅｔyのようないくつかのオフセットは、隣接したセクタ境界を越えることはないため、セクタ数はゼロとなり、残余の遅延はクロックサイクルと部分的なクロックサイクルの数として表される。
【００３７】
次に図５のブロック図によれば、マスタ書込みコントローラ５００の一実施例は、径方向基準と曲線サーボセクタの間の遅延を組み込むことにより、元来径方向に整列配置されたサーボセクタのために用いられる圧縮ビットマップデータを用いた曲線サーボセクタを生成する。
【００３８】
マスタ書込みコントローラ５００は、セクタカウンタ３０２、セクタデータジェネレータ３０４、プログラム可能遅延要素３０６、フリップフロップ３０８、アナログパルスドライバ３１０と、図３で説明したものと機能的に等価なＤＡＣ３１２、３１４を含んでいる。しかし、マスタ書込みコントローラ５００は、オフセットと、適切なトラックの曲線サーボセクタと径方向に整列配置された相手との間の対応する遅延に応じて、レーザ制御信号の生成を遅延させる。
【００３９】
セクタ数、積分クロックサイクル、部分クロックサイクルの数に対応した制御設定が、マスタコントローラ５００に与えられる。クロック、リセットおよびＣＥ入力に加え、セクタカウンタ３０２は、カウンタに初期カウントをローディングするための、同期プリロード（ＰＬＤ）入力およびデータ入力を含んでいる。インデックスパルスは、ＰＬＤ入力に入力され、セクタ遅延設定は、データ入力に入力される。したがって、インデックスパルスは、データ入力により供給される初期カウントをカウンタ３０２にロードさせる。セクタ遅延設定は、基準と曲線サーボセクタの間のセクタ数の整数であることが好ましい。セクタ遅延設定の負値として直接ロードすることも可能である。このように、図４のトラックｘと同様のトラックに沿ってサーボセクタデータが書き込まれた場合には、カウンタ３０２は、インデックスパルスを受けて、−２（セクタ遅延設定の負数）に設定される。一実施例では、セクタ遅延設定は、４ビット値である。
【００４０】
クロックサイクル遅延設定（例えば、１２ビット）は、セクタパルスが遅延するクロックサイクルの整数値を提供する。クロックサイクル遅延回路５０２は、その設定と修正されないままのセクタパルスを受信し、クロックサイクル遅延設定により指示されたマスタクロックサイクルの整数値だけ遅延したセクタパルスを生成する。クロックサイクル遅延回路５０２は、クロック遅延設定をロードするためのデータ入力と、マスタクロックに接続されたクロック入力と、セクタパルスを受信する入力と、カウント可能にあるセクタカウンタとセクタデータジェネレータ３０４とに接続された出力とを備えたカウンタであることが好ましい。クロックサイクル遅延回路５０２には、クロックサイクル遅延設定がロードされ、セクタパルスの受信によって、その設定値からのカウントダウンを行う。カウントがゼロに達すると、クロックサイクル遅延回路５０２は、クロックサイクル遅延設定に応じて遅延されたパルスを出力する。このような遅延セクタパルスは、各々の受信されたセクタパルスに対する出力となる。このように、クロックサイクル遅延回路５０２は遅延セクタパルスを出力し、このパルスは、クロックサイクル遅延設定によって定義されたマスタクロックサイクルの整数値となる遅延をもっている。遅延セクタパルスは、上述したセクタカウンタ３０２のクロックイネーブル入力によって受信される。セクタカウンタ３０２とクロックサイクル遅延回路５０２は、このように組み合いながら、セクタ遅延およびクロックサイクル遅延設定に応じて、遅延したセクタ数を生成する。
【００４１】
セクタデータジェネレータ３０４は、セクタカウント（セクタ遅延設定とクロックサイクル遅延設定によって修正されたものとして）と、最新のトラック番号と、マスタクロック信号と、遅延セクタパルスとを受信する。セクタデータジェネレータ３０４は、サーボセクタと、トラック番号によってアドレス指定され、上述したように（遅延された）セクタパルスとマスタクロックによってトリガがかけられた、サーボセクタの符号化情報を格納することが好ましい。このように、セクタデータジェネレータ３０４は、適切なサーボセクタの適切なトラックに従って提供される符号化情報に対応したパルスストリームを生成し、その遅延のセクタおよび整数値のクロックサイクル部分は、その出力に組み込まれている。
【００４２】
径方向に整列配置されたサーボセクタと曲線サーボセクタとの間の残余の遅延（セクタおよびクロックサイクル遅延設定によっては考慮されない部分）は、部分クロック遅延設定として提供される。特に、プログラム可能遅延要素５０４は、部分遅延の値を受信し、セクタデータジェネレータ３０４から受信した出力を概ね遅延させる。８ビットの部分クロック遅延設定については、遅延の分解能は、２５６で分割した最大遅延となる。最大遅延は、ＤＡＣ５０６を介してプログラム可能遅延要素５０４に与えられる。レーザ制御パルスは、図３のコントローラ３００について説明したような制御可能なパルス高とパルス幅をもって、アナログパルスドライバ３１０によって生成される。残余遅延によって、ディスク回転あたりのクロックサイクル数を増加させる必要なく、マークの精細な位置決めが可能となる。このように、図３に示した従来の径方向に整列配置された場合と実質的に同等の性能をもって、増幅された分解能（例えば、２５６倍）が提供される。
【００４３】
図５に示すマスタ書込みコントローラ５００の実施例は、以下のように、５バイトの制御情報を用いて実装することが可能である。最新トラックについてのパルス高さ（８ビット）、最新トラックについてのパルス幅または持続時間（８ビット）、セクタ遅延設定（４ビット）、クロックサイクル遅延設定（１２ビット）、および残余部分クロック遅延設定（８ビット）。２16トラックと１トラックあたり６経路の場合には、２ＭＢの制御情報が必要となる。制御情報は、マスタ書込み常駐データテーブルに格納されるが、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）に格納されることが好ましい。また、データテーブルは、トラック番号によってアドレス指定されること（あるいは、同一の制御情報を用いて複数のトラックに書き込む場合には、複数のトラックに対応する数（例えば、ｉ）によって指定されること）が好ましい。パルスパラメータ（幅、高さ）もまた、セクタ、クロックおよび残余遅延設定とともに、トラック番号によって指定される。
【００４４】
制御情報の量は、弧セグメントの部分線形近似を組み込むことにより削減することができる。これにより、残余遅延の計算は、各線分ごとの基本遅延と差分遅延の関数によるものとできる。もし、線形近似が８トラックにわたる場合には、制御情報の量は４０から約５０ＫＢの割合で削減することができる。
【００４５】
次に、図６によれば、曲線サーボセクタパタンを生成し線形内挿を組み込むためのマスタ書込みコントローラ６００の一例は、セクタコントローラ３０２、セクタデータジェネレータ３０４、プログラム可能遅延要素３０６、フリップフロップ３０８、アナログパルスドライバ３１０、ＤＡＣ３１２、３１４、クロックサイクル遅延回路５０２、プログラム可能遅延要素５０４と、ＤＡＣ５０６とを含んでおり、これらは接続され、図５のコントローラ５００の実施例について説明した機能性を有するものである（ただし、セクタ遅延素子、クロック遅延および残余遅延設定は、線形内挿処理で負値をとらないように調整されている）。さらに、コントローラ６００は、遅延更新およびベース部分クロック遅延設定を受信し、プログラム可能遅延要素５０４によって受信される部分遅延値を生成する遅延内挿ジェネレータ６０２を含んでいる。特に、適切な複数のトラックの組（例えば、線形区分に対応した最新の８トラック）に関しては、遅延内挿ジェネレータは、遅延更新とベース部分クロック遅延設定を受信する。遅延更新は、最新の線形区分の（区間近似での）線分の傾斜に対応し、ベース部分クロック遅延設定は、線分の一端に対応した遅延である。次に、遅延内挿ジェネレータ６０２は、従来の計算方法を用いて、各々の最新トラックについて部分遅延値を更新する。第一トラックについては、その値は、ベース部分遅延値である。それに引き続くトラックについては、その値は、遅延更新に応じて調整したベース部分遅延値であってよい。
【００４６】
累積部分遅延（数値的な内挿サイクルの後）は、全クロック遅延を超えてしまうことに注意されたい。従って、部分遅延の分解能は、部分として、全クロックサイクルよりも長いものを表せるように定義される。これは、わずかに減少させた遅延更新分解能を与えることにより行われる。例えば、８ビットの分解能をもつ部分遅延で実装した場合、遅延更新は、概ね２００で分割したクロック周期となる。
【００４７】
プログラム可能遅延要素５０４は、図５に示したように提供された部分遅延設定を実装し、アナログパルスドライバ３１０は、図３を参照して説明したように、制御可能に定義されたパルス高とパルス幅を有するレーザ制御パルスを生成する。さらに、制御情報は、好ましくはＥＥＰＲＯＭのメモリに格納されたデータテーブル中に提供される。
【００４８】
残った一つの問題は、マスタディスクへの書込み時間についての問題である。トラックあたり６経路をもち、１経路あたり２マスタ書込み回転をもつ２16トラックに関しては、１２００ＲＰＭでディスクにマスタ書込みするのに約１１時間を要する。この時間は、多重ビームマスタ書込み機器を提供することにより低減することができる。例えば、２ビームを用いることができる。しかし、２つのビームの各々は、異なる径方向位置になるため、これらは各々微妙に異なるオフセット（これらは、クロック比率により表される残余遅延部分の分散を完全に反映したものになる）を持つことになる。また、レーザ制御パルスのパルス幅とパルス高さは２つのビーム間で変化する。
【００４９】
これらの要求を満たすために、図６に示したマスタ書込みコントローラ６００の回路の多くを複製して用い、残余遅延とレーザ制御パルスパラメータを独立して制御できるようにする。次に、図７のブロック図によれば、２つのレーザ制御パルス生成をもつマスタ書込みコントローラ７００の実施例は、セクタカウンタ３０２、セクタデータジェネレータ３０４、プログラム可能遅延要素３０６、フリップフロップ３０８、アナログパルスドライバ３１０、ＤＡＣ３１２、３１４、クロックサイクル遅延回路５０２、プログラム可能遅延要素５０４、ＤＡＣ５０６、および遅延内挿ジェネレータ６０２からなり、（より少ない、付加出力）、これらは接続され、図６のコントローラ６００のマスター書込みコントローラの実施例と略同一の接続関係と機能性を有するものである。マスタ書込みコントローラ７００は、さらに、一方は、第一ビーム用、他方は第二ビーム用の、遅延内挿ジェネレータ６０２のための２つの出力を含んでいる。さらに、ビーム番号１のためのレーザ制御パルスを生成するために用いられる、プログラム可能遅延要素３０６、フリップフロップ３０８、アナログパルスドライバ３１０、ＤＡＣ３１２、３１４、プログラム可能遅延要素５０４、およびＤＡＣ５０６は、ビーム番号２のためのレーザ制御パルスを生成するために（３０６’、３０８’、３１０’、３１２’、３１４’、５０４’、５０６’として示され）複製される。複製された回路３０６’、３０８’、３１０’、３１２’、３１４’、５０４’、５０６’は接続され、同様に動作する。しかし、２つの回路は、遅延内挿ジェネレータ６０２から異なる部分クロックサイクル値を受信し、異なる高さもしくは幅をもつレーザ制御パルスを生成する。異なる部分クロックサイクル値は、ビーム番号２に対するビーム番号１の位置に依存し、これは、局所的な線形区分に依存した線形関係を持っている。ビーム番号１のパルス幅は、プログラム可能遅延要素３０６へ入力されるパルス持続時間設定に依存するのに対し、ビーム番号２のそれは、プログラム可能遅延要素３０６’へ入力されるパルス持続時間設定に依存する。同様に、ビーム番号１のパルス高さは、ＤＡＣ３１４を介してプログラム可能遅延要素３０６へ入力されるパルス高さ設定に依存するのに対し、ビーム番号２のそれは、ＤＡＣ３１４’を介してプログラム可能遅延要素３０６’へ入力される設定に依存する。
【００５０】
マスタ書込みコントローラ７００を用いて生成されるような２つのビームによって、マスタ書込みは、１トラックあたり６ではなく２経路で行われ、これにより、マスタ書込み時間は、約３．７時間に短縮される。
【００５１】
以上の説明の教えるところによれば、この分野に精通した者には、様々な実施例は明確となるが、図７の実施例では、マスタ書込みコントローラ７００は、以下のように、８バイトの制御情報を用いて実装することができる。最新のトラックに沿ったビーム１のパルス高（８ビット）、最新のトラックに沿ったビーム１のパルス幅または持続時間（８ビット）、最新のトラックに沿ったビーム２のパルス高（８ビット）、最新のトラックに沿ったビーム２のパルス幅または持続時間（８ビット）、セクタ遅延設定（４ビット）、クロックサイクル遅延設定（１２ビット）（セクタ遅延とクロックサイクル遅延設定は、２バイトで与えられる）、残余部分クロック遅延設定（８ビット）および遅延更新（８ビット）。
【００５２】
次に、図１２に、マスタ書込み制御設定を生成する制御設定ジェネレーション回路１２００の一実施例を示す。これは、フリップフロップ１２０５、カウンタ１２１０、カウンタ１２１５、ＡＮＤゲート１２２０およびメモリ１２２５を含んでいる。メモリ１２２５は、マスタ書込み制御設定を格納するための非揮発性メモリとして用いられる従来のフラッシュＥＰＲＯＭまたはＥＥＰＲＯＭであることが好ましい。図１２の制御設定生成回路１２００は、８バイトの制御設定情報を組み込んだマスタ書込みコントローラと関連して用いられることが好ましい。
【００５３】
メモリ１２２５は、制御設定をデータテーブルの形式で提供する。図１２の実施例では、制御設定は、各々の最新トラックの組に対応した８バイトの制御設定情報とともに順次格納される。本実施例では、各制御設定の組は、２つのトラックのために用いられる。従って、データテーブルには、トラック０と１のために用いられる８つの制御設定の組があり、次に、トラック２と３のための８つの制御設定の組があり、以下同様である。メモリ１２２５の３つの最下位アドレスビット（Ａ２−Ａ０）は、各制御設定の組の中での８要素のアドレスを指定する。メモリ１２２５の１５の最上位アドレスビット（Ａ１７−Ａ３）は、１６ビットトラックカウント中の１５の最上位ビット（Ｑ１５−Ｑ１）に対応している。
【００５４】
新たなトラックパルスにより、データテーブル中の８要素の読み込みを開始し、これらの８要素は、最新トラックについてのマスタ書込み制御設定として用いられる。新たなトラックパルスは、あらかじめ定められた数のインデックスパルスの発生によって生成される。新たなトラックパルスあたりのインデックスパルスの数は、各トラックに書き込むために用いられる経路数に依存する。通常、トラック書込みあたり２ないし６経路が考えられるため、新たなトラックパルスは、２番目あるいは６番目のインデックスパルスごとに発生する。
【００５５】
図１２の実施例では、各制御設定要素は、メモリ１２２５からの８ビットデータ出力（Ｄ０−Ｄ７）である。インデックスパルスは、フリップフロップ１２０５を介してカウンタ１２１５（３ビットカウンタであることが好ましい）をカウンタ動作可能状態とし、カウンタ１２１５は、最初の８アドレス（０００から１１１）によってアドレス線Ａ０−Ａ２上の値を更新する。ＡＮＤゲート１２２０出力はカウンタ１２１０（１６ビットカウンタであることが好ましい）のカウントイネーブル入力に接続されているため、トラックアドレス（Ｑ０−Ｑ１５）は、８バイトが読み出された後に更新される。また、ＡＮＤゲート１２２０からの出力は、フリップフロップ１２０５をリセットする。次のインデックスパルスの到着によって、カウンタ１２１０は次のトラックアドレスに設定され、カウンタ１２１５は、次の８つの制御設定バイトを読み出すようにカウント動作可能状態となる。カウンタ１２１０の出力Ｑ０は、無視されるため、メモリ１２２５アドレスは、実質的には、２番目のトラックごとに更新される。
【００５６】
制御設定生成回路１２００は、余分なアドレス要素を無視することによりトラックあたり８バイト未満の制御設定を必要とする実施例とともに用いられたり、本回路１２００は、カウント処理を変化させるために容易に変更できるようになっている。さらに、異なるトラックが複合されたものに制御設定が用いられる場合も、容易に実施可能である。例えば、カウンタ１２１０の最下位ビットＱ０用いてメモリ１２２５のアドレス指定を行うことによって、異なる制御設定の組を、各トラックに用いることも可能である。
【００５７】
上記の実施例は、マスタ書込み装置を制御して、曲線サーボセクタを生成する遅延設定を実現したものである。これらの遅延設定は、マスタ書込み装置によって提供されたメモリに格納される。このようなメモリに格納された遅延設定を生成するために、本発明の他の実施例が用いられる。次に、図８のブロック図によれば、マスタ書込み制御設定決定モジュール８１２の一例を含むコンピュータ８００は、従来の構成でバス８１６によって接続された、ＣＰＵ８０２、メモリ８０４、プリンタ８０６、ディスプレイ装置８０８、およびデータ格納装置８１０を含んでいる。ＣＰＵ８０２は、メモリ８０４あるいは他の場所に格納された命令を実行するための従来型のユニットであり、これらの命令の実行は、以下に説明する、マスタ書込み制御設定決定モジュール８１２を含む様々なモジュール８０２〜８１２の内部での、あるいは連携による機能を果たすものとなる。
【００５８】
次に図９のブロック図に示した、マスタ書込み制御設定決定モジュール８１２の実施例はフォーマットパラメータモジュール９０２、オフセット決定モジュール９０４、遅延設定決定モジュール９０６、内挿モジュール９０８、パルスパラメータモジュール９１０およびデータフォーマットモジュール９１２を含んでいる。マスタ書込み制御設定決定モジュール８１２とその関連モジュール９０２〜９１２は、ソフトウェアで実装することが好ましい。しかし、モジュール８１２、９０２〜９１２の機能は、ハードウェアあるいはファームウェアあるいは、ソフトウェア、ハードウェアおよびファームウェアの任意の組み合わせによって実装することができる。
【００５９】
フォーマットパラメータモジュール９０２は、基準となる径方向に整列配置されたサーボセクタと曲線サーボセクタとの間の幾何学的な関係を決定し、対応するオフセット、遅延およびサーボセクタと曲線サーボセクタ間の遅延パラメータを決定するために用いられるフォーマットパラメータを受信し格納する。オフセット決定モジュール９０４は、フォーマットパラメータを受信し、径方向に整列配置されたサーボセクタと曲線サーボセクタとの間のオフセットを決定する。遅延設定決定モジュール９０６は、オフセット情報とフォーマットパラメータを受信し、マスタ書込みコントローラを制御するために用いられる遅延パラメータを決定する。例えば、遅延パラメータは、セクタ遅延値、クロック遅延値および残余部分クロック遅延を含んでいる。要求に応じて、内挿パラメータモジュール９０８は、曲線サーボセクタの区間線形近似を提供し、遅延パラメータを調整し、対応したマスタ書込み制御設定を生成する。パルスパラメータモジュール９１０は、一つあるいはそれ以上のレーザ制御パルスストリームに対応したパルス幅とパルス高を決定する。通常、パルス幅とパルス高は、ビームの径方向位置に依存する。これは、選択されるパルス幅とパルス高は、トラックあるいはトラックの組によって指定されることを意味している。最後に、データフォーマットモジュール９１２が、遅延設定決定モジュール９０６、内挿モジュール９０８とパルスパラメータモジュール９１０とによって生成された制御設定を、マスタ書込みモジュール５００、６００、７００によって実装されるフォーマットに変換する。例えば、データフォーマットモジュール９１２は、制御設定を受信し、データをフォーマットし、制御データのバイトを生成することが好ましい。
【００６０】
次に、図９と図１０によって、弧セグメント形状サーボセクタパタンを生成するための制御設定を生成するマスタ書込み制御設定決定モジュール８１２の一実施例を説明する。図示したように、弧セグメントは、一般的に、アクチュエータアームの軸点とディスクスピンドル軸点との間の距離（離隔Ｂ）と、アクチュエータアーム軸と媒体上のデータ位置との間の距離（アーム長Ａ）によって定義される。弧セグメントのインデックス半径ベクトルは、径方向軸がアクチュエータアームと直交する場所で弧セグメントと交差する、径方向に整列配置された基準軸である。径方向軸と弧セグメントとの間のオフセットは、ディスクＯＤの０から始まり、利用可能なデータ領域と起動領域にかけて増加するトラック番号に対応した独立変数の関数である。各トラックについて独立したオフセットが決定されるが、この独立変数は、複数のトラックに対応できるものである。
【００６１】
弧セグメントの例として、フォーマットパラメータモジュール９０２は、表Ｉに例を示したパラメータを受信し格納する。
0004732582.tif 000002
【００６２】
サイクルごとの遅延（ＤＣ）およびデルタ遅延操作の乗数は、実装可能な範囲で（例えば、８ビット実装の場合、２５６値）、遅延、内挿値およびデルタ値の最大をとるように定義される。図１１のフローチャートと、図９、１０と合わせて、曲線サーボセクタを生成するマスタ書き込み装置を制御するパラメータを決定するための方法１１００の一実施例について、フォーマットパラメータを決定するステップ１１０２を示すものである。
【００６３】
オフセット決定モジュール９０４は、適当なフォーマットパラメータを参照して、独立変数ｎに応じて指定された径方向に整列配置された基準軸と弧セグメントとの間のオフセットを計算する。これにより、結果的に、各々が“ｓ”トラックに対応した“ｎ”個のアドレス要素をもつ制御設定のデータテーブルができあがる。要素０から始めて、径方向に整列配置された基準軸と弧セグメントとの間のオフセットが各要素[０．．ｎ]について決定される。この処理手順については、図１１のステップ１１０４〜１１０６としても示されている。
【００６４】
オフセット決定モジュール９０４は、以下の式１〜４を組み込むことが好ましい。
0004732582.tif 000003
【００６５】
式１と２は、繰り返し数（並びに、対応するメモリデータテーブルアドレスの数）を決定し、式３は、独立変数ｎに応じたディスクの径方向位置を決定し、式４は、独立変数ｎに応じたオフセット値を決定する。
【００６６】
遅延設定決定モジュール９０６は、オフセット決定モジュール９０４からオフセット値を受信し、これらの値を選択されたフォーマットパラメータと合わせて用いて、与えられたオフセットを表すために必要なセクタ数、クロックサイクル数、残余部分クロックサイクル数などのマスタ書込み制御設定を決定する。制御設定は、独立変数ｎによってアドレス指定される。図１１のステップ１１１０と１１１２は、各要素についてのオフセットに対応した時間遅延の決定（ステップ１１１０）（これは、本例では、固定した遅延数を決定することに相当する）と、各要素に対するマスタ書込み制御設定の決定（ステップ１１１２）（これは、本例では、セクタ、クロック、残余遅延の値を決定することに相当する）を表す。
【００６７】
遅延設定決定モジュール９０６は、遅延パラメータを決定するために、表ＩＩに示した式を組み込むことが好ましい。
0004732582.tif 000004
【００６８】
遅延設定決定モジュール９０６によって生成されるマスタ書込み制御設定は、弧セグメントの線形内挿を組み込まないマスタ書込みコントローラ５００によって用いられる。一方、これらのパラメータは、線形内挿を組み込んだマスタ書込みコントローラ６００、７００での利用のために調整される。内挿モジュール９０８は、表ＩＩＩに示した式１０〜１２を実装し、内挿定数を計算することが好ましい。
【００６９】
0004732582.tif 000005
【００７０】
上述したように、パラメータ“ｍｕｌｔ”は、Δnが[−１２８，１２７]のような実装可能範囲に留まるように調整されることが好ましい。一旦、内挿パラメータが決定されると、内挿パラメータ決定モジュール９０８は、セクタ遅延（ＮＳ）、クロック遅延（ＮＣ）と残余遅延（ＮＤ）の値を調整し、負の内挿値を除去する。この処理は、図１１のフローチャートのステップ１１１４に示す。内挿パラメータ決定モジュール９０８は、負の値を除去するために、以下の表ＩＶ中の式１３〜１６を実装することが好ましい。
【００７１】
0004732582.tif 000006
【００７２】
最後に、内挿モジュール９０８は、以下の式１７〜１９を用いて、セクタ、クロックおよび残余遅延値を調整する。パラメータＤＣは、ＮＤが実装可能範囲に留まるように調整される。
0004732582.tif 000007
【００７３】
遅延設定決定モジュール９０６あるいは内挿モジュール９０８によって生成されるマスタ書込み制御設定は、従来の手順で、例えば、バイト列として、値をフォーマットするデータフォーマットモジュール９１２によって受信される。各々の制御設定（バイト形式）の組は、独立変数ｎに応じて、アドレス指定されるデータテーブルで提供される。データテーブルの値のフォーマットと提供については、図１１のステップ１１１６として示される。データテーブルはＲＯＭで提供されることが好ましく、より好ましいのはマスタ書込みＥＥＰＲＯＭで提供されることである。データフォーマットモジュール９１２もまた、パルスパラメータモジュール９１０から提供されたパルスの幅と高さに対応したマスタ書込み制御設定を受信する。パルスパラメータもまた、これらがディスク上の径方向位置の関数となるように、独立変数ｎによってアドレス指定される。このように、例えば、径方向位置に応じて約３５から２９０ナノ秒の間の範囲（ＯＤに近い幅の広いパルス）を生成するようにパルス幅を制御することが可能であり、また同様に、約０から４０９５ｍＶの間の範囲（ＯＤに近いより高い振幅）を生成するようにパルス高を制御することが可能である。パルス幅とパルス高は、独立変数ｎの単純な線形関数である。
【００７４】
以上の説明は、本実施例の動作を示すためのものであるが、発明の範囲を制限するためのものではない。以上の説明から、本技術分野に精通している者には、本発明の主旨と範囲を逸脱しない限り様々な変形が可能であることは明確である。例えば、様々なマスタ書込みコントローラ設定のために用いられるビット数の諸例が示されてはいるが、この数は変化させられるものである。さらに、他種のマスタ書込みコントローラが、曲線サーボセクタパタンの生成にオフセットを与えるために、異なる制御設定を実装してもよい。例えば、トラック番号のみによってアドレス指定されるサーボセクタパタンビットマップのために、マスタ書込みコントローラは、セクタカウンタを省いてもよい。この実施例は、サーボセクタ遅延設定を省く。他の実施例も可能である。本発明の範囲は、以下の特許請求の範囲によってのみ限定されるものとなる。
【図面の簡単な説明】
【図１】  図１は、データ格納システムの例を示す概要図である。
【図２】  図２は、放射状に配列された曲線サーボセクタパタンの概要図である。
【図３】  図３は、放射状に配列された曲線サーボセクタパタンを生成するためのマスター書き込みコントローラの例を示すブロック図である。
【図４】  図４は、放射状に配列されたサーボセクタパタン相互の関係を示す概要図である。
【図５】  図５は、本発明による、曲線サーボセクタパタンを生成するためのマスター書き込みコントローラの例を示すブロック図である。
【図６】  図６は、本発明による、曲線サーボセクタパタンを生成し、線形内挿を組み込むためのマスター書き込みコントローラの例を示すブロック図である。
【図７】  図７は、本発明による、二重レーザー制御パルス生成を有するマスター書き込みコントローラの例を示すブロック図である。
【図８】  図８は、本発明による、マスター書き込み制御設定モジュールの一例を含むコンピュータを示すブロック図である。
【図９】  図９は、本発明による、マスター書き込み制御設定モジュールの例を示すブロック図である。
【図１０】  図１０は、曲線サーボセクタを生成するために用いられる幾何学的な情報を示す概要図である。
【図１１】  図１１は、本発明による、マスター書き込み装置を制御し、曲線サーボセクタを生成するためのパラメータを決定するための方法の一例を示すフローチャートである。
【図１２】  図１２は、本発明により構成された制御設定生成回路の例を示す概要図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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