(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置の製造方法であって、
半導体基板の表面に第１導電型領域及び第２導電型領域を形成する第１工程と、
前記第１導電型領域にＣＭＯＳ・ＦＥＴを構成する第２導電型ＭＯＳ・ＦＥＴとそれとは別のＭＯＳ・ＦＥＴからなる第１スイッチ用トランジスタを形成する第２工程と、
前記第２導電型領域にＣＭＯＳ・ＦＥＴを構成する第１導電型ＭＯＳ・ＦＥＴとそれとは別のＭＯＳ・ＦＥＴからなる第２スイッチ用トランジスタを形成する第３工程と、
前記ＣＭＯＳ・ＦＥＴを構成する前記第２導電型ＭＯＳ・ＦＥＴのソース及び前記第１スイッチ用トランジスタのソースに接続するように第１電源電圧を供給するための第１電源電圧線を形成する第４工程と、
前記ＣＭＯＳ・ＦＥＴを構成する前記第１導電型ＭＯＳ・ＦＥＴのソース及び前記第２スイッチ用トランジスタのソースに接続するように第２電源電圧を供給するための第２電源電圧線を形成する第５工程と、
前記第１スイッチ用トランジスタのドレイン及び前記第１導電型領域に接続するように第１給電用線を形成する第６工程と、
前記第２スイッチ用トランジスタのドレイン及び前記第２導電型領域に接続するように第２給電用線を形成する第７工程と、
前記第１スイッチ用トランジスタのゲート電極に接続するように第１コントロール信号線を形成する第８工程と、
前記第２スイッチ用トランジスタのゲート電極に接続するように第２コントロール信号線を形成する第９工程と、
前記第１電源電圧線に前記第１電源電圧を印加し、また前記第２電源電圧線に前記第２電源電圧を供給する第１０工程と、
前記第１及び第２スイッチ用トランジスタを非導通状態とする制御信号を前記第１及び第２コントロール信号線に供給する第１１工程と、
前記第１及び第２給電用線に所望の電圧を印加することによって、前記第１導電型ＭＯＳ・ＦＥＴ及び前記第２導電型ＭＯＳ・ＦＥＴの閾値電圧を、前記第１及び第２スイッチ用トランジスタが導通状態とされる時の前記第１導電型ＭＯＳ・ＦＥＴ及び前記第２導電型ＭＯＳ・ＦＥＴの閾値電圧より高くする閾値電圧制御工程と、
前記閾値電圧制御工程の後、前記第１導電型ＭＯＳ・ＦＥＴ及び前記第２導電型ＭＯＳ・ＦＥＴの試験を実行する試験工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１において、
前記第１導電型領域はｎ型ウエルであり、
前記第２導電型領域はｐ型ウエルであり、
前記第２電源電圧は前記第１電源電圧よりも小さく、
前記閾値電圧制御工程は、
前記第１給電用線に、前記第１電源電圧線に供給される前記第１電源電圧より高い第３電圧を供給する工程と、
前記第２給電用線に、前記第２電源電圧線に供給される前記第２電源電圧より低い第４電圧を供給する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２において、
前記第３電圧及び前記第４電圧は、前記半導体集積回路装置の外部から前記半導体基板へ供給されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２において、
前記試験工程は、リーク電流試験であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２において、
前記試験工程は、エージング試験であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１において、
前記第１スイッチ用トランジスタのソースは、前記第２導電型ＭＯＳ・ＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域とし、前記第２スイッチ用トランジスタのソースは、前記第１導電型ＭＯＳ・ＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域として形成することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１において、
前記第１スイッチ用トランジスタのドレイン及び前記第１導電型領域に接続するように前記第１給電用線を形成する工程と、前記第２スイッチ用トランジスタのドレイン及び前記第２導電型領域に接続するように前記第２給電用線を形成する工程とを、同一工程により行うことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１において、
前記第１スイッチ用トランジスタのゲート電極に接続するように前記第１コントロール信号線を形成する工程と、
前記第２スイッチ用トランジスタのゲート電極に接続するように前記第２コントロール信号線を形成する工程とを同一工程により行うことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置技術に関し、特に、ＣＭＩＳ（Complimentary Metal Insulator Semiconductor）回路を有する半導体集積回路装置技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、高集積化、高速化および低消費電力化などを行うために種々の検討がなされている。特に、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する半導体集積回路装置においては、素子集積度や動作速度を向上させるために素子や配線の微細化が必要であり、素子寸法のスケーリングが急速に進められている。
【０００３】
ところで、本発明者は、半導体集積回路装置におけるスケーリングについて検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００４】
すなわち、ＬＳＩ（Large Scale Integrated Circuit）などの半導体集積回路装置のスケーリングには、電圧一定のスケーリングと電界一定のスケーリングとの２種類がある。
【０００５】
ＣＭＯＳ・ＦＥＴを構成要素とするＣＭＯＳ型の半導体集積回路装置においては、ゲート酸化膜の信頼性を確保する観点などから主に電界一定のスケーリングが実施されている。この場合、素子特性の安定性を確保する観点などから素子寸法の縮小に比例して電源電圧も低下させる必要がある。
【０００６】
なお、ＣＭＯＳ型の半導体集積回路装置の製造技術に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１６７〜ｐ１９１（非特許文献１参照）に記載されているものがある。
【０００７】
ところで、前述したＣＭＯＳ型の半導体集積回路装置において真にスケーリング則を成立させるためには、しきい値電圧も素子寸法に比例して低くする必要がある。これは、回路動作に寄与する電圧成分が（電源電圧−しきい値電圧）の式で表せるからである。
【０００８】
しかし、しきい値電圧の低下はリーク電流の増大を招くので、半導体集積回路装置のテストに広く実施されているリーク電流試験（Ｉddq テスト）が不可能になると共に、エージング試験に際して、そのリーク電流の増大等による温度上昇が極めて大きくなり熱暴走を引き起こすなどの問題が発生している。
【０００９】
エージング試験に際しての熱暴走のメカニズムを図２９に示す。図２９において横軸は半導体集積回路装置の設定接合温度（接合温度Ｔｊ１）を表し、縦軸は接合温度Ｔｊ１により生じる半導体集積回路装置の総リーク電流に起因した温度上昇分を周囲温度に加えた温度（接合温度Ｔｊ２）である。通常は、接合温度Ｔｊ２と接合温度Ｔｊ１とが等しい温度に安定する。しかし、リーク電流成分が大きくなると、リーク電流に伴う温度上昇が極めて大きくなり熱暴走にいたる。
【００１０】
このような問題を解決するために、ＭＯＳ・ＦＥＴのウエルにバックバイアスをかけることにより、しきい値電圧をコントロールする手法を考えることができる。
【００１１】
しかし、この手法は、実使用状態時（通常動作時）にノイズなどの原因により、ウエルとソース／ドレインとの間に順方向電圧が印加され、ウエル電位が変動する恐れがあり、ラッチアップを引き起こすなどの問題が発生する可能性がある。
【００１２】
また、このようなバックバイアスを用いてリーク電流を低減させる技術は、例えば特開平６−３３４０１０号公報（特許文献１参照）に記載があり、この文献には、論理回路群を構成する低しきい値電圧の電界効果トランジスタの基板ノードを電源線に接続し、また論理回路群に接続された疑似電源線を高しきい値電圧の電界効果トランジスタを介して電源線に接続する構成が開示されている。この技術の場合、半導体集積回路装置の通常動作時には、高しきい値電圧の電界効果トランジスタをオンすることにより、基板ノードを電源線に接続した電界効果トランジスタは低いしきい値電圧で通常の動作を行うことができ、一方、試験期間中には、高しきい値電圧の電界効果トランジスタをオフし、かつ、疑似電源線に試験用電圧を印加することにより、低しきい値電圧の電界効果トランジスタは一時的に高しきい値電圧を有するようにすることができる。
【００１３】
さらに、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールする技術として、例えば特開平８−１７１８３号公報（特許文献２参照）には、ＭＯＳ・ＦＥＴの基板電位を可変にするスイッチ手段を設ける技術がある。この技術の場合は、スイッチング手段がＭＯＳ・ＦＥＴのバックゲートバイアス電位を第１の電位または第２の電位に切り換え、ＭＯＳ・ＦＥＴのしきい値電圧の絶対値を切り換えることにより、スイッチング特性およびサブスレッショルド電流特性を切り換えることができる。
【特許文献１】特開平６−３３４０１０号公報
【特許文献２】特開平８−１７１８３号公報
【非特許文献１】１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説  超ＬＳＩ工学」ｐ１６７〜ｐ１９１
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記特許文献１のような技術においては、高しきい値電圧の電界効果トランジスタを論理回路群と電源との間に直列に介在させるので、回路のインピーダンスが増大する結果、半導体集積回路装置の全体的な動作速度が低下してしまう問題がある。
【００１５】
また、上記特許文献２のような技術においては、ｐチャネル形のＭＯＳ・ＦＥＴのソース−ｎウエル間をｎチャネル形のＭＯＳ・ＦＥＴスイッチを介してショートするため、(1)通常動作時に電源電圧より高い電圧を発生させる必要が生じる、(2)前記(1)の高電圧をＭＯＳ・ＦＥＴに印加するため、当該ＭＯＳ・ＦＥＴのゲート酸化膜を厚くしなければならず素子特性が劣化するなどの問題がある。
【００１６】
本発明の目的は、ラッチアップが防止できるなどの高性能なＣＭＯＳ型の半導体集積回路装置およびその製造技術を提供することにある。
【００１７】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時においては、ラッチアップを防止でき、試験時においてはリーク電流を抑制することのできる技術を提供することにある。
【００１８】
また、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、通常動作時における動作速度の低下を招くことなく、通常動作時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００１９】
さらに、本発明の他の目的は、ＣＭＯＳ型の半導体集積回路装置において、素子特性の劣化を招くことなく、通常時および試験時における信頼性を向上させることのできる技術を提供することにある。
【００２０】
また、本発明の他の目的は、半導体集積回路装置のレイアウト効率を向上させることのできる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
すなわち、本発明の半導体集積回路装置は、ＣＭＯＳＦＥＴに接続されている第１の電源電圧線と第１の電源電圧線よりも小さい電圧が印加されている第２の電源電圧線とは独立に第３の電源電圧線および第４の電源電圧線を有し、第３の電源電圧線により第１導電型ウエルに必要に応じて給電できると共に第４の電源電圧線により第２導電型ウエルに必要に応じて給電できるものである。
【００２４】
また、本発明の半導体集積回路装置は、第１の電源電圧線と第３の電源電圧線との間にＭＯＳＦＥＴからなる第１のスイッチ用トランジスタが接続されており、第２の電源電圧線と第４の電源電圧線との間にＭＯＳＦＥＴからなる第２のスイッチ用トランジスタが接続されており、第１のスイッチ用トランジスタを必要に応じて動作させることにより第１の電源電圧線と第３の電源電圧線とを短絡させることができると共に第２のスイッチ用トランジスタを必要に応じて動作させることにより第２の電源電圧線と第４の電源電圧線とを短絡させることができるものである。
【００２５】
これにより、たとえば半導体集積回路装置の通常動作時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオンし、第１導電型ウエルおよび第２導電型ウエルにそれぞれ第１の電源電圧および第２の電源電圧を供給することにより、第１導電型ＭＯＳ・ＦＥＴおよび第２導電型ＭＯＳ・ＦＥＴの基板電位の変動を抑えることができるので、その変動に起因するラッチアップを防止することが可能となる。
【００２６】
また、たとえば半導体集積回路装置の試験時においては、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタをオフし、第３の電源電圧線および第４の電源電圧線から試験に適した電圧をそれぞれ第１導電型ウエルおよび第２導電型ウエルに供給することにより、リーク電流を低減することができるので、そのリーク電流に起因する熱暴走を抑制することが可能となる。
【００２７】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのソースは、前記第２導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域とし、前記第２のスイッチ用トランジスタのソースは、前記第１導電型ＭＯＳＦＥＴにおけるソースと隣接して配置されていると共に同一の半導体領域として形成するものである。
【００２８】
これにより、第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【００２９】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の表面に第１導電型ウエルおよび第２導電型ウエルを形成する工程と、
前記第１導電型ウエルにＣＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第１のスイッチ用トランジスタを形成する工程と、
前記第２導電型ウエルにＣＭＯＳＦＥＴを構成する第１導電型ＭＯＳＦＥＴとそれとは別のＭＯＳＦＥＴからなる第２のスイッチ用トランジスタを形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第２導電型ＭＯＳＦＥＴのソースに接続するように第１の電源電圧線を形成する工程と、
前記ＣＭＯＳＦＥＴを構成する前記第１導電型ＭＯＳＦＥＴのソースに接続するように第２の電源電圧線を形成する工程と、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するようにウエル給電用線を形成する工程と、
前記第１のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程と、
前記第２のスイッチ用トランジスタのゲート電極に接続するようにコントロール信号線を形成する工程とを有し、
前記第１のスイッチ用トランジスタのドレインおよび前記第１導電型ウエルに接続するように前記ウエル給電用線を形成する工程と、前記第２のスイッチ用トランジスタのドレインおよび前記第２導電型ウエルに接続するように前記ウエル給電用線を形成する工程とは同一工程により行い、
前記第１のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程と、前記第２のスイッチ用トランジスタのゲート電極に接続するように前記コントロール信号線を形成する工程とは同一工程により行うものである。
【００３０】
これにより、第１のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線と、第２のスイッチ用トランジスタ、そのウエル給電用線およびそのコントロール信号線とを同一工程時に形成することにより、製造工程の大幅な増加を招くことなく、第１のスイッチ用トランジスタ、第２のスイッチ用トランジスタ、ウエル給電用線およびコントロール信号線を有する半導体集積回路装置を製造することが可能となる。
【００３１】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを、複数の論理ゲートに対して１組の割合で設けたものである。これにより、個々の論理ゲート毎に第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを設ける場合よりも、全体的なスイッチ用トランジスタの占有面積を縮小することができるので、スイッチ用トランジスタを付加したことに起因するチップサイズの増大や素子集積度の低減を抑えることが可能となる。
【００３２】
また、本発明の半導体集積回路装置は、前記第３の電源電圧線および第４の電源電圧線を導体配線で構成し、前記複数の論理ゲートの各々を配置するための各セル領域毎に、前記第３の電源電圧線用の導体配線と前記第２導電型ウエルとを接続する接続部を設け、かつ、前記第４の電源電圧用の導体配線と前記第１導電型ウエルとを接続する接続部を設けたものである。
【００３３】
これにより、ウエル給電用電圧を各論理ゲートの近傍から供給することができるので、各論理ゲートに対して安定した電位の供給が可能となる。
【００３４】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力の前段に、１本のコントロール信号線におけるコントロール信号を電位の異なる２つのコントロール信号に分けて、その各々のコントロール信号をそれぞれ前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタの入力に伝送するためのスイッチ制御部を設けたものである。これにより、スイッチ用トランジスタのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【００３５】
また、本発明の半導体集積回路装置は、前記第１のスイッチ用トランジスタおよび第２のスイッチ用トランジスタを電源電圧線が配置される空き領域に設けたものである。
【００３６】
これにより、スイッチ用トランジスタを、本来空き領域となっている電源電圧線の配置領域に設けたことにより、半導体チップの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタを設ける場合に比べて面積の増大を抑えることが可能となる。
【発明の効果】
【００３７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３８】
すなわち、第１スイッチ用トランジスタおよび第２スイッチ用トランジスタの占有面積を縮小することができるので、レイアウトの効率を向上させることが可能となる。
【発明を実施するための最良の形態】
【００３９】
本発明をより詳述するために、添付の図面に従ってこれを説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４０】
図１〜図５を用いて、本実施の形態のＣＭＯＳ型の半導体集積回路装置を具体的に説明する。
【００４１】
なお、図１〜図３は、本実施の形態のＣＭＯＳ型の半導体集積回路装置における論理ゲートがインバータである場合において、そのインバータ回路の領域を示すものである。
【００４２】
また、本明細書において、Ｖddなどの符号は、一般的な表示である電圧を示す場合とその電圧が印加されている配線を示す場合の両方に使用している。また、図示において、丸印は各配線の端部に設けられているピンなどの電極を示しており、正方形に×のハッチングを施したものは、異なる配線層を接続しているコンタクト領域であり、スルーホールに埋め込まれているスルーホール用導電層の領域を示している。
【００４３】
また、図１に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略断面図は、図示上および説明の明確さのために、図２に示す本実施の形態のＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図における種々の断面領域を連結した態様のものとしている。
【００４４】
本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｐ型半導体基板１にｎ型ウエル２とｐ型ウエル３とが形成されている。
【００４５】
また、ｐ型半導体基板１の表面には、ｎ型ウエル２とｐ型ウエル３との境界領域などにフィールド絶縁膜４が形成されている。
【００４６】
ｎ型ウエル２には、インバータ回路の構成要素であるｐチャネルＭＯＳ・ＦＥＴのトランジスタＴpと本実施の形態の特徴であるスイッチ用トランジスタＴpsであるｐチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴpsのソース５とインバータ回路用のトランジスタＴpのソース５とは隣接して配置されており同一のｐ型半導体領域となっている。
【００４７】
また、ｐ型ウエル３には、インバータ回路の構成要素であるｎチャネルＭＯＳ・ＦＥＴのトランジスタＴnと本実施の形態の特徴であるスイッチ用トランジスタＴnsであるｎチャネルＭＯＳ・ＦＥＴとが設けられており、スイッチ用トランジスタＴnsのソース１０とインバータ回路用のトランジスタＴnのソース１０とは隣接して配置されており同一のｎ型半導体領域となっている。
【００４８】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴpの高濃度のｐ型半導体領域であるソース５およびドレイン６とスイッチ用トランジスタＴpsの高濃度のｐ型半導体領域であるソース５およびドレイン７とには、それよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Lightly Doped Drain Structure）構造のＭＯＳ・ＦＥＴとなっている。
【００４９】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴnの高濃度のｎ型半導体領域であるソース１０およびドレイン１１とスイッチ用トランジスタＴnsの高濃度のｎ型半導体領域であるソース１０およびドレイン１２とには、それよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとなっている。
【００５０】
また、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００５１】
また、トランジスタＴpのソース５には、例えば５Ｖ程度の電源電圧Ｖddが印加されている第１の電源電圧線Ｖddが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン６には、出力線ＯＵＴが接続されている。
【００５２】
トランジスタＴnのソース１０には、例えば０Ｖ（グランド電圧）の電源電圧Ｖssが印加されている（第１の電源電圧線よりも小さい電位状態の）第２の電源電圧線（ソース線）Ｖssが接続されており、そのゲート電極Ｇには、入力線ＩＮが接続されており、そのドレイン１１には、出力線ＯＵＴが接続されている。
【００５３】
また、スイッチ用トランジスタＴpsをコントロールするためにそのゲート電極Ｇにコントロール信号Ｃwlが印加されているコントロール信号線Ｃwlが接続されている。
【００５４】
また、ｎ型ウエル２には、ｎ型半導体領域１３を介してウエル給電用電圧Ｖwlが印加されているウエル給電用線Ｖwlが接続されており、そのウエル給電用線Ｖwlはスイッチ用トランジスタＴpsのドレイン７に接続されている。
【００５５】
一方、スイッチ用トランジスタＴnsをコントロールするためにそのゲート電極Ｇにはコントロール信号Ｃsuが印加されているコントロール信号線Ｃsuが接続されている。
【００５６】
また、ｐ型ウエル３には、ｐ型半導体領域８を介してウエル給電用電圧Ｖsuが印加されているウエル給電用線Ｖsuが接続されており、そのウエル給電用線Ｖsuはスイッチ用トランジスタＴnsのドレイン１２に接続されている。この場合、ｐ型ウエル３とｐ型半導体基板１とは、同一の導電型であることにより、ウエル給電用線Ｖsuはｐ型半導体基板１の基板給電用線の態様となっている。
【００５７】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置は、ｎ型ウエル２にスイッチ用トランジスタＴpsを新規に設けていると共にｐ型ウエル３にスイッチ用トランジスタＴnsを新規に設けている。
【００５８】
また、スイッチ用トランジスタＴpsをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃwlが新規に接続されていると共に、そのドレイン７にウエル給電用線Ｖwlが新規に接続されている。
【００５９】
また、スイッチ用トランジスタＴnsをコントロールするためにそのゲート電極Ｇにコントロール信号線Ｃsuが新規に接続されていると共に、そのドレイン１２にウエル給電用線Ｖsuが新規に接続されている。
【００６０】
したがって、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖthpおよびｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖthnを制御し所望の値にするために、ウエル給電用線Ｖwlとウエル給電用線Ｖsuを調整することにより行うことができる。
【００６１】
すなわち、ｎ型ウエル２におけるｐチャネルＭＯＳ・ＦＥＴのしきい値電圧の変化分△Ｖthp は、△Ｖthp＝ＫＢＰ｛（Ｖwl−Ｖdd＋2 ΦＦ）1/2−（2ΦＦ）1/2｝の式からウエル給電用線Ｖwlを調整することにより制御することができる。
【００６２】
また、ｐ型ウエル３におけるｎチャネルＭＯＳ・ＦＥＴのしきい値電圧△Ｖthnは、△Ｖthn＝ＫＢＮ｛（Ｖss−Ｖsu＋2ΦＦ）1/2 −（2 ΦＦ）1/2｝の式からウエル給電用線Ｖsuを調整することにより制御することができる。
【００６３】
なお、上式において、ＫＢＰはｐチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ＫＢＮはｎチャネルＭＯＳ・ＦＥＴの基板効果定数であり、ΦＦは半導体のビルトインポテンシャルを示している。
【００６４】
ここで、本実施の形態における半導体集積回路装置のエージング試験などの試験時および通常動作時にウエル給電用線Ｖwl,Ｖsuおよびコントロール信号線Ｃwl,Ｃsuに印加する電圧を図４に示す。なお、図４においてＶＢＢは正の所定の基準電圧を示している。
【００６５】
まず、エージング試験時においては、コントロール信号線Ｃwl,ＣsuにそれぞれＶwl（Ｖdd＋△ＶＢＢ）,Ｖsu（Ｖss−△ＶＢＢ）を印加することにより、スイッチ用トランジスタＴps,Ｔnsをオフする。そして、外部からウエル給電用線Ｖwl,ＶsuにそれぞれＶdd＋△ＶＢＢ,Ｖss−△ＶＢＢを印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となっている。
【００６６】
一方、通常動作時においては、コントロール信号線Ｃwl,Ｃsuにそれぞれ電源電圧Ｖdd,Ｖssを印加することにより、スイッチ用トランジスタＴps,Ｔnsをオンする。これにより、電源電圧線Ｖdd,Ｖssとウエル給電用線Ｖwl,Ｖsuとを電気的に接続してトランジスタＴp,Ｔnの基板電位をそれぞれ電源電圧Ｖdd,Ｖssに設定する。これにより、トランジスタＴp,Ｔnの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【００６７】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置において、ＬＳＩの試験に広く実施されているリーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴpsおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴnsをオフ状態、すなわち非接続状態にするために、スイッチ用トランジスタＴpsをコントロールするためのコントロール信号線Ｃwlと第１の電源電圧Ｖddとを等しくすると共にスイッチ用トランジスタＴnsをコントロールするためのコントロール信号線Ｃsuと第２の電源電圧Ｖssとを等しくする。
【００６８】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験およびエージング試験時には、ｎ型ウエル２に形成されているスイッチ用トランジスタＴpsおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴnsをオフ状態、すなわち非接続状態になっていることにより、ラッチアップなどを防止した状態で、しかもリーク電流を抑制した正常な状態で試験を行うことができる。
【００６９】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験またはエージング試験などの試験時でなく通常の動作時においては、ｎ型ウエル２に形成されているスイッチ用トランジスタＴpsおよびｐ型ウエル３に形成されているスイッチ用トランジスタＴnsをオン状態、すなわち接続状態にすることにより、ラッチアップなどを防止した状態で正常の動作を行うことができる。
【００７０】
さらに、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２およびｐ型ウエル３に必要に応じてバックバイアスを与えることができることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共にラッチアップの発生を防止することができるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７１】
また、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、ｎ型ウエル２とｐ型ウエル３に回路動作上必要な電源系統である電源電圧Ｖddが印加されている第１の電源電圧線Ｖddと電源電圧Ｖssが印加されている第２の電源電圧線Ｖssとは独立の電源系統であるコントロール信号線Ｖwl、ウエル給電用線Ｖwl、コントロール信号線Ｃsuおよびウエル給電用線Ｖsuを備えていることにより、ＭＯＳ・ＦＥＴのしきい値電圧をコントロールすることができると共に、回路動作上必要な電源系統とそれとは独立の電源系統をスイッチ用トランジスタＴpsおよびスイッチ用トランジスタＴnsを介して必要に応じて短絡状態にすることができる。
【００７２】
このように、本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、リーク電流試験時、エージング試験時および通常の動作時において、ラッチアップなどが防止できるので、高性能でしかも高信頼度の半導体集積回路装置とすることができる。
【００７３】
なお、上記したエージング試験の状態を図５に模式的に示す。ＣＭＯＳ型の半導体集積回路装置ＳＩは、エージング用の配線基板ＬＢ上に１または複数個実装された状態でエージング炉Ａ内に装填されている。
【００７４】
電源供給ユニットＰＷＵは、電源電圧Ｖdd,Ｖss、ウエル給電用電圧Ｖwl,Ｖsuおよびウエル給電用のコントロール信号Ｃwl,Ｃsuを半導体集積回路装置ＳＩに対して供給するための構成部である。
【００７５】
パターン発生器ＰＧは、パルス信号を生成するとともに、そのパルス信号を必要に応じて半導体集積回路装置ＳＩに供給することにより、半導体集積回路装置ＳＩの内部回路を活性化させた状態で試験を行うための構成部である。
【００７６】
エージング試験に際しては、半導体集積回路装置ＳＩが収容されたエージング炉Ａ内の温度を所定の温度に設定した後、その状態を一定の時間保持することによって、半導体集積回路装置ＳＩの初期不良のスクリーニングを行うようになっている。
【００７７】
次に、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術を図６〜図９によって説明する。図６〜図９は本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造工程を示す概略断面図である。
【００７８】
まず、図６に示すように、ｐ型半導体基板１を用意し、先行技術を用いて、そのｐ型半導体基板１の表面にイオン注入法によりｎ型ウエル２およびｐ型ウエル３を形成した後、その表面の選択的な領域に例えば酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００７９】
次に、図７に示すように、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴpと本実施の形態の特徴であるスイッチ用トランジスタＴpsであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８０】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴnと本実施の形態の特徴であるスイッチ用トランジスタＴnsであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成する。
【００８１】
この場合、前述した種々のＭＯＳ・ＦＥＴにおけるゲート電極Ｇの下部にはゲート絶縁膜が形成されていると共にゲート電極Ｇの側壁には側壁用絶縁膜が形成されている。
【００８２】
また、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴpの高濃度のｐ型半導体領域であるソース５およびドレイン６をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴpsのソース５とドレイン７それにｎ型ウエル３にｐ型半導体領域８を同時に形成している。
【００８３】
また、トランジスタＴpのソース５とスイッチ用トランジスタＴpsのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【００８４】
また、前述した高濃度のｐ型半導体領域にはそれよりも低濃度のｐ型半導体領域９が形成されており、ＬＤＤ（Ligthly Doped Drain Structure）構造のＭＯＳ・ＦＥＴとして形成している。
【００８５】
一方、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴnの高濃度のｎ型半導体領域であるソース１０およびドレイン１１をイオン注入法により形成する工程と同一工程によりスイッチ用トランジスタＴnsのソース１１とドレイン１２それにｐ型ウエル２にｎ型半導体領域１３を同時に形成している。
【００８６】
また、トランジスタＴnのソース１０とスイッチ用トランジスタＴnsのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【００８７】
また、前述した高濃度のｎ型半導体領域にはそれよりも低濃度のｎ型半導体領域１４が形成されており、ＬＤＤ構造のＭＯＳ・ＦＥＴとして形成している。
【００８８】
次いで、図８に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積して絶縁膜１５を形成する。
【００８９】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１５の選択的な領域にスルーホールを形成する。
【００９０】
その後、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１６を形成する。
【００９１】
次いで、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１６の選択的な領域を取り除くことにより、パターン化された配線層１６を形成する。
【００９２】
続いて、図９に示すように、ｐ型半導体基板１の上に例えば酸化シリコン膜をＣＶＤ法により堆積して絶縁膜１７を形成する。
【００９３】
その後、フォトリソグラフィ技術と選択エッチング技術を用いて、絶縁膜１７の選択的な領域にスルーホールを形成する。
【００９４】
次いで、ｐ型半導体基板１の上に例えばアルミニウム膜をスパッタリング法により堆積して配線層１８を形成する。
【００９５】
続いて、フォトリソグラフィ技術と選択エッチング技術を用いて、配線層１８の選択的な領域を取り除くことにより、パターン化された配線層１８を形成する。
【００９６】
この場合、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖdd、第２の電源電圧線Ｖss、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【００９７】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴpsをコントロールするためのコントロール信号線Ｃwl、スイッチ用トランジスタＴpsのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖwl、スイッチ用トランジスタＴnsをコントロールするためのコントロール信号線Ｃsu、スイッチ用トランジスタＴnsのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖsuが同一工程により形成している。
【００９８】
その後、ｐ型半導体基板１の上に多層配線技術を用いて、多層配線層を形成した後、表面保護膜を形成すること（図示を省略）により、ＣＭＯＳ型の半導体集積回路装置の製造工程を終了する。
【００９９】
なお、前述した製造工程は、ｐ型半導体基板１を使用した態様のものであるが、それとは逆の導電型のｎ型半導体基板を使用して前述した製造工程とは逆の導電型のウエルなどの半導体領域を形成する態様とすることができる。
【０１００】
前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、ｎ型ウエル２にＣＭＯＳ・ＦＥＴを構成するｐチャネルＭＯＳ・ＦＥＴのトランジスタＴpと本実施の形態の特徴であるスイッチ用トランジスタＴpsであるｐチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０１】
また、ｐ型ウエル３にＣＭＯＳ・ＦＥＴを構成するｎチャネルＭＯＳ・ＦＥＴのトランジスタＴnと本実施の形態の特徴であるスイッチ用トランジスタＴnsであるｎチャネルＭＯＳ・ＦＥＴとを同一工程により形成している。
【０１０２】
また、配線層１６および配線層１８により、ＣＭＯＳ・ＦＥＴにおける第１の電源電圧線Ｖdd、第２の電源電圧線Ｖss、入力線ＩＮ、出力線ＯＵＴが同一工程により形成している。
【０１０３】
また、配線層１６および配線層１８により、スイッチ用トランジスタＴpsをコントロールするためのコントロール信号線Ｃwl、スイッチ用トランジスタＴpsのドレインとｎ型ウエル２とに接続されているウエル給電用線Ｖwl、スイッチ用トランジスタＴnsをコントロールするためのコントロール信号線Ｃsu、スイッチ用トランジスタＴnsのドレインとｐ型ウエル３とに接続されているウエル給電用線Ｖsuが同一工程により形成している。
【０１０４】
したがって、本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴpsおよびスイッチ用トランジスタＴnsそれらに接続するコントロール信号線ＣWl、ウエル給電用線Ｖwl、コントロール信号線Ｃsuとウエル給電用線ＶsuをＣＭＯＳ・ＦＥＴとそれに接続する第１の電源電圧線Ｖdd、第２の電源電圧線Ｖss、入力線ＩＮと出力線ＯＵＴを形成する工程と同一工程により形成することができることにより、製造工程を追加することなく容易にそれらを同時に形成することができる。
【０１０５】
また、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術において、トランジスタＴp のソース５とスイッチ用トランジスタＴpsのソース５とは隣接して配置されており同一の高濃度のｐ型半導体領域として形成している。
【０１０６】
また、トランジスタＴn のソース１０とスイッチ用トランジスタＴnsのソース１０とは隣接して配置されており同一の高濃度のｎ型半導体領域として形成している。
【０１０７】
したがって、前述した本実施の形態のＣＭＯＳ型の半導体集積回路装置の製造技術によれば、スイッチ用トランジスタＴpsとスイッチ用トランジスタＴnsを最小面積の領域に形成できることにより、レイアウトの効率を向上させることができる。
【０１０８】
次に、本発明の他の実施の形態を図１０〜図１７によって説明する。この図１０〜図１７は、本発明の他の実施の形態であるＣＭＯＳ型の半導体集積回路装置の論理ゲートの変形例を示す概略レイアウト図および各レイアウト図に対応した回路図である。この図１０〜図１７においては１つの論理ゲートが示されているとともに、その１つ毎に上記したスイッチ用トランジスタＴps,Ｔnsが設けられていることを示している。
【０１０９】
図１０は２入力ＮＡＮＤゲート回路ＮＡ1を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１１はその回路図である。
【０１１０】
この２入力ＮＡＮＤゲート回路ＮＡ1は、互いに並列に接続された２つのトランジスタＴp1,Ｔp2と、互いに直列に接続された２つのトランジスタＴn1,Ｔn2とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。このトランジスタＴp1,Ｔp2は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴn1,Ｔn2は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１１】
トランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp1,Ｔp2のソースと、トランジスタＴn2のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１１２】
図１２は３入力ＮＡＮＤゲート回路ＮＡ2を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１３はその回路図である。
【０１１３】
３入力ＮＡＮＤゲート回路ＮＡ2は、互いに並列に接続された３つのトランジスタＴp1,Ｔp2,Ｔp3と、互いに直列に接続された３つのトランジスタＴn1,Ｔn2,Ｔn3とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。このトランジスタＴp1,Ｔp2,Ｔp3は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴn1,Ｔn2,Ｔn3は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１４】
トランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp3,Ｔn3のゲート電極は電気的に接続され、さらに入力線ＩＮ3に電気的に接続されている。トランジスタＴp1〜Ｔp3のソースと、トランジスタＴn3のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１１５】
図１４は２入力ＮＯＲゲート回路ＮＯ1を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１５はその回路図である。
【０１１６】
この２入力ＮＯＲゲート回路ＮＯ１は、ｎ型ウエル２およびｐ型ウエル３内に、それぞれ２つのトランジスタＴp1,Ｔp2と、２つのトランジスタＴn1,Ｔn2とを有している。
【０１１７】
２入力ＮＯＲゲート回路ＮＯ1は、互いに直列に接続された２つのトランジスタＴp1,Ｔp2と、互いに並列に接続された２つのトランジスタＴn1,Ｔn2とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。このトランジスタＴp1,Ｔp2は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴn1,Ｔn2は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１１８】
このトランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp2のソースと、トランジスタＴn1,Ｔn2のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１１９】
図１６は３入力ＮＯＲゲート回路ＮＯ2を有するＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図であり、図１７はその回路図である。
【０１２０】
この３入力ＮＯＲゲート回路ＮＯ2は、互いに直列に接続された３つのトランジスタＴp1,Ｔp2,Ｔp3と、互いに並列に接続された３つのトランジスタＴn1,Ｔn2,Ｔn3とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。
【０１２１】
このトランジスタＴp1,Ｔp2,Ｔp3は、ｐチャネルＭＯＳ・ＦＥＴからなり、ｎ型ウエル２内に形成されている。また、トランジスタＴn1,Ｔn2,Ｔn3は、ｎチャネルＭＯＳ・ＦＥＴからなり、ｐ型ウエル３内に形成されている。
【０１２２】
このトランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp3,Ｔn3のゲート電極は電気的に接続され、さらに入力線ＩＮ3に電気的に接続されている。トランジスタＴp3のソースと、トランジスタＴn1,Ｔn2,Ｔn3のドレインとは電気的に接続され、さらに出力線ＯＵＴと電気的に接続されている。
【０１２３】
この図１０〜図１７に示すように、前述した実施の形態１のＣＭＯＳ型の半導体集積回路装置と同様にｎ型ウエル２とｐ型ウエル３とにそれぞれＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴps,Ｔnsを配置し、スイッチ用トランジスタＴps,Ｔnsをコントロールするためのコントロール信号線Ｃwl,Ｃsu、ｎ型ウエル２に接続されているウエル給電用線Ｖwlおよびｐ型ウエル３に接続されているウエル給電用線Ｖsuを設けることにより、特に半導体集積回路装置の通常動作に際してラッチアップを防止することができ、高性能でしかも高信頼度の半導体集積回路装置とすることができる。また、半導体集積回路装置の試験に際してリーク電流を抑制することができ、そのリーク電流に起因する熱暴走を抑制することができるので、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１２４】
次に、本発明の他の実施の形態を図１８によって説明する。図１８は、本実施の形態であるＣＭＯＳ型の半導体集積回路装置における半導体チップＳＣ内の電源電圧線およびコントロール信号線の配置を模式的に示した図である。
【０１２５】
図１８に示すように、本実施の形態のＣＭＯＳ型の半導体集積回路装置の配線レイアウトは、各配線を行列状に配置する態様を適用できる。各配線の端部には、ピン１９が形成されており、複数のピン１９を通して回路動作上必要な電源電圧Ｖddと電源電圧Ｖssが入力される構造となっている。
【０１２６】
ウエル給電用線Ｖwlおよびウエル給電用線Ｖsuは半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２７】
また、コントロール信号線Ｃwlおよびコントロール信号線Ｃsuも、半導体チップＳＣにおける特定の１個のピン１９を通して半導体チップＳＣ内の内部回路に入力される構造となっている。
【０１２８】
本実施の形態のＣＭＯＳ型の半導体集積回路装置によれば、通常動作の際には、コントロール信号線Ｃwlとウエル給電用線Ｖwlの電位を電源電圧Ｖddまたは電源電圧Ｖssと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。また、コントロール信号線Ｃsuとウエル給電用線Ｖsuとの電位を電源電圧Ｖddまたは電源電圧Ｖssと等しくするために、試験時などにおいてそれらが入力されるピン１９の間にあらかじめ高抵抗体などを接続することができる。このようにすることによって、通常動作においては、試験時などにおいて使用する高抵抗体などを取り除くことにより、通常の状態、すなわち、各ピン１９の間に何も接続していない状態をもって動作させることができる。すなわち、半導体集積回路装置の試験時においては、上記した高抵抗体を取り除き、ピン１９を通じて外部から所定の信号あるいは電源電圧をコントロール信号線Ｃwl,Ｃsuおよびウエル給電用線Ｖwl,Ｖsuに供給するようにする。一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃwl,Ｃsuとウエル給電用線Ｖwl,Ｖsuとを、それぞれ高抵抗体などを介して電源電圧線Ｖdd,Ｖssと電気的に接続しておき、コントロール信号線Ｃwl,Ｃsuおよびウエル給電用線Ｖwl,Ｖsuを所定の電位に固定する。これにより、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃwl,Ｃsuおよびウエル給電用線Ｖwl,Ｖsuに外部から所定の信号や電圧を供給しなくても、半導体集積回路装置における所望の回路動作を行わせることが可能となっている。
【０１２９】
次に、本発明の他の実施の形態を図１９によって説明する。図１９は半導体チップＳＣの要部平面図を示している。
【０１３０】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図１９の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１３１】
図１９においてはｎ型ウエル２およびｐ型ウエル３の各々が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する半導体領域として電気的にも接続された状態で形成されている。
【０１３２】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１３３】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖdd,Ｖss、ウエル給電用線Ｖwl,Ｖsuおよびコントロール信号線Ｃwl,Ｃsuが配置されている。なお、半導体チップＳＣの主面上には、電源電圧線Ｖdd,Ｖss、ウエル給電用線Ｖwl,Ｖsuおよびコントロール信号線Ｃwl,Ｃsuが格子状に配置されている。図１９にはその格子の基本単位分が示されている。
【０１３４】
電源電圧線Ｖdd1、ウエル給電用線Ｖwl1およびコントロール信号線Ｃwl1は、セル領域ＣＬの長手方向の端部（図１９の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖdd1、ウエル給電用線Ｖwl1およびコントロール信号線Ｃwl1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３５】
電源電圧線Ｖss1、ウエル給電用線Ｖsu1およびコントロール信号線Ｃsu1は、セル領域ＣＬの長手方向の端部（図１９の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖss1、ウエル給電用線Ｖsu1およびコントロール信号線Ｃsu1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１３６】
これら電源電圧線Ｖdd1,Ｖss1、ウエル給電用線Ｖwl1,Ｖsu1およびコントロール信号線Ｃwl1,Ｃsu1は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１３７】
一方、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃwl2は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃwl2は、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2が電源電圧線Ｖdd2,Ｖss2によって挟まれた状態で配置されている。
【０１３８】
これら電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１３９】
第２配線層に配置された電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2は、それぞれ第１配線層に配置された電源電圧線Ｖdd1,Ｖss1、ウエル給電用線Ｖwl1,Ｖsu1およびコントロール信号線Ｃwl1,Ｃsu1との交差点において接続孔ＴＨを通じて電気的に接続されている。
【０１４０】
ところで、本実施の形態においては、以下のような構成になっている。第１に、前記実施の形態と同様にスイッチ用トランジスタＴps,Ｔns（図３等参照）が、１つのセル領域ＣＬ毎、すなわち、１つの論理ゲート毎に１個ずつ配置されている。したがって、前記実施の形態と同じ効果を得ることが可能となっている。
【０１４１】
第２に、上記した第１配線層の電源電圧線Ｖdd1,Ｖss1、ウエル給電用線Ｖwl,Ｖsu1およびコントロール信号線Ｃwl,Ｃsu1の直下に配置されている。すなわち、電源電圧線Ｖdd1,Ｖss1、ウエル給電用線Ｖwl1,Ｖsu1およびコントロール信号線Ｃwl1,Ｃsu1の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴps,Ｔnsを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴps,Ｔnsを設ける場合に比べてセル領域ＣＬの面積を縮小することができるので、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小を推進することが可能となる。
【０１４２】
次に、本発明の他の実施の形態を図２０〜図２５によって説明する。図２０は本実施の形態におけるＣＭＯＳ型の半導体集積回路装置の要部における回路図を示している。
【０１４３】
本実施の形態においては、前記したスイッチ用トランジスタＴps,Ｔnsを、複数の論理ゲートに対して１個設ける構造になっている。図２０には論理ゲートとして、たとえばインバータ回路ＩＮＶ、２入力ＮＡＮＤゲート回路ＮＡおよび２入力ＮＯＲゲート回路ＮＯが示されている。ただし、論理ゲートの種類は、これらに限定されるものではなく種々変更可能である。また、１個のスイッチ用トランジスタが配置される論理ゲート群は、異なる種類の論理ゲートで構成するものに限定されるものではなく、同一種類の論理ゲートで構成するものにも適用できる。
【０１４４】
インバータ回路ＩＮＶは、トランジスタＴp1,Ｔn1が電源電圧線Ｖdd,Ｖssの間に直列に接続されて構成されている。トランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮに電気的に接続されている。
【０１４５】
２入力ＮＡＮＤゲート回路ＮＡは、互いに並列に接続された２つのトランジスタＴp1,Ｔp2と、互いに直列に接続された２つのトランジスタＴn1,Ｔn2とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。トランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp1,Ｔp2のソースと、トランジスタＴn1のドレインとは電気的に接続されている。
【０１４６】
２入力ＮＯＲゲート回路ＮＯは、互いに直列に接続された２つのトランジスタＴp1,Ｔp2と、互いに並列に接続された２つのトランジスタＴn1,Ｔn2とが、電源電圧線Ｖdd,Ｖssの間に電気的に接続されて構成されている。トランジスタＴp1,Ｔn1のゲート電極は電気的に接続され、さらに入力線ＩＮ1に電気的に接続されている。トランジスタＴp2,Ｔn2のゲート電極は電気的に接続され、さらに入力線ＩＮ2に電気的に接続されている。トランジスタＴp2のソースと、トランジスタＴn1,Ｔn2のドレインとは電気的に接続されている。
【０１４７】
これらインバータ回路ＩＮＶ、２入力ＮＡＮＤ回路ＮＡ、２入力ＮＯＲ回路ＮＯのトランジスタＴp1,Ｔp2,Ｔn1,Ｔn2およびスイッチ用トランジスタＴps,Ｔnsの基板電位は、ウエル給電用線Ｖwl,Ｖsuから供給されるようになっている。
【０１４８】
ウエル給電用線Ｖwlと電源電圧線Ｖddとの間には、スイッチ用トランジスタＴpsが電気的に接続されている。また、ウエル給電用線Ｖsuと電源電圧線Ｖssとの間には、スイッチ用トランジスタＴnsが電気的に接続されている。
【０１４９】
すなわち、半導体集積回路装置の試験に際しては、スイッチ用トランジスタＴps,Ｔnsをオフにして、ウエル給電用線Ｖwl,Ｖsuに所定の電位を供給することにより、リーク電流を抑えることができ、そのリーク電流に起因する熱暴走を抑制することができる。これにより、半導体集積回路装置の歩留りおよび信頼性を向上させることが可能となっている。
【０１５０】
また、半導体集積回路装置の通常動作に際しては、スイッチ用トランジスタＴps,Ｔnsをオンにして、ウエル給電用線Ｖwl,Ｖsuにそれぞれ電源電圧Ｖdd,Ｖssを供給することにより、ラッチアップを防止することができるので、半導体集積回路装置の動作信頼性を確保することが可能となっている。
【０１５１】
次に、図２０に示した回路のレイアウト例を図２１および図２２に示す。
【０１５２】
図２１は、ウエル給電用線Ｖwl,Ｖsuを、ｎ型ウエル２およびｐ型ウエル３で構成した場合を示している。すなわち、ウエル給電用電圧Ｖwl,Ｖsuを、それぞれｎ型ウエル２およびｐ型ウエル３を通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５３】
また、図２２は、ウエル給電用線Ｖwl,Ｖsuを配線Ｌで構成した場合を示している。すなわち、ウエル給電用電圧Ｖwl,Ｖsuを配線Ｌを通じて複数の論理ゲートのウエルに供給する構造を示している。
【０１５４】
この配線Ｌは、各論理ゲートのセル領域ＣＬ内におけるｎ型ウエル２およびｐ型ウエル３に接続孔ＴＨを通じて電気的に接続されている。すなわち、ウエル給電用電圧Ｖwl,Ｖsuを、各論理ゲートの近傍から供給することが可能となっている。したがって、図２２の構造においては、各論理ゲートに対して図２１の構造よりも安定した状態でウエル給電用電圧Ｖwl,Ｖsuを供給することが可能となっている。
【０１５５】
次に、図２２の構造を採用した場合における半導体チップの要部平面図を図２３に示す。また、そのXXIV−XXIV線およびXXV−XXV線の断面図を図２４および図２５に示す。
【０１５６】
半導体チップＳＣには、ｎ型ウエル２およびｐ型ウエル３が、図２３の横方向に沿って、すなわち、セル領域ＣＬの配列方向に沿って延在した状態で形成されている。
【０１５７】
図２３においてはｎ型ウエル２およびｐ型ウエル３が複数個に分割されているように示されているが、これは１個のセル領域ＣＬの区切りを示すもので、ｎ型ウエル２およびｐ型ウエル３のそれぞれは複数個に分割されているわけではなく一体的に、すなわち、所定の不純物分布が連続する１つの半導体領域として電気的にも接続された状態で形成されている。
【０１５８】
このセル領域ＣＬは、基本単位の論理ゲートを形成するのに必要な一まとまりの素子が配置される領域であり、その範囲は、ｎ型ウエル２およびｐ型ウエル３の両方を含むように設定されている。
【０１５９】
また、半導体チップＳＣの主面上には、上述のセル領域ＣＬの一群を取り囲むように、電源電圧線Ｖdd,Ｖssおよびウエル給電用線Ｖwl,Ｖsuが配置されている。ただし、コントロール信号線Ｃwl,Ｃsuは、図２３の縦方向、すなわち、セル領域ＣＬの配列方向に対して直交する方向に延在するもののみが配置されている。これは、本実施の形態においては、後述するように、スイッチ用トランジスタＴps,Ｔns（図２０等参照）が、セル領域ＣＬの配列方向に対して直交する方向に延在する電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2の直下に形成されているので、コントロール信号線Ｃwl2,Ｃsu2を図２３の横方向、すなわち、セル領域ＣＬの配列方向に延在させて配置する必要がないからである。このため、本実施の形態においては、図２３の縦方向の寸法、すなわち、セル領域ＣＬの長手方向における寸法を縮小することが可能となっている。
【０１６０】
なお、半導体チップＳＣの主面上には、電源電圧線Ｖdd,Ｖssおよびウエル給電用線Ｖwl,Ｖsuが格子状に配置されている。図２３にはその格子の基本単位分が示されている。
【０１６１】
電源電圧線Ｖdd1およびウエル給電用線Ｖwl1は、セル領域ＣＬの長手方向の端部（図２３の上方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖdd1およびウエル給電用線Ｖwl1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６２】
電源電圧線Ｖss1およびウエル給電用線Ｖsu1は、セル領域ＣＬの長手方向の端部（図２３の下方）近傍側において、各セル領域ＣＬを横切るように、セル領域ＣＬの配列方向に沿って延在した状態で配置されている。なお、電源電圧線Ｖｓｓ1およびウエル給電用線Ｖsu1は、セル領域ＣＬの中心から外周に向かう方向に沿って順に配置されている。
【０１６３】
これら電源電圧線Ｖdd1,Ｖss1およびウエル給電用線Ｖwl1,Ｖsu1は、たとえばアルミニウムまたはアルミニウム合金からなり、第１配線層に形成されている。
【０１６４】
電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃwl2は、セル領域ＣＬの配列方向に対して直交するように延在した状態で配置されている。なお、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃwl2は、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃwl2が電源電圧線Ｖdd2,Ｖss2によって挟まれた状態で配置されている。
【０１６５】
これら電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2は、たとえばアルミニウムまたはアルミニウム合金からなり、第２配線層に形成されている。
【０１６６】
第２配線層に配置された電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2は、それぞれ第１配線層に配置された電源電圧線Ｖdd1,Ｖss１、ウエル給電用線Ｖwl1,Ｖsu1およびコントロール信号線Ｃwl,Ｃsu1との交差点の接続孔ＴＨを通じて電気的に接続されている。
【０１６７】
このように、本実施の形態においては、上記したスイッチ用トランジスタＴps,Ｔnsが、複数のセル領域ＣＬ、すなわち、複数の論理ゲート毎に１組の割合で配置されているとともに、上記した電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖw2,Ｖsu2およびコントロール信号線Ｃw2,Ｃsu2の直下に配置されている。すなわち、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2の直下は、通常、半導体集積回路装置を構成する素子が配置されない空き領域になっているが、その空き領域にスイッチ用トランジスタＴps,Ｔnsを設けることにより半導体チップＳＣの主面を有効に使用することが可能となる。その結果、その空き領域以外の領域にスイッチ用トランジスタＴps,Ｔnsを設ける場合に比べて面積の増大を抑えることが可能となっている。また、上記したようにセル領域ＣＬの長手方向の寸法を縮小することができる。このため、素子集積度の向上や半導体チップＳＣの全体的な面積の縮小をさらに推進することが可能となる。
【０１６８】
図２４にはｐチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴpの断面図が示されている。スイッチ用トランジスタＴpは、ｎ型ウエル２においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｐｌ、ゲート絶縁膜２０ｐｉおよびゲート電極Ｇを有している。
【０１６９】
半導体領域２０ｐｌは、低濃度領域２０ｐｌ1と高濃度領域２０ｐｌ2とを有している。低濃度領域２０ｐｌ1および高濃度領域２０ｐｌ2は、たとえばｐ型不純物のホウ素が含有されてなり、高濃度領域２０ｐｌ2の方が低濃度領域２０ｐｌ1よりも不純物濃度が高く設定されている。
【０１７０】
ゲート絶縁膜２０ｐｉは、たとえば二酸化シリコン（ＳｉＯ２）からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７１】
図２４にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７２】
このスイッチ用トランジスタＴpは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖdd1が形成されている。この電源電圧線Ｖdd1は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７３】
図２５にはｎチャネルＭＯＳ・ＦＥＴからなるスイッチ用トランジスタＴnの断面図が示されている。スイッチ用トランジスタＴnは、ｐ型ウエル３においてフィールド絶縁膜４に囲まれた活性領域に形成されており、半導体領域２０ｎｌ、ゲート絶縁膜２０ｎｉおよびゲート電極Ｇを有している。
【０１７４】
半導体領域２０ｎｌは、低濃度領域２０ｎｌ1と高濃度領域２０ｎｌ2とを有している。低濃度領域２０ｎｌ1および高濃度領域２０ｎｌ2は、たとえばｎ型不純物のリンまたはヒ素（Ａｓ）が含有されてなり、高濃度領域２０ｎｌ2の方が低濃度領域２０ｎｌ1よりも不純物濃度が高く設定されている。
【０１７５】
ゲート絶縁膜２０ｎｉは、たとえばＳｉＯ２からなり、ゲート電極Ｇは、たとえば低抵抗ポリシリコンの単層膜または低抵抗ポリシリコン上にタングステンシリサイド等のようなシリサイドを堆積した積層膜からなる。
【０１７６】
図２５にはゲート電極Ｇが複数分割されて示されているが、実際にはこれらのゲート電極Ｇは互いに電気的に接続されている。ゲート電極Ｇの側面には、たとえばＳｉＯ２などからなる側壁絶縁膜２１が形成されている。
【０１７７】
このスイッチ用トランジスタＴnは、層間絶縁膜２２ａによって被覆されている。この層間絶縁膜２２ａは、たとえばＳｉＯ２などからなり、その上には、第１層配線層の電源電圧線Ｖss1が形成されている。この電源電圧線Ｖss1は、層間絶縁膜２２ｂによって被覆されている。この層間絶縁膜２２ｂは、たとえばＳｉＯ２などからなり、その上には、電源電圧線Ｖdd2,Ｖss2、ウエル給電用線Ｖwl2,Ｖsu2およびコントロール信号線Ｃwl2,Ｃsu2が形成されている。なお、この上層には層間絶縁膜を介して第３層配線が形成され、さらに、その第３層配線は表面保護膜によって被覆されている。
【０１７８】
このように、本実施の形態によれば、図１等で説明した前記実施の形態で得られる効果の他に以下の効果を得ることが可能となっている。
(1).複数の論理ゲートに対して１組のスイッチ用トランジスタＴps,Ｔnsを配置することにより、半導体チップＳＣ内における全体的なスイッチ用トランジスタＴps,Ｔnsの占有面積を縮小することが可能となる。
(2).スイッチ用トランジスタＴps,Ｔnsを電源電圧線Ｖdd2,Ｖss2等の配線配置領域の直下に設けたことにより、半導体チップＳＣの主面を有効に使用することができ、その配線配置領域以外の領域にスイッチ用トランジスタＴps,Ｔnsを設ける場合に比べて面積の増大を抑えることが可能となる。
(3).スイッチ用トランジスタＴps,Ｔnsを電源電圧線Ｖdd2,Ｖss2等の配線配置領域の直下に設けたことにより、セル領域ＣＬの配列方向に延びるコントロール信号線Ｃwl,Ｃsuを設ける必要がなくなるので、その分、セル領域ＣＬの長手方向の面積を縮小することが可能となる。
(4).上記(1)〜(3)により、スイッチ用トランジスタＴps,Ｔnsを付加したことに起因するチップサイズの増大を抑えることが可能となる。
(5).上記(1)〜(3)により、スイッチ用トランジスタＴps,Ｔnsを付加したことに起因する集積回路素子の集積度の低減を抑えることが可能となる。
【０１７９】
次に、本発明の他の実施の形態を図２６によって説明する。図２６は本発明の実施の形態である半導体集積回路装置の要部回路図を示している。
【０１８０】
本実施の形態は、図２０などで説明した前記実施の形態とほぼ同じ構造となっている。異なるのは、スイッチ用トランジスタＴps,Ｔnsの前段に、スイッチ用トランジスタＴps,Ｔnsの動作を制御するスイッチ制御部ＳＴＣを設けていることである。
【０１８１】
本実施の形態においては、このスイッチ制御部ＳＴＣを設けたことにより、スイッチ用トランジスタＴps,Ｔnsのオン・オフを制御するコントロール信号用の配線を１本にすることが可能となっている。これは、コントロール信号線Ｃwl,Ｃsuが、一方が高電位（High）の際、他方が低電位（Low）となるのを考慮した構造であり、以下のような構成となっている。
【０１８２】
スイッチ制御部ＳＴＣは、トランジスタＴpｃ1,Ｔpｃ2,Ｔnｃ1,Ｔnｃ2と、インバータ回路ＩＮＶｃとを有している。トランジスタＴpｃ1,Ｔpｃ2は、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴnｃ1,Ｔｃ2は、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１８３】
コントロール信号線Ｃは、インバータ回路ＩＮＶｃを介してトランジスタＴpｃ1,Ｔnｃ1のゲート電極に電気的に接続されているとともに、インバータ回路ＩＮＶｃを介さないでトランジスタＴpｃ2,Ｔnｃ2のゲート電極に電気的に接続されている。すなわち、本実施の形態においては、コントロール信号線Ｃを２つの配線経路に分けるとともに、その一方の配線経路はインバータ回路ＩＮＶｃを介して後段の回路と電気的に接続し、その他方の配線経路はインバータ回路ＩＮＶｃを介さずに後段の回路と電気的に接続する構成となっている。これにより、１つのコントロール信号から電位の異なる２つのコントロール信号を生成し、その電位の異なる２つの信号を、それぞれコントロール信号Ｃwl,Ｃsuとしてスイッチ用トランジスタＴps,Ｔnsに伝送する構成になっている。
【０１８４】
トランジスタＴpｃ1,Ｔnｃ1の一方の半導体領域は、スイッチ用トランジスタＴpsのゲート電極に電気的に接続されている。また、トランジスタＴpｃ1の他方の半導体領域は、ウエル給電用線Ｖwlと電気的に接続され、トランジスタＴnｃ1の他方の半導体領域は、ウエル給電用線Ｖsuと電気的に接続されている。
【０１８５】
一方、トランジスタＴpｃ2,Ｔnｃ2の一方の半導体領域は、スイッチ用トランジスタＴnsのゲート電極に電気的に接続されている。また、トランジスタＴpｃ2の他方の半導体領域はウエル給電用線Ｖwlと電気的に接続され、トランジスタＴnｃ2の他方の半導体領域はウエル給電用線Ｖsuと電気的に接続されている。
【０１８６】
このように、本実施の形態によれば、図２０などを用いて説明した前記実施の形態で得られた効果の他に以下の効果を得ることが可能となる。すなわち、スイッチ用トランジスタＴps,Ｔnsのオン・オフを制御するためのコントロール信号線を１本にすることが可能となる。
【０１８７】
次に、本発明の他の実施の形態を図２７および図２８によって説明する。本実施の形態においては、本発明を、たとえばデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵されるＳＲＡＭ（Static Random Access Memory）などに適用した場合について説明する。
【０１８８】
図２７はＳＲＡＭを有する半導体チップＳＣの平面図である。半導体チップＳＣの中央および一方の長辺近傍（図２７の下方側の長辺）には、周辺回路領域Ｐ1,Ｐ2が配置されている。
【０１８９】
その中央の周辺回路領域Ｐ1には、たとえばデコーダ回路などのような周辺回路が形成されている。また、その長辺近傍の周辺回路領域Ｐ2には、たとえばセンスアンプ回路や書き込み回路などのような周辺回路が形成されている。
【０１９０】
この周辺回路領域Ｐ1,Ｐ2においても前記実施の形態と同様に前記スイッチ用トランジスタＴps,Ｔns（図３、図２０等参照）が配置されている。その配置の仕方は、１つの論理ゲート毎に１個のスイッチ用トランジスタを配置しても良いし、複数の論理ゲート毎に１個のスイッチ用トランジスタを配置しても良い。したがって、半導体集積回路装置の周辺回路においても前記実施の形態で得られた効果が得られるようになっている。
【０１９１】
また、半導体チップＳＣにおいて、中央の周辺回路領域Ｐ1の両側にはメモリセルアレイＭ1,Ｍ2が配置されている。このメモリセルアレイＭ1,Ｍ2には、後述する複数のメモリセルが図２７の縦横方向に規則的に配置されている。
【０１９２】
本実施の形態においては、メモリセルアレイＭ1,Ｍ2内にも前記スイッチ用トランジスタが配置されている。このスイッチ用トランジスタは、メモリセルアレイＭ1,Ｍ2内において規則的に並んで配置されている複数個の黒塗りの四角形によって示されている。
【０１９３】
ただし、このスイッチ用トランジスタは、各メモリセルアレイＭ1,Ｍ2内に複数個設けることに限定されるものではなく、各メモリセルアレイＭ1,Ｍ2に１個ずつ設けるようにしても良い。
【０１９４】
また、スイッチ用トランジスタの配置の仕方は図２７の縦横方向に配置する仕方に限定されるものではなく、たとえば図２７の縦方向または横方向のみに並べて配置するようにしても良い。
【０１９５】
図２８は、このＳＲＡＭのメモリセルＭＣを示している。メモリセルＭＣは、たとえばＣＭＯＳ構造の２段のインバータを交差させて接続して得られるフリップフロップ回路を基本として構成されており、ワード線ＷＬとビット線ＢＬとの交差点近傍に配置されている。
【０１９６】
各インバータは、トランジスタＴpｍ,Ｔnｍからなり、一方のインバータの入力および出力は、それぞれ他方のインバータの出力および入力に電気的に接続され構成されている。なお、トランジスタＴpｍは、ｐチャネルＭＯＳ・ＦＥＴからなり、トランジスタＴnｍは、ｎチャネルＭＯＳ・ＦＥＴからなる。
【０１９７】
このメモリセルＭＣは、トランジスタＴnｍsを介してビット線ＢＬと電気的に接続されている。このトランジスタＴnｍsは、たとえばｎチャネルＭＯＳ・ＦＥＴからなり、そのゲート電極はワード線ＷＬと電気的に接続されている。なお、このようなメモリセルＭＣがメモリセルアレイに複数個規則的に配置されている。
【０１９８】
ところで、本実施の形態においては、メモリセルＭＣにおけるトランジスタＴpｍ,Ｔnｍの基板電位およびトランジスタＴnｍsの基板電位をメモリセルＭＣの外部からコントロールすることが可能な構造となっている。すなわち、以下のような構成になっている。
【０１９９】
メモリセルアレイＭ1,Ｍ2（図２７参照）には、ワード線ＷＬに平行に延在するウエル給電用線Ｖwl,ＶsuがメモリセルＭＣを挟み込むように形成されている。このウエル給電用線Ｖwl,Ｖsuは、メモリセルＭＣのトランジスタＴpｍ,ＴnｍおよびトランジスタＴnｍsのウエルと電気的に接続されているとともに、それぞれスイッチ用トランジスタＴps,Ｔnsを介して電源電圧線Ｖdd,Ｖssと電気的に接続されている。
【０２００】
本実施の形態においては、このスイッチ用トランジスタＴps,Ｔnsが複数のメモリセルＭＣに対して１個の割合で配置されている。これにより、スイッチ用トランジスタＴps,ＴnsをメモリセルアレイＭ1,Ｍ2に設けたことによるチップサイズの大幅な増大を防ぐことが可能となっている。なお、ウエル給電用線Ｖwl,Ｖsuと各トランジスタＴpｍ,Ｔnｍ,トランジスタＴnｍsのウエルとの接続の仕方は、図２１または図２２で示したように、ウエルを通じて行っても良いし、配線を通じて行っても良い。
【０２０１】
このような本実施の形態においては、半導体集積回路装置の試験において、メモリセルアレイＭ1,Ｍ2におけるスイッチ用トランジスタＴps,Ｔnsをオフし、ウエル給電用線Ｖwl,Ｖsuから各トランジスタＴpｍ,Ｔnｍ,トランジスタＴnｍsの基板電位に所定の電圧を印加する。これにより、エージング試験時におけるリーク電流の問題を回避することができ、そのリーク電流に起因する熱暴走の問題も回避することが可能となる。
【０２０２】
一方、半導体集積回路装置の通常動作時においては、コントロール信号線Ｃwl,Ｃsuにそれぞれ電源電圧Ｖdd,Ｖssを印加することにより、スイッチ用トランジスタＴps,Ｔnsをオンする。これにより、電源電圧線Ｖdd,Ｖssとウエル給電用線Ｖwl,Ｖsuとを電気的に接続してトランジスタＴp,Ｔnの基板電位をそれぞれ電源電圧Ｖdd,Ｖssに設定する。これにより、トランジスタＴpｍ,Ｔnｍ,Ｔnｍsの基板電位の変動を抑えることができるので、その基板電位の変動に起因するラッチアップを防止することができ、半導体集積回路装置の動作信頼性を確保することが可能となる。
【０２０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２０４】
たとえば、半導体基板は、絶縁層上に素子形成用の薄い半導体層を設ける、いわゆるＳＯＩ（Silicon on Insulator）構造の半導体基板などを使用することができ、ＣＭＯＳ・ＦＥＴを形成する領域の外部にＭＯＳ・ＦＥＴまたはバイポーラトランジスタなどの種々の半導体素子を組み合わせた態様の回路を有する半導体集積回路装置およびその製造技術とすることができる。
【０２０５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理ゲート回路または半導体メモリ回路単体の半導体集積回路装置技術に適用した場合について説明したが、それに限定されるものではなく、たとえばワンチップマイコン等のような同一半導体基板上に論理ゲート回路および半導体メモリ回路を有する半導体集積回路装置技術等に適用できる。本発明は、少なくともＣＭＩＳ（Complimentary Metal Insulator Semiconductor）構造を有する半導体集積回路装置条件のものに適用できる。本発明の半導体集積回路装置は、移動体電子機器やビデオカメラなどのようは小形電子機器またはデスクトップ型やラップトップ型のパーソナルコンピュータなどのような計算機に内蔵される半導体集積回路装置に用いて好適なものである。
【産業上の利用可能性】
【０２０６】
本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【０２０７】
【図１】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略レイアウト図である。
【図３】本発明の一実施の形態であるＣＭＯＳ型の半導体集積回路装置を示す概略回路図である。
【図４】図１の半導体集積回路装置の通常動作時および試験時におけるウエル給電用線およびコントロール信号線に印加される電位を示すグラフ図である。
【図５】エージング試験を説明するためのエージング試験装置の説明図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１１】図１０の論理ゲートの回路図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１３】図１２の論理ゲートの回路図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１５】図１４の論理ゲートの回路図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置を示す概略レイアウト図である。
【図１７】図１６の論理ゲートの回路図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の半導体チップを模式的に示した説明図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置における半導体チップの要部平面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２１】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２２】図２０の半導体集積回路装置のレイアウトの一例を示したレイアウト図である。
【図２３】図２０の半導体集積回路装置における半導体チップの要部平面図である。
【図２４】図２３のXXIV−XXIV線の断面図である。
【図２５】図２３のXXV−XXV線の断面図である。
【図２６】本発明の他の実施の形態である半導体集積回路装置の要部回路図である。
【図２７】本発明の他の実施の形態である半導体集積回路装置における半導体チップの平面図である。
【図２８】図２７の半導体集積回路装置のメモリセルにおける回路図である。
【図２９】エージング試験に際しての熱暴走のメカニズムを説明するためのグラフ図である。
【符号の説明】
【０２０８】
１  ｐ型半導体基板
２  ｎ型ウエル
３  ｐ型ウエル
４  フィールド絶縁膜
５  ソース
６  ドレイン
７  ドレイン
８  ｐ型半導体領域
９  ｐ型半導体領域
１０  ソース
１１  ドレイン
１２  ドレイン
１３  ｎ型半導体領域
１４  ｎ型半導体領域
１５  絶縁膜
１６  配線層
１７  絶縁膜
１８  配線層
１９  ピン
２０ｐｌ  半導体領域
２０ｐｌ1  低濃度領域
２０ｐｌ2  高濃度領域
２０ｐｉ  ゲート絶縁膜
２０ｎｌ  半導体領域
２０ｎｌ1  低濃度領域
２０ｎｌ2  高濃度領域
２０ｎｉ  ゲート絶縁膜
２１  側壁絶縁膜
２２ａ，２２ｂ  層間絶縁膜
Ｔp  トランジスタ
Ｔp1，Ｔp2，Ｔp3  トランジスタ
Ｔps  スイッチ用トランジスタ
Ｔn  トランジスタ
Ｔn1,Ｔn2，Ｔn3  トランジスタ
Ｔns  スイッチ用トランジスタ
Ｇ  ゲート電極
ＩＮ，ＩＮ1，ＩＮ2，ＩＮ3  入力線
ＯＵＴ  出力線
ＳＩ  半導体集積回路装置
ＬＢ  配線基板
Ａ  エージング炉
ＰＷＵ  電源供給ユニット
ＰＧ  パターン発生器
ＮＡ，ＮＡ1  ２入力ＮＡＮＤゲート回路
ＮＡ2  ３入力ＮＡＮＤゲート回路
ＮＯ，ＮＯ1  ２入力ＮＯＲゲート回路
ＮＯ2  ３入力ＮＯＲゲート回路
ＳＣ  半導体チップ
ＣＬ  セル領域
ＩＮＶ  インバータ回路
ＴＨ  接続孔
ＳＴＣ  スイッチ制御部
Ｔpｃ1,Ｔpｃ2,Ｔnｃ1,Ｔnｃ2  トランジスタ
ＩＮＶｃ  インバータ回路
Ｐ1,Ｐ2  周辺回路領域
Ｍ1,Ｍ2  メモリセルアレイ
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ  ビット線
Ｔpｍ,Ｔnｍ  トランジスタ
Ｔnｍs  トランジスタ
Ｖdd，Ｖdd1，Ｖdd2  電源電圧（電源電圧線）
Ｖss，Ｖss1，Ｖss2  電源電圧（電源電圧線）
Ｃwl，Ｃwl1，Ｃwl2  コントロール信号（コントロール信号線）
Ｖwl，Ｖwl1，Ｖwl2  ウエル給電用電圧（ウエル給電用線）
Ｃsu，Ｃsu1，Ｃsu2  コントロール信号（コントロール信号線）
Ｖsu，Ｖsu1，Ｖsu2  ウエル給電用電圧（ウエル給電用線）
Ｌ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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