(57)【特許請求の範囲】
【請求項１】
被写体からの入射光をそれぞれ光電変換する複数の単位画素を規則的に配列した画素領域と、前記複数の単位画素を駆動し、かつ、各単位画素から出力される信号を処理する駆動回路とを有する固体撮像装置において、
前記画素領域と前記駆動回路は異なる基板内に作成され、前記画素領域が作成された基板を貫通する配線により、前記画素領域と前記駆動回路とを接続し、かつ、前記画素領域内の前記複数の単位画素の電極と接続し、
前記画素領域には、
基板上において横方向に第１のピッチで、縦方向に第２のピッチでそれぞれ一定の間隔で並ぶ複数の前記光電変換領域の列と、
前記基板上において横方向及び縦方向共に異なる間隔で並ぶ複数の前記信号出力手段の列と、
複数の前記信号出力手段の列の空きスペースに配置された、前記基板を貫通する配線と  が配置されていることを特徴とする固体撮像装置。
【請求項２】
前記画素領域に配列されている前記複数の単位画素の各々は、
リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、
光を電荷に変換して蓄積する光電変換領域と、
前記光電変換領域に蓄積された前記電荷を前記信号出力手段へ転送する電荷転送手段と
を有することを特徴とする請求項１記載の固体撮像装置。
【請求項３】
被写体からの入射光をそれぞれ光電変換する複数の単位画素を規則的に配列した画素領域と、前記複数の単位画素を駆動し、かつ、各単位画素から出力される信号を処理する駆動回路とを有する固体撮像装置において、
前記画素領域と前記駆動回路は異なる基板内に作成され、前記画素領域が作成された基板を貫通する配線により、前記画素領域と前記駆動回路とを接続し、かつ、前記画素領域内の前記複数の単位画素の電極と接続し、
前記画素領域には、
リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、
光を電荷に変換して蓄積する複数の光電変換領域と、
複数の前記光電変換領域に蓄積された前記電荷を、共通する一つの前記信号出力手段へ別々に転送する複数の電荷転送手段と
からなり、複数の前記光電変換領域及び複数の前記電荷転送手段が、共通の一つの前記信号出力手段を中心にして対称に配置された構造のブロックを単位として、２次元的に複数の前記ブロックが配置されると共に、複数の前記ブロックのそれぞれの境界には、前記画素領域が作成された基板を貫通する接続手段を配置したことを特徴とする固体撮像装置。
【請求項４】
前記信号出力手段は、第１導電型の基板部上に形成された第２導電型のウェル領域上に絶縁膜を介して設けられた前記リング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記第２導電型のウェル領域内に設けられた第２導電型のソース領域と、前記第２導電型のソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記第２導電型のウェル領域内に設けられた第１導電型のソース近傍領域とからなる信号出力用トランジスタであり、
前記電荷転送手段は、前記第２導電型のウェル領域内に設けられた第１導電型である前記光電変換領域に蓄積された前記電荷を、同じ画素内の対応する前記第１導電型のソース近傍領域へ全画素一斉に転送する手段であることを特徴とする請求項２又は３記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特に画素にリング状のゲート電極を持つ増幅素子を備えた固体撮像装置の構成に関する。
【背景技術】
【０００２】
固体撮像装置は、大別するとＣＣＤ（Charge Coupled Device：電荷転送素子）とＣＭＯＳ（Complementary MOS）センサの２種類に分けられる。
【０００３】
ＣＣＤは、画素内のフォトダイオードで光電変換して得られた電荷を垂直電荷転送路、水平電荷転送路を通して読出し部に転送し、そこで電圧に変換して出力信号を得る構造である。全画素で光電変換された電荷を単一の読出し部で電圧に変換するため、ＣＣＤは画素間の信号ばらつきが少なく、低雑音であるという特長を有する。また、フォトダイオードで光電変換された電荷を、全画素で同時に垂直電荷転送路に移してから順次転送して信号読出しを行えるので、いわゆるグローバルシャッタ（一括シャッタ）動作が容易に実現できる。一方、ＣＣＤは、電荷の転送に数種類の高い電圧が必要で消費電力が大きくなり、また画素数が多くなると電荷の転送、特に水平電荷転送に時間がかかり高速で動作できないなどの不具合がある。
【０００４】
それに対して、ＣＭＯＳセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧または電流信号に変換し、その信号を画素内に設けた増幅用トランジスタで増幅してから画素外に出力する構造をとる。マトリクス状に並べた画素部をスイッチで切り替えて信号を読み出すので、ＣＭＯＳセンサの動作速度は速く、また、画素部と周辺駆動回路をＣＭＯＳで構成するため、ＣＭＯＳセンサは低電圧で駆動できて低消費電力となり、さらに、ＡＤコンバータなどの信号処理回路も同一チップに搭載できる等々の特長を持っている。
【０００５】
一方で、ＣＭＯＳセンサは、画素内に設けた個別の増幅用トランジスタで信号を増幅するため画素間の信号ばらつきが大きく、ＣＣＤに比べて雑音特性が不利になる。また、ＣＣＤで容易に実現できるグローバルシャッタ動作をしようとすると、ＣＭＯＳセンサでは１画素あたりのトランジスタ数を４〜５個に増やす必要があり、チップ面積が大きくなってコスト高となる。このため、一般用途のＣＭＯＳセンサでは画面走査線の１ライン毎に信号を読み出す、いわゆるラインシャッタ（ローリングシャツタ）動作が基本となっている。
【０００６】
ここで、固体撮像装置によって撮影した画像とシャッタ動作の関係について説明する。動きの速い被写体をラインシャッタ動作の撮像装置（ＣＭＯＳセンサ）で撮ると画像が歪む。例えば、画面の上端から１ラインずつ読み出す方式のＣＭＯＳセンサで、図１０（Ａ）に示すような、上下に動く円形のボール１００を撮ると、ボール１００が上に動く場合は、その撮像画像は同図（Ｂ）に１０１で示すように水平方向に扁平な画像になり、ボール１００が下に動く場合は、その撮像画像は同図（Ｃ）に１０２で示すように縦長の楕円状に伸びる。この現象は、撮影した画像を静止画として読み出す場合に特に目立つ不具合である。
【０００７】
そのため、ラインシャッタ動作のセンサを動画・静止画撮影カメラに応用するときは、メカニカルシャッタを併用してフォトダイオードの受光時間を全画素同一にすることが行われるが、メカニカルシャッタを入れることにより光学系が大きくなり、コストが上がるなどの問題がある。
【０００８】
そこで、ＣＭＯＳセンサのラインシャッタ動作を高速化して動画歪みを改善した固体撮像装置が従来から知られている（例えば、特許文献１参照）。この従来の固体撮像装置では、光電変換素子と、画素信号増幅アンプと、光電変換素子の電荷を画素信号増幅アンプに転送するトランジスタと、光電変換素子をリセットするトランジスタとで単位画素を構成し、かつ、この単位画素を２次元に複数並べた撮像エリアの外に、画素数と同数の信号保持手段を備えている。
【０００９】
この従来の固体撮像素子の信号読み出し動作は、通常のＣＭＯＳセンサと同様に画面走査線の１ライン毎に信号の読み出しと光電変換素子のリセットを行うが、これらの読み出しを垂直帰線期間内に全画面分について行い、その画素信号を撮像エリア外の信号保持手段に蓄積し、その後、１フィールド（１フレーム）時間をかけて、蓄積された画素信号を読み出している。
【００１０】
従って、通常のＣＭＯＳセンサのラインシャッタ動作では、最上端の１ラインと最下端の１ラインとで信号読み出し後の光電変換素子のリセット時刻が１フィールド（１フレーム）時間分異なるが、上記の特許文献１記載の従来の固体撮像装置では、この時間差が１フィールド（フレーム）時間の百分の一くらいとなり、動画歪みは問題ないレベルとなる。
【００１１】
一方、ＣＭＯＳセンサの画素構造そのものを改善し、１画素あたりのトランジスタを減らして、かつ、グローバルシャッタ機能を実現する試みとして、光電変換領域と、転送ゲートと、リング状ゲート読み出しトランジスタとで画素を構成し、グローバルシャッタ機能を実現した固体撮像装置が開示されている（例えば、特許文献２参照）。
【００１２】
【特許文献１】特開平１−２４３６７５号公報
【特許文献２】特開平１０−４１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１記載の従来の固体撮像装置では、撮像エリア外に画素と同数の信号保持手段が必要となるので、画素密度の向上やチップ面積縮小に対しては不利になる。
【００１４】
一方、特許文献２記載の従来の固体撮像装置では、光電変換された電荷を、リング状ゲート電極の下に全面的に設置されたｐウェルに転送するので、電荷電圧変換効率が悪く出力電圧が小さい不具合がある。また、この従来の固体撮像装置は、グローバルシャッタ機能付きＣＭＯＳセンサであり、１画素を２つのトランジスタで構成できるので画素ピッチを狭め易く、同じ光学システムを使って、高画素数の固体撮像装置を実現し易い。しかし、画素ピッチを２μｍ台以下にまで縮めていくと、配線の占める面積比率が高くなり、相対的に光電変換領域の面積比率が低下し信号出力電圧が小さくなる。
【００１５】
この悪意響を抑えるためには、配線幅を狭くする必要があるが、配線幅を狭めると配線抵抗が増大し、電圧降下が無視できなくなる。特に垂直出力線では画面の中央の画素と端の画素で配線抵抗の大きさが極端に異なり、配線抵抗による出力電圧の不均一（シェーディング）が発生する。また、１画素ピッチの幅の中に周辺駆動回路の１画素列分を配置する関係から、画素ピッチが狭まると１画素列分の周辺駆動回路の配置面積が細長くなり、結果として、画素エリア面積に対する周辺駆動回路面積の比が増し、せっかく画素エリアを縮小してもチップサイズを小さくし難い不具合がある。
【００１６】
本発明は以上の点に鑑みなされたもので、画素領域内の配線幅を狭めても信号電圧の不均一を発生させず、また、チップサイズを縮小できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明の固体撮像装置は、被写体からの入射光をそれぞれ光電変換する複数の単位画素を規則的に配列した画素領域と、複数の単位画素を駆動し、かつ、各単位画素から出力される信号を処理する駆動回路とを有する固体撮像装置において、画素領域と駆動回路は異なる基板内に作成され、画素領域が作成された基板を貫通する配線により、画素領域と前記駆動回路は異なる基板内に作成され、前記画素領域が作成された基板を貫通する配線により、画素領域と駆動回路とを接続し、かつ、画素領域内の複数の単位画素の電極と接続し、
上記画素領域には、基板上において横方向に第１のピッチで、縦方向に第２のピッチでそれぞれ一定の間隔で並ぶ複数の光電変換領域の列と、基板上において横方向及び縦方向共に異なる間隔で並ぶ複数の信号出力手段の列と、複数の信号出力手段の列の空きスペースに配置された、基板を貫通する配線とが配置されていることを特徴とする。
【００１９】
ここで、上記の画素領域に配列されている複数の単位画素の各々は、リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷を信号出力手段へ転送する電荷転送手段とを有することを特徴とする。
【００２１】
また、上記の目的を達成するため、本発明の固体撮像装置は、被写体からの入射光をそれぞれ光電変換する複数の単位画素を規則的に配列した画素領域と、複数の単位画素を駆動し、かつ、各単位画素から出力される信号を処理する駆動回路とを有する固体撮像装置において、画素領域と駆動回路は異なる基板内に作成され、画素領域が作成された基板を貫通する配線により、画素領域と駆動回路とを接続し、かつ、画素領域内の複数の単位画素の電極と接続し、
上記画素領域には、リング状ゲート電極を持ち、入力された電荷の量をしきい値電圧の変化として出力する信号出力手段と、光を電荷に変換して蓄積する複数の光電変換領域と、複数の光電変換領域に蓄積された電荷を、共通する一つの信号出力手段へ別々に転送する複数の電荷転送手段とからなり、複数の光電変換領域及び複数の電荷転送手段が、共通の一つの信号出力手段を中心にして対称に配置された構造のブロックを単位として、２次元的に複数のブロックが配置されると共に、複数のブロックのそれぞれの境界には、画素領域が作成された基板を貫通する接続手段を配置したことを特徴とする。
【００２２】
また、上記の目的を達成するため、本発明は、信号出力手段は、第１導電型の基板部上に形成された第２導電型のウェル領域上に絶縁膜を介して設けられたリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する第２導電型のウェル領域内に設けられた第２導電型のソース領域と、第２導電型のソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように第２導電型のウェル領域内に設けられた第１導電型のソース近傍領域とからなる信号出力用トランジスタであり、
電荷転送手段は、第２導電型のウェル領域内に設けられた第１導電型である光電変換領域に蓄積された電荷を、同じ画素内の対応する第１導電型のソース近傍領域へ全画素一斉に転送する手段であることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、複数の画素（光電変換領域）の各電極において、接続手段である基板を貫通する接続手段である貫通配線を共用することにより、画素領域内の貫通電極を配置する面積を減らすことができ、例えば貫通配線の径が１μｍ以上の場合であっても、全体の画素ピッチを小さく保てる。
【００２５】
また、本発明によれば、画素領域内における、貫通配線から周辺画素の所定電極への配線は設計ルールで許される最小線幅で配線しても、配線長が短いので配線抵抗による電圧降下を抑えられる。また、本発明では、貫通配線を画素領域内に設置しても、光電変換領域の配列の規則性が乱されないので、画像目視上の不自然さは発生しない。
【００２６】
更に、本発明によれば、周辺駆動回路を搭載した基板を、画素領域を作成する基板とは別の基板に作成するので、画素領域に相当する面積内に周辺駆動回路を配列することができ、更には、ＡＤコンバータなどの信号処理回路も含めることができるため、平面的に見ると画素領域面積相当のチップで固体撮像装置（ＣＭＯＳセンサ）が実現でき、固体撮像装置を小型化できる。
【発明を実施するための最良の形態】
【００２７】
次に、本発明の実施の形態について図面と共に説明する。最初に、本発明による貫通配線を設けた固体撮像装置の各実施の形態の構成について述べ、その後、貫通配線の製造工程を説明する。図１は本発明になる固体撮像装置の第１の実施の形態の概略平面図を示す。同図において、二重の円形はリング状ゲート読み出しトランジスタ３１を示し、円形は光電変換領域３３を示す。この光電変換領域３３と上記のリング状ゲート読み出しトランジスタ３１との間に電荷転送ゲート３２がある。これら一つのリング状ゲート読み出しトランジスタ３１と、一つの光電変換領域３３と、それらの間にある一つの電荷転送ゲート３２とは、単位画素を構成している。
【００２８】
この単位画素の構成は本出願人が特願２００４−０２１８９５号にて提案した固体撮像装置の単位画素の構成と同様である。そこで、この本出願人の提案になる固体撮像装置について説明する。図２は本出願人の提案になる固体撮像装置の単位画素の概略平面図、図３は図２のＸ−Ｘ’線に沿う断面図を示す。図２において、リング状ゲート電極１２が上記のリング状ゲート読み出しトランジスタ３１のゲート電極に相当し、ｐ−型領域６が上記の光電変換領域３３に相当し、転送ゲート電極１６が上記の電荷転送ゲート３２に相当する。
【００２９】
この固体撮像装置（ＣＭＯＳセンサ）では、図３に示すように、基板として、ｐ＋シリコン１上にｐ−型エピタキシャル層２を成長させたものを使う。ｐ−型エピタキシャル層２内にｎウェル４があり、ｎウェル４上にはゲート酸化膜１１を挟んでリング状ゲート電極１２が形成されている。リング状ゲート電極１２の中央開口部のｎウェル４の表面にはｎ＋型のソース領域１５があり、ソース領域１５に隣接してｐ型のソース近傍領域９がある。ソース近傍ｐ型領域９の下のｐ−型エピタキシャル層２にはｐ＋領域３を設ける。
【００３０】
ソース領域１５、ソース近傍ｐ型領域９と離れたｎウェル４の表面には、ｎ＋型のドレイン領域１０がある。リング状ゲート電極１２の外のｎウェル４中にはｐ−型領域６が形成され、ｎウェル４と共に埋め込みフォトダイオードを形成している。埋め込みフォトダイオードの表面にはｎ＋層７があり、このｎ＋層７は、単位画素エリアの外周でｎ＋ドレイン領域１０とつながっている。埋め込みフォトダイオードとリング状ゲート電極１２の間には、転送ゲート電極１６がある。
【００３１】
図４はこの固体撮像装置の単位画素の等価回路図を示す。画素は画素敷き詰め領域にｍ行ｎ列で配置されているが、そのうちの１画素だけを代表として等価回路で表現している。図４に示す画素等価回路はリング状ゲート電極１２を持つＭＯＳＦＥＴ１８、ドレイン２３（図３のドレイン領域１０、ｎ+層７に相当）、転送ゲート電極１６を持つ転送ゲートＭＯＳＦＥＴ２０、埋め込み領域６によるフォトダイオード１９からなっており、リング状ゲートＭＯＳＦＥＴ１８のドレインがフォトダイオード１９のｎ型に接続され、転送ゲートＭＯＳＦＥＴ２０のソースがフォトダイオード１９のｐ型に接続され、転送ゲートＭＯＳＦＥＴ２０のドレインがリング状ゲートＭＯＳＦＥＴ１８のバックゲート（図３のソース近傍ｐ型領域９）と接続されている。
【００３２】
画素内のＭＯＳＦＥＴ１８のリング状ゲート電極は垂直走査回路２５に、ＭＯＳＦＥＴ２０の転送ゲート電極は転送ゲート駆動回路２６に、ＭＯＳＦＥＴ１８のドレイン電極はドレイン電圧制御回路２７に、それぞれ接続されている。リング状ゲート電極は行毎に制御するので、横方向に配線するが、転送ゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電圧制御回路２７は、全画素一斉に制御する場合と、行毎に制御する場合とがあり、ここでは構方向で表現する。ＭＯＳＦＥＴ１８のソース電極につながる配線２４は縦方向に配線され、配線２４の一方はソース電位制御回路２８に接続され、もう一方は信号出力回路２９に接続されている。
【００３３】
信号出力回路２９は、図示していないクランプ回路やサンプルホールド回路、差動増幅器によって信号電圧とリセット電圧の差を読み出す、いわゆるＣＤＳ（相関二重サンプリング）の機能を備えている。信号出力回路２９から出力された信号は、水平走査回路３０により制御されるスイッチを介して出力される。
【００３４】
この等価回路の動作について、図５のタイミングチャートと共に説明する。図５の時刻ｔ１までの期間で、埋め込みフォトダイオード１９に光が入射し、光電効果により電子ホール対が発生し、フォトダイオード１９のｐ−型領域（図３の６）にホールが蓄積される。時刻ｔ１で図５（Ｂ）に示すように転送ゲート電極の電位ＶＴＧがローレベル（Ｌｏｗ）となり、全画素で一斉にフォトダイオード１９からリング状ゲートＭＯＳＦＥＴ１８のバックゲートへ、ホール電荷が転送される。ＭＯＳＦＥＴ１８のソース電位ＶＳは、図５（Ｄ）に示すようにソース電位制御回路２８によりＳ１に設定される。Ｓ１＞Ｌｏｗであり、これによりリング状ゲートＭＯＳＦＥＴ１８がオフのままであり、電流が流れないようにする。
【００３５】
時刻ｔ２では、転送ゲート電極電位ＶＴＧが図５（Ｂ）に示すように再びハイレベル（Ｖｄｄ）となり、転送ゲートＭＯＳＦＥＴ２０がオフとなる。フォトダイオード１９では再びホール電荷の蓄積が始まり、これは次の転送まで続く。画素の信号読み出しは各行毎に順番に行われるので、時刻ｔ２からｔ３は信号を読み出すまでの待機状態となる。待機状態のリング状ゲートＭＯＳＦＥＴ１８のゲート電位ＶＲは図５（Ｃ）に示すようにローレベル（Ｌｏｗ）、ソース電位ＶＳは同図（Ｄ）に示すようにＳ１であり、オフ状態である。
【００３６】
ソース電位ＶＳは他の行からの信号読み出しが行われている間、その画素からの信号の値により様々な値を取り得る。時刻ｔ３で、図示した画素の読み出しが始まる。まず、時刻ｔ３で図５（Ｃ）に示すようにリング状ゲート電極電位ＶＲがＶｇ１になる。このＶｇ１はＬｏｗとＶｄｄとの間の電位である。
【００３７】
一方、信号出力回路２９内のスイッチにより出力線２４にソースフォロア回路が繋がり、リング状ゲートＭＯＳＦＥＴ１８のソース電位ＶＳは図５（Ｄ）に示すようにＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１はリング状ゲートＭＯＳＦＥＴ１８のバックゲート（ソース近傍ｐ型領域）にホールがある状態でのリング状ゲートＭＯＳＦＥＴ１８のしきい値電圧である。このソース電位Ｓ２が信号出力回路２９内の第１のキャパシタＣ１に記憶される。
【００３８】
次に、時刻ｔ４では、図５（Ｃ）に示すようにリング状ゲート電極電位ＶＲがＶｇ２になり、同図（Ｄ）に示すようにソース電極電位ＶＳはＳ３になる。ここでＶｇ２、Ｓ３＞Ｌｏｗであり、リング状ゲートＭＯＳＦＥＴ１８がオンして電流が流れないような電位設定にするのが望ましい。また、Ｖｇ２、Ｓ３≦Ｖｄｄが望ましい。簡便な設定では、Ｖｇ２＝Ｓ３＝Ｖｄｄとする。このとき、図３に示したソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル４のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。図３のソース近傍ｐ型領域９の下のｐ＋層３は、このリセット電圧を適切な値に調整するために設けている。
【００３９】
次に、時刻ｔ５では、図５（Ｃ）に示すように再びリング状ゲート電極電位ＶＲがＶｇ１になる。一方、信号出力回路２９で出力線２４にソースフォロア回路が繋がり、リング状ゲートＭＯＳＦＥＴ１８のソース電位ＶＳは、図５（Ｄ）に示すようにＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここで、Ｖｔｈ０はリング状ゲートＭＯＳＦＥＴ１８のバックゲート（ソース近傍ｐ型領域９）にホールがない状態での、リング状ゲートＭＯＳＦＥＴ１８のしきい値電圧である。このソース電位Ｓ０が、信号出力回路２９内の第２のキャパシタＣ２に記憶され、差動アンプによってＣ１，Ｃ２の電位差、すなわち（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値はホール電荷によるしきい値変化分である。この信号は水平走査回路３０内のスイッチを通してセンサ外へ出力される。なお、時刻ｔ１以降、ドレイン電圧制御回路２７から出力されるドレイン電圧ＶＤは、図５（Ａ）に示すように、Ｖｄｄとされている。
【００４０】
なお、上記の説明では時刻ｔ４〜ｔ５のリセット時のソース電位Ｓ３をソース電位制御回路２８から供給したが、その電位をフローティングにする方法もある。その場合は、リング状ゲート電極電位をＶｇ２とするとリング状ゲートＭＯＳＦＥＴ１８がオン状態となり、ソースにドレインから電流が供給されソース電極電位が上昇する。従って、図３のソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル４のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位は、（Ｖｇ２−Ｖｔｈ０）になる。この方法では、ソース電位制御回路２８のうち、Ｓ３を供給するトランジスタを削減することができ、チップ面積を減らすことができる。
【００４１】
以上述べてきた説明で明らかなように、この固体撮像装置では、１画素あたり２個のトランジスタでＣＭＯＳセンサを構成していながら、全画素一斉にフォトダイオード１９から信号読出しトランジスタであるリング状ゲートＭＯＳＦＥＴ１８へ電荷を転送するので、グローバルシャッタ機能が実現できる。また、光電変換された電荷は、面積の小さいソース近傍ｐ型領域９に転送されるので、電荷電圧変換効率が高く、出力を大きくとれる。
【００４２】
また、１画素あたりのトランジスタ数が少ないので、画素面積内のフォトダイオードの面積比率を上げられることも、信号出力が大きくなることに寄与する。更に、リング状ゲートＭＯＳＦＥＴ１８をリセットするとき、ソース近傍ｐ型領域９は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない、などの優れた特長を有する。
【００４３】
再び図１に戻って説明する。図１に示す第１の実施の形態では、隣接する光電変換領域３３は等間隔で配置されているが、隣接する読み出しトランジスタ３１の縦方向及び横方向に少しずつ間隔が異なっている。単位画素を少しずつ回転させて、画素エリアに並べている形である。なお、複数の光電変換領域３３は縦方向に第１のピッチで等間隔に配置されており、横方向に第２のピッチで等間隔に配置されているが、第１のピッチと第２のピッチとは同一でも、異なっていても構わない。
【００４４】
この配置法により、光電変換領域３３のピッチは一定に保ったまま、読み出しトランジスタ３１の列に空きスペ−スを作り、そこに転送ゲート用貫通配線３５、４０、ソース出力用貫通配線３６、３８、４１、４３、ドレイン用貫通配線３７、４２を配置している。
【００４５】
各貫通配線から複数の画素の各電極へは通常のメタル配線で繋ぐ。図１ではソース出力線３９を例示している。リング状ゲート読み出しトランジスタ３１のドレイン（図４のリング状ゲートＭＯＳＦＥＴ１８のドレイン２３、図３ではｎ+領域７、１０）は全画素共通であり、かつ、ウェル（図３ではｎウェル４）で繋がっているので、各画素にメタル配線をする必要はない。電荷転送ゲート３２の配線はソース出力線３９と別の層のメタルで配線する。なお、リング状ゲート読み出しトランジスタ３１のリング状ゲート電極（図３では１２）は横方向にポリシリコンの配線３４で接続し、画素エリアの外周部で貫通配線とつなげる。
【００４６】
以上述べてきた説明で明らかなように、この第１の実施の形態のＣＭＯＳセンサでは、複数の画素において貫通配線を共用するので、貫通配線を配置する面積を減らすことができ、例えば貫通配線の径が１μｍ以上の場合であっても、画素ピッチを小さく保てる。貫通配線から周辺の画素への配線は設計ルールで許される最小線幅で配線しても、配線長が短いので配線抵抗による電圧降下を抑えられる。また、本実施の形態では、単位画素の並びが不規則で、貫通配線を画素領域（画素エリア）内に設置しているにもかかわらず、光電変換領域の配列の規則性が乱されないので（光電変換領域は等間隔で並んでいるので）、画像目視上の不具合は発生しない。
【００４７】
更に、後述する図９に示すように、図１に示すように配列された本実施の形態の複数の単位画素を有する画素領域が作成された基板とは別に、周辺駆動回路を別の基板に作成して、画素領域が作成された基板を貫通する配線により、画素領域内の複数の単位画素のそれぞれの電極と駆動回路とを接続するので、画素エリアに相当する面積内に周辺駆動回路を配列することができ、さらには、ＡＤコンバータなどの信号処理回路も含めることができる。結果として、平面的に見ると画素エリア面積相当のチップでＣＭＯＳセンサが実現でき、固体撮像装置を小型化できる。
【００４８】
次に、本発明の固体撮像装置の第２の実施の形態について説明する。図６は本発明になる固体撮像装置の第２の実施の形態の１つの読み出しトランジスタの概略平面図を示す。この実施の形態は、４つの光電変換領域に蓄積した電荷を、１つの共通した読み出しトランジスタからしきい値電圧の変化として出力する例である。これは、画素ピッチを縮小するために有効な方法である。
【００４９】
図６において、リング状ゲート電極５０とソース領域５１を中心として、４つのフォトダイオード５２ａ、５２ｂ、５２ｃ、５２ｄと、４つの転送ゲート電極５３ａ、５３ｂ、５３ｃ、５３ｄとが対称に配置されている。この図６の４画素１単位を多数並べて、その交点に貫通配線を設けた場合の平面図が図７である。
【００５０】
図７において、図６の４つの転送ゲート電極５３ａ、５３ｂ、５３ｃ、５３ｄをＴ１、Ｔ２、Ｔ３、Ｔ４で示し、また、これらの転送ゲート電極にそれぞれ別々につながる貫通配線をＴ１１、Ｔ１２、Ｔ１３、Ｔ１４としており、図７に示す貫通配線の配列は、最上端左から右へ１行目はＴ１２、Ｔ１１、Ｔ１２、Ｔ１１、２行目はＴ１４、（Ｓ１）、Ｔ１４、Ｔ１３、３行目はＴ１２、Ｔ１１、Ｔ１２、（ＶＤ）、４行目はＴ１４、Ｔ１３、Ｔ１４、Ｔ１３の順に並んでおり、Ｔ１２、Ｔ１１／Ｔ１４、Ｔ１３が繰り返す、転送ゲート電極の貫通配線の規則的配列の一部が、ソース出力用貫通配線Ｓ１やドレイン貫通配線ＶＤに置き換わった形となっている。
【００５１】
これは、４画素１単位の共通読み出しトランジスタユニットの配列の交点の貫通配線を原則として転送ゲート電極の配線に使って、転送ゲートの配線長を短くするためであり、一方、４画素共通の読み出しトランジスタの縦１列毎に共通のソースや、全画素共通のドレインについては、それらの配線の直列抵抗を下げるために必要な数だけ、転送ゲート電極の貫通配線に置き換えて、ソースやドレインの貫通配線を配置している。例えば、貫通配線Ｔ１１に対しては、４画素１単位の共通読み出しトランジスタユニットの転送ゲート電極５３ａ（Ｔ１）が向き合うように配置し、転送ゲート電極と貫通配線の配線長を減らすようにしている。他の貫通配線Ｔ１２〜Ｔ１４も同様である。
【００５２】
また、Ｓ１はソース出力用貫通配線５４を示し、ソース出力線５５がつながっている。ソース出力線５５の幅を狭くしても、一定数の画素毎にソース出力用貫通配線５４につながっているので、ソース出力線の配線抵抗を下げられる。転送ゲート用貫通配線５６（Ｔ１４）は、その周囲にある転送ゲート電極５７ａ（Ｔ４）、５７ｂ（Ｔ４）、５７ｃ（Ｔ４）、５７ｄ（Ｔ４）と接続するようになっているが、転送ゲート用貫通配線が無い場所（例えばドレイン貫通配線５９（ＶＤ）の周辺）の転送ゲート電極には、近くにある同じ位相の転送ゲート電極の貫通配線６０から通常のメタル配線６１と接続する。また、読み出しトランジスタのリング状ゲート電極５０は、横方向の列毎にポリシリコンの配線５８で繋がれ、画素エリアの周辺で貫通配線と接続される。
【００５３】
以上説明した、本発明の第２の実施の形態のＣＭＯＳセンサでは、４画素１単位の共通読み出しトランジスタユニットの配列の交点に貫通配線を形成しているので、例えば貫通配線の直径が１μｍ以上の場合であっても、全体の画素ピッチを小さく保てる。また、貫通配線から周辺の画素への配線は設計ルールで許される最小線幅で配線しても、配線長が短いので配線抵抗による電圧降下を防げる。また、本構成例でも、貫通配線を画素エリア内に設置しているにも拘らず、光電変換領域の配列の規則性が乱されないので、画像目視上の不具合は発生しない。
【００５４】
次に、貫通配線の工程について説明する。上記の第１及び第２の実施の形態で説明した貫通配線は、例えば、公知文献（Kang Wook Lee,et al.,"Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip",Japanese Journal Applied Physics Vol.39(2000),pp.2473-2477）に開示されているような通常の貫通配線工程で作成できる。この工程について図８及び図９と共に説明する。
【００５５】
まず、図８（Ａ）に示すように、画素エリアのＬＳＩ作成工程を終了した基板７１内にエッチング等により溝７２を作り、溝７２の内側に絶縁膜７３を形成した後、タングステン７４を埋め込み、表面をＣＭＰ（Chemical Mechanical Polish）で平坦にしてから、メタル７５で画素エリア内の素子と接続する。メタル７５はアルミニウム等の膜をスパッタで成膜し、フォトプロセスとエッチングを使って作成する。
【００５６】
次に、図８（Ｂ）に示すように、メタル７５が設けられた基板７１の表面にガラス板７６を接着した後、基板７１の裏面を研磨してタングステン７４を裏面に露出させる。続いて、図８（Ｃ）に示すように、基板７１の裏面全面に絶縁膜７７を被覆し、その絶縁膜７７のタングステン７４の部分を開口してメタル電極７８を作成し、さらに、下層基板の電極との接続用にマイクロバンプ７９をメタル電極７８上に形成する。
【００５７】
一方、図９（Ａ）に示すように、ＣＭＯＳセンサの駆動回路や信号処理回路を作り込んだＬＳＩ基板８０の表面に、画素エリアを有する上層基板との接続用のメタル電極８１を作成する。その後、両面位置合わせ装置を使って、図８（Ｃ）に示す基板７１のマイクロバンプ７９と図９（Ａ）に示す基板８０のメタル電極８１とを対向させて互いに接着剤で貼り合わせ、その後、上層基板７１につけたガラス板７６を取り除くことにより、図９（Ｂ）に示す固体撮像装置が製造される。この工程で形成可能な貫通配線となるタングステン７４の最小径は１〜２μｍである。
【００５８】
上記の説明で述べたＣＭＯＳセンサの構成と貫通電極作成工程によって、高画素密度でありながら、配線抵抗による出力電圧ばらつきが小さい固体撮像装置が実現できる。
【００５９】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば図７の第２の実施の形態では、共通読み出しトランジスタユニットは図６に示した４画素１単位としているが、４画素以外の複数画素１単位としてもよい。また、図８及び図９においてタングステン７４以外の公知の配線材料を使用することも可能である。更に、画素内にリング状ゲート電極を持たない増幅用トランジスタ（読み出し用トランジスタ）を有するＣＭＯＳセンサにも本発明は原理的には適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の固体撮像装置の第１の実施の形態の概略平面図である。
【図２】リング状ゲート電極を持つ固体撮像装置の一例の概略平面図である。
【図３】図２のＸーＸ’線に沿う縦断面図である。
【図４】図２及び図３の固体撮像素子の一画素当たりの等価回路図である。
【図５】図４の等価回路の動作説明用タイミングチャートである。
【図６】本発明の固体撮像装置の第２の実施の形態における単位画素群の平面図である。
【図７】本発明の固体撮像装置の第２の実施の形態の画素エリア平面図である。
【図８】本発明の固体撮像装置の第２の実施の形態の貫通配線作成の工程説明用装置断面図（その１）である。
【図９】本発明の固体撮像装置の第２の実施の形態の貫通配線作成の工程説明用装置断面図（その２）である。
【図１０】ラインシャッタ動作の画像歪の説明図である。
【符号の説明】
【００６１】
１８  リング状ゲートＭＯＳＦＥＴ
１９、５２ａ〜５２ｄ  フォトダイオード
２０  転送ゲートＭＯＳＦＥＴ
２４、３９、５５  ソース出力配線
３１  リング状ゲート読み出しトランジスタ
３２  電荷転送ゲート
３３  光電変換領域
３４、５８  ポリシリコンの配線
３５〜３８、４０〜４３  貫通配線
５０  読み出しトランジスタのリング状ゲート電極
５１  ソース領域
５３ａ〜５３ｄ  転送ゲート電極
５４  ソース出力用貫通配線（Ｓ１）
５６  転送ゲート用貫通配線
５７ａ〜５７ｄ  転送ゲート電極（Ｔ４）
５９  ドレイン貫通配線（ＶＤ）
６１  メタル配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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