(57)【特許請求の範囲】
【請求項１】
その内部に、冗長性を有するスイッチドキャパシタアレイを含む、変換エンジン；
該変換エンジンにディザを加えるディザ装置；および
前記変換エンジンを作動させてアナログ入力の逐次近似変換を実施するように適合されたコントローラを含み、
前記コントローラは、前記ディザが、アナログ・ディジタル変換の一部として逐次近似ビットトライアルの完了前に前記変換エンジンから除去されるようにディザを制御し、アナログ・デジタル変換器が、ディザが除去された後にディザから回復するに十分な冗長性を有するものであることを特徴とする、アナログ・ディジタル変換器。
【請求項２】
スイッチドキャパシタアレイが、冗長ビット重みを含む、請求項１記載のアナログ・ディジタル変換器。
【請求項３】
スイッチドキャパシタアレイが、正および負のビット重みを含む、請求項２に記載のアナログ・ディジタル変換器。
【請求項４】
スイッチドキャパシタアレイの少なくとも１つのキャパシタが、ディザを加えるのに使用される、請求項１に記載のアナログ・ディジタル変換器。
【請求項５】
ビットトライアルが、ディザを供給しているキャパシタよりも上位の重みを有するキャパシタを試験している間にのみ、ディザを加えるのに使用される前記またはそれぞれのキャパシタが、ディザを加える、請求項１に記載のアナログ・ディジタル変換器。
【請求項６】
変換しようとするアナログ入力のサンプリングの後に、ディザが変換エンジンに加えられる、請求項１に記載のアナログ・ディジタル変換器。
【請求項７】
変換しようとするアナログ入力のサンプリング中に、ディザが事前設定される、請求項１に記載のアナログ・ディジタル変換器。
【請求項８】
変換中に、ディザが第１と第２の非ゼロ値の間で変動する、請求項１に記載のアナログ・ディジタル変換器。
【請求項９】
変換エンジンにディザを供給するために、ディジタル・アナログ変換器が設けられる、請求項１に記載のアナログ・ディジタル変換器。
【請求項１０】
ディザが、変換エンジンのコンパレータに供給される、請求項１に記載のアナログ・ディジタル変換器。
【請求項１１】
ディザが、ディザ電圧よりも大きい等価値を有するビット重みの試験中に、コンパレータに印加される、ランダム電圧または擬似ランダム電圧である、請求項１０に記載のアナログ・ディジタル変換器。
【請求項１２】
変換プロセスのある数の上位側ビットの変換中にのみ、アナログ・ディジタル変換器の動的非線形性を改善するように、擬似ランダムディザまたはランダムディザが、ディザ装置によって加えられる、請求項１に記載のアナログ・ディジタル変換器。
【請求項１３】
Ｎビット結果を出力する、請求項１に記載のアナログ・ディジタル変換器であって、
変換のＭ番目のビット（Ｍ＜Ｎ）の前のビットトライアル中にのみディザを加えるのに使用されるディザ発生器を含むとともに、Ｍ番目のビットの変換後に取り外されるとともに、前記アナログ・デジタル変換器が、変換の終了までに、変換結果を、ディザが加えられなかった場合に得られる値に対応する値に回復させるのに十分な冗長性をその内部に含む、前記アナログ・ディジタル変換器。
【請求項１４】
冗長性を有するスイッチドキャパシタアレイをその中に含む変換エンジンを含む、アナログ・ディジタル変換器を動作させる方法であって、
変換エンジンをアナログ入力の逐次近似変換を実施するよう動作させるステップ；その中のＭ番目ビットの変換の前に、変換エンジンにディザ値を加えるステップ、および
アナログ・デジタル変換の一部としての逐次近似ビットトライアルの完了前であるＭ番目およびその後のビットの変換において、前記ディザを加えるのを中止するステップを含み、
前記アナログ・ディジタル変換器が、前記ディザが除去された後に前記ディザから回復するのに十分な冗長性を有する、前記方法。
【請求項１５】
アナログ・ディジタル変換中のサンプリングフェーズまたは上位側ビットの変換中に、スイッチドキャパシタアレイ内の少なくとも１つのキャパシタへの接続を変更することによって、ディザが加えられる、請求項１４に記載の方法。
【請求項１６】
その内部に冗長性を有する変換エンジン；
該変換エンジンにディザを加えるディザ装置；および
前記変換エンジンを作動させてアナログ入力の逐次近似変換を実施するように適合されたコントローラを含み、
前記ディザがアナログ・ディジタル変換の完了前に除去され、前記変換エンジンは冗長性を有するスイッチドキャパシタアレイを含み、ディザを加えるのに使用される前記またはそれぞれのキャパシタは、ディザを供給しているキャパシタよりもより大きな重みを有するキャパシタをビットトライアルが試験している間にのみ、ディザを与える、アナログ・ディジタル変換器。
【請求項１７】
その内部に冗長性を有する変換エンジン；
該変換エンジンにディザを加えるディザ装置；および
前記変換エンジンを作動させてアナログ入力の逐次近似変換を実施するように適合されたコントローラを含み、
前記ディザはアナログ・ディジタル変換の完了前に除去されるものであり、変換エンジンは冗長性を有するスイッチドキャパシタアレイをその中に含み、前記ディザが変換中に第１と第２の非ゼロ値の間で変動する、アナログ・ディジタル変換器。
【請求項１８】
その内部に冗長性を有する変換エンジン；
該変換エンジンにディザを加えるディザ装置；および
前記変換エンジンを作動させてアナログ入力の逐次近似変換を実施するように適合されたコントローラを含み、
前記ディザがアナログ・ディジタル変換の完了前に除去されるものであり、変換エンジンは冗長性を有するスイッチドキャパシタアレイをその中に含み、前記変換エンジンのコンパレータにディザが供給される、アナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換器に関し、具体的にはその内部の動的非線形性を改善するようにディザを使用する変換器に関する。
【背景技術】
【０００２】
アナログ・ディジタル変換器は、良好な解像度を持つべきであるが、良好な線形性を示すことも望ましい。変換器の解像度は、それが変換するビット数として見積もられる。通常、高性能アナログ・ディジタル変換器は、１４、１６、または１８ビット解像度を示す。しかしながら、ユーザは、積分非直線性ＩＮＬ（integral non-linearity）、および微分非直線性ＤＮＬ（differential non-linearity）などの、アナログ・ディジタル変換器のその他の性能尺度にも注意を払うべきである。微分非直線性とは、アナログ・ディジタル変換器によって生成される各離散コードの相対的ステップサイズを意味する。理想世界では、ランプ状（ramped）入力電圧が、アナログ・ディジタル変換器に供給されるならば、１つのディジタルコードから次のディジタルコードへのそれぞれの遷移は、アナログ入力ランプに沿って等間隔でなくてはならない。しかしながら、微分非直線性誤差によって、これらの遷移が不等間隔になる可能性がある。したがって、異なるディジタル「ビン（bin）」中に分類されたアナログ値を考えるのが有用であり、したがって各ビンは同じ大きさでなくてはならない。
【０００３】
特許文献１は、ディザ処理技法を使用することによって、変換器におけるＤＮＬ誤差が、除去されないとしても、大幅に低減できることを教示している。この文献においては、ランダムオフセットがバイポーラ・ディジタル・アナログ変換器によって生成されて、入力信号がサンプル・アンド・ホールド回路によって取得されるのに続いて、その入力信号にアナログ領域において付加される。次いで、このディザ処理された入力値は、アナログ・ディジタル変換器に送られて、この変換器が、入力電圧とディザ電圧を合成して得られる電圧を変換する。アナログ・ディジタル変換器は、ディジタルワードを、さらに別の回路に出力し、次いでこの回路が、最終結果を生成するために、ディジタル化された出力ワードからディザ値を減算する。変換結果からのランダムオフセットの減算には、追加のディジタルハードウエアが必要となるとともに、変換期間の終了から、補正された値、すなわちディザオフセットが除去された値が提示されるまでの遅延を生じる。この技法は、すべての種類のアナログ・ディジタル変換器での使用に適用可能である。  
【０００４】
変換しようとするアナログ値へディザ値を付加し、次いで変換結果からディザ値のディジタル等価値を減算すると、ＤＮＬ誤差が減少する。ＤＮＬ誤差の減少は、変換結果がある数のコードにわたって分散される結果によるものである。さもなければ特定のコードにおいてＤＮＬ誤差を生じることになるアナログ・ディジタル変換器の伝達関数におけるステップが、ある数のコードにわたって「スミアアウトされる（“smeared” out）」。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５０１０３３９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の第１の観点によれば、その内部に冗長性を有する変換エンジン；該変換エンジンにディザを加えるためのディザ装置；前記変換エンジンを作動させてアナログ入力の逐次近似変換を実施するように適合されたコントローラを含み、前記ディザが、アナログ・ディジタル変換の完了前に除去される、アナログ・ディジタル変換器が提供される。
【０００７】
本発明者は、冗長性を有するアナログ・ディジタル変換器を使用すると、ディザを除去するためにＡＤＣ出力ワードを補正するようにアナログ・ディジタル変換器の後にさらに別のディジタル積算器を追加することによって生じる遅延、および正しい結果を得るために、そのような事後変換処理を実施するのに必要な回路の追加のハードウエア面積を回避できることを認識した。これらの効果を得るために、ディザは、変換プロセスの上位側ビットの一部を試験している間にのみ加える必要があり、次いで、変換プロセスの下位側ビットを試験している間に除去できることを、本発明者は認識した。すなわち、アナログ・ディジタル変換器によって実施されるビットトライアルの全体数は不変のままであり、ディザを考慮するためにさらなる処理オーバヘッドを必要とすることなく、出力は、変換器から直ちに利用可能である。
【０００８】
本明細書において使用する場合には、用語「冗長性」とは、誤ったビット決定から、少なくとも部分的に、回復することを可能にする改修を含む、アナログ・ディジタル変換器に適用される。冗長性を有する変換器のための１つのトポロジは、変換器内でビット重みの重みづけを、それらが２値重みづけ（基数＝２）ではなくなるように変えて、それらを異なる相対重みづけ、例えば、基数＝１．８に変更することである。代替手法の１つで、出願者が好む手法は、名目的に重みづけされた２値配列を、一部のビット重みが反復されるように、追加のビットを含めることである。すなわち、１，２，４，８，１６，３２，６４，１２８．．．などの従来式２値重みづけパターンに従うのではなく、最下位ビットから最上位ビットへと処理して、配列に、ビット重み１，２，４，８，８，１６，３２，６４,  １２８，１２８，２５６．．．などを持たせてもよい。このようにして、変換器内に追加のビットを設けることによって、いくつかのビット重みが反復されていることがわかる。
【０００９】
また変換配列には、「負の」ビット重みを含めるのが有利であり、この負のビット重みは、ビットを保持するという誤った決定から回復する能力をもたらす。負のビット重みは、スイッチドキャパシタ技術において、前記またはそれぞれのキャパシタリファレンススイッチへの接続を逆転させるだけで、容易に製作することができる。
本発明の第２の観点によれば、Ｎビット結果を出力するアナログ・ディジタル変換器であって、ディザ発生器が、変換のＭ番目のビット（Ｍ＜Ｎ）の前のビットトライアル中にディザを加えるのに使用されて、Ｍ番目のビットの変換後に取り外されるとともに、前記変換器が、変換の終了前に非ディザ値に回復するのに十分な冗長性をその内部に含む、前記アナログ・ディジタル変換器が提供される。
【００１０】
本発明の第３の観点によれば、アナログ・ディジタル変換器を動作させる方法であって、冗長性を有するアナログ・ディジタル変換器に、その中のＭ番目ビットの変換の前に、ディザ値を加えるステップ、およびＭ番目およびその後のビットの変換のために、前記ディザを除去するステップを含み、前記アナログ・ディジタル変換器が、前記ディザが除去された後に前記ディザから回復するのに十分な冗長性を有する、前記方法が提供される。
【課題を解決するための手段】
【００１１】
本発明の態様を、添付の図を参照して非限定の例のみを用いて、次に説明する。
【図面の簡単な説明】
【００１２】
【図１】図１は、アナログ・ディジタル変換器における微分非直線性誤差の一例を説明する概略図である。
【図２】図２は、微分非直線性誤差を説明する図である。
【図３】図３は、最上位ビットの重みが、その名目値８ではなく９である変換器の一例において、アナログ入力値、結果および誤差値を比較する表である。
【図４】図４は、最上位ビットの実際重みが８ではなく７の場合の、アナログ入力、ディジタル結果および誤差を比較する表である。
【図５】図５は、本発明の第１の態様を構成するアナログ・ディジタル変換器を模式的に説明する回路図である。
【図６】本発明のさらに別の態様を構成するアナログ・ディジタル変換器の概略図である。
【発明を実施するための形態】
【００１３】
理想的には、アナログ・ディジタル変換器の伝達特性は線形でなくてはならない。したがって、図１に示すように、ディジタルコードＸＸ００１（ここで、ＸＸは先行ビットを表わし、その状態は、ここでの考察には無関係である）は、０．５〜１．５任意単位の入力電圧Ｖｉｎの範囲にわたる。同様に、配列されたＸＸ０１０は、１．５〜２．５単位の入力電圧範囲にわたる筈である。各ディジタルコードは、アナログ領域において同一の距離、すなわち１電圧単位の範囲にわたる筈である。しかしながら、図１に示すように、ＤＮＬ誤差が発生し、結果として、コードＸＸ０１１は、そうであるべき２．５〜３．５単位ではなく、２．２５〜４．２５の入力範囲にわたっている。これは、Ｖｉｎ＞１．５かつＶｉｎ＜２．５の範囲におけるいくつかの値は、ＸＸ０１０として正しく変換され、その範囲のいくつかの入力値は、ＸＸ０１１と誤って変換されることを意味する。この例において、コードＸＸ１００は欠落（missing）しており、コードＸＸ１０１は範囲４〜５．５単位にわたっている。図１に示すその後のコードは、その正しい範囲にわたっている。
【００１４】
ＤＮＬ誤差について考察するときに、一貫性のある命名法を使用するのが有用である。これについては、図２について考察する。図２は、一連のディジタル出力コード対アナログ入力電圧を示す。この例においては、第１の出力コード、コード１は、正確に１ＬＳＢのその正しい範囲にわたっていると仮定し、その結果として、そのＤＮＬ誤差は０である。次のコード、コード２は、それがわたる筈の範囲のアナログ入力電圧の半分だけにわたっている。結果的に、第１の出力コードは、−０．５ＬＳＢのＤＮＬ誤差を有する。第３のコード、コード３は、大きすぎる範囲にわたり、この例においては、１．５ＬＳＢに等価な範囲にわたり、したがって、それは＋０．５ＬＳＢのＤＮＬ誤差を有する。第４のコード、コード４は、０．２５ＬＳＢに等価な範囲にわたるだけであり、結果的に、−０．７５ＬＳＢのＤＮＬ誤差を有する。第５コードは欠落しており、結果的に、−１のＤＮＬ誤差を有し、第６のコード、コード６は、１ＬＳＢの正しい距離の範囲にわたっており、したがって、このコードはその期待される電圧範囲から１．７５ＬＳＢだけオフセットされていることがわかるが、ＤＮＬ誤差＝０である。
【００１５】
ＤＮＬ誤差を記述する命名法を定義したが、これらが、逐次近似ルーチンＳＡＲ（successive approximation routine）、アナログ・ディジタル変換器の中で、どのように行われるかを考慮する価値がある。逐次近似アルゴリズムは、アナログコンパレータを使用して、サンプリングされたアナログ値を、１組のトライアル“重み”に対して比較することを含む。最大の重みが、サンプリングされた値に対して、最初に比較（トライアル）される。この重みが、サンプリングされたアナログ値よりも大きい場合には、それは棄却されるが、それよりも小さい場合には、その重みは保持される。次いで、次に大きい重みが、同様にしてトライアルされて、このプロセスが、最大重みから最小重みまで反復される。従来から、重みは２値重みづけがされている。
【００１６】
ＤＮＬ誤差は、トライアルビット重みにおける製造誤差により発生する。ＳＡＲ変換器において、最終結果は、保持されたビット重みの合計である。例えば、ビット重み間の理想的相対重みが８、４、２および１である、簡単な４ビット変換器の場合を考えてもよい。ここで、重み８を持つ筈である最上位ビットが、実際には９．０の重みを持つとする。変換しようとするアナログ値が８．９であるとすると、トライアルされた実際の重み９は、入力値の８．９より大きいので、第１は棄却されることになる。次いで、すべての後続のビット重みは保持されることになる。変換の結果は、したがって、４＋２＋１＝７となる。この特定の変換器に対しては、８．９の入力に対する理想値は８であるかもしれず、そのために変換結果には１ＬＳＢの誤差があることになる。図３には、ＬＳＢが実際の重み９を有する場合に、ある範囲のアナログ入力に対する変換結果と誤差を表にしてある。１ＬＳＢを大幅に超える、重大な誤差が生じているのがわかる。
アナログ入力が８より下では、誤差は０から１の範囲であり、変換が正しいことを示している。アナログ入力が８より上では、誤差は１から２の範囲である。等間隔の入力に対して、２倍の数の７の結果があることは、変換器が、コード７において１ＬＳＢのＤＮＬ誤差を有することを示している。
図４は、最上位ビットの重みが８ではなく、７である場合に対する変換結果を示している。アナログ入力を６．９とすると、変換器は、正しい結果である６を生成する。アナログ入力を７．１とすると、実際の重み７を有するＭＳＢは保持されて、８のコードを生成する。したがって、コード７が完全に欠落しているのがわかる。
【００１７】
上記の例において完全に欠落しているコードを得るためには、ビット重みは、−１ＬＳＢの誤差としなくてはならない。上記においてこのことが発生するためには、上記ＭＳＢ（名目的に重み８を有する）は１２．５％の誤差である必要がある。ＬＳＢ誤差が次のビットで発生するには、２５％のビット重み誤差が発生しなくてはならないが、これに対して（名目重み２を有する）ビット２で−１ＬＳＢ誤差に対しては、ビット重みにおける５０％誤差が必要である。したがって、ミッシングコードを生成することのできる誤差は、より小さい下位ビットに対してよりも、上位側ビットに対して発生する可能性が高いことがわかる。
【００１８】
本発明者は、アナログ・ディジタル変換器に適用されるディザプロセスを、最上位ビットの変換中だけディザが加えられ、その結果、変換結果からのランダム／ディザ値の減算が不要となるように改善するのに、この観察が使用できるとことに気づいた。これは、減算を実施するため、およびディジタル減算に伴う時間遅れを除去するために、追加の計算ロジックを設けることを不要にすることによって、先行技術と比較して有利となる。
【００１９】
本発明の態様においては、主要な、すなわち上位側の、ビットコード／ビット重みの一部の変換を実施する以前、またはその間に、アナログ入力には、ランダム量のオフセット処理またはディザ処理がなされている。容認できない誤差を発生させる可能性のあるビットトライアルが実施されると、ディザが除去され、変換の終わりには、ディザの最終結果に対する数値的な寄与のすべてが除去されており、同時に、ＤＮＬ誤差を生じさせる可能性のある重要な決定をスミアアウト（smear out）する効果をなお有する。すなわち、変換の終わりに変換結果から減算する必要のあるディザオフセットがなく、それによって、先行技術における処理オーバヘッドが回避される。
【００２０】
従来式の２値重み変換器においてランダムオフセット量を変換中に減算または加算することは、不可避的に変換誤差を生じることになる。これを回避するために、変換器が変換中に発生しているオフセット変化から「回復（recover）」するのを可能にする、ビット重みにいくらかの冗長性が必要である。この冗長性は、２未満の基数のディジタル・アナログ変換器を使用するか、または１つまたは２つ以上の冗長ビットを含めることによって得ることができる。通常、冗長ビットは、正規の２値重みづけビットに対して追加のビットである。例えば、数列８，４，２，２，１における太字表示されたビットは、冗長ビットである。冗長性を有するＤＡＣの広義の（しかし必ずしも完全ではない）定義は、ビットの合計重みまたは値が、合計で２Ｎ−１より多いＤＡＣであり、ここでＮは最終２値重みづけ出力ワードにおけるビット数である。すなわち、４ビットＤＡＣに対して、Ｎ＝４、２Ｎ−１＝１５であり、したがってビット重みが合計で１５より多くなる変換器は冗長性を示すことになる。
【００２１】
ディザオフセットの除去に対処するのに必要な冗長性の最少量は、適用されるディザオフセットの範囲に一致する。例えば、初期ビットトライアル以前またはその間に導入される、ランダムディザオフセット値が、２、１、および０の値であると、初期ディザオフセットを除去するために、−２、−１または０の対応するオフセットを、変換の終了前に加算する必要があることになる。変換器がなお正しい結果を得るためには、最小で少なくとも２ＬＳＢの冗長性が、ディザオフセットが除去された後に必要となる。バイポーラディザ（bipolar dither）を有する変換器において、ランダムディザオフセットは、２，１，０および−１とすることができる。次いで、冗長性は、２から−１の範囲を含まなくてはならず、この範囲は、重み＋２の冗長ビットと、−１の重みのさらに別の冗長ビットとによって得ることもできる。
【００２２】
本発明は、冗長性を有する変換器にだけ有効であり、そのような変換器においては、ビットは、従来型２値重みづけ変換器の出力において必要な、通常の２値ビットと直接的には対応しないことがわかる。その結果、変換器アレイの出力を２値重みづけ結果に変換するように、すべての保持ビットのビット重みを合計するために、加算器が設けられる。
【００２３】
多くの変換器においては、ＤＡＣの不完全な設定状態でも変換器を正しく動作させるように、冗長性が付加される。ディジタル式に補正された変換器でも、ＤＮＬ誤差を避けるために冗長性を必要とする。これらまたはその他の理由ために、多くの変換器において必要とされる冗長性の量は、提案されたディザ配設において変換中のオフセット変化から回復するのに必要な量を超えることもある。結果として、この新しいディザ配設を実装するのに追加の冗長性が必要とされないこともある。
【００２４】
ディザは、線形フィードバックシフトレジスタによって提供することのできる擬似乱数発生器と共同で、ディジタル・アナログ変換器を使用することによって生成してもよい。そのような変換器は、アナログ・ディジタル変換器の主アレイ中、例えば、スイッチドキャパシタアレイ中に、またはアナログ・ディジタル変換器アレイがその部分アレイにセグメント化されているところに、結合することもできる。しかしながら、アナログ・ディジタル変換器が、スイッチドキャパシタアレイを使用して実装されているときには、ディザは、そのアレイの制御を変更することによって、そのアレイ中に直接、導入してもよい。ディザは、シングルエンド型変換器におけるコンパレータ基準電圧を変化させるか、またはコンパレータの決定閾値をわずかに動揺させる（perturb）ように、コンパレータへの補助入力を使用するかのいずれかによって、直接、コンパレータに導入してもよい。この技法は、コンパレータに設けられることもあるオフセット補償端末を使用するのに類似しており、シングルエンド型コンパレータまたは差動駆動コンパレータの両方に使用することができる。
【００２５】
図５は、本発明の一態様を構成する、スイッチドキャパシタアナログ・ディジタル変換器の簡略版を模式的に説明している。このアナログ・ディジタル変換器は、全体的に１０で表わす、第１のスイッチドキャパシタアレイを含み、このスイッチドキャパシタアレイは、当業者が使用する命名法に準じて、Ｐ−ＤＡＣとみなすことのできるアナログ・ディジタル変換器として作用する。完全差動コンパレータに対して、同一のアレイがＮ−ＤＡＣを形成して、コンパレータ２２の反転入力２０に接続することもできる。Ｐ−ＤＡＣ１０は、コンパレータ２２の非反転入力２４に接続されている。
【００２６】
この例においては、Ｐ−ＤＡＣは、１次アレイ３０と、結合キャパシタ３４を介して該１次アレイに接続されたサブアレイ３２とを含む、セグメント化アレイとして実装されている。サブアレイは、アレイの合計重みに対して１、２、４および４任意重みの寄与を有する、キャパシタＣ１〜Ｃ４を含む。１次アレイのキャパシタＣ６、Ｃ７およびＣ８は、それぞれ８、１６および３２任意単位の相対重みを有する。サブアレイを使用することによって、キャパシタ間、例えばＣ１とＣ８の間の相対的変倍（scaling）を行うことが可能になり、物理的にＣ３８をＣ１の３２倍の大きさにする必要なく、直接維持することができる。この技法は、当業者にはよく知られており、さらに説明する必要はない。各キャパシタ、Ｃ１〜Ｃ８は、これは当該技術において「トッププレート」および「ボトムプレート」として知られている２つのプレートを有し、ここでＣ６、Ｃ７およびＣ８のトッププレートは、コンパレータ２２に直接接続するのに対して、キャパシタＣ１〜Ｃ４のトッププレートも、この場合は結合キャパシタ３４を介して、コンパレータ２２に接続されている。
【００２７】
キャパシタＣ１〜Ｃ８のボトムプレートは、それぞれのスイッチを介して、Ｖｒｅｆ＋、Ｖｒｅｆ−またはＶｉｎのいずれかに接続されている。この例において、最下位ビットは、キャパシタＣ１によって表わされ、スイッチＳ１は、Ｃ１のボトムプレートをＶｒｅｆ−に接続するのに使用することができるのに対して、スイッチＳ２はＣ１のボトムプレートをＶｒｅｆ＋に接続するのに使用することができる。スイッチＳ１およびＳ２は、それらが両方とも同時に閉止（導通）されないように、逆位相で駆動される。同様に次の最下位ビット（Ｂ１）を表わすＣ２は、サブアレイ内のスイッチＳ３およびＳ４などと関連づけられている。主アレイ３０においては、事情が少し異なり、キャパシタＣ５は、いわゆる「サンプリングキャパシタ」であり、スイッチドキャパシタアレイをセグメント化アレイとして実装することを選択した結果として導入された利得誤差を回避するためにだけ含められている。キャパシタＣ６、Ｃ７およびＣ８は、アナログ・ディジタル変換におけるビットトライアルを実施すること、およびサンプリングキャパシタとしても作動することの両方に使用される。したがって、ビット４を表わすＣ６は、それと関連する３つのスイッチ、すなわちスイッチＳ１１、Ｓ１２およびＳ１３を有する。この例においては、Ｓ１１は、Ｃ６のボトムプレートをＶｒｅｆ−に接続するのに使用し、Ｓ１３は、キャパシタＣ６のボトムプレートをＶｒｅｆ＋に接続するのに使用し、Ｓ１２は、キャパシタＣ６のボトムプレートをサンプリング中にＶｉｎに接続するのに使用することができる。類似のスイッチが、キャパシタＣ７およびＣ８と関連して設けられている。
【００２８】
従来型変換器、すなわちディザを備えない変換器におけるサンプリングフェーズ中に、Ｓ１２、Ｓ１５およびＳ１８は、サンプリング中に閉止されており、Ｓ１１、Ｓ１３、Ｓ１４、Ｓ１６、Ｓ１７およびＳ１９はサンプリング中に開放されている。さらに、Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ９は閉止され、Ｓ２、Ｓ４、Ｓ６、Ｓ８は開放されていることになる。サンプリングキャパシタが設けられているために、Ｓ１０も閉止され、Ｓ９は開放されている。この文脈では、閉止は導通を意味し、開放は高インピーダンスを意味する。サンプリングフェーズ中に、さらに別のスイッチＳ２０が閉止される。サンプリングは、Ｓ２０を開放することによって終了する。
【００２９】
システム設計者が、例えば、いずれかの位のＤＮＬ誤差が、キャパシタＣ６、Ｃ７およびＣ８だけに関して発生しやすく、それが主アレイ３０内で与えられる最上位ビット重みであると決定する場合には、ビットＢ４、Ｂ５およびＢ６に対応するＣ６、Ｃ７、Ｃ８の変換中に、または少なくともビットＢ４の変換中に、ディザを与えてもよい。設計者が、ビットＢ４、Ｂ５およびＢ６の変換のためにディザを付加することを選択したとする。これを行うためには、スイッチＳ２０を開放した後に、擬似ランダムディザ回路４０が、キャパシタＣ１およびＣ２と関連するスイッチを制御するのに使用される、２ビットディザワードを生成する。このディザワードは、ＳＡＲ変換を実施するために、当業者には知られている方法でスイッチ位置を制御する、制御ロジック４２に送られる。ディザ回路４０からのこの値は、Ｃ１およびＣ２に対するスイッチ位置を、ディザビットＤ０が設定されている場合には、スイッチＳ２を閉止しスイッチＳ１を開放するように、ディザビットＤ１が設定されている場合には、スイッチＳ４を閉止しＳ３を開放するように、変更する。
【００３０】
サンプリングフェーズが完了した後にスイッチ状態が変化すると、コンパレータ２２の非反転入力２４に発生する電圧がわずかに変更される。次いで、ビットＢ６、Ｂ５およびＢ４に対するビットトライアルが、通常の方法で実施される。これらのビットが決定された後に、ディジタル・アナログ変換プロセスが正常な方法で継続できるように、キャパシタＣ１およびＣ２に関連するスイッチが、その通常状態に、すなわちＣ１およびＣ２のボトムプレートがＶｒｅｆ−に戻される。残りのビットトライアルＢ０、Ｂ１、Ｂ２およびＢ３は、通常の方法で実施され、冗長ビットＢ３を含む保持ビットに対する重みを加算することによって、最終結果が決定される。
【００３１】
このプロセスの間に、ビットＢ０からＢ６までのビットトライアルが従来方法で実施され、すなわちトライアルされるビット、例えば、最上位ビットがそのボトムプレートを一時的にＶｒｅｆ＋に接続されて、コンパレータの非反転入力２４に発生する電圧を、反転入力に発生する電圧と比較して、非反転入力２４の電圧が、反転入力の電圧を超える場合には、そのビットは棄却され、そうでなければ保持される。次いで、上位側ビットいずれかの状態を、それら自身のそれぞれのビットトライアルにより決定されるトライアル状態に保持した状態で、次のビットがトライアルされる。
【００３２】
この配設によって、スイッチドキャパシタアレイは、サンプリング、変換およびディザ関数の両方を実施することが可能となることがわかる。ディザ値は、最上位ビット、すなわちビットＢ４、Ｂ５およびＢ６に対するビットトライアル間に一定に保持されると説明したが、ディザは、実際にはこのフェーズの間に変えることもできる。これによって、限界決定閾をさらに移動させ、したがって、ＤＮＬ誤差の結果的な改善を伴ってこれらの決定のさらなるスミアリングが可能となる。
【００３３】
上記の例において、ディザは、初期のビットトライアル中に、ディザキャパシタを取得フェーズ中の固定状態から初期ビットトライアル中のランダム状態に切り換えることによって付加される。ディザキャパシタを、取得フェーズ中はそれらのランダム状態に設定し、次いで、それらを固定状態に切り換えるか、または初期ビットトライアル中に想定されるさらに別のディザ状態または複数の状態に切り換えることによって、初期ビットトライアルにディザを課することも可能である。次いで、ディザキャパシタを、変換の終了までに、それらの元の取得ディザ状態に戻すことが必要である。この配設は、ＤＡＣ電圧における必要なランダムオフセットまたはパータベーションが、ディザキャパシタが、初期ビットトライアル中に、それらのサンプリングされたディザ状態から外れて切り換えられたときにのみ発生するという理由で、有効である。変換の終了までに、ディザキャパシタはその元の状態に戻り、それによってパータベーションは除去されている。態様によっては、選択されたキャパシタを、取得フェーズの間はディザ処理された状態に設定し、次いで、固定状態、またはさらに別のディザ状態、あるいは初期ビットトライアルの状態に設定して、次いで異なるキャパシタを使用して、変換の終了までにＤＡＣ値における加えられたランダムオフセットを除去することもできる。しかしながら、これらの配設には、ディザを加えるのに追加のキャパシタを必要としないという、図５に示す態様の便益がない。
【００３４】
図６に示すように、アナログ・ディジタル変換器がシングルエンド型の場合には、コンパレータ２２の反転入力２０に発生する電圧に対してパータベーション方向を適用することが可能となる。そのような配設においては、追加のディザＤＡＣ５０を、擬似ランダムディザ回路４０から直接駆動してもよい。代替的には、ディジタル領域装置を使用するのではなく、１つのコンポーネント全体にわたる熱ノイズを増幅してサンプリング、保持し、ディザが必要となるビットトライアル中に、真にランダムな値を反転入力２０に供給してもよい。次いで、残りの下位側ビットトライアルのために、反転入力を、接地またはＶｅｒｆ−に接続してもよい。これには、バイポーラ冗長性を含めることが必要となることもあり、この冗長性は、さらなる冗長ビット、例えばＣ４のさらに別の事例であるが、それに任意選択で異なる重みをつけて設けることによって導入することが可能であり、この場合には、デフォールト接続スイッチＳ７およびＳ８が、図６に示されたＳ７およびＳ８に対するものと比較して逆転される。
【産業上の利用可能性】
【００３５】
本発明を、簡単にするために低解像度変換器について説明したが、高解像度、例えば１２、１４および１６ビット変換器に適用することができる。例えば、１２ビット変換器において、例えば最初の８または９ビットの変換中にディザが加えられるが、これは設計者の裁量によるものであり、ディザはより長く維持することも、より早く除去することもできる。
したがって、変換時間の増大という代償なしに、または変換プロセス中に変換器に加えられたアナログディザ値のディジタル等価量を除去する目的で出力値を再計算するために、追加の搭載回路を設ける必要なしに、ＤＮＬ誤差を改善したアナログ・ディジタル変換器を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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