(57)【特許請求の範囲】
【請求項１】
複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、
第１のリフレッシュ用制御信号と前記第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、
前記複数のエリアからメモリセルのホールド特性に基づいて決められた一部のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、
待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行い、非待機状態において、前記第１のエリアと前記第１のエリア以外のエリアとに対して前記第１のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする半導体記憶装置。
【請求項２】
複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、
第１のリフレッシュ用制御信号と前記該第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、
前記複数のエリアから一部のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、
前記メモリセルを選択する第１のアドレス信号が予め決められた第１のアドレス範囲内にあるときには前記第１のアドレス信号を前記第１のエリアに含まれる第２のアドレス信号に変換し、前記第１のアドレス信号が前記第１のアドレス範囲内にないときには前記第１のアドレス信号を前記第１のエリア以外のエリアに含まれる第３のアドレス信号に変換するアドレス変換手段と、
待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行い、非待機状態において、前記第１のエリアと前記第１のエリア以外のエリアとに対して前記第１のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする半導体記憶装置。
【請求項３】
複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、
第１のリフレッシュ用制御信号と前記第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、
前記複数のエリアから一部のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、
前記メモリセルを選択する第１のアドレス信号の所定上位のビットが予め決められた第１のアドレス範囲内にあるときには前記第１のアドレス信号の前記所定ビットを除いたビットを用いて前記第１のエリアへアクセスするよう制御し、前記第１のアドレス信号が前記第１のアドレス範囲内にないときには前記第１のエリア以外のエリアへアクセスするよう制御する制御手段と、
待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行い、非待機状態において、前記第１のエリアと前記第１のエリア以外のエリアとに対して前記第１のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする半導体記憶装置。
【請求項４】
所定の信号に応答して活性化し、活性化状態において入力された第４のアドレス信号に基づいて前記第１のアドレス範囲を設定する第２の設定手段をさらに備えることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項５】
前記第１の設定手段が、前記複数のエリアからメモリセルのホールド特性に基づいて決められた一部のエリアを前記第１のエリアとして設定することを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第１の設定手段が、過電流で切断されるフューズを有し、前記フューズを切断することで、前記複数のエリアから一部のエリアを前記第１のエリアとして設定することを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。
【請求項７】
請求項１〜６のいずれか１項記載の半導体記憶装置の製造方法であって、前記メモリセルアレイのホールド特性の測定結果に応じて前記第１の設定手段をプログラムする過程を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から構成されている半導体記憶装置及びその製造方法に係り、特にスタンバイ状態に対応した動作モードを有する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などに代表される携帯機器では、多機能化が進み、それに伴って必要となるＲＡＭ（ランダム・アクセス・メモリ）の容量が増大する傾向にある。そのため、これまで用いられてきた消費電流がより小さい特徴を有するＳＲＡＭ（スタティックＲＡＭ）に代えて、大容量化により適したＤＲＡＭを使用したいというニーズが発生してきている。しかしながら、ＤＲＡＭを使用する場合、ＤＲＡＭはデータを保持するためにリフレッシュ動作が必要となるため、特にスタンバイ状態におけるリフレッシュ電流の低減が課題となる。
【０００３】
ＤＲＡＭにおけるリフレッシュ電流は、ＤＲＡＭを構成するメモリセルアレイの各セルに対するリフレッシュ動作の時間間隔、すなわちリフレッシュサイクルの長さによって決定され、リフレッシュサイクルが長いほど小さくなる。このリフレッシュサイクルは、メモリセルアレイを構成する複数のメモリセルのうち、ホールド特性の最も悪いセル（ワーストビット）で決定される。つまり、ワーストビットのセルでもデータを保持できるように、そのホールド時間よりもリフレッシュサイクルの長さを短くしなければならない。図７に示したグラフのように、横軸にホールド時間をとり、縦軸にメモリセル数をとると、一般に、メモリセル全体の中ではホールド時間の悪いセルよりもホールド時間の良いセルが圧倒的に多く、大部分のセルのホールド時間はワーストビットのセルのホールド時間に比べて一桁以上良い（長い）傾向が見られる。しかしながら、リフレッシュサイクルは図示したようにワーストビットのセルのホールド時間によって決まるため、リフレッシュ時に大部分のセルに対しては必要となる平均電流よりも大きな平均電流を流していることになる。
【０００４】
図７に示すような大部分のセルに対する不要なリフレッシュ電流の削減を図った従来の技術の一例が特許第２５４６１６１号公報（特開平６−８９５７１号公報）に記載されている。この公報に記載されている半導体記憶装置には、製造工程におけるウェハ段階のＤＲＡＭのプロービングテストで測定したホールド特性に基づいて、行アドレス毎に、特性が悪いセルには通常のリフレッシュサイクルでリフレッシュ動作を実施し、それ以外のセルには長いリフレッシュサイクルでリフレッシュ動作を実施するための制御回路が設けられている。リフレッシュサイクルの切り換えは、外部から供給されるリフレッシュ信号を直接リフレッシュ用の回路に与えるか、あるいはカウンタを介して周期を長くした後にリフレッシュ回路に与えるかすることで行われる。その際、どちらの信号を用いるかという設定は、製造工程において行アドレス毎に設けられている配線をレーザーを利用して切断することでプログラミングしたり、あるいはプログラマブルＲＯＭ（リード・オンリ・メモリ）にホールド特性に対応したデータを行アドレス単位で書き込んでおき、動作時に行アドレス毎それを読み出して、読み出したデータに基づいて行われるようになっている。
【０００５】
一方、上述したような半導体記憶装置を搭載する携帯機器側では、動作仕様に応じて半導体記憶装置に記憶するデータの保持方法が分類されることがある。例えば、携帯電話の場合、重要なデータがあればそれはまずフラッシュメモリに書き込みに行く。それによって重要なデータはスタンバイかどうかに関わらずデータを保持することが可能となる。例えば、電話番号簿のようなデータは非常に重要なので、ＲＡＭ（揮発性メモリ）に入れずにフラッシュメモリに入れられる。他方ＲＡＭの用途は、例えば２つに分割され、一つはワーク領域としてＣＰＵ（中央処理装置）によって種々の処理の際に一時的に使用される（ＣＰＵ内にもメモリはあるが非常に容量が小さい）短期保存用と、長期保存用とに分類される。携帯電話における待ち受け時の状態では、外部から入ってくる情報は少ないが、ユーザーが携帯電話を使用していない間にもＣＰＵが隠れた状態で処理をすることがある。例えば、料金の計算や基地局とのやりとりを行っている。こうした処理に使用されるデータは、長期保存用のメモリに保持し、スタンバイ時においても消えないようにしておく必要がある。ここで、データの値がスタンバイ時において不変であればフラッシュメモリに書き込むことも考えられるが、処理の際に読み書きするような場合、フラッシュメモリではアクセスタイムが遅く処理に時間がかかるのでＲＡＭが望ましい。
【０００６】
上記の様な機器側の使用条件を考慮してスタンバイ時のＤＲＡＭの消費電流の低減を図った従来の技術の一例が、特開平１１−２１３６５８号公報および特開２０００−２１１６２号公報に記載されている。これらの公報に記載されている半導体記憶装置では、メモリセルアレイを複数の領域に分割し、スタンバイ時にメモリ領域全体をリフレッシュするのではなく、一部分だけをリフレッシュするようにしている。メモリセルアレイを幾つかの領域に分割し、例えば、２つのメモリ領域のうち重要な情報が保持されている領域だけをリフレッシュして、重要でない情報が保持されている領域はリフレッシュしないようにしたり、ＲＣＢ（リフレッシュ制御ビット）の値を外部から指定することによって、メモリセル領域のどの領域をリフレッシュするかを設定可能としたりしている。
【０００７】
【発明が解決しようとする課題】
上述した従来の技術において、一方、ホールド特性を考慮し、行アドレス毎にリフレッシュサイクルを切り換えるものでは、特にＤＲＡＭの記憶容量を大きくしようとした場合、切り換えのための回路や切り替えの基準となるデータを保持するための回路の規模が大きくなってしまったり、それらのデータの読み出しに時間が掛かってしまったり、それらの回路を動作させるために消費電流が大きくなってしまうという課題が考えられる。他方、特開平１１−２１３６５８号公報、特開２０００−２１１６２号公報等に記載されている技術では、搭載する機器側の動作モードに適した動作モードを有してはいるものの、メモリセルのホールド特性に対する考慮がなされていないという課題があった。
【０００８】
そこで、本発明は、上述したよう従来の技術における課題の解決を図り、スタンバイ状態に対応した動作モードを有する半導体記憶装置において、スタンバイ状態における平均消費電流を従来よりも低減することができる半導体記憶装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は、複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、第１のリフレッシュ用制御信号と前記第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、前記複数のエリアからメモリセルのホールド特性に基づいて決められた任意のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする。
【００１０】
請求項２記載の発明は、複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、第１のリフレッシュ用制御信号と前記該第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、前記複数のエリアから任意のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、前記メモリセルを選択する第１のアドレス信号が予め決められた第１のアドレス範囲内にあるときには前記第１のアドレス信号を前記第１のエリアに含まれる第２のアドレス信号に変換し、前記第１のアドレス信号が前記第１のアドレス範囲内にないときには前記第１のアドレス信号を前記第１のエリア以外のエリアに含まれる第３のアドレス信号に変換するアドレス変換手段と、待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする。
請求項３記載の発明は、複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、第１のリフレッシュ用制御信号と前記第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、前記複数のエリアから任意のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、前記メモリセルを選択する第１のアドレス信号の所定上位のビットが予め決められた第１のアドレス範囲内にあるときには前記第１のアドレス信号の前記所定ビットを除いたビットを用いて前記第１のエリアへアクセスするよう制御し、前記第１のアドレス信号が前記第１のアドレス範囲内にないときには前記第１のエリア以外のエリアへアクセスするよう制御する制御手段と、待機状態において前記第１のエリアに対して前記第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを備えることを特徴とする。
請求項４記載の発明は、請求項２または３記載の半導体記憶装置において、所定の信号に応答して活性化し、活性化状態において入力された第４のアドレス信号に基づいて前記第１のアドレス範囲を設定する第２の設定手段をさらに備えることを特徴とする。
【００１１】
請求項５記載の発明は、請求項２〜４のいずれか１項記載の半導体記憶装置において、前記第１の設定手段が、前記複数のエリアからメモリセルのホールド特性に基づいて決められた任意のエリアを前記第１のエリアとして設定することを特徴とする。
請求項６記載の発明は、請求項１〜５のいずれか１項半導体記憶装置において、前記リフレッシュ動作制御手段が、非待機状態において、前記第１のエリアに対しては前記第１または第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行い、前記第１のエリア以外のエリアに対しては前記第１のリフレッシュ用制御信号に基づくリフレッシュ動作を行うことを特徴とする。
請求項７記載の発明は、請求項１〜５のいずれか１項記載の半導体記憶装置において、前記リフレッシュ動作制御手段が、非待機状態において、前記第１のエリアと前記第１のエリア以外のエリアとに対して前記第１のリフレッシュ用制御信号に基づくリフレッシュ動作を行うことを特徴とする。
請求項８記載の発明は、請求項１〜７のいずれか１項記載の半導体記憶装置において、前記第１の設定手段が、過電流で切断されるフューズを有し、前記フューズを切断することで、前記複数のエリアから任意のエリアを前記第１のエリアとして設定することを特徴とする。
請求項９記載の発明は、請求項１〜８のいずれか１項記載の半導体記憶装置の製造方法であって、前記メモリセルアレイのホールド特性の測定結果に応じて前記第１の設定手段をプログラムする過程を含むことを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明による半導体記憶装置の実施の形態について説明する。図１は、本発明による半導体記憶装置の一実施の形態の構成を示すブロック図である。本実施形態の半導体記憶装置は、メモリセルアレイ１０を分割構成する４個のセルアレイ（１）１０１、セルアレイ（２）１０２、セルアレイ（３）１０３、およびセルアレイ（４）１０４と、メモリセルアレイ１０へのアクセスを制御するための図１に示す各構成要素と、図示を省略したデータバス、アドレスラッチ回路等の他の回路とから構成されている。
【００１３】
セルアレイ（１）１０１〜（４）１０４は、複数のＤＲＡＭセルと、各ＤＲＡＭセルに接続されたロウデコーダ、カラムデコーダ、センスアンプ・リセット回路、ブースト電源、基盤電圧発生回路、およびリファレス電圧発生回路とをそれぞれ有して構成されていて、アドレスＡおよびセルアレイ選択信号Ｂ１〜Ｂ４で指定されるメモリセルに対して、センスアンプを介して図示していないデータバス上のデータを書き込んだり、データバス上にデータを読み出したり、あるいはリフレッシュ動作を実行したりする。この場合、ブースト電源、基盤電圧発生回路、およびリファレス電圧発生回路は、セルアレイ（１）〜（４）毎に設けられ、対応するセルアレイ選択信号Ｂ１〜Ｂ４がアクティブなときにのみ動作させられるようになっている。ただし、これらの回路はすべてのセルアレイに対して共通に設けるようにしてもよい。
【００１４】
セルアレイ（１）１０１〜（４）１０４の各構成要素は、従来のＤＲＡＭセルの構成要素と同様に構成されている。各ＤＲＡＭセルは、１つのトランジスタと１つのキャパシタから構成されていて、行方向および列方向に形成された複数のワード線およびビット線（またはビット線対；以下同じ）のいずれかの交点の位置に行列状に配置されている。ロウデコーダは、ロウ・センスコントロール１９から供給されるロウイネーブル信号ＲＥがアクティブのときにアドレスＡに含まれるローアドレスをデコードし、デコード結果で指定されたワード線を活性化させる。カラムデコーダはアドレスＡに含まれる列アドレスをデコードし、デコード結果で指定されたビット線を選択するためのカラム選択信号を生成する。センスアンプ・リセット回路はセンスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。これらのうち、カラムスイッチはカラムデコーダの出力するカラム選択信号で指定されたセンスアンプとデータバスの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥがアクティブのとき、アドレスＡで特定されるメモリセルの接続されたビット線電位をセンス・増幅してデータバスに出力し、あるいは、データバスに供給された書き込みデータをビット線経由でメモリセルに書き込む。リセット回路はプリチャージイネーブル信号ＰＥがアクティブのときに、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。
【００１５】
また、セルアレイ（１）１０１〜（４）１０４にそれぞれ設けられているブースト電源、基盤電圧発生回路、リファレス電圧発生回路は次のような機能を有している。ブースト電源は各メモリセルに接続されているワード線に印加される昇圧電位をロウデコーダに供給する。基板電圧発生回路は各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる。リファレンス電圧発生回路はメモリセルアレイ、センスアンプ・リセット回路内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。
【００１６】
マルチプレクサ１１とマルチプレクサ１２は、リフレッシュコントロール１８から出力される制御信号Ｃ１に基づいて、半導体記憶装置外部から供給されるｎ＋１ビットのアクセスアドレスＡｄｄと、リフレッシュアドレス発生（回路）１７で発生されるｎ＋１ビットのリフレッシュアドレスＡｒ０〜ｎのいずれか一方を選択して、メモリセルアレイ１０に供給されるｎ−１ビットのアドレスＡ（Ａ２〜ｎ）およびエリア設定回路１３に供給される２ビットのアドレスＡ０，１として出力する。ここで、マルチプレクサ１１は、半導体記憶装置外部から供給されるｎ＋１ビットのアクセスアドレスＡｄｄのうちの下位ｎ−１ビットのアドレスＡｄｄ２〜ｎと、リフレッシュアドレス発生（回路）１７で発生されるｎ＋１ビットのリフレッシュアドレスＡｒ０〜ｎのうち下位ｎ−１ビットのアドレスＡｒ２〜ｎのいずれか一方を選択して、メモリセルアレイ１０に供給されるｎ−１ビットのアドレスＡ（Ａ２〜ｎ）として出力する。マルチプレサ１２は、制御信号Ｃ１に基づいて、アクセスアドレスＡｄｄのうちの上位２ビットのアドレスＡｄｄ０，１と、リフレッシュアドレスＡｒ０〜ｎのうちの上位２ビットのアドレスＡｒ０，１のいずれか一方を選択して、アドレスＡ０，１として出力する。
【００１７】
エリア設定回路１３は、２ビットのアドレス信号Ａ０，Ａ１に基づいて、セルアレイ選択信号Ｂ１〜Ｂ４のいずれかを選択し、各信号をアクティブ状態とする。ここでアドレス信号Ａ０，Ａ１に基づく、セルアレイ選択信号Ｂ１〜Ｂ４の選択方法は、プログラム回路１４のプログラム状態に基づいて設定される。エリア設定回路１３とプログラム回路１４の構成例について図２を参照して説明する。
【００１８】
図２に示すエリア設定回路１３には、各１組のＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタから構成されているトランスファーゲート１３０１，１３０２とインバータ１３０３とから構成されているセレクタ回路と、同様にトランスファーゲート１３０５，１３０６とインバータ１３０７とから構成されているセレクタ回路とが設けられている。それらのセレクタ回路はそれぞれ、プログラム回路１４の出力Ｐ０，Ｐ１に基づいて、信号Ａ１またはそれをインバータ１３０４で反転した信号のいずれか、あるいは、信号Ａ０またはそれをインバータ１３０８で反転した信号のいずれかを選択して出力する。各セレクタ回路の出力は、直接あるいはインバータ１３１３，１３１４を介して、４個の２入力ＡＮＤ１３０９，１３１０，１３１１，１３１２に入力される。この構成において、アドレス信号Ａ０，Ａ１が入力されると、ＡＮＤ１３０９，１３１０，１３１１，１３１２の出力であるメモリアレイ選択信号Ｂ１，Ｂ２，Ｂ３，Ｂ４のいずれかが選択されてアクティブにされる。この場合、アドレス信号Ａ０，Ａ１と、選択されるメモリアレイ選択信号Ｂ１，Ｂ２，Ｂ３，Ｂ４との設定は、信号Ｐ０，Ｐ１の値に基づいて図３に示すように設定される。
【００１９】
図３は、図２に示すアドレス信号Ａ０，Ａ１、プログラム回路１４の出力信号Ｐ０，Ｐ１、およびメモリアレイ選択信号Ｂ１，Ｂ２，Ｂ３，Ｂ４の関係を示す図であり、図においてＢ１〜Ｂ４と記入された欄はＢ１〜Ｂ４がアクティブになることを示している。例えば、アドレス信号Ａ０，Ａ１が０，０の場合は、Ｐ１＝１，Ｐ０＝１のときメモリアレイ選択信号Ｂ１がアクティブとなり、Ｐ１＝１，Ｐ０＝０のときメモリアレイ選択信号Ｂ２がアクティブとなり、Ｐ１＝０，Ｐ０＝１のときメモリアレイ選択信号Ｂ３がアクティブとなり、そして、Ｐ１＝０，Ｐ０＝０のときメモリアレイ選択信号Ｂ４がアクティブとなる。すなわち、同一のアドレスＡ０，Ａ１に対して、選択される（対応する）メモリセルアレイ（１）１０１〜（４）１０４は、信号Ｐ０，Ｐ１の状態に応じて任意に切り換えられる。
【００２０】
一方、図２に示すプログラム回路１４は、フューズ回路１４０１、抵抗回路１４０２、インバータ１４０３，１４０４、およびトランジスタ１４０５から構成されている出力Ｐ０用のプログラム部と、フューズ回路１４０６、抵抗回路１４０７、インバータ１４０８，１４０９、およびトランジスタ１４１０から構成されている出力Ｐ１用のプログラム部とから構成されている。フューズ回路１４０１、１４０６は、製造過程における例えばプロービングテストの段階で、レーザや過電流（過電圧）によって切断可能な回路であって、配線、抵抗素子や、トランジスタ、ダイオード等のアクティブ素子を用いて構成されている。フューズ回路１４０１，１４０２が切断されていない状態ではインバータ１４０４，１４０９の入力が“１”となるので出力Ｐ０，Ｐ１は“１”となる。一方、フューズ回路１４０１が切断された場合は出力Ｐ０が“０”に設定され、フューズ回路１４０６が切断された場合は出力Ｐ１が“０”に設定される。このように本実施形態においては、出力Ｐ０、Ｐ１の状態が、半導体記憶装置の製造過程で半導体記憶装置毎に任意に設定可能となっている。
【００２１】
従来の技術で述べたように、本実施形態の半導体記憶装置が適用可能な携帯電話では、スタンバイ状態において、メモリセルアレイ１０の全領域ではなく所定のアドレス範囲の一部の領域のみのデータを保持できればよいというものがある。そのような携帯電話からの要求仕様は、例えば外部アドレスＡｄｄの上位２ビットＡｄｄ０，１がともに０となる全領域の４分の１に対応する領域をスタンバイ状態におけるデータ保持領域に指定し、かつスタンバイ状態における消費電流を、動作状態（非スタンバイ状態）における消費電流よりも小さい所定の値以下に維持するようにというかたちで与えられる。図７を参照して説明したように、メモリセルの製造品質を考えた場合、メモリセルの一部の領域でホールド特性が良好でない場合でも、残りの大部分の領域のホールド特性は良好であるということが多い。すなわち、例えばメモリセルを４つの領域に分割した場合に、１または２つの領域にホールド特性の悪いメモリセルがあったとしても、残りの３または２つの領域のメモリセルはすべてホールド特性を満足できるという可能性が少なからず発生する。上述したように本実施形態では、プログラム回路１４をプログラムすることでアドレスＡｄｄ０，１＝０，０に対応するメモリ領域を、セルアレイ（１）１０１〜（４）１０４の４つの領域から、半導体記憶装置毎に任意に選択した１つの領域に設定することが可能である。つまり、製造過程におけるメモリセルのホールド特性の評価結果に基づいてホールド特性が要求仕様を満足できる領域を選択するようにすれば、４つの領域の全部がホールド特性の要求仕様を満足できない場合でも、少なくとも１つの領域のホールド特性がスタンバイ状態の要求仕様を満足していれば、半導体記憶装置としての要求仕様を満足できることになる。したがって、常に決まったセルアレイをアドレスＡｄｄ０，１＝０，０に対応する領域とする場合に比べ、製品の良品率を向上させることができる。
【００２２】
次に、図１の他の回路について説明を行う。図１に示すＡＴＤ（Address Transition Detector ；アドレス変化検出）回路１５は、アドレスＡｄｄ（Ａｄｄ０〜ｎ）の何れかに変化が発生したときにワンショットのパルス信号（アドレス変化検出信号）を発生して出力する回路である。
【００２３】
タイマー１６は、例えば図４に示すように、比較的周期の短いクロック信号を発生する高速タイマー１６０１と、比較的周期の長いクロック信号を発生する低速タイマー１６０２と、チップセレクト信号ＣＳに従って高速タイマー１６０１の出力と低速タイマー１６０２の出力のいずれかを選択して信号Ｔとして出力する１組のトランスファーゲート１６０３，１６０４およびインバータ１６０５からなるセレクト回路とから構成されている。チップセレクト信号ＣＳは、外部から供給される信号であって、半導体記憶装置をアクティブモード（非スタンバイモード）にする場合にアクティブ（この例では“１”とする）とされ、スタンバイモードにする場合にディアクティブ（この例では“０”とする）とされる信号である。図４に示す構成では、タイマー１６は、出力Ｔとして、チップセレクト信号ＣＳが“１”のとき周期の短いクロック信号を出力し、“０”のとき周期の長いクロック信号を出力する。この場合、周期の短い信号は、全領域のホールド時間、すなわち図７の例ではワーストビットのホールド時間よりも短く設定する。
【００２４】
リフレッシュコントロール１８は、ＡＴＤ１５から供給されるアドレス変化検出信号と、タイマー１６から供給されるクロック信号Ｔに基づいて、メモリセルアレイ１０のリフレッシュ動作を行うタイミングを決定し、リフレッシュ動作を制御するための制御信号Ｃ１，Ｃ２およびＲＴを発生する。各リフレッシュ動作は、アドレス信号に変化が有った場合か、半導体記憶装置が外部から最後にアクセスされてからの経過時間が所定のリフレッシュ時間を越えた場合に実行される。その際、リフレッシュコントロール１８内で経過時間を測定するためのリフレッシュタイマはＡＴＤ１５から出力されるアドレス変化検出信号が有効となる度にリセットされて計時を再開するように構成されている。制御信号Ｃ１は、マルチプレクサ１１，１２によって選択されるアドレス信号を切り換える信号であり、リフレッシュ動作を行う期間はアドレス信号Ａｒ０〜ｎが選択され、それ以外の期間に外部から供給されるアドレス信号Ａｄｄ０〜ｎが選択されるように変化される。ただし、チップセレクト信号ＣＳが“０”の場合は、常にＣ１＝“０”となるように制御される。制御信号Ｃ２は、複数の信号から構成されるものであって、リフレッシュ動作を行う期間やタイミングを示す信号を含んでいる。制御信号ＲＴは、リフレッシュする各メモリセルを指定するアドレス信号Ａｒ０〜ｎの切り換えタイミングを指示するクロック信号であり、タイマー１６から出力される信号Ｔの周期に同期して変化する。したがって、制御信号ＲＴの周期は、チップセレクト信号ＣＳが“１”のとき短くなり、“０”のとき長くなる。
【００２５】
リフレッシュアドレス発生（回路）１７は、制御信号ＲＴに基づいてｎ＋１ビットのリフレッシュアドレス信号Ａｒ０〜ｎを発生する回路である。リフレッシュアドレス発生回路１７は、例えば図５に示すように構成されている。図５に示すリフレッシュアドレス発生回路１７は、互いに直列に接続されているｎ−１個の１ビットシフトレジスタ１７０３からなる下位バイナリーカウンタ１７０１と、２個の１ビットシフトレジスタ１７０３からなる上位バイナリーカウンタ１７０２と、上位バイナリーカウンタ１７０２を構成する２個の１ビットシフトレジスタ１７０３の出力の一方と、チップセレクト信号ＣＳとをそれぞれ入力とする２個の２入力ＡＮＤ１７１０，１７１１とから構成されている。この場合、合計ｎ＋１個の各１ビットシフトレジスタ１７０３は制御信号ＲＴのクロック数をカウントするｎ＋１ビットのバイナリーカウンタとして動作し、各１ビットシフトレジスタ１７０３の出力は制御信号ＲＴのクロック数に対応してカウントアップする。この場合、下位バイナリーカウンタ１７０１を構成するｎ−１個の１ビットシフトレジスタ１７０３の出力は、リフレッシュ動作を実行するメモリセルを指定するアドレス信号Ａｒｎ〜Ａｒ２を形成し、チップセレクト信号ＣＳが“１”のときＡＮＤ１７１１，１７１０は上位バイナリーカウンタ１７０２を構成する２個の１ビットシフトレジスタ１７０３の出力をそのまま出力するので、２個の１ビットシフトレジスタ１７０３の出力がアドレス信号Ａｒ１〜Ａｒ０を形成する。一方、本実施の形態においてはチップセレクト信号ＣＳはスタンバイモードで“０”となるので、スタンバイモードではアドレス信号Ａｒ１，Ａｒ０はともに常時“０”となる。
【００２６】
ロウ・センスコントロール１９は、制御信号Ｃ２に基づいて、リフレッシュに必要となるロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥを発生させるための回路である。ロウ・センスコントロール１９は、リフレッシュ動作期間中に外部からのアクセス要求により生じるアドレス変化検出信号の立ち上がりタイミング、またはセルフリフレッシュのタイミングでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。ロウ・センスコントロール１９は、また、ロウイネーブル信号ＲＥを所定時間遅延させてセンスアンプイネーブル信号ＳＥを生成する。ロウ・センスコントロール１９は、さらに、ロウイネーブル信号ＲＥを所定時間分遅延させた信号の立ち上がりから所定時間分のパルス幅を持ったワンショットパルスを発生させ、これをプリチャージイネーブル信号ＰＥとして出力する。
【００２７】
次に、以上のように構成される本実施形態の半導体記憶装置の動作について説明する。
【００２８】
（１）チップセレクト信号ＣＳが“１”の場合は、半導体記憶装置はアクティブモードで動作する。このモードでは、アドレス信号Ａｄｄによってメモリセルアレイ１０内のアクセス先を指定し、図示していない書き込みを指示するライトイネーブル信号または読み出しを指示するアウトプットイネーブル信号をアクティブにすることで、データバスを介してデータの書き込みまたは読み出し動作を行うことができる。この場合、タイマー１６からは信号Ｔとして短い周期のクロック信号が出力されるので、セルアレイ（１）１０１〜（４）１０４に対するリフレッシュ動作は短周期のリフレッシュサイクルで行われる。また、リフレッシュアドレス発生回路１７からはリフレッシュアドレス信号Ａｒ０〜ｎとしてすべてのセルアレイ（１）１０１〜（４）１０４に対応する値が出力されるので、すべてのセルアレイ（１）１０１〜（４）１０４においてデータが保持される。
【００２９】
（２）チップセレクト信号ＣＳが“０”の場合は、半導体記憶装置はスタンバイモードで動作する。このモードでは、タイマー１６からは信号Ｔとして長い周期のクロック信号が出力される。また制御信号Ｃ１は“０”に設定される。また、リフレッシュアドレス発生回路１７から発生される信号Ａｒ０，Ａｒ１は“０”となる。この場合マルチプレクサ１１，１２はリフレッシュアドレスＡｒを選択するので、Ａｒ０，Ａｒ１＝Ａ０，Ａ１＝０，０となり、エリア設定回路１３によってＡ０，Ａ１＝０，０およびプログラム回路１４の出力Ｐ０，Ｐ１の値に基づいてアクティブとなったエリア選択信号Ｂ１〜Ｂ４のいずれか１つの信号に対応する、セルアレイ（１）１０１〜（４）１０４の中の１つのセルアレイがリフレッシュ動作の対象として選択される。そして、選択されたセルアレイ（１）１０１〜（４）１０４の中から１つのセルアレイには、リフレッシュアドレス信号Ａｒ２〜ｎに一致するアドレス信号Ａ２〜ｎが供給されるとともに、長周期のリフレッシュサイクルでリフレッシュ動作が実行される。従って、セルアレイ（１）１０１〜（４）１０４のうちの選択された１つのエリアにおいてのみデータが保持されることになる。
【００３０】
図６にチップセレクト信号ＣＳとアドレス信号Ａ０，Ａ１の値を変化させたときのメモリセルアレイ１０の各領域におけるデータの保持状態およびリフレッシュサイクルの周期の変化をまとめて示す。チップセレクト信号ＣＳが“１”（＝“Ｈ”；アクティブモード）の場合、アドレス信号Ａ０，Ａ１を０，０〜１，１に変化させると、信号Ａ０，Ａ１が“０，０”、“０，１”、“１，０”、“１，１”のとき、プログラム回路１４の状態に応じてセルアレイ（１）１０１〜（４）１０４のいずれかが選択的にアクセス先に設定される。この場合、すべてのセルアレイ（１）１０１〜（４）１０４に対して短周期のリフレッシュサイクルでリフレッシュ動作が実行される。一方、チップセレクト信号ＣＳが“０”（＝“Ｌ”；スタンバイモード）の場合、セルアレイ（１）１０１〜（４）１０４のうちアドレスＡ０，Ａ１＝０，０に対応するように設定されているただ１つセルアレイがアクセス先に設定されて、長周期のリフレッシュサイクルでリフレッシュ動作が実行され、セルアレイ（１）１０１〜（４）１０４のうち残りの３つのセルアレイに対してはリフレッシュ動作が実行されなくなる。したがって、アドレス信号Ａ０，Ａ１＝０，０に対応するように設定されているセルアレイ（セルアレイ（１）１０１〜（４）１０４のいずれか１つ）においてのみデータが保持されることになる。
【００３１】
なお、上記構成においては、チップセレクト信号ＣＳが“１”のアクティブモードでは、すべてのセルアレイ（１）１０１〜（４）１０４に対して共通に短い周期のリフレッシュサイクルによるリフレッシュ動作を行うこととしているが、例えば、アクティブモードにおいても、スタンバイモードにおいてデータを保持する領域に設定されている領域に対しては、アクティブモードにおいても長い周期のリフレッシュサイクルによるリフレッシュ動作を行うように変更してもよい。
【００３２】
以上述べたように本実施形態の半導体記憶装置では、エリア選択用のアドレスＡ０，Ａ１とメモリセルアレイ１０との間にそれらの間の対応関係を切り換えるためのエリア設定回路１３を設け、エリア設定回路１３がアドレスＡ０，Ａ１をそのまま通すか反転させるかすることで、外部から見たときのエリアと実際に内部でアクセスされるエリアが切り換えられるようになっている。そのため、例えば、外部アドレスＡｄｄ０，１＝０，０でアクセスされるエリアをスタンバイ状態でデータを保持するためのエリアとする場合に、Ａｄｄ０，１＝０，０でアクセスされるエリアをセルアレイ（１）〜（４）のうちでホールド特性が良好なエリアとなるようにプログラム回路１４を設定することができる。すなわち、外部からＡｄｄ０，１＝０，０で指定される範囲のメモリ領域が、４つのエリアのうちホールド特性の良いエリアとなるようにプログラム（写像）可能なので、それによって製品としてのリフレッシュサイクルを長くすることが可能となり、スタンバイ状態の消費電流であるスタンバイ電流を小さくすることが可能となる。
【００３３】
エリア設定回路１３における切り換え方法を設定する際には、どのエリアがホールド特性が良くどのエリアがホールド特性が悪いかを判定する必要がある。この判定はウェハの評価の段階で行い、その評価結果から得たデータを保持するためにプログラム回路１４を半導体記憶装置に設けて、そのプログラム回路１４に対してチップ毎にプログラミングを実施できるようにしている。このプログラミング（データの書き込み）は、上記の構成では例えば不良セル救済のためのリダンダンシ回路で使用されているフューズ回路と同様のものを使用することとしている。
【００３４】
本実施の形態では、プログラム回路１４をホールド特性の評価結果に基づいてプログラムすることとし、さらにリフレッシュサイクルを変更（リフレッシュサイクルの切り換え）できるようにしている。このプログラムによって、メモリセルアレイの一部のデータを保持するスタンバイモードでは、ホールド特性が最も良いエリアでデータを保持するのに十分なだけの長い周期のリフレッシュサイクルを使用できるようにしている。しかしながら、メモリセルアレイ全体のデータを保持するモードのときにはホールド特性が最も良いエリアのセルよりもホールド特性の悪いセルが含まれたエリアをリフレッシュする必要があるため、ホールド特性が最も良いエリアのデータ保持の際のリフレッシュサイクルをそのまま使用することはできない。そこで、モードに応じたリフレッシュサイクルの切り替えを行うようにしている。
【００３５】
本実施形態では、ホールド特性の良いエリアをスタンバイ時のデータ保持エリアとして選択可能とし、スタンバイ時は選択されたエリアに対してのみリフレッシュを行い、そのリフレッシュサイクルをメモリセルアレイ全体をリフレッシュする場合のものよりも長くするようにしている。長い周期のリフレッシュサイクルと短い周期のリフレッシュサイクルの設定にあたっては、ホールド特性が最も良いエリアのみリフレッシュするときのリフレッシュサイクルがメモリセルアレイ全体をリフレッシュするときのリフレッシュサイクルと如何なる関係にあるのか半導体記憶装置の製造テスト段階で測定し、この測定結果に基づいてホールド時間を適切なものに設定することが望ましい。ただし、ある程度予想がつけば、メモリセルアレイ全体をリフレッシュするときのリフレッシュサイクルの２倍、４倍、８倍等の固定値に設定することができる。
【００３６】
また、外部からリフレッシュを制御するメモリではリフレッシュサイクルが決められているが、本実施形態の疑似ＳＲＡＭのように内部でセルフリフレッシュを行うようなものではチップ内部にタイマーを持っている。このタイマーをどの程度の周期で動作させるのかはウェハレベルの評価の際にトリミングで調整することができる。したがって、製品の実力（ホールド時間）に応じてタイマーの値をトリミングによって調整するようにしても良い。
【００３７】
本実施形態では、スタンバイ状態におけるデータ保持エリアを外部からみて特定のエリア（アドレス範囲）となるように固定させている。これに対して、システム側で半導体記憶装置を使用するにあたって、半導体記憶装置の仕様が複数のなかのどこかは指定されていないがあるエリアがデータ保持に適しているということとした場合に、そのエリアを使用するための制御を外部のシステム側で行うことも可能であるが、内部で実施するよりも複雑になることが考えられる。すなわち、どの領域のホールド特性が良いのかをシステム側で見る（すなわち、例えばデータを書いてある時間経ってから読み出して比較することによって、出来が良いかどうかを判断するというような試験を行う）のはシステム側の負担が大きくなると予想される。そこで、本実施の形態では、実際にシステムを作る上での利便性を図るため、システムから見た場合にどの領域に大事なデータを入れるのかを予め決めておくようにしているのである。なお、例えば携帯電話にしても多数の会社があるため、各社にとって大事なデータを入れるエリアが異なっている場合が考えられるが、その場合も、本実施形態によれば、図３に示すようにプログラミングによってデータ保持エリアをアドレスＡｄｄ０，１＝０，０に対応する領域するのか、あるいはＡｄｄ０，１＝１，１に対応するエリアにするのかといった仕様は、任意に変更可能である。
【００３８】
なお、本発明の半導体記憶装置の適用においては、例えばＡ社では１つのエリアに重要なデータを入れるが、Ｂ社ではメモリセルアレイの半分の領域（例えばアドレスＡｄｄ０，１＝０，０と０，１のアドレス範囲に対応するエリア）に重要なデータを入れるといった使用方法が考えられる。つまり、４エリアのうちホールド特性の良い方から２つのエリアを使うような使い方が要求される可能性がある。その場合も上記構成によれば図３に示すように、外部アドレスと対応するエリアの関係を４つのエリアに対して任意に設定可能なので、対応することが可能である。
【００３９】
なお、上記実施の形態ではメモリセルアレイ１０を４つに分割することとしているが、メモリセルアレイを４つに分けるのではなくて、これを８つに分けてその中から良いものを２つ選択することでも、４つのエリアの中から１つのエリアだけを選択するようにしても同様のことが実現できる。ただし、８つのエリアに分割する場合は、エリア設定回路１３とプログラム回路１４の構成を変更し、２ビットの信号を、３ビットの選択信号に変換するような構成にするとともに、その変換をプログラム可能な構成にする必要がある。
【００４０】
なお、ＤＲＡＭセルアレイにおいて、ホールド特性の悪いセルは完全にランダムに発生するのではなく、例えば、メモリセルアレイの端の部分では、製造上のばらつきが原因となってホールド特性の悪いセルが発生しやすくなる等のある規則性があることが考えられる。すなわち、例えば端の方では形状が崩れてくるためホールド特性の悪いセルが出やすいといったことが考えられる。そうした場合には、単純にＸ方向，Ｙ方向の中心線を境にして正方形の４つのエリアに４等分すると各エリアに同じように端の部分ができるので好ましくない。そこで、例えばＸ方向又はＹ方向の何れかに短冊状に４分割して、端の部分が少ないエリアができるようにすることが考えられる。ただし、通常の疑似ＳＲＡＭではワード線単位でリフレッシュできるようにしているため、ワード線方向のメモリセルは一括してリフレッシュされる。このため、分割にあたっては完全に自由に分割できるわけではなく、ある制約は受けることになる。このようにメモリセルの分割方法を決定する際には、ホールド特性の悪いセルが発生するときに規則性がある場合を想定するとともに、リフレッシュ時の回路構成を考慮して形状を非正方形にすることが望ましいことがあると考えられる。このようにエリア分割するにあたっては、ホールド特性の悪いセルの出現の規則性を意識することが望ましい。この場合、エリア設定回路１３の回路構成としては、アドレスの変換範囲を限定し、例えばチップの端にあるエリアのアドレス変換はチップ単位で変更できないように固定してしまい、内側にあるエリアのアドレスに対してのみプログラミングによって、所定のアドレス範囲に対して任意のエリアを選択・割り当て可能とするようにして、回路規模を小さくすることが有効となると考えられる。
【００４１】
なお、上記実施形態では、メモリアレイ１０を４つのエリアに分割し、アクティブモードではすべてのエリアに対してアクセスできるようにしているが、例えば実際にはエリアを５つに分割しておいて、一番良いものをデータ保持に使用するとともに、スタンバイ電流を考慮してホールド特性の一番悪いエリアを外して使用しないというようにすることも考えられる。すなわち、複数のセルアレイに冗長性（リダンダンシ）を持たせるようにすることもできる。
【００４２】
また、メモリセルアレイを複数のバンクに分割した場合には、エリア設定回路１３をバンク毎に設けるようにする。これによれば、例えば４バンクの１６エリアのうちから各バンクの１エリア毎に任意の４エリアを選択するようにすることができる。
【００４３】
なお、上記実施形態では、エリア設定回路１３内である規則に従ってアドレスおよびその反転信号のすべてを入れ替えるようにしているが、入れ替えを行う構成はそれに限定されることなく同様の入れ替えを行えるものであれば任意の位置で任意の方法によって行うことが可能である。例えば、２ビットの信号を４本の信号にデコードした後、デコード後の信号線に対して入れ替えを行うようにしてもよい。この場合、ある特定のエリアについてだけ信号の入れ替えを行って、あとのエリアについてはそのままといったことが可能である。
【００４４】
次に、図８を参照して、上述した図１に示す本発明の実施の形態の変形例について説明する。図８に示す半導体記憶装置は、図１の構成と比べ、外部入力コマンドの判定処理を行うコマンド判定回路２０と、コマンド判定回路２０での判定結果に基づいて記憶した信号を、スタンバイ時にデータ保持を行うアドレス空間を指定する信号Ｃ３としてプログラム回路１４ａおよびリフレッシュ発生回路１７ａへ出力するアドレスレジスター２１とが追加されている。なお、図８において図１に示すものと同一の構成には同一の符号を付けている。
【００４５】
上述した図１に示す実施形態では、外部入力アドレスと、その変換先である内部アドレスとの対応関係が、例えばフューズ切断等によって製品出荷前に決定されるようになっている。図８に示す変形例では、フューズ回路に加え、リフレッシュ対象のアドレス空間を記憶する記憶手段であって、オンボードでの書き換えが可能な不揮発性メモリや、ＳＲＡＭ（つまりＣＭＯＳ（相補型金属酸化物半導体）論理のフリップフロップ）、ＤＲＡＭ等の揮発性メモリをアドレスレジスター２１として使用するようにしている。すなわち、ユーザーがアドレスレジスター２１に変換先のアドレスを予め格納しておくことで、スタンバイモードにおいてデータを保持するエリアに対応する外部入力アドレスを設定できるようにしている。これによれば、図１の構成に比べ、システム設計の自由度を上げることができる。なお、アドレスレジスター２１としてフラッシュメモリ等の不揮発性メモリを使用する場合には、一旦情報を書き込んでしまえば、装置の電源がオフした後でも記憶した情報を保持することができる。しかし、揮発性メモリを使用する場合には、電源オフ時に書き込んだ情報が消えてしまうので、電源をオンする度に情報を設定し直す必要がある。ただし、設定するデータ量はさほど大きくはないので（例えばこの実施形態では２ビットのデータ１つ）、この処理自体はシステム的には大きな負担とならないと考える。例えば、アドレスレジスター２１に設定するデータを外部のフラッシュメモリにも書き込んでおいて、電源オン時にソフトウェア上でデータをＲＡＭに転送してやれば、電源オフ前の状態が再現される。
【００４６】
図８において、コマンド判定回路２０は、外部入力コマンドが、リフレッシュアドレス空間設定用のコマンドとして予め決められたコマンドに一致するか否かを判定する回路である。外部入力コマンドは、専用の入力端子（外部ピン）を使用して入力するようにしてもよいし、既存の端子の組み合わせによる状態設定を利用して入力するようにしてもよい。アドレスレジスター２１は、不揮発性のメモリ等からなり、コマンド判定回路２０によってアドレス空間設定用のコマンドが入力されていると判定されているときに、アクセスアドレスＡｄｄのうちの上位２ビットのアドレスＡｄｄ０，１を取り込んで記憶する。アドレスレジスター２１は、コマンド判定回路２０によって再度、設定用のコマンドが入力されたと判定されるまで現在の記憶値を保持し、記憶している値（この場合２ビットの信号）を信号Ｃ３として出力する。ここで、信号Ｃ３のうちアドレスＡｄｄ０，１に対応する各ビットの値を信号Ｃ３（Ａ０），Ｃ３（Ａ１）とする。一方、リフレッシュアドレス発生回路１７ａは、リフレッシュアドレスを発生する際に、上位の２ビットのアドレス値をアドレスレジスター２１が出力する値Ｃ３（Ａ０），Ｃ３（Ａ１）に等しくなるように設定する。
【００４７】
図９は、図８に示すプログラム回路１４ａの構成例を示す回路図である。図９において図２に示すプログラム回路１４内の構成要素と同一のものには同一の符号を付けている。ただし、図９では、信号Ｐ１，Ｐ０を、プログラム回路１４ａ全体の出力（エリア設定回路１３の入力）として、インバータ１４０８，１４０３の出力信号をそれぞれ信号Ｘ１，Ｘ０としている。この場合、プログラム回路１４ａは、スタンバイ時にリフレッシュされるセルアレイ（１）１０１〜（４）１０４を設定するための信号Ｘ０，Ｘ１の生成回路の他に、アドレスレジスター２０の出力Ｃ３（Ａ０），（Ａ１）に基づいて、信号Ｘ０，Ｘ１のレベルを変換して出力Ｐ０，Ｐ１を生成する組み合わせ論理回路を備えている。組み合わせ論理回路は、信号Ｐ０，Ｐ１をそれぞれ出力する２個の４入力ＯＲ回路１４２１，１４２２と、８個の３入力ＡＮＤ回路１４３１〜１４３８、および４個のインバータ１４４１〜１４４４から構成されている。この構成において信号Ｐ０を表す論理式はＰ０＝／Ｘ０・／Ｘ１・／Ａ１＋／Ｘ０・Ｘ１・／Ａ１＋Ｘ０・／Ｘ１・Ａ１＋Ｘ０・Ｘ１・Ａ１であり、信号Ｐ１を表す論理式はＰ１＝／Ｘ０・／Ｘ１・／Ａ０＋／Ｘ０・Ｘ１・Ａ０＋Ｘ０・／Ｘ１・／Ａ０＋Ｘ０・Ｘ１・Ａ０である。ただし、Ａ０，Ａ１はＣ３（Ａ０），（Ａ１）を意味している。図１０に入力信号Ｃ３（Ａ０），（Ａ１）およびＸ０，Ｘ１と、出力信号Ｐ０，Ｐ１との関係を示す。
【００４８】
図１０は、上記論理式に基づく、信号Ｘ０，Ｘ１とスタンバイ時にリフレッシュされるセルアレイ（１）１０１〜（４）１０４（図１０ではセルアレイ選択信号Ｂ１〜Ｂ４として表示）との関係、ならびに、信号Ｘ０，Ｘ１およびアドレスレジスター２０の出力Ｃ３（Ａ０），（Ａ１）と、出力信号Ｐ０，Ｐ１との関係を示している。セルアレイ（１）１０１（信号Ｂ１）をスタンバイ時にリフレッシュする場合にはフューズ回路１４０６，１４０１をともに切断して信号Ｘ０，Ｘ１を０，０に設定する。セルアレイ（２）１０２（信号Ｂ２）をスタンバイ時にリフレッシュする場合にはフューズ回路１４０６のみを切断して信号Ｘ０，Ｘ１を１，０に設定する。セルアレイ（３）１０３（信号Ｂ３）をスタンバイ時にリフレッシュする場合にはフューズ回路１４０１のみを切断して信号Ｘ０，Ｘ１を０，１に設定する。セルアレイ（４）１０４（信号Ｂ４）をスタンバイ時にリフレッシュする場合にはフューズ回路１４０１、１４０６を切断せずに信号Ｘ０，Ｘ１を１，１に設定する。そして、信号Ｘ０，Ｘ１が、いずれかの状態に設定して、信号Ｃ３（Ａ０），（Ａ１）をアドレスレジスター２０から出力すると、出力Ｐ０，Ｐ１として図１０に示すような信号が出力される。
【００４９】
例えば、セルアレイ（２）１０２（信号Ｂ２）をスタンバイ時にリフレッシュするエリアに設定し、なおかつアクセスアドレスＡｄｄ０，１＝０，１をセルアレイ（２）１０２に対応付けるように設定する場合、入力信号はそれぞれＸ０，Ｘ１＝１，０、Ｃ３（Ａ０），（Ａ１）＝０，１となる。この場合、Ｘ０・／Ｘ１・Ａ１（Ｐ０の右辺第３項）＝１，Ｘ０・／Ｘ１・／Ａ０（Ｐ１の右辺第３項）＝１であり、図１０に示すように、出力信号Ｐ０，Ｐ１は１，１となる。図３を参照して説明したように、Ｐ０，Ｐ１＝１，１の場合、アクセスアドレスＡｄｄ０，１＝０，１に対応するアドレスＡ０，Ａ１が０，１のとき、選択されるのは、セルアレイ選択信号Ｂ２である。よって、アクセスアドレスＡｄｄ０，１＝０，１のとき、セルアレイ（２）１０２が選択されてアクセスされるとともに、チップ選択信号ＣＳが非活性化されたときは、セルアレイ（２）１０２のみがリフレッシュ対象となる。他の例として、セルアレイ（２）１０４（信号Ｂ２）をスタンバイ時にリフレッシュするエリアに設定し、なおかつアクセスアドレスＡｄｄ０，１＝１，１をセルアレイ（２）１０２に対応付けるように設定する場合は、入力信号がそれぞれＸ０，Ｘ１＝１，０、Ｃ３（Ａ０），（Ａ１）＝１，１となる。この場合、出力信号Ｐ０，Ｐ１は、図１０に示すように、１，０となる。図３を参照して説明したように、Ｐ０，Ｐ１＝１，０の場合、アドレスＡ０，Ａ１が１，１のときに選択されるのはセルアレイ選択信号Ｂ２である。したがって、アクセスアドレスＡｄｄ０，１＝１，１のとき、セルアレイ（２）１０２が選択されてアクセスされるとともに、チップ選択信号ＣＳが非活性化されたとき、セルアレイ（２）１０２のみがリフレッシュ対象となる。
【００５０】
以上のように、図８および図９に示す構成によれば、任意のエリアをスタンバイ時のリフレッシュエリアに設定できるとともに、そのエリアに対応する任意のアクセスアドレスＡｄｄ０，１の値を外部から任意の値に設定することができる。なお、図８および図９は、実施の形態の構成例の一例を示したものであって、例えば上記の組み合わせ論理回路に代えてトランスファーゲートを用いた構成を採用するなど適宜設計変更することが可能である。
【００５１】
【発明の効果】
以上説明したように本発明によれば、複数のダイナミック型メモリセルを有し少なくとも２つのエリアに分割されたメモリセルアレイを含む半導体記憶装置において、第１のリフレッシュ用制御信号と第１のリフレッシュ用制御信号よりも長い周期の第２のリフレッシュ用制御信号とを発生するリフレッシュ用制御信号発生手段と、複数のエリアからメモリセルのホールド特性に基づいて決められた任意のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段、または、複数のエリアから任意のエリアを第１のエリアとして設定するプログラム可能な第１の設定手段と、待機状態において第１のエリアに対して第２のリフレッシュ用制御信号に基づくリフレッシュ動作を行うリフレッシュ動作制御手段とを設けている。このため、待機状態では、メモリセルのホールド特性が良好なエリアのみを対象に、ホールド特性に合わせた長いリフレッシュ周期でリフレッシュすることが可能となり、容易に待機状態における平均消費電流を従来よりも低減することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】  図１のエリア設定回路１３およびプログラム回路１４の詳細構成を示した回路図である。
【図３】  図２のエリア設定回路１３およびプログラム回路１４の動作一覧を示す図表である。
【図４】  図１のタイマー１６の詳細構成を示した回路ブロック図である。
【図５】  図１のリフレッシュアドレス発生回路１７の詳細構成を示した回路図である。
【図６】  図１の半導体記憶装置の動作を説明するための図表である。
【図７】  メモリセルのセル数とホールド特性の関係の一例を示す図である。
【図８】  本発明の他の実施形態による半導体記憶装置の構成を示すブロック図である。
【図９】  図８のプログラム回路１４ａの詳細構成を示した回路ブロック図である。
【図１０】  図９のプログラム回路１４ａの動作一覧を示す図表である。
【符号の説明】
１０  メモリセルアレイ
１１，１２  マルチプレクサ
１３  エリア設定回路
１４，１４ａ  プログラム回路
１５  ＡＴＤ
１６  タイマー
１７，１７ａ  リフレッシュアドレス発生
１８  リフレッシュコントロール
１９  ロウ・センスコントロール
２０  コマンド判定回路
２１  アドレスレジスター
１０１  セルアレイ（１）
１０２  セルアレイ（２）
１０３  セルアレイ（３）
１０４  セルアレイ（４）
１７０３  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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