(57)【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法において、
（ａ）位置合わせ区域を有する半導体基板上に形成された、前記半導体基板上のパッド層と前記パッド層上のエッチ・ストップ層とが含まれる材料スタックの表面に、２〜５ミクロンの厚さを有する誘電材料からなるハードマスク層を形成し、前記ハードマスク層にリソグラフィおよび前記エッチ・ストップ層で停止するエッチングにより開口部を形成して、第１のパターン付けされたハードマスク層とするステップと、
（ｂ）前記開口部および前記材料スタックを介して６００ｋｅＶ〜４ＭｅＶの注入エネルギーおよび１×１０14〜５×１０15原子／ｃｍ2のドーパント用量の注入を実施して、前記半導体基板内に前記基板の表面より下に０．３ミクロン以上の深さでサブコレクタ領域を形成するステップと、
（ｃ）前記位置合わせ区域にある前記第１のパターン付けされたハードマスク層のうち位置合わせマークを形成する領域に形成された開口部を除いて被覆するように、第２のパターン付けされた層をリソグラフィで形成するステップと、
（ｄ）前記第２のパターン付けされたハードマスク層を位置合わせマーク・マスクとして使用し、前記位置合わせ区域内の前記材料スタックを貫通してエッチングすることにより、前記半導体基板内にまで達する前記位置合わせマークを形成するステップとを含み、前記位置合わせマークが、前記サブコレクタ領域の縁部と自己整合され、前記エッチ・ストップ層が、前記第１および第２のパターン付けされた層が除去された後にも、前記パッド層上に残されて、分離領域を形成する際に使用される、方法。
【請求項２】
前記誘電材料が３〜４ミクロンの厚さである、請求項１に記載の方法。
【請求項３】
前記サブコレクタ領域が、０．５〜３ミクロンの深さにまで注入される、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＢｉＣＭＯＳ（バイポーラ相補型金属酸化物半導体）デバイスに関し、より詳細には高エネルギー／高用量注入の悪影響を受けない誘電体ハードマスクを用いて高エネルギー／高用量の注入ステップによって形成される深いサブコレクタ領域を有するバイポーラ・デバイスを製作する方法に関する。
【０００２】
【従来の技術】
従来技術のバイポーラ・デバイス製作の際には、通常サブコレクタ領域を形成するために、まず半導体基板の所定の部分に、Ａｓ（または同様の他のドーパント・イオン）を浅く注入する。次いで、浅い注入領域の上に酸化物を熱成長させ、それによって浅い注入とそれに続く高温アニ−ル中に形成されたエンド・オブ・レンジ（ＥＯＲ）欠陥を消滅させて、Ａｓまたは同様の他のドーパント・イオンを基板中により深く拡散させる。次いで、従来の湿式エッチング・プロセスを実施して酸化物を除去し、注入領域の上にエピタキシャル層を成長させる。
【０００３】
上述した従来技術の方法では、高濃度ドープされたサブコレクタ領域を基板内に深く形成することは可能であるが、通常ＥＯＲ欠陥をなくすのに要する長い酸化時間、およびエピタキシャル成長プロセスのためにコストがかかる。
【０００４】
上記の従来方法に加えて、深いサブコレクタ領域は、厚いレジストを使用してマスクされる、リン（Ｐ）などのｎ型ドーパントの高エネルギー注入によって形成することもできる。厚いレジストを使って深いサブコレクタ領域を形成することには、それに伴う以下の制限がある。
ｉ．従来技術の厚いレジストは、注入前に約８０°〜約８５°の範囲で側壁が傾斜している。約１×１０14〜約４×１０15原子／ｃｍ2の範囲の用量（dose）を用いて、約６００ｋｅＶ〜約３ＭｅＶのエネルギーで、Ｐまたは他の同様のドーパント・イオンを用いて高エネルギーを注入した後では、従来技術のレジストの側壁は、約６５°〜約７０°に大幅に劣化する。このように側壁の傾斜が劣化すると、Ｐまたは他の同様のドーパント・イオンがデバイスの縁部近くでレジストの裾部を通過するので、デバイスのピッチが制限される。これにより、注入物を含むサブコレクタ間の基本寸法（ground rule）が増大し、その結果デバイス寸法が大きくなり、トランジスタの充填密度が低下する。
ｉｉ．従来技術のフォトレジストの厚みは、注入用量の増加とともに減少し、そのため総許容用量が制限される。さらに、注入エネルギーが高くなるほど、レジストの侵食が速くなる。
ｉｉｉ．従来技術のレジストは、極めて特殊な紫外線で硬化させたフォトレジストを使用しない限り、注入プロセス中に分解され、ウェハから剥離する恐れがある。このため、約１×１０15で１ＭｅＶを超える高エネルギー注入は実現不可能である。
【０００５】
従来技術の方法を使って深いサブコレクタ領域を形成する際の上述の欠点に鑑みて、従来技術の問題を克服し、深いサブコレクタ領域を形成する、新規の改善された方法を開発することが引き続き求められている。
【０００６】
【発明が解決しようとする課題】
本発明の一目的は、長い酸化時間を要さず、注入後にエピタキシャル層の成長が不要な、深いサブコレクタ領域を形成するためのコスト効率のよい方法を提供することである。
【０００７】
本発明の他の目的は、注入プロセス中に従来の厚いレジストが不要で、しかも従来の拡散されたサブコレクタに比べてコスト上有利な、深いサブコレクタ領域を形成する方法を提供することである。
【０００８】
本発明の他の目的は、従来技術の方法でこれまで可能であったより高エネルギー／高用量の注入を使って、深いサブコレクタ領域を形成する方法を提供することである。
【０００９】
本発明の他の目的は、注入物を含むサブコレクタ間の基本寸法を大幅に増大せず、したがって高密度のトランジスタ実装を保持する、深いサブコレクタ領域を形成する方法を提供することである。
【００１０】
【課題を解決するための手段】
上記およびその他の目的および利点は、本発明の高エネルギー／高用量の注入ステップ中に硬質誘電マスクを使用する方法を用いることにより実現される。具体的には、本発明の方法は、
（ａ）半導体基板上に形成された材料スタックの表面に、厚い誘電材料を含む第１のパターン付けされた層をリソグラフィで形成するステップであって、前記第１のパターン付けされた層がその中に少なくとも１つ開口部を含み、前記半導体基板が少なくとも１つの位置合せ区域を有するステップと、
（ｂ）前記半導体基板内に少なくとも１つの深いサブコレクタ領域を形成するために、前記少なくとも１つの開口部および前記材料スタックを介して高エネルギー／高用量注入を実施するステップと、
（ｃ）前記位置合せ区域内で前記第１のパターン付けされた層の主に外側に、第２のパターン付けされた層（フォトレジストまたは誘電体）をリソグラフィで形成するステップと、
（ｄ）前記第１のパターン付けされた層を位置合せマーク・マスクとして使って、下にある半導体基板内に位置合せマークを形成するために、前記位置合せ区域内の前記材料スタックを貫通してエッチングするステップとを含む。
【００１１】
上記で述べたように、上述の方法では、半導体基板の一部分に深いサブコレクタ領域が形成される。さらに、本発明の方法では、基板内に、深いサブコレクタの縁部と自己整合される位置合せマークすなわちフォト・レジストレーション・マークが形成される。
【００１２】
【発明の実施の形態】
次に、半導体基板に深いサブコレクタ領域および自己整合性位置合せマークを形成する方法を提供する本発明を、本出願に添付の図面を参照してより詳細に説明する。添付の図面では、同じまたは対応する構成要素は、同じ参照番号で参照してあることに留意されたい。
【００１３】
まず、図１を参照する。同図は、本発明で使用する初期の構造を示している。具体的には、図１に示す構造は、パッド（酸化物）層１４とその上に形成されたエッチ・ストップ層１６とを含む材料スタック１２を有する半導体基板１０を備える。基板１０は、少なくとも１つのデバイス区域および１つの位置合せ区域を含むことに留意されたい。
【００１４】
図１に示す構造は、当業者に周知の従来の材料を含み、それを製作する際にはやはり当技術分野で周知の従来の加工ステップを使用する。例えば、半導体基板１０は、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および他のすべてのＩＩＩ／Ｖ族化合物半導体を含むが、それだけには限定されない任意の半導体材料を含む。ここでは、Ｓｉ／ＳｉまたはＳｉ／ＳｉＧｅおよびシリコン・オン・インシュレータ（ＳＯＩ）などの積層基板も企図されている。この基板は、様々なデバイスまたは分離領域あるいはその両方を含むことができる。これらは、分かり易くするために図面には示していないが、基板１０内に含まれるはずである。半導体基板は、そこに製作するデバイスのタイプに応じて、ｎ型でもｐ型でもよい。極めて好ましい基板は、シリコンを含むものである。
【００１５】
材料スタック１２のパッド層１４は、ＳｉＯ2などの任意の酸化物材料を含む。パッド層は、従来の熱成長方法を使って形成される。あるいは、化学的気相付着（ＣＶＤ）、プラズマ援用ＣＶＤ、スパッタリング、蒸着、化学的溶液付着などの従来の付着方法を、本発明に使用することもできる。パッド層１４は様々な厚さとすることができ、本発明にとっては重要ではない。ただし一般に、パッド層１４は、約５〜約３０ｎｍの厚さであり、約１０〜約２０ｎｍの厚さがより好ましい。
【００１６】
エッチ・ストップ層１６は通常、Ｓｉ3Ｎ4などの窒化物から構成され、上述の付着方法のうちの１つを使用してパッド層１４上に形成される。エッチ・ストップ層は様々な厚さでよく、やはり本発明には重要でない。しかし通常、エッチ・ストップ層１６は約５０〜約２００ｎｍの厚さであり、約１００〜約１５０ｎｍの厚さがより好ましい。
【００１７】
図面および以下の説明では、材料スタック内に２つの層が存在する例を示すが、本発明はまた、ここで触れた層に加えて、追加の層も材料スタック内に存在できることが企図されている。
【００１８】
図２は、本発明の次のステップを示す。この図では、材料スタック１２の一番上の表面、すなわちエッチ・ストップ層１６の上面に誘電材料１８が形成されている。誘電材料は、本明細書の上記で言及した方法など、任意の従来の付着方法を使用して、材料スタックの表面上に形成される。あるいは、それを形成するのに、酸化または酸窒化方法を使用してもよい。
【００１９】
本発明によれば、誘電体層１８は、酸化物、酸窒化物、または後続の高エネルギー／高用量注入ステップ中に悪影響を受けない他の同様のハードマスク材料から構成される。すなわち、本発明では、侵食せず、分解せず、高エネルギー／高用量注入ステップ中に劣化する側壁を有しない任意の誘電体を使用することができる。誘電材料１８として使用される好ましい誘電体は、ＳｉＯ2などの酸化物である。本発明によれば、誘電材料１８は約２〜約５ミクロンの厚さであり、約３〜約４ミクロンの厚さがより好ましい。
【００２０】
材料スタック１２の表面上に誘電材料１８を形成した後に、誘電材料を、従来のリソグラフィおよびエッチングを用いてパターン付けして、開口部２０（そのうちの１つを図３の基板の各区域に示す）を形成し、エッチ・ストップ層１６の一部を露出させる。本発明で使用するリソグラフィ・ステップは、フォトレジスト（図示せず）を誘電材料１８に塗布すること、フォトレジストを放射線パターンで露光すること、および従来のレジスト現像剤を用いてパターンを現像することを含む。
【００２１】
本発明のこのステップ中に使用されるエッチング・プロセスには、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、およびレーザ融除などの乾式エッチング・プロセス、または化学的エッチャントを使用する化学的湿式エッチング・プロセスがある。どのタイプのエッチング・プロセスを使用するにせよ、エッチング・プロセスは、誘電材料１８を除去し、エッチ・ストップ層１６上で停止することを可能にする上で、大いに選択性がなければならない。
【００２２】
次いで、パターン付けされたフォトレジストを、当業者に周知の従来のレジスト剥離方法を用いて構造から除去して、図３に示す構造を提供する。
【００２３】
本発明の一実施形態（図面には図示せず）では、誘電材料１８をエッチングし、レジストを剥離した後に、パッド層１４上でエッチングを停止させるためのエッチング・マスクとして開口部２０を使用して、エッチ・ストップ層１６をエッチングすることができる。したがって、誘電材料１８でマスクされた層１６および１４を介して、または被膜１８および１６でマスクされたパッド層１４のみを介して、深いサブコレクタ領域を注入することができる。
【００２４】
本発明では、上記で提供されたパターン付けされた誘電体層をイオン注入マスクとして使用する。具体的には、図３に示すパターン付けされた構造に、高エネルギー／高用量イオン注入プロセスを施して、下にある半導体基板内に少なくとも１つの深いサブコレクタ領域を形成することができる。高エネルギー／高用量注入ステップ後に得られる構造を、例えば図４に示す。この図で、参照番号２２は注入された深いサブコレクタ領域を指す。図面には、各区域（すなわちデバイス区域および位置合せ区域）に１つだけ深いサブコレクタ領域を形成するように表してあるが、本発明は、基板内にある各区域に複数の深いサブコレクタ領域を形成する際にうまく働く。
【００２５】
上述したように、深いサブコレクタ領域２２は、高エネルギー／高用量イオン注入プロセスを用いて、（開口部および材料スタックを介して）形成される。本明細書では、「高エネルギー／高用量注入」という用語を、約１×１０14原子／ｃｍ2以上のドーパント用量を使って、約６００ｋｅＶ以上のエネルギーで実施されるイオン注入プロセスを指すのに使用する。具体的には、本発明の高エネルギー／高用量イオン注入ステップは、約１×１０14〜約５×１０15原子／ｃｍ2のドーパント用量を使って、約６００ｋｅＶ〜約４ＭｅＶのエネルギーで実施される。サブコレクタ領域２２を形成する際に使用するドーパントは、製作するデバイスのタイプに応じて異なる。本発明のこのステップで使用できるドーパントの例には、Ｐ、Ａｓ、Ｓｂ、Ｂが含まれるが、それだけには限定されない。
【００２６】
本明細書では、「深いサブコレクタ領域」という用語を、半導体基板中に約０．３ミクロンを超える深さに注入されたサブコレクタ領域を表すのに使用することに留意されたい。具体的には、本発明の深いサブコレクタ領域は、基板１０の表面より下に約０．５〜約３ミクロンの深さまで注入される。本明細書で報告する深さは、半導体基板１０の上面からの深さである。
【００２７】
本発明の一実施形態では、次いで、前記第１のパターン付けされた層、すなわちパターン付けされた誘電材料１８上に第２のパターン付けされた層２４を形成する際に、リソグラフィを使用する。図５を参照のこと。本発明によれば、第２のパターン付けされた層を、構造の位置合せ区域の主に外側に形成する。具体的には、本発明の一実施形態では、まずスピン・コーティング、ＣＶＤ、プラズマ援用ＣＶＤ、蒸着、他の同様の付着方法などの従来の付着方法を用いて、従来のレジストを図４に示した構造に塗布することにより、図５に示した構造を形成する。次いで、レジストに放射線のパターンを施し、パターン付けしたレジストを従来のレジスト現像剤を用いて現像する。本発明のこのパターン付けステップでは、露光および現像ステップで、開口部２６（そのうちの１つを図５に示す）を有するパターン付けされた第２の層２４が形成される。開口部２６は、半導体基板１０に位置合せマークを形成する際に使用されることに留意されたい。
【００２８】
本発明の他の実施形態では、第２のパターン付けされた層２４は、パターン付けされた誘電材料であり、第１のパターン付けされた誘電体と同じでも異なっていてもよい。この実施形態を使用するとき、第２のパターン付けされた層２４は、第１のパターン付けされた層を形成する際に使用するのと同じ加工ステップを用いて形成される。図５に示す構造は、本発明のこの実施形態にも適用できることに留意されたい。
【００２９】
次いで、エッチ・ストップ層１６とパッド層１４を含む材料スタック１２の露出部分、および基板１０の一部分を貫通してエッチングすることによって、位置合せマークを基板１０中に転写し、それにより半導体基板１０内に自己整合性位置合せマーク２８を形成する。ここで作成された位置合せマークは、前に基板内に形成された深いサブコレクタ領域の縁部に自己整合されることに留意されたい。これにより、自己整合されない場合よりも高いトラジスタ実装密度が可能となる。
【００３０】
基板中に位置合せマークを転写する際に使用するエッチング方法には、ＲＩＥを含めて、上述のエッチング方法のいずれの使用も含まれる。次いで、従来のレジスト剥離方法を用いて、第２のパターン付けされた層を構造から除去して、図６に示す構造を提供する。
【００３１】
第２のパターン付けされた層を除去した後に、第１のパターン付けされた層すわなち誘電体層１８、および任意選択でエッチ・ストップ層１６を、それぞれの層を除去することができる従来のエッチング方法を用いて除去する。例えば、パターン付けされた誘電体１８をＨＦベースの湿式酸化物エッチングで除去し、エッチ・ストップ層を熱リン酸などの窒化物エッチャントで除去することができる。図７に、第１のパターン付けされた誘電体層およびエッチ・ストップ層を除去した後の、本発明の最終構造を示す。
【００３２】
本発明のいくつかの実施形態では、エッチ・ストップ層が構造内に残っていてよく、これを後続のエッチング・プロセスで使用することができる。例えば、エッチ・ストップ層を、浅いトレンチ分離（ＳＴＩ）領域、すなわちシリコン局所酸化（ＬＯＣＯＳ）分離領域を形成するために使用することができる。バイポーラ・デバイスなどの様々なデバイスを形成する際に、上記で説明した本発明の方法を、従来のＢｉＣＭＯＳまたはＣＭＯＳプロセスと共に使用することができる。ＢｉＣＭＯＳまたはＣＭＯＳ加工ステップは従来技術なので、本明細書ではそれに関する詳細な説明は行わない。
【００３３】
上記で説明し、図１〜７に示した本発明の方法は、従来技術の方法に比べて以下の利点を提供する。
−高エネルギー／高用量注入に使用するパターン付けされた誘電体マスクは通常、約８８°の側壁角を有する。このマスクにより、より一層狭いデバイス・スペース、より精密な基本寸法が、したがってより高密度のトランジスタ・レイアウトが可能となる。
−本発明で使用するパターン付けされた誘電体マスクは、高エネルギー／高用量注入ステップ中に侵食されない。
−本発明で使用する加工ステップは、従来のレジストでは実行できなかった高エネルギー／高用量注入を可能にする。
−本発明で使用する加工ステップを、第１の位置合せ戦略と統合することができる。
−本発明で使用する加工ステップを、他のエッチング方法および従来のＢｉＣＭＯＳまたはＣＭＯＳ加工ステップと統合することができる。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）半導体デバイスの製造方法において、
（ａ）半導体基板上に形成された材料スタックの表面に、厚い誘電材料を含む第１のパターン付けされた層をリソグラフィで形成するステップであって、前記第１のパターン付けされた層がその中に少なくとも１つ開口部を含み、前記半導体基板が少なくとも１つの位置合せ区域を有するステップと、
（ｂ）前記半導体基板内に少なくとも１つの深いサブコレクタ領域を形成するために、前記少なくとも１つの開口部および前記材料スタックを介して高エネルギー／高用量注入を実施するステップと、
（ｃ）前記位置合せ区域内で第１のパターン付けされた層の主に外側に、第２のパターン付けされた層をリソグラフィで形成するステップと、
（ｄ）前記第１のパターン付けされた層を位置合せマーク・マスクとして使って、下にある半導体基板内に位置合せマークを形成するために、前記位置合せ区域内の前記材料スタックを貫通してエッチングするステップとを含む方法。
（２）前記材料スタックがパッド層およびエッチ・ストップ層を含む、上記（１）に記載の方法。
（３）前記パッド層が酸化物であり、前記エッチ・ストップ層が窒化物である、上記（２）に記載の方法。
（４）前記パッド層が熱成長方法および付着方法で形成される、上記（２）に記載の方法。
（５）前記半導体基板がＳｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、およびシリコン・オン・インシュレータからなる群から選択される、上記（１）に記載の方法。
（６）前記誘電材料が酸化物または酸窒化物から構成される、上記（１）に記載の方法。
（７）前記誘電材料が約２〜約５ミクロンの厚さである、上記（１）に記載の方法。
（８）前記誘電材料が約３〜約４ミクロンの厚さである、上記（７）に記載の方法。
（９）ステップ（ａ）が、フォトレジストを前記誘電材料に塗布すること、前記フォトレジストを放射線パターンで露光すること、そのパターンを現像すること、およびそれをエッチングすることを含む、上記（１）に記載の方法。
（１０）前記エッチング・ステップが、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、およびレーザ融除からなる群から選択された乾式エッチング・プロセスを含む、上記（９）に記載の方法。
（１１）前記高エネルギー／高用量注入が、約６００ｋｅＶ以上の注入エネルギーおよび約１×１０14原子／ｃｍ2以上のドーパント用量を使って実施される、上記（１）に記載の方法。
（１２）前記高エネルギー／高用量注入が、約６００ｋｅＶ〜約４ＭｅＶの注入エネルギーおよび約１×１０14〜約５×１０15原子／ｃｍ2のドーパント用量を使って実施される、上記（１１）に記載の方法。
（１３）前記深いサブコレクタ領域が、約０．３ミクロン以上の深さにまで注入される、上記（１）に記載の方法。
（１４）前記深いサブコレクタ領域が、約０．５〜約３ミクロンの深さにまで注入される、上記（１３）に記載の方法。
（１５）前記高エネルギー／高用量注入がＰ、Ａｓ、Ｓｂ、およびＢから選択されたドーパント・イオンを使用する、上記（１）に記載の方法。
（１６）ステップ（ｃ）が、レジストを塗布すること、前記レジストを放射線パターンで露光すること、および露光されたレジストを現像することを含む、上記（１）に記載の方法。
（１７）ステップ（ｃ）が、前記第１のパターン付けされた層上および前記少なくとも１つの開口部内に第２の誘電材料を形成すること、レジストを前記第２の誘電材料に塗布すること、前記レジストを放射線パターンで露光すること、前記露光されたレジストを現像すること、および前記パターンを前記第２の誘電材料に転写することを含む、上記（１）に記載の方法。
（１８）ステップ（ｄ）が、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、およびレーザ融除からなる群から選択された乾式エッチング・プロセスを含む、上記（１）に記載の方法。
（１９）前記第２のパターン付けされた層および前記第１のパターン付けされた層が、ステップ（ｄ）の後に除去される、上記（１）に記載の方法。
（２０）前記エッチ・ストップ層が、前記第１および第２のパターン付けされた層を除去した後に除去される、上記（２）に記載の方法。
（２１）前記位置合せマークが、前記少なくとも１つの深いサブコレクタ領域の縁部と自己整合される、上記（１）に記載の方法。
（２２）前記エッチ・ストップ層が、前記第１および第２のパターン付けされた層を除去した後に、前記パッド層上に残っている、上記（２）に記載の方法。
（２３）前記エッチ・ストップ層が分離領域を形成する際に使用される、上記（２２）に記載の方法。
【図面の簡単な説明】
【図１】本発明の方法に従って形成される半導体構造を示す断面図であって、半導体基板上に材料スタックを設けるステップを示す図である。
【図２】本発明の方法に従って形成される半導体構造を示す断面図であって、図１に続き、厚い誘電材料を設けるステップを示す図である。
【図３】本発明の方法に従って形成される半導体構造を示す断面図であって、図２に続き、厚い誘電材料の層に開口を設け、第１のパターン付けされた層を形成するステップを示す図である。
【図４】本発明の方法に従って形成される半導体構造を示す断面図であって、図３に続き、高エネルギー／高用量注入を行って深いサブコレクタを形成するステップを示す図である。
【図５】本発明の方法に従って形成される半導体構造を示す断面図であって、図４に続き、第２のパターン付けされた層を設けるステップを示す図である。
【図６】本発明の方法に従って形成される半導体構造を示す断面図であって、図５に続き、半導体基板内に位置合せマークを形成するステップを示す図である。
【図７】本発明の方法に従って形成される半導体構造を示す断面図であって、図６に続き、第１および第２のパターン付けされた層が除去され、半導体基板の一部分に深いサブコレクタ領域および位置合せマークが形成された構造を示す断面図である。
【符号の説明】
１０  半導体基板
１２  材料スタック
１４  パッド層
１６  エッチ・ストップ層
１８  誘電材料
２０  開口部
２２  深いサブコレクタ領域
２４  第２のパターン付けされた層
２８  自己整合性位置合せマーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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