(57)【特許請求の範囲】
【請求項１】
ヒューズ検出回路であって、
ヒューズ（２０８）がオープン回路であることを検出することに応答して、第１差動電圧レベルを第１及び第２ノードにおいて生成し、またヒューズがショート回路であることを検出することに応答して、第２差動電圧レベルを前記第１及び第２ノードにおいて生成するヒューズ状態検出段（２０２）であって、前記ヒューズ状態検出段は、前記ヒューズの電圧降下を、前記ヒューズ検出回路に印加される電源電圧とは無関係な絶対値に制限する、前記ヒューズ状態検出段（２０２）と、
前記ヒューズ状態検出段（２０２）の前記第１及び第２ノードに結合され、前記第１差動電圧レベルに従って第１論理状態の出力信号を生成し、前記第２差動電圧レベルに従って第２論理状態の出力信号を生成する増幅段（２０４）と、
前記増幅段に接続され、前記増幅段から前記出力信号を入力し、前記出力信号の論理状態をラッチするラッチ段（２０６）と、
を備え、
前記ヒューズ状態検出段（２０２）は、
第１電源電圧端子に接続された第１電流電極と、第２電流電極と、該第２電流電極に接続された制御電極とを有する第１トランジスタ（２１６）と、
前記第１電源電圧端子に接続された第１電流電極と、第２電流電極と、前記第１トランジスタの制御電極に接続された制御電極とを有する第２トランジスタ（２２０）と、
前記第１トランジスタの前記第２電流電極に接続された第１端子と、第２端子とを有し、第１抵抗値を有する第１抵抗（２１２）であって、前記第１ノードが前記第１トランジスタの前記第２電流電極と前記第１抵抗の前記第１端子との間に形成される、前記第１抵抗（２１２）と、
前記第１抵抗の第２端子に接続された第１端子と、第２端子とを有し、第２抵抗値を有する第２抵抗（２１４）であって、前記ヒューズは、前記第１ノードに接続された第１端子と、前記第２抵抗の前記第２端子に接続された第２端子とを有する、前記第２抵抗（２１４）と、
前記第２トランジスタの前記第２電流電極に接続された第１端子と、第２端子とを有し、前記第１抵抗値と前記第２抵抗値との和よりも小さな第３抵抗値を有する第３抵抗（２１８）であって、前記第２ノードが前記第２トランジスタの前記第２電流電極と前記第３抵抗の前記第１端子との間に形成される、前記第３抵抗（２１８）と、
前記第２抵抗及び前記第３抵抗の両方の前記第２端子に接続された第１電流電極と、バイアス電圧を入力するための制御電極と、第２電源電圧端子に接続された第２電流電極とを有する第３トランジスタ（２２２）とを含むことを特徴とするヒューズ検出回路。
【請求項２】
請求項１に記載のヒューズ検出回路であって、
前記増幅段に接続され、前記出力信号がラッチされてから所定時間が経過した後に前記増幅段をディセーブルする制御回路（１２０）を更に備えることを特徴とするヒューズ検出回路。
【請求項３】
集積回路メモリ（１００）であって、
複数のメモリ・セル（１０２）と、
複数の冗長メモリ・セル（１１２，１１４）と、
前記複数のメモリ・セルおよび前記複数の冗長メモリ・セルに結合され、アドレスを受信することに応答してメモリ・セルを選択するアドレス・デコーディング回路（１０４，１０８）と、
前記複数のメモリ・セルおよび前記複数の冗長メモリ・セルに結合され、不良メモリ・セルを識別し、また前記複数の冗長メモリ・セルのうちどの冗長メモリ・セルが前記不良メモリ・セルを置換するのかを識別する複数のヒューズ検出回路（１２４）であって、前記複数のヒューズ検出回路のうち一つのヒューズ検出回路は、
オープン回路状態およびショート回路状態を有するヒューズ（２０８）と、
前記ヒューズの前記オープン回路状態を検出し、第１差動電圧レベルを第１及び第２ノードにおいて生成し、前記ショート回路状態を検出し、第２差動電圧レベルを前記第１及び第２ノードにおいて生成するヒューズ状態検出段（２０２）であって、検出時に、前記ヒューズ状態検出段は、前記ヒューズの電圧降下を、前記集積回路メモリに印加される電源電圧とは無関係な絶対値に制限する、前記ヒューズ状態検出段（２０２）と、
前記ヒューズ状態検出段（２０２）の前記第１及び第２ノードに結合され、前記第１差動電圧レベルに従って第１論理状態の出力信号を生成し、前記第２差動電圧レベルに従って第２論理状態の出力信号を生成する増幅段（２０４）と、
前記増幅段に接続され、前記増幅段から前記出力信号を入力し、前記出力信号の論理状態をラッチするラッチ段（２０６）とを含む、前記複数のヒューズ検出回路（１２４）と
を備え、
前記ヒューズ状態検出段は、
第１電源電圧端子に接続された第１電流電極と、第２電流電極と、該第２電流電極に接続された制御電極とを有する第１トランジスタ（２１６）と、
前記第１電源電圧端子に接続された第１電流電極と、第２電流電極と、前記第１トランジスタの制御電極に接続された制御電極とを有する第２トランジスタ（２２０）と、
前記第１トランジスタの前記第２電流電極に接続された第１端子と、第２端子とを有し、第１抵抗値を有する第１抵抗（２１２）であって、前記第１ノードが前記第１トランジスタの前記第２電流電極と前記第１抵抗の前記第１端子との間に形成される、前記第１抵抗（２１２）と、
前記第１抵抗の第２端子に接続された第１端子と、第２端子とを有し、第２抵抗値を有する第２抵抗（２１４）であって、前記ヒューズは、前記第１ノードに接続された第１端子と、前記第２抵抗の前記第２端子に接続された第２端子とを有する、前記第２抵抗（２１４）と、
前記第２トランジスタの前記第２電流電極に接続された第１端子と、第２端子とを有し、前記第１抵抗値と前記第２抵抗値との和よりも小さな第３抵抗値を有する第３抵抗（２１８）であって、前記第２ノードが前記第２トランジスタの前記第２電流電極と前記第３抵抗の前記第１端子との間に形成される、前記第３抵抗（２１８）と、
前記第２抵抗及び前記第３抵抗の両方の前記第２端子に接続された第１電流電極と、バイアス電圧を入力するための制御電極と、第２電源電圧端子に接続された第２電流電極とを有する第３トランジスタ（２２２）とを含むことを特徴とする集積回路メモリ（１００）。
【請求項４】
請求項３に記載の集積回路メモリにおいて、前記複数のヒューズ検出回路のうち一つのヒューズ検出回路は、
前記増幅段に接続され、前記出力信号がラッチされてから所定時間が経過した後に前記増幅段をディセーブルする制御回路（１２０）を更に含むことを特徴とする集積回路メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、集積回路メモリに関し、さらに詳しくは、ヒューズ検出回路およびその方法を有する集積回路メモリに関する。
【０００２】
【従来の技術】
長年、さまざまな理由でヒューズは半導体回路で利用されてきた。例えば、一般にメモリ回路はメモリ冗長性(memory redundancy)を実施するためにヒューズを利用する。行・列(row and column)冗長ハードウェアは、製造試験時に動作不良ビット・セルまたはワード・ラインを置換するために存在する。メモリ冗長性を利用する効果は、歩留りを向上させることである。歩留りの改善は、メモリ・アレイの不良素子を置換するために冗長素子を利用することによって達成される。ヒューズは、冗長関連情報を格納するための不揮発性メモリとして利用される。
【０００３】
半導体におけるヒューズ技術の別の一般的な利用では、電子チップ識別(electronic chip identification)を実施する。チップ識別は、ロット，ウェハおよびウェハ上のＸ／Ｙ座標位置を含む各チップのソースを固有に識別することによって達成され、製造業者は任意の集積回路のプロセス・データを容易に検索・報告できる。ヒューズは、メモリ冗長性で用いられるのと同じように、この目的を達成するために用いられる。例えば、識別ヒューズは、集積回路上のヒューズのバンクにおいて実装される。特定の集積回路を識別するために、固有のヒューズ・パターンはクローズのままにされ、他のヒューズはオープンされる。このようなオープンおよびクローズすなわち導通状態のヒューズの識別パターンは、集積回路の指紋または識別子となる。制御信号をアサート(assert)すると、このようなヒューズの導通状態は集積回路から容易に読み出され、走査チェーン(scanned chain)に格納できる。このとき、走査済み情報は、従来の走査試験装置を利用して読むことができる。
【０００４】
一般に、ヒューズは、ポリシリコンまたは金属のいずれかで半導体において実装される。従来利用されてきた金属には、アルミニウムおよびタングステンがある。ヒューズを実装するために利用される材料に関係なく、ヒューズが飛んだかどうかを制御するため、またヒューズ導通状態を指示するために、プログラミング回路が必要とされる。このようなプログラム可能なヒューズ回路の例は、Frederick Smithによる米国特許第４，４４６，５３４号「プログラマブル・ヒューズ回路(Programmable Fuse Circuit)」において教示されている。一般に、半導体ヒューズは、（電源電圧の大きさに対して）大きな電圧を印加することにより、あるいはレーザ光を利用することにより、非導通にする、すなわち飛ばされる。飛んだヒューズは実質的にはオープン回路であり、飛んでないヒューズはショート回路である。いずれにせよ、回路はヒューズがうまく非導通状態になったかどうかの既存のステータスを指示する必要がある。このような回路では、ヒューズが飛んだあるいは非導通状態になった後に、非導通状態のヒューズの２端子間で電圧差が存在できるようにすることが一般的である。ヒューズ回路の出力は、ヒューズを飛ばすプログラミング動作が成功したかどうかを示す。
【０００５】
【発明が解決しようとする課題】
集積回路上の導体として銅が利用でき、そのためヒューズとしても利用できることが近年発見された。しかし、飛んだヒューズ両端にて電圧降下を生じさせる回路で銅ヒューズを利用するには問題がある。時間の経過とともに、エレクトロマイグレーション(electro-migration)または絶縁破壊(dielectric breakdown)などの一般的な現象により、両端に電圧降下のある飛んだヒューズに導通経路が再形成することがある。従って、エレクトロマイグレーションまたは絶縁破壊を生じさせる十分に高い電圧降下をヒューズ両端に生じさせずに、銅ヒューズが飛んだかどうかを検出するための回路が必要とされる。
【０００６】
【実施例】
図１は、本発明によるヒューズおよび検出回路１２４を有するメモリ１００のブロック図を示す。ヒューズおよび検出回路１２４は、メモリ１００に電力を印加したときに冗長ヒューズ（図２参照）の論理状態を検出する。これらの冗長ヒューズは、メモリ１００内の動作不良行または列を示すために利用でき、メモリ１００の動作を調整するために利用でき、メモリ１００を識別するためなどに利用できる。ヒューズおよび検出回路１２４は、きわめて低い電圧をヒューズに短時間だけ印加することにより、格納された論理状態を検出できる。この検出方法にはいくつかの利点がある。第１に、低電圧と短時間の組み合わせは、クローズ状態への再成長からのオープン・ヒューズまたは「飛んだ」ヒューズの可能性を低減する。この現象は、ヒューズが銅プロセスを利用して製造される場合に特に重要である。第２に、短時間により、ヒューズおよび検出回路１２４によって消費される電力が低減される。消費電力は、携帯性，熱散逸および信頼性などのさまざまなパラメータに影響を及ぼす。
【０００７】
図１に戻って、メモリ１００は、メモリ・アレイ１０２を含む。メモリ・アレイ１０２は、Ｎ×Ｍ行列のビット・セルからなり、各セルは１ビットの情報を格納できる。メモリ・アレイ１０２内の特定のビットは、特定のアドレスによって指定される。アドレスの第１部分、すなわち行アドレス(ROW ADDRESS)は、行デコーディング回路１０４に入力される。行デコーディング回路１０４は、メモリ・アレイ１０２内の一つの行を選択するために、行アドレスを部分的にデコードする。行デコーディング回路１０４の出力は、行選択回路１０６に入力され、この行選択回路１０６は最終的なＮ分の１デコーディング(one-of-N decoding)を生成する。同様に、アドレスの第２部分、すなわち列アドレス(COLUMN ADDRESS)は、列デコーディング回路１０８に入力される。列デコーディング回路１０８は、メモリ・アレイ１０２内の列を選択するために、列アドレスを部分的にデコードする。列デコーディング回路１０８の出力は、列選択回路１１０に入力され、この列選択回路１１０は最終的なＭ分の１デコーディング(one-of-M decoding)を生成する。入力アドレス、すなわちデータ(DATA)によって識別されるデータ・ビットは、入出力（Ｉ／Ｏ）回路１１６を介して出力され、あるいはこの入出力回路１１６から入力される。
【０００８】
また、メモリ１００は、冗長行１１２のセットと、冗長列１１４のセットを含む。当技術分野で周知なように、冗長列および冗長行を利用することにより、メモリ１００の製造歩留りが改善される。冗長行１１２の一つは、ヒューズおよび検出回路１２４の出力によって選択される。ヒューズおよび検出回路１２４は、入力行が不良として以前識別された行と一致する場合に、冗長行の一つをイネーブルする。同様に、冗長列１１４の一つは、ヒューズおよび検出回路１２４の出力によって選択される。ヒューズおよび検出回路１２４は、入力列が不良として以前識別された列と一致する場合に、冗長列１１４の一つをイネーブルする。ヒューズおよび検出回路１２４については、図２を参照して以下で説明する。
【０００９】
最後に、パワーアップ・クリア回路(power up clear circuit)１１８は、電圧源ＶＤＤを受けて、制御信号ＰＯＫを生成する。ヒューズ制御回路１２０は、制御信号ＰＯＫを受けて、２つの制御信号ＬＡＴＣＨおよびＤＲＩＶＥを生成する。ヒューズ制御回路１２０については、図３を参照して以下で説明する。ＬＡＴＣＨおよびＤＲＩＶＥは、ヒューズおよび検出回路１２４に入力される。
【００１０】
メモリ１００の動作は、パワーオン・シーケンス・モードおよび通常動作モードを参照して便宜的に説明できる。ただし、いずれの動作モードの前に、メモリ１００は、いずれかの列または行が不良であるかを判定するために、製造後に検査される。メモリ１００が不良な列または行を含む場合には、製造業者はヒューズおよび検出回路１２４内の一つまたはそれ以上のヒューズを飛ばす。本発明の一実施例では、銅ヒューズはレーザ・ビームを選択的に印加することによって飛ばされる。これらのヒューズは、メモリ１００がその後使用されるときに、不良行および／または不良列を識別する。どの列または行も不良でない場合、ヒューズを飛ばす必要はない。
【００１１】
パワーオン・シーケンス・モード時に、ヒューズおよび検出回路１２４は各冗長ヒューズの論理状態を検出する。短い遅延の後、パワーアップ・クリア回路１１８は、この検出のために十分時間が経過したことを判断し、ＰＯＫをアサートする。ヒューズ制御回路１２０は、ＰＯＫを受信すると、制御信号ＬＡＴＣＨをアサートすることによって、ヒューズおよび検出回路１２４に各論理状態を保存させる。その直後、ヒューズ制御回路１２０は、制御信号ＤＲＩＶＥをデアサート(de-assert)することによって、ヒューズおよび検出回路１２４の検出機能をディセーブルする。
【００１２】
通常動作時に、行アドレスおよび列アドレスの交点によって識別される特定のメモリ・セルから、データは読み出されるか、あるいはそこに書き込まれる。入力行アドレスがヒューズおよび検出回路１２４に格納された行アドレスと一致すると、Ｉ／Ｏ回路１１６は、冗長行および選択された列の交点に格納されたデータを出力する。同様に、入力列アドレスがヒューズおよび検出回路１２４に格納された列アドレスと一致すると、Ｉ／Ｏ回路１１６は、冗長列および選択された行の交点に格納されたデータを出力する。最後に、入力行アドレスおよび入力列アドレスの両方がヒューズおよび検出回路１２４に格納されたアドレスと一致すると、Ｉ／Ｏ回路１１６は、冗長行および冗長列の交点に格納されたデータを出力する。
【００１３】
図２は、図１に示すヒューズおよび検出回路１２４の回路図を示す。図２は、一つのヒューズとそれに対応する検出回路を示す。当業者であれば、図２に示す回路は冗長ヒューズの一例であることが容易に理解されよう。ヒューズおよび検出回路１２４は、各ヒューズについて３つの段、すなわち、ヒューズ状態検出段２０２，増幅段２０４およびラッチ段２０６を含む。一般に、ヒューズ状態検出段２０２は、ヒューズ２０８が飛んだ（論理状態０）か、飛んでいない（論理状態１）かを検出し、ヒューズ状態を表す差電圧レベルを生成する。増幅段２０４は、差電圧レベルをフル・レール電位(full rail voltage potential)まで増幅する。ラッチ段２０６は、この状態を格納し、最初の２つの段をディセーブルさせる。
【００１４】
ヒューズ状態検出段２０２について、ノード１およびノード２は、２つの回路経路に流れる電流に基づいて、差電圧レベルを出力する。第１回路経路は、２つの直列抵抗器に並列な一つのヒューズを含む。ヒューズ２０８は、ノード１と、ｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２１０の第１電流電極との間に結合される。抵抗器２１２，２１４は、第１ノードと、トランジスタ２１０の第１電流電極との間で直列に接続される。ノード１は、ｐ型トランジスタ２１６の第１電流電極に結合される。トランジスタ２１６の第２電流電極は、電圧源ＶＤＤに結合される。ヒューズ状態検出段２０２内の第２経路は、一つの抵抗器を含む。抵抗器２１８は、ノード２と、トランジスタ２１０の第１電流電極とに接続される。ノード２は、ｐ型トランジスタ２２０の第１電流電極に結合される。トランジスタ２２０の第２電流電極は、電圧源ＶＤＤに結合される。また、ノード１は、トランジスタ２１６，２２０の制御電極に結合される。トランジスタ２１０の制御電極および第２電流電極は、制御信号ＤＲＩＶＥおよびｎ型トランジスタ２２２の第１電流電極にそれぞれ結合される。トランジスタ２２２の制御電極および第２電流電極は、バイアス電圧レベルＢＩＡＳおよび電圧源ＶＳＳにそれぞれ結合される。抵抗器２１２，２１４の抵抗値の和は、抵抗器２１８の抵抗値よりも大きい。図示の実施例では、抵抗器２１２，２１４の抵抗値の和は、抵抗器２１８の２倍である。最後に、ｐ型トランジスタ２２４の第１電流電極は、電圧レベルＶＤＤを受け、制御電極は制御信号ＤＲＩＶＥを受け、また第２電流電極はノード１に結合される。
【００１５】
ヒューズ状態検出段２０２は、制御信号ＤＲＩＶＥがデアサートされると、ディセーブルされる。具体的には、トランジスタ２１０は非導通状態にされる。逆に、トランジスタ２２４は導通状態にされる。トランジスタ２２４が導通状態のとき、トランジスタ２１６，２２０は非導通状態にされる。各トランジスタ２１０，２１６，２２０が非導通状態のとき、ヒューズ２０８または抵抗器２１２，２１４，２１８の両端に電位は生じない。ヒューズ状態検出段２０２は、制御信号ＤＲＩＶＥがアサートされると、イネーブルされる。トランジスタ２２２は、ノード１およびノード２から少量の電流を流すために、特定の電圧でバイアスされる。トランジスタ２１６，２２０の制御電極は結合されているので、この流れた電流は２つのノード間で等しく分流される。ノード１およびノード２によって生成される差電圧は、トランジスタ２２２への２つの回路経路の相対抵抗値に依存する。一方、２つの回路経路の相対抵抗値は、ヒューズ２０８が飛んだか、飛んでないかに依存する。ヒューズ２０８が飛んでない場合、第１経路の抵抗値はほぼゼロである。第２経路の抵抗値は一定のままである。ヒューズ２０８が飛んだ場合、第１経路の抵抗値は抵抗器２１２，２１４の抵抗値の和である。上記のように、抵抗器２１２，２１４の抵抗値の和は、抵抗器２１８の２倍である。従って、ヒューズ２０８の状態は、差電圧の大きさによって検出できる。ヒューズ２０８が飛んでない場合、ノード１における電圧レベルはノード２における電圧レベルよりも小さい。逆に、ヒューズ２０８が飛んだ場合、ノード１における電圧レベルはノード２における電圧レベルよりも高い。
【００１６】
増幅段２０４について、ｐ型トランジスタ２２６の第１電流電極は、電圧レベルＶＤＤを受け、制御電極は制御信号ＤＲＩＶＥに結合される。ｐ型トランジスタ２２８の第１電流電極は、電圧源ＶＤＤに結合され、制御電極はノード１に結合され、第２電流電極はｎ型トランジスタ２３０の第１電流電極に結合される。
トランジスタ２３０の制御電極および第２電流電極は、トランジスタ２３０の第１電流電極および電圧レベルＶＳＳにそれぞれ結合される。ｎ型トランジスタ２３２の第１電流電極は、電圧源ＶＳＳに結合され、制御電極はトランジスタ２３０の制御電極に結合され、第２電流電極はｐ型トランジスタ２３４の第１電流電極に結合される。トランジスタ２３４の第２電流電極は、電圧源ＶＤＤに結合される。トランジスタ２３４の制御電極は、トランジスタ２２６の第２電流電極と、ｐ型トランジスタ２３６の制御電極と、ノード２とに結合される。トランジスタ２３６の第１電流電極および第２電流電極は、第１電圧源ＶＤＤおよびｎ型トランジスタ２３８の第１電流電極にそれぞれ結合される。トランジスタ２３８の制御電極および第２電流電極は、トランジスタ２３８の第１電流電極および電圧レベルＶＳＳにそれぞれ結合される。ｎ型トランジスタ２４０の第１電流電極は、電圧源ＶＳＳに結合され、制御電極はトランジスタ２３８の制御電極に結合され、第２電流電極はｐ型トランジスタ２４２の第１電流電極に結合される。トランジスタ２４２の第２電流電極および制御電極は、電圧源ＶＤＤおよびノード１にそれぞれ結合される。
【００１７】
ｐ型トランジスタ２４４の第１電流電極および第２電流電極は、電圧源ＶＤＤおよびｎ型トランジスタ２４６の第１電流電極にそれぞれ結合される。トランジスタ２４４の制御電極は、トランジスタ２４４の第２電流電極に結合される。トランジスタ２４６の制御電極および第２電流電極は、トランジスタ２３２の第２電流電極および電圧源ＶＳＳにそれぞれ結合される。ｐ型トランジスタ２４８の第１電流電極は、電圧源ＶＤＤに結合され、制御電極はトランジスタ２４４の制御電極に結合され、第２電流電極はｎ型トランジスタ２５０の第１電流電極に結合される。トランジスタ２５０の制御電極および第２電流電極は、トランジスタ２４０の第２電流電極および電圧源ＶＳＳにそれぞれ結合される。各ｎ型トランジスタ２５２，２５４の第１電流電極は、電圧源ＶＳＳに結合される。各トランジスタ２５２，２５４の制御電極は、インバータ２５６の出力に結合される。インバータ２５６の入力は、制御信号ＤＲＩＶＥを受ける。トランジスタ２５２の第２電流電極は、トランジスタ２３２の第２電流電極に結合される。トランジスタ２５４の第２電流電極は、トランジスタ２４０の第２電流電極に結合される。
【００１８】
増幅段２０４は、制御信号ＤＲＩＶＥがデアサートされると、ディセーブルされる。具体的には、トランジスタ２５２，２５４は、それぞれトランジスタ２４６，２５０の制御電極上に低論理値を乗せる。トランジスタ２４６の制御電極上の低論理値は、トランジスタ２４８の制御電極上で高論理値にする。従って、トランジスタ２４８，２５０はともに非導通状態、すなわち高インピーダンス状態となる。増幅段２０４は、制御信号ＤＲＩＶＥがアサートされると、イネーブルされる。上記のように、ヒューズ２０８が飛んでない場合、ノード１＜ノード２となる。逆に、ヒューズ２０８が飛んだ場合、ノード１＞ノード２となる。
【００１９】
ヒューズが飛んでいない、ノード１＜ノード２の場合。ノード１の電圧レベルがノード２の電圧レベルよりも小さい場合、トランジスタ２２８はトランジスタ２３４よりも多く導通する。トランジスタ２２８によって流される電流は、トランジスタ２３０，２３２によって鏡映される。トランジスタ２３２は、トランジスタ２４６の制御電極をＶＳＳに向かわせ、それによりトランジスタ２４６を非導通状態にする。トランジスタ２４６が非導通状態のとき、このトランジスタはトランジスタ２４８を非導通状態、すなわち高インピーダンスにする。同時に、トランジスタ２４２は、トランジスタ２３６よりも多く導通する。トランジスタ２４２によって流される電流は、トランジスタ２５０の制御電極をＶＤＤに向かわせ、それによりトランジスタ２５０を導通状態にする。トランジスタ２４６が導通状態のとき、このトランジスタは増幅段２０４を低論理レベルにする。
【００２０】
ヒューズが飛んだ、ノード＞ノード２の場合。ノード２の電圧レベルがノード１の電圧レベルよりも小さい場合、トランジスタ２３４はトランジスタ２２８よりも多く導通する。トランジスタ２３４によって流される電流は、トランジスタ２４６の制御電極をＶＤＤに向かわせ、それによりトランジスタ２４６を導通状態にする。トランジスタ２４６が導通状態になると、このトランジスタはトランジスタ２４８の制御電極を低にする。トランジスタ２４８の制御電極の低電圧レベルは、トランジスタ２４８を導通状態にする。トランジスタ２４８が導通状態になると、このトランジスタは増幅段２０４の出力を高論理レベルにする。同時に、トランジスタ２３６は、トランジスタ２４２よりも多く導通する。トランジスタ２３６によって流される電流は、トランジスタ２３８，２４０によって鏡映される。トランジスタ２４０は、トランジスタ２５０の制御電極をＶＳＳに向かわせ、それによりトランジスタ２５０を非導通状態、すなわち高インピーダンス状態にする。
【００２１】
ラッチ段２０６について、第１インバータ２５８の入力は、増幅段２０４の出力を受ける。インバータ２５８の出力は、第２インバータ２６０の入力に結合される。インバータ２６０の出力は、ヒューズおよび検出回路１２４の出力、すなわちヒューズ状態(FUSE STATE)を生成する。インバータ２６０の出力は、パス・ゲート(pass gate)２６２を介してインバータ２５８の入力に結合される。パス・ゲート２６２のｎ型デバイスは、制御信号ＬＡＴＣＨを受ける。パス・ゲート２６２のｐ型デバイスは、第３インバータ２６４の出力に結合される。また、インバータ２６４の入力は、制御信号ＬＡＴＣＨを受ける。
【００２２】
制御信号ＬＡＴＣＨがデアサートされると、パス・ゲート２６２は非導通状態となり、ラッチ段２０６はその入力を出力に渡す。制御信号ＬＡＴＣＨがアサートされると、パス・ゲート２６２は導通状態となり、それによりラッチ段２０６の出力を入力に結合する。
【００２３】
図３は、図１に示すヒューズ制御回路１２０の回路図を示す。ヒューズ制御回路１２０は、インバータ３０２，３０４，３０６，３０８，３１２，３１４，３１８，３２０，３２２，３２６，３３４，３３６，３３８，３４２，３４６，３４８，３５０，３５２，Ｎチャネル・トランジスタ３１６，ＮＡＮＤ論理ゲート３１０，３３０およびキャパシタ３２４，３２８，３４０，３４４を含む。ヒューズ制御回路１２０は、インバータ３１４の入力端子にて、「ＰＯＫ」と記されたパワーアップ・クリア信号を受ける。Ｎチャネル・トランジスタ３１６およびインバータ３１２は、特定のヒステリシス量を有するバッファを形成する。このヒステリシスは、外部電源が不規則に上昇する場合に、ヒューズ制御１２０の応答を調整する傾向がある。そうしないと、この不規則な電源挙動により、ＰＯＫで複数の遷移が生じることになる。インバータ３１２の出力は、インバータ３３２およびＮＡＮＤ論理ゲート３１０の入力端子に与えられる。直列接続されたインバータ３５２，３５０，３４８，３４６は、「ＬＡＴＣＨ」と記されたバッファされた制御信号を与え、この信号は、すべてのヒューズおよび検出回路１２４のラッチ２０６を制御するために送出される。同様に、直列接続されたインバータ３０８，３０６，３０４，３０２は、すべてのヒューズおよび検出回路１２４に、「ＤＲＩＶＥ」と記されたバッファされた制御信号を与える。キャパシタ３２８，３２４とともに、直列接続されたインバータ３２６，３２２，３２０，３１８は、ＮＡＮＤゲート３３０の出力を受け、所定の遅延をその出力に加え、それによって得られた遅延信号をＮＡＮＤゲート３１０の入力に結合する。インバータ３１８の出力は、ＮＡＮＤ論理ゲート３１０の入力に結合される。キャパシタ３４４，３４０とともに、直列接続されたインバータ３４２，３３８，３３６，３３４は、ＮＡＮＤゲート３１０の出力を受け、所定の遅延をその出力に加え、それによって得られた遅延信号をＮＡＮＤゲート３３０の入力に結合する。
【００２４】
集積回路メモリ１００のパワーアップ時に、供給電圧は有効レベル以下となり、パワーアップ・クリア信号ＰＯＫを低論理にさせる。また、インバータ３１２の出力も低論理となり、ＮＡＮＤゲート３１０に高論理電圧をインバータ３０８，３０６，３０４，３０２に与えさせる。インバータ３０２は、制御信号ＤＲＩＶＥ上で高論理を生成する。次に、高論理ＤＲＩＶＥ信号は、ヒューズ状態検出段２０２および検出増幅段２０４をイネーブルし、ヒューズ２０８の状態に応じた出力信号を検出・増幅する。ＮＡＮＤ論理ゲート３１０の出力は、直列接続したインバータ３４２，３３８，３３６，３３４を伝播し、インバータ３３４に高論理をＮＡＮＤ論理ゲート３３０の入力に与えさせる。インバータ３３４，３３２の両方からの高論理レベルは、ＮＡＮＤゲート３３０にあり、ＮＡＮＤゲート３３０に低論理を生成させる。この低論理レベルは、インバータ３５２，３５０，３４８，３４６に与えられる。インバータ３４６は、制御信号ＬＡＴＣＨ上で低論理を生成する。低論理の制御信号ＬＡＴＣＨは、ラッチ段２０６が検出増幅段２０４の出力をラッチすることを防ぐ。また、ＮＡＮＤ論理ゲート３３０からの低論理は、インバータ３２６，３２２，３２０，３１８を伝播し、キャパシタ３２８，３２４のキャパシタンスによって決まる遅延後に、低論理をＮＡＮＤ論理ゲート３１０の入力に与えさせる。
【００２５】
パワーアップ・クリア信号ＰＯＫが高論理値になり、電源電圧が集積回路メモリ１００の確実な動作を許すのに十分であることを示すと、インバータ３１２の出力は高論理になる。ＮＡＮＤ論理ゲート３３０はインバータ３３２から低論理を受け、ＮＡＮＤ論理ゲート３３０の出力を高論理電圧に変化させ、その結果、制御信号ＬＡＴＣＨは高論理になる。高論理のＬＡＴＣＨ信号は、増幅段２０４からの出力信号をラッチ段２０６にラッチさせる。インバータ３２６，３２２，３２０，３１８およびキャパシタ３２８，３２４によって決まる遅延の後、高論理電圧はＮＡＮＤ論理ゲート３１０の入力に与えられ、ＮＡＮＤ論理ゲート３１０の出力を低論理に変化させる。この低論理はインバータ３０８の入力に与えられ、制御信号ＤＲＩＶＥを低論理にさせる。低になると、制御信号ＤＲＩＶＥは増幅段２０４およびヒューズ状態検出段２０２をディセーブルし、それによって集積回路メモリ１００の消費電力を低減する。キャパシタ３２８，３２４とともに、インバータ３２６，３２２，３２０，３１８は、増幅段２０４およびヒューズ状態検出段２０２をディセーブルする前に、増幅段２０４の出力がラッチされることを保証する。論理信号ＬＡＴＣＨおよびＤＲＩＶＥの論理状態は、信号ＰＯＫが低論理になるまで、それぞれ高倫理および低論理のままである。
【００２６】
特定の実施例を参照して本発明について説明してきたが、更なる修正および改善は当業者に想起される。例えば、開示のメモリはデータ・プロセッサまたはデジタル信号プロセッサなどの他のデバイスに内蔵してもよい。また、開示のヒューズおよび検出回路は、メモリ・アレイから分離したデバイスに内蔵してもよい。このような用途では、ヒューズおよび検出回路は、不良行および列情報以外のデータを収容する。例えば、ヒューズのバンクは、集積回路のシリアル番号，バッチ処理番号またはリビジョン番号を識別できる。さらに、図示の特定の回路実施例の多くは、同じ機能を実施するために、本教示と組み合わせることで、当業者によって修正できる。従って、本発明は、特許請求の範囲の範囲内のこのような一切の変形例および修正を網羅するものとする。
【図面の簡単な説明】
【図１】本発明によるヒューズおよび検出回路を有するメモリを示すブロック図である。
【図２】図１に示すヒューズおよび検出回路を示す回路図である。
【図３】図１に示すヒューズ制御回路を示す回路図である。
【符号の説明】
１００  メモリ
１０２  メモリ・アレイ
１０４  行デコーディング回路
１０６  行選択回路
１０８  列デコーディング回路
１１０  列選択回路
１１２  冗長行
１１４  冗長列
１１６  入出力（Ｉ／Ｏ）回路
１１８  パワーアップ・クリア回路
１２０  ヒューズ制御回路
１２４  ヒューズおよび検出回路
２０２  ヒューズ状態検出段
２０４  増幅段
２０６  ラッチ段
２０８  ヒューズ
２１０，２２２，２３０，２３２，２３８，２４０，２４６，２５０，２５２，２５４  ｎ型トランジスタ（ＭＯＳＦＥＴ）
２１２，２１４，２１８  抵抗器
２１６，２２０，２２４，２２６，２２８，２３４，２３６，２４２，２４４，２４８  ｐ型トランジスタ
２５６，２５８，２６０，２６４  インバータ
２６２  パス・ゲート
３０２，３０４，３０６，３０８，３１２，３１４，３１８，３２０，３２２，３２６，３３４，３３６，３３８，３４２，３４６，３４８，３５０，３５２  インバータ
３１６  Ｎチャネル・トランジスタ
３１０，３３０  ＮＡＮＤ論理ゲート
３２４，３２８，３４０，３４４  キャパシタ
【図１】
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【図２】
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【図３】
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