(57)【特許請求の範囲】
【請求項１】
（ａ）強誘電体膜を用いた容量部を有するメモリセルであって、第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個（ｍは自然数）、第２方向にｎ個（ｎは自然数）の格子状に配置されたメモリセルアレイと、
（ｂ）前記第１方向に配置された前記ｍ個のメモリセルの前記第１端子を接続する第１配線と、
（ｃ）前記第２方向に配置された前記ｎ個のメモリセルの前記第２端子を接続する第２配線と、
（ｄ）前記ｍ個のメモリセルの前記第３端子を接続する第３配線であって、
（ｄ１）前記メモリセルアレイを前記第１方向にｑ個（ｑは自然数）、前記第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであって、前記第１方向にｓ個（ｓは自然数）、前記第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、
（ｄ２）第１単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、
（ｄ３）前記第１ブロックの前記第１方向の隣に位置する第２単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜前記ｔ番目の配線部と、
（ｄ４）前記第１単位ブロックの１番目〜前記ｔ番目の配線部と、前記第２単位ブロックの１番目〜ｔ番目の配線部とを、同一番目の配線部同士が接続しないようにそれぞれ接続する接続配線部であって、
前記第１単位ブロックの配線部の前記第２単位ブロック側の端部と、前記第２単位ブロックの配線部の前記第１単位ブロック側の端部と、をそれぞれ接続する接続配線部と、を有する第３配線と、
を有する半導体記憶装置であって、
（ｅ）前記接続配線部は、
前記第１単位ブロックの１番目〜ｔ番目の配線部の内、ｕ番目（１≦ｕ＜ｔ）の配線部と、前記第２ブロックの（ｕ＋１）番目の配線部と、を接続する第１接続配線部と、
前記第１ブロックの前記ｔ番目の配線部と、前記第２ブロックの１番目の配線部と、を接続する第２接続配線部と、を有し、
前記第１接続配線部と前記第２接続配線部とが交差していること
を特徴とする半導体記憶装置。
【請求項２】
前記ｑはｔ以下であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ｑはｔと同一であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記配線部と前記接続配線部の内少なくとも１つの接続配線部は異なる配線層に形成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記少なくとも１つの接続配線部は前記第２配線と同一の配線層に形成されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１単位ブロックと第２単位ブロックのブロック間にはダミーセル列が配置され、前記接続配線部は前記ダミーセル列の上部に配置されることを特徴とする請求項１〜５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第３配線は、前記容量部の一端に接続されることを特徴とする請求項１〜６のいずれか一項に記載の半導体記憶装置。
【請求項８】
（ａ）強誘電体膜を用いた容量部を有するメモリセルであって、第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個（ｍは自然数）、第２方向にｎ個（ｎは自然数）の格子状に配置されたメモリセルアレイと、
（ｂ）前記第１方向に並ぶ前記ｍ個のメモリセルの前記第１端子を接続する第１配線と、
（ｃ）前記第２方向に並ぶ前記ｎ個のメモリセルの前記第２端子を接続する第２配線と、
（ｄ）前記ｍ個のメモリセルの前記第３端子を接続する第３配線であって、
（ｄ１）前記メモリセルアレイを前記第１方向にｑ個（ｑは自然数）、前記第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであり、前記第１方向にｓ個（ｓは自然数）、前記第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、
（ｄ２）第１単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、
（ｄ３）前記第１ブロックの前記第１方向の隣に位置する第２単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜前記ｔ番目の配線部と、
（ｄ４）前記第１単位ブロックの１番目〜前記ｔ番目の配線部の内、ｕ番目（１≦ｕ≦ｔ）の配線部と、前記第２単位ブロックのｕ番目（１≦ｕ≦ｔ）以外の配線部と、を接続する接続配線部と、を有する第３配線と、
を有する半導体記憶装置であって、
（ｅ）前記第３配線を選択する手段であって、
加算回路および減算回路の演算結果に基づき前記第３配線を選択する手段を有し、
（ｆ）前記接続配線部は、前記単位ブロックの第２方向に並ぶ前記ｔ個のメモリセルを接続する１番目〜前記ｓ番目の第２配線のうち、前記第１単位ブロックの前記ｔ番目の第２配線と前記第２単位ブロックの１番目の第２配線との間で交差していること、
を特徴とする半導体記憶装置。
【請求項９】
前記第３配線の選択は、
（ｅ１）前記第１単位ブロックのｕ番目（１≦ｕ＜ｔ）の配線部と、前記第２ブロックの（ｕ＋１）番目の配線部とが第１接続配線部で接続され、前記第１ブロックのｔ番目の配線部と、前記第２ブロックの１番目の配線部とが第２接続配線部で接続される場合であって、
（ｅ２）選択すべきメモリセルのアドレスが第１方向にｊ（１≦ｊ≦ｍ、ｊ＝Ｊ＋１）番目、第２方向にｋ（１≦ｋ≦ｎ、ｋ＝Ｋ＋１）番目であり、当該メモリセルの所属する単位ブロックが第１方向にｇ（１≦ｇ≦ｑ、ｇ＝Ｇ＋１）番目である場合に、
（ｅ３）前記加算回路によりＫとＧの和を演算し、
（ｅ４）前記和が前記ｔ以上である場合には、前記和から前記ｔを減算した結果に基づいて行われることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
（ａ）強誘電体膜を用いた容量部を有するメモリセルであって、第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個（ｍは自然数）、第２方向にｎ個（ｎは自然数）の格子状に配置されたメモリセルアレイと、
（ｂ）前記第１方向に並ぶ前記ｍ個のメモリセルの第１端子を接続する第１配線と、
（ｃ）前記第２方向に並ぶ前記ｎ個のメモリセルの第２端子を接続する第２配線と、
（ｄ）前記ｍ個のメモリセルの前記第３端子を接続する第３配線であって、
（ｄ１）前記メモリセルアレイを前記第１方向にｑ個（ｑは自然数）、第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであり、前記第１方向にｓ個（ｓは自然数）、前記第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、
（ｄ２）第１単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、
（ｄ３）前記第１ブロックの前記第１方向の隣に位置する第２単位ブロックの前記第１方向に並ぶ前記ｓ個のメモリセルを接続する１番目〜前記ｔ番目の配線部と、
（ｄ４）前記第１単位ブロックの１番目〜前記ｔ番目の配線部の内、ｕ番目（１≦ｕ≦ｔ）の配線部と、前記第２単位ブロックのｕ番目（１≦ｕ≦ｔ）以外の配線部とを接続する接続配線部と、を有する第３配線と、
（ｅ）前記第３配線を選択する手段と、
を有する半導体記憶装置であって、
（ｆ）前記ｔは２のｖ乗であり、
（ｇ）前記第３配線を選択する手段は、加算回路の演算結果に基づき前記第３配線を選択し、
（ｈ）前記接続配線部は、前記単位ブロックの第２方向に並ぶｔ個のメモリセルを接続する１番目〜前記ｓ番目の第２配線のうち、前記第１単位ブロックの前記ｔ番目の第２配線と前記第２単位ブロックの１番目の第２配線との間で交差している、
ことを特徴とする半導体記憶装置。
【請求項１１】
前記第３配線の選択は、
（ｇ１）前記第１単位ブロックのｕ番目（１≦ｕ＜ｔ）の配線部と、前記第２ブロックの（ｕ＋１）番目の配線部とが第１接続配線部で接続され、前記第１ブロックのｔ番目の配線部と、前記第２ブロックの１番目の配線部とが第２接続配線部で接続される場合であって、
（ｇ２）選択すべきメモリセルのアドレスが第１方向にｊ（１≦ｊ≦ｍ、ｊ＝Ｊ＋１）番目、第２方向にｋ（１≦ｋ≦ｎ、ｋ＝Ｋ＋１）番目であり、当該メモリセルの所属する単位ブロックが前記第１方向にｇ（１≦ｇ≦ｑ、ｇ＝Ｇ＋１）番目である場合に、
（ｇ３）前記加算回路により、２進法表示のＫと２進法表示Ｇの和を演算し、
（ｇ４）前記２進法表示のＫの下から（ｖ＋１）桁目に１がある場合には"１"に、前記和の２進法表示の下ｖ桁の数値を組み合わせた２進法表記の数値に基づき、
（ｇ５）前記２進法表示のＫの下から（ｖ＋１）桁目がない場合には、前記和の２進法表示の下ｖ桁の数値に基づき行われること
を特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体記憶装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびそれを備えた電子機器、特に、強誘電体膜を用いた容量部を有する半導体記憶装置等に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ、Ferroelectric Random Access Memory）は、強誘電体材料の分極と電界との間に見られるヒステリシス特性を利用して情報を記憶させるものであり、その高速性、低消費電力性および不揮発性などの観点から注目されている。
【０００３】
メモリセルアレイを構成する各強誘電体メモリセルは、例えば行方向に延在するワード線およびプレート線と、列方向に延在するビット線に接続されている。
【０００４】
しかしながら、かかる構成では、選択セルの情報を読み出す際、選択セルと同じ行方向に並ぶメモリセルは、同一のワード線およびプレート線に接続されるため、非選択セルの情報までビット線上に現れてしまう。また、ＦｅＲＡＭの読み出しは、いわゆる破壊読出しであり、読み出した後に再書き込みが必要となる。従って、選択セルのみならず、選択セルと同じ行方向に並ぶメモリセルの再書き込みが必要となる。
【０００５】
一方、メモリセルのャパシタを構成する強誘電体材料は、情報の読み出し／書き込み回数に依存して劣化してしまう。この劣化を抑制することが強誘電体メモリの長寿命化を図るために重要となる。
【０００６】
例えば、下記非特許文献１には、同じ行方向に並ぶメモリセルが、同一のプレート線に接続されないように、プレート線を階段状にシフトさせる技術が開示されている。
【０００７】
また、下記特許文献１には、例えば、８行８列の強誘電体メモリセルの同一のプレート線およびワード線に接続されるメモリセルの個数を４個ずつにし、不要なアクセス回数を減らして強誘電体メモリセルの劣化を抑制する技術が開示されている。
【特許文献１】特開２００４−１６４７３０号公報（特許公報  特許第３５９７１８５号）
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37,NO.5,MAY2002 P.592-598 "Bitline GND Sensing Technique for Low-Voltage Operation FeRAM"
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記非特許文献１に記載のメモリセルアレイ構成においては、ダミーセル領域が生じる（Ｆｉｇ．１０（ｂ）参照）。また、プレート線の本数が増加し、そのドライバ回路も大きくなる。このようなダミーセル領域やプレート線の増加の影響は、メモリ容量が大きくなるほど顕著になる。
【０００９】
一方、上記特許文献１に記載のメモリセルアレイ構成においても、ワード線やプレート線のパターン形状が複雑となり、メモリ特性の向上やメモリセル面積の縮小化に対応することが困難となり得る。
【００１０】
本発明は、配線のレイアウトを最適化することにより、メモリセル面積の縮小化もしくは高集積化を図ることを目的とする。また、メモリ特性の向上を図ることを目的とする。また、配線のレイアウトの変更に対応したメモリセルの選択手段を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、（ａ）第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個、第２方向にｎ個の強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）第１方向に並ぶｍ個（ｍは自然数）のメモリセルの第１端子を接続する第１配線と、（ｃ）第２方向に並ぶｎ個（ｎは自然数）のメモリセルの第２端子を接続する第２配線と、（ｄ）ｍ個のメモリセルの第３端子を接続する第３配線であって、（ｄ１）メモリセルアレイを第１方向にｑ個（ｑは自然数）、第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであり、第１方向にｓ個（ｓは自然数）、第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、（ｄ２）第１単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ３）第１ブロックの第１方向の隣に位置する第２単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ４）記第１単位ブロックの１番目〜ｔ番目の配線部と、第２単位ブロックの１番目〜ｔ番目の配線部とを、同一番目の配線部同士が接続しないようにそれぞれ接続する接続配線部であって、第１単位ブロックの配線部の第２単位ブロック側の端部と、第２単位ブロックの配線部の第１単位ブロック側の端部と、を接続する接続配線部（シフト配線部）と、を有する第３配線と、を有し、（ｅ）第１単位ブロックの１番目〜ｔ番目の配線部の内、ｕ番目（１≦ｕ＜ｔ）の配線部と、第２ブロックの（ｕ＋１）番目の配線部とを接続する第１接続配線部と、第１ブロックのｔ番目の配線部と、第２ブロックの１番目の配線部とを接続する第２接続配線部と、を有し、第１接続配線部と第２接続配線部が交差していることを特徴とする。
【００１２】
このように、第１単位ブロックの１番目〜ｔ番目の配線部と、第２単位ブロックの１番目〜ｔ番目の配線部とを、同一番目の配線部同士が接続しないように接続配線部で接続したので、同一の第１配線と第３配線に接続されるメモリセルが減少し、半導体記憶装置の特性を向上させることができる。
【００１３】
また、接続配線部をブロック間で交差させたので、メモリセルアレイの縮小化もしくは高集積化を図ることができる。
【００１４】
なお、第１配線は例えばワード線であり、第２配線は例えばビット線であり、第３配線は例えば例えばプレート線である。
【００１８】
本発明の半導体記憶装置は、（ａ）第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個、第２方向にｎ個の強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）第１方向に並ぶｍ個（ｍは自然数）のメモリセルの第１端子を接続する第１配線と、（ｃ）第２方向に並ぶｎ個（ｎは自然数）のメモリセルの第２端子を接続する第２配線と、（ｄ）ｍ個のメモリセルの第３端子を接続する第３配線であって、（ｄ１）メモリセルアレイを第１方向にｑ個（ｑは自然数）、第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであり、第１方向にｓ個（ｓは自然数）、第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、（ｄ２）第１単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ３）第１ブロックの第１方向の隣に位置する第２単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ４）第１単位ブロックの１番目〜ｔ番目の配線部の内、ｕ番目（１≦ｕ≦ｔ）の配線部と、第２単位ブロックのｕ番目（１≦ｕ≦ｔ）以外の配線部とを接続する接続配線部と、を有する第３配線と、を有する半導体記憶装置であって、（ｅ）第３配線を選択する手段であって、加算回路および減算回路の演算結果に基づき第３配線を選択する手段と、を有し、（ｆ）接続配線部は、単位ブロックの第２方向に並ぶｔ個のメモリセルを接続する１番目〜ｓ番目の第２配線のうち、第１単位ブロックのｔ番目の第２配線と第２単位ブロックの１番目の第２配線との間で交差していることを特徴とする。
【００１９】
このように、第１単位ブロックのｕ番目の配線部と、第２単位ブロックのｕ番目以外の配線部とを接続配線部で接続しても、第３配線の選択を加算回路および減算回路の演算結果に基づき容易に行うことができる。
【００２０】
なお、第１配線は例えばワード線であり、第２配線は例えばビット線であり、第３配線は例えば例えばプレート線である。
【００２１】
本発明の半導体記憶装置は、（ａ）第１、第２および第３の端子を有するメモリセルが、第１方向にｍ個、第２方向にｎ個の強誘電体膜を用いた容量部を有するメモリセルが格子状に配置されたメモリセルアレイと、（ｂ）第１方向に並ぶｍ個（ｍは自然数）のメモリセルの第１端子を接続する第１配線と、（ｃ）第２方向に並ぶｎ個（ｎは自然数）のメモリセルの第２端子を接続する第２配線と、（ｄ）ｍ個のメモリセルの前記第３端子を接続する第３配線であって、（ｄ１）前記メモリセルアレイを第１方向にｑ個（ｑは自然数）、第２方向にｒ個（ｒは自然数）に分割してなる単位ブロックであり、第１方向にｓ個（ｓは自然数）、第２方向にｔ個（ｔは自然数）のメモリセルが格子状に配置された単位ブロックのうち、（ｄ２）第１単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ３）前記第１ブロックの第１方向の隣に位置する第２単位ブロックの第１方向に並ぶｓ個のメモリセルを接続する１番目〜ｔ番目の配線部と、（ｄ４）前記第１単位ブロックの１番目〜ｔ番目の配線部の内、ｕ番目（１≦ｕ≦ｔ）の配線部と、前記第２単位ブロックのｕ番目（１≦ｕ≦ｔ）以外の配線部とを接続する接続配線部（シフト配線部）と、を有する第３配線と、（ｅ）前記第３配線を選択する手段と、を有する半導体記憶装置であって、（ｆ）前記ｔは２のｖ乗であり、（ｇ）前記第３配線を選択する手段は、加算回路の演算結果に基づき前記第３配線を選択し、（ｈ）接続配線部は、単位ブロックの第２方向に並ぶｔ個のメモリセルを接続する１番目〜ｓ番目の第２配線のうち、第１単位ブロックのｔ番目の第２配線と第２単位ブロックの１番目の第２配線との間で交差していることを特徴とする。
【００２２】
このように、ｔを２のｖ乗とすることにより、加算回路の演算結果に基づき第３配線を選択することができ、減算回路を不要とし、回路構成を単純化することができる。また、周辺回路の縮小化を行うことができる。
【００２３】
なお、第１配線は例えばワード線であり、第２配線は例えばビット線であり、第３配線は例えば例えばプレート線である。
【００２４】
本発明の電子機器は、前記半導体記憶装置を有するものである。ここで「電子機器」とは、本発明にかかる半導体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記半導体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００２５】
＜実施の形態１＞
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
【００２６】
まず、図１を参照しながら本実施の形態の特徴的な構成について説明する。なお、その詳細な構成は、図２〜図８を参照しながら追って説明する。
【００２７】
図１は、本実施の形態の強誘電体メモリ（半導体記憶装置）の要部を概略的に示した平面図である。図１中には、例えば４行×１６列のメモリセルＭＣが配置されており、これらのメモリセルでメモリセルアレイを構成している。ワード線ＷＬは、第１方向（行方向、ロー方向、ワード線方向）に延在しており、ビット線（ＢＬ、／ＢＬ）は、第２方向（列方向、カラム方向、ビット線方向）に延在している。
【００２８】
各メモリセルＭＣは、トランジスタ部とキャパシタ部とを有しており、ワード線ＷＬとビット線（ＢＬ、／ＢＬ）との交差部には、前記トランジスタ部が、プレート線ＰＬとビット線（ＢＬ、／ＢＬ）との交差部にはキャパシタ部が配置される。
【００２９】
従って、略矩形の素子形成領域Ａｃには、第２方向に２つのメモリセルが配置される。なお、本実施の形態のメモリセルアレイは、いわゆる２Ｔ２Ｃセル構成を採用しており、第１方向に並ぶ２つのトランジスタおよび２つのキャパシタで１つのメモリセルＭＣを構成している。
【００３０】
また、このメモリセルＭＣは、少なくとも３つの端子（トランジスタ部のソース・ドレイン領域部、キャパシタの上部電極部およびゲート電極部）を有する（図３参照）。
【００３１】
ここで、本実施の形態の強誘電体メモリの特徴的な構成について説明する。メモリセルアレイ（１６行×４列）は、４行×１列（個）のメモリブロックＭＢに分割され、このメモリブロックは、１行×４列（個）のカラムブロックＣＢ（単位ブロック）に分割される。言い換えれば、メモリセルアレイ（１６行×４列）は、４行×４列（個）のカラムブロックＣＢに分割される。このカラムブロックは、４行×１列のメモリセルよりなる。
【００３２】
ワード線ＷＬは、第１方向に延在し、同一行に配置されたメモリセルＭＣに共通接続されている。また、ビット線対（ＢＬ、／ＢＬ）は、第２方向に延在し、同一列に配置されたメモリセルＭＣに共通接続されている。
【００３３】
ここで、プレート線ＰＬは、カラムブロックＣＢ毎に１段ずつシフトするように配置されている。即ち、各カラムブロックＣＢのメモリセルＭＣ上に第１方向に直線状に配置されるプレート配線部（配線部、プレート線片、プレート線直線部）は、隣のカラムブロックＣＢの一段下のプレート配線部に順次、シフト部（接続配線部、シフト配線部）によって接続されている。
【００３４】
但し、各カラムブロックＣＢの最下段のプレート配線部は、隣のカラムブロックＣＢの最上段のプレート配線部に折り返されている。
【００３５】
例えば、第１方向に０番目、第２方向に０番目のカラムブロック（０、０）の最上段（１番目）のプレート配線部は、第１方向に１番目、第２方向に０番目のカラムブロック（１、０）の２番目のプレート配線部とシフト部によって接続されている。同様に、カラムブロック（０、０）の２番目のプレート配線部は、カラムブロック（１、０）の３番目のプレート配線部と、カラムブロック（０、０）の３番目のプレート配線部は、カラムブロック（１、０）の４番目のプレート配線部と、シフト部によって接続されている。
【００３６】
但し、カラムブロック（０、０）の最下段（４番目）のプレート配線部は、カラムブロック（１、０）の１番目のプレート配線部と接続されている。この接続部は、前述のシフト部を交差するように配置されるため、交差シフト部（折り返し部）と呼ぶ。即ち、プレート配線部間を接続する接続配線部（４本、４箇所）は、３本のシフト部と１本の交差シフト部で構成される。カラムブロック（１、０）と（２、０）、（２、０）と（３、０）も同様に配線される。
【００３７】
このように、本実施の形態においては、カラムブロックの１番目〜ｔ（この場合ｔ＝４）番目のプレート配線部と、その隣のカラムブロックの１番目〜ｔ番目のプレート配線部とを、同一番目のプレート配線部同士が接続しないようにそれぞれシフト部および交差シフト部で接続したので、共通のワード線およびプレート線に接続されるメモリセルが少なくなり、非選択セルの読み出し／再書き込み回数を減少させることができる。その結果、キャパシタ部を構成する強誘電体材料の劣化を防止し、強誘電体メモリの特性の向上を図ることができる。また、強誘電体メモリの長寿命化を図ることができる。
【００３８】
また、シフト部と交差シフト部とを交差させたので、単に階段状にシフトさせる場合と比較し、プレート線の本数を減らすことができる。また、メモリセルアレイの最上段や最下段のメモリセルに接続されるプレート線をレイアウトするための領域（ダミー領域）を低減することができる。
【００３９】
その結果、プレート線のドライバやデコーダを縮小化でき、周辺回路の小面積化もしくは高集積化を図ることができる。また、メモリセルアレイの縮小化を図ることができる。
【００４０】
例えば、図１８に、（ａ）プレート線を単に階段状にシフトさせた場合の強誘電体メモリの要部平面図および（ｂ）その概略図を示す。
【００４１】
図１８（ａ）に示すように、第１方向に０番目、第２方向に０番目のメモリセルＭＣ（０、０）や第１方向に３番目、第２方向に１５番目のメモリセル（３、１５）等に接続されるプレート線ＰＬがメモリセルアレイの下部や上部に広く延在し、（ｂ）に示すように、メモリセルアレイ（ＭＣ  ａｒｒａｙ）の上部および下部にダミー領域（ｄｕｍｍｙ）が必要となる。
【００４２】
また、プレート線の本数が、例えば、図１の場合と比較し３本増加する。従って、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）中のプレート線のドライバやデコーダも大きくならざるを得ない。なお、Ｃｔｒｌは制御回路、ＩＮは入力回路、ＯＵＴは出力回路、ＳＡはセンスアンプ回路、ＰＡＤはパッドを示す。
【００４３】
これに対し、本実施の形態によれば、上述の効果を奏することができる。
【００４４】
また、シフト部と交差シフト部とを、カラムブロック間で交差させたので、メモリセルアレイの縮小化もしくは高集積化を図ることができる。また、配線レイアウトが複雑にならない。
【００４５】
次いで、図２〜図８を参照しながら本実施の形態の強誘電体メモリの詳細な構成について説明する。図２および図３は、本実施の形態の強誘電体メモリの要部断面図であり、図４〜図８は、その要部平面図である。
【００４６】
例えば、図８は、図１に示すメモリセルアレイの一角を詳細に表した平面図であり、図２は、そのＡ−Ａ’断面、図３はＢ−Ｂ’断面に対応する。図３〜図７は、メモリセルの各層のパターンを明示したものである。以下、製造工程順に各層の構成を明確にする。
【００４７】
図２、図３および図４に示すように、半導体基板（基板）１上に、素子形成領域Ａｃを形成する（図４）。この素子形成領域Ａｃは、例えば、素子形成領域Ａｃ間に絶縁膜を形成することにより区画される。
【００４８】
次いで、トランジスタＴを形成する。まず、半導体基板（基板）１上にゲート絶縁膜（図示せず）を介し、ゲート電極Ｇとして半導体膜（例えば、シリコン膜）を第１方向に延在するライン状に形成する。次いで、ゲート電極Ｇの両側に不純物を注入することによりソース・ドレイン電極を形成する。次いで、トランジスタＴ上に層間絶縁膜を形成し、層間絶縁膜をパターニングすることによりコンタクトホールを形成し、この内部に導電性膜を埋め込むことによりコンタクト部Ｃ１を形成する。
【００４９】
次いで、コンタクト部Ｃ１の上部にキャパシタＣａを形成する。まず、コンタクト部Ｃ１を含む層間絶縁膜上に下部電極ＬＥとなる導電性膜を堆積し、次いで、その上部に強誘電体膜ｆｅを堆積する。さらに、その上部に上部電極ＵＥとなる導電性膜を堆積し、これらの膜をパターニングすることによりキャパシタＣａを形成する。
【００５０】
次いで、図２、図３および図５に示すように、キャパシタＣａ上に層間絶縁膜を形成し、上部電極ＵＥ上の層間絶縁膜をパターニングすることによりコンタクトホールを形成した後、この内部に導電性膜を埋め込むことによりコンタクト部Ｃ２を形成する。この際、トランジスタＴのソース・ドレイン電極上にもコンタクト部Ｃ３を形成する。
【００５１】
次いで、コンタクト部Ｃ２上を含む層間絶縁膜上に導電性膜を堆積し、パターニングすることでプレート線ＰＬ-１を形成する。この際、コンタクト部Ｃ３上にも略矩形のパターンＰ３を形成する。
【００５２】
ここで、図５に示すように、プレート線ＰＬ-１は、カラムブロック毎に、第１方向に位置する２つのコンタクトＣ２を接続するプレート配線部（直線部）と、カラムブロック間のプレート配線部を接続するシフト部とからなる。前述したように、各プレート配線部は、カラムブロック毎に１段ずつシフトするように配置されている。但し、カラムブロック内における最下段のプレート配線部は、隣のカラムブロックの最上段のプレート配線部と交差シフト部によって接続されるが、かかる部分は、図５に示す層には現れず、さらに、上層の配線で形成される。
【００５３】
次いで、図２、図３および図６に示すように、プレート線ＰＬ-１上に層間絶縁膜を形成し、パターンＰ３（コンタクト部Ｃ３）上の層間絶縁膜をパターニングすることによりコンタクトホールを形成し、この内部に導電性膜を埋め込むことによりコンタクト部Ｃ４を形成する。同様に、カラムブロック内における最下段のプレート配線部ＰＬ―１上にコンタクト部Ｃ５を形成する。
【００５４】
次いで、コンタクト部Ｃ５上を含む層間絶縁膜上に導電性膜を堆積し、第２方向に延在するようライン状にパターニングすることによりビット線（ＢＬ、／ＢＬ）を形成する。図６に示すように、ビット線（ＢＬ、／ＢＬ）は、第２方向に位置するコンタクト部Ｃ４（Ｐ３、Ｃ３）を接続するよう第２方向に延在する。この際、コンタクト部Ｃ５上にも略矩形のパターンＰ５を形成する。
【００５５】
次いで、図２、図３および図７に示すように、ビット線（ＢＬ、／ＢＬ）上に層間絶縁膜を形成し、パターン（コンタクト部Ｃ５）Ｐ５上の層間絶縁膜をパターニングすることによりコンタクトホールを形成し、この内部に導電性膜を埋め込むことによりコンタクト部Ｃ６を形成する。
【００５６】
次いで、コンタクト部Ｃ６上を含む層間絶縁膜上に導電性膜を堆積し、隣り合うカラムブロックのコンタクト部Ｃ６を接続するよう、プレート線ＰＬ-２（交差シフト部）を形成する。
【００５７】
その結果、カラムブロック内における最下段のプレート配線部と、隣のカラムブロックの最上段のプレート配線部とが交差シフト部ＰＬ-２によって接続される。
【００５８】
このように本実施の形態によれば、シフト部（プレート線ＰＬ-１）と交差シフト部（プレート線ＰＬ-２）を異なる層で形成することができる。従って、シフト部と交差シフト部とを、カラムブロック間で交差させることができ、メモリセルアレイの縮小化もしくは高集積化を図ることができる。
【００５９】
なお、本実施の形態においては、例えば、１６行×４列のメモリセルアレイを例に説明したが、アレイの行数や列数に限定はなく、例えば１２８行×３２列のメモリセルアレイとしてもよい。
【００６０】
また、本実施の形態においては、カラムブロックを４行×１列のメモリセルで構成したが、カラムブロックのセル数に限定はなく、例えば、図９に示すように、カラムブロックを１６行×１列としてもよい。図９は、本実施の形態の他の強誘電体メモリの要部を概略的に示した平面図である。このように、カラムブロックの行数を１とすれば、同一のプレート線およびワード線に共通接続されるメモリセルがなくなるため、ビット線対ごとにセンスアンプを設ける必要がなく、センスアンプを共有化できる。
【００６１】
また、例えば、カラムブロックを構成するメモリセルの列数を２列以上（例えば、４行×２列）としてもよい。但し、カラムブロックを構成するメモリセルの列数を２列以上とした場合は、第１方向に並ぶ２つのメモリセルが同一のワード線およびプレート線に接続されるため、非選択セルの読み出しが生じ、その再書き込みが必要となる。
【００６２】
また、メモリセルアレイを構成するカラムブロックの第１方向の数をカラムブロックを構成するメモリセルの列数以下に設定することが望ましい。
【００６３】
例えば、ｎ行×ｍ列のメモリセルアレイを、第１方向にｑ個、第２方向にｒ個のカラムブロックに分割した際、カラムブロックを構成するメモリセルがｔ行×ｓ列となった場合、ｑをｔ以下とすることが望ましい。また、ｑがｔ以下となるようメモリセルアレイを分割することが望ましい。
【００６４】
これに対し、カラムブロックの列方向の数を増やし交差接続部（折り返し部）を増やすと、同一のワード線およびプレート線に接続されるメモリセルが増加し、前述の非選択セルの読み出しが生じ、その再書き込みが必要となる。
【００６５】
また、メモリセルアレイを構成するカラムブロックの列方向の数をカラムブロックを構成するメモリセルの行数と同じにすれば、メモリセルアレイに対するプレート線のレイアウトを最適化でき、プレート線の本数を最適化できる。
【００６６】
即ち、前述のｎ行×ｍ列のメモリセルアレイの場合、ｑをｔと同一とすることが望ましい。また、ｑがｔと同一となるようメモリセルアレイを分割することが望ましい。例えば、図１の場合は、ｔ＝ｑ＝４である。
【００６７】
また、本実施の形態においては、プレート線のシフトの段数を１段としたが、２段以上としてもよい。
【００６８】
また、本実施の形態においては、プレート線のシフトの方向を図中の下方向としたが、上方向にシフトさせてもよい。
【００６９】
また、本実施の形態においては、プレート線をシフトさせたが、ワード線をシフトさせ、プレート線を直線状としてもよい。但し、ワード線は、図３等に示すように、トランジスタ部のゲート電極Ｇで構成される。このゲート電極は、一般的に半導体材料が用いられ、金属配線と比較し抵抗が大きい。従って、このようなワード線をシフトさせ、階段状に形成すると、さらに、抵抗が大きくなり、信号の遅延が生じる恐れがある。よって、ワード線をシフトさせるよりも、プレート線をシフトさせる方がより効果的である。
＜実施の形態２＞
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００７０】
図１０〜図１２を参照しながら本実施の形態の強誘電体メモリの詳細な構成について説明する。図１０は、本実施の形態の強誘電体メモリの要部断面図であり、図１１および図１２は、その要部平面図である。図１０は、図１２のＣ−Ｃ’断面に対応する。図１１は、ビット線およびプレート線のレイアウトを明示したものである。本実施の形態の強誘電体メモリにおいて、実施の形態１と共通する部位には同一の符号を付し、繰り返しの説明を省略し、本実施の形態に特徴的な箇所について詳細に説明する。
【００７１】
図１０〜図１２に示すように、本実施の形態においては、カラムブロック間に、ダミーセルＤｃが第２方向（列方向、カラム方向、ビット線方向）に配置されている。従って、図１１に示すように、プレート線ＰＬ−１のシフト領域を確保することができ、配線間隔を確保することができる。
【００７２】
図１０〜図１２に示すように、メモリセルＭＣは、トランジスタおよびキャパシタＣａとから成る。一方、ダミーセルＤｃは、ダミートランジスタおよびダミーキャパシタＤＣａとを有する。
【００７３】
メモリセルＭＣおよびダミーセルＤｃは、実施の形態１と同様の製造方法により形成されるが、図１０等に示すように、ダミーキャパシタＤＣａ上にはコンタクトＣ２を形成しない。
【００７４】
また、図１１等に示すように、プレート線ＰＬ-１は、実施の形態１と同様に、カラムブロック毎に、第１方向に位置する２つのコンタクトＣ２を接続するプレート配線部と、カラムブロック間のプレート配線部を接続するシフト部とからなる。
【００７５】
このシフト部は、ダミーセル列上に配置されている。各プレート配線部は、実施の形態１と同様に、カラムブロック毎に１段ずつシフトするように配置されている。但し、カラムブロック内における最下段のプレート配線部は、隣のカラムブロックの最上段のプレート配線部と交差シフト部ＰＬ−２によって接続される、この交差シフト部はシフト部より上層の配線（ここでは、ビット線ＢＬと同層）で形成される。
【００７６】
なお、本実施の形態においては、最上段もしくは最下段のプレート配線部が同じ行のダミーセルのダミーキャパシタＤＣａの上部まで延在するよう配置されている（図１０等）。また、かかるプレート配線部ＰＬ−１の上部には、コンタクト部Ｃ５が形成される。
【００７７】
また、ビット線（ＢＬ、／ＢＬ）は、実施の形態１と同様に、第２方向に位置するコンタクト部Ｃ４（Ｐ３、Ｃ３）を接続するよう第２方向に延在している。このビット線（ＢＬ、／ＢＬ）を形成する際、ダミーセルＤｃ上のコンタクト部Ｃ５間を第２方向に接続するようプレート線ＰＬ-２（交差シフト部）が形成される。その結果、カラムブロック内における最下段のプレート配線部が、隣のカラムブロックの最上段のプレート配線部とプレート線ＰＬ-２（交差シフト部、接続配線部）を介して接続される（図１１等）。
【００７８】
このように本実施の形態によれば、カラムブロック間にダミーセル列を設けたので、このダミーセル列の上部を利用してプレート線をシフトさせることができ、プレート線間（特に、シフト部間）の配線間隔を確保することができる。
【００７９】
また、ダミーセルに対するビット線の形成領域を利用してプレート線の交差シフト部を形成することができる。その結果、ビット線と交差シフト部とを同層で形成することができる。言い換えれば、プレート配線部間を接続する接続配線部（３本のシフト部と１本の交差シフト部）のうち少なくとも１つ（交差シフト部）をビット線と同層で形成することができる。なお、シフト段数を例えば２段とした場合には、接続配線部のうちの２本が交差シフト部となる。
【００８０】
このように、ビット線と交差シフト部とを同層で形成することで、製造工程の簡略化が図れる。また、本来はビット線を形成する必要のないダミーセル上に配線が形成されることとなり、配線間隔を均一にすることができる。
【００８１】
なお、ダミーセル列の上部（言い換えれば、ビット線間）を利用してプレート線をシフトさせたが、ビット線間隔が大きくとれる微細なルールのデバイスにおいては、ダミーセル列を設けることなく、ビット線と同層で交差シフト部（ＰＬ-２）を形成してもよい。
【００８２】
例えば、ｎ行×ｍ列のメモリセルアレイを、第１方向にｑ個、第２方向にｒ個のカラムブロックに分割し、カラムブロックを構成するメモリセルがｔ行×ｓ列となった場合、カラムブロックの第２方向に並ぶｔ個のメモリセルを接続する１番目〜ｓ番目のビット線のうち、カラムブロックのｓ番目のビット線とその隣のカラムブロックの１番目のビット線の間に、シフト部および交差シフト部を形成する。
＜実施の形態３＞
本実施の形態においては、プレート線の選択方法（メモリセルの選択方法）について説明する。
【００８３】
例えば、ワード線およびプレート線を、第１方向に延在させ、同一行に配置されたメモリセルＭＣに共通接続し、また、ビット線対を、第２方向に延在し、同一列に配置されたメモリセルＭＣに共通接続した場合には、メモリセルの選択を容易に行うことができた。即ち、選択セルのアドレスがそのまま選択すべきワード線、プレート線およびビット線対に対応していた。
【００８４】
しかしながら、プレート線をシフトさせた場合には、プレート線の選択を行うために、選択セルのアドレスから所定の演算を行い選択すべきプレート線を決定する必要がある。
【００８５】
図１３は、本実施の形態の強誘電体メモリの構成を示したブロック図である。図示するように、メモリセルアレイ１０の周辺には、このメモリを駆動するための周辺回路が配置されている。メモリセルアレイは、６４行×３２列のメモリセルからなり、８行×８列のメモリセルよりなるカラムブロックが、８行×４列（８ＩＯ×４Ｂｌｏｃｋ）で配置されている。ここで、カラムブロックの行数は８であり、２の３乗となる。
【００８６】
メモリセルの第１方向（ワード線方向）には、プレート線のドライバおよびデコーダ回路１３と、ワード線のドライバおよびデコーダ回路１５が配置される。さらに、メモリブロック（ｐａｒｔ）のデコーダ回路１７が配置されている。一方、メモリセルの第２方向（ビット線方向）には、センスアンプおよび書き込み（ライト）回路１９が配置され、さらに、カラムデコーダ２１が配置される。
【００８７】
選択セルのアドレス（ＸＡ、ＹＡ）に基づいて、ワード線のドライバおよびデコーダ回路１５がワード線を選択する。また、選択セルのアドレス（ＸＡ、ＹＡ）に基づいて、カラムデコーダ回路２１がビット線（対）を選択する。
【００８８】
ここで、プレート線を選択する際には、選択セルのアドレス（ＸＡ、ＹＡ）に基づいて加算回路２３で演算を行い、その結果に基づいてプレート線を選択する。
【００８９】
この加算回路２３での演算について、例えば、実施の形態１で説明した１６行×４列のメモリセルアレイについて説明する。図１４は、本実施の形態の強誘電体メモリのプレート線の選択方法を説明するための平面図である。
【００９０】
例えば、図中の丸で示したメモリセル（Ｙ２、Ｘ６）を選択した場合、Ｘ６を２進数で表した（１１０）と、Ｙ２を２進数で表した（０１０）との演算を行う。
【００９１】
ここで、カラムブロックの行数が４（縦にメモリセルが４つ配置されている）、即ち、２の２乗であることから、まず、先のメモリセルのアドレス（１１０）および（０１０）に下から３桁目が存在する場合には１をたてて、さらに、先のメモリセルのアドレスの下２桁の演算を行う。この場合、（１０）＋（１０）となり、演算結果は（１００）となる。このうち、下から３桁目を無視し、即ち、桁上がりをさせず、下２桁の（００）と、先の１を組み合わせ、（１００）を演算結果とする。よって、プレート線ＰＬ４を選択する。
【００９２】
例えば、選択すべきメモリセルのアドレスが第１方向にｊ（１≦ｊ≦ｍ、ｊ＝Ｊ＋１）番目、第２方向にｋ（１≦ｋ≦ｎ、ｋ＝Ｋ＋１）番目であり、当該メモリセルの所属するカラムブロックが前記第１方向にｇ（１≦ｇ≦ｑ、ｇ＝Ｇ＋１）番目である場合に、（ａ）、２進法表示のＫと２進法表示Ｇの和を演算し、（ｂ）前記２進法表示のＫの下から（ｖ＋１）桁目に１がある場合には"１"に、前記和の２進法表示の下ｖ桁の数値を組み合わせた２進法表記の数値に基づいてプレート線を選択する。一方、（ｃ）２進法表示のＫの下から（ｖ＋１）桁目がない場合には、前記和の２進法表示の下ｖ桁の数値に基づいてプレート線を選択する。例えば、図中メモリセル（Ｙ１、Ｘ３）を選択した場合、Ｘ３を２進数で表した（１１）と、Ｙ１を２進数で表した（１）との演算を行い、その結果の（１００）の下２桁、即ち（００）に基づいてプレート線ＰＬ０を選択する。
【００９３】
また、図１５に示すカラムブロックの行数が８（２の３乗）の場合についても同様に演算することができる。図１５は、本実施の形態の強誘電体メモリのプレート線の選択方法を説明するための他の平面図である。
【００９４】
例えば、図中の丸で示したメモリセル（Ｙ２、Ｘ１４）を選択した場合、Ｘ１４を２進数で表した（１１１０）と、Ｙ２を２進数で表した（１０）との演算を行う。
【００９５】
ここで、カラムブロックの行数が８（縦にメモリセルが８つ配置されている）、即ち、２の３乗であることから、ｖ＝３となり、まず、先のメモリセルのアドレス（１１１０）および（１０）に下から４（＝ｖ＋１）桁目が存在する場合には１をたてて、さらに、先のメモリセルのアドレスの下３（＝ｖ）桁の演算を行う。この場合、（１１０）＋（１０）となり、演算結果は（１０００）となる。このうち、下から４（＝ｖ＋１）桁目を無視し、下３（＝ｖ）桁の（０００）と、先の１を組み合わせ、（１０００）を演算結果とする。よって、プレート線ＰＬ８を選択する。
【００９６】
このように、カラムブロックの行数を２のｖ乗とした場合には、加算回路の演算結果に基づきプレート線を選択することができる。
＜実施の形態４＞
実施の形態３においては、加算回路を用いてプレート線の選択を行ったが、カラムブロックの行数が２のｖ乗でない場合には、加算回路に加えて減算回路が必要になる。
【００９７】
かかる場合について説明する。図１６は、本実施の形態の強誘電体メモリの構成を示したブロック図である。実施の形態３と同一の部位には、同一の符号を付し、その繰り返しの説明を省略する。
【００９８】
実施の形態３と異なる箇所は、メモリセルアレイ１１、判定回路部２５および減算回路２７である。前述したように、メモリセルアレイ１１を分割してなるカラムブロックの行数は２の累乗ではない。
【００９９】
実施の形態１と同様に、選択セルのアドレス（ＸＡ、ＹＡ）に基づいて、ワード線およびビット線（対）を選択する。
【０１００】
ここで、プレート線を選択する際には、選択セルのアドレス（ＸＡ、ＹＡ）に基づいて加算回路２３、判定回路部２５および減算回路２７で演算を行い、その結果に基づいてプレート線を選択する。
【０１０１】
図１７に示すカラムブロックの行数が６の場合（２の累乗でない場合）について、プレート線の選択方法を詳細に説明する。
【０１０２】
図１７は、本実施の形態の強誘電体メモリのプレート線の選択方法を説明するための平面図である。この場合、カラムブロックが６行×１列のメモリセルで構成されている。
【０１０３】
例えば、図中の丸で示したメモリセル（Ｙ２、Ｘ１０）を選択した場合、その１０進法による和は１２（＝２＋１０）となり、プレート線ＰＬ１２（実際はＰＬ６）を選択してしまう。そこで、加算回路２３の演算結果（１２）が、判定回路部２５において、カラムブロックの行数である６以上である場合には、和からカラムブロックの行数を減算回路２７にて減算し、その結果に基づきプレート線ＰＬ６（＝１２−６）を選択する。なお、ここでは、１０進法で説明したが、２進法で演算しても同様の結果となる。
【０１０４】
即ち、選択すべきメモリセルのアドレスが第１方向にｊ（１≦ｊ≦ｍ、ｊ＝Ｊ＋１）番目、第２方向にｋ（１≦ｋ≦ｎ、ｋ＝Ｋ＋１）番目であり、当該メモリセルの所属するカラムブロックが第１方向にｇ（１≦ｇ≦ｑ、ｇ＝Ｇ＋１）番目である場合に、（ａ）前記加算回路によりＫとＧの和を演算し、（ｂ）前記和がカラムブロックの行数（ｔ）以上である場合には、前記和から前記ｔを減算した結果に基づいてプレート線を選択する。
【０１０５】
このように、本実施の形態によれば、プレート線をシフトさせ、また、折り返した構造としてもその選択を正確に行うことができる。
【０１０６】
なお、実施の形態３で説明したカラムブロックの行数が２の累乗の場合において、本実施の形態のプレート線選択回路を用いてもよい。
【図面の簡単な説明】
【０１０７】
【図１】実施の形態１の強誘電体メモリの要部を概略的に示した平面図
【図２】実施の形態１の強誘電体メモリの要部断面図
【図３】実施の形態１の強誘電体メモリの要部断面図
【図４】実施の形態１の強誘電体メモリの要部平面図
【図５】実施の形態１の強誘電体メモリの要部平面図
【図６】実施の形態１の強誘電体メモリの要部平面図
【図７】実施の形態１の強誘電体メモリの要部平面図
【図８】実施の形態１の強誘電体メモリの要部平面図
【図９】実施の形態１の他の強誘電体メモリの要部を概略的に示した平面図
【図１０】実施の形態２の強誘電体メモリの要部断面図
【図１１】実施の形態２の強誘電体メモリの要部平面図
【図１２】実施の形態２の強誘電体メモリの要部平面図
【図１３】実施の形態３の強誘電体メモリの構成を示したブロック図
【図１４】実施の形態３の強誘電体メモリのプレート線の選択方法を説明するための平面図
【図１５】実施の形態３の強誘電体メモリのプレート線の選択方法を説明するための他の平面図
【図１６】実施の形態４の強誘電体メモリの構成を示したブロック図
【図１７】実施の形態４の強誘電体メモリのプレート線の選択方法を説明するための平面図
【図１８】（ａ）は、プレート線を階段状にシフトさせた場合の強誘電体メモリの要部平面図、（ｂ）は、その概略図
【符号の説明】
【０１０８】
１…半導体基板  １０、１１…メモリセルアレイ  １３…プレート線のドライバおよびデコーダ回路  １５…ワード線のドライバおよびデコーダ回路  １７…メモリブロックのデコード回路  １９…センスアンプおよび書き込み回路  ２１…カラムデコーダ  ２３…加算回路  ２５…判定回路部  ２７…減算回路  Ａｃ…素子形成領域  ＢＬ、／ＢＬ…ビット線、ビット線対  Ｃ１〜Ｃ６…コンタクト部  Ｃａ…キャパシタ  ＣＢ…カラムブロック  Ｃtrl…制御回路  Ｄｃ…ダミーセル  ＤＣａ…ダミーキャパシタ  ｄｕｍｍｙ…ダミー領域  ｆｅ…強誘電体膜  Ｇ…ゲート電極  ＩＮ…入力回路  ＬＥ…下部電極  ＭＣ…メモリセル  ＭＣ  ａｒｒａｙ…メモリセルアレイ  ＭＢ…メモリブロック  ＯＵＴ…出力回路  Ｐ３、Ｐ５…パターン  ＰＡＤ…パッド  ＰＬ、ＰＬ-１、ＰＬ-２、ＰＬ０〜ＰＬ１５…プレート線  Ｒｏｗ  Ｄｅｃｃｏｄｅｒ…ロウデコーダ  ＳＡ…センスアンプ回路  Ｔ…トランジスタ  ＵＥ…上部電極  ＷＬ、ＷＬ０〜ＷＬ１５…ワード線  Ｘ０〜Ｘ１５、ＸＡ…アドレス  Ｙ０〜Ｙ３、ＹＡ…アドレス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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