(57)【特許請求の範囲】
【請求項１】
第１の電源端子と当該第１の電源端子より低い電位の第２の電源端子との間に接続され、入力端子に入力信号を受ける第１のＣＭＯＳインバータと、
上記第１の電源端子と上記第２の電源端子との間に接続され、出力端子から出力信号を発生する第２のＣＭＯＳインバータと、
ゲートに上記第１のＣＭＯＳインバータの入力端子に印加される信号と同相の信号が印加される第１のＰチャネル型ＭＯＳトランジスタと、ゲートに上記第１のＣＭＯＳインバータの出力信号が印加される第１のＮチャネルＭＯＳトランジスタとからなる第１のトランスファゲートと、
ゲートに上記第１のＣＭＯＳインバータの入力端子に印加される信号と同相の信号が印加される第２のＮチャネル型ＭＯＳトランジスタと、ゲートに上記第１のＣＭＯＳインバータの出力信号が印加される第２のＰチャネルＭＯＳトランジスタとからなる第２のトランスファゲートと、
上記第１の電源端子にソースを接続し、ドレインを上記第２のＣＭＯＳインバータの出力端子に接続し、ゲートに上記第１のトランスファゲートの出力端子の一方を接続し、上記ドレインに上記第１のトランスファゲートの出力端子の他方を接続した第３のＰチャネルＭＯＳトランジスタと、
上記第２の電源端子にソースを接続し、ドレインを上記第２のＣＭＯＳインバータの出力端子に接続し、ゲートに上記第２のトランスファゲートの出力端子の一方を接続し、上記ドレインに上記第２のトランスファゲートの出力端子の他方を接続した第３のＮチャネルＭＯＳトランジスタと
ゲートに上記第１のＣＭＯＳインバータの出力信号が印加され、ソースを上記第１の電源端子に接続し、ドレインを上記第３のＰチャネルＭＯＳトランジスタのゲートに接続することで、上記第１のＣＭＯＳインバータの入力端子の信号がＬレベルのときにオフする第４のＰチャネルＭＯＳトランジスタを有し、上記第４のＰチャネルＭＯＳトランジスタがオフする状態で第３のＰチャネルＭＯＳトランジスタのゲート・ドレインが第１のトランスファゲートを介して導通し、
ゲートに上記第１のＣＭＯＳインバータの出力信号が印加され、ソースを上記第２の電源端子に接続し、ドレインを上記第３のＮチャネルＭＯＳトランジスタのゲートに接続することで、上記第１のＣＭＯＳインバータの入力端子の信号がＨレベルのときにオフする第４のＮチャネルＭＯＳトランジスタを有し、上記第４のＮチャネルＭＯＳトランジスタがオフする状態で第３のＮチャネルＭＯＳトランジスタのゲート・ドレインが第２のトランスファゲートを介して導通することを特徴とする出力バッファ。
【請求項２】
上記第２のＣＭＯＳインバータの入力端子は他のＣＭＯＳインバータからの出力信号を受けてあり、
上記第１のＮチャネルＭＯＳトランジスタのゲートと上記第２のＰチャネルＭＯＳトランジスタのゲートとを上記他のＣＭＯＳインバータの入力端子に接続し、上記第１のＰチャネルＭＯＳトランジスタのゲートと上記第２のＮチャネルＭＯＳトランジスタのゲートとを上記他のＣＭＯＳインバータの出力端子に接続してあり、
上記第４のＰチャネルＭＯＳトランジスタのゲートは上記他のＣＭＯＳインバータの入力端子に接続され、ソースは上記第１の電源端子に接続され、ドレインは上記第３のＰチャネルＭＯＳトランジスタのゲートに接続してあり、
上記第４のＮチャネルＭＯＳトランジスタのゲートは上記他のＣＭＯＳインバータの入力端子に接続され、ソースは上記第２の電源端子に接続され、ドレインは上記第３のＮチャネルＭＯＳトランジスタのゲートに接続してあることを特徴とする請求項１に記載の出力バッファ。
【請求項３】
モノリシックに構成されることを特徴とする請求項１または２に記載の出力バッファ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファに関するものであり、特に半導体集積回路装置として集積化することに適するとともに、オーバーシュート・アンダーシュートを生じずに高速動作を可能とする出力バッファに関する。
【０００２】
【従来の技術】
従来の出力バッファ回路の一例として特開平１１−１９１７２８号公報に示すようなものがある。これは図３に示すようもなものであり、例えば３Ｖの電源端子ＶＤＤと、これより低い電位、例えば０Ｖの電源端子ＶＳＳとの間に２つのトランスファゲート３１、３２を直列に接続し、これらの接続点に出力端子ｏｕｔを接続してある。トランスファゲート３１のＮチャネルＭＯＳトランジスタｎ１のゲートをＣＭＯＳインバータ３３の出力端子に接続し、トランスファゲート３１のＰチャネルＭＯＳトランジスタｐ１のゲートをＣＭＯＳインバータ３３と同じ遅延時間を有する遅延回路３４の出力端子に接続してあり、トランスファゲート３２のＰチャネルＭＯＳトランジスタｐ２のゲートをＣＭＯＳインバータ３３の出力端子に接続し、トランスファゲート３２のＮチャネルＭＯＳトランジスタｎ２のゲートを遅延回路３４の出力端子に接続してある。ＣＭＯＳインバータ３３の入力端子と遅延回路３４の入力端子とは接続され、この接続点に入力端子ｉｎが接続されている。
【０００３】
以上の構成により、トランスファゲート３１のＰチャネルＭＯＳトランジスタｐ１とトランスファゲート３２のＮチャネルＭＯＳトランジスタｎ２への入力信号が同相となり、トランスファゲート３２のＰチャネルＭＯＳトランジスタｐ２とトランスファゲート３１のＮチャネルＭＯＳトランジスタｎ１への入力信号が逆相となるように入力信号が供給され、上記入力信号によってトランスファゲート３１のＰチャネルＭＯＳトランジスタ３０のドレイン電流がドレイン電圧に対して２次特性を示す非飽和領域でのトランスファゲート３１の出力電流特性およびトランスファゲート３２のＮチャネルＭＯＳトランジスタｎ２のドレイン電流がドレイン電圧に対して２次特性を示す非飽和領域でのトランスファゲート３２の出力電流特性がそれぞれ出力電圧に対してほぼ１次特性を示すようにすることにより、トランジスタのスイッチングタイミングのずれを利用することなくグラウンドバウンスやリンギングを抑えながら高速動作を可能としている。
【０００４】
【発明が解決しようとする課題】
しかしながら、図３の出力バッファでは、各トランスファゲートの一方のＭＯＳトランジスタはソースフォロワにしなければならず、１チップに集積化する際のレイアウトに制約があった。例えば、ＰチャネルＭＯＳトランジスタｐ２を形成する場合、ＰチャネルＭＯＳトランジスタｐ１のＮウェル（またはＮ基板）とは電位的に分離するため、Ｐウェル内にＮウェルを形成し、当該分離されたＮウェルにＰチャネルＭＯＳトランジスタｐ２を形成する必要があり、このような分離に伴いサイズが増大するのである。また、この分離のために十分サイズを取らなければ、ウェル間のＰＮ接合による寄生バイポーラトランジスタによるラッチアップを生じ易くなり、しかも分離境界はＥＳＤ（Electrostatic Discharge）により破壊され易いという問題を有していた。
【０００５】
また、単純に出力端子と電源端子との間にダイオードを挿入してオーバーシュートやアンダーシュートを抑制しようとするものもあるが、これらに流れる貫通電流のため、消費電力を増加させることとなる。
【０００６】
そこで本発明は、１チップに集積化する際のレイアウトを比較的自由に行うことができ、ＥＳＤ及びラッチアップの対策が容易にでき、オーバーシュートやアンダーシュートを抑制しながら高速動作が可能な低消費電力の出力バッファを提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の出力バッファでは、第１の電源端子と当該第１の電源端子より低い電位の第２の電源端子との間に接続され、出力端子から出力信号を発生するＣＭＯＳインバータと、ゲートに上記ＣＭＯＳインバータの入力端子に印加される信号と同相の信号が印加される第１のＰチャネル型ＭＯＳトランジスタと、ゲートに上記ＣＭＯＳインバータの入力端子に印加される信号と逆相の信号が印加される第１のＮチャネルＭＯＳトランジスタとからなる第１のトランスファゲートと、ゲートに上記ＣＭＯＳインバータの入力端子に印加される信号と同相の信号が印加される第２のＮチャネル型ＭＯＳトランジスタと、ゲートに上記ＣＭＯＳインバータの入力端子に印加される信号と逆相の信号が印加される第２のＰチャネルＭＯＳトランジスタとからなる第２のトランスファゲートと、上記第１の電源端子にソースを接続し、ドレインを上記ＣＭＯＳインバータの出力端子に接続し、ゲートに上記第１のトランスファゲートの出力端子の一方を接続し、上記ドレインに上記第１のトランスファゲートの出力端子の他方を接続した第３のＰチャネルＭＯＳトランジスタと、上記第２の電源端子にソースを接続し、ドレインを上記ＣＭＯＳインバータの出力端子に接続し、ゲートに上記第２のトランスファゲートの出力端子の一方を接続し、上記ドレインに上記第２のトランスファゲートの出力端子の他方を接続した第３のＮチャネルＭＯＳトランジスタとを備えることを特徴とする。
【０００８】
また、本発明の出力バッファでは、上記ＣＭＯＳインバータの入力端子は他のＣＭＯＳインバータからの出力信号を受けてあり、上記第１のＮチャネルＭＯＳトランジスタのゲートと上記第２のＰチャネルＭＯＳトランジスタのゲートとを上記他のＣＭＯＳインバータの入力端子に接続し、上記第１のＰチャネルＭＯＳトランジスタのゲートと上記第２のＮチャネルＭＯＳトランジスタのゲートとを上記他のＣＭＯＳインバータの出力端子に接続してあり、ゲートを上記他のＣＭＯＳインバータの入力端子に接続し、ソースを上記第１の電源端子に接続し、ドレインを上記第３のＰチャネルＭＯＳトランジスタのゲートに接続した第４のＰチャネルＭＯＳトランジスタと、ゲートを上記他のＣＭＯＳインバータの入力端子に接続し、ソースを上記第２の電源端子に接続し、ドレインを上記第３のＮチャネルＭＯＳトランジスタのゲートに接続した第４のＮチャネルＭＯＳトランジスタとを備えることも好ましい。
【０００９】
また、本発明の出力バッファでは、モノリシックに構成されることも好ましい。
【００１０】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。図１は本例の出力バッファの構成を示す電気回路図である。同図に示す各構成は１チップに集積化される、すなわち、モノリシックに構成されるものとする。ＣＭＯＳインバータ１の入力端子ＩＮには図示しないチップ内の他の回路からの出力信号を入力され、ＣＭＯＳインバータ１の出力端子はＣＭＯＳインバータ２の入力端子に接続され、ＣＭＯＳインバータ２の出力端子はＣＭＯＳインバータ３の入力端子に接続され、ＣＭＯＳインバータ３の出力端子ＯＵＴを外部への出力端子としてある。ＣＭＯＳインバータ１〜３を構成するそれぞれのＰチャネルＭＯＳトランジスタのソースは電源端子ＶＤＤに接続され、ＣＭＯＳインバータ１〜３を構成するそれぞれのＮチャネルＭＯＳトランジスタのソースは電源端子ＶＳＳに接続される。電源端子ＶＤＤは例えば３Ｖであり、電源端子ＶＳＳは電源端子ＶＤＤより低い電位の電源端子であり、例えば０Ｖであるが、これに限るものではない。
【００１１】
トランスファゲート４は、ゲートをＣＭＯＳインバータ３の入力端子に接続したＰチャネルＭＯＳトランジスタＰ１と、ゲートをＣＭＯＳインバータ２の入力端子に接続したＮチャネルＭＯＳトランジスタＮ１とからなる。これにより、ＰチャネルＭＯＳトランジスタＰ１のゲートにはＣＭＯＳインバータ３の入力端子に印加される信号と同相の信号が印加され、ＮチャネルＭＯＳトランジスタＮ１のゲートにはＣＭＯＳインバータ３の入力端子に印加される信号と逆相の信号が印加されることとなり、トランスファゲート４は、ＣＭＯＳインバータ３の出力が“Ｈ”のときにオンとなり、ＣＭＯＳインバータ３の出力が“Ｌ”のときにオフとなる。
【００１２】
トランスファゲート５は、ゲートをＣＭＯＳインバータ３の入力端子に接続したＮチャネルＭＯＳトランジスタＮ２と、ゲートをＣＭＯＳインバータ２の入力端子に接続したＰチャネルＭＯＳトランジスタＰ２とからなる。これにより、ＮチャネルＭＯＳトランジスタＮ２のゲートにはＣＭＯＳインバータ３の入力端子に印加される信号と同相の信号が印加され、ＰチャネルＭＯＳトランジスタＰ２のゲートにはＣＭＯＳインバータ３の入力端子に印加される信号と逆相の信号が印加されることとなり、トランスファゲート５は、ＣＭＯＳインバータ３の出力が“Ｌ”のときにオンとなり、ＣＭＯＳインバータ３の出力が“Ｈ”のときにオフとなる。
【００１３】
ＰチャネルＭＯＳトランジスタＰ３は、ソースを電源端子ＶＤＤに接続し、ドレインをＣＭＯＳインバータ３の出力端子ＯＵＴに接続してあり、さらにゲートをトランスファゲート４の一方の端子に接続し、ドレインをトランスファゲート４の他方の端子に接続してある。すなわち、ＮチャネルＭＯＳトランジスタＮ１のドレインとＰチャネルＭＯＳトランジスタＰ１のソースとがＰチャネルＭＯＳトランジスタＰ３のゲートに接続され、ＮチャネルＭＯＳトランジスタＮ１のソースとＰチャネルＭＯＳトランジスタＰ１のドレインとがＰチャネルＭＯＳトランジスタＰ３のドレインに接続される。これにより、ＰチャネルＭＯＳトランジスタＰ３は、ＣＭＯＳインバータ３の出力が“Ｈ”のときにオンとなったトランスファゲート４を介してそのゲート、ドレイン間が導通し、いわゆるダイオード接続される。
【００１４】
ＮチャネルＭＯＳトランジスタＮ３は、ソースを電源端子ＶＳＳに接続し、ドレインをＣＭＯＳインバータ３の出力端子ＯＵＴに接続してあり、さらにゲートをトランスファゲート５の一方の端子に接続し、ドレインをトランスファゲート５の他方の端子に接続してある。すなわち、ＰチャネルＭＯＳトランジスタＰ２のドレインとＮチャネルＭＯＳトランジスタＮ２のソースとがＮチャネルＭＯＳトランジスタＮ３のゲートに接続され、ＰチャネルＭＯＳトランジスタＰ２のソースとＮチャネルＭＯＳトランジスタＮ２のドレインとがＮチャネルＭＯＳトランジスタＮ３のドレインに接続される。これにより、ＮチャネルＭＯＳトランジスタＮ３は、ＣＭＯＳインバータ３の出力が“Ｌ”のときにオンとなったトランスファゲート５を介してそのゲート、ドレイン間が導通し、いわゆるダイオード接続される。
【００１５】
ＰチャネルＭＯＳトランジスタＰ４は、ゲートをＣＭＯＳインバータ２の入力端子に接続し、ソースを電源端子ＶＤＤに接続し、ドレインをＰチャネルＭＯＳトランジスタＰ３のゲートに接続してある。これにより、ＣＭＯＳインバータ３の出力が“Ｌ”のとき、言い換えればトランスファゲート４がオフのときＰチャネルＭＯＳトランジスタＰ３をオフとする。
【００１６】
ＮチャネルＭＯＳトランジスタＮ４は、ゲートをＣＭＯＳインバータ２の入力端子に接続し、ソースを電源端子ＶＳＳに接続し、ドレインをＮチャネルＭＯＳトランジスタＮ３のゲートに接続してある。これにより、ＣＭＯＳインバータ３の出力が“Ｈ”のとき、言い換えればトランスファゲート５がオフのときＮチャネルＭＯＳトランジスタＮ３をオフとする。
【００１７】
次に本例の動作について説明する。入力端子ＩＮへの入力が“Ｌ”（出力端子ＯＵＴからの出力は“Ｈ”）のときの等価回路を図２（ａ）に、入力が“Ｈ”（出力端子ＯＵＴからの出力は“Ｌ”）のときの等価回路を同図（ｂ）に示す。
【００１８】
まず、図２（ａ）を参照しながら、入力端子ＩＮへの入力が“Ｌ”のときの動作について説明する。入力が“Ｌ”のときは、トランスファゲート４がオン、トランスファゲート５がオフ、ＰチャネルＭＯＳトランジスタＰ４がオフ、ＮチャネルＭＯＳトランジスタＮ４がオンであり、ＰチャネルＭＯＳトランジスタＰ３のゲート、ドレインがトランスファゲート４を介して導通し、図２（ａ）に示すようにダイオード接続されたＰチャネルＭＯＳトランジスタＰ３が電源端子ＶＤＤと出力端子ＯＵＴとの間に接続されたのと等価な状態となる。
【００１９】
入力端子ＩＮへの入力が“Ｌ”となった直後は、ＰチャネルＭＯＳトランジスタＰ３とＣＭＯＳインバータ３のＰチャネルＭＯＳトランジスタＰ５がともに駆動（オン）する。この合成駆動能力（すなわち、出力端子に電源端子から電流を引込む、または出力端子から電流を引込む能力、言い換えれば出力信号を駆動する能力。）を所望の駆動能力としているので、立上がりの速さは所望の応答性が得られる程度に維持される。出力端子ＯＵＴからの出力電圧が徐々に上がって“Ｈ”レベルに近づいて、ＰチャネルＭＯＳトランジスタＰ３のゲート（ドレイン）、ソース間の電位差がＰチャネルトランジスタＰ３のしきい値以下になると、ソース、ドレイン間は導通しなくなる。その時点からは、ＣＭＯＳインバータ３のＰチャネルＭＯＳトランジスタＰ５のみ駆動するので駆動能力が落ちる。そこからの立上がりが遅くなり、オーバーシュートが抑制される。
【００２０】
次に図２の（ｂ）を参照しながら、入力端子ＩＮへの入力が“Ｈ”のときの動作について説明する。入力が“Ｈ”のときは、トランスファゲート４がオフ、トランスファゲート５がオン、ＰチャネルＭＯＳトランジスタＰ４がオン、ＮチャネルＭＯＳトランジスタＮ４がオフであり、ＮチャネルＭＯＳトランジスタＮ３のゲート、ドレインがトランスファゲート５を介して導通し、図２（ｂ）に示すようにダイオード接続されたＮチャネルＭＯＳトランジスタＮ３が電源端子ＶＳＳと出力端子ＯＵＴとの間に接続されたのと等価な状態となる。
【００２１】
入力端子ＩＮの信号が“Ｈ”となった直後は、ＮチャネルＭＯＳトランジスタＮ３とＣＭＯＳインバータ３のＮチャネルＭＯＳトランジスタＮ５とがともに駆動する。この合成駆動能力を所望の駆動能力としているので、立下がりの速さはは所望の応答性が得られる程度に維持される。出力端子ＯＵＴからの出力電圧が徐々に下がって“Ｌ”レベルに近づいて、ＮチャネルＭＯＳトランジスタＮ３のゲート（ドレイン）、ソース間の電位差がＮチャネルＭＯＳトランジスタＮ３のしきい値以下になると、ソース、ドレイン間は導通しなくなる。その時点からは、ＣＭＯＳインバータ３のＮチャネルＭＯＳトランジスタＮ５のみ駆動するので駆動能力が落ちる。そこからの立下がりが遅くなり、アンダーシュートが抑制される。
【００２２】
本例によれば、出力電圧の立上がりの初期にはＰチャネルＭＯＳトランジスタＰ３、Ｐ５の両方が駆動され、その後にＰチャネルＭＯＳトランジスタＰ５のみ駆動され、出力電圧の立下がりの初期にはＮチャネルＭＯＳトランジスタＮ３、Ｎ５の両方が駆動され、その後にＮチャネルＭＯＳトランジスタＮ５のみ駆動されるため、高速動作を保ったままオーバーシュート・アンダーシュートを抑制することが可能となる。
【００２３】
また、本例では従来のもののようにソースフォロワ構成を取ることがないので、ソースフォロワとなるＭＯＳトランジスタをこれと同じ導電型の他のＭＯＳトランジスタとは別のウェルに構成するなどのレイアウト上の制約がない。また、ソースフォロワに伴うラッチアップ及びＥＳＤ（Electrostatic Discharge）による破壊の恐れもない。本例の出力バッファは通常のＣＭＯＳプロセスにより１チップに集積化することが可能であり、ラッチアップ及びＥＳＤ対策も容易となる。
また、ＰチャネルＭＯＳトランジスタＰ３、ＮチャネルＭＯＳトランジスタＮ３のゲートはそれぞれＰチャネルＭＯＳトランジスタＰ４、ＮチャネルＭＯＳトランジスタＮ４により制御され、これらＰチャネルＭＯＳトランジスタＰ３、ＮチャネルＭＯＳトランジスタＮ３は必要なときにのみオンして上述のダイオード接続による動作が可能とされるので、これらに流れる貫通電流を極力抑えることができ、低消費電力動作が可能である。
【００２４】
【発明の効果】
本発明の出力バッファでは、第１、２の電源端子間に接続されたＣＭＯＳインバータの出力端子からの出力信号が上記第１、第２の電源端子の電位側に向かって変化するときは、それぞれ第３のＰチャネルＭＯＳトランジスタ、第３のＮチャネルＭＯＳトランジスタのゲート、ドレイン間は第１、第２のトランスファゲートを介して導通し、上記第３のＰチャネルＭＯＳトランジスタ、上記第３のＮチャネルＭＯＳトランジスタはそれぞれ上記第１、第２の電源端子と上記出力端子との間でダイオード接続される。これにより、上記出力信号は、その変化の初期には、上記ＣＭＯＳインバータに加えて上記第３のＰチャネルＭＯＳトランジスタまたは上記第３のＮチャネルＭＯＳトランジスタによって駆動され、上記出力信号の電位がそれぞれ上記第１、第２の電源端子の電位に近づくと上記第３のＰチャネルＭＯＳトランジスタ、上記第３のＮチャネルＭＯＳトランジスタによる駆動を停止するため、高速動作を保ったままオーバーシュート・アンダーシュートを抑制することが可能となる。
【００２５】
しかも、本発明では従来のもののようにソースフォロワ構成を取ることがないので、モノリシックに構成する際にソースフォロワとなるＭＯＳトランジスタをこれと同じ導電型の他のＭＯＳトランジスタとは別のウェルに構成するなどのレイアウト上の制約がなく、通常のＣＭＯＳプロセスで構成可能となる。また、ソースフォロワに伴うラッチアップ及びＥＳＤ（Electrostatic Discharge）による破壊の恐れがなく、これらラッチアップ及びＥＳＤ対策が容易となる。
【００２６】
また、上記第３のＰチャネルＭＯＳトランジスタ、上記第３のＮチャネルＭＯＳトランジスタはそれぞれ第４のＰチャネルＭＯＳトランジスタ、第４のＮチャネルＭＯＳトランジスタＮ４により必要なときにのみオンとされるので、これらに流れる貫通電流を極力抑えることができ、低消費電力化を進めることも可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の出力バッファの構成を示す電気回路図。
【図２】図１の動作説明のための等価回路図。
【図３】従来の出力バッファの構成を示す電気回路図。
【符号の説明】
ＶＤＤ    第１の電源端子（電源端子）
ＶＳＳ    第２の電源端子（電源端子）
３    ＣＭＯＳインバータ
２    他のＣＭＯＳインバータ（ＣＭＯＳインバータ）
４    第１のトランスファゲート（トランスファゲート）
５    第２のトランスファゲート（トランスファゲート）
Ｐ１  第１のＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｎ１  第１のＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）
Ｐ２  第２のＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｎ２  第２のＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）
Ｐ３  第３のＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｎ３  第３のＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）
Ｐ４  第４のＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）
Ｎ４  第４のＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）
【図１】
0004658360.tif 000002
【図２】
0004658360.tif 000003
【図３】
0004658360.tif 000004