(57)【特許請求の範囲】
【請求項１】
４Ｈ型ＳｉＣの上面に酸化膜が積層され、前記酸化膜の上面に金属電極が設けられたＭＯＳデバイスにおいて、
前記酸化膜が積層された前記４Ｈ型ＳｉＣの面は、｛０３−３８｝面、又は、｛０３−３８｝面に対して１０°以内のオフ角αを有する面であることを特徴とするＭＯＳデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、４Ｈ型ＳｉＣを用いたＭＯＳデバイスに関する。
【０００２】
【従来の技術】
近年、炭化珪素（ＳｉＣ）あるいは窒化ガリウム（ＧａＮ）等の軽元素で構成される化合物半導体の研究が盛んに行なわれている。これらの化合物半導体は軽元素で構成されているため、結合エネルギーが強く、エネルギーの禁制帯幅（バンドギャップ）、絶縁破壊電界、熱伝導度が大きいという特徴がある。このワイドバンドギャップの特徴を活かした、高効率・高耐圧パワーデバイス、高周波パワーデバイス、高温動作デバイスが注目を集めている。特に、パワーＭＯＳデバイスにおいては、ＳｉＣの高い絶縁破壊電圧を十分に生かすことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、ＳｉＣの｛０００１｝面及び｛０００１｝面に対して１０°以内のオフ角を有する面方位をＭＯＳ界面に利用した従来のＭＯＳデバイスでは、チャネル移動度が低い（約１０ｃｍ2／Ｖｓ）という問題点があった。
【０００４】
そこで、本発明は上記課題を解決し、チャネル移動度を高めたＭＯＳデバイスを提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係るＭＯＳデバイスは、４Ｈ型ＳｉＣの上面に酸化膜が積層され、酸化膜の上面に金属電極が設けられたＭＯＳデバイスにおいて、酸化膜が積層された４Ｈ型ＳｉＣの面は、｛０３−３８｝面、又は、｛０３−３８｝面に対して１０°以内のオフ角αを有する面であることを特徴とする。
【０００６】
このように、｛０３−３８｝面、又は｛０３−３８｝面に対して１０°以内のオフ角を有するＳｉＣの面に酸化膜を積層することにより、ＭＯＳデバイスのチャネル移動度を高めることができる。これは、ＳｉＣの｛０００１｝面は六方最密面であることから、構成原子の単位面積あたりの未結合手の密度が高く、界面準位が増加して電子の移動が妨げられるのに対し、｛０３−３８｝面は六方最密面からずれているため、電子が移動しやすいためであると考えられる。また、｛０３−３８｝面において、特に高いチャネル移動度が得られるのは、最密面から離れた面でありながら、原子の結合手が比較的周期的に表面に現れているためと考えられる。
【０００７】
また、上記ＭＯＳデバイスにおいて、オフ角αは５°以内であることが好ましい。さらに、オフ角αは３°以内であることが好ましい。面方位が｛０３−３８｝面に近くなるほど、ＭＯＳデバイスのチャネル移動度が高くなる。
【０００８】
【発明の実施の形態】
以下、図面と共に本発明に係るＭＯＳデバイスの好適な実施形態について詳細に説明する。以下の説明においては、ＭＯＳデバイスの例としてＭＯＳＦＥＴを取り上げて説明する。ここで、格子面の記号の説明をすると、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、明細書作成の都合上、数字の前に負号を付けることにする。なお、図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。
【０００９】
（第１実施形態）
図１は、本発明の第１実施形態に係るＭＯＳＦＥＴ１０の構成を示す断面図である。ＭＯＳＦＥＴ１０は、ｐ型ＳｉＣ基板１１と、ｐ型ＳｉＣ基板１１上に積層されたｐ型ＳｉＣ成長層１２と、ｐ型ＳｉＣ成長層１２上に積層された酸化膜１３と、酸化膜１３上に設けられたゲート電極１８と、ゲート電極１８を挟むようにして設けられたソース電極１６及びドレイン電極１７とを有している。ｐ型ＳｉＣ成長層１２と酸化膜１３との界面におけるｐ型ＳｉＣ成長層１２の面方位は｛０３−３８｝となっている。ｐ型ＳｉＣ成長層１２には、Ｎイオンが注入されたソース領域１４及びドレイン領域１５が形成されている。ソース電極１６、及びドレイン電極１７は酸化膜１３を貫通して、ソース領域１４及びドレイン領域１５にそれぞれ接している。ＭＯＳＦＥＴ１０のチャネル長は５０μｍ、チャネル幅は２００μｍである。
【００１０】
次に、ＭＯＳＦＥＴ１０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｐ型ＳｉＣ基板１１上に、ＣＶＤ法によってホウ素ドープｐ型ＳｉＣ成長層１２をエピタキシャル成長させる。ここで用いられるｐ型ＳｉＣ基板１１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプ（“Ｈ”は六方晶系、“４”は原子積層が４層で一周期となる結晶構造を意味する）のＳｉＣ単結晶であり、ショットキー障壁の容量電圧特性から求めた実効アクセプタ密度は１〜６×１０18／ｃｍ3、厚さは３６０〜４２０μｍである。
【００１１】
ＣＶＤ法によるｐ型ＳｉＣ成長層１２の主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．５ｓｃｃｍ、Ｃ3Ｈ8については０．６６ｓｃｃｍ、Ｂ2Ｈ6については１×１０-5ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５００℃で１００分間成長させる。このような成長条件によって成長されたｐ型ＳｉＣ成長層１２のアクセプタ密度は５〜８×１０15／ｃｍ3、膜厚は４μｍである。
【００１２】
次に、ｐ型ＳｉＣ成長層１２に窒素（Ｎ）イオンを注入して、ソース領域１４及びドレイン領域１５を形成する。Ｎイオン注入は１４０ｋｅＶ、８０ｋｅＶ、５０ｋｅＶ、２５ｋｅＶの４段階で行い、総ドーズ量は８×１０14／ｃｍ2である。イオン注入は室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中で、１５５０℃、３０分の条件で行う。
【００１３】
続いて、上記各工程によって加工された基板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ウェット酸化により、ｐ型ＳｉＣ成長層１２上に酸化膜１３を形成する。酸化条件は、１１５０℃、１５分である。形成されるゲート酸化膜１３の厚さは４８〜５４ｎｍである。
【００１４】
次に、ｐ型ＳｉＣ成長層１２に形成されたソース領域１４及びドレイン領域１５のそれぞれに接するように、酸化膜１３を貫通させてソース電極１６及びドレイン電極１７を取り付ける。また、ゲート電極１８をソース電極１６とドレイン電極１７との間の酸化膜１３上に取り付ける。ソース電極１６及びドレイン電極１７には、チタン/アルミ（Ｔｉ:３０ｎｍ、Ａｌ:２５０ｎｍ）を用い、８００℃で６０分間の熱処理を施す。ゲート電極１８にはＡｌ（厚さ２００ｎｍ）を用い、ゲート電極１８形成後、フォーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行う。これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。
【００１５】
以下、上記製造方法によって製造されたＭＯＳＦＥＴ１０の特性に関する実験結果について説明する。ｐ型ＳｉＣ成長層１２の｛０３−３８｝面に酸化膜が積層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）１０の特性を、ＳｉＣ成長層の｛０００１｝面から８°傾いた面に酸化膜が積層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」という）の特性と比較して説明する。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０の製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層１２を成長させる際に導入するＢ2Ｈ6の流量が４×１０-6ｓｃｃｍである点と、酸化膜１３を形成するための酸化時間が２時間である点が異なる。酸化膜を形成するための酸化時間が異なるのは、ＳｉＣ｛０３−３８｝面のＳｉＣ成長層１２の方がＳｉＣ｛０００１｝面のＳｉＣ成長層より酸化速度が速いためである。
【００１６】
図２は、それぞれのＭＯＳＦＥＴ１０のゲート特性（ドレイン電圧０．１Ｖの線形領域）を示す図である。図２に示されるように、いずれのＭＯＳＦＥＴについても、ドレイン特性には明確な線形領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動作が確認できる。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは９．４Ｖという高いしきい値電圧を示し、かつゲート電圧を１５Ｖまで高めてもドレイン電流が1μＡ以下に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０は、しきい値電圧が４．３Ｖと低く、ゲート電圧の増大に対してドレイン電流が急峻に立ち上がる良好な特性が得られた。このゲート特性から求めた線形領域での実効チャネル移動度は、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで５．４ｃｍ2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０で８６ｃｍ2／Ｖｓとなり、４ＨＳｉＣ｛０３−３８｝を用いることによって１５倍以上の高いチャネル移動度を達成することができた。飽和領域で求めた電界効果移動度も４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで４．２ｃｍ2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴで７１ｃｍ2／Ｖｓとなり、大きな違いが見られた。
【００１７】
次に、それぞれのＭＯＳＦＥＴの特性の温度による変化を１００Ｋ〜６００Ｋの範囲で評価した。測定には、ドライポンプによって真空に排気できる高温プローバを用いた。まず、ドレイン特性を調べたところ、ドレイン特性が面方位に大きく依存することが分かった。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、温度上昇と共にドレイン電流が単調に増大した。同様の温度特性が他の研究機関からも報告されているように、これは熱暴走の原因となり、デバイス応用上望ましくない。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０では高温になるほどドレイン電流が減少するという、ＳｉＭＯＳＦＥＴと同様の特性が得られた。図３は、ゲート特性の温度変化を求め、線形領域の実効チャネル移動度の温度特性を求めた結果を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴのチャネル移動度は、温度上昇と共に単調に増大した。これは、ＭＯＳ界面近傍に多数存在する欠陥（準位、トラップなど）に捕獲された反転層の電子が温度上昇と共に導電帯に放出されるためであると推測される。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０のチャネル移動度は、その絶対値が高く、２００Ｋ以上の温度領域では温度とともに減少するという半導体デバイス本来の特性が得られた。この結果は、４ＨＳｉＣ｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が低いことを示唆している。図４は、しきい値電圧の温度依存性を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴのしきい値電圧は温度上昇に伴って大幅に減少し、室温で９．４Ｖだったものが６００Ｋでは０．４Ｖまで下がった。このようなしきい値電圧の大きな温度変化は、回路・システムを構成する上で大きな問題となる。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０のしきい値電圧は、広い温度範囲において約４Ｖで一定という優れた結果が得られた。この結果も、４ＨＳｉＣ｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が低いことを示している。
【００１８】
このように、４ＨＳｉＣ｛０３−３８｝面という面方位では、界面における原子配列、結合ボンド密度とボンド角度、表面ポテンシャルが異なるので、界面準位やトラップが減少し、優れたＭＯＳＦＥＴ特性が得られると考えられる。また、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０の方が表面、界面の平坦性に優れることも、優れたＭＯＳＦＥＴ特性に寄与していると推測される。
【００１９】
（第２実施形態）
次に、第２実施形態に係るＭＯＳＦＥＴについて説明する。第２実施形態に係るＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴ１０と基本的な構成は同一であるが、酸化膜がＳｉＯ2膜である点が異なる。第２実施形態に係るＭＯＳＦＥＴの製造方法についてもＳｉＯ2膜の堆積方法を除いては、第１実施形態に係るＭＯＳＦＥＴ１０の製造方法と同様である。ＳｉＯ2膜は、減圧ＣＶＤ法によってｐ型ＳｉＣ成長層上に堆積させる。減圧ＣＶＤ法では、導入する気体流量を、ＳｉＨ4については２．０ｓｃｃｍ、Ｏ2については１５ｓｃｃｍ、Ｈ2については２００ｓｃｃｍとし、基板温度６２０℃、圧力１２Ｔｏｒｒで３分間堆積させる。このような条件で堆積されたＳｉＯ2膜の厚さは、６５ｎｍである。ＳｉＯ2膜堆積後に、ウェット酸素の雰囲気で９２０℃、１時間の再酸化処理を行なう。
【００２０】
以下、上記製造方法によって製造されたＭＯＳＦＥＴの特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝から８°傾いた面に酸化膜を積層して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。第２実施形態に係るＭＯＳＦＥＴのドレイン特性は、明確な線形領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動作が確認された。ＭＯＳＦＥＴのゲート特性（ドレイン電圧０．１Ｖの線形領域）から求めた４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴの実効チャネル移動度は７６．１ｃｍ2／Ｖｓ、しきい値電圧は３．３Ｖであり、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの実効チャネル移動度は１２．４ｃｍ2／Ｖｓ、しきい値電圧は９．７Ｖである。
【００２１】
このように４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、１０Ｖ程度の高いしきい値電圧と１５ｃｍ2／Ｖｓ以下の低いチャネル移動度を示したのに対し、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴは、しきい値電圧が約３Ｖと低く、チャネル移動度が７０〜８０ｃｍ2／Ｖｓと非常に良好な特性を示した。従って、減圧ＣＶＤ法によって堆積した酸化膜を用いた場合でも、４ＨＳｉＣ｛０３−３８｝面を活用すれば優れたデバイス特性が得られることが分かった。なお、第２実施形態では、酸化膜としてＳｉＯ2膜を用いることとしたが、ＳｉＯＮ膜を用いても良い。ＳｉＯＮ膜を堆積する場合は、導入する気体流量を、ＳｉＨ4については２．０ｓｃｃｍ、Ｎ2Ｏについては４０ｓｃｃｍ、Ｈ2については２００ｓｃｃｍとし、基板温度８６０℃、圧力１５Ｔｏｒｒで５分間堆積させる。この条件によって堆積されるＳｉＯＮ膜の膜厚は５７ｎｍである。
【００２２】
また、ＳｉＯ2膜に代えて、ＣＶＤ法によって形成したＳｉＮ膜、あるいはＣＶＤ法やＭＢＥ法で形成したＡｌＮ薄膜をゲート酸化膜に用いることも有望であると考えられる。
【００２３】
（第３実施形態）
次に、第３実施形態に係るＭＯＳＦＥＴ３０について説明する。図５は、第３実施形態に係るＭＯＳＦＥＴ３０を示す断面図である。第３実施形態に係るＭＯＳＦＥＴ３０は、ｐ型ＳｉＣ基板３１と、ｐ型ＳｉＣ基板３１上に積層されたｐ型ＳｉＣ成長層３２と、ｐ型ＳｉＣ成長層３２の表層に形成されたｎ型ＳｉＣ成長層３９と、ｎ型ＳｉＣ成長層３９上に積層された酸化膜３３と、酸化膜３３上に設けられたゲート電極３８と、ゲート電極３８を挟むようにして設けられたソース電極３６及びドレイン電極３７とを有している。ｎ型ＳｉＣ成長層３９と酸化膜３３との界面におけるｎ型ＳｉＣ成長層３９の面方位は｛０３−３８｝となっている。ｎ型ＳｉＣ成長層３９の表層からｎ型ＳｉＣ成長層３９を貫いてｐ型ＳｉＣ成長層３２に達する領域に、Ｐイオンが注入されたソース領域３４及びドレイン領域３５が形成されている。ソース電極３６、及びドレイン電極３７は酸化膜３３を貫通して、ソース領域３４及びドレイン領域３５にそれぞれ接している。なお、ＭＯＳＦＥＴ３０のチャネル長は、３０μｍ、チャネル幅は２００μｍである。
【００２４】
次に、ＭＯＳＦＥＴ３０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｐ型ＳｉＣ基板３１上に、ＣＶＤ法によってＡｌドープｐ型ＳｉＣ層３２、Ｎドープｎ型ＳｉＣ層３９を連続してエピタキシャル成長させる。ここで用いられるｐ型ＳｉＣ基板３１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、ショットキー障壁の容量電圧特性から求めた実効アクセプタ密度は２〜４×１０18／ｃｍ3、厚さは３８０〜４２０μｍである。ＣＶＤ法によるｐ型ＳｉＣ成長層３２の主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．３ｓｃｃｍ、Ｃ3Ｈ8については０．２５ｓｃｃｍ、Ａｌ(ＣＨ3)3については８×１０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２０℃で１２０分間堆積させる。このような成長条件によって成長されたｐ型ＳｉＣ成長層３２のアクセプタ密度は７〜９×１０16／ｃｍ3、膜厚は５μｍである。また、ＣＶＤ法によるｎ型ＳｉＣ成長層３９の主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．１５ｓｃｃｍ、Ｃ3Ｈ8については０．１０ｓｃｃｍ、Ｎ2については４×１０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２０℃で１５分間堆積させる。ｎ型ＳｉＣ成長層３９のドナー密度は、２×１０-16／ｃｍ3、膜厚は０．３μｍである。ノーマリーオフを実現するためには、ゲートがゼロバイアス状態において、このｎ型ＳｉＣ成長層３９が完全に空乏化するように設計することが好ましい。
【００２５】
次に、ｎ型ＳｉＣ成長層３９にＰイオンを注入して、ソース領域３４及びドレイン領域３５を形成する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０15／ｃｍ2である。イオン注入は室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中で、１６００℃、３０分の条件で行う。
【００２６】
続いて、以上の工程によって加工された基板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ドライ酸化により、ｎ型ＳｉＣ成長層３９上に酸化膜３３を形成する。酸化膜３３を形成するための酸化条件は、１１５０℃、２５分であり、形成されるゲート酸化膜３３の厚さは４６〜５２ｎｍである。
【００２７】
次に、ソース領域３４及びドレイン領域３４のそれぞれに接するようにして、酸化膜３３を貫通するソース電極３６及びドレイン電極３７を取り付ける。また、ゲート電極３８をソース電極３６とドレイン電極３７の間の酸化膜３３上に取り付ける。ソース電極３６及びドレイン電極３７には、チタン/アルミ（Ｔｉ:３０ｎｍ、Ａｌ:２５０ｎｍ）を用い、８００℃で３０分間の熱処理を施した。ゲート電極３８にはＡｌ（厚さ２００ｎｍ）を用い、ゲート電極３８形成後、フォーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行った。これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。
【００２８】
以下、上記製造方法によって製造されたＭＯＳＦＥＴ３０の特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝面から８°傾いた面を積層して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０の製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層を成長させる際に導入するＡｌ(ＣＨ3)3の流量が１×１０-3ｓｃｃｍである点、ｎ型成長層を成長させる際に導入するＮ2の流量が２×１０-2ｓｃｃｍである点、酸化膜の酸化時間が３時間である点が異なる。
【００２９】
図６は、それぞれのＭＯＳＦＥＴのドレイン特性を示す図である。図６に示されるように、いずれのＭＯＳＦＥＴについてもドレイン特性には明確な線形領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動作が確認された。図７は、ゲート特性から求めた線形領域での実効チャネル移動度のゲート電圧依存性を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、蓄積型の構造にすることによってチャネル移動度が反転型のＭＯＳＦＥＴ（例えば、第１実施形態に係るＭＯＳＦＥＴ）の５〜１０ｃｍ2／Ｖｓ程度から、４０〜６０ｃｍ2／Ｖｓにまで増大した。しかしながら、このときのしきい値電圧は０．６Ｖと小さかった。また、このＭＯＳＦＥＴのしきい値電圧を１５０℃の高温において測定すると、しきい値電圧は−１．５Ｖと負にシフトし、ノーマリーオンの特性になった。実際のデバイスは自己発熱によって１００℃以上の温度に加熱されるので、この高温におけるノーマリーオン特性は実用上、大きな問題となる。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０ではチャネル移動度が１００〜１２０ｃｍ2／Ｖｓと高く、室温でのしきい値電圧は１．８Ｖとなった。また、この４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０を１５０℃に昇温しても、しきい値電圧は１．４Ｖと正に留まっており、実用上問題のない優れた特性が得られた。
【００３０】
（第４実施形態）
次に、第４実施形態に係るＭＯＳＦＥＴ４０について説明する。図８は、ＭＯＳＦＥＴ４０の構成を示す断面図である。ＭＯＳＦＥＴ４０は、ｎチャネル横型ＲＥＳＵＲＦ（Reduced Surface Field）ＭＯＳＦＥＴである。ＲＥＳＵＲＦ構造はＳｉの横型パワーＭＯＳＦＥＴの分野で広く使われているもので、表面の薄いドリフト層（ＲＥＳＵＲＦ領域）を空乏化させることによって電界分布を均一化させ、横型デバイスでも容易に高い耐圧を達成できるものである。ＭＯＳＦＥＴ４０は、ｐ型ＳｉＣ基板４１と、ｐ型ＳｉＣ基板４１上に積層されたｐ型ＳｉＣ成長層４２と、ｐ型成長層４２上に積層された酸化膜４３と、酸化膜４３上に設けられたゲート電極４８と、ゲート電極４８を挟むようにして設けられたソース電極４６及びドレイン電極４７とを有している。ｐ型ＳｉＣ成長層４２と酸化膜４３との界面におけるｐ型ＳｉＣ成長層４２の面方位は｛０３−３８｝となっている。ｐ型ＳｉＣ成長層４２の表層付近には、Ｐイオンが注入されたソース領域４４、ドレイン領域４５が形成されている。そして、ドレイン領域４５を取り囲むようにして、Ｎイオンを注入したＮイオン注入領域（ＲＥＳＵＲＦ領域）４９が形成されている。ソース電極４６及びドレイン電極４７は、Ｎｉ／Ａｌによって構成され、ゲート電極４８はＡｌによって構成されている。ソース電極４６及びドレイン電極４７は、それぞれ酸化膜４３を貫通してソース領域４４及びドレイン領域４５に接している。
【００３１】
次に、ＭＯＳＦＥＴ４０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｐ型ＳｉＣ基板上４１に、ＣＶＤ法によってアルミドープｐ型ＳｉＣ層をエピタキシャル成長させる。ここで用いられるｐ型ＳｉＣ基板４１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、ショットキー障壁の容量電圧特性から求めた実効アクセプタ密度は５〜８×１０18／ｃｍ3、厚さは３２０〜４００μｍである。ＣＶＤ法によるエピタキシャル成長は、導入する気体流量をＳｉＨ4については０．７５ｓｃｃｍ、Ｃ3Ｈ8については０．７５ｓｃｃｍ、Ａｌ(ＣＨ3)3については２×１０-3ｓｃｃｍ、Ｈ2については６．０ｓｌｍとし、基板温度１５５０℃で１６０分間行う。このような条件によって成長されたｐ型ＳｉＣ成長層４２のアクセプタ密度は５〜６×１０15／ｃｍ3、膜厚は１５μｍである。
【００３２】
次に、ＲＥＳＵＲＦ領域形成のために、ｐ型ＳｉＣ成長層４２にＮイオンを注入して深さ０．５μｍ、ドナー密度約１×１０17／ｃｍ3のｎ型領域４９を作製する。Ｎイオン注入は２６０ｋｅＶ、１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶ、１０ｋｅＶの６段階で行い、総ドーズ量は４．５×１０12／ｃｍ2である。
【００３３】
続いて、ｐ型ＳｉＣ成長層４２にＰイオンを注入してソース領域４４を形成し、ＲＥＳＵＲＦ領域４９にＰイオンを注入してドレイン領域４５を形成する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０15／ｃｍ2である。Ｎイオン及びＰイオンの注入はともに室温で行う。イオン注入のマスクには、Ａｌ（厚さ４μｍ）、あるいはＣＶＤにより形成したＳｉＯ2膜(厚さ５μｍ)を用いる。注入イオン活性化のための熱処理はアルゴンガス雰囲気中１５００℃、３０分の条件で行う。ＲＥＳＵＲＦ領域の長さは１０μｍ、チャネル長は２μｍである。
【００３４】
続いて、ソース領域４４及びドレイン領域４５が形成された基板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ウェット酸化により、ゲート酸化膜４３を形成する。酸化膜４３を形成するための酸化条件は、１１５０℃、１５分であり、形成されるゲート酸化膜の厚さは４８〜５４ｎｍである。ゲート酸化のあと、減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍのフィールド酸化膜（ＳｉＯ2）を堆積させる。
【００３５】
次に、酸化膜４３を貫通させ、ソース領域４４及びドレイン領域４５のそれぞれに接するようにして、ソース電極４６及びドレイン電極４７を取り付ける。また、ゲート電極４８をソース電極４６とドレイン電極４７の間の酸化膜４３上に取り付ける。ソース電極４６及びドレイン電極４７には、ニッケル/アルミ（Ｎｉ：２００ｎｍＡｌ: ８５０ｎｍ)を用い、９００℃で１５分間の熱処理を施す。ゲート電極４８にはＡｌ（厚さ３００ｎｍ）を用い、各電極４６〜４８形成後、フォーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行う。なお、ゲート電極４８の端部、およびドレイン電極４７の端部における電界集中を緩和させるために、酸化膜４３の上に電極４７，４８を一部重ねるフィールドプレート構造を採用した（図８参照）。酸化膜４３上の電極重なり領域の幅は、それぞれ約２μｍである。これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。この横型ＭＯＳＦＥＴ４０の総チャネル幅は３．２ｍｍ、活性領域の面積は６×１０-4／ｃｍ2である。
【００３６】
以下、上記製造方法によって製造されたＭＯＳＦＥＴ４０の特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝面から８°傾いた面に酸化膜を積層して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０の製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層４２を成長させる際に導入するＡｌ(ＣＨ3)3の流量が４×１０-4ｓｃｃｍである点、酸化膜４３の酸化時間が２時間である点が異なる。
【００３７】
図９は、低ドレイン電圧領域におけるＭＯＳＦＥＴの典型的なドレイン特性を示す図、図１０は、高ドレイン電圧領域におけるにＭＯＳＦＥＴの典型的なドレイン特性を示す図である。４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは共に明確な線形領域と飽和領域が見られ、ＭＯＳＦＥＴとして動作することが確認されたが、その特性に大きな差が見られた。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１５Ｖまで増してもドレイン電流が１ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０は、比較的小さいゲート電圧、ドレイン電圧で６０ｍＡ（１００Ａ／ｃｍ2）以上のドレイン電流が流れ、ゲート電圧１５Ｖのときには、ドレイン電圧４．８Ｖで６０ｍＡ（１００Ａ／ｃｍ2）のドレイン電流が流れた。この特性からオン抵抗を見積もると４８ｍΩｃｍ2となり、非常に良好な値が得られた。ちなみに、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が１３００ｍΩｃｍ2と大きかった。このようなオン抵抗の差異は、４ＨＳｉＣ｛０３−３８｝を用いることによってＭＯＳチャネル移動度が大幅に向上したことに起因するものである。すなわち、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴではチャネル移動度が極めて低いために、オン抵抗がドリフト領域（この場合はＲＥＳＵＲＦ領域）の抵抗ではなく、チャネル抵抗によって支配されてしまう。
【００３８】
次に、ゲート電圧０Ｖ時（オフ状態）のドレイン耐圧に着目すると、図１０に示されるように、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで８４０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で１０８０Ｖであり、４ＨＳｉＣＭＯＳＦＥＴの方が特性が優れていた。これは、４ＨＳｉＣ｛０３−３８｝を用いることによってデバイス活性領域となるＳｉＣエピタキシャル成長層中の欠陥密度が低減されたからであると考えられる。実際、ゲート電圧０Ｖ、ドレイン電圧６００Ｖ時のドレイン漏れ電流は、４ＨＳｉＣ｛０００１｝で３５μA、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で０．６２μＡであった。
【００３９】
（第５実施形態）
次に、第５実施形態に係るＭＯＳＦＥＴ５０について説明する。図１１は、第５実施形態に係るＭＯＳＦＥＴ５０を示す断面図である。第５実施形態に係るＭＯＳＦＥＴ５０は、ｎチャネル縦型ＤＩ(Double Implanted)ＭＯＳＦＥＴである。
【００４０】
次に、ＭＯＳＦＥＴ５０の製造方法について説明する。縦型のＳｉパワーＭＯＳＦＥＴは二重拡散などのプロセスによって作製されるが、ＳｉＣではドーパント不純物の拡散係数が極めて小さいので、イオン注入によってｐ型ウェル、n型ソースなどを形成する必要がある。この構造では、イオン注入によって形成したｐ型領域とエピタキシャル成長によって形成したn型ドリフト層のｐｎ接合によって耐圧を維持する。
【００４１】
まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｎ型ＳｉＣ基板５１上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層５２をエピタキシャル成長させる。ＳｉＣ成長層５２はバッファ層５２ａとドリフト層５２ｂからなり、バッファ層５２ａはドナー密度１〜５×１０17／ｃｍ3、膜厚は２μm、ドリフト層５２ｂはドナー密度５〜６×１０15／ｃｍ3、膜厚は１５μmである。ここで用いられるｎ型ＳｉＣ基板５１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、ホール効果測定によって求めたキャリア密度は８〜９×１０18／ｃｍ3、厚さは１６０〜２１０μｍである。このデバイスでは縦方向に電流を流すため、基板の抵抗を下げ、かつ薄い基板を用いるのが有効である。ここで、ＣＶＤ法によるｎ型ＳｉＣ成長層（バッファ層）５２ａの主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．３ｓｃｃｍ、Ｃ3Ｈ8については０．３０ｓｃｃｍ、Ｎ2については１×１０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５５０℃で４５分間堆積させる。また、ＣＶＤ法によるｎ型ＳｉＣ成長層（ドリフト層）５２ｂの主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．５０ｓｃｃｍ、Ｃ3Ｈ8については０．５０ｓｃｃｍ、Ｎ2については２×１０-4ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５５０℃、で２８０分間堆積させる。
【００４２】
次に、ｐ型ウェル領域５３を形成するためにＡｌイオンを注入して深さ０．７μｍ、アクセプタ密度約０．５〜３×１０17／ｃｍ3のｐ型ウェル領域５３を形成する。Ａｌイオン注入は５６０ｋｅＶ、４２０ｋｅＶ、３００ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５０ｋｅＶの６段階で行い、総ドーズ量は１．４×１０13／ｃｍ2である。このとき、ｐ型ウェル領域５３の深い領域は接合近傍での電界集中を緩和するために１０17／ｃｍ3以上の密度、浅い領域はｎ型反転層を得るためのしきい値電圧を低減し、かつ高いチャネル移動度を得るために１０16／ｃｍ3台のドーパント密度になるように設計して作製する。次に、ｐ型ウェル領域５３にＰイオンを注入してソース領域５４及びドレイン領域５５を形成する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０15／ｃｍ2である。Ａｌイオン及びＰイオンの注入は、ともに室温で行う。また、デバイス端部での絶縁破壊を抑制するために、活性領域の周囲に幅１５０μｍ、深さ０．７μｍのｐ型ガードリングを設けた。ガードリングはホウ素（Ｂ）イオン注入により形成した。Ｂイオン注入のエネルギーは３０〜３６０ｋｅＶで総ドーズ量は１．２×１０13／ｃｍ2である。イオン注入のマスクには、Ａｌ（厚さ５μｍ）、あるいはＣＶＤにより形成したＳｉＯ2膜(厚さ６μｍ)を用いた。注入イオン活性化のための熱処理はアルゴンガス雰囲気中１６００℃、３０分の条件で行った。チャネル長は２μｍ、セルピッチ（ストライプ構造）は２２μｍである。
【００４３】
次に、上記工程によって加工された基板をＲＣＡ洗浄し、ＨＦデイップした後、ドライ酸化によりゲート酸化膜５８を形成する。酸化条件は、１１５０℃、２５分であり、ゲート酸化膜５８の厚さは、４４〜５１ｎｍである。このゲート酸化膜５８を形成した後、減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍの多結晶Ｓｉを堆積し、燐を８５０℃の拡散によりドーピングし、低抵抗ｎ型多結晶Ｓｉを形成する。
【００４４】
次に、反応性イオンエッチングによってこの多結晶Ｓｉを部分的にエッチングしてゲート電極５９を作製する。続いて、ゲート・ドレイン間の絶縁用のＳｉＯ2膜（厚さ約０．８μｍ）５８を基板温度５００℃のプラズマＣＶＤ法によって堆積する。この後、裏面全面にニッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極６０を作製する。表面側のソース電極５６にはニッケル/アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を用い、両方の電極を９５０℃で１５分間の熱処理を施すことによって良好なオーミック接触を得ることができる。これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。
【００４５】
以下、上記製造方法によって製造されたＭＯＳＦＥＴ５０の特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝面を利用して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０の製造方法と基本的に同じであるが、ｎ型ＳｉＣ成長層（バッファ層）５２ａを成長させる際に導入するＮ2の流量が８×１０-3ｓｃｃｍである点、ｎ型成長層（ドリフト層）５２ｂを成長させる際に導入するＮ2の流量が２×１０-3ｓｃｃｍである点、酸化膜５８の酸化時間が３時間である点が異なる。
【００４６】
ここでは、縦型ＭＯＳＦＥＴの活性領域の面積を４×１０-4ｃｍ2（２００μｍ角）から９×１０-2ｃｍ-2（３ｍｍ角）まで変化させて特性を比較した。図１２は低ドレイン電圧領域における縦型ＤＩＭＯＳＦＥＴ（４００μｍ角）の典型的なドレイン特性を示す図、図１３は高ドレイン電圧領域における縦型ＤＩＭＯＳＦＥＴ（４００μｍ角）の典型的なドレイン特性を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０のドレイン特性には、ともに明確な線形領域と飽和領域が見られ、ＭＯＳＦＥＴとして動作することが確認されたが、その特性には大きな差が見られた。図１２に見られるように、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１５Ｖまで増してもドレイン電流が１０ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０は、比較的小さいゲート電圧、ドレイン電圧で１６０ｍＡ（１００Ａ／ｃｍ2）以上のドレイン電流が流れ、ゲート電圧１５Ｖのときには、ドレイン電圧３．２Ｖで１６０ｍＡ（１００Ａ／ｃｍ2）のドレイン電流が流れた。この特性からオン抵抗を見積もると３２ｍΩｃｍ2となり、非常に良好な値が得られた。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が９８０ｍΩｃｍ2と大きかったのに対し、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０のオン抵抗が小さかったのは、４ＨＳｉＣ｛０３−３８｝を用いることによってＭＯＳチャネル移動度が大幅に向上したためである。すなわち、チャネル移動度が極めて低い４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗がドリフト領域の抵抗ではなく、ＭＯＳチャネル抵抗によって支配されてしまうこととなっていたが、チャネル移動度の高い４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０ではそのようなことがないからである。
【００４７】
次に、この４００μｍ角のＤＩＭＯＳＦＥＴにつき、ゲート電圧０Ｖ時（オフ状態）のドレイン耐圧を調べたところ、図１３に示されるように、４Ｈ-ＳｉＣ｛０００１｝ＭＯＳＦＥＴで２１４０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０で２２５０Ｖであり、大きな差は見られなかった。しかしながら、デバイス面積の大きい素子では、ドレイン耐圧に明確な差が観測された。図１４は、様々な面積を有するＤＩＭＯＳＦＥＴの耐圧（平均値）のデバイス面積依存性を示す図である。４ＨＳｉＣ｛０００１｝ＤＩＭＯＳＦＥＴでは、面積が２．５×１０-3ｃｍ2（５００μｍ角）を越えると急激に耐圧が低下する。このような比較的サイズの大きいデバイスでも、２０００Ｖ以上の高い耐圧が得られるものもあったが、８００〜１５００Ｖ程度の低いドレイン電圧で破壊してしまうデバイスの頻度が増大した。面積９×１０-2ｃｍ2（３ｍｍ角）のデバイスでは、平均耐圧が１０６０Ｖまで低下した。これに対して ４ＨＳｉＣ｛０３−３８｝ＤＩＭＯＳＦＥＴ５０では、９×１０-2／ｃｍ2（３ｍｍ角）までスケールアップしても平均耐圧が１７００Ｖを越えている。これは、４ＨＳｉＣ｛０３−３８｝を用いることによってデバイス活性領域となるＳｉＣエピタキシャル成長層中の欠陥密度、特にマイクロパイプ密度が低減されたからであると考えられる。この３ｍｍ角の４Ｈ-ＳｉＣ｛０３−３８｝ＤＩＭＯＳＦＥＴ５０では、ゲート電圧１５Ｖ、ドレイン電圧４．５Ｖで５Ａ以上のオン電流を流すことができた。
【００４８】
（第６実施形態）
次に、第６実施形態に係るＭＯＳＦＥＴ７０について説明する。第６実施形態に係るＭＯＳＦＥＴ７０は、ドライエッチングにより形成されたＵ型のトレンチ溝の側壁にチャネルを設けた構造となっている。トレンチ型のＵＭＯＳＦＥＴは、単位面積あたりのチャネル幅を大きくできるので、低オン抵抗化に有利である。本実施形態に係るＭＯＳＦＥＴ７０のチャネル長は約２μｍ、セルピッチは１８μｍ、活性領域の面積は１×１０-2ｃｍ2（１ｍｍ角）、総チャネル幅は約１１ｃｍである。
【００４９】
次に、第６実施形態に係るＭＯＳＦＥＴ７０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｎ型ＳｉＣ基板７１上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層７２、アルミドープｐ型ＳｉＣ層７４を連続してエピタキシャル成長させる。ここで用いられるｐ型ＳｉＣ基板７１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、ホール効果測定によって求めたキャリア密度は８〜９×１０18／ｃｍ3、厚さは１８０〜２１０μｍである。このデバイスでは、縦方向に電流を流すため、基板の抵抗を下げると共に薄い基板を用いることが有効である。
【００５０】
ＣＶＤ法によって形成される各成長層は、ｎ型バッファ層（ドナー密度１〜５×１０17／ｃｍ3、膜厚２μｍ）７２ａ、ｎ型ドリフト層（ドナー密度３×１０15／ｃｍ3、膜厚４５μｍ）７２ｂ、ｐ型ベース層（アクセプタ密度３×１０17／ｃｍ3、膜厚２．５μｍ）７４である。ここで、ＣＶＤ法による各成長層の主な成長条件は、以下の通りである。まず、バッファ層７２ａは、導入する気体流量を、ＳｉＨ4については３．０ｓｃｃｍ、Ｃ3Ｈ8については１．２ｓｃｃｍ、Ｎ2については５×１０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１７００℃、圧力１００Ｔｏｒｒで３５分間成長させる。ドリフト層７２ｂは、導入する気体流量を、ＳｉＨ4については１５ｓｃｃｍ、Ｃ3Ｈ8については３．６ｓｃｃｍ、Ｎ2については５×１０-4ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１７００℃、圧力１００Ｔｏｒｒで１５０分間成長させる。ベース層７４は、導入する気体流量を、ＳｉＨ4については３．０ｓｃｃｍ、Ｃ3Ｈ8については２．０ｓｃｃｍ、Ａｌ(ＣＨ3)3については６×１０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１７００℃、圧力１００Ｔｏｒｒで４５分間成長させる。
【００５１】
次に、ｐ型ベース層７４にＮイオンを注入して低抵抗のｎ型ソース領域７５を形成する。Ｎイオン注入は、１４０ｋｅＶ、１００ｋｅＶ、７０ｋｅＶ、４０ｋｅＶ、２０ｋｅＶの５段階で行い、総ドーズ量は４×１０15／ｃｍ2である。イオン注入は、５００℃で行う。
【００５２】
続いて、蒸着、フォトリソグラフィによって作製したニッケル／チタン（Ｔｉ：１０ｎｍ／Ｎｉ：８００ｎｍ）をマスクとして用いて、反応性イオンエッチングによって深さ４μｍのトレンチ溝を形成する。反応性イオンエッチングにおいて、ＣＦ4とＯ2ガスの高周波プラズマを用いたチタン／ニッケルマスクを自己整合（セルフアライン）的に利用して、Ａｌイオンを注入し、トレンチ溝の底部にｐ型領域７９を形成する。トレンチ溝の底部に形成されるｐ型領域７９は、トレンチ底部での酸化膜７８の絶縁破壊を抑制すると共に、デバイスの周囲においては端部での電界集中を緩和するガードリングとしても作用する。ｐ型領域７９形成時のＡｌイオン注入のエネルギーは、３０〜１８０ｋｅＶで、総ドーズ量は１．０×１０13／ｃｍ2、接合深さは０．４μｍである。なお、Ａｌイオン活性化のための熱処理は、Ａｒガス雰囲気１６５０℃、３０分間の条件で行う。
【００５３】
続いて、ＲＩＥ時やイオン注入後の高温アニールによる表面ダメージを除去するためにＣＦ4とＯ2ガスの高周波プラズマを用いたプラズマエッチングによって表面層を約０．１μｍエッチングし、かつ１１００℃、２時間の犠牲酸化を行って、酸化膜をＨＦにより除去する。
【００５４】
次に、犠牲酸化がなされた後の基板をＲＣＡ洗浄し、ＨＦディップした後、ドライ酸化によりゲート酸化膜７８を形成する。この際の酸化条件は、１１５０℃、３０分である。ゲート酸化膜７８形成後、同じ温度で炉の雰囲気をアルゴン（Ａｒ）に切り替え、３０分間のアニールを行う。
【００５５】
次に、減圧ＣＶＤ法によって、基板温度８５０℃で厚さ１μｍの多結晶Ｓｉを堆積し、堆積された多結晶Ｓｉに燐（Ｐ）を８５０℃の拡散によってドープし、低抵抗のｎ型多結晶Ｓｉを形成する。続いて、反応性イオンエッチングによって多結晶Ｓｉを部分的にエッチングしてゲート電極７７を形成する。
【００５６】
次に、ｎ型ＳｉＣ基板７１の裏面全体にニッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極８０を形成する。表面のソース電極７６には、ニッケル／アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を用いる。良好なオーミック接触を得るために、両方の電極７６，８０に９５０℃で１５分間の熱処理を施す。これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。
【００５７】
以下、上記製造方法によって製造されたＭＯＳＦＥＴ７０の特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝面を利用して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０の製造方法と基本的に同じであるが、バッファ層７２ａを成長させる際に導入するＮ2の流量が３×１０-1ｓｃｃｍである点、ドリフト層７２ｂを成長させる際に導入するＮ2の流量が６×１０-3ｓｃｃｍである点、ベース層７４を成長させる際に導入するＡｌ(ＣＨ3)3の流量が９×１０-3ｓｃｃｍである点、酸化膜７８の酸化時間が３時間である点が異なる。
【００５８】
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ共に、ＭＯＳチャネルを形成するトレンチ溝の側壁が（１１−２０）あるいは（１１−２０）からのずれが１０°以内となるように作製することが望ましい。（１１−２０）面に近い面にＭＯＳチャネルを形成することにより、高いチャネル移動度が得られる。
【００５９】
まず、ＭＯＳＦＥＴのトレンチ溝近傍の断面を走査型電子顕微鏡（ＳＥＭ）によって観察した。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、酸化膜の厚さがトレンチ溝の側壁（ゲート部）で１５３〜１６８ｎｍ、トレンチ溝の底部で４４〜５１ｎｍであり、酸化膜厚に大きな違いが見られた。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０では、酸化膜７８の厚さがトレンチ溝の側壁、底部共に４６〜５３ｎｍであり、非常に均一が酸化膜７８が形成されていることとが分かった。これは、ＳｉＣ｛０００１｝面は特異面であり、この面上では酸化速度が遅いが、この面から離れると酸化速度の面方位依存性が比較的小さくなることに基づくと考えられる。
【００６０】
図１６は低ドレイン電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図、図１７は高ドレイン電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図である。図１６を参照すると、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０共に、ドレイン特性に明確な線形領域と飽和領域とが見られ、ＭＯＳＦＥＴとして動作することが確認できるが、そのドレイン特性には大きな違いが見られる。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１５Ｖまで増加させても、ドレイン電流は１００ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０は、比較的小さいゲート電圧、ドレイン電圧で１Ａ（１００Ａ／ｃｍ2）以上のドレイン電流が流れ、ゲート電圧１５Ｖのときは、ドレイン電圧３．８Ｖで１Ａ（１００Ａ／ｃｍ2）のドレイン電流が流れた。この特性からオン抵抗を見積もると、３５ｍΩｃｍ2となり、非常に良好な値が得られた。一方、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が７５２ｍΩｃｍ2と大きかった。これは、トレンチ側壁のゲート酸化膜が厚いためＭＯＳＦＥＴ自体の電流駆動力が低いためであると考えられる。４ＨＳｉＣ｛０３−３８｝面を用いることにより、トレンチ側壁のゲート酸化膜の厚さを制度良く制御することができるので、電流駆動力の高い最適なＭＯＳＦＥＴ特性を実現することができる。
【００６１】
次に、ＵＭＯＳＦＥＴのゲート電圧０Ｖ時（オフ状態）のドレイン耐圧（平均値）を調べたところ、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで１３６０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０で４６４０Ｖとなり、大きな差が見られた。得られた最高耐圧は、図１７に示すように、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで１７１０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０で５１２０Ｖであった。この差異の原因の一つは、トレンチ溝周辺での酸化膜厚分布によると考えられる。すなわち、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオフ時に電界強度が高くなるトレンチ溝の底部における酸化膜が薄いので、酸化膜の絶縁破壊が生じてしまう。一方で、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０は、トレンチ溝の底部でも酸化膜厚が均一で、酸化膜の絶縁破壊が起こりにくいので、ＳｉＣ本来の優れた絶縁破壊特性を発揮することができる。また、４ＨＳｉＣ｛０３−３８｝面を用いることによって、デバイス活性領域となるＳｉＣエピタキシャル成長層中の欠陥密度、特にマイクロパイプ密度が低減されるため、高い耐圧を再現性良く達成できるようになった。
【００６２】
（第７実施形態）
次に、第７実施形態に係るＭＯＳＦＥＴ９０について説明する。第７実施形態に係るＭＯＳＦＥＴは、多層ｐｎ接合を活用したスーパージャンクション（ＳＪ）構造の高耐圧ＭＯＳＦＥＴ（ＳＪ−ＭＯＳＦＥＴ）であり、第５実施形態に係るＤＩＭＯＳＦＥＴ５０のｎ型ドリフト領域５２ｂにＳＪ構造を導入した構成となっている。ＭＯＳＦＥＴ９０のチャネル長は１．６μｍ、セルピッチは８μｍ、活性領域は９×１０-2／ｃｍ2（３ｍｍ角）、総チャネル幅は１４０ｃｍである。
【００６３】
次に、第７実施形態に係るＭＯＳＦＥＴ９０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｎ型ＳｉＣ基板９１上に、ＣＶＤ法によって第１の窒素ドープｎ型ＳｉＣ層（以下、「第１成長層」という）９２をエピタキシャル成長させる。ここで用いられるｎ型ＳｉＣ基板９１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、ホール効果測定によって求めたキャリア密度は８〜９×１０18／ｃｍ3、厚さは１７０〜２１０μｍである。このデバイスでは縦方向に電流を流すため、基板の抵抗を下げ、かつ薄い基板を用いるのが有効である。第１成長層９２は、バッファ層９３とドリフト層９４とからなり、バッファ層９３はドナー密度１〜５×１０17／ｃｍ3、膜厚は２μm、ドリフト層９４はドナー密度４×１０16／ｃｍ3、膜厚は３．５μｍである。ここで、ＣＶＤ法による第１成長層９２の主な成長条件は、以下の通りである。まず、バッファ層９３は、導入する気体流量を、ＳｉＨ4については０．３０ｓｃｃｍ、Ｃ3Ｈ8については０．３０ｓｃｃｍ、Ｎ2については１．０×１０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２０℃で４５分間成長させる。ドリフト層９４は、導入する気体流量を、ＳｉＨ4については０．５０ｓｃｃｍ、Ｃ3Ｈ8については０．５０ｓｃｃｍ、Ｎ2については２×１０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２０℃、６０分間成長させる。
【００６４】
続いて、ドリフト層９４の上面に減圧ＣＶＤ法によって厚さ６μｍのＳｉＯ2膜を堆積する。堆積されたＳｉＯ2膜上にＡｌを蒸着し、フォトリソグラフィによって幅２μｍのストライプ状のパターンを形成する。そして、ＡｌパターンをマスクとしてＣＦ4とＯ2ガスを用いた反応性イオンエッチングによってＳｉＯ2膜を選択的にエッチングする。
【００６５】
次に、ストライプ状のパターンに加工されたＳｉＯ2膜をマスクとして高エネルギーイオン注入を行ってドリフト層９４の一部をｐ型に変換し、ドリフト層９４を貫通する深いｐ型領域９４ｂを形成する。この際に注入するイオンをＡｌイオンであり、注入エネルギーは３０ｋｅＶ〜６５００ｋｅＶの１５段階で、総ドーズ量は３×１０12／ｃｍ-2である。イオン注入時の試料加熱は行わない。また、注入イオン活性化のための熱処理はアルゴンガス雰囲気中１６００℃、３０分の条件で行う。このイオン注入によって、幅約２μｍのストライプ状の注入領域はアクセプタ密度が約４×１０16／ｃｍ3のｐ型（深さ約３．５μｍ）となり、ＳＪ構造が形成される。
【００６６】
次に、ＳＪ構造が形成されたウエハ上に、ＣＶＤ法によって第２の窒素ドープｎ型ＳｉＣ層（以下、「第２成長層」という）９５をエピタキシャル成長させる。主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．１５ｓｃｃｍ、Ｃ3Ｈ8については０．１５ｓｃｃｍ、Ｎ2については８×１０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２０℃で３０分間成長させる。このような成長条件によって形成される第２成長層９５のドナー密度は２×１０17／ｃｍ3、膜厚は０．６μｍである。
【００６７】
次に、第２成長層９５にアルミ（Ａｌ）イオンを注入して深さ０．６μｍ、アクセプタ密度約２〜３×１０17／ｃｍ3のｐ型ウェル領域９５ｂを形成する。Ａｌイオン注入は、５２０ｋｅＶ、４００ｋｅＶ、２８０ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５０ｋｅＶの６段階で行い、総ドーズ量は１．６×１０13／ｃｍ2である。
【００６８】
続いて、燐（Ｐ）イオンを注入して低抵抗のソース領域９６、ドレイン領域９７を形成する。Ｐイオン注入は、１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０15／ｃｍ2である。Ａｌイオン及びＰイオンの注入は、共に室温で行う。また、デバイス端部での絶縁破壊を抑制するために、活性領域の周囲に幅約１５０μｍ、深さ０．７ミクロンのｐ型ガードリングを設ける。ガードリングは、ホウ素（Ｂ）イオンを注入することにより形成する。Ｂイオン注入のエネルギーは、３０〜３６０ｋｅＶで総ドーズ量は、１．２×１０13／ｃｍ2である。イオン注入の際のマスクには、Ａｌ（厚さ５μｍ）、あるいはＣＶＤによって形成したＳｉＯ2膜（厚さ４μｍ）を用いる。注入イオン活性化のための熱処理は、アルゴンガス雰囲気中１６００℃、３０分の条件で行う。
【００６９】
次に、上記工程によって加工された基板をＲＣＡ洗浄し、ＨＦディップをした後、ウェット酸化によりゲート酸化膜９９を形成する。酸化条件は１１００℃、２５分であり、形成されたゲート酸化膜９９の厚さは４２〜４９ｎｍである。
【００７０】
ゲート酸化膜９９を形成した後に、減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍの多結晶Ｓｉを堆積し、燐（Ｐ）を８５０℃の拡散によってドーピングし、低抵抗ｎ型多結晶Ｓｉを形成する。続いて、反応イオンエッチングによって多結晶Ｓｉを部分的にエッチングしてゲート電極１００を作製する。作製されたゲート電極１００とドレイン電極１０２との間を絶縁するためのＳｉＯ2膜（厚さ約０．８μｍ）を基板温度５００℃のプラズマＣＶＤ法によって堆積する。
【００７１】
次に、ｎ型ＳｉＣ基板９１の裏面全体にニッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極１０２を作製する。表面側のソース電極１０１にはニッケル／アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を用いる。続いて、ソース電極１０１及びドレイン電極１０２のオーミック接触を良好にするため、ソース電極１０１及びドレイン電極１０２に９５０℃で１５分間の熱処理を施す。
【００７２】
これらの選択的イオン注入用マスクや電極金属のパターニングには、フォトリソグラフィ技術を用いる。
【００７３】
以下、上記製造方法によって製造されたＳＪ−ＭＯＳＦＥＴの特性に関する実験結果について説明する。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００１｝面を利用して製造したＭＯＳＦＥＴと比較する（第１実施形態の場合と同様に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０の製造方法と基本的に同じであるが、第１成長層９２のバッファ層９３を成長させる際に導入するＮ2の流量が８×１０-2ｓｃｃｍである点、第１成長層９２のドリフト層９４を成長させる際に導入するＮ2の流量が１×１０-2ｓｃｃｍである点、第２成長層９５を成長させる際に導入するＮ2の流量が６×１０-2ｓｃｃｍである点、酸化膜９９の酸化時間が３時間である点が異なる。
【００７４】
図１９は低ドレイン電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図、図２０は高ドレイン電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図である。図１９に見られるように、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０のドレイン特性には、ともに明確な線形領域と飽和領域とが見られ、ＭＯＳＦＥＴとしての動作が確認された。しかしながら、そのドレイン特性には大きな差が見られた。
【００７５】
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１５Ｖにまで増加してもドレイン電流は１００ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０は、比較的小さいゲート電圧、ドレイン電圧で５Ａ（５５Ａ／ｃｍ2）以上のドレイン電流が流れ、ゲート電圧が１５Ｖのときにはドレイン電圧１．２Ｖで９Ａ（１００Ａ／ｃｍ2）のドレイン電流が流れた。このドレイン特性から計算されるオン抵抗は１１ｍΩｃｍ２であり、非常に良好な値が得られた。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が７４１ｍΩｃｍ２と大きかったのに対し、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０のオン抵抗が小さかったのは、４ＨＳｉＣ｛０３−３８｝を用いることによってＭＯＳチャネル移動度が大幅に向上したためである。すなわち、チャネル移動度が極めて低い４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵抗がドリフト領域の抵抗ではなく、ＭＯＳチャネル抵抗によって支配されてしまうこととなっていたが、チャネル移動度の高い４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０ではそのようなことがないからである。
【００７６】
次に、３ｍｍ角のＳＪ−ＭＯＳＦＥＴについてゲート電圧０Ｖ時（オフ状態）のドレイン耐圧を調べたところ、図２０に示されるように４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは３８０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０では６５５Ｖであり、大きな差が見られた。このように４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴにおいて高いドレイン耐圧が得られたのは、４ＨＳｉＣ｛０３−３８｝を用いることによって、デバイス活性領域となるＳｉＣエピタキシャル成長層中の欠陥密度、特にマイクロパイプ密度が低減されたためであると考えられる。
（絶縁破壊電圧について）
次に、ＳｉＣ成長層と酸化膜との間の界面に、ＳｉＣの｛０００１｝面を用いた場合と｛０３−３８｝面を用いた場合の酸化膜の絶縁破壊電圧について説明する。図２１は、ｎ型４Ｈ-ＳｉＣエピタキシャル成長層を用いて、作成したＭＯＳキャパシタ１１０を示す断面図である。ＭＯＳキャパシタ１１０は、ｎ型ＳｉＣ基板１１１と、ｎ型ＳｉＣ基板１１１に積層されたｎ型ＳｉＣ成長層１１２と、ｎ型ＳｉＣ成長層１１２の上面に積層された酸化膜１１３と、酸化膜１１３上に堆積されたリンドープ多結晶Ｓｉ１１４と、ｎ型ＳｉＣ基板１１１の下面に蒸着されたＮｉ１１５とを有する。
【００７７】
次に、このＭＯＳキャパシタ１１０の製造方法について説明する。まず、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製されたｎ型ＳｉＣ基板１１１上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層１１２をエピタキシャル成長させる。ここで用いられるｎ型ＳｉＣ基板１１１は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶と｛０００１｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶である。ＳｉＣ単結晶のショットキー障壁の容量電圧特性から求めた実効ドナー密度は３〜８×１０18／ｃｍ3、厚さは３６０〜４２０μｍである。ここで、ＣＶＤ法によるｐ型ＳｉＣ成長層１１２の主な成長条件は、以下の通りである。導入する気体流量を、ＳｉＨ4については０．５０ｓｃｃｍ、Ｃ3Ｈ8については０．４０ｓｃｃｍ、Ｎ2については３×１０-4ｓｃｃｍ（｛０００１｝面に成長させる場合には２×１０-3／ｓｃｃｍ）、Ｈ2については３．０ｓｌｍとし、基板温度１５００℃で９０分間成長させる。このような条件によって成長された窒素ドープＮ型ＳｉＣ成長層１１２は、ドナー密度は２〜４×１０15／ｃｍ3、膜厚は５μｍである。
【００７８】
次に、上記各工程によって加工された基板をＲＣＡ洗浄し、ＨＦデイップした後、ウェット酸化により酸化膜１１３を形成する。酸化条件は、｛０３−３８｝面に成長させたＳｉＣ層１１２を酸化させる場合は１１５０℃、１５分であり、｛０００１｝面に成長させたＳｉＣ層１１２を酸化させる場合は１１５０℃、２時間である。なお、形成されるゲート酸化膜１１３の厚さは４８〜５４ｎｍである。
【００７９】
次に、ニッケル（Ｎｉ：１５０ｎｍ）１１５を９００℃で２０分間の熱処理をすることによって、ｎ型ＳｉＣ基板１１１の裏面にオーミック電極として取り付ける。続いて、燐ドープ多結晶Ｓｉ（厚さ３００ｎｍ）１１４を用い、酸化膜１１３の表面にゲート電極１１４を取り付ける。電極形成後、フォーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行った。ゲート電極１１４は円形で直径は３００μｍである。
【００８０】
以下、上記製造方法によって製造されたＭＯＳキャパシタ１１０の絶縁破壊に関する実験結果について説明する。４ＨＳｉＣ｛０００１｝、及び４ＨＳｉＣ｛０３−３８｝面上に作製したＭＯＳキャパシタ１１０の表面電極側に正の電圧を印加させ、蓄積状態にして酸化膜の絶縁破壊電界を求めた。絶縁破壊電界の平均値は、４ＨＳｉＣ｛０００１｝オフ面上で８．６ＭＶ／ｃｍ、４ＨＳｉＣ｛０３−３８｝面上で９．４ＭＶ／ｃｍとなり、｛０３−３８｝面を用いる方が少し高かった。次に、絶縁膜としての信頼性を評価するために、高温での時間依存絶縁破壊（ＴＤＤＢ）測定を行った。ＭＯＳキャパシタ１１０を３００℃に加熱し、Ｆ−Ｎトンネル電流が流れる高電界（６〜９ＭＶ／ｃｍ）を印加して、３５〜４５個のＭＯＳキャパシタの破壊特性を調べた。図２２は、破壊特性の典型的な結果（電界強度７．５ＭＶ／ｃｍ）を故障解析で使われるワイブルプロットによって示す図である。４ＨＳｉＣ｛０００１｝面上に作製したＭＯＳキャパシタ１１０では、素子の多くが１０００秒以下の短時間で破壊するのに対し、４ＨＳｉＣ｛０３−３８｝面上に作製したＭＯＳキャパシタ１１０は破壊に至るまでの時間がかなり長いことが分かる。この条件における破壊に至る平均時間は、｛０００１｝面上の素子で５４０秒、｛０３−３８｝面上の素子で９６０００秒となり、｛０３−３８｝面を用いることで酸化膜１１３の寿命を大幅に改善できることが分かった。図２３は、異なる電界強度で同様の測定を行い、それぞれの条件における破壊に至る平均時間をプロットした結果を示す図である。高電界で得られた結果を外挿し、実際のデバイス動作時に使われると思われる２〜３ＭＶ／ｃｍでの寿命を概算すると、｛０００１｝面では約０．４年、｛０３−３８｝面では５０年以上となった。したがって、４ＨＳｉＣ｛０３−３８｝面を用いることによって、従来、問題であった高温における酸化膜の信頼性を大幅に改善できることが分かった。この原因はまだ明らかでないが、ＳｉＭＯＳの分野では、ＭＯＳ界面の欠陥と機械的歪が酸化膜の信頼性を支配することが知られている。ＳｉＣＭＯＳ構造の場合も、４ＨＳｉＣ｛０３−３８｝面という新しい面方位では、界面における原子配列、結合ボンド密度とボンド角度、表面ポテンシャルが異なるので、界面準位や歪が低減されたものと推測される。実際、ＭＯＳキャパシタの容量電圧特性から界面準位密度を見積もると、｛０００１｝面上の素子で２〜５×１０11ｃｍ2／Ｖｓ、｛０３−３８｝面上の素子で０．８〜２×１０11ｃｍ2／Ｖｓとなり、｛０３−３８｝面の方が界面準位密度が低いことが分かった。また、４ＨＳｉＣ｛０３−３８｝の方が表面、界面の平坦性に優れることも寄与している可能性がある。
【００８１】
以上、本発明の実施形態について詳細に説明してきたが、本発明は上記実施形態に限定されるものではない。
【００８２】
上記各実施形態では、ＳｉＣ成長層の｛０３−３８｝面に酸化膜を積層した構成のＭＯＳデバイスについて説明したが、｛０３−３８｝面に対して１０°以内のオフ角αを有する面に酸化膜を積層した構成のＭＯＳデバイスも上記各実施形態の場合と同様に、チャネル移動度を高めることができる。
【００８３】
また、上記各実施形態では、主にｎチャネルＭＯＳＦＥＴと、その特性評価について記述したが、ＭＯＳ構造を含む他のデバイスを作製するときにも、４ＨＳｉＣ｛０３−３８｝が有効であることは自明である。例えば、Ｓｉパワーデバイスの分野で広く研究開発、および工業化が進められているＩＧＢＴ (Insulate Gate Bipolar Transistor)やＭＯＳ制御型サイリスタ、さらにはＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴ、ＣＭＯＳを用いた高温動作集積回路やセンサーを作製する場合にも、４ＨＳｉＣ｛０３−３８｝面を用いることが有効である。さらに、この面上で良好な絶縁膜/ＳｉＣ界面特性が得られることを利用すれば、非常に優れた表面保護膜を形成できることも自明である。この場合には、非常に安定で、界面におけるキャリヤ生成速度の低い界面特性が得られるので、表面漏れ電流や雑音特性に優れた半導体デバイスが実現できる。
【００８４】
【発明の効果】
本発明によれば、｛０３−３８｝面、又は｛０３−３８｝面に対して１０°以内のオフ角を有するＳｉＣの面に酸化膜を積層することにより、ＭＯＳデバイスのチャネル移動度を高めることができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図２】第１実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図３】第１実施形態に係るＭＯＳＦＥＴのチャネル移動度の温度依存性を示す図である。
【図４】第１実施形態に係るＭＯＳＦＥＴのしきい値電圧の温度依存性を示す図である。
【図５】第３実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図６】第３実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図７】第３実施形態に係るＭＯＳＦＥＴのチャネル移動度を示す図である。
【図８】第４実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図９】第４実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１０】第４実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１１】第５実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図１２】第５実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１３】第５実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１４】第５実施形態に係るドレイン耐圧とデバイス面積との関係を示す図である。
【図１５】第６実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図１６】第６実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１７】第６実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図１８】第７実施形態に係るＭＯＳＦＥＴの構成を示す断面図である。
【図１９】第７実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図２０】第７実施形態に係るＭＯＳＦＥＴのドレイン特性を示す図である。
【図２１】ＭＯＳキャパシタの構成を示す断面図である。
【図２２】ＭＯＳキャパシタの破壊特性の結果ワイブルプロットによって示す図である
【図２３】ＭＯＳキャパシタの破壊に至る平均時間を示す図である
【符号の説明】
１０…４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ、１１…ｐ型ＳｉＣ基板、１２…型成長層、１３…酸化膜、１４…ソース領域、１５…ドレイン領域、１６…ソース電極、１７…ドレイン電極、１８…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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