(57)【特許請求の範囲】
【請求項１】
冗長マスタセルと複数の冗長コーディングセルからなっている冗長コーディング部の前記冗長コーディングセルに欠陥ローアドレスを格納する段階と、
入力ローアドレスがユーザの暗号化の条件などを満たすと、前記冗長コーディング部にセット信号、リセット信号、前記リダンダンシーマスタセルを活性化させるための第１および第２制御信号（ＥＮＮ、ＥＮＰ）、前記リダンダンシーマスタセルの状態を初期化するための第３制御信号（ＥＱＮ）、前記リダンダンシーマスタセルに格納されたデータがローディングされるように制御するための第４および第５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）、および、前記リダンダンシーマスタセルから出力されるマスタ信号の活性化のためのアクティブモードを示す第６制御信号（ＰＲＥＣ）を出力して前記冗長マスタセルを通して前記マスタ信号を活性化させる段階と、
前記入力アドレスが前記冗長コーディングセルに格納された欠陥アドレスに該当すると、リダンダンシーパスを活性化させるための第７制御信号（ＲＥＮ＜ｎ＞）と欠陥アドレスが入力されたことを示す第８制御信号（ＲＰＵＬ＜ｎ＞）を出力する段階と、
前記入力ローアドレスが前記冗長コーディング部に格納された欠陥ローアドレスに該当すると、前記第８制御信号（ＲＰＵＬ＜ｎ＞）を入力される冗長コントロール部を通して正常入／出力パスを非活性化させるための第９制御信号（ＤＥＣＤＩＳ）と、冗長入／出力パスを活性化させるために第１０の制御信号（ＲＥＤＥＮ）を出力する段階と、
前記第８、９、１０制御信号（ＲＥＮ＜ｎ＞）、ＤＥＣＤＩＳ、ＲＥＤＥＮ）によってメインセルアレイ部の該当メインセル駆動を非活性化させ、冗長セルアレイ部の該当冗長セルの駆動を活性化させる段階と
を含むリペアモード動作が成されることを特徴とする強誘電体キャパシタを備えている不揮発性強誘電体メモリデバイスの欠陥ローアドレスをリペアする方法。
【請求項２】
前記冗長コーディングセルに欠陥ローアドレスを格納することは、
前記第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）及び前記入力ローアドレスを受けて各々誘電体キャパシタを備えている冗長マスタセルと冗長コーディングセルとからなっている冗長コーディング部に、
欠陥ローアドレスを前記入力ローアドレスに印加して冗長コーディングセルに欠陥ローアドレスを格納することを特徴とする請求項１に記載の不揮発性強誘電体メモリデバイスの欠陥ローアドレスをリペア方法。
【請求項３】
前記リペアモード動作は前記セット信号が「ハイ」レベルを維持し、リセット信号が「ロー」レベルを維持し、第６制御信号（ＰＲＥＣ）が「ハイ」レベルを維持する区間の中で行われることを特徴とする請求項１に記載の不揮発性強誘電体メモリデバイスの欠陥ローアドレスをリペア方法。
【請求項４】
前記リペアモード動作時、
前記第１の制御信号（ＥＮＮ）は「ハイ」レベルを維持し、前記第２、３制御信号（ＥＮＰ、ＥＱＮ）は「ロー」レベルを維持することを特徴とする請求項１に記載の不揮発性強誘電体メモリデバイスの欠陥ローアドレスをリペア方法。
【請求項５】
冗長マスタセルと複数の冗長コーディングセルからなっている冗長コーディング部の前記冗長コーディングセルに欠陥カラムアドレスを格納し、冗長入／出力コーディングセルから構成されている冗長入／出力コーディング部の冗長入／出力コーディングセルに前記欠陥カラムアドレスに対応する入／出力ラインを示す欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）を格納する段階と、
入力カラムアドレスがユーザの暗号化の条件などを満たすと、前記冗長コーディング部にセット信号、リセット信号、前記リダンダンシーマスタセルを活性化させるための第１および第２制御信号（ＥＮＮ、ＥＮＰ）、前記リダンダンシーマスタセルの状態を初期化するための第３制御信号（ＥＱＮ）、前記リダンダンシーマスタセルに格納されたデータがローディングされるように制御するための第４および第５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）、および、前記リダンダンシーマスタセルから出力されるマスタ信号の活性化のためのアクティブモードを示す第６制御信号（ＰＲＥＣ）を出力して前記冗長マスタセルを通してマスタ信号を活性化させる段階と、
入力カラムアドレスが前記冗長コーディングセルに格納された欠陥カラムアドレスに該当すると前記マスタ信号を論理演算して第７制御信号（ＲＰＵＬ＜ｎ＞）を出力する段階と、
リード／ライトモード制御信号（ＷＬＲＨ）と前記第７制御信号（ＲＰＵＬ＜ｎ＞）を入力される冗長コントロール部を通して第８制御信号（ＤＥＣＤＩＳ）と冗長セルの駆動を活性化するための冗長リード／ライトモード制御信号（ＷＬＲＨＲ）を出力する段階と、
前記第８制御信号（ＤＥＣＤＩＳ）を受けて正常な入／出力パスを非活性化させ、前記冗長リード／／ライトモード制御信号（ＷＬＲＨＲ）を受けて前記非活性化された正常な入／出力パスに対応する冗長入／出力パスを活性化する段階と
を含むリペアモード動作がなされることを特徴とする強誘電体キャパシタを備えている不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項６】
前記冗長コーディングセルに欠陥カラムアドレスを格納することは、
前記第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）及び前記入力カラムアドレスを受けて各々強誘電体キャパシタを備えている冗長マスタセルと冗長コーディングセルとからなっている冗長コーディング部に、
欠陥カラムアドレスを前記入力カラムアドレスに印加して冗長コーディングセルに欠陥カラムアドレスを格納するということであることを特徴とする請求項５に記載の不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項７】
前記冗長入／出力コーディングセルに欠陥入／出力番号（ＦＩＯＮ＜ｒ＞）を格納することは、
前記第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）を入力で受けて各々強誘電体キャパシタを備えている複数の冗長入／出力コーディングセルを有する冗長入／出力コーディング部に欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）パルスを印加して冗長入／出力コーディングセルに欠陥入／出力番号（ＦＩＯＮ＜ｒ＞）を格納することであることを特徴とする請求項５に記載の不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項８】
前記リペアモード動作は、
前記セット信号が「ハイ」レベルを維持し、リセット信号「ロー」レベルを維持し、第６制御信号（ＰＲＥＣ）が「ハイ」レベルを維持する区間のなかで行われることを特徴とする請求項５に記載の不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項９】
前記リペアモード動作は、
前記セットが「ハイ」レベルを維持し、リセット信号が「ロー」レベルを維持し、第６制御信号（ＰＲＥＣ）が「ハイ」レベルを維持する区間の中で行われることを特徴とする請求項５に記載の不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項１０】
前記リペアモード動作時、
前記第１の制御信号（ＥＮＮ）は「ハイ」レベルを維持し、前記第２の、第３制御信号（ＥＮＰ、ＥＱＮ）は「ロー」レベルを維持することを特徴とする請求項５に記載の不揮発性強誘電体メモリデバイスの欠陥カラムアドレスのリペア方法。
【請求項１１】
入力ローアドレスを１周期の間、維持して出力するアドレスラッチと、
前記入力ローアドレスがユーザの暗号化の条件を満たす場合に欠陥修理動作を活性化させる第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）セット信号、リセット信号を出力するステートダイアグラム生成部と、
前記第１のないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けてマスタ信号を活性化させるリダンダンシーマスタセルと、欠陥ローアドレスを格納するための複数の冗長コーディングセルを含み、に欠陥ローアドレスを格納し、格納された該当欠陥ローアドレスが前記入力ローアドレスに入ってくると正常なデータ入／出力パスを非活性化させ、冗長に使用可能なデータ入／出力パスを活性化させるための第７ないし第１０の制御信号（ＲＥＮ＜ｎ＞、ＲＰＵＬ＜ｎ＞、ＤＥＣＤＩＳ、ＲＥＤＥＮ）を出力するためのプログラマブル冗長コーディング部から構成され、
第１および第２制御信号（ＥＮＮ、ＥＮＰ）は、前記リダンダンシーマスタセルを活性化するため制御信号であり、第３制御信号（ＥＱＮ）は、前記リダンダンシーマスタセルの状態を初期化し、第４および第５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）は、前記リダンダンシーマスタセルに格納されたデータがローディングされるように制御し、第６制御信号（ＰＲＥＣ）は、前記リダンダンシーマスタセルが出力するマスタ信号の活性化のためのアクティブモードを示すためのものである
ことを特徴とする不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１２】
前記ステートダイアグラム生成部は、
入力アドレスがユーザの設定条件を満たす場合プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を出力する第１の回路部と、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と第１、２、３パッド信号（／ＷＥＢ、／ＣＥＢ、／ＯＥＢ）を受けて前記第１の回路ブロック部の動作をトリガーリングするためのクロック信号（ＣＬＫ）を出力するクロック発生部と、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と冗長セル番号（Ｄ０、Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ７）を受けて冗長セルアレイ部の複数の冗長セルのうち、一つを選択し前記セット信号と、リセット信号を出力する第２回路部と、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と第１、２，３パッド信号（／ＷＥＶ、／ＣＥＢ、ＯＥＢ）を受けて前記第４、５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）を出力する第３回路部と
から構成されることを特徴とする請求項１１に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１３】
前記プログラマブル冗長コーディング部は、
第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）と、セット信号、リセット信号を受けて前記第７制御信号（ＲＥＮ＜ｎ＞）と第８制御信号（ＲＰＵＬ＜ｎ＞）を出力する複数の単位冗長コーディング部と、
前記複数の単位冗長コーディング部からの前記第８制御信号（ＲＰＵＬ＜ｎ＞）が入力されて前記第９、１０制御信号（ＤＥＣＤＩＳ、ＲＥＤＥＮ）を出力する冗長コントロール部と
からなることを特徴とする請求項１１に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１４】
前記単位冗長コーディング部は、
第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けてマスタ信号を活性化する冗長マスタセルと、
第１ないし第５制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けて実際の欠陥ローアドレスを格納する冗長コーディングセルが一つのラインに複数ずつ連結されて前記マスタ信号を出力するようにし、前記ラインが複数をなすように構成された冗長コーディングセル部と、
前記冗長コーディングセルのオン／オフ状態による出力信号を受けて論理和して反転する第１の演算部と、
前記第１の演算部の信号を受けて第７制御信号（ＲＥＮ＜ｎ＞）を出力する第１のインバーターと、
前記第１のインバーターの信号を受けて第８制御信号（ＲＰＵＬ<ｎ>）を出力する第２のインバーターと、
一つのラインに連結された複数の冗長コーディングセルの最終出力端に接続している各々のＰＭＯＳトランジスタと
を含むことを特徴とする請求項１３に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１５】
前記冗長コントロール部は、
前記複数の単位冗長コーディングからの第８制御信号（ＲＰＵＬ＜ｎ＞）を論理和した後、反転する複数の３入力演算機からなっている第２の演算部と、
前記第２の演算部と各演算機などの出力信号を論理積した後に反転する第３演算部と、
前記第３演算部の出力信号を受けて第９制御信号（ＤＥＣＤＩＳ）を出力する第３インバーターと、
前記第３インバーターの信号を受けて第１０の制御信号（ＲＥＤＥＮ）を出力する第４インバーターと
から構成されることを特徴とする請求項１３に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１６】
前記不揮発性強誘電体メモリデバイスのリペア回路は、
第７、９制御信号（ＲＥＮ＜ｎ＞、ＤＥＣＤＩＳ）を受けて冗長に使用可能なパスだけ活性化されて第１１制御（ＰｒｅＤＥＣ＜ｎ＞）を出力するプリデコーダ部と、
活性化した第１１制御信号（ＰｒｅＤＥＣ＜ｎ＞）を受けて活性化されたポストデコーダ信号（ＰｏｓｔＤＥＣ＜Ｎ＞）を出力するポストデコーダ部と、
前記第１０の制御信号（ＲＥＤＥＮ）とポストデコーダ信号（ＰｏｓｔＤＥＣ＜Ｎ＞）を受けて該当冗長ワードライン／プレートラインを活性化させる冗長ワードライン／プレートラインドライバーと、
前記冗長ワードライン／プレートラインドライバーの活性化信号を受けて該当冗長セルが活性化される冗長セルアレイ部を再び含めて構成されることを特徴とする請求項１１に記載の不揮発性強誘電体メモリデバイスのリペア修理回路。
【請求項１７】
前記プリデコーダ部は複数のプリデコーダから構成されており、
前記各プリデコーダは入力ローアドレスと前記第９制御信号（ＤＥＣＤＩＳ）の入力を受け論理積した後反転する複数の演算機から構成された第４演算部と、
前記第４演算部の各演算機などの出力信号と第７制御信号（ＲＥＮ＜ｎ＞）を受けて論理積した後反転する複数の演算機から構成された第５演算部と、
前記第５演算部の各演算機などの出力信号を遅延／出力するための複数の遅延部（Ｕ０−Ｕｎ）と
から構成されることを特徴とする請求項１６に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１８】
前記冗長コーディングセルは、
第２の制御信号（ＥＮＰ）を受けて電源電圧（Ｖｃｃ）は第５のノード（Ｎ５）に伝えるための第２のＰＭＯＳトランジスタ（ＰＭ２）と、
片方のノードは前記第５のノード（Ｎ５）に連結され、他方のノードは第６，７ノード（Ｎ６、Ｎ７）に連結された第３のラッチと、
第３制御信号（ＥＱＮ）を受けて前記第６、７ノード（Ｎ６、Ｎ７）に接地電圧（Ｖｓｓ）を印加するための第３、４ＮＭＯＳスイッチ（Ｓ３，Ｓ４）と、
ゲート端に前記第５制御信号（ＥＮＷ＜ｎ＞）が入力され一端に前記第６のノード（Ｎ６）の信号が伝えられ他端に入力ローアドレス（ＡＤＤ）が入力される第８ＮＭＯＳトランジスタ（ＮＭ８）と、
ゲート端に前記第５制御信号（ＥＮＷ＜ｎ＞）が入力され、一端に前記第７のノード（Ｎ７）の信号が伝えられ、他端に前記入力ローアドレス（ＡＤＤ）が反転された前記ＡＤＤＢが入力される第９ＮＭＯＳトランジスタ（ＮＭ９）と、
前記ＡＤＤ、ＡＤＤＢによってターンオン／ターンオフが決定される第１０、１１ＮＭＯＳトランジスタ（ＮＭ１０，ＮＭ１１）と、
前記第１の制御信号（ＥＮＮ）を受けて接地電圧（Ｖｓｓ）を第８のノード（Ｎ８）に伝えるための第１４のＮＭＯＳトランジスタ（ＮＭ１４）と、
片方のノードは前記第８のノード（Ｎ８）に連結され他方のノードは第６、７ノード（Ｎ６、Ｎ７）に連結された第４のラッチと、
前記第４制御信号（ＣＰＬ）の入力ノードと前記第６のノード（Ｎ６）の間に構成された第５強誘電体キャパシタ（ＦＣ５）と、
前記第４制御信号（ＣＰＬ）の入力ノードと第７のノード（Ｎ７）の間に構成された第６強誘電体キャパシタ（ＦＣ６）と、
前記第６のノード（Ｎ６）と接地電圧（Ｖｓｓ）端間に構成された第７強誘電体キャパシタ（ＦＣ７）と、
前記第７のノード（Ｎ７）と接地電圧（Ｖｓｓ）端の間に構成された第８強誘電体キャパシタ（ＦＣ８）と、
前記第６のノード（Ｎ６）と前記第７のノード（Ｎ７）の信号制御を受けてターンオン／ターンオフが決定される第１２、１３ＮＭＯＳトランジスタ（ＮＭ１２，ＮＭ１３）と
から構成されることを特徴とする請求項１１に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項１９】
入力カラムアドレスを１周期の間維持して出力するアドレスラッチと、
前記入力カラムアドレスがユーザの暗号化の条件を満たす場合に欠陥修理動作を活性化させる第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号、欠陥ＩＯ番号（ＦＩＯＮ＜ｎ＞）パルスを発するステートダイアグラム生成部と、
メインアンプの動作を調整する第８制御信号（ＷＬＲＨ）と前記第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けて第７制御信号（ＲＰＵＬ＜ｎ＞）と冗長アンプの動作を制御する第９制御信号（ＷＬＲＨＲ）、また、正常動作の入／出力を制御する第１０の制御信号（ＲＩＯＤＩＳ）を出力するプログラマブル冗長コーディング部と、
前記第１ないし第５制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と欠陥ＩＯ番号（ＦＩＯＮ＜ｎ＞）を格納し、前記第７制御（ＲＰＵＬ＜ｎ＞）のコントロールを受けてデータ入／出力をメイン入／出力（ＭＩＯ＜ｒ＞）又は冗長入／出力（ＲＩＯ＜ｑ＞）に連結する冗長ＩＯマルチプレクサコーディング部と、
前記第１０の制御信号（ＲＩＯＤＩＳ）を受けてデータ入／出力をメイン入／出力（ＭＩＯ＜ｒ＞）に連結する正常ＩＯパス部と
を含むことを特徴とする不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２０】
前記ステートダイアグラム生成部は、
入力アドレスがユーザの設定条件を満たす場合プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を出力する第１の回路部と、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と第１、２、３パッド信号（／ＷＥＢ、／ＣＥＢ、ＯＥＢ）を受けて前記第１の回路ブロック部の動作をトリガーリングするためのクロック信号（ＣＬＫ）を出力するクロック発生部と、前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と冗長セル番号（ＤＯ、Ｄ１、Ｄ２、Ｄ３、Ｄ４，Ｄ７）を受けて冗長セルアレイ部の複数の冗長セルのうち、一つを選択し、前記セット信号と、リセット信号を出力する第２の回路部と、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）と第１、２、３パッド信号（／ＷＥＢ、／ＣＥＢ、ＯＥＢ）を受けて前記第４、５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）を出力する第３回路部と、
から構成されることを特徴とする請求項１９に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２１】
前記プログラマブル冗長コーディング部は、
第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）と、セット信号、リセット信号を受けて欠陥修理を制御するための第７制御信号（ＲＰＵＬ＜ｎ＞）を出力する複数の単位冗長コーディング部と、
前記複数の単位冗長コーディング部からの第７制御信号と前記第８制御信号（ＷＬＲＨ）を受けて前記第９制御信号（ＷＬＲＨＲ）と第１０の制御信号（ＲＩＯＤＩＳ）を出力する冗長コントロール部と
から構成されることを特徴とする請求項１９に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２２】
前記冗長入／出力マルチプレクサコーディング部は、
前記第７制御信号（ＲＰＵＬ＜ｎ＞）を反転してＲＰＵＬＢ＜ｎ＞を出力する第１のインバーターと、
第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）と、前記第７制御信号（ＲＰＵＬ＜ｎ＞）及び前記ＲＰＵＬＢ＜ｎ＞信号と前記欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）パルスが入力されてメイン入／出力（ＭＩＯ＜ｒ＞）バス又は冗長入／出力（ＲＩＯ＜ｑ＞）バスに選択的に連結させる複数の冗長ＩＯコーディングセルと
から構成されることを特徴とする請求項１９に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２３】
前記単位冗長コーディング部は、
第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けてマスタ信号を活性化する冗長マスタセルと、
第１ないし第５制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けて実際欠陥カラムアドレスを格納する冗長コーディングセルが一つのラインに複数ずつ連結されて前記マスタ信号を出力するようにし、前記ラインが複数を成すように構成された冗長コーディングセル部と、
前記冗長コーディングセルのオン／オフ状態による出力信号を受けて論理和して反転する第１の演算部と、
前記第１の演算部の信号を反転する第２のインバーターと、
前記第２のインバーターの信号を受けて第７制御信号（ＲＰＵＬ＜ｎ＞）を出力する第３インバーターと、
一つのラインに連結された複数の冗長コーディングセルの最終出力端に接続している各々のＰＭＯＳトランジスタと
から構成され、
第１および第２制御信号（ＥＮＮ、ＥＮＰ）は、前記リダンダンシーマスタセルを活性化するため制御信号であり、第３制御信号（ＥＱＮ）は、前記リダンダンシーマスタセルの状態を初期化し、第４および第５制御信号（ＣＰＬ、ＥＮＷ＜ｎ＞）は、前記リダンダンシーマスタセルに格納されたデータがローディングされるように制御し、第６制御信号（ＰＲＥＣ）は、前記リダンダンシーマスタセルが出力するマスタ信号の活性化のためのアクティブモードを示すためのものである
ことを特徴とする請求項２１に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２４】
冗長コントロール部は、
前記複数の単位冗長コーディング部からの第７制御信号（ＲＰＵＬ＜ｎ＞）を論理和し反転する複数の３入力演算機から構成された第２の演算部と、
前記第２の演算部の各演算機の出力信号と前記第８制御信号（ＷＬＲＨ）を論理積した後反転する２入力演算機から構成された第３演算部と、
前記第３演算部の出力信号を反転して前記第９制御信号（ＷＬＲＨＲ）を出力する第４インバーターと、
前記第２の演算部の全ての演算機などの出力信号を論理積した後反転する第４演算部と、前記第４演算部の出力信号を反転して第１０の制御信号（ＲＩＯＤＩＳ）を出力する第５インバーターと
を含む構成されることを特徴とする請求項２１に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２５】
前記冗長ＩＯコーディングセルは、
第２の制御信号（ＥＮＰ）を受けて電源電圧（Ｖｃｃ）を第１７のノード（Ｎ１７）に伝えるための第５ＰＭＯＳトランジスタ（ＰＭ５）と、
片方のノードは前記第１７のノード（Ｎ１７）に連結され、他方のノードは第１８、１９のノード（Ｎ１８、Ｎ１９）に連結された第９ラッチと、
前記第３制御信号（ＥＱＮ）を受けて第１８、１９ノード（Ｎ１８、Ｎ１９）に各々接地電圧（Ｖｓｓ）を印加する第９、１０のＮＭＯＳスイッチ（Ｓ９，Ｓ１０）と、
ゲート端に第５制御信号（ＥＮＷ＜ｎ＞）が入力され一端に第１８のノード（Ｎ１８）の信号が伝えられ他端に前記欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）パルスが入力される第２８ＮＭＯＳトランジスタ（ＮＭ２８）と、
ゲート端に第５制御信号（ＥＮＷ＜ｎ＞）が入力され一端に第１９のノード（Ｎ１９）の信号が伝えられ他端にＦＩＯＮＢ＜ｒ＞パルスが入力される第２９ＮＭＯＳトランジスタ（ＮＭ２９）と、
前記第１の制御信号（ＥＮＮ）を受けて接地電圧（Ｖｓｓ）を第２０のノード（Ｎ２０）に伝えるための第３０ＮＭＯＳトランジスタ（ＮＭ３０）と、
片方のノードは前記第２０のノード（Ｎ２０）に連結され、他方のノードは第１８，１９のノード（Ｎ１８、Ｎ１９）に連結された第１０のラッチと、
前記第４制御信号（ＣＰＬ）入力端と前記第１８のノード（Ｎ１８）との間に構成される第１７の強誘電体キャパシタ（ＦＣ１７）と、
前記第４制御信号（ＣＰＬ）入力端と前記第１９のノード（Ｎ１９）との間に構成された第１８の強誘電体キャパシタ（ＦＣ１８）と、
前記第１８のノード（Ｎ１８）と接地電圧（Ｖｓｓ）端の間に構成された第１９の強誘電体キャパシタ（ＦＣ１９）と、
前記第１９のノード（Ｎ１９）と接地電圧（Ｖｓｓ）端の間に構成された第２０の強誘電体キャパシタ（ＦＣ２０）と、
前記第１８のノード（Ｎ１８）の信号を受けてターンオン／オフが決定される第６ＰＭＯＳトランジスタ（ＰＭ６）及び第３１ＮＭＯＳトランジスタ（ＮＭ３１）と、
前記第１９のノード（Ｎ１９）の信号を受けてターンオン／オフが決定される第７ＰＭＯＳトランジスタ（ＰＭ７）及び第３２ＮＭＯＳトランジスタ（ＮＭ３２）と、
前記第７制御信号（ＲＰＵＬ＜ｎ＞）とＲＰＵＬＢ＜ｎ＞が入力されて前記メイン入／出力（ＭＩＯ＜ｒ＞）バスと前記冗長入／出力（ＲＩＯ＜ｒ＞）バスのうち、一つをデータ入／出力（ＩＯ＜ｒ＞）に連結させるための伝送ゲートと、
からなることを特徴とする請求項２３に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２６】
前記冗長コーディングセルは、
第２の制御信号（ＥＮＰ）を受けて電源電圧（Ｖｃｃ）は第１３のノード（Ｎ１３）に伝えるための第４ＰＭＯＳトランジスタ（ＰＭ４）と、
片方のノードは前記第１３のノード（Ｎ１３）に連結され他方のノードは第１４、１５のノード（Ｎ１４、Ｎ１５）に連結された第７ラッチと、
第３制御信号（ＥＱＮ）を受けて前記第１４、１５のノード（Ｎ１４、Ｎ１５）に接地電圧（Ｖｓｓ）を印加するための第７、８ＮＭＯＳスイッチ（Ｓ７、Ｓ８）と、
ゲート端に前記第５制御信号（ＥＮＷ＜ｎ＞）が入力され一端に前記第１４のノード（Ｎ１４）の信号が伝えられ他端に入力ローアドレスが入力される第２１のＮＭＯＳトランジスタ（ＮＭ２１）と、
ゲート端に前記第５制御信号（ＥＮＷ＜ｎ＞）が入力され一端に前記第１５のノード（Ｎ１５）の信号が伝えられ他端に前記入力ローアドレスが反転されたＡＤＤＢが入力される第２２のＮＭＯＳトランジスタ（ＮＭ２２）と、
前記ＡＤＤ、ＡＤＤＢによってターンオン／ターンオフが決定される第２４、２６のＮＭＯＳトランジスタ（ＮＭ２４，ＮＭ２６）と、
前記第１の制御信号（ＥＮＮ）を受けて接地電圧（Ｖｓｓ）を第１６のノード（Ｎ１６）に伝えるための第２３ＮＭＯＳトランジスタ（ＮＭ２３）と、
片方のノードは前記第１６のノード（Ｎ１６）に連結され、他方のノード第１４、１５のノード（Ｎ１４，Ｎ１５）に連結された第８ラッチと、
前記第４制御信号（ＣＰＬ）の入力ノードと前記第１４のノード（Ｎ１４）の間に構成された第１３の強誘電体キャパシタ（ＦＣ１３）と、
前記第４制御信号（ＣＰＬ）の入力ノードと第１５のノード（Ｎ１５）との間に構成された第１４の強誘電体キャパシタ（ＦＣ１４）と、
前記第１４のノード（Ｎ１４）と接地電圧（Ｖｓｓ）端の間に構成された第１５の強誘電体キャパシタ（ＦＣ１５）と、
前記第１５のノード（Ｎ１５）と接地電圧（Ｖｓｓ）端の間に構成された第１６の強誘電体キャパシタ（ＦＣ１６）と、前記第１４のノード（Ｎ１４）と、
前記第１５のノード（Ｎ１５）の信号制御を受けてターンオン／ターンオフが決定される第２５、２７のＮＭＯＳトランジスタ（ＮＭ２５，ＮＭ２７）と、
から構成されることを特徴とする請求項２４に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２７】
前記第１の回路部は、
ユーザのリセッティングによって第１の状態になり、Ｋ番目の状態（ＳＴＫ−１）の時Ｋ番目の命令語（ＣＭｋ）を満たすことになると前記クロック発生部からクロック信号（ＣＬＫ）によってトリガーされてＫ＋１番目の状態（Ｓｋ）になり、ｎ個の全命令語（ＣＭ１〜ＣＭｎ）を満たすことになるとプログラムイネーブル信号を出力するように構成されることを特徴とする請求項１２に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２８】
前記クロック発生部は、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を所定時間遅延／出力する第１の遅延部と、
前記第１の遅延部の出力とアドレス信号（Ａ１２）を論理積して反転する第５演算部と、
前記第５演算部の出力と前記第１、２パッド信号（／ＷＥＢ、／ＣＥＢ）を論理積して反転する第６演算部と、
前記第３パッド信号を遅延／反転して出力する第１の遅延反転部と、
前記第３パッド信号と、前記第１の遅延反転部の出力と、前記第６演算部の出力を論理積して反転する第７演算部と、
前記第７演算部の出力を所定時間遅延させてクロック信号（ＣＬＫ）を出力する第２の遅延部と、
前記第７演算部の出力を反転して前記クロック信号（ＣＬＫ）の反転信号／ＣＬＫを出力する第６インバーターと
から構成されることを特徴とする請求項１２に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項２９】
前記第２の回路部は、
前記冗長セル番号（Ｄ０，Ｄ１，Ｄ２）と前記プログラムイネーブル信号を論理和して反転する４入力ナンドゲートと、前記冗長セル番号（Ｄ３，Ｄ４）と前記プログラムイネーブル信号を論理和して反転する３入力ナンドゲートと、前記冗長セル番号（Ｄ７）とプログラムイネーブル信号を論理和して反転する２入力ナンドゲートから構成された第８演算部と、
前記第８演算部の４入力ナンドゲートと３入力ナンドゲートの出力を各々反転して冗長セルアレイのうち、特定冗長セルを選択するためのＰＲＥＸ２１０＜０：７＞、ＰＲＥＸ４３＜０：３＞を出力する第７，８インバーターと、
前記第８演算部の２入力ナンドゲートの出力を反転して前記セット信号を出力する第９インバーターと、
前記第８演算部の２入力ナンドゲートの出力を所定時間遅延させて前記リセット信号を出力する第３遅延部と
から構成されることを特徴とする請求項１２に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項３０】
前記第３回路部は、
前記プログラムイネーブル信号を所定時間遅延させて出力する第４遅延部と、
前記第１、２パッド信号（／ＷＥＢ，／ＣＥＢ）とアドレス入力（Ａ１２）を論理積して反転する第９演算部と、
前記第３パッド信号（ＯＥＢ）を遅延／反転させて出力する第２の遅延反転部と、
前記第９演算部の出力と、前記第３パッド信号（ＯＥＢ）と、第２の遅延反転部の出力を論理和して反転して出力する第１０の演算部と、
前記第９演算部の出力を所定時間遅延させて前記第５制御信号（ＥＮＷ＜ｎ＞）を出力する第５遅延部と、
前記第１０の演算部の出力と電源が安定した「ハイ」レベルを有することを表すパワーアップパルス（ＰＵＰ）を論理和して反転する第１１演算部と、
前記第１１演算部の出力を遅延／反転して前記第４制御信号（ＣＰＬ）に出力する第３遅延反転部と
からなることを特徴とする請求項１２に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項３１】
前記第１の回路部は、
ユーザのリセッティングによって第１の状態になり、Ｋ番目の状態（ＳＴK−1）
であるときＫ番目の命令語（ＣＭk）を満たすことになると前記クロック部からのクロック信号によってトリガーされＫ＋１番目の状態（Ｓk）になり、ｎ個の全命令語（ＣＭ１−ＣＭｎ）を満たすとプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を出力するように構成することを特徴とする請求項２０に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項３２】
前記クロック発生部は、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を所定時間遅延／出力する第６遅延部と、
前記第６遅延部の出力とアドレス信号（Ａ１２）を論理積して反転する第１２演算部と、
前記第１２演算部の出力と前記第１、２パッド信号（／ＷＥＢ、／ＣＥＢ）を論理積して反転する第１３の演算部と、
前記第３パッド信号（／ＯＥＢ）を遅延／反転して出力する第４遅延反転部と、
前記第３パッド信号（／ＯＥＢ）と前記第４遅延反転部の出力と、前記第１３の演算部の出力を論理和して反転する第１４の演算部と、
前記第１４の演算部の出力を所定時間遅延してクロック信号（ＣＬＫ）を出力する第７遅延部と、
前記第１４の演算部の出力を反転して前記クロック信号が反転された信号（／ＣＬＫ）を出力する第１０のインバーターと、
からなることを特徴とする請求項２０に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項３３】
前記第２の回路部は、
前記冗長セル番号（Ｄ０，Ｄ１，Ｄ２）と前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を論理和して反転する４入力ナンドゲートと、前記冗長セル番号（Ｄ３，Ｄ４）と前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を論理和して反転する３入力ナンドゲートと、前記冗長セル番号（Ｄ７）と、プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を論理和し反転する２入力ナンドゲートとから構成された第１５の演算部と、
前記第１５の演算部の４入力ナンドゲートと３入力ナンドゲートの出力を各々反転して冗長セルアレイのうち、特定冗長セルを選択するためのＰＲＥＸ２１０＜０：７＞、ＰＲＥＸ４３（０：３）を出力する第１１，１２インバーターと、
前記第１５の演算部の２入力ナンドゲートの出力を反転して前記セット信号を出力する第１３のインバーターと、
前記第１５の演算部の２入力ナンドゲートの出力を所定時間遅延して前記リセット信号を出力する第８遅延部と、
からなることを特徴とする請求項２０に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【請求項３４】
前記第３回路部は、
前記プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を所定時間遅延して出力する第９遅延部と、
前記第１、２パッド信号（／ＷＥＢ、／ＣＥＢ）とアドレス入力（Ａ１２）を論理積して反転する第１６の演算部と、
前記第３パッド信号（ＯＥＢ）を遅延／反転して出力する第５遅延反転部と、
前記第１６の演算部の出力と、前記第３パッド信号（ＯＥＢ）と、第５遅延反転部の出力を論理和して反転して出力する第１７の演算部と、
前記第１７の演算部の出力を所定時間遅延して前記第５制御信号（ＥＮＷ＜ｎ＞）を出力する第１０の遅延部と、
前記第１７演算部の出力と電源が安定した「ハイ」レベルを有していることを表すパワーアップパルスを論理和して反転する第１８の演算部と、
前記第１８の演算部の出力を遅延／反転して前記第４制御信号に出力する第６遅延反転部と、
からなることを特徴とする請求項２０に記載の不揮発性強誘電体メモリデバイスのリペア回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関するもので、特に、暗号化した条件に従ってユーザが冗長動作を制御できる不揮発性強誘電体メモリデバイスのリペア方法及びその回路に関するものである。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリの一種であるＦｅＲＡＭ(Ferro-electric Random Access Memory)はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存できる特性のため次世代記憶デバイスとして注目を浴びている。
【０００３】
ＦｅＲＡＭはＤＲＡＭとほとんど同じ構造を有している記憶デバイスでキャパシタの材料として強誘電体を用いて強誘電体の特性である残留分極を用いたものである。
このような残留分極特性によって電界を除去してもデータが消えない。
【０００４】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように電界によって誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ、ａ状態）を維持している。
【０００５】
不揮発性強誘電体メモリセルは前記ｄ、ａ状態を各々１，０に対応させて記憶デバイスに応用したものである。
以下、従来技術による不揮発性強誘電体メモリデバイスに対して添付図面を参照して説明する。
図２は従来技術による不揮発性強誘電体メモリデバイスの単位セル構成図である。
図２に示すように片側方向に形成されているビットライン（Ｂ／Ｌ）と、ビットラインと交差する方向に形成されているワードライン（Ｗ／Ｌ）と、ワードラインから一定間隔を隔ててワードラインと同一方向に形成されているプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結されソースはビットラインに連結されるトランジスタと、両端子のうち第１の端子がトランジスタのドレインに連結され、第２の端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタを備えている。
【０００６】
添付図面を参照して従来の不揮発性強誘電体メモリデバイスのリペア方法を以下に説明する。
図３は従来の不揮発性強誘電体メモリデバイスのリペアのアルゴリズムを示すブロック構成図である。
図３に示すように全工程が終わった後チップテストを施して欠陥アドレスを探し出すフルアドレスメモリテスト３ａ及び欠陥アドレス分析段階３ｂを進める。
【０００７】
また、このように分析した欠陥アドレスが修理回路によって修理が可能であれば、修理ヒューズブロックは該当アドレスをコーディングできるヒューズ形態にレーザビームを用いてヒューズを切断する（３ｃ）。
ヒューズを切断が完了された後、該当欠陥アドレスが入ってくると修理回路の活性化信号が発生して修理セルを活性化させる。
【０００８】
なお、そのアドレスに該当するメインセルは修理回路の非活性化信号によって非活性化される。
従って、該当欠陥アドレスのメインセルは非活性化され、修理セルが活性化される。
このような従来の不揮発性強誘電体メモリデバイスのリペア方法は次のような問題があった。
即ち、レーザを用いてヒューズ切断を行うのでパッケージ工程以降に不良が発生する場合リペアが不可能になる。したがって、不良が増加して歩留まりが低下する。
また、高価なレーザ設備を備えなければならないのでデバイスの製造費用が増加する。
【０００９】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、ユーザーのプログラム設定（暗号化）によって冗長動作を制御できるようにし、ヒューズを切断することなく強誘電体の特性を用いて冗長コーディングができるようにして、メモリテスト中や、パッケージ完了後に欠陥が発生してもリペア、すなわち修理できるようにした不揮発性強誘電体メモリデバイスのリペア方法及び回路を提供することが目的である。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明による不揮発性強誘電体メモリデバイスのリペア方法は、強誘電体キャパシタを備えており、冗長マスタセルと複数の冗長コーディングセルからなっている冗長コーディング部の冗長コーディングセルに欠陥アドレスを格納する段階と、入力アドレスがユーザの暗号化条件などを満たすと、冗長コーディング部にセット信号、リセット信号、第１のグループの制御信号を出力して冗長マスタセルを通してマスタ信号を活性化させる段階と、入力アドレスが冗長コーディングセルに格納されている欠陥アドレスに該当するとマスタ信号を論理演算して第２のグループの制御信号を出力する段階と、第２のグループの制御信号を入力される冗長コントロール部の演算動作に正常な入／出力パスを非活性化させて冗長入／出力パスを活性化させるための第３グループの制御信号を出力する段階とを含むリペアモード動作がなされることを特徴とする。
【００１１】
本発明の他の特徴による不揮発性強誘電体メモリデバイスのリペア方法は、欠陥ローアドレスをリペアする方法であって、強誘電体キャパシタを備えており、冗長マスタセルと複数の冗長コーディングセルからなっている冗長コーディング部の冗長コーディングセルに欠陥ローアドレスを格納する段階と、入力ローアドレスがユーザの暗号化の条件などを満たすと、冗長コーディング部にセット信号、リセット信号、第１のグループないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）を出力して冗長マスタセルを通してマスタ信号を活性化させる段階と、入力アドレスが冗長コーディングセルに格納された欠陥アドレスに該当するとマスタ信号を論理演算して第７，８制御信号（ＲＥＮ＜ｎ＞、ＲＰＵＬ＜ｎ＞）を出力する段階と、
入力ローアドレスが冗長コーディング部に格納された欠陥ローアドレスに該当すると、第８制御信号（ＲＰＵＬ＜ｎ＞）を入力される冗長コントロール部を通して正常な入／出力パスを非活性化するための第９制御信号（ＤＥＣＤＩＳ）と、冗長入／出力パスを活性化するために第１０の制御信号（ＲＥＤＥＮ）を出力する段階と、第８、９、１０制御信号（ＲＥＮ＜ｎ＞）、ＤＥＣＤＩＳ、ＲＥＤＥＮ）によってメインセルアレイ部の該当メインセル駆動を非活性化させ、冗長セルアレイ部の該当冗長セルの駆動を活性化させる段階とを含むリペアモード動作が成されることを特徴とする不揮発性強誘電体メモリデバイスのリペア方法。
【００１２】
本発明の他の特徴による揮発性強誘電体メモリデバイスのリペア方法は、欠陥カラムアドレスをリペアする方法であって、強誘電体キャパシタを備えており、冗長マスタセルと複数の冗長コーディングセルからなっている冗長コーディング部の冗長コーディングセルに欠陥カラムアドレスを格納し、強誘電体キャパシタを備えており、冗長入／出力コーディングセルから構成されている冗長入／出力コーディング部の冗長入／出力コーディングセルに欠陥カラムアドレスに対応する入／出力ラインを示す欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）を格納する段階と、入力カラムアドレスがユーザの暗号化の条件を満たすと、冗長コーディング部にセット信号、リセット信号、第１のないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）を出力して冗長マスタセルを通してマスタ信号を活性化させる段階と、
入力カラムアドレスが冗長コーディングセルに格納された欠陥カラムアドレスに該当するとマスタ信号を論理演算して第７制御信号（ＲＰＵＬ＜ｎ＞）を出力する段階と、
リード／ライトモード制御信号（ＷＬＲＨＲ）と第７制御信号（ＲＰＵＬ＜ｎ＞）を入力される冗長コントロール部を通して第８制御信号（ＤＥＣＤＩＳ）と冗長セルの駆動を活性化させるための冗長リード／ライトモード制御信号（ＷＬＲＨＲ）を出力する段階と、
第８制御信号（ＤＥＣＤＩＳ）を受けて正常な入／出力パスを非活性化させ、冗長リード／／ライトモード制御信号（ＷＬＲＨＲ）を受けて非活性化された正常な入／出力パスに対応する冗長入／出力パスを活性化する段階とを含むリペアモード動作がなされることを特徴とする。
【００１３】
本発明を実現するための第１の実施態様による不揮発性強誘電体メモリデバイスのリペア回路は、入力ローアドレスを１周期の間維持して出力するアドレスラッチと、入力ローアドレスがユーザの暗号化の条件を満たす場合に欠陥修理動作を活性化させる第１ないし第６制御（ＥＮＮ、ＥＮＰ、ＥＱＮ＜、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を出力するステートダイアグラム生成部と、第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ＜、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けてマスタ信号を活性化させ、複数の冗長コーディングセルに欠陥ローアドレスを格納し、格納された該当欠陥ローアドレスが入力ローアドレスに入ってくると正常なデータ入／出力パスを非活性化させ、冗長に使用可能なデータ入／出力パスを活性化させるための第７ないし第１０の制御信号（ＲＥＮ＜ｎ＞、ＲＰＵＬ＜ｎ＞、ＤＥＣＤＩＳ、ＲＥＮＥＮ）を出力するためのプログラマブル冗長コーディング部を含む構成されることを特徴とする。
【００１４】
本発明を実現するための第２の実施態様による不揮発性強誘電体メモリデバイスのリペア回路は、入力カラムアドレスを１周期の間維持して出力するアドレスラッチと、入力カラムアドレスがユーザの暗号化の条件を満たす場合に欠陥修理動作を活性化する第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号、欠陥ＩＯ番号（ＦＩＯＮ＜ｎ＞）パルスを発するステートダイアグラム生成部と、メインアンプの動作を調整する第８制御信号（ＷＬＲＨ）と第１ないし第６制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＰＲＥＣ）、セット信号、リセット信号を受けて第７制御信号（ＲＰＵＬ＜ｎ＞）と冗長アンプの動作を制御する第９制御信号（ＷＬＲＨＲ）、また、正常動作の入／出力を制御する第１０の制御信号（ＲＩＯＤＩＳ）を出力するプログラマブル冗長コーディング部と、
第１ないし第５制御信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と欠陥ＩＯ番号（ＦＩＯＮ＜ｎ＞）を格納し、第７制御（ＲＰＵＬ＜ｎ＞）のコントロールを受けてデータ入／出力をメイン入／出力（ＭＩＯ＜ｒ＞）又は冗長入／出力（ＲＩＯ＜ｑ＞）に連結する冗長ＩＯマルチプレクサコーディング部と、第１０の制御信号（ＲＩＯＤＩＳ）を受けてデータ入／出力をメイン入／出力（ＭＩＯ＜ｒ＞）に連結する正常ＩＯパス部とを含むことを特徴とする。
【００１５】
【発明の実施の形態】
以下、添付の図面を参照して本発明を再び詳細に説明する。尚、本明細書においては、アンドゲート、オアゲートその他の演算を行う個々のデバイスは演算機と称し、それらを一つ又は複数含んで、それぞれの演算を行う部分を演算部という。
【００１６】
図４は本発明による不揮発性強誘電体メモリデバイスのリペアルゴリズムの概略的なブロック構成図である。
製造工程及びパッケージ工程が完了した強誘電体メモリデバイスのチップテストを施して欠陥アドレスを探し出すためのフルアドレスメモリテストを進める（４ａ）。
【００１７】
このような方法にて全体メモリセルをテストした後欠陥アドレスを分析する（４ｂ）。
次に欠陥アドレスに該当するメイルセルを冗長プログラムコーディング（Redundancy Program Coding）を用いて冗長セル（Redundancy Cell）に切り替え（置き換え）る（４ｃ）。
【００１８】
このように冗長プログラムコーディングを用いた冗長セルへの切り替えを実現するための本発明による不揮発性強誘電体メモリデバイスのリペア回路を説明する。
まず、ロー冗長アルゴリズムによる本発明の第１の実施形態による不揮発性強誘電体メモリデバイスのリペア回路を説明し、次にコラム冗長アルゴリズムによる本発明の第２の実施形態による不揮発性強誘電体メモリデバイスのリペア回路に対して説明する。
【００１９】
以下、本発明の第１の実施形態による不揮発性強誘電体メモリデバイスのリペア回路に対して説明する。
図５は本発明の第１の実施形態による不揮発性強誘電体メモリデバイスのロー冗長アルゴリズムのブロック構成図である。
本発明のロー冗長を実現するためのＦｅＲＡＭチップ構成は図５に示すようにローアドレスバッファー部５１と、アドレスラッチ５２と、ステートダイアグラム生成部５３と、プログラマブル冗長コーディング部５４と、複数のプリデコーダ５５ａから構成されたプリデコーダ部５５と、複数のポストデコーダ５６ａから構成されたポストデコーダ部５６と、冗長ワードライン／プレートラインドライバ（冗長ＷＬ／ＰＬドライバ）５７と、ワードライン／プレートラインドライバ（ＷＬ／ＰＬドライバ）５８と、冗長セルアレイ部５９と、メイルセルアレイ部６０から構成される。
【００２０】
ローアドレスバッファー部５１は第１と第２の入力アドレスＡ、ＡＢをチップ内部に伝える。アドレスラッチ５２は第１、２入力アドレスＡ、ＡＢを１サイクルの間維持させて第１、２アドレス（ＡＤＤ、ＡＤＤＢ）として出力する。
ステートダイアグラム生成部５３は第１、２の入力アドレスに従って、ブログラマブル冗長コーディング部５４に共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と、ＰＲＥＣ信号と、セット信号及びリセット信号を出力する。
【００２１】
ＥＮＰはＰＭＯＳトランジスタイネーブル信号であり、ＥＱＮはイクォライザ信号であり、ＣＰＬはプレートラインコントロール信号であり、ＥＮＮはＮＭＯＳトランジスタイネーブル信号であり、ＰＲＥＣはアクティブ区間で「ハイ」レベルをプリチャージ区間で「ロー」レベルを有する信号である。
【００２２】
また、プログラマブル冗長コーディング部５４は欠陥が発生したアドレスを冗長コーディングセルに格納し、入力アドレスが欠陥ローアドレスに該当すると冗長動作のための制御信号を出力するためのもので、ステートダイアグラム生成部５３から入力される信号（共通信号、ＰＲＥＣ信号、セット信号、リセット信号）を受けてプリデコーダ部５５の複数のプリデコーダにＤＥＣＤＩＳ信号とＲＥＮ＜ｎ＞信号を出力し、冗長ワードライン／プレートラインドライバ５７にＲＥＤＥＮ信号を出力する。
【００２３】
また、プリデコーダ部５５はＤＥＣＤＩＳ信号を用いて正常なプリデコーダパスを非活性化させ、ＲＥＮ＜ｎ＞信号を用いて冗長で使用可能なプリデコーダパスだけを活性化させる。
また、ポストデコーダ部５６はプリデコーダ部５５の動作によって正常なポストデコーダパスを非活性化させ、ＲＥＮ＜ｎ＞信号を受けて活性化されたプリデコーダからＰｒｅＤＥＣ＜ｎ＞信号を受けたポストデコーダパスを活性化させる。
【００２４】
また、冗長ワードライン／プレートラインドライバ５７は活性化されたポストデコーダパスから出力されたＰｏｓｔ  ＤＥＣ＜ｎ＞と、プログラマブル冗長コーディング部５４から出力されたＲＥＤＥＮ信号が入力されてイネーブルされ、これによって冗長セルアレイ部５９の該当冗長セルを活性化させる。冗長セルが活性化される間これに対応するメインセルアレイ部６０のメインセルは非活性化される。
ステートダイアグラム生成部５３は図１４に示すように本発明の第２の実施形態におけるステートダイアグラム生成部１４２と同一であり、後述する。
【００２５】
次にプログラマブル冗長コーディング部５４とプリデコーダ部５５の詳しい回路構成及び動作に対して説明する。
プログラマブル冗長コーディング部５４は複数の単位冗長コーディング部５４ａと、冗長コントロール部５４ｂから構成されている。それを以下に説明する。
【００２６】
図６は単位冗長コーディング部５４ａのブロック構成図であり、図７は冗長コントロール部５４ｂの詳細回路図である。まず、一つの単位冗長コーディング部５４ａは図６に示すように、冗長マスタセル６０と複数の冗長コーディングセル６１と、冗長コーディングセル６１のオン／オフ状態による出力信号が入力されて論理和して反転する第１のノアゲート（ＮＯＲ１）と、第１のノアゲート（ＮＯＲ１）の出力信号を反転してＲＥＮ＜ｎ＞信号を出力する第１のインバーター（ＩＮ１）と、第１のインバーター（ＩＮ１）の出力信号を反転してＲＰＵＬ＜ｎ＞信号を出力する第２のインバーター（ＩＮ２）と、ロー方向に連結した複数の冗長コーディングセル６１の最終出力端に各々連結したＰＭＯＳトランジスタから構成される。
【００２７】
冗長マスタセル６２は冗長コーディングセルの全体の動作を活性化させか又は非活性化させるかを決定するマスタ信号を出力する。また、冗長コーディングセル６１はマスタ信号を伝えるために複数個ロー方向に並べたものをカラム方向に配列させる（図の実施形態ではロー方向に４個ずつ配列される）。
【００２８】
ロー方向に配列された４つの冗長コーディングセル６１のうち、一番目のコーディングセルはＲＳ２を通してマスタ信号の入力をうけ、一番目と二番目の冗長コーディングセルがＲＳ１を通して連結され、二番目と三番目の冗長コーディングセルがＲＳ２を通して連結されており、三番目と四番目のコーディングセルはＲＳ１を通して連結されている。
【００２９】
また、第１のノアゲートの一入力端に入る信号はロー方向に配列された４つの冗長コーディングセル６１の動作によるＲＳ１とＲＳ２の連結状態によってマスタ信号の伝達可否が決定されるように構成する。ＰＭＯＳトランジスタはマスタ信号を伝達するためにカラム方向に連結した複数の冗長コーディングセルの最終出力端と電源電圧Ｖｃｃとの間に接地電圧（Ｖｓｓ）が入力されるように構成する。
【００３０】
冗長マスタセル６２はステートダイアグラム生成部５３から出力される共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と、ＰＲＥＣ信号と、セット信号、リセット信号を受けて動作し、デフォルト状態である時非活性化状態であって「ハイ」レベルのマスタ信号を出力する。
また、冗長コーディングセル６１は実際欠陥アドレスを記憶する役割を果たしている。
【００３１】
欠陥アドレスを記憶した後、欠陥アドレスが入力アドレスとして入るとＲＳ１とＲＳ２が互いに連結された状態即ち、抵抗のない状態になって電流が流れるようになり、該当欠陥アドレスではない場合はＲＳ１とＲＳ２はオープン状態即ち、高抵抗状態になって電流が流れない。
【００３２】
従って、冗長コーディングセル６１が全てオンになった時だけＲＥＮ＜ｎ＞信号が「ロー」レベルで出力され、その他は「ハイ」レベルで出力される。
また、ＲＥＮ＜ｎ＞信号が「ロー」レベルである時だけ図５でプリデコーダ５５ａの冗長パスを活性化させることができる。
【００３３】
尚、ＲＰＵＬ＜ｎ＞信号は該当冗長状態の時「ハイ」レベルを出力する。このように、単位アドレスコーディング部５４ａでは一つのＲＥＮ＜ｎ＞信号と、ＲＰＵＬ＜ｎ＞信号を出力する。
【００３４】
また、冗長コントロール部５４ｂは複数の３―入力ノアゲートからなる第１のノアゲート部７０と、第１のノアゲート７０のノアゲートの出力信号を論理和した後反転する第１のナンドゲート（ＮＡＮＤ１）と、第１のナンドゲートの出力信号を反転してＤＥＣＤＩＳ信号を出力する第３インバーターと、第３インバーターの出力信号を反転してＲＥＤＥＮ信号を出力する第４インバーターからなる。
この時、第１のノアゲート部７０を構成するノアゲートには複数の単位冗長コーディング部５４ａからのＲＰＵＬ＜ｎ＞信号が三つずつ入力される。
【００３５】
ＲＥＤＥＮ信号は冗長ワードライン／プレートラインドライバ５７に直接入力されＤＥＣＤＩＳ信号はメインプリデコーダパスを非活性化させるのに用いる。
【００３６】
次に冗長パスを活性化するためのプリデコーダ部の詳細回路を説明する。
図８はプリデコーダ部の回路構成図である。
プリデコーダ部５５は図５及び図８に示すように、複数のプリデコーダ５５ａからなり、各プリデコーダ５５ａはＸ−ＤＥＣ＜ｎ＞から第１のローアドレスと、Ｘ−ＤＥＣ＜ｍ＞から第２のローアドレスと、冗長コントロール部５４ｂからのＤＥＣＤＩＳ信号が各々入力されて演算動作する複数のナンドゲートからなる第１のナンドゲート部８０と、第１のナンドゲート部８０の各ナンドゲートの出力信号とＲＥＮ＜ｎ＞信号を受けて演算動作する複数のナンドゲートからなる第２のナンドゲート部８１と、第２のナンドゲート部８１の各ナンドゲート出力信号を遅延／出力するための複数の遅延部（Ｕ０−Ｕｎ）からなる遅延回路部８２からなっている。
【００３７】
このように構成されているのでＤＥＣＤＩＳが「ロー」レベルであれば、第１、第２のローアドレスとは無関係に第１のナンドゲート部８０の複数のナンドゲートは全て「ハイ」レベルを出力する。
【００３８】
従って、第２のナンドゲート部８１の各ナンドゲート出力はＲＥＮ＜ｎ＞によって決められる。
また、このようにＲＥＮ＜ｎ＞信号によって出力された信号は遅延回路部８２の各遅延部（Ｕ０−Ｕｎ）を通してＰｒｅＤＥＣ＜ｎ＞信号を出力する。
【００３９】
このようにプリデコーダ部５５ではＤＥＣＤＩＳ信号が「ロー」レベルであれば、入力アドレスは無視されＲＥＮ＜ｎ＞だけによってその出力が決定される。
また、プリデコーダ部５５から出力されるＰｒｅＤＥＣ＜ｎ＞信号を受けて動作するポストデコーダ部５６と冗長ワードライン／プレートラインドライバー５７と、冗長セルアレイ部５９の入／出力関係に対して説明する。
【００４０】
図９はポストデコーダ部５６と冗長ワードライン／プレートラインドライバー５７と冗長セルアレイ部５９の信号入／出力関係を示す構成図である。
図９に示すように、プリデコーダ部５５から出力されたＰｒｅＤＥＣ＜ｎ＞信号が入力されて冗長ワードライン／プレートラインドライバー５７にＰｏｓｔＤＥＣ＜ｎ＞信号を出力するポストデコーダ部５６があり、ＰｏｓｔＤＥＣ＜ｎ＞信号とプログラマブル冗長コーディング部５４からＲＥＤＥＮ信号が入力されて冗長セルアレイ部５９の冗長セルを活性化させるためのＲＷＬ／ＲＰＬ＜ｎ＞を出力する単位冗長ワードライン／プレートラインドライバー５７ａを複数備えている冗長ワードライン／プレートラインドライバー５７を備えている。
【００４１】
ＰｒｅＤＥＣ＜ｎ＞信号は冗長セルアレイ部５９において複数のローアドレスのうち、一つを選択するのに用いられる。つまり、ＰｒｅＤＥＣ＜ｎ＞信号は冗長ワードライン／プレートラインドライバー５７が冗長セルアレイ部５９のローアドレスのうち一つを活性化するのに用いられる。
また、正常動作領域では全てのＲＥＮ＜ｎ＞信号は「ハイ」状態であり、ＤＥＣＤＩＳ信号も「ハイ」状態であるので正常なアドレスデコーダパスが活性化される。
【００４２】
次に冗長ワードライン／プレートラインドライバー５７及び冗長セルアレイ部５９と、ワードライン／プレートラインドライバー５８及びメインセルアレイ部６０の構成を冗長ワードライン／プレートラインドライバー５７の詳細回路構成と共に説明する。
【００４３】
図１０は冗長セルアレイ部及びメインセルアレイ部とこれらを駆動するためのドライバーの構成を示す図であり、図１１は冗長ワードライン／プレートラインドライバーの詳細回路図である。
冗長ワードライン／プレートラインドライバー５７は図１０に示すように、ＲＥＤＥＮ信号と活性化されたポストデコーダからのＰｏｓｔＤＥＣ＜ｎ＞信号を受けて冗長セルアレイ部５９の冗長セルのうち、該当冗長セルを活性化する。
【００４４】
また、ワードライン／プレートラインドライバー５８はＰｏｓｔＤＥＣ＜ｍ＞信号を受けてメインセルアレイ部６０のメインセルのうち冗長ワードライン／プレートラインドライバー５７によって選択された冗長セルに対応するメインセルを除外した他のセルを活性化する。
【００４５】
冗長ワードライン／プレートラインドライバー５７の詳細な回路構成に対して図１１を参照して説明する。
冗長ワードライン／プレートラインドライバー５７はプログラマブル冗長コーディング部５４からのＲＥＤＥＮ信号と、ポストデコーダ部５６の複数のポストデコーダ５６ａからのＰｏｓｔＤＥＣ＜ｎ＞信号を各々入力され、冗長ワードライン／プレートライン信号（ＲＷＬ／ＲＰＬ＜ｎ＞）を出力する複数のアンドゲートからなるアンドゲート部１１０からなる。
【００４６】
従って、ＲＥＤＥＮ信号が活性化され、ＰｏｓｔＤＥＣ＜ｎ＞信号のうち、活性化されたポストデコーダ部からの信号が入力されるアンドゲートからの冗長ワードライン／プレートライン信号（ＲＷＬ／ＲＰＬ）だけが選択されることになる。
【００４７】
次に冗長マスタセル６２と冗長コーディングセル６１の構成に対して添付図面を参照して説明する。
図１２は図６の冗長マスタセル６２の回路構成図であり、図１３は図６の冗長コーディングセル６１の回路構成図である。
冗長マスタセル６２は共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と、ＰＲＥＣ信号、セット信号、リセット信号を受けてマスタ信号の出力を決定するものであり、冗長コーディングセル６１は欠陥アドレスを格納し共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けてＲＳ１とＲＳ２の連結可否を決定する。
【００４８】
冗長マスタセル６２は図１２に示すように、ＰＭＯＳイネーブル信号（ＥＮＰ）を受けて電源電圧（Ｖｃｃ）を第１のノードに伝えるための第１のＰＭＯＳトランジスタ（ＰＭ１）と、片側のノードは第１のノード（Ｎ１）に連結され他側のノードは第２、３ノード（Ｎ２，Ｎ３）に連結した第１のラッチ１２０と、イクォライザ信号（ＥＱＮ）を受けて第２、３ノードに各々接地電圧（Ｖｓｓ）を印加する第１、２ＮＭＯＳスイッチ（Ｓ１，Ｓ２）と、ステートダイアグラム生成部５３からのセット信号とＥＮＷ＜ｎ＞信号を論理和して反転する第２のナンドゲート（ＮＡＮＤ２）と、第２のナンドゲートの出力信号を反転する第５インバーター（ＩＮ５）と、ステートダイアグラム生成部５３からのリセット信号とＥＮＷ＜ｎ＞信号を論理和して反転する第３ナンドゲート（ＮＡＮＤ３）と、第３ナンドゲートの出力信号を反転する第６インバーター（ＩＮ６）と、ゲート端に第５インバーター（ＩＮ５）の出力信号が入力され一端に第２のノード（Ｎ２）の信号が伝えられ他端が接地電圧（Ｖｓｓ）端に連結される第１のＮＭＯＳトランジスタ（ＮＭ１）と、ゲート端に第５インバーター（ＩＮ５）の出力信号が入力され一端に第３のノード（Ｎ３）の出力信号が伝えられ他端が電源電圧（Ｖｃｃ）端に連結される第２のＮＭＯＳトランジスタ（ＮＭ２）と、ゲート端に第６インバーター（ＩＮ６）の出力信号が入力され一端に第２のノード（Ｎ２）の信号が伝えられ他端が電源電圧（Ｖｃｃ）端に連結される第３ＮＭＯＳトランジスタ（ＮＭ３）と、ゲート端に第６インバーター（ＩＮ６）の出力信号が入力され一端に第３のノード（Ｎ３）の出力信号が伝えられ他端が接地電圧（Ｖｓｓ）端に連結される第４ＮＭＯＳトランジスタ（ＮＭ４）と、ＮＭＯＳイネーブル信号（ＥＮＮ）を受けて接地電圧（Ｖｓｓ）を第４のノード（Ｎ４）に伝えるための第５ＮＭＯＳトランジスタ（ＮＭ５）と、片方のノードは第４のノードに連結され他方のノードは第２、３ノードに連結された第２のラッチ１２１と、ＣＰＬ信号の入力ノードと第２のノードとの間に構成された第１の強誘電体キャパシタ（ＦＣ１）と、ＣＰＬ信号の入力ノードと第３のノード（Ｎ３）の間に構成された第２の強誘電体キャパシタ（ＦＣ２）と、第２のノード（Ｎ２）と接地電圧（Ｖｓｓ）端の間に構成された第３強誘電体キャパシタ（ＦＣ３）と、第３のノード（Ｎ３）と接地電圧（Ｖｓｓ）端の間に構成された第４強誘電体キャパシタ（ＦＣ４）と、第７，８インバーター（ＩＮ７，ＩＮ８）からなり、第３のノード（Ｎ３）の出力を所定時間遅延させる第１の遅延部１２２と、第３のノード（Ｎ３）に連結される第７、８インバーター（ＩＮ７，ＩＮ８）に対して第２のノードＮ２のローディングを合わせるために第２のノードに連結し構成される第９インバーター（ＩＮ９）と、第１の遅延部１２２の出力信号とＰＲＥＣ信号の制御を受けてマスタ信号出力端と接地電圧（Ｖｓｓ）端の間に直列構成された第６、７ＮＭＯＳトランジスタ（ＮＭ６，ＮＭ７）からなっている。
【００４９】
第６ＮＭＯＳトランジスタと第７ＮＭＯＳトランジスタが全てターンオンされマスタ信号は「ロー」状態になって活性化する。
また、第１のラッチ１２０は二つのＰＭＯＳトランジスタからなり第２のラッチ１２１は二つのＮＭＯＳトランジスタからなっている。
【００５０】
第１、２強誘電体キャパシタ（ＦＣ１，ＦＣ２）には常に反対のデータが格納され、第３，４強誘電体キャパシタは格納されたデータを再びセンシングして読み出す時必要なキャパシタローディングデバイスの役割を果たしている。
【００５１】
冗長マスタセル６２はステートダイアグラム生成部５３からの共通の信号（（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けて動作し、ＰＲＥＣ信号とマスタ信号はパスが異なる。
【００５２】
冗長の利用時にはステートダイアグラム生成部５３から「ハイ」レベルのセット信号と、「ロー」レベルのリセット信号と、「ハイ」レベルのＥＮＷ＜ｎ＞信号が入力され、第１、２ＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２）がターンオンされ第３，４ＮＭＯＳトランジスタがターンオフされるので第２のノードと第３のノード（Ｎ３）は各々「ロー」レベルと「ハイ」レベルになる。
【００５３】
従って、「ハイ」レベルの第３のノード（Ｎ３）の出力信号が第１の遅延部１２２を通して出力して第６ＮＭＯＳトランジスタをターンオンする。
また、ＰＲＥＣ信号は、アクティブ区間で「ハイ」レベルとなり第７ＮＭＯＳトランジスタをターンオンしてマスタ信号を「ロー」に活性化するが、プリチャージ区間では「ロー」レベルであり第７ＮＭＯＳトランジスタをターンオフしてマスタ信号を「ハイ」に非活性化する。
【００５４】
また、正常動作即ち、冗長を用いない時にはステートダイアグラム生成部５３から「ロー」レベルのセット信号と、「ハイ」レベルのリセット信号と、「ハイ」レベルのＥＮＷ＜ｎ＞信号が入力されて第１、２ＮＭＯＳトランジスタがターンオフされ、第３、４ＮＭＯＳトランジスタがターンオンするので第３のノード信号はローレベルになる。
【００５５】
従って、「ロー」レベルの第３のノード（Ｎ３）の出力信号が第１の遅延部１２２を通して出力され、第６ＮＭＯＳトランジスタをターンオフし、マスタ信号を「ハイ」に非活性化させる。
また、冗長コーディングセル６１は図１３に示すように、ＰＭＯＳイネーブル信号を受けて電源電圧（Ｖｃｃ）を第５のノードに伝えるための第２のＰＭＯＳトランジスタ（ＰＭ２）と、片方のノードは第５のノードに連結され他方のノードは第６、７ノード（Ｎ６，Ｎ７）に連結される第３のラッチ１３０と、イクォライザ信号を受けて第６、７ノード（Ｎ６、Ｎ７）に各々接地電圧（Ｖｓｓ）を印加する第３、４ＮＭＯＳスイッチ（Ｓ３，Ｓ４）と、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第６のノード（Ｎ６）の信号が伝えられ他端に第１のアドレス（ＡＤＤ）が印加される第８ＮＭＯＳトランジスタ（ＮＭ８）と、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第７のノード（Ｎ７）の信号が伝えられ他端に第２のアドレス（ＡＤＤＢ）が印加される第９ＮＭＯＳトランジスタ（ＮＭ９）と、第１、２アドレス（ＡＤＤ）（ＡＤＤＢ）に従って、ターンオンとターンオフが決定される第１０、１１ＮＭＯＳトランジスタ（ＮＭ１０，ＮＭ１１）と、ＮＭＯＳイネーブル信号を受けて接地電圧（Ｖｓｓ）を第８のノード（Ｎ８）に伝えるための第１４のＮＭＯＳトランジスタ（ＮＭ１４）と、片方のノードは第８のノード（Ｎ８）に連結され他方のノードは第６、７ノード（Ｎ６、Ｎ７）に連結された第４のラッチ１３１と、ＣＰＬ信号の入力ノードと第６のノード（Ｎ６）の間に構成された第５の強誘電体キャパシタ（ＦＣ５）と、ＣＰＬ信号の入力ノードと第７のノード（Ｎ７）の間に構成した第６の強誘電体キャパシタ（ＦＣ６）と、第６のノード（Ｎ６）と接地電圧（Ｖｓｓ）端の間に構成された第７の強誘電体キャパシタ（ＦＣ７）と、第７のノード（Ｎ７）と接地電圧（Ｖｓｓ）端の間に構成された第８の強誘電体キャパシタ（ＦＣ８）と、第６のノードと第７のノード（Ｎ７）の信号制御を受けてターンオンとターンオフが決定される第１２、１３ＮＭＯＳトランジスタからなる。
【００５６】
第１０のＮＭＯＳトランジスタ（NＭ１０）と、第１２ＮＭＯＳトランジスタ（ＮＭ１２）がターンオンするか、第１１ＮＭＯＳトランジスタ（ＮＭ１１）と第１３のＮＭＯＳ（ＮＭ１３）がターンオンするとＲＳ１とＲＳ２が連結される。
また、第３のラッチ１３０は二つのＰＭＯＳトランジスタからなり第４のラッチ１３１は二つのＮＭＯＳトランジスタからなっている。
【００５７】
第５、６の強誘電体キャパシタ（ＦＣ５，ＦＣ６）には常に反対のデータが格納され、第７，８の強誘電体キャパシタ（ＦＣ７，ＦＣ８）は格納されたデータを再びセンシングして読み出す時必要なキャパシタローディングデバイスの役割を果たしている。ＲＳ１とＲＳ２は冗長コーディングセルにどの欠陥アドレスが格納されているかを外部に出力するノードである。
【００５８】
例えば、欠陥アドレスが「ハイ」の場合第１のアドレス（ＡＤＤ）が「ハイ」であり、第２のアドレス（ＡＤＤＢ）が「ロー」になる。
ＥＮＷ＜ｎ＞信号によって第８、９のＮＭＯＳトランジスタ（ＮＭ８，ＮＭ９）がターンオンすると、第５、６の強誘電体キャパシタに各々「ハイ」データと「ロー」データが格納されて欠陥ローアドレスが冗長コーディングセル６１に格納される。
【００５９】
以降該当欠陥アドレスが入ってくると第６のノードと第１のアドレス（ＡＤＤ）が「ハイ」レベルになって第１０のＮＭＯＳトランジスタと第１２ＮＭＯＳトランジスタ（ＮＭ１２）をターンオンするのでＲＳ１とＲＳ２は互いに電流が通ずることができる低抵抗状態になる。
【００６０】
これに比べて該当欠陥アドレスではないアドレスが入ってくると第６のノード（Ｎ６）は「ハイ」を示すが、第１のアドレスは「ロー」を示して第１０のＮＭＯＳトランジスタ（ＮＭ１０）はターンオフし、第１２ＮＭＯＳトランジスタはターンオンしてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態になる。
【００６１】
次に欠陥アドレスが「ロー」の場合第１のアドレス（ＡＤＤ）が「ロー」であり、第２のアドレス（ＡＤＤＢ）は「ハイ」になる。
また、「ハイ」レベルに活性化したＥＮＷ＜ｎ＞が入ってくると第８、９のＮＭＯＳトランジスタ（ＮＭ８，ＮＭ９）がターンオンして第５、６の強誘電体キャパシタ（ＦＣ５，ＦＣ６）に各々「ロー」と「ハイ」データが格納されて欠陥ローアドレスが冗長コーディングセル６１に格納される。
【００６２】
以降該当欠陥アドレスが入ってくると第７のノード（Ｎ７）と第２のアドレス（ＡＤＤＢ）が「ハイ」になって第１１、１３ＮＭＯＳトランジスタ（ＮＭ１１，ＮＭ１３）はターンオンしてＲＳ１とＲＳ２は互いに電流が通ずることができる低抵抗状態になる。
【００６３】
反面、該当欠陥アドレスではないアドレスが入ってくると第７のノード（Ｎ７）は「ハイ」であるが、第２のアドレス（ＡＤＤＢ）は「ロー」になって第１１ＮＭＯＳトランジスタ（ＮＭ１１）はターンオフし第１３のＮＭＯＳトランジスタ（ＮＭ１３）はターンオンしてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態になる。
【００６４】
従って、冗長コーディングセルに格納されている該当アドレスが入力アドレスに入ってくる場合にだけマスタ信号が冗長コーディングセルを通して第１のノードゲート（ＮＯＲ１）の入力に伝えられる。
【００６５】
次に本発明の第２の実施形態によるコラム冗長アルゴリズムによるリペア回路を説明すると次の通りである。
図１４は本発明の第２の実施形態による不揮発性強誘電体メモリデバイスのコラム冗長アルゴリズムブロック構成図である。
即ち、図１４は不揮発性強誘電体メモリデバイスのメモリチップ領域の回路構成図であって、カラムアドレスバッファー部１４０と、アドレスラッチ１４１と、ステートダイアグラム生成部１４２と、プログラマブル冗長コーディング部１４３と、冗長ＩＯマルチプレクサコーディング部１４４と、コアマット部１４５と、正常ＩＯパス部１４６と、データ入／出力バッファー部１４７とからなる。
【００６６】
カラムアドレスバッファー部１４０は第１、２入力アドレス（Ａ、ＡＢ）をチップ内部に伝える。また、アドレスラッチ１４１は第１、２入力アドレスを１サイクルの間維持して第１、２アドレス（ＡＤＤ、ＡＤＤＢ）に出力する。
ステートダイアグラム生成部１４２は第１、２アドレスによってプログラマブル冗長コーディング部１４３に共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）及びセット信号、リセット信号、ＰＲＥＣ信号を出力し、冗長ＩＯマルチプレクサコーディング部１４４に共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）を出力する。
【００６７】
ここで、欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）は複数の並列処理中のＩＯの中で該当ＩＯ一つだけを選び出すための信号である。
また、プログラマブル冗長コーディング部１４３は欠陥カラムアドレスを冗長コーディングセルに格納し入力アドレスが欠陥カラムアドレスに該当したら冗長動作のための制御信号を出力するためのもので、ステートダイアグラム生成部１４２からの共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）及びセット信号、リセット信号、ＰＲＥＣ信号が入力されて冗長ＩＯマルチプレクサコーディング部１４４にＲＰＵＬ＜ｎ＞信号を出力し、正常ＩＯパス部１４６にＲＩＯＤＩＳ信号を出力する。
【００６８】
この時リセット信号が「ハイ」になると現在のカラムアドレスを冗長セルに格納するためのＷＬＲＨＲ＜ｎ＞信号をコアマット部１４５の冗長ＩＯ増幅部に出力する。
正常ＩＯパス部１４６はＲＩＯＤＩＳ信号を受けてデータ入／出力バッファー部１４７のＩＯ＜ｒ＞とコアマット部１４５のＭＩＯ＜ｒ＞を連結してメインセルアレイ部で正常なデータリード／ライトが可能なようにする。
【００６９】
また、冗長ＩＯマルチプレクサコーディング部１４４はＲＰＵＬ＜ｎ＞とＦＩＯＮ＜ｒ＞とステートダイアグラム生成部１４２からの共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＥＮＷ＜ｎ＞）が入力されて該当欠陥ＩＯを修理することになる。
【００７０】
即ち、データ入／出力バッファー部１４７のＩＯ＜ｒ＞の中で正常なアドレスに該当するものはＭＩＯ＜ｒ＞に連結し、欠陥アドレスに該当するものはＲＩＯ＜ｑ＞に連結し、冗長セルアレイ部を通して欠陥ＩＯデータのリード／ライトをする。
【００７１】
次にコアマット部ブロック構成図である。図１５は図１４のコアマット部のブロック構成図である。コアマット部１４５は図１５に示すように、ワンセルアレイ部１５０と、冗長ＩＯバス部１５１と、メインＩＯバス部１５２と、冗長増幅部１５３と、メイン増幅部１５４と、カラム選択制御部１５５とカラムデコーダ１５６とからなる。
【００７２】
ワンセルアレイ部１５０は冗長セルアレイ部１５０ａと、メインセルアレイ部１５０ｂと、冗長カラム選択部１５０ｃとメインカラム選択部１５０ｄからなっている。冗長カラム選択部１５０ｃは、カラムデコーダ１５６の信号を受けずカラム選択制御部１５５による全てのカラムビットライン選択時に選択するようになっている。
【００７３】
従って、リードモードでは冗長セルデータが変わらないが、ライトモードでは冗長セルデータが変えられるので、冗長が非活性化したカラムアドレスでは冗長増幅部１５３をリードモードに作動するようにする。
【００７４】
冗長増幅部１５３はＷＬＲＨＲ＜ｑ＞信号を受けて動作するのに比べて、メイン増幅部１５４は正常なＷＬＲＨを受けて動作する。
冗長増幅部１５３は冗長ＩＯ増幅ブロック１５３ａ、冗長ライトパスイネーブル部１５３ｂ、冗長リードパスイネーブル部１５３ｃからなり、メイン増幅部１５４はメインＩＯ増幅ブロック１５４ａ、メインライトパスイネーブル部１５４ｂ、メインリードパスイネーブル部１５４ｃからなっている。
【００７５】
ＷＬＲＨはライトモードである時は「ハイ」、リードモードである時は「ロー」になり、ＷＬＲＨが「ハイ」である時はメインライトパスイネーブル部１５４ｂがイネーブルになるようにしてＭＩＯ＜ｒ＞のデータがメインセルアレイ部１５０ｂにライトできるようにし、ＷＬＲＨが「ロー」である時はメインリードパスイネーブル部１５４ｃがイネーブルになるようにすることでメインセルアレイ部１５０ｂのデータを読み出すことができるようにする。
【００７６】
また、ＷＬＲＨＲは該当欠陥カラムアドレスである時は正常に動作し、即ち、リードモードであるときは「ロー」、ライトモードである時は「ハイ」レベルになる。従って、ＷＬＲＨＲが「ハイ」である時は冗長ライトパスイネーブル部１５３ｂをイネーブルしてＲＩＯ＜ｑ＞のデータが冗長セルアレイ部１５０ｂにライトするようにし、ＷＬＲＨＲが「ロー」である時は冗長リードパスイネーブル１５３ｃをイネーブルしてＲＩＯ＜ｑ＞のデータを読み出すようにする。
【００７７】
しかしながら、欠陥が発生しない正常カラムアドレスが入ってくるとＷＬＲＨＲはリード／ライトモードのいずれもが「ハイ」になって常に冗長リードパスイネーブル部１５３ｃだけ活性化させてリードモードにだけ動作させることによって冗長セルのデータを保護する。
ステートダイアグラム生成部１４２は後に第１の実施形態のステートダイアグラム生成部５３と共に説明する。
【００７８】
次は、プログラマブル冗長コーディング部１４３と、冗長ＩＯマルチプレクサコーディング部１４４と、正常ＩＯパス部１４６の回路構成及び動作に対して説明する。
プログラマブル冗長コーディング部１４３は強誘電体キャパシタを含む構成した冗長セルを用いる。
【００７９】
図１６はプログラマブル冗長コーディング部１４３を構成する単位冗長コーディング部１４３ａのブロック構成図であり、図１７はプログラマブル冗長コーディング部１４３を構成する冗長コントロール部１４３ｂの詳細回路図である。
【００８０】
プログラマブル冗長コーディング部１４３は複数の単位冗長コーディング部１４３ａと冗長コントロール部１４３ｂからなる。
単位冗長コーディング部１４３ａは図１６に示すように、２種の冗長セル即ち、冗長マスタセル１６０と複数の冗長コーディングセル１６１が備わっており、また、冗長コーディングセル１６１などのオン／オフ状態による出力信号が入力されて論理和して反転する第１のノアゲート（ＮＯＲ２）と、第２のノアゲート（ＮＯＲ２）の出力信号を反転する第１０のインバーター（ＩＮ１０）と、第１０のインバーター（ＩＮ１０）の出力信号を反転してＲＰＵＬ＜ｎ＞信号を出力する第１１インバーター（ＩＮ１１）と、カラム方向に連結した複数の冗長コーディングセルの最終出力端に形成するＰＭＯＳトランジスタからなっている。
【００８１】
冗長マスタセル１６０は複数の冗長コーディングセル全体を活性化するか或いは非活性化させるかを決定するためのマスタ信号を出力する。また、冗長コーディングセル１６１はマスタ信号を伝えるために複数ずつカラム方向に配列される（図の実施形態では４個ずつ配列される）。
【００８２】
ロー方向に配列された４つの冗長コーディングセル１６１のうち、一番目のコーディングセルはマスタ信号が入力され、一番目と二番目の冗長コーディングセルはＲＳ２を通して連結し、三番目と四番目のコーディングセルはＲＳ１を通して連結されている。
【００８３】
又、第１のノアゲート（ＮＯＲ１）の一入力端に入ってくる信号はロー方向に配列した４つの冗長コーディングセルの動作によるＲＳ１とＲＳ２の連結状態によってマスタ信号の伝達可否が決められるように構成する。ＰＭＯＳトランジスタはマスタ信号を伝えるためにロー方向に連結した複数の冗長コーディングセル１６１の最終出力端と電源電圧（Ｖｃｃ）端との間に接地電圧（Ｖｓｓ）を入力されるように構成する。
【００８４】
冗長マスタセル１６０はステートダイアグラム生成部１４２から出力する共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）、ＰＲＥＣ信号、セット信号、リセット信号を受けて動作し、デフォルト状態である時は非活性化状態で「ハイ」レベルのマスタ信号を出力する。また、活性化状態であれば「ロー」レベルのマスタ信号を出力する。
【００８５】
また、冗長コーディングセル１６１などは実際欠陥アドレスを記憶する役割を担当する。
この時欠陥アドレスを記憶すると、該当欠陥アドレスが入ってくるとＲＳ１とＲＳ２とが互いに連結された状態即ち、抵抗のない状態になって電流が流れることができ、該当欠陥アドレスではない場合にはＲＳ１とＲＳ２はオープン状態即ち、高抵抗状態になって電流が流れないことになる。
【００８６】
従って、カラム方向に配列された全ての冗長コーディングセル１６１がオンになったときだけＲＰＵＬ＜ｎ＞信号が「ハイ」レベルで出力し、その他は「ロー」レベルで出力する。
このように単位アドレスコーディング部５４ａとしては、一つのＲＰＵＬ＜ｎ＞信号が出力される。
【００８７】
「ハイ」レベルのＲＰＵＬ＜ｎ＞信号は図１７に示すように冗長コントロール部１４３ｂを通してＷＬＲＨＲ＜ｑ＞信号とＲＩＯＤＩＳ信号を活性化するのに用いられる。
ここで、ＷＬＲＨＲ＜ｑ＞信号は該当欠陥ビットアドレスで冗長パスを用いる時リード／ライトモードを正常に動作させるためのものである。
【００８８】
また、ＲＩＯＤＩＳ信号は冗長使用時には「ロー」レベル正常コラム動作時には「ハイ」レベルになる制御信号で、該ＲＩＯＤＩＳによる制御動作は後述する。次に冗長コントロール部１４３ｂに対して説明する。
【００８９】
冗長コントロール部１４３ｂは図１７に示すように、複数の３―入力ノアゲートから構成された第２のノアゲート部１７０と、第２のノアゲート部１７０を構成するノアゲートなどに一対一で対応して各ノアゲートなどの出力信号とＷＬＲＨ信号が入力されて論理和した後反転する２入力ノアゲートから構成された第３のノアゲート部１７１と、第３のノアゲート部１７１を構成するノアゲートに一対一で対応してその出力信号が各々反転して出力するインバーターからなっている第１のインバーター部１７２と、第２のノアゲート部１７０のノアゲートの各出力信号が入力されて論理和して反転する第４ナンドゲート（ＮＡＮＤ４）と、第４ナンドゲートの出力信号が反転してＲＩＯＤＩＳ信号を出力する第１、２インバーター（ＩＮ１２）からなっている。
【００９０】
冗長コントロール部１４３ｂから入力されるＲＰＵＬ＜ｎ＞信号は同じセルアレイ領域であるか、一つのカラムアドレスで複数のＩＯを修理する場合、各々のＩＯは他の冗長アンプを使用できるように調節する役割を果たす。
【００９１】
即ち、図１７に示すように、ＲＰＵＬ＜０＞、ＲＰＵＬ＜１＞、ＲＰＵＬ＜２＞を１組にし一つの欠陥ＩＯを割り当てＲＰＵＬ＜３＞、ＲＰＵＬ＜４＞、ＲＰＵＬ＜５＞を１組にして他の欠陥ＩＯの一つを割り当てる。
反面、違うセルアレイ領域か一つのカラムアドレスで一つずつのＩＯを修理する場合には、各々のＩＯは同じ冗長アンプを使用しても良い。
【００９２】
次に冗長ＩＯマルチプレクサコーディング部１４４に対して説明する。
図１８は冗長ＩＯマルチプレクサコーディング部１４４の構成図であり、図１９は正常ＩＯパス部１４６の構成図であり、図２０は図１９の伝送ゲートの回路構成図である。
冗長ＩＯマルチプレクサコーディング部１４４は図１４及び図１８に示すようにＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞、ＲＰＵＬ＜ｎ＞及びＦＩＯＮ＜ｒ＞が入力されてＩＯ＜ｒ＞バスをＭＩＯ＜ｒ＞バス又はＲＩＯ＜ｑ＞バスに連結する機能を行う複数の冗長ＩＯコーディングセル１８１と、ＲＰＵＬ＜ｎ＞が反転して複数の冗長ＩＯコーディング１８１にＲＰＵＬ＜ｎ＞を出力する第１３のインバーター（ＩＮ１３）からなる。
【００９３】
この時ＭＩＯ＜ｒ＞は正常ＩＯバス幅が「ｒ」であるメインデータバスであり、ＲＩＯ＜ｑ＞は冗長ＩＯバス幅が「ｑ」である冗長データバスである。
また、ＩＯ＜ｒ＞はデータ入／出力バッファー幅を示すものでＭＩＯ＜ｒ＞幅のようである。
冗長ＩＯマルチプレクサコーディング部１４４は「ｑ」のＲＩＯのうち、一つのＲＩＯが冗長に用いる基本ＩＯマルチプレクサである。
即ち、「ｒ」個のＭＩＯ＜ｒ＞のうち、一つがＲＩＯ＜ｒ＞に切り替わりＩＯ＜ｒ＞と連結する機能をする。
【００９４】
また、該当欠陥カラムアドレスの場合、ＲＰＵＬ＜ｎ＞が「ハイ」レベルを示すと各冗長ＩＯコーディングセル１８１の状態によってＭＩＯ＜ｒ＞をＩＯ＜ｒ＞に連結するか、ＲＩＯ＜ｑ＞がＩＯ＜ｒ＞に連結されるようにする。
【００９５】
このような冗長ＩＯマルチプレクサコーディング部１４４は該当欠陥カラムアドレスが入ってくる場合は正常動作するが、正常カラムアドレスが入ってくるとＲＰＵＬ＜ｎ＞が「ロー」レベルになって全てのＲＩＯ＜ｑ＞とＭＩＯ＜ｒ＞はＩＯ＜ｒ＞が切られた状態になって非活性化される。
【００９６】
次に前記のように正常カラムアドレスが入ってくる場合、即ち、正常モード動作を行う正常ＩＯパス部１４６の構成に対して説明する。
正常ＩＯパス部１４６は図１９に示すようにＲＩＯＤＩＳ信号とＲＩＯＤＩＳＢ信号が入力されてＭＩＯ＜ｒ＞バスとＩＯ＜ｒ＞バスとの連結可否を決定する複数の伝送ゲート１９０と、ＲＩＯＤＩＳ信号が反転してＲＩＯＤＩＳＢ信号を出力する第１４のインバーター（ＩＮ１４）から構成される。
各伝送ゲート１９０は図２０に示すようにＲＩＯＤＩＳ信号がゲート端に入力されるＮＭＯＳトランジスタと、ＲＩＯＤＩＳＢ信号がゲート端に入力されるＰＭＯＳトランジスタからなり、ＮＭＯＳトランジスタとＰＭＯＳトランジスタは両端が互いに接続しており、その両端にＭＩＯ＜ｒ＞とＩＯ＜ｒ＞が連結される。
【００９７】
このようなＲＩＯＤＩＳ信号は冗長使用時は、「ロー」レベルになって伝送ゲート１９０を非活性化し、正常カラム動作時は、「ハイ」レベルになって伝送ゲート１９０を活性化することでＭＩＯ＜ｒ＞バスとＩＯ＜ｒ＞バスとを連結する。
【００９８】
又、図１６の単位冗長コーディング部１４３ａを構成する冗長マスタセル１６０と単位冗長コーディングセル１６１及び図１８の冗長ＩＯコーディングセル１９０の回路構成に対して説明する。
冗長マスタセル１６０は共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞と、ＰＲＥＣ信号と、セット信号、リセット信号を受けてマスタ信号の出力を決定するものであり、冗長コーディングセル１６１は共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と、ＡＤＤ、ＡＤＤＢ信号を受けてＲＳ１とＲＳ２との連結可否を決定するものである。
【００９９】
図２１は図１６に示すように本発明の冗長マスタセル１６０の回路構成図であり、図２２は冗長コーディングセルの回路構成図であり、図２３は冗長ＩＯコーディングセルの回路構成図である。
冗長マスタセル１６０は図２１に示すように共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）、ＰＲＥＣ信号、セット信号、リセット信号を受けてマスタ信号の出力を決定するものである。
【０１００】
その構成はＰＭＯＳイネーブル信号を受けて電源電圧（Ｖｃｃ）を第９のノード（Ｎ９）に伝えるための第３のＰＭＯＳトランジスタと、片方のノードは第９のノード（Ｎ９）に連結し、他方のノードは第１０、１１（Ｎ１０，Ｎ１１）ノードに連結された第５のラッチ２１０と、イクォライザ信号を受けて第１０、１１に各々接地電圧（Ｖｓｓ）を印加する第５、６ＮＭＯＳスイッチ（Ｓ５，Ｓ６）と、ステートダイアグラム生成部１４２からのセット信号とＥＮＷ＜ｎ＞信号とを論理和して反転させる第５のナンドゲートと、第５のナンドゲートの出力信号が反転する第１５のインバーターとステートダイアグラム生成部１４２からのリセット信号とＥＮＷ＜ｎ＞信号を論理和して反転する第６のナンドゲートと、第６のナンドゲートの出力信号が反転する第１６のインバーターと、ゲート端に第１５インバーターの出力信号が入力され一端に第１０のノードの信号が伝えられ他端が接地電圧端に連結される第１４のＮＭＯＳトランジスタと、ゲート端に第１５インバーターの出力信号が入力され一端に第１１ノードの信号が伝えられ他端が直流電圧（Ｖｃｃ）端に連結される第１５ＮＭＯＳトランジスタと、ゲート端に第１６インバーターの出力信号が入力され、一端に第１０ノードの信号が伝えられ他端が電源電圧端に連なる第１６ＮＭＯＳトランジスタと、ゲート端に第１６インバーターの出力信号が入力され一方には第１１ノードの信号が伝えられ他方が接地電圧端に連結される第１７ＮＭＯＳトランジスタと、ＮＭＯＳイネーブル信号（ＥＮＮ）を受けて接地電圧（Ｖｓｓ）を第１２ノードに伝えるための第１８ＮＭＯＳトランジスタと、片方のノードは第１２ノードに連結され他方のノードは第１０，１１ノードに連結された第６のラッチ２１１と、ＣＰＬ信号の入力ノードと第１０のノードの間に構成された第９の強誘電体キャパシタと、ＣＰＬ信号の入力ノードと第１１ノードの間に構成された第１０の強誘電体キャパシタと、第１０のノードと接地電圧端との間に構成された第１１の強誘電体キャパシタと、第１１のノードと接地電圧端の間に構成された第１２強誘電体キャパシタと、第１７、１８インバーターからなり、第１１ノードの出力を所定時間遅延する第２の遅延部２１２と、第１１ノードに連結される第１７，１８インバーターに対して第１０のノードのローディングを合わせるために第１０のノードに連結構成される第１９インバーターと、第２の遅延部２１２の出力信号とＰＲＥＣ信号を制御されてマスタ信号出力端と接地電圧端との間に直列構成された第１９、２０ＮＭＯＳトランジスタからなる。
【０１０１】
第５のラッチ２１０は、二つのＰＭＯＳトランジスタからなり第６のラッチ２１１は二つのＮＭＯＳトランジスタからなる。
第９，１０の強誘電体キャパシタ（ＦＣ９，ＦＣ１０）には常に反対のデータが格納され、第１１，１２強誘電体キャパシタ（ＦＣ１１，Ｃ１２）は格納されたデータを再びセンシングして読み出す時必要なキャパシタローディングデバイスの役割を果たしている。
【０１０２】
冗長マスタセル１６０はステートダイアグラム生成部１４２からの共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けて動作し、ＰＲＥＣ信号とマスタ信号はパスが違う。
【０１０３】
冗長の利用時にはステートダイアグラム生成部１４２から「ハイ」レベルのセット信号と、「ロー」レベルのリセット信号と、「ハイ」レベルのＥＮＷ＜ｎ＞信号が入力され、第１４、１５ＮＭＯＳトランジスタ（ＮＭ１４、ＮＭ１５）がターンオンされ第１６，１７ＮＭＯＳトランジスタがターンオフされるので第１０のノードと第１１ノード（Ｎ１１）は各々「ロー」レベルと「ハイ」レベルになる。
【０１０４】
従って、「ハイ」レベルの第１１のノード（Ｎ１１）の出力信号が第２の遅延部２１２を通して出力して第１９のＮＭＯＳトランジスタをターンオンする。
また、ＰＲＥＣ信号は、アクティブ区間で「ハイ」レベルであり第２０のＮＭＯＳトランジスタをターンオンしマスタ信号を「ロー」に活性化させるが、プリチャージ区間では「ロー」レベルであり第２０ＮＭＯＳトランジスタをターンオフしてマスタ信号を「ハイ」に非活性化させる。
【０１０５】
又、冗長を用いない場合は、ステートダイアグラム生成部１４２から「ロー」レベルのセット信号と、「ハイ」レベルのリセット信号と、「ハイ」レベルのＥＮＷ＜ｎ＞信号が入力されて第１４、１５ＮＭＯＳトランジスタ（ＮＭ１４）（ＮＭ１５）がターンオフし、第１６、１７ＮＭＯＳトランジスタがターンオンされるので第１１ノード信号はローレベルになる。
【０１０６】
従って、「ロー」レベルの第１１ノード（Ｎ１１）の出力信号が第２の遅延部２１２を通して出力し、第１９のＮＭＯＳトランジスタ（ＮＭ１９）をターンオフし、マスタ信号を「ハイ」に非活性化させる。
また、冗長コーディングセル１６１は図２２に示すように、共通信号ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞と、第１、２アドレス（ＡＤＤ）、（ＡＤＤＢ）を受けてＲＳ１とＲＳ２の連結可否を決定するものである。
【０１０７】
冗長コーディングセル１６１には欠陥カラムアドレスが格納され、第１、２アドレスが格納された欠陥カラムのアドレスに該当するとＲＳ１とＲＳ２を連結する。
【０１０８】
その構成はＰＭＯＳイネーブル信号を受けて電源電圧（Ｖｃｃ）を第１３のノード（Ｎ１３）に伝えるための第４ＰＭＯＳトランジスタ（ＰＭ４）と、片方のノードは第１３のノード（Ｎ１３）に連結され他方のノードは第１４、１５（Ｎ１４，Ｎ１５）ノードに連結された第７ラッチ２２０と、イクォライザ信号を受けて第１４、１５（Ｎ１４，Ｎ１５）ノードに接地電圧（Ｖｓｓ）を印加する第７、８スイッチ（Ｓ７，Ｓ８）と、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第１４のノード（Ｎ１４）の信号が伝えられ他端に第１のアドレス（ＡＤＤ）が印加される第２１のＮＭＯＳトランジスタ（ＮＭ２１）と、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第１５のノード（Ｎ１５）の信号が伝えられ他端に第２のアドレス（ＡＤＤＢ）が印加される第２２のＮＭＯＳトランジスタ（ＮＭ２２）と、ＮＭＯＳイネーブル信号を受けて接地電圧（Ｖｓｓ）を第１６のノードに伝えるための第２３ＮＭＯＳトランジスタと、片方のノードは第１６のノードに連結され、他方のノードは第１４の、１５ノードに連結された第８ラッチ２２１と、ＣＰＬ信号入力端と第１４のノードとの間に構成された第１３の強誘電体キャパシタと、ＣＰＬ信号入力端と第１５のノードとの間に構成された第１４の強誘電体キャパシタ１４と、第１４のノードと接地端の間に構成された第１５の強誘電体キャパシタと、第１５のノードと接地端との間に構成された第１６の強誘電体キャパシタと、ＡＤＤ、ＡＤＤＢに沿ってターンオンとターンオフが決定される第２４，２６ＮＭＯＳトランジスタと、第１４のノードと第１５のノードの信号制御を受けてターンオンとターンオフが決定される第２５、２７ＮＭＯＳトランジスタ（ＮＭ２５），（ＮＭ２７）からなる。
【０１０９】
第２４ＮＭＯＳトランジスタと第２６のＮＭＯＳトランジスタがターンオンしたり第２５のＮＭＯＳトランジスタと第２７のＮＭＯＳトランジスタがターンオンするとＲＳ１とＲＳ２が連結される。
第７ラッチ２２０は二つのＰＭＯＳトランジスタからなり第８ラッチ２２１は二つのＮＭＯＳトランジスタからなる。
第１３，１４強誘電体キャパシタ（ＦＣ１３，ＦＣ１４）には常に反対のデータが格納され、第１５，１６の強誘電体キャパシタは格納されたデータを再びセンシングして読み出す時必要なローディングデバイスの役割を果たしている。
【０１１０】
ＲＳ１とＲＳ２は冗長コーディングセル１６１にどういう欠陥アドレスが格納されているかを外部に出力するノードである。
例えば、欠陥アドレスが「ハイ」の場合は第１のアドレス（ＡＤＤ）が「ハイ」であり、第２のアドレス（ＡＤＤＢ）が「ロー」になる。
【０１１１】
ＥＮＷ＜ｎ＞信号によって第２１、２２ＮＭＯＳトランジスタがターンオンすると、ＦＣ１３，ＦＣ１４に各々「ハイ」データと「ロー」データが格納されて欠陥カラムアドレスが冗長コーディングセル１６１などに格納される。
また、この時冗長コーディング後、該当欠陥アドレスが入ってくると第１４のノード（Ｎ１６）とＡＤＤが「ハイ」レベルになって、第２４のＮＭＯＳトランジスタと第２５のＮＭＯＳトランジスタがターンオンするのでＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態になる。
【０１１２】
これに対して該当欠陥アドレスではないアドレスが入ってくると第１４のノード（Ｎ１４）は「ハイ」を示すがＡＤＤは「ロー」を示して第２４のＮＭＯＳトランジスタがターンオフされ第２５のＮＭＯＳトランジスタがターンオンされてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態になる。
【０１１３】
次に欠陥アドレスが「ロー」の場合はＡＤＤが「ロー」であり、ＡＤＤＢが「ハイ」になる。
また、「ハイ」レベルに活性化されたＥＮＷ＜ｎ＞が入ってくると第２１、２２ＮＭＯＳトランジスタ（ＮＭ２８）（ＮＭ２９）がターンオンされて第１３、１４強誘電体キャパシタ（ＦＣ１３）（ＦＣ１４）に各々「ロー」と「ハイ」データが格納されて、欠陥カラムアドレスが冗長コーディングセル１６１などに格納されることになる。
【０１１４】
冗長コーディング後該当欠陥アドレスが入ってくると第１５のノード（Ｎ１５）とＡＤＤＢが「ハイ」になって第２６、２７ＮＭＯＳトランジスタがターンオンされてＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態になる。
その反面、該当欠陥アドレスではないアドレスが入ってくると第１５のノードは「ハイ」であるが、ＡＤＤＢが「ロー」になって第２６のＮＭＯＳトランジスタ（ＮＭ２６）はターンオフされ、第２７のＮＭＯＳトランジスタ（ＮＭ２７）はターンオンされてＲＳ１とＲＳ２互いに電流が通じない高抵抗状態になる。
【０１１５】
従って、冗長コーディングセルに格納された欠陥カラムアドレスが入力アドレスに入ってくる場合にだけ活性化されたマスタ信号が第２のノアゲートの入力端に入力される。
【０１１６】
次に冗長ＩＯコーディングセル１８１の構成を説明する。
冗長ＩＯコーディングセル１８１は図２３に示すように、ＩＯ記録部２３０と欠陥ＩＯスイッチ部２３１からなり、共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞と、ＦＩＯＮ＜ｒ＞と、ＦＩＯＮＢ＜ｒ＞信号を受けてＭＩＯ＜ｒ＞とＲＩＯ＜ｑ＞の連結可否を決定する。
【０１１７】
まず、欠陥ＩＯ記録部２３０はＰＭＯＳイネーブル信号を受けて電源電圧（Ｖｃｃ）を第１７のノード（Ｎ１７）に伝えるための第５のＰＭＯＳトランジスタ（ＰＭ５）と、片方のノードは第１７ノード（Ｎ１７）に連結され他方のノードは第１８、１９ノード（Ｎ１８）（Ｎ１９）に連結された第９のラッチ２３２と、イクォライザ信号を受けて第１８、１９ノードに接地電圧（Ｖｓｓ）を印加する第９，１０ＮＭＯＳトランジスタと、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第１８のノードの信号が伝えられ他端に欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）が入力される第２８ＮＭＯＳトランジスタと、ゲート端にＥＮＷ＜ｎ＞信号が入力され一端に第１９のノード（Ｎ１９）の信号が伝えられ他端にＦＩＯＮＢ＜ｒ＞信号が入力される第２９ＮＭＯＳトランジスタと、ＮＭＯＳイネーブルを受けて接地電圧（Ｖｓｓ）を第２０のノードに伝えるための第３０ＮＭＯＳトランジスタ（ＮＭ３０）と、片方のノードは第２０のノードに連結され他方のノードは第１８、１９ノードに連結された第１０のラッチ２３３と、ＣＰＬ信号入力端と第１８のノードとの間に構成された第１７の強誘電体キャパシタ（ＦＣ１７）と、ＣＰＬ信号入力端と第１９のノードとの間に構成された第１８の強誘電体キャパシタ（ＦＣ１８）と、第１８のノード（Ｎ１８）と接地電圧（Ｖｓｓ）端との間に構成された第１９の強誘電体キャパシタ（ＦＣ１９）と、第１９のノードと接地電圧（Ｖｓｓ）端の間に構成された第２０の強誘電体キャパシタ（ＦＣ２０）からなる。
【０１１８】
また、欠陥ＩＯスイッチ部２３１は第１８のノードの信号を受けてターンオンとターンオフが決定される第６のＰＭＯＳトランジスタ及び第３１のＮＭＯＳトランジスタと、第１９のノードの信号を受けてターンオンとターンオフが決定される第３１のＮＭＯＳトランジスタ（ＮＭ３１）及び第７のＰＭＯＳトランジスタ（ＰＭ７）と、ＲＰＵＬ＜ｎ＞とＲＰＵＬＢ＜ｎ＞信号を受けてＭＩＯ＜ｒ＞バスとＲＩＯ＜ｑ＞バスのうち一つをＩＯ＜ｒ＞バスに連結するための第１の伝送ゲート２３４とからなる。
【０１１９】
第３１のＮＭＯＳトランジスタ（ＮＭ３１）と第３２のＮＭＯＳトランジスタ（ＮＭ３２）は常に連結されず、また、第６のＰＭＯＳトランジスタ（ＰＭ６）と第７ＰＭＯＳトランジスタ（ＰＭ７）も常に切れている。
即ち、第１の伝送ゲート２３４の動作によってＭＩＯ＜ｒ＞とＲＩＯ＜ｒ＞のうち、いずれか一つがＩＯと連結される。
また、第９のラッチ２３２は二つのＰＭＯＳトランジスタからなり、第１０のラッチ２３３は二つのＮＭＯＳトランジスタからなっている。
【０１２０】
説明の通り、第１７、１８強誘電体キャパシタ（ＦＣ１７）（ＦＣ１８）には常に反対のデータが格納され、第１９、２０強誘電体キャパシタは格納されたデータを再びセンシングして読み出す時必要なキャパシタローディングデバイスとしての役割を果たしている。
【０１２１】
次に本発明の第１の実施形態と第２の実施形態におけるステートダイアグラム生成部５３、１４２の構成及び動作を説明する。
本発明によるステートダイアグラム生成部は入力アドレスがユーザの暗号化条件を満たしている場合は、冗長セルにデータライトするように信号を出力する。
本発明の第１の実施形態によるステートダイアグラム生成部５３はブログラマブル冗長コーディング部５４に共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）と、ＰＲＥＣ信号、セット信号、リセット信号を出力する。
【０１２２】
また、本発明の第２の実施形態によるステートダイアグラム生成部１４２はプログラムマブル冗長コーディング部１４３に共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）とＰＲＥＣ信号、セット信号、リセット信号を出力し、冗長ＩＯマルチＰレクサコーディング部１４４に欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）を出力する。
【０１２３】
まず、本発明のステートダイアグラムの命令語処理制御方法及び命令語処理のための回路を説明する。
図２４はステートダイアグラム生成部の命令語処理制御状態の構成図である。
即ち、命令処理過程はｎ種の状態即ち、ＳＴＯ、ＳＴ１、ＳＴ２．．．Ｓｎ−１と、命令語ＣＭ１、ＣＭ２、ＣＭ３．．．ＣＭｎの組合せによってプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を出力することで準備状態になる。
【０１２４】
図の例では５種の状態即ち、ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３，ＳＴ４，ＳＴ５の状態になり、初期電源投入時にはリセット信号によってＳＴ０状態になる。
また、ＳＴＯ状態でＣＭ１の条件を満たす時ＳＴ１状態になり、ＳＴ１状態でＣＭ２の条件を満たすとＳＴ２状態にする。しかしながら、ＳＴ１状態でＣＭ２条件を満たしていない場合にはＳＴ０にリセットする。
この時、ＳＴ０からＳＴ１に又はＳＴ１からＳＴ２への状態変化はクロック信号によってトリガーされる。
また、ＳＴ４状態でＣＭ５の条件を満たすことになるとＳＴ５状態になって最終的にプログラムイネーブル（ＲＥＤ＿ＰＧＭ）を出力する。
【０１２５】
次にステートダイアグラム生成部の命令語処理のための構成を説明する。
図２５は命令語処理のためのブロック構成図であり、図２６ａないし図２６ｄは図２５を構成するブロックの詳細回路図である。
アドレスラッチを通してラッチされた第１のアドレスがユーザの暗号化入力と同一の場合、該第１のアドレスを組み合せて命令語を出力する命令語コーディング部２５０と、ｎ番目の状態を示す信号と命令語ＣＭが入力され、これを論理組み合わせてＳＤ信号を出力する条件比較部２５１と、ＳＤ信号にＱ信号を出力するＤフリップフロップ部２５２と、Ｑ信号が入力されて状態（ＳＴｎ）に対する次回の状態（ＳＴｎ＋１）を示す信号（Ｓｎ＋１）を出力してこれを条件比較部２５１に入力し、プログラムイネーブル信号を出力する状態信号生成部２５３からなる。
【０１２６】
命令語コーディング部２５０の詳細回路は図２６ａに示すように、ユーザによって暗号化された入力に対して各一つの命令語（ＣＭ）出力を有するように構成する。
即ち、ユーザによって暗号化した値（２Ｅ、１Ｆ、３Ｄ、４Ｃ、５Ｂ）に対して各々命令語ＣＭ１−ＣＭ５を出力する５個の回路ブロックからなる。
【０１２７】
５個の回路ブロックは同一構成を有し、そのうち一つは８ビットの欠陥入力アドレスに対して各々４ビットずつを入力にする第７、８ナンドゲートと、第７、８ナンドゲートの出力信号を論理合して反転して命令語（ＣＭ）として出力する第３ノアゲート（ＮＯＲ３）からなる。
【０１２８】
次の表１はユーザが暗号化した条件による命令語の出力を示す。
欠陥アドレスに対する図２６ａの命令語コーディング部２５０の構成を表１を参照してより詳細に説明する。
【０１２９】
【表１】
0004732670.tif 000002
【０１３０】
即ち、アドレスラッチからのアドレスがユーザによって命令語コーディング部２５０に既に設定した値であれば第７ナンドゲート（ＮＡＮＤ７）はＡ０−Ａ３を論理積して反転し、第８ナンドゲート（ＮＡＮＤ８）はＡ４−Ａ８を論理積して反転する。
また、第３ノアゲート（ＮＯＲ３）の論理和によって命令語（ＣＭ）が出力される。
この時アドレス（ＡＤＤ）が２Ｅ（００１０１１１０）であれば命令語ＣＭ１を出力し、４Ｃ（０１００１１００）であれば命令語ＣＭ４を出力する。
【０１３１】
また、条件比較部２５１は命令語（ＣＭ）と状態信号（Ｓｎ）を論理演算する。
その構成は命令語（ＣＭ１−ＣＭ５）と状態信号（ＳＴ０−ＳＴ４）を各々論理積して反転するナンドゲートからなる第３ナンドゲート部２６０と、第３ナンドゲート２６０のナンドゲートに一対一に対応し各対応するナンドゲートの出力を反転する第１ないし第５インバーターからなる第２のインバーター部２６１と、第２のインバーター部２６１の第１、３、５インバーターの出力を論理和する第４ノアゲート（ＮＯＲ４）と、第２のインバーター部２６１の第２、３、４、５インバーターの出力を論理和する第５ノアゲート（ＮＯＲ５）と、第２のインバーター部２６１の第１、４、５インバーター出力を論理和する第６ノアゲート（ＮＯＲ６）と、第２のインバーター部の第２、３，４，５インバーター出力を論理和する第７ノアゲート（ＮＯＲ７）と、第４、５、６、７ノアゲート（ＮＯＲ４，ＮＯＲ５，ＮＯＲ６，ＮＯＲ７）に一対一に対応し、各対応するノアゲートの出力を反転してＳＤＯ−ＳＤ３を出力するインバーターからなる第３インバーター部２６２からなる。
【０１３２】
また、Ｄフリップフロップ部２５２はＳＤＯ、ＳＤ１、ＳＤ２、ＳＤ３信号が各々入力されてクロック信号によってトリガーしＱ＿０／ＱＢ＿０、Ｑ＿１／ＱＢ＿１、Ｑ＿２／QB＿2、Ｑ＿３／ＱＢ＿３信号を出力する複数のＤフリップフロップからなる。
【０１３３】
また、状態信号生成部２５３は図２６ｄに示すように、Ｄフリップフロップ２５２からのＱ＿０／ＱＢ＿０、Ｑ＿１／ＱＢ＿１、Ｑ＿２／ＱＢ＿２、Ｑ＿３／ＱＢ＿３信号が入力される複数の４−入力ナンドゲートからなる第４ナンドゲート部２６３と、第４ナンドゲート部２６３の各ナンドゲートに一対一に対応し、各対応するナンドゲートの出力信号を反転して状態信号（ＳＴ０−ＳＴ４）及びプログラムイネーブル信号（ＲＥＤＸ＿ＰＧＭ）を出力する複数のインバーターからなる第４インバーター部２６３からなっている。
【０１３４】
次にＤフリップフロップ部２５２のＤフリップフロップの詳細回路を説明する。
図２７はＤフリップフロップ２５２を構成する複数のＤフリップフロップ２５２ａのうち、Ｎ番目Ｄフリップフロップ詳細回路図である。
Ｎ番目のＤフリップフロップは条件比較部２５１のＮ番目の出力ＳＤＮを入力され、クロック信号によってトリガーされてＱ＿Ｎ、ＱＢ＿Ｎを出力する。
【０１３５】
その構成は第２、３伝送ゲート（ＴＳ１），（ＴＳ２）と、第３３、３４ＮＭＯＳトランジスタと、第８のＰＭＯＳトランジスタと、第１１，１２のラッチと、第２０のインバーターと、第３、４遅延部からなる。
第２の伝送ゲートはクロック信号とクロックバー信号入力に従って、ＳＤＮ入力を第２１のノードに伝える。また、第３３、３４ＮＭＯＳトランジスタは第２１のノードと接地電圧端の間に直列連結され、各々のゲート端にクロック信号とパワーアップ感知信号が印加される。
【０１３６】
また、第１１のラッチ２７０は第２１のノードの信号を一時格納し、これを反転して第２２ノードに出力する。また、第３伝送ゲートはクロック信号とクロックバー（ＣＬＫＢ）信号に沿って第２２ノードの信号を第２、３ノードに出力する。
また、第２０のインバーターはパワーアップ感知信号（ＰＵＰ）を反転し、第８ＰＭＯＳトランジスタ（ＰＭ８）は第２０のインバーターの出力によって電源電圧（Ｖｃｃ）を第２、３ノードに出力する。
【０１３７】
また、第１２のラッチ２７１は第２、３ノードの信号を一時格納しこれを反転して第２４のノードに出力し、第３遅延部２７２は第２４のノードの信号を所定の遅延時間を有し、Ｑ＿Ｎに出力し、第４遅延部２７３は反転した第２４のノードの信号を所定の遅延時間を有しＱＢ＿Ｎに出力する。
ここで、第２、３伝送ゲート（ＴＳ１）（ＴＳ２）はＮＭＯＳトランジスタのＰＭＯＳトランジスタからなりそれは両端が互いに連結されている。
【０１３８】
クロック信号が「ハイ」である時第２、３伝送ゲート（ＴＳ１）（ＴＳ２）がオンされてＳＤＮ信号は第１１，１２ラッチ２７０、２７１及び第３遅延部２７２を通してＱ＿Ｎ信号出力し、第４遅延部２７３を通してＱ＿Ｎ信号が反転したＱＢ＿Ｎ信号が出力する。
【０１３９】
この時パワーアップ感知信号が「ハイ」であれば、第３４ＮＭＯＳトランジスタと第８ＰＭＯＳトランジスタがターンオンして第２１のノードが「ロー」になり第２、３ノードが「ハイ」になるのでＱ＿Ｎ、ＱＢ＿ＮでＳＤＮが伝達しない。
即ち、Ｄフリップフロップ２５２ａはクロック信号によってトリガーされ、パワーアップ感知信号が「ロー」である時正常な動作をする。
【０１４０】
次に冗長モード動作のためのステートダイアグラム生成部の出力信号のための回路構成を説明する。
本発明の不揮発性強誘電体メモリデバイスの冗長モード動作はステートダイアグラム生成部のクロック信号、セット信号、リセット信号、ＥＮＷ＜ｎ＞、ＤＰＬ信号及びＰＲＥＣ、ＦＩＯＮ＜ｒ＞の出力によって活性化する。
【０１４１】
クロック信号、セット信号、リセット信号、ＥＮＷ＜ｎ＞、ＣＰＬ信号は活性化したプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）によって出力する。
次にＤフリップフロップに入力して状態信号発生のためのトリガーパルスで用いられるクロック信号発生回路を説明する。
【０１４２】
図２８はクロック信号発生のための詳細回路図であり、図３２は図２８の動作波形図である。
図２８はプログラムイネーブル信号を入力されてクロック信号（ＣＬＫ）を出力する回路で、第５の遅延部２８０と、第９、１０ナンドゲート（ＮＡＮＤ９）（ＮＡＮＤ１０）と、第１の遅延／反転部２８１と、第８のノアゲート（ＮＯＲ８）と、第６の遅延部２８２と、第２１のインバーター（ＩＮ２１）からなる。
【０１４３】
第５の遅延部２８０はプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を所定時間遅延して出力し、第５の遅延部２８０の出力は第９のナンドゲートの一端に入力する。また、他端にアドレスＡ１２が「ハイ」である時「ハイ」値を有する信号が入力される。
第１０のナンドゲート（ＮＡＮＤ１０）には第９ナンドゲート（ＮＡＮＤ９）の出力信号とパッド入力信号の／ＷＥＢ、／ＣＥＢ信号が入力される。
【０１４４】
また、第１の遅延／反転部２８１はパッド入力信号ＯＥＢを遅延―反転して出力し、第８のノアゲート（ＮＯＲ８）は第１０のナンドゲート（ＮＡＮＤ１０）の出力信号とＯＥＢ信号、また第１の遅延反転部２８１の出力信号を論理和する。
また、第６の遅延部２８２は第８のノアゲート（ＮＯＲ８）の出力信号を所定時間遅延してクロック信号に出力し、第２１のインバーター（ＩＮ２１）はノアゲートの出力信号を反転してクロックバー信号（ＣＬＫＢ）で出力する。
【０１４５】
このように構成される回路の動作は図３２に示すように、プログラムイネーブル信号が「ロー」であればＡ１２値に関係せず第９ナンドゲート（ＮＡＮＤ９）を介した出力が「ハイ」になり、／ＷＥＢと／ＣＥＢが全て「ハイ」レベルを維持する間ＯＥＢ信号が「ハイ」レベルから「ロー」レベルに変化すればするほどクロック信号パルスが出力される。
以降、第１の遅延／反転部２８１を経たＯＥＢの反転信号が第８のノアゲート（ＮＯＲ８）の入力端に入力するとクロック信号はトグル（toggle）になる。
【０１４６】
また、プログラムイネーブル信号が「ハイ」である時Ａ１２が「ハイ」であれば第９のナンドゲートの出力が「ロー」になり、第１０のナンドゲートの出力が／ＷＥＢ、／ＣＥＢに拘らず「ハイ」になるのでクロック信号（ＣＬＫ）はいつも「ロー」になるようにする。
【０１４７】
前記のように、クロック信号はステートダイアグラム生成部の命令語処理過程で状態変化時トリガーパルスで用いられる。
従って、プログラムイネーブル信号が「ロー」の場合には次の状態への移動のためクロック信号（ＣＬＫ）を発すべきであるが、プログラムイネーブル信号が「ハイ」にイネーブルした以降には次の状態への変換が必要ないので該当サイクルの間にはこれ以上のクロック信号（ＣＬＫ）を発しない。
【０１４８】
次にプログラマブル冗長コーディング部の複数の単位冗長コーディング部のうち、いずれかを選択し、該選択した冗長コーディング部の冗長マスタセルに入力されるセット信号、リセット信号を出力する回路を説明する。
図２９は冗長アレイ部の３２個の単位冗長コーディング部のうち一つを選択し、選択した冗長コーディング部に入力するセット、リセット信号を生成する回路である。
【０１４９】
図２９は冗長コーディングセル番号（Ｄ０−Ｄ４、Ｄ７）と、プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）とが入力されて論理積する第１１ナンドゲートと、第Ｄ３、Ｄ４とプログラムイネーブル信号を論理積する第１２ナンドゲートと、Ｄ７とプログラムイネーブル信号とを論理積する第１３のナンドゲートと、第１１，１２ナンドゲートの出力を反転して各々８個、４個の単位冗長コーディング部のうち、どちらを選択するかを決定するための信号ＰＲＥＸ２１０＜０：７＞、ＰＲＥＸ４３＜０：３＞を出力する第２２、２３インバーター（ＩＮ２２）、（ＩＮ２３）と、第１３のナンドゲート（ＮＡＮＤ１３）の出力信号を反転してセット信号を出力する第２４のインバーター（ＩＮ２４）と、第１３のナンドゲート（ＮＡＮＤ１３）の出力信号を所定時間遅延してリセット信号を出力する第７遅延部２９０からなる。
【０１５０】
冗長コーディングセル番号とは、冗長コーディング部を構成する冗長コーディングセルのうち、いずれか一つを示すためのものである。
従って、プログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）とＤ７が「ハイ」レベルである時、セット信号が「ハイ」で出力されて冗長マスタセルのマスタ信号が活性化して冗長モード動作がなされる。
【０１５１】
次にＥＮＷ、ＣＰＬ信号出力のための回路構成を説明する。
図３０はプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）が出力した後に冗長コーディング部に冗長アドレスを入力し、冗長セルに冗長ＩＯデータをライトするための制御信号出力回路図であり、図３３は図３０に示した回路の動作タイミング図である。
【０１５２】
図３０は第８遅延部３００と、第１４のナンドゲートと、第２の遅延−反転部３０１と、第９の遅延部３０２と、第３の遅延反転部３０３と、第９，１０ノアゲートからなる。
まず、第８の遅延部３００はプログラムイネーブル信号を所定時間遅延して第１４のナンドゲートの一入力に出力し、第１４のナンドゲートは第８の遅延部３００の出力信号とパッド信号の／ＷＥＢ、／ＣＥＢとアドレス信号Ａ１２を論理積して第９のノアゲートの一端に出力する。
【０１５３】
第９のノアゲートは第１４のナンドゲートの出力信号とパッド信号ＯＥＢと第２の遅延−反転部３０１を通して反転したＰＥＢ信号が入力されてこれらを論理和して出力し、該第９のノアゲートの出力は第９の遅延部３０２の入力端と第１０のノアゲートの一端に入力される。
また、第９の遅延部３０２は第９のノアゲートの出力を所定時間遅延してＥＮＷ＜ｎ＞に出力し、第１０のノアゲートは第９ノアゲートの出力とパワーアップ感知信号を論理和して第３の遅延−反転部３０３に出力する。
【０１５４】
また、第３の遅延−反転部３０３は第１０のノアゲートの出力信号を遅延反転してＣＰＬで出力する。
従って、図３３に示すように、プログラムイネーブル信号が「ハイ」であり、／ＷＥＢ、／ＣＥＢ、Ａ１２が「ハイ」を維持する間にＯＥＢ信号が「ハイ」から「ロー」に遷移すると「ハイ」レベルのＥＮＷ＜ｎ＞信号パルスが出力され、この時パワーアップ感知信号（ＰＵＰ）が「ロー」を維持していると、「ハイ」レベルのＣＰＬ信号パルスが出力される。
【０１５５】
前記のように構成した本発明の第１、２実施形態による不揮発性強誘電体メモリデバイスの欠陥修理方法に対して説明すると次の通りである。
まず、本発明の第１の実施形態に不揮発性強誘電体メモリデバイスに対して説明する。
不揮発性強誘電体メモリデバイスの動作は大きく電源供給モードと冗長プログラムモードとから分けて説明できる。
【０１５６】
第一に、電源供給モードはパワーアップモードによって動作する。
図３１は電源供給モード時不揮発性強誘電体メモリデバイスの動作を示すタイミング図である。
即ち、電源供給モードは冗長セルに格納されたデータを生産する過程でパワーアップモードによって行われる。
パワーアップ電源が安定したレベルに至るとパワーアップ感知パルスが発生し、ＰＵＰが発生するとＥＱＮを「ハイ」レベルから「ロー」レベルに遷移してイクォライザを解除した後ＣＰＬを「ハイ」レベルに遷移する。
【０１５７】
これによって、図１２の第１、２強誘電体キャパシタに格納されていた電荷が第３，４強誘電体キャパシタのキャパシタンスロードによってセルの両端ノード即ち、第２、３ノードに電圧差を発生させる。
また、図１３の第５、６強誘電体キャパシタに格納されていた電荷が第７、８の強誘電体キャパシタのキャパシタンスロードによってセルの両端ノード即ち、第６、７ノード（Ｎ６、Ｎ７）に電圧差を発させる。
【０１５８】
以降、第２、３ノード間と第６、７ノード間に十分な電圧差が発生すると、ＥＮＮ、ＥＮＰを各々「ハイ」レベルと「ロー」レベルに活性化することでセルの両端データを増幅させる。
セルの両端データの増幅が完了するとＣＰＬを再び「ロー」レベルに遷移して破壊されていた第５、６強誘電体キャパシタの「ハイ」データを再び復旧する。
この時ＥＮＷ＜ｎ＞は「ロー」レベルとして非活性化され外部データが再びライトされることを防止する。
【０１５９】
次に冗長プログラムモード即ち、不揮発性強誘電体メモリデバイスにアドレスが欠陥アドレスのデータがライトされる場合これをリペアする方法に対して説明する。
図２５、図２６ａないし図２６ｄ、図２７に示すように、ステートダイアグラム生成部５３は入力アドレスがユーザの暗号化の条件などを全て満たす場合に対して「ハイ」レベルのプログラムイネーブル信号（ＲＥＤ＿ＰＧＭ）を生成する。
また、「ハイ」のプログラムイネーブル信号が入力される図２９の回路によって複数の冗長コーディング部のうち、何れかを選択し、該選択した冗長コーディング部の冗長マスタセルに「ハイ」レベルのセット信号、「ロー」レベルのリセット信号を出力する。
【０１６０】
また、図３０の回路によって「ハイ」レベルのＥＮＷ＜ｎ＞信号とＣＰＬ信号を発する。
即ち、ステートダイアグラム生成部はユーザの暗号化条件を満たすと、「ハイ」レベルのセット信号、ＥＮＷ＜ｎ＞、ＣＰＬを出力し、「ロー」レベルのリセット信号を出力する。
この時ＥＮＮは「ハイ」レベル、ＥＮＰは「ロー」レベル、ＥＱＮは「ロー」レベルに出力し続ける。
【０１６１】
また、ステートダイアグラム生成部５３の出力信号のセット信号、リセット信号、共通信号（ＥＮＮ、ＥＮＰ、ＥＱＮ、ＣＰＬ、ＥＮＷ＜ｎ＞）を受けた冗長マスタセル６０と複数の冗長コーディングセル６１などを通してＲＰＵＬ＜ｎ＞とＲＥＮ＜ｎ＞信号を出力する。
この時冗長マスタセルと複数の冗長コーディングセルは「ハイ」レベルのセット、ＥＮＷ＜ｎ＞ＥＮＮ、ＰＲＥＣ、ＣＰＬ信号と、ローレベルのリセット信号、ＥＮＰ、ＥＱＮ信号を入力されて動作する。
【０１６２】
ＲＰＵＬ＜ｎ＞とＲＥＮ＜ｎ＞信号を出力する前に冗長マスタセル６０は図１２のような回路動作を通してマスタ信号を出力し、冗長コーディングセルは図１３のような回路動作を通して欠陥が発生した冗長セルをコーディングする。
【０１６３】
欠陥アドレスが発生して既存のデータを新しいデータに変える時は、図６と図１３の冗長コーディングセル６１に欠陥アドレス情報を記憶させ、図１２を用いて冗長マスタセルを活性化させる。
例えば、欠陥アドレスが「ハイ」の場合はＡＤＤが「ハイ」であり、ＡＤＤＢが「ロー」になる。
ＥＮＷ＜ｎ＞信号によって第８、９のＮＭＯＳトランジスタがターンオンすると、第５、６の強誘電体キャパシタに各々「ハイ」データと「ロー」データが格納される。
【０１６４】
また、この時冗長コーディング後該当欠陥アドレスが入ってくると第６のノードとＡＤＤが「ハイ」レベルになって第１０のＮＭＯＳトランジスタと第１２ＮＭＯＳトランジスタをターンオンしてＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態になる。
【０１６５】
これに比べて該当欠陥アドレスではないアドレスが入ってくると、第６のノードは「ハイ」を示すがＡＤＤは「ロー」を示して第１０のＮＭＯＳトランジスタはターンオフされ第１２のＮＭＯＳトランジスタはターンオンされてＲＳ１とＲＳ２は互いに電流が通じない高抵抗状態になる。
【０１６６】
次に欠陥アドレスが「ロー」の場合にはＡＤＤが「ロー」であり、ＡＤＤＢが「ハイ」になる。
また、ＥＮＷ＜ｎ＞が入ってくると第８、９のＮＭＯＳトランジスタがターンオンして第５、６の強誘電体キャパシタに各々「ロー」、「ハイ」データが格納される。
【０１６７】
冗長コーディング後該当欠陥アドレスが入ってくると第７のノードとＡＤＤＢが「ハイ」になって第１１、１３のＮＭＯＳトランジスタはターンオンされてＲＳ１とＲＳ２は互いに電流が通じる低抵抗状態になる。
その反面、該当欠陥アドレスではないアドレスが入ってくると第７のノードは「ハイ」であるがＡＤＤＢは「ロー」になって第１１ＮＭＯＳトランジスタはターンオフされ第１３のＮＭＯＳトランジスタはターンオンして互いに電流が通じない高抵抗状態になる。従って、該当欠陥アドレスをコーディングできるようになる。
【０１６８】
マスタ信号の出力は図１２の構成と共に説明した。
上述の通り、入力アドレスがユーザの暗号化条件を満たすと「ハイ」レベルのセット信号、ＥＮＷ＜ｎ＞信号、ＣＰＬ信号と、「ロー」レベルのＥＮＰ、ＥＮＮ、ＥＱＮ、リセット信号が入力される。
従って、第２、１５ＮＭＯＳトランジスタがターンオンして第３のノードと、第１１のノードが「ハイ」レベルになるので第６、１９のＮＭＯＳトランジスタをターンオンさせることでＰＲＥＣ信号が「ハイ」レベルを維持している間即ち、アクティブ区間で「ロー」レベルに活性化されたマスタ信号を出力する。
【０１６９】
このような動作は１サイクルのうち該当欠陥アドレスが有効な間になされるべきである。
また、このようなＲＰＵＬ＜ｎ＞を受けた冗長コントロール部５４ｂはプリデコーダ部にＤＥＣＤＩＳ信号を出力し、冗長ワードライン／プレートラインドライバーにＲＥＤＥＮ信号を出力する。
この時ＤＥＣＤＩＳ信号は正常なプリデコーダパスを非活性化し、冗長にて使用可能なプリデコーダ出力パスだけ活性化される。
【０１７０】
又、ＲＥＤＥＮ信号は冗長ワードライン／プレートラインドライバーを制御するための信号として、ＤＥＣＤＩＳ信号と反対の信号を出力する。
以降にプリデコーダ部はＰｒｅＤＥＣ＜ｎ＞信号を出力し、ＲＥＤＥＮとＤＥＣ＜ｎ＞を受けたポストデコーダ部５６は冗長ワードライン／プレートラインドライバーにＰｏｓｔＤＥＣ＜ｎ＞信号を出力する。
【０１７１】
この時ＰｒｅＤＥＣ＜ｎ＞信号は冗長ワードライン／プレートラインドライバーで冗長「ロー」を活性化させるのに用いるもので、冗長セルアレイで複数の「ロー」の中から一つを選択するのに用いる。
以降にＲＥＤＥＮとＰｏｓｔＤＥＣ＜ｎ＞を受けた冗長ワードライン／プレートラインドライバー５７は冗長セルアレイ部５９に欠陥修理に用いられる冗長セルを選択する。
【０１７２】
次に本発明の第２の実施形態による不揮発性強誘電体メモリデバイスのリペア方法に対して説明する。
先ず、電源供給モードではパワーアップ電源が安定したレベルに至るとパワーアップ感知パルスが発生し、ＰＵＰが発生するとＥＱＮを「ハイ」レベルで「ロー」レベルに遷移してイクォライザを解除した後ＣＰＬを「ロー」レベルから‘ハイ’レベルに遷移する。
これによって図２１の第９、１０の強誘電体キャパシタに格納されていた電荷が第１１，１２の強誘電体キャパシタのキャパシタンスロードによってセルの両端即ち、第１０、１１のノードに電圧差を発生させる。
【０１７３】
また、図２２の第１３，１４強誘電体キャパシタに格納されていた電荷が第１５、１６強誘電体キャパシタのキャパシタンスロードによってセルの両端ノード即ち、第１４、１５ノードに電圧差を発生させる。
また、図２３の第１７の，１８強誘電体キャパシタに格納されていた電荷が第１９、２０強誘電体キャパシタのキャパシタンスロードによってセルの両端ノード即ち、第１８、１９ノードに電圧差を発生させる。
【０１７４】
以降に第１０、１１ノード間と第１４、１５ノード間と、第１８、１９ノード間に十分な電圧差が発生するとＥＮＮ、ＥＮＰを各々「ハイ」レベルと「ロー」レベルに活性化させることでセルの両端データを増幅させる。
セル両端データの増幅が完了するとＣＰＬを再び「ロー」レベルに遷移させて破壊されていた第１３、１４強誘電体キャパシタの「ハイ」データを再び復旧する。
この時ＥＮＷ＜ｎ＞は「ロー」レベルとして非活性化して外部データが再びライトされることを防止する。
【０１７５】
次に冗長プログラムモード即ち、不揮発性強誘電体メモリデバイスに欠陥ビットをリペアする方法に対して説明する。
欠陥ビットの修理は欠陥ビットのデータが冗長セルにライトするように実施する。
図１４、図２６ａないし図２６ｄ、図２７に示すように、ステートダイアグラム生成部５３は入力アドレスがユーザの暗号化条件などを満たす場合「ハイ」レベルのプログラムイネーブル信号を生成し欠陥ＩＯ番号（ＦＩＯＮ＜ｒ＞）を出力する。
【０１７６】
又、「ハイ」のプログラムイネーブル信号で図２９の回路によって「ハイ」レベルのセット信号、「ロー」レベルのリセット信号を出力する。
又、図３３の回路によって「ハイ」レベルのＥＮＷ＜ｎ＞信号とＣＰＬ信号を発生する。
この時ＥＮＮは「ハイ」レベル、ＥＮＰは「ロー」レベル、ＥＱＮは「ロー」レベルで出力され続ける。
【０１７７】
即ち、ステートダイアグラム生成部は入力アドレスがユーザの設定していた条件に合う場合にのみ冗長セルにデータをライトできるようにするために「ハイ」レベルのセット信号、ＥＮＷ＜ｎ＞、ＣＰＬ、ENN信号を出力し、「ロー」レベルのＥＮＰ、ＥＱＮ、リセット信号を出力する。
冗長コーディング部はＲＰＵＬ＜ｎ＞信号を出力する前に冗長マスタセルを通してマスタ信号を出力し、冗長コーディングセル１６１などを通して冗長コーディングセルに格納されていた欠陥カラムアドレスと入力アドレスとが一致する場合ＲＳ１とＲＳ２が連結されるようにする。
【０１７８】
また、欠陥ビットが発生して既存のデータを該当欠陥カラムアドレスデータと該当欠陥ＩＯデータのＦＩＯＮ＜ｎ＞に変える時は図１６と図２２の冗長コーディングセルに欠陥カラムアドレス情報を記憶させ、図２１に示すように、回路を用いてマスタセルを活性化させ、図２３の冗長ＩＯコーディングセルを用いてＲＩＯ＜ｑ＞バスとＩＯ＜ｒ＞バスを連結する。
また、正常動作の場合は正常ＩＯパス部１４６にＲＩＯＤＩＳ信号を出力してＭＩＯ＜ｒ＞バスとＩＯ＜ｒ＞バスを連結して正常な動作が可能にする。
【０１７９】
以上本発明の好適な一実施形態に対して説明したが、実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【０１８０】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリデバイスのリペア方法及び回路によると、次のような効果がある。
第一に、ユーザのプログラム設定（暗号化）によってリペア動作を制御できるので、いつでも再び冗長を変えたり追加したりできる。
第二に、いつでも再び冗長を変えたり追加したりできるのでメモリテストのなかに発生した欠陥を何時でも再び修理できるのでインベッディッドエフラム（ｅｍｂｅｄｄｅｄ  ＦｅＲＡＭ）と単品で有用に用いることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示した特性図である。
【図２】従来技術による不揮発性強誘電体メモリデバイスの単位セル構成図である。
【図３】従来不揮発性強誘電体メモリデバイスのリペアルゴリズムを示したブロック構成図。
【図４】本発明による不揮発性強誘電体メモリデバイスのリペアルゴリズムの概略的なブロック構成図。
【図５】本発明の第１の実施形態による不揮発性強誘電体メモリデバイスのロー冗長アルゴリズムブロック構成図。
【図６】単位冗長コーディング部のブロック構成図。
【図７】冗長コントロール部の詳細回路図。
【図８】プリデコーデダ部の回路構成図。
【図９】ポストデコーダ部の冗長ワ−ドライン／プレートラインドライバと冗長アレイ部の信号入／出力関係を示す構成図。
【図１０】冗長アレイ部及びメインセルアレイ部とこれらが駆動するためのドライバの構成を示す図。
【図１１】冗長ワードライン／プレートラインドライバの詳細回路図。
【図１２】図６の冗長マスタセルの回路構成図。
【図１３】図６の冗長コーディングセルの回路構成図。
【図１４】本発明の第２の実施形態による不揮発性強誘電体メモリデバイスのコラム冗長アルゴリズムブロック構成図。
【図１５】図１４のコアマット部のブロック構成図。
【図１６】プログラマブル冗長コーディング部を構成する単位冗長コーディング部のブロック構成図。
【図１７】プログラマブル冗長コーディング部を構成する冗長コントロール部の詳細回路図。
【図１８】冗長ＩＯマルチプレクサコーディング部の構成図。
【図１９】正常ＩＯパス部の構成図。
【図２０】図１９の伝送ゲートの回路構成図。
【図２１】図１６の冗長マスタセルの回路構成図。
【図２２】図１６の冗長コーディングセルの回路構成図。
【図２３】冗長ＩＯコーディングセルの回路構成図。
【図２４】ステートダイアグラム生成部の命令語処理制御状態構成図。
【図２５】命令語処理のためのブロック構成図。
【図２６ａ】図２５を構成するブロックの詳細回路図。
【図２６ｂ】図２５を構成するブロックの詳細回路図。
【図２６ｃ】図２５を構成するブロックの詳細回路図。
【図２６ｄ】図２５を構成するブロックの詳細回路図。
【図２７】図２６ｃのＤフリップフロップの詳細回路図。
【図２８】クロック信号発生のための詳細回路図。
【図２９】冗長アレイ部の３２個の単位冗長コーディング部のうち一つを選択し、選択された単位冗長コーディング部に入力するセット、リセット信号を生成する回路図。
【図３０】プログラムイネーブル信号によるＣＰＬとＥＮＷ＜ｎ＞信号出力回路図。
【図３１】電源供給モード時不揮発性強誘電体メモリデバイスの動作を示すタイミング図。
【図３２】図２８の動作波形図。
【図３３】図３０に示した回路の動作タイミング図。
【符号の説明】
５１  ローアドレスバッファー部   ５２  アドレスラッチ
５３  ステートダイアグラム生成部
５４  プログラマブル冗長コーディング部
５５  プリデコーダ部         ５６  ポストデコーダ部
５７  冗長ワードライン／プレートラインドライバー
５８  ワードライン／プレートラインドライバー
５９  冗長セルアレイ部
６０  メインセルアレイ部
１４０  カラムアドレスバッファー部
１４５  コアマット部         １４６  正常ＩＯパス部
１４７  データ入／出力バッファー部
【図１】
0004732670.tif 000003
【図２】
0004732670.tif 000004
【図３】
0004732670.tif 000005
【図４】
0004732670.tif 000006
【図５】
0004732670.tif 000007
【図６】
0004732670.tif 000008
【図７】
0004732670.tif 000009
【図８】
0004732670.tif 000010
【図９】
0004732670.tif 000011
【図１０】
0004732670.tif 000012
【図１１】
0004732670.tif 000013
【図１２】
0004732670.tif 000014
【図１３】
0004732670.tif 000015
【図１４】
0004732670.tif 000016
【図１５】
0004732670.tif 000017
【図１６】
0004732670.tif 000018
【図１７】
0004732670.tif 000019
【図１８】
0004732670.tif 000020
【図１９】
0004732670.tif 000021
【図２０】
0004732670.tif 000022
【図２１】
0004732670.tif 000023
【図２２】
0004732670.tif 000024
【図２３】
0004732670.tif 000025
【図２４】
0004732670.tif 000026
【図２５】
0004732670.tif 000027
【図２６ａ】
0004732670.tif 000028
【図２６ｂ】
0004732670.tif 000029
【図２６ｃ】
0004732670.tif 000030
【図２６ｄ】
0004732670.tif 000031
【図２７】
0004732670.tif 000032
【図２８】
0004732670.tif 000033
【図２９】
0004732670.tif 000034
【図３０】
0004732670.tif 000035
【図３１】
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【図３２】
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【図３３】
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