(57)【特許請求の範囲】
【請求項１】
差分出力の接続部と、前記差分出力での同相モード信号を調整する同相モード調整用入力とを持つ、機能回路と、
前記差分出力と前記同相モード調整用入力との間でカップリングされた、同相モードフィードバック回路とを備えるデバイスであって、
前記同相モードフィードバック回路が複数のＩＧＦＥＴを含み、前記ＩＧＦＥＴの各々がチャネルおよびバックゲートを有し、前記差分出力の各接続部が、前記ＩＧＦＥＴの各々のチャネルを流れる電流に対してそれぞれ影響を及ぼすように、前記ＩＧＦＥＴのそれぞれのバックゲートにカップリングされており、前記ＩＧＦＥＴの各々のチャネルを流れる電流に対するそれぞれの影響の総和が、前記同相モード調整用入力に対するフィードバックを決定する、デバイス。
【請求項２】
前記同相モードフィードバック回路に電力を供給する電源接続部をさらに備えるとともに、前記ＩＧＦＥＴのゲート電極が前記電源接続部に接続されて、前記ＩＧＦＥＴが導電状態となり、前記ゲート電極の電位と前記電源接続部の電位が実質的に同じになる、請求項１に記載のデバイス。
【請求項３】
前記ＩＧＦＥＴの前記チャネルを流れる電流を合計することによって和電流を形成し、且つ、前記和電流を用いて、前記同相モード調整用入力に供給される出力電流を制御する回路を備える、請求項１に記載のデバイス。
【請求項４】
前記同相モードフィードバック回路が、前記差分出力の前記接続部のそれぞれにカップリングされている少なくとも２つの同相モード調整用電流源出力を有し、これによって前記ＩＧＦＥＴの前記チャネルを流れる前記和電流に依存して、前記同相モード調整用電流源出力の各々に実質的に同一の出力電流を供給する、請求項３に記載のデバイス。
【請求項５】
バックゲートとチャネルを有する複数のさらなるＩＧＦＥＴを備え、
前記差分出力の各々の接続部が前記さらなるＩＧＦＥＴのそれぞれのバックゲートにカップリングされ、前記さらなるＩＧＦＥＴの各々のチャネルを流れる電流に対してそれぞれ影響を及ぼし、
前記さらなるＩＧＦＥＴの各々のチャネルを流れる電流に対するそれぞれの影響の総和と、前記ＩＧＦＥＴの各々のチャネルを流れる電流に対するそれぞれの影響の総和とが、前記フィードバックを共同で決定し、
前記さらなるＩＧＦＥＴの各々のチャネルを流れる電流に対するそれぞれの影響の総和と、前記ＩＧＦＥＴの各々のチャネルを流れる電流に対するそれぞれの影響の総和とが、互いに反対の符号を持つ前記差分出力での前記差分電圧に依存し、
これによって前記差分出力での差分電圧に対する依存性が少なくとも部分的に互いに補償しあう、請求項１に記載のデバイス。
【請求項６】
前記機能回路が差分入出力式のオペアンプ回路である、請求項１に記載のデバイス。
【請求項７】
前記機能回路が差分入出力式のオペアンプ回路である、請求項３に記載のデバイス。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は差分出力（differential output）を持つ機能回路を含むデバイスに関する。
【０００２】
背景技術
ジョンズ(David A. Johns)とマーチン(Ken Martin)によって書かれ１９９７年にワイリー社(John Wiley and Sons)によって発行された「アナログ集積回路」とう題名の本に、差分出力と、この差分出力の電位の同相モードを制御するための同相モードフィードバック回路とを持った、オペアンプが記述されている。
【０００３】
差分出力の回路、例えばオペアンプは、その出力信号を、２つの出力接続部における電位または電流同士間の差として送出する。これと対照的に、シングルエンド出力の回路はその出力を電源接続部に対する電位として送出する。シングルエンド出力部を持った回路と比較して、差分出力を持った回路は、基板と電源のノイズの除去性が改良され、動的範囲が広がり、システマティックオフセットの消去性や減少性が増す。
【０００４】
差分出力の同相モード（common mode）電位、すなわち２つの出力接続部での電位の平均は出力信号にとってはなんら意義はない。しかしながら、回路が適切に動作することを保証するためには、同相モード電位はある設定電位の近傍に保たなければならない。同相モードフィードバック回路は一般的には、差分出力の同相モードを調節するために用いられる。
【０００５】
ジョンズとマーチンは、各々が電流源および第１と第２のＩＧＦＥＴを含む２つの差分対から成る同相モードフィードバック回路を開示しているが、この場合、各対における第１のＩＧＦＥＴのゲートは差分出力の接続部の内のそれぞれ一方にカップリングされており、第２のＭＯＳＦＥＴのゲートは基準電位にカップリングされている。（ＩＧＦＥＴとはInsulating Gate Field Effect Transistorの略であって一般的にはＭＯＳＦＥＴ（Metal Oxide Silicon Field Transistor）とも呼ばれ、ポリシリコンゲート電極を含むある種のゲート電極を持ったＦＥＴを含むものと解釈される）。差分対の出力は、基準電位と同相モード電位間の差に比例する電流が発生するように合成される。この電流をフィードバックとして用いて、差分出力の同相モードを制御する。
【０００６】
この同相モードフィードバック回路は、差分対の接続部の電位が差分対の動作範囲内にある場合、すなわち、電源電位から、ＩＧＦＥＴしきい値と電流源飽和電圧を加算した値を、減算した値未満である場合にしか正常に動作しない。一般的には、電源電位同士間の電位範囲である１．２ボルトという値は差分出力部での電位としては用いることはできないことを意味する。低電源範囲の回路の場合、これはかなり制限となる。
【０００７】
発明の概要
とりわけ、本発明の目的は、差分出力部での電位が変化し得る範囲を増すことを可能とすることにある。
【０００８】
本発明によれば、同相モードフィードバック回路がＩＧＦＥＴを備えているが、差分出力の接続部は、同相モードに依存するチャネル電流に影響するようにバックゲートにカップリングされている。影響の和を用いて、同相モードを同相モード制御入力にフィードバックさせる。
【０００９】
バックゲートに可変電位を印加した場合、ＩＧＦＥＴは、その電位がＩＧＦＥＴのゲートに印加された場合よりも、広い範囲にわたって動作可能である。したがって、同相モードフィードバック回路はより広い範囲にわたって動作可能である。
【００１０】
ＩＧＦＥＴのゲートは、電源接続部の内の１つに接続し、これによって、ＩＧＦＥＴができる限り広い電位範囲にわたって動作可能となるようにするのが望ましい。
【００１１】
本発明によるデバイスのある実施形態では、ＩＧＦＥＴを流れる電流を合計して、例えば、電流ミラー技法を用いたりおよび／またはＩＧＦＥＴのチャネルから調整用入力部に至る電流経路を提供することによって、機能回路の同相モード調整用入力部に供給される電流を決定するようになっている。したがって、この電流の合計が変化すると、同相モード電圧が調整される。
【００１２】
同相モードフィードバックが差分出力電圧に対する残留依存性を示すことがあり得る。これが問題となるといけないので、この残留依存性を、バックゲートが差分出力の接続部にカップリングされた追加のＩＧＦＥＴを用いて減少させ、これによって、この追加のＩＧＦＥＴ中を流れる電流が既述のＩＧＦＥＴの残留効果に対する補償効果を持つように、同相モード電位がそのチャネル電流にさらに影響を及ぼすようにしてもよい。
【００１３】
本発明のこれらの利点ある態様および他の態様は添付図面を用いて非制限的な例を参照して説明する。
【００１４】
【発明の実施の形態】
差分出力および同相モードフィードバック回路を備えるオペアンプの例を図１に示す。 回路は供給接続部ＶｃｃおよびＶｅｅを備える。オペアンプは同相の供給接続部を持つ第１および第２ＰＭＯＳトランジスタ１２ａ、ｂを含む差分対、および同相供給接続部とＶｃｃ供給接続部間に接続された電流源１０を含む。オペアンプは供給接続部ＶｅｅとＶｃｃ間に接続された第１および第２電流ホールディングブランチを含み、その各々はノード１５ａ、ｂ、ＮＭＯＳトランジスタ１４ａ、ｂのチャネル、差分出力１６ａ、ｂの接続部、電流源１６ａ、ｂ、および電源接続部Ｖｃｃを順次含む。第１および第２電流源のドレインはそれぞれ２つの電流ホールディングブランチの１つのノード１５ａ、ｂにそれぞれ接続される。第１および第２ＮＭＯＳトランジスタのゲートはバイアス電圧接続部ＶＢに接続される。
【００１５】
同相モードフィードバック回路１８は、差分出力の接続部１７ａ、ｂおよび電流ホールディングブランチの間に接続される。制御回路は差分出力接続部１７ａ、ｂにカップリングする入力を有する。同相モードフィードバック回路は制御可能な電流源出力１９ａ、ｂを有する。制御可能電流源出力１９ａ、ｂはまたそれぞれ一方の電流ホールディングブランチの一部であり、それぞれはノード１５ａ、ｂのそれぞれ１つに接続されて、電流に高インピーダンスを付与する。
【００１６】
同相モードフィードバック回路１８の中にＭＯＳトランジスタ２１０ａ、ｂがある。差分出力の接続部１７ａ、ｂはそれぞれ一方のＭＯＳトランジスタ２１０ａ、ｂのバックゲートに接続される。（図１に示されていない）他の回路が、ＭＯＳトランジスタ２１０ａ、ｂを制御可能な電流源出力１９ａ、ｂにカップリングする。
【００１７】
作動中、入力電位が、差分対内のＰＭＯＳトランジスタ１２ａ、ｂのゲートに印加される。入力電位は、ＰＭＯＳトランジスタ上の差分対における、電流源１０からの電流のＰＭＯＳトランジスタの分配を制御する。
【００１８】
ホールドバック分岐はこの配分を差分出力の接続部１７ａ、ｂへ渡す。電流源１６ａ、ｂおよび制御可能電流出力１９ａ、ｂによって等しい電流が電流ホールディングブランチに供給される。その結果、差分対内のＰＭＯＳトランジスタ１２ａ、ｂによって供給される電流間の差が、差分出力の接続部１７ａ、ｂにおける電流間の差を決定する。第１および第２のＮＭＯＳトランジスタ１４ａ、ｂはカスコードとして働き、ノード１５ａ、ｂを差分出力の接続部１７ａ、ｂにおける電位の変化から遮断する。
【００１９】
同相モードフィードバック回路１８によって、接続部１７ａ、ｂの同相モード電位（それらの合計の半分）が所定の電位に保たれる。この目的のために同相モードフィードバック回路１８は、基準電位および差分出力の接続部１７ａ、ｂの電位の同相モード間の差を検知する。同相モードフィードバック回路１８は、その差に応じて（その差に比例して）、差分出力の接続部１７ａ、ｂを通る電流を調整する。それはネガティブ・フィードバック・ループをもたらして、差分出力の同相モードを実質的に基準電位に維持する。
【００２０】
図１の特定の回路において、同相フィードバック回路１８は電流ホールディングブランチを経由して差分出力の接続部１７ａ、ｂを通る電流を調整する。電流源は電流ホールディングブランチの全ての端子において接続されているので、同相モードフィードバック回路１８によって供給される電流は差分出力の接続部１７ａ、ｂに流入しなければならない。同相モードフィードバック回路１８は両方の制御可能電流源出力１９ａ、ｂから同じ電流を供給するように配置されている。
【００２１】
差分出力の同相モード電位が所望の基準電位に等しいときは、同相モードフィードバック回路１８は、差分出力において正味の同相モード電流が実質的に存在しないようにする。即ちその場合それは、電流出力１９ａ、ｂが「ゼロ入力」電流を供給するようにする。その「ゼロ入力」電流の合計は、差分対の電流源１０および電流ホールディングブランチの電流源１６ａ、ｂからの電流の合計に実質的に等しい。差分出力の同相モード電位が所望の電位から逸れたときは、電流出力１９ａ、ｂからの電流はその変位に比例して変化する。
【００２２】
本発明は図１に示す特定の構成に限定されない。例えば差分対のトランジスタのドレインを差分出力へ接続するためのすべての経路を、用いてもよい。例えば電流ホールディングブランチを省いて、差分対内のトランジスタ１２ａ、ｂのドレインから直接出力を得てもよい。差分対の代りにより複雑な入力回路を用いてもよい。回路は差分アンプである必要さえ無く、差分出力をもつどのような回路でもよい。本質的なことは、同相モードフィードバック回路が含まれており、それが回路の出力において同相モードコンポーネントを調節するということである。
【００２３】
差分出力の接続部の電位が広範囲にわたって変化するときに同相モードフィードバック回路１８が作動を維持するということが重要である。このために、差分出力の接続部１７ａ、ｂの電位はＭＯＳトランジスタ２１０ａ、ｂのバックゲートを通じて同相モードフィードバック回路１８に影響を与える。差分出力の接続部１７ａ、ｂの電位はバックゲートを通じてＭＯＳトランジスタ２１０ａ、ｂのチャネルを流れる電流および／またはチャネルを横断する電圧に影響を及ぼし、この電流および／または電圧は、制御可能差分電流源出力によって供給される電流の調整を制御する。
【００２４】
この目的のためにバックゲートを用いることによって広い作動範囲が得られる；作動範囲についての唯一の条件は、ソースおよびドレインからバックゲートへの接合ダイオードがその伝導性を排除するということである。ＰＭＯＳトランジスタ１７ａ、ｂの場合、このことはバックゲート電位が約５００ｍＶより大きく、且つ、ソース／ドレイン電位の最高値より小さく維持されなければならないことを意味する。従って、これらのドレイン電位がＶｅｅの近傍に保たれていれば、同相モードフィードバック回路１８は差分出力の接続部１７ａ、ｂの電位をほとんど供給電圧の全範囲にわたって取り扱うことが可能となる。（同様にＮＭＯＳトランジスタ２１０ａ、ｂの場合は、電位は約５００ｍＶより小さく、且つ、ソース／ドレイン電圧の最低値より大きくすべきであり、これらのソース／ドレイン電圧がＶｃｃ近傍に保たれていれば広い作動範囲が実現される）。
【００２５】
様々な回路を用いて、制御可能な電流出力１９ａ、ｂを通る電流をＭＯＳトランジスタ２１０ａ、ｂを横切る電流および／または電圧の関数として制御することが可能である。そのような回路のいくつかを以下に示す。
【００２６】
本発明に従う同相モードフィードバック回路１８の第１の実施形態を図２に示す。図２の同相モードフィードバック回路は、検知回路２０、２１ａ、ｂ、電流制御回路２３、および同一の第１、第２、第３の制御可能電流源２２ａ〜ｃを含む。第１および第２制御可能電流源２２ａ、ｂは、第１および第２電流源出力１９ａ、ｂに接続する出力をそれぞれ持つ。
【００２７】
図２の検知回路は、出力を検知分岐２１ａおよび基準分岐２１ｂに渡す同相電流源２０を含む。検知分岐は供給電圧接続部Ｖｅｅにカップリングされた出力を持ち、基準分岐は第３制御可能電流源２２ｃの出力および電流制御回路２３にカップリングされた出力を持つ。電流制御回路は第１、第２および第３の制御可能電流源２２ａ〜ｃの制御入力にカップリングされた出力を持つ。
【００２８】
検知分岐は第１および第２の電流分岐２５ａ〜ｂを含む。基準分岐は第３電流分岐２５ｃを含む。各電流分岐２５ａ〜ｃは、直列に接続された第１および第２ＰＭＯＳトランジスタ２１０ａ〜ｃ、２１２ａ〜ｃのチャネルを含む。トランジスタ２１０ａ〜ｃ、２１２ａ〜ｃのゲートは電源接続部Ｖｅｅに接続する。
【００２９】
電流制御回路２３は、ＮＭＯＳトランジスタ２３２のチャネル経由で第１ノードにカップリングされた電流源２３０を含む。ＮＭＯＳトランジスタ２３２のゲートはバイアス電圧接続部ＶＢにカップリングされる。電流源２３０およびＮＭＯＳトランジスタ２３２のチャネル間の第２ノードは第１、第２および第３制御可能電流源２２ａ〜ｃの制御入力にカップリングされる。
【００３０】
第１および第２電流分岐２５ａ〜ｃ内の第１ＰＭＯＳトランジスタ２１０ａ〜ｂのバックゲートは、差分出力の第１接続部１７ａおよび差分出力の第２接続部１７ｂに接続する。第１および第２電流分岐２５ａ〜ｂ内の第１ＰＭＯＳトランジスタ２１０ａ、ｂのドレインは、相互に接続される。
【００３１】
基準分岐２１ｂ内の第１ＰＭＯＳトランジスタ２１０ｃのバックゲートは、基準電位に接続される。
【００３２】
作動中、図１の電流ホールディングブランチ内の電流源１６ａ、ｂはそれぞれ電流Ｉを供給し、差分対の電流源１０は電流２Ｉを供給すると想定している。同相電流源２０は電流３Ｉを供給し、同相制御回路２３の電流源２３０は電流Ｉを供給する。基準分岐２１ｂを通る電流をＹとする。
【００３３】
電流制御回路２３は、第１、第２および第３電流源２２ａ〜ｃによって供給される電流がそれぞれ実質的にＩ＋Ｙに等しくなるように働く。
【００３４】
このことは、電流Ｉが電流制御回路２３内の電流源２３０によって第１ノードに供給され、電流Ｙが第３電流分岐２５ｃによって供給されるので、達成される。制御可能電流源２２ａ〜ｃの制御電圧は、この電流が第３制御可能電流源２２ｃからの電流によって均衡するまで第２ノードにおける電位によって調整される。
【００３５】
ノード１５ａ、ｂに供給される電流の合計はこうして、（差分対の電流源からの）２Ｉプラス（電流ホールディングブランチ内の電流源１６ａ、ｂからの）２Ｉマイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの）２（Ｉ＋Ｙ）となり、即ち２（Ｉ−Ｙ）となる。
【００３６】
同相モードフィードバック回路１８は、ノード１５ａ、ｂに供給される電流の合計が実質的にゼロになるまで即ちＹ＝Ｉになるまで、電流ホールディングブランチに供給される電流を調節する。差分出力の接続部の同相モード電位はこの合計がゼロであるときだけ安定している。
【００３７】
ゼロの差分出力電圧において、即ち差分出力の接続部１７ａ、ｂの電位が等しい場合、差分出力の接続部１７ａ、ｂにおけるかつ第１および第２電流分岐２５ａ、ｂの第１ＰＭＯＳトランジスタ２１０ａ、ｂのバックゲートに供給される電圧が調節されて第３電流分岐内の第１ＰＭＯＳトランジスタ２１０ｃのバックゲートに供給される基準電圧に等しくなるときに、Ｙ＝Ｉとなり得る。
【００３８】
差分出力電圧がゼロから増加する場合、ＰＭＯＳトランジスタ２１０ａ、ｂの１つを通る電流は増大し、他方のＰＭＯＳトランジスタ２１０ａ、ｂを通る電流はほぼ同量だけ減少する。従って、これらの２つの電流の合計はなおゼロの差分出力電圧に対する場合とほぼ同じであり、同相モード電位は基準電位の近傍に留まる。
【００３９】
同相モードフィードバック回路の第１の変更例を図３に示す。図２の回路との相違は、第１および第２電流分岐が供給ノードＶｅｅに接続せず、それぞれ第１および第２制御可能電流源２２ａ、ｂの出力に接続していることである。さらに電流制御回路２３は基準電流分岐２１ｂおよび第３制御可能電流源２２ｃ間の第１ノードに接続する追加的な電流源２３４を含む。
【００４０】
図３の回路の作動中、第１および第２電流分岐２５ａ、ｂからの電流は制御可能電流源の出力１９ａ，ｂにおける正味の電流に寄与する。第１および第２電流分岐２１ａ〜ｂ内の第２ＰＭＯＳトランジスタ２１２ａ、ｂは等しく、且つ、等しい端子電圧を持つので、第１および第２電流分岐２５ａ、ｂからの電流はそれぞれ（３Ｉ−Ｙ）／２に等しくなる。
【００４１】
（Ｙ＝Ｉのときに、所望の同相モード電位で）安定な状態において、これは各出力ノード１９ａ、ｂにおける正味電流から電流を差し引く。これを補正するために、追加的な電流源２３４は電流Ｉを供給して制御可能電流源２２ａ〜ｃの出力電流をＩから２Ｉ＋Ｙ強制的に増加させる。
【００４２】
その結果、各出力ノードにおける正味電流は（Ｉ＋３Ｙ）／２となる。こうしてノード１５ａ、ｂに供給される電流の合計は、（差分対の電流源１０からの）２Ｉプラス（電流ホールディングブランチ岐内の電流源１６ａ、ｂからの）２Ｉマイナス（同相モードフィードバック回路１８の電流源出力１９ａ、ｂからの）３（Ｉ−Ｙ）となり、即ち３（Ｉ−Ｙ）となる。再び、同相モードフィードバック回路はトランジスタ２１０ａ、ｂのバックゲートの平均の電位を基準電圧に調整することによって、この正味電流をゼロ（Ｙ＝Ｉ）に調節する。
【００４３】
図３の回路は、図２の２Ｉと比較して３Ｙへの電流分岐２５ｃ内の電流Ｙに関して、正味出力ノードの感度を増大させる。
【００４４】
本発明から逸脱することなしに多くの変形例が図２および３の回路に適用可能であることに注意されたい。第３の制御可能電流源２２ｃは第2制御可能電流源とは異なって、電流増幅（または減少）要素を作ってもよい。同相電流源２０によって、ホールディングブランチ内の電流源１６ａ、ｂによって、差分対内の電流源１０によって、または制御回路内の電流源によって、異なる電流を供給してもよい。重要なことは、差分出力の接続部１９ａ、ｂに供給される正味の同相モード電流である。この正味電流はこれらの接続部１７ａ、ｂの同相モード電位によって影響を受けるべきであり、また、様々な電流源が、その和が、この同相モード電位がほぼ所望の同相モード電位にあるときにゼロである正味電流を生じさせるように選択されるべきである。
【００４５】
図４に、図１と図３のシミュレーションによって得られたグラフを示す。このグラフは差分出力電圧と同相モード出力電位を、差分対のトランジスタ１２ａ、ｂのゲートにおける差分入力電圧の関数として示している。この同相モード出力電位は、差分出力電圧の広い範囲にわたって実質的に一定であることが分かる。差分電圧がより大きくなると変位が発生するが、この理由は、このような場合には電流分岐２５ａ、ｂの内の一方における電流の減少は、他の電流分岐２５ａ、ｂ中の電流の増加をその非線形性のために正確には補償しない。
【００４６】
図５に同相モードフィードバック回路のさらなる実施形態を示す。図２の回路と比較して、追加のＰＭＯＳトランジスタ２１４ａ〜ｃが電流分岐２５ａ〜ｃの各々に追加されている。追加ＰＭＯＳトランジスタ２１４ａ〜ｃのチャネルは、第１のＰＭＯＳトランジスタ２１０ａ〜ｃのチャネルと第２のＰＭＯＳトランジスタ２１２ａ〜ｃのチャネル間に挿入されている。
【００４７】
第１と第２の分岐中の追加ＰＭＯＳトランジスタ２１４ａ〜ｂのバックゲートは差分出力の接続部１７ａ、ｂにカップリングされているが、各電流分岐２１ａ〜Ｃでは、同じ電流分岐中の第１のＰＭＯＳトランジスタ２１０ａ、ｂ以外のこれら接続部１７ａ、ｂの内の別の１つにカップリングされている。第１と第２の電流分岐中の追加ＰＭＯＳトランジスタ２１４ａ、ｂのドレインは接続されているが、図４とは異なって、これらの電流分岐２１ａ、ｂ中の第１のＰＭＯＳトランジスタ２１０ａ、ｂのドレイン同士間に接続部はない。
【００４８】
第３の電流分岐２１ｃでは、第１のトランジスタ２１０ｃと追加のトランジスタ２１４ｃ双方のバックゲートが基準電位にカップリングされている。
【００４９】
図５の回路では、図２の接続と類似の接続の代わりに、図３に示すように電流分岐も接続してもよい。
【００５０】
動作については、図５の同相モードフィードバック回路１８は、図２または３のそれと同様の動作をする。
【００５１】
図６に図５の回路のシミュレーションを示す。差分出力電圧に対する同相モード電位の軽少な依存性が図３のそれとは異なっていることが分かる。より大きい差分出力電圧に対する同相モード電位の軽少な上昇ではなく、軽少な低下が認められる。
【００５２】
図５の回路では、第１と第２の電流分岐２５ａと２５ｂ中の第１のＰＭＯＳトランジスタ２１０ａと２１０ｂのドレイン同士間の接続部が追加され得る。この接続によって図６の軽少な低下が軽少な上昇に転じることが分かった。
【００５３】
各々が自身の共通電流源２０を持つ２セット以上の電流分岐２５ａ〜２５ｃを１つの同相モードフィードバック回路１８に合成してもよい。この場合、これらの電流分岐のセットによって発生した差分出力電圧に対する依存性が付加される。差分出力電圧に対する依存性が反対（上昇と低下）である場合、その結果得られる依存性は合成された電流分岐のそれより軽少となる。
【００５４】
図７に、２セットの電流分岐２５ａ〜２５ｆを合成した同相モードフィードバック回路１８の例を示す。各電流分岐が、３つのＰＭＯＳトランジスタ２１０と２１４ａ〜２１４ｆと２１２ａ〜２１２ｆのチャネルを含んでいる。各電流分岐２５ａ〜２５ｆ中の第１のトランジスタ２１０ａ〜２１０ｆと追加のトランジスタ２１４ａ〜２１４ｆのバックゲートは互いに接続されている。各セット中の第１の電流分岐では、これらのバックゲートは差分出力の接続部の内の第１の接続部１７ａに接続されている。各セットの第２の電流分岐では、これらのバックゲートは差分出力の接続部の内の第２の接続部１７ｂに接続されている。各セットの第３の電流分岐では、これらのバックゲートは基準電位に接続されている。
【００５５】
２つのセット２５ａ〜Ｃと２５ａ〜ｆの相違は、互いに異なった電流分岐２１ａ〜ｆのＰＭＯＳトランジスタ２１０ａ〜ｆと２１４ａ〜ｆのドレイン同士間の接続にある。第１のセット２１ａ〜ｃでは、最初の２つの電流分岐の第１のＰＭＯＳトランジスタ２１０ａ、ｂのドレインが接続されているだけである。第２のセット２１ｄ〜ｆでは、ＰＭＯＳトランジスタ２１０ｄ、ｇのドレインと追加のＰＭＯＳトランジスタ２１４ｄ、ｇのドレインが相互に接続されている。
【００５６】
図８に、図７の回路のシミュレーションの結果を示す。差分出力電圧に対する共通電位の依存性が減少していることが分かる。
【００５７】
図９に、同相モードフィードバック回路１８のさらなる実施形態を示す。回路１８は２セットの電流分岐２５ａ〜ｃと２５ｄ〜ｆを含んでいるが、その各々が自身の共通電流源２０と２９を持っている。これらの電流分岐のセットの出力は一緒に接続されて制御電流ミラー２７となっているが、これは出力分岐を流れる電流の和を制御電流出力部１９ａ、ｂに反射する（reflect）。
【００５８】
電流分岐２５ａ〜ｆは各セット中に電流ミラーとして配置されているが、この電流ミラーは、１つの分岐２５ｂ、ｅによって引かれた電流を同じセットの他の２つの分岐２５ａ、ｃ、ｄ、ｆ中に反射する。反射の相等性の程度は差分出力の接続部１７ａ、ｂの電位によって影響される。この目的のために、第１のセットは、差分出力の接続部１７ａの内の第１の接続部に接続されているバックゲートを有するミラートランジスタ２１０ａを持つ第１の分岐２１ａを含んでいる。第２のセットにおいては、第１の分岐２１ｄが、差分出力の接続部１７ｂの内の第２の接続部に接続されているバックゲートを持つミラートランジスタ２１０ｄを有している。
【００５９】
第１と第２のセットの第３の分岐２１ｃは、基準電位に接続されたバックゲートを持つミラートランジスタ２１０ｃを有している。これらの分岐の出力は制御電流ミラー２７の入力に接続されている。
【００６０】
動作中は、共通電流源２０と２９の双方が電流３Ｉを供給する。電流分岐の各セット中の電流ミラーの入力分岐が電流Ｉを引く。差分出力の接続部１７ａ、ｂの電位が基準電位に等しい場合、双方のセット２１ａ〜ｃ、２１ｄ〜ｆ中の第１と第３の分岐２１ａ、ｃ、ｄ、ｆが等しい電流Ｉを引き、制御可能電流源出力部１９ａ、ｂが電流２Ｉを反射する。
【００６１】
差分出力の接続部１７ａ、ｂの電位が基準電位から変位すると、これによって、接続部１７ａ、ｂがバックゲートに接続されている分岐２１ａ〜ｃと２１ｄ〜ｆのセットの第１と第３の分岐２１ａ、ｃ、ｄ、ｆ間に不等な電流配分が発生する。その結果、第３の分岐２１ｃ、ｆが電流Ｉ＋Ｙ１とＩ＋Ｙ２を引くが、ここで、Ｙ１とＹ２は、基準電位と差分出力の接続部１７ａ、ｂの内のそれぞれの電位との間の差に比例する変位電流である。その結果、電流２Ｉ＋Ｙ１＋Ｙ２が制御可能電流源出力部１９ａ、ｂに反射され、差分出力部での同相モードの正味電流はＹ１＋Ｙ２となる。Ｙ１＋Ｙ２の和は同相モード電位と基準電位との差に比例し、この和は差分出力電圧には実質的に依存しない。
【００６２】
図１０に、同相モードフィードバック回路１８の別の実施形態を示す。この同相モードフィードバック回路は、２つの電流分岐、基準分岐および検知分岐から成る２つのセット１０２ａ、ｂと１０２ｃ、ｄとを含んでいる。各セットは、２つの分岐１０２ａ〜ｄを介して平行に電源ノードＶｅｅにカップリングされている自身の共通電流源１００ａ、ｂを有している。これらの電流分岐は各々が、ＰＭＯＳトランジスタ１０４ａ〜ｄのチャネルを含んでいる。ＰＭＯＳトランジスタ１０４ａ〜ｄのゲートが電源接続部Ｖｅｅに接続されている。
【００６３】
それぞれのセットの検知分岐中のＰＭＯＳトランジスタ１０４ａ、ｃのバックゲートは、差分出力の接続部１７ａ、ｂのそれぞれに接続されている。基準分岐中のＰＭＯＳトランジスタ１０４ｂ、ｄのバックゲートは、基準電位Ｖｒｅｆに接続されている。
【００６４】
この回路は、第１、第２および第３の制御可能電流源１０６ａ〜ｃを含んでいる。第１と第２の制御可能電流源１０６ａ、ｂは同相モードフィードバック回路１８の出力部１９ａ、ｂのそれぞれに接続されている。第３の電流源１０６ｃは、基準分岐中のＰＭＯＳトランジスタ１０４ｂ、ｄのチャネルと電源接続部Ｖｅｅ間に接続されている。制御可能電流源１０６ａ〜ｃの制御入力部は互いに対してと、第３の制御可能電流源１０６ｃと基準分岐中のＰＭＯＳトランジスタ１０４ｂ、ｄのチャネルの間のノードと、に接続されている。
【００６５】
動作中は、共通電流源１００ａ、ｂは、固定電流２Ｉを供給し、基準分岐はそれぞれＹ１とＹ２と呼ばれる可変電流を引く。制御可能電流源１０６ａ〜ｃは、基準電流分岐を流れる電流の和であるＹ１＋Ｙ２に等しい電流を引く。差分出力への接続部での同相モードの正味電流は４Ｉ−２＊（Ｙ１＋Ｙ２）である。同相モードフィードバック回路１８はこの同相モード正味電流をゼロとなるように調節する、すなわち、ＰＭＯＳトランジスタ１０４ａ、ｃのバックゲートの電位Ｙ１＋Ｙ２がＩに等しくなるように電流を調整する。差分出力電圧がゼロの場合、Ｙ１＝Ｙ２でありＹ１＋Ｙ２＝２Ｉである。これは、差分出力の接続部１７ａ、ｂの電位がＶｒｅｆに等しいときに発生する。差分出力電圧ゼロでない場合、これは、これらの電位の和がＶｒｅｆに留まる場合にほぼ真に留まる。
【００６６】
結論として、図１〜１０全体にわたって、差分出力の接続部１７ａ、ｂの電位によって、自身が接続されているバックゲートを持つトランジスタを流れる電流を制御する。これらの電流によって、差分出力に対する同相モード電流のフィードバックが決定される。一般に、フィードバック電流はこれらの電流の和の変動に反応して、これと比例した変動を差分出力の接続部に供給される同相モード電流に印加する。このようにして、フィードバック回路は同相モード出力電位を調節する。バックゲートを用いて同相モード出力電位を検知することによって、関連回路は広い電位範囲にわたって動作する。
【図面の簡単な説明】
【図１】  差分出力と同相モードフィードバック回路を持つオペアンプの図である。
【図２】  同相モードフィードバック回路の第１の実施形態の図である。
【図３】  同相モードフィードバック回路の第１の代替例の図である。
【図４】  図１と図３の回路をシミュレーションした結果得られたグラフである。
【図５】  同相モードフィードバック回路のさらなる実施形態の図である。
【図６】  図５の回路のシミュレーションの図である。
【図７】  さらなる同相モードフィードバック回路の１つの例の図である。
【図８】  図７の回路のシミュレーションの結果の図である。
【図９】  同相モードフィードバック回路のさらなる実施形態の図である。
【図１０】  同相モードフィードバック回路の別の実施形態の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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