(57)【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、前記可変抵抗素子に流れる電流を制御可能なバイポーラトランジスタを備え、
前記バイポーラトランジスタと前記可変抵抗素子が、前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極の積層方向と同方向に積層されてなり、
前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方と、前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方とを接続したメモリセルを、行方向及び列方向に夫々複数マトリクス状に配列して構成されたメモリアレイを半導体基板上に備える半導体記憶装置であって、
前記メモリアレイが、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の前記第１電極と前記第２電極の何れか他方を列方向に延伸する共通のビット線に接続して構成され、
前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方の列方向の位置が、行方向に延伸する前記ワード線のストライプパターンに沿って自己整合により位置合わせされ、
前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方が、エッチングにより自己整合により位置合わせされアイランド状の前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方と接続していることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方が形成されるアイランド状の半導体層の一部を所定の膜厚でエッチバックすることで形成された間隙内に、前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方を充填した構造を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記可変抵抗体が金属酸化膜であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記可変抵抗素子が、前記第２電極上に前記可変抵抗体を設け、前記可変抵抗体上に前記第１電極を設けて形成され、
前記第１電極が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記可変抵抗体の材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項６】
前記ペロブスカイト構造の酸化物が、
Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系
（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、
Ｌａ１−ＸＡＥＸＭｎＯ３系
（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、
ＲＥ１−ＸＳｒＸＭｎＯ３系
（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、
Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、
Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、
Ｎｄ１−ＸＧｄＸＭｎＯ３系、
の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ＜１）で表される系の酸化物であることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記可変抵抗体の材料が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、Ｔｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内から選択された少なくとも１種の元素を含んで構成される酸化物であることを特徴とする請求項３または４に記載の半導体記憶装置。
【請求項８】
前記第２電極が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択される元素のシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを特徴とする請求項３〜７の何れか１項に記載の半導体記憶装置。
【請求項９】
前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていることを特徴とする請求項１〜８の何れか１項に記載の半導体記憶装置。
【請求項１０】
前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、
前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを特徴とする請求項１０または１１に記載の半導体記憶装置。
【請求項１３】
前記バイポーラトランジスタの各電極と前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極が、前記半導体基板面に対して垂直に積層されていることを特徴とする請求項１〜１２の何れか１項に記載の半導体記憶装置。
【請求項１４】
請求項１〜１３の何れか１項に記載の半導体記憶装置の製造方法であって、
前記半導体基板に素子分離領域を形成する工程と、
前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、
前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、
前記第３半導体層の一部をパターニングする工程と、
前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、
前記２回のパターニング後の前記第３半導体層の上部に前記第１電極または前記第２電極の一方と前記可変抵抗体を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
前記第２半導体層の少なくとも一部が多結晶シリコン膜であることを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第２半導体層と前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする請求項１４または１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を堆積した後、不純物イオン注入により前記各半導体層に不純物導入を行う工程を有することを特徴とする請求項１４〜１６の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１８】
第１のフォトレジストマスクにて前記ソース線のパターンが定まり、第２のフォトレジストマスクにて前記ワード線のパターンが定まり、前記第２のフォトレジストマスクと第３のフォトレジストマスクにて前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方のパターンが定まることを特徴とする請求項１４〜１７の何れか１項に記載の半導体記憶装置の製造方法。
【請求項１９】
前記２回のパターニング後の前記第３半導体層をエッチバックすることにより当該第３半導体層の周囲に形成された絶縁膜に対して間隙部を形成し、前記間隙部内に前記第１電極または前記第２電極の一方と前記可変抵抗体を堆積し、前記第１電極または前記第２電極の一方と前記第３半導体層と自己整合して接続させることを特徴とする請求項１４〜１８の何れか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル、特に、可変抵抗素子とトランジスタ素子を備えるメモリセル、該メモリセルを備えて構成される半導体記憶装置、及び、その製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ) として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対し、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ  ＬｉｕやＡｌｅｘ  Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法（例えば、特許文献１及び非特許文献１参照）が開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化現象が現れるという極めて画期的なものである。
【０００４】
ここで、図３８は、この現象を利用したメモリアレイの一構造例を示している。このメモリアレイは、１ビット毎に電極にワイヤーが接続されており、書き込み動作時は、このワイヤーを通して書き込み用パルスを印加し、読み出し時は、前記ワイヤーから電流を読み出す構成となっている。
【０００５】
しかし、上記特許文献１に記載の半導体メモリは、１ビット毎に電極にワイヤーを接続する構成であることから、薄膜材料の特性評価は可能であるが、メモリとしての集積度を上げることが困難であるという問題がある。また、書き込み動作、読み出し動作及びリセット動作等を、メモリの外部からの入力信号で制御する構成であるため、従来の半導体メモリのように、メモリデバイス内部において、書き込み動作、読み出し動作及びリセット動作を制御できるものではない。
【０００６】
図３８に記載の半導体メモリに対し、前記現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリ、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、シャープ株式会社の登録商標）がある。このＲＲＡＭは、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）膜、ペロブスカイト型酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを５１ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」と称す。）における抵抗値を読み出すことによって、新規な不揮発性記憶装置が可能であることを意味している。
【０００７】
この結果に基づき、本願の出願人等は、特許文献１に記載の可変抵抗体と同一のペロブスカイト構造をもつＣＭＲ材料ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等を用いて、１つ以上の短い電気パルスを印加することによって、新たな特性を取得することができた。つまり、約±５Ｖの電圧パルスを印加することによって、薄膜材料の抵抗値が数百Ωから約１ＭΩまで変化する特性を取得している。
【０００８】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献１】Ｌｉｕ、Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ、 Ｖｏｌ．７６、ｐｐ．２７４９−２７５１、２０００年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図３９は従来のメモリアレイの構成例を示す回路図である。ＰＣＭＯ材料を使用して形成した可変抵抗素子Ｒｃが４×４のマトリクス状に配置されメモリアレイ１０を構成する。各可変抵抗素子Ｒｃの１端子はワード線Ｗ１〜Ｗ４に、他の１端子はビット線Ｂ１〜Ｂ４に接続される。メモリアレイ１０に隣接して周辺回路３２が設けられる。各ビット線Ｂ１〜Ｂ４にはビットパストランジスタ３４が接続され、インバータ３８への経路を形成する。ビットパストランジスタ３４とインバータ３８との間には負荷トランジスタ３６が接続される。この構成により、メモリアレイ１０の各可変抵抗素子Ｒｃにおける読み出し、書き込みを行うことができる。
【００１０】
この従来のメモリアレイでは、低電圧でメモリを動作することが可能となる。しかし、この書き込み、読み出し方式では、アクセスするメモリセルに隣接するメモリセルへのリーク電流経路が発生するために、読み出し動作時には正しい電流値を評価することができない（読み出しディスターブ）。また、書き込み動作時にも、隣接するメモリセルへのリーク電流が発生するために、正しい書き込み動作ができない虞がある（書き込みディスターブ）。
【００１１】
例えば、読み出し動作において、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗値を読み出す為に、ワード線Ｗ３に電源電圧Ｖｃｃを、ビット線Ｂ２をＧＮＤに、その他のビット線Ｂ１、Ｂ３、Ｂ４及びワード線Ｗ１、Ｗ２、Ｗ４はオープンにし、ビットパストランジスタ３４ａをオンすることによって、矢符Ａ１で示す電流経路を形成することができるため、抵抗値を読み出すことができる。しかし、可変抵抗素子Ｒｃａに隣接する可変抵抗素子Ｒｃに対し、矢符Ａ２、Ａ３等で示す電流経路が発生するため、選択メモリセルにおける可変抵抗素子Ｒｃａの抵抗のみの値を読み出すことはできなくなる（読み出しディスターブ）。
【００１２】
また、可変抵抗素子に接続する電流経路における外部抵抗にばらつきがあると、書き込みに十分な電圧が可変抵抗素子に印加されなくなり、書き込み不良が発生する可能性、或いは、当該外部抵抗のばらつきに起因する読み出し時の電流不足による読み出し不良が発生する可能性がある。
【００１３】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ペロブスカイト構造をもつ薄膜材料（例えばＰＣＭＯ）等からなる可変抵抗素子を記憶素子として低電圧で動作可能であり、且つ、高集積化が可能なメモリセル及び該メモリセルを用いた半導体記憶装置を提供することにある。更に、本発明の別の目的として、メモリセルアクセス時において、隣接するメモリセルへのリーク電流が生じない半導体記憶装置を提供し、更に、メモリセルの特性のばらつきを抑制した高性能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体記憶装置は、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、前記可変抵抗素子に流れる電流を制御可能なバイポーラトランジスタを備え、前記バイポーラトランジスタと前記可変抵抗素子が、前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極の積層方向と同方向に積層されてなり、前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方と、前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方とを接続したメモリセルを、行方向及び列方向に夫々複数マトリクス状に配列して構成されたメモリアレイを半導体基板上に備える半導体記憶装置であって、前記メモリアレイが、同一列の前記各メモリセルの前記バイポーラトランジスタのエミッタまたはコレクタの他方を列方向に延伸する共通のソース線に接続し、同一行の前記各メモリセルの前記バイポーラトランジスタのベースを行方向に延伸する共通のワード線に接続し、同一列の前記各メモリセルの前記可変抵抗素子の前記第１電極と前記第２電極の何れか他方を列方向に延伸する共通のビット線に接続して構成され、前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方の列方向の位置が、行方向に延伸する前記ワード線のストライプパターンに沿って自己整合により位置合わせされ、前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方が、エッチングにより自己整合により位置合わせされアイランド状の前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方と接続していることを第１の特徴とする。
【００１５】
上記特徴の本発明に係る半導体記憶装置は、更に、前記メモリセルは、前記バイポーラトランジスタのエミッタまたはコレクタの何れか一方が形成されるアイランド状の半導体層の一部を所定の膜厚でエッチバックすることで形成された間隙内に、前記可変抵抗素子の前記第１電極と前記第２電極の何れか一方を充填した構造を有することを第２の特徴とする。
【００１６】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記可変抵抗体が金属酸化膜であることを第３の特徴とする。
【００１７】
上記第３の特徴の本発明に係る半導体記憶装置は、更に、前記可変抵抗素子が、前記第２電極上に前記可変抵抗体を設け、前記可変抵抗体上に前記第１電極を設けて形成され、前記第１電極が、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを第４の特徴とする。
【００１８】
上記第３または第４の特徴の本発明に係る半導体記憶装置は、更に、前記可変抵抗体の材料が、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物であることを第５の特徴とする。
【００１９】
上記第５の特徴の本発明に係る半導体記憶装置は、更に、前記ペロブスカイト構造の酸化物が、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ＜１）で表される系の酸化物であることを第６の特徴とする。
【００２０】
上記第３または第４の特徴の本発明に係る半導体記憶装置は、更に、前記可変抵抗体の材料が、ＺｎＳｅ−Ｇｅヘテロ構造、若しくは、Ｔｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内から選択された少なくとも１種の元素を含んで構成される酸化物であることを第７の特徴とする。
【００２１】
上記第３〜第７の何れかの特徴の本発明に係る半導体記憶装置は、更に、前記第２電極が、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択される元素のシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいることを第８の特徴とする。
【００２２】
上記特徴の本発明の半導体記憶装置によれば、トランジスタ素子と可変抵抗素子が、可変抵抗素子の第１電極と可変抵抗体と第２電極の積層方向と同方向に積層されてなり、可変抵抗素子の第１電極と第２電極の何れか一方と、トランジスタ素子の１つの電極が接続したメモリセルを有するので、メモリセルのサイズを小さくし、半導体記憶装置の大容量化を図ることができる。特に、半導体基板に垂直に積層する場合は、トランジスタ素子を有しない可変抵抗素子だけのメモリセルと同等にサイズを小さくできる。
【００２３】
更に、上記特徴の半導体記憶装置のメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子を備えるので、スイッチングレシオが向上し、読み出し時のマージンが増加する。また、上記特徴の本発明に係る半導体記憶装置のメモリセルは、可変抵抗素子とトランジスタ素子を備えて構成されるので、簡易な構成で、且つ、大容量の半導体記憶装置に適している。更に、トランジスタ素子によって可変抵抗素子に流れる電流を双方向に制御可能なため、可変抵抗素子に流れる電流方向に関係なく、隣接するメモリセルへのリーク電流を抑制することができる。また、可変抵抗素子が、自己整合により位置合わせされてトランジスタ素子の電極の一つと接続する場合には、メモリセルの特性バラツキを効果的に抑制できる。
【００２４】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記ソース線が前記半導体基板上にストライプ状のｐ型またはｎ型半導体層として形成され、前記ワード線が前記ソース線の上部に前記ソース線と異なる導電型のストライプ状の半導体層として形成され、前記ソース線と前記ワード線の交差個所における前記ソース線と前記ワード線の接触面に、前記各メモリセルの前記バイポーラトランジスタのベース・エミッタ接合またはベース・コレクタ接合が形成されていることを第９の特徴とする。
【００２５】
上記特徴の本発明に係る半導体記憶装置は、更に、前記各メモリセルの前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方が、前記ソース線と前記ワード線の各交差個所の前記ワード線の上部に、前記ソース線と同じ導電型の半導体層で形成され、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを第１０の特徴とする。
【００２６】
上記特徴の本発明に係る半導体記憶装置は、更に、前記各メモリセルの前記可変抵抗素子が、前記ソース線と前記ワード線の各交差個所の前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方の上部に自己整合により形成され、前記ビット線が前記可変抵抗素子の上部に形成されていることを第１１の特徴とする。
【００２７】
上記第１０または第１１の特徴の本発明に係る半導体記憶装置は、更に、前記ビット線が、前記可変抵抗素子と自己整合により電気的に接続するコンタクトを備えて前記可変抵抗素子と接続していることを第１２の特徴とする。
【００２８】
上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記バイポーラトランジスタの各電極と前記可変抵抗素子の前記第１電極と前記可変抵抗体と前記第２電極が、前記半導体基板面に対して垂直に積層されていることを第１３の特徴とする。
【００２９】
上記特徴の本発明に係る半導体記憶装置によれば、上記何れかの特徴の本発明に係る半導体記憶装置の全ての作用効果を奏することができる。即ち、本発明に係る半導体記憶装置は、大容量化を図ることができ、且つ、メモリセル間のリーク電流の発生を抑制することができ、低電圧動作が可能となる。特に、可変抵抗素子とトランジスタ素子の接続が自己整合によりなされる場合には、特性のばらつきをより効果的に抑制できる。
【００３０】
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、上記何れかの特徴の半導体記憶装置の製造方法であって、前記半導体基板に素子分離領域を形成する工程と、前記素子分離領域の間に前記ソース線となる第１半導体層を形成する工程と、前記第１半導体層と前記素子分離領域の上部に、一部が前記ワード線となる第２半導体層と一部が前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方となる第３半導体層を堆積する工程と、前記第３半導体層の一部をパターニングする工程と、前記第３半導体層の他の一部と前記第２半導体層をパターニングする工程と、前記２回のパターニング後の前記第３半導体層の上部に前記第１電極または前記第２電極の一方と前記可変抵抗体を形成する工程と、を有することを特徴とする。
【００３１】
上記特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第２半導体層の少なくとも一部が多結晶シリコン膜であることを特徴とする。
【００３２】
上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第２半導体層と前記第３半導体層がエピタキシャルシリコン膜であることを特徴とする。
【００３３】
更に、上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記第１半導体層、前記第２半導体層、及び、前記第３半導体層を堆積した後、不純物イオン注入により前記各半導体層に不純物導入を行う工程を有することを特徴とする。
【００３４】
更に、他の上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、第１のフォトレジストマスクにて前記ソース線のパターンが定まり、第２のフォトレジストマスクにて前記ワード線のパターンが定まり、前記第２のフォトレジストマスクと第３のフォトレジストマスクにて前記可変抵抗素子の前記第１電極または前記第２電極の一方と接続する前記バイポーラトランジスタのエミッタまたはコレクタの一方のパターンが定まることを特徴とする。
【００３５】
また、上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記２回のパターニング後の前記第３半導体層をエッチバックすることにより当該第３半導体層の周囲に形成された絶縁膜に対して間隙部を形成し、前記間隙部内に前記第１電極または前記第２電極の一方と前記可変抵抗体を堆積し、前記第１電極または前記第２電極の一方と前記第３半導体層と自己整合して接続させることを特徴とする。
【００３６】
上記特徴の本発明に係る半導体記憶装置の製造方法によれば、トランジスタ素子と可変抵抗素子を半導体基板に垂直な方向に積層して形成するため、半導体記憶装置のメモリセルを高密度実装することが可能になる。この結果、低コストで大容量の半導体記憶装置を実現することができる。特に、パターニング後の第３半導体層上に可変抵抗素子を自己整合により形成すれば、メモリセルの特性ばらつきを抑制できる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明に係る半導体記憶装置のメモリセル、半導体記憶装置（以下、適宜「本発明装置」と略称する）、及び、半導体記憶装置の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３８】
尚、本発明では、可変抵抗体として低電圧パルスで抵抗値が２桁程度変化するＣＭＲ材料（例えばＰＣＭＯ：Ｐｒ０．７Ｃａ０．３ＭｎＯ３）薄膜を用い、この可変抵抗体を流れる電流を制御する電流制御素子でメモリセル及びメモリアレイを構成し、そのメモリセル、メモリアレイに対する書き込み動作、読み出し動作、リセット動作を実現する具体的な製造方法を示す。
【００３９】
本発明のメモリセルは、第１電極と第２電極の間に可変抵抗体を挟持してなる可変抵抗素子と、可変抵抗素子に流れる電流を制御可能なトランジスタ素子（選択トランジスタ）を備え、トランジスタ素子と可変抵抗素子が、可変抵抗素子の第１電極と可変抵抗体と第２電極の積層方向と同方向に積層されてなり、可変抵抗素子の第１電極と第２電極の何れか一方と、トランジスタ素子の１つの電極が接続している。尚、本発明のメモリセルは、薄膜材料ＰＣＭＯ等を可変抵抗体として用いる。また、電流制御素子の選択トランジスタとして、例えば、ＮＰＮ接合バイポーラ型トランジスタ（以下、「バイポーラトランジスタ」という）を用いる。尚、電流制御素子はＰＮＰ接合バイポーラ型トランジスタやＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ等でもよく、スイッチング特性を得られる素子であればよい。
【００４０】
図１に、本発明に係るメモリセルＭｃをマトリックス状に２×２個配置してメモリアレイとしたアレイ構成の等価回路図を示す。図２は、図１のメモリアレイの概略平面図を示す。図３０（ａ）は、図２のＡ―Ａ方向における概略断面図を、図３０（ｂ）は、図２のＢ―Ｂ方向における概略断面図を夫々示す。また、図３３に、図１及び図２のメモリアレイ構成の斜視図を示す。
【００４１】
図１に示すように、メモリセルＭｃは、可変抵抗素子Ｒｃの一方端とバイポーラトランジスタＱｃのエミッタまたはコレクタの一方（図１ではコレクタ）と接続して形成されている。また、メモリアレイは、同一列の各メモリセルＭｃのバイポーラトランジスタＱｃのエミッタまたはコレクタの他方（図１ではエミッタ）を列方向に延伸する共通のソース線Ｓ１、Ｓ２に接続し、同一行の各メモリセルＭｃのバイポーラトランジスタＱｃのベースを行方向に延伸する共通のワード線Ｗ１、Ｗ２に接続し、同一列の各メモリセルＭｃの可変抵抗素子Ｒｃの他方端を列方向に延伸する共通のビット線Ｂ１、Ｂ２に接続して構成されている。
【００４２】
図２の概略平面図では、各ビット線Ｂ１、Ｂ２の下方にソース線Ｓ１、Ｓ２（図示せず）が形成されている。また、可変抵抗素子の下方にバイポーラトランジスタ（図示せず）が形成されている。
【００４３】
図３０は、本発明におけるメモリアレイの一例を示す概略構造図である。図３０に示すように、本発明のメモリセルＭｃは、バイポーラトランジスタＱｃのエミッタとベースとコレクタが、可変抵抗素子Ｒｃの積層方向と同方向に積層されている。可変抵抗素子Ｒｃは、第１電極１１９、第２電極１１８、及び、第１電極１１９と第２電極１１８の間に配置された可変抵抗体１１３で構成される。尚、ここでの可変抵抗体１１３は、絶縁膜１１１の高さ以下まで埋め込まれている。また、バイポーラトランジスタＱｃを構成している第２半導体層は、多結晶シリコン膜を用いてもよい。
【００４４】
更に詳述すれば、図３３に示すように、半導体基板として、例えば、ｐ型シリコン基板１００ａ上にｎ型シリコンのソース線１０５を配置し、ソース線１０５に直交するようにｐ型シリコンのワード線１０６ｂを配置する。更に、ソース線１０５とワード線１０６ｂとの交差個所の直上にｎ型シリコンの電極（コレクタ）１０７ｂを配置することで、電流制御素子としてのバイポーラトランジスタＱｃを構成する。更に、バイポーラトランジスタＱｃのエミッタとベースとコレクタの積層方向と同方向に、第２電極１１８及び可変抵抗体１１３を配置し、更に、可変抵抗体１１３と接続するビット線として第１電極１１９を配置してメモリセルＭｃを形成する。つまり、ソース線１０５のワード線１０６ｂとの交差個所にバイポーラトランジスタＱｃのエミッタが形成され、ワード線１０６ｂのソース線１０５との交差個所にバイポーラトランジスタＱｃのベースが形成され、該交差個所におけるソース線１０５とワード線１０６ｂの接触面がバイポーラトランジスタのベース・エミッタ接合部を形成している。
【００４５】
このように、ワ−ド線Ｗ１、Ｗ２とビット線Ｂ１、Ｂ２の各交点にバイポーラトランジスタＱｃ及び可変抵抗素子Ｒｃの直列回路からなるメモリセルＭｃを垂直方向に作製することによって、大幅な微細化が可能となる。
【００４６】
尚、図示していないが、各ワ−ド線Ｗ１、Ｗ２には、所定メモリ動作（後述する書き込み動作、リセット動作、読み出し動作等）のために選択されたメモリセルに接続するワード線を選択し、所定メモリ動作に必用な電圧を印加するための行デコーダ及びワード線駆動回路が接続され、各ビット線Ｂ１、Ｂ２には、上記所定メモリ動作のために選択されたメモリセルに接続するビット線を選択し、所定メモリ動作に必用な電圧を印加するための列デコーダ及びビット線駆動回路が接続されている。更に、選択されたメモリセルのデータを選択されたビット線を介して読み出すための読み出し回路が設けられ、本発明に係る半導体記憶装置が構成されている。尚、行デコーダ及びワード線駆動回路、列デコーダ及びビット線駆動回路、並びに、読み出し回路は一般的な不揮発性半導体記憶装置に用いられている既知の回路を使用して構成することができ、詳細な説明は割愛する。
【００４７】
また、第１電極１１９の材料としては、白金族金属の貴金属、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｔｉ、Ｔａの中から選択される金属単体またはその合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料が望ましいが、所望の特性が得られれば特に限定しない。
【００４８】
可変抵抗体１１３の材料としては、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙの内から選択された少なくとも１種の元素と、Ｔａ、Ｔｉ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの内から選択された少なくとも１種の元素を含んで構成されるペロブスカイト構造の酸化物が望ましい。この場合には、ペロブスカイト構造の酸化物としては、Ｐｒ１−ＸＣａＸ［Ｍｎ１−ＺＭＺ］Ｏ３系（但し、ＭはＣｒ、Ｃｏ、Ｆｅ、Ｎｉ、Ｇａの中から選択される何れかの元素)、Ｌａ１−ＸＡＥＸＭｎＯ３系（但し、ＡＥはＣａ、Ｓｒ、Ｐｂ、Ｂａの中から選択される何れかの２価のアルカリ土類金属）、ＲＥ１−ＸＳｒＸＭｎＯ３系（但し、ＲＥはＳｍ、Ｌａ、Ｐｒ、Ｎｄ、Ｇｄ、Ｄｙの中から選択される何れかの３価の希土類元素）、Ｌａ１−ＸＣｏＸ［Ｍｎ１−ＺＣｏＺ］Ｏ３系、Ｇｄ１−ＸＣａＸＭｎＯ３系、及び、Ｎｄ１−ＸＧｄＸＭｎＯ３系、の内の何れか１つの一般式（０≦ｘ≦１、０≦ｚ<１）で表される系の酸化物がある。また、可変抵抗体１１３の材料としては、ＺｎＳｅ−Ｇｅヘテロ構造、若しくはＴｉ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔａ、Ｎｉ、Ｖ 、Ｚｎ、Ｓｎ、Ｉｎ、Ｔｈ、Ａｌ、Ｐｒ、Ｃａ、Ｌａ、Ｓｒ、Ｇｄ、Ｎｄ、Ｂｉ、Ｂａ、Ｙ、Ｃｅ、Ｐｂ、Ｓｍ、Ｄｙ、Ｃｕ、Ｍｎ、Ｃｒ、Ｃｏ、Ｆｅ、Ｇａの内、１種以上の元素を含んで構成される酸化物等であっても良く、所望の可変抵抗特性が得られれば特に限定しない。
【００４９】
第２電極１１８の材料としては、白金族金属の貴金属単体、該貴金属をベースとした合金、Ｉｒ、Ｒｕ、Ｒｅ、Ｏｓの中から選択される酸化物導電体、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗの中から選択されるシリサイド化導電体、及び、ＳＲＯ（ＳｒＲｕＯ３）、ＬＳＣＯ（（ＬａＳｒ）ＣｏＯ３）、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）の中から選択される酸化物導電体の内の少なくとも１種類を含んでいる材料がある。
【００５０】
次に、上述のように構成されたメモリアレイに対する各メモリ動作について説明する。以下、例えば、データ書き込み前の可変抵抗素子Ｒｃの抵抗値は、約１ＭΩと高抵抗であり、可変抵抗素子Ｒｃの抵抗値が変動するために必要な可変抵抗素子Ｒｃに与える電位差が２Ｖ程度である場合について説明を行う。
【００５１】
（書き込み動作）
図１を参照して、本発明に係るメモリセルへの書き込み動作（メモリセルＭｃ内の可変抵抗素子Ｒｃの抵抗値を減少させることでデータの書き込みを行うとした場合）を説明する。このメモリアレイが非アクテイブ時（プリチャージ状態）には、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
【００５２】
選択されたメモリセルＭｃ内の可変抵抗素子Ｒｃに接続されているビット線Ｂ２に例えば３Ｖの電圧パルスを印加する。その他の全ビット線Ｂ１には０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２には０Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することでエミッタとベースとの接合は順方向バイアス状態に、ベースとコレクタとの接合は逆方向バイアスとなる。つまり、ワード線Ｗ２より与えられた比較的振幅の小さい信号（ベース電流）によって増幅された信号（コレクタ電流）が導き出される。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、その抵抗値は、５０ｋΩに減少する。また、ソース線Ｓ１及び非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みが行われることになる。
【００５３】
上述のように、各電位を設定することにより、選択メモリセルＭｃに隣接するメモリセルの誤書き込み（書き込みディスターブ）を抑制することが可能となる。尚、電圧の印加方向は可変抵抗素子の可変抵抗体、第１及び第２の電極の材料と構造に応じて適宜選択する。以下のリセット動作：その１及びその２についても同様である。
【００５４】
（リセット動作：その１）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたメモリセルＭｃにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭｃの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも３Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２及び非選択ソース線Ｓ１には３Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することで、書き込み動作の電圧印加状態に対してエミッタとコレクタが置換したバイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みデータのリセット動作が行われることになる。
【００５５】
（リセット動作：その２）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたワード線Ｗ２に接続された複数のメモリセルにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば０Ｖを印加する。その他のビット線Ｂ１にも０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ１及びＳ２はＯＰＥＮ状態とし、更に、ワード線Ｗ２に例えば３Ｖを印加することでベースとコレクタ間の接合は順方向バイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択されたワード線Ｗ２に接続された複数のメモリセルに対するリセット動作が行われることになる。
【００５６】
また、選択されたワード線Ｗ２に接続された複数のメモリセルの中で初期（リセット）状態である約１ＭΩの高抵抗素子には電流が流れずに選択的に書き込み状態である５０ｋΩの低抵抗素子に電流が流れ、効果的にリセット動作が行われる。
【００５７】
また、ビット線Ｂ１を３Ｖにすることで、ビット線Ｂ１に接続されるメモリセルは非選択状態となり、選択メモリセルＭｃのみのビット単位のリセット動作も可能になる。
【００５８】
尚、リセット動作において、電流は主に低抵抗素子に流れるため、消費電力を下げることが可能となる。また、同時にリセット動作可能なメモリセルブロックを大容量化できるため、リセット動作速度が向上する。
【００５９】
（リセット動作：その３）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。選択されたメモリセルＭｃにおける可変抵抗素子Ｒｃの抵抗値をリセットするには、選択メモリセルＭｃの可変抵抗素子Ｒｃと接続されているビット線Ｂ２に例えば３Ｖを印加する。その他のビット線Ｂ１には０Ｖを印加する。また、バイポーラトランジスタＱｃのエミッタに当るソース線Ｓ２及び非選択ソース線Ｓ１には０Ｖを印加する。更に、アクセスすべきメモリセルＭｃのバイポーラトランジスタＱｃのベースに接続されたワード線Ｗ２に、例えば０．５Ｖを印加することで、書き込み動作の電圧印加状態に対してエミッタとコレクタが同様のバイアス状態になる。この結果、可変抵抗素子Ｒｃに抵抗変化に必要な電位がかかり、可変抵抗素子Ｒｃの抵抗値は、１ＭΩに増加する。また、非選択メモリセルに接続されたワード線Ｗ１には０Ｖを印加して非選択メモリセルのバイポーラトランジスタを非導通状態とする。この一連の動作により、選択メモリセルＭｃのみに書き込みデータのリセット動作が行われることになる。
【００６０】
尚、本リセット動作は、書き込み動作の電圧印加状態と同様のバイアス状態にして行うが、印加するパルスの長さは書き込み時と同様である必要はない。例えば、可変抵抗体としてＮｉの酸化物を用いた場合には、書込み動作の電圧パルスは１０ｎｓｅｃ程度の長さであり、リセット動作の電圧パルスは５μｓｅｃ程度の長さである。
【００６１】
（読み出し動作）
このメモリアレイが非アクテイブ時（プリチャージ状態）には、書き込み動作と同様に、全ビット線を０Ｖ（ＧＮＤレベル）、全ワード線を０Ｖ、全ソース線を０Ｖに印加する。
【００６２】
次いで、選択メモリセルＭｃに接続されたソース線Ｓ２に０Ｖを印加し、ビット線Ｂ２には、例えば１.２Ｖを印加する。選択メモリセルＭｃのバイポーラトランジスタＱｃのベースが接続されているワード線Ｗ２のみに０．０５Ｖを印加する。このとき、選択メモリセルＭｃの可変抵抗素子Ｒｃの両端には、約０．５〜１Ｖ程度の電位差しか発生せずに抵抗値が変動しない。
【００６３】
また、他の全ワード線にはプリチャージ状態からの０Ｖ印加を持続する。また、選択メモリセルＭｃに接続されたビット線Ｂ２を除く他の全てのビット線に対して０Ｖを供給する。このことによって、非選択メモリセルの可変抵抗素子Ｒｃの両端には電位差が発生せず、抵抗値が変動しない。
【００６４】
その結果、ビット線Ｂ２から選択メモリセルＭｃを通り、ソース線Ｓ２に流れる電流経路が形成され読み出し動作が実行される。このとき、可変抵抗素子Ｒｃの抵抗値に対応した電流が流れるため、情報“１”または“０”の判定が可能となる。つまり、メモリセルＭｃに蓄積されたデータが“１”か“０”かを識別し、読み出し動作が実行される。
【００６５】
また、メモリセルＭｃの電流経路において、電流経路の全抵抗に対して可変抵抗素子Ｒｃの抵抗の割合が大きければ大きい程読み出し性能が向上する。
【００６６】
尚、列デコーダと行デコーダ（図示せず）は、メモリセルを選択する信号を生成するもので、これらは、メモリアレイの周辺に構成されている。列デコーダはビット線と接続されて、行デコーダはワード線と接続されている。また、ビット線Ｂ１、Ｂ２は、メモリセルに記憶されている情報を読み出すためのもので、メモリセル、ビット線を経由して、読み出し回路に接続されている。尚、読み出し回路は、メモリアレイ周辺に構成されている。
【００６７】
続いて、本発明方法により作製される本発明装置の実施の形態を図面に基づいて説明する。
【００６８】
〈第１実施形態〉
後述する第２半導体層及び第３半導体層がエピタキシャルシリコン膜で構成される半導体記憶装置の実施の形態について図３〜図１７を用いて説明する。尚、各図（ａ）は図２に記したメモリアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。
【００６９】
先ず、半導体基板として例えばｐ型シリコン基板１００の表面にマスク層となる例えばシリコン酸化膜１０１を１０〜１００ｎｍ堆積し、続いて、シリコン窒化膜１０２を５０〜５００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第１のレジストマスク００１をマスクとして用いて（図３参照）、反応性イオンエッチングによりシリコン窒化膜１０２、シリコン酸化膜１０１を順次エッチングする。
【００７０】
続いて、ストライプ状にパターニングされたシリコン窒化膜１０２ａ、シリコン酸化膜１０１ａをマスクとしてｐ型シリコン基板１００に深さ１００ｎｍから１０００ｎｍのストライプ状の溝部を備えたｐ型シリコン基板１００ａを形成する（図４参照）。尚、上記溝部は、レジストマスク００１をマスクとして形成しても構わない。また、マスクとして、シリコン酸化膜やシリコン窒化膜とは異なる絶縁膜若しくは導電膜を用いてもよく、所望の形状が得られれば良い。
【００７１】
続いて、上記溝部に素子分離領域となる絶縁膜として例えばシリコン酸化膜１０３をＣＭＰ（化学的機械的研磨）等を用いて、平坦に埋め込む（図５参照）。続いて、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に例えばｐ型のエピタキシャルシリコン層１０４を１μｍ〜１０μｍ程度堆積する。この際、エピタキシャルシリコンの不純物体積濃度は１０１５〜１０１８／ｃｍ３程度の低濃度で構成されることが望ましい（図６参照）。
【００７２】
続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３の間にｎ型シリコンの不純物層からなる第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型の第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）１０６及びｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図７参照）。この際、ｐ型の第２半導体層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これらの第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。
【００７３】
続いて、エピタキシャルシリコン表面にマスク層となる例えばシリコン窒化膜１０８を１００〜１０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第２のレジストマスク００２をマスクとして用いて（図８参照）、反応性イオンエッチングによりシリコン窒化膜１０８をストライプ状にエッチングする（図９参照）。
【００７４】
続いて、ストライプ状にパターニングされたシリコン窒化膜１０８ａをマスクにエピタキシャル層で構成される第３半導体層１０７の一部分を選択的エッチングしてストライプ状の溝部を形成する（図１０参照、エッチング後は第３半導体層１０７ａとなる。）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。続いて、公知のフォトリソグラフィ技術によりパターンニングされた第３のレジストマスク００３をマスクとして用いて（図１１参照）、反応性イオンエッチングによりシリコン窒化膜１０８ａを選択的にエッチングする（図１２参照）。結果として、シリコン窒化膜１０８ａは、後に形成されるワード線とソース線の各交差個所の上方に位置する島状に形成される。
【００７５】
続いて、第２、第３のレジストマスクにて島状にパターニングされたシリコン窒化膜１０８ｂをマスクとして、エピタキシャル層で構成される第２半導体層１０６と１回目のパターニング後の第３半導体層１０７ａの一部分を選択的エッチングして第３半導体層１０７ｂ、第２半導体層１０６ｂを形成する（図１３参照）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。この結果、第２半導体層１０６ｂはストライプ状にパターニングされワード線が形成され、その上部の第３半導体層１０７ｂはシリコン窒化膜１０８ｂと同様の島状パターンのバイポーラトランジスタのコレクタを形成する。
【００７６】
続いて、シリコン窒化膜１０８ｂを選択的に除去した後、絶縁膜１１１を溝部（パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲）に埋設する（図１４参照）。或いは、絶縁膜１１１を当該溝部に埋設した後にシリコン窒化膜１０８ｂを選択的に除去する。
【００７７】
続いて、第２電極１１８として金属Ｐｔ等を堆積し、第２電極１１８上に可変抵抗体１１３として薄膜材料ＰＣＭＯ等を堆積する。更に、公知のフォトリソグラフィ技術によりパターンニングされた第４のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第２電極１１８及び可変抵抗体１１３を第３半導体層１０７ｂの上部に島状の第２電極及び可変抵抗体が形成されるようにエッチングする（図１５参照）。続いて、例えば、可変抵抗素子間の絶縁膜としてシリコン酸化膜１１５を周囲に埋設する（図１６参照）。
【００７８】
続いて、公知の技術により、パターニング後の可変抵抗体１１３の上部に、第１電極１１９として金属Ｐt等を堆積し、公知のフォトリソグラフィ技術によりパターニングされた第５のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第１電極１１９をエッチングし、メタル配線（ビット線に相当）を形成する（図１７）。
【００７９】
尚、ビット線は、第１電極上にＡｌ、ＡｌＣｕ、Ｃｕ等を堆積して積層膜とすることで低抵抗化を図ってもよい。また、第２電極１１８は第３半導体層１０７の表面をシリサイド化する等して形成したシリサイドを用いてもよい。
【００８０】
〈第２実施形態〉
第２電極及び可変抵抗体が選択トランジスタに対して自己整合により位置合わせされる半導体記憶装置の実施の形態について図１８〜図２９を用いて説明する。尚、各図（ａ）は図２に記したメモリアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。レジストマスク００１により形成された溝部に絶縁膜として例えばシリコン酸化膜１０３を埋め込む工程（図３〜図５参照）までは上記第１実施形態に準じる。
【００８１】
溝部にシリコン酸化膜１０３を埋め込んだ後、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に例えばｐ型のエピタキシャルシリコン層１０４を１μｍ〜１０μｍ程度堆積する。この際、エピタキシャルシリコンの不純物体積濃度は１０１５〜１０１８／ｃｍ３程度の低濃度で構成されることが望ましい（図１８参照）。
【００８２】
続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３の間にｎ型シリコンの不純物層からなる第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型の第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）１０６及びｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図１９参照）。この際、ｐ型の第２半導体層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これらの第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。
【００８３】
尚、第３半導体層１０７は、後述する自己整合による可変抵抗体１１３の堆積処理のためにエッチバックを行うので、最終膜厚が当初の膜厚より薄くなる。このため、第３半導体層１０７の当初の膜厚は、第３半導体層１０７の最終膜厚に可変抵抗体１１３の最終膜厚を加えた厚さ以上としておく。但し、第３半導体層１０７の不純物濃度プロファイルは、最終膜厚に合わせておけばよい。
【００８４】
続いて、エピタキシャルシリコン表面にマスク層となる例えばシリコン窒化膜１０８を１００〜１０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされた第２のレジストマスク００２をマスクとして用いて（図２０参照）、反応性イオンエッチングによりシリコン窒化膜１０８をストライプ状にエッチングする（図２１参照）。
【００８５】
続いて、ストライプ状にパターニングされたシリコン窒化膜１０８ａをマスクにエピタキシャル層で構成される第３半導体層１０７の一部分を選択的エッチングしてストライプ状の溝部を形成する（図２２参照、エッチング後は第３半導体層１０７ａとなる。）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。続いて、公知のフォトリソグラフィ技術によりパターンニングされた第３のレジストマスク００３をマスクとして用いて（図２３参照）、反応性イオンエッチングによりシリコン窒化膜１０８ａを選択的にエッチングする（図２４参照）。結果として、シリコン窒化膜１０８ａは、後に形成されるワード線とソース線の各交差個所の上方に位置する島状に形成される。
【００８６】
続いて、第２、第３のレジストマスクにて島状にパターニングされたシリコン窒化膜１０８ｂをマスクとして、エピタキシャル層で構成される第２半導体層１０６と１回目のパターニング後の第３半導体層１０７ａの一部分を選択的エッチングして第３半導体層１０７ｂ、第２半導体層１０６ｂを形成する（図２５参照）。エッチング量は第３半導体層１０７の厚さ（深さ方向）以上に設定する。この結果、第２半導体層１０６ｂはストライプ状にパターニングされワード線が形成され、その上部の第３半導体層１０７ｂはシリコン窒化膜１０８ｂと同様の島状パターンのバイポーラトランジスタのコレクタを形成する。
【００８７】
続いて、シリコン窒化膜１０８ｂを選択的に除去した後、絶縁膜１１１を溝部（パターニング後の第２半導体層１０６ｂと第３半導体層１０７ｂの周囲）に埋設する（図２６参照）。或いは、絶縁膜１１１を当該溝部に埋設した後にシリコン窒化膜１０８ｂを選択的に除去する。
【００８８】
続いて、パターニング後の第３半導体層１０７ｂだけを選択的にエッチバックし、エッチングされない絶縁膜１１１の間にホール１０７ｃ（間隙部）を形成する（図２７参照）。引き続き、第２電極１１８として金属Ｐｔ等を、絶縁膜１１１及びホール１０７ｃ内に堆積した後に、第２電極１１８だけを選択的にエッチバックする。最終的に、第２電極１１８をホール１０７ｃ内の第３半導体層１０７ｂ上に、自己整合により位置合わせ及びパターニングして形成する（図２８参照）。
【００８９】
続いて、可変抵抗体１１３として、例えばＰＣＭＯ等を堆積し、例えばＣＭＰ（化学的機械的研磨）等を用いて平坦化した後、第１電極１１９を堆積し、公知のフォトリソグラフィ技術によりパターニングされた第４のレジストマスク（図示せず）をマスクとして用いて、反応性イオンエッチングにより第１電極１１９をエッチングし、メタル配線（ビット線に相当）を形成する（図２９）。尚、ビット線は第１電極１１９上にＡl、ＡlＣu、Ｃu等を堆積して積層膜とすることで低抵抗化を図ってもよい。尚、第２電極１１８は、第３半導体層１０７の表面をシリサイド化する等して形成したシリサイドを用いてもよい。
【００９０】
〈第３実施形態〉
第２半導体層の一部が多結晶シリコン膜で構成される半導体記憶装置の実施の形態について図３４〜図３７を用いて説明する。尚、各図（ａ）は図２に記したメモリセルアレイの平面図のＡ−Ａ断面図を、各図（ｂ）はＢ−Ｂ断面図を示している。レジストマスク００１により形成された溝部に絶縁膜として例えばシリコン酸化膜１０３を埋め込む工程（図３〜図５参照）までは上記第１実施形態に準じる。
【００９１】
溝部にシリコン酸化膜１０３を埋め込んだ後、ｐ型シリコン基板１００ａ及びシリコン酸化膜１０３の表面に、例えば多結晶シリコン膜１０９を１００ｎｍ〜５μｍ程度堆積する（図３４参照）。続いて、多結晶シリコン膜１０９の表面に、例えばｐ型のエピタキシャルシリコン層１１０を１００ｎｍ〜５μｍ程度堆積する（図３５参照）。続いて、例えばイオン注入法を用いて、ｐ型シリコン基板１００ａの溝部に埋設されたシリコン酸化膜１０３間にｎ型の不純物層の第１半導体層（ソース線と選択トランジスタのエミッタに相当）１０５を形成する。この際、ｎ型シリコンの第１半導体層１０５の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。また、第１半導体層１０５の上方にｐ型シリコンの不純物層の第２半導体層（パターニング後にワード線と選択トランジスタのベースとなる）を同様にイオン注入法等を用いて形成する。多結晶シリコン膜１０９に注入されたｐ型不純物は単結晶シリコン膜に比べて拡散速度が２〜１００倍程度速く、第２半導体層は、多結晶シリコン膜１０９に形成されるｐ型の不純物層１０６とＳｉ基板１００ａ内に形成されるｐ型の不純物層１１２及びエピタキシャルシリコン層１１０内に形成されるｐ型の不純物層１１４で構成される（図３６参照）。詳しくは、不純物層１１２及び不純物層１１４は多結晶シリコン膜１０９から単結晶シリコン膜中への拡散により形成され、多結晶シリコン膜１０９から一定の距離をとる。つまり、多結晶シリコン膜１０９の膜厚で第２半導体層の厚さ（ワード線の厚さ及び選択トランジスタのベース幅）が設定されることになる。この際、ｐ型の不純物層１０６の不純物体積濃度は１０１６〜１０１９／ｃｍ３程度で構成されることが望ましい。
【００９２】
続いて、ｎ型シリコンの不純物層の第３半導体層（パターニング後に選択トランジスタのコレクタとなる）１０７を、同様にイオン注入法等を用いて形成する（図３６参照）。この際、ｎ型の第３半導体層１０７の不純物体積濃度は１０１６〜１０２０／ｃｍ３程度で構成されることが望ましい。これら、第１乃至第３半導体層１０５、１０６、１０７の不純物濃度プロファイルは、メモリセルのバイポーラトランジスタの目的電圧仕様に対して最適なプロファイルをとるように適宜設定すれば導入順序は問わない。ｐ型の不純物層１１２とｎ型の第１半導体層１０５の接合部（エミッタ−ベース接合部）及びｐ型の不純物層１１４とｎ型の第３半導体層１０７の接合部（コレクタ−ベース接合部）は単結晶シリコン膜内に形成されるため、接合リーク電流が抑制される。
【００９３】
不純物を導入した以降の工程は、上記第１実施形態の同工程（図８〜図１７参照）に準じる。図３７に、メタル配線（ビット線）を形成した後の断面図（上記第１実施形態の図１７に対応）を示す。
【００９４】
以上、詳細に説明したように、上記各実施形態の本発明装置は、第１電極１１９と第２電極１１８の間にペロブスカイト構造の薄膜材料からなる可変抵抗体１１３を挟持してなる可変抵抗素子Ｒｃとバイポーラ型トランジスタで構成されるトランジスタ素子Ｑｃとが可変抵抗素子Ｒｃの第１電極１１９と可変抵抗体１１３と第２電極１１８の積層方向と同方向に積層されてなるメモリセルＭｃを構成し、このメモリセルＭｃをマトリクス状に配置したメモリアレイを構成し、上述した各電位をワード線、ビット線、ソース線に夫々設定することにより、不揮発性半導体記憶装置として、書き込み動作、リセット動作、読み出し動作をランダムアクセス（１ビット単位での動作）にて行うことが可能となる。また、各制御線（ワード線等）への電圧印加パターンによってはワード線単位でのページ消去が可能になる。
【００９５】
また、低電圧で動作可能、且つ高集積化可能なメモリセルＭｃ及びメモリセルＭｃを用いた半導体記憶装置を提供することが可能となる。また、メモリセルＭｃへのアクセス時において、隣接するメモリセルＭｃへのリーク電流が発生するのを阻止することができる回路構成にしたので信頼度の高い有用な記憶装置となる。更に、書き込み動作、リセット動作、読み出し動作は高速にて動作が可能となる。
【００９６】
また、バイポーラ型トランジスタで構成される選択トランジスタのワード線である第２半導体層が多結晶シリコン膜で構成される場合の多結晶シリコン膜の膜厚でベース幅が設定でき選択トランジスタの素子設計が容易にできる。
【００９７】
〈別実施形態〉
次に、本発明に係るメモリセル、本発明装置及び本発明方法の別実施形態について説明する。
【００９８】
〈１〉上記第２実施形態において、可変抵抗体１１３の抵抗率が初期状態において高い場合には、可変抵抗体１１３をＣＭＰで平坦化する工程は、可変抵抗体１１３が絶縁膜１１１の上方に全体または部分的に残っていても構わない。ここで、図３１は、本実施形態におけるメモリセルの構造を示す断面図であり、可変抵抗体１１３が絶縁膜１１１の上方全体に堆積されている。この場合、メモリアレイの動作時に各メモリセルの可変抵抗体１１３の間でリーク電流が発生する可能性があるが、メモリセル間の可変抵抗体１１３の抵抗率が高いためリーク電流の量は僅かであり、本発明装置の動作及び消費電力への影響は小さい。
【００９９】
また、図３２は、図３１において、可変抵抗体１１３を第１電極１１９と自己整合により位置合わせして形成した場合のメモリアレイの断面構造を示す概略図である。ここでは、可変抵抗体１１３上に第１電極１１９を堆積し、第１電極１１９をエッチングする際、第１電極１１９とともに可変抵抗体１１３をエッチングする。この場合は、絶縁膜１１１の上方に残存する可変抵抗体１１３は、第１電極１１９の遠心方向に隣接するメモリセル間でのみ接続される。可変抵抗体１１３が、同電位の第１電極１１９下において接続するため、メモリセル間で発生するリーク電流の本発明装置の動作及び消費電力への影響は無視できる。
【０１００】
〈２〉また、上記各実施形態では、本発明に係るメモリセルの可変抵抗素子材料として、ペロブスカイト構造の薄膜材料を用いた場合を説明したが、本発明は、他の可変抵抗素子材料で形成された可変抵抗素子を用いたメモリセルにも適用可能である。
【０１０１】
〈３〉更に、上記各実施形態では、本発明に係るメモリセルをマトリックス状に配置したメモリアレイとして、説明の簡単のために、図１に２×２アレイを用いて説明したが、メモリアレイサイズは、特定のサイズに限定されるものではない。
【図面の簡単な説明】
【０１０２】
【図１】本発明に係る半導体記憶装置のメモリセル及びメモリアレイの構成を示す等価回路図
【図２】本発明に係る半導体記憶装置のメモリセル及びメモリアレイの構成例を示すレイアウト図
【図３】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図４】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図５】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図６】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図７】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図８】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図９】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１０】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１１】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１２】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１３】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１４】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１５】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１６】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１７】本発明に係る半導体記憶装置の製造方法の第１実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１８】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図１９】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２０】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２１】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２２】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２３】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２４】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２５】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２６】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２７】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２８】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図２９】本発明に係る半導体記憶装置の製造方法の第２実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図３０】本発明に係る半導体記憶装置のメモリセル及びメモリアレイ構造の一例を示す断面図
【図３１】本発明に係る半導体記憶装置の製造方法の別実施形態におけるメモリセル及びメモリアレイ構造を示す工程断面図
【図３２】本発明に係る半導体記憶装置の製造方法の別実施形態におけるメモリセル及びメモリアレイ構造を示す工程断面図
【図３３】本発明に係る半導体記憶装置のメモリアレイの構成例を示す斜視図
【図３４】本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図３５】本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図３６】本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図３７】本発明に係る半導体記憶装置の製造方法の第３実施形態におけるメモリセル及びメモリアレイの製造工程を示す工程断面図
【図３８】従来技術に係る可変抵抗素子を備えたメモリセルのメモリアレイ構成を示す斜視図
【図３９】従来技術に係る可変抵抗素子を備えたメモリセルのメモリアレイの構成例を示す回路図
【符号の説明】
【０１０３】
Ｑｃ：        電流制御素子
Ｍｃ：        メモリセル
Ｒｃ：        可変抵抗素子       
Ｂ１、Ｂ２：  ビット線
Ｗ１、Ｗ２：  ワード線
Ｓ１、Ｓ２：  ソース線
００１、００２、００３：  レジストマスク
１００、１０２ａ：  ｐ型シリコン基板
１０１、１０１ａ：  シリコン酸化膜
１０２、１０２ａ：  シリコン窒化膜
１０３：      シリコン酸化膜（素子分離領域）
１０４：      ｐ型のエピタキシャルシリコン層
１０５：      第１半導体層
１０６、１０６ｂ：  第２半導体層（ｐ型の不純物層）
１０７、１０７ａ、１０７ｂ：  第３半導体層
１０８、１０８ａ、１０８ｂ：  シリコン窒化膜
１０９：      多結晶シリコン膜
１１０：      ｐ型のエピタキシャルシリコン層
１１１、１１１ａ：  絶縁膜
１１２、１１４：  ｐ型の不純物層
１１３：      可変抵抗体
１１５：      シリコン酸化膜
１１８：      第２電極
１１９：      第１電極
【図１】
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【図２】
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【図３】
0004783070.tif 000004
【図４】
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【図５】
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【図６】
0004783070.tif 000007
【図７】
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【図８】
0004783070.tif 000009
【図９】
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【図１０】
0004783070.tif 000011
【図１１】
0004783070.tif 000012
【図１２】
0004783070.tif 000013
【図１３】
0004783070.tif 000014
【図１４】
0004783070.tif 000015
【図１５】
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【図１６】
0004783070.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
0004783070.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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