(57)【特許請求の範囲】
【請求項１】
ＬＣＤドライバの複数のドライバ出力を受けてピン選択信号により１つを選択出力するマルチプレクサと、
該マルチプレクサの出力を受けてデジタルデータに変換するｎ個のデジタイザと、
該デジタイザのシリアル出力を複数ビットのパラレル出力に変換するｎ個のシリアル・パラレル変換器と、
該シリアル・パラレル変換器の複数ビットのパラレル出力を受けてシリアルデータの終了信号でラッチ出力するｎ個のフリップフロップと、
初期化信号、前記ピン選択信号、シリアルデータの終了信号、およびチャンネル選択信号を出力する制御部と、
を設けて、ＬＣＤドライバを試験する半導体試験装置において、
前記ｎ個のフリップフロップの各複数ビットの出力を受けて、前記チャンネル選択信号で１つのフリップフロップの複数ビットを選択出力するマルチプレクサと、
前記初期化信号、前記ピン選択信号、前記シリアルデータの終了信号、および前記チャンネル選択信号を受けて、前記ピン選択信号および前記チャンネル選択信号に同期してアドレスを発生するアドレス発生部と、
該アドレス信号を受けて前記マルチプレクサの複数ビットの出力を格納するメモリと、を具備し、
前記アドレス発生部は、試験出力ピンと試験する階調電圧のステップのデータ取り込み順に関係なく、同一の試験出力ピンと同一のステップに対して、同一のアドレスを発生させる半導体試験装置。
【請求項２】
階調電圧のステップ毎に前記ＬＣＤドライバの全ての試験出力ピンのドライバ出力を測定する階調偏差試験と、試験出力ピン毎に階調電圧のステップをインクリメントしながらドライバ出力を測定するセットリング試験とのそれぞれにおいて、前記アドレス発生部は、試験出力ピンと試験する階調電圧のステップのデータ取り込み順に関係なく、同一の試験出力ピンと同一のステップに対して、同一のアドレスを発生させる請求項１の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＣＤドライバを高速に試験できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の半導体試験装置の例について、図３〜図７を参照して構成と動作について説明する。
図３に示すように、従来の半導体試験装置の要部は、マルチプレクサ２１、２２、・・・２ｎと、デジタイザ３１、３２、・・・３ｎと、シリアル・パラレル変換器４１、４２、・・・４ｎと、フリップフロップ５１、５２、・・・５ｎと、メモリ６１、６２、・・・６ｎと、コンピュータ１０と、制御部７０と、アドレスカウンタ７２とで構成している。
そして、半導体試験装置は、試験プログラムを実行して被試験デバイスであるＤＵＴ９０を試験する。
但し、ＤＵＴ９０のドライバピン以外の入力ピンに対する半導体試験装置の構成については、図と説明を簡明とするため省略している。
【０００３】
ＤＵＴ９０としてのＬＣＤドライバは、例えば、１２８ピンのドライバ出力があり、それぞれ２５６階調のステップ電圧出力がある。
【０００４】
マルチプレクサ２１、２２、・・・２ｎは、多数の入力からピン選択信号ＰＳＥＬにより１つを選択して出力する選択出力手段である。
例えば、ＤＵＴ９０のドライバ出力ピンが１２８ピンの場合、８チャンネルの選択入力のマルチプレクサを１６個（ｎ＝１６）使用する。
【０００５】
デジタイザ３１、３２、・・・３ｎは、マルチプレクサ２１、２２、・・・２ｎのアナログ電圧の出力信号をそれぞれ受けて、ｐビットのデジタル信号に変換出力するＡＤ変換手段であり、同期信号のクロックを出力する。
例えば、デジタイザ３１、３２、・・・３ｎは、それぞれ１６ビットのＡＤ変換器を使用する。
【０００６】
シリアル・パラレル変換器４１、４２、・・・４ｎは、デジタイザ３１、３２、・・・３ｎからの図示していないクロックに同期して、それぞれ１ビットのシリアルの信号をｐビットのパラレルの信号に変換する手段である。
例えば、シリアル・パラレル変換器４１、４２、・・・４ｎは、１ビットのシリアルデータを１６ビットのパラレル信号として変換出力する。
【０００７】
フリップフロップ５１、５２、・・・５ｎは、シリアル・パラレル変換器４１、４２、・・・４ｎの複数ビットのパラレルのデータをシリアルデータの終了信号ＥＮＤの同一タイミングでそれぞれラッチ出力する。
例えば、シリアル・パラレル変換器４１、４２、・・・４ｎの１６ビットのパラレルのデータをラッチして１６ビットのデータとして出力する。
【０００８】
メモリ６１、６２、・・・６ｎは、フリップフロップ５１、５２、・・・５ｎのｐビットの出力データをアドレスカウンタ７２からのアドレス信号によるアドレスの番地にそれぞれ格納する。
【０００９】
コンピュータ１０は、メモリ６１、６２、・・・６ｎのデータをバス１００を介して読み出して、演算解析処理する演算手段である。
【００１０】
制御部７０は、初期化信号ＩＮＩＴと、ピン選択信号ＰＳＥＬと、シリアルデータの終了信号ＥＮＤを出力する。
【００１１】
アドレスカウンタ７２は、制御部７０からの初期化信号ＩＮＩＴでカウンタをクリヤして、シリアルデータの終了ＥＮＤ信号でインクリメントしたアドレスを出力する。
【００１２】
次に、ＤＵＴ９０としてＬＣＤドライバのドライバ出力ピンを試験する場合の試験項目である階調偏差試験と、セットリング試験とについて説明する。
図４は、ＬＣＤドライバの出力ピンの８ピン分についての階調偏差特性例であり、また図５はセットリング試験の特性例である。
【００１３】
階調偏差試験（ピン・インクリメント試験）は、ＬＣＤドライバのすべての出力ピンの各階調の平均電圧に対して、各出力ピンの偏差が所定の電圧範囲かどうかを試験する。
例えば、ある階調において、すべてのドライバ出力電圧を測定し、平均電圧を演算してもとめ、その平均電圧を基準として±１０ｍＶの範囲に入っていればパスとする。
【００１４】
セットリング試験（ステップ・インクリメント試験）は、ＬＣＤドライバのあるピンに、ある階調を設定し、規定時間内に、ＬＣＤドライバの出力電圧が、設定値通りの値になっているかを試験する。
例えば、下記試験手順でセットリング試験をする。
（１）階調を設定する。
（２）規定時間待つ。
（３）LCDドライバの出力電圧を測定する。
（４）設定値±許容値であるかないかで、判定する。
【００１５】
次に、階調偏差試験と、セットリング試験とによりメモリ６１、６２、・・・６ｎに格納する内容について説明する。
【００１６】
最初に、ＬＣＤドライバの階調偏差試験の場合について説明する。
階調電圧のステップ１において、図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）から８番目（▲８▼）を選択出力した場合、メモリ６１、６２、・・・６ｎは、図６（ａ）のステップ１の列に示すように格納される。
【００１７】
そして、階調電圧のステップ２において、図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）から８番目（▲８▼）を選択出力した場合、メモリ６１、６２、・・・６ｎは、図６（ａ）のステップ２の列に示すように格納される。
【００１８】
同様に、階調電圧のステップｍにおいて、図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）から８番目（▲８▼）を選択出力した場合、メモリ６１、６２、・・・６ｎは、図６（ａ）のステップｍの列に示すように格納される。
【００１９】
そして、図６に示すメモリ６１、６２、・・・６ｎに格納されたデータは、図３に示すバス１００を介して、コンピュータ１０により演算をおこなう前処理として図６（ｂ）に示すように、ピン１〜１２８ピンのステップ１をアドレス順に並べ、同様にステップｍまでアドレス順に並べ変えてコンピュータ１０のメモリに格納して偏差試験の演算を行いやすくする。
【００２０】
次に、ＬＣＤドライバのセットリング試験の場合について説明する。
図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）を選択出力し、階調電圧のステップ１からｍまでインクリメント出力した場合、メモリ６１、６２、・・・６ｎは、図７（ａ）のＭＰＸ▲１▼の列に示すように格納される。
【００２１】
そして、図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ２番目（▲２▼）を選択出力し、階調電圧のステップ１からｍまでインクリメント出力した場合、メモリ６１、６２、・・・６ｎは、図７（ａ）のＭＰＸ▲２▼の列に示すように格納される。
【００２２】
同様に、ステップｍにおいて、図３に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ８番目（▲８▼）を選択出力し、階調電圧のステップ１からｍまでインクリメント出力した場合、メモリ６１、６２、・・・６ｎは、図７（ａ）のＭＰＸ▲８▼の列に示すように格納される。
【００２３】
そして、図７に示すメモリ６１、６２、・・・６ｎに格納されたデータは、図３に示すバス１００を介して、コンピュータ１０により演算をおこなう前処理として図７（ｂ）に示すように、ピン１〜１２８ピンのステップ１をアドレス順に並べ、同様にステップｍまでアドレス順に並べ変えてコンピュータ１０のメモリに格納してセットリング試験の演算を行いやすくする。
【００２４】
つまり、従来の半導体試験装置は、測定する順でメモリのアドレスの番地へ格納するので、ピン番号とステップ数の格納アドレスの番地がその都度異なる。
そのため、各試験の演算の前処理として、ピンとステップに対応した所定のアドレスの番地に並べ換えて演算処理しやすくしている。
【００２５】
【発明が解決しようとする課題】
上記説明のように、従来の半導体試験装置は、各試験の演算の前処理として所定のアドレス順に並べ換えて演算処理をしやすくしている。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、各試験の演算の前処理無しに、メモリの所定のアドレスの番地へ格納させて演算時間を短縮した半導体試験装置を提供することにある。
【００２６】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、
ＬＣＤドライバを試験する半導体試験装置において、
ＬＣＤドライバの出力ピンとステップ電圧毎にデータを格納するアドレスの番地をあらかじめ指定したメモリマップを設け、試験データのピンとステップの取り込み順に関係無く、該メモリマップの対応するアドレスの番地に格納することを特徴とした半導体試験装置を要旨としている。
【００２７】
また、上記目的を達成するためになされた本発明の第２は、
ＬＣＤドライバの複数のドライバ出力を受けてピン選択信号により１つを選択出力するマルチプレクサと、
該マルチプレクサ出力を受けてデジタルデータに変換するｎ個のデジタイザと、
該デジタイザのシリアル出力を複数ビットのパラレル出力に変換するｎ個のシリアル・パラレル変換器と、
該シリアル・パラレル変換器の複数ビットのパラレル出力を受けてシリアルデータの終了信号でラッチ出力するｎ個のフリップフロップと、
を設けて、ＬＣＤドライバを試験する半導体試験装置において、
前記ｎ個のフリップフロップの各複数ビットの出力を受けて、チャンネル選択信号で１つのフリップフロップの複数ビットを選択出力するマルチプレクサと、
該チャンネル選択信号を受けて、前記ピン選択信号に同期してアドレスを発生するアドレス発生部と、
該アドレス信号を受けて前記マルチプレクサの複数ビットの出力を格納するメモリと、
を具備したことを特徴とした半導体試験装置を要旨としている。
【００２８】
【発明の実施の形態】
本発明の半導体試験装置の例について、図１と、図２と、図４と、図５を参照して構成と動作について説明する。
図１に示すように、本発明の半導体試験装置の要部は、コンピュータ１０と、マルチプレクサ２１、２２、・・・２ｎと、デジタイザ３１、３２、・・・３ｎと、シリアル・パラレル変換器４１、４２、・・・４ｎと、フリップフロップ５１、５２、・・・５ｎと、メモリ６０と、制御部７１と、マルチプレクサ２０と、アドレス発生部７３とで構成している。
そして、半導体試験装置は、試験プログラムを実行して被試験デバイスであるＤＵＴ９０を試験する。
但し、ＤＵＴ９０のドライバピン以外の入力ピンに対する半導体試験装置の構成については、従来技術の説明と同様に図と説明を簡明とするため省略している。
【００２９】
ＤＵＴ９０としてのＬＣＤドライバは、例えば、１２８チャンネル、８１９２階調のドライバの出力ピンがある。
【００３０】
マルチプレクサ２１、２２、・・・２ｎと、デジタイザ３１、３２、・・・３ｎと、シリアル・パラレル変換器４１、４２、・・・４ｎと、フリップフロップ５１、５２、・・・５ｎとは従来技術の構成要素と同様であるので説明を省略する。
【００３１】
マルチプレクサ２０は、フリップフロップ５１、５２、・・・５ｎのｎチャンネルのｐビットの出力を受けて、チャンネル選択信号ＣＨＳＥＬ（０、１、２、・・・（ｎ−１））により１つのチャンネルのｐビットを選択出力する。
【００３２】
メモリ６０は、マルチプレクサ２０のｐビットの出力データをアドレス発生部７３からのアドレス信号によるアドレスの番地へそれぞれ格納する。
【００３３】
コンピュータ１０は、メモリ６０のデータをバス１００を介して読み出して、演算解析処理する演算手段である。
【００３４】
制御部７１は、初期化信号ＩＮＩＴと、ピン選択信号ＰＳＥＬと、シリアルデータの終了信号ＥＮＤと、チャンネル選択信号ＣＨＳＥＬを出力する。
【００３５】
アドレス発生部７３は、制御部７１からの初期化信号ＩＮＩＴと、ピン選択信号ＰＳＥＬと、シリアルデータの終了信号ＥＮＤと、チャンネル選択信号ＣＨＳＥＬとでピン選択信号とチャンネル選択信号と同期したアドレスを発生する。
【００３６】
例えば、図２に示すように、ＤＵＴ９０のドライバ出力を１２８ピンとして階調電圧の最大ステップをｍとしたとき、階調電圧のステップ１の１ピンデータから１２８ピンデータ、次に階調電圧のステップ２の１ピンデータから１２８ピンデータ、同様にして階調電圧のステップｍの１ピンデータから１２８ピンデータまでをアドレス順に格納する。
つまり、デバイスのピンと階調電圧のステップに対応して格納するアドレスをあらかじめメモリマップとして決めている。
従って、試験出力ピンと試験するステップのデータ取り込み順序が違っても、同じピンと同じステップに対して、アドレス発生部７３から同一のアドレスを発生させる。
【００３７】
次に、階調偏差試験と、セットリング試験とによりメモリ６０に格納する例で説明する。
【００３８】
階調偏差試験（ピン・インクリメント試験）と、セットリング試験（ステップ・インクリメント試験）の定義については、従来技術において説明したので、説明を省略する。
【００３９】
最初に、ＬＣＤドライバの階調偏差試験の場合について説明する。
階調電圧のステップ１において、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）を選択出力し、マルチプレクサ２０はフリップフロップ５１からフリップフロップ５ｎまでのｐビットの出力を順次選択出力する場合、メモリ６０は、図２に示すように、ピン１のステップ１（１−１）、ピン９のステップ１、・・・ピン１２１ピンのステップ１（１２１−１）の各対応アドレスの番地に順次格納される。
【００４０】
そして、階調電圧のステップ１において、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ２番目（▲２▼）を選択出力し、マルチプレクサ２０はフリップフロップ５１からフリップフロップ５ｎまでのｐビットの出力を選択出力する場合、メモリ６０は、図２に示すように、ピン２のステップ１（２−１）、ピン１０のステップ１（１０−１）、・・・ピン１２２ピンのステップ１（１２２−１）の各対応アドレスの番地に格納される。
【００４１】
以下同様に、階調電圧のステップ１において、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ８番目（▲８▼）を選択出力し、マルチプレクサ２０はフリップフロップ５１からフリップフロップ５ｎまでのｐビットの出力を選択出力する場合、メモリ６０は、図２に示すように、ピン８のステップ１（８−１）、ピン１６のステップ１（１６−１）、・・・ピン１２８ピンのステップ１（１２８−１）の各対応アドレスの番地に格納される。
【００４２】
以上により、階調偏差試験のステップ１におけるピン１〜ピン１２８までのｐビットのデータがアドレス順にメモリ６０に格納される。
同様に、ステップ２からステップｍまでの各データが、図２に示すように、あらかじめメモリマップとして決められたアドレスの番地に格納される。
【００４３】
次に、ＬＣＤドライバのセットリング試験の場合について説明する。
図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）を選択し、階調電圧のステップ１からｍまでインクリメント出力させて、マルチプレクサ２０はフリップフロップ５１を選択出力し、メモリ６０は、図２に示すように、ピン１のステップ１、ピン１のステップ２、・・・ピン１のステップｍまでデータを格納する。
【００４４】
そして、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）を選択し、階調電圧のステップ１からｍまでインクリメント出力させて、マルチプレクサ２０はフリップフロップ５２を選択出力し、メモリ６０は、図２に示すように、ピン９のステップ１、ピン９のステップ２、・・・ピン９のステップｍまでデータを格納する。
【００４５】
同様にして、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ１番目（▲１▼）を選択し、階調電圧のステップ１からｍまでインクリメント出力させて、マルチプレクサ２０はフリップフロップ５ｎを選択出力し、メモリ６０は、図２に示すように、ピン１２１のステップ１、ピン１２１のステップ２、・・・ピン１２１のステップｍまでデータを格納する。
【００４６】
以下同様に、図１に示すマルチプレクサ２１、２２、・・・２ｎは、それぞれ２番目（▲２▼）から８番目（▲８▼）を選択した動作も上記と同様にしておこない、図２に示すように、メモリ６０のメモリマップにおいて、所定のピンとステップのアドレスの番地に格納される。
【００４７】
つまり、本発明の半導体試験装置は、あらかじめ決められたメモリマップのアドレスの番地へ直接格納するので、試験項目の取り込み順序に関わらずピン番号とステップ数に対応したメモリの格納アドレスの番地が同じとなり、擬似的にドライバ出力ピン毎に独立のデジタイザを設けた（パーピンデジタイザ）のと同じ効果となる。
従って、各試験の演算処理をする場合に、所定のアドレス順に並べ換える前処理が不要となり演算処理時間が短縮できる。
【００４８】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明の半導体試験装置は、メモリへあらかじめ決められたメモリマップのアドレスへ直接格納するので、試験項目の取り込み順序に関わらずピン番号とステップ数に対応した格納アドレスが同じとなる。
従って、各試験の演算処理する場合に、所定のアドレス順に並べ換える前処理が不要となり演算処理時間が短縮できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験装置のメモリマップの図である。
【図３】従来の半導体試験装置のブロック図である。
【図４】ＬＣＤドライバの階調偏差試験のデータ図である。
【図５】ＬＣＤドライバのセットリング試験のデータ図である。
【図６】従来の半導体試験装置の偏差試験のメモリ格納図である。
【図７】従来の半導体試験装置のセットリング試験のメモリ格納図である。
【符号の説明】
１０  コンピュータ
２０  マルチプレクサ
２１、２２、・・・２ｎ  マルチプレクサ
３１、３２、・・・３ｎ  デジタイザ
４１、４２、・・・４ｎ  シリアル・パラレル変換器
５１、５２、・・・５ｎ  フリップフロップ
６０  メモリ
６１、６２、・・・６ｎ  メモリ
７０、７１  制御部
７２  アドレスカウンタ
７３  アドレス発生部
９０  ＤＵＴ
１００  バス
【図１】
0004776094.tif 000002
【図２】
0004776094.tif 000003
【図３】
0004776094.tif 000004
【図４】
0004776094.tif 000005
【図５】
0004776094.tif 000006
【図６】
0004776094.tif 000007
【図７】
0004776094.tif 000008