(57)【特許請求の範囲】
【請求項１】
スタートパルスを提供するスタートパルス入力線と、
第１クロック信号を提供する第１信号線と、
第２クロック信号を提供する第２信号線と、
第３クロック信号を提供する第３信号線と、
第４クロック信号を提供する第４信号線と、
複数の段｛Ｓｊ｝と、を含み、ｊは自然数であるシフトレジスタであって、
第ｊの段Ｓｊが、
第１〜４入力端子と、
第５入力端子と、
第１出力端子と、
第２出力端子と、を含んでおり、
前記第１〜４入力端子は、ｊが奇数の時には、第１信号線、第２信号線、第３信号線、及び第４信号線に電気的に接続され、第１、第２、第３、及び第４クロック信号をそれぞれ受けるようにされ、かつ、ｊが偶数の時には、第３、第４、第１、及び第２信号線にそれぞれ電気的に接続され、第３、第４、第１、及び第２クロック信号をそれぞれ受けるようにされたものであり、
前記第５入力端子は、入力信号を受けるものであり、
前記第１出力端子は、対応するゲートラインに電気的に接続され、ゲート駆動信号を、入力信号及び第１、第２、第３、及び第４クロック信号に応答するゲートに提供し、ゲート駆動信号が入力信号からシフトされるようにされたものであり、
前記第２出力端子は、周波数及び位相が、ゲート駆動信号の周波数及び位相と略同一である出力信号を提供するものであり、
複数の段｛Ｓｊ｝が電気的に直列接続されることで、第１の段Ｓ１の第５入力端子がスタートパルス入力線に電気的に接続され、スタートパルスを受け、かつ、第ｉの段Ｓｉの第５入力端子が第ｉ−１の段Ｓｉ−１の第２出力端子に電気的に接続され、第２出力端子に対応する出力信号を受けるものであり、ｉは２以上の自然数であることを特徴とするシフトレジスタ。
【請求項２】
第１、第２、第３、及び第４クロック信号について、
第１クロック信号の周波数と第３クロック信号の周波数とが同一であり、かつ、
第１クロック信号の位相と第３クロック信号の位相とが逆相であり、かつ、
第２クロック信号の周波数と第４クロック信号の周波数とが同一であり、かつ、
第２クロック信号の位相と第４クロック信号の位相とが逆相である周波数と位相を持ち、
第１クロック信号の周波数が第２クロック信号の周波数より大きい請求項１に記載のシフトレジスタ。
【請求項３】
第ｊの段Ｓｊは供給電圧を提供するリファレンスラインをさらに含み、ｊは自然数であり、前記リファレンスラインに電気的に接続され、供給電圧を受ける第６入力端子を有しており、
かつ、第ｊの段Ｓｊが、
入力トランジスタＭ１と、
第１放電トランジスタＭ５と、
第１放電制御回路と、
第２放電制御回路と、
第２放電トランジスタＭ１０と、
プルアップトランジスタＭ１３と、
トランジスタＭ１２と、
トランジスタＭ１５と、
第７入力端子と、
トランジスタＭ１４と、を含み、
前記入力トランジスタＭ１は、第５入力端子に電気的に接続されたゲート、節点１に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有し、節点１が第５入力端子に電気的に接続されるものであり、
前記第１放電トランジスタＭ５は、節点４に電気的に接続されたゲート、第６入力端子に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有するものであり、
前記第１放電制御回路は、複数のトランジスタＭ２、Ｍ３、Ｍ４、及びＭ６と、を含み、各トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６が、ゲート、ソース、及びドレインをそれぞれ有し、
トランジスタＭ２のゲート及びドレインが、第４入力端子に電気的に接続され、かつ、トランジスタＭ２のソースは、節点７に電気的に接続され、
トランジスタＭ３のゲート、ソース、及びドレインが、節点１、第６入力端子、及び節点７にそれぞれ電気的に接続され、
トランジスタＭ４のゲート、ソース、及びドレインが、節点１４、第６入力端子、及び節点６にそれぞれ電気的に接続されるとともに、
節点６は、節点７、及び節点４に電気的に接続され、かつ、
トランジスタＭ６のゲート、ソース、及びドレインが、第２入力端子、第６入力端子、及び節点４にそれぞれ電気的に接続されるものであり、
前記第２放電制御回路は、複数のトランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１を含み、各トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１は、ゲート、ソース、及びドレインをそれぞれ有し、
トランジスタＭ７のゲート及びドレインが、第２入力端子に電気的に接続され、かつ、トランジスタＭ７のソースが節点９に電気的に接続され、
トランジスタＭ８のゲート、ソース、及びドレインが、節点１、第６入力端子、及び節点９にそれぞれ電気的に接続され、
トランジスタＭ９のゲート、ソース、及びドレインが、節点１４、第６入力端子、及び節点８にそれぞれ電気的に接続され、
節点８が節点９に電気的に接続され、
トランジスタＭ１１のゲート、ソース、及びドレインが、第４入力端子、第６入力端子、及び節点１１にそれぞれ電気的に接続され、
節点１１が節点９に電気的に接続されるものであり、
前記第２放電トランジスタＭ１０は、節点８に電気的に接続されたゲート、第６入力端子に電気的に接続されたソース、及び節点１０に電気的に接続されたドレインを有し、節点１０が節点５に電気的に接続されるものであり、
前記プルアップトランジスタＭ１３は、節点１０に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有し、節点１５が節点１４及び第１出力端子に電気的に接続され、かつ、節点１３が第１入力端子に電気的に接続されるものであり、
前記トランジスタＭ１２は、節点１０に電気的に接続されたゲート、第２出力端子に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有するものであり、
前記トランジスタＭ１５は、第３入力端子に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び第６入力端子に電気的に接続されたドレインを有するものであり、
前記トランジスタＭ１４は、第７入力端子に電気的に接続されたゲート、第６入力端子に電気的に接続されたソース、及び節点１４に電気的に接続されたドレインを有するものである、
請求項１に記載のシフトレジスタ。
【請求項４】
第ｉの段Ｓｉの、第１の段Ｓｉの第７入力端子が、その次の段のＳｉ＋１の出力信号を受けるように用いられ、ｉは２以上の自然数である請求項３に記載のシフトレジスタ。
【請求項５】
プルアップトランジスタＭ１３が第１クロック信号によって制御され、かつ第１放電制御回路及び第２放電制御回路が第２クロック信号によって制御されうる請求項４に記載のシフトレジスタ。
【請求項６】
複数のゲートラインを連続的に駆動する複数の信号を発生し、複数の段｛Ｓｊ｝を含み、ｊは自然数であるシフトレジスタであって、
第ｊの段Ｓｊが、
第１、第２、第３、第４、第５、及び第６入力端子と、
第１出力端子及び第２出力端子と、
入力トランジスタＭ１と、
第１放電トランジスタＭ５と、
第１放電制御回路と、
第２放電制御回路と、
第２放電トランジスタＭ１０と、
プルアップトランジスタＭ１３と、
トランジスタＭ１２と、
トランジスタＭ１５と、を含んでおり、
前記入力トランジスタＭ１は、第５入力端子に電気的に接続されたゲート、節点１に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有し、節点１は、第５入力端子に電気的に接続されるものであり、
前記第１放電トランジスタＭ５は、節点４に電気的に接続されたゲート、第６入力端子に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有するものであり、
前記第１放電制御回路は、複数のトランジスタＭ２、Ｍ３、Ｍ４、及びＭ６を含み、各トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６が、ゲート、ソース、及びドレインをそれぞれ含み、
トランジスタＭ２のゲート及びドレインが、第４入力端子に電気的に接続され、かつ、トランジスタＭ２のソースが、節点７に電気的に接続され、
トランジスタＭ３のゲート、ソース、及びドレインが、節点１、第６入力端子、及び節点７にそれぞれ電気的に接続され、
トランジスタＭ４のゲート、ソース、及びドレインが、節点１４、第６入力端子、及び節点６にそれぞれ電気的に接続され、
節点６は、節点７及び節点４に電気的に接続され、
トランジスタＭ６のゲート、ソース、及びドレインは、第２入力端子、第６入力端子、及び節点４にそれぞれ電気的に接続されるものであり、
前記第２放電制御回路は、複数のトランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１を含み、各トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１は、ゲート、ソース、及びドレインをそれぞれ含み、
トランジスタＭ７のゲート及びドレインは、第２入力端子に電気的に接続され、かつ、トランジスタＭ７のソースは、節点９に電気的に接続され、
トランジスタＭ８のゲート、ソース、及びドレインは、節点１、第６入力端子、及び節点９にそれぞれ電気的に接続され、
トランジスタＭ９のゲート、ソース、及びドレインは、節点１４、第６入力端子、及び節点８にそれぞれ電気的に接続され、
節点８は、節点９に電気的に接続され、かつ、
トランジスタＭ１１のゲート、ソース、及びドレインは、第４入力端子、第６入力端子、及び節点１１にそれぞれ電気的に接続され、
節点１１は、節点９に電気的に接続されるものであり、
前記第２放電トランジスタＭ１０は、節点８に電気的に接続されたゲート、第６入力端子に電気的に接続されたソースと、節点１０に電気的に接続されたドレインを有し、節点１０は、節点５に電気的に接続されるものであり、
前記プルアップトランジスタＭ１３は、節点１０に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有し、節点１５は、節点１４及び第１出力端子に電気的に接続され、かつ、節点１３は、第１入力端子に電気的に接続されるものであり、
前記トランジスタＭ１２は、節点１０に電気的に接続されたゲート、第２出力端子に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有するものであり、
前記トランジスタＭ１５は、第３入力端子に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び第６入力端子に電気的に接続されたドレインを有するものであり、
複数の段｛Ｓｊ｝が、電気的に直列接続され、第１の段Ｓ１の第５入力端子が、スタートパルス入力線に電気的に接続され、スタートパルスを受け、第ｉの段Ｓｉの第５入力端子が、第ｉ−１の段Ｓｉ−１の第２出力端子に電気的に接続され、及び第２出力端子に対応する出力信号を受け、ｉは２以上の自然数であるシフトレジスタ。
【請求項７】
第ｊの段Ｓｉの各第１、第２、第３、及び第４入力端子が、第１、第２、第３、及び第４クロック信号の対応信号を受けるように用いられる請求項６に記載のシフトレジスタ。
【請求項８】
第１クロック信号の周波数及び第３クロック信号の周波数が同一であり、第１クロック信号の位相と第３クロック信号の位相が逆相であり、
第２クロック信号の周波数と第４クロック信号の周波数は同一であり、
第２クロック信号の位相と第４クロック信号の位相は逆相であり、
第１クロック信号の周波数が第２クロック信号の周波数より大きくされており、
第ｊの段ＳｊのプルアップトランジスタＭ１３が、第１クロック信号によって制御され、かつ、第ｊの段Ｓｊの第１放電制御回路と第２放電制御回路が、第２クロック信号によって制御されうる請求項７に記載のシフトレジスタ。
【請求項９】
第ｊの段Ｓｊの第６入力端子が、供給電圧を受けるように用いられ、
第ｊの段Ｓｊの第１出力端子が、ゲート駆動信号を第１、第２、第３、及び第４クロック信号と入力信号に応答する対応するゲートラインに提供されるように用いられ、
ゲート駆動信号が、第５入力端子が受けた入力信号からシフトされ、
第ｊの段Ｓｊの第２出力端子が、周波数及び位相がゲート駆動信号の周波数と位相と同一である出力信号を提供するように用いられており、
第ｊの段Ｓｊが、
第７入力端子と、
第７入力端子に電気的に接続されたゲート、第６入力端子に電気的に接続されたソース、及び節点１４に電気的に接続されたドレインを有するトランジスタＭ１４と、を含み、ｊは自然数である請求項７に記載のシフトレジスタ。
【請求項１０】
第ｉの段Ｓｉに関し、第ｉの段Ｓｉの第７入力端子が、その次の段Ｓｉ＋１の出力信号を受けるように用いられ、ｉは２以上の自然数である請求項９に記載のシフトレジスタ。
【請求項１１】
シフトレジスタ駆動方法であって、シフトレジスタが電気的に直列接続された複数の段｛Ｓｊ｝を有し、ｊは自然数であり、
スタートパルス信号ＳＰを複数の段｛Ｓｊ｝の第１の段に提供するステップと、
第１周波数ｆ１を有する第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１を複数の段｛Ｓｊ｝に提供するステップと、
第１周波数ｆ１と異なる第２周波数ｆ２を有する第２クロック信号ペアＣＬＫ２とＸＣＬＫ２を複数の段｛Ｓｊ｝に提供するステップと、
スタートパルス信号、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１、及び第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に応答する複数の信号を発生し、各複数の信号がスタートパルス信号から連続的にシフトされるステップと、を含むシフトレジスタ駆動方法。
【請求項１２】
第１周波数ｆ１が第２周波数ｆ２より大きい請求項１１に記載のシフトレジスタ駆動方法。
【請求項１３】
クロック信号ＣＬＫ１の位相がクロック信号ＸＣＬＫ１の位相と逆相である請求項１１に記載のシフトレジスタ駆動方法。
【請求項１４】
クロック信号ＣＬＫ２の位相がクロック信号ＸＣＬＫ２の位相の逆相である請求項１１に記載のシフトレジスタ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ及びその駆動方法に関し、特に、４つの位相クロックを有するシフトレジスタ及びその駆動方法に関するものである。
【背景技術】
【０００２】
液晶ディスプレイは、液晶セルより形成されたＬＣＤパネルと複数の画素素子を含み、該画素素子のそれぞれは、対応する液晶セルに関連している。これらの画素素子は、行を成すゲートライン及び列を成すデータラインを有するマトリクス形式で基本的に配置される。ＬＣＤパネルは、ゲートドライバ及びデータドライバを含む駆動回路によって駆動される。ゲートドライバは、ゲートラインに連続的に用いられる複数のゲート信号（スキャン信号）を発生し、ある一列から次の一列に連続的に画素素子をオンにする。データドライバは、複数のソース信号（データ信号）を発生し（即ち、連続的に画像信号をサンプリングし）、ゲート信号がゲートラインに用いられる時、同時にソース信号がデータラインに用いられ、ＬＣＤパネルの液晶セルの状態を揃えて、液晶セルを通る光の伝送を制御し、その結果、ＬＣＤの画像を表示することができる。
【０００３】
このような駆動回路では、シフトレジスタは、ゲートドライバに用いられ、連続的にゲートラインを駆動する複数のゲート信号を発生するが、コストダウンのために、シフトレジスタをＬＣＤパネルに統合する取り組みがなされている。その１つの成果は、アモルファスシリコン（ａ−Ｓｉ）薄膜トランジスタ（ＴＦＴ）及び低温ポリシリコン（ＬＴＰＳ）ＴＦＴの両方又はいずれか一方を用いて、ＬＣＤパネルのガラス基板の上にシフトレジスタを製造するものである。
【０００４】
一般に、シフトレジスタは、多数の段（ステージ）を有し設計される。よって、操作時（動作時）に、いくつかのＴＦＴが放電のために長期間オンにされる。また、このようなシフトレジスタは通常少なくとも２つのクロック信号を必要とし、その入力信号からの、ある段の出力信号をシフトし始める。入力信号は、すぐその前の段の出力信号であり、その結果、複数かつ連続的にシフトされた出力信号を発生する。同一周波数を有する少なくとも２つのクロック信号が非常に高い時、シフトレジスタのいくつかのＴＦＴが、操作中、頻繁にオンされ得る。
【非特許文献１】“Ｅｌｅｃｔｒｉｃａｌ  Ｉｎｓｔａｂｉｌｉｔｙ  ｏｆ  Ｈｙｄｒｏｇｅｎａｔｅｄ  Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ａｃｔｉｖｅ−Ｍａｔｒｉｘ  Ｌｉｑｕｉｄ−Ｃｒｙｓｔａｌ  Ｄｉｓ−ｐｌａｙｓ”（Ｊｐｎ.Ａｐｐｌ．Ｐｈｙｓ．  Ｖｏｌ.３７（１９９８）ｐｐ.４７０４−４７１０  Ｐａｒｔ１, Ｎｏ.９Ａ，  Ｓｅｐｔｅｍｂｅｒ  １９９８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ａ−Ｓｉ及びＬＴＰＳの両方又はいずれか一方の材料より形成されたＴＦＴに、電圧が持続的に、または頻繁に長時間供給されたとき、ＴＦＴ上の応力によりＴＦＴの特性が劣化することから、ＴＦＴを適当に機能させることができないことがあり、その結果シフトレジスタの信頼性が低下してしまう。よって、本発明は、当該課題を解決するためのシフトレジスタ及びその駆動方法を提供する。
【課題を解決するための手段】
【０００６】
シフトレジスタは、スタートパルスＳＰを提供するスタートパルス入力線、第１クロック信号ＣＬＫ１を提供する第１信号線、第２クロック信号ＣＬＫ２を提供する第２信号線、第３クロック信号ＸＣＬＫ１を提供する第３信号線、及び第４クロック信号ＸＣＬＫ２を提供する第４信号線を含む。各第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２は、特徴的な周波数と位相を持つ。すなわち、第１クロック信号ＣＬＫ１の周波数と第３クロック信号ＸＣＬＫ１の周波数は実質的に（略）同一であり、かつ、第１クロック信号ＣＬＫ１の位相と第３クロック信号ＸＣＬＫ１の位相は実質的に逆相である。また、第２クロック信号ＣＬＫ２の周波数及び第４クロック信号ＸＣＬＫ２の周波数は実質的に同一であり、かつ、第２クロック信号ＣＬＫ２の位相及び第４クロック信号ＸＣＬＫ２の位相は実質的に逆相である。
【０００７】
また、シフトレジスタは、供給電圧ＶＳＳを提供するためのリファレンスラインを含む。また、シフトレジスタは、複数の段｛Ｓｊ｝（ｊ＝１、２、．．．、Ｎを含む（Ｎは自然数）（すなわち、ｊは自然数））。第ｊの段Ｓｊは（本明細書で第ｊの段とあるのは、第ｊの段、若しくは第ｊ番目の段（ステージ）と同義とする。）、第１〜４入力端子ＩＮ１〜ＩＮ４を含み、ｊが奇数の時、第１〜４入力端子ＩＮ１〜ＩＮ４は、第１、第２、第３、及び第４信号線にそれぞれ電気的に接続され、第１、第２、第３、及び第４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２をそれぞれ受ける。ｊが偶数の時、第１〜４入力端子ＩＮ１〜ＩＮ４は、第３、第４、第１と、第２信号線にそれぞれ電気的に接続され、第３、第４、第１、及び第２クロック信号ＸＣＬＫ１、ＸＣＬＫ２、ＣＬＫ１、及びＣＬＫ２をそれぞれ受ける。第ｊの段Ｓｊは、入力信号を受ける第５入力端子ＩＮ５、対応するゲートラインに電気的に接続され、ゲート駆動信号を、入力信号と第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１と、ＸＣＬＫ２に応答するゲートに提供し、ゲート駆動信号は、入力信号からシフトされる第１出力端子Ｏ１、周波数と位相がゲート駆動信号の周波数と位相とそれぞれ実質的に同一である出力信号を提供する第２出力端子Ｏ２を更に含む。複数の段｛Ｓｊ｝は、電気的に直列接続されることで、第１の段Ｓ１の第５入力端子ＩＮ５がスタートパルス入力線１１５に電気的に接続され、スタートパルスＳＰを受ける。また、第ｉの段Ｓｉ（ｉ＝２、３、．．．、Ｎ）（Ｎは自然数）（すなわち、ｉは２以上の自然数）の第５入力端子ＩＮ５は、第（ｉ−１）の段Ｓｉ−１の第２出力端子Ｏ２に電気的に接続され、第２出力端子Ｏ２に対応する出力信号を受ける。第ｊの段Ｓｊ（ｊ＝１、２、．．．、Ｎ）（Ｎは自然数）（すなわち、ｊは自然数）は、リファレンスライン１１６に電気的に接続され、供給電圧ＶＳＳを受ける第６入力端子ＩＮ６を更に含む。
【０００８】
第ｊの段Ｓｊは、（Ａ）第５入力端子ＩＮ５に電気的に接続されたゲート、節点１は、電気的に接続されたソースと、節点５に電気的に接続されたドレインを有し、節点１は、第５入力端子ＩＮ５に電気的に接続される入力トランジスタＭ１、（Ｂ）節点４に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有する第１放電トランジスタＭ５、（Ｃ）複数のトランジスタＭ２、Ｍ３、Ｍ４、及びＭ６を含み、各トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６は、ゲート、ソース、及びドレインをそれぞれ有し、トランジスタＭ２のゲート及びドレインは、第４入力端子ＩＮ４に電気的に接続され、かつ、トランジスタＭ２のソースは、節点７に電気的に接続され、トランジスタＭ３のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点７にそれぞれ電気的に接続され、トランジスタＭ４のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点６にそれぞれ電気的に接続され、節点６は、節点７及び節点４に電気的に接続され、トランジスタＭ６のゲート、ソース、及びドレインは、第２入力端子ＩＮ２、第６入力端子ＩＮ６、及び節点４にそれぞれ電気的に接続される第１放電制御回路２１０、（Ｄ）複数のトランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１を含み、各トランジスタＭ７、Ｍ８、及びＭ９と、Ｍ１１は、ゲート、ソース及びドレインをそれぞれ有し、トランジスタＭ７のゲート及びドレインは、第２入力端子ＩＮ２に電気的に接続され、かつ、トランジスタＭ７のソースは、節点９に電気的に接続され、トランジスタＭ８のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点９にそれぞれ電気的に接続される。トランジスタＭ９のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点８にそれぞれ電気的に接続され、節点８は節点９に電気的に接続され、トランジスタＭ１１のゲート、ソース、及びドレインは、第４入力端子ＩＮ４、第６入力端子ＩＮ６、及び節点１１にそれぞれ電気的に接続され、節点１１は、節点９に電気的に接続される第２放電制御回路２２０、（Ｅ）節点８に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点１０に電気的に接続されたドレインを有し、節点１０は、節点５に電気的に接続される第２放電トランジスタＭ１０、（Ｆ）節点１０に電気的に接続されたゲート、節点１５は、電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有し、節点１５は、節点１４及び第１出力端子Ｏ１に電気的に接続され、かつ、節点１３は、第１入力端子ＩＮ１に電気的に接続されるプルアップトランジスタＭ１３、（Ｇ）節点１０に電気的に接続されたゲート、第２出力端子Ｏ２に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有するトランジスタＭ１２、（Ｈ）第３入力端子ＩＮ３に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び第６入力端子ＩＮ６に電気的に接続されたドレインを有するトランジスタＭ１５を更に含む。第ｊの段Ｓｊ（ｊ＝１、２、．．．Ｎ）（Ｎは自然数）（すなわち、ｊは自然数）は、第７入力端子ＩＮ７、及び第７入力端子ＩＮ７に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソースと、節点１４に電気的に接続されたドレインを有するトランジスタＭ１４を更に含む。第１の段Ｓｉ（ｉ＝１、２、．．．、Ｎ−１）（Ｎは自然数）（すなわち、ｉは２以上の自然数）で言えば、第１の段Ｓｉの第７入力端子ＩＮ７は、次の段Ｓｉ＋１の出力信号を受けるように用いられる。この実施例では、各トランジスタＭ１〜Ｍ１５は、電界効果トランジスタＴＦＴをそれぞれ含む。
【０００９】
実施例では、プルアップトランジスタＭ１３は、第１クロック信号ＣＬＫ１によって制御され、第１放電制御回路２１０と第２放電制御回路２２０は、第２クロック信号ＣＬＫ２によって制御され得る。
【００１０】
また、本発明は、複数の段｛Ｓｊ｝（ｊ＝１、２、．．．、Ｎ）（Ｎは自然数）（すなわち、ｊは自然数）を含むシフトレジスタを提供する。第ｊの段Ｓｊは、第１〜６入力端子ＩＮ１〜ＩＮ６、第１出力端子Ｏ１、及び第２出力端子Ｏ２を含み、（Ａ）第５入力端子ＩＮ５に電気的に接続されたゲート、節点１に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有し、節点１は、第５入力端子ＩＮ５に電気的に接続される入力トランジスタＭ１、（Ｂ）節点４に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有する第１放電トランジスタＭ５、（Ｃ）複数のトランジスタＭ２、Ｍ３、Ｍ４、及びＭ６を含み、各トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６は、ゲート、ソース、及びドレインをそれぞれ含み、トランジスタＭ２のゲート及びドレインは、第４入力端子ＩＮ４に電気的に接続され、かつ、トランジスタＭ２のソースは、節点７に電気的に接続され、トランジスタＭ３のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点７にそれぞれ電気的に接続され、トランジスタＭ４のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点６にそれぞれ電気的に接続され、節点６は、節点７と節点４に電気的に接続され、トランジスタＭ６のゲート、ソース、及びドレインは、第２入力端子ＩＮ２、第６入力端子ＩＮ６、及び節点４にそれぞれ電気的に接続される第１放電制御回路２１０、（Ｄ）複数のトランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１を含み、各トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１は、ゲート、ソース、及びドレインをそれぞれ有し、トランジスタＭ７のゲート及びドレインは、第２入力端子ＩＮ２に電気的に接続され、かつ、トランジスタＭ７のソースは、節点９に電気的に接続され、トランジスタＭ８のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点９にそれぞれ電気的に接続される。トランジスタＭ９のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点８にそれぞれ電気的に接続され、節点８は、節点９に電気的に接続され、トランジスタＭ１１のゲート、ソース、及びドレインは、第４入力端子ＩＮ４、第６入力端子ＩＮ６、及び節点１１にそれぞれ電気的に接続され、節点１１は、節点９に電気的に接続される第２放電制御回路２２０、（Ｅ）節点８に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点１０に電気的に接続されたドレインを含み、節点１０は、節点５に電気的に接続される第２放電トランジスタＭ１０、（Ｆ）節点１０に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有し、節点１５は、節点１４と第１出力端子Ｏ１に電気的に接続され、かつ、節点１３は、第１入力端子ＩＮ１に電気的に接続されるプルアップトランジスタＭ１３、（Ｇ）節点１０に電気的に接続されたゲート、第２出力端子Ｏ２に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有するトランジスタＭ１２、（Ｈ）第３入力端子ＩＮ３に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び第６入力端子ＩＮ６に電気的に接続されたドレインを有するトランジスタＭ１５を更に含む。複数の段｛Ｓｊ｝は、直列に電気的に接続され、第１の段Ｓ１の第５入力端子ＩＮ５は、スタートパルス入力線１１５に電気的に接続され、スタートパルスＳＰを受ける。また、第ｉの段Ｓｉ（ｉ＝２、３、．．．、Ｎ）（Ｎは自然数；ｉは２以上の自然数）の第５入力端子ＩＮ５は、第（ｉ−１）の段Ｓｉ−１の第２出力端子Ｏ２に電気的に接続され、第２出力端子Ｏ２に対応する出力信号を受ける。
【００１１】
第ｊの段Ｓｉの各第１〜４入力端子ＩＮ１〜ＩＮ４は、第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２の対応信号を受けるように用いられる。各第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２は、周波数と位相を特徴とする。第１クロック信号ＣＬＫ１の周波数と第３クロック信号ＸＣＬＫ１の周波数は、同一であり、かつ、第１クロック信号ＣＬＫ１の位相と第３クロック信号ＸＣＬＫ１の位相は、逆相である。また、第２クロック信号ＣＬＫ２の周波数と第４クロック信号ＸＣＬＫ２の周波数は同一であり、かつ、第２クロック信号ＣＬＫ２の位相と第４クロック信号ＸＣＬＫ２の位相は逆相である。第ｊの段Ｓｊの第６入力端子ＩＮ６は、供給電圧ＶＳＳを受けるように用いられる。
【００１２】
第ｊの段Ｓｊの第１出力端子Ｏ１は、ゲート駆動信号を第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２と入力信号に応答する対応するゲートラインに提供するように用いられ、ゲート駆動信号は、第５入力端子ＩＮ５が受けた入力信号からシフトされる。第ｊの段Ｓｊの第２出力端子Ｏ２は、周波数及び位相がゲート駆動信号の周波数及び位相とそれぞれ略同一である出力信号を提供するように用いられる。
【００１３】
第ｊの段ＳｊのプルアップトランジスタＭ１３は、第１クロック信号ＣＬＫ１によって制御されうる、第ｊの段Ｓｊの第１放電制御回路２１０及び第２放電制御回路２２０は、第２クロック信号ＣＬＫ２によって制御されうる。
【００１４】
第ｊの段Ｓｊ（ｊ＝１、．．．Ｎ）（Ｎは自然数）（すなわち、ｊは自然数）は、第７入力端子ＩＮ７と、第７入力端子ＩＮ７に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点１４に電気的に接続されたドレインを有するトランジスタＭ１４を更に含む。第ｉの段Ｓｉ（ｉ＝１、２、．．．、Ｎ−１）（Ｎは２以上の自然数）（すなわち、ｉは２以上の自然数）で言えば、第ｉの段Ｓｉの第７入力端子ＩＮ７は、次の段Ｓｉ＋１の出力信号を受けるように用いられる。
【００１５】
また、本発明は、以下のシフトレジスタの駆動方法を提供する。シフトレジスタは、電気的に直列接続された複数の段｛Ｓｊ｝、（ｊ＝１、２、．．．、Ｎ）（Ｎは自然数）を含む。この実施例では、シフトレジスタの駆動方法は、下記のステップを含む。すなわち、スタートパルス信号ＳＰを複数の段｛Ｓｊ｝の第１の段Ｓ１に提供するステップと、第１周波数ｆ１を有する第１クロック信号ペアＣＬＫ１とＸＣＬＫ１を複数の段｛Ｓｊ｝に提供するステップと、第１周波数ｆ１と異なる第２周波数ｆ２を有する第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２を複数の段｛Ｓｊ｝に提供するステップと、スタートパルス信号、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に応答する複数の信号を発生し、各複数の信号は、スタートパルス信号から連続的にシフトされるステップを含む。この実施例では、第１周波数ｆ１は、第２周波数ｆ２より大きく設定されている。第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１について言えば、クロック信号ＣＬＫ１の位相は、クロック信号ＸＣＬＫ１の位相の逆相である。第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に関し、クロック信号ＣＬＫ２の位相は、クロック信号ＸＣＬＫ２の位相の逆相である。
【００１６】
また、本発明は、以下のシフトレジスタを提供する。この実施例では、シフトレジスタは、以下のような信号の、信号提供装置及び信号発生装置を含む。すなわち、信号提供装置は、第１周波数ｆ１を有する第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２周波数ｆ２を有する第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２とを提供し、第２周波数ｆ２は、第１周波数ｆ１と異なる。信号発生装置は、スタートパルス信号ＳＰ、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に応答する複数の信号を発生し、各複数の信号は、スタートパルス信号ＳＰから連続的にシフトされる。この実施例では、第１周波数ｆ１は、第２周波数ｆ２より大きい。第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１について言えば、クロック信号ＣＬＫ１の位相は、クロック信号ＸＣＬＫ１の位相の実質的に逆相である。第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２について言えば、クロック信号ＣＬＫ２の位相は、クロック信号ＸＣＬＫ２の位相の実質的に逆相である。
【００１７】
この実施例では、信号提供装置が、位相遅延クロック信号発生器を含み、そして信号発生装置が、複数の段｛Ｓｊ｝、（ｊ＝１、２、．．．、Ｎ）（Ｎは自然数）を含む。各段は、第１〜５入力端子ＩＮ１〜ＩＮ５をそれぞれ有し、各第１〜５入力端子ＩＮ１〜ＩＮ５は、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１、第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２、及び入力信号の１つを受ける。また、各段は、クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２と、入力信号に応答するゲート駆動信号を出力する第１出力端子Ｏ１及び周波数と位相がゲート駆動信号の周波数と位相と実質的に同一である出力信号を出力する第２出力端子Ｏ２を有する。複数の段が直列に電気的に接続されることで、第１の段の第５入力端子ＩＮ５は、スタートパルス入力線１１５に電気的に接続され、スタートパルス信号ＳＰを受ける。その他の段の第５入力端子ＩＮ５は、前段の第２出力端子Ｏ２に電気的に接続され、第２出力端子Ｏ２の出力信号を受ける。
【発明の効果】
【００１８】
本発明のシフトレジスタの各段は、スキャン期間及びスタートパルスＳＰを連続的にシフトする。このために、シフトレジスタのＮ出力線が連続的にイネーブル状態にされ、更にＬＣＤパネルのゲートライン、Ｇａｔｅ１、Ｇａｔｅ２、．．．、及びＧａｔｅ
Ｎが連続的に駆動される。
【発明を実施するための最良の形態】
【００１９】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を、実施例を通じて添付図面を参照しつつ詳細に説明する。
【実施例】
【００２０】
本発明は、実施例と図１〜４を合わせて本発明の技術特徴を詳細に説明する。本発明の目的は、４つの位相クロックを有するシフトレジスタについて説明をすることにある。
【００２１】
図１は、本発明の実施例に基づいたシフトレジスタ１００を表すブロック図である。シフトレジスタ１００は、スタートパルスＳＰを提供するスタートパルス入力線１１５、第１クロック信号ＣＬＫ１を提供する第１信号線１１１、第２クロック信号ＣＬＫ２を提供する第２信号線１１２、第３クロック信号ＸＣＬＫ１を提供する第３信号線１１３、及び第４クロック信号ＸＣＬＫ２を提供する第４信号線１１４を含む。また、シフトレジスタ１００は、供給電圧ＶＳＳを提供するリファレンスライン１１６を含む。
【００２２】
第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２は、周波数と位相を特徴とする。第１クロック信号ＣＬＫ１の周波数と第３クロック信号ＸＣＬＫ１の周波数は実質的に（略）同一であり、第１クロック信号ＣＬＫ１の位相と第３クロック信号ＸＣＬＫ１の位相は実質的に逆相である。第２クロック信号ＣＬＫ２の周波数及び第４クロック信号ＸＣＬＫ２の周波数は実質的に同一であり、第２クロック信号ＣＬＫ２の位相と第４クロック信号ＸＣＬＫ２の位相は実質的に逆相である。好適実施例では、第１クロック信号ＣＬＫ１の周波数は、第２クロック信号ＣＬＫ２の周波数より大きい。電圧ＶＳＳは、接地（アース）に供給され、その結果、供給電圧又は負電圧とすることができる（したがって、本明細書では、適宜ＶＳＳを接地電圧と称するとすることもできる）。
【００２３】
図１に示すように、シフトレジスタ１００は、複数の段｛Ｓｊ｝、ｊ＝１、２、．．．、Ｎ（Ｎは自然数）を更に含む。第ｊの段Ｓｊは、第１〜７入力端子ＩＮ１〜ＩＮ７を有する。第１の段Ｓ１で言えば、第１入力端子ＩＮ１は、第１信号線１１１に電気的に接続され、第１クロック信号ＣＬＫ１を受ける。第２入力端子ＩＮ２は、第２信号線１１２に電気的に接続され、第２クロック信号ＣＬＫ２を受ける。第３入力端子ＩＮ３は、第３信号線１１３に電気的に接続され、第３クロック信号ＸＣＬＫ１を受ける。第４入力端子ＩＮ４は、第４信号線１１４に電気的に接続され、第４クロック信号ＸＣＬＫ２を受ける。第２の段Ｓ２で言えば、第１入力端子ＩＮ１は、第３信号線１１３に電気的に接続され、第３クロック信号ＸＣＬＫ１を受ける。第２入力端子ＩＮ２は、第４信号線１１４に電気的に接続され、第４クロック信号ＸＣＬＫ２を受ける。第３入力端子ＩＮ３は、第１信号線１１１に電気的に接続され、第１クロック信号ＣＬＫ１を受ける。第４入力端子ＩＮ４は、第２信号線１１２に電気的に接続され、第２クロック信号ＣＬＫ２を受ける。一般に、第ｊの段Ｓｊに関し、ｊが奇数の時、第１〜４入力端子ＩＮ１〜ＩＮ４は、第１〜４信号線１１１、１１２、１１３と、１１４にそれぞれ電気的に接続され、第１〜４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２をそれぞれ受ける。ｊが偶数の時、第１〜４入力端子ＩＮ１〜ＩＮ４は、第３、第４、第１、及び第２信号線１１３、１１４、１１１、及び１１２にそれぞれ電気的に接続され、第３、第４、第１、及び第２クロック信号ＸＣＬＫ１、ＸＣＬＫ２、ＣＬＫ１、及びＣＬＫ２をそれぞれ受ける。
【００２４】
各段について言えば、第５入力端子ＩＮ５は、入力信号を受ける。第６入力端子ＩＮ６は、リファレンスライン１１６に電気的に接続され、供給電圧ＶＳＳを提供する。第７入力端子ＩＮ７は、その次の段の出力に電気的に接続され、次の段の出力信号を受ける。
【００２５】
第ｊの段Ｓｊもまた第１出力端子Ｏ１及び第２出力端子Ｏ２を有する。段の第１出力端子Ｏ１は、対応するゲートラインＧａｔｅ１、Ｇａｔｅ２、．．．、又はＧａｔｅＮに電気的に接続され、ゲート駆動信号を入力信号と、第１〜第４クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２に応答するゲートに提供する。ゲート駆動信号が入力信号からシフトされる。第１出力端子Ｏ１も前の段の第７入力端子ＩＮ７に電気的に接続され、フィードバック信号を提供する。第２出力端子Ｏ２が出力信号を提供する。出力信号の周波数及び位相は、ゲート駆動信号の周波数及び位相はそれぞれ略同一である。例えば、第１の段Ｓ１の第１出力端子Ｏ１が第１ゲートＧａｔｅ１に電気的に接続され、かつ、第１の段Ｓ１の第２出力端子Ｏ２が出力信号を次の段、即ち、第２の段Ｓ２に提供する。第２の段Ｓ２では、第１出力端子Ｏ１が第２ゲートＧａｔｅ２に電気的に接続されるだけでなく、第１の段Ｓ１の第７入力端子ＩＮ７に更に電気的に接続され、第２の段Ｓ２の出力信号を提供し、第１の段Ｓ１のフィードバック信号とされる。また、第２の段Ｓ２の第２出力端子Ｏ２は、出力信号をその次の段、即ち、第３の段Ｓ３に提供する。
【００２６】
図２を参照して、以下説明する。第ｊの段Ｓｊは、入力トランジスタＭ１を更に有する。入力トランジスタＭ１は、第５入力端子ＩＮ５に電気的に接続されたゲート、節点１に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有し、節点１は、第５入力端子ＩＮ５に電気的に接続される。第１の段Ｓ１に関して、第５入力端子ＩＮ５は、スタートパルス入力線１１５に電気的に接続され、スタートパルスＳＰを受ける。また、その他の段Ｓｊ（ｊ＝２、３、．．．、Ｎ）（Ｎは自然数；ｊは２以上の自然数）について言えば、第５入力端子ＩＮ５は、その前の段Ｓｊ−１の第２出力端子Ｏ２に電気的に接続され、その前の段Ｓｊ−１からの出力信号を受ける。また、第ｊの段Ｓｊが第１放電トランジスタＭ５及び第２放電トランジスタＭ１０を有する。第１放電トランジスタＭ５が、節点４に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点５に電気的に接続されたドレインを有する。第２放電トランジスタＭ１０が、節点８に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点１０に電気的に接続されたドレインを有し、節点１０は、節点５に電気的に接続される。
【００２７】
また、第ｊの段Ｓｊは、トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６を含む第１放電制御回路２１０を有する。各トランジスタＭ２、Ｍ３、Ｍ４、及びＭ６は、ゲート、ソース、及びドレインをそれぞれ有する。図２に示すように、トランジスタＭ２のゲート及びドレインは、第４入力端子ＩＮ４に電気的に接続され、かつ、トランジスタＭ２のソースは、節点７に電気的に接続される。トランジスタＭ３のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点７にそれぞれ電気的に接続される。トランジスタＭ４のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点６にそれぞれ電気的に接続され、節点６は、節点７及び節点４に電気的に接続される。トランジスタＭ６のゲート、ソース、及びドレインは、第２入力端子ＩＮ２、第６入力端子ＩＮ６、及び節点４にそれぞれ電気的に接続される。
【００２８】
また、第ｊの段Ｓｊは、トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１を含む第２放電制御回路２２０を有する。各トランジスタＭ７、Ｍ８、Ｍ９、及びＭ１１は、ゲート、ソース、及びドレインをそれぞれ有する。図２に示すように、トランジスタＭ７のゲート及びドレインは、第２入力端子ＩＮ２に電気的に接続され、かつ、トランジスタＭ７のソースは、節点９に電気的に接続される。トランジスタＭ８のゲート、ソース、及びドレインは、節点１、第６入力端子ＩＮ６、及び節点９にそれぞれ電気的に接続される。トランジスタＭ９のゲート、ソース、及びドレインは、節点１４、第６入力端子ＩＮ６、及び節点８にそれぞれ電気的に接続され、節点８は、節点９に電気的に接続される。トランジスタＭ１１のゲート、ソース、及びドレインは、第４入力端子ＩＮ４、第６入力端子ＩＮ６、及び節点１１にそれぞれ電気的に接続される。
【００２９】
図２に示すように、第ｊの段Ｓｊは、節点１０に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有するプルアップトランジスタＭ１３も含み、節点１５は、節点１４及び第１出力端子Ｏ１に電気的に接続され、かつ、節点１３は、第１入力端子ＩＮ１に電気的に接続される。第ｊの段Ｓｊは、トランジスタＭ１２及びトランジスタＭ１５を更に含む。トランジスタＭ１２は、節点１０に電気的に接続されたゲート、第２出力端子Ｏ２に電気的に接続されたソース、及び節点１３に電気的に接続されたドレインを有する。また、トランジスタＭ１５は、第３入力端子ＩＮ３に電気的に接続されたゲート、節点１５に電気的に接続されたソース、及び第６入力端子ＩＮ６に電気的に接続されたドレインを有する。好ましい実施例では、プルアップトランジスタＭ１３が、第１クロック信号ＣＬＫ１によって制御され得、第１放電制御回路２１０及び第２放電制御回路２２０が、第２クロック信号ＣＬＫ２によって制御され得る。
【００３０】
第ｊの段Ｓｊが、第７入力端子ＩＮ７及びトランジスタＭ１４を含む。トランジスタＭ１４が、第７入力端子ＩＮ７に電気的に接続されたゲート、第６入力端子ＩＮ６に電気的に接続されたソース、及び節点１４に電気的に接続されたドレインを有する。各第１〜（Ｎ−１）段のＳｊ（ｊ＝１、．．．、Ｎ−１）（Ｎは自然数；ｊは２以上の自然数）に関し、第７入力端子ＩＮ７は、次の段（つまり、第（ｊ＋１）の段Ｓｊ＋１）の第２出力端子Ｏ１（ｊ＋１）に電気的に接続され、第（ｊ＋１）の段の出力信号を受ける。
【００３１】
トランジスタＭ１〜Ｍ１５の少なくとも１つは、好ましくは電界効果トランジスタＴＦＴを含む。その他のタイプのＴＦＴも本発明の実施に用いることができる。
【００３２】
図３に示す波形図は、シフトレジスタの操作手順を説明するための図である。
【００３３】
図１を参照して以下説明する。複数の段｛Ｓｊ｝は、スタートパルス入力線１１５に電気的に接続された第１の段Ｓ１の第５入力端子ＩＮ５に直列接続され、スタートパルスＳＰと第ｉの段Ｓｉ（ｉ＝２、３、．．．、Ｎ）（Ｎは自然数）（すなわち、ｉは２以上の自然数）の第５入力端子ＩＮ５を受ける。第ｉの段Ｓｉは、前の段Ｓｉ−１の第２出力端子Ｏ２に電気的に接続され、対応する出力信号を受ける。例えば、第２の段Ｓ２の第５入力端子ＩＮ５は、前の段（即ち第１の段Ｓ１）の第２出力端子Ｏ２に電気的に接続され、第１の段Ｓ１の対応する出力信号を受ける。
【００３４】
図３は、本発明の実施例に基づいた、第１〜３の段Ｓ１、Ｓ２、及びＳ３の時のシフトレジスタの入力と出力信号のタイミング図である。Ｖ０（１）、Ｖ０（２）、及びＶ０（３）は、第１、２、及び３の段Ｓ１、Ｓ２、及びＳ３からの出力電圧（信号）をそれぞれ示している。Ｖ５（１）、Ｖ７（１）、及びＶ８（１）は、第１の段Ｓ１の節点５、７、及び８の電圧にそれぞれ対応する。Ｖ５（２）及びＶ５（３）は、第２の段Ｓ２及び第３の段Ｓ３の節点５の電圧にそれぞれ対応する。スタートパルスはＳＰで表される。第１〜４のクロック信号は、ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２でそれぞれ表される。図３に示すように、第１クロック信号ＣＬＫ１の周波数は、第２クロック信号ＣＬＫ２の周波数より大きい。第１クロック信号ＣＬＫ１の周波数と第３クロック信号ＸＣＬＫ１の周波数は実質的に同一である。第１クロック信号ＣＬＫ１の周波数及び第３クロック信号ＸＣＬＫ１の周波数は実質的に同一である。第１クロック信号ＣＬＫ１の位相と第３クロック信号ＸＣＬＫ１の位相は実質的に逆相である。第２クロック信号ＣＬＫ２の周波数及び第４クロック信号ＸＣＬＫ２の周波数は実質的に同一である。第２クロック信号ＣＬＫ２の位相及び第４クロック信号ＸＣＬＫ２の位相は実質的に逆相である。本発明の実施例に基づいて、フレームレートが７５Ｈｚを有する１７インチのＬＣＤパネルに関して、パルス幅が１２.５μｓの第１クロック信号ＣＬＫ１及び第３クロック信号ＸＣＬＫ１と、パルス幅がＮ倍の１３.３ｍｓより小さくない第２クロック信号ＣＬＫ２及び第４クロック信号ＸＣＬＫ２とが本発明の実施に用いることができる。なおＮは段（ステージ）の総数である。
【００３５】
第１〜４のクロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２と、スタートパルスＳＰとが同期されうる。第１〜４のクロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２が各段に供給され、スタートパルスＳＰが第１の段Ｓ１にのみ供給される。図３に示すように、第１時間間隔ｔ１期間では、スタートパルスＳＰが高電圧を有し、高電圧の第２クロック信号ＣＬＫ２及び第３クロック信号ＸＣＬＫ１と、低電圧の第１クロック信号ＣＬＫ１及び第４クロック信号ＸＣＬＫ２と、それぞれ同期する。第１の段Ｓ１では、第１〜５の入力端子ＩＮ〜ＩＮ５は、第１〜４のクロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２と、スタートパルスＳＰをそれぞれ受ける。よって、トランジスタＭ１、Ｍ３、及びＭ８は、高電圧のスタートパルス信号ＳＰによってオンにされる。続いて、高電圧のスタートパルス信号ＳＰは、節点５に供給され、よって、節点５を、高電圧を有する信号Ｖ５（１）にプリチャージする。また、第６入力端子ＩＮ６によって節点７の電圧信号Ｖ７（１）及び節点８の電圧信号Ｖ８（１）が接地電圧に放電されて、第１時間間隔ｔ１期間では、電圧信号Ｖ７（１）及びＶ８（１）は、低電圧を有するようになる。また、節点５にプリチャージされた高電圧信号Ｖ５（１）は、トランジスタＭ１０及びＭ１３をオンにし、よって、第１クロック信号ＣＬＫ１の低電圧を第１及び第２出力端子Ｏ１及びＯ２に供給し、第１時間間隔ｔ１期間の出力信号Ｖ０（１）が低電圧となる。また、トランジスタＭ６、Ｍ７、及びトランジスタＭ１５は、高電圧の第２及び第３クロック信号ＣＬＫ２及びＸＣＬＫ１によってそれぞれオンにされる。第１時間間隔ｔ１期間で第４クロック信号ＸＣＬＫ２が低電圧を有することから、トランジスタＭ２及びトランジスタＭ１１は、オフとされる。
【００３６】
第２の段Ｓ２では、第１時間間隔ｔ１期間の第１の段Ｓ１の低電圧出力信号Ｖ０（１）が、第２の段Ｓ２の第５入力端子ＩＮ５に入力される。第１〜４の入力端子ＩＮ１〜ＩＮ４は、第３、第４、第１、及び第２クロック信号ＸＣＬＫ１、ＸＣＬＫ２、ＣＬＫ１、及びＣＬＫ２をそれぞれ受ける。これらの信号は、第２の段Ｓ２に第１時間間隔ｔ１期間で低電圧の出力信号Ｖ０（２）を出力させる。よって、第３〜Ｎの段も低電圧の出力信号Ｖ０（２）を出力する。
【００３７】
第２時間間隔ｔ２期間では、スタートパルス信号ＳＰが低電圧と逆になり、第１クロック信号ＣＬＫ１が高電圧を有する。よって、第１の段Ｓ１では、トランジスタＭ１、Ｍ３、及びＭ８は、低電圧のスタートパルス信号ＳＰによってオンにされる。しかし、トランジスタＭ１２及びＭ１３は、節点５の電圧信号Ｖ５（１）によりオンにされたままであるため、第１のクロック信号ＣＬＫ１の高電圧を第１出力端子Ｏ１及び第２出力端子Ｏ２に伝送し、第２の時間間隔ｔ２期間の出力信号Ｖ０（１）を高電圧にさせる。また、節点５の電圧信号Ｖ５（１）は、高電圧レベルに起動される。また、トランジスタＭ６が第２クロック信号ＣＬＫ２の高電圧によりオンにされ、節点７の電圧信号Ｖ７（１）を第６入力端子ＩＮ６によって供給電圧ＶＳＳに放電させる。第２クロック信号ＣＬＫ２の高電圧もトランジスタＭ７をオンにされ、よって、節点９を高電圧に充電する。また、第１出力端子Ｏ１に位置する高電圧出力信号Ｖ０（１）がトランジスタＭ９をオンにする。よって、節点８（または節点９）に位置する電圧信号Ｖ８（１）が第６入力端子ＩＮ６により接地電圧ＶＳＳに放電される。
【００３８】
第２の段Ｓ２では、第２時間間隔ｔ２の第１の段Ｓ１の高電圧出力信号Ｖ０（１）は、第５入力端子ＩＮ５によって第２の段Ｓ２に入力され、その結果、トランジスタＭ１、Ｍ３、及びＭ８をオンにする。よって、第２時間間隔ｔ２の第１の段Ｓ１の高電圧出力信号Ｖ０（１）は、第２の段Ｓ２の節点５に供給され、その結果、第２の段Ｓ２の節点５を、高電圧を有する信号Ｖ５（２）にプリチャージする。また、高電圧信号Ｖ５（２）が節点５にプリチャージされ、第２の段Ｓ２のトランジスタＭ１０及びＭ１３をオンにする。よって、低電圧の第３クロック信号ＸＣＬＫ１を第１出力端子Ｏ１と第２出力端子Ｏ２に伝送し、第２の時間間隔ｔ２の第２の段Ｓ２の出力信号Ｖ０（２）を低電圧にさせる。第２時間間隔ｔ２の出力信号Ｖ０（２）が第３の段Ｓ３に入力され、第２の時間間隔ｔ２の第３の段Ｓ３に低電圧の出力信号Ｖ０（２）を出力させる。第２の時間間隔ｔ２の第４〜Ｎの段も低電圧の出力信号を出力する。
【００３９】
第３の時間間隔ｔ３期間では、スタートパルス信号ＳＰが低電圧のままであり、第１クロック信号ＣＬＫ１及び第３クロック信号ＸＣＬＫ１が低電圧と高電圧になるようにそれぞれ逆にされる。よって、第１の段Ｓ１では、出力信号Ｖ０（１）が低電圧のままである。トランジスタＭ１４は、第２の段Ｓ２の高電圧の出力信号Ｖ０（２）によってオンにされることで、節点１４の電圧信号が第６入力端子ＩＮ６を通して接地電圧ＶＳＳに放電され、トランジスタＭ９をオフにする。また、トランジスタＭ７が高電圧の第２クロック信号ＣＬＫ２によりオンにされたままのため、節点８及び節点９を高電圧に充電する。よって、第３の時間間隔ｔの３期間の節点８の電圧信号Ｖ８（１）が高電圧となる。高電圧の電圧信号Ｖ８（１）がトランジスタＭ１０をオンにし、節点１０の電圧信号及び節点５のＶ５（１）を第６入力端子ＩＮ６により接地電圧ＶＳＳに放電する。節点７に関して、トランジスタＭ２が低電圧の第４クロック信号ＸＣＬＫ２によってオフにされたままであることから、電圧信号Ｖ７（１）は、低電圧のままである。
【００４０】
第２の段Ｓ２では、第１入力端子ＩＮ１は、高電圧の第３クロック信号ＸＣＬＫ１を受け、第５入力端子ＩＮ５は、第１の段Ｓ１の低電圧の出力信号Ｖ０（１）を受ける。よって、トランジスタＭ１、Ｍ３、及びＭ８は、低電圧の出力信号Ｖ０（１）によってオフにされる。しかし、トランジスタＭ１２及びＭ１３が、節点５の電圧信号Ｖ５（２）によってオンにされる。よって、高電圧の第３クロック信号ＸＣＬＫ１が第１出力端子Ｏ１及び第２出力端子Ｏ２に伝送され、第３時間間隔ｔ３の出力信号Ｖ０（２）を高電圧にさせる。また、節点５の電圧信号Ｖ５（２）がより高い電圧レベルに起動される。
【００４１】
第３の段Ｓ３では、第１入力端子ＩＮ１が低電圧の第１クロック信号ＣＬＫ１を受け、第５入力端子ＩＮ５が第２の段Ｓ２の高電圧の出力信号Ｖ０（２）を受ける。よって、高電圧の出力信号Ｖ０（２）がトランジスタＭ１をオンにし、節点５に供給することで節点５を、高電圧を有する信号Ｖ５（３）にプリチャージする。同時に、節点５にプリチャージされた高電圧信号Ｖ５（３）がトランジスタＭ１０とＭ１３をオンにし、その結果、低電圧の第１クロック信号ＣＬＫ１を、第１出力端子Ｏ１及び第２出力端子Ｏ２に供給し、第３時間間隔ｔ３の出力信号Ｖ０（３）を低電圧にさせる。
【００４２】
上述のように、本発明の実施例に基づいたシフトレジスタの各段は、スキャン期間において、スタートパルスＳＰを連続的にシフトする。この目的のために、シフトレジスタのＮ出力線が連続的にイネーブル状態にされ、更にＬＣＤパネルのゲートライン、ゲート１、ゲート２、．．．、及びゲートＮ（Ｎは自然数）が連続的に駆動される。
【００４３】
図４は、本発明の実施例に基づいたシフトレジスタの第９の段の出力信号４９０のシミュレート結果を表している。このシミュレートでは、第１及び４クロック信号ＣＬＫ１
４１０及びＸＣＬＫ２ ４４０の周波数は、４０ＫＨｚ及び３７.５Ｈｚを有し、スタートパルスＳＰ４０１の周波数は７５Ｈｚで、スタートパルスＳＰ４０１のパルス幅は１０μｓを有すると仮定されうる。シミュレート結果は、第９の段の出力信号４９０の電圧が９倍のスタートパルスＳＰのパルス幅によってスタートパルスＳＰからシフトされているのが明瞭に表されている。
【００４４】
他の態様では、本発明は、第１周波数ｆ１を有する第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２周波数ｆ２を有する第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２を提供する信号提供装置と、スタートパルス信号と、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に応答する複数の信号とを発生し、各複数の信号がスタートパルス信号から連続的にシフトされる信号発生装置を有するシフトレジスタを提供する。第１周波数ｆ１は、好ましくは第２周波数ｆ２より大きくされる。第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１に関し、クロック信号ＣＬＫ１の位相はクロック信号ＸＣＬＫ１の実質的に逆相である。第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に関して、クロック信号ＣＬＫ２の位相はクロック信号ＸＣＬＫ２の実質的に逆相である。
【００４５】
信号提供装置が位相遅延クロック信号発生器を含み、一方、信号発生装置が複数の段を含む。各段は、第１〜５入力端子ＩＮ１〜ＩＮ５を有し、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２クロック信号ペアＣＬＫ２、ＸＣＬＫ２、及び入力信号の１つとを受ける。各段は、第１出力端子Ｏ１及び第２出力端子Ｏ２を更に含み、第１出力端子Ｏ１が、クロック信号ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１、及びＸＣＬＫ２と、入力信号に応答するゲート駆動信号とを出力し、第２出力端子Ｏ２が、周波数及び位相がゲート駆動信号の周波数及び位相と略同相である出力信号を出力する。複数の段は、直列に電気的に接続されることで、第１の段の第５入力端子ＩＮ５は、スタートパルス入力線１１５に電気的に接続され、スタートパルス信号を受ける。その他の複数の段の第５入力端子ＩＮ５は、前段の第２出力端子Ｏ２に電気的に接続され、第２出力端子Ｏ２の出力信号を受ける。
【００４６】
他の態様では、本発明は、シフトレジスタを駆動する方法に関する。シフトレジスタは、直列に電気的に接続され、複数の段｛Ｓｊ｝（ｊ＝１、２、．．．、Ｎ）（Ｎは自然数）（すなわち、ｊは自然数）を有する。この実施例では、方法は、下記のステップを含む。スタートパルス信号ＳＰを第１の段に提供するステップと、第１周波数ｆ１を有する第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１を複数の段｛Ｓｊ｝に提供するステップと、第１周波数ｆ１と異なる第２周波数ｆ２を有する第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２を複数の段｛Ｓｊ｝に提供するステップと、スタートパルス信号、第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１と、第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に応答する複数の信号を発生し、各複数の信号は、スタートパルス信号から連続的にシフトされるステップを含む。実施例では、第１周波数ｆ１が第２周波数ｆ２より大きくされている。第１クロック信号ペアＣＬＫ１及びＸＣＬＫ１について言えば、クロック信号ＣＬＫ１の位相は、クロック信号ＸＣＬＫ１の位相の略逆相である。第２クロック信号ペアＣＬＫ２及びＸＣＬＫ２に関し、クロック信号ＣＬＫ２の位相は、クロック信号ＸＣＬＫ２の位相の略逆相である。
【００４７】
以上、本発明の好適実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る実施例のシフトレジスタのブロック図。
【図２】本発明に係る実施例のシフトレジスタ中の第１の段の回路図。
【図３】本発明に係る実施例のシフトレジスタの入力と出力信号のタイミング図。
【図４】本発明に係る実施例のシフトレジスタの出力信号のシミュレート波形図。
【符号の説明】
【００４９】
１、４〜１１、１３〜１５  節点
１００  シフトレジスタ
１１５  スタートパルス入力線
１１６  リファレンスライン
２１０、２２０  放電制御回路
４０１  スタートパルス
４１０  第１クロック信号
４４０  第４クロック信号
４９０  出力信号
Ｍ１〜Ｍ１５  トランジスタ
Ｇａｔｅ １〜Ｇａｔｅ Ｎ  ゲートライン
ＩＮ１〜ＩＮ７  入力端子
Ｓ１〜ＳＮ  段
ＳＰ  スタートパルス
ｔ１、ｔ２、ｔ３  時間間隔
ＶＳＳ  供給電圧（若しくは接地電圧）
１１１、１１２、１１３、１１４  信号線
ＣＬＫ１、ＣＬＫ２、ＸＣＬＫ１と、ＸＣＬＫ２  クロック信号
Ｏ１、Ｏ２  出力端子
Ｖ０（１）、Ｖ０（２）、Ｖ０（３）  出力電圧
Ｖ５（１）、Ｖ７（１）、Ｖ８（１）、Ｖ５（２）、Ｖ５（３）  節点電圧
【図１】
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【図２】
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【図３】
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【図４】
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