(57)【特許請求の範囲】
【請求項１】
ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、
ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、
駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴと、
接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗と、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第２の抵抗と直列に接続され、ゲートに前記リセット信号を受けるｎ型ＭＯＳＦＥＴと、
を備えたことを特徴とする論理回路。
【請求項２】
ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、
ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、
駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴと、
を備えたことを特徴とする論理回路。
【請求項３】
ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、
ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、
接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を受けるｎ型ＭＯＳＦＥＴと、
を備えたことを特徴とする論理回路。
【請求項４】
リセット時に、スピンＭＯＳＦＥＴのゲートに固定した電位を与えるために、コンデンサの入力端子側の電位を固定する回路が前記入力回路に更に設けられていることを特徴とする請求項１乃至３のいずれかに記載の論理回路。
【請求項５】
ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、
第１および第２の入力をそれぞれ受ける第１および第２の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のコンデンサと、を有する入力回路と、
駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受ける第１のｐ型ＭＯＳＦＥＴと、
接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗と、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第２の抵抗と直列に接続され、ゲートに前記リセット信号を受ける第１のｎ型ＭＯＳＦＥＴと、
ゲートに前記第１の入力の反転信号を受ける第２のｐ型ＭＯＳＦＥＴと、
ゲートに前記第２の入力の反転信号を受ける第３のｐ型ＭＯＳＦＥＴと、
ゲートに前記第１の入力の反転信号を受ける第２のｎ型ＭＯＳＦＥＴと、
ゲートに前記第２の入力の反転信号を受ける第３のｎ型ＭＯＳＦＥＴと、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第３の抵抗と、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第３の抵抗と前記第２のｐ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を反転した信号を受ける第４のｐ型ＭＯＳＦＥＴと、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第４の抵抗と、
前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第４の抵抗および前記第３のｐ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を反転した信号を受ける第５のｐ型ＭＯＳＦＥＴと、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第５の抵抗と、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第５の抵抗および前記第２のｎ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を受ける第４のｎ型ＭＯＳＦＥＴと、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第６の抵抗と、
前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第６の抵抗および前記第３のｎ型ＭＯＳＦＥＴの直列回路と直列に接続され、ゲートに前記リセット信号を受ける第５のｎ型ＭＯＳＦＥＴと、
を備えたことを特徴とする論理回路。
【請求項６】
ゲートが前記スピンＭＯＳＦＥＴのゲートに接続され、ドレインが前記スピンＭＯＳＦＥＴのドレインと共通に接続され、前記スピンＭＯＳＦＥＴと導電型が異なる他のＭＯＳＦＥＴを更に備えていることを特徴とする請求項１乃至５のいずれかに記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピンＭＯＳＦＥＴを有する論理回路に関し、浮遊しているゲートを備えるスピンＭＯＳトランジスタを有する論理回路に関する。
【背景技術】
【０００２】
電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ）を基礎とする研究が勢いを増しており、磁気ランダムアクセスメモリ（ＭＲＡＭ）やハードディスクドライブ（ＨＤＤ）の再生ヘッドなどに応用されるに至っている。さらに、半導体と磁性体とを結合したスピントランジスタが注目されている。
【０００３】
代表的なスピントランジスタの構造として、拡散型スピントランジスタ（Mark Johnsonタイプ）、Supriyo Dattaタイプ（スピン軌道制御型スピントランジスタ）、スピンバルブトランジスタ、単電子スピントランジスタ、共鳴スピントランジスタが提案されている。
【０００４】
また、ソースおよびドレインが磁性体で形成され、チャネルとドレインとの間にポイントコンタクトを設けたＭＯＳ構造のスピントランジスタが提案されている。このポイントコンタクトは、スピン偏極した電子に対して量子効果が生じるサイズであり、その抵抗はチャネル抵抗よりも著しく大きい。チャネルとドレインとの間の界面抵抗は、ドレイン電流の磁化依存性を決定する主要因であるため、このスピントランジスタでは、結果的に、大きな磁気抵抗変化率（ＭＲ比：Magneto-resistance ratio）を得ることができる。
【０００５】
近年ではソース及びドレインに磁性体を付加するスピンＭＯＳＦＥＴが提案され、スピントランジスタを回路へ応用することも視野に入れた研究が進められている（例えば、非特許文献１参照）。
【０００６】
また、ＭＲＡＭとＭＯＳＦＥＴとの組み合わせによって、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、ＭＲＡＭの記憶状態を変更することで、それら論理ゲートの有効と無効を制御することができるリコンフィギュウラブル論理回路が提案されている。リコンフィギュラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や学習機能が可能になる。
【非特許文献１】S. Sugahara and M. Tanaka, ACM Transactions on Storage, Vol. 2,(2006) 197
【発明の開示】
【発明が解決しようとする課題】
【０００７】
スピンＭＯＳＦＥＴを用いた論理回路は、スピンの向きに依存して出力する回路である。非特許文献１に記載された回路では、入力端子とスピンＭＯＳＦＥＴのゲート間に、コンデンサを挿入した構造をとっているため、スピンＭＯＳＦＥＴのゲートは浮遊した電位を取る。浮遊している端子は、静電気、電磁波、電源電位の揺らぎ、熱などの外的要因により、電荷が貯まるもしくは電荷が抜けることがある。非特許文献１のスピンＭＯＳＦＥＴのゲートには電荷が貯まるかもしくは抜けた場合に、電荷を取り出すかもしくは取り入れる経路がないため、スピンＭＯＳＦＥＴのゲート電位が変動する。スピンＭＯＳＦＥＴを用いて高集積化した論理回路を長時間安定して動作させる場合に、外的要因による電位の変動が起こり、回路の動作マージンが減る可能性がある。
【０００８】
本発明は、上記事情を考慮してなされたものであって、長期間の動作が安定する、スピンＭＯＳＦＥＴを有する論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の態様による論理回路は、ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、
ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴと、接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗と、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第２の抵抗と直列に接続され、ゲートに前記リセット信号を受けるｎ型ＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１０】
本発明の第２の態様による論理回路は、ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受けるｐ型ＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１１】
本発明の第３の態様による論理回路は、ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、ｎ（ｎ≧２）個の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記ｎ個の入力端子との間にそれぞれ設けられたｎ個のコンデンサとを有する入力回路と、接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を受けるｎ型ＭＯＳＦＥＴと、を備えたことを特徴とする。
【００１２】
本発明の第４の態様による論理回路は、ｎ型もしくはｐ型のスピンＭＯＳＦＥＴと、第１および第２の入力をそれぞれ受ける第１および第２の入力端子と、前記スピンＭＯＳＦＥＴのゲートと前記第１および第２の入力端子との間にそれぞれ設けられた第１および第２のコンデンサと、を有する入力回路と、駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第１の抵抗と、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第１の抵抗と直列に接続され、ゲートにリセット信号を反転した信号を受ける第１のｐ型ＭＯＳＦＥＴと、接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第２の抵抗と、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に前記第２の抵抗と直列に接続され、ゲートに前記リセット信号を受ける第１のｎ型ＭＯＳＦＥＴと、ゲートに前記第１の入力の反転信号を受ける第２のｐ型ＭＯＳＦＥＴと、ゲートに前記第２の入力の反転信号を受ける第３のｐ型ＭＯＳＦＥＴと、ゲートに前記第１の入力の反転信号を受ける第２のｎ型ＭＯＳＦＥＴと、ゲートに前記第２の入力の反転信号を受ける第３のｎ型ＭＯＳＦＥＴと、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第３の抵抗と、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第３の抵抗と前記第２のｐ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を反転した信号を受ける第４のｐ型ＭＯＳＦＥＴと、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第４の抵抗と、前記駆動電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第４の抵抗および前記第３のｐ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を反転した信号を受ける第５のｐ型ＭＯＳＦＥＴと、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第５の抵抗と、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第５の抵抗および前記第２のｎ型ＭＯＳＦＥＴと直列に接続され、ゲートに前記リセット信号を受ける第４のｎ型ＭＯＳＦＥＴと、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に設けられた第６の抵抗と、前記接地電源と前記スピンＭＯＳＦＥＴのゲートとの間に、前記第６の抵抗および前記第３のｎ型ＭＯＳＦＥＴの直列回路と直列に接続され、ゲートに前記リセット信号を受ける第５のｎ型ＭＯＳＦＥＴと、を備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、長期間の動作が安定する、スピンＭＯＳＦＥＴを有する論理回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施形態を、図面を参照して説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を差す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１５】
一般に、スピンＭＯＳＦＥＴを含む回路において、スピンＭＯＳＦＥＴの回路の動作マージンを減らすほど、ゲートが大きな電位変動することを防ぐために、電位をリセットする回路が望まれる。電位をリセットするために、あるリセット電位と浮遊端子にスイッチで接続し、リセットする期間だけスイッチを導通状態にし、浮遊端子をリセット電位に固定して、浮遊端子の電荷をリセットすることが考えられるが、非特許文献１に記載された構造では、入力の電位に応じたリセット電位を与える必要がある。このため、単純に定電位を与えるだけのリセット動作では、入力の値によっては、逆に回路の動作マージンを減らすことになってしまう。
【００１６】
そこで、本発明者達は、鋭意研究に努めた結果、リセット動作を行っても回路の動作マージンが減ることのない、スピンＭＯＳＦＥＴを有する論理回路を得ることができた。この結果を以下に実施形態として説明する。以下の実施形態の論理回路においては、ＣＭＯＳインバータを構成するｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの一方をスピンＭＯＳＦＥＴに置き換えた、スピンＭＯＳＦＥＴを含むインバータ回路を備えたリコンフィギュラブル論理回路を例にとって説明する。このスピンＭＯＳＦＥＴを含むインバータ回路は、ゲートに２入力を、コンデンサを介して受ける構成となっている。２入力の双方が「Ｌ」レベルのときは、ゲートは「Ｌ」レベルとなり、スピンＭＯＳＦＥＴの磁性体の磁化が、平行状態、或いは反平行状態にあるかに係わらず、インバータ回路の出力は「Ｈ」レベルとなる。
【００１７】
２入力の一方が「Ｈ」レベルのときは、インバータ回路のゲートは、「Ｈ」レベルと「Ｌ」レベルの中間の値となり、インバータ回路の出力は、スピンＭＯＳＦＥＴの磁性体の磁化が平行状態か、或いは反平行状態にあるかによって変化する。例えば、平行状態のときは「Ｌ」レベルに近く、反平行状態のときは「Ｈ」レベルに近い電位となる。
【００１８】
２入力の双方が「Ｈ」レベルのときは、ゲートは「Ｈ」レベルとなり、スピンＭＯＳＦＥＴの磁性体の磁化が、平行状態、或いは反平行状態にあるかに係わらず、インバータ回路の出力は「Ｌ」レベルとなる。
【００１９】
（第１実施形態）
本発明の第１実施形態による論理回路を図１に示す。本実施形態の論理回路は、ｐ型ＭＯＳＦＥＴ２と、ｎ型スピンＭＯＳＦＥＴ４と、コンデンサ６，８と、ｐ型ＭＯＳＦＥＴ１０１と、ｎ型ＭＯＳＦＥＴ１２１と、インバータ１４と、抵抗Ｒｐ１、Ｒｎ１と、を備えている。
【００２０】
ｐ型ＭＯＳＦＥＴ２は、ソースに電源電圧Ｖｄｄが印加され、ドレインが出力端子Ｘに接続され、ゲートがｎ型スピンＭＯＳＦＥＴ４のゲートと共通に接続されている。この共通に接続されるノードをＦとして表示してある。ｎ型スピンＭＯＳＦＥＴ４は、ソースが接地され、ドレインが出力端子Ｘに接続されている。コンデンサ６は、一端が入力端子Ａに接続され、他端がノードＦに接続されている。コンデンサ８は、一端が入力端子Ｂに接続され、他端がノードＦに接続されている。ｐ型ＭＯＳＦＥＴ１０１は、ソースが抵抗Ｒｐ１を介して電源電圧Ｖｄｄが印加され、ドレインがノードＦに接続されている。ｎ型ＭＯＳＦＥＴ１２１は、ソースが抵抗Ｒｎ１を介して接地され、ドレインがノードＦに接続されている。ｎ型ＭＯＳＦＥＴ１２１のゲートにはリセット信号が入力され、ｐ型ＭＯＳＦＥＴ１０１のゲートにはインバータ１４によって反転された、リセット信号の反転信号が入力される。
【００２１】
このように構成された本実施形態の論理回路においては、スピンＭＯＳＦＥＴ４のゲートに接続しているノードＦに電荷が貯まったか、もしくは抜けた場合、ノードＦに適切な電位を与えることにより、ノードＦから電荷を取り出すかもしくは電荷を取り入れることが出来る。リセットのためにノードＦに与える電位は、入力Ａ、Ｂの値により異なるため、入力に応じたリセット電位をノードＦに与える。
【００２２】
リセット期間に入力の値が決まっていることを前提に、リセット動作を行う。入力の値が決まっている場合、ノードＦに接続しているコンデンサ６、８およびゲートのキャパシタンス成分の比により、ノードＦに与えるリセット電位が決まる。このため、本実施形態においては、電源電圧ＶｄｄとノードＦとの間に、抵抗Ｒｐ１と、スイッチ用のｐ型ＭＯＳＦＥＴ１０１とが設けられ、さらにグランド電位ＧＮＤとノードＦとの間に、抵抗Ｒｎ１と、スイッチ用のｎ型ＭＯＳＦＥＴ１２１とが設けられているので、抵抗Ｒｐ１およびＲｎ１は、ノードＦがリセット電位となるような抵抗値にすることにより、リセット電位が与える。リセット電位は、ノードＦに接続している配線にある電荷、ノードＦに接続しているコンデンサの電極にある電荷、およびノードＦに接続しているゲート電極の電荷の総量が略ゼロになる電位とする。すなわち本実施形態においては、以下の条件を満たすようにノードＦの電位ＶＦを与える。
Ｃｐ×（Ｖｄｄ−ＶＦ）＋ＣＡ×（ＶＡ−ＶＦ）＋ＣＢ×（ＶＢ−ＶＦ）−Ｃｎ×ＶＦ＝０
【００２３】
ここで、Ｖｄｄは電源電圧、ＣＡおよびＣＢはそれぞれコンデンサ６および８のキャパシタンス、ＣｐおよびＣｎはそれぞれｐ型ＭＯＳＦＥＴ２およびｎ型スピンＭＯＳＦＥＴ４のゲートキャパシタンス、ＶＡおよびＶＢはそれぞれ入力Ａおよび入力Ｂの電圧を表す。本実施形態ではキャパシタンスＣＡとキャパシタンスＣＢは等しい。抵抗Ｒｐ１および抵抗Ｒｎ１の値は、ある時間τ０対して、抵抗Ｒｐ１の抵抗値Ｒｐ１は、
Ｒｐ１＝τ０×（１／（ＣＡ＋Ｃｐ））−ＲｐＭＯＳ
とし、抵抗Ｒｎ１の抵抗値Ｒｎ１は、
Ｒｎ１＝τ０×（１／（ＣＢ＋Ｃｎ））−ＲｎＭＯＳ
としている。これらの式は、リセット時にノードＦの電荷が「０」となる条件下において求めることができる。ここで、ＲｐＭＯＳおよびＲｎＭＯＳはそれぞれ、リセット信号が「Ｈ」レベルのときのｐ型ＭＯＳＦＥＴ１０１およびｎ型ＭＯＳＦＥＴ１２１のソース−ドレイン間抵抗である。なお、時間τ０は任意の値とすることができる。これは、リセット期間（リセット信号が「Ｈ」レベルのときの期間）におけるノードＦの電位は、抵抗Ｒｐ１と、ＲｐＭＯＳとの和と、抵抗Ｒｎ１と、ＲｎＭＯＳとの和との比によって決定されるからである。
【００２４】
リセット信号が高電位レベル「Ｈ」レベルになると、ｐ型ＭＯＳＦＥＴ１０１およびｎ型ＭＯＳＦＥＴ１２１が導通し、抵抗Ｒｐ１および抵抗Ｒｎ１に応じて、ノードＦの電位が決まる。そのため、ノードＦに電荷が貯まるかもしくは電荷が抜けている状態が、電荷が貯まっておらずもしくは抜けてもいない状態にリセットされる。
【００２５】
これに対して、本実施形態と異なり、ｐ型ＭＯＳＦＥＴ１０１、ｎ型ＭＯＳＦＥＴ１２１、インバータ１４、および抵抗Ｒｐ１、Ｒｎ１が設けられていない比較例の論理回路を図２に示す。この比較例においては、スピンＭＯＳＦＥＴ４のゲートは、コンデンサ６とコンデンサ８に接続されているだけで、駆動電源または接地電源に接続されていない。そのため、スピンＭＯＳＦＥＴ４のゲート、すなわちノードＦは電位的に浮遊状態となる。つまり、ノードＦは、スピンＭＯＳＦＥＴ４のゲート、コンデンサ６およびコンデンサ８に接続しているが、駆動電源または接地電源に接続していない。そのため、ノードＦに電荷が貯まる、もしくは電荷が抜けた場合、ノードＦの電位は変動する。
【００２６】
以上説明したように、本実施形態によれば、スピンＭＯＳＦＥＴを長期間動作させた場合に、外的要因により偶発的に発生するノードＦへ電荷が貯まるかもしくは抜けることによるゲート電圧の変動を、正常な電圧にリセットすることが出来る。そのため、スピンＭＯＳＦＥＴを長期間動作させた場合でも安定的に動作させることができる。
【００２７】
なお、本実施形態ではＭＯＳＦＥＴ２にｐ型ＭＯＳＦＥＴを用い、スピンＭＯＳＦＥＴ４にｎ型スピンＭＯＳＦＥＴを用いたが、ＭＯＳＦＥＴ２にｐ型のスピンＭＯＳＦＥＴを用い、スピンＭＯＳＦＥＴ４にｎ型ＭＯＳＦＥＴを用いてもよい。
【００２８】
また、ＭＯＳＦＥＴ２にｐ型スピンＭＯＳＦＥＴを用い、スピンＭＯＳＦＥＴ４はそのまま用いる構成としても構わない。
【００２９】
また、本実施形態では、リセット信号が高電位レベル「Ｈ」から低電位レベル「Ｌ」になる直前に、入力Ａが低電位レベル「Ｌ」であり、入力Ｂが高電位レベル「Ｈ」となっていることを前提としている。入力Ａ、Ｂがこの前提を満たさない場合は、図３に示すような入力回路を付加してもよい。すなわち、コンデンサ６の一端にＡＮＤゲート１６の出力端子を接続し、コンデンサ８の一端にＯＲゲート１８の出力端子を接続するように構成してもよい。この場合、ＡＮＤゲート１６には、入力Ａと、インバータ１４によって反転されたリセット信号とが入力される。ＯＲゲート１８には、入力Ｂと、リセット信号とが入力される。このように構成することにより、リセットする期間に、コンデンサ６の一端が「Ｌ」レベルに、コンデンサ８の一端が「Ｈ」レベルに固定される。
【００３０】
また、図３に示す入力回路のＡＮＤゲートとＯＲゲートを入れ替えた図４に示す入力回路を付加しても構わない。
【００３１】
また、コンデンサ６、８の上記一端のどちらか一方が「Ｈ」レベルで、他方が「Ｌ」レベルになる任意の入力回路を付加してもよい。
【００３２】
また、コンデンサ６の上記一端の電位レベルとコンデンサ８の上記一端の電位レベルの合計が電源電位Ｖｄｄとなる任意の入力回路を付加してもよい。
【００３３】
また、本実施形態では、リセット信号が高電位レベル「Ｈ」から低電位レベル「Ｌ」になる直前に、入力Ａが低電位レベル「Ｌ」であり、入力Ｂが高電位レベル「Ｈ」となっていることを前提としているが、入力Ａと入力Ｂの両方が「Ｈ」レベルでもよい。この場合は、抵抗Ｒｐ１の抵抗値Ｒｐ１は、
Ｒｐ１＝τ０／Ｃｐ−ＲｐＭＯＳ
とし、抵抗Ｒｎ１の抵抗値Ｒｎ１は、
Ｒｎ１＝τ０×（１／（ＣＡ＋ＣＢ＋Ｃｎ））−ＲｎＭＯＳ
とする。これらの式は、リセット時にノードＦの電荷が「０」となる条件下において求めることができる。
【００３４】
また、本実施形態では、リセット信号が高電位レベル「Ｈ」から低電位レベル「Ｌ」になる直前に、入力Ａが低電位レベル「Ｌ」であり、入力Ｂが高電位レベル「Ｈ」となっていることを前提としているが、入力Ａと入力Ｂの両方が「Ｌ」レベルでもよい。この場合は、抵抗Ｒｎ１の抵抗値Ｒｎ１は、
Ｒｎ１＝τ０／Ｃｎ−ＲｎＭＯＳ
とし、抵抗Ｒｐ１の抵抗値Ｒｐ１は、
Ｒｐ１＝τ０×（１／（ＣＡ＋ＣＢ＋Ｃｐ））−ＲｐＭＯＳ
とする。これらの式は、リセット時にノードＦの電荷が「０」となる条件下において求めることができる。
【００３５】
本実施形態の論理回路の断面図を図５に示す。図５において、抵抗Ｒｐ、Ｒｎとなる層が一番上の層に形成され、その次に入力Ａ、Ｂの端子が形成され、その次の層にコンデンサ６およびコンデンサ８が形成されている。コンデンサ６およびコンデンサ８の誘電体は高誘電材料を用いることが出来る。コンデンサ６、８のキャパシタンスは誘電体の厚さに反比例するため、誘電体の厚さの逆数の平均を制御するだけでキャパシタンスの値を制御することが出来る。ＭＯＳＦＥＴの作製プロセス後に、コンデンサ６、８を作製するため、コンデンサを作製する際に、コンデンサの高温の熱耐性、および半導体の金属汚染などの対策が不要になるため、コンデンサを容易に作製できる。コンデンサ６およびコンデンサ８の下層には、ノードＦとなる層が形成されている。このノードＦとなる層は、ｐ型ＭＯＳＦＥＴ２およびスピンＭＯＳＦＥＴ４のそれぞれのゲートに接続される。ｐ型ＭＯＳＦＥＴ２のドレインと、スピンＭＯＳＦＥＴ４のドレインとを接続する出力端子Ｘとなる層が、コンデンサ６、８と、ノードＦとなる層との間に設けられている。ｐ型ＭＯＳＦＥＴ２のソースは抵抗Ｒｐ１となる層に接続され、スピンＭＯＳＦＥＴ４のソースは抵抗Ｒｎ１となる層に接続される。スピンＭＯＳＦＥＴ４のソース領域には、トンネルバリア層、磁化の向きが固着された強磁性層、および反強磁性層からなる積層構造のソース電極が形成されている。また、スピンＭＯＳＦＥＴ４のドレイン領域には、トンネルバリア層、および磁化の向きが可変の強磁性層からなるドレイン電極が形成されている。なお、本実施形態および後述する以下の実施形態においては、スピンＭＯＳＦＥＴ４のソース領域とドレイン領域との間でトンネルバリアと強磁性層の積層構造を入れ換えてもよい。
【００３６】
本実施形態の論理回路の上面図を図６に示す。図６からわかるように、コンデンサの作製のために、ＭＯＳＦＥＴ２及びスピンＭＯＳＦＥＴ４の上面全体を用いることが出来る。このため、コンデンサ６およびコンデンサ８に大きな面積を用意することが出来、容易に大容量のキャパシタンスＣＡとＣＢを作製することができる。
【００３７】
本実施形態では、リセット信号が「Ｈ」レベルになった直後から、「Ｌ」レベルになる直前まで、ノードＦに、抵抗Ｒｐ１および抵抗Ｒｎ１に応じた電位を与えることにより、ノードＦの電位をリセットすることが出来る。このリセット動作により、ノードＦの電位が大きく変動し、スピンＭＯＳＦＥＴ４の動作マージンが減少することを防ぐことが出来る。そのため、大規模なリコンフィギュラブル回路が安定して動作することが可能になる。
【００３８】
（第２実施形態）
本発明の第２実施形態による論理回路を図７に示す。本実施形態の論理回路は、図１に示す第１実施形態の論理回路において、ｎ型ＭＯＳＦＥＴ１２１と、抵抗Ｒｐ１、Ｒｎ１とを削除した構成となっている。すなわち、本実施形態においては、ノードＦにはｐ型ＭＯＳＦＥＴ１０１を介して電源電圧Ｖｄｄが印加されるため、リセット信号が「Ｈ」レベルの時に、ノードＦはＶｄｄ電位となり、ノードＦの電位がリセットされる。
【００３９】
本実施形態のリセット動作では、ノードＦに電荷が貯まる。このため、大幅な動作マージンの減少を引き起こさないために、キャパシタンスＣＡおよびＣＢの値がゲートキャパシタンスＣｐおよびＣｎの値に比べて十分に大きくする必要がある。リセット動作により、ノードＦに電荷が貯まり、動作電圧が以下のように変動する。
変動電圧／Ｖｄｄ＝Ｃｎ／（ＣＡ＋ＣＢ＋Ｃｐ）
【００４０】
電圧が５％以上変動すると、動作マージンが極端に小さくなる。変動電圧が５％以下にするために、ＣＡがＣｎの９倍以上必要となる。ＣＡが大きすぎるとキャパシタンスの占有面積がスピンＭＯＳＦＥＴを含む論理ゲート（インバータ）の占有面積以上に大きくなる。このため、面積を増加させないレイアウトで論理ゲートを作製するためには、ＣＡをＣｎの５０倍以下にすることが望まれる。ＣＢの値についてもＣＡと同様となる。
【００４１】
本実施形態では、ＣＡを上限と下限との中間付近の値とするために、ＣＡおよびＣＢをＣｐおよびＣｎのそれぞれの２７倍とした。なお、本実施形態ではキャパシタンスＣＡおよびＣＢの値は同じ値とし、ゲートキャパシタンスＣｐおよびＣｎの値は同じ値とした。
【００４２】
本実施形態では、リセット信号が「Ｈ」レベルとなり、リセット動作をしている時、入力Ａおよび入力Ｂに「Ｈ」レベルが入力されていることを前提としている。この前提を満足するように、図８に示すように、ＯＲゲート２０Ａ、２０Ｂからなる入力回路を付加することにより、リセット動作の期間に、コンデンサ６およびコンデンサ８のそれぞれの一端の電位、すなわちＯＲゲート２０Ａ、２０Ｂの出力を「Ｈ」レベルに固定してもよい。この場合、ＯＲゲート２０Ａには、入力Ａと、リセット信号とが入力され、ＯＲゲート２０Ｂには、入力Ｂと、リセット信号とが入力される。
【００４３】
また、コンデンサ６およびコンデンサ８のそれぞれの一端の電位がともに「Ｈ」レベルになる任意の入力回路を付加してもよい。
【００４４】
また、コンデンサ６の一端の電位レベルとコンデンサ８の一端の電位レベルの合計が電源電位Ｖｄｄの略２倍となる任意の入力回路を付加してもよい。
【００４５】
本実施形態では、リセット信号が「Ｈ」レベルになった直後から、「Ｌ」レベルになる直前まで、ノードＦに、電源電位Ｖｄｄを与えることにより、ノードＦの電位をリセットする。このリセット動作により、ノードＦの電位が大きく変動することによるスピンＭＯＳＦＥＴ４の動作マージンの減少を防ぐことが出来る。そのため、大規模なリコンフィギュラブル回路が安定して動作することが可能になる。
【００４６】
（第３実施形態）
本発明の第３実施形態による論理回路を図９に示す。本実施形態の論理回路は、図１に示す第１実施形態の論理回路において、ｐ型ＭＯＳＦＥＴ１０１と、抵抗Ｒｐ１，Ｒｎ１とを削除した構成となっている。すなわち、本実施形態においては、ノードＦにはｎ型ＭＯＳＦＥＴ１２１を介して接地されるため、リセット信号が「Ｈ」レベルの時に、ノードＦは接地電位ＧＮＤとなり、ノードＦの電位がリセットされる。
【００４７】
本実施形態のリセット動作では、ノードＦの電荷が抜ける。このため、大幅な動作マージンの減少を引き起こさないために、キャパシタンスＣＡおよびキャパシタンスＣＢの値がゲートキャパシタンスＣｐおよびＣｎの値に比べて十分に大きくする必要がある。リセット動作により、ノードＦの電荷が抜け、動作電圧が以下のように変動する。
変動電圧／Ｖｄｄ＝−Ｃｐ／（ＣＡ＋ＣＢ＋Ｃｎ）
【００４８】
電圧が５％以上変動すると、動作マージンが極端に小さくなる。変動電圧が５％以下にするために、ＣＢがＣｐの９倍以上必要となる。ＣＢが大きすぎるとキャパシタンスの占有面積がスピンＭＯＳＦＥＴを含む論理ゲート（インバータ）の占有面積以上に大きくなる。このため、面積を増加させないレイアウトで論理ゲートを作製するためには、ＣＢをＣｐの５０倍以下にすることが望まれる。ＣＡの値についてもＣＢと同様となる。本実施形態では、ＣＢを上限と下限との中間付近の値とするために、ＣＡおよびＣＢをＣｐおよびＣｎのそれぞれの２７倍とした。なお、本実施形態ではキャパシタンスＣＡおよびＣＢの値は同じ値とし、ゲートキャパシタンスＣｐおよびＣｎの値は同じ値とした。
【００４９】
本実施形態では、リセット信号が「Ｈ」レベルとなり、リセット動作をしている時、入力Ａおよび入力Ｂに「Ｌ」レベルが入力されていることを前提としている。この前提を満足するように、図１０に示すように、ＡＮＤゲート２２Ａ、２２Ｂからなる入力回路を付加することにより、リセット動作の期間に、コンデンサ６およびコンデンサ８のそれぞれの一端の電位、すなわちＡＮＤゲート２２Ａ、２２Ｂの出力を「Ｌ」レベルに固定してもよい。この場合、ＡＮＤゲート２２Ａには、入力Ａと、インバータ１４によって反転されたリセット信号とが入力され、ＡＮＤゲート２２Ｂには、入力Ｂと、インバータ１４によって反転されたリセット信号とが入力される。
【００５０】
また、コンデンサ６およびコンデンサ８の上記一端の電位がともにが「Ｌ」レベルになる任意の入力回路を付加してもよい。
【００５１】
また、コンデンサ６の上記一端の電位レベルとコンデンサ８の上記一端の電位レベルの合計がグランド電位ＧＮＤとなる任意の入力回路を付加しても構わない。
【００５２】
本実施形態では、リセット信号が「Ｈ」レベルになった直後から、「Ｌ」レベルになる直前まで、ノードＦに、グランド電位ＧＮＤを与えることにより、ノードＦの電位をリセットする。このリセット動作により、ノードＦの電位が大きく変動することによる回路の動作マージンが減少ことを防ぐことが出来る。そのため、大規模なリコンフィギュラブル回路が安定して動作することが可能になる。
【００５３】
（第４実施形態）
本発明の第４実施形態による論理回路を図１１に示す。本実施形態の論理回路は、図１に示す第１実施形態の論理回路において、ｐ型ＭＯＳＦＥＴ１０２〜１０５と、抵抗Ｒｐ２〜Ｒｐ３と、ｎ型ＭＯＳＦＥＴ１２２〜１２５と、抵抗Ｒｎ２〜Ｒｎ３と、インバータ１５１，１５２とを更に設けた構成となっている。
【００５４】
ｐ型ＭＯＳＦＥＴ１０２は、ソースが抵抗Ｒｐ２を介して駆動電圧Ｖｄｄに接続され、ゲートにインバータ１４を介してリセット信号の反転信号が入力され、ドレインがｐ型ＭＯＳＦＥＴ１０４のソースに接続される。ｐ型ＭＯＳＦＥＴ１０３は、ソースが抵抗Ｒｐ３を介して駆動電圧Ｖｄｄに接続され、ゲートにインバータ１４を介して反転されたリセット信号の反転信号が入力され、ドレインがｐ型ＭＯＳＦＥＴ１０５のソースに接続される。
【００５５】
ｐ型ＭＯＳＦＥＴ１０４は、ゲートにインバータ１５１によって反転された入力Ａを受け、ドレインがノードＦに接続される。ｐ型ＭＯＳＦＥＴ１０５は、ゲートにインバータ１５２によって反転された入力Ｂを受け、ドレインがノードＦに接続される。
【００５６】
ｎ型ＭＯＳＦＥＴ１２２は、ソースが抵抗Ｒｎ２を介して接地され、ゲートにリセット信号が入力され、ドレインがｎ型ＭＯＳＦＥＴ１２４のソースに接続される。ｎ型ＭＯＳＦＥＴ１２３は、ソースが抵抗Ｒｎ３を介して接地され、ゲートにリセット信号が入力され、ドレインがｎ型ＭＯＳＦＥＴ１２５のソースに接続される。
【００５７】
ｎ型ＭＯＳＦＥＴ１２４は、ゲートにインバータ１５１によって反転された入力Ａを受け、ドレインがノードＦに接続される。ｎ型ＭＯＳＦＥＴ１２５は、ゲートにインバータ１５２によって反転された入力Ｂを受け、ドレインがノードＦに接続される。
【００５８】
このように構成された本実施形態の論理回路においては、入力Ａ、Ｂが「Ｈ」レベルもしくは「Ｌ」レベルのいずれの値でもリセット動作が可能である。また、スピンＭＯＳＦＥＴ４が入出力動作を行っている最中にもリセット動作が可能である。入力Ａが「Ｈ」レベルである場合は、入力Ａが「Ｌ」レベルである場合に比べて、ノードＦのリセット電圧を高くする必要がある。そのためリセット時には、ｐ型ＭＯＳＦＥＴ１０４を導通させ、抵抗Ｒｐ２を介して電源電位Ｖｄｄに接続することによりノードＦのリセット時に供給する電位を上げる。
【００５９】
反対に入力Ａが「Ｌ」レベルである場合は、入力Ａが「Ｈ」レベルである場合に比べて、ノードＦのリセット電圧を低くする必要がある。そのため、リセット時には、ｎ型ＭＯＳＦＥＴ１２４を導通させ、抵抗Ｒｎ２を介してグランド電位ＧＮＤに接続することによりノードＦのリセット時に供給する電位を下げる。
【００６０】
本実施形態においては、入力Ｂに対しても、入力Ａと同様の動作となるようになっている。上述のように、入力に依存してノードＦの電位を調整することができる。そのため、入力Ａ、Ｂを「Ｈ」レベル及び「Ｌ」レベルのどちらの値でもリセット動作を行うことができる。
【００６１】
本実施形態においては、キャパシタンスＣＡとキャパシタンスＣＢは同じ値としている。
【００６２】
ある時間τ０対して、抵抗Ｒｐ１の抵抗値Ｒｐ１、抵抗Ｒｎ１の抵抗値Ｒｎ１、抵抗Ｒｐ２の抵抗値Ｒｐ２、抵抗Ｒｎ２の抵抗値Ｒｎ２、抵抗Ｒｐ３の抵抗値Ｒｐ３、抵抗Ｒｎ３の抵抗値Ｒｎ３は、以下の値とする。ここで、ＲｐＭＯＳ１、ＲｐＭＯＳ２、ＲｐＭＯＳ３、ＲｐＭＯＳ４、ＲｐＭＯＳ５、ＲｎＭＯＳ１、ＲｎＭＯＳ２、ＲｎＭＯＳ３、ＲｎＭＯＳ４、ＲｎＭＯＳ５はリセット信号が「Ｈ」レベルのときのｐ型ＭＯＳＦＥＴ１０１、ｐ型ＭＯＳＦＥＴ１０２、ｐ型ＭＯＳＦＥＴ１０３、ｐ型ＭＯＳＦＥＴ１０４、ｐ型ＭＯＳＦＥＴ１０５、ｎ型ＭＯＳＦＥＴ１２１、ｎ型ＭＯＳＦＥＴ１２２、ｎ型ＭＯＳＦＥＴ１２３、ｎ型ＭＯＳＦＥＴ１２４、ｎ型ＭＯＳＦＥＴ１２５のそれぞれのソース−ドレイン間の抵抗値である。
Ｒｐ１＝τ０／Ｃｐ−ＲｐＭＯＳ１ 
Ｒｐ２＝τ０／ＣＡ−ＲｐＭＯＳ２−ＲｐＭＯＳ４ 
Ｒｐ３＝τ０／ＣＢ−ＲｐＭＯＳ３−ＲｐＭＯＳ５ 
Ｒｎ１＝τ０／Ｃｎ−ＲｎＭＯＳ１ 
Ｒｎ２＝τ０／ＣＡ−ＲｎＭＯＳ２−ＲｎＭＯＳ４ 
Ｒｎ３＝τ０／ＣＢ−ＲｎＭＯＳ３−ＲｎＭＯＳ５
【００６３】
これらの式は、リセット時にノードＦの電荷が「０」となる条件下において求めることができる。本実施形態では、リセット信号が「Ｈ」レベルのときに、ノードＦの電位をリセットする。リセット動作のときに、入力Ａおよび入力Ｂは「Ｈ」レベルもしくは「Ｌ」レベルのどちらの値に対しても、入力電位レベルに応じた電位をノードＦに与えることが出来る。
【００６４】
また本実施形態では、入力値に応じてノードＦの電位が変化するため、リセット期間中に、入力Ａもしくは入力Ｂのレベルが変化しても、リセット動作をすることが出来る。
【００６５】
また本実施形態では、リセット期間であってもリセット期間ではないときと同じ出力Ｘを出力する。そのため、リセット期間でも論理演算を行うことが出来る。
【００６６】
本実施形態では、上記の機能により、リセット期間の間は論理動作を停止するデッドタイムが発生しないため、高速に論理動作を行うことが出来る。また、デッドタイムを制御するための付加回路も不要となるため、スピンＭＯＳＦＥＴを含む回路の高集積化を促すことができる。
【００６７】
図１２に本実施形態の論理回路のシミュレーション結果を示す。縦軸は各端子での電圧、横軸は時間を示す。図１２中の点線部分において、ノードＦの電位がリセット動作により、正常電位に補正されていることが分かる。ノードＦに電荷が抜けるかもしくは貯まることにより、ノードＦの電位、つまりスピンＭＯＳＦＥＴ４のゲート電圧が変動しても、ゲートの電位をリセットすることが出来る。
【００６８】
本実施形態では、リセット信号が「Ｈ」レベルになった直後から、「Ｌ」レベルになる直前まで、ノードＦに、入力Ａの電位レベルおよび入力Ｂ電位レベルに応じて、ノードＦに電位を与え、ノードＦの電位をリセットすることが出来る。このリセット動作により、ノードＦの電位が大きく変動してスピンＭＯＳＦＥＴを含む論理回路の動作マージンが減少することを防ぐことが出来る。そのため、大規模なリコンフィギュラブル回路が安定して動作することが可能になる。
【００６９】
なお、上記実施形態においては、２入力１出力の論理回路であったが、ｎを２以上の整数とするとき、ｎ入力１出力の論理回路であってもよい。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態による論理回路を示す回路図。
【図２】第１実施形態の比較例による論理回路を示す回路。
【図３】第１実施形態に係る入力回路の第１具体例を示す回路図。
【図４】第１実施形態に係る入力回路の第２具体例を示す回路図。
【図５】第１実施形態による論理回路の断面図。
【図６】第１実施形態による論理回路の上面図。
【図７】本発明の第２実施形態による論理回路を示す回路図。
【図８】第２実施形態に係る入力回路の一具体例を示す回路図。
【図９】本発明の第３実施形態による論理回路を示す回路図。
【図１０】第３実施形態に係る入力回路の一具体例を示す回路図。
【図１１】本発明の第４実施形態による論理回路を示す回路図。
【図１２】第４実施形態の論理回路のシミュレーション結果を示すタイミングチャート。
【符号の説明】
【００７１】
２  ｐ型ＭＯＳＦＥＴ
４  ｎ型スピンＭＯＳＦＥＴ
６  コンデンサ
８  コンデンサ
１０１〜１０５  ｐ型ＭＯＳＦＥＴ
１２１〜１２５  ｎ型ＭＯＳＦＥＴ
１４  インバータ
【図１】
0004630905.tif 000002
【図２】
0004630905.tif 000003
【図３】
0004630905.tif 000004
【図４】
0004630905.tif 000005
【図５】
0004630905.tif 000006
【図６】
0004630905.tif 000007
【図７】
0004630905.tif 000008
【図８】
0004630905.tif 000009
【図９】
0004630905.tif 000010
【図１０】
0004630905.tif 000011
【図１１】
0004630905.tif 000012
【図１２】
0004630905.tif 000013