(57)【特許請求の範囲】
【請求項１】
画素を行列状に複数配列してなる画素アレイを備えた固体撮像装置であって、
該各画素は、
入射光の光電変換により信号電荷を得るフォトダイオードと、
該画素アレイを構成する複数の画素から自らの画素を選択する選択トランジスタと、
該フォトダイオードで得られた信号電荷を増幅する増幅トランジスタと、
該フォトダイオードで得られた信号電荷を該増幅トランジスタのゲート電極に転送する転送トランジスタと、
該フォトダイオードで得られた信号電荷を排出するリセットトランジスタとを有し、
該増幅トランジスタは、そのゲート面積が、該転送トランジスタを除く、該画素を構成する他のトランジスタのゲート面積よりも大きくなるよう構成されており、
該選択トランジスタが該増幅トランジスタと同一の活性領域に配置され、かつ該選択トランジスタのゲート面積が、該リセットトランジスタのゲート面積と同じ、あるいは該リセットトランジスタのゲート面積より小さくなっており、
隣接する複数の画素は、該リセットトランジスタを共有し、
該ゲート面積は、該トランジスタにおけるゲート電極とそのチャネル領域とが重なる領域の面積である、固体撮像装置。
【請求項２】
隣接する複数の画素は前記選択トランジスタを共有し、該選択トランジスタと各画素の転送トランジスタとにより、該隣接する複数の画素における特定の画素が選択されるよう構成されている請求項１に記載の固体撮像装置。
【請求項３】
前記各画素は、前記増幅トランジスタと、前記転送トランジスタと、前記リセットトランジスタと、前記選択トランジスタとを含む４トランジスタ構成の画素である請求項１に記載の固体撮像装置。
【請求項４】
前記画素アレイは、隣接する２つの画素が、前記リセットトランジスタおよび前記選択トランジスタを共有するよう構成されている請求項３に記載の固体撮像装置。
【請求項５】
前記増幅トランジスタは、ソースフォロア回路として動作するソースフォロアトランジスタである請求項１ないし４のいずれかに記載の固体撮像装置。
【請求項６】
前記ソースフォロアトランジスタのゲート面積は、前記転送トランジスタを除く、前記画素を構成する他のトランジスタのゲート面積の１３５％以上である請求項５に記載の固体撮像装置。
【請求項７】
前記ソースフォロアトランジスタのチャネル長は、前記転送トランジスタを除く、前記画素を構成する他のトランジスタの最大チャネル長の１３５％以上である請求項５に記載の固体撮像装置。
【請求項８】
前記ソースフォロアトランジスタは、第１導電型半導体からなるゲート電極を有する第２導電型のＭＯＳ電界効果トランジスタである請求項５に記載の固体撮像装置。
【請求項９】
前記ソースフォロアトランジスタは、第１導電型半導体からなるゲート電極を有する第１導電型のＭＯＳ電界効果トランジスタである請求項５に記載の固体撮像装置。
【請求項１０】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１ないし９のいずれかに記載の固体撮像装置である電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および電子情報機器に関し、特に、被写体からの画像光を光電変換して撮像する、半導体素子で構成された例えばＣＭＯＳ型イメージセンサー等の固体撮像装置、及びこの固体撮像装置を画像入力デバイスとして撮像部に用いた電子情報機器に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳ型イメージセンサーは、汎用ＣＭＯＳプロセスである半導体形成プロセスにより生産可能であることから、安価に提供できる固体撮像装置として注目されているが、このようなＣＭＯＳ型イメージセンサにおいてもノイズの問題がある。
【０００３】
ノイズには、撮影タイミングに関係なく常に同じ画素（画面上の同じ位置）に発生する固定ノイズと、撮影するタイミングによって異なる画素（画面上の異なる位置）に発生するランダムノイズ（Ｒａｎｄｏｍ  Ｔｅｌｅｇｒａｐｈ  Ｓｉｇｎａｌ  Ｎｏｉｓｅ）とがある。
【０００４】
このようなランダムノイズは、信号電荷の読出し経路に存在する結晶欠陥や界面準位に起因するもので、特にソースフォロアトランジスタのシリコン／ゲート絶縁膜界面に電荷が捕獲されて引き起こされるものであり、近年の画素サイズを光の波長の数倍程度までに縮小した固体撮像装置においてそのノイズレベルを決定付けている。
【０００５】
このランダムノイズの低減は、特に、低照度の条件下でもノイズ感が無く高感度で良好な画像を得るために現在強く求められており、例えば、特許文献１には、このようなランダムノイズを低減させる技術が開示されている。
【０００６】
この特許文献１には、固体撮像装置を構成する画素内のトランジスタのゲート絶縁膜を、少なくともシリコン界面近傍部分が窒素を含まない酸化物で構成されるよう形成することによって、窒素原子に由来した結晶格子のミスフィッテイングを無くし、これにより、シリコン／ゲート絶縁膜界面の欠陥準位密度が低くなるようにしてランダムノイズの発生を抑制させる技術が示されている。
【特許文献１】特開２００６−３１３８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、シリコン／ゲート絶縁膜界面の欠陥準位密度は、その半導体形成プロセスでの様々な要因や影響によって決定されるものである。例えば、このような欠陥準位は、ゲート絶縁膜の熱酸化条件やその後のアニール条件、チャネル濃度やそのプロファイル形成方法、水素シンター条件、さらには種々のプラズマや紫外線等のプロセスダメージ等の様々な要因や影響が複合的に重なって決定される。このため、用いる半導体形成プロセスによってはゲート絶縁膜中の窒素原子を排除しても欠陥準位密度が変化せず、ランダムノイズ抑制の効果が顕著に認められない場合があった。
【０００８】
また、上述のように、トランジスタのゲート絶縁膜を、少なくともシリコン界面近傍部分が窒素を含まない酸化物で構成されるよう形成することは、このようなゲート絶縁膜の膜質の変更を要求することとなるので、デバイス信頼性を始めとする様々な特性変動の懸念があり、変更プロセスとしての難易度は高い。
【０００９】
本発明は、上記従来の問題点を解決するためになされたもので、用いる半導体形成プロセスに依存することなく、簡単なレイアウトパターンの変更によりランダムノイズの影響を低減することができる固体撮像装置および該固体撮像装置を用いた電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る固体撮像装置は、画素を行列状に複数配列してなる画素アレイを備えた固体撮像装置であって、該各画素は、入射光の光電変換により信号電荷を得るフォトダイオードと、該画素アレイを構成する複数の画素から自らの画素を選択する選択トランジスタと、該フォトダイオードで得られた信号電荷を増幅する増幅トランジスタと、該フォトダイオードで得られた信号電荷を該増幅トランジスタのゲート電極に転送する転送トランジスタと、該フォトダイオードで得られた信号電荷を排出するリセットトランジスタとを有し、該増幅トランジスタは、そのゲート面積が、該転送トランジスタを除く、該画素を構成する他のトランジスタのゲート面積よりも大きくなるよう構成されており、該選択トランジスタが該増幅トランジスタと同一の活性領域に配置され、かつ該選択トランジスタのゲート面積が該リセットトランジスタのゲート面積と同じ、あるいは該リセットトランジスタのゲート面積より小さくなっており、隣接する複数の画素は、該リセットトランジスタを共有し、該ゲート面積は、該トランジスタにおけるゲート電極とそのチャネル領域とが重なる領域の面積であり、そのことにより上記目的が達成される。
【００１５】
本発明は、上記固体撮像装置において、隣接する複数の画素は前記選択トランジスタを共有し、該選択トランジスタと各画素の転送トランジスタとにより、該隣接する複数の画素における特定の画素が選択されるよう構成されていることが好ましい。
【００１８】
本発明は、上記固体撮像装置において、前記各画素は、前記増幅トランジスタと、前記転送トランジスタと、前記リセットトランジスタと、前記選択トランジスタとを含む４トランジスタ構成の画素であることが好ましい。
【００１９】
本発明は、上記固体撮像装置において、前記画素アレイは、隣接する２つの画素が、前記リセットトランジスタおよび前記選択トランジスタを共有するよう構成されていることが好ましい。
【００２４】
本発明は、上記固体撮像装置において、前記増幅トランジスタは、ソースフォロア回路として動作するソースフォロアトランジスタであることが好ましい。
【００２５】
本発明は、上記固体撮像装置において、前記ソースフォロアトランジスタのゲート面積は、前記転送トランジスタを除く、前記画素を構成する他のトランジスタのゲート面積の１３５％以上であることが好ましい。
【００２６】
本発明は、上記固体撮像装置において、前記ソースフォロアトランジスタのチャネル長は、前記転送トランジスタを除く、前記画素を構成する他のトランジスタの最大チャネル長の１３５％以上であることが好ましい。
【００２７】
本発明は、上記固体撮像装置において、前記ソースフォロアトランジスタは、第１導電型半導体からなるゲート電極を有する第２導電型のＭＯＳ電界効果トランジスタであることが好ましい。
【００２８】
本発明は、上記固体撮像装置において、前記ソースフォロアトランジスタは、第１導電型半導体からなるゲート電極を有する第１導電型のＭＯＳ電界効果トランジスタであることが好ましい。
【００２９】
本発明に係る電子情報機器は、画像入力デバイスを備えた電子情報機器であって、該画像入力デバイスは、上記固体撮像装置であり、そのことにより上記目的が達成される。
【００３０】
以下、本発明の作用について説明する。
【００３１】
本発明においては、画素を行列状に複数配列してなる画素アレイを備えた固体撮像装置において、各画素を、入射光の光電変換により信号電荷を得るフォトダイオードと、該フォトダイオードで得られた信号電荷を増幅する増幅トランジスタとを有する構成とし、該増幅トランジスタを、そのゲート面積が、該画素を構成する他のトランジスタのゲート面積よりも大きくなるよう構成したので、用いる半導体形成プロセスに依存することなく、簡単なレイアウトパターンの変更によりランダムノイズの影響を低減することができる。
【００３２】
本発明においては、上記固体撮像装置において、隣接する複数の画素を、前記リセットトランジスタおよび前記選択トランジスタの少なくとも１つを共有する回路構成とすることにより、画素の占有面積を低減できる。
【００３３】
本発明においては、上記固体撮像装置において、前記ソースフォロアトランジスタのゲート面積を、転送トランジスタを除く、前記画素を構成する他のトランジスタのゲート面積の１３５％以上としているので、ランダムノイズを半減でき、実質的なノイズ低減を図ることができる。
【００３４】
本発明においては、上記固体撮像装置において、前記ソースフォロアトランジスタのチャネル長を、転送トランジスタを除く、前記画素を構成する他のトランジスタの最大チャネル長の１３５％以上にすることにより、ランダムノイズを半分以下に低減することができる。
【００３５】
本発明においては、上記固体撮像装置において、前記ソースフォロアトランジスタを、第１導電型半導体からなるゲート電極を有する第２導電型のＭＯＳ電界効果トランジスタとすることにより、シリコン／ゲート絶縁膜界面に電荷が捕獲され難いエネルギー構造が形成されることとなり、さらにランダムノイズを低減することができる。
【００３６】
本発明においては、上記固体撮像装置において、前記ソースフォロアトランジスタを、第１導電型半導体からなるゲート電極を有する第１導電型のＭＯＳ電界効果トランジスタとすることにより、完全な埋め込みチャネル構造とすることができ、より一層のランダムノイズ低減を図ることができる。
【発明の効果】
【００３７】
以上のように、本発明によれば、画素を行列状に複数配列してなる画素アレイを備え、各画素を、入射光の光電変換により信号電荷を得るフォトダイオードと、該フォトダイオードで得られた信号電荷を増幅する増幅トランジスタとを有し、増幅トランジスタのゲート面積が、画素を構成する他のトランジスタのゲート面積よりも大きい構成としたので、用いる半導体形成プロセスに依存することなく、簡単なレイアウトパターンの変更によりランダムノイズの影響を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３９】
（実施形態１）
図１は本発明の実施形態１に係る固体撮像装置としてのＣＭＯＳイメージセンサを説明する図であり、図１（ａ）はその概略構成を示し、図１（ｂ）はその画素の回路構成を示している。
【００４０】
図１に示す固体撮像装置１００は、図１（ａ）に示すように、マトリクス状に配列された複数の画素１１０と、各画素列に対応して設けられ、画素で発生したリセット電圧と光電変換電圧とを読み出すための読出信号線Ｌｒと、各読出信号線Ｌｒに接続されたＣＤＳ回路１０４と、ＣＤＳ回路１０４の出力信号を画素信号として出力する出力部１０６とを有している。また、ＣＭＯＳイメージセンサ１００は、複数の画素行のうちから１つの画素行を選択する垂直走査回路１０２と、複数のＣＤＳ回路１０４のうちから１つのＣＤＳ回路を選択する水平走査回路１０３とを有している。ここで、ＣＤＳ回路１０４は、画素から読出信号線Ｌｒに読み出されたリセット電圧および光電変換電圧の両方をサンプリングしてこれらの差分をとる相関二重サンプリング回路であり、画素から読み出されるべき画素信号の雑音を除去するものである。また、各ＣＤＳ回路１０４の出力と出力部１０６の入力との間には、水平走査回路１０３からの走査信号により動作する選択スイッチ１０５が接続されている。
【００４１】
ここで、各画素１１０は、図１（ｂ）に示すように４トランジスタ構成の画素回路により構成されている。つまり、各画素１１０は、光電変化を行うフォトダイオードＰＤと、フォトダイオードＰＤで発生した信号電荷を増幅して信号電圧を発生する増幅トランジスタＡｔｒと、フォトダイオードＰＤと増幅トランジスタＡｔｒのゲート電極との間に接続され、フォトダイオードＰＤで得られた信号電荷を転送信号ＴＸにより増幅トランジスタＡｔｒのゲート電極に転送する転送トランジスタＴｔｒとを有している。さらに画素１１０は、増幅トランジスタのゲートと電源ラインＶｄｄとの間に接続され、転送トランジスタＴｔｒのゲート電極に蓄積された信号電荷をリセット信号ＲＳＴにより排出するリセットトランジスタＲｔｒと、増幅トランジスタのドレインと電源ラインＶｄｄとの間に接続され、選択信号ＳＥＬにより増幅トランジスタに電源電圧を印加することにより、画素を選択状態にする選択トランジスタＳｔｒとを有している。また、増幅トランジスタＡｔｒは、電圧利得一定で入力電圧に従って出力電圧が変化するソースフォロア回路を構成するソースフォロアトランジスタである。
【００４２】
図２は、このような４ＴＲ構成の画素の構造を説明する図であり、図２（ａ）は、その平面レイアウトを示し、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面の構造を示している。
【００４３】
Ｐ型シリコンなどのＰ型半導体基板１の表面の所定領域には、フォトダイオードＰＤを構成する縦長の略長方形形状のＮ−型拡散領域１１が形成されている。この拡散領域１１は、長方形の１つの角部を切り落とした形状となっており、この角部を切り落とした部分（以下、側辺傾斜部という。）１１ａには、略直角二等辺三角形形状を有する転送トランジスタＴｔｒのゲート電極（転送ゲート電極）Ｔｇが、その斜辺が、この長方形形状の拡散領域１１の側辺傾斜部の側辺と平行になり、かつ、この側辺傾斜部でゲート電極と拡散領域１１とが若干オーバーラップするよう配置されている。
【００４４】
また、この拡散領域１１の側辺傾斜部１１ａの近傍には、略長方形形状の拡散領域１１の長辺と平行な方向（紙面縦方向）に延びる、リセットトランジスタＲｔｒを構成する帯状拡散領域１２が配置されており、この拡散領域１２の中央部分にはリセットトランジスタのゲート電極Ｒｇが配置されている。また、この帯状拡散領域１２の一端側（紙面下側）部分が、拡散領域１１の側辺傾斜部１１ａに近接するよう配置されており、この一端側部分の一部は、上記転送ゲート電極Ｔｇの縦方向側辺部分で、該ゲート電極と若干オーバーラップしている。また、上記転送ゲート電極Ｔｇの一端には、このゲート電極に転送信号ＴＸを印加するための転送ゲート選択線ＧｓがコンタクトホールＣｇｓを介して接続されている。
【００４５】
ここで、リセットトランジスタＲｔｒを構成する拡散領域１２は、Ｐ型半導体基板１上に選択的に形成されたＮ型拡散領域であり、その一端側部分は、フォトダイオードＰＤから読み出された信号電荷を蓄積するフォローティングディフュージョン領域（ＦＤ領域）１２ａを構成している。また、上記Ｎ型拡散領域１１とＮ型拡散領域１２との間には、Ｐ−型拡散領域１３が形成されており、この拡散領域１３は、上記転送トランジスタＴｔｒのチャネル領域となっており、その上には、ゲート絶縁膜１３ａを介して、Ｎ型ポリシリコンからなる転送ゲートＴｇが配置されている。
【００４６】
また、半導体基板１上には、紙面縦方向に延びる帯状のＮ型拡散領域２０が、リセットトランジスタＲｔｒを構成する帯状のＮ型拡散領域１２と対向するよう配置されており、この拡散領域２０の一端側（紙面下側）部分上には、ゲート絶縁膜２０ａを介して、上記増幅トランジスタＡｔｒを構成する、Ｎ型ポリシリコンからなるゲート電極Ａｇが配置され、この拡散領域２０の他端側（紙面上側）部分上には、上記選択トランジスタＳｔｒを構成するゲート電極Ｓｇが配置されている。
【００４７】
なお、上記拡散領域１１、１２、１３および２０は、半導体基板１上に形成された酸化膜などからなる素子分離領域Ｒｃｓにより絶縁分離されている。
【００４８】
上記ＦＤ領域１２ａとソースフォロアトランジスタＡｔｒとはメタル配線Ｍｗにより接続されており、該メタル配線Ｍｗの一端はコンタクトホールＣｆ１を介してＦＤ領域１２ａに接続され、メタル配線Ｍｗの他端はコンタクトホールＣｆ２を介してゲート電極Ａｇに接続されている。
【００４９】
そして、この実施形態１では、画素１１０を構成するリセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積を、それぞれに必要とされる駆動能力から決まる最小面積としている。また、画素１１０を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積よりも大きくしている。
【００５０】
特に、この実施形態１では、上記増幅トランジスタ（ソースフォロアトランジスタ）Ａｔｒは、そのゲート面積が、転送トランジスタＴｔｒを除く、画素１１０を構成する他のトランジスタＳｔｒおよびＴｔｒの最大ゲート面積の１３５％以上になるよう形成されている。
【００５１】
ただし、画素を隙間無くアレイ内に配置させるようソースフォロアトランジスタのチャネル幅は転送トランジスタを除く他の画素内トランジスタと同一にし、ソースフォロアトランジスタのチャネル長のみ伸張することが望ましい。
【００５２】
そこで、この実施形態１では、画素を構成する４つのトランジスタＴｔｒ、Ｒｔｒ、Ｓｔｒ、およびＡｔｒのうち、転送トランジスタＴｔｒを除く、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、および増幅トランジスタＡｔｒのゲート幅（チャネル幅）は同一とし、増幅トランジスタＡｔｒのゲート長（チャネル長）を、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒの最大ゲート長の１３５％以上にしている。
【００５３】
なお、この実施形態では、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積は同一としているが、これらのトランジスタのゲート面積は異なっていてもよい。
【００５４】
次に、作用効果について説明する。
【００５５】
従来技術は、固体撮像装置を構成する画素内のトランジスタのゲート絶縁膜を、少なくともシリコン界面近傍部分が窒素を含まない酸化物で構成されるよう形成することによって、ランダムノイズの低減を図るものであり、用いる半導体形成プロセスによってはランダムノイズ低減効果が顕著に認められない場合があり、またゲート絶縁膜の膜質の変更を要求するのでデバイス信頼性を始めとする様々な特性変動の懸念があった。
【００５６】
これに対し、この実施形態１の固体撮像装置１００では、ソースフォロアトランジスタのゲート面積を、転送トランジスタを除く、画素内の他のトランジスタのゲート面積よりも大きくしているので、ソースフォロアトランジスタのシリコン／ゲート絶縁膜界面に電荷が捕獲されても、ソースフォロアトランジスタのチャネル面積に対する捕獲電荷が及ぼすクーロンポテンシャルの影響領域は相対的に小さくなり出力特性の変動量が縮小される。これにより、ランダムノイズのノイズレベルの低減が実現される。
【００５７】
図３はノイズレベル低減を説明する図であり、図３（ａ）は、実施形態１の固体撮像装置において、ソースフォロアトランジスタのゲート面積（チャネル面積）Ｓを、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積に対して変化させたときのランダムノイズＮｒｄの変化をグラフで示し、図３（ｂ）は、実施形態１の固体撮像装置において、ソースフォロアトランジスタのゲート面積（チャネル面積）Ｓを、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積に対して変化させたときのＳ／Ｎ比Ｒｓｎの変化をグラフで示している。
【００５８】
これらのグラフから分かるように、ソースフォロアトランジスタのゲート面積（チャネル面積）Ｓを、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積の１３５％にすることにより、ランダムノイズＮｒｄが半減し、Ｓ／Ｎ比Ｒｓｎが２倍になることが分かる。
【００５９】
実質的には、この程度のノイズ低減効果が期待されることから、ソースフォロアトランジスタのゲート面積は、転送トランジスタを除く各画素内トランジスタの最大ゲート面積の１３５％以上であることが望ましい。
【００６０】
このように本実施形態１では、画素１１０を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積よりも大きくしているので、用いる半導体形成プロセスに依存することなく簡単な手法でランダムノイズの影響を低減することができ、ランダムノイズの影響を十分に抑制したＣＭＯＳ型イメージセンサーを始めとした固体撮像装置を提供することができる。
【００６１】
なお、上記実施形態１では、ソースフォロアトランジスタをＮ型ＭＯＳ電界効果トランジスタとし、また、そのゲート電極をＮ型半導体（Ｎ型ポリシリコン）で構成しているが、このＮ型ソースフォロアトランジスタのゲート電極はＰ型半導体（Ｐ型ポリシリコン）で構成してもよい。この場合、シリコン／ゲート絶縁膜界面に電荷が捕獲され難いエネルギー構造が形成されることとなり、さらにランダムノイズを低減することができる。
【００６２】
またさらに、ソースフォロアトランジスタは、Ｐ型半導体（Ｐ型ポリシリコン）からなるゲート電極を有するＰ型ＭＯＳ電界効果トランジスタとしてもよく、この場合、完全な埋め込みチャネル構造とすることができ、より一層のランダムノイズ低減を図ることができる。
【００６３】
また、上記実施形態１では、半導体基板をＰ型導電型を有するものとしているが、半導体基板はＮ型導電型を有するものであってもよく、この場合、該半導体基板に形成するトランジスタの導電型を、上記実施形態１のものとは逆の導電型にすることにより、上記実施形態１の固体撮像装置と同様の固体撮像装置（ＣＭＯＳイメージセンサ）を得ることができる。
【００６４】
また、上記実施形態１では、画素は、増幅トランジスタと、転送トランジスタと、リセットトランジスタと、選択トランジスタとを含む４トランジスタ構成としているが、画素の構成はこれに限るものではなく、例えば、３トランジスタ構成であってもよく、以下、本発明の実施形態２として、画素を３トランジスタ構成したものについて説明する。
（実施形態２）
図４は、本発明の実施形態２による固体撮像装置を説明する図であり、３ＴＲ構成の画素の回路構成を示している。
【００６５】
この実施形態２の固体撮像装置は、３ＴＲ構成画素を２次元アレイ状に配列してなる画素アレイを有している。３ＴＲ構成の画素１１１は、光電変換を行うフォトダイオードＰＤと、該フォトダイオードＰＤで発生した信号電荷を転送信号Ｔｘにより信号電荷蓄積部ＦＤに転送する転送トランジスタＴｔｒと、該信号電荷蓄積部ＦＤに転送された信号電荷のレベルを増幅して、これに対応する信号電圧を発生する増幅トランジスタ（ソースフォロアトランジスタ）Ａｔｒと、信号電荷蓄積部ＦＤをリセット信号ＲＳＴにより電源電圧ＶｄにリセットするリセットトランジスタＲｔｒとから構成されている。なお、このような３ＴＲ構成の画素では、画素アレイにおける１つの画素列が選択された状態で、選択された画素列における特定の画素を選択する場合には、選択画素以外の他のすべての非選択画素のリセットトランジスタのゲート電極には、非選択画素の増幅トランジスタがターンオンしないような電圧を印加することにより、特定の画素からの画素信号のみが読出線Ｌｒに読み出されるようにしている。
【００６６】
そして、このような３ＴＲ構成の画素においても、画素１１１を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記転送トランジスタＴｔｒを除く、画素内の他のトランジスタ、つまりリセットトランジスタＲｔｒのゲート面積よりも大きくしている。
【００６７】
このような構成の実施形態２の固体撮像装置においても、画素１１１を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記転送トランジスタＴｔｒを除く、画素内のリセットトランジスタＲｔｒのゲート面積よりも大きくしているので、上記実施形態１と同様に、用いる半導体形成プロセスに依存することなく簡単な手法でランダムノイズの影響を低減することが可能なＣＭＯＳ型イメージセンサーなどの固体撮像装置を得ることができる。
【００６８】
なお、上記実施形態１では、画素アレイは、各画素毎に、リセットトランジスタ、増幅トランジスタ、および選択トランジスタを設けた構成とし、上記実施形態２では、画素アレイは、各画素毎に、リセットトランジスタ、および増幅トランジスタを設けた構成としているが、リセットトランジスタと増幅トランジスタとを隣接する画素で共有してもよく、以下、本発明の実施形態３および４として、複数の画素が画素内の所定のトランジスタを共有する構成について説明する。
（実施形態３）
図５は、本発明の実施形態３による固体撮像装置を説明する図であり、図５（ａ）は、その画素の回路構成を示している。
【００６９】
この実施形態の画素回路１１０ａは、実施形態１における隣接する２つの画素が、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、および増幅トランジスタＡｔｒを共有する回路構成としたものである。
【００７０】
すなわち、この実施形態３の２画素共有の画素回路１１０ａでは、フォトダイオードＰＤ１、転送トランジスタＴｔｒ１、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、および増幅トランジスタＡｔｒが一方の画素を構成し、フォトダイオードＰＤ２、転送トランジスタＴｔｒ２、リセットトランジスタＲｔｒ、選択トランジスタ（ソースフォロアトランジスタ）Ｓｔｒ、および増幅トランジスタＡｔｒが他方の画素を構成している。
【００７１】
ここで、フォトダイオードＰＤ１およびＰＤ２は、実施形態１におけるフォトダイオードＰＤと同様、入射光の光電変換により信号電荷を発生するものであり、転送トランジスタＴｒｔ１、Ｔｒｔ２はそれぞれ、フォトダイオードＰＤ１、ＰＤ２で発生した信号電荷を転送信号ＴＸ１、ＴＸ２により増幅トランジスタＡｔｒのゲート電極に転送するものである。さらに、リセットトランジスタＲｔｒは、各転送トランジスタＴｔｒ１およびＴｔｒ２のゲート電極に蓄積された信号電荷をリセット信号ＲＳＴにより排出するもの、増幅トランジスタＡｔｒは、フォトダイオードＰＤ１およびＰＤ２で発生した信号電荷を増幅して信号電圧を発生するもの、選択トランジスタＳｔｒは、増幅トランジスタのドレインと電源ラインＶｄｄとの間に接続され、選択信号ＳＥＬにより増幅トランジスタに電源電圧を印加することにより、トランジスタを共有する２つの画素を選択状態にするものである。ただし、ここでは、選択トランジスタＳｔｒにより２つの画素が同時に選択されるので、選択トランジスタＳｔｒにより選択された２つの画素のうちの一方および他方の選択は、転送トランジスタＴｔｒ１およびＴｔｒ２の動作タイミングを切り替えることにより行うようにしている。
【００７２】
図５（ｂ）は、２画素が一部の画素内トランジスタを共有する４ＴＲ構成の画素回路の平面レイアウトを示している。
【００７３】
Ｐ型シリコンなどのＰ型半導体基板１の表面の所定領域には、一対の縦長の略長方形形状のＮ−型拡散領域１１ａおよび１１ｂが隣接するよう配置されており、各領域１１ａおよび１１ｂはフォトダイオードＰＤ１およびＰＤ２を構成している。これらの拡散領域１１ａおよび１１ｂは、長方形の１つの角部を切り落とした形状となっており、この角部を切り落とした部分（以下、側辺傾斜部という。）１１ａおよび１１ｂには、略直角二等辺三角形形状を有する転送トランジスタＴｔｒ１およびＴｔｒ２のゲート電極（転送ゲート電極）Ｔｇ１およびＴｇ２が、それぞれの斜辺が、それぞれの長方形形状の拡散領域１１ａおよび１１ｂの側辺傾斜部１１ｃ１および１１ｃ２の側辺と平行になり、かつ、この側辺傾斜部でゲート電極と拡散領域とが若干オーバーラップするよう配置されている。
【００７４】
また、この拡散領域１１ａの側辺傾斜部１１ｃ１およびこの拡散領域１１ｂの側辺傾斜部１１ｃ２の間には、略長方形形状の拡散領域１１ａおよび１１ｂの長辺と平行な方向（紙面縦方向）に延びる、リセットトランジスタＲｔｒを構成する帯状拡散領域１２が配置されている。この拡散領域１２は、実施形態１におけるものと同一であり、その中央部分にはリセットトランジスタのゲート電極Ｒｇが配置されている。また、この帯状拡散領域１２の一端側（紙面下側）部分が、拡散領域１１ａおよび１１ｂの側辺傾斜部１１ｃ１および１１ｃ２に近接するよう配置されており、この一端側部分の一部は、上記転送ゲート電極Ｔｇ１およびＴｇ２の縦方向側辺部分で、それぞれこれらのゲート電極と若干オーバーラップしている。
【００７５】
また、上記転送ゲート電極Ｔｇ１およびＴｇ２の一端には、これらのゲート電極に転送信号ＴＸ１およびＴＸ２を印加するための転送ゲート選択線Ｇｓ１およびＧｓ２がそれぞれコンタクトホールＣｇｓ１およびＣｇｓ２を介して接続されている。
【００７６】
言い換えると、この実施形態２のフォトダイオードＰＤ１、拡散領域１１ａ、転送ゲートＴｇ１、および転送ゲート選択線Ｇｇｓ１は、実施形態１におけるものと同一構成であり、また、この実施形態３のフォトダイオードＰＤ２、拡散領域１１ｂ、転送ゲートＴｇ２、および転送ゲート選択線Ｃｇｓ２は、拡散領域１２を対称軸として、実施形態１のフォトダイオードＰＤ、拡散領域１１、転送ゲート電極Ｔｇ、および転送ゲート選択線Ｇｇｓと対称なレイアウトとなっている。
【００７７】
この実施形態３においても、リセットトランジスタＲｔｒを構成する拡散領域１２は、Ｐ型半導体基板（図２（ｂ）参照）上に選択的に形成されたＮ型拡散領域であり、その一端側部分は、フォトダイオードＰＤから読み出された信号電荷を蓄積するフォローティングディフュージョン領域（ＦＤ領域）１２ａを構成している。また、上記Ｎ型拡散領域１１ａおよび１１ｂとＮ型拡散領域１２との間には、Ｐ−型拡散領域１３ａおよび１３ｂが形成されており、これらの拡散領域１３ａおよび１３ｂは、上記転送トランジスタＴｔｒ１およびＴｔｒ２のチャネル領域となっており、その上には、ゲート絶縁膜を介して、Ｎ型ポリシリコンからなる転送ゲートＴｇ１およびＴｇ２が配置されている。
【００７８】
また、半導体基板１上には、実施形態１と同様に、紙面縦方向に延びる帯状のＮ型拡散領域２０が、リセットトランジスタＲｔｒを構成する帯状のＮ型拡散領域１２と対向するよう配置されており、この拡散領域１２の一端側（紙面下側）部分上には、ゲート絶縁膜を介して、上記増幅トランジスタＡｔｒを構成する、Ｎ型ポリシリコンからなるゲート電極Ａｇが配置され、この拡散領域の他端側（紙面上側）部分上には、上記選択トランジスタＳｔｒを構成するゲート電極Ｓｇが配置されている。
【００７９】
なお、上記拡散領域１１ａ、１１ｂ、１２、１３ａ、１３ｂおよび２０は、半導体基板１上に形成された酸化膜などからなる素子分離領域Ｒｃｓにより絶縁分離されている。
【００８０】
また、上記ＦＤ領域１２ａとソースフォロアトランジスタＡｔｒとはメタル配線Ｍｗにより接続されており、該メタル配線Ｍｗの一端はコンタクトホールＣｆ１を介してＦＤ領域１２ａに接続され、メタル配線Ｍｗの他端はコンタクトホールＣｆ２を介してゲート電極Ａｇに接続されている。
【００８１】
そして、この実施形態３では、画素回路１１０ａにおけるリセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積を、それぞれに必要とされる駆動能力から決まる最小面積としている。また、ソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積よりも大きくしている。
【００８２】
具体的には、この実施形態３においても、上記増幅トランジスタ（ソースフォロアトランジスタ）Ａｔｒは、そのゲート面積が、転送トランジスタＴｔｒを除く、画素を構成する他のトランジスタＳｔｒおよびＴｔｒの最大ゲート面積の１３５％以上になるよう形成されている。
【００８３】
さらには、この実施形態３においても、画素を隙間無くアレイ内に配置させるようソースフォロアトランジスタのチャネル幅は転送ゲートを除く他の画素内トランジスタと同一にし、ソースフォロアトランジスタのチャネル長のみ伸張することが望ましいことから、２画素共有の画素回路における４つのトランジスタＴｔｒ１およびＴｔｒ２、Ｒｔｒ、Ｓｔｒ、およびＡｔｒのうち、転送トランジスタＴｔｒを除く、リセットトランジスタＲｔｒ、選択トランジスタＳｔｒ、および増幅トランジスタＡｔｒのゲート幅（チャネル幅）は同一とし、増幅トランジスタＡｔｒのゲート長（チャネル長）を、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒの最大ゲート長の１３５％以上にしている。
【００８４】
このように本実施形態３では、増幅トランジスタＡｔｒを、そのゲート面積が、該転送トランジスタＴｔｒ１およびＴｔｒ２を除く、該画素を構成する他のトランジスタのゲート面積よりも大きくなるよう構成したので、用いる半導体形成プロセスに依存することなく、簡単なレイアウトパターンの変更によりランダムノイズの影響を低減することができる。
【００８５】
また、隣接する複数の画素を、前記リセットトランジスタを共有する回路構成としたので、画素の占有面積を低減できる。
【００８６】
なお、この実施形態３では、リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積は同一としているが、これらのトランジスタのゲート面積は異なっていてもよい。
【００８７】
また、上記実施形態３では、２画素共有の画素回路における各画素は、増幅トランジスタと、転送トランジスタと、リセットトランジスタと、選択トランジスタとを含む４トランジスタ構成としているが、２画素共有の画素回路においても、画素の構成は４トランジスタ構成に限るものではなく、例えば、３トランジスタ構成であってもよく、以下、本発明の実施形態４として、２画素共有の画素回路における各画素を３トランジスタ構成したものについて説明する。
（実施形態４）
図６は、本発明の実施形態４による固体撮像装置を説明する図であり、２画素共有の画素回路における３ＴＲ構成の画素の回路構成を示している。
【００８８】
この実施形態の画素回路１１１ａは、実施形態３における隣接する２つの画素が、リセットトランジスタＲｔｒおよび増幅トランジスタＡｔｒを共有する回路構成としたものである。
【００８９】
すなわち、この実施形態４の２画素共有の画素回路１１１ａでは、フォトダイオードＰＤ１、転送トランジスタＴｔｒ１、リセットトランジスタＲｔｒ、および増幅トランジスタ（ソースフォロアトランジスタ）Ａｔｒが一方の画素を構成し、フォトダイオードＰＤ２、転送トランジスタＴｔｒ２、リセットトランジスタＲｔｒ、および増幅トランジスタＡｔｒが他方の画素を構成している。
【００９０】
ここで、フォトダイオードＰＤ１およびＰＤ２は、実施形態３におけるフォトダイオードＰＤと同様、入射光の光電変換により信号電荷を発生するものであり、転送トランジスタＴｔｒ１、Ｔｔｒ２はそれぞれ、フォトダイオードＰＤ１、ＰＤ２で発生した信号電荷を転送信号ＴＸ１、ＴＸ２により増幅トランジスタＡｔｒのゲート電極に転送するものである。さらに、リセットトランジスタＲｔｒは、各転送トランジスタＴｔｒ１およびＴｔｒ２のゲート電極に蓄積された信号電荷をリセット信号ＲＳＴにより排出するもの、増幅トランジスタＡｔｒは、フォトダイオードＰＤ１およびＰＤ２で発生した信号電荷を増幅して信号電圧を発生するものである。なお、この実施形態４においても、画素は３ＴＲ構成の画素であり、選択トランジスタを有していないので、画素アレイにおける１つの画素列が選択された状態で、選択された画素列における特定の画素を選択する場合、選択画素以外の他のすべての非選択画素のリセットトランジスタのゲート電極には、非選択画素の増幅トランジスタがターンオンしないような電圧を印加することにより、特定の画素からの画素信号が読み出し線Ｌｒに読み出されるようにしている。
【００９１】
そして、この実施形態４では、画素回路１１１ａにおけるリセットトランジスタＲｔｒのゲート面積を、必要とされる駆動能力から決まる最小面積としている。また、ソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒのゲート面積よりも大きくしている。
【００９２】
具体的には、この実施形態４においても、上記増幅トランジスタ（ソースフォロアトランジスタ）Ａｔｒは、そのゲート面積が、転送トランジスタＴｔｒを除く、画素を構成する他のＴｔｒの最大ゲート面積の１３５％以上になるよう形成されている。
【００９３】
さらには、画素を隙間無くアレイ内に配置させるようソースフォロアトランジスタのチャネル幅は転送ゲートを除く他の画素内トランジスタと同一にし、ソースフォロアトランジスタのチャネル長のみ伸張することが望ましいことから、この実施形態４においても、２画素共有の画素回路における３つのトランジスタＴｔｒ１、Ｔｔｒ２、Ｒｔｒ、およびＡｔｒのうち、転送トランジスタＴｔｒ１およびＴｔｒ２を除く、リセットトランジスタＲｔｒおよび増幅トランジスタＡｔｒのゲート幅（チャネル幅）は同一とし、増幅トランジスタＡｔｒのゲート長（チャネル長）を、リセットトランジスタＲｔｒの最大ゲート長の１３５％以上にしている。
【００９４】
このような構成の実施形態４の固体撮像装置においても、２画素共有の画素回路１１１ａの画素を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒのゲート面積よりも大きくしているので、上記実施形態１と同様に、用いる半導体形成プロセスに依存することなく簡単な手法でランダムノイズの影響を低減することが可能なＣＭＯＳ型イメージセンサーなどの固体撮像装置を提供することができる。
【００９５】
また、隣接する複数の画素を、前記リセットトランジスタを共有する回路構成としたので、画素の占有面積を低減できる。
【００９６】
なお、上記画素を構成する回路構成は、上述のものに限らず、例えば、固体撮像装置を構成する画素は、転送トランジスタを有していない画素であってもよく、以下実施形態５としてこのような固体撮像装置について説明する。
（実施形態５）
図７は、本発明の実施形態５による固体撮像装置を説明する図であり、転送トランジスタを有していない３ＴＲ構成の画素の回路構成を示している。
【００９７】
この実施形態５の固体撮像装置は、３ＴＲ構成画素１１２を２次元アレイ状に配列してなる画素アレイを有している。３ＴＲ構成の画素１１２は、光電変換を行うフォトダイオードＰＤと、該フォトダイオードＰＤで発生した信号電荷が入力されるゲート電極を有し、該ゲート電極に蓄積された信号電荷に対応する信号電圧を発生する増幅トランジスタＡｔｒと、増幅トランジスタのドレインと電源ラインＶｄｄとの間に接続され、選択信号ＳＥＬにより増幅トランジスタに電源電圧を印加することにより画素を選択状態にする選択トランジスタＳｔｒと、信号電荷蓄積部（増幅トランジスタのゲート電極）ＦＤをリセット信号ＲＳＴにより電源電圧ＶｄｄにリセットするリセットトランジスタＲｔｒとから構成されている。
【００９８】
そして、このような３ＴＲ構成の画素においても、画素１１２を構成するソースフォロアトランジスタＡｔｒのゲート面積は、上記リセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積よりも大きくしている。
【００９９】
このような構成の実施形態５の固体撮像装置においても、画素１１２を構成するソースフォロアトランジスタＡｔｒのゲート面積は、画素内の他のリセットトランジスタＲｔｒおよび選択トランジスタＳｔｒのゲート面積よりも大きくしているので、上記実施形態１と同様に、用いる半導体形成プロセスに依存することなく簡単な手法でランダムノイズの影響を低減することが可能なＣＭＯＳ型イメージセンサーなどの固体撮像装置を提供することができる。
（実施形態６）
なお、上記実施形態１〜５では、特に説明しなかったが、上記実施形態１〜５の固体撮像装置の少なくともいずれかを撮像部に用いた例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの画像入力デバイスを有した電子情報機器について説明する。本発明の電子情報機器は、本発明の上記実施形態１〜５の固体撮像装置の少なくともいずれかを撮像部に用いて得た高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示手段と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信手段と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力手段とのうちの少なくともいずれかを有している。
【０１００】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０１】
本発明は、被写体からの画像光を光電変換して撮像する、半導体素子で構成された例えばＣＭＯＳ型イメージセンサー等の固体撮像装置、及びこの固体撮像装置を画像入力デバイスとして撮像部に用いた電子情報機器の分野において、画素を構成する増幅トランジスタを、そのゲート面積が画素を構成する他のトランジスタのゲート面積よりも大きくなるよう構成することにより、用いる半導体形成プロセスに依存することなく、簡単なレイアウトパターンの変更により、ＣＭＯＳイメージセンサなどの固体撮像装置におけるランダムノイズの影響を低減することができるものである。
【図面の簡単な説明】
【０１０２】
【図１】図１は本発明の実施形態１に係る固体撮像装置としてのＣＭＯＳイメージセンサを説明する図であり、図１（ａ）はその概略構成を示し、図１（ｂ）はその画素の回路構成を示している。
【図２】図２は、このような４ＴＲ構成の画素の構造を説明する図であり、図２（ａ）は、その平面レイアウトを示し、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面の構造を示している。
【図３】図３は上記実施形態１の固体撮像装置の効果を説明する図であり、図３（ａ）は、ソースフォロアトランジスタのゲート面積（チャネル面積）ＳとランダムノイズＮｒｄとの関係をグラフで示し、図３（ｂ）は、ソースフォロアトランジスタのゲート面積（チャネル面積）ＳとＳ／Ｎ比Ｒｓｎとの関係をグラフで示している。
【図４】図４は、本発明の実施形態２による固体撮像装置を説明する図であり、３ＴＲ構成の画素の回路構成を示している。
【図５】図５は、本発明の実施形態３による固体撮像装置を説明する図であり、図５（ａ）は、その画素の回路構成を示し、図５（ｂ）は、一部の画素内トランジスタを共有する４ＴＲ構成の画素回路の平面レイアウトを示している。
【図６】図６は、本発明の実施形態４による固体撮像装置を説明する図であり、２画素共有の画素回路における３ＴＲ構成の画素の回路構成を示している。
【図７】図７は、本発明の実施形態５による固体撮像装置を説明する図であり、転送トランジスタを有していない３ＴＲ構成の画素の回路構成を示している。
【符号の説明】
【０１０３】
１  Ｐ型半導体基板
１１  Ｎ−型拡散領域
１１ａ  側辺傾斜部
１２  帯状拡散領域
１３  Ｐ型拡散領域
１３ａ  ゲート絶縁膜
２０  帯状のＮ型拡散領域
２０ａ  ゲート絶縁膜
１００  固体撮像装置
１０２  垂直走査回路
１０３  水平走査回路
１０４  ＣＤＳ回路
１０５  選択スイッチ
１０６  出力部
１１０、１１１、１１２  画素
１１０ａ  画素回路
Ａｔｒ  増幅トランジスタ
Ｌｒ  読出信号線
ＰＤ、ＰＤ１、ＰＤ２  フォトダイオード
Ｒｔｒ  リセットトランジスタ
Ｓｔｒ選択トランジスタ  
Ｔｇ  転送ゲート電極
Ｔｔｒ  転送トランジスタ
【図１】
0004630907.tif 000002
【図２】
0004630907.tif 000003
【図４】
0004630907.tif 000004
【図５】
0004630907.tif 000005
【図６】
0004630907.tif 000006
【図７】
0004630907.tif 000007
【図３】
0004630907.tif 000008