(57)【特許請求の範囲】
【請求項１】
入力データを入力するデータ入力手段と、前記入力データをラッチするデータラッチ手段と、前記データラッチ手段をリセットするリセット手段と、前記入力データを前記データ入力手段に同期的に入力させるクロック同期手段と、前記リセット手段に対して相補的に機能して貫通電流を遮断すると共に、前記データラッチ手段のラッチ動作における状態遷移を迅速化させるラッチ迅速化手段と、を備えることを特徴とする入力回路。
【請求項２】
入力データを入力するデータ入力手段と、前記入力データをラッチするデータラッチ手段と、前記データラッチ手段をリセットするリセット手段と、前記リセット手段に対して相補的に機能して貫通電流を遮断すると共に、前記入力データを前記データ入力手段に同期的に入力させるクロック同期手段と、前記データラッチ手段のラッチ動作における状態遷移を迅速化させるラッチ迅速化手段と、を備えることを特徴とする入力回路。
【請求項３】
入力データを入力するデータ入力手段と、リセットされた状態での貫通電流を遮断する機能と前記入力データを同期的にラッチする機能を兼ね備えたデータラッチ手段と、前記データラッチ手段をリセットするリセット手段と、前記データラッチ手段のラッチ動作における状態遷移を迅速化させるラッチ迅速化手段と、を備えることを特徴とする入力回路。
【請求項４】
前記データラッチ手段は、第１のＰＭＯＳトランジスタのソースと第２のＰＭＯＳトランジスタのソースが第１の電源に接続され、前記第１のＰＭＯＳトランジスタのドレインと第１のＮＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートと第２のＮＭＯＳトランジスタのゲートが第２の出力端子に接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートが第１の出力端子に接続され、前記第１のＮＭＯＳトランジスタのソースが、前記データ入力手段により入力された入力データをなす相補信号の一方が現れる第１の共通端子に接続され、前記第２のＮＭＯＳトランジスタのソースが、前記データ入力手段により入力された入力データをなす相補信号の他方が現れる第２の共通端子に接続されて構成されたことを特徴とする請求項１記載の入力回路。
【請求項５】
前記リセット手段は、第３のＰＭＯＳトランジスタのソースと第４のＰＭＯＳトランジスタのソースが前記第１の電源に接続され、前記第３のＰＭＯＳトランジスタのドレインが前記第１の出力端子に接続され、前記第４のＰＭＯＳトランジスタのドレインが前記第２の出力端子に接続され、前記第３のＰＭＯＳトランジスタのゲートと前記第４のＰＭＯＳトランジスタのゲートが第１のクロック入力端子に接続されて構成されたことを特徴とする請求項４記載の入力回路。
【請求項６】
前記データ入力手段は、第３のＮＭＯＳトランジスタのゲートが、前記入力データをなす相補信号の一方が与えられる第１のデータ入力端子に接続され、第４のＮＭＯＳトランジスタのゲートが、前記入力データをなす相補信号の他方が与えられる第２のデータ入力端子に接続され、前記第３のＮＭＯＳトランジスタのドレインが前記第１の共通端子に接続され、前記第４のＮＭＯＳトランジスタのドレインが前記第２の共通端子に接続され、前記第３のＮＭＯＳトランジスタのソースと前記第４のＮＭＯＳトランジスタのソースが、第２の電源が供給される第３の共通端子に接続されて構成されたことを特徴とする請求項５記載の入力回路。
【請求項７】
前記クロック同期手段は、第５のＮＭＯＳトランジスタのゲートが前記第１のクロック入力端子に接続され、前記第５のＮＭＯＳトランジスタのドレインが前記第３の共通端子に接続され、前記第５のＮＭＯＳトランジスタのソースが第２の電源に接続されて構成されたことを特徴とする請求項６記載の入力回路。
【請求項８】
前記ラッチ迅速化手段は、第６のＮＭＯＳトランジスタのゲートと第７のＮＭＯＳトランジスタのゲートが第２のクロック入力端子に接続され、前記第６のＮＭＯＳトランジスタのソースと前記第７のＮＭＯＳトランジスタのソースが前記第２の電源に接続され、前記第６のＮＭＯＳトランジスタのドレインが第１の貫通電流遮断手段の電流経路の出力端に接続され、前記第７のＮＭＯＳトランジスタのドレインが第２の貫通電流遮断手段の電流経路の出力端に接続され、前記第１の貫通電流遮断手段の電流経路の入力端が前記第１の共通端子に接続され、前記第２の貫通電流遮断手段の電流経路の入力端が前記第２の共通端子に接続され、前記第１および第２の貫通電流遮断手段の制御端子は、前記第１のクロック入力端子に接続されて構成されたことを特徴とする請求項５ないし７の何れか１項記載の入力回路。
【請求項９】
前記第１および第２の貫通電流遮断手段は、第８のＮＭＯＳトランジスタのゲートと第９のＮＭＯＳトランジスタのゲートが前記第１のクロック入力端子に接続され、前記第８のＮＭＯＳトランジスタのドレインが前記第１の共通端子に接続され、前記第９のＮＭＯＳトランジスタのドレインが前記第２の共通端子に接続され、前記第８のＮＭＯＳトランジスタのソースが前記第６のＮＭＯＳトランジスタのドレインに接続され、前記第９のＮＭＯＳトランジスタのソースが前記第７のＮＭＯＳトランジスタのドレインに接続されて構成されたことを特徴とする請求項８記載の入力回路。
【請求項１０】
前記データ入力手段は、第１０のＮＭＯＳトランジスタのソースと第１１のＮＭＯＳトランジスタのソースが前記第２の電源に接続され、前記第１０のＮＭＯＳトランジスタのゲートが、前記入力データをなす相補信号の一方が与えられる第１のデータ入力端子に接続され、前記第１１のＮＭＯＳトランジスタのゲートが、前記入力データをなす相補信号の他方が与えられる第２のデータ入力端子に接続され、前記第１０のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の一方が現れるべき第３の共通端子に接続され、前記第１１のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の他方が現れるべき第４の共通端子に接続されることを特徴とする請求項２記載の入力回路。
【請求項１１】
前記クロック同期手段は、第１２のＮＭＯＳトランジスタのゲートと第１３のＮＭＯＳトランジスタのゲートが第１のクロック入力端子に接続され、前記第１２のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の一方が現れるべき前記第３の共通端子に接続され、前記第１３のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の他方が現れるべき前記第４の共通端子に接続され、前記第１２のＮＭＯＳトランジスタのドレインが第１の共通端子に接続され、前記第１３のＮＭＯＳトランジスタのドレインが第２の共通端子に接続されて構成されたことを特徴とする請求項１０記載の入力回路。
【請求項１２】
前記ラッチ迅速化手段は、第１４のＮＭＯＳトランジスタのソースと第１５のＮＭＯＳトランジスタのソースが第２の電源に接続され、前記第１４のＮＭＯＳトランジスタのゲートと前記第１５のＮＭＯＳトランジスタのゲートが第２のクロック入力端子に接続され、前記第１４のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の一方が現れるべき前記第３の共通端子に接続され、前記第１５のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の他方が現れるべき前記第４の共通端子に接続されて構成されたことを特徴とする請求項１１記載の入力回路。
【請求項１３】
前記データラッチ手段は、第１のＰＭＯＳトランジスタのソースと第２のＰＭＯＳトランジスタのソースが第１の電源に接続され、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートと第１９のＮＭＯＳトランジスタのゲートと第１のクロック同期貫通電流遮断手段の電流経路の入力端が第２の出力端子に接続され、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＰＭＯＳトランジスタドレインと第１８のＮＭＯＳトランジスタのゲートと第２のクロック同期貫通電流遮断手段の電流経路の入力端が第１の出力端子に接続され、前記第１８のＮＭＯＳトランジスタのドレインが前記第１のクロック同期貫通電流遮断手段の電流経路の出力端に接続され、前記第１９のＮＭＯＳトランジスタのドレインが前記第２のクロック同期貫通電流遮断手段の電流経路の出力端に接続され、前記第１８のＮＭＯＳトランジスタのソースが、前記データ入力手段により入力された入力データをなす相補信号の一方が現れる第３の共通端子に接続され、前記第１９のＮＭＯＳトランジスタのソースが、前記データ入力手段により入力された入力データをなす相補信号の他方が現れる第４の共通端子に接続され、前記第１のクロック同期貫通電流遮断手段の制御端子が前記第１のクロック入力端子に接続されて構成されたことを特徴とする請求項３記載の入力回路。
【請求項１４】
前記第１のクロック同期貫通電流遮断手段は、第１６のＮＭＯＳトランジスタのドレインが前記第２の出力端子に接続され、前記第１６のＮＭＯＳトランジスタのゲートがクロック端子に接続され、前記第１６のＮＭＯＳトランジスタソースが前記第１８のＮＭＯＳトランジスターのドレインに接続されて構成され、前記第２のクロック同期貫通電流遮断手段は、第１７のＮＭＯＳトランジスタドレインが前記第１の出力端子に接続され、前記第１７のＮＭＯＳトランジスタのゲートが前記クロック端子に接続され、前記第１７のＮＭＯＳトランジスタのソースが前記第１９のＮＭＯＳトランジスターのドレインに接続されて構成されることを特徴とする請求項１３記載の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる半導体集積回路間の信号を受信する際に利用される入力回路に関するものである。
【０００２】
【従来の技術】
一般にこの種の入力回路は、異なる集積回路間をバスラインや伝送用ケーブルを介して信号転送する場合に、前記信号を受信し自半導体集積回路内に前記信号情報を伝搬させるための手段として広く利用されている。そのため入力回路には、他集積回路からの信号を受信するデータ入力端子と、自集積回路に信号情報を伝搬するためのデータ出力端子が必ず存在する。
【０００３】
また、最近ではデータ転送速度の向上に伴い、集積回路間を転送する信号は、自集積回路の電源電圧がおよそ２Ｖないし５Ｖの範囲であるにも関わらず、およそ１００ｍＶないし４００ｍＶ程度の低振幅信号を取り扱う場合が一般的になってきている。更には、論理信号の信頼性を向上するため、従来から主として利用されてきた単相信号伝送方式に代わり、差動信号伝送方式が利用されるようになってきている。この差動信号伝送方式は、同時に転送される２つの単相信号振幅の差をデータ論理として認識する方式であって、ノイズマージンの向上や電磁誘導障害の低減に有効であるため、高速かつ高信頼性が要求される場合に良く利用される方式である。
従って、この様な伝送手段に対応するためには、入力回路の機能として、差動信号を受信しかつ低振幅であるデータ信号を自集積回路の電源電圧と同等またはそれに近い電圧にまで増幅する機能が要求される。
【０００４】
ところで、集積回路内部では、前記入力回路から伝搬されたデータ情報を演算処理する過程において、データ信号の競合や時間軸変動要素の影響によるデータ情報の損失を回避するための手段として、クロック信号をトリガーとするデータ処理方法が一般的に広く利用されている。この種の代表的な回路例としていわゆるフリップフロップ回路が知られており、このフリップフロップ回路は、クロック信号とデータ信号が供給され、前記クロック信号が遷移するタイミングで前記データを一時記憶するものである。
【０００５】
図４に、従来の入力回路にフリップフロップ回路が接続された場合のデータ処理方法の一例を示す。
図４において、４９は入力回路を示し、５０はフリップフロップ回路を示す。入力回路４９に入力される入力データ信号ＤＩＮは低振幅信号であり、この入力回路４９が出力するデータ信号ＤＯＵＴは概ね電源電圧を振幅とする信号である。入力回路４９の出力部はフリップフロップ回路５０のデータ端子に接続される。フリップフロップ回路５０は、クロック端子（ＣＫ）とデータ入力端子（Ｄ）とデータ出力端子（Ｑ）を備える。クロック端子にはクロック信号ＣＫが供給され、データ入力端子には、データ信号ＤＯＵＴが供給される。
【０００６】
図４において、入力回路４９は供給された低振幅の入力データ信号ＤＩＮを自集積回路の電源電圧に近い振幅（約２Ｖないし５Ｖ）にまで増幅し、内部回路であるフリップフロップ回路５０のデータ入力端子（Ｄ）に供給する。フリップフロップ回路５０では、図４（ｂ）に示すように、クロック信号ＣＫの立ち上がり遷移に従いデータ信号ＤＯＵＴを取り込んで一時記憶し出力信号Ｑを出力する。この時、フリップフロップ回路５０が正常動作するためのクロック信号ＣＫとデータ信号ＤＯＵＴとの相対的なタイミング関係は、セットアップタイムＴｓｕとホールドタイムＴｈの許容値を満足する必要があり、そのような関係を満足するようにクロック信号ＣＫの位相を設定している。
【０００７】
ところで、この図４に示す従来例は２つの大きな問題点があった。一つは、入力回路４９の信号振幅増幅作用は高速性に欠け、数Ｇｂｐｓ程度の高速伝送に対応することが困難であるということである。もう一つは、入力回路４９とフリップフロップ回路５０が別々に構成されていることで、入力回路４９の出力信号ＤＯＵＴをフリップフロップ回路５０に供給する過程において、データ信号ＤＯＵＴの遅延時間をクロック信号ＣＫに対し一定に保つことができず、セットアップタイムＴｓｕおよびホールドタイムＴｈを、フリップフロップ回路５０が正常動作する範囲内に収めることが困難になることである。
【０００８】
この問題点を解決するために考案された従来の入力回路を第２図に示す。
図５は１９９８年５月５日にＵ．Ｓ．Ｐａｔｅｎｔにて登録されたラッチ型入力回路の一例である（ＵＳＰ５，７４８，０２０）。
図５において、１〜４はＰＭＯＳトランジスタを示し、５〜１１はＮＭＯＳトランジスタを示す。ＰＭＯＳトランジスタ１のソースは電源端子（ＶＤＤ）に接続され、このＰＭＯＳトランジスタ１のドレインにはＮＭＯＳトランジスタ５のドレインが接続される。これらＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ５は、ＮＭＯＳトランジスタ５のソースが接地電位に固定されたことを条件に、非反転出力端子Ｚおよび反転出力端子ＺＢをそれぞれ入力部および出力部とするＣＭＯＳインバータを形成する。これに対し、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ５は、ＮＭＯＳトランジスタ６のソースが接地電位に固定されたことを条件に、反転出力端子ＺＢおよび非反転出力端子Ｚをそれぞれ入力部および出力部とするＣＭＯＳインバータを形成する。これにより、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ５からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ６からなるＣＭＯＳインバータは、互いの入出力部が交差結合され、フリップフロップ回路を構成する。
【０００９】
また、ＰＭＯＳトランジスタ３のソースは電源端子に接続され、そのドレインは上述のＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ５のゲートに共通接続され、そのゲートにはクロック信号ＣＫ１が供給される。これらＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ５のゲート、およびＰＭＯＳトランジスタ３のドレインは、非反転出力端子Ｚに接続される。これに対し、ＰＭＯＳトランジスタ４のソースは電源端子に接続され、そのドレインは上述のＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ６のゲートに共通接続され、そのゲートにはクロック信号ＣＫ１が供給される。これらＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ６のゲート、およびＰＭＯＳトランジスタ４のドレインは、反転出力端子ＺＢに接続される。
【００１０】
さらに、ＮＭＯＳトランジスタ７，８のドレインは、それぞれ上述のＮＭＯＳトランジスタ５，６のソースに接続され、これらＮＭＯＳトランジスタ７，８のソースは、ＮＭＯＳトランジスタ９を介して接地端子（ＧＮＤ）に接続される。ＮＭＯＳトランジスタ７，８のゲートは、それぞれ非反転データ端子Ｄおよび反転データ端子ＤＢに接続され、ＮＭＯＳトランジスタ９のゲートにはクロック信号ＣＫ１が供給される。ＮＭＯＳトランジスタ１０のドレインは、ＮＭＯＳトランジスタ５のソースとＮＭＯＳトランジスタ７のドレインとに接続され、そのソースは接地端子に接続される。これに対し、ＮＭＯＳトランジスタ１１のドレインは、ＮＭＯＳトランジスタ６のソースとＮＭＯＳトランジスタ８のドレインとに接続され、そのソースは接地端子に接続される。これらＮＭＯＳトランジスタ１０，１１のゲートにはクロック信号ＣＫ２が供給される。
【００１１】
次に、図５に示すフリップフロップ回路の動作について説明する。
図５（ａ）のタイミングチャートにおいて、ｔ＝０の時点では、クロック信号ＣＫ１はローレベルを示していると同時に、非反転出力端子Ｚと反転出力端子ＺＢにはハイレベルが現れている。次に、クロック信号ＣＫ１がｔ＝１の時点においてローレベルからハイレベルに遷移すると、入力回路は、非反転データ端子Ｄに供給されるデータ信号Ｄ０を一時保持し、非反転出力端子Ｚからはデータ信号Ｄ０を出力する。続いて、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移すると、再び入力回路の非反転出力端子Ｚと反転出力端子ＺＢからはハイレベが出力される。ｔ＝２の時点以降の動作は、図５（ｂ）に示している様に同様である。また、クロック信号ＣＫ１がローレベルである場合に非反転出力端子Ｚと反転出力端子ＺＢがともにハイレベルになる状態をリセット状態と呼んでいる。
【００１２】
以下、上述の一連の入力回路の動作について図５（ａ）を用いて更に詳しく説明する。
初めにｔ＝０の時点では、クロック信号ＣＫ１がローレベルの状態にあるため、ＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は導通状態でかつＮＭＯＳトランジスタ９は解放状態である。従って、非反転出力端子Ｚと反転出力端子ＺＢの信号はともにハイレベルになり、この時の電位は電源端子ＶＤＤと同じ値を示し、いわゆるリセット状態である。
【００１３】
次に、クロック信号ＣＫ１がｔ＝１の時点においてローレベルからハイレベルに遷移すると、ＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は解放状態、またＮＭＯＳトランジスタ９は導通状態に遷移する。このとき、非反転データ端子Ｄに現れるデータ信号Ｄ０がハイレベルで、かつ反転データ端子ＤＢに現れるデータ信号Ｄ０Ｂがローレベルであると仮定すると、ＮＭＯＳトランジスタ７は導通状態でかつＮＭＯＳトランジスタ８は解放状態を示す。従って、ＮＭＯＳトランジスタ５のソースはＮＭＯＳトランジスタ７とＮＭＯＳトランジスタ９の導通状態によって、接地端子ＧＮＤと同電位にクランプされる。従ってＮＭＯＳトランジスタ５も導通状態を示し、反転出力端子ＺＢはローレベルに遷移する。この時の電位は接地端子ＧＮＤと同じ値を示す。これによって、ＰＭＯＳトランジスタ２も導通状態となり、非反転出力端子Ｚを電源端子ＶＤＤの電位であるハイレベルにクランプする。この場合、ｔ＝０の時点ではリセット状態であったため、非反転出力端子Ｚの論理は変わらずハイレベルのままとなる。
【００１４】
ここで、クロック信号ＣＫ２は、クロック信号ＣＫ１に対し、ある特定の時間だけ遅れた後に遷移するが、このクロック信号ＣＫ２がローレベルからハイレベルに遷移し、ＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１が解放状態から導通状態に遷移することで、ＮＭＯＳトランジスタ５のソースとＮＭＯＳトランジスタ６のソースを接地端子ＧＮＤにクランプする。これによって前記ＮＭＯＳトランジスタ５と前記ＰＭＯＳトランジスタ２の解放状態から導通状態への遷移をより迅速に行うことが可能となり、すなわち高速動作を行うことができる。
【００１５】
更に、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移すると、再びＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は導通状態でかつＮＭＯＳトランジスタ９は解放状態となる。従って、非反転出力端子Ｚと反転出力端子ＺＢに現れる信号はともにハイレベルになり、この時の電位は電源端子ＶＤＤと同じ値を示し、いわゆるリセット状態に戻る。ｔ＝２の時点以降も同様に振る舞うが、クロック信号ＣＫ１のローレベルからハイレベルへの遷移時は、非反転データ端子Ｄと反転データ端子ＤＢに現れる各信号の論理の違いに応じて、ＰＭＯＳトランジスタ１とＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ５とＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ７とＮＭＯＳトランジスタ８の導通および解放の状態がそれぞれ逆になる。
【００１６】
例えばｔ＝３の時点において、クロック信号ＣＫ１が再びローレベルからハイレベルに遷移し、かつ非反転データ端子Ｄに供給されるデータ信号Ｄ１がローレベルで、かつ反転データ端子ＤＢに供給されるデータ信号Ｄ１Ｂがハイレベルであると仮定すると、ｔ＝１の場合とは逆に、ＮＭＯＳトランジスタ８は導通状態でかつＮＭＯＳトランジスタ７は解放状態を示す。従って、ＮＭＯＳトランジスタ６のソースはＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ９の導通状態によって、接地端子ＧＮＤと同電位にクランプされる。これによりＮＭＯＳトランジスタ６も導通状態を示し、非反転出力端子Ｚに現れる信号はローレベルに遷移する。同時にＰＭＯＳトランジスタ３も導通状態となり、反転出力端子ＺＢを電源端子ＶＤＤの電位であるハイレベルにクランプする。この場合、ｔ＝２ではリセット状態であったため、反転出力端子ＺＢに現れる信号の論理は変わらずハイレベルのままとなる。
【００１７】
【発明が解決しようとする課題】
しかしながら、図５に示した従来のラッチ型入力回路は、特にクロック信号ＣＫ１とクロック信号ＣＫ２がハイレベルからローレベルに遷移し、非反転出力端子ＺＢと反転出力端子ＺＢの信号がリセット状態であるハイレベルに遷移する際、電源端子ＶＤＤから流れ出る電流量が大きく、すなわちスイッチング電力が大きいという問題点があった。この理由を第２図を用いて以下に説明する。
【００１８】
図５において、上述したｔ＝１の時点での状態からｔ＝２の時点での状態に遷移する場合を再び例にとる。すなわち、クロック信号ＣＫ１がｔ＝１の時点においてハイレベルであり、かつデータ信号Ｄ０がハイレベルでデータ信号Ｄ０Ｂがローレベルであると仮定する。この時、ＮＭＯＳトランジスタ７とＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１は導通状態を示し、かつＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４とＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ８は解放状態を示す。
【００１９】
これによって、非反転出力端子Ｚの信号は接地端子ＧＮＤと同等のローレベルを出力し、また反転出力端子ＺＢの信号は電源端子ＶＤＤと同等のハイレベルを出力する。このとき、ＮＭＯＳトランジスタ６のソース端子とドレイン端子、およびＮＭＯＳトランジスタ８のドレイン端子は、ＮＭＯＳトランジスタ６の導通状態によって接地端子電位ＧＮＤの電位に等しいローレベルとなっている。また、クロック信号ＣＫ２がローレベルからハイレベルに遷移すると、ＮＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１１が導通状態を示すことによって、前記ＭＯＳトランジスタの解放から導通状態の遷移をより高速化する。
【００２０】
次に、この状態から、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移し、かつある特定の時間だけ遅れて、クロック信号ＣＫ２がｔ＝２’の時点においてハイレベルからローレベルに遷移するまでの間、再びＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４は導通状態に遷移するが、同時にＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ１０の導通状態によって、電源端子ＶＤＤからＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６とＮＭＯＳトランジスタ１１を介し接地端子ＧＮＤへ向けて流れる電流ルートが形成される。これによって電源端子ＶＤＤから接地端子ＧＮＤへの貫通電流が流れる結果、消費電力が大きくなる。
【００２１】
更に、このクロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移し、再びＰＭＯＳトランジスタ３とＰＭＯＳトランジスタ４が導通状態に遷移すると、ＮＭＯＳトランジスタ６が導通状態になる。これによって、ＮＭＯＳトランジスタ６のソース端子とドレイン端子、およびＮＭＯＳトランジスタ８のドレイン端子の電位が、接地端子電位ＧＮＤの電位から、電源端子ＶＤＤに近い値にまで遷移しようとする。このＮＭＯＳトランジスタ６のソース・ドレインには、接続されている全てのＭＯＳトランジスタの拡散層容量や、各ＭＯＳトランジスタを接続する金属配線の容量などの寄生容量が多数付加されている。従って、これらの寄生容量を充電するための大きな充電電流が、電源端子ＶＤＤからＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ６の導通素子介して流れ、従ってスイッチング電力も大きくなる。
【００２２】
この発明は、上記事情に鑑みてなされたもので、低消費電力で高速動作が可能な入力回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
すなわち、請求項１に係る発明は、入力データを入力するデータ入力手段（例えば後述するＮＭＯＳトランジスタ１８，１９に相当する構成要素）と、前記入力データをラッチするデータラッチ手段（例えば後述するＰＭＯＳトランジスタ１２，１３およびＮＭＯＳトランジスタ１６，１７からなる回路に相当する構成要素）と、前記データラッチ手段をリセットするリセット手段（例えば後述するＰＭＯＳトランジスタ１４，１５に相当する構成要素）と、前記入力データを前記データ入力手段に同期的に入力させるクロック同期手段（例えば後述するＮＭＯＳトランジスタ２０に相当する構成要素）と、前記リセット手段に対して相補的に機能して貫通電流を遮断すると共に、前記データラッチ手段のラッチ動作を促進させるラッチ促進手段（例えば後述するＮＭＯＳトランジスタ２１〜２４からなる回路に相当する構成要素）と、を備えることを特徴とする入力回路の構成を有する。
【００２４】
請求項２記載の発明は、入力データを入力するデータ入力手段（例えば後述するＮＭＯＳトランジスタ３３，３４に相当する構成要素）と、前記入力データをラッチするデータラッチ手段（例えば後述するＰＭＯＳトランジスタ２５，２６およびＮＭＯＳトランジスタ２９，３０からなる回路に相当する構成要素）と、前記データラッチ手段をリセットするリセット手段（例えば後述するＰＭＯＳトランジスタ２７，２８に相当する構成要素）と、前記リセット手段に対して相補的に機能して貫通電流を遮断すると共に、前記  前記入力データを前記データ入力手段に同期的に入力させるクロック同期手段（例えば後述するＮＭＯＳトランジスタ３１，３２に相当する構成要素）と、前記データラッチ手段のラッチ動作を促進させるラッチ促進手段（例えば後述するＮＭＯＳトランジスタ３５，３６からなる回路に相当する構成要素）と、を備えることを特徴とする入力回路の構成を有する。
【００２５】
請求項３記載の発明は、入力データを入力するデータ入力手段（例えば後述するＮＭＯＳトランジスタ４５，４６に相当する構成要素）と、リセットされた状態での貫通電流を遮断する機能と前記入力データを同期的にラッチする機能を兼ね備えたデータラッチ手段（例えば後述するＰＭＯＳトランジスタ３７，３８およびＮＭＯＳトランジスタ４１〜４４からなる回路に相当する構成要素）と、前記データラッチ手段をリセットするリセット手段（例えば後述するＰＭＯＳトランジスタ３９，４０に相当する構成要素）と、前記データラッチ手段のラッチ動作を促進させるラッチ促進手段（例えば後述するＮＭＯＳトランジスタ４７，４８からなる回路に相当する構成要素）と、を備えることを特徴とする入力回路の構成を有する。
【００２６】
請求項４記載の発明は、請求項１記載の入力回路において、前記データラッチ手段が、第１のＰＭＯＳトランジスタのソースと第２のＰＭＯＳトランジスタのソースが第１の電源に接続され、前記第１のＰＭＯＳトランジスタのドレインと第１のＮＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートと第２のＮＭＯＳトランジスタのゲートが第２の出力端子に接続され、前記第２のＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインと前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートが第１の出力端子に接続され、前記第１のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の一方が現れる第１の共通端子に接続され、前記第２のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の他方が現れる第２の共通端子に接続されて構成されたことを特徴とする。
【００２７】
請求項５記載の発明は、請求項１記載の入力回路において、前記リセット手段が、第３のＰＭＯＳトランジスタのソースと第４のＰＭＯＳトランジスタのソースが前記第１の電源に接続され、前記第３のＰＭＯＳトランジスタのドレインが前記第１の出力端子に接続され、前記第４のＰＭＯＳトランジスタのドレインが前記第２の出力端子に接続され、前記第３のＰＭＯＳトランジスタのゲートと前記第４のＰＭＯＳトランジスタのゲートが第１のクロック入力端子に接続されて構成されたことを特徴とする。
【００２８】
請求項６記載の発明は、請求項１記載の入力回路において、前記データ入力手段が、第３のＮＭＯＳトランジスタのゲートが第１のデータ入力端子に接続され、第４のＮＭＯＳトランジスタのゲートが第２のデータ入力端子に接続され、前記第３のＮＭＯＳトランジスタのドレインが前記第１の共通端子に接続され、前記第４のＮＭＯＳトランジスタのドレインが前記第２の共通端子に接続され、前記第３のＮＭＯＳトランジスタのソースと前記第４のＮＭＯＳトランジスタのソースが、第２の電源が供給される第３の共通端子に接続されて構成されたことを特徴とする。
【００２９】
請求項７記載の発明は、請求項１記載の入力回路において、前記クロック同期手段が、第５のＮＭＯＳトランジスタのゲートが前記第１のクロック入力端子に接続され、前記第５のＮＭＯＳトランジスタのドレインが前記第３の共通端子に接続され、前記第５のＮＭＯＳトランジスタのソースが第２の電源に接続されて構成されたことを特徴とする。
【００３０】
請求項８記載の発明は、請求項１記載の入力回路において、前記ラッチ促進手段が、第６のＮＭＯＳトランジスタのゲートと第７のＮＭＯＳトランジスタのゲートが第２のクロック入力端子に接続され、前記第６のＮＭＯＳトランジスタのソースと前記第７のＮＭＯＳトランジスタのソースが前記第２の電源に接続され、前記第６のＮＭＯＳトランジスタのドレインが第１の貫通電流遮断手段の電流経路の出力端に接続され、前記第７のＮＭＯＳトランジスタのドレインが第２の貫通電流遮断手段の電流経路の出力端に接続され、前記第１の貫通電流遮断手段の電流経路の入力端が前記第１の共通端子に接続され、前記第２の貫通電流遮断遮断手段の電流経路の入力端が前記第２の共通端子に接続され、前記第１および第２の貫通電流遮断手段の制御端子は、前記第１のクロック入力端子に接続されて構成されたことを特徴とする。
【００３１】
請求項９記載の発明は、請求項１記載の入力回路において、前記第１および第２の貫通電流遮断手段が、第８のＮＭＯＳトランジスタのゲートと第９のＮＭＯＳトランジスタのゲートが前記第１のクロック入力端子に接続され、前記第８のＮＭＯＳトランジスタのドレインが前記第１の共通端子に接続され、前記第９のＮＭＯＳトランジスタのドレインが前記第２の共通端子に接続され、前記第８のＮＭＯＳトランジスタのソースが前記第６のＮＭＯＳトランジスタのドレインに接続され、前記第９のＮＭＯＳトランジスタのソースが前記第７のＮＭＯＳトランジスタのドレインに接続されて構成されたことを特徴とする。
【００３２】
請求項１０記載の発明は、請求項２記載の入力回路において、前記データ入力手段が、第１０のＮＭＯＳトランジスタのソースと第１１のＮＭＯＳトランジスタのソースが前記第２の電源に接続され、前記第１０のＮＭＯＳトランジスタのゲートが第１のデータ入力端子に接続され、前記第１１のＮＭＯＳトランジスタのゲートが第２のデータ入力端子に接続され、前記第１０のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の一方が現れるべき第３の共通端子に接続され、前記第１１のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の他方が現れるべき第４の共通端子に接続されることを特徴とする。
【００３３】
請求項１１記載の発明は、請求項２記載の入力回路において、前記クロック同期手段が、第１２のＮＭＯＳトランジスタのゲートと第１３のＮＭＯＳトランジスタのゲートが前記第１のクロック入力端子に接続され、前記第１２のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の一方が現れるべき第３の共通端子に接続され、前記第１３のＮＭＯＳトランジスタのソースが、前記入力データをなす相補信号の他方が現れるべき第４の共通端子に接続され、前記第１２のＮＭＯＳトランジスタのドレインが第１の共通端子に接続され、前記第１３のＮＭＯＳトランジスタのドレインが第２の共通端子に接続されて構成されたことを特徴とする。
【００３４】
請求項１２記載の発明は、請求項２記載の入力回路において、前記ラッチ促進手段が、第１４のＮＭＯＳトランジスタのソースと第１５のＮＭＯＳトランジスタのソースが第２の電源に接続され、前記第１４のＮＭＯＳトランジスタのゲートと前記第１５のＮＭＯＳトランジスタのゲートが第２のクロック入力端子に接続され、前記第１４のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の一方が現れるべき第３の共通端子に接続され、前記第１５のＮＭＯＳトランジスタのドレインが、前記入力データをなす相補信号の他方が現れるべき第４の共通端子に接続されて構成されたことを特徴とする。
【００３５】
請求項１３記載の発明は、請求項３記載の入力回路において、前記データラッチ手段が、第１のＰＭＯＳトランジスタのソースと第２のＰＭＯＳトランジスタのソースが第１の電源に接続され、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートと第１９のＮＭＯＳトランジスタのゲートと第１のクロック同期貫通電流遮断手段の電流経路の入力端が第２の出力端子に接続され、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＰＭＯＳトランジスタドレインと第１８のＮＭＯＳトランジスタのゲートと第２のクロック同期貫通電流遮断手段の電流経路の入力端が第１の出力端子に接続され、前記第１８のＮＭＯＳトランジスタのドレインが前記第１のクロック同期貫通電流遮断手段の電流経路の出力端に接続され、前記第１９のＮＭＯＳトランジスタのドレインが前記第２のクロック同期貫通電流遮断手段の電流経路の出力端に接続され、前記第１８のＮＭＯＳトランジスタのソースが、入力データをなす相補信号の一方が現れる第３の共通端子に接続され、前記第１９のＮＭＯＳトランジスタのソースが、入力データをなす相補信号の他方が現れる第４の共通端子に接続され、前記第１のクロック同期貫通電流遮断手段の制御端子が前記第１のクロック入力端子に接続されて構成されたことを特徴とする。
【００３６】
請求項１４記載の発明は、請求項１３記載の入力回路において、前記第１のクロック同期貫通電流遮断手段が、第１６のＮＭＯＳトランジスタのドレインが第１の入力端に接続され、前記第１６のＮＭＯＳトランジスタのゲートが第３の入力端に接続され、前記第１６のＮＭＯＳトランジスタソースが第１の出力端に接続されて構成され、前記第２のクロック同期貫通電流遮断手段が、第１７のＮＭＯＳトランジスタドレインが第２の入力端に接続され、前記第１７のＮＭＯＳトランジスタのゲートが第４の入力端に接続され、前記第１７のＮＭＯＳトランジスタのソースが第２の出力端に接続されて構成されることを特徴とする。
【００３７】
【発明の実施の形態】
（第１の実施の形態）
本発明の第１の実施の形態を図１の回路図を用いて説明する。
図１において、１２，１３，１４，１５はＰＭＯＳトランジスタであり、前述の図５（ａ）に示すＰＭＯＳトランジスタ１，２，３，４に相当する。また、図１において、１６，１７，１８，１９，２０，２３，２４は前述の図５（ａ）に示すＮＭＯＳトランジスタ５，６，７，８，９，１０，１１に相当する。図１において、１２，２２は、貫通電流遮断手段として機能するＮＭＯＳトランジスタであり、前述の図５（ａ）に示す構成には存在しない要素である。
【００３８】
ここで、ＮＭＯＳトランジスタ２１は、ＮＭＯＳトランジスタ２３と直列接続される。すなわち、ＮＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ１６のソースとＮＭＯＳトランジスタ１８のドレインに接続され、またＮＭＯＳトランジスタ２１のソースはＮＭＯＳトランジスタ２３のドレインに接続される。一方、ＭＯＳトランジスタ２２は、ＮＭＯＳトランジスタ２４と直列接続される。すなわち、ＮＭＯＳトランジスタ２２のドレインは、ＮＭＯＳトランジスタ１７のソースとＮＭＯＳトランジスタ１９のドレインに接続され、またＮＭＯＳトランジスタ２２のソースはＮＭＯＳトランジスタ２４のドレインに接続される。その他の構成は、前述の図５（ａ）に示す構成と同様である。
【００３９】
また、ＮＭＯＳトランジスタ１８，１９は、入力データを入力するデータ入力手段を構成し、ＰＭＯＳトランジスタ１２，１３およびＮＭＯＳトランジスタ１６，１７は、入力データをラッチするデータラッチ手段を構成する。また、ＰＭＯＳトランジスタ１４，１５は、データラッチ手段をリセットするリセット手段を構成し、ＮＭＯＳトランジスタ２０は、入力データをデータ入力手段に同期的に入力させるクロック同期手段を構成する。さらに、ＮＭＯＳトランジスタ２１〜２４は、リセット手段に対して相補的に機能して貫通電流を遮断すると共に、データラッチ手段のラッチ動作を促進させるラッチ促進手段を構成する。さらにまた、ＮＭＯＳトランジスタ２１〜２４のうち、ＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２は、後述する貫通電流遮断手段を構成する。
【００４０】
次に、各手段の構成を具体的に説明する。
データラッチ手段は、以下のように構成される。
即ち、ＰＭＯＳトランジスタ１２（第１のＰＭＯＳトランジスタ）のソースとＰＭＯＳトランジスタ１３（第２のＰＭＯＳトランジスタ）のソースは電源端子ＶＤＤ（第１の電源）に接続される。ＰＭＯＳトランジスタ１２のドレインとＮＭＯＳトランジスタ１６（第１のＮＭＯＳトランジスタ）のドレインとＰＭＯＳトランジスタ１３のゲートとＮＭＯＳトランジスタ１７（第２のＮＭＯＳトランジスタ）のゲートは反転出力端子ＺＢ（第２の出力端子）に接続される。ＰＭＯＳトランジスタ１３のドレインとＮＭＯＳトランジスタ１７のドレインとＰＭＯＳトランジスタ１２のゲートとＮＭＯＳトランジスタ１６のゲートは非反転出力端子Ｚ（第１の出力端子）に接続され、ＮＭＯＳトランジスタ１６のソースは、入力データをなす相補信号の一方が現れる共通端子（第１の共通端子）に接続される。ＮＭＯＳトランジスタ１７のソースは、前記入力データをなす相補信号の他方が現れる共通端子（第２の共通端子）に接続される。
【００４１】
リセット手段は、以下のように構成される。
即ち、ＰＭＯＳトランジスタ１４（第３のＰＭＯＳトランジスタ）のソースとＰＭＯＳトランジスタ１５（第４のＰＭＯＳトランジスタ）のソースは電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタ１４のドレインは非反転出力端子に接続され、ＰＭＯＳトランジスタ１５のドレインは反転出力端子に接続される。ＰＭＯＳトランジスタ１４のゲートとＰＭＯＳトランジスタ１５のゲートはクロック信号ＣＫ１が供給されるクロック入力端子（第１のクロック入力端子）に接続される。
【００４２】
データ入力手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ１８のゲートはデータ入力端子Ｄ（第１のデータ入力端子）に接続され、ＮＭＯＳトランジスタ１９のゲートはデータ入力端子ＤＢ（第２のデータ入力端子）に接続される。ＮＭＯＳトランジスタ１８のドレインは前記第１の共通端子に接続され、ＮＭＯＳトランジスタ１９のドレインは前記第２の共通端子に接続される。ＮＭＯＳトランジスタ１８のソースとＮＭＯＳトランジスタ１９のソースは、接地電位（第２の電源）が供給される第３の共通端子に接続される。
【００４３】
クロック同期手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ２０（第５のＮＭＯＳトランジスタ）のゲートは前記クロック信号ＣＫ１が供給されるクロック入力端子に接続され、またＮＭＯＳトランジスタ２０のドレインは前記第３の共通端子に接続され、さらにＮＭＯＳトランジスタ２０のソースは接地端子ＧＮＤ（第２の電源）に接続される。
【００４４】
ラッチ促進手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ２３（第６のＮＭＯＳトランジスタ）のゲートとＮＭＯＳトランジスタ２４（第７のＮＭＯＳトランジスタ）のゲートは前記第２のクロック入力端子に接続され、ＮＭＯＳトランジスタ２１（第６のＮＭＯＳトランジスタ）のソースとＮＭＯＳトランジスタ２２（第７のＮＭＯＳトランジスタ）のソースは接地端子ＧＮＤ（第２の電源）に接続される。ＮＭＯＳトランジスタ２３のドレインは、第１の貫通電流遮断手段をなすＮＭＯＳトランジスタ２１の電流経路の出力端に接続され、ＮＭＯＳトランジスタ２４のドレインは第２の貫通電流遮断手段をなすＮＭＯＳトランジスタ２２の電流経路の出力端に接続される。第１の貫通電流遮断手段の電流経路の入力端は、前記第１の共通端子（ＮＭＯＳトランジスタ１６のドレイン）に接続され、第２の貫通電流遮断遮断手段の電流経路の入力端は、前記第２の共通端子（ＮＭＯＳトランジスタ１７のドレイン）に接続され、これら第１および第２の貫通電流遮断手段の制御端子８ゲート）は、前記第１のクロック入力端子に接続される。
【００４５】
上述の第１および第２の貫通電流遮断手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ２１（第８のＮＭＯＳトランジスタ）のゲートとＮＭＯＳトランジスタ２２（第９のＮＭＯＳトランジスタ）のゲートは前記第１のクロック入力端子に接続される。ＮＭＯＳトランジスタ２１のドレインは前記第１の共通端子に接続され、ＮＭＯＳトランジスタ２２のドレインは前記第２の共通端子に接続される。ＮＭＯＳトランジスタ２１のソースはＮＭＯＳトランジスタ２３のドレインに接続され、ＮＭＯＳトランジスタ２４のソースはＮＭＯＳトランジスタ２２のドレインに接続される。
【００４６】
この図１に示す第１の実施の形態は、貫通電流遮断手段として、ＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２を備えることによって、図５に示す従来回路で問題になっていた貫通電流を遮断する機能（以下、貫通電流遮断機能と称す）を有している。以下では、上述の図５（ｂ）に示すタイミングチャートを援用して、その貫通電流遮断機能について説明する。
図１（ｂ）において、ｔ＝１の時点での状態からｔ＝２の時点での状態に遷移した場合を例にとる。すなわち、クロック信号ＣＫ１がｔ＝１の時点においてハイレベルであり、かつデータ信号Ｄ０がハイレベルでデータ信号Ｄ０Ｂがローレベルであると仮定する。この時、ＮＭＯＳトランジスタ１８と、ＮＭＯＳトランジスタ１７と、ＮＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ２１〜２４は導通状態を示し、かつＰＭＯＳトランジスタ１４，１５と、ＰＭＯＳトランジスタ１３と、ＮＭＯＳトランジスタ１９は解放状態を示す。
【００４７】
これによって、非反転出力端子Ｚの信号は接地端子ＧＮＤと同等のローレベルを出力し、また反転出力端子ＺＢの信号は電源端子ＶＤＤと同等のハイレベルを出力する。このとき、ＮＭＯＳトランジスタ１７のソース端子とドレイン端子、およびＮＭＯＳトランジスタ１９のドレイン端子は、ＮＭＯＳトランジスタ１７の導通状態によって接地端子電位ＧＮＤの電位に等しいローレベルとなっている。また、クロック信号ＣＫ２がローレベルからハイレベルに遷移し、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４が導通状態を示すことによって、前記ＭＯＳトランジスタの解放から導通状態の遷移をより高速化する。
【００４８】
次に、この状態から、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移し、かつある特定の時間だけ遅れて、クロック信号ＣＫ２がｔ＝２’の時点においてハイレベルからローレベルに遷移するまでの間、再びＰＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１５は導通状態に遷移するが、同時にＮＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２が解放状態に遷移することで、ＰＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１７と、ＮＭＯＳトランジスタ２２と、ＮＭＯＳトランジスタ２４を介して電源端子ＶＤＤから接地端子ＧＮＤへ向けて流れる電流ルートを遮断する。これによって電源端子ＶＤＤから接地端子ＧＮＤへの貫通電流が完全に遮断され、従って消費電力の増加を防止することができる。
【００４９】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図２に示す回路図を用いて説明する。
なお、図２において、上述の図１に示す第１の実施の形態と共通する構成要素については、カッコ内にその符号を記す。
図２において、２５，２６，２７，２８はＰＭＯＳトランジスタであり、前述の図５（ａ）に示すＰＭＯＳトランジスタ１，２，３，４に相当する。また、図２において、２９，３０，３３，３４，３５，３６は前述の図５（ａ）に示すＮＭＯＳトランジスタ５，６，７，８，１０，１１に相当する。また、図２において、３１，３２は、貫通電流遮断手段およびクロック同期手段として機能するＮＭＯＳトランジスタであり、前述の図５（ａ）に示す構成には存在しない要素である。
【００５０】
ここで、ＮＭＯＳトランジスタ３１のドレインは、ＮＭＯＳトランジスタ２９のソースに接続され、そのソースはＮＭＯＳトランジスタ３３，３５のドレインに接続される。一方、ＮＭＯＳトランジスタ３２のドレインは、ＮＭＯＳトランジスタ３０のソースに接続され、そのソースはＮＭＯＳトランジスタ３４，３６のドレインに接続される。また、これらＮＭＯＳトランジスタ３１，３２は、図５（ａ）に示すＮＭＯＳトランジスタ９として機能するものであって、本第２の実施の形態２では、ＮＭＯＳトランジスタ３３，３４のソースは接地端子ＧＮＤに直接的に接続される。
【００５１】
また、ＮＭＯＳトランジスタ３３，３４は、入力データを入力するデータ入力手段を構成し、ＰＭＯＳトランジスタ２５，２６およびＮＭＯＳトランジスタ２９，３０は、入力データをラッチするデータラッチ手段を構成する。また、ＰＭＯＳトランジスタ２７，２８は、データラッチ手段をリセットするリセット手段を構成し、ＮＭＯＳトランジスタ３１，３２は、リセット手段に対して相補的に機能して貫通電流を遮断すると共に、入力データをデータ入力手段に同期的に入力させるクロック同期手段を構成する。このＮＭＯＳトランジスタ３１，３２は、後述する貫通電流遮断手段を兼ねている。さらに、ＮＭＯＳトランジスタ３５，３６は、データラッチ手段のラッチ動作を促進させるラッチ促進手段を構成する。
【００５２】
次に、各手段の構成を具体的に説明する。
データ入力手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ３３（第１０のＮＭＯＳトランジスタ）のソースとＮＭＯＳトランジスタ３４（第１１のＮＭＯＳトランジスタ）のソースは接地端子ＧＮＤ（第２の電源）に接続され、ＮＭＯＳトランジスタ３３のゲートがデータ入力端子Ｄ（第１のデータ入力端子）に接続され、ＮＭＯＳトランジスタ３４のゲートがデータ入力端子ＤＢ（第２のデータ入力端子）に接続される。ＮＭＯＳトランジスタ３３のドレインは、入力データをなす相補信号の一方が現れるべき第３の共通端子（符号なし）に接続され、ＮＭＯＳトランジスタ３４のドレインは、前記入力データをなす相補信号の他方が現れるべき第４の共通端子（符号なし）に接続される。
【００５３】
クロック同期手段は、以下のように構成される。
ＮＭＯＳトランジスタ３１（第１２のＮＭＯＳトランジスタ）のゲートとＮＭＯＳトランジスタ３２（第１３のＮＭＯＳトランジスタ）のゲートが前記第１のクロック入力端子に接続される。ＮＭＯＳトランジスタ３１のソースは、入力データをなす相補信号の一方が現れるべき第３の共通端子（符号なし）に接続され、ＮＭＯＳトランジスタ３２のソースは、入力データをなす相補信号の他方が現れるべき第４の共通端子（符号なし）に接続される。ＮＭＯＳトランジスタ３１のドレインは第１の共通端子（ＮＭＯＳトランジスタ２９のソース）に接続され、前記第１３のＮＭＯＳトランジスタのドレインが第２の共通端子（ＮＭＯＳトランジスタ３０のソース）に接続される。
【００５４】
ラッチ促進手段は、以下のように構成される。
即ち、ＮＭＯＳトランジスタ３５（第１４のＮＭＯＳトランジスタ）のソースとＮＭＯＳトランジスタ３６（第１５のＮＭＯＳトランジスタ）のソースは接地端子ＧＮＤ（第２の電源）に接続され、ＮＭＯＳトランジスタ３５のゲートとＮＭＯＳトランジスタ３６のゲートが第２のクロック入力端子に接続される。ＮＭＯＳトランジスタ３５のドレインは、入力データをなす相補信号の一方が現れるべき第３の共通端子（ＮＭＯＳトランジスタ３３のドレイン）に接続され、ＮＭＯＳトランジスタ３６のドレインは、入力データをなす相補信号の他方が現れるべき第４の共通端子（ＮＭＯＳトランジスタ３４のドレイン）に接続される。
【００５５】
この図２に示す第２の実施形態は、貫通電流遮断手段とクロック同期手段を兼ね備えたＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２を備えることによって、図５に示す従来回路で問題になっていた貫通電流と充電電流の両方を遮断する機能（以下、貫通・充電電流遮断機能と称す）を有している。以下では、この貫通・充電電流遮断機能について説明する。
【００５６】
図２において、ｔ＝１の時点での状態からｔ＝２の時点での状態に遷移した場合を例にとる。すなわち、クロック信号ＣＫ１がｔ＝１の時点においてハイレベルであり、かつデータ信号Ｄ０がハイレベルでデータ信号Ｄ０Ｂがローレベルであると仮定する。この時、ＮＭＯＳトランジスタ３０〜３２と、ＰＭＯＳトランジスタ２５と、ＮＭＯＳトランジスタ３５，３６は導通状態を示し、かつＰＭＯＳトランジスタ２７，２８と、ＰＭＯＳトランジスタ２６は解放状態を示す。
【００５７】
ここで、データ信号のレベルに応じて、ＮＭＯＳトランジスタ３３は強い導通状態を示し、ＮＭＯＳトランジスタ３４は弱い導通状態を示す。これによって、非反転出力端子Ｚは接地端子ＧＮＤと同等のローレベルを出力し、また反転出力端子ＺＢは電源端子ＶＤＤと同等のハイレベルを出力する。このとき、ＮＭＯＳトランジスタ３０のソース端子およびドレイン端子と、ＮＭＯＳトランジスタ３２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタ３３のドレイン端子、ＮＭＯＳトランジスタ３４のドレイン端子は、接地端子電位ＧＮＤの電位に等しいローレベルとなっている。また、クロック信号ＣＫ２がローレベルからハイレベルに遷移し、ＮＭＯＳトランジスタ３５，３６が導通状態を示すことによって、前記ＭＯＳトランジスタの解放から導通状態の遷移をより高速化する。
【００５８】
次に、この状態から、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移し、かつある特定の時間だけ遅れて、クロック信号ＣＫ２がｔ＝２’の時点においてハイレベルからローレベルに遷移するまでの間、再びＰＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８は導通状態に遷移する。このとき、同時にＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２が解放状態に遷移することで、ＰＭＯＳトランジスタ２７と、ＮＭＯＳトランジスタ３０，３２，３６を介して電源端子ＶＤＤから接地端子ＧＮＤへ向けて流れる電流ルートを遮断する。これによって電源端子ＶＤＤから接地端子ＧＮＤへの貫通電流が完全に遮断され、すなわち消費電力の増加を防止することができる。
【００５９】
このとき、同時にＮＭＯＳトランジスタ３２のソースと、ＮＭＯＳトランジスタ３４のドレインと、ＮＭＯＳトランジスタ３６のドレインとの接続点が、ＮＭＯＳトランジスタ３２のドレインとＮＭＯＳトランジスタ３０のソースとの接続点から遮断される。このため、ＮＭＯＳトランジスタ３２のソースとＮＭＯＳトランジスタ３４，３６のドレインとの接続点の電位を、接地端子電位ＧＮＤの電位から電源端子ＶＤＤに近い値にまで遷移させようとするための充電電流は不要となり、従ってスイッチング電流を削減することができる。
【００６０】
（第３の実施の形態）
次に、本発明の第３の実施の形態を図３に示す回路図を用いて説明する。
なお、図３において、上述の図１に示す第１の実施の形態と共通する構成要素については、カッコ内にその符号を記す。
図３において、３７，３８，３９，４０はＰＭＯＳトランジスタであり、前述の図５（ａ）に示すＰＭＯＳトランジスタ１，２，３，４に相当する。また、図３において、４３，４４，４５，４６，４７，４８は前述の図５（ａ）に示すＮＭＯＳトランジスタ５，６，７，８，１０，１１に相当する。また、図２において、４１，４２は、貫通電流遮断手段およびクロック同期手段として機能するＮＭＯＳトランジスタであり、前述の図５（ａ）に示す構成には存在しない要素であって、上述の図２に示すＮＭＯＳトランジスタ３１，３２に相当するものである。また、本第３の実施の形態は、ＮＭＯＳトランジスタ４１，４２とＮＭＯＳトランジスタ４３，４４との配置関係が、図２に示すＮＭＯＳトランジスタ２９，３０とＮＭＯＳトランジスタ３１，３２との配置関係に対して逆になっている点で、上述の第２の実施の形態の構成と異なる。その他の構成は第２の実施の形態と同様である。
【００６１】
ここで、ＮＭＯＳトランジスタ４１のドレインは、ＰＭＯＳトランジスタ３７のドレインに接続され、このＮＭＯＳトランジスタ４１のゲートにはクロック信号ＣＫ１が供給される。ＮＭＯＳトランジスタ４３のドレインは上記ＮＭＯＳトランジスタ４１のソースに接続され、ゲートは非反転出力端子Ｄに接続される。また、このＮＭＯＳトランジスタ４３のソースは、ＮＭＯＳトランジスタ４５，４７のドレインに接続される。一方、ＮＭＯＳトランジスタ４２のドレインは、ＰＭＯＳトランジスタ３８のドレインに接続され、このＮＭＯＳトランジスタ４２のゲートにはクロック信号ＣＫ１が供給される。ＮＭＯＳトランジスタ４４のドレインは上記ＮＭＯＳトランジスタ４２のソースに接続され、ゲートは非反転出力端子Ｄに接続される。また、このＮＭＯＳトランジスタ４４のソースは、ＮＭＯＳトランジスタ４６，４８のドレインに接続される。
【００６２】
なお、ＮＭＯＳトランジスタ４５，４６は、入力データを入力するデータ入力手段を構成し、ＰＭＯＳトランジスタ３７，３８およびＮＭＯＳトランジスタ４１〜４４は、リセットされた状態での貫通電流を遮断する機能と入力データを同期的にラッチする機能を兼ね備えたデータラッチ手段を構成する。また、ＰＭＯＳトランジスタ３９，４０は、データラッチ手段をリセットするリセット手段を構成し、ＮＭＯＳトランジスタ４７，４８は、データラッチ手段のラッチ動作を促進させるラッチ促進手段を構成する。
【００６３】
この図３に示す第３の実施の形態は、ＰＭＯＳトランジスタ３７，３８とＮＭＯＳトランジスタ４３，４４から構成されるデータラッチ手段の内部に、貫通電流遮断手段とクロック同期手段を兼ねたＮＭＯＳトランジスタ４１，４２を備えることによって、図５に示す従来回路で問題になっていた貫通電流と充電電流の両方を遮断する機能を有する。ただし、本第３の実施の形態では、充電電流遮断機能は図２に示す第２の実施の形態より優れている。以下では、図５（ｂ）に示すタイミングチャートを援用して、その機能を説明する。
【００６４】
図３において、ｔ＝１の時点での状態からｔ＝２の時点での状態に遷移した場合を例にとる。すなわち、クロック信号ＣＫ１がｔ＝１の時点においてハイレベルであり、かつデータ信号Ｄ０がハイレベルでデータ信号Ｄ０Ｂがローレベルであると仮定する。この時、ＮＭＯＳトランジスタ４４と、ＮＭＯＳトランジスタ４１，４２と、ＰＭＯＳトランジスタ３７と、ＮＭＯＳトランジスタ４７，４８は導通状態を示し、かつＰＭＯＳトランジスタ３９，４０とＰＭＯＳトランジスタ３８は解放状態を示す。ここで、データ信号のレベルに応じて、ＮＭＯＳトランジスタ４５は強い導通状態を示し、ＮＭＯＳトランジスタ４６は弱い導通状態を示す。これによって、非反転出力端子Ｚは接地端子ＧＮＤと同等のローレベルを出力し、また反転出力端子ＺＢは電源端子ＶＤＤと同等のハイレベルを出力する。このとき、ＮＭＯＳトランジスタ４２のソース端子およびドレイン端子と、ＮＭＯＳトランジスタ４４のソース端子およびドレイン端子と、ＮＭＯＳトランジスタ４６のドレイン端子と、ＮＭＯＳトランジスタ４８のドレイン端子は接地端子電位ＧＮＤの電位に等しいローレベルとなっている。また、クロック信号ＣＫ２がローレベルからハイレベルに遷移し、ＮＭＯＳトランジスタ４７，４８が導通状態を示すことによって、前記ＭＯＳトランジスタの解放から導通状態の遷移をより高速化する。
【００６５】
次に、この状態から、クロック信号ＣＫ１がｔ＝２の時点においてハイレベルからローレベルに遷移し、かつある特定の時間だけ遅れて、クロック信号ＣＫ２がｔ＝２’の時点においてハイレベルからローレベルに遷移するまでの間、再びＰＭＯＳトランジスタ３９，４０は導通状態に遷移する。しかしこのとき、同時にＮＭＯＳトランジスタ４１，４２が解放状態に遷移し、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４２，４４，４８を介して電源端子ＶＤＤから接地端子ＧＮＤへ向けて流れる電流ルートを遮断する。これによって電源端子ＶＤＤから接地端子ＧＮＤへの貫通電流が完全に遮断され、従って消費電力の増加を防止することができる。
【００６６】
このとき、同時にＮＭＯＳトランジスタ４２の電流経路が遮断されるため、ＮＭＯＳトランジスタ４２のソースとＮＭＯＳトランジスタ４４のドレインとの接続点の電位、およびＮＭＯＳトランジスタ４４のソースとＮＭＯＳトランジスタ４６のドレインとＮＭＯＳトランジスタ４８のドレインとの接続点の電位を、接地端子電位ＧＮＤの電位から電源端子ＶＤＤに近い値にまで遷移させようとするための充電電流は不要となり、従ってスイッチング電流を削減することができる。この電流の削減量を図２に示す第２の実施例と比較すると、図２におけるＮＭＯＳトランジスタ３２のドレイン端子およびソース端子に付加される拡散層容量と金属の配線容量とを充電するために必要とされる電流量に相当する。
【００６７】
以下に、図５に示す従来の入力回路の消費電力と、本発明に係る第１ないし第３の実施の形態における入力回路の消費電力の一例を示す。
従来の入力回路  （図５）：２．２０ｍＷ
本発明の入力回路（図１）：０．９２ｍＷ
本発明の入力回路（図２）：０．７６ｍＷ
本発明の入力回路（図３）：０．６０ｍＷ
但し、電源端子電圧（ＶＤＤ）＝２．０Ｖ、接地端子電圧（ＧＮＤ）＝０．０Ｖ、データ信号のビットレート＝１Ｇｂｐｓ、クロック信号の周波数＝１ＧＨｚである。以上のことより、本発明の入力回路は大幅な消費電力の低減効果があることが理解できる。
【００６８】
以上、この発明の実施の形態および実施例を説明したが、この発明は、これらの実施の形態および実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、特にクロック入力がハイレベルからローレベルに遷移する際に発生する貫通電流と充電電流の両方を削減でき、従って高速動作を実現しながら大幅な低消費電力化を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る入力回路の構成を示す回路図である。
【図２】  本発明の第２の実施の形態に係る入力回路の構成を示す回路図である。
【図３】  本発明の第３の実施の形態に係る入力回路の構成を示す回路図である。
【図４】  第１の従来技術に係る入力回路の構成を示す回路図である。
【図５】  第２の従来技術に係る入力回路の構成を示す回路図である。
【符号の説明】
１〜４，１２〜１５，２５〜２８，３７〜４０：ＰＭＯＳトランジスタ
５〜１１，１６〜２４，２９〜３６，４１〜４８：ＮＭＯＳトランジスタ
４９：従来の入力回路
５０：フリップフロップ回路
【図１】
0004606628.tif 000002
【図２】
0004606628.tif 000003
【図３】
0004606628.tif 000004
【図４】
0004606628.tif 000005
0004606628.tif 000006
【図５】
0004606628.tif 000007
0004606628.tif 000008