(57)【特許請求の範囲】
【請求項１】
第１マスクを利用して、基板上にゲートライン、ゲート電極及び共通電極を形成する段階と、
アクティブ層及び導電層を形成する段階と、
第２マスクを利用して、アクティブパターン、ソース電極、ドレイン電極及びデータラインを形成する段階と、
第３マスクを利用して画素電極を形成する段階であって、
保護層を形成する段階と、
前記保護層上に第１感光膜を形成する段階と、
前記ドレイン電極、前記共通電極に隣接した画素領域、及び前記データラインと前記アクティブパターンの一部分を露出させる複数の開口部が形成されるように、前記保護層及び前記第１感光膜をパターニングする段階と、
前記第１感光膜を覆って前記複数の開口部を埋めるように導電膜を形成する段階と、
前記導電膜上に第２感光膜を形成する段階と、
前記導電膜の一部が露出するように、アッシングにより前記第２感光膜の一部を除去する段階と、
前記第１感光膜上部の前記導電膜を除去した後、前記第１感光膜及び第２感光膜を除去して、前記複数の開口部周辺で前記保護層の側壁に沿って前記導電膜を残して画素電極を形成する段階とを備える段階と、
を含むことを特徴とするＩＰＳ方式の液晶表示装置の製造方法。
【請求項２】
前記ゲート電極と前記画素領域を覆うように、前記第１基板上にゲート絶縁膜を形成する段階をさらに含み、
前記共通電極に隣接した画素領域を露出する開口部が前記ゲート絶縁膜を露出させ、前記露出したゲート絶縁膜と接触するように、前記共通電極に隣接した画素領域を露出する開口部内に前記導電膜が埋められることを特徴とする請求項１に記載のＩＰＳ方式の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明及び参考発明は液晶表示装置及びその製造方法に関し、より詳細には、アクティブ層と共通電極間の干渉効果を減らして信号歪みが発生しないようにした液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
表示装置、特に、液晶表示装置（ＬＣＤ）などのフラットパネルディスプレイ（ＦＰＤ）においては、それぞれの画素に薄膜トランジスタなどの能動素子が備えられて表示素子を駆動する。
通常、このような表示装置の駆動方式をアクティブマトリクス駆動方式という。このようなアクティブマトリクス駆動方式においては、マトリクス状に配列されたそれぞれの画素に前記能動素子が配置されて該当画素を駆動する。
【０００３】
図４はアクティブマトリクス駆動方式の液晶表示素子を示す図である。図４は能動素子として薄膜トランジスタ（ＴＦＴ）を使用する薄膜トランジスタ液晶表示素子を示す。
図４に示すように、Ｎ×Ｍ個の画素が縦横に配列される薄膜トランジスタ液晶表示素子の各画素は、外部の駆動回路から走査信号が印加されるゲートライン１３と画像信号が印加されるデータライン１９ｃとの交差領域に形成された薄膜トランジスタ（図示せず）を含む。
【０００４】
前記薄膜トランジスタは、ゲートライン１３に接続されたゲート電極１３ａと、ゲート電極１３ａ上に形成されてゲート電極１３ａに走査信号が印加されることによってアクティブになる半導体層１７と、半導体層１７上に形成されたソース電極１９ａ及びドレイン電極１９ｂとから構成される。
【０００５】
前記画素の表示領域には、ソース電極１９ａ及びドレイン電極１９ｂに接続されて半導体層１７がアクティブになることによってソース電極１９ａ及びドレイン電極１９ｂを介して画像信号が印加されて液晶（図示せず）を動作させる画素電極２９が形成されている。
【０００６】
このような液晶表示素子は、主に、マスクを利用したフォトリソグラフィ工程などの複雑な工程により製造されるが、以下、４マスク工程による液晶表示素子の製造方法について図５Ａ〜図５Ｉを参照して説明する。
図５Ａ〜図５Ｉは、従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【０００７】
図５Ａに示すように、第１基板１１上に金属膜を積層し、その上に第１感光膜（図示せず）を塗布した後、第１マスク（図示せず）を利用したフォトリソグラフィ技術による露光及び現像工程を経て前記第１感光膜を除去することにより、第１感光膜パターン（図示せず）を形成する。その後、前記第１感光膜パターンをマスクにして前記金属膜を選択的に除去することにより、第１基板１１上にゲートライン（図示せず）及び前記ゲートラインから延びたゲート電極１３ａと共通電極１３ｂを形成する。
【０００８】
次に、図５Ｂに示すように、ゲート電極１３ａが形成された第１基板１１全体にわたって、ゲート絶縁層１５、半導体層１７、オーミックコンタクト層（図示せず）、及び導電層１９を順次形成する。
【０００９】
次に、導電層１９上に第２感光膜２１を塗布した後、回折マスクである第２マスク２３を利用したフォトリソグラフィ技術による回折露光及び現像工程を経て第２感光膜２１を選択的に除去することにより、第２感光膜パターン２１ａ、２１ｂを形成する。ここで、回折マスクである第２マスク２３は、光遮断部２３ａと半透過部２３ｂと透過部２３ｃとから構成される。また、光遮断部２３ａはソース／ドレイン領域に対応する第２感光膜２１上に位置し、半透過部２３ｂはチャネル領域に対応する第２感光膜２１上に位置し、透過部２３ｃはこれら領域を除いた第２感光膜２１上に位置する。
【００１０】
従って、第２マスク２３の半透過部２３ｂを介して紫外線を照射して現像工程を行ってパターニングされた第２感光膜パターン２１ａ部分は、半導体層１７のチャネル領域の上端に位置する第２感光膜パターン２１ｂ部分に比べて感光膜の厚さが薄い。これは、半透過部２３ｂを介しては紫外線の一部が第２感光膜２１に照射されるが、光遮断部２３ａを介しては紫外線が照射されないため、光遮断部２３ａ下部の第２感光膜パターン２１ｂ部分はそのまま残り、半透過部２３ｂ下部の第２感光膜パターン２１ａ部分は一部だけ現像されて残る。また、第２感光膜２１のうち透過部２３ｃを介して紫外線が照射された部分は全部除去される。
【００１１】
次に、図５Ｃに示すように、第２感光膜パターン２１ａ、２１ｂをエッチングマスクにして、導電層１９、オーミックコンタクト層（図示せず）、及び半導体層１７を順次エッチングすることにより、アクティブパターン１７ａ、１７ｂを形成する。
【００１２】
次に、図５Ｃ及び図５Ｄに示すように、第２感光膜パターン２１ａ、２１ｂにアッシング工程を施して、前記チャネル領域上に位置する導電層１９部分を露出させる。ここで、前記アッシング工程は、有機物である感光膜を酸化して除去する工程であって、前記アッシング工程により第２感光膜パターン２１ａ、２１ｂが除去されるが、このうち、相対的に薄い領域、すなわち、前記チャネル領域の第２感光膜パターン２１ａは完全に除去されてその下の導電層１９部分が露出し、残りの第２感光膜パターン２１ｂは所定の厚さだけ除去される。
【００１３】
次に、図５Ｅに示すように、前記アッシング処理された第２感光膜パターン２１ｂをエッチングマスクにして、前記チャネル領域の導電層１９及びオーミックコンタクト層（図示せず）を除去することにより、ソース電極１９ａ及びドレイン電極１９ｂを形成する。このとき、前記アッシング処理された第２感光膜パターン２１ｂにより、アクティブパターン１７ａの縁部に形成されたオーミックコンタクト層（図示せず）及び導電層１９も除去されて、アクティブパターン１７ａの縁部領域が露出するため、結果的に、アクティブパターン１７ａがソース電極１９ａ及びドレイン電極１９ｂより突出する。また、アクティブパターン１７ｂと共通電極１３ｂとは距離「Ｄ１」だけ離隔している。
【００１４】
次に、図５Ｆに示すように、前記アッシング処理された第２感光膜パターン２１ｂを除去した後、ソース電極１９ａ及びドレイン電極１９ｂを含む第１基板１１上に保護層２３を形成し、その上に感光膜２５を塗布する。
【００１５】
次に、図５Ｇに示すように、第３感光膜２５をフォトリソグラフィ技術による露光及び現像工程を経て選択的に除去することにより、ドレイン電極１９ｂの一部を露出させる第３感光膜パターン２５ａを形成する。
その後、第３感光膜パターン２５ａをマスクにして保護層２３を選択的にエッチングすることにより、ドレイン電極１９ｂを露出させるコンタクトホール２７を形成する。
【００１６】
次に、図５Ｈに示すように、第３感光膜パターン２５ａを除去した後、コンタクトホール２７を含む保護層２３上に、ドレイン電極１９ｂに接続する透明電極物質を蒸着する。
次に、前記透明電極物質上に第４感光膜（図示せず）を塗布した後、第４マスクを利用した露光及び現像工程を経て前記第４感光膜を選択的に除去することにより、第４感光膜パターン（図示せず）を形成する。
その後、前記第４感光膜パターンをマスクにして前記透明電極物質を選択的に除去して画素電極２９を形成した後、前記第４感光膜パターンを除去する。
【００１７】
また、図５Ｉに示すように、第２基板４１上にブラックマトリクス４３とカラーフィルタ層４５を順次蒸着した後、カラーフィルタ層４５上にオーバーコート層４７を形成する。
次に、第２基板４１と第１基板１１とを貼り合わせた後、これら第２基板４１と第１基板１１との間に液晶層５１を形成して液晶表示素子の製造を完成する。
【００１８】
このような工程順に製造される薄膜トランジスタは、ゲート電極形成時の第１マスク工程、アクティブパターン及びソース／ドレイン電極形成時の第２マスク工程、ドレイン電極を露出させるコンタクトホール形成時の第３マスク工程、及び画素電極形成時の第４マスク工程を含む合計４つのマスク工程により製造される。
【特許文献１】特開２００５−０７０７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、ソース／ドレイン電極とアクティブ層を同時にパターニングするために回折露光を適用した場合、図５Ｅに示すように、アクティブパターンがソース／ドレイン電極の線幅より広く形成され、このように突出した部分は信号歪みをもたらすことがある。
【００２０】
本発明及び参考発明は、このような従来技術の問題を解決するためになされたもので、アクティブ層と共通電極間の干渉効果を減らして信号歪みが発生しないようにした液晶表示装置及びその製造方法を提供することを目的とする。
本発明及び参考発明の他の目的は、マスク工程数を減らすことのできる液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
上記の目的を達成するために、本発明によるＩＰＳ方式の液晶表示装置の製造方法は、第１マスクを利用して、基板上にゲートライン、ゲート電極及び共通電極を形成する段階と、アクティブ層及び導電層を形成する段階と、第２マスクを利用して、アクティブパターン、ソース電極、ドレイン電極及びデータラインを形成する段階と、第３マスクを利用して画素電極を形成する段階であって、保護層を形成する段階と、前記保護層上に第１感光膜を形成する段階と、前記ドレイン電極、前記共通電極に隣接した画素領域、及び前記データラインと前記アクティブパターンの一部分を露出させる複数の開口部が形成されるように、前記保護層及び前記第１感光膜をパターニングする段階と、前記第１感光膜を覆って前記複数の開口部を埋めるように導電膜を形成する段階と、前記導電膜上に第２感光膜を形成する段階と、前記導電膜の一部が露出するように、アッシングにより前記第２感光膜の一部を除去する段階と、前記第１感光膜上部の前記導電膜を除去した後、前記第１感光膜及び第２感光膜を除去して、前記複数の開口部周辺で前記保護層の側壁に沿って前記導電膜を残して画素電極を形成する段階とを備える段階とを含む。
【００２２】
また、本発明によるＩＰＳ方式の液晶表示装置の製造方法は、前記ゲート電極と前記画素領域を覆うように、前記第１基板上にゲート絶縁膜を形成する段階をさらに含み、前記共通電極に隣接した画素領域を露出する開口部が前記ゲート絶縁膜を露出させ、前記露出したゲート絶縁膜と接触するように、前記共通電極に隣接した画素領域を露出する開口部内に前記導電膜が埋められることを特徴とする。
【発明の効果】
【００２３】
本発明及び参考発明による液晶表示装置及びその製造方法は、ゲートパターニング後、ゲート絶縁膜、アクティブ層、及び導電層を連続して蒸着して回折露光を行うことによりソース／ドレイン電極を形成し、保護層を蒸着した後にコンタクトホールパターンを形成するとき、ソース／ドレイン領域も部分的に開口させた状態で露出するアクティブ層を除去して、アクティブパターンと共通電極間の距離を従来より長くすることにより、信号歪みを防止できるという効果がある。
また、本発明は、フィンガー（finger）の形成時にコンタクトホール埋め込み工程を適用する場合、マスクを１つ削減できるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明及び参考発明による液晶表示装置及びその製造方法の好ましい実施形態について添付図面を参照して詳細に説明する。
【００２５】
図１は参考発明による液晶表示素子の単位画素構造を示す平面図である。
図１に示すように、参考発明によるＮ×Ｍ個の画素が縦横に配列される薄膜トランジスタ液晶表示素子の各画素は、外部の駆動回路から走査信号が印加されるゲートライン１０３と画像信号が印加されるデータライン１０９ｃとの交差領域に形成された薄膜トランジスタ（図示せず）を含む。
【００２６】
前記薄膜トランジスタは、ゲートライン１０３に接続されたゲート電極１０３ａと、ゲート電極１０３ａ上に形成されてゲート電極１０３ａに走査信号が印加されることによってアクティブになるアクティブ層（図示せず）と、前記アクティブ層上に形成されたソース電極１０９ａ及びドレイン電極１０９ｂとから構成される。
【００２７】
前記画素の表示領域には、ソース電極１０９ａ及びドレイン電極１０９ｂに接続されて前記アクティブ層がアクティブになることによってソース電極１０９ａ及びドレイン電極１０９ｂを介して画像信号が印加されて液晶（図示せず）を動作させる画素電極１２１ａが形成されている。
【００２８】
以下、このように構成された参考発明による液晶表示素子の製造方法について図２Ａ〜図２Ｋを参照して説明する。
図２Ａ〜図２Ｋは参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【００２９】
図２Ａに示すように、第１基板１０１上に金属膜を積層し、その上に第１感光膜（図示せず）を塗布した後、第１マスク（図示せず）を利用したフォトリソグラフィ技術による露光及び現像工程を経て前記第１感光膜の一部を除去することにより、第１感光膜パターン（図示せず）を形成する。その後、前記第１感光膜パターンをマスクにして前記金属膜の一部を除去することにより、第１基板１０１上にゲートライン（図１の１０３）及び前記ゲートラインから延びたゲート電極１０３ａと共通電極１０３ｂを形成する。
【００３０】
その後、ゲート電極１０３ａが形成された第１基板１０１全体にわたって、ゲート絶縁層１０５、アクティブ層１０７、オーミックコンタクト層（図示せず）、及び導電層１０９を順次形成する。
【００３１】
次に、図２Ｂに示すように、導電層１０９上に第２感光膜１１１を塗布した後、回折マスクである第２マスク１１３を利用したフォトリソグラフィ技術による回折露光及び現像工程を経て第２感光膜１１１を選択的に除去することにより、第２感光膜パターン１１１ａ、１１１ｂを形成する。ここで、回折マスクである第２マスク１１３は、光遮断部１１３ａと半透過部１１３ｂと透過部１１３ｃとから構成される。また、光遮断部１１３ａはソース／ドレイン領域に対応する第２感光膜１１１上に位置し、半透過部１１３ｂはチャネル領域に対応する第２感光膜１１１上に位置し、透過部１１３ｃはこれら領域を除いた第２感光膜１１１上に位置する。
【００３２】
従って、第２マスク１１３の半透過部１１３ｂを介して紫外線を照射して現像工程を行ってパターニングされた第２感光膜パターン１１１ａ部分は、アクティブ層１０７のチャネル領域の上部に位置する第２感光膜パターン１１１ｂ部分に比べて感光膜の厚さが薄い。これは、半透過部１１３ｂを介しては紫外線の一部が第２感光膜１１１に照射されるが、光遮断部１１３ａを介しては紫外線が照射されないため、光遮断部１１３ａ下部の第２感光膜パターン１１１ｂ部分はそのまま残り、半透過部１１３ｂ下部の第２感光膜パターン１１１ａ部分は一部だけ現像されて残る。また、第２感光膜１１１のうち透過部１１３ｃを介して紫外線が照射された部分は全部除去される。
【００３３】
次に、図２Ｃに示すように、第２感光膜パターン１１１ａ、１１１ｂをエッチングマスクにして、導電層１０９、オーミックコンタクト層（図示せず）、及びアクティブ層１０７を順次エッチングすることにより、アクティブパターン１０７ａ、１０７ｂを形成する。
【００３４】
次に、図２Ｃ及び図２Ｄに示すように、第２感光膜パターン１１１ａ、１１１ｂをアッシング工程を施して、前記チャネル領域上に位置する導電層１０９部分をエッチングする。ここで、前記アッシング工程は、有機物である感光膜を酸化して除去する工程であって、前記アッシング工程により第２感光膜パターン１１１ａ、１１１ｂが除去されるが、このうち、相対的に薄い領域、すなわち、前記チャネル領域の第２感光膜パターン１１１ａは完全に除去されてその下の導電層１０９部分が露出し、残りの第２感光膜パターン１１１ｂ部分は所定の厚さだけ除去される。
【００３５】
また、図２Ｅに示すように、前記アッシング処理された第２感光膜パターン１１１ｂをエッチングマスクにして、前記チャネル領域の導電層１０９及びオーミックコンタクト層（図示せず）を除去することにより、ソース電極１０９ａ、ドレイン電極１０９ｂ、及びデータライン１０９ｃを形成する。このとき、前記アッシング処理された第２感光膜パターン１１１ｂにより、アクティブパターン１０７ａ、１０７ｂの縁部に形成されたオーミックコンタクト層（図示せず）及び導電層１０９も除去されて、アクティブパターン１０７ａ、１０７ｂの縁部領域が露出するため、結果的に、アクティブパターン１０７ａ、１０７ｂがソース電極１０９ａ、ドレイン電極１０９ｂ、及びデータライン１０９ｃより突出する。
【００３６】
次に、図２Ｆに示すように、前記アッシング処理された第２感光膜パターン１１１ｂを除去した後、ソース／ドレイン電極１０９ａ、１０９ｂ、及びデータライン１０９ｃを含む第１基板１０１上に保護層１１５を形成し、その上に第３感光膜１１７を塗布する。
【００３７】
次に、図２Ｇに示すように、第３感光膜１１７をフォトリソグラフィ技術による露光及び現像工程を経て選択的に除去することにより、ドレイン電極１０９ｂの一部を露出させる第３感光膜パターン１１７ａを形成する。ここで、第３感光膜パターン１１７ａの形成時、ドレイン電極１０９ｂ上部の一部、データライン１０９ｃ及びその下部のアクティブパターン１０７ｂの上部に位置する保護層１１５部分を露出させる。
【００３８】
次に、図２Ｈに示すように、第３感光膜パターン１１７ａをマスクにして保護層１１５を選択的にエッチングすることにより、ドレイン電極１０９ｂの一部を露出させるコンタクトホール１１９ａを形成する。ここで、保護層１１５のエッチング時、データライン１０９ｃ及びアクティブパターン１０７ｂ上にある保護層１１５部分、データライン１０９ｃより突出したアクティブパターン１０７ｂ部分も共に除去されて、開口部１１９ｂが形成される。これにより、アクティブパターン１０７ｂと共通電極１０３ｂ間の距離は「Ｄ２」となる。すなわち、従来は、アクティブパターン１７ｂがデータライン１９ｃより側面に突出しており、共通電極１３ｂとの距離Ｄ１が短いが（図５Ｉ参照）、参考発明においては、アクティブパターン１０７ｂの突出した部分を除去することにより、アクティブパターン１０７ｂと共通電極１０３ｂ間の距離Ｄ２が従来の距離Ｄ１より長くなる。
【００３９】
次に、図２Ｉに示すように、第３感光膜パターン１１７ａを除去した後、コンタクトホール１１９ａと開口部１１９ｂとを含む保護層１１５上に、ドレイン電極１０９ｂに接続され、ＩＴＯやＩＺＯなどの透明電極物質で構成される透明導電層１２１を形成する。
【００４０】
次に、図２Ｊに示すように、透明導電層１２１上に第４感光膜（図示せず）を塗布した後、第４マスク（図示せず）を利用した露光及び現像工程を経て前記第４感光膜を選択的に除去することにより、第４感光膜パターン（図示せず）を形成し、続いて、前記第４感光膜パターンをマスクにして透明導電層１２１をパターニングすることにより、画素電極１２１ａ及び導電層パターン１２１ｂを形成する。
【００４１】
次に、図２Ｋに示すように、第２基板１４１上にブラックマトリクス１４３とカラーフィルタ層１４５を順次蒸着した後、カラーフィルタ層１４５上にオーバーコート層又は配向膜１４７を形成する。
次に、第２基板１４１と第１基板１０１とを貼り合わせた後、これら第２基板１４１と第１基板１０１との間に液晶層１５１を形成して液晶表示素子の製造を完成する。
【００４２】
以下、マスク工程数を減らすために提案された本発明の実施形態による液晶表示素子の製造方法について図３Ａ〜図３Ｆを参照して説明する。
【００４３】
本発明の実施形態による液晶表示素子の製造工程の一部は、参考発明の実施形態の製造工程のうち図２Ａ〜図２Ｆの工程と同様であるのでその説明を省略する。すなわち、第１マスク及び第２マスクを利用した製造工程であるゲート電極２０３ａ、共通電極２０３ｂ、アクティブパターン２０７ａ、２０７ｂ、ソース／ドレイン電極２０９ａ、２０９ｂ、データライン２０９ｃ、及び保護層２１５を形成する工程については説明を省略する。
【００４４】
図３Ａに示すように、第３マスクを利用した露光及び現像工程により第３感光膜（図示せず）の一部を選択的に除去することにより、ドレイン電極２０９ｂ上部の保護層２１５の一部を露出させる第３感光膜パターン２１７を形成する。ここで、第３感光膜パターン２１７の形成時、ドレイン電極２０９ｂ上部の一部、データライン２０９ｃ及びその下部のアクティブパターン２０７ｂの上部、共通電極２０３ｂ上部の一部に位置する保護層２１５部分を露出させる。
【００４５】
次に、図３Ｂに示すように、第３感光膜パターン２１７をマスクにして保護層２１５を選択的にエッチングすることにより、ドレイン電極２０９ｂの一部を露出させるコンタクトホール２１９ａを形成する。ここで、保護層２１５のエッチング時、データライン２０９ｃ及びアクティブパターン２０７ｂ上にある保護層２１５部分、データライン２０９ｃより突出したアクティブパターン２０７ｂ部分、並びに共通電極２０３ｂ上部の保護層２１５部分も共に除去されて、第１開口部２１９ｂ、２１９ｃが形成される。これにより、アクティブパターン２０７ｂと共通電極２０３ｂ間の距離は「Ｄ２」となる。従って、本発明においては、前述したように、アクティブパターン２０７ｂの突出した部分を除去することにより、アクティブパターン２０７ｂと共通電極２０３ｂ間の距離Ｄ２が従来の距離Ｄ１より長くなる。
【００４６】
次に、図３Ｃに示すように、第３感光膜パターン２１７を含む基板全体にわたって、スパッタリング方法や蒸着方法によりＩＴＯやＩＺＯなどの透明な導電物質を蒸着して透明導電層２２１を形成する。
【００４７】
次に、図３Ｄに示すように、透明導電層２２１上に第４感光膜２２３を塗布する。
【００４８】
次に、図３Ｅに示すように、アッシング工程により第４感光膜２２３を所定の厚さだけ除去して、透明導電層２２１の一部を露出させる。
【００４９】
次に、図３Ｆに示すように、外部に露出した透明導電層２２１部分を除去した後、残っている第４感光膜２２３と第３感光膜パターン２１７部分を完全に除去して、ドレイン電極２０９ｂに電気的に接続するフィンガー形状の画素電極２２１ａ及び導電層パターン２２１ｂを形成する。従って、本発明においては、従来の４マスクを使用することなく、３つのマスクを使用して液晶表示素子の薄膜トランジスタを製造できる。
その後、図示していないが、第２基板上にブラックマトリクスとカラーフィルタ層を順次蒸着した後、前記カラーフィルタ層上にオーバーコート層又は配向膜を形成する。
次に、前記第２基板と前記第１基板とを貼り合わせた後、これら第２基板と第１基板との間に液晶層を形成して液晶表示素子の製造を完成する。
【００５０】
以上、本発明及び参考発明による実施形態においては横電界方式の液晶表示素子について説明したが、本発明及び参考発明は、これに限定されるものではなく、ＦＦＳ（Fringe Field Switching）方式の液晶表示素子などの他の表示モードの液晶表示素子にも適用可能である。
【図面の簡単な説明】
【００５１】
【図１】参考発明による液晶表示素子の単位画素構造を示す平面図である。
【図２Ａ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｂ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｃ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｄ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｅ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｆ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｇ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｈ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｉ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｊ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図２Ｋ】参考発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ａ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ｂ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ｃ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ｄ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ｅ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図３Ｆ】本発明の実施形態による液晶表示素子の製造方法を示す、図１のIVＡ−IVＡ及びIVＢ−IVＢ線断面図である。
【図４】従来の液晶表示素子の単位画素構造を示す平面図である。
【図５Ａ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｂ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｃ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｄ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｅ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｆ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｇ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｈ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図５Ｉ】従来の液晶表示素子の製造方法を示す、図４のIIＡ−IIＡ及びIIＢ−IIＢ線断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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