(57)【特許請求の範囲】
【請求項１】
半導体記憶装置にデータを書き込むメモリ制御装置において、
複数のクロック信号を発生するクロック発生回路と、
前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、
前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、
前記クロック発生回路は、外部クロックと同期した第１のクロックと，前記外部クロックを逓倍した第２のクロックと、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、
前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、
前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力することを特徴とするメモリ制御装置。
【請求項２】
半導体記憶装置にデータを書き込むメモリ制御装置において、
複数のクロック信号を発生するクロック発生回路と、
前記複数のクロック信号の一つに基づいて複数のクロック信号を発生するライト制御回路用クロック発生回路と、
前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、
前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、
前記クロック発生回路は、外部クロックと同期した第１のクロックおよび前記外部クロックを逓倍した第２のクロックを発生し、
前記ライト制御回路用クロック発生回路は、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、
前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、
前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力することを特徴とするメモリ制御装置。
【請求項３】
半導体記憶装置にデータを書き込むメモリ制御装置において、
複数のクロック信号を発生するクロック発生回路と、
前記複数のクロック信号の一つに基づいてデータおよびストローブ信号を出力する複数のライトデータ・ライトストローブ制御回路とを有し、
前記複数のライトデータ・ライトストローブ制御回路の各々は、
前記複数のクロック信号の一つに基づいて複数のクロック信号を発生するライト制御回路用クロック発生回路と、
前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、
前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、
前記クロック発生回路は、外部クロックと同期した第１のクロックおよび前記外部クロックを逓倍した第２のクロックを発生し、
前記ライト制御回路用クロック発生回路は、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、
前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、
前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力することを特徴とするメモリ制御装置。
【請求項４】
前記第１のクロックは、前記半導体記憶装置のアドレスを制御する信号を生成するアドレス制御回路と、前記ライトストローブ制御回路を制御する信号およびまたは前記ライトデータバッファを制御する信号を生成するメモリ制御回路の動作クロックであることを特徴とする請求項１ないし３に記載のメモリ制御装置。
【請求項５】
前記ライト制御回路用クロック発生回路は、前記第２のクロックと前記第３または第４のクロックのいずれか一つを、同期の状態に切り替える切り替え手段を有することを特徴とする請求項２ないし４に記載のメモリ制御装置。
【請求項６】
前記ライトデータバッファに書き込まれる前記データのデータ幅は、前記ライトデータバッファから出力されるデータのデータ幅の整数倍であり、前記ライトデータバッファへの前記データの書き込みは、所定のクロックに同期して行われることを特徴とする請求項１ないし５に記載のメモリ制御装置。
【請求項７】
前記所定のクロックは、前記第１のクロックであることを特徴とする請求項６に記載のメモリ制御装置。
【請求項８】
前記所定のクロックは、前記外部クロックと同期関係および逓倍関係のない第５のクロックであることを特徴とする請求項６に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置にデータを書き込むメモリ制御装置に関する。
【背景技術】
【０００２】
近年、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の処理能力の向上に伴い、半導体記憶装置の動作速度の高速化の必要性が高まっている。この高速化を実現する半導体記憶装置の一つにＤＤＲ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  ＡＣｃｅｓｓ  Ｍｅｍｏｒｙ）がある。また、ＤＤＲ−ＳＤＲＡＭを更に改良したＤＤＲ２−ＳＤＲＡＭがある。
【０００３】
ＳＤＲＡＭでは、クロック信号の立ち上がりに同期してデータの転送を行うが、ＤＤＲ-ＳＤＲＡＭまたはＤＤＲ２-ＳＤＲＡＭでは、データの転送をクロック信号の立ち上がりと立ち下がりの両エッジに同期させて行うことで、ＳＤＲＡＭと比較して２倍の転送速度を実現している。
【０００４】
このようなＤＤＲ-ＳＤＲＡＭまたはＤＤＲ2-ＳＤＲＡＭの半導体記憶装置において、効率的なデータの転送を行えるようにすることを目的として種々の発明がなされている。
【０００５】
特許文献１には、ＤＤＲ-ＳＤＲＡＭからデータを取り込む際の遅延制御を行う技術が開示されている。デバイス間のデータインターフェースの一手法に、データを送信するデバイスがストローブ信号とデータを出力し、当該データを受信するデバイスが受け取ったストローブ信号とデータを用いて内部に取り込む手法がある。特許文献１で開示された発明では、これらデータとストローブ信号の同期を簡単かつ適切に取る遅延制御装置を実現している。
【０００６】
特許文献２には、ＤＤＲ方式のメモリに対する書き込み動作に関する技術が開示されている。ＤＤＲ方式のメモリを制御するメモリ制御装置は、メモリに対し外部（内部）クロックの立ち上がりに応じて（同期して）１番目のデータを出力し、外部（内部）クロックの立ち下がりに応じて（同期して）２番目のデータを出力する。特許文献２で開示された発明では、メモリ制御装置は、立ち上がりクロックに基づく内部クロック動作のフリップフロップと、立ち下がりクロックに基づく内部クロック動作のフリップフロップをマルチプレクサで組み合わせるという構成により、上記のようなデータ出力を実現している。
【特許文献１】特開２００５−９４５９７号公報
【特許文献２】米国特許６５８４０３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献1で開示された発明では、ＤＤＲ-ＳＤＲＡＭからデータを取り込む、すなわち読み込む際の遅延制御に関しての記述がなされているが、ＤＤＲ-ＳＤＲＡＭへデータを書き込む際の制御に関しては検討されていない。
【０００８】
また、ここで、ＤＤＲ-ＳＤＲＡＭまたはＤＤＲ２-ＳＤＲＡＭへの書き込み動作における規格として、書き込み動作を行うメモリ制御装置が特に考慮しなければならないものに、図1に示されている、ｔＤＱＳＳ、ｔＤＳＳ、ｔＤＳＨの規格がある。ｔＤＱＳＳは遷移時間（書き込みコマンドから最初のストローブ信号の発生まで）を、ｔＤＳＳはセットアップタイム（ストローブ信号）を、ｔＤＳＨはホールドタイム（ストローブ信号）をそれぞれ意味している。特許文献2で開示された発明では、２個のフリップフロップをマルチプレクサで組み合わせるという構成で、クロックの立ち上がり立ち下がりを基準に書き込み動作を行うことにより上記の規格を満たそうとしているが、クロックの立ち上がりと立ち下がりをそれぞれ取り込む２個のフリップフロップ間には時間遅延が生じる。この時間遅延に対する制御（遅延制御）は困難であり、この問題については検討されていない。また、特許文献２には、クロック立ち上がりのみの基準で最初のバーストデータの出力を決めるとの記述がなされている。ここで、ＩＯセルの遅延を考慮すると、クロックの周波数が異なる場合には、同じタイミングで出力することが難しいという問題が生じてくる。そのため図１に示されている規格を満たすことが困難になる。しかしながら、このＩＯセルの遅延についても検討されていない。
【０００９】
本発明は、上記の点に鑑みて、この問題を解消するために考案されたものであり、動作クロック周波数が異なる場合でも柔軟に対応する遅延制御を実現することにより、半導体記憶装置に対する書き込み動作を効果的に行うメモリ制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明のメモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置において、複数のクロック信号を発生するクロック発生回路と、前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、前記クロック発生回路は、外部クロックと同期した第１のクロックと前記外部クロックを逓倍した第２のクロックと、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力するように構成することができる。
【００１１】
これにより、動作クロック周波数が異なる場合でも柔軟に対応する遅延制御を実現することにより、半導体記憶装置に対する書き込み動作を効果的に行うメモリ制御装置を提供することができる。
【００１２】
上記の目的を達成するために、本発明のメモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置において、複数のクロック信号を発生するクロック発生回路と、前記複数のクロック信号の一つに基づいて複数のクロック信号を発生するライト制御回路用クロック発生回路と、前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、前記クロック発生回路は、外部クロックと同期した第１のクロックと前記外部クロックを逓倍した第２のクロックを発生し、前記ライト制御回路用クロック発生回路は、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力するように構成することができる。
【００１３】
これにより、動作クロック周波数が異なる場合でも柔軟に対応する遅延制御を実現することにより、半導体記憶装置に対する書き込み動作を効果的に行うメモリ制御装置を提供することができる。
【００１４】
上記の目的を達成するために、本発明のメモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置において、複数のクロック信号を発生するクロック発生回路と、前記複数のクロック信号の一つに基づいてデータおよびストローブ信号を出力する複数のライトデータ・ライトストローブ制御回路とを有し、前記複数のライトデータ・ライトストローブ制御回路の各々は、前記複数のクロック信号の一つに基づいて複数のクロック信号を発生するライト制御回路用クロック発生回路と、前記半導体記憶装置に与えるストローブ信号を制御するライトストローブ制御回路と、前記半導体記憶装置に与えるデータを一時的に書き込むライトデータバッファとを有し、前記クロック発生回路は、外部クロックと同期した第１のクロックと前記外部クロックを逓倍した第２のクロックを発生し、前記ライト制御回路用クロック発生回路は、前記第２のクロックと位相が反転している第３のクロックと、前記第２のクロックと同期した第４のクロックとを発生し、前記ライトストローブ制御回路は、前記第２のクロックに同期して動作し、前記ストローブ信号を前記第３のクロックに同期して出力し、前記ライトデータバッファは、前記第２のクロックに同期して動作し、前記データを前記第４のクロックに同期して出力するように構成することができる。
【００１５】
これにより、動作クロック周波数が異なる場合でも柔軟に対応する遅延制御を実現することにより、半導体記憶装置に対する書き込み動作を効果的に行うメモリ制御装置を提供することができる。
【００１６】
上記の目的を達成するために、本発明の前記第１のクロックは、前記半導体記憶装置のアドレスを制御する信号を生成するアドレス制御回路と前記ライトストローブ制御回路を制御する信号を生成するメモリ制御回路の動作クロックであることを有するように構成することができる。
【００１７】
これにより、前記ライトストローブ制御回路と前記アドレス制御回路および前記メモリ制御回路とのインターフェースをとることが容易になる。
【００１８】
上記の目的を達成するために、本発明の前記ライト制御回路用クロック発生回路は、前記第２のクロックと前記第３または第４のクロックのいずれか一つを、同期の状態に切り替える切り替え手段を有することを有するように構成することができる。ここでの切り替え手段としては、例えば、図8の切り替え回路30を用いることができる。
【００１９】
これにより、前記第２のクロックと前記第３または第４のクロックのいずれか一つとの間で柔軟なタイミング調整をすることができ、結果として、クロック周波数が異なる場合においてもタイミング調整を簡素な回路構成で行うことが可能になる。
【００２０】
上記の目的を達成するために、本発明の前記ライトデータバッファに書き込まれる前記データのデータ幅は、前記ライトデータバッファから出力されるデータのデータ幅の整数倍であり、前記ライトデータバッファへの前記データの書き込みは、所定のクロックに同期して行われることを有するように構成することができる。
【００２１】
これにより、前記メモリ制御装置へのデータの入力を前記所定のクロックに同期して行い、前記メモリ制御装置からのデータの出力を前記ストローブ信号に同期して行うことができ、結果として、メモリ間のデータ転送において空きサイクルを少なくすることが可能になる。
【００２２】
上記の目的を達成するために、本発明の前記所定のクロックは、前記第１のクロックであることを有するように構成することができる。
【００２３】
これにより、前記メモリ制御装置へのデータの入力を前記第１のクロックに同期して行い、前記メモリ制御装置からのデータの出力を前記ストローブ信号（前記第１のクロックのN逓倍のクロックに同期した信号）に同期して行うことができ、即ち、前記データ幅の整数倍を、N倍にすることにより、結果として、外部クロックからのデータ転送でもＤＤＲのバースト転送に間をあけることなく行うことが可能になる。
【００２４】
上記の目的を達成するために、本発明の前記所定のクロックは、前記外部クロックと同期関係および逓倍関係のない第５のクロックであることを有するように構成することができる。
【００２５】
これにより、前記メモリ制御装置へのデータの入力を前記第５のクロックに同期して行い、前記メモリ制御装置からのデータの出力を前記ストローブ信号に同期して行うことができ、即ち、前記メモリ制御装置へのデータの入力と前記メモリ制御装置からのデータの出力を完全非同期に行うことができ、結果として、メモリ間のデータ転送において空きサイクルを少なくすることが可能になる。
【発明の効果】
【００２６】
本発明によれば、動作クロック周波数が異なる場合でも柔軟に対応する遅延制御を実現することにより、半導体記憶装置に対する書き込み動作を効果的に行うメモリ制御装置を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施例を図面に基づき説明する。なお、以下に述べる実施例では、ＤＤＲ方式の半導体記憶装置にデータを書き込むメモリ制御装置を説明するため、前記逓倍を２逓倍とする。しかし、本発明の範囲はこの場合に限定されるものではなく、前記逓倍がＮ逓倍(Ｎは自然数)の場合も含む。
【実施例１】
【００２８】
図２は本発明の実施例１のメモリ制御装置の構成を示すブロック図である。
【００２９】
図２において、メモリ制御装置１００は、クロック発生回路１１と、ライトストローブ制御回路１２と、ライトデータバッファ１３と、タイミング制御回路１４と、メモリ制御回路１５、データストローブ信号ＩＯバッファ１６と、データＩＯバッファ１７を有する。また、ライトストローブ制御回路１２は、ストローブ制御回路１２ａと、ライトストローブ出力インターフェース回路１２ｂを有し、ライトデータバッファ１３は、データバッファ１３ａと、ライトデータ出力インターフェース回路１３ｂを有する。
【００３０】
クロック発生回路１１は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）であり、外部から入力されるメモリクロックを入力として第１ないし第４のクロック（以下、それぞれｃｌｋｍ、ｃｌｋｍ×２ｗ、ｃｌｋｍ×２ｗ０１、ｃｌｋｍ×２ｗ０２）を発生し、ｃｌｋｍをクロック発生回路１１に出力し、ｃｌｋｍ×２ｗをストローブ制御回路１２ａ、データバッファ１３ａおよびタイミング制御回路１４に出力し、ｃｌｋｍ×２ｗ０１をライトストローブ出力インターフェース回路１２ｂに出力し、ｃｌｋｍ×２ｗ０２をライトデータ出力インターフェース回路１３ｂに出力する。
【００３１】
ストローブ制御回路１２ａは、クロック発生回路１１で出力されたｃｌｋｍ×２ｗとメモリ制御回路１５で出力された書き込み信号を入力し、入力された書き込み信号に基づいてストローブ信号を生成し、生成されたストローブ信号をｃｌｋｍ×２ｗに同期してライトストローブ出力インターフェース回路１２ｂに出力する。
【００３２】
ライトストローブ出力インターフェース回路１２ｂは、クロック発生回路１１で出力されたｃｌｋｍ×２ｗ０１とストローブ制御回路１２ａで出力されたストローブ信号を入力し、入力されたストローブ信号を、入力されたｃｌｋｍ×２ｗ０１で動作するフリップフロップを介してデータストローブ信号ＩＯバッファ１６に出力する。ここで、フリップフロップの出力論理が直にＩＯバッファセルと接続されていることが重要である。
【００３３】
データバッファ１３ａは、クロック発生回路１１で出力されたｃｌｋｍ×２ｗを入力し、メモリ制御回路１５よりデータを入力し、入力されたデータをｃｌｋｍ×２ｗに同期してライトデータ出力インターフェース回路１３ｂに出力する。
【００３４】
ライトデータ出力インターフェース回路１３ｂは、クロック発生回路１１で出力されたｃｌｋｍ×２ｗ０２とデータバッファ１３ａで出力されたデータを入力し、入力されたデータを、入力されたｃｌｋｍ×２ｗ０２で動作するフリップフロップを介してデータＩＯバッファ１７に出力する。ここで、フリップフロップの出力論理が直にＩＯバッファセルと接続されていることが重要である。
【００３５】
タイミング制御回路１４は、ストローブ制御回路１２ａの出力とデータバッファ１３ａの出力のタイミングを制御する。
【００３６】
メモリ制御回路１５は、ストローブ制御回路１２ａに対して書き込み信号を出力し、データバッファ１３ａに対してデータを出力する。
データストローブ信号ＩＯバッファ１６は、ライトストローブ出力インターフェース回路１２ｂで出力されたストローブ信号を入力し、入力されたストローブ信号をメモリ装置５０にストローブ信号を出力する。  
データＩＯバッファ１７は、ライトデータ出力インターフェース回路１３ｂで出力されたデータを入力し、入力されたデータをメモリ装置５０に出力する。
【００３７】
メモリ装置５０は、データストローブ信号ＩＯバッファ１６で出力されたストローブ信号を入力し、データＩＯバッファ１７で出力されたデータを入力する。
【００３８】
メモリ制御装置１００は、メモリクロックを入力として、メモリ装置５０にストローブ信号、データを出力する、即ちメモリ装置５０にデータの書き込みを行う。
【００３９】
次に、実施例１のメモリ制御装置１００の動作について詳細に説明する。図３は、本発明の実施例１を説明するためのタイムチャートである。
【００４０】
まず、クロック発生回路１１は、メモリクロックを入力し、メモリクロックと同期したｃｌｋｍ、メモリクロックを２逓倍して同期したｃｌｋｍ×２ｗ、ｃｌｋｍ×２ｗと位相を反転しているｃｌｋｍ×２ｗ０１、ｃｌｋｍ×２ｗと同期したｃｌｋｍ×２ｗ０２を出力する。メモリ制御回路１５は、ストローブ制御回路１２ａに対して書き込み信号を出力し、データバッファ１３ａに対してデータを出力する。書き込み信号が入力されたストローブ制御回路１２ａは、ｃｌｋｍ×２ｗに同期して動作し、ストローブ信号をライトストローブ出力インターフェース回路１２ｂに出力する。そして、ライトストローブ出力インターフェース回路１２ｂは、ｔ０’のｃｌｋｍ×２ｗ０１の立ち上がりエッジにおいてストローブ信号(ストローブ信号(ＦＦ)とする)をプリアンブル（駆動開始）にする。１クロックのプリアンブル期間経過後のｔ１’のｃｌｋｍ×２ｗ０１の立ち上がりエッジにおいてストローブ信号(ＦＦ)をｃｌｋｍ×２ｗ０１に同期してデータストローブ信号ＩＯバッファ１６に出力する。データストローブ信号ＩＯバッファ１６は、入力されたストローブ信号(ＦＦ)をＩＯバッファ遅延時間だけ遅延してストローブ信号出力（ストローブ信号(ＦＦ)と区別したストローブ信号）として外部メモリ装置に出力する。このときのストローブ信号出力の波形は図３に示される通りである。また、データバッファ１３ａは、ストローブ制御回路１２ａにおけるストローブ信号の生成に伴い、タイミング制御回路１４からのタイミング制御を受け、メモリ制御回路１５により入力されたデータを出力する。その後、データバッファ１３ａは、データをｃｌｋｍ×２ｗに同期してライトデータ出力インターフェース回路１３ｂに出力する。ここで、タイミング制御回路１４は、ストローブ制御回路１２ａからのストローブ信号の出力とデータバッファ１３ａからのデータの出力との間でのタイミング調整を行う。そして、ライトデータ出力インターフェース回路１３ｂは、データバッファ１３ａから入力されたデータをｃｌｋｍ×２ｗ０２に同期してデータＩＯバッファ１７に出力し、データＩＯバッファ１７はＩＯバッファ遅延時間だけ遅延してデータ出力として外部メモリ装置に出力する。このときのデータ出力の波形は図3に示される通りである。この結果、ストローブ信号出力とデータ出力は、メモリクリックの立ち上がり、立ち下がりに応じて実行されており、位相が反転している状態をとっている。
【００４１】
以上説明した実施例１によれば、メモリ制御装置１００は、メモリクロックの立ち上がり、立ち下がりに応じて、ストローブ信号とデータを位相が反転している状態でメモリ装置に対して出力することができる。この反転している位相関係はメモリクロックの周波数に依存しない。そのため、以下に掲げる効果を奏する。その効果は、入力されたメモリクロックの周波数が異なる場合においても、メモリに対するセットアップタイム、ホールドタイムを満たすためのＡＣタイミングの調整が容易となることである。また、複数のＡＳＩＣに本実施例1のメモリ制御装置を組み込む場合においても、使いまわしが効くため、メモリに対してのＡＣタイミングを満たすように作り込むことが容易になる。
（実施例１の変形例１）
図4は、実施例１の変形例１のメモリ制御装置の構成を示すブロック図である。
【００４２】
図４において、実施例１の変形例１のメモリ制御装置の構成は、ＡＳＩＣ内部クロック18を有するという点で実施例１のそれと異なる。
【００４３】
また、実施例１の変形例１では、以下に掲げる動作が実施例１のそれと異なる。その動作は、データバッファ１３ａが、ｃｌｋｍ×２ｗではなくＡＳＩＣ内部クロック18を入力し、データバッファ１３ａが出力するデータの２倍以上のデータ幅のデータを入力していることである（図４参照）。
【００４４】
以上の実施例１の変形例１によれば、メモリ制御装置１００は、データの入力と出力（厳密には、データバッファ１３ａに対するデータの入出力）をそれぞれ異なるクロックに同期して行っており、また入力データのデータ幅と出力データのそれも異なっている。即ち、メモリ制御装置１００は、異なるデータ幅のデータの入出力を非同期に行う。そのため、以下に掲げる効果を奏する。その効果は、メモリ間のデータ転送において空きサイクルを少なくすることである。また、多様な機能回路が搭載されるＡＳＩＣに適した構成とすることができることである。例えば、高速なＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を搭載したＡＳＩＣでＤＳＰ用のデータバッファとしてメモリを使用する場合、データの転送クロックをＤＳＰのクロックからｃｌｋｍ×２ｗに直接載せ替えることができるような構成が望ましい。そのため、データバッファ１３ａへのデータの書き込みは完全非同期（同期クロックや逓倍の関係がなくとも転送可能）対応が望まれる。このような構成を、上記実施例１の変形例１により実現することができる。
【００４５】
なお、実施例１の変形例１では、データバッファ１３ａにＡＳＩＣ内部クロック18を入力しているが、本発明はこの場合に限定されるものではなく、データバッファ１３ａにメモリクロックと同期したクロックｃｌｋｍまたはメモリクロックと同期関係および逓倍関係のないクロックを入力してもよい。特に、データバッファ１３ａにメモリクロックと同期したクロックｃｌｋｍを入力する場合には、メモリクロック動作からのデータ転送でもＤＤＲ方式のバースト転送に間をあけることなくデータの転送が可能になる効果がある。また、実施例１の変形例１では、データバッファ１３ａに対して、データバッファ１３ａが出力するデータの２倍以上のデータ幅のデータを入力しているが、本発明はこの場合に限定されるものではない。
【実施例２】
【００４６】
図５は本発明の実施例２のメモリ制御装置の構成を示すブロック図である。
【００４７】
図５において、メモリ制御装置２００は、クロック発生回路１１と、ライトストローブ制御回路１２と、ライトデータバッファ１３と、タイミング制御回路１４と、メモリ制御回路１５と、データストローブ信号ＩＯバッファ１６と、データＩＯバッファ１７と、アドレス・コマンド制御回路19を有する。また、ライトストローブ制御回路１２は、ストローブ制御回路１２ａと、ライトストローブ出力インターフェース回路１２ｂを有し、ライトデータバッファ１３は、データバッファ１３ａと、ライトデータ出力インターフェース回路１３ｂを有する。
【００４８】
実施例２のメモリ制御装置２００を構成する各回路の動作は、クロック発生回路１１と、メモリ制御回路１５と、アドレス・コマンド制御回路19を除いて実施例1のそれと同様である。ここでは、クロック発生回路１１と、メモリ制御回路１５と、アドレス・コマンド制御回路18の動作について説明を行い、それ以外の回路については説明を省略する。
【００４９】
クロック発生回路１１は、ＰＬＬであり、外部から入力されるメモリクロックを入力として第１ないし第４のクロック（以下、それぞれｃｌｋｍ、ｃｌｋｍ×２ｗ、ｃｌｋｍ×２ｗ０１、ｃｌｋｍ×２ｗ０２）を発生し、ｃｌｋｍをクロック発生回路１１、メモリ制御回路１５およびアドレス・コマンド制御回路19に出力し、ｃｌｋｍ×２ｗをストローブ制御回路１２ａ、データバッファ１３ａおよびタイミング制御回路１４に出力し、ｃｌｋｍ×２ｗ０１をライトストローブ出力インターフェース回路１２ｂに出力し、ｃｌｋｍ×２ｗ０２をライトデータ出力インターフェース回路１３ｂに出力する。
【００５０】
メモリ制御回路１５は、クロック発生回路１１で出力されたｃｌｋｍを入力し、書き込み信号をストローブ制御回路１２ａにｃｌｋｍに同期して出力し、データをデータバッファ１３ａにｃｌｋｍに同期して出力する。
【００５１】
アドレス・コマンド制御回路19は、クロック発生回路１１で出力されたｃｌｋｍを入力し、ＲＡＳ（Ｒｏｗ  Ａｃｔｉｖｅ  Ｓｔｒｏｂｅ）信号、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｃｔｉｖｅ  Ｓｔｒｏｂｅ）信号およびＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号など生成し、生成された前記の信号などをｃｌｋｍに同期してメモリ装置５０に出力する。
【００５２】
以上説明した実施例２によれば、メモリ制御回路１５およびアドレス・コマンド制御回路19は、クロック発生回路１１で出力されたｃｌｋｍに同期して動作を行うことができる。即ち、メモリ制御回路１５およびアドレス・コマンド制御回路19は、メモリクロック（ｃｌｋｍと同期している）に同期して動作を行うことができる。そのため、以下に掲げる効果を奏する。その効果は、メモリ制御回路１５およびアドレス・コマンド制御回路19は、クロック発生回路１１で発生するｃｌｋｍ×２ｗの２逓倍クロックとのインターフェースがとりやすく、したがって、メモリ制御回路からストローブ制御回路へストローブ発生タイミングを発信する信号のＡＳＩＣ内部での同期が取りやすくなることである。また外部ＡＣタイミングに関わるフリップフロップを動作させるｃｌｋｍ×２ｗ０１やｃｌｋｍ×２ｗ０２は別のクロック系統になっているため、これらのフリップフロップのタイミングとは関係なくタイミング調整を実施できる。このため、ＡＳＩＣのレイアウトが容易である。なお、実施例２では、メモリ制御装置２００は、メモリ制御回路１５およびアドレス・コマンド制御回路１９を構成要素として有し、両者はクロック発生回路１１で出力されたｃｌｋｍに同期して動作を行うことができるとしているが、本発明はこの場合に限定されるものではなく、後述の実施例３，４においても同様の構成および動作をとることができるものとする。
【実施例３】
【００５３】
図６は本発明の実施例３のメモリ制御装置の構成を示すブロック図である。
【００５４】
図６において、メモリ制御装置３００は、クロック発生回路１１と、ライトストローブ制御回路１２と、ライトデータバッファ１３と、タイミング制御回路１４と、メモリ制御回路１５と、データストローブ信号ＩＯバッファ１６と、データＩＯバッファ１７と、ライト制御回路用クロック発生回路２０を有する。また、ライトストローブ制御回路１２は、ストローブ制御回路１２ａと、ライトストローブ出力インターフェース回路１２ｂを有し、ライトデータバッファ１３は、データバッファ１３ａと、ライトデータ出力インターフェース回路１３ｂを有する。
【００５５】
実施例３のメモリ制御装置３００を構成する各回路の動作は、クロック発生回路１１と、ストローブ制御回路１２ａと、ライトストローブ出力インターフェース回路１２ｂと、データバッファ１３ａと、ライトデータ出力インターフェース回路１３ｂと、ライト制御回路用クロック発生回路２０を除いて、実施例１と同じである。
【００５６】
ここでは、クロック発生回路１１と、ストローブ制御回路１２ａと、ライトストローブ出力インターフェース回路１２ｂと、データバッファ１３ａと、ライトデータ出力インターフェース回路１３ｂと、ライト制御回路用クロック発生回路２０の動作について説明を行い、それ以外の回路については説明を省略する。
【００５７】
クロック発生回路１１は、ＰＬＬであり、外部から入力されるメモリクロックを入力としてｃｌｋｍ、ｃｌｋｍ×２ｗを発生する。ｃｌｋｍをクロック発生回路１１に出力し、ｃｌｋｍ×２ｗをライト制御回路用クロック発生回路２０に出力する。
【００５８】
ストローブ制御回路１２ａは、ライト制御回路用クロック発生回路２０で出力されたｃｌｋｍ×２ｗとメモリ制御回路１５で出力された書き込み信号を入力し、入力された書き込み信号に基づいてストローブ信号を生成し、生成されたストローブ信号をｃｌｋｍ×２ｗに同期してライトストローブ出力インターフェース回路１２ｂに出力する。
【００５９】
ライトストローブ出力インターフェース回路１２ｂは、ライト制御回路用クロック発生回路１１で出力されたｃｌｋｍ×２ｗ０１とストローブ制御回路１２ａで出力されたストローブ信号を入力し、入力されたストローブ信号を、入力されたｃｌｋｍ×２ｗ０１で動作するフリップフロップを介してデータストローブ信号ＩＯバッファ１６に出力する。ここで、フリップフロップの出力論理が直にＩＯバッファセルと接続されていることが重要である。
【００６０】
データバッファ１３ａは、ライト制御回路用クロック発生回路２０で出力されたｃｌｋｍ×２ｗを入力し、メモリ制御回路１５よりデータを入力し、入力されたデータをｃｌｋｍ×２ｗに同期してライトデータ出力インターフェース回路１３ｂに出力する。
【００６１】
ライトデータ出力インターフェース回路１３ｂは、ライト制御回路用クロック発生回路２０で出力されたｃｌｋｍ×２ｗ０２とデータバッファ１３ａで出力されたデータを入力し、入力されたデータを、入力されたｃｌｋｍ×２ｗ０２で動作するフリップフロップを介してデータＩＯバッファ１７に出力する。ここで、フリップフロップの出力論理が直にＩＯバッファセルと接続されていることが重要である。
【００６２】
ライト制御回路用クロック発生回路２０は、クロック発生回路１１で出力されたｃｌｋｍ×２ｗを入力し、ｃｌｋｍ×２ｗをストローブ制御回路１２ａ、データバッファ１３ａおよびタイミング制御回路１４に出力し、ｃｌｋｍ×２ｗと位相を反転したｃｌｋｍ×２ｗ０１をライトストローブ出力インターフェース回路１２ｂに出力し、ｃｌｋｍ×２ｗと同期したｃｌｋｍ×２ｗ０２をライトデータ出力インターフェース回路１３ｂに出力する。
【００６３】
メモリ制御装置３００は、メモリクロックを入力として、メモリ装置５０にストローブ信号、データを出力する。即ち、メモリ装置５０にデータの書き込みを行う。
【００６４】
以上説明した実施例３によれば、ライトストローブ出力インターフェース回路１２ｂの動作クロックであるｃｌｋｍ×２ｗ０１およびライトデータ出力インターフェース回路１３ｂの動作クロックであるｃｌｋｍ×２ｗ０２は、クロック発生回路１１で発生するものではなく、ライトストローブ制御回路１２およびライトデータバッファ１３など制御回路の近傍のライト制御回路用クロック発生回路２０で発生するという構成になっており、メモリ制御部にアクセス要求を行う内部回路と、要求元がライトするデータを保持しているバッファ回路が異なるクロック周波数で動作していても対応できる。そのため、以下に掲げる効果を奏する。その効果は、内部クロックとメモリクロックが異なる等ＡＳＩＣの多様性に対応できることである。また、ＡＳＩＣ上ではｃｌｋｍとｃｌｋｍ×２ｗ間ではデータのやり取りがあるが、ｃｌｋｍとｃｌｋｍ×２ｗ０１、ｃｌｋｍ×２ｗ０２とのデータのやり取りはない。ｃｌｋｍとｃｌｋｍ×２ｗ０１およびｃｌｋｍ×２ｗ０２を独立させることにより、ＡＳＩＣ内部のタイミング調整が容易となる。また図5で閉めるライトストローブ制御回路１２、ライトデータバッファ１３のくくりでブロックレイアウトも実施することができる。
（実施例3の変形例）
図７は、実施例３の変形例のメモリ制御装置の構成を示すブロック図である。
【００６５】
図７において、メモリ制御装置３００は、複数個のライトデータ・ライトストローブ制御回路(２１ａ、２１ｂ、・・)を有する。ここで、それぞれのライトデータ・ライトストローブ制御回路(２１ａ、２１ｂ、・・)は、実施例３で示されるライトストローブ制御回路１２、ライトデータバッファ１３、タイミング制御回路１４およびライト制御回路用クロック発生回路２０を組み合わせたものである。
【００６６】
ライトデータ・ライトストローブ制御回路２１ａは、クロック発生回路１１で出力されたｃｌｋｍ×２ｗを入力として、ライトデータ・ライトストローブ制御回路２１ａを構成するライトストローブ制御回路１２、ライトデータバッファ１３、タイミング制御回路１４およびライト制御回路用クロック発生回路２０の動作により、ストローブ信号をデータストローブ信号ＩＯバッファ１６aに出力し、対応するデータ信号(０〜７)をデータＩＯバッファ１７aに出力する。
【００６７】
ライトデータ・ライトストローブ制御回路２１ｂは、ライトデータ・ライトストローブ制御回路２０ａと同様の動作により、ストローブ信号をデータストローブ信号ＩＯバッファ１６bに出力し、対応するデータ信号(８〜１５)をデータＩＯバッファ１７bに出力する。
【００６８】
以上説明した実施例３の変形例によれば、ライトストローブ制御回路１２、ライトデータバッファ１３およびライト制御回路用クロック発生回路２０の組み合わせであるライトデータ・ライトストローブ制御回路２１をストローブ信号の単位で複数個持つことを述べている。そのため、以下に掲げる効果を奏する。その効果は、メモリバス幅が増加しても回路構成の変更をする必要がなく、異なるＡＳＩＣを開発する場合の流用性、汎用性が高くなることである。また、ライトデータ・ライトストローブ制御回路２１を一つの汎用セルとして使用することが可能になることである。その場合、セル単位でタイミングが固定されているため、ライトデータ・ライトストローブ制御回路２１内部の、ｃｌｋｍ×２ｗ、ｃｌｋｍ×２ｗ０１およびｃｌｋｍ×２ｗ０２間のタイミングが他のＡＳＩＣ開発時には調整する必要がなくなる。
【実施例４】
【００６９】
図８は本発明の実施例４のメモリ制御装置の構成を示すブロック図である。
【００７０】
図８において、メモリ制御装置４００は、クロック発生回路１１と、ライトストローブ制御回路１２と、ライトデータバッファ１３と、タイミング制御回路１４と、メモリ制御回路１５、ライト制御回路用クロック発生回路２０を有する。
【００７１】
実施例４のメモリ制御装置４００を構成する各回路の動作は、ライト制御回路用クロック発生回路２０を除いて実施例３のそれと同様である。ここでは、ライト制御回路用クロック発生回路２０の動作について説明を行い、それ以外の回路については説明を省略する。
【００７２】
ライト制御回路用クロック発生回路２０は、クロック発生回路１１で出力されたｃｌｋｍ×２ｗを入力し、ｃｌｋｍ×２ｗをストローブ制御回路１２ａ、データバッファ１３ａおよびタイミング制御回路１４に出力し、クロック切り替え信号で位相関係を制御したｃｌｋｍ×２ｗ０１とｃｌｋｍ×２ｗ０２をそれぞれライトストローブ出力インターフェース回路１２ｂ、ライトデータ出力インターフェース回路１３ｂに出力する。クリック切り替え信号による位相関係の制御の詳細については後述する。
【００７３】
次に、実施例４のメモリ制御装置４００の動作を、上記のライト制御回路用クロック発生回路２０内のクロック切り替え信号による位相関係の制御の動作を中心に詳細に説明する。図９は、実施例４を説明するためのタイムチャートである。図９(a)は、メモリクロックAのエッジとｃｌｋｍ×２ｗ０１の立ち下がりエッジが同期している場合、図９(b)は、クロック周波数が異なる、例えばメモリクロックAの２倍のクロック周波数である、メモリクロックBのエッジと、ｃｌｋｍ×２ｗ０１の立ち下がりエッジとが同期している場合、図９(c)は、メモリクロックBのエッジとｃｌｋｍ×２ｗ０１の立ち上がりエッジが同期している場合のメモリクロック、ｃｌｋｍ×２ｗ０１、ストローブ信号出力（ＦＦ出力）、ＩＯバッファ出力イネーブルおよびストローブ信号出力の波形を示している。図９(a),(b),(c)中のパラメータAは、それぞれの場合におけるメモリクロックの立ち上がりエッジとストローブ信号出力の立ち上がりエッジのタイミング差を示したものである。なお、ここではＩＯバッファの出力の遅延（クロック周波数に関係なく一定値）についても考慮している。
【００７４】
まず、図９(a)で示される動作の説明を行う。まず、ｔ０’のｃｌｋｍ×２ｗ０１の立ち上がりエッジにおいてストローブ信号(ＦＦ出力)をプリアンブル（駆動開始）にする。１クロックのプリアンブル期間経過後のｔ１’のｃｌｋｍ×２ｗ０１の立ち上がりにおいてストローブ信号(ＦＦ出力)をｃｌｋｍ×２ｗ０１と同期させて出力する。このとき、メモリ装置５０に対するストローブ信号出力の波形は、ストローブ信号(ＦＦ出力)をＩＯバッファ出力の遅延量だけ遅延した波形となる。このとき、パラメータＡは図９(ａ)中９１で示される。
【００７５】
次に、図９(b)で示される動作の説明を行う。まず、ｔ０’のｃｌｋｍ×２ｗ０１の立ち上がりエッジにおいてストローブ信号(ＦＦ出力)をプリアンブル（駆動開始）にする。1クロックのプリアンブル期間経過後のｔ１’のｃｌｋｍ×２ｗ０１の立ち上がりにおいてストローブ信号(ＦＦ出力)をｃｌｋｍ×２ｗ０１と同期させて出力する。このとき、メモリ装置５０に対するストローブ信号出力の波形は、ストローブ信号(ＦＦ出力)をＩＯバッファ出力の遅延量だけ遅延した波形となる。このとき、パラメータＡは図９(ｂ)中９２で示される。
【００７６】
最後に、図９(c)で示される動作の説明を行う。まず、ｔ１のｃｌｋｍ×２ｗ０１の立ち上がりエッジにおいてストローブ信号(ＦＦ出力)をプリアンブル（駆動開始）にする。1クロックのプリアンブル期間経過後のｔ２のｃｌｋｍ×２ｗ０１の立ち上がりにおいてストローブ信号(ＦＦ出力)をｃｌｋｍ×２ｗ０１と同期させて出力する。このとき、メモリ装置５０に対するストローブ信号出力の波形は、ストローブ信号(ＦＦ出力)をＩＯバッファ出力の遅延量だけ遅延した波形となる。このとき、パラメータＡは図９(ｃ)中９３で示される。
【００７７】
ここで、図９(a)と図９(b)とを比較すると、９２は、９１と比べてタイミング差が広がっている。すなわち、クロック周波数が変わることにより、メモリクロックとストローブ信号出力との信号のタイミングに関する性能が低下している。また図９(b)と図９(c)とを比較すると、９３は、９２と比べてタイミング差が狭まっている。すなわち、メモリクロックとストローブ信号出力との信号のタイミングに関する性能が改善されている。
【００７８】
以上説明した実施例4によれば、図９(a)で示される場合を基準として考えると、クロック周波数が異なる場合（図９(b)参照）において、ｃｌｋｍ×２ｗ０１の位相を制御することにより（図９(c)参照）、メモリクロックとストローブ信号出力との信号のタイミングに関する性能を改善できる（図９(b)と図９(c)とを比較）。そのため、以下に掲げる効果を奏する。その効果は、ライト制御回路用クロック発生回路２０内のクロック切り替え信号により、クロック周波数が異なる場合でも遅延制御を行うことができることである。このため、クロック周波数が異なる場合でも対応が可能で、かつ、簡素な回路構成で対応できるようになる。また、図1に示す規格を満たすための選択が増える。なお、実施例４では、メモリ制御装置４００はメモリクロックを入力としているが、メモリ制御装置４００内部または外部の汎用クロックジェネレータで生成されるクロックを入力としてもよい。また、ここで、汎用クロックジェネレータのリファレンスクロックはメモリ制御装置４００が出力するものであってもよい。
【図面の簡単な説明】
【００７９】
【図１】ＤＤＲ-ＳＤＲＡＭへのライト動作における規格を示すタイムチャート
【図２】本発明の実施例１のメモリ制御装置の構成を示すブロック図
【図３】本発明の実施例１を説明するためのタイムチャート
【図４】本発明の実施例１の変形例のメモリ制御装置の構成を示すブロック図
【図５】本発明の実施例２のメモリ制御装置の構成を示すブロック図
【図６】本発明の実施例３のメモリ制御装置の構成を示すブロック図
【図７】本発明の実施例３の変形例のメモリ制御装置の構成を示すブロック図
【図８】本発明の実施例４のメモリ制御装置の構成を示すブロック図
【図９】本発明の実施例４を説明するためのタイムチャート
【符号の説明】
【００８０】
１１クロック発生回路
１２ ライトストローブ制御回路
１２ａ ストローブ制御回路
１２ｂ ライトストローブ出力インターフェース回路
１３ ライトデータバッファ
１３ａ データバッファ
１３ｂ ライトデータ出力インターフェース回路
１４ タイミング制御回路
１５ メモリ制御回路
１６, １６ａ，１６ｂ データストローブ信号ＩＯバッファ
１７，１７ａ，１７ｂ データＩＯバッファ
１８ ＡＳＩＣ内部クロック
１９ アドレス・コマンド制御回路
２０ ライト制御回路用クロック発生回路
２１ａ,２１ｂ ライトデータ・ライトストローブ制御回路
３０ 切り替え回路
５０ メモリ装置
１００，２００，３００，４００ メモリ制御装置
【図１】
0004843334.tif 000002
【図２】
0004843334.tif 000003
【図３】
0004843334.tif 000004
【図４】
0004843334.tif 000005
【図５】
0004843334.tif 000006
【図６】
0004843334.tif 000007
【図７】
0004843334.tif 000008
【図８】
0004843334.tif 000009
【図９】
0004843334.tif 000010