(57)【特許請求の範囲】
【請求項１】
メモリセルアレイブロックと、
前記メモリセルアレイブロックに接続されるビットライン対と、
前記ビットライン対間の電圧差を感知して増幅するセンス増幅器と、
分離制御信号に応答して前記ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる分離トランジスタ対と、
センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、
制御信号がゲートに印加され、前記分離制御信号の伝送ラインがソースおよびドレインのうちの一方に接続されており、前記センス増幅器の電源電圧ノードが前記ソースおよびドレインのうちの他方に接続されているトランジスタで構成されているとともに、フローティング状態にされた前記分離制御信号の伝送ラインを前記センス増幅器の電源電圧ノードに接続する第２スイッチと、
前記制御信号を発生すると共に、前記センス増幅器の動作区間内の第１区間中に前記制御信号を活性化させる制御信号発生回路と、
前記分離制御信号を発生すると共に、前記制御信号が活性化される前記第１区間内の一部又は全部である第２区間中に前記分離制御信号の伝送ラインをフローティング状態にさせ、前記第２区間の後の第３区間において前記分離制御信号を昇圧電圧レベルにさせる分離制御回路とを備え、
前記第２区間は、前記センス増幅器の動作初期の区間であることを特徴とする半導体メモリ装置。
【請求項２】
前記第２スイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２スイッチは、ＰＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
第１メモリセルアレイブロックと、
前記第１メモリセルアレイブロックに接続される第１ビットライン対と、
第２メモリセルアレイブロックと、
前記第２メモリセルアレイブロックに接続される第２ビットライン対と、
前記第１ビットライン対又は前記第２ビットライン対間の電圧差を感知して増幅するセンス増幅器と、
第１分離制御信号に応答して前記第１ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第１分離トランジスタ対と、
第２分離制御信号に応答して前記第２ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第２分離トランジスタ対と、
センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、
第１制御信号がゲートに印加され、前記第１分離制御信号の伝送ラインがソースおよびドレインのうちの一方に接続されており、前記センス増幅器の電源電圧ノードが前記ソースおよびドレインのうちの他方に接続されているトランジスタで構成されているとともに、フローティング状態にされた前記第１分離制御信号の伝送ラインを前記センス増幅器の電源電圧ノードに接続する第２スイッチと、
第２制御信号がゲートに印加され、前記第２分離制御信号の伝送ラインがソースおよびドレインのうちの一方に接続されており、前記センス増幅器の電源電圧ノードが前記ソースおよびドレインのうちの他方に接続されているトランジスタで構成されているとともに、フローティング状態にされた前記第２分離制御信号の伝送ラインを前記センス増幅器の電源電圧ノードに接続する第３スイッチと、
前記第１制御信号及び前記第２制御信号を発生すると共に、前記センス増幅器の動作区間内の第１区間中に前記第１制御信号又は前記第２制御信号を活性化させる制御信号発生回路と、
前記第１分離制御信号及び前記第２分離制御信号を発生すると共に、前記第１制御信号が活性化される前記第１区間内の一部又は全部である第２区間中に前記第１分離制御信号の伝送ラインをフローティング状態にさせ、更に前記第２区間の後の第３区間において前記第１分離制御信号を昇圧電圧レベルにさせ、または、前記第２制御信号が活性化される前記第１区間内の一部又は全部である前記第２区間中に前記第２分離制御信号の伝送ラインをフローティング状態にさせ、更に前記第２区間の後の前記第３区間において前記第２分離制御信号を昇圧電圧レベルにさせる分離制御回路とを備え、
前記第２区間は、前記センス増幅器の動作初期の区間であることを特徴とする半導体メモリ装置。
【請求項５】
前記半導体メモリ装置は
第１等化信号に応答して前記第１ビットライン対を等化させる第１等化部と、
第２等化信号に応答して前記第２ビットライン対を等化させる第２等化部とをさらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記制御信号発生回路は
前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第２等化信号に応答して前記第１制御信号を発生すると共に、前記センス増幅器の動作区間内の前記第１区間中に前記第１制御信号を活性化させる第１制御信号発生回路と、
前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第１等化信号に応答して前記第２制御信号を発生すると共に、前記第１区間中に前記第２制御信号を活性化させる第２制御信号発生回路とを備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１制御信号発生回路は、
ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、該ソース及びドレインの内の他方が前記第１制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、
ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記第２制御信号発生回路は、
ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、該ソース及びドレインの内の他方が前記第２制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、
ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項１０】
前記分離制御回路は、
前記第１分離制御信号を発生すると共に、前記第１制御信号が活性化される区間内の前記第２区間中に前記第１分離制御信号の伝送ラインをフローティング状態にさせる第１分離制御信号発生回路と、
前記第２分離制御信号を発生すると共に、前記第２制御信号が活性化される区間内の前記第２区間中に前記第２分離制御信号の伝送ラインをフローティング状態にさせる第２分離制御信号発生回路とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１１】
前記第１分離制御信号発生回路は、
前記第１分離制御信号が出力される出力ノードと外部電源電圧よりも高い昇圧電圧との間に接続される第１ＰＭＯＳトランジスタと、
前記出力ノードと前記外部電源電圧との間に直列接続される第１ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタと、
前記出力ノードと接地電圧との間に直列接続される第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとを備え、
前記第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのゲートには第１信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記第２区間に対応するパルス区間を有するパルス信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには第２信号が印加されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第２分離制御信号発生回路は、
前記第２分離制御信号が出力される出力ノードと外部電源電圧よりも高い昇圧電圧との間に接続される第１ＰＭＯＳトランジスタと、
前記出力ノードと前記外部電源電圧との間に直列接続される第１ＮＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタと、
前記出力ノードと接地電圧との間に直列接続される第２ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタとを備え、
前記第１ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタのゲートには第１信号が印加され、前記第２ＰＭＯＳトランジスタのゲートには前記第２区間に対応するパルス区間を有するパルス信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには第２信号が印加されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記制御信号発生回路は、
前記第２区間に対応するパルス区間を有するパルス信号及び第１信号に応答して前記第１制御信号を発生すると共に、前記パルス区間中に前記第１制御信号を活性化させる第１制御信号発生回路と、
前記パルス信号及び第２信号に応答して前記第２制御信号を発生すると共に、前記パルス区間中に前記第２制御信号を活性化させる第２制御信号発生回路とを備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１４】
前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第１制御信号発生回路は、
前記第１信号を反転させるインバータと、
前記インバータの出力信号と前記パルス信号との論理積を演算し、その結果を前記第１制御信号として与えるＡＮＤゲートとを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第２制御信号発生回路は、
前記第２信号を反転させるインバータと、
前記インバータの出力信号と前記パルス信号との論理積を演算し、その結果を前記第２制御信号として与えるＡＮＤゲートとを備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記第２スイッチ及び第３スイッチは、ＰＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１８】
前記第１制御信号発生回路は、
前記第１信号を反転させるインバータと、
前記インバータの出力信号と前記パルス信号との論理積を演算し、演算された信号を反転させてその結果を前記第１制御信号として与えるＮＡＮＤゲートとを備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記第２制御信号発生回路は、
前記第２信号を反転させるインバータと、
前記インバータの出力信号と前記パルス信号との論理積を演算し、演算された信号を反転させてその結果を前記第２制御信号として与えるＮＡＮＤゲートとを備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、センス増幅器の動作初期にビットライン対の負荷を遮断する回路を備える半導体メモリ装置に関する。
【０００２】
【従来の技術】
今まで、半導体メモリ装置は、大容量化、高速化、消費電力節減のために発展し続けている。特に、ＤＲＡＭにおいては、消費電力節減のために隣り合う二つのメモリセルアレイブロックによって共有される共有ビットラインセンス増幅器が使用され、共有ビットラインセンス増幅器の電源電圧としてメモリセルアレイ電源電圧が使用される。メモリセルアレイ電源電圧は外部から印加される電源電圧が内部において降下された電圧である。
【０００３】
図１は、従来のＤＲＡＭを示すものであり、図２は、図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【０００４】
図１を参照すれば、ビットラインセンス増幅器Ｓ１〜Ｓ４は隣り合う二つのメモリセルアレイブロック１１、１３によって共有される。第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉは初期に等化回路Ｅ１〜Ｅ４によってＶｂ１レベルに等化され、第２メモリセルアレイブロック１３に接続されたビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊは初期に等化回路Ｅ５〜Ｅ８によってＶｂ１レベルに等化される。
【０００５】
次に、図２に示されたように、初期に第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊは外部電源電圧Ｖｄｄレベルとなる。次に、例えば、第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなり、第２分離制御信号ＰＩＳＯｊが接地電圧Ｖｓｓレベルとなれば、第１分離トランジスタ対Ｔ１〜Ｔ８がターンオンされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオフされる。すなわち、第１メモリセルアレイブロック１１が選択され、第２メモリセルアレイブロック１３は選択されない。
【０００６】
次に、第１メモリセルアレイブロック１１のメモリセルのワードラインＷＬが昇圧電圧Ｖｐｐレベルとなり、センス増幅器制御信号ＬＡＰＧが論理”ロー”レベルとなり、センス増幅器制御信号の反転信号ＬＡＮＧが論理”ハイ”レベルとなれば、センス増幅器Ｓ１〜Ｓ４が動作し始める。すなわち、第１スイッチＳＷ１がターンオンされてメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給され、第２スイッチＳＷ２がターンオンされて接地電圧ＶＳＳがセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに供給される。これにより、センス増幅器Ｓ１〜Ｓ４は第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉのデータを感知して増幅する。
【０００７】
ところで、図２に示された方式では、センス増幅器Ｓ１〜Ｓ４の動作初期に略Ｖｐｐレベルを有するＰＩＳＯｉによって第１分離トランジスタ対Ｔ１〜Ｔ８が予めターンオンされるので、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が大きくなる。これにより、センス増幅器Ｓ１〜Ｓ４の動作特性が低下し、しかも増幅速度が遅くなる。
【０００８】
図３は、図１に示された従来のＤＲＡＭにおいて、センス増幅器の他の動作方式を示す波形図である。図３に示された方式は、図２に示された方式の短所を克服するよう改良されたものである。
【０００９】
図３に示された方式では、初期に第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊが外部電源電圧Ｖｄｄレベルとなった後、センス増幅器Ｓ１〜Ｓ４の動作初期に第１分離制御信号ＰＩＳＯｉは外部電源電圧Ｖｄｄレベルを保ち、第２分離制御信号ＰＩＳＯｊは接地電圧Ｖｓｓレベルとなる。センス増幅器Ｓ１〜Ｓ４の動作中期から第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなる。
【００１０】
このため、図３に示された方式では、センス増幅器Ｓ１〜Ｓ４の動作初期にはＶｄｄレベルを有するＰＩＳＯｉによって第１分離トランジスタ対Ｔ１〜Ｔ８が弱くターンオフされるので、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷がやや減る。これにより、センス増幅器Ｓ１〜Ｓ４の増幅速度が図２に示された方式に比べてやや速まる。
【００１１】
しかしながら、センス増幅器Ｓ１〜Ｓ４の動作初期に第１分離トランジスタ対Ｔ１〜Ｔ８が完全にはターンオフできないので、ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が十分に遮断できなくなる。その結果、センス増幅器Ｓ１〜Ｓ４の増幅速度が十分に高速化されないという短所がある。
【００１２】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、例えば、センス増幅器の動作初期にビットライン対の負荷を十分に遮断してセンス増幅器の増幅速度を十分に高速化することができる半導体メモリ装置を提供するところにある。
【００１３】
【課題を解決するための手段】
前記技術的課題を成し遂げるために、本発明の一面による半導体メモリ装置は、メモリセルアレイブロックと、ビットライン対と、センス増幅器と、分離トランジスタ対と、第１スイッチと、第２スイッチと、制御信号発生回路及び分離制御回路を備えることを特徴とする。
【００１４】
前記ビットライン対は前記メモリセルアレイブロックに接続され、前記センス増幅器は前記ビットライン対間の電圧差を感知して増幅する。前記分離トランジスタ対は分離制御信号に応答して前記ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる。前記第１スイッチはセンス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達し、前記第２スイッチは制御信号の活性化に応答して前記分離制御信号を前記センス増幅器の電源電圧ノードに伝達する。
【００１５】
特に、前記制御信号発生回路は前記制御信号を発生すると共に、前記センス増幅器の動作区間内の所定の第１区間中に前記制御信号を活性化させ、前記分離制御回路は前記分離制御信号を発生すると共に、前記制御信号が活性化された区間内の所定の第２区間中に前記分離制御信号伝送ラインをフローティングさせる。
【００１６】
前記技術的課題を成し遂げるために、本発明の他の一面による半導体メモリ装置は、第１及び第２メモリセルアレイブロックと、第１及び第２ビットライン対と、第１及び第２等化部と、センス増幅器と、第１及び第２分離トランジスタ対と、第１ないし第３スイッチと、制御信号発生回路及び分離制御回路を備えることを特徴とする。
【００１７】
前記第１ビットライン対は前記第１メモリセルアレイブロックに接続され、前記第２ビットライン対は前記第２メモリセルアレイブロックに接続される。前記第１等化部は第１等化信号に応答して前記第１ビットライン対を等化させ、前記第２等化部は第２等化信号に応答して前記第２ビットライン対を等化させる。前記センス増幅器は前記第１ビットライン対又は前記第２ビットライン対間の電圧差を感知して増幅する。前記第１分離トランジスタ対は第１分離制御信号に応答して前記第１ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させ、前記第２分離トランジスタ対は第２分離制御信号に応答して前記第２ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる。
【００１８】
前記第１スイッチはセンス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する。前記第２スイッチは第１制御信号の活性化に応答して前記第１分離制御信号を前記センス増幅器の電源電圧ノードに伝達し、前記第３スイッチは第２制御信号の活性化に応答して前記第２分離制御信号を前記センス増幅器の電源電圧ノードに伝達する。
【００１９】
特に、前記制御信号発生回路は前記第１制御信号及び第２制御信号を発生すると共に、前記センス増幅器の動作区間内の所定の第１区間中に前記第１制御信号又は前記第２制御信号を活性化させる。前記分離制御回路は前記第１分離制御信号及び第２分離制御信号を発生すると共に、前記第１制御信号が活性化される区間内の所定の第２区間中に前記第１分離制御信号伝送ラインをフローティング、または、前記第２制御信号が活性化される区間内の所定の第２区間中に前記第２分離制御信号伝送ラインをフローティングさせる。
【００２０】
好ましくは、前記制御信号発生回路は、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第２等化信号に応答して前記第１制御信号を発生すると共に、前記センス増幅器の動作区間内の前記第１区間中に前記第１制御信号を活性化させる第１制御信号発生回路と、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第１等化信号に応答して前記第２制御信号を発生すると共に、前記第１区間中に前記第２制御信号を活性化させる第２制御信号発生回路とを備える。
【００２１】
好ましくは、前記分離制御回路は、第１分離制御信号発生回路及び第２分離制御信号発生回路を備える。前記第１分離制御信号発生回路は前記第１分離制御信号を発生すると共に、前記第１制御信号が活性化される区間内の前記第２区間中に前記第１分離制御信号伝送ラインをフローティングさせる。前記第２分離制御信号発生回路は前記第２分離制御信号を発生すると共に、前記第２制御信号が活性化される区間内の前記第２区間中に前記第２分離制御信号伝送ラインをフローティングさせる。
【００２２】
好ましくは、前記制御信号発生回路は、前記第２区間に当たるパルスを有する所定のパルス信号及び所定の第１信号に応答して前記第１制御信号を発生すると共に、前記パルス区間中に前記第１制御信号を活性化させる第１制御信号発生回路と、前記パルス信号及び所定の第２信号に応答して前記第２制御信号を発生すると共に、前記パルス区間中に前記第２制御信号を活性化させる第２制御信号発生回路とを備える。
【００２３】
好ましくは、前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタである。
【００２４】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって成し遂げられる目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２５】
以下、添付した図面に基づき、本発明の好ましい実施形態を説明することによって本発明を詳述する。図中、同一の要素には同一の参照符号を使用した。
【００２６】
図４は、本発明の第１実施形態によるＤＲＡＭを示すものである。ここでは、説明の簡略化のために、二つのメモリセルアレイブロック及びその回路図のみ示す。
【００２７】
図４を参照すれば、本発明の第１実施形態によるＤＲＡＭは、第１メモリセルアレイブロック４１、第１メモリセルアレイブロック４１に接続される第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉ、及び第１等化信号ＰＥＱｉに応答して第１ビットライン対を等化させる第１等化回路Ｅ１〜Ｅ４を備える。また、本発明の第１実施形態によるＤＲＡＭは、第２メモリセルアレイブロック４３、第２メモリセルアレイブロック４３に接続される第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ、及び第２等化信号ＰＥＱｊに応答して第２ビットライン対を等化させる第２等化回路Ｅ５〜Ｅ８を備える。
【００２８】
また、本発明の第１実施形態によるＤＲＡＭは、第１分離トランジスタ対Ｔ１〜Ｔ８、第２分離トランジスタ対Ｔ９〜Ｔ１６、共有センス増幅器Ｓ１〜Ｓ４、第１スイッチＳＷ１及び第２スイッチＳＷ２を備える。
【００２９】
第１分離トランジスタ対Ｔ１〜Ｔ８は第１分離制御信号ＰＩＳＯｉに応答して第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。第２分離トランジスタ対Ｔ９〜Ｔ１６は第２分離制御信号ＰＩＳＯｊに応答して第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。分離トランジスタ対Ｔ１〜Ｔ１６は、ＮＭＯＳトランジスタである。
【００３０】
第１スイッチＳＷ１はＰＭＯＳトランジスタであり、センス増幅器制御信号ＬＡＰＧに応答してメモリセルアレイ電源電圧Ｖａｒｒａｙをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する。第２スイッチＳＷ２はＮＭＯＳトランジスタであり、センス増幅器制御信号ＬＡＰＧの反転信号ＬＡＮＧに応答して接地電圧ＶＳＳをセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに伝達する。メモリセルアレイ電源電圧Ｖａｒｒａｙは外部から印加される電源電圧ＶｄｄがＤＲＡＭの内部において電圧降下されたものである。
【００３１】
共有センス増幅器Ｓ１〜Ｓ４は各々の第１ビットライン対又は各々の第２ビットライン対間の電圧差を感知して増幅する。例えば、第１分離制御信号ＰＩＳＯｉが接地電圧Ｖｓｓレベルとなり、第２分離制御信号ＰＩＳＯｊが外部電源電圧Ｖｄｄのレベルよりも高い昇圧電圧Ｖｐｐレベルとなる場合、第１分離トランジスタ対Ｔ１〜Ｔ８はターンオフされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオンされる。これにより、第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とは分離され、第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とは接続される。このため、共有センス増幅器Ｓ１〜Ｓ４は各々の第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ間の電圧差を感知して増幅する。
【００３２】
以上の構成要素は通常のＤＲＡＭのそれと同一であり、当業者にとって周知である。また、等化回路Ｅ１〜Ｅ８及びセンス増幅器Ｓ１〜Ｓ４の構成及び動作も当業者にとって周知であるため、ここでは詳細な説明を省く。
【００３３】
特に、本発明の第１実施形態によるＤＲＡＭは、センス増幅器Ｓ１〜Ｓ４の動作初期にビットライン対の負荷を十分に遮断してセンス増幅器Ｓ１〜Ｓ４の増幅速度を速めるために、第３スイッチＳＷ３、第４スイッチＳＷ４、制御信号発生回路４７Ａ及び分離制御回路４５をさらに備える。第１実施形態によるＤＲＡＭにおいては、第３スイッチＳＷ３、第４スイッチＳＷ４及び制御信号発生回路４７Ａがメモリセルアレイブロックの間に位置する連結領域(conjunction region)に配される。分離制御回路４５は周辺回路領域に配される。
【００３４】
第３スイッチＳＷ３は第１制御信号ＣＮＴ１の活性化に応答して第１分離制御信号ＰＩＳＯｉをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する。第４スイッチＳＷ４は第２制御信号ＣＮＴ２の活性化に応答して第２分離制御信号ＰＩＳＯｊをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する。ここで、第３スイッチＳＷ３及び第４スイッチＳＷ４はＮＭＯＳトランジスタである。
【００３５】
制御信号発生回路４７Ａは第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を発生すると共に、センス増幅器Ｓ１〜Ｓ４の動作区間内の所定の第１区間中に第１制御信号ＣＮＴ１又は第２制御信号ＣＮＴ２を活性化させる。第１区間は、図５のタイミング図において、ＣＮＴ１の論理”ハイ”区間に当たる。
【００３６】
分離制御回路４５は第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊを発生する。特に、分離制御回路４５は、第１制御信号ＣＮＴ１が活性化される第１区間中にはセンス増幅器Ｓ１〜Ｓ４の動作初期、すなわち前記第１区間内の所定の第２区間中にパルス信号ＰＳによって第１分離制御信号ＰＩＳＯｉを伝送する伝送ラインをフローティングさせる。すなわち、パルス信号ＰＳのパルス区間（第２区間）中に第１分離制御信号ＰＩＳＯｉを伝送する伝送ラインをフローティングさせることにより、電荷が補充されなくなる。
【００３７】
また、分離制御回路４５は第２制御信号ＣＮＴ２が活性化される第１区間中にはセンス増幅器Ｓ１〜Ｓ４の動作初期、すなわち前記第１区間内の所定の第２区間中にパルス信号ＰＳによって第２分離制御信号ＰＩＳＯｊを伝送する伝送ラインをフローティングさせる。すなわち、パルス信号ＰＳのパルス区間（第２区間）中に第２分離制御信号ＰＩＳＯｊを伝送する伝送ラインをフローティングさせることにより、電荷が補充されなくなる。
【００３８】
第２区間は、図６のタイミング図において、パルス信号ＰＳの論理”ハイ”パルス区間に当たる。
【００３９】
このため、センス増幅器Ｓ１〜Ｓ４の動作初期に第１分離制御信号ＰＩＳＯｉ伝送ラインがフローティングされる区間中に第１分離制御信号ＰＩＳＯｉ伝送ラインの電荷が第３スイッチＳＷ３及びセンス増幅器Ｓ１〜Ｓ４を介して速く放電される。また、センス増幅器Ｓ１〜Ｓ４の動作初期に第２分離制御信号ＰＩＳＯｊ伝送ラインがフローティングされる区間中に第２分離制御信号ＰＩＳＯｊ伝送ラインの電荷が第４スイッチＳＷ４及びセンス増幅器Ｓ１〜Ｓ４を介して速く放電される。
【００４０】
このため、本発明の第１実施形態による半導体メモリ装置においては、図７に示されたように、センス増幅器Ｓ１〜Ｓ４の動作初期にＰＩＳＯｉ（又はＰＩＳＯｊ）のレベルが外部電源電圧Ｖｄｄのそれよりも十分に低くなる。これにより、第１分離トランジスタ対Ｔ１〜Ｔ８が完全にターンオフされてビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が十分に遮断され、その結果、センス増幅器Ｓ１〜Ｓ４の増幅速度が十分に速まる。
【００４１】
制御信号発生回路４７Ａは、第１制御信号ＣＮＴ１を発生する第１制御信号発生回路６１及び第２制御信号ＣＮＴ２を発生する第２制御信号発生回路６３を備える。第１制御信号発生回路６１はセンス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第２等化信号ＰＥＱｊに応答して第１制御信号ＣＮＴ１を発生する。第２制御信号発生回路６３はセンス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第１等化信号ＰＥＱｉに応答して第２制御信号ＣＮＴ２を発生する。
【００４２】
第１制御信号発生回路６１はＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ２を含んでなる。ＰＭＯＳトランジスタＰ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第１制御信号ＣＮＴ１の出力される出力ノードに接続される。ＮＭＯＳトランジスタＮ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他方が前記出力ノードに接続される。ＮＭＯＳトランジスタＮ２はソース及びドレインの内の一方が前記出力ノードに接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００４３】
第２制御信号発生回路６３はＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３及びＮＭＯＳトランジスタＮ４を含んでなる。ＰＭＯＳトランジスタＰ２はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第２制御信号ＣＮＴ２の出力される出力ノードに接続される。ＮＭＯＳトランジスタＮ３はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他方が前記出力ノードに接続される。ＮＭＯＳトランジスタＮ４はソース及びドレインの内の一方が前記出力ノードに接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００４４】
分離制御回路４５は第１分離制御信号発生回路５１及び第２分離制御信号発生回路５３を備える。第１分離制御信号発生回路５１は制御信号ＢＬＥＱｊ，ＢＬＳｉＤＰ及びパルス信号ＰＳに応答して第１分離制御信号ＰＩＳＯｉを発生すると共に、パルス信号ＰＳのパルス区間中に第１分離制御信号ＰＩＳＯｉを伝送する伝送ラインをフローティングさせる。第２分離制御信号発生回路５３は制御信号ＢＬＥＱｉ，ＢＬＳｊＤＰ及びパルス信号ＰＳに応答して第２分離制御信号ＰＩＳＯｊを発生すると共に、パルス信号ＰＳのパルス区間中に第２分離制御信号ＰＩＳＯｊを伝送する伝送ラインをフローティングさせる。
【００４５】
第１分離制御信号発生回路５１はＰＭＯＳトランジスタＰ３，Ｐ４，Ｐ５及びＮＭＯＳトランジスタＮ５，Ｎ６，Ｎ７を含んでなる。ＰＭＯＳトランジスタＰ３は第１分離制御信号ＰＩＳＯｉが出力される出力ノードと外部電源電圧Ｖｄｄよりも高い昇圧電圧Ｖｐｐとの間に接続され、ＰＭＯＳトランジスタＰ３のゲートには所定の信号ＢＬＳｉＤＰが印加される。ＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ４及びＰＭＯＳトランジスタＰ５は前記出力ノードと外部電源電圧Ｖｄｄとの間に直列接続され、ＮＭＯＳトランジスタＮ６及びＮＭＯＳトランジスタＮ７は前記出力ノードと接地電圧Ｖｓｓとの間に直列接続される。ＮＭＯＳトランジスタＮ５及びＮＭＯＳトランジスタＮ７のゲートには所定の信号ＢＬＳｉＤＰが印加され、ＰＭＯＳトランジスタＰ４のゲートには前記第２区間に当たるパルスを有する所定のパルス信号ＰＳが印加され、ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ６のゲートには所定の信号ＢＬＥＱｊが印加される。
【００４６】
第２分離制御信号発生回路５３はＰＭＯＳトランジスタＰ６，Ｐ７，Ｐ８及びＮＭＯＳトランジスタＮ８，Ｎ９，Ｎ１０を含んでなる。ＰＭＯＳトランジスタＰ６は第２分離制御信号ＰＩＳＯｊが出力される出力ノードと外部電源電圧Ｖｄｄよりも高い昇圧電圧Ｖｐｐとの間に接続され、ＰＭＯＳトランジスタＰ６のゲートには所定の信号ＢＬＳｊＤＰが印加される。ＮＭＯＳトランジスタＮ８、ＰＭＯＳトランジスタＰ７及びＰＭＯＳトランジスタＰ８は前記出力ノードと外部電源電圧Ｖｄｄとの間に直列接続され、ＮＭＯＳトランジスタＮ９及びＮＭＯＳトランジスタＮ１０は前記出力ノードと接地電圧Ｖｓｓとの間に直列接続される。ＮＭＯＳトランジスタＮ８及びＮＭＯＳトランジスタＮ１０のゲートには所定の信号ＢＬＳｊＤＰが印加され、ＰＭＯＳトランジスタＰ７のゲートには前記第２区間に当たるパルスを有する所定のパルス信号ＰＳが印加され、ＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ９のゲートには所定の信号ＢＬＥＱｉが印加される。
【００４７】
図５は、図４に示された制御信号発生回路４７Ａの動作タイミング図であり、図６は、図４に示された分離制御回路４５の動作タイミング図であり、図７は、図４の本発明の第１実施形態によるＤＲＡＭにおけるセンス増幅器Ｓ１〜Ｓ４の動作を示す波形図である。以下、図５ないし図７に基づき、制御信号発生回路４７Ａ、分離制御回路４５及びセンス増幅器Ｓ１〜Ｓ４の動作についてさらに詳述する。
【００４８】
図５に示されたように、プリチャージ状態では第１等化信号ＰＥＱｉ及び第２等化信号ＰＥＱｊが論理”ハイ”となり、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となる。これにより、制御信号発生回路４７ＡにおいてＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオフされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオンされる。従って、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２は共に論理”ロー”となる。
【００４９】
その結果、図４に示された第３スイッチＳＷ３及び第４スイッチＳＷ４はターンオフされ、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となって第１スイッチＳＷ１及び第２スイッチＳＷ２もターンオフされ、その結果、図４に示されたセンス増幅器Ｓ１〜Ｓ４は動作しない。
【００５０】
次に、例えば図５に示されたように、第２等化信号ＰＥＱｊは論理”ハイ”を保ち、第１等化信号ＰＥＱｉは論理”ロー”となり、センス増幅器制御信号ＬＡＰＧは論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ハイ”となれば、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオンされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオフされる。これにより、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を介して第２等化信号ＰＥＱｊの論理”ハイ”値が伝達され、第１制御信号ＣＮＴ１が論理”ハイ”となる。また、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３を介して第１等化信号ＰＥＱｉの論理”ロー”値が伝達され、第２制御信号ＣＮＴ２は論理”ロー”となる。
【００５１】
その結果、図４に示された第３スイッチＳＷ３がターンオンされ、第４スイッチＳＷ４はターンオフされる。この時、センス増幅器制御信号ＬＡＰＧは論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ハイ”となるために、第１スイッチＳＷ１及び第２スイッチＳＷ２はターンオンされる。このため、第３スイッチＳＷ３を介して第１分離制御信号ＰＩＳＯｉがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第１スイッチＳＷ１を介してメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第２スイッチＳＷ２を介して接地電圧Ｖｓｓがセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに伝達されてセンス増幅器Ｓ１〜Ｓ４が動作し始める。
【００５２】
第２等化信号ＰＥＱｊが論理”ロー”となり、第１等化信号ＰＥＱｉが論理”ハイ”となる場合には第１制御信号ＣＮＴ１が論理”ロー”となり、第２制御信号ＣＮＴ２は論理”ハイ”となる。その結果、図４に示された第３スイッチＳＷ３がターンオフされ、第４スイッチＳＷ４はターンオンされる。このため、第４スイッチＳＷ４を介して第２分離制御信号ＰＩＳＯｊがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達される。
【００５３】
一方、分離制御回路４５においては、例えば初期にＢＬＥＱｊは論理”ロー”に、ＢＬＳｉＤＰは論理”ハイ”に、ＰＳは論理”ロー”に、ＢＬＥＱｉは論理”ロー”に、そしてＢＬＳｊＤＰは論理”ハイ”になる。これにより、第１分離制御信号発生回路５１においてはＰ３及びＮ６はターンオフされ、Ｐ４，Ｐ５，Ｎ５及びＮ７はターンオンされてＰＩＳＯｉがＶｄｄレベルとなる。また、第２分離制御信号発生回路５３においてはＰ６及びＮ９はターンオフされ、Ｐ７，Ｐ８，Ｎ８及びＮ１０はターンオンされてＰＩＳＯｊもＶｄｄレベルとなる。
【００５４】
次に、ＢＬＥＱｊは論理”ロー”を保ち、ＢＬＳｉＤＰ及びＢＬＳｊＤＰは論理”ハイ”を保ち、ＰＳが論理”ハイ”となり、ＢＬＥＱｉが論理”ハイ”となれば、第１分離制御信号発生回路５１においてはＰ５，Ｎ５及びＮ７はターンオンされてもＰ３，Ｐ４，Ｎ６はターンオフされるために、ＰＩＳＯｉを伝送する伝送ラインがフローティングされる。すなわち、ＰＳの論理”ハイ”パルス区間中にＰＩＳＯｉ伝送ラインがフローティングされる。第２分離制御信号発生回路５３においてはＮ９及びＮ１０がターンオンされるために、ＰＩＳＯｊが接地電圧Ｖｓｓレベルとなる。
【００５５】
これにより、ＰＩＳＯｉ伝送ラインがフローティングされる区間中にはＰＩＳＯｉ伝送ラインに電荷が補充されなくなる。従って、前述したように、ＰＩＳＯｉ伝送ラインがフローティングされる区間中にはＰＩＳＯｉ伝送ラインの電荷がターンオンされた第３スイッチＳＷ３及びセンス増幅器Ｓ１〜Ｓ４を介して速く放電され、ＰＩＳＯｉの電圧レベルが外部電源電圧Ｖｄｄのそれよりも十分に低くなる（図７のａ部分）。図７にセンス増幅器Ｓ１〜Ｓ４の動作時のＰＩＳＯｉ及びＰＩＳＯｊの電圧レベルの変化を示す。
【００５６】
次に、図６に示されたように、ＢＬＥＱｊは論理”ロー”を保ち、ＢＬＳｊＤＰ及びＢＬＥＱｉは論理”ハイ”を保ち、ＢＬＳｉＤＰは論理”ロー”となり、ＰＳが論理”ロー”となれば、Ｐ３がターンオンされてＰＩＳＯｉは昇圧電圧Ｖｐｐレベルとなる。ＰＩＳＯｊは接地電圧Ｖｓｓレベルを保つ。
【００５７】
従って、本発明の第１実施形態による半導体メモリ装置においては、センス増幅器Ｓ１〜Ｓ４の動作初期に外部電源電圧Ｖｄｄのレベルよりも十分に低くなったＰＩＳＯｉによって第１分離トランジスタ対Ｔ１〜Ｔ８が完全にターンオフされる。これにより、センス増幅器Ｓ１〜Ｓ４の動作初期にビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が十分に遮断され、その結果、センス増幅器Ｓ１〜Ｓ４の増幅速度が十分に速まるといった長所がある。
【００５８】
ＰＩＳＯｉ（又はＰＩＳＯｊ）の電荷のセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡへの放電はビットラインＢＬのレベルがＶｄｄ−Ｖｔｈｎとなるまで続き、このレベルを超える場合には自動的にＮＭＯＳトランジスタＳＷ３，ＳＷ４がターンオフされる。ここで、ＶｔｈｎはＮＭＯＳトランジスタＳＷ３，ＳＷ４のしきい電圧である。
【００５９】
図８は、本発明の第２実施形態によるＤＲＡＭを示すものである。
【００６０】
図８を参照すれば、本発明の第２実施形態によるＤＲＡＭは、第１実施形態によるＤＲＡＭとは異なって、第３スイッチＳＷ３及び第４スイッチＳＷ４が周辺回路領域に配され、制御信号発生回路４７Ｂも周辺回路領域に配される。また、制御信号発生回路４７Ｂの構成が第１実施形態による制御信号発生回路４７Ａのそれとは異なる。この以外の構成要素は第１実施形態のそれと同一である。
【００６１】
第３スイッチＳＷ３及び第４スイッチＳＷ４はＮＭＯＳトランジスタである。
制御信号発生回路４７Ｂはパルス信号ＰＳ及び信号ＢＬＥＱｊに応答して第１制御信号ＣＮＴ１を発生する第１制御信号発生回路７１と、パルス信号ＰＳ及び信号ＢＬＥＱｉに応答して第２制御信号ＣＮＴ２を発生する第２制御信号発生回路７３とを備える。
【００６２】
第１制御信号発生回路７１は信号ＢＬＥＱｊを反転させるインバータＩ２と、インバータＩ２の出力信号とパルス信号ＰＳとの論理積を演算し、その結果を第１制御信号ＣＮＴ１として与えるＡＮＤゲートＡＮＤ２とを含んでなる。第２制御信号発生回路７３は信号ＢＬＥＱｉを反転させるインバータＩ１と、インバータＩ１の出力信号とパルス信号ＰＳとの論理積を演算し、その結果を第２制御信号ＣＮＴ２として与えるＡＮＤゲートＡＮＤ１とを含んでなる。
【００６３】
図９は、図８に示された制御信号発生回路４７Ｂの動作タイミング図である。
【００６４】
図９を参照すれば、初期にＢＬＥＱｊが論理”ロー”に、ＰＳが論理”ロー”に、そしてＢＬＥＱｉが論理”ロー”になれば、ＣＮＴ１及びＣＮＴ２は共に論理”ロー”となる。次に、ＢＬＥＱｊは論理”ロー”を保ち、ＰＳが論理”ハイ”となり、ＢＬＥＱｉが論理”ハイ”となれば、ＣＮＴ１は論理”ハイ”となり、ＣＮＴ２は論理”ロー”となる。すなわち、ＣＮＴ１はパルス信号ＰＳと同一の信号となり、ＣＮＴ１の論理”ハイ”パルス区間はＰＩＳＯｉ伝送ラインがフローティングされる区間と同一である。
【００６５】
従って、本発明の第２実施形態による半導体メモリ装置においては、ＰＩＳＯｉ伝送ラインがフローティングされる区間中にのみ、すなわちＣＮＴ１の論理”ハイ”パルス区間中にのみ第３スイッチＳＷ３がターンオンされる。第２実施形態による半導体メモリ装置の基本的な動作は第１実施形態による半導体メモリ装置のそれと同一なため、ここでは詳細な説明を省く。
【００６６】
図１０は、本発明の第３実施形態によるＤＲＡＭを示すものである。
【００６７】
図１０を参照すれば、本発明の第３実施形態によるＤＲＡＭにおいては、第３スイッチＳＷ３及び第４スイッチＳＷ４がＰＭＯＳトランジスタとなっているため、制御信号発生回路４７Ｃの構成が第２実施形態の制御信号発生回路４７Ｂの構成とは異なる。第３スイッチＳＷ３、第４スイッチＳＷ４及び制御信号発生回路４７Ｃは周辺回路領域に配される。この以外の構成要素は第１実施形態及び第２実施形態と同一である。
【００６８】
制御信号発生回路４７Ｃは、パルス信号ＰＳ及び信号ＢＬＥＱｊに応答して第１制御信号ＣＮＴ１を発生する第１制御信号発生回路８１と、パルス信号ＰＳ及び信号ＢＬＥＱｉに応答して第２制御信号ＣＮＴ２を発生する第２制御信号発生回路８３とを備える。
【００６９】
第１制御信号発生回路８１は信号ＢＬＥＱｊを反転させるインバータＩ４と、インバータＩ４の出力信号とパルス信号ＰＳとの論理積を演算し、その結果を反転させて第１制御信号ＣＮＴ１として与えるＮＡＮＤゲートＮＤ２とを含んでなる。第２制御信号発生回路８３は信号ＢＬＥＱｉを反転させるインバータＩ３と、インバータＩ３の出力信号とパルス信号ＰＳとの論理積を演算し、その結果を反転させて第２制御信号ＣＮＴ２として与えるＮＡＮＤゲートＮＤ１とを含んでなる。
【００７０】
図１１は、図１０に示された制御信号発生回路４７Ｃの動作タイミング図である。
【００７１】
図１１を参照すれば、初期にＢＬＥＱｊが論理”ロー”に、ＰＳが論理”ロー”に、そしてＢＬＥＱｉが論理”ロー”になれば、ＣＮＴ１及びＣＮＴ２は共に論理”ハイ”となる。次に、ＢＬＥＱｊは論理”ロー”を保ち、ＰＳが論理”ハイ”となり、そしてＢＬＥＱｉが論理”ハイ”となれば、ＣＮＴ１は論理”ロー”となり、ＣＮＴ２は論理”ハイ”となる。すなわち、ＣＮＴ１はパルス信号ＰＳの反転信号となり、ＣＮＴ１の論理”ロー”パルス区間はＰＩＳＯｉ伝送ラインがフローティングされる区間と同一である。
【００７２】
従って、本発明の第３実施形態による半導体メモリ装置においては、ＰＩＳＯｉ伝送ラインがフローティングされる区間中にのみ、すなわちＣＮＴ１の論理”ロー”パルス区間中にのみ第３スイッチＳＷ３がターンオンされる。第３実施形態による半導体メモリ装置の基本的な動作は第１実施形態による半導体メモリ装置のそれと同一なため、ここでは詳細な説明を省く。
【００７３】
以上、図面及び明細書において本発明の最適の実施形態が開示された。また、ここで特定の用語が使用されたが、これは単に本発明を具体的に説明するためのものであって、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するためのものではない。従って、この技術分野の当業者ならば、これより各種の変形及び均等な他の実施形態が可能であるということは理解できるであろう。
よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００７４】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置においては、例えば、センス増幅器の動作初期にビットライン対の負荷が十分に遮断されるので、センス増幅器の増幅速度が高速化されるという長所がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭを示すものである。
【図２】図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【図３】図１に示された従来のＤＲＡＭにおけるセンス増幅器の他の動作方式を示す波形図である。
【図４】本発明の第１実施形態によるＤＲＡＭを示すものである。
【図５】図４に示された制御信号発生回路の動作タイミング図である。
【図６】図４に示された分離制御回路の動作タイミング図である。
【図７】図４のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【図８】本発明の第２実施形態によるＤＲＡＭを示すものである。
【図９】図８に示された制御信号発生回路の動作タイミング図である。
【図１０】本発明の第３実施形態によるＤＲＡＭを示すものである。
【図１１】図１０に示された制御信号発生回路の動作タイミング図である。
【符号の説明】
Ｅ１〜Ｅ４  第１等化回路
Ｅ５〜Ｅ８  第２等化回路
Ｔ１〜Ｔ８  第１分離トランジスタ対
Ｔ９〜Ｔ１６ 第２分離トランジスタ対
Ｓ１〜Ｓ４  共有センス増幅器
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
【図１】
0004624636.tif 000002
【図２】
0004624636.tif 000003
【図３】
0004624636.tif 000004
【図４】
0004624636.tif 000005
【図５】
0004624636.tif 000006
【図６】
0004624636.tif 000007
【図７】
0004624636.tif 000008
【図８】
0004624636.tif 000009
【図９】
0004624636.tif 000010
【図１０】
0004624636.tif 000011
【図１１】
0004624636.tif 000012