(57)【特許請求の範囲】
【請求項１】
画像センサ中の画素デバイスから低ノイズで読み出しを行う方法であって、前記画像センサが、前記画素デバイスのリセットを制御するリセット制御ループを有するリセット回路を含み、前記リセット制御ループが比較モジュールおよびスイッチを含み、前記比較モジュールが、前記リセット回路の外部で生成されたリセット信号を受ける第１入力と、読み出しノードからの読み出し信号をフィードバック信号として受ける第２入力とを含み、前記読み出しノードが前記スイッチおよび前記画素デバイスの出力にそれぞれ結合されており、前記方法は、
（ａ）前記リセット信号を前記フィードバック信号と比較するステップと、
（ｂ）前記リセット信号と前記フィードバック信号との間で検出された差に応答して前記スイッチをオンおよびオフに切り換えるステップと、
（ｃ）前記スイッチがオフに切り換わったことに応答して前記リセット制御ループ内の容量性分圧器によって前記リセット制御ループを制御するステップであって、前記容量性分圧器は前記スイッチの重なり容量と前記画素デバイスの容量とを結合して形成され、前記フィードバック信号が前記読み出しノードにおけるノイズを低減する、ステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、前記スイッチは、前記リセット信号が前記読み出し信号を超過することに応答してオンに切り換えられ、前記スイッチは、前記読み出し信号が前記リセット信号を超過することに応答してオフに切り換えられる方法。
【請求項３】
請求項１記載の方法であって、更に、前記比較モジュールの出力の帯域を制限するステップを含む方法。
【請求項４】
請求項１記載の方法において、前記リセット信号は、時点ｔ１における第１電圧レベルから時点ｔ２における第２電圧レベルまで、所定の遷移速度で遷移する方法。
【請求項５】
請求項４記載の方法において、前記リセット信号は、約０．１Ｖ／μｓないし約２Ｖ／μｓの範囲の速度で遷移する方法。
【請求項６】
画素デバイスのリセットを制御するリセット制御ループを有するリセット回路であって、
前記リセット制御ループが、
読み出しノードに結合され、前記画素デバイスをリセットするスイッチであって、前記読み出しノードがフィードバック信号を供給する、スイッチと、
前記スイッチ、前記フィードバック信号、および、前記リセット回路の外部で生成されたリセット信号に結合された比較モジュールであって、前記フィードバック信号と前記リセット信号との間で検出された差に応答して前記スイッチをオンおよびオフに切り換える、比較モジュールと、
を備え、
前記スイッチの重なり容量と前記画素デバイスの容量とが、前記フィードバック信号に結合された容量性分圧器を構成し、
前記スイッチがオフに切り換わったことに応答して前記容量性分圧器により前記リセット制御ループが制御されて、前記フィードバック信号が前記読み出しノードにおけるノイズを低減する、リセット回路。
【請求項７】
請求項６記載のリセット回路において、前記比較モジュールは、複数の入力および出力を有する少なくとも１つの増幅器を含み、該増幅器は、第１電圧源に結合されリセット電圧を受ける第１入力と、前記読み出しノードに結合され読み出し電圧を受ける第２入力とを有する、リセット回路。
【請求項８】
請求項７記載のリセット回路において、前記スイッチは、複数の端子を有する少なくとも１つのトランジスタを含み、該トランジスタは、前記増幅器の出力に結合され、前記読み出し電圧および前記リセット電圧間で検出された差に応答して前記トランジスタをオンおよびオフに切り換える第１端子と、前記読み出しノードに結合され前記画素デバイスをリセットする第２端子とを有する、リセット回路。
【請求項９】
請求項６記載のリセット回路において、前記比較モジュールが帯域を制限されているリセット回路。
【請求項１０】
請求項６記載のリセット回路において、前記読み出しノードを読み出し回路に結合したリセット回路。
【請求項１１】
請求項７記載のリセット回路において、前記トランジスタはＮＭＯＳトランジスタであるリセット回路。
【請求項１２】
請求項６記載のリセット回路において、前記スイッチは、前記リセット電圧が前記読み出し電圧を超過することに応答してオンとなり、前記スイッチは、前記読み出し電圧が前記リセット電圧を超過することに応答してオフとなる、リセット回路。
【請求項１３】
請求項６記載のリセット回路において、前記スイッチは、前記リセット電圧が前記読み出し電圧を超過することに応答してオフとなり、前記スイッチは、前記読み出し電圧が前記リセット電圧を超過することに応答してオンとなる、リセット回路。
【請求項１４】
請求項８記載のリセット回路において、前記トランジスタは電圧を引き上げることのみが可能であるリセット回路。
【請求項１５】
請求項６記載のリセット回路であって、更に、前記画素デバイスをリセットする外部リセット回路を含むリセット回路。
【請求項１６】
請求項６記載のリセット回路であって、更に、前記比較モジュールに結合され、前記読み出しノードにおける電圧を所定の基準レベルに引き込む電圧パルスを供給するパルス回路を含む、リセット回路。
【請求項１７】
請求項６記載のリセット回路であって、更に、前記読み出しノードと前記比較モジュールの出力とに結合された前記スイッチの入力を分離する第２スイッチを含む、リセット回路。
【請求項１８】
画素デバイスのリセットを制御するリセット制御ループを有するリセット回路であって、
前記リセット制御ループが、
少なくとも第１端子および第２端子を有するスイッチであって、該スイッチの該第１端子が、前記画素デバイスと、読み出しノード電圧を供給する読み出しノードとに結合された、スイッチと、
前記スイッチの前記第２端子に結合され、前記スイッチを制御する出力電圧を供給する出力を有する比較モジュールであって、該比較モジュールは少なくとも第１入力および第２入力を有し、該第１入力が前記読み出しノード電圧を受け、該第２入力が、前記リセット回路の外部で生成されたリセット信号を受け、前記比較モジュールは、前記リセット信号および前記読み出しノード電圧を比較し、前記読み出しノード電圧および前記リセット信号間の差に応答して前記出力電圧を供給する、比較モジュールと、
を備え、
前記読み出しノード電圧は、前記スイッチの重なり容量と前記画素デバイスの容量とが結合されて形成された容量性分圧器に結合され、
前記スイッチがオフに切り換わったことに応答して前記容量性分圧器により前記リセット制御ループが制御されて、前記読み出しノードにおけるノイズを低減する、リセット回路。
【請求項１９】
請求項１８記載のリセット回路において、前記読み出しノード電圧はノイズであり、前記読み出しノード電圧は前記画素デバイスがオフのときにのみ前記容量性分圧器に結合される、リセット回路。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、画像センサに関し、更に特定すれば、画像センサにおける画素リセット・ノイズの低減に関する。
【０００２】
（発明の背景）
画像センサの用途では、画像センサをその他の回路と統合し、当該画像センサを駆動し、チップ上で信号処理を行うことが増々重要になりつつある。理想的には、オンチップ回路の画像センサとの統合により、低ノイズ、遅れまたはスミアの解消、良好なブルーミング制御(blooming control)、ランダム・アクセス、簡素なクロック、および高速読み出し速度を備え、高い撮像性能が得られて然るべきであろう。
【０００３】
これらの要件を満たすために、相補金属酸化物半導体（ＣＭＯＳ）技術のようなオンチップ回路技術と適合性のある画像センサが開発されている。既に実証されているＣＭＯＳ適合技術の１つに、アクティブ画素センサ（ＡＰＳ：active pixel sensor）技術がある。これには、増幅ＭＯＳ画像（ＡＭＩ：amplified MOS image）、電荷変調デバイス（ＣＭＤ：charge modulation device）、バルク電荷変調デバイス（ＢＣＭＤ：bulk charge modulated device）、およびベース格納画像センサ（ＢＡＳＩＳ：base stored image sensor）が含まれる。ＡＭＩはＣＭＯＳとの適合性があるが、このデバイスにはノイズおよび遅れが多いという問題があり、高解像度の用途には適していない。ＣＭＤ、ＢＣＭＤおよびＢＡＳＩＳは、ＣＭＯＳ技術と適合させることが可能である。これらのデバイスは追加の製造工程を必要とするのが通例であり、かかるデバイスが電荷結合デバイス（ＣＣＤ）、即ち、画像センサで優位に立つ技術に対抗して成功を収めるのは困難である。例えば、S. Mendis et al., "Progress in CMOS Active Pixel Image Sensor"（ＣＭＯＳアクティブ画素画像センサにおける進展、Preceedings of SPIE, pp 1-2, (San Jose, CA), １９９４年２月）を参照のこと。
【０００４】
ＣＭＯＳ画像センサにおけるノイズは、ＣＣＤにおけるノイズよりもはるかに大きいのが通例である。このノイズは、固定パターンまたは一時的のいずれかに分類することができる。固定パターン・ノイズは、画素対画素のオフセットおよび利得補正を用いることによって解消可能である。一方、一時的ノイズは、画像データに追加された後では、除去できないのが通例である。したがって、ＣＭＯＳ画像センサにおいて一時的ノイズを低減する技法を開発しなければならない。
【０００５】
標準的なＡＰＳにおける一時的ノイズはよく知られている。最も大きい一時的ノイズ成分は、画素をリセットすることによって発生し、ｋＴ／ｃ程度である。ＣＣＤでは、一時的リセット・ノイズは、相関二重サンプリング（ＣＤＳ：correlated double sampling）を用いることによって解消することができる。これについては、Nobusada et al., "Frame Interline CCD Sensor for HDTV Camera"（ＨＤＴＶカメラ用フレーム・インターラインＣＣＤセンサ、ISSCC Digest of Technical Papers (San Francisco, CA, USA), １９８９年２月）に記載されている。あいにく、サイズの制限のため、画素レベルのＣＤＳはＡＰＳに用いることはできない。
【０００６】
更に最近になって、一時的リセット・ノイズをｋＴ／２ｃに低減し、しかも遅れが増大しない技法が開発された。B. Pain et al., "Analysis and Enhancement of Low-light-level Performance of Photodiode-type CMOS Active Pixel Images Operated With Sub-threshold Reset"（サブスレシホルド・リセットで動作するフォトダイオード型ＣＭＯＳアクティブ画素画像の低光レベル性能の分析および改良、1999 IEEE Workshop on CCDs and AIS, (Nagoya, Japan), １９９９年６月）を参照のこと。この技法は一時的リセット・ノイズを著しく低減するが、ＣＭＯＳ画像センサが市場においてＣＣＤと対抗して成功を収めるには、一層のノイズ低減が必要である。
【０００７】
したがって、撮像センサにおいて画素リセット・ノイズを低減し、画像の明確性を高める画素リセット回路および方法が必要とされている。かかる回路および方法は、遅れを増大させることなく、画素リセット・ノイズを低減し、既存のＡＰＳ設計に直接適用可能でなければならない。
（発明の概要）
本発明は、画像センサにおいて、遅れの増大を伴わない画素リセット・ノイズの低減に関する。アクティブ・リセット読み出しを行う画像センサ（例えば、ＡＰＳ）は、画素デバイスをリセットする回路を含む。リセット回路は、読み出しノードに結合され、画素デバイスをリセットするスイッチを含む。比較モジュールがスイッチ、読み出しノード、およびリセット信号に結合され、リセット信号と読み出しノードからの読み出し信号との間で検出された差に応答してスイッチをオンおよびオフに切り換える。回路内の容量を結合し、読み出し信号内のノイズを低減する。
【０００８】
本発明の方法は、画像センサ中の画素デバイスから低ノイズ読み出しを行うことを含む。画像センサは、画素デバイスのリセットを制御するリセット制御ループを有するリセット回路を含む。リセット制御ループは、比較モジュールおよびスイッチを含むことが好ましい。比較モジュールは、リセット回路の外部で生成されたリセット信号を受ける第１入力と、読み出しノードからの読み出し信号をフィードバック信号として受ける第２入力とを含む。読み出しノードは、スイッチおよび画素デバイスの出力にそれぞれ結合されている。この方法は、（ａ）リセット信号をフィードバック信号と比較するステップと、（ｂ）リセット信号とフィードバック信号との間で検出された差に応答してスイッチをオンおよびオフに切り換えるステップと、（ｃ）スイッチがオフに切り換わったことに応答してリセット制御ループ内の容量性分圧器によってリセット制御ループを制御するステップであって、容量性分圧器はスイッチの重複容量（重なり容量）と画素デバイスの容量とを結合して形成され、フィードバック信号が読み出しノードにおけるノイズを低減する、ステップと、を含む。
【０００９】
本発明の好適な実施形態では、リセット制御ループは、リセット増幅器とトランジスタとを含む。リセット増幅器は、リセット電圧に結合された第１入力と、読み出しノード（例えば、トランジスタの「ソース」）に結合された第２入力とを有する。リセット電圧が読み出しノード電圧を超過したとき、リセット増幅器の出力電圧が上昇し、トランジスタをオンにする。トランジスタをオンにした後、トランジスタの出力電圧は、リセット電圧が上昇を停止し、読み出しノード電圧がリセット電圧をオーバーシュートするまで、リセット電圧に追従する。読み出しノード電圧がリセット電圧をオーバーシュートした後、リセット増幅器の出力電圧は低下し、トランジスタをオフにする。オフのトランジスタによって、トランジスタの重複容量のみを用いてリセット制御ループを制御する。重複容量を画素容量と結合して、リセット制御ループ内に容量性分圧器を形成し、読み出しノードにおける画素リセット・ノイズを低減する。リセット電圧を接地またはその他の適当な基準に戻すと、画素のリセットは完了する。
【００１０】
本発明の利点の１つは、帯域制限および容量性フィードバックの使用により、遅れを増大させることなく、画像センサにおいて画素リセット・ノイズを低減することにある。画素リセット・ノイズを低減することによって、画素の基本的な検出限度を高め、画像の明確性が改善されることになる。本発明は、設計変更を最小に抑えて、既存のＡＰＳ設計に直接適用可能である。
（好適な実施形態の詳細な説明）
ここで用いる場合「画素」または「画素デバイス」という用語は、光を検出し、および／または光を電気信号に変換するデバイスを意味し、例えば、フォトダイオードやフォトトランジスタを含むものとする。本発明はＣＭＯＳ  ＡＰＳについて説明するが、本発明は、容量性感知方式でコンデンサをリセットするあらゆる画像センサにも適用可能であり、例えば、M. Tartagni et al., "A Fingerprint Sensor Based on the Feedback Capacitive Sensing Scheme" （フィードバック容量性感知方式に基づいた指紋センサ）、(IEEE Journal of Solid-state Circuits, Vol. 33, No. 1, １９９８年１月）に記載されているセンサを含む。この論文の関連部分は、この言及により本願にも含まれるものとする。
【００１１】
図１を参照すると、本発明によるアクティブ・リセット読み出しを行うＡＰＳ１００の一実施形態の構成図が示されている。ＡＰＳ１００は、２つの回路、即ち、リセット回路１０２および読み出し回路１０４を含む。読み出し回路１０４は、読み出しノード１１０における信号をバッファするトランジスタ１１４、１１６を含む。読み出しノード１１０は、読み出し信号または電圧（以後「vpd」とも呼ぶ）を供給し、この信号は読み出し回路１０４によってバス１１８に転送される。読み出し回路１０４の動作およびノイズ特性は、以下の参考文献に記載されている。それらの関連部分は、この言及により本願にも含まれるものとする。S. Mendis et al.,  "Progress in CMOS Active Pixel Image Sensors" (ＣＭＯＳ画素画像センサにおける進展、Proceedings of SPIE, pp. 19-29, (San Jose, CA),１９９４年２月）、O. Yadid-Pecht, et al. "Optimization of Noise and Responsitivity in CMOS Active Pixel Sensor for Detection of Ultra Low Light Levels" (超低光レベル検出用ＣＭＯＳアクティブ画素センサにおけるノイズおよび応答性の最適化、Preceedings of SPIE, vol. 3019, (San Jose, CA), １９９７年１月）、およびH. Tian et al., "Analysis of Temporal Noise CMOS APS" (一時的ノイズＣＭＯＳ  ＡＰＳの分析、Proceedings of SPIE, vol. 3649 (San Jose, CA), １９９９年１月）。
【００１２】
リセット回路１０２は、比較モジュール１０６およびスイッチ１０８を含み、これらは共に閉ループ・フィードバック構成で結合されている（以後、「リセット制御ループ」と呼ぶ）。この好適な実施形態では、比較モジュール１０６は差動増幅器（例えば、７４１オペアンプ）、スイッチ１０８はＮＭＯＳトランジスタである。あるいは、比較モジュール１０６は、従来の電圧比較回路、または２つの信号（例えば、電圧、電流、位相変化）間の差に基づいて動作するその他の機能的に同様な電子回路で実施することも可能である。比較モジュール１０６およびスイッチ１０８は、種々の半導体技術および／または電子回路（例えば、ＰＭＯＳ、ＢｉＣＭＯＳ、シリコン・バイポーラ技術、砒化ガリウム（ＧａＡｓ）技術、およびジョセフソン接合技術）によって実施することができる。リセット回路１０２および読み出し回路１０４は、複数の半導体製造プロセスの内いずれの１つ（例えば、０．３５ミクロンＣＭＯＳプロセス）を用いても構築可能であり、あるいは、用途によっては、ディスクリート部品で実現することも可能である。
【００１３】
比較モジュール１０６は、少なくとも２つの入力および１つの出力を有する。第１入力１０５は、リセット電圧vrに結合され、画素デバイス１１２をリセットする。リセット電圧vrは、ＡＰＳ１００内部または外部の電圧源から得ることができる。あるいは、画素デバイス１１２をリセットするには、電圧レベル以外の信号を用いることも可能である（例えば、電流レベル、位相変化）。比較モジュール１０６の第２入力１０７は、読み出しノード１１０およびスイッチ１２０に結合され、リセット回路１０２の閉ループ・フィードバック経路を設ける。好適な実施形態では、比較モジュール１０６は、比較モジュール１０６の第１および第２入力１０５、１０７に印加される電圧レベルの差に応答して、出力電圧vgを供給する。
【００１４】
スイッチ１０８は少なくとも３つの端子を有する。第１端子１０９は、スイッチ１２２を介して、比較モジュール１０６の出力に結合されている。第２端子１１１は、読み出しノード１１０および画素デバイス１１２に結合され、図１に示すように、比較モジュール１０６へのフィードバック・ループを完成する。第３端子１１３は、電源vddに結合され、リセット回路１０２に電力を供給する。電源vddは、用途に応じて、ＡＰＳ１００の内部または外部に配置することができる。
リセット回路の動作
図１および図２を参照しながら、以下にリセット回路１０２の動作について説明する。これは図１における好適な実施形態に基づいている。比較モジュール１０６は、リセット増幅器１０６であり、スイッチ１０８、１２０、１２２はＮＭＯＳトランジスタ１０８、１２０、１２２であり、画素デバイス１１２はフォトダイオード１１２である。図１に示すように、スイッチ１０８の第１、第２、および第３端子は、関連技術分野において共通して命名されているように、それぞれ、ＮＭＯＳトランジスタの「ゲート」、「ソース」、および「ドレイン」端子である。
【００１５】
図２を参照すると、図１におけるリセット回路１０２の動作を示すリセット波形２００ないし２０４のグラフが示されている。波形２００は、時間tの関数としてのリセット電圧vrのグラフであり、波形２０１は、時間tの関数としての電圧v2のグラフであり、波形２０２は、時間tの関数としてのリセット増幅器１０６の出力電圧vgのグラフであり、波形２０３は時間tの関数としての電圧vprのグラフであり、波形２０４は、時間tの関数としての読み出しノード１１０における電圧vpdのグラフである。
【００１６】
時点t1の直前に、vgはvddに上昇し、トランジスタ１２２をオンにする。次いで、vprは約１００ｎｓの間高となり(pulse)、vpdを接地に引き下げる。時点t1において、vrはゆっくりと（例えば、≒０．２Ｖ／μｓ）接地から上昇し、時点t2においてmax(vr)となる。vrがvpdを超過すると、リセット増幅器１０６の出力電圧vgが上昇し、トランジスタ１０８をオンにする。次いで、vrが時点t2において上昇を停止するまで、vpdはvrに追従し、vpdはvrをオーバーシュートする。vpdがvrをオーバーシュートするのは、トランジスタ１０８は電圧の引き上げだけが可能であるからである。vpdがvrをオーバーシュートした後、リセット増幅器１０６の出力電圧v1は低下し、トランジスタ１０８をオフにする。ここで、トランジスタ１０８の重複容量Cf(overlap capacitance)のみを用いて、読み出しノード１１０におけるvpdを制御する。したがって、リセット制御ループが定常状態に達することができれば、トランジスタ１０８は読み出しノード１１０における信号のリセット・ノイズには全く関与することはない。これによってリセット・ノイズを大幅に低減する。t3の直前に、vgが低下し、トランジスタ１２２をオフにする。最後に、t3において、vrが接地またはその他の適当な基準電圧に戻され、フォトダイオード１１２のリセットが完了する。
遅れの分析
図３を参照すると、図１におけるリセット回路１０２での遅れを定義する波形３００のグラフが示されている。概して、遅れは、リセットが完了した後にフォトダイオード１１２内に残っている残留光電荷即ち暗電荷(darkcharge)の量の尺度となる。図３を用いて、最大遅れは、次のように定義される。
【００１７】
【数１】
0004626794.tif 000002
ここで、vpd(t5)は、最大非飽和入力信号がフォトダイオード１１２によって収集された後の時点t5におけるリセット電圧であり、vpd(t7)は、暗電流がフォトダイオード１１２によって収集された後の時点t7におけるリセット電圧であり、vpd(t4)はフォトダイオード１１２における最小非飽和電圧である。t2においてトランジスタ１０８がオフになると仮定することによって、図４Ａにおける小信号モデルを用いて遅れを推定することが可能となる。この仮定が有効なのは、ループの時定数τ<<(t3-t2)であるときである。加えて、トランジスタ１２２がオンである間ノードv1およびv2間の抵抗は小さく、例えば、v1≒v2、およびCl=Cl1+Cl2である。
【００１８】
図４Ａを参照すると、図１におけるリセット回路１０２の小信号モデルを示す回路構成が示されている。式（２）および（３）は、小信号モデルを記述しており、ここで、gmはリセット増幅器１０６のトランスコンダクタンス、g0はリセット増幅器１０６の出力コンダクタンス、Clはリセット増幅器１０６の出力容量、Cfはトランジスタ１０８のゲート／ソース間重複容量、Cpdはフォトダイオード１１２の容量、そしてipdはフォトダイオード１１２における電流である。
【００１９】
【数２】
0004626794.tif 000003
【００２０】
【数３】
0004626794.tif 000004
以上の式を解くことによって、次の式が得られる。
【００２１】
【数４】
0004626794.tif 000005
【００２２】
【数５】
0004626794.tif 000006
ここで、τ、k1,k2,k3,k4,k5およびk6については、資料Ａに示す。(t3-t2)>>τと仮定すると、以下の近似を行うことができる。
【００２３】
【数６】
0004626794.tif 000007
【００２４】
【数７】
0004626794.tif 000008
vpd(t2)およびv1(t2)がipdとは独立であると仮定すると、次の式が得られる。
【００２５】
【数８】
0004626794.tif 000009
ここで、k7およびk8については、資料Ａに示す。値Cpd=28.6fF, Cf=0.2fF, Cl=18fF, gm=7.7μS, g0=34.8 nS, ipd(t7)=10fA, ipd(t5)=2.86 pA, (t3-t2)=10μs、およびvpd(t4)-vpd(t7)=-1Vを用いて、max(lag)=0.05%を求めた。
リセット・ノイズの分析
時点t3においてフォトダイオード１１２上でサンプルしたノイズは、図４Ｃに示すように、時点t2においてフォトダイオード１１２上でサンプルし、リセット制御ループで減衰したノイズ、リセット増幅器１０６のノイズ、Cl2上でサンプルしたノイズ、および容量性分圧器(Cf/(Cpd+Cf)によって減衰した、トランジスタ１２２の重複容量上のノイズの和である。
【００２６】
リセット・ノイズを判定するために、時点t2およびt3においてフォトダイオード１１２上でサンプルしたノイズを分析する。時点t2において、トランジスタ１０８がオフになったときに、フォトダイオード１１２上でノイズをサンプルする。フォトダイオード１１２上でサンプルしたノイズは、図４Ｂにおける小信号モデルを用いて決定することができる。分析を簡素化するために、以下の表記を導入する。Vpd=vpd + Vn, Id=id + Idn, Vr=vr + Vm。ここで、vpdはダイオード信号電圧、Vnはダイオード・ノイズ電圧、idはトランジスタ１０８におけるドレイン電圧、Idnはidにおけるノイズ電流、vrはリセット電圧、そしてVmは入力に起因する(referred)リセット増幅器１０６のノイズ電圧である。t2において回路が定常状態にあると仮定すると、フォトダイオード１１２のノイズ・パワーは、リセット増幅器１０６からの熱ノイズと、トランジスタ１０８からのショット・ノイズとの和となる。フォトダイオード１１２からのショット・ノイズおよびトランジスタ１２２からの熱ノイズは小さく、無視することができる。リセット増幅器１０６における熱ノイズの入力に起因する両側のパワー・スペクトル密度は、以下の式で示される。
【００２７】
【数９】
0004626794.tif 000010
ここで、αは、増幅器の設計によって異なる定数（通例では、２／３および２の間）、kはボルツマン定数、そしてTはケルビンを単位とする温度である。トランジスタ１０８におけるショット・ノイズの両側パワー・スペクトル密度は、以下の式で示される。
【００２８】
【数１０】
0004626794.tif 000011
ここで、qは電子上の電荷である。式（８）および（９）に関する更に詳しい説明については、例えば、A. Van der Ziel, "Noise in Solid State Devices" （固体デバイスにおけるノイズ、Wiley, New York, 1986）を参照のこと。
【００２９】
Vnのノイズ・パワーは以下の式で示される。
【００３０】
【数１１】
0004626794.tif 000012
ここで、id=gmt(v2-vpd)-gmb1vpd,およびgm1は、トランジスタ１０８のゲート−ソース間トランスコンダクタンスであり、gmb1はトランジスタ１０８のソース−本体トランスコンダクタンスである。
【００３１】
【数１２】
0004626794.tif 000013
については、資料Ａに示されている。
【００３２】
トランジスタ１０８が時点t2においてオフとなり、リセット制御ループが時点t3において定常状態にあると仮定すると、図４Ａにおける小信号モデルをノイズ分析に用いることができる。時点t3における総サンプル・ノイズは、リセット増幅器１０６に起因する熱ノイズと、vgが低下したときにv2上でサンプルしたノイズとの和である。フォトダイオード電流に起因するショット・ノイズは小さく、無視することができる。リセット増幅器が関与するVpdのノイズは、以下の通りである。
【００３３】
【数１３】
0004626794.tif 000014
そして、
【００３４】
【数１４】
0004626794.tif 000015
ここで、aおよびbについては、資料Ａに示されている。積分を評価することによって、以下の式が得られる。
【００３５】
【数１５】
0004626794.tif 000016
図４Ｃにおけるモデルを用い、vgがリセット制御ループの時定数よりもかなり速く低下すると仮定すると、トランジスタ１２２がVnに対して関与するノイズ・パワーは、以下の通りである。
【００３６】
【数１６】
0004626794.tif 000017
ここで、Covはトランジスタ１２２の重複容量である。式（１５）の第１項は、トランジスタ１２２がオフになった後にCl2およびCov上でサンプルしたトランジスタ１２２からの熱ノイズであり、式（１５）の第２項は、時点t2および時点  t3間にリセット制御ループを通じてCpdからCovに移転したノイズである（式５参照）。時点t3においてフォトダイオード１１２上でサンプルした総ノイズは、以下の通りである。
【００３７】
【数１７】
0004626794.tif 000018
式（１６）における最終項は、t2においてフォトダイオード１１２上でサンプルされ、リセット制御ループによって減衰されたノイズである（式４参照）。
【００３８】
リセット増幅器１０６の利得gm/g0を適切に選択することにより、トランジスタ１０８の重複容量Cf、および帯域制限容量Cl1およびCl2、画素リセット・ノイズは、kT/Cpdよりも遥かに少なくなる。このリセット・ノイズの低減は、トランジスタ１０８をオフにし、リセット増幅器１０６の帯域を制限し、容量性分圧器によってリセット制御ループを制御することによって得られる。Cpd=28.6fF, Cf=0.2fF, Cl1=6fF, Cl2=12fF, gm=7.7μS, g0=34.8 nS, α=1, ipd(t3)=10fF, T=300K, (t3-t2)=10μs、および(t3-t2)=10μs の値を用いると、σ2vpd=7.9V2、即ち、１５．９電子RMSとなる。g0を１．４nSに減少させ、Cl2を５０fFに増大させると、σ2vpd=600pV2、即ち、４．４電子RMSとなる。
【００３９】
図５を参照すると、図１および図２に関して説明したリセット回路１０２を用いてフォトダイオード１１２をリセットするための方法ステップのフロー図が示されている。この方法は、電圧vgが電圧vddに上昇し、電圧vpdが接地またはいずれかの他の適当な基準電圧に引き下げられたときに、開始する（５００）。リセット増幅器１０６は、リセット電圧vrを読み出しノード１１０における電圧vpdと比較する（５０２）。vrがvpdを超過する場合（５０４）、トランジスタ１０８をオンにする（５０６）。トランジスタ１０８をオンにした（５０６）後、vpdはvrに追従する（５０８）。追従（５０８）は、vpdがvrを超過するまで（５１０）継続し、超過した時点でトランジスタ１０８をオフにする（５１２）。トランジスタ１０８がオフになると（５１２）、vpdはリセット増幅器１０６の重複容量によって制御され（５１４）、読み出しノード１１０における画素リセット・ノイズが、トランジスタ１０８のゲート−ソース間重複容量とフォトダイオード１１２の容量とを含む容量性分圧器によって低減される。vrおよびvgが接地またはいずれかの他の適当な基準に等しくなったとき（５１６）、リセット回路１０２はその動作を完了する（５１８）。
他の実施形態
図６を参照すると、本発明によるＡＰＳ６００回路の構成が示されている。ＡＰＳ６００は、２つの回路、即ち、リセット回路６０２および読み出し回路６０４を含む。読み出し回路６０４は、図１に関して既に説明した読み出し回路１０５と同様であるので、これについては論じないことにする。
【００４０】
リセット回路６０２は、比較モジュール６０６およびスイッチ６０８を含み、共に閉ループ・フィードバック構成に結合されている（「リセット制御ループ」）。この実施形態では、比較モジュール６０６は差動増幅器（例えば、７４１オペアンプ）であり、スイッチ６０８はＮＭＯＳトランジスタである。
【００４１】
比較モジュール６０６は、少なくとも２つの入力および出力を有する。第１入力６０５は、リセット電圧vrに結合され、画素デバイス６１２をリセットする。リセット電圧vrは、ＡＰＳ６００内部または外部の電圧源から得ることができる。あるいは、電圧レベル以外の信号（例えば、電流レベル、位相変化）を用いて、画素デバイス６１２をリセットすることもできる。比較モジュール６０６への第２入力６０７は、読み出しノード６１０に結合され、リセット回路６０２に閉ループ・フィードバック経路を設ける。この実施形態では、比較モジュール６０６は、比較モジュール６０６の第１および第２入力６０５、６０７に印加される電圧レベルの差に応答して、出力電圧v2を供給する。
【００４２】
スイッチ６０８は、少なくとも３つの端子を有する。第１端子６０９は、比較モジュール６０６の出力に結合されている。第２端子６１１は、読み出しノード６１０および画素デバイス６１２に結合され、トランジスタ６１５を介して、比較モジュール６０６へのフィードバック・ループを完成する。図６に示すように、第３端子６１３は、通例では０電圧または接地である、基準ソースvssに結合されている。電源vddは、画素デバイス６１２に結合され、用途に応じて、ＡＰＳ６００内部または外部に配置することができる。
【００４３】
ＡＰＳ６００内のリセット回路６０２の動作は、既に図１に関して説明したリセット回路１０２と同様であるので、これについては論じないことにする。
図７を参照すると、本発明による６トランジスタＡＰＳ７００回路の構成が示されている。前述の実施形態と同様に、ＡＰＳ７００は２つの回路、即ち、リセット回路７０２および読み出し回路７０４を含む。読み出し回路７０４は、既に図１に関して説明した読み出し回路１０４と同様であるので、これについては論じないことにする。
【００４４】
トランジスタ７０６、７０８が結合され、図１に示すリセット増幅器１０６と同様の機能を備えている。トランジスタ７０６の端子７０６ａは、トランジスタ７０８の端子７０８ｃおよびトランジスタ７１０の端子７１０ｂに結合され、画素デバイス７２２をリセットする。トランジスタ７０６の端子７０６ｃおよび７０６ｄは、ＡＰＳ７００に電力を供給する電源vddに結合される。端子７０６ｂは、電圧バイアスvbiasに結合され、トランジスタ７０６をバイアスする。トランジスタ７０８の端子７０８ａは、図１に関して説明したように、リセット電圧vrに結合されている。端子７０８ｂは接地に結合されている。
【００４５】
端子７０６ａ、７０８ｃは全てトランジスタ７１０の端子７１０ｂに結合されている。トランジスタ７１０がオンのとき、トランジスタ７１０は、トランジスタ７０６、７０８に出力容量Clを与える。出力容量Clは、既に図１に関して説明したリセット増幅器１０６の出力容量Clと同様である。端子７１０ａは、電圧vgに結合されている。トランジスタ７１０は、端子７１０ｃを介してトランジスタ７１４に結合されている。
【００４６】
トランジスタ７１４の端子７１４ｃは、読み出しノード７１２に結合されている。トランジスタ７１４の端子７１４ａは、電源vdd2に結合されている。トランジスタ７１４の端子７１４ｂは、接地に結合されている。トランジスタ７１４は、図１におけるスイッチ１０８に関して既に説明したように、画素デバイス７２２をリセットするスイッチとして機能する。
【００４７】
基準ノード７１２は、読み出し回路７０４のトランジスタ７１８、およびトランジスタ７０８の端子７０８ｄに結合され、トランジスタ７０８へのフィードバック経路を設ける。基準ノード７１２は、画素デバイス７２２にも結合されている。
【００４８】
ＡＰＳ７００におけるリセット回路７０２の動作は、既に図１に関して説明したリセット回路１０２の動作と同様であるので、これについては論じないことにする。
【００４９】
本発明の実施形態に関する以上の説明は、例示および記載の目的のために提示したのである。以上で全てであること、即ち、本発明を開示した通りの形態に限定することを意図するのではない。前述の教示に鑑み、多くの変更や変形が可能である。例えば、本発明のリセット回路の前述の実施形態に外部リセット機構を追加して、外部ソースから画素をリセットするようにしてもよい。したがって、本発明の範囲は、この詳細な説明ではなく、添付した特許請求の範囲によって限定されることを意図するものである。
【００５０】
【資料Ａ】
式の定数
0004626794.tif 000019
0004626794.tif 000020
【図面の簡単な説明】
【図１】  図１は、本発明による、アクティブ・リセット読み出しを行うＡＰＳの一実施形態の構成図である。
【図２】  図２は、図１におけるＡＰＳのリセット波形を示すグラフである。
【図３】  図３は、図１におけるＡＰＳについて遅れを規定する波形のグラフである。
【図４】  図４Ａは、時点ｔ3における図１のＡＰＳ回路について、小信号モデルを示す概略図である。
図４Ｂは、時点ｔ2における図１のＡＰＳ回路について、小信号モデルを示す概略図である。
図４Ｃは、電圧ｖgが低下する際の図１のＡＰＳ回路について、小信号モデルを示す概略図である。
【図５】    図５は、図１のＡＰＳ回路を用いて画素デバイスをリセットする方法ステップのフロー図である。
【図６】  図６は、本発明によるＡＰＳの別の実施形態の構成図である。
【図７】  図７は、本発明による６トランジスタＡＰＳ回路の構成図である。
【図１】
0004626794.tif 000021
【図２】
0004626794.tif 000022
【図３】
0004626794.tif 000023
【図４Ｃ】
0004626794.tif 000024
【図５】
0004626794.tif 000025
【図６】
0004626794.tif 000026
【図７】
0004626794.tif 000027
【図４Ａ】
0004626794.tif 000028
【図４Ｂ】
0004626794.tif 000029