(57)【特許請求の範囲】
【請求項１】
ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第１単位ＦＥＴが複数並列に接続されて構成された第１ＦＥＴと、
ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第２単位ＦＥＴが複数並列に接続されて構成された第２ＦＥＴと、を具備し、
前記複数の第１単位ＦＥＴのそれぞれの前記第２フィンガ電極と前記複数の第２単位ＦＥＴのそれぞれの第１フィンガ電極とはそれぞれ共通フィンガ電極を構成し、
前記共通フィンガ電極は、前記第１ＦＥＴのソースフィンガ電極および前記第２ＦＥＴのドレインフィンガ電極であり、
前記第１単位ＦＥＴの前記第１フィンガ電極、前記第２単位ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極は前記第１ＦＥＴおよび前記第２ＦＥＴのゲート長方向に配置されてなることを特徴とする半導体装置。
【請求項２】
前記第１ＦＥＴの第１フィンガ電極は、前記第１フィンガ電極が接続される第１バスライン側が太く形成されており、
前記第２ＦＥＴの第２フィンガ電極は、前記第２フィンガ電極が接続される第２バスライン側が太く形成されており、
前記共通フィンガ電極は、前記共通フィンガ電極が接続される共通バスライン側が太く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記共通バスラインは、前記第１ＦＥＴの前記第１フィンガ電極、前記第２ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極に対し、前記第１バスラインおよび前記第２バスラインとは反対側に設けられることを特徴とする請求項２記載の半導体装置。
【請求項４】
ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第１単位ＦＥＴが複数並列に接続されて構成された第１ＦＥＴと、ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第２単位ＦＥＴが複数並列に接続されて構成された第２ＦＥＴと、を具備する半導体装置の製造方法において、
前記第１ＦＥＴのゲートフィンガ電極および前記第２ＦＥＴのゲートフィンガ電極を形成する工程と、
前記複数の第１単位ＦＥＴのそれぞれの前記第２フィンガ電極と前記複数の第２単位ＦＥＴのそれぞれの第１フィンガ電極とはそれぞれ共通フィンガ電極を構成し、前記共通フィンガ電極は、前記第１ＦＥＴのソースフィンガ電極および前記第２ＦＥＴのドレインフィンガ電極であり、前記第１ＦＥＴの前記第１フィンガ電極、前記第２ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極が前記第１ＦＥＴおよび前記第２ＦＥＴのゲート長方向に配置されるように、前記第１ＦＥＴの第１フィンガ電極および第２フィンガ電極並びに前記第２ＦＥＴの第１フィンガ電極および第２フィンガ電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１ＦＥＴの前記第１フィンガ電極は、前記第１フィンガ電極が接続される第１バスライン側が太く形成し、
前記第２ＦＥＴの前記第２フィンガ電極は、前記第２フィンガ電極が接続される第２バスライン側が太く形成し、
前記共通フィンガ電極は、前記共通フィンガ電極が接続される共通バスライン側が太く形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記共通バスラインは、前記第１ＦＥＴの前記第１フィンガ電極、前記第２ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極に対し、前記第１バスラインおよび前記第２バスラインとは反対側に形成されるように、前記共通バスライン、前記第１バスラインおよび前記第２バスラインを形成する工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にソースおよびドレインを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）はさまざまな分野で用いられている。ソース電極、ゲートフィンガ電極およびドレイン電極が半導体基板の同じ面に形成された横型ＦＥＴにおいては、基板の表面においてソース電極、ゲートフィンガ電極およびドレイン電極がＦＥＴのゲート長（電流の流れる方向）に並んで設けられる。ゲート幅の広いＦＥＴを形成する場合は、各電極は複数のフィンガからなり、複数のフィンガをバスラインで接続する。
【０００３】
このようなＦＥＴを縦列接続（直列接続）する場合の例を図１に示す。半導体基板上に、第１ＦＥＴ１０および第２ＦＥＴ２０が縦列接続され設けられている。第１ＦＥＴ１０においては、左側からソースフィンガ電極１１、ゲートフィンガ電極１２、ドレインフィンガ電極１３、ゲートフィンガ電極１２の順で設けられている。複数のソースフィンガ電極１１は第１ＦＥＴソースバスライン１６に接続されている。複数のゲートフィンガ電極１２は第１ＦＥＴゲートバスライン１７に接続されている。複数のドレインフィンガ電極１３は第１ＦＥＴドレインバスライン１８に接続されている。第２ＦＥＴ２０も同様に、ソースフィンガ電極２１、ゲートフィンガ電極２２、第２ＦＥＴドレインフィンガ電極２３、第２ＦＥＴソースバスライン２６、第２ＦＥＴゲートバスライン２７および第２ＦＥＴドレインバスライン２８が設けられている。第１ＦＥＴソースバスライン１６と第２ＦＥＴドレインバスライン２８とが接続部３４により接続される。これにより、第１ＦＥＴ１０のソースと第２ＦＥＴ２０のドレインとが縦列接続される。
【０００４】
図２は縦列接続されたＦＥＴの別の例である。第１ＦＥＴ１０のソースフィンガ電極１１と第２ＦＥＴのドレインフィンガ電極２３は共通バスライン３２に接続されている。その他の構成は図１と同じである。このように、縦列接続されたＦＥＴのバスラインを共通に用いることもある。
【特許文献１】特開２０００−１５０５３６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
縦列接続されたＦＥＴの面積を削減することが求められている。本発明は、ＦＥＴの面積を削減することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第１単位ＦＥＴが複数並列に接続されて構成された第１ＦＥＴと、ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第２単位ＦＥＴが複数並列に接続されて構成された第２ＦＥＴと、を具備し、前記複数の第１単位ＦＥＴのそれぞれの前記第２フィンガ電極と前記複数の第２単位ＦＥＴのそれぞれの第１フィンガ電極とはそれぞれ共通フィンガ電極を構成し、前記共通フィンガ電極は、前記第１ＦＥＴのソースフィンガ電極および前記第２ＦＥＴのドレインフィンガ電極であり、前記第１単位ＦＥＴの前記第１フィンガ電極、前記第２単位ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極は前記第１ＦＥＴおよび前記第２ＦＥＴのゲート長方向に配置されてなることを特徴とする半導体装置である。本発明によれば、第１ＦＥＴのフィンガ電極と第２ＦＥＴのフィンガ電極をゲート長方向に設けることによりＦＥＴの面積を削減することができる。
【０００７】
上記構成において、前記第１ＦＥＴの前記第１フィンガ電極は、前記第１フィンガ電極が接続される第１バスライン側が太く形成されており、前記第２ＦＥＴの前記第２フィンガ電極は、前記第２フィンガ電極が接続される第２バスライン側が太く形成されており、前記共通フィンガ電極は、前記共通フィンガ電極が接続される共通バスライン側が太く形成されている構成とすることができる。この構成によれば、電流が小さい側のフィンガ電極を細くすることによりＦＥＴの面積を一層縮小させることができる。
【０００８】
上記構成において、前記共通バスラインは、前記第１ＦＥＴの前記第１フィンガ電極、前記第２ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極に対し、前記第１バスラインおよび前記第２バスラインとは反対側に設けられる構成とすることができる。
【００１１】
本発明は、ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第１単位ＦＥＴが複数並列に接続されて構成された第１ＦＥＴと、ゲートフィンガ電極の両側に設けられた第１フィンガ電極および第２フィンガ電極を有する第２単位ＦＥＴが複数並列に接続されて構成された第２ＦＥＴと、を具備する半導体装置の製造方法において、前記第１ＦＥＴのゲートフィンガ電極および前記第２ＦＥＴのゲートフィンガ電極を形成する工程と、前記複数の第１単位ＦＥＴのそれぞれの前記第２フィンガ電極と前記複数の第２単位ＦＥＴのそれぞれの第１フィンガ電極とはそれぞれ共通フィンガ電極を構成し、前記共通フィンガ電極は、前記第１ＦＥＴのソースフィンガ電極および前記第２ＦＥＴのドレインフィンガ電極であり、前記第１ＦＥＴの前記第１フィンガ電極、前記第２ＦＥＴの前記第２フィンガ電極および前記共通フィンガ電極が前記第１ＦＥＴおよび前記第２ＦＥＴのゲート長方向に配置されるように、前記第１ＦＥＴの第１フィンガ電極および第２フィンガ電極並びに前記第２ＦＥＴの第１フィンガ電極および第２フィンガ電極を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、第１ＦＥＴのフィンガ電極と第２ＦＥＴのフィンガ電極をゲート長方向に設けることによりＦＥＴの面積を削減することができる。
【００１２】
上記構成において、前記第１フィンガ電極は、前記第１フィンガ電極が接続される第１バスライン側を太く形成し、前記第２フィンガ電極は、前記第２フィンガ電極が接続される第２バスライン側が太く形成し、前記共通フィンガ電極は、前記共通フィンガ電極が接続される共通バスラインが太く形成する構成とすることができる。この構成によれば、電流が小さい側のフィンガ電極を細く形成することによりＦＥＴの面積を一層縮小させることができる。
【００１３】
上記構成において、前記共通バスラインは、前記第１フィンガ電極、前記第２フィンガ電極および前記共通フィンガ電極に対し、前記第１バスラインおよび前記第２バスラインとは反対側に形成されるように、前記共通バスライン、前記第１バスラインおよび前記第２バスラインを形成する工程を有する構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、ＦＥＴの面積を削減することが可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１８】
実施例１は第１ＦＥＴのソースと第２ＦＥＴのドレインが接続された横型ＦＥＴの例である。すなわち、第１ＦＥＴの第１フィンガ電極がドレインフィンガ電極１３、第２フィンガ電極がソースフィンガ電極を兼ねる共通フィンガ電極３０であり、第２ＦＥＴの第１フィンガ電極がドレインフィンガ電極を兼ねる共通フィンガ電極３０、第２フィンガ電極がソースフィンガ電極２１である例である。
【００１９】
図３は実施例１に係る半導体装置の平面図である。半導体基板の活性領域であるフィンガ部４０に左から第１ＦＥＴのドレインフィンガ電極（Ｄ１）１３、第１ＦＥＴのゲートフィンガ電極１２、第１ＦＥＴのソースフィンガ電極と第２ＦＥＴのドレインフィンガ電極を兼ねる共通フィンガ電極（Ｓ１Ｄ２）３０、第２ＦＥＴのゲートフィンガ電極２２、第２ＦＥＴのソースフィンガ電極（Ｓ２）２１、第２ＦＥＴのゲートフィンガ電極２２、共通フィンガ電極（Ｓ１Ｄ２）３０、第１ＦＥＴのゲートフィンガ電極１２が順に第１ＦＥＴおよび第２ＦＥＴのゲート長方向に設けられている。
【００２０】
フィンガ部４０の両側にはバスライン部４２が設けられている。一方のバスライン部４２には、複数の第１ＦＥＴのドレインフィンガ電極１３が接続された第１ＦＥＴドレインバスライン１８（第１バスライン）、複数の第１ＦＥＴのゲートフィンガ電極１２が接続された第１ＦＥＴゲートバスライン１７、および複数の第２ＦＥＴのソースフィンガ電極２１が接続された第２ＦＥＴソースバスライン２６（第２バスライン）が設けられている。他方のバスライン部４２には、複数の共通フィンガ電極３０が接続された共通バスライン３２、および複数の第２ＦＥＴのゲートフィンガ電極２２が接続された第２ＦＥＴゲートバスライン２７が設けられている。各バスライン１８、２６および３２はゲート長方向に延在している。
【００２１】
実施例１においては、第１単位ＦＥＴ１０ａが複数並列に接続されて第１ＦＥＴが構成される。同様に、第２単位ＦＥＴ２０ａが複数並列に接続されて第２ＦＥＴが構成される。第１単位ＦＥＴ１０ａはそれぞれゲートフィンガ電極１２の両側にドレインフィンガ電極１３（第１フィンガ電極）およびソースフィンガ電極(第２フィンガ電極）である共通フィンガ電極３０を有する。同様に、第２単位ＦＥＴ２０ａはそれぞれゲートフィンガ電極２２の両側にドレインフィンガ電極(第１フィンガ電極）である共通フィンガ電極３０およびソースフィンガ電極２１（第２フィンガ電極）を有する。そして、複数の第１単位ＦＥＴ１０ａのそれぞれのソースフィンガ電極(第２フィンガ電極）と複数の第２単位ＦＥＴ２０ａのそれぞれのドレインフィンガ電極(第１フィンガ電極）とはそれぞれ共通フィンガ電極３０を構成している。さらに、第１ＦＥＴのドレインフィンガ電極１３、第２ＦＥＴソースフィンガ電極２１および共通フィンガ電極３０は第１ＦＥＴおよび第２ＦＥＴのゲート方向に配列されている。
【００２２】
つまり、第１単位ＦＥＴ１０ａと第２単位ＦＥＴ２０ａとがゲート長方向に配列している。第１単位ＦＥＴ１０ａと第２単位ＦＥＴ２０ａとが共通フィンガ電極３０で縦列接続されており、縦列接続された第１単位ＦＥＴ１０ａと第２単位ＦＥＴ２０ａとがゲート長方向に配列されている。このように、1つのフィンガ部４０において、第１ＦＥＴおよび第２ＦＥＴのフィンガを構成することにより、ＦＥＴの面積を縮小させることができる、
【００２３】
図４（ａ）から図４（ｄ）は実施例１に係る半導体装置の製造方法を示す断面図（フィンガ部４０のゲート長方向の断面および各バスラインの断面）である。図４（ａ）を参照に、Ａｌ２Ｏ３（サファイア）基板上にＧａＮ（窒化ガリウム）電子走行層、ＡｌＧａＮ（窒化アルミニウムガリウム）電子供給層およびＧａＮキャップ層を順次積層する。図４（ａ）から図４（ｄ）においては、これらの層が積層された基板を基板５０として図示する。図４（ｂ）を参照に、基板５０上に、オーミック電極５２として例えばＴｉ／Ａｌ膜を形成する。また、基板５０上にゲート電極５４としてＮｉ／Ａｕ膜を形成する。フィンガ部４０においては、ゲート電極５４より、第１ＦＥＴおよび第２ＦＥＴのゲートフィンガ電極１２および２２が形成される。バスライン部４２においては、ゲート電極５４によりゲートフィンガ電極１２および２２にそれぞれ接続される第１ＦＥＴおよび第２ＦＥＴゲートバスライン１７、２７が形成される。
【００２４】
図４（ｃ）を参照に、基板５０上に層間絶縁膜５６を形成する。層間絶縁膜５６上に例えばＡｕ膜からなる配線層５８を形成する。フィンガ部４０においては、オーミック電極５２と配線層５８とから第１ＦＥＴのドレインフィンガ電極１３、共通フィンガ電極３０および第２ＦＥＴのソースフィンガ電極２１が形成される。つまり、第１ＦＥＴのドレインフィンガ電極１３と、共通フィンガ電極３０と、第２ＦＥＴのソースフィンガ電極２１と、共通フィンガ電極３０と、がゲート長方向に順次設けられるように形成される。バスライン部４２には、配線層５８からなる第２ＦＥＴソースバスライン２６と共通バスライン３２とが形成される。
【００２５】
図４（ｄ）を参照に、層間絶縁膜５６上に層間絶縁膜６０を形成し、層間絶縁膜６０上に例えばＡｕ膜からなる配線層６２を形成する。バスライン部４２において、配線層６２から第１ＦＥＴドレインバスライン１８が形成される。第１ＦＥＴドレインフィンガ電極１３と第１ＦＥＴドレインバスライン１８とは層間絶縁膜６０に設けられたコンタクトホール（不図示）を介し接続される。これにより、図３のように、第１ＦＥＴドレインバスライン１８と第２ＦＥＴソースバスライン２６とは、フィンガ部４０に対し同じ側に形成され、共通バスライン３２は、フィンガ部４０に対し第１ＦＥＴドレインバスライン１８と第２ＦＥＴソースバスライン２６とは反対側に形成される。以上により、実施例１に係る半導体装置が完成する。
【００２６】
図４（ａ）から図４（ｄ）はＧａＮ層およびＡｌＧａＮ層からなるＦＥＴを例に説明したが、ＧａＡｓ基板上に形成されたＦＥＴやＳｉ基板上に形成されたＦＥＴやＳｉＣ基板上に形成されたＦＥＴとすることもできる。また、実施例１においては、各フィンガ電極のゲート幅方向の長さは約２００μｍ、ソースフィンガ電極２１および３０、ドレインフィンガ電極１３および３０のゲート長方向の幅は約１０μｍ、ゲートフィンガ電極１２、２２のゲート長方向の幅（ゲート長）は２μｍ、ソースフィンガ電極２１または３０とゲートフィンガ電極２２または１２との距離は５μｍ、ドレインフィンガ電極１３または３０とゲートフィンガ電極１２または２２との距離は１０μｍとした。これらの寸法は、目的に応じ任意に設定することができる。
【００２７】
図５は実施例１を用いたインバータ回路の例である。インバータ回路はＦＥＴ１からＦＥＴ４、ダイオードＤ１からＤ４を有している。ＦＥＴ１のソースＳとＦＥＴ２のドレインＤはノードＮ１で接続される。つまりＦＥＴ１とＦＥＴ２は縦列接続される。縦列接続されたＦＥＴ１およびＦＥＴ２に実施例１を用いることができる。同様に、縦列接続されたＦＥＴ３およびＦＥＴ４に実施例１を用いることができる。図５においては、ＦＥＴ１およびＦＥＴ４とＦＥＴ２およびＦＥＴ３とを交互にスイッチングさせる。これにより、縦列接続されたＦＥＴ１およびＦＥＴ２と縦列接続されたＦＥＴ３およびＦＥＴ４とに印加された直流電圧Ｖを、負荷Ｌの両側のノードＮ１とノードＮ２に印加される交流電圧に変換することができる。実施例１はインバータ回路以外にも、第１ＦＥＴのソースＳと第２ＦＥＴのドレインＤとが縦列接続される回路に適用することができる。
【実施例２】
【００２８】
実施例２は第１ＦＥＴのソースと第２ＦＥＴのソースが接続された横型ＦＥＴの例である。すなわち、第１ＦＥＴの第１フィンガ電極がドレインフィンガ電極１３、第２フィンガ電極がソースフィンガ電極を兼ねる共通フィンガ電極３１であり、第２ＦＥＴの第１フィンガ電極がソースフィンガ電極を兼ねる共通フィンガ電極３１、第２フィンガ電極がドレインフィンガ電極２３である例である。
【００２９】
図６は実施例２に係る半導体装置の平面図である。半導体基板の活性領域であるフィンガ部４０上に左から第１ＦＥＴのドレインフィンガ電極（Ｄ１）１３、第１ＦＥＴのゲートフィンガ電極１２、第１ＦＥＴのソースフィンガ電極と第２ＦＥＴのソースフィンガ電極を兼ねる共通フィンガ電極（Ｓ１Ｓ２）３１、第２ＦＥＴのゲートフィンガ電極２２、第２ＦＥＴのドレインフィンガ電極（Ｄ２）２３、第２ＦＥＴのゲートフィンガ電極２２、共通フィンガ電極（Ｓ１Ｓ２）３１、第１ＦＥＴのゲートフィンガ１２が順に第１ＦＥＴおよび第２ＦＥＴのゲート長方向に設けられている。
【００３０】
フィンガ部４０の両側にはバスライン部４２が設けられている。一方のバスライン部４２には、複数の第１ＦＥＴのドレインフィンガ電極１３が接続された第１ＦＥＴドレインバスライン１８（第１バスライン）、複数の第１ＦＥＴのゲートフィンガ電極１２が接続された第１ＦＥＴゲートバスライン１７、および複数の第２ＦＥＴのドレインフィンガ電極２３が接続された第２ＦＥＴドレインバスライン２８（第２バスライン）が設けられている。他方のバスライン部４２には、複数の共通フィンガ電極３１が接続された共通バスライン３２、および複数の第２ＦＥＴのゲートフィンガ電極２２が接続された第２ＦＥＴゲートバスライン２７が設けられている。
【００３１】
実施例２においては、ゲート方向に設けられた第１ＦＥＴのドレインフィンガ電極１３と共通フィンガ電極３１とが第１単体ＦＥＴ１０ｂを構成し、共通フィンガ電極３１と第２ＦＥＴのドレインフィンガ電極２３とが第２単体ＦＥＴ２０ｂを構成する。このように、第１単体ＦＥＴ１０ｂと第２単体ＦＥＴ２０ｂとがゲート長方向に配列している。よって、実施例１と同様に、1つのフィンガ部４０において、第１ＦＥＴおよび第２ＦＥＴのフィンガを構成することができ、ＦＥＴの面積を縮小させることができる、
【００３２】
実施例２に係る半導体装置の製造方法は、実施例１の図４（ａ）から図４（ｄ）と比較し、図４（ｃ）において、第１ＦＥＴのドレインフィンガ電極１３と、共通フィンガ電極３１と、第２ＦＥＴのドレインフィンガ電極２１と、共通フィンガ電極３１と、がゲート長方向に順次設けられるように形成される。また、バスライン部４２には、第２ＦＥＴドレインバスライン２８と共通バスライン３２とが形成される。その他の構成は実施例１と同じであり説明を省略する。
【００３３】
図７は実施例２を用いたプッシュプル回路の例である。プッシュプル回路はＦＥＴ５、ＦＥＴ６、整合回路Ｍ１からＭ４、バランＢ１およびＢ２を有している。ＦＥＴ５のソースＳとＦＥＴ６のソースＳはノードＮ３で接続されている。つまりＦＥＴ５とＦＥＴ６は縦列接続される。縦列接続されたＦＥＴ５およびＦＥＴ６に実施例２を用いることができる。図７においては、入力した高周波信号はバランＢ１において逆相の２つの信号に分離する。それぞれの信号は整合回路Ｍ１およびＭ２を介し、それぞれＦＥＴ５およびＦＥＴ６のゲートに入力する。ＦＥＴ５およびＦＥＴ６で増幅された信号は整合回路Ｍ３およびＭ４を介しバランＢ２で合成される。合成された高周波信号が出力される。実施例１はプッシュプル回路以外にも、第１ＦＥＴのソースと第２ＦＥＴのドレインとが縦列接続される回路に適用することができる。
【実施例３】
【００３４】
図８を参照に、実施例３に係る半導体装置においては、第１ＦＥＴのドレインフィンガ電極１３は、第１ＦＥＴドレインバスライン１８側が太く形成されており、第１ＦＥＴドレインバスライン１８から離れるに従い、徐々に細くなるように形成されている。同様に、第２ＦＥＴのソースフィンガ電極２１は、第２ＦＥＴソースバスライン２６側が太く形成されており、共通フィンガ電極３０は、共通バスライン３２側が太く形成されている。その他の構成は実施例１と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００３５】
実施例３に係る製造方法は実施例１の図４（ａ）から図４（ｄ）において、図８のように第１ＦＥＴのドレインフィンガ電極１３の第１ＦＥＴドレインバスライン１８側が太く形成され、第２ＦＥＴのソースフィンガ電極２１の第２ＦＥＴソースバスライン２６側が太く形成され、共通フィンガ電極３０の共通バスライン３２側が太く形成される。その他の製造方法の構成は実施例１と同じであり説明を省略する。
【００３６】
実施例３によれば、各フィンガ電極１３、２１、３０に電流が供給される側（つまり電流が多く流れる側）のゲート長方向の幅が太く、各バスライン１８、２６、３２と反対側（つまり電流が少ない側）の各フィンガ電極１３、２１、３０を細くすることができる。各フィンガ電極１３、２１、３０の太さ（ゲート長方向の幅）がバスライン方向で同じ場合は、各フィンガ電極１３、２１、３０の太さは、最も電流密度の大きな箇所で決められる。実施例３によれば、電流が少ない側の各フィンガ電極１３、２１、３０を細くすることができる。よって、ＦＥＴの面積を縮小させることができる。
【００３７】
また、実施例３においては、第１ＦＥＴドレインバスライン１８および第２ＦＥＴソースバスライン２６と共通バスライン３２とは、フィンガ部４０を挟み反対側に設けられている。これにより、共通バスライン３２側が細い第１ＦＥＴのドレインフィンガ電極１３若しくは第２ＦＥＴのソースフィンガ電極２１と共通バスライン３２側が太い共通フィンガ電極３０を交互に設けることができる。よって、ＦＥＴの面積を一層削減することができる。実施例３においては、各フィンガ電極２１、１３、３０の最大の太さを約２０μｍ、最小の幅を約５μｍとしたが、これらの寸法は任意に設定することができる。
【実施例４】
【００３８】
図９を参照に、実施例４に係る半導体装置は、実施例３の図８に対し、第２ＦＥＴのソースフィンガ電極２１が第２ＦＥＴのドレインフィンガ電極２３に、第２ＦＥＴソースバスライン２６が第２ＦＥＴドレインバスライン２８（第２バスライン）に、第１ＦＥＴのソースフィンガ電極と第２ＦＥＴのドレインフィンガ電極とを兼ねる共通フィンガ電極３０が第１ＦＥＴのソースフィンガ電極と第２ＦＥＴのソースフィンガ電極とを兼ねる共通フィンガ電極３１に、それぞれ置き換わっている。その他の構成は実施例３と同じであり同じ部材は同じ符号を付し説明を省略する。また、実施例４に係る製造方法も上記置換以外は実施例３に係る製造方法と同じであり説明を省略する。実施例４においても、実施例３と同様に、ＦＥＴの面積を削減することができる。
【００３９】
実施例１および実施例３は、共通フィンガ電極３０が第１ＦＥＴのソースフィンガ電極および第２ＦＥＴのドレインフィンガ電極を兼ねる例であったが、共通フィンガ電極３０が第１ＦＥＴのドレインフィンガ電極および第２ＦＥＴのソースフィンガ電極を兼ねてもよい。また、実施例２および実施例４は、共通フィンガ電極３１が第１ＦＥＴのソースフィンガ電極および第２ＦＥＴのソースフィンガ電極を兼ねる例であったが、共通フィンガ電極３１が第１ＦＥＴのドレインフィンガ電極および第２ＦＥＴのドレインフィンガ電極を兼ねてもよい。
【００４０】
実施例１から実施例４によれば、ＦＥＴの面積を削減することができるという効果の他、以下に説明する効果を奏することもできる。実施例１から実施例４に係るＦＥＴは、第１ＦＥＴと第２ＦＥＴとの縦列接続を共通フィンガ電極３０、３１の短手方向で接続する。図１および図２のように従来は、第１ＦＥＴと第２ＦＥＴをフィンガ部４０の外で接続するため、第１ＦＥＴと第２ＦＥＴとの間を流れる電流は、フィンガ電極の長手方向を流れることとなる。一方、実施例１から実施例４は、第１ＦＥＴと第２ＦＥＴとの間を流れる電流がフィンガ部４０の外を経由しないため、フィンガ電極の長手方向の電流を削減できる。さらに、第１ＦＥＴおよび第２ＦＥＴはそれぞれ複数の第１単位ＦＥＴ１０ａおよび第２単位ＦＥＴ２０ａで構成されるため、フィンガ電極の長手方向に流れる電流を更に削減することができる。フィンガ電極の長手方向に流れる電流は、ＦＥＴ動作には不要な抵抗やインダクタンス成分を生じるが、実施例１から実施例４によれば、これらを有効に低減することができる。
【００４１】
以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】図１は従来例に係る半導体装置の平面図である。
【図２】図２は別の従来例に係る半導体装置の平面図である。
【図３】図３は実施例１に係る半導体装置の平面図である。
【図４】図４（ａ）から図４（ｄ）は実施例１に係る半導体装置の製造方法を示す断面図である。
【図５】図５は実施例１を用いたインバータ回路の回路図である。
【図６】図６は実施例２に係る半導体装置の平面図である。
【図７】図７は実施例２を用いたプッシュプル回路の回路図である。
【図８】図８は実施例３に係る半導体装置の平面図である。
【図９】図９は実施例４に係る半導体装置の平面図である。
【符号の説明】
【００４３】
１０                  第１ＦＥＴ
１０ａ                第１単体ＦＥＴ
１１                  第１ＦＥＴのソースフィンガ電極(第１フィンガ電極）
１２                  第１ＦＥＴのゲートフィンガ電極
１６                  第１ＦＥＴソースバスライン(第１バスライン）
１７                  第１ＦＥＴゲートバスライン
２０                  第２ＦＥＴ
２０ａ                第２単体ＦＥＴ
２１                  第２ＦＥＴのソースフィンガ電極(第２フィンガ電極）
２２                  第２ＦＥＴのゲートフィンガ電極
２３                  第２ＦＥＴのドレインフィンガ電極(第２フィンガ電極）
２６                  第２ＦＥＴソースバスライン(第２バスライン）
２７                  第２ＦＥＴゲートバスライン
２８                  第２ＦＥＴドレインバスライン(第２バスライン）
３０、３１            共通フィンガ電極
３２                  共通バスライン
４０                  フィンガ部
４２                  バスライン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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