(57)【特許請求の範囲】
【請求項１】
物理量を抵抗値に変換する複数の測定抵抗体と、
前記複数の測定抵抗体における各測定抵抗体に接続され、前記各測定抵抗体を導通可能とする第１のスイッチ素子と、
前記各測定抵抗体にバイアス電圧を印加するバイアス回路と、
前記各測定抵抗体に流れる電流を積分して蓄積する積分回路と、
を備え、前記積分回路の蓄積された電流に基づいて、前記各測定抵抗体の抵抗値の変化を検出し、前記物理量を間接的に測定する半導体装置であって、
前記バイアス回路は、
非反転入力端子がバイアス電圧供給端子に接続されるオペアンプと、
ゲートが前記オペアンプの出力端子に接続され、ソースが前記オペアンプの反転入力端子と前記第１のスイッチ素子を介して前記各測定抵抗体とに接続されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートとソース間に挿入される第２のスイッチ素子と、
を備える回路であって、
前記物理量を測定する際に、抵抗値が所定の範囲外となる測定抵抗体が選択された場合には、前記第１のスイッチ素子を開放して前記第２のスイッチ素子を短絡するように制御するスイッチ制御回路と、
前記各測定抵抗体の抵抗値を予め測定して保持してあるデータに基づいて、前記バイアス電圧供給端子に与える電圧を出力するデジタルアナログ変換回路と
を備え、
前記スイッチ制御回路は、前記データが前記各測定抵抗体の抵抗値が前記所定の範囲外であることを示すデータである場合に前記第１のスイッチ素子を開放して前記第２のスイッチ素子を短絡するように制御することを特徴とする半導体装置。
【請求項２】
前記スイッチ制御回路は、前記積分回路が積分動作を行っていない期間に前記第１のスイッチ素子を開放するように制御することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタのソースから前記各測定抵抗体へのバイアス電流供給経路に挿入される第３のスイッチ素子をさらに備え、
前記スイッチ制御回路は、前記積分回路が積分動作を行っていない期間に前記第３のスイッチ素子を開放するように制御することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記スイッチ制御回路は、前記積分回路が積分動作を行っていない期間には、さらに前記第２のスイッチ素子を短絡するように制御することを特徴とする請求項２または３記載の半導体装置。
【請求項５】
前記各測定抵抗体は、赤外線を入力する熱電変換素子であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
物理量を抵抗値に変換する複数の被バイアス印加対象物と、
前記複数の被バイアス印加対象物における各被バイアス印加対象物に接続され、前記各被バイアス印加対象物を導通可能とする第１のスイッチ素子と、
前記各被バイアス印加対象物にバイアス電圧を印加するバイアス回路と、
前記各被バイアス印加対象物に流れる電流を積分して蓄積する積分回路と、
を備え、前記積分回路の蓄積された電流に基づいて、前記各被バイアス印加対象物の抵抗値の変化を検出し、前記物理量を間接的に測定する測定装置であって、
前記バイアス回路は、
非反転入力端子がバイアス電圧供給端子に接続されるオペアンプと、
ゲートが前記オペアンプの出力端子に接続され、ソースが前記オペアンプの反転入力端子と前記第１のスイッチ素子を介して前記各被バイアス印加対象物とに接続されるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートとソース間に挿入される第２のスイッチ素子と、
を備える回路であって、
前記物理量を測定する際に、抵抗値が所定の範囲外となる被バイアス印加対象物が選択された場合には、前記第１のスイッチ素子を開放して前記第２のスイッチ素子を短絡するように制御するスイッチ制御回路と、
前記各被バイアス印加対象物の抵抗値を予め測定して保持してあるデータに基づいて、前記バイアス電圧供給端子に与える電圧を出力するデジタルアナログ変換回路と
を備え、
前記スイッチ制御回路は、前記データが前記各被バイアス印加対象物の抵抗値が前記所定の範囲外であることを示すデータである場合に前記第１のスイッチ素子を開放して前記第２のスイッチ素子を短絡するように制御することを特徴とする測定装置。
【請求項７】
前記スイッチ制御回路は、前記積分回路が積分動作を行っていない期間に前記第１のスイッチ素子を開放するように制御することを特徴とする請求項６記載の測定装置。
【請求項８】
前記スイッチ制御回路は、前記積分回路が積分動作を行っていない期間には、さらに前記第２のスイッチ素子を短絡するように制御することを特徴とする請求項７記載の測定装置。
【請求項９】
前記各被バイアス印加対象物は、赤外線を入力する熱電変換素子であることを特徴とする請求項６乃至８のいずれか一に記載の測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に赤外線撮像素子等の抵抗アレイが構成される半導体装置において、抵抗アレイの抵抗値がばらついた時にも安定に動作する半導体装置に関する。
【背景技術】
【０００２】
一般に、赤外線撮像素子等にあっては、各画素の特性のばらつきが存在する。このばらつきには素子毎のバイアスレベルのばらつきと素子感度のばらつきの２つが存在し、これらのばらつきを補正する赤外線撮像装置が本願発明者による特許文献１において開示されている。また、ばらつき補正機能を実現する半導体装置が特許文献２においても開示されている。
【０００３】
さらに、熱型赤外線センサの１つであるボロメータ型赤外線センサでは、センササイズの縮小によりボロメータの抵抗変化が微弱な変化になってきており、その抵抗変化を検出するために、低ノイズで、積分及びサンプルホールドを実現する必要がある。このための回路が本願発明者による特許文献３において開示されている。
【０００４】
図８は、特許文献３に記載の撮像装置の読み出し回路部分の回路図である。この撮像装置では、半導体基板上に熱電変換素子１０２が形成されている。熱電変換素子１０２は、この例ではダイアフラム上に形成されたボロメータを用いており、入射赤外線に対して感度を持つ。熱電変換素子１０２は、後述するように、基板上に、１次元ないし２次元に多数形成され、画素スイッチ１０１及び水平スイッチ１０３により切り替えて、順次選択されていく。熱電変換素子１０２には、ＮｃｈＭＯＳＦＥＴ１０４、ＯＰアンプ（Operational amplifier；オペアンプともいう）１０５、スイッチ１０６、コンデンサ１０７から構成されるバイアス回路１４１を介しバイアス電圧１０８が印加される。より詳細には、バイアス回路１４１は、ＯＰアンプ１０５の出力端子にゲートが接続されたＮｃｈＭＯＳＦＥＴ１０４と、ＮｃｈＭＯＳＦＥＴ１０４のソースとゲート間に、互いに並列に接続されたコンデンサ１０７及びスイッチ１０６を備え、ＮｃｈＭＯＳＦＥＴ１０４のソースは、ＯＰアンプ１０５の反転入力端子（−）に接続され、ＯＰアンプ１０５の非反転入力端子（＋）には、バイアス電圧端子１０８が接続されており、ＮｃｈＭＯＳＦＥＴ１０４のソースが、スイッチ１０３の一端に接続され、スイッチ（「水平スイッチ」という）１０３の他端は熱電変換素子１０２に接続されている。ＯＰアンプ１０５はＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間電圧ＶＧＳ電圧降下の補償を目的に設けられている。
【０００５】
また、バイアスキャンセル抵抗１０９、スイッチ１１０、ＰｃｈＭＯＳＦＥＴ１１１、ＯＰアンプ１１２、スイッチ１１３から構成されるバイアスキャンセル回路１４２を備え、バイアスキャンセル電圧１１４により、ＮｃｈＭＯＳＦＥＴ１０４のドレイン電流、即ち熱電変換素子１０２に流れる電流のオフセット成分の除去を行う。より詳細には、バイアスキャンセル回路１４２は、電源ＶＣＣとスイッチ１１０の一端の間に接続されたバイアスキャンセル抵抗１０９と、スイッチ１１０の他端にソースが接続され、ＯＰアンプ１１２の出力端子にゲートが接続されたＰｃｈＭＯＳＦＥＴ１１１と、を備え、ＯＰアンプ１１２の反転入力端子（−）は、ＰｃｈＭＯＳＦＥＴ１１１のソースに接続され、非反転入力端子（＋）は、電圧端子１１４に接続され、ＰｃｈＭＯＳＦＥＴ１１１のソースとゲート間には、スイッチ１１３が接続されて、ＰｃｈＭＯＳＦＥＴ１１１のドレインはＮｃｈＭＯＳＦＥＴ１０４のドレインに接続されている。ＯＰアンプ１１２も上記と同様にＰｃｈＭＯＳＦＥＴ１１１のＶＧＳ電圧降下の補償を目的に設けられている。
【０００６】
バイアス回路１４１は、順次走査の切替時などの水平スイッチ１０３のオフ期間や、垂直ライン切り替え時の画素スイッチ１０１のオフ期間、即ち、熱電変換素子１０２の非選択期間には、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響によって、位相の遅れ要素が大きくなるため、ＯＰアンプ１０５の位相余裕が確保できなくなる。
【０００７】
そのため、熱電変換素子１０２の非選択期間では、ＯＰアンプ１０５がボルテージフォロワ接続となるように、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間にスイッチ１０６を挿入し、制御を行っている。スイッチ１０６をオンとすることで、ＯＰアンプ１０５の出力端子は、反転入力端子（−）に接続され、ボルテージフォロワ構成となる。
【０００８】
また、バイアスキャンセル回路１４２も上記と同様に、熱電変換素子１０２の非選択期間に、ＯＰアンプ１１２がボルテージフォロワ接続となるように、ＰｃｈＭＯＳＦＥＴ１１１のゲート・ソース間に、スイッチ１１３を挿入し、制御を行っている。これは、バイアス回路１４１が上記制御を行うと、バイアスキャンセル回路１４２の電流が余分となることから、スイッチ１１０も水平スイッチ１０３と同期してオフするように制御を行うためである。
【０００９】
さらに、積分サンプルホールド回路１３１は、リセット動作が行われるが、この非選択期間には、バイアス回路１４１及びバイアスキャンセル回路１４２が無効状態になる。このため、リセット動作を確実に行えるように、積分サンプルホールド回路１３１と、バイアス回路１４１及びバイアスキャンセル回路１４２を切り離すスイッチ１１５が設けられ、切替制御が行われる。スイッチ１１５は、積分サンプルホールド回路１３１のリセット期間中、オフ状態とされる。
【００１０】
また、熱電変換素子１０２がプロセス不良によるオープン（ＯＰＥＮ）などの画素欠陥が存在する場合も同様に、バイアス電流が流れない。このため、ＮｃｈＭＯＳＦＥＴ１０４の相互コンダクタンスｇｍが低下し、ＯＰアンプ１０５のフィードバックループの抵抗成分が大きくなる影響で、位相の遅れ要素が大きくなり、ＯＰアンプの位相余裕が確保できなくなる。そのため、ＮｃｈＭＯＳＦＥＴ１０４のゲート・ソース間に、バイパスコンデンサ１０７を挿入し、位相余裕を確保している。
【００１１】
ある一回路が発振を起こした場合、並列積分を行っているため、電源ライン等を通じて他の回路に影響を及ぼす可能性がある。そこで、バイアス回路１４１の構成は、安定動作を補償している。
【００１２】
図９は、図８の読み出し回路と、その周辺を含めた撮像素子全体の構成を示す回路図である。熱電変換素子２０２は、この例では、基板上に、２次元にマトリクス状に形成され、画素スイッチ２０１、水平スイッチ２０４によって切り替えて順次選択されていく。水平スイッチ２０４には、１水平期間で２つのフェーズＡ、ＢでそれぞれアクティブとなるφＨＡ信号、φＨＢ信号によって動作するスイッチＨＡ、スイッチＨＢの２つのタイプが用意されている。信号線２０３と走査線２１１との交差する箇所に画素スイッチ２０１を備え、画素スイッチ２０１は、ソースが接地され、ドレインが熱電変換素子２０２を介して信号線２０３に接続され、ゲートが、走査線に接続されたＮｃｈＭＯＳＦＥＴよりなる。信号線２０３は水平スイッチ２０４を介して、読み出し回路２０６に接続されている。読み出し回路２０６の出力は、マルチプレクサスイッチ２０７を介して出力バッファ２０９に接続される。マルチプレクサスイッチ２０７のオン・オフ制御は、水平シフトレジスタ２０８によって行われる。
【００１３】
各熱電変換素子２０２の信号を読み出すために、マトリクスの２列毎（スイッチＨＡ、ＨＢに対応する）に読み出し回路２０６を形成している。垂直シフトレジスタ２０５は、マトリクスの各行を順次選択し、水平シフトレジスタ２０８は、マルチプレクサスイッチ２０７を順次選択していき、各読み出し回路２０６の出力を出力バッファ２０９に出力する。
【００１４】
図１０は、撮像素子全体の動作を表わすタイミングチャートである。図１０において、１水平期間にはフェーズＡ、フェーズＢが存在し、それぞれのフェーズにおける積分モードではφＨＡ信号、φＨＢ信号がオンとなる。積分モード期間では、Ｓ／Ｈ（サンプルホールド）パルスがハイレベル期間、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングし、Ｓ／Ｈパルスのローレベル期間、サンプルホールド回路はホールドモードとなる。積分動作はリセット後、積分モードとなる。図１０では、積分モードの終端部に近いタイミングで、サンプルホールド回路はサンプルモードとなり、積分回路の出力をサンプリングしており、ｎチャネル分のサンプルホールド回路の出力がマルチプレクサを介して時分割で出力されている。
【００１５】
【特許文献１】特開平９-２８４６５２号公報
【特許文献２】特開２００４-２０３２５号公報
【特許文献３】特開２００３-３１８７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ボロメータ型赤外線センサ等のイメージセンサでは少なからず抵抗値のばらつきが存在し、特許文献１などの方法によってばらつきに対する補正がなされている。しかしながら、イメージセンサには、プロセス不良によるオープン等の極端に抵抗値がばらついてしまう欠陥画素も存在する。すなわち、規格値以上の高抵抗あるいは規格値以下の低抵抗となる画素が存在する。順次走査によって規格値以上の高抵抗の画素が選択された場合、ボロメータへバイアス電圧を印加するバイアス回路１４１を構成するオペアンプ１０５のフィードバックループ内のＮＭＯＳトランジスタ１０４の相互コンダクタンスｇｍが低下することでフィードバックループのインピーダンスが増大する。このため、オペアンプ１０５の位相余裕が悪化し、発振する恐れがある。オペアンプが発振した場合には、電源ラインなどを介し、並列処理を行っている他の読み出し回路へ影響を与える恐れがある。このような位相余裕の悪化を防止するために、特許文献３ではＮＭＯＳトランジスタ１０４のゲート・ソース間にバイパスコンデンサ１０７を挿入し、位相余裕を確保している。しかし、バイパスコンデンサ１０７を設けることは、チップの面積増大につながってしまう。
【００１７】
一方、順次走査によって規格値以下の低抵抗の画素が選択された場合、過剰なボロメータ電流が流れるため、積分サンプルホールド回路１３１中の積分オペアンプが飽和することがある。このため、電源ラインに想定以上のＩＲドロップを生じさせ、並列処理を行っている他の読み出し回路へ悪影響を与える恐れがある。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクトに係る半導体装置は、物理量を抵抗値に変換する複数の測定抵抗体と、複数の測定抵抗体における各測定抵抗体に接続され、各測定抵抗体を導通可能とする第１のスイッチ素子と、各測定抵抗体にバイアス電圧を印加するバイアス回路と、各測定抵抗体に流れる電流を積分して蓄積する積分回路と、を備え、積分回路の蓄積された電流に基づいて、各測定抵抗体の抵抗値の変化を検出し、物理量を間接的に測定する。バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続されるオペアンプと、ゲートがオペアンプの出力端子に接続され、ソースがオペアンプの反転入力端子と第１のスイッチ素子を介して各測定抵抗体とに接続されるＭＯＳトランジスタと、ＭＯＳトランジスタのゲートとソース間に挿入される第２のスイッチ素子と、を備える回路である。物理量を測定する際に、抵抗値が所定の範囲外となる測定抵抗体が選択された場合には、第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御するスイッチ制御回路と、各測定抵抗体の抵抗値を予め測定して保持してあるデータに基づいて、バイアス電圧供給端子に与える電圧を出力するデジタルアナログ変換回路とを備える。そして、スイッチ制御回路は、データが各測定抵抗体の抵抗値が所定の範囲外であることを示すデータである場合に第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御する。
【００１９】
本発明の他のアスペクトに係る測定装置は、物理量を抵抗値に変換する複数の被バイアス印加対象物と、複数の被バイアス印加対象物における各被バイアス印加対象物に接続され、各被バイアス印加対象物を導通可能とする第１のスイッチ素子と、各被バイアス印加対象物にバイアス電圧を印加するバイアス回路と、各被バイアス印加対象物に流れる電流を積分して蓄積する積分回路と、を備え、積分回路の蓄積された電流に基づいて、各被バイアス印加対象物の抵抗値の変化を検出し、物理量を間接的に測定する。バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続されるオペアンプと、ゲートがオペアンプの出力端子に接続され、ソースがオペアンプの反転入力端子と第１のスイッチ素子を介して各被バイアス印加対象物とに接続されるＭＯＳトランジスタと、ＭＯＳトランジスタのゲートとソース間に挿入される第２のスイッチ素子と、を備える回路である。物理量を測定する際に、抵抗値が所定の範囲外となる被バイアス印加対象物が選択された場合には、第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御するスイッチ制御回路と、各被バイアス印加対象物の抵抗値を予め測定して保持してあるデータに基づいて、バイアス電圧供給端子に与える電圧を出力するデジタルアナログ変換回路とを備える。そして、スイッチ制御回路は、データが各被バイアス印加対象物の抵抗値が所定の範囲外であることを示すデータである場合に第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御する。
【発明の効果】
【００２０】
本発明によれば、熱電変換素子等の抵抗素子が規定外の抵抗値を持つ場合であっても、チップの面積を増大させることなく、並列処理を行っている他の読出し回路へ影響を与えないように動作させることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係る半導体装置は、物理量、具体的には赤外線の強度を抵抗値に変換する少なくとも１個以上のボロメータ（図５の１）からなる抵抗アレイ（図５の４０）と、各ボロメータに接続され、ボロメータを導通可能とする第１のスイッチ素子（図５の３）と、ボロメータにバイアス電圧を印加するバイアス回路（図５の３０）と、ボロメータに流れる電流を積分して蓄積する積分回路と、を備える。そして、積分回路の蓄積された電流に基づいて、ボロメータの抵抗値の変化を検出し、物理量を間接的に測定する。また、バイアス回路は、非反転入力端子がバイアス電圧供給端子に接続されるオペアンプ（図５の５）と、ゲートがオペアンプの出力端子に接続され、ソースがオペアンプの反転入力端子と第１のスイッチ素子を介してボロメータとに接続されるＭＯＳトランジスタ（図５の４）と、ＭＯＳトランジスタのゲートとソース間に挿入される第２のスイッチ素子（図５の６）と、を備える。さらに、赤外線の強度を測定する際に、抵抗値が所定の範囲外となるボロメータが選択された場合には、第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御するスイッチ制御回路を備える。各ボロメータの抵抗値を予め測定して保持したデータを入力し、バイアス電圧供給端子に与える電圧を出力するＤ／Ａ変換器（図５の７）をさらに備え、スイッチ制御回路は、入力するデータが所定のデータである場合に第１のスイッチ素子を開放して第２のスイッチ素子を短絡するように制御する。
【００２２】
以上のように構成される半導体装置は、Ｄ／Ａ変換器の入力データから欠陥画素であることを判定し、第２のスイッチ素子によってオペアンプのフィードバックループを短絡させ、オペアンプをボルテージフォロワ構成にする。これより、オペアンプの回路安定性（位相余裕）が増すため、発振することがない。したがって、従来の半導体装置における、高抵抗画素が選択された場合に位相余裕を確保するために挿入されているバイパスコンデンサが不要になる。また、第１のスイッチ素子を開放することによって、低抵抗欠陥の場合の過剰なボロメータ電流を防止でき、その過剰電流によるＩＲドロップの影響を防止する。これらにより並列処理を行っている他の読み出し回路への影響がなくなる。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００２３】
図１は、本発明の第１の実施例に係る半導体装置の構成を示す回路図である。図１において、抵抗アレイ４０は、図９に示した抵抗アレイ２２０中の抵抗アレイ部分２２１を取り出して表わしており、ボロメータ１ａ、１ｂが基板上に１次元ないし２次元に多数形成され、画素スイッチ２ａ、２ｂ及び水平スイッチ３ａ、３ｂによって切り替えられ、順次選択されていく。ボロメータ１ａ、１ｂの抵抗変化を電流変化に変換する回路として、ＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）４と、オペアンプ５、スイッチ６から構成されるバイアス回路３０によって、Ｄ／Ａ変換器７の出力電圧２６がボロメータ１ａあるいはボロメータ１ｂに印加される。より詳細には、バイアス回路３０は、オペアンプ５の出力端子にゲートが接続されたＮＭＯＳトランジスタ４と、ＮＭＯＳトランジスタ４のソースとゲート間にスイッチ６を備える。ＮＭＯＳトランジスタ４のソースは、オペアンプ５の反転入力端子（−）に接続され、オペアンプ５の非反転入力端子（＋）には、Ｄ／Ａ変換器７の出力電圧２６が与えられており、ＮＭＯＳトランジスタ４のソースが水平スイッチ３ａ、３ｂの一端に接続され、水平スイッチ３ａの他端はボロメータ１ａに接続され、水平スイッチ３ｂの他端はボロメータ１ｂに接続されている。ここで水平スイッチ３ａ、３ｂ及びスイッチ６は、トランスファゲートによって構成される。
【００２４】
また、後に説明する４ビットのデータ（ＤＩＮ）２３を入力し、デコードしてＤ／Ａ変換器７に出力するデコーダ８、デコーダ８の出力の最上位データ２４と最下位データ２５との論理和を取るＮＯＲ回路９、ＮＯＲ回路９の出力を反転してスイッチ６の制御端に出力するインバータ回路１０を備える。さらに、水平同期信号に同期したφＨＡ信号２２ａ、φＨＢ信号２２ｂ（図１０のフェーズＡ、Ｂ期間内においてそれぞれオン（ハイレベル）となる）がそれぞれの一方の入力端に入力され、それぞれの他方の入力端には、ＮＯＲ回路９の出力が入力されるＡＮＤ回路１９ａ、１９ｂを備える。ＡＮＤ回路１９ａ、１９ｂのそれぞれの出力は、水平スイッチ３ａ、３ｂの制御端に与えられる。
【００２５】
このような構成において、水平スイッチ３ａ、３ｂの一端に印加される電圧は、オペアンプ５の非反転入力端子（＋）の電圧、即ちＤ／Ａ変換器７の出力電圧２６となり、水平スイッチ３ａ、３ｂの印加電圧を高精度に制御することができる。通常、ボロメータ１ａ、１ｂの温度係数が見かけ上、悪化することを防ぐように、水平スイッチ３ａ、３ｂのオン抵抗は、ボロメータ１ａ、１ｂの抵抗値に比較し十分小さく設計されるため、水平スイッチ３ａ、３ｂの印加電圧は、ボロメータ１ａ、１ｂ端の印加電圧とほぼ等しい。
【００２６】
図１において、ＮＭＯＳトランジスタ４とオペアンプ５は、ボロメータ１ａあるいはボロメータ１ｂに電圧を印加するとともに、ボロメータ電流をドレインに流す回路であり、ＮＭＯＳトランジスタのＶｇｓ（ゲート−ソース間電圧）の影響が、ドレイン電流に現れない回路となっている。ゲート−ソース間電圧Ｖｇｓは、通常、トランジスタのしきい値Ｖｔの温度依存性に起因して、大きな温度係数を持つ。図１の回路では、ゲート−ソース間電圧Ｖｇｓがドレイン電流に現れない（電圧降下の補償）回路構成であるために、ゲート−ソース間電圧Ｖｇｓの温度係数の影響（温度ドリフト）をなくしている。
【００２７】
また、バイアス回路３０は、順次走査の切り替え時の水平スイッチ３ａ、３ｂのオフ期間や、垂直ライン切り替え時の画素スイッチ２ａ、２ｂのオフ期間、即ち、ボロメータ１ａおよびボロメータ１ｂの非選択期間には、バイアス電流が流れない。このため、ＮＭＯＳトランジスタ４の相互コンダクタンスｇｍが低下し、オペアンプ５のフィードバックループの抵抗成分が大きくなって、位相の遅れ要素が大きくなるため、オペアンプ５の位相余裕が確保できなくなる。そのため、ボロメータ１ａ、１ｂの非選択期間では、オペアンプ５自体がボルテージフォロワ接続となるように、ＮＭＯＳトランジスタ４のゲート・ソース間にスイッチ６を挿入し、制御を行っている。すなわち、スイッチ６をオンとすることで、オペアンプ５の出力端子は、反転入力端子（−）に接続され、ボルテージフォロワ構成となり、利得が１となって位相余裕を確保することができる。
【００２８】
次に抵抗１６、ＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）１７、オペアンプ１８からなる回路は、従来の技術で説明した「バイアスキャンセル回路」に相当する。オペアンプ１８は、非反転端子にバイアスキャンセル電圧２１が与えられ、反転端子を抵抗１６の一端とＰＭＯＳトランジスタ１７のソースとに接続し、出力端子をＰＭＯＳトランジスタ１７のゲートに接続する。ＰＭＯＳトランジスタ１７のドレインは、ＮＭＯＳトランジスタ４のドレインと共通とされ、ボロメータ１ａ、１ｂ側に流れる電流（Ｉｂｏｌ）と、バイアスキャンセル側に流れる電流（Ｉｃａｎ）とをほぼつり合わせている。これにより、積分コンデンサ１２に流れ込むＤＣ（直流）電流をできるだけ減らすようにしている。積分コンデンサ１２にＤＣ電流が流れ込むと、本来、増幅したい信号のためではなく、もっぱらＤＣ電流のために回路のダイナミックレンジが占有されることになり、積分ゲインを上げることができない。バイアスキャンセル回路は、この問題を解消している。オペアンプ１８も上記と同様にＰＭＯＳトランジスタ１７のＶＧＳ電圧降下及び温度係数の補償を目的に設けられている。なお、このバイアスキャンセル回路を図８で説明したバイアスキャンセル回路１４２と同等の構成としてもよい。
【００２９】
さらに、ＮＭＯＳトランジスタ４のドレイン及びＰＭＯＳトランジスタ１７のドレインは、積分コンデンサ１２の一端に接続され、さらに、積分オペアンプ１１の反転入力端子に接続されている。積分コンデンサ１２の他端は、積分オペアンプ１１の出力端子に接続されている。積分オペアンプ１１の非反転入力端子（＋）は、電源ＶＣＣ２に接続されている。また、積分コンデンサ１２の端子間に並列にリセットスイッチ１３が接続されている。積分コンデンサ１２は、信号が積分され信号が読み出された後に、リセットスイッチ１３がオンされてリセットされる。
【００３０】
積分オペアンプ１１の反転入力端子（−）に接続されているクリップダイオード１４、１５は、ボロメータ電流またはバイアスキャンセル電流の一方が過多となって積分オペアンプ１１の出力が飽和した場合に、その過多の電流を補うように働く。
【００３１】
積分コンデンサ１２で積分された信号は、積分オペアンプ１１の出力端子から取り出され、サンプルホールド回路２７に渡される。マルチプレクサ２８は、複数の読み出し回路３４のサンプルホールド回路２７の出力信号の一つを選択して、出力端子（ＶＯＵＴ）２９に出力する。
【００３２】
Ｄ／Ａ変換器７は、抵抗アレイ４０に多数形成されたボロメータ１ａ、１ｂの抵抗値ばらつきに応じて、ボロメータ１ａ、１ｂに流れる電流Ｉｂｏｌのばらつきが小さくなるようにボロメータ１ａ、１ｂに供給される電圧（バイアス電圧）の選択を行う。例えば、あるボロメータ１ａの抵抗値をＲｂｏｌ、ボロメータ１ａに印加される電圧をＶｂｏｌ、ボロメータ１ａに流れる電流をＩｂｏｌとした場合、Ｉｂｏｌ＝Ｖｂｏｌ／Ｒｂｏｌである。Ｒｂｏｌのばらつきに応じて、Ｄ／Ａ変換器７によってＶｂｏｌを適切に選ぶことで、Ｒｂｏｌが大きくばらついていても、Ｉｂｏｌのばらつきを小さくすることができる。これにより１次元ないし２次元に多数形成されたボロメータ１ａ、１ｂに流れる電流をほぼ等しい電流値に合わせることができ、回路のダイナミックレンジを大きくとることができるほか、入射赤外線に対する感度を一定にする働きも持つ。
【００３３】
次に、ボロメータ１ａ、１ｂに供給されるバイアス電圧の設定方法について説明する。図２（ａ）は、画面内のボロメータ１ａ、１ｂの抵抗値の頻度分布を模式的に表わす図である。ここでは、頻度分布の中央値に対してばらつきの規格値（許容範囲）を中央値±１０％と仮定し、Ｄ／Ａ変換器７の必要な電圧範囲を抵抗ばらつきの±１０％に少し余裕を考慮した±１２．５％とする。例えば、ボロメータに印加するバイアス電圧（ＶＢ）２０を４Ｖに設定した場合、Ｄ／Ａ変換器７の電圧出力範囲は、４Ｖ±０．５Ｖである。そしてＤ／Ａ変換器７の入力データ２３として、４ビットデータを仮定する。図２（ｂ）に示すように入力データ２３が「００００」の場合には、ばらつきの規格値の下限以下で低抵抗欠陥であり、データが「１１１１」の場合には、ばらつきの規格値の上限以上で高抵抗欠陥であると見なす。残りの「０００１」〜「１１１０」の１４段階に対応してボロメータ１の抵抗値にそれぞれ−１０．８％、−９．２％、・・９．２％、１０．８％の補正を行うように出力電圧２６を出力するようにする。
【００３４】
以上のようなボロメータ１ａ、１ｂの抵抗値ばらつきを補正するためのＤ／Ａ変換器７の入力データ２３の作成は、通常、赤外線画像を撮像する前の準備として、例えば図３に示すような構成の赤外線撮像装置によって行われる。赤外線撮像装置は、赤外線センサ５１、Ａ／Ｄ変換器５２、ＣＰＵ５３、メモリ５４、ＮＴＳＣ信号発生器５５を備える。赤外線センサ５１の出力には、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器５２が接続される。ＣＰＵ５３は、Ａ／Ｄ変換器５２のデジタル化された出力信号を入力し、デジタル信号の演算やメモリ５４とのやりとりを行い、生成した画像信号を、ＮＴＳＣ信号を発生するＮＴＳＣ信号発生器５５に出力する。
【００３５】
赤外線撮像装置における実際の入力データ２３の作成は、例えば２分岐探索法で行う。例えば入力データ２３が４ビットで表わされる場合、各ビットに「１」を立てながら、「１」を立てたことにより、目的の範囲をはずれた場合は、「０」に戻し、目的の範囲内であれば、そのままにする。目的の範囲内にあるか否かの判定は、ＣＰＵ５３による演算処理で行う。この演算の結果として得られる各ボロメータ、すなわち赤外線撮像素子の画面上の全ての画素に対する入力データ２３をメモリ５４に格納する。
【００３６】
このようにして作成された４ビットの入力データ２３は、デコーダ８でデコードされ、デコーダ出力の最上位データ２４及び最下位データ２５に該当する画素は、図２（ｂ）のような設定においては規格値範囲外ということになり、欠陥画素とみなす。なお、欠陥画素の情報は、上記データ作成方法ではなく、別の手段でボロメータの抵抗値を測定し、その結果を予めメモリに記憶させ、データベース化しておくことも可能である。
【００３７】
赤外線撮像装置で作成された入力データ２３をデコーダ８に入力する。そして、デコーダ８の出力の最上位データ２４と、最下位データ２５との論理和をＮＯＲ回路９によって求め、ＮＯＲ回路９の出力をインバータ回路１０を介して水平スイッチ３の制御信号として入力する。さらにスイッチ６がオンとなるときに水平スイッチ３ａ、３ｂがオフとなるようにＮＯＲ回路９の出力は、それぞれＡＮＤ回路１９ａ、１９ｂを介して水平スイッチ３ａ、３ｂの制御信号として入力する。
【００３８】
このような回路構成によって、最上位データ２４または最下位データ２５が出力される（ハイレベルとなる）時には、スイッチ６がオンとなる。また、最上位データ２４または最下位データ２５が出力される（ハイレベルとなる）時、あるいはφＨＡ信号がローレベルの時には、水平スイッチ３ａがオフとなる。さらに、最上位データ２４または最下位データ２５が出力される（ハイレベルとなる）時、あるいはφＨＢ信号がローレベルの時には、水平スイッチ３ｂがオフとなる。一方、最上位データ２４も最下位データ２５も出力されない時には、スイッチ６がオフとなる。すなわち、規格値以上の高抵抗の欠陥画素及び規格値以下の低抵抗の欠陥画素が順次走査によって選択された場合には、水平スイッチ３ａ、３ｂによってオペアンプ５からボロメータ１ａ、１ｂを切り離すと共に、スイッチ６によってオペアンプ５のみをボルテージフォロワ構成となるようにする。このような構成とすることで、オペアンプ５の発振防止と過剰なボロメータ電流による電源ラインのＩＲドロップの防止が行われ、並列処理を行っている他の読み出し回路への影響を取り除くことができる。
【００３９】
なお、図１に示した読み出し回路は、従来例と同様に図９のような撮像素子全体の回路構成において用いられる。また、積分動作とサンプルホールド、マルチプレクサの動作を示すタイミングは、先に説明した図１０と同様である。
【実施例２】
【００４０】
図４は、本発明の第２の実施例に係る半導体装置の構成を示す回路図である。図４において、図１と同一の符号は同一物を表わし、その説明を省略する。読み出し回路３４ａでは、図１におけるＡＮＤ回路１９ａ、１９ｂを廃し、φＨＡ信号２２ａを水平スイッチ３ｄの制御端に直接接続し、φＨＢ信号２２ｂを水平スイッチ３ｅの制御端に直接接続している。また、新たにスイッチ３ｃを追加し、ＮＯＲ回路９の出力端をスイッチ３ｃの制御端に接続している。このような構成の読み出し回路３４ａは、読み出し回路３４と同様に動作する。
【実施例３】
【００４１】
図５は、本発明の第３の実施例に係る半導体装置の構成を示す回路図である。図５において、図１と同一の符号は同一物を表わし、その説明を省略する。図５に示す半導体装置では、一水平期間における水平スイッチの駆動パルスをＨＳＷ信号２２の一種類とし、一水平期間中には一系統の水平スイッチ３、ボロメータ１、画素スイッチ２が制御されている。
【００４２】
図５において、ＮＯＲ回路９ａは、３入力構成であって、３入力には最上位データ２４、最下位データ２５、ＨＳＷ信号２２が入力される。ＮＯＲ回路９ａの出力は、水平スイッチ３の制御端に入力されると共に、インバータ回路１０を介してスイッチ６の制御端に入力される。
【００４３】
このような回路構成によって、最上位データ２４または最下位データ２５が出力される（ハイレベルとなる）時、あるいはＨＳＷ信号２２がハイレベルとなる時（フェーズ切替時等）には、水平スイッチ３がオフとなりスイッチ６がオンとなる。すなわち、スイッチ６をオンとすることで、オペアンプ５の出力端子は、反転入力端子（−）に接続され、ボルテージフォロワ構成となり、利得が１となって位相余裕を確保することができる。また、最上位データ２４も最下位データ２５も出力されず、フェーズ切替時でもない時には、水平スイッチ３がオンとなりスイッチ６がオフとなって、通常の読み出し動作が行われる。
【００４４】
このような構成の読み出し回路３４ｂは、規格値以上の高抵抗の欠陥画素及び規格値以下の低抵抗の欠陥画素が順次走査によって選択された場合には、水平スイッチ３によってオペアンプ５からボロメータ１を切り離すと共に、スイッチ６によってオペアンプ５のみをボルテージフォロワ構成となるようにする。このような構成とすることで、実施例１と同様に、オペアンプ５の発振防止と過剰なボロメータ電流による電源ラインのＩＲドロップの防止が行われ、並列処理を行っている他の読み出し回路への影響を取り除くことができる。
【実施例４】
【００４５】
図６は、本発明の第４の実施例に係る測定回路を示すブロック図である。被バイアス印加対象物７０は、物理量を抵抗値に変換する単素子の抵抗体７１が相当する。抵抗体７１は、例えばボロメータ等の熱電変換素子である。この被バイアス印加対象物７０に読み出し回路７２が接続され、出力端子７５からサンプルホールドされた出力信号が出力される。このような被バイアス印加対象物７０と読み出し回路７２が２セット分で構成されている。２セットの読み出し回路のＶＣＣ電源７３及びＶＣＣ２電源７４は、２つの読み出し回路７２で共通に使用している。ここでは２セットの例を示したが、３セット以上備える構成であってもよい。
【００４６】
図７は、図６に示した被バイアス印加対象物７０と読み出し回路７２の１セット分を詳細に示した回路図である。図７において図５と同一の符号は同一物を表わし、その説明を省略する。
【００４７】
図５では、抵抗アレイ４０及び読み出し回路３４ｂ、マルチプレクサ２８を含めて集積回路とされている。これに対し、図７では、単素子の抵抗体７１及び読み出し回路７２がそれぞれ個別ブロックとして独立しており、各読み出し回路７２で使用するＶＣＣ電源７３及びＶＣＣ２電源７４が共通化されている。第４の実施例における機能及び各動作は、第３の実施例と同一である。また、効果も同様に、規格範囲外の特性ばらつきを持った被バイアス印加対象物を選択した場合の電源電圧変動の影響を、並列処理を行っている他の読み出し回路に対して及ぼさないようにできることである。
【００４８】
第４の実施例によれば、抵抗アレイが構成される半導体装置に限らず、ＯＰアンプとトランジスタで構成されるバイアス回路と、このバイアス回路の出力電圧が印加される独立した被バイアス印加対象物がそれぞれ少なくとも２つ以上構成される場合においても適用できる。この被バイアス印加対象物の特性に各々ばらつきが生じている場合に、そのばらつきを相殺するようにバイアス回路から印加する電圧をばらつき量に応じて変化させる手段を備え、その手段として例えばＤ／Ａコンバータを用い、その入力データと出力電圧の関係には被バイアス印加対象物の特性ばらつきの規格範囲を予め設定しておくようにする。
【００４９】
入力データは、第１の実施例で説明したと同様に、少なくとも２つ以上ある被バイアス印加対象物のばらつきを相殺するように２分岐探索法などでそれぞれ作成される。作成されたデータ値が予め設定した規格範囲を超えるデータであった場合、即ち規格範囲外の特性ばらつきを持った被バイアス印加対象物が存在した場合、該当するバイアス回路と被バイアス印加対象物を電気的に分離する。このようにすることで、規格範囲を超える被バイアス印加対象物がつながる回路の影響を並列動作する他の回路に対し与えることがなく、安定動作を補償することができる。特に、被バイアス印加対象物の特性ばらつきが事前に不明であり、並列動作を行う場合に有効に機能する。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す回路図である。
【図２】ボロメータの抵抗値のばらつきの分布と、抵抗値の補正のデータを表わす図である。
【図３】赤外線撮像装置の構成を示すブロック図である。
【図４】本発明の第２の実施例に係る半導体装置の構成を示す回路図である。
【図５】本発明の第３の実施例に係る半導体装置の構成を示す回路図である。
【図６】本発明の第４の実施例に係る測定回路を示すブロック図である。
【図７】図６の被バイアス印加対象物と読み出し回路の１セット分を詳細に示した回路図である。
【図８】従来における撮像装置の読み出し回路部分の回路図である。
【図９】読み出し回路と、その周辺を含めた撮像素子全体の構成を示す回路図である。
【図１０】撮像素子全体の動作を表わすタイミングチャートである。
【符号の説明】
【００５１】
１、１ａ、１ｂ  ボロメータ
２、２ａ、２ｂ  画素スイッチ
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ  水平スイッチ
４  ＮＭＯＳトランジスタ
５、１８  オペアンプ
６  スイッチ
７  Ｄ／Ａ変換器
８  デコーダ
９、９ａ  ＮＯＲ回路
１０  インバータ回路
１１  積分オペアンプ
１２  積分コンデンサ
１３  リセットスイッチ
１４、１５  クリップダイオード
１６  抵抗
１７  ＰＭＯＳトランジスタ
１９ａ、１９ｂ  ＡＮＤ回路
２０  バイアス電圧
２１  バイアスキャンセル電圧
２２  ＨＳＷ信号
２２ａ  φＨＡ信号
２２ｂ  φＨＢ信号
２３  入力データ
２４  最上位データ
２５  最下位データ
２６  出力電圧
２７  サンプルホールド回路
２８  マルチプレクサ
２９、７５  出力端子
３０  バイアス回路
３４、３４ａ、３４ｂ、７２  読み出し回路
４０  抵抗アレイ
５１  赤外線センサ
５２  Ａ／Ｄ変換器
５３  ＣＰＵ
５４  メモリ
５５  ＮＴＳＣ信号発生器
７０  被バイアス印加対象物
７１  抵抗体
７３  ＶＣＣ電源
７４  ＶＣＣ２電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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