(57)【特許請求の範囲】
【請求項１】
第１および第２主面を有する半導体基板（１）を備え、当該半導体基板（１）の前記第１主面の側にコレクタ電極（８）が配設され、前記第２主面の側にエミッタ電極（７）とゲート電極（５）とが配設された絶縁ゲート型バイポーラトランジスタであって、
前記半導体基板（１）が、
前記第１主面に露出し前記コレクタ電極（８）に接続された第１導電型のコレクタ層（１１）と、
当該コレクタ層（１１）の上に形成され前記第１主面に露出しない第２導電型のベース層（１２，１３）と、を備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）とが、フリーホイールダイオードとしての特性を有する、絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）。
【請求項２】
前記エミッタ電極（７）と前記コレクタ電極（８）との間に逆電流が流れるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値である逆耐圧が、コレクタ・エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の５倍以下である、請求の範囲１記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）。
【請求項３】
前記ベース層（１２，１３）が、
ベース本体部（１３）と、
当該ベース本体部（１３）よりも不純物濃度が高く前記コレクタ層（１１）と前記ベース本体部（１３）との間に介在するバッファ層（１２）と、を備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）とによって形成される寄生ダイオード（Ｄ）にアバランシェ電流が流れるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当する、請求の範囲２記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ）。
【請求項４】
前記半導体基板（１）が、
前記ベース層（１２，１３）に連結しないように前記コレクタ層（１１）の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極（８）に接続された第２導電型の逆導電型層（１４）をさらに備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）との間のＰＮ接合に生じる空乏層が前記逆導電型層（１４）へ達するパンチスルーが生じるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当する、請求の範囲２記載の絶縁ゲート型バイポーラトランジスタ（１０２，１０２ａ）。
【請求項５】
前記コレクタ層（１１）が、低不純物濃度コレクタ層（１１ａ）と高不純物濃度コレクタ層（１５）とを、備え、
前記低不純物濃度コレクタ層（１１ａ）は、前記コレクタ層（１１）のうち、前記ベース層（１２，１３）と前記逆導電型層（１４）とに挟まれた部分を含んでおり、
前記高不純物濃度コレクタ層（１５）は、前記低不純物濃度コレクタ層（１１ａ）よりも不純物濃度が高い、請求の範囲４記載の絶縁ゲート型バイポーラトランジスタ（１０４，１０４ａ）。
【請求項６】
前記ベース層（１２，１３）が、
ベース本体部（１３）と、
当該ベース本体部（１３）よりも不純物濃度が高く前記コレクタ層（１１）と前記ベース本体部（１３）との間に介在するバッファ層（１２）と、を備える、請求の範囲４記載の絶縁ゲート型バイポーラトランジスタ（１０２，１０４）。
【請求項７】
前記半導体基板（１）が、
前記ベース層（１２，１３）に連結しないように前記コレクタ層（１１）の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極（８）に接続された第２導電型の逆導電型層（１４）をさらに備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）と前記逆導電型層（１４）とによって形成される寄生バイポーラトランジスタ（Ｑ）がターンオンするコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当する、請求の範囲２記載の絶縁ゲート型バイポーラトランジスタ（１０３，１０３ａ）。
【請求項８】
前記コレクタ層（１１）が、低不純物濃度コレクタ層（１１ａ）と高不純物濃度コレクタ層（１５）とを、備え、
前記低不純物濃度コレクタ層（１１ａ）は、前記コレクタ層（１１）のうち、前記ベース層（１２，１３）と前記逆導電型層（１４）とに挟まれた部分を含んでおり、
前記高不純物濃度コレクタ層（１５）は、前記低不純物濃度コレクタ層（１１ａ）よりも不純物濃度が高い、請求の範囲７記載の絶縁ゲート型バイポーラトランジスタ（１０４，１０４ａ）。
【請求項９】
前記ベース層（１２，１３）が、
ベース本体部（１３）と、
当該ベース本体部（１３）よりも不純物濃度が高く前記コレクタ層（１１）と前記ベース本体部（１３）との間に介在するバッファ層（１２）と、を備える、請求の範囲７記載の絶縁ゲート型バイポーラトランジスタ（１０３，１０４）。
【請求項１０】
前記逆耐圧が１０Ｖ以下である、請求の範囲２記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）。
【請求項１１】
請求の範囲１記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）と、
前記絶縁ゲート型バイポーラトランジスタを収納する筐体（３０）と、
各々の一部が前記筐体（３０）の外部に突出するように前記筐体（３０）に取り付けられ、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極（５）、前記エミッタ電極（７）および前記コレクタ電極（８）へ、それぞれ電気的に接続された３個の端子（ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇ）と、を備える半導体装置（１０６）。
【請求項１２】
前記ゲート電極（５）、前記エミッタ電極（７）および前記コレクタ電極（８）が、導電ワイヤ（Ｗ）を媒介して、前記３個の端子（ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇ）へ、それぞれ電気的に接続されている、請求の範囲１１記載の半導体装置（１０６）。
【請求項１３】
前記絶縁ゲート型バイポーラトランジスタを第１トランジスタとし、当該第１トランジスタと同一に構成される３個の絶縁ゲート型バイポーラトランジスタを、第２ないし第４トランジスタとして、さらに備え、
前記３個の端子を第１ないし第３端子（ＰＰ，Ｕ，Ｇ）とし、各々の一部が前記筐体（３０）の外部に突出するように前記筐体（３０）に取り付けられた５個の端子を、第４ないし第８端子（ＮＮ，Ｖ，Ｗ，Ｇ）として、さらに備え、
前記第１および第２トランジスタは直列接続されており、
前記第３および第４トランジスタは直列接続されており、
前記第１端子（ＰＰ）は、前記第１および第３トランジスタの前記コレクタ電極（８）へ電気的に接続されており、
前記第２端子（Ｕ）は、前記第１および第２トランジスタの接続部へ電気的に接続されており、
前記第３端子（Ｇ）は、前記第１トランジスタの前記ゲート電極（５）へ電気的に接続されており、
前記第４端子（ＮＮ）は、前記第２および第４トランジスタの前記エミッタ電極（７）へ電気的に接続されており、
前記第５端子（Ｖ）は、前記第３および第４トランジスタの接続部へ電気的に接続されており、
前記第６ないし第８端子（Ｇ）は、前記第２ないし前記第４トランジスタの前記ゲート電極（５）へ、それぞれ電気的に接続されている、請求の範囲１１記載の半導体装置（１０５，１０６）。
【請求項１４】
前記第２端子（Ｕ）と前記第５端子（Ｖ）とに接続された誘導負荷（２１）を、さらに備える、請求の範囲１３記載の半導体装置（１０５，１０６）。
【請求項１５】
請求の範囲１記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）と、
前記絶縁ゲート型バイポーラトランジスタを封止する封止体（４６）と、
当該封止体（４６）の外部に各々の一部が突出するように前記封止体（４６）に封止され、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極（５）、前記エミッタ電極（７）および前記コレクタ電極（８）へ、それぞれ電気的に接続された３個の端子（４１，４２，４３）と、を備える半導体装置（１０７）。
【請求項１６】
第１および第２主面を有する半導体基板（１）を備え、当該半導体基板（１）の前記第１主面の側にコレクタ電極（８）が配設され、前記第２主面の側にエミッタ電極（７）とゲート電極（５）とが配設された絶縁ゲート型バイポーラトランジスタを製造する方法であって、
（ａ）前記第１主面に露出する第１導電型のコレクタ層（１１）と、当該コレクタ層（１１）の上に形成され前記第１主面に露出しない第２導電型のベース層（１２，１３）と、を備えるように、前記半導体基板（１）を形成する工程と、
（ｂ）前記コレクタ層（１１）に接続するように前記第１主面の上に前記コレクタ電極（８）を形成する工程と、を備え、
前記工程（ａ）では、前記ベース層（１２，１３）と前記コレクタ層（１１）とが、フリーホイールダイオードとしての特性を有するように、前記半導体基板（１）が形成される、絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）の製造方法。
【請求項１７】
前記工程（ａ）では、前記エミッタ電極（７）と前記コレクタ電極（８）との間に逆電流が流れるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値である逆耐圧が、コレクタ・エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の５倍以下に抑えられるように、前記半導体基板（１）が形成される、請求の範囲１６記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）の製造方法。
【請求項１８】
前記工程（ａ）では、
前記ベース層（１２，１３）が、ベース本体部（１３）と、当該ベース本体部（１３）よりも不純物濃度が高く前記コレクタ層（１１）と前記ベース本体部（１３）との間に介在するバッファ層（１２）と、を備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）とによって形成される寄生ダイオード（Ｄ）にアバランシェ電流が流れるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当するように、前記半導体基板（１）が形成される、請求の範囲１７記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ）の製造方法。
【請求項１９】
前記工程（ａ）では、
前記半導体基板（１）が、前記ベース層（１２，１３）に連結しないように前記コレクタ層（１１）の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極（８）に接続された第２導電型の逆導電型層（１４）をさらに備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）との間のＰＮ接合に生じる空乏層が前記逆導電型層（１４）へ達するパンチスルーが生じるコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当するように、前記半導体基板（１）が形成される、請求の範囲１７記載の絶縁ゲート型バイポーラトランジスタ（１０２，１０２ａ）の製造方法。
【請求項２０】
前記工程（ａ）では、
前記半導体基板（１）が、前記ベース層（１２，１３）に連結しないように前記コレクタ層（１１）の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極（８）に接続された第２導電型の逆導電型層（１４）をさらに備え、
前記ベース層（１２，１３）と前記コレクタ層（１１）と前記逆導電型層（１４）とによって形成される寄生バイポーラトランジスタ（Ｑ）がターンオンするコレクタ・エミッタ間電圧（ＶＣＥ）の最小値が前記逆耐圧に相当するように、前記半導体基板（１）が形成される、請求の範囲１７記載の絶縁ゲート型バイポーラトランジスタ（１０３，１０３ａ）の製造方法。
【請求項２１】
（Ａ）各々の一部が外部に突出するように取り付けられた３個の端子（ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇ）を有する筐体（３０）を準備する工程と、
（Ｂ）請求の範囲１６記載の絶縁ゲート型バイポーラトランジスタの製造方法を実行することにより、前記絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）を得る工程と、
（Ｃ）前記絶縁ゲート型バイポーラトランジスタを、前記筐体（３０）へ収納する工程と、
（Ｄ）前記３個の端子（ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇ）を、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極（５）、前記エミッタ電極（７）および前記コレクタ電極（８）へ、それぞれ電気的に接続する工程と、を備える半導体装置（１０６）の製造方法。
【請求項２２】
（Ａ）３個の端子（４１，４２，４３）を準備する工程と、
（Ｂ）請求の範囲１６記載の絶縁ゲート型バイポーラトランジスタ（１０１，１０１ａ，１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ）の製造方法を実行することにより、前記絶縁ゲート型バイポーラトランジスタを得る工程と、
（Ｃ）前記３個の端子（４１，４２，４３）を、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極（５）、前記エミッタ電極（７）および前記コレクタ電極（８）へ、それぞれ電気的に接続する工程と、
（Ｄ）前記絶縁ゲート型バイポーラトランジスタと前記３個の端子（４１，４２，４３）とを、当該前記３個の端子（４１，４２，４３）の各々の一部が外部へ突出するように封止する工程と、を備える、半導体装置（１０７）の製造方法。
【発明の詳細な説明】
技術分野
この発明は、絶縁ゲート型バイポーラトランジスタ、その製造方法、当該絶縁ゲート型バイポーラトランジスタを用いた半導体装置、およびその製造方法に関する。
背景技術
モータ等の負荷を駆動するパワー半導体装置では、これに備わるスイッチング素子として、定格電圧が３００Ｖ以上の領域では、その特性上の理由により絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴと略称される）が用いられる。この場合には、スイッチング素子に並列に接続された還流用のダイオードが同時に使用される。
第２９図は、従来のＩＧＢＴの正面断面図である。このＩＧＢＴ１５１は、第１および第２主面を有する半導体基板９０を備えている。この半導体基板９０はシリコン基板であり、その第１主面に露出するＰ＋基板であるＰ＋コレクタ層９１、その上に形成されたＮ＋バッファ層９２、その上に形成されＮ＋バッファ層９２よりも不純物濃度の低いＮ−ベース層９３、Ｎ−ベース層９３が露出する第２主面にＰ型の不純物を選択的に拡散することにより形成されたＰベース領域２、および、このＰベース領域２の内側にＮ型不純物を高濃度に選択的に拡散することにより、Ｐベース領域２よりも浅く形成されたＮ＋ソース領域３を備えている。
半導体基板９０の第２主面の上には、Ｐベース領域２の一部表面およびＮ−ベース層９３の表面を覆うように、シリコン酸化物を材料とするゲート絶縁膜４が形成されている。ゲート絶縁膜４の上には、ポリシリコンを材料とするゲート電極５が形成されている。半導体基板９０の上主面の上には、Ｎ＋ソース領域３の表面の一部と、Ｐベース領域２の表面のうちの中央領域とに接続するように、エミッタ電極７が、さらに形成されている。ゲート電極５とエミッタ電極７とは、層間絶縁膜６によって、互いに絶縁されている。
したがって、半導体基板９０の第２主面の側に形成されたＮ−ベース層９３とＰベース領域２とＮ＋ソース領域３は、ＭＯＳトランジスタの半導体部分に相当する。半導体基板９０の第２主面の側に形成されたＭＯＳトランジスタと同等の構造を有する部分を、ＭＯＳ構造Ｍと称する。Ｐベース領域２の表面のうち、ゲート電極５の直下に位置しソース領域３とＮ−ベース層９３とに挟まれた部分、すなわちゲート絶縁膜４を挟んでゲート電極５が対向する部分は、ＭＯＳ構造Ｍのチャネル領域ＣＨに相当する。Ｐベース領域２およびＮ＋ソース領域３は、ゲート電極５をマスクとして用いて不純物を選択的に注入および拡散することにより形成される。すなわち、Ｐベース領域２およびＮ＋ソース領域３は、二重拡散領域となっているので、ＭＯＳ構造Ｍは、Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ（略してＤＭＯＳ）の一例となっている。半導体基板９０の第１主面の上には、Ｐ＋コレクタ層９１に接続されるコレクタ電極８が形成されている。
第３０図は、別の従来例による絶縁ゲート型バイポーラトランジスタの正面断面図である。このＩＧＢＴ１５１ａは、半導体基板９０の第２主面の側に形成されるＭＯＳ構造Ｍが、ＩＧＢＴ１５１とは特徴的に異なっている。第２主面には、Ｎ＋ソース領域３およびＰベース領域２を貫通し、Ｎ−ベース層９３に達するトレンチ９が形成され、その内壁面を覆うようにゲート絶縁膜４が形成されている。さらにゲート絶縁膜４の内側にゲート電極５が埋設されている。このＩＧＢＴ１５１ａにおいても、Ｐベース領域２の表面（表面とは、トレンチ９に露出する表面を含む）のうち、Ｎ＋ソース領域３とＮ−ベース層９３とに挟まれ、ゲート絶縁膜４を挟んでゲート電極５が対向する部分は、ＭＯＳトランジスタのチャネル領域ＣＨに相当する。
このように、第２９図の平面型（Ｐｌａｎａｒ）のＩＧＢＴ１５１、および第３０図のトレンチ型のＩＧＢＴ１５１ａはいずれも、半導体基板９０の第１主面に露出するＰ＋コレクタ層９１と、その上に形成されたＮベース層９２，９３と、第２主面の側に形成されたＭＯＳ構造Ｍ（Ｎ−ベース層９３の一部を含む）と、第１主面の上に形成されＰ＋コレクタ層９１に接続されるコレクタ電極８とを備えている。通常においては、第２９図または第３０図に示すセルが、半導体基板９０の主面に沿って反復的に多数配列しており、それにより大きな電流定格が得られている。第２９図では、１個のセルが描かれており、第３０図には２個のセルが描かれている。
つぎに、ＩＧＢＴ１５１，１５１ａの動作について説明する。第２９図および第３０図の構造において、エミッタ電極７とコレクタ電極８との間に、所定のコレクタ・エミッタ間電圧（コレクタ電圧と称される）ＶＣＥを印加した状態で、エミッタ電極７とゲート電極５との間に所定の大きさの正バイアスのゲート・エミッタ間電圧（ゲート電圧と称される）ＶＧＥを印加する、すなわちゲートをオンすると、チャネル領域ＣＨの導電型がＰ型からＮ型へ反転する。その結果、チャネル領域ＣＨに、キャリアの経路となるチャネルが形成される。このチャネルを通じて、エミッタ電極７から電子がＮ−ベース層へ注入される。注入された電子によりＰ＋コレクタ層９１とＮベース層９２，９３とが順バイアスされるので、Ｐ＋コレクタ層９１からホールがＮベース層９２，９３へ注入される。その結果、Ｎ−ベース層９２の抵抗が大幅に下がるため、ＩＧＢＴ１５１，１５１ａの電流容量が高められる。
つぎに、ゲート電圧ＶＧＥを正バイアスの値から０または逆バイアスの値にする、すなわちゲートをオフすると、Ｎ型に反転していたチャネル領域ＣＨがＰ型に復帰する。その結果、エミッタ電極７からの電子の注入が停止する。電子の注入が停止することにより、Ｐ＋コレクタ層９１からのホールの注入も停止する。その後、Ｎベース層９２，９３に蓄積されていた電子とホールは、それぞれコレクタ電極８およびエミッタ電極７へ抜けてゆくか、または互いに再結合することによって消滅する。
つぎに、従来のＩＧＢＴ１５１，１５１ａの代表的な応用機器としての半導体装置について説明する。第３１図は、スイッチング素子としてＩＧＢＴ１５１，１５１ａを用いた半導体装置の回路図（ＩＧＢＴの符号に代表として１５１が付されている）である。この半導体装置１５２は、三相インバータとして構成されている。６個のＩＧＢＴ１５１の各々には、フリーホイールダイオード１６０が並列に接続されている。フリーホイールダイオード１６０は、対応するＩＧＢＴ１５１の逆電流をバイパスする向きに接続されている。この向きでの並列接続は、「逆並列接続」とも称される。
６個のＩＧＢＴ１５１は、２個ずつ直列に接続されている。直列接続された２個のＩＧＢＴ１５１の一方のコレクタ電極８は、高電位電源端子ＰＰへ接続され、他方のエミッタ電極７は低電位電源端子ＮＮへ接続されている。すなわち、各々が２個のＩＧＢＴ１５１を有する３個の直列回路が、高電位電源端子ＰＰと低電位電源端子ＮＮとの間に並列に接続されている。高電位電源端子ＰＰと低電位電源端子ＮＮには、外部の直流電源２０が接続され、それによって直流の電圧が供給される。各直列回路において、直列接続された２個のＩＧＢＴ１５１の接続部は、出力端子Ｕ，Ｖ，Ｗのいずれかに接続されている。三相の出力端子Ｕ，Ｖ，Ｗには、例えば三相モータなどの負荷２１が接続される。６個のＩＧＢＴ１５１が備える６個のゲート電極５に、ゲート電圧ＶＧＥを外部から個別に付与することにより、６個のＩＧＢＴ１５１が選択的にオン・オフする。それによって、負荷２１には、三相の交流電流が供給される。なお、第３１図の半導体装置１５２から、３個の直列回路のうちの１個を除去して構成される単相のインバータも従来より用いられている。
第３２図は、第３１図の半導体装置（すなわち三相インバータ）の具体的構成として従来より知られる半導体装置の平面図であり、第３３図は、第３２図のＸ−Ｘ切断線に沿った半導体装置の断面図である。この半導体装置１５３の回路図は、第３１図に示すとおりである。半導体装置１５３は、筐体１３０、その一部としての放熱板１３１、放熱板１３１の上に配設された基板１３５、基板１３５の上に設置された６個のＩＧＢＴ１５１、同じく基板１３５の上に配置された６個のフリーホイールダイオード１６０、高電位電源端子ＰＰ、低電位電源端子ＮＮ、３個の出力端子Ｕ，Ｖ，Ｗ、６個のゲート端子Ｇ、多数の導電ワイヤｗ、および蓋１３３を備えている。
筐体１３０（放熱板１３１を含む）と蓋１３３とは、共同して収納室１３２を内部に形成しており、基板１３５は、この収納室１３２に収納されている。高電位電源端子ＰＰ、低電位電源端子ＮＮ、３個の出力端子Ｕ，Ｖ，Ｗ、６個のゲート端子Ｇの各々は、その上端部が筐体１３０の上方から突出するように筐体１３０に埋設されるともに、下端部が収納室１３２に露出している。６個のＩＧＢＴ１５１、および６個のフリーホイールダイオード１６０は、多数の導電ワイヤｗを通じて、１１個の端子ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇへ接続されている。導電ワイヤｗは、例えばアルミニウムワイヤである。なお、第３２図は、蓋１３３を除去した状態で半導体装置１５３を描いている。
第３４図は、基板１３５の平面図であり、その上に配置されたＩＧＢＴ１５１およびフリーホイールダイオード１６０が同時に描かれている。基板１３５は、絶縁板１３６と、その上に配設された配線パターン１３７とを備えている。絶縁板１３６は、放熱板１３１（第３３図）の上に固定され、ＩＧＢＴ１５１およびフリーホイールダイオード１６０は、配線パターン１３７の上に固着されるとともに電気的に接続される。このように、ＩＧＢＴ１５１およびフリーホイールダイオード１６０は、いずれもベアチップの形態で用いられる。
ＩＧＢＴ１５１のコレクタ電極８は、配線パターン１３７を通じて、対応するフリーホイールダイオード１６０のカソード電極へ接続されている。ＩＧＢＴ１５１のエミッタ電極７と対応するフリーホイールダイオード１６０のアノード電極は、導電ワイヤｗによって接続されている。また、直列回路を構成する２個のＩＧＢＴ１５１の一方のエミッタ電極７と高電位電源端子ＰＰとの間は、導電ワイヤｗによって接続されており、他方のエミッタ電極７と３個の出力端子Ｕ，Ｖ，Ｗのいずれかとの間、一方のコレクタ電極８と３個の出力端子Ｕ，Ｖ，Ｗのいずれかとの間、他方のコレクタ電極８と低電位電源端子ＮＮとの間は、いずれも配線パターン１３７と導電ワイヤｗとを通じて接続されている。また６個のＩＧＢＴ１５１の各々のゲート電極５と対応するゲート端子Ｇとの間は、導電ワイヤｗで接続されている。
第３５図は、さらに別の応用機器としての半導体装置の内部透視図である。この半導体装置１５４は、放熱板１２５、その上に取り付けられたＩＧＢＴ１５１とフリーホイールダイオード１６０、コレクタ端子１２１、エミッタ端子１２２、ゲート端子１２３、導電ワイヤｗ、および３個の端子１２１，１２２，１２３の各々の先端部を除いて以上のすべての要素を封止する封止体１２６を備えている。放熱板１２５は、銅を材料としており、銅フレームとも称され、補強材としても配線パターンとしても機能する。
ＩＧＢＴ１５１のコレクタ電極８は、放熱板１２５を通じて、対応するフリーホイールダイオード１６０のカソード電極とコレクタ端子１２１とに接続されている。ＩＧＢＴ１５１のエミッタ電極７と対応するフリーホイールダイオード１６０のアノード電極との間は、導電ワイヤｗによって接続されている。また、ＩＧＢＴ１５１のエミッタ電極７とエミッタ端子１２２との間、ＩＧＢＴ１５１のゲート電極５とゲート端子１２３との間は、いずれも導電ワイヤｗによって接続されている。
第３１図〜第３３図に例示するように、従来のＩＧＢＴ１５１（１５１ａも同様）にモータなどの誘導負荷を接続する場合には、ＩＧＢＴ１５１に対して逆電流となる環流電流をバイパスするためにフリーホイールダイオード１６０を必要とした。誘導負荷のインピーダンスに含まれる誘導成分（仮に、誘導Ｌで表す）は、電流により発生する磁界にエネルギーを蓄積する。したがって、誘導Ｌを流れる電流の変化は、蓄積されるエネルギーの変化に相当する。誘導負荷に流れている電流が遮断される過程では、誘導Ｌは電流の変化を妨げようとする。誘導Ｌに蓄積されているエネルギーが、電流を遮断するスイッチ素子であるＩＧＢＴ１５１に開放されることによって、誘導Ｌを流れる電流は減衰する。
誘導Ｌに蓄積されているエネルギーは、瞬時に開放された場合にはＩＧＢＴ１５１を破壊して余りあるほど大きいエネルギーである。そこで、ＩＧＢＴ１５１がターンオフする過程で、誘導負荷を流れる電流を、フリーホイールダイオード１６０へ迂回させることにより還流させ、誘導負荷を流れる電流それ自体は、スイッチングにより変化しないようにすることが必要となる。第３１図の半導体装置１５２では、オンすることにより、直流電源２０と負荷２１とを電気的に接続し、負荷２１に電源電圧を供給していたＩＧＢＴ１５１の一つがオフすると、モ負荷２１を流れていた電流は、負荷２１の誘導Ｌに蓄積されているエネルギーにより、フリーホイールダイオード１６０を通過し直流電源２０を逆流する。その結果、負荷２１には、等価的に逆の直流電圧が印加される。
ＩＧＢＴ１５１がオンする時間とオフする時間の割合を変えることにより、直流電源２０の電源電圧が正方向に印加される期間と逆方向に印加される期間との割合が変わるため、負荷２１に印加される平均電圧を制御することができる。そこで、この割合を正弦波状に変化させることにより、負荷２１に流れる電流をＩＧＢＴ１５１のスイッチングに同期して急激にオン・オフすることなく、滑らかな交流電流を負荷２１へ供給することが可能となる。
半導体装置１５２等のインバータはこのような動作を行うため、第３１図〜第３３図が示すように、対応するＩＧＢＴ１５１に逆並列にフリーホイールダイオード１６０を接続する必要があった。ＩＧＢＴ１５１が登場する以前からスイッチング素子として用いられていたパワーＭＯＳＦＥＴは、本来的に逆並列ダイオードを内蔵する構造を有するため、別途にフリーホイールダイオード１６０を接続する必要がなかった。しかし、パワーＭＯＳＦＥＴは電流密度が低く、大電流の用途には不適である。
これに対してＩＧＢＴは、大電流の用途に適する一方で、パワーＭＯＳＦＥＴのＮ＋層をＰ＋コレクタ層９１へ置き換えた構造を有するために、コレクタ電極８側のＰ＋コレクタ層９１とＮ−ベース層９２，９３との間に寄生ダイオードが形成される、これが環流電流に対して高いバリアとして機能してしまう。寄生ダイオードの逆耐圧は、３０〜５０Ｖ程度であり、寄生ダイオードが逆並列のフリーホイールダイオードの代替を果たすには、過度に高い値である。このため、フリーホイールダイオード１６０が接続されなければ、還流時に発生する逆電圧による発熱のために、ＩＧＢＴ１５１の損傷を招くこととなる。
以上のように、従来のＩＧＢＴ１５１，１５１ａは、電流密度が高いという点で、パワーＭＯＳＦＥＴより優れるものの、応用に際してフリーホイールダイオード１６０を接続する必要があり、その結果、余分のコストを要すると同時に、応用機器としての半導体装置の構造が複雑になり、サイズの増大、接続のための部品の増加、および加工費の増加等の問題点を招いていた。
発明の開示
本発明は、上記のような問題点を解決し、フリーホイールダイオードの接続を無用とする絶縁ゲート型バイポーラトランジスタ、これを用いた半導体装置、およびそれらの製造方法を提供することを目的とする。
この目的のために、この発明のうち第１の態様にかかるものは絶縁ゲート型バイポーラトランジスタであって、第１および第２主面を有する半導体基板を備え、当該半導体基板の前記第１主面の側にコレクタ電極が配設され、前記第２主面の側にエミッタ電極とゲート電極とが配設された絶縁ゲート型バイポーラトランジスタであって、前記半導体基板が、前記第１主面に露出し前記コレクタ電極に接続された第１導電型のコレクタ層と、当該コレクタ層の上に形成され前記第１主面に露出しない第２導電型のベース層と、を備え、前記ベース層と前記コレクタ層とが、フリーホイールダイオードとしての特性を有している。
この発明のうち第２の態様にかかるものは、第１の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記エミッタ電極と前記コレクタ電極との間に逆電流が流れるコレクタ・エミッタ間電圧の最小値である逆耐圧が、コレクタ・エミッタ間飽和電圧の５倍以下である。
この発明のうち第３の態様にかかるものは、第２の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備え、前記ベース層と前記コレクタ層とによって形成される寄生ダイオードにアバランシェ電流が流れるコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当する。
この発明のうち第４の態様にかかるものは、第２の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記半導体基板が、前記ベース層に連結しないように前記コレクタ層の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極に接続された第２導電型の逆導電型層をさらに備え、前記ベース層と前記コレクタ層との間のＰＮ接合に生じる空乏層が前記逆導電型層へ達するパンチスルーが生じるコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当する。
この発明のうち第５の態様にかかるものは、第４の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記コレクタ層が、低不純物濃度コレクタ層と高不純物濃度コレクタ層とを、備え、前記低不純物濃度コレクタ層は、前記コレクタ層のうち、前記ベース層と前記逆導電型層とに挟まれた部分を含んでおり、前記高不純物濃度コレクタ層は、前記低不純物濃度コレクタ層よりも不純物濃度が高い。
この発明のうち第６の態様にかかるものは、第４の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備える。
この発明のうち第７の態様にかかるものは、第２の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記半導体基板が、前記ベース層に連結しないように前記コレクタ層の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極に接続された第２導電型の逆導電型層をさらに備え、前記ベース層と前記コレクタ層と前記逆導電型層とによって形成される寄生バイポーラトランジスタがターンオンするコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当する。
この発明のうち第８の態様にかかるものは、第７の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記コレクタ層が、低不純物濃度コレクタ層と高不純物濃度コレクタ層とを、備え、前記低不純物濃度コレクタ層は、前記コレクタ層のうち、前記ベース層と前記逆導電型層とに挟まれた部分を含んでおり、前記高不純物濃度コレクタ層は、前記低不純物濃度コレクタ層よりも不純物濃度が高い。
この発明のうち第９の態様にかかるものは、第７の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備える。
この発明のうち第１０の態様にかかるものは、第２の態様にかかる絶縁ゲート型バイポーラトランジスタであって、前記逆耐圧が１０Ｖ以下である。
この発明のうち第１１の態様にかかるものは、半導体装置であって、第１の態様にかかる絶縁ゲート型バイポーラトランジスタと、前記絶縁ゲート型バイポーラトランジスタを収納する筐体と、各々の一部が前記筐体の外部に突出するように前記筐体に取り付けられ、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極、前記エミッタ電極および前記コレクタ電極へそれぞれ電気的に接続された３個の端子と、を備える。
この発明のうち第１２の態様にかかるものは、第１１の態様にかかる半導体装置であって、前記ゲート電極、前記エミッタ電極および前記コレクタ電極が、導電ワイヤを媒介して、前記３個の端子へ、それぞれ電気的に接続されている。
この発明のうち第１３の態様にかかるものは、第１１の態様にかかる半導体装置であって、前記絶縁ゲート型バイポーラトランジスタを第１トランジスタとし、当該第１トランジスタと同一に構成される３個の絶縁ゲート型バイポーラトランジスタを、第２ないし第４トランジスタとして、さらに備え、前記３個の端子を第１ないし第３端子とし、各々の一部が前記筐体の外部に突出するように前記筐体に取り付けられた５個の端子を、第４ないし第８端子として、さらに備え、前記第１および第２トランジスタは直列接続されており、前記第３および第４トランジスタは直列接続されており、前記第１端子は、前記第１および第３トランジスタの前記コレクタ電極へ電気的に接続されており、前記第２端子は、前記第１および第２トランジスタの接続部へ電気的に接続されており、前記第３端子は、前記第１トランジスタの前記ゲート電極へ電気的に接続されており、前記第４端子は、前記第２および第４トランジスタの前記エミッタ電極へ電気的に接続されており、前記第５端子は、前記第３および第４トランジスタの接続部へ電気的に接続されており、前記第６ないし第８端子は、前記第２ないし前記第４トランジスタの前記ゲート電極へ、それぞれ電気的に接続されている。
この発明のうち第１４の態様にかかるものは、第１３の態様にかかる半導体装置であって、前記第２端子と前記第５端子とに接続された誘導負荷を、さらに備える。
この発明のうち第１５の態様にかかるものは、半導体装置であって、第１の態様にかかる絶縁ゲート型バイポーラトランジスタと、前記絶縁ゲート型バイポーラトランジスタを封止する封止体と、当該封止体の外部に各々の一部が突出するように前記封止体に封止され、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極、前記エミッタ電極および前記コレクタ電極へ、それぞれ電気的に接続された３個の端子と、を備える。
この発明のうち第１６の態様にかかるものは、絶縁ゲート型バイポーラトランジスタの製造方法であって、第１および第２主面を有する半導体基板を備え、当該半導体基板の前記第１主面の側にコレクタ電極が配設され、前記第２主面の側にエミッタ電極とゲート電極とが配設された絶縁ゲート型バイポーラトランジスタを製造する方法であって、（ａ）前記第１主面に露出する第１導電型のコレクタ層と、当該コレクタ層の上に形成され前記第１主面に露出しない第２導電型のベース層と、を備えるように、前記半導体基板を形成する工程と、（ｂ）前記コレクタ層に接続するように前記第１主面の上に前記コレクタ電極を形成する工程と、を備え、前記工程（ａ）では、前記ベース層と前記コレクタ層とが、フリーホイールダイオードとしての特性を有するように、前記半導体基板が形成される。
この発明のうち第１７の態様にかかるものは、第１６の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記エミッタ電極と前記コレクタ電極との間に逆電流が流れるコレクタ・エミッタ間電圧の最小値である逆耐圧が、コレクタ・エミッタ間飽和電圧の５倍以下に抑えられるように、前記半導体基板が形成される。
この発明のうち第１８の態様にかかるものは、第１７の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備え、前記ベース層と前記コレクタ層とによって形成される寄生ダイオードにアバランシェ電流が流れるコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当するように、前記半導体基板が形成される。
この発明のうち第１９の態様にかかるものは、第１７の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記半導体基板が、前記ベース層に連結しないように前記コレクタ層の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極に接続された第２導電型の逆導電型層をさらに備え、前記ベース層と前記コレクタ層との間のＰＮ接合に生じる空乏層が前記逆導電型層へ達するパンチスルーが生じるコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当するように、前記半導体基板が形成される。
この発明のうち第２０の態様にかかるものは、第１９の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記コレクタ層が、低不純物濃度コレクタ層と高不純物濃度コレクタ層とを、備え、前記低不純物濃度コレクタ層は、前記コレクタ層のうち、前記ベース層と前記逆導電型層とに挟まれた部分を含んでおり、前記高不純物濃度コレクタ層は、前記低不純物濃度コレクタ層よりも不純物濃度が高くなるように、前記半導体基板が形成される。
この発明のうち第２１の態様にかかるものは、第１９の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備えるように、前記半導体基板が形成される。
この発明のうち第２２の態様にかかるものは、第１７の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記半導体基板が、前記ベース層に連結しないように前記コレクタ層の内側に形成され前記第１主面に選択的に露出し前記コレクタ電極に接続された第２導電型の逆導電型層をさらに備え、前記ベース層と前記コレクタ層と前記逆導電型層とによって形成される寄生バイポーラトランジスタがターンオンするコレクタ・エミッタ間電圧の最小値が前記逆耐圧に相当するように、前記半導体基板が形成される。
この発明のうち第２３の態様にかかるものは、第２２の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記コレクタ層が、低不純物濃度コレクタ層と高不純物濃度コレクタ層とを、備え、前記低不純物濃度コレクタ層は、前記コレクタ層のうち、前記ベース層と前記逆導電型層とに挟まれた部分を含んでおり、前記高不純物濃度コレクタ層は、前記低不純物濃度コレクタ層よりも不純物濃度が高くなるように、前記半導体基板が形成される。
この発明のうち第２４の態様にかかるものは、第２２の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記ベース層が、ベース本体部と、当該ベース本体部よりも不純物濃度が高く前記コレクタ層と前記ベース本体部との間に介在するバッファ層と、を備えるように、前記半導体基板が形成される。
この発明のうち第２５の態様にかかるものは、第１７の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法であって、前記工程（ａ）では、前記逆耐圧が１０Ｖ以下となるように、前記半導体基板が形成される。
この発明のうち第２６の態様にかかるものは、半導体装置の製造方法であって、（Ａ）各々の一部が外部に突出するように取り付けられた３個の端子を有する筐体を準備する工程と、（Ｂ）第１６の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法を実行することにより、前記絶縁ゲート型バイポーラトランジスタを得る工程と、（Ｃ）前記絶縁ゲート型バイポーラトランジスタを、前記筐体へ収納する工程と、（Ｄ）前記３個の端子を、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極、前記エミッタ電極および前記コレクタ電極へ、それぞれ電気的に接続する工程と、を備える。
この発明のうち第２７の態様にかかるものは、第２６の態様にかかる半導体装置の製造方法であって、前記工程（Ｄ）が、（Ｄ−１）前記ゲート電極、前記エミッタ電極および前記コレクタ電極を、導電ワイヤを媒介して、前記３個の端子へ、それぞれ電気的に接続する工程を備える。
この発明のうち第２８の態様にかかるものは、第２６の態様にかかる半導体装置の製造方法であって、前記工程（Ａ）では、前記３個の端子を第１ないし第３端子とし、各々の一部が前記外部へ突出するように取り付けられた５個の端子を、第４ないし第８端子として、さらに備えるように、前記筐体が準備され、前記工程（Ｂ）では、前記絶縁ゲート型バイポーラトランジスタを第１トランジスタとし、当該第１トランジスタと同一に構成される３個の絶縁ゲート型バイポーラトランジスタが、第２ないし第４トランジスタとして、さらに得られ、前記工程（Ｃ）では、前記第１トランジスタに加えて、前記第２ないし第４トランジスタが前記筐体へ収納され、前記工程（Ｄ）は、（Ｄ１）前記第１および第２トランジスタを直列に接続する工程と、（Ｄ２）前記第３および第４トランジスタを直列に接続する工程と、（Ｄ３）前記第１端子を、前記第１および第３トランジスタの前記コレクタ電極へ電気的に接続する工程と、（Ｄ４）前記第２端子を、前記第１および第２トランジスタの接続部へ電気的に接続する工程と、（Ｄ５）前記第３端子を、前記第１トランジスタの前記ゲート電極へ電気的に接続する工程と、（Ｄ６）前記第４端子を、前記第２および第４トランジスタの前記エミッタ電極へ電気的に接続する工程と、（Ｄ７）前記第５端子を、前記第３および第４トランジスタの接続部へ電気的に接続する工程と、（Ｄ８）前記第６ないし第８端子を、前記第２ないし前記第４トランジスタの前記ゲート電極へ、それぞれ電気的に接続する工程と、を備える。
この発明のうち第２９の態様にかかるものは、第２８の態様にかかる半導体装置の製造方法であって、（Ｅ）前記第２端子と前記第５端子とに誘導負荷を接続する工程を、さらに備える。
この発明のうち第３０の態様にかかるものは、半導体装置の製造方法であって、（Ａ）３個の端子を準備する工程と、（Ｂ）第１６の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法を実行することにより、前記絶縁ゲート型バイポーラトランジスタを得る工程と、（Ｃ）前記３個の端子を、前記絶縁ゲート型バイポーラトランジスタの前記ゲート電極、前記エミッタ電極および前記コレクタ電極へ、それぞれ電気的に接続する工程と、（Ｄ）前記絶縁ゲート型バイポーラトランジスタと前記３個の端子とを、当該前記３個の端子の各々の一部が外部へ突出するように封止する工程と、を備える。
この発明は以上に説明したように構成されているので以下に示す様な効果がある。
この発明のうち第１の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、ベース層とコレクタ層とが、フリーホイールダイオードとしての特性を有するので、使用に際して外部にフリーホイールダイオードを接続することを要しない。
この発明のうち第２の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、逆耐圧がコレクタ・エミッタ間飽和電圧の５倍以下に抑えられているので、誘導負荷を接続したときに、特別の放熱設計を要することなく、環流電流を自身に流すことができる。
この発明のうち第３の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、逆耐圧が寄生ダイオードのアバランシェ降伏によって決定されるので、コレクタ層の不純物濃度を高くしてコレクタ・エミッタ間飽和電圧を低く抑えることが容易である。また、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも、さらに低くすることができる。
この発明のうち第４の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、コレクタ層の内側に逆導電型層が形成されることにより、逆耐圧がパンチスルー電圧によって決定されるので、逆耐圧を低く設定することが容易である。
この発明のうち第５の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、コレクタ層が高不純物濃度コレクタ層を備えるので、逆導電型層が設けられることによるホールの注入量の低下を補償して、コレクタ・エミッタ間飽和電圧を低く抑えることができる。
この発明のうち第６の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも低く抑えることができる。
この発明のうち第７の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、コレクタ層の内側に逆導電型層が形成されることにより、逆耐圧が寄生バイポーラトランジスタのターンオンによって決定されるので、逆耐圧を低く設定することが容易である。
この発明のうち第８の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、コレクタ層が高不純物濃度コレクタ層を備えるので、逆導電型層が設けられることによるホールの注入量の低下を補償して、コレクタ・エミッタ間飽和電圧を低く抑えることができる。
この発明のうち第９の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも低く抑えることができる。
この発明のうち第１０の態様にかかる絶縁ゲート型バイポーラトランジスタによれば、逆耐圧が１０Ｖ以下であるので、コレクタ・エミッタ間飽和電圧が２Ｖを超える場合でも、逆電流による発熱量が低く抑えられる。
この発明のうち第１１の態様にかかる半導体装置によれば、絶縁ゲート型バイポーラトランジスタが筐体に収納されているので、絶縁ゲート型バイポーラトランジスタを電源および負荷に接続して利用するのに便利である。また、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用いられるので、装置を小型化することができ、かつ製造コストを低廉化することができる。
この発明のうち第１２の態様にかかる半導体装置によれば、絶縁ゲート型バイポーラトランジスタの各電極と各端子とが導電ワイヤを媒介して電気的に接続されるので、製造工程が簡素であり、製造コストをさらに低廉化することができる。特に、フリーホイールダイオードが必要とされないので、導電ワイヤの本数と接続工程とを節減することができる。
この発明のうち第１３の態様にかかる半導体装置によれば、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用いられるので、小型で使用し易くかつ低廉なインバータが実現する。
この発明のうち第１４の態様にかかる半導体装置によれば、誘導負荷が接続されているので、直流電源と制御回路とを接続するだけで、誘導負荷の駆動が可能となる。
この発明のうち第１５の態様にかかる半導体装置によれば、絶縁ゲート型バイポーラトランジスタが封止体に封止されているので、絶縁ゲート型バイポーラトランジスタを電源および負荷に接続して利用するのに便利である。また、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用いられるので、装置を小型化することができ、かつ製造コストを低廉化することができる。
この発明のうち第１６の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、ベース層とコレクタ層とに、フリーホイールダイオードとしての特性が付与されるので、使用に際して外部にフリーホイールダイオードを接続することを要しない絶縁ゲート型バイポーラトランジスタが得られる。
この発明のうち第１７の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、逆耐圧がコレクタ・エミッタ間飽和電圧の５倍以下に抑えられるので、誘導負荷を接続したときに、特別の放熱設計を要することなく、環流電流を自身に流すことができる絶縁ゲート型バイポーラトランジスタが得られる。
この発明のうち第１８の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、寄生ダイオードのアバランシェ降伏が逆耐圧を決定するように半導体基板が形成されるので、コレクタ層の不純物濃度を高くしてコレクタ・エミッタ間飽和電圧を容易に低く抑えることができる。また、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも、さらに低くすることができる。
この発明のうち第１９の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、コレクタ層の内側に逆導電型層が形成され、逆耐圧がパンチスルー電圧によって決定されるように半導体基板が形成されるので、逆耐圧を低く設定することが容易である。
この発明のうち第２０の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、コレクタ層が高不純物濃度コレクタ層を備えるように半導体基板が形成されるので、逆導電型層が設けられることによるホールの注入量の低下を補償して、コレクタ・エミッタ間飽和電圧を低く抑えることができる。
この発明のうち第２１の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも低く抑えることができる。
この発明のうち第２２の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、コレクタ層の内側に逆導電型層を備え、逆耐圧が寄生バイポーラトランジスタのターンオンによって決定されるように半導体基板が形成されるので、逆耐圧を低く設定することが容易である。
この発明のうち第２３の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、コレクタ層が高不純物濃度コレクタ層を備えるように半導体基板が形成されるので、逆導電型層が設けられることによるホールの注入量の低下を補償して、コレクタ・エミッタ間飽和電圧を低く抑えることができる。
この発明のうち第２４の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、バッファ層が設けられるので、ベース層を薄くすることができ、それによって、コレクタ・エミッタ間飽和電圧および逆耐圧のいずれをも低く抑えることができる。
この発明のうち第２５の態様にかかる絶縁ゲート型バイポーラトランジスタの製造方法によれば、逆耐圧が１０Ｖ以下に設定されるので、コレクタ・エミッタ間飽和電圧が２Ｖを超える場合でも、逆電流による発熱量を低く抑えることができる。
この発明のうち第２６の態様にかかる半導体装置の製造方法によれば、絶縁ゲート型バイポーラトランジスタが筐体に収納されるので、絶縁ゲート型バイポーラトランジスタを電源および負荷に接続して利用するのに便利な半導体装置が得られる。また、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用いられるので、装置を小型化することができ、かつ製造コストを低廉化することができる。
この発明のうち第２７の態様にかかる半導体装置の製造方法によれば、絶縁ゲート型バイポーラトランジスタの各電極と各端子とが導電ワイヤを媒介して電気的に接続されるので、製造工程が簡素であり、製造コストをさらに低廉化することができる。特に、フリーホイールダイオードが必要とされないので、導電ワイヤの本数と接続工程とを節減することができる。
この発明のうち第２８の態様にかかる半導体装置の製造方法によれば、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用られるので、小型で使用し易くかつ低廉なインバータが実現する。
この発明のうち第２９の態様にかかる半導体装置の製造方法によれば、誘導負荷が接続されるので、直流電源と制御回路とを接続するだけで、誘導負荷の駆動が可能な半導体装置が得られる。
この発明のうち第３０の態様にかかる半導体装置の製造方法によれば、絶縁ゲート型バイポーラトランジスタが封止体に封止されるので、絶縁ゲート型バイポーラトランジスタを電源および負荷に接続して利用するのに便利な半導体装置が得られる。また、フリーホイールダイオードを必要としない第１の態様にかかる絶縁ゲート型バイポーラトランジスタが用いられるので、装置を小型化することができ、かつ製造コストを低廉化することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
発明を実施するための最良の形態
１．実施の形態１
（装置の構成の概略）
第１図は、この発明の実施形態１によるＩＧＢＴの正面断面図である。このＩＧＢＴ１０１は、第１および第２主面を有する半導体基板１を備えている。この半導体基板１はシリコン基板であり、その第１主面に露出するＰ＋基板であるＰ＋コレクタ層１１、その上に形成されたＮ＋バッファ層１２、その上に形成されＮ＋バッファ層１２よりも不純物濃度の低いＮ−ベース層１３、Ｎ−ベース層１３が露出する第２主面にＰ型の不純物を選択的に拡散することにより形成されたＰベース領域２、および、このＰベース領域２の内側にＮ型不純物を高濃度に選択的に拡散することにより、Ｐベース領域２よりも浅く形成されたＮ＋ソース領域３を備えている。ここで、Ｎ＋バッファ層１２では、従来のＩＧＢＴ１５１（第２９図）のＮ＋バッファ層９２よりも、Ｎ型不純物の濃度が高く設定されている。
半導体基板１の第２主面の上には、Ｐベース領域２の一部表面およびＮ−ベース層１３の表面を覆うように、シリコン酸化物を材料とするゲート絶縁膜４が形成されている。ゲート絶縁膜４の上には、ポリシリコンを材料とするゲート電極５が形成されている。半導体基板１の上主面の上には、Ｎ＋ソース領域３の表面の一部と、Ｐベース領域２の表面のうちの中央領域とに接続するように、エミッタ電極７が、さらに形成されている。ゲート電極５とエミッタ電極７とは、層間絶縁膜６によって、互いに絶縁されている。
したがって、半導体基板１の第２主面の側に形成されたＮ−ベース層１３とＰベース領域２とＮ＋ソース領域３は、ＭＯＳトランジスタの半導体部分に相当する。ＩＧＢＴ１５１，１５１ａと同様に、半導体基板１の第２主面の側に形成されたＭＯＳトランジスタと同等の構造を有する部分を、ＭＯＳ構造Ｍと称する。Ｐベース領域２の表面のうち、ゲート電極５の直下に位置しソース領域３とＮ−ベース層１３とに挟まれた部分、すなわちゲート絶縁膜４を挟んでゲート電極５が対向する部分は、ＭＯＳ構造Ｍのチャネル領域ＣＨに相当する。Ｐベース領域２およびＮ＋ソース領域３は、ゲート電極５をマスクとして用いて不純物を選択的に注入および拡散することにより形成される。すなわち、Ｐベース領域２およびＮ＋ソース領域３は、二重拡散領域となっているので、ＭＯＳ構造Ｍは、Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ（略してＤＭＯＳ）の一例となっている。半導体基板１の第１主面の上には、Ｐ＋コレクタ層１１に接続されるコレクタ電極８が形成されている。
第２図は、実施の形態１の別の例による絶縁ゲート型バイポーラトランジスタの正面断面図である。このＩＧＢＴ１０１ａは、半導体基板１の第２主面の側に形成されるＭＯＳ構造Ｍが、ＩＧＢＴ１０１とは特徴的に異なっている。第２主面には、Ｎ＋ソース領域３およびＰベース領域２を貫通し、Ｎ−ベース層１３に達するトレンチ９が形成され、その内壁面を覆うようにゲート絶縁膜４が形成されている。さらにゲート絶縁膜４の内側にゲート電極５が埋設されている。このＩＧＢＴ１０１ａにおいても、Ｐベース領域２の表面（表面とは、トレンチ９に露出する表面を含む）のうち、Ｎ＋ソース領域３とＮ−ベース層１３とに挟まれ、ゲート絶縁膜４を挟んでゲート電極５が対向する部分は、ＭＯＳトランジスタのチャネル領域ＣＨに相当する。Ｎ＋バッファ層１２では、従来のＩＧＢＴ１５１ａ（第３０図）のＮ＋バッファ層９２よりも、Ｎ型不純物の濃度が高く設定されている点は、ＩＧＢＴ１０１と同様である。
このように、第１図の平面型（Ｐｌａｎａｒ）のＩＧＢＴ１０１、および第２図のトレンチ型のＩＧＢＴ１０１ａのいずれも、半導体基板１の第１主面に露出するＰ＋コレクタ層１１と、その上に形成されたＮベース層１２，１３と、第２主面の側に形成されたＭＯＳ構造Ｍ（Ｎ−ベース層１３の一部を含む）と、第１主面の上に形成されＰ＋コレクタ層１１に接続されるコレクタ電極８とを備えている。第１図または第２図に示すセルが、半導体基板１の主面に沿って反復的に多数配列しており、それにより大きな電流定格が得られる。第１図では、１個のセルが描かれており、第２図には２個のセルが描かれている。
（装置の動作の概略）
つぎに、ＩＧＢＴ１０１，１０１ａの動作について説明する。第１図および第２図の構造において、エミッタ電極７とコレクタ電極８との間に、所定のコレクタ・エミッタ間電圧（すなわちコレクタ電圧）ＶＣＥを印加した状態で、エミッタ電極７とゲート電極５との間に所定の大きさの正バイアスのゲート・エミッタ間電圧（すなわちゲート電圧）ＶＧＥを印加する、すなわちゲートをオンすると、チャネル領域ＣＨの導電型がＰ型からＮ型へ反転する。その結果、チャネル領域ＣＨに、キャリアの経路となるチャネルが形成される。このチャネルを通じて、エミッタ電極７から電子がＮ−ベース層へ注入される。注入された電子によりＰ＋コレクタ層１１とＮベース層１２，１３とが順バイアスされるので、Ｐ＋コレクタ層１１からホールがＮベース層１２，１３へ注入される。その結果、Ｎ−ベース層１２の抵抗が大幅に下がるため、ＩＧＢＴ１０１，１０１ａの電流容量が高められる。
つぎに、ゲート電圧ＶＧＥを正バイアスの値から０または逆バイアスの値にする、すなわちゲートをオフすると、Ｎ型に反転していたチャネル領域ＣＨがＰ型に復帰する。その結果、エミッタ電極７からの電子の注入が停止する。電子の注入が停止することにより、Ｐ＋コレクタ層１１からのホールの注入も停止する。その後、Ｎベース層１２，１３に蓄積されていた電子とホールは、それぞれコレクタ電極８およびエミッタ電極７へ抜けてゆくか、または互いに再結合することによって消滅する。
（装置の特徴的構成と特徴的動作）
ＩＧＢＴ１０１，１０１ａがオフ状態にあるときに、エミッタ電極７とコレクタ電極８との間に印加できるコレクタ電圧ＶＣＥは、Ｎ−ベース層１３の厚みと不純物濃度とによって決定される。また、ＩＧＢＴ１０１，１０１ａでは、Ｎベース層１２，１３とＰ＋コレクタ層１１とによって、寄生ダイオードＤが等価的に形成されている。Ｎ＋バッファ層１２では、Ｎ型不純物の濃度が、従来のＩＧＢＴ１５１，１５１ａのＮ＋バッファ層９２に比べて、十分に高く設定されているので、Ｐ＋コレクタ層１１とＮ＋バッファ層１２とによって決定される寄生ダイオードＤの降伏電圧が低く抑えられている。この降伏電圧はＩＧＢＴ１０１，１０１ａの逆耐圧を決定する。エミッタ電極７とコレクタ電極８との間に印加される逆電圧が逆耐圧を超えると、エミッタ電極７からコレクタ電極８へ逆電流が流れる。
第３図〜第５図は、Ｓ．Ｍ．ジィー著「半導体デバイス」（「産業図書」１９８７年）（Ｓ．Ｍ．Ｓｚｅ”Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ−Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ−”Ｂｅｌｌ  Ｔｅｌｅｐｈｏｎｅ  Ｌａｂｏｒａｔｏｒｉｅｓ，Ｉｎｃ．１９８５の翻訳書）第１０５頁より引用した図である。第３図は、プレーナ拡散プロセスにおいて、拡散マスクの端部に発生するＰＮ接合の曲面を表しており、符号ｒｊは曲面の曲率半径を表している。第４図は、長方形の拡散マスクを用いて形成される拡散領域を表しており、符号ＰＬは平面領域を表し、符号ＣＹは円筒形領域を表し、符号ＳＰは球形領域を表している。第３図は、第４図の拡散領域の縦断面図に相当する。第５図は、第３図および第４図に示すＰＮ接合における降伏電圧ＶＢと不純物濃度ＮＢとの関係を示している。降伏電圧ＶＢとは、ＰＮ接合にアバランシェ降伏を生じる逆電圧を意味する。
第５図のグラフから、Ｎ＋バッファ層１２の不純物濃度を調整する（５×１０１７ｃｍ−３以上にする）ことにより、Ｎ＋バッファ層１２とＰ＋コレクタ層１１との間の降伏電圧を、１０Ｖ以下に抑えることが可能であることが理解される。モータ等の通常の誘導負荷の力率は、０．８以上に高く設定されているために、これらの誘導負荷を接続して使用する通常のインバータにおいては、ＩＧＢＴを順方向に流れる電流の平均値は、環流電流の平均値の５倍以上となる。したがって、ＩＧＢＴの逆耐圧を、ＩＧＢＴがオンしたときのコレクタ電極８とエミッタ電極７の間の電圧、すなわちコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下に設定できれば、フリーホイールダイオードを接続せず、かつ従来のＩＧＢＴの放熱構造をそのまま採用しても、発熱による損傷を招くことなく、環流電流をＩＧＢＴ自身に逆電流として通過させることが可能となる。コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）は、２Ｖ前後であるため、ＩＧＢＴの逆耐圧を１０Ｖ以下に設定できれば、フリーホイールダイオードなしで、ＩＧＢＴをインバータに使用することが可能となる。
第５図のグラフは、Ｎ＋バッファ層１２の不純物濃度を十分に高くすることによって、フリーホイールダイオードなしで使用可能なＩＧＢＴとして、ＩＧＢＴ１０１，１０１ａを構成し得ることを示している。このように構成されたＩＧＢＴ１０１，１０１ａは、順電圧ＶＦが１０Ｖ以下のフリーホイールダイオードが逆並列に接続されたＩＧＢＴ１５１，１５１ａと等価的に機能する。
（装置の製造方法）
第６図および第７図は、ＩＧＢＴ１０１，１０１ａを製造する方法の一例を示す製造工程図である。この例では、はじめにＰ＋型のシリコン基板１１が準備される（第６図）。つぎに、シリコン基板１１の一主面の側に、Ｎ＋バッファ層１２およびＮ−ベース層１３が、この順序で形成される（第７図）。Ｎ＋バッファ層１２およびＮ−ベース層１３は、不純物の注入・拡散によっても、またエピタキシャル成長によっても形成可能である。シリコン基板１１のうち、Ｎ＋バッファ層１２およびＮ−ベース層１３が形成された後にＰ＋型の半導体層として残された部分がＰ＋コレクタ層１１に相当する。
Ｎ＋バッファ層１２およびＮ−ベース層１３のいずれの形成工程にもエピタキシャル成長が用いられた場合には、シリコン基板１１はそのままＰ＋コレクタ層１１となる。不純物の注入・拡散が用いられた場合にも、シリコン基板１１の主要部は、Ｐ＋コレクタ層１１となる。このため、シリコン基板１１には、Ｐ＋コレクタ層１１と同一の符号を付している。
つぎに、Ｎ−ベース層１３の一部を含むＭＯＳ構造Ｍが、半導体基板１の第２主面の側に形成された後に、Ｐ＋コレクタ層１１が露出する半導体基板１の第１主面の上にコレクタ電極８が形成される（第１図または第２図）。ＭＯＳ構造Ｍを形成する工程は従来周知であるので、その詳細な説明は略する。半導体基板１を形成する過程では、ＩＧＢＴ１０１，１０１ａの逆耐圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下となるよう、さらに好ましくは１０Ｖ以下となるように、各半導体層の形状（寸法を含む）および不純物濃度がコントロールされる。特に、Ｎ＋バッファ層１２の不純物濃度が調整される。以上の工程を経て、ＩＧＢＴ１０１，１０１ａが完成する。
第８図は、ＩＧＢＴ１０１，１０１ａを製造する方法の別の例を示す製造工程図である。この例では、はじめにＮ−型のシリコン基板１３が準備される。つぎに、シリコン基板１３の一主面の側に、Ｎ＋バッファ層１２およびＰ＋コレクタ層１１が、この順序で形成されることにより、第７図と同等の構造が出来上がる。Ｎ＋バッファ層１２およびＰ＋コレクタ層１１は、不純物の注入・拡散によっても、またエピタキシャル成長によっても形成可能である。その後に、第１図または第２図を引用しつつ説明したＭＯＳ構造Ｍおよびコレクタ電極８を形成する上記工程を経ることにより、ＩＧＢＴ１０１，１０１ａが完成する。
シリコン基板１３のうち、Ｎ＋バッファ層１２、Ｐ＋コレクタ層１１、Ｐベース領域２、およびＮ＋ソース領域３が形成された後に、Ｎ−型の半導体層として残された部分がＮ−ベース層１３に相当する。Ｎ−ベース層１３はシリコン基板１３の主要部に相当するので、シリコン基板１３には、Ｎ−ベース層１３と同一の符号を付している。
ＩＧＢＴ１０１，１０１ａの逆耐圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下となるように、各半導体層の形状および不純物濃度がコントロールされる点を除けば、以上の工程は、従来のＩＧＢＴ１５１，１５１ａの製造工程と同等である。すなわち、ＩＧＢＴ１０１，１０１ａは、従来のＩＧＢＴ１５１，１５１ａに比べて、特別に複雑な工程を要することなく製造可能である。
２．実施の形態２
第９図は、この発明の実施形態２によるＩＧＢＴの正面断面図である。以下の図において、第１図および第２図に示した実施の形態１の装置と同一部分または相当部分（同一の機能をもつ部分）については、同一符号を付してその詳細な説明を略する。第９図に示すＩＧＢＴ１０２は、半導体基板１がＮ＋逆導電型層（周囲のＰ＋コレクタ層１１とは逆導電型であるので、逆導電型層と仮称する）１４を備える点において、第１図のＩＧＢＴ１０１とは特徴的に異なっている。Ｎ＋逆導電型層１４は、半導体基板１の第１主面に選択的に露出し、Ｐ＋コレクタ層１１よりも浅くなるようにＰ＋コレクタ層１１の内側に形成されている。したがって、Ｎ＋逆導電型層１４とＮベース層１２，１３とは、Ｐ＋コレクタ層１１によって隔てられている。
コレクタ電極８とエミッタ電極７との間に逆電圧を印加すると、寄生ダイオードＤのＰＮ接合に空乏層ＤＬが発生する。この逆電圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下（好ましくは、１０Ｖ以下）であるときに、空乏層ＤＬがＮ＋逆導電型層１４に達する（すなわちパンチスルーが起こる）ように、Ｐ＋コレクタ層１１の厚さ（特に、Ｎ＋逆導電型層１４とＮ＋バッファ層１２とを隔てる部分の厚さ）と不純物濃度とが調整される。その結果、ＩＧＢＴ１０２の逆耐圧はパンチスルーで規定されることとなり、逆耐圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下の値となる。したがって、実施の形態１のＩＧＢＴ１０１，１０１ａと同様に、フリーホイールダイオードを接続することなく、ＩＧＢＴ１０２をインバータに使用することが可能となる。
Ｎ＋逆導電型層１４が設けられても、ＩＧＢＴとしての基本的なスイッチング動作は、従来のＩＧＢＴ１５１，１５１ａの動作と変わりはない。Ｎ＋逆導電型層１４が設けられたために、Ｐ＋コレクタ層１１からのホールの注入効率が低下する。しかしながら、ＩＧＢＴ１５１，１５１ａでは、一般にライフタイムキラーがＮ−ベース層とＮ＋バッファ層１２とに導入されるので、ライフタイムキラーを導入する量を調整することによって、ホールの注入効率の低下による特性の変化を補償することができる。
ＩＧＢＴ１０２では、Ｎ＋バッファ層１２はパンチスルーに本質的な役割を果たすものではない。したがって、第１０図に、ＩＧＢＴ１０２ａとして示すように、Ｎ＋バッファ層１２を除去した構造においても、逆耐圧に関してＩＧＢＴ１０２と同様の効果を得ることができる。ただし、Ｎ＋バッファ層１２が設けられるＩＧＢＴ１０２では、Ｎ−ベース層１３を薄くすることができるという利点が得られる。また、図示を略するが、実施の形態１のＩＧＢＴ１０１ａ（第２図）と同様に、ＩＧＢＴ１０２，１０２ａのＭＯＳ構造Ｍをトレンチ型にすることも可能であり、逆耐圧に関して同等の効果が得られる。
ＩＧＢＴ１０２，１０２ａの構造は、Ｐ＋コレクタ層１１の厚さおよび不純物濃度における特徴を除けば、一般にノンパンチスルー構造と呼ばれて従来より高耐圧のＩＧＢＴで採用されている構造と変わりがない。したがって、ＩＧＢＴ１２，１０２ａを製造する方法においても、以下に示すように、Ｐ＋コレクタ層１１の厚さおよび不純物濃度をコントロールする点を除けば、従来の方法をそのまま用いることが可能である。
ＩＧＢＴ１０２，１０２ａを製造するには、まず第８図に示したようにＮ−型のシリコン基板１３が準備される。つぎに、第１１図に示す工程を実行することにより、シリコン基板１３の一主面の側に、Ｐ＋層１１が形成される。Ｐ＋層１１は、不純物の注入・拡散によっても、またエピタキシャル成長によっても形成可能である。つぎに、第１２図が示すように、Ｐ＋層１１が露出する主面にＮ型不純物を選択的に注入・拡散させることにより、Ｎ＋逆導電型層１４が形成される。
Ｎ＋バッファ層１２を形成する場合には、第１２図に代えて第１３図が示すように、シリコン基板１３の一主面の側に、Ｎ＋バッファ層１２およびＰ＋コレクタ層１１が、この順序で形成され、その後、Ｐ＋層１１が露出する主面にＮ型不純物を選択的に注入・拡散させることにより、Ｎ＋逆導電型層１４が形成される。Ｎ＋バッファ層１２およびＰ＋コレクタ層１１は、不純物の注入・拡散によっても、またエピタキシャル成長によっても形成可能である。
第１２図または第１３図の工程が終了すると、ＭＯＳ構造Ｍおよびコレクタ電極８が形成されるとにより、ＩＧＢＴ１０２，１０２ａが完成する（第９図または第１０図）。
３．実施の形態３
第１４図および第１５図は、この発明の実施形態３によるＩＧＢＴの正面断面図である。第１４図に示すＩＧＢＴ１０３、および第１５図に示すＩＧＢＴ１０３ａは、Ｐ＋コレクタ層１１の厚さおよび不純物濃度の相違を除けば、実施の形態２のＩＧＢＴ１０２および１０２ａと、それぞれ同等に構成される。Ｎベース層１２，１３とＰ＋コレクタ層１１とＮ＋逆導電型層１４とは、ＮＰＮ型の寄生バイポーラトランジスタＱを等価的に形成している。この寄生バイポーラトランジスタＱのエミッタはコレクタ電極８に接続され、ベースは抵抗Ｒを通じてコレクタ電極８へ接続されている。抵抗Ｒは、Ｐ＋コレクタ層１１のうち、Ｎベース層１２，１３とＮ＋逆導電型層１４とに挟まれた部分が有する抵抗成分である。
ＩＧＢＴ１０３，１０３ａでは、コレクタ電極８とエミッタ電極７との間に印加される逆電圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下（好ましくは、１０Ｖ以下）であるときに、寄生バイポーラトランジスタＱがオンするように、Ｐ＋コレクタ層１１の厚さ（特に、Ｎ＋逆導電型層１４とＮ＋バッファ層１２とを隔てる部分の厚さ）と不純物濃度とが調整される。その結果、ＩＧＢＴ１０３，１０３ａの逆耐圧は、寄生バイポーラトランジスタＱのターンオンで規定されることとなり、逆耐圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下の値となる。したがって、実施の形態１のＩＧＢＴ１０１，１０１ａと同様に、フリーホイールダイオードを接続することなく、ＩＧＢＴ１０２をインバータに使用することが可能となる。
ＩＧＢＴ１０３において、Ｎ＋バッファ層１２は寄生バイポーラトランジスタＱのターンオンに本質的な役割を果たすものではない。したがって、ＩＧＢＴ１０３および１０３ａは、逆耐圧に関して互いに同様の効果を得ることができる。ただし、Ｎ＋バッファ層１２が設けられるＩＧＢＴ１０３では、Ｎ−ベース層１３を薄くすることができるという利点が得られる。また、図示を略するが、実施の形態１のＩＧＢＴ１０１ａ（第２図）と同様に、ＩＧＢＴ１０３，１０３ａのＭＯＳ構造Ｍをトレンチ型にすることも可能であり、逆耐圧に関して同等の効果が得られる。
ＩＧＢＴ１０３，１０３ａの構造は、Ｐ＋コレクタ層１１の厚さおよび不純物濃度における特徴を除けば、ＩＧＢＴ１０２，１０２ａの構造と同等であるので、ＩＧＢＴ１０２，１０２ａの製造工程と同様の工程を経ることによって、ＩＧＢＴ１０３，１０３ａを容易に製造可能である。この理由により、ＩＧＢＴ１０３，１０３ａの製造方法については、詳細な説明を略する。
４．実施の形態４
第１６図および第１７図は、この発明の実施形態４によるＩＧＢＴの正面断面図である。第１６図に示すＩＧＢＴ１０４は、実施の形態２によるＩＧＢＴ１０２、または実施の形態３によるＩＧＢＴ１０３のＰ＋コレクタ層１１に、不純物の濃度の高いＰ＋型拡散層１５が選択的に形成されていることを特徴としている。同様に、第１７図に示すＩＧＢＴ１０４ａは、実施の形態２によるＩＧＢＴ１０２ａ、または実施の形態３によるＩＧＢＴ１０３ａのＰ＋コレクタ層１１に、不純物濃度の高いＰ＋型拡散層１５が選択的に形成されていることを特徴としている。
言い換えると、ＩＧＢＴ１０４，１０４ａでは、Ｐ＋コレクタ層１１が、不純物濃度の低いＰ＋層（「低不純物濃度コレクタ層」と仮称する）１１ａと不純物濃度の高いＰ＋拡散層（「高不純物濃度コレクタ層」と仮称する）１５とを備えている。Ｐ＋拡散層１５は、半導体基板１の第１主面のうち、Ｎ＋逆導電型層１４が露出しない部分に、Ｐ型不純物を選択的に拡散することによって、半導体基板１の第１主面に沿ってＮ＋逆導電型層１４に隣接するように形成される。Ｐ＋層１１ａは、Ｐ＋コレクタ層１１のうち、Ｐ＋拡散層１５が形成されない部分、すなわち、Ｎ＋逆導電型層１４とＮベース層１２，１３とに挟まれた部分に相当する。
ＩＧＢＴ１０４，１０４ａの基本動作は、実施の形態２または３によるＩＧＢＴ１０２，１０２ａ，１０３，１０３ａと同等である。しかしながら、ＩＧＢＴ１０２，１０２ａ，１０３，１０３ａでは、Ｐ＋コレクタ層１１の内側にＮ＋逆導電型層１４を形成するために、従来のＩＧＢＴ１５１，１５１ａに比べてＰ＋コレクタ層１１のＰ型不純物濃度を低く抑える必要があった。その結果、Ｐ＋コレクタ層１１からのホールの注入量が低くなるので、コレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が幾分高くなるという問題点があった。これに対して、ＩＧＢＴ１０４，１０４ａでは、Ｐ＋コレクタ層１１のうち、Ｎ＋逆導電型層１４が形成されない領域に不純物濃度の高いＰ＋拡散層１５が形成されるので、Ｎ＋逆導電型層１４の機能を損なうことなく、Ｐ＋コレクタ層１１からのホールの注入量を高めることができ、それによってコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）を低く抑えることが可能となる。
ＩＧＢＴ１０４を製造するには、ＩＧＢＴ１０２を製造するための第１３図の工程が終了した後に、第１８図が示すように、Ｐ＋層１１の露出面のうち、Ｎ＋逆導電型層１４が形成されない領域に、Ｐ型不純物を高濃度に注入し、さらに拡散させることにより、Ｐ＋拡散層１５が形成される。Ｐ＋拡散層１５は、Ｎ＋バッファ層と接合を形成するように深く形成される。その後の工程は、第１３図の工程後のＩＧＢＴ１０２の製造工程と同等である。
同様に、ＩＧＢＴ１０４ａを製造するには、ＩＧＢＴ１０２ａを製造するための第１２図の工程が終了した後に、第１９図が示すように、Ｐ＋層１１の露出面のうち、Ｎ＋逆導電型層１４が形成されない領域に、Ｐ型不純物を高濃度に注入し、さらに拡散させることにより、Ｐ＋拡散層１５が形成される。Ｐ＋拡散層１５は、Ｎ−ベース層１３と接合を形成するように深く形成される。その後の工程は、第１２図の工程後のＩＧＢＴ１０２ａの製造工程と同等である。
以上のように、ＩＧＢＴ１０４，１０４ａは、ＩＧＢＴ１０２，１０２ａ，１０３，１０３ａを製造する方法に、Ｐ＋拡散層１５を形成する工程を付加するだけで、容易に製造することができる。
５．実施の形態５
第２０図は、スイッチング素子としてＩＧＢＴ１０１〜１０４，１０１ａ〜１０４ａを用いた半導体装置の回路図（ＩＧＢＴの符号に代表として１０１が付されている）である。この半導体装置１０５は、三相インバータとして構成されている。従来の半導体装置１５２とは異なり、Ｐ＋コレクタ層１１とＮベース層１２，１３とがフリーホイールダイオードとしての特性を有することにより、ＩＧＢＴ１０１自身がフリーホイールダイオードの機能を等価的に果たすので、別途にフリーホイールダイオード１６０（第３１図）を接続する必要がない。第２０図には、ＩＧＢＴ１０１自身が等価的に機能するフリーホイールダイオードが、同時に描かれている。
６個のＩＧＢＴ１０１は、２個ずつ直列に接続されている。直列接続された２個のＩＧＢＴ１０１の一方のコレクタ電極８は、高電位電源端子ＰＰへ接続され、他方のエミッタ電極７は低電位電源端子ＮＮへ接続されている。すなわち、各々が２個のＩＧＢＴ１０１を有する３個の直列回路が、高電位電源端子ＰＰと低電位電源端子ＮＮとの間に並列に接続されている。高電位電源端子ＰＰと低電位電源端子ＮＮには、外部の直流電源２０が接続され、それによって直流の電圧が供給される。各直列回路において、直列接続された２個のＩＧＢＴ１０１の接続部は、出力端子Ｕ，Ｖ，Ｗのいずれかに接続されている。三相の出力端子Ｕ，Ｖ，Ｗには、例えば三相モータなどの負荷２１が接続される。なお、第２０図の半導体装置１０５から、３個の直列回路のうちの１個を除去することによって、単相のインバータを構成することもできる。
６個のＩＧＢＴ１０１が備える６個のゲート電極５に、ゲート電圧ＶＧＥを外部から個別に付与することにより、６個のＩＧＢＴ１０１が選択的にオン・オフする。それによって、負荷２１には、三相の交流電流が供給される。動作の詳細は、以下の通りである。
一つの直列回路のうち、高電位電源端子ＰＰに接続されるＩＧＢＴ１０１がオンし、別の直列回路のうち、低電位電源端子ＮＮに接続されるＩＧＢＴ１０１がオンすると、直流電源２０が供給する直流電圧が負荷２１へ印加される。その結果、負荷２１を流れる電流が次第に増加する。オンしていたこれらのＩＧＢＴ１０１がオフすると、負荷２１の誘導Ｌに蓄積されたエネルギーにより、負荷２１の電流は流れ続けようとするので、オンしていたＩＧＢＴ１０１と直列に接続された別のＩＧＢＴ１０１へ逆電流として流れる。
ＩＧＢＴ１０１は、フリーホイールダイオード１６０と同等の機能を果たすように、その逆耐圧が低く設定されているので、負荷２１の電流は急激に遮断されることなく流れ続ける。これにより、負荷２１は電源２０を逆方向に流れる。それにともない、誘導Ｌに蓄積されていたエネルギーは、次第に直流電源２０へ戻され、その結果、電流は次第に減少する。ＩＧＢＴ１０１の逆耐圧が低いので、誘導Ｌに蓄積されていたエネルギーが、急激にＩＧＢＴ１０１へ開放されることはない。
したがって、負荷２１の電流を、ＩＧＢＴ１０１のオン・オフ動作によって、制御することができる。すなわち、ＩＧＢＴ１０１を短い周期で反復的にオン・オフさせつつ、ＩＧＢＴ１０１のオン期間とオフ期間とを適当に調整することにより、負荷２１に印加される平均電圧を正弦波状に緩やかに変化させると、この正弦波電圧と負荷２１の力率に応じた正弦波状の電流が流れる。インバータに接続されるモータなどの負荷２１は、高力率であるため、正弦波電圧の位相と正弦波電流の位相は略一致する。
このため、正弦波電圧が最大となる時期、すなわちＩＧＢＴ１０１のオン期間比率（オンしている期間の割合）が最大である時期に、電流が略最大となり、ＩＧＢＴ１０１のオフ期間比率（オフしている期間の割合、すなわち、ＩＧＢＴ１０１に逆電流が流れる期間の割合）が最も高い時期に、電流が略最小となる。その結果、時間平均すると、ＩＧＢＴ１０１がオンするときにＩＧＢＴ１０１を流れる順電流は、ＩＧＢＴ１０１がオフするときに流れる逆電流の５倍以上となる。ＩＧＢＴ１０１では、逆耐圧がコレクタ・エミッタ間飽和電圧ＶＣＥ（ｓａｔ）の５倍以下に抑えられているので、半導体装置１０５では、ＩＧＢＴ１０１に発生する損失熱を放熱するための構造、すなわち放熱構造を従来の半導体装置１５２と同等に設定したままで、フリーホイールダイオード１６０を接続することなく、ＩＧＢＴ１０１の損傷を回避することができる。
６．実施の形態６
（装置の構成）
第２１図は、ＩＧＢＴ１０１〜１０４，１０１ａ〜１０４ａ（代表してＩＧＢＴ１０１を取り上げる）の応用機器としての半導体装置の平面図である。この半導体装置１０６は、第２０図の半導体装置（すなわち三相インバータ）１０５の好ましい具体的構成例に相当する。したがって、半導体装置１０６の回路図は、第２０図で描かれる。第２２図は、第２１図のＡ−Ａ切断線に沿った半導体装置の断面図である。
半導体装置１０６は、筐体３０、その一部としての放熱板３１、放熱板３１の上に配設された基板３５、基板３５の上に設置された６個のＩＧＢＴ１０１、高電位電源端子ＰＰ、低電位電源端子ＮＮ、３個の出力端子Ｕ，Ｖ，Ｗ、６個のゲート端子Ｇ、多数の導電ワイヤｗ、および蓋３３を備えている。従来の半導体装置１５３（第３２図および第３３図）とは異なり、基板３５の上にフリーホイールダイオード１６０は配置されていない。
筐体３０（放熱板３１を含む）と蓋３３とは、共同して収納室３２を内部に形成しており、基板３５は、この収納室３２に収納されている。高電位電源端子ＰＰ、低電位電源端子ＮＮ、３個の出力端子Ｕ，Ｖ，Ｗ、６個のゲート端子Ｇの各々は、その上端部が筐体３０の上方から突出するように筐体３０に埋設されるともに、下端部が収納室３２に露出している。６個のＩＧＢＴ１０１は、多数の導電ワイヤｗを通じて、１１個の端子ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇへ接続されている。導電ワイヤｗは、例えばアルミニウムワイヤである。なお、第２１図は、蓋３３を除去した状態で半導体装置１０６を描いている。
第２３図は、基板３５の平面図であり、第２４図は、第２３図のＢ−Ｂ切断線に沿った基板３５の断面図である。第２３図および第２４図には、基板３５の上に配置されたＩＧＢＴ１０１が同時に描かれている。基板３５は、絶縁板３６と、その上に配設された配線パターン３７とを備えている。配線パターン３７は、好ましくは銅を主成分とする。絶縁板３６は、放熱板３１（第２２図）の上に固定され、ＩＧＢＴ１０１は、配線パターン３７の上に固着されるとともに電気的に接続される。このように、ＩＧＢＴ１０１はベアチップの形態で用いられる。
ＩＧＢＴ１０１のコレクタ電極８は、配線パターン３７に接続されている。また、直列回路を構成する２個のＩＧＢＴ１０１の一方のエミッタ電極７と高電位電源端子ＰＰとの間は、導電ワイヤｗによって接続されており、他方のエミッタ電極７と３個の出力端子Ｕ，Ｖ，Ｗのいずれかとの間、一方のコレクタ電極８と３個の出力端子Ｕ，Ｖ，Ｗのいずれかとの間、他方のコレクタ電極８と低電位電源端子ＮＮとの間は、いずれも配線パターン３７と導電ワイヤｗとを通じて接続されている。また６個のＩＧＢＴ１０１の各々のゲート電極５と対応するゲート端子Ｇとの間は、導電ワイヤｗで接続されている。
半導体装置１０６では、フリーホイールダイオード１６０を配設する必要がないので、従来の半導体装置１５３と比べて、基板３５のサイズを小さくすることができる。このことは、第３４図と第２３図を比較すれば明らかである。その結果、半導体装置１０６全体のサイズも、半導体装置１５３に比べて縮小することできる。また、第２１図と第３２図とを比較すれば明らかなように、半導体装置１０６では、半導体装置１５３に比べて、導電ワイヤｗの本数を節減することができる。
第２５図は、別の応用機器としての半導体装置の内部透視図である。この半導体装置１０７は、放熱板１２５、その上に取り付けられたＩＧＢＴ１０１（ＩＧＢＴ１０１〜１０４，１０１ａ〜１０４ａを代表する）、コレクタ端子４１、エミッタ端子４２、ゲート端子４３、導電ワイヤｗ、および３個の端子４１，４２，４３の各々の先端部を除いて以上のすべての要素を封止する封止体４６を備えている。放熱板４５は、銅を材料としており、銅フレームとも称され、補強材としても配線パターンとしても機能する。従来の半導体装置１５４とは異なり、フリーホイールダイオード１６０は設けられていない。
ＩＧＢＴ１０１のコレクタ電極８は、放熱板４５を通じてコレクタ端子４１に接続されている。ＩＧＢＴ１０１のエミッタ電極７とエミッタ端子４２との間、ＩＧＢＴ１０１のゲート電極５とゲート端子４３との間は、いずれも導電ワイヤｗによって接続されている。
半導体装置１０７では、フリーホイールダイオード１６０を配設する必要がないので、従来の半導体装置１５４と比べて、半導体装置１０６全体のサイズを、半導体装置１５４に比べて縮小することできる。また、第２５図と第３５図とを比較すれば明らかなように、半導体装置１０７では、半導体装置１５４に比べて、導電ワイヤｗの本数を節減することができる。
（装置の製造方法）
第２６図〜第２８図は、半導体装置１０７を製造する方法を示す製造工程図である。第２８図は、第２７図に描かれる中間生成物のＣ−Ｃ切断線に沿った断面図である。半導体装置１０７を製造するには、はじめに実施の形態１による製造方法を実行することによりＩＧＢＴ１０１が得られる。これに前後して、基板３５（第２６図）および筐体３０（第２７図および第２８図）が準備される。基板３５には、絶縁板３６の上に配線パターン３７が配設されている。底部に放熱板３１を有する筐体３０には、各種の端子ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇが埋め込まれている。
つぎに、ＩＧＢＴ１０１が基板３５の配線パターン３７の上に固定される。つづいて、ＩＧＢＴ１０１を搭載した基板３５が、筐体３０の底板に相当する放熱板３１の上に固着される。これにより、ＩＧＢＴ１０１および基板３５が収納室３２へ収納される。つぎに、第２１図および第２２図を参照しつつ説明したように、導電ワイヤｗを媒介することにより、ＩＧＢＴ１０１の各電極５，７，８と、筐体３０の各端子ＰＰ，ＮＮ，Ｕ，Ｖ，Ｗ，Ｇとが、電気的に接続される。その後、蓋３３を筐体３０の上部に取り付けることにより、半導体装置１０６が完成する。半導体装置１０６に、直流電源２０および／または負荷２１を接続することにより、直流電源２０および／または負荷２１を含む半導体装置を製造し、製品として出荷することも可能である。
半導体装置１０７（第２５図）を製造するには、はじめに実施の形態１による製造方法を実行することによりＩＧＢＴ１０１が得られる。これに前後して、３個の端子４１，４２，４３、および放熱板４５が準備される。放熱板４５は、コレクタ端子４２に連結している。つぎに、ＩＧＢＴ１０１が放熱板４５の上に固定されることにより、ＩＧＢＴ１０１のコレクタ電極８がコレクタ端子４１へ電気的に接続される。つづいて、導電ワイヤｗを用いて、ＩＧＢＴ１０１のエミッタ電極７がエミッタ端子４２へ電気的に接続され、ゲート電極５がゲート端子４３へ電気的に接続される。その後、３個の端子４１，４２，４３の各々の先端部が外部へ突出し、それ以外の要素がすべて封止されるように、封止体４６によって封止される。封止体４６の材料は、例えば樹脂である。以上の工程を通じて、半導体装置１０７が完成する。
半導体装置１０６、１０７を製造する工程では、フリーホイールダイオード１６０を設置する必要がなく、またフリーホイールダイオード１６０とその他の部分との電気的接続を行う必要がないので、従来の半導体装置１５３，１５４の製造工程に比べて、製造工程が簡素化される。このことは、使用される導電ワイヤｗの個数の節減、および導電ワイヤｗを取り付ける工数の節減にもっとも端的に現れる。それにより、装置のサイズの縮小化とも相俟って、製造コストの節減がもたらされる。
変形例．
以上の各実施の形態では、ＩＧＢＴとしてＮチャネル型のＩＧＢＴを例として説明したが、Ｐチャネル型のＩＧＢＴについても、この発明を適用できることは言うまでもない。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図面の簡単な説明】
第１図は、実施の形態１によるＩＧＢＴの正面断面図である。
第２図は、実施の形態１による別の例のＩＧＢＴの正面断面図である。
第３図および第４図は、実施の形態１によるＩＧＢＴの構成を説明するために引用された説明図である。
第５図は、実施の形態１によるＩＧＢＴの構成を説明するために引用されたグラフである。
第６図および第７図は、実施の形態１によるＩＧＢＴの製造方法を示す製造工程図である。
第８図は、実施の形態１によるＩＧＢＴの別の製造方法を示す製造工程図である。
第９図は、実施の形態２によるＩＧＢＴの正面断面図である。
第１０図は、実施の形態２による別の例のＩＧＢＴの正面断面図である。
第１１図および第１２図は、実施の形態２によるＩＧＢＴの製造方法を示す工程図である。
第１３図は、実施の形態２によるＩＧＢＴの別の製造方法を示す工程図である。
第１４図は、実施の形態３によるＩＧＢＴの正面断面図である。
第１５図は、実施の形態３による別の例のＩＧＢＴの正面断面図である。
第１６図は、実施の形態４によるＩＧＢＴの正面断面図である。
第１７図は、実施の形態４による別の例のＩＧＢＴの正面断面図である。
第１８図は、実施の形態４によるＩＧＢＴの製造方法を示す工程図である。
第１９図は、実施の形態４によるＩＧＢＴの別の製造方法を示す工程図である。
第２０図は、実施の形態５による半導体装置の回路図である。
第２１図は、実施の形態６による半導体装置の平面図である。
第２２図は、実施の形態６による半導体装置の断面図である。
第２３図は、実施の形態６による基板の平面図である。
第２４図は、実施の形態６による基板の断面図である。
第２５図は、実施の形態６による半導体装置の透視図である。
第２６図、第２７図および第２８図は、実施の形態６による半導体装置の製造方法を示す工程図である。
第２９図は、従来技術によるＩＧＢＴの正面断面図である。
第３０図は、従来技術による別の例のＩＧＢＴの正面断面図である。
第３１図は、従来技術による半導体装置の回路図である。
第３２図は、従来技術による別の例の半導体装置の平面図である。
第３３図は、従来技術による別の例の半導体装置の断面図である。
第３４図は、従来技術による別の例の基板の平面図である。
第３５図は、従来技術によるさらに別の例の半導体装置の透視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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