(57)【特許請求の範囲】
【請求項１】
磁気トンネル接合メモリセルを読み出すための電流コンベアであって、
少なくとも１つの磁気トンネル接合メモリセルに接続されたデータ読出し線と、
電流源と、
制御端子と、第１電流端子と、第２電流端子とを有するトランジスタであって、前記第１電流端子が前記電流源に接続され、また、前記第２電流端子が前記データ読出し線に接続された前記トランジスタと、
前記トランジスタの前記制御端子に接続された出力端子を有する演算増幅器であって、前記データ読出し線に接続された第１入力端子と、バイアス電圧に接続されるようになっている第２入力端子とを有する前記演算増幅器と、
を備え、
前記トランジスタの前記第１電流端子は、更に、インピーダンス部材及び半導体スイッチを介して電流帰線に接続されており、前記インピーダンス部材は前記少なくとも１つの磁気トンネル接合メモリセルより抵抗値の高い抵抗器である、電流コンベア。
【請求項２】
磁気トンネル接合メモリセルを読み出すための電流コンベアであって、
少なくとも１つの磁気トンネル接合メモリセルに接続されたデータ読出し線と、
電流源と、
制御端子と、第１電流端子と、第２電流端子とを有する第１トランジスタであって、前記第１電流端子が前記電流源に接続され、また、前記第２電流端子が前記データ読出し線に接続された前記第１トランジスタと、
前記第１トランジスタの前記制御端子に接続された出力端子を有する第１演算増幅器であって、前記データ読出し線に接続された第１入力端子と、バイアス電圧に接続されるようになっている第２入力端子とを有する前記第１演算増幅器と、
を備え、
更に、制御端子と、第１電流端子と、第２電流端子とを有する第２トランジスタであって、前記第２トランジスタの前記第１電流端子が前記電流源に接続され、また、前記第２トランジスタの前記第２電流端子が電流帰線に接続され、前記セルは、更に、前記第２トランジスタの前記制御端子に接続された出力端子を有する第２演算増幅器を含み、前記第２演算増幅器は、前記電流源に接続された第１入力端子と、第２バイアス電圧に接続されるようになっている第２入力端子とを有する前記第２トランジスタを更に備える、電流コンベア。
【請求項３】
磁気トンネル接合メモリセルを読み出すための電流コンベアであって、
少なくとも１つの磁気トンネル接合メモリセルに接続されたデータ読出し線と、
電流源と、
制御端子と、第１電流端子と、第２電流端子とを有する第１トランジスタであって、前記第１トランジスタの前記第１電流端子が前記電流源に接続され、また、前記第１トランジスタの前記第２電流端子が前記データ読出し線に接続された前記第１トランジスタと、
前記第１トランジスタの前記制御端子に接続された出力端子を有する第１演算増幅器であって、前記第１トランジスタの前記第１電流端子に接続された第１入力端子と、バイアス電圧に接続されるようになっている第２入力端子とを有する前記第１演算増幅器と、
制御端子と、第１電流端子と、第２電流端子とを有する第２トランジスタであって、前記第２トランジスタの前記第１電流端子が前記電流源に接続され、また、前記第２トランジスタの前記第２電流端子が電流帰線に接続され、前記セルは、更に、前記第２トランジスタの前記制御端子に接続された出力端子を有する第２演算増幅器を含み、前記第２演算増幅器は、前記電流源に接続された第１入力端子と、第２バイアス電圧に接続されるようになっている第２入力端子とを有する前記第２トランジスタと、
基準電圧出力信号を提供するための回路と、
前記第２トランジスタの前記制御端子に接続された第１入力端子と、前記基準電圧出力信号を受け取るために接続された第２入力端子とを有する比較器と、
を備える、電流コンベア。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、ＭＴＪメモリに関し、特に、ＭＴＪメモリに記憶されたデータを読み取るための装置と方法に関する。
【０００２】
発明の背景
薄膜磁気ランダムアクセスメモリ（ＭＲＡＭ）は、磁気トンネル接合（ＭＴＪ）セルを含む様々な実施形態のメモリセルにおいて製造し得る。ＭＴＪセルは、本質的に一対の磁気層から成り、この磁気層間に絶縁層が挟まれている。この磁気層の一方は、固定磁気ベクトルを有し、他方の磁気層は、固定磁気ベクトルに対して向きが同じ又は反対の可変磁気ベクトルを有する。磁気ベクトルの向きが同じ場合、ＭＴＪセルの抵抗すなわち磁気層間の電流に対する抵抗は、最小となり、磁気ベクトルの向きが反対又は不整合な状態である場合、ＭＴＪセルの抵抗は、最大である。
【０００３】
データのＭＴＪセルへの記憶は、ＭＴＪセルに磁界を加え、選択した方位に可変磁気ベクトルが動くように仕向けることによって行なわれる。一般的に、整合方位は、論理１又は０で示すことができ、不整合方位は、反対すなわち論理０又は１である。記憶されたデータの読み取りや検出は、ＭＴＪセルを介して一方の磁気層から他方の磁気層へ電流を流すことによって行なわれる。ＭＴＪセルを介して流れる電流量又はＭＴＪセルの電圧降下は、可変磁気ベクトルの方位に従って変動する。ＭＴＪメモリセルの製造と動作に関するその他の情報は、本明細書中に引用参照する特許Ｎｏ．５，７０２，８３１、表題“多層磁気トンネル接合メモリセル”（１９９８年、３月３１日発行）を参照されたい。
【０００４】
従来技術において、ＭＴＪセルに記憶されたデータの読み取りは、負荷抵抗器とＭＴＪセルを含む直列回路に電流を流すことによって実現される。ＭＴＪセルを介して流れる電流は、トランジスタのゲートにバイアス電圧を印加することによって制御され、又、出力電圧は、負荷抵抗器と電流制御トランジスタとの間の接合部で得られる。また、このＭＴＪセル（及びこのアレイにおける他のＭＴＪセル）のビット線とデータ線は、トランジスタによって所望の電圧にクランプされる。この種のデータ読み出しには幾つかの重大な問題があり、この問題には、負荷抵抗器がＭＴＪセルの抵抗よりもかなり大きくなければならず、このことにより電源電圧が低い場合、動作が非常に困難になるという事実が挙げられる。また、回路の動作は、トランジスタによって供給されるクランプ電圧と、バイアス電圧とに依存する。しかしながら、クランプ電圧は、ＭＴＪセルの抵抗、バイアス電圧、及び負荷抵抗の関数であり、その内のいずれか又は全てが、特定の読み出しプロセス、電源電圧の変動、温度変化、ＭＴＪセルの抵抗の変化等によって変動し得る。また、この大きい負荷抵抗と従来技術による回路の他の構成要素は、大きなチップ面積を必要とし、高密度メモリアレイの製造が妨げられる。また、負荷抵抗器が存在するため、入力インピーダンスが高くなる。
従って、これらの問題を克服するＭＴＪメモリセルの読み取り又は検出のための装置と方法を提供することが強く望まれている。
【０００５】
好適な実施形態の説明
次に、図１において、従来技術による１０で示すＭＴＪ読み出し回路の模式図を示す。回路１０は、複数の磁気トンネル接合メモリセル１１，１２等を含む。この分野では既知のように、セル１１，１２等の各セルには、抵抗ＲＭＴＪとして示すＭＴＪデバイスと、制御すなわち起動トランジスタが含まれる。全てのセルの動作が同じであるため、複数のメモリセルの内、セル１１のみについて、本明細中において詳細に議論する。セル１１の一方の端子は、回路のコモン又は接地等の電流帰線に接続される。セル１１の他方の端子は、既知の方法で、一つ以上のメモリセル（図示せず）に接続されたビット線１３に接続される。列復号化トランジスタ１４のドレインは、ビット線１３に接続され、ゲートは、読み出される一列を同時に選択する列復号器に接続される。列復号化トランジスタ１４のソースと他の全ての列復号化トランジスタのソースは、データ線１５に接続される。
【０００６】
データ線１５は、トランジスタ１６のドレインに接続され、トランジスタ１６のゲートは、バイアス電圧Ｖｂｉａｓに接続される。トランジスタ１６のソースは、負荷抵抗器１７を介して電流源１８に接続される。また、トランジスタ１６のソースは、データ出力端子１９にも接続される。ここで、負荷抵抗器１７は、回路に電圧利得を与えるために、抵抗ＲＭＴＪよりもはるかに大きくなるように選択されることに留意されたい。電流源１８は、抵抗ＲＭＴＪのＲｍｉｎ又はＲｍａｘの状態に応じて、抵抗ＲＭＴＪによって減少するビット線電流を供給する。トランジスタ１６は、バイアス電圧Ｖｂｉａｓに応じて、所望の電圧でデータ線１５とビット線１３とをクランプする。データ線１５からトランジスタ１６を見たインピーダンスは小さいため、トランジスタ１６は、電流モード動作に対して低入力インピーダンスを提供する。この種の従来技術によるＭＴＪ読み出し回路の構造と動作に関する他の情報は、米国特許Ｎｏ．５，７９３，６９７を参照されたい。
【０００７】
この種のＭＴＪ読み出し回路には幾つかの問題が生じるが、この問題によって、メモリ回路の動作には実質的に悪影響が生じる。具体的には、負荷抵抗器１７とメモリセル１１とが、電流源１８の電流経路に直列に接続されるため、メモリセル１１の抵抗ＲＭＴＪが、ＲｍｉｎとＲｍａｘとの間で変化するにつれて、端子１５と１３での電圧は、１５での入力インピーダンスが高いため、所望の値を超えた値だけ変化する。これらの線の自然容量すなわち固有容量は比較的大きいため、電圧の振れ幅が大きいと、比較的長い時間（この線の時定数ＲＣ）が必要であり、また、読み出し時間が非常に遅くなる。
【０００８】
更に、（トランジスタ１６とゲートに印加された電圧Ｖｂｉａｓによって与えられる）クランプ電圧は、読み出しプロセス、電源（例えば、電流源１８や電圧Ｖｂｉａｓ）、動作温度、及びセル１１の抵抗ＲＭＴＪと共に変動する。電圧変化が回路の動作範囲を超えた範囲に及ぶことがあるため、抵抗ＲＭＴＪの変動が大きなる（すなわち、ＲｍｉｎとＲｍａｘとの間の比率が大きくなる）ことよって、事実上回路は使えなくなることがある。このように抵抗ＲＭＴＪの変動が大きいと、ビット線１５の電流が変化し、望ましくない出力電圧の変動に至る。更に、一般的に負荷抵抗器１７は、集積回路の一部として含まれるため、抵抗が非常に大きいと、大きなチップ面積が必要になる。結局、負荷抵抗器１７は、非常に大きくなくてはならないため、低電源電圧（例えば、１．８Ｖ）でのメモリ動作は、非常に困難である。
【０００９】
上述した状況を克服するために、磁気トンネル接合メモリセルの読み出し用の電流コンベアを開示する。ここで、図２において、本発明に基づくＭＴＪ読み出し回路２５の概略模式図を示す。行と列に配置されたＭＴＪメモリセル２７のアレイ２６を示す。データ読み出し線２８は、この実施形態においては、既知の方法で一列のＭＴＪメモリセル２７を共に接続するビット線であるが、列復号化トランジスタ２９を介して、３０で示す電流コンベアに接続される。この説明の目的のために、列復号化トランジスタ２９は、唯単に特定の線を選択するために備えられたスイッチであるため、対応する各データ読み出し線２８の一部であると見なす。更に、列復号化トランジスタ２９は、この分野では既知であり、本発明の一部ではないため、簡略化のために、以下の説明では、幾つか省略する場合がある。
【００１０】
電流コンベア３０は、（例えば、電界効果トランジスタ、ＨＦＥＴ、薄膜トランジスタ等であり得る）トランジスタ３２を含み、このトランジスタ３２は、データ読み出し線２８に接続される一方の電流端子（例えば、ソース又はドレイン）と、電流源３３に接続される他方の電流端子（例えば、ドレイン又はソース）とを有する。トランジスタ３２の制御端子すなわちゲートは、演算増幅器３５の出力端子に接続される。演算増幅器３５の負の入力端子は、データ読み出し線２８から負帰還を受け取るために接続され、また、正の入力端子は、それにバイアス電圧Ｖｂｉａｓを供給するために接続される。演算増幅器３５の負の入力端子は、電流がデータ読み出し線２８から流れることがほとんど又は全く無い様に、非常に高い（ほぼ無限大の）入力インピーダンスを有することに留意されたい。
【００１１】
動作中、演算増幅器３５は、データ読み出し線２８の電圧Ｖｂ１をＶｂｉａｓと比較し、（演算増幅器３５は、実質的にＶｂ１−Ｖｂｉａｓ間が短絡しているように見えるため）負帰還によりＶｂ１をＶｂｉａｓにクランプし、実質的に電流モード動作を提供する。電流コンベア３０は、非常に低い入力インピーダンスを有し、高出力インピーダンスの電流源３３からデータ読み出し線２８を絶縁している。低入力インピーダンスはＶｂ１のクランプとの組み合わせによって、データ読み出し線２８の電圧の振れ幅を制限し、超高密度ＭＴＪアレイの高速読み出しを実現する。従って、電流コンベア３０は、動作温度、電源電圧の変化、及びプロセス条件に関わらず、ＭＴＪメモリセル２７に一定のバイアスを供給し維持する。又、電流コンベア３０は、データ読み出し線２８の電圧変動を小さくして、高速動作を可能にする。ここで、“演算増幅器”という用語は、説明した動作を行なうあらゆる回路に対する一般的な用語であり、何れか特定の回路に限定しないことを理解されたい。
【００１２】
ここで、電流源３３は、セルのＶｂｉａｓの電圧降下を起こすためにＭＴＪメモリセル２７が必要とする電流に等しい電流を供給することに留意されたい。ＭＴＪメモリセル２７の抵抗ＲＭＴＪが最小値である場合、電流コンベア３０は、トランジスタ３２のゲート端子の電圧を上げることによってＲＭＴＪのＶｂｉａｓを維持し、ＲＭＴＪが最大値になった場合、電流コンベア３０は、トランジスタ３２のゲート端子の電圧を下げる。従って、トランジスタ３２のゲート端子の電圧は、ＭＴＪメモリセル２７の状態（すなわち、ＲＭＴＪの状態）表示である。従って、電流コンベア３０は、３つの機能を実行することが分かる。すなわち、ＲＭＴＪ（ＭＴＪメモリセル）の電圧を所望のバイアス電圧（Ｖｂｉａｓ）にクランプする機能と、高速読み出しと低電流消費とのためにデータ読み出し線の電圧の振れ幅を小さくし得る機能と、電流−電圧変換器（すなわち、電流の変化は、トランジスタ３２のゲート端子の電圧に比例する）の機能を実行する。
【００１３】
ここで、図３において、本発明に基づく全体的に４０で示す他の実施形態によるＭＴＪ読み出し回路の概略模式図を示す。回路４０は、全体的に上述したように、データ読み出し線４３によって少なくとも１つのＭＴＪメモリセル４２に接続された電流コンベア４１を含む。この実施形態において、データ読み出し線４３は、ビット線であり、列復号化スイッチすなわちトランジスタ４４を含む。又、電流源４５は、上述したように、電流コンベア４１を介して、データ読み出し線４３に接続される。負荷抵抗器４７は、電流源４５と電流コンベア４１との間の接合部４８に接続される。負荷抵抗器４７は、ＭＴＪメモリセル４２のＲＭＴＪよりもはるかに大きい。“イネーブル”信号を受信するために接続されたゲートを有するトランジスタとして本明細書中に示すイネーブルスイッチ４９は、接地等の電流帰線に負荷抵抗器４７を接続する。出力信号Ｖｏは、接合部４８に接続される端子５０において得られる。
【００１４】
回路４０は、図２のＭＴＪ読み出し回路２５に優る少なくとも２つの利点を有する。負荷抵抗器４７の抵抗ＲＬは、ＭＴＪメモリセル４２の抵抗ＲＭＴＪよりもはるかに大きいため、抵抗ＲＭＴＪの変化（すなわち、ＲｍｉｎからＲｍａｘ、又はその逆）によるデータ読み出し線４３を介した電流Ｉｂ１のわずかな変化が、負荷抵抗器４７によって増幅される。この特徴は、電流源４５からの電流Ｉが、接合部４８において分流し、その電流の一部Ｉｂ１がデータ読み出し線４３を介して流れ、その電流の残りＩＬが負荷抵抗器４７を流れることに留意すると理解し易い。
【００１５】
Ｖｏ＝（Ｉ−Ｉｂ１）ＲＬ＝（Ｉ−Ｖｂｉａｓ／ＲＭＴＪ）ＲＬ＝ＩＬＲＬ、であり、
ＲＭＴＪ＝Ｒｍｉｎ、ＩＬ＝Ｉｍｉｎ
ＲＭＴＪ＝Ｒｍａｘ、ＩＬ＝ＩＬｍａｘ
とすると、
ΔＩＬ＝Ｉｍａｘ−ＩＬｍｉｎ、ΔＶｏ＝ΔＩＬＲＬ
従って、ＲＬが大きくなればなるほどΔＶｏは大きくなる。第２の利点は、上述のように、ＶｂｉａｓがＩの一次関数であるため、ＶｏはＶｂｉａｓの一次関数となることである。
【００１６】
次に、図４において、本発明に基づく全体的に６０で示す他の実施形態によるＭＴＪ読み出し回路の概略模式図を示す。回路６０は、全体的に上述したように、データ読み出し線６３によって少なくとも１つのＭＴＪメモリセル６２に接続された電流コンベア６１を含む。電流コンベア６１には、図２の電流コンベア３０で説明したように接続されるトランジスタ６２と演算増幅器６６とが含まれる。この実施形態において、データ読み出し線６３は、ビット線であり、列復号化スイッチすなわちトランジスタ６４を含む。又、電流源６５は、上述したように、電流コンベア６１を介してデータ読み出し線６３に接続される。
【００１７】
第２電流コンベア６７は、電流源６５と電流コンベア６１との間の接合部６８に接続される。電流コンベア６７は、実質的に電流コンベア６１と同じであり、接合部６８に接続される第１電流端子（この実施形態ではドレイン端子）を有するトランジスタ７０と、接地等の電流帰線に接続される第２電流端子（ソース端子）を含む。更に、電流コンベア６７には、負帰還用の接合部６８に接続された第１入力端子と、第２バイアス電圧Ｖｂｉａｓ２を受け取るために接続された第２入力端子と、トランジスタ７０のゲートに接続された出力端子とを有する演算増幅器７１が含まれる。出力信号Ｖｏは、トランジスタ７０のゲートに接続される端子７２において得られる。
【００１８】
ＭＴＪ読み出し回路６０は、ＭＴＪ読み出し回路４０と２５の全ての利点に加えて、幾つか他の利点を有する。具体的には、電流コンベア６１は、データ読み出し線６３をＶｂｉａｓ１（電流コンベア６１の演算増幅器のバイアス）にクランプする。このようにして、ＲＭＴＪの絶対変化は、データ読み出し線６３の電流Ｉｂ１を変化させず、読み取り動作は、ＲＭＴＪの変動範囲が電流コンベア６１の線形範囲内にある限り、ＲＭＴＪの変化の影響を受けない。電流コンベア６１のトランジスタ６２は、ソースフォロアであり、すなわち、データ読み出し線６３からトランジスタ６２のソース端子を見たインピーダンスは低い。このことは、データ読み出し線６３の電圧の振れ幅をかなりの程度まで解消し、電流モード動作を可能にする。
【００１９】
上記利点のほかに、第２電流コンベア６７は、次の機能・利点を提供する。トランジスタ６２は、電流源６５の高インピーダンスとトランジスタ７０の出力インピーダンスからデータ読み出し線６３（この実施形態においてはビット線とデータ線）を絶縁するが、このことによって、接合部６８のインピーダンスが非常に影響を受け易く又高くなる。電流コンベア６７は、二次的なクランプ回路として動作して、（電流センサ６１と）同じＭＴＪメモリセル６２の電流変化を検出し、また出力端子７２に出力Ｖｏを提供する役割を担う。電流コンベア６７は、トランジスタ６２とこの実施形態においてはＭＯＳＦＥＴ電流である電流源６５が、全てのプロセス、電源、温度条件、更に演算増幅器７１の線形限界内でのＭＴＪメモリセル６２における全ての変化の下で維持され又深い飽和状態に保たれるように、接合部６８を所定の電圧にクランプする。
【００２０】
第２電流コンベア６７によって提供される他の重要な利点は、図３の読み出し回路４０の抵抗４７と同様に、電流コンベア６７が、ＭＴＪメモリセル６２のＲＭＴＪの変化によって生じる電流の変化に基づき、出力電圧を上げることである。トランジスタ７０は、深い飽和状態で動作するため、ドレイン端子とソース端子との間の抵抗（ｒｄｓ）は、ＲＭＴＪよりもはるかに大きい。ＲＴＭＪの抵抗の変化（ＲｍｉｎからＲｍａｘ及びその逆）によるデータ読み出し線６３の電流（Ｉｂ１）のわずかな変化は、トランジスタ７０によって増幅される。
【００２１】
Ｖ６８＝（Ｉ−Ｉｂ１）ｒｄｓ＝（Ｉ−Ｖｂｉａｓ１／ＲＭＴＪ）ｒｄｓ
Ｉ−Ｖｂｉａｓ／ＲＭＴＪ＝Ｉｄｓ
Ｖ６８＝Ｉｄｓｒｄｓ
ここで、ｒｄｓとＩｄｓは、トランジスタ７０のドレインとソースとの間でそれぞれ抵抗と電流に等しい。
【００２２】
接合部６８の電圧（Ｖ６８）がＶｂｉａｓにクランプされるため、トランジスタ７０のゲート・ソース電圧（Ｖｇｓ）は、Ｖ６８のクランプ状態を保たねばならないことに留意されたい。（ＲＭＴＪの変化による）Ｖ６８の変化は大きいため、Ｖｇｓの変化もまた大きくなる。
【００２３】
ΔＶ６８＝（Ｉｄｓ（ｍａｘ）−Ｉｄｓ（ｍｉｎ））ｒｄｓ
＝｛（Ｉ−Ｖｂｉａｓ１／Ｒｍａｘ）−（Ｉ−Ｖｂｉａｓ１／Ｒｍｉｎ）｝ｒｄｓ
従って、ｒｄｓが大きくなればなるほどΔＶ６８は大きくなる。
【００２４】
最も重要なことは、オフセットの無い出力を提供するために電流コンベア６７を接続し得ることである。回路６０と同様の２つのＭＴＪ読み出し回路が、図５に示すように、差動動作を行なうように接続された場合、演算増幅器７１の入力部における如何なる入力起因のオフセットも出力Ｖｏに影響を及ぼさない。更に図５において、図４のＭＴＪ読み出し回路と同様、差動動作を行なうように接続される２つのＭＴＪ読み出し回路７６と７７とを備える差動読み出し回路７５の概略模式図を示す。差動読み出し回路７５において、回路７６は、基準ＭＴＪセル７８（通常、複数のセルを含む）の電流を検出するために接続され、また、回路７７は、メモリＭＴＪセル７９（通常、同様な複数セルを含む）の電流を検出するために接続される。
【００２５】
回路７６は、データ線８１によって電流コンベア８２に接続されるＭＴＪ基準セル７８を含む。電流コンベア８２は、接合部８３に接続され、また接合部８３は、電流源８４と第２電流コンベア８５にも接続される。基準出力電圧（ＶｏＲ）は、電流コンベア８５のトランジスタ８６のゲートにおいて得られる。同様に、回路７７は、データ線９１によって電流コンベア９２に接続されるＭＴＪデータメモリセル９０を含む。電流コンベア９２は、接合部９３に接続され、接合部９３は、電流源９４と第２電流コンベア９５にも接続される。データ出力電圧（ＶｏＤ）は、電流コンベア９５のトランジスタ９６のゲートにおいて得られる。回路７６と７７は、双方共、図４の回路６０と共に説明した様に接続され動作する。基準出力電圧ＶｏＲとデータ出力電圧ＶｏＤは、出力信号ＶｏＤ−ＶｏＲを供給する差動増幅器１００の入力部を分離するように接続される。
【００２６】
上述したように、差動読み出し回路７５の重要な利点は、オフセットの無い出力ＶｏＤ−ＶｏＲを供給することである。このことは、以下を参照することで、理解を深めることができる。差動読み出し回路７５では、この好適な実施形態において、トランジスタ８６と９６は飽和状態で動作するため、各トランジスタ８６と９６の電圧降下（以下、Ｖｔで示す）がほぼ等しく、また、各トランジスタ８６と９６のベータ（以下、βで示す）がほぼ等しい。トランジスタ８６を流れる電流（Ｉ８６）と、トランジスタ９６を流れる電流（Ｉ９６）は、次の通りである。
【００２７】
Ｉ８６＝β／２（ＶｏＲ−Ｖｔ）２、、、Ｉ９６＝β／２（ＶｏＤ−Ｖｔ）２
ＶｏＲ＝（２Ｉ８６／β）１／２＋Ｖｔ、、、ＶｏＤ＝（２Ｉ９６／β）１／２＋Ｖｔ
ＶｏＤ−ＶｏＲ＝（２Ｉ９６／β）１／２＋Ｖｔ−（２Ｉ８６／β）１／２−Ｖｔ
【００２８】
ＶｏＤ−ＶｏＲ＝（２Ｉ９６／β）１／２−（２Ｉ８６／β）１／２
従って、差動増幅器１００からの出力信号ＶｏＤ−ＶｏＲは、トランジスタ８６と９６のドレイン−ソース間の電圧とは独立であることが分かり、このことは、出力信号ＶｏＤ−ＶｏＲは、トランジスタ８６と９６が飽和状態である限り、電流コンベア８５と９５の演算増幅器のオフセット電圧によって影響されないことを意味する。
【００２９】
次に、図６において、図５の差動読み出し回路７５で説明した方法で構成された読み出し回路１１０全体の詳細な模式図を示す。回路１１０は、既知の方法で、行と列に配置されたアレイ状のＭＴＪメモリセルを含む。この説明の便宜上、列１１２から１１６の５列のみを示し、これらの各列の一部のみを示す。列１１２又は１１３は、一対の列復号化トランジスタ１２０を介して、（構造と動作が図４のＭＴＪ読み出し回路６０と同様な）ＭＴＪ読み出し回路１２１に接続される。列１１４は、基準列として、トランジスタ１２２を介して、（これも構造と動作が図４のＭＴＪ読み出し回路６０と同様な）ＭＴＪ基準回路１２３に接続される。列１１５と１１６はいずれも、一対の列復号化トランジスタ１２４を介して、（構造と動作が図４のＭＴＪ読み出し回路６０と同様な）ＭＴＪ読み出し回路１２５に接続される。
【００３０】
列１１２から１１６は、一対の差動増幅器１３０と１３１を供給することによって差動動作を行なうように接続される。ＭＴＪ読み出し回路１２１の出力信号は、差動増幅器１３０の正の入力部に供給され、ＭＴＪ基準回路１２３からの基準信号は、負の入力部に供給される。同様に、ＭＴＪ読み出し回路１２５の出力信号は、差動増幅器１３１の正の入力部に供給され、ＭＴＪ基準回路１２３からの基準信号は、負の入力部に供給される。この好適な実施形態において、ＭＴＪ基準回路１２３の第１演算増幅器に印加されるバイアス電圧の値は、ＭＴＪ基準回路１２３からの基準信号の電圧が、ＭＴＪ読み出し回路１２１の出力信号の電圧とＭＴＪ読み出し回路１２５の出力信号の電圧との間のほぼ中間点に位置するように選択される。上述した全ての理由により、出力電圧は、全てのプロセス、電源、温度、及びＭＴＪ抵抗条件の下で、この関係を維持する。
【００３１】
こうして、ＭＴＪ読み出し回路の動作と信頼性を大幅に改善する新規の改善型電流コンベアを開示し説明した。この新規の改善型電流コンベアにより、回路の動作と出力信号は、全てのプロセス、電源、温度、及びＭＴＪ抵抗条件とは独立である。この新規の改善型電流コンベアにより、データ線又はビット線上の電圧の振れ幅は、実質的に解消され、読み出しプロセスの速度は大幅に増大する。この新規の改善型電流コンベアは、電流−電圧変換器として動作して、動作を改善し、また電圧を増幅し、読み出し特性を改善する。
【００３２】
本発明の具体的な実施形態を図示し説明したが、更に修正や改善が当業者には生じるであろう。従って、本発明は特定の例示した形態に限定されないものとし、又、添付の請求項において、本発明の精神と範囲から逸脱しない全ての修正を網羅するものである。
【図面の簡単な説明】
【図１】  従来技術によるＭＴＪ読み出し回路の模式図。
【図２】  本発明に基づくＭＴＪ読み出し回路の概略模式図。
【図３】  本発明に基づく他の実施形態によるＭＴＪ読み出し回路の概略模式図。
【図４】  本発明に基づく他の実施形態によるＭＴＪ読み出し回路の概略模式図。
【図５】  図４のＭＴＪ読み出し回路を備えた読み出し回路全体の概略模式図。
【図６】  図５の読み出し回路全体の詳細模式図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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