(57)【特許請求の範囲】
【請求項１】
表面に段差を有する第１導電型半導体と、
段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、
上記２つの第２導電型半導体領域の間に、上記段差の側面部と当該側面部に接した段差の底部とを含む第１導電型半導体のチャネル形成領域と、
空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、
電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極と
を有し、
上記２つの第２導電型半導体領域の少なくとも一方と離れた導電性サイドウォールから上記メモリゲート電極が形成され、
当該メモリゲート電極が、上記チャネル形成領域に対し上記第１ゲート誘電体膜を介在させて対峙し、
上記制御ゲート電極が、上記２つの第２導電型半導体領域の少なくとも一方の側で、上記メモリゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に対し、上記第２ゲート誘電体膜を介在させて対峙した
不揮発性半導体メモリ装置。
【請求項２】
上記導電性サイドウォールからなるメモリゲート電極が、上記段差に沿って配置され、
上記制御ゲート電極が、メモリゲート電極に対し絶縁膜を介在させた状態で交差した
請求項１記載の不揮発性半導体メモリ装置。
【請求項３】
上記メモリゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に、隣接した第１導電型半導体のチャネル形成領域より濃度が高い第１導電型のチャネル端不純物領域をさらに有した
請求項１または２記載の不揮発性半導体メモリ装置。
【請求項４】
上記メモリゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に、隣接した第２導電型半導体領域より濃度が低い第２導電型のチャネル端不純物領域をさらに有した
請求項１または２記載の不揮発性半導体メモリ装置。
【請求項５】
表面に段差を有する第１導電型半導体と、
段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、
上記２つの第２導電型半導体領域の間に、上記段差の側面部と当該側面部に接した段差の底部とを含む第１導電型半導体のチャネル形成領域と、
空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、
電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極と
を有し、
上記２つの第２導電型半導体領域の少なくとも一方と離れた導電性サイドウォールから上記制御ゲート電極が形成され、
当該制御ゲート電極が、上記チャネル形成領域に対し上記第２ゲート誘電体膜を介在させて対峙し、
上記メモリゲート電極が、上記２つの第２導電型半導体領域の少なくとも一方の側で、上記制御ゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に対し、上記第１ゲート誘電体膜を介在させて対峙した
不揮発性半導体メモリ装置。
【請求項６】
上記導電性サイドウォールからなる制御ゲート電極が、上記段差に沿って配置され、
上記メモリゲート電極が、制御ゲート電極に対し絶縁膜を介在させた状態で交差した
請求項５記載の不揮発性半導体メモリ装置。
【請求項７】
上記制御ゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に、隣接した第１導電型半導体のチャネル形成領域より濃度が高い第１導電型のチャネル端不純物領域をさらに有した
請求項５または６記載の不揮発性半導体メモリ装置。
【請求項８】
上記制御ゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に、隣接した第２導電型半導体領域より濃度が低い第２導電型のチャネル端不純物領域をさらに有した
請求項５または６記載の不揮発性半導体メモリ装置。
【請求項９】
表面に段差を有する第１導電型半導体と、段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、
空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、
電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極と
を有し、
上記２つの第２導電型半導体領域の間に、制御ゲート電極、メモリゲート電極、制御ゲート電極がこの順で、第１または第２誘電体膜を介在させて上記第１導電型半導体と対峙した不揮発性半導体メモリ装置の動作方法であって、
書き込みまたは消去時に、一方の第２導電型半導体領域から供給された電子が上記メモリゲート電極のソース側端近傍でホットエレクトロンとなって、当該ソース側端近傍の第１ゲート誘電体膜に注入されるように、上記２つの第２導電型半導体領域間と、上記メモリゲート電極と、上記制御ゲート電極とに対し、それぞれ最適化された電圧を印加する工程と、
上記電子注入時と同じ方向の電圧を上記２つの第２導電型半導体領域に印加し、注入された電子の有無または電荷量に応じてチャネルがオンまたはオフする電圧を上記メモリゲート電極に印加する読み出し工程と、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項１０】
表面に段差を有する第１導電型半導体と、段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、
空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、
電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極と
を有し、
上記２つの第２導電型半導体領域の間に、メモリゲート電極、制御ゲート電極、メモリゲート電極がこの順で、第１または第２誘電体膜を介在させて上記第１導電型半導体と対峙した不揮発性半導体メモリ装置の動作方法であって、
書き込みまたは消去時に、一方の第２導電型半導体領域から供給された電子が上記メモリゲート電極のソース側端近傍でホットエレクトロンとなって、当該ソース側端近傍の第１ゲート誘電体膜に注入されるように、上記２つの第２導電型半導体領域間と、上記メモリゲート電極と、上記制御ゲート電極とに対し、それぞれ最適化された電圧を印加する工程と、
上記電子注入時と逆の方向の電圧を上記２つの第２導電型半導体領域に印加し、注入された電子の有無または電荷量に応じてチャネルがオンまたはオフする電圧を上記メモリゲート電極に印加する読み出し工程と、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項１１】
書き込みまたは消去時に、上記電子が注入された側の第２導電型半導体領域からホットホールが注入されるように、当該第２導電型半導体領域と上記ゲート電極との間に電圧を印加する工程をさらに含む
請求項９または１０記載の不揮発性半導体メモリ装置の動作方法。
【請求項１２】
第１導電型半導体の表面に段差を形成する工程と、
段差の側面部と当該側面部に接する段差の底部を含む第１導電型半導体の領域に対し、誘電体膜を介在させた状態で導電性サイドウォールからなるトランジスタのゲート電極を形成する工程と、
上記ゲート電極で覆われていない段差の上部と底部に２つの第２導電型半導体領域を離間して形成する工程と、
上記ゲート電極のエッジをエッチングにより後退させる工程と、
エッチングにより出来た第２導電型半導体領域とゲート電極との離間スペースから不純物を導入して、チャネル端不純物領域を形成する工程と
を含む半導体装置の製造方法。
【請求項１３】
上記ゲート電極は、空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて上記第１導電型半導体と対峙するメモリゲート電極であり、
上記チャネル端不純物領域の形成工程では、メモリゲート電極のチャネル方向両側に、等方性の不純物ドーピングにより上記チャネル端不純物領域を形成し、
上記製造方法が、電荷蓄積能力を有しない第２ゲート誘電体膜を介在させてチャネル端不純物領域と対峙する制御ゲート電極を形成する工程をさらに含む
請求項１２記載の半導体装置の製造方法。
【請求項１４】
上記ゲート電極は、電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて上記第１導電型半導体と対峙する制御ゲート電極であり、
上記チャネル端不純物領域の形成工程では、制御ゲート電極のチャネル方向両側に、等方性の不純物ドーピングにより上記チャネル端不純物領域を形成し、
上記製造方法が、空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させてチャネル端不純物領域と対峙するメモリゲート電極を形成する工程をさらに含む
請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor)型における窒化膜内の電荷トラップのような空間的に離散化された電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷を注入しまたは引き抜く動作によりデータを記憶または消去する不揮発性半導体メモリ装置と、その動作方法とに関する。
【０００２】
【従来の技術】
不揮発性半導体記憶素子は、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ（Floating Gate)型と、電荷蓄積手段（キャリアトラップ等）が空間的に離散化されたＭＯＮＯＳ型、ＭＮＯＳ型等が知られている。
【０００３】
ＭＯＮＯＳ型記憶素子では、チャネルを形成する半導体基板上に、ＯＮＯ（Oxide Nitride Oxide)膜とゲート電極とが積層されており、その積層パターンの両側の基板表面領域に、チャネルと逆導電型のソース・ドレイン領域が形成されている。
そして、この電荷蓄積能力を有するＯＮＯ膜に対し、基板側から電荷を注入して書き込みを行う。また、消去では、蓄積電荷を基板側に抜き取るか、蓄積電荷を打ち消す逆極性の電荷を上記ＯＮＯ膜内に注入する。
【０００４】
上記の従来のＭＯＮＯＳ型記憶素子においては、チャネルを平坦な単結晶シリコン基板の表面に形成している。
【０００５】
【発明が解決しようとする課題】
しかしながら、チャネルを平坦な単結晶シリコン基板の表面に形成している場合、情報記録密度を上げるためには、その基板面内の単位記憶素子あたりのサイズを小さくせざるを得ない。
このため、半導体記憶素子の微細化のためには、半導体記憶素子のソース領域とドレイン領域との間のチャネルの長さ（またはゲート長）を短くしなければならないが、ゲート長の微細化は、いわゆる短チャネル効果を生じ、典型的にはゲート長が０．１μｍ以下になると半導体記憶素子のトランジスタ特性が劣化してしまう。とくに、チャネルが平坦な基板表面に沿って形成される従来型の素子では、ゲート長を短縮するとドレイン電圧によりパンチスルーが起きて、そのサイズ縮小が限界に達している。
【０００６】
本発明の第１の目的は、半導体記憶素子の専有面積が極めて小さく、しかもパンチスルー等による素子特性低下を防止しやすい構造の不揮発性半導体メモリ装置と、その動作方法を提供することにある。
本発明の第２の目的は、上記不揮発性半導体メモリ装置およびその他の縦型チャネルを有したトランジスタの製造に好適な半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点に係る不揮発性半導体メモリ装置は、表面に段差を有する第１導電型半導体と、  段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、上記２つの第２導電型半導体領域の間に、上記段差の側面部と当該側面部に接した段差の底部とを含む第１導電型半導体のチャネル形成領域と、空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極とを有し、上記２つの第２導電型半導体領域の少なくとも一方と離れた導電性サイドウォールから上記メモリゲート電極が形成され、当該メモリゲート電極が、上記チャネル形成領域に対し上記第１ゲート誘電体膜を介在させて対峙し、上記制御ゲート電極が、上記２つの第２導電型半導体領域の少なくとも一方の側で、上記メモリゲート電極と第２導電型半導体領域との間の上記チャネル形成領域の一部に対し、上記第２ゲート誘電体膜を介在させて対峙した不揮発性半導体メモリ装置である。
【０００８】
本発明の上記構成では、段差に対し形成された導電性サイドウォールを有し、メモリゲート電極が導電性サイドウォールからなるが、制御ゲートが導電性サイドウォールからなるように構成してもよい。
前者の場合、メモリゲート電極の一方端または両方の端部の第１ゲート誘電体膜内に、１ビットまたは２ビットのデータ記憶が可能である。
また、後者の場合、制御ゲートの一方側または両方の側で、メモリゲート電極が段差の側壁に対し第１ゲート誘電体膜を介在させて対峙し、これにより１ビットまたは２ビットのデータ記憶が可能である。
【０００９】
好適に、導電性サイドウォールと第２導電型半導体領域との間のチャネル形成領域の一部に、隣接した第１導電型半導体のチャネル形成領域より濃度が高い（または第２導電型半導体領域より濃度が低い）第１導電型（または第２導電型）のチャネル端不純物領域をさらに有している。
【００１０】
前記した第１の目的を達成するため、本発明の第２の観点に係る不揮発性半導体メモリ装置の動作方法は、表面に段差を有する第１導電型半導体と、段差の上部と底部に形成され、第１導電型半導体の主面に垂直な方向で分離された２つの第２導電型半導体領域と、空間的に離散化された電荷蓄積手段を含む第１ゲート誘電体膜を介在させて段差の側面の一部に対峙したメモリゲート電極と、電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて段差の側面の一部に対峙した制御ゲート電極とを有し、上記２つの第２導電型半導体領域の間に、制御ゲート電極、メモリゲート電極、制御ゲート電極がこの順で、第１または第２誘電体膜を介在させて上記第１導電型半導体と対峙した不揮発性半導体メモリ装置の動作方法であって、書き込みまたは消去時に、一方の第２導電型半導体領域から供給された電子が上記メモリゲート電極のソース側端近傍でホットエレクトロンとなって、当該ソース側端近傍の第１ゲート誘電体膜に注入されるように、上記２つの第２導電型半導体領域間と、上記メモリゲート電極と、上記制御ゲート電極とに対し、それぞれ最適化された電圧を印加する工程と、上記電子注入時と同じ方向の電圧を上記２つの第２導電型半導体領域に印加し、注入された電子の有無または電荷量に応じてチャネルがオンまたはオフする電圧を上記メモリゲート電極に印加する読み出し工程と、を含む。
【００１１】
上記の読み出し動作では、上記２つの第２導電型半導体領域に対する電圧の印加方向を書き込み時と同じとするフォアードリードを行うが、本発明では、電圧の印加方向が上記と逆のリバースリードも可能である。
前者は、メモリゲート電極がチャネル形成領域中央に位置する構成に適し、後者は、制御ゲート電極がチャネル形成領域中央に位置する構成に適する。
何れにおいても、本発明では好適に、書き込みまたは消去時に、上記電子が注入された側の第２導電型半導体領域からホットホールが注入されるように、当該第２導電型半導体領域と上記ゲート電極との間に電圧を印加する工程をさらに含む。
【００１２】
第１の観点に係る不揮発性半導体メモリ装置、第２の観点に係る動作方法が適用される不揮発性半導体メモリ装置では、チャネルが段差の側面に形成されるため、平面パターンで見ると、段差に傾斜がある場合はチャネル形成領域の面積が極めて小さく、段差が垂直な場合はチャネル形成領域の面積は殆どないに等しい。したがって、素子占有面積が小さくて済む。
チャネル長は段差の深さで決まるため、パンチスルーおよび短チャネル効果を抑制するために十分なチャネル長としても素子専有面積が増大しない。
一般に、メモリトランジスタがチャネル形成領域の中央に形成されている場合に２ビット記憶すると電荷注入領域が重なる懸念があるが、この縦型チャネルのメモリトランジスタではゲート長を長くしても素子専有面積が増大しないため、２ビット記憶に適している。
さらに、電荷蓄積手段が空間的に離散化されているため、ゲート誘電体膜にリークパスがあっても消失する蓄積電荷は、そのリークパス周囲の一部に過ぎず、その結果、電荷保持特性が優れている。
【００１３】
制御ゲート電極があるため、いわゆるソースサイド電荷注入が可能である。したがって、チャネルホット電荷の発生効率が高く、高速な書き込みまたは消去が可能である。
また、第２導電型不純物領域に隣接してチャネル端不純物領域が形成されている場合、この部分又は近くのチャネル形成領域に電界が集中するため、さらに書き込みまたは消去効率が高くなり、高速にデータの書き換えが可能である。
さらに、読み出しではフォワードリードが可能であり、書き込み後の検証読出し等では第２導電型半導体領域の電位の変化に時間がかからないため、書き換え時間がさらに短くて済む。
【００１４】
本発明の第３の観点に係る半導体装置の製造方法は、第１導電型半導体の表面に段差を形成する工程と、段差の側面部と当該側面部に接する段差の底部を含む第１導電型半導体の領域に対し、誘電体膜を介在させた状態で導電性サイドウォールからなるトランジスタのゲート電極を形成する工程と、上記ゲート電極で覆われていない段差の上部と底部に２つの第２導電型半導体領域を離間して形成する工程と、上記ゲート電極のエッジをエッチングにより後退させる工程と、エッチングにより出来た第２導電型半導体領域とゲート電極との離間スペースから不純物を導入して、チャネル端不純物領域を形成する工程とを含む。
【００１５】
２ビット記憶の不揮発性半導体メモリを、この製造方法により形成した場合、段差の側面部および底部の双方に上記チャネル端不純物領域を形成するために、等方性ドーピング方法を用いるとよい。
導電性サイドウォールからなるトランジスタのゲート電極をメモリゲート電極とした場合、好適に、そのチャネル方向両側に上記チャネル端不純物領域が形成され、各チャネル端不純物領域に対し、電荷蓄積能力を有しない第２ゲート誘電体膜を介在させて制御ゲート電極が対峙する。
逆に、導電性サイドウォールからなるトランジスタのゲート電極を制御ゲート電極とした場合、好適に、そのチャネル方向両側に上記チャネル端不純物領域が形成され、各チャネル端不純物領域に対し、電荷蓄積能力を有した第１ゲート誘電体膜を介在させてメモリゲート電極が対峙する。
【００１６】
この製造方法では、導電性サイドウォールをマスクに第２導電型不純物領域の形成ができ、さらに、導電性サイドウォールのエッジをエッチングにより後退させた状態でチャネル端不純物領域が自己整合的に形成される。このため、素子の均一性が高く、また特別にフォトマスクが不要であり、工程も簡素である。
【００１７】
【発明の実施の形態】
以下に、本発明の実施の形態について、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを有する不揮発性半導体メモリを例に、図面を参照して説明する。なお、ｐチャネル型の場合は、メモリトランジスタ内の不純物の導電型、キャリアおよび電圧印加条件の極性を適宜逆とすることで、以下の説明が同様に適用できる。
【００１８】
第１実施形態
図１は、本発明の実施形態に係るメモリセルアレイの平面図である。また、図２（Ａ）は、図１のＡ−Ａ’線における断面図、図２（Ｂ）は図２（Ａ）の破線で示す丸の部分の拡大断面図である。
図１に示すように、半導体基板ＳＵＢ（ウエルまたはＳＯＩ層の意も含む）には段差ＳＰが一定間隔おきにストライプ状に形成されている。段差ＳＰは、半導体基板ＳＵＢの表面に、並行ストライプ状の溝を形成して、この内側面を利用してもよいし、並行ストライプ状の突条を形成して、その外側面を利用してもよい。段差の深さは任意であるが、後述する微細形状効果がでにくいように、プロセスの最小寸法Ｆより大きくするのが望ましい。
【００１９】
図２（Ａ）に示すように、段差ＳＰの上部と底部中央に、基板と逆導電型のｎ不純物が添加されたソース・ドレイン領域Ｓ／Ｄが形成されている。ソース・ドレイン領域Ｓ／Ｄは、図１に示すように列方向に長い並行ストライプ状の平面パターンを有し、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…を構成する。このストライプ幅は、プロセスの最小寸法Ｆで形成されることが望ましい。
なお、図示はしないが、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は、コンタクトを介して、メタル配線（主ビット線）に接続されている。また、図中、ソース・ドレイン領域Ｓ／Ｄをビット線と名称を付して役割を明示してあるが、ソース・ドレイン領域Ｓ／Ｄの電圧印加方向により、ビット線はソース線の役割を兼ねることとなる。
【００２０】
段差ＳＰの側面と、当該段差の側面に沿った底面の一部とに対して、電荷蓄積能力を有しない誘電体膜からなる第２ゲート誘電体膜ＧＤ２を介在させて導電性サイドウォールＳＷが形成されている。
第２ゲート誘電体膜ＧＤ２としては、二酸化珪素ＳｉＯ2 の膜、または、電荷トラップ密度が十分に低く電荷蓄積能力を有しないと見なすことができる窒化珪素ＳｉＮX （ｘ＞０）あるいは酸化窒化珪素ＳｉＯX Ｎy （ｘ，ｙ＞０）の膜を用い得る。第２ゲート誘電体膜ＧＤ２の膜厚は１ｎｍ〜２０ｎｍ程度である。
導電性サイドウォールＳＷは、例えば、不純物が添加されて導電化された、多結晶珪素（ｐｏｌｙ−Ｓｉ）、非晶質珪素（ａ−Ｓｉ）、多結晶シリコンゲルマニウム（ｐｏｌｙ−ＳｉX Ｇｅ1-X （ｘ＞０））からなる。導電性サイドウォールＳＷを、これらの導電材料に、より低抵抗な高融点金属を堆積してシリサイド化したものを用いてもよい。
各段差に形成された導電性サイドウォールＳＷは、図１の平面図では列方向に長い並行ストライプ状となり、制御線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…を構成する。
【００２１】
ソース・ドレイン領域Ｓ／Ｄ間の断面Ｌ字状の領域はチャネル形成領域と称される。上記した第２ゲート誘電体膜と導電性サイドウォールＳＷの積層体は、チャネル形成領域のほぼ中央に位置する。すなわち、当該積層体と一方のソース・ドレイン領域Ｓ／Ｄとの間、当該積層体と他方のソース・ドレイン領域との間には離れており、これらの離間領域にチャネル端不純物領域ＩＲが形成されている。チャネル端不純物領域ＩＲは、図１の平面図において、制御線に沿って列方向に長い並行ストライプ状のパターンを有する。
【００２２】
チャネル端不純物領域ＩＲは、チャネル形成領域より高濃度なｐ型の場合と、ソース・ドレイン領域より低濃度なｎ型の場合がある。
チャネル端不純物領域ＩＲは、この部分またはその近傍でチャネル方向の電界を集中させる役割がある。チャネル端不純物領域ＩＲがｐ型の場合、高抵抗チャネル形成領域と見なすことができる。この高抵抗領域の存在によって近傍のチャネル形成領域の抵抗が高くなって、この部分に電界が集中しやすくなる。一方、チャネル端不純物領域ＩＲがｎ型の場合、その表面に多数キャリアが蓄積してｎ型のチャネルが形成されるようになる。したがって、この部分を低抵抗チャネル形成領域と見なすことができ、この存在によって近傍のチャネル形成領域の抵抗が相対的に高くなり、その部分に電界が集中しやすくなる。
【００２３】
チャネル端不純物領域ＩＲの表面、ソース・ドレイン領域Ｓ／Ｄの表面および導電性サイドウォールＳＷの表面に、電荷蓄積能力を有した第１ゲート誘電体膜ＧＤ１が形成されている。
第１ゲート誘電体膜ＧＤ１は、図２（Ｂ）に示すように、下層から順に、ボトム膜ＢＴＭ、主に電荷蓄積を担う電荷蓄積膜ＣＨＳ、トップ膜ＴＯＰから構成されている。
【００２４】
ボトム膜ＢＴＭは、半導体基板ＳＵＢよりも大きなバンドギャップを有する材料、例えば、二酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなるトラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００２５】
電荷蓄積膜ＣＨＳは、ボトム膜ＢＴＭよりも小さいバンドギャップを有し、電荷蓄積手段としての電荷トラップを含む材料、例えば、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなる膜により構成され、その厚さは１ｎｍ〜２０ｎｍ程度である。
【００２６】
トップ膜ＴＯＰは、例えば、二酸化珪素ＳｉＯ2 、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）等からなるトラップの無いあるいはトランジスタのしきい値電圧を変化させるに足る量のトラップを有しない膜により構成され、メモリゲート電極（ワード線）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、その厚さは３〜２０ｎｍ程度である。
【００２７】
第１ゲート誘電体膜ＧＤ１上に接し、段差による基板凹部を埋め込むようにメモリゲート電極が形成されている。このメモリゲート電極は、例えば、不純物が添加された多結晶珪素または非晶質珪素からなり、ワード線を構成している。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…は、図１の平面図に示すように、行方向に長い並行ストライプ状にパターンニングされている。
なお、ワード線間のスペースにおいては、第１ゲート誘電体膜ＧＤ１を除去して、代わりに単層の誘電体膜を形成すると、この部分がリークパスとなり難いので望ましい。また、第１ゲート誘電体膜ＧＤ１がチャネル端不純物領域ＩＲに接する部分でメモリトランジスタが形成されているので、他の部分、すなわち導電性サイドウォールやソース・ドレイン領域Ｓ／Ｄに接する第１ゲート誘電体膜ＧＤ２の部分は、単に絶縁膜として機能する。
【００２８】
図３は、このように構成されたメモリセルアレイの等価回路図である。
メモリセルは、隣接する２本のビット線間に直列接続されたメモリトランジスタＭＴ、セレクトトランジスタＳＴ、メモリトランジスタＭＴからなる。このよなメモリセルが行方向および列方向に繰り返し配置されている。
同一行内のメモリセルにおいて、メモリトランジスタＭＴのゲート（メモリゲート電極）がワード線ＷＬ１，ＷＬ２，…の何れかにより共通接続されている。また、同一列内のメモリセルにおいて、セレクトトランジスタＳＴのゲート（制御ゲート電極）が制御線ＣＬ１，ＣＬ２，…の何れかにより共通接続されている。
以上の構成のメモリセルアレイの接続形式は、ビット線それぞれが行方向の隣接メモリセル間で共有されたＶＧ(Virtual Ground)型となっている。
【００２９】
この不揮発性メモリでは、半導体基板ＳＵＢ上に形成した段差の側面に沿ってチャネル形成領域ＣＨを有する構造を採用することで、メモリトランジスタＭＴあるいはセレクトトランジスタＳＴのゲート長を、短チャネル効果あるいはパンチスルーが生じる領域まで短くすることなしに、情報記録密度の集積度を向上させることができた。
【００３０】
次に、このメモリセルアレイの製造方法を、図４（Ａ）〜図７を参照して説明する。なお、図４（Ａ）〜図７は、図２（Ａ）の断面構造に対応している。
【００３１】
まず、用意したシリコンウェーハ等に、必要に応じてＢ+ 、ＢＦ+ 等のイオン注入によりｐウェルを形成する。
このようにしてできたメモリトランジスタを形成すべき半導体基板ＳＵＢの表面に、フォトリソグラフィー技術によりライン溝または突条を形成するためのパターンを有する不図示のレジストを形成し、当該レジストをマスクに、異方性のある反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching) を行い、ストライプ状にライン溝または突条を形成する。これにより、図４（Ａ）に示すように、半導体基板ＳＵＢの表面に段差ＳＰが繰り返し形成される。
なお、半導体基板の段差ＳＰの上部となる領域に誘電体膜を形成しておき、当該誘電体膜をマスクとして、エッチングを行うことにより段差ＳＰを形成してもよい。
【００３２】
図４（Ｂ）に示すように、段差の側面，上面および底面を含む半導体基板ＳＵＢの表面全域に、第２ゲート誘電体膜ＧＤ２を形成する。第２ゲート誘電体膜ＧＤ２を二酸化珪素ＳｉＯ2 の膜とする場合、熱酸化、プラズマ酸化等により形成することが可能である。また、窒化珪素Ｓｉ3 Ｎ4 の膜の場合は、トリクロルシランＳｉＨＣｌ3 とアンモニアＮＨ3 、または四塩化珪素ＳｉＣｌ4 とアンモニアＮＨ3 を原料とした化学的気相堆積（ＣＶＤ）により、第２ゲート誘電体膜ＧＤ２を成膜することができる。さらに、酸化窒化珪素ＳｉＯX Ｎy の膜の場合は、熱酸化により形成した二酸化硅素膜を窒素Ｎ2 ，酸化二窒素Ｎ2 Ｏ，アンモニアＮＨ3 等で窒化するか、ＣＶＤにより形成する。このときのＣＶＤでは、ＳｉＨ2 Ｃｌ2 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスの何れかを用い得る。
【００３３】
例えば多結晶硅素（ｐｏｌｙ−Ｓｉ）または多結晶シリコンゲルマニウム（ｐｏｌｙ−ＳｉX Ｇｅ1-X ）を堆積し、必要に応じて高融点金属を形成してシリサイド化し、異方性の強いエッチングを行う。これにより、図５（Ａ）に示すように、導電性サイドウォールＳＷが段差の側面に形成される。
【００３４】
この状態で、Ａｓ+ またはＰ+ をイオン注入する。このとき、導電性サイドウォールＳＷを自己整合マスクとしてｎ型不純物が段差の上面と底面の中央部に導入され、図５（Ｂ）に示すように、ソース・ドレイン領域Ｓ／Ｄが形成される。
【００３５】
図６（Ａ）では、チャネル端不純物領域を形成するスペースを確保するために、導電性サイドウォールＳＷをエッチングする。具体的には、望ましくは第２ゲート誘電体膜ＧＤ２との選択比が高く第２ゲート誘電体膜ＧＤ２が殆どエッチングされない条件で、導電性サイドウォールＳＷを等方的にエッチングする。等方的にエッチングするのは、段差の側面における上側のソース・ドレイン領域Ｓ／Ｄとの離間スペースと、段差の低面における下側のソース・ドレイン領域Ｓ／Ｄとの離間スペースをほぼ等しくするためである。この等方性エッチング量は、メモリトランジスタの実効ゲートを決定するので重要である。
このエッチング後の導電性サイドウォールＳＷが、制御線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…となる。
【００３６】
図６（Ｂ）では、まず、制御線を自己整合マスクとしたエッチングにより、周囲の第２ゲート誘電体膜ＧＤ２を除去する。第２ゲート誘電体膜ＧＤ２がＳｉＯ2 の場合はフッ酸により、Ｓｉ3 Ｎ4 の場合は熱リン酸により除去可能である。
つぎに、等方性ドーピング法により、チャネル端不純物領域ＩＲを形成する。ここで、等方性ドーピング法としては、ＰＨ3 あるいはＡＨ3 のプラズマに基板を曝す方法が望ましい。また、通常のイオン注入と斜めイオン注入とを組み合わせると、段差の側面と底面にほぼ同じ濃度プロファイルの不純物領域が形成できる場合は、このイオン注入の組合せは等方性ドーピング法の一種と見なされる。イオン注入の場合は、第２ゲート誘電体膜ＧＤ２の除去前に行ってもよい。
【００３７】
その後、図７に示すように、全面に第１ゲート誘電体膜ＧＤ１を形成する。
第１ゲート誘電体膜の形成では、まず、図２（Ｂ）に示すボトム膜ＢＴＭとして、例えば、二酸化珪素（ＳｉＯ2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、ＳｉＯ2 は、熱酸化法またはプラズマ酸化法により形成する。ＳｉＮx は、ＳｉＨＣｌ3 とＮＨ3 、あるいはＳｉＣｌ4 とＮＨ3 を原料としたＣＶＤにより形成する。ＳｉＯx Ｎy は、熱酸化法により形成した二酸化硅素をＮ2 、Ｎ2 Ｏ、ＮＨ3 のいずれかの雰囲気中で窒化するか、あるいは、ジクロルシランＳｉＨ2 Ｃｌ2 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨの混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスのいずれかを原料としたＣＶＤにより形成する。
【００３８】
ボトム膜ＢＴＭ上に、図２（Ｂ）に示す電荷蓄積膜ＣＨＳとして、ＳｉＮx 、ＳｉＯx Ｎy からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうちＳｉＮx は、ＳｉＨＣｌ3 とＮＨ3 、あるいはＳｉＣｌ4 とＮＨ3を原料としたＣＶＤにより形成する。
また、ＳｉＯx Ｎy は、ＳｉＨ2 Ｃｌ2 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスのいずれかを原料としたＣＶＤにより形成する。
これらのガスの選択に際してはボトム膜ＢＴＭより十分な電荷トラップが形成できるガスが選択され、また十分な電荷トラップ密度となるＣＶＤ条件が用いられる。
【００３９】
電荷蓄積膜ＣＨＳ上に、図２（Ｂ）に示すトップ膜ＴＯＰとして、ＳｉＯ2 、ＳｉＮx 、またはＳｉＯx Ｎy からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、ＳｉＯ2 は、ＳｉＨ2 Ｃｌ2 とＮ2 Ｏの混合ガス、ＳｉＨＣｌ3とＮ2 Ｏの混合ガス、ＳｉＣｌ4 とＮ2 Ｏの混合ガスを原料としたＣＶＤにより形成する。
また、ＳｉＮx は、ＳｉＨＣｌ3 とＮＨ3 、あるいはＳｉＣｌ4 とＮＨ3 を原料としたＣＶＤにより形成する。
また、ＳｉＯx Ｎy は、ＳｉＨ2 Ｃｌ2 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスのいずれかを原料としたＣＶＤにより形成する。
これらのガスの選択に際しては電荷蓄積膜ＣＨＳより十分な低い電荷トラップ密度となるガスが選択され、また十分に低い電荷トラップ密度となるＣＶＤ条件が用いられる。
【００４０】
以上のようにして、図７に示す第１ゲート誘電体膜ＧＤ１が形成される。
【００４１】
不純物を添加した多結晶硅素，非晶質硅素または金属材料を、段差間の凹部を埋め込むように厚く堆積して、その後、これを図１に示すストライプ状にパターニングし、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…を形成する。
【００４２】
以降の工程としては、必要に応じて層間絶縁膜の形成、コンタクトの形成、上層配線層の形成などを経て、当該不揮発性メモリを完成させる。
【００４３】
この不揮発性メモリの製造方法では、半導体基板ＳＵＢに段差がない従来型の構造に比して、半導体基板ＳＵＢのパターニングの工程が追加される。この工程は、不揮発性メモリの全製造工程に比べて僅かであり、大幅なコスト増の要因とならない。しかも、構造が極めて簡単であり、作りやすいという利点がある。
【００４４】
次に、上記した１つのメモリトランジスタに対し２ビットの情報を記憶させる際の書き込み、消去、読み出しの方法を説明する。なお、以下の説明において、基板ＳＵＢは接地されているものとし、その電位は０Ｖとする。
【００４５】
第１のデータを書き込む時に、基板電位を基準として、２つのソース・ドレイン領域Ｓ／Ｄの一方（ソース）に０Ｖ、他方（ドレイン）にソース電位より高い電圧、例えば５Ｖを印加する。また、制御ゲート（制御線）に、チャネルを形成するためにゲート閾値電圧より高い電圧、例えば２Ｖを印加し、メモリゲート（ワード線）に、制御ゲートより高い電圧、例えば８Ｖを印加する。
このとき、チャネル形成領域に形成されたチャネル内にソースから供給された電子がソースとドレイン間の電界により加速されてドレイン端部で高い運動エネルギーを得て、ボトム誘電体膜ＢＴＭのエネルギー障壁を越えるエネルギーをもつホットエレクトロンとなる。ホットエレクトロンの一部は、ある確率で電荷蓄積膜ＣＨＳのドレイン側部分に形成されたトラップに捕獲される。
【００４６】
第２のデータを書き込む時には、ソースとなるソース・ドレイン領域Ｓ／Ｄとドレインとなるソース・ドレイン領域Ｓ／Ｄを上記した第１のデータの書き込み時と逆にして、ソース電圧０Ｖとドレイン電圧５Ｖを印加する。また、上記と同様に制御ゲート電圧２Ｖとメモリゲート電圧８Ｖを印加する。
このとき、上記した同じ原理により電子が注入される。ただし、第２のデータ書き込みでは、第１のデータ書き込み時にソースとして機能した側に、ホットエレクトロンが注入される。すなわち、第１のデータ書き込みが段差の側面側で起こるとすると、第２のデータ書き込みは段差の底面側で起こる。逆に、第１のデータ書き込みが段差の底面側で起こるとすると、第２のデータ書き込みは段差の側面側で起こる。
【００４７】
第１のデータを消去する時に、基板電位を基準として、第１のデータの記憶領域に近い側のソース・ドレイン領域Ｓ／Ｄに正電圧、例えば５Ｖを印加する。また、他のソース・ドレイン領域Ｓ／Ｄをオープンとして、メモリゲート（ワード線）に負電圧、例えば−１０Ｖを印加する。
このとき、５Ｖを印加したソース・ドレイン領域Ｓ／Ｄの表面が空乏化し、その空乏層内が高電界となるためにバンド−バンド間トンネル電流が発生する。バンド−バンド間トンネル電流に起因した正孔は電界で加速されて高エネルギーを得る。この高いエネルギーの正孔は、ゲート電圧に引きつけられて電荷蓄積膜ＣＨＳ内の電荷トラップに注入される。
その結果、電荷蓄積膜ＣＨＳ内の蓄積電子は注入された正孔により電荷が打ち消され、当該メモリトランジスタが消去状態、すなわち、閾値電圧が低い状態に戻される。
【００４８】
第２のデータを消去する時には、５Ｖを印加するソース・ドレイン領域Ｓ／Ｄとオープンとするソース・ドレイン領域Ｓ／Ｄを上記した第１のデータ消去時と逆にする。また、上記と同様にメモリゲートに−１０Ｖを印加する。
このとき、上記した同じ原理により正孔が注入される。ただし、第２のデータ消去では、第１のデータ消去時にオープンとした側から正孔が注入される。このため、第２のデータが消去される。
【００４９】
データの保持時には、全ての電極を電気的に浮遊状態にするか、電極間の電位差を第１または第２のデータの書き込み時および消去時の値より小さくするか、この電極間の電位差を小さくすることと電気的浮遊状態にすることとを組み合わせることにより、電荷蓄積膜ＣＨＳと、基板ＳＵＢまたはメモリゲート電極（ワード線）との間で電荷のやり取りが出来ないバイアス状態とする。
【００５０】
読み出しは、ドレイン・アバランシェ・ホット電荷（ＤＡＨＣ）あるいはホットエレクトロン注入（ＣＨＥ）が発生しない条件で行う。
なお、ソースとドレイン間の電圧印加方法を書き込み時と同じとする読み出し方法（フォワードリード）も可能であるが、本実施形態では、ソースとドレイン間の電圧印加方法を書き込み時と逆とする読み出し方法（リバースリード）が望ましく、以下、リバースリードを説明する。
【００５１】
具体的に、第１のデータを読み出す時は、基板電位を基準として第１のデータの記憶領域に近い側のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他のソース・ドレイン領域Ｓ／Ｄに、例えば２Ｖを印加する。また、制御ゲート（制御線）に、チャネルを形成するために十分でゲート閾値電圧より高い電圧、例えば２Ｖを印加する。この状態で、メモリゲート（ワード線）に、第１のデータの記憶領域の捕獲電子の有無または捕獲電子量に応じてチャネルがオンまたはオフする電圧を印加する。
このバイアス条件下、電荷蓄積膜ＣＨＳ内の捕獲電子数は変化することなく、その捕獲電子の有無または捕獲電子量に応じてメモリトランジスタがオンまたはオフする。すなわち、電荷蓄積膜ＣＨＳに電子が十分注入されている場合はメモリトランジスタがオフ状態を維持し、電荷蓄積膜ＣＨＳに電子が十分注入されていない場合はメモリトランジスタがオンする。
このメモリトランジスタがオンした場合のみ、ソース・ドレイン領域Ｓ／Ｄ間の電位差が変化し、この変化の有無を、例えばセンスアンプなどの検出回路で増幅し、第１の記憶データとして外部に読み出す。
【００５２】
第２のデータを読み出す時は、ソースとなるソース・ドレイン領域Ｓ／Ｄとドレインとなるソース・ドレイン領域Ｓ／Ｄを上記した第１のデータの読み出し時と逆にして、ソース電圧０Ｖとドレイン電圧２Ｖを印加する。また、上記と同様に制御ゲート電圧とメモリゲート電圧を印加する。
このバイアス条件下、第１のデータの読み出しと同様な原理で、第２のデータの記憶領域に電子が十分注入されている場合はメモリトランジスタがオフ状態を維持し、電子が十分注入されていない場合はメモリトランジスタがオンする。
このメモリトランジスタがオンした場合のみ、ソース・ドレイン領域Ｓ／Ｄ間の電位差が変化し、この変化の有無を、例えばえセンスアンプなどの検出回路で増幅し、第２の記憶データとして外部に読み出す。
【００５３】
本実施形態に係る不揮発性メモリの動作方法では、チャネル端不純物領域ＩＲを有することから、書き込み時に電子の注入効率が高い。したがって、その分、書き込みゲート電圧が従来の１０Ｖに近い電圧（上記例では、８Ｖ）から、さらに５〜６Ｖ程度に低減することができる。また、書き込み速度も１０μｓ以下と高速化が達成できる。
【００５４】
以上のメモリセルの電気的信頼性については、特にデータ書き換え特性、データ保持特性およびリードディスターブ特性に関し、高い信頼性が得られる。
【００５５】
このデータ保持特性に関し、本実施形態のＭＯＮＯＳ型メモリトランジスタは、フローティングゲート型に比して、以下の点でメリットがある。
まず、半導体基板ＳＵＢに段差ＳＰを形成する工程において、段差の側面の垂直性を上げるため、例えば異方性の強いエッチングを採用した場合、段差Ｒの側面には多少なりともエッチングダメージを受けることがある。その場合、当該エッチングダメージを受けた側面に形成するボトム誘電体膜ＢＴＭも質の良くない膜、すなわち、欠陥の多いボトム誘電体膜ＢＴＭが形成され得るが、当該縦型構造をフロティングゲート型に適用した場合には、フローティングゲートはその層内において電荷の移動が自由であるため、ボトム誘電体膜ＢＴＭに局所的に欠陥が形成されている場合には、フローティングゲート内に保持された電荷の全てが当該欠陥を介して基板にリークしてしまう恐れがある。これに対し、当該ボトム誘電体膜ＢＴＭ上に形成する電荷トラップは空間的に離散化されていることから、当該欠陥近傍の電荷トラップに蓄積された電荷がリークするにすぎず、当該欠陥を介して半導体基板へ電荷がリークするのを低減でき、データ保持特性、信頼性の面でフローティングゲート型に比して特性が良くなる。
【００５６】
第２実施形態
図８（Ａ）は、本実施形態においても適用される図１のＡ−Ａ’線に沿った断面図、図８（Ｂ）は図８（Ａ）の破線で示す丸の部分の拡大断面図である。また、図９は、本実施形態に係るメモリセルアレイの等価回路図である。
【００５７】
本実施形態では、各メモリセル内のメモリトランジスタのゲート電極（メモリゲート）を導電性サイドウォールＳＷで形成し、これを制御線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…として配置している。すなわち、導電性サイドウォールＳＷと基板ＳＵＢとの間に、電荷蓄積能力がある第１ゲート誘電体膜ＧＤ１を介在させている。
また、導電性サイドウォールＳＷの表面および他の基板表面領域に、電荷蓄積能力がない第２ゲート誘電体膜ＧＤ２を形成している。したがって、メモリゲートのチャネル方向両側のチャネル端不純物領域ＩＲに対して、第２ゲート誘電体膜ＧＤ２を介在させてワード線が対峙し、当該ワード線が制御ゲートとなる。
他の構成、すなわち段差ＳＰの形態、ゲート電極の材料、ソース・ドレイン領域Ｓ／Ｄ、チャネル端不純物領域ＩＲは、第１実施形態と同じである。
【００５８】
このような構造のメモリセルアレイでは、各メモリセルが、図９に示すようにビット線間にセレクトトランジスタＳＴ、メモリトランジスタＭＴ、セレクトトランジスタＳＴが直列接続された構成となる。
２つのセレクトトランジスタＳＴのゲートが、各行のセル間で共有されたワード線ＷＬ１，ＷＬ２，…の何れかに接続されている。また、メモリトランジスタＭＴのゲートが、各列のセル間で共有された制御線ＣＬ１，ＣＬ２．ＣＬ３，ＣＬ４，…の何れかに接続されている。
【００５９】
次に、このメモリセルアレイの製造方法を、図１０（Ａ）〜図１２を参照して説明する。なお、図１０（Ａ）〜図１２は、図８（Ａ）の断面構造に対応している。
【００６０】
第１実施形態と同様な方法により、ｐウエルを形成した半導体基板ＳＵＢの表面に段差ＳＰを形成する。
この段差ＳＰの表面を含む基板表面に、第１実施形態の図７の工程で説明した方法により、図１０（Ａ）に示すように、ボトム誘電体膜ＢＴＭ、電荷蓄積膜ＣＨＳ、トップ誘電体膜ＴＯＰからなる第１ゲート誘電体膜ＧＤ１を形成する。
【００６１】
図１０（Ｂ）の工程では、まず、第１実施形態の図５（Ａ）の工程で説明した方法により、導電性サイドウォールＳＷを段差の側面それぞれに対し形成する。
つぎに、第１実施形態の図５（Ｂ）の工程で説明した方法により、段差の上部と低部にソース・ドレイン領域Ｓ／Ｄを形成する。
【００６２】
図１１（Ａ）に示す工程では、第１実施形態の図６（Ａ）と同様に、等方性エッチングにより導電性サイドウォールＳＷをエッチングして、そのエッジを所定量後退させる。これにより、セレクトトランジスタのゲートが形成される、ソース・ドレイン領域Ｓ／Ｄと導電性サイドウォールＳＷとの離間スペースが形成される。
【００６３】
図１１（Ｂ）に示す工程では、導電性サイドウォールＳＷ（制御線ＣＬ１〜ＣＬ４）の周囲の第１ゲート誘電体膜ＧＤ１を除去する。例えば、ＳｉＯ2 はフッ酸により、Ｓｉ3 Ｎ4 は熱リン酸により除去する。
続いて、第１実施形態の図６（Ｂ）と同様な方法、すなわちＰＨ3 あるいはＡＨ3 のプラズマに基板を曝すなどの等方性ドーピング方法により、ソース・ドレイン領域Ｓ／Ｄと制御線との間の離間スペースの基板表面に、チャネル端不純物領域ＩＲを形成する。
【００６４】
図１２に示す工程では、制御線の表面、および、その周囲の基板表面を含む全面に、第２ゲート誘電体膜ＧＤ２を形成する。第２ゲート誘電体膜ＧＤ２を二酸化珪素ＳｉＯ2 の膜とする場合、熱酸化、プラズマ酸化等により形成することが可能である。また、窒化珪素Ｓｉ3 Ｎ4 の膜の場合は、トリクロルシランＳｉＨＣｌ3 とアンモニアＮＨ3 、または四塩化珪素ＳｉＣｌ4 とアンモニアＮＨ3 を原料とした化学的気相堆積（ＣＶＤ）により、第２ゲート誘電体膜ＧＤ２を成膜することができる。さらに、酸化窒化珪素ＳｉＯX Ｎy の膜の場合は、熱酸化により形成した二酸化硅素膜を窒素Ｎ2 ，酸化二窒素Ｎ2 Ｏ，アンモニアＮＨ3 等で窒化するか、ＣＶＤにより形成する。このときのＣＶＤでは、ＳｉＨ2 Ｃｌ2とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスの何れかを用い得る。
【００６５】
その後は、第１実施形態と同様な方法により、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…を形成し、さらに、必要に応じて層間絶縁膜の形成、コンタクトの形成、上層配線層の形成などを経て、当該不揮発性メモリを完成させる。
【００６６】
このメモリセルアレイの書き込み条件は、第１実施形態と基本的に同じである。但し、制御線とワード線の役割が第１実施形態と逆になることを注意する必要がある。
【００６７】
図１３（Ａ）と図１３（Ｂ）に、第１のデータの記憶領域Ｒ１と、第２のデータの記憶領域Ｒ２とを、第１および第２実施形態で対比して示す。
上側のソース・ドレイン領域Ｓ／Ｄをドレインとし、下側のソース・ドレイン領域Ｓ／Ｄをソースとして第１のデータを書き込むとする。この場合、その記憶領域Ｒ１は、第１実施形態では、ドレインとした上側のソース・ドレイン領域Ｓ／Ｄに近くなるのに対し、第２実施形態では、下側のソース・ドレイン領域Ｓ／Ｄに近い領域となる。これは、図１３（Ｂ）の場合、下側のチャネル端不純物領域ＩＲにセレクトトランジスタのゲート（ワード線）の電界が作用して、この下側のチャネル端不純物領域ＩＲの近傍で、いわゆるソースサイド注入のための高電界が発生するからである。これに対し、図１３（Ａ）の場合は、セレクトトランジスタのゲートが導電性サイドウォール（制御線）であることから、ソースサイド注入のための高電界は上側のチャネル端不純物領域ＩＲの近傍でしか発生しない。
逆に、上側のソース・ドレイン領域Ｓ／Ｄをソースとし、下側のソース・ドレイン領域Ｓ／Ｄをドレインとして第２のデータを書き込む場合、その記憶領域Ｒ２も、同様な理由により、第１実施形態と第２実施形態で逆となる。
【００６８】
このような第２実施形態の書き込み時の注入電荷を打ち消すための消去では、正孔を注入する側も、第１実施形態と反対とする必要がある。
すなわち、第１のデータの記憶領域Ｒ１に正孔を注入するために、下側のソース・ドレイン領域Ｓ／Ｄに正の電圧（例えば５Ｖ）を印加し、上側のソース・ドレイン領域Ｓ／Ｄをオープンとして、メモリゲートとなる制御線ＣＬに負の電圧（例えば−１０Ｖ）を印加する。
また、第２のデータの記憶領域Ｒ２に正孔を注入するために、上側のソース・ドレイン領域Ｓ／Ｄに正の電圧（例えば５Ｖ）を印加し、下側のソース・ドレイン領域Ｓ／Ｄをオープンとして、メモリゲートとなる制御線ＣＬに負の電圧（例えば−１０Ｖ）を印加する。
このようなバイアス設定により、５Ｖを印加したソース・ドレイン領域側でバンド−バンド間トンネリングに起因して発生した正孔が、第１ゲート誘電体膜ＧＤ１の領域Ｒ１またはＲ２に注入され、メモリトランジスタの閾値電圧が消去状態になる。
【００６９】
読み出しでは、書き込み時にソースとした側に記憶領域が存在するので、フォワードリードが望ましい。フォワードリードでは、ソース・ドレイン電圧の印加方向を書き込み時と同じとできるので、例えば書き込み時の検証読み出し動作では、ソース・ドレイン領域Ｓ／Ｄ（ビット線）の電位を大きく変化させる必要がない。したがって、大きなビット線容量を充放電する時間がリバースリードに比べて節約でき、書き換え時間を短縮できるという利点がある。
なお、電荷保持は、第１実施形態と同じである。
【００７０】
変形例１
この変形例１は、電荷蓄積手段としてゲート誘電体膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いた不揮発性メモリトランジスタに関する。
【００７１】
このメモリトランジスタでは、その第１ゲート誘電体膜ＧＤ１が、ボトム誘電体膜、その上の電荷蓄積手段としての離散的な小粒径導電体、および小粒径導電体を覆う誘電体膜とからなる。
その他の構成、即ち半導体基板ＳＵＢ、段差ＳＰ、ソース・ドレイン領域Ｓ／Ｄ、第２ゲート誘電体膜ＧＤ２、メモリゲート電極およびセレクトゲート電極（制御線およびワード線）は、図２（Ａ），（Ｂ）または図８（Ａ），（Ｂ）と同様である。
【００７２】
各小粒径導電体は、例えば、微細な非晶質Ｓｉx Ｇｅ1-x （０≦ｘ≦１）または多結晶Ｓｉx Ｇｅ1-x （０≦ｘ≦１）等の導電体により構成されている。
また、小粒径導電体は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々の小粒径導電体同士が誘電体膜で空間的に、例えば４ｎｍ程度の間隔で分離されている。
なお、本例におけるボトム誘電体膜は、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００７３】
上記構成のメモリトランジスタの製造方法を、第２実施形態の変形とした場合を例に述べる。
まず、図１０（Ａ）において、段差ＳＰを形成後、ボトム誘電体膜を形成する。ボトム誘電体膜の形成では、例えば、二酸化珪素（ＳｉＯ2 ）、窒化珪素ＳｉＮx （ｘ＞０）、または酸化窒化珪素ＳｉＯx Ｎy （ｘ，ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。
上記のうち、ＳｉＯ2 は、熱酸化法またはプラズマ酸化法により形成する。ＳｉＮx は、ＳｉＨＣｌ3 とＮＨ3 、あるいはＳｉＣｌ4 とＮＨ3 を原料としたＣＶＤにより形成する。ＳｉＯx Ｎy は、熱酸化法により形成した二酸化硅素をＮ2 、Ｎ2 Ｏ、ＮＨ3 のいずれかの雰囲気中で窒化するか、あるいは、ジクロルシランＳｉＨ2 Ｃｌ2 とＮ2 ＯとＮＨ3 の混合ガス、ＳｉＨＣｌ3 とＮ2 ＯとＮＨの混合ガス、ＳｉＣｌ4 とＮ2 ＯとＮＨ3 の混合ガスのいずれかを原料としたＣＶＤにより形成する。
【００７４】
その後、例えばＬＰ−ＣＶＤ法を用いたＳｉx Ｇｅ1-x 成膜の初期過程に生じるＳｉx Ｇｅ1-x の小粒径導電体の集合体をボトム誘電体膜上に形成する。Ｓｉx Ｇｅ1-x の小粒径導電体は、シラン（ＳｉＨ4 ）あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ4 ）と水素を原料ガスとして用い、５００℃〜９００℃程度の成膜温度で形成される。
小粒径導電体の密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体のもととなる核の密度を高くできる。あるいは、非化学量論的組成のＳｉＯx をシランあるいはジクロルシランと酸化二窒素（Ｎ2 Ｏ）を原料ガスとして５００℃〜８００℃程度の成膜温度で形成し、その後９００℃〜１１００℃の高温でアニールすることで、ＳｉＯ2 とＳｉ小粒径導電体相が分離し、ＳｉＯ2に埋め込まれたＳｉ小粒径導電体の集合体が形成される。
【００７５】
次に、小粒径導電体を埋め込むように、誘電体膜を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素（Ｎ2 Ｏ）の混合ガス、基板温度が例えば７００℃とする。このとき小粒径導電体２３ｂは誘電体膜に埋め込まれる。
【００７６】
その後は、第２実施形態と同様に図１０（Ｂ）〜図１２の諸工程を経て、当該不揮発性メモリトランジスタを完成させる。
このように形成された小粒径導電体は、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体は、数個の注入電子を保持できる。なお、小粒径導電体を更に小さくして、これに単一電子を保持させてもよい。
なお、小粒径導電体の他の材料として、多結晶硅素やＡｕ等の金属も選択できる。
【００７７】
本発明の不揮発性メモリは、上記した変形例１以外のメモリトランジスタ構造、ＶＧ型以外のメモリセルアレイ構造においても適用可能である。
【００７８】
メモリトランジスタの第１ゲート誘電体膜ＧＤ１の構成は、上記実施形態で例示したいわゆるＭＯＮＯＳ型に用いられる３層の誘電体膜に限定されない。第１ゲート誘電体膜ＧＤ１の要件は、積層された複数の誘電体膜を含むことと、電荷トラップ等の電荷蓄積手段が離散化されていることの２点であり、これらの要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなるボトム誘電体膜と、その上に形成された窒化珪素等からなる電荷保持能力を有した膜との２層構成であってもよい。
【００７９】
また、酸化アルミニウムＡｌ2 Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型において、電荷保持能力を有した膜として採用可能である。
さらに、電荷蓄積膜ＣＨＳの材料として、その他の金属酸化物を挙げると、例えば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００８０】
電荷蓄積膜ＣＨＳの材料として、酸化アルミニウム（Ａｌ2 Ｏ3 ）が選択された場合には、例えば、塩化アルミニウム（ＡｌＣｌ3 ）と二酸化炭素（ＣＯ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ（Ｃ2 Ｈ5 Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 等）の熱分解を用いる。
電荷蓄積膜ＣＨＳの材料として、酸化タンタル（Ｔａ2 Ｏ5 ）が選択された場合には、例えば、塩化タンタル（ＴａＣｌ5 ）と二酸化炭素（ＣＯ2 ）と水素（Ｈ2 ）をガスの原料としたＣＶＤ法、またはＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7 Ｏ2 、あるいはＴａ（ＯＣ2 Ｈ5 ）5 の熱分解を用いる。
電荷蓄積膜ＣＨＳの材料として、酸化ジルコニウム（ＺｒＯx ）が選択された場合には、例えば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【００８１】
同様に、ボトム誘電体膜ＢＴＭおよびトップ誘電体膜ＴＯＰは、上述した二酸化珪素、窒化珪素、酸化窒化珪素に限られず、例えば、酸化アルミニウムＡｌ2Ｏ3 、酸化タンタルＴａ2 Ｏ5 、酸化ジルコニウムＺｒＯ2 のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、ボトム誘電体膜ＢＴＭおよびトップ誘電体膜ＴＯＰは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００８２】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。例えば、図６（Ａ）や図１１（Ｂ）のエッチングを異方性が強いエッチングとすると、制御線となる導電性サイドウォ−ルとソ−ス・ドレイン領域Ｓ／Ｄとのすき間が段差の底部側にのみ形成されるため、１ビット記憶形の素子が形成される。
【００８３】
【発明の効果】
本発明の不揮発性半導体メモリ装置およびその動作方法によれば、平坦な表面を有する第１導電型半導体面内にチャネルを有する半導体記憶素子と比較してサイズ（専有面積）が極めて小さく、また、素子の微細化を進めても微細形状効果による電気特性低下が防止でき、データ保持特性等の低下もない。
書き込みまたは消去では、いわゆるソースサイド注入により電荷の注入効率が良く、注入領域が局所的であるため注入時間が極めて短い。また、チャネル端不純物領域を有している場合、さらに電荷の注入効率が高く、高速動作が可能である。また、蓄積電荷を打ち消すための電荷注入では、いわゆるバンド−バンド間トンネル電流を利用しているため、消費電力が低く、高速動作が可能である。
読み出しは、素子構造に適した方法で行える。とくに、フォワードリードでは、ソースとドレイン間の電圧の印加方向を書き込み時と同じとでき、書き込み後の読み出しでは、ソース・ドレイン領域の充放電の時間を短縮できる。
【００８４】
本発明の半導体装置の製造方法では、第１導電型半導体の段差に対しトランジスタのゲート電極とソース・ドレイン領域を自己整合的に形成でき、フォトマスクが不要である。そのため、素子寸法のバラツキが小さいトランジスタを、低いコストで製造できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るメモリセルアレイの平面図である。
【図２】本発明の第１実施形態に係り、（Ａ）は図１のＡ−Ａ’線における断面図、（Ｂ）は（Ａ）の一部を拡大した断面図である。
【図３】本発明の第１実施形態に係るメモリセルアレイにおいて、図１の平面図に対応した等価回路図である。
【図４】本発明の第１実施形態に係るメモリセルアレイの製造において、（Ａ）は段差形成後の断面図、（Ｂ）は第２ゲート誘電体膜の形成後の断面図である。
【図５】本発明の第１実施形態に係るメモリセルアレイの製造において、（Ａ）は導電性サイドウォールの形成後の断面図、（Ｂ）はソース・ドレイン領域の形成後の断面図である。
【図６】本発明の第１実施形態に係るメモリセルアレイの製造において、（Ａ）は導電性サイドウォールの表面部をエッチング後の断面図、（Ｂ）はチャネル端不純物領域の形成後の断面図である。
【図７】本発明の第１実施形態に係るメモリセルアレイの製造において、第１ゲート誘電体膜の形成後の断面図である。
【図８】本発明の第２実施形態に係り、（Ａ）は図１のＡ−Ａ’線における断面図、（Ｂ）は（Ａ）の一部を拡大した断面図である。
【図９】本発明の第２実施形態に係るメモリセルアレイにおいて、図１の平面図に対応した等価回路図である。
【図１０】本発明の第１実施形態に係るメモリセルアレイの製造において、（Ａ）は第１ゲート誘電体膜の形成後の断面図、（Ｂ）はソース・ドレイン領域の形成後の断面図である。
【図１１】本発明の第２実施形態に係るメモリセルアレイの製造において、（Ａ）は導電性サイドウォールの表面部をエッチング後の断面図、（Ｂ）はチャネル端不純物領域の形成後の断面図である。
【図１２】本発明の第２実施形態に係るメモリセルアレイの製造において、第２ゲート誘電体膜の形成後の断面図である。
【図１３】本発明の実施形態に係るメモリトランジスタにおいて２ビットデータを書き込む時の電荷注入領域を示す図であり、（Ａ）は第１実施形態の場合、（Ｂ）は第２実施形態の場合である。
【符号の説明】
ＳＵＢ…半導体基板（第１導電型半導体）、ＳＰ…段差、Ｓ／Ｄ…ソース・ドレイン領域（第２導電型半導体領域）、ＩＲ…チャネル端不純物領域、ＧＤ１…第１ゲート誘電体膜、ＧＤ２…第２ゲート誘電体膜、ＢＴＭ…ボトム誘電体膜、ＣＨＳ…電荷蓄積膜、ＴＯＰ…トップ誘電体膜、ＢＬ１等…ビット線、ＣＬ１等…制御線、ＷＬ１等…ワード線、ＳＷ…導電性サイドウォール、ＭＴ…メモリトランジスタ、ＳＴ…セレクトトランジスタ、Ｒ１，Ｒ２…データ記憶時の電荷注入領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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