(57)【特許請求の範囲】
【請求項１】
半導体基板（１）における素子周辺部での基板（１）の表層部に形成され、素子のブレークダウン以前に完全空乏化するよう設計されたガードリング用不純物拡散領域（１０）と、
半導体基板（１）における素子部と前記ガードリング用不純物拡散領域（１０）の間での基板（１）の表層部において、前記ガードリング用不純物拡散領域（１０）と同じ導電型からなる素子部の端部と前記ガードリング用不純物拡散領域（１０）との間に介在して自らも含めてそれら素子部の端部およびガードリング用不純物拡散領域（１０）が連続するように同素子部の端部およびガードリング用不純物拡散領域（１０）を接続する領域であって、前記ガードリング用不純物拡散領域（１０）と同じ導電型からなるとともに該ガードリング用不純物拡散領域（１０）よりも不純物濃度が高く、素子のブレークダウン時には表面部が最上面までは完全空乏化しない連接用不純物拡散領域（１１）と、
を備えた半導体装置であって、
半導体基板（１）の表面におけるガードリング用不純物拡散領域（１０）と連接用不純物拡散領域（１１）の境界部にあたる位置に、前記ガードリング用不純物拡散領域（１０）が配される側が低くなるように段差（１２）を設け、かつ、ガードリング用不純物拡散領域（１０）の上面（１０ａ）を、連接用不純物拡散領域（１１）での空乏化の上限面（Ｌlimit ）よりも下にし、かつ、連接用不純物拡散領域（１１）は、前記段差（１２）にかかるように形成したことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
半導体基板（１）上のフィールドプレート（１３）を、素子部から少なくとも段差（１２）の上に延設したことを特徴とする半導体装置。
【請求項３】
半導体基板（１）における素子周辺部での基板（１）の表層部に形成され、素子のブレークダウン以前に完全空乏化するガードリング用不純物拡散領域（１０）と、
半導体基板（１）における素子部と前記ガードリング用不純物拡散領域（１０）の間での基板（１）の表層部において、前記ガードリング用不純物拡散領域（１０）と同じ導電型からなる素子部の端部と前記ガードリング用不純物拡散領域（１０）との間に介在して自らも含めてそれら素子部の端部およびガードリング用不純物拡散領域（１０）が連続するように同素子部の端部およびガードリング用不純物拡散領域（１０）を接続する領域で
あって、前記ガードリング用不純物拡散領域（１０）と同じ導電型からなるとともに該ガードリング用不純物拡散領域（１０）よりも不純物濃度が高く、素子のブレークダウン時には表面部が最上面までは完全空乏化しない連接用不純物拡散領域（１１）と、
を備えた半導体装置の製造方法であって、
半導体基板（１）の表層部に、前記素子部の端部と前記ガードリング用不純物拡散領域（１０）と前記連接用不純物拡散領域（１１）とを形成する工程と、
半導体基板（１）の表面におけるガードリング用不純物拡散領域（１０）と連接用不純物拡散領域（１１）の境界部にあたる位置に、前記ガードリング用不純物拡散領域（１０）が配される側が低くなるように段差（１２）を形成する工程と、
を含み、
前記段差（１２）を形成する工程では、当該段差（１２）形成後のガードリング用不純物拡散領域（１０）の上面（１０ａ）が連接用不純物拡散領域（１１）での空乏化の上限面（Ｌlimit ）よりも下になるように、かつ連接用不純物拡散領域（１１）が同段差（１２）にかかるように前記段差（１２）を形成したことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記段差（１２）を形成した後に、フィールドプレート（１３）を半導体基板（１）上の絶縁膜（１４）の上に形成する際に、当該フィールドプレート（１３）を素子部から少なくとも段差（１２）の上に延設したことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、前記段差（１２）は、エッチングまたは酸化において形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に係り、詳しくは、素子周辺部での耐圧構造に関するものである。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴ等のガードリングとして、図７に示すように、ブレークダウン以前に完全空乏化するリサーフ（ｒｅｓｕｒｆ）構造のガードリング１００がある。これは、耐圧設計余裕度のない薄いエピタキシャル層を使用したときでも、トランジスタ部より高い耐圧を確保できることが分かった。
【０００３】
しかし、外周部で発生したホールの引き抜きを目的として、表面付近が高濃度であり、かつ、ブレークダウン時には完全空乏化しないｐウエル２００をガードリング１００とトランジスタセル部（素子部）との間に形成した場合、ドレイン電位上昇時に、ガードリング１００とｐウエル２００の境界部（図７でのＡ１部）で耐圧が低下するという問題が発生することが分かった。
【０００４】
【発明が解決しようとする課題】
本発明はこのような事情に鑑みなされたものであり、その目的は、素子周辺での耐圧を素子耐圧よりも高くすることができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
素子への印加電圧上昇時（ＭＯＳＦＥＴの場合にはソース・ドレイン間の電圧が上昇した時）に、図７の従来構造においては、素子部の端部とガードリング用不純物拡散領域との間に介在して自らも含めてそれら素子部の端部およびガードリング用不純物拡散領域が連続するように同素子部の端部およびガードリング用不純物拡散領域を接続する連接用不純物拡散領域端で電界集中が発生し、耐圧低下を招いた。これは、連接用不純物拡散領域での空乏化されないキャリア残留領域端の半径ｒ１が小さいことと、密接に関係がある。これに対し、請求項１に記載の半導体装置によれば、段差を利用してガードリング用不純物拡散領域の上面を連接用不純物拡散領域での空乏化の上限面よりも下に配置し、かつキャリア残留領域端が段差部で終端する構造にすることで、キャリア残留領域端部での半径ｒ１を大きくして（曲率半径を大きくして）電界集中を回避し、耐圧低下を回避することができる。その結果、素子周辺部の耐圧を素子耐圧よりも高くすることができる。
【０００６】
請求項２に記載の半導体装置によれば、フィールドプレートを段差の上に延設することにより、ガードリング用不純物拡散領域と連接用不純物拡散領域との境界における電界集中がより緩和され、ガードリング用不純物拡散領域と連接用不純物拡散領域との境界部における耐圧低下をより回避できる。
【０００７】
請求項３に記載の半導体装置の製造方法では、半導体基板の表層部に、素子部の端部とガードリング用不純物拡散領域と連接用不純物拡散領域とを形成する工程と、半導体基板の表面におけるガードリング用不純物拡散領域と連接用不純物拡散領域の境界部にあたる位置に、ガードリング用不純物拡散領域が配される側が低くなるように段差を形成する工程と、を含み、上記段差を形成する工程では、当該段差形成後のガードリング用不純物拡散領域の上面が連接用不純物拡散領域での空乏化の上限面よりも下になるように、かつ連接用不純物拡散領域が同段差にかかるように段差を形成するようにした。これにより、請求項１に記載の半導体装置が得られる。
【０００８】
請求項４に記載の半導体装置の製造方法によれば、段差を形成した後に、フィールドプレートを半導体基板上の絶縁膜の上に形成する際に、当該フィールドプレートを素子部から少なくとも段差の上に延設することにより、請求項２に記載の半導体装置が得られる。
【０００９】
請求項５に記載の半導体装置の製造方法によれば、前記段差を、エッチングまたは酸化において形成することにより、半導体装置の工程に制限されず、請求項２に記載の半導体装置が得られる。
【００１０】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図１には、本実施形態における半導体装置、つまり、チップでの平面および断面を示す。また、図２には要部における縦断面を示す。本装置における素子は、２００ボルト系のパワーＭＯＳＦＥＴである。
【００１１】
図２において、半導体基板１として、ｎ+ シリコン基板２の上にｎ- エピタキシャル層３を形成したものを使用している。素子部について説明すると、ｎ- エピタキシャル層３の上面にはゲート酸化膜４を介してポリシリコンゲート電極５が配置されている。このゲート電極５の下方におけるｎ- エピタキシャル層３の表層部には、ゲート電極５の両側にｐウェル領域６が形成されるとともに、ｐウェル領域６での表層部にはｎ+ 領域７が形成されている。また、ｎ- エピタキシャル層３の上面にはソース電極８が形成され、ソース電極８はｎ+ 領域７及びｐウェル領域６と接している。さらに、ｎ+ シリコン基板２の下面にはドレイン電極９が全面に形成されている。
【００１２】
また、半導体基板１における素子周辺部において、ガードリング部Ｚ１と該ガードリング部Ｚ１および素子部の間に介在して自らも含めてそれらガードリング部Ｚ１および素子部が連続するように同ガードリング部Ｚ１および素子部を接続する連接部Ｚ２の境界部には段差１２が設けられ、素子部に対し周辺部は段差１２を境にしてウエハ基準面１ａより一段低く（例えば１．５μｍ）なっている。この段差１２の低い部位において、基板１の表層部にはｐ型ガードリング用不純物拡散領域（ｒｅｓｕｒｆガードリング）１０が形成され、素子のブレークダウン以前に完全空乏化する。詳しくは、不純物面密度が約１×１０12／ｃｍ2 となっている。また、ｐ型ガードリング用不純物拡散領域１０の深さは、例えば２．５μｍ程度である。
【００１３】
さらに、段差１２の高い部位において、上記連接部Ｚ２となる連接用不純物拡散領域（ｐウェル領域）１１が形成されている。詳しくは、半導体基板１における素子部のｐウェル領域６とｐ型ガードリング用不純物拡散領域１０の間での基板１の表層部には、ｐウェル領域６とｐ型ガードリング用不純物拡散領域１０との間に介在して自らも含めてそれらｐウェル領域６およびｐ型ガードリング用不純物拡散領域１０が連続するように同ｐウェル領域６およびｐ型ガードリング用不純物拡散領域１０を接続する連接用不純物拡散領域（ｐウェル領域）１１が形成され、素子部とガードリング用不純物拡散領域１０を連接している。この連接用不純物拡散領域１１はガードリング用不純物拡散領域１０より高濃度であり、かつ素子のブレークダウン時には表面部が完全空乏化しない。具体的には、不純物面密度が１×１０12／ｃｍ2 よりも濃くなっている。また、連接用不純物拡散領域１１での空乏化の上限面Ｌlimit に対しガードリング用不純物拡散領域１０の上面１０ａが下になっている。
【００１４】
さらに、例えばソースと同電位に制御された金属フィールドプレート１３が、連接用不純物拡散領域（ｐウェル領域）１１から段差１２を越えてｐ型ガードリング用不純物拡散領域（ｒｅｓｕｒｆガードリング）１０の所定の位置上方まで、絶縁膜１４を介して延設されている。また、チップの外周端部において半導体基板１の表面にはＥＱＲ（等電位リング）用ｎ+ 領域１５が延設されるとともに、ｎ+ 領域１５はＥＱＲ電極１６に接続されている。
【００１５】
なお、フィールドプレート１３は、多結晶シリコンなどの導電性材料でもよく、ゲート電位に制御されていてもよい。
図３には、裏面ドレイン電極９の電位が上昇したときの空乏層の広がりを示す。裏面ドレイン電極９の電位が上昇すると、連接用不純物拡散領域（ｐウェル領域）１１は、部分的に空乏化し、空乏化しない領域１１ａにはホールが残留する。この領域１１ａの下面（空乏化の上限面）Ｌlimit より下方にガードリング用不純物拡散領域（ｒｅｓｕｒｆガードリング）１０が在る。
【００１６】
よって、ＭＯＳＦＥＴのドレイン電位が上昇してソース・ドレイン間の電圧が上昇した時に、図７の従来構造においては連接用不純物拡散領域２００での空乏化されないキャリア残留領域端は円弧状になり、半径ｒ１が存在したが、図３の場合には、段差１２を利用してガードリング用不純物拡散領域の上面１０ａを連接用不純物拡散領域での空乏化の上限面Ｌlimit よりも下に配置し、空乏化されないキャリア残留領域端を段差１２を利用して終端することで、キャリア残留領域端での半径ｒ１を大きくして（図３では半径ｒ１が無限大）、電界集中を回避することができる。そのため、耐圧低下を回避することができる。
【００１７】
また、素子部で必要耐圧が確保できる限界までｎ- エピタキシャル層を薄くした設計では、素子部とガードリング部Ｚ１と両者の連接部Ｚ２についての各耐圧として、図７の従来構造では、
ガードリング部１００の耐圧＞連接部２００の耐圧＝素子部の耐圧
であった。これに対し、本例では、
ガードリング部Ｚ１の耐圧＞連接部Ｚ２の耐圧＞素子部の耐圧
とすることができる。このように、素子周辺での耐圧を素子耐圧よりも高くすることが可能となり、耐量を維持したままエピ層３を薄くしてＭＯＳのオン抵抗（ＩＧＢＴに適用した場合はオン電圧）を下げることができる。このようにして、低オン抵抗と、高サージ耐量を両立することができる。
【００１８】
なお、空乏層の広がる範囲として、図３ではｎ- エピタキシャル層３とｎ+ シリコン基板２の界面よりも上であったが、界面より下、即ち、ｎ+ シリコン基板２に達していてもよい。
【００１９】
次に、パワーＭＯＳＦＥＴの製造方法を、図４，５，６および図２を用いて説明する。
まず、図４に示すように、ｎ+ シリコン基板２の上にｎ- エピタキシャル層３を形成した半導体基板１を用意し、ｎ- エピタキシャル層３の表面にｐウェル領域６，１０，１１を形成する。そして、図５に示すように、基板１の上面に段差１２を形成する。この段差１２の形成には、エッチングや酸化を用いる。なお、ｐウェル領域１０，１１は別々に作ることとし、酸化またはエッチングで完全空乏化できる不純物面密度に制御してもよい。
【００２０】
このように、ｐウェル領域６，１０，１１の形成後、半導体基板１の表面におけるガードリング用不純物拡散領域１０と連接用不純物拡散領域１１の境界部にあたる位置に段差１２を形成する。すなわち、図５に示すように、段差１２の高い側に連接用不純物拡散領域１１を素子のブレークダウン時には空乏化の上限面Ｌlimit より下に空乏層が形成されるように形成するとともに、段差の低い側にガードリング用不純物拡散領域１０をその上面１０ａが連接用不純物拡散領域１１での空乏化の上限面Ｌlimit よりも下になるように形成する。
【００２１】
さらに、図６に示すように、ゲート酸化膜４を介してポリシリコンゲート電極５を形成するとともに、ゲート電極５の下方におけるｎ- エピタキシャル層３の表層部に、素子部のｐウェル領域６ａおよびｎ+ 領域７と素子周辺部のｎ+ 領域１５を形成する。さらに、基板１の上にシリコン酸化膜１４を形成するとともに所定領域にコンタクトホールを形成する。
【００２２】
そして、図２に示すように、ｎ- エピタキシャル層３の上面において素子部にソース電極８を形成するとともに素子周辺部に電極１６を形成し、さらに、ｎ+ シリコン基板２の下面にドレイン電極９を全面に形成する。このとき、連接用不純物拡散領域１１につながる電極１３を半導体基板１上の絶縁膜１４の上に形成する際に、当該電極１３をフィールドプレートとして段差１２の上に延設する。つまり、段差１２を形成した後に、フィールドプレート１３を半導体基板１上の絶縁膜１４の上に形成する際に、フィールドプレート１３を素子部から少なくとも段差１２の上に延設する。
【００２３】
なお、フィールドプレート１３は、外周部まで延設されたポリシリコンゲート電極５でもよい。
以上のごとく、本実施形態は下記の特徴を有する。
（イ）図２に示したように、半導体基板１の表面におけるガードリング用不純物拡散領域１０と連接用不純物拡散領域１１の境界部にあたる位置に段差１２を設け、当該段差１２の低い部位にガードリング用不純物拡散領域１０を配するとともに段差１２の高い部位に連接用不純物拡散領域１１を配し、かつ、ガードリング用不純物拡散領域１０の上面１０ａを、連接用不純物拡散領域１１での空乏化の上限面Ｌlimit よりも下にし、かつ、かつ、少なくとも当該連接用不純物拡散領域１１は、段差１２にかかるように形成した。よって、図７の従来構造でのｒ１値、ｒ２値を大きくして耐圧低下を回避することができる。その結果、素子周辺での耐圧を素子耐圧よりも高くすることができる。
（ロ）半導体基板１上のフィールドプレート１３を、素子部から少なくとも段差１２の上に延設したので、電界集中がより緩和され、耐圧低下をより回避できる。
【００２４】
なお、図２の構造に対しｐ型とｎ型を入れ換えてもよい。また、ゲートの構造は、プレーナ型の他にもトレンチゲート型やコンケーブ型でもよい。
また、ＭＯＳＦＥＴの他にも、前にも述べたようにＩＧＢＴであってもよい。
【図面の簡単な説明】
【図１】  実施形態における半導体装置を示す図。
【図２】  要部における縦断面図。
【図３】  電圧が印加されたときの縦断面図。
【図４】  製造工程を説明するための縦断面図。
【図５】  製造工程を説明するための縦断面図。
【図６】  製造工程を説明するための縦断面図。
【図７】  従来技術を説明するための図。
【符号の説明】
１…半導体基板、１０…ｐ型ガードリング用不純物拡散領域、１０ａ…上面、１１…連接用不純物拡散領域、１２…段差、１３…フィールドプレート、１４…絶縁膜、Ｌlimit …空乏化の上限面。
【図１】
0004736180.tif 000002
【図２】
0004736180.tif 000003
【図３】
0004736180.tif 000004
【図４】
0004736180.tif 000005
【図５】
0004736180.tif 000006
【図６】
0004736180.tif 000007
【図７】
0004736180.tif 000008