(57)【特許請求の範囲】
【請求項１】
受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、
前記受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、前記受信データと前記受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、
前記送信部は、送信用基準クロックを入力して送信クロックを出力するＰＬＬ（Phase-Locked Loop）と、該ＰＬＬからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、
前記位相調整部は、前記クロック再生回路からの受信クロックと前記ＰＬＬからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、前記位相制御トリガ発生回路からの位相制御トリガにより前記位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、
受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴とするデータ送受信回路。
【請求項２】
請求項１記載のデータ送受信回路において、
前記位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴とするデータ送受信回路。
【請求項３】
請求項１記載のデータ送受信回路において、
前記位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。
【請求項４】
請求項１記載のデータ送受信回路において、
前記位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、前記位相制御トリガを発生し前記遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴とするデータ送受信回路。
【請求項５】
請求項１記載のデータ送受信回路において、
さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように前記位相調整を行って動作させ、該動作中に前記消費電流値が予め決められた所定の閾値を越えた場合に前記位相制御トリガを発生し前記遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴とするデータ送受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信と受信間のデータの同期を必要とせず、クロック再生回路で受信クロックを再生する高速シリアルデータ通信(代表例S-ATA（シリアルATA）,USBなど)の技術に係り、特にPC、携帯電話、デジタル家電などのデータ通信に有効な機能を有するデータ送受信回路に関する。
【背景技術】
【０００２】
２つの装置間でデータを送受信する際の位相調整に関する従来技術として、例えば、特開平８−１５４０８８号公報「位相調整回路」（特許文献１）、特開２００５−２０１７２号公報「通信装置」（特許文献２）に開示されたものがある。
【０００３】
上記特許文献１に開示されたものは、マスタ装置およびスレーブ装置から構成された通信装置におけるデータ伝送を、データ信号の装置内伝送遅延時間を大きくすることなく、クロック位相およびフレーム位相を同期させて行うことのできる位相調整回路に関するもので、具体的には、マスタ装置内の送受信部で生成されたフレーム信号と受信フレーム生成部で生成されてスレーブ装置から折り返し返送されてきたフレーム信号の位相差を検出し、その検出結果により該位相差をなくすように受信フレーム生成部の出力の位相を調整するようにしたものである。
【０００４】
また、上記特許文献２に開示されたものは、送信側の基準クロックと送信側の基準クロックとの間に周波数のずれが存在しても確実に通信できるようにした通信装置に関するもので、具体的には、相手側装置の送信クロックに同期して送られてくるビット列からなる伝送データを受信するデータ受信手段と、伝送データに同期した受信クロックを生成しデータ受信手段に供給する受信クロック生成手段とを備えた通信装置において、受信クロック生成手段は、伝送データの信号レベル変化点に対応して、伝送データと受信クロックとの位相ずれを検出する位相ずれ検出手段と、位相ずれが検出された場合に受信クロックの位相を補正する位相補正手段と、位相ずれが連続して検出されたことにより、相手側装置の送信クロックと受信クロックとの間に周波数ずれが存在することを検出する周波数ずれ検出手段と、周波数ずれが検出された場合に受信クロックの周波数を補正する周波数補正手段とを備えて構成されていることを特徴とするものである。
【０００５】
【特許文献１】特開平８−１５４０８８号公報「位相調整回路」
【特許文献２】特開２００５−２０１７２号公報「通信装置」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１，２に開示されたものは、要するに送受信間のクロック位相を合わせることでデータ送受信を安定させるものであるが、このようにした場合、データの送受信クロックの位相が一致してＬＳＩ内部の最大消費電流値のピークが大きくなり、その結果ＬＳＩ内部の電源電圧値を低下させないために電源の最大電流容量を大きくしたり、ＬＳＩ電源端子数を増やたりしてＬＳＩへの最大電流容量を大きくする必要があり、その結果、ノイズの発生、不要電波輻射の発生などの問題点がある。
【０００７】
そこで本発明の目的は、上記問題点を解消し、高速データ通信回路において、最大消費電流(消費電流のピーク)の低減を図り、ノイズ、不要電波輻射を抑ることが可能なデータ送受信回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するために、次の如き構成を採用した。以下、請求項毎の構成を述べる。
【０００９】
ａ）請求項１記載の発明は、受信部と送信部と位相調整部を具備し高速シリアル通信の物理層のデータ送受信を行うためのデータ送受信回路であって、受信部は、受信信号を入力して受信データと受信クロックを出力するクロック再生回路と、受信データと受信クロックを入力して内部インタフェースに受信データを出力する受信信号処理部から構成され、送信部は、送信用基準クロックを入力して送信クロックを出力するＰＬＬ（Phase-Locked Loop）と、該ＰＬＬからの送信クロックを後述する遅延制御回路からの遅延設定値に基づき遅延し位相調整後の送信クロックを出力する遅延回路と、該遅延回路からの位相調整後の送信クロックと内部インタフェースからの送信データを入力して送信信号を出力する送信信号処理回路とから構成され、位相調整部は、クロック再生回路からの受信クロックとＰＬＬからの送信クロックを入力してそれらの位相を比較し位相差を出力する位相比較器と、位相制御トリガを発生する位相制御トリガ発生回路と、位相制御トリガ発生回路からの位相制御トリガにより位相比較器からの位相差から遅延設定値を出力する遅延制御回路とから構成され、受信クロックと位相調整後の送信クロックの位相をずらすことにより消費電流値のピークを抑えることを特徴としている。
【００１０】
ｂ）請求項２記載の発明は、請求項１記載のデータ送受信回路において、位相制御トリガ発生回路は、通信確立時にのみ前記位相制御トリガを発生し遅延回路で位相調整を行うことによって、通信期間ごとに変化する位相にも対応して位相をずらすことを特徴としている。
【００１１】
ｃ）請求項３記載の発明は、請求項１記載のデータ送受信回路において、位相制御トリガ発生回路内にタイマを備え、該タイマにより一定期間ごとに位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。
【００１２】
ｄ）請求項４記載の発明は、請求項１記載のデータ送受信回路において、位相調整部に送信クロックでカウントした一定期間ごとに受信クロックのカウントを行うカウンタを備え、そのカウント値の基準値との差異を累積し、該差異の累積値が予め定められた閾値を超えた場合に、位相制御トリガを発生し遅延回路で位相調整を行うことによって、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応して受信クロックと位相調整後の送信クロックの位相をずらすことを特徴としている。
【００１３】
ｅ）請求項５記載の発明は、請求項１記載のデータ送受信回路において、さらに当該データ送受信回路の消費電流を検出する消費電流検出回路を備え、該消費電流検出回路で検出される消費電流値が小さくなるように位相調整を行って動作させ、該動作中に消費電流値が予め決められた所定の閾値を越えた場合に位相制御トリガを発生し遅延回路で遅延調整を行うことによって、消費電流が所定の閾値を越える毎に前記位相調整をやり直すことを特徴としている。
【発明の効果】
【００１４】
本発明は、上記構成を採用することにより、最大消費電流(消費電流のピーク)の低減を図ることが可能なデータ送受信回路を実現できる。以下、各請求項毎の効果を述べる。
【００１５】
ａ）請求項１のデータ送受信回路においては、送信信号処理回路を動作させるための送信クロックと受信信号処理回路を動作させるための受信クロックの位相差の調整を行う（ずらすこと）により消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
【００１６】
ｂ）請求項２のデータ送受信回路においては、通信確立毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
【００１７】
ｃ）請求項３のデータ送受信回路においては、一定期間毎に位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
【００１８】
ｄ）請求項４のデータ送受信回路においては、一定期間毎に受信クロックと送信クロックをカウントして位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
【００１９】
ｅ）請求項５のデータ送受信回路においては、消費電流値が最小または極小になるように位相をずらす設定を行うことにより、通信期間ごとに変わる位相関係に応じて消費電流のピーク値を下げることができる。それによりノイズ、不要電波輻射も抑えることができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明に係るデータ送受信回路の実施例を、図面を用いて詳細に説明する。
【００２１】
＜実施例１＞
図１−Ａは、本発明の基本構成である実施例１を説明するための構成図である。
【００２２】
同図において、受信部１０では受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１４と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えばＣＰＵバスなど）に出力する。
【００２３】
図１−Ｂ（ａ）は、クロック再生回路１１の一つの具体的な構成例を示したものであるが、必ずしも図示の回路に限るものではなく周知の他の回路構成を採用してもよいことはいうまでもない。
【００２４】
同図において、１１１は位相比較器（ＰＤ）、１１２および１１６はチャージポンプ（ＣＰ）、１１３はローパスフィルタ（ＬＰＦ）、１１４は電圧制御発振器（ＶＣＯ）、１１５は位相周波数比較器（ＰＦＤ）（機能的には周波数比較器）、１１７は差動増幅器、１１８は基準クロック（Ｆｒ）、１１９はＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）であり、１３および１４は図１−Ａにおける受信データ（Ｄａｔａ）１３および受信クロックrxclock１４に相当している。
【００２５】
ＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）１１９は外部からの制御信号（図１−Ａでは省略）であり、通常は位相周波数比較器（ＰＦＤ）１１５を選択することによって、図１−Ｂ（ａ）の回路の基準クロックＦｒ１１８に係るＰＬＬ機能を有する回路部分を動作させて所定のクロックを生成しているが、受信信号Ａ１が来た場合には、位相比較器（ＰＤ）１１１を選択することにより、受信信号Ａ１に基づく受信クロックrxclock１４を生成させる構成である。
【００２６】
図１−Ｂ（ｂ）は、受信信号Ａ１と再生クロック（受信クロックrxclock１４）のタイムチャートの１例を示す図であり、受信データを確実に取れるように、データの隣り合う変化点の中心に立上りが来るようなクロックを作成することを示している。
【００２７】
図１−Ａの送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。
【００２８】
SATA（シリアルATA）などに代表される高速シリアル通信では、受信クロックrxclock１４と送信クロックtxclock２５は非同期である方式なのでそれぞれに位相はあっていないが、位相が同じ又は近くにあるときには消費電流のピークが大きくなり得る可能性がある。
【００２９】
図２（イ）は、送信クロックtxclock（ａ）と受信クロックrxclock（ｂ）（遅延無しの場合）の位相が同じ場合の消費電流（ｃ）を示す図であり、消費電流のピークが大きくなる様子を示している。
【００３０】
そこで本実施例では、消費電流のピークを小さくするために、位相比較器３１で受信クロックrxclock１４と送信クロックtxclock２５の位相差３４を検出し遅延制御回路３３へ出力し、遅延制御回路３３でその位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclock２６が常に９０度の位相がずれるように遅延設定値３６を決定して遅延回路２３へ出力するようにする。
【００３１】
遅延回路２３では、送信クロックtxclockの位相を遅延設定値３６に基づいて遅延し、位相調整後の送信クロックTxclock２６を生成して送信信号処理回路２４に出力する。このように受信クロックrxclockと位相調整後の送信クロックTxclock の位相をずらすことにより消費電流のピークを抑えることができる。
【００３２】
図２（ロ）は、位相調整後の送信クロックTxclock（ｄ）と受信クロックrxclock（ｅ）の位相が９０度ずれている場合の消費電流（ｆ）を示す図であり、消費電流のピークが低く抑えられる様子を示している。
【００３３】
本実施例では、位相調整後の送信クロックTxclock（ｄ）と受信クロックrxclock（ｅ）の位相差を９０度に設定した場合を示した場合を示したが、本発明においてはこの位相差を別の設定値にしてもかまわない。
【００３４】
次に、位相を所定の設定値だけずらすための構成（図１の位相調整部３０）をより詳細に説明する。
【００３５】
位相調整部３０における位相制御トリガ発生回路３２は、遅延制御回路３３に位相制御トリガ３５を出力する。位相比較器３１では受信クロックrxclock１４と送信クロックtxclock２５の位相差３４を検出し遅延制御回路３３へ出力する。
【００３６】
遅延制御回路３３は、位相制御トリガ発生回路３２からの位相制御トリガ３５が入力されたタイミングで、位相差３４を元に受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が所定の値（ここでは９０度）の位相がずれるように遅延設定値３６を決定して送信部２０の遅延回路２３へ出力する。遅延回路２３では、遅延設定値３６に基づいて送信クロック２５を遅延し、位相調整後の送信クロックTxclock２６を生成する。この構成により、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相を所定の遅延設定値３６に対応する値だけずらすことができる。その結果、受信信号回路１２と送信信号処理回路２４の動作クロックがずらすことができ、消費電流のピーク値を低減することが可能となる。また、それによりノイズや不要電波輻射も抑えることができる。
【００３７】
＜実施例２＞
図３は本実施例の構成図であり、図７は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図３において、前記実施例１と同じ構成には同じ参照符号を付してある。
【００３８】
図３に示すように、受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力するとともに、通信確立信号３７を位相調整部３０の位相制御トリガ発生回路３２に出力する。
【００３９】
図３の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。
【００４０】
位相調整部３０における位相制御トリガ発生回路３２は、受信信号処理回路１２により出力された通信確立信号３７から通信確立を検出した場合（図７のステップＳ１０１）、位相制御トリガ３５を発生して遅延制御回路３３に出力する（同ステップＳ１０２）。
【００４１】
位相比較器３１では、受信クロックrxclockと送信クロックtxclockの位相差３４を検出して遅延制御回路３３へ出力し（同ステップＳ１０３）、遅延制御回路３３では位相制御トリガ３５が入力されたタイミングでその位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclockの位相が所定の値（本例では９０度）ずれるように遅延設定値３６を設定して（同ステップＳ１０４）送信部２０の遅延回路２３へ出力する。その後、通信が終了したら該通信を切断する（同ステップＳ１０５）。
【００４２】
この構成によって、受信クロックrxclock１４と位相調整後の送信クロックTxclockの位相が９０度ずれるように送信クロックtxclock２５に遅延が挿入されるので（位相差＋遅延＝９０度）、消費電流のピークを抑えることが可能となる。通信切断後、再度通信確立した時も同様に位相調整を行うことで、常に通信確立時の位相にあわせた調整が可能である。
【００４３】
図６（イ）は、本実施例のタイムチャートを示す図であり、通信確立時に常に位相が調整されるため、受信クロックrxclock１４と位相調整後の送信クロックTxclockの位相のずれをほぼ一定（この場合は９０度）に保つことができる。
【００４４】
本実施例では受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相差を９０度に設定するとしたが、本発明ではこの位相差を別の設定値にしてもかまわない。
【００４５】
＜実施例３＞
図４は本実施例の構成図であり、図９は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図４において、前述の実施例と同じ構成には同じ参照符号を付してある。
【００４６】
図４に示すように、受信部１０では、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１１と受信データ（Data）１３を生成し、その受信データ（Data）１３を受信信号処理部（受信信号処理回路）１２で処理した後、受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力する。
【００４７】
図４の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。
【００４８】
図４の位相制御トリガ発生回路３２では、通信が確立したら（図９のステップＳ２０１）、その内部にあるタイマー３２１をスタートさせ（同ステップＳ２０２）、該タイマー３２１を用いて一定期間毎に遅延制御回路３３に位相制御トリガ３５を出力する（同ステップＳ２０３）。位相比較器３１では受信クロックrxclockと送信クロックtxclockの位相差３４を検出し（同ステップＳ２０４）、遅延制御回路３３へ出力する。
【００４９】
図４の遅延制御回路３３は、位相制御トリガ３５が入力されたタイミング（一定期間毎の周期）で、その位相差３４を元に受信クロックrxclockと位相調整後の送信クロックTxclockが常に９０度の位相がずれるように遅延設定値３６を決定して、送信部２の遅延回路２３へ出力する（同ステップＳ２０５）。再度タイマー３２１で一定期間をカウントし（同ステップＳ２０６）、ステップＳ２０３に戻る。図９において、ステップＳ２０１、Ｓ２０３〜Ｓ２０５は、図７のステップＳ１０１、Ｓ１０２〜Ｓ１０４と同じ処理であるので説明を省略する。
【００５０】
本実施例によれば、受信クロックrxclockと位相調整後の送信クロックTxclockが９０度の位相がずれるように送信クロックtxclockに遅延を挿入することにより消費電流のピークを抑えることができるだけでなく、送信クロックと受信クロックの周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能となる。
【００５１】
図６（ロ）は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に常に位相が調整されるため、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相のずれをほぼ一定（この場合は９０度）に保つことができる。
【００５２】
本実施例では位相差を９０度に設定するとしたが、本発明では位相差を別の設定値にしてもかまわない。
【００５３】
＜実施例４＞
図５は本実施例の構成図であり、図１０は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図５において、前述の実施例と同じ構成には同じ参照符号を付してある。
【００５４】
図５に示すように、受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバス）に出力する。
【００５５】
図５の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。
【００５６】
図５の位相制御トリガ発生回路３２は、内部に受信クロックをカウントする受信クロックカウンタ３２２と送信クロックをカウントする送信クロックカウンタ３２３を有しており、通信が確立したら受信クロックカウンタ３２２と送信クロックカウンタ３２３のカウントを開始する（ステップＳ３０２）。
【００５７】
次に、送信クロックカウンタ３２３のカウント値によるタイマーで計測される一定期間毎の受信クロックカウンタ３２２のカウント値と所定の基準値との差異（誤差、ずれ）を求め（ステップＳ３０６）、それを累積する（ステップＳ３０７）。
【００５８】
その累積した誤差（累積誤差）が予め設定されている閾値３２５を超えた場合に（ステップＳ３０８：Ｙ）、再びステップＳ３０３に戻って遅延制御回路３３に位相制御トリガ３５を出力する（ステップＳ３０３）。図１０において、ステップＳ３０１、Ｓ３０３〜Ｓ３０５は、図７のステップＳ１０１、Ｓ１０２〜Ｓ１０４、図９のステップＳ２０１、Ｓ２０３〜Ｓ２０５と同じ処理であるので説明を省略する。
【００５９】
図５の位相比較器３１では、位相差３４を検出し遅延制御回路３３へ出力し、位相制御トリガ３５が入力されたタイミングで、遅延制御回路３３ではその位相差３４を元に受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が常に９０度の位相がずれるような遅延設定値３６を決定して遅延回路２３へ出力する。
【００６０】
受信クロックrxclock１４と位相調整後の送信クロックTxclock２６が９０度の位相がずれるように送信クロックtxclockに遅延を挿入し、消費電流のピークを抑える。
【００６１】
本実施例では、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の周波数の微小な違いによる位相のずれが累積することでおこるずれにも対応することが可能であり、累積誤差が閾値より大きくなった時（本当に必要になった時）のみ位相調整をするので実施例３に対して位相調整部３０の消費電流も抑えることができる。
【００６２】
図６（ハ）は、本実施例のタイムチャートを示す図であり、通信確立後、一定期間毎に周波数（一定期間におけるクロックのカウント数）の誤差を測定し、その累積誤差が閾値（図の例では１５）を越えたら位相調整を行うようにして、実施例３より位相調整部３０の消費電流を抑えながら、受信クロックrxclock１４と位相調整後の送信クロックTxclock２６の位相のずれをほぼ一定（この場合は９０度）に保つようにしたものである。
【００６３】
本実施例でも位相差を９０度に設定する場合の例を説明したが、本発明では位相差を別の設定値にしてもかまわない。
【００６４】
＜実施例５＞
図８は本実施例の構成図であり、図１１は本実施例の位相調整部が行う位相調整のフローチャートを示す図である。図８において、前述の実施例と同じ構成には同じ参照符号を付してある。
【００６５】
図８の受信部１０において、受信信号Ａ１から受信クロック再生回路１１で受信クロックrxclock１３と受信データ（Data）１３を生成し、その受信データ１３を受信信号処理部（受信信号処理回路）１２で処理し受信データＢ１として内部インタフェース（例えば、ＣＰＵバスなど）に出力する。
【００６６】
図８の送信部２０では、送信用基準クロック２１を元にＰＬＬ（Phase-Locked Loop）２２で生成された送信クロックtxclock２５を、遅延制御回路３３からの遅延設定値３６に対応する遅延を行う遅延回路２３を用いて位相調整後の送信クロックTxclock２６を生成し、該位相調整後の送信クロックTxclock２６と内部インタフェース（例えばＣＰＵバスなど）から入力された送信データＢ２を元に送信信号処理部（送信信号処理回路）２４において送信信号Ａ２を生成し、出力する。
【００６７】
図８の位相調整部３０は、通信が確立したら（図１１のステップＳ４０１）、位相制御トリガを発生させ（同ステップＳ４０２）、例えば、一定の間隔で遅延設定値を順次変えていき、各遅延設定値毎の消費電流を消費電流検出回路３８で検出することによって、あるいは、二分探索法などの周知の方法を用いることによって消費電流ができるだけ小さく（最小または極小）なる位相の遅延設定値３６を決定し、その決定された遅延設定値３６によってデータ送受信回路を動作させる（ステップＳ４０３）。
【００６８】
データ送受信回路の動作中に消費電流検出回路３８で消費電流の検出を行い（ステップＳ４０４）、検出した消費電流が予め決められた値（閾値）以下の場合は（ステップＳ４０５：Ｎ）、ステップＳ４０４に戻りデータ送受信動作を継続する。
【００６９】
検出した消費電流が予め決められた値（閾値）より大きい場合は（ステップＳ４０５：Ｙ）、ステップＳ４０２、Ｓ４０３に戻り再度消費電流ができるだけ小さく（最小または極小）なる位相を求めるべく遅延設定値３６を再度調整し直す（ステップＳ４０３）。
【図面の簡単な説明】
【００７０】
【図１−Ａ】本発明の基本構成である実施例１を説明するための構成図である。
【図１−Ｂ】本発明に係るクロック再生回路の構成例を示す図である。
【図２】本発明の効果を説明するためのタイムチャートである。
【図３】本発明の実施例２の構成図である。
【図４】本発明の実施例３の構成図である。
【図５】本発明の実施例４の構成図である。
【図６】本発明の各実施例におけるタイムチャートを示す図である。
【図７】本発明の実施例２に係る位相調整のフローチャートを示す図である。
【図８】本発明の実施例５の構成図である。
【図９】本発明の実施例３に係る位相調整のフローチャートを示す図である。
【図１０】本発明の実施例４に係る位相調整のフローチャートを示す図である。
【図１１】本発明の実施例５に係る位相調整のフローチャートを示す図である。
【符号の説明】
【００７１】
１０：受信部
１１：クロック再生回路
１１１：位相比較器（ＰＤ）
１１２，１１６：チャージポンプ（ＣＰ）
１１３：ローパスフィルタ（ＬＰＦ）
１１４：電圧制御発振器（ＶＣＯ）
１１５：位相周波数比較器（ＰＦＤ）
１１７：差動増幅器
１１８：基準クロック（Ｆｒ）
１１９：ＰＤ／ＰＦＤ切り替え信号（ＰＤＥＮ）
１２：受信信号処理回路
１３：受信データ（Data）
１４：受信クロック（rxclock）
２０：送信部
２１：送信用基準クロック
２２：ＰＬＬ（Phase-Locked Loop）
２３：遅延回路
２４：送信信号処理回路
２５：送信クロック（txclock）
２６：位相調整後の送信クロック（Txclock）
３０：位相調整部
３１：位相比較器
３２：位相制御トリガ発生回路
３２１：タイマ
３２２：受信クロックカウンタ
３２３：送信クロックカウンタ
３２４：累積誤差
３２５：閾値
３２６：比較器
３３：遅延制御回路
３４：位相差
３５：位相制御トリガ
３６：遅延設定値
３７：通信確立信号
３８：消費電流検出回路
Ａ１：受信信号
Ａ２：送信信号
Ｂ１：受信データ
Ｂ２：送信データ
【図１−Ａ】
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【図１−Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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