(57)【特許請求の範囲】
【請求項１】
各々が独立の基板に形成され、共通のバスを介して互いに通信を行う複数の半導体回路装置を具備し、
前記半導体回路装置は、
互いに機能を代替可能な同一の種類の複数のモジュールと、
前記複数のモジュールのうち使用可能な一部のモジュールを選択するモジュール選択部と、
前記モジュール選択部において選択されたモジュールが他の半導体回路装置と信号をやり取りするためのインターフェース部を含む回路ブロックと
を有し、
１の半導体回路装置に含まれる論理モジュールは、他の少なくとも１つの半導体回路装置に含まれる論理モジュールと機能を代替できない異なる種類に属し、
前記回路ブロックは、各々が１つのモジュールに少なくとも１つの信号を出力する、又は、各々が当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有し、
前記モジュール選択部は、入力される制御信号に応じて前記複数のモジュールから使用可能な一部のモジュールを選択し、当該選択した一部のモジュールと前記複数の入出力部とを接続し、かつ、前記複数の入出力部の各々に、少なくとも２つの使用可能なモジュールから上記制御信号に応じて選択した使用可能なモジュールを前記共通のバスを介して接続して所定の回路を実現する
回路装置。
【請求項２】
前記複数のモジュールは、第１モジュールから第ＮモジュールまでのＮ個（Ｎは３以上の整数を示す）のモジュールを含み、
前記複数の入出力部は、第１入出力部から第（Ｎ−１）入出力部までの（Ｎ−１）個の入出力部を含み、
前記モジュール選択部は、前記制御信号に応じて第ｉモジュール（ｉは１から（Ｎ−１）までの整数を示す）又は第（ｉ＋１）モジュールの一方を選択し、当該選択した使用可能なモジュールを第ｉ入出力部に接続する、
請求項１に記載の回路装置。
【請求項３】
前記複数の半導体回路装置は、冗長なメモリセルを含んだ複数のメモリセルを有し、欠陥のあるメモリセルを当該冗長なメモリセルに置換することが可能な半導体記憶装置を含む、
請求項１に記載の回路装置。
【請求項４】
前記半導体回路装置の内部におけるモジュール間の信号の伝送速度と同等若しくはこれより高速に前記半導体回路装置間の信号を伝送可能な信号伝送部を有する、
請求項１に記載の回路装置。
【請求項５】
前記信号伝送部は、少なくとも一部の信号を光によって伝送する、
請求項４に記載の回路装置。
【請求項６】
前記インターフェース部は、前記信号伝送部へ出力する少なくとも一部の信号を電気信号から光信号へ変換し、前記信号伝送部から入力する少なくとも一部の信号を光信号から電気信号へ変換する、
請求項５に記載の回路装置。
【請求項７】
前記信号伝送部は、前記基板を貫通する電極を含む、
請求項４に記載の回路装置。
【請求項８】
前記信号伝送部は、ワイヤボンディングによる配線を含む、
請求項４に記載の回路装置。
【請求項９】
前記複数の半導体回路装置に含まれる複数のインターフェース部は、共通の通信方式により通信を行う、
請求項１に記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ独立の基板に形成される複数の半導体回路装置を有した回路装置に係り、特に、歩留りの向上を図った回路装置に関するものである。
【背景技術】
【０００２】
近年、半導体の進化よりも通信や記憶デバイスの進化が著しくなってきている。ジョージ・ギルダー（George Gilder）が提唱した「ギルダーの法則」によれば、通信における帯域幅がコンピュータの能力の少なくとも３倍の速さで増大するとされている。外部記憶容量については、「ムーアの法則」を超えた速度で増大している。
【０００３】
他方、半導体製造技術は年々複雑化している。例えば光リソグラフィーの限界を補正する位相シフトマスク法や、半導体基板を液体に漬けて処理を行う液浸光露光装置などが導入されており、マスクのコストと作成時間が指数関数的に増大している。
【０００４】
また、１つの半導体チップに形成される回路規模が拡大している一方で、配線間のクロストークの増大などにより回路設計がますます困難になっているため、設計工数は増加の一途を辿っている。もはや、一つの半導体チップを最初から全て設計することは不可能になりつつあり、設計資産の再利用が必須になってきている。
【０００５】
半導体製造技術の複雑化と設計工数の増加に対処するため、ストラクチャードＡＳＩＣ（Structured ASCI）と称される新しい構造の半導体集積回路が提案されている。ストラクチャードＡＳＩＣは、回路の最小構成単位として、ＮＡＮＤ回路のような基本ゲートよりも粒度の粗い構造を持った回路セルを用いる。また、ＦＰＧＡ（field programmable gate array）などと異なり、配線の一部を用途に合わせてカスタマイズするマスク・ルーティングにより所望の機能を持った回路を構成する。マスク・ルーティングを採用することにより、スタンダードセル方式には面積の点で劣るものの、ＦＰＧＡにおける再構成可能な配線構造よりは非常に無駄が少なくなり、かつスタンダードセル方式より短期間に開発できるというメリットが得られる。
【０００６】
ストラクチャードＡＳＩＣの基本論理構成単位に関する代表的な論文として、例えば“Regular logic fabrics for a via patterned gate array (VPGA), CMU K.Y.Tong, IBM R.Puri, IEEE 2003 Custom integrated circuits conference”がある。ここでは、３入力ルックアップテーブル、スキャンフリップフロップ、２つの３入力ＮＡＮＤ回路、７つのバッファを用いて基本構成単位を構成している。この基本構成単位の中身をばらばらに使って配置配線を行った場合とスタンダードセル方式により配置配線を行った場合を比較すると、面積では前者が後者に比べて４０〜６８％大きくなるが、遅延はほぼ同等になっている。特許文献１においては、ルックアップテーブルの入力にＮＡＮＤ回路を接続した論理セルが提案されている。
【０００７】
また、設計資産の再利用を図るため、ＩＰ（Intellectual Property）として機能ブロックの設計データをライブラリ化することが一般的になっている。ＩＰコア同士をチップ内で接続する手段には、例えば米国ＡＲＭ社が提唱するＡＸＩバスや、オンチップのバスプロトコルであるＯＣＰ（Open Core Protocol）などがある。これらのバスでは異なるデータフローを流すことが可能であり、複数のマスタを同一のバスにぶら下げることができる。これにより、複数の機能を担うＩＰコアのグループを同一のバスに接続して効率よく利用できる仕組みが提供されている。
【特許文献１】米国特許第６２３６２２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、近年の半導体集積回路では、加工寸法の微細化と回路サイズの大規模化が進み、欠陥による歩留りの低下が深刻化している。上述のようなストラクチャードＡＳＩＣの導入やＩＰコアの効率的な利用によって製造工程の効率化や設計期間の短縮を図ることは可能であるが、微細化に伴う歩留りの低下を抑える解決手段とはなっていない。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、欠陥による歩留りの低下の改善を図った回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る回路装置は、各々が独立の基板に形成され、共通のバスを介して互いに通信を行う複数の半導体回路装置を具備し、前記半導体回路装置は、互いに機能を代替可能な同一の種類の複数のモジュールと、前記複数のモジュールのうち使用可能な一部のモジュールを選択するモジュール選択部と、前記モジュール選択部において選択されたモジュールが他の半導体回路装置と信号をやり取りするためのインターフェース部を含む回路ブロックとを有し、１の半導体回路装置に含まれる論理モジュールは、他の少なくとも１つの半導体回路装置に含まれる論理モジュールと機能を代替できない異なる種類に属し、前記回路ブロックは、各々が１つのモジュールに少なくとも１つの信号を出力する、又は、各々が当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有し、前記モジュール選択部は、入力される制御信号に応じて前記複数のモジュールから使用可能な一部のモジュールを選択し、当該選択した一部のモジュールと前記複数の入出力部とを接続し、かつ、前記複数の入出力部の各々に、少なくとも２つの使用可能なモジュールから上記制御信号に応じて選択した使用可能なモジュールを前記共通のバスを介して接続して所定の回路を実現する。
【００１２】
好適には、前記回路ブロックは、各々が１つのモジュールに少なくとも１つの信号を出力する、及び／又は、各々が当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する複数の入出力部を有し、前記モジュール選択部は、入力される制御信号に応じて前記複数のモジュールから一部のモジュールを選択し、当該選択した一部のモジュールと前記複数の入出力部とを１対１に接続し、かつ、前記複数の入出力部の各々に、少なくとも２つのモジュールから上記制御信号に応じて選択した１つのモジュールを接続する。
例えば、前記複数のモジュールは、第１モジュールから第ＮモジュールまでのＮ個（Ｎは３以上の整数を示す）のモジュールを含み、前記複数の入出力部は、第１入出力部から第（Ｎ−１）入出力部までの（Ｎ−１）個の入出力部を含む場合に、前記モジュール選択部は、前記制御信号に応じて第ｉモジュール（ｉは１から（Ｎ−１）までの整数を示す）
又は第（ｉ＋１）モジュールの一方を選択し、当該選択した使用可能なモジュールを第ｉ入出力部に接続してよい。
【００１３】
好適に、本発明に係る回路装置は、前記半導体回路装置の内部におけるモジュール間の信号の伝送速度と同等若しくはこれより高速に前記半導体回路装置間の信号を伝送可能な信号伝送部を有する。
前記信号伝送部は、少なくとも一部の信号を光によって伝送してよい。この場合、前記インターフェース部は、前記信号伝送部へ出力する少なくとも一部の信号を電気信号から光信号へ変換し、前記信号伝送部から入力する少なくとも一部の信号を光信号から電気信号へ変換してよい。
あるいは、前記信号伝送部は、前記基板を貫通する電極を含んでよいし、ワイヤボンディングによる配線を含んでよい。
【００１５】
好適に、前記複数の半導体回路装置に含まれる複数のインターフェース部は、共通の通信方式により通信を行う。
【発明の効果】
【００１６】
本発明によれば、同一基板の半導体回路装置に同一種類のモジュールを集めることによって、製造工程を簡易化し、再設計の負担を減らすことができる。また、同一基板の半導体回路装置に含まれる同一種類の複数のモジュールのうち欠陥のあるモジュールを除いた正常なモジュールを選択して使用することにより、欠陥による歩留りの低下を改善することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の実施形態に係る回路装置の概略的な構成の一例を示す図である。
図１において、矢印の左側は従来の一般的な回路装置を示し、矢印の右側は本実施形態に係る回路装置を示す。
【００１８】
左側に示す従来の回路装置は、６つの半導体チップ（１−１ａ，１−１ｂ，１−２，１−３，１−４ａ，１−４ｂ）を有する。
半導体チップ（以下では、チップと略記する）１−１ａは機能ＦＡ，ＦＢのモジュールをそれぞれ１つ、機能ＦＣのモジュールを２つ搭載しており、仕様Ｐ１を実現する。チップ１−１ｂはメモリ機能を有しており、チップ１−１ａに接続される。チップ１−２は機能ＦＡのブロックを２つ、機能ＦＢ，ＦＣのブロックをそれぞれ１つ搭載しており、仕様Ｐ２を実現する。チップ１−３は機能ＦＡ，ＦＢのブロックをそれぞれ１つ搭載し、仕様Ｐ３を実現する。チップ１−４ａは機能ブロックＦＢ，ＦＣのブロックをそれぞれ１つ搭載しており、仕様Ｐ４を実現する。チップ１−４ｂはメモリ機能を有し、チップ１−４ａに接続される。
これらのチップはそれぞれインターフェース部を持ち、バスを介して必要な信号を互いにやり取りしている。各チップを接続するバスは、それぞれ異なった仕様で構成されている。
【００１９】
他方、右側に示す本実施形態に係る回路装置は４つのチップ（２−１〜２−４）を有しており、左側に示す従来の回路装置と同じ仕様を実現する。これらのチップは、欠陥のあるモジュールを正常なモジュールに置換して欠陥を救済する冗長救済機能を有する。
【００２０】
チップ２−１は機能ＦＡのモジュールを、チップ２−１は機能ＦＢのモジュールを、チップ２−３は機能ＦＣのモジュールをそれぞれ５つずつ有する。すなわち、チップ２−１〜２−３は、それぞれ機能を代替可能な同一種類のモジュールを複数有しており、同一のチップに同一種類のモジュールが集められている。
これらのチップに搭載される同一種類のモジュールの数は、装置全体で必要とされる数より１つ多くなっている。すなわち、各チップに搭載される同一種類のモジュールには、冗長なモジュールが含まれている。チップ２−１〜２−３は、欠陥のあるモジュールを冗長なモジュールに置換することによってモジュールの欠陥を救済する機能（冗長救済機能）を有する。
【００２１】
チップ２−４は、装置全体で必要とされるメモリ機能を有する。チップ２−４は冗長なメモリセルを含んでおり、欠陥のあるメモリセルを正常なメモリセルに置換する冗長救済機能を有する。
【００２２】
これらのチップ２−１〜２−４は、共通の通信方式により通信を行うインターフェース回路をそれぞれ有しており、共通のバスを介して信号をやり取りする。各チップに搭載されるモジュールがバスを介して信号をやり取りすることにより、左側の従来の回路装置と同様な仕様Ｐ１〜Ｐ４が実現される。すなわち仕様Ｐ１は、チップ２−１の１つモジュール（機能ＦＡ）と、チップ２−２の１つのモジュール（機能ＦＢ）と、チップ２−３の２つのモジュール（機能ＦＣ）と、チップ２−４のメモリ機能とにより実現される。仕様Ｐ２は、チップ２−１の２つのモジュール（機能ＦＡ）と、チップ２−２の１つのモジュール（機能ＦＢ）と、チップ２−３の１つのモジュール（機能ＦＣ）とにより実現される。仕様Ｐ３は、チップ２−１の機能ＦＡとチップ２−２の機能ＦＢとにより実現される。仕様Ｐ４は、チップ２−２の機能ＦＢと、チップ２−３の機能ＦＣと、チップ２−４のメモリ機能とにより実現される。
【００２３】
図２は、本実施形態に係る回路装置のより具体的な構成の一例を示す図である。
図２に示す回路装置は、複数のモジュールを有するモジュールアレイチップ３−１〜３−８と、多ポートメモリチップ３−９〜３−１２と、周辺チップ３−１３と、バックプレーンチップ３−１４〜３−１６とを有する。
【００２４】
バックプレーンチップ３−１４，３−１５，３−１６は縦続接続されている。
バックプレーンチップ３−１４にはモジュールアレイチップ３−１〜３−４が接続され、バックプレーンチップ３−１５にはモジュールアレイチップ３−５〜３−８が接続され、バックプレーンチップ３−１６には多ポートメモリチップ３−９〜３−１２及び周辺チップ３−１３が接続されている。
各チップは、例えば光ファイバなどを介して光通信を行う。モジュールアレイチップ、多ポートメモリチップ及び周辺チップ（３−１〜３−１３）は、この縦続接続されたバックプレーンチップ（３−１４〜３−１６）を介して相互に通信を行う。
【００２５】
図３は、モジュールアレイチップ（３−１〜３−８）の構成の一例を示す図である。
図３に示すモジュールアレイチップは、互いに機能を代替可能な６５個のモジュールＭと、例えばＡＸＩバスなどの階層接続されたバスＢ１−１〜Ｂ１−４，Ｂ２−１〜Ｂ２−４，Ｂ３−１〜Ｂ３−４，Ｂ４−１〜Ｂ４−４，Ｂ５−１〜Ｂ５−４と、バス／インターフェース部ＩＦ１とを有する。
【００２６】
バスＢｐ−ｑ（ｐ，ｑは、それぞれ１から４までの整数を示す）には４つのモジュールＭが接続される。バスＢｐ−ｑは、例えばラウンドロビン方式などによって４つのモジュールの各々に均等にアクセス権を付与する。アクセス権を与えられたモジュールはマスタとなり、データ転送のリクエストを発行する。
バスＢ５−ｑには、４つのバスＢ１−ｑ〜Ｂ４−ｑが接続される。バスＢ５−ｑも上記のバスと同様に、例えばラウンドロビン方式などによって４つのバスの各々に均等にアクセス権を付与する。バスＢ５−ｑによってバスＢ１−ｑ〜Ｂ４−ｑの何れかにアクセス権が与えられると、このアクセス権を付与されたバスに接続されるモジュールは、バスＢ５−ｑを介してチップ内の他のモジュール若しくは他のチップにデータ転送リクエストを発行する。
【００２７】
バス／インターフェース部ＩＦ１には、４つのバスＢ５−１〜Ｂ５−４が接続される。バス／インターフェース部ＩＦ１も上記と同様に、例えばラウンドロビン方式などによって４つのバスの各々に均等にアクセス権を付与する。バス／インターフェース部ＩＦ１によってバスＢ５−１〜Ｂ５−４の何れかにアクセス権が与えられると、このアクセス権を与えられたバスに接続されるモジュールは、バス／インターフェース部ＩＦ１を介してチップ内の他のモジュール若しくは他のチップにデータ転送リクエストを発行する。
【００２８】
またバス／インターフェース部ＩＦ１は、４つのバスＢ５−１〜Ｂ５−４からチップの外へ出力される信号をそれぞれ電気信号から光信号へ変換するとともに、チップの外からこれらのバスへ入力される信号をそれぞれ光信号から電気信号へ変換する。この電気−光変換を行う部分については、後ほど図７，図８を参照して説明する。
【００２９】
図３に示すモジュールアレイチップは、その右上隅において斜線で示すように、バスＢｐ−ｑと接続されない冗長なモジュールを１つ含んでいる。モジュールアレイチップは、６５個のモジュールの中から使用可能な６４個のモジュールを選択し、これをバスＢｐ−ｑに接続する。したがって、６５個のモジュール中に欠陥のあるモジュールが１つ含まれている場合は、これを冗長なモジュールと置換することが可能である。
【００３０】
図４は、多ポートメモリチップ（３−９〜３−１２）の構成の一例を示す図である。
図４に示す多ポートメモリチップは、インターフェース部ＩＦ２と、リード／ライト部２０２と、列バンクデコーダ２０３と、行バンクデコーダ２０４と、アービタと、メモリバンクアレイ２０６とを有する。
【００３１】
メモリバンクアレイ２０６は、行列状に配列された複数のメモリバンク２０７を有する。
【００３２】
インターフェース部ＩＦ２は、チップの外へ出力される信号を電気信号から光信号へ変換するとともに、チップの外から入力される信号を光信号から電気信号へ変換する。
【００３３】
リード／ライト部２０２は、メモリバンクアレイ２０６に含まれる各メモリバンク２０７に対してデータの読み出しと書き込みを行う。
【００３４】
列バンクデコーダ２０３は、インターフェース部２０１を介して入力される複数のポートのメモリアドレスに応じて、各ポートのアクセス先の列を指定するアドレス信号を生成する。
【００３５】
行バンクデコーダ２０４は、インターフェース部２０１を介して入力される複数のポートのメモリアドレスに応じて、各ポートのアクセス先の行を指定するアドレス信号を生成する。
【００３６】
アービタ２０５は、複数のポートによって同一のメモリバンク２０７が同時にアクセスされないように、列バンクデコーダ２０３及び行バンクデコーダ２０４を制御する。
【００３７】
各メモリバンク２０７は、例えば図４に示すように、リード／ライト部２０８と、列デコーダ２０９と、行デコーダ２１０と、ポート数変換部２１１と、メモリセルアレイ２１２とを有する。
【００３８】
メモリセルアレイ２１２は、行列状に配列された複数のメモリセル２１３を有する。
【００３９】
リード／ライト部２０８は、メモリセルアレイ２１２に含まれる各メモリセル２１３に対してデータの読み出しと書き込みを行う。
【００４０】
ポート数変換部２１１は、列バンクデコーダ２０３及び行バンクデコーダ２０４から供給されるアドレス信号に応じて、複数のポートのうち自らのメモリバンクに割り当てられたポートにおいてデータを入出力するようにリード／ライト部２０８を制御する。また、これらのアドレス信号に応じて、メモリセルアレイ２１２の列及び行を指定するアドレス信号を生成する。
【００４１】
列デコーダ２０９は、ポート数変換部２１１から供給されるメモリセルアレイ２１２の列のアドレス信号に応じて、アクセス対象のメモリセルが属する列を選択する信号を生成する。
【００４２】
行デコーダ２１０は、ポート数変換部２１１から供給されるメモリセルアレイ２１２の行のアドレス信号に応じて、アクセス対象のメモリセルが属する行を選択する信号を生成する。
【００４３】
図４に示す多ポートメモリチップによれば、インターフェース部ＩＦ２を介して入力される複数ポートのメモリアドレスに応じて、各ポートにアクセス先のメモリバンク２０７が割り当てられる。このとき、複数のポートから同一のメモリバンク２０７がアクセスされないようアービタ２０５によって調停（arbitration）が行われる。各ポートに１つずつメモリバンク２０７が割り当てられると、各ポートから各メモリバンク内のメモリセルに対して書き込みや読み出しが行われる。各ポートからのメモリセルに対するアクセスは同時に並行して行うことが可能である。
【００４４】
図５は、周辺チップ３−１３の構成の一例を示す図である。
周辺チップ３−１３は、モジュールアレイチップ３−１〜３−８ではカバーできない各応用分野に特化した機能を実現するためのチップであり、図５の例ではインターフェース部ＩＦ３と、専用ＬＳＩ２５２と、オーディオ部２５３と、ＵＳＢインターフェース部２５４と、バスブリッジ２５５と、ブート回路２５６と、タイマ回路２５７と、パラレル入出力回路２５８と、アナログ／デジタル変換回路２５９と、外部メモリインターフェース回路２６０と、シリアル入出力回路２６１とを有する。
【００４５】
インターフェース部ＩＦ３は、チップの外へ出力される信号を電気信号から光信号へ変換するとともに、チップの外から入力される信号を光信号から電気信号へ変換する。
【００４６】
専用ＬＳＩ２５２は、特定の応用分野に特化した機能を実現する回路であり、例えば先に説明したモジュールアレイチップと同様に、冗長救済可能な構成を有する。
【００４７】
オーディオ部２５２は、インターフェース部ＩＦ３を介して供給されるオーディオ信号を再生し、端子Ｔ１へ出力する。
ＵＳＢインターフェース部２５４は、端子Ｔ２を介して接続される不図示の電子機器との間でＵＳＢ（universal serial bus）に基づいた通信を行う。
【００４８】
バスブリッジ２５５は、インターフェース部ＩＦ３を介して接続される回路装置のメインのバスと、周辺チップ３−１３内部で用いられるＡＰＢ（advanced peripheral bus）等のローカルなバスＢＰとの間で相互にデータを転送できるようにするための制御を行う。
ブート回路２５６は、電源起動時に回路装置の各回路を起動するための制御を行う。
タイマ回路２５７は、日付や時刻を管理する。
パラレル入出力回路２５８は、パラレル信号を入出力する。
アナログ／デジタル変換回路２５９は、入力されるアナログ信号をデジタル信号に変換する。
外部メモリインターフェース回路２６０は、フラッシュメモリなどの記憶装置を回路装置において利用できるようにするためのインターフェース処理を行う。
シリアル入出力回路２６１は、シリアル信号を入出力する。
【００４９】
図６は、バックプレーンチップ３−１４〜３−１６の構成の一例を示す図である。
バックプレーンチップは、例えば図６に示すように、インターフェース部ＩＦ４〜ＩＦ９と、バスＢ６とを有する。
インターフェース部ＩＦ４〜ＩＦ９は、チップの外へ出力される信号を電気信号から光信号へ変換するとともに、チップの外から入力される信号を光信号から電気信号へ変換する。
バスＢ６は、モジュールアレイチップ（３−１〜３−８）や、多ポートメモリチップ（３−９〜３−１２）、周辺チップ３−１３なとの間で相互にデータ通信を行うための中継機器として機能し、例えばクロスバスイッチなどによって構成される。
【００５０】
図７は、モジュールアレイチップ（３−１〜３−８）において電気信号と光信号との変換を行うインターフェース部（ＩＦ１）の構成の一例を示す図である。他のチップに含まれるインターフェース部（ＩＦ２〜ＩＦ９）も例えば図７と同様な構成を有する。
図７に示すインターフェース部は、エンコーダ３０１と、複数のフォトダイオード３０２と、マルチプレクサ３０４と、コネクタ３０９と、デマルチプレクサ３０５と、複数の光検出器３０７と、デコーダ３０８とを有する。
【００５１】
エンコーダ３０１は、バスを介して入出力されるモジュールＭのパラレル信号に所定の符号化処理を施し、シリアル信号として出力する。例えば、一連のデータに同一符号が連続することを防ぐため、シリアル信号を例えば‘６４Ｂ／６６Ｂ’と称される方式によりに符号化し、６４ビットの情報を６６ビットの情報に変換する。
【００５２】
フォトダイオード３０２は、エンコーダ３０１から出力されるシリアル信号に応じた光信号を発生する。図の例では３つのフォトダイオードを示しているが、フォトダイオード３０２の数はマルチプレクサ３０４において多重化する光信号の数に応じて設定される。フォトダイオード３０２は、例えば鉄シリサイドを用いて形成されており、非常に高いスルーレートで電気信号に応じた光信号を発生する。
【００５３】
マルチプレクサ３０４は、複数のフォトダイオード３０２から出力される光信号から各々特定の波長の光信号を分離する複数のフィルタ３０３を有しており、分離された各波長の光信号を多重化してコネクタ３０９に出力する。
【００５４】
コネクタ３０９は、マルチプレクサ３０４において多重化された光信号をチップの外部に出力するとともに、チップの外部から入力される多重化された光信号をデマルチプレクサ３０５に出力する。コネクタ３０９は、例えばパッシブ・アライメント（passive alignment）などの方式によって高精度に位置決めすることが可能であり、例えばＭＥＭＥＳ（micro electro mechanical system）技術により形成される。
【００５５】
デマルチプレクサ３０５は、コネクタ３０９から入力される多重化された光信号から各々特定の波長の光信号を分離する複数のフィルタ３０６を有しており、分離した各波長の光信号を対応する光検出器３０７に入力する。
【００５６】
光検出器３０７は、デマルチプレクサから出力される光信号に応じた電気信号を発生する。図の例では３つの光検出器３０７を示しているが、光検出器３０７の数はデマルチプレクサ３０４において分離される光信号の数に応じて設定される。光検出器３０７は、例えば鉄シリサイドを用いて形成されており、非常に高いスルーレートで光信号に応じた電気信号を発生する。
【００５７】
デコーダ３０８は、複数の光検出器３０７からシリアル信号として出力される電気信号に所定の復号化処理を施し、モジュールＭにおいて入出力されるパラレル信号に変換する。例えば上述した‘６４Ｂ／６６Ｂ’により符号化された信号を復号化し、６６ビットの情報を６４ビットの情報に変換する。
【００５８】
図７に示すインターフェース部によれば、非常に高速な電気／光変換機能によって、チップ内のバスにおける信号の伝送速度よりも高速にチップ間の信号を伝送することができる。
１つのモジュールの信号線を２５６本、動作周波数を１５０ＭＨｚとし、４モジュール分の信号を独立に伝送する場合、インターフェース部の転送速度は、エンコーダ３０１によって符号化を行うと例えば１６０Ｇｂｐｓになり、符号化を行わなければ例えば３８．４Ｇｂｐｓになる。マルチプレクサ３０４は、例えばＤ−ＷＤＭ（dense wavelength division multiplexing）により、それぞれ２．５Ｇｂｐｓの転送速度を持つ６４種類の波長の光信号を多重化することにより、１６０Ｇｂｓｐの転送速度を実現することが可能である。
【００５９】
図８は、マルチプレクサ３０４及びデマルチプレクサ３０５の構成の一例を示す図である。
マルチプレクサ３０４及びデマルチプレクサ３０５は、例えば、異なるピッチを持つ複数の二次元フォトニック結晶（ＣＲ１，ＣＲ２，…）を並べて繋げた面内へテロ構造を有する。
【００６０】
面内へテロ構造において、ピッチが異なるフォトニック結晶を貫くように光導波路Ｇ１が設けられており、その光導波路Ｇ１の横には結晶ごとに欠陥（ＤＦ１，ＤＦ２，…）が設けられている。光導波路Ｇ１に光信号を入射すると、ある特定の波長（λ１，λ２，…）の光だけが欠陥に閉じ込められる。フォトニック結晶に穿たれた穴のピッチが１．２５ｎｍずつ大きくなると、欠陥に閉じ込められる光の波長は例えば５ｎｍずつ長くなる。
【００６１】
面内へテロ構造におけるフォトニック結晶のピッチは、光の伝播方向に沿って比例的に変化するように（例えば図に示すピッチＳ１とＳ２の比が隣り合うフォトニック結晶において一定となるように）設定されている。また、光導波路と欠陥との距離をその欠陥によって閉じ込められる光の波数で表した場合、各フォトニック結晶における光導波路と欠陥との距離は一定になっている。そのため、どの波長の光でもＱ値が一定になり、良好なフィルタ特性が達成される。
【００６２】
図８（Ａ）に示すように、光導波路Ｇ１から欠陥（ＤＦ１，ＤＦ２，…）へ曲がる光を光検出器へ出力することにより、多重化された光信号に含まれる特定の波長の光を分離して出力するデマルチプレクサが構成される。
また、図８（Ｂ）に示すように、フォトダイオードにおいて発生した特定の波長の光を光導波路Ｇ１へ導くことにより、複数種類の波長の光を多重化するマルチプレクサが構成される。
【００６３】
次に、図３に示すモジュールアレイチップにおいてモジュールＭの欠陥救済を実現するための部分を詳しく説明する。
【００６４】
図９は、モジュールアレイチップにおいて欠陥救済機能に関連する部分を説明するための図である。ここでは図示の都合上、モジュールアレイチップに含まれるモジュール数が全体で７個であるものとして説明する。
図９の例に示すモジュールアレイチップは、モジュールＭ１〜Ｍ７と、一般回路ブロック１００と、スイッチ回路ＳＷＡ１〜ＳＷＡ６と、スイッチ回路ＳＷＢ１〜ＳＷＢ６とを有する。
【００６５】
モジュールＭ１〜Ｍ７は、それぞれ本発明のモジュールの一実施形態である。
一般回路ブロック１００は、本発明の回路ブロックの一実施形態である。
スイッチ回路ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６を含む回路は、本発明のモジュール選択部の一実施形態である。
【００６６】
モジュールＭ１〜Ｍ７は、それぞれ所定の機能を持つ一まとまりの回路であり、互いに機能を代替することができる。モジュールＭ１〜Ｍ７は、全て同一の回路構成を有していても良いし、互いに機能を代替可能であれば、その一部に異なる回路構成を有するモジュールを含んでいても良い。
【００６７】
モジュールＭ１〜Ｍ７の回路構成や機能は任意である。例えばＤＳＰ（digital signal processor）等の演算・処理機能を持つ回路でも良いし、ルックアップテーブルのように比較的単純な論理演算を行う回路でも良い。
【００６８】
図１０は、モジュールＭ１〜Ｍ７の構成の一例を示す図である。図１０の例に示すモジュールは、転送制御部１０１と、演算部１０３と、記憶部１０２とを有する。
【００６９】
転送制御部１０１は、バスＢｐ−ｑ（ｐ，ｑは、それぞれ１から４までの整数を示す）を介して入出力されるデータの転送を制御する。
演算部１０３は、記憶部１０２に格納される命令コードに応じた演算を実行する。演算部１０３には、例えばＡＬＵ（arithmetic logical unit）とシーケンサ回路が搭載されており、上述の命令コードに応じてシーケンサ回路がＡＬＵを制御し、種々の演算を実行する。
記憶部１０２は、演算部１０３において実行される命令コードや、演算部１０３の処理に利用されるデータ、処理結果として演算部１０３から出力されるデータなどを記憶する。また、転送制御部１０１において入出力されるデータを一時的に記憶する。
【００７０】
一般回路ブロック１００は、上述したモジュールＭ１〜Ｍ７との間で信号をやり取りするための入出力部Ｐ１〜Ｐ６を有する。一般回路ブロック１００は、図３における階層接続されたバス（Ｂ１−１〜Ｂ１−４，Ｂ２−１〜Ｂ２−４，Ｂ３−１〜Ｂ３−４，Ｂ４−１〜Ｂ４−４）、バス／インターフェース部ＩＦ１などを含んだ回路ブロックに対応する。
【００７１】
入出力部Ｐ１〜Ｐ６は、それぞれ、上述したモジュールＭ１〜Ｍ７のうちの１つのモジュールに少なくとも１つの信号を出力する、及び／又は、当該１つのモジュールにおいて発生する少なくとも１つの信号を入力する。
【００７２】
入出力部Ｐ１〜Ｐ６は、全てが同一の組合せの信号を入出力しても良いし、異なる組合せの信号を入出力する異なる種類の入出力部を含んでいても良い。
例えばモジュールＭ１〜Ｍ７が３つの出力端子を有する場合において、この３つの出力端子の全てから信号を入力する入出力部や、１つの出力端子のみから信号を入力する入出力部などが混在していても良い。
【００７３】
スイッチ回路ＳＷＡｉ（ｉは、１から６までの整数を示す。）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、入力される制御信号（不図示）に応じてオン又はオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、入力される制御信号に応じてオン又はオフする。
【００７４】
スイッチ回路ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６は、モジュール選択部を構成する。
ここで、モジュール選択部（ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６）は、７つのモジュール（Ｍ１〜Ｍ７）の中から制御信号に応じて６つのモジュールを選択し、選択した６つのモジュールと６つの入出力部（Ｐ１〜Ｐ６）とを１対１に接続する機能を持った回路である。
【００７５】
このモジュール選択部（ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６）は、６つの入出力部（Ｐ１〜Ｐ６）の各々に、２つのモジュールから制御信号に応じて選択した１つのモジュールを接続する。すなわち、入力される制御信号に応じて、モジュールＭｉ又はモジュールＭ（ｉ＋１）の一方を選択し、選択したモジュールを入出力部Ｐｉに接続する。
【００７６】
モジュール選択部（ＳＷＡ１〜ＳＷＡ６及びＳＷＢ１〜ＳＷＢ６）は、例えば、不図示の制御部から供給される制御信号に応じて、７つのモジュールのうちの故障したモジュール（故障がない場合には予め冗長用に設けられたモジュール）が全ての入出力部から切り離されるように、６つのモジュールを選択する。
【００７７】
例えば、モジュールＭｎ（ｎは、１から７までの整数を示す。）を全ての入出力部から切り離すことを指示する制御信号が入力された場合において、ｎが２から６までの整数であれば（すなわちモジュールＭ２〜Ｍ６を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ６がオフするとともに、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ６がオンする。
ｎが整数１であれば（すなわちモジュールＭ１を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオフし、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオンする。
ｎが整数７であれば（すなわちモジュールＭ７を切り離す場合は）、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオンし、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオフする。
【００７８】
図１１は、モジュールＭ３に欠陥が生じている場合の接続状態を示す。この場合、図示しない制御部は、モジュールＭ３を全ての入出力部から切り離すように制御信号を生成する。
この制御信号に応じて、スイッチ回路ＳＷＡ１，ＳＷＡ２がオン、スイッチ回路ＳＷＡ３，ＳＷＡ４，ＳＷＡ５，ＳＷＡ６がオフ、スイッチ回路ＳＷＢ１，ＳＷＢ２がオフ、スイッチ回路ＳＷＢ３，ＳＷＢ４，ＳＷＢ５，ＳＷＢ６がオンする。
これにより、入出力部Ｐ１とモジュールＭ１、入出力部Ｐ２とモジュールＭ２、入出力部Ｐ３とモジュールＭ４、入出力部Ｐ４とモジュールＭ５、入出力部Ｐ５とモジュールＭ６、入出力部Ｐ６とモジュールＭ７とがそれぞれ接続され、モジュールＭ３が一般回路ブロック１００から切り離される。
【００７９】
図１２は、モジュールアレイチップにおいて欠陥救済機能に関連する部分のより詳細な構成の一例を示す図であり、図９と図１２の同一符号は同一の構成要素を示す。この図１２の例においても、図示の都合上、モジュールアレイチップに含まれるモジュール数を７個としている。
図１２に示すモジュールアレイチップは、モジュールＭ１〜Ｍ７と、入出力部Ｐ１〜Ｐ６を持った一般回路ブロック１００と、モジュール選択部５０と、制御部６０と、記憶部７０と、信号入力部８０とを有する。
【００８０】
モジュール選択部５０は、制御部６０から供給される制御信号に応じて、モジュールＭ１〜Ｍ７から６個のモジュールを選択し、当該選択した６個のモジュールと一般回路ブロック１００の６個の入出力部Ｐ１〜Ｐ６とを１対１に接続する。
【００８１】
モジュール選択部５０は、例えば図１２に示すように、スイッチ回路ＳＷＡ１〜ＳＷＡ６とスイッチ回路ＳＷＢ１〜ＳＷＢ６とを有する。
スイッチ回路ＳＷＡｉ（１≦ｉ≦６）は、入出力部ＰｉとモジュールＭｉとの間に接続されており、制御部６０から供給される制御信号Ｓｃｉが値‘０’の場合にオン、値‘１’の場合にオフする。
スイッチ回路ＳＷＢｉは、入出力部ＰｉとモジュールＭ（ｉ＋１）との間に接続されており、制御信号Ｓｃｉが値‘０’の場合にオフ、値‘１’の場合にオンする。
【００８２】
スイッチ回路ＳＷＡｉは、入出力部ＰｉからモジュールＭｉへ伝送される信号をオンオフする回路、及び／又は、モジュールＭｉから入出力部Ｐｉへ伝送される信号をオンオフする回路を少なくとも１つ有している。
同様に、スイッチ回路ＳＷＢｉは、入出力部ＰｉからモジュールＭ（ｉ＋１）へ伝送される信号をオンオフする回路、及び／又は、モジュールＭ（ｉ＋１）から入出力部Ｐｉへ伝送される信号をオンオフする回路を少なくとも１つ有している。
【００８３】
制御部６０は、モジュール選択部５０を制御する制御信号Ｓｃ１〜Ｓｃ６を発生する。すなわち、第１の動作モードにおいて、信号入力部８０に入力される信号が指示する１のモジュールを全入出力部（Ｐ１〜Ｐ６）から切り離すように制御信号Ｓｃ１〜Ｓｃ６を生成し、第２の動作モードにおいて、記憶部７０に書き込まれた情報が指示する１のモジュールを全入出力部（Ｐ１〜Ｐ６）から切り離すように制御信号Ｓｃ１〜Ｓｃ６を生成する。
【００８４】
制御部６０が動作モードを認識する方法は任意であり、例えば所定の端子に印加される信号に応じて動作モードを認識しても良いし、記憶部７０に書き込まれるフラグの値に応じて動作モードを認識しても良い。
第１の動作モードは、主としてモジュールの検査を行う場合に設定され、第２の動作モードは、モジュールの検査が完了した後の通常状態において設定される。
【００８５】
制御部６０は、信号入力部８０から入力される信号若しくは記憶部７０に書き込まれる情報においてモジュールＭｎ（１≦ｎ≦７）を全ての入出力部から切り離すように指示された場合、整数ｎの値に応じて、次のような制御信号Ｓｃ１〜Ｓｃ６を出力する。
【００８６】
［２≦ｎ≦６］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）を値‘０’に設定し、制御信号Ｓｃｎ〜Ｓｃ６を値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ（ｎ−１）がオン、スイッチ回路ＳＷＡｎ〜ＳＷＡ６がオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ（ｎ−１）がオフ、スイッチ回路ＳＷＢｎ〜ＳＷＢ６がオンに設定される。その結果、モジュールＭ１〜Ｍ（ｎ−１）が入出力部Ｐ１〜Ｐ（ｎ−１）と１対１に接続され、モジュールＭ（ｎ＋１）〜Ｍ７が入出力部Ｐｎ〜Ｐ６と１対１に接続され、モジュールＭｎが全入出力部から切り離される。
【００８７】
［ｎ＝１］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ６を全て値‘１’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオフ、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオンに設定される。その結果、モジュールＭ２〜Ｍ７が入出力部Ｐ１〜Ｐ６と１対１に接続され、モジュールＭ１が全入出力部から切り離される。
【００８８】
［ｎ＝７］
この場合、制御部６０は、制御信号Ｓｃ１〜Ｓｃ６を全て値‘０’に設定する。
これにより、スイッチ回路ＳＷＡ１〜ＳＷＡ６が全てオン、スイッチ回路ＳＷＢ１〜ＳＷＢ６が全てオフに設定される。その結果、モジュールＭ１〜Ｍ６が入出力部Ｐ１〜Ｐ６と１対１に接続され、モジュールＭ７が全入出力部から切り離される。
【００８９】
この制御部６０は、例えば図１２に示すように、デコード部６０１と、ＯＲ回路６０２−２〜６０２−６とを有する。
【００９０】
デコード部６０１は、記憶部７０若しくは信号入力部８０から入力される信号をデコードし、そのデコード結果を信号Ｓｄ１〜Ｓｄ６として出力する。
すなわち、記憶部７０に記憶される情報若しくは信号入力部８０から入力される信号がモジュールＭｎを全ての入出力部から切り離すように指示する場合、デコード部６０１は、整数ｎの値に応じて、次のような信号Ｓｄ１〜Ｓｄ６を生成する。
‘ｎ’が１から６までの整数であれば、信号Ｓｄｎを‘１’とし、他の信号を‘０’に設定する。
‘ｎ’が整数７であれば、信号Ｓｄ１〜Ｓｄ６を全て値‘０’に設定する。
【００９１】
信号Ｓｄ１〜Ｓｄ６は、モジュールＭ１〜Ｍ７の各々を全入出力部から切り離すか否か指示する信号であることから、以下では指示信号Ｓｄ１〜Ｓｄ６と呼ぶ。
【００９２】
デコード部６０１は、第１の動作モード（モジュール検査時の動作モード）において、信号入力部８０から入力される信号に応じて指示信号Ｓｄ１〜Ｓｄ６を生成し、第２の動作モード（モジュール検査完了後の動作モード）においては、記憶部７０に書き込まれた情報に応じて指示信号Ｓｄ１〜Ｓｄ６を生成する。
【００９３】
なお、図１２の例においてデコード部６０１が出力する指示信号Ｓｄ１は、モジュール選択部５０に供給される制御信号Ｓｃ１と同じである。
【００９４】
ＯＲ回路６０２−２〜６０２−６は、それぞれ２つの入力と１つの出力を有する論理和演算回路であり、この順番で縦続接続されている。
ＯＲ回路６０２−２は、２つの入力の一方に指示信号Ｓｄ１（＝制御信号Ｓｃ１）、他方に指示信号Ｓｄ２を入力する。ＯＲ回路６０２−２の出力は、制御信号Ｓｃ２としてモジュール選択部５０に供給される。
ＯＲ回路６０２−ｋ（ｋは、３から６までの整数を示す。）は、２つの入力の一方にＯＲ回路６０２−（ｋ−１）の出力信号を入力し、他方に指示信号Ｓｄｋを入力する。ＯＲ回路６０２−ｋの出力は、制御信号Ｓｃｋとしてモジュール選択部５０に供給される。
【００９５】
デコード部６０１の指示信号Ｓｄｊ（ｊは、２から６までの整数を示す。）が値‘１’になると、この指示信号Ｓｄｊが入力されるＯＲ回路６０２−ｊは値‘１’の制御信号Ｓｃｊを出力する。‘ｊ’が６より小さい場合には、ＯＲ回路６０２−ｊより後段のＯＲ回路６０２−（ｊ＋１）〜６０２−６から出力される制御信号Ｓｃ（ｊ＋１）〜Ｓｃ６も全て値‘１’になる。
デコード部６０１の指示信号Ｓｄ１（＝制御信号Ｓｃ１）が値‘１’になると、この指示信号Ｓｄ１が入力されるＯＲ回路６０２−２は値‘１’の制御信号Ｓｃ２を出力する。ＯＲ回路６０２−２より後段のＯＲ回路６０２−３〜６０２−６から出力される制御信号Ｓｃ３〜Ｓｃ６も全て値‘１’になる。
他方、デコード部６０１の全ての指示信号（Ｓｄ１〜Ｓｄ６）が値‘０’になると、ＯＲ回路６０２−２〜６０２−６の入出力信号が全て値‘０’になるため、モジュール選択部５０に供給される制御信号（Ｓｃ１〜Ｓｃ６）は全て値‘０’になる。
【００９６】
したがって、モジュールＭｎを全ての入出力部から切り離す場合において、‘ｎ’が２から６までの整数であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ（ｎ−１）が値‘０’、指示信号Ｓｄｎが値‘１’、指示信号Ｓｄ（ｎ＋１）〜Ｓｄ６が値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ（ｎ−１）は値‘０’、制御信号Ｓｃｎ〜Ｓｃ６は値‘１’になる。‘ｎ’が整数１であるときは、デコード部６０１によって指示信号Ｓｄ１が値‘１’に設定されるため、制御信号Ｓｃ１〜Ｓｃ６は全て値‘１’になる。‘ｎ’が整数７であるときは、デコード部６０１によって指示信号Ｓｄ１〜Ｓｄ６が全て値‘０’に設定されるため、制御信号Ｓｃ１〜Ｓｃ６は全て値‘０’になる。
【００９７】
記憶部７０は、７個のモジュール（Ｍ１〜Ｍ７）の中で、全ての入出力部（Ｐ１〜Ｐ６）から切り離すべき１のモジュールを指示する情報を記憶する。
記憶部７０は、例えばヒューズ素子や不揮発性メモリなどによって構成可能である。
【００９８】
信号入力部８０は、全ての入出力部（Ｐ１〜Ｐ６）から切り離すべき１のモジュールを指示する信号を入力するための回路であり、例えばモジュールアレイチップの検査を行う場合などにおいて、外部の装置から制御部６０に信号を入力するために用いられる。
【００９９】
ところで、上述した図９，図１２に示すモジュールアレイチップは、冗長なモジュールが全体に１つしかなく、２つ以上の欠陥を救済できない。欠陥の発生確率が高い場合には、救済できる欠陥の数を増やさなければ十分な歩留りを達成できない可能性がある。
そこで、モジュールアレイチップは、図９，図１２に示すように１つの欠陥を救済可能なモジュールの集まり（モジュールブロック）を複数設けても良い。
【０１００】
図１３は、複数のモジュールブロックを有するモジュールアレイチップの例を示す図である。
各モジュールブロックには、互いに機能を代替可能なＮ個（Ｎは２より大きい整数を示す）のモジュールと、このＮ個のモジュールから（Ｎ−１）個のモジュールを選択して一般回路ブロック１００の（Ｎ−１）個の入出力部と１対１に接続するモジュール選択部が設けられている。
モジュールブロックは、図１３に示すように規則的に配置しても良いし、自由な形状の領域に配置しても良い。
このような複数のモジュールブロックとモジュール選択部を設けることによって、モジュールアレイチップ内のより多くの欠陥を救済することが可能になる。
【０１０１】
次に、本実施形態に係る回路装置の応用例について説明する。
【０１０２】
図１４は、本実施形態に係る回路装置をホームサーバ装置に適用した例を示す。ホームサーバ装置では、家庭内の各種の電子機器（ＡＶ機器、パーソナルコンピュータ、ゲーム機など）をネットワークによって接続し、情報の蓄積や管理が行われる。
【０１０３】
図１４に示すホームサーバ装置４００は、複数のプロセッサモジュールを含むプロセッサアレイチップ４０１〜４０２と、複数のＡＬＵ（arithmetic and logical unit）モジュールを有するＡＬＵアレイユニット４０３〜４０４と、複数のメモリバンクを有するメモリバンクアレイユニット４０５〜４０６と、光ルータチップ４０７とを有する。
これらのチップは、例えば共通の回路基板上に構成される。また、上記の実施形態と同様なインターフェース部をそれぞれ搭載しており、光ファイバ等を介して相互に通信を行う。
【０１０４】
プロセッサアレイチップ４０１〜４０２は汎用的な処理、ＡＬＵアレイユニット４０３〜４０４は算術処理を実行する。
【０１０５】
光ルータチップ４０７は外部の大容量記憶装置４０８や、光デジタル接続が可能な外部のＡＶ（audio video）機器と通信する。また、プロセッサアレイチップ４０１〜４０２、ＡＬＵアレイユニット４０３〜４０４、メモリバンクアレイユニット４０５〜４０６において処理されたオーディオや映像などの情報を外部の機器にルーティングする処理を行う。
【０１０６】
メモリバンクアレイユニット４０５〜４０６は、外部の大容量記憶装置４０８において読み書きされる情報の一時的な保存を行う。これにより、大容量記憶装置４０８の転送速度やアクセス時間をできる限り隠蔽し、高速で快適なデータ処理を実現する。
【０１０７】
上記のチップ群は、何れも冗長救済機能を有しており、高い歩留りで製造可能である。また、各チップが標準的な部品で構成されるため、システムの拡張性に優れている。更に、外部のＡＶ機器は光インターフェースによって接続されるため、信号処理ノイズの影響が少ない。
【０１０８】
以上説明したように、本実施形態に係る回路装置によれば、それぞれ独立のチップに形成される複数の半導体回路装置の全体に、機能を代替できない複数種類のモジュールが含まれており、かつ、同一基板の半導体回路装置に同一種類のモジュールが含まれている。そして、この複数の半導体回路装置が互いに通信を行うことによって、装置全体の動作が実現される。
このように、全体として複数種類のモジュールを用いる場合、同一種類のモジュールを同一チップの半導体回路装置に集めることによって、製造工程を簡易化し、生産性を高めることができる。また、異なる種類のモジュールを組み合わせるために必要となる煩雑な設計作業を省略できるため、再設計の負担を減らすことができる。しかも、チップ単位で接続や切離しが可能になるため、システムの拡張性が向上するとともに、少ない種類の構成要素でシステムのラインナップを揃えることが可能になる。
【０１０９】
また、本実施形態に係る回路装置によれば、同一チップの半導体回路装置に含まれる複数のモジュールのうち、モジュール選択部によって選択された使用可能な一部のモジュールが、インターフェース部によって他のチップの半導体回路装置と信号をやり取りする。
これにより、同一チップの半導体回路装置に含まれる同一種類の複数のモジュールのうち欠陥のあるモジュールを除いた正常なモジュールを選択して使用できるため、モジュールの欠陥による歩留りの低下を改善することができる。また、あるチップの半導体回路装置において欠陥救済を行っても、他のチップの動作に影響を与えないため、システム内のあらゆるチップに冗長救済機能を設けることが可能である。
【０１１０】
また、本実施形態に係る回路装置によれば、欠陥のあるメモリセルを冗長なメモリセルに置換する冗長救済機能を持ったメモリを他のモジュールアレイチップとは別の独立のチップに形成することにより、ロジック回路とメモリをそれぞれ別の最適なプロセスで製造することが可能になるため、各々の性能を向上できるとともにコストの削減を図ることができる。
【０１１１】
更に、本実施形態に係る回路装置によれば、チップ内のブロック間通信よりも広帯域の信号伝送手段によってチップ間を接続することにより、本来一つのチップ内に集約させていた機能モジュールを複数のチップにまたがって配置しても、性能の劣化を微小に抑えることができる。
【０１１２】
しかも、論理機能が集約されたチップの中に光インターフェース手段を混載させることによって、チップのパッケージングコストを削減することができる。
【０１１３】
また、各チップにおけるインターフェース部の通信方式を共通化することで、汎用的なチップを製造することが可能となり、再設計の部分を減らすことができる。
【０１１４】
ここまで、本発明の一実施形態について説明したが、本発明は上記の形態に限定されるものではなく、種々の改変が可能である。
【０１１５】
上述の実施形態では、光を利用してチップ間通信を行っているが、本発明はこれに限定されない。
【０１１６】
図１５は、チップ間通信に貫通電極を用いる例を説明するための図である。
近年、半導体の加工技術の進歩によって、非常に薄く加工した半導体基板に微細な貫通電極（貫通ビアとも呼ぶ）を形成することが可能になってきている。貫通電極を用いると、非常に短い距離でチップ間を電気的に接続することができるため、チップ内と遜色がない高速なチップ間通信を行うことができる。
図１５の例では、シリコン基板にＭＯＳトランジスタや配線を形成し、ＭＯＳトランジスタを避けるようにチップを縦方向に貫くビヤ（ＶＩＡ）電極が形成されている。チップ（２Ａ，２Ｂ，２Ｃ）の間におけるビヤ同士の接続には、例えばバンプ（bump）が用いられる。
【０１１７】
図１６は、チップ間通信にワイヤボンディングの配線を用いる例を説明するための図である。
例えば図１６に示すように、基板上に複数のチップ（２Ａ，２Ｂ，２Ｃ）を積み上げ、それぞれのチップと基板をワイヤボンディングによって接続する。ワイヤボンディングによる配線は光通信や貫通電極に比べてあまり高速な通信を行うことができないが、既存の製造装置をそのまま使って形成できるため、これらの方式に比べて低いコストで実現可能である。
【０１１８】
図１７は、チップ間通信を無線により行う例を説明するための図である。
例えばチップ間通信を行うためのインターフェース部として、無線通信を行うための送受信回路がチップ上に形成される。各送受信回路は、チップを重ね合わせたときに無線通信を行う送受信回路のアンテナ同士が対向するように配置される。
図１７の例では、チップ２Ａに送受信回路Ｕ１，Ｕ５が配置され、チップ２Ｂに送受信回路Ｕ３，Ｕ６が配置され、チップ２Ｃに送受信回路Ｕ２，Ｕ４が形成される。チップ２Ａ，２Ｂ，２Ｃをこの順番で重ねて配置したとき、チップ２Ａの送受信回路Ｕ１とチップ２Ｃの送受信回路Ｕ２、チップ２Ｂの送受信回路Ｕ３とチップ２Ｃの送受信回路Ｕ４、チップ１Ａの送受信回路Ｕ５とチップ２Ｂの送受信回路Ｕ６がそれぞれ対向する。この対向する送受信回路同士はチップの厚み程度の距離で近接しているため、比較的低い電力で高速な通信を行うことができる。
【０１１９】
上述のように、チップ間通信を実現する手段は１つに限定されていないため、コストと性能のトレードオフを勘案して最適な手段を選択することができる。
【０１２０】
また、上述の実施形態において具体的に示した数値（モジュールの数、入出力部の数、モジュールブロックの数など）は一例であり、適宜任意の数値に変更可能である。
【図面の簡単な説明】
【０１２１】
【図１】本発明の実施形態に係る回路装置の概略的な構成の一例を示す図である。
【図２】本実施形態に係る回路装置のより具体的な構成の一例を示す図である。
【図３】モジュールアレイチップの構成の一例を示す図である。
【図４】多ポートメモリチップの構成の一例を示す図である。
【図５】周辺チップの構成の一例を示す図である。
【図６】バックプレーンチップの構成の一例を示す図である。
【図７】モジュールアレイチップにおいて電気信号と光信号との変換を行うインターフェース部の構成の一例を示す図である。
【図８】図７に示すインターフェース部におけるマルチプレクサ及びデマルチプレクサの構成の一例を示す図である。
【図９】モジュールアレイチップにおいて欠陥救済機能に関連する部分を説明するための図である。
【図１０】モジュールの構成の一例を示す図である。
【図１１】特定のモジュールに欠陥が生じている場合における各モジュールと各入出力部との接続状態の例を示す図である。
【図１２】モジュールアレイチップにおいて欠陥救済機能に関連する部分のより詳細な構成の一例を示す図である。
【図１３】複数のモジュールブロックを有するモジュールアレイチップの例を示す図である。
【図１４】本実施形態に係る回路装置をホームサーバ装置に適用した例を示す。
【図１５】チップ間通信に貫通電極を用いる例を説明するための図である。
【図１６】チップ間通信にワイヤボンディングの配線を用いる例を説明するための図である。
【図１７】チップ間通信を無線により行う例を説明するための図である。
【符号の説明】
【０１２２】
１−１，１−１ａ，１−２，１−３，１−４ａ，１−４ｂ，２−１〜２−４，２Ａ〜２Ｃ，３−１〜３−１６，４０１〜４０７…半導体チップ、Ｍ，Ｍ１〜Ｍ７…モジュール、Ｂ１−１〜Ｂ１−４，Ｂ２−１〜Ｂ２−４，Ｂ３−１〜Ｂ３−４，Ｂ４−１〜Ｂ４−４，Ｂ５−１〜Ｂ５−４，Ｂ６，ＢＰ…バス、ＩＦ１〜ＩＦ９…インターフェース部、５０…モジュール選択部、１００…一般回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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