(57)【特許請求の範囲】
【請求項１】
半導体基板の上に複数の導電層パターンを形成する段階と、
前記導電層パターンの間を埋めるように第１絶縁膜を形成する段階と、
全体構造上部に小さい半球が不規則に並ぶようにＨＳＧシリコン層を形成した後、これをマスクとして前記第１絶縁膜をエッチングして複数の孔を形成するえ段階と、
前記第１絶縁膜と導電層パターンを覆うように半導体基板上に第２絶縁膜を形成する段階と
を含むことを特徴とする半導体デバイスの配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に導電層パターンの間の寄生キャパシタンスを減少させてデバイスの動作特性を安定化させることができる半導体デバイスの配線構造及びその形成方法に関する。
【背景技術】
【０００２】
ＭＯＳデバイスにおける電極配線技術は、主にアルミニウム配線で行われていた。
スケーリングの原則では、デバイス寸法や電源電圧の１／Ｋ（Ｋ：スケーリングファクタ）の縮小化により電極配線特性が影響を受ける。ゲート電極では、抵抗がＫ倍に増加する。それによって信号伝達遅延時間が増加してデバイスの動作速度が低下する。そして、コンタクトでは抵抗がＫ2 倍に増加し、電流密度がＫ倍に増加した結果、配線としての信頼性が低下する。又、配線ではＫ倍の抵抗増加及びＫ倍の電流密度増加をもたらしエレクトロマイグレーションによる配線の信頼性の低下を誘発する。特に、デザインルールがサブミクロン化するに従って、微細化による配線抵抗Ｒの増加と配線ピッチの縮小によるキャパシタンスが増加し、ＲＣの伝達遅延の問題が発生する。
【０００３】
以下、添付図面に基づいて従来技術の半導体デバイスの金属配線について説明する。
図１は従来技術の半導体デバイスの構造断面図であり、図２〜図３は従来技術の半導体デバイスの工程断面図である。そして、図４は半導体デバイスの読取り動作時の等価回路図である。
半導体メモリデバイス、特にＤＲＡＭの場合には、セルトランジスタに駆動信号を印加するワードライン（ゲート電極）と、セルキャパシタにデータ信号を印加するビットラインとが、集積度に対して有利なように交差して構成される。
【０００４】
かかる従来技術の半導体デバイスの構造を導電層パターン（ビットライン）を中心として説明する。
図１に示すように、セルトランジスタ等の形成された半導体基板１０上に、セルトランジスタのソース／ドレイン又は他の導電層に連結されて形成される導電層パターン１２と、導電層パターン１２を含む全面に導電層パターンと基板に沿って薄く形成される第１絶縁膜１３と、第１絶縁膜１３が形成された導電層パターン１２の間にそれらと同じ高さに平坦化されて形成される第２絶縁膜１４とから構成される。
導電層パターン１２の下側には導電層パターン１２と基板との間の絶縁のために酸化膜等の絶縁層１１が形成される。
【０００５】
上記構造を有する従来技術の半導体デバイスの製造工程は以下の通りである。
まず、図２ａに示すように、セルトランジスタまたは他の導電層の形成された半導体基板１０の全面に絶縁物質層１１ａを形成する。次いで、絶縁物質層１１ａ上に金属ラインを形成するための導電性物質層１２ａを形成する。  
図２ｂに示すように、導電性物質層１２ａ及び絶縁物質層１１ａを選択的にエッチングすることにより、導電層パターン１２、第１絶縁膜１１を形成する。
次いで、図２ｃに示すように、導電層パターン１２及びその下側の第１絶縁膜１１が形成された半導体基板１０の全面に、酸化膜等の物質を用いて第２絶縁膜１３を形成する。
【０００６】
図３ｄに示すように、第２絶縁膜１３の形成された導電層パターン１２の間を完全に埋め込むことができる厚さに、全面に絶縁特性及び流動性に優れた物質例えばＳＯＧ(Spin On Glass)層１４ａを形成する。
図３ｅに示すように、第２絶縁膜１３の上部表面が露出されるようにＳＯＧ層１４ａを異方性エッチングすることにより、導電層パターン１２とそれに隣接する導電層パターン１２との間を埋め込む第３絶縁膜１４を形成し、同時に平坦化させる。
このような工程により形成された半導体デバイスは、動作時に、導電層パターン１２と導電層パターン１２との間に第２、第３絶縁膜１３、１４による寄生キャパシタンスＣｂが発生して導電層パターン１２間に影響を与える。第２、第３絶縁膜１３、１４を酸化膜により形成した場合の誘電率は３．８５である。
【０００７】
このような従来技術の半導体デバイスのデータを読み取る動作について図４に基づいて説明する。
ＤＲＡＭでの単位セルの構成は、１つのセルトランジスタＴ１と、一方の電極は接地端子に連結され他方の電極はセルトランジスタＴ１のソース／ドレインの何れか一方の電極に連結されるセルキャパシタＣｓと、セルトランジスタＴ１のソース／ドレインの何れか他方の電極に連結されるビットラインＢＬを介してメモりセルに格納されたデータをセンシング／増幅してその値を外部に連結させるセンスアンプ（Ｓ／Ａ）とから構成される。
このように単位セルが構成される半導体デバイスのデータ読取り動作時の等価回路を見ると、セルトランジスタＴ１の一方の側とセンスアンプＳ／Ａとの間には第２、第３絶縁膜１３、１４による寄生キャパシタンス（Ｃｂ；ビットライン寄生キャパシタンス）が存する。
【０００８】
このようなＤＲＡＭのデータ読取り動作は、まず、ビットラインＢ／ＬにＶｄ／２値をプリチャージさせた後、ワードラインＷ／Ｌ（セルトランジスタＴ１のゲート）に電圧を印加すると、寄生キャパシタンスのＣｂにもＶｄ／２の電圧が印加される。ワードラインＷ／Ｌへ電圧が印加されてセルトランジスタＴ１がターンオンすると、セルキャパシタＣｓに蓄積された電荷が、ビットラインＢ／Ｌの電位をＶｓ＝（Ｖｄ／２）／（１＋Ｃｂ／Ｃｓ）だけ変化させる。センスアンプＳ／ＡではビットラインＢ／Ｌの電位値とビットバーライン（／）Ｂ／Ｌの値とを比較した後、その値を増幅して外部に出力させる。この際、Ｖｄは電源電圧、Ｃｂはビットラインの寄生キャパシタンス、Ｃｓはセルキャパシタのキャパシタンスである。
【０００９】
ここで、Ｖｓは１００ｍＶ以上であること要求されるが、それのためにはＶｄ値とＣｓ値を増加させ、Ｃｂを減少させなければならない。しかし、トランジスタの微細化／低消費電力の要請により、電源電圧Ｖｄを増加させるには限界があった。ゆえに、データセンシング能力を向上させるためにはＣｂの値を減少させるのが効果的であることが判る。
寄生キャパシタンス値ＣｂはεＳ／ｄとして表現できる。ここで、εは酸化膜の誘電率、Ｓはビットラインの面積、ｄはビットライン間の距離である。導電層パターン１２（ビットライン）の間にある酸化膜から構成される第２、第３絶縁膜１３、１４の誘電率が３．８５である場合、寄生キャパシタンス値は、Ｃｂ＝（３．８５×Ｓ）／ｄとして示される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような従来技術の半導体デバイスの配線構造においては、ビットラインの間に形成された酸化膜によって寄生キャパシタンスが発生してデバイスのデータセンシング能力が低下する。これは、酸化膜自体の誘電率に起因して発生する問題であり、これを解決するためには寄生キャパシタンスＣｂ値を減少させ、且つ電源電圧Ｖｄ値及びセルキャパシタＣｓのキャパシタンスを増加させることが好ましい。しかしながら、電源電圧Ｖｄ値の増加には微細化／低消費電力の要請による限界があり、セルのキャパシタンスの増加はデバイスの高集積化による構造の複雑性及び工程上の難しさ等で困難である。また、寄生キャパシタンスＣｂの値を減少させるのはビットラインの間に構成される酸化膜自体の誘電率のために難しい。
【００１１】
本発明は上記した従来の半導体デバイス及びその製造方法の問題点を解決するためになされたものであり、その目的は、導電層パターン間の寄生キャパシタンスを減少させてデバイスの動作特性を安定化させるにことができる半導体デバイスの配線構造及び形成方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体デバイスの配線構造は、半導体基板と、半導体基板上に形成された複数の導電層パターンと、半導体基板と導電層パターンの上に形成させた絶縁膜と、導電層パターン間の絶縁膜内に形成された１つ以上のボイドとを備えることを特徴とする。
【００１３】
本発明の半導体デバイスの配線形成方法は、半導体基板上に複数の導電層パターンを形成する工程と、半導体基板及び導電層パターンの上に、導電層パターンと導電層パターンとの間の絶縁膜内に１つ以上のボイドを有する絶縁膜を形成する工程とを備えることを特徴とする。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面に基づいて本発明実施形態の半導体デバイスの配線構造及び形成方法について詳細に説明する。
図５は本発明の第１実施形態による半導体デバイスの構造断面図であり、図６〜図７は本発明の第１実施形態による半導体デバイスの工程断面図である。
本発明の半導体デバイスの配線構造は、互いに分離されて構成される導電性ラインの間に形成される絶縁膜による寄生キャパシタンスの発生を抑制するためのものである。すなわち、導電性パターンの間を絶縁膜で埋め込む場合よりも誘電率を低くして寄生キャパシタンスの発生を抑制するものである。
【００１５】
本発明の第１実施形態の場合、その構成は以下の通りである。
図５に示すように、セルトランジスタ等の形成された半導体基板４０上には第１絶縁膜４１を介して多数の導電層パターン４２が平行に配列している。これらの導電層パターン間には第２絶縁層が埋め込まれるが、本実施形態ではその埋め込まれる第２絶縁層にボイド４４が形成されている。図示のように、この実施形態の第２絶縁層４１は導電層パターン４２の上側縁部から隣接する導電層パターンに向けて張り出したオーバハングが形成されており、その隣接するオーバハングの先端部どうしがほぼ接するようになり、その結果、その下側にボイド４４が形成される。この第２絶縁膜４３のオーバハングの先端がほぼ接している箇所の上に平坦化用の第３絶縁膜４５が形成されている。
オーバーハング構造の第２絶縁膜４３により、導電層パターン４２間の第２絶縁膜４３の内部に形成されるボイド４４には空気が満たされている。
【００１６】
次に、かかる配線構造を有する本発明の第１実施形態による半導体デバイスの配線形成工程について説明する。
まず、図６ａに示すように、セルトランジスタまたは他の導電層の形成された半導体基板４０の全面に絶縁物質層４１ａを形成する。次いで、絶縁物質層４１ａ上に金属ラインを形成するための導電性物質層４２ａ（ＤＲＡＭ等におけるビットライン）を形成する。
図６ｂに示すように、導電性物質層４２ａ及び絶縁物質層４１ａを選択的にエッチングすることにより、導電層パターン４２、第１絶縁膜４１を形成する。
【００１７】
次いで、図６ｃに示すように、導電層パターン４２及びその下側の第１絶縁膜４１が形成された半導体基板４０の全面に、酸化膜等の物質を用いて第２絶縁膜４３を形成する。このとき、第２絶縁膜４３は、導電層パターン４２とそれに隣接する導電層パターン４２との間にボイドが発生するように、導線層パターンの上縁部分が隣の導電層パターンに向けて張り出したオーバーハングに形成する。その結果、そのオーバハングの下側にはボイド４４ができ、ここに空気が満たされる。
この第２絶縁膜４３の形成においては、酸化膜を用いたデルタ−Ｎ2Ｏ 工程で側面の被覆性が悪くなるように工程を進める。デルタ−Ｎ2Ｏ 工程は、０．３５μｍ以下のデバイスにおいて層間絶縁膜の平坦性を改善させるための工程であり、金属配線の側面の被覆性が悪くなるようにオーバーハング状に絶縁膜を形成した後、ＳＯＧのように流動性に優れた物質で金属配線間の空間を埋めることである。これは、金属配線ライン間の間隙が広い場合、金属配線間の中間部分に形成されるＳＯＧ層の凹現象を防止して平坦性を向上させるのに主に用いられる。このようなデルタ−Ｎ2Ｏ 工程は、一般に配線ライン上の酸化膜形成工程に用いるＴＥＯＳ(Tetra-Ethyl-Ortho-Silicate)／Ｏ2でなくＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて熱分解工程で酸化膜を形成する工程である。このように、ＴＥＯＳ／Ｏ2／Ｎ2Ｏ を用いて熱分解工程で酸化膜を形成すると、Ｎ2Ｏガスのために側面の被覆性が悪くなり、ホールや溝の上側面ではオーバーハングが発生し易いが、本発明ではこの現象を積極的に利用する。導電層パターン間の溝の上側縁でオーバーハングが発生するため、第２絶縁膜４３の内部にボイド４４ができる。このボイド４４には誘電率が１である空気が存する。
【００１８】
このような工程により内部にボイド４４を有する第２絶縁膜４３を形成した後、図７ｄに示すように全面に第３絶縁物質層４５ａを導電性ライン４２の間を十分に埋めることのできる厚さに形成する。
そして、図７ｅに示すように、第３絶縁物質層４５ａを異方性エッチングすることにより、第３絶縁物質層４５ａが第２絶縁膜４３のオーバハングの先端部の凹部にのみ残るように平坦化して第３絶縁膜４５を形成する。
かかる工程で第２絶縁膜４３を形成する際、デルタ−Ｎ2Ｏ 工程に代えて傾斜堆積法を用いて形成してもよい。
【００１９】
以下、本発明による半導体デバイスの第２実施形態について説明する。
図８は本発明の第２実施形態による半導体デバイスの構造断面図であり、図９〜図１０は本発明の第２実施形態による半導体デバイスの工程断面図である。
本発明の第２実施形態による半導体デバイスは、ＨＳＧ(Hemi Spherical Grain)工程を用いて導電層パターン間の絶縁膜内に空気の満たされたボイドを形成したものである。その構造は次の通りである。
図８に示すように、セルトランジスタ等の形成された半導体基板６０上に形成される第１酸化膜６２ａと、第１酸化膜６２ａ上に形成される導電層パターン６１と、導電層パターン６１を含む全面に形成される第２酸化膜６２ｂ、窒化膜６３と、窒化膜６３の形成された導電層パターン６１の間に垂直貫通する複数のボイド６５を形成させて埋め込まれた第３酸化膜６２ｃと、第３酸化膜６２ｃを含む全面に形成される平坦化用の第４酸化膜６２ｄとから構成される。
【００２０】
第３酸化膜６２ｃには位置及びサイズが不規則な垂直貫通孔が形成され、垂直貫通孔の下部入口は窒化膜６３により密閉され、上部入口は第４酸化膜６２ｄにより密閉され、内部には空気が満たされる。このようにして構成されるボイド６５の幅（直径）は２５０〜１０００Å程度である。
【００２１】
このような構造を有する本発明の第２実施形態による半導体デバイスの製造方法は以下の通りである。
まず、図９ａに示すように、セルトランジスタまたは他の導電層の形成された半導体基板６０の全面に第１酸化膜６２ａを形成する。次いで、第１酸化膜６２ａ上に導電ラインを形成するための導電性物質層（ＤＲＡＭ等におけるビットライン）を形成する。導電層物質層及び第１酸化膜６２ａを選択的にエッチングして導電層パターン６１を形成する。
図９ｂに示すように、導電層パターン６１及びその下側の第１酸化膜６２ａが形成された半導体基板６０の全面に、第２酸化膜６２ｂ、窒化膜６３を順次形成する。これらは図示のように、薄く導電層パターン６１と基板６０の露出されている面に沿うように形成される。
【００２２】
図９ｃに示すように、窒化膜６３の形成された導電層パターン６１を含む全面に、導電層パターン６１とそれに隣接する導電層パターン６１との間を埋めることができる十分な厚さに第３酸化膜６２ｃを形成する。
次いで、図１０ｄに示すように、第３酸化膜６２ｃを、導電層パターン６１の上部表面に形成された窒化膜６３が露出されるように異方性エッチングすることにより、導電層パターン６１の間にのみ残るように平坦化する。
【００２３】
図１０ｅに示すように、平坦化された全面に、蒸着温度を５５０〜６００℃として５００〜２０００Åの厚さにＨＳＧシリコン層６４を形成する。このＨＳＧシリコン層６４は図示のように小さい半球が不規則に並ぶように形成される。
図１０ｆに示すように、ＨＳＧシリコン層６４の形成された全面を異方性エッチングする。ＨＳＧシリコン層６４は、半球が不規則的に反復される形態の構成を有するので、これをマスクとして用いて異方性エッチング工程を進めると、ＨＳＧシリコン層６４の凹部と凸部とのエッチング速度差により下部の第３酸化膜６２ｃはＨＳＧシリコン層６４の凹部の箇所のみがエッチングされる。エッチング工程時に、窒化膜６３はエッチング終末検出点の役割を果たす。第３酸化膜６２ｃは、第３酸化膜６２ｃ下部の窒化膜６３が露出されるまでエッチングされ、垂直に貫通されるホールが複数形成される。この状態で、全面にＣＶＤ工程で第４酸化膜６２ｄを形成させて第３酸化膜６２ｃのホールを密閉させる。すなわち、窒化膜６３、ホールを有する第３酸化膜６２ｃ、そして第４酸化膜６２ｄにより、導電層パターン６１の間の絶縁層には内部に空気が満たされたボイド６５が形成される。ここで、ボイド６５の幅は２５０〜１０００Åである。
【００２４】
かかる本発明の第１、第２実施形態による半導体デバイスは、動作中に発生する寄生キャパシタンス値Ｃｂは、εＳ／ｄでなくＳ／ｄと表示可能である。これは、空気の誘電率が１であるからである。導電層パターンの間を酸化膜等の絶縁物質で埋めた場合と比較すると、次のような違いを有する。酸化膜の誘電率が３．８５なので、酸化膜で埋めた場合の寄生キャパシタンス値Ｃｂ＝（３．８５×Ｓ）／ｄである。これに対して本発明の場合Ｓ／ｄである。
【００２５】
ここで、本発明による寄生キャパシタンスをＣｂ’とし、信号電圧値をＶｓ’とすると、本発明による信号電圧値Ｖｓ’と従来技術による信号電圧値Ｖｓとは以下のような違いを有する。
すなわち、本発明の信号電圧値Ｖｓ’＝（Ｖｄ／２）／（１＋Ｃｂ’／Ｃｓ）と、従来技術の信号電圧値Ｖｓ＝（Ｖｄ／２）／（１＋Ｃｂ／Ｃｓ）とを比較して見ると、
Ｖｓ’／Ｖｓ＝（１＋Ｃｂ’／Ｃｓ）／（１＋Ｃｂ／Ｃｓ）
＝（Ｃｓ＋Ｃｂ’）／（Ｃｓ＋Ｃｂ）
ここでＣｓはＣｂ、Ｃｂ’に比べて極めて小さいので、Ｃｓ／Ｃｂ≒Ｃｓ／Ｃｂ’≒０であるので、Ｖｓ’／Ｖｓ≒Ｃｂ／Ｃｂ’となる。すなわち、Ｖｓ’≒（Ｃｂ／Ｃｂ’）Ｖｓとなる。
Ｃｂの値は３．８５、Ｃｂ’の値は１なので、本発明の信号電圧値Ｖｓ’は従来の信号電圧値Ｖｓよりも３．８５倍程度大きい値を有する。したがって、デバイスのデータ読取り動作においてセンシング能力が向上する。
【００２６】
以上のように、本発明は、導電層ラインの間に埋め込む絶縁層の内部にボイドを構成して、寄生キャパシタンス値Ｃｂを減少させることができたため、電源電圧ＶｄやセルのキャパシタンスＣｓを増加させずにデータのセンシング能力を向上させることができる。
また、寄生キャパシタンス値の減少により、既存の同一セルキャパシタンス値を有する半導体デバイスに比べて数倍以下の値を有するセルキャパシタでもデータの格納／出力動作が可能である。したがって、キャパシタを立体的な構造とする必要もないので、半導体デバイスの段差をなくし、かつ面積を減少させることができる。これは半導体デバイスの高集積化の側面で有利である。
【図面の簡単な説明】
【００２７】
【図１】従来技術の半導体デバイスの構造断面図。
【図２】従来技術の半導体デバイスの工程断面図。
【図３】従来技術の半導体デバイスの工程断面図。
【図４】半導体デバイスの読取り動作時の等価回路図。
【図５】本発明の第１実施形態による半導体デバイスの構造断面図。
【図６】本発明の第１実施形態による半導体デバイスの工程断面図。
【図７】本発明の第１実施形態による半導体デバイスの工程断面図。
【図８】本発明の第２実施形態による半導体デバイスの構造断面図。
【図９】本発明の第２実施形態による半導体デバイスの工程断面図。
【図１０】本発明の第２実施形態による半導体デバイスの工程断面図。
【符号の説明】
【００２８】
４０    半導体基板
４１    第１絶縁膜
４２    導電層パターン
４３    第２絶縁膜
４４    ボイド
４５    第３絶縁膜
【図１】
0004657237.tif 000002
【図２】
0004657237.tif 000003
【図３】
0004657237.tif 000004
【図４】
0004657237.tif 000005
【図５】
0004657237.tif 000006
【図６】
0004657237.tif 000007
【図７】
0004657237.tif 000008
【図８】
0004657237.tif 000009
【図９】
0004657237.tif 000010
【図１０】
0004657237.tif 000011