(57)【特許請求の範囲】
【請求項１】
制御対象から取得したアナログ検出値を所定の周波数信号に変換して出力する周波数信号発生手段と、
前記周波数信号発生手段からの周波数信号のパルス数を所定の検出期間を単位として入力し所定の値を発生するプログラム可能なデジタルローパスフィルタと、
前記周波数信号発生手段から前記周波数信号を前記所定の検出期間で取得するとともに、前記デジタルローパスフィルタからひとつ前の検出期間で前記周波数信号のカウント値を取得し、前記周波数信号および前記周波数信号のパルス数のカウント値に基づき、制御信号を前記制御対象に送出する比較信号送出手段と、
を備えたことを特徴とするデジタル制御装置。
【請求項２】
前記制御対象が電流および／または電圧の制御により駆動される装置であることを特徴とする請求項１に記載のデジタル制御装置。
【請求項３】
前記制御対象から取得するアナログ検出値が、
前記制御対象の、出力電圧、出力電流、出力電力、入力電流、入力電圧、入力電力、前記制御対象のリアクトルを流れる電流、前記制御対象のスイッチ素子を流れる電流のうちの少なくとも１つ、
であることを特徴とする請求項１または２に記載のデジタル制御装置。
【請求項４】
前記比較信号送出手段は、
前記デジタルローパスフィルタからの前記所定の値を入力し所定の基準値との差分演算を行う目標値生成部と、
前記目標値生成部により演算した差分信号と、前記周波数信号発生手段から取得した前記周波数信号とに基づきデジタル演算を行うデジタル比較部と、
を備えたことを特徴とする請求項１から３の何れかに記載のデジタル制御装置。
【請求項５】
前記比較信号送出手段は、
前記デジタルローパスフィルタからの前記所定の値を入力し所定の基準値との差分演算を行う２つの目標値生成部と、
前記２つの目標値生成部により演算した２つの差分信号を上限目標値および下限目標値として、前記周波数信号発生手段から取得した前記周波数信号とに基づきデジタル演算を行う２つのデジタル比較部と、
を備えたことを特徴とする請求項１から４の何れかに記載のデジタル制御装置。
【請求項６】
並列運転される２つ以上の制御対象に適用される請求項１から５の何れかに記載のデジタル制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度かつ高速での制御を行うことができるデジタル制御装置に関する。
【背景技術】
【０００２】
従来のＰＩＤデジタル制御装置には、図１に示すように、アナログローパスフィルタ８１と、Ａ／Ｄ変換器８２と、ＤＳＰ８３と、Ｄ／Ａ変換器８４とを備えているものが知られている。
【０００３】
制御対象８０からのアナログ電圧検出信号Ａ８１は、アナログローパスフィルタ８１により雑音成分が除去された後（除去後のアナログ電圧信号をＡ８２で示す）、Ａ／Ｄ変換器８２に入力される。
【０００４】
アナログ電圧信号Ａ８２はＡ／Ｄ変換器８２によりデジタル信号（離散信号）Ｂ８１に変換され、ＤＳＰ８３に入力される。ＤＳＰ８３は、デジタル信号Ｂ８１に比例（Ｐ）・積分（Ｉ）・微分（Ｄ）処理を施し、デジタル信号（制御信号）Ｂ８２として出力する。
ＤＳＰ８３の操作量（伝達関数）Ｋ（ｓ）は、たとえば次式で表される。
【０００５】
〔数１〕
Ｋ（ｓ）＝〔ＫP＋ＫI／ｓ＋ｓＫD〕ｅｘｐ（−ｓτ） ・・・（１）
上式において、ＫPは比例制御定数、ＫIは積分制御定数、ＫDは微分制御定数であり、ｓはラプラス演算子、τはＡ／Ｄ変換器８２，ＤＳＰ８３での遅れ時間（時定数）である。
【０００６】
デジタル信号Ｂ８２は、Ｄ／Ａ変換器８４によりアナログ信号に変換され制御信号Ｃ８１として制御対象８０に送出される。なお、ＤＳＰ８３に代えてＣＰＵが用いられることもあり、Ｄ／Ａ変換器８４に代えてＰＷＭ信号発生器またはＰＦＭ信号発生器が用いられることもある。
【０００７】
ところが図１に示した制御装置８では、制御対象が１００ＭＨｚ以上の周波数で動作する場合、Ａ／Ｄ変換器８２の処理時間に起因して制御に遅れが生じるという不都合がある。
【０００８】
この不都合を解消するために、入力側にＡ／Ｄ変換器を備えない、図２に示すようなＰＩＤデジタル制御装置が知られている。
図２に示すように、ＰＩＤデジタル制御装置９は、アナログローパスフィルタ９１と、電圧／周波数変換器（Ｖ／Ｆ変換器）９２と、制御装置９３と、駆動信号発生回路９４とを備えて構成されている。
【０００９】
制御対象９０からのアナログ電圧の検出信号Ａ９１は、アナログローパスフィルタ９１により雑音成分が除去された後（除去後のアナログ信号をＡ９２で示す）、Ｖ／Ｆ変換器９２に入力され、周波数信号（ＦＭ信号）Ｂ９１に変換される。
制御装置９３は、Ｐ制御部９３１と、Ｉ制御部９３２と、Ｄ制御部９３３と、加減算部（図２では目標値生成部９３４）とを備えている。Ｖ／Ｆ変換器９２からのＦＭ信号Ｂ９１は、これらＰ制御部９３１、Ｉ制御部９３２およびＤ制御部９３３に入力される。
【００１０】
Ｉ制御部９３２は積分制御要素信号Ｃ９１を生成し、Ｄ制御部９３３は微分制御要素信号Ｃ９２を生成する。Ｉ制御部９３２およびＤ制御部９３３は、理想的な積分制御および微分制御を行う。
【００１１】
加減算部（図２では目標値生成部９３４）は、基準値ＮR0を設定できるように構成されており、入力した積分制御要素信号Ｃ９１および微分制御要素信号Ｃ９１から、基準値ＮR0を参照して、比例制御目標値ＮR*（Ｃ９１）を生成し、これをＰ制御部９３１に出力する。
【００１２】
Ｐ制御部９３１は比例制御目標値ＮR*（Ｃ９３）とＶ／Ｆ変換器９２の出力（ＦＭ信号Ｂ９１）とから制御信号Ｃ９４を生成する。
すなわち、制御対象のスイッチング周波数に比べて、応答が緩やかなので、制御装置９３の操作量（伝達関数）Ｋ（ｓ）は、次式で表される。
【００１３】
〔数２〕
Ｋ（ｓ）＝ＫP＋〔ＫI／ｓ＋ｓＫD〕ｅｘｐ（−ｓτ） ・・・（２）
上式において、ＫPは比例制御にかかる定数、ＫIは積分制御にかかる定数、ＫDは微分制御にかかる定数であり、ｓはラプラス演算子、τはＶ／Ｆ変換器９２，デジタル制御装置９３での遅れ時間（時定数）である。
【００１４】
駆動信号発生回路９４は、制御信号Ｃ９４からアナログ制御信号Ｄ９１を生成し、制御対象９０に送出する。なお、制御装置９３としてＣＰＵ，ＤＳＰを用いることができる。  また、駆動信号発生回路９４としてＰＷＭ信号発生器またはＰＦＭ信号発生器が用いられることもある。
【００１５】
図２のデジタル制御装置９では、上述したようにＩ制御部９３２は理想的な積分制御を行うことができるので定常偏差を生じない。一方、高速応答等、安定した制御のためにはＤ制御部９３３が必要となるが、Ｄ制御部９３３が理想的な微分動作を行うと、高周波数帯域で信号を処理することになるため、雑音を発したり、耐雑音特性が悪くなるという問題が生じる。
【００１６】
図３は制御対象９０がＤＣ−ＤＣコンバータ９０であり、Ｐ制御部９３１がデジタル比較回路９３１Ａ、Ｖ／Ｆ変換器９２が電圧制御発信器（ＶＣＯ）９２である場合のデジタル制御装置９の例を示している。
【００１７】
図３では、ＤＣ−ＤＣコンバータ９０の入力を直流電源ＶDとして示し、出力を負荷ＬＯＡＤとして示してある。以下、デジタル制御装置９の動作を説明する。
【００１８】
ＤＣ−ＤＣコンバータ９０の出力電圧ＶOUT（検出信号Ａ９１）が、アナログローパスフィルタ９１を介してＶＣＯ９２に取り込まれると、ＶＣＯ９２はアナログローパスフィルタ９１からの信号Ａ９２をＦＭ信号Ｂ９１に変調し、デジタル比較回路９３１Ａ、Ｉ制御部９３２、Ｄ制御部９３３に出力する。
【００１９】
制御部９３２は、ＦＭ信号Ｂ９１を内蔵のカウンタ（図示せず）に取り込む。Ｉ制御部９３２は、積分制御基準値ＮRIを入力しており、１検出期間を単位として、以下の式を演算し、これを積分制御要素信号Ｃ９１として加減算部（図２では目標値生成部９３４）に送出する。
【００２０】
〔数３〕
ＫI・Σ（Ｎk−ＮRI） ・・・（３）
（ただし、積分の範囲はｋ＝１〜ｎ）
を演算する。ここで、ＫIは、積分定数である。
【００２１】
Ｄ制御部９３３は、１リセット信号ＲＳＴDの期間内のＦＭ信号Ｂ９１を内蔵のカウンタ（図示せず）に取り込む。Ｄ制御部９３３は、１検出クロック前のＶＣＯ９２からのＦＭ信号Ｂ９１の値（具体的に個数）を記憶する記憶装置を備えており、１リセット信号ＲＳＴDの期間を単位として、以下の式を演算し、これを微分制御要素信号Ｃ９２として加減算部（図２では目標値生成部９３４）に送出する。
【００２２】
〔数４〕
ＫD・（Ｎn−Ｎn-1） ・・・（４）
ここで、Ｎnはｎ番目の検出期間（すなわち、ｎ番目のリセット信号ＲＳＴDが発生した後、ｎ＋１番目のリセット信号ＲＳＴDが発生するまでの間）における、ＶＣＯ９２の出力信号の個数である。ここで、ＫDは、微分定数である。
【００２３】
加減算部（図２では目標値生成部９３４）は、基準値ＮR0から、（３）式と（４）式との和を減算する。すなわち、以下の演算を行い、これを比例制御要素信号Ｃ９３としてＰ制御部９３１に出力する。
【００２４】
〔数５〕
ＮR0−〔ＫI・Σ（Ｎk−ＮRI）＋ＫD・（Ｎn−Ｎn-1）〕 ・・・（５）
Ｐ制御部９３１は、ｎ＋１番目の周期において、（５）式の値と、ＶＣＯ９２からのＦＭ信号Ｂ９１とを比較して制御信号Ｃ９４を生成する。
図４に、リセット信号ＲＳＴDと、ＶＣＯ９２の出力と、Ｐ制御部，Ｉ制御部，Ｄ制御部の各出力と、加減算部の出力との関係を示す。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、Ａ／Ｄ変換器に代えて周波数信号発生手段を用い、かつ微分制御回路および積分回路を用いずにデジタルローパスフィルタを用いることで高速な制御を行うことができる制御装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明のデジタル制御装置は、制御対象から取得したアナログ検出値を所定の周波数信号に変換して出力する周波数信号発生手段と、前記周波数信号発生手段からの周波数信号のパルス数を所定の検出期間を単位として入力し所定の値を発生するプログラム可能なデジタルローパスフィルタと、前記周波数信号発生手段から前記周波数信号を前記所定の検出期間で取得するとともに、前記デジタルローパスフィルタからひとつ前の検出期間で前記周波数信号のパルスのカウント値を取得し、前記周波数信号および前記周波数信号のパルスのカウント値に基づき、制御信号を前記制御対象に送出する比較信号送出手段と、を備えたことを特徴とする。
【００２７】
本発明のデジタル制御装置において、前記制御対象は電流および／または電圧の制御により駆動される装置であり、典型的には、直流−直流変換装置（ＤＣ−ＤＣコンバータ，チョッパ回路等）、直流／交流変換装置、交流／直流変換装置、交流／交流変換装置ある。
【００２８】
本発明のデジタル制御装置では、前記制御対象から取得したアナログ検出値を、前記制御対象の、出力電圧、出力電流、出力電力、入力電流、入力電圧、入力電力、前記制御対象の内部を流れる電流（リアクトルを流れる電流、スイッチ素子を流れる電流）のうちの少なくとも１つとすることができる。内部の電流値を制御パラメータの一つに含めることで、負荷電流等の変動やピーク値を早期に検出することができ、素早い応答が可能となる。
【００２９】
本発明のデジタル制御装置では、前記比較信号送出手段が、前記デジタルローパスフィルタからの前記所定の値を入力し所定の基準値との差分演算を行う目標値生成部と、前記目標値生成部により演算した差分信号と、前記周波数信号発生手段から取得した前記周波数信号とに基づきデジタル演算を行うデジタル比較部とを備えるように構成できる。
【００３０】
本発明のデジタル制御装置では、前記比較信号送出手段が、前記デジタルローパスフィルタからの前記所定の値を入力し所定の基準値との差分演算を行う２つの目標値生成部と、前記２つの目標値生成部により演算した２つの差分信号を上限目標値および下限目標値として、前記周波数信号発生手段から取得した前記周波数信号とに基づきデジタル演算を行う２つのデジタル比較部デジタル比較部とを備えるように構成できる。
本発明のデジタル制御装置では、前記並列運転される２つ以上の制御対象に適用することができる。
【発明の効果】
【００３１】
本発明では、制御信号の検出を高速な検出が可能な周波数信号発生手段により行い、かつノイズ発生の原因となる微分回路に代えてデジタルフィルタを使用しているので、従来困難であった高い周波数での実用的な制御が可能となる。
【発明を実施するための最良の形態】
【００３２】
図５は本発明の第１実施形態を示す説明図である。
図５において、制御装置１Ａは、アナログローパスフィルタ１１と、ＶＣＯ１２と、カウンタ１３と、プロセッサ１４Ａと、駆動信号発生回路１５とを備えている。プロセッサ１４Ａは、デジタル比較部１４１とデジタルローパスフィルタ（ＦＩＲ，ＩＩＲフィルタ等）１４２とを備えている。ＶＣＯ１２、カウンタ１３、デジタル比較部１４１およびデジタルローパスフィルタ１４２には、リセット信号ＲＳＴDが入力されている。また、デジタルローパスフィルタ１４２は、基準値ＮR1が設定できるように構成されている。
【００３３】
ＤＣ−ＤＣコンバータ１０からのアナログ電圧検出信号Ａ１１は、アナログローパスフィルタ１１により雑音成分が除去された後（除去後のアナログ信号をＡ１２で示す）、ＶＣＯ１２に入力される。なお、図５では、ＤＣ−ＤＣコンバータ１０の入力を直流電源ＶDで示し、負荷をＬＯＡＤで示してある。
【００３４】
ＶＣＯ１２は、アナログ信号Ａ１２を周波数信号Ｂ１１に変換し、デジタル比較部１４１に出力するとともにカウンタ１３に出力する。カウンタ１３は、周波数信号Ｂ１１のパルス数を計数し、デジタルローパスフィルタ１４２に出力する。デジタルローパスフィルタ１４２は、カウンタ１３からのカウント値Ｃ１１が設定した基準値ＮR1に達すると、当該基準値に相当するゲインＧ（Ｃ１２）をデジタル比較部１４１に出力する。
【００３５】
デジタルローパスフィルタ１４２の周波数−利得（ｆ−Ｇ）特性の概略を、図１１（Ａ）〜図１１（Ｃ）に示す。
【００３６】
デジタル比較部１４１は、デジタルローパスフィルタ１４２から入力したゲインＧ（Ｃ１２）と、ＶＣＯ１２から入力した周波数信号Ｂ１１とからデジタル駆動信号Ｃ１３を生成し、これを駆動信号発生回路１５に出力する。駆動信号発生回路１５は、アナログ駆動信号Ｄ１１をＤＣ−ＤＣコンバータ１０に出力する。
【００３７】
図６は、本発明の第２実施形態を示す説明図である。図６では、図５に示したデジタル制御装置１Ａに代えてデジタル制御装置１Ｂが設けられている。デジタル制御装置１Ｂのプロセッサ１４Ｂは、デジタル比較部１４１と、デジタルローパスフィルタ１４２と、リセット信号ＲＳＴDで動作する目標値生成部１４３とを備えている。第２実施形態では、デジタル比較部１４１は、実質上、Ｐ制御部として機能することができる。また、目標値生成部１４３は、典型的には加減算回路であり、基準値ＮR2を設定できるように構成されており、デジタルローパスフィルタ１４２から取得したゲインＧ（Ｃ１２）から、基準値ＮR2を参照して目標値ＮR*（Ｃ１４）を生成し、これをデジタル比較部１４１に出力する。
【００３８】
デジタル比較部１４１は目標値ＮR*（Ｃ１４）とＶＣＯ２２１の出力Ｂ１１とから制御信号Ｃ１３を生成し、これを駆動信号発生回路１５に出力する。駆動信号発生回路１５は、制御信号Ｃ１３からアナログ駆動信号Ｄ１１を生成し、これをＤＣ−ＤＣコンバータ２０に出力する。
【００３９】
図５および図６では、ＤＣ−ＤＣコンバータ１０の出力電圧ＶOUTを検出して制御対象１０を制御したが、ＤＣ−ＤＣコンバータ１０のリアクトル等を流れる電流を検出して制御対象１０を制御するようにもできる。
【００４０】
図７は本発明の第３実施形態を示す説明図である。図７のデジタル制御装置２Ａは、アナログローパスフィルタ２１１，２１２と、ＶＣＯ２２１，２２２と、カウンタ２３と、プロセッサ２４Ａと、駆動信号発生回路２５とアナログ加算器２６とを備えている。第３実施形態では、制御対象であるＤＣ−ＤＣコンバータ２０のリアクトル電流値ＩLを検出することにより、制御応答を最適化できる。なお、図７では、ＤＣ−ＤＣコンバータ２０の入力を直流電源ＶDで示し、負荷をＬＯＡＤで示してある。
【００４１】
プロセッサ２４Ａは、デジタル比較部２４１とデジタルローパスフィルタ２４２とを備えている。ＶＣＯ２２１，２２、カウンタ２３、デジタル比較部２４１、デジタルローパスフィルタ２４２およびアナログ加算器２６には、リセット信号ＲＳＴD（検出期間：ＴD）が入力されている。また、デジタルローパスフィルタ２４２は、基準値ＮR1を設定できるように構成されている。
【００４２】
ＤＣ−ＤＣコンバータ２０からのアナログ電圧の検出信号Ａ２１１は、アナログローパスフィルタ２１１により雑音成分が除去された後（除去後のアナログ電圧信号をＡ２２１で示す）、アナログ加算器２６およびＶＣＯ２２２に入力される。また、ＤＣ−ＤＣコンバータ２０からのアナログ電流の検出信号Ａ２１２は、アナログローパスフィルタ２１２により雑音成分が除去された後（除去後のアナログ電流信号をＡ２２２で示す）、アナログ加算器２６に入力される。
【００４３】
アナログ加算器２６は、アナログ電圧信号Ａ２２１と、アナログ電流信号Ａ２２２とを加算し、これをアナログ信号Ａ２３３としてＶＣＯ２２１に出力する。ＶＣＯ２２１は、アナログ信号Ａ２３３を周波数信号Ｂ２２に変換してデジタル比較部１４１に出力する。
【００４４】
ＶＣＯ２２２は、アナログ電圧信号Ａ２２１を周波数信号Ｂ２１に変換し、カウンタ２３に出力する。カウンタ２３は、カウント値（Ｃ２１）をデジタルローパスフィルタ２４２に出力する。デジタルローパスフィルタ２４２は、カウンタ２３からのカウント値Ｃ２１が設定した基準値ＮR1に達すると、当該基準値に相当するゲインＧ（Ｃ２２）をデジタル比較部２４１に出力する。
【００４５】
デジタルローパスフィルタ２４２の周波数−利得（ｆ−Ｇ）特性は、図１１（Ａ）〜図１１（Ｃ）に示したものと同様のものを採用できる。
【００４６】
デジタル比較部２４１は、デジタルローパスフィルタ２４２から入力したゲインＧ（Ｃ２２）と、ＶＣＯ２２１から入力した信号Ｂ２１とからデジタル駆動信号Ｃ２３を生成し、これを駆動信号発生回路２５に出力する。駆動信号発生回路２５は、アナログ駆動信号Ｄ２１をＤＣ−ＤＣコンバータ２０に出力する。
【００４７】
図８は本発明の第４実施形態を示す説明図である。図８では、図７に示したデジタル制御装置２Ａに代えてデジタル制御装置２Ｂが設けられている。デジタル制御装置２Ｂのプロセッサ２４Ｂは、デジタル比較部２４１と、デジタルローパスフィルタ２４２と、リセット信号ＲＳＴDで動作する目標値生成部２４３とを備えている。第４実施形態では、デジタル比較部２４１は、実質上、Ｐ制御部として機能することができる。また、目標値生成部２４３は基準値ＮR2を設定できるように構成されており、デジタルローパスフィルタ２４２から取得したゲインＧ（Ｃ２２）から、基準値ＮR2を参照して目標値ＮR*（Ｃ２４）を生成し、これをデジタル比較部２４１に出力する。
【００４８】
デジタル比較部２４１は目標値ＮR*（Ｃ２４）とＶＣＯ２２１の出力Ｂ２２とから制御信号Ｃ２３を生成し、これを駆動信号発生回路２５に出力する。駆動信号発生回路２５は、制御信号Ｃ２３からアナログ駆動信号Ｄ２１を生成し、これをＤＣ−ＤＣコンバータ２０に出力する。
【００４９】
図７および図８では、ＤＣ−ＤＣコンバータ２０の出力電圧ＶOUTおよびリアクトル電流値ＩLを検出し、出力電圧ＶOUTの値をデジタルローパスフィルタ２４２に入力して主制御を行うとともに、アナログ加算器２６により、リアクトル電流値ＩLの値を出力電圧ＶOUTの検出値に加減算して制御対象２０を制御した。リアクトル電流ＩLの値をデジタルローパスフィルタに入力して主制御を行うとともに、アナログ加算器により、出力電圧ＶOUTの値をリアクトル電流値ＩLの検出値に加減算して制御対象２０を制御するようにもできる。
【００５０】
図９は本発明の第５実施形態を示す説明図である。図９のデジタル制御装置３は、アナログローパスフィルタ３１１，３１２と、ＶＣＯ３２１，３２２と、カウンタ３３と、プロセッサ３４と、駆動信号発生回路３５とを備えている。
【００５１】
プロセッサ３４は、デジタル比較部３４１１，３４１２と、デジタルローパスフィルタ３４２と、目標値生成部３４３１，３４３２とを備えている。図９のデジタル制御装置３は、原理的には可変周波数制御によりＤＣ−ＤＣコンバータ３０を制御する。なお、図９では、ＤＣ−ＤＣコンバータ３０の入力を直流電源ＶDで示し、負荷をＬＯＡＤで示してある。
【００５２】
ＶＣＯ３２１，３２２、カウンタ３３、デジタル比較部３４１１，３４１２、デジタルローパスフィルタ３４２および目標値生成部３４３１，３４３２には、リセット信号ＲＳＴDが入力されている。第５実施形態では、デジタル比較部３４１１，３４１２は、実質上、Ｐ制御部として機能することができる。また、デジタルローパスフィルタ３４２は、基準値ＮR1を設定できるように構成され、目標値生成部３４３１，３４３２は、上限の基準値ＮR21，下限の基準値ＮR22を設定できるように構成されている。
【００５３】
ＤＣ−ＤＣコンバータ３０からのアナログ電圧検出信号Ａ３１１は、アナログローパスフィルタ３１１により雑音成分が除去された後（除去後のアナログ電圧信号をＡ３２１で示す）、ＶＣＯ３２１に入力される。ＶＣＯ３２１は、アナログ信号Ａ３２１を周波数信号Ｂ３１１に変換してカウンタ３３に出力する。
【００５４】
また、ＤＣ−ＤＣコンバータ３０からのアナログ電流検出信号Ａ３１２は、アナログローパスフィルタ３１２により雑音成分が除去された後（除去後のアナログ電流信号をＡ３２２で示す）、ＶＣＯ３２２に入力される。ＶＣＯ３２２は、アナログ信号Ａ３２２を周波数信号Ｂ３１２に変換してデジタル比較部３４１１，３４１２に出力する。
【００５５】
カウンタ３３は、カウント値（Ｃ３１）をデジタルローパスフィルタ３４２に出力する。デジタルローパスフィルタ３４２は、カウンタ３３からのカウント値Ｃ３１が、設定した基準値ＮR1に達すると、当該基準値に相当するゲインＧ（Ｃ３２）を目標値生成部３４３１，３４３２に出力する。
【００５６】
目標値生成部３４３１が出力する値は、上限基準値ＮR21が、デジタルローパスフィルタ３４２の出力Ｃ３２により補正された目標値ＮR(1)*であり、目標値生成部３４３２が出力する値は、下限基準値ＮR22が、デジタルローパスフィルタ３４２の出力Ｃ３２により補正された目標値ＮR(2)*である。
【００５７】
デジタル比較部３４１１は、目標値生成部３４３１から受け取った上限目標値ＮR(1)*と、ＶＣＯ３２２から入力した信号とからデジタル駆動信号Ｃ３４１（制御スイッチオフ指令）を生成し、これを駆動信号発生回路３５に出力する。また、デジタル比較部３４１２は、目標値生成部３４３２から受け取った下限目標値ＮR(2)*と、ＶＣＯ３２１から入力した信号とからデジタル駆動信号Ｃ３４２（制御スイッチオン指令）を生成し、これを駆動信号発生回路３５に出力する。デジタルローパスフィルタ３４２の周波数−利得（ｆ−Ｇ）特性は、図１１（Ａ）〜図１１（Ｃ）に示したものを採用することができる。
【００５８】
図１０に、ＤＣ−ＤＣコンバータ３０のアナログ電流（B３２１に対応する）と、ＤＣ−ＤＣコンバータ３０のアナログ電流の上限目標値ＩU（上限目標値ＮR(1)*に対応する）と、下限目標値ＩL（下限目標値ＮR(2)*に対応する）との関係を示す。また、図１０に、ＤＣ−ＤＣコンバータ３０のアナログ電流の平均目標値Iavを示す。
駆動信号発生回路３５は、アナログ駆動信号Ｄ３１をＤＣ−ＤＣコンバータ３０に出力する。
【００５９】
図１２は、２つのＤＣ−ＤＣコンバータ５０１および５０２を本発明のデジタル制御装置（符号５で示す）または従来のデジタル制御装置９（図３参照）により制御する例を示している。ＤＣ−ＤＣコンバータ５０１，５０２の出力端子にはそれぞれ逆阻止用のダイオード（Ｄ１，Ｄ２）が接続されている。ＤＣ−ＤＣコンバータ５０１の出力電圧をＶ1で出力電流をＩ1で示し、ＤＣ−ＤＣコンバータ５０２の出力電圧をＶ2で出力電流をＩ2で示し、負荷（ＬＯＡＤ）の電圧をＶ3で電流をＩ3で示してある。また、デジタル制御装置５または９からＤＣ−ＤＣコンバータ５０１，５０２に送出される制御信号をＤＳ１，ＤＳ２で示す。
【００６０】
まず、図３に示した従来のＰＩＤデジタル制御装置により、図１２に示した並列運転を行う場合を、図１３（Ａ−１），（Ａ−２）により説明する。図１３（Ａ−１）は、各ＤＣ−ＤＣコンバータ５０１，５０２の制御特性（電圧−電流特性）を示している。図３に示した従来のＰＩＤデジタル制御装置９では、Ｉ制御部９３３は理想的な積分動作を行うので定常偏差が生じない。したがって、出力電圧Ｖ1，Ｖ2は、出力電流Ｉ1，Ｉ2がカットオフするまでは一定となる。
【００６１】
このため、図１３（Ａ−２）に示すように、負荷（ＬＯＡＤ）の電流Ｉ3が制御装置ＤＣ−ＤＣコンバータ５０１の電流制限値（図１２ではＩMAX）に達するまではＤＣ−ＤＣコンバータ５０１のみが動作し、電流Ｉ3がＤＣ−ＤＣコンバータ５０１の電流制限値ＩMAXを超えるとＤＣ−ＤＣコンバータ５０２が動作する。
【００６２】
つぎに、本実施形態におけるデジタル制御装置により、図１２に示した並列運転を行う場合を、図１３（Ｂ−１），（Ｂ−２）により説明する。図１３（Ｂ−１）は、各ＤＣ−ＤＣコンバータ５０１，５０２の制御特性（電圧−電流特性）を示している。本発明のデジタル制御装置５では、デジタルフィルタが定常偏差を生じさせる。したがって、出力電圧Ｖ1，Ｖ2は、出力電流Ｉ1，Ｉ2の増大にしたがって垂下する特性を呈する。
【００６３】
このため、図１３（Ｂ−２）に示すように、負荷（ＬＯＡＤ）にはＤＣ−ＤＣコンバータ５０１，５０２の双方から平均して電流Ｉ1，Ｉ2が出力される。
【図面の簡単な説明】
【００６４】
【図１】従来のＰＩＤデジタル制御装置を示す図である。
【図２】Ａ／Ｄ変換器を備えない従来のＰＩＤデジタル制御装置を示す図である。
【図３】図２の従来のＰＩＤデジタル制御装置をより具体的に示す図である。
【図４】図３のＰＩＤデジタル制御装置の各部の出力の関係を示す図である。
【図５】本発明の第１実施形態を示す説明図である。
【図６】本発明の第２実施形態を示す説明図である。
【図７】本発明の第３実施形態を示す説明図である。
【図８】本発明の第４実施形態を示す説明図である。
【図９】本発明の第５実施形態を示す説明図である。
【図１０】第５実施形態の動作説明図である。
【図１１】（Ａ）〜（Ｃ）は、デジタルローパスフィルタの周波数−利得（ｆ−Ｇ）特性の例示す図である。
【図１２】２つのＤＣ−ＤＣコンバータをデジタル制御装置により制御する場合の説明図である。
【図１３】（Ａ−１），（Ａ−２）は２つのＤＣ−ＤＣコンバータを従来の制御装置により制御する場合の電圧−電流特性図、（Ｂ−１），（Ｂ−２）２つのＤＣ−ＤＣコンバータを本発明の制御装置により制御する場合の電圧−電流特性図である。
【符号の説明】
【００６５】
１Ａ，１Ｂ、２Ａ，２Ｂ，３，５ デジタル制御装置
１０，２０、３０ ＤＣ−ＤＣコンバータ
１１，３１，２１１，２１２ アナログローパスフィルタ
１２，２２１，２２２，３２１，３２２ ＶＣＯ
１３，２３，３３ カウンタ
１４Ａ，１４Ｂ，２４Ａ，２４Ｂ，３４ プロセッサ
１５，２５ 駆動信号発生回路
２６ アナログ加算器
１４１，２４１，３４１，３４１１，３４１２ デジタル比較部
１４２，２４２，３４２ デジタルローパスフィルタ
１４３，２４３，３４３１，３４３２ 目標値生成部
５０１，５０２ ＤＣ−ＤＣコンバータ
ＬＯＡＤ  負荷
【図１】
0004624706.tif 000002
【図２】
0004624706.tif 000003
【図３】
0004624706.tif 000004
【図４】
0004624706.tif 000005
【図５】
0004624706.tif 000006
【図６】
0004624706.tif 000007
【図７】
0004624706.tif 000008
【図８】
0004624706.tif 000009
【図９】
0004624706.tif 000010
【図１０】
0004624706.tif 000011
【図１１】
0004624706.tif 000012
【図１２】
0004624706.tif 000013
【図１３】
0004624706.tif 000014