(57)【特許請求の範囲】
【請求項１】
第１電源電圧に対応する入力信号を第２電源電圧に対応するレベルに変換して出力するレベルシフト回路であって、
前記入力信号を反転して反転入力信号を生成するインバータと、
第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮチャネルＭＯＳトランジスタと、
出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮチャネルＭＯＳトランジスタと、
第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰチャネルＭＯＳトランジスタと、
第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰチャネルＭＯＳトランジスタと、
前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、
前記第１の抵抗に並列接続され、前記第１ノードの信号でオン／オフされる第３のＮチャネルＭＯＳトランジスタと、
前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、
前記第２の抵抗に並列接続され、前記第２ノードの信号でオン／オフされる第４のＮチャネルＭＯＳトランジスタとを備え、
前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴とするレベルシフト回路。
【請求項２】
第１電源電圧に対応する入力信号を第２電源電圧に対応するレベルに変換して出力するレベルシフト回路であって、
前記入力信号を反転して反転入力信号を生成するインバータと、
第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮチャネルＭＯＳトランジスタと、
出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮチャネルＭＯＳトランジスタと、
第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰチャネルＭＯＳトランジスタと、
第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰチャネルＭＯＳトランジスタと、
前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰチャネルＭＯＳトランジスタと、
前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、
前記第１の抵抗に並列接続され、前記入力信号でオン／オフされる第３のＮチャネルＭＯＳトランジスタと、
前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、
前記第２の抵抗に並列接続され、前記反転入力信号でオン／オフされる第４のＮチャネルＭＯＳトランジスタとを備え、
前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路、特に信号変化時における貫通電流の削減に関するものである。
【背景技術】
【０００２】
図２は、従来のレベルシフト回路の構成図である。
このレベルシフト回路は、電源電圧ＶＤＤ（例えば、５Ｖ）で動作する論理回路の信号ＩＮを入力して、電源電圧ＶＣＣ（例えば、２０Ｖ）で動作する論理回路の信号ＯＵＴとして出力するものである。
【０００３】
信号ＩＮは、電源電圧ＶＤＤで動作するインバータ１，２で順次反転され、これらのインバータ１，２の出力信号が、それぞれＮＭＯＳ３，４のゲートに与えられている。ＮＭＯＳ３，４のソースは接地電圧ＧＮＤに接続され、ドレインはそれぞれノードＮ１，Ｎ２に接続され、これらのノードＮ１，Ｎ２が、ＰＭＯＳ５，６を介して電源電圧ＶＣＣに接続されている。ＰＭＯＳ６のゲートはノードＮ１に接続され、ＰＭＯＳ５のゲートはノードＮ２に接続されている。そして、ノードＮ２の信号が、電源電圧ＶＣＣで動作するインバータ７で反転され、信号ＯＵＴとして出力されるようになっている。
【０００４】
次に動作を説明する。
信号ＩＮがレベル“Ｌ”（＝ＧＮＤ）のとき、ＮＭＯＳ３のゲートにはレベル“Ｈ”（＝ＶＤＤ）が印加されるので、このＮＭＯＳ３はオン状態となってノードＮ１は“Ｌ”である。一方、ＮＭＯＳ４のゲートには“Ｌ”が印加されるので、このＮＭＯＳ４はオフ状態である。ノードＮ１が“Ｌ”であるので、ＰＭＯＳ６はオン状態となり、ノードＮ２は“Ｈ”（＝ＶＣＣ）となる。これにより、ＰＭＯＳ５はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、“Ｌ”の信号ＯＵＴが出力される。
【０００５】
ここで信号ＩＮが“Ｌ”から“Ｈ”（＝ＶＤＤ）に変化すると、まず信号ＩＮがインバータ１で反転されてＮＭＯＳ３のゲートに印加される信号が“Ｌ”に変化する。更に、インバータ１の出力信号がインバータ２で反転され、ＮＭＯＳ４のゲートに印加される信号が“Ｈ”に変化する。
【０００６】
ＮＭＯＳ３のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ３はオフ状態となる。更に、ＮＭＯＳ４のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ４がオン状態となり、ノードＮ２は“Ｌ”に変化する。これにより、ＰＭＯＳ５はオン状態となってノードＮ１は“Ｈ”（＝ＶＣＣ）に変化し、更にこのノードＮ１が“Ｈ”に変化したことにより、ＰＭＯＳ６はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、信号ＯＵＴは“Ｈ”に変化する。
【０００７】
信号ＩＮが“Ｈ”から“Ｌ”に変化するときの動作もほぼ同様である。
まず信号ＩＮがインバータ１で反転されてＮＭＯＳ３のゲートに印加される信号が“Ｈ”に変化する。更に、インバータ１の出力信号がインバータ２で反転され、ＮＭＯＳ４のゲートに印加される信号が“Ｌ”に変化する。
【０００８】
ＮＭＯＳ３のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ３はオン状態となり、ノードＮ１は“Ｌ”に変化する。更に、ＮＭＯＳ４のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ４はオフ態となる。これにより、ＰＭＯＳ６はオン状態となってノードＮ２は“Ｈ”（＝ＶＣＣ）に変化し、更にこのノードＮ２が“Ｈ”に変化したことにより、ＰＭＯＳ５はオフ状態となる。ノードＮ２の信号は、インバータ７で反転され、信号ＯＵＴは“Ｌ”に変化する。
【０００９】
【特許文献１】特開平５−２８４００５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記レベルシフト回路は、次のような課題があった。
信号ＩＮが“Ｌ”から“Ｈ”に変化し、ＮＭＯＳ３のゲートに印加される信号が“Ｌ”に変化すると、このＮＭＯＳ３はオフ状態となる。この時点では、他のトランジスタＮＭＯＳ４及びＰＭＯＳ５，６の状態は変化していない。次にインバータ２の出力信号が“Ｈ”に変化してＮＭＯＳ４がオン状態となる。この時点で、ＰＭＯＳ６とＮＭＯＳ４が共にオン状態となり、電源電圧ＶＣＣから接地電圧ＧＮＤに貫通電流が流れる。その後、ＰＭＯＳ５がオン状態となり、ノードＮ１が“Ｈ”になり、ＰＭＯＳ６はオフ状態となるので、貫通電流は停止する。
【００１１】
また、信号ＩＮが“Ｈ”から“Ｌ”に変化したときには、電源電圧ＶＣＣからＰＭＯＳ５とＮＭＯＳ３を通って、接地電圧ＧＮＤへ瞬間的な貫通電流が流れる。このような貫通電流により、無駄に電力が消費されるという問題があった。
【００１２】
本発明は、レベルシフト回路の信号変化時における貫通電流の削減を目的としたものである。
【課題を解決するための手段】
【００１３】
本発明のレベルシフト回路は、第１電源電圧に対応する入力信号を反転して反転入力信号を生成するインバータと、第１ノードと共通電位の間に接続され、前記入力信号でオン／オフされる第１のＮＭＯＳと、出力信号が出力される第２ノードと前記共通電位の間に接続され、前記反転入力信号でオン／オフされる第２のＮＭＯＳと、第３ノードと前記第１ノードの間に接続され、前記第２ノードの信号でオン／オフされる第１のＰＭＯＳと、第４ノードと前記第２ノードの間に接続され、前記第１ノードの信号でオン／オフされる第２のＰＭＯＳと、第２電源電圧と前記第３ノードの間に接続され、第５ノードの信号でオン／オフされる第３のＰＭＯＳと、前記第２電源電圧と前記第４ノードの間に接続され、第６ノードの信号でオン／オフされる第４のＰＭＯＳと、前記入力信号が変化する直前に前記第２電源電圧となり、該入力信号の変化が完了した後で前記共通電位に戻る制御信号が一端に与えられ、他端が前記第５ノードに接続された第１の抵抗と、前記第１の抵抗に並列接続され、前記第１ノードの信号でオン／オフされる第３のＮＭＯＳと、前記制御信号が一端に与えられ、他端が前記第６ノードに接続された第２の抵抗と、前記第２の抵抗に並列接続され、前記第２ノードの信号でオン／オフされる第４のＮＭＯＳとを備え、前記第１ノード及び第２ノードの信号の立ち下がりは前記入力信号の変化のタイミングに対応し、その立ち上がりは前記制御信号の立ち下がりのタイミングに対応することを特徴としている。
【発明の効果】
【００１４】
本発明では、第３及び第４ノードと第２電源電圧の間に、第３及び第４のＰＭＯＳをそれぞれ挿入し、これらの第３及び第４のＰＭＯＳを、常時は共通電位で入力信号の変化時に第２電源電圧となる制御信号でオン／オフ制御するようにしている。これにより、入力信号の変化時の貫通電流を削減することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
第３のＮＭＯＳを入力信号でオン／オフ制御し、第４のＮＭＯＳを前記反転入力信号でオン／オフ制御するようにしても良い。
【００１６】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１７】
図１は、本発明の実施例１を示すレベルシフト回路の構成図である。
このレベルシフト回路１０ｉ（但し、ｉ＝１〜ｎ）は、図示しないタイミング制御回路から第１の電源電圧ＶＤＤ（例えば、５Ｖ）に対応する入力信号ＩＮｉが与えられ、これを第２の電源電圧ＶＣＣ（例えば、２０Ｖ）に対応する出力信号ＯＵＴｉに変換して出力するものである。なお、タイミング制御回路からは、入力信号ＩＮｉと共に、この入力信号ＩＮｉが“Ｌ”から“Ｈ”へ、及び“Ｈ”から“Ｌ”へ変化するタイミングの間、“Ｈ”となる制御信号ＳＩが出力されるようになっている。
【００１８】
レベルシフト回路１０ｉは、いずれも同様の構成で、例えばレベルシフト回路１０１に示すように、電源電圧ＶＤＤで動作して入力信号ＩＮｉを順次反転する縦続接続されたインバータ１１，１２を有している。インバータ１１，１２の出力側は、それぞれＮＭＯＳ１３，１４のゲートに接続されている。ＮＭＯＳ１３，１４のソースは共通電位である接地電圧ＧＮＤに接続され、ドレインはそれぞれノードＮＡ，ＮＢに接続されている。ノードＮＡは直列接続されたＰＭＯＳ１５，１６を介して、ノードＮＢは直列接続されたＰＭＯＳ１７，１８を介して、それぞれ電源電圧ＶＣＣに接続されている。
【００１９】
ＰＭＯＳ１５のゲートはノードＮＢに接続され、ＰＭＯＳ１７のゲートはノードＮＡに接続されている。ＰＭＯＳ１６のゲートには、並列接続された抵抗１９とＮＭＯＳ２０を介して制御信号ＳＯが与えられ、ＰＭＯＳ１８のゲートには、並列接続された抵抗２１とＮＭＯＳ２２を介して同じ制御信号ＳＯが与えられるようになっている。これらのＮＭＯＳ２０，２２のゲートは、それぞれノードＮＡ，ＮＢに接続されている。そして、ノードＮＢの信号が、電源電圧ＶＣＣで動作するインバータ２３で反転され、出力信号ＯＵＴとして出力されるようになっている。
【００２０】
なお、制御信号ＳＯは、タイミング制御回路から出力される制御信号ＳＩのレベルを、従来のレベルシフト回路と同様の構成の制御回路３０を用いて、電源電圧ＶＣＣに対応するレベルに変換したものである。
【００２１】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００２２】
図３の時刻Ｔ０において、入力信号ＩＮ１が“Ｌ”（＝ＧＮＤ）で安定しているとき、制御信号ＳＩ，ＳＯも“Ｌ”である。従って、ＰＭＯＳ１６，１８のゲートに与えられる信号ＳＣ，ＳＤは、それぞれ抵抗１９，２１を介して“Ｌ”となり、これらのＰＭＯＳ１６，１８はオン状態となっている。
【００２３】
ＮＭＯＳ１３のゲートには“Ｈ”（＝ＶＤＤ）が印加されるので、このＮＭＯＳ１３はオン状態となってノードＮＡの信号ＳＡは“Ｌ”である。一方、ＮＭＯＳ１４のゲートには“Ｌ”が印加されるので、このＮＭＯＳ１４はオフ状態である。ノードＮＡが“Ｌ”であるので、ＰＭＯＳ１７はオン状態となり、ノードＮＢの信号ＳＢは“Ｈ”（＝ＶＣＣ）である。これにより、ＰＭＯＳ１５はオフ状態となる。ノードＮＢの信号は、インバータ２３で反転され、“Ｌ”の出力信号ＯＵＴが出力される。
【００２４】
入力信号ＩＮ１が“Ｌ”から“Ｈ”への立ち上がる場合、この入力信号ＩＮ１の立ち上がりに先立ち、時刻Ｔ１において，制御信号ＳＩが“Ｈ”（＝ＶＤＤ）になる。制御信号ＳＩは制御回路３０でレベルシフトされ、制御信号ＳＯが“Ｈ”（＝ＶＣＣ）となる。このとき、ノードＮＡの信号ＳＡは“Ｌ”であるので、ＮＭＯＳ２０はオフ状態となっている。制御信号ＳＯは抵抗１９を介してＰＭＯＳ１６のゲートに与えられるので、信号ＳＣは比較的大きな時定数で“Ｌ”から“Ｈ”に変化する。一方、ノードＮＢの信号ＳＢは“Ｈ”であるので、ＮＭＯＳ２２はオン状態となっている。従って、制御信号ＳＯは、並列接続された抵抗２１とＮＭＯＳ２２を介してＰＭＯＳ１８のゲートに与えられるので、信号ＳＤは比較的小さな時定数で“Ｌ”から“Ｈ”に変化する。
【００２５】
信号ＳＣ，ＳＤが“Ｈ”に変化し、ＰＭＯＳ１６，１８がオフ状態になった後、時刻Ｔ２において、入力信号ＩＮ１が“Ｌ”から“Ｈ”（＝ＶＤＤ）に立ち上がると、まず入力信号ＩＮ１がインバータ１１で反転されてＮＭＯＳ１３のゲートに印加される信号が“Ｌ”に変化する。更に、インバータ１１の出力信号がインバータ１２で反転され、ＮＭＯＳ１４のゲートに印加される信号が“Ｈ”に変化する。
【００２６】
ＮＭＯＳ１３のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ１３はオフ状態となる。更に、ＮＭＯＳ１４のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ１４がオン状態となり、ノードＮＢは“Ｈ”から“Ｌ”に変化する。これにより、ＰＭＯＳ１５はオン状態となる。ＰＭＯＳ１６がオフ状態となっているので、ノードＮＡは“Ｌ”のまま、電源電圧ＶＣＣ及び接地電圧ＧＮＤから切断されて浮遊状態となる。
【００２７】
入力信号ＩＮ１が完全に立ち上がった後、時刻Ｔ３において、制御信号ＳＯが“Ｌ”となる。このとき、ノードＮＡの信号ＳＡとノードＮＢの信号ＳＢは共に“Ｌ”であるので、ＮＭＯＳ２０，２２は共にオフ状態となっている。制御信号ＳＯは、抵抗２１を介してＰＭＯＳ１８のゲートに与えられる。一方、制御信号ＳＯは、最初は抵抗１９を介してＰＭＯＳ１６のゲートにも与えられる。しかし、ＮＭＯＳ２０が徐々にオン状態になるため、途中からは抵抗１９とＮＭＯＳ２０を介して与えられる。これにより、信号ＳＣの方が信号ＳＤよりも速く遷移する。従って、ＰＭＯＳ１６のほうがＰＭＯＳ１８よりも速くオン状態になる。ＰＭＯＳ１６がオン状態になると、ノードＮＡの信号ＳＡが“Ｈ”となり、ＰＭＯＳ１７がオフ状態になる。
【００２８】
入力信号ＩＮ１が“Ｈ”から“Ｌ”への立ち下がる場合も同様である。即ち、入力信号ＩＮ１の立ち下がりに先立ち、時刻Ｔ４において，制御信号ＳＩが“Ｈ”になり制御回路３０でレベルシフトされ、制御信号ＳＯが“Ｈ”となる。
【００２９】
信号ＳＣ，ＳＤが“Ｈ”に変化し、ＰＭＯＳ１６，１８がオフ状態になった後、時刻Ｔ５において、入力信号ＩＮ１が“Ｈ”から“Ｌ”に立ち下がると、まず入力信号ＩＮ１がインバータ１１で反転されてＮＭＯＳ１３のゲートに印加される信号が“Ｈ”に変化し、更にインバータ１２で反転されて、ＮＭＯＳ１４のゲートに印加される信号が“Ｌ”に変化する。
【００３０】
ＮＭＯＳ１３のゲートに“Ｈ”が印加されたことにより、このＮＭＯＳ１３はオン状態となり、ノードＮＡは“Ｈ”から“Ｌ”に変化する。これにより、ＰＭＯＳ１７はオン状態となる。更に、ＮＭＯＳ１４のゲートに“Ｌ”が印加されたことにより、このＮＭＯＳ１４がオフ状態となる。しかし、ＰＭＯＳ１８がオフ状態となっているので、ノードＮＢは“Ｌ”のまま、電源電圧ＶＣＣ及び接地電圧ＧＮＤから切断されて浮遊状態となる。
【００３１】
入力信号ＩＮ１が完全に立ち下がった後、時刻Ｔ６において、制御信号ＳＯが“Ｌ”となる。このとき、ノードＮＡの信号ＳＡとノードＮＢの信号ＳＢは共に“Ｌ”であるので、ＮＭＯＳ２０，２２は共にオフ状態となっている。制御信号ＳＯは、抵抗１９を介してＰＭＯＳ１６のゲートに与えられる。一方、制御信号ＳＯは、最初は抵抗２１を介してＰＭＯＳ１８のゲートにも与えられる。しかし、ＮＭＯＳ２２が徐々にオン状態になるため、途中からは抵抗２１とＮＭＯＳ２２を介して与えられる。これにより、信号ＳＣの方が信号ＳＤよりも速く遷移する。従って、ＰＭＯＳ１８のほうがＰＭＯＳ１６よりも速くオン状態になる。ＰＭＯＳ１８がオン状態になると、ノードＮＢの信号ＳＢが“Ｈ”となり、ＰＭＯＳ１５がオフ状態になる。
【００３２】
以上のように、この実施例１のレベルシフト回路１０１は、ノードＮＡが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１３がオフ状態であるため、このＮＭＯＳ１３を通る経路に貫通電流が発生しない。またその際、ＮＭＯＳ２０がオン状態となるので、信号ＳＣの方が信号ＳＤよりも速く立ち下がることになる。これにより、ノードＮＡの立ち上がり時間が従来に比べて速くなり、ＰＭＯＳ１７を素早くオフするため、ＮＭＯＳ１４を通る経路に発生する貫通電流も低減する。
【００３３】
同様に、ノードＮＢが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１４がオフ状態であるため、このＮＭＯＳ１４を通る経路に貫通電流が発生しない。またその際、ＮＭＯＳ２２がオン状態となるので、信号ＳＤの方が信号ＳＣよりも速く立ち下がることになる。これにより、ノードＮＢの立ち上がり時間が従来に比べて速くなり、ＰＭＯＳ１５を素早くオフするため、ＮＭＯＳ１３を通る経路に発生する貫通電流も低減するという利点がある。
【００３４】
なお、上記実施例１では、電源電圧ＶＤＤに対応した制御信号ＳＩをレベルシフトして、電源電圧ＶＣＣに対応する制御信号ＳＯを生成するために、従来方式のレベルシフト回路で構成された制御回路３０を有している。このため、制御信号ＳＩが変化する時に、制御回路３０で発生する貫通電流を避けることができない。しかしながら、複数のレベルシフト回路１０１〜１０ｎを共通の制御信号ＳＯで制御することにより、これらの複数のレベルシフト回路１０１〜１０ｎの貫通電流を抑制することができる。従って、複数のレベルシフト回路１０１〜１０ｎを共通の制御信号ＳＯで制御する場合に、貫通電流の総量を低減することが可能になる。
【００３５】
なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  電源電圧をＶＤＤ（＝５Ｖ）からＶＣＣ（＝２０Ｖ）へ上昇させるレベルシフト回路を説明したが、接地電圧をＧＮＤ（＝０Ｖ）から負電圧（例えば、−２０Ｖ）に下げるレベルシフト回路にも同様に適用することができる。
（２）  抵抗１９，２１に代えて、トランジスタを用いることもできる。
（３）  インバータ１１，２３は、単なるバッファであるので省略することができる。
【実施例２】
【００３６】
図４は、本発明の実施例２を示すレベルシフト回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３７】
このレベルシフト回路は、図１中のＮＭＯＳ２０，２２に代えて、ゲートの接続箇所を変更したＮＭＯＳ２０Ａ，２２Ａを備えている。即ち、ＮＭＯＳ２０Ａのゲートには、入力信号ＩＮが与えられ、ＮＭＯＳ２２Ａのゲートには、インバータ１１で反転された入力信号ＩＮが与えられるようになっている。その他の構成は図１と同様である。
【００３８】
このレベルシフト回路の動作は基本的には図１と同様で、その信号波形は図３とほぼ同じである。
【００３９】
即ち、入力信号ＩＮが“Ｌ”から“Ｈ”への立ち上がる場合、この入力信号ＩＮの立ち上がりに先立って制御信号ＳＯが“Ｈ”（＝ＶＣＣ）となる。その後、入力信号ＩＮが“Ｈ”（＝ＶＤＤ）になると、ノードＮＢの信号ＳＢは“Ｌ”となる。更に、制御信号ＳＯが“Ｌ”になると、ノードＮＡの信号ＳＡは“Ｈ”（＝ＶＣＣ）となる。
【００４０】
ノードＮＡの信号ＳＡが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１３はオフ状態となっているので、このＮＭＯＳ１３を通る経路に貫通電流が流れない。また、この時点では、ＮＭＯＳ２０Ａはオン状態となっているので、信号ＳＣの方が信号ＳＤよりも速く立ち下がることになる。これにより、ノードＮＡの立ち上がり時間が従来のレベルシフト回路に比べて速くなり、ＰＭＯＳ１７及びＮＭＯＳ１４を通る経路に発生する貫通電流も低減する。また、実施例１では、時刻Ｔ３でＮＭＯＳ２０がオフからオン状態に変化するのに対し、この実施例２では、時刻Ｔ３の時点でＮＭＯＳ２０Ａは既にオン状態となっている。このため、信号ＳＡ，ＳＣの立ち上がりは実施例２の方が速くなり、貫通電流も低減する。
【００４１】
入力信号ＩＮが“Ｈ”から“Ｌ”へ立ち下がる場合も同様で、この入力信号ＩＮの立ち下がりに先立って制御信号ＳＯが“Ｈ”となる。その後、入力信号ＩＮが“Ｌ”になると、ノードＮＡの信号ＳＡは“Ｌ”となる。更に、制御信号ＳＯが“Ｌ”になると、ノードＮＢの信号ＳＢは“Ｈ”となる。
【００４２】
ノードＮＢの信号ＳＢが“Ｌ”から“Ｈ”に遷移する際、ＮＭＯＳ１４はオフ状態となっているので、このＮＭＯＳ１４を通る経路に貫通電流が流れない。また、この時点では、ＮＭＯＳ２２Ａはオン状態となっているので、信号ＳＤの方が信号ＳＣよりも速く立ち下がることになる。これにより、ノードＮＢの立ち上がり時間が従来のレベルシフト回路に比べて速くなり、ＰＭＯＳ１５及びＮＭＯＳ１３を通る経路に発生する貫通電流も低減する。また、実施例１では、時刻Ｔ６でＮＭＯＳ２２がオフからオン状態に変化するのに対し、この実施例２では、時刻Ｔ６の時点でＮＭＯＳ２２Ａは既にオン状態となっている。このため、信号ＳＢ，ＳＤの立ち上がりは実施例２の方が速くなり、貫通電流も低減する。
【００４３】
なお、この実施例２においても、上記実施例１における（１）〜（３）のような変形が可能である。但し、インバータ１１，１３を省略した場合には、インバータ１２の出力側をＮＭＯＳ２０Ａのゲートに接続する。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１を示すレベルシフト回路の構成図である。
【図２】従来のレベルシフト回路の構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の実施例２を示すレベルシフト回路の構成図である。
【符号の説明】
【００４５】
１０    レベルシフト回路
１１，１２，２３    インバータ
１３，１４，２０，２０Ａ，２２，２２Ａ    ＮＭＯＳ
１５〜１８    ＰＭＯＳ
１９，２１    抵抗
３０    制御回路
【図１】
0004630782.tif 000002
【図２】
0004630782.tif 000003
【図３】
0004630782.tif 000004
【図４】
0004630782.tif 000005