(57)【特許請求の範囲】
【請求項１】
主面の一部に第１の酸化膜を有する第１の単結晶半導体基板と、
主面に第２の酸化膜を有し、該第２の酸化膜を前記第１の酸化膜を接合させることにより前記第１の単結晶半導体基板上の一部に形成された第２の単結晶半導体基板と、
前記第１及び第２の酸化膜の側面に位置する該酸化膜の界面を後退させることにより設けられた窪み部と、
前記第２の単結晶半導体基板の側面に形成された側壁絶縁膜と、
前記側壁絶縁膜を介して前記窪み部に埋め込まれた多結晶又は非晶質のシリコン膜と、
前記第１の単結晶半導体基板上の残りの部分に形成された単結晶半導体層と、
を具備してなることを特徴とする素子形成用基板。
【請求項２】
前記第１及び第２の単結晶半導体基板及び前記単結晶半導体層はシリコンであり、前記第１及び第２の酸化膜は酸化シリコンであり、前記側壁絶縁膜は窒化シリコンであることを特徴とする請求項１記載の素子形成用基板。
【請求項３】
前記窪み部は、前記第１及び第２の酸化膜の境界部分が最も深い半球状の溝であることを特徴とする請求項１記載の素子形成用基板。
【請求項４】
前記第１及び第２の酸化膜の合計厚さを０．２μｍ以下に設定したことを特徴とする請求項１記載の素子形成用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＯＩ（Silicon On Insulator）基板上に非ＳＯＩ領域を設けた素子形成用基板に関する。
【背景技術】
【０００２】
近年、ＬＳＩのシステム性能を向上させるために、ロジック回路とＤＲＡＭを同一半導体チップに集積する技術が注目されている。一方、ＭＯＳＦＥＴを中心に構成するロジック回路の高性能化を図るため、従来のシリコン基板ではなく、薄膜ＳＯＩ基板上に形成したＳＯＩ−ＭＯＳＦＥＴが脚光を浴び、既に高性能ロジック用途に製品化が始まっている。このような流れの中で、ＳＯＩによる高性能ロジックチップにＤＲＡＭを混載させたＬＳＩの開発が急務となっている。
【０００３】
しかしながら、ＳＯＩ−ＭＯＳＦＥＴは、チャネルが形成されるボディ領域の電位が浮いているため、所謂基板浮遊効果により、回路動作に伴うリーク電流やしきい値などの特性変動を生じる。このため、ＤＲＡＭのセルトランジスタやセンスアンプ回路などのように、リーク電流レベル，しきい値ばらつき，ノイズ等に対する要求が厳しい回路への適用には不向きであった。基板浮遊を根本から解決するためには、ＭＯＳＦＥＴパターンに対しボディ部からの引き出し素子領域とコンタクトを設けてボディ電位を制御する必要があるが、そのためにはセル面積やセンスアンプ部の面積などが大幅に増大してしまい、ＤＲＡＭの最大の特徴である高集積化を損なってしまう問題があった。
【０００４】
この問題を回避するため、ＳＯＩ基板上に非ＳＯＩ領域を設けることにより、基板浮遊効果と相性の悪い回路部を非ＳＯＩ領域に形成する方法（部分ＳＯＩ）が種々提案されている。例えば、ＳＯＩ基板のＳＯＩ層と埋め込み絶縁層（ＢＯＸ層）を部分的にエッチング除去し、該エッチング領域にシリコンを選択エピタキシャル成長させ、研磨平坦化して非ＳＯＩ領域を形成する方法がある（例えば、特許文献１参照）。また、バルク領域を絶縁性スペーサ及び導電性スペーサで取り囲んだ非ＳＯＩ領域を形成し、フローティングボディ効果を克服し、且つＳＯＩ領域を非ＳＯＩ領域から電気的に分離する方法もある（例えば、特許文献２参照）。
【０００５】
しかしながら、何れの方法においても、母体として用いるＳＯＩ基板の構造及びＳＯＩ領域のＢＯＸ層の構造に関する詳述な記述はない。例えば、貼り合わせ法により作製したＳＯＩウェハを母体として用いる場合、ＳＯＩ層及びＢＯＸ層の一部を除去し露出した支持基板の表面は、貼り合わせ界面であるため、貼り合わせ時に予定外に混入した異物が支持基板表面に残っていると、高品質な非ＳＯＩ領域を形成することが困難である。また、非ＳＯＩ領域を形成する際、或いは非ＳＯＩ領域に半導体素子を形成する際に、例えば金属汚染があった場合のそれらの半導体素子への影響を制御することが困難である。
【特許文献１】特開平８−１７６９４号公報
【特許文献２】特開平１１−１７００１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来、ＳＯＩ基板上に非ＳＯＩ領域を形成した素子形成用基板においては、非ＳＯＩ領域の品質低下が問題となっていた。
【０００７】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ＳＯＩ基板上に高品質の非ＳＯＩ領域を形成することができ、ロジック回路とＤＲＡＭ等を同一半導体チップに集積するのに適した素子形成用基板を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００９】
即ち、本発明の一態様は、素子形成用基板において、主面の一部に第１の酸化膜を有する第１の単結晶半導体基板と、主面に第２の酸化膜を有し、該第２の酸化膜を前記第１の酸化膜を接合させることにより前記第１の単結晶半導体基板上の一部に形成された第２の単結晶半導体基板と、前記第１及び第２の酸化膜の側面に位置する該酸化膜の界面を後退させることにより設けられた窪み部と、前記第２の単結晶半導体基板の側面に形成された側壁絶縁膜と、前記側壁絶縁膜を介して前記窪み部に埋め込まれた多結晶又は非晶質のシリコン膜と、前記第１の単結晶半導体基板上の残りの部分に形成された単結晶半導体層と、を具備してなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第１の単結晶半導体基板と第２の単結晶半導体基板とを酸化膜を介して貼り合わせることによりＳＯＩ構造を実現し、第２の単結晶半導体基板及び酸化膜を部分的に除去した部分に単結晶半導体層を形成することにより、非ＳＯＩ領域を形成することができる。ここで、基板貼り合わせの際に、第１及び第２の単結晶半導体基板の主面にそれぞれ酸化膜を形成しておくことにより、各々の基板の主面に異物が混入するのを未然に防止することができる。従って、第２の単結晶半導体基板及び酸化膜の部分的な除去により露出される第１の単結晶半導体基板の主面は清浄な面となり、この上に非ＳＯＩ領域となる良質の単結晶半導体層を形成することが可能となる。また、窪み部に多結晶又は非晶質のシリコン膜を埋め込むことにより、窪み部をゲッタリングサイトとして機能させることができ、非ＳＯＩ領域に形成する半導体デバイスへの悪影響を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる素子形成用基板の製造工程を示す断面図である。
【００１３】
まず、図１（ａ）に示すように、単結晶Ｓｉウェハからなる支持側基板（第１の半導体基板）１１０の表面に厚さ０．１μｍ以下の酸化膜（ＳｉＯ2 ）１１１を、例えば熱酸化法により形成する。同様に、単結晶Ｓｉウェハからなる活性層側基板（第２の半導体基板）１２０の表面に厚さ０．１μｍ以下の酸化膜（ＳｉＯ2 ）１２１を、例えば熱酸化法により形成する。なお、図中の１３０は基板接合時に接合界面に付着する微小な異物（ゴミ）を示している。
【００１４】
次いで、図１（ｂ）に示すように、基板１１０，１２０の主面同士を密着させることにより、酸化膜１１１，１２１同士を室温で接合する。この際、貼り合わせ界面には酸化膜１１１，１２１を構成する酸化シリコン以外の物質は挟み込まないようにするが、予定外に異物１３０が混入する場合がある。その後、基板間の接合を強化するための接合熱処理を約１１００℃で行う。続いて、活性層側基板１２０の薄膜化を、研磨やエッチング法により行う。これにより、活性層側基板１２０はＳＯＩ層となり、酸化膜１１１，１２１はＢＯＸ層となる。
【００１５】
次いで、図１（ｃ）に示すように、活性層側基板１２０上に厚さ約０．０５μｍの酸化膜（ＳｉＯ2 ）１４１を、例えば熱酸化法により形成し、その上に厚さ約０．２μｍの窒化シリコン膜（ＳｉＮ）１４２を形成する。
【００１６】
次いで、図１（ｄ）に示すように、窒化シリコン膜１４２上にレジストマスク１４３を形成し、これを用いて窒化シリコン膜１４２及び酸化膜１４１を選択的にエッチングする。その後、レジストマスク１４３を除去する。
【００１７】
次いで、図１（ｅ）に示すように、窒化シリコン膜１４２をマスクに用い、活性層側基板１２０の一部及び酸化膜１２１，１１１の一部を除去する。具体的には、弗酸系の溶液エッチャントを用い、活性層側基板１２０を選択エッチングすると共に、酸化膜１２１，１１１を貼り合わせ界面を含む位置まで、即ち酸化膜１１１の途中まで選択エッチングする。この工程で、貼り合わせ界面は通常の酸化膜に比べてエッチングレートが速いため、ＢＯＸ層中には横方向に窪み１５０が生じる。
【００１８】
次いで、図２（ｆ）に示すように、活性層側基板１２０の側面部に厚さ約０．１μｍの側壁絶縁膜１４５を形成する。具体的には、全面（窒化シリコン膜１４２上、酸化膜１１上、及び窒化シリコン膜１４２，酸化膜１４１，活性層側基板１２０，酸化膜１２１，１１１のエッチング側面）に極めて薄い熱酸化膜（図示せず）を形成し、更にその上に窒化シリコン膜１４５を形成する。その後、ＲＩＥ（Reactive Ion Etching）で全面エッチングすることにより活性層側基板１２０の側壁部のみに窒化シリコン膜１４５を残す。この工程により、前工程にて作られたＢＯＸ層中の窪み１５０の内面も窒化シリコン１４５で覆われる。
【００１９】
次いで、図２（ｇ）に示すように、活性層側基板１２０の直下以外に残った酸化膜１１１を除去する。この埋め込み酸化物層の除去には、一般に用いられている弗酸系の溶液エッチング法を用いる。この工程で露出した支持側基板１１０の表面は、貼り合わせ界面ではないため、例え活性層側基板１２０と支持側基板１１０との貼り合わせ時に、貼り合わせ界面に異物１３０が予定外に混入した場合であっても、これら混入物は残留しておらず、清浄な表面となっている。従って、後の工程で支持側基板１１０の露出面に良質な単結晶シリコン層を形成することができる。また、酸化膜１１１をウェットエッチング法で除去することから、支持側基板１１０の表面にエッチングによるダメージが生じることもない。
【００２０】
次いで、図２（ｈ）に示すように、全面に非晶質Ｓｉ層１４６を形成する。具体的には、支持側基板１１０の表面の自然酸化膜を除去するため、水素雰囲気下で１０００℃，４００Ｐａ，３ｍｉｎの水素クリーニングを行い、その後にＳｉＨ4 ガスを図２（ｇ）に示す構造のウェハ上に供給し、５００℃の温度で厚さ約０．３μｍの非晶質Ｓｉ層１４６をウェハ上に一様に形成する。
【００２１】
次いで、図２（ｉ）に示すように、非晶質Ｓｉ層１４６を結晶化するために、６００℃，２５Ｐａの水素雰囲気（水素流量１０Ｌ／ｍｉｎ）で結晶化アニールを行う。この工程において、支持側基板１１０上では非晶質Ｓｉ層１４６が単結晶Ｓｉ層１４７に、窒化シリコン膜１４２上では非晶質Ｓｉ層１４６が多結晶Ｓｉ層１４８となる。
【００２２】
ここで、前記図２（ｇ）の工程において、清浄な支持基板表面が露出していない場合には結晶化が正常に進まず、支持基板表面上に良質の単結晶Ｓｉ層を形成することはできない。本実施形態では、清浄な支持基板表面が露出しているので、結晶化が正常に進む。しかも、支持側基板１１０上では単一のシードで結晶化が進むため、良質の単結晶Ｓｉ層を作製することができる。
【００２３】
なお、上記の結晶化アニールにおける単結晶化の速度は、約０．６ｎｍ／ｓｅｃなので、５００ｓｅｃ処理すれば、０．３μｍが単結晶化することになり、支持側基板１１０上と窒化シリコン膜１４２上との境界部におけるシリコンを多結晶の状態で残すことが可能である。また、酸化膜１１１，１２１の窪み１５０内のシリコンは周りが窒化シリコン膜１４５で囲まれているため結晶化しにくく、多結晶の状態となる。
【００２４】
次いで、図２（ｊ）に示すように、窒化シリコン膜１４２上の多結晶Ｓｉ層１４８を研磨或いは弗酸と硝酸の混合溶液を用いたエッチングにより除去する。ここで、単結晶Ｓｉと多結晶Ｓｉとは上記の混合溶液に対するエッチング選択比が十分に大きいために、溶液エッチングであっても多結晶Ｓｉのみを除去することが可能である。続いて、窒化シリコン膜１４２及び酸化膜１４１を除去した後、活性層側基板１２０の表面及び単結晶Ｓｉ層１４７の表面に新たに熱酸化膜（ＳｉＯ2 ）１４９を形成する。
【００２５】
上記の工程により、ＳＯＩ領域と高品質の非ＳＯＩ領域を併せ持つ素子形成用基板を製造することができる。
【００２６】
このように本実施形態によれば、基板貼り合わせによるＳＯＩ基板を作製する際に、両方の基板１１０，１２０の表面に酸化膜１１１，１２１を形成することにより、仮に貼り合わせ時に異物１３０が混入したとしても、この異物を酸化膜１１１，１２１間に留めることができ、支持側基板１１０の表面に異物が付着することはない。従って、支持側基板１１０の表面を清浄な状態に保つことができ、図２（ｇ）に示す工程で、支持側基板１１０の清浄な表面を露出させることができる。このため、その後に続く非晶質Ｓｉの堆積及び単結晶化を良好に行うことができ、非ＳＯＩ領域を高品質に形成することができる。
【００２７】
また、基板１２０及び酸化膜１２１，１１１を選択エッチングする際に溶液エッチングを用いることにより、酸化膜１２１，１１１の側面に窪み１５０を形成することができる。この窪み１５０はゲッタリングサイトとして機能することになり、非ＳＯＩ領域に金属汚染があったとしても、これをゲッタリングすることにより非ＳＯＩ領域に形成する半導体デバイスへの悪影響を抑制することができる。
【００２８】
なお、基板接合前に各々の基板１１０，１２０の表面に形成する酸化膜１１１，１２１の膜厚はそれぞれ０．１μｍ以下、合計で０．２μｍ以下が望ましい。これは、酸化膜１１１，１２１の膜厚をこれ以上厚くすると、ＳＯＩ層上に形成したデバイスの動作時に発生する熱を逃がすことができなくなるためである。即ち、セルフヒーティングを抑制するのが難しくなるためである。さらに、ＳＯＩ層に応力がかかり、キャリアの移動度が劣化してしまうためである。
【００２９】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図３中の３１０〜３４９は図１及び図２中の１１０〜１４９に対応している。
【００３０】
本実施形態が先に説明した第１の実施形態と異なる点は、埋め込み酸化物層のエッチングを、貼り合わせ界面を含まない位置まで行うことにある。
【００３１】
前記図１（ｄ）に示す工程の後、図３（ａ）に示すように、窒化シリコン膜３４２をマスクに活性層側基板３２０の一部及び酸化膜３２１の一部を除去する。具体的には、弗酸系の溶液エッチャントを用い、活性層側基板３２０を選択エッチングすると共に、酸化膜３２１を貼り合わせ界面を含まない位置まで、即ち酸化膜３２１の途中まで選択エッチングする。
【００３２】
次いで、図３（ｂ）に示すように、活性層側基板３２０の側面部に側壁保護膜３４５を形成する。側壁絶縁膜３４５は窒化シリコン膜であり、その形成方法は第１の実施形態と同様である。
【００３３】
次いで、図３（ｃ）に示すように、活性層側基板３２０の直下以外に残った酸化膜３２１，３１１を除去する。この埋め込み酸化物層の除去は、一般に用いられている弗酸系の溶液エッチング法を用いる。この工程で、貼り合わせ界面は通常の酸化膜に比べてエッチングレートが速いため、ＢＯＸ層中には横方向に窪み３５０が生じる。
【００３４】
また、この工程で露出した支持側基板３１０の表面は、貼り合わせ界面ではないため、例え活性層側基板３２０と支持側基板３１０との貼り合わせ時に、貼り合わせ界面に異物３３０が予定外に混入した場合であっても、これら混入物は残留しておらず、清浄な表面となっている。従って、後の工程で支持側基板３１０の表面に良質な単結晶シリコン層を形成することができる。また、酸化膜３１２，３１１をウェットエッチング法で除去することから、支持側基板３１０の表面にエッチングによるダメージが生じることもない。
【００３５】
次いで、図３（ｄ）に示すように、全面に非晶質Ｓｉ層３４６を形成する。非晶質Ｓｉ層３４６の形成方法は第１の実施形態と同様である。
【００３６】
これ以降は、第１の実施形態と同様に、非晶質Ｓｉ層３４６を結晶化するための結晶化アニールを行い、続いて窒化シリコン３４５膜上のシリコンを除去し、さらに窒化シリコン膜３４５及び酸化膜３４１を除去した後に新たに熱酸化膜３４９を形成することにより、図３（ｅ）に示す構造が得られる。
【００３７】
上記の工程により、ＳＯＩ領域と高品質の非ＳＯＩ領域を併せ持つ素子形成用基板を製造することができる。そして、最終的な構造は、酸化膜３１１，３１２の側面の窪み３５０内に窒化シリコン膜３４５がないだけで、その他は第１の実施形態と同じ構造であるため、第１の実施形態と同様の効果が得られる。
【００３８】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図４中の４１０〜４４９は図１及び図２中の１１０〜１４９に対応している。
【００３９】
本実施形態が先に説明した第１の実施形態と異なる点は、前記図２（ｈ）（ｉ）に示す工程におけるＳｉ層の形成において、選択エピタキシャル法を用いたことにある。
【００４０】
前記図２（ｇ）に示す工程の後、図４（ａ）に示すように、支持側基板４１０の露出表面に単結晶シリコン層４４７を選択的にエピタキシャル成長する。具体的には、ジクロルシランと塩酸を用いた選択エピタキシャル成長法により、窒化シリコン膜４４２上にはＳｉ層を成長せずに、支持側基板４１０の表面上のみに単結晶Ｓｉ層４４７をエピタキシャル成長する。この場合、第１及び第２の実施形態において、多結晶シリコン層が埋め込まれている部分が空洞となる。この空洞部もゲッタリングサイトとして機能することになる。また、窒化シリコン膜４４２上への多結晶シリコン層の形成がなくなるため、多結晶シリコン層の除去プロセスが不要となる。
【００４１】
次いで、図４（ｂ）に示すように、活性層側基板４２０上の窒化シリコン膜４４２，４４５及び酸化膜４４２を除去した後に、新たに熱酸化膜４４９を形成することにより、ＳＯＩ領域と高品質の非ＳＯＩ領域を併せ持つ素子形成用基板を製造することができる。
【００４２】
（第４の実施形態）
図５は、本発明の第４の実施形態に係わる素子形成用基板の製造工程を示す断面図である。なお、図５中の５１０〜５４９は図１及び図２中の１１０〜１４９に対応している。
【００４３】
本実施形態が先に説明した第１の実施形態と異なる点は、基板接合のための接合熱処理をより高温で行うことにある。
【００４４】
前記図１（ｂ）に示す工程において、接合熱処理を１１００℃ではなく約１２００℃と、より高温で行う。これにより、酸化膜５１１，５２１の結合強度が大となり、貼り合わせ界面におけるエッチングレートの高速化を抑制することができる。
【００４５】
その後、第１の実施形態と同様に、熱酸化膜５４１，窒化シリコン膜５４２，レジストマスク５４３を形成し、窒化シリコン膜５４２及び熱酸化膜５４１を選択的に除去する。その後、レジストマスク５４３を除去する。
【００４６】
次いで、図５（ａ）に示すように、窒化シリコン膜５４２をマスクに活性層側基板５２０の一部及び酸化膜５２１，５１１の一部を除去する。具体的には、弗酸系の溶液エッチングを用い、活性層側基板５２０を選択エッチングすると共に、酸化膜５２１，５１１を貼り合わせ界面を含む位置まで、即ち酸化膜５１１の途中まで選択エッチングする。この工程で、貼り合わせ界面における酸化膜同士の結合アニール温度が第１の実施形態よりも約１００℃高いことから、ＢＯＸ層中に横方向に窪みが生じることはない。
【００４７】
これ以降は、第１の実施形態と同様に、図５（ｂ）に示すように、活性層側基板５２０の側面部に窒化シリコンからなる側壁絶縁膜５４５を形成した後、図５（ｃ）に示すように、酸化膜５１１の残りの部分を除去する。
【００４８】
次いで、図５（ｄ）に示すように、支持側基板５１０の表面のみに単結晶Ｓｉ層５４７を形成する。この単結晶Ｓｉ層５４７の形成方法は、第１の実施形態と同様に、全面に非晶質Ｓｉ層を形成した後に非晶質Ｓｉ層の結晶化を行い、更に窒化シリコン膜５４２上のシリコンを研磨或いは弗酸と硝酸の混合溶液を用いたエッチングにより除去することにより行うことができる。
【００４９】
次いで、図５（ｅ）に示すように、活性層側基板５２０上の窒化シリコン膜５４２，５４５及び酸化膜５４２を除去した後に、新たに熱酸化膜５４９を形成することにより、ＳＯＩ領域と高品質の非ＳＯＩ領域を併せ持つ素子形成用基板を製造することができる。
【００５０】
（第５の実施形態）
図６は、本発明の第５の実施形態に係わる素子形成用基板の構造を示す断面図である。なお、図６中の６１０〜６４９は図１及び図２中の１１０〜１４９に対応している。
【００５１】
本実施形態が先に説明した第１の実施形態と異なる点は、基板接合の際に、酸化膜６１１，６２１間に多結晶シリコン層６５０を挟んだことにある。
【００５２】
第１の実施形態における図１（ａ）の工程において、活性層側基板６２０及び支持側基板６１０の両方の基板表面に厚さ０．１μｍ以下の酸化膜６１１，６２１を、例えば熱酸化法により形成する。そして、少なくとも一方の酸化膜上に多結晶Ｓｉ膜６５０を形成する。
【００５３】
その後、２つの基板６１０，６２０の主面同士を密着させることにより、酸化膜６１１，６２１の一方と多結晶Ｓｉ膜６５０を室温で接合する。その後、接合を強化するための接合加熱処理を約１１００℃で行う。これ以降の工程は、第１の実施形態と全く同様である。
【００５４】
このような方法であっても、酸化膜６１１，６１２間に多結晶Ｓｉ膜６５０が存在するだけで、第１の実施形態とほぼ同様の構造が得られる。従って、第１の実施形態と同様の効果が得られる。
【００５５】
次に、上記した各実施形態における素子形成用基板の有意性について説明する。第１〜第５の実施形態で作製した部分ＳＯＩウェハの非ＳＯＩ領域に酸化膜耐圧評価用ＴＥＧを作製し、耐圧の評価を行った結果を、図７（ａ）に示す。ここで、「耐圧Ｃ＋モード」とは「真性耐圧」と同じ意味であり、酸化膜自身の質による耐圧のことである。即ち、外因性の劣化ではなく、内因的な原因で酸化膜自身が壊れてしまうことである。
【００５６】
また、８インチウェハ面内に約９０００個のｐｎ接合を作製し、逆バイアスを印加した際の接合リーク特性について評価した結果を、図７（ｂ）に示す。「高リーク」とはあるバイアスにて、標準のリーク電流よりも二桁以上大きなリーク電流が流れるものを示している。
【００５７】
従来例と比較すると、何れの実施形態においても本部分ＳＯＩウェハは従来の部分ＳＯＩウェハに比べて高耐圧であり、また大きな接合リーク電流の流れるチップは少なかった。これは、本実施形態による部分ＳＯＩウェハの非ＳＯＩ領域は結晶欠陥が少なく、またリーク電流の発生源となる金属不純物が少ないためと考えられる。よって、本実施形態による部分ＳＯＩウェハを用いることにより、従来よりも高品質の半導体素子を作製することができる。
【００５８】
第１の実施形態によって作製した部分ＳＯＩウェハに半導体素子を形成した例を図８に示す。支持側基板８１０上に酸化膜８１１，８２１を介して接合された活性層側基板８２０からなるＳＯＩ領域にロジック素子が設けられ、支持側基板８１０上に単結晶Ｓｉ層８４７を形成した非ＳＯＩ領域にＤＲＡＭが設けられている。
【００５９】
なお、図中の８３０は異物、８４５は窒化シリコン膜、８６１，８７１はゲート電極、８６２，８７２はゲート酸化膜、８６３，８７３はソース・ドレイン拡散層、８６４，８７４は素子分離用絶縁膜、８７５はストレージノードとなるキャパシタ電極、８７６はソース・ドレインとキャパシタ電極とを接続するための拡散層、８７７はキャパシタ電極を基板と絶縁分離するための窒化膜、８７８はキャパシタ絶縁膜、８７９はキャパシタの共通電極となる拡散層を示している。
【００６０】
このように、ＳＯＩ領域にロジック素子を設けることにより、ロジック素子の高性能化を図ることができ、非ＳＯＩ領域にＤＲＡＭを設けることにより、回路動作に伴うリーク電流やしきい値などの特性変動を少なくすることができる。即ち、ロジック素子及びＤＲＡＭを共に最適な領域に形成することができ、ロジック素子とＤＲＡＭを同一半導体チップ上に集積した高性能のＬＳＩを実現することができる。
【００６１】
なお、本発明は上述した各実施形態に限定されるものではない。活性層側基板を部分的に除去するためのエッチング深さは、支持側基板表面の酸化膜の途中又は活性層側基板表面の酸化膜の途中までに限るものではなく、これらの酸化膜の界面までエッチングしても良い。また、支持側基板の表面に形成する酸化膜の厚さ、活性層側基板の表面に形成する酸化膜の厚さは各々を０．１μｍ以下、合計で０．２μｍ以下の範囲で適宜定めればよい。さらに、支持側基板上への単結晶Ｓｉ層の形成に際して、実施形態では非晶質Ｓｉ層を形成した後に単結晶化したが、多結晶Ｓｉ層を形成した後に単結晶化するようにしても良い。
【００６２】
また、実施形態では、第１及び第２の単結晶半導体基板としてシリコンを用いたが、これらの基板材料としてはシリコン以外の半導体を用いることも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６３】
【図１】第１の実施形態に係わる素子形成用基板の製造工程の前半を示す断面図。
【図２】第１の実施形態に係わる素子形成用基板の製造工程の後半を示す断面図。
【図３】第２の実施形態に係わる素子形成用基板の製造工程を示す断面図。
【図４】第３の実施形態に係わる素子形成用基板の製造工程を示す断面図。
【図５】第４の実施形態に係わる素子形成用基板の製造工程を示す断面図。
【図６】第５の実施形態に係わる素子形成用基板の構造を示す断面図。
【図７】各実施形態における酸化膜耐圧特性及び接合リーク特性を示す図。
【図８】第１の実施形態による素子形成用基板を用いて作製した半導体装置の構成を示す断面図。
【符号の説明】
【００６４】
１１０…支持側基板（第１の単結晶半導体基板）
１１１…熱酸化膜（第１の酸化膜）
１２０…活性層側基板（第２の単結晶半導体基板）
１２１…酸化膜（第２の酸化膜）
１３０…異物
１４１…酸化膜
１４２…窒化シリコン膜
１４３…レジストマスク
１４５…窒化シリコン膜（側壁保護膜）
１４６…非晶質Ｓｉ層
１４７…単結晶Ｓｉ層
１４８…多結晶Ｓｉ層
１４９…熱酸化膜
１５０…窪み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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