(57)【特許請求の範囲】
【請求項１】
第１のメモリセルを第３のメモリセルで置換することができかつ第２のメモリセルを第４のメモリセルで置換することのできるメモリであって、
第１のメモリセルを含むメモリセルの第１の主アレイと、
メモリセルの前記第１の主アレイと関連するメモリセルの第１の冗長アレイと、
第２のメモリセルを含むメモリセルの第２の主アレイと、
メモリセルの前記第２の主アレイと関連するメモリセルの第２の冗長アレイと、
冗長内容参照可能メモリ（ＣＡＭ）回路とを含み、前記回路は、
前記第１のメモリセルの第１の位置情報を記憶するための第１の群のデュアルポートＣＡＭステージを含み、前記第１のメモリセルは前記第１の冗長アレイ内の第３のメモリセルによる置換を必要とし、前記第１の群のＣＡＭステージの第１の最初のＣＡＭステージは、
第１のＣＡＭセルと、第１の書込データバスと、第１の読出データバスとを含み、前記第１の書込データバスと前記第１の読出データバスとはそれぞれ前記ＣＡＭセルに結合され、前記回路はさらに、
前記第２のメモリセルの第２の位置情報を記憶するための第２の群のデュアルポートＣＡＭステージを含み、前記第２のメモリセルは前記第２の冗長アレイ内の第４のメモリセルによる置換を必要とし、前記第２の群のＣＡＭステージの第２の最初のＣＡＭステージは、
第２のＣＡＭセルと、第２の書込データバスと、第２の読出データバスとを含み、前記第２の書込データバスと前記第２の読出データバスとはそれぞれ前記ＣＡＭセルに結合され、前記第２の書込データバスと前記第１の書込データバスとは第１の書込出力を共有し、前記第２の読出データバスと前記第１の読出データバスとは第１の読出出力を共有する、メモリ。
【請求項２】
前記第１のメモリセルは動作しない、請求項１に記載のメモリ。
【請求項３】
前記第２のメモリセルは動作しない、請求項１に記載のメモリ。
【請求項４】
前記第１の書込出力において、第１および第２の書込選択信号にそれぞれ応答して、前記第１の書込データバスは前記第１の群のＣＡＭステージから前記第１の位置情報の第１の部分を生成し、前記第２の書込データバスは前記第２の群のＣＡＭステージから前記第２の位置情報の第２の部分を生成し、前記第１および第２の書込選択信号はそれぞれ前記第１および前記第２の主アレイ内のメモリセルの位置で行なわれるべき書込動作を示す、請求項１に記載のメモリ。
【請求項５】
前記第１の位置情報の前記第１の部分は１ビットの情報を含む、請求項４に記載のメモリ。
【請求項６】
前記第２の位置情報の前記第２の部分は１ビットの情報を含む、請求項４に記載のメモリ。
【請求項７】
前記第１の書込出力に結合されて前記第１の書込出力にバイアスをかけ、第１の値にする書込バイアストランジスタをさらに含む、請求項４に記載のメモリ。
【請求項８】
書込動作が前記第１の主アレイで行なわれて前記第１の書込出力が第２の値に引かれる場合、前記第１のＣＡＭセルは消去される、請求項７に記載のメモリ。
【請求項９】
書込動作が前記第１の主アレイで行なわれて前記第１の書込出力が前記第１の値のままである場合、前記第１のＣＡＭセルはプログラミングされる、請求項７に記載のメモリ。
【請求項１０】
書込動作が前記第２の主アレイで行なわれて前記第１の書込出力が前記第２の値に引かれる場合、前記第２のＣＡＭセルは消去される、請求項７に記載のメモリ。
【請求項１１】
書込動作が前記第２の主アレイで行なわれて前記第１の書込出力が前記第１の値のままである場合、前記第２のＣＡＭセルはプログラミングされる、請求項７に記載のメモリ。
【請求項１２】
前記第１の読出出力において、第１および第２の読出選択信号にそれぞれ応答して、前記第１の読出データバスは前記第１の群のＣＡＭステージから前記第１の位置情報の第１の部分を生成し、前記第２の読出データバスは前記第２の群のＣＡＭステージから前記第２の位置情報の第２の部分を生成し、前記第１および第２の読出選択信号は、それぞれ前記第１および前記第２の主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す、請求項１に記載のメモリ。
【請求項１３】
前記第１の位置情報の前記第１の部分は１ビットの情報を含む、請求項１２に記載のメモリ。
【請求項１４】
前記第２の位置情報の前記第２の部分は１ビットの情報を含む、請求項１２に記載のメモリ。
【請求項１５】
前記第１の読出出力に結合されて前記第１の読出出力にバイアスをかけ、第１の値にする読出バイアストランジスタをさらに含む、請求項１２に記載のメモリ。
【請求項１６】
読出動作が前記第１の主アレイで行なわれて前記第１の読出出力が第２の値に引かれる場合、前記第１のＣＡＭセルは消去される、請求項１５に記載のメモリ。
【請求項１７】
読出動作が前記第１の主アレイで行なわれて前記第１の読出出力が前記第１の値のままである場合、前記第１のＣＡＭセルはプログラミングされる、請求項１５に記載のメモリ。
【請求項１８】
読出動作が前記第２の主アレイで行なわれて前記第１の読出出力が前記第２の値に引かれる場合、前記第２のＣＡＭセルは消去される、請求項１５に記載のメモリ。
【請求項１９】
読出動作が前記第２の主アレイで行なわれて前記第１の読出出力が前記第１の値のままである場合、前記第２のＣＡＭセルはプログラミングされる、請求項１５に記載のメモリ。
【発明の詳細な説明】
【０００１】
【背景】
この発明は、一般に、半導体メモリ装置に関する。より特定的に、この発明は、同時動作フラッシュメモリ用のデュアルポート内容参照可能メモリに関する。
【０００２】
フラッシュランダムアクセスメモリ（ＲＡＭ）はフラッシュメモリとしてより一般に公知であり、フローティングゲートを備えたメモリセル設計を用いる不揮発性記憶の一形態である。メモリセルの入力に高電圧が印加され、プログラミングすなわちフローティングゲートへの電荷の蓄積、または消去すなわちフローティングゲートからの電荷の除去が行なわれる。プログラミングはフローティングゲートに電荷を置くためのホットエレクトロンの移動によって生じ、消去は電子が薄い誘電体材料を貫通してフローティングゲートの電子の電荷量を減じるファウラー−ノルドハイム（Fowler-Nordheim）トンネリングを利用する。セルの消去はセルの論理値を「１」にセットし、セルのプログラミングは論理値を「０」にセットする。プログラミングまたは消去の動作以外にも、フラッシュメモリはランダムアクセスの可能な読出専用メモリ（ＲＯＭ）と同様に動作する。従来の態様では、フラッシュメモリ記憶セルとサポート論理／回路とを含むフラッシュメモリチップは、半導体材料の層と、ポリシリコンの配線層と、第１および第２の金属層とを基板上に形成することによって製造される。この明細書に適用することのできる、より多くのまたはより少ない層を含む集積回路の製造技術が多くあることが認識されるであろう。
【０００３】
主なまたは正規のアレイの動作しないメモリコアセルを置換するために、冗長コアセルアレイが用いられる。冗長置換を助けるために、内容参照可能メモリ（ＣＡＭ）回路を用いることができる。冗長ＣＡＭセルは動作しないメモリセルの位置に関する情報を記憶し、メモリセルの冗長アレイを用いて主アレイの動作しないメモリセルを置換することができる。
【０００４】
典型的に、メモリセルのアレイは、顧客またはユーザによって使用される前に性能および精度に関して製造者によって試験される。冗長ＣＡＭセルは試験段階後に適宜消去され、動作しないメモリセルの位置をプログラミングされる。
【０００５】
同時読出および書込動作フラッシュメモリ等のより新規な技術は、システム性能および素子密度の基準の高まりに応えるため、ＣＡＭ回路およびアーキテクチャを再設計する機会を与える。フラッシュメモリにおいて、より効率のよい冗長ＣＡＭ回路およびアーキテクチャを実現することが望ましいであろう。
【０００６】
【現時点で好ましい実施例の詳細な説明】
主なまたは正規のアレイの動作しないメモリコアセルを置換するために、冗長コアセルアレイが用いられる。冗長置換を助けるために、内容参照可能メモリ（ＣＡＭ）回路を用いることができる。冗長ＣＡＭセルは動作しないメモリセルの位置に関する情報を記憶し、メモリセルの冗長アレイを用いて主アレイの動作しないメモリセルを置換することができる。
【０００７】
典型的に、メモリセルのアレイは、顧客またはユーザによって使用される前に性能および精度に関して製造者によって試験される。冗長ＣＡＭセルは試験段階後に適宜消去され、動作しないメモリセルの位置をプログラミングされる。
【０００８】
メモリ内のコアセルは、バイトまたはワードアドレス指定可能であり得る。特定の動作が主アレイで行なわれるべき場合、その動作のためのアドレスがもたらされる。主アレイのメモリセルの位置がアクセスされる前に、そのアドレスは動作しないメモリセルの位置に関するアドレス情報と比較される。そのアドレスが一群の動作しないメモリセルの位置に合致すると、アドレスは冗長アレイに方向付け直され、その後、動作は冗長アレイで行なわれる。アドレスが一群の動作しないメモリセルの位置と合致しない場合、そのアドレスは主アレイにもたらされ、動作は主アレイで行なわれる。典型的に、冗長アレイメモリセルによる主アレイメモリセルのこの置換は、メモリのユーザにとってシームレスでありかつトランスペアレントである。
【０００９】
同時読出および書込動作フラッシュメモリ等のより新規な技術は、システム性能および素子密度の基準の高まりに応えるため、ＣＡＭ回路およびアーキテクチャを再設計する機会を与える。この明細書で説明される現時点で好ましい実施例は、フラッシュメモリ等のメモリにおいてより効率のよい冗長ＣＡＭ回路およびアーキテクチャを実現する。
【００１０】
ＣＡＭセルは、主コアセルアレイ内の動作しないメモリセルの位置に関する情報を記憶するよう構成される。典型的に、動作しないメモリセルは、冗長アレイ内のメモリセルによる置換を必要とする。ＣＡＭセル内に記憶された情報は、また、主コアセルアレイの動作アドレスによってアドレス指定されたメモリセルが冗長アレイのメモリセルによる置換を必要としているかどうかにも関連し得る。１個のＣＡＭセルまたはＣＡＭセルの群は、動作アドレスがコアセルアレイ内の動作しないメモリセルの位置を指しているかどうか判断するよう情報を記憶することができるため、さらに、動作アドレスを読出または書込動作に用いることがあるため、一般に、１個のＣＡＭセルまたはＣＡＭセルの群は情報を別々に各動作毎に対し或る特定の領域内に記憶することが求められると考えられるであろう。
【００１１】
しかしながら、同時動作では、読出動作と書込動作とが同一バンク内で同時に行なわれることに制限がある。加えて、同時読出および書込動作の制限基準が課されることがある。したがって、現時点で好ましい実施例に従い、コアセルアレイの動作しないメモリセルの位置に関する情報を記憶する１個のデュアルポートＣＡＭセルまたは一群のＣＡＭセルは、読出動作中および書込動作中にアクセスされ得る。同時読出および書込動作に対する制限のために、１つまたは複数のＣＡＭセルは、１個のＣＡＭセルまたは一群のＣＡＭセルへの同時アクセスの心配なくアクセスされ得る。設計に依存して、ＣＡＭセルのデュアル特性は同時動作を利用してＣＡＭセルのレイアウトの効率を改善し、装置および周辺回路の数を減じることができる。
【００１２】
次に、図１を参照すると、それは、現時点で好ましい実施例に従ったメモリ１００のブロック図である。示された実施例において、メモリ１００はデジタルデータを記憶するための相補型金属酸化膜半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構成される。しかしながら、メモリ１００は他の好適な任意の形態を取ってよく、実際に、この明細書に記載される原理は、同時動作によってデュアルポートのＣＡＭアーキテクチャが可能になる他の好適な任意の回路に適用されてよい。メモリ１００は、コアセルアレイ１０２、デコーダ１０４、アドレスバッファ回路１０８、冗長ＣＡＭ回路１０６、制御論理回路１１０、ならびにセンスアンプおよび出力回路１１２を含む。制御論理回路１１０はデコーダ１０４と、アドレスバッファ回路１０８と、センスアンプおよび出力回路１１２とに結合される。制御論理回路１１０は一連の読出選択動作信号ＲＳＥＬおよび書込選択動作信号ＷＳＥＬを生成し、これらの信号をデコーダ１０４と冗長ＣＡＭ回路１０６とに出力する。好ましくは、制御論理回路１１０はメモリ１００用のタイミングおよび他の制御信号を出力する。
【００１３】
コアセルアレイ１０２は複数のメモリセルを含み、その各々がデータを記憶するよう構成される。各メモリセルが１ビットのデータを記憶することのできる適用例もあれば、各メモリセルが２ビット以上のデータを記憶することのできる適用例もある。コアセルアレイ１０２のメモリセルはバイトまたはワードアドレス指定可能であり得、アドレスバッファ回路１０８の対応するアドレスによってアクセスされる。現時点で好ましい実施例では、メモリセルはデータワードとしてアクセスされ、そのアドレスは独自のデータワードに対応する。他の実施例では、各メモリセルが独自のアドレスを有し、そのアドレスはデコーダ１０４によってデコードされる。
【００１４】
好ましくは、デコーダ１０４は行またはｘ−アドレスデコード論理と、ビット線またはｙ−アドレスデコード論理とを含む。好ましくは、デコーダ１０４のｘ−アドレスデコード論理は、アドレスバッファ回路１０８からもたらされるアドレス信号ＡＤＤに応答して、各ワード線がコアセルアレイ１０２の１つの行と関連する複数のワード線のうちの１つのワード線を活性化する。ワード線の活性化に応答して、そのワード線に関連するメモリセルはオンになり電流の引込みを開始する。メモリセルを適切にオンにするために、ワード線は、たとえば３．０から４．０Ｖ等の実質的な電位差によって変化しなくてはならない。
【００１５】
好ましくは、デコーダ１０４のｙ−アドレスデコード論理は、コアセルアレイ１０２の適切なビット線をセンスアンプおよび出力回路１１４に結合する。ｙ−アドレスデコード論理はアドレスバッファ回路１０８からのアドレスＡＤＤに応答して、コアセルアレイ１０２の複数のビット線の中から選択されたビット線をデコードする。センスアンプおよび出力回路１１４はコアセルアレイ１０２の選択されたメモリセル内の電流を検知し、選択されたメモリセル内に記憶された１以上のビットのデータのバイナリ状態を判断する。回路１１２は、センスアンプ回路１１４により、好ましくはデータワードとして検知されるメモリセルデータを、メモリ１００の外部で用いるためにメモリ１００の出力において生成する。図１に示されない他の回路は、コアセルアレイ１０２の個々のメモリセルに対し、必要に応じて他の動作のプログラミング、読出、ベリファイ、消去、および実行ができるようにする。
【００１６】
メモリ１００は図１においてＶCCと示される電源電圧に応答して動作する。ＶCCと接地との間の電位差が電源電圧であり、たとえば０．８から３．３ボルトの範囲であり得る。電源電圧ＶCCの適合性は、メモリ１００が製造される技術を含むさまざまな要因に依存するであろう。一般に、高度なＣＭＯＳプロセスにおいて、電源電圧は名目上１．８ボルトである。絶対条件として、この電圧は、ｐチャネルトランジスタでは−０．９ボルトのターンオンまたはしきい値電圧Ｖtp、およびｎチャネルトランジスタでは＋１．０ボルトのターンオンまたはしきい値電圧Ｖtnの大きさよりも大きい。
【００１７】
コアセルアレイ１０２は、好ましくは、一連の主アレイと冗長アレイとを含む。図１の冗長ＣＡＭ回路１０６は、コアセルアレイ１０２の主アレイのうちの１つの、動作しないビット線または動作しないメモリセルの位置に関する情報を記憶するＣＡＭセルをさらに含む。好ましくは、関連する冗長アレイのビット線は、動作しないビット線の置換として用いられる。冗長ＣＡＭ回路１０６のＣＡＭセルは図１に示されるＰＲＯＧ／ＥＲＡＳＥ入力においてプログラミングされかつ消去される。好ましくは、ＣＡＭセルは、エンドユーザまたは顧客によってチップが使用される前に行なわれる試験段階中にプログラミングされかつ消去される。
【００１８】
好ましくは、読出または書込等の動作がコアセルアレイ１０２で行なわれるたびに、その動作アドレスが冗長ＣＡＭ回路１０６に与えられ、その動作アドレスとＣＡＭセル内に記憶された情報とを比較する。好ましくは、その動作アドレスがＣＡＭセル内に記憶された位置情報と合致する場合、動作アドレスが示す少なくとも１つのメモリセルの位置は動作せず、冗長置換を必要とする。
【００１９】
たとえば、読出動作が正規のアレイ内で行なわれる場合、好ましくはデータワードを構成している一連のメモリセルに対応する読出アドレスが、冗長ＣＡＭセル内の情報と比較される。動作しないビット線が、読出アドレスが冗長置換なしにアクセスするであろう一連のメモリセルのうちの１つを偶然にも含む場合、冗長ＣＡＭ回路はその読出アドレスに対する読出マッチングを示す。好ましくは、デコード論理により、読出アドレスが冗長置換なしにアクセスするであろう動作しないビット線および動作しないメモリセルは、冗長アレイのビット線で確実に置換される。同様の置換は、動作しないビット線が、書込アドレスが冗長置換なしにアクセスするであろう一連のメモリセルのうちの１つを偶然にも含む場合に生じるであろう。
【００２０】
次に図２を参照すると、それは、図１のメモリ１００に従った主アレイと冗長アレイとを含む一例としてのコアセルアレイ１０２を示す図である。図２の例としてのコアセルアレイ１０２は上のバンク１１４と下のバンク１１６とに横方向に分割される。アレイ１０２は４つの縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３に縦方向に分割され、各縦方向アレイは主アレイと、関連する冗長アレイとを含む。上のバンク１１４は上の主アレイ１１８、１２０、１２２、および１２４、ならびに上の冗長アレイ１２６、１２８、１３０、および１３２を含む。下のバンク１１６は下の主アレイ１３４、１３６、１３８、および１４０、ならびに下の冗長アレイ１４２、１４４、１４６、および１４８を含む。縦方向アレイＶＥＲＴ０は主アレイ１１８および１３４、ならびに冗長アレイ１２６および１４２を含む。縦方向アレイＶＥＲＴ１は主アレイ１２０および１３６、ならびに冗長アレイ１２８および１４４を含む。縦方向アレイＶＥＲＴ２は主アレイ１２２および１３８、ならびに冗長アレイ１３０および１４６を含む。縦方向アレイＶＥＲＴ３は主アレイ１２４および１４０、ならびに冗長アレイ１３２および１４８を含む。
【００２１】
好ましくは、メモリ１００は同時動作メモリである。同時動作の、たとえば同時読出および書込動作のメモリの制限の１つは、読出および書込動作を異なるバンクでしか同時に行なえないことである。好ましくは、図２のコアセルアレイ１０２に関する１つのさらなる制限は、読出および書込動作が同一の縦方向アレイ内に位置付けられていない異なるバンクでしか行なえないことである。すなわち、書込動作が縦方向アレイＶＥＲＴ０の上の主アレイ１１８内に行なわれる場合、読出動作は縦方向アレイＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３のそれぞれの下の主アレイ１３６、１３８、および１４０のうちのいずれか１つ内に行なわれ得る。しかしながら、この場合、読出動作は縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３のそれぞれの上の主アレイ１１８、１２０、１２２、および１２４のいずれにおいても行なわれ得ず、または、縦方向アレイＶＥＲＴ０の下の主アレイ１３４にも行なわれ得ない。
【００２２】
現時点で好ましい実施例では、各縦方向アレイはメモリセルからなる９個のセクタ（図２では図示せず）に分割される。各セクタは好ましくは主アレイ内で一連の列領域に横方向に分割される。次いで、各列領域は、多くのメモリセルを含む。列領域の各メモリセルは、好ましくは、主アレイの独自のビット線に対応する。上で論じたとおり、主アレイ内に動作しないメモリセルがある場合、その動作しないメモリセルの位置が特定される。好ましくは、縦方向アレイの上および下の冗長アレイ部分に及ぶビット線は、動作しないメモリセルに対応する主アレイのすべてのビット線の置換となる。好ましくは、或るビット線のうちの１つのメモリセルが動作しない場合、そのビット線のすべてが冗長ビット線で置換され、動作しないビット線は定義上、少なくとも１つの動作しないメモリセルを含む。典型的に、およびコアセルアレイ１０２の設計に依存して、主アレイの制限された数の動作しないビット線が関連する冗長アレイで置換され得る。
【００２３】
現時点で好ましい実施例において、メモリセルは、独自のデータワードを記憶するメモリセルの列領域を備えてデータワードとしてアクセスされる。たとえば、メモリ１００に従った一実施例では、１つの１６ビットデータワードが出力回路１１２から一度に生成される間に２つの１６ビットデータワードが内部で一度に読出されるという読出動作が行なわれる。このようにして、２つの列領域が１つの読出動作中にともにアクセスされる。対照的に、書込動作は１つの１６ビットデータワードで一度に行なわれ、１つの列領域が一度にアクセスされる。当然ながら、これらのデータワード長は例であり、他のワード長を適切に用いてよい。
【００２４】
次に、図３を参照すると、それは、図１のメモリに従った一例としてのデュアルポートＣＡＭステージ２００および付属の出力回路の回路図である。他の実施例では、デュアルポートＣＡＭステージ２００は付属の出力回路なしで用いられて冗長置換の必要性を示すことができる。例としてのＣＡＭステージ２００は、デュアルポートＣＡＭセル２０２、書込データバス２０４、および読出データバス２０６を含む。ＣＡＭセル２０２はトランジスタ、好ましくはｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＣＡＭセル２０２は好ましくは、不揮発性メモリセルとして用いられるＭＯＳＦＥＴトランジスタであるが、任意の好適な活性データ記憶素子をＣＡＭセル２０２用に用いてよい。書込データバス２０４の出力ポートはノード２１２に結合され、入力はノード２１６でＣＡＭセル２０２のドレインに結合される。読出データバス２０６の出力ポートはノード２１４に結合され、入力はノード２１６でＣＡＭセル２０２のドレインに結合される。書込データバス２０４および読出データバス２０５はトランジスタ、好ましくはｎチャネルＭＯＳＦＥＴである。当然ながら、任意の好適なデータバスをデータバス２０４および２０５として用いてよい。書込選択信号ＷＳＥＬｍが書込データバス２０４のゲートに与えられ、読出選択信号ＲＳＥＬｍが読出データバス２０５のゲートに与えられる。電圧ＶGがＣＡＭセル２０２のゲート入力に与えられ、電圧ＶSがＣＡＭセル２０２のソース入力に与えられる。好ましくは、ＣＡＭセル２０２の正規の動作中、たとえば、ＣＡＭセル２０２がチェック（check）またはアクセスされる際に、電圧ＶSは接地電位にある。
【００２５】
例としてのデュアルポートＣＡＭステージ２００の略記表示もまた図３に示される。総称的ＣＡＭステージ２００をＣＡＭｎ／ＶＥＲＴｍと称することができ、ｍはＭ個の縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、…、ＶＥＲＴＭのうちのいずれか１つを指し、ｎは縦方向アレイＶＥＲＴｍに関連するＮ個のＣＡＭステージ２００のＣＡＭ０、ＣＡＭ１、…、ＣＡＭＮのうちのいずれか１つを指す。好ましくは、図２に示される例としてのコアセルアレイ１０２において、Ｍ＝４個の縦方向アレイＶＥＲＴ０、ＶＥＲＴ１、ＶＥＲＴ２、およびＶＥＲＴ３がある。好ましくは、各縦方向アレイＶＥＲＴｍは、Ｎ＝８個の、関連しかつ独自の冗長デュアルポートＣＡＭステージＣＡＭ０、ＣＡＭ１、ＣＡＭ２、ＣＡＭ３、ＣＡＭ４、ＣＡＭ５、ＣＡＭ６、およびＣＡＭ７を有する。当然ながら、コアセルアレイ１０２はスケーラブルであり、図２に示される例としてのコアセルアレイ１０２とは異なった態様で設計され、サイズ決定され、配列され、または分離されてよい。冗長ＣＡＭセル２０２および各縦方向に関連するステージ２００の数もまた、コアセルアレイ１０２の特定の設計およびレイアウトならびに実施例に依存して変化してよい。すなわち、より多くの冗長アレイを設けるか、さらにＣＡＭセルを用いて、特に、動作しないメモリセルの位置、動作しないメモリセルを含む動作しないビット線の位置、または動作しないビット線が位置付けられる列領域を特定することができる。
【００２６】
好ましくは、ＣＡＭセル２０２は情報の消去または情報のプログラミングが可能な不揮発性メモリセルである。ＣＡＭセル２０２がｎチャネルＭＯＳＦＥＴトランジスタである場合、このことは、トランジスタのしきい値電圧の変更によって達成される。信号 cell program/erase および付随する矢印は、ＣＡＭセル２０２で行なわれるプログラミング／消去動作を示すよう意図される。ＣＡＭセル２０２はＣＡＭセル２０２がプログラミングされるか消去されることに依存して、印加されたゲート電圧に対してさまざまに応答する。
【００２７】
ＣＡＭセル２０２がプログラミングされると、安定化電圧がトランジスタセル２０２のドレインおよびゲートに好ましくは印加される。この安定化電圧は、電源電圧ＶCCと比べて比較的高い。たとえば、好ましい実施例では、約５．０ボルトの電圧ＶDがドレインに印加され、約８．５ボルトの電圧ＶGがトランジスタＣＡＭセル２０２のゲート入力に印加される。用いられる電圧に関係なく、ＣＡＭセル２０２でのプログラミング動作の複合作用とは、しきい値電圧を、冗長ＣＡＭ回路１０６の正規の動作中にＣＡＭセル２０２のゲートに印加されるいかなる電圧よりも高くすること、すなわち、電源電圧ＶCCよりも高くすることである。
【００２８】
正規の動作中に、ＣＡＭセル２０２がプログラミングされてセル２０２のドレインが接地電位にあると、ゲート電圧ＶG、好ましくは電源電圧ＶCCが印加されても何も起こらず、すなわち、ＣＡＭセルはオンまたは導通しない。
【００２９】
典型的に、メモリ１００内のデュアルポートＣＡＭセル２０２を含むすべてのＣＡＭは、消去の前に予めプログラミングされ、一斉に消去される。ＣＡＭセル２０２は、当業者には公知の紫外線消去手続によって消去され得る。当然ながら、他の消去技術を用いてよい。ＣＡＭセル２０２の消去動作の作用とは、セル２０２が正規のトランジスタと整合性を有する正規の値にプログラミングされるとしきい値電圧をその値よりも下げることである。好ましくは、ＣＡＭセル２０２が消去されると、しきい値電圧は、セル２０２がｎチャネルトランジスタとして動作するよう、すなわち、電源電圧ＶCCと等価のゲート電圧ＶGが印加されるとトランジスタがオンし導通するよう、設定される。
【００３０】
図３には、例としてのＣＡＭステージ２００用の付属の出力回路として好ましくは用いられる２つのｐチャネルバイアストランジスタ２０８および２１０もまた示される。好ましくは、トランジスタ２０８および２１０はＣＡＭセル２０２に比べ弱い（weak）プルアップトランジスタとして設計されかつサイズ決定される。ｐチャネルトランジスタ２０８および２１０は、好ましくは図３の低しきい値電圧トランジスタである。一例としての実施例では、これらのトランジスタ２０８および２１０の各々は、約−０．５ボルトから−０．８ボルトの範囲のしきい値電圧を名目上有する。この範囲内にあるしきい値電圧は、典型的に約−１．２ボルトである従来のｐチャネルトランジスタのしきい値電圧よりも小さい。ＭＯＳＦＥＴ等のトランジスタのしきい値電圧が製造中に制御されることが当業者には周知である。素子製造プロセスにより、しきい値電圧の選択に何らかの融通性を生じ得る。しかしながら、特定のプロセスにおいて、ＭＯＳＦＥＴ用には、通常の値が一般的であり、汎用されている。これらのしきい値電圧が例にすぎないことを理解されるべきである。一般に、しきい値電圧および装置サイズ等のトランジスタの設計パラメータ、他の回路構成、または当業者が利用できる他の適用可能な設計技術を用いるか、好適ならば代用することができる。
【００３１】
ｐチャネルトランジスタ２０８および２１０を、書込データバス２０４および読出データバス２０６との接続に関して言及することができる。書込ｐチャネルバイアストランジスタ２０８はノード２１２で書込データバス２０４の出力ポートに結合される。ＣＡＭｎ／ＶＥＲＴｍと称され得る総称的ＣＡＭステージ２００と書込ｐチャネルバイアストランジスタ２０８とは、ノード２１２で信号ＣＡＭｎＷを生成し、上述のとおり、ｎは縦方向アレイＶＥＲＴｍに関連するＮ個のＣＡＭステージ２００のＣＡＭ０、ＣＡＭ１、…、ＣＡＭＮのうちのいずれか１つを指す。Ｗはノード２１２で書込動作ＣＡＭ信号として信号ＣＡＭｎＷを特定する。
【００３２】
同様に、読出ｐチャネルバイアストランジスタ２１０はノード２１４で読出データバス２０６の出力ポートに結合される。ＣＡＭｎ／ＶＥＲＴｍと称され得る総称的ＣＡＭステージ２００と読出ｐチャネルバイアストランジスタ２１０とは、ノード２１４で信号ＣＡＭｎＲを生成し、上述のとおり、ｎは縦方向アレイＶＥＲＴｍに関連するＮ個のＣＡＭステージ２００のＣＡＭ０、ＣＡＭ１、…、ＣＡＭＮのうちのいずれか１つを指す。Ｒはノード２１４で読出動作ＣＡＭ信号として信号ＣＡＭｎＲを特定する。
【００３３】
読出ｐチャネルバイアストランジスタ２１０および書込ｐチャネルバイアストランジスタ２０８のゲート入力は接地電位に接続され、ソース入力は電源電圧ＶＣＣにある。したがって、上述のとおり、トランジスタ２１０および２０８は低しきい値電圧トランジスタであるために、トランジスタ２１０および２０８は導通し、それぞれのノード２１２および２１４はＣＡＭステージ２００からのプルダウン動作がなければＶCCにある。
【００３４】
トランジスタ２０８および２１０とのＣＡＭステージ２００の動作は以下のとおり行なわれる。好ましくは、コアセルアレイ１０２にアクセスする動作が生じるたびに、その動作が読出であるか書込であるかに関係なく、冗長ＣＡＭ回路１０６のＣＡＭセル２０２はアクセスされる。当該のアドレス（読出アドレスまたは書込アドレス）が冗長置換を必要とする、動作しないメモリセルの位置を含んでいるかどうかの判断が行なわれる。この位置に関する情報は、好ましくはこの動作の前にＣＡＭセル２０２にプログラミングされた。好ましくは、読出もしくは書込動作、またはその両方が生じるたびに、各ＣＡＭセル２０２のソース電圧ＶSは接地電位となり、各ＣＡＭセル２０２のゲート電圧ＶGは電源電圧ＶCCまで引上げられる。
【００３５】
ＣＡＭセル２０２は、ＣＡＭセル２０２がプログラミングされるか否かまたは消去されるか否かに依存して印加されるゲート電圧に対し、さまざまに応答する。書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、書込選択信号ＷＳＥＬｍはハイであり、書込データバス２０４はオンである。プログラミングされたＣＡＭセル２０２はオフのままであり、印加されるゲート電圧ＶG、好ましくは電源電圧ＶCCに応答してオンまたは導通しない。書込プルアップトランジスタ２０８は導通し、ノード２１２はＣＡＭステージ２０２からのプルダウン動作がなければＶCCにある。したがって、ＣＡＭセル２０２がプログラミングされて書込データバス２０４がオンであると、ノード２１２はハイまたはＶCCのままである。
【００３６】
書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、書込選択信号ＷＳＥＬｍはハイであり、書込データバス２０４はオンである。消去されたＣＡＭセル２０２はｎチャネルトランジスタのように動作し、印加されるゲート電圧ＶG、好ましくは電源電圧ＶCCに応答してオンおよび導通する。ＣＡＭセル２０２はノード２１６を接地電位まで引下げる。好ましくは、ＣＡＭセル２０２は書込プルアップトランジスタ２０８よりも強く（stronger）なるよう設計され、したがって、ＣＡＭセル２０２が消去されて書込データバス２０４がオンであると、ノード２１２は接地電位まで引下げられる。
【００３７】
書込動作が縦方向アレイＶＥＲＴｍで行なわれていない場合、書込データバス２０４はオフであり、ＣＡＭセル２０２はチェックされない。ＣＡＭセル２０２がプログラミングされているか消去されているかはノード２１２における信号ＣＡＭｎＷの値に影響を及ぼさない。
【００３８】
一般に、書込動作が縦方向アレイＶＥＲＴｍで行なわれている場合、信号ＣＡＭ０Ｗ…ＣＡＭＮＷは、冗長置換が行なわれるべきビット線の位置が存在しかつその位置がＣＡＭステージ２００のＣＡＭ０／ＶＥＲＴｍ…ＣＡＭＮ／ＶＥＲＴｍにプログラミングされた場合、その位置を特定する。好ましくは、信号ＣＡＭ０Ｗ…ＣＡＭＮＷの１つ以上が書込アドレスと比較され、書込マッチングがあるかどうか判断する。動作しないビット線に対して書込マッチングがある場合、冗長アレイからのビット線が動作しないビット線の置換となる。すなわち、冗長ビット線は、書込アドレスと、書込動作がその他の態様では生じる主アレイに関連するＣＡＭステージ２００との間でマッチングが示される場合、動作しないビット線の代わりに用いられる。
【００３９】
同様に、読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、読出選択信号ＲＥＳＬｍはハイであり、読出データバス２０６はオンである。プログラミングされたＣＡＭセル２０２はオフのままであり、印加されるゲート電圧ＶG、好ましくは電源電圧ＶCCに応答してオンまたは導通しない。読出プルアップトランジスタ２１０は導通し、ノード２１４はＣＡＭステージ２００からのプルダウン動作がなければＶCCにある。したがって、ＣＡＭセル２０２がプログラミングされて読出データバス２０６がオンであると、ノード２１４はハイまたはＶCCのままである。
【００４０】
読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、読出選択信号ＲＳＥＬｍはハイであり、読出データバス２０６はオンである。消去されたＣＡＭセル２０２はｎチャネルトランジスタのように動作し、印加されるゲート電圧ＶG、好ましくは電源電圧ＶCCに応答してオンおよび導通する。ＣＡＭセル２０２はノード２１６を接地電位まで引下げる。好ましくは、ＣＡＭセル２０２は読出プルアップトランジスタ２１０よりも強くなるよう設計され、したがって、ＣＡＭセル２０２が消去されて読出データバス２０４がオンであると、ノード２１４は接地電位まで引下げられる。
【００４１】
読出動作が縦方向アレイＶＥＲＴｍで行なわれていない場合、読出データバス２０６はオフであり、ＣＡＭセル２０２はチェックされない。ＣＡＭセル２０２がプログラミングされているか消去されているかはノード２１４における信号ＣＡＭｎＲの値に影響を及ぼさない。
【００４２】
一般に、読出動作が縦方向アレイＶＥＲＴｍで行なわれている場合、信号ＣＡＭ０Ｒ…ＣＡＭＮＲは、冗長置換が行なわれるべきビット線の位置が存在しかつその位置がＣＡＭステージ２００のＣＡＭ０／ＶＥＲＴｍ…ＣＡＭＮ／ＶＥＲＴｍにプログラミングされた場合、その位置を特定する。好ましくは、信号ＣＡＭ０Ｒ…ＣＡＭＮＲのうちの１つ以上が読出アドレスと比較され、読出マッチングがあるかどうか判断する。動作しないビット線に対して読出マッチングがある場合、冗長アレイからのビット線が動作しないビット線の置換となる。すなわち、冗長ビット線は、読出アドレスと、読出動作がその他の態様では生じる主アレイに関連するＣＡＭステージ２００との間でマッチングが示される場合、動作しないビット線の代わりに用いられる。
【００４３】
図４は、図１のメモリに従った、一例としてのＣＡＭステージのアレイ３００および付属の出力回路と、図２の例としてのコアセルアレイとを示すブロック図である。好ましくは、図１の冗長ＣＡＭ回路１０６は例としてのＣＡＭステージのアレイ３００を含む。ＣＡＭステージのアレイ３００は以下のＣＡＭステージ２００を含む：
縦方向アレイＶＥＲＴ０に関連：
ＣＡＭ０／ＶＥＲＴ０  ３０２、ＣＡＭ１／ＶＥＲＴ０  ３０４、ＣＡＭ２／ＶＥＲＴ０  ３０６、ＣＡＭ３／ＶＥＲＴ０  ３０８、ＣＡＭ４／ＶＥＲＴ０  ３１０、ＣＡＭ５／ＶＥＲＴ０  ３１２、ＣＡＭ６／ＶＥＲＴ０  ３１４、およびＣＡＭ７／ＶＥＲＴ０  ３１６；
縦方向アレイＶＥＲＴ１に関連：
ＣＡＭ０／ＶＥＲＴ１  ３１８、ＣＡＭ１／ＶＥＲＴ１  ３２０、ＣＡＭ２／ＶＥＲＴ１  ３２２、ＣＡＭ３／ＶＥＲＴ１  ３２４、ＣＡＭ４／ＶＥＲＴ１  ３２６、ＣＡＭ５／ＶＥＲＴ１  ３２８、ＣＡＭ６／ＶＥＲＴ１  ３３０、およびＣＡＭ７／ＶＥＲＴ１  ３３２；
縦方向アレイＶＥＲＴ２に関連：
ＣＡＭ０／ＶＥＲＴ２  ３３４、ＣＡＭ１／ＶＥＲＴ２  ３３６、ＣＡＭ２／ＶＥＲＴ２  ３３８、ＣＡＭ３／ＶＥＲＴ２  ３４０、ＣＡＭ４／ＶＥＲＴ２  ３４２、ＣＡＭ５／ＶＥＲＴ２  ３４４、ＣＡＭ６／ＶＥＲＴ２  ３４６、およびＣＡＭ７／ＶＥＲＴ２  ３４８；
縦方向アレイＶＥＲＴ３に関連：
ＣＡＭ０／ＶＥＲＴ３  ３５０、ＣＡＭ１／ＶＥＲＴ３  ３５２、ＣＡＭ２／ＶＥＲＴ３  ３５４、ＣＡＭ３／ＶＥＲＴ３  ３５６、ＣＡＭ４／ＶＥＲＴ３  ３５８、ＣＡＭ５／ＶＥＲＴ３  ３６０、ＣＡＭ６／ＶＥＲＴ３  ３６２、およびＣＡＭ７／ＶＥＲＴ３  ３６４。
【００４４】
ＣＡＭステージのアレイ３００は、読出ｐチャネルプルアップ低しきい値電圧トランジスタ３６６、３６８、３７０、３７２、３７４、３７６、３７８、および３８０、ならびに書込ｐチャネルプルアップ低しきい値電圧トランジスタ３８２、３８４、３８６、３８８、３９０、３９２、３９４、および３９６をさらに含む。
【００４５】
縦方向アレイＶＥＲＴ０に関連するＣＡＭステージのアレイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ０および読出選択信号ＲＳＥＬ０を受信する。縦方向アレイＶＥＲＴ１に関連するＣＡＭステージのアレイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ１および読出選択信号ＲＳＥＬ１を受信する。縦方向アレイＶＥＲＴ２に関連するＣＡＭステージのアレイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ２および読出選択信号ＲＳＥＬ２を受信する。縦方向アレイＶＥＲＴ３に関連するＣＡＭステージのアレイ３００のＣＡＭステージ２００のすべては書込選択信号ＷＳＥＬ３および読出選択信号ＲＳＥＬ３を受信する。
【００４６】
ＣＡＭステージのＣＡＭ０／ＶＥＲＴ０  ３０２、ＣＡＭ０／ＶＥＲＴ１  ３１８、ＣＡＭ０／ＶＥＲＴ２  ３３４、およびＣＡＭ０／ＶＥＲＴ３  ３５０はすべて、信号ＣＡＭ０Ｒを有する共有出力において読出プルアップトランジスタ３６６に結合され、それらのすべてはさらに、信号ＣＡＭ０Ｗを有する共有出力において書込プルアップトランジスタ３８２に結合される。
【００４７】
ＣＡＭステージのＣＡＭ１／ＶＥＲＴ０  ３０４、ＣＡＭ１／ＶＥＲＴ１  ３２０、ＣＡＭ１／ＶＥＲＴ２  ３３６、およびＣＡＭ１／ＶＥＲＴ３  ３５２はすべて、信号ＣＡＭ１Ｒを有する共有出力において読出プルアップトランジスタ３６８に結合され、それらのすべてはさらに、信号ＣＡＭ１Ｗを有する共有出力において書込プルアップトランジスタ３８４に結合される。
【００４８】
ＣＡＭステージのＣＡＭ２／ＶＥＲＴ０  ３０６、ＣＡＭ２／ＶＥＲＴ１  ３２２、ＣＡＭ２／ＶＥＲＴ２  ３３８、およびＣＡＭ２／ＶＥＲＴ３  ３５４はすべて、信号ＣＡＭ２Ｒを有する共有出力において読出プルアップトランジスタ３７０に結合され、それらのすべてはさらに、信号ＣＡＭ２Ｗを有する共有出力において書込プルアップトランジスタ３８６に結合される。
【００４９】
ＣＡＭステージのＣＡＭ３／ＶＥＲＴ０  ３０８、ＣＡＭ３／ＶＥＲＴ１  ３２４、ＣＡＭ３／ＶＥＲＴ２  ３４０、およびＣＡＭ３／ＶＥＲＴ３  ３５６はすべて、信号ＣＡＭ３Ｒを有する共有出力において読出プルアップトランジスタ３７２に結合され、それらのすべてはさらに、信号ＣＡＭ３Ｗを有する共有出力において書込プルアップトランジスタ３８８に結合される。
【００５０】
ＣＡＭステージのＣＡＭ４／ＶＥＲＴ０  ３１０、ＣＡＭ４／ＶＥＲＴ１  ３２６、ＣＡＭ４／ＶＥＲＴ２  ３４２、およびＣＡＭ４／ＶＥＲＴ３  ３５８はすべて、信号ＣＡＭ４Ｒを有する共有出力において読出プルアップトランジスタ３７４に結合され、それらのすべてはさらに、信号ＣＡＭ４Ｗを有する共有出力において書込プルアップトランジスタ３９０に結合される。
【００５１】
ＣＡＭステージのＣＡＭ５／ＶＥＲＴ０  ３１２、ＣＡＭ５／ＶＥＲＴ１  ３２８、ＣＡＭ５／ＶＥＲＴ２  ３４４、およびＣＡＭ５／ＶＥＲＴ３  ３６０はすべて、信号ＣＡＭ５Ｒを有する共有出力において読出プルアップトランジスタ３７６に結合され、それらのすべてはさらに、信号ＣＡＭ５Ｗを有する共有出力において書込プルアップトランジスタ３９２に結合される。
【００５２】
ＣＡＭステージのＣＡＭ６／ＶＥＲＴ０  ３１４、ＣＡＭ６／ＶＥＲＴ１  ３３０、ＣＡＭ６／ＶＥＲＴ２  ３４６、およびＣＡＭ６／ＶＥＲＴ３  ３６２はすべて、信号ＣＡＭ６Ｒを有する共有出力において読出プルアップトランジスタ３７８に結合され、それらのすべてはさらに、信号ＣＡＭ６Ｗを有する共有出力において書込プルアップトランジスタ３９４に結合される。
【００５３】
ＣＡＭステージのＣＡＭ７／ＶＥＲＴ０  ３１６、ＣＡＭ７／ＶＥＲＴ１  ３３２、ＣＡＭ７／ＶＥＲＴ２  ３４８、およびＣＡＭ７／ＶＥＲＴ３  ３６４はすべて、信号ＣＡＭ７Ｒを有する共有出力において読出プルアップトランジスタ３８０に結合され、それらのすべてはさらに、信号ＣＡＭ７Ｗを有する共有出力において書込プルアップトランジスタ３９６に結合される。
【００５４】
図５は、図２の例としてのコアセルアレイ１０２のうちの１つの縦方向アレイＶＥＲＴｍと関連するＣＡＭステージ２００の一例としての群４００を示すブロック図である。例としてのＣＡＭステージの群４００は、以下のＣＡＭステージ２００、すなわち、ＣＡＭ０／ＶＥＲＴｍ  ４０２、ＣＡＭ１／ＶＥＲＴｍ  ４０４、ＣＡＭ２／ＶＥＲＴｍ  ４０６、ＣＡＭ３／ＶＥＲＴｍ  ４０８、ＣＡＭ４／ＶＥＲＴｍ  ４１０、ＣＡＭ５／ＶＥＲＴｍ  ４１２、ＣＡＭ６／ＶＥＲＴｍ  ４１４、およびＣＡＭ７／ＶＥＲＴｍ  ４１６を含み、それらのすべては縦方向アレイＶＥＲＴｍに関連する。ＣＡＭステージの群４００のＣＡＭステージ２００のすべては、縦方向アレイＶＥＲＴｍに対応する書込選択信号ＷＳＥＬｍおよび読出選択信号ＲＳＥＬｍを受信する。
【００５５】
上で論じたとおり、メモリ１００は同時動作をサポートするので、冗長ＣＡＭ回路１０６は、好ましくは、読出動作および書込動作等の２つの個別の動作が行われているのを辿ることができる。加えて、現時点で好ましい実施例において、メモリセルはデータワードとしてアクセスされ、メモリセルの列領域は独自のデータワードを記憶する。たとえば、メモリ１００に従った一実施例では、１つの１６ビットのデータワードが図１の出力回路１１２から一度に生成される間に２つの１６ビットのデータワードが内部で一度に読出されるという読出動作が行なわれる。このようにして、２つの列領域が一度の読出動作中にともにアクセスされる。対照的に、書込動作は一度に１つの１６ビットのデータワードで行なわれ、１つの列領域が一度にアクセスされる。当然ながら、これらのデータワード長は例であり、他のワード長を適切に用いてよい。
【００５６】
現時点で好ましい実施例に従い、縦方向アレイＶＥＲＴｍの主アレイ内の横方向の行はｐ個の列領域を含み、それらの各々はｑ個のビット線を含む。たとえば、行はｐ＝１６個の列領域を含み、その１６個の列領域の各々がｑ＝１６個のビット線を含むため、横方向の行は合計２５６個のビット線を含み得る。当然ながら、これらの値は例であり、現時点で好ましい実施例を限定するよりはむしろ説明するよう意図される。
【００５７】
８個のＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の例としてのＣＡＭステージの群４００は、縦方向アレイＶＥＲＴｍの主アレイの列領域において動作しないビット線の位置を特定する。好ましくは、冗長アレイの冗長ビット線は、その他の態様では読出または書込動作によってアクセスされるであろう、動作しないビット線の置換となる。
【００５８】
動作しないビット線ＢＬiの位置はまず、ｐ個の列領域のうち、動作しないビット線を含む列領域を特定することによって行なわれる。次に、その列領域のｑ個のビット線のうち、動作しないビット線に対応するビット線が特定される。したがって、８個のＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の例としてのＣＡＭステージの群４００は、好ましくは、動作しないビット線ＢＬiの位置を示すための２つの情報を記憶する。
【００５９】
書込動作については、ｑ個のビット線を有する列領域に対応するｆビット（２f＝ｐ）の書込アドレスが、ｆ個のアドレスＣＡＭステージからなる群に記憶されたｆビット（２f＝ｐ）のアドレスと比較される。列領域は、好ましくはデータワードを記憶する。特に、ｆ個のアドレスＣＡＭステージは、動作しないビット線ＢＬiを含む列領域のｆビット（２f＝ｐ）のアドレスを特定する。ｆビットの書込アドレスと、ｆ個のアドレスＣＡＭステージで記憶されたｆビットのアドレスとの間にマッチングがあれば、動作しないビット線ＢＬiの位置はｇ（２g＝ｑ）個のＩ／Ｏ  ＣＡＭステージによって特定される。一般に、ｆおよびｇに対する値はｐおよびｑに対する値に依存する。
【００６０】
たとえば、現時点で好ましい実施例に従い、書込動作は一度に１つの１６ビットのデータワードで行なわれ、各列領域がｑ＝１６個のビット線を含むｐ＝１６個の列領域のうちの１つが一度にアクセスされる。図５に従い、ｆ＝４（２4＝１６）個のアドレスＣＡＭステージ４１０、４１２、４１４、および４１６は動作しないビット線ＢＬiを含む列領域の４ビットのアドレスを記憶し、ｇ＝４（２4＝１６）個のＩ／Ｏ  ＣＡＭステージ４０２、４０４、４０６、および４０８は列領域内の１６個のビット線のうちの動作しないビット線ＢＬiの位置を記憶する。書込動作が行なわれると、書込アドレスは、アドレスＣＡＭステージのＣＡＭ４／ＶＥＲＴｍ  ４１０、ＣＡＭ５／ＶＥＲＴｍ  ４１２、ＣＡＭ６／ＶＥＲＴｍ  ４１４、およびＣＡＭ７／ＶＥＲＴｍ  ４１６のそれぞれの書込アドレスＣＡＭ信号ＷＲＩＴＥＡＤＤ０、ＷＲＩＴＥＡＤＤ１、ＷＲＩＴＥＡＤＤ２、およびＷＥＩＴＥＡＤＤ３と（図５または図１に示されないアドレスマッチング回路を介して）比較される。書込アドレスと書込アドレスＣＡＭ信号とが合致すると、Ｉ／Ｏ  ＣＡＭステージ４０２、４０４、４０６、および４０８は、１６個のビット線のうちのどのビット線が動作しないビット線ＢＬiであるかを示す。
【００６１】
読出動作については、合計で２ｑ個のビット線を有する２つの列領域に対応するｈビット（２h＝ｐ／２）の読出アドレスが、ｈ個のアドレスＣＡＭステージからなる群に記憶されたｈビット（２h＝ｐ／２）のアドレスと比較される。これらの２つの列領域は、好ましくは２つのデータワードを記憶する。特に、ｈ個のアドレスＣＡＭステージは、そのうちの１つが動作しないビット線ＢＬhを含む２つの列領域のｈビット（２h＝ｐ／２）のアドレスを特定する。ｈビットの読出アドレスと、ｈ個のアドレスＣＡＭステージに記憶されたｈビットのアドレスとの間にマッチングがあれば、動作しないビット線ＢＬiの位置はｊ（２j＝２ｑ）個のＩ／Ｏ  ＣＡＭステージによって特定される。一般に、ｈおよびｊに対する値はｐおよびｑに対する値に依存する。
【００６２】
たとえば、現時点で好ましい実施例の読出動作に従い、１つの１６ビットのデータワードが図１の出力回路１１２から一度に生成される間に２つの１６ビットのデータワードが内部で一度に読出される。このようにして、各列領域がｑ＝１６個のビット線を含むｐ＝１６個の列領域のうちの２つが一度にアクセスされる。図５に従い、ｈ＝３（２3＝８）個のアドレスＣＡＭステージ４１２、４１４、および４１６は、そのうちの１つが動作しないビット線ＢＬiを含む２つの列領域の３ビットのアドレスを記憶し、ｊ＝５（２5＝３２）個のＩ／Ｏ  ＣＡＭステージ４０２、４０４、４０６、４０８、および４１０は、２つの列領域内の３２個のビット線のうちの動作しないビット線ＢＬiの位置を記憶する。読出動作が行なわれると、読出アドレスは、アドレスＣＡＭステージのＣＡＭ５／ＶＥＲＴｍ  ４１２、ＣＡＭ６／ＶＥＲＴｍ  ４１４、およびＣＡＭ７／ＶＥＲＴｍ  ４１６のそれぞれの読出アドレスＣＡＭ信号ＲＥＡＤＡＤＤ０、ＲＥＡＤＡＤＤ１、およびＲＥＡＤＡＤＤ２と（図５または図１に示されないアドレスマッチング回路を介して）比較される。読出アドレスと読出アドレスＣＡＭ信号とが合致すると、Ｉ／Ｏ  ＣＡＭステージ４０２、４０４、４０６、４０８、および４１０は、２つの列領域の３２個のビット線のうちのどのビット線が動作しないビット線ＢＬiであるかを示す。
【００６３】
アドレスＣＡＭステージとＩ／Ｏ  ＣＡＭステージとは読出動作および書込動作の動作中に異なった方法で用いられるが、これらのＣＡＭステージはともに、冗長アレイ内のビット線による置換を必要とする、主アレイ内の同じ動作しないビット線の位置に関する同じ情報をもたらす。たとえば、図５を参照して、デュアルポートＣＡＭステージ４０２、４０４、４０６、４０８、４１０、４１２、４１４、および４１６の出力がそれぞれ０００１０００１であると仮定されたい。
【００６４】
書込動作が、０００１の書込アドレスを有する列領域で行なわれるべき場合、これらの４つのビットは以下の信号と比較される：
(アドレス) CAM ステージ ４１６ より  WRITEADD３=CAM７W=０、
(アドレス) CAM ステージ ４１４ より  WRITEADD２=CAM６W=０、
(アドレス) CAM ステージ ４１２ より  WRITEADD１=CAM５W=０、
(アドレス) CAM ステージ ４１０ より  WRITEADD０=CAM４W=１。
【００６５】
書込アドレスのマッチングがあり、Ｉ／Ｏ  ＣＡＭステージの内容がチェックされて、以下の信号に示されるように、０００１のアドレスを有する列領域内の動作しないビット線ＢＬiの位置が判定される：
(I/O) CAM ステージ ４０８ より  WRITEIO３=CAM３W＝０、
(I/O) CAM ステージ ４０６ より  WRITEIO２=CAM２W＝０、
(I/O) CAM ステージ ４０４ より  WRITEIO１=CAM１W＝０、
(I/O) CAM ステージ ４０２ より  WRITEIO０=CAM０W＝１。
【００６６】
読出動作が０００の読出アドレスを共に有する２つの列領域で行なわれるべき場合、これらの３つのビットは以下の信号と比較される：
(アドレス) CAM ステージ ４１６ より  READADD２=CAM７R＝０、
(アドレス) CAM ステージ ４１４ より  READADD１=CAM６R＝０、
(アドレス) CAM ステージ ４１２ より  READADD０=CAM５R＝０。
【００６７】
読出アドレスのマッチングがあり、Ｉ／Ｏ  ＣＡＭステージの内容がチェックされて、以下の信号によって示されるように、ともに０００のアドレスを有する２つの列領域の両方内の動作しないビット線ＢＬiの位置が判定される。
【００６８】
(I/O) CAM ステージ ４１０ より  READIO４=CAM４R＝１、
(I/O) CAM ステージ ４０８ より  READIO３=CAM３R＝０、
(I/O) CAM ステージ ４０６ より  READIO２=CAM２R＝０、
(I/O) CAM ステージ ４０４ より  READIO１=CAM１R＝０、
(I/O) CAM ステージ ４０２ より  READIO０=CAM０R＝１。
【００６９】
図６は、図２のメモリに従った、共有出力回路を備えたＣＡＭステージ２００の一例としての群５００の回路図である。例としてのＣＡＭステージの群５００は以下のＣＡＭステージ２００、すなわち、ＣＡＭｎ／ＶＥＲＴ０  ５０２、ＣＡＭｎ／ＶＥＲＴ１  ５０４、ＣＡＭｎ／ＶＥＲＴ２  ５０６、およびＣＡＭｎ／ＶＥＲＴ３  ５０８を含む。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ０  ５０２はＶＥＲＴ０用の書込選択信号ＷＳＥＬ０および読出選択信号ＲＳＥＬ０を受信する。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ１  ５０４はＶＥＲＴ１用の書込選択信号ＷＳＥＬ１および読出選択信号ＲＳＥＬ１を受信する。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ２  ５０６はＶＥＲＴ２用の書込選択信号ＷＳＥＬ２および読出選択信号ＲＳＥＬ２を受信する。ＣＡＭステージのＣＡＭｎ／ＶＥＲＴ３  ５０８はＶＥＲＴ３用の書込選択信号ＷＳＥＬ３および読出選択信号ＲＳＥＬ３を受信する。ＣＡＭステージ２００のＣＡＭｎは各縦方向アレイにあり、ＣＡＭｎの５０２、５０４、５０６、および５０８の各々は、それぞれの主アレイ内の動作しないビット線の位置に関するそれぞれのビットの情報を記憶する。
【００７０】
図６に示されるように、ＣＡＭｎステージ５０２、５０４、５０６、および５０８のすべては、信号ＣＡＭｎＷを有する共有出力５１２において書込プルアップトランジスタ５１０に、好ましくはｐチャネルトランジスタに結合され、さらにこれらのすべては信号ＣＡＭｎＲを有する共有出力５１６において読出プルアップトランジスタ５１４に、好ましくはｐチャネルトランジスタに結合される。
【００７１】
書込動作がたとえばＶＥＲＴ０で行なわれる場合、書込選択信号ＷＳＥＬ０が活性となり、デュアルポートＣＡＭステージのＣＡＭｎ／ＶＥＲＴ０  ５０２内のＣＡＭセルの内容がチェックされる。読出動作は、ＶＥＲＴ０で書込動作が行なわれている間はそこで行なわれ得ないため、読出選択信号ＲＳＥＬ０は活性にならない。加えて、他の書込選択信号ＷＳＥＬ１、ＷＳＥＬ２、およびＷＳＥＬ３も活性にならず、共有出力５１２の信号ＣＡＭｎＷはＣＡＭｎ／ＶＥＲＴ０  ５０２内のＣＡＭセルの内容に依存してローまたはハイとなる。
【００７２】
同様に、読出動作がたとえばＶＥＲＴ２で行なわれる場合、書込選択信号ＲＳＥＬ２が活性となり、デュアルポートＣＡＭステージのＣＡＭｎ／ＶＥＲＴ２  ５０６内のＣＡＭセルの内容がチェックされる。書込動作は、ＶＥＲＴ２で読出動作が行なわれている間はそこで行なわれ得ないため、書込選択信号ＷＳＥＬ２は活性にならない。加えて、他の読出選択信号ＲＳＥＬ０、ＲＳＥＬ１、およびＲＳＥＬ３も活性にならず、共有出力５１６の信号ＣＡＭｎＲはＣＡＭｎ／ＶＥＲＴ２  ５０６内のＣＡＭセルの内容に依存してローまたはハイとなる。
【００７３】
一実施例では、図１のすべての構成要素が１つの集積回路チップ上に包含される。例としてのフラッシュメモリチップ用のアドレスおよび制御入力がメモリ密度とインターフェイス実現方法とに依存することに注目されたい。開示された実施例が、付属の代替アドレスおよび制御入力構成により、異なるメモリ密度および代替インターフェイス実現方法で動作できることが認識されるだろう。
【００７４】
この明細書で用いられるアドレスという用語は、１つ以上のメモリセルまたはその位置に独自に対応する任意の位置識別子を広く指すよう意図される。この明細書で説明される現時点で好ましい実施例は、デュアルポートＣＡＭステージを含む冗長ＣＡＭ回路を示す。しかしながら、これらの実施例の局面は、動作しないメモリセルを冗長で置換する以外の動作に関して適用されてよい。
【００７５】
この明細書で用いられる、ロー、論理ロー、アサートされない、活性でない、非活性であるという用語および句は、一般にバイナリゼロ（０）を表わすと理解される、デジタル信号の論理ロー値を広く指すよう意図される。
【００７６】
この明細書に示される、ハイ、論理ハイ、アサートされた、活性であるという用語および句は、一般にバイナリ１（１）を表すと理解される、デジタル信号の論理ハイ値を広く示すよう意図される。
【００７７】
この明細書で用いられる「Ｂと結合されたＡ」という句は、Ｂに直接接続されたＡ、または１つ以上の中間構成要素を介し間接的にＢに接続されたＡを意味するよう規定される。
【００７８】
この明細書で用いられるユーザという用語は、プロセッサもしくは他の構成要素、またはメモリへのアクセスを求めるエンティティを指すよう意図される。
【００７９】
この明細書で用いられる動作しないという用語は、１つの記憶素子または１群の記憶素子とともに用いられると、動作しない記憶素子を１つ以上の記憶素子で置換することを必要とし得る任意の条件または状態を広く指す。記憶素子は、たとえば１つ以上のメモリセル、ビット線、またはメモリセルへのインターフェイス回路を含んでよい。特に、この明細書で用いられる動作しないメモリセルは、メモリセルに結合されたビット線、またはメモリセルを含むビット線等の付属の回路を備える、またはそれを備えない、メモリセルを広く指す。典型的に、記憶素子の機能性の欠如はその記憶素子の置換を必要とする。機能性の欠如は、記憶素子または記憶素子へのインターフェイスの損傷または欠陥による場合がある。
【００８０】
この明細書で用いる信号という用語は、アナログまたはデジタルの信号を広く指し、両方の種類の信号を包含すると理解されるべきである。
【００８１】
上に述べたことから、現時点で好ましい実施例が、動作しないメモリセルを第２のメモリセルで置換することのできるメモリを提供することが分かる。このメモリは、メモリセルの主アレイ、メモリセルの冗長アレイ、および冗長内容参照可能メモリ（ＣＡＭ）回路を含む。冗長ＣＡＭ回路は、複数のデュアルポートＣＡＭステージを含む。各ＣＡＭステージは、ＣＡＭセル、ＣＡＭセルに結合された書込データバス、およびＣＡＭセルに結合された読出データバスを含む。ＣＡＭセルは、主アレイ内の動作しないメモリセルの位置に関する情報を記憶する。好ましくは、動作しないメモリセルは、冗長アレイ内の第２のメモリセルによる置換を必要とする。書込データバスは、書込選択信号に応答してＣＡＭセルから情報を生成する。書込選択信号は主アレイ内のメモリセルの位置で行なわれるべき書込動作を示す。読出データバスは読出選択信号に応答してＣＡＭセルから情報を生成する。読出選択信号は主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す。
【００８２】
好ましくは、書込動作と読出動作とは、主アレイ内のメモリセルの位置で異なる時に行なわれる。
【００８３】
好ましくは、メモリは、主アレイ内の第３のメモリセルの位置を示す動作アドレスとＣＡＭセルの情報とを比較して、主アレイ内の第３のメモリセルが冗長アレイ内の第２のメモリセルによる置換を必要としているかどうか判断することができる。
【００８４】
好ましい実施例では、デュアルポートＣＡＭステージは、図２のデュアルポートＣＡＭステージ２００を含む。当然ながら、現時点で好ましい実施例に従った他のデュアルポートＣＡＭステージを、例としてのＣＡＭステージ２００以外に適切に用いてよい。
【００８５】
加えて、現時点で好ましい実施例は、メモリ内にデュアルポート内容参照可能メモリ（ＣＡＭ）ステージを提供する。このＣＡＭステージは、ＣＡＭセル、ＣＡＭセルに結合された書込データバス、およびＣＡＭセルに結合された読出データバスを含む。ＣＡＭセルは、メモリの主アレイ内の動作しないメモリセルの位置に関する情報を記憶する。好ましくは、動作しないメモリセルは、メモリの冗長アレイ内の第２のメモリセルによる置換を必要とする。書込データバスは、書込選択信号に応答してＣＡＭセルから情報を生成する。書込選択信号は主アレイ内のメモリセルの位置で行なわれるべき書込動作を示す。読出データバスは読出選択信号に応答してＣＡＭセルから情報を生成する。読出選択信号は主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す。
【００８６】
好ましくは、書込動作と読出動作とは、主アレイ内のメモリセルの位置で異なる時に行なわれる。
【００８７】
好ましくは、メモリは、主アレイ内の第３のメモリセルの位置を示す動作アドレスとＣＡＭセルの情報とを比較して、主アレイ内の第３のメモリセルが冗長アレイ内の第２のメモリセルによる置換を必要としているかどうか判断することができる。
【００８８】
好ましい実施例では、デュアルポートＣＡＭステージは、図２のデュアルポートＣＡＭステージ２００を含む。当然ながら、現時点で好ましい実施例に従った他のデュアルポートＣＡＭステージを、例としてのＣＡＭステージ２００以外に適切に用いてよい。
【００８９】
さらに、現時点で好ましい実施例は、第１のメモリセルを第２のメモリセルで置換することのできるメモリを提供する。このメモリは、メモリセルアレイ、メモリセルの１つ以上の冗長アレイ、およびＣＡＭセルを含む。メモリセルアレイは第１のタスクおよび第２のタスクによって動作され得る。他の実施例では、メモリセルアレイはメモリセルの１つ以上の冗長アレイを含む。これらのタスクはともに同時にかつ随意に行なわれる。メモリセルアレイは、メモリセルの第１の主アレイとメモリセルの第２の主アレイとを含む。第１のタスクが第１の主アレイで行なわれる場合、第２のタスクを第１の主アレイで同時に行なうことができない。第２のタスクが第２の主アレイで行なわれる場合、第１のタスクを第２の主アレイで同時に行なうことができない。ＣＡＭセルは、メモリセルアレイの第１のメモリセルが１つ以上の冗長アレイのうちの第２のメモリセルによる置換を必要としているかどうかに関する情報を記憶する。ＣＡＭセルは第１のタスク中および第２のタスク中にアクセスされ得る。
【００９０】
好ましくは、ＣＡＭセルはメモリセルアレイの動作しないメモリセルの位置を記憶する。好ましくは、動作しないメモリセルは、１つ以上の冗長アレイの第２のメモリセルによる置換を必要とする。
【００９１】
加えて、現時点で好ましい実施例は、第１のメモリセルを第３のメモリセルで置換することができかつ第２のメモリセルを第４のメモリセルで置換することができるメモリを提供する。このメモリは、メモリセルの第１の主アレイ、メモリセルの第１の主アレイに関連するメモリセルの第１の冗長アレイ、メモリセルの第２の主アレイ、メモリセルの第１の主アレイと関連するメモリセルの第２の冗長アレイ、および冗長内容参照可能メモリ（ＣＡＭ）回路を含む。第１の主アレイは第１のメモリセルを含み、第２の主アレイは第２のメモリセルを含む。冗長ＣＡＭ回路は第１の群のデュアルポートＣＡＭステージと第２の群のデュアルポートＣＡＭステージとを含む。第１の群のデュアルポートＣＡＭステージは第１のメモリセルの第１の位置情報を記憶する。好ましくは、第１のメモリセルは第１の冗長アレイ内の第３のメモリセルによる置換を必要とする。たとえば、第１のメモリセルは損傷を受けているか、またはその他の態様では動作しないことがある。第２の群のデュアルポートＣＡＭステージは第２のメモリセルの第２の位置情報を記憶する。好ましくは、第２のメモリセルは第２の冗長アレイ内の第４のメモリセルによる置換を必要とする。たとえば、第２のメモリセルは損傷を受けているか、またはその他の態様では動作しないことがある。第１の群のＣＡＭステージの第１の最初のＣＡＭステージは、第１のＣＡＭセル、第１の書込データバス、および第１の読出データバスを含む。第１の書込データバスおよび第１の読出データバスはそれぞれＣＡＭセルに結合される。第２の群のＣＡＭステージの第２の最初のＣＡＭステージは、第２のＣＡＭセル、第２の書込データバス、および第２の読出データバスを含む。第２の書込データバスおよび第２の読出データバスは、それぞれＣＡＭセルに結合される。第２の書込データバスと第１の書込データバスとは第１の書込出力を共有する。第２の読出データバスと第１の読出データバスとは第１の読出出力を共有する。
【００９２】
好ましくは、第１の書込データバスは、第１の書込選択信号に応答して第１の書込出力において第１の群のＣＡＭステージから第１の位置情報の第１の部分を生成する。好ましくは、第１の位置情報の第１の部分は１ビットの情報を含む。第１の書込選択信号は、第１の主アレイ内のメモリセルの位置で行なわれるべき書込動作を示す。好ましくは、第２の書込データバスは、第２の書込選択信号に応答して第１の書込出力において第２の群のＣＡＭステージから第２の位置情報の第２の部分を生成する。好ましくは、第２の位置情報の第２の部分は１ビットの情報を含む。第２の書込選択信号は、第２の主アレイ内のメモリセルの位置で行なわれるべき書込動作を示す。好ましくは、このメモリは、第１の書込出力に結合されて第１の書込出力にバイアスをかけ、第１の値にする書込バイアストランジスタをさらに含む。好ましくは、書込動作が第１の主アレイで行なわれて第１の書込出力が第２の値に引かれる場合、第１のＣＡＭセルは消去される。好ましくは、書込動作が第１の主アレイで行なわれて第１の書込出力が第１の値のままである場合、第１のＣＡＭセルはプログラミングされる。好ましくは、書込動作が第２の主アレイで行なわれて第１の書込出力が第２の値に引かれる場合、第２のＣＡＭセルは消去される。好ましくは、書込動作が第２の主アレイで行なわれて第１の書込出力が第１の値のままである場合、第２のＣＡＭセルはプログラミングされる。
【００９３】
好ましくは、第１の読出データバスは、第１の読出選択信号に応答して第１の読出出力において第１の群のＣＡＭステージから第１の位置情報の第１の部分を生成する。好ましくは、第１の位置情報の第１の部分は１ビットの情報を含む。第１の読出選択信号は、第１の主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す。好ましくは、第２の読出データバスは、第２の読出選択信号に応答して第１の読出出力において第２の群のＣＡＭステージから第２の位置情報の第２の部分を生成する。好ましくは、第２の位置情報の第２の部分は１ビットの情報を含む。第２の読出選択信号は、第２の主アレイ内のメモリセルの位置で行なわれるべき読出動作を示す。好ましくは、このメモリは、第１の読出出力に結合されて第１の読出出力にバイアスをかけ、第１の値にする読出バイアストランジスタをさらに含む。好ましくは、読出動作が第１の主アレイで行なわれて第１の読出出力が第２の値に引かれる場合、第１のＣＡＭセルは消去される。好ましくは、読出動作が第１の主アレイで行なわれて第１の読出出力が第１の値のままである場合、第１のＣＡＭセルはプログラミングされる。好ましくは、読出動作が第２の主アレイで行なわれて第１の読出出力が第２の値に引かれる場合、第２のＣＡＭセルは消去される。好ましくは、読出動作が第２の主アレイで行なわれて第１の読出出力が第１の値のままである場合、第２のＣＡＭセルはプログラミングされる。
【００９４】
さらに、現時点で好ましい実施例は、メモリセルの主アレイ内の動作しないメモリセルをメモリセルの冗長アレイ内の第２のメモリセルで置換する方法を提供する。情報は一連のデュアルポートＣＡＭステージに記憶される。この情報は動作しないメモリセルの位置に関する。動作アドレスは主アレイ内のメモリセルの１つ以上の位置に対応し、一連のデュアルポートＣＡＭステージ内の情報と比較されて、メモリセルの１つ以上の位置が動作しないメモリセルの位置を含むかどうか判断する。メモリセルの１つ以上の位置が動作しないメモリセルの位置を含む場合、第２のメモリセルの位置が動作アドレスによってアクセスされる。メモリセルの１つ以上の位置が動作しないメモリセルの位置を含まない場合、メモリセルの１つ以上の位置は動作アドレスによってアクセスされる。好ましい一実施例では、動作アドレスは書込アドレスである。好ましい一実施例では、動作アドレスは読出アドレスである。
【００９５】
この明細書に挙げた方法のステップが、上に挙げた作用と整合するどのような順序で行なわれてもよいことが理解されるべきである。
【００９６】
この発明の特定の実施例が示されて説明されてきたが、変更を行なってよい。たとえば、個々のトランジスタ、すなわち、ｐチャネルおよびｎチャネルの極性は好適な適用例において逆にされてよい。示された回路を形成するトランジスタに対するチャネルの幅対長さ比（マイクロメートルまたはミクロンで測定される）を特定する好適なトランジスタのサイズが図面から省略されていることに注意されたい。好適な比率は、設計要件と、回路を実現するために用いられる特定の集積回路製造プロセスの能力および限界に加え、特定の実施例の性能要件に依存して選択できることが認識されるだろう。さらに、この明細書に記載された発明の概念は、メモリ装置以外の回路に適用されてよい。
【００９７】
上述の詳細な説明は、この発明が採用することのできる多くの形態のうちの数個を記載してきたにすぎない。したがって、上述の詳細な説明は、限定よりもむしろ例示と考えられるべきであり、この発明の精神および範囲を規定するよう意図されるものが、すべての等価物を含む前掲の請求項であると理解されるべきであるよう意図される。したがって、前掲の請求項において、この発明の真の精神および範囲内にあるすべてのこのような変更および変形を包含するよう意図される。
【図面の簡単な説明】
【図１】  現時点で好ましい実施例に従ったメモリのブロック図である。
【図２】  図１のメモリに従った、主アレイと冗長アレイとを含む一例としてのコアセルアレイの図である。
【図３】  図１のメモリに従った、一例としてのＣＡＭステージおよび付属の出力回路の回路図である。
【図４】  図１のメモリに従った一例としてのＣＡＭステージのアレイおよび付属の出力回路、ならびに図２の例としてのコアセルアレイを示すブロック図である。
【図５】  図２の例としてのコアセルアレイの１つの縦方向アレイと関連するＣＡＭステージの、一例としての群を示すブロック図である。
【図６】  図２のメモリに従った、共有出力回路を備えたＣＡＭステージの、一例としての群の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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