(57)【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、
前記記憶層が、酸化物層と、イオン化するＣｕもしくはＡｇを含有するイオン化層とを積層してなり、
前記酸化物層が、希土類元素酸化物もしくはＣｕ酸化物からなり、
前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素の窒化物を含有する
ことを特徴とする記憶素子。
【請求項２】
前期イオン化層が、希土類元素を含有することを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記記憶層に、電圧パルスもしくは電流パルスを印加することにより、前記記憶層のインピーダンスが変化して、情報の記録が行われることを特徴とする請求項１に記載の記憶素子。
【請求項４】
第１の電極及び第２の電極の間に、記憶層が挟まれて構成され、前記記憶層が、酸化物層と、イオン化するＣｕもしくはＡｇを含有するイオン化層とを積層してなり、前記酸化物層が、希土類元素酸化物もしくはＣｕ酸化物からなり、前記イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素の窒化物を含有する記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されてなる
ことを特徴とする記憶装置。
【請求項５】
隣接する複数の前記記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されていることを特徴とする請求項４に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極の一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
また、上記のメモリデバイスの熱付加等による記憶素子の抵抗値や、記録・消去動作電圧等、電気的特性を安定させ、情報の記録及び読み出しを容易に安定して行うことができる記憶素子が提案されている。
この記憶素子は、２つの電極の間に、記憶層が挟まれて構成されている記憶素子であり、記憶層に希土類元素が含まれ、記憶層内もしくは記憶層と接している層に、Ｃｕ，Ａｇ，Ｚｎのいずれかの元素が含まれ、記憶層内もしくは記憶層と接している層に、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素が含まれている記憶素子が提案されている（特許文献２参照）。
【０００９】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【特許文献２】特開２００５−１９７６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献２に記載された構成の記憶素子においては、情報の書き込み、及び消去動作を繰り返した際、動作閾値電圧や高抵抗状態あるいは低抵抗状態での抵抗値が、徐々に変化してしまう。そして、この繰り返しによる特性劣化は、メモリ動作の安定性や耐久性を低下させる要因となる。
【００１１】
例えば、記憶素子に書き込み消去サイクルを繰り返していくうちに、メモリ素子に消去パルスを印加しても低抵抗状態のまま、高抵抗状態に戻らなくなる。この場合、記憶素子がショート状態となるため、動作不能となり、エラービットとなる。また、繰り返し動作をしているうちに、書き込みや消去の閾値電圧が変化した場合も、記憶素子がエラービットとなる。
【００１２】
また、書き込み消去サイクルを繰り返していくと、高抵抗抗状態と低抵抗状態のそれぞれの抵抗値が徐々に変化して、高抵抗抗状態と低抵抗状態での抵抗値の差が減少する。このため、例えば、書き込みの低抵抗状態を「１」、消去の高抵抗状態を「０」として情報の書き込みと消去を行う場合に、低抵抗状態と高抵抗状態との差が減少すると「０」と「１」の判別ができなくなる。
【００１３】
このような記憶素子の特性劣化は、記憶層に形成される酸化物層とイオン化層とに大きく依存している。
この書き込み及び消去動作の繰り返しの際には、酸化物層とイオン化層においてＣｕ，Ａｇ，Ｚｎのイオンの移動又は酸化還元が起こる。そして、メモリ動作に際して可動イオン元素の拡散や電気化学反応が、何らかの原因によって妨げられることで、書き込みと消去を繰り返していくにつれて動作が劣化していくと考えられる。
【００１４】
従って、繰り返し動作による劣化を防ぐには、酸化物層３１近傍でのＣｕ，Ａｇ，Ｚｎのイオンの酸化還元を容易に行え、かつＣｕもしくはＡｇイオンの酸化還元や拡散の際にメモリ動作にかかわる原子以外の部分の状態変化が極力少ないことが必要と考えられる。
つまり、メモリ動作をさせるための印加パルス電圧が素子にかかった際に、パルス電圧のエネルギーがＣｕ，Ａｇ，Ｚｎ電子の受け渡しおよび各イオンの伝導以外の、例えばＣｕ以外の元素の酸化還元や酸化物層の絶縁破壊に使われないようにしなければならない。
【００１５】
そして、Ｓ，Ｓｅ，Ｔｅは陰イオンになりやすく、キャリアイオンであるＣｕ，Ａｇ，Ｚｎをイオン化する働きを有する。そして、これらの元素をそれぞれ単体で用いてイオン化層を形成した場合には、配線電極材料との密着性や膜強度の点で問題がある。このため、Ｓ，Ｓｅ，Ｔｅは通常、Ｇｅ，Ｓｂ，Ａｓ，Ｓｉ等と合金化して用いられる。しかしＧｅ，Ｓｂ，Ａｓ，Ｓｉ等の添加元素はメモリ動作の際にＣｕ，Ａｇ，Ｚｎの酸化還元の副反応として酸化還元反応を生じていたり、各イオンの動作や反応を妨げている可能性が考えられる。
【００１６】
上述した問題の解決のため、本発明においては、書き込み消去サイクルを繰り返した場合における、動作閾値電圧や高抵抗状態あるいは低抵抗状態での抵抗値の変化が少ない記憶素子及びこれを用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の記憶素子は、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、記憶層が、酸化物層と、イオン化するＣｕもしくはＡｇを含有するイオン化層とを積層してなり、酸化物層が、希土類元素酸化物もしくはＣｕ酸化物からなり、イオン化層が、Ｓ，Ｓｅ，Ｔｅから選ばれる１種以上の元素の窒化物を含有することを特徴とする。
【００１８】
本発明の記憶装置は、上記本発明の記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００１９】
上述の本発明の記憶素子の構成によれば、第１の電極と、第２の電極との間に、記憶層が挟まれて構成され、この記憶層が、酸化物層の上にイオン化するＣｕもしくはＡｇを含有するイオン化層を積層して成ることにより、記憶層に含まれる酸化物層の抵抗状態が変化することを利用して情報を記憶することが可能になる。
【００２０】
具体的には、例えば、Ｃｕを含有するイオン化層側の一方の電極に正電位を印加して記憶素子に正電圧をかけると、イオン化層に含まれているＣｕがイオン化して酸化物層内に拡散し、他方の電極側の部分で電子と結合して析出することにより、或いは、酸化物層中に留まり絶縁膜の不純物準位を形成することによって、酸化物層の抵抗値が低くなり、酸化物層を含む記憶層の抵抗値が低くなるので、これにより情報の書き込みを行うことが可能になる。
また、この状態から、イオン化層側の一方の電極に負電位を印加して記憶素子に負電圧をかけると、他方の電極側に析出していたＣｕが再びイオン化して、一方の電極側に戻ることによって記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなるので、これにより記録した情報の消去を行うことが可能になる。
【００２１】
また、イオン化層をＳ，Ｓｅ，Ｔｅから選ばれる１種類以上の元素の窒化物を含有させて構成することにより、イオン化層内における、ＣｕもしくはＡｇのイオン化を阻害する物質を低減することが可能になる。このため、酸化物層近傍でのＣｕもしくはＡｇイオンの酸化還元を容易に行うことができる。また、情報の書き込み及び消去の際、ＣｕもしくはＡｇイオン以外の原子の酸化還元や、酸化物層の絶縁破壊による記憶素子の特性劣化を抑制することができる。
【発明の効果】
【００２２】
上述の本発明の記憶素子によれば、情報の書き込みと消去とを繰り返した場合の、高抵抗状態及び低抵抗状態における抵抗値のばらつきを抑制することができる。このため、記憶素子の安定性及び耐久性を向上させることができる。
また、本発明の記憶素子を用いることにより、安定性及び耐久性に優れた記憶装置を構成することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の一実施の形態として記憶素子１０の概略構成図（断面図）を図１に示す。
【００２４】
この記憶素子１０は、例えば、ＣＭＯＳ回路が形成されたシリコン基板１１（図２参照）上でＣＭＯＳ回路部分との接続部である下部電極２が形成されていて、この下部電極２上に記憶層３が形成され、この記憶層３上に上部電極４が形成されて構成されている。
また、図１に示したように、下部電極２は、絶縁層５の内部に形成されている。
【００２５】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，シリサイド等を用いることができる。
また、Ｃｕ等、電界でイオン伝導が生じる可能性のある電極材料を用いる場合には、Ｃｕ電極上にＷ，ＷＮ，ＴｉＮ，ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆して用いてもよい。
【００２６】
上部電極４には、下部電極２と同様、通常の半導体プロセスに用いられる配線材料を用いることができる。
【００２７】
記憶層３は、酸化物層３１と、酸化物層３１上に形成されるイオン化層３２と、イオン化層３２上に形成される補填層３３から構成される。
【００２８】
記憶層３を形成するそれぞれの層について説明する。
【００２９】
酸化物層３１は、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる１種類もしくは２種以上の元素（希土類元素）の酸化物、又は、Ｃｕの酸化物、希土類元素とＣｕとの酸化物から形成される。
酸化物層３１の膜厚は、例えば膜厚０．５ｎｍ〜３ｎｍとして、酸化物層３１内に電流が流せるように形成する。
【００３０】
次に、イオン化層３２は、Ｔｅ，Ｓｅ，Ｓのカルコゲン元素の窒化物である、ＴｅＮ，ＳｅＮ，ＳＮから構成される。
また、イオン化層３２は、必要に応じて上述のカルコゲン元素の窒化物に対して、Ｇｅ，Ｓｉ，Ｓｎ，Ａｌ，Ｇａ，Ｉｎ，Ｐ，Ａｓ，Ｓｂ、及び希土類元素、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる少なくとも１種類を添加した組成の合金膜を形成することができる。これらの元素の添加量は、上述のカルコゲン元素の窒化物に対して、１０原子％以下とする。
【００３１】
一方、イオン化層３２に希土類元素を含んでいない場合には、酸化物層３１とイオン化層３２との間に希土類元素補填層を形成することも可能である。
【００３２】
また、上述のイオン化層３２には、可動イオン元素として、例えばＣｕもしくはＡｇを予め含んでいてもよい。なお、イオン化層中に、充分な量の可動イオン元素が含まれている場合には、後述する補填層３３を形成しなくてもよい。
【００３３】
イオン化層３２の膜厚は、例えば５〜５０ｎｍとして形成することができる。
【００３４】
イオン化層３２が可動イオン元素を含まない場合は、別途可動イオン元素を補填するため、可動イオン元素を含む補填層３３を設けなければならない。
補填層３３は、イオン化層３２上に、可動イオン元素としてＣｕもしくはＡｇを１〜５０ｎｍ程度積層して形成する。
なお、イオン化層３２に上述したように可動イオン元素を含んでいない場合は、補填層３３を形成した後、可動イオン元素が補填層３３からイオン化層３２へ室温で速やかに拡散する。そして、イオン化層３２内でイオン化元素の濃度が固溶限に達すると、イオン化層３２への拡散が停止し、余剰なイオン化元素が補填層３３に残存する。
【００３５】
上述したように、イオン化層３２と補填層３３とを積層して形成することにより、イオン化層３２内に補填層３３のイオン化元素を含ませることができる。従って、イオン化層３２は、最初からイオン化元素として、ＣｕもしくはＡｇを含んでいる必要がない。
【００３６】
補填層３３は、ＣｕもしくはＡｇの膜以外に、Ｃｕ合金膜、Ａｇ合金膜を用いることができる。Ｃｕ合金膜として、例えばＣｕＳｉ，ＣｕＧｅ，ＣｕＰ，ＣｕＺｒ等のＣｕ合金を用いることができる。そして、Ａｇ合金膜として、例えばＡｇＳｉ，ＡｇＧｅ，ＡｇＰ，ＡｇＺｒ等のＡｇ合金を用いることができる。
補填層３３にＣｕ合金膜もしくはＡｇ合金膜を用いる場合は、補填層３３内にＣｕもしくはＡｇが少なくとも原子組成比で３０原子％以上含まれていれば良く、ＣｕもしくはＡｇ以外の合金元素については特に限定されない。
【００３７】
上述のように、イオン化層３２に予めＣｕもしくはＡｇを含有させておく場合として、例えばＣｕＴｅＮ膜を用いる場合には、膜厚を例えば５ｎｍ〜５０ｎｍとして形成することができる。
【００３８】
イオン化層３２が、予め可動イオン元素を充分に含んでいる場合、補填層３３は形成しなくてもよい。
ただし、イオン化層３２中に可動イオン元素を含んでいても、充分な量の可動イオン元素が含まれていない場合は、別途補填層３３を設ける必要がある。
【００３９】
イオン化層３２、補填層３３の組成比は特に限定されないが、イオン化層３２と補填層３３内に含まれる可動イオン元素の合計量が原子組成比で３０原子％以上含まれていることが好ましい。
【００４０】
また、イオン化層３２及び補填層３３は、ＣｕもしくはＡｇ、及び、Ｔｅ，Ｓｅ，Ｓのカルコゲン元素の窒化物が含まれていればよく、少なくとも１層、又は、２層以上の多層積層構造であってもよい。
【００４１】
そして、上述の本実施の形態の記憶素子１０では、イオン化層３２の材料組成に陰イオンになりやすくＣｕもしくはＡｇの電解質的な作用を示すＳ，Ｓｅ，Ｔｅ等のカルコゲン元素に対して、副反応を生じやすいその他の添加元素を極力減らし、イオン化層３２を、例えば窒化テルル（ＴｅＮ）等上記のカルコゲン元素の窒化物で形成することを特徴としている。また、本実施の形態の記憶層３のイオン化層３２は、このカルコゲナイドの窒化物を主成分としていれば良く、膜の安定化やメモリ素子としての諸特性改善のため、必要に応じて添加元素を加えられていても良い。
【００４２】
上述の方法で形成した記憶層３は、電圧パルス或いは電流パルスが印加されることにより、抵抗が変化する特性を有する。
【００４３】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００４４】
まず、上部電極４に、例えば正電位（＋電位）を印加して、下部電極２側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン化層３２からＣｕもしくはＡｇのイオンが、酸化物層３１内をイオン伝導し、下部電極２側で電子と結合して析出する、あるいは、酸化物層３１内部に拡散した状態で留まる。
【００４５】
すると、酸化物層３１内部にＣｕもしくはＡｇを多量に含む電流パスが形成されることによって、酸化物層３１の抵抗値が低くなる。酸化物層３１以外の各層は、酸化物層３１の記録前の抵抗値に比べて、元々抵抗値が低いので、酸化物層３１の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００４６】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で記憶素子１０が保持される。これにより、記憶素子１０に情報を記録することが可能になる。
一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記憶は完結する。
【００４７】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、この消去過程においては、上部電極４に、例えば負電位（−電位）を印加して、下部電極２側が正になるように、記憶素子１０に対して負電圧を印加する。
これにより、酸化物層３１内に形成されていた電流パスのＣｕもしくはＡｇがイオン化して、酸化物層３１内をイオン伝導してイオン化層３２に戻る。
【００４８】
すると、酸化物層３１内からＣｕもしくはＡｇによる電流パスが消滅、又は減少して酸化物層３１の抵抗値が高くなる。酸化物層３１以外の各層は元々抵抗値が比較的に低いので、酸化物層３１の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
【００４９】
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００５０】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００５１】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００５２】
なお、酸化物層３１の材料は、記録前の初期状態及び消去後の状態で高抵抗値を示す材料がよい。
【００５３】
記録後の抵抗値は、記憶素子１０のセルサイズ及び酸化物層３１の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分である。記録前の抵抗値が１００Ωであれば、記録後の抵抗値が５０Ω、あるいは、記録前の抵抗値が１００ｋΩであれば、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、酸化物層３１の初期の抵抗値はそのような条件を満たすように設定される。酸化物層３１の抵抗値は、例えば、酸化物層３１の厚みを変化させることによって制御することが可能である。
【００５４】
上述した記憶素子１０によれば、下部電極２と上部電極４との間に、酸化物層３１と、イオン化層３２と、補填層３３とが挟まれた構成である。このような構成により、例えば、ＣｕもしくはＡｇを含むイオン化層３２及び補填層３３側に正電圧（＋電位）を印加して、下部電極２側が負になるようにした場合に、酸化物層３１内に、ＣｕもしくはＡｇを多量に含む電流パスが形成される。これにより、酸化物層３１の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。
そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。
【００５５】
そして、記憶素子１０の抵抗値の変化、特に酸化物層３１の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００５６】
また、消去動作は、上述した記録後の状態の記憶素子１０に対して、ＣｕもしくはＡｇを含むイオン化層３２側の上部電極４に負電圧（−電位）を印加して、酸化物層３１側の下部電極２側が正になるようにする。
これにより、酸化物層３１内に形成されていた、ＣｕもしくはＡｇによる電流パスが消滅して、酸化物層３１の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。
そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００５７】
また、上述の記憶素子１０のイオン化層３２を、Ｓ，Ｓｅ，Ｔｅのカルコゲン元素の窒化物によって構成することにより、イオン化層３２内における、ＣｕもしくはＡｇのイオン化を阻害する物質を低減することが可能になる。
これにより、酸化物層３１近傍で、ＣｕもしくはＡｇイオンが容易に酸化還元されるため、情報の書き込み及び消去の際、ＣｕもしくはＡｇイオン以外の原子の酸化還元や、酸化物層３１の絶縁破壊による記憶素子１０の特性劣化を抑制することができる。
【００５８】
また、カルコゲン元素を単体で用いた場合は、イオン化層３２と下部電極２との密着性や、イオン化層３２の膜強度が劣るため、記憶素子１０を形成することが困難であるが、カルコゲン元素の窒化物を用いることにより、下部電極２との密着性や膜強度を向上させることができる。
そして、イオン化層３２にカルコゲン元素の窒化物を用いることにより、従来使用されていたカルコゲン元素とＧｅ，Ｓｂ，Ａｓ，Ｓｉ等との合金に比べて、情報の書き込み及び消去の際にＣｕもしくはＡｇの酸化還元の阻害が発生しづらい記憶素子１０を構成することができる。
【００５９】
従って、上述の記憶素子１０の構成により、情報の書き込みと消去とを繰り返した場合の、高抵抗状態及び低抵抗状態における抵抗値のばらつきを抑制することができるため、記憶素子１０の安定性及び耐久性を向上させることができる。
【００６０】
また、本実施の形態の記憶素子１０は、下部電極２、酸化物層３１、イオン化層３２、補填層３３、上部電極４の、いずれの層もスパッタリングが可能な材料によって構成することができる。
このため、本実施の形態の記憶素子１０は、例えば、各層の材料に適応した組成からなるターゲットを用いてスパッタリングを行うことにより、形成することが可能である。また、記憶素子１０の各層は、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００６１】
酸化物層３１は、まず、金属ターゲットを用いて、予めＧｄ等の希土類元素やＣｕ等の金属膜を形成する。
次に、形成した金属膜を、酸素単独もしくはＡｒ等の混合ガスによる酸素プラズマで酸化するプラズマ酸化や、金属膜を形成した後に酸素にさらして酸化する自然酸化、あるいは、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素等を導入する方法、いわゆる反応性スパッタリング等を用いて酸化させる。
これにより、酸化物層３１を形成することができる。
【００６２】
なお、上述した実施の形態の記憶素子１０では、下部電極２上に酸化物層３１を形成し、酸化物層３１上に、イオン化層３２及び補填層３３を積層する構造としている。
しかし、下部電極２上に、ＣｕもしくはＡｇを含む補填層３３と、前述のＴｅ、Ｓｅ、Ｓのカルコゲン元素の窒化物を含有するイオン化層３２と、酸化物層３１を順次積層して記憶層３を形成し、その上に上部電極層４を形成するような、上述した実施の形態の記憶素子１０と逆の積層順序の構成とすることもできる。
【００６３】
なお、上述した逆の積層順序の構成においても、イオン化層３２にＣｕもしくはＡｇを予め含んでいてもよい。また、イオン化層３２に充分な量のＣｕもしくはＡｇを予め含んでいる場合には、補填層３３を省略することも可能である。
【００６４】
また、上述した逆の積層順序の構成でも、イオン化層３２に希土類元素を含んでいない場合には、酸化物層３１とイオン化層３２との間に希土類元素補填層を形成することも可能である。また、カルコゲン窒化物に対して、Ｇｅ，Ｓｉ，Ｓｎ，Ａｌ，Ｇａ，Ｉｎ，Ｐ，Ａｓ，Ｓｂおよび希土類元素、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる少なくとも１種類を添加した組成の合金膜を用いることも可能である。
【００６５】
本実施の形態の記憶素子１０は、具体的には、例えば次のようにして製造することができる。
【００６６】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＷから成る下部電極２を形成する。この後、必要であれば逆スパッタ等で、プラグ表面上の酸化物等を除去する。
【００６７】
次に、下部電極２の上部に、例えば、Ｃｕターゲットを用いて、金属Ｃｕ膜を例えば膜厚１ｎｍで成膜した後、酸素プラズマによって金属Ｃｕ膜を酸化する。
これにより、酸化物層３１が形成される。
【００６８】
次に、Ｃｕ酸化物層３１上に、例えばＧｅＴｅＧｄ膜をＤＣマグネトロンスパッタリングにより形成する。
これにより、イオン化層３２が形成される。
【００６９】
次に、イオン化層３２上に、例えばＣｕ膜を成膜して、補填層３３を形成する。
【００７０】
次に、補填層３３上に、例えばＷ膜を成膜して、上部電極４を形成する。
その後、酸化物層３１、イオン化層３２、補填層３３及び上部電極層４を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
【００７１】
次に、上部電極４に接続する配線層を形成することにより、記憶素子１０と共通電位を得るためのコンタクトとを接続する。
【００７２】
このようにして、記憶素子１０を製造することができる。
【００７３】
上述した構成の記憶素子１０を、多数マトリクス上に配置することにより、記憶装置（メモリ装置）を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極４側に設置された配線とを設け、例えば、これらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００７４】
また、例えば上部電極４に接続された配線をメモリセルアレイ全体に共通して形成し、記憶装置を構成することが考えられる。
この構成としたメモリセルアレイの一形態の概略構成図を、図２及び図３に示す。図２は断面図であり、図３は平面図である。
【００７５】
図２及び図３に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する記憶素子１０が、酸化物層３１、イオン化層３２、補填層３３、及び上部電極４の各層を共有している。言い換えれば、各記憶素子１０が、それぞれ同一層の酸化物層３１、イオン化層３２、補填層３３、及び上部電極４により構成されている。
【００７６】
そして、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。
一方、下部電極２は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極２によって、各下部電極２に対応した位置に、各メモリセルの記憶素子１０が規定される。
また、下部電極２は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００７７】
図２に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの記憶素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極２とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続される。
【００７８】
また、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図３中２１は、記憶素子１０の下部電極２に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００７９】
図２及び図３に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極２に電圧が印加される。
【００８０】
ここで、下部電極２に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に情報を記録することができる。
また、下部電極２に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの記憶素子１０に対して、記録された情報を消去することができる。
【００８１】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、記憶素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、記憶素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００８２】
上述した実施の形態の記憶素子１０によれば、容易に情報の記録及び情報の読み出しを行うことができ、特に、書き込みおよび消去電圧閾値のばらつきが少ないという優れた特性を有する。
【００８３】
また、上述した実施の形態の記憶装置は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。したがって、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００８４】
（実施例）
次に、上述した実施の形態の記憶装置１０及びメモリセルアレイを実際に作製して、特性を調べた。
【００８５】
（実施例１）
まず、図２及び図３に示すように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。
その後、表面を覆って絶縁層を形成し、この絶縁層にビアホールを形成した。
続いて、ＣＶＤ法により、ビアホールの内部を、ＷＮ（窒化タングステン）から成る電極材で充填した。
次に、表面をＣＭＰ法により平坦化した。
そして、これらの工程を繰り返すことにより、プラグ層１５、金属配線層１６、プラグ層１７、及び下部電極２を形成し、さらに下部電極２をメモリセル毎にパターニングした。
【００８６】
次に、ＣＭＯＳ回路が形成された半導体基板１１に形成された下部電極２、つまり窒化タングステンプラグ（ＷＮプラグ）の上面の酸化物を除去するため、ＲＦ電源を用いた逆スパッタによって１ｎｍ程度エッチングした。
なお、このとき、下部電極２の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
【００８７】
次に、ＤＣマクネトロンスパッタにより、金属Ｇｄ膜を１．０ｎｍ形成した。
その後、Ｏ２：Ａｒ＝１：３、チャンバー圧１ｍＴｏｒｒ、投入電力５００ＷのＲＦプラズマで金属Ｇｄ膜を１０秒間酸化し、Ｇｄ酸化物層からなる酸化物層３１を形成した。
【００８８】
次に、純Ｔｅターゲットを用いて、プロセスガスをガス流量比Ａｒ：Ｎ２＝３：１、チャンバー圧３ｍＴｏｒｒ、投入電力２００ＷのリアクティブＤＣマグネトロンスパッタで、ＴｅＮを２０ｎｍ成膜し、イオン化層３２とした。
その後、Ｃｕ補填層３３としてＣｕ膜２０ｎｍを成膜することにより、記憶層３を形成した。
さらに、記憶層３上に、上部電極４としてＷ膜２０ｎｍを全面的に堆積した。
【００８９】
上述の方法で形成した記憶層３の膜構成を簡略的に示すと、下記のとおりである。
Ｇｄ（０．６ｎｍ）／酸化／ＴｅＮ（２０ｎｍ）／Ｃｕ（２０ｎｍ）
【００９０】
その後、全面的に形成された酸化物層３１、イオン化層３２、Ｃｕ補填層３３、上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングし、中間電位（Ｖｄｄ／２）を与える外部回路に接続するコンタクト部分が露出するようにエッチングを行った。その後に、配線電極となるＡｌを２００ｎｍ形成した。
【００９１】
続いて、真空熱処理炉で２００℃、２時間の熱処理を行った。
【００９２】
このようにして、図１〜図３に示した記憶素子１０からなるメモリセルアレイを作製して、実施例１の試料とした。
【００９３】
（実施例２）
Ｇｅ３０原子％−Ｔｅ７０原子％組成のターゲットを用いて、プロセスガスとしてガス流量比Ａｒ：Ｎ２＝３：１、チャンバー圧３ｍＴｏｒｒ、投入電力２００ＷのリアクティブＤＣマグネトロンスパッタで、ＧｅＴｅＮを２０ｎｍ成膜して、イオン化層３２を形成した。その後、Ｃｕ補填層３３としてＣｕ膜２０ｎｍを成膜することにより、記憶層３を形成した。
その他は、実施例１と同様の方法で記憶素子１０からなるメモリセルアレイを作製し、実施例２の試料とした。
【００９４】
実施例２で形成した記憶層３の膜構成を簡易的に示すと、以下のとおりである。
Ｇｄ（０．６ｎｍ）／酸化／ＧｅＴｅＮ（２０ｎｍ）／Ｃｕ（２０ｎｍ）
【００９５】
（実施例３）
Ｇｄ１０原子％−Ｔｅ９０原子％組成のターゲットを用いて、プロセスガスとしてガス流量比Ａｒ：Ｎ２＝３：１、チャンバー圧３ｍＴｏｒｒ、投入電力２００ＷのリアクティブＤＣマグネトロンスパッタで、ＧｄＴｅＮを２０ｎｍ成膜し、イオン化層３２を形成した。その後、Ｃｕ補填層３３としてＣｕ膜２０ｎｍを成膜することにより、記憶層３を形成した。
その他は、実施例１と同様の方法で記憶素子１０からなるメモリセルアレイを作製し、実施例３の試料とした。
【００９６】
実施例３で形成した記憶層３の膜構成を簡易的に示すと、以下のとおりである。
Ｇｄ（０．６ｎｍ）／酸化／ＧｄＴｅＮ（２０ｎｍ）／Ｃｕ（２０ｎｍ）
【００９７】
（比較例１）
Ｇｅ４０原子％−Ｔｅ３０原子％−Ｇｄ２０原子％−Ｚｎ２０原子％組成のターゲットを用いて、プロセスガスとしてガス流量比Ａｒ：Ｎ２＝３：１、チャンバー圧３ｍＴｏｒｒ、投入電力２００ＷのリアクティブＤＣマグネトロンスパッタで、ＧｅＴｅＧｄＺｎを２０ｎｍ成膜し、イオン化層３２を形成した。その後、Ｃｕ補填層３３としてＣｕ膜２０ｎｍを成膜することにより、記憶層３を形成した。
その他は、実施例１と同様の方法で記憶素子１０からなるメモリセルアレイを作製し、比較例１の試料とした。
【００９８】
比較例１で形成した記憶層３の膜構成を簡易的に示すと、以下のとおりである。
Ｇｄ（０．６ｎｍ）／酸化／ＧｅＴｅＧｄＺｎ（２０ｎｍ）／Ｃｕ（２０ｎｍ）
【００９９】
（特性評価）
実施例１の試料の記憶素子１０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に接地し、選択する素子のゲート電極、すなわちワード線ＷＬに１．０〜２．５Ｖの最適な電圧を印加してＯＮ状態にし、トランジスタのソース／ドレイン領域１３のうち、記憶素子１０に接続されていない方に接続されている電極、すなわちビット線ＢＬに１００ｎｓ（ナノ秒）パルス幅で＋１．０〜２．３Ｖの書き込み電圧、−２．３〜−１．０Ｖの消去電圧のうち最適な繰り返し特性を示す条件でパルスを印加して、１０００回の書き込み消去を繰り返した。
【０１００】
このようにして得られた実施例１の試料の繰り返し特性の結果を図４に示す。
なお、図４で、縦軸は抵抗値（Ω）を示し、横軸は繰り返しの回数を示す。また、図の上側の線は消去状態の抵抗値、下側の線は書き込み状態の抵抗値である。
【０１０１】
実施例１と同様に、本発明の実施例２、実施例３及び比較例１の試料も同様に繰り返し特性の測定を行い、それぞれについて得られた繰り返し特性の結果を図５〜７に示す。
【０１０２】
図４〜７を比較すると、本発明の実施例１〜３の試料については、書き込み消去共に繰り返しによるばらつきが少なく、１０００回のサイクルを行っても素子の破壊は見られない。
【０１０３】
これに対し、本発明の比較例１の試料は、イオン化層３２がＴｅとＧｅ、Ｇｄ、Ｚｎの合金であり、Ｔｅ組成比が３０原子％、その他の成分が７０原子％であるが、この試料は繰り返し特性が悪く、特に消去抵抗のばらつきが大きい。
これは、Ｃｕイオンの酸化還元やＣｕイオンの伝導を阻害する元素が多く含まれているためと考えられる。
【０１０４】
また、実施例１〜３の試料において、カルコゲン元素の窒化物以外の添加元素は、実施例１の試料が１番少なく、実施例３の試料が１番多い。そして、カルコゲン元素の窒化物以外の添加元素の量が１番少ない、実施例１の試料は、最も繰り返し特性が良好であり、ばらつきが小さくなっている。そして、実施例１の次にカルコゲン元素の窒化物以外の添加元素の量が少ない、実施例２の試料が、実施例１の次に繰り返し特性が良好であり、ばらつきが小さい。
このため、カルコゲン元素の窒化物以外の添加元素が少ないほど、繰り返し特性が良好となり、ばらつきが小さくなることが分かる。
【０１０５】
従って、本発明のカルコゲン元素の窒化物をイオン化層に用いて、極力Ｃｕイオンの酸化還元やイオン伝導を妨げない記録膜とすることにより、書き込み消去の繰り返し特性が向上する。
【０１０６】
上述した本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。また、各記憶素子１０に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成することができる。さらに、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続することができる。
【０１０７】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルROM）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable  ROM）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ（ランダム・アクセス・メモリ）等、いずれのメモリ形態でも適用することが可能である。
【０１０８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【０１０９】
【図１】本発明の記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成図（断面図）である。
【図３】図１の記憶素子を用いたメモリセルアレイの概略構成図（平面図）である。
【図４】実施例１の試料の繰り返し特性の結果を示す図である。
【図５】実施例２の試料の繰り返し特性の結果を示す図である。
【図６】実施例３の試料の繰り返し特性の結果を示す図である。
【図７】比較例１の試料の繰り返し特性の結果を示す図である。
【符号の説明】
【０１１０】
２  下部電極、３  記憶層、４  上部電極、１０  記憶素子、１１  半導体基板、１２  素子分離層、１３  ソース／ドレイン領域、１４  ゲート電極、１５  プラグ層、１６  金属配線層、１７  プラグ層、１８  アクティブ領域、３１  酸化物層、３２  イオン化層、３３  補填層、ＰＬ  プレート電極、Ｔｒ  ＭＯＳトランジスタ、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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