(57)【特許請求の範囲】
【請求項１】
電源と駆動対象の負荷が接続された出力端子との間に電流経路が接続され、前記出力端子を介して前記負荷を充電するための第１トランジスタと、
前記出力端子と接地との間に電流経路が接続され、前記出力端子を介して前記負荷を放電するための第２トランジスタと、
前記第１トランジスタと電流経路が並列接続され、前記第１トランジスタよりも大きなオン抵抗であって前記出力端子を電源電位に維持するのに足りるオン抵抗を有する第３トランジスタと、
入力信号の第１信号レベルに応答して、前記第３トランジスタをオン状態とすると共に前記第２トランジスタがオフ状態に制御されたことを条件に前記第１トランジスタを一時的にオン状態に制御し、前記入力信号の第２信号レベルに応答して前記第１及び第３トランジスタをオフ状態に制御する第１制御部と、
前記入力信号の前記第１信号レベルに応答して前記第２トランジスタをオフ状態に制御し、前記入力信号の前記第２信号レベルに応答して前記第２トランジスタをオン状態に制御する第２制御部と
を備えた駆動回路。
【請求項２】
前記第１制御部は、
前記出力端子の信号が所定レベルに到達したことを検出するための検出部を備え、該検出部の検出信号に基づき前記第１トランジスタを強制的にオフ状態に制御するように構成されたことを特徴とする請求項１記載の駆動回路。
【請求項３】
前記第２制御部は、前記第１トランジスタがオフ状態に制御されたことを条件に前記入力信号の前記第２信号レベルに応答して前記第２トランジスタをオン状態に制御することを特徴とする請求項１または２の何れか１項記載の駆動回路。
【請求項４】
前記入力信号をレベル変換して互いに相補関係にある信号を前記第１及び第２制御部にそれぞれ出力する第１及び第２レベル変換部を更に備え、
前記第２制御部は、
前記第１及び第２レベル変換器の各出力信号に応答して前記第２トランジスタをオフ状態に制御するように構成されたことを特徴とする請求項１ないし３の何れか１項記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置などに組み込まれたスイッチング用のパワートランジスタを駆動するための駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源装置は、内蔵するトランスの１次側コイルを駆動するためのパワーＭＯＳトランジスタを駆動するための駆動回路を備えており、このパワーＭＯＳトランジスタをスイッチング駆動することにより、上記トランスの１次側コイルに蓄えられたエネルギーを２次側コイルに供給する。
【０００３】
ここで、上述の駆動回路は、パワーＭＯＳトランジスタのゲートを電源電位に充電するための出力トランジスタと、接地電位に放電するための出力トランジスタとを備え、これら２つの出力トランジスタを交互に導通させることにより、パワーＭＯＳトランジスタをスイッチング駆動する。このとき、双方の出力トランジスタが同時にオンすると電源と接地との間に過大な貫通電流が発生するため、以下に説明するように、ｐ型ＭＯＳ出力トランジスタＴＰとｎ型ＭＯＳ出力トランジスタＴＮをスイッチングさせる過程で双方の出力トランジスタが同時にオン状態にならないように、各トランジスタが制御される。
【０００４】
図５に第１の従来回路を示す。この例において、入力端子５００にロウレベルが印加された場合、これに応答してインバータ５０１はハイレベルを出力する。このハイレベルを一方の入力部に入力するＮＯＲゲート５０５は、他方の入力部の信号状態とは関係なく、ロウレベルをｎ型ＭＯＳ出力トランジスタＴＮのゲートに出力し、これをオンさせる。
【０００５】
一方、ＮＡＮＤゲート５０３の一方の入力部には直接的にインバータ５０１からハイレベルが与えられるが、他方の入力部には遅延回路５０２を介してハイレベルが与えられる。従って、この場合、ＮＡＮＤゲート５０３は、一方の入力部にハイレベルを入力してから遅延回路５０２の遅延分だけ遅れてｐ型ＭＯＳ出力トランジスタＴＰのゲートにロウレベルを出力し、これをオンさせる。
【０００６】
結局、入力端子５００にロウレベルが印加された場合、ｎ型ＭＯＳ出力トランジスタＴＮがオフしてから、遅延回路５０２による一定時間が経過した後にｐ型ＭＯＳ出力トランジスタＴＰがオンになるため、これら２つの出力トランジスタを貫通電流が流れることはない。逆に、入力端子５００にハイレベルが与えられた場合には、ｐ型ＭＯＳ出力トランジスタＴＰがオフになってから遅延回路５０５による一定時間が経過した後にｎ型ＭＯＳ出力トランジスタＴＮがオンになり、同様に貫通電流が防止される。
【０００７】
図６に、第２の従来回路を示す。この駆動回路は、ｐ型ＭＯＳ出力トランジスタＴＰを制御するための制御系として、インバータ７０１、レベル変換器７０２、ＮＯＲゲート７０３、インバータ７０４、及びコンパレータ７０５を備え、コンパレータ７０５の正入力部はｎ型ＭＯＳ出力トランジスタＴＮのゲートに接続されると共に出力部はＮＯＲゲート７０３の一方の入力部に接続される。
【０００８】
また、ｎ型ＭＯＳ出力トランジスタＴＮを制御するための制御系として、レベル変換器７０６、ＮＯＲゲート７０７、インバータ７０８，７０９、及びコンパレータ７１０を備え、コンパレータ７１０の負入力部はｐ型ＭＯＳ出力トランジスタＴＰのゲートに接続されると共に出力部はＮＯＲゲート７０７の一方の入力部に接続される。なお、コンパレータ７０５の負入力部には、ｎ型ＭＯＳ出力トランジスタＴＮのオフ状態の判定基準となる適切な参照電圧が印加され、コンパレータ７１０の正入力部には、ｐ型ＭＯＳ出力トランジスタＴＰのオフ状態の判定基準となる適切な参照電圧が印加される。
【０００９】
図７に示すタイミングチャートを参照して、その動作を説明する。
時刻ｔ７１において入力信号Ｖｉがハイレベルに遷移すると、この反転信号を入力するレベル変換器７０２から出力される信号Ｖ１はロウレベルに遷移する一方、入力信号Ｖｉを入力するレベル変換器７０６から出力される信号Ｖ２はハイレベルに遷移する。この場合、ハイレベルの信号Ｖ２を入力するＮＯＲゲート７０７は、コンパレータ７１０から出力される信号Ｖ６の信号レベルに関わりなくロウレベルを即座に出力する。この結果、インバータ７０９から出力される信号Ｖ４はロウレベルになり、ｎ型ＭＯＳ出力トランジスタＴＮが速やかにオフ状態とされる。
【００１０】
一方、ロウレベルの信号Ｖ１を入力するＮＯＲゲート７０３は、上述の信号Ｖ４がロウレベルになり、これを入力するコンパレータ７０５の出力信号がロウレベルになるとハイレベルを出力し、これを入力するインバータ７０４からロウレベルの信号Ｖ３が出力され、ｐ型ＭＯＳ出力トランジスタＴＰがオン状態とされる。結局、ｎ型ＭＯＳ出力トランジスタＴＮがオフした後にｐ型ＭＯＳ出力トランジスタＴＰがオンになるので、出力トランジスタＴＰ，ＴＮを貫通電流が流れることはない。
【００１１】
上記の場合とは逆に、時刻ｔ７２において入力信号Ｖｉがロウレベルに遷移すると、インバータ７０４から出力される信号Ｖ３がハイレベルになってｐ型ＭＯＳ出力トランジスタＴＰがオフとされた後に、コンパレータ７１０の出力信号がロウレベルになってＮＯＲゲート７０７がハイレベルを出力する結果、ｎ型ＭＯＳ出力トランジスタＴＮがオンとされる。従って、この場合も貫通電流が防止される。
【特許文献１】特開平８−３７０９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述の第１の従来回路によれば、ｐ型ＭＯＳ出力トランジスタＴＰとｎ型ＭＯＳ出力トランジスタＴＮとの双方をオフ状態にする時間を遅延回路により設定しているため、電源電圧の変動や遅延回路を構成している部品のばらつきの影響等を考慮すると、遅延回路の遅延時間に余裕を設ける必要がある。その結果、回路の応答速度が低下して入出力間の信号伝搬時間が増加し、出力端子に接続されたパワーＭＯＳトランジスタを駆動するまでに時間を要するという問題がある。
【００１３】
また、入力信号の周波数が十分に低い場合には、上述の応答速度の低下は無視できるが、その周波数が高くなると、上述の応答速度が顕在化し、出力端子に接続されたパワーＭＯＳトランジスタを適切なタイミングで駆動することが困難になる。
このため、上述の第１の従来回路を用いて負荷を高い周波数で駆動する場合、遅延回路の遅延時間をぎりぎりまで短く設定し、ある程度、高い周波数まで駆動できるようにすることが出来るが、限界があった。
【００１４】
また、上述の第２の従来回路によれば、出力トランジスタの一方がオフ状態に制御されたことを検出して他方の出力トランジスタをオン状態に制御するので、前述の第１の従来回路に比較して信号の伝播遅延を小さく抑えることができるものの、例えばｎ型ＭＯＳトランジスタＴＮがオンする場合、ｐ型ＭＯＳトランジスタＴＰがオフしてからｎ型ＭＯＳトランジスタＴＮがオンに遷移するので、応答速度に限界があった。
【００１５】
本発明は、上記事情に鑑みてなされたものであり、入力信号に対する応答速度を低下させることなく、出力トランジスタにおける貫通電流を有効に抑制することが可能な駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る駆動回路は、電源と駆動対象の負荷が接続された出力端子との間に電流経路が接続され、前記出力端子を介して前記負荷を充電するための第１トランジスタと、前記出力端子と接地との間に電流経路が接続され、前記出力端子を介して前記負荷を放電するための第２トランジスタと、前記第１トランジスタと電流経路が並列接続され、前記第１トランジスタよりも大きなオン抵抗であって前記出力端子を電源電位に維持するのに足りるオン抵抗を有する第３トランジスタと、入力信号の第１信号レベル（Ｈ）に応答して、前記第３トランジスタをオン状態とすると共に前記第２トランジスタがオフ状態に制御されたことを条件に前記第１トランジスタを一時的にオン状態に制御し、前記入力信号の第２信号レベル（Ｌ）に応答して前記第１及び第３トランジスタをオフ状態に制御する第１制御部と、前記入力信号の前記第１信号レベル（Ｈ）に応答して前記第２トランジスタをオフ状態に制御し、前記入力信号の前記第２信号レベル（Ｌ）に応答して前記第２トランジスタをオン状態に制御する第２制御部とを備える。
【００１７】
上記駆動回路において、前記第１制御部は、前記出力端子の信号が所定レベルに到達したことを検出するための検出部を備え、該検出部の検出信号に基づき前記第１トランジスタを強制的にオフ状態に制御するように構成される。
上記駆動回路において、前記第２制御部は、前記第１トランジスタがオフ状態に制御されたことを条件に前記入力信号の前記第２信号レベル（Ｌ）に応答して前記第２トランジスタをオン状態に制御する。
【００１８】
上記駆動回路において、前記入力信号をレベル変換して互いに相補関係にある信号を前記第１及び第２制御部にそれぞれ出力する第１及び第２レベル変換部を更に備え、前記第２制御部は、前記第１及び第２レベル変換器の各出力信号に応答して前記第２トランジスタをオフ状態に制御するように構成される。
【発明の効果】
【００１９】
本発明によれば、入力信号に対する応答速度を低下させることなく、出力トランジスタにおける貫通電流を有効に抑制することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施形態を説明する。
なお、本実施形態では、前述の図６に示す従来回路との比較説明の便宜のため、対応する信号に同一符号を付す。ただし、その信号波形は必ずしも同一とは限らない。
[第１実施形態]
図１に、本発明の第１実施形態に係る駆動回路の構成を示す。
同図に示すように、入力端子１００には、インバータ１１０の入力部が接続され、このインバータ１１０の出力部はレベル変換器１２０の入力部に接続される。レベル変換器１２０の出力部には３入力型のＮＯＲゲート１３１の第１入力部が接続され、このＮＯＲゲート１３１の出力部にはインバータ１３２の入力部が接続される。インバータ１３２の出力部にはｐ型ＭＯＳ出力トランジスタＭ１のゲートが接続される。
【００２１】
上述のＮＯＲゲート１３１の第２入力部にはコンパレータ１３３の出力部が接続され、このコンパレータ１３３の負入力部には参照電圧Ｖｒｅｆ１が印加されている。この参照電圧Ｖｒｅｆ１は、後述のｎ型ＭＯＳ出力トランジスタＭ２がオフ状態と見なすことができるときの信号Ｖ４の信号レベルに適切に設定され、例えばｎ型ＭＯＳ出力トランジスタＭ２のゲート閾値電圧Ｖｔｎと同じ値に設定される。
【００２２】
また、入力端子１００には、レベル変換器１５０の入力部が接続され、このレベル変換器１５０の出力部には、２入力型のＮＯＲゲート１６１の第１入力部が接続される。ＮＯＲゲート１６１の出力部には、インバータ１６２の入力部が接続され、このインバータ１６２の出力部には、インバータ１６３の入力部が接続される。インバータ１６３の出力部にはｎ型ＭＯＳ出力トランジスタＭ２のゲートが接続されると共に、上述のコンパレータ１３３の正入力部が接続される。
【００２３】
ＮＯＲゲート１６１の第２入力部にはコンパレータ１６４の出力部が接続され、このコンパレータ１６４の正入力部には参照電圧Ｖｒｅｆ２が印加されると共に、その負入力部には上述のインバータ１３２の出力部が接続される。参照電圧Ｖｒｅｆ２は、後述のｐ型ＭＯＳ出力トランジスタＭ１がオフ状態と見なすことができるときの信号Ｖ３の信号レベルに適切に設定され、例えば電源ＶＣＣよりもｐ型ＭＯＳ出力トランジスタＭ１のゲート閾値電圧Ｖｔｐ分だけ低い値に設定される。
【００２４】
出力端子１７０にはコンパレータ１４１の負入力部が接続され、このコンパレータ１４１の出力部には、インバータ１４２の入力部が接続される。インバータ１４２の出力部には、上述の３入力型ＮＯＲゲート１３１の第３入力部が接続される。コンパレータ１４１の正入力部には、参照電圧Ｖｒｅｆ３が印加されている。この参照電圧Ｖｒｅｆ３は、後述するように、ｐ型ＭＯＳ出力トランジスタＭ１をオフさせるタイミングを決定し、そのタイミングに応じて適切な値に設定される。本実施形態では、参照電圧Ｖｒｅｆ３を電源ＶＣＣの９５パーセントの値に設定するものとする。この値は、出力信号Ｖｏがハイレベル（電源ＶＣＣ）に到達したと見なすことができる信号レベルに相当する。
【００２５】
電源ＶＣＣにはｐ型ＭＯＳ出力トランジスタＭ１のソースが接続され、出力端子１７０にはそのドレインが接続される。また、出力端子１７０には、上述の出力トランジスタＭ１のドレインと共にｎ型ＭＯＳ出力トランジスタＭ２のドレインが接続され、そのソースは接地される。ｐ型ＭＯＳ出力トランジスタＭ１と並列にｐ型ＭＯＳ出力トランジスタＭ３が接続され、このｐ型ＭＯＳ出力トランジスタＭ３のゲートは上述のレベル変換器１２０の出力部に接続される。
【００２６】
なお、上述の入力信号Ｖｉは電源回路に特有な振幅を有する信号であり、上述のレベル変換器１２０，１５０は、入力信号Ｖｉを一般的な論理レベルの信号に変換するためのものである。従って、上述のレベル変換器１２０，１５０は、入力信号Ｖｉの信号レベルに応じて省略することも可能である。
【００２７】
ここで、本実施形態に係る駆動回路の構成要素と請求項との対応関係を補足説明しておく。ｐ型ＭＯＳ出力トランジスタＭ１は「第１トランジスタ」に該当し、ｎ型ＭＯＳ出力トランジスタＭ２は「第２トランジスタ」に該当し、ｐ型ＭＯＳ出力トランジスタＭ３は「第３トランジスタ」に該当する。また、インバータ１１０、レベル変換器１２０、ＮＯＲゲート１３１、インバータ１３２、コンパレータ１３３から構成される回路系は「第１制御部」に該当し、レベル変換器１５０、ＮＯＲ１６１、インバータ１６２，１６３、コンパレータ１６４から構成される回路系は「第２制御部」に該当する。さらに、コンパレータ１４１およびインバータ１４２は「検出部」に該当する。以下では、必要に応じて、上記の「第１制御部」、「第２制御部」、「検出部」なる用語を使用する。
【００２８】
次に、図２に示すタイミングチャートを参照して、本実施形態に係る駆動回路の動作を説明する。
先ず、初期状態として、入力信号Ｖｉがロウレベルにあり、出力信号Ｖｏがロウレベルにあるものとする。この初期状態では、信号Ｖ１がハイレベル、信号Ｖ２がロウレベル、信号Ｖ３がハイレベル、信号Ｖ４がハイレベル、信号Ｖ５がハイレベル、信号Ｖ６がロウレベル、信号Ｖ７がハイレベルの各状態にある。
【００２９】
上述の初期状態から、時刻ｔ２１において、入力信号Ｖｉがハイレベルに遷移すると、これを入力するインバータ１１０はロウレベルを出力し、これを入力するレベル変換器１２０は、信号Ｖ１としてロウレベルを出力する。このロウレベルの信号Ｖ１がゲートに与えられるｐ型ＭＯＳ出力トランジスタＭ３がオン状態とされ、出力信号Ｖｏの信号レベルが上昇する。ただし、ｐ型ＭＯＳ出力トランジスタＭ３のオン抵抗は比較的大きく設定されているので、このときの出力信号Ｖｏの度合いは比較的緩やかである。
【００３０】
一方、入力信号Ｖｉを入力するレベル変換器１５０はレベル変換されたハイレベルを信号Ｖ２として出力する。この信号Ｖ２を入力するＮＯＲゲート１６１は、コンパレータ１６４から出力される信号Ｖ６の信号レベルに関わりなくロウレベルを即座に出力する。このロウレベルを入力するインバータ１６２はハイレベルを出力し、このハイレベルを入力するインバータ１６３は、信号Ｖ４としてロウレベルをｎ型ＭＯＳ出力トランジスタＭ２のゲートに出力し、このｎ型ＭＯＳ出力トランジスタＭ２をオフ状態とする。このとき、信号Ｖ４の信号レベルが参照電圧Ｖｒｅｆ１を下回った時点で、コンパレータ１３３は信号Ｖ５としてロウレベルを出力する。
【００３１】
また、上述のレベル変換器１２０から既にロウレベルの信号Ｖ１を入力するＮＯＲゲート１３１は、上述のコンパレータ１３３から出力される信号Ｖ５がロウレベルになった時点でハイレベルを出力し、これを入力するインバータ１３２は信号Ｖ３としてロウレベルをｐ型ＭＯＳ出力トランジスタＭ１のゲートに出力し、このｐ型ＭＯＳ出力トランジスタＭ１をオン状態とする。即ち、ｎ型ＭＯＳ出力トランジスタＭ２がオフ状態とされたことを条件に、ｐ型ＭＯＳ出力トランジスタＭ１がオン状態とされ、この結果、出力信号Ｖｏの信号レベルが急速に上昇し、負荷の充電が急速に進む。
【００３２】
そして、出力信号Ｖｏが参照電圧Ｖｒｅｆ３に到達すると、即ち、出力信号Ｖｏが電源ＶＣＣに極めて近い信号レベルに到達すると、コンパレータ１４１は信号Ｖ７としてロウレベルを出力し、これを入力するインバータ１４２はハイレベルを出力する。このハイレベルの信号は、上述の検出部の検出結果としてＮＯＲゲート１３１に入力され、ＮＯＲゲート１３１はロウレベルを出力し、これを入力するインバータ１３２は、信号Ｖ３としてハイレベルを出力する。
【００３３】
即ち、検出部によって出力信号Ｖｏが参照電圧Ｖｒｅｆ３に到達したことが検出されると、第１制御部は強制的にｐ型ＭＯＳ出力トランジスタＭ１をオフ状態に制御する。これにより、これら出力トランジスタＭ１，Ｍ２を介した貫通電流が防止される。
また、上記の動作において、ｐ型ＭＯＳ出力トランジスタＭ３は、入力信号Ｖｉに応答してオン状態を維持するが、ｐ型ＭＯＳ出力トランジスタＭ１は、ｎ型ＭＯＳ出力トランジスタＭ２がオフ状態になってから出力信号Ｖｏが参照電圧Ｖｒｅｆ３に到達するまでの期間だけ一時的にオン状態になり、その後はオフ状態になる。即ち、出力信号Ｖｏがハイレベルになって負荷１８０が駆動（充電）され、ｐ型ＭＯＳ出力トランジスタＭ１がオフ状態に制御された後は、ｐ型ＭＯＳ出力トランジスタＭ３のみがオン状態に維持され、これにより出力信号Ｖｏをハイレベルに維持している。即ち、ｐ型ＭＯＳ出力トランジスタＭ１がオフすることによる出力ハイインピーダンス状態を防止している。
【００３４】
入力信号Ｖｉがハイレベルに遷移する際の上述の一連の動作において、ｐ型ＭＯＳ出力トランジスタＭ１がオン状態になるタイミングは、前述の図６に示す従来回路の出力トランジスタＴＰがオン状態になるタイミングと同等ではあるが、本実施形態では、ｐ型ＭＯＳ出力トランジスタＭ１と並列接続されたｐ型ＭＯＳ出力トランジスタＭ３がレベル変換器１２０の出力信号Ｖ１でオン状態に制御されるので、前述の従来回路に比較して出力信号Ｖｏの立ち上がりが早くなる。
【００３５】
次に、上記の場合とは逆に、入力信号Ｖｉがハイレベルからロウレベルに遷移する場合について説明する。この場合の初期状態は、入力信号Ｖｉがハイレベル、出力信号Ｖｏがハイレベル、信号Ｖ１がロウレベル、信号Ｖ２がハイレベル、信号Ｖ３がハイレベル、信号Ｖ４がロウレベル、信号Ｖ５がロウレベル、信号Ｖ６がロウレベル、信号Ｖ７がロウレベルの各状態にある。ここで、この初期状態では信号Ｖ３がハイレベルにあり、従って信号Ｖ６がロウレベルにあることに留意されたい。
【００３６】
上記の初期状態から、時刻ｔ２４において入力信号Ｖｉがロウレベルに遷移すると、これを入力するインバータ１１０はハイレベルを出力し、これを入力するレベル変換器１２０はハイレベルの信号Ｖ１を出力し、これをゲートで受けるｐ型ＭＯＳ出力トランジスタＭ３がオフ状態となる。
【００３７】
また、レベル変換器１２０からハイレベルの信号Ｖ１はＮＯＲゲート１３１にも与えられるが、このとき、信号Ｖ７は初期状態のロウレベルにあるため、インバータ１４２からは既にハイレベルがＮＯＲゲート１３１に出力されており、このＮＯＲゲート１３１の出力信号レベルはロウレベルになっている。従って、ＮＯＲゲート１３１がレベル変換器１２０からハイレベルの信号Ｖ１を入力しても、ＮＯＲゲート１３１の出力信号の信号レベルは、それ以前のロウレベルを維持し、これを入力するインバータ１３２が出力する信号Ｖ３の信号レベルもそれ以前のハイレベルを維持し、これをゲートで受けるｐ型ＭＯＳ出力トランジスタＭ１もオフ状態を維持する。
【００３８】
結局、入力信号Ｖｉがハイレベルからロウレベルに遷移した場合には、これに応答して、ｐ型ＭＯＳ出力トランジスタＭ３のみが応答してオン状態からオフ状態に制御され、ｐ型ＭＯＳ出力トランジスタＭ１は、それ以前のオフ状態に維持される。
【００３９】
一方、レベル変換器１５０から出力されたロウレベルの信号Ｖ２はＮＯＲゲート１６１の一方の入力部に入力される。このとき、ＮＯＲゲート１６１の他方の入力部に入力される信号Ｖ６の信号レベルは、初期状態において既にロウレベルになっているので、ＮＯＲゲート１６１は、信号Ｖ２のロウレベルに応答して即座にハイレベルを出力し、これを入力するインバータ１６２がロウレベルを出力し、これを入力するインバータ１６３が信号Ｖ４としてハイレベルをｎ型ＭＯＳ出力トランジスタＭ２のゲートに出力する。この結果、ｎ型ＭＯＳ出力トランジスタＭ２がオン状態に制御され、出力信号Ｖｏがロウレベルになって負荷が駆動（放電）される。
【００４０】
ここで、本実施形態によれば、入力信号Ｖｉがロウレベルに遷移する際に、信号Ｖ６が既に初期状態のロウレベルにあるので、ＮＯＲゲート１６１は、信号Ｖ６の制約を受けることなく、レベル変換器１５０から出力されるロウレベルの信号Ｖ２に応答してハイレベルを出力する。従って、入力信号Ｖｉのロウレベルに応答して信号Ｖ４が速やかにハイレベルになり、ｎ型ＭＯＳ出力トランジスタＭ２がオン状態に制御される。
【００４１】
入力信号Ｖｉがロウレベルに遷移する際の上述の一連の動作において、ｎ型ＭＯＳ出力トランジスタＭ２がオン状態になるタイミングは、前述の図７に示す従来回路の出力トランジスタＴＮがオン状態になるタイミングよりも早くなる。なぜなら、前述の図６に示す従来回路では、入力信号Ｖｉのロウレベルに応答して信号Ｖ６がロウレベルになるまで、ＮＯＲゲート７０７の出力信号は応答しないのに対して、本実施形態によれば、信号Ｖ６は初期状態でロウレベルにあるからである。従って、本実施形態によれば、信号Ｖ６の制約を受けずに、信号Ｖ２に応答することができるので、前述の従来回路に比較して、出力信号Ｖｏの立ち下がりが早くなる。
【００４２】
ここで、前述のように、入力信号Ｖｉがハイレベルからロウレベルに遷移する際の初期状態では、ｐ型ＭＯＳ出力トランジスタＭ１はオフ状態に維持されており、ｐ型ＭＯＳ出力トランジスタＭ３のみが入力信号Ｖｉに応答してオン状態からオフ状態に制御される。従って、本実施形態では、レベル変換器１２０とレベル変換器１５０の応答速度の違いによって、ｐ型ＭＯＳ出力トランジスタＭ３とｎ型ＭＯＳ出力トランジスタＭ２が共にオン状態になる期間が一時的に生じ、貫通電流が発生し得る。しかし、ｐ型ＭＯＳ出力トランジスタＭ３のオン抵抗は大きく設定されているので、貫通電流が発生したとしても、その電流量は小さく抑えられ、実質的に貫通電流は防止される。
【００４３】
上述したように、本発明の第１実施形態によれば、貫通電流の発生を有効に抑制しながら、入力信号に対する出力信号の応答速度を改善することが可能になる。
また、入力信号Ｖｉがハイレベルに遷移してからロウレベルに遷移するまでの期間が十分に長い場合には、コンパレータ１６４を省略し、ＮＯＲゲート１６１を単なるインバータに置き換えてもよい。即ち、この場合には、初期状態で信号Ｖ３がハイレベルになっていることが保証されるので、信号Ｖ３を参照することなく、信号Ｖ２のみに応答してｎ型ＭＯＳ出力トランジスタＭ２を制御するように構成してもよい。
【００４４】
これに対し、入力信号Ｖｉがハイレベルに遷移してからロウレベルに遷移するまでの期間が短い場合には、出力信号Ｖｏの信号レベルに基づいてｐ型ＭＯＳ出力トランジスタＭ１がオフ状態に制御される前に入力信号Ｖｉがロウレベルに遷移した場合には、コンパレータ１６４が有用となる。なぜなら、この場合、前述の図７に示す従来回路と同様に、ｐ型ＭＯＳ出力トランジスタＭ１がオフ状態に制御された後にｎ型ＭＯＳ出力トランジスタＭ２をオン状態に制御する必要があり、信号Ｖ３を参照して信号Ｖ４を発生させる必要があるからである。
【００４５】
第１実施形態の上記第１及び第２制御部の機能を要約すると次のようになる。
第１制御部は、出力端子１７０に現れる出力信号Ｖｏが所定レベル（Ｖｒｅｆ３）に到達したことを検出するための検出部（コンパレータ１４１、インバータ１４２）の検出信号に基づき、ｐ型ＭＯＳ出力トランジスタＭ１を強制的にオフ状態に制御する。
また、第２制御部は、ｐ型ＭＯＳ出力トランジスタＭ１がオフ状態に制御されたことを条件に入力信号Ｖｉのハイレベル（第２信号レベル）に応答してｎ型ＭＯＳ出力トランジスタＭ２をオン状態に制御する。
以上で、第１実施形態を説明した。
【００４６】
[第２実施形態]
次に、本発明の第２実施形態を説明する。
図３に、本実施形態に係る駆動回路の構成を示す。同図において、上述の図１に示す構成要素と共通する要素には同一符号を付し、その説明を省略する。ただし、本実施形態では、レベル変換器１２０については、その出力信号Ｖ１の立下りが速くなるように設定されており、レベル変換器１５０については、その出力信号Ｖ２の立ち上がりが速くなるように設定されている。
【００４７】
図３に示すように、本実施形態に係る駆動回路は、図１に示す構成に対し、インバータ３０３とＮＯＲゲート３０４を更に備え、且つ、図１のＮＯＲゲート１６１およびインバータ１６２に代えて、ＮＯＲゲート３０１およびＮＯＲゲート３０２を備える。
ここで、ＮＯＲゲート３０１の第１入力部には、コンパレータ１４１の出力部が接続され、第２入力部にはコンパレータ１６４の出力部が接続され、第３入力部には、レベル変換器１５０の出力部が接続される。
【００４８】
ＮＯＲゲート３０１の出力部にはＮＯＲゲート３０２の第１入力部が接続される。インバータ３０３の入力部には、レベル変換器１２０の出力部が接続される。ＮＯＲゲート３０４の第１入力部には上述のコンパレータ１６４の出力部が接続され、第２入力部にはインバータ３０３の出力部が接続される。ＮＯＲゲート３０４の出力部はＮＯＲゲート３０２の他方の入力部に接続され、このＮＯＲゲート３０２の出力部にはインバータ１６３の入力部が接続される。
【００４９】
本実施形態に係る駆動回路の構成要素と請求項との対応関係を補足説明しておく。ｐ型ＭＯＳ出力トランジスタＭ１は「第１トランジスタ」に該当し、ｎ型ＭＯＳ出力トランジスタＭ２は「第２トランジスタ」に該当し、ｐ型ＭＯＳ出力トランジスタＭ３は「第３トランジスタ」に該当する。また、インバータ１１０、レベル変換器１２０、ＮＯＲゲート１３１、インバータ１３２、コンパレータ１３３から構成される回路系は「第１制御部」に該当し、レベル変換器１５０、ＮＯＲ３０１、ＮＯＲ３０２、インバータ１６３、コンパレータ１６４、インバータ３０３、ＮＯＲゲート３０４から構成される回路系は「第２制御部」に該当する。さらに、コンパレータ１４１およびインバータ１４２は「検出部」に該当する。第２実施形態では、第２制御部は、レベル変換器１２０，１５０の各出力信号Ｖ１，Ｖ２に応答してｎ型ＭＯＳ出力トランジスタＭ２（第２トランジスタ）をオフ状態に制御する。
【００５０】
次に、第２実施形態の動作を説明する。
図４に、本実施形態に係る駆動回路のタイミングチャートを示す。本実施形態では、上述の第１実施形態に比較し、入力信号Ｖｉのハイレベルに応答してｎ型ＭＯＳ出力トランジスタＭ２がオフ状態になるタイミングを早くするように信号Ｖ４を生成する。
入力信号Ｖｉがハイレベルに遷移する際の初期状態として、前述のように信号Ｖ６はロウレベルにあるので、この信号Ｖ６の制約を受けることなくＮＯＲゲート３０１は信号Ｖ２に応答し、ＮＯＲゲート３０４はインバータ３０３を介して信号Ｖ１に応答する。
【００５１】
このように、第２実施形態では、信号Ｖ１またはＶ２のうち、早いほうの信号に応答してｎ型ＭＯＳ出力トランジスタＭ２をオフ状態に制御する。従って、本実施形態によれば、上述の第１実施形態に比較して、ｐ型ＭＯＳ出力トランジスタＭ１とｎ型ＭＯＳ出力トランジスタＭ２が共にオン状態になる期間を短縮することができる。よって、貫通電流を低減させ、あるいは貫通電流の発生を防止することができると共に、応答速度を更に改善することができる。
【００５２】
図４において符号Ａ〜Ｅで示すタイミングに関して、以下に補足しておく。
符号Ａで示されるタイミングについて、ｎ型ＭＯＳ出力トランジスタＭ２のゲートにロウレベルの信号Ｖ４が印加されると、信号Ｖ３はハイレベルになる。
符号Ｂで示されるタイミングについて、出力信号Ｖｏがハイレベルになると、これが検出されて信号Ｖ３がハイレベルになり、ｐ型ＭＯＳ出力トランジスタＭ１がオフ状態になる。
【００５３】
符号Ｃで示されるタイミングについて、入力信号Ｖｉがハイレベルに遷移してから信号Ｖ４がロウレベルに遷移するまでの期間は、信号Ｖ１がロウレベルであるから、貫通電流が流れるおそれがあるが、ｐ型ＭＯＳ出力トランジスタＭ３のオン抵抗は貫通電流が問題とならない程度に大きく設定されているので、実質的に貫通電流は防止される。
符号Ｄで示されるタイミングについて、信号Ｖ６，Ｖ７がそれぞれロウレベルになっているので、入力信号Ｖｉがロウレベルになったタイミングで、信号Ｖ８はハイレベルとなる。このタイミングでは、出力信号Ｖｏとしてロウレベルが出力されるので、遅延時間が短くなる。よって、ＮＯＲゲート３０１は、ｎ型ＭＯＳ出力トランジスタＭ２がオン状態になるタイミングを早めることに寄与している。
【００５４】
符号Ｅで示されるタイミングについて、信号Ｖ３、Ｖ６に関係なく、入力信号Ｖｉがロウレベルになれば、信号Ｖ９はハイレベルになる。従って、インバータ３０３およびＮＯＲゲート３０４は、ｎ型ＭＯＳ出力トランジスタＭ２がオフ状態になるタイミングを早めることに寄与している。
以上で、第２実施形態を説明した。
【００５５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で変形可能である。
例えば、上述の実施形態では、ｎ型ＭＯＳトランジスタＭ２のゲート電圧を監視する手段としてコンパレータ１３３を使用しているが、論理ゲート回路である２個のインバータを直列に接続する構成としてもよい。
また、出力電圧Ｖｏを監視する手段としてコンパレータ１４１を使用しているが、論理ゲート回路であるインバータで構成してもよい。
更に、ｐ型ＭＯＳトランジスタＭ１のゲート電圧を監視する手段として、コンパレータ１６４を使用しているが、論理ゲート回路であるインバータで構成してもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る駆動回路の構成を示す回路図である。
【図２】本発明の第１実施形態に係る駆動回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態に係る駆動回路の構成を示す回路図である。
【図４】本発明の第２実施形態に係る駆動回路の動作を説明するためのタイミングチャートである。
【図５】第１の従来回路の構成を示す回路図である。
【図６】第２の従来回路の構成を示す回路図である。
【図７】第２の従来回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５７】
１１０、１３２，１４２，１６２，１６３  インバータ
１２０，１５０  レベル変換器
１３１，１６１  ＮＯＲゲート
１４１，１６４  コンパレータ
Ｍ１，Ｍ３  ｐ型ＭＯＳ出力トランジスタ
Ｍ２  ｎ型ＭＯＳ出力トランジスタ
【図１】
0004783189.tif 000002
【図２】
0004783189.tif 000003
【図３】
0004783189.tif 000004
【図４】
0004783189.tif 000005
【図５】
0004783189.tif 000006
【図６】
0004783189.tif 000007
【図７】
0004783189.tif 000008