(57)【特許請求の範囲】
【請求項１】
デジタル入力コードをアナログ出力に変換するデジタル・アナログ（ＤＡ）変換回路であって、第１のビット列をデジタルからアナログに変換する第１のＤＡ変換部と、前記第１のビット列の下位にあたる第２のビット列に対応してデジタルからアナログに変換する第２のＤＡ変換部とからなり、
前記第１のＤＡ変換部は、
前記第１のビット列に対応した第１のアナログ出力と第２のアナログ出力とを有し、かつ、
前記第１のビット列に対して選択的に１を加算する加算回路部と、
前記加算回路部の出力をデジタルからアナログに変換する第１のＲ−２Ｒ型ＤＡ変換部と、
前記第１のビット列をその最下位ビットを除いてデジタルからアナログに変換する第２のＲ−２Ｒ型ＤＡ変換部と、
前記第１のＲ−２Ｒ型ＤＡ変換部の出力電圧を前記第１のアナログ出力へ出力する第１のバッファと、
前記第２のＲ−２Ｒ型ＤＡ変換部の出力電圧を前記第２のアナログ出力へ出力する第２のバッファとを備え、
前記第２のＤＡ変換部は、
前記第１のアナログ出力と前記第２のアナログ出力との間に直列接続された少なくとも２以上の抵抗と、
前記抵抗と出力ノードとの間に接続された２つ以上のスイッチ部と、
前記第１のビット列の最下位ビット及び前記第２のビット列を入力とするデコーダとを有し、
前記第１のＤＡ変換部は、前記第１のビット列の最下位ビットが０の時には前記第１のアナログ出力よりも前記第２のアナログ出力の方が大きな値をとり、前記第１のビット列の最下位ビットが１の時には前記第２のアナログ出力よりも前記第１のアナログ出力の方が大きな値をとり、
前記第２のＤＡ変換部は、前記デコーダの出力により前記スイッチ部をオン／オフすることにより、前記第１のアナログ出力と前記第２のアナログ出力と前記第１のビット列の最下位ビットと前記第２のビット列とを入力としてＤＡ変換し、前記第１のビット列の最下位ビットが０の時には前記第１のアナログ出力を起点として前記第２のビット列に対応してＤＡ変換し、前記第１のビット列の最下位ビットが１の時には前記第２のアナログ出力を起点として前記第２のビット列に対応してＤＡ変換することを特徴とするデジタル・アナログ変換回路。
【請求項２】
請求項１に記載のデジタル・アナログ変換回路であって、
前記第１のビット列が１増加するときに、前記第１のアナログ出力又は前記第２のアナログ出力のどちらか一方の出力レベルが変化しないことを特徴とするデジタル・アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に形成されるデジタル・アナログ（ＤＡ）変換回路に関し、特にＲ−２Ｒラダー抵抗型のＤＡ変換回路部と抵抗ストリング型のＤＡ変換回路部とを備えた複合型のＤＡ変換回路に関するものである。
【０００２】
【従来の技術】
一般に、デジタル入力コードをアナログ量に変換するためにＤＡ変換回路が使用される。集積化されるＤＡ変換回路には、主に、抵抗ストリング型と、Ｒ−２Ｒラダー抵抗型とがある。Ｒ−２Ｒラダー抵抗型のＤＡ変換回路は、デジタル入力コードのビット数ｎが多い場合には単調性とパターン面積の観点から使用することが困難である。一方、抵抗ストリング型のＤＡ変換回路は、単調性の点で優れているが、デジタル入力コードのビット数ｎが多い場合にはパターン面積及び変換精度の観点から使用することが困難である。
【０００３】
【発明が解決しようとする課題】
例えば他の半導体デバイスを検査するためのテスターへの応用に際してＤＡ変換回路に要求されるのは、高い変換精度は言うまでもなく、複数個のＤＡ変換回路の内蔵化に伴い１個のＤＡ変換回路に必要なパターン面積の最小化、更に最近は変換ビット数が多い多ビット構成のＤＡ変換に対する要求が強い。変換ビット数が少ないＤＡ変換回路としては、どの方式も有効であるが、変換ビット数が多いＤＡ変換回路を構成する場合には、高精度な変換の実現困難性とパターン面積の増大が問題になる。
【０００４】
上記したように従来のＲ−２Ｒラダー抵抗型又は抵抗ストリング型のＤＡ変換回路は、変換ビット数が多い場合には使用することが困難であるという課題があった。
【０００５】
本発明の目的は、変換ビット数が多い場合でも所望のアナログ電圧をデバイス精度を要求することなく高精度で出力でき、しかも小さなパターン面積で集積化が可能なＤＡ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のデジタル・アナログ変換回路は、ｎビットのデジタル入力コードのうち、上位の一部のｉ（ｉ＜ｎ）ビット信号が入力し、交互に１を加算してＤＡ変換するための２つのＲ−２Ｒ型ＤＡ変換部を有し、かつ第１のＤＡ変換電圧と第２のＤＡ変換電圧とを各々同一の特性を持つ２つのバッファを介してそれぞれ第１の出力ノードと第２の出力ノードとに出力するための上位ＤＡ変換回路部と、これら２つの出力ノードの電圧を抵抗ストリング型ＤＡ変換回路の基準電圧とし、前記ｎビットのデジタル入力コードのうちの残りの下位ｊ（ｊ＜ｎ，ｊ＝ｎ−ｉ）ビットに応じて抵抗分割電圧の選択に対し上位入力ビットのＬＳＢの値で選択順を切り替えながらアナログ電圧出力端子部に出力するための下位ＤＡ変換回路部とを具備することを特徴とする。
【０００７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【０００８】
図１は、本発明の実施の形態に係る複合型のデジタル・アナログ（ＤＡ）変換回路の外部接続を示している。図１に示す複合型ＤＡ変換回路（ＤＡＣ）３０００は、ｎビット（本例ではｎ＝６）のデジタル入力コードをＤＡ変換してアナログ出力電圧ＶＯＵＴを生成するものである。１００はデジタル入力端子部、３００はアナログ電圧出力端子部、ＶＲＴは高電圧側の基準電圧、ＶＲＢは低電圧側の基準電圧である。入力ビット信号Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０のうちＤ５〜Ｄ２を上位ビット入力端子部１０１に、Ｄ２〜Ｄ０を下位ビット入力端子部１０２にそれぞれ受け取るものとする。なお、以下の説明では基準電圧ＶＲＴ，ＶＲＢをそれぞれＶＤＤ（＝５Ｖ），ＶＳＳ（＝０Ｖ）とする。
【０００９】
図２は、図１の複合型ＤＡ変換回路３０００の基本構成を示している。図２に示すＤＡ変換回路３０００は、上位ＤＡ変換回路部１０００と、下位ＤＡ変換回路部２０００とを具備する。
【００１０】
上位ＤＡ変換回路部１０００は、デジタル入力コードのうち上位ｉ（１≦ｉ＜ｎ、本例ではｉ＝４）ビットが入力し、これをＤＡ変換し、第１のＤＡ変換電圧を第１の出力ノード１００１に出力し、同時に第２のＤＡ変換電圧を第２の出力ノード１００２に出力するように、各々印加される第１の基準電圧ＶＤＤと第２の基準電圧ＶＳＳとの間を４ビットでＤＡ変換するための第１及び第２のＲ−２Ｒ型ＤＡ変換部２１０，２２０と、第１のＲ−２Ｒ型ＤＡ変換部２１０の出力電圧Ｖａを第１の出力ノード１００１に出力するための第１のバッファ２４０と、第２のＲ−２Ｒ型ＤＡ変換部２２０の出力電圧Ｖｂを第２の出力ノード１００２に出力するための第２のバッファ２５０と、上位ビット入力端子部１０１に入力されるデジタル値に１を加算するための加算回路部２３０とからなる。Ｄ５ａ，Ｄ４ａ，Ｄ３ａ，Ｄ２ａは、加算回路部２３０により修飾された上位入力ビット信号である。下位ＤＡ変換回路部２０００は、第１及び第２のバッファ２４０，２５０の出力電圧を各々基準電圧としてデジタル入力コードｎビットのうち残りのｊ（ｊ＝ｎ−ｉ、本例ではｊ＝２）ビットに対してＤＡ変換を行うように、第１及び第２のバッファ２４０，２５０の出力電圧の間を分割するための４本の抵抗ｒ０〜ｒ３からなる抵抗ストリング部２６０と、下位ビット入力端子部１０２に入力されるデジタル値に応じてデコード信号（ＭＯＳスイッチ制御信号）ＮＳ０〜ＮＳ４を作成するためのデコーダ２８０と、作成されたＭＯＳスイッチ制御信号ＮＳ０〜ＮＳ４によりＭＯＳスイッチＳ０〜Ｓ４のうちの１つがオンするＭＯＳスイッチ部２７０と、ＭＯＳスイッチ部２７０の出力をアナログ電圧出力端子部３００に出力するための第３のバッファ２９０とからなる。
【００１１】
図３は加算回路部２３０の詳細構成を、図４はその真理値表をそれぞれ示している。加算回路部２３０は、ＥＸ−ＯＲゲート１，２，７，８と、ＯＲゲート３と、ＡＮＤゲート４，５，６とから構成されており、上位入力ビット信号のＬＳＢ側２ビットＤ２，Ｄ３がそれぞれ第１のＥＸ−ＯＲゲート１と第１のＡＮＤゲート４とに入力され、第１のＡＮＤゲート４の出力と上位入力ビット信号の中間ビットＤ４とがそれぞれ第２のＥＸ−ＯＲゲート２と第２のＡＮＤゲート５とに入力され、第２のＡＮＤゲート５の出力と上位入力ビット信号のＭＳＢであるＤ５とがＯＲゲート３に入力され、Ｄ５と第２のＡＮＤゲート５の出力とが第３のＡＮＤゲート６に入力され、第３のＡＮＤゲート６の出力と第１のＥＸ−ＯＲゲート１の出力とが第３のＥＸ−ＯＲゲート７に入力され、第３のＡＮＤゲート６の出力と第２のＥＸ−ＯＲゲート２の出力とが第４のＥＸ−ＯＲゲート８に入力され、第３のＡＮＤゲート６の出力Ｄ２ａをオール１検出信号（ＡＬＬ１）とし、第３及び第４のＥＸ−ＯＲゲート７，８の出力Ｄ３ａ，Ｄ４ａを中間ビット信号とし、ＯＲゲート３の出力Ｄ５ａをＭＳＢとして送出している。
【００１２】
図５は第１のＲ−２Ｒ型ＤＡ変換部２１０の詳細構成を、図６は第２のＲ−２Ｒ型ＤＡ変換部２２０の詳細構成をそれぞれ示している。第１のＲ−２Ｒ型ＤＡ変換部２１０は第１のＲ−２Ｒ部２０１と、第１のビットスイッチ部２１６とからなり、第２のＲ−２Ｒ型ＤＡ変換部２２０は第２のＲ−２Ｒ部２０２と、第２のビットスイッチ部２２６とからなり、第１及び第２のＲ−２Ｒ部２０１，２０２は同一回路構成を有している。
【００１３】
第２のビットスイッチ部２２６は、図６に示すとおり、ＭＳＢから５ビット分のＭＯＳスイッチ２２１，２２２，２２３，２２４，２２５を備え、ＭＳＢ側の３個のＭＯＳスイッチ２２１，２２２，２２３はそれぞれ入力ビット信号Ｄ５，Ｄ４，Ｄ３に応じて基準電圧ＶＤＤ，ＶＳＳを切り替えて（例えば入力ビット信号が１でＶＤＤを、０でＶＳＳを）第２のＲ−２Ｒ部２０２の２Ｒ側端子に供給し、ＬＳＢ側のＭＯＳスイッチ２２４は第２のＲ−２Ｒ部２０２の２Ｒ側端子に常時ＶＤＤを供給し、ＬＳＢ側の更に他のＭＯＳスイッチ２２５は第２のＲ−２Ｒ部２０２の２Ｒ側端子に常時ＶＳＳを供給する。
【００１４】
一方、図５に示すとおり、第１のビットスイッチ部２１６は、ＭＳＢから５ビット分のＭＯＳスイッチ２１１，２１２，２１３，２１４，２１５を備え、ＭＳＢ側の３個のＭＯＳスイッチ２１１，２１２，２１３は入力ビット信号Ｄ５，Ｄ４，Ｄ３のデジタル値に加算回路部２３０でＤ２が加算されて得られたＤ５ａ，Ｄ４ａ，Ｄ３ａにより基準電圧ＶＤＤ，ＶＳＳを切り替えて（例えば入力ビット信号が１でＶＤＤを、０でＶＳＳを）第１のＲ−２Ｒ部２０１の２Ｒ側端子に供給し、ＬＳＢ側の残り２個のＭＯＳスイッチ２１４，２１５は加算回路部２３０のもう１つの出力であるオール１検出信号（ＡＬＬ１）に応じて第１のＲ−２Ｒ部２０１の２Ｒ側端子にＶＤＤ又はＶＳＳを供給している。すなわち、Ｄ２が０であれば［Ｄ５ａ，Ｄ４ａ，Ｄ３ａ］＝［Ｄ５，Ｄ４，Ｄ３］であり、Ｄ２が１であれば［Ｄ５ａ，Ｄ４ａ，Ｄ３ａ］＝［［Ｄ５，Ｄ４，Ｄ３］＋１］となる。したがって、入力コードＤ５，Ｄ４，Ｄ３，Ｄ２がオール１以外では、ＭＯＳスイッチ２１４，２１５は第１のＲ−２Ｒ部２０１の２Ｒ側端子にＶＳＳを供給する。オール１であれば、ＭＯＳスイッチ２１４，２１５は第１のＲ−２Ｒ部２０１の２Ｒ側端子にＶＤＤを供給し、更にＭＯＳスイッチ２１１，２１２，２１３も第１のＲ−２Ｒ部２０１の２Ｒ側端子にＶＤＤを供給するので、結果的にＭＯＳスイッチ２１１，２１２，２１３，２１４，２１５は全部そろって第１のＲ−２Ｒ部２０１の２Ｒ側端子にＶＤＤを供給する。
【００１５】
図７はデコーダ２８０の詳細構成を、図８はその真理値表をそれぞれ示している。図７において、１１はインバータ部、１２はＮＡＮＤゲート部、１３は第１のＮＯＲゲート部、１４は第２のＮＯＲゲート部、１５は出力部である。また、Ｄ００，Ｄ０１，Ｄ１０，Ｄ１１は、２ビットＤ１，Ｄ０のデコード結果を表している。下位ＤＡ変換回路部２０００は入力ビットＤ１，Ｄ０の２ビットでＶａとＶｂとの間の抵抗ストリング部２６０による抵抗分割電圧を選択してＤＡ変換しているが、デコーダ２８０には上位入力ビット信号のＬＳＢであるＤ２も供給され、ＭＯＳスイッチ部２７０のＭＯＳスイッチＳ０〜Ｓ４を１つオンするのに、Ｄ２が０であればＤ１，Ｄ０のバイナリ値００，０１，１０，１１に従いＳ０→Ｓ１→Ｓ２→Ｓ３の順でオンし、Ｄ２が１であればＤ１，Ｄ０のバイナリ値００，０１，１０，１１に従いＳ４→Ｓ３→Ｓ２→Ｓ１の順でオンするようにしている。例えば、［Ｄ２，Ｄ１，Ｄ０］＝［０，１，１］ではＳ３がオンし、［Ｄ２，Ｄ１，Ｄ０］＝［１，０，０］ではＳ４がオンするように、デコーダ２８０でＤ２，Ｄ１，Ｄ０をデコードしている。
【００１６】
ここで、図９を用いて上位ＤＡ変換回路部１０００の動作例を説明する。図示の「Ａ」の入力コード［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，０］を上位ＤＡ変換回路部１０００でＤＡ変換する場合、上位入力コードＡはＤ２が０であるため、加算回路部２３０でＤ５，Ｄ４，Ｄ３には１が加算されず、［Ｄ５ａ，Ｄ４ａ，Ｄ３ａ］＝［Ｄ５，Ｄ４，Ｄ３］となり、また当然オール１検出もされないので、第１のＲ−２Ｒ型ＤＡ変換部２１０はＶａとして［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，０］のＤＡ変換電圧値を出力する。一方、第２のＲ−２Ｒ型ＤＡ変換部２２０はＬＳＢに相当するビットスイッチ２２４がＤ２＝１に対応しているので［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，１］のＤＡ変換電圧値をＶｂとして出力する。すなわち、ＶｂはＶａに対して上位入力ビットの１ＬＳＢだけ高い電圧値となり、Ｖｂ−Ｖａを残りの下位ビット入力によりＤＡ変換していく。
【００１７】
次に、「Ｂ」の入力コード［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，１］を上位ＤＡ変換回路部１０００でＤＡ変換する場合の動作を説明する。上位入力コードＢはＤ２が１であるため、加算回路部２３０でＤ５，Ｄ４，Ｄ３には１が加算され、［Ｄ５ａ，Ｄ４ａ，Ｄ３ａ］＝［［Ｄ５，Ｄ４，Ｄ３］＋１］＝［１，０，０］となり、また当然オール１検出はされないので、第１のＲ−２Ｒ型ＤＡ変換部２１０はＶａとして［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［１，０，０，０］のＤＡ変換電圧値を出力する。一方、第２のＲ−２Ｒ型ＤＡ変換部２２０はＬＳＢに相当するビットスイッチ２２４がＤ２＝１に対応しているので［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，１］のＤＡ変換電圧値をＶｂとして出力する。すなわち、ＶａはＶｂに対して上位入力ビットの１ＬＳＢだけ高い電圧値となり、Ｖａ−Ｖｂを残りの下位ビット入力によりＤＡ変換していく。
【００１８】
ここで、電圧値Ｖｂは上位入力コードＡ、上位入力コードＢで同じ［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［０，１，１，１］（＝Ｂ）の変換値となり、同様に電圧値Ｖａは上位入力コードＢ、上位入力コードＣで同じ［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［１，０，０，０］（＝Ｃ）の変換値となる。
【００１９】
図１０は上位入力コードＡ、図１１は上位入力コードＢの場合のＭＯＳスイッチ部２７０のオンする順を示したものである。Ｄ２が０である上位入力コードＡの場合は［Ｄ１，Ｄ０］のバイナリ値００，０１，１０，１１に従いＳ０→Ｓ３の順にオンし、Ｄ２が１である上位入力コードＢの場合は［Ｄ１，Ｄ０］のバイナリ値００，０１，１０，１１に従いＳ４→Ｓ１の順にオンする。上位入力コードがＡからＢに１ＬＳＢだけ遷移するときに、Ｖｂは同一電圧を出力し続け、Ｖａのみが切り替わるので微分誤差の発生を回避でき、上位入力コードがＢからＣに遷移する場合は逆にＶａが同一電圧値を出力し続け、Ｖｂのみが切り替わるので同様に微分誤差の発生を回避でき、したがって単調性が確保されることになる。また、上位入力コードがオール１すなわち［Ｄ５，Ｄ４，Ｄ３，Ｄ２］＝［１，１，１，１］の場合はＶｂがこのコードのＤＡ変換電圧値となり、Ｖａとしては［１，１，１，１］に１加算されたコードに相当する電圧値が必要であるが、これはとりもなおさずＶＤＤ（＝ＶＲＴ）であり、オール１検出信号（ＡＬＬ１）により第１のビットスイッチ部２１６の出力を全てＶＤＤにすることで容易に得られる。したがって、上位下位合わせた６ビット入力コード［Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０］のオール０からオール１まで連続して単調性の優れたアナログ出力電圧ＶＯＵＴを得ることができる。
【００２０】
図１２は、上位入力コードに対する、ＶａとＶｂの変化の様子を示したものである。図１２に示されるとおり、上位入力コードＡのようにその最下位ビットＤ２の値が０である場合には、下位ＤＡ変換に対してＶａが低電圧基準であり、Ｖｂが高電圧基準である。一方、上位入力コードＢのようにその最下位ビットＤ２の値が１である場合には、下位ＤＡ変換に対してＶｂが低電圧基準であり、Ｖａが高電圧基準である。すなわち、Ｄ２の１／０変化すなわち１ＬＳＢの変化に対して、Ｖａか、Ｖｂのいずれか一方は必ず同一電圧であるが、下位入力ビットＤ１，Ｄ０によるＭＯＳスイッチ部２７０の選択順をデコーダ２８０によりＤ２の値に応じて切り替えることにより、下位ＤＡ変換を行うことができる。
【００２１】
なお、上記の例ではｎ＝６、ｉ＝４かつｊ＝２であったが、例えばｎ＝１３の場合は、ｉ＝８、ｊ＝５とすると、８ビットのＲ−２Ｒ型ＤＡ変換部が２個と、５ビットの抵抗ストリング型ＤＡ変換回路部が１個とで、高精度の複合型ＤＡ変換回路を構成できる。
【００２２】
【発明の効果】
以上に説明したように、本発明のデジタル・アナログ変換回路は、変換ビット数が多い場合でも、上位ＤＡ変換回路部を２つのＲ−２Ｒラダー抵抗型で構成し、下位ＤＡ変換回路部を抵抗ストリング型で構成してパターン面積の増大を回避し、上位Ｒ−２Ｒラダー抵抗型ＤＡ変換による下位ＤＡ基準電圧を上位入力コードのＬＳＢに対して交互に切り替えることにより、微分誤差の発生を抑制して、高精度な単調性を有するＤＡ変換回路を提供するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る複合型ＤＡ変換回路の外部接続図である。
【図２】図１の複合型ＤＡ変換回路の基本構成を示すブロック図である。
【図３】図２中の加算回路部の詳細構成を示す回路図である。
【図４】図３の加算回路部の真理値表を示す図である。
【図５】図２中の第１のＲ−２Ｒ型ＤＡ変換部の詳細構成を示す回路図である。
【図６】図２中の第２のＲ−２Ｒ型ＤＡ変換部の詳細構成を示す回路図である。
【図７】図２中のデコーダの詳細構成を示す回路図である。
【図８】図７のデコーダの真理値表を示す図である。
【図９】図２中の上位ＤＡ変換回路部の動作説明図である。
【図１０】Ｄ２＝０である図９中の上位入力コードＡに対応した、図２中のＭＯＳスイッチ部の動作説明図である。
【図１１】Ｄ２＝１である図９中の上位入力コードＢに対応した、図２中のＭＯＳスイッチ部の動作説明図である。
【図１２】図２中の上位ＤＡ変換回路部における上位入力コードと第１及び第２のＲ−２Ｒ型ＤＡ変換部の出力電圧との関係を示す図である。
【符号の説明】
１００  デジタル入力端子部
１０１  上位ビット入力端子部
１０２  下位ビット入力端子部
２０１，２０２  第１及び第２のＲ−２Ｒ部
２１０，２２０  第１及び第２のＲ−２Ｒ型ＤＡ変換部
２１６，２２６  第１及び第２のビットスイッチ部
２３０  加算回路部
２４０，２５０  第１及び第２のバッファ
２６０  抵抗ストリング部
２７０  ＭＯＳスイッチ部
２８０  デコーダ
２９０  第３のバッファ
３００  アナログ電圧出力端子部
１０００  上位ＤＡ変換回路部
１００１，１００２  第１及び第２の出力ノード
２０００  下位ＤＡ変換回路部
３０００  複合型ＤＡ変換回路
Ａ，Ｂ，Ｃ  上位入力コード
ＡＬＬ１  （Ｄ５〜Ｄ２の）オール１検出信号
Ｄ５〜Ｄ０  入力ビット信号
Ｄ５ａ〜Ｄ２ａ  修飾された上位入力ビット信号
ＮＳ０〜ＮＳ４  ＭＯＳスイッチ制御信号（デコード信号：負論理）
Ｖａ  第１のＲ−２Ｒ型ＤＡ変換部の出力電圧
Ｖｂ  第２のＲ−２Ｒ型ＤＡ変換部の出力電圧
ＶＤＤ（ＶＲＴ）  第１の基準電圧
ＶＳＳ（ＶＲＢ）  第２の基準電圧
ＶＯＵＴ  アナログ出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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