(57)【特許請求の範囲】
【請求項１】
ハーフブリッジ構成により、外部電圧源と１次側接地端子との間に接続され、互いの接合点を第１ノードとする前記外部電圧源に接続される第１スイッチトランジスタ及び前記１次側接地端子に接続される第２スイッチトランジスタと、
共振コンデンサ、共振インダクタ、及び電源トランスの１次側インダクタンスである励磁インダクタから構成され、前記第１ノードと前記１次側接地端子との間に接続されるＬＬＣ共振回路と、
第１同期整流器と、第２同期整流器と、フィルタコンデンサとから構成され、前記電源トランスの第１の２次側巻線と第２の２次側巻線との間に接続されるパワーループであって、前記第１同期整流器と前記第２同期整流器とが、センタータップ式の共通ソースの構成で前記電源トランスの前記第１及び前記第２の２次側巻線との間に接続され、前記第１及び前記第２同期整流器の共通ソースは２次側接地端子に接続され、前記第１の２次側巻線の他の端子及び前記第２の２次側巻線の他の端子が電圧出力端子に接続され、且つ前記フィルタコンデンサが前記電圧出力端子と前記２次側接地端子との間に接続されるパワーループと、
前記第１スイッチトランジスタ及び前記第２スイッチトランジスタを直接駆動する２つの１次側ゲート駆動電圧を出力する１次側ＩＣコントローラと、
前記１次側ＩＣコントローラと前記第１同期整流器及び前記第２同期整流器のゲート間に接続され、前記２つの１次側ゲート駆動電圧に対応して、前記第１及び前記第２同期整流器を駆動する２つの２次側ゲート駆動電圧を生成するゲートドライバーとを備え、
前記ゲートドライバーは、
１つの１次側巻線を有する差動トランスと、
シフターコンデンサ及び１次側巻線と２次側巻線とを有するパルストランスを備え、前記シフターコンデンサと前記パルストランスの前記１次側巻線とが前記第１ノードと前記第１スイッチトランジスタのゲートとの間に直列に接続され、前記第１スイッチトランジスタのソースを基準とする前記第１スイッチトランジスタの前記１次側ゲート駆動電圧をＡＣ電圧に変換するＤＣシフターと、
レストアラーコンデンサ及びレストアラーダイオードを備え、前記レストアラーダイオードのアノードが前記１次側接地端子及び前記パルストランスの前記２次側巻線の１つの端子に接続され、前記レストアラーコンデンサが前記レストアラーダイオードのカソードと前記パルストランスの前記２次側巻線の他の端子との間に接続され、前記ＡＣ電圧を前記１次側接地端子を基準にするＤＣ電圧に変換するＤＣレストアラーと
を備え、
前記差動トランスは、前記１次側巻線の２つの端子が前記レストアラーダイオードの前記カソード及び前記第２スイッチトランジスタのゲートに接続され、前記ＤＣ電圧に変換され前記１次側接地端子を基準とする前記第１スイッチトランジスタのゲート駆動電圧及び前記１次側ＩＣコントローラが出力する前記第２スイッチトランジスタのゲート駆動電圧に対応して前記２つの２次側ゲート駆動電圧を生成する自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
【請求項２】
前記差動トランスは２つの２次側巻線を有し、前記２つの２次側巻線が、センタータップ式で前記２次側接地端子に接続され、且つそれぞれ前記第１同期整流器及び前記第２同期整流器のゲートに接続され、１次側バイポーラ電圧を２つの２次側バイポーラ電圧に変換することを特徴とする請求項1に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
【請求項３】
前記差動トランスの前記２つの２次側巻線と前記第１及び前記第２同期整流器のゲートとの間にそれぞれ接続され、ダイオードと抵抗器を有する半波整流器及びダイオードとＰＮＰバイポーラトランジスタを有する高速ターンオフ回路（fast turn-off circuit）をそれぞれ備える２つの組合回路をさらに含むことを特徴とする請求項２に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
【請求項４】
前記差動トランスは、２つの端子がそれぞれ前記第１同期整流器及び前記第２同期整流器のゲートに接続される１つの２次側巻線を有し、
共通アノードの構成で前記２次側接地端子に形成され、且つ前記差動トランスの前記２次側巻線の２つの端子間に接続される信号分配装置をさらに備えることを特徴とする請求項1に記載の自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータに関する。
【背景技術】
【０００２】
図1は従来技術における回路図を示す。理想トランスＴ0は、１次側回路に接続される一つの１次側巻線Ｎｐと、２次側回路に接続される２つの２次側巻線Ｎｓを有する。
【０００３】
１次側回路では、第１スイッチトランジスタＭ1と、第２スイッチトランジスタＭ２と、ＬＬＣ共振回路（resonant tank）とを含み、上記のＬＬＣ共振回路は、励磁インダクタＬｍ、共振インダクタＬｒ、共振コンデンサＣｒを含む。Ｍ1とＭ２は、ハーフブリッジの構成で入力電圧源Ｖinと１次側接地端子との間に接続され、ＬＬＣ共振回路が挿入される接合を第１ノード（node）Ｐとし、また、ＬＬＣ共振回路が第１ノードＰと１次側接地端子との間に接続される。
【０００４】
実際のトランスＴ1が、Ｎｐと２つのＮｓを有する理想トランスＴ0、Ｌｍと漏れインダクタ（leakage inductor）による集積に相当し、ＬｍがＮｐと並列に、漏れインダクタがＬｍとＮｐによる並列回路と直列に接続されることに注意すべきである。Ｌｍは、２つのＮｓ開路（open-circuited）の場合に１次側（primary side）から測定され、漏れインダクタンスは、２つのＮｓ短絡（short-circuited）の場合に１次側から測定される。Ｔ1のＮｐと２つのＮｓがサンドイッチ構造（sandwich structure）のように巻き取られると、外部Ｌｒが必要であるが、Ｔ1のＮｐと２つのＮｓが溝付ボビン（slotted bobbin）に巻き取られると、ＬｒがＴ1の漏れインダクタンスにより供給される。この実例では、溝付ボビンを有するトランスが採用される。
【０００５】
２次側回路は、第１整流ダイオードＤ1、第２整流ダイオードＤ２及び出力コンデンサＣoを含む。Ｄ1とＤ２は、センタータップ式共通カソード整流器の構成（center-tapped common-cathode rectifier configuration）で２つのＮｓとＣoの間に接続され、この２つのＮｓがセンタータップ式の構成で２次側接地端子に接続され、且つＤ1とＤ２が共通カソード整流器の構成で出力電圧Ｖoを有する出力電圧端子に接続される。
【０００６】
説明の便宜のため、回路パラメータとして、ｆｓがＭ1とＭ２の変換周波数、
【数１】
0004840617.tif 000002
がＬｒとＣｒの共振周波数、ｎ＝Ｎｐ／ＮｓがＴ0の１次側と２次側に対する巻数比、Ｖｏが出力電圧であり、そして、Ｖｏｒ＝ｎＶｏが反射出力電圧であると定義する。回路変数について、Ｍ1とＭ２のゲート-ソース電圧ＶＧＳＭ１（ｔ）とＶＧＳＭ２（ｔ）、共振コンデンサ電圧ｖＣｒ（ｔ）、１次側電圧ｖｐ（ｔ）と２次側電圧ｖｓ（ｔ）の基準極性及び共振インダクタ電流ｉＬｒ（ｔ）、励磁インダクタ電流ｉＬｍ（ｔ）、１次側電流ｉｐ（ｔ）と２次側電流ｉｓ（ｔ）の基準方向も図1に示す。
【０００７】
ｆｓ＜ｆｒ、ｆｓ＝ｆｒとｆｓ＞ｆｒの条件に基づいて、ＶＧＳＭ１（ｔ）、ＶＧＳＭ２（ｔ）、ｉＬｒ（ｔ）、ｉＬｍ（ｔ）とｉｓ（ｔ）の波形図がそれぞれ図２a、図２bと図２cに示す。図に示すように、前半と後半の波形が対称になるので、前半の等価回路とクリティカル波形のみ図示され、また、対称性を利用して当該後半の等価回路とクリティカル波形が類推される。
【０００８】
まず、以下のように、ｔ＝ｔ０、ｔ＝ｔ１、ｔ＝ｔｒ及びｔ＝ｔｓの物理定義を説明する。すなわち、ｔ＝ｔ０が１つの共振周期の再開時点、ｔ＝ｔ１がｉＬｒ（ｔ）のゼロクロス時点、ｔ＝ｔｒがｉｓ（ｔ）の０に低減した時点であり、また、ｔ＝ｔｓがＶＧＳＭ１（ｔ）の０への切替えの時点である。
【０００９】
ｆｓ≦ｆｒやｆｓ＞ｆｒに関わらず、ｔ０≦ｔ≦ｔ１の区間においては、ｖＧＳＭ１（ｔ）＝０、ｖＧＳＭ２（ｔ）＝０、ｉＬｒ（ｔ）＜０且つｉＬｒ＞ｉＬｍ（ｔ）のようになる。Ｍ1とＭ２ともにオフになり、ｉＬｒ（ｔ）がＭ1のボディダイオードを流れ、ｉｐ（ｔ）＝ｉＬｒ（ｔ）−ｉＬｍ（ｔ）＞０がＮｐのドット端末（dotted terminal）に流れ、ｉｓ（ｔ）＝ｎｉｐ＞０がＮｓのドット端末から流れ、Ｄ1がオンに、Ｄ２がオフになる。ＬｍがＶｏｒによりクランプされ、ＬｒとＣｒによる共振に関与しない。ｉＬｒ（ｔ）とｉｓ（ｔ）がともに準正弦波であり、ｉＬｍ（ｔ）の上昇傾きがＶｏｒ／Ｌｍである。Ｄ1は、ｔ＝ｔ０の時点、ゼロ電流スイッチング（ZCS）でオン状態に切替えられ、また、Ｍ1は、ｔ０≦ｔ≦ｔ１の期間において、ゼロ電圧スイッチング(ZVS)で、詳しくはｔ＝ｔ１の時点でＺＶＳとＺＣＳでオン状態に切替えられるので、スイッチング損失が低減する。
【００１０】
ｆｓ≦ｆｒの条件（すなわちｔｒ≦ｔｓ）を元に、Ｍ1がオフの前に、ｉｓ（ｔ）が０まで下がる。ｔ１≦ｔ≦ｔｓの区間が、２つのサブ区間のｔ１≦ｔ≦ｔｒとｔｒ≦ｔ≦ｔｓに区画される。ｔ１≦ｔ≦ｔｒのサブ区間の期間において、ｖＧＳＭ１（ｔ）＝Ｖｃｃ、ｖＧＳＭ２（ｔ）＝０、ｉＬｒ（ｔ）＞０且つｉＬｒ＞ｉＬｍ（ｔ）になる。Ｍ1がオンに、Ｍ２がオフになると、ｉＬｒ（ｔ）がＭ1のチャンネルを流れ、ｉｐ（ｔ）＞０がＮｐのドット端末に流れ、ｉｓ（ｔ）＞０がＮｓのドット端末から流れ、Ｄ1がオンに、Ｄ２がオフになる。ＬｍがＶｏｒによりクランプされるので、ＬｒとＣｒによる共振に関与しなく、ｉＬｒ（ｔ）とｉｓ（ｔ）とが準正弦波、ｉＬｍ（ｔ）の上昇傾きがＶｏｒ／Ｌｍである。Ｄ1は、ｔ＝ｔｒの時点で、ＺＣＳでオフ状態に切替えられる。ｔｒ≦ｔ≦ｔｓのサブ区間の期間において、ｖＧＳＭ１（ｔ）＝Ｖｃｃ、ｖＧＳＭ２（ｔ）＝０、ｉＬｒ（ｔ）＞０、ｉＬｒ＝ｉＬｍ（ｔ）になる。Ｍ1がオンに、Ｍ２がオフになると、ｉＬｒ（ｔ）がＭ1のチャンネルを流れ、ｉｐ（ｔ）＝０、ｉｓ（ｔ）＝０、Ｄ1とＤ２がともにオフになる。ＬｍがＬｒとＣｒによる共振に関与し、且つｉＬｒ（ｔ）とｉＬｍ（ｔ）の上昇傾きがＶｏｒ／Ｌｍより小さくなる。さらに、
【数２】
0004840617.tif 000003
になり、Ｄ1がＶｏとｖｓ（ｔ）の間の電圧の差により反転付勢され、オフになり、Ｄ２がｔ＝ｔｓの時点でＺＣＳにてオン状態に切替えられる。
【００１１】
ｆｓ＞ｆｒの条件（すなわちｔｒ＞ｔｓ）を元に、Ｍ1がオフになってから、ｉｓ（ｔ）が０に下がる。ｔ１≦ｔ≦ｔｒの区間が、ｔ１≦ｔ≦ｔｓとｔｓ≦ｔ≦ｔｒに区画される。ｔ１≦ｔ≦ｔｓ期間において、ｖＧＳＭ１（ｔ）＝Ｖｃｃ、ｖＧＳＭ２（ｔ）＝０、ｉＬｒ（ｔ）＞０、且つｉＬｒ（ｔ）＞ｉＬｍ（ｔ）になる。Ｍ1がオンに、Ｍ２がオフになると、ｉＬｒ（ｔ）がＭ1のチャンネルを流れ、ｉｐ（ｔ）がＮｐのドット端末に流れ、ｉｓ（ｔ）がＮｓのドット端末から流れ、Ｄ1がオンに、Ｄ２がオフになる。ＬｍがＶｏｒによりクランプされるので、ＬｒとＣｒによる共振に関与しなく、ｉＬｒ（ｔ）とｉｓ（ｔ）が準正弦波になり、ｉＬｍ（ｔ）の上昇傾きがＶｏｒ／Ｌｍになる。ｔｓ≦ｔ≦ｔｒの期間において、ｖＧＳＭ１（ｔ）＝０、ｖＧＳＭ２（ｔ）＝０、ｉＬｒ（ｔ）＞０且つｉＬｒ＞ｉＬｍ（ｔ）になる。Ｍ1とＭ２がともにオフになり、ｉＬｒ（ｔ）がＭ２のボディダイオードを流れ、ｉｐ（ｔ）がＮｐのドット端末に流れ、ｉｓ（ｔ）がＮｓのドット端末から流れ、Ｄ1がオンに、Ｄ２がオフになる。ＬｍがＶｏｒによりクランプされるので、ＬｒとＣｒによる共振に関与しなく、ｉＬｒ（ｔ）とｉｓ（ｔ）とが準正弦波になり、ｉｍ（ｔ）の上昇傾きがＶｏｒ／Ｌｍになる。特に、
【数３】
0004840617.tif 000004
になり、Ｄ1がオンになるように保持される。ｉｓ（ｔ＝ｔｒ）が、ｔ＝ｔｒ時点でＺＣＳにてＤ1からＤ２に整流される。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このような従来のコンバータは、ＺＶＳとＺＣＳにより低スイッチング損失から利点をもたらすが、ダイオード整流器のため高い伝導損失が生じる。伝導損失を低減するために、自己駆動型の同期整流器（synchronous rectifier、ＳＲ）が提案される。１次側スイッチトランジスタと２次側ＳＲとが、ＩＣコントローラとゲートドライバーにより同時に駆動される。概念的には、ＩＣコントローラが１次側ＩＣコントローラや２次側ＩＣコントローラでもよい。実際には、１次側ＩＣコントローラが２次側ＩＣコントローラと比較して下記の三つの利点がある。（1）市場から購入しやすい、（２）１次側力率補正回路と合わせやすい、（３）コンバータの保護機能を実現しやすい。１次側ＩＣコントローラに基づいて、低コストの自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータが提案される。
【課題を解決するための手段】
【００１３】
本発明による一局面において、１次側ＩＣコントローラ及びゲートドライバーにより１次側スイッチトランジスタと２次側同期整流器を駆動するための自己駆動型の同期整流器付きハーフブリッジＬＬＣ共振コンバータを提供する。
【００１４】
上記の２次側同期整流器におけるゲートドライバーは、１次側ＩＣコントローラから１次側スイッチトランジスタまでのゲート駆動出力電圧に対応しており、上記の１次側ＩＣコントローラから１次側スイッチトランジスタを駆動するための駆動モジュールに従う２つのグラウンド基準ゲート駆動電圧を出力する場合、差動トランスから構成され、また、上記の１次側ＩＣコントローラから２つの１次側スイッチトランジスタのソースを基準にする２つの駆動電圧を出力する場合、さらにＤＣシフターとＤＣレストアラーから構成され、なお、上記の２つの電圧により直接に１次側スイッチトランジスタを駆動することができる。
【００１５】
１次側スイッチトランジスタにおける駆動電圧が単極なもの、２次側同期整流器における駆動電圧が双極または単極なものである。
【図面の簡単な説明】
【００１６】
【図１】図１は従来の技術によるハーフブリッジＬＬＣ共振コンバータの回路図である。
【図２ａ】ｆｓ＜ｆｒの条件における電圧と電流波形を示す。
【図２ｂ】ｆｓ＝ｆｒの条件における電圧と電流波形を示す。
【図２ｃ】ｆｓ＞ｆｒの条件における電圧と電流波形を示す。
【図３ａ】本発明による第１実施例の回路図と駆動電圧波形を示す。
【図３ｂ】本発明による第１実施例の回路図と駆動電圧波形を示す。
【図４ａ】本発明による第２実施例の回路図を示す。
【図４ｂ】本発明による第３実施例の回路図を示す。
【図４ｃ】本発明による第２実施例および第３実施例の駆動電圧波形を示す。
【図５ａ】本発明による第４実施例の回路図示す。
【図５ｂ】本発明による第４実施例の駆動電圧波形を示す。
【図６ａ】本発明による第５実施例の回路図を示す。
【図６ｂ】本発明による第６実施例の回路図を示す。
【図６ｃ】本発明による第５実施例および第６実施例の駆動電圧波形を示す。
【発明を実施するための形態】
【００１７】
まず、図２a〜図２ｃを参照して、コンバータによる操作に対する変換周波数と共振周波数の間の関係の影響を説明する。図３ａ、図４ａ、図４b、図５ａ、図６ａ及び図６bでは、本発明の６つの回路トポロジー(circuit topology)を模式的に示す。
【００１８】
ｆｓ≦ｆｒの条件を元に、ｔｒ≦ｔ≦ｔｓの区間の期間において、第１スイッチトランジスタＭ1がオンに、第２スイッチトランジスタＭ２がオフになるので、第１同期整流器ＳＲ1がオンに、第２同期整流器ＳＲ２がオフになる。出力電圧Ｖｏと２次側電圧ｖｓ（ｔ）との間の電圧差による逆電圧がＳＲ1に強制に印加される。伝導するＳＲ1に強制に印加される逆電圧により、巨大なシュートスルー電流
【数４】
0004840617.tif 000005
が生じてＳＲ1を焼き潰す。ただし、ＲｏｎがＭ1における非常に小さいオン抵抗である。
【００１９】
ｆｓ＞ｆｒの条件を元に、ｔｓ≦ｔ≦ｔｒの区間の期間において、Ｍ1とＭ２がともにオフになるので、ＳＲ1とＳＲ２がオフになる。ＳＲ1のチャンネルが切断されても、ｉｓ（ｔ）＞０がＳＲ1のボディダイオードを流れ、コンバータの安全操作も実現される。そのため、本発明の全ての実施例が、ｆｓ＞ｆｒの条件のみに適用される。
【００２０】
図３b、図４c、図５b及び図６cに示す電圧波形が、図３ａ、４ａ、４b、５ａ、６ａ及び６bに示す６つの実施例に対応している。本発明におけるＭ1、Ｍ２、ＳＲ1、ＳＲ２に応じて、Ｐチャンネル金属酸化膜半導体・電界効果トランジスタ(p-channel metal oxide semiconductor field effect transistor 、ＰＭОＳ)、Ｎチャンネル金属酸化膜半導体・電界効果トランジスタ(n-channel metal oxide semiconductor field effect transistor、ＮＭОＳ)、Pチャンネル接合型電界効果トランジスタ(p-type junction field effect transistor、p-JFEＴ)またはｎチャンネル接合型電界効果トランジスタタ(n-type junction field effect transistor、n-JFEＴ)により実施されることに注意すべきである。説明の便宜のため、本明細書において、Ｍ1、Ｍ２、ＳＲ1とＳＲ２が全てＮＭＯＳにより実施されると仮定する。
【００２１】
図３ａ、図４ａ及び図４bに、三つの模式的実施例が示されるが、１次側ＩＣコントローラＵ1から２つのグラウンド基準駆動電圧ｖＢ（ｔ）とｖＡ（ｔ）を出力するようになる。本発明による第１実施例の回路図と駆動電圧波形が、それぞれ図３ａと３bに示される。理想トランスＴ0が、１次側回路に接続される１つの１次側巻線Ｎｐと２次側回路に接続される２つの２次側巻線Ｎｓを含む。
【００２２】
１次側回路には、第１スイッチトランジスタＭ1、第２スイッチトランジスタＭ２及びＬＬＣ共振回路を含み、当該ＬＬＣ共振回路が励磁インダクタＬｍ、共振インダクタＬｒ及び共振コンデンサＣｒを有する。Ｍ1とＭ２は、ハーフブリッジの構成で入力電圧源Ｖinと１次側接地端子との間に接続され、ＬＬＣ共振回路が挿入されている接合を第１ノードＰとし、且つ電圧ＶＰを持ち、また、ＬＬＣ共振回路が第１ノードＰと１次側接地端子との間に接続される。
【００２３】
実際には、トランスＴ1が、Ｎｐと２つのＮｓを有する理想トランスＴ0、Ｌｍ及び漏れインダクタによる集積に相当し、ＬｍがＮｐに並列接続され、漏れインダクタがＬｍとＮｐによる並列回路と直列接続されることに注意すべきである。Ｌｍは、２つのＮｓ開路の場合、１次側から測定され、漏れインダクタンスは、２つのＮｓ短絡の場合に１次側から測定される。Ｔ1のＮｐと２つのＮｓがサンドイッチの構造で巻き取られると、外部Ｌｒが必要になり、また、Ｔ1のＮｐと２つのＮｓが溝付ボビンに巻き取られると、ＬｒがＴ1の漏れインダクタンスにより供給される。以下、この実例では、溝付ボビンを有するトランスが採用されるが、外部Ｌｒと直接に接続されるサンドイッチ巻線構造の通常トランスに置き換えられてもよい。
【００２４】
Ｍ1がオン、Ｍ２がオフの場合、ＶＰがＶinと等しく、Ｍ1がオフ、Ｍ２がオンの場合、ＶＰが０と等しい。これは、電位ＶＰに変動があることを意味する。Ｕ1の出力電圧ｖＢ（ｔ）とｖＡ（ｔ）が、１次側接地を基準にするので、直接にＭ1とＭ２（特に、Ｍ1）のゲート-ソース電圧ｖＧＳＭ１（ｔ）とｖＧＳＭ２（ｔ）として使用されることができない。この場合、ＩＣあるいはトランスによる駆動モジュールＵ２により、１次側接地を基準にするｖＢ（ｔ）及びｖＡ（ｔ）を、Ｍ1及びＭ２のソースを基準にするｖＧＳＭ１（ｔ）及びｖＧＳＭ２（ｔ）に変換する必要がある。
【００２５】
２次側回路は、第１同期整流器ＳＲ1、第２同期整流器ＳＲ２及び出力コンデンサＣoを含む。ＳＲ1とＳＲ２が、センタータップ式共通ソース整流器の構成で２つのＮｓと２次側接地端子との間に接続され、その中の２つのＮｓが出力電圧端子に接続され、且つＳＲ1とＳＲ２の共通ソースが２次側接地端子Ｇに接続される。
【００２６】
ＳＲ1とＳＲ２は、１つの１次側巻線と２つの２次側巻線が含まれる１次側と２次側に対する巻数比の１:１:１の差動トランスＴ３により駆動されるので、Ｔ３の１次側双極差動電圧ｖＴ３（ｔ）＝ｖＢ（ｔ）−ｖＡ（ｔ）により、ＳＲ1とＳＲ２の２つの２次側双極ゲート-ソース電圧ｖＧＳＳＲ１（ｔ）及びｖＧＳＳＲ２（ｔ）が生成される。表１はｖＴ３（ｔ）、ｖＧＳＳＲ１（ｔ）及びｖＧＳＳＲ２（ｔ）の表である。
【００２７】
【表１】
0004840617.tif 000006
【００２８】
ｖＡ（ｔ）、ｖＢ（ｔ）、ｖＧＳＭ１（ｔ）、ｖＧＳＭ２（ｔ）、ｖＧＳＳＲ１（ｔ）及びｖＧＳＳＲ２（ｔ）の対応電圧波形は、図３bのように示す。
【００２９】
図４ａのように、本発明による第２実施例の回路図が示され、２つの半波整流器と２つの高速ターンオフ回路が、それぞれＴ３の２次側巻線とＳＲ1及びＳＲ２のゲートとの間に接続される。２つの半波整流器中の一方は、ＳＲ1用のダイオードＤ５２と抵抗器Ｒ５を含み、他方は、ＳＲ２用のダイオードＤ６２と抵抗器Ｒ６を含む。２つの高速ターンオフ回路中の一方は、ＳＲ1用のダイオードＤ５1とＰＮＰの双極トランジスタQ５を含み、他方は、ＳＲ２用のダイオードＤ６1とＰＮＰの双極トランジスタQ６を含む。
【００３０】
ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）は、まずＴ３の２つの２次側巻線から引き込まれて、半波整流器及び高速ターンオフ回路で処理される２つの電圧により供給される。ＶＴ３（ｔ）＝Ｖｃｃの場合、Ｄ５２、Ｄ５1とQ６がオンに、Q５、Ｄ６２とＤ６1がオフになるので、ＳＲ1がオンに、ＳＲ２がオフになる。ＶＴ３（ｔ）＝０の場合、Ｄ５２、Ｄ５1、Ｄ６２とＤ６1がオフに、Q５とQ６がオンになるので、ＳＲ1とＳＲ２がともにオフになる。ＶＴ３（ｔ）＝−Ｖｃｃの場合、Ｄ６２、Ｄ６1とQ５がオンに、Q６、Ｄ５２とＤ５1がオフになるので、ＳＲ２がオンに、ＳＲ1がオフになる。ｖＴ３（ｔ）、ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）が、表２の通りである。
【００３１】
【表２】
0004840617.tif 000007
【００３２】
図４bは、本発明による第３実施例の回路図を示す。ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）が、差動トランスＴ５及びダイオードＤ7とダイオードＤ8を有する信号分配装置によって供給される。Ｔ５が１つの１次側巻線と１つの２次側巻線を含み、且つ１次側と２次側に対する巻数比が１:１であるために、Ｔ５の１次側双極差動電圧ｖＴ５（ｔ）＝ｖＢ（ｔ）−ｖＡ（ｔ）により同じの２次側双極差動電圧が生成される。Ｄ7とＤ8が共通アノードの構成でＴ５の２次側巻線とＳＲ1及びＳＲ２のゲートとの間に接続される。信号分配装置は、２次側双極差動電圧を２つの単極駆動電圧に変換し、その２つの電圧をそれぞれＳＲ1とＳＲ２に割り当てるためのものである。
【００３３】
ＶＴ５（ｔ）＝Ｖｃｃの場合、Ｄ8がオンに、Ｄ7がオフになるので、ＳＲ1がオンに、ＳＲ２がオフになる。ＶＴ５（ｔ）＝０の場合、Ｄ7とＤ8がともにオフになるので、ＳＲ1とＳＲ２がともにオフになる。ＶＴ５（ｔ）＝−Ｖｃｃの場合、Ｄ7がオンに、Ｄ8がオフになるので、ＳＲ２がオンに、ＳＲ1がオフになる。ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）が、表３の通りであり、第２と第３実施例におけるｖＡ（ｔ）、ｖＢ（ｔ）、ｖＧＳＭ１（ｔ）、ｖＧＳＭ２（ｔ）、ｖＧＳＳＲ１（ｔ）及びｖＧＳＳＲ２（ｔ）の対応電圧波形が、図４cの通りである。
【００３４】
【表３】
0004840617.tif 000008
【００３５】
図５ａ、図６a、図６bでは、三つの模式的実施例を示し、１次側ＩＣコントローラＵ1から、Ｍ1及びＭ２を直接に駆動するＭ1及びＭ２のソースを基準にする２つの駆動電圧を出力する。しかし、Ｍ1用のＵ1による出力駆動電圧が、１次側接地ではなく、Ｍ1のソースを基準にするので、直接にＴ３のｖＢ（ｔ）として使用されることがなく、Ｍ２用のＵ1による出力駆動電圧が１次側接地を基準にするので、Ｔ３のｖＡ（ｔ）として使用されてもよい。そのため、ＤＣシフターとＤＣレストアラーによる組合回路を利用して、Ｍ1のソースを基準にするＭ1用のＵ1による出力駆動電圧を、１次側接地を基準にするｖＢ（ｔ）に変換する。ＤＣシフターは、コンデンサＣ４と、１つの１次側巻線と１つの２次側巻線を備え、１次側と２次側に対する巻数比が１:１であるパルストランスＴ４とを含む。ＤＣレストアラーが、コンデンサＣ３とダイオードＤ３を含む。１次側双極電圧ｖＴ３（ｔ）＝ｖＢ（ｔ）−ｖＡ（ｔ）を２つの２次側双極電圧ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）に変換するように、Ｔ３がＤＣレストアラーとＳＲ1及びＳＲ２のゲートとの間に接続される。
【００３６】
ＤＣシフターによりＭ1用のＵ1による出力駆動電圧をＡＣ電圧に変換させ、そして、ＤＣレストアラーによりＡＣ電圧を１次側接地を基準にするＤＣ電圧に変換させる。Ｃ４の両端の電圧は、電圧―時間積の平衡方程式（volt-seconds product equilibrium equation）から導かれる。
（Ｖｃｃ−ＶＣ４）Ｄ＝ＶＣ４（１−Ｄ）→ＶＣ４＝ＤＶｃｃ
【００３７】
ただし、ＤがＭ1の使用時間比（duty ratio）であり、かつ
【数５】
0004840617.tif 000009
になるので、ＶＣ４が１つの切替周期において定電圧源と視される。Ｔ４の２次側巻線の両端の電圧が下記の通りである。
【００３８】
【数６】
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【００３９】
Ｄ３がオンの場合、Ｃ３がＶＣ４に再充電（recharge）される。そのため、Ｃ３の両端の電圧
【数７】
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も、１つの切替周期において定電圧源と視されてもよい。
【００４０】
ノードＢと１次側接地端子との電圧差が、下記の通りである。
【００４１】
【数８】
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【００４２】
ノードＢにおける電圧は、１次側接地を基準にするｖＢ（ｔ）に示されるので、差動電圧ｖＴ３（ｔ）＝ｖＢ（ｔ）−ｖＡ（ｔ）が、ｖＧＳＳＲ１（ｔ）とｖＧＳＳＲ２（ｔ）が、を生成するように、Ｔ３に強制的に印加されてもよい。
【００４３】
図５ａに示す第４実施例の２次側回路は、図３aに示す第１実施例の２次側回路相と同じので、図３bと図５bに示すものに類似する電圧波形を有する。図６aと６bに示す第５と第６実施例においては、それぞれ図５ａに示す第４実施例と同じの１次側回路、及び図４ａ、図４bに示す第２、第３実施例と同じの２次側回路を含むので、図４cと図６cのような類似する電圧波形を有する。上記の実施例から第５と第６実施例の操作原理が推測されるので、ここでは、重複する説明を省略する。
【００４４】
現在最も実用的で好ましいと考えられる実施例を用いて本発明を説明したが、この実施例によって本発明が限定されるものではないことが理解されるはずである。これに対して、全ての変更と類似構造を含むように、最も広い意味を持つ請求項の精神と範囲内で様々な変更や類似の配置が期待される。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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