(57)【特許請求の範囲】
【請求項１】
共通の差動信号を入力する第１増幅部と第２増幅部とを具備し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を有し、
上記第１カスコード部及び上記第２カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードと、上記第２増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第１増幅部及び上記第２増幅部において上記共通接続されていない他の２つの第３ノードから、上記入力の差動信号の増幅結果を出力する、
差動増幅回路。
【請求項２】
共通の差動信号を入力する第１増幅部と第２増幅部とを具備し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と
を有し、
上記第１増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を更に有し、
上記第２増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第３カスコード部
を更に有し、
上記第１カスコード部、上記第２カスコード部及び上記第３カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１カスコード部若しくは上記第２カスコード部の第３ノードと上記第３カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記共通接続されていない第３ノードから、上記入力の差動信号の増幅結果を出力する、
差動増幅回路。
【請求項３】
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ及び上記第４トランジスタは、絶縁ゲート型のトランジスタであり、
上記第１差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第１差動電流を出力する、上記第２導電型を有した絶縁ゲート型の第１トランジスタ対と、
上記第１トランジスタ対のソースと上記第１電源線との間に接続され、上記第２導電型を有する絶縁ゲート型の第５トランジスタと
を含み、
上記第２差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第２差動電流を出力する、上記第１導電型を有した絶縁ゲート型の第２トランジスタ対と、
上記第２トランジスタ対のソースと上記第２電源線との間に接続され、上記第１導電型を有する絶縁ゲート型の第６トランジスタと
を含み、
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ及び上記第６トランジスタの各ゲートが、上記共通接続された第３ノードに接続される、
請求項１に記載の差動増幅回路。
【請求項４】
１対の信号線を介して伝送される差動電流を差動電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路から出力される上記差動電圧を増幅する差動増幅回路と
を具備し、
上記差動増幅回路は、上記差動電圧を共に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動電圧に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動電圧に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を有し、
上記第１カスコード部及び上記第２カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードと、上記第２増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第１増幅部及び上記第２増幅部において上記共通接続されていない他の２つの第３ノードから、上記入力の差動電圧の増幅結果を出力する、
レシーバ回路。
【請求項５】
１対の信号線を介して伝送される差動電流を差動電圧に変換する電流電圧変換回路と、
上記電流電圧変換回路から出力される上記差動電圧を増幅する差動増幅回路と
を具備し、
上記差動増幅回路は、上記差動電圧を共に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動電圧に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動電圧に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と
を有し、
上記第１増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を更に有し、
上記第２増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第３カスコード部
を更に有し、
上記第１カスコード部、上記第２カスコード部及び上記第３カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１カスコード部若しくは上記第２カスコード部の第３ノードと上記第３カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記共通接続されていない第３ノードから、上記入力の差動電圧の増幅結果を出力する、
レシーバ回路。
【請求項６】
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ及び上記第４トランジスタは、絶縁ゲート型のトランジスタであり、
上記第１差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第１差動電流を出力する、上記第２導電型を有した絶縁ゲート型の第１トランジスタ対と、
上記第１トランジスタ対のソースと上記第１電源線との間に接続され、上記第２導電型を有する絶縁ゲート型の第５トランジスタと
を含み、
上記第２差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第２差動電流を出力する、上記第１導電型を有した絶縁ゲート型の第２トランジスタ対と、
上記第２トランジスタ対のソースと上記第２電源線との間に接続され、上記第１導電型を有する絶縁ゲート型の第６トランジスタと
を含み、
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ及び上記第６トランジスタの各ゲートが、上記共通接続された第３ノードに接続される、
請求項４に記載のレシーバ回路。
【請求項７】
入力される差動信号を遅延させて出力する複数のリング状に接続された遅延段を有する発振部と、
上記複数の遅延段の少なくとも１つから出力される差動信号を増幅する少なくとも１つの差動増幅回路と
を具備し、
上記複数の遅延段の各々は、入力される制御信号に応じて遅延が変化し、
上記差動増幅回路は、
上記遅延段からの差動信号を共通に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を有し、
上記第１カスコード部及び上記第２カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードと、上記第２増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第１増幅部及び上記第２増幅部において上記共通接続されていない他の２つの第３ノードから、上記入力の差動信号の増幅結果を出力する、
発振回路。
【請求項８】
入力される差動信号を遅延させて出力する複数のリング状に接続された遅延段を有する発振部と、
上記複数の遅延段の少なくとも１つから出力される差動信号を増幅する少なくとも１つの差動増幅回路と
を具備し、
上記複数の遅延段の各々は、入力される制御信号に応じて遅延が変化し、
上記差動増幅回路は、
上記遅延段からの差動信号を共通に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と
を有し、
上記第１増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を更に有し、
上記第２増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第３カスコード部
を更に有し、
上記第１カスコード部、上記第２カスコード部及び上記第３カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１カスコード部若しくは上記第２カスコード部の第３ノードと上記第３カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記共通接続されていない第３ノードから、上記入力の差動信号の増幅結果を出力する、
発振回路。
【請求項９】
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ及び上記第４トランジスタは、絶縁ゲート型のトランジスタであり、
上記第１差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第１差動電流を出力する、上記第２導電型を有した絶縁ゲート型の第１トランジスタ対と、
上記第１トランジスタ対のソースと上記第１電源線との間に接続され、上記第２導電型を有する絶縁ゲート型の第５トランジスタと
を含み、
上記第２差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第２差動電流を出力する、上記第１導電型を有した絶縁ゲート型の第２トランジスタ対と、
上記第２トランジスタ対のソースと上記第２電源線との間に接続され、上記第１導電型を有する絶縁ゲート型の第６トランジスタと
を含み、
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ及び上記第６トランジスタの各ゲートが、上記共通接続された第３ノードに接続される、
請求項７に記載の発振回路。
【請求項１０】
入力信号と基準信号との差を差動信号として入力し増幅する差動増幅回路と、
上記差動増幅回路の増幅結果に応じた差動電流を１対の信号線に出力する出力回路と
を具備し、
上記差動増幅回路は、上記差動信号を共に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を有し、
上記第１カスコード部及び上記第２カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードと、上記第２増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第１増幅部及び上記第２増幅部において上記共通接続されていない他の２つの第３ノードから、上記入力の差動信号の増幅結果を出力する、
ドライバ回路。
【請求項１１】
入力信号と基準信号との差を差動信号として入力し増幅する差動増幅回路と、
上記差動増幅回路の増幅結果に応じた差動電流を１対の信号線に出力する出力回路と
を具備し、
上記差動増幅回路は、上記差動信号を共に入力する第１増幅部と第２増幅部とを有し、
上記第１増幅部及び上記第２増幅部の各々は、
上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、
上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と
を有し、
上記第１増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、
一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部と
を更に有し、
上記第２増幅部は、
一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第３カスコード部
を更に有し、
上記第１カスコード部、上記第２カスコード部及び上記第３カスコード部の各々は、
上記第１差動電流の片方の電流を入力する第１ノードと、
上記第２差動電流の片方の電流を入力する第２ノードと、
第３ノードと、
上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、
上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、
上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、
上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタと
を含み、
上記第１カスコード部若しくは上記第２カスコード部の第３ノードと上記第３カスコード部の第３ノードとが共通に接続されており、
上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、
上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、
上記共通接続されていない第３ノードから、上記入力の差動信号の増幅結果を出力する、
ドライバ回路。
【請求項１２】
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ及び上記第４トランジスタは、絶縁ゲート型のトランジスタであり、
上記第１差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第１差動電流を出力する、上記第２導電型を有した絶縁ゲート型の第１トランジスタ対と、
上記第１トランジスタ対のソースと上記第１電源線との間に接続され、上記第２導電型を有する絶縁ゲート型の第５トランジスタと
を含み、
上記第２差動電流発生部は、
各々のソースが共通に接続され、各々のドレインから上記第２差動電流を出力する、上記第１導電型を有した絶縁ゲート型の第２トランジスタ対と、
上記第２トランジスタ対のソースと上記第２電源線との間に接続され、上記第１導電型を有する絶縁ゲート型の第６トランジスタと
を含み、
上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ及び上記第６トランジスタの各ゲートが、上記共通接続された第３ノードに接続される、
請求項１０に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路とそれを用いたレシーバ回路、発振回路及びドライバ回路に係り、例えば小振幅差動信号用のフォールデッドカスコード型差動増幅回路に関するものである。
【背景技術】
【０００２】
ＬＶＤＳ（low voltage differential signaling）に代表される小振幅差動信号のインターフェイスは、例えばディジタルカメラやカメラ付き携帯電話機などの撮像装置においてイメージセンサが発生した画像データを他の信号処理チップへ高速に転送する場合や、ノート型パーソナルコンピュータやＰＤＡ（personal digital assistant）などの携帯機器に搭載される薄型のディスプレイパネルに大量の画像データを転送する場合などに用いられており、バスを構成するデジタル信号の本数を減らしてシステムの小形軽量化を実現したり、画質に影響する不要な電磁波の輻射を低減したりするための重要な技術である。
【０００３】
小振幅の差動信号を受信するため、レシーバ側の回路には一般に差動増幅回路が用いられる。ドライバ側のＧＮＤ電位とレシーバ側のＧＮＤ電位とが別々に変動する場合や、信号線間にクロストークが生じる場合でも正常に差動信号を伝送できるように、ＬＶＤＳの規格では差動信号のコモンモード電圧の変動幅が規定されている。レシーバ側の回路には、「レイル・トゥ・レイル（rail to rail）」（登録商標）で動作可能なＣＭＯＳの差動増幅回路を用いることが多い。
【０００４】
ＣＭＯＳの半導体集積回路に構成されるアナログ回路においては、回路を構成するＭＯＳトランジスタが動作状態になるように電圧を印加するため、アナログ回路の電源電圧はデジタル回路用の電源電圧よりも高い電圧、例えば３Ｖ〜５Ｖに設定される。しかしながら昨今では、半導体プロセスの微細化に伴い、アナログ回路も例えば１．５Ｖ〜２．５Ｖ程度の低い電源電圧で動作することが要求されている。例えば低電源電圧のＬＶＤＳ（ｓｕｂ＿ＬＶＤＳ）においては、‘２×Ｖｔｈ’（‘Ｖｔｈ’はＭＯＳトランジスタのしきい値を示す）程度の低い電源電圧において数百ＭＨｚの動作スピードが要求されている。また、携帯機器においてはバッテリの使用時間を極力長くするために、回路の低消費電力化が求められている。
【０００５】
特開平９−７４３４０号公報（特許文献１）には、差動入力信号をＰチャネルのＦＥＴで受けるヒステリシス機能付きの第１のコンパレータ回路と、差動入力信号をＮチャネルのＦＥＴで受けるヒステリシス機能付きの第２のコンパレータ回路と、各々のコンパレータ回路の出力信号のスキューを調整する遅延回路と、各遅延回路の出力信号の論理演算を行う論理ゲートとを有した回路が開示されている。
しかし、この回路は、２つのコンパレータ回路のヒステリシス特性と遅延回路の遅延特性の影響により、数百ＭＨｚの高速動作には適していない。
【０００６】
特許第３６２６９８８号明細書（特許文献２）には、Ｎチャンネル入力の差動入力回路を有するフォールデッドカスコード型差動増幅回路の後段に、入出力間をトランジスタによってショートしたインバータを組み合わせた回路が開示されている。
しかし、この回路は、差動入力回路がＮチャンネル入力だけで構成されているため、入力信号の電圧がＮＭＯＳトランジスタのしきい値‘Ｖｔｈ’以下にずれてしまうと動作しない。 
【０００７】
特許第３２０２１９６号明細書（特許文献３）には、差動入力対を２対有するＮチャンネル入力の差動入力回路と、同じく差動入力対を２対有するＰチャンネル入力の差動入力回路と含んだ初段回路と、当該初段回路から出力される差動信号を増幅する通常の構成の差動増幅回路とを備えた回路が開示されている。初段回路に設けられている２つの差動入力回路は、その相補の出力同士が接続されており、この接続点のノードから１対の差動信号を出力する。
初段回路は、一見するとレイル・トゥ・レイル（登録商標）で動作するように思われるが、初段回路の入力電圧範囲はグランドより‘Ｖｔｈ’だけ高い電圧から、電源電圧ＶＤＤより‘Ｖｔｈ’だけ低い電圧までの範囲である。入力電圧が‘ＧＮＤ＋Ｖｔｈ’より低い場合や‘ＶＤＤ−Ｖｔｈ’より高い場合、初段回路は動作しない。また、初段回路の出力電圧範囲は‘入力電圧±Ｖｔｈ’であり、電源電圧範囲においてフルスイングしないため、２段目の差動増幅回路の入力電圧範囲は初段回路とずれてしまう可能性がある。
【０００８】
特開２０００−１３８５７３号公報（特許文献４）には、Ｎチャンネル入力の差動入力回路の出力とＰチャンネル入力の差動入力回路の出力とを接続した回路が開示されている。
しかし、この回路の入力電圧範囲は‘ＧＮＤ＋Ｖｔｈ’から‘ＶＤＤ−Ｖｔｈ’までであり、入力電圧が‘ＧＮＤ＋Ｖｔｈ’より低い場合や‘ＶＤＤ−Ｖｔｈ’より高い場合には動作しないことがある。
【０００９】
特開２００２−３１９８５４号公報（特許文献５）には、共通の入力信号が与えられるＮチャンネル入力の差動入力回路及びＰチャンネル入力の差動入力回路と、入力信号の電圧と基準電圧とを比較し、当該比較結果に応じた選択信号を出力する比較器と、この選択信号に基づいて、上記２つの差動入力回路の何れか一方の出力を選択するセレクタとを有する回路が開示されている。
この特許文献５の回路では、比較器に用いられる差動回路の入力電圧範囲に問題がなかったとしても、入力から出力までの遅延時間は、Ｎチャンネル入力の差動入力回路あるいはＰチャンネル入力の差動入力回路の何れか選択された方の回路の遅延時間にセレクタの遅延時間を加算したものとなる。Ｎチャンネル入力の差動入力回路においては、カレントミラー型負荷を構成するＰＭＯＳトランジスタのゲート電圧が‘ＶＤＤ−Ｖｔｈ’付近に貼りつく場合と、‘入力電圧−Ｖｔｈ’付近に低下する場合とでは、ＰＭＯＳトランジスタに流れる電流が大きく異なっているため、出力の立ち上がり時の遅延時間と出力の立下り時の遅延時間とが異なる。Ｐチャンネル入力の差動入力回路についても同様であり、出力の立ち上がり時の遅延時間と出力の立下り時の遅延時間とが異なる。したがって、この特許文献５の回路では、入力信号のパルス幅と出力信号のパルス幅が異なってしまい、数百ＭＨｚの高速動作に適さない。
【００１０】
特開２００４−１１２４２４号公報（特許文献６）には、電源電圧ＶＤＤ１で動作するＰチャンネル入力の差動入力段に電源電圧ＶＤＤ２で動作するカレントミラー負荷のＮチャンネル入力の差動出力段を組み合わせた回路が開示されている。電源電圧を全体的に低くすると部分的に回路が動作しなくなるため、特許文献６の回路では、必要な部分だけ高い電源電圧を供給している。これは、電源の低電圧化があまり重要でない場合に適用可能な方法である。
【００１１】
特開２００３−２４９８２９号公報（特許文献７）では、一般的なフォールデッドカスコード型の差動増幅回路と、米国特許第４，９５８，１３３号明細書において開示された自己バイアス型の差動増幅回路と、特許文献７の発明者により提案された差動増幅回路とが比較検討されている。これらは、何れもレイル・トゥ・レイル（登録商標）の動作が可能な差動増幅回路である。
【００１２】
図１６は、レイル・トゥ・レイル（登録商標）で動作する一般的なフォールデッドカスコード型差動増幅回路の第１の例を示す図である。
図１６に示す差動増幅回路１５１は、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ４１〜ＭＮ４４と、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ４１〜ＭＰ４４と、定電流源ＩＳＮ２，ＩＳＰ２とを有する。
【００１３】
ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の共通のソース端子は、定電流源ＩＳＮ２を介してグランド電位ＧＮＤの電源線（以降、ＧＮＤ線と記す）に接続される。ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の共通のソース端子は、定電流源ＩＳＰ２を介して電源電圧ＶＤＤの電源線（以降、ＶＤＤ線と記す）に接続される。
ＮＭＯＳトランジスタＭＮ３１及びＰＭＯＳトランジスタＭＰ３１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ３２及びＰＭＯＳトランジスタＭＰ３２のゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ４１は、ノードＮ４１とＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４３は、ノードＮ６１とノードＮ４１との間に接続される。ノードＮ４１には、ＰＭＯＳトランジスタＭＰ３１のドレイン電流が入力される。
ＮＭＯＳトランジスタＭＮ４２は、ノードＮ４２とＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４４は、ノードＮ６２とノードＮ４２との間に接続される。ノードＮ４２には、ＰＭＯＳトランジスタＭＰ３２のドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４１は、ＶＤＤ線とノードＮ５１との間に接続される。ＰＭＯＳトランジスタＭＰ４３は、ノードＮ５１とノードＮ６１との間に接続される。ノードＮ５１には、ＮＭＯＳトランジスタＭＮ３１のドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４２は、ＶＤＤ線とノードＮ５２との間に接続される。ＰＭＯＳトランジスタＭＰ４４は、ノードＮ５２とノードＮ６２との間に接続される。ノードＮ５２には、ＮＭＯＳトランジスタＭＮ３２のドレイン電流が入力される。
ＮＭＯＳトランジスタＭＮ４３及びＭＮ４４のゲートには、バイアス電圧ＢＮ２が入力される。ＰＭＯＳトランジスタＭＰ４１及びＭＰ４２のゲートには、バイアス電圧ＢＰ１が入力される。ＰＭＯＳトランジスタＭＰ４３及びＭＰ４４のゲートには、バイアス電圧ＢＰ２が入力される。
ＮＭＯＳトランジスタＭＮ４１及びＭＮ４２のゲートは、ノードＮ６１に接続される。
【００１４】
図１６に示す差動増幅回路１５１において、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２は、Ｎチャンネル側の差動入力トランジスタであり、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２は、Ｐチャンネル側の差動入力トランジスタである。
また、ＮＭＯＳトランジスタＭＮ４１及びＭＮ４２は、カスコード段のＧＮＤ側の抵抗負荷回路であり、ＮＭＯＳトランジスタＭＮ４３及びＭＮ４４は、Ｎチャンネル側のカスコードトランジスタである。
ＰＭＯＳトランジスタＭＰ４１及びＭＰ４２は、カスコード段のＶＤＤ側の抵抗負荷回路であり、ＰＭＯＳトランジスタＭＰ４３及びＭＰ４４はＰチャンネル側のカスコードトランジスタである。
ノードＮ６１にはカスコード段の反転出力信号が発生し、ノードＮ６２にはカスコード段の非反転出力信号Ｏ（＋）が発生する。
ノードＮ６１の電圧をＮＭＯＳトランジスタＭＮ４１及びＭＮ４２のゲートにバイアス電圧として供給することにより、ワイドレンジ型のカスコード回路が構成される。このカスコード回路において、ＰＭＯＳトランジスタＭＰ４３に流れる電流とＮＭＯＳトランジスタＭＮ４３に流れる電流とが概ね等しくなるように、ノードＮ６１の電圧が設定されてカレントミラー回路として動作する。
差動入力トランジスタに入力される差動信号（ＩＮ（＋），ＩＮ（−））は、カスコード段で増幅され、その増幅結果がノードＮ６１から出力信号Ｏ（＋）として出力される。
【００１５】
図１６に示す差動増幅回路１５１の入力電圧範囲は、グランド電位ＧＮＤから電源電圧ＶＤＤまでの範囲であり、出力電圧範囲も概ねグランド電位ＧＮＤから電源電圧ＶＤＤまでの範囲である。このため、この差動増幅回路から出力される信号を受ける次段の回路には、通常のインバータ、又は、入出力を抵抗でショートしたインバータを用いることができる。
【００１６】
図１６に示す差動増幅回路１５１は、後述のシミュレーション結果（図６）において示すように、出力の立ち上がり時の遅延時間と立下り時の遅延時間とが異なっており、その影響により、入力信号のパルス幅と出力信号のパルス幅とが異なってしまう。したがって、特許文献７において指摘されているように、高速動作には適していない。
しかしながら、基準電流を用いて各々のバイアス電圧（ＢＮ１，ＢＰ１，ＢＰ２）を最適に設計すれば、低い周波数領域において、バイアス電圧を１種類に削減した方式よりも低い電源電圧で動作させることが可能である。また、基準電流源を用いることにより、周波数特性のばらつきや消費電流の電源電圧依存性を小さくすることができる。
【００１７】
図１７は、レイル・トゥ・レイル（登録商標）で動作する一般的なフォールデッドカスコード型差動増幅回路の第２の例を示す図である。
図１７に示す差動増幅回路１５２と図１６に示した差動増幅回路１５１との相違点は、カスコード段のノードＮ６１及びＮ６２の平均電圧が‘ＶＤＤ／２’付近になるようにＮＭＯＳトランジスタＭＮ４３とＭＮ４４のゲートに入力するバイアス電圧がコモンフィードバック回路５１によって制御される点にある。
このような遅延が伴うフィードバック制御は、周波数帯域が数ＭＨｚ程度のアナログ的な用途では問題にはならないが、ＬＶＤＳのような数百ＭＨｚの用途ではうまく動作しない。
【００１８】
図１８は、米国特許第４，９５８，１３３号明細書において開示された自己バイアス型の差動増幅回路を示す。
図１８に示す差動増幅回路１５３は、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３，ＭＮ４１〜ＭＮ４４と、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３３，ＭＰ４１〜ＭＰ４４とを有する。
【００１９】
ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２の共通のソース端子は、ＮＭＯＳトランジスタＭＮ３３を介してＧＮＤ線に接続される。ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２の共通のソース端子は、ＰＭＯＳトランジスタＭＰ３３を介してＶＤＤ線に接続される。
ＮＭＯＳトランジスタＭＮ３１及びＰＭＯＳトランジスタＭＰ３１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ３２及びＰＭＯＳトランジスタＭＰ３２のゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ４１は、ノードＮ４１とＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４３は、ノードＮ６１とノードＮ４１との間に接続される。ノードＮ４１には、ＰＭＯＳトランジスタＭＰ３１のドレイン電流が入力される。
ＮＭＯＳトランジスタＭＮ４２は、ノードＮ４２とＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４４は、ノードＮ６２とノードＮ４２との間に接続される。ノードＮ４２には、ＰＭＯＳトランジスタＭＰ３２のドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４１は、ＶＤＤ線とノードＮ５１との間に接続される。ＰＭＯＳトランジスタＭＰ４３は、ノードＮ５１とノードＮ６１との間に接続される。ノードＮ５１には、ＮＭＯＳトランジスタＭＮ３１のドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４２は、ＶＤＤ線とノードＮ５２との間に接続される。ＰＭＯＳトランジスタＭＰ４４は、ノードＮ５２とノードＮ６２との間に接続される。ノードＮ５２には、ＮＭＯＳトランジスタＭＮ３２のドレイン電流が入力される。
ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４及びＭＮ３３のゲート、並びに、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４及びＭＰ３３のゲートは、ノードＮ６１に共通に接続される。
【００２０】
図１８に示す差動増幅回路１５３において、ＮＭＯＳトランジスタＭＮ３１及びＭＮ３２は、Ｎチャンネル側の差動入力トランジスタであり、ＰＭＯＳトランジスタＭＰ３１及びＭＰ３２は、Ｐチャンネル側の差動入力トランジスタである。
また、ＮＭＯＳトランジスタＭＮ４１及びＭＮ４２は、カスコード段のＧＮＤ側の抵抗負荷回路であり、ＮＭＯＳトランジスタＭＮ４３及びＭＮ４４は、Ｎチャンネル側のカスコードトランジスタである。
ＰＭＯＳトランジスタＭＰ４１及びＭＰ４２は、カスコード段のＶＤＤ側の抵抗負荷回路であり、ＰＭＯＳトランジスタＭＰ４３及びＭＰ４４はＰチャンネル側のカスコードトランジスタである。
ノードＮ６１にはカスコード段の反転出力信号が発生し、ノードＮ６２にはカスコード段の非反転出力信号Ｏ（＋）が発生する。
ノードＮ６１の電圧は、ＰＭＯＳトランジスタＭＰ４３に流れる電流とＮＭＯＳトランジスタＭＮ４３に流れる電流とが概ね等しくなるように設定される。
差動入力トランジスタに入力される差動信号（ＩＮ（＋），ＩＮ（−））は、カスコード段で増幅され、その増幅結果がノードＮ６１から出力信号Ｏ（＋）として出力される。
【００２１】
図１９は、図１８に示した自己バイアス型の差動増幅回路１５３における各信号波形のシミュレーション結果の一例を示す図である。図２０は、図１９の電圧波形の一部を抜き出して時間軸を拡大したものである。図１９，図２０の例では、電源電圧ＶＤＤ、入力差動信号のコモンモード電圧Ｖｃｏｍ、入力差動信号の電圧振幅Ｖｉｎ、入力差動信号の周波数ｆをそれぞれ以下のように設定した条件の下でシミュレーションを行っている。
ＶＤＤ＝２．５［Ｖ］；
Ｖｃｏｍ＝０．０〜２．５［Ｖ］；
Ｖｉｎ＝Ｖｃｏｍ±５０［ｍＶ］；
ｆ＝２００［ＭＨｚ］；
【００２２】
図１９（Ａ）及び図２０（Ａ）において、実線‘ＩＮ（＋）’及び‘ＩＮ（−）’は、相補の入力信号の電圧波形を示す。
図１９（Ｂ）及び図２０（Ｂ）において、点線‘Ｏ（＋）＿ｏ’は、差動増幅回路１５３の出力信号の電圧波形を示す。
図１９（Ｃ）及び図２０（Ｃ）において、点線‘ＩＮＶ＿Ｏ（＋）＿ｏ’は、差動増幅回路１５３の出力信号をインバータで増幅した結果の電圧波形を示す。
図１９（Ｄ）及び図２０（Ｄ）において、点線‘ＢＳ＿ｏ’は、カスコード段の反転出力（ノードＮ６１）の電圧波形を示す。
【００２３】
図１９（Ｄ）及び図２０（Ｄ）における点線‘ＢＳ＿ｏ’の電圧波形は、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４，ＭＮ３３、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４，ＭＰ３３のゲートに供給されるバイアス電圧の波形を表している。このシミュレーション波形によると、各トランジスタのゲートに入力されるバイアス電圧は、入力差動信号（ＩＮ（＋），ＩＮ（−））のコモンモード電圧がＧＮＤ側にあるかＶＤＤ側にあるかに応じて約６０ｍＶ変動し、更に、差動入力信号の極性が正か負かに応じて約３０ｍＶ〜６０ｍＶ変動する。
【００２４】
図１８に示す差動増幅回路１５３では、入力信号が変化すると、カスコード段の反転出力（ノードＮ６２）が約３０ｍＶ〜６０ｍＶ変化し、この反転出力がバイアス電圧としてＮＭＯＳトランジスタＭＮ４１とＭＮ４２のゲートに負帰還し、それから出力電圧が確定する。そのため、動作速度に若干のロスが生じる。
また、入力電圧範囲はグランド電位ＧＮＤから電源電圧ＶＤＤまでの範囲であるが、出力電圧範囲は概ねバイアス電圧（≒ＶＤＤ／２）を中心とした‘±Ｖｔｈ’の範囲であり、電源電圧範囲においてフルスイングしない。そのため、次段の回路も差動増幅回路１５３と同様なバイアス電圧を基準とする差動回路にするか、あるいは、論理しきい電圧をバイアス電圧付近に設定したインバータにする必要がある。次段にインバータを接続した場合、論理しきい電圧がバイアス電圧からずれると、入力信号と出力信号のパルス幅が異なってしまう。
【００２５】
図２１は、特許文献７の発明者によって提案されたフォールデッドカスコード型の差動増幅回路の構成を示す図である。
図２１に示す差動増幅回路１５４は、本体の増幅部ＡＭＰ１１と、バイアス電圧生成用の擬似回路ＰＳＡＭＰ１２とを有する。差動増幅部ＡＭＰ１１は、差動増幅回路１５３と同様に、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３３，ＭＮ４１〜ＭＮ４４と、ＰＭＯＳトランジスタＭＰ３１〜ＭＰ３３，ＭＰ４１〜ＭＰ４４とを有する。擬似回路ＰＳＡＭＰ１２は、ＮＭＯＳトランジスタＭＮ３１ｂ〜ＭＮ３３ｂ，ＭＮ４１ｂ〜ＭＮ４４ｂと、ＰＭＯＳトランジスタＭＰ３１ｂ〜ＭＰ３３ｂ，ＭＰ４１ｂ〜ＭＰ４４ｂとを有する。
【００２６】
本体の増幅部ＡＭＰ１１の各構成要素は、図１８に示す差増増幅回路１５３における同一符号の構成要素と同様な接続関係を有する。ただし、ＮＭＯＳトランジスタＭＮ４１〜ＭＮ４４及びＭＮ３３のゲート、並びに、ＰＭＯＳトランジスタＭＰ４１〜ＭＰ４４及びＭＰ３３のゲートは、擬似回路ＰＳＡＭＰ１２のノードＮ６１ｂ及びＮ６２ｂに共通に接続される。また、ノードＮ６１において反転出力信号Ｏ（＋）、ノードＮ６２において非反転出力信号Ｏ（−）が発生し、この２つの信号が入力差動信号（ＩＮ（＋），ＩＮ（−））に対応する出力差動信号となっている。
【００２７】
擬似回路ＰＳＡＭＰ１２の各構成要素は次のように接続される。
ＮＭＯＳトランジスタＭＮ３１ｂ及びＭＮ３２ｂの共通のソース端子は、ＮＭＯＳトランジスタＭＮ３３ｂを介してＧＮＤ線に接続される。ＰＭＯＳトランジスタＭＰ３１ｂ及びＭＰ３２ｂの共通のソース端子は、ＰＭＯＳトランジスタＭＰ３３ｂを介してＶＤＤ線に接続される。
ＮＭＯＳトランジスタＭＮ３１ｂ及びＰＭＯＳトランジスタＭＰ３１ｂのゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ３２ｂ及びＰＭＯＳトランジスタＭＰ３２ｂのゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ４１ｂは、ノードＮ４１ｂとＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４３ｂは、ノードＮ６１ｂとノードＮ４１ｂとの間に接続される。ノードＮ４１ｂには、ＰＭＯＳトランジスタＭＰ３１ｂのドレイン電流が入力される。
ＮＭＯＳトランジスタＭＮ４２ｂは、ノードＮ４２ｂとＧＮＤ線との間に接続される。ＮＭＯＳトランジスタＭＮ４４ｂは、ノードＮ６２ｂとノードＮ４２ｂとの間に接続される。ノードＮ４２ｂには、ＰＭＯＳトランジスタＭＰ３２ｂのドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４１ｂは、ＶＤＤ線とノードＮ５１ｂとの間に接続される。ＰＭＯＳトランジスタＭＰ４３ｂは、ノードＮ５１ｂとノードＮ６１ｂとの間に接続される。ノードＮ５１ｂには、ＮＭＯＳトランジスタＭＮ３１ｂのドレイン電流が入力される。
ＰＭＯＳトランジスタＭＰ４２ｂは、ＶＤＤ線とノードＮ５２ｂとの間に接続される。ＰＭＯＳトランジスタＭＰ４４ｂは、ノードＮ５２ｂとノードＮ６２ｂとの間に接続される。ノードＮ５２ｂには、ＮＭＯＳトランジスタＭＮ３２ｂのドレイン電流が入力される。
ノードＮ６１ｂとノードＮ６２ｂは互いに接続される。
ＮＭＯＳトランジスタＭＮ４１ｂ〜ＭＮ４４ｂ及びＭＮ３３ｂのゲート、並びに、ＰＭＯＳトランジスタＭＰ４１ｂ〜ＭＰ４４ｂ及びＭＰ３３ｂのゲートは、ノードＮ６１ｂ及びＮ６２ｂに共通に接続される。
【００２８】
擬似回路ＰＳＡＭＰ１２において、ＮＭＯＳトランジスタＭＮ３１ｂ及びＭＮ３２ｂは、Ｎチャンネル側の差動入力トランジスタであり、ＰＭＯＳトランジスタＭＰ３１ｂ及びＭＰ３２ｂは、Ｐチャンネル側の差動入力トランジスタである。
また、ＮＭＯＳトランジスタＭＮ４１ｂ及びＭＮ４２ｂは、カスコード段のＧＮＤ側の抵抗負荷回路であり、ＮＭＯＳトランジスタＭＮ４３ｂ及びＭＮ４４ｂは、Ｎチャンネル側のカスコードトランジスタである。
ＰＭＯＳトランジスタＭＰ４１ｂ及びＭＰ４２ｂは、カスコード段のＶＤＤ側の抵抗負荷回路であり、ＰＭＯＳトランジスタＭＰ４３ｂ及びＭＰ４４ｂはＰチャンネル側のカスコードトランジスタである。
ノードＮ６１ｂはカスコード段の反転出力、ノードＮ６２ｂはカスコード段の非反転出力であり、擬似回路ＰＳＡＭＰ１２ではこれらの相補の出力同士が接続されている。この接続点（ノードＮ６１ｂ及びＮ６２ｂ）に発生する電圧は、ＰＭＯＳトランジスタＭＰ４３及びＭＰ４４に流れる電流とＮＭＯＳトランジスタＭＮ４３及びＭＮ４４に流れる電流とが概ね等しくなるように設定される。
【００２９】
図２１に示す差動増幅回路１５４は、バイアス電圧が１本に単純化されており、かつ、図１８に示した自己バイアス型の差動増幅回路１５３のように負帰還がかからず非常に高速に動作する。そのため、この回路は例えばシンクロナスＳＲＡＭなどに適用されている。図２１に示すように、擬似回路によって本体の増幅部のバイアス電圧を生成する方式を、以下では擬似回路バイアス型と呼ぶ。
【００３０】
図１９及び図２０において実線で示す波形は、図２１に示す擬似回路バイアス型の差動増幅回路１５４における各信号波形のシミュレーション結果の一例を示す。シミュレーションの条件は、図１８に示す自己バイアス型の差動増幅回路１５３と同じである。
図１９（Ａ）及び図２０（Ａ）において、実線‘ＩＮ（＋）’及び‘ＩＮ（−）’は、相補の入力信号の電圧波形を示す。
図１９（Ｂ）及び図２０（Ｂ）において、実線‘Ｏ（＋）’は、差動増幅回路１５４の出力信号の電圧波形を示す。
図１９（Ｃ）及び図２０（Ｃ）において、実線‘ＩＮＶ＿Ｏ（＋）’は、差動増幅回路１５４の出力信号をインバータで増幅した結果の電圧波形を示す。
図１９（Ｄ）及び図２０（Ｄ）において、実線‘ＢＳ’は、擬似回路ＰＳＡＭＰ１２のノードＮ６１ｂ、Ｎ６２ｂに発生する電圧波形を示す。
【００３１】
図１９（Ｄ）及び図２０（Ｄ）における実線‘ＢＳ’の電圧波形は、増幅部ＡＭＰ１１の各トランジスタ（ＭＮ４１〜ＭＮ４４、ＭＮ３３、ＭＰ４１〜ＭＰ４４、ＭＰ３３）のゲートに供給されるバイアス電圧の波形を表している。このシミュレーション波形によると、増幅部ＡＭＰ１１に供給されるバイアス電圧は、入力差動信号（ＩＮ（＋），ＩＮ（−））のコモンモード電圧がＧＮＤ側にあるかＶＤＤ側にあるかに応じて約６０ｍＶ変動しているが、自己バイアス方式の点線の波形‘ＢＳ＿ｏ’と異なり、差動入力信号の極性に応じた変動はほとんど見られない。
【００３２】
図２１に示す擬似回路バイアス型の差動増幅回路１５４において、入力電圧範囲はグランド電位ＧＮＤから電源電圧ＶＤＤまでの範囲であるが、出力電圧範囲は概ねバイアス電圧（≒ＶＤＤ／２）を中心とした‘±Ｖｔｈ’の範囲であり、電源電圧範囲においてフルスイングしない。そのため、図１８に示す自己バイアス型の差動増幅回路１５３と同様に、次段に接続したインバータの論理しきい電圧がバイアス電圧付近からずれていると、入力信号と出力信号のパルス幅が異なってしまう。
【００３３】
また、図２０のシミュレーション結果において、相補の差動入力信号が交差してからインバータ出力が変化するまでの全体の遅延時間が０．６ｎｓ〜１ｎｓであるのに対して、自己バイアス方式と擬似回路バイアス方式の差は約０．１ｎｓとそれほど大きくない。この原因としては、自己バイアス方式においては差動入力信号の極性の変化によってカスコード段の反転出力側の電圧も変化するが、その変化量が約３０ｍＶ〜６０ｍＶと小さいことや、非反転出力Ｏ（＋）だけで比較した場合に、擬似回路バイアス方式の方が自己バイアス方式よりも振幅が小さくなっていることが考えられる。このため、擬似回路バイアス方式では、差動増幅回路１０の相補の出力を更に差動回路で受けるような場合にメリットが大きくなると考えられる。
【００３４】
なお、上述した図１８に示す差動増幅回路１５３や図２１に示す差動増幅回路１５４では、何れもそのカスコード段において、ＶＤＤ線とＧＮＤ線との間にＰＭＯＳトランジスタのダイオード接続回路とＮＭＯＳトランジスタのダイオード接続回路とが直列に接続されている。このため、電源電圧ＶＤＤが‘２×Ｖｔｈ’より小さい場合には消費電流が全く流れなくなり、それ以上では、概ね‘（ＶＤＤ／２−Ｖｔｈ）＾２’に比例した消費電流が流れる。その結果、電源電圧やプロセスばらつきの影響を受けて、周波数特性と消費電力が大きく変動する。したがって、図１８に示す差動増幅回路１５３や図２１に示す差動増幅回路１５４は、ＬＶＤＳのように汎用の規格を満足しなければならない入出力回路にはあまり適していない。
【００３５】
他方、特開２０００−３１８１０号公報（特許文献８）においては、ＬＶＤＳドライバの出力トランジスタを制御する単入力相補出力変換用の抵抗負荷型の差動増幅回路が開示されている。また、特許３２０２１９６号明細書（特許文献９）においては、ＬＶＤＳドライバの出力トランジスタを制御する単入力相補出力変換用のカレントミラー負荷型の差動増幅回路が開示されている。上記のように、ＬＶＤＳのレシーバ側だけでなくドライバ側においても、低電源電圧で、高速に動作する差動増幅回路が必要とされている。
【００３６】
【特許文献１】特開平成９−７４３４０号公報
【特許文献２】特許第３６２６９８８号明細書
【特許文献３】特許第３２０２１９６号明細書
【特許文献４】特開２０００−１３８５７３号公報
【特許文献５】特開２００２−３１９８５４号公報
【特許文献６】特開２００４−１１２４２４号公報
【特許文献７】特開２００３−２４９８２９号公報
【特許文献８】特開２０００−３１８１０号公報
【特許文献９】特許３２０２１９６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３７】
ところで、図１６に示すフォールデッドカスコード型差動増幅回路１５１は、以下に述べるように出力の立ち上がり時の遅延時間と立下り時の遅延時間とが異なるため、数百ＭＨｚの高速動作には適さないという不利益がある。
【００３８】
非反転入力信号ＩＮ（＋）がロウレベル、反転入力信号ＩＮ（−）がハイレベルのとき、カスコード段の反転出力（ノードＮ６１）に発生する信号はハイレベル、非反転出力（ノードＮ６２）に発生する信号Ｏ（＋）はロウレベルになる。このとき、ノードＮ６１のハイレベルの電圧がゲートに入力されるＮＭＯＳトランジスタＭＮ４１及びＭＮ４２の電流は大きくなる。また、ＮＭＯＳトランジスタＭＮ４３、ＭＮ４４並びにＰＭＯＳトランジスタＭＰ４３、ＭＰ４４に流れる電流も大きくなる。この状態においては、各トランジスタに流れる電流が大きくなるため、次の状態へ変化する速度が速くなる。
【００３９】
非反転入力信号ＩＮ（＋）がロウレベルからハイレベル、反転入力信号ＩＮ（−）がハイレベルからロウレベルに変化すると、Ｎチャンネル側の差動入力のＮＭＯＳトランジスタＭＮ３１はオフからオンへ変化し、ＮＭＯＳトランジスタＭＮ３２はオンからオフへ変化する。また、Ｐチャンネル側の差動入力のＰＭＯＳトランジスタＭＰ３１はオンからオフへ変化し、ＰＭＯＳトランジスタＭＰ３２はオフからオンに変化する。
このとき、ＮＭＯＳトランジスタＭＮ３１がオンへ変化することにより、ノードＮ５１からＮＭＯＳトランジスタＭＮ３１へ流れる電流が増大し、ＰＭＯＳトランジスタＭＰ４３に流れる電流が減少する。また、ＰＭＯＳトランジスタＭＰ３１がオフへ変化することにより、ＰＭＯＳトランジスタＭＰ３１からノードＮ４１へ流れる電流が減少し、ＮＭＯＳトランジスタＭＮ４３に流れる電流が増大する。すなわち、ＰＭＯＳトランジスタＭＰ４３の電流が減少し、ＮＭＯＳトランジスタＭＮ４３の電流が増大する。そのため、ＮＭＯＳトランジスタＭＮ４１とＭＮ４２のゲート容量に蓄積される電荷が放電され、ノードＮ６１の電圧がハイレベルからロウレベルへ変化する。ノードＮＮ６１がロウレベルに変化すると、ＮＭＯＳトランジスタＭＮ４１及びＭＮ４２に流れる電流が減少する。
他方、ＰＭＯＳトランジスタＭＰ３２がオンへ変化することにより、ＰＭＯＳトランジスタＭＰ３２からノードＮ４２へ流れ込む電流が増大するが、このときＮＭＯＳトランジスタＭＮ４２に流れる電流が減少するため、ノードＮ４２の電圧が上昇し、ＮＭＯＳトランジスタＭＮ４２のゲートとソースとの間の電圧が低下して、ＮＭＯＳトランジスタＭＮ４４の電流が減少する。また、ＮＭＯＳトランジスタＭＮ３２がオフへ変化することにより、ノードＮ５２からＮＭＯＳトランジスタＭＮ３２へ流れる電流が減少し、ＰＭＯＳトランジスタＭＰ４４に流れる電流が増大する。すなわち、ＮＭＯＳトランジスタＭＮ４４の電流が減少し、ＰＭＯＳトランジスタＭＰ４４の電流が増大する。そのため、ノードＮ６２から出力の負荷容量へ充電電流が流れて、非反転出力の信号Ｏ（＋）がロウレベルからハイレベルに立ち上がる。
【００４０】
非反転入力信号ＩＮ（＋）がハイレベル、反転入力信号ＩＮ（−）がロウレベルのとき、カスコード段の反転出力（ノードＮ６１）に発生する信号はロウレベル、非反転出力（ノードＮ６２）に発生する信号Ｏ（＋）はハイレベルになる。このとき、ノードＮ６１のロウレベルの電圧がゲートに入力されるＮＭＯＳトランジスタＭＮ４１及びＭＮ４２の電流は小さくなる。また、ＮＭＯＳトランジスタＭＮ４３、ＭＮ４４並びにＰＭＯＳトランジスタＭＰ４３、ＭＰ４４に流れる電流も小さくなる。この状態では、各トランジスタに流れる電流が小さくなるため、次の状態へ変化する速度が遅くなる。
【００４１】
非反転入力信号ＩＮ（＋）がハイレベルからロウレベル、反転入力信号ＩＮ（−）がロウレベルからハイレベルに変化すると、Ｎチャンネル側の差動入力のＮＭＯＳトランジスタＭＮ３１はオンからオフへ変化し、ＮＭＯＳトランジスタＭＮ３２はオフからオンへ変化する。また、Ｐチャンネル側の差動入力のＰＭＯＳトランジスタＭＰ３１はオフからオンへ変化し、ＰＭＯＳトランジスタＭＰ３２はオンからオフに変化する。
このとき、ＮＭＯＳトランジスタＭＮ３１がオフへ変化することにより、ノードＮ５１からＮＭＯＳトランジスタＭＮ３１へ流れる電流が減少し、ＰＭＯＳトランジスタＭＰ４３に流れる電流が増大する。また、ＰＭＯＳトランジスタＭＰ３１がオンへ変化することにより、ＰＭＯＳトランジスタＭＰ３１からノードＮ４１へ流れる電流が増大し、ＮＭＯＳトランジスタＭＮ４３に流れる電流が減少する。すなわち、ＰＭＯＳトランジスタＭＰ４３の電流が増大し、ＮＭＯＳトランジスタＭＮ４３の電流が減少する。そのため、ＮＭＯＳトランジスタＭＮ４１とＭＮ４２のゲート容量に電荷が蓄積され、ノードＮ６１の電圧がロウレベルからハイレベルへ変化する。ノードＮＮ６１がハイレベルに変化すると、ＮＭＯＳトランジスタＭＮ４１及びＭＮ４２に流れる電流が増大する。
他方、ＰＭＯＳトランジスタＭＰ３２がオフへ変化することにより、ＰＭＯＳトランジスタＭＰ３２からノードＮ４２へ流れ込む電流が減少するが、このときＮＭＯＳトランジスタＭＮ４２に流れる電流が増大するため、ノードＮ４２の電圧が低下し、ＮＭＯＳトランジスタＭＮ４２のゲートとソースとの間の電圧が上昇して、ＮＭＯＳトランジスタＭＮ４４の電流が増大する。また、ＮＭＯＳトランジスタＭＮ３２がオンへ変化することにより、ノードＮ５２からＮＭＯＳトランジスタＭＮ３２へ流れる電流が増大し、ＰＭＯＳトランジスタＭＰ４４に流れる電流が減少する。すなわち、ＮＭＯＳトランジスタＭＮ４４の電流が増大し、ＰＭＯＳトランジスタＭＰ４４の電流が減少する。そのため、出力の負荷容量からノードＮ６２へ放電電流が流れて、非反転出力の信号Ｏ（＋）がハイレベルからロウレベルへ立ち下がる。
【００４２】
ＮＭＯＳトランジスタＭＮ４２に流れる電流は、ＮＭＯＳトランジスタＭＮ４１とＭＮ４２のゲート容量が充電されないと増大しない。したがって、このゲート容量を充電する期間、すなわち非反転出力の信号Ｏ（＋）がロウレベルへ立ち下がる期間において遅延時間が長くなる。
このため、図１６に示すフォールデッドカスコード型差動増幅回路１５１では、非反転出力Ｏ（＋）の立下り時の遅延時間の方が立ち上がりの遅延時間よりも長くなり、入力信号のパルス幅と出力信号のパルス幅が異なってしまう。出力信号のパルス幅が異なると、出力信号のデューティー比が所望の値（例えば５０％）からずれるため、動作マージンが減少してしまい、高速な動作が困難になる。
【００４３】
本発明はかかる事情に鑑みてなされたものであり、その目的は、立ち上がり時の遅延時間と立下り時の遅延時間との差を小さくすることができる差動増幅回路と、これを用いることによって高速な動作が可能なレシーバ回路、発振回路及びドライバ回路を提供することにある。
【課題を解決するための手段】
【００４４】
本発明の第１の観点に係る差動増幅回路は、共通の差動信号を入力する第１増幅部と第２増幅部とを具備する。上記第１増幅部及び上記第２増幅部の各々は、上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部と、一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部とを有する。上記第１カスコード部及び上記第２カスコード部の各々は、上記第１差動電流の片方の電流を入力する第１ノードと、上記第２差動電流の片方の電流を入力する第２ノードと、第３ノードと、上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタとを含む。上記第１増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードと、上記第２増幅部における上記第１カスコード部若しくは上記第２カスコード部の第３ノードとが共通に接続されており、上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、上記第１増幅部及び上記第２増幅部において上記共通接続されていない他の２つの第３ノードから、上記入力の差動信号の増幅結果を出力する。
【００４５】
本発明の第２の観点に係る差動増幅回路は、共通の差動信号を入力する第１増幅部と第２増幅部とを具備する。上記第１増幅部及び上記第２増幅部の各々は、上記入力の差動信号に応じて、第１電源線から第２電源線へ向かって吐き出す方向に流れる第１差動電流を発生する第１差動電流発生部と、上記入力の差動信号に応じて、上記第１電源線から上記第２電源線へ向かって引き込む方向に流れる第２差動電流を発生する第２差動電流発生部とを有する。上記第１増幅部は、一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第１カスコード部と、一方が増大すると他方が減少する関係にある上記第１差動電流の他の１の電流と上記第２差動電流の他の１の電流とを入力する第２カスコード部とを更に有する。上記第２増幅部は、一方が増大すると他方が減少する関係にある上記第１差動電流の１の電流と上記第２差動電流の１の電流とを入力する第３カスコード部を更に有する。上記第１カスコード部、上記第２カスコード部及び上記第３カスコード部の各々は、上記第１差動電流の片方の電流を入力する第１ノードと、上記第２差動電流の片方の電流を入力する第２ノードと、第３ノードと、上記第１ノードから上記第２電源線へ流れる電流を一定に保つように制御する第１導電型の第１トランジスタと、上記第１電源線から上記第２ノードへ流れる電流を一定に保つように制御する第２導電型の第２トランジスタと、上記第１ノードの電圧が一定に保たれるように上記第１ノードと上記第３ノードとの間のインピーダンスを制御する上記第１導電型の第３トランジスタと、上記第２ノードの電圧が一定に保たれるように上記第２ノードと上記第３ノードとの間のインピーダンスを制御する上記第２導電型の第４トランジスタとを含む。上記第１カスコード部若しくは上記第２カスコード部の第３ノードと上記第３カスコード部の第３ノードとが共通に接続されており、上記共通接続された２つの第３ノードは、両者を切り離した場合に、一方の電圧が上昇すると他方の電圧が低下する関係を有しており、上記第１増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、上記第２増幅部に含まれる上記第１トランジスタ及び上記第２トランジスタの何れか一方は、上記共通接続された第３ノードの電圧に応じて、その電流を共通に増大若しくは減少させ、上記共通接続されていない第３ノードから、上記入力の差動信号の増幅結果を出力する。
【００４６】
上記第１及び第２の観点に係る差動増幅回路によれば、上記共通接続された２つの第３ノードには、一方の電圧が上昇するように駆動が働いた場合に他方の電圧が低下するように逆の駆動が働く。そのため、上記入力の差動信号が変化しても、当該２つの第３ノードの電圧変化は抑制される。
【００４９】
上記第１の観点の差動増幅回路において、上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ及び上記第４トランジスタは、絶縁ゲート型のトランジスタであっても良い。上記第１差動電流発生部は、各々のソースが共通に接続され、各々のドレインから上記第１差動電流を出力する、上記第２導電型を有した絶縁ゲート型の第１トランジスタ対と、上記第１トランジスタ対のソースと上記第１電源線との間に接続され、上記第２導電型を有する絶縁ゲート型の第５トランジスタとを含んでも良い。上記第２差動電流発生部は、各々のソースが共通に接続され、各々のドレインから上記第２差動電流を出力する、上記第１導電型を有した絶縁ゲート型の第２トランジスタ対と、上記第２トランジスタ対のソースと上記第２電源線との間に接続され、上記第１導電型を有する絶縁ゲート型の第６トランジスタとを含んでも良い。上記第１トランジスタ、上記第２トランジスタ、上記第３トランジスタ、上記第４トランジスタ、上記第５トランジスタ及び上記第６トランジスタの各ゲートが、上記共通接続された第３ノードに接続されても良い。
【００５０】
本発明の第４の観点に係るレシーバ回路は、１対の信号線を介して伝送される差動電流を差動電圧に変換する電流電圧変換回路と、上記電流電圧変換回路から出力される上記差動電圧を増幅する差動増幅回路とを具備し、上記差動増幅回路として、上記第１または第２の観点に係る差動増幅回路を用いる。
【００５１】
本発明の第５の観点に係る発振回路は、入力される差動信号を遅延させて出力する複数のリング状に接続された遅延段を有する発振部と、上記複数の遅延段の少なくとも１つから出力される差動信号を増幅する少なくとも１つの差動増幅回路とを具備し、上記差動増幅回路として、上記第１または第２の観点に係る差動増幅回路を用いる。
【００５２】
本発明の第６の観点に係る発振回路は、入力信号と基準信号との差を差動信号として入力し増幅する差動増幅回路と、上記差動増幅回路の増幅結果に応じた差動電流を１対の信号線に出力する出力回路とを具備し、上記差動増幅回路として、上記第１または第２の観点に係る差動増幅回路を用いる。
【発明の効果】
【００５３】
本発明によれば、増幅結果の信号を発生するトランジスタに供給されるバイアス電圧が差動入力信号に応じて変動し難くなるため、当該バイアス電圧の変動により生じる遅延時間を抑制し、立ち上がり時の遅延時間と立下り時の遅延時間との差を小さくすることができる。
【発明を実施するための最良の形態】
【００５４】
図１は、本発明の実施形態に係る差動増幅回路の第１の構成例を示す図である。
この図１について説明する前に、まず図２〜図４に示す簡易な構成の差動増幅回路を例に挙げて、本実施形態に係る差動増幅回路のバイアス方式の分類を説明する。
【００５５】
図２（Ａ）は、アナログ用途の差動増幅回路の差動入力段として一般的に用いられる、カレントミラー負荷型の差動増幅回路１５５の一例を示す。
図２（Ａ）に示す差動増幅回路１５５は、ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２と、ＰＭＯＳトランジスタＭＰ６１，ＭＰ６２と、定電流源ＩＳＮ３とを有する。
【００５６】
ＮＭＯＳトランジスタＭＮ５１及びＭＮ５２はＮチャンネルの差動入力トランジスタであり、その共通のソースが定電流源ＩＳＮ３を介してＧＮＤ線に接続される。
ＮＭＯＳトランジスタＭＮ５１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ５２のゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ５２のドレインとＰＭＯＳトランジスタＭＰ６２のドレインとが互いに接続され、その接続点のノードに非反転出力信号Ｏ（＋）が発生する。
ＮＭＯＳトランジスタＭＮ５１のドレインとＰＭＯＳトランジスタＭＰ６１のドレインとが互いに接続され、その接続点のノードＸＰＧＴに反転出力信号Ｏ（−）が発生する。
ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２は、カレントミラー型の負荷回路を構成する。ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のゲートは、ノードＸＰＧＴに共通接続され、そのソースはＶＤＤ線に共通接続される。この負荷回路において、ＰＭＯＳトランジスタＭＰ６１は、ドレインとゲートが接続されたダイオード接続回路を構成する。
【００５７】
図２（Ａ）に示す差動増幅回路１５５において、ノードＸＰＧＴに生じる反転出力信号Ｏ（−）は非反転出力信号Ｏ（＋）と比較して振幅が小さいため、反転出力信号Ｏ（−）を直接インバータに入力することはできない。コンパレータ等の用途で差動増幅回路１５５の出力信号を取り出す場合、通常は、振幅の大きな非反転出力信号Ｏ（＋）のみにインバータを接続し、シングル形式の信号として取り出す。
【００５８】
非反転入力信号ＩＮ（＋）がロウレベルで反転入力信号ＩＮ（−）がハイレベルの場合、ＮＭＯＳトランジスタＭＮ５１がオフし、反転出力信号（−）は電源電圧ＶＤＤ側に上昇し、‘ＶＤＤ−Ｖｔｈ’に達する。このとき、ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１はオフし、ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２にほとんど電流が流れなくなる。この状態で非反転入力信号ＩＮ（＋）がロウレベルからハイレベル、反転入力信号ＩＮ（−）がハイレベルからロウレベルに変化すると、ＮＭＯＳトランジスタＭＮ５１がオンし、ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のゲート容量に蓄積された電荷が引き抜かれ、ノードＸＰＧＴの電圧が低下する。ＰＭＯＳトランジスタＭＰ６２に流れる電流は、ノードＸＰＧＴの電圧低下に応じて徐々に増大する。
このように、図２（Ａ）に示す差動増幅回路１５５では、非反転出力信号Ｏ（＋）がロウレベルのとき、カレントミラー型の負荷回路に電流が流れなくなるため、非反転出力信号Ｏ（＋）がロウレベルからハイレベルに立ち上がる時の遅延時間が、その立下り時の遅延時間に比べて長くなる。そのため、入力信号のパルス幅と出力信号のパルス幅が異なってしまい、高速な動作において問題となる。
【００５９】
図２（Ｂ）は、上述した差動増幅回路１５５の問題点を改善し、ＳＲＡＭのデータ読み出し用コンパレータなどに用いられる、カレントミラー負荷型の差動増幅回路１５６の一例を示す。
図２（Ｂ）に示す差動増幅回路１５６は、非反転出力信号Ｏ（＋）を発生するカレントミラー負荷型の差動増幅部ＡＭＰ２１と、反転出力信号Ｏ（−）を発生するカレントミラー負荷型の差動増幅部ＡＭＰ２２とを有する。差動増幅部ＡＭＰ２１において反転信号を出力するノード（ＸＰＧＴ）は、差動増幅部ＡＭＰ２２において非反転信号を出力するノード（ＰＧＴｂ）と共通に接続されており、両者のカレントミラー負荷には共通のバイアス電圧が供給されている。
差動増幅部ＡＭＰ２１は、図２（Ａ）に示す差動増幅回路１５５と同一の構成を有する。
差動増幅部ＡＭＰ２２は、ＮＭＯＳトランジスタＭＮ５１ｂ，ＭＮ５２ｂと、ＰＭＯＳトランジスタＭＰ６１ｂ，ＭＰ６２ｂと、定電流源ＩＳＮ３ｂとを有する。
【００６０】
ＮＭＯＳトランジスタＭＮ５１ｂ及びＭＮ５２ｂは、差動増幅部ＡＭＰ２２におけるＮチャンネルの差動入力トランジスタであり、その共通のソースは定電流源ＩＳＮ３ｂを介してＧＮＤ線に接続される。差動増幅部ＡＭＰ２２における差動入力トランジスタ（ＭＮ５１ｂ，ＭＮ５２ｂ）のソースは、差動増幅部ＡＭＰ２１における差動入力トランジスタ（ＭＮ５１，ＭＮ５２）のソースと共通に接続される。
ＮＭＯＳトランジスタＭＮ５１ｂのゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ５２ｂのゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ５２ｂのドレインとＰＭＯＳトランジスタＭＰ６２ｂのドレインとが互いに接続され、その接続点のノードが差動増幅部ＡＭＰ２１のノードＸＰＧＴに接続される。
ＮＭＯＳトランジスタＭＮ５１ｂのドレインとＰＭＯＳトランジスタＭＰ６１ｂのドレインとが互いに接続され、その接続点のノードに反転出力信号Ｏ（−）が発生する。
ＰＭＯＳトランジスタＭＰ６１ｂ及びＭＰ６２ｂは、カレントミラー型の負荷回路を構成する。ＰＭＯＳトランジスタＭＰ６１ｂ及びＭＰ６２のゲートｂは、差動増幅部ＡＭＰ２１のノードＸＰＧＴに共通接続され、そのソースはＶＤＤ線に共通接続される。負荷回路において、ＰＭＯＳトランジスタＭＰ６２ｂは、ドレインとゲートが接続されたダイオード接続回路を構成する。
【００６１】
差動増幅回路１５６において、ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂのドレイン（ノードＸＰＧＴ）には、非反転入力信号ＩＮ（＋）を入力するＮＭＯＳトランジスタＭＮ５１のドレインと反転入力信号ＩＮ（−）を入力するＮＭＯＳトランジスタＭＮ５２ｂのドレインとが並列に接続されている。差動入力信号の極性が正負の何れであっても、ＮＭＯＳトランジスタＭＮ５１又はＭＮ５２ｂがオンするため、ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂには常に電流が流れる。これにより、ノードＸＰＧＴに発生するバイアス電圧の変動が小さくなり、その充放電の時間が短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間とがほぼ等しくなる。また、反転出力信号Ｏ（−）の電圧波形は、ノードＸＰＧＴのバイアス電圧を中心にして非反転出力信号Ｏ（＋）の波形を反転させた波形に近似する。
【００６２】
なお、差動入力トランジスタのサイズが充分大きく、これらがオンのときに電流を律則しない場合、ＰＭＯＳトランジスタＭＰ６２及びＭＰ６１ｂには何れか一方に電流が流れるのに対して、ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂには両方に電流が流れる。そのため、差動増幅回路１５６は、バイアス電圧の生成に関わるトランジスタ（ＭＰ６１、ＭＰ６２ｂ、ＭＮ５１、ＭＮ５２ｂ）のゲート本数を、信号の出力に関わるトランジスタ（ＭＰ６２、ＭＰ６１ｂ、ＭＮ５２、ＭＮ５１ｂ）のゲート本数と同じにしても、あるいは、半分にしても動作可能である。ただし、半分以下にすると、ダイオード接続回路を構成する小さいサイズのＰＭＯＳトランジスタが、信号出力用の数倍大きなＰＭＯＳトランジスタのゲート容量を駆動することになり、バランスが崩れてしまう。
【００６３】
図３は、カレントミラー型の負荷回路のバイアス電圧を擬似回路によって発生する差動増幅回路１５７の一例を示す。
図３に示す差動増幅回路１５７は、本体の差動増幅部ＡＭＰ２３と、バイアス電圧生成用の擬似回路ＰＳＡＭＰ２３とを有する。
本体の差動増幅部ＡＭＰ２３は、ＮＭＯＳトランジスタＭＮ５１，ＭＮ５２と、ＰＭＯＳトランジスタＭＰ６１，ＭＰ６２と、定電流源ＩＳＮ３とを有する。
擬似回路ＰＳＡＭＰ２３は、ＮＭＯＳトランジスタＭＮ５１ｂ，ＭＮ５２ｂと、ＰＭＯＳトランジスタＭＰ６１ｂ，ＭＰ６２ｂと、定電流源ＩＳＮ３ｂとを有する。
【００６４】
本体の差動増幅部ＡＭＰ２３において、ＮＭＯＳトランジスタＭＮ５１及びＭＮ５２はＮチャンネルの差動入力トランジスタであり、その共通のソースが定電流源ＩＳＮ３を介してＧＮＤ線に接続される。
ＮＭＯＳトランジスタＭＮ５１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ５２のゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ５２のドレインとＰＭＯＳトランジスタＭＰ６２のドレインとが互いに接続され、その接続点のノードに非反転出力信号Ｏ（＋）が発生する。
ＮＭＯＳトランジスタＭＮ５１のドレインとＰＭＯＳトランジスタＭＰ６１のドレインとが互いに接続され、その接続点のノードに反転出力信号Ｏ（−）が発生する。
ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のゲートは、擬似回路ＰＳＡＭＰ２３によって生成されるバイアス電圧ＢＳを入力し、そのソースはＶＤＤ線に共通接続される。
【００６５】
擬似回路ＰＳＡＭＰ２３において、ＮＭＯＳトランジスタＭＮ５１ｂ及びＭＮ５２ｂはＮチャンネルの差動入力トランジスタであり、その共通のソースが定電流源ＩＳＮ３ｂを介してＧＮＤ線に接続される。
ＮＭＯＳトランジスタＭＮ５１ｂのゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ５２ｂのゲートには反転入力信号ＩＮ（−）が入力される。
ＮＭＯＳトランジスタＭＮ５２ｂ及びＰＭＯＳトランジスタＭＰ６２ｂのドレイン、並びに、ＮＭＯＳトランジスタＭＮ５１ｂ及びＰＭＯＳトランジスタＭＰ６１ｂのドレインが共通に接続され、この共通接続点にバイアス電圧ＢＳが発生する。バイアス電圧ＢＳは、ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のゲートに入力されると共に、上述した差動増幅部ＡＭＰ２３のＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のゲートにも入力される。ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２のソースは、ＶＤＤ線に共通接続される。
【００６６】
差動増幅回路１５７において、各々ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１ｂのドレイン及びＰＭＯＳトランジスタＭＰ６２ｂのドレインには、非反転入力信号ＩＮ（＋）を入力するＮＭＯＳトランジスタＭＮ５１ｂのドレインと反転入力信号ＩＮ（−）を入力するＮＭＯＳトランジスタＭＮ５２ｂのドレインとが並列に接続されている。差動入力信号の極性が正負の何れであっても、ＮＭＯＳトランジスタＭＮ５１ｂ又はＭＮ５２ｂがオンするため、ＰＭＯＳトランジスタＭＰ６１ｂ及びＭＰ６２ｂには常に電流が流れる。このときＰＭＯＳトランジスタＭＰ６１ｂ及びＭＰ６２ｂの各々には、定電流源ＩＳＮ３ｂに流れる電流の半分の電流、すなわち差動入力信号が釣り合っている場合と概ね同じ電流が流れるため、ＰＭＯＳトランジスタＭＰ６１ｂ及びＭＰ６２ｂのゲートには一定のバイアス電圧ＢＳが発生する。これにより、ノードＸＰＧＴに発生するバイアス電圧ＢＳの変動が微小になり、その充放電の時間が短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間とがほぼ等しくなる。反転出力信号Ｏ（−）の電圧波形は、ノードＸＰＧＴのバイアス電圧を中心にして非反転出力信号Ｏ（＋）の波形を反転させた波形に近似するため、反転出力信号Ｏ（−）についても立ち上がり時と立下り時の遅延がほぼ等しくなる。
【００６７】
図３に示す差動増幅回路１５７では、擬似回路ＰＳＡＭＰ２３の内部でバイアス電圧ＢＳが生成されるため、擬似回路ＰＳＡＭＰ２３におけるトランジスタのゲート本数を本体の差動増幅部ＡＭＰ２３におけるトランジスタのゲート本数の半分にして小型化を図ることが可能である。ただし、バイアス電圧ＢＳが本体の差動増幅部ＡＭＰ２３にフィードバックされずに生成されるため、トランジスタの特性ばらつきの影響を受けて回路動作のバランスが崩れやすい。
【００６８】
図４は、２つの差動増幅部における一方の反転出力と他方の非反転出力とを接続することによってバイアス電圧を発生する差動増幅回路の一例を示す。
図４に示す差動増幅回路１５８は、非反転出力信号Ｏ（＋）を発生するカレントミラー負荷型の差動増幅部ＡＭＰ２１と、反転出力信号Ｏ（−）を発生するカレントミラー負荷型の差動増幅部ＡＭＰ２２とを有する。差動増幅部ＡＭＰ２１において反転信号を出力するノード（ＸＰＧＴ）は、差動増幅部ＡＭＰ２２において非反転信号を出力するノード（ＰＧＴｂ）と共通に接続されており、両者のカレントミラー負荷には共通のバイアス電圧が供給されている。
【００６９】
図４に示す差動増幅回路１５８における差動増幅部ＡＭＰ２１及びＡＭＰ２２は、図２（Ｂ）に示す差動増幅回路１５６における差動増幅部ＡＭＰ２１及びＡＭＰ２２と同じ構成を有している。図４に示す差動増幅回路１５８が図２（Ｂ）に示す差動増幅回路１５６と異なっている点は、差動増幅部ＡＭＰ２１の差動入力トランジスタ（ＭＮ５１、ＭＮ５２）の共通接続されたソースと差動増幅部ＡＭＰ２１の差動入力トランジスタ（ＭＮ５１、ＭＮ５２）の共通接続されたソースとが分離している点にある。
【００７０】
差動増幅回路１５８においては、差動増幅部ＡＭＰ２１の反転出力と差動増幅部ＡＭＰ２２の非反転出力とが接続されており、相補的な２つの出力が競合した状態になっている。ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂのドレイン（ノードＸＰＧＴ）には、非反転入力信号ＩＮ（＋）を入力するＮＭＯＳトランジスタＭＮ５１のドレインと反転入力信号ＩＮ（−）を入力するＮＭＯＳトランジスタＭＮ５２ｂのドレインとが並列に接続されている。差動入力信号の極性が正負の何れであっても、ＮＭＯＳトランジスタＭＮ５１又はＭＮ５２ｂがオンするため、ダイオード接続回路を構成するＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂには常に電流が流れる。このときＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂに流れる電流は、定電流源ＩＳＮ３若しくは定電流源ＩＳＮ３ｂに流れる電流の半分の電流、すなわち差動入力信号が釣り合っている場合と概ね同じ電流になり、ＰＭＯＳトランジスタＭＰ６１及びＭＰ６２ｂのゲート（ノードＸＰＧＴ）には一定のバイアス電圧が発生する。これにより、ノードＸＰＧＴに発生するバイアス電圧の変動が微小になり、その充放電の時間が短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間とがほぼ等しくなる。また、反転出力信号Ｏ（−）の電圧波形は、ノードＸＰＧＴのバイアス電圧を中心にして非反転出力信号Ｏ（＋）の波形を反転させた波形に近似するため、反転出力信号Ｏ（−）についても立ち上がり時と立下り時の遅延がほぼ等しくなる。
【００７１】
図３に示す差動増幅回路１５７では、トランジスタの特性ばらつきの影響を受けて動作バランスが崩れやすいのに対して、図４に示す差動増幅回路１５８では、トランジスタの特性が多少ばらついても図２（Ｂ）に示す差動増幅回路１５６と同様に安定して動作する。
【００７２】
これら４つの差動増幅回路１５５〜１５８において、図２（Ａ）に示す差動増幅回路１５５は自己バイアス型、図３に示す差動増幅回路１５７は擬似回路バイアス型に分類することができる。図４に示す差動増幅回路１５８は、２つの差動増幅部における一方の反転出力と他方の非反転出力とを接続し、相補関係にある出力同士を競合させることによってバイアス電圧を発生することから、ここでは「競合バイアス型」という名前を付けて分類することにする。図２（Ｂ）に示す差動増幅回路１５６は、競合バイアス型と擬似回路バイアス型の中間のタイプである。
【００７３】
以上の分類から分かるように、差動増幅回路のバイアス電圧の変動を小さくして出力信号の立ち上がり時間と立下り時間の遅延時間の差を小さくする回路方式として、擬似回路バイアス型の他に競合バイアス型が考えられる。図１に示す差動増幅回路１０１は、この競合バイアス型に該当する。
【００７４】
図１の説明に移る。
図１に示す差動増幅回路１０１は、増幅部ＡＭＰ１及びＡＭＰ２を有する。
【００７５】
［増幅部ＡＭＰ１］
増幅部ＡＭＰ１は、差動電流発生部１１，１２とカスコード部２１，２２を有する。
【００７６】
差動電流発生部１１は、ＶＤＤ線からＧＮＤ線に向かって吐き出す方向に流れる差動電流を発生する回路であり、例えば図１に示すように、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と定電流源ＩＳＰ１を有する。
ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２は、互いのソースが共通に接続され、そのドレインから差動電流を出力する。定電流源ＩＳＰ１は、ＶＤＤ線からＰＭＯＳトランジスタＭＰ１１及びＭＰ２の共通接続されたソースへ一定の電流を流す。ＰＭＯＳトランジスタＭＰ１１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＰＭＯＳトランジスタＭＰ１２のゲートには反転入力信号ＩＮ（−）が入力される。
【００７７】
差動電流発生部１２は、ＶＤＤ線からＧＮＤ線に向かって引き込む方向に流れる差動電流を発生する回路であり、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２と定電流源ＩＳＮ１を有する。
ＮＭＯＳトランジスタＭＮ１１及びＭＮ１２は、互いのソースが共通に接続され、そのドレインから差動電流を出力する。定電流源ＩＳＮ１は、ＮＭＯＳトランジスタＭＮ１１及びＭＮ２の共通接続されたソースからＧＮＤ線へ一定の電流を流す。ＮＭＯＳトランジスタＭＮ１１のゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ１２のゲートには反転入力信号ＩＮ（−）が入力される。
【００７８】
カスコード部２１は、差動電流発生部１１において発生する差動電流の１の電流と差動電流発生部１２において発生する差動電流の１の電流とを入力し、これらの２つの入力電流に応じた出力電流を発生するカスコード増幅回路を構成する。カスコード部２１に入力される２つの電流は、その一方が増大すると他方が減少する関係を有している。
カスコード部２１は、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２３とＰＭＯＳトランジスタＭＰ２１，ＭＰ２３を有する。
ＮＭＯＳトランジスタＭＮ２１は、ノードＮ１１からＧＮＤ線へ流れる電流をノードＮ３１の電圧に応じて一定に保つように制御する。ＮＭＯＳトランジスタＭＮ２１のドレインがノードＮ１１に、そのソースがＧＮＤ線に、そのゲートがノードＮ３１に接続される。
ＮＭＯＳトランジスタＭＮ２３は、ノードＮ１１の電圧が一定に保たれるようにノードＮ３１とノードＮ１１との間のインピーダンスを制御する。ＮＭＯＳトランジスタＭＮ２３のソースがノードＮ１１に、そのドレインがノードＮ３１に接続され、そのゲートに所定のバイアス電圧ＢＮ２が供給される。
ＰＭＯＳトランジスタＭＰ２１は、ＶＤＤ線からノードＮ２１へ流れる電流を所定のバイアス電圧ＢＰ１に応じて一定に保つように制御する。ＰＭＯＳトランジスタＭＰ２１のドレインがノードＮ２１に、そのソースがＶＤＤ線に接続され、そのゲートにバイアス電圧ＢＰ１が供給される。
ＰＭＯＳトランジスタＭＰ２３は、ノードＮ２１の電圧が一定に保たれるようにノードＮ２１とノードＮ３１との間のインピーダンスを制御する。ＰＭＯＳトランジスタＭＰ２３のソースがノードＮ２１に、そのドレインがノードＮ３１に接続され、そのゲートに所定のバイアス電圧ＢＰ２が供給される。
ノードＮ１１には、差動電流発生部１１において発生する差動電流の片方の電流（図１の例ではＰＭＯＳトランジスタＭＰ１１のドレイン電流）が入力される。
ノードＮ２１には、差動電流発生部１２において発生する差動電流の片方の電流（図１の例ではＮＭＯＳトランジスタＭＮ１１のドレイン電流）が入力される。
【００７９】
カスコード部２２は、差動電流発生部１１において発生する差動電流の他の１の電流（カスコード部２１に入力されない方の電流）と差動電流発生部１２において発生する差動電流の他の１の電流（カスコード部２１に入力されない方の電流）とを入力し、これらの２つの入力電流に応じた出力電流を発生するカスコード増幅回路を構成する。カスコード部２２に入力される２つの電流は、その一方が増大すると他方が減少する関係を有している。
カスコード部２２は、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ２２，ＭＮ２４とＰＭＯＳトランジスタＭＰ２２，ＭＰ２４を有する。
ＮＭＯＳトランジスタＭＮ２２は、ノードＮ１２からＧＮＤ線へ流れる電流をノードＮ３１の電圧に応じて一定に保つように制御する。ＮＭＯＳトランジスタＭＮ２２のドレインがノードＮ１２に、そのソースがＧＮＤ線に、そのゲートがノードＮ３１に接続される。
ＮＭＯＳトランジスタＭＮ２４は、ノードＮ１２の電圧が一定に保たれるようにノードＮ３２とノードＮ１２との間のインピーダンスを制御する。ＮＭＯＳトランジスタＭＮ２４のソースがノードＮ１２に、そのドレインがノードＮ３２に接続され、そのゲートにバイアス電圧ＢＮ２が供給される。
ＰＭＯＳトランジスタＭＰ２２は、ＶＤＤ線からノードＮ２２へ流れる電流をバイアス電圧ＢＰ１に応じて一定に保つように制御する。ＰＭＯＳトランジスタＭＰ２２のドレインがノードＮ２２に、そのソースがＶＤＤ線に接続され、そのゲートにバイアス電圧ＢＰ１が供給される。
ＰＭＯＳトランジスタＭＰ２４は、ノードＮ２２の電圧が一定に保たれるようにノードＮ２２とノードＮ３２との間のインピーダンスを制御する。ＰＭＯＳトランジスタＭＰ２４のソースがノードＮ２２に、そのドレインがノードＮ３２に接続され、そのゲートに所定のバイアス電圧ＢＰ２が供給される。
ノードＮ１２には、差動電流発生部１１において発生する差動電流の片方の電流（図１の例ではＰＭＯＳトランジスタＭＰ１２のドレイン電流）が入力される。
ノードＮ２２には、差動電流発生部１２において発生する差動電流の片方の電流（図１の例ではＮＭＯＳトランジスタＭＮ１２のドレイン電流）が入力される。
【００８０】
［増幅部ＡＭＰ２］
増幅部ＡＭＰ２は、差動電流発生部１１ｂ，１２ｂとカスコード部２１ｂ，２２ｂを有する。
【００８１】
差動電流発生部１１ｂは、ＶＤＤ線からＧＮＤ線に向かって吐き出す方向に流れる差動電流を発生する回路であり、例えば図１に示すように、ＰＭＯＳトランジスタＭＰ１１ｂ，ＭＰ１２ｂと定電流源ＩＳＰ１ｂを有する。
ＰＭＯＳトランジスタＭＰ１１ｂ及びＭＰ１２ｂは、互いのソースが共通に接続され、そのドレインから差動電流を出力する。定電流源ＩＳＰ１ｂは、ＶＤＤ線からＰＭＯＳトランジスタＭＰ１１ｂ及びＭＰ１２ｂの共通接続されたソースへ一定の電流を流す。ＰＭＯＳトランジスタＭＰ１１ｂのゲートには非反転入力信号ＩＮ（＋）が入力され、ＰＭＯＳトランジスタＭＰ１２ｂのゲートには反転入力信号ＩＮ（−）が入力される。
【００８２】
差動電流発生部１２ｂは、ＶＤＤ線からＧＮＤ線に向かって引き込む方向に流れる差動電流を発生する回路であり、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ１１ｂ，ＭＮ１２ｂと定電流源ＩＳＮ１ｂを有する。
ＮＭＯＳトランジスタＭＮ１１ｂ及びＭＮ１２ｂは、互いのソースが共通に接続され、そのドレインから差動電流を出力する。定電流源ＩＳＮ１ｂは、ＮＭＯＳトランジスタＭＮ１１ｂ及びＭＮ１２ｂの共通接続されたソースからＧＮＤ線へ一定の電流を流す。ＮＭＯＳトランジスタＭＮ１１ｂのゲートには非反転入力信号ＩＮ（＋）が入力され、ＮＭＯＳトランジスタＭＮ１２ｂのゲートには反転入力信号ＩＮ（−）が入力される。
【００８３】
カスコード部２１ｂは、差動電流発生部１１ｂにおいて発生する差動電流の１の電流と差動電流発生部１２ｂにおいて発生する差動電流の１の電流とを入力し、これらの２つの入力電流に応じた出力電流を発生するカスコード増幅回路を構成する。カスコード部２１ｂに入力される２つの電流は、その一方が増大すると他方が減少する関係を有している。
カスコード部２１ｂは、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ２１ｂ，ＭＮ２３ｂとＰＭＯＳトランジスタＭＰ２１ｂ，ＭＰ２３ｂを有する。
ＮＭＯＳトランジスタＭＮ２１ｂは、ノードＮ１１ｂからＧＮＤ線へ流れる電流をノードＮ３２ｂの電圧に応じて一定に保つように制御する。ＮＭＯＳトランジスタＭＮ２１ｂのドレインがノードＮ１１ｂに、そのソースがＧＮＤ線に、そのゲートがノードＮ３２ｂに接続される。
ＮＭＯＳトランジスタＭＮ２３ｂは、ノードＮ１１ｂの電圧が一定に保たれるようにノードＮ３１ｂとノードＮ１１ｂとの間のインピーダンスを制御する。ＮＭＯＳトランジスタＭＮ２３ｂのソースがノードＮ１１ｂに、そのドレインがノードＮ３１ｂに接続され、そのゲートに所定のバイアス電圧ＢＮ２が供給される。
ＰＭＯＳトランジスタＭＰ２１ｂは、ＶＤＤ線からノードＮ２１ｂへ流れる電流をバイアス電圧ＢＰ１に応じて一定に保つように制御する。ＰＭＯＳトランジスタＭＰ２１ｂのドレインがノードＮ２１ｂに、そのソースがＶＤＤ線に接続され、そのゲートにバイアス電圧ＢＰ１が供給される。
ＰＭＯＳトランジスタＭＰ２３ｂは、ノードＮ２１ｂの電圧が一定に保たれるようにノードＮ２１ｂとノードＮ３１ｂとの間のインピーダンスを制御する。ＰＭＯＳトランジスタＭＰ２３ｂのソースがノードＮ２１ｂに、そのドレインがノードＮ３１ｂに接続され、そのゲートにバイアス電圧ＢＰ２が供給される。
ノードＮ１１ｂには、差動電流発生部１１ｂにおいて発生する差動電流の片方の電流（図１の例ではＰＭＯＳトランジスタＭＰ１１ｂのドレイン電流）が入力される。
ノードＮ２１ｂには、差動電流発生部１２ｂにおいて発生する差動電流の片方の電流（図１の例ではＮＭＯＳトランジスタＭＮ１１ｂのドレイン電流）が入力される。
【００８４】
カスコード部２２ｂは、差動電流発生部１１ｂにおいて発生する差動電流の他の１の電流（カスコード部２１ｂに入力されない方の電流）と差動電流発生部１２ｂにおいて発生する差動電流の他の１の電流（カスコード部２１ｂに入力されない方の電流）とを入力し、これらの２つの入力電流に応じた出力電流を発生するカスコード増幅回路を構成する。カスコード部２２ｂに入力される２つの電流は、その一方が増大すると他方が減少する関係を有している。
カスコード部２２ｂは、例えば図１に示すように、ＮＭＯＳトランジスタＭＮ２２ｂ，ＭＮ２４ｂとＰＭＯＳトランジスタＭＰ２２ｂ，ＭＰ２４ｂを有する。
ＮＭＯＳトランジスタＭＮ２２ｂは、ノードＮ１２ｂからＧＮＤ線へ流れる電流をノードＮ３２ｂの電圧に応じて一定に保つように制御する。ＮＭＯＳトランジスタＭＮ２２ｂのドレインがノードＮ１２ｂに、そのソースがＧＮＤ線に、そのゲートがノードＮ３２ｂに接続される。
ＮＭＯＳトランジスタＭＮ２４ｂは、ノードＮ１２ｂの電圧が一定に保たれるようにノードＮ３２ｂとノードＮ１２ｂとの間のインピーダンスを制御する。ＮＭＯＳトランジスタＭＮ２４ｂのソースがノードＮ１２ｂに、そのドレインがノードＮ３２ｂに接続され、そのゲートにバイアス電圧ＢＮ２が供給される。
ＰＭＯＳトランジスタＭＰ２２ｂは、ＶＤＤ線からノードＮ２２ｂへ流れる電流をバイアス電圧ＢＰ１に応じて一定に保つように制御する。ＰＭＯＳトランジスタＭＰ２２ｂのドレインがノードＮ２２ｂに、そのソースがＶＤＤ線に接続され、そのゲートにバイアス電圧ＢＰ１が供給される。
ＰＭＯＳトランジスタＭＰ２４ｂは、ノードＮ２２ｂの電圧が一定に保たれるようにノードＮ２２ｂとノードＮ３２ｂとの間のインピーダンスを制御する。ＰＭＯＳトランジスタＭＰ２４ｂのソースがノードＮ２２ｂに、そのドレインがノードＮ３２ｂに接続され、そのゲートに所定のバイアス電圧ＢＰ２が供給される。
ノードＮ１２ｂには、差動電流発生部１１ｂにおいて発生する差動電流の片方の電流（図１の例ではＰＭＯＳトランジスタＭＰ１２ｂのドレイン電流）が入力される。
ノードＮ２２ｂには、差動電流発生部１２ｂにおいて発生する差動電流の片方の電流（図１の例ではＮＭＯＳトランジスタＭＮ１２ｂのドレイン電流）が入力される。
【００８５】
増幅部ＡＭＰ１におけるカスコード部２１のノードＮ３１は、増幅部ＡＭＰ２におけるカスコード部２２ｂのノードＮ３２ｂに接続される。
他方、増幅部ＡＭＰ１におけるカスコード部２２のノードＮ３２からは非反転出力信号Ｏ（＋）が出力され、増幅部ＡＭＰ２におけるカスコード部２１ｂのノードＮ３１ｂからは反転出力信号Ｏ（＋）が出力される。この２つ出力信号（Ｏ（＋），Ｏ（−））は、入力差動信号（ＩＮ（＋），ＩＮ（−））を増幅した結果として差動増幅回路１０１から出力される差動信号である。
【００８６】
上述した構成を有する差動増幅回路１０１において、ノードＮ３１とノードＮ３２ｂは、互いを切り離した場合に一方の電圧が上昇すると他方の電圧が低下する相補的な関係を有している。すなわち、両者を切り離して２つの増幅部を独立させた場合、ノードＮ３１は増幅部ＡＭＰ１の反転出力、ノードＮ３２は増幅部ＡＭＰ２の非反転出力となっている。差動増幅回路１０１では、この相補的な出力を接続することによって両者を競合させ、その接続点に発生するバイアス電圧の安定化を図っている。
例えば非反転入力信号ＩＮ（＋）が反転入力信号ＩＮ（−）より高電圧になる正の極性においてその電圧差が上昇する場合、ＰＭＯＳトランジスタＭＰ１１のドレイン電流が減少し、ＮＭＯＳトランジスタＭＮ１１のドレイン電流が増大するため、ＰＭＯＳトランジスタＭＰ２３の電流が減少し、ＮＭＯＳトランジスタＭＮ２３の電流が増大する。一方、この場合ＰＭＯＳトランジスタＭＰ１２ｂのドレイン電流が増大し、ＮＭＯＳトランジスタＭＮ１２ｂのドレイン電流が減少するため、ＰＭＯＳトランジスタＭＰ２４ｂの電流が増大し、ＮＭＯＳトランジスタＭＮ２４ｂの電流が減少する。その結果、ＰＭＯＳトランジスタＭＰ２３の電流減少とＰＭＯＳトランジスタＭＰ２４ｂの電流増大とが打ち消し合うとともに、ＮＭＯＳトランジスタＭＮ２３の電流増大とＮＭＯＳトランジスタＭＮ２４ｂの電流減少とが打ち消し合うため、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧がほぼ一定に保たれる。
【００８７】
このように、図１に示す差動増幅回路１０１によれば、差動入力信号の極性が正負の何れに変化する場合でも、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧がほぼ一定になり、各カスコード部のＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２１ｂ，ＭＮ２２ｂ）には常に電流が流れた状態になる。これにより、ノードＮ３１及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。また、反転出力信号Ｏ（−）の電圧波形は、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧を中心にして非反転出力信号Ｏ（＋）の波形を反転させた波形に近似するため、反転出力信号Ｏ（−）についても非反転出力信号Ｏ（＋）と同様に立ち上がり時と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになり、出力信号のパルスのデューティー比が所望の値（例えば５０％）からずれることによる動作マージンの減少を抑制できるため、高速な回路への適用が可能になる。
【００８８】
また、バイアス用の相補の出力電圧の平均値（コモンモード電圧）が帰還するため、入力電圧範囲、電源電圧範囲が広いというレイル・トゥ・レイル（登録商標）型のＣＭＯＳ差動増幅回路の特長が損なわれることがない。
【００８９】
次に、本発明の実施形態に係る差動増幅回路の第２の構成例について、図５を参照して説明する。
【００９０】
図５に示す第２の構成例の差動増幅回路１０２は、増幅部ＡＭＰ１及びＰＳＡＭＰ２を有する。
増幅部ＡＭＰ１は、図１に示す差動増幅回路１０１における同一符号の構成要素と同じであるため、説明を割愛する。
【００９１】
増幅部ＰＳＡＭＰ２は、図１に示す差動増幅回路１０１においてバイアス電圧の生成に寄与しない増幅部ＡＭＰ２の反転出力側のカスコード部２１ｂを削除したものであり、他の構成については増幅部ＡＭＰ２と同じである。
削除したカスコード部２１ｂに接続されるＮＭＯＳトランジスタＭＮ１１ｂ及びＭＰ１１ｂのドレインは、好適には図５に示すようにお互いを接続する。ただし、増幅部ＰＳＡＭＰ２の非反転出力側の機能にあまり影響しないのであれば、ＮＭＯＳトランジスタＭＮ１１ｂのドレインをＶＤＤ線に接続し、ＰＭＯＳトランジスタＭＰ１１ｂのドレインをＧＮＤ線に接続する形態や、両方のドレインをオープン状態（すなわち、カスコード部２１ｂを削除したままの状態）にする形態でも良い。
【００９２】
上述した第２の構成例の差動増幅回路１０２においても、第１の構成例の差動増幅回路１０１と同様に、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧が差動入力信号の極性の変化に依らずほぼ一定になり、各カスコード部のＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２２ｂ）には常に電流が流れた状態になる。これにより、ノードＮ３１及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになるため、高速な回路への適用が可能になる。
【００９３】
図６は、図５に示す第２の構成例の差動増幅回路１０２と図１６に示す自己バイアス型の差動増幅回路１５１における電圧波形のシミュレーション結果の一例を示す図である。図６の例では、電源電圧ＶＤＤ、入力差動信号の電圧振幅Ｖｉｎ、入力差動信号の周波数ｆをそれぞれ以下のように設定した条件の下でシミュレーションを行っている。
ＶＤＤ＝２．５［Ｖ］；
Ｖｉｎ＝１．２５［Ｖ］±５０［ｍＶ］；
ｆ＝２００［ＭＨｚ］；
【００９４】
図６において、実線‘ＩＮ（＋）’及び‘ＩＮ（−）’は相補の入力信号の電圧波形を示す。
実線‘Ｏ（＋）’は差動増幅回路１０２の非反転出力信号を示し、点線‘Ｏ（＋）＿ｏ’は差動増幅回路１５１の非反転出力信号を示す。
実線‘ＩＮＶ＿Ｏ（＋）’は差動増幅回路１０２の非反転出力信号をインバータで受けて出力した信号を示し、点線‘ＩＮＶ＿Ｏ（＋）＿ｏ’は差動増幅回路１５１の非反転出力信号をインバータで受けて出力した信号を示す。
実線‘ＢＳ’は差動増幅回路１０２のバイアス電圧（ノードＮ３１，Ｎ３１ｂの電圧）を示し、点線‘ＢＳ＿ｏ’は差動増幅回路１５１のバイアス電圧（ノードＮ６１の電圧）を示す。
【００９５】
図６のシミュレーション結果に示すように、図１６に示す差動増幅回路１５１では、出力信号（‘Ｏ（＋）＿ｏ’）の立ち上がり時の遅延時間と立下り時の遅延時間とが異なっており、その影響で入力信号のパルス幅と出力信号のパルス幅とが異なっている。一方、図５に示す差動増幅回路１０２では、両者の遅延時間がほぼ等しくなっており、入出力信号のパルス幅が一定に保たれている。また、図５に示す差動増幅回路１０２のバイアス電圧（‘ＢＳ’）は、図１６に示す差動増幅回路１５１のバイアス電圧（‘ＢＳ＿ｏ’）に比べて変動が小さくなっている。
【００９６】
図７は、図５に示す第２の構成例の差動増幅回路１０２と図１６に示す自己バイアス型の差動増幅回路１５１における電流波形のシミュレーション結果の一例を示す図である。図５の例におけるシミュレーション条件は、図６と同じである。
図７（Ａ）において、実線‘ＩＮ（＋）’及び‘ＩＮ（−）’は、相補の入力信号の電圧波形を示す。
図７（Ｂ）において、実線‘Ｉ（ＭＮ２３）’及び‘Ｉ（ＭＰ２３）’は、差動増幅回路１０２におけるＮＭＯＳトランジスタＭＮ２３及びＰＭＯＳトランジスタＭＰ２３の電流波形を示す。点線‘Ｉ（ＭＮ４３）’及び‘Ｉ（ＭＰ４３）’は、差動増幅回路１５１におけるＮＭＯＳトランジスタＭＮ４３及びＰＭＯＳトランジスタＭＰ４３の電流波形を示す。
図７（Ｃ）において、実線‘Ｉ（ＭＮ２４）’及び‘Ｉ（ＭＰ２４）’は、差動増幅回路１０２におけるＮＭＯＳトランジスタＭＮ２４及びＰＭＯＳトランジスタＭＰ２４の電流波形を示す。点線‘Ｉ（ＭＮ４４）’及び‘Ｉ（ＭＰ４４）’は、差動増幅回路１５１におけるＮＭＯＳトランジスタＭＮ４４及びＰＭＯＳトランジスタＭＰ４４の電流波形を示す。
【００９７】
図７のシミュレーション結果に示すように、差動増幅回路１５１では非反転入力信号ＩＮ（＋）がハイレベル、反転入力信号ＩＮ（−）がロウレベルのときにＮＭＯＳトランジスタＭＮ４３及びＰＭＯＳトランジスタＭＰ４３の電流が共に減少しているため、非反転入力信号ＩＮ（＋）がハイレベルからロウレベル、反転入力信号ＩＮ（−）がロウレベルからハイレベルへ変化するときに、ＮＭＯＳトランジスタＭＮ４４及びＰＭＯＳトランジスタＭＰ４４の電流の立ち上がりタイミングが遅延している。
一方、差動増幅回路１０２では、非反転入力信号ＩＮ（＋）がハイレベル、反転入力信号ＩＮ（−）がロウレベルのときでもＮＭＯＳトランジスタＭＮ２３の電流は減少していないため、非反転入力信号ＩＮ（＋）がハイレベルからロウレベル、反転入力信号ＩＮ（−）がロウレベルからハイレベルへ変化するとき、この変化に素早く追従してＮＭＯＳトランジスタＭＮ２４及びＰＭＯＳトランジスタＭＰ２４の電流が立ち上がっている。
【００９８】
本実施形態に係る差動増幅回路１０２は、図６及び図７のシミュレーション結果に示すように、‘２×Ｖｔｈ’程度の低い電源電圧においても数百ＭＨｚの高速動作を実現可能である。
【００９９】
次に、本実施形態に係る差動増幅回路の第３の構成例について、図８を参照して説明する。
【０１００】
図８に示す差動増幅回路１０３は、増幅部ＡＭＰ１及びＡＭＰ３を有する。
増幅部ＡＭＰ１は、図１に示す差動増幅回路１０１における同一符号の構成要素と同じであるため、説明を割愛する。
【０１０１】
増幅部ＡＭＰ３は、カスコード部２１ｂ及び２２ｂにおけるＮチャンネル側の負荷トランジスタ（ＭＮ２１ｂ，ＭＮ２２ｂ）のゲートに所定のバイアス電圧ＢＮ１を供給し、Ｐチャンネル側の負荷トランジスタ（ＭＰ２１ｂ，ＭＰ２２ｂ）のゲートにノードＮ３２ｂの電圧を供給するように増幅部ＡＭＰ２を修正したものであり、他の構成は増幅部ＡＭＰ２と同じである。
【０１０２】
上述した第３の構成例の差動増幅回路１０３では、第１の構成例の差動増幅回路１０１と同様に、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧ＢＳが差動入力信号の極性の変化に依らずほぼ一定になり、増幅部ＡＭＰ１のカスコード部２１及び２２におけるＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２）並びに増幅部ＡＭＰ３のカスコード部２１ｂ，２２ｂにおけるＰチャンネル側の負荷トランジスタ（ＭＰ２１ｂ，ＭＰ２２ｂ）には常に電流が流れた状態になる。これにより、ノードＮ３１及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。また、反転出力信号Ｏ（−）の電圧波形は、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧を中心にして非反転出力信号Ｏ（＋）の波形を反転させた波形に近似するため、反転出力信号Ｏ（−）についても非反転出力信号Ｏ（＋）と同様に立ち上がり時と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになるため、高速な回路への適用が可能になる。
【０１０３】
なお、上述した差動増幅回路１０３においては、増幅部ＡＭＰ１及び増幅部ＡＭＰ３における負荷トランジスタのバイアス方法が異なっている。そのため、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧の変動を小さくするために、例えば、ＮＭＯＳトランジスタＭＮ２１ｂ、ＭＮ２２ｂのサイズをＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のサイズよりも大きくしたり、ＰＭＯＳトランジスタＭＰ２１ｂ、ＭＰ２２ｂのサイズをＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のサイズよりも小さくしたりすることによって、回路動作のバランスを図る方法が有効である。
【０１０４】
次に、本実施形態に係る差動増幅回路の第４の構成例について、図９を参照して説明する。
【０１０５】
図９に示す差動増幅回路１０４は、増幅部ＡＭＰ１及びＰＳＡＭＰ３を有する。
増幅部ＡＭＰ１は、図１に示す差動増幅回路１０１における同一符号の構成要素と同じであるため、説明を割愛する。
【０１０６】
増幅部ＰＳＡＭＰ３は、カスコード部２２ｂにおけるＮチャンネル側の負荷トランジスタ（ＭＮ２２ｂ）のゲートに所定のバイアス電圧ＢＮ１を供給し、Ｐチャンネル側の負荷トランジスタ（ＭＰ２２ｂ）のゲートにノードＮ３２ｂの電圧を供給するように増幅部ＰＳＡＭＰ２を修正したものであり、他の構成は増幅部ＰＳＡＭＰ２と同じである。
【０１０７】
上述した第４の構成例の差動増幅回路１０４においても、第２の構成例の差動増幅回路１０２と同様に、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧が差動入力信号の極性の変化に依らずほぼ一定になり、増幅部ＡＭＰ１のカスコード部２１におけるＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２）並びに増幅部ＰＳＡＭＰ３のカスコード部２２ｂにおけるＰチャンネル側の負荷トランジスタ（ＭＮ２２ｂ）には常に電流が流れた状態になる。これにより、ノードＮ３１及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになため、高速な回路への適用が可能になる。
【０１０８】
なお、上述した差動増幅回路１０４においては、増幅部ＡＭＰ１及び増幅部ＰＳＡＭＰ３における負荷トランジスタのバイアス方法が異なっている。そのため、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧の変動を小さくするためには、例えば、ＮＭＯＳトランジスタＭＮ２２ｂのサイズをＮＭＯＳトランジスタＭＮ２１，ＭＮ２２のサイズよりも大きくしたり、ＰＭＯＳトランジスタＭＰ２２ｂのサイズをＰＭＯＳトランジスタＭＰ２１，ＭＰ２２のサイズよりも小さくしたりすることによって、回路動作のバランスを図る方法が有効である。
【０１０９】
次に、本実施形態に係る差動増幅回路の第５の構成例について、図１０を参照して説明する。
【０１１０】
図１０に示す差動増幅回路１０５は、擬似回路バイアス型の差動増幅回路であり、増幅部ＡＭＰ４及びＰＳＡＭＰ４を有する。
増幅部ＡＭＰ４は、カスコード部２１及び２２におけるＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２）のゲートに、増幅部ＰＳＡＭＰ４で生成されるバイアス電圧ＢＳを供給し、かつ、ノードＮ３１から反転出力信号Ｏ（−）を出力するように増幅部ＡＭＰ１を修正したものであり、他の構成は増幅部ＡＭＰ１と同じである。
増幅部ＰＳＡＭＰ４は、カスコード部２１ｂのノードＮ３１ｂとカスコード部２２ｂのノードＮ３２ｂとを共通に接続し、その接続点に発生するバイアス電圧ＢＳを増幅部ＡＭＰ４に供給するように増幅部ＡＭＰ２を修正したものであり、他の構成は増幅部ＡＭＰ２と同じである。
【０１１１】
上述した構成を有する差動増幅回路１０５において、増幅部ＰＳＡＭＰ４のノードＮ３１ｂとノードＮ３２ｂは、互いを切り離した場合に一方の電圧が上昇すると他方の電圧が低下する相補的な関係を有している。差動増幅回路１０５では、この相補的な出力同士を接続することによって、その接続点に発生する一定のバイアス電圧を発生させている。
例えば非反転入力信号ＩＮ（＋）が反転入力信号ＩＮ（−）より高電圧になる正の極性においてその電圧差が上昇する場合、ＰＭＯＳトランジスタＭＰ１１ｂのドレイン電流が減少し、ＮＭＯＳトランジスタＭＮ１１ｂのドレイン電流が増大するため、ＰＭＯＳトランジスタＭＰ２３ｂの電流が減少し、ＮＭＯＳトランジスタＭＮ２３ｂの電流が増大する。一方、この場合ＰＭＯＳトランジスタＭＰ１２ｂのドレイン電流が増大し、ＮＭＯＳトランジスタＭＮ１２ｂのドレイン電流が減少するため、ＰＭＯＳトランジスタＭＰ２４ｂの電流が増大し、ＮＭＯＳトランジスタＭＮ２４ｂの電流が減少する。その結果、ＰＭＯＳトランジスタＭＰ２３ｂの電流減少とＰＭＯＳトランジスタＭＰ２４ｂの電流増大とが打ち消し合うとともに、ＮＭＯＳトランジスタＭＮ２３ｂの電流増大とＮＭＯＳトランジスタＭＮ２４ｂの電流減少とが打ち消し合うため、ノードＮ３１ｂ及びＮ３２ｂに発生するバイアス電圧ＢＳがほぼ一定に保たれる。
【０１１２】
このように、図１０に示す差動増幅回路１０５によれば、差動入力信号の極性が正負の何れに変化する場合でも、ノードＮ３１ｂ及びＮ３２ｂに発生するバイアス電圧ＢＳがほぼ一定になり、各カスコード部のＮチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２１ｂ，ＭＮ２２ｂ）には常に電流が流れた状態になる。これにより、ノードＮ３１ｂ及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。また、反転出力信号Ｏ（−）についても、非反転出力信号Ｏ（＋）と同様に立ち上がり時と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになるため、高速な回路への適用が可能になる。
【０１１３】
また、図１０に示す差動増幅回路１０６によれば、増幅部ＰＳＡＭＰ４の内部でバイアス電圧ＢＳが生成されるため、増幅部ＰＳＡＭＰ４におけるトランジスタのゲート本数を増幅部ＡＭＰ４におけるトランジスタのゲート本数の半分に減らして回路の小型化を図ることが可能である。
【０１１４】
次に、本実施形態に係る差動増幅回路の第６の構成例について、図１１を参照して説明する。
【０１１５】
図１１に示す差動増幅回路１０６は、自己バイアス型の差動増幅回路であり、増幅部ＡＭＰ５及びＡＭＰ６を有する。
増幅部ＡＭＰ５は、差動電流発生部１１における定電流源ＩＳＰ１をＰＭＯＳトランジスタＭＳＰ１に置換し、差動電流発生部１２における定電流源ＩＳＮ１をＮＭＯＳトランジスタＭＳＮ１に置換するように、増幅部ＡＭＰ１を修正したものである。
増幅部ＡＭＰ６は、差動電流発生部１１ｂにおける定電流源ＩＳＰ１ｂをＰＭＯＳトランジスタＭＳＰ１ｂに置換し、差動電流発生部１２ｂにおける定電流源ＩＳＮ１ｂをＮＭＯＳトランジスタＭＳＮ１ｂに置換するように、増幅部ＡＭＰ２を修正したものである。
また、増幅部ＡＭＰ５のノードＮ３１と増幅部ＡＭＰ６のノードＮ３２ｂとが共通に接続されており、この接続点に発生するバイアス電圧ＢＳが、定電流源用のトランジスタ（ＭＳＮ１，ＭＳＰ１，ＭＳＮ１ｂ，ＭＳＰ１ｂ）のゲート並びにカスコード部のトランジスタ（ＭＮ２１〜ＭＮ２４，ＭＰ２１〜ＭＮ２４，ＭＮ２１ｂ〜ＭＮ２４ｂ，ＭＰ２１ｂ〜ＭＮ２４ｂ）のゲートへそれぞれ入力されている。
【０１１６】
すなわち、図１１に示す差動増幅回路１０６では、図１に示す差動増幅回路１０１に供給するバイアス電圧ＢＮ１，ＢＰ１，ＢＰ２をノードＮ３１及びＮ３２ｂに発生するバイアス電圧ＢＳに共通化し、更に、定電流源を構成するトランジスタに供給するバイアス電圧についても、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧ＢＳでまかなっている。
【０１１７】
上述した差動増幅回路１０６によれば、ノードＮ３１及びＮ３２ｂに発生するバイアス電圧ＢＳが差動入力信号の極性の変化に依らずほぼ一定になり、カスコード部の負荷トランジスタは常に電流が流れた状態になる。これにより、ノードＮ３１及びＮ３２ｂの充放電に要する時間が非常に短くなるため、非反転出力信号Ｏ（＋）及び反転出力信号Ｏ（−）の立ち上がり時の遅延時間と立下り時の遅延時間をほぼ等しくすることができる。立ち上がり時と立下り時の遅延時間がほぼ等しくなると、入力信号のパルス幅と出力信号のパルス幅がほぼ同じになるため、高速な回路への適用が可能になる。
【０１１８】
次に、本実施形態に係る差動増幅回路を応用したＬＶＤＳ回路について、図１２を参照して説明する。
携帯機器に搭載されるイメージセンサが発生した画像データを他の信号処理チップに高速に転送する場合や、携帯機器に搭載される薄型のディスプレイパネルに大量の画像データを転送する場合などにおいて、バスを構成するデジタル信号の本数を減らしてシステムの小型軽量化を実現したり、画質に影響する不要輻射の発生を大幅に低減したりするために、ＬＶＤＳに代表される小振幅の差動信号技術が用いられている。
【０１１９】
図１２の例において送信側の回路は、パラレル・シリアル変換回路２０１とＬＶＤＳドライバ２０２によって構成される。
ＬＶＤＳドライバ２０２は、各々が１対の信号線を駆動するドライバＤＶ０〜ＤＶｎと、入力クロック信号ＣＫ１に同期したクロック信号ＣＫ２を発生するＰＬＬ回路Ｕ１とを有する。
【０１２０】
ＰＬＬ回路Ｕ１は、周波数Φ×１のクロック信号ＣＫ１に基づいて、その周波数をｎ倍化した周波数Φ×ｎのクロック信号を発生する。
【０１２１】
パラレル・シリアル変換回路２０１は、ＰＬＬ回路Ｕ１から供給される周波数Φ×１のクロック信号に同期してｎビットのパラレルデータ（画像データや制御信号など）を取り込み、これを周波数Φ×ｎのクロック信号に同期してシリアル化したデータＳＤ１〜ＳＤｎに変換する。
【０１２２】
ドライバＤＶ１〜ＤＶｎは、それぞれシリアルデータＳＤ１〜ＳＤｎを入力し、入力データに応じてデータ伝送用の信号線対を駆動する。ドライバＤＶ１〜ＤＶｎの正負の出力端子からは、周波数Φ×ｎ（数百ＭＨｚのビットレート）で電流の流れる方向が切り替わる差動信号が出力される。
【０１２３】
クロック信号伝送用のドライバＤＶ０は、ＰＬＬ回路Ｕ１から出力される同期用のクロック信号ＣＫ２（周波数Φ×ｎあるいはΦ×１）に応じて、クロック伝送用の信号線対を駆動する。ドライバＤＶ０の正負の出力端子からは、クロック信号ＣＫ２の周波数に応じて、周波数Φ×ｎあるいはΦ×１（数百ＭＨｚのビットレートあるいはその１／ｎのビットレート）で電流の流れる方向が切り替わる差動信号が出力される。
【０１２４】
他方、図１２の例において受信側の回路は、シリアル・パラレル変換回路２０３とＬＶＤＳレシーバ２０４によって構成される。
ＬＶＤＳレシーバ２０４は、終端抵抗ＲＴ０〜ＲＴｎと、各々が１対の信号線によって伝送される差動信号を増幅するレシーバＲＶ０〜ＲＶｎと、レシーバＲＶ０によって受信されたクロック信号ＣＫ３に同期したクロック信号ＣＫ４を発生するＰＬＬ回路Ｕ２とを有する。
【０１２５】
ドライバＤＶ０〜ＤＶ１の駆動によって各信号対に流れる差動電流は、それぞれ終端抵抗ＲＴ０〜ＲＴｎにおいて例えば１００ｍＶp-p〜３５０ｍＶp-pの振幅を有した差動電圧に変換され、レシーバＲＶ０〜ＲＶｎに入力される。
【０１２６】
レシーバＲＶ１〜ＲＶｎは、終端抵抗ＲＴ１〜ＲＴｎにおいて差動電圧に変換された信号を増幅し、シングル形式のシリアルデータＳＤ１〜ＳＤｎに変換して出力する。
レシーバＲＶ０は、終端抵抗ＲＴ０において差動電圧に変換された信号を増幅し、シングル形式のクロック信号ＣＫ３に変換して出力する。
【０１２７】
ＰＬＬ回路Ｕ２は、クロック信号ＣＫ３に基づいて、周波数Φ×１及びΦ×ｎのクロック信号を発生する。
シリアル・パラレル変換回路２０３は、ＰＬＬ回路Ｕ２から供給される周波数Φ×ｎのクロック信号に同期して受信されたシリアルデータＳＤ１〜ＳＤｎを取り込み、これをＰＬＬ回路Ｕ２から供給される周波数Φ×１のクロック信号に同期してｎビットのパラレルデータに変換する。シリアル・パラレル変換回路２０３によってパラレル化されたデータは、例えばＤ／Ａ変換器の入力側レジスタなどに書き込まれる。
【０１２８】
図１２に示すＬＶＤＳドライバ２０２とＬＶＤＳレシーバ２０４のように、異なる基板に搭載される半導体集積回路を小振幅の差動信号の配線で結ぶシステムにおいては、ドライバ側の基板のＧＮＤ電位とレシーバ側の基板のＧＮＤ電位とが別々に変動したり、配線間でクロストークを起こしたりする場合があり、信号を正確に伝送する際の障害となる。ＬＶＤＳの規格では、差動信号のコモンモード電圧の変動幅が規定されており、これに対応するため、汎用のレシーバには、レイル・トゥ・レイル（登録商標）で動作するＣＭＯＳの差動増幅回路を用いることが多い。また、半導体プロセスの微細化に伴い、アナログ回路用の電源電圧も、例えば１．５Ｖ〜２．５Ｖと一層の低電源電圧化が要求されている。例えば、携帯電話用の低電源電圧のＬＶＤＳ（ｓｕｂ＿ＬＶＤＳ）においては、２×Ｖｔｈ程度の低電源電圧において数百ＭＨｚの動作スピードが要求されている。
【０１２９】
レシーバＲＶ０〜ＲＶｎとして、例えば図１６に示す差動増幅回路１５１を用いると、出力の立ち上がり時の遅延時間と立下り時の遅延時間とが異なるため、入力信号のパルス幅と出力信号のパルス幅とが異なり、最適なデューティー比からずれて動作マージンが減少してしまう。その結果、回路を高速に動作させることが困難となる。
また、レシーバＲＶ０〜ＲＶｎとして、図１７に示す差動増幅回路１５２を用いると、コモンフィードバック回路５１による制御が間に合わず、バイアス電圧が最適値から大きくずれてしまい、正常な動作が困難になる。
また、レシーバＲＶ０〜ＲＶｎとして、図１８に示す自己バイアス型の差動増幅回路１５３や図２１に示す差動増幅回路１５４を用いると、‘２×Ｖｔｈ’程度の低い電源電圧で動作させることが困難である。
【０１３０】
そこで、レシーバＲＶ０〜ＲＶｎとして、図１に示す第１の構成例の差動増幅回路１０１や図５に示す第２の構成例の差動増幅回路１０２、図８に示す第３の構成例の差動増幅回路１０３、図９に示す第４の構成例の差動増幅回路１０４、図１０に示す第５の構成例の差動増幅回路１０５を用いれば、‘２×Ｖｔｈ’程度の低い電源電圧でありながら数百ＭＨｚの周波数で高速に回路を動作させることが可能である。
【０１３１】
また、レシーバＲＶ０〜ＲＶｎとして、図８に示した第６の構成例の差動増幅回路１０６を用いれば、‘３×Ｖｔｈ’程度の低い電源電圧において数百ＭＨｚの周波数で回路を動作させることが可能である。
【０１３２】
図１３は、図１２に示すＬＶＤＳ回路におけるドライバ側のＰＬＬ回路Ｕ１の構成例を示す。
図１３に示すＰＬＬ回路Ｕ１は、制御電圧Ｖｃｎｔに応じた周波数を有するクロック信号ＣＬＫ２を出力する電圧制御発振回路３０３と、クロック信号ＣＬＫ２をＮ分周するＮ分周器３０４と、Ｎ分周されたクロック信号ＣＬＫ’と供給されるクロック信号ＣＬＫの位相を比較する位相比較器３０１と、位相比較器３０１の比較結果に応じてキャパシタを充電若しくは放電するチャージポンプ回路３０２とを有し、このキャパシタに発生する電圧が制御電圧Ｖｃｎｔとして電圧制御発振回路３０３に入力される。
図示を省略するが、レシーバ側のＰＬＬ回路Ｕ２についても、図１３と同様な構成で実現可能である。
【０１３３】
ＬＶＤＳ用のドライバ又はＬＶＤＳ用のレシーバには、ＰＬＬ回路やＤＬＬ回路を内蔵する場合が多く、ドライバと同様な低い電源電圧で動作することが要求される。ＰＬＬ回路は、例えば、図１３に示すように、電圧制御発振回路、Ｎ分周器、位相比較器、チャージポンプ回路から構成される。Ｎ分周器は、電圧制御発振回路のクロック出力に駆動されて、過渡的には周波数Φ×ｎよりも２倍程度高い周波数まで動作しなければならない。
【０１３４】
図１４は、電圧制御発振回路３０３の構成の一例を示す図である。
電圧制御発振回路３０３は、例えば図１４に示すように、差動信号を遅延させて出力する複数のリング状に接続された遅延段４０３，４０４，…，４０８を有する。各遅延段の電流源に供給される制御電圧Ｖｃｎｔに応じて、電流源に流れる電流値が変化し、これに応じて遅延段の動作速度が変化することによって、発振周波数が制御される。各遅延段の差動入力のトランジスタおよび電流源のトランジスタがＮＭＯＳトランジスタで構成されている場合、各遅延段の差動出力はＶＤＤ側で発振する。また、各遅延段の差動入力のトランジスタおよび電流源のトランジスタがＰＭＯＳトランジスタで構成されている場合、各遅延段の差動出力はＧＮＤ側で発振する。すなわち、遅延段の出力信号は、電源電圧範囲においてフルスィングする信号ではない。そのため、この出力信号を直接インバータで受けてフルスィングの信号に変換しようとすると、‘２×Ｖｔｈ’程度の低電源電圧においては、インバータの論理しきい電圧の電源電圧依存性やプロセス依存性の影響を受けて立ち上がり時の遅延時間と立下り時の遅延時間がばらついてしまい、クロック信号のデューティーが最適な値（例えば５０％）から大きくずれる。そのようなクロック信号では、回路を高い周波数で安定に動作させることが困難である。
【０１３５】
そこで、図１４に示す電圧制御発振回路３０３では、各遅延段の相補の出力信号を取り出すための差動増幅回路４０１，４０２として、上述した第１〜第５の構成例の差動増幅回路（１０１〜１０５）を用いる。これにより、‘２×Ｖｔｈ’程度の低い電源電圧でありながら、立ち上がり時の遅延時間と立下り時の遅延時間を同一に保ちつつ、数百ＭＨｚのスピードを損なうことなしに、遅延段の発振信号をフルスィングの信号に変換することが可能である。
【０１３６】
また、差動増幅回路４０１，４０２として第６の構成例の差動増幅回路６を用いれば、‘３×Ｖｔｈ’程度の低電源電圧において、立ち上がり時の遅延時間と立下り時の遅延時間を同一に保ちつつ、数百ＭＨｚのスピードを損なうことなしに、遅延段の発振信号をフルスィングの信号に変換することが可能である。
【０１３７】
図１５は、ＬＶＤＳドライバ２０２に用いられるドライバＤＶ０〜ＤＶｎの構成の一例を示す図である。
ドライバＤＶｉ（ｉは０からｎまでの整数を示す）は、例えば図１５に示すように、差動増幅回路５０１と、インバータ５０２，５０３と、出力回路５０４とを有する。
差動増幅回路５０１は、パラレル・シリアル変換回路２０１から出力されるシングル形式のシリアルデータＳＤｉを差動信号へ変換するとともに、その信号レベルをデジタル用の電源電圧ＶＤＤ１に適合したレベルからアナログ用の電源電圧ＶＤＤ２（＞ＶＤＤ２）に適合したレベルへ変換する。差動増幅回路５０１は、シリアルデータＳＤｉと基準電圧Ｖｒｅｆとの差を増幅し、増幅結果を差動信号として出力する。
出力回路５０４は、差動増幅回路５０１からインバータ５０２，５０３を介して入力される差動信号に応じて差動電流を発生し、これを１対の信号線に出力する。
【０１３８】
差動増幅回路５０１として上述した本実施形態に係る差動増幅回路を用いれば、立ち上がり時の遅延時間と立下り時の遅延時間を同一に保てるため、数百ＭＨｚの周波数で高速に回路を動作させることが可能である。
【０１３９】
以上、本発明の実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１４０】
図１の例では、Ｎチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２１ｂ，ＭＮ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しているが、この逆に、Ｐチャンネル側の負荷トランジスタ（ＭＰ２１，ＭＰ２２，ＭＰ２１ｂ，ＭＰ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しても良い。
【０１４１】
図５の例では、Ｎチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しているが、この逆に、Ｐチャンネル側の負荷トランジスタ（ＭＰ２１，ＭＰ２２，ＭＰ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しても良い。
また、図５の例では、増幅部ＡＭＰ２からカスコード回路２１ｂを削除することによって増幅部ＰＳＡＭＰ２が構成されているが、増幅部ＡＭＰ２からカスコード回路２２ｂを削除することによって増幅部ＰＳＡＭＰ２を構成しても良い。この場合、増幅部ＡＭＰ１の非反転出力（Ｎ３２）と増幅部ＰＳＡＭＰ２の反転出力（Ｎ３１ｂ）とを接続して競合させることによりバイアス電圧を発生し、増幅部ＡＭＰ１のノードＮ３１から反転出力信号Ｏ（−）を出力するようにしても良い。
【０１４２】
図８の例では、増幅部ＡＭＰ１の反転出力（Ｎ３１）とＮチャンネルの負荷トランジスタ（ＭＮ２１，ＭＮ２２）のゲートとを接続し、増幅部ＡＭＰ３の非反転出力（Ｎ３２ｂ）とＰチャンネル側の負荷トランジスタ（ＭＰ２１ｂ，ＭＰ２２ｂ）のゲートとを接続しているが、これとは逆に、増幅部ＡＭＰ１の反転出力（Ｎ３１）とＰチャンネル側の負荷トランジスタ（ＭＰ２１，ＭＰ２２）のゲートとを接続し、増幅部ＡＭＰ３の非反転出力（Ｎ３２ｂ）とＮチャンネル側の負荷トランジスタ（ＭＮ２１ｂ，ＭＮ２２ｂ）のゲートとを接続しても良い。
【０１４３】
図９の例では、増幅部ＡＭＰ１の反転出力（Ｎ３１）とＮチャンネルの負荷トランジスタ（ＭＮ２１，ＭＮ２２）のゲートとを接続し、増幅部ＡＭＰ３の非反転出力（Ｎ３２ｂ）とＰチャンネル側の負荷トランジスタ（ＭＰ２２ｂ）のゲートとを接続しているが、これとは逆に、増幅部ＡＭＰ１の反転出力（Ｎ３１）とＰチャンネル側の負荷トランジスタ（ＭＰ２１，ＭＰ２２）のゲートとを接続し、増幅部ＡＭＰ３の非反転出力（Ｎ３２ｂ）とＮチャンネル側の負荷トランジスタ（ＭＮ２２ｂ）のゲートとを接続しても良い。
また、図５の例では、増幅部ＡＭＰ２からカスコード回路２１ｂを削除することによって増幅部ＰＳＡＭＰ２が構成されているが、増幅部ＡＭＰ２からカスコード回路２２ｂを削除することによって増幅部ＰＳＡＭＰ２を構成しても良い。この場合、増幅部ＡＭＰ１の非反転出力（Ｎ３２）と増幅部ＰＳＡＭＰ２の反転出力（Ｎ３１ｂ）とを接続して競合させることによりバイアス電圧を発生し、増幅部ＡＭＰ１のノードＮ３１から反転出力信号Ｏ（−）を出力するようにしても良い。
【０１４４】
図１０の例では、Ｎチャンネル側の負荷トランジスタ（ＭＮ２１，ＭＮ２２，ＭＮ２１ｂ，ＭＮ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しているが、これとは逆に、Ｐチャンネル側の負荷トランジスタ（ＭＰ２１，ＭＰ２２，ＭＰ２１ｂ，ＭＰ２２ｂ）に供給するバイアス電圧をノードＮ３１及びＮ３２ｂから供給しても良い。
【０１４５】
図１４では、本実施形態に係る差動増幅回路を電圧制御発振回路３０３へ応用する例を示したが、本実施形態に係る差動増幅回路は電圧制御遅延回路にも同様に応用可能である。また、本実施形態に係る差動増幅回路は、図１３、図１４に示すようにＰＬＬ回路へ応用することも可能であるし、ＤＬＬ回路にも同様に応用可能である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の実施形態に係る差動増幅回路の第１の構成例を示す図である。
【図２】差動増幅回路におけるバイアス電圧の供給方法の分類を説明するための第１の図である。
【図３】差動増幅回路におけるバイアス電圧の供給方法の分類を説明するための第２の図である。
【図４】差動増幅回路におけるバイアス電圧の供給方法の分類を説明するための第３の図である。
【図５】本発明の実施形態に係る差動増幅回路の第２の構成例を示す図である。
【図６】図５に示す第２の構成例の差動増幅回路と図１６に示す自己バイアス型の差動増幅回路における電圧波形のシミュレーション結果の一例を示す図である。
【図７】図５に示す第２の構成例の差動増幅回路と図１６に示す自己バイアス型の差動増幅回路における電流波形のシミュレーション結果の一例を示す図である。
【図８】本発明の実施形態に係る差動増幅回路の第３の構成例を示す図である。
【図９】本発明の実施形態に係る差動増幅回路の第４の構成例を示す図である。
【図１０】本発明の実施形態に係る差動増幅回路の第５の構成例を示す図である。
【図１１】本発明の実施形態に係る差動増幅回路の第６の構成例を示す図である。
【図１２】本発明の実施形態に係る差動増幅回路を応用したＬＶＤＳ回路の一例を示す図である。
【図１３】図１２に示すＬＶＤＳ回路におけるＰＬＬ回路の構成の一例を示す。
【図１４】図１２に示すＬＶＤＳ回路における電圧制御発振回路の構成の一例を示す図である。
【図１５】ＬＶＤＳドライバに用いられるドライバ回路の構成の一例を示す図である。
【図１６】一般的なフォールデッドカスコード型差動増幅回路の第１の例を示す図である。
【図１７】一般的なフォールデッドカスコード型差動増幅回路の第２の例を示す図である。
【図１８】自己バイアス型の差動増幅回路の一例を示す図である。
【図１９】図１８及び図２１に示す自己バイアス型の差動増幅回路における各信号波形のシミュレーション結果の一例を示す図である。
【図２０】図１９に示すシミュレーション結果の一部を拡大して表示した図である。
【図２１】フォールデッドカスコード型の差動増幅回路の他の例を示す図である。
【符号の説明】
【０１４７】
１１，１２，１１ｂ，１２ｂ…差動電流発生部、２１，２２，２１ｂ，２２ｂ…カスコード部、１０１〜１０６，４０１，４０２，５０１…差動増幅回路、２０１…パラレル・シリアル変換回路、２０２…ＬＶＤＳドライバ、２０３…シリアル・パラレル変換回路、２０４…ＬＶＤＳレシーバ、３０１…位相比較器、３０２…チャージポンプ回路、３０３…電圧制御発振回路、３０４…分周器、４０３〜４０８…遅延段、５０４…出力回路、ＭＮ１１，ＭＮ１２，ＭＳＮ１，ＭＮ２１〜ＭＮ２４，ＭＮ１１ｂ，ＭＮ１２ｂ，ＭＳＮ１ｂ，ＭＮ２１ｂ〜ＭＮ２４ｂ…ＮＭＯＳトランジスタ、ＭＰ１１，ＭＰ１２，ＭＳＰ１，ＭＰ２１〜ＭＰ２４，ＭＰ１１ｂ，ＭＰ１２ｂ，ＭＳＰ１ｂ，ＭＰ２１ｂ〜ＭＰ２４ｂ…ＰＭＯＳトランジスタ、ＩＳＰ１，ＩＳＮ１，ＩＳＰ１ｂ，ＩＳＮ１ｂ…定電流源、ＡＭＰ１〜ＡＭＰ６，ＰＳＡＭＰ２〜ＰＳＡＭＰ４…増幅部、ＤＶ０〜ＤＶｎ…ドライバ回路、ＲＶ０〜ＲＶｎ…レシーバ回路、ＲＴ０〜ＲＴｎ…終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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