(57)【特許請求の範囲】
【請求項１】
複数の相変化セルを備える相変化メモリアレイのセットプログラミング方法において、
最小電流量が基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する段階を含み、
前記基準電流量は、
相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である
ことを特徴とする相変化メモリアレイのセットプログラミング方法。
【請求項２】
前記第１ステージの電流量は、
前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である
ことを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項３】
前記第１ステージの電流量は、
前記相変化セルが加熱されて溶融点に到達する電流量を超えない
ことを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項４】
前記相変化メモリセルは、
印加されるリセット電流パルスまたはセット電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する
ことを特徴とする請求項１に記載の相変化メモリアレイのセットプログラミング方法。
【請求項５】
複数の相変化セルを備える相変化メモリアレイのセットプログラミング方法において、
対応する前記相変化セルの状態をセット抵抗状態にするために、所定の電流量を有する第１電流パルスを前記相変化物質に印加する段階と、
前記第１電流パルスの電流量より小さい電流量を有する第２ないし第ｎ電流パルスを前記相変化セルに順次に印加する段階と、を含み、
前記第２ないし第ｎ電流パルスは、電流量が次第に減少し、前記第１ないし第ｎ電流パルスの最小電流量は基準電流量以上であり、
前記基準電流量は、
相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である
ことを特徴とする相変化メモリアレイのセットプログラミング方法。
【請求項６】
前記第１電流パルスの電流量は、
前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である
ことを特徴とする請求項５に記載の相変化メモリアレイのセットプログラミング方法。
【請求項７】
前記第１ステージの電流量は、
前記相変化セルが加熱されて溶融点に到達する電流量を超えない
ことを特徴とする請求項５に記載の相変化メモリアレイのセットプログラミング方法。
【請求項８】
前記相変化メモリセルは、
印加されるリセット電流パルスまたはセット電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する
ことを特徴とする請求項５に記載の相変化メモリアレイのセットプログラミング方法。
【請求項９】
印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリ装置の書き込みドライバ回路において、
データトランジション検出パルスに応答して、前記相変化メモリセルをリセット抵抗状態に変化させるリセットパルス、前記相変化メモリセルをセット抵抗状態に変化させるセットパルス及び順次に活性化される第１ないし第ｎ制御パルスを発生させるパルス発生部と、
前記第１ないし第ｎ制御パルスに応答して、最小電流量が基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する電流パルス制御部と、を備え、
前記基準電流量は、
相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である
ことを特徴とする書き込みドライバ回路。
【請求項１０】
前記第１ないし第ｎ制御パルスは、
前記セットパルスが活性化される間に順次に活性化された後、非活性化される
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１１】
前記データトランジション検出パルスは、
前記パルス発生部に入力されるデータの論理値が変化すると活性化される
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１２】
前記第１ステージの電流量は、
前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１３】
前記第１ステージの電流量は、
前記相変化セルが加熱されて溶融点に到達する電流量を超えない
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１４】
前記パルス発生部は、
前記データトランジション検出パルス及び接地電圧を反転論理和演算する反転論理和手段と、
前記反転論理和手段の出力を遅延させる第１遅延部と、
前記反転論理和手段の出力及び前記第１遅延部の出力を反転論理積演算して、前記リセットパルスを出力する第１反転論理積手段と、
前記第１遅延部の出力を遅延させる第２遅延部と、
前記第２遅延部の出力及び前記反転論理和手段の出力を反転論理積演算して、前記セットパルスを出力する第２反転論理積手段と、
前記反転論理和手段の出力を遅延させる第３遅延部と、
前記反転論理和手段の出力及び前記第３遅延部の出力を反転論理積演算して、前記第１制御パルスを出力する第３反転論理積手段と、
前記第３反転論理積手段の出力に直列に連結され、前記第１制御パルスを遅延させて対応する第２ないし第ｎ制御パルスをそれぞれ出力する第１ないし第ｎ−１サブ遅延部と、を備える
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１５】
前記電流パルス制御部は、
入力データ及び前記セットパルスまたは前記リセットパルスに応答して、セット電流パルスまたはリセット電流パルスを出力する選択出力部と、
前記第１ないし第ｎ制御パルスに応答して、前記選択出力部で出力される前記セット電流パルスの電流量を制御する電流量制御部と、を備える
ことを特徴とする請求項９に記載の書き込みドライバ回路。
【請求項１６】
前記電流量制御部は、第１ノードと接地電圧との間に並列に連結される第１ないし第ｎ負荷部を備え、
前記第１ないし第ｎ負荷部は、対応する前記第１ないし第ｎ制御パルスに応答して活性化されて、前記第１ノードの電圧レベルを順次に高める
ことを特徴とする請求項１５に記載の書き込みドライバ回路。
【請求項１７】
前記第１ないし第ｎ負荷部が活性化されれば、前記第１ないし第ｎ負荷部の負荷は順次に大きくなる
ことを特徴とする請求項１６に記載の書き込みドライバ回路。
【請求項１８】
前記選択出力部は、
前記データがセットデータであれば、前記セットパルスと制御信号とを発生させ、前記データがリセットデータであれば、前記リセットパルスと前記制御信号とを発生させる選択部と、
前記セットパルスまたは前記リセットパルスに応答して動作し、前記制御信号に応答して第１ノードの電圧レベルを制御する駆動部と、
前記セットパルスまたは前記リセットパルスに応答して動作し、前記第１ノードの電圧レベルに応答して出力されるセット電流パルスまたはリセット電流パルスの電流量を制御する出力部と、を備える
ことを特徴とする請求項１５に記載の書き込みドライバ回路。
【請求項１９】
前記駆動部は、
前記電源電圧に第１端が連結され、前記第１ノードにゲート及び第２端が連結される第１トランジスタと、
前記第１ノードと第２ノードとの間に直列連結され、ゲートにバイアス電圧が印加される第２及び第３トランジスタと、
前記第１ノードと第２ノードとの間に直列連結され、ゲートに前記制御信号が印加される第４及び第５トランジスタと、
前記第２ノードに第１端が連結され、ゲートに前記セットパルスまたはリセットパルスが印加され、第２端が接地電圧に連結される第６トランジスタと、を備え、
前記第４及び第５トランジスタは、
前記データがセットデータである場合、前記制御信号に応答してターンオフされ、前記データがリセットデータである場合、前記制御信号に応答してターンオンされる
ことを特徴とする請求項１８に記載の書き込みドライバ回路。
【請求項２０】
前記出力部は、
前記電源電圧に第１端が連結され、ゲートに前記セットパルスまたはリセットパルスが連結され、前記第１ノードに第２端が連結される制御トランジスタと、
前記電源電圧に第１端が連結され、ゲートに前記第１ノードが連結され、第３ノードに第２端が連結される第１出力トランジスタと、
前記第３ノードに第１端が連結され、ゲートに前記セットパルスまたはリセットパルスの反転信号が連結され、第２端が前記接地電圧に連結される第２出力トランジスタと、を備える
ことを特徴とする請求項１９に記載の書き込みドライバ回路。
【請求項２１】
印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリ装置の書き込みドライバ回路において、
前記書き込みドライバ回路は、
前記相変化セルをセット状態にするために、電流量が順次に減少する第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加し、
前記セット電流パルスの最小電流量は、
相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する基準電流量より高い
ことを特徴とする書き込みドライバ回路。
【請求項２２】
前記第１ステージの電流量は、
前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である
ことを特徴とする請求項２１に記載の書き込みドライバ回路。
【請求項２３】
前記第１ステージの電流量は、
前記相変化セルが加熱されて溶融点に到達する電流量を超えない
ことを特徴とする請求項２１に記載の書き込みドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリアレイのセットプログラミング方法、及びセットプログラミング方法を具現する書き込みドライバ回路に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、温度変化による相転移によって抵抗が変化するＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）のような物質（以下、相変化物質とする）を利用してデータを保存する不揮発性メモリ素子である。ＰＲＡＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｏｍｏｒｙ）の長所に加え、不揮発性、低消費電力という特徴を有する。
【０００３】
相変化メモリ装置については、特許文献１に開示されている。
【０００４】
書き込み動作時に、相変化物質に電流を流せば、相変化物質が結晶状態または非結晶状態に転移する。
【０００５】
相変化物質の結晶状態または非結晶状態は、相変化物質に流れる電流の大きさ及び量により左右される。相変化物質に大きい電流を短時間流せば、相変化物質は非結晶状態に変化する。このような状態を通常「リセット状態」と称し、データ「１」に対応する。
【０００６】
相変化物質にリセット電流より小さい電流を長時間流せば、相変化物質は結晶状態に変化する。このような状態を通常「セット状態」と称し、データ「０」に対応する。
【０００７】
相変化物質がリセット状態である場合の抵抗は、セット状態である場合の抵抗より大きい。初期状態でセット状態にあるメモリセルをリセット状態に変えるには、相変化物質にリセット電流を流して溶融点以上に相変化物質を加熱した後に急冷させれば、相変化物質はリセット状態となる。
【０００８】
逆に、初期状態でリセット状態にあるメモリセルをセット状態に変えるには、相変化物質にセット電流を流して相変化物質を結晶化温度以上に加熱した後、一定時間を維持した後に冷却させれば、相変化物質はセット状態となる。
【０００９】
図１は、相変化物質にデータを書き込むための一般的な電流パルスを示す図である。
【００１０】
既存のデータ書き込み方法は、図１のように、短くて大きい電流パルスを相変化物質に印加して相変化物質を溶かした後、急冷させて非晶質状態（リセット状態）にするか、または長くて小さい電流パルスを相変化物質に印加して結晶化温度以上に加熱して、相変化物質を結晶化状態（セット状態）にする。
【００１１】
しかし、複数個の相変化メモリセルを備えるメモリアレイにおいて、メモリアレイ内部のメモリセルの配置によってそれぞれのメモリセルの寄生抵抗が相異なりうる。
【００１２】
また、メモリセルに連結される信号線の間の負荷が相異なり、メモリアレイの面積が大きくなるにつれて、メモリセルの間に製造工程間のばらつき等を原因としてリセット電流の差が発生しうる。メモリセルの間にリセット電流の差が生じれば、セット電流の差も発生する。
【００１３】
このように、複数個の相変化セルを備えるメモリアレイにおいて、相変化セルをセット状態にするセット電流の電流量がメモリセルの間で相異なりうるので、一つのセット電流で全てのメモリセルをセット状態に作れないという問題がある。
【００１４】
即ち、一部のメモリセルはセット電流によってセット状態となるが、一部のメモリセルはリセット状態となり、また、一部のセルはセット状態となるが、セット状態の抵抗値が他のメモリセルのセット状態の抵抗値と異なるという問題が発生しうる。これは、相変化メモリアレイの動作エラーを発生させる原因となる。
【００１５】
図２は、相変化メモリセルに印加される電流が変化したときの相変化セルの抵抗の変化を説明する図である。
【００１６】
図２を参照すれば、相変化メモリアレイに存在する複数のメモリセルのうち３個のメモリセルＡ、Ｂ、Ｃを例に挙げて説明する。
【００１７】
メモリセルＡ、Ｂ、Ｃは、それぞれ相異なるリセット／セット電流曲線を有する。メモリセルＡは高いセット電流を持つセルであり、メモリセルＢは中間のセット電流を持つセルであり、メモリセルＣは低いセット電流を持つセルである。
【００１８】
図２から、メモリセルＡ、Ｂ、Ｃの状態がセット抵抗状態となるための電流量が相異なることが分かる。
【００１９】
メモリセルに図２の点線（i）で示す電圧レベルに対応する電流を印加すれば、メモリセルＡはセット抵抗状態となるが、メモリセルＢ及びメモリセルＣはリセット抵抗状態を維持する。また、メモリセルＢとメモリセルＣとの間でもリセット抵抗値が相異なる。
【００２０】
このように、複数個の相変化セルを備えるメモリアレイにおいて、相変化セルをセット状態にするセット電流の電流量がメモリセルの間で相異なることがあるので、一つのセット電流で全てのメモリセルをセット状態にすることができないという問題がある。
【特許文献１】特開２００２−２０３３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする課題は、相変化メモリアレイの全てのメモリセルをセット状態にすることができるセットプログラミング方法を提供するところにある。
【００２２】
本発明が解決しようとする他の課題は、相変化メモリアレイの全てのメモリセルをセット状態にすることができる書き込みドライバ回路を提供するところにある。
【課題を解決するための手段】
【００２３】
前記課題を解決するための本発明の好適な実施形態による相変化メモリアレイのセットプログラミング方法は、印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリアレイのセットプログラミング方法において、最小電流量はが基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する段階を含む。
【００２４】
前記基準電流量は、相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である。
【００２５】
前記第１ステージの電流量は、前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である。
【００２６】
前記第１ステージの電流量は、前記相変化セルが加熱されて溶融点に到達する電流量を超えない。
【００２７】
前記課題を解決するための本発明の好適な実施形態による相変化メモリアレイのセットプログラミング方法は、印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリアレイのセットプログラミング方法において、対応する前記相変化セルの状態をセット抵抗状態にするために、所定の電流量を有する第１電流パルスを前記相変化物質に印加する段階、及び前記第１電流パルスの電流量より小さい電流量を有する第２ないし第ｎ電流パルスを前記相変化セルに順次に印加する段階を含む。
【００２８】
前記第２ないし第ｎ電流パルスは、電流量が次第に減少し、前記第１ないし第ｎ電流パルスの最小電流量は基準電流量以上であることを特徴とする。
【００２９】
前記基準電流量は、相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である。前記第１電流パルスの電流量は、前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である。
【００３０】
前記第１ステージの電流量は、前記相変化セルが加熱されて溶融点に到達する電流量を超えない。
【００３１】
前記他の課題を解決するための本発明の好適な実施形態による相変化メモリ装置の書き込みドライバ回路は、印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリ装置の書き込みドライバ回路において、パルス発生部及び電流パルス制御部を備える。
【００３２】
パルス発生部は、データトランジション検出パルスに応答して、前記相変化メモリセルをリセット抵抗状態に変化させるリセットパルス、前記相変化メモリセルをセット抵抗状態に変化させるセットパルス及び順次に活性化される第１ないし第ｎ制御パルスを発生させる。
【００３３】
電流パルス制御部は、前記第１ないし第ｎ制御パルスに応答して、最小電流量が基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する。
【００３４】
前記第１ないし第ｎ制御パルスは、前記セットパルスが活性化される間に順次に活性化された後、非活性化される。前記データトランジション検出パルスは、入力されるデータの論理値が変化すると活性化される。
【００３５】
前記基準電流量は、相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である。前記第１ステージの電流量は、前記複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量である。
【００３６】
前記第１ステージの電流量は、前記相変化セルが加熱されて溶融点に到達する電流量を超えない。
【００３７】
前記パルス発生部は、反転論理和手段、第１遅延部、第１反転論理積手段、第２遅延部、第２反転論理積手段、第３遅延部、第３反転論理積手段、第１ないし第ｎ−１サブ遅延部を備える。
【００３８】
反転論理和手段は、前記データトランジション検出パルス及び接地電圧を反転論理和演算する。第１遅延部は、前記反転論理和手段の出力を遅延させる。第１反転論理積手段は、前記反転論理和手段の出力及び前記第１遅延部の出力を反転論理積演算して、前記リセットパルスを出力する。
【００３９】
第２遅延部は、前記第１遅延部の出力を遅延させる。第２反転論理積手段は、前記第２遅延部の出力及び前記反転論理和手段の出力を反転論理積演算して、前記セットパルスを出力する。
【００４０】
第３遅延部は、前記反転論理和手段の出力を遅延させる。第３反転論理積手段は、前記反転論理和手段の出力及び前記第３遅延部の出力を反転論理積演算して、前記第１制御パルスを出力する。
【００４１】
第１ないし第ｎ−１サブ遅延部は、前記第３反転論理積手段の出力に直列に連結され、前記第１制御パルスを遅延させて対応する第２ないし第ｎ制御パルスをそれぞれ出力する。
【００４２】
前記電流パルス制御部は、選択出力部及び電流量制御部を備える。選択出力部は、入力データ及び前記セットパルスまたは前記リセットパルスに応答して、セット電流パルスまたはリセット電流パルスを出力する。
【００４３】
電流量制御部は、前記第１ないし第ｎ制御パルスに応答して、前記選択出力部で出力される前記セット電流パルスの電流量を制御する。
【００４４】
前記選択出力部は、選択部、駆動部及び出力部を備える。
【００４５】
選択部は、前記データがセットデータであれば、前記セットパルスと制御信号とを発生させ、前記データがリセットデータであれば、前記リセットパルスと前記制御信号とを発生させる。
【００４６】
駆動部は、前記セットパルスまたは前記リセットパルスに応答して動作し、前記制御信号に応答して第１ノードの電圧レベルを制御する。出力部は、前記セットパルスまたは前記リセットパルスに応答して動作し、前記第１ノードの電圧レベルに応答して出力されるセット電流パルスまたはリセット電流パルスの電流量を制御する。
【００４７】
前記駆動部は、第１トランジスタないし第６トランジスタを備える。第１トランジスタは、前記電源電圧に第１端が連結され、前記第１ノードにゲート及び第２端が連結される。
【００４８】
第２及び第３トランジスタは、前記第１ノードと第２ノードとの間に直列連結され、ゲートにバイアス電圧が印加される。第４及び第５トランジスタは、前記第１ノードと第２ノードとの間に直列連結され、ゲートに前記制御信号が印加される。
【００４９】
第６トランジスタは、前記第２ノードに第１端が連結され、ゲートに前記セットパルスまたはリセットパルスが印加され、第２端が接地電圧に連結される。前記第４及び第５トランジスタは、前記データがセットデータである場合、前記制御信号に応答してターンオフされ、前記データがリセットデータである場合、前記制御信号に応答してターンオンされる。
【００５０】
前記出力部は、制御トランジスタ、第１及び第２出力トランジスタを備える。
【００５１】
制御トランジスタは、前記電源電圧に第１端が連結され、ゲートに前記セットパルスまたはリセットパルスが連結され、前記第１ノードに第２端が連結される。第１出力トランジスタは、前記電源電圧に第１端が連結され、ゲートに前記第１ノードが連結され、第３ノードに第２端が連結される。
【００５２】
第２出力トランジスタは、前記第３ノードに第１端が連結され、ゲートに前記セットパルスまたはリセットパルスの反転信号が連結され、第２端が前記接地電圧に連結される。
【００５３】
前記電流量制御部は、前記第１ノードと前記接地電圧との間に並列に連結される第１ないし第ｎ負荷部を備える。前記第１ないし第ｎ負荷部は、対応する第１ないし第ｎ制御パルスに応答して活性化されて、前記第１ノードの電圧レベルを順次に高める。
【００５４】
前記第１ないし第ｎ負荷部は、活性化される場合に負荷の大きさが順次に大きくなる。
【００５５】
前記他の課題を解決するための本発明の好適な実施形態による複数の相変化セルを備える相変化メモリアレイのセットプログラミング方法は、第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する段階を含む。
【００５６】
前記他の課題を解決するための本発明の好適な実施形態による印加される電流パルスに応答して、リセット抵抗またはセット抵抗に状態が変化する複数の相変化セルを備える相変化メモリ装置の書き込みドライバ回路は、前記相変化セルをセット状態にするために、第１ないし第ｎステージを含むセット電流パルスを前記相変化セルに印加する。前記セット電流パルスの最小電流量は、相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する基準電流量より高い。
【発明の効果】
【００５７】
本発明によるセットプログラミング方法及び書き込みドライバ回路は、相変化メモリアレイの全ての相変化セルのセット抵抗状態を維持し、かつセットプログラミング時間を短縮することができる。
【発明を実施するための最良の形態】
【００５８】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００５９】
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００６０】
図３は、本発明の好適な実施形態による相変化メモリアレイに印加されるセット電流パルスを示す図である。
【００６１】
本発明の好適な実施形態による相変化メモリアレイのセットプログラミング方法は、最小電流量が基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージＳＴ１、ＳＴ２〜ＳＴｎを含むセット電流パルスＩ＿ＳＥＴを相変化セルに印加する段階を含む。
【００６２】
セット電流パルスＩ＿ＳＥＴの電流量は、印加されるメモリアレイのメモリセルによって異なりうるが、第１ステージＳＴ１の電流量は、複数の相変化セルのうちセット抵抗状態となるために最も大きい電流量が必要な相変化セルをセット抵抗状態にする電流量に設定される。
【００６３】
即ち、第１ステージＳＴ１の電流量は、相変化セルが加熱されて溶融点に到達する電流量を超えない。
【００６４】
図３から分かるように、セット電流パルスＩ＿ＳＥＴの電流量（電流値）は次第に減少する。第１ステージＳＴ１の電流量が最も多く、第ｎステージＳＴｎの電流量が最も少ない。第ｎステージＳＴｎの電流量も基準電流量よりは多い。
【００６５】
基準電流量ＴＸは、相変化セルが結晶化され始める結晶化温度に相変化セルを維持する電流量である。
【００６６】
本発明の好適な実施形態によるセットプログラミング方法は、セット電流パルスＩ＿ＳＥＴの第１ステージＳＴ１によって全ての相変化セルが低い抵抗状態になれば、第１ステージＳＴ１の電流量より少ない電流では、相変化セルのセル抵抗が増加しないという原理を利用する。
【００６７】
したがって、予め決まった基準電流量以上の大きさを有し、電流量が次第に減少するｎ個のステージを有する電流パルスを相変化セルに印加すれば、全ての相変化セルが同一のセット抵抗を得ることができる。
【００６８】
また、基準電流量以上でのみセット電流パルスＩ＿ＳＥＴのステージが発生するので、相変化セルの全体のセットプログラミング時間も短縮できる。
【００６９】
セット電流パルスＩ＿ＳＥＴに含まれるステージの数は、複数個でありえる。相変化セルを備えるメモリアレイの大きさと第１ステージＳＴ１の電流量とを考慮して、いずれの相変化セルをもセット抵抗状態にすることができるステージの数が決定される。
【００７０】
図４は、図３のセット電流パルスを印加する場合における、セルの欠陥状態を説明する図である。ｙ軸は欠陥があるセルの数を示し、ｘ軸はメモリアレイの電圧レベルを意味する。
【００７１】
図４の（i）は、単一パルスを有するセット電流パルスを印加した場合において、相変化メモリセルのうち欠陥があるセルの数を表示した曲線である。図４の（ii）は、図３の複数個のステージＳＴ１、ＳＴ２〜ＳＴｎを有するセット電流パルスを印加した場合において、相変化メモリセルのうち欠陥があるセルの数を表示した曲線である。
【００７２】
本発明の好適な実施形態によるセット電流パルスＩ＿ＳＥＴを印加したメモリセルが、同一のセット電圧レベルにおいてより少ない数の欠陥セルを有することが分かる。
【００７３】
図５は、本発明の好適な他の実施形態による書き込みドライバ回路を説明する回路図である。
【００７４】
図６は、図５のパルス発生部の構造を説明する回路図である。
【００７５】
図７は、図５の書き込みドライバ回路の動作を説明するタイミング図である。
【００７６】
図５を参照すれば、相変化メモリ装置の書き込みドライバ回路５００は、パルス発生部５１０及び電流パルス制御部５２０を備える。
【００７７】
パルス発生部５１０は、データトランジション検出パルスＤＴＤに応答して、相変化メモリセルをリセット抵抗状態に変化させるリセットパルスＲＳＴ＿ＰＬＳ、セット抵抗状態に変化させるセットパルスＳ＿ＰＬＳ、及び順次に活性化される第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎを発生させる。
【００７８】
図６を参照して、パルス発生部５１０の構造及び動作をさらに説明する。
【００７９】
パルス発生部５１０は、反転論理和手段ＮＯＲ、第１遅延部５１１、第１反転論理積手段ＮＡＮＤ１、第２遅延部５１３、第２反転論理積手段ＮＡＮＤ２、第３遅延部５１５、第３反転論理積手段ＮＡＮＤ３及び第１ないし第ｎ−１サブ遅延部Ｄ１、Ｄ２〜Ｄｎ−１を備える。
【００８０】
反転論理和手段ＮＯＲは、データトランジション検出パルスＤＴＤ及び接地電圧ＶＳＳを反転論理和演算する。データトランジション検出パルスＤＴＤは、入力されるデータＸＤＩＮの論理値が変化すると活性化される。
【００８１】
第１遅延部５１１は、反転論理和手段ＮＯＲの出力を遅延させる。第１反転論理積手段ＮＡＮＤ１は、反転論理和手段ＮＯＲの出力及び第１遅延部５１１の出力を反転論理積演算して、リセットパルスＲＳＴ＿ＰＬＳを出力する。
【００８２】
第２遅延部５１３は、第１遅延部５１１の出力を遅延させる。第２反転論理積手段ＮＡＮＤ２は、第２遅延部５１３の出力及び反転論理和手段ＮＯＲの出力を反転論理積演算して、セットパルスＳ＿ＰＬＳを出力する。
【００８３】
図７を参照すれば、アドレス信号ＸＡＤＤと書き込み活性信号ＸＷＥが活性化され、入力データＸＤＩＮが入力されれば、データトランジション検出パルスＤＴＤが活性化される。データトランジション検出パルスＤＴＤは、短い活性区間を有するパルス信号である。
【００８４】
データトランジション検出パルスＤＴＤが入力されれば、反転論理和手段ＮＯＲと第１及び第２遅延部５１１、５１３、第２反転論理積手段ＮＡＮＤ２によってセットパルスＳ＿ＰＬＳが発生する。データトランジション検出パルスＤＴＤは、短い活性区間を有するパルス信号であるが、セットパルスＳ＿ＰＬＳは、第１遅延部５１１及び第２遅延部５１３によって長い活性区間を有する。
【００８５】
データトランジション検出パルスＤＴＤがハイレベルで発生すれば、反転論理和手段ＮＯＲ、第３遅延部５１５及び第３反転論理積手段ＮＡＮＤ３によって第１制御パルスＰ１が発生する。
【００８６】
第１ないし第ｎ−１サブ遅延部Ｄ１、Ｄ２〜Ｄｎ−１は、第３反転論理積手段ＮＡＮＤ３の出力に直列に連結され、第１制御パルスＰ１を遅延させて対応する第２ないし第ｎ制御パルスＰ２〜Ｐｎをそれぞれ出力する。第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎは、セットパルスＳ＿ＰＬＳの活性化区間の間に順次に発生する。
【００８７】
パルス発生部５１０で発生する第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎは、電流パルス制御部５２０に印加されて、図３に示されたセット電流パルスＩ＿ＳＥＴを発生させる。
【００８８】
電流パルス制御部５２０は、第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎに応答して最小電流量が基準電流量以上であり、電流量が次第に減少する第１ないし第ｎステージを含むセット電流パルスＩ＿ＳＥＴを相変化セルに印加する。
【００８９】
電流パルス制御部５２０は、選択出力部５４０及び電流量制御部５３０を備える。選択出力部５４０は、データＤＡＴＡ及びセットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳに応答して、セット電流パルスＩ＿ＳＥＴまたはリセット電流パルスＩ＿ＲＥＳＥＴを出力する。
【００９０】
電流量制御部５３０は、第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎに応答して、選択出力部５４０で出力されるセット電流パルスＩ＿ＳＥＴの電流量を制御する。
【００９１】
選択出力部５４０は、選択部５５０、駆動部５６０及び出力部５７０を備える。
【００９２】
選択部５５０は、データＤＡＴＡがセットデータであれば、セットパルスＳ＿ＰＬＳと制御信号ＣＴＲＬＳとを発生させ、データＤＡＴＡがリセットデータであれば、リセットパルスＲＳＴ＿ＰＬＳと制御信号ＣＴＲＬＳとを発生させる。
【００９３】
入力されるデータＤＡＴＡがセットデータと仮定する。セットデータは、ローレベル、即ち論理“０”の値を有する。これにより、第１伝送ゲートＴＧ１は、ターンオンされてパルス発生部５１０から受信されるセットパルスＳ＿ＰＬＳを出力し、第２伝送ゲートＴＧ２はターンオフされる。
【００９４】
インバータＩ１、Ｉ５は、入力されるセットデータを制御信号ＣＴＲＬＳとして発生させる。したがって、制御信号ＣＴＲＬＳもローレベルを有する。インバータＩ２、Ｉ３は、セットパルスＳ＿ＰＬＳを出力する。
【００９５】
逆に、入力されるデータＤＡＴＡがリセットデータと仮定する。リセットデータは、ハイレベル、即ち論理“１”の値を有する。これにより、第１伝送ゲートＴＧ１は、ターンオフされてパルス発生部５１０から受信されるリセットパルスＲＳＴ＿ＰＬＳを出力し、第２伝送ゲートＴＧ２はターンオンされる。
【００９６】
インバータＩ１、Ｉ５は、入力されるリセットデータを制御信号ＣＴＲＬＳとして発生させる。したがって、制御信号ＣＴＲＬＳもハイレベルを有する。インバータＩ２、Ｉ３は、リセットパルスＲＳＴ＿ＰＬＳを出力する。
【００９７】
駆動部５６０は、セットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳに応答して動作し、制御信号ＣＴＲＬＳに応答して第１ノードＮ１の電圧レベルを制御する。
【００９８】
駆動部５６０の構造をさらに説明すれば、駆動部５６０は、第１ないし第６トランジスタＴＲ１〜ＴＲ６を備える。第１トランジスタＴＲ１は、電源電圧ＶＤＤに第１端が連結され、第１ノードＮ１にゲート及び第２端が連結される。
【００９９】
第２及び第３トランジスタＴＲ２、ＴＲ３は、第１ノードＮ１と第２ノードＮ２との間に直列連結され、ゲートにバイアス電圧ＤＣ＿ＢＩＡＳが印加される。バイアス電圧ＤＣ＿ＢＩＡＳは、第２及び第３トランジスタＴＲ２、ＴＲ３を常にターンオンさせる。
【０１００】
第４及び第５トランジスタＴＲ４、ＴＲ５は、第１ノードＮ１と第２ノードＮ２との間に直列連結され、ゲートに制御信号ＣＴＲＬＳが印加される。
【０１０１】
第６トランジスタＴＲ６は、第２ノードＮ２に第１端が連結され、ゲートにセットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳが印加され、第２端が接地電圧ＶＳＳに連結される。第４及び第５トランジスタＴＲ４、ＴＲ５は、データＤＡＴＡがセットデータである場合、制御信号ＣＴＲＬＳに応答してターンオフされ、データＤＡＴＡがリセットデータである場合、制御信号ＣＴＲＬＳに応答してターンオンされる。
【０１０２】
選択部５５０にセットデータとセットパルスＳ＿ＰＬＳとが入力されれば、制御信号ＣＴＲＬＳはローレベルを有する。これにより、第４及び第５トランジスタＴＲ４、ＴＲ５はターンオフされる。第２ないし第５トランジスタＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５は、第１ノードＮ１の電圧レベルを制御する。
【０１０３】
第２及び第３トランジスタＴＲ２、ＴＲ３は、バイアス電圧ＤＣ＿ＢＩＡＳによって常にターンオンされているので、第１ノードＮ１の電圧レベルは、第４及び第５トランジスタＴＲ４、ＴＲ５によって決定される。
【０１０４】
セットパルスＳ＿ＰＬＳが入力されて制御信号ＣＴＲＬＳがローレベルで発生すれば、第４及び第５トランジスタＴＲ４、ＴＲ５はターンオフされるので、第１ノードＮ１の電圧レベルは、第４及び第５トランジスタＴＲ４、ＴＲ５がターンオンされた場合より高い。
【０１０５】
出力部５７０は、セットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳに応答して動作し、第１ノードＮ１の電圧レベルに応答して出力されるセット電流パルスＩ＿ＳＥＴまたはリセット電流パルスＩ＿ＲＥＳＥＴの電流量を制御する。
【０１０６】
出力部５７０は、制御トランジスタＣＴＲ、第１及び第２出力トランジスタＯＴＲ１、ＯＴＲ２を備える。
【０１０７】
制御トランジスタＣＴＲは、電源電圧ＶＤＤに第１端が連結され、ゲートにセットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳが連結され、第１ノードＮ１に第２端が連結される。第１出力トランジスタＯＴＲ１は、電源電圧ＶＤＤに第１端が連結され、ゲートに第１ノードＮ１が連結され、第３ノードＮ３に第２端が連結される。
【０１０８】
第２出力トランジスタＯＴＲ２は、第３ノードＮ３に第１端が連結され、ゲートにセットパルスＳ＿ＰＬＳまたはリセットパルスＲＳＴ＿ＰＬＳの反転信号が連結され、第２端が接地電圧ＶＳＳに連結される。
【０１０９】
制御トランジスタＣＴＲは、初めにはターンオンされて第１出力トランジスタＯＴＲ１をターンオフ状態に維持する。そして、選択部５５０に入力されたセットパルスＳ＿ＰＬＳが制御トランジスタＣＴＲのゲートに印加されれば、制御トランジスタＣＴＲはターンオフされ、第１出力トランジスタＯＴＲ１のゲートは第１ノードＮ１の電圧レベルによって制御される。
【０１１０】
セットパルスＳ＿ＰＬＳがハイレベルで活性化される間に、インバータＩ４は、セットパルスＳ＿ＰＬＳを反転させて第２出力トランジスタＯＴＲ２に印加する。これにより、第２出力トランジスタＯＴＲ２はターンオフされる。したがって、セットパルスＳ＿ＰＬＳが活性化される間に、第１ノードＮ１の電圧レベルに応答して、第１出力トランジスタＯＴＲ１はセット電流パルスＩ＿ＳＥＴを出力する。
【０１１１】
電流量制御部５３０の動作が、図５及び図７を参照してさらに詳細に説明される。出力されるセット電流パルスＩ＿ＳＥＴの電流量及び波形は、電流量制御部５３０によって制御される。
【０１１２】
電流量制御部５３０は、第１ノードＮ１と接地電圧ＶＳＳとの間に並列に連結される第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎを備える。第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎは、対応する第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎに応答して活性化されて、第１ノードＮ１の電圧レベルを順次に高める。
【０１１３】
第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎは、それぞれ複数個の負荷トランジスタＬＴＲを備える。第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎが備える負荷トランジスタＬＴＲの数は、順次に増加する。
【０１１４】
したがって、第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎが備える負荷トランジスタＬＴＲがターンオンされる場合、第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎの負荷の大きさが順次に大きくなる。
【０１１５】
第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎが順次にターンオンされれば、第１ノードＮ１の電圧レベルが順次に高くなる。これは、第１出力トランジスタＯＴＲ１のゲート電圧レベルが順次に高くなることを意味し、第１出力トランジスタＯＴＲ１が出力するセット電流パルスＩ＿ＳＥＴの電流量が次第に小さくなることを意味する。
【０１１６】
第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎがパルス発生部５１０から、図７のタイミング図に示されたように発生し、第１ないし第ｎ負荷部ＬＵ１、ＬＵ２、ＬＵ３〜ＬＵｎが対応する第１ないし第ｎ制御パルスＰ１、Ｐ２、Ｐ３〜Ｐｎを受信して活性化されれば、出力部５７０で出力されるセット電流パルスＩ＿ＳＥＴは、図３に示された波形と同様である。
【０１１７】
第ｎ負荷部ＬＵｎの負荷トランジスタＬＴＲの数を調節して、セット電流パルスＩ＿ＳＥＴの最小電流量が所定の基準電流量より多くなるように制御できる。基準電流量は、セット電流パルスＩ＿ＳＥＴが印加される相変化セルが結晶化され始める結晶化温度に前記相変化セルを維持する電流量である。
【０１１８】
第１負荷部ＬＵ１の負荷トランジスタＬＴＲの数を調節して、セット電流パルスＩ＿ＳＥＴの最大電流量が、前記相変化セルをセット抵抗状態にするために必要な最も大きい電流量と同様になるように調節できる。
【０１１９】
以上のように、図面と明細書で好適な実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できる。従って、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【０１２０】
本発明は、相変化メモリ装置のプログラミング方法及びプログラミングのための書き込みドライバ回路の構造に関するものであって、相変化メモリ装置の製造分野に利用できる。
【図面の簡単な説明】
【０１２１】
【図１】相変化物質にデータを書き込むための一般的な電流パルスを示す図面である。
【図２】相変化メモリセルに印加される電流変化による相変化セルの抵抗の変化を説明する図面である。
【図３】本発明の好適な実施形態による相変化メモリアレイに印加されるセット電流パルスを示す図面である。
【図４】図３のセット電流パルスを印加する場合、セルの欠陥状態を説明する図面である。
【図５】本発明の好適な他の実施形態による書き込みドライバ回路を説明する回路図である。
【図６】図５のパルス発生部の構造を説明する回路図である。
【図７】図５の書き込みドライバ回路の動作を説明するタイミング図である。
【符号の説明】
【０１２２】
５００  書き込みドライバ回路
５１０  パルス発生部
５２０  電流パルス制御部
５３０  電流量制御部
５４０  選択出力部
５５０  選択部
５６０  駆動部
５７０  出力部
【図１】
0004767559.tif 000002
【図２】
0004767559.tif 000003
【図３】
0004767559.tif 000004
【図４】
0004767559.tif 000005
【図５】
0004767559.tif 000006
【図６】
0004767559.tif 000007
【図７】
0004767559.tif 000008