(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された半導体素子と、
前記半導体素子及び前記半導体基板の上に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された第１電源系配線、第２電源系配線及び信号系配線を有する多層配線構造と、
前記第１及び第２電源系配線と前記信号系配線の上に形成される第２絶縁膜と、
前記第２絶縁膜の上に形成されて前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極と、
前記第１電極の上に形成される前記デカップリングキャパシタの第１誘電体膜と、
前記第１誘電体膜上に形成されて前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極と、
前記第１電極、前記第１誘電体膜及び前記第２電極を貫通する信号用開口と、
前記デカップリングキャパシタ上に形成された第３絶縁膜と、
前記第３絶縁膜に形成され且つ前記信号用開口内を通って前記信号用開口より狭く形成された信号用ホールと、
前記第３絶縁膜に形成され且つ前記信号用ホール内を通り前記信号系配線に電気的に接続される信号パッド電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記デカップリングキャパシタを覆う第３の絶縁膜と、
前記第３の絶縁膜上に形成されて前記第１電極に接続される第１電源パッド電極と、
前記第３の絶縁膜上に形成されて前記第２電極に接続される第２電源パッド電極とをさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記デカップリングキャパシタは、前記第２電極上に少なくとも１層交互に形成された第２誘電体膜と第３電極をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板に半導体素子を形成する工程と、
前記半導体素子及び前記半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に、第１電源系配線、第２電源系配線及び信号系配線を含む多層配線構造を形成する工程と、
前記多層配線の上に第２絶縁膜を形成する工程と、
前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極を前記第２絶縁膜の上に形成する工程と、
前記デカップリングキャパシタの酸化物からなる第１誘電体膜を５００℃以下の形成温度で前記第１電極の上に形成する工程と、
前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極を前記第１誘電体膜上に形成する工程と、
前記第２電極、第１誘電体膜及び第１電極をパターニングして、前記第２電極、第１誘電体膜及び第１電極を貫通する信号用開口を形成する工程と、
前記デカップリングキャパシタ及び前記信号用開口を覆う第３絶縁膜を形成する工程と、
前記第３絶縁膜をパターニングして、前記信号用開口内を通って前記信号用開口より狭く形成された信号用ホールを形成する工程と、
前記第３絶縁膜上に設けられ、前記信号用ホール内に埋め込まれた導体を介して前記信号系配線に電気的に接続された信号パッド電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、コンピュータや通信機器等に使用されて高周波で動作する集積回路とデカップリングキャパシタを備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高周波で駆動される半導体集積回路（ＬＳＩ）においては、スイッチングノイズによる誤動作を防ぐために、例えば図１に示すようにノイズを吸収するデカップリングキャパシタ１００を電源１０１に並列に接続して電源系のノイズインピーダンスを下げる方法が用いられている。その電源101 はＬＳＩ103 の半導体素子102 に接続されている。
【０００３】
要求される電源インピーダンスＺ0 は、次式（１）で表されている。但し、Ｖは駆動電圧、ｎはＬＳＩ当たりの素子数、Ｉはスイッチング電流、ｆは駆動周波数を示している。
Ｚ0 ∝Ｖ／ｎＩｆ        …（１）
従って、要求される電源インピーダンスＺ0 は、高集積化、低電圧化、高周波数化の進展により、急激に小さくなっている。
【０００４】
これに対し、デカップリングキャパシタが接続されているＬＳＩの電源系のインピーダンスＺ1 は、次式（２）で表される。但し、Ｌは電源系のインダクタンス、Ｃは電源系の容量、Ｒは電源系の直流抵抗を示している。
Ｚ1 ＝２πｆＬ＋（１／２πｆＣ）＋Ｒ      …（２）
従って、電源系のインピーダンスＺ1 を低くするためには、デカップリングキャパシタの低インダクタンス化と大容量化が必要となる。
【０００５】
デカップリングキャパシタの大幅な大容量化、低インダクタンス化の要求に対応するために、例えばＬＳＩチップの周辺にデカップリングキャパシタを多数個配列する方法が一般に採られている。しかし、ＬＳＩの動作周波数が百MHz 以上まで高くなると、デカップリングキャパシタ接続用配線のインダクタンス成分が大きく影響してくるので、図２に示すように、セラミック配線基板104 上においてデカップリングキャパシタ100 をＬＳＩ 103の近くに配置する必要がある。
【０００６】
以上のような背景の下で、デカップリングキャパシタの低インダクタンス化を狙って、図３に示すように高誘電率材料を有するキャパシタ110 をＬＳＩチップ111 に内蔵させることが考えられている。キャパシタ内蔵の半導体装置は、例えば日経エレクトロニクス No.581, 1993, pp.77-87 に記載されている。
また、キャパシタの低インダクタンス化を狙って、半導体チップが実装されるセラミック配線基板にキャパシタを内蔵することが、例えば特開平８−２１３７６０号公報に記載されている。
【０００７】
【発明が解決しようとする課題】
ところで、図３に示したキャパシタ110 は、ＭＯＳＦＥＴ112 の側方に形成されているので、キャパシタ110 の面積が広くなるほど素子形成面積が狭くなり、半導体装置の集積度が低下してしまう。なお、図３において符号113 は半導体基板、114a〜114cは配線、115a〜115eは絶縁膜、116 はパッド電極を示している。
【０００８】
また、ＭＯＳＦＥＴ112 を覆っている絶縁膜115aの上に酸化物高誘電体を取り入れたキャパシタ110 を形成する場合には、キャパシタ110 の上で多層の絶縁膜115a〜115eを形成する毎に、酸化物高誘電体の酸素抜けを防止するための工程を加える必要があり、製造コストが高くなり、歩留まりが落ちる。また、キャパシタ110 の領域を狭くすることになれば、十分な容量が得られなくなる。
【０００９】
また、図２に示したように、配線基板104 内にキャパシタを内蔵する場合にはセラミック配線基板104 の製造コストの低減が難しくなるばかりでなく、キャパシタを半導体装置に内蔵する場合に比べてインダクタンス成分が大きくなり、半導体装置の高周波化に限界がある等の問題がある。さらに、セラミック配線基板内では、大面積大容量のキャパシタ形成の信頼性が確保しにくい。
【００１０】
本発明の目的は、高駆動周波数のＬＳＩの電源ノイズの低減に有効であり、大容量のキャパシタの内蔵が可能な半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記した課題は、半導体基板に形成された半導体素子と、前記半導体素子及び前記半導体基板の上に形成された第１絶縁膜と、前記第１絶縁膜の上に形成された第１電源系配線、第２電源系配線及び信号系配線を有する多層配線構造と、前記第１及び第２電源系配線と前記信号系配線の上に形成される第２絶縁膜と、前記第２絶縁膜の上に形成されて前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極と、前記第１電極の上に形成される前記デカップリングキャパシタの第１誘電体膜と、前記第１誘電体膜上に形成されて前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極と、前記第１電極、前記第１誘電体膜及び前記第２電極を貫通する信号用開口と、前記デカップリングキャパシタ上に形成された第３絶縁膜と、前記第３絶縁膜に形成され且つ前記信号用開口内を通って前記信号用開口より狭く形成された信号用ホールと、前記第３絶縁膜に形成され且つ前記信号用ホール内を通り前記信号系配線に電気的に接続される信号パッド電極と、を有することを特徴とする半導体装置により解決される。
【００１２】
また、上記した課題は、半導体基板に半導体素子を形成する工程と、前記半導体素子及び前記半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に、第１電源系配線、第２電源系配線及び信号系配線を含む多層配線構造を形成する工程と、前記多層配線の上に第２絶縁膜を形成する工程と、前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極を前記第２絶縁膜の上に形成する工程と、前記デカップリングキャパシタの酸化物からなる第１誘電体膜を５００℃以下の形成温度で前記第１電極の上に形成する工程と、前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極を前記第１誘電体膜上に形成する工程と、前記第２電極、第１誘電体膜及び第１電極をパターニングして、前記第２電極、第１誘電体膜及び第１電極を貫通する信号用開口を形成する工程と、前記デカップリングキャパシタ及び前記信号用開口を覆う第３絶縁膜を形成する工程と、前記第３絶縁膜をパターニングして、前記信号用開口内を通って前記信号用開口より狭く形成された信号用ホールを形成する工程と、前記第３絶縁膜上に設けられ、前記信号用ホール内に埋め込まれた導体を介して前記信号系配線に電気的に接続された信号パッド電極を形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決される。
【００１３】
次に、本発明の作用について説明する。
本発明によれば、半導体基板上の多層配線構造のさらに上にデカップリングキャパシタを形成するようにしている。
これにより、半導体素子や配線の微細化、高集積化に影響を及ぼさずに、最大でＬＳＩチップのほぼ一面全体にデカップリングキャパシタを形成することが可能になって、デカップリングキャパシタの大容量化が可能である。
【００１４】
また、デカップリングキャパシタはＬＳＩチップ内に作成されているために、デカップリングキャパシタと半導体素子又は配線とを接続する距離が短くなってインダクタンス成分が小さくなり、ＬＳＩの電源ノイズの低減に有効である。
さらに、デカップリングキャパシタを構成する一方の電極を定電位、例えば接地電位とすることにより、キャパシタ下方の多層配線や半導体素子への不要な電磁波、不要な信号を遮蔽することが可能になり、半導体装置の誤動作を防止できる。
【００１５】
本発明では、多層配線構造の上にデカップリングキャパシタを形成するようにしたので、デカップリングキャパシタの誘電体膜を構成する例えば高誘電体が還元ガスに晒される場面が少なくなってキャパシタの劣化が防止される。
また、デカップリングキャパシタの形成は、半導体装置の形成で採用される成膜方法やパターニング方法を採用するために、歩留まりは良好である。
【００１６】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図４〜図７は、本発明の第１実施形態に係る半導体集積回路装置の製造工程を示す断面図である。
【００１７】
まず、図４(a) に示す構造となるまでの工程を説明する。
例えば８インチ径のｐ型のシリコン（半導体）基板１の表面に、複数の活性領域を囲む素子分離絶縁膜２をＬＯＣＯＳ法等によって形成する。続いて、シリコン基板１の活性領域で、基板表面にゲート絶縁膜３を介してゲート電極４を形成する。さらに、ゲート電極４の両側のシリコン基板１にｎ型の不純物イオンを注入することによりソース／ドレインとなる不純物拡散層５ｓ，５ｄを形成する。それらの不純物拡散層５ｓ，５ｄ、ゲート電極４等によってＭＯＳトランジスタ６が構成される。
【００１８】
そのようなＭＯＳトランジスタ６をシリコン基板１に複数形成し、ＭＯＳトランジスタ６と素子分離絶縁膜２を覆う第１の層間絶縁膜７をした後に、第１の層間絶縁膜７の表面を化学機械研磨（ＣＭＰ）法によって平坦化する。
続いて、第１の層間絶縁膜７の上に第２及び第３の層間絶縁膜９，１１を形成する。第１及び第２の層間絶縁膜７，９のそれぞれの上には、それぞれ第１層目、第２層目の配線８，１０を例えばダマシン法により形成する。それらの配線８，１０を銅膜から構成する場合には、銅膜の下にはチタン、窒化タンタルのようなバリアメタルを形成し、また、銅膜の上には窒化シリコンを形成する。
【００１９】
第１、第２及び第３の層間絶縁膜７，９，１１として、例えばＣＶＤ法によってシリコン酸化膜（SiO2）を形成する。
さらに、第３の層間絶縁膜１１上に酸化シリコンよりなる絶縁膜１２を形成した後に、ダマシン法により絶縁膜１２内に第３層目の配線を形成する。即ち、絶縁膜１２に配線溝を形成してその内にバリアメタルと銅膜を形成する。そして、バリアメタルと銅膜をＣＭＰ法により研磨して第３の層間絶縁膜１１表面から除去して、配線溝内に残されたバリアメタルと銅膜を第３層目の配線とする。
【００２０】
第３層目の配線としては、ＭＯＳトランジスタ７から構成される回路に接続されるプラス電源配線１３ａ及びマイナス電源配線１３ｂと、そのような回路に接続される複数の信号配線１３ｃがある。
なお、ＭＯＳトランジスタ６、第１層目の配線８、第２層目の配線１１、第３層目の配線１３ａ〜１３ｃはそれぞれ図示しないコンタクトホールを通して互いに電気的に接続されている。
【００２１】
次に、図４(b) に示すように、第３層目の配線１３ａ〜１３ｃを覆う第４の層間絶縁膜１４として、シリコン酸化膜を形成した後に、第４の層間絶縁膜１４の表面をＣＭＰ法により平坦化する。続いて、第４の層間絶縁膜１４をパターニングしてプラス電源配線１３ａとマイナス電源配線１３ｂと信号配線１３ｃのそれぞれの上に第１〜第３のビアホール１４ａ〜１４ｃを形成する。この場合、ビアホール１４ａ〜１４ｃのピッチを例えば１５０μｍ程度とする。
【００２２】
次に、第１〜第３のビアホール１４ａ〜１４ｃと第４の層間絶縁膜１４の上に窒化タンタル膜と銅膜を順に形成した後に、それらの窒化タンタルと銅膜をＣＭＰ法により研磨して第４の層間絶縁膜１４の上から除去する。そして、図５(a) に示すように、第１〜第３のビアホール１４ａ〜１４ｃ内に残された窒化タンタル膜と銅膜を最上層のビア１５ａ〜１５ｃとする。
【００２３】
この後に、水素プラズマによって、第４の層間絶縁膜１４とビア１５ａ〜１５ｃの表面を清浄にする。
次に、図５(b) に示すような構造を形成するまでの工程を説明する。
まず、第４の層間絶縁膜１４とビア１５ａ〜１５ｃの上に、膜厚５０ｎｍのチタン膜と膜厚１５０ｎｍのプラチナ（Pt）膜を第１の導電膜１６としてＲＦマグネトロンスパッタ法により順に形成する。
【００２４】
続いて、ＲＦマグネトロンスパッタ法によりＢＳＴ((Ba0.5Sr0.5)TiO3)のような高誘電体材料よりなる誘電体膜１７を第１の導電膜１６の上に形成する。ＢＳＴの形成条件は、ＢＳＴターゲットを真空チャンバ内に置き、その真空チャンバ内にアルゴン(Ar)を２０sccm、酸素(O2)を２０sccmの流量で導入し、真空チャンバ内の電極間の高周波パワーを１２００Ｗとし、真空チャンバ内の圧力を２０mTorr とし、基板温度を４００℃とする。このような条件では、圧力が２０mTorr と一般的なスパッタ条件よりも低いために、スパッタ粒子が基板に到達する際のエネルギーが高い。このため、基板温度を低くしてもＢＳＴの結晶性が良くなる。
【００２５】
誘電体膜１７として使用したＢＳＴは高誘電率、低損失、高耐圧、安定性、高周波数特性等において優れている。ＢＳＴの代わりに、BaZrTiO3、BaTiSnO3  等のBaTiO3系、或いは、ＰＭＮ−ＰＴ(PbMnNbO3-PbTiO3) のようなPb系などのペロブスカイト酸化物を用いてもよい。なお、誘電体膜１７としては、高誘電体材料に限られるものではなく、一般的な誘電体材料であってもよい。
【００２６】
さらに続いて、誘電体膜１７の上に、膜厚１５０ｎｍのPt膜を第２の導電膜１８としてＲＦマグネトロンスパッタ法により形成する。
そのような第２の導電膜１８，誘電体膜１７及び第１の導電膜１６は大気に開放されずに、連続して形成されることが望ましい。
この後に、シリコン基板１を酸素雰囲気中に置いて、第２の導電膜１８を通して誘電体膜１７を加熱して第２の導電膜１８の結晶性を高める。
【００２７】
次に、図６(a) に示すように、第２の導電膜１８と誘電体膜１７をフォトリソグラフィー法によりパターニングすることにより、第２の導電膜１８をキャパシタ１９の上部電極の形状にするとともに、誘電体膜１７をキャパシタ１９の誘電体膜の形状にする。このパターニングの際には、同時に、第１〜第３のビア１５ａ〜１５ｃの上とその周辺領域で第１の導電膜１６を露出する第１〜第３の開口１９ａ〜１９ｃを形成する。
【００２８】
続いて、図６(b) に示すように、第１の導電膜１６をフォトリソグラフィー法によりパターニングすることにより、キャパシタ１９の下部電極の形状となし、同時に、第２、第３のビア１５ｂ、１５ｃが露出するまで第２、第３の開口１９ｂ、１９ｃを深くする。このパターニングの際には、第１の導電膜１６は第１のビア１５ａに接続した状態にする。
【００２９】
この後、エッチングにより劣化した誘電体膜１７の結晶性を回復するために、第２の導電膜１８を通して誘電体膜１７を酸素アニールする。
次に、図７(a) に示す構造になるまでの工程を説明する。
まず、キャパシタ１９及び第１〜第３のビア１５ａ〜１５ｃ及び第４の層間絶縁膜１４の上にポリイミドよりなる絶縁性の表面保護膜２０を形成する。
【００３０】
続いて、表面保護膜２０をパターニングして第１〜第３の開口１９ａ〜１９ｃのそれぞれの中を通ってそれより小径の第１〜第３のホール２０ａ〜２０ｃを形成するとともに、第２のビア１５ｂの周辺で第２の導電膜１８の一部を露出する第４のホール２０ｄを形成する。
次に、表面保護膜２０の上と第１〜第４のホール２０ａ〜２０ｄの中にチタン膜、ニッケル膜、金膜を順に形成した後に、これらの金属膜をパターニングして図７(b) に示すようなプラスパッド電極２１ａ、マイナスパッド電極２１ｂ、信号パッド電極２１ｃを形成する。
【００３１】
プラスパッド電極２１ａは、第１のホール２０ａを通して第１の導電膜１６に接続され、これにより第１のビア１５ａとプラス電源配線１３ａに電気的に接続される。また、マイナスパッド電極２１ｂは、第２のホール２０ｂを通して第２のビア１５ｂに接続されてマイナス電源配線１３ｂに電気的に接続されるとともに、第４のホール２０ｄを通して第２の導電膜１８に接続される。さらに、信号パッド電極２１ｃは、第３のホール２０ｃを通して第３のビア１５ｃに接続されて信号配線１３ｃに電気的に接続される。
【００３２】
プラスパッド電極２１ａ、マイナスパッド電極２１ｂ、信号パッド電極２１ｃの配置関係は、図８に示すようになる。図８のＩ−Ｉ線断面を示すと図７(b) のようになる。
その後に、プラスパッド電極２１ａ、マイナスパッド電極２１ｂ、信号パッド電極２１ｃの上に半田バンプ（不図示）を形成し、さらにダイシングソーによりシリコン基板１を各ＬＳＩ回路毎に切断して、複数のＬＳＩチップを得る。
【００３３】
なお、上記した第１〜第４の層間絶縁膜７，９，１１，１４として、SiO2の他に、ＰＳＧ、SiON等の絶縁材料を適用してもよい。また、キャパシタ１９は、図９(a) に示すように、ＬＳＩチップの全体に一体的に形成されてもよいし、図９(b) に示すように、ＬＳＩチップ内で複数に分割された形状であってもよい。さらに、上記した構造では、デカップリングキャパシタ１９の下に３層構造の配線を形成しているが、さらに層数の多い多層配線構造を採用してもよい。
【００３４】
以上のような構造の半導体装置においては、多層構造の配線８，１０，１３ａ〜１３ｃとパッド電極２１ａ〜１２ｃとの間にデカップリング用のキャパシタ１９が形成されているので、キャパシタ１９の上に形成する絶縁膜が表面保護膜２０の１層、多くても２層程度なので、キャパシタ１９の誘電体膜１９を構成する高誘電体が還元ガスに晒される工程が大幅に低減する。即ち、高誘電体の酸素抜けを改善するための酸素プラズマ処理が従来よりも少なくなる。
【００３５】
しかも、ＭＯＳトランジスタ６、配線８，１０等の微細化に影響されず、最大で、ホール２０ａ〜２０ｄを除くＬＳＩチップのほぼ全体に形成することが可能になって、キャパシタ１９の容量が大きくなる。また、ＭＯＳトランジスタ７のような半導体素子の微細化、高集積化を妨げることもない。
さらに、キャパシタ１９はＬＳＩチップに形成されているために、キャパシタ１９とＭＯＳトランジスタ６や配線８，１０とを接続する距離は短くなって、インダクタンス成分が小さくなり、高周波化に適応することができる。しかも、キャパシタ１９の形成は、半導体装置の形成で採用される成膜方法やパターニング方法を採用するために、歩留まりは良好である。
【００３６】
ところで、キャパシタ１９の誘電体膜１７を高誘電体材料から形成するために、ＥＣＲスパッタ法、ヘリコン波スパッタ法、ＭＯＣＶＤ法、レーザアブレーション、ゾルゲル、イオンビームデポジションなどでもよいが、本実施形態では、好ましい方法として、ＲＦマグネトロンスパッタ法を用いている。ＲＦマグネトロンスパッタ法によれば、４００℃程度の低い基板温度で十分に高い誘電率の誘電体膜１７の形成が可能になり、誘電体膜１７の下方に形成されたＭＯＳトランジスタ６、多層構造の配線８，１０に加熱による悪影響を及ぼすことはない。
【００３７】
また、キャパシタ１９の上部電極を構成する第２の導電膜１８を接地することによって、その下方の多層配線への不要な電磁波や信号を遮蔽することが可能になり、半導体装置の誤動作を防止できる。
ところで、本実施形態の構造のキャパシタ１９を採用した１０mm角の第１のＬＳＩを試作した。そのキャパシタ１９の上部電極（第２の導電膜１８）と下部電極（第１の導電膜１６）の間の容量は１μＦ／cm2 であった。そして、第１のＬＳＩの駆動周波数を２００MHz として電源インピーダンスを測定した。
【００３８】
一方、キャパシタ１９を有しない第２のＬＳＩを作製し、第２のＬＳＩの電源系統に外付けで１μＦ／cm2 のキャパシタを接続した。そして、第２のＬＳＩの駆動周波数を２００MHz として電源インピーダンスを測定した。
この結果、キャパシタ１９を内蔵した第１のＬＳＩの電源インピーダンスは、外部のキャパシタが接続された第２のＬＳＩの電源インピーダンスの約１／５０となった。また、第１のＬＳＩと第２のＬＳＩをそれぞれ１ＧＨｚで駆動した際のノイズレベルを比較したところ、第１のＬＳＩのノイズレベルは第２のＬＳＩのノイズレベルに比べて１／１０以下になった。さらに、セラミック基板上で、第１のＬＳＩの実装面積は、第２のＬＳＩと外付けキャパシタの実装面積の約半分となった。
（第２の実施の形態）
第１の実施の形態の半導体装置は、１層の誘電体を２層の導電体で挟んだ構造のキャパシタを有しているが、さらに容量を増やしたい場合には、導電体膜と誘電体膜を交互に複数形成した構造のキャパシタを採用してもよい。そこで、以下に、３層の導電体膜のそれぞれの間に誘電体膜を挟んだ構造のキャパシタの形成工程について図１０〜図１４を参照して説明する。なお、図１０〜図１４において、図５(a) で示したと同じ符号は同じ要素を示している。
【００３９】
まず、図１０(a) に示す構造を形成する。その構造の形成工程は、第１実施形態の図５(a) と同様であり、その詳細は省略する。
次に、図１０(b) に示すように、チタンとPtの二層構造よりなる第１の導電膜２３をＲＦスパッタ法により形成した後に、第１の導電膜２３をパターニングして第２のビア１５ｂの上に第１の開口３１を形成する。第１の開口３１は、第２のビア１５ｂよりも広く形成される。
【００４０】
続いて、図１１(a) に示すように、第１の開口３１の中と第１の導電膜２３の上に、膜厚１００ｎｍの第１の誘電体膜２４と膜厚１５０ｎｍの第２の導電膜２５を順に形成する。第１の誘電体膜２４は、第１実施形態で示した強誘電体材料を採用し、その強誘電体材料の形成方法としてはＲＦスパッタ法を採用することが望ましい。また、第２の導電膜２５として、例えばチタンとPtの二層構造をＲＦスパッタ法により形成する。なお、第１の誘電体膜２４と第２の導電膜２５は大気に晒さずに連続的に形成する。
【００４１】
次に、図１１(b) に示すように、第２の導電膜２５と第１の誘電体膜２４をフォトリソグラフィー法により順次パターニングすることにより、第１、第３のビア１５ａ, １５ｃの上方にそれぞれ第２、第３の開口３２，３３を形成するとともに、第１の開口３１の中を通って第１の開口よりも狭い第１のホール３４を形成してそこから第２のビア１５ｂを露出させる。この後に、第１の誘電体膜２４を酸素アニールすることにより、その膜質を改善する。
【００４２】
これに続いて、図１２(a) に示すように、第１の導電膜２３をフォトリソグラフィー法によりパターニングすることにより、第３の開口３３をさらに深くして第３のビア１５ｃを露出させる。
次に、図１２(b) に示すように、第２の誘電体膜２６と第３の導電膜２７を、第２，第３の開口３２，３３の中と第１のホール３４の中と第２の導電膜２５の上に順に形成する。第２の誘電体膜２６として、第１の誘電体膜２４と同じ体材料を採用し、同じ方法により形成する。第３の導電膜２７として、第２の導電膜と同じ材料を採用し、同じ方法により形成する。第２の誘電体膜２６と第３の導電膜２７は大気に晒さずに連続的に形成する。
【００４３】
その後に、図１３(a) に示すように、第３の導電膜２７と第２の誘電体膜２６をフォトリソグラフィー法によりパターニングすることにより、第１のホール３４と第３の開口３３を上方に且つ広く延ばして第１のホール３４と第３の開口３３からそれぞれ第２及び第３のビア１５ｂ、１５ｃを露出させ、同時に、第２の開口３２の中にそれよりも狭い第２のホール３５を形成する。この後に、第１及び第２の誘電体膜２４，２６を酸素アニールすることにより、それらの膜質を改善する。
【００４４】
なお、第１〜第３の導電膜２３，２４，２７、第１及び第２の誘電体膜２４，２６をパターニングする際には、開口やホールを形成するだけでなく、それぞれの膜をキャパシタ形状に整形する。
以上のようなパターニングを終えた後に、ポリイミドなどの絶縁材料よりなる表面保護膜２８を形成する。その後に、図１４(a) に示すように、表面保護膜２８をフォトリソグラフィー法によりパターニングすることにより、第１及び第２のホール３４，３５を上に延ばすとともに、第３の開口３１の中にそれよりも狭い第３のホール３６を形成する。これにより、第１のホール３４内では第２のビア１５ｂと第２の導電膜２５が露出し、また、第２のホール３５内では第１の導電膜２３と第３の導電膜２７を露出させ、さらに第３のホール３６では第３のビア１５ｃを露出させる。
【００４５】
次に、表面保護膜２８の上と第１〜第３のホール３４〜３６の中にチタン膜、ニッケル膜、金膜を順に形成した後に、これらの金属膜をパターニングして図１４(b) に示すようなプラスパッド電極３７ａ、マイナスパッド電極３７ｂ、信号パッド電極３７ｃを形成する。
プラスパッド電極３７ａは、第２のホール３５を通して第１の導電膜２３と第３の導電膜２７に接続されて第１のビア１５ａとプラス電源配線１３ａに電気的に接続される。また、マイナスパッド電極３７ｂは、第１のホール３４を通して第２の導電膜２５と第２のビア１５ｂに接続されてマイナス電源配線１３ｂに電気的に接続される。さらに、信号パッド電極３７ｃは、第３のホール３６を通して第３のビア１５ｃに接続されて信号配線１３ｃに電気的に接続される。即ち、第１〜第３の導電膜２３、２５，２７はそれぞれキャパシタの電極となる。
【００４６】
なお、プラスパッド電極３７ａ、マイナスパッド電極３７ｂ及び信号パッド電極３７ｃの配置は、図８とほぼ同じになる。
これにより、図１４(b) に示すように、第２の電極２５の上と下にそれぞれデカップリング用の上側のキャパシタ２９ａと下側のキャパシタ２９ｂが形成される。そして、上側のキャパシタ２９ａと下側のキャパシタ２９ｂは、プラスパッド電極３７ａとマイナスパッド電極３７ｂによって並列に接続されるので、第４の層間絶縁膜１４の上に存在するキャパシタの容量は、第１実施形態のキャパシタの容量の約２倍となる。
【００４７】
この実施形態においても、第１実施形態と同様に、ＬＳＩチップに搭載されるキャパシタの容量は従来よりも大きくなり、またキャパシタを構成する高誘電体材料の還元による劣化が抑制され、さらにＭＯＳトランジスタ６等の高集積化を妨げることはない。しかも、多層配線構造はキャパシタの下に存在するので、配線構造を形成する毎にキャパシタの酸化物誘電体膜を酸素アニールする必要が無くなる。
【００４８】
なお、図１４(b) では２のキャパシタ２９ａ，２９ｂを示しているが、導電膜と誘電体膜を交互に複数層形成して３つ以上のキャパシタを重ねて形成してもよい。また、キャパシタ２９ａ，２９ｂのプラス電源配線１３ａとマイナス電源配線１３ｂへの接続を逆にして、最上の導電膜２７をアース電位としてもよい。
ところで、上記した２つの実施形態において、デカップリングキャパシタ１９，２９ａ、２９ｂの上にさらに配線を形成したり、その配線の上に同じような構造の上側のキャパシタを形成してもよい。或いは、上記デカップリングキャパシタ１９，２９ａ、２９ｂの他に、多層配線の下又はその中に上記デカップリングキャパシタより容量の小さい他のデカップリングキャパシタを形成してもよい。
【００４９】
なお、多層配線層の上に形成したキャパシタを、デカップリング用ではなく、ＦｅＲＡＭ、ＤＲＡＭ等のメモリセルのキャパシタに用いてもよい。ＦｅＲＡＭ用のキャパシタの誘電体膜には、ＰＺＴ、ＰＬＺＴ等の強誘電体材料が使用される。
（付記１）半導体基板に形成された半導体素子と、
前記半導体素子及び前記半導体基板の上に形成された第１絶縁膜と、
前記第１絶縁膜の上に形成された第１電源系配線、第２電源系配線及び信号系配線を有する多層配線構造と、
前記第１及び第２電源系配線と前記信号系配線の上に形成される第２絶縁膜と、
前記第２絶縁膜の上に形成されて前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極と、
前記第１電極の上に形成される前記デカップリングキャパシタの第１誘電体膜と、
前記第１誘電体膜上に形成されて前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極と
を有することを特徴とする半導体装置。
（付記２）前記デカップリングキャパシタは、前記半導体基板の上方の全体又は一部に形成されているか、前記半導体基板の上方で分割されて形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記第１誘電体膜は、ペロブスカイト酸化物であることを特徴とする付記１に記載の半導体装置。
（付記４）前記第１誘電体膜は、BaTiO3系、Pb系の酸化物であることを特徴とする付記１に記載の半導体装置。
（付記５）前記第１電極、前記第１誘電体膜及び前記第２電極を貫通する信号用開口と、
前記デカップリングキャパシタ上に形成された第３絶縁膜と、
前記第３絶縁膜に形成され且つ前記信号用開口内を通って前記信号用開口より狭く形成された信号用ホールと、
前記第３絶縁膜に形成され且つ前記信号用ホール内を通り前記信号系配線に電気的に接続される信号パッド電極をさらに有することを特徴とする付記１に記載の半導体装置。
（付記６）前記デカップリングキャパシタを覆う第３の絶縁膜と、
前記第３の絶縁膜上に形成されて前記第１電極に接続される第１電源パッド電極と、
前記第３の絶縁膜上に形成されて前記第２電極に接続される第２電源パッド電極と
をさらに有することを特徴とする付記１に記載の半導体装置。
（付記７）前記デカップリングキャパシタは、前記第２電極上に少なくとも１層交互に形成された第２誘電体膜と第３電極をさらに有することを特徴とする付記１に記載の半導体装置。
（付記８）前記第２誘電体膜は前記第１誘電体膜と同じ材料から構成されていることを特徴とする付記７に記載の半導体装置。
（付記９）前記第１、第２及び第３電極と前記第１及び第２誘電体膜とを貫通する信号用開口と、
前記デカップリングキャパシタ上に形成された第３絶縁膜と、
前記第３絶縁膜上に形成され且つ前記信号用開口内を通り前記信号用開口より狭く形成された信号用ホールと、
前記第３絶縁膜上に形成され且つ前記信号用ホール内を通り前記信号系配線に電気的に接続される信号パッド電極と
をさらに有することを特徴とする付記７に記載の半導体装置。
（付記１０）前記デカップリングキャパシタを覆う第３の絶縁膜と、
前記第３絶縁膜上に形成されて前記第１及び前記第３電極と前記第１電源配線に電気的に接続される第１電源パッド電極と、
前記第３絶縁膜上に形成されて前記第２電極と前記第２電源配線に電気的に接続される第２電源パッドと
をさらに有することを特徴とする付記７に記載の半導体装置。
（付記１１）前記デカップリングキャパシタの上に絶縁膜を介して上側の配線が形成されていることを特徴とする付記１又は付記７に記載の半導体装置。
（付記１２）半導体基板に半導体素子を形成する工程と、
前記半導体素子及び前記半導体基板の上に第１絶縁膜を形成する工程と、
前記記第１絶縁膜の上に、第１電源系配線、第２電源系配線及び信号系配線を含む多層配線構造を形成する工程と、
前記多層配線の上に第２絶縁膜を形成する工程と、
前記第１電源系配線に電気的に接続されるデカップリングキャパシタの第１電極を前記第２絶縁膜の上に形成する工程と、
前記デカップリングキャパシタの酸化物からなる第１誘電体膜を５００℃以下の形成温度で前記第１電極の上に形成する工程と、
前記第２電源系配線に電気的に接続される前記デカップリングキャパシタの第２電極を前記第１誘電体膜上に形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１３）前記第２電極の上には、さらに第２誘電体膜と第３電極を少なくとも１層交互に形成する工程を有することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記第２誘電体膜は、前記第１誘電体膜と同じ材料から形成するｋとを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１５）前記第１電極、前記第１誘電体膜、第２電極は大気に晒さずに連続的に形成されることを特徴とする付記１２に記載の半導体装置の製造方法。
【００５０】
【発明の効果】
以上述べたように本発明によれば、半導体基板上の多層配線構造のさらに上にデカップリングキャパシタを形成するようにしているので、半導体素子や配線の微細化、高集積化に影響を及ぼさずに、最大でＬＳＩチップのほぼ一面全体にデカップリングキャパシタを形成することが可能になって、ＬＳＩ内蔵のデカップリングキャパシタを従来よりも大きくすることができる。
【００５１】
また、デカップリングキャパシタはＬＳＩチップ内に作成されているために、デカップリングキャパシタと半導体素子又は配線とを接続する距離が短くなってインダクタンス成分が小さくなり、ＬＳＩの電源ノイズを有効に低減できる。
本発明では、多層配線構造の上にデカップリングキャパシタを形成するようにしたので、デカップリングキャパシタの誘電体膜を構成する例えば高誘電体が還元ガスに晒される場面が少なくなってキャパシタの劣化を防止できる。
【図面の簡単な説明】
【図１】図１は、デカップリングキャパシタの接続例を示す回路構成図である。
【図２】図２は、ＬＳＩチップとデカップリングキャパシタの一般的な配置を示す側面図である。
【図３】図３は、キャパシタを内蔵した従来の半導体装置を示す断面図である。
【図４】図４(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図５】図５(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図６】図６(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図７】図７(a),(b) は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置のパッド電極の配置を示す平面図である。
【図９】図９は、本発明の第１実施形態の半導体装置に係る半導体装置内のキャパシタの形成位置を示す平面図である。
【図１０】図１０(a),(b) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１１】図１１(a),(b) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１２】図１２(a),(b) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１３】図１３(a),(b) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１４】図１４(a),(b) は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５ｓ，５ｄ…不純物拡散層、６…ＭＯＳトランジスタ、７、９，１１，１４…層間絶縁膜、１２…絶縁膜、１３ａ…プラス電源配線、１３ｂ…マイナス電源配線、１３ｃ…信号配線、１４ａ〜１４ｃ…ビアホール、１５ａ〜１５ｃ…ビア、１６，１８…導電膜、１７…誘電体膜、１９ａ〜１９ｃ…開口、２０…表面保護膜、２０ａ〜２０ｃ…ホール、２１ａ…プラスパッド電極、２１ｂ…マイナスパッド電極、２１ｃ…信号パッド電極、２３，２５，２７…導電膜、２４，２６…誘電体膜、２８…表面保護膜、２９ａ，２９ｂ…キャパシタ、３１，３２，３３…開口、３４，３５，３６…ホール、３７ａ…プラスパッド電極、３７ｂ…マイナスパッド電極、３７ｃ…信号パッド電極。
【図１】
0004795521.tif 000002
【図２】
0004795521.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004795521.tif 000009
【図９】
0004795521.tif 000010
【図１０】
0004795521.tif 000011
【図１１】
0004795521.tif 000012
【図１２】
0004795521.tif 000013
【図１３】
0004795521.tif 000014
【図１４】
0004795521.tif 000015