(57)【特許請求の範囲】
【請求項１】
基板上にＩＴＯを主成分とするＩＴＯ膜を形成する工程と、前記ＩＴＯ膜にモリブデンクロムを主成分とするモリブデンクロム膜を積層する工程と、これらモリブデンクロム膜及びＩＴＯ膜をパターニングすることにより、ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程とを備えたパターン形成方法であって、
前記ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程が、前記モリブデンクロム膜上にレジスト膜を形成する工程と、前記レジスト膜を形成する工程終了後、前記モリブデンクロム膜及びＩＴＯ膜を塩素及び酸素を含有する混合ガスでドライエッチングするエッチング工程とを備え、
前記エッチング工程は、前記ＩＴＯ膜の端部が前記モリブデンクロム膜の端部より外側に突出するよう前記モリブデンクロム膜及びＩＴＯ膜をエッチングする工程である
ことを特徴とするパターン形成方法。
【請求項２】
基板上にＩＴＯを主成分とするＩＴＯ膜を形成する工程と、前記ＩＴＯ膜にモリブデンクロムを主成分とするモリブデンクロム膜を積層する工程と、これらモリブデンクロム膜及びＩＴＯ膜をパターニングすることにより、ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程とを備えたパターン形成方法であって、
前記ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程が、前記モリブデンクロム膜上にレジスト膜を形成する工程と、前記レジスト膜を形成する工程終了後、前記モリブデンクロム膜を燐酸、硝酸、及び水を含有する混合液を用いてウエットエッチングし、その後、前記ＩＴＯ膜を塩素を主成分とするガスを用いてドライエッチングするエッチング工程を備え、
前記エッチング工程は、前記ＩＴＯ膜の端部が前記モリブデンクロム膜の端部より外側に突出するよう前記モリブデンクロム膜及びＩＴＯ膜をエッチングする工程である
ことを特徴とするパターン形成方法。
【請求項３】
基板上にＩＴＯを主成分とするＩＴＯ膜を形成する工程と、前記ＩＴＯ膜にモリブデンクロムを主成分とするモリブデンクロム膜を積層する工程と、これらモリブデンクロム膜及びＩＴＯ膜をパターニングすることにより、ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程とを備えたパターン形成方法であって、
前記ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程が、前記モリブデンクロム膜上にレジスト膜を形成する工程と、前記レジスト膜を形成する工程終了後、前記モリブデンクロム膜を燐酸、硝酸、及び水を含有する混合液を用いてウエットエッチングし、前記ＩＴＯ膜を塩酸を用いてウエットエッチングし、その後、前記モリブデンクロム膜を燐酸、硝酸、及び水を含有する混合液を用いて再度ウエットエッチングするエッチング工程を備え、
前記エッチング工程は、前記ＩＴＯ膜の端部が前記モリブデンクロム膜の端部より外側に突出するよう前記モリブデンクロム膜及びＩＴＯ膜をエッチングする工程である
ことを特徴とするパターン形成方法。
【請求項４】
前記ＩＴＯ膜が、５００Å以下の膜厚を有することを特徴とする請求項１ないし請求項３のいずれかに記載のパターン形成方法。
【請求項５】
前記エッチング工程は、前記ＩＴＯ膜および前記モリブデンクロム膜のそれぞれの端部が、前記基板に対して垂直に形成されるよう前記モリブデンクロム膜及びＩＴＯ膜をエッチングする工程であることを特徴とする請求項１ないし請求項４のいずれかに記載のパターン形成方法。
【請求項６】
前記エッチング工程は、前記ＩＴＯ膜および前記モリブデンクロム膜のそれぞれの端部が、前記基板に対して斜めに形成されるよう前記モリブデンクロム膜及びＩＴＯ膜をエッチングする工程であることを特徴とする請求項１ないし請求項４のいずれかに記載のパターン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ソース電極、ドレイン電極、及びソースバスのパターンを形成するパターン形成方法に関する。
【０００２】
【従来の技術】
近年、液晶を用いたノートパソコン等の液晶表示装置に、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｇｉｓｔｏｒ）が積極的に使用されている。このＴＦＴは、基板上に、様々なパターンを有する金属膜や絶縁膜等の各種類の膜が積層されて構成されている。これら各膜をパターン成形する場合、基板上に各膜の材料を堆積した後、この堆積した材料を、リソグラフィ法を用いて各膜に対応した形状にパターニングする。従って、パターン成形が必要な膜の数が増えるに伴い、各膜を形成する毎に、リソグラフィ法を用いたパターニング工程を実行しなければならず、製造コストが増大するという問題がある。
【０００３】
このような問題に対して、単層膜をエッチングするのではなく、２種類の膜を積層して積層膜を形成しておき、この積層膜を連続してエッチングすることにより、２種類の膜を１回のパターニング工程でパターニングすることが考えられる。
【０００４】
【発明が解決しようとする課題】
この積層膜をエッチングする方法では、単層膜をエッチングする場合よりも一層余分にエッチングしているため、エッチングにより膜に形成される段差が深くなる。従って、積層膜の段差を覆うように別の膜を積層した場合、積層膜の段差の部分で、この別の膜のステップカバレージが悪くなり、膜質特性が悪くなるという問題がある。一方、積層膜を連続的にエッチングせずに、別々にエッチングすると、上記のように、製造コストがかかるという問題がある。
【０００５】
本発明は、上記の事情に鑑み、製造コストの削減を図るとともに、ステップカバレージの向上が図られた半導体装置及びパターン形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成する本発明のパターン形成方法は、基板上に第１の金属膜を形成する工程と、上記第１の金属膜に第２の金属膜を積層する工程と、これら第２及び第１の金属膜をパターニングすることにより、ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程とを備えたパターン形成方法であって、上記ソース電極、ドレイン電極、及びソースバスのパターンを形成する工程が、上記第２の金属膜上にレジスト膜を形成する工程と、上記レジスト膜を形成する工程終了後、上記第２及び第１の金属膜をドライエッチングする第１のエッチング工程とを備えたことを特徴とする。
【０００７】
本発明のパターン形成方法では、第２の金属膜上にレジスト膜を形成した後、第２の金属膜だけでなく、この第２の金属膜の下層に形成された第１の金属膜もエッチングしている。従って、第２及び第１の金属膜をエッチングするにあたり、第１の金属膜をパターニングするための専用のレジスト膜と、第２の金属膜をパターニングするための専用のレジスト膜とを形成する必要はなく、製造コストの削減が図られる。
【０００８】
また、本発明のパターン形成方法では、第２及び第１の金属膜はドライエッチングされているため、第２及び第１の金属膜に、エッチングによる段差が形成される。ところが、この段差を覆うように別の膜を形成しても、この段差の部分において、この別の膜のステップカバレージを良好にすることができる。ステップカバレージが良好になる様子については、後に詳しく述べる。
【０００９】
ここで、本発明のパターン形成方法は、上記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であり、上記第２の金属膜がモリブデンクロムを主成分とするモリブデンクロム膜であり、上記第１のエッチング工程が、上記モリブデンクロム膜及び上記ＩＴＯ膜を塩素及び酸素を含有する混合ガスでドライエッチングする工程であることが好ましい。
【００１０】
モリブデンクロム膜及びＩＴＯ膜を、塩素及び酸素を含有する混合ガスでドライエッチングすることにより、モリブデンクロム膜及びＩＴＯ膜の端部をテーパ形状にエッチングすることができる。
【００１１】
また、本発明のパターン形成方法は、上記第１のエッチング工程に代えて、上記第２の金属膜をウエットエッチングし、その後、上記第１の金属膜をドライエッチングする第２のエッチング工程を備えてもよい。
【００１２】
第１のエッチング工程に代えて第２のエッチング工程を備えても、製造コストの削減が図られる。また、第１のエッチング工程に代えて第２のエッチング工程を備えても、やはり、第２及び第１の金属膜には、エッチングによる段差が形成されるが、第１のエッチング工程を実行したときと同様に、この段差の部分におけるステップカバレージを良好にすることができる。このステップカバレージが良好になる様子については、後に詳しく述べる。
【００１３】
ここで、本発明のパターン形成方法は、前記第１の金属膜が、５００Å以下の膜厚を有することが好ましい。
【００１４】
膜厚を５００Å以下にすることにより、ステップカバレージを容易に良好にすることができる。
【００１５】
ここで、本発明のパターン形成方法は、上記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であり、上記第２の金属膜がモリブデンクロムを主成分とするモリブデンクロム膜であり、上記第２のエッチング工程が、上記モリブデンクロム膜を、燐酸、硝酸、及び水を含有する混合液を用いてウエットエッチングし、その後、上記ＩＴＯ膜を塩素を主成分とするガスを用いてドライエッチングする工程であることが好ましい。
【００１６】
上記の方法でモリブデンクロム膜及びＩＴＯ膜をエッチングすることにより、モリブデンクロム膜及びＩＴＯ膜の端部を基板に対してほぼ垂直又はテーパ形状にエッチングすることができる。
【００１７】
また、本発明のパターン形成方法は、上記第１のエッチング工程に代えて、上記第２及び第１の金属膜をウエットエッチングし、その後、上記第２の金属膜を再度ウエットエッチングする第３のエッチング工程を備えてもよい。
【００１８】
第１のエッチング工程に代えて第３のエッチング工程を備えても、製造コストの削減が図られる。また、第１のエッチング工程に代えて第３のエッチング工程を備えても、やはり、第２及び第１の金属膜には、エッチングによる段差が形成されるが、第１又は第２のエッチング工程を実行したときと同様に、この段差の部分におけるステップカバレージを良好にすることができる。
【００１９】
ここで、本発明のパターン形成方法は、前記第１の金属膜が、５００オングストロームÅ以下の膜厚を有することが好ましい。
【００２０】
膜厚を５００Å以下にすることにより、ステップカバレージを容易に良好にすることができる。
【００２１】
ここで、上記第１の金属膜がＩＴＯを主成分とするＩＴＯ膜であり、上記第２の金属膜がモリブデンクロムを主成分とするモリブデンクロム膜であり、上記第３のエッチング工程が、上記モリブデンクロム膜を、燐酸、硝酸、及び水を含有する混合液を用いてウエットエッチングし、上記ＩＴＯ膜を塩酸を用いてウエットエッチングし、その後、上記モリブデンクロム膜を燐酸、硝酸、及び水を含有する混合液を用いて再度ウエットエッチングする工程であることが好ましい。
【００２２】
上記の方法でモリブデンクロム膜及びＩＴＯ膜をエッチングすることにより、モリブデンクロム膜及びＩＴＯ膜の端部を基板に対してほぼ垂直にエッチングすることができる。
【００２３】
また、本発明の半導体装置は、基板上に形成されたソース電極と、上記ソース電極に積層されたソースバスと、上記基板上に形成され、第１の電極及び上記第１の電極に積層された第２の電極を有するドレイン電極とを備えた半導体装置であって、上記ソース電極の端部が、上記ソースバスの端部に対し上記ドレイン電極側に突出しており、上記ドレイン電極が有する第１の電極の端部が、上記第２の電極に対し上記ソース電極側に突出していることを特徴とする。
【００２４】
本発明のパターン形成方法を採用することにより、ソース電極の端部を、ソースバスの端部に対してドレイン電極側に突出させ、さらに、ドレイン電極が有する第１の電極の端部を、第２の電極の端部に対してソース電極側に突出させることができる。ソース電極の端部及び第１の電極の端部それぞれを、ドレイン電極及び上記ソース電極それぞれの側に突出させておくことにより、例えば、ソース電極及びドレイン電極双方の電極に接続されるａ−Ｓｉ膜を形成する場合、ソース電極及びドレイン電極それぞれと良好なオーミックコンタクトが得られるように、ａ−Ｓｉ膜を形成することができる。
【００２５】
ここで、本発明の半導体装置は、上記ソース電極、上記ソースバス、上記第１の電極、及び上記第２の電極それぞれの端部が、上記基板に対して垂直に形成されてもよいし、上記基板に対して斜めに形成されてもよい。
【００２６】
本発明のパターン形成方法において、第１〜第３ののエッチング工程のうち、第１のエッチング工程を採用することにより、ソース電極、ソースバス、第１の電極、及び第２の電極それぞれの端部を、基板に対して斜めとなるテーパ形状に形成することができ、一方、第２及び第３のエッチング工程を採用することにより、ソース電極、ソースバス、第１の電極、及び第２の電極それぞれの端部を、基板に対して垂直に形成することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について、液晶表示装置の液晶パネル内部に備えられるＴＦＴを取り上げて説明する。
【００２８】
図１は、本発明のパターン形成方法の第１実施形態を用いて製造された、本発明の半導体装置の第１実施形態であるＴＦＴ１を示す断面図である。
【００２９】
この図１には、ガラス基板２に形成されたＴＦＴ１が示されている。実際は、このガラス基板２には多数のＴＦＴ１が形成されているが、ここでは、代表してＴＦＴ１を１個のみ示している。
【００３０】
以下、このＴＦＴ１について、図１とともに、このＴＦＴ１の製造方法が概略的に示されている図２〜図１４を参照しながら説明する。
【００３１】
このＴＦＴ１を製造するにあたっては、先ず、図２に示すように、ガラス基板２に光遮光膜３のパターンを形成する。この光遮光膜３は、光遮光膜３の材料であるＭｏＣｒ（モリブデンクロム）を堆積し、この堆積したＭｏＣｒをリソグラフィ法によりパターニングすることにより形成される。
【００３２】
光遮光膜３の形成後、図３に示すように、この光遮光膜３を覆うようにＳｉＯ２層４を形成する。その後、図４に示すように、このＳｉＯ２層４にＩＴＯ膜５０を積層する。ところで、図１を参照すると、ソース電極５及び画素電極９はともに単層膜であるが、ドレイン電極８は、上部電極７及び下部電極６からなる積層膜であることがわかる。このＩＴＯ膜５０は、後述するエッチングにより、ソース電極５及び画素電極９を形成するとともに、ドレイン電極８の上部電極７及び下部電極６のうちの下部電極６を形成するための膜である。ここでは、ＩＴＯ膜５０の膜厚は、約４００Åである。
【００３３】
ＩＴＯ膜５０の形成後、このＩＴＯ膜５０をパターニングせずに、図５に示すように、ＩＴＯ膜５０にＭｏＣｒ膜１００を積層する。このＭｏＣｒ膜１００は、後述するエッチングにより、ソースバス１０（図１参照）を形成するとともに、ドレイン電極８の上部電極７を形成するための膜である。ＩＴＯ膜５０及びＭｏＣｒ膜１００の形成後、このＭｏＣｒ膜１００及びＩＴＯ膜５０を連続してエッチングする。
【００３４】
図６〜図９は、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングする様子を示す図である。
【００３５】
先ず、図６に示すように、ＭｏＣｒ膜１００にレジスト膜１０１及び１０２を形成する。レジスト膜１０１及び１０２の形成後、Ｃｌ２／Ｏ２の混合ガスを用いて、ＲＩＥ（反応性イオンエッチング）法により、ＭｏＣｒ膜１００及びＩＴＯ膜５０を連続的にドライエッチングする。
【００３６】
図７は、ＭｏＣｒ膜１００及びＩＴＯ膜５０がドライエッチングされる直前の図、図８は、ＭｏＣｒ膜１００及びＩＴＯ膜５０のうち、ＭｏＣｒ膜１００までドライエッチングが進行した様子を示す図、図９は、ＭｏＣｒ膜１００及びＩＴＯ膜５０のドライエッチングが終了した様子を示す図である。
【００３７】
図７に示すように、Ｃｌ２／Ｏ２の混合ガス（Ｃｌ２／Ｏ２の混合比４：６〜６：４程度）が導入されると、図８に示すように、先ずＭｏＣｒ膜１００がエッチングされる。このＭｏＣｒ膜１００のエッチングにより、左側のレジスト膜１０１の直下にはソースバス１０のパターンが形成され、一方、右側のレジスト膜１０２の直下には、一部がドレイン電極８の上部電極７を構成する金属層７０のパターンが形成される。この金属層７０の材料は、ソースバス１０と同じＭｏＣｒである。ＭｏＣｒ膜１００をＣｌ２／Ｏ２の混合ガスでエッチングすることにより、ソースバス１０の端部１０ａ及び１０ｂ、並びに上部電極７の端部７ａ及び金属層７０の端部７０ａを、基板２に対し斜めに傾くテーパ形状に容易に形成することができる。ＭｏＣｒ膜１００のエッチングの終了後、Ｃｌ２／Ｏ２の混合比を１：１〜１：０．５程度に変更して引き続きＩＴＯ膜５０をドライエッチングする。これにより、図９に示すように、ソースバス１０の真下にソース電極５のパターンが形成され、一方、金属層７０の真下に、画素電極９と、ドレイン電極８の下層を構成する下部電極６とのパターンが形成される。このようにＩＴＯ膜５０がエッチングされることにより、上部電極７及び下部電極６からなるドレイン電極８が形成される。ＩＴＯ膜５０をＣｌ２／Ｏ２の混合ガスでエッチングすることにより、ソース電極５の端部５ａ及び５ｂ、並びに下部電極６の端部６ａ及び画素電極９の端部９ａを、テーパ形状に容易にエッチングすることができる。尚、ここでは、ソース電極５の端部５ａが、ソースバス１０の端部１０ａに対して下部電極６側に距離Ｄ２だけ突出し、また、下部電極６の端部６ａが、上部電極７の端部７ａに対してソース電極５側に距離Ｄ３だけ突出するように、ＩＴＯ膜５０をエッチングする。ここでは、ソース電極５の端部５ａと下部電極６の端部６ａとの間の距離Ｄ１は約５μｍであり、距離Ｄ２及びＤ３は、いずれも約１．０μｍである。
【００３８】
尚、ここでは、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングするために、ＲＩＥ法を用いたが、ＲＩＥ法以外の、例えば高密度ＰＥ（プラズマエッチング）法等のエッチング法を採用して、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングしてもよい。
【００３９】
このようにして、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングした後、レジスト膜１０１及び１０２を剥離する。その後、ａ−Ｓｉを堆積して、この堆積したａ−Ｓｉをリソグラフィ法を用いてパターニングすることにより、図１０に示すように、ａ−Ｓｉ膜１１のアイランドパターンを形成する。
【００４０】
ａ−Ｓｉ膜１１を形成した後、図１１に示すように、コンタクトホール１２ａを有するゲート絶縁膜１２を形成する。このゲート絶縁膜１２は、このゲート絶縁膜１２の材料であるＳｉＮｘを堆積し、この堆積したＳｉＮｘを、金属層７０の一部が露出するようにエッチングすることにより形成される。コンタクトホール１２ａは、他のＴＦＴとの電気的な接続をとるために形成するホールである。ゲート絶縁膜１２の形成後、ゲート電極１３（図１参照）の材料であるアルミニウムを堆積して、図１２に示すようにＡｌ膜１３０を形成する。次いで、このＡｌ膜１３０をパターニングするためのレジスト膜１３１を形成する。レジスト膜１３１を形成したら、Ａｌ膜１３０をウエットエッチングする。ここでは、エッチング液として、燐酸／硝酸／水の混合液を用いる。
【００４１】
図１３は、Ａｌ膜１３０のエッチングが終了した直後の図である。
【００４２】
Ａｌ膜１３０をエッチングすることにより、レジスト膜１３１の直下にゲート電極１３が形成される。同時に、コンタクトホール１２ａに充填されたアルミニウムもエッチングされ、金属層７０が露出する。このとき、この金属層７０が露出してもウエットエッチングを終了せずに、そのまま引き続きウエットエッチングを行う。燐酸／硝酸／水の混合液は、ＡｌだけでなくＭｏＣｒもエッチングする作用を有しているため、材料にＭｏ−Ｃｒが用いられている金属層７０は、燐酸／硝酸／水の混合液でエッチングされる。
【００４３】
図１４は、金属層７０がエッチングされた様子を示す図である。
【００４４】
金属層７０がエッチングされることにより、画素電極９が露出する。このとき、コンタクトホール１２ａを有するゲート絶縁膜１２自体がレジスト膜の役割を果たし、図１４に示すように、ドレイン電極８の上部電極７はエッチングされずにそのまま残る。金属層７０の材料であるＭｏＣｒは光を透過しにくい材料であるが、上記のように、この金属層７０をエッチングして画素電極９を露出させることにより、画素電極９が形成された領域を光が自在に透過することができる。
【００４５】
画素電極９が露出したらウエットエッチングを終了し、その後、レジスト膜１３１を剥離することにより、図１に示すＴＦＴ１が製造される。
【００４６】
本実施形態では、ソース電極５、ドレイン電極８、画素電極９、及びソースバス１０を形成するにあたり、ＩＴＯ膜５０を形成した後、このＩＴＯ膜５０をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜１００を積層し、次いで、このＭｏＣｒ膜１００及びＩＴＯ膜５０を、図６〜図９を参照しながら説明したように、共通のレジスト膜１０１及び１０２を用いて連続的にエッチングしている。このとき、図６〜図９で示した工程では、金属層７０のコンタクトホール１２ａに対応する部分のエッチング（図１４参照）はまだ行われないが、この部分のエッチングは、図１４を参照しながら説明したように、コンタクトホール１２ａを有するゲート絶縁膜１２自体がレジスト膜の役割を果たすことにより行われているため、金属層７０のコンタクトホール１２ａに対応する部分をエッチングするための専用のレジスト膜を形成することは不要である。従って、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングする場合、ＭｏＣｒ膜１００をエッチングする専用のレジスト膜と、ＩＴＯ膜５０をエッチングする専用のレジスト膜とを形成する必要はなく、ＭｏＣｒ膜１００に形成したレジスト膜１０１及び１０２と、コンタクトホール１２ａを有するゲート絶縁膜１２とのコンビネーションにより、ＭｏＣｒ膜１００及びＩＴＯ膜５０双方の金属膜を所望のパターンにエッチングすることができる。つまり、ＭｏＣｒ膜１００及びＩＴＯ膜５０の２種類の金属膜をパターニングするための専用に形成しなければならないレジスト膜は、ＭｏＣｒ膜１００に形成されるレジスト膜１０１及び１０２だけで済み、製造コストの削減が図られている。
【００４７】
また、図９を参照しながら説明したように、ソース電極５の端部５ａ、及び下部電極６の端部６ａは、テーパ形状に形成されている。従って、図１０に示すように、ａ−Ｓｉ膜１１は、ソース電極５の端部５ａと、下部電極６の端部６ａとにおいて、良好なステップカバレージが得られるように形成される。このため、ａ−Ｓｉ膜１１と、ソース電極５及び下部電極６（ドレイン電極８）それぞれとの間で、良好なオーミックコンタクトが得られる。
【００４８】
以下に、図１〜図１４を参照しながら説明したＴＦＴ１の製造方法を用いることにより製造コストが削減される様子を、従来のＴＦＴの製造方法と比較しながら説明する。
【００４９】
図１５は、従来の製造方法を用いて製造されたＴＦＴ１１０を示す断面図である。
【００５０】
このＴＦＴ１１０では、ガラス基板２上に、光遮光膜３、ＳｉＯ２膜４、ソース電極５、ドレイン電極８、画素電極９、ソースバス１０、ａ−Ｓｉ膜１１、ゲート絶縁膜１２、及びゲート電極１３が形成されている。ガラス基板２上にこれら電極及び膜を形成するためには、リソグラフィ法を用いてパターニングする工程を６回実行しなければならない。具体的には、光遮光膜３の形成時に１回、ソース電極５、ドレイン電極８、及び画素電極９の形成時に１回、ソースバス１０の形成時に１回、ａ−Ｓｉ膜１１の形成時に１回、ゲート絶縁膜１２のコンタクトホール１２ａの形成時に１回、及びゲート電極１３の形成時に１回である。
【００５１】
これに対し、図１に示すＴＦＴ１では、リソグラフィ法を用いてパターニングする工程は５回だけ実行すればよい。具体的には、光遮光膜３の形成時に１回（図２参照）、ソース電極５、ドレイン電極８、画素電極９、及びソースバス１０の形成時に１回（図６〜図９参照。ただし、図６〜図９に示されている工程では、金属層７０の、コンタクトホール１２ａに対応する部分は、まだエッチングされずに残っている）、ａ−Ｓｉ膜１１の形成時に１回（図１０参照）、ゲート絶縁膜１２のコンタクトホール１２ａの形成時に１回（図１１参照）、及びゲート電極１３の形成時に１回（図１２〜図１４参照。図１２〜図１４に示す工程を実行することにより、ゲート電極１３のパターニングと同時に、金属層７０の、コンタクトホール１２ａに対応する部分のエッチングが行われる）である。従って、図１に示すＴＦＴ１は、図１５に示すＴＦＴ１１０と比較してパターニングの工程を１回削減することができ、製造コストが削減されることがわかる。
【００５２】
図１６は、本発明のパターン形成方法の第２実施形態を用いて製造された、本発明の半導体装置の第２の実施形態であるＴＦＴ１００を示す断面図である。
【００５３】
以下、このＴＦＴ１００について、図１６〜図１９とともに、必要に応じて図２〜図１４を参照しながら説明する。尚、図１６に示すＴＦＴ１００の製造工程については、図１に示すＴＦＴ１の製造工程と同じ工程については簡単に説明し、図１に示すＴＦＴ１の製造工程と異なる工程について詳しく説明する。
【００５４】
このＴＦＴ１００を製造するにあたっては、先ず、図２〜図５を参照しながら説明した方法で、ガラス基板２に、光遮光膜３、ＳｉＯ２層４、ＩＴＯ膜５０、及びＭｏＣｒ膜１００を形成する。その後、図６に示すように、ＭｏＣｒ膜１００にレジスト膜１０１及び１０２を形成し、ＭｏＣｒ膜１００及びＩＴＯ膜５０を順次エッチングする。ここでは、ＭｏＣｒ膜１００をウエットエッチングし、次いでＩＴＯ膜５０をドライエッチングする。
【００５５】
図１７は、ＭｏＣｒ膜１００をウエットエッチングした様子を示す図である。
【００５６】
ここでは、エッチング液として燐酸／硝酸／水の混合液を用いてＭｏＣｒ膜１００をウエットエッチングする。これにより、左側のレジスト膜１０１の直下にはソースバス１０のパターンが形成され、一方、右側のレジスト膜１０２の直下には、一部がドレイン電極８の上部電極７を構成する金属層７０のパターンが形成される。この金属層７０の材料は、ソースバス１０と同じＭｏＣｒである。ここでは、サイドエッチングを進行させ、レジスト膜１０１の端部１０１ａとソースバス１０の端部１０ａとの間の距離Ｄ４、及びレジスト膜１０２の端部１０２ａと上部電極７の端部７ａとの間の距離Ｄ５を約１μｍとする。ソースバス１０の端部１０ａ及び１０ｂ、また、上部電極７の端部７ａ及び金属層７０の端部７０ａは、基板２に対しほぼ垂直に形成される。尚、ＭｏＣｒ膜１００は燐酸／硝酸／水の混合液でエッチングされるが、このＭｏＣｒ膜１００の直下に形成されたＩＴＯ膜５０は燐酸／硝酸／水の混合液ではほとんどエッチングされないため、図１７に示すように、ＩＴＯ膜５０はほとんどそのままの状態で残る。ＭｏＣｒ膜１００をエッチングした後、次いで、ＩＴＯ膜５０をドライエッチングする。
【００５７】
図１８は、ＩＴＯ膜５０をドライエッチングした様子を示す図である。
【００５８】
ＩＴＯ膜５０は高密度ＰＥ法を用いてドライエッチングする。エッチングガスとしてＣｌ２を用いる。ＩＴＯ膜５０をドライエッチングすることにより、ソースバス１０の直下にソース電極５のパターンが形成され、一方、金属層７０の直下には、ドレイン電極８の下部電極６及び画素電極９を構成するパターンが形成される。ソース電極５の端部５ａ及び５ｂ、また、下部電極６の端部６ａ及び画素電極９の端部９ａは、基板２に対しほぼ垂直に形成される。尚、ＩＴＯ膜５０については、ＭｏＣｒ膜１００とは異なり、サイドエッチングは行わず、ソース電極５の端部５ａがレジスト膜１０１の端部１０１ａとほぼ一致し、また、下部電極６の端部６ａがレジスト膜１０２の端部１０２ａとほぼ一致するようにエッチングする。尚、ここでは、ソース電極５の端部５ａと、下部電極６の端部６ａとの間の距離Ｄ７は、約５μｍである。
【００５９】
このようにして、ソースバス１０、ソース電極５、ドレイン電極８、及び画素電極９を形成した後、レジスト膜１０１及び１０２を剥離する。その後、図１９に示すように、ａ−Ｓｉ膜１１のアイランドパターンを形成する。ところで、ソース電極５の端部５ａは、このソース電極５の直上に形成されたソースバス１０の端部１０ａよりも距離Ｄ４だけ突出しており、また、ドレイン電極８の下部電極６の端部６ａは、この下部電極６の直上に形成された上部電極７の端部７ａよりも距離Ｄ５だけ突出しており、さらに、ソース電極５及び下部電極６は、約４００Åという薄い膜厚に形成されている。このように、ソース電極５の端部５ａ及び下部電極６の端部６ａそれぞれを、ソースバス１０の端部１０ａ及び上部電極７の端部７ａそれぞれよりも突出させ、さらに、ソース電極５及び下部電極６の膜厚を約４００Å程度にしておくことにより、ソース電極５の端部５ａ及び下部電極６の端部６ａをテーパ形状に形成しなくても、ソース電極５の端部５ａ及び下部電極６の端部６ａにおいて、ａ−Ｓｉ膜１１のステップカバレージを良好にすることができる。従って、ａ−Ｓｉ膜１１と、ソース電極５及び下部電極６それぞれとの間で、良好なオーミックコンタクトが得られる。尚、ここでは、ソース電極５及び下部電極６の膜厚は約４００Åであるが、これらの膜厚が約４００Å以上であってもステップカバレージを良好にすることは可能である。ただし、これらの膜厚が厚すぎるとステップカバレージは悪くなる。一般的には、これらの膜厚が約５００Å以下であれば、ステップカバレージを良好にすることは容易に行えると思われる。
【００６０】
ａ−Ｓｉ膜１１を形成した後、図１１〜図１４を参照しながら説明した方法と同様の方法で、コンタクトホール１２ａを有するゲート絶縁膜１２、及びゲート電極１３を形成する。ゲート電極１３を形成するときには、画素電極９が露出するまでＡｌ膜１３０のエッチングを行う。
【００６１】
以上のようにして、図１６に示すＴＦＴ１００が製造される。
【００６２】
このＴＦＴ１００では、ソース電極５、ドレイン電極８、画素電極９、及びソースバス１０を形成するにあたり、ＩＴＯ膜５０を形成した後、このＩＴＯ膜５０をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜１００を積層し、次いで、このＭｏＣｒ膜１００及びＩＴＯ膜５０を、図１７及び図１８を参照しながら説明したように、共通のレジスト膜１０１及び１０２を用いてエッチングしている。このとき、図１７及び図１８で示した工程では、金属層７０のコンタクトホール１２ａに対応する部分のエッチングはまだ行われないが、この部分のエッチングは、図１４を参照しながら説明したように、コンタクトホール１２ａを有するゲート絶縁膜１２自体がレジスト膜の役割を果たすことにより行われており、金属層７０のコンタクトホール１２ａに対応する部分をエッチングするための専用のレジスト膜を形成することは不要である。従って、ＩＴＯ膜５０及びＭｏＣｒ膜１００の２種類の金属膜をパターニングするための専用に形成しなければならないレジスト膜は、図１に示すＴＦＴ１と同様に、ＭｏＣｒ膜１００に形成されるレジスト膜１０１及び１０２だけであり、やはり製造コストの削減が図られる。
【００６３】
尚、第２実施形態では、ソースバス１０の端部１０ａ及び１０ｂ並びに上部電極７の端部７ａ及び金属層７０の端部７０ａを基板２に対しほぼ垂直に形成し、さらに、ソース電極５の端部５ａ及び５ｂ並びに下部電極６の端部６ａ及び画素電極９の端部９ａを基板２に対しほぼ垂直に形成しているが、これら端部は、エッチング条件を調整することにより、テーパ形状に形成することも可能である。
【００６４】
次に、本発明のパターン形成方法の第３実施形態を用いて製造された、本発明の半導体装置の第３実施形態のＴＦＴについて説明する。この第３実施形態のＴＦＴは、図１６に示す第２実施形態のＴＦＴ１００の構造と同じ構造を有している。従って、この第３実施形態のＴＦＴの構造については、図１６を参照しながら説明する。さらに、この第３実施形態のＴＦＴの製造工程の説明については、図２０及び図２１とともに、必要に応じて図２〜図１９を参照しながら説明する。
【００６５】
第３の実施形態のＴＦＴ１００を製造するにあたっては、先ず、図２〜図５を参照しながら説明した方法で、ガラス基板２に、光遮光膜３、ＳｉＯ２層４、ＩＴＯ膜５０、及びＭｏＣｒ膜１００を形成する。その後、図６に示すように、ＭｏＣｒ膜１００にレジスト膜１０１及び１０２を形成し、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングする。このエッチングについて、図１７、図２０、及び図２１を参照しながら説明する。
【００６６】
先ず、図１７に示すように、ＭｏＣｒ膜１００をウエットエッチングすることにより、一部がドレイン電極８の上部電極７を構成する金属層７０と、ソースバス１０とを形成する。ここでは、レジスト膜１０１の端部１０１ａとソースバス１０の端部１０ａとの間の距離Ｄ４、及びレジスト膜１０２の端部１０２ａと上部電極７の端部７ａとの間の距離Ｄ５は約０．５μｍであり、また、ソースバス１０の端部１０ａと上部電極７の端部７ａとの間の距離Ｄ６は、約５μｍである。ＭｏＣｒ膜１００をウエットエッチングした後、次いで、ＩＴＯ膜５０をウエットエッチングする。
【００６７】
図２０は、ＩＴＯ膜５０をウエットエッチングした様子を示す図である。
【００６８】
エッチング液としてＨＣｌ（塩酸）を用いてＩＴＯ膜５０をウエットエッチングする。このとき、ソース電極５の端部５ａ及び５ｂが、ソースバス１０の端部１０ａ及び１０ｂに一致し、また、下部電極６の端部６ａ及び画素電極９の端部９ａが、上部電極７の端部７ａ及び金属層７０の端部７０ａに一致するようにエッチングする。
【００６９】
このようにして、ＭｏＣｒ膜１００及びＩＴＯ膜５０をエッチングした後、ソースバス１０の端部１０ａ及び１０ｂ、上部電極７の端部７ａ及び金属層７０の端部７０ａを、再度ウエットエッチングする。
【００７０】
図２１は、ソースバス１０の端部１０ａ及び１０ｂ、上部電極７の端部７ａ及び金属層７０の端部７０ａを再度ウエットエッチングした様子を示す断面図である。
【００７１】
ここでは、エッチング液に燐酸／硝酸／水の混合液を用いて、ソースバス１０の端部１０ａとソース電極５の端部５ａとの間の距離Ｄ７、及び上部電極７の端部７ａと下部電極６の端部６ａとの間の距離Ｄ８が約１．０μｍとなるように、サイドエッチングする。
【００７２】
このようにして、ＭｏＣｒ膜１００及びＩＴＯ膜５０をパターニングする。その後、図１９に示すように、ａ−Ｓｉ膜１１のアイランドパターンが形成される。ところで、ソース電極５の端部５ａは、このソース電極５の直上に形成されたソースバス１０の端部１０ａよりも距離Ｄ４（＝Ｄ７）だけ突出しており、また、下部電極６の端部６ａは、この下部電極６の直上に形成された上部電極７の端部７ａよりも距離Ｄ５（＝Ｄ８）だけ突出しており、さらに、ソース電極５及び下部電極６は、約４００Åという薄い膜厚に形成されている。従って、第２実施形態のＴＦＴの場合と同様に、ソース電極５の端部５ａ及び下部電極６の端部６ａをテーパ形状に形成しなくても、ソース電極５の端部５ａ及び下部電極６の端部６ａにおいて、ａ−Ｓｉ膜１１のステップカバレージを良好にすることができる。従って、ａ−Ｓｉ膜１１と、ソース電極５及び下部電極６それぞれとの間で、良好なオーミックコンタクトが得られる。尚、ここでは、ソース電極５及び下部電極６の膜厚は約４００Åであるが、これらの膜厚が約４００Å以上であってもステップカバレージを良好にすることは可能である。ただし、これらの膜厚が厚すぎるとステップカバレージは悪くなる。一般的には、これらの膜厚が約５００Å以下であれば、ステップカバレージを良好にすることは容易に行えると思われる。
【００７３】
ａ−Ｓｉ膜１１を形成した後、図１１〜図１４を参照しながら説明したような方法と同様の方法を採用して、コンタクトホール１２ａを有するゲート絶縁膜１２、及びゲート電極１３を形成する。ゲート電極１３を形成するときには、下部電極６が露出するまでＡｌ膜１３０のエッチングを行う。
【００７４】
以上のようにして、第３実施形態のＴＦＴ１００が製造される。
【００７５】
この第３実施形態のＴＦＴ１００では、ソース電極５、ドレイン電極８、画素電極９、及びソースバス１０を形成するにあたり、ＩＴＯ膜５０を形成した後、このＩＴＯ膜５０をエッチングせずに、ＩＴＯ膜５０にＭｏＣｒ膜１００を積層し、次いで、このＭｏＣｒ膜１００及びＩＴＯ膜５０を、図１７、図２０、及び図２１を参照しながら説明したように、共通のレジスト膜１０１及び１０２を用いてエッチングしている。このとき、図１７、図２０、及び図２１で示した工程では、金属層７０のコンタクトホール１２ａに対応する部分のエッチングはまだ行われないが、この部分のエッチングは、図１４を参照しながら説明したように、コンタクトホール１２ａを有するゲート絶縁膜１２自体がレジスト膜の役割を果たすことにより行われており、金属層７０のコンタクトホール１２ａに対応する部分をエッチングするための専用のレジスト膜を形成することは不要である。従って、第１及び２実施形態のＴＦＴと同様に、やはり製造コストの削減が図られる。
【００７６】
尚、図１〜図２１を参照しながら説明した実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の積層膜をエッチングして、ソース電極５、ドレイン電極８、及びソースバス１０の他に、画素電極９を形成しているが、本発明は、例えばＩＣ等の回路装置に組み込まれるトランジスタ等の半導体装置のように、画素電極が不要な半導体装置を製造する場合にも用いることができる。
【００７７】
また、図１〜図２１を参照しながら説明した実施形態では、ソース電極、ドレイン電極、及びソースバスを形成するために、ＩＴＯ膜５０にＭｏＣｒ膜１００が積層された金属積層膜を成膜しているが、本発明では、製造する半導体装置の種類に応じて、ＩＴＯ膜５０及びＭｏＣｒ膜１００以外の金属膜を用いた金属積層膜を成膜してもよい。
【００７８】
また、図１〜図２１を参照しながら説明した実施形態では、ＭｏＣｒ膜１００及びＩＴＯ膜５０の金属積層膜をエッチングするために、この金属積層膜の表面に直接レジスト膜１０１及び１０２を形成しているが、製造する半導体装置の種類によっては、金属積層膜を成膜した後、レジスト膜を形成する前に、この金属積層膜にレジスト膜以外の別の膜を１層もしくは複数層積層し、その後、この金属積層膜に積層された別の膜の表面にレジスト膜を形成してもよい。このように、金属積層膜にレジスト膜以外の別の膜を形成しても、この別の膜の表面にレジスト膜を形成することで、この別の膜を含めて金属積層膜をエッチングすることが可能となる。
【００７９】
また、図１〜図２１を参照しながら説明した実施形態では、本発明のパターン形成方法の第１〜第３実施形態を用いてＴＦＴを製造する例を示しているが、本発明のパターン形成方法を用いて、ＴＦＴ以外の半導体装置を製造することも可能である。
【００８０】
さらに、本発明のパターン形成方法及び半導体装置は上記の実施形態に限定されることはなく、半導体装置の製造条件及び用途等に応じて変更可能である。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、製造コストの削減を図るとともに、ステップカバレージの向上が図られた半導体装置及びパターン形成方法が得られる。
【図面の簡単な説明】
【図１】本発明のパターン形成方法の第１実施形態を用いて製造された、本発明の半導体装置の第１実施形態であるＴＦＴ１を示す断面図である。
【図２】ガラス基板２に光遮光膜３が形成された様子を示す断面図である。
【図３】ＳｉＯ２層４が形成された様子を示す断面図である。
【図４】ＩＴＯ膜５０が形成された様子を示す断面図である。
【図５】ＭｏＣｒ膜１００が形成された様子を示す断面図である。
【図６】ＭｏＣｒ膜１００にレジスト膜１０１及び１０２が形成された様子を示す断面図である。
【図７】ＭｏＣｒ膜１００及びＩＴＯ膜５０がドライエッチングされる直前の図である。
【図８】ＭｏＣｒ膜１００及びＩＴＯ膜５０のうち、ＭｏＣｒ膜１００までドライエッチングが進行した様子を示す図である。
【図９】ＭｏＣｒ膜１００及びＩＴＯ膜５０のドライエッチングが終了した様子を示す図である。
【図１０】ａ−Ｓｉ膜１１のアイランドパターンが形成された様子を示す断面図である。
【図１１】コンタクトホール１２ａを有するゲート絶縁膜１２が形成された様子を示す断面図である。
【図１２】Ａｌ膜１３０及びレジスト膜１３１が形成された様子を示す断面図である。
【図１３】Ａｌ膜１３０のエッチングが終了した直後の図である。
【図１４】画素電極９の、コンタクトホール１２ａに対応した部分が露出した様子を示す図である。
【図１５】従来の製造方法を用いて製造されたＴＦＴ１１０を示す断面図である。
【図１６】本発明のパターン形成方法の第２実施形態を用いて製造された、本発明の半導体装置の第２の実施形態であるＴＦＴ１００を示す断面図である。
【図１７】ＭｏＣｒ膜１００をウエットエッチングした様子を示す図である。
【図１８】ＩＴＯ膜５０をドライエッチングした様子を示す図である。
【図１９】ａ−Ｓｉ膜１１のアイランドパターンが形成された様子を示す断面図である。
【図２０】ＩＴＯ膜５０をウエットエッチングした様子を示す図である。
【図２１】ソースバス１０の端部１０ａ及び１０ｂ、上部電極７０の端部７０ａ及び７０ｂがウエットエッチングされた様子を示す断面図である。
【符号の説明】
１  ＴＦＴ
２  ガラス基板
３  光遮光膜
４  ＳｉＯ２膜
５  ソース電極
５ａ，５ｂ，６ａ，９ａ，１０ａ，１０ｂ，７０ａ，７０ｂ，１０１ａ，１０２ａ  端部
８  ドレイン電極
９  画素電極
１０  ソースバス
１１  ａ−Ｓｉ膜
１２  ゲート絶縁膜
１２ａ  コンタクトホール
１３  ゲート電極
５０  ＩＴＯ膜
１００  ＭｏＣｒ膜
１０１，１０２，１３１  レジスト膜
１３０  Ａｌ膜
【図１】
0004630420.tif 000002
【図２】
0004630420.tif 000003
【図３】
0004630420.tif 000004
【図４】
0004630420.tif 000005
【図５】
0004630420.tif 000006
【図６】
0004630420.tif 000007
【図７】
0004630420.tif 000008
【図８】
0004630420.tif 000009
【図９】
0004630420.tif 000010
【図１０】
0004630420.tif 000011
【図１１】
0004630420.tif 000012
【図１２】
0004630420.tif 000013
【図１３】
0004630420.tif 000014
【図１４】
0004630420.tif 000015
【図１５】
0004630420.tif 000016
【図１６】
0004630420.tif 000017
【図１７】
0004630420.tif 000018
【図１８】
0004630420.tif 000019
【図１９】
0004630420.tif 000020
【図２０】
0004630420.tif 000021
【図２１】
0004630420.tif 000022