(57)【特許請求の範囲】
【請求項１】
入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、
両電源型の差動増幅器と、第１抵抗素子と、第１スイッチと、第２スイッチと、第１基準電圧源と、第２基準電圧源と、負電源電圧源とを備え、
上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、負電源端子が上記第１スイッチの切り替えにより上記負電源電圧源またはグランドに接続可能とされ、
上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２スイッチの切り替えにより上記第１基準電圧源またはグランドに接続可能とされ、
バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先をグランドから上記負電源電圧源に切り替えた後に、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先をグランドから上記第１基準電圧源に切り替え、
バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先を上記第１基準電圧源からグランドに切り替えた後に、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先を上記負電源電圧源からグランドに切り替えることを特徴とするバイアス回路。
【請求項２】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項１に記載のバイアス回路。
【請求項３】
入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、
単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源とを備え、
上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、
上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、
上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、
上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、
上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、
バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、
バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することを特徴とするバイアス回路。
【請求項４】
入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、
単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源と、第１コンデンサと、第２コンデンサとを備え、
上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、
上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、
上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、
上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、
上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、
上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、
上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、
上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、
上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、
上記第１コンデンサは、第５端子および第６端子を有し、該第５端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第６端子がグランドに接続され、
上記第２コンデンサは、第７端子および第８端子を有し、該第７端子が上記増幅用ＦＥＴのゲート端子に接続され、該第８端子が上記増幅用ＦＥＴのソース端子に接続され、
バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、
バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、または同時に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することを特徴とするバイアス回路。
【請求項５】
上記増幅用ＦＥＴは、ＨＥＭＴであることを特徴とする請求項３または４に記載のバイアス回路。
【請求項６】
上記第１トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、該Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、
上記第２トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、該Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、
上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、
上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることを特徴とする請求項３〜５のいずれか１項に記載のバイアス回路。
【請求項７】
第６抵抗素子をさらに備え、
上記第６抵抗素子は、上記第１トランジスタの第２導通端子と上記増幅用ＦＥＴのゲート端子とを電気的に接続する経路に設けられていることを特徴とする請求項３〜６のいずれか１項に記載のバイアス回路。
【請求項８】
入力信号を増幅するソース端子が接地された増幅用ＦＥＴと、
請求項１〜７のいずれか１項に記載のバイアス回路とを備え、
上記増幅用ＦＥＴのゲート端子に入力端子が設けられ、
上記増幅用ＦＥＴのドレイン端子に出力端子が設けられていることを特徴とするＬＮＡ。
【請求項９】
アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、
第１偏波を受信し、該第１偏波を第１偏波信号に変換する第１偏波アンテナと、
第２偏波を受信し、該第２偏波を第２偏波信号に変換する第２偏波アンテナと、
上記第１偏波信号を増幅する第１偏波用増幅器と、
上記第２偏波信号を増幅する第２偏波用増幅器と、
上記第１偏波および上記第２偏波のいずれを受信するかを選択する偏波選択器とを備え、
上記第１偏波および上記第２偏波はそれぞれ、水平偏波および垂直偏波、または、左旋円偏波および右旋円偏波であり、
上記第１偏波用増幅器および上記第２偏波用増幅器は、請求項８に記載のＬＮＡであり、
上記第１偏波用増幅器および上記第２偏波用増幅器は、上記偏波選択器から出力される上記第１偏波および上記第２偏波のいずれを受信するかを示す偏波選択信号に応じて、上記第１スイッチおよび上記第２スイッチをそれぞれ切り替えることを特徴とするＬＮＢ。
【請求項１０】
部分的に集積化されていることを特徴とする請求項９に記載のＬＮＢ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴ（Field Effect Transistor）に供給するバイアスのオン・オフを切り替えることが可能なバイアス回路、ＬＮＡ（Low Noise Amplifier）、およびＬＮＢ（Low Noise Block converter）に関するものであり、特に、衛星放送受信用ＬＮＢのＬＮＡに用いられるＨＥＭＴ（High Electron Mobility Transistor）を、バイアスのオン・オフ切替の際に保護するための技術に関するものである。
【背景技術】
【０００２】
従来、衛星放送では、Ｋｕバンド（１２ＧＨｚ〜１８ＧＨｚ）の微小な信号が、通信衛星から個々の家庭などの受信側に向けて送信されている。受信側では、通信衛星からの信号をアンテナによって受信した後、ＬＮＢにて増幅およびダウンコンバートし、チューナに伝送している。
【０００３】
ここで、微小な信号を良好に受信するためには、ＬＮＢにおいて、アンテナにより受信された信号を増幅するＬＮＡに、低いＮＦ（Noise Figure）が要求される。このため、ＬＮＡには、ＨＥＭＴが用いられることが一般的である。ＨＥＭＴは、Ｋｕバンド受信に対応でき、かつ、ＮＦが低いことを特徴としている。ＨＥＭＴを用いたＬＮＡの利得およびＮＦを所望の値に設計するためには、ＨＥＭＴのドレイン電圧およびドレイン電流を最適に設計する必要がある。
【０００４】
ＨＥＭＴのドレイン電流特性について説明する。図９は、ＨＥＭＴのバイアスを説明するための回路図である。図１０は、ＨＥＭＴのゲート電圧とドレイン電流との関係を示すグラフである。
【０００５】
ＨＥＭＴは、ゲート電圧ＶＧの電圧値に対してドレイン電流ＩＤの電流値が決まる特性を有している。それゆえ、例えば、最適なドレイン電圧ＶＤが２Ｖ、最適なドレイン電流ＩＤが８ｍＡと設計した場合には、図１０に示すように、ゲート電圧ＶＧは−０．４Ｖ程度とならなければならない。このようにＬＮＡに用いるＨＥＭＴには、所望のドレイン電圧ＶＤと所望のドレイン電流ＩＤとが同時に得られるように所定のバイアスをかける必要があるため、バイアス回路を用いて供給している。バイアス回路は、ＶＤ＝２Ｖ、ＩＤ＝８ｍＡを同時に満たすような−０．４Ｖ程度のゲート電圧ＶＧを、自動的に探索し、決定している。
【０００６】
上記のような、所望のドレイン電圧と所望のドレイン電流とを同時に決定づけるようにゲート電圧を自動制御して供給するバイアス回路は、過去から複数提案されてきている。そのうち、基本となる回路として、特許文献１に開示されたバイアス回路がある。
【０００７】
図１１は、特許文献１に開示された従来のＨＥＭＴバイアス回路５００の構成を示す回路図である。ＨＥＭＴバイアス回路５００は、ソース端子が接地されたＨＥＭＴ５０１のためのバイアス回路である。図１１に示すように、ＨＥＭＴバイアス回路５００は、バイポーラトランジスタＢＩＰ５０１、エミッタ側抵抗素子ＲＥ、コレクタ側抵抗素子ＲＣ、抵抗素子Ｒ５０１、および抵抗素子Ｒ５０２を備えている。
【０００８】
バイポーラトランジスタＢＩＰ５０１のエミッタ端子は、ＨＥＭＴ５０１のドレイン端子に接続されるとともに、エミッタ側抵抗素子ＲＥを介して電源電圧ＶＤＤに接続されている。バイポーラトランジスタＢＩＰ５０１のコレクタ端子は、ＨＥＭＴ５０１のゲート端子に接続されるとともに、コレクタ側抵抗素子ＲＣを介して負電源電圧ＶＮＥＧに接続されている。バイポーラトランジスタＢＩＰ５０１のベース端子は、抵抗素子Ｒ５０１を介してＨＥＭＴ５０１のソース端子に接続されるとともに、抵抗素子Ｒ５０２を介して電源電圧ＶＤＤに接続されている。
【０００９】
ＨＥＭＴバイアス回路５００では、ＨＥＭＴ５０１を負帰還ループの中に組み込んでいる。これにより、ＨＥＭＴ５０１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（１）および式（２）で示す近似式になるように、自動的に決定される仕組みになっている。
【００１０】
【数１】
0004800433.tif 000002
【００１１】
上記各式における各値は、以下のとおりである。
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＢ：ベース電圧ＶＢの電圧値
ＶＢＥ：ベース・エミッタ間電圧ＶＢＥの電圧値
ＶＤＤ：電源電圧ＶＤＤの電圧値
ＲＥ：エミッタ側抵抗素子ＲＥの抵抗値
Ｒ１：抵抗素子Ｒ５０１の抵抗値
Ｒ２：抵抗素子Ｒ５０２の抵抗値。
【００１２】
しかしながら、上記従来のＨＥＭＴバイアス回路５００は、温度依存性、電源電圧依存性、電源電圧および負電源電圧からの雑音、並びに、製造プロセスの限定、という４つの問題点を有している。ＨＥＭＴバイアス回路５００では、周囲温度または電源電圧が変動しても、所望のドレイン電圧および所望のドレイン電流を維持する必要がある。また、電源に重畳している雑音を、ＨＥＭＴ５０１のドレイン端子およびゲート端子に伝えないようにする必要がある。
【００１３】
ここで、上記４つの問題点は、特願２０１０−０４０８８７に記載された技術によって既に解決されている。上記技術により提供されるＨＥＭＴバイアス回路では、ＨＥＭＴのドレイン電流およびドレイン電圧を同時に所望の値に設定するとともに、温度依存性および電源電圧依存性を排除し、かつ非常に高い雑音除去率を得ることが可能となっている。また、特殊な製造プロセスを必要としないので、製造プロセスの選定自由度を向上することが可能となっている。
【００１４】
なお、特願２０１０−０４０８８７に記載された技術は、この出願の発明に関連する先行技術である。
【００１５】
ところで、衛星放送からの信号電波は、周波数資源の有効利用のために、水平偏波および垂直偏波、あるいは、左旋円偏波および右旋円偏波が使われている。そして、これらの偏波を受信するＬＮＢには、水平偏波（左旋円偏波）アンテナと、当該アンテナに接続された水平偏波（左旋円偏波）用ＬＮＡと、垂直偏波（右旋円偏波）アンテナと、当該アンテナに接続された垂直偏波（右旋円偏波）用ＬＮＡとが備えられている。
【００１６】
図１２は、一般的なＬＮＢ１００の構成を示すブロック図である。図１２に示すように、ＬＮＢ１００は、水平偏波アンテナ１０２（第１偏波アンテナ）および垂直偏波アンテナ１０３（第２偏波アンテナ）を有するフィードホーン１０１、水平偏波用ＬＮＡ１０４（第１偏波用増幅器）、垂直偏波用ＬＮＡ１０５（第２偏波用増幅器）、ＬＮＡ１０６、イメージ除去フィルタ１０７、Ｋｕバンド用増幅器１０８、ミキサ１０９、局部発振器１１０、ＩＦ用増幅器１１１、周波数選択器１１２、偏波選択器１１３、電源レギュレータ１１４、並びに、コネクタ１１５を備えている。
【００１７】
ＬＮＢ１００は、フィードホーン１０１によって受信した信号を増幅およびダウンコンバートして、同軸ケーブル１１６で接続された後段のＴＶセット１１７やビデオセット１１８に伝送する。なお、ＬＮＢ１００は、水平偏波および垂直偏波を受信するための構成を備えているが、勿論、左旋円偏波および右旋円偏波を受信するための構成を備えていてもよい。すなわち、水平偏波アンテナ１０２および水平偏波用ＬＮＡ１０４を、左旋円偏波用の構成とし、垂直偏波アンテナ１０３および垂直偏波用ＬＮＡ１０５を、右旋円偏波用の構成とすればよい。
【００１８】
通信衛星からＫｕバンドのキャリアで送信された電波（水平偏波（第１偏波）および垂直偏波（第２偏波））は、フィードホーン１０１内部の水平偏波アンテナ１０２または垂直偏波アンテナ１０３によって、それぞれ受信され、電流信号に変換される。水平偏波アンテナ１０２で変換された電流信号（第１偏波信号）は、水平偏波用ＬＮＡ１０４に出力される。垂直偏波アンテナ１０３で変換された電流信号（第２偏波信号）は、垂直偏波用ＬＮＡ１０５に出力される。
【００１９】
上記各アンテナからの電流信号は、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５によって電圧信号に変換された後、増幅される。そして、増幅された信号は、ＬＮＡ１０６によってさらに増幅された後、イメージ除去フィルタ１０７に出力される。イメージ除去フィルタ１０７では、イメージ帯域にある信号などの不要な信号が除去される。そして、イメージ除去フィルタ１０７からの信号は、Ｋｕバンド用増幅器１０８によってさらに増幅された後、ミキサ１０９に出力される。
【００２０】
ミキサ１０９では、Ｋｕバンド用増幅器１０８からの信号が、局部発振器１１０から出力されるローカル信号と乗算されることで、ＩＦ（１〜２ＧＨｚ帯域）の信号へと変換される。そして、変換された信号は、ＩＦ用増幅器１１１により増幅され出力される。ＩＦ用増幅器１１１は、結合容量を介してコネクタ１１５に接続されており、同軸ケーブル１１６を駆動するために７５Ωでマッチングを行う。
【００２１】
ＬＮＢ１００は、コネクタ１１５に接続された同軸ケーブル１１６を介して、ＴＶセット１１７やビデオセット１１８と接続されている。これにより、ＬＮＢ１００で受信した信号が、ＴＶセット１１７やビデオセット１１８に伝送される。
【００２２】
また、ＴＶセット１１７やビデオセット１１８は、同軸ケーブル１１６を介して、ＬＮＢ１００に電力や信号を伝送する。ＬＮＢ１００内において、コネクタ１１５は、インダクタを介して、周波数選択器１１２、偏波選択器１１３、および電源レギュレータ１１４に接続されている。
【００２３】
例えば、同軸ケーブル１１６を介して、ＴＶセット１１７やビデオセット１１８側から、ＬＮＢ１００を駆動するための電力がＬＮＢ１００に伝送される。伝送された電力は、電源レギュレータ１１４に供給される。ＬＮＢ１００を駆動するための電力伝送は、通常１８Ｖ程度と高いため、電源レギュレータ１１４によって降圧した後に、安定化された電源電圧がＬＮＢ１００内の各ブロックへ供給される。
【００２４】
また、受信信号の帯域を切り替えるために、同軸ケーブル１１６を介して、ＴＶセット１１７やビデオセット１１８側から、局部発振器１１０の周波数を切り替えるための切替信号がＬＮＢ１００に伝送される。伝送された切替信号は、周波数選択器１１２に供給される。周波数選択器１１２は、上記切替信号を判別して選択したローカル周波数となるように、局部発振器１１０の発振周波数の切り替えを行う。
【００２５】
さらに、水平偏波および垂直偏波のいずれを受信するかを選択するために、同軸ケーブル１１６を介して、ＴＶセット１１７やビデオセット１１８側から、受信する偏波を選択するための偏波選択信号がＬＮＢ１００に伝送される。伝送された偏波選択信号は、偏波選択器１１３に供給される。
【００２６】
ここで、一般的なＬＮＢシステムでは、ＬＮＢ１００への電力供給は、ＴＶセット１１７やビデオセット１１８側から同軸ケーブル１１６に電圧を印加することによって行われている。上記偏波選択信号は、この電圧の高低を利用して実現されており、当該電圧の高低によっていずれの偏波を受信するのかの指令が行われている。偏波選択器１１３は、上記電圧の高低を判断し、受信する偏波を選択する。受信する偏波の選択方法としては、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５のうち、受信する方のＬＮＡの電源をオンにし、受信しない方のＬＮＡの電源をオフにする方法が簡単である。
【００２７】
図１３に、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５の一例であるＬＮＡ２００の概略構成を示す。ＬＮＡ２００は、ＨＥＭＴ２０１、ＨＥＭＴバイアス回路２０２、並びに、スイッチ２０３・２０４を備えている。水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５には、非常に低いＮＦが要求されるため、ＨＥＭＴ２０１が用いられる。そして、このＨＥＭＴ２０１のためのＨＥＭＴバイアス回路２０２としては、例えば、特願２０１０−０４０８８７に記載された技術によるＨＥＭＴバイアス回路が用いられる。
【００２８】
ＨＥＭＴ２０１のゲート端子は、スイッチ２０３がオンのとき、スイッチ２０３を介してＨＥＭＴバイアス回路２０２に接続され、スイッチ２０３がオフのときはグランドに接続される。スイッチ２０３は、偏波選択器１１３から出力される偏波選択信号に応じてオンまたはオフとなり、ＨＥＭＴ２０１のゲート端子とＨＥＭＴバイアス回路２０２との間を導通または遮断する。ＨＥＭＴ２０１のドレイン端子は、スイッチ２０４がオンのとき、スイッチ２０４を介してＨＥＭＴバイアス回路２０２に接続され、スイッチ２０４がオフのときはグランドに接続される。スイッチ２０４は、上記偏波選択信号に応じてオンまたはオフとなり、ＨＥＭＴ２０１のドレイン端子とＨＥＭＴバイアス回路２０２との間を導通または遮断する。これにより、ＨＥＭＴ２０１へのバイアスをオンまたはオフにすることによって、ＬＮＡ２００をオン（動作）またはオフ（停止）にさせることができる。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開昭５９−１９４５２２号公報（１９８４年１１月５日公開）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかしながら、ＬＮＡ２００では、バイアスをオンからオフ、また、オフからオンへ切り替える際に、ドレイン電圧ＶＤの動作とゲート電圧ＶＧの動作とが重なるため、大きな貫通電流がＨＥＭＴ２０１に流れるという問題がある。
【００３１】
図１４に、ＨＥＭＴ２０１のバイアスのオン・オフを切り替えるときのタイミングチャートを示す。図１４に示すように、ＨＥＭＴ２０１のバイアスのオン・オフを切り替えるために、偏波選択信号がローレベル（ＯＦＦ）からハイレベル（ＯＮ）、また、ハイレベル（ＯＮ）からローレベル（ＯＦＦ）になると同時に、ドレイン電圧ＶＤおよびゲート電圧ＶＧが変化し始める。ドレイン電圧ＶＤおよびゲート電圧ＶＧが変化してから安定するまでの間、すなわち両者が動作している間は、大きな貫通電流（ドレイン電流ＩＤ）がＨＥＭＴ２０１に流れる。過剰な貫通電流は、ＨＥＭＴ２０１への物理的ダメージとなり、長期信頼性を損なう原因となる。
【００３２】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、バイアスの供給のオン・オフを切り替える際の、過剰な貫通電流の発生を防止することができるバイアス回路、ＬＮＡ、およびＬＮＢを提供することにある。
【課題を解決するための手段】
【００３３】
本発明のバイアス切替回路は、上記課題を解決するために、入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、両電源型の差動増幅器と、第１抵抗素子と、第１スイッチと、第２スイッチと、第１基準電圧源と、第２基準電圧源と、負電源電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、負電源端子が上記第１スイッチの切り替えにより上記負電源電圧源またはグランドに接続可能とされ、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２スイッチの切り替えにより上記第１基準電圧源またはグランドに接続可能とされ、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先をグランドから上記負電源電圧源に切り替えた後に、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先をグランドから上記第１基準電圧源に切り替え、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先を上記第１基準電圧源からグランドに切り替えた後に、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先を上記負電源電圧源からグランドに切り替えることを特徴としている。
【００３４】
上記の構成によれば、第１スイッチおよび第２スイッチの切り替えのタイミングによって、増幅用ＦＥＴに対し、ゲート端子に電圧を印加および消去するタイミングと、ドレイン端子に電圧を印加および消去するタイミングとを、大きな貫通電流が流れないように制御することが可能となる。
【００３５】
例えば、バイアスの供給をオフからオンに切り替えるときは、第１スイッチを切り替えることにより差動増幅器の負電源端子の接続先をグランドから負電源電圧源に切り替えた後に、第２スイッチを切り替えることにより第１抵抗素子の第２端子の接続先をグランドから第１基準電圧源に切り替える。これによれば、増幅用ＦＥＴのゲート端子に電圧を印加してから、増幅用ＦＥＴのドレイン端子に電圧を印加するシーケンスとなる。よって、増幅用ＦＥＴのゲート端子に電圧を印加してから、増幅用ＦＥＴのドレイン端子に電圧を印加するまでの期間、増幅用ＦＥＴのチャネルに存在するキャリアが減少するので、貫通電極を流れにくくすることが可能となる。
【００３６】
また、バイアスの供給をオンからオフに切り替えるときは、第２スイッチを切り替えることにより第１抵抗素子の第２端子の接続先を第１基準電圧源からグランドに切り替えた後に、第１スイッチを切り替えることにより差動増幅器の負電源端子の接続先を負電源電圧源からグランドに切り替える。これによれば、増幅用ＦＥＴのドレイン端子の電圧を消去してから、増幅用ＦＥＴのゲート端子の電圧を消去するシーケンスとなる。よって、増幅用ＦＥＴのドレイン端子の電圧を消去してから、増幅用ＦＥＴのゲート端子の電圧を消去するまでの期間、増幅用ＦＥＴのゲート端子が負電圧に残留しているので、過剰なドレイン電流が流れることを防止することが可能となる。
【００３７】
したがって、バイアスの供給をオフからオンに切り替える際、および、バイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することが可能となる。
【００３８】
なお、本発明のバイアス回路は、上述のように、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先をグランドから上記負電源電圧源に切り替えた後に、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先をグランドから上記第１基準電圧源に切り替え、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先を上記第１基準電圧源からグランドに切り替えた後に、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先を上記負電源電圧源からグランドに切り替えることが望ましい。
【００３９】
また、本発明のバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが望ましい。
【００４０】
本発明のバイアス切替回路は、上記課題を解決するために、入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することを特徴としている。
また、本発明のバイアス切替回路は、入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源と、第１コンデンサと、第２コンデンサとを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、上記第１コンデンサは、第５端子および第６端子を有し、該第５端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第６端子がグランドに接続され、上記第２コンデンサは、第７端子および第８端子を有し、該第７端子が上記増幅用ＦＥＴのゲート端子に接続され、該第８端子が上記増幅用ＦＥＴのソース端子に接続され、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、または同時に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することを特徴としている。
【００４１】
上記の構成によれば、第１スイッチおよび第２スイッチの切り替えのタイミングによって、増幅用ＦＥＴに対し、ゲート端子に電圧を印加および消去するタイミングと、ドレイン端子に電圧を印加および消去するタイミングとを、大きな貫通電流が流れないように制御することが可能となる。
【００４２】
例えば、バイアスの供給をオフからオンに切り替えるときは、第１スイッチを切り替えることにより増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、第２スイッチを切り替えることにより第２トランジスタの制御端子と第２トランジスタの第１導通端子との接続を遮断する。これによれば、増幅用ＦＥＴのゲート端子に電圧を印加してから、増幅用ＦＥＴのドレイン端子に電圧を印加するシーケンスとなる。よって、増幅用ＦＥＴのゲート端子に電圧を印加してから、増幅用ＦＥＴのドレイン端子に電圧を印加するまでの期間、増幅用ＦＥＴのチャネルに存在するキャリアが減少するので、貫通電極を流れにくくすることが可能となる。
【００４３】
また、バイアスの供給をオンからオフに切り替えるときは、第２スイッチを切り替えることにより第２トランジスタの制御端子を第２トランジスタの第１導通端子に接続した後に、第１スイッチを切り替えることにより増幅用ＦＥＴのゲート端子をグランドに接続する。これによれば、増幅用ＦＥＴのドレイン端子の電圧を消去してから、増幅用ＦＥＴのゲート端子の電圧を消去するシーケンスとなる。よって、増幅用ＦＥＴのドレイン端子の電圧を消去してから、増幅用ＦＥＴのゲート端子の電圧を消去するまでの期間、増幅用ＦＥＴのゲート端子が負電圧に残留しているので、過剰なドレイン電流が流れることを防止することが可能となる。
【００４４】
したがって、バイアスの供給をオフからオンに切り替える際、および、バイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することが可能となる。
【００４５】
なお、本発明のバイアス回路は、上述のように、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することが望ましい。
【００４６】
また、本発明のバイアス回路は、上述のように、第１コンデンサおよび第２コンデンサをさらに備え、上記第１コンデンサは、第５端子および第６端子を有し、該第５端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第６端子がグランドに接続され、上記第２コンデンサは、第７端子および第８端子を有し、該第７端子が上記増幅用ＦＥＴのゲート端子に接続され、該第８端子が上記増幅用ＦＥＴのソース端子に接続されていることが好ましい。
【００４７】
上記の構成によれば、第１コンデンサおよび第２コンデンサを備えていることにより、バイアスの供給をオンからオフに切り替える際における、増幅用ＦＥＴのドレイン電圧の放電に要する時間と、増幅用ＦＥＴのゲート電圧の充電に要する時間とを制御することが可能となる。
【００４８】
それゆえ、ゲート電圧の充電時間をドレイン電圧の放電時間よりも長く設定することによって、バイアスの供給をオンからオフに切り替えるときは、第１スイッチおよび第２スイッチを同時に切り替えても、増幅用ＦＥＴのドレイン端子の電圧を消去してから、増幅用ＦＥＴのゲート端子の電圧を消去するシーケンスとすることが可能となる。
【００４９】
なお、本発明のバイアス回路は、上述のように、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、または同時に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続することが望ましい。
【００５０】
また、本発明のバイアス回路は、上記増幅用ＦＥＴは、ＨＥＭＴであることが望ましい。
【００５１】
さらに、本発明のバイアス回路は、上記第１トランジスタは、Ｎチャネル型ＭＯＳＦＥＴであり、上記第１トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、該Ｎチャネル型ＭＯＳＦＥＴのドレイン端子、ソース端子、およびゲート端子であり、上記第２トランジスタは、Ｐチャネル型ＭＯＳＦＥＴであり、上記第２トランジスタの第１導通端子、第２導通端子、および制御端子はそれぞれ、該Ｐチャネル型ＭＯＳＦＥＴのソース端子、ドレイン端子、およびゲート端子であり、上記第１差動増幅器の第１入力端子および第２入力端子はそれぞれ、負入力端子および正入力端子であり、上記第２差動増幅器の第１入力端子および第２入力端子はそれぞれ、正入力端子および負入力端子であることが望ましい。
【００５２】
また、本発明のバイアス回路は、第６抵抗素子をさらに備え、上記第６抵抗素子は、上記第１トランジスタの第２導通端子と上記増幅用ＦＥＴのゲート端子とを電気的に接続する経路に設けられていることが好ましい。
【００５３】
上記の構成によれば、第１トランジスタの許容耐圧内で、第１トランジスタを駆動させることが可能となる。それゆえ、優れた信頼性を具備することが可能となる。
【００５４】
本発明のＬＮＡは、上記課題を解決するために、入力信号を増幅するソース端子が接地された増幅用ＦＥＴと、上記バイアス回路とを備え、上記増幅用ＦＥＴのゲート端子に入力端子が設けられ、上記増幅用ＦＥＴのドレイン端子に出力端子が設けられていることを特徴としている。
【００５５】
上記の構成によれば、上記バイアス回路を備えることによって、増幅用ＦＥＴを適切な動作点で駆動させることが可能になるとともに、バイアス回路で奏する効果を得ることが可能となる。
【００５６】
本発明のＬＮＢは、上記課題を解決するために、アンテナによって受信した信号を増幅およびダウンコンバートして後段に伝送するＬＮＢであって、第１偏波を受信し、該第１偏波を第１偏波信号に変換する第１偏波アンテナと、第２偏波を受信し、該第２偏波を第２偏波信号に変換する第２偏波アンテナと、上記第１偏波信号を増幅する第１偏波用増幅器と、上記第２偏波信号を増幅する第２偏波用増幅器と、上記第１偏波および上記第２偏波のいずれを受信するかを選択する偏波選択器とを備え、上記第１偏波および上記第２偏波はそれぞれ、水平偏波および垂直偏波、または、左旋円偏波および右旋円偏波であり、上記第１偏波用増幅器および上記第２偏波用増幅器は、上記ＬＮＡであり、上記第１偏波用増幅器および上記第２偏波用増幅器は、上記偏波選択器から出力される上記第１偏波および上記第２偏波のいずれを受信するかを示す偏波選択信号に応じて、上記第１スイッチおよび上記第２スイッチをそれぞれ切り替えることを特徴としている。
【００５７】
上記の構成によれば、上記ＬＮＡを備えることによって、第１偏波用増幅器および第２偏波用増幅器の利得およびＮＦを最適化することが可能となるので、第１偏波アンテナおよび第２偏波アンテナにより受信された微小な信号を良好に受信することが可能となる。
【００５８】
また、本発明のＬＮＢは、部分的に集積化されていることが好ましい。
【００５９】
上記の構成によれば、部品の実装面積と実装コストとが削減され、ＬＮＢにおいて小型化・低コスト化の実現を図ることが可能となる。
【発明の効果】
【００６０】
以上のように、本発明のバイアス回路は、両電源型の差動増幅器と、第１抵抗素子と、第１スイッチと、第２スイッチと、第１基準電圧源と、第２基準電圧源と、負電源電圧源とを備え、上記差動増幅器は、正入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、負入力端子が上記第２基準電圧源に接続され、出力端子が上記増幅用ＦＥＴのゲート端子に接続され、負電源端子が上記第１スイッチの切り替えにより上記負電源電圧源またはグランドに接続可能とされ、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２スイッチの切り替えにより上記第１基準電圧源またはグランドに接続可能とされ、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先をグランドから上記負電源電圧源に切り替えた後に、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先をグランドから上記第１基準電圧源に切り替え、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第１抵抗素子の第２端子の接続先を上記第１基準電圧源からグランドに切り替えた後に、上記第１スイッチを切り替えることにより上記差動増幅器の負電源端子の接続先を上記負電源電圧源からグランドに切り替える構成である。
【００６１】
また、本発明のバイアス回路は、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源とを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続する構成である。
さらに、本発明のバイアス回路は、入力信号を増幅するソース端子が接地された増幅用ＦＥＴに、バイアスを供給するバイアス回路であって、単一電源型の第１差動増幅器と、単一電源型の第２差動増幅器と、第１トランジスタと、第２トランジスタと、第１抵抗素子と、第２抵抗素子と、第３抵抗素子と、第４抵抗素子と、第５抵抗素子と、第１スイッチと、第２スイッチと、基準電圧源と、負電源電圧源と、第１コンデンサと、第２コンデンサとを備え、上記第１トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第２トランジスタは、第１導通端子、第２導通端子、および制御端子を有し、上記第１差動増幅器は、第１入力端子が上記第５抵抗素子を介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記増幅用ＦＥＴのドレイン端子に接続され、出力端子が上記第１トランジスタの制御端子に接続され、上記第２差動増幅器は、第１入力端子が上記第４抵抗素子および上記第５抵抗素子をこの順番に介して上記第２トランジスタの第２導通端子に接続され、第２入力端子が上記基準電圧源に接続され、出力端子が上記第２トランジスタの制御端子に接続され、上記第１トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記増幅用ＦＥＴのゲート端子に接続され、上記第２トランジスタは、第１導通端子が電源電圧に接続され、第２導通端子が上記第５抵抗素子、上記第４抵抗素子および上記第３抵抗素子をこの順番に介してグランドに接続され、上記第１抵抗素子は、第１端子および第２端子を有し、該第１端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第２端子が上記第２トランジスタの第２導通端子に接続され、上記第２抵抗素子は、第３端子および第４端子を有し、該第３端子が上記増幅用ＦＥＴのゲート端子に接続され、該第４端子が上記負電源電圧源に接続され、上記第１スイッチは、上記増幅用ＦＥＴのゲート端子に接続され、該第１スイッチの切り替えにより上記増幅用ＦＥＴのゲート端子はグランドに接続可能とされており、上記第２スイッチは、上記第２トランジスタの制御端子に接続され、該第２スイッチの切り替えにより上記第２トランジスタの制御端子は該第２トランジスタの第１導通端子に接続可能とされ、上記第１コンデンサは、第５端子および第６端子を有し、該第５端子が上記増幅用ＦＥＴのドレイン端子に接続され、該第６端子がグランドに接続され、上記第２コンデンサは、第７端子および第８端子を有し、該第７端子が上記増幅用ＦＥＴのゲート端子に接続され、該第８端子が上記増幅用ＦＥＴのソース端子に接続され、バイアスの供給をオフからオンに切り替えるときは、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子とグランドとの接続を遮断した後に、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子と上記第２トランジスタの第１導通端子との接続を遮断し、バイアスの供給をオンからオフに切り替えるときは、上記第２スイッチを切り替えることにより上記第２トランジスタの制御端子を上記第２トランジスタの第１導通端子に接続した後に、または同時に、上記第１スイッチを切り替えることにより上記増幅用ＦＥＴのゲート端子をグランドに接続する構成である。
【００６２】
それゆえ、第１スイッチおよび第２スイッチの切り替えのタイミングによって、増幅用ＦＥＴに対し、ゲート端子に電圧を印加および消去するタイミングと、ドレイン端子に電圧を印加および消去するタイミングとを、大きな貫通電流が流れないように制御することができる。したがって、バイアスの供給をオフからオンに切り替える際、および、バイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することができるという効果を奏する。
【００６３】
本発明のＬＮＡは、入力信号を増幅するソース端子が接地された増幅用ＦＥＴと、上記バイアス回路とを備え、上記増幅用ＦＥＴのゲート端子に入力端子が設けられ、上記増幅用ＦＥＴのドレイン端子に出力端子が設けられている構成である。
【００６４】
それゆえ、上記バイアス回路を備えることによって、増幅用ＦＥＴを適切な動作点で駆動させることができるとともに、バイアス回路で奏する効果を得ることができるという効果を奏する。
【００６５】
本発明のＬＮＢは、第１偏波を受信し、該第１偏波を第１偏波信号に変換する第１偏波アンテナと、第２偏波を受信し、該第２偏波を第２偏波信号に変換する第２偏波アンテナと、上記第１偏波信号を増幅する第１偏波用増幅器と、上記第２偏波信号を増幅する第２偏波用増幅器と、上記第１偏波および上記第２偏波のいずれを受信するかを選択する偏波選択器とを備え、上記第１偏波および上記第２偏波はそれぞれ、水平偏波および垂直偏波、または、左旋円偏波および右旋円偏波であり、上記第１偏波用増幅器および上記第２偏波用増幅器は、上記ＬＮＡであり、上記第１偏波用増幅器および上記第２偏波用増幅器は、上記偏波選択器から出力される上記第１偏波および上記第２偏波のいずれを受信するかを示す偏波選択信号に応じて、上記第１スイッチおよび上記第２スイッチをそれぞれ切り替える構成である。
【００６６】
それゆえ、上記ＬＮＡを備えることによって、第１偏波用増幅器および第２偏波用増幅器の利得およびＮＦを最適化することが可能となるので、第１偏波アンテナおよび第２偏波アンテナにより受信された微小な信号を良好に受信することができるという効果を奏する。
【図面の簡単な説明】
【００６７】
【図１】本発明におけるバイアス回路の第１実施形態を示す回路図である。
【図２】図１のバイアス回路に制御信号を供給する制御信号生成回路の一構成例を示す回路図である。
【図３】図１のバイアス回路を備えたＬＮＡにおける、バイアスのオン・オフを切り替えるときの各信号波形を示すタイミングチャートである。
【図４】本発明におけるバイアス回路の第２実施形態を示す回路図である。
【図５】図２のバイアス回路に制御信号を供給する制御信号生成回路の一構成例を示す回路図である。
【図６】図２のバイアス回路を備えたＬＮＡにおける、バイアスのオン・オフを切り替えるときの各信号波形を示すタイミングチャートである。
【図７】本発明におけるバイアス回路の第３実施形態を示す回路図である。
【図８】本発明におけるＬＮＡの実施の一形態を示す回路ブロック図である。
【図９】ＨＥＭＴのバイアスを説明するための回路図である。
【図１０】ＨＥＭＴのゲート電圧とドレイン電流との関係を示すグラフである。
【図１１】従来のＨＥＭＴバイアス回路の構成を示す回路図である。
【図１２】従来のＬＮＢの構成を示す回路ブロック図である。
【図１３】上記従来のＬＮＢにおいて用いられるＬＮＡの概略構成を示す回路ブロック図である。
【図１４】図１３のＬＮＡにおける、バイアスのオン・オフを切り替えるときの各信号波形を示すタイミングチャートである。
【発明を実施するための形態】
【００６８】
本発明の各実施形態について図面に基づいて説明すれば、以下の通りである。なお、各実施の形態において説明すること以外の構成は、前述の実施の形態と同じである。また、説明の便宜上、各実施の形態においては、前述の実施の形態の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００６９】
〔実施の形態１〕
（ＨＥＭＴバイアス回路の構成）
図１は、本実施の形態のＨＥＭＴバイアス回路１０の一構成例を示す回路図である。
【００７０】
本実施の形態のＨＥＭＴバイアス回路１０（バイアス回路）は、ソース端子が接地されたＨＥＭＴ１（増幅用ＦＥＴ）のためのバイアス回路である。ＨＥＭＴ１は入力信号を増幅する。ＨＥＭＴバイアス回路１０は、図１に示すように、オペアンプＡＭＰ１（両電源型の差動増幅器）、抵抗素子ＲＩ（第１抵抗素子）、スイッチＳＷｇ（第１スイッチ）、スイッチＳＷｄ（第２スイッチ）、負電源電圧源ＶＮＥＧ、基準電圧源ＶＤＲＡＩＮ（第２基準電圧源）、および基準電圧源ＶＲＥＦ（第１基準電圧源）を備えている。
【００７１】
オペアンプＡＭＰ１は、両電源型のオペアンプであり、差動増幅器として構成されている。オペアンプＡＭＰ１の正電源端子は、電源電圧ＶＤＤに接続されている。オペアンプＡＭＰ１の負電源端子は、スイッチＳＷｇに接続されている。スイッチＳＷｇの切替によって、オペアンプＡＭＰ１の負電源端子は、負電源電圧源ＶＮＥＧに接続されるか、接地される。オペアンプＡＭＰ１の正入力端子（非反転入力端子）は、ＨＥＭＴ１のドレイン端子に接続されている。オペアンプＡＭＰ１の負入力端子（反転入力端子）は、基準電圧源ＶＤＲＡＩＮに接続されている。オペアンプＡＭＰ１の出力端子は、ＨＥＭＴ１のゲート端子に接続されている。
【００７２】
抵抗素子ＲＩは、２つの端子を有しており、一方の端子（第１端子）がＨＥＭＴ１のドレイン端子に接続され、他方の端子（第２端子）がスイッチＳＷｄに接続されている。スイッチＳＷｄの切替によって、抵抗素子ＲＩの他方の端子は、基準電圧源ＶＲＥＦに接続されるか、接地される。
【００７３】
スイッチＳＷｇは、制御信号ＳＧ、および、制御信号ＳＧを反転した反転制御信号/ＳＧ（ＳＧバー）に応じて、オペアンプＡＭＰ１の負電源端子の接続先を、負電源電圧源ＶＮＥＧとグランドとの間で切り替えるものである。スイッチＳＷｇは、制御信号ＳＧがハイレベルかつ反転制御信号/ＳＧがローレベルのとき、オペアンプＡＭＰ１の負電源端子を負電源電圧源ＶＮＥＧに接続させる。スイッチＳＷｇは、制御信号ＳＧがローレベルかつ反転制御信号/ＳＧがハイレベルのとき、オペアンプＡＭＰ１の負電源端子を接地させる。
【００７４】
スイッチＳＷｄは、制御信号ＳＤ、および、制御信号ＳＤを反転した反転制御信号/ＳＤ（ＳＤバー）に応じて、抵抗素子ＲＩすなわちＨＥＭＴ１のドレイン端子の接続先を、基準電圧源ＶＲＥＦとグランドとの間で切り替えるものである。スイッチＳＷｄは、制御信号ＳＤがハイレベルかつ反転制御信号/ＳＤがローレベルのとき、ＨＥＭＴ１のドレイン端子を基準電圧源ＶＲＥＦに接続させる。スイッチＳＷｄは、制御信号ＳＤがローレベルかつ反転制御信号/ＳＤがハイレベルのとき、ＨＥＭＴ１のドレイン端子を接地させる。
【００７５】
なお、制御信号ＳＧ、反転制御信号/ＳＧ、制御信号ＳＤ、および反転制御信号/ＳＤは、制御信号生成回路により生成され、制御信号生成回路からスイッチＳＷｇおよびスイッチＳＷｄにそれぞれ供給される。制御信号生成回路については後述する。
【００７６】
負電源電圧源ＶＮＥＧは、オペアンプＡＭＰ１の負電源端子に対し、負の電源電圧（負電源電圧ＶＮＥＧとも呼ぶ）を発生する。基準電圧源ＶＤＲＡＩＮは、オペアンプＡＭＰ１の負入力端子に対し、正の電圧（基準電圧ＶＤＲＡＩＮとも呼ぶ）を発生する。基準電圧源ＶＲＥＦは、ＨＥＭＴ１のドレイン端子に対し、正の電圧（基準電圧ＶＲＥＦとも呼ぶ）を発生する。基準電圧源ＶＤＲＡＩＮおよび基準電圧源ＶＲＥＦは、温度Ｔや電源電圧ＶＤＤの変動に全く影響を受けない。なお、電源電圧ＶＤＤは正の電源電圧であり、外部の他の部材と共用することができる。
【００７７】
（ドレイン電圧ＶＤおよびドレイン電流ＩＤ）
ＨＥＭＴバイアス回路１０では、ＨＥＭＴ１を、オペアンプＡＭＰ１の負帰還ループの中に組み込んでいる。これにより、オペアンプＡＭＰ１の負電源端子が負電源電圧源ＶＮＥＧに接続されるとともに、ＨＥＭＴ１のドレイン端子が基準電圧源ＶＲＥＦに接続されている間は、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（３）および式（４）で示す近似式になるように、自動的に決定される仕組みになっている。
【００７８】
【数２】
0004800433.tif 000003
【００７９】
上記各式における各値は、以下のとおりである。
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＤＲＡＩＮ：基準電圧源ＶＤＲＡＩＮの電圧値
ＶＲＥＦ：基準電圧源ＶＲＥＦの電圧値
ＲＩ：抵抗素子ＲＩの抵抗値。
【００８０】
すなわち、基準電圧源ＶＤＲＡＩＮの基準電圧ＶＤＲＡＩＮをオペアンプＡＭＰ１の入力に印加することで、ＨＥＭＴ１のドレイン端子では所定の電圧（＝基準電圧ＶＤＲＡＩＮ）を得る。また、基準電圧源ＶＲＥＦとＨＥＭＴ１のドレイン端子との間に抵抗素子ＲＩを挿入することによって、基準電圧ＶＲＥＦと基準電圧ＶＤＲＡＩＮとの電位差が抵抗素子ＲＩの両端に生じるため、所望のドレイン電流ＩＤを得る。
【００８１】
式（３）および式（４）は、温度Ｔや電源電圧ＶＤＤの関数ではないので、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、これらの変動を受けない。よって、ＨＥＭＴバイアス回路１０では、温度依存性および電源電圧依存性を排除することが可能となる。
【００８２】
また、電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧからＨＥＭＴ１のゲート端子へのＰＳＲＲ（Power Supply Rejection Ratio）は、オペアンプＡＭＰ１のＰＳＲＲと等しくなるので、非常に高い雑音除去率を得ることが可能となる。ＰＳＲＲは、ある電源電圧（ここでは電源電圧ＶＤＤおよび負電源電圧ＶＮＥＧ）からの雑音が、注目する端子においてどれだけ減衰するかを示す指標である。
【００８３】
さらに、オペアンプＡＭＰ１は、特殊な製造プロセスを必要とせず構成することができる。それゆえ、図１１に示した従来のＨＥＭＴバイアス回路５００では、ＰＮＰ型バイポーラトランジスタが必須であったが、ＨＥＭＴバイアス回路１０では、トランジスタの種類は問われない。よって、ＨＥＭＴバイアス回路１０では、製造プロセスの選定の自由度が高くなり、ＣＭＯＳプロセスや、ＭＯＳプロセス、バイポーラプロセス、ＢｉＣＭＯＳプロセスなど、様々なプロセスでの集積回路の製造が可能となる。
【００８４】
但し、近年のオペアンプ（差動増幅器）は、単一電源が主流である。また、図１に示すオペアンプＡＭＰ１は、ＧＮＤレベルを挟んだ正負の両電源を必要とするというデメリットがある。
【００８５】
（ＬＮＡおよびＬＮＢ）
上述したＨＥＭＴバイアス回路１０は、ＨＥＭＴが用いられるＬＮＡ（Low Noise Amplifier）に適用することができる。よって、ＬＮＡは、少なくともＨＥＭＴ１およびＨＥＭＴバイアス回路１０を備えるＬＮＡとして実現することができる。
【００８６】
図８は、ＬＮＡ７０の一構成例を示す回路ブロック図である。ＬＮＡ７０は、ＨＥＭＴ１およびＨＥＭＴバイアス回路１０を備えている。ＬＮＡ７０では、ＨＥＭＴ１のゲート端子に入力部７１が設けられ、ＨＥＭＴ１のドレイン端子に出力部７２が設けられる。
【００８７】
このようなＨＥＭＴバイアス回路１０を備えるＬＮＡ７０では、ＨＥＭＴ１を適切な動作点で駆動させることが可能になるとともに、上述したＨＥＭＴバイアス回路１０で奏する効果を得ることが可能となる。
【００８８】
また、ＬＮＡ７０は、衛星放送受信用などのＬＮＢ（Low Noise Block converter）に適用することができる。ＬＮＢとしては、例えば、上述した図１２のＬＮＢ１００がある。ＬＮＢ１００に適用する場合、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５として、ＬＮＡ７０が用いられる。ＬＮＢ１００では、ＬＮＡ７０を備えることによって、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５の利得およびＮＦを最適化することが可能となるので、フィードホーン１０１（水平偏波アンテナ１０２および垂直偏波アンテナ１０３）により受信された微小な信号を良好に受信することが可能となる。
【００８９】
また、ＬＮＢ１００には複数の機能ブロックが存在する。それゆえ、各機能ブロックのいずれかを組み合わせて集積化してもよいし、全ての機能ブロックを集積化してもよい。ＬＮＢ１００を、部分的に集積化または全体的に集積化することにより、部品の実装面積と実装コストとが削減され、ＬＮＢ１００において小型化・低コスト化の実現を図ることが可能となる。
【００９０】
ここで、ＨＥＭＴバイアス回路１０は、スイッチＳＷｇおよびスイッチＳＷｄを切り替えることにより、ＨＥＭＴ１へ供給するバイアスのオン・オフを切り替えることができる。すなわち、ＬＮＡ７０のオン・オフを切り替えることができる。
【００９１】
図１２に示したＬＮＢ１００では、衛星放送からの信号電波として、水平偏波（左旋円偏波）と垂直偏波（右旋円偏波）とを選択して受信する仕様となっている。偏波選択器１１３から出力される偏波選択信号に応じて、水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５のうち、受信する方のＬＮＡをオンにし、受信しない方のＬＮＡをオフにすることで、受信する偏波を選択する。
【００９２】
よって、ＨＥＭＴ１とＨＥＭＴバイアス回路１０とを備えるＬＮＡ７０を、偏波選択信号に応じてスイッチＳＷｇおよびスイッチＳＷｄを切り替えるように構成することによって、容易に、上記受信する偏波の選択を実施することが可能となる。
【００９３】
但し、偏波選択信号は、２値（ハイレベルおよびローレベル）の信号であるため、偏波選択信号から、制御信号ＳＧ、反転制御信号/ＳＧ、制御信号ＳＤ、および反転制御信号/ＳＤを生成する制御信号生成回路が必要である。それゆえ、ＬＮＢ１００では、例えば、図８に示すように、ＨＥＭＴバイアス回路１０に接続される制御信号生成回路５０が設けられる。制御信号生成回路５０は、ＬＮＡ毎（水平偏波用ＬＮＡ１０４および垂直偏波用ＬＮＡ１０５）にそれぞれ設けられる。
【００９４】
（制御信号生成回路）
次に、制御信号生成回路５０について説明する。
【００９５】
図２は、制御信号生成回路５０の一構成例を示す回路図である。図２に示すように、制御信号生成回路５０は、ＮＯＴゲート５１・５２・５５・５７、コンデンサ５３、ＮＯＲゲート５４、並びにＮＡＮＤゲート５６を備えている。
【００９６】
また、制御信号生成回路５０は、偏波選択信号が入力される入力部５８、制御信号ＳＧが出力される出力部５９、反転制御信号/ＳＧが出力される出力部６０、制御信号ＳＤが出力される出力部６１、および反転制御信号/ＳＤが出力される出力部６２を備えている。入力部５８は偏波選択器１１３に接続される。出力部５９および出力部６０は、ＨＥＭＴバイアス回路１０のスイッチＳＷｇに接続される。出力部６１および出力部６２は、ＨＥＭＴバイアス回路１０のスイッチＳＷｄに接続される。
【００９７】
ＮＯＴゲート５１・５２・５５・５７は、ＮＯＴ演算を行う１入力１出力の論理回路であり、インバータとも呼ばれる。ＮＯＲゲート５４は、ＮＯＲ演算を行う２入力１出力の論理回路である。ＮＡＮＤゲート５６は、ＮＡＮＤ演算を行う２入力１出力の論理回路である。ＮＯＴゲート５１の入力部は入力部５８に接続され、ＮＯＴゲート５１の出力部はＮＯＴゲート５２の入力部に接続されている。ＮＯＴゲート５２の出力部は、ＮＯＲゲート５４の第１入力部およびＮＡＮＤゲート５６の第１入力部に接続されている。コンデンサ５３は、２つの端子を有し、一方の端子がＮＯＴゲート５２の出力部に接続され、他方の端子が接地されている。ＮＯＲゲート５４の第２入力部およびＮＡＮＤゲート５６の第２入力部は、入力部５８に接続されている。ＮＯＲゲート５４の出力部は、ＮＯＴゲート５５の入力部に接続されるとともに、出力部６０に接続されている。ＮＯＴゲート５５の出力部は出力部５９に接続されている。ＮＡＮＤゲート５６の出力部は、ＮＯＴゲート５７の入力部に接続されるとともに、出力部６２に接続されている。ＮＯＴゲート５７の出力部は出力部６１に接続されている。
【００９８】
制御信号生成回路５０では、偏波選択信号がハイレベルのとき、制御信号ＳＧおよび制御信号ＳＤはハイレベルとなり、反転制御信号/ＳＧおよび反転制御信号/ＳＤはローレベルとなる。一方、偏波選択信号がローレベルのとき、制御信号ＳＧおよび制御信号ＳＤはローレベルとなり、反転制御信号/ＳＧおよび反転制御信号/ＳＤはハイレベルとなる。よって、偏波選択信号のハイレベルおよびローレベルに応じて、ＬＮＡ７０をオンまたはオフにすることが可能となる。
【００９９】
但し、制御信号生成回路５０では、ＮＯＴゲート５１・５２、並びにコンデンサ５３により、遅延素子６３が構成されている。これにより、制御信号ＳＤおよび反転制御信号/ＳＤのレベル変化と、制御信号ＳＧおよび反転制御信号/ＳＧのレベル変化とは、所定の時間ずれる（遅延する）ようになっている。
【０１００】
（オン・オフの切替タイミング）
次に、ＨＥＭＴ１とＨＥＭＴバイアス回路１０とを備えるＬＮＡ７０における、バイアスのオン・オフの切替タイミングについて説明する。
【０１０１】
図３は、上記ＬＮＡ７０における、バイアスのオン・オフを切り替えるときの各信号波形を示すタイミングチャートである。
【０１０２】
＜時間ｔ１＞
偏波選択信号がローレベルからハイレベルに変化すると、ＮＯＲゲート５４の第２入力部およびＮＡＮＤゲート５６の第２入力部がハイレベルに変化する一方、遅延素子６３によってＮＯＲゲート５４の第１入力部およびＮＡＮＤゲート５６の第１入力部はローレベルが維持されたままであるので、ＮＯＲゲート５４の出力部はローレベルに変化し、ＮＡＮＤゲート５６の出力部はハイレベルを維持する。これにより、制御信号ＳＧはハイレベルとなり、制御信号ＳＤはローレベルとなる。
【０１０３】
＜時間ｔ２＞
偏波選択信号がローレベルからハイレベルに変化してから所定の時間（期間Ａ）が経過すると、ＮＯＲゲート５４の第１入力部およびＮＡＮＤゲート５６の第１入力部がハイレベルに変化するので、ＮＯＲゲート５４の出力部はローレベルを維持し、ＮＡＮＤゲート５６の出力部はローレベルに変化する。これにより、制御信号ＳＧおよび制御信号ＳＤは共にハイレベルとなる。
【０１０４】
＜時間ｔ３＞
偏波選択信号がハイレベルからローレベルに変化すると、ＮＯＲゲート５４の第２入力部およびＮＡＮＤゲート５６の第２入力部がローレベルに変化する一方、遅延素子によってＮＯＲゲート５４の第１入力部およびＮＡＮＤゲート５６の第１入力部はハイレベルが維持されたままであるので、ＮＯＲゲート５４の出力部はローレベルを維持し、ＮＡＮＤゲート５６の出力部はハイレベルに変化する。これにより、制御信号ＳＧはハイレベルとなり、制御信号ＳＤはローレベルとなる。
【０１０５】
＜時間ｔ４＞
偏波選択信号がハイレベルからローレベルに変化してから所定の時間（期間Ｂ）が経過すると、ＮＯＲゲート５４の第１入力部およびＮＡＮＤゲート５６の第１入力部がローレベルに変化するので、ＮＯＲゲート５４の出力部はハイレベルに変化し、ＮＡＮＤゲート５６の出力部はハイレベルを維持する。これにより、制御信号ＳＧおよび制御信号ＳＤは共にローレベルとなる。
【０１０６】
このように、ＬＮＡ７０をオフからオンに切り替えるために偏波選択信号をローレベルからハイレベルに変化させると、制御信号ＳＧはハイレベル、かつ、反転制御信号/ＳＤはハイレベルとなり、ドレイン電圧ＶＤはゼロのままで、先にＨＥＭＴ１にゲート電圧ＶＧが印加される期間Ａが設けられている。この期間Ａによって、ＨＥＭＴ１のチャネルに存在するキャリアが減少し、貫通電極が流れにくくなる。
【０１０７】
よって、期間Ａを、十分な時間、または、ＨＥＭＴ１がピンチオフに達するまでの時間に設定することによって、期間Ａを経過した後に制御信号ＳＤがハイレベルとなり、ＨＥＭＴ１にドレイン電圧ＶＤが印加されても、過剰なドレイン電流ＩＤが流れることを防止することが可能となる。
【０１０８】
一方、ＬＮＡ７０をオンからオフに切り替えるために偏波選択信号をハイレベルからローレベルに変化させると、制御信号ＳＧはハイレベル、かつ、反転制御信号/ＳＤはハイレベルとなり、ＨＥＭＴ１にゲート電圧ＶＧが印加されるままで、先にドレイン電圧ＶＤがゼロとなる期間Ｂが設けられている。期間Ｂでは、ゲート電圧ＶＧが負の電源電圧に残留しているので、過剰なドレイン電流ＩＤが流れない。よって、過剰なドレイン電流ＩＤが流れることを防止することが可能となる。
【０１０９】
なお、期間Ａおよび期間Ｂは、遅延素子６３の構成によって設定することができる。
【０１１０】
以上のように、ＨＥＭＴバイアス回路１０は、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替えるときは、スイッチＳＷｇを切り替えることによりオペアンプＡＭＰ１の負電源端子の接続先をグランドから負電源電圧源ＶＮＥＧに切り替えた後に、スイッチＳＷｄを切り替えることにより抵抗素子ＲＩの第２端子の接続先をグランドから基準電圧源ＶＲＥＦに切り替え、また、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、スイッチＳＷｄを切り替えることにより抵抗素子ＲＩの第２端子の接続先を基準電圧源ＶＲＥＦからグランドに切り替えた後に、スイッチＳＷｇを切り替えることによりオペアンプＡＭＰ１の負電源端子の接続先を負電源電圧源ＶＮＥＧからグランドに切り替える構成を有している。
【０１１１】
これにより、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替えるときは、ＨＥＭＴ１のゲート端子を先に負電圧状態にバイアスした後に、ＨＥＭＴ１のドレイン端子にドレイン電圧を印加するシーケンスとなる。すなわち、ＨＥＭＴ１のゲート端子に電圧を印加してから、ＨＥＭＴ１のドレイン端子に電圧を印加するシーケンスとなる。よって、ＨＥＭＴ１のゲート端子に電圧を印加してから、ＨＥＭＴ１のドレイン端子に電圧を印加するまでの期間、ＨＥＭＴ１のチャネルに存在するキャリアが減少するので、貫通電極を流れにくくすることが可能となる。
【０１１２】
一方、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、ＨＥＭＴ１のドレイン電圧をゼロにした後に、ＨＥＭＴ１のゲート電圧をゼロにするシーケンスとなる。すなわち、ＨＥＭＴ１のドレイン端子の電圧を消去してから、ＨＥＭＴ１のゲート端子の電圧を消去するシーケンスとなる。よって、ＨＥＭＴ１のドレイン端子の電圧を消去してから、ＨＥＭＴ１のゲート端子の電圧を消去するまでの期間、ＨＥＭＴ１のゲート端子が負電圧に残留しているので、過剰なドレイン電流が流れることを防止することが可能となる。
【０１１３】
つまりは、ＨＥＭＴバイアス回路１０では、スイッチＳＷｇおよびスイッチＳＷｄの切り替えのタイミングによって、ＨＥＭＴ１に対し、ゲート端子に電圧を印加および消去するタイミングと、ドレイン端子に電圧を印加および消去するタイミングとを、大きな貫通電流が流れないように制御することが可能となる。
【０１１４】
したがって、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替える際、および、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することが可能となる。
【０１１５】
〔実施の形態２〕
（ＨＥＭＴバイアス回路の構成）
図４は、本実施の形態のＨＥＭＴバイアス回路２０の一構成例を示す回路図である。
【０１１６】
本実施の形態のＨＥＭＴバイアス回路２０は、ソース端子が接地されたＨＥＭＴ１のためのバイアス回路である。ＨＥＭＴバイアス回路２０は、図４に示すように、オペアンプＡＭＰ２（第１差動増幅器）、オペアンプＡＭＰ３（第２差動増幅器）、抵抗素子ＲＩ、抵抗素子ＲＧ（第２抵抗素子）、抵抗素子ＲＧＧ（第６抵抗素子）、抵抗素子ＲＲ（第３抵抗素子）、抵抗素子Ｒ１（第４抵抗素子）、抵抗素子Ｒ２（第５抵抗素子）、コンデンサＣＤ（第１コンデンサ）、コンデンサＣＧ（第２コンデンサ）、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタと称する）２１（第１トランジスタ）、Ｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと称する）２２（第２トランジスタ）、スイッチＳＷｇ、スイッチＳＷｄ、負電源電圧源ＶＮＥＧ、および基準電圧源ＶＲＥＦを備えている。
【０１１７】
ＨＥＭＴバイアス回路２０では、前記実施の形態１において用いられていた基準電圧源ＶＤＲＡＩＮおよび基準電圧源ＶＲＥＦからの電圧が、オペアンプＡＭＰ３、ＰＭＯＳトランジスタ２２、抵抗素子Ｒ２、抵抗素子Ｒ１、抵抗素子ＲＲ、および基準電圧源ＶＲＥＦからなる回路により生成されている。
【０１１８】
オペアンプＡＭＰ２は、単一電源型のオペアンプであり、差動増幅器として構成されている。オペアンプＡＭＰ２の正入力端子（第２入力端子）は、ＨＥＭＴ１のドレイン端子に接続されている。オペアンプＡＭＰ２の負入力端子（第１入力端子）は、抵抗素子Ｒ２を介してＰＭＯＳトランジスタ２２のドレイン端子に接続されている。また、オペアンプＡＭＰ２の負入力端子は、抵抗素子Ｒ１を介してオペアンプＡＭＰ３の正入力端子に接続されている。オペアンプＡＭＰ２の出力端子は、ＮＭＯＳトランジスタ２１のゲート端子（制御端子）に接続されている。
【０１１９】
オペアンプＡＭＰ３は、単一電源型のオペアンプであり、差動増幅器として構成されている。オペアンプＡＭＰ３の正入力端子（第１入力端子）は、抵抗素子Ｒ１および抵抗素子Ｒ２を介してＰＭＯＳトランジスタ２２のドレイン端子に接続されている。また、オペアンプＡＭＰ３の正入力端子は、抵抗素子ＲＲを介して接地されている。オペアンプＡＭＰ３の負入力端子（第２入力端子）は、基準電圧源ＶＲＥＦに接続されている。オペアンプＡＭＰ３の出力端子は、ＰＭＯＳトランジスタ２２のゲート端子（制御端子）に接続されている。ＰＭＯＳトランジスタ２２、抵抗素子Ｒ２、および抵抗素子Ｒ１は、オペアンプＡＭＰ３の負帰還ループに中に組み込まれている。
【０１２０】
ＮＭＯＳトランジスタ２１のドレイン端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタ２１のソース端子（第２導通端子）は、抵抗素子ＲＧＧを介してＨＥＭＴ１のゲート端子に接続されている。また、ＮＭＯＳトランジスタ２１のソース端子は、抵抗素子ＲＧを介して負電源電圧源ＶＮＥＧに接続されている。すなわち、抵抗素子ＲＧの一方の端子（第３端子）はＨＥＭＴ１のゲート端子に接続され、他方の端子（第４端子）は負電源電圧源ＶＮＥＧに接続されている。
【０１２１】
ＰＭＯＳトランジスタ２２のソース端子（第１導通端子）は、電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタ２２のドレイン端子（第２導通端子）は、抵抗素子Ｒ２、抵抗素子Ｒ１、および抵抗素子ＲＲをこの順番に介して接地されている。また、ＰＭＯＳトランジスタ２２のドレイン端子は、抵抗素子ＲＩを介してＨＥＭＴ１のドレイン端子に接続されている。
【０１２２】
コンデンサＣＤは、２つの端子を有しており、一方の端子（第５端子）がＨＥＭＴ１のドレイン端子に接続され、他方の端子（第６端子）が接地されている。コンデンサＣＧは、２つの端子を有しており、一方の端子（第７端子）がＨＥＭＴ１のゲート端子に接続され、他方の端子（第８端子）がＨＥＭＴ１のソース端子に接続されている。
【０１２３】
スイッチＳＷｇは、本実施例では２つの端子を有しており、一方の端子が、抵抗素子ＲＧＧと抵抗素子ＲＧとが電気的に接続される経路上の一点に接続され、他方の端子が接地されている。スイッチＳＷｇは、反転制御信号/ＳＧに応じてオン・オフが切り替えられる。スイッチＳＷｇは、反転制御信号/ＳＧがハイレベルのときにオンとなり、反転制御信号/ＳＧがローレベルのときにオフとなる。スイッチＳＷｇの切替によって、ＨＥＭＴ１のゲート端子は、負電源電圧源ＶＮＥＧに接続されるか、接地される。
【０１２４】
スイッチＳＷｄは、本実施例では２つの端子を有しており、一方の端子がオペアンプＡＭＰ３の出力端子に接続され、他方の端子が電源電圧ＶＤＤに接続されている。スイッチＳＷｄは、反転制御信号/ＳＤに応じてオン・オフが切り替えられる。スイッチＳＷｄは、反転制御信号/ＳＤがハイレベルのときにオンとなり、反転制御信号/ＳＤがローレベルのときにオフとなる。スイッチＳＷｄの切替によって、ＰＭＯＳトランジスタ２２のゲート端子は、オペアンプＡＭＰ３の出力端子に接続されるか、電源電圧ＶＤＤに接続される。
【０１２５】
負電源電圧源ＶＮＥＧは、本実施例では、ＨＥＭＴ１のゲート端子に対し、負の電源電圧（負電源電圧ＶＮＥＧ）を発生する。基準電圧源ＶＲＥＦは、本実施例では、オペアンプＡＭＰ３の負入力端子に対し、正の電圧（基準電圧ＶＲＥＦ）を発生する。
【０１２６】
（ドレイン電圧ＶＤおよびドレイン電流ＩＤ）
ＨＥＭＴバイアス回路２０では、オペアンプＡＭＰ３を含む第１の負帰還ループと、オペアンプＡＭＰ２を含む第２の負帰還ループとが形成されている。そして、ＨＥＭＴ１を第２の負帰還ループの中に組み込んでいる。これにより、スイッチＳＷｇおよびスイッチＳＷｄがオンの間は、ＨＥＭＴ１のドレイン電圧ＶＤおよびドレイン電流ＩＤは、下記の式（５）および、式（６）で示す近似式になるように、自動的に決定される仕組みになっている。
【０１２７】
【数３】
0004800433.tif 000004
【０１２８】
上記各式における各値は、以下のとおりである。
ＶＤ：ドレイン電圧ＶＤの電圧値
ＩＤ：ドレイン電流ＩＤの電流値
ＶＲＥＦ：基準電圧源ＶＲＥＦの電圧値
ＲＩ：抵抗素子ＲＩの抵抗値
ＲＲ：抵抗素子ＲＲの抵抗値
Ｒ１：抵抗素子Ｒ１の抵抗値
Ｒ２：抵抗素子Ｒ２の抵抗値。
【０１２９】
ドレイン電圧ＶＤおよびドレイン電流ＩＤの温度係数は、式（５）および式（６）を温度Ｔで微分することで求められ、ゼロとなる。よって、ＨＥＭＴバイアス回路２０では、温度依存性を完全に排除することが可能となる。
【０１３０】
また、ドレイン電圧ＶＤおよびドレイン電流ＩＤの、電源電圧ＶＤＤに対する変動の係数は、式（５）および式（６）を電源電圧ＶＤＤで微分することで求められ、ゼロとなる。よって、ＨＥＭＴバイアス回路２０では、電源電圧依存性を完全に排除することが可能となる。
【０１３１】
（ＬＮＡおよびＬＮＢ）
上述したＨＥＭＴバイアス回路２０は、前記実施の形態のＨＥＭＴバイアス回路１０と同様に、ＬＮＡおよびＬＮＢに適用することができる。そして、ＨＥＭＴ１およびＨＥＭＴバイアス回路２０を備えるＬＮＡを、偏波選択信号に応じてスイッチＳＷｇおよびスイッチＳＷｄを切り替えるように構成することによって、容易に、上記受信する偏波の選択を実施することが可能となる。偏波選択信号から反転制御信号/ＳＧおよび反転制御信号/ＳＤの生成は、制御信号生成回路により行われる。
【０１３２】
（制御信号生成回路）
次に、制御信号生成回路の一例について説明する。
【０１３３】
図５は、制御信号生成回路５０ａの一構成例を示す回路図である。図５に示すように、制御信号生成回路５０ａは、ＮＯＴゲート５１・５２・５７、コンデンサ５３、並びにＮＡＮＤゲート５６を備えている。すなわち、制御信号生成回路５０ａは、図２に示した制御信号生成回路５０の構成のうち、ＮＯＲゲート５４およびＮＯＴゲート５５を除いた構成を備えている。
【０１３４】
ＮＯＴゲート５１の入力部は入力部５８に接続されている。ＮＯＴゲート５１の出力部は、ＮＯＴゲート５２の入力部に接続されるとともに、出力部６０に接続されている。ＮＯＴゲート５２の出力部は、ＮＡＮＤゲート５６の第１入力部に接続されている。ＮＡＮＤゲート５６の第２入力部は、入力部５８に接続されている。ＮＡＮＤゲート５６の出力部は、ＮＯＴゲート５７の入力部に接続されるとともに、出力部６２に接続されている。ＮＯＴゲート５７の出力部は出力部６１に接続されている。出力部５９は、入力部５８に接続されている。
【０１３５】
また、反転制御信号/ＳＧが出力される出力部６０は、ＨＥＭＴバイアス回路２０のスイッチＳＷｇに接続される。反転制御信号/ＳＤが出力される出力部６２は、ＨＥＭＴバイアス回路２０のスイッチＳＷｄに接続される。制御信号ＳＧが出力される出力部５９、および、制御信号ＳＤが出力される出力部６１は、ＨＥＭＴバイアス回路２０には接続されない。
【０１３６】
制御信号生成回路５０ａでは、偏波選択信号がハイレベルのとき、制御信号ＳＧおよび制御信号ＳＤはハイレベルとなり、反転制御信号/ＳＧおよび反転制御信号/ＳＤはローレベルとなる。一方、偏波選択信号がローレベルのとき、制御信号ＳＧおよび制御信号ＳＤはローレベルとなり、反転制御信号/ＳＧおよび反転制御信号/ＳＤはハイレベルとなる。よって、偏波選択信号のハイレベルおよびローレベルに応じて、ＬＮＡをオンまたはオフにすることが可能となる。
【０１３７】
但し、制御信号生成回路５０ａでは、ＮＯＴゲート５１・５２、並びにコンデンサ５３により、遅延素子６３が構成されている。これにより、制御信号ＳＤおよび反転制御信号/ＳＤのレベル変化と、制御信号ＳＧおよび反転制御信号/ＳＧのレベル変化とは、所定の時間ずれる（遅延する）ようになっている。
【０１３８】
なお、ＨＥＭＴバイアス回路２０においては、反転制御信号/ＳＧおよび反転制御信号/ＳＤが必要であり、制御信号ＳＧおよび制御信号ＳＤは不要である。それゆえ、制御信号生成回路５０ａでは、出力部５９および出力部６１を必ずしも設けなくてもよい。けれども、制御信号生成回路５０ａは、ＨＥＭＴバイアス回路１０に対し用いることもできるので、ＨＥＭＴバイアス回路１０に用いる場合は、出力部５９および出力部６１は必要である。
【０１３９】
（オン・オフの切替タイミング）
次に、ＨＥＭＴ１とＨＥＭＴバイアス回路２０とを備えるＬＮＡにおける、バイアスのオン・オフの切替タイミングについて説明する。
【０１４０】
図６は、上記ＬＮＡにおける、バイアスのオン・オフを切り替えるときの各信号波形を示すタイミングチャートである。
【０１４１】
＜時間ｔ１＞
偏波選択信号がローレベルからハイレベルに変化すると、制御信号ＳＧはハイレベルに変化する。また、ＮＡＮＤゲート５６の第２入力部がハイレベルに変化する一方、遅延素子６３によってＮＡＮＤゲート５６の第１入力部はローレベルが維持されたままであるので、ＮＡＮＤゲート５６の出力部はハイレベルを維持する。これにより、制御信号ＳＧはハイレベルとなり、制御信号ＳＤはローレベルとなる。
【０１４２】
＜時間ｔ２＞
偏波選択信号がローレベルからハイレベルに変化してから所定の時間（期間Ａ）が経過すると、ＮＡＮＤゲート５６の第１入力部がハイレベルに変化するので、ＮＡＮＤゲート５６の出力部はローレベルに変化する。これにより、制御信号ＳＧおよび制御信号ＳＤは共にハイレベルとなる。
【０１４３】
＜時間ｔ３＞
偏波選択信号がハイレベルからローレベルに変化すると、制御信号ＳＧはローレベルに変化する。また、遅延素子６３によってＮＡＮＤゲート５６の第１入力部はハイレベルが維持されたままである一方、ＮＡＮＤゲート５６の第２入力部はローレベルに変化するので、ＮＡＮＤゲート５６の出力部はハイレベルに変化する。これにより、制御信号ＳＧおよび制御信号ＳＤは共にローレベルとなる。
【０１４４】
＜時間ｔ４＞
偏波選択信号がハイレベルからローレベルに変化してから所定の時間（期間Ｂ）が経過すると、ＮＡＮＤゲート５６の第１入力部がローレベルに変化するので、ＮＡＮＤゲート５６の出力部はハイレベルを維持する。これにより、制御信号ＳＧおよび制御信号ＳＤは共にローレベルを維持する。
【０１４５】
このように、ＬＮＡをオフからオンに切り替えるために偏波選択信号をローレベルからハイレベルに変化させると、反転制御信号/ＳＧはローレベル、かつ、反転制御信号/ＳＤはハイレベルとなり、ドレイン電圧ＶＤはゼロのままで、先にＨＥＭＴ１にゲート電圧ＶＧが印加される期間Ａが設けられている。この期間Ａによって、ＨＥＭＴ１のチャネルに存在するキャリアが減少し、貫通電極が流れにくくなる。
【０１４６】
よって、期間Ａを、十分な時間、または、ＨＥＭＴ１がピンチオフに達するまでの時間に設定することによって、期間Ａを経過した後に反転制御信号/ＳＤがローレベルとなり、ＨＥＭＴ１にドレイン電圧ＶＤが印加されても、過剰なドレイン電流ＩＤが流れることを防止することが可能となる。
【０１４７】
一方、ＬＮＡをオンからオフに切り替えるために偏波選択信号をハイレベルからローレベルに変化させるとともに、反転制御信号/ＳＧはハイレベル、かつ、反転制御信号/ＳＤはハイレベルとなる。このとき、ＨＥＭＴ１のドレイン電圧ＶＤは、コンデンサＣＤに電荷として蓄積されている。それゆえ、ＬＮＡがオフになった瞬間から、コンデンサＣＤの電荷は、抵抗素子ＲＩ、抵抗素子Ｒ２、抵抗素子Ｒ１、および抵抗素子ＲＲをこの順番に通過して、ＧＮＤレベルに放電していく。
【０１４８】
また、ＨＥＭＴ１のゲート電圧は、コンデンサＣＧに電荷として蓄積されている。それゆえ、ＬＮＡがオフになった瞬間から、コンデンサＣＧの負電圧は、ＧＮＤからスイッチＳＷｇおよび抵抗素子ＲＧＧを介して充電されていき、ＧＮＤレベルに達する。
【０１４９】
ドレイン電圧の放電に要する時間ｔＤ、および、ゲート電圧の充電に要する時間ｔＧは、下記の式（７）および式（８）で示される。
【０１５０】
【数４】
0004800433.tif 000005
【０１５１】
上記各式における各値は、以下のとおりである。
ＲＯＮ：スイッチＳＷｇのオン抵抗
ＲＧＧ：抵抗素子ＲＧＧの抵抗値
ＣＤ：コンデンサＣＤの容量値
ＣＧ：コンデンサＣＧの容量値。
【０１５２】
ＨＥＭＴ１とＨＥＭＴバイアス回路２０とを備えるＬＮＡでは、「ｔＤ＜ｔＧ」となるように各値が設定される。これにより、先にドレイン電圧ＶＤがＧＮＤレベルになり、ゲート電圧ＶＧが印加された状態にある、期間Ｂを生じることが可能となる。期間Ｂでは、ゲート電圧ＶＧが負の電源電圧に残留しているので、過剰なドレイン電流ＩＤが流れることを防止することが可能となる。
【０１５３】
なお、本実施例では、期間Ａは、遅延素子６３の構成によって設定することができ、期間Ｂは、設定した時間ｔＧで決まる。
【０１５４】
以上のように、ＨＥＭＴバイアス回路２０は、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替えるときは、スイッチＳＷｇを切り替えることによりＨＥＭＴ１のゲート端子とグランドとの接続を遮断した後に、スイッチＳＷｄを切り替えることによりＰＭＯＳトランジスタ２２のゲート端子とソース端子との接続を遮断し、また、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、スイッチＳＷｄを切り替えることによりＰＭＯＳトランジスタ２２のゲート端子をソース端子に接続すると同時に、スイッチＳＷｇを切り替えることによりＨＥＭＴ１のゲート端子をグランドに接続する構成を有している。
【０１５５】
これにより、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替えるときは、ＨＥＭＴ１のゲート端子を先に負電圧状態にバイアスした後に、ＨＥＭＴ１のドレイン端子にドレイン電圧を印加するシーケンスとなる。すなわち、ＨＥＭＴ１のゲート端子に電圧を印加してから、ＨＥＭＴ１のドレイン端子に電圧を印加するシーケンスとなる。よって、ＨＥＭＴ１のゲート端子に電圧を印加してから、ＨＥＭＴ１のドレイン端子に電圧を印加するまでの期間、ＨＥＭＴ１のチャネルに存在するキャリアが減少するので、貫通電極を流れにくくすることが可能となる。
【０１５６】
一方、ＨＥＭＴバイアス回路２０では、コンデンサＣＤおよびコンデンサＣＧを備えているので、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替える際における、ＨＥＭＴ１のドレイン電圧の放電に要する時間と、ＨＥＭＴ１のゲート電圧の充電に要する時間とを制御することが可能となる。
【０１５７】
それゆえ、ゲート電圧の充電時間をドレイン電圧の放電時間よりも長く設定することによって、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、スイッチＳＷｇおよびスイッチＳＷｄを同時に切り替えても、ＨＥＭＴ１のドレイン電圧をゼロにした後に、ＨＥＭＴ１のゲート電圧をゼロにするシーケンスとすることが可能となり、過剰なドレイン電流が流れることを防止することが可能となる。
【０１５８】
したがって、ＨＥＭＴバイアス回路２０では、上述したＨＥＭＴバイアス回路１０と同様に、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替える際、および、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することができるという効果を奏する。
【０１５９】
なお、ＨＥＭＴバイアス回路２０に用いる制御信号生成回路としては、制御信号生成回路５０ａに限らず、制御信号生成回路５０を用いてもよい。制御信号生成回路５０を用いる場合、ＨＥＭＴバイアス回路２０は、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、スイッチＳＷｄを切り替えることによりＰＭＯＳトランジスタ２２のゲート端子をソース端子に接続した後に、スイッチＳＷｇを切り替えることによりＨＥＭＴ１のゲート端子をグランドに接続する構成とすることができる。
【０１６０】
また、制御信号生成回路５０を用いる場合、ＨＥＭＴバイアス回路２０は、コンデンサＣＤおよびコンデンサＣＧを必ずしも備える必要はない。
【０１６１】
いずれの構成においても、ＨＥＭＴ１へのバイアスの供給をオフからオンに切り替える際、および、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替える際における、過剰な貫通電流の発生を防止することが可能となる。
【０１６２】
このように、ＨＥＭＴバイアス回路２０では、ＨＥＭＴ１へのバイアスの供給をオンからオフに切り替えるときは、スイッチＳＷｇの切り換えとスイッチＳＷｄの切り換えとを、同時に行うシーケンスやずらして行うシーケンスが可能となり、切り換え制御の幅を拡げることが可能となる。
【０１６３】
また、上述した制御信号生成回路５０・５０ａは一例であり、これに限るものではない。制御信号生成回路としては、図３および図６に示したレベル変化を行う、制御信号ＳＤ、反転制御信号/ＳＤ、制御信号ＳＧ、および反転制御信号/ＳＧを生成可能な回路であればよい。
【０１６４】
ところで、ＨＥＭＴバイアス回路２０を集積化する際に、ＮＭＯＳトランジスタ２１の耐圧が問題となることがある。これは、ＮＭＯＳトランジスタ２１には、スイッチＳＷｇがオフのときにＶＤＤ−ＶＧ間の電圧が掛かるためである。ゲート電圧ＶＧは負電圧のため、ＶＤＤ−ＶＧ間の電位差は、ＶＤＤ−ＧＮＤ間の電位差よりも高くなる。よって、ＶＤＤ−ＧＮＤ間の電位差しか保証されていない製造プロセスで集積化するのであれば、信頼性の面で問題となる。
【０１６５】
また、回路の初期起動時や、回路動作の切替時などを想定すると、ＮＭＯＳトランジスタ２１には、過渡的に、ＶＤＤ−ＶＮＥＧ間の電圧が掛かることも想定される。この場合も、負電源電圧ＶＮＥＧは負電圧のため、素子の信頼性の面で問題となる場合がある。それゆえ、ＨＥＭＴバイアス回路では、これらの問題を解決することが望まれる。
【０１６６】
これに対し、ＨＥＭＴバイアス回路２０は、ＮＭＯＳトランジスタ２１のソース端子とＨＥＭＴ１のゲート端子との間に挿入された抵抗素子ＲＧＧを備えている。これにより、ＮＭＯＳトランジスタ２１の許容耐圧内で、ＮＭＯＳトランジスタ２１を駆動させることが可能となる。それゆえ、ＨＥＭＴバイアス回路２０は、優れた信頼性を具備することが可能となる。
【０１６７】
〔実施の形態３〕
図７は、本実施の形態のＨＥＭＴバイアス回路３０の一構成例を示す回路図である。図７に示すように、本実施の形態のＨＥＭＴバイアス回路３０は、前記実施の形態２のＨＥＭＴバイアス回路２０の構成のうち抵抗素子ＲＧＧを除いた構成を備えている。
【０１６８】
ＨＥＭＴバイアス回路３０は、前記実施の形態のＨＥＭＴバイアス回路２０と同様に、ＬＮＡおよびＬＮＢに適用することができる。そして、ＨＥＭＴ１およびＨＥＭＴバイアス回路３０を備えるＬＮＡを、偏波選択信号に応じてスイッチＳＷｇおよびスイッチＳＷｄを切り替えるように構成することによって、容易に、受信する偏波の選択を実施することが可能となる。偏波選択信号から反転制御信号/ＳＧおよび反転制御信号/ＳＤの生成は、制御信号生成回路により行われる。
【０１６９】
制御信号生成回路としては、例えば、図２に示した制御信号生成回路５０、または、図５に示した制御信号生成回路５０ａなどを用いることができる。いずれを用いる場合であっても、出力部６０から出力される反転制御信号/ＳＧをスイッチＳＷｇに供給し、出力部６２から出力される反転制御信号/ＳＤをスイッチＳＷｄに供給すればよい。オン・オフ切り替え時のＨＥＭＴ１のドレイン電圧およびゲート電圧の変化は、上述のとおりである。
【０１７０】
ＨＥＭＴバイアス回路３０では、上述したＨＥＭＴバイアス回路１０・２０と同様の効果を奏することができる。また、ＮＭＯＳトランジスタ２１の耐圧の問題を特に気にしなくてもよい場合は、ＨＥＭＴバイアス回路３０でも問題なく動作することが可能であり、ＨＥＭＴバイアス回路３０の構成によれば、回路面積の削減を図ることが可能となる。
【０１７１】
最後に、上述した各実施の形態１〜３では、ＨＥＭＴのためのＨＥＭＴバイアス回路を説明した。しかしながら、上記ＨＥＭＴバイアス回路は、必ずしもＨＥＭＴに限定されず、ＨＥＭＴ以外のトランジスタでも適用可能である。例えば、ＪＦＥＴや、ＭＯＳＦＥＴ、バイポーラトランジスタなどのトランジスタ一般を用いることができ、これのためのバイアス回路として使用することができる。ＨＥＭＴを用いた場合が特に効果が大きいことは言うまでもないが、他のトランジスタであってもほぼ同様の効果を得ることができる。
【０１７２】
また、各実施形態のＨＥＭＴバイアス回路では、正論理が用いられていたが、負論理を用いても同様の観点で実現することができる。さらには、以下のように変形することもできる。
【０１７３】
ＨＥＭＴバイアス回路２０・３０においては、ＮＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２を備えているが、これに限らない。例えば、ＮＭＯＳトランジスタ２１に替えてＰＭＯＳトランジスタを備えてもよいし、ＰＭＯＳトランジスタ２２に替えてＮＭＯＳトランジスタを備えてもよい。さらには、ＰＮＰ型バイポーラトランジスタおよびＮＰＮ型バイポーラトランジスタなどを用いることもできる。
【０１７４】
ＮＭＯＳトランジスタ２１に替えて、ＰＭＯＳトランジスタまたはＰＮＰ型バイポーラトランジスタを備える場合は、オペアンプＡＭＰ２の正入力端子と負入力端子とを入れ替えればよい（オペアンプＡＭＰ２の正入力端子が抵抗素子Ｒ１に接続され、負入力端子がＨＥＭＴ１のドレイン端子に接続される）。ＰＭＯＳトランジスタ２２に替えて、ＮＭＯＳトランジスタまたはＮＰＮ型バイポーラトランジスタを備える場合は、オペアンプＡＭＰ３の正入力端子と負入力端子を入れ替えればよい（オペアンプＡＭＰ３の正入力端子が基準電圧源ＶＲＥＦに接続され、負入力端子が抵抗素子Ｒ１に接続される）。
【０１７５】
また、ＨＥＭＴバイアス回路２０・３０においては、抵抗素子ＲＲに替えて、定電流源を用いてもよい。この場合、ドレイン電流ＩＤは「ＩＤ＝（Ｒ２／Ｒ１）×ＩＢ」となり、抵抗値の比となるので、電流ばらつきを小さくすることが可能となる。
【０１７６】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１７７】
本発明は、バイアス回路、ＬＮＡ、ＬＮＢ、通信用受信機、通信用送信機、およびセンサーシステムに好適に用いることができる。
【符号の説明】
【０１７８】
１  ＨＥＭＴ（増幅用ＦＥＴ）
１０，２０，３０  ＨＥＭＴバイアス回路（バイアス回路）
２１  ＮＭＯＳトランジスタ（第１トランジスタ）
２２  ＰＭＯＳトランジスタ（第２トランジスタ）
５０，５０ａ  制御信号生成回路
１００  ＬＮＢ
１０２  水平偏波アンテナ（第１偏波アンテナ）
１０３  垂直偏波アンテナ（第２偏波アンテナ）
１０４  水平偏波用ＬＮＡ（第１偏波用増幅器）
１０５  垂直偏波用ＬＮＡ（第２偏波用増幅器）
１１３  偏波選択器
１１６  同軸ケーブル
１１７  ＴＶセット
１１８  ビデオセット
ＶＤ  ドレイン電圧
ＩＤ  ドレイン電流
ＡＭＰ１  オペアンプ（両電源型の差動増幅器）
ＡＭＰ２  オペアンプ（第１差動増幅器）
ＡＭＰ３  オペアンプ（第２差動増幅器）
ＲＩ  抵抗素子（第１抵抗素子）
ＲＧ  抵抗素子（第２抵抗素子）
ＲＲ  抵抗素子（第３抵抗素子）
Ｒ１  抵抗素子（第４抵抗素子）
Ｒ２  抵抗素子（第５抵抗素子）
ＲＧＧ  抵抗素子（第６抵抗素子）
ＳＷｇ  スイッチ（第１スイッチ）
ＳＷｄ  スイッチ（第２スイッチ）
ＣＤ  コンデンサ（第１コンデンサ）
ＣＧ  コンデンサ（第２コンデンサ）
ＶＤＤ  電源電圧
ＶＮＥＧ  負電源電圧源
ＶＲＥＦ  基準電圧源（第１基準電圧源）
ＶＤＲＡＩＮ  基準電圧源（第２基準電圧源）
【要約】
【課題】バイアスの供給のオン・オフを切り替える際の、過剰な貫通電流の発生を防止する。
【解決手段】ソース端子が接地されたＨＥＭＴ１にバイアスを供給するＨＥＭＴバイアス回路１０であって、オペアンプＡＭＰ１と、抵抗素子ＲＩと、スイッチＳＷｇと、スイッチＳＷｄと、基準電圧源ＶＲＥＦと、基準電圧源ＶＤＲＡＩＮと、負電源電圧源ＶＮＥＧとを備え、オペアンプＡＭＰ１は、正入力端子がＨＥＭＴ１のドレイン端子に接続され、負入力端子が基準電圧源ＶＤＲＡＩＮに接続され、出力端子がＨＥＭＴ１のゲート端子に接続され、負電源端子がスイッチＳＷｇの切り替えにより負電源電圧源ＶＮＥＧまたはグランドに接続可能とされ、抵抗素子ＲＩは、第１端子および第２端子を有し、該第１端子がＨＥＭＴ１のドレイン端子に接続され、該第２端子がスイッチＳＷｄの切り替えにより基準電圧源ＶＲＥＦまたはグランドに接続可能とされている。
【選択図】図１【図１】
0004800433.tif 000006
【図２】
0004800433.tif 000007
【図３】
0004800433.tif 000008
【図４】
0004800433.tif 000009
【図５】
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【図６】
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【図７】
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【図８】
0004800433.tif 000013
【図９】
0004800433.tif 000014
【図１０】
0004800433.tif 000015
【図１１】
0004800433.tif 000016
【図１２】
0004800433.tif 000017
【図１３】
0004800433.tif 000018
【図１４】
0004800433.tif 000019