(57)【特許請求の範囲】
【請求項１】
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライト上に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、
前記第１中心電極と電気的に絶縁状態で所定の角度で交差して前記フェライト上に配置され、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続された第２中心電極と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第１整合容量と、
前記出力ポートと前記グランドポートとの間に電気的に接続された第２整合容量と、
前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、
表面に接続用端子電極が形成された回路基板と、を備え、
前記フェライト及び前記永久磁石は、それぞれ前記回路基板の表面上に、互いの一対の主面が該表面とほぼ垂直方向に配置され、
前記フェライトの一対の主面と直交する上面及び下面に該一対の主面に臨む第１凹部及び第２凹部が形成され、該第１及び第２凹部には導体が設けられており、
前記第２中心電極は前記フェライトの一対の主面上に前記第２凹部の導体を介して電気的に接続された導体膜によって螺旋状に巻回されており、
前記第１中心電極は前記フェライトの一対の主面上に前記第２中心電極とは絶縁膜を介して、かつ、前記第１凹部の導体を介して電気的に接続された導体膜によって形成されており、
前記第１中心電極の他端と前記第２中心電極の一端とは、前記第１凹部の導体を介して電気的に接続されており、
前記第１中心電極の一部が前記第２中心電極を構成する第２凹部に設けた導体と前記絶縁膜を介して重なっていること、
を特徴とする非可逆回路素子。
【請求項２】
前記入力ポート又は前記出力ポートに直列に接続された第３整合容量を備えたことを特徴とする請求項１に記載の非可逆回路素子。
【請求項３】
請求項１又は請求項２のいずれかに記載の非可逆回路素子を備えたことを特徴とする通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータなどの非可逆回路素子及び通信装置に関する。
【背景技術】
【０００２】
従来より、アイソレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
特許文献１には、挿入損失特性の良好なアイソレータとして、その図６に記載の等価回路を備えた２ポート型非可逆回路素子が記載されている。このアイソレータでは、第１及び第２中心電極が形成された略正方形のフェライト及び永久磁石をその主面が回路基板の表面と平行な状態に積み重ねて配置（水平配置）されている。
【０００４】
しかしながら、前記アイソレータでは、永久磁石にある程度の厚みを必要とすることから、フェライトと永久磁石を積み重ねると（水平配置すると）、低背化が損なわれるという問題点を有している。また、略正方形のフェライトと永久磁石を用いているので、平面視の形状が大きくなってしまうという問題点も残されている。
【０００５】
さらに、この種のアイソレータにあっては、入力インピーダンスを接続される回路と整合させる必要がある。しかし、前記アイソレータにおいては、小型化のためにフェライトを長方形状とし、第２中心電極をフェライトに複数回巻回した場合、入力インピーダンスは、第１中心電極と第２中心電極との交差角度に大きく依存していることがわかった。
【特許文献１】特開２００５−２０１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、低背化を達成できるとともに、第１及び第２中心電極の交差角度をできるだけ小さく設定できて入力インピーダンスを低下させることが可能で、かつ、挿入損失の少ない非可逆回路素子及び通信装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、本発明に係る非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライト上に配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、
前記第１中心電極と電気的に絶縁状態で所定の角度で交差して前記フェライト上に配置され、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続された第２中心電極と、
前記入力ポートと前記出力ポートとの間に電気的に接続された第１整合容量と、
前記出力ポートと前記グランドポートとの間に電気的に接続された第２整合容量と、
前記入力ポートと前記出力ポートとの間に電気的に接続された抵抗と、
表面に接続用端子電極が形成された回路基板と、を備え、
前記フェライト及び前記永久磁石は、それぞれ前記回路基板の表面上に、互いの一対の主面が該表面とほぼ垂直方向に配置され、
前記フェライトの一対の主面と直交する上面及び下面に該一対の主面に臨む第１凹部及び第２凹部が形成され、該第１及び第２凹部には導体が設けられており、
前記第２中心電極は前記フェライトの一対の主面上に前記第２凹部の導体を介して電気的に接続された導体膜によって螺旋状に巻回されており、
前記第１中心電極は前記フェライトの一対の主面上に前記第２中心電極とは絶縁膜を介して、かつ、前記第１凹部の導体を介して電気的に接続された導体膜によって形成されおり、
前記第１中心電極の他端と前記第２中心電極の一端とは、前記第１凹部の導体を介して電気的に接続されており、
前記第１中心電極の一部が前記第２中心電極を構成する第２凹部に設けた導体と前記絶縁膜を介して重なっていること、
を特徴とする。
【０００８】
以上の構成からなる本発明に係る非可逆回路素子においては、フェライトの一対の主面と直交する上面及び下面に該一対の主面に臨む第１凹部及び第２凹部が形成され、該第１及び第２凹部には導体が設けられており、第２中心電極はフェライトの一対の主面上に第２凹部の導体を介して電気的に接続された導体膜によって螺旋状に巻回されており、第１中心電極はフェライトの一対の主面上に第２中心電極とは絶縁膜を介して、かつ、第１凹部の導体を介して電気的に接続された導体膜によって形成されているため、第２中心電極の形状に影響を受けることなく第１中心電極をフェライト上に配置することができ、このことは、背の低いフェライトであっても第１及び第２中心電極の交差角度を大きな範囲で設定できることを意味し、入力インピーダンスの整合を容易にとることができ、挿入損失の劣化を防止できる。換言すれば、交差角度を小さい値に設定することが可能であるので、インピーダンスを低く抑えることができる。
【０００９】
また、本発明に係る非可逆回路素子においては、中心電極を、一端が入力ポートに接続され他端が出力ポートに接続された第１中心電極と、該第１中心電極と電気的に絶縁状態で所定の角度で交差し、一端が出力ポートに接続され他端がグランドポートに接続された第２中心電極とで構成し、入力ポートと出力ポートとの間に第１整合容量と抵抗を並列状態で接続し、出力ポートとグランドポートとの間に第２整合容量を接続したため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。
【００１０】
しかも、永久磁石及びフェライトは、それぞれ回路基板の表面上に、互いの一対の主面が該表面とほぼ直交方向に配置されているため、換言すれば、フェライトと永久磁石は回路基板の表面上にほぼ垂直方向に縦置き配置されているため、大きな磁界を得るために永久磁石を厚くしても該厚みに拘わらず背が高くなることはなく、低背化が達成される。
【００１１】
本発明に係る非可逆回路素子においては、第１中心電極の一部が第２中心電極を構成する第２凹部に設けた導体と絶縁膜を介して重なっているほうがよい。これにて、第１及び第２中心電極の交差角度をより小さくでき、入力インピーダンスを低く抑えることができる。
【００１２】
また、入力ポート又は出力ポートに直列に接続された第３整合容量を備えてもよい。この第３整合容量にても入力又は出力インピーダンスの整合をとることができる。
【００１３】
また、本発明に係る通信装置は前記非可逆回路素子を備えたものであり、インピーダンスがよく整合されており、挿入損失の低い好ましい電気特性を得ることができる。
【発明の効果】
【００１４】
以上の説明の如く、本発明によれば、背の低いフェライトを用いてもインピーダンスのマッチングを容易に行うことができ、特に、入力インピーダンスの低下に効果的であり、挿入損失の小さい２ポート型の非可逆回路素子を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る非可逆回路素子及び通信装置の実施例について添付図面を参照して説明する。
【００１６】
本発明に係る非可逆回路素子の一実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、金属製ヨーク１０と、キャップ１５と、回路基板２０と、フェライト３２と永久磁石４１とからなるフェライト・磁石組立体３０とで構成されている。
【００１７】
ヨーク１０は、永久磁石４１と組み合わせて磁気回路を形成するものであり、軟鉄などの強磁性体材料からなり、防錆めっきが施され、回路基板２０上でフェライト・磁石組立体３０を囲む枠体形状とされている。このヨーク１０は、まず、突き合わせ部１０ａで分離して展開した状態に打ち抜かれて帯状体として形成され、凸部１１及び凹部１２を互いに強嵌合させて、いわゆるつぶし加工を行い環状体としたものである。なお、ヨーク１０は、その高さ寸法にほぼ等しい若しくは若干厚い板材から所望の環状形状に直接打ち抜いたものであってもよい。
【００１８】
フェライト３２と永久磁石４１の上面には誘電体（例えば、樹脂、セラミック）からなるキャップ１５が接着される。このキャップ１５の表面には、高周波を遮蔽するために導電体が形成されている。
【００１９】
フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなし、上下面３２ｃ，３２ｄ及び左右端面３２ｅ，３２ｆを有している。
【００２０】
また、永久磁石４１はフェライト３２の主面３２ａ，３２ｂに対して磁界を該主面３２ａ，３２ｂに略垂直方向に印加するように、例えば、エポキシ系の接着剤シート層４２を介して接着され、フェライト・磁石組立体３０を形成している。永久磁石４１の主面は前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。
【００２１】
図２に示すように、第１中心電極３５はフェライト３２の第１主面３２ａにおいて右下から立ち上がって左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下側面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜３１（図５参照）が形成されて互いに絶縁された状態で交差している。
【００２２】
第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて所定の角度で傾斜して第１中心電極３５と交差した状態で形成され、側面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいて第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｌに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００２３】
即ち、第２中心電極３６はフェライト３２に螺旋状に３ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が第１又は第２主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。なお、中心電極３５，３６の交差角度α、入力インピーダンスや挿入損失の調整については後述する。
【００２４】
なお、前記第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐したものであってもよい。また、第２中心電極３６のターン数は、２ターン、４ターン、５ターンであってもよい。
【００２５】
また、接続用電極３５ｂ，３５ｃ，３６ｌや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊはフェライト３２の上下面３２ｃ，３２ｄに形成された第１凹部３７ａ，第２凹部３７ｂ（図３参照）に電極用導体を充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。
【００２６】
本実施例において、第２中心電極３６はフェライト３２の主面３２ａ，３２ｂに第２凹部３７ｂに設けた中継用電極３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊを介して接続された導体膜によって形成されている。また、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂに第２中心電極３６とは絶縁膜３１を介して、かつ、第１凹部３７ａに設けた中継用電極３５ａを介して接続された導体膜によって形成されている。
【００２７】
その製造工程を図５を参照して説明する。まず、マザーフェライト基板にスルーホールを形成して電極用導体で充填した後、該スルーホールを分断する位置でカットすることにより、各種電極を形成する。なお、各種電極は凹部３７ａ，３７ｂ，３８に導体膜として形成したものであってもよい。次に、フェライト３２の主面３２ａ上に第２中心電極の０．５ターン目３６ａ、１．５ターン目３６ｅ、２．５ターン目３６ｉが形成される。そして、フェライト３２の主面３２ａ上に第２中心電極３６を覆うように絶縁膜３１が形成される。なお、絶縁膜３１には第１中心電極３５を接続するための切欠き部３１ａが２箇所形成される。次に、絶縁膜３１上に第１中心電極３５が形成される。
【００２８】
なお、図５はフェライト３２の主面３２ａに関して図示しているが、いま一つの主面３２ｂに関しても前記と同様にして、第１及び第２中心電極３５，３６が形成される。
【００２９】
フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜３１としてはガラス誘電体厚膜を用いることができる。また、永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。
【００３０】
回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、図６に示すように、整合用コンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２、終端抵抗Ｒが内蔵されている。また、表面には端子電極２５ａ〜２５ｅが、裏面には外部接続用端子電極２６，２７，２８がそれぞれ形成されている。
【００３１】
これらの整合用回路素子と前記第１及び第２中心電極３５，３６との接続関係を図７及び図８の等価回路を参照して説明する。なお、図７に示す等価回路は本発明に係る非可逆回路素子（２ポート型アイソレータ）における基本的な第１回路例を示し、図８に示す等価回路は第２回路例を示す。図６には図８に示す第２回路例の構成が示されている。
【００３２】
即ち、回路基板２０の裏面に形成された外部接続用端子電極２６が入力ポートＰ１として機能し、この端子電極２６は整合用コンデンサＣｓ１を介して整合用コンデンサＣ１と終端抵抗Ｒとの接続点２１ａに接続されている。また、この接続点２１ａは回路基板２０の表面に形成された端子電極２５ａ及びフェライト３２の下面３２ｄに形成された接続用電極３５ｂを介して第１中心電極３５の一端に接続されている。
【００３３】
第１中心電極３５の他端及び第２中心電極３６の一端は、フェライト３２の下面３２ｄに形成された接続用電極３５ｃ及び回路基板２０の表面に形成された端子電極２５ｂを介して終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続されている。
【００３４】
一方、回路基板２０の裏面に形成された外部接続用端子電極２７が出力ポートＰ２として機能し、この電極２７は整合用コンデンサＣｓ２を介してコンデンサＣ２，Ｃ１と終端抵抗Ｒとの接続点２１ｂに接続されている。
【００３５】
第２中心電極３６の他端は、フェライト３２の下面３２ｄに形成された接続用電極３６ｌ及び回路基板２０の表面に形成された端子電極２５ｃを介してコンデンサＣ２及び回路基板２０の裏面に形成された外部接続用端子電極２８と接続されている。この外部接続用端子電極２８はグランドポートＰ３として機能するものである。また、この外部接続用端子電極２８は、回路基板２０の表面に形成された端子電極２５ｄ，２５ｅを介して前記ヨーク１０にも接続されている。
【００３６】
回路基板２０とヨーク１０とは端子電極２５ｄ，２５ｅやその他のダミー電極を介してはんだ付けされて一体化される。また、フェライト・磁石組立体３０はフェライト３２の下面３２ｄの各種電極が回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃやその他ダミー端子電極とはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。この接着剤としては、熱硬化性の１液性又は２液性のエポキシ系接着剤が適している。即ち、フェライト・磁石組立体３０と回路基板２０との接合にはんだ付けと接着とを併用することにより、接合が確実なものとなる。
【００３７】
回路基板２０は、ガラスとアルミナやその他の誘電体の混合物を焼成したものや、樹脂やガラスとその他の誘電体からなる複合基板が用いられている。内部や外部の電極には、銀や銀合金の厚膜、銅厚膜、銅箔などが用いられている。特に、外部接続用の電極には、ニッケルめっきを施した上に金めっきを施すことが好ましい。防錆、耐はんだ喰われ性の向上、種々の原因によるはんだ接合自体の強度低下を防止するためである。
【００３８】
以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されている。さらに、入力ポートＰ１と出力ポートＰ２との間に整合用コンデンサＣ１と終端抵抗Ｒを並列して接続し、出力ポートＰ２とグランドポートＰ３との間に整合用コンデンサＣ２が接続されているため、信号伝送時にはコンデンサＣ１と抵抗Ｒとの共振回路のみが共振するだけであるので、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。
【００３９】
また、フェライト３２の一対の主面３２ａ，３２ｂと直交する上面３２ｃ及び下面３２ｄに主面３２ａ，３２ｂに臨む凹部３７ａ，３７ｂが形成され、凹部３７ａ，３７ｂには電極が設けられており、第２中心電極３６はフェライト３２の主面３２ａ，３２ｂ上に凹部３７ｂの電極を介して電気的に接続された導体膜によって螺旋状に巻回されており、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上に第２中心電極３６とは絶縁膜３１を介して、かつ、凹部３７ａの電極を介して電気的に接続された導体膜によって形成されているため、第２中心電極３６の形状に影響を受けることなく第１中心電極３５をフェライト３２上に配置することができ、このことは、背の低いフェライト３２であっても第１及び第２中心電極３５，３６の交差角度αを大きな範囲で設定できることを意味し、入力インピーダンスの整合を容易にとることができ、挿入損失の劣化を防止できる。換言すれば、交差角度αを小さい値に設定することが可能であるので、インピーダンスを低く抑えることができる。
【００４０】
ここで、中心電極３５，３６の交差角度αについて説明する。交差角度αを変化させると、図７の入力ポートＰ１でのアドミタンスのコンダクタンス部を変化させずに、サセプタンス部を変えることができるので、入力インピーダンスは図１１（Ａ）のスミス図上で移動する。交差角度αを小さくしていくと、アドミタンスのサセプタンス部が通過帯域の中心周波数で負の方向に移動し、交差角度αを大きくしていくと、アドミタンスのサセプタンス部が通過帯域の中心周波数で正の方向に移動する。このことを利用して、本発明に係る非可逆回路素子（アイソレータ）では、交差角度αの設定可能範囲を大きくし、交差角度αを変化させることで、入力インピーダンスの整合をとりやすくしている。
【００４１】
アイソレータの低背化のために、フェライト３２及び永久磁石４１を回路基板２０上に縦置きした場合、図９及び図１０に示すように、フェライト３２に中心電極３５，３６を設けるに際して、主面３２ａ，３２ｂ上に第１中心電極３５を形成し、絶縁膜３１を介して第２中心電極３６を形成することが考えられる。しかし、これでは、図１０の３段目に示されているように、第１中心電極３５と第２中心電極３６の中継用電極３６ｊ，３６ｄなどとの絶縁性を確保するために、第１中心電極３５を中継用電極３６ｊ，３６ｄから分離した位置に形成する必要があり、これでは交差角度αが大きくなってしまう。フェライト３２の高さｈを大きくすれば、交差角度αを小さくすることが可能であるが、これではアイソレータの低背化が達成できない。
【００４２】
そこで、本実施例では、フェライト３２に対してその表面に直接的に第２中心電極３６を形成し、その上に絶縁膜３１を介して第１中心電極３５を形成することとした。この構成によって、図４に点線で囲んで示すように第１中心電極３５と第２中心電極３６の中継用電極３６ｊ，３６ｄとが重なっても絶縁膜３１が介在するためにショートのおそれがなく、交差角度αの設定可能範囲を大きくとることができ、入力インピーダンスの整合がとりやすくなる。
【００４３】
第１中心電極３５と中継用電極３６ｊ，３６ｄは必ずしも重なっている必要はないが、重なるように配置すれば、フェライト３２の低背化にも拘わらず、交差角度αをより小さくすることが可能になり、入力インピーダンスを低く抑えることができる。
【００４４】
前述の如く、アイソレータの小型・低背化を達成しようとすると、フェライト３２は必然的にサイズが小さくなり、中心電極３５，３６も単純に小さくしていくと、特に第２中心電極３６のインダクタンス値が小さくなり、挿入損失が劣化してしまう。本実施例では、直方体形状のフェライト３２の主面３２ａ，３２ｂに上下面３２ｃ，３２ｄを介して第２中心電極３６を螺旋状に巻回することにより、第２中心電極３６のインダクタンス値を大きくしている。しかし、これでは、入出力インピーダンスが通常の回路のインピーダンス５０Ωよりも高くなる場合がある。交差角度αの設定範囲が大きく、交差角度αを小さくできることは、このように高くなった入力インピーダンスを抑えることができる利点を生じる。
【００４５】
以下、入力インピーダンスの整合について具体的に説明する。入力インピーダンスを低下させるためには、図８に示したように、入力ポートＰ１側にコンデンサＣｓ１を直列に接続する。具体的には、交差角度αを小さくして、図８の接続点２１ａでのアドミタンスのサセプタンス部を通過帯域の中心周波数で図１１（Ｂ）のＡ点からＢ点（負の方向）に移動させ、入力インピーダンスの抵抗部を５０Ωにする。次に、直列接続のコンデンサＣｓ１によってインピーダンスのリアクタンス部を０Ωにして（Ｂ点からＯ点に移動して）入力インピーダンスの整合をとる。仮に、インダクタンスを並列に接続してインピーダンスの整合をとる場合には、交差角度αを大きくしてＡ点からＣ点に移動させ、並列接続のインダクタンスによってインピーダンス５０Ω（Ｃ点からＯ点に）に移動させる。しかし、インダクタンスは大きな値となるため、Ｑが悪く、挿入損失が増大するので整合用素子としては不適切である。それゆえ、直列接続のコンデンサＣｓ１を挿入して入力インピーダンスの整合をとることが好ましい。このようにして、交差角度αを小さくし、コンデンサＣｓ１を付加することで、フェライト３２の小型化・低背化によって大きくなった入力インピーダンスを低く抑えることができる。
【００４６】
なお、出力インピーダンスが５０Ωより高い場合には、図８に示すように、出力ポートＰ２側にコンデンサＣｓ２を直列に接続してインピーダンスの整合をとる。また、本発明に係る非可逆回路素子において、出力インピーダンスは交差角度αによってほとんど影響を受けない。
【００４７】
また、本実施例において、回路基板２０は多層誘電体基板である。これにて、内部にコンデンサやインダクタなどの回路網を内蔵することができ、アイソレータの小型化、薄型化が達成でき、回路素子間の接続が基板内で行われるために信頼性の向上が期待できる。勿論、回路基板２０は必ずしも多層である必要はなく、単層であってもよく、整合用コンデンサなどをチップタイプとして外付けしてもよい。
【００４８】
（通信装置、図１２参照）
次に、本発明に係る通信装置として、携帯電話を例にして説明する。
【００４９】
図１２は携帯電話２２０のＲＦ部分の電気回路ブロック図である。図１２において、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。
【００５０】
ここに、送信側アイソレータ２３１として、前記２ポート型アイソレータを使用することができる。このアイソレータを実装することにより、小型・低背化に寄与し、好ましい電気特性を得ることができる。
【００５１】
（他の実施例）
なお、本発明に係る非可逆回路素子及び通信装置は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００５２】
例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、前記ダミー凹部３８は必ずしも必要ではない。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る非可逆回路素子（２ポート型アイソレータ）の一実施例を示す分解斜視図である。
【図２】中心電極付きフェライトを示す斜視図である。
【図３】フェライトを示す斜視図である。
【図４】中心電極付きフェライトを示す正面図である。
【図５】フェライトの主面に中心電極を形成する工程説明図である。
【図６】回路基板内の回路構成を示すブロック図である。
【図７】２ポート型アイソレータの第１回路例を示す等価回路図である。
【図８】２ポート型アイソレータの第２回路例を示す等価回路図である。
【図９】比較例としての中心電極付きフェライトを示す正面図である。
【図１０】比較例としてのフェライトの主面に中心電極を形成する工程説明図である。
【図１１】入力インピーダンスの変化を示すスミス図表である。
【図１２】本発明に係る通信装置の一実施例を示すブロック図である。
【符号の説明】
【００５４】
２０…回路基板
２５ａ〜２５ｃ…端子電極
３０…フェライト・磁石組立体
３１…絶縁膜
３２…フェライト
３２ａ，３２ｂ…主面
３５…第１中心電極
３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ…中継用電極
３６…第２中心電極
３７ａ，３７ｂ…凹部
４１…永久磁石
２２０…携帯電話
α…交差角度
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｃ１，Ｃ２，Ｃｓ１，Ｃｓ２…コンデンサ
Ｒ…終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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