(57)【特許請求の範囲】
【請求項１】
メモリセルアレイに存在する欠陥メモリセルを冗長メモリセルに置き換えて救済する半導体記憶装置に用いられ、前記冗長メモリセルの冗長アドレスを含むシリアル送信されたデータを受信するシリアル受信回路であって、
直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、
前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、
前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、
を備え、前記受信完了信号に基づいて前記データの受信を完了するシリアル受信回路。
【請求項２】
前記複数の受信レジスタ及び固定データ用受信レジスタは、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始し、
前記転送クロック発生回路は、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始する請求項１に記載のシリアル受信回路。
【請求項３】
メモリセルアレイに存在する欠陥メモリセルを冗長メモリセルに置き換えて救済する半導体記憶装置に用いられ、前記冗長メモリセルの冗長アドレスの先頭に固定データを付加したデータを生成してシリアル送信するシリアル送信回路と、前記データを受信するシリアル受信回路とを含むシリアルデータ送受信回路であって、
前記シリアル受信回路は、
直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、
前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、
前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、
を備え、前記受信完了信号に基づいて前記データの受信を完了するシリアルデータ送受信回路。
【請求項４】
前記複数の受信レジスタ及び固定データ用受信レジスタは、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始し、
前記転送クロック発生回路は、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始する請求項３に記載のシリアルデータ送受信回路。
【請求項５】
前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備え、
前記シリアル送信回路は、
直列に接続された複数の送信レジスタを有し、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、
前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタと、
を備える請求項４に記載のシリアルデータ送受信回路。
【請求項６】
メモリセルアレイに存在する欠陥メモリセルを冗長メモリセルに置き換えて救済する半導体記憶装置において、
トリミングにて冗長メモリセルの冗長アドレスが指定されているヒューズセットの導通状態又は切断状態を入力して前記冗長アドレスをシリアル送信する冗長アドレス送信回路と、前記ヒューズセットとは別の領域に実装されているメモリセルアレイのデコーダ近傍に存在して前記冗長アドレス送信回路がシリアル送信した冗長アドレスを受信する冗長アドレス受信回路とを有し、
前記冗長アドレス送信回路は、シリアル送信する前記冗長アドレスの先頭に固定データを付加したデータを生成して送信し、
前記冗長アドレス受信回路は、
直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、
前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、
前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、
を備え、前記受信完了信号に基づいて前記データの受信を完了する半導体記憶装置。
【請求項７】
前記複数の受信レジスタ及び固定データ用受信レジスタは、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始し、
前記転送クロック発生回路は、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始する請求項６に記載の半導体記憶装置。
【請求項８】
前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備え、
前記シリアル送信回路は、
直列に接続された複数の送信レジスタを有し、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、
前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタと、
を備える請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル受信回路、シリアルデータ送受信回路並びに半導体記憶装置に係り、特に、転送されたデータの先頭に固定データが付加されているデータを受信するシリアル受信回路、シリアルデータ送受信回路、並びに前記シリアルデータ受信回路を冗長メモリセルの冗長アドレスの送受信に用いた半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置では、記憶容量の大容量化に伴って１つのチップ内に配置されるメモリセルの数が増加している。その結果、製造プロセスにおいて、１つのチップ内に発生する不良メモリセルの代替にするための、予備の冗長メモリセルの利用が多くなっている。
【０００３】
冗長メモリセルを利用する場合には、先ず半導体記憶装置内に予備のメモリセルアレイとその冗長ワード線及び冗長ビット線を設を設けておき、実際に半導体記憶装置を使用する際には、これらの冗長ワード線又は冗長ビット線を、障害が発生しているワード線及びビット線と置き換えて使用する。
【０００４】
障害の存在は、半導体記憶装置内のメモリセルアレイについて、製造段階で検査により欠陥を検出して、その欠陥の存在位置を示すヒューズをレーザ等で切断することによって、そのヒューズに欠陥の位置を記憶させる。メモリセルアレイの欠陥を救済する際には、救済回路がヒューズセットの状態を読み取って冗長アドレスを生成しておき、メモリのアクセス時に入力アドレスと冗長アドレスとが一致すると予備デコーダを選択して、障害が発生しているワード線及びビット線を置き換え、このときに正規デコーダが不活性化されるような回路構成の半導体記憶装置が用いられている（例えば特許文献１参照。）。
【０００５】
特許文献１の図３に記載の半導体記憶装置では、アドレスのラッチ回路とメモリセルアレイのデコーダとの間に救済回路が設けられており、その救済回路の内部に実装面積の大きなヒューズセットを含むＣＭＯＳ型アドレス比較回路が設けられている。
【０００６】
このような回路構成による救済回路において、救済回路を増やそうとすると、その救済回路関連の配線数の増加や、ヒューズ本数の増加に伴う回路規模の増大が問題となる。この回路規模の増大は、チップ面積を増大させてしまい、チップの小型化を阻害する要因となっている。
【０００７】
救済回路を備えた半導体記憶装置を小型化するためには、数百本以上に及ぶヒューズ部分をメモリセルアレイとは別の領域に実装して、トリミングしたヒューズの情報をワード系の冗長アドレス及びビット系の冗長アドレスとしてメモリセルアレイのデコーダに通信を用いて転送することが好ましい。
【０００８】
また近年では、半導体記憶装の記憶容量の増大に伴って、ヒューズ本数が増加している。このヒューズの導通状態又は切断状態を、一本一本独立した配線でメモリセルアレイのデコーダ部分まで伝達すると、その配線の実装面積が膨大なものとなるために、図４に示すようなシリアル通信を用いた転送が行われている。
【０００９】
図４に、従来のシリアルデータ送受信回路のブロック図を示す。図４に示すシリアルデータ送受信回路３３０は、送信レジスタ３３６−１〜３３６−４及び受信レジスタ３５２−１〜３５２−４にシフトレジスタなどを用い、シリアル転送クロック３６２（GCLK）に基づいて送信開始と終了の制御を行うことによりシリアル送信を実現する回路である。
【００１０】
一般に半導体記憶装置では、数百の冗長アドレスを設けた素子が存在するが、図４に示すシリアルデータ送受信回路３３０では、説明を簡略化するために４ビットの冗長アドレスを送信する回路を示している。
【００１１】
図４に示すように、従来のシリアルデータ送受信回路３３０は、メモリセルアレイに存在する欠陥の位置と冗長アドレスとを示す複数のヒューズ３１４−１〜３１４−４を備えている。またシリアルデータ送受信回路３３０は、ヒューズ３１４−１〜３１４−４の導通状態又は切断状態を入力してシリアル送信経路３１９を経由してシリアル送信する冗長アドレス送信回路３１５と、冗長アドレスを受信してメモリセルアレイのデコーダに引き渡す冗長アドレス受信回路３１７とを備えている。
【００１２】
冗長アドレス送信回路３１５は、ヒューズ３１４−１〜３１４−４の導通状態又は切断状態を記憶する複数のラッチ回路３３４−１〜３３４−４を備えている。また冗長アドレス送信回路３１５は、ラッチ回路３３４−１〜３３４−４が記憶したヒューズ３１４−１〜３１４−４の導通状態又は切断状態を入力し、これを送信データとしてシリアル転送クロック３６２（GCLK）に基づいてシフトする送信レジスタ３３６−１〜３３６−４を備えている。
【００１３】
冗長アドレス受信回路３１７は、冗長アドレス送信回路３１５から送信されてきた送信データを受信して、シリアル転送クロック３６２（GCLK）に基づいてシフトする複数の受信レジスタ３５２−１〜３５２−４を備えている。また冗長アドレス受信回路３１７は、カウンタを用いて送信レジスタ３３６−１〜３３６−４の数に応じたシリアル送信用の開始信号と終了信号とを生成してトリガー信号発生器３５６に出力するシリアル送信制御回路３５４を備えている。更にまた冗長アドレス受信回路３１７は、シリアル送信用の開始信号と終了信号及びクロック３６４を入力して、送信レジスタ３３６−１〜３３６−４及び受信レジスタ３５２−１〜３５２−４に対してシリアル転送クロック３６２（GCLK）を出力するトリガー信号発生器３５６を備えている。
【００１４】
図４に示すシリアルデータ送受信回路３３０に初期値設定信号３６０を入力すると、複数のラッチ回路３３４−１〜３３４−４がヒューズ３１４−１〜３１４−４の導通状態又は切断状態を記憶し、送信レジスタ３３６−１〜３３６−４はラッチ回路３３４−１〜３３４−４が記憶しているヒューズ３１４−１〜３１４−４の状態を取得して一時記憶する。
【００１５】
次に、シリアル送信制御回路３５４がトリガー信号発生器３５６に対して開始信号を出力すると、トリガー信号発生器３５６は、終了信号を出力するまでの間に、送信データのビット数に対応したパルス数を有するシリアル転送クロック３６２（GCLK）を、複数の送信レジスタ３３６−１〜３３６−４及び受信レジスタ３３６−１〜３３６−４に対して出力する。送信レジスタ３３６−１〜３３６−４は、シリアル転送クロック３６２（GCLK）に基づいて送信データを図４の左方向にシフトする動作を行う。
【００１６】
一方の受信レジスタ３５２−１〜３５２−４では、シリアル転送クロック３６２（GCLK）に基づいて、送信レジスタ３３６−１〜３３６−４から受信したデータを図４に示す右側にシフトする。シリアル送信制御回路３５４は、送信レジスタ３３６−１〜３３６−４の数量分のシリアル転送クロック３６２（GCLK）を出力した後に、トリガー信号発生器３５６に対してシリアル送信終了の信号を出力する。
【００１７】
トリガー信号発生器３５６は、シリアル送信制御回路３５４からシリアル送信終了の信号を入力すると、シリアル転送クロック３６２（GCLK）を停止して、シリアル送信を終了する。シリアル送信が終了すると、受信レジスタ３５２−１〜３５２−４は受信したＱ１〜Ｑ４の送信データを、メモリセルアレイのデコーダに出力する。
【特許文献１】特開平１１−１６２１９１号公報（第１図、第２図、第１１図、第１２図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図４に示したシリアル送信制御回路３５４の内部には、シリアル転送クロック３６２（GCLK）を出力するためのカウンタが必要であった。このカウンタは、送信データのビット数（送信レジスタ３３６−１〜３３６−４の数量）に対応した桁数を備えていることが要求される。
【００１９】
記憶容量の多い半導体記憶装置では、このカウンタの実装面積の増大が問題となるとともに、半導体記憶装置の記憶容量が異なる場合には、記憶容量に対応した数量の送信レジスタが必要となる。したがって従来は、半導体記憶装置の種類ごとにシリアル送信制御回路３５４を設計して制作する必要があった。これによりシリアル送信制御回路の実装面積が増大し、その結果半導体記憶装置が大型化するとともに、設計、制作の納期が長くなるという課題が存在していた。
【００２０】
本発明は上記課題を解決するためになされたもので、送信レジスタの数量に対応したシリアル転送クロック生成用のカウンタを不要とし、しかも設計が容易で小型のシリアル受信回路並びにシリアルデータ送受信回路を提供することにある。
【００２１】
また、冗長アドレスの数量に対応したシリアル転送クロック生成用のカウンタを不要とし、しかも救済回路の設計が容易な小型の半導体記憶装置を短納期で提供することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために本発明のシリアル受信回路は、メモリセルアレイに存在する欠陥メモリセルを冗長メモリセルに置き換えて救済する半導体記憶装置に用いられ、前記冗長メモリセルの冗長アドレスを含むシリアル送信されたデータを受信するシリアル受信回路であって、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタからシリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、を備え、前記受信完了信号に基づいて前記データの受信を完了するように構成した。
【００２３】
また、上記シリアル受信回路の受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとするとともに、前記転送クロック発生回路について、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始するように構成してもよい。
【００２４】
また、上記の目的を達成するために本発明のシリアルデータ送受信回路は、メモリセルアレイに存在する欠陥メモリセルを冗長メモリセルに置き換えて救済する半導体記憶装置に用いられ、前記冗長メモリセルの冗長アドレスの先頭に固定データを付加したデータを生成してシリアル送信するシリアル送信回路と、前記データを受信するシリアル受信回路とを含むシリアルデータ送受信回路とから構成するようにした。そして前記シリアル受信回路は、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、を備え、シリアルデータ送受信回路は、前記受信完了信号に基づいて前記データの受信を完了するように構成した。
【００２５】
また、上記シリアルデータ送受信回路の前記受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとするとともに、前記転送クロック発生回路について、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始するように構成してもよい。
【００２６】
また、本発明は、上記シリアルデータ送受信回路に、前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備える構成とした。そして前記シリアル送信回路を、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを、前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタとを備える構成としてもよい。
【００２７】
また、上記の目的を達成するために本発明の半導体記憶装置は、トリミングにて冗長メモリセルの冗長アドレスが指定されているヒューズセットの導通状態又は切断状態を入力して前記冗長アドレスをシリアル送信する冗長アドレス送信回路と、前記ヒューズセットとは別の領域に実装されているメモリセルアレイのデコーダ近傍に存在して前記冗長アドレス送信回路がシリアル送信した冗長アドレスを受信する冗長アドレス受信回路とを備えている。そして前記冗長アドレス送信回路は、シリアル送信する冗長アドレスの先頭に固定データを付加したデータを生成して送信する機能を備えている。前記冗長アドレス受信回路は、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタと、前記固定データ用受信レジスタから前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路と、を備え、前記受信完了信号に基づいて前記データの受信を完了する構成とした。
【００２８】
また、上記半導体記憶装置の前記受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとするとともに、前記転送クロック発生回路について、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後に、前記シリアル転送クロックの出力を開始するように構成してもよい。
【００２９】
また、本発明は半導体記憶装置に、前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備える構成とした。そして、前記シリアル送信回路を、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを、前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタとを備える構成としてもよい。
【発明の効果】
【００３０】
本発明によれば、シリアル転送クロックの出力停止のために、送信するデータ数に対応したシリアル転送クロック数をカウントするカウンタ等の制御回路を設ける代わりに、送信されてきたデータの先頭に付加されているダミーの固定データを受信する固定データ用受信レジスタを受信レジスタ部における受信レジスタの最後段の後に設け、固定データ用受信レジスタが固定データを受信するとシリアル転送クロックの出力を停止するようにしたので、シリアル送信する送信データ数に依存しない転送クロック発生回路を構成できる。
【００３１】
また、シリアル送信する送信データ数を多くした場合であっても、転送クロック発生回路の実装面積を増やす必要がなく、同一の転送クロック発生回路を使用することができる。したがって半導体記憶装置の設計、制作が容易となり、小型の半導体記憶装置を短納期で提供することができる。
【発明を実施するための最良の形態】
【００３２】
本発明によるシリアル受信回路は、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部を備える。本発明では、この受信レジスタ部に含まれる受信レジスタ部の数量を限定するものではない。また、本発明によるシリアル受信回路は、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタとを備え、前記受信完了信号に基づいて前記データの受信を完了するように構成した。
【００３３】
前記固定データとは、シリアル送信されたデータの先頭に付加されているデータである。また、前記固定データ用受信レジスタには、必ずしもレジスタを用いる必要はなく、最後段の受信レジスタから固定データが出力されたことを検出して、受信したデータを読み込むようにしてもよいし、シリアル転送クロックを停止させて受信完了の状態を作るようにしてもよい。また、シリアル受信回路におけるシリアル転送クロックは、シリアル転送経路に固定データが出力されたことをトリガーとして出力するように構成してもよい。
【００３４】
このようにシリアル受信回路を構成することによって、固定データ用受信レジスタが出力する受信完了信号を用いてシリアル転送クロックの出力を停止することができ、シリアル送信する送信データ数に依存しない転送クロック発生回路を構成することができる。
【００３５】
また、本発明は、上記シリアル受信回路の受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとしている。更に本発明によるシリアル受信回路は、初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後のタイミングで前記シリアル転送クロックの出力を開始すると共に、前記固定データ用受信レジスタから全データの受信完了を示す前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路を備えるように構成してもよい。このようにシリアル受信回路を構成することによって、送信レジスタの数量に対応したカウンタが不要となる。したがって、小型のシリアル受信回路を短納期で提供することができる。
【００３６】
また、本発明のシリアルデータ送受信回路は、シリアル送信する送信データの先頭に固定データを付加したデータを生成して送信するシリアル送信回路と、前記データを受信するシリアル受信回路とを含むシリアルデータ送受信回路とから構成するようにした。そして前記シリアル受信回路は、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタとを備え、シリアルデータ送受信回路は、前記受信完了信号に基づいて前記データの受信を完了するように構成した。したがって、固定データ用受信レジスタが出力する受信完了信号を用いてシリアル転送クロックの出力を停止することができ、シリアル送信する送信データ数に依存しない転送クロック発生回路を構成することができる。
【００３７】
また、本発明のシリアルデータ送受信回路は、前記受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとするとともに、前記シリアル受信回路に前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後のタイミングで前記シリアル転送クロックの出力を開始すると共に、前記固定データ用受信レジスタから全データの受信完了を示す前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路を備えるように構成してもよい。
【００３８】
このようにシリアルデータ送受信回路を構成することによって、送信レジスタの数量に対応したカウンタが不要となる。したがって、小型のシリアルデータ送受信回路を短納期で設計、制作し、利用者に提供することができる。
【００３９】
また、本発明のシリアルデータ送受信回路は、前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備える構成とした。そして前記シリアル送信回路を、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを、前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタとを備える構成としてもよい。シリアルデータ送受信回路にワンショット回路を備えることによって、初期値設定信号から容易にデータ格納信号を作成することができる。
【００４０】
また、本発明の半導体記憶装置は、トリミングにて冗長メモリセルの冗長アドレスが指定されているヒューズセットの導通状態又は切断状態を入力して前記冗長アドレスをシリアル送信する冗長アドレス送信回路と、前記ヒューズセットとは別の領域に実装されているメモリセルアレイのデコーダ近傍に存在して前記冗長アドレス送信回路がシリアル送信した冗長アドレスを受信する冗長アドレス受信回路とを備えている。そして前記冗長アドレス送信回路は、シリアル送信する冗長アドレスの先頭に固定データを付加したデータを生成して送信する機能を備えている。前記冗長アドレス受信回路は、直列に接続された複数の受信レジスタを有し、シリアル転送クロックに基づいて、初段の受信レジスタから前記シリアル送信されたデータを順次入力し、後段の受信レジスタへシフトして出力する受信レジスタ部と、前記受信レジスタ部の最後段の受信レジスタに接続され、前記最後段の受信レジスタから固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号を出力する固定データ用受信レジスタとを備え、前記受信完了信号に基づいて前記データの受信を完了する構成とした。
【００４１】
したがって、固定データ用受信レジスタが出力する受信完了信号を用いてシリアル転送クロックの出力を停止することができ、シリアル送信する送信データ数に依存しない転送クロック発生回路を構成することができる。
【００４２】
また、本発明は、半導体記憶装置の前記受信レジスタ及び固定データ用受信レジスタについて、初期値設定信号を入力した際にレジスタのデータをリセットする初期値設定動作を開始するものとしている。更に本発明の半導体記憶装置は、前記初期値設定信号の入力後であって、受信レジスタ及び固定データ用受信レジスタが前記初期値設定動作を終了した後のタイミングで前記シリアル転送クロックの出力を開始すると共に、前記固定データ用受信レジスタから全データの受信完了を示す前記受信完了信号を取得後に、前記シリアル転送クロックの出力を停止する転送クロック発生回路を備えるように構成してもよい。このようにシリアル受信回路を構成することによって、冗長アドレスの数量に対応したカウンタが不要となる。したがって、小型の半導体記憶装置を短納期で提供することができる。
【００４３】
また、本発明は半導体記憶装置に、前記初期値設定信号を入力した後にセットされ、前記シリアル転送クロックが出力される前にリセットされるデータ格納信号を生成するワンショット回路を備える構成とした。そして、前記シリアル送信回路を、前記データ格納信号に基づいて送信データを格納すると共に、前記格納した送信データを、前記シリアル転送クロックに基づいて順次シフトして、最後段の送信レジスタから出力する送信レジスタ部と、前記送信レジスタ部の最後段に接続され、前記データ格納信号に基づいて固定データを格納すると共に、前記格納した固定データ及び前記送信レジスタ部から出力されるデータを前記シリアル転送クロックに基づいて順次出力して、先頭に固定データが付加したデータをシリアル送信する固定データ付加用送信レジスタとを備える構成としてもよい。これにより、初期値設定信号から容易にデータ格納信号を作成することができる。
【００４４】
以下、本発明を実施する形態を、図面に基づき説明する。
【００４５】
図１は、本発明に係るシリアルデータ送受信回路を備えた半導体記憶装置のブロック図である。図１に示すように、本発明に係る半導体記憶装置２１０は、コントロールバス及びアドレスバスと接続してＣＰＵ側から記憶データの読み書きに関する指令を受信するＤＲＡＭのコントローラ２１１と、データバスと接続してＣＰＵ側と記憶データの送受信を行うデータインターフェース等のＩ／Ｏ２１３と、Ｉ／Ｏ２１３から入力したデータをアドレスで指定された領域に記憶するメモリセルアレイ２１２とを備えている。
【００４６】
集積度の高いメモリセルアレイ２１２では、製造段階において所定の確率で欠陥が発生する場合がある。欠陥が存在することにより、そのメモリセルアレイ２１２全体を不良品としてしまうと極端に製品の歩留りが悪化してしまい、生産効率が低下するとともに完成した半導体記憶装置２１０がたいへん高価なものになってしまう。
【００４７】
そこで、半導体記憶装置２１０内に予備の冗長メモリセルアレイとその冗長ワード線及び冗長ビット線を設けておき、これらの冗長ワード線又は冗長ビット線を障害が発生しているワード線及びビット線と置き換えて半導体記憶装置２１０を救済する欠陥救済方式を採用することによって、ＤＲＡＭ等の製品歩留まりを高めている。
【００４８】
欠陥救済方式を採用する半導体記憶装置２１０には、メモリセルアレイ２１２に存在する欠陥を製造段階で検査により検出して、その欠陥の存在する不良アドレスを冗長アドレスとしてトリミングにより設定するヒューズ２１４−１〜２１４−４を設けてある。
【００４９】
また、半導体記憶装置２１０は、ヒューズ２１４−１〜２１４−４に記憶されているメモリセルアレイ２１２の欠陥位置を示す冗長アドレスを、離れた位置に存在する冗長回路２１６に送信するデータ送信回路としての冗長アドレス送信回路２１５と、冗長アドレス送信回路２１５が送信した冗長アドレスを記憶させておき、ＣＰＵ側からメモリアクセスが実行された際に、入力アドレスと不良アドレスとが一致すると正規デコーダを不活性化して予備デコーダを選択し、その予備デコーダがデコードした冗長アドレスをメモリセルアレイ２１２に引き渡すデコーダ２１８とを備えている。
【００５０】
図２は、ヒューズ２１４−１〜２１４−４を含むシリアルデータ送受信回路２３０のブロック図である。
【００５１】
図２に示すように、シリアルデータ送受信回路２３０は、複数のヒューズ２１４−１〜２１４−４（ヒューズセット）と、ヒューズ２１４−１〜２１４−４の導通状態又は切断状態を冗長アドレスとして入力してラッチし、直列に接続された複数の送信レジスタ２３６−１〜２３６−４に転送する複数のラッチ回路２３４−１〜２３４−４を備えている。
【００５２】
また、シリアルデータ送受信回路２３０には、冗長アドレス受信回路２１７と冗長アドレス送信回路２１５とが含まれている。冗長アドレス送信回路２１５には、ラッチ回路２３４−１〜２３４−４から冗長アドレスを取得して、離れた位置に存在する冗長回路２１６側にシリアル送信する送信レジスタ２３６−１〜２３６−４が設けられている。送信レジスタ部２４０は、複数の直列に接続された送信レジスタ２３６−１〜２３６−４から構成されており、シリアル転送クロック２６２（GCLK）に基づいて受信したデータをシフトする。
【００５３】
また、シリアルデータ送受信回路２３０には、複数のヒューズ２１４−１〜２１４−４（ヒューズセット）とは別の領域に実装されているメモリセルアレイ２１２の近傍に存在し、冗長アドレス送信回路２１５が送信した冗長アドレスを受信して、デコーダ２１８に引き渡すシリアル受信回路としての冗長アドレス受信回路２１７を備えている。
【００５４】
冗長アドレス送信回路２１５の送信レジスタ２３６−１〜２３６−４は、データ格納信号２６６（FDFWZ）がセットされるとラッチ回路２３４−１〜２３４−４が記憶したヒューズ２１４−１〜２１４−４の導通状態又は切断状態を冗長アドレスとして入力して格納し、これをシリアル送信する送信データとしてシリアル転送クロック２６２（GCLK）に基づいてシフトする。Ｈ固定データ生成器２３７は、固定データ（例えばＨ）を生成する。Ｈ固定データ付加用送信レジスタ２３８は、送信レジスタ部２４０の最後段に接続され、データ格納信号２６６（FDFWZ）に基づいて固定データを格納すると共に、格納した固定データ及び送信レジスタ部２４０から出力されるデータ（冗長アドレス及び固定データ）を前記シリアル転送クロックに基づいて順次出力して送信する。
【００５５】
シリアル送信する冗長アドレス（送信データ）の先頭には、固定データ（例えばＨ）を付加する。
【００５６】
冗長アドレス送信回路２１５のワンショット回路２３９は、送信レジスタ２３６−１〜２３６−４がヒューズ２１４−１〜２１４−４の状態を読み込むタイミングを表すデータ格納信号２６６（FDFWZ）を生成する。ワンショット回路２３９が生成するデータ格納信号２６６（FDFWZ）は、初期値設定信号２６０を入力した後にセットされ、シリアル転送クロック２６２（GCLK）が出力される前にリセットされる信号である。
【００５７】
送信レジスタ２３６−１〜２３６−４は、ラッチ回路２３４−１〜２３４−４が記憶したヒューズ２１４−４の導通状態又は切断状態を冗長アドレスとして入力して格納し、これをシリアル送信する送信データとしてシリアル転送クロック２６２（GCLK）に基づいてＨ固定データ付加用送信レジスタ２３８側にシフトする。
【００５８】
Ｈ固定データ付加用送信レジスタ２３８は、データ格納信号２６６（FDFWZ）がセットされると、送信する冗長アドレスの先頭に固定データ（例えばＨ信号）を付加し、シリアル転送クロック２６２（GCLK）に基づいて固定データをシフトしてシリアル送信経路２１９を介して冗長アドレス受信回路２１７側に出力する。
【００５９】
Ｈ固定データ付加用送信レジスタ２３８は、データ格納信号２６６（FDFWZ）がリセットされた状態では、シリアル転送クロック２６２（GCLK）に基づいて送信データを図２の左方向へシフトして、記憶している送信データをシリアル送信経路２１９を介して冗長アドレス受信回路２１７側に出力する。
【００６０】
冗長アドレス受信回路２１７の初段の受信レジスタ２５２−１は、冗長アドレス送信回路２１５からシリアル送信されてきたデータを順次入力し、シリアル転送クロック２６２（GCLK）に基づいて後段の受信レジスタ２５２−２にシフトする。受信レジスタ部２５１は、複数の直列に接続された受信レジスタ２５２−１〜２５２−４から構成されており、受信レジスタ２５２−１と同様にシリアル転送クロック２６２（GCLK）に基づいて受信したデータをシフトする。
【００６１】
また、冗長アドレス受信回路２１７のＨ固定データ用受信レジスタ２５３は、受信レジスタ２５２−４の後段に接続されており、最後段の受信レジスタ２５２−４から固定データが出力されたときに、全データの受信を完了したと判断して受信完了信号２６８を出力する。
【００６２】
図３は本発明に係るシリアルデータ送受信回路２３０を用いたデータ転送のタイミングチャートである。
【００６３】
ＣＰＵ側から初期値設定信号２６０が入力されると（図３に示す例では、Ｌデータの場合に初期値設定を行う）、ラッチ回路２３４−１〜２３４−４がヒューズ２１４−１〜２１４−４の導通又は切断状態を取得して記憶する。
【００６４】
一方の受信レジスタ２５２−１〜２５２−４及びＨ固定データ用受信レジスタ２５３は、初期値設定信号２６０（例えばＬデータ）を入力すると初期データ（例えばＬデータ）にリセットする。Ｈ固定データ用受信レジスタ２５３が初期化された状態では、Ｈ固定データ用受信レジスタ２５３が出力する受信完了信号２６８（シリアル転送クロック２６２（GCLK）を停止させるための信号）はＬデータとなっている。
【００６５】
次に、初期値設定信号２６０が立ち上がった後、ラッチ回路２３４−１〜２３４−４がヒューズ２１４−１〜２１４−４の状態を取得して確定するタイミングを待って、ワンショット回路２３９がデータ格納信号２６６（FDFWZ）をセットして、送信レジスタ２３６−１〜２３６−４及びＨ固定データ付加用送信レジスタ２３８に出力する。
【００６６】
ワンショット回路２３９が出力したデータ格納信号２６６（FDFWZ）は、シリアル転送クロック２６２（GCLK）が出力される前にリセットされる。これにより、送信レジスタ２３６−１〜２３６−４及びＨ固定データ付加用送信レジスタ２３８の入力を切り換えることができる。
【００６７】
転送クロック発生回路２５６は、初期値設定信号２６０の入力後であって、受信完了信号２６８がイネーブル状態（図３に示す例ではＬ）であり、送信レジスタ２３６−１〜２３６−４並びにＨ固定データ付加用送信レジスタ２３８にデータの格納が完了し、かつ受信レジスタ２５２−１〜２５２−４及び固定データ用受信レジスタ２５３が初期値設定動作（リセット動作）を終了した後に、シリアル転送クロック２６２（GCLK）の出力を開始する（時刻Ｔ２〜時刻Ｔ６）。
【００６８】
前記受信レジスタ２５２−１〜２５２−４及び固定データ用受信レジスタ２５３が初期値設定動作を終了したか否かは、各レジスタの出力（Ｑ１〜Ｑ4、及び受信完了信号２６８）のＡＮＤを取ることによって判断してもよいし、タイマーで時間差を管理するようにしてもよい。
【００６９】
シリアル転送クロック２６２（GCLK）の出力が開始されると、送信レジスタ２３６−１〜２３６−４及びＨ固定データ付加用送信レジスタ２３８は、シリアル転送クロック２６２（GCLK）を取得する毎にデータをシフトして、冗長アドレス送信回路２１５からシリアル送信経路２１９を介してデータの送信を開始する。
【００７０】
受信レジスタ２５２−１は、最初のシリアル転送クロック２６２（GCLK）の立上り（時刻Ｔ２）で、Ｈ固定データ付加用送信レジスタ２３８が出力したＨ固定データを記憶する。次のシリアル転送クロック２６２（GCLK）の立上り（時刻Ｔ３）で、受信レジスタ２５２−１に記憶されていたＨ固定データは、受信レジスタ２５２−２に転送される。
【００７１】
このように、シリアル転送クロック２６２（GCLK）の立上り毎に、Ｈ固定データを始めとする送信データが順次転送されてゆき、最終的にＨ固定データがＨ固定データ用受信レジスタ２５３に記憶される（時刻Ｔ６）。Ｈ固定データ用受信レジスタ２５３がＨ固定データを受信すると、Ｈ固定データ用受信レジスタ２５３は受信完了信号２６８としてＨデータを転送クロック発生回路２５６に出力する。
【００７２】
転送クロック発生回路２５６が受信完了信号２６８を取得すると、出力していたシリアル転送クロック２６２（GCLK）の出力を停止する（時刻Ｔ７以降）。シリアル転送クロック２６２（GCLK）が停止すると、送信レジスタ２３６−１〜２３６−４、Ｈ固定データ付加用送信レジスタ２３８、受信レジスタ２５２−１〜２５２−４及びＨ固定データ用受信レジスタ２５３は、データの転送を終了する。
【００７３】
この状態で、送信レジスタ２３６−１〜２３６−４に記憶されていた送信データは、各受信レジスタ２５２−１〜２５２−４が受信しているので、デコーダ２１８は各受信レジスタ２５２−１〜２５２−４が出力する冗長アドレス（Ｑ１〜Ｑ４）を読み取ることができる。
【００７４】
デコーダ２１８は、取得したワード系の冗長アドレス及びビット系の冗長アドレスをメモリセルアレイ２１２の実質的なアドレス選択情報として記憶し、ＣＰＵ等によるメモリアクセス時に、入力アドレスと不良アドレスとが一致すると予備デコーダを選択する。このときに正規デコーダを不活性化して、冗長アドレスを選択する。
【００７５】
以上のように、シリアル送信する送信データの先頭に固定データを付加し、固定データが受信レジスタ部２５１の最終段に達することにより、シリアル転送クロック２６２（GCLK）を停止させて、冗長アドレスのシリアル送信を終了することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係るシリアルデータ送受信回路を備えた半導体記憶装置のブロック図である。
【図２】ヒューズを含むシリアルデータ送受信回路のブロック図である。
【図３】図２に示すシリアルデータ送受信回路を用いたデータ転送のタイミングチャートである。
【図４】従来のシリアルデータ送受信回路のブロック図を示す。
【符号の説明】
【００７７】
２１０  半導体記憶装置
２１１  コントローラ
２１２  メモリセルアレイ
２１３  Ｉ／Ｏ
２１４−１〜２１４−４  ヒューズ
２１５  冗長アドレス送信回路（シリアル送信回路）
２１６  冗長回路
２１７  冗長アドレス受信回路（シリアル受信回路）
２１８  デコーダ
２１９  シリアル送信経路
２３０  シリアルデータ送受信回路
２３４−１〜２３４−４  ラッチ回路
２３６−１〜２３６−４  送信レジスタ
２３７  Ｈ固定データ生成器
２３８  Ｈ固定データ付加用送信レジスタ
２３９  ワンショット回路
２４０  送信レジスタ部
２５１  受信レジスタ部
２５２−１〜２５２−４  受信レジスタ
２５３  Ｈ固定データ用受信レジスタ
２５６  転送クロック発生回路
２６０  初期値設定信号
２６２  シリアル転送クロック（GCLK）
２６４  クロック
２６６  データ格納信号（FDFWZ）
２６８  受信完了信号
３１４−１〜３１４−４  ヒューズ
３１５  冗長アドレス送信回路
３１７  冗長アドレス受信回路
３１９  シリアル送信経路
３３０  シリアルデータ送受信回路
３３４−１〜３３４−４  ラッチ回路
３３６−１〜３３６−４  送信レジスタ
３５２−１〜３５２−４  受信レジスタ
３５４  シリアル送信制御回路
３５６  トリガー信号発生器
３６２  シリアル転送クロック（GCLK）
３６４  クロック
【図１】
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【図２】
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【図３】
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【図４】
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