(57)【特許請求の範囲】
【請求項１】
パワー素子を実装した着脱自在なパワー基板を有して構成される車両用電子制御装置であって、
前記パワー基板の接続状態を検出する接続状態検出手段と、
前記接続状態検出手段が、接続状態が未接続であることを検出した場合に、前記パワー素子の駆動を中止する駆動中止手段と、
接続状態が接続から未接続になった場合に、所定時間の間、前記駆動中止手段が前記パワー素子の駆動を中止することを禁止する禁止手段とを備えることを特徴とする車両用電子制御装置。
【請求項２】
前記パワー素子を経由して電流が供給される制御対象を、フェールセーフに基づき制御するための処理を実行するフェールセーフ制御手段を備えることを特徴とする請求項１記載の車両用電子制御装置。
【請求項３】
前記所定時間を設定する所定時間設定手段を備えることを特徴とする請求項１または２記載の車両用電子制御装置。
【請求項４】
前記パワー基板の接続部が、規格化された形式を有することを特徴とする請求項１から３いずれか１項記載の車両用電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、車両用電子制御装置に関し、特にパワー素子を実装した着脱自在なパワー基板を備える車両用電子制御装置に関する。
【背景技術】
【０００２】
近年、電子制御装置の開発期間の短縮や開発コストの低減を図るために、電子制御装置を構成要素や機能毎にモジュール化することで、モジュール単位で設計変更を可能にする電子制御装置が提案されている。例えば、特許文献１では以下に示す電子制御装置を提案している。
【０００３】
特許文献１が提案する電動パワーステアリング装置のＥＣＵ（electronic control unit:電子制御装置）は、機能別に分割されたＣＰＵ基板、パワー基板、コネクタ部、ベース部、カバー部からなる５つのモジュールで構成されている。特許文献１が提案するＥＣＵによれば、ＥＣＵの一部に仕様変更があった場合でもモジュール単位でＥＣＵの設計を変更することができ、結果として開発期間の短縮や開発コストの低減を図ることが可能である。
【０００４】
【特許文献１】特開２００４−５１０３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＥＣＵをモジュール単位に分割する場合には、完成したＥＣＵのモジュール同士が確実に接続されているかどうかは、ＥＣＵの機能を確保し、さらに制御対象が正常な状態に制御される上で重要な事柄である。言い換えれば、モジュール同士の接続状態を検出し、接続されていない状態を異常として検出することが、異常発生時のリスクの軽減を図ったり、異常発生の原因を容易に特定する上で重要である。
【０００６】
ここで、特にパワー基板の接続状態を検出しようとする場合、一般的には、異常を検出したときにパワー素子を駆動させるための制御を中止することが多いと考えられる。ところが、異常検出時にパワー素子を駆動させるための制御を中止する場合には、以下に示す課題が存在する。車両用ＥＣＵでは、モジュール同士の接続部が走行中の振動によって次第に外れてしまう場合がある。このような場合、接続部が接触不良を起こし、その結果瞬断が繰返し生じる虞がある。この瞬断がパワー基板の接続部で発生したときには、上述の制御の実行、中止が短い時間で繰り返されることに起因して予期しない電流が発生し、この電流がパワー素子に流れてしまう場合がある。この予期しない電流は、時としてパワー素子を経由して電流が供給される制御対象を損傷させてしまう虞があり、さらに走行中の車両で係る事態が発生すれば、重大事故に繋がる虞もある。しかしながら、特許文献１では、モジュール同士の接続状態を検出することや、係る事態の発生を抑制することに関しては特に言及されていない。
【０００７】
本発明は上記課題に鑑みてなされたものであり、パワー素子を実装した着脱自在なパワー基板の接続部の接続状態を検出するとともに、該接続部に不具合が発生した場合でも、パワー素子を経由して電流が供給される制御対象を好適に制御可能な車両用電子制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、パワー素子を実装した着脱自在なパワー基板を有して構成される車両用電子制御装置であって、前記パワー基板の接続状態を検出する接続状態検出手段と、前記接続状態検出手段が、接続状態が未接続であることを検出した場合に、前記パワー素子の駆動を中止する駆動中止手段と、接続状態が接続から未接続になった場合に、所定時間の間、前記駆動中止手段が前記パワー素子の駆動を中止することを禁止する禁止手段とを備えることを特徴とする。
【０００９】
本発明によれば、パワー基板の接続状態を検出するとともに、接続状態が接続から未接続になった場合でも所定時間の間パワー素子を駆動させるための制御を継続することによって、接触不良による瞬断で予期しない電流が流れることを抑制し、パワー素子を経由して電流が供給される制御対象を好適に制御することが可能である。
【００１０】
また、本発明は、前記パワー素子を経由して電流が供給される制御対象を、フェールセーフに基づき制御するための処理を実行するフェールセーフ制御手段を備えてもよい。本発明によれば、瞬断の発生をパワー基板が外れる予兆として捉え、パワー基板が完全に外れた場合に備えてパワー素子を経由して電流が供給される制御対象（以下、単にパワー素子に対応する制御対象と称す）をフェールセーフに基づき制御することが可能である。この制御によって、瞬断に続いてパワー基板が完全に外れた結果、制御対象が制御不能な状態に陥った場合でも、より走行中の車両の安全性を確保することが可能である。
【００１１】
また、本発明は、前記所定時間を設定する所定時間設定手段を備えてもよい。本発明によれば、パワー基板を交換した場合でも、パワー素子に対応する制御対象に応じた適切な時間を設定することが可能である。
【００１２】
また、本発明は、前記パワー基板の接続部が、規格化された形式を有してもよい。本発明によれば、汎用性を有する接続部を採用することによって、基板の製作容易化やコスト低減効果を期待できる。また、パワー基板を頻繁に交換することで接続部が劣化しても、接続部が規格品であれば修理も容易である。
【発明の効果】
【００１３】
本発明によれば、パワー素子を実装した着脱自在なパワー基板の接続部の接続状態を検出するとともに、該接続部に不具合が発生した場合でも、パワー素子に対応する制御対象を好適に制御可能な車両電子制御装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【００１５】
本実施例に係る車両用電子制御装置（以下、ＥＣＵと称す）１００について、図１を用いて詳述する。図１は、本実施例に係るＥＣＵ１００の要部を示す図である。すなわち、図１では、図面の煩雑さを防ぐために周辺回路素子、配線パターン等を部分的に省略し、代表的な構成のみを示している。図１に示すように、ＥＣＵ１００はパワー基板２０と制御基板３０とを有して構成されている。パワー基板２０は、筐体５０に固定された状態で格納されている。筐体５０は、パワー素子がスイッチング動作する際の電磁ノイズの影響から制御基板３０を保護するためのシールド板及び放熱板の機能を兼ねた箱型の金属フレームで構成されている。
【００１６】
パワー基板２０には、主な構成として大電力モジュール（以下、Ｐ−Ｉ／Ｆと称す）１と、トランジスタ２と、リレー３とが実装され、コンパクトＰＣＩ（Peripheral Components Interconnect）コネクタ４の一方を構成するスロット対応端子と、第１のコネクタ５の一方とを有している。Ｐ−Ｉ／Ｆ１は、制御対象Ｐとのインターフェイス回路であり、第１のコネクタ５を介して制御対象Ｐと接続されている。制御対象Ｐとしては、例えば駆動用モータや点火コイルなど、比較的大きな電流を必要とする構成を対象とする。また、Ｐ−Ｉ／Ｆ１は、図示しないパワー素子や、パワー素子を駆動させるための駆動回路を有している。なお、パワー素子とは電力用半導体スイッチング素子のことである。
【００１７】
コンパクトＰＣＩコネクタ４は、スロット対応端子とＰＣＩスロットとからなり、パワー基板２０と制御基板３０とを接続するための構成である。コンパクトＰＣＩコネクタ４によって、パワー基板２０と制御基板３０とがバス接続される。本実施例においてコンパクトＰＣＩコネクタ４が、既知の規格に基づいて形成されたパワー基板２０の接続部である。パワー基板２０の接続部にコンパクトＰＣＩコネクタ４のような汎用性を有するコネクタを採用することによって、基板の製作容易化やコスト低減効果を期待できる。また、パワー基板２０を頻繁に交換することで接続部が劣化しても、接続部が規格品であれば修理も容易である。また、パワー基板２０を着脱可能な構成としてＥＣＵ１００を製作することで、ＥＣＵ１００を適用しようとする車両の仕様に応じてパワー基板２０のみを交換して対応することが可能である。第１のコネクタ５は、Ｐ−Ｉ／Ｆ１と制御対象Ｐとの接続の他、Ｐ−Ｉ／Ｆ１とバッテリーグランド系統ＧＮＤとの接続や、パワー基板２０とバッテリー系統ＢＡＴＴとの接続などを行う接続部としての構成である。
【００１８】
制御基板３０には、主な構成として小電力モジュール（以下、Ｓ−Ｉ／Ｆと称す）６と、ポート後ＳＷ７と、異常ＬＥＤ（Light Emitting Diode）８と、Ｈｉホールド回路９と、ＣＰＵ（Central Processing Unit）１０と５Ｖ電源回路１１とが実装されており、その他にも否定論理積回路ＮＡＮＤ１３や、論理積回路ＡＮＤ１４や、絶縁アンプ回路ＩＳＯ１５、１６及び１７などが実装されている。また、制御基板３０は上述のＰＣＩスロットと、第２のコネクタ１２の一方とを有している。Ｓ−Ｉ／Ｆ６は、制御対象Ｓとのインターフェイス回路であり、第２のコネクタ１２を介して制御対象Ｓと接続されている。Ｓ―Ｉ／Ｆ６はＰ―Ｉ／Ｆ１とは異なり、大きな電流を扱うパワー素子などを有しない回路となっている。制御対象Ｓは制御対象Ｐの代替として機能することが可能な構成であり、例えば制御対象Ｐをハイブリッド車両における駆動用モータとした場合、制御対象Ｓを内燃機関とすることが可能である。
【００１９】
ポート後ＳＷ７は、後述する制御信号Ａ１に基づき、ＣＰＵ１０のポートをＰ−Ｉ／Ｆ１側と、Ｓ−Ｉ／Ｆ６側とのいずれか一方に切り替えるための構成である。異常ＬＥＤ８は、所定の条件の基Ｐ−Ｉ／Ｆ１の接続状態が未接続になった場合に点灯し、異常発生を知らせるための構成である。Ｈｉホールド回路９は、制御信号Ａ１を出力するとともに所定時間の間、保持するための構成である。Ｈｉホールド回路９のより詳細な回路構成については後述する。ＣＰＵ１０は図示しないＲＯＭ（Read Only Memory）に格納したプログラムに基づき種々の処理を実行し、制御対象Ｐ及びＳやパワー素子の駆動回路などを制御するための構成である。
【００２０】
５Ｖ電源回路１１は、バッテリー系統ＢＡＴＴから供給される１２Ｖの電流を、５Ｖの電流に変換し、ＣＰＵ１０や否定論理積回路ＮＡＮＤ１３などに入力するための構成である。第２のコネクタ１２は、Ｓ−Ｉ／Ｆ６と制御対象Ｓとの接続の他、制御基板３０とバッテリー系統ＢＡＴＴ及びイグニッション系統ＩＧＳＷとの接続などを行う接続部としての構成である。また、ＥＣＵ１００は、パワー基板２０側で一端が接地され、コンパクトＰＣＩコネクタ４を介して制御基板３０側で他端が否定論理積回路ＮＡＮＤ１３に接続される伝達経路Ｄを有している。
【００２１】
次に、上述したＨｉホールド回路９の詳細な回路構成について図２を用いて詳述する。図２に示すように、Ｈｉホールド回路９は、遅延時間Ｔ設定回路９１と、ローパスフィルタ９２と、ラッチ回路９３と、タイム比較回路９４と、ＲＥＳＥＴ用論理積回路ＡＮＤ９５と、Ｔ秒遅延回路９６と、制御信号Ａ１出力用論理積回路ＡＮＤ９７とで構成されている。遅延時間Ｔ設定回路９１は、外部ツールやＣＰＵ１０からの信号で送られてきた情報を遅延時間Ｔに変換し、タイム比較回路９４と、Ｔ秒遅延回路９６とに出力するための構成である。本実施例では、遅延時間Ｔ設定回路９１が、所定時間を設定する所定時間設定手段である。ラッチ回路９３はＨｉホールド回路９に入力される後述する入力信号が、Ｈｉ信号からＬｏｗ信号になった場合にＨｉ信号の立下りをラッチし、その時刻Ｔlatchをタイム比較回路９４に出力し、また入力信号をＴ秒遅延回路９６に出力するための構成である。
【００２２】
タイム比較回路９４は、図２に示すように時刻ＴlatchからＴ秒経過するまでの時刻を計算し、現時刻ＴimeになるまでＨｉ信号を出力するための構成である。なお、上述の計算においては応答時間を考慮して０．０１秒を加算している。ＲＥＳＥＴ用論理積回路ＡＮＤ９５は、ラッチしてから遅延時間Ｔ秒が経過しないうちに入力信号が再びＨｉ信号になった場合に、ラッチ回路９３と、Ｔ秒遅延回路９６とをリセットするための構成である。Ｔ秒遅延回路９６は、立ち上がりから立ち下がりにかけて、入力信号をＴ秒間遅延して出力するための構成である。入力信号がＨｉ信号からＬｏｗ信号になった場合には、制御信号Ａ１出力用論理積回路ＡＮＤ９７には、Ｔ秒間の間、Ｈｉ信号がＴ秒遅延回路９６から入力されるとともに、Ｌｏｗ信号がローパスフィルタ９２から入力される。これによって、制御信号Ａ１出力用論理積回路ＡＮＤ９７は、Ｔ秒間の間、Ｈｉ信号を制御信号Ａ１として出力する。
【００２３】
上述の構成で、次にＥＣＵ１００の回路動作について詳述する。伝達経路Ｄは、パワー基板２０が接続されている状態では全体が０Ｖになり、この状態で伝達経路Ｄから否定論理積回路ＮＡＮＤ１３にＬｏｗ信号が入力される。また、否定論理積回路ＮＡＮＤ１３には、抵抗Ｒ１を介して５Ｖ電源回路１１からＨｉ信号が入力されており、その結果、パワー基板２０が接続状態である場合には、否定論理積回路ＮＡＮＤ１３からＨｉ信号が出力される。一方、パワー基板２０が未接続状態になった場合には、伝達経路ＤはコンパクトＰＣＩコネクタ４で分断され、その結果、抵抗Ｒ２を介して５Ｖ電源回路１１からＨｉ信号が、伝達経路Ｄから否定論理積回路ＮＡＮＤ１３に入力される。なお、抵抗Ｒ１と抵抗Ｒ２との抵抗値は同一である。これにより、パワー基板２０が未接続状態である場合には、否定論理積回路ＮＡＮＤ１３からＬｏｗ信号が出力される。なお、図１では、５Ｖ電源回路１１と抵抗Ｒ１、Ｒ２とを接続するパターン配線の図示は省略している。本実施例では、否定論理積回路ＮＡＮＤ１３と、伝達経路Ｄと、伝達経路Ｄに対する５Ｖ電源１１からの２つの入力経路とで、パワー基板２０の接続状態を検出する接続状態検出手段を実現している。
【００２４】
Ｈｉホールド回路９は、Ｈｉ信号が入力されると、Ｈｉ信号を制御信号Ａ１として出力する。Ｈｉ信号が入力された場合、Ｈｉホールド回路９は制御信号Ａ１の出力を保持する。また、制御信号Ａ１の出力を保持している間にＬｏｗ信号が入力されたときには、Ｈｉホールド回路９は、このＬｏｗ信号の入力時間が１秒未満の場合には制御信号Ａ１の出力を保持し、入力時間が１秒以上の場合には制御信号Ａ１の出力を中止する。これは、Ｌｏｗ信号の入力時間が１秒未満の場合にはパワー基板２０の接続が瞬断したとみなし、入力時間が１秒以上の場合には、パワー基板２０が外れたとみなす趣旨である。ここで１秒とは前述のＴ秒に対して具体的に設定した値であり、１秒に限られず適宜可能である。
【００２５】
Ｈｉホールド回路９から出力された制御信号Ａ１は、ポート後ＳＷ７に入力され、これによりポート後ＳＷ７が切り替わってＣＰＵ１０のポートがＰ−Ｉ／Ｆ１側に接続される。ＣＰＵ１０のポートがＰ−Ｉ／Ｆ１側に接続された場合には、ＣＰＵ１０は絶縁アンプ回路ＩＳＯ１６、１７を介してＰ−Ｉ／Ｆ１に接続される。なお、制御信号Ａ１の入力がない場合には、ＣＰＵ１０のポートはポート後ＳＷ７によってＳ−Ｉ／Ｆ６側に接続される。本実施例では、上述の如く制御信号Ａ１に基づき切り替わるポート後ＳＷ７が、パワー素子の駆動を中止する駆動中止手段である。また、図１では、Ｈｉホールド回路９とポート後ＳＷ７とを接続するパターン配線の図示は省略している。
【００２６】
一方、制御信号Ａ１は論理積回路ＡＮＤ１４にも入力される。また、論理積回路ＡＮＤ１４には、イグニッションＳＷがＯＮになっている場合に出力されるＩＧ信号がイグニッション系統ＩＧＳＷから第２のコネクタ１２を介して入力される。制御信号Ａ１とＩＧ信号とが入力されると、論理積回路ＡＮＤ１４は制御信号Ａ２を出力する。制御信号Ａ２は絶縁アンプ回路ＩＳＯ１５を介してトランジスタ２に入力され、これによりＯＮになったトランジスタ２がさらにリレー３をＯＮすることで、バッテリー系統ＢＡＴＴから第１のコネクタ５を介して１２Ｖの電流ＩがＰ−Ｉ／Ｆ１に供給される。一方、制御信号Ａ１はＣＰＵ１０にも入力されており、これによりＣＰＵ１０はパワー素子の駆動回路を制御する。駆動回路が制御されるとパワー素子が駆動し、電流Ｉがパワー素子を経由して制御対象Ｐに供給される。同時に、ＣＰＵ１０は制御対象Ｐを制御する。
【００２７】
上述のようにして制御対象Ｐを制御している状態で、次に、コンパクトＰＣＩコネクタ４で接触不良による瞬断が発生した場合のＥＣＵ１００の回路動作について詳述する。瞬断が発生すると、伝達経路ＤがコンパクトＰＣＩコネクタ４で分断されるので、否定論理積回路ＮＡＮＤ１３はＬｏｗ信号を出力する。本実施例では１秒未満の切断を瞬断としているので、入力されるＬｏｗ信号の入力時間は１秒未満となり、Ｈｉホールド回路９は制御信号Ａ１の出力を保持する。また、瞬断が繰り返し発生した場合でも、Ｈｉホールド回路９は同様に制御信号Ａ１を保持する。これによって瞬断が発生した場合でも、ポート後ＳＷ７が切り替わることはなく、制御基板３０は、制御対象Ｐを制御している状態のまま保持されることになる。すなわち、本実施例では、Ｈｉホールド回路９が、所定時間の間、駆動中止手段がパワー素子の駆動を中止することを禁止する禁止手段である。また、この状態でＣＰＵ１０も制御信号Ａ１に基づきパワー素子の駆動回路を継続して制御しようとする。
【００２８】
図３は、パワー基板２０が外れていない場合の、否定論理積回路ＮＡＮＤ１３からの出力信号と、制御信号Ａ１と、ポート後ＳＷ７の状態と、ＩＧ信号と、異常ＬＥＤ８の状態の変化をタイムチャートで示す図である。図３に示すように、まずアクセサリＳＷがＯＮになるとＢＡＴＴ系統からＥＣＵ１００に電流が供給され、否定論理積回路ＮＡＮＤ１３からＨｉ信号が出力される（ＯＮ状態）。これに伴い、Ｈｉホールド回路９から制御信号Ａ１が出力され（ＯＮ状態）、さらに、ポート後ＳＷ７がＰ−Ｉ／Ｆ１側に切り替わる（ＯＮ状態）。
【００２９】
次にイグニッションＳＷがＯＮになるとＩＧ信号がＥＣＵ１００に印加される（ＯＮ状態）。この状態で図３に示すように瞬断が発生した場合でも、上述した通りＨｉホールド回路９は制御信号Ａ１の出力を保持するので、制御信号Ａ１はＯＮのままである。次に、イグニッションＳＷがＯＦＦになると、論理積回路ＡＮＤ１４から制御信号Ａ２が出力されなくなることに起因して、Ｐ−Ｉ／Ｆ１への電流Ｉの供給が停止する。Ｐ−Ｉ／Ｆ１は、伝送経路Ｄに図示しないＳＷを有しており、このＳＷは電流Ｉの供給が停止すると伝送経路Ｄを切断する。その結果、Ｈｉ信号がＯＦＦになり、Ｈｉホールド回路９は１秒経過した後に制御信号Ａ１の出力を中止するので、制御信号Ａ１がＯＦＦになる。また、これに伴い、ポート後ＳＷ７の状態もＯＦＦになる。なお、この場合には、異常ＬＥＤ８の状態は消灯したままである（消灯状態）。異常ＬＥＤ８が点灯する場合については後述する。
【００３０】
以上により、瞬断が発生した場合でも、瞬断に併せてポート後ＳＷ７が切り替わらないので、制御の実行、停止が繰り返されることを防止でき、その結果、予期せぬ電流がパワー素子を経由して制御対象Ｐに供給されることや駆動モータを逆転させてしまうような意に反する制御信号がＰ−Ｉ／Ｆ１に入力されることを防止可能である。
【００３１】
次に、瞬断が発生した際にＣＰＵ１０が実行可能なフェールセーフに基づく制御（以下、単にフェールセーフ制御と称す）について詳述する。瞬断の発生はパワー基板２０が外れる予兆と捉えることができる。そのため、瞬断が発生した場合にパワー基板２０が完全に外れてしまうことを想定して、瞬断発生時に制御対象Ｐをフェールセーフ制御するためのプログラムをＥＣＵ１００に適用して、ＣＰＵ１０に実行させることも可能である。すなわち、パワー素子に対応する制御対象Ｐをフェールセーフ制御するための処理を実行するフェールセーフ制御手段として、ＣＰＵ１０を機能させることが可能である。なお、後述するようにＣＰＵ１０によって制御対象Ｓをフェールセーフ制御することも可能である。また、瞬断の発生をＣＰＵ１０で検出するためには、例えばＨｉホールド回路９において遅延時間Ｔ秒をより短く設定し、ＣＰＵ１０が瞬断時に制御信号Ａ１を取得できないようにすれば、制御信号Ａ１に基づいて瞬断の発生を検出することが可能である。
【００３２】
ここで、フェールセーフ制御は制御対象Ｐやフェールセーフ制御実行時の車両の走行状態などによって異なってくる。図４は、制御対象Ｐと、制御対象Ｐに対応するフェールセーフ制御との一例を示す図である。図４では、例えば制御対象Ｐがハイブリッド車両や電気自動車の駆動用モータで、かつ車両がクリンピングモードで走行している場合を示している。この場合、運転者が車両を路肩に寄せるまでの間、同方向に継続的に電流を流すようにして駆動用モータを制御することがフェールセーフ制御となる。他の例については、図３に示す通りであり重複を避けるためここでは説明を省略する。
【００３３】
また、フェールセーフ制御を例えばＩＧ信号の入力がある間継続し、入力がなくなった場合に中止することが可能である。ここで、ＩＧ信号は運転者の車両運転意思を示す信号と捉えることもできる。そのため、少なくとも運転者がイグニッションＳＷをＯＦＦにしない間はフェールセーフ制御を維持すれば、例えば上述のように運転者が車両を路肩に寄せることが可能である。以上により、瞬断の発生に基づき予め制御対象Ｐをフェールセーフ制御することで、パワー基板２０が完全に外れて制御対象Ｐが制御不能な状態に陥った場合でも、より走行中の車両の安全性を確保することが可能である。
【００３４】
次に、制御対象Ｐを制御している状態で、パワー基板２０が完全に外れた場合の、ＥＣＵ１００の回路動作について詳述する。図５は、パワー基板２０が外れた場合の、否定論理積回路ＮＡＮＤ１３からの出力信号と、制御信号Ａ１と、ポート後ＳＷ７の状態と、ＩＧ信号と、異常ＬＥＤ８の状態の変化をタイムチャートで示す図である。図５において、ＩＧ信号がＯＮになるまでは図３に示すタイムチャートと同様であるため、ここでは説明を省略する。
【００３５】
図５に示すように、パワー基板２０が完全に外れた場合には、否定論理積回路ＮＡＮＤ１３はＬｏｗ信号を出力する（ＯＦＦ状態）。これに伴い、１秒以上Ｌｏｗ信号が入力されたＨｉホールド回路９は制御信号Ａ１の出力を中止し（ＯＦＦ状態）、その結果、ポート後ＳＷ７がＳ−Ｉ／Ｆ６側に切り替わる（ＯＦＦ状態）。このように、パワー基板２０が完全に外れた場合には、制御対象Ｓのみを制御するように切り替えることで重大事故の発生を抑制することが可能である。また、パワー基板２０が完全に外れてしまった場合でもＩＧ信号はＯＮのままである。この場合、ＣＰＵ１０はＩＧ信号が入力されているにも関わらず制御信号Ａ１が入力されていないことで、パワー基板２０が外れたことを判定可能である。この判定に基づきＣＰＵ１０は異常ＬＥＤ８を点灯させる（点灯状態）。これによって、異常発生の原因が、パワー基板２０が外れたことであると容易に特定可能である。
【００３６】
なお、瞬断であるかどうか（外れたかどうか）の判定は人為的に設定した時間（ここでは１秒）に基づいているため、異常ＬＥＤ８が点灯した後に図４に破線で示すようにパワー基板２０の接続状態が復帰する場合もある。しかしながら、本実施例では、一度パワー基板２０が外れたと判定した場合には、接続状態が復帰したとしても異常ＬＥＤ８は点灯したままにすることで、異常の早期発見を可能にしている。
【００３７】
次に、フェールセーフ制御を実行するまでにＣＰＵ１０が実行する処理を図６に示すフローチャートを用いて詳述する。まず、アクセサリＳＷがＯＮになるとＣＰＵ１０に電流が供給され、この状態でＣＰＵ１０はイニシャル処理を実行する（ステップ１１）。続いてＣＰＵ１０は、制御信号Ａ１が入力されているかどうかを判定する処理を実行する（ステップ１２）。ステップ１２において制御信号Ａ１が入力されていれば、ＣＰＵ１０はフラッグ「Ｆ Ｐ ＳＴＡＲＴ＝ＯＮ」を立てる（ステップ１３）。このフラッグは、アクセサリＳＷがＯＦＦになるか、例えば強制リセット信号がＥＣＵ１００に入力されるまで継続する。
【００３８】
次に、ＣＰＵ１０はＩＧ信号が入力されているかどうかを判定する処理を実行する（ステップ１４）。ＩＧ信号が入力されていない場合には、ＣＰＵ１０は引き続きステップ１４を実行する。この状態は、イグニッションＳＷがＯＮになるのを待つアイドル状態である。ステップ１４において、ＩＧ信号が入力されていると判定した場合には、ＣＰＵ１０は制御信号Ａ１が入力されているかどうかを判定する処理を実行する（ステップ１５）。制御信号Ａ１が入力されていると判定した場合には、異常が発生していないことになりステップ１４に戻る。このステップ１４及び１５を繰り返し実行する状態は正常アイドル状態であり、この状態ではＣＰＵ１０はフェールセーフ制御を実行しない。
【００３９】
ステップ１５において、制御信号Ａ１が入力されていないと判定した場合には、ＣＰＵ１０はフラッグ「Ｆ Ｐ ＥＲＲ＝ＯＮ」を立てる（ステップ１６）。このフラッグは、運転中にパワー基板２０が外れたことを示す状態フラッグである。続いてＣＰＵ１０は、異常ＬＥＤ８を点灯する処理を実行し、異常が発生したことを運転者に知らせる（ステップ１７）。さらに、ＣＰＵ１０は制御対象Ｐをフェールセーフ制御するための処理を実行し、処理に基づく制御信号をＰ−Ｉ／Ｆ１に出力する（ステップ１８）。なお、ステップ１８に示すフェールセーフ制御は図４で前述したように、パワー基板２０の接続状態が復帰することを想定して実行するフェールセーフ制御である。
【００４０】
一方、ステップ１２において、制御信号Ａ１が入力されていないと判定した場合には、ＣＰＵ１０はフラッグ「Ｆ Ｓ ＳＴＡＲＴ＝ＯＮ」を立てる（ステップ２１）。このフラッグは、アクセサリＳＷがＯＦＦになるか、例えば強制リセット信号がＥＣＵ１００に入力されるまで継続する。また、ステップ１２において制御信号Ａ１が入力されていないと判定する状況は、始動時に既にパワー基板２０が外れかかっている場合やパワー基板２０を差し忘れた場合である。
【００４１】
次に、ＣＰＵ１０はＩＧ信号が入力されているかどうかを判定する処理を実行する（ステップ２２）。ＩＧ信号が入力されていない場合には、ＣＰＵ１０は引き続きステップ２２を実行する。この状態は、イグニッションＳＷがＯＮになるのを待つアイドル状態である。ステップ２２において、ＩＧ信号が入力されていると判定した場合には、ＣＰＵ１０は制御信号Ａ１が入力されているかどうかを判定する処理を実行する（ステップ２３）。制御信号Ａ１が入力されていないと判定した場合にはステップ２２に戻る。このステップ２２及び２３を繰り返し実行する状態は制御対象Ｐを制御できない状態で制御対象Ｓを制御する場合における正常アイドル状態である。
【００４２】
ステップ２３において、制御信号Ａ１が入力されていると判定した場合には、ＣＰＵ１０はフラッグ「Ｆ Ｓ ＥＲＲ＝ＯＮ」を立てる（ステップ２４）。このフラッグは、運転中にパワー基板２０の接続状態が復帰したことを示す状態フラッグである。続いてＣＰＵ１０は、異常ＬＥＤ８を点灯する処理を実行し、異常が発生していることを運転者に知らせる（ステップ２５）。さらに、ＣＰＵ１０は制御対象Ｓをフェールセーフ制御するための処理を実行し、処理に基づく制御信号をＳ−Ｉ／Ｆ６に出力する（ステップ２６）。なお、ステップ２６に示すフェールセーフ制御は、パワー基板２０の接続状態が突然復帰した場合でも、外れかかっているパワー基板２０を介して制御対象Ｐを制御することなく引き続き制御対象Ｓを制御するために実行するフェールセーフ制御である。
【００４３】
以上により、パワー素子を実装した着脱自在なパワー基板２０の接続部であるコンパクトＰＣＩコネクタ４の接続状態を検出するとともに、接続部に不具合が発生した場合でも、パワー素子に対応する制御対象Ｐを好適に制御可能なＥＣＵ１００を実現可能である。
【００４４】
上述した実施例は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【図面の簡単な説明】
【００４５】
【図１】本実施例に係るＥＣＵ１００の要部を示す図である。
【図２】Ｈｉホールド回路９の詳細な回路構成を示す図である。
【図３】パワー基板２０が外れていない場合の、否定論理積回路ＮＡＮＤ１３からの出力信号と、制御信号Ａ１と、ポート後ＳＷ７の状態と、ＩＧ信号と、異常ＬＥＤ８の状態の変化をタイムチャートで示す図である。
【図４】制御対象Ｐと、制御対象Ｐに対応するフェールセーフ制御との一例を示す図である。
【図５】パワー基板２０が外れた場合の、否定論理積回路ＮＡＮＤ１３からの出力信号と、制御信号Ａ１と、ポート後ＳＷ７の状態と、ＩＧ信号と、異常ＬＥＤ８の状態の変化をタイムチャートで示す図である。
【図６】フェールセーフ制御を実行するまでにＣＰＵ１０が実行する処理をフローチャートで示す図である。
【符号の説明】
【００４６】
１  大電力モジュール
２  トランジスタ
３  リレー
４  コンパクトＰＣＩコネクタ
５  第１のコネクタ
６  小電力モジュール
７  ポート後ＳＷ
８  異常ＬＥＤ
９  Ｈｉホールド回路
１０  ＣＰＵ
１１  ５Ｖ電源回路
１２  第２のコネクタ
１３  否定論理積回路ＮＡＮＤ
１４  論理積回路ＡＮＤ
１５、１６、１７  絶縁アンプ回路ＩＳＯ
１００  ＥＣＵ
【図１】
0004626492.tif 000002
【図２】
0004626492.tif 000003
【図３】
0004626492.tif 000004
【図４】
0004626492.tif 000005
【図５】
0004626492.tif 000006
【図６】
0004626492.tif 000007