(57)【特許請求の範囲】
【請求項１】
送信器と受信器との間でシリアルデータストリームをやり取りするための方法であって、前記送信器は第１のクロックレートを有する少なくとも第１のクロックに従って動作し、前記受信器は第２のクロックレートを有する少なくとも第２のクロックに従って動作し、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この方法は前記受信器において、
第１のクロックに応答して第１の記憶素子にスタートビットを記憶するステップと、
第１の記憶素子にスタートビットを記憶する前記ステップの後の第１のクロックに応答して、第１の記憶素子に記憶したスタートビットを第２の記憶素子に記憶するとともに、第１の記憶素子に比率ビットを同時に記憶するステップと、
第２のクロックに応答して記憶されたスタートビットをサンプリングするステップと、
第２のクロックに応答して記憶された比率ビットをサンプリングするステップと、
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて、サンプリングした前記スタートビットを前記受信器の制御論理によって受信するステップと、
サンプリングした前記スタートビットの前記制御論理による受信と同時に、サンプリングされた前記比率ビットをデコードするステップと、
前記デコードした比率ビットに依存したレートで比率ビットに続くその後のビットをサンプリングするステップとを含む、方法。
【請求項２】
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第３の記憶素子にスタートビットを記憶するステップと、
第２のクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第４の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項１に記載の方法。
【請求項３】
前記受信器は速いクロックレートを有する速いクロックに従って動作するようにさらに構成され、第２のクロックに対する速いクロックレートの比率は１よりも大きな第２の整数であり、この方法は、
速いクロックに応答してスタートビットをサンプリングするステップと、
速いクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第５の記憶素子にスタートビットを記憶するステップと、
速いクロックに応答して比率ビットをサンプリングするステップと、
速いクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第６の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項２に記載の方法。
【請求項４】
速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、速いクロックのエッジで同時に起こる、請求項３に記載の方法。
【請求項５】
速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、第３の記憶素子にスタートビットを記憶する前記ステップから予め定められた時間の後に、および第４の記憶素子に比率ビットを記憶する前記ステップから予め定められた時間の後に起こる、請求項４に記載の方法。
【請求項６】
送信器と受信器との間でシリアルデータストリームを初期化するための方法であって、前記送信器は第１のクロックレートを有する少なくとも第１のクロックに従って動作し、前記受信器は第２のクロックレートを有する少なくとも第２のクロックに従って動作し、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この方法は前記受信器において、
第１のクロックに応答して第１の記憶素子にスタートビットを記憶するステップと、
第１の記憶素子にスタートビットを記憶する前記ステップの後の第１のクロックに応答して、第１の記憶素子に記憶したスタートビットを第２の記憶素子に記憶するとともに、第１の記憶素子に比率ビットを同時に記憶するステップと、
第２のクロックに応答して記憶されたスタートビットをサンプリングするステップと、
第２のクロックに応答して記憶された比率ビットをサンプリングするステップと、
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて、サンプリングした前記スタートビットを前記受信器の制御論理によって受信するステップと、
サンプリングした前記スタートビットの前記制御論理による受信と同時に、サンプリングされた前記比率ビットをデコードするステップと、
前記デコードした比率ビットに依存して前記シリアルデータストリームの残余をサンプリングするためのレートを定めるステップとを含む、方法。
【請求項７】
第２のクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第３の記憶素子にスタートビットを記憶するステップと、
第２のクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第４の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項６に記載の方法。
【請求項８】
前記受信器は速いクロックレートを有する速いクロックに従って動作するようにさらに構成され、第２のクロックに対する速いクロックレートの比率は１よりも大きな第２の整数であり、この方法は、
速いクロックに応答してスタートビットをサンプリングするステップと、
速いクロックに応答してスタートビットをサンプリングする前記ステップに引き続いて第５の記憶素子にスタートビットを記憶するステップと、
速いクロックに応答して比率ビットをサンプリングするステップと、
速いクロックに応答して比率ビットをサンプリングする前記ステップに引き続いて第６の記憶素子に比率ビットを記憶するステップとをさらに含む、請求項７に記載の方法。
【請求項９】
速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、速いクロックのエッジで同時に起こる、請求項８に記載の方法。
【請求項１０】
速いクロックに応答してスタートビットをサンプリングする前記ステップと、速いクロックに応答して比率ビットをサンプリングする前記ステップとは、第３の記憶素子にスタートビットを記憶する前記ステップから予め定められた時間の後に、および第４の記憶素子に比率ビットを記憶する前記ステップから予め定められた時間の後に起こる、請求項９に記載の方法。
【請求項１１】
第１のクロックレートでクロック動作されるシリアルデータストリームを受けるための装置であって、前記装置は第２のクロックレートの倍数である速いクロックレートに従って動作するように構成され、第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数であり、この装置は、
シリアルデータストリームを受けるように結合される第１のレジスタを備え、前記第１のレジスタは、前記第１のクロックレートで動作するクロックのエッジでビットをラッチするように構成され、さらに
前記第１のレジスタの出力を受けるように結合される第２のレジスタを備え、前記第２のレジスタは、前記第１のクロックレートで動作する前記クロックのエッジでビットをラッチするように構成され、さらに
前記第１のレジスタの出力を受けるように結合される第３のレジスタを備え、前記第３のレジスタは、前記第２のクロックレートで動作するクロックのエッジでビットをラッチするように構成され、さらに
前記第２のレジスタの出力を受けるように結合される第４のレジスタを備え、前記第４のレジスタは、前記第２のクロックレートで動作する前記クロックのエッジでビットをラッチするように構成され、さらに
前記第３のレジスタの出力を受けるように結合される第５のレジスタを備え、前記第５のレジスタは、前記第３のレジスタをラッチする前記クロックの前記エッジの後の予め定められた期間だけイネーブルされ、前記第５のレジスタは、前記速いクロックのエッジでビットをラッチするように構成され、さらに
前記第４のレジスタの出力を受けるように結合される第６のレジスタを備え、前記第６のレジスタは、前記第４のレジスタをラッチする前記クロックの前記エッジの後の予め定められた期間だけイネーブルされ、前記第６のレジスタは、前記速いクロックのエッジでビットをラッチするように構成され、さらに
前記第５のレジスタと前記第６のレジスタの出力を受けるように結合される論理を備え、前記シリアルデータストリームは、シリアルライン上の初期状態とは異なる前記シリアルライン上の状態を示すスタートビットで始まり、前記第２のクロックレートと前記第１のクロックレートとの間の比率を示す比率ビットが前記スタートビットの後に続き、前記論理は、前記第６のレジスタから前記スタートビットを受けるのと同時に前記第５のレジスタから前記比率ビットを受け、前記論理は、前記比率ビットのデコードに基づいて前記予め定められた期間を調整する、装置。
【請求項１２】
前記第１のレジスタおよび前記第２のレジスタは、前記第１のクロックレートで動作する前記クロックの立上がりエッジでラッチする、請求項１１に記載の装置。
【請求項１３】
前記第３のレジスタおよび前記第４のレジスタは、前記第２のクロックレートで動作する前記クロックの立下がりエッジでラッチする、請求項１１に記載の装置。
【請求項１４】
前記第５のレジスタおよび前記第６のレジスタは、前記速いクロックのいずれかのエッジでラッチする、請求項１１に記載の装置。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明はデータ通信に関し、より特定的には、第１のクロックに従ってクロック動作される第１の装置と第２のクロックに従ってクロック動作される第２の装置との間でシリアルデータ転送を開始するためのシステムおよび方法に関する。
【０００２】
【背景技術】
ＵＳ−Ａ−５  ９０９  ５６３は、付随の請求項４のプリアンブルの特徴を有するシリアルデータストリームを通信するためのコンピュータシステムと、付随の請求項１のプリアンブルの特徴を有するシリアルデータストリームを通信するための方法とを開示する。
コンピュータシステム、特に異なるクロックレートを有する異なる内部クロックに従って動作し得る装置を含むコンピュータシステムでは、装置間でデータ転送が確実に起こり得るようにするには何らかのメカニズムが必要である。典型的には、一方の装置から別の装置に転送されるデータを適切に受けるのを保証するには同期転送を用いる。同期転送では、送信装置によってクロック動作信号が生成され、データとともに伝送されることにより、送信されるときにデータを適切にクロック動作することができる。送信および受信装置が異なるクロックレートに従って動作するとき、データ転送は通常は、遅い方の装置のクロックレートに限られる。
【０００３】
転送速度を高速化する１つの解決策は非同期転送法を用いることであり、これにより、異なるクロックレートで動作する装置間で高い転送速度を達成し得る。非同期転送では、クロックはデータとともに伝送されない。生じる１つの問題は、装置間で非同期転送を開始しなければならないことである。異なるクロックレートを有し得る、異なるクロックドメインで動作する装置間でデータストリームを伝送するためのシステムおよび方法が必要である。
【０００４】
【発明の開示】
上記に概略が述べられた問題は、異なるクロックドメインを有する装置間でデータストリームを転送するためのシステムおよび方法によって大部分が解決される。例示的なコンピュータシステムでは、１つまたはそれ以上のプロセッサは各々、別個の高速接続を介してブリッジに結合される。１つの実施例では、これらは各々がそれぞれのソース同期クロックラインを有する１対の１方向アドレスバスと、付帯のソース同期クロックラインを有する２方向データバスとを含む。システムメモリおよびグラフィックスもブリッジおよび入力／出力バスに結合されてもよい。
【０００５】
大まかに述べると、方法は、送信器と受信器との間でシリアルデータストリームを開始することを企図される。送信器は、第１のクロックレートを有する少なくとも第１のクロックに従って動作し、受信器は、第２のクロックレートを有する少なくとも第２のクロックに従って動作する。第２のクロックレートと第１のクロックレートとの間の比率は１以上の整数である。この方法は、送信器と受信器との間のシリアルラインの上に第１の状態を与えるステップを含む。この方法はまた、シリアルラインの上に１つまたはそれ以上のスタートビットを与えるステップも含む。スタートビットは第１の状態とは異なる第２の状態を示す。この方法は、スタートビットの後に、シリアルライン上に１つまたはそれ以上の比率ビットも与える。比率ビットは、第２のクロックレートと第１のクロックレートとの間の比率を示す。この方法は１つまたはそれ以上のスタートビットを受ける。スタートビットの各々を受けるステップに表われる第１の状態と第２の状態との間の遷移を用いて、この方法は１つまたはそれ以上の比率ビットを受ける。この方法は、第２のクロックレートの適切な間隔でシリアルデータストリームの残余を受けるステップも含む。
【０００６】
コンピュータシステムも企図される。大まかに述べると、コンピュータシステムは、メモリ、論理および少なくとも１つのプロセッサを含む。メモリは、コンピュータシステムのための初期化情報を記憶するように構成される。初期化情報はスタートビットおよび比率ビットで始まる。比率ビットは、第２のクロックレートと第１のクロックレートとの間の比率でエンコードされる。論理は、初期化情報を伝送するためにメモリに結合される。論理は、第１のクロックレートに従って動作しかつ第１のクロックレートで初期化情報を伝送するように構成される。プロセッサは、第１のクロックレートで動作する第１のシステムクロックおよび第２のクロックレートで動作する第２のシステムクロックを受けるように結合される。プロセッサは第２のシステムクロックに従って動作するように構成される。プロセッサは、その上に初期化情報を受けるシリアルラインを有する論理にさらに結合される。論理は、シリアルライン上の初期化情報をプロセッサに伝送するように構成される。論理は、スタートビットに先だって、シリアルライン上の第１の状態を伝送するようにさらに構成される。スタートビットは第１の状態とは異なる第２の状態を含む。プロセッサは、スタートビットを受けかつ、スタートビットを受けるステップに表われる第１の状態と第２の状態との間の遷移を用いて比率ビットを受けるようにさらに構成される。プロセッサは、比率ビットをデコードして第１のクロックレートを決定し、初期化情報の残余を論理から受けるようにさらに構成される。
【０００７】
この発明の他の目的および利点は以下の詳細な説明を読み、添付の図面を参照して明らかになるであろう。
【０００８】
この発明はさまざまな変更および代替的な形態が可能であるが、その具体的な実施例が図面の中に例示の目的のために示され、本明細書中に詳細に説明される。しかしながら、図面およびそれに対する詳細な説明が、開示される特定の形態にこの発明を限定することを意図するものではなく、これに対し、添付の請求項に規定されるように、この発明の範囲内に入るすべての変更、均等物および代替物のすべてを含むことを意図することを理解されたい。
【０００９】
【発明を実行するためのモード】
図１を参照して、一般化されたコンピュータシステム１００の実施例のブロック図が図示される。第１のプロセッサ１１０Ａおよび第２のプロセッサ１１０Ｂは各々が別個のプロセッサバスを介してブリッジ１３０に結合する。第１のプロセッサ１１０Ａと第２のプロセッサ１１０Ｂとの両者は好ましくは、それらのそれぞれのプロセッサバスを用いてメモリおよびＩ／Ｏ動作を行なうように構成される。１つの実施例では、プロセッサ１１０Ａおよび１１０Ｂはｘ８６命令セットアーキテクチャを実現する。他の実施例は、いずれの好適な命令セットアーキテクチャも実現し得る。ブリッジ１３０はメモリ１４０にさらに結合される。メモリ１４０は好ましくは、他のシステム装置と同様に、第１のプロセッサ１１０Ａおよび第２のプロセッサ１１０Ｂの両者にアクセス可能なデータおよび命令を記憶するように構成される。メモリ１４０は、ＳＤＲＡＭ（同期型ダイナミックランダムアクセスメモリ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ  ＤＲＡＭ）［ＲＤＲＡＭおよびＲＡＭＢＵＳはラムバス社（Rambus Inc.）の登録商標である］またはいずれの他の好適なメモリタイプを含んでもよい。アドバンストグラフィックスポート（ＡＧＰ）装置１５０も必要に応じてブリッジ１３０に結合される。示されたように、周辺機器相互接続（ＰＣＩ）バス１６０もブリッジ１３０に結合される。さまざまなＩ／ＯコンポーネントをＰＣＩバス１６０に結合し得る。
【００１０】
業界標準アーキテクチャ（ＩＳＡ）バスなどのレガシーバスを含むコンピュータシステム１００の実施例では、ブリッジ１３０がしばしばノースブリッジ１３０と称され、ＰＣＩバス１６０とレガシーバスとの間のブリッジ（図示せず）がサウスブリッジと称されることが留意される。図示された実施例では、ブリッジ１３０はコンピュータシステム１００のためのシステムマスタであることも留意される。図示された実施例は２つのプロセッサ１１０Ａおよび１１０Ｂを含むが、所望により、任意の数のプロセッサ１１０をコンピュータシステム１００に含んでもよいことが留意される。
【００１１】
図示された実施例では、ブリッジ１３０は、システムマスタとして、プロセッサ１１０Ａおよび１１０Ｂ、メモリ１４０ならびにＡＧＰ装置１５０ならびに、ＰＣＩバスなどに結合された装置の間の通信を調整するように動作する。ブリッジ１３０は、他のプロセッサ１１０Ａもしくは１１０Ｂ、ＡＧＰ装置１５０またはＰＣＩバス１６０上のＰＣＩ装置などがアクセスするメモリ場所を求めてプロセッサ１１０Ａおよび／またはプロセッサ１１０Ｂをプローブすることにより、コンピュータシステム１００の装置間のデータ転送のためのコヒーレンシを維持する。
【００１２】
ここで図２Ａを参照して、図１のブリッジ１３０およびプロセッサ１１０Ａのうち１つの実施例のブロック図が図示される。示されたように、システムクロック２１０は、プロセッサ１１０Ａおよびブリッジ１３０の各々に第１のシステムクロックＣＬＫＩＮ２１５および第２のシステムクロックＲＳＴＣＬＫ２２０を与えるように結合される。ブリッジ１３０は、２つのシステムクロックＣＬＫＩＮ２１５および／またはＲＳＴＣＬＫ２２０のうち少なくとも１つに従って動作して示される。プロセッサ１１０ＡはＲＳＴＣＬＫ２２０およびＣＬＫＩＮ２１５を受ける。プロセッサ１１０Ａは、第１のシステムクロックＣＬＫＩＮ２１５をＰＬＬ２２５に入力し、プロセッサクロックＰＣＬＫ２３０を生成する。プロセッサクロックＰＣＬＫ２３０は好ましくは、第１のシステムクロックＣＬＫＩＮ２１５の倍数である周波数で動作する。プロセッサクロック信号ＰＣＬＫ２３０は、一定値で除されてＰＣＬＫＯＵＴ２３５を生じ、これがプロセッサ１１０Ａからルーティングされて、ＰＣＬＫＩＮ２４０としてプロセッサ１１０Ａに戻される。プロセッサクロック信号ＰＣＬＫ２３０を除してＰＣＬＫＯＵＴ２３５を生じるのに用いられる一定値は好ましくは、第１のシステムクロックＣＬＫＩＮ２１５からプロセッサクロック信号ＰＣＬＫ２３０を生じるのに用いられる倍数と同じである。ＰＣＬＫＩＮ２４０はＰＬＬ２２５のフィードバッククロック信号として用いられる。
【００１３】
このように、システムクロック２１０は、プロセッサ１１０Ａおよびブリッジ１３０の各々に２つのクロック信号を与え得る。１つの実施例では、ＲＳＴＣＬＫ２２０は５０ＭＨｚのクロックレートを有する。この実施例では、ＣＬＫＩＮ２１５は１００ＭＨｚのクロックレートを有する。プロセッサ１１０ＡのＰＬＬ２２５は、５００ＭＨｚのクロックレートを有するプロセッサクロック２３０を生成するように動作する。除算素子がプロセッサクロック２３０を５で除して、ＰＣＬＫＯＵＴ２３５を１００ＭＨｚで生成する。ＰＣＬＫＩＮ２４０も１００ＭＨｚのクロックレートを有する。留意されるのは、ブリッジ１３０が、５０ＭＨｚのＲＳＴＣＬＫ２２０、１００ＭＨｚのクロックＣＬＫＩＮ２１５に従って動作してもまたは、プロセッサ１１０ＡのＰＬＬ２２５などのＰＬＬを実現して、たとえば、ほとんどどの周波数で内部クロックを生成してもよいということである。
【００１４】
ここで図２Ｂを参照して、図２Ａのシステムクロック動作の代替的な実施例のブロック図が示される。この実施例では、システムクロック２１０は１つよりも多くのクロックラインの上に単一のクロック信号を与える。示されたように、システムクロック２１０Ｂは、ＣＬＫＩＮ２１５およびＲＳＴＣＬＫ２２０Ｂの両者としてルーティングされるシステムクロック２１５を出力する。こうして、１つの実施例では、ＲＳＴＣＬＫ２２０ＢとＣＬＫＩＮ２１５との両者が１００ＭＨｚのクロックレートを有する。
【００１５】
ＣＬＫＩＮ２１５とＲＳＴＣＬＫ２２０との間の比率が好ましくは１以上の整数であることが留意される。したがって、ＣＬＫＩＮ２１５とＲＳＴＣＬＫ２２０との間の比率は１、２、３などであろう。好ましい実施例では、ＣＬＫＩＮ２１５の立上がりエッジとＲＳＴＣＬＫ２２０の対応する立上がりエッジとの間に最小位相差が存在することも留意される。
【００１６】
ここで図３を参照して、図１のブリッジ１３０およびプロセッサ１１０Ａのうち１つの実施例のブロック図が図示される。図３に示されるように、プロセッサ１１０Ａの例示的な詳細は、ＦＩＤ［３：０］３０５として示される、プロセッサクロック周波数比率の入力、モデル固有レジスタ（ＭＳＲ）３７５およびＳＩＰ受信論理３７０を含む。また図示されるように、ブリッジ１３０は、ＦＩＤ［３：０］３０５のための入力、システムコンフィギュレーション３０４のための入力、ＳＩＰ  ＲＯＭ３６５およびＳＩＰ送信論理３６０を受入れる。
【００１７】
示されたように、ブリッジ１３０のＳＩＰ送信論理３６０はＣＬＫＩＮ２１５およびＲＳＴＣＬＫ２２０を受ける。ＳＩＰ送信論理３６０は、ＦＩＤ［３：０］３０５値、システムコンフィギュレーションデータ３０４およびＳＩＰ  ＲＯＭ３６５から読出されたデータを受けるようにも結合される。
【００１８】
また示されるように、ＳＩＰ受信論理３７０は、入力として、ＰＣＬＫ２３０、ＰＣＬＫＯＵＴ２３５およびＲＳＴＣＬＫ２２０と、プロセッサクロック周波数比率ＦＩＤ［３：０］３０５およびＭＳＲ３７５から読出された値とを受入れる。ＦＩＤ［３：０］３０５値は、ＭＳＲ３７５に入力されるとともに、ＳＩＰ受信論理３７０に与えられる。ＳＩＰ  ＲＯＭ３６５は複数のコンフィギュレーションセットを含み得ることが留意される。１つの実施例では、ＳＩＰ  ＲＯＭ３６５は、ブリッジ１３０が取付けられるマザーボードの長さおよび周波数ＩＤ  ＦＩＤ［３：０］値によってインデックス付けされる。ＳＩＰ  ＲＯＭ３６５に記憶された複数のコンフィギュレーションからの検索のために特定のコンフィギュレーションセットをインデックス付けする他の方法も企図される。
【００１９】
ＳＩＰ送信論理３６０は、示されたように、ＲＥＳＥＴ♯３１０、ＣＯＮＮＥＣＴ３２０およびＣＦＲ（クロックフォワードリセット）３２５を出力する。ＲＥＳＥＴ♯３１０、ＣＯＮＮＥＣＴ３２０およびＣＦＲ３２５の各々はプロセッサ１１０Ａの中へバッファされ、ＳＩＰ受信論理３７０に与えられる。ＳＩＰ受信論理３７０はＰＲＯＣＲＤＹ３３０信号をブリッジ１３０に与え、ＰＲＯＣＲＤＹ信号３３０がＳＩＰ送信論理３６０に与えられる。
【００２０】
ここで図４を参照して、図１のブリッジ１３０およびプロセッサ１１０Ａのうち１つの実施例が示される。プロセッサ１１０Ａとブリッジ１３０との間で交換される例示的なアドレス、データおよび制御信号も示される。ＣＦＲ信号３２５はブリッジ１３０からプロセッサ１１０Ａに送られ、ＣＦＲ信号３２５がプロセッサ１１０Ａの中にバッファされる。アドレスインラインＳＡＤＤＩＮ［１４：２］♯４１０は、ブリッジ１３０からプロセッサ１１０Ａに与えられる。対応するソース同期クロックラインＳＡＤＤＩＮＣＬＫ♯４０５は、ＳＡＤＤＩＮ［１４：２］♯アドレスライン４１０上のデータをクロック動作するように与えられる。同様に、アドレスアウトラインＳＡＤＤＯＵＴ［１４：２］♯４２０が、プロセッサ１１０Ａからブリッジ１３０に与えられる。対応するアドレスアウトクロックラインＳＡＤＤＯＵＴＣＬＫ♯４１５は、ＳＡＤＤＯＵＴ［１４：２］♯アドレスライン４２０上のアドレスをクロック動作するように与えられる。図示されたように、ＳＤＡＴＡ［６３：０］♯４３０ラインを構成する６４本のデータラインは、プロセッサ１１０Ａとブリッジ１３０との間で２方向にデータを伝送する。複数のデータインクロックラインＳＤＡＴＡＩＮＣＬＫ［３：０］♯４２５は、ブリッジ１３０からプロセッサ１１０Ａに転送されるデータに対してクロック動作を与える。同様に、データアウトクロックラインＳＤＡＴＡＯＵＴＣＬＫ［３：０］♯４３５は、プロセッサ１１０Ａからブリッジ１３０へＳＤＡＴＡライン４３０上を転送されるデータに対してクロック動作を与える。以前の図と同様に、図４に示されたように、宛先デバイス、すなわちプロセッサ１１０Ａまたはブリッジ１３０のいずれかの中へすべてのラインがバッファされる。
【００２１】
ここで図５を参照して、一方の装置から別の装置へシリアルデータストリームを転送するためのシステムの実施例のブロック図が図示され、ここでは送信装置は受信装置とは異なる内部クロックに従って動作する。好ましい実施例では、速い方のクロックと遅い方のクロックとの間の比率は１以上の整数である。図５に示されたように、ＳＩＰ  ＲＯＭ３６５に記憶されたデータはＳＩＰ送信論理３６０へおよびそれから転送される。ＳＩＰ送信論理３６０は、ＣＯＮＮＥＣＴ線３２０を介してＳＩＰ受信論理３７０に結合される。示されたように、ＳＩＰ受信論理３７０は、ＲＳＴＣＬＫ２２０の立上がりエッジで好ましくはクロック動作される、フロップなどの第１の記憶素子５１０を含む。記憶素子５１０から出力されたデータは記憶素子５２０および記憶素子５１５に与えられる。記憶素子５１５は、好ましくはＲＳＴＣＬＫ２２０の立上がりエッジでデータインをラッチする。記憶素子５２０は好ましくは、ＰＣＬＫＯＵＴ２３５の立下がりエッジでデータをラッチする。
【００２２】
記憶素子５１５が出力したデータは、好ましくはＰＣＬＫＯＵＴ２３５の立下がりエッジで記憶素子５２５の中へラッチされる。記憶素子５２５から出力されたデータは、好ましくはＰＣＬＫ２３０の立下がりエッジで記憶素子５３５の中にクロック動作される。記憶素子５２０に記憶されたデータは記憶素子５３０に与えられる。記憶素子５３０は好ましくは、ＰＣＬＫ２３０の立下がりエッジからデータをラッチする。記憶素子５３０および５３５は各々が、制御論理５４０が与える条件付きイネーブル信号５５０によってイネーブルされる。データをラッチすると、記憶素子５３０および５３５はそれらのデータを制御論理５４０に与える。
【００２３】
制御論理５４０は、制御論理５４０のためにクロックエッジをカウントするように構成されるカウンタ５５５にさらに結合される。制御論理５４０に与えられたデータを、所望によりマシン固有レジスタＭＳＲ３７５に記憶してもよい。示されたように、制御論理５４０は、ＭＳＲ３７５からデータを読出すようにも構成される。
【００２４】
概して言えば、ＳＩＰ  ＲＯＭ３６５に記憶されたシリアルデータストリームはＳＩＰ送信論理３６０によって読出され、ＣＯＮＮＥＣＴ線３２０を介してＳＩＰ受信論理３７０に与えられる。ＳＩＰストリームの好ましい実施例は、スタートビットと、その後に続く比率ビットとを含む。この後に、ＳＩＰストリームの中の残余のビットが続く。ＳＩＰ受信論理３７０は、ＲＳＴＣＬＫ２２０の立上がりエッジで記憶素子５１０の中へスタートビットをラッチする。次にＳＩＰ受信論理３７０は、記憶素子５１０の中に比率ビットをラッチするのと同時に、記憶素子５１５にスタートビットをラッチする。記憶素子５１０および５１５の両者とも立上がりエッジＲＳＴＣＬＫ２２０でのラッチを好む。スタートビットは、記憶素子５２０の中へ比率ビットをラッチするのと同時に、ＰＣＬＫＯＵＴ２３５の立下がりエッジで記憶素子５２５の中にラッチされる。
【００２５】
同様に、スタートビットを記憶素子５３５の中にラッチし、比率ビットを記憶素子５３０にラッチする。制御論理５４０は、プロセッサクロック（ＰＣＬＫ２３０）の適切なエッジの間に記憶素子５３０および５３５の中の記憶をイネーブルするように構成される。制御論理５４０はスタートビットを求めて記憶素子５３５の出力をモニタし、同時に、記憶素子５３５からスタートビットを受けると記憶素子５３０からの比率ビットをデコードする。比率ビットはＭＳＲ３７５に記憶される。制御論理は、比率ビットを用いて、条件付きイネーブルライン５５０の次のイネーブルのタイミングのためにカウンタ５５５を構成するようにさらに構成される。ＣＯＮＮＥＣＴ線３２０を介したＳＩＰ送信論理３６０とＳＩＰ受信論理３７０との間のＳＩＰデータストリームの転送の方法のタイミングおよび流れに関するさらなる詳細が、図６Ａおよび図６Ｂについて以下に与えられる。
【００２６】
図６Ａは、送信装置が受信装置のクロックレートと等しいベースクロックレートでクロック動作されるときの、図５に示されたシステムの動作の実施例の例示的なタイミング図である。図６Ａには、ＲＳＴＣＬＫ２２０、ＣＬＫＩＮ２１５、ＰＣＬＫＯＵＴ２３５、ＰＣＬＫ２３０および条件付きイネーブル信号５５０が示される。示されたように、ＲＳＴＣＬＫ２２０、ＣＬＫＩＮ２１５およびＰＣＬＫＯＵＴ２３５は、等しいクロックレートに従って動作する。言い換えると、ＲＳＴＣＬＫ２２０およびＣＬＫＩＮ２１５は比率１を有する。ＰＣＬＫ２３０は、ＣＬＫＩＮ２１５のレートの１０倍のクロックレートを有して図示される。この１０という値は、プロセッサクロック比率ＦＩＤ［３：０］のデコードに対応し、これは上述されおよび以下にさらに説明される。
【００２７】
ＲＳＴＣＬＫ２２０の立上がりエッジで、スタートビットを記憶素子５１０で受ける（参照番号６０５Ａ）。ＲＳＴＣＬＫ２２０の次の立上がりエッジで、記憶素子５１５がスタートビットを受けるのと同時に、比率ビットを記憶素子５１０で受ける（参照番号６１０Ａ）。ＰＣＬＫＯＵＴ２３５の次の立下がりエッジで、記憶素子５２５でスタートビットを受け、比率ビットを記憶素子５２０で受ける（参照番号６１５Ａ）。
【００２８】
予め定められた時間の後に、図５に示された制御論理５４０が定めるように、スタートビットを記憶素子５３５の中にラッチし、比率ビットを記憶素子５３０の中にラッチする（参照番号６２０Ａ）。ＰＣＬＫ２３０の次のエッジで、比率ビットを制御論理５４０の中に読出す（参照番号６２５Ａ）。留意されるのは、参照番号６１５Ａで示されたように、スタートビットを記憶素子５２５の中にラッチし、比率ビットを記憶素子５２０の中にラッチした後に、予め定められた期間の間条件付きイネーブル信号５５０がアサートされることである。図示されたように、条件付きイネーブル信号５５０は１クロック期間の間アサートされる。
【００２９】
参照番号６２５Ａで制御論理５４０の中に読出される比率ビットが値１を用いてデコードすることが留意される。したがって、図示された実施例のように、参照番号６５０Ａで示されたように、有効なＳＩＰビットの間に公知の数のビット時間が生じる。図示された実施例では、ビット時間のその数は、クロック期間当り２ビット時間で乗じた比率ビット１で乗じたプロセッサ比率１０と等しい。したがって、有効なＳＩＰビットの間に約２０ビット時間が存在する（参照番号６５０）。ビット時間は好ましくはＰＣＬＫ２３０に対して測定されるが、所望により他のクロックエッジを用いてもよいことが留意される。好ましい実施例では、ＰＣＬＫＯＵＴ２３５の立下がりエッジ（参照番号６１５Ａ）とＰＣＬＫ２３０の立下がりエッジ（参照番号６２０Ａ）との間の遅延は少なくとも４ＰＣＬＫ位相（または示されたようにビット時間）である。
【００３０】
ＲＳＴＣＬＫ２２０の次の立上がりエッジで、次のＳＩＰビットを記憶素子５１０の中に受ける（参照番号６３０Ａ）。ＰＣＬＫＯＵＴ２３５の次の立下がりエッジで、次のＳＩＰビットを記憶素子５２０で受ける（参照番号６３５Ａ）。有効なＳＩＰビット間の公知の数のビット時間の後（参照番号６５０Ａ）、条件付きイネーブル信号５５０がアサートされ、次のＳＩＰビットを記憶素子５３０の中へラッチする（参照番号６４０Ａ）。ＰＣＬＫ２３０の次のエッジで、次のＳＩＰビットを制御論理５４０の中へ読出す（参照番号６４５Ａ）。
【００３１】
ＲＳＴＣＬＫ２２０の次の立上がりエッジで、次のＳＩＰビットを記憶素子５１０の中へ受ける（参照番号６５５Ａ）。ＰＣＬＫＯＵＴ２３５の次の立下がりエッジで、次のＳＩＰビットを記憶素子５２０で受ける（参照番号６６０Ａ）。有効なＳＩＰビット間の公知の数のビット時間の後に（参照番号６５０Ａ）、条件付きイネーブル信号５５０がアサートされ、次のＳＩＰビットを記憶素子５３０の中へラッチする（参照番号６６５Ａ）。ＰＣＬＫ２３０の次のエッジで、次のＳＩＰビットを制御論理５４０の中へ読出す（参照番号６７０Ａ）。
【００３２】
ＳＩＰビットは、ＳＩＰデータストリームの端まで、対応する態様で一度に１ビットずつＳＩＰ受信論理３７０の中へ読出される。好ましい実施例では、ＳＩＰデータストリーム中の合計ビット数は予め定められている。他の実施例では、制御信号または予め定められたデータシーケンスを用いてＳＩＰデータストリームを終端させてもよい。
【００３３】
ここで図６Ｂを参照して、図５のシステムの動作の別の実施例の例示的なタイミング図が図示される。示されたように、送信装置は受信装置のベースクロックレートの２分の１のベースクロックレートでクロック動作される。図６Ｂでは、ＣＬＫＩＮ２１５およびＰＣＬＫＯＵＴ２３５が、図６Ａに以前見られたのと同じクロックレートを有して示される。ＰＣＬＫ２３０も、図６Ａに見られたのと同じプロセッサクロック比率５を有して示される。しかしながら、ＲＳＴＣＬＫ２２０は、ＣＬＫＩＮ２１５の２倍のクロック期間を有して示される。
【００３４】
ＳＩＰ送信論理３６０とＳＩＰ送信論理３７０との間のＳＩＰデータストリーム転送は、図６Ｂに従うように起こる。ＲＳＴＣＬＫ２２０の立上がりエッジ（参照番号６０５Ｂ）で、記憶素子５１０でスタートビットを受ける。ＲＳＴＣＬＫ２２０の次の立上がりエッジでスタートビットを記憶素子５１５の中にラッチする（参照番号６１０Ｂ）のと同時に、比率ビットを記憶素子５１０で受ける。ＰＣＬＫＯＵＴ２３５の次の立下がりエッジで、スタートビットを記憶素子５２５にラッチし、比率ビットを記憶素子５２０にラッチする（参照番号６１５Ｂ）。
【００３５】
ＰＣＬＫＯＵＴ２３５の立下がりエッジの予め定められた時間の後、スタートビットを記憶素子５３５の中にラッチし、比率ビットを記憶素子５３０にラッチする（参照番号６２０Ｂ）。条件付きイネーブル信号５５０は、図６Ａに示されたのと同様に、ＰＣＬＫＯＵＴ２３５の立下がりエッジの適切な時間後に、スタートビットおよび比率ビットをラッチするのに応じてアサートされる。ＰＣＬＫ２３０の次のエッジで、比率ビットを制御論理５４０の中に読出す（参照番号６２５Ｂ）。以前のように、制御論理５４０は好ましくはＭＳＬ３７５に比率ビットを記憶し、比率ビットを用いてカウンタを活性化し、それにより条件付きイネーブル信号が適切なビット時間にアサートされて次の有効なＳＩＰビットを読出すことができる。比率ビットの値がわかると、制御論理５４０は、示されたように、有効なＳＩＰビット間の公知の数のビット時間を決定するように構成される（参照番号６５０）。
【００３６】
計算は、以前のように、クロック当り２エッジで乗じた、この例では２である比率ビットで乗じたプロセッサクロック比率値１０を含む。したがって、ＰＣＬＫ２３０のエッジの間に約４０ビット時間が図示され、参照番号６５０Ｂで示されたように、この上でＳＩＰビットを制御論理５４０の中に読出す。
【００３７】
ＲＳＴＣＬＫ２２０の次の立上がりエッジで、次のＳＩＰビットを記憶素子５１０で受ける（参照番号６３０Ｂ）。ＰＣＬＫＯＵＴ２３５の次の立下がりエッジで、次のＳＩＰビットを記憶素子５２０の中にラッチする（参照番号６３５Ｂ）。予め定められた遅延の後、条件付きイネーブル５５０がアサートされると（参照番号６４０Ｂ）、次のＳＩＰビットを記憶素子５３０の中にクロック動作する。ＰＣＬＫ２３０の次のエッジで、次のＳＩＰビットを制御論理５４０の中に読出す（参照番号６４５Ｂ）。
【００３８】
同様に、ＲＳＴＣＬＫ２２０の立上がりエッジで、記憶素子５１０の中にさらなるＳＩＰビットを受けかつラッチする（参照番号６５５Ｂ）。ＰＣＬＫＯＵＴ２３５のその後の立下がりエッジで（参照番号６６０Ｂ）、記憶素子５２０でさらなるＳＩＰビットをさらに受ける（参照番号６６０Ｂ）。ここでも、予め定められた期間が過ぎた後（参照番号６５０Ｂを参照）、ＰＣＬＫ２３０の立下がりエッジでさらなるＳＩＰビットを記憶素子５３０で受ける（参照番号６５５Ｂ）。ＰＣＬＫ２３０のその後の立上がりエッジで（参照番号６７０Ｂ）、さらなるＳＩＰビットを制御論理５４０の中に読出す。条件付きイネーブル５５０は、以前の有効ＳＩＰビット（参照番号６５０Ｂを参照）以来の適切な数のビット時間に、制御論理５４０によってアサートされる。
【００３９】
ここで図７を参照して、図１のコンピュータシステム１００の動作を開始するための方法の実施例のフローチャートが図示される。図示されたように、フローチャートは高レベルのフローチャートであり、したがってコンピュータシステム１００の動作を開始するための方法の１つの実施例の大まかな説明を含む。示されたように、この方法は、プロセッサクロックレートを入力するステップ（ステップ７１０）、プロセッサ１１０Ａおよびブリッジ１３０を初期化するステップ（ステップ７２０）ならびにプロセッサ１１０Ａとブリッジ１３０との間でソース同期クロック動作を初期化するステップ（ステップ７３０）を含む。これらのステップ７１０、７２０および７３０の各々ごとの好ましい実施例の詳細は図８、図９および図１０について以下に与えられる。
【００４０】
ここで図８を参照して、図７にステップ７１０で示されたものなどの、プロセッサクロックレート比率をプロセッサに入力するための方法の実施例のフローチャートが図示される。示されたように、この方法は、プロセッサがシステムクロック周波数レートで動作するステップ（ステップ８１０）を含む。システムクロックはＲＳＴＣＬＫ２２０またはＣＬＫＩＮ２１５を含み得る。システムクロック周波数は、たとえば、５０ＭＨｚ、１００ＭＨｚまたは所望により他の周波数を含んでもよいことが留意される。さまざまな実施例で、システムクロック周波数は、同期データ転送がコンピュータシステム１００中の装置間でシステムクロック周波数で提供され得るように、比較的遅いクロックを含み得ることが留意される。
【００４１】
この方法は、プロセッサが周波数ＩＤピンＦＩＤ［３：０］３０５をトライステートする（tristating）ステップ（ステップ８２０）も含む。この方法は、プロセッサが、周波数ＩＤピンからプロセッサクロック周波数比率をサンプリングしかつデコードするステップ（ステップ８３０）をさらに含む。この方法は、ブリッジ１３０が周波数ＩＤ３０５信号からプロセッサクロック周波数比率をサンプリングするステップおよびブリッジ１３０が他のピンまたは入力から他のシステムコンフィギュレーションデータをサンプリングするステップ（ステップ８４０）も含む。好ましい実施例では、プロセッサクロック周波数比率は、プロセッサおよびブリッジにより、異なる信号線からサンプリングされる。デコードされるプロセッサクロック周波数比率は、この好ましい実施例では同じである。
【００４２】
所望により、周波数ＩＤピンＦＩＤ［３：０］３０５が専用ピンまたは２用途ピンであってもよいことが留意される。また、周波数ＩＤピン３０５が、同じピンを介してまたは装置ごとに異なるピンを介して、プロセッサ１１０Ａとブリッジ１３０との両者に同じ信号を与えてもよいことも留意される。同様に、ステップ８４０でブリッジがサンプリングするさらなるシステムコンフィギュレーションデータは、所望により、専用ピンもしくは信号線または多用途ピンもしくは信号線の使用によってもよい。
【００４３】
ここで図９を参照して、ＳＩＰストリームを用いてプロセッサ１１０Ａを初期化するための実施例または方法のフローチャートが図示される。図９に図示される方法は、たとえば、図７の方法のステップ７２０であり得る。
【００４４】
この方法は、システムが、ＲＥＳＥＴ♯信号３１０、ＣＯＮＮＥＣＴ線３２０および／またはＣＦＲ信号３２５をアサートするステップ（ステップ９０５）を含む。この方法は、プロセッサがＰＲＯＣＲＤＹ信号線３３０をアサートするステップ（ステップ９１０）も含む。この方法は次に、システムがＲＥＳＥＴ♯信号３１０および／またはＣＯＮＮＥＣＴ３２０をデアサートするステップ（ステップ９１５）を含む。プロセッサは、ＰＲＯＣＲＤＹ信号３３０をデアサートする（ステップ９２０）。１つまたはそれ以上のシステムクロック期間の時間遅延が必要に応じて起こり得る（ステップ９２５）。
【００４５】
システムはＣＦＲ信号３２５をデアサートする（ステップ９３０）。プロセッサはスタートビットを求めてＣＯＮＮＥＣＴ３２０をモニタする（ステップ９３５）。１つまたはそれ以上のシステムクロック期間の、必要に応じた時間遅延が起こってもよい（ステップ９４０）。
【００４６】
システムはＣＯＮＮＥＣＴ信号線３２０の上にシリアルＳＩＰストリームを伝送する（ステップ９４５）。システムは次にＣＯＮＮＥＣＴ信号線３２０をアサートしかつ保持する（ステップ９５０）。１つまたはそれ以上のシステムクロック期間の、必要に応じた時間遅延が起こってもよい（ステップ９５５）。プロセッサはＰＲＯＣＲＤＹ信号３３０をアサートし（ステップ９６０）、好ましくは、プロセッサ１１０Ａが動作の準備ができていることを示す。
【００４７】
ステップ９１０で留意されるのは、プロセッサがＰＲＯＣＲＤＹ信号３３０をアサートするとき、プロセッサは、このときある実施例では、システムクロック周波数で走るものからプロセッサクロック周波数に変換し得ることである。この切換は好ましくは、ＰＬＬ２２５中のゆっくりとしたランプアップとして起こる。プロセッサがシステムクロック周波数の代わりにプロセッサ周波数で動作しているとき、プロセッサはステップ９２０でＰＲＯＣＲＤＹ信号３３０をデアサートする。
【００４８】
ここで図１０を参照して、図１のブリッジとプロセッサの１つとの間のソース同期クロック動作を初期化するための方法の実施例のフローチャートが図示される。プロセッサ１１０Ａは、ＲＳＴＣＬＫ２２０またはＣＬＫＩＮ２１５のいずれかのシステムクロック周波数で動作しているが、プロセッサ１１０Ａとブリッジ１３０との間の転送は、ＲＳＴＣＬＫ２２０またはＣＬＫＥＮＤ２１５周波数での同期転送である。図１０の方法は、プロセッサ１１０Ａとブリッジ１３０との間の転送を、同期転送から、クロックフォワードされた転送としても公知であるソース同期転送に変換する。
【００４９】
示されたように、この方法は、プロセッサがステップ９６０でＰＲＯＣＲＤＹ３３０をアサートした後の１つまたはそれ以上のシステムクロック期間の時間遅延の後、システムがクロックフォワードリセット３２５信号をデアサートするステップ（ステップ１０１０）を含む。プロセッサは次のシステムクロックの間にＣＦＲ信号３２５をサンプリングする（ステップ１０２０）。ステップ１０１０でシステムがＣＦＲ３２５信号をデアサートした３システムクロックサイクル後およびプロセッサがステップ１０２０でＣＦＲ信号をサンプリングした２システムクロックサイクル後、プロセッサはそのソース同期クロックをシステムに向けて駆動する（ステップ１０３０）。システムはそのソース同期クロックをプロセッサに向けて駆動する（ステップ１０４０）。
【００５０】
留意されるのは、好ましい実施例では、システムがそのソース同期クロックをプロセッサに向けて駆動するのと同時に、プロセッサがそのソース同期クロックをシステムに向けて駆動することである。
【００５１】
さまざまな実施例で、スタートビットおよび比率ビットが多数のビットとして実現され得ることが留意される。言い換えると、ＳＩＰストリームの始まりには、１つまたはそれ以上のスタートビットおよび１つまたはそれ以上の比率ビットが存在し得る。多数の比率ビットが存在しても、ＳＩＰ受信論理はスタートビットを１つしか必要としない。多数の比率ビットが存在する場合、記憶素子５１５、５２５および５３５が記憶素子５１０と５２０との間に連結されるのと同様に、さらなる一連の記憶素子が記憶素子５１５と５２５との間に連結される。したがって、スタートビットが一連の中で最後の記憶素子に達するときに、それより前の記憶素子の一連のものの中の最後で、制御論理５４０が記憶素子から比率ビットを読出し得る。留意されるのは、記憶素子５３０および５３５と同様の、この最後の記憶素子を、ＰＣＬＫ２３０の立下がりエッジでクロック動作しかつ制御論理５４０からの条件付きイネーブル信号５５０でイネーブルしなければならないことである。また留意されるのは、ＳＩＰストリームのスタートを認識し得るように、ＣＯＮＮＥＣＴ３２０の上のノイズを確実に最小化するために、多数のスタートビットを用い得ることである。１つまたはそれ以上のスタートビットのエンコードおよび１つまたはそれ以上の比率ビットのエンコードを適切なシステムに対して設計し得る。
【００５２】
上記開示が十分に認められれば、当業者には数多くの変形および変更が明らかになるであろう。添付の請求項がすべてのそのような変形および変更を包含すると解釈されることが意図される。
【００５３】
［産業的適用可能性］
この発明をデジタル電子システムで用い得る。
【図面の簡単な説明】
【図１】  プロセッサをブリッジに結合する別個のバスを有する２つのプロセッサを含むコンピュータシステムの実施例のブロック図である。
【図２Ａ】  システムクロックから２つのシステムクロック信号を受入れるように構成された、図１のブリッジおよびプロセッサの１つの実施例のブロック図である。
【図２Ｂ】  システムクロックが１つよりも多くのクロックラインの上に単一のクロック信号を与える、図２Ａのシステムクロックの代替的な実施例のブロック図である。
【図３】  プロセッサおよびブリッジへの入力信号ならびにプロセッサとブリッジとの間で交換される例示的な信号を含む、図１のブリッジおよびプロセッサの１つの実施例のブロック図であり、ブリッジはコンフィギュレーションデータを記憶するためのＲＯＭを含む、図である。
【図４】  プロセッサとブリッジとの間で交換される、例示的なアドレス、データおよび制御信号を含む、図１のブリッジおよびプロセッサの１つの実施例のブロック図である。
【図５】  送信装置および受信装置が異なる内部クロックに従って動作するときに、一方の装置から別の装置へシリアルデータストリームを転送するためのシステムの実施例のブロック図である。
【図６Ａ】  受信装置と等しいベースクロックレートで送信装置がクロック動作されるときの、図５のシステムの動作の実施例の例示的なタイミング図である。
【図６Ｂ】  受信装置のベースクロックレートの２分の１のベースクロックレートで送信装置がクロック動作されるときの、図５のシステムの動作の実施例の例示的なタイミング図である。
【図７】  図１のコンピュータシステムの動作を開始するための方法の実施例のフローチャートの図である。
【図８】  図７に示されたものなどの、プロセッサクロックレート比率をプロセッサに入力するための方法の実施例のフローチャートの図である。
【図９】  ＳＩＰストリームを用いてプロセッサを初期化するための方法の実施例のフローチャートの図である。
【図１０】  図１のブリッジおよびプロセッサの１つの間のソース同期クロック動作を初期化するための方法の実施例のフローチャートの図である。
【図１】
0004630512.tif 000002
【図２Ａ】
0004630512.tif 000003
【図２Ｂ】
0004630512.tif 000004
【図３】
0004630512.tif 000005
【図４】
0004630512.tif 000006
【図５】
0004630512.tif 000007
【図６Ａ】
0004630512.tif 000008
【図６Ｂ】
0004630512.tif 000009
【図７】
0004630512.tif 000010
【図８】
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【図９】
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【図１０】
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