(57)【特許請求の範囲】
【請求項１】
第１及び第２入力電圧に応じた第１及び第２出力電圧を出力する差動型オペアンプであって、
前記第１及び第２入力電圧に応じて動作する差動回路と、
前記第１及び第２出力電圧の中間電圧を所定の基準電圧にするための制御電圧を生成する制御電圧生成回路と、
前記差動回路と直列に接続され、前記制御電圧に応じた可変電流を生成する可変電流生成回路と、
前記可変電流生成回路と並列に接続され、定電流を生成する定電流生成回路と、
を備え、
前記可変電流及び前記定電流により前記中間電圧が前記基準電圧となるように制御されること、
を特徴とする差動型オペアンプ。
【請求項２】
請求項１に記載の差動型オペアンプであって、
前記差動回路は、
制御電極に前記第１入力電圧が印加される第１トランジスタと、
制御電極に前記第２入力電圧が印加される第２トランジスタと、
を有し、
前記可変電流生成回路は、
前記第１トランジスタと直列に接続され、制御電極に前記制御電圧が印加される第３トランジスタと、
前記第２トランジスタと直列に接続され、制御電極に前記制御電圧が印加される第４トランジスタと、
を有し、
前記定電流生成回路は、
前記第３トランジスタと並列に接続され、制御電極に所定の定電圧が印加される第５トランジスタと、
前記第４トランジスタと並列に接続され、制御電極に前記定電圧が印加される第６トランジスタと、
を有することを特徴とする差動型オペアンプ。
【請求項３】
請求項１又は２に記載の差動型オペアンプであって、
前記可変電流生成回路の電流駆動能力が、前記定電流生成回路の電流駆動能力より小さいことを特徴とする差動型オペアンプ。
【請求項４】
請求項３に記載の差動型オペアンプであって、
前記定電流生成回路は、所定サイズのトランジスタを第１の個数だけ並列に接続されてなり、
前記可変電流生成回路は、前記トランジスタを前記第１の個数以下の第２の個数だけ並列に接続されてなること、
を特徴とする差動型オペアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動型オペアンプに関する。
【背景技術】
【０００２】
ノイズ耐性を高めたオペアンプとして、差動型オペアンプが一般的に用いられている（例えば、特許文献１）。図９は、差動型オペアンプの一般的な構成を示す図である。差動型オペアンプ１００は、Ｐ型ＭＯＳＦＥＴ１０１〜１０８、Ｎ型ＭＯＳＦＥＴ１０９〜１１２、及びコモンモードフィードバック回路（ＣＭＦＢ回路）１１５を含んで構成されている。
【０００３】
Ｐ型ＭＯＳＦＥＴ１０１〜１０３のゲートには、バイアス電圧ＶＢ３が印加され、Ｐ型ＭＯＳＦＥＴ１０４〜１０６のゲートには、バイアス電圧ＶＢ２が印加され、差動型オペアンプ１００における電流源を構成している。また、Ｐ型ＭＯＳＦＥＴ１０４，１０６と直列に接続されるＮ型ＭＯＳＦＥＴ１０９，１１０のゲートには、バイアス電圧ＶＢ１が印加されている。
【０００４】
そして、Ｐ型ＭＯＳＦＥＴ１０４とＮ型ＭＯＳＦＥＴ１０９との間の電位が、差動出力の一方である出力電圧ＶＯＵＴＰとなっており、Ｐ型ＭＯＳＦＥＴ１０６とＮ型ＭＯＳＦＥＴ１１０との間の電位が、差動出力の他方である出力電圧ＶＯＵＴＮとなっている。
【０００５】
Ｐ型ＭＯＳＦＥＴ１０２，１０５と直列に接続されるＰ型ＭＯＳＦＥＴ１０７，１０８は、差動回路を構成している。そして、Ｐ型ＭＯＳＦＥＴ１０７のゲートには、差動入力の一方である入力電圧ＶＩＮＰが印加され、Ｐ型ＭＯＳＦＥＴ１０８のゲートには、差動入力の他方である入力電圧ＶＩＮＮが印加されている。つまり、差動入力ＶＩＮＰ，ＶＩＮＮに応じて、差動出力ＶＯＵＴＰ，ＶＯＵＴＮが変化する構成となっている。
【０００６】
そして、Ｎ型ＭＯＳＦＥＴ１１１，１１２は、Ｐ型ＭＯＳＦＥＴ１０７，１０８及びＮ型ＭＯＳＦＥＴ１０９，１１０と直列に接続されており、ゲートにはコモンモードフィードバック回路１１５から出力される制御電圧ＶＢＣが印加されている。
【０００７】
コモンモードフィードバック回路１１５は、オペアンプ１００の出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧（中間電圧）ＶＣが基準電圧ＣＯＭＶＲＥＦとなるように、制御電圧ＶＢＣを制御して出力する。つまり、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより高い場合には、制御電圧ＶＢＣが高くなる。制御電圧ＶＢＣが高くなると、Ｎ型ＭＯＳＦＥＴ１１１，１１２のドレイン電流が増加するため、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなり、同相電圧ＶＢＣも低くなる。逆に、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより低い場合には、制御電圧ＶＢＣが低くなる。制御電圧ＶＢＣが低くなると、Ｎ型ＭＯＳＦＥＴ１１１，１１２のドレイン電流が減少するため、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが高くなり、同相電圧ＶＢＣも高くなる。
【０００８】
このように、オペアンプ１００においては、Ｎ型ＭＯＳＦＥＴ１１１，１１２のゲートに印加される電圧ＶＢＣを制御することにより、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣが所定の基準電圧ＣＯＭＶＲＥＦとなるように制御されている。
【０００９】
また、オペアンプ１００においては、１／ｆノイズを低減させるために、Ｎ型ＭＯＳＦＥＴ１１１，１１２のゲート容量を大きくすることが一般的に行われている。図１０は、Ｎ型ＭＯＳＦＥＴ１１１の一般的な構成例を示す図である。Ｎ型ＭＯＳＦＥＴ１１１は、ゲート容量を大きくするために、図に示すように、あるサイズのＮ型ＭＯＳＦＥＴ１１１ａ〜１１１ｊを例えば１０個並列に接続した構成とすることができる。なお、Ｎ型ＭＯＳＦＥＴ１１２についても、Ｎ型ＭＯＳＦＥＴ１１１と同様の構成となっている。
【特許文献１】特開平７−８６８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、オペアンプ１００に入力される入力電圧ＶＩＮＰ，ＶＩＮＮの振幅が大きい場合、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの変動も大きくなり、同相電圧ＶＣの揺れが大きくなる。同相電圧ＶＣの揺れが大きいと、制御電圧ＶＢＣの変動幅が大きくなる。そして、制御電圧ＶＢＣの変動幅が大きくなると、Ｎ型ＭＯＳＦＥＴ１１１，１１２のドレイン電流の変化量が増大し、オペアンプ１００における電流変化量が大きくなる。そのため、入力電圧ＶＩＮＰ，ＶＩＮＮの振幅が大きい場合には、オペアンプの歪率が劣化してしまうこととなる。
【００１１】
また、Ｎ型ＭＯＳＦＥＴ１１１，１１２のゲート容量が大きいため、コモンモードフィードバック回路１１５を安定動作させるためには、コモンモードフィードバック回路１１５における電流量を大きくする必要があり、オペアンプ１００の消費電流が増大することとなる。
【００１２】
本発明は上記課題を鑑みてなされたものであり、歪率劣化を抑制し、消費電力を低減させることができる差動型オペアンプを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の差動型オペアンプは、第１及び第２入力電圧に応じた第１及び第２出力電圧を出力する差動型オペアンプであって、前記第１及び第２入力電圧に応じて動作する差動回路と、前記第１及び第２出力電圧の中間電圧を所定の基準電圧にするための制御電圧を生成する制御電圧生成回路と、前記差動回路と直列に接続され、前記制御電圧に応じた可変電流を生成する可変電流生成回路と、前記可変電流生成回路と並列に接続され、定電流を生成する定電流生成回路と、を備え、前記可変電流及び前記定電流により前記中間電圧が前記基準電圧となるように制御されることとする。
【００１４】
また、前記差動回路は、制御電極に前記第１入力電圧が印加される第１トランジスタと、制御電極に前記第２入力電圧が印加される第２トランジスタと、を有し、前記可変電流生成回路は、前記第１トランジスタと直列に接続され、制御電極に前記制御電圧が印加される第３トランジスタと、前記第２トランジスタと直列に接続され、制御電極に前記制御電圧が印加される第４トランジスタと、を有し、前記定電流生成回路は、前記第３トランジスタと並列に接続され、制御電極に所定の定電圧が印加される第５トランジスタと、前記第４トランジスタと並列に接続され、制御電極に前記定電圧が印加される第６トランジスタと、を有することとすることができる。
【００１５】
さらに、前記可変電流生成回路の電流駆動能力が、前記定電流生成回路の電流駆動能力より小さいこととしてもよい。
【００１６】
そして、前記定電流生成回路は、所定サイズのトランジスタを第１の個数だけ並列に接続されてなり、前記可変電流生成回路は、前記トランジスタを前記第１の個数以下の第２の個数だけ並列に接続されてなることとすることができる。
【発明の効果】
【００１７】
歪率劣化を抑制し、消費電力を低減させることができる差動型オペアンプを提供することができる。
【発明を実施するための最良の形態】
【００１８】
＝＝差動型オペアンプ＝＝
図１は、本発明の差動型オペアンプの概略構成を示す図である。差動型オペアンプ１は、差動増幅回路１１、同相電圧生成回路１２、制御電圧生成回路１３、及びバイアス回路１４を備えている。
【００１９】
差動増幅回路１１は、差動入力ＶＩＮＰ（第１入力電圧），ＶＩＮＮ（第２入力電圧）に応じた差動出力ＶＯＵＴＰ（第１出力電圧），ＶＯＵＴＮ（第２出力電圧）を出力する。同相電圧生成回路１２及び制御電圧生成回路１３は、差動出力ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧（中間電圧）が所定の基準電圧となるように制御するコモンモードフィードバック回路である。同相電圧生成回路１２は、差動出力ＶＯＵＴＰ，ＶＯＵＴＮの同相電圧ＶＣを生成して出力する。制御電圧生成回路１３は、同相電圧ＶＣと所定の基準電圧ＣＯＭＶＲＥＦとを比較し、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦとなるように、制御電圧ＶＣを制御して差動増幅回路１１に出力する。バイアス回路１４は、差動増幅回路１１及び制御電圧生成回路１３を駆動するためのバイアス電圧を生成する回路である。
【００２０】
図２は、差動増幅回路１１の構成例を示す図である。差動増幅回路１１は、Ｐ型ＭＯＳＦＥＴ２１〜２８及びＮ型ＭＯＳＦＥＴ２９〜３４を備えている。
【００２１】
Ｐ型ＭＯＳＦＥＴ２１〜２３のゲートには、バイアス回路１４から出力されるバイアス電圧ＶＢ３が印加され、Ｐ型ＭＯＳＦＥＴ２４〜２６には、バイアス回路１４から出力されるバイアス電圧ＶＢ２が印加されている。Ｐ型ＭＯＳＦＥＴ２１〜２３と、Ｐ型ＭＯＳＦＥＴ２４〜２６とは直列に接続されており、電流源として動作している。
【００２２】
Ｐ型ＭＯＳＦＥＴ２７，２８は差動回路を構成しており、Ｐ型ＭＯＳＦＥＴ２７（第１トランジスタ）のゲートには差動入力の一方である入力電圧ＶＩＮＰが印加され、Ｐ型ＭＯＳＦＥＴ２８（第２トランジスタ）のゲートには差動入力の他方である入力電圧ＶＩＮＮが印加されている。つまり、入力電圧ＶＩＮＰと入力電圧ＶＩＮＮとが等しいときは、Ｐ型ＭＯＳＦＥＴ２７，２８を流れる電流は等しくなるが、例えば入力電圧ＶＩＮＰが入力電圧ＶＩＮＮより小さい場合は、Ｐ型ＭＯＳＦＥＴ２７の方が、Ｐ型ＭＯＳＦＥＴ２８よりも多くの電流を流すこととなる。
【００２３】
Ｎ型ＭＯＳＦＥＴ２９，３０は、Ｐ型ＭＯＳＦＥＴ２４，２６と直列に接続されており、ゲートには、バイアス電圧ＶＢ１が印加されている。そして、Ｐ型ＭＯＳＦＥＴ２４とＮ型ＭＯＳＦＥＴ２９との間の電位が、差動出力の一方である出力電圧ＶＯＵＴＰとなっており、Ｐ型ＭＯＳＦＥＴ２６とＮ型ＭＯＳＦＥＴ３０との間の電位が、差動出力の他方である出力電圧ＶＯＵＴＮとなっている。この差動出力ＶＯＵＴＰ，ＶＯＵＴＮは、差動入力ＶＩＮＰ，ＶＩＮＮに応じて変化する。
【００２４】
そして、Ｎ型ＭＯＳＦＥＴ３１（第３トランジスタ）は、Ｐ型ＭＯＳＦＥＴ２７と直列に接続されており、Ｎ型ＭＯＳＦＥＴ３３（第４トランジスタ）は、Ｐ型ＭＯＳＦＥＴ２８と直列に接続されている。また、Ｎ型ＭＯＳＦＥＴ３２（第５トランジスタ）は、Ｎ型ＭＯＳＦＥＴ３１と並列に接続されており、Ｎ型ＭＯＳＦＥＴ３４（第６トランジスタ）は、Ｎ型ＭＯＳＦＥＴ３３と並列に接続されている。そして、Ｎ型ＭＯＳＦＥＴ３１，３３のゲートには、制御電圧生成回路１３から出力される制御電圧ＶＢＣが印加され、Ｎ型ＭＯＳＦＥＴ３２，３４のゲートには、バイアス生成回路１４から出力されるバイアス電圧ＶＢ０が印加されている。したがって、Ｎ型ＭＯＳＦＥＴ３１，３３のドレイン電流は、制御電圧ＶＢＣに応じて変化する可変電流であるが、Ｎ型ＭＯＳＦＥＴ３２，３４のドレイン電流は定電流である。
【００２５】
ここで、Ｎ型ＭＯＳＦＥＴ３１，３３のゲートに印加される制御電圧ＶＢＣは、同相電圧生成回路１２及び制御電圧生成回路１３の制御により、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより高い場合には高くなり、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより低い場合には低くなる。そして、制御電圧ＶＢＣが高くなると、Ｎ型ＭＯＳＦＥＴ３１，３３のドレイン電流が増加し、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが低くなり、同相電圧ＶＣも低くなる。また、制御電圧ＶＢＣが低くなると、Ｎ型ＭＯＳＦＥＴ３１，３３のドレイン電流が減少し、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮが高くなり、同相電圧ＶＣも高くなる。このように、差動増幅回路１１においては、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦとなるように制御されている。
【００２６】
なお、Ｎ型ＭＯＳＦＥＴ３１，３３が本発明の可変電流生成回路に該当し、Ｎ型ＭＯＳＦＥＴ３２，３４が本発明の定電流生成回路に該当する。また、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦであるときの制御電圧ＶＢＣはＮ型ＭＯＳＦＥＴ３２，３４のゲートに印加されるバイアス電圧ＶＢ０と等しいこととする。
【００２７】
図３は、Ｎ型ＭＯＳＦＥＴ３１，３２の構成例を示す図である。図に示すように、Ｎ型ＭＯＳＦＥＴ３１は、所定サイズのＮ型ＭＯＳＦＥＴ３１ａ〜３１ｄを例えば４個（第２の個数）並列に接続した構成とすることができる。また、Ｎ型ＭＯＳＦＥＴ３２は、Ｎ型ＭＯＳＦＥＴ３１ａと同サイズのＮ型ＭＯＳＦＥＴ３２ａ〜３２ｆを例えば６個（第１の個数）並列に接続した構成とすることができる。したがって、制御電圧ＶＢＣとバイアス電圧ＶＢ０とが等しい場合には、Ｎ型ＭＯＳＦＥＴ３１のドレイン電流はＮ型ＭＯＳＦＥＴ３２のドレイン電流よりも小さくなる。つまり、Ｎ型ＭＯＳＦＥＴ３１の電流駆動能力はＮ型ＭＯＳＦＥＴ３２の駆動能力よりも小さいということができる。
【００２８】
なお、本実施形態においては、並列に接続する同サイズのＮ型ＭＯＳＦＥＴの個数により、Ｎ型ＭＯＳＦＥＴ３１の電流駆動能力をＮ型ＭＯＳＦＥＴ３２の電流駆動能力より小さくすることとしたが、電流駆動能力を小さくする手法はこれに限られない。例えば、Ｎ型ＭＯＳＦＥＴ３１，３２を同数のＮ型ＭＯＳＦＥＴで構成する場合であっても、Ｎ型ＭＯＳＦＥＴ３１のサイズをＮ型ＭＯＳＦＥＴ３２のサイズよりも小さくすることにより、Ｎ型ＭＯＳＦＥＴ３１の電流駆動能力をＮ型ＭＯＳＦＥＴ３２よりも小さくすることができる。
【００２９】
図４は、同相電圧生成回路１２の構成例を示す図である。同相電圧生成回路１２は、抵抗値の同じ２つの抵抗４１，４２及び容量の同じ２つのキャパシタ４３，４４により構成されている。抵抗４１及びキャパシタ４３は並列に接続され、その一端には出力電圧ＶＯＵＴＰが印加されている。また、抵抗４２及びキャパシタ４４は並列に接続され、その一端には出力電圧ＶＯＵＴＮが印加されている。そして、抵抗４１及びキャパシタ４３と、抵抗４２及びキャパシタ４４とが直列に接続されており、その接続点の電圧が同相電圧ＶＣとなっている。なお、抵抗４１，４２の代わりに、スイッチドキャパシタを用いることも可能である。
【００３０】
図５は、制御電圧生成回路１３の構成例を示す図である。制御電圧生成回路１３は、Ｐ型ＭＯＳＦＥＴ５１〜５４、および、Ｎ型ＭＯＳＦＥＴ５５〜５８を備えている。Ｐ型ＭＯＳＦＥＴ５１のゲートには、バイアス回路１４から出力されるバイアス電圧ＶＢ３が印加されている。そして、Ｐ型ＭＯＳＦＥＴ５２は、Ｐ型ＭＯＳＦＥＴ５１と直列に接続され、ゲートには、バイアス回路１４から出力されるバイアス電圧ＶＢ２が印加されている。つまり、Ｐ型ＭＯＳＦＥＴ５１，５２は、制御電圧生成回路１３における電流源を構成している。
【００３１】
Ｐ型ＭＯＳＦＥＴ５３，５４は、差動回路を構成しており、Ｐ型ＭＯＳＦＥＴ５３のゲートには基準電圧ＣＯＭＶＲＥＦが印加され、Ｐ型ＭＯＳＦＥＴ５４のゲートには同相電圧ＶＣが印加されている。また、Ｎ型ＭＯＳＦＥＴ５５，５６は、Ｐ型ＭＯＳＦＥＴ５３，５４と直列に接続されており、ゲートにはバイアス回路１４から出力されるバイアス電圧ＶＢ１が印加されている。そして、Ｎ型ＭＯＳＦＥＴ５７，５８は、Ｎ型ＭＯＳＦＥＴ５５，５６と直列に接続されており、Ｎ型ＭＯＳＦＥＴ５７のゲートにはＰ型ＭＯＳＦＥＴ５３とＮ型ＭＯＳＦＥＴ５５との接続点の電圧が印加され、Ｎ型ＭＯＳＦＥＴ５８のゲートにはＰ型ＭＯＳＦＥＴ５４とＮ型ＭＯＳＦＥＴ５６との接続点の電圧が印加されている。なお、Ｎ型ＭＯＳＦＥＴ５８のゲートに印加される電圧が、制御電圧生成回路１３の出力である制御電圧ＶＢＣとなっている。
【００３２】
このような制御電圧生成回路１３において、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより高い場合、Ｐ型ＭＯＳＦＥＴ５４のドレイン電流はＰ型ＭＯＳＦＥＴ５３のドレイン電流より小さくなり、制御電圧ＶＢＣが高くなる。逆に、同相電圧ＶＣが基準電圧ＣＯＭＶＲＥＦより低い場合、Ｐ型ＭＯＳＦＥＴ５４のドレイン電流はＰ型ＭＯＳＦＥＴ５３のドレイン電流より大きくなり、制御電圧ＶＢＣが低くなる。
【００３３】
図６は、バイアス回路１４の構成例を示す図である。バイアス回路１４は、定電流源６１、Ｎ型ＭＯＳＦＥＴ６２〜６８、および、Ｐ型ＭＯＳＦＥＴ６９〜７３を備えている。Ｎ型ＭＯＳＦＥＴ６２〜６５、および、Ｐ型ＭＯＳＦＥＴ６９〜７２は、それぞれカスコードカレントミラー回路を形成している。
【００３４】
Ｎ型ＭＯＳＦＥＴ６３，６５のゲートは、定電流源６１とＮ型ＭＯＳＦＥＴ６２との接続点の電圧が印加されており、この電圧がバイアス電圧ＶＢ０となっている。また、バイアス電圧ＶＢ０は、Ｎ型ＭＯＳＦＥＴ６８のゲートにも印加されている。
【００３５】
Ｎ型ＭＯＳＦＥＴ６６はダイオード接続され、ゲート及びドレインの電圧がＮ型ＭＯＳＦＥＴ６２，６４のゲートに印加されており、この電圧がバイアス電圧ＶＢ１となっている。そして、Ｎ型ＭＯＳＦＥＴ６８と直列に接続されるＮ型ＭＯＳＦＥＴ６７のゲートに、バイアス電圧ＶＢ１が印加されている。
【００３６】
Ｐ型ＭＯＳＦＥＴ７３はダイオード接続され、Ｎ型ＭＯＳＦＥＴ６７と直列に接続されている。そして、Ｐ型ＭＯＳＦＥＴ７３のゲート及びドレインの電圧がＰ型ＭＯＳＦＥＴ７０，７２のゲートに印加されており、この電圧がバイアス電圧ＶＢ２となっている。また、Ｐ型ＭＯＳＦＥＴ７０とＮ型ＭＯＳＦＥＴ６４との接続点の電圧がＰ型ＭＯＳＦＥＴ６９，７１のゲートに印加されており、この電圧がバイアス電圧ＶＢ３となっている。
【００３７】
このように、バイアス電圧生成回路１４により、差動増幅回路１１及び制御電圧生成回路１３を駆動するためのバイアス電圧ＶＢ０〜ＶＢ３が生成されている。
【００３８】
以上、本発明の実施形態である差動型オペアンプ１について説明した。前述したように、差動増幅回路１１では、差動回路を構成する一方のトランジスタであるＰ型ＭＯＳＦＥＴ２７に、並列接続されたＮ型ＭＯＳＦＥＴ３１，３２が直列に接続されている。また、差動回路を構成する他方のトランジスタであるＰ型ＭＯＳＦＥＴ２８に、並列接続されたＮ型ＭＯＳＦＥＴ３３，３４が直列に接続されている。そして、Ｎ型ＭＯＳＦＥＴ３２，３４のゲートには所定のバイアス電圧ＶＢ０が印加され、Ｎ型ＭＯＳＦＥＴ３１，３３のゲートには、制御電圧ＶＢＣが印加されている。
【００３９】
そのため、制御電圧ＶＢＣが変化した場合、Ｎ型ＭＯＳＦＥＴ３１，３３のドレイン電流は変化するが、Ｎ型ＭＯＳＦＥＴ３２，３４のドレイン電流は変化しない。したがって、Ｎ型ＭＯＳＦＥＴ３１〜３４の全てのゲートに制御電圧ＶＢＣを印加する場合と比較して、差動増幅回路１１における電流変化量が少なくなる。つまり、オペアンプ１の入力電圧ＶＩＮＰ，ＶＩＮＮの振幅が大きい場合、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの変動も大きくなり、それに伴って制御電圧ＶＢＣの変動幅も大きくなるが、オペアンプ１における電流変化量が少ないため、歪率の劣化が抑制される。
【００４０】
また、制御電圧生成回路１３から差動増幅回路１１への帰還電流は、Ｎ型ＭＯＳＦＥＴ３１，３３のみに流れ込む。したがって、Ｎ型ＭＯＳＦＥＴ３１〜３４の全てに帰還電流が流れ込む場合と比較して、制御電圧生成回路１３から見たゲート容量が小さくなる。そのため、位相余裕を確保するために必要な制御電圧生成回路１３の電流量を少なくすることが可能であり、オペアンプ１の消費電流が低減される。
【００４１】
また、本実施形態に示すように、Ｎ型ＭＯＳＦＥＴ３１，３３の電流駆動能力をＮ型ＭＯＳＦＥＴ３２，３４の電流駆動能力よりも小さくすることにより、制御電圧ＶＢＣの変化による電流変化量の抑制効果を高め、歪率の劣化が抑制される。
【００４２】
また、差動増幅回路１１における電流変化量が抑制されることにより、出力電圧ＶＯＵＴＰ，ＶＯＵＴＮの揺れも抑制され、オペアンプ１のセトリング時間が短くなる。そのため、オペアンプ１を用いて積分器を構成することにより、積分精度を向上させることが可能となる。
【００４３】
図７は、オペアンプ１を用いた積分器の構成例を示す図である。積分器８０は、オペアンプ１、キャパシタ８１〜８４、及びスイッチ回路ＳＷ１〜ＳＷ８により構成されている。なお、スイッチ回路ＳＷ１〜ＳＷ４及びキャパシタ８１はスイッチドキャパシタを構成しており、同様に、スイッチ回路ＳＷ５〜ＳＷ８及びキャパシタ８２はスイッチドキャパシタを構成している。
【００４４】
図８は、積分器８０の動作を示すタイミングチャートである。図に示すように、クロック信号ＣＬＯＣＫがＨレベルのときに、スイッチ回路ＳＷ１，ＳＷ３がオン、スイッチ回路ＳＷ２，ＳＷ４がオフとなり、一方の入力電圧Ｖｉｎ＋がキャパシタ８１にサンプリングされる。そして、クロック信号ＣＬＯＣＫがＬレベルのときに、スイッチ回路ＳＷ１，ＳＷ３がオフ、スイッチ回路ＳＷ２，ＳＷ４がオンとなり、サンプリングされた電荷がキャパシタ８３に蓄積されることにより、積分が行われる。同様に、他方の入力電圧Ｖｉｎ−についても積分が行われる。
【００４５】
そして、積分器８０において積分精度を高めるためには、積分期間に積分が完了している必要がある。つまり、クロック信号がＬレベルの間に、出力電圧Ｖｏｕｔ＋，Ｖｏｕｔ−が定常状態になっている必要がある。ここで、オペアンプ１は前述したようにセトリング時間が短いため、積分器８０において積分に要する時間も短くなる。したがって、積分器８０を高い周波数で動作させる場合であっても、積分を確実に行うことが可能となり、積分精度を高めることができる。
【００４６】
なお、上記実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４７】
例えば、本実施形態においては、差動増幅回路の構成を図２に示すものとしたが、差動増幅回路の構成はこれに限られず、制御電圧ＶＢＣが印加されるトランジスタを有するものであればよい。そして、制御電圧ＶＢＣが印加されるトランジスタと並列に、所定の電圧（本実施形態においてはＶＢ０）が印加されるトランジスタを設けることにより、本実施形態のオペアンプ１と同様の効果を得ることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の差動型オペアンプの概略構成を示す図である。
【図２】差動増幅回路の構成例を示す図である。
【図３】Ｎ型ＭＯＳＦＥＴの構成例を示す図である。
【図４】同相電圧生成回路の構成例を示す図である。
【図５】制御電圧生成回路の構成例を示す図である。
【図６】バイアス回路の構成例を示す図である。
【図７】オペアンプを用いた積分器の構成例を示す図である。
【図８】積分器の動作を示すタイミングチャートである。
【図９】差動型オペアンプの一般的な構成を示す図である。
【図１０】Ｎ型ＭＯＳＦＥＴの一般的な構成例を示す図である。
【符号の説明】
【００４９】
１  差動型オペアンプ                    １１  差動増幅回路
１２  同相電圧生成回路                  １３  制御電圧生成回路
１４  バイアス回路                      ２１〜２８  Ｐ型ＭＯＳＦＥＴ
２９〜３４  Ｎ型ＭＯＳＦＥＴ            ４１，４２  抵抗
４３，４４  キャパシタ                  ５１〜５４  Ｐ型ＭＯＳＦＥＴ
５５〜５８  Ｎ型ＭＯＳＦＥＴ            ６１  定電流源
６２〜６８  Ｎ型ＭＯＳＦＥＴ            ６９〜７３  Ｐ型ＭＯＳＦＥＴ
８０  積分器                            ８１〜８４  キャパシタ
ＳＷ１〜ＳＷ８  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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