(57)【特許請求の範囲】
【請求項１】
電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号及びヒステリシス信号に基づきパルス幅変調信号を生成する増幅段と、
前記電源端子に接続され、前記パルス幅変調信号を入力して出力を生成する出力段と
を備え、
前記ランプ信号及び前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記増幅段は、第１回路を備え、該第１回路は、前記入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成し、
前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続され、統合信号を生成する抵抗分圧器を更に備え、
前記増幅段は、第２回路を更に備え、該第２回路は、前記第１回路から前記変換信号を入力すると共に前記フルブリッジ回路から前記統合信号を入力し、これら信号から前記ランプ信号を生成する増幅器。
【請求項２】
電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号及びヒステリシス信号に基づ
きパルス幅変調信号を生成する増幅段と、
前記電源端子に接続され、前記パルス幅変調信号を入力して出力を生成する出力段と
を備え、
前記ランプ信号及び前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベ
ルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続され、前記ヒステリシス信号を生成する抵抗分圧器を更に備えた増幅器。
【請求項３】
前記第１回路は、前記第２回路に接続された演算増幅器を備え、該演算増幅器は、前記入力信号を入力電流に変換する請求項１記載の増幅器。
【請求項４】
前記第１回路は、前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続された抵抗分圧器を備え、該抵抗分圧器は、前記演算増幅器から前記入力電流を入力し、前記電源の半分の電圧レベルに設定された前記変換信号を生成する請求項３記載の増幅器。
【請求項５】
前記抵抗分圧器は、
第１抵抗値よりも第２抵抗値だけ小さな値を有する第１抵抗と、
前記第１抵抗値に前記第２抵抗値を加えた値を有する第２抵抗と
を備えた請求項２記載の増幅器。
【請求項６】
前記抵抗分圧器は、
第１抵抗値に第２抵抗値を加えた値を有する第１抵抗と、
前記第１抵抗値よりも前記第２抵抗値だけ小さな値を有する第２抵抗と
を備えた請求項１記載の増幅器。
【請求項７】
前記ランプ信号のパラメータリミットは、前記抵抗分圧器の前記第１抵抗値および前記第２抵抗値によって規定される請求項５記載の増幅器。
【請求項８】
前記パラメータリミットは振幅を含む請求項７記載の増幅器。
【請求項９】
電源を入力するための電源端子と、
前記電源端子に接続され、増幅された出力を生成するためのフルブリッジ回路と、
入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成する変換段と、
前記変換段から前記変換信号を入力すると共に前記フルブリッジ回路から統合信号を入力し、これら信号からランプ信号を生成する統合段と、
前記統合段から前記ランプ信号を入力すると共に前記フルブリッジ回路からヒステリシス信号を入力して、前記フルブリッジ回路を駆動するためのパルス幅変調信号を生成する比較段と、
前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続され、前記ヒステリシス信号を生成する第１抵抗分圧器と、
前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続され、前記統合信号を生成する第２抵抗分圧器と
を備え、
前記ランプ信号および前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化する増幅器。
【請求項１０】
前記変換段は、前記統合段に接続された演算増幅器を備え、該演算増幅器は、前記入力信号を入力電流に変換する請求項９記載の増幅器。
【請求項１１】
前記変換段は、前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続された抵抗分圧器を備え、該抵抗分圧器は、前記演算増幅器から前記入力電流を入力して、前記電源の半分の電圧レベルに設定された前記変換信号を生成する請求項１０記載の増幅器。
【請求項１２】
オーディオ信号を入力する増幅器と、
前記増幅器に接続され、前記オーディオ信号を可聴音に変換するスピーカと
を備え、
前記増幅器は、
電源を入力するための電源端子と、
入力信号を入力してランプ信号を生成し、前記ランプ信号およびヒステリシス信号に基づきパルス幅変調信号を生成する増幅段と、
前記パルス幅変調信号を入力して出力を生成する出力段とを備え、
前記ランプ信号および前記ヒステリシス信号の振幅の中心は、前記電源の半分の電圧レベルに設定され、該電圧レベルは前記電源に比例して変化し、
前記出力段はフルブリッジ回路を備え、
前記増幅段は、第１回路を備え、該第１回路は、前記入力信号を入力して、前記電源の半分の電圧レベルに設定された変換信号を生成し、
前記フルブリッジ回路の第１スイッチングノードと第２スイッチングノードとの間に接続され、統合信号を生成する抵抗分圧器を更に備え、
前記増幅段は、第２回路を更に備え、該第２回路は、前記第１回路から前記変換信号を入力すると共に前記フルブリッジ回路から前記統合信号を入力し、これら信号から前記ランプ信号を生成するオーディオシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関し、さらに詳しくは、高効率で低歪のＤ級増幅器に関する。
本出願は、２００６年３月２２日に出願された米国仮出願第６０／７８５１０５号の利益を主張し、それは、参照することによりそっくりそのまま本願に組み込まれる。
【背景技術】
【０００２】
従来のＤ級増幅器は、アナログ入力信号を入力して、デジタル出力信号を生成する。線形増幅器（例えばＡＢ級増幅器）を超えるＤ級増幅器の一つの利点は、その高効率である。なぜなら、Ｄ級増幅器の出力パルスは一定の振幅を有しており、スイッチング素子は、線形モードで動作するというよりは、むしろ、オンまたはオフの何れかに切り替えられるからである。Ｄ級増幅器の一つの一般的なアプリケーションは、ラウドスピーカ用のドライバである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、標準的な実施を採用する殆どのＤ級増幅器は、スイッチング波形に起因する低い電源弁別比(low power supply rejection ratio)と伝搬遅延(propagation delay)に悩まされている。
【課題を解決するための手段】
【０００４】
本発明は、低歪のＤ級増幅器を提供する。本発明の一実施形態によれば、増幅器は、電源を入力するための電源端子と、増幅段と、出力段とを備える。前記増幅段は、入力信号を入力してランプ信号(ramp signal)を生成する。また、前記増幅段は、前記ランプ信号およびヒステリシス信号に基づきパルス幅変調信号を生成する。前記電源端子に接続された前記出力段は、前記パルス幅変調信号を入力して出力を生成する。有利には、前記ランプ信号およびヒステリシス信号は、前記電源の半分の電圧レベルに設定され、その電圧レベルは前記電源に比例して変化する。
【０００５】
請求項に記載された対象の実施形態の特徴および利点は、添付の図面を参照して以下の詳細な説明が進むにつれて明確になり、ここで、同様の数値は同様の部分を表す。
【０００６】
図１は、本発明の一実施形態による低歪のＤ級増幅器のブロック図を示す。
【０００７】
図２は、本発明の一実施形態によるラウドスピーカに接続された図１における低歪の増幅器の詳細な回路図を示す。
【０００８】
図３は、本発明の一実施形態によるランプ信号とヒステリシス信号の波形を示す。
【発明を実施するための最良の形態】
【０００９】
これより本発明の一実施形態に対する参照が詳細になされる。本発明は、実施形態と関連して説明されるが、本発明はこれらの実施形態に限定されることを意図するものではないことが理解されるであろう。逆に、本発明は代替物、変形物、および均等物を包含し、それは、添付の特許請求の範囲に規定されるような本発明の精神および範囲に含まれる。
【００１０】
また、本発明の以下の詳細な説明では、本発明の完全な理解を提供するために多くの特定の細部が述べられる。しかしながら、当業者であればこれらの特定の細部によらずに本発明を実施できることが理解されるであろう。他には、周知の方法、手順、構成要素、および回路は、本発明の態様を無用に不明確にすることのないように、詳細には説明されていない。
【００１１】
図１は、本発明の一実施形態による低歪のＤ級増幅器１００のブロック図を示す。Ｄ級増幅器１００は、高い電源弁別比(high power supply rejection ratio)を有する。図１に示されるように、Ｄ級増幅器１００は、電源ＶＤＣを入力するための電源端子１１０、増幅段１８０、および出力段１６０を備える。
【００１２】
増幅段１８０は、入力信号１７０を入力してランプ信号１３０を生成する。増幅段１８０は、出力段１６０を駆動するために使用されるヒステリシス信号１３２とランプ信号１３０に基づきパルス幅変調信号１４０を生成する。有利には、ランプ信号１３０とヒステリシス信号１３２は、電源ＶＤＣの半分の電圧レベルに設定され、そして電源ＶＤＣに比例して変化する。
【００１３】
電源端子１１０に接続された出力段１６０は、増幅段１８０からパルス幅変調信号１４０を入力して、増幅された出力信号１９０を生成する。一実施形態において、出力段１６０は、フルブリッジ回路から構成される。
【００１４】
図１に示されるように、増幅段１８０は、フルブリッジ回路に接続された変換段(translation stage)１０１として示される第１回路を備え、この変換段１０１は、入力信号１７０を入力して変換信号(translated signal)１２０を生成するためのものであり、上記変換信号１２０は電源上記の半分の電圧レベルに設定される。
【００１５】
増幅段１８０は、また、統合段(integrating stage)１０２として示される第２回路を備え、この統合段１０２は、第１回路（変換段）１０１から変換信号１２０を入力すると共にフルブリッジ回路１６０から統合信号１２２を入力して、それらの信号からランプ信号１３０を生成する。従って、発振器とランプジェネレータは本発明では必要ない。
【００１６】
比較段１０３は、ランプ信号１３０とヒステリシス信号１３２を入力し、そして、フルブリッジ回路１６０を駆動するためのパルス幅変調信号１４０を生成する。
【００１７】
要約すると、図１における増幅器１００は、電源を入力するための電源端子１１０と、電源端子１１０に接続され、増幅された出力１９０を供給するためのフルブリッジ回路１６０と、フルブリッジ回路１６０に接続され、入力信号１７０を入力して電源ＶＤＣの半分の電圧レベルに設定された変換信号１２０を生成するためのた変換段１０１と、変換段１０１から変換信号１２０を入力すると共にフルブリッジ回路１６０から統合信号１２２を入力して、これら信号からランプ信号１３０を生成する統合段１０２と、統合段１０２からランプ信号１３０を入力すると共にフルブリッジ回路１６０からヒステリシス信号１３２を入力して、フルブリッジ回路１６０を駆動するためのパルス幅変調信号１４０を生成する比較段１０３とを備える。
【００１８】
有利には、ランプ信号１３０およびヒステリシス信号１３２は、上記電源の半分の電圧レベルに設定され、その電圧レベルは、上記電源に比例して変化する。
【００１９】
図２は、本発明の一実施形態による図１における低歪の増幅器１００の詳細な回路図を示し、この増幅器１００には、ラウドスピーカが接続されている。図１における同一のラベルが付された構成要素は同様の機能を有し、簡略および明確のために、本明細書では繰り返し説明しない。
【００２０】
図２における増幅器１００は、また、比較回路１０３にヒステリシス信号１３２を供給するための第１抵抗分圧器を備え、この第１抵抗分圧器は、フルブリッジ回路１６０の第１スイッチングノードＬＸ１と第２スイッチングノードＬＸ２との間に接続されている。
【００２１】
第１抵抗分圧器は、第１抵抗２６０と第２抵抗２６２を備える。一実施形態において、第１抵抗２６０は、第１抵抗値Ｒ１よりも第２抵抗値ΔＲ１だけ小さい値を有する。一実施形態において、第２抵抗２６２は、第１抵抗値Ｒ１に第２抵抗値ΔＲ１を加算した値を有する。従って、Ｒ２６０＝Ｒ１−ΔＲ１であり、Ｒ２６２＝Ｒ１＋ΔＲ１である。
【００２２】
また、増幅器１００は、抵抗２５０および２５２として示されるような、第２抵抗分圧器を備え、この第２抵抗分圧器は、フルブリッジ回路１６０の第１スイッチングノードＬＸ１と第２スイッチングノードＬＸ２との間に接続され、第２回路（統合段）１０２に統合信号１２２を供給するためのものである。
【００２３】
第２抵抗分圧器は、第１抵抗２５０と第２抵抗２５２を備える。一実施形態において、第１抵抗２５０は、第１抵抗値Ｒ２に第２抵抗値ΔＲ２を加算した値を含む。一実施形態において、第２抵抗２５２は、第１抵抗値Ｒ２に第２抵抗値ΔＲ２を加算した値を含む。従って、Ｒ２５０＝Ｒ２＋ΔＲ２であり、Ｒ２５２＝Ｒ２−ΔＲ２である。
【００２４】
変換段１０１として示される第１回路は、第２回路（統合段）１０２に接続された相互コンダクタンス演算増幅器(operational transconductance amplifier)２０２を備え、それは、入力信号１７０を入力電流Ｉｉｎに変換するためのものである。変換段１０１は、また、ＬＸ１とＬＸ２との間に接続された抵抗２４０，２４２として示される抵抗分圧器を備え、入力電流Ｉｉｎを入力して変換信号１２０を生成するためのものであり、この変換信号１２０は電源ＶＤＣの半分の電圧レベルに設定される。抵抗２４０と抵抗２４２は同じ抵抗値Ｒを有する。
【００２５】
統合段１０２として示される第２回路は、演算増幅器２０４とキャパシタ２３０を備える。統合段１０２は、変換信号１２０と統合信号１２２を入力し、そして、ランプ信号１３０を生成して比較段１０３に与える。
【００２６】
比較器１０３として示される比較段は、ヒステリシス信号１３２をランプ信号１３０と比較し、そしてフルブリッジ回路１６０を駆動するためのパルス幅変調信号１４０を生成する。第１スイッチングノードＬＸ１と第２スイッチングノードＬＸ２との間に接続された出力キャパシタ２３２は、増幅された出力信号をスピーカ２３０に供給する。このように、スピーカ２３０は、増幅されたオーディオ信号を入力して、この信号から可聴音を発生させる。
【００２７】
一実施形態において、入力信号１７０は入力電圧Ｖｉｎを含む。動作において、相互コンダクタンス演算増幅器２０２は、入力電圧Ｖｉｎを入力電流Ｉｉｎに変換し、そして抵抗分圧器（抵抗２４０および抵抗２４２で示される）を使用して変換信号１２０を生成し、この変換信号１２０は、端子１１０からの電源ＶＤＣの半分の電圧レベルに設定される。仮に、相互コンダクタンス演算増幅器２０２の利得をｇとすれば、変換信号１２０の電圧は次の式によって与えられる。
V120=g*(R/2)*Vin+VDC/2       …(1)
【００２８】
フルブリッジ回路１６０の第１スイッチングノードＬＸ１および第２スイッチングノードＬＸ２は常に位相がずれている。従って、統合電流Ｉ１２２はスイッチングノードＬＸ１およびＬＸ２の状態に応じて二つの異なるレベルを有する。一実施形態において、パルス幅変調信号１４０がハイのとき、ＬＸ１での電圧はＶＤＣであり、ＬＸ２での電圧はゼロである。一方、パルス幅変調信号１４０がロウのとき、ＬＸ１での電圧はゼロであり、ＬＸ２での電圧はＶＤＣである。
【００２９】
演算増幅器２０４の反転入力での電圧Ｖｉｎｔは演算増幅器２０４の非反転入力での電圧Ｖ１２０に等しいので、パルス幅変調信号１４０がハイのときの統合電流Ｉ１２２と、パルス幅変調信号１４０がロウのときの統合電流Ｉ１２２’は次のように計算できる。
パルス幅変調信号１４０がハイの場合；
I122＝(VCD-V120)/(R2+ΔR2)-V120/(R2-ΔR2)      …(2)
パルス幅変調信号１４０がロウの場合；
I122’=(VCD-V120)/(R2−ΔR2)-V120/(R2+ΔR2)    …(3)
【００３０】
式（１）、式（２）、式（３）に基づき、次のように書き換えることができる。
パルス幅変調信号１４０がハイの場合；
I122=(-VCD*ΔR2-g*R*Vin*R2)/(R2２-ΔR2２)     …(4)
パルス幅変調信号１４０がロウの場合；
I122’=(VCD*ΔR2-g*R*Vin*R2)/(R2２-ΔR2２)    …(5)
【００３１】
ヒステリシス信号１３２の電圧は、次のようである。
パルス幅変調信号１４０がハイの場合；
V132=VDC*(R1+ΔR1)/2R1=VDC/2+VDC*ΔR1/2R1   …(6)
パルス幅変調信号１４０がロウの場合；
V132’=VDC*(R1+ΔR1)/2R1=VDC/2-VDC*ΔR1/2R1 …(7)
【００３２】
従って、ランプ信号１３０の振幅は、Ｖ１３２とＶ１３２’とで異なり、即ち、次のようである。
A130=VDC*ΔR1/R1     …(8)
このように、ランプ信号１３０のパラメータリミットは第１抵抗分圧器（抵抗２６０および２６２として示される）の第１抵抗値Ｒ１と第２抵抗値ΔＲ１によって規定される。一実施形態において、上述のランプ信号１３０のパラメータリミットは、ランプ信号１３０の振幅Ａ１３０を含む。
【００３３】
図３は、本発明の実施形態によるヒステリシス信号１３２およびランプ信号１３０の波形を示す。図３において、Ｔ１は、パルス幅変調信号１４０がハイの期間を示し、Ｔ２は、パルス幅変調信号１４０がロウの期間を示す。
【００３４】
図３に示されるように、Ｔ１の期間中、ヒステリシス信号１３２の電圧レベルは、式（６）によるＶＤＣ／２を超える。ヒステリシス信号１３２はランプ信号１３０よりも大きく、比較器１０３は、ハイのパルス幅変調信号を維持する。ランプ信号１３０の電圧がヒステリシス信号１３２に向かって増加すると、ランプ信号１３０は、或るポイントでヒステリシス信号１３２と同じレベルに達する。そして、比較器１０３はロウレベルを出力する。結果として、ヒステリシス信号１３２は、ＶＤＣ／２よりも低いレベルに低下し、そして、ランプ信号１３０は、徐々に、期間Ｔ２に示されるように、ヒステリシス信号１３２に向かって減少する。比較器１０３は、ランプ信号１３０がヒステリシス信号１３２と同じレベルに減少するまで、ロウの信号を出力し続ける。
【００３５】
有利には、ヒステリシス信号１３２およびランプ信号１３０の両方とも、電源ＶＤＣの半分の電圧レベルに設定される。
【００３６】
図１に戻って、統合段１０２におけるキャパシタ２３０の電荷変分ΔＱは、次のようである。
ΔQ=C230*A130=-I122*T1=I122’*T2         …(9)
従って、式（３）および（４）を式（９）に代入すると、次の式が得られる。
VDC*(T2-T1)/(T2+T1)=g*R*R2/ΔR2*Vin               …(10)
【００３７】
出力キャパシタ２３２の端子間の等価理論出力電圧１９０は、次の式に等しい。
V190=T1/(T1+T2)*VDC-T2/(T1+T2)*VDC
＝(T1-T2)/(T1+T2)*VDC        …(11)
従って、増幅器１００の利得は次のようである。
A=V190/Vin=-g*R*R2/ΔR2      …(12)
【００３８】
増幅器１００の利得Ａは、入力信号１７０が変化しても一定を保つ。従って、増幅器１００の利得は、入力電圧Ｖｉｎに依存せず、それは、高い電源弁別比(power supply rejection ratio)を保証する。
【００３９】
式（９）によれば、フルブリッジ回路１６０のスイッチング周波数は次のようである。
fsw=1/(T1+T2)=1/((-C230*A130/I122)+(C230*A130/I122’))      …(13)
式（２）および（３）を式（１３）に代入すると、スイッチング周波数は次のようになる。
fsw=(VDC２*ΔR2２-g２*R２*Vin２*R2２)/(C230*A130(R2２-ΔR2２)*2*VDC*ΔR2)    …(14)
式（８）を式（１４）に代入すると、スイッチング周波数は次のようになる。
fsw=R1*ΔR2/(2*C230*ΔR1*(R2２-ΔR2２))-g２*R２*Vin２*R2２*R1/(2*C230*ΔR1*VDC２*ΔR2２*(R2２-ΔR2２))               …(15)
仮に、Ｋ１＝Ｒ１＊ΔＲ２／（２＊Ｃ２３０＊ΔＲ１＊（Ｒ２２−ΔＲ２２））とし、且つ、Ｋ２＝ｇ２＊Ｒ２＊Ｒ２２＊Ｒ１／（２＊Ｃ２３０＊ΔＲ１＊ΔＲ２２＊（Ｒ２２−ΔＲ２２））とすれば、式（１５）は次のようになる。
fsw=K1-K2*(Vin/VDC)２  …(16)
【００４０】
当然のことながら、Ｋ１およびＫ２は一定である。スイッチング周波数ｆｓｗのみが入力電圧Ｖｉｎ及び電源電圧ＶＤＣに関連する。このように、スイッチング周波数ｆｓｗは、入力信号がゼロのときに一定を維持する。
【００４１】
従って、本発明は、高い電源弁別比を有する低歪のＤ級増幅器を提供する。このＤ級増幅器の利得は入力信号に依存しない。加えて、本発明においては、発振器およびランプ発生器を必要としない。加えて、本発明は、また、オーディオ信号を入力するための低歪のＤ級増幅器と、上記低歪のＤ級増幅器に接続されて上記オーディオ信号を可聴音に変換するためのスピーカとから構成されたオーディオシステムを提供する。
【００４２】
上述の説明と図面は、本発明の好ましい実施例を表し、添付の特許請求の範囲に記載されたような本発明の要旨と精神を逸脱することなく、種々の付加、変形、置換がなされることが理解される。当業者であれば、本発明が、本発明の実施において使用される形式、構成、配置、割合、材料、要素、構成要素およびその他の多くの変形を用いて使用されることが理解でき、それらは、特に、本発明の要旨を逸脱することなく、特定の環境および作動要件(operative requirements)に適合される。従って、上述の実施形態は、全ての点で例示的なものであって制限的なものではなく、本発明の範囲は、添付の特許請求の範囲と、それらの正当な均等物によって示され、上述の記述に限定されない。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による低歪のＤ級増幅器のブロック図を示す図である。
【図２】本発明の一実施形態によるラウドスピーカに接続された図１における低歪の増幅器の詳細な回路図である。
【図３】本発明の一実施形態によるランプ信号とヒステリシス信号の波形を示す図である。
【符号の説明】
【００４４】
１００  低歪のＤ級増幅器
１０１  変換段
１０２  統合段
１０３  比較段
１６０  出力段
１８０  増幅段
【図１】
0004795284.tif 000002
【図２】
0004795284.tif 000003
【図３】
0004795284.tif 000004