(57)【特許請求の範囲】
【請求項１】
発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザであって、
前記発振周波数帯域ごとに前記発振制御回路へのバイアス電流を増減させる差分バイアス信号を出力する差分バイアス部と、
発振周波数が、前記発振周波数帯域に応じた所定値を超えたことを検出する帯域限界検出部と、
前記帯域限界検出部による検出に応じて前記発振周波数帯域を切り替える過渡期間において、前記差分バイアス部が出力する前記差分バイアス信号を漸次遷移させる制御を行なう過渡制御部とを備え、
前記差分バイアス部は、
前記差分バイアス信号を生成する差分バイアス源と、
前記差分バイアス源を出力に接続する出力トランジスタと、
前記出力トランジスタを導通／非導通の２状態に制御する第１ドライバ回路とを備え、
前記過渡制御部は、
前記出力トランジスタが前記２状態の間において、前記出力トランジスタに流れる電流量を段階的に制御する第２ドライバ回路
を備えることを特徴とする周波数シンセサイザ。
【請求項２】
前記発振周波数の遷移幅が所定幅を越えたことを検出する遷移限界検出部を備え、
前記遷移限界検出部による検出に応じて、前記過渡制御部による前記差分バイアス信号の漸次遷移を一時停止することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項３】
前記帯域限界検出部による検出に応じて、前記発振周波数帯域を切り替える切替手続きを指令するシーケンス部を備え、
前記切替手続きは、
前記差分バイアス信号を生成する前記差分バイアス部を選択するステップと、
選択された前記差分バイアス部の前記差分バイアス信号の遷移方向に応じて、前記過渡制御部を初期化するステップと、
選択された前記差分バイアス部の制御を、該差分バイアス部による定常制御から、前記過渡制御部による過渡制御に切り替えるステップと、
動作切り替えの完了に応じて、前記過渡制御部による過渡制御から、前記差分バイアス部による定常制御に切り替えるステップとを有することを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項４】
前記差分バイアス部の動作切り替えの過渡期間において、
前記第１ドライバ回路は、前記出力トランジスタを、前記差分バイアス信号の非出力状態とすると共に、
前記第２ドライバ回路は、前記出力トランジスタを、前記差分バイアス信号の出力状態とすることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項５】
前記発振周波数帯域の切り替えが３段階以上可能であって、互いに隣接する前記発振周波数帯域に対応する前記差分バイアス部を備え、
前記過渡制御部は、
前記第２ドライバ回路を、切り替える前記発振周波数帯域に対応する前記差分バイアス部に接続する選択回路を備えることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項６】
前記帯域限界検出部は、
前記発振周波数の遷移方向を検出する第１検出回路と、
前記発振周波数が前記発振周波数帯域における上限値を越えていることを検出する第２検出回路、または／および前記発振周波数が前記発振周波数帯域における下限値を越えていることを検出する第３検出回路とを備え、
前記発振周波数は、前記第１検出回路による周波数増加の検出、且つ前記第２検出回路による周波数が上限値より大なることの検出、または／および前記第１検出回路による周波数減少の検出、且つ前記第３検出回路による周波数が下限値より小なることの検出により、限界値を越えて遷移したことが検出されることを特徴とする請求項１に記載の周波数シンセサイザ。
【請求項７】
基準信号と出力信号との間の位相を比較する位相比較器を備え、
前記遷移限界検出部は、
前記位相比較器による先行の比較結果を格納する格納部と、
前記格納部に格納されている先行の比較結果に前記所定値として上限遷移値または／および下限遷移値を加減した値と、前記位相比較器による比較結果とを比較する比較器とを
備えることを特徴とする請求項２に記載の周波数シンセサイザ。
【請求項８】
発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザの発振制御方法であって、
発振周波数が、前記発振周波数帯域に応じた所定値を超えたことを検出するステップと、
前記帯域を検出するステップに応じて前記発振周波数帯域を切り替えるために、前記発振周波数帯域に対応する前記発振制御回路へのバイアス電流の差である差分バイアス信号の経路上のインピーダンスを漸次遷移するステップと
を有することを特徴とする周波数シンセサイザの発振制御方法。
【請求項９】
前記発振周波数の遷移幅が所定幅を越えたことを検出するステップを有し、
前記遷移を検出するステップに応じて、前記漸次遷移のステップを一時停止することを特徴とする請求項８に記載の周波数シンセサイザの発振制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザとその発振制御方法に関するものであり、特に、発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザ、および周波数シンセサイザの発振制御方法に関するものである。
【背景技術】
【０００２】
ＤＶＤやその他の光ディスク等の記録メディアを連続的にアクセスする場合、ディスク上のアクセス位置に応じて、サンプリングされる同期信号等の基準信号の発振周波数が変化する場合がある。データの記録密度がディスクの内周側と外周側とで異なっており、同一の回転数でディスクが回転する場合に、内周側と外周側とでデータの転送レートが異なるためである。このような基準信号における発振周波数の連続変化に追従する周波数シンセサイザとして、広い周波数範囲で安定して発振制御が行なわれる特許文献１に例示される技術が提案されている。
【０００３】
特許文献１に開示されているＰＬＬ回路では、図７に示すように、定電流回路１０７と電流制御発振回路（ＩＣＯ回路）１０８とにより電圧制御発振回路（ＶＣＯ回路）が構成されている。定電流回路１０７は図８に示すとおりである。抵抗１１６〜１２０は、それぞれ異なる抵抗値Ｒ５〜Ｒ１を有し、信号ＳＷ１〜ＳＷ５により、ＭＯＳトランジスタ１１１〜１１５の何れか一つがオン状態となる。定電流回路１０７では、オン状態となるＭＯＳトランジスタに応じて異なるレンジの電流が流れる。
【０００４】
図９にＶＣＴＲＬ電圧対ＶＣＯ回路周波数特性を示す。信号ＳＷ１〜ＳＷ５ごとに定電流回路１０７に流れる電流のレンジを離散的に変化させることにより、隣接するＶＣＴＲＬ電圧対ＶＣＯ回路周波数の特性間に重なり領域を有した上で、個々の特性傾きを小さく抑えながら広い周波数範囲での発振制御を可能とするものである。個々の特性曲線の傾きを小さく抑えることで、入力されるＶＣＴＲＬ電圧に対する発振周波数の安定を図ると共に、電流レンジを変化させることで広い周波数特性への対応を図るものである。
【０００５】
【特許文献１】特開平１１−２２０３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、基準信号の発振周波数は、図９に示す周波数特性曲線をまたがって遷移することも考えられる。特許文献１においては、信号ＳＷ１〜ＳＷ５が切り替わり、ＭＯＳトランジスタ１１１〜１１５のうちオン状態とされるトランジスタが切り替わって、電流レンジが切り替わることとなる。
【０００７】
電流レンジの切り替わりは、ＶＣＴＲＬ電圧の上限値から一つ上に隣接する特性曲線のＶＣＲＬ電圧下限値に遷移すること、またはＶＣＴＲＬ電圧の下限値から一つ下に隣接する特性曲線のＶＣＲＬ電圧上限値に遷移することにより行なわれる。何れの場合も、電流レンジの切り替わりの前後でＶＣＴＲＬ電圧が大きく変化することとなる。特許文献１に開示されているＶＣＯ回路を使用してＰＬＬ回路を構成する場合、ＶＣＴＲＬ電圧の変化に伴い一時的にロック状態をはずれたＰＬＬ回路が変化後のＶＣＴＲＬ電圧に応じたロック状態に安定するまでには、時間を要することも考えられる。この間、メディアへのアクセスを中断せざるを得ないおそれがあり問題である。
【０００８】
また、こうした不都合を回避するためには、ＰＬＬ回路を複数備えておき、互いに隣接する電流レンジに発振制御回路を設定しておくことも考えられる。特性曲線を越える周波数特性変動に対してＰＬＬ回路の選択を切り替えて対応すれば、切り替え時間を要することなく基準信号の発振周波数の遷移に追従することは可能ではある。しかしながら、この場合には、回路の占有面積、および消費電流が多大なものとなってしまうおそれがあり問題である。また、ＰＬＬ回路間の干渉により発振信号が不安定になる等、発振特性の劣化を招来してしまう場合もあり問題である。
【０００９】
本発明は前記背景技術に鑑みなされたものであり、ロック状態を維持したまま発振周波数帯域の切り替え動作が可能な周波数シンセサイザを、小規模で低消費電流な回路構成で実現することができる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１０】
目的を達成するために、本発明に係る周波数シンセサイザは、発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザであって、発振周波数帯域ごとに発振制御回路へのバイアス電流を増減させる差分バイアス信号を出力する差分バイアス部と、発振周波数が、発振周波数帯域に応じた所定値を超えたことを検出する帯域限界検出部と、帯域限界検出部による検出に応じて発振周波数帯域を切り替える過渡期間において、差分バイアス部が出力する差分バイアス信号を漸次遷移させる制御を行なう過渡制御部とを備え、差分バイアス部は、差分バイアス信号を生成する差分バイアス源と、差分バイアス源を出力に接続する出力トランジスタと、出力トランジスタを導通／非導通の２状態に制御する第１ドライバ回路とを備え、過渡制御部は、出力トランジスタが２状態の間において、出力トランジスタに流れる電流量を段階的に制御する第２ドライバ回路を備えることを特徴とする。
【００１１】
本発明の周波数シンセサイザでは、差分バイアス部により、発振周波数帯域ごとに発振制御回路へのバイアス電流を増減させる差分バイアス信号を出力することにより、発振制御回路の発振周波数帯域を切り替えることが可能である。帯域限界検出部により、発振周波数が発振周波数帯域に応じた所定値を超えたことが検出されると、差分バイアス部の動作切り替えが開始される。その過渡期間において、過渡制御部は、差分バイアス部に対して、差分バイアス信号を漸次遷移させる制御を行なう。
【００１２】
また、本発明に係る周波数シンセサイザの発振制御方法は、発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザの発振制御方法であって、発振周波数が、発振周波数帯域に応じた所定値を超えたことを検出するステップと、帯域を検出するステップに応じて発振周波数帯域を切り替えるために、発振周波数帯域に対応する発振制御回路へのバイアス電流の差である差分バイアス信号の経路上のインピーダンスを漸次遷移するステップとを有することを特徴とする。
【００１３】
本発明の周波数シンセサイザの発振制御方法では、発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザに対して、発振周波数が発振周波数帯域に応じた所定値を超えたことを検出すると、発振周波数帯域を切り替えるために、発振周波数帯域に対応する発振制御回路へのバイアス電流の差である差分バイアス信号を漸次遷移する。
【００１４】
これにより、発振周波数帯域の違い応じて発振制御回路に必要なバイアス信号の差である差分バイアス信号を差分バイアス部が生成する際、差分バイアス部を過渡的に制御することができる。バイアス信号が漸次遷移し段階的に信号値が変化して、発振周波数帯域を段階的に漸次変化させることができる。
【００１５】
発振周波数帯域の切り替えを段階的、連続的に行なうことができる。発振周波数帯域の切り替わりの過渡期間において、発振周波数帯域が不連続に切り替わって周波数シンセサイザがロック状態から外れてしまう状態を抑制することができる。発振周波数帯域が切り替わる過渡期間においてもロック状態を維持することができる。
【００１６】
発振周波数帯域の切り替えの過渡期間においてもロック状態の維持が可能な周波数シンセサイザを、冗長な回路構成とすることなく実現することができる。小規模な回路構成であって低消費電流動作が可能であり、更に、過渡期間および定常状態を問わず発振周波数の安定した出力信号を出力することができる。
【発明の効果】
【００１７】
本発明によれば、発振制御に必要となるバイアス信号を段階的に供給することにより、ロック状態を維持したまま発振周波数帯域の切り替え動作が可能な周波数シンセサイザを、小規模であって低消費電流な回路構成で実現する周波数シンセサイザ、および周波数シンセサイザの発振制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の周波数シンセサイザについて具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。
【００１９】
図１は、本発明にかかる周波数シンセサイザ１の発明原理を示す原理図である。周波数シンセサイザ１は、入力される参照クロックＲｅｆＣＬＫの周波数が変化する際に、出力クロックＯｕｔＣＬＫの周波数が所定の周波数帯域内であるか否かを検出し、含まれない場合に、発振制御回路の発振特性を連続に変化させて発振周波数帯域の切り替えを行なう。
【００２０】
周波数シンセサイザ１は、発振周波数帯域ｆｂの切り替えが可能な発振制御回路２と、発振周波数帯域ｆｂの違いによる発振制御回路２へのバイアス信号ＩＢの差を、差分バイアス信号ΔＩＢとして生成する差分バイアス部５と、を備えている。また、出力クロックＯｕｔＣＬＫの発振周波数ｆｏが、周波数帯域ｆｂに応じた所定値を超えたことを検出する帯域限界検出部３と、帯域限界検出部３による検出に応じて、前記バイアス部が制御される過渡期間において、差分バイアス部５から出力されるバイアス信号ＩＢを漸次遷移する制御を行う過渡制御部４とを備えている。
【００２１】
発振制御回路２は、位相比較器２０と、ＩＤＡＣ２１と、ＩＣＯ２２と、１／Ｍ分周器２３とを備えている。位相比較器２０では、参照クロックＲｅｆＣＬＫおよび１／Ｍ分周器２３から出力される内部クロックＩＣＬＫの位相が比較され、その位相差に応じたデジタルコードである位相差値ＰｈＣｍｐが出力される。
【００２２】
ＩＤＡＣ２１では、位相差値ＰｈＣｍｐに応じたバイアス電流ＩＣが出力される。ＩＣＯ２２では、バイアス電流ＩＣおよび差分バイアス部５からのバイアス信号ＩＢに応じた発振周波数の出力クロックＯｕｔＣＬＫが出力される。１／Ｍ分周器２３では、出力クロックＯｕｔＣＬＫが１／Ｍ分周される。
【００２３】
これにより、発振制御回路２では、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）により、参照クロックＲｅｆＣＬＫの入力周波数ｆｉのＭ倍の発振周波数ｆｏである出力クロックＯｕｔＣＬＫが出力されることとなる。なお、バイアス信号ＩＢは、発振制御回路２の発振周波数帯域ｆｂを切り替えるために差分バイアス部５から入力されている。
【００２４】
本発明の周波数シンセサイザ１では、差分バイアス部５により、発振周波数帯域の違いによる発振制御回路へのバイアス信号ＩＢの差を差分バイアス信号ΔＩＢとして生成することにより、発振制御回路２の発振周波数帯域ｆｂを切り替えることが可能である。帯域限界検出部３により、発振周波数ｆｏが発振周波数帯域ｆｂに応じた所定値を越えたことが検出されると、差分バイアス部５の動作切り替えが開始される。その過渡期間において、過渡制御部４は、差分バイアス部５から出力されるバイアス信号ＩＢを漸次遷移する制御を行なう。
【００２５】
これにより、発振周波数帯域ｆｂの違いに応じて発振制御回路２に必要なバイアス信号ＩＢの差である差分バイアス信号ΔＩＢを差分バイアス部５が生成する際、差分バイアス部５を過渡的に制御することができる。バイアス信号が漸次遷移する制御がなされることによって、発振周波数帯域ｆｂを漸次変化させることができる。
【００２６】
次いで、本発明の実施形態にかかる周波数シンセサイザ１Ａについて図２乃至図６を参照して説明する。図２は、実施形態にかかる周波数シンセサイザの構成を示す機能ブロック図である。周波数シンセサイザ１Ａは、発振制御回路２と、帯域限界検出部３と、過渡制御部４と、差分バイアス部５と、平均化回路６と、遷移限界検出部７と、シーケンス部８とを備えている。
【００２７】
平均化回路６では、位相差値ＰｈＣｍｐの出力コードが平均化された値である位相差平均値ＰｈＣｍｐＡｖが出力される。具体的には、位相差平均値ＰｈＣｍｐＡｖは、位相差値ＰｈＣｍｐが数回サンプリングされて累積され、その累積値がサンプリング回数で除されて得られる、いわゆる位相差値ＰｈＣｍｐの移動平均値である。この位相差平均値ＰｈＣｍｐＡｖは、平均化回路６において、次の位相差値ＰｈＣｍｐがサンプリングされるまで保持される。
【００２８】
帯域限界検出部３では、位相差平均値ＰｈＣｍｐＡｖが予め設定される上限値Ｕｐｐｅｒおよび下限値Ｌｏｗｅｒと比較される。その結果、位相差平均値ＰｈＣｍｐＡｖが上限値Ｕｐｐｅｒを超える場合には上限検知信号Ｏｖｅｒが出力され、位相差平均値ＰｈＣｍｐＡｖが下限値Ｌｏｗｅｒを下回る場合には下限検知信号Ｕｎｄｅｒが出力される。
【００２９】
図３に示すように帯域限界検出部３は、初期値Ｓｔａｒｔを格納する初期値格納部３０と、位相差平均値ＰｈＣｍｐＡｖを初期値Ｓｔａｒｔと比較する比較器３３とを備えている。初期値Ｓｔａｒｔには、始動直後または発振周波数帯域ｆｂの切り替え直後において、発振制御回路２のＰＬＬがロックしている場合の位相差平均値ＰｈＣｍｐＡｖが格納される。
【００３０】
比較器３３では、位相差平均値ＰｈＣｍｐＡｖの値が、初期値Ｓｔａｒｔを上回る場合にはハイレベルが出力され、初期値Ｓｔａｒｔを下回る場合にはローレベルが出力される。これにより、比較器３３では、始動直後または発振周波数帯域ｆｂの切り替え直後の位相差平均値ＰｈＣｍｐＡｖに対して、正方向に変化しているのか、または、負方向に変化しているのかが検出されることとなる。
【００３１】
また、帯域限界検出部３は、上限値Ｕｐｐｅｒを格納する上限値格納部３１と、下限値Ｌｏｗｅｒを格納する下限値格納部３２と、位相差平均値ＰｈＣｍｐＡｖを上限値Ｕｐｐｅｒと比較する比較器３４と、位相差平均値ＰｈＣｍｐＡｖを下限値Ｌｏｗｅｒと比較する比較器３５とを備えている。
【００３２】
比較器３４では、位相差平均値ＰｈＣｍｐＡｖが上限値Ｕｐｐｅｒを上回る場合にはハイレベルが出力される。また、比較器３５では、位相差平均値ＰｈＣｍｐＡｖが下限値Ｌｏｗｅｒを下回る場合にはローレベルが出力される。なお、上限値Ｕｐｐｅｒおよび下限値Ｌｏｗｅｒは周波数シンセサイザ１Ａの始動前に、図示しないＣＰＵにより、発振制御回路２の特性に応じて予め設定される固定値である。
【００３３】
さらに、帯域限界検出部３は、ゲート回路３６，３７と、フラグ出力回路３８，３９とを備えている。ゲート回路３６では、一端が比較器３３の出力に、他端が比較器３４の出力に接続されており、比較器３３の出力および比較器３４の出力が共にハイレベルである場合に、ハイレベルが出力される。すなわち、位相差平均値ＰｈＣｍｐＡｖの変化が正方向であり、位相差平均値ＰｈＣｍｐＡｖが上限値Ｕｐｐｅｒを越える場合にハイレベルが出力されることとなる。フラグ出力回路３８では、ゲート回路３６の出力が所定時間ハイレベルである場合に、上限検知信号Ｏｖｅｒが出力される。
【００３４】
ゲート回路３７では、一端が比較器３３の出力に、他端が比較器３５の出力に接続されており、比較器３３の出力および比較器３５の出力が共にローレベルである場合に、ハイレベルが出力される。すなわち、位相差平均値ＰｈＣｍｐＡｖの変化が負方向であり、位相差平均値ＰｈＣｍｐＡｖが下限値Ｌｏｗｅｒを越える場合にハイレベルが出力されることとなる。フラグ出力回路３９では、ゲート回路３７の出力が所定時間ハイレベルである場合に、下限検知信号Ｕｎｄｅｒが出力される。
【００３５】
次いで、遷移限界検出部７について説明する。遷移限界検出部７では、発振制御回路２における発振周波数ｆｏの遷移が所定値を越えるか否かが検出される。発振周波数ｆｏの遷移が所定値を越える場合には、ホールド信号Ｈｏｌｄが出力される。
【００３６】
遷移限界検出部７は、図３に示すように、正オフセット値ＵｐＯｆｓｔを格納する正オフセット値格納部７０と、負オフセット値ＬｏＯｆｓｔを格納する負オフセット値格納部７１と、位相差平均値ＰｈＣｍｐＡｖに正オフセット値ＵｐＯｆｓｔを加算する加算器７２と、位相差平均値ＰｈＣｍｐＡｖから負オフセット値ＬｏＯｆｓｔを減算する減算器７３とを備えている。
【００３７】
また、遷移限界検出部７は、加算器７２の出力および位相差値ＰｈＣｍｐを比較する比較器７４と、減算器７３の出力および位相差値ＰｈＣｍｐを比較する比較器７５と、比較器７４および比較器７５を入力とするゲート回路７６と、停止信号発生部７７とを備えている。
【００３８】
比較器７４では、位相差値ＰｈＣｍｐが加算器７２の出力を上回るとハイレベルが出力される。比較器７５では、位相差値ＰｈＣｍｐが減算器７３の出力を下回るとローレベルが出力される。ゲート回路７６では、比較器７４の出力がハイレベルまたは比較器７５の出力がローレベルの場合にハイレベルが出力される。停止信号発生部７７では、ゲート回路７６の出力が所定時間ハイレベルの場合にホールド信号Ｈｏｌｄにハイレベルが出力される。
【００３９】
次いで、過渡制御部４について説明する。過渡制御部４は、シーケンス部８の制御に応じて、過渡制御信号ＣＴＬを出力する。また、遷移限界検出部７からのホールド信号Ｈｏｌｄが出力されると過渡制御信号ＣＴＬの過渡制御を一時的にホールドする。
【００４０】
過渡制御部４は、過渡制御信号ＣＴＬを生成する過渡制御信号生成部４Ａ（図３参照）と、過渡制御信号ＣＴＬを差分バイアス部５の各差分バイアス回路に選択出力するセレクタ４Ｂ（図４参照）とを備えている。
【００４１】
過渡制御信号生成部４Ａは、図３に示すように、遅延素子４０と、ゲート回路４１，４２，４３と、定電流源４４，４７と、Ｐ型トランジスタ４５と、Ｎ型トランジスタ４６と、コンデンサ４８とを備えている。ゲート回路４１には、シーケンス部８からの更新イネーブル信号ＵＥＮと、システムクロック信号ＳｙｓＣｌｋの反転信号と、遅延素子４０の出力と、ホールド信号Ｈｏｌｄの反転信号が入力されている。ゲート回路４１では、更新イネーブル信号ＵＥＮがハイレベルおよびホールド信号Ｈｏｌｄがローレベルの場合には、システムクロック信号ＳｙｓＣｌｋの立ち上がりエッジごとに遅延素子４０のディレイ値をパルス幅とする正パルス信号が出力される。
【００４２】
ゲート回路４２には、シーケンス部８からのアップダウン制御信号ＵＤと、リセット信号ＲＳＴと、ゲート回路４１の出力が入力されている。アップダウン制御信号ＵＤがローレベルであり、リセット信号ＲＳＴがローレベルの場合には、ゲート回路４１からの正パルス信号が反転されて、ドライブ信号Ａｕｐに負パルス信号が出力される。また、アップダウン制御信号ＵＤがローレベルであり、リセット信号ＲＳＴがハイレベルの場合には、ドライブ信号Ａｕｐにローレベルが出力される。その他の場合には、ドライブ信号Ａｕｐにハイレベルが出力される。
【００４３】
ゲート回路４３には、シーケンス部８からのアップダウン制御信号ＵＤと、リセット信号ＲＳＴと、ゲート回路４１の出力が入力されている。アップダウン制御信号ＵＤがハイレベルであり、リセット信号ＲＳＴがローレベルの場合には、ゲート回路４１からの正パルス信号が、ドライブ信号Ａｄｎに出力される。また、アップダウン制御信号ＵＤがハイレベルであり、リセット信号ＲＳＴがハイレベルの場合には、ドライブ信号Ａｄｎにハイレベルが出力される。その他の場合には、ドライブ信号Ａｄｎにローレベルが出力される。
【００４４】
Ｐ型トランジスタ４５では、ゲートにドライブ信号Ａｕｐが入力される。ドライブ信号Ａｕｐがローレベルの場合には、Ｐ型トランジスタ４５を介して、定電流源４４からの電流により、コンデンサ４８が充電される。Ｎ型トランジスタ４６では、ゲートにドライブ信号Ａｄｎが入力される。ドライブ信号Ａｄｎがハイレベルの場合には、Ｎ型トランジスタ４６を介して、定電流源４７への電流により、コンデンサ４８が放電される。過渡制御信号ＣＴＬの電位は、コンデンサ４８に蓄電された電荷の量により決定される。従って、上述したコンデンサ４８に対する充放電の制御により、過渡制御信号ＣＴＬの電位を制御することが出来る。
【００４５】
セレクタ４Ｂは、図４に示すように、過渡制御信号ＣＴＬを、シーケンス部８からの選択信号ＳＷＯＮＡ〜ＳＷＯＮＤに応じて、過渡制御信号ＣＴＬＡ〜ＣＴＬＤに出力する。具体的には選択信号ＳＷＯＮＡ〜ＳＷＯＮＤにハイレベルが入力されると、対応する過渡制御信号ＣＴＬＡ〜ＣＴＬＤに過渡制御信号ＣＴＬが伝達されることとなる。
【００４６】
次いで、差分バイアス部５について説明する。差分バイアス部５は図４に示すように差分バイアス回路５１〜５４と、ＩＤＡＣＢ５５と、を備えている。差分バイアス部５では、ＩＤＡＣＢ５５からの電流出力に、差分バイアス回路５１〜５４からの出力電流値が加えられて、バイアス信号ＩＢが出力される。
【００４７】
差分バイアス回路５１〜５４はそれぞれ同じ回路で構成されている。従って、その詳細について、差分バイアス回路５１のみについて説明し、差分バイアス回路５２〜５４についてはその詳細な説明を省略する。
【００４８】
差分バイアス回路５１は、Ｐ型トランジスタ５１０と、Ｎ型トランジスタ５１１と、定電流源５１２と、Ｐ型トランジスタ５１３とを備えている。Ｐ型トランジスタ５１０では、ゲートが制御信号ＨＣＬＡに、ソースが電源電位に、ドレインが過渡制御信号ＣＴＬＡに接続されている。また、Ｎ型トランジスタ５１１では、ゲートが制御信号ＬＣＬＡに、ソースが接地電位に、ドレインが過渡制御信号ＣＴＬＡに接続されている。差分バイアス信号ΔＩＢが出力される定電流源５１２では、高電圧側端子が電源電位に接続され、出力側端子がＰ型トランジスタ５１３のソースに接続されている。Ｐ型トランジスタ５１３では、ゲートが過渡制御信号ＣＴＬＡに接続され、ドレインはＩＤＡＣＢ５５に接続されている。
【００４９】
過渡制御信号ＣＴＬＡが出力されない状態（ハイインピーダンス状態）の場合において、制御信号ＨＣＬＡおよび制御信号ＬＣＬＡが共にローレベルであると、Ｐ型トランジス
タ５１３のゲートにハイレベルが印加され、Ｐ型トランジスタ５１３は非導通状態となる。これにより、バイアス信号ＩＢには、差分バイアス信号ΔＩＢが加えられない。一方、制御信号ＨＣＬＡおよび制御信号ＬＣＬＡが共にハイレベルであると、Ｐ型トランジスタ５１３のゲートにローレベルが印加され、Ｐ型トランジスタ５１３は導通状態となる。これにより、バイアス信号ＩＢに差分バイアス信号ΔＩＢが加えられることとなる。
【００５０】
また、制御信号ＨＣＬＡがハイレベルおよびＬＣＬＡがローレベルの場合には、Ｐ型トランジスタ５１３がバイアス制御されることとなり、過渡制御信号ＣＴＬＡに応じた電流がバイアス信号ＩＢに加えられることとなる。
【００５１】
ここで、差分バイアス信号ΔＩＢは、バイアス信号ＩＢを加えた場合のＩＣＯ２２の発振周波数の上限値と、バイアス信号ＩＢ＋差分バイアス信号ΔＩＢを加えた場合のＩＣＯ２２の発振周波数帯域の下限値がオーバーラップする関係にされている。ＩＤＡＣＢ５５から出力されるバイアス信号ＩＢの場合のＩＣＯ２２の発振周波数帯域ｆｂをＮ−２とするとき、差分バイアス回路５１〜５４からそれぞれ差分バイアス信号ΔＩＢの出力を調整することで、発振周波数帯域ｆｂをＮ−２〜Ｎ＋２に設定することが可能となる。また、例えば、Ｎ−２からＮ＋１に切り替える際には、過渡制御信号ＣＴＬｘ（ｘ＝Ａ〜Ｄ）はローレベルからハイレベルに漸次変化されて入力される。これにより、発振周波数帯域ｆｂが連続的に切り替わって、周波数シンセサイザ１Ａがロック状態から外れてしまうことを抑制することができる。
【００５２】
次いで、シーケンス部８について図５を参照して説明する。図５はシーケンス部８の動作を示す状態遷移図である。
まず、ステートＳ０はＩＣＯ２２がＮ−２の発振周波数帯域ｆｂで動作するアイドル状態である。なお、周波数シンセサイザ１Ａにおいて、発振周波数帯域ｆｂを設定するのに当り、ステートＳＡにおいて、ＩＤＡＣＢ５５がＩＣＯ２２の発振周波数帯域ｆｂがＮ−２となるように設定され、シーケンス部８における一連の動作シーケンスが初期化される。すなわち、選択制御信号ＳＷＯＮｘ、制御信号ＨＣＬｘ、制御信号ＬＣＬｘ、更新イネーブル信号ＵＥＮ、リセット信号ＲＳＴ、および、アップダウン制御信号ＵＤがすべてローレベルにされる。外部から発振周波数帯域ｆｂの移行指令が入力されると、ステートＳ１に移行する。
【００５３】
ステートＳ１において、バイアス信号ＩＢを漸次変化させる差分バイアス部５ｘ（ｘ＝１〜４）が選択される。本例では、以後、選択された差分バイアス部５ｘが差分バイアス回路５１である場合について説明する。次いで、ステートＳ２に移行する。
【００５４】
ステートＳ２において、過渡制御信号ＣＴＬが初期化される。選択された差分バイアス部５１のＰ型トランジスタ５１３のゲート電圧ＶＧＡと同じレベルに初期化される。例えば、ゲート電圧ＶＧＡがハイレベルの場合には、アップダウン制御信号ＵＤにローレベルが、および、リセット信号ＲＳＴにハイレベルが出力されて、過渡制御信号ＣＴＬはハイレベルにされ、ゲート電圧ＶＧＡがローレベルの場合には、アップダウン制御信号ＵＤがハイレベルおよびリセット信号ＲＳＴにハイレベルが出力されて、過渡制御信号ＣＴＬにローレベルが出力される。次いで、ステートＳ３に移行する。
【００５５】
ステートＳ３において、過渡制御部４から出力される過渡制御信号ＣＴＬが選択された差分バイアス部５１に接続される。具体的には、選択制御信号ＳＷＯＮＡがハイレベルに遷移して、過渡制御信号ＣＴＬのレベルが過渡制御信号ＣＴＬＡに伝達される。次いで、ステートＳ４に移行する。
【００５６】
ステートＳ４において、Ｐ型トランジスタ５１０またはＮ型トランジスタ５１１のいずれかが導通するクランプ状態が解除される。具体的には、制御信号ＨＣＬＡがハイレベルおよび制御信号ＬＣＬＡがローレベルにされる。次いで、ステートＳ５に移行する。
【００５７】
ステートＳ５において、過渡制御信号ＣＴＬの過渡制御がなされる。具体的には更新イネーブル信号ＵＥＮがハイレベル、リセット信号ＲＳＴがローレベル、アップダウン制御信号ＵＤが過渡制御の電圧レベルの変化方向に応じて出力される。過渡制御信号ＣＴＬの初期値がハイレベルの場合には、アップダウン制御信号ＵＤはハイレベルとなり、ドライブ信号Ａｄｎからの正パルス信号により、コンデンサ４８が放電されていき、過渡制御信号ＣＴＬの電位が徐々に降下する。一方、過渡制御信号ＣＴＬの初期値がローレベルの場合には、アップダウン制御信号ＵＤは、ローレベルとなり、ドライブ信号Ａｕｐからの負パルス信号により、コンデンサ４８が充電されていき、過渡制御信号ＣＴＬの電位が徐々に上昇する。なお、いずれの場合もホールド信号Ｈｏｌｄが入力される場合には、ドライブ信号Ａｕｐまたはドライブ信号Ａｄｎからのパルス信号が一時的に停止される。従って、過渡制御信号ＣＴＬの電位の変化も一時的に停止することとなる。過渡制御信号ＣＴＬの電位が初期値と反対極性の電位に達した場合にステートＳ６に移行する。
【００５８】
ステートＳ６において、Ｐ型トランジスタ５１０またはＮ型トランジスタ５１１のいずれかがクランプ状態にされる。具体的には、ゲート電圧ＶＧＡの過渡制御の最終電位と同電位になるように制御され、過渡制御後のゲート電圧ＶＧＡがハイレベルの場合には、制御信号ＨＣＬＡがローレベルにされてＰ型トランジスタ５１０がクリップ状態にされ、ローレベルの場合には、制御信号ＬＣＬＡがハイレベルにされて、Ｎ型トランジスタ５１１がクリップ状態にされる。次いで、ステートＳ７に移行する。
【００５９】
ステートＳ７において、過渡制御部４から出力される過渡制御信号ＣＴＬが差分バイアス回路５１から切り離される。具体的には選択制御信号ＳＷＯＮＡがローレベルに遷移することにより、過渡制御信号ＣＴＬＡがハイインピーダンスにされる。以上により、一連の過渡制御が完了し、ステートＳ１に戻る。
【００６０】
次いで、図６を参照して、周波数シンセサイザ１Ａの動作について説明する。図６は、実施形態にかかる周波数シンセサイザ１Ａの動作を示すタイミング図である。
本動作タイミングは、参照クロックＲｅｆＣＬＫの入力周波数ｆｉが徐々に上昇していき、Ｎ−２の発振周波数帯域ｆｂの上限を超えるために、差分バイアス回路５１のＰ型トランジスタ５１３を導通する過渡制御を行う場合のものである。
【００６１】
タイミングチャートのうち、“ＣＰＵ”は、図示しないＣＰＵによる周波数シンセサイザ１Ａの動作状態を示し、“Ｓｔａｒｔ”は、周波数シンセサイザ１Ａの始動状態を示し、“Ｓｅｑ”は、シーケンス部８のステートを示している。
（１）において、ＣＰＵが周波数シンセサイザ１Ａの動作を有効にすることにより、シーケンス部８のステートがステートＳＡに移行し、ＩＤＡＣＢ５５およびシーケンス部８の状態が初期化される。
【００６２】
（２）において、ステートＳＡが完了するとステートＳ０に移行し周波数シンセサイザ１Ａはアイドル状態となり、さらに、（３）において、ＣＰＵからの命令や他のアクセス開始制御論理により、周波数シンセサイザ１Ａが始動され、シーケンス部８では、上限検知信号Ｏｖｅｒおよび下限検知信号Ｕｎｄｅｒが受信可能となる。
【００６３】
（４）において、参照クロックＲｅｆＣＬＫの入力周波数ｆｉの上昇に伴い、位相差平均値ＰｈＣｍｐＡｖが上昇し、上限値Ｕｐｐｅｒに達すると上限検知信号Ｏｖｅｒが出力される。すると、シーケンス部８のステートは、ステートＳ１に移行する。
（５）において、シーケンス部８がステートＳ１に移行すると、シーケンス部８は、過渡制御の対象を差分バイアス回路５１に決定し、ステートＳ２に移行する。
【００６４】
（６）において、シーケンス部８がステートＳ２に移行すると、シーケンス部８では、リセット信号ＲＳＴにハイレベル、アップダウン制御信号ＵＤにローレベルが出力され、ドライブ信号Ａｕｐにローレベルが出力される。これにより、コンデンサ４８は充電され、過渡制御信号ＣＴＬにはハイレベルが出力される。
【００６５】
（７）において、シーケンス部８がステートＳ３に移行すると、シーケンス部８では、選択制御信号ＳＷＯＮＡにハイレベルが出力され、過渡制御信号ＣＴＬが、過渡制御信号ＣＴＬＡを介して、ゲート電圧ＶＧＡに伝達される。
【００６６】
（８）において、シーケンス部８がステートＳ４に移行すると、シーケンス部８では、制御信号ＨＣＬＡにハイレベルが出力され、Ｐ型トランジスタ５１０のクリップ状態が解除される。また、リセット信号ＲＳＴにローレベルが出力され、ドライブ信号Ａｕｐがハイレベルとなる。これにより、コンデンサ４８への充電が停止するが、コンデンサ４８ではその電荷が保持され、過渡制御信号ＣＴＬは引き続きハイレベルを維持する。
【００６７】
（９）において、シーケンス部８がステートＳ５に移行すると、シーケンス部８では、更新イネーブル信号ＵＥＮおよびアップダウン制御信号ＵＤにハイレベルが出力され、ドライブ信号Ａｄｎには正パルス信号が出力されることとなる。これにより、コンデンサ４８は、間欠的に放電され、過渡制御信号ＣＴＬおよびゲート電圧ＶＧＡは徐々に降圧していく。これにより、バイアス信号ＩＢが徐々に増大し、発振周波数帯が高くなる事で、ロックすべき周波数で発振させる為の、ＩＤＡＣ２１の出力電流ＩＣが相対的に小さくなり、ＰｈＣｍｐＡｖも徐々に絶対値が小さくなっていく。
【００６８】
（１０）において、位相差値ＰｈＣｍｐの遷移量が大きくなり位相差平均値ＰｈＣｍｐＡｖに正オフセット値ＵｐＯｆｓｔを加算した値、または位相差平均値ＰｈＣｍｐＡｖから負オフセット値ＬｏＯｆｓｔを減算した値を超えるとホールド信号Ｈｏｌｄが出力され、ドライブ信号Ａｄｎの正パルス信号の出力が一時的に停止される。これにより、ゲート電圧ＶＧＡの電圧の下降が停止し、その電圧値が保持される。このように、位相差平均値ＰｈＣｍｐＡｖの遷移量を制限することにより、発振制御回路２のＰＬＬのロックが外れることを防止することができる。
【００６９】
（１１）において、位相差平均値ＰｈＣｍｐＡｖの遷移量の大きさが位相差平均値ＰｈＣｍｐＡｖに正オフセット値ＵｐＯｆｓｔを加算した値、または位相差平均値ＰｈＣｍｐＡｖから負オフセット値ＬｏＯｆｓｔを減算した値を下回った場合には、ホールド信号Ｈｏｌｄが解除され、再度、ドライブ信号Ａｄｎに正パルス信号が出力される。これにより、ゲート電圧ＶＧＡの電圧の下降が再開され、バイアス信号ＩＢが増大し始め、位相差平均値ＰｈＣｍｐＡｖの値が小さくなっていく。
【００７０】
（１２）において、ゲート電圧ＶＧＡがローレベルとなり、シーケンス部８がステートＳ６に移行すると、シーケンス部８では、制御信号ＬＣＬＡにハイレベルが出力され、Ｎ型トランジスタ５１１が導通し、ゲート電圧ＶＧＡは接地電位にクランプされる。これによりバイアス信号ＩＢには差分バイアス信号ΔＩＢが付加されて出力されることとなる。
【００７１】
（１３）において、シーケンス部８がステートＳ７に移行すると、シーケンス部８では、選択制御信号ＳＷＯＮＡにローレベルが出力され、過渡制御信号ＣＴＬのゲート電圧ＶＧＡへの伝達が遮断される。その後、（１４）において、シーケンス部８はステートＳ０に戻る。
【００７２】
以上詳細に説明したとおり、本実施形態に係る周波数シンセサイザ１Ａによれば、発振周波数帯域ｆｂの違い応じて発振制御回路２に必要なバイアス信号ＩＢの差である差分バイアス信号ΔＩＢを差分バイアス部５が生成する際、差分バイアス部５を過渡的に制御することができる。バイアス信号ＩＢが漸次遷移する制御がなされることによって、発振周波数帯域ｆｂを漸次変化させることができる。
【００７３】
発振周波数帯域ｆｂの切り替えを段階的、連続的に行なうことができる。発振周波数帯域ｆｂの切り替わりの過渡期間において、発振周波数帯域ｆｂが不連続に切り替わって周波数シンセサイザ１がロック状態から外れてしまう状態を抑制することができる。発振周波数帯域ｆｂが切り替わる過渡期間においてもロック状態を維持することができる。
【００７４】
発振周波数帯域ｆｂの切り替えの過渡期間においてもロック状態の維持が可能な周波数シンセサイザ１を、冗長な回路構成とすることなく実現することができる。小規模な回路構成であって低消費電流動作が可能であり、更に、過渡期間および定常状態を問わず発振周波数ｆｏの安定した出力信号を出力することができる。
【００７５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、シーケンス部８は、図５の状態遷移で制御されるハードウェアで構成される例について説明したが、本発明はこれに限定されるものではなく、シーケンス部８がＣＰＵやシーケンサなどを用いてソフトウェアにより制御される場合にも同様に適用することができることは言うまでもない。
【００７６】
なお、Ｐ型トランジスタ５１３は出力バッファ回路の一例、Ｐ型トランジスタ５１０およびＮ型トランジスタ５１１はドライバ回路の一例、過渡制御信号ＣＴＬは、多段階信号の一例、セレクタ４Ｂは選択回路の一例、コンデンサ４８は積分回路の一例、定電流源４４，４７、Ｐ型トランジスタ４５およびＮ型トランジスタ４６は充放電回路の一例、システムクロック信号ＳｙｓＣｌｋは周期信号の一例、である。また、初期値格納部３０および比較器３３は第１検出回路の一例、比較器３３は、第１比較器の一例、初期値格納部３０は第１格納部の一例、上限値格納部３１および比較器３４は第２検出回路の一例、比較器３４は第２比較器の一例、下限値格納部３２および比較器３５は第３検出回路の一例、比較器３５は第３比較器の一例、平均化回路６は第２格納部の一例、比較器７４，７５は第４比較部の一例である。
【００７７】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  発振周波数帯域の切り替えが可能な発振制御回路を備える周波数シンセサイザであって、
前記発振周波数帯域の違いによる前記発振制御回路へのバイアス信号の差を、差分バイアス信号として生成する差分バイアス部と、
前記発振周波数が、前記発振周波数帯域に応じた所定値を超えたことを検出する帯域限界検出部と、
前記帯域限界検出部による検出に応じて、前記差分バイアス部が制御される過渡期間において、前記差分バイアス部に対して、出力されるバイアス信号を漸次遷移する制御を行なう過渡制御部と
を備えることを特徴とする周波数シンセサイザ。
（付記２）  前記発振周波数の遷移幅が所定幅を越えたことを検出する遷移限界検出部を備え、
前記遷移限界検出部による検出に応じて、前記過渡制御部による前記バイアス信号の漸次遷移を一時停止することを特徴とする付記１に記載の周波数シンセサイザ。
（付記３）  前記帯域限界検出部による検出に応じて、前記発振周波数帯域を切り替える切替手続きを指令するシーケンス部を備え、
前記切替手続きは、
動作切り替えが行なわれる前記差分バイアス部を選択するステップと、
選択された前記差分バイアス部の動作切り替え方向に応じて、前記過渡制御部を初期化するステップと、
選択された前記差分バイアス部の制御を、該差分バイアス部による定常制御から、前記過渡制御部による過渡制御に切り替えるステップと、
動作切り替えの完了に応じて、前記過渡制御部による過渡制御から、前記差分バイアス部による定常制御に切り替えるステップとを有することを特徴とする付記１に記載の周波数シンセサイザ。
（付記４）  前記差分バイアス部は、
前記差分バイアス信号を出力する出力バッファ回路と、
前記出力バッファ回路を、前記差分バイアス信号の出力状態／非出力状態の２値に制御するドライバ回路とを備えることを特徴とする付記１に記載の周波数シンセサイザ。
（付記５）  前記ドライバ回路は、前記差分バイアス部の動作切り替えの完了に応じて、前記出力バッファ回路を、前記差分バイアス信号の出力状態または非出力状態の何れかに固定することを特徴とする付記４に記載の周波数シンセサイザ。
（付記６）  前記差分バイアス部の動作切り替えの過渡期間において、
前記ドライバ回路は、前記出力バッファ回路を、前記差分バイアス信号の非出力状態とすると共に、
前記過渡制御部は、前記出力バッファ回路を、前記バイアス信号の出力状態とすることを特徴とする付記４に記載の周波数シンセサイザ。
（付記７）  前記差分バイアス部は、前記差分バイアス信号のうち隣接する前記発振周波数帯域を区別する信号を出力する第１差分バイアス回路を備えることを特徴とする付記１に記載の周波数シンセサイザ。
（付記８）  前記差分バイアス部は、前記第１差分バイアス回路を、少なくとも２つ備えることを特徴とする付記７に記載の周波数シンセサイザ。
（付記９）  前記差分バイアス部は、前記第１差分バイアス回路が出力する信号の２の累乗倍の信号を出力する第２差分バイアス回路を更に備えることを特徴とする付記７に記載の周波数シンセサイザ。
（付記１０）  前記過渡制御部は、
前記差分バイアス部を制御する多段階信号を生成する信号生成回路と、
前記信号生成回路を動作切り替え対象の前記差分バイアス部に接続する選択回路とを備えることを特徴とする付記１に記載の周波数シンセサイザ。
（付記１１）  前記信号生成回路は、
積分回路と、
前記積分回路を充放電する充放電回路とを備えることを特徴とする付記１０に記載の周波数シンセサイザ。
（付記１２）  前記充放電回路は、
前記差分バイアス部の動作切り替えの開始に伴い、動作切り替え方向に応じて、前記積分回路に対して初期化充電または初期化放電を行ない、
その後の過渡期間において、前記積分回路に対して漸次放電または漸次充電を行なうことを特徴とする付記１１に記載の周波数シンセサイザ。
（付記１３）  前記漸次放電または前記漸次充電は、周期信号に基づき所定周期ごとにパルス駆動されることを特徴とする付記１２に記載の周波数シンセサイザ。
（付記１４）  前記帯域限界検出部は、
前記発振周波数の遷移方向を検出する第１検出回路と、
前記発振周波数が前記発振周波数帯域における上限値を越えていることを検出する第２検出回路、または／および前記発振周波数が前記発振周波数帯域における下限値を越えていることを検出する第３検出回路とを備え、
前記発振周波数は、前記第１検出回路による周波数増加の検出、且つ前記第２検出回路による周波数が上限値より大なることの検出、または／および前記第１検出回路による周波数減少の検出、且つ前記第３検出回路による周波数が下限値より小なることの検出により、限界値を越えて遷移したことが検出されることを特徴とする付記１に記載の周波数シンセサイザ。
（付記１５）  基準信号と出力信号との間の位相を比較する位相比較器を備え、
前記第１検出回路は、
前記出力信号が前記基準信号にロックされている定常状態での前記位相比較器による比較結果が格納される第１格納部と、
前記第１格納部に格納されている比較結果と前記位相比較器による比較結果とを比較する第１比較器と
を備えることを特徴とする付記１４に記載の周波数シンセサイザ。
（付記１６）  基準信号と出力信号との間の位相を比較する位相比較器を備え、
前記第２または第３検出回路は、
前記上限値または下限値と、前記位相比較器による比較結果とを比較する第２または第３比較器とを備えることを特徴とする付記１４に記載の周波数シンセサイザ。
（付記１７）  基準信号と出力信号との間の位相を比較する位相比較器を備え、
前記遷移限界検出部は、
前記位相比較器による先行の比較結果を格納する第２格納部と、
前記第２格納部に格納されている先行の比較結果と、前記位相比較器による比較結果とを比較する第４比較器とを備え、
前記所定値とは、前記先行の比較結果からの上限所定値または／および下限所定値であることを特徴とする付記２に記載の周波数シンセサイザ。
（付記１８）  前記位相比較器からの出力信号を平均化する平均化回路を備え、
前記比較結果は前記平均化回路から出力されることを特徴とする付記１５乃至１７の少なくとも何れか一項に記載の周波数シンセサイザ。
（付記１９）  発振周波数帯域の切り替えが可能な周波数シンセサイザの発振制御方法であって、
前記発振周波数が、前記発振周波数帯域に応じた所定値を超えたことを検出するステップと、
前記帯域を検出するステップに応じて、前記発振周波数帯域を設定するバイアス信号を漸次遷移するステップと
を有することを特徴とする周波数シンセサイザの発振制御方法。
（付記２０）  前記発振周波数の遷移幅が所定幅を越えたことを検出するステップを有し、
前記遷移を検出するステップに応じて、前記漸次遷移のステップを一時停止することを特徴とする付記１９に記載の周波数シンセサイザの発振制御方法。
（付記２１）  前記漸次遷移のステップは、
前記発振周波数帯域の切り替えに必要とされる差分バイアス信号を決定するステップと、決定された前記差分バイアス信号に応じて、前記バイアス信号を初期化するステップと、初期化された前記バイアス信号を、前記差分バイアス信号に向けて漸次遷移するステップと
を有することを特徴とする付記１９に記載の周波数シンセサイザ。
（付記２２）  前記帯域を検出するステップは、
前記発振周波数の遷移方向を検出するステップと、
前記発振周波数が前記発振周波数帯域における上限値を越えていることを検出するステップ、または／および前記発振周波数が前記発振周波数帯域における下限値を越えていることを検出するステップとを有し、
前記発振周波数は、前記遷移方向の検出ステップによる周波数増加の検出、且つ前記周波数が上限値より大なることの検出ステップ、または／および前記遷移方向の検出ステップによる周波数減少の検出、且つ前記周波数が下限値より小なることの検出ステップにより、限界値を越えて遷移したことが検出されることを特徴とする付記１９に記載の周波数シンセサイザの発振制御方法。
（付記２３）  基準信号と出力信号との間の位相比較をするステップを有し、
前記発振周波数の遷移方向を検出するステップは、
前記出力信号が前記基準信号にロックされている定常状態での位相の比較結果が格納されるステップと、
前記比較結果の格納ステップにより格納されている比較結果と前記位相比較のステップによる比較結果とを比較するステップと
を有することを特徴とする付記２２に記載の周波数シンセサイザの発振制御方法。
（付記２４）  基準信号と出力信号との間の位相比較をするステップを有し、
前記遷移を検出するステップは、
前記位相比較のステップによる先行の比較結果を格納するステップと、
前記先行の位相比較の格納ステップにより格納されている先行の比較結果と、前記位相比較のステップによる比較結果とを比較するステップと
を有ることを特徴とする付記２０に記載の周波数シンセサイザの発振制御方法。
【図面の簡単な説明】
【００７８】
【図１】本発明の動作原理を示す原理図である。
【図２】実施形態にかかる周波数シンセサイザの構成を示す機能ブロック図である。
【図３】実施形態にかかる周波数シンセサイザの回路の具体例を示す回路図である。
【図４】実施形態にかかる周波数シンセサイザの回路の具体例を示す回路図である。
【図５】シーケンス部の動作を示す状態遷移図である。
【図６】実施形態にかかる周波数シンセサイザの動作を示すタイミング図である。
【図７】従来技術のＶＣＯ回路の構成を示す機能ブロック図である。
【図８】従来技術のＶＣＯ回路における低電流回路の回路図である。
【図９】従来技術のＶＣＯ回路におけるＶＣＯ周波数特性を示す特性図である。
【符号の説明】
【００７９】
１、１Ａ  周波数シンセサイザ
２  発振制御回路
３  帯域限界検出部
４  過渡制御部
５  差分バイアス部
６  平均化回路
７  遷移限界検出部
８  シーケンス部
ΔＩＢ  差分バイアス信号
ＩＢ  バイアス信号
【図１】
0004767085.tif 000002
【図２】
0004767085.tif 000003
【図３】
0004767085.tif 000004
【図４】
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【図５】
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【図６】
0004767085.tif 000007
【図７】
0004767085.tif 000008
【図８】
0004767085.tif 000009
【図９】
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