(57)【特許請求の範囲】
【請求項１】
第１のパルス信号を生成する第１の発振回路と、
アナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応する第２のパルス信号に変換して出力する第２の発振回路と、
前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、
前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅とを同期するタイミングで比較するパルス幅比較回路と、
を備えたアナログ信号比較器であって、
前記パルス幅比較回路は、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間とを比較し、
前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間とを比較し、または、
前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期とを比較する、
ことを特徴とするアナログ信号比較器。
【請求項２】
外部クロック、前記第１の発振回路または前記第２の発振回路が生成するクロック、または前記パルス幅比較回路から生成されるクロックにより同期駆動することを特徴とする請求項１に記載のアナログ信号比較器。
【請求項３】
前記第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することを特徴とする請求項１または２に記載のアナログ信号比較器。
【請求項４】
前記パルス幅比較回路は、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅との比較結果に基づき、前記第１の発振回路に入力されるアナログ信号と、前記第２の発振回路に入力されるアナログ信号との差を算出することを特徴とする請求項３に記載のアナログ信号比較器。
【請求項５】
基準パルス信号を生成する基準パルス発生器と、
共通のアナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応するパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、
前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｍの発振回路からのパルス信号のパルス幅とを同期するタイミングで比較する第１〜第ｍのパルス幅比較回路と、
を備えたことを特徴とするアナログ信号比較器であって、
前記第１〜第ｍのパルス幅比較回路は、
前記基準パルス発生器からの前記パルス信号の所定回数目のオン期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオン期間とを比較し、
前記基準パルス発生器からの前記パルス信号の所定回数目のオフ期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオフ期間とを比較し、または、
前記基準パルス発生器からの前記パルス信号の周期と当該パルス幅比較回路の発振回路からの前記パルス信号の周期とを比較することを特徴とするアナログ信号比較器。
【請求項６】
外部クロック、前記基準パルス発生器または前記第１から第ｍの発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動することを特徴とする請求項５に記載のアナログ信号比較器。
【請求項７】
前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力することを特徴とする請求項５または６に記載のアナログ信号比較器。
【請求項８】
前記基準パルス発生器および前記第１〜第ｍの発振回路が、電圧制御発振器または電流制御発振器であることを特徴とする請求項５から７の何れかに記載のアナログ信号比較器。
【請求項９】
前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することを特徴とする請求項５から８の何れかに記載のアナログ信号比較器。
【請求項１０】
第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路と、
前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅を同期するタイミングで相互に比較するパルス幅比較回路と、
を備えたアナログ信号比較器であって、
前記第１〜前記第ｋの発振回路のうち、少なくとも１つの発信回路はアナログ信号を入力して周波数が当該アナログ信号の大きさに対応するパルス信号を出力し、
前記パルス幅比較回路は、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、
前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の周期同士を比較する、ことを特徴とするアナログ信号比較器。
【請求項１１】
基準パルス信号を生成する基準パルス発生器、および、
共通のアナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応するパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを同期するタイミングで相互に比較する第１〜第ｉのパルス幅比較回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニット、
を備えたアナログ信号比較器であって、
前記第１〜第ｊ（ｊは２以上の整数）の検出ユニットにおける前記第１〜第ｉのパルス幅比較回路は、それぞれ、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の所定回数目のオン期間同士を比較し、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の所定回数目のオフ期間同士を比較し、または、
前記第１〜第ｉの発振回路からの前記第１〜第ｉのパルス信号の周期同士を比較する、ことを特徴とするアナログ信号比較器。
【請求項１２】
前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することを特徴とする請求項１１に記載のアナログ信号比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器に関する。
【０００２】
【従来の技術】
図１１（Ａ）に、信号レベルの検出に使用される従来のアナログ式の比較器２００を示す。この比較器８は、一方の入力端子（−）に基準信号Ｖ１がセットされ、他方の入力端子（＋）にアナログ電圧Ｖ２が入力され、出力端子から比較結果としての電圧Ｖｏ（＋１５〔Ｖ〕または−１５〔Ｖ〕）が出力される。
【０００３】
図１１（Ａ）の比較器２００では、
Ｖ２＜Ｖ１のとき、Ｖｏ＝−１５〔Ｖ〕
Ｖ２＝Ｖ１のとき、Ｖｏ＝０〔Ｖ〕
Ｖ２＞Ｖ１のとき、Ｖｏ＝＋１５〔Ｖ〕
となる。
【０００４】
ところが、図１１（Ｂ）に示すように、Ｖｏの出力が変化するときには、高速のものでも数十ｎｓ〜数百ｎｓの時間遅れＴｄが生じる。この時間遅れは、数十ＭＨｚオーダのデジタル信号の１周期に相当する。このため、図１１（Ａ）に示した比較器２００は、数百ＭＨｚ〜数ＧＨｚオーダのデジタル信号の信号レベル比較には不向きである。
【０００５】
図１２に、信号レベルの検出に使用される従来のデジタル式の比較器３００を示す。この比較器３００は、Ａ／Ｄ変換器３０１（図１２では４ビット）と、設定値（基準電圧Ｖ１）をセットできるデジタル値比較部３０２とからなる。Ａ／Ｄ変換器３０１は被測定アナログ信号Ｖ２を入力し、これを４ビットデータとしてデジタル値比較部３０２に出力する。
【０００６】
デジタル値比較部３０２は、予めセットされている基準電圧Ｖ１のデジタル値と、Ａ／Ｄ変換器３０１から入力されたデジタル値とを比較して、被測定アナログ信号Ｖ２が基準電圧Ｖ１よりも大きいか否か、すなわちＶ２＜Ｖ１、Ｖ２＝Ｖ１、Ｖ２＞Ｖ１を判断することができる。
【０００７】
【発明が解決しようとする課題】
ところで、図１２の比較器３０２でも、被測定アナログ信号Ｖ２の入力から、比較結果を得るまでに、ある時間が必要となり、せいぜい数十ＭＨｚのオーダのデジタル信号の信号レベル比較しかできない。
【０００８】
本発明の目的は、アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較することができるアナログ信号比較器を提供することにある。
【０００９】
【課題を解決するための手段】
第１発明のアナログ信号比較器は、第１のパルス信号を生成する第１の発振回路と、アナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応する第２のパルス信号に変換して出力する第２の発振回路と、前記第１の発振回路からの第１のパルス信号と、前記第２の発振回路からの第２のパルス信号とを入力し、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅とを同期するタイミングで比較するパルス幅比較回路とを備えたことを特徴とする。
【００１０】
第１発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオン期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオン期間とを比較し、前記第１の発振回路からの前記第１のパルス信号の所定回数目のオフ期間と前記第２の発振回路からの前記第２のパルス信号の前記所定回数目のオフ期間とを比較し、または、前記第１の発振回路からの前記第１のパルス信号の周期と前記第２の発振回路からの前記第２のパルス信号の周期とを比較するようにできる。
【００１１】
第１発明のアナログ信号比較器では、外部クロック、前記第１の発振回路または前記第２の発振回路が生成するクロック、または前記パルス個数比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１２】
また、第１発明のアナログ信号比較器では、第１の発振回路は、アナログ信号を入力し当該アナログ信号を前記第１のパルス信号に変換して出力することができる。
【００１３】
さらに、第１発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１の発振回路からの第１のパルス信号のパルス幅と前記第２の発振回路からの第２のパルス信号のパルス幅との比較結果に基づき、前記第１の発振回路に入力されるアナログ信号と、前記第２の発振回路に入力されるアナログ信号との差を算出するように構成できる。
【００１４】
第２発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器と、共通のアナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応するパルス信号に変換して出力する、動作レンジが段階的に異なる第１〜第ｍ（ｍは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｍの発振回路からのパルス信号のパルス幅とを同期するタイミングで比較する第１〜第ｍのパルス幅比較回路とを備えたことを特徴とする。
【００１５】
第２発明のアナログ信号比較器では、外部クロック、前記基準パルス発生器または前記発振回路が生成するクロック、または前記第１〜第ｍの比較回路から生成されるクロックにより同期駆動するように構成できる。
【００１６】
第２発明のアナログ信号比較器では、前記基準パルス発生器は、アナログ信号を入力し当該アナログ信号を前記基準パルス信号に変換して出力するように構成できる。
【００１７】
第２発明のアナログ信号比較器では、前記基準パルス発生器および前記第１〜第ｍの発振回路を、電圧制御発振器または電流制御発振器とすることができる。第２発明のアナログ信号比較器では、前記基準パルス発生器と前記第１〜第ｍの発振回路とが、外部クロックにより同期駆動し、または前記基準パルス発生器が生成するクロックにより同期駆動することができる。
【００１８】
第２発明のアナログ信号比較器では、前記第１〜第ｍのパルス幅比較回路は、前記基準パルス発生器からの前記パルス信号の所定回数目のオン期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオン期間とを比較し、前記基準パルス発生器からの前記パルス信号の所定回数目のオフ期間と当該パルス幅比較回路の発振回路からの前記パルス信号の前記所定回数目のオフ期間とを比較し、または、前記基準パルス発生器からの前記パルス信号の周期と当該パルス幅比較回路の発振回路からの前記パルス信号の周期とを比較するように構成できる。
【００１９】
第３発明のアナログ信号比較器は、第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路と、前記第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅を同期するタイミングで相互に比較するパルス幅比較回路とを備えたことを特徴とする。
【００２０】
第３発明のアナログ信号比較器では、前記第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力することができる。
【００２１】
第３発明のアナログ信号比較器では、前記パルス幅比較回路は、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、前記第１〜第ｋの発振回路からの前記第１〜第ｋのパルス信号の周期同士を比較することができる。
【００２２】
第４発明のアナログ信号比較器は、基準パルス信号を生成する基準パルス発生器、および、共通のアナログ信号を入力し当該アナログ信号を周波数が当該アナログ信号の大きさに対応するパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、前記基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを同期するタイミングで相互に比較する第１〜第ｉのパルス幅比較回路と、第１〜第ｉのパルス幅比較回路の出力信号を入力して処理する信号処理回路とからなる、第１〜第ｊ（ｊは２以上の整数）の検出ユニットを備えたことを特徴とする。
【００２３】
第４発明のアナログ信号比較器では、前記基準パルス発生器が、アナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成することができる。
【００２４】
【発明の実施の形態】
図１（Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【００２５】
図１（Ａ）において、アナログ信号比較器１Ａは、発振器（第１発明における第１の発振回路）１１Ａと、ＶＣＯ１２（第１発明における第２の発振回路）と、パルス幅比較回路１３とからなる。
【００２６】
発振器１１Ａは、パルス信号Ｐｆ１（第１発明における第１のパルス信号：基準信号Ｓ１に相当する）を生成し、ＶＣＯ１２は比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（第１発明における第２のパルス信号）に変換する。
【００２７】
図１（Ａ）では、発振器１１Ａ，ＶＣＯ１２およびパルス幅比較回路１３には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器１１Ａ，ＶＣＯ１２およびパルス幅比較回路１３はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器１１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ１２はパルス信号Ｐｆ２を生成する。
【００２８】
パルス幅比較回路１３は、発振器１１Ａからのパルス信号Ｐｆ１と、ＶＣＯ１２からのパルス信号Ｐｆ２とを入力しこれらのパルス幅を、クロックＣＬＣＫ２（図１（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【００２９】
パルス幅比較回路１３は、パルス信号Ｐｆ１の１回目のオン期間と、パルス信号Ｐｆ２の１回目のオン期間とを比較する。なお、パルス幅比較回路１３は、パルス信号Ｐｆ１の１回目のオフ期間と、パルス信号Ｐｆ２の１回目のオフ期間とを比較してもよい。また、パルス信号Ｐｆ１とＰｆ２の１回目（あるいは２，３回目）の周期同士（周期幅同士）を比較してもよい。あるいはさらに、パルス信号Ｐｆ１，Ｐｆ２の、各２回目，３回目のオン期間同士、オフ期間同士あるいは周期同士を比較するようにしてもよい。
【００３０】
パルス幅比較回路１３は、図２（Ａ），（Ｂ）に示されるように、パルス信号Ｐｆ２のオン期間がパルス信号Ｐｆ１のオン期間よりも大きいときは出力端子Ｘ１から「１」を出力し（出力端子Ｘ２を「０」に維持する）、小さいときは出力端子Ｘ２から「１」を出力する（出力端子Ｘ１を「０」に維持する）。なお、パルス信号Ｐｆ２のオン期間がパルス信号Ｐｆ１のオン期間と等しいときは、出力端子Ｘ１，Ｘ２から、同一値（ともに「１」またはともに「０」）を出力するようにできる。
【００３１】
図１（Ｂ）は、図１（Ａ）の発振器１１Ａに代えて、ＶＣＯ１１Ｂを用いたアナログ信号比較器１Ｂを示すブロック図である。図１（Ｂ）において、ＶＣＯ１１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス幅比較回路１３に出力することができる。図１（Ｂ）におけるパルス幅比較回路１３の出力端子Ｘ１，Ｘ２からの出力は、図１（Ａ）のパルス幅比較回路１３の出力と同様である。
【００３２】
なお、図１（Ａ）のアナログ信号比較器１Ａでは、発振器１１Ａ，ＶＣＯ１２，パルス幅比較回路１３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば発振器１１ＡからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するようにしてもよいし、ＶＣＯ１２からのクロックにより発振器１１Ａ，パルス幅比較回路１３を駆動するようにしてもよいし、さらにパルス幅比較回路１３が生成する所定のクロックにより発振器１１Ａ，ＶＣＯ１２を駆動するようにしてもよい。同様に、図１（Ｂ）のアナログ信号比較器１Ｂでは、ＶＣＯ１１Ｂ，ＶＣＯ１２，パルス幅比較回路１３を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ１１ＢからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するようにしてもよいし、ＶＣＯ１２からのクロックによりＶＣＯ１１Ｂ，パルス幅比較回路１３を駆動するようにしてもよいし、さらにパルス幅比較回路１３が生成する所定のクロックによりＶＣＯ１１Ｂ，ＶＣＯ１２を駆動するようにしてもよい。
【００３３】
図３（Ａ）に、発振器１１ＣからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するアナログ信号比較器１Ｃを示し、図３（Ｂ）に、ＶＣＯ１１ＤからのクロックによりＶＣＯ１２，パルス幅比較回路１３を駆動するアナログ信号比較器１Ｄを示す。
【００３４】
図１（Ａ）のアナログ信号比較器１Ａでは、図２（Ａ）に示したように、パルス信号Ｐｆ１のオン期間が終了したときに端子Ｘ１から「１」を出力し、パルス信号Ｐｆ２のオン期間が終了したときに端子Ｘ１の出力を「０」に戻すようにしたが、端子Ｘ１の出力を「０」に戻すタイミングは図２（Ａ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ１の出力を「１」に維持するようにできる。同様に、図１（Ｂ）のアナログ信号比較器１Ｂでは、図２（Ｂ）に示したように、パルス信号Ｐｆ２のオン期間が終了したときに端子Ｘ２から「１」を出力し、パルス信号Ｐｆ１のオン期間が終了したときに端子Ｘ２の出力を「０」に戻すようにしたが、端子Ｘ２の出力を「０」に戻すタイミングは図２（Ｂ）には限定されず、たとえば次のクロックＣＬＣＫ１が入力されるまで端子Ｘ２の出力を「１」に維持するようにできる。
【００３５】
また、図１（Ａ），（Ｂ）では図２（Ａ），（Ｂ）に示したように、パルス幅比較回路１３の出力端子から、２出力（Ｘ１，Ｘ２）を得るようにしたが、本発明はこれに限定されず、１つの出力あるいは３以上の出力を得るようにしてもよい。
【００３６】
図４（Ａ），（Ｂ）により、第１発明の応用例を説明する。パルス幅比較回路１３は、図４（Ａ）に示すようにパルス信号Ｐｆ１とパルス信号Ｐｆ２とを入力し、図４（Ｂ）に示すようにパルス信号Ｐｆ１の立下りと、パルス信号Ｐｆ２の立下りとの差を、クロックＣＬＣＫ２により計算している。図４（Ｂ）ではパルス信号Ｐｆ１の立上がりから立下りまでのクロックＣＬＣＫ２の個数をＮａで、パルス信号Ｐｆ２の立上がりから立下りまでのクロックＣＬＣＫ２の個数をＮｂで示し、クロックＣＬＣＫ２の周期をδｔで表してある。
【００３７】
図５は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。第２発明のアナログ信号比較器では、複数点についての比較を行うことができる。
【００３８】
図５において、アナログ信号比較器４Ａは、発振器（第２発明における基準パルス発生器）４１Ａと、ｍ個のＶＣＯ４２（ｓ）（ｓ＝１，２，・・・，ｍ：以下同様）（第２発明における第１〜第ｍの発振回路）と、ｍ個のパルス幅比較回路４３（ｓ）（第２発明における第１〜第ｍのパルス幅比較回路）とからなる。
【００３９】
発振器４１Ａは、基準パルス信号Ｐｆ１を生成している。また、ＶＣＯ４２（ｓ）は、共通の比較するべきアナログ信号Ｓ２を入力し、これをパルス信号Ｐｆ２（ｓ）に変換する。ＶＣＯ４２（ｓ）の動作レンジは、図６に示すように段階的に異なっている。
【００４０】
たとえば、ｍが８（ＶＣＯが８個）、基準信号Ｓ１が１６Ｖである場合に、
ＶＣＯ４２（１）の動作レンジ：０〜２Ｖ
ＶＣＯ４２（２）の動作レンジ：２〜４Ｖ
・・・
ＶＣＯ４２（８）の動作レンジ：１４〜１６Ｖ
のように設定することができる。
【００４１】
図５（Ａ）では、発振器４１Ａ，ＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）には、共通のクロックＣＬＣＫ１が入力されている。ＣＬＣＫ１の立上がりで、発振器４１Ａ，ＶＣＯ４２（ｓ）およびパルス幅比較回路３３（ｓ）はリセットされる。また、ＣＬＣＫ１の立下りに同期するタイミングで、発振器４１Ａはパルス信号Ｐｆ１を生成し、ＶＣＯ３２はパルス信号Ｐｆ２を生成する。
【００４２】
パルス幅比較回路４３（ｓ）は、発振器４１Ａからのパルス信号Ｐｆ１と、ＶＣＯ１２からのパルス信号Ｐｆ２とを入力しこれらのパルス幅を、クロックＣＬＣＫ２（図５（Ａ）には示していない）に同期するタイミングで比較している。クロックＣＬＣＫ２は、クロックＣＬＣＫ１の逓倍クロックである。
【００４３】
パルス幅比較回路４３（ｓ）は、図１（Ａ）で説明したパルス幅比較回路１３と同様に動作する。したがって、パルス幅比較回路４３（ｓ）の出力Ｘ１，Ｘ２をチェックすることで、アナログ信号Ｓ２がどの範囲にあるかを知ることができる。これにより、動作範囲が狭いＶＣＯを使用して、動作範囲が広いアナログ信号の比較を行うことができる。
【００４４】
図５（Ｂ）は、図５（Ａ）の発振器４１Ａに代えて、ＶＣＯ４１Ｂを用いたアナログ信号比較器を示すブロック図である。図５（Ｂ）において、ＶＣＯ４１Ｂは、アナログ信号Ｓ１を入力し、これを当該アナログ信号Ｓ１の大きさに対応する周波数信号（パルス信号）に変換してパルス幅比較回路４３（ｓ）に出力することができる。図５（Ｂ）におけるパルス幅比較回路４３（ｓ）の出力Ｘ１，Ｘ２は、図５（Ａ）のパルス幅比較回路４３（ｓ）の出力と同様である。
【００９８】
なお、図５（Ａ）のアナログ信号比較器４Ａでは、発振器４１Ａ，ＶＣＯ１２（ｓ），パルス幅比較回路４３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえば発振器４１ＡからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３を駆動するようにしてもよい。同様に、図５（Ｂ）のアナログ信号比較器４Ｂでは、ＶＣＯ４１Ｂ，ＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を共通のＣＬＣＫ１により駆動しているが、本発明はこれに限定されず、たとえばＶＣＯ４１ＢからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するようにしてもよい。
【００４５】
図７（Ａ）に、発振器４１ＣからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するアナログ信号比較器４Ｃを示し、図７（Ｂ）に、ＶＣＯ４１ＤからのクロックによりＶＣＯ４２（ｓ），パルス幅比較回路４３（ｓ）を駆動するアナログ信号比較器４Ｄを示す。
【００４６】
図８は、第３発明のアナログ信号比較器の実施形態を示す機能ブロック図である。アナログ信号比較器６は、第１〜第ｋのパルス信号を出力する第１〜第ｋの発振回路６１，６２／１，６２／２，・・・，６２／ｋ−１と、第１〜第ｋの発振回路からの第１〜第ｋのパルス信号を入力し、これら第１〜第ｋのパルス信号のパルス幅とを比較するパルス幅比較回路６３とを備えている。この場合、第１〜第ｋの発振回路の少なくとも１つが、それぞれアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力するように構成できる。パルス幅比較回路６３は、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の所定回数目のオン期間同士を比較し、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の所定回数目のオフ期間同士を比較し、または、第１〜第ｋの発振回路６３からの第１〜第ｋのパルス信号の周期同士を比較することができる。パルス幅比較回路６３は、第１〜第ｋの発振回路からの出力を利用して種々の処理を行うことができる。たとえば、パルス幅比較回路６３は、入ってくる信号全ての相互関係を出力することができるし、１つの入力信号に対する他の入力信号の関係を出力するようにもできる。また、入力信号相互間には、＞，＜，＝，≦，≧，≪，≫，≠の関係が発生するので，出力信号の組合せは相当数考えられる。
【００４７】
図９は、第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。図９において、アナログ信号比較器９Ａは、基準パルス信号を生成する基準パルス発生器９１Ａと、共通のアナログ信号を入力し当該アナログ信号をパルス信号に変換して出力する動作レンジが段階的に異なる第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路（ｉ個のパルス幅比較回路）とからなる、第１〜第ｊの検出ユニット９５Ａ／１，９５Ａ／２，・・・，９５Ａ／ｊとを備えることができる。また、解析回路９３Ａは、各検出ユニットからの検出信号を入力し、所定の解析処理を行うことができる。ここで、基準パルス発生器および発振回路が、アナログ信号を入力し当該アナログ信号をパルス信号に変換するように構成できる。解析回路９３Ａは、第３発明のときと同様に第１〜第ｊの検出ユニットからの出力を利用して種々の処理を行うことができる。
【００４８】
図１０は、第４発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。図１０において、アナログ信号比較器９Ｂは、基準パルス信号を生成する基準パルス発生器９１Ｂと、アナログ信号Ｓ２，Ｓ３，・・・，Ｓｉ＋１を入力し当該アナログ信号をパルス信号に変換して出力する第１〜第ｉ（ｉは２以上の整数）の発振回路と、基準パルス発生器からのパルス信号のパルス幅と、前記第１〜第ｉの発振回路からのパルス信号のパルス幅とを比較する第１〜第ｉのパルス幅比較回路（ｉ個のパルス幅比較回路）とからなる第１〜第ｊの検出ユニット９５Ｂ／１，９５Ｂ／２，・・・，９５Ｂ／ｊとを備えることができる。また、解析回路９３Ｂは、検出ユニットからの検出信号を入力し、所定の解析処理を行うことができる。ここで、基準パルス発生器および発振回路が、アナログ信号を入力し当該アナログ信号をパルス信号に変換するように構成できる。解析回路９３Ｂは、第３発明のときと同様に第１〜第ｊの検出ユニットからの出力を利用して種々の処理を行うことができる。
【００４９】
以上の実施形態では、アナログ信号が電圧の場合を説明したが、アナログ信号が電流であるときも、本発明が適用できる。この場合、ＶＣＯに代えて、電流制御発振器が用いられる。
【００５０】
【発明の効果】
本発明によれば、アナログ信号の比較を簡易な回路で、かつ短時間で行うことができる。また、本発明のアナログ信号比較器は、１つのＩＣチップ上に形成することもできる。
【図面の簡単な説明】
【００５１】
【図１】  （Ａ），（Ｂ）は、第１発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図２】  （Ａ），（Ｂ）は、第１発明のアナログ信号比較器の動作説明図である。
【図３】  （Ａ），（Ｂ）は、第１発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図４】  （Ａ），（Ｂ）は、第１発明の応用例を示す説明図である。
【図５】  （Ａ），（Ｂ）は、第２発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図６】  第２発明の各ＶＣＯの動作レンジの説明図である
【図７】  （Ａ），（Ｂ）は、第２発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図８】  第３発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図９】  第４発明のアナログ信号比較器の実施形態を示す機能ブロック図である。
【図１０】  第４発明のアナログ信号比較器の他の実施形態を示す機能ブロック図である。
【図１１】  （Ａ）は従来のアナログ式比較器を示す図、（Ｂ）はその動作を示す説明図である。
【図１２】  従来のデジタル式比較器を示す機能ブロック図である。
【符号の説明】
【００５２】
１Ａ，１Ｂ，１Ｃ，１Ｄ，４Ａ，４Ｂ，４Ｃ，４Ｄ  アナログ信号比較器
１１Ａ，１１Ｃ，４１Ａ，４１Ｃ  発振器
１１Ｂ，１１Ｄ，１２，４１Ｂ，４１Ｄ，４２（ｓ）  ＶＣＯ
１３，４３（ｓ）  パルス幅比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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