(57)【特許請求の範囲】
【請求項１】
高圧側電源および低圧側電源間に直列に介挿された出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタを具備し、前記出力用Ｐチャネル電界効果トランジスタおよび出力用Ｎチャネル電界効果トランジスタの共通接続点から負荷を駆動する出力信号を発生する出力部と、
前記出力用Ｐチャネル電界効果トランジスタに与えるゲート電圧を発生して前記出力用Ｐチャネル電界効果トランジスタを駆動するＰチャネルプリドライバと、
前記出力用Ｎチャネル電界効果トランジスタに与えるゲート電圧を発生して前記出力用Ｎチャネル電界効果トランジスタを駆動するＮチャネルプリドライバと、
出力バッファ回路への入力信号に応じて前記出力部の出力信号を立ち上げるときには、前記出力用Ｎチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を前記Ｎチャネルプリドライバに行わせ、前記出力用Ｎチャネル電界効果トランジスタがＯＦＦ状態になったとき、前記出力用Ｐチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を前記Ｐチャネルプリドライバに行わせ、前記出力バッファ回路への入力信号に応じて前記出力部の出力信号を立ち下げるときには、前記出力用Ｐチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を前記Ｐチャネルプリドライバに行わせ、前記出力用Ｐチャネル電界効果トランジスタがＯＦＦ状態になったとき、前記出力用Ｎチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を前記Ｎチャネルプリドライバに行わせる駆動順序制御手段と、
前記Ｐチャネルプリドライバが前記出力用Ｐチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行う過程では、前記出力部の出力信号が基準レベルを下回ったとき、前記Ｐチャネルプリドライバの利得を低下させ、前記Ｎチャネルプリドライバが前記出力用Ｎチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行う過程では、前記出力部の出力信号が前記基準レベルを上回ったとき、前記Ｎチャネルプリドライバの利得を低下させる第１の利得制御と、前記Ｐチャネルプリドライバが前記出力用Ｐチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行う過程では、前記出力用Ｐチャネル電界効果トランジスタがＯＦＦ状態からＯＮ状態になってから前記出力部の出力信号が基準レベルを上回るまでの期間、前記Ｐチャネルプリドライバの利得を低下させ、前記Ｎチャネルプリドライバが前記出力用Ｎチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行う過程では、前記出力用Ｎチャネル電界効果トランジスタがＯＦＦ状態からＯＮ状態になってから前記出力部の出力信号が前記基準レベルを下回るまでの期間、前記Ｎチャネルプリドライバの利得を低下させる第２の利得制御とを行う利得制御手段と
を具備することを特徴とする出力バッファ回路。
【請求項２】
前記出力用Ｐチャネル電界効果トランジスタに与えられるゲート電圧に基づいて、前記出力用Ｐチャネル電界効果トランジスタがＯＮ状態であるかＯＦＦ状態であるかを判定するＰチャネルゲート電圧判定部と、
前記出力用Ｎチャネル電界効果トランジスタに与えられるゲート電圧に基づいて、前記出力用Ｎチャネル電界効果トランジスタがＯＮ状態であるかＯＦＦ状態であるかを判定するＮチャネルゲート電圧判定部と
を具備することを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記Ｐチャネルプリドライバは、前記出力用Ｐチャネル電界効果トランジスタのゲートと前記高圧側電源との間に並列に介挿された複数のＰチャネル電界効果トランジスタと、前記出力用Ｐチャネル電界効果トランジスタのゲートと前記低圧側電源との間に並列に介挿された複数のＮチャネル電界効果トランジスタとを有し、
前記Ｎチャネルプリドライバは、前記出力用Ｎチャネル電界効果トランジスタのゲートと前記高圧側電源との間に並列に介挿された複数のＰチャネル電界効果トランジスタと、前記出力用Ｎチャネル電界効果トランジスタのゲートと前記低圧側電源との間に並列に介挿された複数のＮチャネル電界効果トランジスタとを有し、
前記利得制御手段は、前記Ｐチャネルプリドライバの複数のＰチャネル電界効果トランジスタおよび複数のＮチャネル電界効果トランジスタのうち前記出力用Ｐチャネル電界効果トランジスタの駆動を行わせる電界効果トランジスタの個数を制御することにより前記Ｐチャネルプリドライバの利得を制御し、前記Ｎチャネルプリドライバの複数のＰチャネル電界効果トランジスタおよび複数のＮチャネル電界効果トランジスタのうち前記出力用Ｎチャネル電界効果トランジスタの駆動を行わせる電界効果トランジスタの個数の制御することにより前記Ｎチャネルプリドライバの利得を制御することを特徴とする請求項１または２に記載の出力バッファ回路。
【請求項４】
前記Ｐチャネルプリドライバは、第１〜第４のＰチャネル電界効果トランジスタと、第１〜第４のＮチャネル電界効果トランジスタとを有し、前記第１および第２のＰチャネル電界効果トランジスタと前記第１および第２のＮチャネル電界効果トランジスタの各ゲートには前記Ｐチャネルプリドライバへの入力信号が与えられ、前記出力用Ｐチャネル電界効果トランジスタのゲートと前記高圧側電源との間には、前記第１のＰチャネル電界効果トランジスタが介挿されるとともに、前記第３および第４のＰチャネル電界効果トランジスタを並列接続した回路と前記第２のＰチャネル電界効果トランジスタとが直列に介挿され、前記出力用Ｐチャネル電界効果トランジスタのゲートと前記低圧側電源との間には、前記第１のＮチャネル電界効果トランジスタが介挿されるとともに、前記第３および第４のＮチャネル電界効果トランジスタを並列接続した回路と前記第２のＮチャネル電界効果トランジスタとが直列に介挿されており、
前記Ｎチャネルプリドライバは、第５〜第８のＰチャネル電界効果トランジスタと、第５〜第８のＮチャネル電界効果トランジスタとを有し、前記第５および第６のＰチャネル電界効果トランジスタと前記第５および第６のＮチャネル電界効果トランジスタの各ゲートには前記Ｎチャネルプリドライバへの入力信号が与えられ、前記出力用Ｎチャネル電界効果トランジスタのゲートと前記高圧側電源との間には、前記第５のＰチャネル電界効果トランジスタが介挿されるとともに、前記第７および第８のＰチャネル電界効果トランジスタを並列接続した回路と前記第６のＰチャネル電界効果トランジスタとが直列に介挿され、前記出力用Ｎチャネル電界効果トランジスタのゲートと前記低圧側電源との間には、前記第５のＮチャネル電界効果トランジスタが介挿されるとともに、前記第７および第８のＮチャネル電界効果トランジスタを並列接続した回路と前記第６のＮチャネル電界効果トランジスタとが直列に介挿されており、
前記駆動順序制御手段は、前記出力バッファ回路への入力信号に応じて前記出力部の出力信号を立ち上げるときには、前記出力用Ｎチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行わせる入力信号を前記Ｎチャネルプリドライバに与え、前記出力用Ｎチャネル電界効果トランジスタがＯＦＦ状態になってから前記出力用Ｐチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行わせる入力信号を前記Ｐチャネルプリドライバに与え、前記出力バッファ回路への入力信号に応じて前記出力部の出力信号を立ち下げるときには、前記出力用Ｐチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行わせる入力信号を前記Ｐチャネルプリドライバに与え、前記出力用Ｐチャネル電界効果トランジスタがＯＦＦ状態になってから前記出力用Ｎチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行わせる入力信号を前記Ｎチャネルプリドライバに与え、
前記利得制御手段は、
前記出力用Ｐチャネル電界効果トランジスタがＯＦＦ状態である場合には前記第３のＮチャネル電界効果トランジスタをＯＮ状態、前記第７のＮチャネル電界効果トランジスタをＯＦＦ状態とし、前記出力用Ｎチャネル電界効果トランジスタがＯＮ状態である場合には前記第３のＰチャネル電界効果トランジスタをＯＮ状態、前記第７のＰチャネル電界効果トランジスタをＯＦＦ状態とし、
前記出力用Ｐチャネル電界効果トランジスタがＯＮ状態である場合には前記第３のＮチャネル電界効果トランジスタをＯＦＦ状態、前記第７のＮチャネル電界効果トランジスタをＯＮ状態とし、前記出力用Ｎチャネル電界効果トランジスタがＯＦＦ状態である場合には前記第３のＰチャネル電界効果トランジスタをＯＦＦ状態、前記第７のＰチャネル電界効果トランジスタをＯＮ状態とし、
前記Ｎチャネルプリドライバが前記出力用Ｎチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行う過程では、前記出力部の出力信号が基準レベルを上回ったとき、前記第８のＮチャネル電界効果トランジスタをＯＮ状態からＯＦＦ状態に切り換えることにより前記Ｎチャネルプリドライバの利得を低下させる前記第１の利得制御を行い、
前記Ｐチャネルプリドライバが前記出力用Ｐチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行う過程では、前記出力用Ｐチャネル電界効果トランジスタがＯＮ状態になってから前記出力部の出力信号が基準レベルを上回るまでの期間、前記第３のＮチャネル電界効果トランジスタをＯＦＦ状態とすることにより前記Ｐチャネルプリドライバの利得を低下させる前記第２の利得制御を行い、
前記Ｐチャネルプリドライバが前記出力用Ｐチャネル電界効果トランジスタをＯＦＦ状態に移行させる駆動を行う過程では、前記出力部の出力信号が基準レベルを下回ったとき、前記第４のＰチャネル電界効果トランジスタをＯＮ状態からＯＦＦ状態に切り換えることにより前記Ｐチャネルプリドライバの利得を低下させる前記第１の利得制御を行い、
前記Ｎチャネルプリドライバが前記出力用Ｎチャネル電界効果トランジスタをＯＮ状態に移行させる駆動を行う過程では、前記出力用Ｎチャネル電界効果トランジスタがＯＮ状態になってから前記出力部の出力信号が基準レベルを下回るまでの期間、前記第７のＰチャネル電界効果トランジスタをＯＦＦ状態とすることにより前記Ｎチャネルプリドライバの利得を低下させる前記第２の利得制御を行うことを特徴とする請求項１〜３のいずれか１の請求項に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スピーカなどの誘導性負荷の駆動に好適な出力バッファ回路に関する。
【背景技術】
【０００２】
集積回路装置の出力部に設けられる出力バッファ回路は、そこに接続される負荷を駆動することができるよう充分なサイズのトランジスタにより構成する必要がある。しかし、出力バッファ回路のトランジスタのサイズを大きくすると、出力信号のレベルが切り換わるときに電源および接地間に大きな貫通電流が流れ、かつ、出力信号波形が急激に変化し、これが大きな雑音を生み出し、集積回路装置の誤動作の原因となる。そこで、充分な負荷駆動能力を維持したまま、スイッチング時の貫通電流および急激な出力信号波形の変化を抑制する技術が求められる。
【０００３】
この種の技術を適用した出力バッファ回路として、特許文献１は、図７に示すものを開示している。この出力バッファ回路では、Ｐチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）Ｐ６１およびＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）Ｎ６１と、それらの間に介挿されたＣＭＯＳトランスファゲートＳとにより、出力段のＰチャネルトランジスタＰ６０およびＮチャネルトランジスタＮ６０を駆動するプリドライバが構成されている。
【０００４】
この構成において、入力信号ＤがＨレベルからＬレベルになると、ＰチャネルトランジスタＰ６１がＯＮ状態、ＮチャネルトランジスタＮ６１がＯＦＦ状態、ＰチャネルトランジスタＰ６０がＯＦＦ状態となるが、このときＣＭＯＳトランスファゲートＳはＯＮ抵抗が高いため、ＮチャネルトランジスタＮ６０のゲート電圧は僅かしか上昇せず、ＮチャネルトランジスタＮ６０はＯＮ状態になるものの、そのドレイン電流は少ない。その後、出力信号ＯＵＴのレベルがある程度低下すると、ＣＭＯＳトランスファゲートＳのＯＮ抵抗が下がり、ＮチャネルトランジスタＮ６０のゲート電圧が上昇し、ＮチャネルトランジスタＮ６０はＯＮ抵抗が低くなってゆく。逆に入力信号ＤがＬレベルからＨレベルになった場合には、ＰチャネルトランジスタＰ６１がＯＦＦ状態、ＮチャネルトランジスタＮ６１がＯＮ状態、ＮチャネルトランジスタＮ６０がＯＦＦ状態となった後、出力信号ＯＵＴのレベルがある程度上昇してから、ＰチャネルトランジスタＰ６０のゲート電圧が低下し、ＰチャネルトランジスタＰ６０はＯＮ抵抗が低くなってゆく。
【０００５】
すなわち、特許文献１における出力バッファ回路では、入力信号Ｄのレベル変化に応じて、出力段のＰ、Ｎ各チャネルのトランジスタの一方をＯＮ状態からＯＦＦ状態へ、他方をＯＦＦ状態からＯＮ状態へ切り換える場合において、後者のトランジスタについては出力信号のレベル変化がある程度進んでからＯＮ抵抗を低くする制御が行われ、スイッチング時における電流の急激な変化が緩和される。特許文献２も同様な原理に基づく出力バッファ回路を開示している。
【０００６】
特許文献３は、図８に示す出力バッファ回路を開示している。この出力バッファ回路において、入力信号Ｖｉｎが立ち上がると、直ちにＰチャネルトランジスタＱ５はＯＮ状態となり、出力段のＰチャネルトランジスタＱ０１はＯＦＦ状態となる。一方、入力信号Ｖｉｎの立ち上がりにより、ＰチャネルトランジスタＱ１０およびＱ１１がＯＮ状態となるため、定電流源ＣＳ１０およびＣＳ１１の両方により出力段のＮチャネルトランジスタＱ０２の入力容量の充電が行われ、ＮチャネルトランジスタＱ０２のゲート電圧が上昇してゆく。そして、ＮチャネルトランジスタＱ０２のゲート電圧が基準レベルＶｒ１を越えると、ＰチャネルトランジスタＱ１１がＯＦＦ状態となり、以後は、定電流源ＣＳ１０のみにより出力段のＮチャネルトランジスタＱ０２の入力容量の充電が行われる。従って、入力信号Ｖｉｎの立ち上がり直後は、ＮチャネルトランジスタＱ０２のゲート電圧の上昇の時間勾配が急となり、出力信号Ｖｏｕｔは比較的早く立ち下がりを開始するが、ＮチャネルトランジスタＱ０２のゲート電圧が基準レベルＶｒ１を越えた以降は、ＮチャネルトランジスタＱ０２のゲート電圧の上昇の時間勾配が緩やかになり、出力信号Ｖｏｕｔは緩やかな時間勾配で立ち上がってゆく。入力信号Ｖｉｎの立ち上がり時も、基本的にこれと同様な動作が行われる。
【０００７】
このように特許文献３に開示された出力バッファ回路では、出力段のトランジスタのうちＯＦＦからＯＮに転じるものについては、そのゲート電圧の変化開始直後、ゲート電圧が基準レベルに到達するまでの期間は、ゲート電圧を急速に変化させる制御が行われるため、出力信号Ｖｏｕｔの変化が早期に開始されるが、それ以降は、ゲート電圧の変化の時間勾配が緩和され、出力信号Ｖｏｕｔの波形の勾配が緩やかなものとされる。
【特許文献１】特許第３０１４１６４号
【特許文献２】特許第３５４８１７０号
【特許文献３】特許第３１５２２０４号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、例えばオーディオ用のＤ級増幅器の出力バッファ回路などでは、スピーカなどの誘導性負荷が出力端子に接続されることが多い。このような誘導性負荷が接続された状態において、出力バッファ回路のＰチャネルトランジスタから誘導性負荷に電流が流れ込んでいるときに、そのＰチャネルトランジスタがＯＦＦ状態になると、それまでに流れていた電流を維持させようとする逆起電力が誘導性負荷に発生するため、出力バッファ回路の出力信号にアンダーシュートが発生する。また、誘導性負荷から出力バッファ回路のＮチャネルトランジスタに電流が流れ込んでいるときに、そのＮチャネルトランジスタがＯＦＦ状態になった場合にも、誘導性負荷に逆起電力が発生し、出力バッファ回路の出力信号にオーバーシュートが発生する。上述した従来の出力バッファ回路は、貫通電流を防止し、かつ、出力信号波形のスロープをなだらかにすることはできるが、このような誘導性負荷により発生されるオーバーシュートおよびアンダーシュートを防止することができないという問題があった。
【０００９】
この発明は、以上説明した事情に鑑みてなされたものであり、誘導性負荷を駆動する場合において出力信号にオーバーシュートおよびアンダーシュートが発生するのを低減することができる出力バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、負荷を駆動する出力用トランジスタを有する出力部と、利得の制御が可能であり、入力信号に応じて前記出力用トランジスタを駆動するプリドライバと、前記プリドライバが前記出力用トランジスタをＯＮ状態からＯＦＦ状態に移行させるように駆動する過程において前記出力用トランジスタの出力電圧が基準レベルを越えたとき、前記プリドライバの利得を低下させる第１の利得制御を行う利得制御手段とを具備することを特徴とする出力バッファ回路を提供する。
かかる発明によれば、出力用トランジスタがＯＮ状態からＯＦＦ状態になるとき、誘導性負荷に発生する逆起電力によって出力用トランジスタの出力電圧が基準レベルを越えると、プリドライバの利得が低下し、出力電圧の変化が緩和される。従って、オーバーシュートおよびアンダーシュートの発生を低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、この発明の実施の形態を説明する。
図１はこの発明の一実施形態である出力バッファ回路の構成を示す回路図である。この出力バッファ回路は、高圧側電源ＶＤＤおよび低圧側電源ＶＳＳ間に介挿された各種の素子により構成されている。
【００１２】
インバータＸ１は、入力端子１０から与えられる入力信号Ｖｉｎのレベルを反転し、ロウアクティブＡＮＤゲートＸ３およびＮＡＮＤゲートＸ２に出力する。そして、ロウアクティブＡＮＤゲートＸ３の出力信号は入力信号Ｖｉｎ−ＰとしてＰチャネルプリドライバ１に、ＮＡＮＤゲートＸ２の出力信号は入力信号Ｖｉｎ−ＮとしてＮチャネルプリドライバ２に各々与えられる。このＰチャネルプリドライバ１およびＮチャネルプリドライバ２は、出力部５を駆動する回路である。
【００１３】
出力部５は、高圧側電源ＶＤＤおよび低圧側電源ＶＳＳ間に直列に介挿されたＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１により構成されており、両トランジスタのドレインの共通接続点がこの出力バッファ回路の出力端子２０となっている。インバータＸ８は、この出力端子２０における出力信号Ｖｏｕｔのレベルを反転して出力し、インバータＸ９はこのインバータＸ８の出力信号のレベルを反転して出力する。
【００１４】
Ｐチャネルプリドライバ１は、出力部５のＰチャネルトランジスタＭＰ１に与えるゲート電圧ＶＧＰを発生する回路であり、Ｎチャネルプリドライバ２は、ＮチャネルトランジスタＭＮ１に与えるゲート電圧ＶＧＮを発生する回路である。Ｐチャネルゲート電圧判定部３は、ＰチャネルトランジスタＭＰ１がＯＮ状態であるときにＬレベル、ＯＦＦ状態であるときにＨレベルとなる信号ＳＰをＰチャネルトランジスタＭＰ１のゲート電圧ＶＧＰに基づき発生する回路である。また、Ｎチャネルゲート電圧判定部４は、ＮチャネルトランジスタＭＮ１がＯＮ状態であるときにＨレベル、ＯＦＦ状態であるときにＬレベルとなる信号ＳＮをＮチャネルトランジスタＭＮ１のゲート電圧ＶＧＮに基づき発生する回路である。以上が出力バッファ回路の構成の概略である。
【００１５】
次にＰチャネルゲート電圧判定部３、Ｎチャネルゲート電圧判定部４、Ｐチャネルプリドライバ１、Ｎチャネルプリドライバ２の順に、各々の詳細な構成を説明する。
まず、Ｐチャネルゲート電圧判定部３において、ＮチャネルトランジスタＭＮ１５およびＭＮ１６は、カレントミラーを構成しており、ＮチャネルトランジスタＭＮ１６のドレインと高圧側電源ＶＤＤとの間に介挿された定電流源Ｉの電流に比例した電流（例えばｋ１・Ｉとする。）がＮチャネルトランジスタＭＮ１５に流れるようになっている。このＮチャネルトランジスタＭＮ１５のドレインと高圧側電源ＶＤＤとの間にはＰチャネルトランジスタＭＰ１５が介挿されており、このＰチャネルトランジスタＭＰ１５のゲートは、ＰチャネルトランジスタＭＰ１のゲートに接続されている。そして、インバータＸ５は、ＮチャネルトランジスタＭＮ１５のドレインの出力信号のレベルを反転し、上述した信号ＳＰとして出力するのである。
【００１６】
この構成において、ゲート電圧ＶＧＰがＨレベル（高圧側電源ＶＤＤの出力電圧レベル）である場合には、ＰチャネルトランジスタＭＰ１５がＯＦＦ状態となるため、信号ＳＰはＨレベルとなる。一方、ゲート電圧ＶＧＰがＰチャネルトランジスタＭＰ１をＯＮ状態にする程度に低く、ＰチャネルトランジスタＭＰ１５にｋ１・Ｉ以上の電流が流れようとすると、ＮチャネルトランジスタＭＮ１５のドレイン電圧が上昇し、信号ＳＰはＬレベルとなる。
【００１７】
Ｎチャネルゲート電圧判定部４において、ＰチャネルトランジスタＭＰ２５およびＭＰ２６は、カレントミラーを構成しており、ＰチャネルトランジスタＭＰ２６のドレインと低圧側電源ＶＳＳとの間にはＮチャネルトランジスタＭＮ１７が介挿されている。そして、ＮチャネルトランジスタＭＮ１７のゲートはＮチャネルトランジスタＭＮ１５およびＭＮ１６のゲートと接続されている。従って、ＰチャネルトランジスタＭＰ２５には、定電流源Ｉの電流に比例した電流（例えばｋ２・Ｉとする。）が流れる。このＰチャネルトランジスタＭＰ２５のドレインと低圧側電源ＶＳＳとの間にはＮチャネルトランジスタＭＮ２５が介挿されており、このＮチャネルトランジスタＭＮ２５のゲートは、ＮチャネルトランジスタＭＮ１のゲートに接続されている。そして、インバータＸ４は、ＰチャネルトランジスタＭＰ２５のドレインの出力信号のレベルを反転し、上述した信号ＳＮとして出力するのである。
【００１８】
この構成において、ゲート電圧ＶＧＮがＬレベル（低圧側電源ＶＳＳの出力電圧レベル）である場合には、ＮチャネルトランジスタＭＮ２５がＯＦＦ状態となるため、信号ＳＮはＬレベルとなる。一方、ゲート電圧ＶＧＮがＮチャネルトランジスタＭＮ１をＯＮ状態にする程度に高く、ＮチャネルトランジスタＭＮ２５にｋ２・Ｉ以上の電流が流れようとすると、ＰチャネルトランジスタＭＰ２５のドレイン電圧が下降し、信号ＳＮはＨレベルとなる。
【００１９】
Ｐチャネルプリドライバ１において、ＰチャネルトランジスタＭＰ１１およびＮチャネルトランジスタＭＮ１１は、高圧側電源ＶＤＤおよび低電圧電源ＶＳＳ間に直列に介挿されており、インバータを構成している。これらのトランジスタは、各々のゲートがロウアクティブＡＮＤゲートＸ３の出力端子に接続され、各々のドレインが、ＰチャネルトランジスタＭＰ１にゲート電圧ＶＧＰを与える信号線１Ｇに共通接続されている。この信号線１Ｇには、ＰチャネルトランンジスタＭＰ１２およびＮチャネルトランジスタＭＮ１２のドレインが接続されており、これらのトランジスタのゲートはロウアクティブＡＮＤゲートＸ３の出力端子に接続されている。そして、ＰチャネルトランジスタＭＰ１２のソースと高圧側電源ＶＤＤとの間には、ＰチャネルトランジスタＭＰ１３およびＭＰ１４が並列に介挿されている。ここで、ＰチャネルトランジスタＭＰ１３のゲートには、信号ＳＮをインバータＸ７によってレベル反転した信号が与えられ、ＰチャネルトランジスタＭＰ１４のゲートにはインバータＸ８の出力信号が与えられる。一方、ＮチャネルトランジスタＭＮ１２のソースと低圧側電源ＶＳＳとの間には、ＮチャネルトランジスタＭＮ１３およびＭＮ１４が並列に介挿されている。ここで、ＮチャネルトランジスタＭＮ１３のゲートには信号ＳＰが与えられ、ＮチャネルトランジスタＭＮ１４のゲートにはインバータＸ９の出力信号ＶＱが与えられる。
【００２０】
Ｎチャネルプリドライバ２において、ＰチャネルトランジスタＭＰ２１およびＮチャネルトランジスタＭＮ２１は、高圧側電源ＶＤＤおよび低電圧電源ＶＳＳ間に直列に介挿されており、インバータを構成している。これらのトランジスタは、各々のゲートがＮＡＮＤゲートＸ２の出力端子に接続され、各々のドレインが、ＮチャネルトランジスタＭＮ１にゲート電圧ＶＧＮを与える信号線２Ｇに共通接続されている。この信号線２Ｇには、ＰチャネルトランンジスタＭＰ２２およびＮチャネルトランジスタＭＮ２２のドレインが接続されており、これらのトランジスタのゲートはＮＡＮＤゲートＸ２の出力端子に接続されている。そして、ＰチャネルトランジスタＭＰ２２のソースと高圧側電源ＶＤＤとの間には、ＰチャネルトランジスタＭＰ２３およびＭＰ２４が並列に介挿されている。ここで、ＰチャネルトランジスタＭＰ２３のゲートには、信号ＳＮが与えられ、ＰチャネルトランジスタＭＰ２４のゲートにはインバータＸ９の出力信号ＶＱが与えられる。一方、ＮチャネルトランジスタＭＮ２２のソースと低圧側電源ＶＳＳとの間には、ＮチャネルトランジスタＭＮ２３およびＭＮ２４が並列に介挿されている。ここで、ＮチャネルトランジスタＭＮ２３のゲートには、信号ＳＰをインバータＸ６によってレベル反転した信号が与えられ、ＮチャネルトランジスタＭＮ２４のゲートにはインバータＸ８の出力信号が与えられる。
【００２１】
以上説明したＰチャネルプリドライバ１およびＮチャネルプリドライバ２は、出力部５のＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１を駆動する手段として、複数の並列接続されたトランジスタを有しているため、これらを選択使用することにより、信号Ｖｉｎ−ＰまたはＶｉｎ−Ｎの変化に応じて出力部５の各トランジスタをＯＮ状態からＯＦＦ状態へまたはＯＦＦ状態からＯＮ状態に移行させる際の利得の制御が可能である。そして、インバータＸ８およびＸ９並びにＰチャネルゲート電圧判定部３およびＮチャネルゲート電圧判定部４は、Ｐチャネルプリドライバ１およびＮチャネルプリドライバ２について、以下に掲げる第１の利得制御および第２の利得制御を行う利得制御手段として機能する。
【００２２】
ａ．第１の利得制御
この制御は、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＮ状態からＯＦＦ状態に移行させるように駆動する過程においてＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１の出力電圧が基準レベルを越えたとき、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得（駆動能力）を低下させる制御である。
ｂ．第２の利得制御
この制御は、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＦＦ状態からＯＮ状態に移行させるように駆動する過程において、ＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１に電流が流れ始めてからＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１の出力電圧が基準レベルに到達するまでの間、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得を低下させる制御である。
なお、第１および第２の利得制御については、説明の重複を避けるため、本実施形態の動作説明において詳細を明らかにする。
【００２３】
また、上述したロウアクティブＡＮＤゲートＸ３およびＮＡＮＤゲートＸ２とＰチャネルゲート電圧判定部３およびＮチャネルゲート電圧判定部４は、出力信号Ｖｏｕｔを立ち上げるときには、ＮチャネルトランジスタＭＮ１がＯＦＦ状態になってからＰチャネルトランジスタＭＰ１をＯＮ状態に移行させる駆動をＰチャネルプリドライバ１に行わせ、出力信号Ｖｏｕｔを立ち下げるときには、ＰチャネルトランジスタＭＰ１がＯＦＦ状態になってからＮチャネルトランジスタＭＮ１をＯＮ状態に移行させる駆動をＮチャネルプリドライバ２に行わせる駆動順序制御手段として機能する。なお、この駆動順序制御手段の機能についても、説明の重複を避けるため、本実施形態の動作説明において詳細を明らかにする。
【００２４】
次に、本実施形態の動作を従来技術と対比しつつ説明する。以下では、図２に示すように、入力信号によりパルス幅変調されたパルス列を出力するＰＷＭ変調器１０１と、このパルス列に応じて、スピーカなどの誘導性負荷１０３を駆動する出力バッファ回路１０２とを有するＤ級増幅器などを想定し、出力バッファ回路１０２として、従来技術による出力バッファ回路を用いた場合と本実施形態に係る出力バッファ回路を用いた場合について各々の動作を比較する。
【００２５】
まず、図３に示すように、従来の出力バッファ回路（図３では一例として前掲図７の出力バッファ回路の出力部が示されている）により誘導性負荷１０３の駆動を行う場合を検討する。上述した通り、従来の出力バッファ回路では、例えば出力信号ＶｏｕｔをＨレベルからＬレベルに変化させる場合、まず、それまでにＯＮ状態であったＰチャネルトランジスタＰ６０をＯＦＦ状態とし、その後、それまでＯＦＦ状態であったＮチャネルトランジスタＮ６０をＯＮ状態とする。ここで、ＰチャネルトランジスタＰ６０がＯＮ状態からＯＦＦ状態に転じるとき、ＰチャネルトランジスタＰ６０から誘導性負荷１０３に電流が流れ込んでいると、誘導性負荷１０３には、それまでに流れていた電流を維持させようとする逆起電力が発生する。このため、図４に示すように、トランジスタＰ６０およびＮ６０の両方がＯＦＦ状態になったときに、誘導性負荷１０３に発生する逆起電力により、出力信号Ｖｏｕｔにアンダーシュートが発生し、その後、誘導性負荷１０３のインダクタンスＬと出力端の寄生容量からなる共振回路の作用により、出力信号Ｖｏｕｔにリンギングが発生し、このリンギングは誘導性負荷１０３の抵抗Ｒにより次第に減衰してゆく。誘導性負荷１０３からＮチャネルトランジスタＮ６０に電流が流れ込んでいるときにＮチャネルトランジスタＮ６０がＯＮ状態からＯＦＦ状態に転じた場合も同様な逆起電力が誘導性負荷１０３に発生し、この場合は出力信号Ｖｏｕｔにオーバーシュートが発生する（図示略）。
【００２６】
これに対し、本実施形態に係る出力バッファ回路を図２における出力バッファ回路１０２として用いた場合には、以下説明するように、誘導性負荷１０３が出力端子に接続されている状況においても出力信号Ｖｏｕｔにオーバーシュートおよびアンダーシュートが発生するのを低減することができる。なお、以下の説明では、出力バッファ回路における低圧側電源ＶＳＳが接地電位とされているものとする。
【００２７】
図５は、本実施形態に係る出力バッファ回路から誘導性負荷１０３に電流が流れ込んでいる状況においてパルス状の入力信号Ｖｉｎが出力バッファ回路に与えられた場合の動作を示す波形図である。入力信号ＶｉｎがＬレベルである場合、Ｐチャネルプリドライバ１に対する入力信号Ｖｉｎ−ＰがＬレベルとなるため、信号線１Ｇに出力されるゲート電圧ＶＧＰはＨレベルとなり、ＰチャネルトランジスタＭＰ１はＯＦＦ状態となる。また、ゲート電圧ＶＧＰがＨレベルであるため、Ｐチャネルゲート電圧判定部３の出力信号ＳＰがＨレベルとなり、Ｎチャネルプリドライバ２に対する入力信号Ｖｉｎ−ＮがＬレベルとなる。このため、信号線２Ｇに出力されるゲート電圧ＶＧＮはＨレベルとなり、ＮチャネルトランジスタＭＮ１はＯＮ状態となる。従って、出力バッファ回路の出力信号ＶｏｕｔはＬレベル、インバータＸ８の出力信号はＨレベル、インバータＸ９の出力信号はＬレベルとなる。また、ゲート電圧ＶＧＮがＨレベルであるため、Ｎチャネルゲート電圧判定部４の出力信号ＳＮがＨレベルとなる。従って、Ｐチャネルプリドライバ１において、ＰチャネルトランジスタＭＰ１３およびＮチャネルトランジスタＭＮ１３はＯＮ状態となり、ＰチャネルトランジスタＭＰ１４およびＮチャネルトランジスタＭＮ１４はＯＦＦ状態となる。また、Ｎチャネルプリドライバ２において、ＰチャネルトランジスタＭＰ２４およびＮチャネルトランジスタＭＮ２４はＯＮ状態となり、ＰチャネルトランジスタＭＰ２３およびＮチャネルトランジスタＭＮ２３はＯＦＦ状態となる。
【００２８】
入力信号ＶｉｎがＨレベルに立ち上がると、これにより、Ｎチャネルプリドライバ２に対する入力信号Ｖｉｎ−ＮがＨレベルとなり、ＰチャネルトランジスタＭＰ２１およびＭＰ２２がＯＦＦ状態、ＮチャネルトランジスタＭＮ２１およびＭＮ２２がＯＮ状態となる。このため、信号線２Ｇに介在する容量の蓄積電荷が、ＮチャネルトランジスタＭＮ２１経由のパスと、ＮチャネルトランジスタＭＮ２２およびＭＮ２４経由のパスとを介して放電し、ゲート電圧ＶＧＮが急速に低下し、ＮチャネルトランジスタＭＮ１はＯＦＦ状態となる。ここで、ＮチャネルトランジスタＭＮ１がＯＦＦ状態となる前に誘導性負荷１０３に電流が流れ込んでいた場合には、ＮチャネルトランジスタＭＮ１がＯＦＦ状態となることにより、それまでＮチャネルトランジスタＭＮ１を介して流れていた電流に相当するものが、基板とＮチャネルトランジスタＭＮ１のドレインとの間に介在する寄生ダイオードに流れ、この電流が誘導性負荷１０３に流れ込むこととなる。
【００２９】
また、ＮチャネルトランジスタＭＮ１がＯＦＦ状態となる程度までゲート電圧ＶＧＮが低下すると、Ｎチャネルゲート電圧判定部４の出力信号ＳＮがＬレベルとなる。この結果、Ｐチャネルプリドライバ１に対する入力信号Ｖｉｎ−ＰがＨレベル、インバータＸ７の出力信号がＨレベルとなり、ＰチャネルトランジスタＭＰ１１およびＭＰ１２がＯＦＦ状態、ＮチャネルトランジスタＭＮ１１およびＭＮ１２がＯＮ状態となる。このため、信号線１Ｇに介在する容量の蓄積電荷が、ＮチャネルトランジスタＭＮ１１経由のパスとＮチャネルトランジスタＭＮ１２およびＭＮ１３経由のパスの両方を介して放電し、ゲート電圧ＶＧＰが急速に低下し始める。
【００３０】
そして、ＰチャネルトランジスタＭＰ１がＯＮ状態になる程度までゲート電圧ＶＧＰが低下すると、Ｐチャネルゲート電圧判定部３の出力信号ＳＰがＬレベルとなり、上述した第２の利得制御が開始される。まず、信号ＳＰがＬレベルとなることにより、ＮチャネルトランジスタＭＮ１３がＯＦＦ状態となる。このため、信号線１Ｇに介在する容量の蓄積電荷は、ＮチャネルトランジスタＭＮ１１経由のパスのみを介して放電することとなり、Ｐチャネルプリドライバ１の利得が低下し、ゲート電圧ＶＧＰの低下速度が低くなる。この間、ゲート電圧ＶＧＰの低下に従ってＰチャネルトランジスタＭＰ１のドレイン電流ＩＤＰが徐々に増加し、誘導性負荷１０３に流れる電流のうちドレイン電流ＩＤＰの占める割合が増加してゆく。そして、ドレイン電流ＩＤＰの大きさが誘導性負荷１０３に流れる電流の大きさを越えると、出力信号Ｖｏｕｔが上昇し始める。また、基板およびＮチャネルトランジスタＭＮ１のドレイン間の寄生ダイオードはＯＦＦ状態となる。
【００３１】
そして、出力信号ＶｏｕｔのレベルがインバータＸ８の閾値レベルを上回ると、インバータＸ８の出力信号がＬレベル、インバータＸ９の出力信号がＨレベルとなり、ＰチャネルトランジスタＭＰ１４およびＮチャネルトランジスタＭＮ１４がＯＮ状態となる。このため、信号線１Ｇに介在する容量の蓄積電荷が、ＮチャネルトランジスタＭＮ１１経由のパスとＮチャネルトランジスタＭＮ１２およびＭＮ１４経由のパスとを介して放電するようになり、Ｐチャネルプリドライバ１の利得は上昇し、ゲート電圧ＶＧＰは、再び急速に低下し、ＰチャネルトランジスタＭＰ１は完全にＯＮ状態となる（以上、第２の利得制御）。しかしながら、この段階では、出力信号Ｖｏｕｔはレベルが充分に低下しており、かつ、ＰチャネルトランジスタＭＰ１を経由して誘導性負荷１０３に電流が流れ込む状態となっており、ＰチャネルトランジスタＭＰ１のドレイン電流ＩＤＰの変化は終了しているので、オーバーシュートやリンギングが発生することはない。また、出力信号Ｖｏｕｔが充分に立ち上がってからＰチャネルトランジスタＭＰ１が完全にＯＮ状態となるので、ＰチャネルトランジスタＭＰ１の損失は少なくて済む。
【００３２】
次に、入力信号ＶｉｎがＬレベルに立ち下がると、Ｐチャネルプリドライバ１に対する入力信号Ｖｉｎ−Ｐが立ち下がる。このとき、Ｐチャネルプリドライバ１では、ＰチャネルトランジスタＭＰ１４およびＮチャネルトランジスタＭＮ１４がＯＮ状態であるため、ＰチャネルトランジスタＭＰ１１経由のパスとＰチャネルトランジスタＭＰ１４およびＭＰ１２経由のパスの両方を介して信号線１Ｇに介在する容量の充電が行われる。このため、ゲート電圧ＶＧＰが急速に上昇し始め、出力部５におけるＰチャネルトランジスタＭＰ１はＯＮ状態からＯＦＦ状態に急速に移行し始め、ＰチャネルトランジスタＭＰ１のドレイン電流ＩＤＰが減少する。この結果、誘導性負荷１０３に逆起電力が発生し、これにより出力信号Ｖｏｕｔが急速に低下する。
【００３３】
しかし、出力信号ＶｏｕｔがインバータＸ８の閾値レベルを下回ると、上述した第１の利得制御が開始される。すなわち、インバータＸ８の出力信号がＨレベル、インバータＸ９の出力信号ＶＱがＬレベルとなり、Ｐチャネルプリドライバ１におけるＰチャネルトランジスタＭＰ１４がＯＦＦ状態となり、ＰチャネルトランジスタＭＰ１をＯＦＦ状態に移行させるＰチャネルプリドライバ１の利得が低下する。また、このとき信号線１Ｇは、ＰチャネルトランジスタＭＰ１１のみを介して電源線に接続された状態となっているので、信号線１Ｇと電源線との間の抵抗は高い。従って、出力部５では、ＰチャネルトランジスタＭＰ１のドレインおよびゲート間の寄生容量を介した負帰還動作により、出力信号Ｖｏｕｔの急激な変化が抑制される。このため、出力信号Ｖｏｕｔは、インバータＸ８の閾値レベルを下回った後、それまでよりも緩やかな時間勾配で下降し、Ｌレベルに至る。従って、出力信号Ｖｏｕｔにおけるアンダーシュートやリンギングの発生が低減される。
【００３４】
そして、ＰチャネルトランジスタＭＰ１がＯＦＦ状態になる程度にゲート電圧ＶＧＰが上昇すると、Ｐチャネルゲート電圧判定部３の出力信号ＳＰがＨレベルになり、Ｎチャネルプリドライバ２に対する入力信号Ｖｉｎ−ＮがＬレベルになる。これによりゲート電圧ＶＧＮを立ち上げ、ＮチャネルトランジスタＭＮ１をＯＮ状態に移行させる動作がＮチャネルプリドライバ２により行われる。
【００３５】
図６は誘導性負荷１０３から出力バッファ回路に電流が流れ込んでいる状況における出力バッファ回路の各部の信号波形を示している。図６において、入力信号Ｖｉｎが立ち上がることによりＮチャネルプリドライバ２に対する入力信号Ｖｉｎ−Ｎが立ち上がると、Ｎチャネルプリドライバ２では、ＮチャネルトランジスタＭＮ２１経由のパスとＮチャネルトランジスタＭＮ２２およびＭＮ２４のパスを介した放電が開始され、ゲート電圧ＶＧＮが低下を開始し、ＮチャネルトランジスタＭＮ１のドレイン電流ＩＤＮが減少し始める。これにより誘導性負荷１０３に逆起電力が発生し、出力信号Ｖｏｕｔが急速に上昇し始める。しかし、出力信号ＶｏｕｔがインバータＸ８の閾値レベルを越えると、第１の利得制御が開始され、Ｎチャネルプリドライバ２では、ＮチャネルトランジスタＭＮ２４がＯＦＦ状態となり、ゲート電圧ＶＧＮを下降させるのに寄与するのがＮチャネルトランジスタＭＮ２１のみとなる。また、ＮチャネルトランジスタＭＮ１のドレインおよびゲート間の寄生容量を介した負帰還動作により出力信号Ｖｏｕｔの急激な変化が抑制される。このため、出力信号Ｖｏｕｔは、インバータＸ８の閾値レベルを越えた後、それまでよりも緩やかな時間勾配で上昇し、これによりオーバーシュートやリンギングの発生が低減される。
【００３６】
そして、ＮチャネルトランジスタＭＮ１がＯＦＦ状態になる程度にゲート電圧ＶＧＮが下降すると、Ｎチャネルゲート電圧判定部４の出力信号ＳＮがＨレベルになり、Ｐチャネルプリドライバ１に対する入力信号Ｖｉｎ−ＰがＨレベルになる。これによりゲート電圧ＶＧＰを立ち下げ、ＰチャネルトランジスタＭＰ１をＯＮ状態に移行させる動作がＰチャネルプリドライバ１により行われる。
【００３７】
次に、入力信号ＶｉｎがＬレベルに立ち下がると、Ｐチャネルプリドライバ１に対する入力信号Ｖｉｎ−Ｐが立ち下がる。この結果、ゲート電圧ＶＧＰが上昇し、ＰチャネルトランジスタＭＰ１はＯＮ状態からＯＦＦ状態に移行する。ここで、ＰチャネルトランジスタＭＰ１がＯＦＦ状態となる前に誘導性負荷１０３からＰチャネルトランジスタＭＰ１１に電流が流れ込んでいた場合、この誘導性負荷１０３からの電流は、ＰチャネルトランジスタＭＰ１がＯＦＦ状態になると、ＰチャネルトランジスタＭＰ１のドレインと基板の間に介在する寄生ダイオードに流れる。
【００３８】
また、ＰチャネルトランジスタＭＰ１がＯＦＦ状態となる程度までゲート電圧ＶＧＰが上昇すると、Ｐチャネルゲート電圧判定部３の出力信号ＳＰがＨレベルとなる。この結果、Ｎチャネルプリドライバ２に対する入力信号Ｖｉｎ−ＮがＬレベル、インバータＸ６の出力信号がＨレベルとなり、ＰチャネルトランジスタＭＰ２１およびＭＰ２２がＯＮ状態、ＮチャネルトランジスタＭＮ２１およびＭＮ２２がＯＦＦ状態となる。このため、ＰチャネルトランジスタＭＰ２１経由のパスとＰチャネルトランジスタＭＰ２３およびＭＰ２２経由のパスの両方を介して信号線２Ｇに介在する容量の充電が行われ、ゲート電圧ＶＧＮが急速に上昇し始める。
【００３９】
そして、ＮチャネルトランジスタＭＮ１がＯＮ状態になる程度までゲート電圧ＶＧＮが上昇すると、Ｎチャネルゲート電圧判定部４の出力信号ＳＮがＨレベルとなり、ＰチャネルトランジスタＭＰ２３がＯＦＦ状態となる。このため、Ｎチャネルプリドライバ２の利得が低下し、ゲート電圧ＶＧＮの上昇速度が低下する。この間、ゲート電圧ＶＧＮの上昇に従ってＮチャネルトランジスタＭＮ１のドレイン電流ＩＤＮが次第に増加し、このドレイン電流ＩＤＮが誘導性負荷１０３の電流を越えると、出力信号Ｖｏｕｔが下降し始める。また、ＰチャネルトランジスタＭＰ１のドレインおよび基板間の寄生ダイオードはＯＦＦ状態となる。
【００４０】
そして、出力信号ＶｏｕｔのレベルがインバータＸ８の閾値レベルを下回ると、インバータＸ８の出力信号がＨレベル、インバータＸ９の出力信号ＶＱがＬレベルとなり、ＰチャネルトランジスタＭＰ２４およびＮチャネルトランジスタＭＮ２４がＯＮ状態となる。このため、Ｎチャネルプリドライバ２の利得は上昇し、ゲート電圧ＶＧＮは、再び急速に上昇し、ＮチャネルトランジスタＭＮ１は完全にＯＮ状態となる（以上、第２の利得制御）。しかしながら、この段階では、出力信号Ｖｏｕｔはレベルが充分に低下しており、かつ、誘導性負荷１０３からの電流がＮチャネルトランジスタＭＮ１に流れ込む状態となっており、ＮチャネルトランジスタＭＮ１のドレイン電流ＩＤＮの変化は終了しているので、アンダーシュートやリンギングが発生することはない。また、出力信号Ｖｏｕｔが充分に立ち下がってからＮチャネルトランジスタＭＮ１が完全にＯＮ状態となるので、ＮチャネルトランジスタＭＮ１の損失は少なくて済む。
【００４１】
以上説明したように、本実施形態によれば、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＮ状態からＯＦＦ状態に移行させるように駆動する過程においてＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１の出力電圧が基準レベルを越えたとき、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得を低下させる第１の利得制御が行われるので、出力信号Ｖｏｕｔにオーバーシュートおよびアンダーシュートが発生するのを低減することができる。また、本実施形態によれば、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２がＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１をＯＦＦ状態からＯＮ状態に移行させるように駆動する過程において、ＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１に電流が流れ始めてからＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１の出力電圧が基準レベルに到達するまでの間、Ｐチャネルプリドライバ１またはＮチャネルプリドライバ２の利得（駆動能力）を低下させる第２の利得制御が行われるので、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１に流れる電流の急激な変化を防止し、雑音の発生を防止することができる。ここで、第１の利得制御および第２の利得制御は、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１に流れる電流の変化を緩和するように作用するので、誘導性負荷１０３に起因して発生する雑音のみならず、電源線や接地線に介在する寄生インダクタンスに起因して発生する雑音を抑制する効果も奏する。また、本実施形態によれば、出力信号Ｖｏｕｔの立ち上げるときには、ＮチャネルトランジスタＭＮ１がＯＦＦ状態になってからＰチャネルプリドライバ１にＰチャネルトランジスタＭＰ１をＯＮ状態に移行させる駆動を行わせ、出力信号Ｖｏｕｔを立ち下げるときには、ＰチャネルトランジスタＭＰ１がＯＦＦ状態になってからＮチャネルプリドライバ２にＮチャネルトランジスタＭＮ１をＯＮ状態に移行させる駆動を行わせるようにしているので、ＰチャネルトランジスタＭＰ１およびＮチャネルトランジスタＭＮ１に貫通電流が流れるのを防止することができる。
【００４２】
以上、この発明の一実施形態について説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態では、電界効果トランジスタにより構成された出力バッファ回路に本発明を適用したが、本発明は、バイポーラトランジスタにより構成された出力バッファ回路にも適用可能である。
（２）上記実施形態では、出力部５をＰチャネルトランジスタＭＰ１とＮチャネルトランジスタＭＮ１からなる相補対称形の回路としたが、出力部５をＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１の一方のみからなるオープンドレイン形の回路とし、これにより誘導性負荷１０３の駆動を行うようにしてもよい。この場合も、ＰチャネルトランジスタＭＰ１またはＮチャネルトランジスタＭＮ１がＯＦＦ状態に移行するときに第１の利得制御が働くように構成すればよい。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施形態である出力バッファ回路の構成を示す回路図である。
【図２】同出力バッファ回路の使用例を示す回路図である。
【図３】従来の出力バッファ回路に誘導性負荷が接続された状態を示す回路図である。
【図４】従来の出力バッファ回路により誘導性負荷を駆動した場合に出力信号に発生するアンダーシュートを示す波形図である。
【図５】同実施形態において出力バッファ回路から誘導性負荷に電流が流れ込む状況下における動作を示す波形図である。
【図６】同実施形態において誘導性負荷から出力バッファ回路に電流が流れ込む状況下における動作を示す波形図である。
【図７】従来の出力バッファ回路の第１の構成例を示す回路図である。
【図８】従来の出力バッファ回路の第２の構成例を示す回路図である。
【符号の説明】
【００４４】
１……Ｐチャネルプリドライバ、２……Ｎチャネルプリドライバ、３……Ｐチャネルゲート電圧判定部、４……Ｎチャネルゲート電圧判定部、５……出力部、ＭＰ１〜ＭＰ２６……Ｐチャネルトランジスタ、ＭＮ１〜ＭＮ２５……Ｎチャネルトランジスタ、Ｘ１，Ｘ４〜Ｘ９……インバータ、Ｘ２……ＮＡＮＤゲート、Ｘ３……ロウアクティブＡＮＤゲート。
【図１】
0004692134.tif 000002
【図２】
0004692134.tif 000003
【図３】
0004692134.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004692134.tif 000008
【図８】
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