(57)【特許請求の範囲】
【請求項１】
基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とを有し、入力された電荷の量をしきい値電圧の変化として出力する信号出力用ＭＯＳＦＥＴと、
光を電荷に変換して前記電荷を蓄積する光電変換領域と、
前記光電変換領域に隣接して設けられ、前記光電変換領域から転送された電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に蓄積されている電荷を、１ラインずつ信号を読み出す直前に前記信号出力用ＭＯＳＦＥＴの前記ソース近傍領域へ転送する電荷転送部と
を含む単位画素が複数配列されており、
前記光電変換領域に蓄積されている電荷は、その光電変換領域に対応して配置された前記電荷蓄積部に全画素一斉に転送され、
前記光電変換領域における次の電荷の蓄積は、前記電荷蓄積部に前の電荷が全画素一斉に転送された後から、前記電荷蓄積部に前記次の電荷が全画素一斉に転送されるまで、前記信号の読み出し期間中も継続して行われることを特徴とする固体撮像装置。
【請求項２】
基板上のリング状ゲート電極と、前記リング状ゲート電極の中央開口部に対応する前記基板の位置に設けられたソース領域と、前記ソース領域を取り囲み、かつ、前記リング状ゲート電極の外周に達しないように前記基板に設けられたソース近傍領域とを有し、入力された電荷の量をしきい値電圧の変化として出力する信号出力用ＭＯＳＦＥＴと、
光を電荷に変換して前記電荷を蓄積する複数の光電変換領域と、
前記複数の光電変換領域に１対１に対応して隣接してそれぞれ設けられ、前記複数の光電変換領域のうち対応する前記光電変換領域から転送された電荷を蓄積する複数の電荷蓄積部と、
前記複数の電荷蓄積部に１対１に対応して設けられ、前記複数の電荷蓄積部に蓄積されている電荷を、１ラインずつ信号を読み出す直前に共通の前記信号出力用ＭＯＳＦＥＴの前記ソース近傍領域へ順番に転送する複数の電荷転送手段と
を含む複数の画素単位で規則的に配列されており、
前記光電変換領域に蓄積されている電荷は、その光電変換領域に対応して配置された前記電荷蓄積部に全画素一斉に転送され、
前記光電変換領域における次の電荷の蓄積は、前記電荷蓄積部に前の電荷が全画素一斉に転送された後から、前記電荷蓄積部に前記次の電荷が全画素一斉に転送されるまで、前記信号の読み出し期間中も継続して行われ、
前記ソース近傍領域は、前記リング状ゲート電極の電位を上げて前記ソース領域のソース電位をフローティングすることによりリセットされることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に係り、特に画素にリング状のゲート電極を持つ増幅素子を備えた固体撮像装置の構造に関する。
【背景技術】
【０００２】
固体撮像装置は、大別するとＣＣＤ（Charge Coupled Device：電荷転送素子）とＣＭＯＳ（Complementary MOS）センサの２種類に分けられる。ＣＣＤは、画素内のフォトダイオードで光電変換して得られた電荷を垂直電荷転送路、水平電荷転送路を通して読出し部に転送し、そこで電圧に変換して出力信号を得る構造である。全画素で光電変換された電荷を単一の読出し部で電圧に変換するため、ＣＣＤは画素間の信号ばらつきが少なく、低雑音であるという特長を有する。また、フォトダイオードで光電変換された電荷を、全画素で同時に垂直電荷転送路に移してから順次転送して信号読出しを行えるので、いわゆるグローバルシャッタ（一括シャッタ）動作が容易に実現できる。
【０００３】
しかし、ＣＣＤは、電荷の転送に数種類の高い電圧が必要で消費電力が大きくなり、また画素数が多くなると電荷の転送、特に水平電荷転送に時間がかかり高速で動作できないなど不具合がある。
【０００４】
一方、ＣＭＯＳセンサは、フォトダイオードで光電変換して得られた電荷を画素内で電圧または電流信号に変換し、その信号を画素内に設けた増幅用トランジスタで増幅してから画素外に出力する構造をとる。２次元マトリクス状に配列された複数の画素をスイッチで切り替えて信号を読み出すので、ＣＭＯＳセンサの動作速度は速く、また、画素部と周辺駆動回路をＣＭＯＳで構成するため、ＣＭＯＳセンサは低電圧で駆動できて低消費電力となり、さらに、ＡＤコンバータなどの信号処理回路も同一チップに搭載できる等々の特徴を持っている。
【０００５】
しかし、ＣＭＯＳセンサは、画素内に設けた個別の増幅トランジスタで信号を増幅するため画素間の信号ばらつきが大きく、ＣＣＤに比べて雑音特性が不利になる。また、ＣＣＤで容易に実現できるグローバルシャッタ動作をしようとすると、ＣＭＯＳセンサでは１画素あたりのトランジスタ数を４〜５個に増やす必要があり、チップ面積が大きくなってコスト高となる。このため、一般用途のＣＭＯＳセンサでは画面走査線の１ライン毎に信号を読み出す、いわゆるラインシャッタ（ローリングシャッタ）動作が基本となっている。
【０００６】
ここで、固体撮像装置によって撮影した画像とシャッタ動作の関係について説明する。動きの速い被写体をラインシャッタ動作の撮像装置で撮ると画像が歪む。図１４（Ａ）に示すような、上下に動く円形のボールを被写体として、画面の上端から１ラインずつ読み出す方式のＣＭＯＳセンサで撮ると、その撮影した画像はボールが上に動く場合は同図（Ｂ）に示すように扁平になり、ボールが下に動く場合は同図（Ｃ）に示すように楕円状に伸びる。
【０００７】
この現象は、撮影した画像を静止画として読み出す場合に特に目立つ不具合である。そのため、ラインシャッタ動作のＣＭＯＳセンサを動画・静止画撮影カメラに応用するときは、メカニカルシャッタを併用してフォトダイオードの受光時間を全画素同一にすることが行われるが、メカニカルシャッタを入れることにより光学系が大きくなり、コストが上がるなどの問題がある。
【０００８】
一方、ＣＭＯＳセンサの１画素当りのトランジスタを減らして、かつ、グローバルシャッタ機能を実現する固体撮像装置も従来提案されている（例えば、特許文献１参照）。この従来の固体撮像装置では、光電変換領域と、転送ゲートと、リング状ゲート読出しトランジスタとで、画素を構成し、グローバルシャッタ機能を実現している。
【０００９】
【特許文献１】特開平１０−４１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかるに、上記の特許文献１記載の従来の固体撮像装置は、フォトダイオードで光電変換した電荷を、全画素一斉にリング状ゲートトランジスタの下に全面的に設置されたｐウェルに転送するので、電荷電圧変換効率が悪く出力電圧が小さい不具合がある。
【００１１】
また、上記の従来の固体撮像装置では、フォトダイオードで光電変換した電荷をリング状ゲートトランジスタの下のｐウェルに一括転送した後、１ラインずつ信号を読み出すが、画面の上側から順次読み出すとすると、最上端のラインのトランジスタは電荷が転送された後直ぐに読み出し動作をするが、最下端のラインのトランジスタは電荷転送後およそ１フィールド（フレーム）時間が経過してから電荷の読み出し動作を行う。すなわち、最上端と最下端のリング状ゲートトランジスタでは、リング状ゲートトランジスタのｐ領域に電荷を保持する時間がおよそ１フィールド（フレーム）時間ほど異なっている。リング状ゲートトランジスタの下のｐウェルは、ソース高濃度ｎ型領域に隣接しているためプロセス条件の最適化が不十分であるとリーク電流を発生し、その場合は最上端のトランジスタでは信号電荷に対するリーク電流の影響は殆どないが、最下端に行くに従ってリーク電流の影響が大きくなる。このように、上記の従来の固体撮像装置では、１フィールド（フレーム）の画面内で場所により、リーク電流の大きさが異なり、信号電圧の不均一を生じさせるおそれがある。
【００１２】
また、固体撮像装置の解像度は画素数で決まるので多画素化の要求が強いが、単純に画素数を増やすとチップ面積や光学系が大きくなりコストアップとなる。そこで、フォトダイオードの面積比率を確保した状態でなるべく画素ピッチを小さくする努力がなされている。ＣＭＯＳセンサの画素ピッチを狭めて多数の画素を１チップに集積する場合、複数画素のフォトダイオードの電荷を１個の読み出しトランジスタから出力することにより高集積化する方法が考えられる。
【００１３】
この手法を特許文献１記載のＣＭＯＳセンサに適用すると、複数のフォトダイオードの電荷を転送する場所（ｐウェル領域）が共通のため、各フォトダイオードの電荷を順次転送して読み出さねばならず、グローバルシャッタ動作ができない。速く動く被写体の静止画を撮る用途には不適当である。
【００１４】
本発明は以上の点に鑑みなされたもので、画面内の画素位置によって信号電圧がばらつくことを抑え、かつ、複数のフォトダイオードに対して共通のトランジスタで読み出す構成も可能な、グローバルシャッタ機能付きの固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明の固体撮像装置は、基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とを有し、入力された電荷の量をしきい値電圧の変化として出力する信号出力用ＭＯＳＦＥＴと、光を電荷に変換して電荷を蓄積する光電変換領域と、光電変換領域に隣接して設けられ、光電変換領域から転送された電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積されている電荷を、１ラインずつ信号を読み出す直前に信号出力用ＭＯＳＦＥＴのソース近傍領域へ転送する電荷転送部とを含む単位画素が複数配列されており、
光電変換領域に蓄積されている電荷は、その光電変換領域に対応して配置された電荷蓄積部に全画素一斉に転送され、光電変換領域における次の電荷の蓄積は、電荷蓄積部に前の電荷が全画素一斉に転送された後から、電荷蓄積部に次の電荷が全画素一斉に転送されるまで、信号の読み出し期間中も継続して行われることを特徴とする。
【００１７】
また、上記の目的を達成するため、本発明の固体撮像装置は、基板上のリング状ゲート電極と、リング状ゲート電極の中央開口部に対応する基板の位置に設けられたソース領域と、ソース領域を取り囲み、かつ、リング状ゲート電極の外周に達しないように基板に設けられたソース近傍領域とを有し、入力された電荷の量をしきい値電圧の変化として出力する信号出力用ＭＯＳＦＥＴと、光を電荷に変換して電荷を蓄積する複数の光電変換領域と、複数の光電変換領域に１対１に対応して隣接してそれぞれ設けられ、複数の光電変換領域のうち対応する光電変換領域から転送された電荷を蓄積する複数の電荷蓄積部と、複数の電荷蓄積部に１対１に対応して設けられ、複数の電荷蓄積部に蓄積されている電荷を、１ラインずつ信号を読み出す直前に共通の信号出力用ＭＯＳＦＥＴのソース近傍領域へ順番に転送する複数の電荷転送手段とを含む複数の画素単位で規則的に配列されており、光電変換領域に蓄積されている電荷は、その光電変換領域に対応して配置された電荷蓄積部に全画素一斉に転送され、光電変換領域における次の電荷の蓄積は、電荷蓄積部に前の電荷が全画素一斉に転送された後から、電荷蓄積部に次の電荷が全画素一斉に転送されるまで、信号の読み出し期間中も継続して行われ、ソース近傍領域は、リング状ゲート電極の電位を上げてソース領域のソース電位をフローティングすることによりリセットされることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、全画素の光電変換領域で変換された電荷を一斉に電荷蓄積手段に移した後、電荷蓄積手段に蓄積された電荷を、電荷転送手段により１ラインずつ信号を読み出す直前に信号出力用トランジスタのソース近傍領域へ転送することで、信号出力用トランジスタのソース近傍領域での電荷保持時間を、電荷蓄積手段を設けない場合に比べて、ソース近傍領域に電荷を保持している時間は最長で１ライン時間の数百分の１程度と短くでき、信号出力トランジスタで発生するリーク電流の影響は非常に小さく、また画面の位置によってもリーク電流の影響は変わらない。
【００２０】
一方、本発明によれば、上記の電荷蓄積手段に電荷が保持される時間は画面の上端と下端で異なり、最長で１フィールド（フレーム）時間ほど異なるが、電荷蓄積手段を例えば埋め込みチャンネル型のＭＯＳ構造にすることで、リーク電流を非常に小さく抑えられるので、電荷保持時間の差が信号電圧に影響を与えないようにできる。
【００２１】
また、本発明によれば、複数の電荷転送手段により複数の電荷蓄積手段に蓄積された電荷を、１ラインずつ信号を読み出す直前に共通の信号出力用トランジスタのソース近傍領域へ順番に転送するようにしたため、複数の光電変換領域に対し共通の信号出力トランジスタを配置する高密度型の構成において、光電変換領域から電荷蓄積手段には全画素一斉に電荷を転送できるので、グローバルシャッタ機能を実現できる。
【発明を実施するための最良の形態】
【００２２】
次に、発明を実施するための最良の形態について図面と共に説明する。図１は本発明になる固体撮像装置の第１の実施の形態の平面図、図２は図１のＹーＹ’線に沿う縦断面図を示す。両図中、同一構成部分には同一符号を付してある。本実施の形態の固体撮像装置は、図２に示すように、ｐ＋シリコン基板１上にｐ−型エピタキシャル層２を成長させたものを基板として使う。図２に示すように、ｐ−型エピタキシャル層２内にｎウェル４があり、ｎウェル４上にはゲート酸化膜１１を挟んで信号読み出しトランジスタのゲート電極１２が、図１に示すように平面形状がリング状に形成されている（リング状ゲート電極）。
【００２３】
リング状ゲート電極１２の中央開口部に位置するｎウェル４の表面にはｎ＋型のソース領域１５があり、図２に示すように、そのソース領域１５に隣接して取り囲むようにｐ型のソース近傍ｐ型領域９がある。また、ソース近傍ｐ型領域９の下のｐ−エピタキシャル層２内にｐ＋層３が設けられている。また、ソース領域１５、ソース近傍ｐ型領域９と離れたｎウェル４の表面にはｎ＋型のドレイン領域１０がある。
【００２４】
リング状ゲート電極１２の外のｎウェル４中にはｐ−型埋め込み領域６が形成され、ｎウェル４とのｐｎ接合により埋め込みフォトダイオードを形成している。ｐ−型埋め込み領域６の表面にはｎ＋層７があり、このｎ＋層７は、単位画素エリアの外周でｎ＋ドレイン領域１０とつながっている。ｐ−型埋め込み領域６とｎ＋層７のｐｎ接合は、ｐ−型埋め込み領域６に蓄積した正孔がゲート酸化膜１１に接触して再結合しないように、ポテンシャルのバリアを作る役割を担っている。
【００２５】
また、ｐ−型埋め込み領域６に隣接したゲート酸化膜１１上には、電荷蓄積用のゲート電極１３が形成されている。この電荷蓄積用ゲート電極１３の下のチャンネル領域内には、フォトダイオードと距離をおいてｐ−埋め込み層８が設けられる。本実施の形態は、上記のフォトダイオードに隣接して、ゲート酸化膜１１と、電荷蓄積用ゲート電極１３と、ポテンシャルの異なるｐ−埋め込み層８及びｎウェルチャンネル１７を持つチャンネル部分とからなる電荷蓄積手段を設けた点に特徴がある。
【００２６】
また、電荷蓄積用ゲート電極１３とリング状ゲート電極１２の間には、電荷転送用ゲート電極１４がある。これらのゲート電極１２、１３、１４の作成には例えば２層ポリシリコンプロセスを使う。具体的には、電荷蓄積用ゲート電極１３とリング状ゲート電極１２を第１層ポリシリコンで形成し、この第１層ポリシリコンの表面を低温ウェット熱酸化法で薄く酸化し、その後第２層ポリシリコンで電荷転送用ゲート電極１４を作成する。
【００２７】
図３は図１及び図２に示した本発明の固体撮像装置の第１の実施の形態の等価回路図を示す。画素は画素敷き詰め領域にｍ行ｎ列で配置されているが、そのうちの１画素だけを代表として図３の等価回路で表現している。画素等価回路は前記リング状ゲート電極１２を持つ増幅用ＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）であるリング状ゲートＭＯＳＦＥＴ２１と、ドレイン２２（図１、図２の１０に相当）と、電荷蓄積用ゲート電極２４（図１、図２の１３に相当）及び電荷転送用ゲート電極２５（図１、図２の１４に相当）を持つ複合ＭＯＳＦＥＴと、フォトダイオード２３（図１、図２の６及び７に相当）とから構成されており、リング状ゲートＭＯＳＦＥＴ２１のドレインがフォトダイオード２３のｎ側端子に接続されている。
【００２８】
また、電荷蓄積用ゲート電極２４と電荷転送用ゲート電極２５とを持つ複合ＭＯＳＦＥＴのソースがフォトダイオード２３のｐ側端子に接続され、複合ＭＯＳＦＥＴのドレインがリング状ゲートＭＯＳＦＥＴ２１のバックゲート（図２のソース近傍ｐ型領域９に相当）と接続されている。リング状ゲートＭＯＳＦＥＴ２１は、図１、図２ではリング状ゲート電極１２直下のソース近傍ｐ型領域９をゲート領域とし、ｎ＋型のソース領域１５及びｎ＋型のドレイン領域１０を有するｎチャネルＭＯＳＦＥＴである。また、上記の複合ＭＯＳＦＥＴは、図１、図２では電荷転送用ゲート電極１４直下のｎウェル４をゲート領域、ｐ−型埋め込み領域６をソース領域、ソース近傍ｐ型領域９をドレインとするｐチャネルＭＯＳＦＥＴである。
【００２９】
画素内のリング状ゲートＭＯＳＦＥＴ２１のリング状ゲート電極は、信号線２６を介して垂直走査回路３１に接続されており、また、電荷蓄積用ゲート電極２４と電荷転送用ゲート電極２５はそれぞれ信号線２７、２８を介して転送ゲート駆動回路３２に接続されており、リング状ゲートＭＯＳＦＥＴ２１のドレイン電極とフォトダイオード２３のｎ側端子はドレイン２２及び信号線２９を介してドレイン電圧制御回路３３に接続されている。
【００３０】
リング状ゲート電極と電荷転送用ゲート電極は行毎に制御するので、図中、横方向に配線するが、電荷蓄積用ゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電圧制御回路３３は、全画素一斉に制御する場合と行毎に制御する場合があり、ここでは横方向で表現する。また、リング状ゲートＭＯＳＦＥＴ２１のソース電極につながる配線は縦方向に配線され、配線の一方はソース電位制御回路３４に接続され、もう一方は信号出力回路３５に接続されている。
【００３１】
信号出力回路３５には、図示していないクランプ回路やサンプルホールド回路、差動増幅器によって信号電圧とリセット電圧の差を読み出す、いわゆるＣＤＳ（相関二重サンプリング）の機能を備えている。信号出力回路３５から出力された信号は、水平走査回路３６により制御されるスイッチを介して出力される。
【００３２】
次に、本実施の形態の等価回路の動作について、図４のタイミングチャートを併せ参照して説明する。ドレイン電圧制御回路３３からは図４（Ａ）に示すようにハイレベルＶｄｄのドレイン電圧が出力されている。また、図４のｔ１までの期間で、図３の埋め込みフォトダイオード２３に光が入射し、光電変換効果により電子ホール対が発生し、フォトダイオード２３のｐ−型領域（図２のｐ−型埋め込み領域６）にホールが蓄積される。
【００３３】
続いて、時刻ｔ１で全画素の転送ゲート駆動回路３２から信号線２７へ出力される電圧により全画素の電荷蓄積用ゲート電極２４の電位ＶＣが図４（Ｂ）に示すようにローレベル（Ｌｏｗ）となり、全画素で一斉にフォトダイオード２３から電荷蓄積ゲート電極２４下のチャンネルへ、ホール電荷が転送される。
【００３４】
続く時刻ｔ２では、電荷蓄積ゲート電極２４の電位ＶＣが図４（Ｂ）に示すように再びＶｄｄとなる。この状態でホール電荷は電荷蓄積ゲート電極２４の下のｐ−型埋め込みチャンネルに保持され、また電荷蓄積ゲート電極２４の下のｎウェルチャンネル（図２の１７）により、フォトダイオード２３と電荷蓄積ゲート電極２４間の電荷移動が阻止される。フォトダイオード２３では再びホール電荷の蓄積が始まり、これは次に電荷蓄積ゲート電極２４のＶＣがＬｏｗになるまで続く。
【００３５】
画素の信号読み出しは各行毎に順番に行われるので、時刻ｔ２から時刻ｔ３は図示した画素が位置する行を読み出すまでの待機状態となる。待機状態のリング状ゲートＭＯＳＦＥＴ２１のゲート電位ＶＲは図４（Ｄ）に示すようにＬｏｗ、ソース電位ＶＳは同図（Ｅ）に示すようにＳ１であり、リング状ゲートＭＯＳＦＥＴ２１はオフ状態である。ソース電位制御回路３４により制御されるソース電位ＶＳは他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値を取り得る。
【００３６】
時刻ｔ３で、図３に示した画素の位置する行の全画素について、転送ゲート駆動回路３２から信号線２８に出力される信号により、転送ゲート電極２５の電位ＶＴＧが図４（Ｃ）に示すようにＬｏｗにされ、電荷蓄積ゲート電極２４の直下のｐ−型埋め込みチャンネルに保持されている電荷を、リング状ゲートＭＯＳＦＥＴ２１のバックゲート（ソース近傍ｐ型領域９）に転送する。この電荷転送が終った後、転送ゲート電極２５の電位ＶＴＧがＶｄｄに戻り、その後、読み出し動作が始まる。
【００３７】
まず、時刻ｔ４で垂直走査回路３１から信号線２６を介して出力される信号により、図４（Ｄ）に示すようにリング状ゲートＭＯＳＦＥＴ２１のリング状ゲート電極電位がＶｇ１になる。この電位Ｖｇ１はＬｏｗとＶｄｄとの間の電位である。一方、信号出力回路３５内のスイッチ（図示せず）により信号線３０にソースフォロア回路がつながり、リング状ゲートＭＯＳＦＥＴ２１のソース電位ＶＳは図４（Ｅ）に示すように時刻ｔ４でＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１はリング状ゲートＭＯＳＦＥＴ２１のバックゲート（ソース近傍ｐ型領域９）にホールがある状態でのリング状ゲートＭＯＳＦＥＴ２１のしきい値電圧である。このソース電位Ｓ２が信号出力回路３５内の第１のキャパシタ（図示せず）に記憶される。
【００３８】
次に、時刻ｔ５では、垂直走査回路３１から信号線２６を介して出力される信号により、図４（Ｄ）に示すようにリング状ゲートＭＯＳＦＥＴ２１のリング状ゲート電極電位ＶＲがＶｇ２になり、リング状ゲートＭＯＳＦＥＴ２１のソース電位ＶＳは同図（Ｅ）に示すようにＳ３になる。ここで、Ｖｇ２、Ｓ３＞Ｌｏｗであり、リング状ゲートＭＯＳＦＥＴ２１がオンして電流が流れないような電位設定にするのが望ましい。また、Ｖｇ２、Ｓ３≦Ｖｄｄが望ましい。簡便な設定では、Ｖｇ２＝Ｓ３＝Ｖｄｄとする。このとき、図２に示したソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル４のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。図２の縦断面図でソース近傍ｐ領域９の下のｐ−層３は、このリセット電圧を適当な値に調節するためのものである。
【００３９】
続いて、時刻ｔ６では、垂直走査回路３１から信号線２６を介して出力される信号により、図４（Ｄ）に示すようにリング状ゲートＭＯＳＦＥＴ２１のリング状ゲート電極電位が再びＶｇ１になる。しかし、このときは直前の期間でホールが基板であるｐ型エピタキシャル層２に排出されていて、ソース近傍ｐ型領域９にはホールが存在しないので、リング状ゲートＭＯＳＦＥＴ２１のソース電位ＶＳは、図４（Ｅ）に示すように時刻ｔ６ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここで、Ｖｔｈ０はリング状ゲートＭＯＳＦＥＴ２１のバックゲート（ソース近傍ｐ型領域９）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ２１のしきい値電圧である。
【００４０】
このソース電位Ｓ０が、信号出力回路３５内の第２のキャパシタ（図示せず）に記憶される。信号出力回路３５内の差動アンプは、上記の第１及び第２のキャパシタの電位差、すなわち（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値はホール電荷によるしきい値電圧変化分である。この信号は水平走査回路３６内のスイッチを通してセンサ外へ出力される。
【００４１】
なお、上記の説明ではｔ５〜ｔ６のリセット時のソース電位ＶＳをソース電位制御回路３４から供給したが、その電位をフローティングにする方法もある。その場合は、リング状ゲート電極電位をＶｇ２とすると、リング状ゲートＭＯＳＦＥＴ２１がオン状態となり、リング状ゲートＭＯＳＦＥＴ２１のソース電極にドレインから電流が供給され、ソース電極電位が上昇し、従ってソース近傍ｐ型領域９のポテンシャルが持ち上げられ、ｎウェル４のバリアを越えて、ホールがｐ型エピタキシャル層２に排出される（リセット）。ホールが完全に排出されたときのソース電極電位ＶＳは、Ｖｇ２−Ｖｔｈ０になる。この方法では、ソース電位制御回路３４のうち、ソース電位Ｓ３を供給するトランジスタを削減することができ、チップ面積を減らすことができる。
【００４２】
上記の図１、図２に示す構成の本発明の第１の実施の形態の固体撮像装置は、リング状のゲート電極１２を持つリング状ゲートＭＯＳＦＥＴ２１が増幅用ＭＯＳＦＥＴであり、図３に示したように各画素内に増幅用ＭＯＳＦＥＴを持つという意味で、ＣＭＯＳセンサの一種であり、また１画素２トランジスタのグローバルシャッタ機能を有するＣＭＯＳセンサである。
【００４３】
なお、本出願人は、１画素２トランジスタのグローバルシャッタ機能を有するＣＭＯＳセンサを先に特願２００４−２１８９５号にて提案している。図１１はこの本出願人の提案になる固体撮像装置の一例の平面図、図１２は図１１のＸーＸ’線に沿う縦断面図を示す。両図中、図１、図２と同一構成部分には同一符号を付し、その説明を省略する。図１１及び図１２に示すように、この先の提案になる固体撮像装置では、第１の実施の形態の電荷蓄積用ゲート電極１３、電荷転送用ゲート電極１４、ｐ−埋め込み層８の替わりに、リング状ゲート電極１２とｐ−型埋め込み領域９との間に転送ゲート電極１６が設けられている。
【００４４】
図１３は図１１及び図１２に示した本出願人の先の提案になる固体撮像装置の一画素当りの一例の等価回路図を示す。図１３中、図３と同一構成部分には同一符号を付し、その説明を省略する。図１３において、画素等価回路はリング状ゲートＭＯＳＦＥＴ２１、ドレイン２２、転送ゲートＭＯＳＦＥＴ５２、フォトダイオード２３からなっており、リング状ゲートＭＯＳＦＥＴ２１のドレインがフォトダイオード２３のｎ側端子に接続され、転送ゲートＭＯＳＦＥＴ５２のソースがフォトダイオード２３のｐ側端子に接続され、ドレインがリング状ゲートＭＯＳＦＥＴ２１のバックゲート（図１１のソース近傍ｐ型領域９）と接続されている。
【００４５】
転送ゲートＭＯＳＦＥＴ５２は、図１２では転送ゲート電極１６直下のｎウェル４をゲート領域、埋め込みのｐ−型領域６をソース領域、ソース近傍ｐ型領域９をドレイン領域とするｐチャネルＭＯＳＦＥＴである。画素内のリング状ＭＯＳＦＥＴ２１のゲート電極は垂直走査回路３１に、転送ゲートＭＯＳＦＥＴ５２のゲート電極は転送ゲート駆動回路５１に、リング状ＭＯＳＦＥＴ２１のドレイン電極はドレイン電圧制御回路３４に、それぞれ接続されている。
【００４６】
この本出願人の提案になる固体撮像装置（ＣＭＯＳセンサ）は、図１３に示すように、１画素２トランジスタ構成であり、フォトダイオード２３で光電変換した電荷を、オンとされた転送ゲートＭＯＳＦＥＴ５２を通して全画素一斉にリング状ゲートＭＯＳＦＥＴ２１のバックゲート（ソース近傍ｐ型領域９）に転送するので、グローバルシャッタ機能を実現でき、また、光電変換された電荷は面積の小さなソース近傍ｐ型領域９に転送されるので、特許文献１に記載の従来の固体撮像装置に比べて電荷電圧変換効率が高く、出力を大きくとれる。また、１画素あたりのトランジスタ数が少ないので、画素面積内のフォトダイオードの面積比率を上げられることも、信号出力が大きくなることに貢献する。更に、リング状ゲートＭＯＳＦＥＴをリセットするとき、ソース近傍ｐ型領域９は完全に空乏化するので、リセット時の残留電荷量のばらつきによるリセット雑音が発生しない、などの優れた特長を有する。
【００４７】
しかしながら、この本出願人の提案になる固体撮像装置も特許文献１に記載の従来の固体撮像装置と同様に、リング状ゲートトランジスタの直下のｐ型領域に蓄積されている電荷の保持時間が、そのリング状ゲートトランジスタを構成する画素の位置によって異なることに起因したリーク電流の大きさの相違による信号電圧の不均一の問題があり、また、高集積化のために、複数画素のフォトダイオードの電荷を１個の読み出しトランジスタから出力する手法を適用した場合は、複数のフォトダイオードの電荷を蓄積する場所がソース近傍ｐ型領域で共通するため、各フォトダイオードの電荷を順次転送して読み出さねばならず、グローバルシャッタ動作ができないという問題がある。
【００４８】
これに対し、本実施の形態によれば、全画素のフォトダイオードで光電変換した電荷を、まず、全画素一斉に電荷蓄積手段である電荷蓄積用ゲート電極１３の下のチャンネル領域（ｐ−埋め込み層８及びｎウェルチャンネル１７）に転送し、その後、１ラインずつ信号を読み出す直前に、上記の電荷蓄積手段から増幅機能と読み出し機能を備えたトランジスタであるリング状ゲートＭＯＳＦＥＴ２１のソース近傍ｐ型領域９に転送するようにしているため、ソース近傍ｐ型領域９に電荷が保持される時間はごく短時間（最長で１ライン時間の数百分の１程度）であり、リング状ゲートＭＯＳＦＥＴ２１で発生するリーク電流の影響は非常に小さく、また、画面の位置によってもリーク電流の影響は変わらない。
【００４９】
ここで、ソース近傍ｐ型領域９に電荷が保持される上記の時間について更に説明するに、１ライン時間は、１ラインの複数画素のそれぞれにおいて、電荷蓄積用ゲート電極１３の下のチャンネル領域からリング状ゲートＭＯＳＦＥＴ２１のソース近傍ｐ型領域９に電荷を一斉に転送する時間Ａと、ソース近傍ｐ型領域９に蓄積された電荷をしきい値電圧の変化として出力信号線３０に一斉に読み出す時間Ｂと、リング状ゲートＭＯＳＦＥＴ２１を一斉にリセットする時間Ｃと、リング状ゲートＭＯＳＦＥＴ２１のリセット後の信号をソース近傍ｐ型領域９から読み出す時間Ｄと、出力信号線３０毎に信号出力回路３５内の前述した２つのキャパシタの電位差をとって映像信号を１画素ずつ順番に出力する時間Ｅと、時間Ａの前と時間Ｅの後にある何もしない時間（帰線期間）Ｆとの合計時間である。
【００５０】
これらの時間の中で時間Ｅが大半を占め、時間Ａ〜Ｄはそれぞれ僅かな時間である。リング状ゲートＭＯＳＦＥＴ２１のソース近傍ｐ型領域９に電荷が保持されている時間は、上記の時間Ａの終了後、時間Ｃが終了するまでである。時間Ｂのときに信号の読み出しが行われるので、信号のばらつきに影響する電荷保持時間は時間Ａの終了時点から時間Ｂが終るまでの時間であり、この時間は１ラインの画素の位置に関係せず、全画素で同じである。これにより、ソース近傍ｐ型領域９に電荷が保持される時間は、最長で１ライン時間の数百分の１程度となる。
【００５１】
一方、光電変換された電荷は電荷蓄積用ゲート電極１３の下のチャンネル領域に最大１フィールド（フレーム）時間保持され、また各画素での保持時間が画面内の位置によって異なるが、このチャンネル領域は埋め込みチャンネルで形成され、リーク電流が非常に小さいので、画面内で信号電圧のばらつきを起こさない。
【００５２】
また、本実施の形態によれば、増幅機能と読み出し機能を備えたトランジスタであるリング状ゲートＭＯＳＦＥＴ２１を含む信号出力手段とは別に上記の電荷蓄積手段を設けたため、複数画素のフォトダイオードの電荷を１個の読み出しトランジスタから出力する高密度化の手法を適用した場合でも、全画素のフォトダイオードから電荷蓄積手段には一斉に電荷を転送できるので、グローバルシャッタ機能を実現できる。
【００５３】
なお、上記説明では、電荷蓄積用ゲート電極１３下にｐ−埋め込み層８とｎウェルチャンネル１７を形成してポテンシャルのバリアを作っているが、電荷蓄積用ゲート電極１３を２つに分け個別のゲート電圧でポテンシャルを制御してもよい。
【００５４】
次に、本発明の第２の実施の形態について説明する。本実施の形態は、高画素密度、高解像度の固体撮像装置を実現する手段として、フォトダイオードの面積比率を確保したまま画素ピッチを挟めるために、２画素分の読み出しトランジスタを共通化したものである。図５は本発明になる固体撮像装置の第２の実施の形態の平面図、図６は図５のＺ−Ｚ’線に沿う縦断面図を示す。図５及び図６中、図１、図２と同一構成部分には同一符号を付すと共に、リング状ゲート電極１２を中心として右側の各構成部分には添え字ａを、左側の各構成部分には添え字ｂを付してある。
【００５５】
図５及び図６に示すように、本実施の形態では、リング状ゲート電極１２を中心として、フォトダイオードを構成するｐ−型埋め込み領域６ａ、６ｂ及びｎ＋層７ａ、７ｂ、ｐ−埋め込み層８ａ、８ｂ、電荷蓄積用ゲート電極１３ａ、１３ｂ、電荷転送用ゲート電極１４ａ、１４ｂを配置している。リング状ゲート電極１２、ソース領域１５、ソース近傍ｐ型領域９、ｎ＋型のドレイン領域１０、ｎウェル４等は共通である。
【００５６】
本実施の形態では、ｐ−型埋め込み領域６ａ、６ｂを有する各フォトダイオードの面積を、それぞれ図１及び図２に示した第１の実施の形態のｐ−型埋め込み領域６を有するフォトダイオードの面積と同じにしても、本実施の形態の画素面積は第１の実施の形態のそれの７割程度に縮小される。画素面積当たりのフォトダイオード面積比率を同じにする条件では、本実施の形態の画素面積は第１の実施の形態のそれの５割程度になる。
【００５７】
図７は本発明の固体撮像装置の第２の実施の形態の等価回路図を示す。ここでは、読み出しトランジスタであるリング状ゲートＭＯＳＦＥＴを共用する２画素のみを表示している。図７中、図３と同一構成部分には同一符号を付し、その説明を省略する。図７において、共通の読み出しトランジスタであるリング状ゲートＭＯＳＦＥＴはゲートとソースがそれぞれつながった２つのトランジスタ２１ａ（ＭＯＳ−Ａ）、２１ｂ（ＭＯＳ−Ｂ）で表している。
【００５８】
すなわち、図６において、単一のリング状ゲート電極１２直下のソース近傍ｐ型領域９をゲート領域とし、ｎ＋型のソース領域１５をソース領域とし、ｎ＋層７ａをドレイン領域とする第１のｎチャネルＭＯＳＦＥＴを図７ではリング状ゲートＭＯＳＦＥＴ２１ａとして示し、単一のリング状ゲート電極１２直下のソース近傍ｐ型領域９をゲート領域とし、ｎ＋型のソース領域１５をソース領域とし、ｎ＋層７ｂをドレイン領域とする第２のｎチャネルＭＯＳＦＥＴを図７ではリング状ゲートＭＯＳＦＥＴ２１ｂとして表している。
【００５９】
また、図７においてゲート電極２４ａ、２５ａは図６の電荷蓄積用ゲート電極１３ａ、電荷転送用ゲート電極１４ａに相当し、これらゲート電極２４ａ、２５ａを持つ複合ＭＯＳＦＥＴは、図６の電荷転送用ゲート電極１４ａ直下のｎウェル４をゲート領域、ｐ−埋め込み層８ａをソース領域、ソース近傍ｐ型領域９をドレインとするｐチャネルＭＯＳＦＥＴである。同様に、図７においてゲート電極２４ｂ、２５ｂは図６の電荷蓄積用ゲート電極１３ｂ、電荷転送用ゲート電極１４ｂに相当し、これらゲート電極２４ｂ、２５ｂを持つ複合ＭＯＳＦＥＴは、図６の電荷転送用ゲート電極１４ｂ直下のｎウェル４をゲート領域、ｐ−埋め込み層８ｂをソース領域、ソース近傍ｐ型領域９をドレインとするｐチャネルＭＯＳＦＥＴである。２つの複合トランジスタのドレインは、リング状ゲートＭＯＳＦＥＴ２１ａ、２１ｂのバックゲートに共通接続されている。
【００６０】
なお、図７では、電荷蓄積用ゲート電極２４ａ、２４ｂの電極配線２７ａ（ＶＣ−Ａ）と２７ｂ（ＶＣ−Ｂ）を別配線としているが、通常の動作モードでは全画素一斉にフォトダイオードから電荷を転送するので、同一配線でもよい。
【００６１】
次に、図７の等価回路の動作を図８のタイミングチャートを併せ参照して説明する。ドレイン電圧制御回路３３からは図８（Ａ）に示すように常時ハイレベルのＶｄｄのドレイン電圧ＶＤが出力されている。この状態で、時刻ｔ１１で転送ゲート駆動回路３２から電極配線２７ａ（ＶＣ−Ａ）と２７ｂ（ＶＣ−Ｂ）に、図８（Ｂ）、（Ｄ）に示すように、ローレベル（Ｌｏｗ）の転送ゲート信号が出力され、２つのフォトダイオードの埋め込み領域６ａ、６ｂにそれぞれ蓄積されていた電荷が、２つの電荷蓄積用ゲート電極２４ａ（１３ａ）、２４ｂ（１３ｂ）直下のｐ−埋め込み層８ａ、８ｂにそれぞれ転送保持される。
【００６２】
続く時刻ｔ１２で、転送ゲート駆動回路３２から一方の信号線２８ａに出力される転送ゲート信号ＶＴＧ−Ａが図８（Ｃ）に示すようにＬｏｗとなって、ゲート電極２５ａを有する複合トランジスタがオンとなってｐ−埋め込み層８ａに保持されていた、一方のフォトダイオードからの電荷がリング状ゲートＭＯＳＦＥＴ２１ａのバックゲートに転送される。その後、第１の実施の形態の図４で説明したと同様の手順で信号を読み出す（ｔ１３〜ｔ１５）。
【００６３】
上記の１画素の信号読み出し終了後、引き続いて時刻ｔ１６で、転送ゲート駆動回路３２からもう一方の信号線２８ｂに出力される転送ゲート信号ＶＴＧ−Ｂが図８（Ｅ）に示すようにＬｏｗとなって、ゲート電極２５ｂを有する複合トランジスタがオンとなってｐ−埋め込み層８ｂに保持されていた、もう一方のフォトダイオードからの電荷がリング状ゲートＭＯＳＦＥＴ２１ｂのバックゲートに転送される。その後、第１の実施の形態の図４で説明したと同様の手順で信号を読み出す（ｔ１７〜ｔ１９）。なお、図８（Ｆ）、（Ｇ）は垂直走査回路３１から出力されるゲート信号ＶＲ、リング状ゲートＭＯＳＦＥＴ２１ａ、２１ｂの共通のソース電位ＶＳを示す。
【００６４】
このように、本実施の形態では、読み出しトランジスタであるリング状ゲートＭＯＳＦＥＴ２１ａ、２１ｂを共通にしても、転送ゲートのタイミングを調整することにより、２つのフォトダイオードから正常に信号を読み出すことができる。すなわち、本発明の第２の実施の形態では、２つのフォトダイオードに対し１つの読み出しトランジスタを配置する方法で正しく信号を読み出すことができ、かつ、単位画素面積を縮小でき、また、電荷蓄積領域は個別にあるのでグローバルシャッタ機能も実現できる。
【００６５】
次に、本発明の第３の実施の形態について説明する。図９は本発明になる固体撮像装置の第３の実施の形態の平面図を示す。同図中、図１、図２と同一構成部分には同一符号を付し、その説明を省略する。図９に示す第３の実施の形態では、ｐ−型埋め込み領域６ａ、６ｂ、６ｃ、６ｄを各々有する４画素分のフォトダイオードを２行２列に配置すると共に、それらフォトダイオードの中心にリング状ゲート電極１２、ソース領域１５等からなる単一のリング状ゲートＭＯＳＦＥＴを配置した、４画素１読み出しトランジスタの構成とすることにより、画素の高密度化を図っている。
【００６６】
ここで、図９では、電荷蓄積用ゲート電極１３ａ、１３ｂ、１３ｃ、１３ｄ、および電荷転送用ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄを分けて配線しなければならず、配線面積の比率が高くなり、フォトダイオードの面積比率を低下させるように見える。
【００６７】
しかし、図１０に示すように、各々図９に示した４画素１読み出しトランジスタの構成である第１ブロック４０Ａと、第２ブロック４０Ｂとを縦方向に並べて、隣接ブロック４０Ａ、４０Ｂ間で電荷転送用ゲート電極の配線（４１と４２、また４４と４５）を共通化し、また電荷蓄積用ゲート電極を全画素共通のポリシリコンで配線することにより、隣接フォトダイオード間のスペースを配線領域に使えるので、必要なフォトダイオード面積を確保することができる。
【００６８】
なお、図１０において、４３、４６は隣接する第１ブロック４０Ａと第２ブロック４０Ｂ間で共通化した電荷転送用ゲート電極にメタル配線するためのコンタクト穴を示し、コンタクト穴４３は転送ゲート配線４１、４２のコンタクト穴を、コンタクト穴４６は転送ゲート配線４４、４５のコンタクト穴を示す。
【００６９】
このような配線方法を併用した場合、単位画素ピッチが２μｍ以下になっても、フォトダイオードの面積比率を４０％以上にすることができる（本発明者により、１.８μｍピッチ画素のパターンをレイアウトし、フォトダイオードの面積比率が４０％以上になることが確認された。）。従って、本実施の形態によれば、高画素密度でありながら信号レベルの高い固体撮像装置を提供できる。
【００７０】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図２、図６の縦断面図でｐ型とｎ型を入れ替えても同様の機能が実現可能であることは勿論である。
【図面の簡単な説明】
【００７１】
【図１】本発明の固体撮像装置の第１の実施の形態の平面図である。
【図２】図１のＹーＹ’線に沿う縦断面図である。
【図３】本発明の固体撮像装置の第１の実施の形態の１画素当りの等価回路図である。
【図４】図３の動作説明用タイミングチャートである。
【図５】本発明の固体撮像装置の第２の実施の形態の平面図である。
【図６】図５のＺ−Ｚ’線に沿う縦断面図である。
【図７】本発明の固体撮像装置の第２の実施の形態の１画素当りの等価回路図である。
【図８】図７の動作説明用タイミングチャートである。
【図９】本発明の固体撮像装置の第３の実施の形態の平面図である。
【図１０】図９の固体撮像装置を縦方向に２つ並べたときの平面図である。
【図１１】本出願人が先に提案した固体撮像装置の一例の平面図である。
【図１２】図１１のＸ−Ｘ’線に沿う縦断面図である。
【図１３】図１１の固体撮像装置の１画素当りの等価回路図である。
【図１４】ラインシャッタ動作の画像歪の説明図である。
【符号の説明】
【００７２】
４  ｎウェル
６、６ａ、６ｂ、６ｃ、６ｄ  ｐ−型埋め込み領域
７、７ａ、７ｂ  ｎ＋層
８、８ａ、８ｂ  ｐ−埋め込み層
９  ソース近傍ｐ型領域
１０  ドレイン領域
１１  ゲート酸化膜
１２  リング状ゲート電極
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、２４、２４ａ、２４ｂ  電荷蓄積用ゲート電極
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２５、２５ａ、２５ｂ  電荷転送用ゲート電極
１５  ソース領域
１７、１７ａ、１７ｂ  ｎウェルチャンネル
２１、２１ａ、２１ｂ  リング状ゲートＭＯＳＦＥＴ
２３、２３ａ、２３ｂ  フォトダイオード
【図１】
0004720402.tif 000002
【図２】
0004720402.tif 000003
【図３】
0004720402.tif 000004
【図４】
0004720402.tif 000005
【図５】
0004720402.tif 000006
【図６】
0004720402.tif 000007
【図７】
0004720402.tif 000008
【図８】
0004720402.tif 000009
【図９】
0004720402.tif 000010
【図１０】
0004720402.tif 000011
【図１１】
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【図１２】
0004720402.tif 000013
【図１３】
0004720402.tif 000014
【図１４】
0004720402.tif 000015