(57)【特許請求の範囲】
【請求項１】
リング状に接続された複数の遅延手段からなり、クロック信号を伝播させるリング発振手段と、
前記リング発振手段の隣接する遅延手段間のノードのそれぞれに接続され、外部からの制御信号に応じて負荷容量を変化させる複数の負荷容量可変手段と、
制御対象の負荷容量可変手段に前記制御信号が入力されるタイミングを、前記クロック信号が伝播する方向で前記制御対象の負荷容量可変手段に隣接するノードにおけるクロック信号の立ち上がり及び立ち下がりに応答して調整する制御手段と
を備えることを特徴とするデジタル制御発振器。
【請求項２】
前記制御手段は、前記隣接するノードを含む１つ以上のノードにおけるクロック信号から該クロック信号の立ち上がりエッジ及び立ち下がりエッジを検出し、前記制御対象の負荷容量可変手段が接続されたノードを該立ち上がりエッジ又は立ち下がりエッジのいずれも通過していないときに、該制御対象の負荷容量可変手段に対して前記制御信号を出力することを特徴とする請求項１記載のデジタル制御発振器。
【請求項３】
前記制御手段は、前記複数の負荷容量可変手段のそれぞれに接続され、前記リング発振手段の１つ以上のノードにおけるクロック信号を用いて、前記制御信号がそれぞれの負荷容量可変手段に入力されるタイミングを調整する複数のタイミング調整手段を含むことを特徴とする請求項１または２記載のデジタル制御発振器。
【請求項４】
前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、前記隣接するノードを含む２つのノードにおけるクロック信号の排他的論理和を反転した信号を生成して該ラッチ手段に出力する一致手段を含み、前記ラッチ手段は、前記一致手段から出力される信号を用いて、前記制御対象の負荷容量可変手段に前記制御信号が入力されるタイミングを前記隣接するノードにおけるクロック信号の立ち上がり及び立ち下がりに応答して調整することを特徴とする請求項３記載のデジタル制御発振器。
【請求項５】
前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、前記隣接するノードを含む２つのノードにおけるクロック信号の排他的論理和を生成して該ラッチ手段に出力する排他的論理和手段を含み、前記ラッチ手段は、前記排他的論理和手段から出力される信号を用いて、前記制御対象の負荷容量可変手段に前記制御信号が入力されるタイミングを前記隣接するノードにおけるクロック信号の立ち上がり及び立ち下がりに応答して調整することを特徴とする請求項３記載のデジタル制御発振器。
【請求項６】
前記複数の負荷容量可変手段の各々は、前記制御手段からの制御信号に応じて負荷容量を小さく変化させ、別の制御信号に応じて負荷容量を大きく変化させることを特徴とする請求項３記載のデジタル制御発振器。
【請求項７】
外部からの制御信号に応じて前記リング発振手段の複数の遅延手段の電流を変化させる電流可変手段をさらに備えることを特徴とする請求項３記載のデジタル制御発振器。
【請求項８】
前記複数のタイミング調整手段から出力される制御信号を、外部から入力される信号により選択された時間だけ遅延させる遅延手段をさらに備えることを特徴とする請求項３記載のデジタル制御発振器。
【請求項９】
前記制御手段は、前記制御対象の負荷容量可変手段に接続され、前記制御対象の負荷容量可変手段に前記制御信号が入力されるタイミングを、前記クロック信号が伝播する方向で前記制御対象の負荷容量可変手段に隣接するノードにおけるクロック信号の立ち上がり及び立ち下がりに応答して調整するタイミング調整手段と、該タイミング調整手段から出力される該制御信号を遅延させて残りの負荷容量可変手段のそれぞれに分配する遅延手段を含むことを特徴とする請求項１または２記載のデジタル制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振周波数がデジタル信号により制御されるデジタル制御発振器（Digitally Controlled Oscillator ）に関する。
【背景技術】
【０００２】
近年、ＰＬＬ（Phase-locked loop ）の各構成素子をすべてデジタル構成にする全デジタルＰＬＬの研究開発が進んでいる。全デジタルＰＬＬを実現するためには、発振周波数がデジタル信号により制御されるデジタル制御発振器が必要となる。
【０００３】
図１８は、従来のデジタル制御発振器の構成例を示している（例えば、下記の特許文献１参照）。このデジタル制御発振器は、ｍ個のインバータ回路１１−１〜１１−ｍからなるリング発振器を備える。リング発振器の各ノードには負荷容量可変回路１２−ｈ（ｈ＝１，２，．．．，ｍ）が接続され、ｎビットの制御信号Ｃ［ｎ−１：０］によりそれぞれのノードに接続される負荷容量を変えることで、リング発振器の周波数を変化させている。
【０００４】
図１９は、図１８の負荷容量可変回路１２−ｈの構成例を示している。この負荷容量可変回路は、ｎ個のＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタ１３−１〜１３−ｎとｎ個のキャパシタ１４−１〜１４−ｎを備える。各トランジスタ１３−ｇ（ｇ＝１，２，．．．，ｎ）は、制御信号Ｃ［ｇ−１］によりスイッチング動作を行い、Ｃ［ｇ−１］が論理“１”（Ｈｉｇｈ）のとき、キャパシタ１４−ｇをＣＩＮに接続し、Ｃ［ｇ−１］が論理“０” （Ｌｏｗ）のとき、キャパシタ１４−ｇをＣＩＮから切り離す。これにより、リング発振器の各ノードに接続される負荷容量が変化する。
【特許文献１】特開平０８−０３２４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述した従来のデジタル制御発振器には、次のような問題がある。
図１９に示した容量制御型のデジタル制御発振器を実際にＰＬＬに組み込んで使用する場合、ＰＬＬのフィードバッククロック信号と基準クロック信号の位相比較情報に基づき、制御信号Ｃ［ｎ−１：０］が常に変化することになる。
【０００６】
例えば、容量比４：２：１のキャパシタｃａｐ２、ｃａｐ１、およびｃａｐ０を、３ビットの制御信号ｘｙｚでそれぞれ制御している場合を想定する。この場合、ｘｙｚ＝０１１からｘｙｚ＝１００のいわゆる桁上がり時の変化において、図２０に示すように、ｃａｐ２からの寄与がｃａｐ１やｃａｐ０よりも早く容量変化を起こすと、全体の容量が瞬間的に大きくなる現象が発生する。逆に、図２１に示すように、ｃａｐ２からの寄与がｃａｐ１やｃａｐ０より遅れて容量変化を起こすと、全体の容量が瞬間的に小さくなる現象が発生する。
【０００７】
このようなデジタル制御信号の遷移時、特に、すべてのキャパシタのＯＮ／ＯＦＦが変化する桁上がり時における、瞬間的に大きな容量変化は、リング発振器で生成されるクロック信号のエッジに時間的な変化（ジッタ）を与えることになり、ＬＳＩ設計上問題となる。
【０００８】
本発明の課題は、デジタル制御発振器において、入力されるデジタル制御信号の遷移時に発生する、クロック信号のジッタを低減することである。
【課題を解決するための手段】
【０００９】
図１は、本発明のデジタル制御発振器の原理図である。図１のデジタル制御発振器は、リング状に接続されたｍ個の遅延手段１０１−１〜１０１−ｍからなるリング発振手段１０２、ｍ個の負荷容量可変手段１０３−１〜１０３−ｍ、および制御手段１０４を備える。
【００１０】
負荷容量可変手段１０３−１〜１０３−ｍは、リング発振手段１０２の隣接する遅延手段１０１間のノードのそれぞれに接続され、外部からの制御信号に応じて負荷容量を変化させる。制御手段１０４は、リング発振手段１０２の１つ以上のノードにおけるクロック信号を用いて、制御信号が負荷容量可変手段１０３−１〜１０３−ｍに入力されるタイミングを調整する。
【００１１】
このとき、制御手段１０４は、例えば、１つ以上のノードにおけるクロック信号からクロック信号のエッジを検出し、制御対象の負荷容量可変手段１０３が接続されたノードをエッジが通過していないときに、その負荷容量可変手段１０３に対して制御信号を出力する。
【００１２】
このような制御手段１０４を備えることで、各負荷容量可変手段１０３−ｈ（ｈ＝１，２，．．．，ｍ）の容量が変化するタイミングと、その負荷容量可変手段１０３−ｈが接続されたノードをエッジが通過するタイミングが重ならないようにすることができる。したがって、制御信号の遷移時に大きな容量変化が起こっても、その変化がクロック信号のエッジに与える影響を低減することが可能になる。
【００１３】
遅延手段１０１−１〜１０１−ｍからなるリング発振手段１０２は、例えば、後述するインバータ回路２０１−１〜２０１−ｍからなるリング発振器に対応し、負荷容量可変手段１０３−１〜１０３−ｍは、例えば、後述する負荷容量可変回路２０２−１〜２０２−ｍまたは負荷容量可変回路１１０１−１〜１１０１−ｍに対応する。
【００１４】
制御手段１０４は、例えば、後述するタイミング調整回路２０３−１〜２０３−ｍ、タイミング調整回路３０１−１〜３０１−ｍ、タイミング調整回路６０１−１〜６０１−ｍ、タイミング調整回路８０１−１〜８０１−ｍ、タイミング調整回路１００１−１〜１００１−ｍ、またはタイミング調整回路１１０２−１〜１１０２−ｍに対応する。
【発明の効果】
【００１５】
本発明によれば、デジタル制御発振器に入力される周波数制御信号の桁上がり時に発生する負荷容量の瞬間的な大きな変化に起因する、クロック信号のジッタを抑えることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しながら、本発明を実施するための最良の形態を詳細に説明する。
本実施形態のデジタル制御発振器は、例えば、標準的なデジタルＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスで作成され、全デジタルＰＬＬ回路で利用される。このデジタル制御発振器は、リング発振器の１つ以上のノードからクロック信号のエッジを検出し、エッジ通過時に負荷容量が変化しないように、周波数制御信号が負荷容量可変回路に入力されるタイミングを調整する機能を有する。
【００１７】
図２は、このようなデジタル制御発振器の第１の構成例を示している。このデジタル制御発振器は、ｍ個のインバータ回路２０１−１〜２０１−ｍからなるリング発振器と、ｍ個の負荷容量可変回路２０２−１〜２０２−ｍと、ｍ個のタイミング調整回路２０３−１〜２０３−ｍを備える。
【００１８】
各インバータ回路２０１−ｈ（ｈ＝１，２，．．．，ｍ）の出力端子が接続されたノードには、各負荷容量可変回路２０２−ｈが接続される。負荷容量可変回路２０２−ｈの構成は、図１９に示した負荷容量可変回路１２−ｈの構成と同様である。
【００１９】
各タイミング調整回路３０１−ｈには、インバータ回路２０１−１〜２０１−ｍがそれぞれ出力する信号が、ｍビットの信号ｎｏｄｅ［ｍ−１：０］として入力され、外部から与えられるｎビットの周波数制御信号Ｃ［ｎ−１：０］が、制御信号ｉｎ［ｎ−１：０］として入力される。
【００２０】
タイミング調整回路２０３−ｈは、信号ｎｏｄｅ［ｍ−１：０］からリング発振器が生成するクロック信号のエッジを検出し、制御信号ｉｎ［ｎ−１：０］を負荷容量可変回路２０２−ｈに出力するタイミングを調整する。具体的には、負荷容量可変回路２０２−ｈが接続されたノードをエッジが通過していないときに、制御信号ｉｎ［ｎ−１：０］を制御信号ｏｕｔ［ｎ−１：０］として負荷容量可変回路２０２−ｈに出力する。
【００２１】
これにより、エッジ通過時に負荷容量が変化しないようにすることができるため、クロック信号のジッタが低減される。このクロック信号は、リング発振器のいずれかのノードから外部に出力される。
【００２２】
図３は、デジタル制御発振器の第２の構成例を示している。このデジタル制御発振器は、図２の構成においてタイミング調整回路２０３−１〜２０３−ｍをタイミング調整回路３０１−１〜３０１−ｍに置き換えた構成を有する。
【００２３】
各タイミング調整回路３０１−ｋ（ｋ＝１，２，．．．，ｍ）には、２つのインバータ回路２０１−（ｋ＋１）および２０１−（ｋ＋２）がそれぞれ出力する信号が、信号ｎｏｄｅ［ｋ＋１］およびｎｏｄｅ［ｋ＋２］として入力され、制御信号Ｃ［ｎ−１：０］が制御信号ｉｎ［ｎ−１：０］として入力される。ただし、ｋは制御対象の負荷容量可変回路２０２−ｋが接続されたノードを表し、（ｍ＋１）番目のノードは１番目のノードに一致し、（ｍ＋２）番目のノードは２番目のノードに一致するものとする。
【００２４】
タイミング調整回路３０１−ｋは、信号ｎｏｄｅ［ｋ＋１］およびｎｏｄｅ［ｋ＋２］からクロック信号のエッジを検出し、エッジがｋ番目のノードを通過していないときに、制御信号ｉｎ［ｎ−１：０］を制御信号ｏｕｔ［ｎ−１：０］として負荷容量可変回路２０２−ｋに出力する。
【００２５】
図４は、図３のタイミング調整回路３０１−ｋの構成例を示している。このタイミング調整回路３０１−ｋは、ｎ個のラッチ回路４０１−１〜４０１−ｎと一致回路４０２を備える。
【００２６】
一致回路４０２は、信号ｎｏｄｅ［ｋ＋１］とｎｏｄｅ［ｋ＋２］の排他的論理和（ＸＯＲ）を反転した信号を、ラッチ回路４０１−１〜４０１−ｎに出力する。各ラッチ回路４０１−ｇ（ｇ＝１，２，．．．，ｎ）は、一致回路４０２の出力信号が論理“０”のとき、制御信号ｉｎ［ｇ−１］の値を保持し、一致回路４０２の出力信号が論理“１”のとき、保持された値を制御信号ｏｕｔ［ｇ−１］として出力する。
【００２７】
このとき、リング発振器のｋ番目のノードに接続される負荷容量可変回路２０２−ｋの容量変化は、図５に示すようになる。図５のタイミングチャートにおいて、横軸は時間の経過を表し、Ｎｏｄｅ  ｋ、Ｎｏｄｅ  ｋ＋１、およびＮｏｄｅ  ｋ＋２は、それぞれリング発振器のｋ番目、（ｋ＋１）番目、および（ｋ＋２）番目のノードのクロック信号を表し、
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【００２８】
ｏｕｔｐｕｔは一致回路４０２の出力信号を表し、Ｃａｐａｃｉｔａｎｃｅは負荷容量可変回路２０２−ｋの容量を表す。また、曲線の矢印は、各信号の変化が別の信号または容量の変化を引き起こす様子を表している。
【００２９】
図５に示されるように、（ｋ＋１）番目のノードのクロック信号は、ｋ番目のノードのクロック信号を反転したものであり、（ｋ＋２）番目のノードのクロック信号は、（ｋ＋１）番目のノードのクロック信号を反転したものである。また、隣接する２つのノードのクロック信号の間には、インバータ回路２０１の遅延時間に相当する時間差が生じる。このため、クロック信号のエッジは、ｋ番目、（ｋ＋１）番目、（ｋ＋２）番目の順に、時間差をおいて各ノードを通過する。
【００３０】
エッジが（ｋ＋１）番目のノードを通過してから（ｋ＋２）番目のノードを通過するまでの間は、隣接するこれらのノードのクロック信号が同じ値になるため、一致回路４０２の出力信号が論理“１”となる。これを受けて制御信号ｏｕｔ［ｎ−１：０］が変更されて、負荷容量可変回路２０２−ｋの負荷容量が変化する。このタイミングは、エッジがｋ番目のノードを通過した直後であるため、クロック信号のエッジにジッタが生じる可能性は極めて小さい。
【００３１】
次に、エッジが（ｋ＋２）番目のノードを通過すると、（ｋ＋２）番目のノードのクロック信号が反転するため、一致回路４０２の出力信号が論理“０”となる。これを受けて制御信号ｉｎ［ｎ−１：０］がラッチされる。したがって、次にエッジが（ｋ＋１）番目のノードを通過するまでは、制御信号ｉｎ［ｎ−１：０］が変更されても制御信号ｏｕｔ［ｎ−１：０］は変化しない。
【００３２】
このようにして、各ノードにおいて、エッジ通過時における負荷容量の変化を禁止することができる。
図６は、デジタル制御発振器の第３の構成例を示している。このデジタル制御発振器は、図２の構成においてタイミング調整回路２０３−１〜２０３−ｍをタイミング調整回路６０１−１〜６０１−ｍに置き換えた構成を有する。
【００３３】
各タイミング調整回路６０１−ｋ（ｋ＝１，２，．．．，ｍ）には、インバータ回路２０１−（ｋ＋１）が出力する信号が信号ｎｏｄｅ［ｋ＋１］として入力され、制御信号Ｃ［ｎ−１：０］が制御信号ｉｎ［ｎ−１：０］として入力される。
【００３４】
タイミング調整回路６０１−ｋは、信号ｎｏｄｅ［ｋ＋１］からクロック信号のエッジを検出し、エッジがｋ番目のノードを通過していないときに、制御信号ｉｎ［ｎ−１：０］を制御信号ｏｕｔ［ｎ−１：０］として負荷容量可変回路２０２−ｋに出力する。
【００３５】
図７は、図６のタイミング調整回路６０１−ｋの構成例を示している。このタイミング調整回路６０１−ｋは、図４の構成において一致回路４０２をバッファ回路７０１およびＸＯＲ回路７０２に置き換えた構成を有する。
【００３６】
バッファ回路７０１は、インバータ回路２０１−（ｋ＋２）と同じ遅延時間を有する遅延素子であり、信号ｎｏｄｅ［ｋ＋１］を遅らせてＸＯＲ回路７０２に出力する。ＸＯＲ回路７０２は、信号ｎｏｄｅ［ｋ＋１］とバッファ回路７０１の出力信号の排他的論理和を、ラッチ回路４０１−１〜４０１−ｎに出力する。
【００３７】
このようなタイミング調整回路６０１−ｋによれば、図４のタイミング調整回路３０１−ｋと同様に、各ノードにおいて、エッジ通過時における負荷容量の変化を禁止することができる。
【００３８】
なお、バッファ回路７０１およびＸＯＲ回路７０２の組み合わせの代わりに、インバータ回路および一致回路の組み合わせを用いてもよい。この場合のインバータ回路も、インバータ回路２０１−（ｋ＋２）と同じ遅延時間を有する。
【００３９】
図８は、デジタル制御発振器の第４の構成例を示している。このデジタル制御発振器は、図２の構成においてタイミング調整回路２０３−１〜２０３−ｍをタイミング調整回路８０１−１〜８０１−ｍに置き換えた構成を有する。
【００４０】
各タイミング調整回路８０１−ｋ（ｋ＝１，２，．．．，ｍ）には、３つのインバータ回路２０１−（ｋ＋１）、２０１−（ｋ＋２）、および２０１−（ｋ＋３）がそれぞれ出力する信号が、信号ｎｏｄｅ［ｋ＋１］、ｎｏｄｅ［ｋ＋２］、およびｎｏｄｅ［ｋ＋３］として入力され、制御信号Ｃ［ｎ−１：０］が制御信号ｉｎ［ｎ−１：０］として入力される。
【００４１】
タイミング調整回路８０１−ｋは、信号ｎｏｄｅ［ｋ＋１］、ｎｏｄｅ［ｋ＋２］、およびｎｏｄｅ［ｋ＋３］からクロック信号のエッジを検出し、エッジがｋ番目のノードを通過していないときに、制御信号ｉｎ［ｎ−１：０］を制御信号ｏｕｔ［ｎ−１：０］として負荷容量可変回路２０２−ｋに出力する。
【００４２】
図９は、図８のタイミング調整回路８０１−ｋの構成例を示している。このタイミング調整回路８０１−ｋは、図４の構成において一致回路４０２を一致回路９０１−１、９０１−２、および論理和回路９０２に置き換えた構成を有する。
【００４３】
一致回路９０１−１は、信号ｎｏｄｅ［ｋ＋１］とｎｏｄｅ［ｋ＋２］の排他的論理和を反転した信号を、論理和回路９０２に出力し、一致回路９０１−２は、信号ｎｏｄｅ［ｋ＋２］とｎｏｄｅ［ｋ＋３］の排他的論理和を反転した信号を、論理和回路９０２に出力する。論理和回路９０２は、一致回路９０１−１および９０１−２の出力信号の論理和を、ラッチ回路４０１−１〜４０１−ｎに出力する。
【００４４】
したがって、信号ｎｏｄｅ［ｋ＋１］とｎｏｄｅ［ｋ＋２］が同じ値のとき、または、信号ｎｏｄｅ［ｋ＋２］とｎｏｄｅ［ｋ＋３］が同じ値のときに、論理和回路９０２が論理“１”を出力し、制御信号ｏｕｔ［ｎ−１：０］が変更される。
【００４５】
このようなタイミング調整回路８０１−ｋによれば、図４のタイミング調整回路３０１−ｋと同様に、各ノードにおいて、エッジ通過時における負荷容量の変化を禁止することができるとともに、エッジ検出をより確実に行うことが可能になる。
【００４６】
以上の実施形態では、タイミング調整回路が制御信号Ｃ［ｎ−１：０］のすべてのビットのタイミングを調整しているが、一部のビットのみを対象としてタイミング調整を行うことも可能である。
【００４７】
図１０は、このようなデジタル制御発振器に対応する第５の構成例を示している。このデジタル制御発振器は、図２の構成においてタイミング調整回路２０３−１〜２０３−ｍをタイミング調整回路１００１−１〜１００１−ｍに置き換えた構成を有する。
【００４８】
各タイミング調整回路１００１−ｈ（ｈ＝１，２，．．．，ｍ）には、インバータ回路２０１−１〜２０１−ｍがそれぞれ出力する信号が、ｍビットの信号ｎｏｄｅ［ｍ−１：０］として入力され、ｎビットの制御信号Ｃ［ｎ−１：０］のうち（ｎ−ｉ）ビットのＣ［ｎ−１：ｉ］が、制御信号ｉｎ［ｎ−１：ｉ］として入力される。
【００４９】
タイミング調整回路１００１−ｈは、信号ｎｏｄｅ［ｍ−１：０］からリング発振器が生成するクロック信号のエッジを検出し、エッジがｈ番目のノードを通過していないときに、制御信号ｉｎ［ｎ−１：ｉ］を制御信号ｏｕｔ［ｎ−１：ｉ］として負荷容量可変回路２０２−ｈに出力する。
【００５０】
一方、制御信号Ｃ［ｎ−１：０］のうちｉビットのＣ［ｉ−１：０］は、タイミング調整回路１００１−ｈを経由せずに、直接、負荷容量可変回路２０２−ｈに入力される。例えば、制御信号Ｃ［ｉ−１：０］により制御されるキャパシタの容量が大きく、制御信号Ｃ［ｎ−１：ｉ］により制御されるキャパシタの容量が小さいものとすると、Ｃ［ｉ−１：０］とＣ［ｎ−１：ｉ］を用いて周波数の疎調と微調を別々に行うことができる。
【００５１】
通常、周波数の疎調は最初に１回行えばよいので、その後は制御信号Ｃ［ｉ−１：０］の値を固定することにより、タイミング調整回路１００１−ｈから出力される制御信号Ｃ［ｎ−１：ｉ］のみを用いた周波数制御が実現される。
【００５２】
このように、制御信号Ｃ［ｎ−１：０］を周波数の疎調と微調に使い分けることにより、タイミング調整の対象となる信号端子の数を制限できるため、タイミング調整回路１００１−ｈの回路規模を小さくすることが可能になる。
【００５３】
図１１は、周波数の疎調と微調を行う別のデジタル制御発振器に対応する第６の構成例を示している。このデジタル制御発振器は、ｍ個のインバータ回路２０１−１〜２０１−ｍからなるリング発振器と、ｍ個の負荷容量可変回路１１０１−１〜１１０１−ｍと、ｍ個のタイミング調整回路１１０２−１〜１１０２−ｍと、ＮＭＯＳトランジスタ１１０３−１〜１１０３−ｍ、１１０５−１〜１１０５−ｉ、１１０６、および１１０７−１〜１１０７−ｉと、抵抗１１０４を備える。
【００５４】
各インバータ回路２０１−ｈ（ｈ＝１，２，．．．，ｍ）の出力端子が接続されたノードには、各負荷容量可変回路１１０１−ｈが接続される。負荷容量可変回路１１０１−ｈは、図１９に示した負荷容量可変回路１２−ｈにおいて、ｎ個のトランジスタ１３−１〜１３−ｎを（ｎ−ｉ）個のトランジスタ１３−１〜１３−（ｎ−ｉ）に置き換え、ｎ個のキャパシタ１４−１〜１４−ｎを（ｎ−ｉ）個のキャパシタ１４−１〜１４−（ｎ−ｉ）に置き換え、ｎビットの制御信号Ｃ［ｎ−１：０］を（ｎ−ｉ）ビットの制御信号Ｃ［ｎ−１：ｉ］に置き換えた構成を有する。
【００５５】
各タイミング調整回路１１０２−ｈには、インバータ回路２０１−１〜２０１−ｍがそれぞれ出力する信号が、ｍビットの信号ｎｏｄｅ［ｍ−１：０］として入力され、（ｎ−ｉ）ビットの制御信号Ｃ［ｎ−１：ｉ］が、制御信号ｉｎ［ｎ−１：ｉ］として入力される。タイミング調整回路１１０２−ｈの動作は、図１０のタイミング調整回路１００１−ｈと同様である。
【００５６】
一方、残りのｉビットの制御信号Ｃ［ｉ−１：０］は、トランジスタ１１０５−１〜１１０５−ｉのＯＮ／ＯＦＦ制御に用いられる。この制御信号Ｃ［ｉ−１：０］を用いて並列接続されるトランジスタの数を変えることで、抵抗１１０４に流れる基準電流値が変化する。各インバータ回路２０１−ｈに取り付けられたトランジスタ１１０３−ｈに流れる電流値は、この基準電流値に比例して変化する。これにより、リング発振器の周波数が可変となる。
【００５７】
こうして、制御信号Ｃ［ｉ−１：０］とＣ［ｎ−１：ｉ］を用いて周波数の疎調と微調を別々に行うことができる。
このように、負荷容量可変回路１１０１−ｈとは別にリング発振器を電流制御する機能を設けることにより、タイミング調整の対象となる信号端子の数を制限できるため、タイミング調整回路１１０２−ｈの回路規模を小さくすることが可能になる。
【００５８】
次に、図１２から図１７までを参照しながら、上述した実施形態のバリエーションについて説明する。
図１２は、図３のタイミング調整回路３０１−ｋの別の構成を示している。このタイミング調整回路は、図４の構成にバッファ回路４０３−１〜４０３−ｐとセレクタ回路４０４−１〜４０４−ｎを追加した構成を有する。
【００５９】
各ラッチ回路４０１−ｇ（ｇ＝１，２，．．．，ｎ）の出力は、バッファ回路４０３の段数がそれぞれ０、１、および２である３つの経路を介して、各セレクタ回路４０４−ｇに接続される。セレクタ回路４０４−ｇは、タイミング調整端子から入力される制御信号に従って、いずれかの経路を選択し、選択された経路から入力される制御信号をｏｕｔ［ｇ−１］として出力する。これにより、制御信号ｏｕｔ［ｎ−１：０］を負荷容量可変回路２０２−ｋに出力するタイミングを、外部端子の制御により調整することができる。
【００６０】
図１３のタイミングチャートは、図１２のタイミング調整回路を用いた場合の負荷容量可変回路２０２−ｋの容量変化を示している。図１３に示されるように、外部端子による経路切り替えにより、一致回路４０２の出力信号が負荷容量可変回路２０２−ｋに伝わるタイミングが切り替えられ、容量変化のタイミングを調整することができる。これにより、プロセスばらつきの補正、あるいはタイミング調整の最適化が可能になる。
【００６１】
図１４は、図２のタイミング調整回路２０３−ｈの構成例を示している。このタイミング調整回路は、図４の構成にセレクタ回路１４０１−１および１４０１−２を追加した構成を有する。
【００６２】
ｍビットの信号ｎｏｄｅ［ｍ−１：０］は２つのセレクタ回路１４０１−１および１４０１−２にそれぞれ並列に入力される。各セレクタ回路１４０４は、セレクタ端子から入力される制御信号に従って、いずれかのビットを選択し、一致回路４０２に出力する。これにより、一致回路４０２がエッジ検出に用いる２つのノードを、外部端子の制御により選択することができる。
【００６３】
例えば、（ｋ＋１）番目と（ｋ＋２）番目のノードを選択した場合、それぞれの信号のタイミングチャートは図５に示したようになり、（ｋ＋１）番目と（ｋ＋４）番目のノードを選択した場合は、タイミングチャートは図１５に示すようになる。図１５のタイミングチャートでは、図５の場合と比べて、一致回路４０２の出力信号が論理“１”となる期間が長くなるため、容量切り替えが許される期間を長くすることができる。これにより、プロセスばらつきの補正、あるいはタイミング調整の最適化が可能になる。
【００６４】
なお、（ｋ＋１）番目と（ｋ＋３）番目のように、１ノードとばした２つのノードを選択する場合は、一致回路４０２の代わりにＸＯＲ回路が用いられ、タイミングチャートは図１６に示すようになる。
【００６５】
図１６に示されるように、（ｋ＋３）番目のノードのクロック信号は、（ｋ＋１）番目のノードのクロック信号を２回反転したものであり、２つのノードのクロック信号の間には、一定の時間差が生じる。このため、クロック信号のエッジが（ｋ＋１）番目のノードを通過してから（ｋ＋３）番目のノードを通過するまでの間は、これらのノードのクロック信号が異なる値になるため、ＸＯＲ回路の出力信号が論理“１”となる。これを受けて制御信号ｏｕｔ［ｎ−１：０］が変更されて、負荷容量可変回路２０２−ｋの負荷容量が変化する。この場合、図５の場合と比べて、容量切り替えが許される期間が長くなる。
【００６６】
次に、エッジが（ｋ＋３）番目のノードを通過すると、（ｋ＋３）番目のノードのクロック信号が反転するため、ＸＯＲ回路の出力信号が論理“０”となる。これを受けて制御信号ｉｎ［ｎ−１：０］がラッチされる。したがって、次にエッジが（ｋ＋１）番目のノードを通過するまでは、制御信号ｏｕｔ［ｎ−１：０］は変化しない。
【００６７】
このようにして、各ノードにおいて、エッジ通過時における負荷容量の変化を禁止することができる。
図１７は、デジタル制御発振器の第７の構成例を示している。このデジタル制御発振器は、図２の構成からタイミング調整回路２０３−２〜２０３−ｍを取り除き、代わりにバッファ回路１７０１−１〜１７０１−（ｍ−１）を追加した構成を有する。
【００６８】
各バッファ回路１７０１−ｈ（ｈ＝１，２，．．．，ｍ−１）は、インバータ回路２０１−（ｈ＋１）と同じ遅延時間を有し、タイミング調整回路２０３−１から出力された制御信号は、ｈ段のバッファ回路１７０１を経由して負荷容量可変回路２０２−（ｈ＋１）に到達する。
【００６９】
このように、負荷容量可変回路２０２−１〜２０２−ｍの１つのみに対してタイミング調整回路２０３を設け、残りの負荷容量可変回路２０２の入力を遅延段を経由してタイミング調整回路２０３の出力に接続することで、複数のタイミング調整回路２０３による回路規模の増大を抑えることができる。
【００７０】
（付記１）リング状に接続された複数の遅延手段からなるリング発振手段と、
前記リング発振手段の隣接する遅延手段間のノードのそれぞれに接続され、外部からの制御信号に応じて負荷容量を変化させる複数の負荷容量可変手段と、
前記リング発振手段の１つ以上のノードにおけるクロック信号を用いて、前記制御信号が前記複数の負荷容量可変手段に入力されるタイミングを調整する制御手段と
を備えることを特徴とするデジタル制御発振器。
（付記２）前記制御手段は、前記１つ以上のノードにおけるクロック信号から該クロック信号のエッジを検出し、制御対象の負荷容量可変手段が接続されたノードを該エッジが通過していないときに、該制御対象の負荷容量可変手段に対して前記制御信号を出力することを特徴とする付記１記載のデジタル制御発振器。
（付記３）前記制御手段は、前記複数の負荷容量可変手段のそれぞれに接続され、前記１つ以上のノードにおけるクロック信号を用いて、前記制御信号がそれぞれの負荷容量可変手段に入力されるタイミングを調整する複数のタイミング調整手段を含むことを特徴とする付記１または２記載のデジタル制御発振器。
（付記４）前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、２つのノードにおけるクロック信号の排他的論理和を反転した信号を生成して該ラッチ手段に出力する一致手段を含むことを特徴とする付記３記載のデジタル制御発振器。
（付記５）前記複数のタイミング調整手段の各々は、前記リング発振手段の複数のノードにおけるクロック信号から前記２つのノードにおけるクロック信号を選択して、前記一致手段に出力する選択手段をさらに備えることを特徴とする付記４記載のデジタル制御発振器。
（付記６）前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、２つのノードにおけるクロック信号の排他的論理和を生成して該ラッチ手段に出力する排他的論理和手段を含むことを特徴とする付記３記載のデジタル制御発振器。
（付記７）前記複数のタイミング調整手段の各々は、前記リング発振手段の複数のノードにおけるクロック信号から前記２つのノードにおけるクロック信号を選択して、前記排他的論理和手段に出力する選択手段をさらに備えることを特徴とする付記６記載のデジタル制御発振器。
（付記８）前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、１つのノードにおけるクロック信号と該クロック信号を遅延させた信号の排他的論理和を生成して該ラッチ手段に出力する排他的論理和手段を含むことを特徴とする付記３記載のデジタル制御発振器。
（付記９）前記複数のタイミング調整手段の各々は、前記制御信号をラッチするラッチ手段と、１つのノードにおけるクロック信号と該クロック信号を反転した信号の排他的論理和を生成し、該排他的論理和を反転した信号を該ラッチ手段に出力する一致手段を含むことを特徴とする付記３記載のデジタル制御発振器。
（付記１０）前記複数の負荷容量可変手段の各々は、前記制御手段からの制御信号に応じて負荷容量を小さく変化させ、別の制御信号に応じて負荷容量を大きく変化させることを特徴とする付記３記載のデジタル制御発振器。
（付記１１）外部からの制御信号に応じて前記リング発振手段の複数の遅延手段の電流を変化させる電流可変手段をさらに備えることを特徴とする付記３記載のデジタル制御発振器。
（付記１２）前記複数のタイミング調整手段から出力される制御信号を、外部から入力される信号により選択された時間だけ遅延させる遅延手段をさらに備えることを特徴とする付記３記載のデジタル制御発振器。
（付記１３）前記制御手段は、前記複数の負荷容量可変手段の１つに接続され、前記１つ以上のノードにおけるクロック信号を用いて、前記制御信号が該負荷容量可変手段に入力されるタイミングを調整するタイミング調整手段と、該タイミング調整手段から出力される該制御信号を遅延させて残りの負荷容量可変手段のそれぞれに分配する遅延手段を含むことを特徴とする付記１または２記載のデジタル制御発振器。
【図面の簡単な説明】
【００７１】
【図１】本発明のデジタル制御発振器の原理図である。
【図２】第１のデジタル制御発振器の構成図である。
【図３】第２のデジタル制御発振器の構成図である。
【図４】第１のタイミング調整回路の構成図である。
【図５】第１のタイミング調整のタイミングチャートである。
【図６】第３のデジタル制御発振器の構成図である。
【図７】第２のタイミング調整回路の構成図である。
【図８】第４のデジタル制御発振器の構成図である。
【図９】第３のタイミング調整回路の構成図である。
【図１０】第５のデジタル制御発振器の構成図である。
【図１１】第６のデジタル制御発振器の構成図である。
【図１２】第４のタイミング調整回路の構成図である。
【図１３】第２のタイミング調整のタイミングチャートである。
【図１４】第５のタイミング調整回路の構成図である。
【図１５】第３のタイミング調整のタイミングチャートである。
【図１６】第４のタイミング調整のタイミングチャートである。
【図１７】第７のデジタル制御発振器の構成図である。
【図１８】従来のデジタル制御発振器の構成図である。
【図１９】従来の負荷容量可変回路の構成図である。
【図２０】第１の容量変化を示す図である。
【図２１】第２の容量変化を示す図である。
【符号の説明】
【００７２】
１１−１、１１−２、１１−ｍ、２０１−１、２０１−２、２０１−３、２０１−４、２０１−ｍ  インバータ回路
１２−１、１２−２、１２−ｍ、２０２−１、２０２−２、２０２−ｍ、１１０１−１、１１０１−２、１１０１−ｍ  負荷容量可変回路
１３−１、１３−２、１３−ｎ、１１０３−１、１１０３−２、１１０３−ｍ、１１０５−１、１１０５−ｉ、１１０６、１１０７−１、１１０７−ｉ  ＮＭＯＳトランジスタ
１４−１、１４−２、１４−ｎ  キャパシタ
１０１−１、１０１−２、１０１−ｍ  遅延手段
１０２  リング発振手段
１０３−１、１０３−２、１０３−ｍ  負荷容量可変手段
１０４  制御手段
２０３−１、２０３−２、２０３−ｍ、３０１−１、６０１−１、８０１−１、１００１−１、１００１−２、１００１−ｍ、１１０２−１、１１０２−２、１１０２−ｍ  タイミング調整回路
４０１−１、４０１−２、４０１−ｎ  ラッチ回路
４０２、９０１−１、９０１−２  一致回路
４０３−１、４０３−２、４０３−３、４０３−４、４０３−５、４０３−６、４０３−（ｐ−２）、４０３−（ｐ−１）、４０３−ｐ、７０１、１７０１−１、１７０１−（ｍ−１）  バッファ回路
４０４−１、４０４−２、４０４−ｎ、１４０１−１、１４０１−２  セレクタ回路
７０２  ＸＯＲ回路
９０２  論理和回路
１１０４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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