(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたウェルの素子分離絶縁膜により画成された各領域にソースおよびドレインを形成し、半導体基板の表面のソースとドレイン間にゲート絶縁膜およびゲート電極を積層してなるゲート部を形成したＭＯＳ型のトランジスタであってソースおよびドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、
要求される耐性に応じて、ゲート長をソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど長く設定し、ゲート絶縁膜をソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定し、
ウェルならびにソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成するとともに、ソースおよびドレインとの接合底部におけるウェル濃度を、ソースおよびドレイン間の印加電圧である作動電圧が最も大きなトランジスタの該作動電圧をＶCCmax ［Ｖ］として４×１０18×（ＶCCmax ）-1.6  ［ｃｍ-3］以下となるように、かつ、すべてのトランジスタで同一となるように設定し、半導体基板最表面部へのしきい値電圧調整用の不純物の注入量をすべてのトランジスタで同じ量に設定し、
上記各トランジスタのゲート長を、上記ウェルのソースおよびドレインとの接合底部における濃度をＮ［ｃｍ-3］、各トランジスタのソースおよびドレイン間の印加電圧である作動電圧をＶCC［Ｖ］として〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋ＶCC｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ＋〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×ＶCC）｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ［ｃｍ］以上としたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ型のトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
トランジスタ構造の微細化は、論理回路用のトランジスタにおいて作動速度向上やコストダウンを図るためには、不可欠である。そして消費電力を低減すべく、微細化とともに電源電圧も下がる傾向にある。しかし、一方では、センサ用、電力系の入出力インターフェース用やフラシュメモリ等の不揮発性メモリの書き込み・消去用として、一般の論理回路用よりも高い入出力電圧を扱う、ソースとドレイン間の印加電圧およびゲートへの印加電圧が高い別の種類のトランジスタが必要であり、かかる用途のトランジスタは作動速度よりもむしろゲート酸化膜寿命、ホットキャリアに対する耐性、ｐｎ接合耐圧や素子間の分離耐圧等の耐性の方が重要である。
【０００３】
シリコン基板に上記のような作動電圧の異なる複数の種類のトランジスタを混載する場合、そのうちのひとつの種類のトランジスタの構造を基本としてソースおよびドレイン、ウェルならびにチャネルストッパ層等をアレンジし、残りの種類のトランシスタの構造を決めていた。通常、基本となるトランジスタ構造としては作動電圧が低く微細化の進んだ標準的なトランジスタである上記論理回路用のトランジスタが選択され、トランジスタの微細構造を確保しつつ上記耐性等を考慮して作動電圧の高いトランジスタの構造が決められる。かかる半導体装置を製造するに際しては、ウェハプロセスにおいて、トランジスタの種類ごとにそれぞれ上記トランジスタを構成する各部を形成することになる。
【０００４】
特許第２６４４７７６号には、高電圧のトランジスタと低電圧のトランジスタの混載する半導体装置において、チャネルストッパ層を形成するべくシリコンウェハの素子分離酸化膜の下側に不純物を注入するに際し、不純物の注入量を、高電圧トランジスタ側の領域で少なくして不純物の素子領域への拡散を抑制し高電圧トランジスタのｐｎ接合耐圧を高めるようにしたものがある（第１従来例）。
【０００５】
また、特開平９−１３９３８２号公報には、素子分離酸化膜の幅の狭いメモリセルと、周辺回路を構成する、素子分離酸化膜の幅の広い高耐圧トランジスタとが混載して素子分離酸化膜の膜厚が異なる半導体装置において、チャネルストッパ層を形成するための不純物注入を、不純物が、薄い素子分離酸化膜の底部の深さまで達するように行う浅い不純物注入と、厚い素子分離酸化膜の底部の深さまで達するように行う深い不純物注入との２回行い、いずれかの不純物注入で、不純物がチャネルストッパ層として好適な素子分離酸化膜の底部深さに形成されるようにしたものがある（第２従来例）。
【０００６】
また、特開平８−１１１４６１号公報には、第１のトランジスタ領域では電界緩和層となる低濃度不純物領域をスペーサの下部に進入するように斜め回転インプラ等により形成し、第２のトランジスタ領域では低濃度不純物領域を非形成とすることで、フォトリソグラフィー工程を増やすことなく第１のトランジスタ領域のしきい値電圧を第２のトランジスタ領域よりも少し高くなるように設定できるようにしたものがある（第３従来例）。
【０００７】
また、特開平８−２９３５９８号公報には、トランジスタのしきい値電圧を調整する不純物注入工程を、フォトリソグラフィーを援用して、シリコンウェハのチャネルが形成される領域のうち第１の領域に低濃度の不純物を注入する第１の工程と、第２の領域に高濃度の不純物を注入する第２の工程との２回に分けて行い、高しきい値電圧とするトランジスタ領域では第２の領域の面積を多くし、低しきい値電圧とするトランジスタ領域では第１の領域の面積を多くすることで、しきい値を３種類以上に分ける場合でも、上記第１、第２の２回の工程で済むようにしたものがある（第４従来例）。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記第１、第２従来例では混載するトランジスタの種類に応じてイオン注入等の要素工程を複数回行う必要がある。第３、第４従来例のように種類の異なるトランジスタが混載していても工程が複雑化しないようにしたものもあるが、第３従来例ではトランジスタ間でしきい値に僅かな差をつけられるだけで汎用性に乏しく、第４従来例では不要な不純物層が形成されることになって、トランジスタの基本構造であるウェル等の不純物層に用いて好適な結果を得ることのできる技術であるとは必ずしもいえない。
【０００９】
このように、トランジスタごとに不純物層をアレンジし、要求される耐圧やしきい値の異なる複数の種類のトランジスタをつくりこむ従来のものでは、半導体基板の不純物濃度のプロファイルが複雑化し、製造工程数が膨らんだり、熱履歴が複雑化するため所望のプロファイルを得るのが容易ではない。したがってトランジスタの特性がばらつきやすく、迅速に高歩留りのウェハプロセスを立ち上げることができない。
【００１０】
本発明は上記実情に鑑みなされたもので、トランジスタの耐性を確保し、しかも迅速に高歩留りのウェハプロセスを立ち上げることができる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載の発明では、ソースおよびドレイン間の印加電圧である作動電圧の異なる複数のトランジスタを混載した半導体装置において、
要求される耐性に応じて、ゲート部の長さをソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど長く設定する。ゲート絶縁膜をソースおよびドレイン間の印加電圧である作動電圧が高いトランジスタほど厚く設定する。ウェルならびにソースおよびドレインをすべてのトランジスタで同じ濃度プロファイルとなるように形成するとともに、ソースおよびドレインとの接合底部におけるウェル濃度を、ソースおよびドレイン間の印加電圧である作動電圧が最も大きなトランジスタの該作動電圧をＶCCmax ［Ｖ］として４×１０18×（ＶCCmax ）-1.6  ［ｃｍ-3］以下となるように、かつ、すべてのトランジスタで同一となるように設定する。半導体基板最表面部へのしきい値電圧調整用の不純物の注入量をすべてのトランジスタで同じ量に設定する。
１０-19 ×Ｎ）〕1/2 ［ｃｍ］以上とした半導体装置。
【００１２】
作動電圧が高いトランジスタほど、ゲート長を長く、ゲート絶縁膜の厚さを厚く設定したから、作動電圧の高いトランジスタにおいてチャネルの電界が強められるのを緩和し、またゲート絶縁膜の電界が強められるのを緩和して耐性を高め、作動電圧が低いトランジスタでは作動電圧の低さに応じて微細化できる。さらに、ウェルの濃度プロファイルを単一としたからウェル同士の干渉をさけるためのウェル非形成の境界部が不要なので、その分、微細化できる。また、このすべてのトランジスタに共通のウェルは、ウェルのソースおよびドレインとの接合底部における濃度を上記のごとく設定することで作動電圧の最も高いトランジスタにおいて十分なｐｎ接合耐圧が得られ、したがって、すべてのトランジスタにおいても十分なｐｎ接合耐圧が得られる。
【００１３】
なお、しきい値電圧は、すべてのトランジスタで共通のウェル濃度、半導体基板最表面部への不純物注入量により調整するとともに、ゲート絶縁膜の厚さに応じてトランジスタ個々に調整することができる。
【００１４】
また、ウェルの濃度プロファイル、しきい値電圧調整用の不純物注入量を単一としたから、これらの不純物領域形成時の熱履歴は単純となる。したがって、工程が簡略化されるとともにトランジスタ間の特性のばらつきが生じにくく、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００１５】
さらに請求項１記載の発明では、上記各トランジスタのゲート長を、上記ウェルのソースおよびドレインとの接合底部における濃度をＮ［ｃｍ-3］、各トランジスタのソースおよびドレイン間の印加電圧である作動電圧をＶCC［Ｖ］として〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋ＶCC｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ＋〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×ＶCC）｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ［ｃｍ］以上とする。
【００１６】
ゲート長をこのように設定することで、チャネル領域がソース側の空乏層とドレイン側の空乏層とにより占有されず、短チャネル効果を回避することができる。
【００１７】
【発明の実施の形態】
図１に、本発明の半導体装置の断面を示す。半導体装置は複数のＭＯＳ型のトランジスタＴＡ，ＴＢ，ＴＣが混載せしめてある。トランジスタＴＡ〜ＴＣは、基本的に同じ構造のもので、半導体基板たるシリコン基板１００に、ウェル１１が形成され、素子分離絶縁膜たる素子分離酸化膜２Ａ，２Ｂ，２Ｃによりトランジスタ領域１Ａ，１Ｂ，１Ｃが画成されている。シリコン基板１００には、トランジスタ領域にソース１３およびドレイン１４が形成してある。ソース１３およびドレイン１４の先端にはそれぞれ、ソース１３およびドレイン１４よりも不純物濃度の低い電界緩和層１２１，１２２が形成され、ＬＤＤ構造が与えられる。
【００１８】
また、シリコン基板１００の表面部にはしきい値電圧を調整するための不純物が注入してある。
【００１９】
シリコン基板１００の表面には、ソース１３とドレイン１４間にゲート部３Ａ，３Ｂ，３Ｃが紙面に直交する方向に帯状に形成してある。ゲート部３Ａ〜３Ｃはゲート絶縁膜たるゲート酸化膜３１Ａ，３１Ｂ，３１Ｃおよびポリシリコンのゲート電極３２Ａ，３２Ｂ，３２Ｃを積層してなり、ソース１３およびドレイン１４間に形成されるチャネルに流れる電流を制御する。
【００２０】
ゲート部３Ａ〜３Ｃの側面には酸化膜でなるスペーサ４が形成してある。
【００２１】
素子分離酸化膜２Ａ〜２Ｃやゲート部３Ａ〜３Ｃ等が形成されたシリコン基板１００を覆い層間膜５が形成され、ソース１３およびドレイン１４が配線パターン６と導通している。
【００２２】
トランジスタＴＡ〜ＴＣは異なる電源電圧仕様のもので、ソースとドレイン間およびゲートに印加される電圧（作動電圧）が異なる。作動電圧はトランジスタＴＣが最も高く、次いでトランジスタＴＢ、トランジスタＴＡの順に低い（以下、適宜、低電圧トランジスタＴＡ、中電圧トランジスタＴＢ、高電圧トランジスタＴＣという）。
【００２３】
ウェル１１ならびにソース１３およびドレイン１４は、すべてのトランジスタＴＡ〜ＴＣで同じ濃度プロファイルとなるように形成してある。
【００２４】
ウェル１１の濃度はウェル１１とソース１３およびドレイン１４との間のｐｎ接合耐圧を規定し、この耐圧が各トランジスタＴＡ〜ＴＣの作動電圧を越える電圧値となるようにする。例えば、ゲート長０．２５μｍのトランジスタの典型的な作動電圧は２．５Ｖであるが５Ｖになると耐圧が不足し作動せず、５Ｖで作動せしめるにはｐｎ接合耐圧として５Ｖ以上得られるようにウェル濃度を見直す必要が生じる。発明者は、ウェルの構造について鋭意実験研究を重ね、作動電圧と、それと同じ耐圧を満足する、すなわち作動電圧と降伏電圧とが一致するときのソース１３およびドレイン１４との間の接合底部におけるウェル濃度との関係について図２に示す結果を得た。ウェル濃度は作動電圧に対して単調減少し、この傾向は、単純なモデル等に基づいて計算された種々の計算と類似している。そこで、この傾向を作動電圧に対する累乗の関数として外挿し、式（１）を得た。式中、ＶCCは作動電圧［Ｖ］、Ｎは上記ウェル濃度［ｃｍ-3］である。
Ｎ＝４×１０18×（ＶCC）-1.6  ［ｃｍ-3］・・・（１）
【００２５】
ここで、作動電圧ＶCCとして、トランジスタＴＡ〜ＴＣのうち最も作動電圧の高いトランジスタＴＣの作動電圧ＶCCmax とすれば、式（１）より得られるウェル濃度は、高電圧トランジスタＴＣの接合耐圧だけではなく、高電圧トランジスタＴＣの作動電圧よりも小さな作動電圧で作動するトランジスタＴＡ，ＴＢの接合耐圧をも満足する。
【００２６】
しかして、ソース１３およびドレイン１４との間の接合底部におけるウェル濃度は４×１０18×（ＶCCmax ）-1.6  ［ｃｍ-3］以下とする。
【００２７】
また、しきい値電圧調整用の不純物注入量はすべてのトランジスタで同じ量に設定してある。なお、個々のトランジスタＴＡ〜ＴＣの最終的なしきい値については後述するようにゲート酸化膜３１Ａ〜３１Ｃの膜厚で調整する。
【００２８】
次にゲート長について説明する。ゲート長は作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に、長くしてある。各ゲート長は短チャネル効果を回避する長さとするのがよい。本半導体装置ではウェル濃度を最も作動電圧の高い高電圧トランジスタＴＣに合わせて低く設定しているので、特に、ゲート長を短く設定している中電圧トランジスタＴＢや低電圧トランジスタＴＡにおいて注意を要する。発明者は上記ウェルの構造についての知見に加え、さらに各トランジスタＴＡ〜ＴＣのゲート長の最小値を与える式（２）を見いだした。式中、Ｌmin はゲート長、Ｎはウェル１１のソース１３およびドレイン１４との接合底部における濃度［ｃｍ-3］、ＶCCは各トランジスタＴＡ〜ＴＣの作動電圧［Ｖ］である。したがって、ゲート長は、作動電圧が高いトランジスタＴＡ〜ＴＣほど長く設定するとともに、式（２）により算出されるゲート長Ｌmin よりも長くする。
Ｌmin ＝〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋ＶCC｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ＋〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×ＶCC）｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ［ｃｍ］・・・（２）
【００２９】
さて、ウェル濃度はソースおよびドレイン濃度に比して十分に小さいため、片側空乏層の幅Ｗは、ｐｎ階段接合の場合の次式（３）で表される。式中、ε(Si)はシリコンの誘電率、Ｖbiは接合固有のビルトインポテンシャル、Ｅは印加電圧、ｑは電気素量である。
Ｗ＝｛２ε(Si)×（Ｖbi＋Ｅ）／（ｑＮ）｝1/2 ・・・（３）
【００３０】
ここで、片側空乏層が最も伸びるとき、すなわち印加電圧Ｅが最大のときを考えると、ソース１３側では基板バイアスが最大（＝作動電圧）のとき、式（４−１）となる。ここで、ビルトインポテンシャルの項はウェル濃度Ｎ、ソース１３及びドレイン１４の濃度ＮSDおよび温度Ｔの影響を受けるが、後の２つのパタメータについてはＮSD＝１×１０23［ｃｍ-3］、Ｔ＝室温（３００Ｋ程度）として算出した。
Ｗ＝〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋ＶCC）｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ［ｃｍ］・・・（４−１）
【００３１】
一方、ドレイン１４側では基板バイアスが最大（＝作動電圧）でかつドレイン１４への印加電圧が最大（＝作動電圧）のとき、式（４−２）となる。
〔２．１０６×１０-12 ×｛０．０２５×ｌn （０．４７６５×Ｎ）＋（２×ＶCC）｝／（１．６０２×１０-19 ×Ｎ）〕1/2 ［ｃｍ］・・・（４−２）
【００３２】
したがって、この最も伸びた片側空乏層の幅の和（式（２））をゲート長が越えていれば、チャネル領域が空乏層によって占有されないこととなり、短チャネル効果を回避することができる。なお、本実施形態ではＬＤＤ構造を有しており低濃度領域側にも空乏層が伸びるためウェル側の空乏層が縮小するので式（３）を導入するに当たっては修正が必要であるが、式（２）により短チャネル効果に関して安全側の長さが与えられるので問題はない。また、本実施形態のようにゲート部３Ａ〜３Ｃの側面にスペーサ４を有する構造の場合、シリコン基板１００にはスペーサ４位置まで電流経路が伸びることになるが、この場合はゲート長を規定する範囲は、ゲート電極３２Ａ〜３２Ｃに加えスペーサ４も含むとする。
【００３３】
表１は式（２）によりゲート長を算出したもので、最大作動電圧ＶCCmax とそれ以下の作動電圧ＶCCのトランジスタのゲート長をまとめたものである。なお、ウェル濃度Ｎは最大作動電圧ＶCCmax に対し略式（１）の関係を満たすように設定した。
【００３４】
【表１】
0004783959.tif 000002
【００３５】
例えば、作動電圧１２Ｖのトランジスタと作動電圧５Ｖのトランジスタとを混載する場合、最大作動電圧１２Ｖに対してウェル濃度を７．５×１０16ｃｍ-3としたとき、作動電圧１２Ｖのトランジスタのゲート長は１．１８μｍ以上にし、作動電圧５Ｖのトランジスタのゲート長は０．９８μｍ以上にする。
【００３６】
ゲート酸化膜３１Ａ〜３１Ｃの厚さについて説明する。ゲート酸化膜３１Ａ〜３１Ｃの厚さは、作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に厚くしてある。各トランジスタＴＡ〜ＴＣのゲート酸化膜３１Ａ〜３１Ｃの厚さは半導体装置の製品としての寿命を考慮して設定する。表２は、作動電圧の異なるトランジスタごとに、ゲート酸化膜について製品寿命等に基づく要求寿命が保証される最大電界（寿命保証最大電界）を与えるゲート絶縁膜の膜厚を示したもので、膜厚を表中の値以上に設定すれば要求寿命が保証されることになる。例えば、寿命保証最大電界が２ＭＶ／ｃｍのとき、作動電圧が１２Ｖのトランジスタではゲート酸化膜の膜厚は６０ｎｍ以上とすればよいことになる。各膜厚は寿命保証最大電界に対して反比例するように与えられている。
【００３７】
【表２】
0004783959.tif 000003
【００３８】
なお、表には寿命保証最大電界としてＭＶ／ｃｍオーダーの値のデータを示したが、絶縁膜の種類（酸化膜、窒化膜等）、形成方法（熱酸化、ＣＶＤ等）が異なれば、寿命保証最大電界の範囲は異なる。
【００３９】
また、ゲート部３Ａ〜３Ｃは、作動電圧の高い順にすなわち高電圧トランジスタＴＣ、中電圧トランジスタＴＢ、低電圧トランジスタＴＡの順に、素子分離酸化膜２Ａ〜２Ｃの幅が長くしてある。
【００４０】
本半導体装置の作動を説明する。ソース１３およびドレイン１４、ゲート電極３２Ａ〜３２Ｃに所定の作動電圧を印加する。ゲート電極３２Ａ〜３２Ｃへの電圧印加により、シリコン基板１００にはソース１３とドレイン１４間にチャネルが形成される。チャネルにおける作動電圧による電界は、ゲート部３Ａ〜３Ｃの長さが大きいほど小さく、またゲート酸化膜３１Ａ〜３１Ｃの厚さに反比例する。
【００４１】
ゲート部３Ａ〜３Ｃの長さを作動電圧が高いほど長くし、ゲート酸化膜３１Ａ〜３１Ｃの厚さを作動電圧が高いほど厚くしているから、作動電圧の高いトランジスタＴＣではチャネルの電界が緩和され、ゲート長（したがってチャネル長）に応じてホットキャリアに対する高い耐性が得られる。またゲート酸化膜３１Ａ〜３１Ｃの厚さに応じてゲート酸化膜の劣化に対する高い耐性が得られる。
【００４２】
一方、中程度の作動電圧のトランジスタＴＢは高電圧トランジスタＴＣに比して、最も作動電圧が低いトランジスタＴＡは中電圧トランジスタＴＢおよび高電圧トランジスタＴＣに比して微細な構造となる。トランジスタＴＡ，ＴＢはその形状を実質的に規定するゲート部３Ａ，３Ｂの長さ等を小さくしても、作動電圧が低いので、上記の耐性が大きく不足することはなく、要求される耐性に応じて微細化できる。
【００４３】
また、素子分離酸化膜２Ａ〜２Ｃを作動電圧が高いほど幅を長くしているから、作動電圧が高く素子分離酸化膜２Ｃを横切って強い電界が形成される高電圧トランジスタＴＡでは高い素子分離耐圧が得られ、作動電圧が低く素子分離酸化膜２Ｂ，２Ｃの電界が比較的弱いトランジスタＴＢ，ＴＣは作動電圧に応じた要求素子分離耐圧に応じて微細な構造となる。
【００４４】
また、ウェル１１の濃度や接合深さはｐｎ接合耐圧を規定し、上記ゲート部３Ａ〜３Ｃの長さ等とともにホットキャリア耐性を規定するが、最も作動電圧の高い高電圧トランジスタＴＣにおいて要求される上記ｐｎ接合耐圧等を満たすように形成したから、すべてのトランジスタＴＡ〜ＴＣにおいてｐｎ接合耐圧は十分である。したがって、ウェル１１の濃度プロファイルをすべてのトランジスタＴＡ〜ＴＣで同じとすることにより、次の効果を奏する。すなわち、ウェル１１を従来のようにトランジスタにより作り分ける場合、ウェル間で不純物濃度プロファイルが影響し合うのを避けるためにウェル間に１〜２μｍ程度の幅の境界を設ける必要があるが、かかる境界を設ける必要がないので、その分微細化することができる。
【００４５】
しかも、ウェル１１ならびにソース１３およびドレイン１４は、トランジスタＴＡ〜ＴＣで単一であるから構成が簡単であり、これらの不純物領域形成はすべてのトランジスタで共通に１回で行える。したがってウェハプロセスにおいて、シリコン基板１００となるシリコンウェハの熱履歴が単純でトランジスタ特性がばらつきにくい。
【００４６】
しかして、トランジスタＴＡ〜ＴＣは、微細さを損なうことなく、それぞれの作動電圧に応じた耐性を確保しつつ、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００４７】
なお、ウェル１１の濃度プロファイルは、望ましくはシリコン基板１００の表面部に低濃度の不純物領域を有する形状、例えばレトログレードウェルとするのがよい。この低濃度不純物領域を設けることで、ウェル１１のトランジスタＴＡ〜ＴＣのしきい値電圧への寄与を低くすることができる。したがって、しきい値電圧は、シリコン基板１００の最表面部への不純物注入量や、ゲート酸化膜３１Ａ〜３１Ｃの厚さに応じて小さな値から大きな値まで自由に設定でき、良好なしきい値電圧の制御性が得られる。
【００４８】
ここで、ウェル１１の濃度、不純物注入量は全トランジスタＴＡ〜ＴＣに共通であるから、しきい値電圧のトランジスタＴＡ〜ＴＣ個々の調整はゲート酸化膜３１Ａ〜３１Ｃの厚さにより行うことになる。あるいは、ゲート酸化膜３１Ａ〜３１Ｃの厚さは各作動電圧下におけるゲート酸化膜３１Ａ〜３１Ｃの寿命を考慮して設定しておき、半導体装置のシステム設計において、次式で表されるしきい値電圧を考慮して所望の回路機能が得られるようにしてもよいのは勿論である。式中、ＶT はしきい値電圧、Ｔoxはゲート酸化膜３１Ａ〜３１Ｃの厚さ、Ａ，Ｂは定数である。なお、しきい値電圧ＶT の近似式は式（５）に限られるものではない。
ＶT ＝Ａ＋Ｂ・Ｔox・・・（５）
【００４９】
また、本発明はＬＤＤ構造を有しないトランジスタやチャネルストッパ層を有する構造のトランジスタにも適用することができる。かかる構造を与えるための不純物領域は、ソースおよびドレインならびにウェルと同様にすべてのトランジスタで同じに形成し、構成を簡単にすることができる。この場合、最も高い耐圧要求を満たすように濃度等を決めればよい。
【００５０】
また、ウェル１１は、ソース１３およびドレイン１４との接合深さ（例えば表面から０．２μｍ）においてｐｎ接合耐圧を確保すべく不純物濃度を適度に高くするとともに、ウェル１１に略素子分離酸化膜２Ａ〜２Ｃの底部の深さに高濃度領域を設けるのもよい。素子分離酸化膜２Ａ〜２Ｃの底部に上記高濃度領域が形成されることで、シリコン基板１００の素子分離酸化膜２Ａ〜２Ｃの底部位置におけるしきい値を上げ、チャネルストッパ層によることなく十分な素子分離耐圧を得ることができる。この結果、素子分離酸化膜２Ａ〜２Ｃの幅をさらに狭め、半導体装置の小型化を図ることができる。なお、高濃度領域の濃度は高電圧トランジスタＴＣの素子分離耐圧を満たすように設定する。
【００５１】
また、ソース１３およびドレイン１４についてもすべてのトランジスタで同じ濃度プロファイルとなるようにしたが、作動電圧ごとに別の濃度プロファイルとなるようにしてもよい。
【００５２】
また、半導体装置を構成するトランジスタがｎＭＯＳとｐＭＯＳとが混載する構成の場合、導電型の異なるウェルが必要となる。この場合、すべてのｎＭＯＳに対してウェルを共通に形成し、すべてのｐＭＯＳに対してウェルを共通に形成する。そして、シリコン基板１００の表面部には、すべてのｎＭＯＳに対してしきい値電圧調整用の不純物層を共通に形成し、すべてのｐＭＯＳに対してしきい値電圧調整用の不純物層を共通に形成する。
【００５３】
次に本半導体装置の製造方法について説明する。図３、図４、図５、図６に、上記半導体装置のウェハプロセスにおける、各段階のシリコンウェハの断面を示す。なお、以下の説明においてトランジスタはｎＭＯＳとして説明する。
【００５４】
シリコン基板１００となるシリコンウェハ１０の表面は、図中、左側が低電圧トランジスタＴＡ（図１）が形成される低電圧トランジスタ領域１Ａ、中側が中電圧トランジスタＴＢ（図１）が形成される中電圧トランジスタ領域１Ｂ、右側が高電圧トランジスタＴＣ（図１）が形成される高電圧トランジスタ領域１Ｃである。シリコンウェハ１０の表面には、フォトリソグラフィーにより素子分離酸化膜２Ａ，２Ｂ，２Ｃ（図１）形成位置を穴とするフォトレジストパターンＲ１を形成する。このフォトレジストパターンＲ１の穴は、高電圧トランジスタ領域１Ｃのソース側では幅が広く、低電圧トランジスタ１Ａのソース側では幅が狭くなるように形成する。次いでフォトレジストパターンをマスクとしてプラズマエッチングにより０．２〜１０．０μｍ程度の凹部２０Ａ，２０Ｂ，２０Ｃを形成する（図３（ａ））。
【００５５】
次いでＴＥＯＳ等の酸化膜を上記凹部２０Ａ，２０Ｂ，２０Ｃの深さよりも厚く全面に堆積した後、堆積した酸化膜をＣＭＰ等により平坦化する。そして全面エッチバックを行い、凹部２０Ａ〜２０Ｃを除き酸化膜を除去する。凹部２０Ａ〜２０Ｃに残った酸化膜が素子分離酸化膜２Ａ〜２Ｃとなる（図３（ｂ））。素子分離酸化膜２Ａ〜２Ｃの幅は上記フォトレジストパターンＲ１の穴の大きさに対応したものとなり、高電圧トランジスタＴＣでは幅が広く、低電圧トランジスタＴＡでは幅が狭くなる。本実施形態では、このように素子分離技術としてＳＴＩを用いているので、素子分離酸化膜２Ａ〜２Ｃを、深く形成することができ、またバーズビークが現れにくく好ましい。したがって素子分離酸化膜２Ａ〜２Ｃの深さが十分であれば素子分離酸化膜２Ａ〜２Ｃの幅は同じでもよい。
【００５６】
トランジスタ形成面保護のため、シリコンウェハ１０の表面に保護酸化膜を形成する。保護酸化膜は全面エッチバック時に酸化膜を一定厚さ残すことで形成してもよい。この保護酸化膜は後述するゲート酸化膜３１Ａ〜３１Ｃを形成するときには除去する。
【００５７】
素子分離酸化膜２Ａ〜２Ｃは、本実施形態ではＳＴＩを用いているがＬＯＣＯＳを用いてもよい。この場合、素子分離酸化膜２Ａ〜２Ｃの膜厚はすべてのトランジスタ領域１Ａ〜１Ｃで同じとするのがよい。
【００５８】
イオンインプラによる不純物注入と熱処理によるドライブインを行いｐ型のウェル１１を形成する（図３（ｃ））。トランジスタ領域ごとに作り分けないのでウェルの形成はウェル１１のみの１回であり、工程が簡略化されている。
【００５９】
また、このように素子分離酸化膜２Ａ〜２Ｃ形成後にウェル１１を形成することで熱履歴によるウェル不純物の再拡散を防止でき、所望の不純物濃度のプロファイルを得るのが容易である。イオンインプラでは、ソース１３およびドレイン１４（図１）との接合耐圧を上記のごとく確保するためソース１３およびドレイン１４接合深さ（例えば０．２μｍ）における不純物濃度を適度に高くする。イオンインプラは、例えば４００ｋｅＶ以上のイオン加速を行う高加速イオン注入技術が望ましい。不純物の深い注入が可能なため、上記レトログレードウェル構造を容易に得ることができるからである。また素子分離酸化膜２Ａ〜２Ｃ形成後にウェル１１を形成するプロセスを採用する場合（本実施形態もそうである）には、素子分離酸化膜２Ａ〜２Ｃを貫通して不純物注入を行う必要があるからである。
【００６０】
なおウェル１１の深さ方向のプロファイルは、加速電圧を変えてイオンインプラを複数回行うことにより適宜自在に調整し得る。また、イオンインプラに続いて行うドライブインも緩く、すなわち低温で短時間で行うのが不純物濃度分布を保持できるので望ましい。例えば１０００°Ｃ、１時間とする。
【００６１】
次いでゲート部３Ａ〜３Ｃを形成する。ゲート部３Ａ〜３Ｃはゲート酸化膜３１Ａ〜３１Ｃが高電圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａの順に薄くなるように作り分ける。ゲート部３Ａ〜３Ｃの形成は基本的にゲート酸化膜形成〜ポリシリコン堆積〜フォトリソグラフィーおよびエッチングという流れで形成する。従来のプロセスを踏襲した考え方で１種類のトランジスタごとにゲート部を形成していくとすると、工程が複雑化する。そこで次の方法により行う。
【００６２】
先ず、段付き絶縁膜形成工程を行い、高電圧トランジスタ領域１Ｃ、中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａの順に酸化膜の厚さの異なる段付き絶縁膜たる段付きの酸化膜を形成する。段付き絶縁膜形成工程では、先ず熱酸化により全面に酸化膜３００を形成する（酸化膜形成工程）（図４（ｄ））。次いで、フォトリソグラフィーにより高電圧トランジスタ領域１ＣにフォトレジストパターンＲ２を形成し、これをマスクとしてフォトレジストパターンＲ２非形成の中電圧トランジスタ領域１Ｂ、低電圧トランジスタ領域１Ａに形成された酸化膜を除去する（パターン転写工程）（図４（ｅ））。この酸化膜形成工程とパターン転写工程とよりなる第１次段付き酸化膜形成工程により、先ず高電圧トランジスタ領域にのみ酸化膜３００ａを形成する。
【００６３】
次いで、第２次段付き酸化膜形成工程を行う。フォトレジストを除去した後、再び熱酸化により全面に酸化膜３０１を形成する（酸化膜形成工程）（図４（ｆ））。高電圧トランジスタ領域１Ｃには、上記パターン転写工程において残された酸化膜３００ａの分、厚く形成される。次いで、フォトリソグラフィーにより、酸化膜３００ａを残した高電圧トランジスタ領域１Ｃ、および中電圧トランジスタ領域１ＢにフォトレジストパターンＲ３を形成し、これをマスクとしてフォトレジストパターンＲ３非形成の低電圧トランジスタ領域１Ａに形成された酸化膜を除去する（パターン転写工程）（図５（ｇ））。この第２次段付き酸化膜形成工程では、上記パターン転写工程において酸化膜３００ａを残した高電圧トランジスタ領域１Ｃと中電圧トランジスタ領域１Ｂにのみ酸化膜３０１ａを形成する。
【００６４】
フォトレジストを除去した後、再び熱酸化（図５（ｈ））により全面に酸化膜３０２を形成する（酸化膜形成工程）（図５（ｉ））。酸化膜３０２は、高電圧トランジスタ領域１Ｃでは、２回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域１Ａよりも厚い。また、中電圧トランジスタ領域１Ｂでは、１回の酸化膜形成工程により形成された酸化膜の分、低電圧トランジスタ領域１Ａよりも厚い。
【００６５】
しかして段付きの酸化膜３０２が形成される。各トランジスタ領域１Ａ，１Ｂ，１Ｃの酸化膜厚は、３回の酸化膜形成工程のプロセスコントロールにより任意に制御することができる。この膜厚の制御は、要求されるしきい値電圧調整量を考慮して行う。
【００６６】
かかる酸化膜３０２形成の後、イオンインプラによりシリコン基板１００表面部にしきい値電圧調整用の不純物を注入する。不純物注入はすべてのトランジスタＴＡ〜ＴＣで一緒に行い、不純物注入量を同じにする。すなわち、イオンインプラ用のマスクは使わないか、すべてのトランジスタＴＡ〜ＴＣ位置が開口した１つのマスクのみを用いて一時に行う。したがって、イオンインプラ用のマスクを形成してイオンインプラを行ったとしても、イオンインプラ用のマスクを形成するためのフォトリソグラィーは１回で済み、露光用のマスクも１枚で済む。
【００６７】
次いで、ポリシリコンを全面に堆積し導電膜たるポリシリコンの膜３２０を形成する（導電膜形成工程）（図６（ｊ））。
【００６８】
フォトリソグラフィーにより、ゲート部３Ａ〜３Ｃ（図１）の設計位置にゲート部３Ａ〜３Ｃのフォトレジストパターンを形成し、続いてエッチングにより、フォトレジストパターン非形成位置のポリシリコン膜３２０とその下層の酸化膜３０２とを除去し、ゲート酸化膜３１Ａ，３１Ｂ，３１Ｃとゲート電極３２Ａ，３２Ｂ，３２Ｃとが積層したゲート部３Ａ〜３Ｃを形成する。次いで酸素雰囲気中での熱酸化によりシリコン面から立ち上がるスペーサ４を形成する（図６（ｋ））。
【００６９】
さて、続いて、砒素（ＡS ）等のイオンインプラにより、電界緩和層となる低濃度不純物領域を形成し、次いでリン（Ｐ）等のイオンインプラにより、すべてのトランジスタ領域１Ａ〜１Ｃについてソース１３およびドレイン１４を形成する（図６（ｌ））。トランジスタ領域ごとに作り分けないので、ソースおよびドレインの形成はソース１３およびドレイン１４のみの１回で済み、工程は簡略化されている。しかもソース１３およびドレイン１４ならびに上記ウェル１１が単一で熱履歴が単純であるから、これらをトランジスタ領域ごとに作り分ける場合よりも不純物濃度のプロファイルの予測が容易であり、迅速に高歩留りのウェハプロセスを立ち上げることができる。
【００７０】
かくしてトランジスタの基本的な構造が形成された後、ゲート部３Ａ〜３Ｃやスペーサ４が形成されたシリコンウェハ１０に層間膜５を形成し、各トランジスタＴＡ〜ＴＣのソース１３およびドレイン１４との導通をとるための配線６を形成する。
【００７１】
かくして半導体装置が完成する（図１）。
【００７２】
なお、本実施形態では、作動電圧は高、中、低の３種類の場合を示したが、必ずしもこれに限定されるものではなく、２種類や、４種類以上の異なる作動電圧のトランジスタを混載した半導体装置に適用することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の特徴を説明するグラフである。
【図３】（ａ），（ｂ），（ｃ）は、本発明の半導体装置の製造方法を示す第１、第２、第３のシリコンウェハの断面図である。
【図４】（ｄ），（ｅ），（ｆ）は、本発明の半導体装置の製造方法を示す第４、第５、第６のシリコンウェハの断面図である。
【図５】（ｇ），（ｈ），（ｉ）は、本発明の半導体装置の製造方法を示す第７、第８、第９のシリコンウェハの断面図である。
【図６】（ｊ），（ｋ），（ｌ）は、本発明の半導体装置の製造方法を示す第１０、第１１、第１２のシリコンウェハの断面図である。
【符号の説明】
ＴＡ，ＴＢ，ＴＣ  トランジスタ
１Ａ，１Ｂ，１Ｃ  トランジスタ領域
１０  シリコンウェハ
１００  シリコン基板（半導体基板）
１１  ウェル
１２１，１２２  電界緩和層
１３  ソース
１４  ドレイン
２Ａ，２Ｂ，２Ｃ  素子分離酸化膜（素子分離絶縁膜）
３Ａ，３Ｂ，３Ｃ  ゲート部
３１Ａ，３１Ｂ，３１Ｃ  ゲート酸化膜（ゲート絶縁膜）
３２Ａ，３２Ｂ，３２Ｃ  ゲート電極
４  スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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