(57)【特許請求の範囲】
【請求項１】
動作サイクルのそれぞれにおいて、動作電圧の充電状態と、大地電位の放電状態との間で切り替わる複数の容量性負荷を含んでおり、前記動作サイクルが外部クロック信号によって予め決められており、前記複数の容量性負荷のうち、充電状態にある第１の数の容量性負荷が、充電状態から大地電位の放電状態に切り替わり、放電状態にある第２の数の容量性負荷が、放電状態から動作電圧の充電状態に切り替わるようにした集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法において、
充電状態にある前記第１の数の容量性負荷と、放電状態にある前記第２の数の容量性負荷との間で、前記第１の数の容量性負荷の電荷を共用し、これにより、前記第２の数の容量性負荷を大地電位から事前負荷電圧まで充電すると共に、前記第１の数の容量性負荷を前記動作電圧から前記事前負荷電圧まで放電させるステップと、
前記事前負荷電圧まで充電された前記第２の数の容量性負荷を、前記事前負荷電圧から前記事前負荷電圧と前記動作電圧の間の中間電圧まで充電するステップと、
前記中間電圧まで充電された前記第２の数の容量性負荷を前記動作電圧まで充電するステップと、
をそれぞれ含むことを特徴とする集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法。
【請求項２】
前記第１の数の容量性負荷を前記動作電圧から大地電位まで放電させるステップを更に含むことを特徴とする請求項１に記載の集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法。
【請求項３】
前記電荷を共有するステップに、
各々の伝送ゲート及びそれに関連した制御装置によって、所定の第１の持続時間にわたって、前記第１の数の容量性負荷を前記第２の数の容量性負荷に接続し、これによって、前記第１の数の容量性負荷と前記第２の数の容量性負荷との間で前記第１の数の容量性負荷に蓄えられた電荷を共用するステップが含まれ、
前記制御装置によって、前記伝送ゲートに前記伝送ゲートをオンにする伝送信号が加えられ、前記所定の第１の持続時間にわたって双方向電流が流れること、を特徴とする請求項１に記載の集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法。
【請求項４】
前記第１の数の容量性負荷及び前記第２の数の容量性負荷が、前記伝送ゲートを介して共通の電荷共用バスに接続されることを特徴とする請求項３に記載の集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法。
【請求項５】
Ｉ／Ｏシステム内部で小電力電荷遷移を生じさせるための集積回路の小電力Ｉ／Ｏシステムにおいて、
外部クロック信号によって予め決められている前記Ｉ／Ｏシステムの動作サイクルの各々において、動作電圧の充電状態と大地電位の放電状態との間で切り替わる複数の容量性負荷であって、これらのうちの前記充電状態にある第１の数の容量性負荷が、前記充電状態から大地電位の前記放電状態に切り替わり、前記放電状態にある第２の数の容量性負荷が、前記放電状態から動作電圧の前記充電状態に切り替わるような複数の容量性負荷と、
中間電圧を供給するための中間電源と、
動作電圧を供給するための動作電源と、
をそれぞれ具備し、
各容量性負荷毎に、
前記容量性負荷に接続されて、前記第１の数の容量性負荷を前記第２の数の容量性負荷に接続するための伝送ゲートと、
前記第１の容量性負荷と前記中間電源との間に接続された中間ドライバと、
前記容量性負荷と前記動作電源との間に接続された動作ドライバと、
前記伝送ゲート、前記中間ドライバ、及び前記動作ドライバにそれぞれ接続された制御装置と、
がそれぞれ設けられ、
前記制御装置が、各々の伝送ゲートを制御することによって、前記伝送ゲートを介して、第１の持続時間にわたり、前記第２の数の容量性負荷を前記第１の数の容量性負荷に接続し、前記各々の中間ドライバを制御することによって、第２の持続時間にわたり、前記第２の数の容量性負荷を前記中間電源に接続し、前記各々の動作ドライバを制御することによって、第３の持続時間にわたり、前記第２の数の容量性負荷を前記動作電源に接続すること、
を特徴とする小電力Ｉ／Ｏシステム。
【請求項６】
電荷共用バスを更に含み、前記伝送ゲートが前記各々の制御装置によってオンになると、前記第１の数の容量性負荷と前記第２の数の容量性負荷との間で電荷の共用を行なう前記電荷共用バスに前記伝送ゲートが接続されることを特徴とする請求項５に記載の小電力Ｉ／Ｏシステム。
【請求項７】
前記制御装置が、単一の制御装置として形成され、前記伝送ゲート、前記中間ドライバ、及び前記動作ドライバと共に１つの集積回路チップ上に配置されることを特徴とする請求項５に記載の小電力Ｉ／Ｏシステム。
【請求項８】
前記集積回路チップに、更に、前記容量性負荷が含まれていることを特徴とする請求項７に記載の小電力Ｉ／Ｏシステム。
【請求項９】
前記集積回路チップに、更に、前記中間電源及び前記動作電源が含まれていることを特徴とする請求項７に記載の小電力Ｉ／Ｏシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路又は集積回路のサブシステムにおける小電力電荷遷移のための方法及び装置に関するものであり、とりわけ、集積回路又はそのサブシステムのＩ／Ｏシステム（入出力システム）における小電力電荷遷移のための方法及び装置に関するものである。
【０００２】
【従来の技術】
ハンドヘルド式及び携帯式の電子システムは、複雑さが増大し、機能，性能が向上してきたので、設計者は、これらのシステムに用いられる集積回路の電力消費の節減に役立つ小電力設計技法に主眼を置くようになってきた。
【０００３】
こうしたシステムに用いられる集積回路の電力消費の節減に役立つことが可能な小電力設計技法は、ハンドヘルド式装置にとって極めて重要である。特に携帯用装置のために設計された集積回路は、小電力技法を用いて、性能を犠牲にすることなく、できるだけ少ない電力消費を実現する。
【０００４】
一般に、集積回路のＩ／Ｏパッドは、レールからレールへと（すなわち、ＶDD（電源）からＧＮＤ（大地）へと）駆動されなければならない大容量性負荷（内部又は外部Ｉ／Ｏピン及びパッド、外部集積回路のＩ／Ｏパッド、プリント回路基板トレース、Ｉ／Ｏパッドに結合された外部装置への導体等の寄生キャパシタンスから生じる負荷）のため、集積回路によって消費される全電力のうちのかなりの部分を消費する。集積回路の設計者は、システム要件によって指示される負荷キャパシタンス又は電圧の揺れに対する制御を殆ど行なわない。負荷キャパシタンス又は電圧の揺れを減少させると、電力消費を減少させるのに役立つが、これが、Ｉ／Ｏ電力消費を節減するために集積回路の設計者が利用可能なオプションとなることは稀である。
【０００５】
電荷共用（charge sharing）（電荷リサイクル）又は段階的充電のような概念を用いた小電力Ｉ／Ｏパッドの設計方法のいくつかが、最近の文献において発表されている。
【０００６】
米国特許第５，５７４，６３３号には、高電圧出力ノードからの既存の電荷を利用して、低電圧出力ノードを充電することにより、追加の外部電力を必要とせずに、低電圧出力ノードが部分的に充電されるようにした多相電荷共用方法及び装置が開示されている。電荷転送後、出力ノードは、互いに切断され、通常に動作する。また、米国特許第５，５７４，６３３号には、エネルギ節減が電荷共用から生じる、集積回路のＩ／Ｏシステムにおける電荷遷移のためのエネルギ節減方法及び装置が開示されている。エネルギを節減する電荷共用後、電圧ノード又は負荷は、動作を可能にするため、Ｉ／Ｏシステムの動作電圧に駆動される。
【０００７】
米国特許第５，６３８，０１３号には、負荷キャパシタンスに電位を供給するための複数の信号ラインを備えた信号伝送回路が開示されているが、この場合、各負荷キャパシタンスが各信号ラインによって駆動され、各信号ラインは、別の信号ラインに接続することが可能であり、回路は、電荷再分配を実施することが可能である。こうして、電荷遷移のために消費される電荷及びエネルギの総量が、電荷再分配によって減少する。しかし、この電荷再分配には、各信号ラインと別の信号ラインとの個別接続を可能にするため、複雑な回路要素が必要になる。回路要素が複雑になると、チップ上に追加領域を必要とすることになり、同時に、この回路要素のエネルギ消費、すなわち、オーバヘッドのためにエネルギ節減が少なくなる。
【０００８】
米国特許第５，６４６，８０９号には、外部でインターフェイスがとられる装置（高電源電圧で作動）よりも低い電源電圧で動作する集積回路を保護する、高電圧に耐えるＣＭＯＳ出力ドライバ及び高電圧に耐えるＣＭＯＳ入力受信回路が開示されている。この設計によれば、集積回路を３／５Ｖ混合環境に適応させることによって、集積回路が、集積回路の電源電圧よりも高い外部電源電圧によって損傷を受けるのを阻止する問題が解決される。しかし、米国特許第５，６３６，８０９号には、集積回路のエネルギの節減又は電力消費の低減を実施するための方法又は装置は開示されていない。
【０００９】
また、米国特許第５，５０６，５３５号には、さまざまな電圧要件を管理するために、変圧能力を備えた集積回路コアに対する双方向アクセスを可能にする、Ｉ／Ｏ回路が開示されている。集積回路コアの性能を高めるため、その機構のサイズが縮小されている。さらに、この縮小によって、集積回路コアの最高動作電圧が比例して低下する。従って、高密度集積回路コアに用いるのに適したそれぞれのＩ／Ｏ回路は、集積回路コアの電圧レベルを集積回路の個別環境において共通である電圧レベルになんとか適応させる。なお、米国特許第５，５０６，５３５号には、集積回路のＩ／Ｏ回路の電圧適応が開示されているが、集積回路のＩ／Ｏ回路において電荷遷移を実施するためのエネルギ節減方法又は装置についての教示はない。
【００１０】
従って、当該技術によれば、エネルギ節減テクノロジーが、集積回路のＩ／Ｏシステムにおいて実施されていないか、又は、エネルギ節減が、単一エネルギ節減テクノロジーによって付与される利点から得られるものではなく、従って、低電圧で動作する高周波集積回路にとって十分ではない。さらに、上述の回路を実現すると、集積回路チップ上に多くの追加の論理回路及び追加シリコン領域を必要とする複雑な回路になる場合が多い。さらに、どのような複雑な追加の制御回路も、かなりのオーバヘッドを生じ、従って、節減されるエネルギ量が大幅に減少する。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、エネルギ消費を減少することができると共に、必要とされる追加チップ領域を最小限に抑えることができるような集積回路における小電力電荷遷移の方法及び装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係る方法は、集積回路のＩ／Ｏチップにおける小電力電荷遷移のための方法である。Ｉ／Ｏ回路のＩ／Ｏパッドの電圧レベルは、これらのＩ／Ｏパッドの電圧レベルによって表される情報に応じて変動するので、集積回路の１サイクル内において、Ｉ／Ｏ回路の多くのＩ／Ｏパッドは、集積回路の動作電圧から大地電位になるまで放電しなければならず、また、Ｉ／Ｏ回路の多くのＩ／Ｏパッドは、大地電位から動作電圧になるまで充電されなければならない。
【００１３】
本発明によれば、電荷遷移プロセスには、３つのステップが含まれている。
【００１４】
第１に、放電しなければならない集積回路の第１の容量性負荷に相当するＩ／Ｏパッドの電荷は、これらの第１の容量性負荷と、充電しなければならない集積回路のＩ／Ｏパッドに相当する第２の容量性負荷との間で共用される。各サイクル毎に、集積回路のＩ／Ｏ回路の１つ以上のＩ／Ｏパッドが受動状態になり、これら受動Ｉ／Ｏパッドの電圧レベルは変化しない。この電荷共用ステップにおいて、放電すべき第１の容量性負荷は、割り当てられた制御装置の制御を受けるそれぞれの伝送ゲートによって、所定の第１の持続時間にわたり、充電すべき第２の容量性負荷に接続される。第１の容量性負荷に蓄えられた電荷は、それによって、第１の容量性負荷と第２の容量性負荷との間で共用される。電荷共用に関与する集積回路の全容量性負荷（すなわち、第１と第２の容量性負荷）が、事前負荷電圧になり（すなわち、それぞれ、放電及び充電し）、その結果、集積回路の関与する全ての容量性負荷が、電荷の共用後、同じ電圧レベルになる。事前負荷電圧は、動作電圧から大地電位になるまで放電すべき第１の容量性負荷と、大地電位から動作電圧になるまで充電すべき第２の容量性負荷を互いに接続する結果として生じる。この電荷共用は、本発明による段階式充電方法の第１のステップに相当し、第２の容量性負荷を事前負荷電圧まで充電するための電源が不要になる。
【００１５】
本発明による第２のステップにおいて、第２の容量性負荷は、事前負荷電圧から、事前負荷電圧と動作電圧の中間の電圧になるまで充電される。この中間電圧までの充電は、中間電源を用いて実施される。中間電源から供給される中間電圧は、この中間電圧の供給を受けることができるが、中間電圧より高い動作電圧の供給を受けることができない集積回路の駆動部分にも適した電圧であることが望ましい。
【００１６】
最後に、本発明による第３のステップにおいて、第２の容量性負荷は、中間電圧から動作電圧まで充電される。この動作電圧までの充電は、動作電源を用いて実施される。
【００１７】
中間電源による充電と同時に、及び／又は、動作電源による充電と同時に、第１の容量性負荷は、事前負荷電圧から大地電位になるまで放電する。
【００１８】
本発明によれば、さらに、上述の第３のステップに従って動作電圧まで充電する前に、２つ以上の中間電圧源を用いて、事前負荷電圧と動作電圧の間の後続電圧レベルまで段々（段階式に）に第２の容量性負荷を充電することが可能である。こうして、更なるエネルギ節減を実現することが可能になる。本発明によるこの実施態様は、本発明によるＩ／Ｏシステムが実施される集積回路に、２つ以上の中間電圧充電ステップによる本発明の実施にも容易に利用することが可能な、他の電子コンポーネントを駆動するための２つ以上の中間電源が含まれている場合に特に適している。
【００１９】
第１の容量性負荷と第２の容量性負荷との接続は、各々の容量性負荷と、集積回路コアの周囲に形成された電荷共用バスとの間にそれぞれが相互接続された、対応する伝送ゲートを利用して実施するのが望ましい。
【００２０】
本発明による小電力電荷遷移の方法によれば、電荷共用及び段階式充電をただ単に追加することによって実現できるエネルギ節減量よりも可成り大幅なエネルギの節減が可能になる。こうしたより大きいエネルギの節減は、段階式充電の第１のステップが、既に実施されている電荷共用の有益な状態に直接基づいて、その状態によって開始されるように、電荷共用と段階式充電の相関した連係を施すことによって実現される。この電荷共用と段階式充電の組み合わせによって、断熱的充電に近くなり、このため、電荷転送プロセスにおける電力消費が大幅に減少する。
【００２１】
さらに、本発明によれば、本発明の方法を実施することが可能な装置が得られる。本発明による装置は、集積回路の小電力電荷遷移Ｉ／Ｏシステムである。集積回路のＩ／Ｏ回路には、内部ライン、内部Ｉ／Ｏパッド、外部集積回路のＩ／Ｏパッド、プリント回路基板トレース、Ｉ／Ｏパッドに結合される外部装置への導体によって形成される、又は、オン−チップ・コンデンサ又はオフ−チップ・コンデンサ等によって形成される寄生キャパシタンスから生じる、複数の容量性負荷が含まれている。集積回路の各サイクル毎に、前記複数の容量性負荷のうちの所定の第１の数の容量性負荷が、動作電圧から大地電位になるまで放電することになり、前記複数の容量性負荷のうちの別の又は等しい所定の数の第２の容量性負荷が、大地電位から動作電圧になるまで充電されることになる。さらに、第１の容量性負荷にも第２の容量性負荷にも含まれない残りの容量性負荷があったとしても、集積回路のこの特定のサイクルにおいてその電圧レベルを変更する必要はない。本発明による小電力電荷遷移Ｉ／Ｏシステムには、容量性負荷に相当するＩ／Ｏパッド毎に、制御装置、容量性負荷及び制御装置に接続された伝送ゲート、制御装置及び容量性負荷に接続された中間ドライバ、及び、制御装置及び容量性負荷に接続された動作ドライバが含まれている。さらに、本発明による電荷遷移Ｉ／Ｏシステムには、中間電圧を有し、中間ドライバに接続された中間電源、並びに、動作電圧を有し、動作ドライバに接続された動作電源が含まれている。制御装置は、充電すべき第２の容量性負荷を、それぞれ、それぞれの伝送ゲートによって、放電すべき第１の容量性負荷に順次接続し、それぞれの中間ドライバを介して中間電源に順次接続し、それぞれの動作ドライバを介して動作電源に順次接続するための制御手段としての働きをする。
【００２２】
この場合、制御装置は、第１の持続時間にわたって、伝送ゲートに伝送信号を供給し、第２の持続時間にわたって、中間ドライバに中間信号を供給し、第３の持続時間にわたって、動作ドライバに動作信号を供給する。伝送ゲートは、制御装置から伝送ゲートにそれぞれの伝送信号が供給されると、第１の持続時間にわたって、放電すべき第１の容量性負荷を充電すべき第２の容量性負荷に接続する働きをする。中間ドライバは、制御装置から中間ドライバにそれぞれの中間信号が供給されると、第２の持続時間にわたって、中間電源を充電すべき第２の容量性負荷に接続するために、容量性負荷と中間電源の間に相互接続されている。動作ドライバは、制御装置から動作ドライバにそれぞれの動作信号が供給されると、第３の持続時間にわたって、動作電源を第２の容量性負荷に接続するために、容量性負荷と動作電源の間に相互接続されている。
【００２３】
伝送ゲートがオンになると、電荷共用バスを介して、放電すべき第１の容量性負荷が充電すべき第２の容量性負荷に接続されるのが望ましい。互いに同期しなければならない制御装置は、単一の制御装置に一体化することが可能である。伝送ゲート、中間ドライバ、及び、動作ドライバは、１つの集積回路チップ上に配置することが可能である。集積回路チップには、さらに、中間電源及び動作電源を含むことも可能である。
【００２４】
本発明による方法及び装置は、テクノロジーにおいて独立しており、任意の特定の中間電圧レベル及び動作電圧レベルに制限されるものではない。例を挙げると、それらは、５Ｖ（動作電圧）及び３Ｖ（中間電圧）テクノロジー、３．３ボルト及び２．５ボルト・テクノロジー、及び、２．５ボルト及び１．８ボルト・テクノロジ等について有効に働く。
【００２５】
以下においては、本発明による電荷リサイクル及び段階式充電の組み合わせに関して詳述することにする。例示のため、本発明のこの詳細な説明は、動作電圧及び中間電圧が、それぞれ、５ボルト及び３ボルトの例に基づくものである。
【００２６】
容量性負荷Ｃを駆動するＣＭＯＳドライバは、ＣＶ2 ｆの動的電力を消費する。この電力のうち、１／２ＣＶ2 ｆが、立ち上がり遷移の終端において、負荷コンデンサＣに蓄積され、１／２ＣＶ2 ｆが、充電ＰＭＯＳ装置の両端で消費される。立ち下がりエッジにおいて、容量性負荷に蓄積されたエネルギが、放電ＮＭＯＳ装置の両端で消費される。Ｖ1 からＶ2 まで容量性負荷を充電する間に電源から流出するエネルギは、下記の式によって与えられる。
【００２７】
【数１】
0004657421.tif 000002
【００２８】
或いは、
Ｅ＝Ｃ×Ｖdd×ＶSW
【００２９】
ここで、Ｖddは、電源電圧であり、ＶSWは、負荷キャパシタンスＣの両端における電圧の揺れ、すなわち、容量性負荷における電圧の変化量である。
【００３０】
容量性負荷の充電が、容量性負荷をＧＮＤ（大地電位）から中間電圧Ｖint まで充電する第１のステップと、容量性負荷に中間電圧Ｖint から動作電圧Ｖddまで充電する第２のステップとの２つのステップで実施される場合、立ち上がりエッジ毎に、それぞれ、Ｖint 及びＶddを供給する電源から流出するエネルギは、下記の式によって与えられる。
Ｅ＝Ｃ×Ｖint ×Ｖint ＋Ｃ×Ｖdd×（Ｖdd−Ｖint ）
【００３１】
現在の技術によれば、容量性負荷の充電は、大地電位からＶddまで１ステップで実施される。５Ｖ電源によって大地電位から５Ｖまで容量性負荷を充電するのに必要なエネルギは、下記の通りである。
Ｅ＝Ｃ×５×５＝２５Ｃ  ジュール
【００３２】
しかし、本発明によれば、この充電は、２ステップで実施される。例えば、３Ｖ電源と５Ｖ電源の両方が存在するシステムのような混合電圧環境では、それぞれの電源が、この段階式充電に利用される。従って、大地電位から５Ｖまで容量性負荷に段階式充電を施すのに必要なエネルギは、下記の通りである。
Ｅ＝Ｃ×３×３＋Ｃ×５×（５−３）＝１９Ｃ  ジュール
【００３３】
３Ｖ電源及び５Ｖ電源によって大地電位から５Ｖまで容量性負荷に段階式充電を施すと、５Ｖ電源だけを利用して大地電位から５Ｖまで容量性負荷を充電する場合に比べて、必要なエネルギが６Ｃジュールだけ減少する。従って、本発明による段階式充電を利用することによって、２４％のエネルギ節減が可能になる。
【００３４】
さらに、本発明によれば、従来、放電すべき容量性負荷の立ち下がり遷移時に失われたエネルギの一部を「リサイクル」・コンデンサに蓄え、後で再利用することが可能である、すなわち、電荷リサイクル（電荷共用）が実施される。
【００３５】
ＶDDまで充電された容量性負荷Ｃloadに蓄えられているエネルギから、放電されるリサイクル・コンデンサＣrecyc に、下記の量のエネルギを蓄積することが可能である。
0004657421.tif 000003
【００３６】
単純化のため、Ｃload＝Ｃrecyc ＝Ｃと仮定する。容量性負荷Ｃは、Ｖddまで充電され、リサイクル・コンデンサＣは、放電させられる。電荷の共用が開始されると、負荷コンデンサには、１／２ＣＶdd2 が蓄えられる。電荷の共用が済むと、両方のコンデンサとも、Ｖdd／２まで充電される。各コンデンサには、１／８ＣＶdd2 ジュールのエネルギが蓄積され、１／４ＣＶdd2 が消費される、すなわち、Ｃload＝Ｃrecyc ＝Ｃである場合には、容量性負荷に当初蓄えられていたエネルギの５０％が、電荷共用中に失われる。
【００３７】
リサイクル・コンデンサに蓄積されるエネルギは、立ち上がり遷移時に、別の容量性負荷と共用することが可能である。しかし、独立したリサイクル・コンデンサを利用すると、電荷リサイクル・ステップ毎に、必然的に、本発明のエネルギ節減性が損なわれることになる。
【００３８】
本発明によれば、この減損を最小限に抑えるために、リサイクル・コンデンサＣrecyc が、同時に高レベルに遷移することになる容量性負荷によって形成され、電荷リサイクルの１サイクル中に、エネルギが、放電容量性負荷から充電容量性負荷に直接転送される。
【００３９】
ＣloadとＣrecyc の間で電荷を共用することによって、負荷コンデンサに当初蓄えられていたエネルギの２５％を節減するすることができる。Ｃrecyc は、依然として、Ｅsaved に等しいエネルギ量を保持しており、そのエネルギの残りは、電荷共用プロセスにおいて消費される。電荷共用エネルギは、電源（すなわち、中間電源及び動作電源）によって供給されるのではなく、他の負荷コンデンサの放電によって生じ、その結果、負荷コンデンサは前記事前負荷電圧まで充電されることになる。このため、次に、３Ｖ電源（すなわち、中間電源）が、この場合、前記事前負荷電圧から３Ｖの中間電圧まで負荷コンデンサを充電することになるので、追加のステップが生じることによって、段階式充電の効率が向上する。電荷共用によって、５Ｖシステムの場合、理論上では、Ｖdd／２、すなわち、２．５Ｖの事前負荷電圧になり、従って、容量性負荷に動作電圧まで充電するために、３Ｖ電源及び５Ｖ電源から引き出されるエネルギは、下記の通りである。
0004657421.tif 000004
【００４０】
これは、従来の場合の２５Ｃジュールに比べると、５０％を超える節減に相当する。しかし、電荷共用によって実現可能な有効電圧は、本発明の実施形態、例えば、０．５μｍテクノロジーの集積回路において課せられるＲＣ時定数及び信頼性の制約条件に依存する。
【００４１】
本発明の望ましい実施態様については、添付の図面に関連づけて解釈すれば、これらの実施態様に関する下記の詳細な説明からより明らかになるであろう。
【００４２】
【発明の実施の形態】
本発明の望ましい実施態様によれば、Ｉ／Ｏシステムの各動作サイクル毎に動作電圧の充電状態と大地電位の放電状態の間で切り替わる複数の容量性負荷を含む集積回路Ｉ／Ｏシステムにおける小電力電荷遷移の方法が得られる。この方法では、動作サイクルは、外部クロック信号によってあらかじめ決定される。充電状態にある第１の数の容量性負荷が、充電状態から大地電位の放電状態に切り替わり、放電状態にある第２の数の容量性負荷が、放電状態から動作電圧の充電状態に切り替わる。なお、第１の数及び第２の数の容量性負荷は、複数の容量性負荷の構成要素である。望ましい実施態様によれば、動作電圧まで充電されている前記第１の数の容量性負荷の電荷は、第１の数の容量性負荷と放電状態にある前記第２の数の容量性負荷との間で共用され、このため、前記第２の数の容量性負荷が大地電位から事前負荷電圧まで充電され、前記第１の数の容量性負荷が動作電圧から事前負荷電圧まで放電させられる。次に、事前負荷電圧まで充電された前記第２の数の容量性負荷は、事前負荷電圧から、事前負荷電圧と動作電圧との間の中間電圧まで充電される。なお、中間電圧は、中間電圧より高い動作電圧を利用して駆動することができない集積回路の駆動部分にも適した電圧である。次に、中間電圧まで充電された前記第２の数の容量性負荷は、中間電圧から動作電圧まで充電される。電荷共用ステップにおいて、前記第２の数の容量性負荷は、伝送ゲートによって、所定の第１の持続時間にわたって、前記第１の数の容量性負荷に接続され、この結果、前記第１の数の容量性負荷に蓄えられた電荷が、前記第１の数の容量性負荷と前記第２の数の容量性負荷の間で共用されることになるが、この場合、制御装置が、所定の第１の持続時間にわたって双方向に電流を流すため、伝送ゲートをオンにする伝送信号を伝送ゲートに加える。電荷共用中において、前記第２の数の負荷容量及び前記第１の数の負荷容量は、伝送ゲートを介して、全ての容量性負荷に共通に接続された電荷共用バスに接続されるのが望ましい。
【００４３】
前記第２の数の容量性負荷に事前負荷電圧から中間電圧まで充電するステップ、及び／又は、前記第２の数の容量性負荷に中間電圧から動作電圧まで充電するステップの間に、事前負荷電圧まで放電させられた前記第１の数の容量性負荷は、さらに、事前負荷電圧から大地電位まで放電させられるのが望ましい。
【００４４】
換言すれば、本発明の望ましい実施態様による方法は、充電遷移を生じることになる集積回路Ｉ／Ｏシステムの全てのＩ／Ｏパッドを互いに接続することによって開始される。すなわち、図８から明らかなように、制御装置を利用して、所定の持続時間にわたって伝送ゲートをオンにし、これによって、低レベルから高レベルに変化しなければならないＩ／Ｏパッドを部分的に充電し、高レベルから低レベルに変化しなければならないＩ／Ｏパッドを部分的に放電させることによって、電荷共用バス及び伝送ゲートを介して、所定の持続時間の間に、Ｉ／Ｏパッドの一部の電圧レベルが、論理的高レベルに相当する電圧から、論理的低レベルに相当する電圧に変化し、別のＩ／Ｏパッドの電圧レベルが、論理的低レベルに相当する電圧から、論理的高レベルに相当する電圧に変化することになる。その後、高レベルから低レベルに変化するＩ／Ｏパッドは、Ｎ−ドライバを制御する制御装置を利用して、Ｎ−ドライバを介してアースに接続され、低レベルから高レベルに変化するＩ／Ｏパッドは、制御装置を利用して、中間Ｐ−ドライバを介して中間電源に接続され、中間電圧まで充電される。次に、低レベルから高レベルに変化するＩ／Ｏパッドは、制御装置を利用して、動作ドライバを介して動作電源に接続され、動作電圧まで充電される。
【００４５】
本発明による方法は、例えば、メモリ、ビット・ライン事前充電装置、ワード・ライン・ドライバ、内部ＡＳＩＣ、クロック信号ドライバ、内部バス・ドライバ等のような、任意の種類の集積回路に適用することが可能である。さらに、本発明による方法は、Ｉ／Ｏパッド、ライン、集積回路の内部寄生コンデンサ、外部ライン、Ｉ／Ｏパッド、又は、外部寄生コンデンサ等のような、任意の種類の容量性負荷の小電力駆動に利用することも可能である。
【００４６】
図１には、本発明の望ましい実施態様による集積回路の概略的な平面図が示されている。回路の中心は、集積回路の全ての論理機能を実施する３Ｖのコア回路１０ａであり、さらに、本発明による方法の実施に必要な制御装置、伝送ゲート、及び、ドライバを備えたＩ／Ｏ（入出力）システムが含まれている。３Ｖのコア回路１０ａは、接地バス１０ｂ、電荷共用バス（charge sharing bus）７、３Ｖ電源（図示せず）に接続された３Ｖ電源バス１０ｃ、及び、５Ｖ電源（図示せず）に接続された５Ｖ電源バス１０ｄによって囲まれている。
【００４７】
図２には、本発明による段階式充電と電荷共用の組み合わせを可能にする集積回路のＩ／Ｏシステムに関する概念的な実施例に係る回路構成が示されている。Ｉ／Ｏパッド１は、伝送ゲート２、３ＶのＰ−ドライバ３、５ＶのＰ−ドライバ５、及びＮ−ドライバ６にそれぞれ接続されている。制御装置４は、伝送ゲート２、ドライバ３，５，６、及びＤＡＴＡラインに接続されている。３ＶのＰ−ドライバ３のソースは、Ｉ／Ｏパッド１を３Ｖに駆動するために、３Ｖの中間電源（図示せず）に接続されている。５ＶのＰ−ドライバ５のソースは、Ｉ／Ｏパッド１を５Ｖに駆動するために、５Ｖ中間電源（図示せず）に接続されている。制御装置４は、ドライバ３，５，６及び伝送ゲート２のタイミングを制御する。Ｉ／Ｏパッド１は、制御装置４によって制御される伝送ゲート２を介して電荷共用バスＣbus７に接続されている。伝送ゲート２によって、電流は、電荷共用バスＣbus７を介した電荷共用のため、充電時間の短縮のため、及び、エネルギ損失の低減のために、双方向に流れることになる。電流が双方向に流れることによって、放電すべきＩ／Ｏパッド１は、電荷共用バスＣbus７に電荷を供給することが可能になり、充電すべきＩ／Ｏパッド１は、電荷共用バスＣbus７から電荷を受け取ることが可能になる。
【００４８】
Ｉ／Ｏパッド１において信号ＳＩＧＮＡＭＥの立ち上がりエッジを発生するため、まず、制御装置４から出力される事前負荷信号によって、伝送ゲート２がオンになる。これによって、電荷共用（電荷分割）によって決まる事前負荷電圧まで出力される、ＳＩＧＮＡＭＥの第１ステップが発生する。チップまわりに延び、全ての電荷共用Ｉ／Ｏパッドに接続している電荷共用バスＣｂｕｓ７から電流が引き出される。高レベルになろうとしている全てのＩ／Ｏパッドは、この電荷共用バス７から電力を引き出し、低レベルになろうとしている全てのＩ／Ｏパッドは、この電荷共用バス７を介して電力を同時に供給する。
【００４９】
Ｉ／Ｏパッド１の間のスペース又は電力パッドの追加領域によって可能な場合にはいつでも、この電荷共用バス７に追加のオン−チップ・コンデンサを接続することができる。
【００５０】
集積回路の全てのＩ／Ｏシステムは、データ遷移のため、第１の持続時間にわたって伝送ゲート２をオンにする遷移検出論理回路が、その制御装置４に含まれている。
【００５１】
Ｉ／Ｏパッド電圧は、電荷共用によって決まる事前負荷値まで指数関数的に上昇する。ＲＣ時定数は、伝送ゲート２内のパス・トランジスタのサイズ、並びに、電荷共用に関与する容量性負荷の値によって決まる。３時定数の後、Ｉ／Ｏパッドは、その最終エネルギ含有量の９０％まで充電される。電荷共用を続行すると、リターンがさらに減少し、Ｔrise、すなわち、パッド出力におけるＳＩＧＮＡＭＥ信号の立ち上がり時間の値が増すことになる。電荷共用パルス幅の最適値が選択される。
【００５２】
図３には、本発明の望ましい実施態様による小電力Ｉ／Ｏシステムのプル・アップ段が示されている。Ｉ／Ｏパッドの方向に流れる図示電流は、伝送ゲート２を介した電荷共用バスＣbusからのＩ（ｖｓｈ）、３ＶのＰ−ドライバ３を介した中間電源（図示せず）からのＩ（ｖｐ）、５ＶのＰ−ドライバ５を介した動作電源（図示せず）からのＩ（ｖｈ）である。
【００５３】
電荷共用バスＣbus７を介した電荷共用の実施後、３ＶのＰ−ドライバ３は、Ｉ／Ｏパッドを３Ｖまで充電し、５ＶのＰ−ドライバ５は、Ｉ／Ｏパッドを５Ｖまで充電する。トランジスタ端子電圧が、信頼性許容差を超えないことを保証するため、信号ＶＲＥＦ１Ｎ及びＶＲＥＦ１Ｐ（図示せず）が、外部バイアス電圧発生システムからの中間電圧源として、Ｉ／Ｏシステムに供給される。
【００５４】
３ＶのＰ−ドライバ３のゲートは、５Ｖのバッファ（図示せず）によって駆動される。オフ状態の場合、それは５Ｖであり、５ＶのＰ−ドライバ５から３ＶのＰ−ドライバ３に電流が流入するのを阻止する。
【００５５】
３Ｖのプル・アップ回路構成は、５Ｖに耐える設計が施されており、５Ｖ電源から３Ｖ電源への電流経路が存在しないことを保証する。
【００５６】
制御装置４に接続され、その制御を受けるＰ−ドライバ３，５の動作は、次の通りである。
Ｉ／Ｏパッド１に対する入力ＤＡＴＡ信号の遅延バージョンは、ＲＣ時定数によって設定される第１の持続時間にわたって、伝送ゲート２の電荷共用パス・トランジスタをオンにするために利用される。この後、３ＶのＰ−ドライバ３が第２の持続時間にわたってオンになる。最後に、５ＶのＰ−ドライバ５が第３の持続時間にわたってオンになる。３ＶのＰ−ドライバ３が後続する伝送ゲート２の電荷共用ＮＭＯＳパス・デバイスがオンになる時間量は、ＤＡＴＡ−ＳＩＧＮＡＭＥ間の遅延時間要件によって決まる。
【００５７】
図４には、図３に示すプル・アップ段における各種信号のプル・アップ・シーケンスが示されている。Ｘ１．共用パルス又は伝送信号によって、伝送ゲート２の電荷共用パス・トランジスタが、第１の持続時間にわたってオンになる。これによって、電流Ｉ（ｘ１．ｖｓｈ）が、放電Ｉ／Ｏパッドから充電Ｉ／Ｏパッドに流入する。Ｉ／Ｏパッドは、約１．６ｖの事前負荷電圧まで充電する。次に、３ＶのＰ−ドライバ３が、中間信号ｘ１．ｐｈ１によって第２の持続時間にわたってオンになり、中間電源からの電流パルスＩ（ｖｐ）によって、Ｉ／Ｏパッドは３Ｖまで充電することになる。最後に、５ＶのＰ−ドライバ５が、動作信号ｘ１．ｐｌｌによって第３の時間にわたってオンになり、動作電源からの電流パルスＩ（ｖｈ）によって、Ｉ／Ｏパッドは５Ｖまで充電することになる。図４に示す信号Ｘ．ｘ．ｓｉｇ１の段階状輪郭は、本発明の望ましい実施態様に基づくＩ／Ｏパッドの電荷共用による段階式充電を表している。
【００５８】
図５には、本発明の望ましい実施態様による小電力Ｉ／Ｏシステムのプル・ダウン段が示されている。伝送ゲート２の電荷共用パス・トランジスタは、電荷共用バスＣｂｕｓ、Ｉ／Ｏパッド１、及び、制御装置４に接続されている。Ｎタイプのプル・ダウン・ドライバ６は、Ｉ／Ｏパッド１、制御装置４、及び、アースに接続されている。プル・ダウン段は、下記のような働きをする。
図６から明らかなように、ＤＡＴＡの立ち下がり時に、５ＶのＰ−ドライバ５がオフになり、その後、伝送ゲート２の電荷共用ＮＭＯＳパス・トランジスタがオンになる。伝送ゲート２の電荷共用パス・トランジスタが、第１の持続時間にわたってオンになる。Ｎ−ドライバ６をオンにするのを遅延させると、電荷共用のための時間が得られる。スタガ式放電シーケンスによって、図６のタイミング図における信号ｘ．ｓｉｇ．１で示されるような階段状の（段階的な）放電輪郭が生じる。
【００５９】
ｘ１．ｐｌｌ制御信号によって、Ｐ−ドライバ５はオフになる。伝送ゲート２のＮパス・デバイスに関するイネーブル・パルスｘ１．ｓｈａｒｅによって、図示のように、電荷共用が後続する。この結果、他のＩ／Ｏパッドとの電荷の共用によって、Ｉ／Ｏパッドは、事前負荷電圧まで放電することになる。残りのエネルギは、Ｎ−ドライバ６がオンになると（ｘ１．Ｎ）、大地で浪費又は大地に放出される。
【００６０】
制御回路要素の各種制御パルスは、ＲＣ遅延素子を利用して、入力信号の遅延バージョンにゲート制御を加えることによって発生する。制御回路要素、すなわち、制御装置４、伝送ゲート２、及び、ドライバ３，５，６によって消費されるスイッチング電流は、実現化能な電力節減を減少させるエネルギ消費を表している。従って、ＲＣ遅延素子は、強力なＣコンポーネントによって負荷が加えられる弱いインバータとは対照的に、大形のＲコンポーネントとなるように設計されており、従って、制御回路要素のオーバヘッドが低減する。
【００６１】
さらに、適正な動作を保証するため、制御パルスは、制御回路要素によって、それぞれの充電及び放電ステップのオーバラップを阻止するようなシーケンスで発生する。すなわち、中間電源によるＩ／Ｏパッドの充電は、これら２つのステップ間でオーバラップが生じないように、電荷共用ステップが完了して初めて開始されるべきある。というのも、こうしたオーバラップによって、電流が、電荷共用時に、放電Ｉ／Ｏパッドからではなく、中間電源から充電Ｉ／Ｏパッドに流れるようになるためである。同様に、動作電源による充電は、これらの電源間において過渡電流が流れるのを阻止するため、オーバラップが生じないように、中間電源による充電が完了して初めて開始されるべきである。最後に、プル・アップ及びプル・ダウン段の制御パルスは、制御回路要素によって、これらの段の遷移がオーバラップするのを阻止するように発生させ、それによって、電源とアースの間のクロスオーバ電流が阻止されるようにするのが望ましい。
【００６２】
図９には、本発明によるＩ／Ｏシステムにおける複数のＩ／Ｏパッドの実施例が示されている。それぞれが、それぞれのＩ／Ｏパッド１の１つに接続された伝送ゲート２は、電荷共用バスＣbusを介して相互接続され、それぞれのＩ／Ｏパッドの初期（すなわち、低又は高）充電状態に従って、Ｉ／Ｏパッドの事前負荷電圧までの同時充電及び放電が実施可能になる。
【００６３】
小電力Ｉ／Ｏシステムは、０．５μｍテクノロジーでシミュレートされた。図７には、従来の段階式充電によって実現する電力節減、及び、本発明による段階式充電と電荷共用の組み合わせによって実現する電力節減が示されている。
【００６４】
３つの曲線によって、３Ｖ電源及び５Ｖ電源から流出する累積エネルギが示されている。これは、電源電流を積算し、これに対応する電源電圧を掛けることによって得られた。最上部の曲線（１）には、ＣＶ2ｆ限界（スイッチング回路要素のオーバヘッドを加えて）が示されている。第２の曲線（２）には、Ｉ／Ｏシステムによって、段階式充電は考慮されるが、電荷共用は考慮されない場合の、累積エネルギが示されている。最下部の曲線（３）には、望ましい実施態様によるＩ／Ｏシステムを用いて、本発明に従って両方の技法の相関した連係をとることによって実現する電力節減が示されている。
【００６５】
本発明の望ましい実施態様によるＩ／Ｏシステムは、さらに、ある範囲の電圧、温度、及び、複数範囲の容量性負荷（パッド）にわたって、シミュレートされた。この特定のシミュレーション結果が、Ｖdd＝５Ｖ、温度２５゜Ｃ、公称パラメータ、及び、Ｎ＝１０の場合について、下に作表されているが、ここで、Ｎは、容量性負荷における立ち上がりエッジの遷移数である。
【００６６】
【表１】
0004657421.tif 000005
【００６７】
表１には、従来のＩ／Ｏシステムと、本発明の望ましい実施態様による小電力Ｉ／Ｏシステムの電力消費が比較されている。両システムとも、同じ５Ｖのドライバ・サイズを利用している。
【００６８】
この特定のシミュレーションにおけるエネルギの節減は、２０％〜３０％の範囲にわたるが、電荷共用時にＲＣ時定数が増すことによって共用電圧が低下するため、容量性負荷が増すにつれて減少する傾向にある。電荷共用が可能になった時間は、ＲＣ時定数より短い。また、３Ｖドライバ３は、１００ｐｆの負荷にとって十分に大きいサイズではなく、結果として、スタガ式充電プロセスの第２ステップにおいて、負荷電圧は３．３ボルトまで完全には上昇しなかった。
【００６９】
本発明による小電力Ｉ／Ｏシステムは、段階式充電及び充電リサイクルに割り当てられる時間のために、固有の長い立ち上がり時間（１５ｎｓ）を要する。
【００７０】
本発明による小電力Ｉ／Ｏシステムの回路構成は、例えば、メモリ、ビット・ライン事前充電装置、ワード・ライン・ドライバ、内部ＡＳＩＣ、クロック信号ドライバ、内部バス・ドライバ等のような、任意の種類の集積回路に適用することが可能である。
【００７１】
さらに、本発明では、例えば、３Ｖ電源及び５Ｖ電源といった、それぞれ、中間電源及び動作電源として混合電圧環境に既に組み込まれている、同じ電源を利用するので、本発明によれば、追加の電源が不要になる。
【００７２】
本発明による小電力Ｉ／Ｏシステムは、３ＶのＰ−ドライバと電荷共用パス・トランジスタに必要な追加領域のために、従来のＩ／Ｏシステムの２倍の領域を占める。電荷リサイクルのために追加の金属バスが利用された。
【００７３】
３Ｖバッテリで動作するシステムの場合、二重電源レールは、複数のバッテリ・タップから引き出されるのが望ましい。バッテリの寿命は別にして、小電力技法のもう１つの動機は、パッケージの放熱を考慮することから生じる。
【００７４】
従来のＩ／Ｏシステムとは異なり、本発明によるＩ／Ｏシステムは、リサイクル・コンデンサのための追加のピン、又は、オン・チップ・コンデンサのための追加のシリコン領域を必要としない。本発明によるＩ／Ｏシステムは、０．５μｍプロセスにおいて設計及びシミュレートされたものであり、ＣＶ2ｆの２０〜３０％の電力節減を実現する。
【００７５】
以上の如く、本発明に係る集積回路のＩ／Ｏシステムにおける小電力電荷遷移方法及び小電力Ｉ／Ｏシステムは、容量性負荷の段階式充電及び電荷リサイクルのために相互接続されたリンクを含んでいる。本発明によるＩ／Ｏシステムは、コンデンサをリサイクルするための追加のピン、オン−チップ・コンデンサのための追加のシリコン領域、又は、追加の電源を必要としない。このＩ／Ｏシステムは、ＣＶ2 ｆの２０％〜３０％の電力節約を達成できる。
【図面の簡単な説明】
【図１】本発明の望ましい実施態様の小電力Ｉ／Ｏシステムを概略的に示す平面図である。
【図２】本発明による小電力Ｉ／Ｏシステムの５Ｖテクノロジーにおける望ましい実施態様に係る回路構成を示す図である。
【図３】図２に示す望ましい実施態様における、Ｐ−ドライバに関連するプル・アップ段を示す図である。
【図４】図３に示すプル・アップ段における信号を示す信号グラフである。
【図５】図２に示す望ましい実施態様における、Ｎ−ドライバに関連するプル・ダウン段を示す図である。
【図６】図５に示すプル・ダウン段における信号を示す信号グラフである。
【図７】本発明の望ましい実施態様によるＩ／Ｏシステムと従来のＩ／Ｏパッドのエネルギ消費に関するグラフである。
【図８】本発明の方法を施行するためのフローチャートである。
【図９】集積回路における本発明の望ましい実施態様によるＩ／Ｏシステムの複数のＩ／Ｏパッドの実施例を示す図である。
【符号の説明】
１  Ｉ／Ｏパッド
２  伝送ゲート
３  ３ＶのＰ−ドライバ
４  制御装置
５  ５ＶのＰ−ドライバ
６  Ｎ−ドライバ
７  電荷共用バス（Ｃbus ）
１０ａ  ３Ｖのコア回路
１０ｂ  接地バス
１０ｃ  ３Ｖ電源バス
１０ｄ  ５Ｖ電源バス
【図１】
0004657421.tif 000006
【図２】
0004657421.tif 000007
【図３】
0004657421.tif 000008
【図４】
0004657421.tif 000009
【図５】
0004657421.tif 000010
【図６】
0004657421.tif 000011
【図７】
0004657421.tif 000012
【図８】
0004657421.tif 000013
【図９】
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