(57)【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電性膜を形成する工程と、
前記導電性膜をエッチングすることでゲート電極を形成すると共に前記第１絶縁膜を露出させる工程と、
前記半導体基板における前記ゲート電極下を挟む一対の領域に第１拡散領域を形成する工程であって、前記導電性膜をエッチングすることで露出された前記第１絶縁膜を介して前記半導体基板に所定のイオンを注入することで、前記第１拡散領域を形成する工程と、
前記露出された第１絶縁膜を除去することで前記半導体基板を露出させる工程と、
前記露出された半導体基板表面と前記ゲート電極側面とを覆う第２絶縁膜を形成する工程と、
前記半導体基板上の一部および前記ゲート電極側面に、前記第２絶縁膜の一部と、前記第２絶縁膜の一部上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜とを含む積層構造を有する電荷蓄積部を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記露出された半導体基板と前記第２絶縁膜と前記ゲート電極とを覆う第５絶縁膜を形成する工程と、
前記第５絶縁膜を覆う第６絶縁膜を形成する工程と
をさらに有し、
前記第３絶縁膜はパターニングされた前記第５絶縁膜であり、
前記第４絶縁膜はパターニングされた前記第６絶縁膜であり、
前記電荷蓄積部は、前記第６絶縁膜と前記第５絶縁膜と前記第２絶縁膜とを異方性エッチングにてパターニングすることで形成されることを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記第２絶縁膜と前記第４絶縁膜とは酸化膜であり、
前記第３絶縁膜は窒化膜であることを特徴とする請求項１から２のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１絶縁膜はシリコン酸化膜であり、
前記導電性膜をエッチングすることで露出された前記第１絶縁膜はフッ酸を用いたウェットエッチングにより除去されることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項５】
前記半導体基板と前記電荷蓄積部と前記ゲート電極とを覆う第８絶縁膜を形成する工程と、
前記第８絶縁膜を介して前記半導体基板にイオン注入することで第２拡散領域を形成する工程と
をさらに有することを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、特にトランジスタのＬＤＤ（Lightly Doped Drain）領域上に電荷蓄積用の絶縁膜を有する不揮発性の半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＬＤＤ領域上に電荷蓄積用の絶縁膜（以下、電荷蓄積絶縁膜と言う）を有する不揮発性半導体記憶装置は、以下に示すようなプロセスを経て製造されていた。
【０００３】
まず、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法にて素子分離絶縁膜が形成された半導体基板を準備し、これにトランジスタのしきい値電圧を調整するためのイオンを注入する。次に、しきい値電圧が調整された半導体基板表面を例えば熱酸化することで、これにシリコン酸化膜よりなるゲート絶縁膜（第１シリコン酸化膜）を形成する。
【０００４】
次に、ゲート酸化膜上に、例えばＣＶＤ（Chemical Vapor Deposition）法にて所定の不純物を含むポリシリコン膜を形成し、さらにポリシリコン膜上に例えばＷＳｉｘ膜などのシリサイド膜を形成することで、ゲート電極へと加工される多層構造の導電性膜を形成する。
【０００５】
次に、例えばＣＶＤ法にて、導電性膜上に、これをゲート電極へと加工する際にハードマスクとして使用する第２シリコン酸化膜を形成し、次に、公知のホトリソグラフィ技術およびエッチング技術を用いることで、第２シリコン酸化膜を所定のゲートパターンに加工する。次に、加工した第２シリコン酸化膜をハードマスクとして導電性膜をエッチングすることで、これをゲート電極形状にパターニングする。この際、ゲート電極下以外のゲート絶縁膜が露出される。
【０００６】
次に、上記のように加工されたゲート電極側面および露出されたゲート絶縁膜上に、第３シリコン酸化膜を形成する。この第３シリコン酸化膜は、後工程において形成される電荷蓄積絶縁膜に蓄積された電荷を保持するため、並びに後のＬＤＤ領域形成工程におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。
【０００７】
次に、ゲート電極および素子分離絶縁膜をマスクとして、保護膜である第３シリコン酸化膜の上から半導体基板にイオン注入することで、ゲート電極下を挟む一対の領域にＬＤＤを形成する。
【０００８】
次に、例えばＣＶＤ法にて、保護膜である第３シリコン酸化膜上に電荷蓄積絶縁膜へと加工される第１シリコン窒化膜を形成し、さらに、サイドウォールへと加工される第４シリコン酸化膜を形成する。
【０００９】
次に、以上のように形成した第４シリコン酸化膜と第１シリコン窒化膜とを通常のドライエッチングにて全面エッチバックすることで、ゲート電極側面に、断面がＬ字状の保護膜（第３シリコン酸化膜）およびゲート絶縁膜の一部（第１シリコン酸化膜）と、同じく断面がＬ字状の電荷蓄積絶縁膜（第１シリコン窒化膜）と、サイドウォール（第４シリコン酸化膜）とからなるＯＮＯ（Oxide Nitride Oxide）積層構造を形成する。
【００１０】
次に、上記のように加工されたゲート電極上およびＯＮＯ積層構造部上に、第５シリコン酸化膜を形成する。この第５シリコン酸化膜は、上述した第３シリコン酸化膜と同様に、電荷蓄積絶縁膜である第１シリコン窒化膜に蓄積された電荷を保持するため、並びに後のソース・ドレイン領域形成工程におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。
【００１１】
次に、ゲート電極、素子分離絶縁膜、およびＯＮＯ積層構造部をマスクとして、保護膜である第５シリコン酸化膜の上から半導体基板にイオン注入することで、ゲート電極端からＯＮＯ積層構造部のゲート長方向の厚さによって離間された領域にソース・ドレイン電極として機能する高濃度拡散領域を形成する。
【００１２】
その後、半導体基板上に素子分離絶縁膜を形成し、これにコンタクトとコンタクト内配線と上部配線とを形成した後、パッシベーション膜を形成する。これにより、ＬＤＤ領域上に電荷蓄積絶縁膜を有する不揮発性半導体記憶装置が製造される。
【００１３】
このような不揮発性半導体記憶装置は、サイドウォール下の電荷蓄絶縁膜それぞれに、別々に電荷を蓄積させることで、ＬＤＤ部分の抵抗を蓄積電荷の有無により変化させる。したがって、１個のトランジスタで４値のデータを記憶することができる。このように、現在広く用いられている１個のトランジスタで２値のデータを記憶する半導体記憶装置と比較して１個のトランジスタ当たりの記憶容量が２倍となるため、記憶容量の高集積度化に極めて好都合である。
【００１４】
なお、参考として、半導体装置の製造方法が、以下に示すような特許文献１または２に開示されている。
【特許文献１】特開平５−２１８０７２号公報
【特許文献２】特開平９−３１２３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記の製造方法において、ゲート電極をパターニングするために導電性膜をエッチングする際、パターニング不足によるパターンショート不良を回避するために、通常はオーバエッチングが行われる。しかしながら、導電性膜の下層を構成するポリシリコン膜とゲート絶縁膜を構成する第１シリコン酸化膜との選択比が無限では無いため、上記のオーバエッチングにより第１シリコン酸化膜もエッチングされてしまう。この結果、半導体基板が露出してしまうと、エッチングによって半導体基板であるシリコン基板がダメージを受けてしまうという不具合が生じる。
【００１６】
このような不具合に対処するために、通常は、シリコンとシリコン酸化膜との選択比が十分に高い条件を用いることで、膜厚数十Å（オングストローム）程度のゲート酸化膜（第１シリコン酸化膜）が残るようにエッチングを行う。
【００１７】
しかしながら、例えば数十Å程度にゲート絶縁膜を残した場合でも、薄くなったゲート絶縁膜は、エッチング時のダメージによって絶縁特性が劣化してしまう。電荷蓄積絶縁膜は、この絶縁特性が劣化したゲート絶縁膜の直上に形成されるため、電荷保持特性が劣化してしまう。この結果、不揮発性半導体記憶装置のリテンション特性が低下するという問題があった。
【００１８】
そこで本発明は、上記の問題に鑑みてなされたものであり、リテンション特性が改善された半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
かかる目的を達成するために、本発明による半導体記憶装置の製造方法は、
半導体基板を準備する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電性膜を形成する工程と、
前記導電性膜をエッチングすることでゲート電極を形成すると共に前記第１絶縁膜を露出させる工程と、
前記半導体基板における前記ゲート電極下を挟む一対の領域に第１拡散領域を形成する工程であって、前記導電性膜をエッチングすることで露出された前記第１絶縁膜を介して前記半導体基板に所定のイオンを注入することで、前記第１拡散領域を形成する工程と、
前記露出された第１絶縁膜を除去することで前記半導体基板を露出させる工程と、
前記露出された半導体基板表面と前記ゲート電極側面とを覆う第２絶縁膜を形成する工程と、
前記半導体基板上の一部および前記ゲート電極側面に、前記第２絶縁膜の一部と、前記第２絶縁膜の一部上に形成された第３絶縁膜と、前記第３絶縁膜上に形成された第４絶縁膜とを含む積層構造を有する電荷蓄積部を形成する工程と
を有する。
【００２０】
導電性膜をエッチングしてゲート電極を形成する際にダメージを受けることで絶縁特性が劣化した第１絶縁膜を除去した後、新たな第２絶縁膜を形成し、これを電荷蓄積膜における下層の膜とするため、電荷を蓄積する第３絶縁膜の電荷保持特性が低下することを防止することが可能となる。この結果、半導体記憶装置のリテンション特性を改善することが達成される。
【発明の効果】
【００２１】
本発明によれば、リテンション特性が改善された半導体記憶装置の製造方法を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。
【実施例１】
【００２３】
まず、本発明による実施例１について図面を用いて詳細に説明する。なお、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。これは、後述する各実施例において同様である。
【００２４】
・全体構成
図１は、本実施例による不揮発性半導体記憶装置１の構造を示す断面図である。なお、本説明では、ゲート幅方向と垂直な面で不揮発性半導体記憶装置１を切断した際の断面構造を用いる。
【００２５】
図１に示すように、不揮発性半導体記憶装置１は、半導体基板１１と素子分離絶縁膜１３とゲート絶縁膜１４とゲート電極１５とマスク酸化膜１６と第１保護膜（第２絶縁膜の一部）１７ａと電荷蓄積絶縁膜（第３絶縁膜）１７ｂとサイドウォール（第４絶縁膜）１７ｃと第２保護膜（第８絶縁膜）１７ｄとＬＤＤ領域（第１拡散領域）１８とソース・ドレイン電極（第２拡散領域）１９と層間絶縁膜２０とコンタクト内配線２１と上層配線２２とを有する。
【００２６】
半導体基板１１は、例えばｐ型のシリコン基板である。この半導体基板１１における一方の主面には、必要に応じてウェル領域１２が形成されている。このウェル領域１２は、しきい値電圧が調整された領域である。したがって、例えばｐ型のトランジスタを形成する場合、ｎ型のイオン、例えばリン・イオンが、例えば１．０×１０12〜１．０×１０13／ｃｍ2程度の比較的低いドーズ量となるようにドープされることで形成することができる。また、例えばｎ型のトランジスタを形成する場合、ｐ型のイオン、例えばボロン・イオンが、例えば１．０×１０12〜１．０×１０13／ｃｍ2程度の比較的低いドーズ量となるようにドープされることで形成することができる。
【００２７】
半導体基板１１におけるウェル領域１２が形成された面は、素子分離絶縁膜１３が形成されることで、アクティブ領域ＡＲとフィールド領域ＦＲとに画定されている。素子分離絶縁膜１３は、例えばＬＯＣＯＳ法にて形成されたシリコン酸化膜である。
【００２８】
半導体基板１１におけるアクティブ領域ＡＲ表面には、ゲート幅方向に延在する帯状のゲート絶縁膜１４が形成されている。このゲート絶縁膜１４は、例えば半導体基板１１表面を熱酸化することで形成されたシリコン酸化膜であり、例えば１００Å程度の膜厚を有する。また、ゲート長方向の幅は、例えば０．１５μｍ（マイクロメートル）とすることができる。
【００２９】
ゲート絶縁膜１４上には、ゲート電極１５が形成されている。このゲート電極１５は、ポリシリコン膜１５ａとシリサイド膜１５ｂとの積層構造を有する導電性膜である。ゲート絶縁膜１４上に形成されたポリシリコン膜１５ａは、例えば所定の不純物を含むことで導電性を有し、例えば１０００Å程度の膜厚を有する。また、ポリシリコン膜１５ａ上に形成されたシリサイド膜１５ｂは、例えばＷＳｉｘ膜などである。このシリサイド膜１５ｂは、後述するコンタクト内配線２１とオーミック接合するための膜であり、例えば７００Å程度の膜厚を有する。以上から、ポリシリコン膜１５ａおよびシリサイド膜１５ｂよりなるゲート電極１５の膜厚は、例えば１５００Å程度である。また、ゲート電極１５のゲート長方向の幅は、ゲート絶縁膜１４と略等しい長さ、例えば０．１５μｍ程度とすることができる。
【００３０】
ゲート電極１５上には、マスク酸化膜１６が形成されている。このマスク酸化膜１６は、ゲート電極１５をパターニングする際にハードマスクとして使用される膜であり、例えばシリコン酸化膜を適用することができる。また、その膜厚は例えば１０００Å程度とすることができる。なお、このマスク酸化膜１６は、ゲート電極１５をパターニング後、除去されても良い。
【００３１】
半導体基板１１のアクティブ領域ＡＲ上部であって、ゲート電極１５下の領域を挟む一対の領域には、ゲート電極１５をマスクとして所定のイオンが注入されることで、一対のＬＤＤ領域１８が形成される。このＬＤＤ領域１８は、例えばｎ型のトランジスタを形成する場合、ｎ型のイオン（例えばリン・イオンやヒ素・イオンなど）を、例えば１．０×１０12〜１．０×１０13／ｃｍ2程度の比較的低いドーズ量となるようにドープすることで形成することができる。
【００３２】
ＬＤＤ領域１８上の一部からゲート電極１５側面までの領域には、第１保護膜１７ａが形成されている。この第１保護膜１７ａは、半導体基板１１上面に対して略水平な部分（これを水平部分という。以下、半導体基板１１上面に対して略水平な部分を同様に水平部分という）と略垂直な部分（これを垂直部分という。以下、半導体基板１１上面に対して略垂直な部分を同様に垂直部分という）とを有し、これらが端部で略直角に繋がることで断面がＬ字状となっている。なお、水平部分はＬＤＤ領域１８（すなわち半導体基板１１）上に形成された部分の膜を指し、垂直部分はゲート電極１５側面に形成された部分の膜を指す。
【００３３】
この第１保護膜１７ａは例えば半導体基板１１を熱酸化することで形成されたシリコン酸化膜である。このように、ゲート電極１５側面と、ゲート電極１５に近接した半導体基板１１上面とは、絶縁膜である第１保護膜１７ａによりカバーされている。
【００３４】
第１保護膜１７ａは、例えば１００Å程度の膜厚を有する。この膜厚は、例えば上述したゲート絶縁膜１４と同程度の膜厚であってもよい。また、第１保護膜１７ａの垂直方向の高さ、すなわちゲート電極１５側面に形成された垂直部分の幅は、例えば１７００Å程度とすることができる。ただし、この高さは、ゲート電極１５の高さ以上であることが好ましい。これは、ゲート電極１５の側面を完全にカバーするためである。したがって、本例では、１６００Åよりも大きいことが好ましい。また、第１保護膜１７ａにおける水平部分のゲート長方向に沿った幅は、例えば５０００Åｍ程度とすることができる。
【００３５】
このような第１保護膜１７ａは、後述する電荷蓄積絶縁膜１７ｂに蓄積された電荷を保持するため、並びに、後述のＬＤＤ領域１８を形成する工程におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。なお、本説明における『高さ』とは、半導体基板１１表面（ＬＤＤ領域１８およびソース・ドレイン電極１９を含む）に対して垂直な方向への長さを指す。また、本説明における『高さ位置』とは、半導体基板１１（ＬＤＤ領域１８およびソース・ドレイン電極１９を含む）表面を基準とし、この面からの垂直方向への高さを指す。
【００３６】
第１保護膜１７ａの水平部分上から第１保護膜１７ａの垂直部分上を介してマスク酸化膜１６側面までには、電荷蓄積絶縁膜１７ｂが形成されている。この電荷蓄積絶縁膜１７ｂは、半導体基板１１上面に対して水平部分と垂直部分とを有し、これらが端部で略直角に繋がることで断面がＬ字状となっている。
【００３７】
電荷蓄積絶縁膜１７ｂは例えばシリコン窒化膜などの電荷保持能力を有する絶縁膜である。ただし、電荷蓄積絶縁膜１７ｂとゲート電極１５とは、間に第１保護膜１７ａの垂直部分を介することで電気的に分離されている。また、電荷蓄積絶縁膜１７ｂは、間に第１保護膜１７ａの水平部分を介することで半導体基板１１とも接していないため、半導体基板１１から電気的に分離されている。すなわち、電荷蓄積絶縁膜１７ｂは、半導体基板１１およびゲート電極１５から電気的に分離された状態で、ゲート電極１５の両脇にそれぞれ形成されている。
【００３８】
電荷蓄積絶縁膜１７ｂの膜厚は、例えば１００Å程度とすることができる。また、電荷蓄積絶縁膜１７ｂの垂直方向の高さ、すなわち第１保護膜１７ａを介してゲート電極１５側面に形成された垂直部分の幅は、ゲート絶縁膜１４とゲート電極１５とマスク酸化膜１６との膜厚の合計から第１保護膜１７ａの膜厚を減算した値となる。したがって、本例では、２５００Å程度となる。ただし、これに限定されるものではなく、マスク酸化膜１６の高さ位置よりも高くならず且つ所望する電荷蓄積能力を得ることができる値であれば如何様にも変形することができる。また、電荷蓄積絶縁膜１７ｂにおける水平部分のゲート長方向に沿った幅は、例えば第１保護膜１７ａにおける水平部分のゲート長方向に沿った幅から電荷蓄積絶縁膜１７ｂの膜厚を減算した値とすることができる。したがって、本例では、４９００Å程度となる。ただし、これに限定されるものではなく、第１保護膜１７ａの水平部分の端部からはみ出さず且つ所望する電荷蓄積能力を得ることができる値であれば如何様にも変形することができる。
【００３９】
電荷蓄積絶縁膜１７ｂ上には、サイドウォール１７ｃが形成されている。このサイドウォール１７ｃは例えばシリコン酸化膜などを異方性ドライエッチングすることで形成された絶縁膜である。このサイドウォール１７ｃは、上述した電荷蓄積絶縁膜１７ｂに蓄積された電荷を保持するための膜として、さらに、後工程のソース・ドレイン電極（１９）形成工程におけるイオン注入時のマスクとして機能する。また、その膜厚は、ゲート長方向に沿った値を例えば電荷蓄積絶縁膜１７ｂのゲート長方向に沿った幅から電荷蓄積絶縁膜１７ｂの膜厚を減算した値またはそれ以下とすることができ、垂直方向の高さを電荷蓄積絶縁膜１７ｂの高さ位置から第１保護膜１７ａと電荷蓄積絶縁膜１７ｂとの膜厚の合計を減算した値またはそれ以下とすることができる。したがって、本例では、ゲート長方向に沿った幅が５９００Å程度またはそれ以下となり、垂直方向の幅が４８００Å程度またはそれ以下となる。
【００４０】
ゲート絶縁膜１４、ゲート電極１５、マスク酸化膜１６、第１保護膜１７ａ、電荷蓄積絶縁膜１７ｂ、およびサイドウォール１７ｃよりなるメサ構造部分、並びに露出している半導体基板１１表面は、第２保護膜１７ｄによりカバーされている。この第２保護膜１７ｄは例えばＣＶＤ法などで形成されたシリコン酸化膜などである。第２保護膜１７ｄは、電荷蓄積絶縁膜１７ｂに蓄積された電荷を保持するため、並びに、後述するソース・ドレイン電極１９を形成する際の工程におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。また、その膜厚は、例えば１００Å程度とすることができる。
【００４１】
半導体基板１１のアクティブ領域ＡＲであって、ゲート電極１５側面から、第１保護膜１７ａと電荷蓄積絶縁膜１７ｂとサイドウォール１７ｃと第２保護膜１７ｄとによって規定される距離、ゲート長方向に離間する領域には、所定のイオンが注入されることで、一対のソース・ドレイン電極１９が形成されている。このソース・ドレイン電極１９は、例えばｎ型のトランジスタを形成する場合、ｎ型のイオン（例えばリン・イオン）を、例えば１．０×１０15／ｃｍ2程度の比較的高いドーズ量となるようにドープすることで形成することができる。このソース・ドレイン電極１９は、後述するコンタクト内配線２１とオーミック接合する領域として機能する。
【００４２】
以上のような構成が形成された半導体基板１１上面には、これらを埋没させる程度に層間絶縁膜２０が形成されている。層間絶縁膜２０の表面は、例えばＣＭＰ（Chemical and Mechanical Polishing）法などにより平坦化されている。この層間絶縁膜２０は、例えばシリコン酸化膜である。また、層間絶縁膜２０の半導体基板１１表面からの膜厚は、例えば１００００Å程度とすることができる。
【００４３】
層間絶縁膜２０および第２保護膜１７ｄには、ゲート電極１５およびソース・ドレイン電極１９の上面の一部をそれぞれ露出させるためのコンタクトが形成される。このコンタクトには、例えばタングステン（Ｗ）などの導電体が充填されることで、ゲート電極１５およびソース・ドレイン電極１９と電気的に接続するコンタクト内配線２１がそれぞれ形成される。また、層間絶縁膜２０上には、上記のように形成されたコンタクト内配線２１それぞれと電気的に接続される上層配線２２が形成され、これによりゲート電極１５およびソース・ドレイン電極１９が層間絶縁膜２０上にまで電気的に引き回されている。この上層配線２２は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）などの導電体で形成することができる。
【００４４】
以上の構成において、第１保護膜１７ａ（シリコン酸化膜）と電荷蓄積絶縁膜１７ｂ（シリコン窒化膜）とサイドウォール１７ｃ（シリコン酸化膜）とは、２つのシリコン酸化膜（第１保護膜１７ａおよびサイドウォール１７ｃ）に挟まれたシリコン窒化膜（電荷蓄積絶縁膜１７ｂ）に電荷を保持するＯＮＯ積層構造を有する電荷蓄積部１７を形成する。したがって、シリコン窒化膜である電荷蓄積絶縁膜１７ｂにホットキャリアを注入することでデータを書き込むことができ、また、書き込まれたデータをシリコン酸化膜である第１保護膜１７ａおよびサイドウォール１７ｃによって電荷蓄積絶縁膜１７ｂに保持させることができる。このように電荷蓄積絶縁膜１７ｂに電荷を蓄積させることで、ＬＤＤ領域１８における抵抗値が変化する。データの読み出しは、このＬＤＤ領域１８の変化した抵抗値に基づいて行われる。なお、この電荷蓄積部１７またはＯＮＯ積層構造に第２保護膜１７ｄを含めても良い。
【００４５】
・製造方法
次に、本実施例による不揮発性半導体記憶装置１の製造方法を図面と共に詳細に説明する。図２（ａ）〜図８（ｂ）は、本実施例による不揮発性半導体記憶装置１の製造方法を示すプロセス図である。なお、以下では、ｎ型のトランジスタを形成する場合を例に挙げて説明する。
【００４６】
本製造方法では、まず、一方の主面に所定のイオンが注入されることでウェル領域１２が形成されたｐ型シリコン基板である半導体基板１１を準備する。次に、半導体基板１１表面を例えば熱酸化することで、例えば膜厚が１００Å程度のシリコン酸化膜を形成する。続いて、例えば既存のＣＶＤ法を用いることで、シリコン酸化膜上に、例えば膜厚が２００Å程度のシリコン窒化膜を形成する。
【００４７】
次に、シリコン窒化膜上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、後工程において素子分離絶縁膜１３を形成する領域上に開口を有するレジスト膜を形成する。続いて、形成したレジスト膜をマスクとして、シリコン酸化膜およびシリコン窒化膜をパターニングすることで、パターニングされたシリコン酸化膜１３ａおよびシリコン窒化膜１３ｂで素子分離絶縁膜１３を形成しない領域をカバーすると共に、素子分離絶縁膜１３を形成する領域における半導体基板１１を露出させる。なお、この際、素子分離絶縁膜１３を形成する領域にシリコン酸化膜が残留していても良い。また、パターニングされたシリコン窒化膜１３ｂは、素子分離絶縁膜１３を形成する際の熱酸化に対して、半導体基板１１における素子分離絶縁膜１３を形成しない領域（すなわちアクティブ領域ＡＲ）を保護するための保護膜として機能し、パターニングされたシリコン酸化膜１３ａは、半導体基板１１とパターニングされたシリコン窒化膜１３ｂとの接着性を保持する接着層として機能する。さらに、シリコン窒化膜のパターニングには、例えば既存のドライエッチングまたはウェットエッチングを用いることができる。さらにまた、以上のようにシリコン窒化膜およびシリコン酸化膜をパターニング後、レジスト膜は除去される。
【００４８】
次に、以上のように形成されたシリコン窒化膜１３ｂをマスクとして、露出された半導体基板１１表面を熱酸化することで、図２（ａ）に示すように、半導体基板１１表面に素子分離絶縁膜１３を形成する。これにより、半導体基板１１表面がアクティブ領域ＡＲとフィールド領域ＦＲとに画定される。
【００４９】
次に、シリコン窒化膜１３ｂを除去した後、露出された半導体基板１１表面をウェット酸化することで、図２（ｂ）に示すように、例えば膜厚が１００Å程度のシリコン酸化膜（第１絶縁膜）１４Ａを形成する。このシリコン酸化膜１４Ａは、後工程においてゲート絶縁膜１４へと加工される絶縁膜である。なお、この工程では、シリコン酸化膜１３ａを完全に除去した後にシリコン酸化膜１４Ａを形成しても良い。この際のウェット酸化では、温度を８００〜９００℃とし、希釈率を３０〜７０％とした条件を適用することができる。
【００５０】
次に、図２（ｃ）に示すように、素子分離絶縁膜１３およびシリコン酸化膜１４Ａが形成された半導体基板１１表面全体に、例えばＣＶＤ法にて、例えば１０００Å程度の膜厚を有するポリシリコン膜１５Ａを形成する。なお、このポリシリコン膜１５Ａは、所定の不純物（例えばリン）がドープされることで導電性を有している。
【００５１】
次に、図３（ａ）に示すように、例えばＣＶＤ法またはスパッタリング法にて、例えば５００Å程度の膜厚を有するシリサイド膜１５Ｂを形成する。このシリサイド膜１５Ｂは、例えばタングステンシリサイド膜であるＷＳｉｘ膜とすることができる。なお、以上で形成されたポリシリコン膜１５Ａとシリサイド膜１５Ｂとは、後工程においてゲート電極１５へと加工される導電性膜である。
【００５２】
次に、図３（ｂ）に示すように、例えばＣＶＤ法にて、例えば１０００Å程度の膜厚を有するシリコン酸化膜１６Ａを形成する。このシリコン酸化膜１６Ａは、後工程においてポリシリコン膜１５Ａとシリサイド膜１５Ｂとをパターニングする際のハードマスクであるマスク酸化膜１６へと加工されるＮＳＧ（Nondoped Silicate Glass）膜である。
【００５３】
次に、シリコン酸化膜１６Ａ上に所定のレジスト液をスピン塗布し、これに既存の露光処理および現像処理を施すことで、後工程においてゲート電極１５を形成する領域上にレジスト膜Ｒ１を形成する。続いて、形成したレジスト膜Ｒ１をマスクとして、既存のエッチング技術にてシリコン酸化膜１６Ａをパターニングすることで、図４（ａ）に示すように、形成するゲート電極１５と同じ平面形状のマスク酸化膜１６を形成する。なお、シリコン酸化膜をパターニング後、レジスト膜Ｒ１は除去される。
【００５４】
次に、パターニングされたマスク酸化膜１６をハードマスクとして、既存のエッチング技術にてシリサイド膜１５Ｂおよびポリシリコン膜１５Ａをパターニングすることで、図４（ｂ）に示すように、パターニングされたポリシリコン膜１５ａおよびシリサイド膜１５ｂからなり、合計の膜厚が５０００Å程度のゲート電極１５を形成する。このパターニングには、塩素や臭素のようなハロゲン系のガスを用いた公知のドライエッチング技術を適用することができる。
【００５５】
なお、上記のようにゲート電極１５をパターニングにより形成する際（図４（ｂ）参照）、膜残りによるショートを防止するために、シリコン酸化膜１４Ａ下の半導体基板１１が露出されない程度にオーバエッチングを行う。ただし、以上のようなドライエッチングの場合、ポリシリコン膜１５Ａとシリコン酸化膜１４Ａとの選択比が概ね１０〜１５０程度であるため、ポリシリコン膜１５Ａ下のシリコン酸化膜１４Ａもエッチングされ、露出された部分が薄膜化される（図４（ｂ）のシリコン酸化膜１４Ａ’参照）。
【００５６】
本実施例では、シリコン酸化膜１４Ａ’における薄膜化された部分を、図５（ａ）に示すように除去し、この部分の半導体基板１１を露出させる。薄膜化された部分のシリコン酸化膜１４Ａ’の除去には、半導体基板１１へのダメージを防止しつつ露出されたシリコン酸化膜１４Ａ’のみを除去するために、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いることができる。この方法を用いた場合、シリコン基板（半導体基板１１）に対するシリコン酸化膜１４Ａ’の選択比が略無限大であるため、半導体基板１１にダメージを与えることなく、露出された部分のシリコン酸化膜１４Ａ’を除去することができる。
【００５７】
次に、図５（ｂ）に示すように、半導体基板１１におけるアクティブ領域ＡＲ上からゲート電極１５側面までの領域に、例えば熱酸化にて、例えば１００Å程度の膜厚を有するシリコン酸化膜（第２絶縁膜）１７Ａを形成する。このシリコン酸化膜１７Ａは、後工程において第１保護膜１７ａに加工される膜であり、後のＬＤＤ領域１８形成工程（図６（ａ）参照）におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。ただし、第１保護膜１７ａへ加工後は、後工程において形成される電荷蓄積絶縁膜１７ｂ（図１参照）に蓄積された電荷を保持するための膜として機能する。
【００５８】
このように、本実施例では、ゲート電極１５をパターニングする際のエッチングによって絶縁特性が劣化したシリコン酸化膜１４Ａ’を除去した後、再度、シリコン酸化膜１７Ａを形成する。したがって、第１保護膜１７ａは、改めて形成されたシリコン酸化膜１７Ａをパターニングすることで形成されるため、絶縁特性が劣化していない。このため、第１保護膜１７ａ直上に形成された電荷蓄積絶縁膜１７ｂの電荷保持特性を維持することが可能となり、この結果、不揮発性半導体記憶装置１のリテンション特性を改善することが達成される。
【００５９】
また、以上のように、本実施例では、薄膜化されたシリコン酸化膜１４Ａ’を除去する際、半導体基板１１にダメージを与えない条件（例えばフッ酸を用いたウェットエッチング）を採用している。このため、不揮発性半導体記憶装置１の特性が劣化することを防止できる。
【００６０】
以上のように、薄膜化されたシリコン酸化膜１４Ａ’を新たなシリコン酸化膜１７Ａに置き換えると、次に、図６（ａ）に示すように、素子分離絶縁膜１３およびゲート電極１５をマスクとしてイオン注入することで、半導体基板１１のアクティブ領域ＡＲにおける、ゲート電極１５下を挟む一対の領域に、ＬＤＤ領域１８を形成する。なお、上述したように、例えばｎ型のトランジスタを形成する場合、ｎ型のイオン、例えばリン・イオンやヒ素イオンが、例えば１．０×１０12〜１．０×１０13／ｃｍ2程度の比較的低いドーズ量となるようにドープされる。
【００６１】
次に、図６（ｂ）に示すように、素子分離絶縁膜１３、ゲート絶縁膜１４、ゲート電極１５、マスク酸化膜１６、およびシリコン酸化膜１７Ａが形成された半導体基板１１全面に、例えばＣＶＤ法にて、例えば１００Å程度の膜厚を有するシリコン窒化膜（第５絶縁膜）１７Ｂを形成する。このシリコン窒化膜１７Ｂは、後工程において電荷蓄積絶縁膜１７ｂに加工される膜であり、電荷保持能力を有する絶縁膜である。
【００６２】
次に、図７（ａ）に示すように、シリコン窒化膜１７Ｂ上全体に、例えばＣＶＤ法にて、例えば５００Å程度の膜厚を有するシリコン酸化膜（第６絶縁膜）１７Ｃを形成する。このシリコン酸化膜１７Ｃは、後工程においてサイドウォール１７ｃへと加工される膜である。ただし、サイドウォール１７ｃへ加工後は、上述した電荷蓄積絶縁膜１７ｂに蓄積された電荷を保持するための膜として、さらに、後工程のソース・ドレイン電極（１９）形成工程におけるイオン注入時のマスクとして機能する。
【００６３】
次に、上述のように形成したシリコン酸化膜１７Ｃとシリコン窒化膜１７Ｂとシリコン酸化膜１７Ａとを順次、異方性ドライエッチングすることで、図７（ｂ）に示すように、シリコン窒化膜１７Ｂ（電荷蓄積絶縁膜１７ｂ）上にサイドウォール１７ｃを形成すると共に、ゲート電極１５の側端からサイドウォール１７ｃによって規定される距離（例えば８００Å程度）まで水平部分が延在する電荷蓄積絶縁膜１７ｂおよび第１保護膜１７ａを形成する。なお、この工程により、マスク酸化膜１６上のシリコン酸化膜１７Ｃおよびシリコン窒化膜１７Ｂは除去される。これにより、ゲート電極１５の両側面に、第１保護膜（シリコン酸化膜）１７ａと電荷蓄積絶縁膜（シリコン窒化膜）１７ｂとサイドウォール（シリコン酸化膜）１７ｃとからなるＯＮＯ積層構造を有する電荷蓄積部１７が形成される。この際、マスク酸化膜１６がシリサイド膜１５ｂ上面に残存させることで、この表面を露出させない方が好ましい。また、電荷蓄積部１７またはＯＮＯ積層構造に、後工程において形成される第２保護膜１７ｄを含めても良い。
【００６４】
次に、図８（ａ）に示すように、素子分離絶縁膜１３と、ゲート絶縁膜１４、ゲート電極１５、マスク酸化膜１６、第１保護膜１７ａ、電荷蓄積絶縁膜１７ｂ、およびサイドウォール１７ｃよりなるメサ構造部分とが形成された半導体基板１１全面に、例えばＣＶＤ法にて、例えば１００Å程度の膜厚を有する第２保護膜１７ｄを形成する。この第２保護膜１７ｄは、上述したように、例えばシリコン酸化膜である。したがって、第２保護膜１７ｄは、電荷蓄積絶縁膜１７ｂに蓄積された電荷を保持するため、並びに、後のソース・ドレイン電極１９を形成する際の工程におけるイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。
【００６５】
次に、素子分離絶縁膜１３、ゲート電極１５、および電荷蓄積部１７をマスクとしてイオン注入することで、半導体基板１１のアクティブ領域ＡＲおける、ゲート電極１５の側端から電荷蓄積部１７（特にサイドウォール１７ｃ）によって規定される距離（例えば３０００Å程度）以上離間した領域に、一対のソース・ドレイン電極１９を形成する。なお、上述したように、例えばｎ型のトランジスタを形成する場合、この工程では、ｎ型のイオン、例えばリン・イオンやヒ素イオンが、例えば１．０×１０15／ｃｍ2程度の比較的高いドーズ量となるようにドープされる。
【００６６】
その後、以上のような構成が形成された半導体基板１１上全面に、これらの構成を埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２０を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２０にゲート電極１５とソース・ドレイン電極１９との上面の一部を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２１を形成する。次に、層間絶縁膜２０上にアルミニウム（Ａｌ）や銅（Ｃｕ）などによる上層配線２２をパターニングした後、図示しないパッシベーション膜を形成する。これにより、図１に示すような断面構造を有する不揮発性半導体記憶装置１が製造される。
【００６７】
・作用効果
以上のように、本実施例による不揮発性半導体記憶装置１の製造方法は、半導体基板１１を準備し、半導体基板１１上にシリコン酸化膜１４Ａを形成し、シリコン酸化膜１４Ａ上にポリシリコン膜１５Ａとシリサイド膜１５Ｂとからなる導電性膜を形成し、導電性膜をエッチングすることでゲート電極１５を形成すると共にシリコン酸化膜１４Ａ’を露出させ、露出されたシリコン酸化膜１４Ａ’を除去することで半導体基板１１を露出させ、露出された半導体基板１１表面とゲート電極１５側面とを覆うシリコン酸化膜１７Ａを形成し、半導体基板１１におけるゲート電極１５下を挟む一対の領域にＬＤＤ領域を形成し、半導体基板１１上の一部およびゲート電極１５側面に、シリコン酸化膜１７Ａの一部（第１保護膜１７ａ）と、シリコン酸化膜１７Ａの一部（第１保護膜１７ａ）上に形成された電荷蓄積絶縁膜１７ｂ（シリコン窒化膜）と、電荷蓄積絶縁膜１７ｂ上に形成されたサイドウォール１７ｃ（シリコン酸化膜）とを含むＯＮＯ積層構造を有する電荷蓄積膜を形成する。
【００６８】
導電性膜をエッチングしてゲート電極１５を形成する際にダメージを受けることで絶縁特性が劣化したシリコン酸化膜１４Ａ’を除去した後、新たなシリコン酸化膜１７Ａを形成し、これをＯＮＯ積層構造を有する電荷蓄積膜における下層の膜（第１保護膜１７ａ）とするため、電荷を蓄積する電荷蓄積絶縁膜１７ｂの電荷保持特性が低下することを防止することが可能となる。この結果、不揮発性半導体記憶装置１のリテンション特性を改善することが達成される。
【００６９】
図９を用いて、本実施例による製造方法で製造した不揮発性半導体記憶装置１の書込み電流変化量を説明する。図９は、不揮発性半導体記憶装置１の書込み電流変化量を示すグラフである。また、図９には、比較のため、従来技術による製造方法により製造した不揮発性半導体記憶装置の書込み電流変化量も示す。なお、図９では、書込み時間を５μｓ（マイクロ秒）、２０μｓ、および１ｍｓ（ミリ秒）とした場合それぞれの書込み電流変化量を示す。
【００７０】
図９を参照すると明らかなように、書込み時間を５μｓ、２０μｓ、および１ｍｓ（ミリ秒）とした場合それぞれにおいて、本実施例による製造方法により製造した不揮発性半導体記憶装置１の高温ベーク前後の書込み電流変化量が、従来技術による製造方法により製造した不揮発性半導体記憶装置の書込み電流変化量よりも低い。このことから、本実施例による製造方法により製造した不揮発性半導体記憶装置１の方が、従来技術によるものよりも、リテンション特性が向上されていることが分かる。
【実施例２】
【００７１】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例１と同様である。
【００７２】
・全体構成
本実施例では、実施例１による不揮発性半導体記憶装置１の他の製造方法を例に挙げて説明する。したがって、本実施例による不揮発性半導体記憶装置の断面構造は、実施例１による不揮発性半導体記憶装置１と同様であるため、本説明では不揮発性半導体記憶装置１を引用することで、その詳細な説明を省略する。
【００７３】
・製造方法
次に、本実施例による不揮発性半導体記憶装置１の製造方法を図面と共に詳細に説明する。なお、実施例１による不揮発性半導体記憶装置１の製造方法と同様のプロセスは、同一の説明および図面を引用することで、その詳細な説明を省略する。
【００７４】
本実施例では、まず、実施例１において、図２（ａ）から図４（ｂ）を用いた工程と同様の工程を行うことで、図４（ｂ）に示すように、素子分離絶縁膜１３、シリコン酸化膜１４Ａ’、ゲート電極１５、およびマスク酸化膜１６を半導体基板１１上に形成する。なお、シリコン酸化膜１４Ａ’は、ゲート電極１５のパターニング時に薄膜化されたシリコン酸化膜１４Ａであって、後工程においてゲート絶縁膜１４に加工される膜である。
【００７５】
次に、本実施例では、図１０（ａ）に示すように、素子分離絶縁膜１３およびゲート電極１５をマスクとしてイオン注入することで、半導体基板１１のアクティブ領域ＡＲにおける、ゲート電極１５下を挟む一対の領域に、ＬＤＤ領域１８を形成する。なお、上述したように、例えばｐ型のトランジスタを形成する場合、この工程では、ｎ型のイオン、例えばリン・イオンが、例えば１．０×１０12〜１．０×１０13／ｃｍ2程度の比較的低いドーズ量となるようにドープされる。
【００７６】
なお、この工程において、ＬＤＤ領域１８が形成される領域上のシリコン酸化膜１４Ａ’は、イオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として機能する。また、このように薄膜化されたシリコン窒化膜１４Ａ’を保護膜として用いることで、本実施例では、実施例１と比較して、ＬＤＤ領域１８が形成される領域上のシリコン酸化膜が薄いため（通常は数十Å程度）、ＬＤＤ領域１８を形成する際のイオンの加速エネルギーを低減することができる。
【００７７】
以上のように、ＬＤＤ領域１８を形成すると、本実施例では、シリコン酸化膜１４Ａ’における薄膜化された部分を、図１０（ｂ）に示すように除去し、この部分の半導体基板１１を露出させる。薄膜化された部分のシリコン酸化膜１４Ａ’の除去には、半導体基板１１へのダメージを防止しつつ露出されたシリコン酸化膜１４Ａ’のみを除去するために、実施例１と同様に、ウェットエッチングを用いることが好ましい。このウェットエッチングには、例えば濃度が５％程度で温度が２５℃程度のフッ酸液を用いることができる。
【００７８】
次に、図１１に示すように、半導体基板１１におけるアクティブ領域ＡＲ上からゲート電極１５側面までの領域に、例えば熱酸化にて、例えば１００Å程度の膜厚を有するシリコン酸化膜１７Ａを形成する。このシリコン酸化膜１７Ａは、実施例１と同様に、後工程において第１保護膜１７ａに加工される膜である。ただし、第１保護膜１７ａへ加工後は、後工程において形成される電荷蓄積絶縁膜１７ｂ（図１参照）に蓄積された電荷を保持するための膜として機能する。
【００７９】
このように、本実施例では、ＬＤＤ領域１８を形成した後、ゲート電極１５をパターニングする際のエッチングによって絶縁特性が劣化したシリコン酸化膜１４Ａ’を除去し、再度、シリコン酸化膜１７Ａを形成する。したがって、第１保護膜１７ａは、改めて形成されたシリコン酸化膜１７Ａをパターニングすることで形成されるため、絶縁特性が劣化していない。このため、実施例１と同様に、第１保護膜１７ａ直上に形成された電荷蓄積絶縁膜１７ｂの電荷保持特性を維持することが可能となり、この結果、不揮発性半導体記憶装置１のリテンション特性を改善することが達成される。
【００８０】
また、以上のように、本実施例では、実施例１と同様に、薄膜化されたシリコン酸化膜１４Ａ’を除去する際、半導体基板１１にダメージを与えない条件（例えばフッ酸を用いたウェットエッチング）を採用している。このため、不揮発性半導体記憶装置１の特性が劣化することを防止できる。
【００８１】
さらに、本実施例では、ＬＤＤ領域１８を形成した後に、第１保護膜１７ａへ加工するシリコン酸化膜１７Ａを形成しているため、ＬＤＤ領域１８形成時のイオン注入により、シリコン酸化膜１７Ａがダメージを受けることが無い。これにより、本実施例では、ＯＮＯ積層構造１７における電荷蓄積絶縁膜１７ｂの電荷保持特性が劣化することを回避でき、この結果、不揮発性半導体記憶装置１のリテンション特性をより改善することができる。
【００８２】
以上のように、薄膜化されたシリコン酸化膜１４Ａ’を新たなシリコン酸化膜１７Ａに置き換えた後、本実施例では、実施例１において図６（ｂ）から図８（ｂ）を用いて説明した工程と同様の工程を経ることで、半導体基板１１上に、ゲート絶縁膜１４、ゲート電極１５、マスク酸化膜１６、第１保護膜１７ａ、電荷蓄積絶縁膜１７ｂ、およびサイドウォール１７ｃからなるメサ構造部分と半導体基板１１上を覆う第２保護膜１７ｄとを形成すると共に、半導体基板１１におけるアクティブ領域ＡＲにソース・ドレイン電極１９を形成する（図８（ｂ）参照）。
【００８３】
その後、以上のような構成が形成された半導体基板１１上全面に、これらの構成を埋没させる程度に酸化シリコンを堆積させることで、層間絶縁膜２０を形成する。次に、既存のフォトリソグラフィ法およびエッチング法を用いて、層間絶縁膜２０にゲート電極１５とソース・ドレイン電極１９との上面の一部を露出させる開口を形成し、これにタングステン（Ｗ）などの導電体を充填することで、コンタクト内配線２１を形成する。次に、層間絶縁膜２０上にアルミニウム（Ａｌ）や銅（Ｃｕ）などによる上層配線２２をパターニングした後、図示しないパッシベーション膜を形成する。これにより、図１に示すような断面構造を有する不揮発性半導体記憶装置１が製造される。
【００８４】
・作用効果
以上のように、本実施例による不揮発性半導体記憶装置１の製造方法は、半導体基板１１を準備し、半導体基板１１上にシリコン酸化膜１４Ａを形成し、シリコン酸化膜１４Ａ上にポリシリコン膜１５Ａとシリサイド膜１５Ｂとからなる導電性膜を形成し、導電性膜をエッチングすることでゲート電極１５を形成すると共にシリコン酸化膜１４Ａ’を露出させ、半導体基板１１におけるゲート電極１５下を挟む一対の領域にＬＤＤ領域を形成し、露出されたシリコン酸化膜１４Ａ’を除去することで半導体基板１１を露出させ、露出された半導体基板１１表面とゲート電極１５側面とを覆うシリコン酸化膜１７Ａを形成し、半導体基板１１上の一部およびゲート電極１５側面に、シリコン酸化膜１７Ａの一部（第１保護膜１７ａ）と、シリコン酸化膜１７Ａの一部（第１保護膜１７ａ）上に形成された電荷蓄積絶縁膜１７ｂ（シリコン窒化膜）と、電荷蓄積絶縁膜１７ｂ上に形成されたサイドウォール１７ｃ（シリコン酸化膜）とを含むＯＮＯ積層構造を有する電荷蓄積膜を形成する。
【００８５】
導電性膜をエッチングしてゲート電極１５を形成する際にダメージを受けることで絶縁特性が劣化したシリコン酸化膜１４Ａ’を除去した後、新たなシリコン酸化膜１７Ａを形成し、これをＯＮＯ積層構造を有する電荷蓄積膜における下層の膜（第１保護膜１７ａ）とするため、電荷を蓄積する電荷蓄積絶縁膜１７ｂの電荷保持特性が低下することを防止することが可能となる。この結果、不揮発性半導体記憶装置１のリテンション特性を改善することが達成される。
【００８６】
また、本実施例による不揮発性半導体記憶装置１の製造方法では、ＬＤＤ領域１８が導電性膜をエッチングすることで露出されたシリコン酸化膜１４Ａ’を介して半導体基板１１に所定のイオンを注入することで形成される。
【００８７】
すなわち、ゲート絶縁膜として形成したシリコン酸化膜１４Ａ’をイオン注入時のチャネリングおよび活性化熱処理時のアウトディフュージョンを防止するための保護膜として使用する。このシリコン酸化膜１４Ａ’における保護膜として使用した領域、すなわちイオン注入によりダメージを受けたシリコン酸化膜１４Ａ’は除去され、新たなシリコン酸化膜１７Ａを形成して、これをＯＮＯ積層構造を有する電荷蓄積膜における下層の膜（第１保護膜１７ａ）とするため、電荷を蓄積する電荷蓄積絶縁膜１７ｂの電荷保持特性が低下することをさらに防止することが可能となる。この結果、不揮発性半導体記憶装置１のリテンション特性をより改善することが達成される。
【００８８】
図１２を用いて、本実施例による製造方法で製造した不揮発性半導体記憶装置１（第１および第２例）の高温ベーク前後の書込み電流変化量を説明する。図１２は、不揮発性半導体記憶装置１であって、異なる条件を採用した第１例と第２例との書込み電流変化量を示すグラフである。また、図１２には、比較のため、実施例１による製造方法で製造した不揮発性半導体記憶装置１の書込み電流変化量も示す。なお、図１２では、書込み時間を５μｓ（マイクロ秒）、２０μｓ、および１ｍｓ（ミリ秒）とした場合それぞれの書込み電流変化量を示す。
【００８９】
図１２を参照すると明らかなように、書込み時間を５μｓ、２０μｓ、および１ｍｓ（ミリ秒）とした場合それぞれにおいて、本実施例による製造方法により製造した不揮発性半導体記憶装置１（第１および第２例）の高温ベーク前後の書込み電流変化量が、実施例１による製造方法により製造した不揮発性半導体記憶装置１の書込み電流変化量よりも低い。このことから、本実施例による製造方法により製造した不揮発性半導体記憶装置１の方が、実施例１によるものよりも、リテンション特性が向上されていることが分かる。
【００９０】
また、上記実施例１および２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１および２による不揮発性半導体記憶装置１の構成を示す断面図である。
【図２】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（１）。
【図３】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（２）。
【図４】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（３）。
【図５】本発明の実施例１による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（４）。
【図６】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（５）。
【図７】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（６）。
【図８】本発明の実施例１および２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（７）。
【図９】本発明の実施例１による製造方法で製造した不揮発性半導体記憶装置１と従来技術による製造方法で製造した不揮発性半導体記憶装置とのリテンション特性を示すグラフである。
【図１０】本発明の実施例２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（１）。
【図１１】本発明の実施例２による不揮発性半導体記憶装置１の製造方法を示すプロセス図である（２）。
【図１２】本発明の実施例２による製造方法で製造した不揮発性半導体記憶装置１と本発明の実施例１による製造方法で製造した不揮発性半導体記憶装置１とのリテンション特性を示すグラフである。
【符号の説明】
【００９２】
１  不揮発性半導体記憶装置
１１  半導体基板
１２  ウェル領域
１３  素子分離絶縁膜
１３ａ  シリコン酸化膜
１３ｂ  シリコン窒化膜
１４  ゲート絶縁膜
１４Ａ、１４Ａ’  シリコン酸化膜
１５  ゲート電極
１５Ａ、１５ａ  ポリシリコン膜
１５Ｂ、１５ｂ  シリサイド膜
１６  マスク酸化膜
１６Ａシリコン酸化膜
１７  電荷蓄積部
１７Ａ、１７Ｃ、１７Ｄ  シリコン酸化膜
１７Ｂ  シリコン窒化膜
１７ａ  第１保護膜
１７ｂ  電荷蓄積絶縁膜
１７ｃ  サイドウォール
１７ｄ  第２保護膜
１８  ＬＤＤ領域
１９  ソース・ドレイン電極
２０  層間絶縁膜
２１  コンタクト内配線
２２  上層配線
ＡＲ  アクティブ領域
ＦＲ  フィールド領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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