(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第１のフォトレジストを形成する工程と、
（ｅ）第１のパターンを有する第１のフォトマスクを用いて、前記第１のフォトレジストを露光する工程と、
（ｆ）前記工程（ｅ）によって露光された後の前記第１のフォトレジストを現像する工程と、
（ｇ）前記工程（ｆ）によって現像された後の前記第１のフォトレジストを用いて前記第２の膜をパターニングすることにより、ゲート電極の形成予定領域の上方に、前記ゲート電極のゲート幅よりも幅広の第３の膜を形成し、しかる後に、前記第１のフォトレジストを除去する工程と、
（ｈ）前記工程（ｇ）よりも後に実行され、前記第３の膜を覆って前記第１の膜上に第２のフォトレジストを形成する工程と、
（ｉ）前記ゲート電極のゲート幅方向の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、前記第２のフォトレジストを露光する工程と、
（ｊ）前記工程（ｉ）によって露光された後の前記第２のフォトレジストを現像する工程と、
（ｋ）前記工程（ｊ）によって現像された後の前記第２のフォトレジストを用いて前記第３の膜をパターニングすることにより、第４の膜を形成する工程と、
（ｌ）前記第４の膜をエッチングマスクに用いて前記第１の膜をエッチングすることにより、前記ゲート電極を形成する工程とを備え、
（ｍ）前記工程（ｇ）よりも後に実行され、エッチングによって前記第３の膜を細らせる工程をさらに備え、
前記工程（ｍ）は、前記工程（ｈ）よりも前に実行され、
前記ゲート電極はメモリセルのゲート電極である、半導体装置の製造方法。
【請求項２】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上に第１のフォトレジストを形成する工程と、
（ｅ）第１のパターンを有する第１のフォトマスクを用いて、前記第１のフォトレジストを露光する工程と、
（ｆ）前記工程（ｅ）によって露光された後の前記第１のフォトレジストを現像する工程と、
（ｇ）前記工程（ｆ）によって現像された後の前記第１のフォトレジストを用いて前記第２の膜をパターニングすることにより、第１のゲート電極の形成予定領域の上方から、ゲート幅方向に沿って前記第１のゲート電極に隣接する第２のゲート電極の形成予定領域の上方に繋がって延在する第３の膜を形成し、しかる後に、前記第１のフォトレジストを除去する工程と、
（ｈ）前記工程（ｇ）よりも後に実行され、前記第３の膜を覆って前記第１の膜上に第２のフォトレジストを形成する工程と、
（ｉ）前記第２のゲート電極側の前記第１のゲート電極の端部、及び前記第１のゲート電極側の前記第２のゲート電極の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、前記第２のフォトレジストを露光する工程と、
（ｊ）前記工程（ｉ）によって露光された後の前記第２のフォトレジストを現像する工程と、
（ｋ）前記工程（ｊ）によって現像された後の前記第２のフォトレジストを用いて前記第３の膜をパターニングすることにより、第４の膜を形成する工程と、
（ｌ）前記第４の膜をエッチングマスクに用いて前記第１の膜をエッチングすることにより、前記第１及び第２のゲート電極を形成する工程とを備え、
（ｍ）前記工程（ｇ）よりも後に実行され、エッチングによって前記第３の膜を細らせる工程をさらに備え、
前記工程（ｍ）は、前記工程（ｈ）よりも前に実行され、
前記第１および第２のゲート電極はメモリセルのゲート電極である、半導体装置の製造方法。
【請求項３】
前記（ｇ）工程によって、前記第３の膜は複数形成され、
前記メモリセルは第一ＳＲＡＭメモリセルであり、
前記第一ＳＲＡＭメモリセルは平面視において、
前記ゲート幅方向に延びる直線状の第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一ドライバトランジスタと、
前記第一ライン上にゲート電極が延び、ＰＭＯＳで構成された第一負荷トランジスタと、
前記第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一アクセストランジスタと、
前記第一ラインと平行な直線状の第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二アクセストランジスタと、
前記第二ライン上にゲート電極が延び、ＰＭＯＳで構成された第二負荷トランジスタと、
前記第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二ドライバトランジスタとを有するように構成され、
前記第一ラインと前記第二ラインはゲート長方向にて隣り合い、
前記第一ドライバトランジスタと前記第一負荷トランジスタとは互いにゲート電極を共有し、
前記第二負荷トランジスタと前記第二ドライバトランジスタとは互いにゲート電極を共有し、
前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第二ＳＲＡＭメモリセルと前記第二アクセストランジスタとは互いにゲート電極を共有し、
前記第二ＳＲＡＭメモリセルの反対側に前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第三ＳＲＡＭメモリセルと前記第一アクセストランジスタとは互いにゲート電極を共有し、
前記工程（ｋ）によって、前記ゲート幅方向に第一の所定の間隔を隔てつつ前記第一負荷トランジスタのゲート電極と前記第一アクセストランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二アクセストランジスタのゲート電極と前記第二負荷トランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二ＳＲＡＭメモリセルのゲート電極と前記第一ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第三ＳＲＡＭメモリセルのゲート電極と前記第二ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされる、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート長方向に第二の所定の間隔を隔てて、前記第一ドライバトランジスタ及び前記第二アクセストランジスタのゲート電極が互いに隣り合うように配置され、
前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一負荷トランジスタ及び前記第二負荷トランジスタのゲート電極が互いに隣り合うように配置され、
前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一アクセストランジスタ及び前記第二ドライバトランジスタのゲート電極が互いに隣り合うように配置される、請求項３に記載の半導体装置の製造方法。
【請求項５】
ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上に、導電性の第１の膜を形成する工程と、
（ｃ）前記第１の膜上に第２の膜を形成する工程と、
（ｄ）前記第２の膜上の第１のフォトレジストを、第一のパターンにパターニングする工程と、
（ｅ）前記第一のパターンを用いて前記第２の膜をパターニングすることにより、第二のパターンを形成し、しかる後に、前記第１のフォトレジストを除去する工程と、
（ｆ）前記工程（ｅ）よりも後に実行され、前記第１の膜上に前記第二のパターンを覆うように形成される第２のフォトレジストを、前記第二のパターンを複数に分割するような開口部を有する第三のパターンに加工する工程と、
（ｇ）前記第三のパターンを用いて前記第二のパターンをパターニングすることにより、複数の第四のパターンを形成する工程と、
（ｈ）前記複数の第四のパターンをエッチングマスクに用いて前記第１の膜をエッチングすることにより、複数のゲート電極を形成する工程と、
（ｉ）前記工程（ｅ）よりも後に実行され、前記第二のパターンを等方性エッチングによってパターンを細らせる工程とを、備え、
前記工程（ｉ）は、前記工程（ｆ）よりも前に実行され、
前記複数のゲート電極それぞれはメモリセルに用いられ、前記第一のパターンは前記複数のゲート電極それぞれのゲート幅方向に延びるパターンである、半導体装置の製造方法。
【請求項８】
前記開口部は前記複数のゲート電極それぞれのゲート長方向に延びる請求項７に記載の半導体装置の製造方法。
【請求項９】
前記（ｅ）工程によって、前記第二のパターンは複数形成され、
前記メモリセルは第一ＳＲＡＭメモリセルであり、
前記第一ＳＲＡＭメモリセルは平面視において、
前記ゲート幅方向に延びる直線状の第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一ドライバトランジスタと、
前記第一ライン上にゲート電極が延び、ＰＭＯＳで構成された第一負荷トランジスタと、
前記第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一アクセストランジスタと、
前記第一ラインと平行な直線状の第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二アクセストランジスタと、
前記第二ライン上にゲート電極が延び、ＰＭＯＳで構成された第二負荷トランジスタと、
前記第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二ドライバトランジスタとを有するように構成され、
前記第一ラインと前記第二ラインはゲート長方向にて隣り合い、
前記第一ドライバトランジスタと前記第一負荷トランジスタとは互いにゲート電極を共有し、
前記第二負荷トランジスタと前記第二ドライバトランジスタとは互いにゲート電極を共有し、
前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第二ＳＲＡＭメモリセルと前記第二アクセストランジスタとは互いにゲート電極を共有し、
前記第二ＳＲＡＭメモリセルの反対側に前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第三ＳＲＡＭメモリセルと前記第一アクセストランジスタとは互いにゲート電極を共有し、
前記工程（ｇ）によって、前記ゲート幅方向に第一の所定の間隔を隔てつつ前記第一負荷トランジスタのゲート電極と前記第一アクセストランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二アクセストランジスタのゲート電極と前記第二負荷トランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二ＳＲＡＭメモリセルのゲート電極と前記第一ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、
前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第三ＳＲＡＭメモリセルのゲート電極と前記第二ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされる、請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート長方向に第二の所定の間隔を隔てて、前記第一ドライバトランジスタ及び前記第二アクセストランジスタのゲート電極が互いに隣り合うように配置され、
前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一負荷トランジスタ及び前記第二負荷トランジスタのゲート電極が互いに隣り合うように配置され、
前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一アクセストランジスタ及び前記第二ドライバトランジスタのゲート電極が互いに隣り合うように配置される、請求項９に記載の半導体装置の製造方法。
【請求項１１】
ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項７に記載の半導体装置の製造方法。
【請求項１２】
メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用される、請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記等方性エッチングはフッ酸を用いたウエットエッチングである請求項７に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｍ）は等方性エッチングにより前記第３の膜を細らせる工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１５】
前記等方性エッチングはフッ酸を用いたウエットエッチングである請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものであり、特に、写真製版法及びエッチング法を用いてＭＯＳＦＥＴのゲート電極を形成する方法に関する。
【０００２】
【従来の技術】
図２７〜３３は、従来の半導体装置の製造方法を工程順に示す図である。図２７（Ａ）〜３３（Ａ）は上面図であり、図２７（Ｂ）〜３３（Ｂ）は、図２７（Ａ）〜３３（Ａ）中に示した線分Ｘ１００−Ｘ１００に沿った位置に関する断面構造を示す断面図である。
【０００３】
図２７を参照して、まず、シリコン基板１０１の上面内に不純物を導入することにより、ウェル１０２を形成する。このとき、リン等のｐ型不純物が導入された場合はｐウェルが形成され、ボロン等のｎ型不純物が導入された場合はｎウェルが形成される。次に、周知のトレンチ分離技術によって、シリコン酸化膜等から成るトレンチ型の素子分離絶縁膜１０３を、シリコン基板１０１の上面内に部分的に形成する。図２７（Ａ）を参照して、素子分離絶縁膜１０３が形成されていない部分が、ＭＯＳＦＥＴを形成するための素子形成領域となる。即ち、素子形成領域は、素子分離絶縁膜１０３によって規定される。
【０００４】
図２８を参照して、次に、ＴＥＯＳ（Tetra Etyle Ortho Silicate）を原料ガスに用いたＣＶＤ法によって、シリコン酸化膜１０４を、ウェル１０２及び素子分離絶縁膜１０３上に全面的に形成する。次に、ＣＶＤ法によって、ポリシリコン膜１０５を、シリコン酸化膜１０４上に全面的に形成する。次に、熱酸化法あるいはＴＥＯＳを原料ガスに用いたＣＶＤ法によって、シリコン酸化膜１０６を、ポリシリコン膜１０５上に全面的に形成する。次に、ネガ型のフォトレジスト１０７を、シリコン酸化膜１０６上に全面的に塗布する。
【０００５】
図２９を参照して、次に、ゲート電極が形成される予定の領域（形成予定領域）の上方に開口部１１１（図面では符号１１１ｉ〜１１１ｋを付している）が形成されたパターンを有するフォトマスク１１０を用いて、換言すれば、ゲート電極のレイアウトパターンと同様の開口パターンを有するフォトマスク１１０を用いて、フォトレジスト１０７を露光する。フォトマスク１１０は、ガラス基板１０８上に遮光膜１０９が形成された構造を有している。図２９（Ａ）を参照して、フォトマスク１１０には、複数（ここでは、例として３個としている）の開口部１１１ｉ〜１１１ｋが形成されている。開口部１１１ｉと開口部１１１ｊとは、ゲート幅方向（紙面の上下方向）に沿う同一直線上で、互いに隣接して形成されている。
【０００６】
図３０には、図２９に示した工程で露光された後のフォトレジスト１０７の状態を示している。図３０（Ａ）を参照して、フォトレジスト１０７には、フォトマスク１１０の開口部１１１に対応して、露光部１１２（図面では符号１１２ｉ〜１１２ｋを付している）が形成されている。
【０００７】
図３１を参照して、次に、図２９に示した工程で露光されなかった部分（非露光部分）のフォトレジスト１０７、即ち、露光部１１２以外の部分のフォトレジスト１０７を、現像によって除去する。これにより、シリコン酸化膜１０６上には、露光部１１２に対応するフォトレジスト１１３（図面では符号１１３ｉ〜１１３ｋを付している）のみが残る。
【０００８】
図３２を参照して、次に、フォトレジスト１１３を用いてシリコン酸化膜１０６をパターニングする。具体的には、フォトレジスト１１３をエッチングマスクに用いて、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜１０６をエッチングする。これにより、フォトレジスト１１３によって覆われていない部分のシリコン酸化膜１０６が除去され、その部分の下方におけるポリシリコン膜１０５の上面が露出する。ポリシリコン膜１０５上には、全面的に形成されていたシリコン酸化膜１０６のうち、フォトレジスト１１３によって覆われていた部分のシリコン酸化膜１１４（図面では符号１１４ｉ〜１１４ｋを付している）のみが残る。その後、フォトレジスト１１３を除去する。
【０００９】
図３３を参照して、次に、シリコン酸化膜１１４をエッチングマスク（ハードマスク）に用いて、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、ポリシリコン膜１０５及びシリコン酸化膜１０４をこの順にエッチングする。これにより、シリコン酸化膜１１４によって覆われていない部分のポリシリコン膜１０５及びシリコン酸化膜１０４が除去され、その部分の下方におけるウェル１０２及び素子分離絶縁膜１０３の上面が露出する。図３３（Ｂ）を参照して、ウェル１０２上には、シリコン酸化膜１１６ｋ、ポリシリコン膜１１５ｋ、及びシリコン酸化膜１１４ｋがこの順に積層された構造を有するゲート構造１１７（図面では符号１１７ｋを付している）が形成されている。シリコン酸化膜１１６ｋはゲート絶縁膜として機能し、ポリシリコン膜１１５ｋはゲート電極として機能する。図３３（Ａ）を参照して、ウェル１０２及び素子分離絶縁膜１０３上には、ゲート構造１１７ｋと同様の積層構造を有するゲート構造１１７ｉ，１１７ｊが形成されている。
【００１０】
その後、ＣＶＤ法によってシリコン酸化膜を全面に形成した後、該シリコン酸化膜を異方性エッチング法によってエッチバックすることにより、ゲート構造１１７の側面にサイドウォールを形成する。次に、イオン注入法によってウェル１０２の上面内に不純物を導入することにより、ゲート構造１１７を挟んで対を成すソース・ドレイン領域を形成する。以上の工程により、ＭＯＳＦＥＴが形成される。その後、配線工程に引き続き、半導体装置が完成する。
【００１１】
【発明が解決しようとする課題】
このように従来の半導体装置の製造方法では、図２９に示した工程で、ゲート電極のレイアウトパターンと同様の開口パターンを有するフォトマスク１１０を用いて、フォトレジスト１０７を露光する。そして、フォトレジスト１０７を現像してフォトレジスト１１３を得た後、フォトレジスト１１３を用いてシリコン酸化膜１０６をパターニングすることによりシリコン酸化膜１１４を形成し、さらに、シリコン酸化膜１１４をハードマスクに用いてエッチングを行うことにより、ゲート構造１１７を形成する。
【００１２】
しかしながら、図２９に示した工程でフォトレジスト１０７を露光する際、開口部１１１の角部は光の干渉の影響を受けるため、図３０に示したように、露光部１１２は角部が丸まった形状になる。従って、半導体装置の微細化に伴ってゲート長方向（紙面の左右方向）に関する開口部１１１の寸法が短くなると、ゲート幅方向に関する露光部１１２の寸法は、開口部１１１の寸法よりも小さくなる。露光部１１２の形状は最終的にゲート構造１１７の形状に反映するため、ゲート幅方向に関して、ゲート構造１１７の仕上がり寸法が、開口部１１１の寸法よりも小さくなる。即ち、従来の半導体装置の製造方法によると、ゲート電極のレイアウトパターンと同様の開口パターンを有する一枚のフォトマスク１１０を用いてフォトレジスト１０７が露光されることに起因して、ゲート幅方向に関して、ゲート構造１１７の仕上がり形状が、フォトマスク１１０が有する開口部１１１の形状よりも後退するという問題があった。かかる問題は、ゲート構造１１７の仕上がり形状のばらつきに起因してＭＯＳＦＥＴの性能を劣化させたり、半導体集積回路の高集積化を妨げることにもなる。
【００１３】
かかる問題を解決するために、ゲート構造１１７の後退量を予測して、ゲート幅方向に関する開口部１１１の寸法を若干広く設計しておく手法も考えられる。しかし、後退量を予測するためには、実験を繰り返し行う必要がある。また、図２９に示したように、開口部１１１ｉと開口部１１１ｊとがゲート幅方向に互いに隣接する場合には、開口部１１１ｉ，１１１ｊの幅を拡げる量にも限界がある。従って、この手法は、従来の半導体装置の製造方法における問題を解決するための、根本的な解決策とはならない。
【００１４】
この発明はかかる問題を解決するために成されたものであり、フォトマスクの開口部の形状よりもゲート構造の形状が後退することを回避することにより、設計寸法通りにゲート構造を形成し得る半導体装置の製造方法を得ることを目的とするものである。
【００１５】
【課題を解決するための手段】
この発明のうち請求項１に係る半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上に第１のフォトレジストを形成する工程と、（ｅ）第１のパターンを有する第１のフォトマスクを用いて、第１のフォトレジストを露光する工程と、（ｆ）工程（ｅ）によって露光された後の第１のフォトレジストを現像する工程と、（ｇ）工程（ｆ）によって現像された後の第１のフォトレジストを用いて第２の膜をパターニングすることにより、ゲート電極の形成予定領域の上方に、ゲート電極のゲート幅よりも幅広の第３の膜を形成し、しかる後に、前記第１のフォトレジストを除去する工程と、（ｈ）工程（ｇ）よりも後に実行され、第３の膜を覆って第１の膜上に第２のフォトレジストを形成する工程と、（ｉ）ゲート電極のゲート幅方向の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、第２のフォトレジストを露光する工程と、（ｊ）工程（ｉ）によって露光された後の第２のフォトレジストを現像する工程と、（ｋ）工程（ｊ）によって現像された後の第２のフォトレジストを用いて第３の膜をパターニングすることにより、第４の膜を形成する工程と、（ｌ）第４の膜をエッチングマスクに用いて第１の膜をエッチングすることにより、ゲート電極を形成する工程とを備え、（ｍ）前記工程（ｇ）よりも後に実行され、エッチングによって前記第３の膜を細らせる工程をさらに備え、前記工程（ｍ）は、前記工程（ｈ）よりも前に実行され、ゲート電極はメモリセルのゲート電極であるものである。
【００１６】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上に第１のフォトレジストを形成する工程と、（ｅ）第１のパターンを有する第１のフォトマスクを用いて、第１のフォトレジストを露光する工程と、（ｆ）工程（ｅ）によって露光された後の第１のフォトレジストを現像する工程と、（ｇ）工程（ｆ）によって現像された後の第１のフォトレジストを用いて第２の膜をパターニングすることにより、第１のゲート電極の形成予定領域の上方から、ゲート幅方向に沿って第１のゲート電極に隣接する第２のゲート電極の形成予定領域の上方に繋がって延在する第３の膜を形成し、しかる後に、前記第１のフォトレジストを除去する工程と、（ｈ）工程（ｇ）よりも後に実行され、第３の膜を覆って第１の膜上に第２のフォトレジストを形成する工程と、（ｉ）第２のゲート電極側の第１のゲート電極の端部、及び第１のゲート電極側の第２のゲート電極の端部を規定する第２のパターンを有する第２のフォトマスクを用いて、第２のフォトレジストを露光する工程と、（ｊ）工程（ｉ）によって露光された後の第２のフォトレジストを現像する工程と、（ｋ）工程（ｊ）によって現像された後の第２のフォトレジストを用いて第３の膜をパターニングすることにより、第４の膜を形成する工程と、（ｌ）第４の膜をエッチングマスクに用いて第１の膜をエッチングすることにより、第１及び第２のゲート電極を形成する工程とを備え、（ｍ）前記工程（ｇ）よりも後に実行され、エッチングによって前記第３の膜を細らせる工程をさらに備え、前記工程（ｍ）は、前記工程（ｈ）よりも前に実行され、第１および第２のゲート電極はメモリセルのゲート電極であるものである。
【００１７】
また、この発明のうち請求項３に記載の半導体装置の製造方法は、請求項１又は２に記載の半導体装置の製造方法であって、前記（ｇ）工程によって、前記第３の膜は複数形成され、前記メモリセルは第一ＳＲＡＭメモリセルであり、前記第一ＳＲＡＭメモリセルは平面視において、前記ゲート幅方向に延びる直線状の第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一ドライバトランジスタと、前記第一ライン上にゲート電極が延び、ＰＭＯＳで構成された第一負荷トランジスタと、前記第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一アクセストランジスタと、前記第一ラインと平行な直線状の第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二アクセストランジスタと、前記第二ライン上にゲート電極が延び、ＰＭＯＳで構成された第二負荷トランジスタと、前記第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二ドライバトランジスタとを有するように構成され、前記第一ラインと前記第二ラインはゲート長方向にて隣り合い、前記第一ドライバトランジスタと前記第一負荷トランジスタとは互いにゲート電極を共有し、前記第二負荷トランジスタと前記第二ドライバトランジスタとは互いにゲート電極を共有し、前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第二ＳＲＡＭメモリセルと前記第二アクセストランジスタとは互いにゲート電極を共有し、前記第二ＳＲＡＭメモリセルの反対側に前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第三ＳＲＡＭメモリセルと前記第一アクセストランジスタとは互いにゲート電極を共有し、前記工程（ｋ）によって、前記ゲート幅方向に第一の所定の間隔を隔てつつ前記第一負荷トランジスタのゲート電極と前記第一アクセストランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二アクセストランジスタのゲート電極と前記第二負荷トランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二ＳＲＡＭメモリセルのゲート電極と前記第一ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｋ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第三ＳＲＡＭメモリセルのゲート電極と前記第二ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされる。
【００１８】
また、この発明のうち請求項４に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記ゲート長方向に第二の所定の間隔を隔てて、前記第一ドライバトランジスタ及び前記第二アクセストランジスタのゲート電極が互いに隣り合うように配置され、前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一負荷トランジスタ及び前記第二負荷トランジスタのゲート電極が互いに隣り合うように配置され、前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一アクセストランジスタ及び前記第二ドライバトランジスタのゲート電極が互いに隣り合うように配置される。
【００１９】
また、この発明のうち請求項５に記載の半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の半導体装置の製造方法が、ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
【００２０】
また、この発明のうち請求項６に記載の半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の半導体装置の製造方法が、メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
【００２１】
また、この発明のうち請求項７に記載の半導体装置の製造方法は、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上に、導電性の第１の膜を形成する工程と、（ｃ）第１の膜上に第２の膜を形成する工程と、（ｄ）第２の膜上の第１のフォトレジストを、第一のパターンにパターニングする工程と、（ｅ）第一のパターンを用いて第２の膜をパターニングすることにより、第二のパターンを形成し、しかる後に、前記第１のフォトレジストを除去する工程と、（ｆ）工程（ｅ）よりも後に実行され、第１の膜上に第二のパターンを覆うように形成される第２のフォトレジストを、第二のパターンを複数に分割するような開口部を有する第三のパターンに加工する工程と、（ｇ）第三のパターンを用いて第二のパターンをパターニングすることにより、複数の第四のパターンを形成する工程と、（ｈ）複数の第四のパターンをエッチングマスクに用いて第１の膜をエッチングすることにより、複数のゲート電極を形成する工程と、（ｉ）前記工程（ｅ）よりも後に実行され、前記第二のパターンを等方性エッチングによってパターンを細らせる工程とを、備え、前記工程（ｉ）は、前記工程（ｆ）よりも前に実行され、前記複数のゲート電極それぞれはメモリセルに用いられ、第一のパターンは複数のゲート電極それぞれのゲート幅方向に延びるパターンである。
また、この発明のうち請求項８に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、開口部は複数のゲート電極それぞれのゲート長方向に延びることを特徴とするものである。
また、この発明のうち請求項９に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、前記（ｅ）工程によって、前記第二のパターンは複数形成され、前記メモリセルは第一ＳＲＡＭメモリセルであり、前記第一ＳＲＡＭメモリセルは平面視において、前記ゲート幅方向に延びる直線状の第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一ドライバトランジスタと、前記第一ライン上にゲート電極が延び、ＰＭＯＳで構成された第一負荷トランジスタと、前記第一ライン上にゲート電極が延び、ＮＭＯＳで構成された第一アクセストランジスタと、前記第一ラインと平行な直線状の第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二アクセストランジスタと、前記第二ライン上にゲート電極が延び、ＰＭＯＳで構成された第二負荷トランジスタと、前記第二ライン上にゲート電極が延び、ＮＭＯＳで構成された第二ドライバトランジスタとを有するように構成され、前記第一ラインと前記第二ラインはゲート長方向にて隣り合い、前記第一ドライバトランジスタと前記第一負荷トランジスタとは互いにゲート電極を共有し、前記第二負荷トランジスタと前記第二ドライバトランジスタとは互いにゲート電極を共有し、前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第二ＳＲＡＭメモリセルと前記第二アクセストランジスタとは互いにゲート電極を共有し、前記第二ＳＲＡＭメモリセルの反対側に前記第一ＳＲＡＭメモリセルと前記ゲート幅方向にて隣り合う第三ＳＲＡＭメモリセルと前記第一アクセストランジスタとは互いにゲート電極を共有し、前記工程（ｇ）によって、前記ゲート幅方向に第一の所定の間隔を隔てつつ前記第一負荷トランジスタのゲート電極と前記第一アクセストランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二アクセストランジスタのゲート電極と前記第二負荷トランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第二ＳＲＡＭメモリセルのゲート電極と前記第一ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされ、前記工程（ｇ）によって、前記ゲート幅方向に前記第一の所定の間隔を隔てつつ前記第三ＳＲＡＭメモリセルのゲート電極と前記第二ドライバトランジスタのゲート電極とが互いに隣り合うように、前記第４の膜がパターニングされる。
また、この発明のうち請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、前記ゲート長方向に第二の所定の間隔を隔てて、前記第一ドライバトランジスタ及び前記第二アクセストランジスタのゲート電極が互いに隣り合うように配置され、前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一負荷トランジスタ及び前記第二負荷トランジスタのゲート電極が互いに隣り合うように配置され、前記ゲート長方向に前記第二の所定の間隔を隔てて、前記第一アクセストランジスタ及び前記第二ドライバトランジスタのゲート電極が互いに隣り合うように配置される。
また、この発明のうち請求項１１に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項１２に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用されることを特徴とするものである。
また、この発明のうち請求項１３に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、等方性エッチングはフッ酸を用いたウエットエッチングであることを特徴とするものである。
また、この発明のうち請求項１４に記載の半導体装置の製造方法は、請求項１又は２に記載の半導体装置の製造方法であって、前記工程（ｍ）は等方性エッチングにより前記第３の膜を細らせる工程である。
また、この発明のうち請求項１５に記載の半導体装置の製造方法は、請求項１４に記載の半導体装置の製造方法であって、前記等方性エッチングはフッ酸を用いたウエットエッチングである。
【００２２】
【発明の実施の形態】
実施の形態１．
図１〜１３は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。図１（Ａ）〜１３（Ａ）は上面図であり、図１（Ｂ）〜１３（Ｂ）は、図１（Ａ）〜１３（Ａ）中に示した線分Ｘ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。
【００２３】
図１を参照して、まず、シリコン基板１の上面内に不純物を導入することにより、ウェル２を形成する。このとき、リン等のｐ型不純物が導入された場合はｐウェルが形成され、ボロン等のｎ型不純物が導入された場合はｎウェルが形成される。次に、周知のトレンチ分離技術によって、シリコン酸化膜等から成るトレンチ型の素子分離絶縁膜３を、シリコン基板１の上面内に部分的に形成する。図１（Ａ）を参照して、素子分離絶縁膜３が形成されていない部分が、ＭＯＳＦＥＴを形成するための素子形成領域となる。即ち、素子形成領域は、素子分離絶縁膜３によって規定される。
【００２４】
図２を参照して、次に、ＴＥＯＳを原料ガスに用いたＣＶＤ法によって、シリコン酸化膜４を、ウェル２及び素子分離絶縁膜３上に全面的に形成する。次に、ＣＶＤ法によって、ポリシリコン膜５を、シリコン酸化膜４上に全面的に形成する。次に、熱酸化法あるいはＴＥＯＳを原料ガスに用いたＣＶＤ法によって、シリコン酸化膜６を、ポリシリコン膜５上に全面的に形成する。次に、ポジ型のフォトレジスト７を、シリコン酸化膜６上に全面的に塗布する。なお、シリコン酸化膜４，６を形成する代わりに、シリコン酸窒化膜（ＳｉＯＮ）や強誘電体膜（ＴｉＯ2、Ｔａ2Ｏ5等）等の他の絶縁膜を形成してもよい。
【００２５】
図３を参照して、次に、所定の遮光パターンを有するフォトマスク１０を用いて、フォトレジスト７を露光する。フォトマスク１０は、ガラス基板８上に複数（ここでは、例として２個としている）の遮光膜９ａ，９ｂが形成された構造を有しているが、遮光膜９ａ，９ｂの形状は、ゲート構造の最終的な形状とは一致しない。
【００２６】
最終的なＭＯＳＦＥＴの構造は、図１３に示されている。図３（Ａ）と図１３（Ａ）とを比較して、ゲート長方向（紙面の左右方向）に関する遮光膜９ａ，９ｂの寸法は、ゲート構造２５ｉ〜２５ｋのゲート長に等しい。また、遮光膜９ｂは、ゲート構造２５ｋの形成予定領域の上方に形成されており、ゲート幅方向（紙面の上下方向）に関する遮光膜９ｂの寸法は、ゲート構造２５ｋのゲート幅よりも広い。即ち、遮光膜９ｂは、ゲート幅方向に関するゲート構造２５ｋの両端部よりも外側に延びて形成されている。また、遮光膜９ａは、ゲート構造２５ｉ，２５ｊの上方に形成されており、ゲート構造２５ｉの形成予定領域の上方からゲート構造２５ｊの形成予定領域の上方に繋がって延在している。しかも遮光膜９ａは、ゲート幅方向に関するゲート構造２５ｉ，２５ｊの両端部よりも外側に延びて形成されている。なお、図１３（Ａ）を参照して、ゲート構造２５ｉとゲート構造２５ｊとは、ゲート幅方向に沿う同一直線上で、互いに隣接して形成されている。
【００２７】
図４には、図３に示した工程で露光された後のフォトレジスト７の状態を示している。図４（Ａ）を参照して、フォトレジスト７には、フォトマスク１０の遮光膜９ａ，９ｂに対応して、非露光部１２ａ，１２ｂが形成されている。フォトレジスト７のうち非露光部１２ａ，１２ｂ以外の部分は、露光部１１となる。ここで、図３に示した工程でフォトレジスト７を露光する際、遮光膜９ａ，９ｂの角部は光の干渉の影響を受けるため、図４（Ａ）に示すように、非露光部１２ａ，１２ｂは、角部が丸まった形状になる。
【００２８】
図５を参照して、次に、現像によって、フォトレジスト７の露光部１１を除去する。これにより、シリコン酸化膜６上には、非露光部１２ａ，１２ｂに対応するフォトレジスト１３ａ，１３ｂのみが残る。
【００２９】
図６を参照して、次に、フォトレジスト１３ａ，１３ｂを用いてシリコン酸化膜６をパターニングする。具体的には、フォトレジスト１３ａ，１３ｂをエッチングマスクに用いて、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、シリコン酸化膜６をエッチングする。これにより、フォトレジスト１３ａ，１３ｂによって覆われていない部分のシリコン酸化膜６が除去され、その部分の下方におけるポリシリコン膜５の上面が露出する。ポリシリコン膜５上には、全面的に形成されていたシリコン酸化膜６のうち、フォトレジスト１３ａ，１３ｂによって覆われていた部分のシリコン酸化膜１４ａ，１４ｂのみが残る。その後、フォトレジスト１３ａ，１３ｂを除去する。
【００３０】
図７を参照して、次に、ポジ型のフォトレジスト１５を、シリコン酸化膜１４ａ，１４ｂを覆ってポリシリコン膜５上に全面的に塗布する。図８を参照して、次に、所定の開口パターンを有するフォトマスク１８を用いて、フォトレジスト１５を露光する。フォトマスク１８は、ガラス基板１６上に遮光膜１７が形成された構造を有している。図８（Ａ）を参照して、フォトマスク１８には、複数（ここでは、例として３個としている）の開口部１９（図面では符号１９ｓ〜１９ｕを付している）が形成されている。開口部１９の形状は、ゲート構造の最終的な形状とは一致しない。
【００３１】
図８（Ａ）と図１３（Ａ）とを比較して、ゲート幅方向に関するゲート構造２５ｉ，２５ｋの各上端部は、開口部１９ｓの下辺によって規定されている。また、ゲート構造２５ｊ，２５ｋの各下端部は、開口部１９ｕの上辺によって規定されている。また、ゲート構造２５ｉの下端部及びゲート構造２５ｊの上端部は、開口部１９ｔの上辺及び下辺によってそれぞれ規定されている。即ち、フォトマスク１８は、ゲート幅方向に関するゲート構造２５ｉ〜２５ｊの各端部を規定するための開口パターンを有するフォトマスクである。
【００３２】
図９には、図８に示した工程で露光された後のフォトレジスト１５の状態を示している。図９（Ａ）を参照して、フォトレジスト１５には、フォトマスク１８の開口部１９に対応して、露光部２０（図面では符号２０ｓ〜２０ｕを付している）が形成されている。ここで、図８に示した工程でフォトレジスト１５を露光する際、開口部１９の角部は光の干渉の影響を受けるため、図９（Ａ）に示すように、露光部２０は、角部が丸まった形状になる。
【００３３】
図１０を参照して、次に、現像によって、フォトレジスト１５の露光部２０を除去する。これにより、各露光部２０ｓ〜２０ｕに対応して、フォトレジスト１５内に開口部２１ｓ〜２１ｕがそれぞれ形成される。開口部２１ｓ内には、シリコン酸化膜１４ａ，１４ｂの各上端部が露出している。また、開口部２１ｕ内には、シリコン酸化膜１４ａ，１４ｂの各下端部が露出している。また、開口部２１ｔ内には、シリコン酸化膜１４ａの中央部が露出している。
【００３４】
図１１を参照して、次に、フォトレジスト１５をエッチングマスクに用いて、開口部２１ｓ〜２１ｕ内に露出している部分のシリコン酸化膜１４ａ，１４ｂを、エッチングによって除去する。フォトレジスト１５によって覆われている部分のシリコン酸化膜１４ａ，１４ｂは、このときのエッチングによっては除去されず、シリコン酸化膜２２（図面では符号２２ｉ〜２２ｋを付している）として残る。
【００３５】
図１２を参照して、次に、フォトレジスト１５を除去する。ポリシリコン膜５上には、ゲート構造２５ｉ〜２５ｋの形成予定領域の上方にシリコン酸化膜２２ｉ〜２２ｋが形成されている。
【００３６】
図１３を参照して、次に、シリコン酸化膜２２をエッチングマスク（ハードマスク）に用いて、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、ポリシリコン膜５及びシリコン酸化膜４をこの順にエッチングする。これにより、シリコン酸化膜２２によって覆われていない部分のポリシリコン膜５及びシリコン酸化膜４が除去され、その部分の下方におけるウェル２及び素子分離絶縁膜３の上面が露出する。
【００３７】
図１３（Ｂ）を参照して、ウェル２上には、シリコン酸化膜２４ｋ、ポリシリコン膜２３ｋ、及びシリコン酸化膜２２ｋがこの順に積層された構造を有するゲート構造２５（図面では符号２５ｋを付している）が形成されている。シリコン酸化膜２４ｋはゲート絶縁膜として機能し、ポリシリコン膜２３ｋはゲート電極として機能する。図１３（Ａ）を参照して、ウェル２及び素子分離絶縁膜３上には、ゲート構造２５ｋと同様の積層構造を有するゲート構造２５ｉ，２５ｊが形成されている。
【００３８】
その後、ＣＶＤ法によってシリコン酸化膜を全面に形成した後、該シリコン酸化膜を異方性エッチング法によってエッチバックすることにより、ゲート構造２５の側面にサイドウォールを形成する。次に、イオン注入法によってウェル２の上面内に不純物を導入することにより、ゲート構造２５を挟んで対を成すソース・ドレイン領域を形成する。以上の工程により、ＭＯＳＦＥＴが形成される。その後、配線工程に引き続き、半導体装置が完成する。
【００３９】
なお、以上の説明では、図３に示した工程でフォトレジスト７を露光した後に、フォトレジスト７の現像（図５）及びシリコン酸化膜６のエッチング（図６）を行い、その後、図８に示した工程でフォトレジスト１５を露光した後に、フォトレジスト１５の現像（図１０）及びシリコン酸化膜１４ａ，１４ｂのエッチング（図１１）を行った。しかし、フォトマスク１０を用いてフォトレジスト７を露光した後に、続けてフォトマスク１８を用いてフォトレジスト７を露光し、その後、フォトレジスト７の現像及びシリコン酸化膜６のエッチングを一括して行ってもよい。かかる方法によっても、図１２に示した構造と同様の構造のシリコン酸化膜２２を形成することができる。
【００４０】
このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート構造２５ｋのゲート幅よりも幅広のシリコン酸化膜１４ｂを形成した後、シリコン酸化膜１４ｂの端部を除去することによって、シリコン酸化膜２２ｋを形成する。そして、シリコン酸化膜２２ｋをハードマスクに用いたエッチングによって、ゲート構造２５ｋを形成する。従って、ゲート構造２５ｋのゲート幅を、フォトマスク１８における開口部１９ｓの下辺と開口部１９ｕの上辺との間隔に、正確に設定することができる。
【００４１】
また、ゲート構造２５ｉの形成予定領域の上方からゲート構造２５ｊの形成予定領域の上方に繋がって延在するシリコン酸化膜１４ａを形成した後、シリコン酸化膜１４ａの中央部を除去することによって、シリコン酸化膜２２ｉとシリコン酸化膜２２ｊとに分離する。そして、シリコン酸化膜２２ｉ，２２ｊをハードマスクに用いたエッチングによって、ゲート構造２５ｉ，２５ｊを形成する。従って、ゲート構造２５ｉとゲート構造２５ｊとの間隔を、フォトマスク１８における開口部２１ｔの上辺と下辺との間隔（最小線幅）に設定できる。その結果、半導体集積回路の高集積化を図ることができる。
【００４２】
なお、特開平９−２８９１５３号公報には、光の干渉に起因するゲート電極の先端部の後退を抑制するために、（Ａ）シリコン基板上にゲート酸化膜及びゲート電極をこの順に形成する工程と、（Ｂ）ゲート電極上に第１のフォトレジストを形成する工程と、（Ｃ）第１のフォトマスクを用いて第１のフォトレジストを露光する工程と、（Ｄ）第１のフォトレジストを現像する工程と、（Ｅ）現像後の第１のフォトレジストをエッチングマスクに用いてゲート電極をエッチングする工程と、（Ｆ）第２のフォトレジストを形成する工程と、（Ｇ）第２のフォトマスクを用いて第２のフォトレジストを露光する工程と、（Ｈ）第２のフォトレジストを現像する工程と、（Ｉ）現像後の第２のフォトレジストをエッチングマスクに用いてゲート電極をエッチングする工程とが、この順に実行される半導体装置の製造方法が記載されている。
【００４３】
かかる方法では、工程（Ｅ）及び工程（Ｉ）でゲート電極がエッチングされるが、これら２回のエッチングにおける各オーバーエッチによって、シリコン基板はそれぞれダメージを受ける。これに対して本実施の形態１に係る半導体装置の製造方法では、シリコン基板１がダメージを受けるのは、図１３に示した工程でのエッチングにおけるオーバーエッチのみである。従って、本実施の形態１に係る半導体装置の製造方法は、上記公報に記載された半導体装置の製造方法と比較して、シリコン基板が受けるダメージを低減できるという優れた効果を有している。
【００４４】
実施の形態２．
図１４〜２１は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。図１４（Ａ）〜２１（Ａ）は上面図であり、図１４（Ｂ）〜２１（Ｂ）は、図１４（Ａ）〜２１（Ａ）中に示した線分Ｘ１−Ｘ１に沿った位置に関する断面構造を示す断面図である。
【００４５】
まず、上記実施の形態１に係る半導体装置の製造方法と同様の工程を経て、図６に示した構造を得る。図１４を参照して、次に、等方性エッチング法、例えば、フッ酸を用いたウェットエッチング法によって、シリコン酸化膜１４ａ，１４ｂの全体を所定量だけエッチングし、これにより、シリコン酸化膜１４ａ，１４ｂを細らせてシリコン酸化膜３０ａ，３０ｂを形成する。
【００４６】
図１５を参照して、次に、フォトレジスト１５を、シリコン酸化膜３０ａ，３０ｂを覆ってポリシリコン膜５上に全面的に塗布する。図１６を参照して、次に、フォトマスク１８を用いて、フォトレジスト１５を露光する。図１７には、図１６に示した工程で露光された後のフォトレジスト１５の状態を示している。
【００４７】
図１８を参照して、次に、現像によって、フォトレジスト１５の露光部２０を除去する。これにより、フォトレジスト１５内に開口部２１ｓ〜２１ｕが形成される。開口部２１ｓ内には、シリコン酸化膜３０ａ，３０ｂの各上端部が露出している。また、開口部２１ｕ内には、シリコン酸化膜３０ａ，３０ｂの各下端部が露出している。また、開口部２１ｔ内には、シリコン酸化膜３０ａの中央部が露出している。
【００４８】
図１９を参照して、次に、フォトレジスト１５をエッチングマスクに用いて、開口部２１ｓ〜２１ｕ内に露出している部分のシリコン酸化膜３０ａ，３０ｂを、エッチングによって除去する。フォトレジスト１５によって覆われている部分のシリコン酸化膜３０ａ，３０ｂは、このときのエッチングによっては除去されず、シリコン酸化膜３１（図面中では符号３１ｉ〜３１ｋを付している）として残る。
【００４９】
図２０を参照して、次に、フォトレジスト１５を除去する。図２１を参照して、次に、シリコン酸化膜３１ｋをエッチングマスク（ハードマスク）に用いて、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法によって、ポリシリコン膜５及びシリコン酸化膜４をこの順にエッチングする。これにより、シリコン酸化膜３１ｋによって覆われていない部分のポリシリコン膜５及びシリコン酸化膜４が除去され、その部分の下方におけるウェル２及び素子分離絶縁膜３の上面が露出する。図２１（Ｂ）を参照して、ウェル２上には、シリコン酸化膜３４ｋ、ポリシリコン膜３３ｋ、及びシリコン酸化膜３１ｋがこの順に積層された構造を有するゲート構造３５（図面では符号３５ｋを付している）が形成されている。シリコン酸化膜３４ｋはゲート絶縁膜として機能し、ポリシリコン膜３３ｋはゲート電極として機能する。図２１（Ａ）を参照して、ウェル２及び素子分離絶縁膜３上には、ゲート構造３５ｋと同様の積層構造を有するゲート構造３５ｉ，３５ｊが形成されている。
【００５０】
その後、ゲート構造３５の側面にサイドウォールを形成した後、ウェル２の上面内にソース・ドレイン領域を形成する。以上の工程により、ＭＯＳＦＥＴが形成される。その後、配線工程に引き続き、半導体装置が完成する。
【００５１】
このように本実施の形態２に係る半導体装置の製造方法によれば、図１４に示した工程でシリコン酸化膜１４ａ，１４ｂを細らせる。従って、最終的に得られるゲート構造３５のゲート長が短くなるため、上記実施の形態１に係る半導体装置の製造方法によって得られるＭＯＳＦＥＴと比較すると、動作の高速化を図ることができる。
【００５２】
しかも、シリコン酸化膜１４ａ，１４ｂを細らせる工程（図１４）は、シリコン酸化膜３１の端部を規定するためのエッチング工程（図１９）よりも前に実行される。従って、シリコン酸化膜１４ａ，１４ｂを細らせるための等方性エッチングによってシリコン酸化膜３１の端部がエッチングされてゲート幅が変動することや、シリコン酸化膜３１ｉとシリコン酸化膜３１ｊとの間隔が広がって高集積化の妨げになることを、適切に回避することができる。
【００５３】
実施の形態３．
本実施の形態３は、上記実施の形態１，２に係る半導体装置の製造方法を、ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用したものである。図２２は、本実施の形態３に係るＳＲＡＭメモリセルのレイアウト構成を示す上面図である。かかるレイアウト構成は、例えば特開平１０−１７８１１０号公報に記載されているので、詳細な説明は省略する。
【００５４】
まず、シリコン基板上にゲート絶縁膜及びポリシリコン膜をこの順に全面的に形成した後、ポリシリコン膜上にシリコン酸化膜を全面的に形成する。次に、第１のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜をパターニングする。これにより、ドライバトランジスタＮ１、負荷トランジスタＰ１、及びアクセストランジスタＮ４の各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が形成されるとともに、ドライバトランジスタＮ２、負荷トランジスタＰ２、及びアクセストランジスタＮ３の各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が形成される。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図６に示した工程までの工程に相当する。
【００５５】
次に、第２のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、図中の破線部分のシリコン酸化膜を除去する。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図１２に示した工程までの工程に相当する。
【００５６】
次に、残ったシリコン酸化膜をハードマスクに用いてポリシリコン膜をエッチングすることにより、上記各種トランジスタのゲート電極を形成する。かかる工程は、上記実施の形態１に係る半導体装置の製造方法における、図１３に示した工程に相当する。
【００５７】
このように、本実施の形態３に係る半導体装置の製造方法によれば、上記実施の形態１，２に係る半導体装置の製造方法を、ＳＲＡＭメモリセルを構成する複数のトランジスタがそれぞれ有するゲート電極の形成に適用する。これにより、アクセストランジスタＮ４のゲート電極と負荷トランジスタＰ１のゲート電極との間隔、アクセストランジスタＮ３のゲート電極と負荷トランジスタＰ２のゲート電極との間隔、及び互いに隣接するドライバトランジスタのゲート電極同士の間隔を、いずれも最小線幅にすることができる。そのため、セルサイズの縮小化を図ることができる。
【００５８】
実施の形態４．
本実施の形態４は、上記実施の形態１，２に係る半導体装置の製造方法を、図２２とは異なるＳＲＡＭメモリセルにおけるゲート電極の形成に適用したものである。図２３は、本実施の形態４に係るＳＲＡＭメモリセルのレイアウト構成を示す上面図である。かかるレイアウト構成は、例えば特開２０００−３６５４３号公報に記載されているので、詳細な説明は省略する。
【００５９】
まず、シリコン基板上にゲート絶縁膜及びポリシリコン膜をこの順に全面的に形成した後、ポリシリコン膜上にシリコン酸化膜を全面に形成する。次に、第１のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜をパターニングする。これにより、ドライバトランジスタＮ１及び負荷トランジスタＰ１の各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が形成されるとともに、ドライバトランジスタＮ２及び負荷トランジスタＰ２の各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が形成される。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図６に示した工程までの工程に相当する。
【００６０】
次に、第２のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、図中の破線部分のシリコン酸化膜を除去する。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図１２に示した工程までの工程に相当する。
【００６１】
次に、残ったシリコン酸化膜をハードマスクに用いてポリシリコン膜をエッチングすることにより、上記各種トランジスタのゲート電極を形成する。かかる工程は、上記実施の形態１に係る半導体装置の製造方法における、図１３に示した工程に相当する。
【００６２】
このように、本実施の形態４に係る半導体装置の製造方法によれば、上記実施の形態１，２に係る半導体装置の製造方法を、ＳＲＡＭメモリセルにおけるゲート電極の形成に適用することにより、互いに隣接するドライバトランジスタのゲート電極同士の間隔、及び互いに隣接する負荷トランジスタのゲート電極同士の間隔を、いずれも最小線幅にできるため、セルサイズの縮小化を図ることができる。
【００６３】
実施の形態５．
本実施の形態５は、上記実施の形態１，２に係る半導体装置の製造方法を、メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用したものである。図２４は、本実施の形態５に係るメモリセルアレイの構成を示す上面図である。メモリセルアレイには、アドレスでコード回路及びデータ読み出し書き込み回路にそれぞれ接続された複数のメモリセルトランジスタが、行列状に形成されている。但し図２４には、メモリセルトランジスタのゲート電極のみが示されている。
【００６４】
まず、シリコン基板上にゲート絶縁膜及びポリシリコン膜をこの順に全面的に形成した後、ポリシリコン膜上にシリコン酸化膜を全面に形成する。次に、第１のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜をパターニングする。これにより、同一行に属する複数のメモリセルトランジスタの各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が、各行ごとに形成される。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図６に示した工程までの工程に相当する。
【００６５】
次に、第２のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、図中の破線部分のシリコン酸化膜を除去する。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図１２に示した工程までの工程に相当する。
【００６６】
次に、残ったシリコン酸化膜をハードマスクに用いてポリシリコン膜をエッチングすることにより、複数のメモリセルトランジスタの各ゲート電極を形成する。かかる工程は、上記実施の形態１に係る半導体装置の製造方法における、図１３に示した工程に相当する。
【００６７】
このように、本実施の形態５に係る半導体装置の製造方法によれば、上記実施の形態１，２に係る半導体装置の製造方法を、メモリセルアレイ内に形成される複数のメモリセルトランジスタがそれぞれ有するゲート電極の形成に適用する。これにより、行方向に互いに隣接するメモリセルトランジスタの各ゲート電極同士の間隔を、いずれも最小線幅にすることができる。そのため、メモリセルアレイのサイズの縮小化を図ることができる。
【００６８】
なお、図２４に示したようにゲート電極が行方向に沿って延在するタイプのメモリセルアレイのみならず、図２５に示すように、ゲート電極が列方向に沿って延在するタイプのメモリセルアレイを対象として、本実施の形態５に係る発明を適用することも可能である。
【００６９】
実施の形態６．
本実施の形態６は、上記実施の形態１，２に係る半導体装置の製造方法を、半導体チップのマクロセル領域内に形成される複数のトランジスタがそれぞれ有するゲート電極の形成に適用したものである。図２６は、本実施の形態６に係るマクロセル領域のレイアウト構成を示す上面図である。マクロセル領域には、複数のＣＭＯＳトランジスタがマクロセル段（単に「セル段」とも称される）ごとに形成されている。
【００７０】
まず、シリコン基板上にゲート絶縁膜及びポリシリコン膜をこの順に全面的に形成した後、ポリシリコン膜上にシリコン酸化膜を全面に形成する。次に、第１のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、シリコン酸化膜をパターニングする。これにより、図面の上下方向に沿って並ぶ複数のトランジスタの各ゲート電極の形成予定領域の上方に、図中の破線部分を含む直線状のシリコン酸化膜が、各行ごとに形成される。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図６に示した工程までの工程に相当する。
【００７１】
次に、第２のフォトマスクを用いた写真製版法及び異方性ドライエッチング法によって、図中の破線部分のシリコン酸化膜を除去する。以上の工程は、上記実施の形態１に係る半導体装置の製造方法における、図１２に示した工程までの工程に相当する。
【００７２】
次に、残ったシリコン酸化膜をハードマスクに用いてポリシリコン膜をエッチングすることにより、複数のトランジスタの各ゲート電極を形成する。かかる工程は、上記実施の形態１に係る半導体装置の製造方法における、図１３に示した工程に相当する。
【００７３】
このように、本実施の形態６に係る半導体装置の製造方法によれば、上記実施の形態１，２に係る半導体装置の製造方法を、マクロセル領域内に形成される複数のトランジスタがそれぞれ有するゲート電極の形成に適用する。これにより、異なるセル段に属して隣接するトランジスタのゲート電極同士の間隔を最小線幅にすることができる。そのため、マクロセル領域のサイズの縮小化を図ることができる。
【００７４】
【発明の効果】
この発明によれば、ゲート電極のゲート幅よりも幅広の第３の膜を形成した後、第３の膜の端部を除去することによって、第４の膜を形成する。そして、第４の膜をエッチングマスクに用いて第１の膜をエッチングすることによって、ゲート電極を形成する。従って、ゲート電極のゲート幅を正確に設定することができる。
【００７５】
また、この発明によれば、第１のゲート電極の形成予定領域の上方から、第２のゲート電極の形成予定領域の上方に繋がって延在する第３の膜を形成した後、第３の膜をパターニングすることにより、第４の膜を形成する。そして、第４の膜をエッチングマスクに用いて第１の膜をエッチングすることにより、第１及び第２のゲート電極を形成する。従って、第１のゲート電極と第２のゲート電極との間隔を、最小線幅にすることができる。その結果、半導体装置の高集積化を図ることができる。
【００７６】
また、この発明によれば、最終的に得られるゲート電極のゲート長が短くなるため、半導体装置の動作の高速化を図ることができる。
【００７７】
また、この発明によれば、第３の膜を細らせるための等方性エッチングによって第４の膜がエッチングされてゲート幅が変動することを、回避することができる。
【００７８】
また、この発明によれば、ＳＲＡＭメモリセルのセルサイズの縮小化を図ることができる。
【００７９】
また、この発明によれば、メモリセルアレイのサイズの縮小化を図ることができる。
【００８０】
また、この発明によれば、マクロセル領域のサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図２】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図３】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図４】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図５】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図６】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図７】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図８】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図９】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１０】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１１】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１２】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１３】  本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【図１４】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図１５】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図１６】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図１７】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図１８】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図１９】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図２０】  本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す図である。
【図２２】  本発明の実施の形態３に係るＳＲＡＭメモリセルのレイアウト構成を示す上面図である。
【図２３】  本発明の実施の形態４に係るＳＲＡＭメモリセルのレイアウト構成を示す上面図である。
【図２４】  本発明の実施の形態５に係るメモリセルアレイの構成を示す上面図である。
【図２５】  本発明の実施の形態５に係る他のメモリセルアレイの構成を示す上面図である。
【図２６】  本発明の実施の形態６に係るマクロセル領域のレイアウト構成を示す上面図である。
【図２７】  従来の半導体装置の製造方法を工程順に示す図である。
【図２８】  従来の半導体装置の製造方法を工程順に示す図である。
【図２９】  従来の半導体装置の製造方法を工程順に示す図である。
【図３０】  従来の半導体装置の製造方法を工程順に示す図である。
【図３１】  従来の半導体装置の製造方法を工程順に示す図である。
【図３２】  従来の半導体装置の製造方法を工程順に示す図である。
【図３３】  従来の半導体装置の製造方法を工程順に示す図である。
【符号の説明】
１  シリコン基板、４，６，１４ａ，１４ｂ，２２ｉ〜２２ｋ，３０ａ，３０ｂ，３１ｉ〜３１ｋ  シリコン酸化膜、５  ポリシリコン膜、７，１３ａ，１３ｂ，１５  フォトレジスト、１０，１８  フォトマスク、２５ｉ〜２５ｋ，３５ｉ〜３５ｋ  ゲート構造。
【図１】
0004776813.tif 000002
【図２】
0004776813.tif 000003
【図３】
0004776813.tif 000004
【図４】
0004776813.tif 000005
【図５】
0004776813.tif 000006
【図６】
0004776813.tif 000007
【図７】
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【図８】
0004776813.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0004776813.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004776813.tif 000029
【図２９】
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【図３０】
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【図３１】
0004776813.tif 000032
【図３２】
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【図３３】
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