(57)【特許請求の範囲】
【請求項１】
キャリブレーション動作モードと通常動作モードとを有する集積回路（１０）であって、
制御された電流パスを供給する複数のトランジスタ（１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ）を含み、前記複数のトランジスタの少なくともいくつか（１８ａ，１８ｂ）が、基板（８）内の孤立ウェル（６）内に位置している、演算増幅器と、
デジタル値に応答して、（ａ）前記少なくとも一つの孤立ウェルへのバックゲートバイアス電圧の供給、及び（ｂ）前記制御された電流パスを供給する前記トランジスタのインピーダンスの調整、の少なくとも一方を実行するプログラマブルキャリブレーション回路（１４，１６）であって、前記バックゲートバイアス電圧のレベルとインピーダンス調整量とが、前記デジタル値によって決定されて、それによって、前記キャリブレーション動作モードの間に、異なるデジタル値の供給を受ける、プログラマブルキャリブレーション回路（１４，１６）と、
前記キャリブレーション動作モードの間にテスト信号を生成するテスト信号源（６６）を含むテスト回路と、
前記キャリブレーションモードの間に、前記演算増幅器からの出力信号を前記テスト信号の所望の限界内とさせる前記バックゲートバイアス電圧のレベルとインピーダンス調整量とに対応するデジタル値を記憶し、前記通常動作モードの間に、前記記憶された値を前記キャリブレーション回路に提供する、メモリ（４４ａ〜４４ｅ，６２ａ〜６２ｅ）と、
を備えることを特徴とする集積回路。
【請求項２】
前記プログラマブルキャリブレーション回路は、前記デジタル値に応答して、所望のバックゲート補正電圧を前記少なくとも一つの孤立ウェルに印加する粗キャリブレーション回路と、前記制御された電流パスを提供する前記トランジスタのインピーダンスを、前記デジタル値に応答して調整する精細キャリブレーション回路と、を含む請求項１に記載の集積回路。
【請求項３】
前記粗キャリブレーション回路は、複数の分圧器を形成する複数の第１のトランジスタを含み、前記バックゲートバイアス電圧を前記少なくとも一つの孤立ウェルに印加するように、前記第１のトランジスタが選択されて、前記精細キャリブレーション回路は、複数の第２のトランジスタを含み、前記制御された電流パスを提供する前記トランジスタの前記インピーダンスを調整するように、前記第２のトランジスタが選択される請求項２に記載の集積回路。
【請求項４】
前記デジタル値は第１の数と第２の数とを含んでおり、前記メモリは、前記キャリブレーションモードの間に前記第１の数を記憶する複数の第１のレジスタと、前記キャリブレーションモードの間に前記第２の数を記憶する複数の第２のレジスタと、を含み、前記複数の第１のレジスタは、前記通常モードの間に、前記第１の数を前記粗キャリブレーション回路に供給し、前記複数の第２のレジスタは、前記通常モードの間に、前記第２の数を前記精細キャリブレーション回路に供給する請求項２に記載の集積回路。
【請求項５】
前記テスト回路は、コントロールと第１及び第２のワンショットとをさらに含んでおり、前記コントロールは、前記粗キャリブレーションが終了すると前記第１のワンショットをトリガし、前記第１のトリガされたワンショットは、前記第１の数を前記複数の第１のレジスタ内に保持させ、前記精細キャリブレーションは、前記粗キャリブレーションの実行後に実行され、前記コントロールは、前記精細キャリブレーションが終了すると前記第２のワンショットをトリガし、前記第２のトリガされたワンショットは、前記第２の数を前記複数の第２のレジスタ内に保持させる請求項４に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅器に係り、より詳細には、演算増幅器におけるオフセット誤差のキャリブレーションに関する。
【０００２】
【従来の技術】
演算増幅器には、多くの様々な使用方法がある。例えば、演算増幅器は、ユニティ(unity)ゲイン増幅器や、トランスインピーダンス増幅器として使用されることがある。演算増幅器はまた、直接注入電荷増幅器(direct injection charge)として使用されることもある。
【０００３】
演算増幅器の設計において、オフセット誤差が重要な問題になることがある。例えば、オフセット誤差の補正が行われない場合の典型的なユニティゲイン増幅器の出力は、
ｖｏ ＝ ｖｉ ＋ ofst
である。ここで、ｖｉは入力電圧、ofstはオフセット電圧、ｖｏは出力電圧である。オフセット誤差の補正が行われない場合の典型的な直接注入電荷増幅器の出力は、
ｖｏ ＝ ｖ ＋ ofst
である。ここで、ｖは所定の電圧である。
【０００４】
オフセット誤差の原因は、演算増幅器の物理的な設計に起因することもあり、また、プロセスの変動に起因することもある。回路のしきい値、デバイスサイズのミスマッチ及び回路動作条件は、いずれもオフセット誤差の原因である。集積回路プロセスに固有の物理的サイズの変動、及びプロセスパラメータの変動は、製造プロセスに由来するオフセット誤差の原因であり、プロセス技術の基本的な制約条件となる。ＣＭＯＳ演算増幅器では、しきい値電圧プロセスの変動が、主要なオフセット誤差の原因となる。
【０００５】
【発明が解決しようとする課題】
オフセット誤差のキャリブレーションを行うための様々なアナログ技術が、提案されている。あるアナログ技術では、補正トランジスタのサイズの設定及び注意深く物理的にレイアウトすることによって、基本的なオフセットパラメータを最小化する。しかし、最適な設計をしても、設計のみによるだけでは、オフセット電圧を数１０μＶの範囲内に保持できるほど十分なオフセット補正を行うことはできない。
【０００６】
他のアナログ技術では、オフセット誤差を補正するためにスイッチキャパシタ回路を使用する。典型的なスイッチキャパシタ回路は、高ゲインの演算増幅器を使用して、差動増幅器のオフセットを補正する。この回路の欠点の一つは、オフセット補正データをサンプリングして保持（ホールド）するために、大きなオフセット補正キャパシタを使用する点である。このキャパシタは、リーク及び劣化（decay）の影響を最小化するために、大きなものとなる。大きなキャパシタの製造は、特殊なＩＣプロセスを必要とするとともに、かなりの大きさの回路領域を必要とする。また、オフセット電圧を数１０μＶの範囲内に保持するという制御要件によって、結果として、リフレッシュレートが非常に高くなってしまう。
【０００７】
さらに他の技術では、アナログ的に制御されたオフセットキャリブレーションを行う。エンズ氏及びゲーバー氏（Enz and Gabor）による「オペアンプの不完全性の影響を低減する回路技術：自動ゼロ化、相関二重サンプリング及びチョッパの安定化（Circuit Techniques for Reducing the Effects of Op-Amp imperfections: Autozeroing, Correlated Double Sampling, and Chopper Stabilization）」、Proceedings of IEEE、Vol.84、No.11、１９９６年１１月、第１５９７頁には、差動電流の変更が、「入力ポート回路をゼロ化すること」として説明されている。ユー氏及びガイガー氏（Yu and Geiger）の「高精度増幅器のための非理想性の考慮−ランダムなコモンモードの拒絶比の分析（Nonideality Consideration for High-Precision Amplifier - Analysis of Random Common Mode Rejection Ratio）」、IEEE Transactions on Circuits and Systems、Vol.40、No.1、１９９３年１月、第１〜１２頁には、ｇｍの変更が、「プログラマブルカレントミラーを用いた補正」として説明されている。これらのアナログ技術のいずれにおいても、特殊なアナログ回路を使用して、アナログ制御信号を生成している。付加的な回路を使用して、そのアナログ制御信号をサンプリングして記憶している。通常の回路漏れ電流のために、アナログ制御信号データが頻繁にリフレッシュされる結果となる。ｇｍの変更及び作動電流の変更では、アナログ制御技術は、スイッチキャパシタ技術の場合と同じサンプリング及び保持（ホールド）に関する制約条件にて、制約されることになる。
本発明は、上記事情にかんがみてなされたものであり、自動キャリブレーションプロセスによってオフセット補正を実行し得る集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の１つの態様によれば、デジタルオフセットキャリブレーションが、キャリブレーション動作モードと通常動作モードとを有する集積回路によって実行される。この集積回路の演算増幅器は複数のトランジスタを含み、これら複数のトランジスタのいくつかが、基板内の孤立したウェル(isolated wells)内に位置している。これらのトランジスタは、制御された電流パスを提供する。集積回路のプログラマブルキャリブレーション回路は、デジタル値に応答する。プログラマブルキャリブレーション回路は、基板内の孤立したウェルのうちの少なくとも一つにバックゲートバイアス電圧を提供し、及び／又は制御された電流パスを提供するトランジスタのインピーダンスを調整する。バックゲートバイアス電圧のレベル及びインピーダンス調整量は、前述のデジタル値によって決定される。
【０００９】
この集積回路は、さらに、キャリブレーションモードの間に動作可能なテスト回路を含む。このテスト回路は、テスト信号源と、入力信号が演算増幅器の入力に供給されている間に複数の異なる数をキャリブレーション回路に提供する数生成器(number generator)とを含む。演算増幅器は、入力信号に応答して出力信号を提供する。
【００１０】
集積回路はまた、キャリブレーションモードの間に、前記出力信号をテスト信号の所望の限界内に位置させるデジタル値を記憶するメモリも含む。このメモリは、通常動作モードの間に、記憶された値をキャリブレーション回路に提供する。
【００１１】
本発明の他の態様及び効果は、本発明の原理を例によって描写している以下の詳細な説明を、添付の図面とともに参照することによって、明らかになるであろう。
【００１２】
【発明の実施の形態】
本発明は、デジタルオフセットキャリブレーションを有する直接注入電荷増幅器を含む集積回路において実現される。キャリブレーションがデジタル的に実行するため、キャリブレーションデータが通常の漏れ電流とともにドリフトすることはない。したがって、特殊なアナログ素子（例えば、低リークトランジスタ、抵抗器及びリニアキャパシタ）の使用が避けられる。さらに、オフセット補正は、自動キャリブレーションプロセスによって実行されることができる。加えて、デジタルオフセット補正は、電流ステアリング回路及び直接注入電荷増幅器の入力電流パスの一部を形成するその他の回路における誤差を補正する。
【００１３】
図１は、基板上に形成された、直接注入電荷増幅器１２、粗キャリブレーション回路１４及び精細キャリブレーション回路１６を含む集積回路１０を示す回路図である。そして、図２は、基板内の孤立したウェルにおける電荷増幅器トランジスタを示す図である。図１を参照して説明すると、電荷増幅器１２は、ＰＭＯＳ差動増幅器を含んでいる。この差動増幅器の第１、第２及び第３のＰＭＯＳトランジスタ１８ａ，１８ｂ及び１８ｅと、第１及び第２のＮＭＯＳトランジスタ１８ｃ及び１８ｄは、制御された電流パスを提供する。基板は、ＮＭＯＳトランジスタ１８ｃ及び１８ｄに共通である。しかし、ＰＭＯＳトランジスタ１８ａ及び１８ｂは、基板内の孤立したＮ型ウェルの中に位置している。ここで、図２を参照すると、基板８内の孤立したウェル６の中のＰＭＯＳトランジスタは、２つのＰ型拡散領域４ａ及び４ｂを酸化物障壁(oxide barrier)５でブリッジし、ゲート電極７で覆うことによって、形成されてもよい。ウェル６内のＮ型拡散領域４ｃは、ウェル６に対するコンタクトとして使用される。これらのＮ型拡散領域は、第１及び第２のＰＭＯＳトランジスタ１８ａ及び１８ｂのバックゲートバイアスの制御を可能にする。ＰＭＯＳトランジスタ１８ａ及び１８ｂのゲートを通って延びる矢印は、基板への接続を模式的に表している。
【００１４】
差動増幅器に続いて、第２段増幅器回路が設けられている。この第２段増幅器回路は２つのトランジスタ２０ａ及び２０ｂを含み、フィードバックループが閉じられたときに、ゲインを昇圧（ブースト）して、出力を所望の値に制御できるようにする。このフィードバックループは、第１のＰＭＯＳトランジスタ１８ａを含み、それに引き続いて第２段演算増幅器回路２０ａ及び２０ｂと電流源トランジスタ２６とを有している。フィードバック信号は出力電圧Ｖoutであり、この出力電圧Ｖoutが第１のＰＭＯＳトランジスタ１８ａのゲートに印加されると、ループが閉じられる。
【００１５】
高ゲイン増幅器の動作手順として、閉ループの安定性が問題になる。周波数補償要素（抵抗器・キャパシタ補償回路２２，２４）は、第２段増幅器回路の高周波数ゲインを低減して閉ループ演算増幅器が不安定になることを防ぐことによって、第２段演算増幅器回路の安定性を制御する。
【００１６】
直接注入電荷増幅器１２は、さらに電流源トランジスタ２６を含んでおり、この電流源トランジスタ２６は、Ｒ−Ｃ回路２２／２４の出力に結合されたゲートと、差動増幅器の入力に結合されたドレイン−ソース間パス(drain-source path)とを有している。通常動作モードでは、集積回路１０は、出力電圧Ｖoutを感知（センシング）して所望の値に制御する。この出力電圧Ｖoutの制御は、電流源トランジスタ２６の電流を調整して、次にその電流源トランジスタ２６の電流を、ある期間中は一定に保持することによって行われる。
【００１７】
粗キャリブレーション回路(coarse calibration circuit)１４は、通常動作モードの間に、粗オフセット補正を実行する。粗キャリブレーション回路１４は、バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を第１のＰＭＯＳトランジスタ１８ａ及び第２のＰＭＯＳトランジスタ１８ｂの孤立したウェルに印加することによって、粗補正を実行する。バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−のレベルは、粗キャリブレーション回路１４に記憶されている第１のデジタル数(digital number)にしたがって決定される。バックゲート電圧の変動に対するオフセット電圧の感度は、かなり大きなものにすることができる。したがって、バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−の印加は、オフセット電圧に対する粗補正を行うために、より適している。
【００１８】
精細キャリブレーション回路(fine calibration circuit)１６は、通常動作モードの間に、精細オフセット補正を実行する。この精細補正は、差動増幅器におけるトランジスタ１８ａ，１８ｂ，１８ｃ，１８ｄのインピーダンスを調整することによって実行される。インピーダンス調整量は、精細キャリブレーション回路１６に記憶されている第２のデジタル数にしたがって決定される。
【００１９】
図３は、粗キャリブレーション回路１４をさらに詳細に示す回路図である。図３を参照して説明すると、粗キャリブレーション回路１４は１対のプログラマブル分圧器２８及び３６を含み、ＰＭＯＳトランジスタ１８ａ及び１８ｂの孤立したウェルに対するバックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を生成する。各分圧器２８及び３６は、動作電位（ＶＤＤ）と基準電位（ＧＮＤ）との間に接続されている。
【００２０】
第１の分圧器２８は、例として、上部トランジスタ３０、下部トランジスタ３２並びに４つの中位トランジスタ３４ａ、３４ｂ、３４ｃ及び３４ｄによって形成されていて、これらは、異なるドレイン・ソース間パス抵抗を有している。図中の１０／１、１／１０、２／１０、４／１０及び８／１０という数は、分圧器について、トランジスタの長さ対幅のサイズを表している。トランジスタサイズの変動が、分圧器の比率を決定する。中位トランジスタ３４ａ、３４ｂ、３４ｃ及び３４ｄのうちの異なる組み合わせをオンすることにより、第１のノードＸと接地ＧＮＤとの間の電圧降下Ｖｃｃ＋が変化する。この電圧降下Ｖｃｃ＋は、第１のＰＭＯＳトランジスタ１８ａの孤立したウェルに印加される。
【００２１】
第２の分圧器３６も、上部トランジスタ３８、下部トランジスタ４０並びに４つの中位トランジスタ４２ａ、４２ｂ、４２ｃ及び４２ｄを含み、これらは、異なるドレイン・ソース間パス抵抗を有している。中位トランジスタ４２ａ、４２ｂ、４２ｃ及び４２ｄのうちの異なる組み合わせをオンすることにより、第２のノードＹと接地ＧＮＤとの間の電圧降下Ｖｃｃ−が変化する。この電圧降下Ｖｃｃ−は、第２のＰＭＯＳトランジスタ１８ｂの孤立したウェルに印加される。
【００２２】
通常動作モードの間に、中位トランジスタ３４ａ、３４ｂ、３４ｃ、３４ｄ、４２ａ、４２ｂ、４２ｃ及び４２ｄは、第１グループのスタティックラッチ４４ａ、４４ｂ、４４ｃ及び４４ｄに記憶された第１の数にしたがって、オン・オフされる。第５のラッチ４４ｅは、正又は負のいずれかの補正が実行されるように、下部トランジスタ３２及び４０を制御する。図３に示す粗キャリブレーション回路１４は、バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を２5個の異なるレベルに制御することができる。
【００２３】
これにより、第１の数が、第１のＰＭＯＳトランジスタ１８ａ及び第２のＰＭＯＳトランジスタ１８ｂの孤立したウェルに印加されるバックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を決定する。スタティックラッチ４４ａ、４４ｂ、４４ｃ及び４４ｄは、回路の雑音やリークによる影響は受けない。
【００２４】
次に図４を参照して説明する。図４は、精細キャリブレーション回路１６をさらに詳細に示す回路図である。この精細キャリブレーション回路１６は、第１のプログラマブル回路４６及び第２のプログラマブル回路４８を含んでおり、これらが、第１のＮＭＯＳトランジスタ１８ｃ及び第２のＮＭＯＳトランジスタ１８ｄとそれぞれ組み合わされて、第１及び第２のカレントミラーを形成している。プログラマブル回路４６は、例として、第１のトランジスタ対５０及び５２と、４つの中位トランジスタ５４ａ、５４ｂ、５４ｃ及び５４ｄによって形成されていて、これらは異なるドレイン・ソース間パス抵抗を有している。中位トランジスタ５４ａ、５４ｂ、５４ｃ及び５４ｄのうちの異なる組み合わせをオンすることにより、第１のカレントミラーのインピーダンスレベルが変化する。
【００２５】
第２のプログラマブル回路４８も、例として、第２のトランジスタ対５６及び５８と、４つの中位トランジスタ６０ａ、６０ｂ、６０ｃ及び６０ｄによって形成されていて、これらは異なるドレイン・ソース間パス抵抗を有している。中位トランジスタ６０ａ、６０ｂ、６０ｃ及び６０ｄのうちの異なる組み合わせをオンすることにより、第２のカレントミラーのインピーダンスレベルが変化する。
【００２６】
通常動作モードの間、中位トランジスタ５４ａ、５４ｂ、５４ｃ、５４ｄ、６０ａ、６０ｂ、６０ｃ及び６０ｄは、第２グループのスタティックラッチ６２ａ、６２ｂ、６２ｃ及び６２ｄに記憶された第２の数にしたがって、オン・オフされる。
【００２７】
第５のラッチ６２ｅは、正又は負のいずれかの補正が実行されるように、トランジスタ５２及び５８を制御する。図４に示されている精細キャリブレーション回路１６は、トランジスタのインピーダンスを２5個の異なるレベルに制御することができる。
【００２８】
これにより、第２の数が、差動増幅器のトランジスタ１８ａ，１８ｂ，１８ｃ，１８ｄ及び１８ｅのインピーダンスを決定する。スタティックラッチ６２ａ、６２ｂ、６２ｃ及び６２ｄは、回路の雑音やリークによる影響は受けない。
【００２９】
ここで、再び図１を参照する。集積回路１０は、キャリブレーションコントロール６４、テスト電流源６６並びに粗キャリブレーション回路１４及び精細キャリブレーション回路１６に記憶されるべき第１及び第２の数を決定するカウンタ６８を、さらに含んでいる。キャリブレーション動作モードの間に、テスト電流源６６は、テスト電流ＩtestをノードＫに供給する。テスト信号電流Ｉtestの大きさを、オフセット誤差がない場合に期待される出力信号電流Ｉoutの値に、ほぼ等しく選択してもよい。
【００３０】
キャリブレーションモードの開始時に、カウンタ６８は、ゼロからカウントを開始する。カウントは、制御バスＡ０：Ａ５を介して、粗キャリブレーション回路１４及び精細キャリブレーション回路１６のラッチ４４ａ〜４４ｅ及び６２ａ〜６２ｅに供給される。カウントの最上位ビットＡ５がｌｏｗであるときには粗キャリブレーションが実行され、最上位ビットＡ５がｈｉｇｈであるときには、精細キャリブレーションが実行される。これにより、まず粗キャリブレーションが実行され、次に精細キャリブレーションが実行される。粗キャリブレーションの間にカウントがインクリメントされるたびに、バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−のレベルが変化する。バックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−が変化している間に、ノードＫにおける電圧偏位(voltage excursion)が検査される。テスト電流Ｉtestが電荷増幅器１２の出力電流Ｉoutよりも大きいと、ノードＫにおける電圧Ｖtestがｈｉｇｈに引かれる(pulled high)。テスト電流Ｉtestが出力電流Ｉout以下であると、ノードＫにおける電圧Ｖtestがｌｏｗに引かれる。ノードＫがｈｉｇｈからｌｏｗへ、又はその逆に変化するとき、ノードＫにおける電圧偏位は十分に大きく、キャリブレーションコントロール６４におけるＣＭＯＳ論理ゲートに対する論理入力として作用する。この電圧偏位が発生すると（すなわち、ＩtestがＩout以下になるように、新しいカウントがバックゲートバイアス電圧を変化させると）、その電圧偏位を発生させた数が、粗キャリブレーション回路１４のラッチ４４ａ〜４４ｅに保持される。その数は、通常動作モードの間にバックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を設定するために使用される。
【００３１】
粗キャリブレーション回路１４のラッチ４４ａ〜４４ｅに保持された数は、精細キャリブレーションの間にバックゲートバイアス電圧Ｖｃｃ＋及びＶｃｃ−を設定するためにも使用される。カウントがさらにインクリメントされると（且つビットＡ５＝０であると）、ラッチ４４ａ〜４４ｅに記憶された数は変化しない。カウントが２5に達した後に、次のインクリメントにより、最上位ビットＡ５がｈｉｇｈになり、残りのビットＡ０〜Ａ４はｌｏｗになって、精細キャリブレーションが開始される。テスト電流Ｉtestの初期レベルは、出力電流Ｉoutよりも低い。精細キャリブレーションの間にカウントがインクリメントされるたびに、トランジスタのインピーダンスは新しいレベルに変化する。別の大きな電圧偏位が（ＩtestがＩout以上になるようにトランジスタのインピーダンスを変化させる新しいカウントによって）発生すると、その電圧偏位を発生させた数が、精細キャリブレーション回路１６のラッチ６２ａ〜６２ｅに保持される。その数は、通常動作モードの間にトランジスタのインピーダンスを設定するために使用される。
【００３２】
さらに、ここで図５を参照する。図５は、図１に示す増幅器の制御回路を示す回路図である。キャリブレーションコントロール６４は、キャリブレーションのシーケンス及び全体的な流れ（フロー）を制御する。キャリブレーションは、キャリブレート信号ＣＡＬがｈｉｇｈであるときにのみ、実行される。このキャリブレート信号ＣＡＬは、キャリブレーション動作モードの間はｈｉｇｈであり、通常動作モードの間はｌｏｗである。第１のインバータ７０が、反転又はリセットキャリブレーション信号ＲＥＳＥＴ＿ＣＡＬを供給する。リセットキャリブレーション信号ＲＥＳＥＴ＿ＣＡＬは、テスト信号源６６に、テスト信号Ｉtestを生成するようにコマンドを送る。
【００３３】
カウントの最上位ビットである第５のアドレスビットＡ５は、粗キャリブレーション回路１４又は精細キャリブレーション回路１６を選択する。第２のインバータ７２の入力はアドレスビットＡ５を受け取り、第２のインバータ７２の出力は信号Ａ５ｂを提供する。単一ショットリセット信号ＳＳ＿ＲＥＳＥＴがｌｏｗであり且つ最上位ビットＡ５がｌｏｗであるときには、粗キャリブレーションが実行される。単一ショットリセット信号ＳＳ＿ＲＥＳＥＴがｌｏｗであり且つ最上位ビットＡ５がｈｉｇｈであるときには、精細キャリブレーションが実行される。
【００３４】
第１の単一ショットラッチ(single-shot latch)７４及び第２の単一ショットラッチ７６を使用して、キャリブレーション事象のシーケンスを制御してもよい。単一ショットラッチ７４及び７６は、信号ＳＳ＿ＲＥＳＥＴがｈｉｇｈであると、ＮＡＮＤゲート７８及び８０を通じてリセットされる。
【００３５】
第３のインバータ８２の入力は、ノードＫに接続されている。第３のインバータ８２の出力は反転信号Ｖｔｂを供給し、第４のインバータ８４は非反転信号Ｖｔを供給する。これにより、第３のインバータ８２及び第４のインバータ８４によって供給される信号Ｖｔ及びＶｔｂは、電圧偏位が発生したかどうかを示す。（ノードＫを検査するプロセスは、粗キャリブレーションの場合と精細キャリブレーションの場合とで類似しているが、粗キャリブレーションテストから精細キャリブレーションテストへの移行の一部として、テスト信号に反転が生じる。インバータ８４が設けられているのはこのためであり、ノードＫのテストにおける差の原因となっている。）
【００３６】
カウントが０から開始すると、粗キャリブレーションは、最大の負のオフセットとともに開始される。カウントが３１まで１つずつ増える毎に、オフセットが減少する。電圧偏位が発生すると、すなわち、信号Ｖｔが０から１へ又はその逆に変化すると、第１のワンショット７４がトリガされ、これによって、カウントが粗キャリブレーション回路１４のラッチ４４ａ〜４４ｅに保持される。カウントがさらにインクリメントされても、電圧偏位に対応するカウントは、ラッチ４４ａ〜４４ｅに保持されている。
【００３７】
カウントが３２に達すると、最上位ビットＡ５がｈｉｇｈになり、他の４つのビットＡ０〜Ａ４はｌｏｗになる。これにより、粗キャリブレーションは終了し、精細キャリブレーションが、最大の負のオフセットとともに開始される。引き続くインクリメントのたびに、オフセットが減少する。
【００３８】
キャリブレーションコントロール６４は、電流比較の間に、スイッチ過渡現象をフィルタリングして除去する。第３のＮＡＮＤゲート８６の第１の入力は、第３のインバータ８２を介してノードＫに接続され、第３のＮＡＮＤゲート８６の第２の入力には、テストクロックＴＣＬＫが供給される。テストクロックＴＣＬＫがｈｉｇｈであると、粗キャリブレーションの間に、電流比較結果が第１のワンショット７４に供給される。同様に、第４のＮＡＮＤゲート８８の第１の入力は、第３のインバータ８２及び第４のインバータ８４を介してノードＫに接続され、第４のＮＡＮＤゲート８８の第２の入力には、テストクロックＴＣＬＫが供給される。テストクロックＴＣＬＫがｈｉｇｈであると、精細キャリブレーションの間に、電流比較結果が第２のワンショット７６に供給される。スイッチ過渡現象は、テストクロックＴＣＬＫがｌｏｗである期間に制限される。これにより、スイッチング過渡現象及び回路が、ノードＫにおける電圧をテストする前に、安定した値に落ち着くようになる。このようにして、第３のＮＡＮＤゲート８６及び第４のＮＡＮＤゲート８８並びにテストクロックＴＣＬＫは、整合条件が満たされつつあるときにノードＫに発生するスイッチ過渡現象及び安定化時間（settling time）の影響をフィルタリングして除去するために使用される。
【００３９】
カウンタ周波数は、安定化時間よりも遅くすべきである。例えば、安定化時間が約１μｓであれば、１０μｓのカウンタ周期を有する１０ＭＨｚのカウンタ６８を使用してもよい。１０μｓよりも長いカウンタ周期は、許容可能である。カウンタ周期がより短いと、安定化が不完全になって、オフセットキャリブレーションプロセスにおける誤差を生じさせる恐れがある。
【００４０】
集積回路１０は、０．５μｍＡＳＩＣ ＣＭＯＳプロセスを使用して製造されてもよい。カウンタ６８がオフチップに（チップの外に）位置していて、それによって、カウントをチップのＩ／Ｏパッドに供給してもよい。しかし、カウンタ６８をチップ上に移動させることが望ましいことがある。
【００４１】
テスト電流源６６はオンチップに配置されるべきであり、電荷増幅器１２に物理的に接近しているべきである。各電荷増幅器１２には、ＭＲＡＭメモリセルのセンシングのように多くの電荷増幅器１２が同時に動作され得るようなアプリケーションでは、それ自身の電流源６６が設けられる。テスト電流源６６をオンチップに配置する他の理由は、テスト電流の大きさが小さく（０．５μＡのオーダー）、キャリブレーションの間に感知（センシング）される電流の差がナノ・アンペアのオーダーだからである。オンチップのテスト電流源６６は、低電流テスト条件における雑音の影響を受け難い。テスト電流源６６は、外部電圧基準（図１のＶref）によって制御されてもよく、又は、基準電圧をチップ上で生成してもよい。
【００４２】
図６は、オフセットキャリブレーションを実行する方法を説明するフローチャートである。まず、テスト信号及び入力信号が生成される（ステップ１０２）。入力信号は、電荷増幅器の入力に供給される。この入力信号に応答して、電荷増幅器は出力信号を生成する。
【００４３】
粗キャリブレーションが、まず実行される。初期バックゲートバイアス電圧は、基板内の孤立したウェルに印加される（ステップ１０４）。例えば、初期バックゲートバイアス電圧は、Ｉtest＞Ｉoutであるような大きな初期オフセットを生じさせる。それから、テスト信号Ｉtestは出力信号Ｉoutと比較される（ステップ１０６）。次に、電圧偏位があるかを判断する（ステップ１０８）。電圧偏位がなければ、すなわち、Ｉtest＞Ｉoutであれば、バックゲートバイアス電圧は小さなステップで調整されて（ステップ１１０）、別の比較が実行される（ステップ１０６）。バックゲートバイアス電圧は、電圧偏位が発生するまで、すなわちＩtest≦Ｉoutになるまで、小さなステップで調整される。一方、電圧偏位が発生すると、電圧偏位を発生させたバックゲートバイアス電圧に対応する第１の数が、粗キャリブレーション回路１４に記憶される（ステップ１１２）。粗キャリブレーションは、ここで終了する。
【００４４】
次に、比較結果を変化させたバックゲートバイアス電圧が孤立したウェルに印加されている間に、精細キャリブレーションが実行される。初期のトランジスタインピーダンスは、Ｉtest＜Ｉoutになるように選択される（ステップ１１４）。次に、テスト信号が出力信号と比較される（ステップ１１６）。電圧偏位が有るかを判断し（ステップ１１８）、Ｉtest＜Ｉoutであれば、トランジスタのインピーダンスがインクリメント的に調整され（ステップ１２０）、別の比較が実行される（ステップ１１６）。トランジスタのインピーダンスは、Ｉtest≧Ｉoutになるまで調整される。一方、電圧偏位が発生すると、電圧偏位を発生させたトランジスタインピーダンスに対応する第２の数が、メモリに記憶される（ステップ１２２）。精細キャリブレーションは、ここで終了する。
【００４５】
上記で説明した粗キャリブレーション及び精細キャリブレーションは、負のオフセットとともに開始した（Ｉtest＞Ｉout）が、粗キャリブレーション及び精細キャリブレーションは、大きな正のオフセットとともに開始されてもよい（Ｉtest＜Ｉout）。粗キャリブレーション及び精細キャリブレーションの両方に対して、初期オフセットが正であるとすれば、バックゲートバイアス電圧及びトランジスタインピーダンスは、小さなデジタル的に制御された刻みで、Ｉtest≧Ｉoutになるまでステップダウンされる。
【００４６】
図７は、通常モード中に、集積回路１０を動作する方法を説明するフローチャートである。記憶されている第１の数に対応するバックゲートバイアス電圧が、基板内の孤立したウェルに印加され（ステップ２０２）、記憶されている第２の数に対応するトランジスタインピーダンスが選択される（ステップ２０４）。それから、入力信号が演算増幅器に印加される（ステップ２０６）。
【００４７】
これにより、デジタルオフセットキャリブレーションを有する演算増幅器が開示されている。キャリブレーションデータは、通常の漏れ電流にともなってドリフトすることはない。スイッチキャパシタ回路は、大きな孤立したキャパシタを使用してアナログオフセットデータを記憶するが、デジタルオフセットキャリブレーションを有する回路は、オフセットデータを従来のＣＭＯＳスタティックラッチに記憶する。大きなキャパシタに記憶されたオフセットキャリブレーションデータでは、漏れ電流による劣化が生じる。ラッチは、新しいデジタルデータによって更新されるまで、有効な状態を保持する。これにより、低リークトランジスタ、抵抗器、又はリニアキャパシタのような特殊なアナログ素子の使用が避けられる。
【００４８】
図８は、演算増幅器回路１０への適用を示すブロック図である。演算増幅器回路１０が、ＭＲＡＭデバイス３１０における直接電荷注入増幅器３０８として使用されている。このＭＲＡＭデバイス３１０は、メモリセル３１２のアレイを有している。ビット線(bit lines)３１４として作用するトレースが、メモリセル３１２の列に沿って延びている。各々の列は、入力電流の電位源である。複数の隣接する列のビット線３１４は、ステアリング回路３１６によって、単一の電荷増幅器３０８に多重化されている。
【００４９】
ステアリング回路３１６は１セットのスイッチを含み、これらのスイッチが、各ビット線３１４を定電圧源又は電荷増幅器３０８に接続する。ステアリング回路３１６は、さらに列デコーダを含んでいる。この列デコーダは、１つのスイッチのみを選択して、選択されたビット線３１４をセンス増幅器（電流ステアリングスイッチ）に接続する。他の（非選択の）ビット線３１４はすべて、定電圧源に接続される。定電圧源は、外部回路から供給されてもよく、また、キャリブレーション動作モード及び通常動作モードの間に電荷増幅器３０８の出力電圧を設定するために使用されてもよい。
【００５０】
選択されたビット線３１４の入力信号は、電荷増幅器３０８に向けられて、テスト電流源６６と比較される。入力信号は、選択されたＭＲＡＭメモリセル３１２（すなわち、選択されたワード線及びビット線が交差しているメモリセル）からの電流と、ＭＲＡＭアレイ内の寄生電流とを含んでいる。ＭＲＡＭアレイ内の寄生電流は、印加されたアレイ電圧と正確には等しくない、非選択メモリセル３１２における電圧から生じることがある。オフセット誤差のキャリブレーションが適切に実行されないと、メモリセル３１２のセンシング中に、大きな寄生電流が生じることがある。これらの大きな寄生電流は、ＭＲＡＭメモリセル３１２の抵抗をセンシングする際に、誤差を生じさせることがある。電荷増幅器３０８の動作は、非選択アレイ素子における電圧差を最小限にすることである。
【００５１】
電荷増幅器３０８は、選択されたメモリセル３１２を流れるセンス電流からは独立して、選択されたビット線３１４に接続されたメモリセル３１２における電圧を制御する。定電圧が全メモリセル３１２に印加されると（これはメモリセル内の等電位である）、抵抗の変動は、残りの並列メモリセル３１２に電流変動を生じさせず、これにより、寄生センス電流を、センス電流よりも実質的に小さくする。電荷増幅器３０８を流れる電流は、選択されたメモリセル３１２の抵抗に直接的に比例しており、センス電圧における変動に対する補正又は調整を行う必要は無い。
【００５２】
積分器キャパシタ３１８は、センス電流によって充電される。充電時間は、選択されたメモリセル３１２の抵抗に、部分的に依存している。センス増幅器（図示せず）は、キャパシタ３１８の充電時間を使用して、選択されたメモリセル３１２の抵抗を決定する。抵抗は、第１の状態Ｒ又は第２の状態Ｒ＋ΔＲのいずれかである。
【００５３】
キャリブレーション回路１４、１６、６４及び６６、６８は、電流ステアリング回路３１６及び入力電流パスの一部を形成する他の回路における誤差も、補正する。この効果により、電流ステアリングデバイス及びマルチプレクサスイッチのサイズの決定に関する回路設計の設計許容度を、大きく緩和させる。
【００５４】
ステアリング回路３１６及び電荷増幅器３０８の付加的なセット(additional sets)は、メモリセルの他の列（図示せず）からの入力信号を受け取ることができる。これらの付加的なセットは、お互いに並列に及び独立して動作することができる。ｍビットのワードにアクセスするために、ｍセットまでのステアリング回路３１６及び増幅器３０８が、並列に動作する。単一の制御信号（図示せず）が、全てのステアリング回路３１６を同時に制御する。
【００５５】
各電荷増幅器３０８は、ＭＲＡＭデバイス３１０内の他の電荷増幅器３０８からは独立してキャリブレーションされてもよい。しかし、全ての電荷増幅器３０８のキャリブレーションを同時に行ってもよく、同じセットの外部キャリブレーション信号及びカウンタ信号を共有してもよい。
【００５６】
演算増幅器回路１０は、ＭＲＡＭメモリセルの抵抗を感知するために使用されてもよいが、かかるアプリケーションに限られるものではない。さらに、本発明は、直接注入電荷増幅器に限られるものではない。例えば、図９が示す回路４１０は、ユニティゲイン増幅器又はトランスインピーダンス増幅器のような演算増幅器４１２、粗キャリブレーション回路４１４及び精細キャリブレーション回路４１６、キャリブレーションコントロール４６４、テスト信号源４６６、カウンタ４６８並びに粗キャリブレーション及び精細キャリブレーションの各々について出力電流がテスト電流の許容限界内にいつあるかを感知する回路４６９を含んでいる。
【００５７】
本発明は、２段階キャリブレーションに限られるものではない。単一段階キャリブレーションを、バックゲートバイアス電圧を調整することによって実行してもよい。かかるキャリブレーションのために、分圧器の数を増やして、バックゲートバイアス電圧の分解能を高くしてもよい。
【００５８】
同様に、単一段階キャリブレーションを、トランジスタインピーダンスを変更することで実行してもよい。かかるキャリブレーションのために、第１のプログラマブル回路４６及び第２のプログラマブル回路４８におけるトランジスタの数を増やして、カレントミラーにおけるインピーダンスレベルの数を増やしてもよい。
【００５９】
したがって、本発明は、上記で説明され且つ示されてきた特定の実施形態に限定されるものではない。その代わりに、本発明は、添付の請求項にしたがって解釈される。
【００６０】
以下に、本発明の実施の形態を要約する。
１．キャリブレーション動作モードと通常動作モードとを有する集積回路（１０）であって、
制御された電流パスを供給する複数のトランジスタ（１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ）を含み、前記複数のトランジスタの少なくともいくつか（１８ａ，１８ｂ）が、基板（８）内の孤立ウェル（６）内に位置している、演算増幅器と、
デジタル値に応答して、（ａ）前記少なくとも一つの孤立ウェルへのバックゲートバイアス電圧の供給、及び（ｂ）前記制御された電流パスを供給する前記トランジスタのインピーダンスの調整、の少なくとも一方を実行するプログラマブルキャリブレーション回路（１４，１６）であって、前記バックゲートバイアス電圧のレベルとインピーダンス調整量とが、前記デジタル値によって決定されて、それによって、前記キャリブレーション動作モードの間に、異なるデジタル値の供給を受ける、プログラマブルキャリブレーション回路（１４，１６）と、
前記キャリブレーション動作モードの間にテスト信号を生成するテスト信号源（６６）を含むテスト回路と、
前記キャリブレーションモードの間に、前記演算増幅器からの出力信号を前記テスト信号の所望の限界内とさせる前記バックゲートバイアス電圧のレベルとインピーダンス調整量とに対応するデジタル値を記憶し、前記通常動作モードの間に、前記記憶された値を前記キャリブレーション回路に提供する、メモリ（４４ａ〜４４ｅ，６２ａ〜６２ｅ）と、
を備える集積回路。
【００６１】
２．前記プログラマブルキャリブレーション回路は、
前記デジタル値に応答して、所望のバックゲート補正電圧を前記少なくとも一つの孤立ウェル（６）に印加する粗キャリブレーション回路（１４）と、
前記制御された電流パスを提供する前記トランジスタのインピーダンスを、前記デジタル値に応答して調整する精細キャリブレーション回路（１６）と、
を含む上記１に記載の集積回路。
【００６２】
３．前記テスト回路は、テスト信号電流の振幅と出力電流の振幅との比較結果が反転すると前記粗キャリブレーションを終了し、テスト信号電流の振幅と出力電流の振幅との比較結果が反転すると前記精細キャリブレーションを終了するコントロール（６４）をさらに含み、
前記コントロール（６４）は、前記粗キャリブレーションが終了すると、前記デジタル値の第１の部分を前記メモリ（４４ａ〜４４ｅ）に記憶させ、前記精細キャリブレーションが終了すると、前記デジタル値の第２の部分を前記メモリ（６２ａ〜６２ｅ）に記憶させる上記２に記載の集積回路。
【００６３】
４．前記演算増幅器の出力に結合されたゲートを有する追加のトランジスタ（２６）をさらに備えており、
前記追加のトランジスタ（２６）は、前記テスト信号源（６６）に結合されたドレイン・ソース間パスを有し、前記ドレイン・ソース間パスに沿った電圧降下は、前記比較結果が反転されたときを示す上記３に記載の集積回路。
【００６４】
５．前記粗キャリブレーション回路（１４）は、複数の分圧器を形成する複数の第１のトランジスタ（３０，３２，３４ａ〜３４ｄ，３８，４０，４２ａ〜４２ｄ）を含み、前記バックゲートバイアス電圧を前記少なくとも一つの孤立ウェル（６）に印加するように、前記第１のトランジスタが選択されて、
前記精細キャリブレーション回路（１６）は、複数の第２のトランジスタ（５０，５２，５４ａ〜５４ｄ，５６，５８，６０ａ〜６０ｄ）を含み、前記制御された電流パスを提供する前記トランジスタの前記インピーダンスを調整するように、前記第２のトランジスタが選択される上記２に記載の集積回路。
【００６５】
６．前記デジタル値が第１の数と第２の数とを含んでおり、
前記メモリは、前記キャリブレーションモードの間に前記第１の数を記憶する複数の第１のレジスタ（４４ａ〜４４ｅ）と、前記キャリブレーションモードの間に前記第２の数を記憶する複数の第２のレジスタ（６２ａ〜６２ｅ）と、を含み、
前記複数の第１のレジスタ（４４ａ〜４４ｅ）は、前記通常モードの間及び前記キャリブレーションモードの前記精細キャリブレーションの間に、前記第１の数を前記粗キャリブレーション回路（１４）に供給し、
前記複数の第２のレジスタ（６２ａ〜６２ｅ）は、前記通常モードの間に、前記第２の数を前記精細キャリブレーション回路（１６）に供給する上記２に記載の集積回路。
【００６６】
７．前記テスト回路は、コントロール（６４）と第１及び第２のワンショット（７４、７６）とをさらに含んでおり、
前記コントロール（６４）は、前記粗キャリブレーションが終了すると前記第１のワンショット（７４）をトリガし、
前記第１のトリガされたワンショット（７４）は、前記第１の数を前記複数の第１のレジスタ（４４ａ〜４４ｅ）内に保持させ、
前記精細キャリブレーションは、前記粗キャリブレーションの実行後に実行され、
前記コントロール（６４）は、前記精細キャリブレーションが終了すると前記第２のワンショット（７６）をトリガし、
前記第２のトリガされたワンショット（７６）は、前記第２の数を前記複数の第２のレジスタ（６２ａ〜６２ｅ）内に保持させる上記６に記載の集積回路。
【００６７】
８．前記キャリブレーションモードの間に、複数の異なるデジタル値を前記キャリブレーション回路（１４、１６）に提供するモジューロカウンタ（６８）をさらに備えている上記２に記載の集積回路。
【００６８】
【発明の効果】
以上の説明で明らかなように、本発明によれば、自動キャリブレーションプロセスによってオフセット補正を実行し得る集積回路を提供することができる。
【図面の簡単な説明】
【図１】デジタルオフセットキャリブレーションを有する集積回路１０を示す回路図である。
【図２】基板内の孤立したウェルにおける電荷増幅器トランジスタを示す図である。
【図３】粗キャリブレーション回路をさらに詳細に示す回路図である。
【図４】精細キャリブレーション回路をさらに詳細に示す回路図である。
【図５】図１に示す増幅器の制御回路を示す回路図である。
【図６】オフセットキャリブレーション方法を説明するフローチャートである。
【図７】通常モード中に、集積回路を動作する方法を説明するフローチャートである。
【図８】演算増幅器回路１０への適用を示すブロック図である。
【図９】図１に示す増幅器の代替的な実施例を示す回路図である。
【符号の説明】
６  ウェル
８  基板
１０  集積回路
１４  プログラマブルキャリブレーション回路（粗キャリブレーション回路）
１６  プログラマブルキャリブレーション回路（精細キャリブレーション回路）
１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ  トランジスタ
２６  トランジスタ
３０，３２，３４ａ〜３４ｄ，３８，４０，４２ａ〜４２ｄ  第１のトランジスタ
５０，５２，５４ａ〜５４ｄ，５６，５８，６０ａ〜６０ｄ  第２のトランジスタ
４４ａ〜４４ｅ  メモリ（第１のレジスタ）
６２ａ〜６２ｅ  メモリ（第２のレジスタ）
６４  コントロール
６６  テスト信号源
６８  カウンタ
７４  第１のワンショット
７６  第２のワンショット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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