(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板に第１電界効果トランジスタを形成する工程、
（ｂ）前記第１電界効果トランジスタ上に層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜に金属配線を形成する工程、
（ｄ）前記金属配線上に第１半導体層を形成する工程、
（ｅ）前記金属配線および前記第１半導体層を覆うように絶縁膜を堆積する工程、
（ｆ）前記絶縁膜に前記第１半導体層に達する配線開口部を形成する工程、
（ｇ）前記配線開口部を含む前記絶縁膜上に金属膜を堆積する工程、
（ｈ）前記（ｇ）工程後に、熱処理を施すことにより、前記配線開口部内の前記第１半導体層と前記金属膜との界面にシリサイド層を形成する工程、
（ｉ）前記（ｈ）工程後に、未反応の前記金属膜を除去する工程、
（ｊ）前記（ｉ）工程後に、前記配線開口部内を埋め込むように、前記シリサイド層上にシリコン膜を形成する工程、
（ｋ）前記（ｊ）工程後に、前記シリコン膜上に第２半導体層を形成する工程、
（ｌ）前記（ｋ）工程後に、前記第２半導体層の側面に、第２電界効果トランジスタのゲート絶縁膜を形成する工程、
（ｍ）前記（ｌ）工程後に、前記第２半導体層の側面に、前記ゲート絶縁膜を介して前記第２電界効果トランジスタのゲート電極を形成する工程、
を有し、
前記第２半導体層は、下部半導体層、前記下部半導体層上に形成された中間半導体層、および、前記中間半導体層上に形成された上部半導体層によって形成されており、
前記下部半導体層は、前記第２電界効果トランジスタのドレインを構成し、
前記中間半導体層は、前記第２電界効果トランジスタのチャネル領域を構成し、
前記上部半導体層は、前記第２電界効果トランジスタのソースを構成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下部半導体層および前記上部半導体層は、Ｐ型シリコン膜で形成されており、
前記第２電界効果トランジスタはＰチャネル型ＭＩＳＦＥＴで構成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２のいずれか１項に記載の半導体装置の製造方法において、
前記（ｌ）工程の前記ゲート絶縁膜は、熱酸化処理によって形成されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記（ｍ）工程の前記ゲート電極は、前記第２半導体層の側面に導電膜を形成した後に、異方的にエッチングすることによって形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記シリサイド層は、コバルトシリサイド、プラチナシリサイドまたはニッケルシリサイドであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置の製造方法において、
前記金属配線は、前記層間絶縁膜に形成された溝内に、金属膜を埋め込むことで形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置の製造方法において、
前記金属配線の主配線材料は、タングステンであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン膜は、多結晶シリコン膜またはアモルファスシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置の製造方法において、
前記シリコン膜には、前記下部半導体層と同一導電型の不純物が導入されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、メモリセルを縦型ＭＩＳＦＥＴを用いて構成したＳＲＡＭ（Static Random Access Memory）を有する半導体装置の製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
汎用の大容量半導体記憶装置の一種であるＳＲＡＭは、例えば４個のｎチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor-Field-Effect-Transistor）と２個のｐチャネル型ＭＩＳＦＥＴとでメモリセルを構成している。しかし、この種のいわゆる完全ＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）型ＳＲＡＭは、半導体基板の主面に６個のＭＩＳＦＥＴを平面的に配置するので、メモリセルサイズの縮小が困難である。すなわち、ＣＭＯＳを形成するためのｐおよびｎ型ウエル領域およびｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを分離するウエル分離領域が必要となる完全ＣＭＯＳ型ＳＲＡＭは、メモリセルサイズの縮小が困難である。
【０００３】
なお、例えば特開平９−２８３４６２号公報には、半導体基板上に堆積された絶縁膜に、上面にチタンシリサイド層が形成されたソース・ドレイン拡散層に達するコンタクトホールを形成した後、そのコンタクトホール内にシリコン膜を選択成長させ、さらにその上にチタン膜を形成し、シリコン膜とチタン膜との界面にシリサイドを形成した後、アルミニウム膜を堆積する技術が開示されている（特許文献１参照）。
【０００４】
また、例えば特開平８−２０４００９号公報には、高融点金属膜と半導体との接触界面にシリサイド層を形成するのに先立って高融点金属膜にシリコンをイオン注入することで、シリサイド化のための熱処理温度を低減する技術が開示されている（特許文献２参照）。
【０００５】
また、例えば特開平５−３１５３３３号公報には、多結晶シリコン膜上にシリサイド層を持つ構造のシリサイド層に、多結晶シリコンと同一導電型を形成する不純物を導入することにより、多結晶シリコン膜中の不純物が拡散するのを抑制する技術が開示されている（特許文献３参照）。
【０００６】
また、例えば特開平８−２６４５３６号公報には、高融点金属シリサイド膜に多結晶シリコン膜が接合される構成において、上記高融点金属シリサイド膜において多結晶シリコン膜が接合される部分にシリコンイオンを注入した高濃度領域を形成することにより、多結晶シリコン膜からの不純物の吸い上げを抑制する技術が開示されている（特許文献４参照）。
【特許文献１】特開平９−２８３４６２号公報
【特許文献２】特開平８−２０４００９号公報
【特許文献３】特開平５−３１５３３３号公報
【特許文献４】特開平８−２６４５３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、本発明者は、ＳＲＡＭのメモリセルのＭＩＳ・ＦＥＴを縦型トランジスタで構成する技術について検討した。以下は、公知とされた技術ではないが、本発明者によって検討された内容であり、その概要は次のとおりである。
【０００８】
すなわち、本発明者が検討したＳＲＡＭでは、半導体基板の主面にメモリセルの駆動用のＭＩＳ・ＦＥＴおよび転送用のＭＩＳ・ＦＥＴを設けるとともに、半導体基板上の金属配線上に多結晶シリコンからなるプラグを介して多結晶シリコンの柱状体を設け、その柱状体の側面にメモリセルの負荷用のＭＩＳ・ＦＥＴを形成する構成とされている。しかし、この構成では、金属配線上に多結晶シリコン膜が形成されるという特異な構成を有することから、上記金属配線と多結晶シリコンとの接合部の接触抵抗を如何にして低減するかが重要な課題となっている。
【０００９】
本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、金属配線上にシリサイド層を形成する工程、前記シリサイド層に第１不純物を導入する工程、前記第１不純物を導入した後のシリサイド層上に、前記第１不純物と同一導電型の半導体相を形成する工程を有するものである。
【００１３】
また、本発明は、金属配線上に半導体パターンを形成する工程、前記金属配線および半導体パターン上に絶縁膜を堆積した後、その絶縁膜に、前記半導体パターンに達する開口部を形成する工程、前記開口部内を含む前記絶縁膜上に金属膜を堆積した後、熱処理を施すことにより、前記金属膜と半導体パターンとの接触界面に金属シリサイド層を前記開口部に対して自己整合的に形成し、さらに余剰の金属膜を除去する工程、前記金属シリサイド層を形成した後の前記開口部内に半導体膜を埋め込む工程を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためハッチングを付す場合もある。また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図１に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を有している。
【００１８】
メモリセル（ＭＣ）を構成する上記６個のＭＩＳＦＥＴのうち、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、ｎチャネル型ＭＩＳＦＥＴを有している。また、２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ｐチャネル型ＭＩＳＦＥＴを有している。この縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、周知の完全ＣＭＯＳ型ＳＲＡＭにおける負荷ＭＩＳＦＥＴに相当するものであるが、通常の負荷ＭＩＳＦＥＴとは異なり、後述するような縦型構造で構成されており、かつ駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）形成領域の上部に配置されている。
【００１９】
メモリセル（ＭＣ）の駆動用ＭＩＳＦＥＴ（ＤＲ1）および縦型ＭＩＳＦＥＴ（ＳＶ1）は第１のインバータＩＮＶ1を構成し、駆動用ＭＩＳＦＥＴ（ＤＲ2）および縦型ＭＩＳＦＥＴ（ＳＶ2）は第２のインバータＩＮＶ2を構成している。これら一対のインバータＩＮＶ1、ＩＮＶ2はメモリセル（ＭＣ）内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２０】
すなわち、駆動用ＭＩＳＦＥＴ（ＤＲ1）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ1）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ2）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲートとは互いに電気的に接続され、メモリセルの一方の蓄積ノード（Ａ）を構成する。駆動用ＭＩＳＦＥＴ（ＤＲ2）のドレインと、縦型ＭＩＳＦＥＴ（ＳＶ2）のドレインと、駆動用ＭＩＳＦＥＴ（ＤＲ1）のゲートと、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲートとは互いに電気的に接続され、メモリセルの他方の蓄積ノード（Ｂ）を構成する。
【００２１】
上記フリップフロップ回路の一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方に電気的に接続され、もう一方の入出力端子は、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの他方は、一対の相補性データ線の内の一方のデータ線ＢＬＴに電気的に接続され、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの他方は、一対の相補性データ線の内の他方のデータ線ＢＬＢに電気的に接続されている。また、フリップフロップ回路の一端、すなわち２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソースは、基準電圧（Ｖss）よりも電位の高い、例えば３Ｖの電源電圧（Ｖdd）を供給する電源電圧線（Ｖdd）に電気的に接続され、他端、すなわち２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のソースは、例えば０Ｖの基準電圧（Ｖss）を供給する基準電圧線（Ｖss）に電気的に接続されている。転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）、のゲート電極は、ワード線（ＷＬ）に電気的に接続されている。上記メモリセル（ＭＣ）は、一対の蓄積ノード（Ａ，Ｂ）の一方をＨｉｇｈ、他方をＬｏｗにすることにより情報を記憶する。
【００２２】
上記メモリセル（ＭＣ）における情報の保持、読み出しおよび書き込み動作は、周知の完全ＣＭＯＳ型ＳＲＡＭのそれと基本的に同じである。すなわち、情報の読み出し時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖdd）を印加し、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにして一対の蓄積ノード（Ａ，Ｂ）の電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば電源電圧（Ｖdd）を印加して、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖdd）に接続し、他方を基準電圧（Ｖss）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のＯＮ、ＯＦＦを反転させる。
【００２３】
図２は、上記メモリセル（ＭＣ）の具体的な構造を示す要部平面図、図３の左側部分は、図２のＡ−Ａ’線に沿った断面図、その右隣部分は、図２のＢ−Ｂ’線に沿った断面図、その右隣部分は、図２のＣ−Ｃ’線に沿った断面図、さらにその右隣部分は、図２のＤ−Ｄ’線に沿った断面図である。なお、図２に示す４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域（メモリセル形成領域）を示しているが、この（＋）印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図２は、図を解り易くするためにメモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
【００２４】
例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、基板という）１の主面には、ｐ型ウエル４が形成されている。このｐ型ウエル４の素子分離溝２によって周囲を規定された活性領域（Ｌ）には、メモリセル（ＭＣ）の一部を構成する２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が形成されている。素子分離溝２には、例えば酸化シリコン（ＳｉＯ2等）からなる絶縁膜３が埋め込まれ、素子分離部を構成している。なお、図示しないが、周辺回路領域の基板１のｎ型ウエルとｐ型ウエルに、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴが構成される。周辺回路用ＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成しても良い。
【００２５】
図２に示すように、活性領域（Ｌ）は、図の縦方向（Ｙ方向）に延在する略長方形の平面パターンを有しており、メモリセル１個の占有領域には、２個の活性領域（Ｌ、Ｌ）が互いに平行に配置されている。２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のうち、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）は、一方の活性領域（Ｌ）に形成され、それらのソース、ドレインの一方を互いに共有している。また、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）は、他方の活性領域（Ｌ）に形成され、それらのソース、ドレインの一方を互いに共有している。
【００２６】
一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）とは、素子分離部を介して図の横方向（Ｘ方向）に離隔して配置され、かつメモリセル形成領域の中心点に対して点対称に配置される。また、駆動ＭＩＳＦＥＴ（ＤＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂは、図の横方向（Ｘ方向）に延在するように配置され、Ｘ方向において、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）との間の素子分離部上でその一端が終端し、その一端部上に後述する縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が形成される。これにより、メモリセルサイズを縮小できる。また、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は図の縦方向（Ｙ方向）に隣接して配置され、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部に、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソースに電気的に接続される電源電圧線（Ｖdd）９０が図の縦方向（Ｙ方向）に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線（Ｖdd）９０と相補性データ線ＢＬＴ、ＢＬＢとを同じ配線層に形成し、図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向（Ｘ方向）において、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）との間の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を配置するとともに、図の横方向（Ｘ方向）において、相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を配置することによりメモリセルサイズを縮小できる。
【００２７】
転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ａと、ゲート電極７Ａの両側のｐ型ウエル４に形成されたｎ+型半導体領域１４（ソース、ドレイン）とを有している。また、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ｂと、ゲート電極７Ｂの両側のｐ型ウエル４に形成されたｎ+型半導体領域１４（ソース、ドレイン）とを有している。
【００２８】
転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインとはｎ+型半導体領域１４により一体に形成され、このｎ+型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。また駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成され、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間導電層（金属配線）４２が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）ドレインであるｎ+型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間導電層４２とを介して互いに電気的に接続されている。なお、絶縁膜１９は、例えば窒化シリコンからなり、絶縁膜２０は、例えば酸化シリコンからなり、絶縁膜２９は、例えば窒化シリコンからなり、絶縁膜３０は、例えば酸化シリコンからなり、絶縁膜３１は、例えば窒化シリコンからなる。また、符号の２４はコンタクトホールを示し、符号の３２〜３５は溝を示し、符号の４４、４５は中間導電層を示している。
【００２９】
転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方と、駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインとはｎ+型半導体領域１４により一体に形成され、このｎ+型半導体領域１４の上部には、プラグ２８が埋め込まれたコンタクトホール２３が形成されている。駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂの上部には、プラグ２８が埋め込まれたコンタクトホール２２が形成されて、コンタクトホール２２、２３の上部には、コンタクトホール２２内のプラグ２８とコンタクトホール２３内のプラグ２８とを接続する中間導電層（金属配線）４３が形成されている。そして、転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとは、これらのプラグ２８、２８と中間導電層４３とを介して互いに電気的に接続されている。
【００３０】
プラグ２８は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成され、中間導電層４２、４３は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成される。このように、中間導電層４２、４３を金属膜で構成することにより、抵抗を低減でき、メモリセルの特性を向上できる。
【００３１】
また、プラグ２８および中間導電層４２、４３と同層のプラグ２８および中間導電層４６、４７により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。これにより、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続の自由度を向上でき、高集積化が可能となる。また、中間導電層４６，４７を金属膜で構成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。すなわち、後述するように、上層に形成される金属（メタル）配線層は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）よりも上部に形成されるので、その上層の金属配線層のみで、ＭＩＳＦＥＴ間の電気的接続を行う場合よりも、配線の自由度を向上できるとともに、高集積化できる。
【００３２】
駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ1）が形成され、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂの一端部上には、縦型ＭＩＳＦＥＴ（ＳＶ2）が形成されている。
【００３３】
縦型ＭＩＳＦＥＴ（ＳＶ1）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ1：第２半導体層）と、この積層体（Ｐ1）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とを有しいる。縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ（半導体層、第１半導体層）５５および導体層４８を介して前記中間導電層４２に接続されており、さらにこの中間導電層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとに電気的に接続されている。
【００３４】
縦型ＭＩＳＦＥＴ（ＳＶ2）は、下部半導体層（ドレイン）５７、中間半導体層５８、上部半導体層（ソース）５９を積層した四角柱状の積層体（Ｐ2：第２半導体層）と、この積層体（Ｐ2）の側壁にゲート絶縁膜６３を介して形成されたゲート電極６６とを有している。縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層（ドレイン）５７は、その下部に形成されたプラグ５５および導体層４８を介して前記中間導電層４３に接続されており、さらにこの中間導電層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のソースであるｎ+型半導体領域１４、と駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとに電気的に接続されている。なお、符号の５３は、スルーホールを示している。
【００３５】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、下部半導体層５７がドレインを構成し、中間半導体層５８が基板（チャネル領域）を構成し、上部半導体層５９がソースを構成している。下部半導体層５７、中間半導体層５８、上部半導体層５９の夫々は、シリコン膜で構成され、下部半導体層５７および上部半導体層５９はｐ型にドープされ、ｐ型シリコン膜で構成される。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、シリコン膜で形成されたｐチャネル型ＭＩＳＦＥＴで構成される。
【００３６】
また、プラグ５５を構成するシリコン膜は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の下部半導体層５７を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、成膜時または成膜後にホウ素をドープして、ｐ型シリコン膜で構成される。ソースである下部半導体層５７はシリコン膜で形成されているので、シリコン膜（プラグ５５）とタングステンからなる中間導電層４２、４３との界面で所望しないシリサイド反応が生じるのを防ぐために、それらの間に導体層４８を設けている。これにより、タングステンからなる中間導電層４２、４３の上部に、シリコン膜で形成される下部半導体層５７、中間半導体層５８、上部半導体層５９を形成でき、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を中間導電層４２、４３の上部に形成できる。すなわち、中間導電層４２、４３は、タングステン（Ｗ）等の金属膜で構成し、導体層４８を介して中間導電層４２、４３の上部にシリコン膜で形成された縦型ＭＩＳＦＥＴを形成することにより、ＭＩＳＦＥＴ間の接続抵抗を低減でき、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【００３７】
本実施の形態１では、後述のように、上記導体層４８が、第１導体層と、第２導体層との積層膜で形成されている。第１導体層は、中間導電層４２、４３に接した状態でその上に形成されている。この第１導体層は、主として中間導電層４２、４３中の原子（タングステン）が上層のプラグ５５側に拡散するのを抑制する機能する導体層であり、例えば窒化タングステン（ＷＮ）で構成されている。この第１導体層の材料は、窒化タングステンに代えて、例えばチタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜の単層膜、または、窒化タングステン膜とタングステン（Ｗ）膜との積層膜、窒化チタン膜とタングステン膜との積層膜、あるいは、それらの膜を２種以上積層した積層膜を用いても良い。このような第１導体層を設けることにより、中間導電層４２、４３中のタングステンがプラグ５５側に拡散するのを抑制することができ、中間導電層４２、４３中のタングステンとプラグ５５中のシリコンとの反応による異常な体積膨張を抑制できるので、ＳＲＡＭの歩留まりおよび信頼性を向上させることができる。
【００３８】
また、上記導体層４８の第２導体層は、上記第１導体層上に積層され、プラグ５５と接するように形成されている。この第２導体層は、主として多結晶シリコン等のような半導体で構成されるプラグ５５と、タングステン等のようなメタルで構成される中間導電層４２、４３との接触抵抗を低減する機能を有する導体層であり、例えばタングステンシリサイド等のような高融点金属シリサイド（遷移金属シリサイド）で構成されている。この第２導体層の材料は、タングステンシリサイドに代えて、例えばチタンシリサイドまたはニッケルシリサイドを用いても良い。このような第２導体層を設けることにより、プラグ５５と中間導電層４２、４３との接触抵抗を低減できる。この第２導体層は、上記導体層４８の第１導体層のバリア用の導体層としての機能も有している。上記高融点金属シリサイド（遷移金属シリサイド）には、１つの高融点金属（遷移金属）に対して、シリコンの組成の異なる複数のシリサイドが存在するが、一般的に高温プロセスを経るに従って、シリコン組成比の大きい、ＭＳｉ2（Ｍは、高融点金属（遷移金属））が安定相となる。このため、半導体装置の製造工程では、シリサイドは、シリコン組成としてＭＳｉ2あるいはさらに過剰なシリコンを含有するＭＳｉx（ｘ＞２）を用いる。タングステンシリサイド（ＷＳｉ2）の融点は、例えば２１６７℃、抵抗率は、例えば５０〜７０μΩ・ｃｍ程度、シート抵抗（２０ｎｍ厚）は、例えば４０〜５５Ω／□程度、ショットキー障壁（ｎ+型の半導体に対する）は、例えば０．６５ｅＶ程度、耐熱性は、例えば１０００℃程度より高い、単位金属膜厚当たりのシリコン消費膜厚は、例えば２．５３程度、フッ酸（ＨＦ）に対して不可溶、ＨＦ／ＨＮＯ3に対して可溶、自然酸化膜（ＳｉＯ2）との反応性無し、である。また、チタンシリサイド（ＴｉＳｉ2）の融点は、例えば１５３７℃、抵抗率は、例えば１５〜２０μΩ・ｃｍ程度、シート抵抗（２０ｎｍ厚）は、例えば１２〜１８Ω／□程度、ショットキー障壁（ｎ+型の半導体に対する）は、例えば０．６１ｅＶ程度、耐熱性は、例えば８００〜８５０℃程度、単位金属膜厚当たりのシリコン消費膜厚は、例えば２．２７程度、フッ酸（ＨＦ）に対して可溶、自然酸化膜（ＳｉＯ2）との反応性有り、である。
【００３９】
ところで、本実施の形態１では、この第２導体層およびプラグ５５の両方に、後述のように、例えばホウ素等のような不純物が高濃度（例えばその後のプロセス最高到達温度での固溶限度以上）で導入されている。メタル配線（中間導電層４２、４３）上に導体層４８および低抵抗な多結晶シリコンからなるプラグ５５を下層から順に積み重ね、さらに、その上に縦型ＭＩＳＦＥＴ（ＳＶ1，ＳＶ2）を形成する本実施の形態のＳＲＡＭ構造では、縦型ＭＩＳＦＥＴの形成時の熱負荷により、プラグ５５中の不純物が導体層４８の第２導体層のメタルシリサイドに吸い出され、プラグ５５中の第２導体層との接触界面部分で不純物濃度が著しく低下し、その接触界面にショットキーダイオードが形成されてしまう。その結果、メタル配線（中間導電層４２、４３）とプラグ５５との接触抵抗が増大したり、その接触抵抗が非線形に上昇したりする。そして、このようなメタル配線（中間導電層４２、４３）とプラグ５５との接触抵抗の増大が原因となって高抵抗の接触部分で電圧降下が生じ、負荷ＭＩＳＦＥＴの目標のドレイン電流値が得られない場合が生じたり、その接触抵抗が非線形になることが原因でＳＲＡＭの性能が変動し、再現性が劣化したりする問題がある。これに対して、本実施の形態１では、プラグ５５に不純物を高濃度で導入することにより、プラグ５５自体の抵抗を下げるとともに、プラグ５５中の第２導体層との接触界面部分の不純物濃度が第２導体層への不純物の吸い出しに起因して著しく低下してしまうのを抑制する一方、導体層４８の第２導体層にも不純物を導入しておくことにより、プラグ５５から第２導体層への不純物の拡散自体を抑制することで、第２導体層との接触界面部分でのプラグ５５中の不純物濃度の著しい低下を抑制する。これにより、プラグ５５と第２導体層との接触界面に良好なオーミック接触を形成することができるので、メタル配線（中間導電層４２、４３）とプラグ５５との接触抵抗を低くすることができる。その結果、ＳＲＡＭの負荷ＭＩＳＦＥＴ（ＳＶ1，ＳＶ2）の目標のドレイン電流値を確保できるので、ＳＲＡＭのアクセス速度を向上させることができる。また、プラグ５５と第２導体層との接触抵抗を線形に近づけることができるので、ＳＲＡＭの性能の変動を低減でき、ＳＲＡＭの再現性を向上させることができる。上記導体層４８の第２導体層に導入される不純物は、プラグ５５の導電型と同一の導電型を形成する不純物であれば良く、ホウ素に限定されるものではなく種々変更可能である。
【００４０】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれのゲート電極６６は、四角柱状の積層体（Ｐ1、Ｐ2）のそれぞれの側壁を囲むように形成される。なお、ゲート電極６６は、サイドウォール状に、四角柱状の積層体（Ｐ1、Ｐ2）に対して自己整合的に形成される。
【００４１】
このように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ソース、基板（チャネル領域）、ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＩＳＦＥＴを構成する。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル長方向は基板の主面に対して垂直な方向であり、チャネル長は基板の主面に対して垂直な方向における下部半導体層５７と上部半導体層５９との間の長さで規定される。縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の占有面積を大きくせずに、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル幅を大きくすることができる。
【００４２】
縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１（５１ｂ）に電気的に接続されている。縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６を四角柱状の積層体（Ｐ1）に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型ＭＩＳＦＥＴ（ＳＶ1）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面がゲート引き出し電極５１（５１ｂ）に対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。
【００４３】
このゲート引き出し電極５１（５１ｂ）の上部にはプラグ８０が埋め込まれたスルーホール７５が形成されている。また、このプラグ８０は、その一部が前記中間導電層４３に接続されており、縦型ＭＩＳＦＥＴＳ（ＳＶ1）のゲート電極６６は、ゲート引き出し電極５１（５１ｂ）、プラグ８０、中間導電層４３およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂとに電気的に接続されている。後述するようにプラグ８０は、プラグ８０より上層の配線とは電気的に接続されず、相補性データ線ＢＬＴが平面的にみてプラグ８０と重なるように、プラグ８０の上部を図の縦方向（Ｙ方向）に延在して配置される。このように、プラグ８０の底部を用いて、ゲート引き出し電極５１（５１ｂ）と中間導電層４３とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ８０の上部に相補性データ線ＢＬＴを配置することができ、メモリセルサイズを縮小できる。
【００４４】
縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６は、その下端部に形成されたゲート引き出し電極５１（５１ａ）に電気的に接続されている。縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６を四角柱状の積層体（Ｐ2）に対して自己整合的にサイドウォール状に形成する工程を利用して、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面がゲート引き出し電極５１（５１ａ）に対して自己整合的に接続される。これにより、メモリセルサイズを縮小できる。なお、符号の７８はスルーホールを示している。
【００４５】
上記ゲート引き出し電極５１（５１ａ）の上部にはプラグ８０が埋め込まれたスルーホール７４が形成されている。また、このプラグ８０は、その一部が前記中間導電層４２に接続されており、縦型ＭＩＳＦＥＴ（ＳＶ2）のゲート電極６６は、ゲート引き出し電極５１（５１ａ）、プラグ８０、中間導電層４２およびその下部の前記プラグ２８、２８を介して前記転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレインの一方および駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインであるｎ+型半導体領域１４と、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ｂとに電気的に接続されている。
【００４６】
プラグ８０は、プラグ８０より上層の配線（金属配線層）とは電気的に接続されず、相補性データ線ＢＬＢが平面的にみてプラグ８０と重なるように、プラグ８０の上部を延在して配置される。このように、プラグ８０の底部を用いて、ゲート引き出し電極５１（５１ａ）と中間導電層４２とを電気的に接続することにより、メモリセルサイズを縮小できる。また、プラグ８０の上部に相補性データ線ＢＬＢを配置することができ、メモリセルサイズを縮小できる。プラグ８０は、例えばタングステン（Ｗ）等の金属（メタル）膜で構成される。
【００４７】
このように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６は、ゲート電極６６の下部において、例えばゲート電極６６の底面が導電膜であるゲート引き出し電極５１（５１ａ、５１ｂ）に接触するように、ゲート引き出し電極５１（５１ａ、５１ｂ）に対して自己整合的にサイドウォール状に接続される。これにより、メモリセルサイズを縮小できる。
【００４８】
前記駆動ＭＩＳＦＥＴの上部に絶縁膜を介して形成された前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）は、ゲート（６６）の下部で下層の導電膜あるゲート引き出し電極５１（５１ａ、５１ｂ）に電気的に接続される。また、前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）と、前記駆動ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（７Ｂ）またはドレイン（１４）との間の電流パスは、導電膜であるゲート引き出し電極５１（５１ａ、５１ｂ）を介して前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）の下部を経由して形成される。すなわち、前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）は、ゲート引き出し電極５１（５１ａ、５１ｂ）に対して自己整合的に接続され、かつそのゲート（６６）の下部において、電流パスが基板の主面に対して垂直方向に流れるように、ゲート引き出し電極５１（５１ａ、５１ｂ）、導電膜である中間導電層４２、４３、プラグ２８を経由し、その下部に形成される前記駆動ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（７Ｂ）またはドレイン（１４）に電気的に接続される。すなわち、前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）は、プラグ２８の上部に、プラグ２８および前記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート（６６）とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。
【００４９】
また、プラグ８０はプラグ２８の上部に、プラグ２８とプラグ８０とは、平面的に重なるように配置される。これにより、メモリセルの特性を向上できるとともに、メモリセルサイズを縮小できる。なお、絶縁膜７０およびサイドウォールスペーサ７１は、例えば酸化シリコンからなり、絶縁膜７２は、例えば窒化シリコンからなり、絶縁膜７３は、例えば酸化シリコンからなる。
【００５０】
縦型ＭＩＳＦＥＴ（ＳＶ1）の一部を構成する積層体（Ｐ1）および縦型ＭＩＳＦＥＴＳ（Ｖ2）の一部を構成する積層体（Ｐ2）のそれぞれの上部には、層間絶縁膜を介して電源電圧線（Ｖdd）９０が形成されている。電源電圧線（Ｖdd）９０は、積層体（Ｐ1）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴＳ（Ｖ1）の上部半導体層（ソース）５９と電気的に接続され、かつ積層体（Ｐ2）の上部のスルーホール８２内に埋め込まれたプラグ８５を介して縦型ＭＩＳＦＥＴ（ＳＶ2）の上部半導体層（ソース）５９と電気的に接続されている。なお、絶縁膜８１は、例えば酸化シリコンからなり、符号の８４はスルーホールを示し、絶縁膜８６は、例えば炭化シリコンからなり、絶縁膜８７は、酸化シリコンからなり、符号の８８は配線溝を示している。
【００５１】
上記電源電圧線（Ｖdd）９０と同じ配線層には、相補性データ線ＢＬＴ、ＢＬＢが形成されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、図２のＹ方向に沿って平行に延在している。すなわち、相補性データ線ＢＬＴは、平面的に見て一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と重なるように転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）の上部を図２のＹ方向に沿って延在するように配置される。相補性データ線ＢＬＢは、平面的に見て他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）と重なるように転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）の上部を図２のＹ方向に沿って延在するように配置される。これにより、メモリセルサイズを縮小できる。
【００５２】
相補性データ線ＢＬＴは、前記プラグ８５と同層のプラグ８５、前記プラグ８０と同層のプラグ８０、前記中間導電層４２、４３と同層の中間導電層４４、および前記プラグ２８と同層のプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ1）のソース、ドレイン（ｎ+型半導体領域１４）の他方と電気的に接続されている。また、相補性データ線ＢＬＢは、前記プラグ８５と同層のプラグ８５、前記プラグ８０と同層のプラグ８０、前記中間導電層４２、４３と同層の中間導電層４４、および前記プラグ２８と同層のプラグ２８を介して転送ＭＩＳＦＥＴ（ＴＲ2）のソース、ドレイン（ｎ+型半導体領域１４）の他方と電気的に接続されている。電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢは、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。
【００５３】
このように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は図の縦方向（Ｙ方向）に隣接して配置され、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部に、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソースに電気的に接続される電源電圧線（Ｖdd）９０が図の縦方向（Ｙ方向）に延在するように配置される。これにより、メモリセルサイズを縮小できる。また、電源電圧線（Ｖdd）９０と相補性データ線ＢＬＴ、ＢＬＢとを同じ配線層に形成し、図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢの間に電源電圧線（Ｖdd）９０を形成することにより、メモリセルサイズを縮小できる。すなわち、図の横方向（Ｘ方向）において、一方の転送ＭＩＳＦＥＴ（ＴＲ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）と、他方の転送ＭＩＳＦＥＴ（ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）との間の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を配置し、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部に図の縦方向（Ｙ方向）に延在する電源電圧線（Ｖdd）９０を配置し、転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）の上部に図の縦方向（Ｙ方向）に延在する相補性データ線ＢＬＴ、ＢＬＢを配置することにより、メモリセルサイズを縮小できる。
【００５４】
上記電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢの上層には、絶縁膜９３を介して、図２のＸ方向に沿って平行に延在するワード線（ＷＬ）および基準電圧線（Ｖss）９１が形成されている。ワード線（ＷＬ）は、図２のＹ方向において、基準電圧線（Ｖss）９１の間に配置される。ワード線（ＷＬ）は、前記プラグや中間導電層と同層のプラグおよび中間導電層を介して転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）のゲート電極７Ａと電気的に接続され、基準電圧線（Ｖss）９１は、同じく前記プラグや中間導電層と同層のプラグおよび中間導電層を介して駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のｎ+型半導体領域（ソース）１４に電気的に接続されている。ワード線（ＷＬ）および基準電圧線（Ｖss）９１は、例えば銅（Ｃｕ）を主体とする金属膜で構成されている。なお、絶縁膜９３の絶縁膜９３ａ、９３ｃは、例えば酸化シリコンからなり、絶縁膜９３ｂは、例えば窒化シリコンからなり、符号の９４は、配線溝を示している。
【００５５】
プラグ８０、８５、電源電圧線（Ｖdd）９０および相補性データ線ＢＬＴ、ＢＬＢと同層のプラグ８０、８３、８５および第１金属配線層により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。図示しないプラグ、基準電圧線９１（Ｖss）、ワード線（ＷＬ）と同層のプラグおよび第２金属配線層により、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴのソース・ドレインおよびゲート間が電気的に接続される。第１金属配線層と第２金属配線層とは図示しないプラグにより電気的に接続される。
【００５６】
このように、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピード向上できる。
【００５７】
このように、本実施の形態のＳＲＡＭは、２個の転送ＭＩＳＦＥＴ（ＴＲ1、ＴＲ2）および２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）を基板１のｐ型ウエル４に形成し、これら４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の上部に２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）による負荷ＭＩＳＦＥＴを形成している。この構成により、メモリセルの占有面積は、実質的に４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の占有面積に相当するので、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べて１個のメモリセルの占有面積を縮小することができる。また、本実施の形態のＳＲＡＭは、ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を４個のＭＩＳＦＥＴ（ＴＲ1、ＴＲ2、ＤＲ1、ＤＲ2）の上方に形成するので、ｐチャネル型の縦型ＭＩＳＦＥＴを基板のｎ型ウエルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウエルとｎ型ウエルとを分離する領域が不要である。従って、メモリセルの占有面積をさらに縮小することができるので、高速、大容量のＳＲＡＭを実現することができる。
【００５８】
次に、上記メタル配線（中間導電層４２、４３）の形成工程からプラグ５５の形成工程までの一例を図４〜図１０により説明する。なお、図４〜図１０は、ＳＲＡＭの製造工程中の半導体ウエハ上の配線層部分の要部断面図を示している。図４〜図１０では、図面を簡単にするため、溝３２、３３および中間導電層４２、４３を合わせて図示してある。
【００５９】
まず、図４に示すように、溝（配線開口部）３２、３３内に、中間導電層４２、４３を形成する。溝３２、３３は、まず絶縁膜３０をエッチングして下層の絶縁膜２９の表面でエッチングを停止し、その後、絶縁膜２９をエッチングすることで形成する。これにより、溝３２、３３の下層の絶縁膜２０が過剰にエッチングされることはない。また、中間導電層４２、４３は、いわゆるダマシン法で形成する。すなわち、例えば溝３２、３３の内部を含む絶縁膜３０上にスパッタリング法等で窒化チタン膜を堆積し、続いて金属膜としてＣＶＤ法等でタングステン膜を堆積した後、溝３２、３３の外部のタングステン膜および窒化チタン膜を化学的機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）によって除去することで中間導電層４２、４３を形成する。
【００６０】
続いて、図５に示すように、絶縁膜３０および中間導電層４２、４３上に、上記第１導体層４８ａおよび上記第２導体層４８ｂをＣＶＤ法またはスパッタリング法等により下層から順に堆積する。
【００６１】
この第１導体層４８ａは、上記のように主として中間導電層４２、４３中の原子（タングステン）が上層のプラグ５５側に拡散するのを抑制する機能を有するバリア用の導体層であり、例えば窒化タングステンで構成されている。このような第１導体層４８ａを設けることにより、中間導電層４２、４３中の原子がプラグ５５側に拡散するのを抑制することができ、中間導電層４２、４３中の原子とシリコンとの反応による異常な体積膨張を抑制できるので、ＳＲＡＭの歩留まりおよび信頼性を向上させることができる。この第１導体層４８ａの材料は、窒化タングステンに限定されるものではなく種々変更可能であり、例えばチタン膜や窒化チタン膜の単層膜、または、窒化タングステン膜とタングステン膜との積層膜、窒化チタン膜とタングステン膜との積層膜、あるいは、それらの膜を２種以上積層した積層膜を用いても良い。チタン系薄膜は窒化チタン膜に比べて酸化シリコン膜との密着性や耐熱性がよいという特徴を有する。一方、窒化チタン膜は酸化により容易に不動態化するため、装置汚染の可能性が低く簡便に扱える。密着性、耐熱性、簡便性のいずれを重視するかにより選択が可能である。従って、ＭＩＳＦＥＴを形成した後の配線形成工程のように、チタン系薄膜が基板（半導体ウエハ）に再付着してもＭＩＳＦＥＴの特性を変動させる虞れが少ない工程でバリア膜を必要とする場合などは、窒化チタン膜よりもチタン系薄膜を使用した方が良い。また、第１導体層４８ａは、タングステンからなる中間導電層４２、４３の表面を窒化処理して窒化タングステンに変えることで形成しても良い。
【００６２】
上記第２導体層４８ｂは、上記のように主として多結晶シリコン等のような半導体で構成されるプラグ５５と、タングステン等のようなメタルで構成される中間導電層４２、４３との接触抵抗を低減する機能を有する接触抵抗低減用の導体層であり、例えばタングステンシリサイド等のようなメタルシリサイドで構成されている。このような第２導体層を設けることにより、プラグ５５と中間導電層４２、４３との接触抵抗を低減できる。この第２導体層の材料は、タングステンシリサイドに限定されるものではなく種々変更可能であり、例えばチタンシリサイドまたはニッケルシリサイドを用いても良い。なお、この第２導体層４８ｂは、上記第１導体層４８ａのバリア用の導体層としての機能も有している。
【００６３】
その後、上記第２導体層４８ｂに、例えばホウ素（Ｂ）等のような不純物をイオン注入法等により導入する。この時のイオン注入エネルギーは、不純物イオンの投影飛程が第２導体層４８ｂ中に位置するように設定する。また、不純物注入量は、第２導体層４８ｂの厚さによって変わるが、第２導体層４８ｂ中のホウ素原子濃度が、その後のプロセスの最高到達温度での固溶限以上の高不純物濃度に設定することが好ましい。これにより、プラグ５５の不純物が第２導体層４８ｂへ拡散することを抑制することができるので、プラグ５５中の第２導体層４８ｂとの接触界面部分での不純物濃度の著しい低下を抑制することができる。このため、プラグ５５と第２導体層４８ｂとの接触界面に良好なオーミック接触を形成することができるので、メタル配線（中間導電層４２、４３）とプラグ５５との接触抵抗を低くすることができる。その結果、ＳＲＡＭの負荷ＭＩＳＦＥＴ（ＳＶ1，ＳＶ2）の目標のドレイン電流値を確保できるので、ＳＲＡＭのアクセス速度を向上させることができる。また、プラグ５５と第２導体層４８ｂとの接触抵抗を線形に近づけることができるので、ＳＲＡＭの性能の変動を低減でき、ＳＲＡＭの再現性を向上させることができる。第２導体層４８ｂへの不純物導入方法は、イオン注入法に限定されるものではなく、例えば気相中での不純物ドープも可能である。また、上記第２導体層４８ｂに導入される不純物は、プラグ５５の導電型と同一の導電型を形成する不純物であれば良く、ホウ素に限定されるものではなく種々変更可能である。なお、上記最高到達温度は、ゲート絶縁膜６３の形成時の温度や層間絶縁膜形成後のデンシファイ温度等で７００度程度を例示できる。
【００６４】
その後、熱処理を施すことにより、第２導体層４８ｂのタングステンシリサイド（ＷＳｉｘ）の組成比ｘを化学量論的組成（ストイキオメトリ）にすることで、第２導体層４８ｂの膜質を向上させる。
【００６５】
次いで、第１導体層４８ａおよび第２導体層４８ｂの積層膜を、図６に示すように、通常のフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより導体層４８を形成する。続いて、図７に示すように、例えば窒化シリコンからなる絶縁膜３１をＣＶＤ法等により堆積した後、その上に、上記一対のゲート引き出し電極５１ａ、５１ｂを形成する。その後、ゲート引き出し電極５１ａ、５１ｂを覆うように、絶縁膜３１上に、例えば酸化シリコンからなる絶縁膜１００を堆積した後、図８に示すように、絶縁膜１００上に、スルーホール形成用のフォトレジストパターンＰＲ１を形成する。その後、フォトレジストパターンＰＲ１をマスクにして絶縁膜１００をドライエッチングすることにより、導体層４８（第２導体層４８ｂ）の一部が露出されるようなスルーホール５３を形成する。
【００６６】
次いで、図９に示すように、スルーホール５３の内部を含む絶縁膜１００上にＣＶＤ法で低抵抗な多結晶シリコン膜（またはアモルファスシリコン膜）からなるプラグ形成膜５５Ａを堆積する。続いて、スルーホール５３の外部のプラグ形成膜５５Ａを、図１０に示すように、例えばＣＭＰ法またはエッチバック法によって除去することにより、スルーホール５３の内部にプラグ５５を形成する。その後、プラグ５５の導電型を、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の下部半導体層（５７）を構成する多結晶シリコン膜と同一の導電型（ｐ型）とするために、プラグ５５に、例えばホウ素をイオン注入法等により導入した後、熱処理を施すことにより不純物を活性化してプラグ５５の抵抗を低くする。このプラグ５５への不純物の導入は、プラグ形成膜５５Ａの成膜時または成膜後に行っても良い。いずれにしても、プラグ５５中の不純物濃度がプラグ５５の深さ方向に一定になるようにイオン注入処理を複数回行う。また、不純物注入量は、プラグ５５中のホウ素原子濃度が、その後のプロセスの最高到達温度での固溶限以上の高不純物濃度に設定することが好ましい。これにより、プラグ５５自体の抵抗を下げるとともに、第２導体層４８ｂとの接触界面部分のプラグ５５中の不純物濃度が第２導体層４８ｂへの不純物の吸い出しに起因して著しく低下してしまうのを抑制することができる。このため、プラグ５５と第２導体層４８ｂとの接触界面に良好なオーミック接触を形成することができるので、メタル配線（中間導電層４２、４３）とプラグ５５との接触抵抗を低くすることができる。その結果、ＳＲＡＭの負荷ＭＩＳＦＥＴ（ＳＶ1，ＳＶ2）の目標のドレイン電流値を確保できるので、ＳＲＡＭのアクセス速度を向上させることができる。また、プラグ５５と第２導体層４８ｂとの接触抵抗を線形に近づけることができるので、ＳＲＡＭの性能の変動を低減でき、ＳＲＡＭの再現性を向上させることができる。上記プラグ形成膜５５Ａおよびプラグ５５に導入される不純物は、下部半導体層５７の導電型と同一の導電型を形成する不純物であれば良く、ホウ素に限定されるものではなく種々変更可能である。
【００６７】
その後、上記積層体Ｐ1、Ｐ2を形成した後、その側面にゲート絶縁膜６３を形成し、さらにその側面にゲート電極６６を形成することで、上記縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成する。
【００６８】
上記積層体Ｐ1、Ｐ2を形成するには、まず、絶縁膜１００上に、下部半導体層５７形成用のｐ型シリコン膜、中間半導体層５８形成用のシリコン膜および上部半導体層５９形成用のｐ型シリコン膜を形成する。続いて、最上のｐ型シリコン膜上にＣＶＤ法で酸化シリコン膜および窒化シリコン膜を順次堆積した後、フォトレジスト膜をマスクにして窒化シリコン膜をドライエッチングすることにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を形成する領域の上部に窒化シリコン膜を残す。その後、その残された窒化シリコン膜をマスクにして３層のシリコン膜をドライエッチングすることにより、ｐ型シリコン膜からなる下部半導体層５７、シリコン膜からなる中間半導体層５８、ｐ型シリコン膜からなる上部半導体層５９によって構成される四角柱状の積層体（Ｐ1、Ｐ2）を形成する。
【００６９】
上記ゲート絶縁膜６３は、例えば基板１を熱酸化することによって形成する。このゲート絶縁膜６３は、例えば８００℃以下の低温熱酸化（例えばウェット酸化）によって形成されるが、これに限定されず、例えばＣＶＤ法で堆積した酸化シリコン膜や、ＣＶＤ法で堆積した酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）などの高誘電体膜で構成してもよい。この場合は、ゲート絶縁膜６３をさらに低温で形成することができるので、不純物の拡散などに起因する縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のしきい値電圧の変動を抑制することができる。
【００７０】
上記ゲート電極６６を形成するには、まず、四角柱状の積層体（Ｐ1、Ｐ2）およびその上部の窒化シリコン膜の側壁に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極（６６）の一部を構成する導電膜として、例えば第１多結晶シリコン層を形成する。この第１多結晶シリコン層を形成するには、絶縁膜１００上にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方的にエッチングすることによって、四角柱状の積層体（Ｐ1、Ｐ2）および窒化シリコン膜の側壁を囲むようにサイドウォールスペーサ状に残す。このように、ゲート電極（６６）の一部を構成する第１多結晶シリコン層は、四角柱状の積層体（Ｐ1、Ｐ2）およびゲート絶縁膜６３に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。その後、第１多結晶シリコン層を構成する多結晶シリコン膜には、その導電型をｐ型とするためにホウ素をドープする。上記多結晶シリコン膜をエッチングして第１多結晶シリコン層を形成する際は、多結晶シリコン膜のエッチングに引き続いて下層の絶縁膜１００をエッチングする。これにより、四角柱状の積層体（Ｐ1、Ｐ2）の直下を除いた領域の絶縁膜１００が除去され、ゲート引き出し電極５１および窒化シリコンからなる絶縁膜３１が露出する。続いて、第１多結晶シリコン層の表面に導電膜として、例えば第２多結晶シリコン層を形成する。第２多結晶シリコンを形成するには、基板１の表面を洗浄液でウェット洗浄した後、絶縁膜１００の上部にＣＶＤ法で多結晶シリコン膜を堆積し、続いて、この多結晶シリコン膜を異方的にエッチングすることによって、第１多結晶シリコン層の表面を囲むようにサイドウォールスペーサ状に残す。第２多結晶シリコン層を構成する多結晶シリコン膜には、その導電型をｐ型とするためにホウ素をドープする。第２多結晶シリコン層を構成する上記多結晶シリコン膜は、四角柱状の積層体（Ｐ1、Ｐ2）の直下に残った絶縁膜１００の側壁やゲート引き出し電極の表面にも堆積されるので、この多結晶シリコン膜を異方的にエッチングすると、その下端部がゲート引き出し電極の表面と接触する。このように、下端部がゲート引き出し電極に電気的に接続する第２多結晶シリコン層を第１多結晶シリコン層に対して自己整合的に形成されるので、メモリセルサイズを縮小できる。ここまでの工程により、四角柱状の積層体（Ｐ1、Ｐ2）および窒化シリコン膜の側壁に、第１多結晶シリコン層と第２多結晶シリコン膜の積層膜からなる縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のゲート電極６６が形成される。このゲート電極６６は、その一部を構成する第２多結晶シリコン膜を介してゲート引き出し電極と電気的に接続される。上記のように、ゲート電極６６を２層の導電膜（第１多結晶シリコン層および第２多結晶シリコン膜）で構成する場合は、第２多結晶シリコン膜に代えてタングステンシリサイド膜やタングステン膜を用いることにより、ゲート電極６６を低抵抗のシリサイド構造あるいはポリメタル構造にすることもできる。
【００７１】
（実施の形態２）
本実施の形態２では、例えばＤＲＡＭの製造方法に本発明を適用した場合について図１１〜図１３により説明する。なお、図１１〜図１３は、本実施の形態２のＤＲＡＭの製造工程中の半導体ウエハの要部断面図である。
【００７２】
図１１は、ＤＲＡＭの製造工程中の半導体ウエハを構成するｐ型の基板１の要部断面図を示している。基板１の活性領域には、メモリセル選択用のｎチャネル型のＭＩＳＦＥＴＱｎｓが形成されている。このＭＩＳＦＥＴＱｎｓは、ソースおよびドレイン用の一対のｎ型の半導体領域１０１と、ゲート絶縁膜１０２と、ゲート電極１０３とを有している。ｐ型ウエルＰＷＬ内に形成されたｎ型の半導体領域１０１には、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されている。基板１の主面上に形成されたゲート絶縁膜１０２は、例えば酸化シリコン膜または酸窒化シリコン膜で形成されている。ゲート電極１０３は、例えば低抵抗な多結晶シリコンの単体膜、低抵抗な多結晶シリコン膜上にシリサイド層が形成された積層膜、または、低抵抗な多結晶シリコン膜上に窒化タングステン等のようなバリア膜を介してタングステン等のような金属膜を積層した積層膜からなり、ワード線ＷＬが活性領域と平面的に重なる部分で形成されている。このゲート電極１０３（ワード線ＷＬ）の上面には、例えば窒化シリコンからなるキャップ膜１０４が形成されている。また、この基板１の主面には、上記ゲート電極１０３（ワード線ＷＬ）の表面を覆うように、例えば窒化シリコンからなる絶縁膜１０５Ａが堆積されている。さらに、基板１の主面上には、例えば酸化シリコンからなる絶縁膜１０６Ａが堆積されている。その絶縁膜１０６Ａ、１０５Ａには、ｎ型の半導体領域１０１が露出されるようなコンタクトホール１０７Ａが形成されている。コンタクトホール１０７Ａには、プラグ１０８Ａが形成されている。プラグ１０８Ａは、コンタクトホール１０７Ａの内部を含む絶縁膜１０６Ａ上にスパッタリング法等で窒化チタン膜を堆積し、続いて金属膜としてＣＶＤ法等でタングステン膜を堆積した後、コンタクトホール１０７Ａの外部のタングステン膜および窒化チタン膜をＣＭＰ法によって除去することで形成されている。この絶縁膜１０６Ａおよびプラグ１０８Ａ上には、例えば窒化シリコンからなる絶縁膜１０５Ｂが堆積されている。さらに、その上には、例えば酸化シリコンからなる絶縁膜１０６Ｂが堆積されている。中央のプラグ１０８Ａは、絶縁膜１０５Ｂに開口されたスルーホールを通じてビット線と電気的に接続されている。その左右のプラグ１０８Ａは、絶縁膜１０６Ｂ、１０５Ｂに開口されたスルーホール（配線開口部）１０７Ｂ内のプラグ（金属配線）１０８Ｂと電気的に接続されている。プラグ１０８Ｂの構造や形成方法は、上記プラグ１０８Ａと同じである。
【００７３】
まず、このような基板１の絶縁膜１０６Ｂおよびプラグ１０８Ｂ上に、例えばタングステンシリサイド等のようなメタルシリサイドからなる導体層をＣＶＤ法等により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより、図１２に示すように、上記メタルシリサイドからなる導体層（シリサイド層）１０９を形成する。導体層１０９の材料は、タングステンシリサイドに限定されるものではなく種々変更可能であり、例えばチタンシリサイドまたはニッケルシリサイドを用いても良い。続いて、この導体層１０９に、上記第２導体層４８ｂの場合と同様の趣旨の条件で、所望の不純物を導入する。導体層１０９に導入される不純物は、後述のＤＲＡＭの下部電極と同一の導電型が形成される不純物を選択する。ＤＲＡＭの下部電極がｐ型であれば、導体層１０９には、例えばホウ素または二フッ化ホウ素（ＢＦ2）を導入し、ＤＲＡＭの下部電極がｎ型であれば、導体層１０９には、例えばリンまたはヒ素を導入する。
【００７４】
続いて、図１３に示すように、絶縁膜１０６Ｂ上に、上記導体層１０９を覆うように、例えば窒化シリコンからなる絶縁膜１０５ＣをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁膜１０６ＣをＣＶＤ法等により堆積する。続いて、その絶縁膜１０６Ｃ、１０５Ｃに情報蓄積用の容量を形成するための開口部１１１を形成する。開口部１１１の底面からは上記導体層１０９が露出されている。開口部１１１を形成するには、フォトリソグラフィ技術およびドライエッチング技術により絶縁膜１０６Ｃ、１０５Ｃの一部をエッチングする際に、窒化シリコンと酸化シリコンとの選択比を大きくとることにより、窒化シリコンからなる絶縁膜１０５Ｃをエッチングストッパとして機能させる。すなわち、まず、絶縁膜１０６Ｃの上面から絶縁膜１０５Ｃの上面までをエッチングする。この時、エッチング条件を、酸化シリコン膜の方が、窒化シリコン膜よりも除去され易いような条件にすることで絶縁膜１０６Ｃのみを選択的に除去する一方、絶縁膜１０５Ｃでエッチングをストップさせる。その後、エッチング条件を、窒化シリコン膜の方が、酸化シリコン膜よりも除去され易いような条件にすることで残りの絶縁膜１０５Ｃを選択的に除去する。これにより、開口部１１１の掘り過ぎを抑制または防止できる。
【００７５】
次いで、開口部１１１を含む絶縁膜１０６Ｃ上に、例えば低抵抗な多結晶シリコンからなる導体層（半導体層）をＣＶＤ法等により堆積した後、その導体層の開口部１１１の外部の部分をエッチング法等により除去することにより、ＤＲＡＭの情報蓄積用の容量の下部電極１１２Ａを形成する。下部電極１１２Ａには、例えばホウ素、二フッ化ホウ素等のようなｐ型を形成するような不純物か、または、リン、ヒ素等のようなｎ型を形成するような不純物が導入されている。下部電極１１２Ａには前記実施の形態１と同様に、例えばその後のプロセス最高到達温度での固溶限度以上の濃度の不純物が導入されている。続いて、容量絶縁膜１１２Ｂを堆積する。容量絶縁膜１１２Ｂの材料は、例えば酸化タンタル（Ｔａ2Ｏ5）膜とされている。ただし、容量絶縁膜１１２Ｂの材料は、これに限定されるものではなく種々変更可能であり、例えば酸化シリコン膜と窒化シリコン膜との積層構成を有する膜で形成しても良い。その後、容量絶縁膜１１２Ｂ上に、例えば低抵抗な多結晶シリコンまたはタングステンシリサイド等からなる導体層をＣＶＤ法等により堆積し、これをフォトリソグラフィ技術およびドライエッチング技術でパターニングすることにより、ＤＲＡＭの上部電極１１２Ｃを形成する。このようにしてＤＲＡＭの情報蓄積用の容量１１２を形成する。上部電極１１２Ｃは、複数の容量１１２に共通の電極とされている。その後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜１０６ＤをＣＶＤ法等により堆積した後、その上にメタルからなる配線１１３を形成する。
【００７６】
本実施の形態２によれば、以下のような効果を得ることができる。
(1).タングステンを主要材料とするプラグ１０８Ｂと、多結晶シリコン膜を主要材料とする下部電極１１２Ａとの間に導体層１０９を設けたことにより、プラグ１０８Ｂのタングステンが下部電極１１２Ａに拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、ＤＲＡＭの歩留まりおよび信頼性を向上させることができる。
(2).タングステンを主要材料とするプラグ１０８Ｂと、多結晶シリコン膜を主要材料とする下部電極１１２Ａとの間に導体層１０９を設けたことにより、プラグ１０８Ｂと下部電極１１２Ａとの接触抵抗を低減できるので、ＤＲＡＭの動作速度を向上させることができる。
(3).タングステンを主要材料とするプラグ１０８Ｂと、多結晶シリコン膜を主要材料とする下部電極１１２Ａとの間に設けられる導体層１０９に所望の不純物を導入することにより、下部電極１１２Ａの不純物が導体層１０９へ拡散することを抑制することができるので、下部電極１１２Ａと導体層１０９との接触界面で、下部電極１１２Ａ中の不純物濃度が著しく低下するのを抑制することができる。このため、下部電極１１２Ａと導体層１０９との接触界面に良好なオーミック接触を形成することができるので、プラグ１０８Ｂと下部電極１１２Ａとの接触抵抗を低くすることができる。これにより、ＤＲＡＭの動作速度を向上させることができる。また、プラグ１０８Ｂと下部電極１１２Ａとの接触抵抗を線形に近づけることができるので、ＤＲＡＭの性能の変動を低減でき、ＤＲＡＭの再現性を向上させることができる。
(4).上記(1)〜(3)により、メモリセル選択用のｎチャネル型のＭＩＳＦＥＴＱｎｓと情報蓄積用の容量１１２の下部電極１１２Ａとを接続するプラグ１０８Ａ、１０８Ｂの材料としてタングステンを使用できる。通常のＤＲＡＭの場合、プラグ１０８Ａの材料としてタングステンを選択すると、タングステンとシリコンとの反応による異常な体積膨張の問題やプラグ１０８Ａ、１０８Ｂと下部電極１１２Ａとの接触抵抗の増大の問題が生じるので、プラグ１０８Ａ、１０８Ｂの材料として低抵抗な多結晶シリコンを用いている。このため、プラグ１０８Ａ，１０８Ｂの部分での電気抵抗が高い。これに対して、本実施の形態２では、プラグ１０８Ａ、１０８Ｂの材料としてタングステンを使用できるので、ＤＲＡＭの動作速度を向上させることができる。
(5).上記(1)〜(3)により、メモリセル選択用のｎチャネル型のＭＩＳＦＥＴＱｎｓと情報蓄積用の容量１１２の下部電極１１２Ａとを接続するプラグ１０８Ａ、１０８Ｂの材料としてタングステンを使用できる。上記のように一般的なＤＲＡＭの場合、プラグ１０８Ａ、１０８Ｂの材料は低抵抗な多結晶シリコンで形成している一方で、ＤＲＡＭの周辺回路では動作速度の向上要求から同層のプラグをタングステン等のようなメタルで形成している。すなわち、メモリ領域と周辺回路領域とでプラグの作り分けをしている。このため、製造工程が複雑であり、また、製造時間が増大する問題がある。これに対して、本実施の形態２では、メモリ領域のプラグ１０８Ａ、１０８Ｂの材料としてタングステンを使用できるので、メモリ領域のプラグ１０８Ａと周辺回路領域の同層のプラグとを同じ工程で形成することができる。このため、ＤＲＡＭの製造工程を簡略にでき、その製造時間を短縮させることができる。
【００７７】
（実施の形態３）
本実施の形態３では、例えばアナログ回路の容量を有する半導体装置の製造方法に本発明を適用した場合について図１４〜図１８により説明する。なお、図１４〜図１８は、本実施の形態３の半導体装置の製造工程中の半導体ウエハの要部断面図である。
【００７８】
図１４は、アナログ回路の容量を有する半導体装置の製造工程中の半導体ウエハを構成するｐ型の基板１の要部断面図を示している。基板１には、ｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬが形成されている。ｐ型ウエルＰＷＬの活性領域には、ｎチャネル型のＭＩＳＦＥＴＱｎが形成されている。このＭＩＳＦＥＴＱｎは、アナログ回路を形成する能動素子であり、例えばソースおよびドレイン用の一対のｎ型の半導体領域１１５と、ゲート絶縁膜１１６と、ゲート電極１１７Ａとを有している。ｎ型の半導体領域１１５は、例えばリン（Ｐ）またはヒ素（Ａｓ）が導入されてなり、ｎ+型の半導体領域１１５ａと、ｎ-型の半導体領域１１５ｂ、１１５ｃとを有している。このｎ+型の半導体領域１１５ａの上面には、例えばコバルトシリサイド等のようなシリサイド層１１８が形成されている。ゲート絶縁膜１１６は、例えば酸化シリコン膜または酸窒化シリコン膜で形成されている。ゲート電極１１７Ａは、例えば低抵抗な多結晶シリコン膜上にシリサイド層１１８が形成された積層膜からなる。このゲート電極１１７Ａの側面には、例えば酸化シリコンからなるサイドウォールスペーサ１１９が形成されている。
【００７９】
ｎ型ウエルＮＷＬの活性領域には、ｐチャネル型のＭＩＳＦＥＴＱｐが形成されている。このＭＩＳＦＥＴＱｐは、アナログ回路を形成する能動素子であり、例えばソースおよびドレイン用の一対のｐ型の半導体領域１２０と、ゲート絶縁膜１１６と、ゲート電極１１７Ｂとを有している。ｐ型の半導体領域１１９は、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）が導入されてなり、ｐ+型の半導体領域１２０ａと、ｐ-型の半導体領域１２０ｂ、１２０ｃとを有している。このｐ+型の半導体領域１２０ａの上面には、上記シリサイド層１１８が形成されている。ゲート電極１１７Ｂは、例えば低抵抗な多結晶シリコン膜上にシリサイド層１１８が形成された積層膜からな。このゲート電極１１７Ｂの側面には、例えば酸化シリコンからなるサイドウォールスペーサ１１９が形成されている。上記ゲート電極１１７Ａ、１１７Ｂ、ｎ+型の半導体領域１１５ａおよびｐ+型の半導体領域１２０ａ上のシリサイド層１１８は、サリサイドプロセスにより同工程時に各位置に対して自己整合的に形成されている。
【００８０】
このような基板１の主面上には、上記絶縁膜１０６ＡがＭＩＳＦＥＴＱｎ、Ｑｐを覆うように堆積されている。その絶縁膜１０６Ａには、ｎ型の半導体領域１１５に達するようなコンタクトホール（配線開口部）１０７Ａが形成されている。コンタクトホール１０７Ａには、前記プラグ（金属配線）１０８Ａが形成されている。
【００８１】
まず、図１５に示すように、このような基板１の絶縁膜１０６およびプラグ１０８上に、前記実施の形態２と同様に、前記導体層１０９のパターンを形成した後、この導体層１０９に、上記第２導体層４８ｂの場合と同様の趣旨の条件で、所望の不純物を導入する。導体層１０９に導入される不純物は、後述のアナログ回路用の容量の下部電極の導電型と同じ導電型が形成される不純物を選択する。アナログ回路用の容量の下部電極がｐ型であれば、導体層１０９には、例えばホウ素または二フッ化ホウ素を導入し、アナログ回路用の容量の下部電極がｎ型であれば、導体層１０９には、例えばリンまたはヒ素を導入する。
【００８２】
続いて、図１６に示すように、絶縁膜１０６Ａ上に、例えば低抵抗な多結晶シリコンからなる導体層（半導体層）１２１をＣＶＤ法等により堆積する。導体層１２１は、上記導体層１０９に接触した状態で導体層１０９を覆うように堆積されている。この導体層１２１には、例えばホウ素、二フッ化ホウ素等のようなｐ型を形成するような不純物か、または、リン、ヒ素等のようなｎ型を形成するような不純物が導入されている。導体層１２１には前記実施の形態１と同様に、例えばその後のプロセス最高到達温度での固溶限度以上の濃度の不純物が導入されている。その後、その導体層１２１をフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより、図１７に示すように、アナログ回路用の容量の下部電極１２１Ａを形成する。続いて、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜等を下方から順にＣＶＤ法等により堆積して容量絶縁膜１２２を形成する。容量絶縁膜１２２の材料は、例えば酸化タンタル（Ｔａ2Ｏ5）膜とされている。ただし、容量絶縁膜１２２の材料は、これに限定されるものではなく種々変更可能であり、例えば酸化シリコン膜と窒化シリコン膜との積層構成を有する膜で形成しても良い。その後、容量絶縁膜１２２上に、例えば低抵抗な多結晶シリコンまたはタングステンシリサイド等からなる導体層をＣＶＤ法等により堆積し、その導体層をフォトリソグラフィ技術およびドライエッチング技術でパターニングすることにより、アナログ回路用の容量の上部電極１２３を形成し、さらに容量絶縁膜１２２をパターニングすることにより、アナログ回路用の容量１２４を形成する。その後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜１０６ＢをＣＶＤ法等により堆積した後、図１８に示すように、この絶縁膜１０６Ｂにスルーホール１０７Ｂを形成する。スルーホール１０７Ｂの底部からは上部電極１２３の一部が露出されている。その後、スルーホール１０７Ｂ内に、上記プラグ１０８Ａと同様に、プラグ１０８Ｂを形成した後、絶縁膜１０Ｂ上に第１層配線１２５を形成する。第１層配線１２５は、例えばアルミニウムまたはアルミニウム合金からなり、通常のフォトリソグラフィ技術およびドライエッチング技術でパターンニングされており、プラグ１０８Ｂと電気的に接続されている。その後、絶縁膜１０６ＢＡ上に、第１層配線１２５を覆うように、例えば酸化シリコンからなる絶縁膜１０６ＣをＣＶＤ法等により堆積する。
【００８３】
本実施の形態３によれば、以下の効果を得ることができる。
(1).下部電極１２１Ａとプラグ８Ａとの間に導体層１０９を設けたことにより、プラグ１０８Ａのタングステンがアナログ回路用の容量１１９の下部電極１２１Ａに拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、アナログ回路用の容量を有する半導体装置の歩留まりおよび信頼性を向上させることができる。
(2).下部電極１２１Ａとプラグ８Ａとの間に導体層１０９を設けたことにより、プラグ１０８Ａと下部電極１２１Ａとの接触抵抗を低減できるので、アナログ回路用の容量を有する半導体装置の性能を向上させることができる。
(3).導体層１０９に所望の不純物を導入することにより、アナログ回路用の容量１２４の下部電極１２１Ａの不純物が導体層１０９へ拡散することを抑制することができるので、導体層１０９との接触界面部分で下部電極１２１Ａ中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、下部電極１２１Ａと導体層１０９との接触界面に良好なオーミック接触を形成することができるので、プラグ１０８Ａと下部電極１２１Ａとの接触抵抗を低くすることができる。これにより、アナログ回路用の容量を有する半導体装置の性能を向上させることができる。また、プラグ１０８Ａと下部電極１２１Ａとの接触抵抗を線形に近づけることができるので、アナログ回路用の容量を有する半導体装置の性能の変動を低減でき、アナログ回路用の容量を有する半導体装置の再現性を向上させることができる。
【００８４】
（実施の形態４）
本実施の形態４では、例えば配線層に薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）を有する半導体装置の製造方法に本発明を適用した場合について図１９〜図２２により説明する。なお、図１９〜図２２は、本実施の形態４の半導体装置の製造工程中の半導体ウエハの要部断面図である。
【００８５】
まず、前記実施の形態３の図１４〜図１５で説明したのと同様の工程を経た後、図１５の絶縁膜１０６上に、導体層１０９を覆うように、例えば多結晶シリコン膜またはアモルファスシリコン膜をＣＶＤ法等により堆積し、これをフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより、図１９に示すように、半導体層（半導体層）１２７を形成する。半導体層１２７は、導体層１０９に接した状態で形成されている。この半導体層１２７には、例えばホウ素、二フッ化ホウ素、ガリウム（Ｇａ）またはインジウム（Ｉｎ）等のようなｐ型を形成するような不純物か、または、リン、ヒ素等のようなｎ型を形成するような不純物が導入されている。半導体層１２７には前記実施の形態１と同様に、例えばその後のプロセス最高到達温度での固溶限度以上の濃度の不純物が導入されている。続いて、半導体層１２７の表面に、例えば酸化シリコンからなるゲート絶縁膜１２８を熱酸化法により形成した後、例えば低抵抗な多結晶シリコン膜をＣＶＤ法等により堆積し、これをフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより、図２０に示すように、ゲート電極１２９を形成する。その後、図２１に示すように、ゲート電極１２９をマスクとして半導体層１２７に所望の不純物をイオン注入法等により導入することにより、半導体層１２７にソースおよびドレイン用の半導体領域１３０を形成する。このようにしてＴＦＴ１３１を形成する。半導体領域１３０の不純物は、半導体層１２７の上面から下面にわたって分布している。ＴＦＴ１３１がｎチャネル型ならば、半導体領域１３０には、例えばリンまたはヒ素が導入され、ＴＦＴ１３１がｐチャネル型ならば、半導体領域１３０には、例えばホウ素または二フッ化ホウ素が導入される。その後、図２２に示すように、絶縁膜１０６Ａ上に、ＴＦＴ１３１を覆うように、例えば酸化シリコンからなる絶縁膜１０６Ｂを堆積する。その後、絶縁膜１０６Ｂおよびゲート絶縁膜１２８に、ソースおよびドレイン用の半導体領域１３０およびゲート電極１２９に達するようなスルーホール７Ｂを形成し、その内部にプラグ８Ｂを形成する。
【００８６】
本実施の形態４によれば、以下の効果を得ることができる。
(1).導体層１０９を設けたことにより、プラグ１０８ＡのタングステンがＴＦＴ１３１の半導体層１３０に拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、ＴＦＴ１３１を有する半導体装置の歩留まりおよび信頼性を向上させることができる。
(2).導体層１０９を設けたことにより、プラグ１０８Ａと半導体層１２７の半導体領域１３０との接触抵抗を低減できるので、ＴＦＴ１３１を有する半導体装置の性能を向上させることができる。
(3).導体層１０９に所望の不純物を導入することにより、ＴＦＴ１３１の半導体層１２７の半導体領域１３０の不純物が導体層１０９へ拡散することを抑制することができるので、導体層１０９との接触界面部分での半導体領域１３０中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、ＴＦＴ１３１の半導体領域１３０と導体層１０９との接触界面に良好なオーミック接触を形成することができるので、ＴＦＴ１３１の半導体領域１３０とプラグ１０８Ａとの接触抵抗を低くすることができる。これにより、ＴＦＴ１３１を有する半導体装置の性能を向上させることができる。また、ＴＦＴ１３１の半導体領域１３０とプラグ１０８Ａとの接触抵抗を線形に近づけることができるので、ＴＦＴ１３１を有する半導体装置の性能の変動を低減でき、ＴＦＴ１３１を有する半導体装置の再現性を向上させることができる。
【００８７】
（実施の形態５）
本実施の形態５では、上記図１〜３のＳＲＡＭの上記メタル配線（中間導電層４２、４３）の形成工程からプラグ５５の形成工程までの他の一例を図２３〜図２６により説明する。なお、図２３〜図２６は、ＳＲＡＭの製造工程中の半導体ウエハ上の配線層部分の要部断面図を示している。図２３〜図２６においても、図面を簡単にするため、溝３２、３３および中間導電層４２、４３を合わせて図示してある。
【００８８】
まず、前記図４で説明した工程を経た後、例えば多結晶シリコン膜またはアモルファスシリコン膜を中間導電層４２、４３および絶縁膜３０上にＣＶＤ法により堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術でパターンニングすることにより、図２３に示すように、半導体層４８ｃのパターンを形成する。半導体層４８ｃの厚さは、その後の金属膜の膜厚で変化するので一概には言えないが、例えば３０〜４０ｎｍ程度である。続いて、半導体層４８ｃを覆うように、絶縁膜３０上に、前記実施の形態１と同様に、絶縁膜３１を堆積した後、その上に、上記一対のゲート引き出し電極５１ａ、５１ｂを形成し、さらに、ゲート引き出し電極５１ａ、５１ｂを覆うように、絶縁膜３１上に、例えば酸化シリコンからなる絶縁膜１００を堆積する。その後、図２４に示すように、フォトリソグラフィ技術およびドライエッチング技術により、半導体層４８ｃに達するようなスルーホール（配線開口部）５３を絶縁膜１００に形成する。スルーホール５３の下部の直径は、例えば０．１μｍ程度、スルーホール５３の上部側の直径は、例えば０．１２μｍ程度である。スルーホールの深さは、例えば５００ｎｍ程度である。
【００８９】
次いで、スルーホール５３の底部の半導体層４８ｃの露出面の自然酸化膜等を除去した後、図２５に示すように、スルーホール５３の内部を含む絶縁膜１００上に、例えばコバルト等のような金属膜１３３をＣＶＤ法またはスパッタリング法等により堆積し、さらに、その上面に、例えば窒化チタン（ＴｉＮ）等のような金属膜を堆積する。スルーホール５３の側壁には、なるべく金属膜１３３が堆積されないことが望ましいので、それを考慮すると、金属膜１３３をスパッタリング法で堆積することが好ましい。また、金属膜１３３は、コバルトに限定されるものではなく種々変更可能であり、例えばプラチナ（Ｐｔ）またはニッケル（Ｎｉ）でも良い。続いて、例えば４００〜５５０度の温度範囲で数十秒程度の熱処理を施すことにより、金属膜１３３のコバルトと半導体層４８ｃのシリコンとを反応させて半導体層４８ｃに、コバルトとシリコンとの混晶で形成されるシリサイド層４８ｄを形成する。金属膜１３３をプラチナにした場合、シリサイド層４８ｄは、プラチナとシリコンとの混晶で形成され、金属膜１３３をニッケルにした場合、シリサイド層４８ｄは、ニッケルとシリコンとの混晶で形成される。スルーホール５３の底部の半導体層４８ｃは、その上面から下面にわたって完全にシリサイド層４８ｄとされている。一部のコバルトは半導体層４８ｃ中に拡散するため、シリサイド層４８ｄは、スルーホール５３の底面よりも広い範囲にわたって形成されている。その後、図２６に示すように、例えばアンモニア過酸化水等のような水溶液を用いて、未反応のコバルトのみを選択的にウエットエッチングする。シリサイド層４８ｄは、エッチングされずに残留する。その後、例えば８００度、９０秒程度の熱処理を施すことにより、コバルトとシリコンとの混晶をＣｏＳｉ2に相変化させ低抵抗化する。金属膜１３３をプラチナにした場合、プラチナとシリコンとの混晶をＰｔＳｉ2に相変化させ、金属膜１３３をニッケルにした場合、ニッケルとシリコンとの混晶をＮｉＳｉ2に相変化させる。このようにして導体層４８を形成する。シリサイド層４８ｄを、コバルトシリサイドとした場合、抵抗を低くすることができるし、シリサイド層４８ｄの微細化による抵抗上昇の問題を生じ難い。コバルトシリサイド（ＣｏＳｉ2）の融点は、例えば１３２６℃、抵抗率は、例えば〜２５μΩ・ｃｍ程度、シート抵抗（２０ｎｍ厚）は、例えば１８〜２５Ω／□程度、ショットキー障壁（ｎ+型の半導体に対する）は、例えば０．６５ｅＶ程度、耐熱性は、例えば７００〜８００℃程度、単位金属膜厚当たりのシリコン消費膜厚は、例えば３．６４程度、フッ酸（ＨＦ）可溶（小）、自然酸化膜（ＳｉＯ2）との反応性無し、である。また、ニッケルシリサイド（ＮｉＳｉ2)の融点は、例えば９９３℃、抵抗率は、ＮｉＳｉの場合、例えば〜２０μΩ・ｃｍ程度、ＮｉＳｉ2の場合は、例えば〜４５μΩ・ｃｍ程度、シート抵抗（２０ｎｍ厚）は、例えば〜１８Ω／□程度、ショットキー障壁（ｎ+型の半導体に対する）は、例えば０．６７ｅＶ程度、耐熱性は、例えば６００℃程度、単位金属膜厚当たりのシリコン消費膜厚は、ＮｉＳｉで、例えば１．８３程度、フッ酸（ＨＦ）可溶（小）、自然酸化膜（ＳｉＯ2）との反応性無し、である。
【００９０】
上記導体層４８の形成工程後、前記実施の形態１と同様に、スルーホール５３内にプラグ５５を形成する。
【００９１】
このように、本実施の形態５によれば、以下の効果を得ることができる。
(1).微細加工が難しいコバルトシリサイド等のようなシリサイド層４８ｄをスルーホール５３に対して、すなわち、プラグ５５に対して自己整合的に形成することができる。
(2).中間導電層４２、４３とプラグ５５との間に、コバルトシリサイド等からなるシリサイド層４８ｄを設けたことにより、中間導電層４２、４３のタングステンがプラグ５５に拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、ＳＲＡＭの歩留まりおよび信頼性を向上させることができる。
(3).中間導電層４２、４３とプラグ５５との間に、コバルトシリサイド等からなるシリサイド層４８ｄを設けたことにより、プラグ５５と中間導電層４２、４３との接触抵抗を低減できるので、ＳＲＡＭの性能を向上させることができる。
(4).中間導電層４２、４３とプラグ５５との間に、コバルトシリサイド等からなるシリサイド層４８ｄを設けたことにより、プラグ５５の不純物がシリサイド層４８ｄへ拡散することを抑制することができるので、シリサイド層４８との接触界面部分でのプラグ５５中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、プラグ５５とシリサイド層４８ｄとの接触界面に良好なオーミック接触を形成することができるので、プラグ５５と中間導電層４２、４３との接触抵抗を低くすることができる。これにより、ＳＲＡＭの性能を向上させることができる。また、プラグ５５と中間導電層４２、４３との接触抵抗を線形に近づけることができるので、ＳＲＡＭの性能の変動を低減でき、ＳＲＡＭの再現性を向上させることができる。
【００９２】
（実施の形態６）
図２７は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図２７に示すように、本実施の形態６のＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を有している。２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、ｎチャネル型ＭＩＳＦＥＴで構成されており、２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、後述する縦型構造のｐチャネル型ＭＩＳＦＥＴを有している。
【００９３】
本実施の形態６の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれのゲート電極は、１本のワード線（ＷＬ）に接続されている。縦型ＭＩＳＦＥＴ（ＳＶ1）のソース、ドレインの一方は、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）に接続され、ソース、ドレインの他方は、駆動ＭＩＳＦＥＴ（ＤＲ1）のドレインと駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極とに接続されて一方の蓄積ノード（Ａ）を構成する。また、縦型ＭＩＳＦＥＴ（ＳＶ2）のソース、ドレインの一方は、相補性データ線（ＢＬＴ、ＢＬＢ）の他方（ＢＬＢ）に接続され、ソース、ドレインの他方は駆動ＭＩＳＦＥＴ（ＤＲ2）のドレインと駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極とに接続されて他方の蓄積ノード（Ｂ）を構成する。メモリセル（ＭＣ）の蓄積ノード（Ａ、Ｂ）のうち、一方はＨ（Ｈｉｇｈ）レベルに、他方はＬ（Ｌｏｗ）レベルに保持され、１ビットの情報を記憶する。
【００９４】
このように、本実施の形態６のメモリセル（ＭＣ）は、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）と、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）とが交差結合（close-coupled）し、１ビットの情報を記憶する情報蓄積部を構成している。駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのソースは、例えば０Ｖの基準電圧（Ｖｓｓ）に接続されている。
【００９５】
本実施の形態６のメモリセル（ＭＣ）は、ｐチャネル型ＭＩＳＦＥＴで構成される縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のＯＦＦ時におけるリーク電流（ＩOFF（Ｐ））を利用して電荷を保持する構造になっている。すなわち、スタンバイ時（情報保持時）には、ワード線（ＷＬ）および相補性データ線（ＢＬＴ、ＢＬＢ）のそれぞれに基準電圧（Ｖｓｓ）よりも電位の高い電源電圧（Ｖｄｄ（＞Ｖｓｓ））が供給される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）はＯＦＦ状態となり、ＯＦＦ状態の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれのソース、ドレインの一方に相補性データ線（ＢＬＴ、ＢＬＢ）を通じて電源電圧（Ｖｄｄ）が供給される。このとき、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のリーク電流（ＩOFF（Ｐ））をＯＦＦ状態にある駆動ＭＩＳＦＥＴ（ＤＲ1またはＤＲ2）のリーク電流（ＩOFF（Ｎ））よりも大きくすることにより、縦型ＭＩＳＦＥＴを介して相補性データ線からＨレベル側の蓄積ノードに電流（リーク電流（ＩOFF（Ｐ））が供給され、Ｈレベル（Ｖｄｄ）が維持される。
【００９６】
また、Ｈレベル側の蓄積ノードにゲートが電気的に接続された駆動ＭＩＳＦＥＴがＯＮ状態に維持され、Ｌレベル側の蓄積ノードはＬレベル（Ｖｓｓ）に保持される。このようにして、スタンバイ時（情報保持時）に電荷が保持され、情報が保持される。なお、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のリーク電流（ＩOFF（Ｐ））は、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のリーク電流（ＩOFF（Ｎ））よりも大きく（ＩOFF（Ｎ）＜ＩOFF（Ｐ））なるように縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）および駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が構成され、特に限定はされないが、例えばＩOFF（Ｐ）とＩOFF（Ｎ）の比が、１０対１以上であると効率的に電荷が保持される。
【００９７】
情報の読み出しおよび書き込み動作は、前記６個のＭＩＳＦＥＴで構成される通常の完全ＣＭＯＳ型メモリセルと基本的に同じである。すなわち、読み出し時には、選択されたワード線（ＷＬ）に例えば基準電圧（Ｖｓｓ）を印加して、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）をＯＮにして一対の蓄積ノードの電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば基準電圧（Ｖｓｓ）を印加して、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のＯＮ、ＯＦＦを反転させる。
【００９８】
このように、本実施の形態６のメモリセル（ＭＣ）は、６個のＭＩＳＦＥＴで構成される完全ＣＭＯＳ型メモリセルの転送ＭＩＳＦＥＴと負荷ＭＩＳＦＥＴを縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）で兼用し、スタンバイ時には縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が負荷ＭＩＳＦＥＴとして機能し、読み出しおよび書き込み時には縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）が転送ＭＩＳＦＥＴとして機能する構造になっている。この構造は、メモリセルを４個のＭＩＳＦＥＴで構成するので、メモリセルサイズの縮小が可能である。また、後述するように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）の上部に形成されるので、メモリセルサイズをさらに縮小することが可能である。
【００９９】
図２８は、上記メモリセル（ＭＣ）の具体的な構造を示す平面図、図２９の左側部分は、図２８のＡ−Ａ’線に沿った断面図、右側部分は、図２８のＢ−Ｂ’線に沿った断面図である。なお、図２８に示す４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この（＋）印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図２８は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
【０１００】
基板１の主面のｐ型ウエル４の素子分離溝２によって周囲を規定された活性領域（Ｌ）には、メモリセル（ＭＣ）の一部を構成する２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）が形成されている。図２８に示すように、活性領域（Ｌ）は、図２８の縦方向（Ｙ方向）に延在する長方形の平面パターンを有しており、メモリセル１個の占有領域には、２個の活性領域（Ｌ、Ｌ）が互いに平行に配置されている。２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のうち、一方の駆動ＭＩＳＦＥＴ（ＤＲ1）は、一方の活性領域（Ｌ）に形成され、他方の駆動ＭＩＳＦＥＴ（ＤＲ2）は、他方の活性領域（Ｌ）に形成されている。また、一方の活性領域（Ｌ）は、Ｙ方向に隣接する一方のメモリセル（図の上側）の活性領域（Ｌ）の一方と一体に形成され、他方の活性領域（Ｌ）は、Ｙ方向に隣接する他方のメモリセル（図の下側）の活性領域（Ｌ）の一方と一体に形成される。さらに、Ｙ方向に隣接するメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）間は、その平面パターンが図の横方向（Ｘ方向）の境界線に対して線対称になるように構成され、Ｘ方向に隣接するメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）間は、その平面パターンがＸ方向において点対称になるように構成される。これにより、メモリセルサイズを縮小することができる。
【０１０１】
図２８に示すように、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれは、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ｂと、ゲート電極７Ｂの両側のｐ型ウエル４に形成されたｎ+型半導体領域１４（ソース、ドレイン）とを有している。すなわち、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のそれぞれのゲート電極７Ｂは、例えばｎ型多結晶シリコンを主体とする導電膜で構成されており、活性領域（Ｌ）の延在方向（Ｙ方向）と直交するＸ方向に延在する長方形の平面パターンを有している。すなわち、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）は、チャネル幅方向がＸ方向と一致し、チャネル長方向がＹ方向と一致するように構成される。
【０１０２】
図２９に示すように、ｎ+型半導体領域１４（ソース、ドレイン）の一方（ソース）の上部には、基準電圧線１３５（Ｖｓｓ）が形成されている。基準電圧線１３５（Ｖｓｓ）は、その下部に形成されたコンタクトホール１３６内のプラグ１３７を介してｎ+型半導体領域（ソース）１４に電気的に接続されている。基準電圧線１３およびプラグ１３７２は、例えばタングステン（Ｗ）を主体とする金属膜で構成され、その抵抗値が低減されている。これにより、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。なお、以下の説明では、タングステン（Ｗ）を主体とする金属膜を、Ｗ膜と略す場合もある。
【０１０３】
図２８に示すように、基準電圧線１３５（Ｖｓｓ）は、メモリセル１個の占有領域のＹ方向に沿った両端部に１本ずつ配置され、活性領域（Ｌ）の延在方向（Ｙ方向）と直交するＸ方向に沿って互いに平行に延在している。同図に示す２本の基準電圧線１３５（Ｖｓｓ）、１３５（Ｖｓｓ）の一方（メモリセルの上端側）は、コンタクトホール１３６を通じて駆動ＭＩＳＦＥＴ（ＤＲ2）のｎ+型半導体領域（ソース）１４に電気的に接続され、他方（メモリセルの下端側）は、コンタクトホール１３６を通じて駆動ＭＩＳＦＥＴ（ＤＲ1）のｎ+型半導体領域（ソース）１４に電気的に接続されている。なお、２本の基準電圧線１３５（Ｖｓｓ）の内の一方（メモリセルの上端側）はＹ方向（図の上側）に隣接するメモリセルの基準電圧線１３５（Ｖｓｓ）と共有され、他方（メモリセルの下端側）はＹ方向（図の下側）に隣接するメモリセルの基準電圧線１３５（Ｖｓｓ）と共有される。これにより、メモリセルサイズを縮小することができる。
【０１０４】
図２８および図２９に示すように、メモリセル（ＭＣ）の他の一部を構成する２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、上記駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）の上方に形成されている。縦型ＭＩＳＦＥＴ（ＳＶ1）は、駆動ＭＩＳＦＥＴ（ＤＲ1）の上方に形成され、駆動ＭＩＳＦＥＴ（ＤＲ1）と重なるように配置されている。また、縦型ＭＩＳＦＥＴ（ＳＶ2）は、駆動ＭＩＳＦＥＴ（ＤＲ2）の上方に形成され、駆動ＭＩＳＦＥＴ（ＤＲ2）と重なるように配置されている。また、メモリセル（ＭＣ）の縦型ＭＩＳＦＥＴ（ＳＶ1）および駆動ＭＩＳＦＥＴ（ＤＲ1）は、縦型ＭＩＳＦＥＴ（ＳＶ2）および駆動ＭＩＳＦＥＴ（ＤＲ2）と、４個の（＋）印で囲んだ矩形の領域の中心に対して点対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
【０１０５】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれは、主として下部半導体層（半導体層）５７、中間半導体層５８および上部半導体層５９がこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（楕円柱状）の積層体（Ｐ）と、積層体（Ｐ）の側壁の表面に形成されたゲート絶縁膜６３と、積層体（Ｐ）の側壁を取り囲んで覆うように形成されたゲート電極６４とを有している。
【０１０６】
ゲート絶縁膜６３は、例えばシリコン酸化膜で構成され、８００℃以下の低温熱酸化（例えばｗｅｔ酸化）またはＣＶＤ（Chemical Vapor Deposition）法で形成された単層膜、或いは低温熱酸化膜とＣＶＤ膜との積層膜で構成される。このように、ゲート絶縁膜６３を低温プロセスで形成することにより、しきい値（Ｖｔｈ）などの縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のバラツキを低減できる。ゲート電極６４は、例えばシリコン膜で構成され、ｎ型多結晶シリコンからなる。積層体（Ｐ）の下部半導体層５７は、ｐ型のシリコン膜、例えばｐ型の多結晶シリコンからなり、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソース、ドレインの一方を構成している。中間半導体層５８は、特に限定はされないが、ノンドープのシリコン膜、例えばノンドープの多結晶シリコンからなり、実質的に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の基板を構成し、その側壁はチャネル領域を構成している。上部半導体層５９は、ｐ型のシリコン膜、例えばｐ型の多結晶シリコン膜からなり、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソース、ドレインの他方を構成している。また、上部半導体層４９は、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部に形成され、前記積層体（Ｐ）の上部を、前記積層体（Ｐ）を横切るように延在して配置された相補性データ線（ＢＬＴ、ＢＬＢ）に電気的に接続される。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。なお、この縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、下部半導体層４７がソース、ドレインの一方を構成し、上部半導体層５９がソース、ドレインの他方を構成しているが、以下の説明では、便宜上、下部半導体層５７をソース、上部半導体層５９をドレインと定義する。
【０１０７】
このように、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ソース・基板（チャネル領域）・ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＩＳＦＥＴを構成する。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル長方向は基板の主面に対して垂直な方向であり、チャネル長は基板の主面に対して垂直な方向における下部半導体層５７と上部半導体層５９との間の長さで規定される。縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のチャネル幅を大きくすることができる。
【０１０８】
また、縦型ｐチャネルＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）は、ゲート電極６４に電源電圧（Ｖｄｄ）が印加されたＯＦＦ状態において、縦型ＭＩＳＦＥＴの基板である中間半導体層５８が完全に空之化する完全空之化ＳＯＩ（Silicon-On-Insulator）-縦型ＭＩＳＦＥＴで構成されているので、ＯＮ電流（ＩON（Ｐ））に比べてＯＦＦリーク電流（ＩOFF（Ｐ））を低減でき、メモリセル（ＭＣ）を構成できる。縦型ｐチャネルＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のしきい値（Ｖｔｈ）の制御は、ゲート電極６４の仕事関数によって行ない、例えば、ゲート電極６４をｐ型シリコン膜（ｐ型多結晶シリコン）、ｐ型ＳｉＧｅ膜、ノンドープＳｉＧｅ膜、ｎ型ＳｉＧｅ膜、高融点金属膜で構成することができる。また、中間半導体層６８としてノンドープのシリコン膜を開示しているが、これに限らず、中間半導体層６８にｎ型またはｐ型の不純物を導入（チャネルドーピング）し、基板の主面に対して垂直方向においてチャネル不純物のプロファイルを調整することにより、縦型ＭＩＳＦＥＴの基板である中間半導体層６８を完全に空之化し、ＯＮ電流（ＩON（Ｐ））に比べてＯＦＦリーク電流（ＩOFF（Ｐ））を低減できる。
【０１０９】
図２９に示すように、縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ソース）５７は、その下部に形成された導電層４８と、その下部に形成されたスルーホール（配線開口部）１３８内のプラグ（金属配線）１３９と、さらにその下部のコンタクトホール１４０内のプラグ１４１を介して駆動ＭＩＳＦＥＴ（ＤＲ1）のｎ+型半導体領域（ドレイン）１４に電気的に接続されている。また、縦型ＭＩＳＦＥＴ（ＳＶ1）の下部半導体層（ソース）５７と駆動ＭＩＳＦＥＴ（ＤＲ1）のｎ+型半導体領域（ドレイン）１４とを接続するコンタクトホール１４０内のプラグ１４１は、同図の右側部分に示すように、駆動ＭＩＳＦＥＴ（ＤＲ2）のゲート電極７Ａにも接続されている。図３には示していないが、縦型ＭＩＳＦＥＴ（ＳＶ2）の下部半導体層（ソース）４７と駆動ＭＩＳＦＥＴ（ＤＲ2）のｎ+型半導体領域（ドレイン）１４とを接続するコンタクトホール４０内のプラグ４１は、駆動ＭＩＳＦＥＴ（ＤＲ1）のゲート電極７Ｂにも接続されている。すなわち、メモリセルに形成された２個のコンタクトホール１４０、１４０内のプラグ１４１、１４１は、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）と縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）とを交差結合する導電層として機能している。
【０１１０】
プラグ１３９、１４１は、例えばＷを主体とする金属膜で構成されている。このプラグ１３９に接触した状態で接続される導体層４８は、前記実施の形態１と同様に、第１導体層４８ａと第２導体層４８ｂとの積層膜で形成されている。第１導体層４８ａは、プラグ１３９に接触し、第２導体層４８ｂは、下部半導体層５７と接触した状態で設けられている。第１導体層４８ａ、第２導体層４８ｂの材料や形成方法等も前記実施の形態１で説明したのと同じである。したがって、本実施の形態６でも前記実施の形態１と同様の効果を得ることができる。すなわち、第１導体層４８ａを設けることにより、プラグ１３９中の原子が下部半導体層５７側に拡散するのを抑制することができ、プラグ１３９中のタングステンと、下部半導体層５７中のシリコンとの反応による異常な体積膨張を抑制できるので、ＳＲＡＭの歩留まりおよび信頼性を向上させることができる。また、第２導体層４８ｂを設けることにより、プラグ１３９と下部半導体層５７との接触抵抗を低減できる。この場合の第２導体層４８ｂも、上記第１導体層４８ａのバリア用の導体層としての機能も有している。さらに、第２導体層４８ｂに、例えばホウ素等のような不純物が高濃度（例えばその後のプロセス最高到達温度での固溶限度以上）で導入されていることにより、下部半導体層５７から第２導体層４８ｂへの不純物の拡散自体を抑制することで、第２導体層４８ｂとの接触界面部分での下部半導体層５７中の不純物濃度が著しく低下してしまうのを抑制することができるので、下部半導体層５７と第２導体層４８ｂとの接触界面に良好なオーミック接触を形成することができ、プラグ１３９と下部半導体層５７との接触抵抗を低くすることができる。その結果、ＳＲＡＭのアクセス速度を向上させることができる。また、ＳＲＡＭの性能の変動を低減でき、ＳＲＡＭの再現性を向上させることができる。上記導体層４８の第２導体層４８ｂに導入される不純物は、下部半導体層５７の導電型と同一の導電型を形成する不純物であれば良く、ホウ素に限定されるものではなく種々変更可能である。
【０１１１】
また、メモリセル（ＭＣ）に形成された２個のコンタクトホール１４０、１４０内のプラグ１４１、１４１は、一方の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のゲート電極７Ｂと、他方の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のドレイン（ｎ+型半導体領域１４）とを電気的に接続するクロスカップル（交差接続）配線を構成し、プラグ１４１、１４１上に縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を構成する四角柱状の積層体（Ｐ）が重なるように形成される。すなわち、平面的に見て駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のドレイン（ｎ+型半導体領域１４）上に四角柱状の積層体（Ｐ）が重なるように形成され、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のドレイン（ｎ+型半導体領域１４）から、縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の下部半導体層（ソース）５７、中間半導体層５８（基板、チャネル）および上部半導体層５９（ドレイン）への電流経路は、主に基板の主面に対して垂直方向に流れるように形成される。これにより、メモリセルサイズを縮小することができる。また、駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）のドレイン（ｎ+型半導体領域１４）から縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）を介して相補性データ線（ＢＬＴ、ＢＬＢ）への電流経路が、主に基板の主面に対して垂直方向に流れるように形成されるので、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。
【０１１２】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のそれぞれのゲート電極６４は、四角柱状の積層体（Ｐ）のそれぞれの側壁を囲むように形成されており、このゲート電極６４のさらに外側には、ゲート電極６４と電気的に接続されたワード線（ＷＬ）が、積層体（Ｐ）とその側壁のゲート電極６４とを囲むように形成されている。ワード線（ＷＬ）は、例えばゲート電極６４と同じくｎ型多結晶シリコンなどの導電膜からなる。
【０１１３】
図２９に示すように、ワード線（ＷＬ）は、積層体（Ｐ）の周囲の酸化シリコン等からなる絶縁膜１４２に形成された溝１４３の内部に埋め込まれている。また、図２８に示すように、１本のワード線（ＷＬ）は、平面的に見て、メモリセル１個の占有領域の上端側と下端側とに配置された２本の基準電圧線１３５（Ｖｓｓ）、１３５（Ｖｓｓ）の間に配置され、基準電圧線１３５（Ｖｓｓ）と同じく、Ｘ方向に沿って延在している。これにより、メモリセルサイズを増大させずに、ワード線（ＷＬ）の幅を太くでき、ワード線（ＷＬ）を縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）のソース、基板（チャネル）、ドレイン領域を構成する四角柱状の積層体（Ｐ）を取り囲むように構成できる。また、ワード線（ＷＬ）は例えばＣｏシリサイド層などの導電膜１４４を含む。また、ワード線（ＷＬ）をシリサイド膜、高融点金属膜、金属膜などで構成してもよい。これにより、その抵抗値が低減され、メモリセル（ＭＣ）の読出し、書込み動作速度を向上させることができる。
【０１１４】
縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）の上部には、相補性データ線（ＢＬＴ、ＢＬＢ）が、前記積層体（Ｐ）の上部を、前記積層体（Ｐ）を横切るように延在して配置されている。相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）は、一方の積層体（Ｐ）の最上部に形成されたプラグ１４５を介して縦型ＭＩＳＦＥＴ（ＳＶ1）の上部半導体層（ドレイン）５９に電気的に接続され、他方（ＢＬＢ）は、他方の積層体（Ｐ）の最上部に形成されたプラグ１４５を介して縦型ＭＩＳＦＥＴ（ＳＶ2）の上部半導体層（ドレイン）５９に電気的に接続されている。すなわち、相補性データ線（ＢＬＴ、ＢＬＢ）は前記積層体（Ｐ）と重なるように配置され、上部半導体層５９（ドレイン）と電気的に接続される。相補性データ線（ＢＬＴ、ＢＬＢ）は、例えば銅（Ｃｕ）を主体とする金属膜で構成され、プラグ１４５は、例えばＷを主体とする金属膜で構成されている。これにより、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。
【０１１５】
図２８に示すように、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）は、駆動ＭＩＳＦＥＴ（ＤＲ1）が形成された活性領域（Ｌ）と重なるように配置され、Ｙ方向に沿って延在している。また、相補性データ線（ＢＬＴ、ＢＬＢ）の他方（ＢＬＢ）は、駆動ＭＩＳＦＥＴ（ＤＲ2）が形成された活性領域（Ｌ）と重なるように配置され、Ｙ方向に沿って延在している。これにより、メモリセルサイズを縮小することができる。
【０１１６】
このように、本実施の形態のＳＲＡＭは、２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）および２個の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）でメモリセルを構成し、縦型ＭＩＳＦＥＴ（ＳＶ1）を駆動ＭＩＳＦＥＴ（ＤＲ1）の上方に形成すると共に、駆動ＭＩＳＦＥＴ（ＤＲ1）と重なるように配置している。また、縦型ＭＩＳＦＥＴ（ＳＶ2）を駆動ＭＩＳＦＥＴ（ＤＲ2）の上方に形成すると共に、駆動ＭＩＳＦＥＴ（ＤＲ2）と重なるように配置している。この構成により、メモリセルの占有面積は、実質的に２個の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）の占有面積に等しくなるので、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べて約３分の１となる。
【０１１７】
また、本実施の形態のＳＲＡＭは、ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ1、ＳＶ2）をｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ1、ＤＲ2）の上方に形成するので、ｐチャネル型の負荷ＭＩＳＦＥＴを基板のｎ型ウエルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウエルとｎ型ウエルとを分離する領域が不要である。従って、メモリセルの占有面積はさらに縮小され、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルの約４分の１程度となるので、高速、大容量のＳＲＡＭを実現することができる。
【０１１８】
（実施の形態７）
本実施の形態７では、メタル配線上に、前記第１、第２導体層を設ける場合に生じる問題の対策例について説明する。
【０１１９】
図３０は、本発明者が初めて見出した問題の説明図を示している。絶縁膜１５０に形成された配線溝１５１内には、例えばタングステン等を主配線材料とするメタル配線１５２がＣＭＰ法等により形成されている。このメタル配線１５２上に、前記実施の形態１等で説明したように導体層４８を形成する過程において、本発明者の実験によれば、メタル配線１５０の表面（露出面、ＣＭＰ面）に対して何ら処理を施さないと、タングステンシリサイド等からなる第２導体層が上手く成長せず、同図に示すようなタングステンシリサイドの小さな塊４８ｂ１が形成され、第２導体層が平滑に形成されない場合がある、という問題があある。この問題は、第１導体層４８ａが下層に存在しても生じる。そして、このように第２導体層が平滑に形成されないと、その後のプロセス、例えばフォトリソグラフィおよびドライエッチング工程で不具合が生じる、という問題がある。
【０１２０】
そこで、本実施の形態７では、図３１に示すように、半導体ウエハ上の絶縁膜１５０の配線溝１５１内にメタル配線１５２をＣＭＰ法等により形成した後、そのメタル配線１５２の表面（露出面、ＣＭＰ面）に対して、例えばアンモニア（ＮＨ3）プラズマ処理を施す。すなわち、充分な真空度を確保したプラズマ処理室内に半導体ウエハを収容した状態で、プラズマ処理室内にアンモニアガスを導入し、圧力調整を行って所望の圧力に維持した後、例えば処理室内の電極に高周波電力を印加することで、半導体ウエハの表面にプラズマを形成する。これにより、メタル配線１５２の表面（露出面、ＣＭＰ面）を改質でき、清浄にすることができる。上記プラズマ処理は、アンモニアプラズマ処理の場合が特に効果的である結果を得ているが、それに限定されるものではなく種々変更可能であり、例えばアルゴン（Ａｒ）ガスを用いたプラズマ処理、窒素（Ｎ2）ガスを用いたプラズマ処理またはフッ素（Ｆ）ガスを用いたプラズマ処理を用いても良い。上記メタル配線１５２は、前記実施の形態１，５の中間導電層４２、４３、前記実施の形態２のプラグ１０８Ｂ、前記実施の形態３，４のプラグ１０８Ａ、前記実施の形態６のプラグ１３９に該当する。このような工程を経た後、前記実施の形態１，６で説明したように、第１導体層４８ａおよび第２導体層４８ｂを堆積する。または、前記実施の形態２〜４で説明したように、導体層１０９を堆積する。あるいは、前記実施の形態５で説明したように、半導体層４８ｃを堆積する。本実施の形態７によれば、メタル配線１５２の表面が清浄にされているため、第２導体層４８ｂ（導体層１０９または半導体層４８ｃ）を平滑に形成することができる。このため、その後のプロセス、例えばフォトリソグラフィおよびドライエッチング工程で不具合が生じることもない。したがって、ＳＲＡＭの歩留まりおよび信頼性を向上させることが可能となる。
【０１２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
例えば前記中間導電層等のようなメタル配線がダマシン法により形成された場合に適用されることに限定されるものではなく、例えばフォトリソグラフィ技術およびドライエッチング技術でパターニングされた通常のメタル配線でも本発明を適用することもできる。
【０１２３】
また、上記第２導体層４８ｂおよびシリサイド層４８ｄの材料として、例えば以下の遷移シリサイドがある。すなわち、ＩＶＡ族のＴｉ3Ｓｉ、Ｔｉ5Ｓｉ3、Ｔｉ5Ｓｉ4
、ＴｉＳｉ、ＴｉＳｉ2、Ｚｒ3Ｓｉ、Ｚｒ2Ｓｉ、Ｚｒ5Ｓｉ3、Ｚｒ3Ｓｉ2、Ｚｒ5Ｓｉ4、Ｚｒ6Ｓｉ5、ＺｒＳｉ、ＺｒＳｉ2、Ｈｆ2Ｓｉ、Ｈｆ5Ｓｉ3、Ｈｆ3Ｓｉ2、Ｈｆ4Ｓｉ3、Ｈｆ5Ｓｉ4、ＨｆＳｉ、ＨｆＳｉ2がある。また、ＶＡ族のＶ3Ｓｉ、Ｖ5Ｓｉ3、Ｖ5Ｓｉ4、ＶＳｉ2、Ｎｂ4Ｓｉ、Ｎｂ3Ｓｉ、Ｎｂ5Ｓｉ3、ＮｂＳｉ2、Ｔａ4.5Ｓｉ、Ｔａ4Ｓｉ、Ｔａ3Ｓｉ、Ｔａ2Ｓｉ、Ｔａ5Ｓｉ3、ＴａＳｉ2がある。また、ＶＩＡ族のＣｒ3Ｓｉ、Ｃｒ2Ｓｉ、Ｃｒ5Ｓｉ3、Ｃｒ3Ｓｉ2、ＣｒＳｉ、ＣｒＳｉ2、Ｍｏ3Ｓｉ、Ｍｏ5Ｓｉ3、Ｍｏ3Ｓｉ2、ＭｏＳｉ2、Ｗ3Ｓｉ、Ｗ5Ｓｉ3、Ｗ3Ｓｉ2、ＷＳｉ2がある。また、ＶＩＩＡ族のＭｎ6Ｓｉ、Ｍｎ3Ｓｉ、Ｍｎ5Ｓｉ2、Ｍｎ5Ｓｉ3、ＭｎＳｉ、Ｍｎ11Ｓｉ19、Ｍｎ4Ｓｉ7、ＭｎＳｉ2、Ｔｃ4Ｓｉ、Ｔｃ3Ｓｉ、Ｔｃ5Ｓｉ3、ＴｃＳｉ、ＴｃＳｉ2、Ｒｅ3Ｓｉ、Ｒｅ5Ｓｉ3、ＲｅＳｉ、ＲｅＳｉ2がある。また、ＶＩＩＩＡ族のＦｅ3Ｓｉ、Ｆｅ5Ｓｉ3、ＦｅＳｉ、ＦｅＳｉ2、Ｒｕ2Ｓｉ、ＲｕＳｉ、Ｒｕ2Ｓｉ3、ＯｓＳｉ、Ｏｓ2Ｓｉ3、ＯｓＳｉ2、ＯｓＳｉ1.8、ＯｓＳｉ3、Ｃｏ3Ｓｉ、Ｃｏ2Ｓｉ、ＣｏＳｉ、ＣｏＳｉ2、Ｒｈ2Ｓｉ、Ｒｈ5Ｓｉ3、Ｒｈ3Ｓｉ2、ＲｈＳｉ、Ｒｈ4Ｓｉ5、Ｒｈ3Ｓｉ4、ＲｈＳｉ2、Ｉｒ3Ｓｉ、Ｉｒ2Ｓｉ、Ｉｒ3Ｓｉ2、ＩｒＳｉ、Ｉｒ2Ｓｉ3、ＩｒＳｉ1.75、ＩｒＳｉ2、ＩｒＳｉ3、Ｎｉ3Ｓｉ、Ｎｉ5Ｓｉ2、Ｎｉ2Ｓｉ、Ｎｉ3Ｓｉ2、ＮｉＳｉ、ＮｉＳｉ2、Ｐｄ5Ｓｉ、Ｐｄ9Ｓｉ2、Ｐｄ3Ｓｉ、Ｐｄ2Ｓｉ、ＰｄＳｉ、Ｐｔ3Ｓｉ、Ｐｔ2Ｓｉ、Ｐｔ6Ｓｉ5、ＰｔＳｉがある。
【０１２４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、それに限定されるものではなく、本発明は、メタル材料と半導体材料との接触部を有する半導体装置に有効である。特に、メタル材料上の半導体材料を形成する縦型ＭＩＳＦＥＴ構成を持ち、かつ、下地素子の形成後にプロセス熱負荷がかかる半導体装置に有効である。
【０１２５】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２６】
すなわち、金属配線上にシリサイド層を形成する工程、前記シリサイド層に第１不純物を導入する工程、前記第１不純物を導入した後のシリサイド層上に、前記第１不純物と同一導電型の半導体相を形成する工程を有することにより、半導体装置の金属配線と半導体層との接合部の接触抵抗を低減させることができ、半導体装置の特性を向上することができる。
【産業上の利用可能性】
【０１２７】
本発明は、半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１２８】
【図１】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭの要部平面図である。
【図３】図２のＳＲＡＭの要部断面図である。
【図４】図２のＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図５】図４に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図６】図５に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図７】図６に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図８】図７に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図９】図８に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図１０】図９に続くＳＲＡＭの製造工程中の半導体ウエハの配線層の要部断面図である。
【図１１】本発明の他の実施の形態であるＤＲＡＭの製造工程中の半導体ウエハの要部断面図である。
【図１２】図１１に続くＤＲＡＭの製造工程中の半導体ウエハの要部断面図である。
【図１３】図１２に続くＤＲＡＭの製造工程中の半導体ウエハの要部断面図である。
【図１４】本発明の他の実施の形態であるアナログ回路の容量を有する半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図１９】本発明の他の実施の形態である薄膜トランジスタを有する半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。
【図２７】本発明の他の実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図２８】本発明の他の実施の形態であるＳＲＡＭの要部平面図である。
【図２９】図２８のＳＲＡＭの要部断面図である。
【図３０】本発明者が初めて見出した問題の説明図である。
【図３１】本発明のさらに他の実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。
【符号の説明】
【０１２９】
１  半導体基板
２  素子分離溝
３  絶縁膜
４  ｐ型ウエル
６  ゲート絶縁膜
７Ａ、７Ｂ  ゲート電極
１４  ｎ+型半導体領域（ソース、ドレイン）
１９  絶縁膜
２０  絶縁膜
２２、２３、２４  コンタクトホール
２８  プラグ
２９  絶縁膜
３０  絶縁膜
３１  絶縁膜
３２〜３５  溝
４２〜４７  中間導電層
４８  導体層
４８ａ  第１導体層
４８ｂ  第２導体層
４８ｃ  半導体層
４８ｄ  シリサイド層
５１、５１ａ、５１ｂ  ゲート引き出し電極
５３  スルーホール
５５  プラグ
５５Ａ  プラグ形成膜
５７  下部半導体層
５８  中間半導体層
５９  上部半導体層
６３  ゲート絶縁膜
６６  ゲート電極
７０  絶縁膜
７１  サイドウォールスペーサ
７２、７３  絶縁膜
７４、７５  スルーホール
７８  スルーホール
８０  プラグ
８１  絶縁膜
８２  スルーホール
８４  スルーホール
８５  プラグ
８６  絶縁膜
８７  絶縁膜
８８  配線溝
９０（Ｖdd）  電源電圧線
９１（Ｖss）  基準電圧線
９３、９３ａ〜９３ｃ  絶縁膜
９４  絶縁膜
１００  絶縁膜
１０１  半導体領域
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  キャップ膜
１０５Ａ、１０５Ｂ  絶縁膜
１０６Ａ〜１０６Ｄ  絶縁膜
１０７Ａ、１０７Ｂ  コンタクトホール
１０８Ａ、１０８Ｂ  プラグ
１０９  導体層
１１０  絶縁膜
１１１  開口部
１１２  容量
１１２Ａ  下部電極
１１２Ｂ  容量絶縁膜
１１２Ｃ  上部電極
１１３  配線
１１５、１１５ａ〜１１５ｃ  半導体領域
１１６  ゲート絶縁膜
１１７Ａ、１１７Ｂ  ゲート電極
１１８  シリサイド層
１１９  サイドウォールスペーサ
１２０、１２０ａ〜１２０ｃ  半導体領域
１２１  導体層
１２２  容量絶縁膜
１２３  上部電極
１２４  容量
１２５  第１層配線
１２７  半導体層
１２８  ゲート絶縁膜
１２９  ゲート電極
１３０  半導体領域
１３１  ＴＦＴ
１３３  金属膜
１３５（Ｖｓｓ）  基準電圧線
１３６  コンタクトホール
１３７  プラグ
１３８  スルーホール
１３９  プラグ
１４０  コンタクトホール
１４１  プラグ
１４２  絶縁膜
１４３  溝
１４４  導電膜
１４５  プラグ
ＢＬＴ、ＢＬＢ  相補性データ線
ＷＬ  ワード線
ＤＲ1、ＤＲ2  駆動ＭＩＳＦＥＴ
Ｌ  活性領域
ＭＣ  メモリセル
Ｐ1、Ｐ2  積層体
ＳＶ1、ＳＶ2  縦型ＭＩＳＦＥＴ
ＴＲ1、ＴＲ2  転送ＭＩＳＦＥＴ
ＰＲ１  フォトレジストパターン
Ｑｎｓ  ＭＩＳＦＥＴ
ＰＷＬ  ｐ型ウエル
【図１】
0004606006.tif 000002
【図２】
0004606006.tif 000003
【図３】
0004606006.tif 000004
【図４】
0004606006.tif 000005
【図５】
0004606006.tif 000006
【図６】
0004606006.tif 000007
【図７】
0004606006.tif 000008
【図８】
0004606006.tif 000009
【図９】
0004606006.tif 000010
【図１０】
0004606006.tif 000011
【図１１】
0004606006.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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