(57)【特許請求の範囲】
【請求項１】
電源と負荷との間にＮ型ＭＯＳＦＥＴを配置し、且つ、該Ｎ型ＭＯＳＦＥＴのドレインを前記電源側に接続し、ソースを前記負荷側に接続し、前記Ｎ型ＭＯＳＦＥＴのオン、オフを切り換えることにより、前記負荷の駆動、停止を制御する電力供給回路の、前記Ｎ型ＭＯＳＦＥＴのオン故障を検出するオン故障検出装置において、
前記Ｎ型ＭＯＳＦＥＴのゲート端子に、該Ｎ型ＭＯＳＦＥＴのオン、オフを切り換えるための、前記電源電圧に基づく駆動信号を供給する駆動回路と、
前記駆動回路と前記ゲート端子との間に設けられる抵抗体と、
前記ゲート端子に駆動信号を供給し始めてから一定時間経過後の、前記ゲート端子に生じる電圧に基づいて生成される第１電圧、及び前記電源電圧に基づいて生成される第２電圧との差分電圧を検出し、この差分電圧が所定値を超えている場合に、前記Ｎ型ＭＯＳＦＥＴにオン故障が生じているものと判定するオン故障判定手段と、
を備えることを特徴とする電力供給回路のオン故障検出装置。
【請求項２】
前記オン故障判定手段は、前記第１電圧と前記第２電圧とを比較する比較手段を有し、前記比較手段による比較結果に基づいて、前記差分電圧が所定値を超えているか否かを判定することを特徴とする請求項１に記載の電力供給回路のオン故障検出装置。
【請求項３】
前記オン故障判定手段は、前記Ｎ型ＭＯＳＦＥＴにオン故障が発生していると判定した際に、前記駆動回路よりの駆動信号を停止させると共に、前記ゲート端子を前記抵抗体の抵抗値よりも小さい抵抗でグランドに接地する接地手段を備えたことを特徴とする請求項１または請求項２のいずれかに記載の電力供給回路のオン故障検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源と負荷との間にスイッチ用の半導体素子を設けた電力供給回路に係り、特に、半導体素子のオン故障を検出するオン故障検出装置に関する。
【背景技術】
【０００２】
電源と負荷の間にＭＯＳＦＥＴ等の半導体素子を設置し、該半導体素子のオン、オフを切り換えて負荷への電力供給をオン、オフ制御する電力供給回路では、半導体素子がオン故障すると制御不能になり、負荷への通電を遮断できなくなる。同時に、半導体素子が正常に遮断されることを前提とした過電流保護機能が設けられている場合には、過電流保護機能が損なわれ、この状態で半導体素子の下流側で配線の短絡接地等の故障が併発すると、半導体素子及び配線を保護できなくなるというトラブルが生じることになる。
【０００３】
そこで、従来より、負荷のハイサイド（電源側）に半導体素子を設置した電力供給回路における、半導体素子のオン故障対策として、以下に示す（ａ）〜（ｄ）に示す方法が考えられている。
【０００４】
（ａ）半導体素子の上流側（電源側）にヒューズを設ける。
【０００５】
（ｂ）２個の半導体素子を直列に接続して、このうち１個の半導体素子がオン故障した場合には他の１個の半導体素子を用いて回路を遮断する。
【０００６】
（ｃ）半導体素子及び制御回路の信頼性を向上させ、使用過程におけるオン故障の要因を排除して、オン故障の発生確率を低減する。
【０００７】
（ｄ）半導体素子にオン故障が発生した場合には、これを検出し、故障情報を出力して外部から電力供給回路を遮断する構成とする。
【０００８】
上記対策のうち、（ａ）、（ｂ）は、部品点数が増え、スペースが嵩み、且つ、コストアップとなるので、実用的ではない。また、（ｃ）に示す方法では、対策としては間接的であり、オン故障対策として十分であるか否かを判断できない。（ｄ）は、外部に監視及び制御機能が必要となり、上記（ａ）、（ｂ）と同様に、部品点数の増大、設置スペースの大規模化、コストアップにつながるという問題がある。
【０００９】
また、ＦＥＴのオン故障を検出する装置の従来例として、例えば、特開２０００−１５２６９１号公報（特許文献１）に記載されたものが知られている。該特許文献１では、オン故障を検出するために電圧検出手段等の高価な装置が必要となり、部品点数の増大、コストアップ等の問題が発生するので、実用的ではない。
【００１０】
更に、負荷のハイサイドでスイッチングを行う他の方法として、ヒューズとリレー（接点式のスイッチ）を組み合わせる構成としたものが使用されている。この方式では、リレーにオン故障が発生してもヒューズ機能が独立しているので、過電流保護機能が損なわれることはなく、信頼性の面では問題ない。
【００１１】
しかし、今後ヒューズとリレーからなるスイッチ構成を小型化、発熱低減のためにＦＥＴ等の半導体素子に置き換えようとするとき、ＦＥＴのオン故障は大きな障害になる。スイッチング素子のＦＥＴ化を進める上でオン故障対策は必須となるが、上記したように、現状では効果的な対策が見つかっていない。
【特許文献１】特開２０００−１５２６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述したように、従来における電力供給回路においては、スイッチ手段としてＦＥＴ等の半導体素子を用いる場合には、オン故障、即ち、半導体素子をオフとするように制御しているにも関わらずオン状態が維持されてしまう故障が発生した場合に、有効な対策が考えられておらず、何とかオン故障の兆候を見つけ、実際にオン故障が発生する前にこれを検出したいという要望が高まりつつあった。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、電源供給回路のオン、オフを切り換えるスイッチング素子として用いられる半導体素子のオン故障の兆候を検出し、回路の遮断機能が不能となる前の時点で半導体素子をオフとすることにより、電力供給回路を保護することが可能な電力供給回路のオン故障検出装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本願請求項１に記載の発明は、電源と負荷との間にＮ型ＭＯＳＦＥＴを配置し、且つ、該Ｎ型ＭＯＳＦＥＴのドレインを前記電源側に接続し、ソースを前記負荷側に接続し、前記Ｎ型ＭＯＳＦＥＴのオン、オフを切り換えることにより、前記負荷の駆動、停止を制御する電力供給回路の、前記Ｎ型ＭＯＳＦＥＴのオン故障を検出するオン故障検出装置において、前記Ｎ型ＭＯＳＦＥＴのゲート端子に、該Ｎ型ＭＯＳＦＥＴのオン、オフを切り換えるための、前記電源電圧に基づく駆動信号を供給する駆動回路と、前記駆動回路と前記ゲート端子との間に設けられる抵抗体と、前記ゲート端子に駆動信号を供給し始めてから一定時間経過後の、前記ゲート端子に生じる電圧に基づいて生成される第１電圧、及び前記電源電圧に基づいて生成される第２電圧との差分電圧を検出し、この差分電圧が所定値を超えている場合に、前記Ｎ型ＭＯＳＦＥＴにオン故障が生じているものと判定するオン故障判定手段と、を備えることを特徴とする。
【００１５】
請求項２に記載の発明は、前記オン故障判定手段は、前記第１電圧と前記第２電圧とを比較する比較手段を有し、前記比較手段による比較結果に基づいて、前記差分電圧が所定値を超えているか否かを判定することを特徴とする。
【００１６】
請求項３に記載の発明は、前記オン故障判定手段は、前記Ｎ型ＭＯＳＦＥＴにオン故障が発生していると判定した際に、前記駆動回路よりの駆動信号を停止させると共に、前記ゲート端子を前記抵抗体の抵抗値よりも小さい抵抗でグランドに接地する接地手段を備えたことを特徴とする。
【発明の効果】
【００１９】
請求項１の発明では、Ｎ型ＭＯＳＦＥＴに絶縁破壊が発生してリーク電流が流れ、このリーク電流が抵抗体を流れることによって生じる電圧降下を測定し、この電圧降下が所定値を超えたときには、Ｎ型ＭＯＳＦＥＴにオン故障が発生していることを検出するので、オン故障に至る前の時点で、オン故障発生の兆候を検出することができる。更に、Ｎ型ＭＯＳＦＥＴをオフとすれば、Ｎ型ＭＯＳＦＥＴに遮断能力が存在する時点で回路を遮断することができるので、回路を確実に保護することができる。また、Ｎ型ＭＯＳＦＥＴのドレインと接続される電源の電圧と、該Ｎ型ＭＯＳＦＥＴのゲート電圧とに基づいて、抵抗体に生じる電圧が所定値を超えているか否かを判定するので、高精度なオン故障検出が可能となる。また、駆動回路がチャージポンプを備える場合には、該チャージポンプの出力電圧の低下をも併せて検出することができる。
【００２０】
請求項２の発明では、オン故障判定手段が比較手段を備え、該比較手段にて抵抗体の両端に発生する電圧を比較し、電圧降下が所定値以上であると判定されたときに、オン故障であることを検出するので、高精度なオン故障検出が可能となる。
【００２２】
請求項３の発明では、オン故障判定手段により、Ｎ型ＭＯＳＦＥＴにオン故障が発生していることが検出された際には、接地手段により、Ｎ型ＭＯＳＦＥＴのゲートを、該ゲートに接続される抵抗体よりも小さい抵抗を介してグランドに接地するので、Ｎ型ＭＯＳＦＥＴのゲートをより確実にグランドレベルに近づけることができ、Ｎ型ＭＯＳＦＥＴを確実にオフ状態とすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に基づいて説明する。まず、車両に搭載されるランプ、モータ等の負荷を駆動させるときに用いる一般的な電力供給回路（オン故障検出装置を備えていない回路）において、スイッチ用のＦＥＴにオン故障が発生する過程について説明する。
【００２５】
図１に示すように、負荷ＲＬに駆動用の電力を供給する電力供給回路は、車両に搭載される電源としてのバッテリＥ（出力電圧ＶＢ；例えば直流１２ボルト）と、該バッテリＥのプラス側出力端子と負荷ＲＬとの間に設けられるＮ型ＭＯＳＦＥＴ（以下、単に「ＦＥＴ」という）（Ｔ１）と、該ＦＥＴ（Ｔ１）のゲート（駆動端子）に駆動信号を出力するドライバ回路（駆動回路）１とを備えている。
【００２６】
ＦＥＴ（Ｔ１）のドレインは、バッテリＥのプラス側端子に接続され、ソースは、負荷ＲＬの一端に接続され、負荷ＲＬの他端はグランドに接地されている。また、バッテリＥのプラス側端子はドライバ回路１に接続され、ドライバ回路１に駆動用の電力が供給される。
【００２７】
ドライバ回路１は、チャージポンプ２（出力電圧Ｖcp；例えば直流１０ボルト）と、トランジスタＴｄ１，Ｔｄ２と、ＦＥＴ（Ｔｄ３〜Ｔｄ５）と、抵抗Ｒｄ１〜Ｒｄ４と、ダイオードＤｄ１と、を備えている。なお、各抵抗Ｒｄ１〜Ｒｄ４の符号の近傍に記載している数値は、抵抗値の具体例を示す。例えば、抵抗Ｒｄ１の抵抗値は、５０［ＫΩ］に設定されていることを示す。
【００２８】
ドライバ回路１の具体的な構成について説明すると、バッテリＥのプラス側の電源ラインは、ドライバ回路１内で２系統に分岐され、一方の分岐線はチャージポンプ２のマイナス側端子に接続され、他方の分岐線は、ダイオードＤｄ１、抵抗Ｒｄ４を介してＦＥＴ（Ｔｄ４）（Ｎ型）のドレインに接続され、該ＦＥＴ（Ｔｄ４）のソースはグランドに接地されている。また、ＦＥＴ（Ｔｄ４）のゲートには、ローアクティブの入力信号電圧Ｖｉが供給される。
【００２９】
チャージポンプ２のプラス側端子は、２系統に分岐され、一方の分岐線はトランジスタＴｄ１（ＮＰＮ型）のコレクタに接続され、そのエミッタはトランジスタＴｄ２（ＰＮＰ型）のエミッタに接続され、そのコレクタはグランドに接地されている。他方の分岐線は、ＦＥＴ（Ｔｄ３）（Ｐ型）のソースに接続され、そのドレインは抵抗Ｒｄ２を介してＦＥＴ（Ｔｄ４）のドレインに接続されている。
【００３０】
ＦＥＴ（Ｔｄ３）のゲート・ソース間には抵抗Ｒｄ１が設けられ、更に、ＦＥＴ（Ｔｄ３）のゲートは、抵抗Ｒｄ３を介してＦＥＴ（Ｔｄ５）（Ｎ型）のドレインに接続され、そのソースは、グランドに接地されている。また、ＦＥＴ（Ｔｄ５）のゲートは、ＦＥＴ（Ｔｄ４）のドレインに接続されている。
【００３１】
更に、各トランジスタＴｄ１，Ｔｄ２のベースは、ＦＥＴ（Ｔｄ４）のドレインに接続されている。また、トランジスタＴｄ１のエミッタとトランジスタＴｄ２のエミッタとの接続点に、駆動信号出力用の配線が接続され、この配線はゲート抵抗Ｒｇ（抵抗体）を介してＦＥＴ（Ｔ１）のゲートに接続されている。
【００３２】
次に、図１に示した電力供給回路の動作について説明する。入力信号電圧Ｖｉは、ＬレベルのときにＦＥＴ（Ｔ１）をオン、ＨレベルのときにＦＥＴ（Ｔ１）をオフとする、アクティブローで動作する。入力信号電圧ＶｉがＬレベルになると、ＦＥＴ（Ｔｄ４）がオフとなり、トランジスタＴｄ２がオフとなる。更に、ＦＥＴ（Ｔｄ５），（Ｔｄ３）、及びトランジスタＴｄ１がオンとなり、バッテリＥの電圧ＶＢと約１０Ｖとされているチャージポンプ２の出力電圧Ｖcpとを加算した電圧（ＶＢ＋Ｖcp）が、ドライバ回路１の出力電圧ＶＤとなって、ゲート抵抗Ｒｇを経由してＴ１のゲートに供給される。これにより、ＦＥＴ（Ｔ１）がオンとなり、バッテリＥより負荷ＲＬに電力が供給されて該負荷ＲＬが駆動する。
【００３３】
また、入力信号電圧ＶｉがＨレベルになると、ＦＥＴ（Ｔｄ４），トランジスタＴｄ２がオンとなり、ＦＥＴ（Ｔｄ５），（Ｔｄ３）、及びトランジスタＴｄ１がオフとなるので、ＦＥＴ（Ｔ１）のゲートはゲート抵抗Ｒｇ及びトランジスタＴｄ２を経由してグランドに接地される。これにより、ＦＥＴ（Ｔ１）はオフとなり、負荷ＲＬへの電力供給が遮断される。
【００３４】
ここで、負荷ＲＬを駆動させるためのＦＥＴ（Ｔ１）が故障する原因の１つとして、ゲートの絶縁層が破壊され、電流のリークが発生することが挙げられる。これはゲートの絶縁層が非常に薄いことがその根源であるので、ＦＥＴ（Ｔ１）が故障する原因の中でも大きな割合を占めると考えられている。絶縁層が破壊されるとゲート・ドレイン間、或いはゲート・ソース間に電流のリークが発生する。このうち、ゲート・ソース間での電流のリークでは、ゲート・ソース間が短絡されることになるので、故障が発生したときＦＥＴ（Ｔ１）はオフ状態になり、フェールセーフとなる。従って、安全上の問題は少ない。
【００３５】
ところが、ゲート・ドレイン間に生じる電流のリークは、オン故障に繋がるのでフェールセーフとはならず、トラブル発生の原因となってしまう。
【００３６】
一般に、電力制御用に用いられるＦＥＴは、要素となるＦＥＴ（以下、「要素ＦＥＴ」という）が複数個並列接続された構成となっており、その要素ＦＥＴの数は数十万から百万を超えるものになる。従って、絶縁破壊が発生しても、全ての要素ＦＥＴのゲート・ドレイン間が一度に破壊されるのではなく、一部の要素ＦＥＴの絶縁破壊から始まり、それが徐々に拡大して行き、最終的にＦＥＴのオン故障に至ると考えられる。
【００３７】
上記の内容を踏まえると、図１に示した回路において、ゲート・ドレイン間の絶縁破壊により、オン故障に至る過程は次の（ａ）〜（ｃ）に示すようであると推定する。
【００３８】
（ａ）ＦＥＴ（Ｔ１）がオン状態にあるとき、何らかの要因で一部の要素ＦＥＴがゲート・ドレイン間で絶縁破壊すると、絶縁破壊した要素ＦＥＴを経由してゲートとドレインが電気的に結合される。ゲート・ドレイン間のリーク抵抗をＲａ（図１に示す抵抗Ｒａは、このリーク抵抗を等価的に示している）とすると、正常状態では無限大であったＲａが絶縁破壊により低下して有限な値となる。但し、リーク抵抗Ｒａは絶縁破壊の程度及びその範囲に依存し、大部分のケースではゲート抵抗Ｒｇ（１〜２［ＫΩ］）に比べると初期段階では十分に大きな抵抗値に留まると考えられる。
【００３９】
正常状態ではドライバ回路１の出力電圧ＶＤと、ＦＥＴ（Ｔ１）のゲート電圧ＶＧが等しくなるが、絶縁破壊が発生してリーク抵抗Ｒａが有限な値になると、該リーク抵抗Ｒａを介してゲートからドレインにリーク電流Ｉｇが流れる。そして、リーク電流Ｉｇが流れることによりゲート抵抗Ｒｇに電圧降下が発生し、ゲート電圧ＶＧはドライバ回路１の出力電圧ＶＤより低下する。このとき、ゲート電圧ＶＧは、次の（１）式で示される。
【００４０】
ＶＧ＝ＶＤ−Ｒｇ＊Ｉｇ      ・・・（１）
また、絶縁破壊の範囲が広くなるとリーク抵抗Ｒａが小さくなり、リーク電流Ｉｇが大きくなって、ゲート電圧ＶＧの低下が大きくなる。従って、リーク電流Ｉｇの大きさ、或いはゲート抵抗Ｒｇの電圧降下の大きさを検出することで、ＦＥＴ（Ｔ１）に生じる絶縁破壊の程度を把握できることになる。通常、ＦＥＴ（Ｔ１）のスレッショルド電圧Ｖthは４Ｖ以下であるので、ＶＧ＞ＶＢ＋４Ｖ以上であれば、一部の要素ＦＥＴに絶縁破壊が生じている場合でも、ＦＥＴ（Ｔ１）のオン抵抗は正常に近い値に維持され、ＦＥＴ（Ｔ１）の発熱量はそれほど増大せず、ＦＥＴ（Ｔ１）の熱破壊が急速に進行することはない。
【００４１】
（ｂ）ＦＥＴ（Ｔ１）をオフとすると、絶縁破壊のない正常な場合はゲート電圧ＶＧがドライバ回路１に設けられたトランジスタＴｄ２を介してグランドに接地され、ゲート電圧ＶＧが約０．６［Ｖ］まで低下し、ＦＥＴ（Ｔ１）のスレッショルド電圧Ｖthよりも低くなるので、ＦＥＴ（Ｔ１）は遮断される。ところが、ＦＥＴ（Ｔ１）が上記（ａ）の状態、即ち、絶縁破壊されているときは、ドライバ回路１に供給される入力信号電圧ＶｉがＨレベルとなり、トランジスタＴｄ２がオンとなっても、ＦＥＴ（Ｔ１）のゲート電圧ＶＧは０．６［Ｖ］まで低下できず、リーク抵抗Ｒａが小さいときには、ゲート電圧ＶＧが浮き上がってしまい、ＦＥＴ（Ｔ１）がオフとならない状態になる。つまり、オン故障となる。
【００４２】
このときのゲート電圧ＶＧは、次の（２）式で示される。
【００４３】
ＶＧ＝ＶＢ＊Ｒｇ／（Ｒａ＋Ｒｇ）  ・・・（２）
なお、（２）式ではトランジスタＴｄ２のエミッタ・ベース間電圧降下を無視している。
【００４４】
ゲート電圧ＶＧが、ＦＥＴ（Ｔ１）のスレッショルド電圧Ｖthより大きくなると、ドライバ回路１に供給される入力信号電圧ＶｉがＨレベルとなっても、ＦＥＴ（Ｔ１）がオフとならないことになる。ここで、ゲート電圧ＶＧがスレッショルド電圧Ｖthと等しくなるようなリーク抵抗Ｒａを求めると、次の（３）式のようになる。
【００４５】
ＶＧ＝ＶＢ＊Ｒｇ／（Ｒａ＋Ｒｇ）＝Ｖth  
Ｒａ＝Ｒｇ（ＶＢ−Ｖth）／Ｖth  ・・・（３）
そして、（３）式より、入力信号電圧ＶｉがＨレベルのときに、ＦＥＴ（Ｔ１）がオフとならない条件は、次の（３′）式となる。
【００４６】
Ｒａ≦Ｒｇ（ＶＢ−Ｖth）／Ｖth  ・・・（３′）
通常のＮ型ＭＯＳＦＥＴは、スレッショルド電圧Ｖthは、Ｖth＝２〜４［Ｖ］程度である。従って、（３′）式より、ゲート抵抗Ｒｇが大きいほど、バッテリＥの電圧ＶＢが大きいほど、及びスレッショルド電圧Ｖthが小さいほど、リーク抵抗Ｒａが大きくてもＦＥＴ（Ｔ１）はオフとならないことになる。
【００４７】
また、ＶＧ＞Ｖthになると、ＦＥＴ（Ｔ１）はソースフォロアの動作となり、ドレイン電流をＩＤ（負荷ＲＬに流れる電流）とすると、ＶＧ−Ｖth＝ＲＬ＊ＩＤとなるから、ドレイン・ソース間電圧ＶDSは、次の（４）式で示される。
【００４８】
ＶDS＝ＶＢ−（ＶＧ−Ｖth）＝ＶＢ−ＲＬ＊ＩＤ    ・・・（４）
このとき、ＦＥＴ（Ｔ１）に発生する電力損失をＰ［Ｗ］とすると、電力損失Ｐは次の（５）式で示される。
【００４９】
Ｐ＝ＶDS＊ＩＤ
＝｛ＶＢ−（ＶＧ−Ｖth）｝＊ＩＤ
＝｛ＶＢ−（ＶＧ−Ｖth）｝＊（ＶＧ−Ｖth）／ＲＬ    ・・・（５）
ここで、一例として、ＶＢ＝１２［Ｖ］、Ｖth＝２［Ｖ］、ＲＬ＝２［Ω］とし、ゲート電圧ＶＧに対するＦＥＴ（Ｔ１）の電力損失Ｐをグラフで表すと、図２のようになる。
【００５０】
図２から理解されるように、ゲート電圧ＶＧがＶth＝２［Ｖ］を超えると電力損失が発生し始め、ＶＧ＝８［Ｖ］で最大となる。具体例としてＶＧ＝４［Ｖ］を考えると、このとき１０［Ｗ］の電力損失が発生する。そして、ＦＥＴ（Ｔ１）のチャンネルから大気への熱抵抗を２０℃／Ｗとすると２００℃の温度上昇となる。ゲート抵抗Ｒｇが１．５［ＫΩ］の場合は、ＶＧ＝４Ｖになるリーク抵抗Ｒａは（２）式より、Ｒａ＝３［ＫΩ］となる。リーク抵抗Ｒａがかなり大きな抵抗値となっている状態から、ＦＥＴ（Ｔ１）をオフとした際に、ＦＥＴ（Ｔ１）が通電を始める（ドレイン電流が流れる）ことが判る。
【００５１】
ＦＥＴ（Ｔ１）のオフ時の発熱は、絶縁破壊した要素ＦＥＴのみならず、正常な要素ＦＥＴでも同様に発生する。ドレイン電流が流れ始めるとそれがわずかな電流であっても、電圧ＶDSが大きいので大きな電力損失をもたらし、ＦＥＴ（Ｔ１）がオフからオンへ移行する中間領域で大きな電力損失が発生し、ＶDS＝ＶＢ／２で最大の電力損失となる。これは絶縁破壊により、ドレイン電流が流れ始めてから、完全にオンとなる、即ち、オン故障状態に至る途中の過程で最大の電力損失となって、大きな発熱を発生させる過程が存在することになり、この過程に滞在する時間が長くなると、ＦＥＴ（Ｔ１）がオン故障に至る前にが焼損する可能性があること示す。
【００５２】
いずれにせよ、オフ状態のＦＥＴ（Ｔ１）にドレイン電流が流れるようになると、電力損失による発熱により、要素ＦＥＴの絶縁破壊範囲が拡大したり、正常な要素ＦＥＴが熱破壊したりする可能性が生じる。
【００５３】
（ｃ）上記（ｂ）の状態でリーク抵抗Ｒａが小さくなったオフ状態のＦＥＴ（Ｔ１）をオンとすると、ゲート抵抗Ｒｇの電圧降下ＶＤ−ＶＧが大きくなり、電圧降下ＶＧ−ＶＢがＶthに近づく。それに連れてＦＥＴ（Ｔ１）のゲート・ソース間電圧が減少するので、ＦＥＴ（Ｔ１）のオン時のドレイン・ソース間電圧ＶDSonが増大し、オン時のＦＥＴ（Ｔ１）の発熱が急速に増大する。正常時のＶDSon＝５０［ｍＶ］、Ｖth＝２［Ｖ］とすると、ＶＢ＝ＶＧになるとＶDSonは、ほぼＶthに等しくなるので、電力損失は正常なときに比べて２［Ｖ］／５０［ｍＶ］＝４０倍となる。この状態が継続するとＦＥＴ（Ｔ１）は発熱で破壊し、制御不能、即ち、遮断不能となり、オン故障の状態になる。
【００５４】
上記の内容をまとめると、要素ＦＥＴの一部がゲート・ドレイン間の絶縁破壊を起こすと、ＦＥＴ（Ｔ１）のオフ時にリーク電流を発生させ、発熱を生じる。オフ時の熱破壊が進行すると、ＦＥＴ（Ｔ１）のオン時のゲート・ソース間電圧が低下し、オン時の発熱が増大する。オフ時の発熱とオン時の発熱のメカニズムは異なり、オフ時の発熱は絶縁破壊の前半で大きくなり、オン時の発熱は絶縁破壊が進行した後半で大きくなる。この２つの発熱メカニズムが重なり合って作用し、ついには熱破壊により、オン故障状態に至ると考えられる。
【００５５】
従って、上記（ａ）〜（ｃ）に示した内容を踏まえ、本発明では、以下に示す（イ）、（ロ）の考え方を採用する。
【００５６】
（イ）一部の要素ＦＥＴのゲート・ドレイン間に絶縁破壊が発生し、それがトリガーとなって、その後のＦＥＴ（Ｔ１）の熱破壊を引き起こす過程では、それが進行するに連れてリーク抵抗Ｒａが減少し、Ｒａの減少はゲート抵抗Ｒｇに流れるリーク電流Ｉｇの増大となり、ゲート抵抗Ｒｇの電圧降下の増大となる。従って、ＦＥＴ（Ｔ１）がオンしているときのゲート抵抗Ｒｇの電圧降下を測定すれば、絶縁破壊に起因したオン故障を事前に察知できる。即ち、完全にオン故障に至る前の段階で、オン故障の兆候を察知できる。そのときの検出感度は、ゲート抵抗Ｒｇが大きいほど良くなる。
【００５７】
（ロ）オン故障に至る現象を上記（イ）に記載した手順で察知したら、ＦＥＴ（Ｔ１）を遮断する。遮断するためには、ドライバ回路１の出力信号をグランドに接地したときに、ＶＧ＜Ｖthとなるようにしなければならない。これは、ＦＥＴ（Ｔ１）のゲートとグランドとの間の抵抗が小さいほど実現し易い。即ち、オフ時のゲート・グランド間の抵抗が、ゲート抵抗Ｒｇよりも小さくなるような回路構成にする。
【００５８】
以下、上記の考え方を採用して構成した本発明の実施形態について説明する。図３は、本発明の第１の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。なお、図３において、図１に示した電力供給回路と同一の構成要素については、同一の符号を付して、その構成説明を省略する。
【００５９】
図３に示す電力供給回路は、図１に示した回路に対して、オン故障判定回路（オン故障判定手段）１１、ゲート接地回路（接地手段）１２、及び遅延回路１３を備え、且つ、ドライバ回路１がオア回路ＯＲ１を備えている点で相違している。
【００６０】
オン故障判定回路１１は、ＦＥＴ（Ｔ１）のゲートとグランドとの間に設けられる抵抗Ｒ１とＲ２との直列接続回路と、バッテリＥのプラス側端子（電圧ＶＢ）とグランドとの間に設けられる抵抗Ｒ３，Ｒ４及び直流電源３（出力電圧ＶＡ）の直列接続回路を備えている。更に、比較器ＣＭＰ１（比較手段）を備えており、抵抗Ｒ１とＲ２との接続点Ｐ１が比較器ＣＭＰ１の反転入力端子に接続され、抵抗Ｒ３とＲ４との接続点Ｐ２が比較器ＣＭＰ１の正転入力端子に接続されている。
【００６１】
また、比較器ＣＭＰ１の出力端子は、遅延回路１３に接続されている。遅延回路１３の出力端子は、ドライバ回路１に設けられたオア回路ＯＲ１の一方の入力端子に接続され、他方の入力端子には、入力信号電圧Ｖｉが供給されるようになっている。遅延回路１３は、スタート時、リセットにより出力がＬレベルになるように設定されている。なお、図３の各抵抗Ｒ１〜Ｒ７の近傍に示す値は、各抵抗Ｒ１〜Ｒ７の抵抗値の具体例を示している。例えば、抵抗Ｒ１の抵抗値は１００［ＫΩ］とされている。
【００６２】
ゲート接地回路１２は、ＦＥＴ（Ｔ１）のゲートをグランドに接地するためのトランジスタＴ２（ＮＰＮ型）と、該トランジスタＴ２のコレクタとＦＥＴ（Ｔ１）のゲートとの間に設けられる抵抗Ｒ５と、オア回路ＯＲ１の出力端子とグランドとの間に設けられる抵抗Ｒ６とＲ７との直列接続回路とを備えており、抵抗Ｒ６とＲ７の接続点Ｐ３は、トランジスタＴ２のベースに接続されている。なお、抵抗Ｒ５の抵抗値は、例えば１００［Ω］であり、例えば、１．５［ＫΩ］の抵抗値を有するゲート抵抗Ｒｇよりも小さい値に設定されている。
【００６３】
次に、上記のように構成された本実施形態に係るオン故障検出装置の作用について説明する。ここで、各抵抗Ｒ１〜Ｒ４を、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４となるように抵抗値を選定する。また、比較器ＣＭＰ１の反転入力端子（点Ｐ１）及び正転入力端子（点Ｐ２）の電圧をそれぞれＶ１、Ｖ２とし、直流電源３の出力電圧（これを「基準電圧」という）をＶＡとする。
【００６４】
いま、Ｒ２／（Ｒ１＋Ｒ２）＝Ｒ４／（Ｒ３＋Ｒ４）＝ａ（ａは分圧比）、ＶＧ−ＶＢ＝δとおくと、以下の（６）式が得られる。
【００６５】
Ｖ１＝ＶＧ＊ａ＝（ＶＢ＋δ）ａ
Ｖ２＝（ＶＢ−ＶＡ）ａ＋ＶＡ    ・・・（６）
上記（６）式から、Ｖ１＝Ｖ２となるときのδを求めると、次の（７）式となる。
【００６６】
（ＶＢ＋δ）ａ＝（ＶＢ−ＶＡ）ａ＋ＶＡ
δ＝ＶＡ＊（１−ａ）／ａ    ・・・（７）
上記（７）式より、Ｖ１＝Ｖ２となるときのδ、即ち比較器ＣＭＰ１出力が反転するときのδは、基準電圧ＶＡと分圧比ａにより、任意の値に設定できる。例えば、ＶＡ＝４［Ｖ］、ａ＝０．５とすると、δ＝４［Ｖ］となる。即ち、ＶＧ＞（ＶＢ＋４［Ｖ］）であれば、比較器ＣＭＰ１の出力はＬレベルとなり、ＶＧ＜（ＶＢ＋４［Ｖ］）であれば比較器ＣＭＰ１の出力はＨレベルになる。
【００６７】
一方、ＦＥＴ（Ｔ１）がオンとなっているときには、ドライバ回路１の出力電圧ＶＤはＶＢ＋Ｖcpであるから、ゲート抵抗Ｒｇの電圧降下となるＲｇ＊Ｉｇは、次の（８）式で示される。
【００６８】
Ｒｇ＊Ｉｇ＝ＶＤ−ＶＧ＝（ＶＢ＋Ｖcp）−（ＶＢ＋δ）＝Ｖcp−δ・・・（８）
よって、Ｖcp＝１０［Ｖ］、δ＝４［Ｖ］のときは、６［Ｖ］以上の電圧降下がゲート抵抗Ｒｇに発生しているとき、比較器ＣＭＰ１出力はＨレベルになる。比較器ＣＭＰ１の出力がＨレベルになり、それが所定の時間継続するとゲート・ドレイン間に絶縁破壊が発生したと判断して、オア回路ＯＲ１出力をＨレベルにする。即ち、比較器ＣＭＰ１の出力信号がＨレベルとなると、遅延回路１３にて所定時間経過した後に、ドライバ回路１のオア回路ＯＲ１の一方の入力端子にＨレベルの信号が入力されるので、該オア回路ＯＲの出力信号がＨレベルとなる。これにより、ドライバ回路１の出力がトランジスタＴｄ２を介して接地され、同時にトランジスタＴ２のベースとなる点Ｐ３の電圧が一定のレベルに上昇するので、該トランジスタＴ２がオンとなり、ＦＥＴ（Ｔ１）のゲートはゲート抵抗Ｒｇと抵抗Ｒ５の並列合成抵抗（「Ｒｇ‖Ｒ５」と表記する）により接地される。
【００６９】
このときのゲート電圧ＶＧは、次の（９）式で示される。
【００７０】
ＶＧ＝ＶＢ＊（Ｒｇ‖Ｒ５）／｛（Ｒｇ‖Ｒ５）＋Ｒａ｝    ・・・（９）
ここで、抵抗Ｒ５を設けないときと比較し、同一のリーク抵抗Ｒａに対してゲート電圧ＶＧが小さくなり、ＶＧ＜Ｖthを満足し易くなる。
【００７１】
ゲート抵抗Ｒｇを大きくするとゲートからドレインへのリーク電流Ｉｇの検出が敏感になり、抵抗Ｒ５を小さくするとリーク抵抗Ｒａが小さなところまで、ＦＥＴ（Ｔ１）を遮断できるようになる。このように、ゲート抵抗Ｒｇ及び抵抗Ｒ５の抵抗値を適宜選定することにより、ゲート・ドレイン間の絶縁破壊（要素ＦＥＴによる部分的な絶縁破壊）を検出し、ＦＥＴ（Ｔ１）が未だ遮断能力を有している時点でＦＥＴ（Ｔ１）を遮断して、該ＦＥＴ（Ｔ１）がオン故障に至ることを防止することが可能となる。
【００７２】
このようにして、第１の実施形態に係るオン故障検出装置では、ＦＥＴ（Ｔ１）に絶縁破壊が発生し、リーク電流が増大して点Ｐ１の電圧Ｖ１が低下し、点Ｐ２の電圧Ｖ２を下回った場合に、ドライバ回路１の出力をグランドに接地してＦＥＴ（Ｔ１）に供給する駆動信号を停止させるので、ＦＥＴ（Ｔ１）がオン故障となる前の時点で該ＦＥＴ（Ｔ１）をオフとして、ＦＥＴ（Ｔ１）及び負荷、電気配線などの回路構成部品を保護することができる。
【００７３】
また、ドライバ回路１の出力をグランドに接地すると同時に、ゲート接地回路１２のトランジスタＴ２をオンとして、ＦＥＴ（Ｔ１）のゲートを抵抗Ｒ５（Ｒ５＜Ｒｇ）を介してグランドに接地するので、確実にゲート電圧ＶＧをスレッショルド電圧Ｖthよりも小さくすることができ、確実にＦＥＴ（Ｔ１）をオフとすることができる。
【００７４】
更に、第１の実施形態では、ＦＥＴ（Ｔ１）のゲート電圧が低下する、リーク抵抗Ｒａの低下以外の要因として、ドライバ回路１に設けられたチャージポンプ２の電圧降下が挙げられる。つまり、リーク抵抗Ｒａが無限大に大きい状態（絶縁破壊が発生していない状態）でも、チャージポンプ２の出力電圧が低下した場合には、点Ｐ１の電圧Ｖ１が点Ｐ２の電圧Ｖ２を下回ってしまい、ＦＥＴ（Ｔ１）をオフとする。従って、チャージポンプ２の出力電圧が低下したことも併せて検出することができる。
【００７５】
次に、本実施形態の第２の実施形態について説明する。図４は、第２の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。第２の実施形態では、図３に示した第１の実施形態と比較して、オン故障判定回路（オン故障判定手段）１１の構成のみが相違しているので、構成については相違点のみ説明する。
【００７６】
図４に示すオン故障判定回路１１は、ＦＥＴ（Ｔ１）のゲート抵抗Ｒｇのドライバ回路１側となる端子とグランドとの間に、抵抗Ｒ１とＲ２の直列接続回路を備え、且つ、ゲート抵抗ＲｇのＦＥＴ（Ｔ１）側となる端子とグランドとの間に、抵抗Ｒ３、Ｒ４、及び直流電源３の直列接続回路を備えている。そして、抵抗Ｒ１とＲ２の接続点Ｐ１１（電圧Ｖ１；第１の電圧）が比較器ＣＭＰ１の正転入力端子に接続され、抵抗Ｒ３とＲ４の接続点Ｐ１２（電圧Ｖ２；第２の電圧）が比較器ＣＭＰ１の反転入力端子に接続されている。
【００７７】
そして、直流電源３より出力される基準電圧ＶＡを６［Ｖ］に設定すると、この回路ではゲート抵抗Ｒｇの電圧降下が６Ｖ以上になると、比較器ＣＭＰ１の出力信号がＬレベルからＨレベルに反転し、ドライバ回路１に設けられたトランジスタＴｄ２、及びゲート接地回路１２のトランジスタＴ２をオンとして、ＦＥＴ（Ｔ１）のゲートを、ゲート抵抗Ｒｇと抵抗Ｒ５の並列経路を介してグランドに接地する。即ち、図４に示す第２の実施形態では、ゲート抵抗Ｒｇの電圧降下を直接測定し、測定された電圧が所定のレベルに達して、所定の時間継続した場合に、ＦＥＴ（Ｔ１）のゲート・ドレイン間に絶縁破壊が生じているものと判定し、ゲートを接地してＦＥＴ（Ｔ１）を遮断するようにしている。
【００７８】
このようにして、第２の実施形態に係る電力供給回路のオン故障検出装置では、ゲート抵抗Ｒｇにおける電圧降下に基づいて、ＦＥＴ（Ｔ１）のゲート・ドレイン間に絶縁破壊が生じているか否かを判定し、絶縁破壊が発生している場合には、ＦＥＴ（Ｔ１）をオフとするので、絶縁破壊によるオン故障の発生を防止できる。
【００７９】
また、ゲート抵抗Ｒｇの両端電圧に基づいて、リーク電流の発生を検出する構成であるので、前述した第１の実施形態と比較して、チャージポンプ２の出力電圧の低下に関係なく、ＦＥＴ（Ｔ１）の絶縁破壊のみを検出することができる。
【００８０】
次に、本発明の第３の実施形態について説明する。図５は、第３の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。
【００８１】
上述した第１，第２の実施形態では、負荷ＲＬの駆動、停止を切り替えるための半導体素子として、Ｎ型ＭＯＳＦＥＴ（Ｔ１）を用いる場合を例に挙げて説明したが、第３の実施形態では、Ｐ型ＭＯＳＦＥＴ（Ｔ１１）を用いている点、及びこれに伴う各回路構成が上記第１，第２の実施形態と相違する。
【００８２】
以下、具体的な回路構成について説明する。バッテリＥと負荷ＲＬとの間に設けられる半導体素子としてのＰ型ＭＯＳＦＥＴ（以下、単に「ＦＥＴ」という）（Ｔ１１）は、ソースがバッテリＥのプラス側端子に接続され、ドレインが負荷ＲＬの一端に接続されている。
【００８３】
また、ＦＥＴ（Ｔ１１）のゲートに駆動信号を出力するドライバ回路３１と、オン故障判定回路２１と、ゲート・電源接続回路（電源接続手段）２２と、遅延回路１３と、を備えている。
【００８４】
ドライバ回路３１は、抵抗Ｒｄ１，Ｒｄ２と、ＦＥＴ（Ｔｄ３），（Ｔｄ４）（Ｎ型）と、トランジスタＴｄ１（ＮＰＮ型），Ｔｄ２（ＰＮＰ型）とオア回路ＯＲ１１と、を備えている。具体的な構成として、ドライバ回路３１に接続されるバッテリＥの電源線は３系統に分岐され、１つ目は、抵抗Ｒｄ２とＦＥＴ（Ｔｄ４）を介してグランドに接続され、２つ目は、抵抗Ｒｄ１とＦＥＴ（Ｔｄ３）を介してグランドに接続され、３つ目は、トランジスタＴｄ１，Ｔｄ２を介してグランドに接続されている。
【００８５】
２つのトランジスタＴｄ１，Ｔｄ２の各ベースは、ＦＥＴ（Ｔｄ３）のドレインに接続され、該ＦＥＴ（Ｔｄ３）のゲートは、ＦＥＴ（Ｔｄ４）のドレインに接続されている。そして、トランジスタＴｄ１のエミッタと、トランジスタＴｄ２のエミッタとの接続点が、ドライバ回路３１の出力電圧ＶＤを出力するための配線に接続されている。
【００８６】
ＦＥＴ（Ｔｄ４）のゲートは、オア回路ＯＲ１１の出力端子に接続され、該オア回路ＯＲ１１の一方の入力端子には、遅延回路１３の出力端子が接続され、他方の入力端子には、入力信号電圧Ｖｉが供給される。
【００８７】
オン故障判定回路２１は、ＦＥＴ（Ｔ１１）のゲートとグランドとの間に設けられる抵抗Ｒ１とＲ２の直列接続回路と、比較器ＣＭＰ１１（比較手段）と、直流電源２３（出力電圧ＶＡ）とを備えている。そして、比較器ＣＭＰ１１の正転入力端子には、抵抗Ｒ１とＲ２の接続点Ｐ２１（電圧Ｖ１１）が接続され、反転入力端子には、直流電源２３のプラス側出力端子が接続されている。また、比較器ＣＭＰ１１の出力端子は、遅延回路１３に接続されている。
【００８８】
ゲート・電源接続回路２２は、Ｐ型ＭＯＳＦＥＴ（Ｔ１２）と、抵抗Ｒ５の直列接続回路を備えており、ＦＥＴ（Ｔ１２）のソースはバッテリＥのプラス側出力端子に接続され、ドレインは抵抗Ｒ５の一端に接続され、該抵抗Ｒ５の他端はＦＥＴ（Ｔ１１）のゲートに接続されている。また、ＦＥＴ（Ｔ１２）のゲートは、ＦＥＴ（Ｔｄ４）のドレインに接続されている。
【００８９】
次に、上記のように構成された第３の実施形態の動作について説明する。入力信号電圧ＶｉがＨレベルからＬレベルになると、遅延回路１３は初期的にＬレベルにリセットされるように構成されているので、オア回路ＯＲ１１の出力信号がＬレベルになり、ＦＥＴ（Ｔｄ４）がオフとなり、これにより、ＦＥＴ（Ｔｄ３）、及びトランジスタＴｄ２がオンとなって、ＦＥＴ（Ｔ１１）のゲートがゲート抵抗Ｒｇを経由してグランドに接地される。その結果、ＦＥＴ（Ｔ１１）がオンとなる。
【００９０】
ＦＥＴ（Ｔ１１）のゲート・ドレイン間の抵抗をリーク抵抗Ｒａとすると、正常状態ではリーク抵抗Ｒａは無限大であるが、ＦＥＴ（Ｔ１１）のゲート・ドレイン間に絶縁破壊が発生するとリーク抵抗Ｒａが有限の値になり、ＦＥＴ（Ｔ１１）のドレイン→ゲート→ゲート抵抗Ｒｇ→トランジスタＴｄ２→グランドの経路でリーク電流Ｉｇが流れ、ゲート抵抗Ｒｇに電圧降下が発生する。
【００９１】
ここで、オン故障判定回路２１の抵抗をＲ１＝Ｒ２、及び基準電圧ＶＡ＝３Ｖに設定しておくと、リーク電流Ｉｇが増加してＲｇ＊Ｉｇが６Ｖを超えると、比較器ＣＭＰ１１の出力がＨレベルになり、その状態が所定の時間継続するとオア回路ＯＲ１１の出力がＨレベルになる。これによりＦＥＴ（Ｔｄ４）がオンとなり、ＦＥＴ（Ｔｄ３）、及びトランジスタＴｄ２が共にオフとなり、トランジスタ（Ｔｄ１）がオンとなって、ＦＥＴ（Ｔ１１）のゲートがゲート抵抗Ｒｇを経由してバッテリＥの電圧ＶＢに引き上げられる。更に、ＦＥＴ（Ｔ２）のゲートがＦＥＴ（Ｔｄ４）がオンとなることによりグランドに接地されるので、ＦＥＴ（Ｔ２）がオンとなり、ＦＥＴ（Ｔ１１）のゲートは低抵抗Ｒ５を介して電源ＶＢに接続される。これによりＲｇ＊Ｉｇ＞６Ｖであっても、ＦＥＴ（Ｔ１１）を確実に遮断することができる。
【００９２】
このようにして、第３の実施形態に係る電力供給回路のオン故障検出装置では、負荷の駆動、停止を切り替える半導体素子として、Ｐ型ＭＯＳＦＥＴ（Ｔ１１）を用いた場合であっても、前述した第２の実施形態の場合と同様に、ＦＥＴ（Ｔ１１）のゲート・ドレイン間に絶縁破壊が発生し、リーク電流が流れるようになった場合には、ゲート抵抗Ｒｇに生じる電圧降下を検出して、絶縁破壊の発生をいち早く検出することができ、確実にＦＥＴ（Ｔ１１）を遮断させることができる。
【００９３】
以上、本発明の電力供給回路のオン故障検出装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【００９４】
例えば、上述した各実施形態では、電源として車両に搭載されるバッテリ、負荷として車両に搭載されるランプ、モータ等を用いた場合の例について説明したが、本発明はこれに限定されるものではなく、その他の電力供給回路についても適用することができる。
【００９５】
また、上述した実施形態では、スイッチ用の半導体素子としてＮ型、またはＰ型のＭＯＳＦＥＴを用いる例について説明したが、本発明はこれに限定されるものではなく、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等についても適用が可能である。
【産業上の利用可能性】
【００９６】
スイッチング用の半導体素子にオン故障が発生する兆候を検出し、遮断機能が損なわれないうちに半導体素子を遮断して、回路を保護する上で極めて有用である。
【図面の簡単な説明】
【００９７】
【図１】電源電圧を負荷に供給して駆動させる一般的な電力供給回路の構成を示す回路図である。
【図２】スイッチ用のＦＥＴ（Ｔ１）のゲート電圧と電力損失との関係を示す特性図である。
【図３】本発明の第１の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。
【図４】本発明の第２の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。
【図５】本発明の第３の実施形態に係る電力供給回路のオン故障検出装置の構成を示す回路図である。
【符号の説明】
【００９８】
１，３１  ドライバ回路（駆動回路）
２  チャージポンプ
３，２３  直流電源
１１，２１  オン故障判定回路（オン故障判定手段）
１２  ゲート接地回路（接地手段）
２２  ゲート・電源接続回路（電源接続手段）
Ｅ  バッテリ（電源）
Ｔ１，Ｔ１１  ＭＯＳＦＥＴ（半導体素子）
ＣＭＰ１  比較器（比較手段）
【図１】
0004776368.tif 000002
【図２】
0004776368.tif 000003
【図３】
0004776368.tif 000004
【図４】
0004776368.tif 000005
【図５】
0004776368.tif 000006