(57)【特許請求の範囲】
【請求項１】
互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、
奇数行の前記画素と偶数行の対向電極が一方の基板に割り当てられ、前記奇数行の前記対向電極と前記偶数行の前記画素が他方の基板に割り当てられており、
前記行駆動回路は、前記一方の基板を駆動させる第１の行駆動回路と、前記他方の基板を駆動させる第２の行動駆動回路とを有し、前記第１の行駆動回路及び前記第２の行駆動回路をそれぞれ駆動させることにより、前記画素の前記奇数行と前記偶数行を同時に選択し、
前記列駆動回路は、前記一方の基板を駆動させる第１の列駆動回路と、前記他方の基板を駆動させる第２の列動駆動回路とを有し、前記第１の列駆動回路及び前記第２の列駆動回路をそれぞれ駆動させることにより、同時に選択された前記奇数行及び前記偶数行の前記画素に各々前記画像信号を書き込むことを特徴とするアクティブマトリクス表示装置。
【請求項２】
前記第１の行駆動回路は、少なくとも二本の前記奇数行を選択し、前記第２の行駆動回路は、少なくとも二本の前記偶数行を選択して、少なくとも合計四本の前記画素の行を同時に選択し、
前記信号線は、前記画素の列に対して四本まとめて設けてあり、その内二本は前記一方の基板に配され、残りの二本は前記他方の基板に配されており、
前記第１の列駆動回路及び前記第２の列駆動回路は、該四本にまとめられた前記信号線を介して、同時に選択された四本の行に属する前記画素にそれぞれ前記画像信号を書き込むことを特徴とする請求項１記載のアクティブマトリクス表示装置。
【請求項３】
前記第１の列駆動回路及び前記第２の列駆動回路は、少なくとも四本の列に属する十六本の前記信号線に対して一斉に前記画像信号を印加して、同時に選択された四行四列の画素十六個に一括で前記画像信号を書き込むことを特徴とする請求項２記載のアクティブマトリクス表示装置。
【請求項４】
互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、
一又は複数の行を一組にまとめた前記画素の奇数組と一又は複数の行を一組にまとめた対向電極の偶数組が一方の基板に割り当てられ、前記奇数組の前記対向電極と前記偶数組の前記画素が他方の基板に割り当てられており、
前記信号線は、前記画素の列に対して複数本まとめて設けてあり、その内前記奇数組に含まれる行数と同じ本数が前記一方の基板に配され、前記偶数組に含まれる行数と同じ残りの本数が前記他方の基板に配されており、
前記行駆動回路は、前記一方の基板を駆動させる第１の行駆動回路と、前記他方の基板を駆動させる第２の行動駆動回路とを有し、前記第１の行駆動回路及び前記第２の行駆動回路をそれぞれ駆動させることにより、前記奇数組と前記偶数組に属する前記画素を同時に選択し、
前記列駆動回路は、前記一方の基板を駆動させる第１の列駆動回路と、前記他方の基板を駆動させる第２の列動駆動回路とを有し、前記第１の列駆動回路及び前記第２の列駆動回路をそれぞれ駆動させることにより、列毎に複数本にまとめられた前記信号線を介して、同時に選択された前記奇数組及び前記偶数組に属する複数の前記画素にそれぞれ前記画像信号を書き込むことを特徴とするアクティブマトリクス表示装置。
【請求項５】
互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、
所定の行数ごとに一方の基板と他方の基板に交互に前記画素が割り当てられるとともに、前記所定の行数ごとに前記他方の基板と前記一方の基板に交互に対向電極が割り当てられ、
前記一方の基板は、前記一方の基板を駆動させる第１の行駆動回路と第１の列駆動回路とを有し、
前記他方の基板は、前記他方の基板を駆動させる第２の行駆動回路と第２の列駆動回路とを有し、
Ｍ行Ｎ列（Ｍ及びＮは２以上の自然数）のブロックを単位として供給された前記画像信号をｍ行ｎ列（ｍ及びｎは２以上の自然数）のブロック単位で逐次処理して前記第１の列駆動回路及び前記第２の列駆動回路に交互に供給する信号処理回路を含み、
前記第１の行駆動回路及び前記第２の行駆動回路は、前記画素の行をｍ本同時に選択し、
前記第１の列駆動回路及び前記第２の列駆動回路は、ｎ本の列に属する前記信号線に対して一斉に前記画像信号を印加して、ｍ行ｎ列の前記画素に一括で前記画像信号を書き込むことを特徴とするアクティブマトリクス表示装置。
【請求項６】
前記信号処理回路は、予めＭ行Ｎ列のブロックを単位としてエンコードされていた前記画像信号をＭ行Ｎ列の画素に対応した前記画像信号にデコードすることを特徴とする請求項５記載のアクティブマトリクス表示装置。
【請求項７】
前記信号処理回路は、ｍ＝Ｍ及びｎ＝Ｎとして前記画像信号の逐次処理を行うことを特徴とする請求項５記載のアクティブマトリクス表示装置。
【請求項８】
前記信号処理回路は、少なくともｍをＭの約数として前記画像信号の逐次処理を行うことを特徴とする請求項５記載のアクティブマトリクス表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス表示装置に関する。より詳しくは、画像信号をブロック単位で書き込む駆動技術に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）を初めとするアクティブマトリクス表示装置は、ＣＲＴに代わる次世代ディスプレイであるが、画像信号の入力方法はＣＲＴと同じ一次元形式である。即ち、ラスタ信号として１ライン（１走査線）ずつ画像データを液晶パネルに書き込んでいる。ＮＴＳＣなどの地上波放送やアナログＶＴＲなど狭帯域伝送の画像を見るには、確かに一次元入力が最適である。
【０００３】
【発明が解決しようとする課題】
だが、衛星放送やＤＶＤなどの広帯域伝送のデジタル圧縮画像が信号ソースとして普及すると、これらの圧縮画像はｍ×ｎ（ｍ，ｎは２以上の自然数）のブロック単位でエンコードされる。エンコードされた圧縮画像を表示する為には、一次元形式にデコードする必要がある。しかしながら、ｍ×ｎの二次元形式で圧縮された画像信号を一次元形式にデコードする為には、フレームメモリが必要となるので、信号処理効率がよいとは言えない。従って次世代ディスプレイの入力方式は、一次元形式にこだわらない方が好ましいと考えられる。即ち、ｍ×ｎのブロック単位でそのまま入力可能な方式の方が効率的である。にも関わらず、現在のところアクティブマトリクス表示装置の二次元入力形式は確立されておらず、解決すべき課題となっている。又、次世代ディスプレイでは薄型化及び軽量化の他、低消費電力化も要求されている。この為には、データ転送に用いるクロックの低速化が有効である。しかしながら、これへの対応についても、一次元入力形式ではデータ転送速度の低減化に限界がある。この様に、次世代ディスプレイには、従来の一次元信号入力方式は必ずしも最適ではなく、より効率的なブロック入力形式を実現することが課題となっている。以下、この点に付きＭＰＥＧ技術を例に挙げて簡単に説明する。
【０００４】
図１１はＭＰＥＧ画像データ処理の過程を模式的に表わしたものである。ビデオ信号などの入力信号はまずＭＰＥＧエンコーダ１１で圧縮される。この圧縮は８行×８列のブロック単位で行なわれる。即ち、８×８＝６４ドット分の画像データを１ブロックとして、画素間間引きやビット間間引きにより圧縮する。ＭＰＥＧ圧縮データはパケット化／ビットストリーム化回路１２を経て、送信される。受信セット側は、ＭＰＥＧデコーダ１３を備えており、圧縮データを展開して、非圧縮のラスタ信号データを得る。この際、ブロック単位で展開された二次元データを一次元方式のラスタ信号に変換する為、大きな容量のフレームメモリ１６が必要になる。
【０００５】
図１２は、１走査線に割り当てられる１水平周期分のラスタ信号データを模式的に表わしたものである。そのデータ転送クロックＣＫ１は例えば２５ＭＨｚの周波数を有する。
【０００６】
図１３は、従来の受信セットの一例であるアクティブマトリクス表示装置を模式的に表わしている。図１２に示したラスタ信号データはＤＡコンバータ１３ｘでアナログ信号に変換された後、アクティブマトリクス表示装置に入力される。この表示装置は図示する様に、互いに対向した一対の基板４，５を用いて行列状に形成された画素３と、画素３の行に対応して設けた走査線Ｘと、画素の列に対応して設けた信号線Ｙとを備えている。従来の構成では、画素３は一方の基板４に形成され、他方の基板５には全面的に対向電極（共通電極）８ａが形成されている。更に、行駆動回路１４及び列駆動回路１５が、前述した一対の基板４，５と一体的に又は別体で設けられている。行駆動回路１４はシフトレジスタなどを内蔵しており、各走査線Ｘに接続して画素３を行毎に選択する。列駆動回路１５は各信号線Ｙに接続し、選択された行の画素３に画像信号を書き込む。図示の例では、行駆動回路１４によって選択された１本の行に対して、列駆動回路１５がＤＡコンバータ１３ｘから入力される画像信号を基本的には点順次で各画素３に書き込んでいく。
【０００７】
場合によっては、複数個（ｎ）同時に、選択された行に配された画素に書き込んでもよい。所謂、複数画素同時駆動方式であるが、あくまでも１本の選択された行に対する複数画素同時書き込みである。この場合にＤＡコンバータ１３ｘから列駆動回路１５に供給される画像信号の例を図１４に示す。図示する様に、画像信号は、同時書き込みを行なうべき画素の個数ｎに対応して、ｎ個のデータ１〜データｎがパラレルに列駆動回路１５に供給される。この場合には、画像信号の転送クロックＣＫ２はＣＫ１／ｎまで低周波化される。しかし、基本的には一次元書き込み方式であるので、元の圧縮画像を展開する際大容量のフレームメモリが必要になる。
【０００８】
図１５は線順次駆動方式のアクティブマトリクス表示装置を示す模式図である。図１３に示した従来の点順次駆動方式の表示装置と対応する部分には対応する参照番号を付してある。線順次駆動方式では、入力ラスタ信号データは、列駆動回路１５に直接入力される。多重化されていたラスタ信号データは列駆動回路１５のデマルチプレクサで処理された後、行単位でラッチされ、ＤＡコンバータでアナログ化される。一方、行駆動回路１４は線順次で画素の行３を選択していく。列駆動回路１５は選択された１本の行の画素全てに、ラッチされ且つＤＡコンバートされた画像信号を一気に書き込む。典型的な一次元入力方式である。
【０００９】
図１６は、図１５に示した列駆動回路１５のＤＡコンバータから出力されるアナログ信号データを模式的に表わした波形図である。線順次駆動では、１水平周期（１Ｈ）単位で１行分の画像データ、が順次行駆動回路１４側の線順次走査に同期してパネル側に出力される。
【００１０】
【課題を解決するための手段】
本発明は、上述した一次元入力方式の課題に鑑み、二次元入力方式を可能とするアクティブマトリクス型表示装置を提供することを目的とする。この目的を達成する為に以下の手段を講じた。即ち、互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、奇数行の前記画素と偶数行の対向電極が一方の基板に割り当てられ、前記奇数行の前記対向電極と前記偶数行の前記画素が他方の基板に割り当てられており、前記行駆動回路は、前記一方の基板を駆動させる第１の行駆動回路と、前記他方の基板を駆動させる第２の行動駆動回路とを有し、前記第１の行駆動回路及び前記第２の行駆動回路をそれぞれ駆動させることにより、前記画素の前記奇数行と前記偶数行を同時に選択し、前記列駆動回路は、前記一方の基板を駆動させる第１の列駆動回路と、前記他方の基板を駆動させる第２の列動駆動回路とを有し、前記第１の列駆動回路及び前記第２の列駆動回路をそれぞれ駆動させることにより、同時に選択された前記奇数行及び前記偶数行の前記画素に各々前記画像信号を書き込むことを特徴とする。具体的には、前記第１の行駆動回路及び前記第２の行駆動回路は、少なくとも二本の前記奇数行を選択し、前記第２の行駆動回路は、少なくとも二本の前記偶数行を選択して、少なくとも合計四本の前記画素の行を同時に選択し、前記信号線は、前記画素の列に対して四本まとめて設けてあり、その内二本は前記一方の基板に配され、残りの二本は前記他方の基板に配されており、前記第１の列駆動回路及び前記第２の列駆動回路は、該四本にまとめられた前記信号線を介して、同時に選択された四本の行に属する前記画素にそれぞれ前記画像信号を書き込む。この場合、前記第１の列駆動回路及び前記第２の列駆動回路は、少なくとも四本の列に属する十六本の前記信号線に対して一斉に前記画像信号を印加して、同時に選択された四行四列の画素十六個に一括で前記画像信号を書き込む。
【００１１】
又本発明は、互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、一又は複数の行を一組にまとめた前記画素の奇数組と一又は複数の行を一組にまとめた対向電極の偶数組が一方の基板に割り当てられ、前記奇数組の前記対向電極と前記偶数組の前記画素が他方の基板に割り当てられており、前記信号線は、前記画素の列に対して複数本まとめて設けてあり、その内前記奇数組に含まれる行数と同じ本数が前記一方の基板に配され、前記偶数組に含まれる行数と同じ残りの本数が前記他方の基板に配されており、前記行駆動回路は、前記一方の基板を駆動させる第１の行駆動回路と、前記他方の基板を駆動させる第２の行動駆動回路とを有し、前記第１の行駆動回路及び前記第２の行駆動回路をそれぞれ駆動させることにより、前記奇数組と前記偶数組に属する前記画素を同時に選択し、前記列駆動回路は、前記一方の基板を駆動させる第１の列駆動回路と、前記他方の基板を駆動させる第２の列動駆動回路とを有し、前記第１の列駆動回路及び前記第２の列駆動回路をそれぞれ駆動させることにより、列毎に複数本にまとめられた前記信号線を介して、同時に選択された前記奇数組及び前記偶数組に属する複数の前記画素にそれぞれ前記画像信号を書き込むことを特徴とする。
【００１２】
更に本発明は、互いに対向した一対の基板を用いて行列状に形成された画素と、前記画素の行に対応して設けた走査線と、前記画素の列に対応して設けた信号線と、各走査線に接続して前記画素を行毎に選択する行駆動回路と、各信号線に接続し選択された行の前記画素に画像信号を書き込む列駆動回路とからなるアクティブマトリクス表示装置において、所定の行数ごとに一方の基板と他方の基板に交互に前記画素が割り当てられるとともに、前記所定の行数ごとに前記他方の基板と前記一方の基板に交互に対向電極が割り当てられ、前記一方の基板は、前記一方の基板を駆動させる第１の行駆動回路と第１の列駆動回路とを有し、前記他方の基板は、前記他方の基板を駆動させる第２の行駆動回路と第２の列駆動回路とを有し、Ｍ行Ｎ列（Ｍ及びＮは２以上の自然数）のブロックを単位として供給された前記画像信号をｍ行ｎ列（ｍ及びｎは２以上の自然数）のブロック単位で逐次処理して前記第１の列駆動回路及び前記第２の列駆動回路に交互に供給する信号処理回路を含み、前記第１の行駆動回路及び前記第２の行駆動回路は、前記画素の行をｍ本同時に選択し、前記第１の列駆動回路及び前記第２の列駆動回路は、ｎ本の列に属する前記信号線に対して一斉に前記画像信号を印加して、ｍ行ｎ列の前記画素に一括で前記画像信号を書き込むことを特徴とする。好ましくは、前記信号処理回路は、予めＭ行Ｎ列のブロックを単位としてエンコードされていた前記画像信号をＭ行Ｎ列の画素に対応した前記画像信号にデコードする。又、前記信号処理回路は、ｍ＝Ｍ及びｎ＝Ｎとして前記画像信号の逐次処理を行う。或いは、前記信号処理回路は、少なくともｍをＭの約数として前記画像信号の逐次処理を行う。
【００１３】
本発明では、二次元入力方式を実現する為、二つの手段を組合わせている。第一に、２枚の基板の双方に画素部とこれに対向する共通電極部を行単位で交互に設けている。ここで、画素部と共通電極部は１行おき若しくは２〜数行おきでもよい。２枚の基板は画素行が互い違いに配列され、少なくとも２行分を同時に選択することが可能である。これにより、画素部が上下の基板で二系統設けられるが、画素数は従来のままで２枚に分けられるので、等価的に信号線の数を２倍に増やしたことになる。従って、同時に選択された２行に対して、列方向に並んだ２個の画素に画像信号を同時に書き込むことができる。この様に、第一の手段により、同時に点灯できる画素数が２倍に増える。第二に、各基板において、縦に配列した画素列の１本につき、信号線を少なくとも２本設ける。そして、２本の信号線に対し、縦の画素列から１画素ずつ交互に接続する。更に、走査線を２本ずつ束ねる。これにより、選択された２行に対し、縦に並んだ画素列の２個に信号を書き込める。この第二の手段により、同時に点灯できる画素数が少なくとも２倍に増える。従って、第一の構造と第二の構造を組合わせれば、同時に点灯できる画素数を少なくとも４倍に増やすことができる。
【００１４】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係るアクティブマトリクス表示装置の基本的な概念を示す模式図である。パネル１は、互いに対向した一対の基板を用いて行列状に形成された画素を備えている。パネル１は複数の画素を含むブロック２で構成されている。個々のブロック２は、例えば４×４＝１６個の画素３を含んでいる。本発明では、このブロック２を単位として同時に画像信号を書き込むことを特徴とする。図示の例では、４行４列の画素３を１ブロックとして、これに対応する二次元形式の画像データを一気に書き込む。パネル１に書き込まれるべき元のデジタル圧縮画像はブロック単位で成立しているので、本方式によれば、圧縮形態から直接デコードして、パネル１に書き込むことが可能であり、信号処理を効率化できる。
【００１５】
図２は、従来の複数画素同時書き込み方式を模式的に表わしたものである。図示する様に、この従来方式では、１行１６列を単位とするブロック２に対して、一次元的に配列された１６個の画像データを同時に書き込む。しかしながら、１行１６列の一次元ブロックは、圧縮形態として採用している４行４列の二次元ブロックと配列が異なる為、圧縮データをデコードした後、４行４列のブロック構成を、１行１６列のブロック構成に書き換える必要があり、信号処理が複雑化するとともに、圧縮データを一旦展開する為に大容量のフレームメモリが必要になる。
【００１６】
図３は、図２に示した従来のアクティブマトリクスパネルの一般的な構成を示す模式図である。一方の基板４には行状に配された走査線Ｘと、列状に配された信号線Ｙと、両者の交差部に行列状に配された画素３を備えている。個々の画素３は画素電極６とスイッチング素子７とで構成されている。スイッチング素子７は例えば薄膜トランジスタからなり、そのゲート電極は走査線Ｘに接続し、ソース電極は信号線Ｙに接続し、ドレイン電極は画素電極６に接続する。他方の基板５には対向電極８ａ（共通電極）が全面的に形成されている。基板４と基板５は互いに接合され、両者の間に例えば電気光学物質として液晶が封入される。
【００１７】
図４は、図１に示した本発明に係るアクティブマトリクスパネルの具体的な構成を示す模式的な平面図である。理解を容易にする為、図３に示した従来のパネルと対応する部分には対応する参照番号を付してある。図３に示した従来のパネルでは、一方の基板４に全ての画素が形成され、他方の基板５には対向電極のみが形成されており、両基板は役割が完全に分かれている。これに対し、図４に示した本発明に係るパネルは、各基板に行単位で画素領域と対向電極領域が混在している点に特徴がある。即ち、偶数行の画素３が一方の基板４ａに割り当てられ、奇数行の画素３が他方の基板４ｂに割り当てられている。ここで、各走査線Ｘに接続された行駆動回路（図示せず）は、画素３の奇数行と偶数行を同時に選択する。例えば、最初の１水平周期では、基板４ｂに形成された第１行の画素３と、基板４ａに形成された第２行の画素３を同時に選択する。一方、各信号線Ｙに接続された列駆動回路（図示せず）は、同時に選択された１行目及び２行目の画素３に各々画像信号を書き込む。従って、列方向に並んだ２個の画素に同時に画像信号を書き込むことができる。実際には、行駆動回路は少なくとも２本の奇数行と２本の偶数行で合計４本の画素の行を同時に選択している。即ち、基板４ｂに形成された第１行目の走査線Ｘと第３行目の走査線Ｘは共通接続されており、行走査回路は第１行目と第３行目を同時に選択する。同様に、基板４ａにおいても、２行目に対応した走査線Ｘと４行目に対応した走査線Ｘは共通接続されており、行駆動回路は２行目と４行目を同時に選択する。従って、行駆動回路は基板４ａ，４ｂを合わせ、１行目〜４行目の画素を同時に選択することになる。一方、信号線Ｙは画素の列に対して４本まとめて設けられている。その内、２本は一方の基板４ａに配され、残りの２本は他方の基板４ｂに配されている。この場合、列駆動回路は、４本にまとめられた信号線Ｙを介して、同時に選択された４本の行に属する４個の画素３にそれぞれ画像信号を書き込む。更に、列駆動回路は、少なくとも４本の列に属する１６本の信号線Ｙに対して一斉に画像信号を印加することにより、同時に選択された４行４列の画素１６個に一括で画像信号を書き込むことができる。尚、上記の説明では、画面の水平方向を行とし垂直方向を列としているが、画面の水平方向を列とし垂直方向を行にとっても良い。
【００１８】
図４に示した構造を、２つの構成に分解して更に分かりやすく説明する。図５の（Ａ）は、図４に示した本発明の構造の第一の特徴を抜き出して模式的に表わしたものである。本発明の第一の特徴は、液晶を挟む２枚のガラス基板４ａ，４ｂの双方に、行単位で画素領域と対向電極領域８を交互に設けたことである。本例では、画素部と対向電極領域８は１行おきとなっているが、２行〜数行おきでもよい。２枚の基板４ａ，４ｂは画素行が互い違いに配列され、互いに隣り合う奇数行と偶数行を同時に選択すると、見た目上列方向縦に並ぶ２画素を同時に駆動できる。尚、画素部に割り当てられる行幅と対向電極領域８に割り当てられる行幅は等幅でも不等幅でもよい。図示の例では、奇数行を一方の基板４ｂに割り振り、偶数行を他方の基板４ａに割り振っている。これにより、画素部がパネル全体として見ると二系統設けられるが、画素数は従来のままで２枚の基板に割り当てられるので、等価的に信号線Ｙの数をパネル全体として見ると２倍に増やしたことになる。一方の基板４ａに形成された信号線Ｙと他方の基板４ｂに形成された信号線Ｙは、同一の列に関し基板厚み方向に重なる様に位置決めすれば、画素の開口率は低下しない。係る構成により、同時に点灯できる画素数は少なくとも２倍に増える。
【００１９】
第二の特徴は、（Ｂ）に示す様に、各基板において、１本の画素列当たり信号線をｎ本設ける。ｎは２以上の自然数であり、図示の例ではｎ＝２となっている。そして、ｎ本の信号線に対し、縦の画素列から１画素ずつｎ画素まで互い違いに接続する。図示の例では、１段目の画素が一方の信号線Ｙに接続され、３段目の画素が他方の信号線Ｙに接続され、５番目の画素が再び一方の信号線Ｙに接続されている。更に、走査線Ｘをｎ本ずつ束ねる。図示の場合、２本ずつ走査線Ｘを束ねている。この構造により、パネルの走査線Ｘをｎ本同時に選択しながら、縦の列に沿ってｎ個の画素を同時にに点灯できる。図示の例では、ｎ＝２であるので、第１段目の画素と第３段目の画素を同時に駆動できる。
【００２０】
以上（Ａ）及び（Ｂ）に示した２つの構造を組合せることで、例えば点順次書き込み型ディスプレイならば、ｍ×ｎ画素（ｍ及びｎは任意の自然数）をブロック単位で点灯できる。又、線順次書き込み型のアクティブマトリクス液晶ディスプレイであっても、ｎ行×全列の同時書き込みができ、点順次方式及び線順次方式共に二次元信号入力に対応できる。
【００２１】
図４及び図５に示した例では、画素を１行おきに両方の基板に割り振っているが、本発明はこれに限られるものではない。前述した様に、２行〜数行おきに割り振ってもよい。複数行を単位として割り振る場合、画素部の行幅と対向電極領域の行幅は必ずしも等しくする必要はない。等しくない場合には、一方の基板により多くの画素が形成され、残りの基板の画素数は少なくなる。以上の様に、本発明に係る表示装置は一般的な構成として、１又は複数の行を１組にまとめた画素の奇数組が一方の基板に割り当てられ、１又は複数の行を１組にまとめた画素の偶数組が他方の基板に割り当てられる。信号線Ｙは、画素３の列に対して複数本まとめて設けてあり、その内奇数組に含まれる行数と同じ本数が一方の基板に配され、偶数組に含まれる行数と同じ残りの本数が他方の基板に配されている。列駆動回路は、列毎に複数本にまとめられた信号線を介して、同時に選択された奇数組及び偶数組に属する複数の画素にそれぞれ画像信号を書き込む。
【００２２】
図６は、４行×４列のブロックを単位とする圧縮処理を模式的に表わした図である。ＡＤコンバータ（図示せず）などで予めデジタル化された入力信号は、４行×４列のブロック毎に、画素間引きやビット間引きなどの手法で圧縮される。圧縮された信号はパケット化／ビットストリーム化回路１２で処理された後、受信セットに送信される。
【００２３】
図７は、図６の信号源から送信された信号を模式的に表わしたものである。データは１フィールド（１Ｆ）毎に送られ、その転送クロックはＣＫ１で表わされている。
【００２４】
図８は、図６の信号ソースから送信された画像信号を表示する受信セットの一例を表わしており、基本的には図４及び図５に示したパネルを用いている。即ち、一対の基板４ａ，４ｂにはそれぞれ行単位で画素部と対向電極が形成されている。尚、受信セットは一つの基板上に一体的に形成しても良い、画素部は主として薄膜トランジスタ（ＴＦＴ）と画素電極で構成されており、図ではＴＦＴ領域と表わしている。又、対向電極が形成された部分は対向領域と表わしている。基板４ａに形成されたＴＦＴ領域は奇数行であり、基板４ｂに形成されたＴＦＴ領域は偶数行となっており、両者が互い違いに配列されている。基板４ａに形成されたＴＦＴ領域は走査線Ｘを介して行駆動回路１４ａに接続されている。又、各ＴＦＴ領域に含まれる画素の列には、１本毎に２本の信号線Ｙが設けられており、列駆動回路１５ａがこれらの信号線Ｙに接続している。基板４ｂに形成された画素についても同様に、行駆動回路１４ｂ及び列駆動回路１５ｂによって駆動される。図６に示した信号ソースから供給された圧縮データは、デコーダ／ＤＡコンバータ１３によって展開され且つアナログ化される。４行×４列のブロック毎に展開された画像信号はそのまま列駆動回路１５ａ，１５ｂに分配される。列駆動回路１５ａ，１５ｂは画像信号の二次元形式を保ったままパネルに書き込むことができるので、従来の様に一旦一次元形式に並べ替える必要がなく、フレームメモリを省略できる。
【００２５】
図９は、図８に示したデコーダ／ＤＡコンバータ１３から列駆動回路１５ａ，１５ｂに供給される信号を模式的に表わしている。図８に示したデコーダ／ＤＡコンバータ１３は４行×４列＝１６画素分のデータを単位として処理しているので、その出力は図９に示す様に、データ１１からデータ４４まで１６本の出力ラインを介してパラレルに列駆動回路１５ａ，１５ｂに送られる。その転送クロックはＣＫ３＝ＣＫ１／（４×４）である。パネルに行列状に配列された画素は、４行×４列をブロックとして区切られる。いずれの画素ブロックについても、１行１列目に位置する画素には、データ１１が順次転送クロックＣＫ３に従って書き込まれる。又、各ブロックの４行４列目に位置する画素には、図９のデータ４４が書き込まれる。
【００２６】
図１０は、たとえばＭＰＥＧ規格に従って、８行×８列のブロック単位で圧縮されたデータを表示する実施例を表わしている。但し、受信セット側は、基本的には図８に示した構成であり、４行×４列のブロックを単位として逐次処理している。従って、図１０の実施例では、デコーダ／ＤＡコンバータ１３は、８行×８列のブロックデータを展開した後一旦４行×４行のブロックデータに加工して、列駆動回路１５ａ，１５ｂに送っている。この為、デコーダ／ＤＡコンバータ１３はフレームメモリ１６が必要になる。但し、二次元形式のデータを一次元形式のデータに変換する場合に比べ、フレームメモリ１６の容量は少なくて済む。
【００２７】
図８及び図１０に示した様に、本発明に係るアクティブマトリクス表示装置は、互いに対向した一対の基板４ａ，４ｂを用いて行列状に形成された画素と、画素の行に対応して設けた走査線Ｘと、画素の列に対応して設けた信号線Ｙとを備えたパネルを用いている。又、このパネルに対して内蔵又は外付けで、行駆動回路１４ａ，１４ｂ、列駆動回路１５ａ，１５ｂ及びデコーダ／ＤＡコンバータ１３（信号処理回路）を備えている。行駆動回路１４ａ，１４ｂは各走査線Ｘに接続して画素を行毎に選択する。又信号処理回路１３は、予めＭ行Ｎ列（Ｍ及びＮは２以上の自然数）のブロックを単位としてエンコードされていた画像信号をＭ行Ｎ列の画素に対応した画像信号にデコードする。列駆動回路１５ａ，１５ｂは、各信号線Ｙに接続し選択された行の画素に画像信号を書き込む。本発明の特徴事項として、信号処理回路１３は、Ｍ行Ｎ列のブロックを単位としてデコードされた画像信号をｍ行ｎ列（ｍ及びｎは２以上の自然数）のブロック単位で逐次処理して、列駆動回路１５ａ，１５ｂに供給する。この場合、行駆動回路１４ａ，１４ｂは、画素の行をｍ本同時に選択する。又、列駆動回路１５ａ，１５ｂは、ｎ本の列に属する信号線Ｙに対して一斉に画像信号を印加して、ｍ行ｎ列の画素に一括で画像信号を書き込む。図８の実施例では、信号処理回路１３は、ｍ＝Ｍ＝４及びｎ＝Ｎ＝４として画像信号の逐次処理を行なっている。又、図１０の実施例では、信号処理回路１３は、ｍをＭの約数として画像信号の逐次処理を行なっている。即ち、Ｍ＝８に対しｍ＝４である。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、ディスプレイをブロック単位で点灯でき、画像信号の入力方法を従来の一次元形式から二次元形式で扱えるので、デジテル圧縮画像データをディスプレイのインターフェース内でデコードでき、従来の一次元形式への変換時に必要だったフレームメモリなどを省くことが可能になる。又、同時に点灯をする画素数が増える為、ディスプレイの動作速度を落とすことができ、フレームレートが１２０Ｈｚ以上の高速表示に向けて動作マージンを確保できる。リフレッシュレートが１２０Ｈｚ以上に達するフィールド高速表示は、例えばフィールドシーケンシャル法によるカラー表示や、サブフィールド技術による動画像の画質改善に使われる。加えて、ブロック圧縮後のシリアル転送時にディスプレイで直接受信しデコード／書き込みを一緒に行えることで、ディスプレイへのデータ転送速度を落とすことができ、低消費電力化が図れる。即ち、転送クロックの周波数が小さくなるとともに、回路サイズも小さくなるので、その分電力消費が少なくて済む。
【図面の簡単な説明】
【図１】本発明に係るアクティブマトリクス表示装置の基本的な概念を示す模式図である。
【図２】従来方式を示す模式図である。
【図３】従来の表示パネルを示す模式的な平面図である。
【図４】本発明に係る表示パネルの実施形態を示す模式的な平面図である。
【図５】本発明に係る表示パネルの構造を示す模式的な平面図である。
【図６】圧縮画像の信号ソースを示す模式的なブロック図である。
【図７】図６に示した信号ソースから出力される信号を示す模式図である。
【図８】本発明に係るアクティブマトリクス表示装置の一例を示すブロック図である。
【図９】図８に示したアクティブマトリクス表示装置の動作説明に供する波形図である。
【図１０】本発明に係るアクティブマトリクス表示装置の他の例を示すブロック図である。
【図１１】従来のＭＰＥＧ規格に従った信号処理系統を示すブロック図である。
【図１２】図１１に示した回路の動作説明に供する波形図である。
【図１３】従来のアクティブマトリクス表示装置の一例を示すブロック図である。
【図１４】図１３に示したアクティブマトリクス表示装置の動作説明に供する波形図である。
【図１５】従来のアクティブマトリクス表示装置の他の例を示すブロック図である。
【図１６】図１５に示したアクティブマトリクス表示装置の動作説明に供する波形図である。
【符号の説明】
１・・・パネル、２・・・ブロック、３・・・画素、４ａ・・・基板、４ｂ・・・基板、６・・・画素電極、７・・・スイッチング素子、８・・・対向電極領域、１３・・・デコーダ／ＤＡコンバータ、１４ａ・・・行駆動回路、１４ｂ・・・行駆動回路、１５ａ・・・列駆動回路、１５ｂ・・・列駆動回路、Ｘ・・・走査線、Ｙ・・・信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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